(57)【特許請求の範囲】
【請求項１】
第１及び第２のメモリセルを備え、前記第１のメモリセルの第１のキャパシタに第１の登録データを書き込み、前記第２のメモリセルの第２のキャパシタに第２の登録データを書き込み、前記第１及び第２のキャパシタに書き込まれた前記第１及び第２の登録データを第１及び第２の参照データと比較し、前記第１のメモリセルの前記第１の登録データ及び前記第２のメモリセルの前記第２の登録データが、それぞれ前記第１及び第２の参照データと一致した時、出力信号線の電位が変化することにより前記一致を検出する半導体装置において、
前記第１のメモリセルにＭＯＳトランジスタよりなる第１のコンペアトランジスタを設けるとともに、前記第２のメモリセルにＭＯＳトランジスタよりなる第２のコンペアトランジスタを設け、
前記第１のコンペアトランジスタは、そのドレインを前記出力信号線に接続し、ソースを前記第２の参照データが入力される第２の参照データ線に接続するとともに、ゲートを前記第１のキャパシタに接続し、
前記第２のコンペアトランジスタは、そのドレインを前記出力信号線に接続し、ソースを前記第１の参照データが入力される第１の参照データ線に接続するとともに、ゲートを前記第２のキャパシタに接続したことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のコンペアトランジスタのソースに入力される前記第２の参照データは、前記第２のキャパシタに書き込まれた前記第２の登録データと比較するための参照データあり、
前記第２のコンペアトランジスタのソースに入力される前記第１の参照データは、前記第１のキャパシタに書き込まれる前記第１の登録データと比較するための参照データあることを特徴とする半導体装置。
【請求項３】
第１及び第２のメモリセルを備え、前記第１のメモリセルの第１のキャパシタに第１の登録データを書き込み、前記第２のメモリセルの第２のキャパシタに第２の登録データを書き込み、前記第１及び第２のキャパシタに書き込まれた前記第１及び第２の登録データと参照データと比較し、前記第１のメモリセルの前記第１の登録データ又は前記第２のメモリセルの前記第２の登録データが対応する前記参照データと一致した時、出力信号線から一致信号を出力する半導体装置において、
前記第１のメモリセルにＭＯＳトランジスタよりなる第１のコンペアトランジスタとを設けるとともに、前記第２のメモリセルにＭＯＳトランジスタよりなる第２のコンペアトランジスタを設け、
前記第１のコンペアトランジスタは、そのドレインを前記出力信号線に接続し、ソースをＭＯＳトランジスタよりなる第３のコンペアトランジスタのドレインに接続し、ゲートを前記参照データを入力する参照データ線に接続し、
前記第２のコンペアトランジスタは、そのドレインを前記出力信号線に接続し、ソースを前記参照データを入力する前記参照データ線に接続するとともに、ゲートを前記第２のキャパシタと接続し、
前記第３のコンペアトランジスタは、ソースを低電圧電源線に接続するとともに、ゲートを前記第１のキャパシタと接続したことを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第１のコンペアトランジスタのゲート及び前記第２のコンペアトランジスタのソースに入力される前記参照データは、前記第１のキャパシタに書き込まれる前記第１の登録データと比較するための第１の参照データあることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特に連想メモリ装置に好適な半導体装置に関するものである。
【０００２】
【従来の技術】
近年、パスワード、ＩＤコード等の照合の更なる高度化及び高速化を図るために連想メモリ装置が注目されている。連想メモリ装置は、ＣＡＭ（Content Addressable Memory）とも呼ばれ、予めＣＡＭセルに記憶したデータ（登録データ）と外部から入力した参照データ（例えば、パスワードやＩＤコード）を比較照合して参照データが登録データと一致すると一致信号を出力し、その参照データに対応する処理を速やかに実行できるようにする。
【０００３】
図４は従来のＣＡＭセル５０の回路構成を示す。ＣＡＭセル５０は第１及び第２のメモリセル５１，５２とからなる。第１のメモリセル５１は第１のキャパシタＣ５１を有し、そのキャパシタＣ５１には第１のゲートトランジスタＧＴ５１を介して第１のビット線ＢＬ１から第１の登録データが入力される。第２のメモリセル５２は第２のキャパシタＣ５２を有し、そのキャパシタには第２のゲートトランジスタＧＴ５２を介して第２のビット線ＢＬ２から第２の登録データが入力される。第１の登録データと第２の登録データは互いに反対のデータとなる。従って、第１のキャパシタＣ５１及び第２のキャパシタＣ５２には、互いに反対のデータとなる第１の登録データと第２の登録データとがそれぞれ第１及び第２のゲートトランジスタＧＴ５１，ＧＴ５２を介して書き込まれる。
【０００４】
また、第１のメモリセル５１及び第２のメモリセル５２の両方ともに登録データが入力されない時には、両キャパシタＣ５１，Ｃ５２はLow（低電位）レベルのデータとなる。
【０００５】
第１のデータバス線ＤＢ１は、第１のメモリセル５１に書き込まれた第１の登録データと比較するための第１の参照データが入力される。又、第２のデータバス線ＤＢ２は、第２のメモリセル５２に書き込まれた第２の登録データと比較するための第２の参照データが入力される。第１のデータバス線ＤＢ１と第２のデータバス線ＤＢ２は、相補データバス線対であって、第１の参照データと第２の参照データは互いに反対のデータとなる。
【０００６】
第１及び第２のコンペアトランジスタＴ５１，Ｔ５２は、第１のキャパシタＣ５１に書き込まれた第１の登録データと第１のデータバス線ＤＢ１から出力された第１の参照データとの比較結果を出力信号線ＭＬに出力するＮチャネルＭＯＳトランジスタである。
【０００７】
第２のコンペアトランジスタＴ５２のドレインは出力信号線ＭＬに接続され、そのソースは第１のコンペアトランジスタＴ５１のドレインに接続される。また、第１のコンペアトランジスタＴ５１のソースは低電位電源電圧Ｖｓｓの電源線に接続されている。さらに、第１のコンペアトランジスタＴ５１のゲートは第１のキャパシタＣ５１に接続され、第２のコンペアトランジスタＴ５２のゲートは第１のデータバス線ＤＢ１に接続されている。
【０００８】
同様に、第３及び第４のコンペアトランジスタＴ５３，Ｔ５４は、第２のキャパシタＣ５２に書き込まれた第２の登録データと第２のデータバス線ＤＢ２から出力された第２の参照データとの比較結果を出力信号線ＭＬに出力するＮチャネルＭＯＳトランジスタである。
【０００９】
第４のコンペアトランジスタＴ５４のドレインは出力信号線ＭＬに接続され、そのソースは第３のコンペアトランジスタＴ５３のドレインに接続される。また、第３のコンペアトランジスタＴ５３のソースは低電位電源電圧Ｖｓｓの電源線に接続されている。さらに、第３のコンペアトランジスタＴ５３のゲートは第２のキャパシタＣ５２に接続され、第４のコンペアトランジスタＴ５４のゲートは第２のデータバス線ＤＢ２に接続されている。
【００１０】
今、出力信号線ＭＬがHigh（高電位）レベルにプリチャージされているとき、第１のメモリセル５１（第１のキャパシタＣ５１）に書き込まれた第１の登録データがHighレベル、第２のメモリセル５２（第２のキャパシタＣ５２）に書き込まれた第２の登録データがLowレベルの時であって、第１のデータバス線ＤＢ１から入力された第１の参照データがHighレベル、第２のデータバス線ＤＢ２から入力された第２の参照データがLowレベルの場合、第１及び第２のコンペアトランジスタＴ５１，Ｔ５２がオンし、第３及び第４のコンペアトランジスタＴ５３，Ｔ５４がオフする。その結果、第１及び第２のコンペアトランジスタＴ５１，Ｔ５２を介して出力信号線ＭＬが低電位電源電圧Ｖｓｓまでに引き下げられる。つまり、第１のメモリセル５１（第１のキャパシタＣ５１）に書き込まれた第１の登録データと第１のデータバス線ＤＢ１の第１の参照データとが共にHighレベルと一致するため、出力信号線ＭＬのレベルがLowレベルとなる。
【００１１】
また、第１のキャパシタＣ５１に書き込まれた第１の登録データがLowレベル、第２のキャパシタＣ５２に書き込まれた第２の登録データがHighレベルの時であって、第１のデータバス線ＤＢ１から入力された第１の参照データがLowレベル、第２のデータバス線ＤＢ２から入力された第２の参照データがHighレベルの場合、第３及び第４のコンペアトランジスタＴ５３，Ｔ５４がオンし、第１及び第２のコンペアトランジスタＴ５１，Ｔ５２がオフする。その結果、第３及び第４のコンペアトランジスタＴ５３，Ｔ５４を介して出力信号線ＭＬが低電位電源電圧Ｖｓｓまでに引き下げられる。つまり、第２のメモリセル５２（第２のキャパシタＣ５２）に書き込まれた第２の登録データと第２のデータバス線ＤＢ２から入力された第２の参照データとが共にHighレベルと一致するため、出力信号線ＭＬのレベルがLowレベルとなる。
【００１２】
このように、第１のメモリセル５１（第２のメモリセル５２）の第１の登録データ（第２の登録データ）と第１のデータバス線ＤＢ１（第２のデータバス線ＤＢ２）から入力された第１の参照データ（第２の参照データ）が一致する時には出力信号線ＭＬのレベルがLowレベルとなり、反対に一致しない時には出力信号線ＭＬのレベルがHighレベルのままとなる。
【００１３】
ところで、第１のメモリセル５１（第１のキャパシタＣ５１）及び第２のメモリセル５２（第２のキャパシタＣ５２）が共に（登録データが）書き込まれないで、共にLowレベルとなっている場合には、Highレベルにプリチャージされた出力信号線ＭＬは、第１のデータバス線ＤＢ１（第２のデータバス線ＤＢ２）から入力される第１及び第２の参照データがどのようなデータであってもHighレベルのままである。
【００１４】
このようにＣＡＭセル５０は、第１のメモリセル５１（第２のメモリセル５２）に書き込まれた第１及び第２の登録データと第１のデータバス線ＤＢ１（第２のデータバス線ＤＢ２）から入力された第１及び第２の参照データとを照合し、第１のメモリセル５１（第２のメモリセル５２）に第１及び第２の登録データが書き込まれていて、しかも、データバス線ＤＢ１（ＤＢ２）から入力された第１及び第２の参照データと一致する時のみ出力信号線ＭＬにLowレベルを出力する。
【００１５】
図５は、図４で説明した第１のメモリセル５１のレイアウトを示す。尚、第２のメモリセル５２のレイアウトは第１のメモリセル５１のレイアウトと対称（図５において下側）なので説明の便宜上省略する。
【００１６】
図５において、第１の活性領域６１には、ゲートトランジスタＧＴ５１が形成される。第２の活性領域６２には、第１及び第２のコンペアトランジスタＴ５１，Ｔ５２が形成される。
【００１７】
第１の活性領域６１の上側には第１のコンタクト６３と第２のコンタクト６４が形成されている。第１のコンタクト６３は、下側に形成されたゲートトランジスタＧＴ５１と上側に形成された第１のビット線ＢＬ１とを接続する。第２のコンタクト６４は、下側のゲートトランジスタＧＴ５１と上方に配置形成される第１のキャパシタＣ５１の電極６５とを接続する。
【００１８】
第１のコンタクト６３と第２のコンタクト６４の間は、ワード線ＷＬが第１の活性領域６１上を直交する方向に配線されゲートトランジスタＧＴ５１のゲートと接続される。
【００１９】
第１のキャパシタＣ５１の下側には前記第２のコンタクト６４と隣接して第３のコンタクト６６が形成されている。第３のコンタクト６６は、前記第２の活性領域６２に形成された第１のコンペアトランジスタＴ５１のゲートと接続する下層配線６７と接続される。従って、第１のコンペアトランジスタＴ５１のゲートと第１のキャパシタＣ５１の電極６５とは、電気的に接続される。
【００２０】
又、第２の活性領域６２に形成された第１のコンペアトランジスタＴ５１のソース領域の上側には第４のコンタクト６８が形成されている。そして、第４のコンタクト６８は上側に形成された低電位電源電圧Ｖｓｓの電源線と接続する。
【００２１】
さらに、第２の活性領域６２に形成された第２のコンペアトランジスタＴ５２のドレイン領域の上側には第５のコンタクト６９が形成されている。そして、第５のコンタクト６９は上側に形成された出力信号線ＭＬと第２のコンペアトランジスタＴ５２のドレインと電気的に接続させるようになっている。
【００２２】
さらに、第２の活性領域６２に形成された第２のコンペアトランジスタＴ５２のゲート領域の上側には、下側配線７０が第２の活性領域６２に対して直交する方向に形成されている。下側配線７０の一端は第２のコンペアトランジスタＴ５２のゲートと接続され、下側配線７０の他端であって第２の活性領域６２から離間した位置には第１のデータバス線ＤＢ１と接続するための第６のコンタクト７１が形成される。
【００２３】
【発明が解決しようとする課題】
ところで、上記したように、ＤＲＡＭをベースとしたＣＡＭセルの回路構成は、２個のキャパシタＣ１，Ｃ２、４個のコンペアトランジスタＴ１〜Ｔ４、低電位電源電圧Ｖｓｓの電源線等、多くの回路要素及び回路素子を必要としていた。その結果、半導体装置の大型化につながっていた。
【００２４】
本発明の目的は、ＣＡＭセルを構成する回路素子を低減することができる半導体装置を提供することにある。
【００２５】
【課題を解決するための手段】
請求項１に記載の発明は、第１及び第２のメモリセルを備え、前記第１のメモリセルの第１のキャパシタに第１の登録データを書き込み、前記第２のメモリセルの第２のキャパシタに第２の登録データを書き込み、前記第１及び第２のキャパシタに書き込まれた前記第１及び第２の登録データを第１及び第２の参照データと比較し、前記第１のメモリセルの前記第１の登録データ及び前記第２のメモリセルの前記第２の登録データが、それぞれ前記第１及び第２の参照データと一致した時、出力信号線の電位が変化することにより前記一致を検出する半導体装置において、前記第１のメモリセルにＭＯＳトランジスタよりなる第１のコンペアトランジスタを設けるとともに、前記第２のメモリセルにＭＯＳトランジスタよりなる第２のコンペアトランジスタを設け、前記第１のコンペアトランジスタは、そのドレインを前記出力信号線に接続し、ソースを前記第２の参照データが入力される第２の参照データ線に接続するとともに、ゲートを前記第１のキャパシタに接続し、前記第２のコンペアトランジスタは、そのドレインを前記出力信号線に接続し、ソースを前記第１の参照データが入力される第１の参照データ線に接続するとともに、ゲートを前記第２のキャパシタに接続したことをその要旨とする。
【００２６】
請求項２に記載の発明は、請求項１に記載の半導体装置において、前記第１のコンペアトランジスタのソースに入力される前記第２の参照データは、前記第２のキャパシタに書き込まれた第２の登録データと比較するための参照データあり、前記第２のコンペアトランジスタのソースに入力される前記第１の参照データは、前記第１のキャパシタに書き込まれる前記第１の登録データと比較するための参照データあることをその要旨する。
【００２７】
請求項３に記載の発明は、第１及び第２のメモリセルを備え、前記第１のメモリセルの第１のキャパシタに第１の登録データを書き込み、前記第２のメモリセルの第２のキャパシタに第２の登録データを書き込み、前記第１及び第２のキャパシタに書き込まれた前記第１及び第２の登録データと参照データと比較し、前記第１のメモリセルの前記第１の登録データ又は前記第２のメモリセルの前記第２の登録データが対応する前記参照データと一致した時、出力信号線から一致信号を出力する半導体装置において、前記第１のメモリセルにＭＯＳトランジスタよりなる第１のコンペアトランジスタとを設けるとともに、前記第２のメモリセルにＭＯＳトランジスタよりなる第２のコンペアトランジスタを設け、前記第１のコンペアトランジスタは、そのドレインを前記出力信号線に接続し、ソースをＭＯＳトランジスタよりなる第３のコンペアトランジスタのドレインに接続し、ゲートを前記参照データを入力する参照データ線に接続し、前記第２のコンペアトランジスタは、そのドレインを前記出力信号線に接続し、ソースを前記参照データを入力する前記参照データ線に接続するとともに、ゲートを前記第２のキャパシタと接続し、前記第３のコンペアトランジスタは、ソースを低電圧電源線に接続するとともに、ゲートを前記第１のキャパシタと接続したことをその要旨とする。
【００２８】
請求項４に記載の発明は、請求項３に記載の半導体装置において、前記第１のコンペアトランジスタのゲート及び前記第２のコンペアトランジスタのソースに入力される前記参照データは、前記第１のキャパシタに書き込まれる前記第１の登録データと比較するための第１の参照データあることをその要旨とする。
【００２９】
（作用）
請求項１及び２に記載の発明によれば、第１のキャパシタに書き込まれた第１の登録データがHighレベル、第１のコンペアトランジスタに入力された第２の参照データがLowレベルの場合、即ち第１のキャパシタに書き込まれた第１の登録データと第２のコンペアトランジスタに入力された第１の参照データが共にHighレベルと一致する場合、第１のコンペアトランジスタがオンし、第１のコンペアトランジスタを介して出力信号線の電位が引き下げられLowレベルの一致信号が出力される。
【００３０】
又、第２のキャパシタに書き込まれた第２の登録データがHighレベル、第２のコンペアトランジスタに入力された第１の参照データがLowレベルの場合、即ち第２のキャパシタに書き込まれた第２の登録データと第１のコンペアトランジスタに入力された第２の参照データが共にHighレベルと一致する場合、第２のコンペアトランジスタがオンし、第２のコンペアトランジスタを介して出力信号線の電位が引き下げられLowレベルの一致信号が出力される。
【００３１】
又、第１及び第２のキャパシタに登録データ（第１及び第２の登録データ）が何も書き込まれていない場合、即ち第１及び第２のキャパシタが共にLowレベルの場合には、どのような参照データ（第１及び第２の参照データ）であっても、出力信号線の電位はHighレベルにとどまる。
【００３２】
請求項３及び４に記載の発明によれば、第１のキャパシタに書き込まれた第１の登録データがHighレベルで参照データ（第１の参照データ）がHighレベルの場合、第１及び第３のコンペアトランジスタがオンし、出力信号線の電位が引き下げられLowレベルの一致信号が出力される。
【００３３】
又、第２のキャパシタＣ２に書き込まれた登録データ（第２の登録データ）がHighレベルで参照データ（第１の参照データ）がLowレベルの場合、即ち、第１のキャパシタに書き込まれた第１の登録データと参照データ（第１の参照データ）が共にLowレベルと一致する場合、第２のコンペアトランジスタがオンし、出力信号線の電位が引き下げられLowレベルの一致信号が出力される。
【００３４】
又、第１及び第２のキャパシタに登録データ（第１及び第２の登録データ）が何も書き込まれていない場合、即ち第１及び第２のキャパシタが共にLowレベルの場合には、どのような参照データ（第１の参照データ）であっても、出力信号線の電位はHighレベルにとどまる。
【００３５】
【発明の実施の形態】
（第１実施形態）
以下本発明を具体化した半導体装置としての連想メモリの第１実施形態について図面に従って説明する。
【００３６】
図１は本実施形態のＣＡＭセル１０の回路構成を示す。ＣＡＭセル１０は第１及び第２のメモリセル１１，１２とからなり、その第１及び第２のメモリセル１１，１２はそれぞれ第１及び第２のキャパシタＣ１，Ｃ２を有している。
【００３７】
第１及び第２のキャパシタＣ１，Ｃ２の一端は、それぞれ高電位電源電圧Ｖｉｉの１／２の電圧の電源線に接続されている。又、第１及び第２のキャパシタＣ１，Ｃ２の他端は、それぞれＮチャネルＭＯＳトランジスタよりなるゲートトランジスタＧＴ１，ＧＴ２を介して第１及び第２のビット線ＢＬ１，ＢＬ２に接続されている。そして、第１のキャパシタＣ１は第１のビット線ＢＬ１からの第１の登録データが書き込まれ、第２のキャパシタＣ２は第２のビット線ＢＬ２からの第２の登録データが書き込まれる。第１の登録データと第２の登録データは互いに反対のデータであり、第１のキャパシタＣ１と第２のキャパシタＣ２には、互いに反対のデータ（第１の登録データと第２の登録データ）が書き込まれる。
【００３８】
ゲートトランジスタＧＴ１，ＧＴ２はそのゲートに共通のワード線ＷＬが接続され、同ワード線ＷＬからのHighレベルの選択信号に基づいてオンされる。ゲートトランジスタＧＴ１，ＧＴ２がオンされることにより、第１及び第２のビット線ＢＬ１，ＢＬ２を介して出力されるそれぞれ第１及び第２の登録データが第１及び第２のメモリセル１１，１２の第１及び第２のキャパシタＣ１，Ｃ２にそれぞれ書き込まれることになる。
【００３９】
又、前記第１及び第２のキャパシタＣ１，Ｃ２の他端は、それぞれそれぞれＮチャネルＭＯＳトランジスタよりなる第１及び第２のコンペアトランジスタＴ１，Ｔ２のゲートに接続されている。第１のコンペアトランジスタＴ１は、そのドレインが出力信号線ＭＬに接続され、そのソースが第２のデータバス線ＤＢ２に接続されている。第２のデータバス線ＤＢ２は、前記した第２のキャパシタＣ２に書き込まれた第２の登録データと比較するための第２の参照データが入力される。一方、第２のコンペアトランジスタＴ２は、そのドレインが出力信号線ＭＬに接続され、そのソースが第１のデータバス線ＤＢ１に接続されている。第１のデータバス線ＤＢ１は、前記した第１のキャパシタＣ１に書き込まれた第１の登録データと比較するための第１の参照データが入力される。第１及び第２のデータバス線ＤＢ１，ＤＢ２は、相補データバス線対である。従って、第１の参照データと第２の参照データは互いに反対のデータとなる。
【００４０】
そして、出力信号線ＭＬがHighレベルにプリチャージされると、第１及び第２のキャパシタＣ１，Ｃ２に書き込まれた第１及び第２の登録データと第１及び第２のデータバス線ＤＢ１，ＤＢ２から入力される第１及び第２の参照データとの比較動作が行われる。
【００４１】
つまり、第１のキャパシタＣ１に書き込まれた第１の登録データがHighレベル（第２のキャパシタＣ２に書き込まれた第２の登録データがLowレベル）の時であって、第１のデータバス線ＤＢ１から入力された第１の参照データがHighレベル（第２のデータバス線ＤＢ２から入力された第２の参照データがLowレベル）の場合、第１のコンペアトランジスタＴ１がオンし、第２のコンペアトランジスタＴ２がオフする。その結果、第１のコンペアトランジスタＴ１を介して出力信号線ＭＬがLowレベルまでに引き下げられる。
【００４２】
また、第２のキャパシタＣ２に書き込まれた第２の登録データがHighレベル（第１のキャパシタＣ１に書き込まれた第１の登録データがLowレベル）の時であって、第２のデータバス線ＤＢ２から入力された第２の参照データがHighレベル（第１のデータバス線ＤＢ１から入力された第１の参照データがLowレベル）の場合、第２のコンペアトランジスタＴ２がオンし、第１のコンペアトランジスタＴ１がオフする。その結果、第２のコンペアトランジスタＴ２を介して出力信号線ＭＬがLowレベルまでに引き下げられる。
【００４３】
つまり、第１のキャパシタＣ１に書き込まれた第１の登録データと第１のデータバス線ＤＢ１から入力された第１の参照データとが一致する時には、出力信号線ＭＬのレベルはLowレベルとなる。反対に、第１のキャパシタＣ１に書き込まれた第１の登録データと第１のデータバス線ＤＢ１から入力された第１の参照データとが一致しない時には、第１のコンペアトランジスタＴ１及び第２のコンペアトランジスタＴ２は共にオフし、出力信号線ＭＬのレベルはHighレベルのままとなる。
【００４４】
さらに、第１及び第２のキャパシタＣ１，Ｃ２に第１及び第２のビット線ＢＬ１，ＢＬ２を介して何もデータが入力されておらず、第１及び第２のキャパシタＣ１，Ｃ２が共にLowレベルのときには、第１のコンペアトランジスタＴ１及び第２のコンペアトランジスタＴ２は共にオフし、出力信号線ＭＬのレベルはHighレベルのままとなる。
【００４５】
図２は、図１で説明した第１のメモリセル１１のレイアウトを示す。尚、第２のメモリセル１２のレイアウトは第１のメモリセル１１のレイアウトと対称（図２において下側）なので説明の便宜上省略する。
【００４６】
図２において、第１の活性領域２１には、ゲートトランジスタＧＴ１が形成される。第２の活性領域２２には、第１のコンペアトランジスタＴ１が形成される。
【００４７】
第１の活性領域２１の上側には第１のコンタクト２３と第２のコンタクト２４が形成されている。第１のコンタクト２３は、下側のゲートトランジスタＧＴ１と上側の第１のビット線ＢＬ１とを接続する。第２のコンタクト２４は、下側のゲートトランジスタＧＴ１と上方に配置形成される第１のキャパシタＣ１の電極２５とを接続する。
【００４８】
第１のコンタクト２３と第２のコンタクト２４の間は、ワード線ＷＬが第１の活性領域２１上を直交する方向に配線されゲートトランジスタＧＴ１のゲートと接続される。
【００４９】
第１のキャパシタＣ１の下側には前記第２のコンタクト２４と隣接して第３のコンタクト２６が形成されている。第３のコンタクト２６は、前記第２の活性領域２２に形成された第１のコンペアトランジスタＴ１のゲートと接続する下層配線２７と接続される。従って、第１のコンペアトランジスタＴ１のゲートと第１のキャパシタＣ１の電極２５とは、電気的に接続される。
【００５０】
又、第２の活性領域２２に形成された第１のコンペアトランジスタＴ１のソース領域の上側には第４のコンタクト２８が形成されている。第１のコンペアトランジスタＴ１のドレイン領域の上側には第５のコンタクト２９が形成されている。そして、第４のコンタクト２８は上側に形成された第２のデータバス線ＤＢ２と第１のコンペアトランジスタＴ１のソースと電気的に接続させるようになっている。第５のコンタクト２９は上側に形成された出力信号線ＭＬと第１のコンペアトランジスタＴ１のドレインと電気的に接続させるようになっている。
【００５１】
次に、上記のように構成した連想メモリの特徴を以下に記載する。
（１）前記実施形態では、２つのコンペアトランジスタＴ１，Ｔ２にだけで第１及び第２のメモリセル１１，１２（第１及び第２のキャパシタＣ１，Ｃ２）に書き込まれた第１及び第２の登録データと、第１及び第２のデータバス線ＤＢ１，ＤＢ２から入力される第１及び第２の参照データとを比較検証し、その結果を出力信号線ＭＬに取り出すことができるようにした。従って、ＣＡＭセル１０を構成するコンペアトランジスタの数を従来に較べて低減でき、連想メモリの回路規模の小型化を図ることができる。
【００５２】
因みに、従来のＣＡＭセル５０において、図５に示す第１及び第２のコンペアトランジスタＴ５１，Ｔ５２（図示しないが第３及び第４のコンペアトランジスタＴ５３，Ｔ５４）のサイズを小さくし、２つのコンペアトランジスタをたしたサイズを本実施形態の１個の第１のコンペアトランジスタＴ１のサイズと同等しても、従来のデータバス線ＤＢ１と第２のコンペアトランジスタＴ５２のゲートとの第６のコンタクト７１が形成される分大きくなる。そのため、本実施形態では、第６のコンタクト７１が形成されない分小さくできる。
【００５３】
（２）又、ＣＡＭセル１０の回路構成には、従来のように低電位電源電圧Ｖｓｓの電源線を必要としないので、配線の取り回しが簡単となり回路設計が容易となるとともに、回路規模の小型化に貢献することができる。
【００５４】
（第２実施形態）
次に本発明の第２実施形態について図３に従って説明する。本実施形態のＣＡＭセル３０は、第１実施形態の第２のデータバス線ＤＢ２を省略した点と、第３のコンペアトランジスタＴ３を新たに追加した点が相違する。そのため、上記第１実施形態と同じ構成のものには同じ符号を付してその詳細な説明を省略し、相違する構成について詳細に説明する。
【００５５】
図３は、ＣＡＭセル３０の回路構成を示す。第１のコンペアトランジスタＴ１のソースは、第３のコンペアトランジスタＴ３のドレインに接続されている。第３のコンペアトランジスタＴ３は、そのソースが低電位電源電圧Ｖｓｓの電源線に接続されているとともに、そのゲートが第１のキャパシタＣ１の一端と接続されている。
【００５６】
又、第１のコンペアトランジスタＴ１のゲートは、第１のデータバス線ＤＢ１に接続されている。さらに、第２のコンペアトランジスタＴ２のソースは、第１のデータバス線ＤＢ１に接続されている。
【００５７】
従って、出力信号線ＭＬがHighレベルにプリチャージされると、第１及び第２のキャパシタＣ１，Ｃ２に書き込まれた第１及び第２の登録データと第１のデータバス線ＤＢ１から入力される第１の参照データとの比較動作が行われる。
【００５８】
つまり、第１のキャパシタＣ１に書き込まれた第１の登録データがHighレベル（第２のキャパシタＣ２に書き込まれた第２の登録データがLowレベル）の時であって、第１のデータバス線ＤＢ１から入力された第２の参照データがHighレベルの場合、第１及び第３のコンペアトランジスタＴ１，Ｔ３がオンし、第２のコンペアトランジスタＴ２がオフする。その結果、第１及び第３のコンペアトランジスタＴ１，Ｔ３を介して出力信号線ＭＬがLowレベルまでに引き下げられる。
【００５９】
また、第２のキャパシタＣ２に書き込まれた第２の登録データがHighレベル（第１のキャパシタＣ１に書き込まれた第１の登録データがLowレベル）の時であって、第１のデータバス線ＤＢ１から入力された第１の参照データがLowレベルの場合、第２のコンペアトランジスタＴ２がオンし、第１及び第３のコンペアトランジスタＴ１，Ｔ３がオフする。その結果、第２のコンペアトランジスタＴ２を介して出力信号線ＭＬがLowレベルまでに引き下げられる。
【００６０】
つまり、第１のキャパシタＣ１に書き込まれた第１の登録データと第１のデータバス線ＤＢ１から入力された第１の参照データとが一致する時には、出力信号線ＭＬのレベルはLowレベルとなる。
【００６１】
反対に、第１のキャパシタＣ１に書き込まれた第１の登録データと第１のデータバス線ＤＢ１から入力された第１の参照データとが一致しない時には、出力信号線ＭＬのレベルはHighレベルのままとなる。
【００６２】
さらに、第１及び第２のキャパシタＣ１，Ｃ２に第１及び第２のビット線ＢＬ１，ＢＬ２を介して何もデータが入力されおらず、第１及び第２のキャパシタＣ１，Ｃ２が共にLowレベルのときには、出力信号線ＭＬのレベルはHighレベルのままとなる。
【００６３】
次に、上記のように構成した連想メモリの特徴を以下に記載する。
（１）前記実施形態では、３つのコンペアトランジスタＴ１〜Ｔ３と１つデータバス線（第１のデータバス線ＤＢ１）だけで第１及び第２のキャパシタＣ１，Ｃ２に書き込まれた第１及び第２の登録データと、第１のデータバス線ＤＢ１から入力された第１の参照データとを比較検証し、その結果を出力信号線ＭＬに取り出すことができるようにした。従って、ＣＡＭセル３０を構成するコンペアトランジスタの数を従来に較べて低減でき、連想メモリの回路規模の小型化を図ることができる。
【００６４】
（２）又、ＣＡＭセル３０の回路構成には、従来のように第２のデータバス線ＤＢ２を必要としないので、配線の取り回しが簡単となり回路設計が容易となるとともに、回路規模の小型化に貢献することができる。
【００６５】
次に、上記発明の実施の形態から把握することのできる特許請求の範囲に記載された技術的思想以外の技術的思想を以下に記載する。
（付記１）
第１及び第２のメモリセルを備え、第１のメモリセルの第１のキャパシタに第１の登録データを書き込み、第２のメモリセルの第２のキャパシタに前記第１の登録データと第２の登録データを書き込み、その第１及び第２のキャパシタに書き込まれた第１及び第２の登録データを参照データと比較し、第１のメモリセルの第１の登録データ又は第２のメモリセルの第２の登録データが対応する参照データと一致した時、出力信号線から一致信号を出力するようにした連想メモリにおけるデータ比較方法において、
前記第１のメモリセルには、第２のメモリセルの第２のキャパシタに書き込んだ第２の登録データと比較するための第２の参照データを入力させて比較動作させるとともに、前記第２のメモリセルには、第１のメモリセルの第１のキャパシタに書き込んだ第１の登録データと比較するための第１の参照データを入力させて比較動作させるようした連想メモリにおけるデータ比較方法。
【００６６】
（付記２）
第１及び第２のメモリセルを備え、第１のメモリセルの第１のキャパシタに第１の登録データを書き込み、第２のメモリセルの第２のキャパシタに前記第１の登録データと第２の登録データを書き込み、その第１及び第２のキャパシタに書き込まれた第１及び第２の登録データを参照データと比較し、第１のメモリセルの第１の登録データ又は第２のメモリセルの第２の登録データが対応する参照データと一致した時、出力信号線から一致信号を出力するようにした連想メモリにおけるデータ比較方法において、
前記第１及び第２のメモリセルには、第１のメモリセルの第１のキャパシタに書き込んだ第１の登録データと比較するための第１の参照データを共に入力させて比較動作させるようした連想メモリにおけるデータ比較方法。
【００６７】
【発明の効果】
請求項１〜４に記載の発明によれば、ＣＡＭセルを構成する回路素子を低減することができる優れた効果を有する。
【図面の簡単な説明】
【図１】第１実施形態のＣＡＭセルの回路構成を説明する回路図。
【図２】ＣＡＭセルを構成する第１のメモリセルのレイアウト図。
【図３】第２実施形態のＣＡＭセルの回路構成を説明する回路図。
【図４】従来のＣＡＭセルの回路構成を説明する回路図。
【図５】従来のＣＡＭセルを構成する第１のメモリセルのレイアウト図。
【符号の説明】
１０，３０  ＣＡＭセル
１１，１２  第１及び第２のメモリセル
Ｃ１，Ｃ２  第１及び第２のキャパシタ
Ｔ１〜Ｔ３  第１〜第３のコンペアトランジスタ
ＤＢ１，ＤＢ２  第１及び第２のデータバス線
ＢＬ１，ＢＬ２  第１及び第２のビット線
ＭＬ  出力信号線
ＧＴ１，ＧＴ２  ゲートトランジスタ
ＷＬ  ワード線
【図１】
0004156782.tif 000002
【図２】
0004156782.tif 000003
【図３】
0004156782.tif 000004
【図４】
0004156782.tif 000005
【図５】
0004156782.tif 000006