【手続補正書】
【提出日】平成20年10月10日(2008.10.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、インバータ回路と、を有し、
第１の信号が入力される前記第１のｎチャネル型トランジスタのゲート及び前記第１のｐチャネル型トランジスタのゲートと、
タイミング制御信号が入力される前記第１のｎチャネル型トランジスタのソース又はドレインの一方と、
反転タイミング制御信号が入力される前記第１のｐチャネル型トランジスタのソース又はドレインの一方と、
互いに電気的に接続された前記第１のｎチャネル型トランジスタのソース又はドレインの他方及び前記第１のｐチャネル型トランジスタのソース又はドレインの他方と、を有し、
前記第１のｎチャネル型トランジスタのソース又はドレインの他方及び前記第１のｐチャネル型トランジスタのソース又はドレインの他方は前記インバータ回路の入力端子に電気的に接続され、
前記インバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート及び前記第２のｐチャネル型トランジスタのゲートと、
前記タイミング制御信号が入力される前記第２のｐチャネル型トランジスタのソース又はドレインの一方と、
前記反転タイミング制御信号が入力される前記第２のｎチャネル型トランジスタのソース又はドレインの一方と、
互いに電気的に接続された前記第２のｎチャネル型トランジスタのソース又はドレインの他方及び前記第２のｐチャネル型トランジスタのソース又はドレインの他方と、を有し、
前記第２のｎチャネル型トランジスタのソース又はドレインの他方及び前記第２のｐチャネル型トランジスタのソース又はドレインの他方は前記インバータ回路の入力端子に電気的に接続されていることを特徴とする半導体回路。
【請求項２】
第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、インバータ回路と、を有し、
第１の信号が入力される前記第１のｎチャネル型トランジスタのゲート及び前記第１のｐチャネル型トランジスタのゲートと、
タイミング制御信号が入力される前記第１のｐチャネル型トランジスタのソース又はドレインの一方と、
反転タイミング制御信号が入力される前記第１のｎチャネル型トランジスタのソース又はドレインの一方と、
互いに電気的に接続された前記第１のｎチャネル型トランジスタのソース又はドレインの他方及び前記第１のｐチャネル型トランジスタのソース又はドレインの他方と、を有し、
前記第１のｎチャネル型トランジスタのソース又はドレインの他方及び前記第１のｐチャネル型トランジスタのソース又はドレインの他方は前記インバータ回路の入力端子に電気的に接続され、
前記インバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート及び前記第２のｐチャネル型トランジスタのゲートと、
前記タイミング制御信号が入力される前記第２のｎチャネル型トランジスタのソース又はドレインの一方と、
前記反転タイミング制御信号が入力される前記第２のｐチャネル型トランジスタのソース又はドレインの一方と、
互いに電気的に接続された前記第２のｎチャネル型トランジスタのソース又はドレインの他方及び前記第２のｐチャネル型トランジスタのソース又はドレインの他方と、を有し、
前記第２のｎチャネル型トランジスタのソース又はドレインの他方及び前記第２のｐチャネル型トランジスタのソース又はドレインの他方は前記インバータ回路の入力端子に電気的に接続されていることを特徴とする半導体回路。
【請求項３】
請求項１又は請求項２において、前記タイミング制御信号はラッチ信号であり、前記反転タイミング制御信号は反転ラッチ信号であることを特徴とする半導体回路。
【請求項４】
請求項１又は請求項２において、前記タイミング制御信号はクロック信号であり、前記反転タイミング制御信号は反転クロック信号であることを特徴とする半導体回路。
【請求項５】
第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、第１のインバータ回路と、第３のｎチャネル型トランジスタと、第３のｐチャネル型トランジスタと、第４のｎチャネル型トランジスタと、第４のｐチャネル型トランジスタと、第２のインバータ回路と、を有し、
第１の信号が入力される前記第１のｎチャネル型トランジスタのゲート及び前記第１のｐチャネル型トランジスタのゲートと、
クロック信号が入力される前記第１のｎチャネル型トランジスタのソース又はドレインの一方と、
反転クロック信号が入力される前記第１のｐチャネル型トランジスタのソース又はドレインの一方と、
互いに電気的に接続された前記第１のｎチャネル型トランジスタのソース又はドレインの他方及び前記第１のｐチャネル型トランジスタのソース又はドレインの他方と、を有し、
前記第１のｎチャネル型トランジスタのソース又はドレインの他方及び前記第１のｐチャネル型トランジスタのソース又はドレインの他方は前記第１の第１のインバータ回路の入力端子に電気的に接続され、
前記第１のインバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート及び前記第２のｐチャネル型トランジスタのゲートと、
前記クロック信号が入力される前記第２のｐチャネル型トランジスタのソース又はドレインの一方と、
前記反転クロック信号が入力される前記第２のｎチャネル型トランジスタのソース又はドレインの一方と、
互いに電気的に接続された前記第２のｎチャネル型トランジスタのソース又はドレインの他方及び前記第２のｐチャネル型トランジスタのソース又はドレインの他方と、を有し、
前記第２のｎチャネル型トランジスタのソース又はドレインの他方及び前記第２のｐチャネル型トランジスタのソース又はドレインの他方は前記第１のインバータ回路の入力端子に電気的に接続され、
前記第２の信号が入力される前記第３のｎチャネル型トランジスタのゲート及び前記第３のｐチャネル型トランジスタのゲートと、
前記クロック信号が入力される前記第３のｐチャネル型トランジスタのソース又はドレインの一方と、
反転クロック信号が入力される前記第３のｎチャネル型トランジスタのソース又はドレインの一方と、
互いに電気的に接続された前記第３のｎチャネル型トランジスタのソース又はドレインの他方及び前記第３のｐチャネル型トランジスタのソース又はドレインの他方と、を有し、
前記第３のｎチャネル型トランジスタのソース又はドレインの他方及び前記第３のｐチャネル型トランジスタのソース又はドレインの他方は前記第２のインバータ回路の入力端子に電気的に接続され、
前記第２のインバータ回路の出力端子から出力された第３の信号が入力される前記第４のｎチャネル型トランジスタのゲート及び前記第４のｐチャネル型トランジスタのゲートと、
前記クロック信号が入力される前記第４のｎチャネル型トランジスタのソース又はドレインの一方と、
前記反転クロック信号が入力される前記第４のｐチャネル型トランジスタのソース又はドレインの一方と、
互いに電気的に接続された前記第４のｎチャネル型トランジスタのソース又はドレインの他方及び前記第４のｐチャネル型トランジスタのソース又はドレインの他方と、を有し、
前記第４のｎチャネル型トランジスタのソース又はドレインの他方及び前記第４のｐチャネル型トランジスタのソース又はドレインの他方は前記第２のインバータ回路の入力端子に電気的に接続されていることを特徴とする半導体回路。
【請求項６】
第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、第１のインバータ回路と、第３のｎチャネル型トランジスタと、第３のｐチャネル型トランジスタと、第４のｎチャネル型トランジスタと、第４のｐチャネル型トランジスタと、第２のインバータ回路と、を有し、
第１の信号が入力される前記第１のｎチャネル型トランジスタのゲート及び前記第１のｐチャネル型トランジスタのゲートと、
クロック信号が入力される前記第１のｐチャネル型トランジスタのソース又はドレインの一方と、
反転クロック信号が入力される前記第１のｎチャネル型トランジスタのソース又はドレインの一方と、
互いに電気的に接続された前記第１のｎチャネル型トランジスタのソース又はドレインの他方及び前記第１のｐチャネル型トランジスタのソース又はドレインの他方と、を有し、
前記第１のｎチャネル型トランジスタのソース又はドレインの他方及び前記第１のｐチャネル型トランジスタのソース又はドレインの他方は前記第１の第１のインバータ回路の入力端子に電気的に接続され、
前記第１のインバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート及び前記第２のｐチャネル型トランジスタのゲートと、
前記クロック信号が入力される前記第２のｎチャネル型トランジスタのソース又はドレインの一方と、
前記反転クロック信号が入力される前記第２のｐチャネル型トランジスタのソース又はドレインの一方と、
互いに電気的に接続された前記第２のｎチャネル型トランジスタのソース又はドレインの他方及び前記第２のｐチャネル型トランジスタのソース又はドレインの他方と、を有し、
前記第２のｎチャネル型トランジスタのソース又はドレインの他方及び前記第２のｐチャネル型トランジスタのソース又はドレインの他方は前記第１のインバータ回路の入力端子に電気的に接続され、
前記第２の信号が入力される前記第３のｎチャネル型トランジスタのゲート及び前記第３のｐチャネル型トランジスタのゲートと、
前記クロック信号が入力される前記第３のｎチャネル型トランジスタのソース又はドレインの一方と、
前記反転クロック信号が入力される前記第３のｐチャネル型トランジスタのソース又はドレインの一方と、
互いに電気的に接続された前記第３のｎチャネル型トランジスタのソース又はドレインの他方及び前記第３のｐチャネル型トランジスタのソース又はドレインの他方と、を有し、
前記第３のｎチャネル型トランジスタのソース又はドレインの他方及び前記第３のｐチャネル型トランジスタのソース又はドレインの他方は前記第２のインバータ回路の入力端子に電気的に接続され、
前記第２のインバータ回路の出力端子から出力された第３の信号が入力される前記第４のｎチャネル型トランジスタのゲート及び前記第４のｐチャネル型トランジスタのゲートと、
前記クロック信号が入力される前記第４のｐチャネル型トランジスタのソース又はドレインの一方と、
前記反転クロック信号が入力される前記第４のｎチャネル型トランジスタのソース又はドレインの一方と、
互いに電気的に接続された前記第４のｎチャネル型トランジスタのソース又はドレインの他方及び前記第４のｐチャネル型トランジスタのソース又はドレインの他方と、を有し、
前記第４のｎチャネル型トランジスタのソース又はドレインの他方及び前記第４のｐチャネル型トランジスタのソース又はドレインの他方は前記第２のインバータ回路の入力端子に電気的に接続されていることを特徴とする半導体回路。
【請求項７】
請求項１乃至請求項６のいずれか一項に記載のｎチャネル型トランジスタ及びｐチャネル型トランジスタは、それぞれガラス基板上に形成される薄膜トランジスタであることを特徴とする半導体回路。
【請求項８】
請求項１乃至請求項６のいずれか一項に記載のｎチャネル型トランジスタ及びｐチャネル型トランジスタは、単結晶基板上に形成されることを特徴とする半導体回路。
【請求項９】
ゲートドライバ、ソースドライバ、及び前記ゲートドライバ、前記ソースドライバに電気的に接続された画素部を有し、
前記ソースドライバは、シフトレジスタ回路、及びラッチ回路を含み、
前記ゲートドライバは、シフトレジスタ回路を含み、
前記ソースドライバのシフトレジスタ回路及びラッチ回路、並びに前記ゲートドライバのシフトレジスタ回路はそれぞれ、第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、インバータ回路と、で構成された半導体回路を有し、
前記半導体回路は、
第１の信号が入力される前記第１のｎチャネル型トランジスタのゲート及び前記第１のｐチャネル型トランジスタのゲートと、
タイミング制御信号が入力される前記第１のｎチャネル型トランジスタのソース又はドレインの一方と、
反転タイミング制御信号が入力される前記第１のｐチャネル型トランジスタのソース又はドレインの一方と、
互いに電気的に接続された前記第１のｎチャネル型トランジスタのソース又はドレインの他方及び前記第１のｐチャネル型トランジスタのソース又はドレインの他方と、を有し、
前記第１のｎチャネル型トランジスタのソース又はドレインの他方及び前記第１のｐチャネル型トランジスタのソース又はドレインの他方は前記インバータ回路の入力端子に電気的に接続され、
前記インバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート及び前記第２のｐチャネル型トランジスタのゲートと、
前記タイミング制御信号が入力される前記第２のｐチャネル型トランジスタのソース又はドレインの一方と、
前記反転タイミング制御信号が入力される前記第２のｎチャネル型トランジスタのソース又はドレインの一方と、
互いに電気的に接続された前記第２のｎチャネル型トランジスタのソース又はドレインの他方及び前記第２のｐチャネル型トランジスタのソース又はドレインの他方と、を有し、
前記第２のｎチャネル型トランジスタのソース又はドレインの他方及び前記第２のｐチャネル型トランジスタのソース又はドレインの他方は前記インバータ回路の入力端子に電気的に接続されていることを特徴とする表示装置。
【請求項１０】
ゲートドライバ、ソースドライバ、及び前記ゲートドライバ、前記ソースドライバに電気的に接続された画素部を有し、
前記ソースドライバは、シフトレジスタ回路、及びラッチ回路を含み、
前記ゲートドライバは、シフトレジスタ回路を含み、
前記ソースドライバのシフトレジスタ回路及びラッチ回路、並びに前記ゲートドライバのシフトレジスタ回路はそれぞれ、第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、インバータ回路と、で構成された半導体回路を有し、
前記半導体回路は、
第１の信号が入力される前記第１のｎチャネル型トランジスタのゲート及び前記第１のｐチャネル型トランジスタのゲートと、
タイミング制御信号が入力される前記第１のｐチャネル型トランジスタのソース又はドレインの一方と、
反転タイミング制御信号が入力される前記第１のｎチャネル型トランジスタのソース又はドレインの一方と、
互いに電気的に接続された前記第１のｎチャネル型トランジスタのソース又はドレインの他方及び前記第１のｐチャネル型トランジスタのソース又はドレインの他方と、を有し、
前記第１のｎチャネル型トランジスタのソース又はドレインの他方及び前記第１のｐチャネル型トランジスタのソース又はドレインの他方は前記インバータ回路の入力端子に電気的に接続され、
前記インバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート及び前記第２のｐチャネル型トランジスタのゲートと、
前記タイミング制御信号が入力される前記第２のｎチャネル型トランジスタのソース又はドレインの一方と、
前記反転タイミング制御信号が入力される前記第２のｐチャネル型トランジスタのソース又はドレインの一方と、
互いに電気的に接続された前記第２のｎチャネル型トランジスタのソース又はドレインの他方及び前記第２のｐチャネル型トランジスタのソース又はドレインの他方と、を有し、
前記第２のｎチャネル型トランジスタのソース又はドレインの他方及び前記第２のｐチャネル型トランジスタのソース又はドレインの他方は前記インバータ回路の入力端子に電気的に接続されていることを特徴とする表示装置。
【請求項１１】
ゲートドライバ、ソースドライバ、及び前記ゲートドライバ、前記ソースドライバに電気的に接続された画素部を有し、
前記ソースドライバは、シフトレジスタ回路、及びラッチ回路を含み、
前記ゲートドライバは、シフトレジスタ回路を含み、
前記ソースドライバのシフトレジスタ回路、及び前記ゲートドライバのシフトレジスタ回路はそれぞれ、第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、第１のインバータ回路と、第３のｎチャネル型トランジスタと、第３のｐチャネル型トランジスタと、第４のｎチャネル型トランジスタと、第４のｐチャネル型トランジスタと、第２のインバータ回路と、で構成された半導体回路を複数有し、
前記半導体回路は、
第１の信号が入力される前記第１のｎチャネル型トランジスタのゲート及び前記第１のｐチャネル型トランジスタのゲートと、
クロック信号が入力される前記第１のｎチャネル型トランジスタのソース又はドレインの一方と、
反転クロック信号が入力される前記第１のｐチャネル型トランジスタのソース又はドレインの一方と、
互いに電気的に接続された前記第１のｎチャネル型トランジスタのソース又はドレインの他方及び前記第１のｐチャネル型トランジスタのソース又はドレインの他方と、を有し、
前記第１のｎチャネル型トランジスタのソース又はドレインの他方及び前記第１のｐチャネル型トランジスタのソース又はドレインの他方は前記第１の第１のインバータ回路の入力端子に電気的に接続され、
前記第１のインバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート及び前記第２のｐチャネル型トランジスタのゲートと、
前記クロック信号が入力される前記第２のｐチャネル型トランジスタのソース又はドレインの一方と、
前記反転クロック信号が入力される前記第２のｎチャネル型トランジスタのソース又はドレインの一方と、
互いに電気的に接続された前記第２のｎチャネル型トランジスタのソース又はドレインの他方及び前記第２のｐチャネル型トランジスタのソース又はドレインの他方と、を有し、
前記第２のｎチャネル型トランジスタのソース又はドレインの他方及び前記第２のｐチャネル型トランジスタのソース又はドレインの他方は前記第１のインバータ回路の入力端子に電気的に接続され、
前記第２の信号が入力される前記第３のｎチャネル型トランジスタのゲート及び前記第３のｐチャネル型トランジスタのゲートと、
前記クロック信号が入力される前記第３のｐチャネル型トランジスタのソース又はドレインの一方と、
前記反転クロック信号が入力される前記第３のｎチャネル型トランジスタのソース又はドレインの一方と、
互いに電気的に接続された前記第３のｎチャネル型トランジスタのソース又はドレインの他方及び前記第３のｐチャネル型トランジスタのソース又はドレインの他方と、を有し、
前記第３のｎチャネル型トランジスタのソース又はドレインの他方及び前記第３のｐチャネル型トランジスタのソース又はドレインの他方は前記第２のインバータ回路の入力端子に電気的に接続され、
前記第２のインバータ回路の出力端子から出力された第３の信号が入力される前記第４のｎチャネル型トランジスタのゲート及び前記第４のｐチャネル型トランジスタのゲートと、
前記クロック信号が入力される前記第４のｎチャネル型トランジスタのソース又はドレインの一方と、
前記反転クロック信号が入力される前記第４のｐチャネル型トランジスタのソース又はドレインの一方と、
互いに電気的に接続された前記第４のｎチャネル型トランジスタのソース又はドレインの他方及び前記第４のｐチャネル型トランジスタのソース又はドレインの他方と、を有し、
前記第４のｎチャネル型トランジスタのソース又はドレインの他方及び前記第４のｐチャネル型トランジスタのソース又はドレインの他方は前記第２のインバータ回路の入力端子に電気的に接続されていることを特徴とする表示装置。
【請求項１２】
ゲートドライバ、ソースドライバ、及び前記ゲートドライバ、前記ソースドライバに電気的に接続された画素部を有し、
前記ソースドライバは、シフトレジスタ回路、及びラッチ回路を含み、
前記ゲートドライバは、シフトレジスタ回路を含み、
前記ソースドライバのシフトレジスタ回路、及び前記ゲートドライバのシフトレジスタ回路はそれぞれ、第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、第１のインバータ回路と、第３のｎチャネル型トランジスタと、第３のｐチャネル型トランジスタと、第４のｎチャネル型トランジスタと、第４のｐチャネル型トランジスタと、第２のインバータ回路と、で構成された半導体回路を複数有し、
前記半導体回路は、
第１の信号が入力される前記第１のｎチャネル型トランジスタのゲート及び前記第１のｐチャネル型トランジスタのゲートと、
クロック信号が入力される前記第１のｐチャネル型トランジスタのソース又はドレインの一方と、
反転クロック信号が入力される前記第１のｎチャネル型トランジスタのソース又はドレインの一方と、
互いに電気的に接続された前記第１のｎチャネル型トランジスタのソース又はドレインの他方及び前記第１のｐチャネル型トランジスタのソース又はドレインの他方と、を有し、
前記第１のｎチャネル型トランジスタのソース又はドレインの他方及び前記第１のｐチャネル型トランジスタのソース又はドレインの他方は前記第１の第１のインバータ回路の入力端子に電気的に接続され、
前記第１のインバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート及び前記第２のｐチャネル型トランジスタのゲートと、
前記クロック信号が入力される前記第２のｎチャネル型トランジスタのソース又はドレインの一方と、
前記反転クロック信号が入力される前記第２のｐチャネル型トランジスタのソース又はドレインの一方と、
互いに電気的に接続された前記第２のｎチャネル型トランジスタのソース又はドレインの他方及び前記第２のｐチャネル型トランジスタのソース又はドレインの他方と、を有し、
前記第２のｎチャネル型トランジスタのソース又はドレインの他方及び前記第２のｐチャネル型トランジスタのソース又はドレインの他方は前記第１のインバータ回路の入力端子に電気的に接続され、
前記第２の信号が入力される前記第３のｎチャネル型トランジスタのゲート及び前記第３のｐチャネル型トランジスタのゲートと、
前記クロック信号が入力される前記第３のｎチャネル型トランジスタのソース又はドレインの一方と、
前記反転クロック信号が入力される前記第３のｐチャネル型トランジスタのソース又はドレインの一方と、
互いに電気的に接続された前記第３のｎチャネル型トランジスタのソース又はドレインの他方及び前記第３のｐチャネル型トランジスタのソース又はドレインの他方と、を有し、
前記第３のｎチャネル型トランジスタのソース又はドレインの他方及び前記第３のｐチャネル型トランジスタのソース又はドレインの他方は前記第２のインバータ回路の入力端子に電気的に接続され、
前記第２のインバータ回路の出力端子から出力された第３の信号が入力される前記第４のｎチャネル型トランジスタのゲート及び前記第４のｐチャネル型トランジスタのゲートと、
前記クロック信号が入力される前記第４のｐチャネル型トランジスタのソース又はドレインの一方と、
前記反転クロック信号が入力される前記第４のｎチャネル型トランジスタのソース又はドレインの一方と、
互いに電気的に接続された前記第４のｎチャネル型トランジスタのソース又はドレインの他方及び前記第４のｐチャネル型トランジスタのソース又はドレインの他方と、を有し、
前記第４のｎチャネル型トランジスタのソース又はドレインの他方及び前記第４のｐチャネル型トランジスタのソース又はドレインの他方は前記第２のインバータ回路の入力端子に電気的に接続されていることを特徴とする表示装置。
【請求項１３】
請求項９乃至請求項１２のいずれか一項に記載のｎチャネル型トランジスタ及びｐチャネル型トランジスタは、それぞれガラス基板上に形成される薄膜トランジスタであることを特徴とする表示装置。
【請求項１４】
請求項９乃至請求項１２のいずれか一項に記載のｎチャネル型トランジスタ及びｐチャネル型トランジスタは、単結晶基板上に形成されることを特徴とする表示装置。
【請求項１５】
請求項９乃至請求項１４のいずれか一項に記載の表示装置は、液晶又はＥＬ素子を用いたものであることを特徴とする表示装置。
【請求項１６】
請求項９乃至請求項１５のいずれか一項に記載の表示装置を用いることを特徴とする電子機器。
【請求項１７】
請求項１６に記載の電子機器は、テレビ受像器、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置、コンピュータ、ゲーム機器、モバイルコンピュータ、携帯電話、携帯型ゲーム機、電子書籍、画像再生装置であることを特徴とする電子機器。