【手続補正書】
【提出日】平成20年3月10日(2008.3.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のビットを記憶するための不揮発性メモリセルであって、
実質的に平坦な表面を備える第１の導電型の実質的に単結晶の半導体基板材料と、
前記平坦な表面に対し実質的に垂直な側壁と、底壁とを有する、前記基板における第１のトレンチと、
前記第１のトレンチから離間し、前記平坦な表面に対し実質的に垂直な側壁と、底壁とを有する、前記基板における第２のトレンチと、
前記第１のトレンチの前記底壁に沿った、前記第１の導電型とは異なる第２の導電型の前記材料における第１の領域と、
前記第１の領域から離間し、前記第２のトレンチの前記底壁に沿った、前記第２の導電型の前記材料における第２の領域と、
前記第１のトレンチの前記側壁に沿う第１の部分と、前記第２のトレンチの前記側壁に沿う第２の部分と、第３の部分とを有し、電荷を伝導するために前記第１の領域と前記第２の領域とを接続するチャネル領域と、
前記チャネル領域上の誘電体と、
前記誘電体上にあり、前記チャネル領域の前記第１の部分から離間し、前記チャネル領域の前記第１の部分は前記第１の領域に隣接している、前記複数のビットの少なくとも１つの記憶のための、第１の浮遊ゲートと、
前記誘電体上にあり、前記チャネル領域の前記第２の部分から離間し、前記チャネル領域の前記第２の部分は前記第２の領域に隣接している、前記複数のビットの少なくとも他の１つの記憶のための、第２の浮遊ゲートと、
前記誘電体上にあり、前記チャネル領域の前記第３の部分から離間し、前記チャネル領域の前記第３の部分は前記第１の部分と前記第２の部分との間にある、ゲート電極と、
前記第１のトレンチ内にあり、前記第１の浮遊ゲートと容量結合され、前記第１の領域から絶縁された、第１の独立制御可能なゲート電極と、
前記第２のトレンチ内にあり、前記第２の浮遊ゲートと容量結合され、前記第２の領域から絶縁された、第２の独立制御可能なゲート電極と、
を備える、前記セル。
【請求項２】
前記実質的に単結晶の半導体基板材料が、平坦な表面を備える単結晶シリコンであることを特徴とする請求項１に記載のセル。
【請求項３】
前記第１の浮遊ゲートが、前記ゲート電極に対し実質的に垂直である先端部を有することを特徴とする請求項１に記載のセル。
【請求項４】
前記第２の浮遊ゲートが、前記ゲート電極に対し実質的に垂直である先端部を有することを特徴とする請求項３に記載のセル。
【請求項５】
平坦な表面を備える第１の導電型の実質的に単結晶の半導体基板材料と、
前記基板において相互に実質的に平行な複数の離間したトレンチであって、各トレンチは、前記平坦な表面に対し実質的に垂直な側壁と、底壁とを有する、前記トレンチと、
前記半導体基板材料内に複数のロウ及びカラムに配列された、各セルが複数のビットを記憶するための、複数の不揮発性メモリセルと、
を備える複数のロウ及びカラムに配列された不揮発性メモリセルのアレイであって、各々のセルが、
第１のトレンチの底壁に沿った、前記第１の導電型とは異なる第２の導電型の前記材料における第１の領域と、
第２のトレンチの底壁に沿った、前記第２の導電型の前記材料における第２の領域と、
第１のトレンチの側壁に沿う第１の部分と、第２のトレンチの側壁に沿う第２の部分と、前記第１の部分と前記第２の部分との間にある第３の部分とを有し、電荷を伝導するために前記第１の領域と前記第２の領域とを接続する、チャネル領域と、
前記チャネル領域上の誘電体と、
前記誘電体上にあり、前記第１のトレンチにおいて、前記チャネル領域の前記第１の部分から離間し、前記チャネル領域の前記第１の部分は前記第１の領域に隣接している、前記複数のビットの少なくとも１つの記憶のための、第１の浮遊ゲートと、
前記誘電体上にあり、前記第２のトレンチにおいて、前記チャネル領域の前記第２の部分から離間し、前記チャネル領域の前記第２の部分は前記第２の領域に隣接している、前記複数のビットの少なくとも他の１つの記憶のための、第２の浮遊ゲートと、
前記誘電体上にあり、前記チャネル領域の前記第３の部分から離間した、ゲート電極と、
前記第１のトレンチ内にあり、前記第１の浮遊ゲートと容量結合され、前記第１の領域から絶縁された、第１の独立制御可能なゲート電極と、
前記第２のトレンチ内にあり、前記第２の浮遊ゲートと容量結合され、前記第２の領域から絶縁された、第２の独立制御可能なゲート電極と、
を備え、
同じロウの前記セルが、前記ゲート電極を共用し、
同じカラムの前記セルが、前記第１の領域、前記第２の領域、前記第１の独立制御可能なゲート電極、及び前記第２の独立制御可能なゲート電極を共用し、
隣接するカラムの前記セルが、前記第１の領域、及び前記第１の独立制御可能なゲート電極を共用する
ことを特徴とする不揮発性メモリセルのアレイ。
【請求項６】
前記実質的に単結晶の半導体基板材料が、平坦な表面を備える単結晶シリコンであることを特徴とする請求項５に記載のアレイ。
【請求項７】
前記第１の浮遊ゲートが、前記ゲート電極に対し実質的に垂直である先端部を有することを特徴とする請求項５に記載のアレイ。
【請求項８】
前記第２の浮遊ゲートが、前記ゲート電極に対し実質的に垂直である先端部を有することを特徴とする請求項７に記載のアレイ。
【請求項９】
実質的に平坦な表面を有する第１の導電型の半導体基板材料内に不揮発性メモリの分離のないセルを製造する方法であって、
各々が第１の側壁、第２の側壁及び底壁を有する複数の離間したトレンチを、前記半導体基板の前記平坦な表面内の第１の方向に形成する段階と、
各々が前記第１の側壁及び第２の側壁からそれぞれ離間している一対の浮遊ゲートを、各トレンチにおける第１の側壁及び第２の側壁に沿って形成する段階と、
第２の導電型の第１の端子を、前記半導体基板内の各トレンチの底壁に沿って形成する段階と、
各々が前記トレンチ内の浮遊ゲートから絶縁され、該浮遊ゲートと容量結合され、前記トレンチの底壁に沿って前記第１の端子から絶縁され、各々が前記第１の方向に連続である制御ゲートを、各トレンチ内に形成する段階と、
前記平坦な表面から離間し、隣接するトレンチ間のトランジスタのゲートとして作用する導電体を、前記平坦な表面上に形成する段階と、
前記第１の方向に対し実質的に垂直な第２の方向に沿って前記導電体をパターニングして、各対の間に所定の間隙を有する複数の離間した導電体のストリップを形成する段階と、
各トレンチにおける各対の浮遊ゲートを切断する段階と、
を含む、前記方法。
【請求項１０】
前記一対の浮遊ゲートを形成する段階が、
二酸化ケイ素の層を、各トレンチの前記第１の側壁、前記第２の側壁及び前記底壁に沿って形成する段階と、
ポリシリコンの層を、各トレンチの前記第１の側壁、前記第２の側壁及び前記底壁の前記二酸化ケイ素に沿って堆積させる段階と、
前記ポリシリコンの層を異方性エッチングして、前記ポリシリコンの層を前記底壁から除去し、一対のポリシリコン浮遊ゲートスペーサを、各トレンチの前記第１の側壁及び前記第２の側壁に沿って形成する段階と、
を含むことを特徴とする請求項９に記載の方法。
【請求項１１】
前記浮遊ゲートの各々に沿って、各トレンチの前記底壁に最も近接する端部に先端部を形成する段階を更に含むことを特徴とする請求項１０に記載の方法。
【請求項１２】
前記浮遊ゲートの各々に沿って、各トレンチの前記底壁から最も遠隔する端部に先端部を形成する段階を更に含むことを特徴とする請求項１０に記載の方法。
【請求項１３】
前記切断する段階が、前記制御ゲートを切断することなく、各トレンチの前記間隙を介して前記浮遊ゲートの各対を切断することを特徴とする請求項９に記載の方法。
【請求項１４】
前記複数の離間したトレンチを前記平坦な表面内に形成する段階が、
マスキング材料の層を前記基板の前記平坦な表面の上に適用し、該マスキング材料を前記第１の方向にパターニングして、複数のマスキングストリップと、該マスキングストリップの各対の間の第１の間隙を有する複数の第１の間隙とを形成する段階と、
前記基板をエッチングして、前記第１の間隙を介して前記複数のトレンチを形成する段階と、
を含むことを特徴とする請求項１０に記載の方法。
【請求項１５】
前記該マスキング材料が窒化ケイ素であることを特徴とする請求項１４に記載の方法。
【請求項１６】
前記切断する段階が、前記制御ゲートを各トレンチ内に形成するのに先立って行われることを特徴とする請求項９に記載の方法。
【請求項１７】
前記一対の浮遊ゲートを形成する段階が、
二酸化ケイ素の層を、各トレンチの前記第１の側壁、前記第２の側壁及び前記底壁に沿って形成する段階と、
ポリシリコンの層を、各トレンチの前記第１の側壁、前記第２の側壁及び前記底壁の前記二酸化ケイ素に沿って堆積させる段階と、
前記ポリシリコンの層を異方性エッチングして、前記ポリシリコンの層を前記底壁から除去し、一対のポリシリコン浮遊ゲートスペーサを、各トレンチの前記第１の側壁及び前記第２の側壁に沿って形成する段階と、
を含むことを特徴とする請求項１６に記載の方法。
【請求項１８】
前記浮遊ゲートの各々に沿って、各トレンチの前記底壁に最も近接する端部に先端部を形成する段階を更に含むことを特徴とする請求項１７に記載の方法。
【請求項１９】
前記浮遊ゲートの各々に沿って、各トレンチの前記底壁から最も遠隔する端部に先端部を形成する段階を更に含むことを特徴とする請求項１７に記載の方法。