【手続補正書】
【提出日】平成20年7月15日(2008.7.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上のセレクトゲートの側壁に絶縁膜を介してサイドウォール状のフローティングゲートを形成する工程と、
前記フローティングゲートの上端部を平坦化する工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記フローティングゲートを形成する工程では、基板上に第１の絶縁膜を介してセレクトゲートが形成されるとともに、前記セレクトゲート上に下から順に第２の絶縁膜、第３の絶縁膜、第４の絶縁膜、第５の絶縁膜が形成され、かつ、少なくとも前記セレクトゲート間の領域の前記基板上、および前記セレクトゲートの側壁面に第６の絶縁膜が形成された基板の前記第６の絶縁膜上に、第２の半導体膜を堆積し、エッチバックにより、少なくとも前記第５の絶縁膜、前記第４の絶縁膜、前記第３の絶縁膜、前記第２の絶縁膜、及び前記セレクトゲートの両側に、サイドウォール状のフローティングゲートを形成し、
前記フローティングゲートの上端部を平坦化する工程では、前記第５の絶縁膜を除去することを特徴とする請求項１記載の半導体記憶装置の製造方法。
【請求項３】
前記フローティングゲートを形成する工程の前に、
前記基板上に、下から順に第１の絶縁膜、第１の半導体膜、第２の絶縁膜、第３の絶縁膜、第４の絶縁膜、第５の絶縁膜を形成する工程と、
所定の領域の、前記第５の絶縁膜、前記第４の絶縁膜、前記第３の絶縁膜、前記第２の絶縁膜、及び前記第１の半導体膜を選択的にエッチングすることでセレクトゲートを形成する工程と、
少なくとも前記セレクトゲート間の領域の前記基板上、および前記セレクトゲートの側壁面に第６の絶縁膜を形成する工程と、
を含み、
前記フローティングゲートを形成する工程と前記フローティングゲートの上端部を平坦化する工程の間に、
前記第５の絶縁膜と前記フローティングゲートをマスクとして、イオン注入により、セルフアラインで基板表面に第１および第２の拡散領域を形成する工程と、
隣り合う前記フローティングゲート間であって前記第１および第２の拡散領域上に第７の絶縁膜を埋め込む工程と、
を含み、
前記フローティングゲートの上端部を平坦化する工程の後に、
前記第４の絶縁膜および前記第３の絶縁膜を除去する工程と、
基板全面に第８の絶縁膜を形成する工程と、
前記第８の絶縁膜上にコントロールゲートを形成する工程と、
を含むことを特徴とする請求項２記載の半導体記憶装置の製造方法。
【請求項４】
前記フローティングゲートの上端部を平坦化する工程では、ＣＭＰ法により、前記第４の絶縁膜をＣＭＰストッパとして、前記７の絶縁膜および前記フローティングゲートの上端面を平坦化することを特徴とする請求項２又は３記載の半導体記憶装置の製造方法。
【請求項５】
基板上の第１の領域に配設されたセレクトゲートと、
前記第１の領域に隣接する第２の領域に配設された第１および第２のフローティングゲートと、
前記第２の領域と隣接する第３の領域に設けられた第１および第２の拡散領域と、
前記第１および第２のフローティングゲートの上に配設されたコントロールゲートと、
を備え、
前記第１および第２のフローティングゲートは、上端面が平坦であることを特徴とする半導体記憶装置。
【請求項６】
前記第１および第２のフローティングゲートは、エッチバックにより形成された側壁面を有し、
前記第１および第２のフローティングゲートの上端面は、ＣＭＰにより平坦化されていることを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
前記第１および第２のフローティングゲートの上端面は、同じ高さで均一化され、かつ、前記基板の主面側の面と略平行となるように構成されることを特徴とする請求項５又は６記載の半導体記憶装置。
【請求項８】
前記フローティングゲートの側壁面のうちエッチバックにより形成された側壁面は、前記基板の主面側の面に対して略垂直となるように構成されることを特徴とする請求項６又は７記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
従来例２に係る不揮発性半導体記憶装置の製造方法では、エッチバックにてフローティングゲート２０６ａを形成しているため（図１２（Ｅ）参照）、サイドウォール状に形成されており、フローティングゲート２０６ａは絶縁膜２０４の側壁面寄りの上端部に切り立った角部２０６ｂを有する（図１０参照）。フローティングゲート２０６ａにこのような角があると、読み出し動作時にコントロールゲート２１１にかける低い電圧がフローティングゲート２０６ａの角に電界が集中してしまい（図１６参照）、フローティングゲートからコントロールゲートに電子が引き抜かれてしまう（図１７参照）。また、フローティングゲート２０６ａは、エッチバック（図１２（Ｅ）参照）のばらつきに左右されやすいので、フローティングゲート２０６ａの形状および高さ（角部２０６ｂの位置）がばらつくおそれがある。特に、フローティングゲート２０６ａのサイドウォール状の曲面のうち上端近傍は、下端近傍よりも、エッチバックのばらつきに左右されやすく、エッチバックによるダメージを受けやすい。そのため、動作上の信頼性が低くなるおそれがある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
本発明の第１の視点においては、半導体記憶装置の製造方法において、基板上のセレクトゲートの側壁に絶縁膜を介してサイドウォール状のフローティングゲートを形成する工程と、前記フローティングゲートの上端部を平坦化する工程と、を含むことを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
本発明の前記半導体記憶装置の製造方法において、前記フローティングゲートを形成する工程では、基板上に第１の絶縁膜を介してセレクトゲートが形成されるとともに、前記セレクトゲート上に下から順に第２の絶縁膜、第３の絶縁膜、第４の絶縁膜、第５の絶縁膜が形成され、かつ、少なくとも前記セレクトゲート間の領域の前記基板上、および前記セレクトゲートの側壁面に第６の絶縁膜が形成された基板の前記第６の絶縁膜上に、第２の半導体膜を堆積し、エッチバックにより、少なくとも前記第５の絶縁膜、前記第４の絶縁膜、前記第３の絶縁膜、前記第２の絶縁膜、及び前記セレクトゲートの両側に、サイドウォール状のフローティングゲートを形成し、前記フローティングゲートの上端部を平坦化する工程では、前記第５の絶縁膜を除去することが好ましい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
本発明の前記半導体記憶装置の製造方法において、前記フローティングゲートを形成する工程の前に、前記基板上に、下から順に第１の絶縁膜、第１の半導体膜、第２の絶縁膜、第３の絶縁膜、第４の絶縁膜、第５の絶縁膜を形成する工程と、所定の領域の、前記第５の絶縁膜、前記第４の絶縁膜、前記第３の絶縁膜、前記第２の絶縁膜、及び前記第１の半導体膜を選択的にエッチングすることでセレクトゲートを形成する工程と、少なくとも前記セレクトゲート間の領域の前記基板上、および前記セレクトゲートの側壁面に第６の絶縁膜を形成する工程と、を含み、前記フローティングゲートを形成する工程と前記フローティングゲートの上端部を平坦化する工程の間に、前記第５の絶縁膜と前記フローティングゲートをマスクとして、イオン注入により、セルフアラインで基板表面に第１および第２の拡散領域を形成する工程と、隣り合う前記フローティングゲート間であって前記第１および第２の拡散領域上に第７の絶縁膜を埋め込む工程と、を含み、前記フローティングゲートの上端部を平坦化する工程の後に、前記第４の絶縁膜および前記第３の絶縁膜を除去する工程と、基板全面に第８の絶縁膜を形成する工程と、前記第８の絶縁膜上にコントロールゲートを形成する工程と、を含むことが好ましい。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
本発明の前記半導体記憶装置の製造方法において、前記フローティングゲートの上端部を平坦化する工程では、ＣＭＰ法により、前記第４の絶縁膜をＣＭＰストッパとして、前記７の絶縁膜および前記フローティングゲートの上端面を平坦化することが好ましい。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
【図１】本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した部分平面図である。
【図２】本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した（図１の）Ｘ−Ｘ´間の部分断面図である。
【図３】本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した第１の工程断面図である。
【図４】本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した第２の工程断面図である。
【図５】本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した第３の工程断面図である。
【図６】本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した第４の工程断面図である。
【図７】本発明の実施形態１に係る半導体記憶装置のコントロールゲートとフローティングゲートの間のエネルギーバンドの状態を模式的に示した図面である。
【図８】従来例１に係る半導体記憶装置の構成を模式的に示した部分断面図である。
【図９】従来例２に係る半導体記憶装置の構成を模式的に示した部分平面図である。
【図１０】従来例２に係る半導体記憶装置の構成を模式的に示した（図９の）Ｙ−Ｙ´間の部分断面図である。
【図１１】従来例２に係る半導体記憶装置の製造方法を模式的に示した第１の工程断面図である。
【図１２】従来例２に係る半導体記憶装置の製造方法を模式的に示した第２の工程断面図である。
【図１３】従来例２に係る半導体記憶装置の製造方法を模式的に示した第３の工程断面図である。
【図１４】従来例２に係る半導体記憶装置の製造方法を模式的に示した第４の工程断面図である。
【図１５】従来例２に係る半導体記憶装置の読み出し動作（フローティングゲートに電子が蓄積されていない状態のときの読み出し動作）を説明するための模式図である。
【図１６】従来例２に係る半導体記憶装置のコントロールゲートとフローティングゲートの間の電界の様子を模式的に示した図である。
【図１７】従来例２に係る半導体記憶装置のコントロールゲートとフローティングゲートの間のエネルギーバンドの状態を模式的に示した図である。