(57)【特許請求の範囲】
【請求項１】
行と列とに配列された複数の不揮発性メモリセルを備えたメモリセルアレイと、
電源電圧が所定の検出電圧より低い時に、第１検出信号を発生するパワー検出回路と、
前記第１検出信号に応答して内部的にアドレスを発生するアドレス発生手段と、
前記内部的に発生されたアドレスに応答して前記メモリセルアレイからデータを読み出す読出し回路と、
貯蔵回路を含み、前記電源電圧が前記所定の検出電圧より低い時に、前記貯蔵回路に貯蔵されているデバイス情報に応答して読み出し回路の活性化を選択的に制御する制御信号を発生する制御回路と、
を含むフラッシュメモリ装置。
【請求項２】
前記アドレス発生手段は、外部的に印加されるアドレスを貯蔵するアドレスバッファを含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項３】
前記デバイス情報は、前記メモリ装置がシステムにおいてブートアップメモリとして使用されるか否かを示すことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項４】
前記デバイス情報は、前記メモリ装置がシステムにおいてブートアップメモリとして使用されるか否かを示すことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項５】
前記貯蔵回路は、前記メモリ装置上に形成されたパッドを含み、前記パッドは、第１デバイス設定電圧と第２デバイス設定電圧とのうちのいずれか一つに選択的に連結されることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項６】
前記パッドは、前記メモリ装置を外部装置とインターフェイシングするパッドのうちの一つであることを特徴とする請求項５に記載のフラッシュメモリ装置。
【請求項７】
前記パッドは、ボンディングパッドのうちの一つであることを特徴とする請求項５に記載のフラッシュメモリ装置。
【請求項８】
前記第１及び第２デバイス設定電圧において、一つは論理０電圧であり、その他の一つは論理１電圧であることを特徴とする請求項５に記載のフラッシュメモリ装置。
【請求項９】
前記貯蔵回路は、少なくとも一つのヒューズを有するヒューズ回路を含み、前記ヒューズ回路は、前記少なくとも一つのヒューズの連結状態に応答して第１デバイス設定電圧と第２デバイス設定電圧とのうちのいずれか一つを選択的に提供することを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項１０】
前記第１及び第２デバイス設定電圧において、一つは論理０電圧であり、その他の一つは論理１電圧であることを特徴とする請求項９に記載のフラッシュメモリ装置。
【請求項１１】
行と列とに配列された複数の不揮発性メモリセルを備えたメモリセルアレイと、
電源電圧が所定の検出電圧より低い時に、第１検出信号を発生するパワー検出回路と、
前記第１検出信号に応答して内部的にアドレスを発生するアドレス発生手段と、
前記内部的に発生されたアドレスに応答して前記メモリセルアレイからデータを読み出す読み出し回路と、
貯蔵回路を含み、前記電源電圧が前記所定の検出電圧より低い時に、前記貯蔵回路に貯蔵されたデバイス情報に応答して読み出し回路の活性化を選択的に制御する制御信号を発生する制御回路と、を含み、
前記読出し回路は、
前記内部的に発生されたアドレスの行アドレスに対応する一つ又はその以上の行を選択する行選択回路と、
前記内部的に発生されたアドレスの列アドレスに対応する一つ又はその以上の列を選択する列選択回路と、
前記選択された列のメモリセルに貯蔵されたデータを感知するページバッファと、
前記電源電圧が前記所定の検出電圧に到達し、前記制御信号が活性化される時に、第２検出信号を発生する読出し開示回路と、
前記第２検出信号に応答して前記ページバッファの感知動作を制御する読み出し制御器と、を備え、
前記読み出し開示回路の活性化は、前記電源電圧が前記所定の検出電圧より低い時に、前記デバイス情報に依存する前記制御回路からの前記制御信号により選択的に制御されることを特徴とするフラッシュメモリ装置。
【請求項１２】
前記アドレス発生手段は、外部的に印加されるアドレスを貯蔵するアドレスバッファを含むことを特徴とする請求項１１に記載のフラッシュメモリ装置。
【請求項１３】
前記デバイス情報は、システムにおいて前記メモリ装置がブートアップメモリとして使用されるか否かを示すことを特徴とする請求項１１に記載のフラッシュメモリ装置。
【請求項１４】
前記貯蔵回路は、前記メモリ装置上に形成されたパッドを含み、前記パッドは、第１デバイス設定電圧と第２デバイス設定電圧とのうちのいずれか一つに選択的に連結されることを特徴とする請求項１３に記載のフラッシュメモリ装置。
【請求項１５】
前記パッドは、前記メモリ装置を外部装置とインターフェイシングするパッドのうちの一つであることを特徴とする請求項１３に記載のフラッシュメモリ装置。
【請求項１６】
前記パッドは、ボンディングパッドのうちの一つであることを特徴とする請求項１３に記載のフラッシュメモリ装置。
【請求項１７】
前記第１及び第２デバイス設定電圧において、一つは前記電源電圧であり、その他の一つは接地電圧であることを特徴とする請求項１３に記載のフラッシュメモリ装置。
【請求項１８】
前記貯蔵回路は、少なくとも一つのヒューズを有するヒューズ回路を含み、前記ヒューズ回路は、前記少なくとも一つのヒューズの連結状態に応答して第１デバイス設定電圧と第２デバイス設定電圧とのうちのいずれか一つを選択的に提供することを特徴とする請求項１３に記載のフラッシュメモリ装置。
【請求項１９】
前記第１及び第２デバイス設定電圧において、一つは前記電源電圧であり、その他の一つは接地電圧であることを特徴とする請求項１８に記載のフラッシュメモリ装置。
【請求項２０】
行と列とに配列された複数の不揮発性メモリセルを備えたメモリセルアレイと、
電源電圧が所定の検出電圧より低い時に、第１検出信号を発生するパワー検出回路と、
前記第１検出信号に応答して内部的にアドレスを発生するアドレス発生手段と、
前記内部的に発生されたアドレスに応答して前記メモリセルアレイからデータを読み出す読み出し回路と、
貯蔵回路を含み、前記電源電圧が前記所定の検出電圧より低い時に、前記貯蔵回路に貯蔵されたデバイス情報に応答して読み出し回路の活性化を選択的に制御する制御信号を発生する制御回路と、を含み、
前記パワー検出回路の活性化は、前記電源電圧が前記所定の検出電圧より低い時に、前記デバイス情報に依存する前記制御回路からの前記制御信号により選択的に制御されることを特徴とするフラッシュメモリ装置。
【請求項２１】
前記読み出し回路は、
前記内部的に発生されたアドレスの行アドレスに対応する一つ又はその以上の行を選択する行選択回路と、
前記内部的に発生されたアドレスの列アドレスに対応する一つ又はその以上の列を選択する列選択回路と、
前記選択された列のメモリセルに貯蔵されたデータを感知するページバッファと、
前記電源電圧が前記所定の検出電圧に到達し、前記制御信号が活性化される時に、第２検出信号を発生する読み出し開示回路と、
前記第２検出信号に応答して前記ページバッファの感知動作を制御する読み出し制御器と、を含むことを特徴とする請求項２０に記載のフラッシュメモリ装置。
【請求項２２】
前記アドレス発生手段は、外部的に印加されるアドレスを貯蔵するアドレスバッファを含むことを特徴とする請求項２０に記載のフラッシュメモリ装置。
【請求項２３】
前記デバイス情報は、システムにおいて前記メモリ装置がブートアップメモリとして使用されるか否かを示すことを特徴とする請求項２０に記載のフラッシュメモリ装置。
【請求項２４】
前記貯蔵回路は、前記メモリ装置上に形成されたパッドを含み、前記パッドは、第１デバイス設定電圧と第２デバイス設定電圧とのうちのいずれか一つに選択的に連結されることを特徴とする請求項２３に記載のフラッシュメモリ装置。
【請求項２５】
前記パッドは、前記メモリ装置を外部装置とインターフェイシングするパッドのうちの一つであることを特徴とする請求項２４に記載のフラッシュメモリ装置。
【請求項２６】
前記パッドは、ボンディングパッドのうちの一つであることを特徴とする請求項２４に記載のフラッシュメモリ装置。
【請求項２７】
前記第１及び第２デバイス設定電圧において、一つは前記電源電圧であり、その他の一つは接地電圧であることを特徴とする請求項２４に記載のフラッシュメモリ装置。
【請求項２８】
前記貯蔵回路は、少なくとも一つのヒューズを有するヒューズ回路を含み、前記ヒューズ回路は、前記少なくとも一つのヒューズの連結状態に応答して第１デバイス設定電圧と第２デバイス設定電圧とのうちのいずれか一つを選択的に提供することを特徴とする請求項２３に記載のフラッシュメモリ装置。
【請求項２９】
前記第１及び第２デバイス設定電圧において、一つは前記電源電圧であり、その他の一つは接地電圧であることを特徴とする請求項２８に記載のフラッシュメモリ装置。
【請求項３０】
システム内でフラッシュメモリ装置が動作する方法において、
パワー−オン期間に、前記メモリ装置自体が前記システムのブートアップメモリとして設定されているか否かを判断する段階と、
前記メモリ装置自体が前記システムのブートアップメモリとして設定されている時に、前記パワー−オン期間に、前記メモリ装置自体の内部に貯蔵されているブートアップデータを読み出す段階と、
前記メモリ装置自体が前記システムのブートアップメモリとして設定されていない時に、前記パワー−オン期間後に、前記メモリ装置自体の一般の書込み／読み出し動作の遂行が可能な準備モードに進入する段階と、を含むことを特徴とするフラッシュメモリ装置の動作方法。
【請求項３１】
前記判断段階は、電源電圧が所定の基準電圧より低い時に、前記メモリ装置が前記システムのブートアップメモリとして設定されているか否かを示すデバイス情報を読み出す段階を含むことを特徴とする請求項３０に記載のフラッシュメモリ装置の動作方法。
【請求項３２】
前記ブートアップデータ読み出し段階は、前記デバイス情報が前記システムのブートアップメモリとして前記メモリ装置が設定されていることを示す時に、内部的にアドレスを発生する段階と、
前記電源電圧が前記所定の検出電圧になった時に、前記内部的に発生されたアドレスに依存して前記ブートアップデータを感知する段階と、を含むことを特徴とする請求項３１に記載のフラッシュメモリ装置の動作方法。
【請求項３３】
前記デバイス情報が前記システムのブートアップメモリとして前記メモリ装置が設定されていないことを示す時に、前記感知段階の遂行を禁止する段階をさらに含むことを特徴とする請求項３２に記載のフラッシュメモリ装置の動作方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものであり、具体的にはコンピュータ等のようなシステムで、ブートアップメモリとして使用可能な不揮発性フラッシュメモリ装置に関するものである。又、本発明はコンピュータ等のようなシステムで不揮発性フラッシュメモリ装置が動作する方法に関するものである。
【０００２】
【従来の技術】
不揮発性フラッシュメモリ（ＥＥＰＲＯＭｓ：Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｉｅｓ）は、コンピュータ、集積回路ＩＣカード、デジタルカメラ、カムコーダ、通信端末器及び装備、医療機器、並びに自動車制御システムのような多様な応用面で用いられている。
【０００３】
特に、ＮＡＮＤ型フラッシュメモリは、ＮＯＲ型フラッシュメモリに比べて集積度の面で有利であるので、マスストレージ（ｍａｓｓ  ｓｔｏｒａｇｅ）として使用するのに一層適する。従って、ＮＡＮＤ型フラッシュメモリは、主にマスストレージとして使用されるので、可能な限りの少ないピン数、大きいデータ転送率（Ｂｕｌｋ  Ｄａｔａ  Ｔｒａｎｓｆｅｒ  Ｒａｔｅ）、高いアップグレードアビリティー（ｕｐｇｒａｄｅ  ａｂｉｌｉｔｙ）のために、パッケージピンの構成（Ｐａｃｋａｇｅ  Ｐｉｎ  Ｃｏｎｆｉｇｕｒａｔｉｏｎ）が同一であることが要求される。
【０００４】
ＮＡＮＤ型フラッシュメモリにおいて、命令、アドレス信号及びデータ信号は複数のデータ入出力ピンを通じて伝達される。従って、フラッシュメモリは、入出力ピンを通じて入力される信号が命令、アドレス又はデータのうちのいずれであるのかを区分するための制御信号（又はストローブ信号）、例えば、チップイネーブル（Ｃｈｉｐ  Ｅｎａｂｌｅ）信号、命令ラッチイネーブル（Ｃｏｍｍａｎｄ  Ｌａｔｃｈ  Ｅｎａｂｌｅ）信号、アドレスラッチイネーブル（Ａｄｄｒｅｓｓ  Ｌａｔｃｈ  Ｅｎａｂｌｅ）信号、書込みイネーブル（Ｗｒｉｔｅ  Ｅｎａｂｌｅ）信号、読み出しイネーブル（Ｒｅａｄ  Ｅｎａｂｌｅ）信号、予備地域イネーブル（Ｓｐａｒｅ  Ａｒｅａ  Ｅｎａｂｌｅ）信号、レディ／ビジィ（Ｒｅａｄｙ／Ｂｕｓｙ）信号等を必要とする。
【０００５】
パーソナルコンピュータ等のようなシステムにおいて、フラッシュメモリがシステムのブートアップメモリとして使用される場合において、システムパワー−オン時に、ＢＩＯＳ（Ｂａｓｉｃ  Ｉｎｐｕｔ／Ｏｕｔｐｕｔ  Ｓｙｓｔｅｍ）をシステムのメインメモリに読んでくるためには、命令、アドレス、データ信号の入力以前に、制御信号（ストローブ信号）をフラッシュメモリに伝達することが必要である。
【０００６】
【発明が解決しようとする課題】
以上のことは、従来のマスク（Ｍａｓｋ）ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭに代えてフラッシュメモリ装置がブートアップメモリとして使用される場合には、別途の複雑なブートアップインターフェイシング動作を必要とすることを意味する。従って、様々な応用面で使用することができるように設計された標準フラッシュメモリは、その構成のままでは、システムのブートアップメモリとして使用するのに適しない。
本発明の主目的は、システムのブートアップ貯蔵要素として使用するのに適するフラッシュメモリ装置を提供することである。
【０００７】
本発明の他の目的は、システムでブートアップ貯蔵要素として使用することができると共に、単純なインターフェイス構成を有するフラッシュメモリ装置を提供することである。
【０００８】
また、本発明の他の目的は、パワー−オン時に、外部アドレス信号や外部命令信号の入力なしで、ブートアップデータを読み出すことができるフラッシュメモリ装置を提供することである。
【０００９】
また、本発明の他の目的は、システムで使用する時、システム全体の電力消費を減らすことができるフラッシュメモリ装置を提供することである。
【００１０】
また、本発明の他の目的は、システムで使用される時、応用志向の（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ）フラッシュメモリ装置を提供することである。
【００１１】
また、本発明の他の目的は、多様な動作モードを有するフラッシュメモリ装置の動作方法を提供することである。
【００１２】
【課題を解決するための手段】
前述の課題を解決するための本発明の一特徴によると、システムにおいてブートアップメモリとして使用されるのに適すると共に、システムの電力消耗をできるだけ減らすことができるフラッシュメモリ装置を提供する。
本発明のフラッシュメモリ装置は、システムにおいてブートアップメモリとして、又はシステムのブートアップと関連された情報以外の情報を貯蔵する一般メモリとして、選択的に使用することができる。
本発明のフラッシュメモリ装置は、行と列とに配列された複数の不揮発性メモリセルを備えたメモリセルアレイと、電源電圧が所定の検出電圧より低い時に、第１検出信号を発生するパワー検出回路を備える。
又、本発明のフラッシュメモリ装置は、第１検出信号に応答して内部的にアドレスを発生するアドレス発生手段と、前記内部的に発生されたアドレスに応答してメモリセルアレイからデータを読み出す読み出し回路と、貯蔵回路を含み、電源電圧が前記所定の検出電圧より低い時に、前記貯蔵回路に貯蔵されているデバイス情報に応答して読み出し回路の活性化を選択的に制御する制御信号を発生する制御回路と、をさらに含む。
前記制御回路は、前記デバイス情報に応答して読み出し回路の活性化を選択的に制御する制御信号を発生する制御回路と、をさらに含む。
前記デバイス情報には、フラッシュメモリ装置がシステムでブートアップメモリとして使用されるのか否かを示す情報が含まれている。
【００１３】
本発明のフラッシュメモリ装置は、システムのブートアップメモリとして使用される時のみ、即ち、システムのブートアップ期間（望ましくはシステムパワー−オン期間）に、デバイス情報によって読み出し回路が活性化されてブートアップデータの感知動作を遂行する。本発明のフラッシュメモリ装置は、ブートアップメモリとして使用されない時には、望ましくは、システムのブートアップ期間に、デバイス情報によって読み出し回路が不活性化されてブートアップデータに対する感知動作を遂行しない。
【００１４】
前記貯蔵回路は、フラッシュメモリ装置上に形成されたパッドであり得る。この場合に、前記パッドは、第１デバイス設定電圧と第２デバイス設定電圧とのうちのいずれか一つに選択的に連結される。又、前記パッドは、フラッシュメモリ装置を外部装置とインターフェイシングするパッドのうちのいずれか一つであるか、ボンディングパッドのうちのいずれか一つであるかであり得る。前記第１及び第２デバイス設定電圧において、一つは論理０電圧であり、その他の一つは論理１電圧である。
【００１５】
又、前記貯蔵回路は、少なくとも一つのヒューズを有するヒューズ回路であり得る。この場合に、前記ヒューズ回路は、前記少なくとも一つのヒューズの連結状態に応答して第１デバイス設定電圧と第２デバイス設定電圧とのうちのいずれか一つを選択的に提供する。この場合にも、前記第１及び第２デバイス設定電圧において、一つは論理０電圧であり、その他の一つは論理１電圧である。
【００１７】
前記アドレス発生手段は、外部的に印加されるアドレスを貯蔵するアドレスバッファを備えることが望ましい。
【００１８】
以上のように、本発明のフラッシュメモリは、システムのブートアップメモリとして使用される時には、読み出し回路が活性化されてブートアップデータの感知動作を遂行する一方、ブートアップメモリとして使用されない時には、読み出し回路が不活性化されてブートアップデータに対する感知動作を遂行しないので、システムのブートアップによってフラッシュメモリ装置が不必要に動作することと、それによるシステムの電力が不必要に消費されることとを減らすことができる。
【００１９】
望ましい一実施形態において、前記読み出し回路は、前記内部的に発生されたアドレスの行アドレスに対応する一つ又はその以上の行を選択する行選択回路と、前記内部的に発生されたアドレスの列アドレスに対応する一つ又はその以上の列を選択する列選択回路と、前記選択された列のメモリセルに貯蔵されたデータを感知するページバッファと、前記電源電圧が前記所定の検出電圧に到達し、前記制御信号が活性化される時に、第２検出信号を発生する読み出し開示回路と、前記第２検出信号に応答して前記ページバッファの感知動作を制御する読み出し制御器と、を備える。
この実施形態において、前記読み出し開示回路の活性化は、前記電源電圧が前記所定の検出電圧より低い時に、前記デバイス情報に依存する前記制御回路からの前記制御信号により選択的に制御される。
この実施形態のフラッシュメモリ装置がシステムのブートアップメモリとして使用される時のみ、デバイス情報により読み出し開示回路が活性化されることによって、ブートアップデータに対する感知動作が遂行される。
一方、この実施形態のフラッシュメモリ装置がブートアップメモリとして使用されない時には、デバイス情報により読み出し開示回路が不活性化されることによって、ブートアップデータに対する感知動作が遂行されない。
【００２０】
望ましい他の実施形態において、前記パワー検出回路の活性化は、前記電源電圧が前記所定の検出電圧より低い時に、前記デバイス情報に依存する前記制御回路からの前記制御信号により選択的に制御される。
この実施形態のフラッシュメモリ装置がシステムのブートアップメモリとして使用される時のみ、デバイス情報により電源検出回路が活性化されることによって、ブートアップデータに対する感知動作が遂行される。
一方、この実施形態のフラッシュメモリ装置がブートアップメモリとして使用されない時には、デバイス情報により電源検出回路が不活性化されることによって、ブートアップデータに対する感知動作が遂行されない。
【００２１】
本発明の他の特徴によると、システムにおいて電源電圧がそのシステムに提供され始める時に、そのシステム内に装着されたフラッシュメモリ装置が動作する方法が提供される。
この方法によると、システムのパワー−オン期間にフラッシュメモリ装置自体がシステムのブートアップメモリとして設定されているか否かをそれ自体で判断するようにする。
フラッシュメモリ装置自体がシステムのブートアップメモリとして設定されている時に、パワー−オン期間にフラッシュメモリ装置自体の内部に貯蔵されているブートアップデータを読み出すようにする。
フラッシュメモリ装置自体がシステムのブートアップメモリとして設定されていない時に、パワー−オン期間後に、フラッシュメモリ装置自体の一般の書込み／読み出し動作の遂行が可能なレディモードに進入するようにする。
前記判断段階において、電源電圧が所定の基準電圧より低い時に、フラッシュメモリ装置自体がシステムのブートアップメモリとして設定されているか否かを示すデバイス情報を読み出す。
前記ブートアップデータの読み出し段階は、デバイス情報がシステムのブートアップメモリとしてフラッシュメモリ装置が設定されていることを示す時に、内部的にアドレスを発生するようにする。
このようにして発生されたアドレスにより、電源電圧が前記所定の検出電圧になった時に、ブートアップデータが感知される。
一方、デバイス情報がシステムのブートアップメモリとしてフラッシュメモリ装置が設定されていないことを示す時には、前記感知段階の遂行は禁止される。
従って、システムのブートアップにより、そこに備えられたフラッシュメモリ装置の不必要な動作及びその動作によるシステム電力の不必要な消費を減らすことができる。
【００２２】
【発明の実施の形態】
以下、添付した図１乃至図１１を参照して、本発明の望ましい実施形態を詳細に説明する。添付された図面で同一、又は類似の構成要素は同一又は類似の参照番号又は符号を付してある。
【００２３】
図１は、本発明による不揮発性フラッシュメモリ装置の望ましい実施形態のブロック図である。
図１のフラッシュメモリ装置１００は、コンピュータ等のようなシステムにおいて、ブートアップメモリとして使用するのに適する構成を有する。又、フラッシュメモリ装置１００は、システムにおいて、そのシステムのブートアップと関連した情報以外の情報を貯蔵する一般のメモリとして使用することができる。又、フラッシュメモリ装置１００は、システムにおいて、ブートアップメモリとして使用すると同時にシステムのブートアップと関連した情報以外の情報を貯蔵する一般のメモリとしても兼用することができる。
【００２４】
図１を参照すると、メモリセルアレイ１１０は行と列とに配列された複数の不揮発性メモリセル（図示しない）を備える。パワー検出回路１２０は、電源電圧ＶＤＤが所定の検出電圧Ｖｄｅｔより低い時に、検出信号ＰＤＴを発生する。行アドレスバッファ１３０は、検出信号ＰＤＴに応答して内部的に行アドレスを発生する。列アドレスバッファ１５０は、検出信号ＰＤＴに応答して内部的に列アドレスを発生する。行及び列アドレスバッファ１３０、１５０で内部的に発生されるアドレスは、メモリセルアレイの特定ページを指定することとして、第１又は最後のページを指定することが望ましい。
なお、行及び列アドレスバッファ１３０、１５０で内部的に発生されるアドレスから連続された複数のページを指定する複数のアドレスをメモリ装置１００の内部で順次に発生することができるようにすることは、この技術分野で通常的な知識を有する者はよく理解できる。
【００２５】
又、行及び列アドレスバッファ１３０、１５０は、外部から入力される行及び列アドレスＸＲＡ、ＸＣＡを各々一時的にラッチする。
行デコーダ１４０は、行アドレスＸＲＡをデコーディングすることによりメモリセルアレイ１１０の複数の行のうちから少なくとも一つを選択する。
列デコーダ１６０は、列アドレスＸＣＡをデコーディングすることによりメモリセルアレイ１１０の複数の列のうちから少なくとも一つを選択する。
結局、行アドレスバッファ１３０及び行デコーダ１４０は内部的に発生された行アドレス又は外部から提供される行アドレスＸＲＡに対応する一つ又はその以上の行を選択する行選択回路として機能する。同様に、列アドレスバッファ１５０及び列アドレスデコーダ１６０は、内部的に発生された列アドレス又は外部から提供される列アドレスＸＣＡに対応する一つ又はその以上の列を選択する列選択回路として機能する。
【００２６】
制御回路１７０、１７０ａは、電源電圧ＶＤＤが検出電圧Ｖｄｅｔより低い時に、デバイス情報に応答して制御信号ＥＮを発生する。
読み出し開示回路１８０は、検出信号ＰＤＴ及び制御信号ＥＮに応答して検出信号φＰＤＴを発生する。具体的に、読み出し開示回路１８０の出力信号φＰＤＴは、電源電圧ＶＤＤが検出電圧Ｖｄｅｔに到達すると共に制御信号ＥＮが活性化される時に、活性化される。
【００２７】
読み出し制御器１９０は、検出信号φＰＤＴが活性化される時に、読み出し動作を制御するための制御信号を発生する。
ページバッファ２００は、読み出し制御器１９０の出力信号に応答して選択されたメモリセルに貯蔵されたデータに対する感知動作を遂行する。
列ゲート回路（又はＹ−ゲート回路）２１０は、列アドレスに応答してページバッファ２００に保持されているデータをデータ出力バッファ２２０に伝達する。
データ出力バッファ２２０は、ページバッファ２００から列ゲート回路２１０を通じて提供されるデータを入出力パッド又はピン（図示しない）上に供給する。
【００２８】
特に、制御回路１７０、１７０ａは、デバイス情報を貯蔵する貯蔵回路（図示しない）を備える。このデバイス情報には、フラッシュメモリ装置１００がそのシステムにおいてブートアップメモリとして使用されるか否かを示す情報が含まれている。
制御回路１７０、１７０ａは、デバイス情報により読み出し開示回路１８０の活性化を選択的に制御する。
具体的に、制御回路１７０、１７０ａは、フラッシュメモリ装置１００がシステムにおいてブートアップメモリとして使用される時にのみ、デバイス情報によってシステムのブートアップデータ読み出し期間（例えば、システムパワー−オン期間）に、読み出し開示回路１８０が活性化されるようにすることによって、ブートアップデータの感知動作が遂行されるようにする。一方、フラッシュメモリ装置１００がシステムにおいてブートアップメモリとして使用されない時には、デバイス情報によって読み出し開示回路１８０が不活性化されるように、ブートアップデータに対する感知動作が遂行されないようにする。又、ブートアップメモリとして使用されない場合に、フラッシュメモリ装置１００は、一般的な書込み／読み出し動作が遂行可能なモードに進入する。
【００２９】
以上のように、システムにおいてブートアップメモリとして、又はシステムのブートアップと関連された情報以外の情報を貯蔵する一般のメモリとして選択的に使用することができるフラッシュメモリ装置１００は、それが一般のメモリとして使用される時に、システムのブートアップ期間にフラッシュメモリ装置１００を搭載しているシステムの電力消耗を、できるだけ減らすことができるようにする。
【００３０】
図２は、図１のパワー検出回路１２０の詳細回路図である。
図２を参照すると、パワー検出回路１２０は、エンハンスメント型（Ｅｎｈａｎｃｅｍｅｎｔ  Ｔｙｐｅ）ＰＭＯＳトランジスタ２、デプレッション型（Ｄｅｐｌｅｔｉｏｎ  Ｔｙｐｅ）ＮＭＯＳトランジスタ４、及びＣＭＯＳインバータ６、８、１０を含む。
ＰＭＯＳトランジスタ２のソース／ドレインチャネル（又は電流通路）の一側は電源電圧ＶＤＤと連結される。ＰＭＯＳトランジスタ２のゲート（即ち、制御電極）は接地電圧ＶＳＳに連結される。ＮＭＯＳトランジスタ４のソース／ドレインチャネル（又は電流通路）の両側は接地電圧ＶＳＳとＰＭＯＳトランジスタ２のチャネルの他側とに各々連結される。ＮＭＯＳトランジスタ４のゲート（即ち、制御電極）は接地電圧ＶＳＳに連結される。インバータ６、８、１０はトランジスタ２、４のチャネルの接続ノードに順次に直列に連結される。
ここで、インバータ６のトリガ電圧は検出電圧Ｖｄｅｔと同一に設定される。即ち、インバータ６内のＮＭＯＳプルダウン（ｐｕｌｌ−ｄｏｗｎ）トランジスタ（図示しない）のしきい電圧ＶＴ及びＰＭＯＳプルダウン（ｐｕｌｌ−ｄｏｗｎ）トランジスタ（図示しない）のシャットオフ（ｓｈｕｔ−ｏｆｆ）電圧Ｖｓは検出電圧Ｖｄｅｔと同一に設定される。
インバータ１０の出力端子は検出信号ＰＤＴを提供する。
【００３１】
以上のようなパワー検出回路１２０において、デプレッション型ＮＭＯＳトランジスタ４は一定量の電流だけが接地電圧ＶＳＳに流れるようにする電流制限抵抗手段として作用する。
【００３２】
電源電圧ＶＤＤが全然供給されないと、即ち、電源電圧ＶＤＤが０Ｖである時には、ノードＮ１の電圧ＶＮＩは接地電圧ＶＳＳと同一である。
電源電圧ＶＤＤが徐々に増加すると、ノードＮ１の電圧ＶＮＩは電源電圧ＶＤＤを追従し、各インバータ６、８、１０の出力端子の電圧も電源電圧ＶＤＤを追従する。
従って、検出信号ＰＤＴが電源電圧ＶＤＤを追従する。以後、電源電圧ＶＤＤが検出電圧Ｖｄｅｔになった時には、インバータ６がトリガされ、インバータ６は論理ゼロ（又はロウレベル）の電圧を出力する。その結果、検出信号ＰＤＴはロウレベルに活性化される。（図７参照）。
【００３３】
図３は、図１の制御回路の一例の詳細回路図である。
図３を参照すると、制御回路１７０は、制御パッド（又は制御ピン）１２、この制御パッド１２に順次に直列に接続される複数（望ましくは奇数個）のＣＭＯＳインバータ１４、１６、１８を含む。
インバータ１８は、制御信号ＥＮを提供する。
【００３４】
制御パッド１２は、図１のフラッシュメモリ装置１００がそのシステムでブートアップメモリとして使用される時に、第１デバイス設定電圧又は論理ゼロ電圧（望ましくは、接地電圧）と連結される。この時に、制御信号ＥＮはハイレベルに活性化される。
【００３５】
一方、制御パッド１２は、図１のフラッシュメモリ装置１００がそのシステムでブートアップメモリとして使用されない時に、第２デバイス設定電圧又は論理１電圧（望ましくは電源電圧ＶＤＤ）と連結される。この時に、制御信号ＥＮはロウレベルに不活性化される。
【００３６】
ここでは、一つのパッドだけを有する制御回路１７０の構成を開示するが、制御回路１７０は２つ又はそれ以上のパッドを備えることができる。このように、制御回路１７０が複数のパッドを備えて、変更された回路構成要素を有する場合には、フラッシュメモリ装置１００は、例えば、ブートアップメモリ専用として、一般メモリ専用として、又はブートアップメモリと一般メモリとの兼用として使用することができる。さらに、フラッシュメモリ装置１００の用途を選択的に変更することも可能である。
【００３７】
図４は、図１の制御回路の他の例の詳細回路図である。
図４を参照すると、制御回路１７０ａは、図３の制御回路１７０のパッド１２に代えてヒューズ１３とデプレッション型ＮＭＯＳトランジスタ１５とが使用されることを除いては、図３の制御回路１７０と同一の構成を有する。
ヒューズ１３の一側は電源電圧ＶＤＤに連結される。トランジスタ１５のソース／ドレインチャネル（即ち、電流通路）の両側は接地電圧ＶＳＳ及びヒューズ１３の他の側と各々連結され、それのゲート（即ち、制御電極）は接地電圧ＶＳＳと連結される。この回路１７０ａで、デプレッション型ＮＭＯＳトランジスタ１５は一定量の電流だけが接地電圧ＶＳＳに流れるようにする電流制限抵抗手段として作用する。
【００３８】
ヒューズ１３は、図１のフラッシュメモリ装置１００がシステムにおいてブートアップメモリとして使用される時に、切断される。この場合に、ノードＮ２の電圧ＶＮ２は接地電圧ＶＳＳ（第１デバイス設定電圧又は論理ゼロ電圧）になる。この時に、制御信号ＥＮはハイレベルに活性化される。
【００３９】
一方、ヒューズ１３は、図１のフラッシュメモリ装置１００がシステムにおいてブートアップメモリとして使用されない時に、切断されない。この場合に、ノードＮ２の電圧ＶＮ２は電源電圧ＶＤＤ（第２デバイス設定電圧又は論理１電圧）になる。この時に、制御信号ＥＮはロウレベルに不活性化される。
【００４０】
ここでは、一つのヒューズだけを有する制御回路１７０ａの構成を開示するが、制御回路１７０ａは２つ又はそれ以上のヒューズを備えることもできる。このように、制御回路１７０ａが複数のヒューズを備えて、変更された回路構成要素を有する場合には、フラッシュメモリ装置１００は、例えば、ブートアップメモリ専用として、一般メモリ専用として、又はブートアップメモリと一般メモリとの兼用として使用することができる。さらに、フラッシュメモリ装置１００の用途を選択的に変更することも可能である。
【００４１】
以上のように、フラッシュメモリ装置１００がコンピュータ等のようなシステムにおいてブートアップメモリとして使用される場合に、図３の制御回路１７０のパッド又はピン１２は接地電圧ＶＳＳと連結され、図４の制御回路１７０ａのヒューズは切断される。
一方、フラッシュメモリ装置１００がシステムにおいてブートアップメモリとして使用されない場合に、図３の制御回路１７０のパッド又はピン１２は電源電圧ＶＤＤと連結され、図４の制御回路１７０ａのヒューズ１３は切断されない。
結局、制御回路１７０、１７０ａ内のパッド１２、電源電圧又は接地電圧間の連結状態、そしてヒューズｌ３の連結状態は、フラッシュメモリ装置１００がシステムにおいてブートアップメモリとして使用されるか否かを示すデバイス情報に該当し、その情報が制御回路１７０、１７０ａ内に貯蔵されていることと同一の効果が得られることが分かる。即ち、図３のパッド、接地電圧及び電源電圧、又は図４のヒューズは、制御回路１７０、１７０ａ内でデバイス情報を貯蔵する手段として作用することが分かる。
【００４２】
図５は、図１の読み出し開示回路１８０の詳細回路図である。
図５を参照すると、読み出し開示回路１８０は、複数（望ましくは奇数個）のＣＭＯＳインバータ２０、２２、２４及びＣＭＯＳ  ＮＯＲゲート２６で構成されるショットパルス発生回路、そしてＣＭＯＳ  ＮＡＮＤゲート２８及びＣＭＯＳインバータ３０で構成される伝達ゲート回路を含む。
パワー検出回路１２０の検出信号ＰＤＴは、ＮＯＲゲート２６の一入力端子に提供されると同時に、インバータ２０、２２、２４を通じてＮＯＲゲート２６の他の入力端子に提供される。インバータ２０、２２、２４内のＮＭＯＳプル−ダウントランジスタ（図示されない）のしきい電圧ＶＴ及びＰＭＯＳプル−ダウントランジスタ（図示されない）のシャット−オフ電圧Ｖｓは、検出電圧Ｖｄｅｔと同一に設定される。又、２入力ＮＯＲゲート２６内のＮＭＯＳプル−ダウントランジスタ（図示されない）のしきい電圧ＶＴは、検出電圧Ｖｄｅｔと同一に設定される。
同様に、ＮＯＲゲート２６内のＰＭＯＳプル−アップトランジスタ（図示されない）のしきい電圧ＶＴは、電源電圧ＶＤＤが検出電圧Ｖｄｅｔになった時に、そのトランジスタがシャット−オフされるように設定される。ＮＯＲゲート２６の出力は、ＮＡＮＤゲート２８の一入力端子に提供される。制御回路１７０、１７０ａの制御信号ＥＮは、ＮＡＮＤゲート２８の他の入力端子に提供される。
インバータ３０は検出信号φＰＤＴを出力する
【００４３】
ショットパルス発生回路のＮＯＲゲート２６は、検出信号ＰＤＴが検出電圧Ｖｄｅｔに到達する瞬間から決められた時間の維持される幅のパルス信号を発生する。具体的に、検出信号ＰＤＴが低レベルに活性化される時に、即ち、電源電圧ＶＤＤが検出電圧Ｖｄｅｔに到達する時に、ＮＯＲゲート２６内のＮＭＯＳプル−アップトランジスタがターン−オンされるので、ＮＯＲゲート２６の出力はロジック‘１’又は高レベルになる。これからインバータ２０、２２、２４により決められる一定な遅延時間Ｔｄが経過した後、インバータ２４の出力が高レベルになる時に、ＮＯＲゲート２６の二入力に高レベルの信号が供給されるので、ＮＯＲゲート２６の出力が低レベルになる（図７参照）。
このように、ショットパルス発生回路は、検出信号ＰＤＴが活性化される瞬間から決められた時間の維持される幅のパルス信号を発生する。このパルス信号は、制御回路１７０からの制御信号ＥＮが高レベルに活性化される間にのみＮＡＮＤゲート２８とインバータ３０とで構成される伝達ゲート回路を通じて検出信号φＰＤＴとして出力される。言いかえると、伝達ゲート回路は、制御信号ＥＮが活性化される間にのみパルスφＰＤＴを発生する。
【００４４】
ここで注意する点は、本発明のフラッシュメモリ装置は、一般メモリとして使用することができる一方、ブートアップメモリのみとして、又はブートアップメモリと一般メモリとの兼用として使用することができるということである。即ち、本発明のフラッシュメモリ装置は、命令とアドレスとの入力なくして、それ自体として読み出し動作（即ち、ブートアップ機能）を遂行することができ、及び／又は前記ブートアップ機能後に遂行される一般的な書込み／読み出し動作（これら動作の遂行のためには外部から命令とアドレス、さらに必要な場合にはデータを受け入れることが必要である。）を遂行することもできる。
このような本発明のフラッシュメモリ装置の機能は、使用者が選択的に設定することができる。
これにより、本発明のフラッシュメモリ装置は、電源電圧ＶＤＤが供給され始める時（即ち、システムのパワー−オン期間）に、システムのブートアップメモリとして使用されるかどうかをそれ自体で判断し、その結果によって適切な動作モードに進入する。
【００４５】
次に、システム内での本発明によるフラッシュメモリ装置の動作順序を説明する。
【００４６】
図６を参照すると、段階Ｓ６０でシステムがパワー−オンされて電源電圧ＶＤＤが印加され始めると、制御フローは段階Ｓ６２に進行し、この段階では該当フラッシュメモリ装置自体がシステムのブートアップメモリとして設定されているかどうかをそれ自体で判断する。この段階で、該当フラッシュメモリ装置は、電源電圧が所定の基準電圧より低い時に、そのシステムのブート−アップメモリとして設定されているか否かを示すデバイス情報を読み出す。
【００４７】
段階Ｓ６４及びＳ６６で、フラッシュメモリ装置自体がそのシステムのブートアップメモリとして設定されている時に、システムパワー−オン期間にフラッシュメモリ装置自体の内部に貯蔵されているブートアップデータを読み出す。
具体的には、段階Ｓ６４では、フラッシュメモリ装置が内部的にアドレスを発生する。そして、段階Ｓ６６で、電源電圧が前記所定の検出電圧になった時に、該当フラッシュメモリ装置は内部的に発生されたアドレスによりブートアップデータを感知する。次に、段階Ｓ６８に進行し、この段階で該当フラッシュメモリ装置は、パワーオン期間後に、それ自体の一般の書込み／読み出し動作の遂行が可能な準備モードに進入する。
【００４８】
一方、段階Ｓ６２で、該当フラッシュメモリ装置自体がそのシステムのブートアップメモリとして設定されていない時に、パワー−オン期間後に、該当フラッシュメモリ装置はそれ自体の一般の書き込み／読み出し動作の遂行が可能な準備モードに進入する。言いかえると、デバイス情報がシステムのブートアップメモリとしてフラッシュメモリ装置が設定されていないことを示す時には、システムパワー‐オン期間の不必要な感知動作の遂行が禁止される。従って、フラッシュメモリ装置の不必要な動作による電力消費を防止することができる。
【００４９】
図７は、システムにおいてブートアップメモリとして使用される図１のフラッシュメモリ装置のタイミング図である。図８は、システムにおいて一般のメモリとして使用される図１のフラッシュメモリ装置のタイミング図である。
【００５０】
次に、図１乃至図８を参照して、図１のフラッシュメモリ装置１００の動作を詳細に説明する。
【００５１】
先ず、フラッシュメモリ装置１００がシステムにおいてブートアップメモリとして使用される場合に、図３の制御回路１７０のパッド又はピン１２が接地電圧ＶＳＳと連結され、又は図４の制御回路１７０ａのヒューズ１３が切断される。
【００５２】
図７を参照すると、システムのパワーオン期間に、電源電圧ＶＤＤが上昇し始めると、図２に示されたパワー検出回路１２０の検出信号ＰＤＴの電圧レベルも電源電圧ＶＤＤのレベルを追って上昇する。このような検出信号ＰＤＴの電圧上昇に応答して、行アドレスバッファ１３０及び列アドレスバッファ１５０は内部的に行及び列アドレスを生成する。この時に、行デコーダ１４０は、行アドレスバッファ１３０からの行アドレスに応答してメモリセルアレイ１１０の特定行（又はページ）を選択する。
【００５３】
以後、電源電圧ＶＤＤが検出電圧Ｖｄｅｔに到達すると、パワー検出回路１２０の検出信号ＰＤＴの電圧は接地電圧ＶＳＳと同一になる。この時に、図３の制御回路１７０のパッド又はピン１２が接地電圧ＶＳＳと連結され、又は図４の制御回路１７０ａのヒューズ１３が切断されているので、制御回路１７０又は１７０ａは電源電圧ＶＤＤと実質的に同一なレベル（即ち、高レベル）の制御信号ＥＮを生成する。
又、この時に、図５の読み出し開示回路１８０内のＮＯＲゲート２６の出力は電源電圧ＶＤＤと実質的に同一なレベル（即ち、高レベル）になる。従って、読み出し開示回路１８０の出力信号φＰＤＴは電源電圧ＶＤＤと実質的に同一なレベル（即ち、高レベル）に上昇する。
【００５４】
図５の読み出し開示回路１８０内のインバータ２０、２２、２４により決められる所定の遅延時間が経過した後に、ＮＯＲゲート２６の出力は接地電圧ＶＳＳと実質的に同一なレベル（即ち、低レベル）になる。その結果、読み出し開示回路１８０の出力信号φＰＤＴは再び電圧ＶＳＳと実質的に同一なレベル（即ち、低レベル）に下がる。
このように、フラッシュメモリ装置１００がシステムにおいてブートアップメモリとして使用される場合に、読み出し開示回路１８０はパルス信号φＰＤＴを出力する。
【００５５】
読み出し制御器１９０は、読み出し開示回路１８０からのパルス信号φＰＤＴに応答して、ページバッファ２００を活性化させる。これによって、ページバッファ２００は、選択された行及び列に貯蔵されたデータ（即ち、ブートアップデータ）を感知及び増幅する。この時に、フラッシュメモリ装置１００は、レディ／ビジィ信号Ｒ／Ｂ（バー）を活性化させることによりそれ自体がデータを読み出している中にある（即ち、ビジィ状態にある）ことを外部（例えば、システムの中央処理装置）に知らせて自分へのアクセストライを遮断する。
ここで、‘バー’で表示された信号は該当信号が論理ロウ状態で活性化されることを示す。
【００５６】
以後、データ感知動作が完了すると、フラッシュメモリ装置１００は、レディ／ビジィ信号Ｒ／Ｂ（バー）を不活性化させることによってそれ自体のデータ読み出し動作が完了したこと（即ち、レディ状態にあること）を外部（例えば、システムの中央処理装置）に知らせて、それ自体へのアクセスを許す。
【００５７】
列デコーダ１６０は、列アドレスバッファ１５０からの列アドレスに応答して、列又はＹゲート回路２１０を制御することによりメモリセルアレイ１１０の特定列を選択する。
以後、外部（例えば、システムの中央処理装置）から提供される読み出しイネーブル信号ＲＥ（バー）が活性化される都度、感知されたデータ（即ち、ブートアップデータ）をデータ入／出力ピンの個数（例えば、８個又は１６個）に該当するビット数だけデータ出力バッファ２２０を通じて外部に順次に出力する。
【００５８】
以上のようにシステムのパワー−オン期間のブートアップデータの読み出しが完了すると、フラッシュメモリ装置１００は、それ自体の一般的な書込み（消去及びプログラム）／読み出し動作モードを遂行できるレディモードに進入する。従って、外部からの書込み／読み出し要求があれば、フラッシュメモリ装置１００はそれに応じて適切な動作を遂行することができ、この場合にブートアップデータが貯蔵された領域の書込みを禁止することによって、ブートアップデータを保護することが望ましい。特に、フラッシュメモリ装置１００の一般的な書込み／読み出し動作は、外部から提供されるチップイネーブルＣＥ（バー）、命令ラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書込みイネーブル信号ＷＥ（バー）、読み出しイネーブル信号RＲＥ（バー）、及びデータ入出力ピンを通じて提供される命令に従って、適切に遂行されるということは、この技術分野に属する通常的な知識を有する者はよく理解できるだろう。
【００５９】
次に、フラッシュメモリ装置１００があるシステムでブートアップメモリとして使用されない場合を説明する。この場合、図３の制御回路１７０のパッド又はピン１２は電源電圧ＶＤＤと連結され、又は図４の制御回路１７０ａのヒューズ１３は切断されない。
【００６０】
図８を参照すると、システムのパワー‐オン期間に、電源電圧ＶＤＤが上昇し始めると、図２に示されたパワー検出回路１２０の検出信号ＰＤＴの電圧レベルも電源電圧ＶＤＤのレベルを追って上昇する。このような検出信号ＰＤＴの電圧上昇に応答して行アドレスバッファ１３０及び列アドレスバッファ１５０は内部的に行及び列アドレスを生成する。
さらに詳細に述べると、行アドレスバッファ１３０及び列アドレスバッファ１５０は事前に決められた行及び列アドレスに各々初期化される。この時に、行デコーダ１４０は行アドレスバッファ１３０からの行アドレスに応答してメモリセルアレイ１１０の特定行（又はページ）を選択することが可能な状態になる。
【００６１】
以後、電源電圧ＶＤＤが検出電圧Ｖｄｅｔに到達すると、パワー検出回路１２０の検出信号ＰＤＴの電圧は接地電圧ＶＳＳと同一になる。この時に、図３の制御回路１７０のパッド又はピン１２が電源電圧ＶＤＤと連結され、又は図４の制御回路１７０ａのヒューズ１３が連結されているので、制御回路１７０又は１７０ａは接地電圧ＶＳＳと実質的に同一なレベル（即ち、低レベル）の制御信号ＥＮを生成する。
この時に、図５の読み出し開示回路１８０内のＮＯＲゲート２６の出力は電源電圧ＶＤＤと実質的に同一なレベル（即ち、高レベル）になる。しかし、制御回路１７０又は１７０ａの出力信号ＥＮが接地電圧ＶＳＳと実質的に同一なレベル（即ち、低レベル）にあるので、読み出し開示回路１８０の出力信号φＰＤＴは接地電圧ＶＳＳと実質的に同一なレベル（即ち、低レベル）に維持される。
【００６２】
図５の読み出し開示回路１８０内のインバータ２０、２２、２４により決められる所定の遅延時間が経過した後に、ＮＯＲゲート２６の出力は接地電圧ＶＳＳと実質的に同一なレベル（即ち、低レベル）になる。
【００６３】
読み出し制御器１９０は、読み出し開示回路１８０の出力信号φＰＤＴの不活性化に応答してページバッファ２００を不活性化させる。これによって、システムのブートアップ期間（例えば、パワー−アップ期間）に、ページバッファ２００による選択された行及び列に貯蔵されたデータ（即ち、ブートアップデータ）の感知及び増幅動作は遂行されない。従って、システムのブートアップ期間に読み出しイネーブル信号ＲＥ（バー）が活性化されても、データ入出力ピンにはどのようなデータも伝達されない。このように、ブートアップメモリとして使用可能な構成を有するフラッシュメモリ装置１００は、システムのパワーオン期間に不必要なデータ読み出し動作を遂行することによるシステムの電力消費を減らすことができる。
【００６４】
システムのパワー‐オン期間が経過した後に、フラッシュメモリ装置１００はそれ自体の一般的な書込み／読み出し動作の遂行のため、レディモードに入る。このモードで、フラッシュメモリ装置１００は外部から提供されるチップイネーブルＣＥ（バー）、命令ラッチイネーブル信号ＧＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書込みイネーブル信号ＷＥ（バー）及び読み出しイネーブル信号ＲＥ（バー）の活性化／不活性化、そしてデータ入出力ピンを通じて提供される命令をモニターする。
【００６５】
図９は本発明による不揮発性フラッシュメモリ装置の望ましい他の実施形態のブロック図である。
図９のフラッシュメモリ装置１００ａは、制御回路１７０又は１７０ａがパワー検出回路１２０ａを制御することを除いては、図１のフラッシュメモリ装置１００と同一な構成を有する。又、図９のフラッシュメモリ装置１００ａは、全体的に図１のフラッシュメモリ装置１００と同一な原理で動作する。しかし、図９のパワー検出回路１２０ａ及び読み出し開示回路１８０ａの細部的な回路構成は、次に説明するように、図１のパワー検出回路１２０及び読み出し開示回路１８０の構成と多少相違し、そして、それによるパワー検出回路１２０ａ及び読み出し開示回路１８０ａの細部的な動作は、パワー検出回路１２０及び読み出し開示回路１８０のそれらと相違する。
【００６６】
図１０は、図９のパワー検出回路１２０ａの詳細回路図である。
図１０を参照すると、パワー検出回路１２０ａは、ＮＡＮＤゲート１１をさらに含み、二つの検出信号を発生することを除いては、図２の回路１２０と同一な構成を有する。ＮＡＮＤゲート１１の一入力はインバータ８、１０の間に接続され、それの他の一入力へは制御回路１７０又は１７０ａからの制御信号ＥＮが提供される。インバータ１０の出力は検出信号ＰＤＴとして行及び列アドレスバッファ１３０、１５０に提供される。ＮＡＮＤゲート１１の出力は検出信号ＰＤＴとして読み出し開示回路１８０ａに提供される。
【００６７】
図１１は、図９の読み出し開示回路１８０ａの詳細回路図である。
図１１を参照すると、読み出し開示回路１８０ａはインバータ２０、２２、２４とＮＯＲゲート２６とからなるショットパルス発生回路のみで構成される。
【００６８】
再び、図１０を参照すると、ＮＡＮＤゲート１１から読み出し開示回路１８０ａに提供される検出信号ＰＤＴの活性化は、制御回路１７０又は１７０ａからの制御信号ＥＮにより制御される。
フラッシュメモリ装置１００ａがシステムのブートアップメモリとして設定されている場合に、そのシステムのパワー−オン期間に、制御信号ＥＮが高状態に活性化されるので、ＮＡＮＤゲート１１から出力される信号ＰＤＴは、電源電圧ＶＤＤが所定の検出電圧Ｖｄｅｔになった時に、実質的に接地電圧ＶＳＳと同一なレベル（低レベル）に下がる。このようなＮＡＮＤゲート１１の出力信号ＰＤＴのレベル遷移により、詳細に前述したように、読み出し開示回路１８０ａがパルスφＰＤＴを発生する。このパルスφＰＤＴに応答して読み出し制御器１９０がページバッファ２００を活性化させることによって、システムのパワー−オン期間に、ブートアップデータに対する読み出し動作が遂行されるようにする。
【００６９】
一方、フラッシュメモリ装置１００ａがシステムのブートアップメモリとして設定されていない場合に、そのシステムのパワー−オン期間に、制御信号ＥＮが低状態に不活性化されるので、電源電圧ＶＤＤが所定の検出電圧Ｖｄｅｔになった時でも、ＮＡＮＤゲート１１の出力信号ＰＤＴは続けて電源電圧に追従する。これによって、読み出し開示回路１８０ａの出力信号φＰＤＴはシステムのパワー−オン期間中続けて低レベルで維持される。この結果、読み出し制御器１９０はページバッファ２００を不活性化させることによって、システムのパワー−オン期間に、ブートアップデータに対する読み出し動作が遂行されないようにする。
【００７０】
以上のように、望ましい実施形態を通じて本発明を詳細に説明したが、添付された特許請求範囲に記載された本発明の範囲を外れない範囲内で、例えば、パワー検出回路１２０又は１２０ａ、制御回路１７０又は１７０ａ、読み出し開示回路１８０又は１８０ａは多様な構成を有することができることはよく理解できる。
【００７１】
【発明の効果】
前述のように、本発明によると、フラッシュメモリ装置に単純なインターフェイスのみを追加することにより、フラッシュメモリ装置をシステムのブートアップメモリとして使用することができるようにする。又、本発明のフラッシュメモリ装置は、システムのパワー−オン時に、外部アドレス信号、外部命令信号の入力がなくてもシステムのパワー−オン期間にブートアップデータを自動で読み出すことができる。さらに、本発明のフラッシュメモリ装置は、システムでブートアップメモリとして使用されない時には、システムパワー−オン間に、そのフラッシュメモリ装置の不必要な読み出し動作の遂行を禁止するので、システム電力の消費を減らすことができる．
【図面の簡単な説明】
【図１】本発明による不揮発性フラッシュメモリ装置の望ましい実施形態のブロック図。
【図２】図１のパワー検出回路の詳細回路図。
【図３】図１の制御回路の一例の詳細回路図。
【図４】図１の制御回路の他の例の詳細回路図。
【図５】図１の読み出し開示回路の詳細回路図。
【図６】システムにおいて本発明による不揮発性フラッシュメモリ装置の動作順序を示すフローチャット。
【図７】システムにおいてブートアップメモリとして使用される図１のメモリ装置のタイミング図。
【図８】システムにおいて一般メモリとして使用される図１のメモリ装置のタイミング図。
【図９】本発明による不揮発性フラッシュメモリ装置の他の望ましい実施形態のブロック図。
【図１０】図９のパワー検出回路の詳細回路図。
【図１１】図９の読み出し開示回路の詳細回路図。
【符号の説明】
１００  不揮発性フラッシュメモリ装置
１００ａ  不揮発性フラッシュメモリ装置
１１０  メモリセルアレイ
１２０  パワー検出回路
１３０  行アドレスバッファ
１４０  行デコーダ
１５０  列アドレスバッファ
１６０  列デコーダ
１７０  制御回路
１７０ａ  制御回路
１８０  読み出し開示回路
１８０ａ  読み出し開示回路
１９０  読み出し制御器
２００  ページバッファ
２１０  列ゲート回路
２２０  データ出力バッファ
【図１】
0004177027.tif 000002
【図２】
0004177027.tif 000003
【図３】
0004177027.tif 000004
【図４】
0004177027.tif 000005
【図５】
0004177027.tif 000006
【図６】
0004177027.tif 000007
【図７】
0004177027.tif 000008
【図８】
0004177027.tif 000009
【図９】
0004177027.tif 000010
【図１０】
0004177027.tif 000011
【図１１】
0004177027.tif 000012