【手続補正書】
【提出日】平成20年7月15日(2008.7.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
同一基板上に画素部と駆動回路部とを有し、
前記駆動回路部は、第１の半導体層、ゲート絶縁膜および第１のゲート電極で形成されるｎチャネル型薄膜トランジスタと、第２の半導体層、前記ゲート絶縁膜および第２のゲート電極で形成されるｐチャネル型薄膜トランジスタと、を有し、
前記画素部は、第３の半導体層、前記ゲート絶縁膜および第３のゲート電極で形成される薄膜トランジスタを有し、
前記第１の半導体層、前記第２の半導体層および前記第３の半導体層は、それぞれチャネル形成領域、ソース領域およびドレイン領域を有し、
前記第１のゲート電極は、端部にテーパー部を有し、
前記第２のゲート電極の端部における側面と底面のなす角度は、前記第１のゲート電極のテーパー部における側面と底面のなす角度と異なることを特徴とする半導体装置。
【請求項２】
請求項１において、前記第２のゲート電極の端部における側面と底面のなす角度は、前記第１のゲート電極のテーパー部における側面と底面のなす角度より大きいことを特徴とする半導体装置。
【請求項３】
請求項１又は２において、前記第３のゲート電極の端部における側面と底面のなす角度は、前記第１のゲート電極のテーパー部における側面と底面のなす角度より大きいことを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一において、前記第１の半導体層は、前記ゲート絶縁膜を介して前記第１のゲート電極と重なるように形成された低濃度不純物領域を有し、
前記第３の半導体層は、前記ゲート絶縁膜を介して前記第３のゲート電極と重ならないように形成された低濃度不純物領域を有することを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、前記第２の半導体層は、前記ゲート絶縁膜を介して前記第２のゲート電極と重ならないように形成された不純物領域を有することを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一において、前記第１のゲート電極、前記第２のゲート電極および前記第３のゲート電極は、タンタル、タングステン、チタン、モリブデン、アルミニウム及び銅から選ばれた元素、前記元素を主成分とする合金材料または化合物材料からなることを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれか一において、前記画素部に形成された前記薄膜トランジスタと電気的に接続されている画素電極は、凹凸形状であり、
前記画素電極の凹凸の曲率半径は、０．１μｍ〜０．４μｍであり、前記画素電極の凹凸の高さは、０．３μｍ〜３μｍであることを特徴とする半導体装置。
【請求項８】
請求項１乃至７のいずれか一において、操作スイッチと、表示部に前記半導体装置とを有する電気器具。
【請求項９】
同一基板上に、第１のｎ型薄膜トランジスタとｐ型薄膜トランジスタを含む駆動回路部と、第２のｎ型薄膜トランジスタを含む画素部を形成する半導体装置の作製方法であって、
前記基板上に第１乃至第３の半導体層を形成し、
前記第１乃至前記第３の半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜上に前記第１乃至前記第３の半導体層と重なる第１のレジストマスクを形成し、
前記第１のレジストマスクをマスクとして、前記第１及び前記第２の導電膜に第１のエッチング処理をして、端部にテーパー部を有する第１の形状の第１乃至第３のゲート電極を形成し、
前記第１のレジストマスクと前記第１乃至前記第３のゲート電極をマスクとして、前記第１乃至前記第３の半導体層にｎ型不純物元素を添加して前記第１乃至前記第３のゲート電極と重ならない第１の濃度の不純物領域を形成し、
前記第１の形状の前記第１乃至前記第３のゲート電極に第２のエッチング処理をして、第２の形状の第１乃至第３のゲート電極を形成し、
前記第１のレジストマスクと前記第１乃至前記第３のゲート電極の前記第２の導電膜をマスクとして、前記第１乃至前記第３の半導体層にｎ型不純物元素を添加して、前記第１の濃度の不純物領域とチャネル形成領域との間に前記第１乃至前記第３のゲート電極と重なる第２の濃度の不純物領域を形成し、
前記第１及び前記第３のゲート電極上に前記第１及び前記第３の半導体層と重なる第２のレジストマスクを形成し、
前記第２のレジストマスクと前記第２のゲート電極の前記第２の導電膜をマスクとして、前記第２の半導体層の前記第１及び前記第２の濃度の不純物領域にｐ型不純物元素を添加し、
前記第３の半導体層と重なる前記第２のレジストマスクを除去し、
前記第２の形状の前記第２及び前記第３のゲート電極に第３のエッチング処理をして、第３の形状の第２及び第３のゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項１０】
同一基板上に、第１のｎ型薄膜トランジスタとｐ型薄膜トランジスタを含む駆動回路部と、第２のｎ型薄膜トランジスタを含む画素部を形成する半導体装置の作製方法であって、
前記基板上に第１乃至第３の半導体層を形成し、
前記第１乃至前記第３の半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜上に前記第１乃至前記第３の半導体層と重なる第１のレジストマスクを形成し、
前記第１のレジストマスクをマスクとして、前記第１及び前記第２の導電膜に第１のエッチング処理をして、端部にテーパー部を有する第１の形状の第１乃至第３のゲート電極を形成し、
前記第１のレジストマスクと前記第１乃至前記第３のゲート電極をマスクとして、前記第１乃至前記第３の半導体層にｎ型不純物元素を添加して前記第１乃至前記第３のゲート電極と重ならない第１の濃度の不純物領域を形成し、
前記第１の形状の前記第１乃至前記第３のゲート電極に第２のエッチング処理をして、第２の形状の第１乃至第３のゲート電極を形成し、
前記第１及び前記第３の半導体層と重なる第２のレジストマスクを形成し、
前記第２のレジストマスクと前記第２のゲート電極の前記第２の導電膜をマスクとして、前記第２の半導体層の前記第１の濃度の不純物領域及び前記第２のゲート電極の前記第１の導電膜に重なる領域にｐ型不純物元素を添加し、
前記第２の形状の前記第２及び前記第３のゲート電極に第３のエッチング処理をして、第３の形状の第２及び第３のゲート電極を形成し、
前記第２の形状の前記第１のゲート電極の前記第２の導電膜と、前記第３の形状の前記第２及び前記第３のゲート電極をマスクとして、前記第１乃至前記第３の半導体層にｎ型不純物元素を添加することを特徴とする半導体装置の作製方法。
【請求項１１】
同一基板上に、第１のｎ型薄膜トランジスタとｐ型薄膜トランジスタを含む駆動回路部と、第２のｎ型薄膜トランジスタを含む画素部を形成する半導体装置の作製方法であって、
前記基板上に第１乃至第３の半導体層を形成し、
前記第１乃至前記第３の半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜上に前記第１乃至前記第３の半導体層と重なる第１のレジストマスクを形成し、
前記第１のレジストマスクをマスクとして、前記第１及び前記第２の導電膜に第１のエッチング処理をして、端部にテーパー部を有する第１の形状の第１乃至第３のゲート電極を形成し、
前記第１のレジストマスクと前記第１乃至前記第３のゲート電極をマスクとして、前記第１乃至前記第３の半導体層にｎ型不純物元素を添加して前記第１乃至前記第３のゲート電極と重ならない第１の濃度の不純物領域を形成し、
前記第１の形状の前記第１乃至前記第３のゲート電極に第２のエッチング処理をして、第２の形状の前記第１乃至前記第３のゲート電極を形成し、
前記第１のレジストマスクと前記第１乃至前記第３のゲート電極の前記第２の導電膜をマスクとして、前記第１乃至前記第３の半導体層にｎ型不純物元素を添加して、前記第１の濃度の不純物領域とチャネル形成領域との間に前記第１乃至前記第３のゲート電極と重なる第２の濃度の不純物領域を形成し、
前記第１のゲート電極上に前記第１の半導体層と重なる第２のレジストマスクを形成し、
前記第２のレジストマスク、前記第２のゲート電極の前記第２の導電膜及び前記第３のゲート電極の前記第２の導電膜をマスクとして、前記第２のゲート電極の前記第１の導電膜及び前記第３のゲート電極の前記第１の導電膜をエッチングして、前記第２の形状の端部を除去することにより、第３の形状の前記第２及び前記第３のゲート電極を形成し、
前記ゲート絶縁膜をエッチングして、前記第１乃至前記第３の半導体層の前記ソース領域及び前記ドレイン領域の表面を露出させ、
前記第１及び前記第３のゲート電極上に前記第１及び前記第３の半導体層と重なる第３のレジストマスクを形成し、
前記第３のレジストマスクと前記第２のゲート電極をマスクとして、前記第２の半導体層の前記第１及び前記第２の濃度の不純物領域にｐ型不純物元素を添加することを特徴とする半導体装置の作製方法。
【請求項１２】
同一基板上に、第１のｎ型薄膜トランジスタとｐ型薄膜トランジスタを含む駆動回路部と、第２のｎ型薄膜トランジスタを含む画素部を形成する半導体装置の作製方法であって、
前記基板上に第１乃至第３の半導体層を形成し、
前記第１乃至前記第３の半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜上に前記第１乃至前記第３の半導体層と重なる第１のレジストマスクを形成し、
前記第１のレジストマスクをマスクとして、前記第１及び前記第２の導電膜に第１のエッチング処理をして、端部にテーパー部を有する第１の形状の第１乃至第３のゲート電極を形成し、
前記第１のレジストマスクと前記第１乃至前記第３のゲート電極をマスクとして、前記第１乃至前記第３の半導体層にｎ型不純物元素を添加して前記第１乃至前記第３のゲート電極と重ならない第１の濃度の不純物領域を形成し、
前記第１の形状の前記第１乃至前記第３のゲート電極に第２のエッチング処理をして、第２の形状の前記第１乃至前記第３のゲート電極を形成し、
前記第１のレジストマスクと前記第１乃至前記第３のゲート電極の前記第２の導電膜をマスクとして、前記第１乃至前記第３の半導体層にｎ型不純物元素を添加して、前記第１の濃度の不純物領域とチャネル形成領域との間に前記第１乃至前記第３のゲート電極と重なる第２の濃度の不純物領域を形成し、
前記第１のゲート電極上に前記第１の半導体層と重なる第２のレジストマスクを形成し、
前記第２のレジストマスク、前記第２のゲート電極の前記第２の導電膜及び前記第３のゲート電極の前記第２の導電膜をマスクとして、前記第２のゲート電極の前記第１の導電膜及び前記第３のゲート電極の前記第１の導電膜に第３のエッチング処理をして、前記第２の形状の端部を除去することにより、第３の形状の前記第２及び前記第３のゲート電極を形成し、
前記第１及び前記第３のゲート電極上に前記第１及び前記第３の半導体層と重なる第３のレジストマスクを形成し、
前記第３のレジストマスクと前記第２のゲート電極をマスクとして、前記第２の半導体層の前記第１及び前記第２の濃度の不純物領域にｐ型不純物元素を添加することを特徴とする半導体装置の作製方法。
【請求項１３】
同一基板上に、第１のｎ型薄膜トランジスタとｐ型薄膜トランジスタを含む駆動回路部と、第２のｎ型薄膜トランジスタを含む画素部を形成する半導体装置の作製方法であって、
前記基板上に第１乃至第３の半導体層を形成し、
前記第１乃至前記第３の半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜上に前記第１乃至前記第３の半導体層と重なる第１のレジストマスクを形成し、
前記第１のレジストマスクをマスクとして、前記第１及び前記第２の導電膜に第１のエッチング処理をして、端部にテーパー部を有する第１の形状の第１乃至第３のゲート電極を形成し、
前記第１のレジストマスクと前記第１乃至前記第３のゲート電極をマスクとして、前記第１乃至前記第３の半導体層にｎ型不純物元素を添加して前記第１乃至前記第３のゲート電極と重ならない第１の濃度の不純物領域を形成し、
前記第１の形状の前記第１乃至前記第３のゲート電極に第２のエッチング処理をして、第２の形状の前記第１乃至前記第３のゲート電極を形成し、
前記第１のレジストマスクと前記第１乃至前記第３のゲート電極の前記第２の導電膜をマスクとして、前記第１乃至前記第３の半導体層にｎ型不純物元素を添加して、前記第１の濃度の不純物領域とチャネル形成領域との間に前記第１乃至前記第３のゲート電極と一部重なる第２の濃度の不純物領域を形成し、
前記第１のゲート電極上に前記第１の半導体層と重なる第２のレジストマスクを形成し、
前記第２のレジストマスク、前記第２のゲート電極の前記第２の導電膜及び前記第３のゲート電極の前記第２の導電膜をマスクとして、前記第２のゲート電極の前記第１の導電膜及び前記第３のゲート電極の前記第１の導電膜に第３のエッチング処理をして、前記第２の形状の端部を除去することにより、第３の形状の前記第２及び前記第３のゲート電極を形成し、
前記第１及び前記第３のゲート電極上に前記第１及び前記第３の半導体層と重なる第３のレジストマスクを形成し、
前記第３のレジストマスクと前記第２のゲート電極をマスクとして、前記第２の半導体層の前記第１及び前記第２の濃度の不純物領域にｐ型不純物元素を添加することを特徴とする半導体装置の作製方法。
【請求項１４】
請求項９乃至１３のいずれか一において、
前記ゲート絶縁膜を形成する前に、前記第１乃至前記第３の半導体層に、ｐ型不純物元素を添加することを特徴とする半導体装置の作製方法。
【請求項１５】
請求項９乃至１４のいずれか一において、
前記第１の導電膜と前記第２の導電膜は、タンタル、タングステン、チタン、モリブデン、アルミニウム及び銅から選ばれた元素、前記元素を主成分とする合金材料または化合物材料を用いて形成することを特徴とする半導体装置の作製方法。