(57)【特許請求の範囲】
【請求項１】
半導体基板上に、シリコン−ゲルマニウム混晶層を堆積形成する気相成長方法にあって、
シリコン原料ガス分圧が時間に比例して増大するようにシリコン原料ガスを反応炉内に導入して減圧下で前記半導体基板上にシリコン層による第１の半導体層を形成する第１のステップと、
シリコン原料ガスとゲルマニウム原料ガスとを所望のゲルマニウム濃度となるように導入して減圧下で前記第１の半導体層上にシリコン−ゲルマニウム混晶層による第２の半導体層を形成する第２のステップと、
減圧下でシリコン原料ガスを導入して前記第２の半導体層上にシリコン層による第３の半導体層を形成する第３のステップ
とを有することを特徴とする気相成長方法。
【請求項２】
前記第１のステップの成膜開始時のシリコン原料ガス分圧を、１．３３〜８Ｐａの範囲内とすることを特徴とする請求の範囲第１項に記載の気相成長方法。
【請求項３】
前記第１のステップの成膜終了時のシリコン原料ガス分圧を、５．３３〜３２Ｐａの範囲内とすることを特徴とする請求の範囲第１項に記載の気相成長方法。
【請求項４】
前記第１、第２及び第３の半導体層より成る積層半導体層を、前記半導体基板の単結晶シリコン基板表面に露出する活性領域上と、該活性領域を分離する分離用酸化シリコン層上とに差し渡って形成し、該積層半導体層を、前記単結晶シリコン基板表面に露出する活性領域上に形成された部分において単結晶半導体層として成膜し、前記分離用酸化シリコン層上に形成された部分において多結晶半導体層として成膜することを特徴とする請求の範囲第１項に記載の気相成長方法。
【請求項５】
単結晶シリコン基板による半導体基板上に、前記単結晶シリコン基板表面に露出している活性領域上と、該活性領域を分離する分離用酸化シリコン層上とに差し渡ってシリコン−ゲルマニウム混晶層を有する半導体層を堆積形成する気相成長工程で、該半導体層を前記活性領域上においてはエピタキシャル層として、前記分離用酸化シリコン層上においては多結晶層として形成する気相成長方法にあって、
シリコン原料ガスとゲルマニウム原料ガスとを反応炉に導入して、前記分離用酸化シリコン層と同じ膨張係数となるゲルマニウム濃度のシリコン−ゲルマニウム混晶膜による第１の半導体層を形成する第１のステップと、  次にシリコン原料ガスとゲルマニウム原料ガスとを反応炉に導入して、前記第１の半導体層のシリコンーゲルマニウム混晶膜よりも厚いシリコン−ゲルマニウム混晶層による第２の半導体層を形成する第２のステップと、
続いてシリコン原料ガスを反応炉に導入して、シリコン層による第３の半導体層を形成する第３のステップとを有し、
前記第１、第２、第３のステップによる積層半導体層を、前記単結晶シリコン基板表面に露出する活性領域上に形成された部分において単結晶半導体層として成膜し、前記分離用酸化シリコン層上に形成された部分において多結晶半導体層として成膜することを特徴とする気相成長方法。
【請求項６】
前記第１のステップにおいて成膜された前記第１の半導体層の前記エピタキシャル層中のゲルマニウム濃度の範囲が７±２ａｔｏｍ％であり、
ゲルマニウム濃度が、エピタキシャル層の厚さ方向に一定であることを特徴とする請求の範囲第５項に記載の気相成長方法。
【請求項７】
前記第１のステップにおいて成膜された前記第１の半導体層の前記エピタキシャル層の膜厚が５ｎｍから３０ｎｍまでの範囲であることを特徴とする請求の範囲第５項に記載の気相成長方法。
【請求項８】
シリコン原料ガスが、モノシランガスであることを特徴とする請求の範囲第１項又は第５項に記載の気相成長方法。
【請求項９】
ゲルマニウム原料ガスが、ゲルマンガスであることを特徴とする請求の範囲第１項又は第５項に記載の気相成長方法。
【請求項１０】
前記シリコン−ゲルマニウム混晶層を有する積層半導体層の形成を、６００℃〜７５０℃の範囲の温度で行うことを特徴とする請求の範囲第１項又は第５項に記載の気相成長方法。
【請求項１１】
前記第２及び第３のステップでＰ型あるいはＮ型の不純物を導入することを特徴とする請求の範囲第１項又は第５項に記載の気相成長方法。
【請求項１２】
単結晶シリコン基板による半導体基板上にシリコン−ゲルマニウム混晶層を堆積形成する気相成長工程を有する半導体製造方法にあって、
前記気相成長工程が、
シリコン原料ガス分圧が時間に比例して増大するようにシリコン原料ガスを反応炉内に導入して減圧下で前記半導体基板上にシリコン層による第１の半導体層を形成する第１のステップと、
シリコン原料ガスとゲルマニウム原料ガスとを所望のゲルマニウム濃度となるように導入して減圧下で前記第１の半導体層上にシリコン−ゲルマニウム混晶層による第２の半導体層を形成する第２のステップと、
減圧下でシリコン原料ガスを導入して前記第２の半導体層上にシリコン層による第３の半導体層を形成する第３のステップ
とを有することを特徴とする半導体製造方法。
【請求項１３】
前記第１のステップの成膜開始時のシリコン原料ガス分圧を、１．３３〜８Ｐａの範囲内とすることを特徴とする請求の範囲第１２項に記載の半導体製造方法。
【請求項１４】
前記第１のステップの成膜終了時のシリコン原料ガス分圧を、５．３３〜３２Ｐａの範囲内とすることを特徴とする請求の範囲第１２項に記載の半導体製造方法。
【請求項１５】
前記第１、第２及び第３の半導体層より成る積層半導体層を、前記半導体基板の単結晶シリコン基板表面に露出する活性領域上と、該活性領域を分離する分離用酸化シリコン層上とに差し渡って形成し、該積層半導体層を、前記単結晶シリコン基板表面に露出する活性領域上に形成された部分において単結晶半導体層として成膜し、前記分離用酸化シリコン層上に形成された部分において多結晶半導体層として成膜することを特徴とする請求の範囲第１２項に記載の半導体製造方法。
【請求項１６】
単結晶シリコン基板による半導体基板上に、前記単結晶シリコン基板表面に露出している活性領域上と、該活性領域を分離する分離用酸化シリコン層上とに差し渡ってシリコン−ゲルマニウム混晶層を有する半導体層を堆積形成し、該半導体層を前記活性領域上においてはエピタキシャル層として、前記分離用酸化シリコン層上においては多結晶層として形成する気相成長工程を有する半導体製造方法にあって、
前記気相成長工程が、
シリコン原料ガスとゲルマニウム原料ガスとを反応炉に導入して、前記分離用酸化シリコン層と同じ膨張係数となるゲルマニウム濃度のシリコン−ゲルマニウム混晶膜による第１の半導体層を形成する第１のステップと、
次にシリコン原料ガスとゲルマニウム原料ガスとを反応炉に導入して、前記第１の半導体層のシリコンーゲルマニウム混晶膜よりも厚いシリコン−ゲルマニウム混晶層による第２の半導体層を形成する第２のステップと、
続いてシリコン原料ガスを反応炉に導入して、シリコン層による第３の半導体層を形成する第３のステップとを有し、
前記第１、第２、第３のステップによる積層半導体層を、前記単結晶シリコン基板表面に露出する活性領域上に形成された部分において単結晶半導体層として成膜し、前記分離用酸化シリコン層上に形成された部分において多結晶半導体層として成膜することを特徴とする半導体製造方法。
【請求項１７】
前記第１のステップにおいて成膜された前記第１の半導体層の前記エピタキシャル層中のゲルマニウム濃度の範囲が７±２ａｔｏｍ％であり、
ゲルマニウム濃度が、エピタキシャル層の厚さ方向に一定であることを特徴とする請求の範囲第１６項に記載の半導体製造方法。
【請求項１８】
前記第１のステップにおいて成膜された前記第１の半導体層の前記エピタキシャル層の膜厚が５ｎｍから３０ｎｍまでの範囲であることを特徴とする請求の範囲第１６項に記載の半導体製造方法。
【請求項１９】
シリコン原料ガスが、モノシランガスであることを特徴とする請求の範囲第１２項又は第１６項に記載の半導体製造方法。
【請求項２０】
ゲルマニウム原料ガスが、ゲルマンガスであることを特徴とする請求の範囲第１２項又は第１６項に記載の半導体製造方法。
【請求項２１】
前記シリコン−ゲルマニウム混晶層を有する積層半導体層の形成を、６００℃〜７５０℃の範囲の温度で行うことを特徴とする請求の範囲第１２項又は第１６項に記載の半導体製造方法。
【請求項２２】
前記第２及び第３のステップでＰ型あるいはＮ型の不純物を導入することを特徴とする請求の範囲第１２項又は第１６項に記載の半導体製造方法。
【請求項２３】
半導体基板上のベース領域としてシリコン−ゲルマニウム混晶層を堆積形成する気相成長工程を有する半導体装置の製造方法にあって、
前記気相成長工程が、
シリコン原料ガス分圧が時間に比例して増大するようにシリコン原料ガスを反応炉内に導入して減圧下で前記半導体基板上にシリコン層による第１の半導体層を形成する第１のステップと、
シリコン原料ガスとゲルマニウム原料ガスとを所望のゲルマニウム濃度となるように導入して減圧下で前記第１の半導体層上にシリコン−ゲルマニウム混晶層による第２の半導体層を形成する第２のステップと、
減圧下でシリコン原料ガスを導入して前記第２の半導体層上にシリコン層による第３の半導体層を形成する第３のステップ
とを有することを特徴とする半導体装置の製造方法。
【請求項２４】
前記第１のステップの成膜開始時のシリコン原料ガス分圧を、１．３３〜８Ｐａの範囲内とすることを特徴とする請求の範囲第２３項に記載の半導体装置の製造方法。
【請求項２５】
前記第１のステップの成膜終了時のシリコン原料ガス分圧を、５．３３〜３２Ｐａの範囲内とすることを特徴とする請求の範囲第２３項に記載の半導体装置の製造方法。
【請求項２６】
前記第１、第２及び第３の半導体層より成る積層半導体層を、前記半導体基板の単結晶シリコン基板表面に露出する活性領域上と、該活性領域を分離する分離用酸化シリコン層上とに差し渡って形成し、該積層半導体層を、前記単結晶シリコン基板表面に露出する活性領域上に形成された部分において単結晶半導体層として成膜し、前記分離用酸化シリコン層上に形成された部分において多結晶半導体層として成膜することを特徴とする請求の範囲第２３項に記載の半導体装置の製造方法。
【請求項２７】
単結晶シリコン基板による半導体基板上に、前記単結晶シリコン基板表面に露出している活性領域上と、該活性領域を分離する分離用酸化シリコン層上とに差し渡ってシリコン−ゲルマニウム混晶層を有する半導体層を堆積形成し、該半導体層を前記活性領域上においてはエピタキシャル層として、前記分離用酸化シリコン層上においては多結晶層として形成する気相成長工程を有する半導体装置の製造方法にあって、
前記気相成長工程が、
シリコン原料ガスとゲルマニウム原料ガスとを反応炉に導入して、前記分離用酸化シリコン層と同じ膨張係数となるゲルマニウム濃度のシリコン−ゲルマニウム混晶膜による第１の半導体層を形成する第１のステップと、
次にシリコン原料ガスとゲルマニウム原料ガスとを反応炉に導入して、前記第１の半導体層のシリコンーゲルマニウム混晶膜よりも厚いシリコン−ゲルマニウム混晶層による第２の半導体層を形成する第２のステップと、
続いてシリコン原料ガスを反応炉に導入して、シリコン層による第３の半導体層を形成する第３のステップとを有し、
前記第１、第２、第３のステップによる積層半導体層を、前記単結晶シリコン基板表面に露出する活性領域上に形成された部分において単結晶半導体層として成膜し、前記分離用酸化シリコン層上に形成された部分において多結晶半導体層として成膜することを特徴とする半導体装置の製造方法。
【請求項２８】
前記第１のステップにおいて成膜された前記第１の半導体層の前記エピタキシャル層中のゲルマニウム濃度の範囲が７±２ａｔｏｍ％であり、
ゲルマニウム濃度が、エピタキシャル層の厚さ方向に一定であることを特徴とする請求の範囲第２７項に記載の半導体装置の製造方法。
【請求項２９】
前記第１のステップにおいて成膜された前記第１の半導体層の前記エピタキシャル層の膜厚が５ｎｍから３０ｎｍまでの範囲であることを特徴とする請求の範囲第２７項に記載の半導体装置の製造方法。
【請求項３０】
シリコン原料ガスが、モノシランガスであることを特徴とする請求の範囲第２３項又は第２７項に記載の半導体製造方法。
【請求項３１】
ゲルマニウム原料ガスが、ゲルマンガスであることを特徴とする請求の範囲第２３項又は第２７項に記載の半導体装置の製造方法。
【請求項３２】
前記シリコン−ゲルマニウム混晶層を有する積層半導体層の形成を、６００℃〜７５０℃の範囲の温度で行うことを特徴とする請求の範囲第２３項又は第２７項に記載の半導体装置の製造方法。
【請求項３３】
前記第２及び第３のステップでＰ型あるいはＮ型の不純物を導入することを特徴とする請求の範囲第２３項又は第２７項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリコンとゲルマニウムの混晶層を形成する気相成長方法、シリコンとゲルマニウムの混晶層の半導体製造方法、及びシリコンとゲルマニウムの混晶層を有する例えばヘテロ接合バイポーラトランジスタ等を具備する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、情報、サービス、エンターテイメント、通信等の技術が融合したマルチメディヤ時代の到来に伴い、大容量データ高速伝送の必要性が高まり、バイポーラトランジスタについても、更なる高性能化が要求されている。例えば、バイポーラトランジスタの高速化を図るためには、高濃度でかつ薄いベース層の形成が不可欠である。
【０００３】
しかし、従来のイオン注入技術を用いたベース層の形成では、注入不純物のチャネリングのため、４０ｎｍ以下のベース幅を実現することは困難であった。そこで、この問題の解決策として、シリコン（Ｓｉ）基板上にシリコン−ゲルマニウム（Ｓｉ１−ＸＧｅＸ（以下ＳｉＧｅという））の混晶層をエピタキシャル成長させる技術を応用したヘテロ接合バイポーラトランジスタ（Ｈｅｔｅｒｏ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ（以下ＨＢＴという））が注目されている。
【０００４】
また、バイポーラトランジスタにおいて、ベースの浅接合化は、ベース不純物濃度の増大を招き、エミッタへの正孔の注入が問題となる。しかし、上述したＳｉＧｅＨＢＴでは、ベース領域にシリコンに比べてバンドギャップの狭いＳｉＧｅを用いることから、エミッタ−ベース間に電位障壁が生じるので、正孔のエミッタへの注入が大幅に減少する。
【０００５】
従って、ベースを高キャリア濃度にしてベース抵抗の低減ができ、更に十分大きい電流増幅率（ｈＦＥ））が得られる。この結果、十分な耐圧を確保しながら優れた高周波特性を実現することができる。また、ゲルマニウムのプロファイルに傾斜をつけることにより、キャリアのベース走行時間（τＢ）を短縮し、優れた高周波特性をもつ高速バイポーラトランジスタを実現することができる。
【０００６】
しかしながら、ＳｉＧｅ混晶層は、シリコンとゲルマニウムの格子定数、及び熱膨張係数が異なることから、応力が発生し、ミスフィット転移とよばれる結晶欠陥が発生するという問題が起きる。このミスフィット転位は、ゲルマニウム濃度に強く依存する。このためゲルマニウム濃度を少なくすれば、結晶欠陥の発生を制御することが可能であるが、この場合、バンドギャップを狭める効果が少なくなることから、上述したような目的とするバイポーラトランジスタの性能が得られなくなる。
【０００７】
また、ＳｉＧｅＨＢＴの製造においては、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ：局部シリコン酸化）法によって形成された分離用酸化シリコン層によって分離された活性領域にＳｉＧｅ混晶層をエピタキシャル成長させ、同時にその分離用酸化シリコン層上に多結晶のＳｉＧｅ混晶を形成する場合がある。
【０００８】
この場合、シリコンとゲルマニウムとの物性の違いに加えて、ＬＯＣＯＳによる応力や、酸化シリコン層とシリコン及びゲルマニウムとの熱膨張係数の違いによる応力も発生するためミスフィット転位が起こり易い。
【０００９】
図１３は、ＳｉＧｅＨＢＴのＳｉＧｅ混晶層が形成された半導体装置の要部の断面図を示すもので、この場合、単結晶シリコン半導体基板２１の表面には、その活性領域の分断、あるいは他の素子との分離を行うＬＯＣＯＳによる分離用酸化シリコン層１が形成され、この上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）技術により形成された堆積酸化シリコン層２と、ＳｉＧｅ混晶層を有する半導体層６０が、低温エピタキシャル技術によって成膜された状態を示している。
【００１０】
半導体層６０は、シリコンバッファ層６１、ＳｉＧｅ混晶層６２、シリコンキャップ層６３による３層構造の積層構造を有する。シリコンバッファ層６１は、例えばベースの活性領域を開口した際に発生するＮ−エピタキシャル層表面の微小な凹凸を平滑化することを目的に成膜されるシリコンエピタキシャル層と、半導体基板の活性領域の分離、すなわち活性領域の分断ないしは他の半導体素子との分離を行う分離用酸化シリコン層１上に多結晶ＳｉＧｅ層を形成する際のシード（ｓｅｅｄ）となる層を形成することを目的に成膜される多結晶シリコン層から成る。
【００１１】
このシリコンバッファ層６１に成膜されたＳｉＧｅ混晶層６２は、半導体基板２１の単結晶シリコン上においてはＳｉＧｅエピタキシャル層として、また分離用酸化シリコン層１上においては多結晶シリコン層として成膜される。半導体層６０は、バイポーラトランジスタにおけるベースを構成し、その分離用酸化シリコン層１上に延在する部分は、ベース電極導出領域として用いられる。
【００１２】
この半導体層６０は、例えば減圧化学気相成長法（ＲＰＣＶＤ：Ｒｅｄｕｄｃｅｄ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によって成膜される。この気相成長方法による成膜は、成膜装置の反応炉に水素ガスを導入しながら約９００℃まで半導体基板を加熱し、約５分間の水素ベークを行った後、水素ガスを導入したままで約７１０℃〜６６０℃の温度まで降温し、成膜のための原料ガスであるモノシラン（ＳｉＨ４）ガス、ゲルマン（ＧｅＨ４）ガス、及び不純物ガスとしてジボラン（Ｂ２Ｈ６）ガスを供給してエピタキシャル成長させて行われる。
【００１３】
気相成長方法による従来の成膜手順を図１４のタイムチャートによって説明する。先ず、図１４Ａに示すように、第１に反応炉内の温度約７１０℃、圧力約１０，６６６Ｐａ（８０Ｔｏｒｒ）にて、一定のモノシラン分圧の２６．７Ｐａ（０．２Ｔｏｒｒ）とするように、反応炉内にモノシランガスを供給してシリコンエピタキシャル膜を約１５ｎｍの厚さに形成する。
【００１４】
このとき、バッファ層６１は、分離用酸化シリコン層１上においては多結晶シリコン層として同時に形成される。このようにして、シリコンバッファ層６１を形成した後、反応炉内の温度を約６６０℃に降温し、モノシランガスとゲルマンガスを所望のゲルマニウム濃度及び所望の膜厚となるようガス流量を制御して反応炉内に供給する。この際に、所望のボロンのプロファイルとなるようにジボランガス流量を制御して反応炉内に供給する。ここで、ＳｉＧｅの混晶層６２が形成される。
【００１５】
続いて、反応炉内の温度を約６８０℃、圧力約１３，３３２Ｐａ（１００Ｔｏｒｒ）にして反応炉内にモノシラン及びジボランガスを供給し、シリコンキャップ層６３となるボロンドープのシリコンエピタキシャル層を所望の膜厚となるように成膜を行う。
図１５は、このように、半導体基板２１の単結晶シリコン上から酸化シリコン上に差し渡って半導体層６０が積層された部分の断面における各部の熱膨張係数の差に基く剪断応力の大きさを濃淡で示したもので、これより明らかなように、酸化シリコン上の半導体層６０の形成部に、実線ａで囲んで示した領域に集中している。
【００１６】
【発明が解決しようとする課題】
本発明は、このようなＳｉＧｅ混晶層を有する半導体層の気相成長方法において発生するミスフィット転位の問題の解決を図り、良好な結晶品質のＳｉＧｅエピタキシャル混晶を得ることができる気相成長法、半導体製造方法及び半導体装置の製造方法を提供する。
また、本発明は、例えばバイポーラトランジスタを有する半導体装置の製造方法において、そのベースとしてシリコン−ゲルマニウムのエピタキシャル混晶層を用いる場合に、上述したミスフィット転位による歩留り低下を抑制できる半導体装置の製造方法を提供する。
【００１７】
【課題を解決するための手段】
本発明による第１の気相成長方法は、半導体基板上に、シリコン−ゲルマニウム混晶層を形成する気相成長方法において、第１〜第３のステップが採られる。
【００１８】
まず、第１のステップで、シリコン原料ガス分圧が時間に比例して増大するようにシリコン原料ガスを反応炉内に導入して減圧下で、半導体基板上に第１の半導体層のシリコンバッファ層を形成する。
【００１９】
続いて、第２のステップで、シリコン原料ガス及びゲルマニウム原料ガスを所望のゲルマニウム濃度となるように導入して減圧下で第１の半導体層上にシリコン−ゲルマニウム（ＳｉＧｅ）混晶層による第２の半導体層を形成する。
【００２０】
更に、続いて、第３のステップで、減圧下でシリコン原料ガスを導入してシリコン混晶層による第２の半導体層上に第３の半導体層のシリコンキャップ層を形成する。
【００２１】
この本発明による気相成長方法においては、第１のステップでシリコン原料ガスのガス分圧を一定の変化率で増大させてシリコンバッファ層を成膜することにより、シリコン−ゲルマニウム混晶層形成後のミスフィット転位の発生が抑制され、結晶品質に優れたシリコン−ゲルマニウム混晶層を形成することができるものである。
【００２２】
特に、単結晶シリコン基板表面に露出した活性領域及びこの活性領域を分離している分離用酸化シリコンに対するシリコン−ゲルマニウム混晶層の形成部において、この分離用酸化シリコン層上に、シリコンバッファ層として形成する多結晶シリコンのシードの粒径が小さくなる。これにより単結晶シリコン基板表面にシリコンバッファ層として形成されるシリコンエピタキシャル層との界面付近の結晶性が改善され、ミスフィット転位発生の大幅な改善がなされる。
【００２３】
また、本発明による第２の気相成長方法は、単結晶シリコン基板による半導体基板上に、単結晶シリコン基板表面に露出している活性領域上と、この活性領域を分離する分離用酸化シリコン層上とに渡ってシリコン−ゲルマニウム混晶層を有する半導体層を堆積形成する気相成長工程で、この半導体層を活性領域上においてはエピタキシャル層として、分離用酸化シリコン層上においては多結晶層として形成する気相成長方法にあって、その気相成長工程が、第１、第２及び第３のステップによってそれぞれ第１、第２及び第３の半導体層を積層成膜する。
【００２４】
すなわち、第１のステップで、シリコンとゲルマニウムの原料ガスを反応炉内に導入して、単結晶シリコン基板表面が露出している活性領域にシリコン−ゲルマニウムのエピタキシャル層を形成すると同時に、分離用酸化シリコン層上に多結晶シリコン−ゲルマニウム層を形成して第１の半導体層を成膜する。この第１のステップの成膜において、第１の半導体層に、酸化シリコンと同じ熱膨張係数となるゲルマニウム濃度による多結晶シリコン−ゲルマニウム混晶の層を形成する。
【００２５】
次に、第２のステップで、シリコン原料ガスとゲルマニウム原料ガスを反応炉内に導入して、活性領域上のシリコン−ゲルマニウムのエピタキシャル層上にシリコン−ゲルマニウムのエピタキシャル層を形成すると同時に、分離用酸化シリコン層上の多結晶シリコン上に多結晶シリコン−ゲルマニウム層を形成して、第２の半導体層を成膜する。この第２のステップの成膜において、第１の半導体層のシリコンーゲルマニウムの層より厚いシリコンーゲルマニウム層を形成する。
【００２６】
続く第３のステップで、シリコン原料ガスのみを反応炉内に導入して、シリコン−ゲルマニウムのエピタキシャル層が露出している活性領域にシリコンのエピタキシャル層を形成すると同時に、分離用酸化シリコン層上の多結晶シリコン上に多結晶シリコン層を形成する第３の半導体層を成膜する。
【００２７】
この本発明の第２の気相成長方法においては、第１のステップでシリコンとゲルマニウムの原料ガスを反応炉内に導入して、単結晶シリコン基板表面が露出している活性領域にシリコン−ゲルマニウム層を形成すると同時に、分離用酸化シリコン層上に多結晶シリコン−ゲルマニウム層を形成するものであって、この第１のステップで、分離用酸化シリコン層と同じ膨張係数となるゲルマニウム濃度のシリコン−ゲルマニウムのエピタキシャル層を形成することから、ＳｉＧｅ混晶層の気相成長方法において発生するミスフィット転位の問題が解決される。従って、良好な結晶品質のＳｉＧｅエピタキシャル混晶層を得ることができるものである。
【００２８】
また、本発明による半導体製造方法においては、単結晶シリコン基板による半導体基板上にシリコン−ゲルマニウム混晶層を気相成長によって堆積する半導体製造方法にあって、その単結晶シリコン基板表面が露出している活性領域にシリコン−ゲルマニウムのエピタキシャル混晶層を形成し、同時に単結晶シリコン基板に形成した分離用酸化シリコン層上に多結晶シリコン−ゲルマニウム混晶層を形成する気相成長工程を有するものであり、その気相成長工程が、前述した各本発明による第１及び第２の気相成長方法によるものである。
【００２９】
更に、本発明による半導体装置の製造方法においては、半導体基板上のベース領域にシリコン−ゲルマニウム混晶層を有する半導体装置の製造方法にあって、そのシリコン−ゲルマニウム混晶層の形成工程が上述した各本発明による第１及び第２の気相成長によるものである。
【００３０】
そして、これら半導体製造方法及び半導体装置の製造方法によれば、上述したように、本発明によるミスフィット転位が改善された本発明による気相成長方法が用いられることによって、目的とする半導体及び半導体装置を高い歩留りをもって製造することができるものである。
【００３１】
【発明の実施の形態】
本発明による気相成長方法と、これによる半導体製造方法及び半導体装置の製造方法の実施形態を例示説明する。
【００３２】
図１は、本発明による気相成長方法及び半導体製造方法を適用するＮＰＮ型のＨＢＴの一例のベース領域を構成する半導体層が形成された状態の要部の概略断面図を示し、図２は、本発明による半導体装置の製造方法を適用するＮＰＮ型のＨＢＴの一例の概略断面図を示す。しかしながら、本発明方法は、この例に限定されるものではなく、ＰＮＰ型構成をはじめとして、種々の構造に適用できるものである。
【００３３】
この構成においては、Ｐ型の単結晶シリコンサブストレイト１１の一主面上に、ＨＢＴのコレクタ動作領域４を構成する低不純物濃度のＮ型のエピタキシャル半導体層１２が成膜された単結晶シリコンによる半導体基板２１を有する。
【００３４】
半導体基板２１のサブストレイト１１には、エピタキシャル半導体層１２の成膜に先立って、例えばＳｂ２Ｏ３による固体ソース拡散によってＮ型の不純物が、サブストレイト１１の限定された領域に導入されて高不純物濃度のＮ型のコレクタ埋込み領域１３が形成される。
【００３５】
半導体基板２１の表面、すなわちエピタキシャル半導体層１２の表面には、半導体基板２１の活性領域、この例ではＨＢＴの動作部を構成する領域を他部と分離する分離用酸化シリコン層１が、ＬＯＣＯＳによって形成される。
【００３６】
この分離用酸化シリコン層１には、コレクタ埋込み領域１３の一部上に位置して開口部１Ｗが形成されている。この開口部１Ｗ下には、Ｎ型の高不純物濃度のコレクタ電極取出し領域４Ｃがイオン注入等によって形成される。
【００３７】
半導体基板２１上には全面的に原料ガスとして例えばテトラエトキシシラン（ＴＥＯＳ）を用いたＣＶＤ技術によって堆積酸化シリコン層２を成膜し、熱処理を行って、この堆積酸化シリコン層２の緻密化がなされる。
【００３８】
この堆積酸化シリコン層２の、コレクタ動作領域４上に限定的に開口部２Ｗを、フォトリソグラフィ技術とＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）や、ウェットエッチングによって開口する。
【００３９】
次に、この開口部２Ｗを通じて露呈した半導体基板表面に付着している有機物等を除去する。この除去は、例えば所定の温度に加熱した硫酸と、過酸化水素水との混合液を用いた洗浄による。
【００４０】
次に、半導体基板２１表面の、塵埃いわゆるパーティクルを除去する。このパーティクルの除去は、例えば所定の温度に加熱したアンモニアと過酸化水素水との混合液を用いて洗浄する。
【００４１】
更に、半導体基板の金属汚染物及び自然酸化膜を除去する。この除去は、希フッ酸水素液を用いて洗浄する。なお、この希フッ酸水素液による洗浄では、水素パッシベーション処理も行って、エピタキシャル層１２の露出面の表面のダングリングボンドに対する水素によるターミネート処理を行う。
【００４２】
このような洗浄処理がなされた半導体基板２１上に、上述した開口２Ｗを通じて露出した単結晶シリコン基板上から、分離用酸化シリコン層上あるいはその上の堆積シリコン層２上に差し渡ってＳｉＧｅ混晶層を有する半導体層３を、本発明による気相成長方法によって成膜する。
【００４３】
〔第１の気相成長方法及び半導体製造方法〕
この場合、第１のステップとして、シリコン原料ガス分圧が時間に比例して増大するようにシリコン原料ガスを、気相反応炉内に導入して減圧下で、半導体基板上にシリコンバッファ層の第１の半導体層３１を形成する。
【００４４】
続いて、第２のステップとして、シリコン原料ガス及びゲルマニウム原料ガスを所望のゲルマニウム濃度となるように導入して減圧下で、第１の半導体層３１上にＳｉＧｅ混晶層による第２の半導体層３２を形成する。
【００４５】
更に、第３のステップとして、減圧下でシリコン原料ガスを導入して第２の半導体層３２のＳｉＧｅ混晶層上に、第３の半導体層３３のシリコンキャップ層を形成する。
このようにして、第１、第２及び第３の半導体層３１、３２及び３３による積層半導体層３を形成する。
【００４６】
上述した気相成長方法における第１のステップは、その成膜開始時においては、シリコン原料ガス分圧を、１．３３〜８Ｐａの範囲内とし、成膜終了時のシリコン原料ガス分圧を、５．３３〜３２Ｐａの範囲内とすることが望まれる。
【００４７】
このようにして成膜した積層半導体層３、すなわち、第１、第２及び第３の半導体層３１、３２及び３３は、半導体基板２１の単結晶シリコン表面に露出する活性領域上においてはエピタキシャル層領域すなわち単結晶半導体層領域ＳＡとして成膜され、分離用酸化シリコン層上あるいは堆積酸化シリコン層２上に差し渡る領域においては、多結晶半導体層領域ＰＡとして成膜される。
【００４８】
また、上述のシリコン原料ガスは、モノシランガスを用いることができ、ゲルマニウム原料ガスは、ゲルマンガスを用いることができる。また、このＳｉＧｅ混晶層を有する積層半導体層３の形成は、６００℃〜７５０℃の範囲の温度で行う。
【００４９】
そして、第２及び第３のステップでは、Ｐ型あるいはＮ型、図１のＮＰＮ型のＨＢＴにおいては、Ｐ型の不純物を導入する。
この本発明による第１の気相成長方法及び半導体製造方法の一例を更に詳細に説明する。
【００５０】
〔第１の気相成長方法及び半導体製造方法の例〕
この場合、上述した有機物、パーティクルの除去及び自然酸化膜の除去等の処理がなされた半導体基板１を、真空排気機能を有するロードロックに搬入し、所定時間に渡って真空排気を行う。続いて、ロードロックに接続されている反応炉に半導体基板を、大気に曝すことなく搬入する。
【００５１】
この反応炉に水素ガスを導入しながら、約９００℃まで加熱して、約５分間の水素ベークを行う。その後、反応炉に水素ガスを導入したままで、約６８０℃の温度まで降温する。
【００５２】
その後、図３Ａに成膜手順のタイムチャートを示すように、第１のステップとして、反応炉内の温度を６８０℃に維持して、圧力を約５，３３３Ｐａ（４０Ｔｏｒｒ）とし、水素ガス流量を２０，０００ｃｍ３／ｍｉｎに保持したまま、シリコン原料ガスとしてのモノシラン（ＳｉＨ４）の導入を開始し、図３Ｂに示すように、モノシランの流量を２０ｃｍ３／ｍｉｎから徐々に８０ｃｍ３／ｍｉｎまで増加させて行く。
【００５３】
この時のモノシラン分圧は、導入開始時が５．３３Ｐａ（０．０４Ｔｏｒｒ）、成膜終了時が２１．３Ｐａ（０．１６Ｔｏｒｒ）であり、その間約７６秒かけて一定の割合で上昇させていく。このようにして、厚さ約１５ｎｍの第１の半導体層３１すなわちシリコンバッファ層を形成する。
【００５４】
次に、第２のステップとして、反応炉内の温度を約６８０℃としたままで、反応炉内の圧力を約１０，６６６Ｐａ（８０Ｔｏｒｒ）とし、シリコン原料ガスとしてのモノシラン（ＳｉＨ４）とゲルマニウム原料ガスとしてのゲルマン（ＧｅＨ４）とを所望のゲルマニウム濃度及び所望の膜厚となるようにガス流量制御して反応炉に供給する。
【００５５】
このとき、所望のＰ型不純物濃度プロファイルとなるように、この不純物ボロン原料ガスのジボランガスを流量制御して反応炉内に供給し、例えばＰ型のＳｉＧｅ混晶による第２の半導体層３２を成膜する。
【００５６】
続いて第３のステップとして、反応炉内の温度を約６８０℃とし、炉内圧力を約１０，６６６Ｐａ（８０Ｔｏｒｒ）に保持したままで、反応炉内にモノシランガス及びジボランガスを供給して第３の半導体層３３のシリコンキャップ層を成膜する。
【００５７】
このようにして、第１、第２及び第３の半導体層３１、３２及び３３が積層されて成る積層半導体層３が形成される。この第１の本発明による気相成長方法の特徴を、従来方法と対比して説明する。本発明方法においては、第１のステップにおける第１の半導体層３１、すなわちシリコンバッファ層の成膜方法に特徴を有するものである。
【００５８】
すなわち、従来の成膜方法による場合、図１４Ｂに示すように、反応炉内に供給するシリコン原料ガス例えばモノシラン（ＳｉＨ４）の流量を一定にして、シリコン原料ガス分圧を一定の条件下でシリコンバッファ層の成膜を行うものである。
【００５９】
これに対して上述の本発明方法では、シリコン原料ガス流量を一定の割合で増加させて、シリコン原料ガス分圧上昇率一定の条件で、シリコンバッファ層の第１の半導体層３１の成膜を行う。このとき、モノシランガス分圧を、好ましくは１．３３Ｐａ（０．０１Ｔｏｒｒ）〜８Ｐａ（０．０６Ｔｏｒｒ）とした状態から開始し、一定の割合でこの分圧を増加させる。そして、増大させて成膜終了時のモノシランガス分圧は、好ましくは５．３３Ｐａ（０．０４Ｔｏｒｒ）〜３２Ｐａ（０．２４Ｔｏｒｒ）の範囲内とする。また、反応炉内の温度は、６００℃〜７５０℃の範囲内で選択可能である。
【００６０】
このような条件下で第１の半導体層を成膜する本発明方法によると、図４Ａで模式的に示すように、分離用酸化シリコン層２上に成膜される半導体層３１による多結晶シリコンシード５は、その粒径が小さく形成される。従って、この場合、半導体基板２１の単結晶シリコン上にエピタキシャル成長されるエピタキシャル領域ＳＡにおける第１の半導体層３１と酸化シリコン層上の多結晶半導体層３１との境界部は平滑となり、この境界近傍における結晶性は良好となる。
【００６１】
これに比し、従来方法による場合図４Ｂに示すように、多結晶シリコンシード５は、粒径が大となることから、多結晶領域ＰＡとエピタキシャル領域ＳＡとの境界部に不連続部６が生じ、この境界近傍における結晶性が低下する。
【００６２】
〔第１の半導体装置の製造方法〕
第１の本発明による半導体装置の製造方法においては、上述した本発明による気相成長方法及び半導体製造方法を適用して目的とする半導体装置を得る。
【００６３】
〔第１の半導体装置の製造方法の例〕
この例では、図２で示したＨＢＴ装置を製造する場合である。図２において、図１と対応する部分には同一符号を付して重複説明を省略する。
【００６４】
この場合、図１で説明した本発明方法によって成膜した積層半導体層３に対して、フォトリソグラフィを用いたＲＩＥ等のパターニングを行って最終的に形成するＨＢＴのベース領域とその電極取出し部とを構成するベース半導体層を構成する。
【００６５】
そして、全面的に例えばＣＶＤ法によって酸化シリコン層による絶縁層７を形成し、熱処理を行って緻密化し、その後、フォトリソグラフィを用いたパターニングによって所要パターンとし、同時に半導体層３の、エミッタ形成部に、開口部７Ｗを形成する。
【００６６】
そして、この開口部７Ｗを通じて例えばＮ型の不純物のりん（Ｐ）を例えばイオン注入して、ベース不純物のコレクタ側への不純物を相殺するＳＩＣ（Ｓｅｌｅｃｔｉｖｅｌｙ  Ｉｏｎ  ｉｍｐｌａｎｔｅｄ  Ｃｏｌｌｅｃｔｏｒ）領域８を形成してベース不純物の拡散によるベース幅の拡大を回避し、ベース幅の縮小化を図る。
【００６７】
続いて、開口部７Ｗを通じて、全面的にＮ型の多結晶シリコン半導体層を、ＣＶＤ法によって成膜し、フォトリソグラフィを用いたパターニングによって、開口部７Ｗとその周辺にエミッタ半導体層９を形成する。この半導体層９には、例えばヒ素（Ａｓ）をイオン注入して高濃度のＮ型のエミッタ半導体層とする。その後、熱処理を行って半導体層３にエミッタ半導体層９からのＡｓの拡散によってエミッタ領域１４を形成し、かつ各不純物の活性化を行う。
【００６８】
また、エミッタ半導体層９を覆って全面的に例えばＴＥＯＳによるＣＶＤによって絶縁層１０を形成し、エミッタ半導体層９、半導体層３のベース電極取出し領域となる多結晶領域上、コレクタ電極取出し領域４Ｃの各部上の絶縁層１０、７、２等を貫通してそれぞれ開口部を形成し、これら開口部内に例えばタングステン（Ｗ）等による導電性プラグ４０を充填し、平坦化絶縁層１０上に、例えばＡｌ合金による導電層を全面的に形成し、フォトリソグラフィを用いたパターニングによって、各導電性プラグ４０に連結するエミッタ、ベース及びコレクタ各電極配線４１Ｅ、４１Ｂ及び４１Ｃを形成する。
【００６９】
このようにして、目的とするＨＢＴによる半導体装置を得る。図５は、このＮＰＮ型のＨＢＴの、Ｎ＋エミッタ層９側から深さ方向に関する不純物濃度分布の一例を示したものであり、右側縦軸がＧｅ濃度を示し、左側縦軸に各不純物のＡｓ、Ｂ、Ｐ、Ｓｂ濃度を示している。
【００７０】
図６は、図１４で説明した従来方法による場合と、上述した本発明方法による場合とのＳｉＧｅ混晶エピタキシャル成長のミスフィット転位の発生状況を○印をもってプロットしたものであり、耐圧歩留りを■印をもってプロットしたものである。
【００７１】
図６から明らかなように、第１のステップでシリコン原料ガスのガス分圧を一定の変化率で増加させてシリコンバッファ層を成膜する本発明方法によれば、ミスフィット転位の発生が、顕著に減少し、耐圧歩留りが顕著に改善されることが分かる。
【００７２】
〔第２の気相成長方法及び半導体製造方法〕
次に、本発明による第２の気相成長方法と、この気相成長方法を半導体層の気相成長工程に適する第２の本発明による半導体の製造方法を説明する。
【００７３】
この場合においても、単結晶シリコン基板表面が露出している活性領域にシリコン−ゲルマニウムのエピタキシャル混晶層を形成し、同時にその単結晶シリコン基板上に形成した分離用酸化シリコン層及び酸化シリコン層上に多結晶シリコン−ゲルマニウム層を形成する。
【００７４】
そして、この場合においても、第１の半導体層３１を成膜する第１のステップと、第２の半導体層３２を成膜する第２のステップと、第３の半導体層３３を成膜する第３のステップとを有する。
【００７５】
そして、この方法においては、第１のステップで、シリコンとゲルマニウムの原料ガスを反応炉内に導入して、単結晶シリコン基板表面が露出している活性領域にシリコン−ゲルマニウムのエピタキシャル層を形成すると同時に、分離用酸化シリコン層上に多結晶シリコン−ゲルマニウム層による第１の半導体層３１を成膜する。
【００７６】
第２のステップは、シリコン原料ガスとゲルマニウム原料ガスとを反応炉内に導入して、活性領域に対する直接的成膜部分においてシリコン−ゲルマニウムのエピタキシャル層を形成すると同時に、分離用酸化シリコン層上の多結晶シリコン上に多結晶シリコン−ゲルマニウム層を形成することによって第２の半導体層３２を成膜する。
【００７７】
第３のステップは、シリコン原料ガスのみを反応炉内に導入して第２の半導体層３２のシリコン−ゲルマニウムのエピタキシャル層上に対してエピタキシャル層を形成し、同時に、分離用酸化シリコン層上の多結晶シリコン−ゲルマニウム層の上に多結晶シリコン層を形成する第３の半導体層３３を成膜する。
【００７８】
そして、上述した第１のステップの第１の半導体層３１の成膜において、酸化シリコンと同じ熱膨張係数となるゲルマニウム濃度とした多結晶シリコン−ゲルマニウム層のエピタキシャル層を形成するものである。
【００７９】
この第１のステップにおいて成膜された第１の半導体層のエピタキシャル層中のゲルマニウム濃度の範囲は、７±２ａｔｏｍ％とするものであり、このゲルマニウム濃度は、エピタキシャル層の厚さ方向に一定とされる。
【００８０】
また、この第１のステップにおいて成膜された第１の半導体層３１のエピタキシャル層の膜厚は、５ｎｍから３０ｎｍまでの範囲とすることが、結晶性にすぐれた半導体層を形成する上で望まれる。
【００８１】
また、この場合においても、シリコン原料ガスは、モノシランガスを用いることができ、ゲルマニウム原料ガスは、ゲルマンガスを用いることができる。また、このＳｉＧｅ混晶層を有する積層半導体層３の形成は、６００℃〜７５０℃の範囲の温度で行う。そして、第２及び第３のステップでは、Ｐ型あるいはＮ型の不純物を導入する。
【００８２】
〔第２の気相成長方法及び半導体製造方法の例〕
この場合においても、例えば上述した有機物、パーティクルの除去及び自然酸化膜の除去等の処理がなされた半導体基板１を、真空排気機能を有するロードロックに搬入し、所定時間に渡って真空排気を行う。続いて、ロードロックに接続されている反応炉に半導体基板を、大気に曝すことなく搬入する。
【００８３】
この反応炉に水素ガスを導入しながら、約９００℃まで加熱して、約５分間の水素ベークを行う。その後、反応炉に水素ガスを導入したままで、図７Ａに成膜手順のタイムチャートを示すように、例えば約７１０℃、あるいは６８０℃まで降温し、第１のステップにおいて、ＳｉＧｅバッファ層を形成する。
【００８４】
この第１のステップとして、反応炉内の温度を約７１０℃にして、反応炉内の圧力を約１０，６６６Ｐａ（８０Ｔｏｒｒ）、水素ガスを２０ＳＬＭの一定の状態のまま、モノシランガス２０ｓｃｃｍと、ゲルマンガスとを供給して第１の半導体層３１のＳｉＧｅバッファ層を成膜する。このとき、この成膜に当たり、この成膜半導体層３１中のＧｅ濃度が７．７５ａｔｏｍ％となり、厚さ１５ｎｍとなるまで導入する。
【００８５】
この第１のステップにおける反応炉内の温度は、次の第２のステップにおける温度例えば約６８０℃とすることもできる。続いて、第２のステップとして、反応炉内の温度をこの６８０℃にして、モノシランとゲルマンガスを所望のゲルマニウム濃度、及び所望の膜厚となるようにガス流量を制御して反応炉内に供給してＳｉＧｅ層による第２の半導体層３２を形成する。このとき、所望の不純物例えばＰ型のボロン濃度のプロファイルとなるように例えばジボランガスをその流量を制御して反応炉内に供給する。
【００８６】
次に、第３のステップとして、反応炉内の温度を同様の約６８０℃に保持したままで、反応炉内にモノシラン及びジボランガスを供給してボロンドープのシリコン層による第３の半導体層３３を所望の膜厚に成膜する。
【００８７】
このようにして、例えば図１で示す半導体層３を成膜する。
図７Ｂは、この方法によって成膜した半導体層３の深さ方向のＧｅ濃度分布を示したものである。
【００８８】
上述した本発明方法によって成膜した第１〜第３の半導体層３１〜３３による積層半導体層３は、そのバッファ層としての第１の半導体層３１がＳｉＧｅ混晶とされるものであり、そのＧｅ濃度を７．７５％付近とすることにより、酸化シリコン層２の開口部２Ｗ内と、その開口部２Ｗ外の開口部２Ｗ近傍の半導体層３に生じる応力を低減することができた。
【００８９】
これは、第１の半導体層３１中のＧｅ濃度を７．７５ａｔｏｍ％とすることにより、その熱膨張係数を、酸化シリコンのそれに殆ど一致させることができることにより、この熱膨張係数の差異に基く応力の発生が抑制される。
【００９０】
そして、これによってミスフィット転位の発生を抑制できる。図８は、この本発明による第２の気相成長方法によって成膜した第１、第２及び第３の半導体層３１、３２及び３３の積層半導体層３を示す断面図で、この図８で示す各点Ａ〜Ｈに関する応力のシミュレーション結果を、図９Ａで示す。
【００９１】
また、図９Ｂは、図１６Ａでタイムチャート示し第１の半導体層３１としてＳｉ層を用い、かつ従来の方法によって形成され、その深さ方向のＧｅ濃度分布が図１６Ｂに示す分布を有する気相成長半導体層における、同様の各位置Ａ〜Ｈにおける応力のシミュレーション結果を示したものである。
【００９２】
これら図９Ａ，Ｂにおいて、横軸は、ポイントＡの始点からポイントＨの終点までの距離（μｍ）を示し、横軸は、直交する２方向の合成のずれ応力（Ｎ／μｍ２）を示す。また、ずれ応力のプラス、マイナスは、ずれ応力のベクトルの向きに相当する。
【００９３】
図９ＡＢにおいて、活性領域が露出される上述の開口部２Ｗのエッジ近傍のポイントＦとＧの境界付近において、ずれ応力がプラスのピークをもつことが分かる。
【００９４】
従来方法では、図９Ｂに示すように、約６．５×１０−５（Ｎ／μｍ２）のずれの応力を示すのに対し、本発明による第１の半導体層３１をＳｉＧｅバッファ層とした場合、図９Ａで示すように、約５．８×１０−５（Ｎ／μｍ２）のずれの応力となって約１１％の応力の低減化が図られていることが分かる。
【００９５】
また、ＳｉＧｅ多結晶であるポイントＢ及びＣにおいても、同様に、本発明方法による場合、ずれ応力の低減化がなされていることが分かる。従って、本発明方法によれば、この応力の低減によって、この応力を発生要因とするミスフィットが改善されることが分かる。
【００９６】
また、図１０は、第２の本発明方法による第１の半導体層３１がＳｉＧｅ層とした積層半導体層３における深さ方向（横軸）に対する各不純物濃度とＧｅ濃度の分布を示したものである。
【００９７】
図１０においても、左側縦軸に各不純物濃度を示し、右側縦軸にＧｅの濃度を示したものである。図１０に示すＧｅのピークの右側にあるテラス部（図１０中にαを付して示している）がＳｉＧｅバッファ層（半導体層３１）である。
【００９８】
そして、図１１は、図１６で示した成膜方法をベース半導体層に適用したＨＢＴにおけるベース半導体層の深さ方向（縦軸）に対する各不純物濃度Ｇｅ濃度の分布を示したもので、図１１においても同様に、左側縦軸に各不純物濃度を示し、右側縦軸にＧｅの濃度を示す。
【００９９】
更に、上述した熱膨張係数について詳述する。図１２Ａ，Ｂ中、曲線１２１及び１２２は、それぞれＧｅ及びＳｉの各熱膨張係数の温度依存性を示したもので、図１２Ａ中曲線１２３は、ＳｉＯ２−ガラスの同様の熱膨張係数の温度依存性を示したものである。
【０１００】
また図１２Ｂの曲線１２４〜１２９は、Ｇｅの濃度を、それぞれ０．２５ａｔｏｍ％、１．８７５ａｔｏｍ％、５．７５ａｔｏｍ％、７．７５ａｔｏｍ％、１０．７７５ａｔｏｍ％、１４．４ａｔｏｍ％とした場合の同様の熱膨張係数の温度依存性を示したものである。
【０１０１】
そして、従来方法による場合、図５で示すように、Ｓｉバッファ層を成膜して後、ＳｉＧｅ層におけるＧｅ濃度を、０から１５ａｔｏｍ％へと急峻に立ち上げると、室内付近における熱膨張係数は、図１２で分かるように、約＋２．５×１０−６（１／Ｋ）（Ｇｅ濃度＝０、すなわちＳｉの熱膨張係数）から例えばＧｅ濃度＝１４．４％における熱膨張係数の約−６．０×１０−６（１／Ｋ）までマイナス方向に急峻に変化することになる。
【０１０２】
特に、ＳｉＯ２上の多結晶ＳｉＧｅ層においては、ＳｉＯ２の熱膨張係数が図１２Ａの曲線１２３に示すように、ゼロ付近の値を持つため、ＳｉＯ２とＳｉバッファ層との界面における熱膨張係数のプラス方向の急激な変化が加算されることになる。
【０１０３】
これらの熱膨張係数の差異による応力がＳｉＧｅ混晶層形成後のミスフィット転位を誘発する要因となると考えられる。
【０１０４】
しかしながら、Ｇｅ濃度が７．７５ａｔｏｍ％では熱膨張係数がゼロに近い値となることが図１２Ｂから分かることから、本発明において、７．７５ａｔｏｍ％のＳｉＧｅ層を第１の半導体層３１のバッファ層として用いることにより、酸化シリコンとＳｉＧｅバッファ層（第１の半導体層３１）との界面の熱膨張係数を小さくすることができ、また、エピタキシャル層においても、Ｇｅ濃度がゼロから７．７５ａｔｏｍ％のＳｉＧｅバッファ層のステップをヘテロダイン１５ａｔｏｍ％に立ち上がるため、熱膨張係数の急峻な変化を緩和できる。
【０１０５】
この結果、本発明によれば、従来方法に比し、ミスフィット転位を低減できることになるものである。
【０１０６】
〔第２の半導体装置の製造方法〕
第２の本発明による半導体装置の製造方法においては、上述した本発明による第２の気相成長方法及び半導体製造方法を適用して目的とする半導体装置を得る。
【０１０７】
〔第２の半導体装置の製造方法の例〕
この場合、例えば図１で示した半導体層３を、上述した第２の本発明による気相成長方法を適用した半導体の製造方法によって形成して後、図２で前述した第１の半導体装置の製造方法例で説明したと同様の工程を採って目的とするＨＢＴによる半導体装置を得る。
この本発明によるＨＢＴは、そのベース半導体層が、上述した第２の本発明による気相成長方法及び半導体製造方法によったことから、ミスフィット転位が改善され、耐圧向上、歩留りの向上が図られる。
【０１０８】
【発明の効果】
上述したように、本発明による各気相成長方法によれば、ＳｉＧｅ層を有する半導体層において、ミスフィット転位の発生を大幅に低減した気相成長を行うことができる。また、本発明による半導体製造方法によれば、ミスフィット転位の低減化が図られた良質な半導体の形成ができる。
【０１０９】
また、本発明による半導体装置の製造方法によれば、この半導体装置を構成する半導体層、例えばＨＢＴにおけるベース層におけるミスフィット転位の低減化、耐圧歩留りの向上を図ることができることから、量産性、コストの低減化が図られるものである。
【図面の簡単な説明】
【図１】  図１は、本発明による気相成長方法及び半導体製造方法を適用する半導体装置の要部の概略断面図である。
【図２】  図２は、本発明による半導体装置の製造方法を適用する半導体装置の概略断面図である。
【図３】  図３Ａは、本発明による気相成長方法の一例の成膜手順を示すタイムチャート、Ｂはガス流量の説明図である。
【図４】  図４Ａ及びＢは、本発明及び従来の気相成長方法による場合多結晶シードを示す模式図である。
【図５】  図５は本発明方法による半導体層の深さ方向の不純物濃度及びＧｅの濃度分布を示す図である。
【図６】  図６は本発明方法による場合と、従来方法による場合のミスフィット転位発生量と、耐圧歩留りを示す図である。
【図７】  図７Ａは、本発明による気相成長方法の一例の成膜手順を示すタイムチャート、Ｂは半導体層の深さ方向のＧｅ濃度の分布を示す図である。
【図８】  図８は、応力の説明に供する半導体層の成膜部の断面図である。
【図９】  図９Ａ及びＢは、本発明及び従来の応力を示す図である。
【図１０】  図１０は本発明方法による半導体層の深さ方向の不純物濃度及びＧｅの濃度分布を示す図である。
【図１１】  図１１は従来方法の半導体層の深さ方向の不純物濃度及びＧｅの濃度分布を示す図である。
【図１２】  図１２Ａ及びＢは、各材料の熱膨張係数を示す図である。
【図１３】  図１３は、従来方法の説明に供する半導体層の断面図である。
【図１４】  図１４Ａは、従来方法による気相成長方法の成膜手順を示すタイムチャート、Ｂはガス流量の説明図である。
【図１５】  図１５は、剪断応力の集中を示す図である。
【図１６】  図１６Ａ及びＢは、従来方法による気相成長方法の成膜手順を示すタイムチャート、及びＧｅ濃度分布を示す図である。
【符号の説明】
１                分離用酸化シリコ層
２                堆積酸化シリコン層
３，６０          半導体層
３１，６１        第１の半導体層
３２，６２        第２の半導体層
３３，６３        第３の半導体層
４                コレクタ動作領域
４Ｃ              コレクタ電極取出し領域
５                シード
６                不連続部
７                絶縁層
７Ｗ              開口
８                ＳＩＣ領域
９                エミッタ半導体層
１０              絶縁層
１１              サブストレイト
１２              エピタキシャル半導体層
１３              コレクタ埋込み領域
１４              エミッタ領域
２１              半導体基板
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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