(57)【特許請求の範囲】
【請求項１】
ウエハ上に、ゲート絶縁体層を下層に有するゲート構造体を形成するステップと、
前記ゲート絶縁体層の下に位置する、前記ウエハ上層のシリコン層をアンダーカットして、シリコン層の導通チャネル部を形成するステップと、
前記アンダーカットで形成されたアンダーカット部をポリシリコンで充填し、前記導通チャネル部の側端部に接触し前記ゲート絶縁体層の側端部まで延びる、ポリシリコン・シードを形成するステップと、
前記ポリシリコン・シードをエピタキシャル成長させてポリシリコン・ソース／ドレイン・コンタクト領域を形成するステップと、
を含むトランジスタを製造する方法。
【請求項２】
前記ウエハ上層の前記シリコン層の下にある酸化物層に前記ポリシリコン・シードの外側端部に沿ってリセスを形成するステップ、
をさらに含む、請求項１に記載の方法。
【請求項３】
前記ポリシリコン・シードに不純物を注入するステップと、
前記不純物を前記導通チャネル部へ拡散するステップと、
をさらに含む、請求項１または２に記載の方法。
【請求項４】
シリサイドを前記ソース／ドレイン・コンタクト領域上に形成するステップをさらに含む、請求項１ないし３のいずれかに記載の方法。
【請求項５】
前記導通チャネル部の電界を調整するために、前記ウエハの前記酸化物層の下に位置するシリコン下地層に不純物を注入するステップをさらに含む、請求項２に記載の方法。
【請求項６】
前記注入ステップと前記拡散ステップが前記導通チャネル部に隣接するハロ（halo）注入不純物構造を形成する、請求項３に記載の方法。
【請求項７】
前記注入ステップと前記拡散ステップがソース／ドレイン延長部不純物構造を形成する、請求項３に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に、シリコン・オン・インシュレータ（ＳＯＩ）構造のウエハまたはチップ上の、微細寸法で短チャネル効果の低減された高性能トランジスタの形成法に関する。
【０００２】
【従来の技術】
各デバイスをより近接させることにより集積回路の性能および機能性を高められるという潜在的可能性がある。このことが強い動機付けとなって、集積度を向上して信号伝搬パス長を短縮し、かつ一定サイズの単一チップ上により多くのデバイスを形成できるようにすることが図られている。信号パス長を短縮することにより相互接続抵抗および容量が低減され、信号伝搬時間を短縮し、ならびにノイズの容量性または誘導性結合による影響を低減できる。このように相互接続容量が低減するということは、同時に、スイッチング速度を短縮する寄生容量を低減し、かつ絶縁構造に適する寸法と両立して最適に相互接続長を短縮できるようにデバイス寸法を縮小することでなければならない。そのため、リソグラフィ技術は極めて精巧なものになり、フィーチャ・サイズが最小で数分の１ミクロンのものが生産可能になっている。
【０００３】
一般に、リソグラフィ露光技術によって解決できるよりもずっと微細な寸法を有する構造を形成するための半導体処理技術が開発されているが、デバイスまたはその他構造の位置および一般寸法を画定するために少なくとも１回のリソグラフィ露光が必要である。しかし、若干の構造がこのような小さなサイズで形成できるが、形成不可能な構造もあり、操作パラメータの調整がしばしば必要になる。他の場合では、新開発のリソグラフィ性能の十分な活用を試みる際に半導体構造のスケーリングが困難である。その困難さが、能動デバイスの寸法を好適に縮小しようとする際の主要な制限要因になることがあり、あるいはその困難さゆえに、リソグラフィ解像度の限界で所与のサイズの能動デバイスから得られる性能が制限されることになる。単に小さいサイズへ十分にスケーリングできない能動デバイス構造も若干ある。
【０００４】
たとえば、電界効果トランジスタにおいて、漏れならびに「オン」状態と「オフ」状態間の抵抗差減少の原因となる短チャネル効果は、トランジスタの設計で導通チャネル長が縮小される中で何年も認識されている。この問題のために軽ドープ・ドレイン構造が開発されることになった。この構造は一般に延長注入（extention implant）と呼ばれるが、その理由は、最適不純物濃度が相当あるものの、その寸法が総体的に極めて小さいことによる。また、ゲート／基板間容量により性能が制限されるが、これは基板中でゲート構造下の不純物濃度勾配を高めるいわゆる「ハロ」注入に帰結する。これらの２つの構造とも、不純物濃度が十分に制御され、かつ濃度勾配が（特に微細サイズのデバイスで）極めて急峻であることが必要になる。
【０００５】
一般に不純物は、周知の技術でサブ・リソグラフィ寸法に制御できる注入によって所望の場所に配置される。しかし、注入の後には、注入による格子ダメージを回復し、不純物を格子構造に組込んで活性化するために、厳密に制御された熱処理またはアニール・プロセスを行わなければならない。このような熱処理によっても、回避不可能な不純物拡散が起こるのであり、拡散を補償して最終不純物位置を意図した通りにするためには注入位置を調節しなければならないことが多い。アニール前の不純物位置および不純物濃度勾配の多次元形状は、きわめて微細なデバイスでは特に重要である。
【０００６】
拡散機構は、材料の固有な特性であり、材料（およびそのミクロ構造）、温度、時間および不純物濃度勾配に依存することは周知である。そのため、多くの最新半導体構造設計では、熱バジェット（heat budget）が存在しており、この熱バジェットを超えると所期のデバイス電気特性を損なうことがある。
【０００７】
他の観点によれば、格子ダメージを回復し不純物を活性化するために不純物注入に引続いて必要な一定量の熱処理をすると、不純物濃度勾配の急峻さの低下を避けることができなくなるが、一方で、能動半導体デバイス、特に電界効果トランジスタのサイズを微細化すると、最適デバイス性能を得るためには微細デバイスで不純物濃度勾配が急峻であることがはるかに重要になる。このことを理解させる事実は、より微細な寸法にトランジスタをスケーリングするには不純物濃度勾配を高める必要があるが、一方で、不純物注入後のアニーリングおよび他のデバイスの不純物濃度要件と両立して濃度勾配を高くできない、または高い濃度勾配を利用できないということである。
【０００８】
チップまたはウエハ上に形成されたトランジスタの高い性能および導通特性との両立性を得るために、シリコン・オン・インシュレータ基板が近年採用されているが、その大きな理由は比較的薄い表面層に作成された単結晶シリコンが極めて高品質であるということである。しかし、ウエハまたはチップの脆さを低減するために準備されたバルクまたはハンドリング用基板から高品質表面層を絶縁体で絶縁して、その上に該高品質表面層を配置すると、ある種の電気特性およびデバイス構造設計が複雑になる場合がある。特に、大幅な性能拡張が可能な深い構造、コンタクト、および２重ゲート・トランジスタ設計等の埋込み素子を形成することが困難になり、プロセス・ウィンドウは大きく制限される場合がある。
【０００９】
しかし、同時に、多くの半導体製造プロセスは十分成熟し、十分に開発されており、かつ、おそらくは、ツール・コストは大部分償却されている。そこで、大きな動機付けがなされるのは、確立され周知のプロセスから大きく逸脱せずにＳＯＩ基板上に極めて微細なサイズで製造できるデバイス設計を開発すること、あるいは、大きな飛躍を必要となる程度までは、やはり成熟し周知のプロセスによる代替法を使用して製造できるデバイス設計を開発することである。しかし、極めて微細なサイズまで縮小したとき、これら設計はほとんどが今日まで、かなりの程度の短チャネル効果を受け、または、高価で不確実な製造歩留りである新しいプロセスを必要とし、あるいはその両方があり得る。概して、物理的制約があり、また各種プロセスが試みられたにもかかわらず急峻な不純物プロファイルを開発することが困難であるという理由のため、短チャネル効果は最適には低減されていない。
【００１０】
同様に、リソグラフィ解像度の限界に近づくデバイスの最高性能を得ようとすると、デバイスの要素すべてにおける電流密度がかなり重要になる。トランジスタの活性領域内ではかなりの改善がなされているが、コンタクト設計の改善のほとんどは、バルク抵抗を低減する材料と金属の密着性に焦点を当てるものであった。しかし、最近明らかになったのは、ある種の技術に従来のコンタクト形状を直接適用するのが不可能であり、該形状のいくつかの場所では電流密度が高くなるという問題を提示していることである。それらの問題は、全体的なデバイス性能にとって重大なものである。たとえば、電界効果トランジスタを非常に薄いＳＯＩ上に形成する場合、シリサイド・コンタクトの形成に十分な量のシリコンを与えるため（および他の理由のため）に隆起状ソース／ドレイン（ＲＳＤ）構造を形成しなければならないが、これらの構造と基板表面にほぼ平行に形成される他の「平坦な（flat）」構造は、必然的に、そのいくつかの場所で電流集中が避けられない形状を持つことになる。現在、注入領域をリソグラフィ的に画定する必要があるために、平坦なソース／ドレイン・コンタクトに対する代替構造は、仮にあるにしても、ほとんどないようなものであった。
【００１１】
【発明が解決しようとする課題】
したがって、本発明の一目的は、サブ・リソグラフィ・チャネル長を含む極めて微細なサイズときわめて高い集積度でＳＯＩウエハまたはチップ上に周知の成熟したプロセスで製造できる電界効果トランジスタ設計を提供することである。
【００１２】
本発明の他の目的は、きわめて微細なサイズで電流密度が集中しない改善型ソース／ドレイン・コンタクト形状を有するトランジスタを周知の成熟したプロセスにより提供することである。
【００１３】
本発明の他の目的は、注入不純物の位置精度の向上および不純物濃度勾配形状の精度の向上を可能にする、きわめて高い密度での集積に適したトランジスタ設計を提供することである。
【００１４】
本発明の他の目的は、短チャネル効果をはるかに受けにくくなる高性能トランジスタを形成するため高い製造歩留りで実行可能な製造方法を提供することである。
【００１５】
【課題を解決するための手段】
本発明のこれらおよびその他の目的を達成するために、トランジスタの導通チャネルに接触したポリシリコン・シードを形成するステップと、ポリシリコン・シードからポリシリコン・ソース／ドレイン・コンタクト領域をエピタキシャル成長させる、またはトランジスタの導通チャネルに隣接して形成されたポリシリコン・シードに不純物を注入する、あるいはそれら両方を行うステップと、導通チャネルへ不純物を拡散するステップとを含むトランジスタ製造方法が提供される。
【００１６】
本発明の他の態様によれば、トランジスタの導通チャネルに隣接して形成されたポリシリコン・シードと、コンタクトを形成するため前記ポリシリコン・シードからエピタキシャル成長させたポリシリコン・ソース／ドレイン領域を備えた半導体デバイスが提供される。
【００１７】
上記およびその他の目的、態様、利点は、図面を参照した本発明の好ましい実施形態の以下の詳細な説明からよりよく理解されよう。
【００１８】
【発明の実施の形態】
ここで図面、特に図１を参照すると、断面図で、本発明によるトランジスタの製造における初期段階が示されている。当業者なら理解されるように、ゲート構造１０がこの時点では、従来のゲート構造と同様であり、チップまたはウエハ１２がシリコン・オン・インシュレータ（ＳＯＩ）構造として描かれている。ただし、留意していただきたいが、本発明は、バルク半導体ウエハ、ならびに絶縁体上のＳｉＧｅなどシリコン以外の半導体材料、混合物および合金にも適用できる。ＳＯＩの各種層の構成は本発明の実施にはまったく重要ではなく、主として、そのような実質的に任意の構成と本発明の互換性を示すための例示的目的で描かれている。同様に、本発明によるトランジスタは、半導体デバイスの任意のレベルでシリコンの層が絶縁体の層に重なる任意の場所に形成できる。
【００１９】
ＳＯＩウエハは市販されているが、所望する任意の層構成が製造プロセスの一部として形成または変更可能であるものの、本発明を実施するについては任意選択または副次的なものである。ＳＯＩウエハは一般に、当業者に周知の多数の技術によって形成できる比較的厚い埋め込み酸化物層１２ａを含む。他の薄い酸化物層１２ｃを含むとき、埋め込み酸化物層１２ａは下方埋め込み酸化物と呼ばれる。薄いまたは上方埋め込み酸化物１２ｃを形成して、それを下方埋め込み酸化物１２ａから分離するシリコン下地層１２ｂを残すことが、アニール後の酸素インプラントを含む周知のＳＩМＯＸプロセスによって可能である。シリコン層１２ｂは、たとえば、参照符号１４で示されるように少なくともシリコン層１２ｂの上方領域に不純物を注入することによってゲート構造の下にあるトランジスタ導通チャネル内の電界を調整する接地面として有利に使用される。
【００２０】
ゲート構造１０を変更した形で本発明の実施に使用できるが、図１に示すゲート構造は好ましくは、薄いゲート酸化物またはその他の誘電体あるいは複合体層１６と、ゲート・ポリシリコン層１８と、窒化物であることが好ましいキャップ層２０とを付着または成長させることによって形成する。次いで、キャップ層およびポリシリコン層は、ゲート酸化物層１６のパターン形成と一緒にあるいは別々にパターン形成できる。別々に行なわれた場合、行なう順序は本発明の好適な実施にとって重要ではない。パターン化されたゲート酸化物層１６は図示のようにゲート・ポリシリコンを越えて延びている必要はないが、延びているのが好都合なことがある。それは、ゲート絶縁体層１６を、ポリシリコン１８のパターン形成用エッチ・ストップとして機能した後に側壁２２によりパターン形成できるようにする場合である。次いで、側壁スペーサ２２を、窒化物または酸化物などの絶縁物（好ましくは、キャップ２０の選択的除去を可能にする、キャップ２０と異なる材料）を等方的に付着させ続いて異方性エッチングを行うことによって形成する。
【００２１】
ここで図２を参照すると、ＳＯＩ層１２ｄの形成を、窒化物および酸化物に対し選択的な反応性イオン・エッチング（ＲＩＥ）などの異方性エッチングにより行うが、その際、エッチ・ストップとして上方埋め込み酸化物を使用し、マスクとしてゲート側壁２２およびキャップ２０を使用することが好ましい。このプロセスに続いて、ＳＯＩ層１２ｄの時限等方性エッチングを行って、図３の参照番号３０で示すようにゲート構造の縁部をアンダーカットする。この時、層１２ｄのシリコン残部に角度付き注入を行うことは可能だが好ましくない。これは、以下に詳細に説明するように不純物位置制御は固体（solid body）からの拡散によってより良好に行えるからである。
【００２２】
ここで図４を参照すると、ポリシリコンの層４０を等方的に付着させてアンダーカット３０を充填する。一般に、アンダーカットの充填は、アンダーカット間隔寸法の約２倍の厚さを有する層を等方的に付着させることによってほぼ確実にすることができる。シリコンをドープしないことが好ましいが、ドープしたポリシリコンを使用してよい。次いでポリシリコン層を酸化物および窒化物に対し選択的な異方性（たとえば、ＲＩＥ）エッチングによって除去して、その結果、図５に示すようにアンダーカット３０を充填するポリシリコン層４０の一部５０が邪魔にならないようにする。これらのポリシリコン残部領域５０は以下で説明するポリシリコンエピタキシャル成長用シードとして役立つ。
【００２３】
図５にさらに示すように、必須ではないが好ましいのは、時限異方性エッチングを行って５２で示したように上方酸化物層１２ｃをリセス形成することである。このリセスによりポリシリコン・シード５０の露出が高められ、それによって注入の別のプロセスおよびコンタクト・ポリシリコン成長が容易になり、それらの製造歩留りが改善する。
【００２４】
次いで、矢印５４で示すように、浅い角度のハロおよび延長注入を行って（それぞれのハロおよび延長注入に対し導通タイプが反対の）不純物をポリシリコン・シードへ注入することが可能であり、各注入に続いてドライブ・イン・アニール熱処理プロセスを行う。それらの角度は隣接トランジスタの近接度および高さと両立してできるだけ浅いのが好ましく、基板表面に対し一般に５°ないし１５°の範囲にある。このプロセスにはポリシリコン・シード／アンダーカット表面に対し平行にきわめて接近して不純物濃度勾配を配置できるという有利な効果を有しており、また単結晶領域１２ｄへの注入を避けるように選択すべき注入エネルギーに対するプロセス・ウィンドウを広げることになる。しかし、以下で説明するように、不純物濃度勾配が単結晶材料１２ｄの表面に対しほぼ平行な適正な向きである場合、ピーク不純物濃度の場所とポリシリコン・シード内のその幅の重要性ははるかに小さくなる。
【００２５】
本発明は、不純物が単結晶シリコンまたはポリシリコンの単結晶粒を通って拡散するのに比べて粒界に沿って拡散する方がはるかに速い（たとえば１０倍以上）という認識に基づいている。したがって、ハロ注入とソース／ドレイン延長部に対する不純物を、その後にアニール・プロセスでドライブする際にポリシリコン粒に沿って拡散させることができる。特に単結晶シリコンにおける拡散速度に比較して、ポリシリコンの粒界に沿って迅速に行われる拡散によって、ポリシリコン・シード５０とシリコン層１２ｄの間の境界面で不純物濃度がほぼ一定に保たれ、特に単結晶シリコンにおける短い距離上で、ハロ構造５６と延長部構造５８を形成できる急峻な勾配の不純物濃度が得られる。換言すると、粒界に沿ってより迅速に拡散することによって他のタイプの固体からの拡散も促進できるのであり、その理由は、単結晶材料表面において不純物濃度が高くかつほぼ一定に保たれるからである。留意すべきことは、この拡散距離はチャネル長に比してわずかな部分にしか相当せず一般に極めて短いことであり、次いでその拡散距離は最低フィーチャ・サイズ以下であってよいが、それは、ゲート幅がリソグラフィ解像度の限定するサイズ的なもの、またアンダーカット３０によって削減されるチャネル長的なものとするのが可能なためである。すなわち、実際に、勾配をスケーリングする程度は、微細サイズ、特に単結晶シリコン中の拡散長が１０分の数ナノメートルもしくは場合によってはずっと短くなる１ミクロン以下の最小フィーチャ・サイズ領域に対するデバイス・サイズに基づくかなりの程度になる。
【００２６】
ここで図６を参照すると、ソースおよびドレイン・コンタクトをポリシリコン・シード５０の表面からエピタキシャル成長させる。具体的には、酸化物リセス５２に接触して、エピタキシャル成長させたポリシリコン・コンタクトがソースまたはドレインも形成するシードからほぼ等距離のコンタクト／成長表面上全点でだいたい４分の１円または４分の１楕円の形状６０に丸められる。したがって、接触表面は最大限に高められ、一方表面からソースまたはドレインへのパス長は最小限に抑えられ一直線状になり、コンタクト内で電流密度を集中するまたは抵抗を上げる可能性のある形状を回避し、コンタクトに対する相互接続配線への接近路（access）を大幅に改善し、面積を広げ表面形状を丸くして金属密着性を改善できる。
【００２７】
次いで、トランジスタは、窒化物キャップ２０を除去し、概して矢印６２で示すように同時または別個にソース領域、ドレイン領域およびゲート領域に対して所望の濃度まで不純物の注入を行なうことによってほぼ完成できる。これらの注入は、所望の濃度形成を支援できるのであれば角度付き注入でも垂直注入でもよい。この注入に続いて、ドライブ・イン／活性化アニールを行う。このアニールは迅速に行われることになるが、それは、ポリシリコンのソース、ドレインおよびゲート中の粒界に沿って不純物が迅速に拡散するからである。次に、必要であれば、好適なものとして、タングステンなどの金属を付着させ、急速アニールでシリサイドを形成することによってコンタクト形成が完成する（図７）。コンタクト７０の形成は、コンタクト注入、またはハロ構造および延長部構造、あるいはそれらすべてと調和させることが可能である。
【００２８】
上記に鑑みて理解できるように、本発明によると、プロセス・ウィンドウが広がりかつそれに応じて製造歩留りが向上した改善型延長部構造およびハロ不純物構造が提供され、同時にコンタクト構造も電気的かつ機械的に改善できる。本発明によるトランジスタは、最小リソグラフィ・フィーチャ・サイズよりも短いチャネル長で製造でき、一方で短チャネル効果とトランジスタのオン状態／オフ状態間抵抗差を効果的に抑制しても接続抵抗を損なうことがなく、コンタクトを通る電流密度およびパス長は両方とも最低限に抑えられる。さらに、精密に決定できる場所と形状でコンタクトを形成できる技術と急峻な不純物濃度勾配を形成する技術はいずれも、片方だけを単独に実施する理由があれば、そうすることが可能である。
【００２９】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）トランジスタの導通チャネルに接触したポリシリコン・シードを形成するステップと、
前記ポリシリコン・シードからポリシリコン・ソース／ドレイン接点領域をエピタキシャル成長させるステップと
を含むトランジスタを製造する方法。
（２）前記ポリシリコン・シードに不純物を注入するステップと、
前記不純物を前記導通チャネルへ拡散するステップと
をさらに含む、上記（１）に記載の方法。
（３）シリサイドを前記接点領域上に形成するステップをさらに含む、上記（１）または（２）に記載の方法。
（４）接地面を前記導通チャネルの下に形成するステップをさらに含む、上記（１）ないし（３）のいずれか１つに記載の方法。
（５）前記注入ステップと前記拡散ステップがハロ（halo）不純物構造を形成する、上記（２）に記載の方法。
（６）前記注入ステップと前記拡散ステップが延長部不純物構造を形成する、上記（２）に記載の方法。
（７）前記注入ステップと前記拡散ステップが繰り返されて前記ハロ不純物構造に隣接する延長部不純物構造を形成する、上記（５）に記載の方法。
（８）トランジスタの導通チャネルに隣接して形成されたポリシリコン・シードに不純物を注入するステップと、
前記不純物を前記導通チャネルへ拡散するステップと
を含むトランジスタを製造する方法。
（９）前記注入ステップと前記拡散ステップがハロ不純物構造を形成する、上記（８）に記載の方法。
（１０）前記注入ステップと前記拡散ステップが延長部不純物構造を形成する、上記（８）に記載の方法。
（１１）前記注入ステップと前記拡散ステップが繰り返されて前記ハロ不純物構造に隣接した延長部不純物構造を形成する、上記（９）に記載の方法。
（１２）前記導通チャネル上のゲート構造をアンダーカットするステップと、
前記アンダーカットに前記ポリシリコン・シードを形成するステップと
をさらに含む、上記（８）に記載の方法。
（１３）トランジスタの導通チャネルに隣接して形成されたポリシリコン・シードと、
コンタクトを形成するため前記ポリシリコン・シードからエピタキシャル成長させたポリシリコン・ソース／ドレイン領域と
を備えた半導体デバイス。
（１４）前記ポリシリコン・シードからの不純物の拡散によって決定される形状を有する前記導通チャネル中の不純物構造をさらに備える、上記（１３）に記載の半導体デバイス。
【００３０】
【図面の簡単な説明】
【図１】本発明による電界効果トランジスタの製造における初期段階の断面図である。
【図２】製造プロセスを示す本発明による電界効果トランジスタの製造における中間段階の断面図である。
【図３】製造プロセスを示す本発明による電界効果トランジスタの製造における中間段階の断面図である。
【図４】製造プロセスを示す本発明による電界効果トランジスタの製造における中間段階の断面図である。
【図５】製造プロセスを示す本発明による電界効果トランジスタの製造における中間段階の断面図である。
【図６】製造プロセスを示す本発明による電界効果トランジスタの製造における中間段階の断面図である。
【図７】本発明によるほぼ完成したトランジスタの断面図である。
【符号の説明】
１０  ゲート構造
１２  チップまたはウエハ
１２ａ  埋め込み酸化物層
１２ｂ  シリコン層
１２ｃ  薄い酸化物層
１２ｄ  ＳＯＩ層
１４  上方領域
１６  ゲート用酸化物または他の誘電体あるいは複合体の薄い層
１８  ゲート・ポリシリコン層
２０  キャップ層
２２  側壁
３０  ゲート構造
４０  ポリシリコン層
５０  ポリシリコン領域
５２  酸化物リセス
５６  ハロ構造
５８  延長部構造
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004106231.tif 000008