(57)【特許請求の範囲】
【請求項１】
クロック信号とリセット信号とに基づいて、複数の出力信号から選択し選択信号として出力する選択信号生成部と、
電源投入に基づいて電源投入検出信号の出力を開始し、前記リセット信号が入力されるまで該電源投入検出信号を出力する電源投入検出回路と、
前記電源投入検出信号が出力されている間、前記複数の出力信号を所定レベルにクランプするクランプ回路と
を備えたことを特徴とする選択信号生成回路。
【請求項２】
クロック信号とリセット信号とに基づいて、複数の出力信号から選択し選択信号として出力する選択信号生成部と、
電源投入に基づいて第一の電源投入検出信号を出力し、前記リセット信号に基づいて第二の電源投入検出信号を出力する電源投入検出回路と、
前記第一の電源投入検出信号に基づいて前記複数の出力信号を所定レベルにクランプし、前記第二の電源投入検出信号に基づいて該複数の出力信号のクランプを解除するクランプ回路と
を備えたことを特徴とする選択信号生成回路。
【請求項３】
前記信号生成部は、マスタ段のラッチ回路と、スレーブ段のラッチ回路から構成される複数のフリップフロップ回路を環状に接続するとともに、各フリップフロップ回路から前記出力信号を出力する構成とし、前記クランプ回路は、前記フリップフロップ回路の出力段に設けられて、前記電源投入検出信号に基づいて前記出力信号のいずれか一つを前記選択信号としてクランプし、その他を非選択信号としてクランプすることを特徴とする請求項１乃至２のいずれかに記載の選択信号生成回路。
【請求項４】
前記信号生成部は、
前記クロック信号及びリセット信号の入力に基づいてカウントアップ動作を行うカウンタと、
前記カウンタの出力信号をラッチする第一のフリップフロップ回路と、
前記フリップフロップ回路の出力信号をデコードするデコーダと、
前記デコーダの出力信号をラッチして出力する第二のフリップフロップ回路とから構成し、
前記クランプ回路は、前記第二のフリップフロップ回路の出力段に設けられて、前記電源投入検出信号に基づいて前記出力信号をすべて非選択信号にクランプすることを特徴とする請求項１乃至２のいずれかに記載の選択信号生成回路。
【請求項５】
前記電源投入検出回路は、マスタ段のラッチ回路と、スレーブ段のラッチ回路とからなるフリップフロップ回路で構成し、前記マスタ段のラッチ回路の入力端子と、前記スレーブ段のラッチ回路出力端子とを容量を介して高電位側電源に接続し、前記マスタ段のラッチ回路の出力端子と、前記スレーブ段のラッチ回路の入力端子とを容量を介して低電位側電源に接続したことを特徴とする請求項１乃至３のいずれかに記載の選択信号生成回路。
【請求項６】
前記電源投入検出回路は、マスタ段のラッチ回路と、スレーブ段のラッチ回路とからなるフリップフロップ回路で構成し、前記マスタ段のラッチ回路の入力端子と、前記スレーブ段のラッチ回路の出力端子とを容量を介して高電位側電源に接続し、前記マスタ段のラッチ回路の出力端子と、前記スレーブ段のラッチ回路の入力端子とを容量を介して低電位側電源に接続し、前記フリップフロップ回路を直列に複数段接続して、前記リセット信号の入力から所定時間の間電源投入検出信号を維持することを特徴とする請求項４記載の選択信号生成回路。
【請求項７】
前記クランプ回路は、
前記選択信号を出力するフリップフロップ回路の出力信号と、前記電源投入検出信号が入力されるＮＡＮＤ回路と、
前記非選択信号を出力するフリップフロップ回路の出力信号と、前記電源投入検出信号が入力されるＮＯＲ回路と
から構成したことを特徴とする請求項１乃至３のいずれかに記載の選択信号生成回路。
【請求項８】
前記クランプ回路は、
前記非選択信号を出力するスレーブ段のラッチ回路を、順方向側のＮＡＮＤ回路と、帰還用のインバータ回路とで構成し、前記ＮＡＮＤ回路に前記電源投入検出信号を入力するとともに、前記電源投入検出信号により前記帰還用のインバータ回路を不活性化し、
前記選択信号を出力するスレーブ段のラッチ回路を、順方向側のＮＯＲ回路と、帰還用のインバータ回路とで構成し、前記ＮＯＲ回路に前記電源投入検出信号を入力するとともに、前記電源投入検出信号により前記帰還用のインバータ回路を不活性化することを特徴とする請求項１乃至３のいずれかに記載の選択信号生成回路。
【請求項９】
請求項１乃至８に記載された選択信号生成回路から出力される選択信号に基づいて、接続する信号線を選択することを特徴とするバス選択回路。
【請求項１０】
請求項１乃至８に記載された選択信号生成回路から出力される選択信号に基づいて、メモリセルを選択することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、クロック信号に基づいて複数の信号線の中から一つの信号線を選択するための選択信号を生成するバス選択回路に使用されるシフトレジスタ、あるいは半導体記憶装置においてワード線を選択するための選択信号を生成するパイプライン処理回路等の選択信号生成回路に関するものである。
【０００２】
近年、種々の半導体集積回路装置では、その動作速度の高速化及び高集積化が益々進んでいる。このため、選択信号生成回路に使用されるシフトレジスタあるいはパイプライン処理回路等においても、動作速度の高速化を図りながら誤動作を防止し、かつ高集積化を図ることが必要となっている。
【０００３】
【従来の技術】
（第一の従来例）
図１７は、相補クロック信号ＣＫ，ＸＣＫに基づいて、複数の信号線の中から一本の信号線を選択するための出力信号Ｑ０〜Ｑ３を出力するシフトレジスタを示し、図１８はその動作を示すタイミング波形図を示す。
【０００４】
図１７及び図１８において、ＭＱ０〜ＭＱ３はこのシフトレジスタのマスタ段の出力信号であり、ＳＱ０〜ＳＱ３はスレーブ段の出力信号であり、ＸＲはリセット信号である。
【０００５】
このようなシフトレジスタは、電源投入時にマスタ段の出力信号ＭＱ０〜ＭＱ３、スレーブ段の出力信号ＳＱ０〜ＳＱ３及び出力信号Ｑ０〜Ｑ３は不定となる。
【０００６】
出力信号Ｑ０〜Ｑ３を初期化するために、Ｌレベルのリセット信号ＸＲが入力されると、クロック信号ＣＫがＬレベルとなり、クロック信号ＸＣＫがＨレベルとなったとき、マスタ段が初期化されて、出力信号ＭＱ３だけがＨレベルとなる。
【０００７】
次いで、クロック信号ＣＫがＨレベルとなり、クロック信号ＸＣＫがＬレベルとなったとき、スレーブ段及び出力信号Ｑ０〜Ｑ３が初期化されて、出力信号Ｑ０〜Ｑ３のうちＱ３だけがＨレベルとなる。
【０００８】
その後、クロック信号ＣＫが立ち上がる毎に、Ｈレベルとなる出力信号がＱ０〜Ｑ３の順番で移動する。
上記のようなシフトレジスタでは、電源投入時からリセット信号ＸＲが入力されるまでの間、出力信号Ｑ０〜Ｑ３が不定となるため、信号線の多重選択によるバスコンフリクトが発生するおそれがある。
【０００９】
すると、信号線に接続された回路間で貫通電流が流れ、システムの劣化を招くおそれがある。
（第二の従来例）
図１９には、電源投入検出信号Ｇに基づいて出力信号Ｑ０〜Ｑ３をリセット可能としたシフトレジスタを示す。
【００１０】
電源投入検出信号Ｇは、図２０に示す電源投入検出回路で生成され、図２１に電源投入時のタイミングチャートを示す。
図２０に示す電源投入検出回路は、複数段のインバータ回路１ａ〜１ｇが直列に接続され、初段のインバータ回路１ａの入力端子には電源Ｖssが入力され、最終段のインバータ回路１ｇの出力信号は、ワンショットパルス発生回路２に入力される。
【００１１】
また、ノードＡ、ノードＣ、ノードＥには電源Ｖssとの間に容量Ｃ１，Ｃ３，Ｃ５が接続され、ノードＢ、ノードＤには電源Ｖccとの間に容量Ｃ２，Ｃ４が接続されている。
【００１２】
このように構成された電源投入検出回路では、電源Ｖcc，Ｖssの投入に基づいて、電源Ｖccレベルが徐々に上昇すると、ノードＡは容量Ｃ１の動作により電源Ｖssレベルに維持された後、インバータ回路１ａの出力信号に基づいて容量Ｃ１が充電されて、ノードＡは電源Ｖccレベルとともに上昇する。
【００１３】
ノードＢは、電源Ｖcc，Ｖssの投入に基づいて、容量Ｃ２の動作により電源Ｖccレベルとともに上昇し、ノードＡの立ち上がりに基づくインバータ回路１ｂの出力信号により、Ｌレベルとなる。
【００１４】
ノードＣは、電源Ｖcc，Ｖssの投入に基づいて、容量Ｃ３の動作により電源Ｖssレベルに維持され、ノードＢの立ち下がりに基づくインバータ回路１ｃの出力信号により、容量Ｃ３が充電されて、Ｈレベルに立ち上がる。
【００１５】
ノードＤは、電源Ｖcc，Ｖssの投入に基づいて、容量Ｃ４の動作により電源Ｖccレベルとともに上昇し、ノードＣの立ち上がりに基づくインバータ回路１ｄの出力信号により、Ｌレベルに立ち下がる。
【００１６】
ノードＥは、電源Ｖcc，Ｖssの投入に基づいて、容量Ｃ５の動作により電源Ｖssレベルに維持され、ノードＤの立ち下がりに基づくインバータ回路１ｅの出力信号により、容量Ｃ５が充電されて、Ｈレベルに立ち上がる。
【００１７】
ノードＦは、電源Ｖccの投入から、インバータ回路１ａ〜１ｇのオン抵抗と各容量Ｃ１〜Ｃ５との時定数と、電源Ｖccの立ち上がり速度とで決定される遅延時間後にＬレベルからＨレベルに立ち上がる。
【００１８】
そして、ワンショットパルス回路２は、ノードＦの立ち上がりに基づいて所定時間Ｈレベルとなるワンショットパルスを電源投入検出信号Ｇとして出力する。図１９に示すシフトレジスタでは、電源投入後、リセット信号ＸＲの入力に先立って電源投入検出信号Ｇが入力されると、マスタ段の出力信号ＭＱ０〜ＭＱ３及びスレーブ段の出力信号ＳＱ０〜ＳＱ３がリセットされる。
【００１９】
従って、図２２に示すように、電源投入検出信号Ｇの入力に基づいて、マスタ段の出力信号ＭＱ０〜ＭＱ３は、ＭＱ３だけがＨレベルとなり、スレーブ段の出力信号ＳＱ０〜ＳＱ３はＳＱ３だけがＬレベルとなり、出力信号Ｑ０〜Ｑ３はＱ３だけがＨレベルとなる。
（第三の従来例）
図２３は、電源投入検出信号に基づいて、出力信号Ｑ０〜Ｑ３をリセット可能としたシフトレジスタの別の従来例を示す。
【００２０】
図２３に示すシフトレジスタは、図１７に示すシフトレジスタと同一構成であり、クロック信号ＣＫ，ＸＣＫに代えて、クロック信号ＣＫ１，ＸＣＫ１が入力され、リセット信号ＸＲに代えて、リセット信号ＸＲ１が入力されている。
【００２１】
図２４は、クロック信号ＣＫ１，ＸＣＫ１及びリセット信号ＸＲ１を生成する回路を示す。この回路には、第一の従来例と同様なクロック信号ＣＫと、リセット信号ＸＲが入力されるとともに、電源投入検出信号Ｇ，Ｈが入力される。
【００２２】
電源投入検出信号Ｇ，Ｈを生成する電源投入検出回路を図２５に示し、その動作を示すタイミング波形図を図２６に示す。この電源投入検出回路は、図２０に示す電源投入検出回路のノードＦに第一及び第二のワンショットパルス回路３ａ，３ｂを接続したものである。
【００２３】
第一のワンショットパルス回路３ａは、図２０に示すワンショットパルス回路２と同様な構成であり、同様な電源投入検出信号Ｇを出力する。第二のワンショットパルス回路３ｂは、電源投入検出信号Ｇと同時に立ち上がり、電源投入検出信号Ｇより遅れて立ち下がるワンショットパルス信号Ｈを出力する。
【００２４】
図２４に示す回路では、電源投入検出信号ＧがＨレベルとなると、入力されるクロック信号ＣＫに関わらずＬレベルのクロック信号ＣＫ１を出力する。また、電源投入検出信号ＨがＨレベルとなると、入力されるクロック信号ＣＫが無効化されるとともに、入力されるリセット信号ＸＲに関わらず、Ｈレベルのリセット信号ＸＲ１が出力される。
【００２５】
従って、この従来例では、図２７に示すように、電源投入検出信号Ｇ，Ｈに基づいて入力されるＬレベルのクロック信号ＣＫ１及びリセット信号ＸＲ１に基づいて、まずマスタ段の出力信号ＭＱ０〜ＭＱ３がリセットされ、次いでクロック信号ＣＫ１の立ち上がりに基づいて、スレーブ段の出力信号ＳＱ０〜ＳＱ３及び出力信号Ｑ０〜Ｑ３がリセットされる。
（第四の従来例）
図２８は、第四の従来例を示すシフトレジスタであり、図２９はその動作を示すタイミング波形図である。
【００２６】
このシフトレジスタは、出力信号ＭＱ０〜ＭＱ２を出力するマスタ段のラッチ回路ＭＬ０〜ＭＬ２を構成する順方向側インバータ回路の入力端子は、容量Ｃを介して電源Ｖccに接続され、出力端子が容量Ｃを介して電源Ｖssに接続されている。
【００２７】
また、ラッチ回路ＭＬ０〜ＭＬ２の順方向側インバータ回路を構成するＰチャネルＭＯＳトランジスタの負荷駆動能力は、同インバータ回路を構成するＮチャネルＭＯＳトランジスタの負荷駆動能力より小さくなるように設定されている。
【００２８】
従って、電源投入時には、マスタ段の出力信号ＭＱ０〜ＭＱ２はＬレベルにリセットされる。
出力信号ＭＱ３を出力するマスタ段のラッチ回路ＭＬ３を構成する順方向側インバータ回路の入力端子は、容量Ｃを介して電源Ｖssに接続され、出力端子が容量Ｃを介して電源Ｖccに接続されている。
【００２９】
また、ラッチ回路ＭＬ３の順方向側インバータ回路を構成するＰチャネルＭＯＳトランジスタの負荷駆動能力は、同インバータ回路を構成するＮチャネルＭＯＳトランジスタの負荷駆動能力より大きくなるように設定されている。
【００３０】
従って、電源投入時には、マスタ段の出力信号ＭＱ３はＨレベルにリセットされる。
出力信号ＳＱ０〜ＳＱ２を出力するスレーブ段のラッチ回路ＳＬ０〜ＳＬ２を構成する順方向側インバータ回路の入力端子は、容量Ｃを介して電源Ｖssに接続され、出力端子が容量Ｃを介して電源Ｖccに接続されている。
【００３１】
また、ラッチ回路ＳＬ０〜ＳＬ２の順方向側インバータ回路を構成するＰチャネルＭＯＳトランジスタの負荷駆動能力は、同インバータ回路を構成するＮチャネルＭＯＳトランジスタの負荷駆動能力より大きくなるように設定されている。
【００３２】
従って、電源投入時には、スレーブ段の出力信号ＳＱ０〜ＳＱ２はＨレベルにリセットされる。
出力信号ＳＱ３を出力するスレーブ段のラッチ回路ＳＬ３を構成する順方向側インバータ回路の入力端子は、容量Ｃを介して電源Ｖccに接続され、出力端子が容量Ｃを介して電源Ｖssに接続されている。
【００３３】
また、ラッチ回路ＳＬ３の順方向側インバータ回路を構成するＰチャネルＭＯＳトランジスタの負荷駆動能力は、同インバータ回路を構成するＮチャネルＭＯＳトランジスタの負荷駆動能力より小さくなるように設定されている。
【００３４】
従って、電源投入時には、スレーブ段の出力信号ＳＱ３はＬレベルにリセットされる。
このような動作により、電源の投入に基づいて、出力信号Ｑ３だけがＨレベルとなるようにリセットされる。
（第五の従来例）
図３０は、クロック信号ＣＫに基づいて、複数の信号線の中から一本の信号線を選択するための出力信号Ｑ０〜Ｑ７を出力するパイプライン処理回路を示す。
【００３５】
カウンタ４は、Ｌレベルのリセット信号ＸＲが入力されると、クロック信号ＣＫの立ち上がりに基づいて、出力信号Ｂ０〜Ｂ２をカウントアップする。カウンタ４の出力信号Ｂ０〜Ｂ２はフリップフロップ回路５ａにそれぞれ入力され、そのフリップフロップ回路５ａの出力信号Ｃ０〜Ｃ２がデコーダ６に出力される。
【００３６】
デコーダ６は、３ビットの入力信号Ｃ０〜Ｃ２をデコードして、いずれか一つがＨレベルとなる８ビットの出力信号Ｄ０〜Ｄ７をフリップフロップ回路５ｂにそれぞれ出力する。そして、フリップフロップ回路５ｂから出力信号Ｑ０〜Ｑ７が出力される。
【００３７】
フリップフロップ回路５ａ，５ｂは、図３１に示すように、マスタ段とスレーブ段のラッチ回路から構成され、クロック信号ＣＫに基づいて、入力信号Ｄを順次転送して、出力信号Ｑとして出力する。
【００３８】
上記のように構成されたパイプライン処理回路は、図３２に示すように、Ｌレベルのリセット信号ＸＲが入力された状態で、クロック信号ＣＫがＨレベルに立ち上がると、カウンタ４のカウントアップ動作が開始され、以降クロック信号ＣＫが立ち上がる度にカウントアップされた出力信号Ｂ０〜Ｂ２が出力される。
【００３９】
フリップフロップ回路５ａは、カウンタ４から出力信号Ｂ０〜Ｂ２が出力された後、クロック信号ＣＫの立ち上がりに基づいて、カウンタ４の出力信号Ｂ０〜Ｂ２をラッチした出力信号Ｃ０〜Ｃ２を出力する。
【００４０】
デコーダ６は、フリップフロップ回路５ａの出力信号Ｃ０〜Ｃ２をデコードして、出力信号Ｄ０〜Ｄ７を出力する。そして、フリップフロップ回路５ｂはクロック信号ＣＫの立ち上がりに基づいてデコーダ６の出力信号Ｄ０〜Ｄ７をラッチして、出力信号Ｑ０〜Ｑ７として出力する。
【００４１】
このようなパイプライン処理回路は、電源投入からＬレベルのリセット信号ＸＲが入力されるまで、カウンタ４の出力信号Ｂ０〜Ｂ２、フリップフロップ回路５ａの出力信号Ｃ０〜Ｃ２、デコーダ６の出力信号Ｄ０〜Ｄ７及びフリップフロップ回路５ｂの出力信号Ｑ０〜Ｑ７は不定となる。
【００４２】
また、リセット信号ＸＲが入力された後も、クロック信号ＣＫの２周期が経過するまで、出力信号Ｑ０〜Ｑ７は不定となる。
従って、出力信号Ｑ０〜Ｑ７により信号線の多重選択によるバスコンフリクトが発生するおそれがある。
（第六の従来例）
図３３は、第六の従来例を示す。この従来例は、第五の従来例に対し、電源投入検出信号に基づいて出力信号Ｑ０〜Ｑ７をリセットする機能を備えたものである。
【００４３】
図３３において、デコーダ６は、第五の従来例と同様である。カウンタ４及びフリップフロップ回路７ａ，７ｂには図２０に示す電源投入検出回路から出力される電源投入検出信号Ｇが入力される。
【００４４】
カウンタ４は、電源投入検出信号Ｇに基づいて、出力信号Ｂ０〜Ｂ２をオール０にリセットする。
フリップフロップ回路７ａ，７ｂは、図３４に示すように、Ｈレベルの電源投入検出信号Ｇの入力に基づいて、マスタ段の出力信号ＭＱ０がＨレベルにリセットされるとともに、スレーブ段の出力信号ＳＱ０がＨレベルにリセットされる。
【００４５】
従って、フリップフロップ回路７ａ，７ｂの出力信号Ｃ０〜Ｃ２、Ｑ０〜Ｑ７は、電源投入検出信号Ｇに基づいてすべてＬレベルにリセットされる。
このように構成されたパイプライン処理回路では、図３５に示すように、電源投入検出信号Ｇに基づいてカウンタ４の出力信号Ｂ０〜Ｂ２がオール０にリセットされ、フリップフロップ回路７ａの出力信号Ｃ０〜Ｃ２がオール０にリセットされ、フリップフロップ回路７ａの出力信号Ｃ０〜Ｃ２に基づいて、デコーダ６の出力信号Ｄ０〜Ｄ７がオール０にリセットされ、フリップフロップ回路７ｂの出力信号Ｑ０〜Ｑ７がオール０にリセットされる。
【００４６】
このような動作により、電源投入検出信号Ｇが入力された後は、出力信号Ｑ０〜Ｑ７がオール０にリセットされるので、信号線の多重選択によるバスコンフリクトが防止される。
【００４７】
【発明が解決しようとする課題】
第一の従来例のシフトレジスタ及び第五の従来例のパイプライン処理回路では、信号線の多重選択によるバスコンフリクトの発生を防止することができない。
【００４８】
第二の従来例のシフトレジスタでは、電源投入検出信号Ｇが入力されるタイミングは、電源投入検出回路を構成するインバータ回路のオン抵抗とインバータ回路の出力端子に接続された容量とで設定される時定数と、電源Ｖccのスルーレート（立ち上がり速度）とに基づいて決定される。
【００４９】
すると、電源Ｖccのスルーレートが回路設計時の想定速度より大きい場合には、電源Ｖccが所定レベルに達する前に電源投入検出信号Ｇが出力されてしまい、リセット動作が正常に行われない。
【００５０】
従って、電源投入動作に一定の制限が必要となり、その制限を外れるとリセット動作に誤動作が発生するという問題点がある。
また、第一の従来例に対し、電源投入検出信号Ｇに基づいて開閉される転送ゲートが追加され、さらにマスタ段及びスレーブ段のラッチ回路の入力端子に充放電回路が追加して接続されている。
【００５１】
従って、素子数の増大により回路面積が増大するとともに、ラッチ回路に対する負荷容量も増大して、動作速度も低下するという問題点がある。
第三の従来例は、第二の従来例と同様な電源投入検出回路で生成される電源投入検出信号Ｇ，Ｈを使用するため、第二の従来例と同様に、電源投入動作に一定の制限が必要となり、その制限を外れるとリセット動作に誤動作が発生するという問題点がある。
【００５２】
第四の従来例のシフトレジスタでは、マスタ段及びスレーブ段の各ラッチ回路の出力端子にそれぞれ容量が接続されている。従って、回路面積が増大するとともに、通常動作時に各ラッチ回路の負荷容量が増大して、動作速度が低下するという問題点がある。
【００５３】
第六の従来例のパイプライン処理回路では、第二の従来例と同様な電源投入検出回路で生成される電源投入検出信号Ｇを使用するため、第二の従来例と同様に、電源投入動作に一定の制限が必要となり、その制限を外れるとリセット動作に誤動作が発生するという問題点がある。
【００５４】
また、フリップフロップ回路７ａ，７ｂの素子数が増大して、回路面積が増大するという問題点がある。
この発明の目的は、動作速度の高速化を図りながら誤動作を防止し、かつ高集積化を図り得る選択信号生成回路を提供することにある。
【００５５】
【課題を解決するための手段】
図１は本発明の原理説明図である。すなわち、電源投入検出回路３１は、電源が投入されてからリセット信号ＸＲが入力されるまで電源投入検出信号Ｘを出力し、選択信号生成部３２は、クランプ回路３３の動作により、前記電源投入検出信号Ｘの入力に基づいて出力信号Ｑ０〜Ｑｎを所定レベルにクランプする。リセット信号ＸＲが入力されると、クランプ回路３３の動作が解除されて、クロック信号ＣＫに基づいて出力信号Ｑ０〜Ｑｎから選択信号が選択されて出力される。
【００５６】
【発明の実施の形態】
（第一の実施の形態）
図２は、バス選択回路の一例を示す。第一の回路１１は４ビットの入出力端子を備え、各入出力端子が４ビットのメインバスＭＢにそれぞれ接続されている。
【００５７】
第二の回路１２ａは、４ビットの入出力端子を備え、各入出力端子が４ビットのローカルバスＬＢ１〜ＬＢ４のいずれかのビットに接続されている。
また、第三〜第五の回路１２ｂ〜１２ｄも同様に各入出力端子が４ビットのローカルバスＬＢ１〜ＬＢ４のいずれかのビットに接続されている。
【００５８】
各ローカルバスＬＢ１〜ＬＢ４は、それぞれ選択回路１３ａ〜１３ｄを介して、前記メインバスＭＢのいずれかのビットに接続される。
前記選択回路１３ａ〜１３ｄには、選択信号生成回路１４から選択信号が入力され、その選択信号に基づいて各ローカルバスＬＢ１〜ＬＢ４の中のいずれかの１ビットを前記メインバスＭＢに接続する。
【００５９】
前記選択信号生成回路１４の具体的構成を図３に従って説明する。この選択信号生成回路１４は、４ビットの出力信号Ｑ０〜Ｑ３を選択信号として出力するシフトレジスタで構成される。
【００６０】
リセット信号ＸＲは、ＮＡＮＤ回路１５ａ〜１５ｃに入力され、インバータ回路１７ａを介してＮＯＲ回路１６ａに入力される。前記ＮＡＮＤ回路１５ａには、前記出力信号Ｑ３が入力される。
【００６１】
前記ＮＡＮＤ回路１５ａの出力信号は転送ゲート１８ａを介してマスタ段のラッチ回路Ｌ１に入力される。またラッチ回路Ｌ１の帰還用インバータ回路の出力信号は、転送ゲート１８ｂを介して順方向インバータ回路の入力端子に入力される。
【００６２】
前記ラッチ回路Ｌ１の出力信号ＭＱ０は、転送ゲート１８ｃを介してスレーブ段のラッチ回路Ｌ２に入力される。また、ラッチ回路Ｌ２の帰還用インバータ回路の出力信号は、転送ゲート１８ｄを介して順方向インバータ回路の入力端子に入力される。
【００６３】
前記ラッチ回路Ｌ２の出力信号ＳＱ０は、ＮＯＲ回路１６ｂに入力され、そのＮＯＲ回路１６ｂから前記出力信号Ｑ０が出力される。
クロック信号ＣＫは、転送ゲート１８ａ，１８ｄのＰチャネル側ゲートと、転送ゲート１８ｂ，１８ｃのＮチャネル側ゲートに入力される。また、クロック信号ＣＫの相補信号であるクロック信号ＸＣＫは、転送ゲート１８ａ，１８ｄのＮチャネル側ゲートと、転送ゲート１８ｂ,１８ｃのＰチャネル側ゲートに入力される。
【００６４】
前記出力信号Ｑ０は、前記ＮＡＮＤ回路１５ｂに入力される。前記ＮＡＮＤ回路１５ｂの出力信号は転送ゲート１８ｅを介してマスタ段のラッチ回路Ｌ３に入力される。またラッチ回路Ｌ３の帰還用インバータ回路の出力信号は、転送ゲート１８ｆを介して順方向インバータ回路の入力端子に入力される。
【００６５】
前記ラッチ回路Ｌ３の出力信号ＭＱ１は、転送ゲート１８ｇを介してスレーブ段のラッチ回路Ｌ４に入力される。またラッチ回路Ｌ４の帰還用インバータ回路の出力信号は、転送ゲート１８ｈを介して順方向インバータ回路の入力端子に入力される。
【００６６】
前記ラッチ回路Ｌ４の出力信号ＳＱ１は、ＮＯＲ回路１６ｃに入力され、そのＮＯＲ回路１６ｃから前記出力信号Ｑ１が出力される。
クロック信号ＣＫは、転送ゲート１８ｅ，１８ｈのＰチャネル側ゲートと、転送ゲート１８ｆ，１８ｇのＮチャネル側ゲートに入力される。また、クロック信号ＣＫの相補信号であるクロック信号ＸＣＫは、転送ゲート１８ｅ，１８ｈのＮチャネル側ゲートと、転送ゲート１８ｆ，１８ｇのＰチャネル側ゲートに入力される。
【００６７】
前記出力信号Ｑ１は、前記ＮＡＮＤ回路１５ｃに入力される。前記ＮＡＮＤ回路１５ｃの出力信号は転送ゲート１８ｉを介してマスタ段のラッチ回路Ｌ５に入力される。またラッチ回路Ｌ５の帰還用インバータ回路の出力信号は、転送ゲート１８ｊを介して順方向インバータ回路の入力端子に入力される。
【００６８】
前記ラッチ回路Ｌ５の出力信号ＭＱ２は、転送ゲート１８ｋを介してスレーブ段のラッチ回路Ｌ６に入力される。またラッチ回路Ｌ６の帰還用インバータ回路の出力信号は、転送ゲート１８ｍを介して順方向インバータ回路の入力端子に入力される。
【００６９】
前記ラッチ回路Ｌ６の出力信号ＳＱ２は、ＮＯＲ回路１６ｄに入力され、そのＮＯＲ回路１６ｄから前記出力信号Ｑ２が出力される。
クロック信号ＣＫは、転送ゲート１８ｉ，１８ｍのＰチャネル側ゲートと、転送ゲート１８ｊ，１８ｋのＮチャネル側ゲートに入力される。また、クロック信号ＣＫの相補信号であるクロック信号ＸＣＫは、転送ゲート１８ｉ，１８ｍのＮチャネル側ゲートと、転送ゲート１８ｊ，１８ｋのＰチャネル側ゲートに入力される。
【００７０】
前記出力信号Ｑ２は、前記ＮＯＲ回路１６ａに入力される。前記ＮＯＲ回路１６ａの出力信号は転送ゲート１８ｎを介してマスタ段のラッチ回路Ｌ７に入力される。またラッチ回路Ｌ７の帰還用インバータ回路の出力信号は、転送ゲート１８ｏを介して順方向インバータ回路の入力端子に入力される。
【００７１】
前記ラッチ回路Ｌ７の出力信号ＭＱ３は、転送ゲート１８ｐを介してスレーブ段のラッチ回路Ｌ８に入力される。またラッチ回路Ｌ８の帰還用インバータ回路の出力信号は、転送ゲート１８ｑを介して順方向インバータ回路の入力端子に入力される。
【００７２】
前記ラッチ回路Ｌ８の出力信号ＳＱ３は、ＮＡＮＤ回路１５ｄに入力され、そのＮＡＮＤ回路１５ｄから前記出力信号Ｑ３が出力される。
クロック信号ＣＫは、転送ゲート１８ｎ，１８ｑのＰチャネル側ゲートと、転送ゲート１８ｏ，１８ｐのＮチャネル側ゲートに入力される。また、クロック信号ＣＫの相補信号であるクロック信号ＸＣＫは、転送ゲート１８ｎ，１８ｑのＮチャネル側ゲートと、転送ゲート１８ｏ，１８ｐのＰチャネル側ゲートに入力される。
【００７３】
前記ＮＯＲ回路１６ｂ〜１６ｄには、電源投入検出信号Ｍが入力され、前記ＮＡＮＤ回路１５ｄには電源投入検出信号Ｌが入力される。
前記電源投入検出信号Ｍ，Ｌを生成する電源投入検出回路を図４に従って説明する。
【００７４】
リセット信号ＸＲはＮＡＮＤ回路１５ｅに入力され、そのＮＡＮＤ回路１５ｅの出力信号はインバータ回路１７ｂ及び転送ゲート１８ｒを介してマスタ段のラッチ回路Ｌ９に入力される。
【００７５】
前記ラッチ回路Ｌ９の入力端子は、容量Ｃ１を介して電源Ｖccに接続され、ラッチ回路Ｌ９の出力端子であるノードＪは容量Ｃ２を介して電源Ｖssに接続される。また、ラッチ回路Ｌ９の帰還用インバータ回路の出力信号は転送ゲート１８ｓを介して順方向インバータ回路の入力端子に入力される。
【００７６】
前記ノードＪは、転送ゲート１８ｔを介してスレーブ段のラッチ回路Ｌ１０の入力端子に接続され、その入力端子は容量Ｃ３を介して電源Ｖssに接続される。前記ラッチ回路Ｌ１０の出力端子であるノードＫは、容量Ｃ４を介して電源Ｖccに接続される。
【００７７】
また、ラッチ回路Ｌ１０の帰還用インバータ回路の出力信号は転送ゲート１８ｕを介して順方向インバータ回路の入力端子に入力される。
前記ラッチ回路Ｌ１０の出力信号は、２段のインバータ回路１７ｃ，１７ｄを介して前記電源投入検出信号Ｍとして出力され、３段のインバータ回路１７ｃ，１７ｄ，１７ｅを介して前記電源投入検出信号Ｌとして出力される。前記電源投入検出信号Ｍは、ＮＡＮＤ回路１５ｅに入力される。
【００７８】
次に、上記のように構成されたシフトレジスタの動作を図５に従って説明する。
電源Ｖcc，Ｖssの投入に基づいて、図４に示す電源投入検出回路では、容量Ｃ１，Ｃ２の動作によりノードＪはＬレベルとなり、容量Ｃ３，Ｃ４の動作によりノードＫはＨレベルとなる。
【００７９】
すると、電源投入検出信号ＬはＬレベルに固定され、電源投入検出信号Ｍは電源Ｖccレベルの上昇とともに上昇して、Ｈレベルとなる。
図３に示すシフトレジスタでは、Ｈレベルの電源投入検出信号Ｍが入力されると、出力信号Ｑ０〜Ｑ２はＬレベルにクランプされ、Ｌレベルの電源投入検出信号Ｌが入力されると、出力信号Ｑ３は電源Ｖccレベルの上昇とともに上昇してＨレベルにクランプされる。
【００８０】
このとき、電源Ｖccレベルの上昇にともなって、クロック信号ＣＫ及びリセット信号ＸＲがＨレベルに維持されると、電源投入検出回路では転送ゲート１８ｒ，１８ｕが不導通となって、ノードＪ，Ｋが上記レベルに維持される。
【００８１】
また、シフトレジスタにおいて、転送ゲート１８ａ，１８ｄ，１８ｅ，１８ｈ，１８ｉ，１８ｍ，１８ｎ，１８ｑが不導通となり、ラッチ回路Ｌ１〜Ｌ８の出力信号ＭＱ０〜ＭＱ３、ＳＱ０〜ＳＱ３はすべて不定となる。
【００８２】
次いで、電源Ｖccが安定した後、クロック信号ＣＫとして所定周波数のパルス信号が入力され、Ｌレベルのリセット信号ＸＲが入力されると、クロック信号ＣＫの立下りに基づいてノードＪがＨレベルとなり、次いでクロック信号ＣＫの立ち上がりに基づいてノードＫがＬレベルとなる。すると、電源投入検出信号ＬはＨレベルとなり、同ＭはＬレベルとなり、電源投入検出信号Ｌ，Ｍによる出力信号Ｑ０〜Ｑ３のクランプは解除される。
【００８３】
また、クロック信号ＣＫ及びＬレベルのリセット信号ＸＲの入力に基づいて、ラッチ回路Ｌ１，Ｌ３，Ｌ５の出力信号ＭＱ０〜ＭＱ２はＬレベルにリセットされ、ラッチ回路Ｌ７の出力信号ＭＱ３はＨレベルにリセットされる。
【００８４】
次いで、クロック信号ＣＫの立ち上がり及び各出力信号ＭＱ０〜ＭＱ３に基づいて、ラッチ回路Ｌ２，Ｌ４，Ｌ６の出力信号ＳＱ０〜ＳＱ２がＨレベルとなり、ラッチ回路Ｌ８の出力信号ＳＱ３がＬレベルとなる。
【００８５】
次いで、リセット信号ＸＲがＨレベルに復帰した後、クロック信号ＣＫの立ち下りに基づいてマスタ段の出力信号ＭＱ０〜ＭＱ３が順次Ｈレベルとなり、クロック信号ＣＫの立ち上がりに基づいてスレーブ段の出力信号ＳＱ０〜ＳＱ３が順次Ｌレベルとなり、その出力信号ＳＱ０〜ＳＱ３に基づいて、出力信号Ｑ０〜Ｑ３が順次Ｈレベルとなる。
【００８６】
図６は、電源投入に基づいてクロック信号ＣＫがＬレベルに維持され、所定時間後に所定周波数のパルス信号が入力される場合を示す。
この場合にも、電源投入検出信号Ｌ，Ｍは同様にリセットされて出力信号Ｑ０〜Ｑ３は、Ｑ３のみがＨレベルとなるようにクランプされ、次いでクロック信号ＣＫが供給された後にＬレベルのリセット信号ＸＲが入力されると、図５に示す場合と同様に動作する。
【００８７】
図７は、電源投入に基づいてクロック信号ＣＫがＨレベルに維持されるとともに、リセット信号ＸＲがＬレベルに維持され、所定時間後にクロック信号ＣＫが所定周波数のパルス信号として入力される場合を示す。
【００８８】
この場合には、マスタ段の出力信号ＭＱ０〜ＭＱ３はクロック信号ＣＫの最初の立ち下りでリセットされ、スレーブ段の出力信号ＳＱ０〜ＳＱ３はクロック信号ＣＫの最初の立ち上がりでリセットされる。
【００８９】
また、電源投入検出信号Ｌ，Ｍはクロック信号ＣＫの最初の立ち上がりでリセットされて、出力信号Ｑ０〜Ｑ３のクランプを解除する。
次いで、リセット信号ＸＲがＨレベルになると、図５に示す場合と同様に動作する。
【００９０】
図８は、電源投入に基づいてクロック信号ＣＫがＬレベルに維持されるとともに、リセット信号ＸＲがＬレベルに維持され、所定時間後にクロック信号ＣＫが所定周波数のパルス信号として入力される場合を示す。
【００９１】
この場合には、マスタ段の出力信号ＭＱ０〜ＭＱ３は電源の投入に基づいてリセットされ、スレーブ段の出力信号ＳＱ０〜ＳＱ３はクロック信号ＣＫの最初の立ち上がりでリセットされる。
【００９２】
また、電源投入検出信号Ｌ，Ｍはクロック信号ＣＫの最初の立ち上がりでリセットされて、出力信号Ｑ０〜Ｑ３のクランプを解除する。
次いで、リセット信号ＸＲがＨレベルになると、図５に示す場合と同様に動作する。
【００９３】
上記のようなシフトレジスタで構成される選択信号生成回路１４では、次に示す作用効果を得ることができる。
（１）電源Ｖcc，Ｖssの投入に基づいて、出力信号Ｑ３をＨレベルとし、かつ出力信号Ｑ０〜Ｑ２をＬレベルにクランプし、リセット信号ＸＲが入力された後は、クロック信号ＣＫに基づいて出力信号Ｑ０〜Ｑ３のうちいずれか一つを順次Ｈレベルとすることができる。従って、選択回路１３ａ〜１３ｄによるメインバスＭＢ及びローカルバスＬＢの多重選択を防止して、バスコンフリクトの発生を未然に防止することができる。
（２）電源投入検出回路のマスタ段及びスレーブ段の入出力端子にのみ容量Ｃ１〜Ｃ４を設け、シフトレジスタには転送ゲート及び容量を追加する必要はないので、回路面積の増大を防止することができる。
（３）シフトレジスタに転送ゲート及び容量を追加する必要がないので、選択信号生成回路１４の動作速度の低下を防止することができる。
（４）電源投入に基づいて相補信号となる電源投入検出信号Ｌ，Ｍを、シフトレジスタの最終段のＮＯＲ回路１６ｂ〜１６ｄ及びＮＡＮＤ回路１５ｄに入力するので、電源投入に対し何ら制限を設けることなく、出力信号Ｑ０〜Ｑ３を確実にクランプすることができる。
【００９４】
図４に示す電源投入検出回路において、電源Ｖcc，Ｖssの投入に基づいて、ノードＪがＬレベルに、ノードＫがＨレベルになることを確実にするため、マスタ段を構成するラッチ回路Ｌ９の順方向インバータ回路と、スレーブ段を構成するラッチ回路Ｌ１０の帰還用インバータ回路とを構成するＰチャネルＭＯＳトランジスタの駆動能力を、当該インバータ回路のＮチャネルＭＯＳトランジスタより小さく設定する場合がある。
【００９５】
同時に、マスタ段を構成するラッチ回路Ｌ９の帰還用インバータ回路と、スレーブ段を構成するラッチ回路Ｌ１０の順方向インバータ回路とを構成するＰチャネルＭＯＳトランジスタの駆動能力を、当該インバータ回路のＮチャネルＭＯＳトランジスタより大きく設定する場合がある
（第二の実施の形態）
図９は、前記選択信号生成回路１４をシフトレジスタで構成した第二の実施の形態を示す。
【００９６】
同図において、電源投入検出信号Ｌ，Ｍは、第一の実施の形態と同様に、図４に示す電源投入検出回路で生成される信号である。
リセット信号ＸＲは、ＮＡＮＤ回路１５ｆ〜１５ｈに入力されるとともに、インバータ回路１７ｆを介してＮＯＲ回路１６ｅに入力される。
【００９７】
前記ＮＡＮＤ回路１５ｆの出力信号は、転送ゲート１９ａを介してマスタ段のラッチ回路Ｌ１１に入力され、そのラッチ回路Ｌ１１の出力信号ＭＱ０は転送ゲート１９ｂを介してＮＡＮＤ回路１５ｉに入力される。
【００９８】
前記ＮＡＮＤ回路１５ｉの出力信号は、インバータ回路１７ｇを介して前記転送ゲート１９ｂの出力信号が入力されるＮＡＮＤ回路１５ｉの入力端子に入力される。従って、ＮＡＮＤ回路１５ｉとインバータ回路１７ｇとでスレーブ段のラッチ回路Ｌ１２が構成され、そのラッチ回路Ｌ１２の出力信号ＳＱ０はインバータ回路１７ｈを介して出力信号Ｑ０として出力されるとともに、出力信号Ｑ０は前記ＮＡＮＤ回路１５ｇに入力される。
【００９９】
前記インバータ回路１７ｇを構成するＮチャネルＭＯＳトランジスタのソースは、ＮチャネルＭＯＳトランジスタＴr1を介して電源Ｖssに接続され、同トランジスタＴr1のゲート及び前記ＮＡＮＤ回路１５ｉには、前記電源投入検出信号Ｌが入力される。
【０１００】
クロック信号ＣＫは、転送ゲート１９ａのＰチャネル側ゲート及び転送ゲート１９ｂのＮチャネル側ゲートに入力され、クロック信号ＸＣＫは、転送ゲート１９ａのＮチャネル側ゲート及び転送ゲート１９ｂのＰチャネル側ゲートに入力される。
【０１０１】
前記ＮＡＮＤ回路１５ｇの出力信号は、転送ゲート１９ｃを介してマスタ段のラッチ回路Ｌ１３に入力され、そのラッチ回路Ｌ１３の出力信号ＭＱ１は転送ゲート１９ｄを介してＮＡＮＤ回路１５ｊに入力される。
【０１０２】
前記ＮＡＮＤ回路１５ｊの出力信号は、インバータ回路１７ｉを介して前記転送ゲート１９ｄの出力信号が入力されるＮＡＮＤ回路１５ｊの入力端子に入力される。従って、ＮＡＮＤ回路１５ｊとインバータ回路１７ｉとでスレーブ段のラッチ回路Ｌ１４が構成され、そのラッチ回路Ｌ１４の出力信号ＳＱ１はインバータ回路１７ｊを介して出力信号Ｑ１として出力されるとともに、出力信号Ｑ１は前記ＮＡＮＤ回路１５ｈに入力される。
【０１０３】
前記インバータ回路１７ｉを構成するＮチャネルＭＯＳトランジスタのソースは、ＮチャネルＭＯＳトランジスタＴr2を介して電源Ｖssに接続され、同トランジスタＴr2のゲート及び前記ＮＡＮＤ回路１５ｊには、前記電源投入検出信号Ｌが入力される。
【０１０４】
クロック信号ＣＫは、転送ゲート１９ｃのＰチャネル側ゲート及び転送ゲート１９ｄのＮチャネル側ゲートに入力され、クロック信号ＸＣＫは、転送ゲート１９ｃのＮチャネル側ゲート及び転送ゲート１９ｄのＰチャネル側ゲートに入力される。
【０１０５】
前記ＮＡＮＤ回路１５ｈの出力信号は、転送ゲート１９ｅを介してマスタ段のラッチ回路Ｌ１５に入力され、そのラッチ回路Ｌ１５の出力信号ＭＱ２は転送ゲート１９ｆを介してＮＡＮＤ回路１５ｋに入力される。
【０１０６】
前記ＮＡＮＤ回路１５ｋの出力信号は、インバータ回路１７ｋを介して前記転送ゲート１９ｆの出力信号が入力されるＮＡＮＤ回路１５ｋの入力端子に入力される。従って、ＮＡＮＤ回路１５ｋとインバータ回路１７ｋとでスレーブ段のラッチ回路Ｌ１６が構成され、そのラッチ回路Ｌ１６の出力信号ＳＱ２はインバータ回路１７ｍを介して出力信号Ｑ２として出力されるとともに、出力信号Ｑ２は前記ＮＯＲ回路１６ｅに入力される。
【０１０７】
前記インバータ回路１７ｋを構成するＮチャネルＭＯＳトランジスタのソースは、ＮチャネルＭＯＳトランジスタＴr3を介して電源Ｖssに接続され、同トランジスタＴr3のゲート及び前記ＮＡＮＤ回路１５ｋには、前記電源投入検出信号Ｌが入力される。
【０１０８】
クロック信号ＣＫは、転送ゲート１９ｅのＰチャネル側ゲート及び転送ゲート１９ｆのＮチャネル側ゲートに入力され、クロック信号ＸＣＫは、転送ゲート１９ｅのＮチャネル側ゲート及び転送ゲート１９ｆのＰチャネル側ゲートに入力される。
【０１０９】
前記ＮＯＲ回路１６ｅの出力信号は、転送ゲート１９ｇを介してマスタ段のラッチ回路Ｌ１７に入力され、そのラッチ回路Ｌ１７の出力信号ＭＱ３は転送ゲート１９ｈを介してＮＯＲ回路１６ｆに入力される。
【０１１０】
前記ＮＯＲ回路１６ｆの出力信号は、インバータ回路１７ｎを介して前記転送ゲート１９ｈの出力信号が入力されるＮＯＲ回路１６ｆの入力端子に入力される。従って、ＮＯＲ回路１６ｆとインバータ回路１７ｎとでスレーブ段のラッチ回路Ｌ１８が構成され、そのラッチ回路Ｌ１８の出力信号ＳＱ３はインバータ回路１７ｏを介して出力信号Ｑ３として出力されるとともに、出力信号Ｑ３は前記ＮＡＮＤ回路１５ｆに入力される。
【０１１１】
前記インバータ回路１７ｎを構成するＰチャネルＭＯＳトランジスタのソースは、ＰチャネルＭＯＳトランジスタＴr4を介して電源Ｖccに接続され、同トランジスタＴr4のゲート及び前記ＮＯＲ回路１６ｆには、前記電源投入検出信号Ｍが入力される。
【０１１２】
クロック信号ＣＫは、転送ゲート１９ｇのＰチャネル側ゲート及び転送ゲート１９ｈのＮチャネル側ゲートに入力され、クロック信号ＸＣＫは、転送ゲート１９ｇのＮチャネル側ゲート及び転送ゲート１９ｈのＰチャネル側ゲートに入力される。
【０１１３】
なお、前記ラッチ回路Ｌ１１，Ｌ１３，Ｌ１５，Ｌ１７では、帰還用のインバータ回路は順方向のインバータ回路より負荷駆動能力が小さくなるように設定され、インバータ回路１７ｇ，１７ｉ，１７ｋ，１７ｎは、ＮＡＮＤ回路１５ｉ，１５ｊ，１５ｋ，ＮＯＲ回路１６ｆより負荷駆動能力が小さくなるように設定されている。
【０１１４】
上記のように構成された選択信号生成回路１４の動作を図１０に従って説明する。
電源Ｖcc，Ｖssの投入に基づいて、図４に示す電源投入検出回路では、電源投入検出信号ＬはＬレベルに固定され、電源投入検出信号Ｍは電源Ｖccレベルの上昇とともに上昇して、Ｈレベルとなる。
【０１１５】
図９に示すシフトレジスタでは、Ｈレベルの電源投入検出信号Ｍが入力されると、ラッチ回路Ｌ１８の出力信号ＳＱ３はＬレベルとなり、出力信号Ｑ３は電源Ｖccの上昇にともなって上昇し、Ｈレベルにクランプされる。
【０１１６】
また、Ｌレベルの電源投入検出信号Ｌが入力されると、ラッチ回路Ｌ１２，Ｌ１４，Ｌ１６の出力信号ＳＱ０，ＳＱ１，ＳＱ２は電源Ｖccレベルの上昇とともに上昇して、Ｈレベルとなり、出力信号Ｑ０〜Ｑ２はＬレベルにクランプされる。
【０１１７】
また、シフトレジスタにおいて、転送ゲート１９ａ，１９ｃ，１９ｅ，１９ｇが不導通となり、ラッチ回路Ｌ１１，Ｌ１３，Ｌ１５，Ｌ１７の出力信号ＭＱ０〜ＭＱ３はすべて不定となる。
【０１１８】
次いで、電源Ｖccが安定した後、クロック信号ＣＫとして所定周波数のパルス信号が入力され、Ｌレベルのリセット信号ＸＲが入力されると、クロック信号ＣＫの立下りに基づいてノードＪがＨレベルとなり、次いでクロック信号ＣＫの立ち上がりに基づいてノードＫがＬレベルとなる。すると、電源投入検出信号ＬはＨレベルとなり、同ＭはＬレベルとなり、電源投入検出信号Ｌ，Ｍによる出力信号Ｑ０〜Ｑ３のクランプは解除される。
【０１１９】
また、クロック信号ＣＫ及びＬレベルのリセット信号ＸＲの入力に基づいて、ラッチ回路Ｌ１１，Ｌ１３，Ｌ１５の出力信号ＭＱ０〜ＭＱ２はＬレベルにリセットされ、ラッチ回路Ｌ１７の出力信号ＭＱ３はＨレベルにリセットされる。
【０１２０】
次いで、リセット信号ＸＲがＨレベルに復帰した後、クロック信号ＣＫの立ち下りに基づいてマスタ段の出力信号ＭＱ０〜ＭＱ３が順次Ｈレベルとなり、クロック信号ＣＫの立ち上がりに基づいてスレーブ段の出力信号ＳＱ０〜ＳＱ３が順次Ｌレベルとなり、その出力信号ＳＱ０〜ＳＱ３に基づいて、出力信号Ｑ０〜Ｑ３が順次Ｈレベルとなる。
【０１２１】
上記のようなシフトレジスタで構成される選択信号生成回路１４では、第一の実施の形態で得られた（１）〜（３）と同様な作用効果を得ることができるとともに、次に示す作用効果を得ることができる。
（１）電源投入に基づいて相補信号となる電源投入信号Ｌ，Ｍをスレーブ段のラッチ回路Ｌ１２，Ｌ１４，Ｌ１６，Ｌ１８に入力して、その出力信号ＳＱ０〜ＳＱ３をクランプすることにより、出力信号Ｑ３をＨレベルとし、かつ出力信号Ｑ０〜Ｑ２をＬレベルにクランプすることができるので、電源投入に対し何ら制限を設けることなく、出力信号Ｑ０〜Ｑ３を確実にクランプすることができる。
（２）第一の実施の形態に比べて、スレーブ段のラッチ回路にＮＡＮＤ回路あるいはＯＲ回路が必要となり、かつトランジスタＴr1〜Ｔr4が必要となるが、出力段はインバータ回路１７ｈ，１７ｊ，１７ｍ，１７ｏで構成され、かつ転送ゲートの数を半減させることができるので、回路面積を増大させることはない。
（第三の実施の形態）
図１１は、８ビットの出力信号Ｑ０〜Ｑ７を選択信号として出力するパイプライン処理回路で前記選択信号生成回路１４を具体化した第三の実施の形態を示す。この実施の形態のカウンタ４、フリップフロップ回路５ａ及びデコーダ６は、図３０に示す第五の従来例と同様である。
【０１２２】
前記デコーダ６の８ビットの出力信号Ｄ０〜Ｄ７は、それぞれフリップフロップ回路２０に入力される。前記フリップフロップ回路２０には、クロック信号ＣＫと、電源投入検出信号Ｃが入力される。そして、各フリップフロップ回路２０から出力信号Ｑ０〜Ｑ７が出力される。
【０１２３】
前記フリップフロップ回路２０の具体的構成を図１２に示す。前記デコーダ６の出力信号Ｄは、転送ゲート２１ａを介してマスタ段のラッチ回路Ｌ２１に入力される。
【０１２４】
前記ラッチ回路Ｌ２１の帰還用インバータ回路の出力信号は、転送ゲート２１ｂを介して同ラッチ回路Ｌ２１の入力端子に帰還される。
前記ラッチ回路Ｌ２１の出力信号ＭＱは、インバータ回路２２ａ及び転送ゲート２１ｃを介してスレーブ段のラッチ回路Ｌ２２に入力される。前記ラッチ回路Ｌ２２の帰還用インバータ回路の出力信号は、転送ゲート２１ｄを介して同ラッチ回路Ｌ２２の入力端子に帰還される。
【０１２５】
前記クロック信号ＣＫは、前記転送ゲート２１ａのＰチャネル側ゲート、前記転送ゲート２１ｂのＮチャネル側ゲート、前記転送ゲート２１ｃのＮチャネル側ゲート及び前記転送ゲート２１ｄのＰチャネル側ゲートに入力される。
【０１２６】
また、前記クロック信号ＣＫは、インバータ回路２２ｂを介して、前記転送ゲート２１ａのＮチャネル側ゲート、前記転送ゲート２１ｂのＰチャネル側ゲート、前記転送ゲート２１ｃのＰチャネル側ゲート及び前記転送ゲート２１ｄのＮチャネル側ゲートに入力される。
【０１２７】
前記ラッチ回路Ｌ２２の出力信号ＳＱは、ＮＯＲ回路１６ｇに入力され、同ＮＯＲ回路１６ｇには前記電源投入検出信号Ｃが入力される。そして、前記ＮＯＲ回路１６ｇから出力信号Ｑが出力される。
【０１２８】
前記電源投入検出信号Ｃを生成する電源投入検出回路の具体的構成を図１３に従って説明する。
リセット信号ＸＲは、ＮＡＮＤ回路１５ｍに入力され、そのＮＡＮＤ回路１５ｍの出力信号は、インバータ回路２２ｃを介してフリップフロップ回路２３ａに入力される。
【０１２９】
前記フリップフロップ回路２３ａの出力信号は前記ＮＡＮＤ回路１５ｍに入力されるとともにフリップフロップ回路２３ｂに入力され、そのフリップフロップ回路２３ｂの出力信号は、フリップフロップ回路２３ｃに入力される。前記各フリップフロップ回路２３ａ〜２３ｃにはクロック信号ＣＫが入力される。そして、フリップフロップ回路２３ｃから前記電源投入検出信号Ｃが出力される。
【０１３０】
前記フリップフロップ回路２３ａ〜２３ｃの具体的構成を図１４に従って説明する。
入力信号Ｄは、転送ゲート２１ｅを介してマスタ段のラッチ回路Ｌ２３に入力される。前記ラッチ回路Ｌ２３の帰還用インバータ回路の出力信号は、転送ゲート２１ｆを介して同ラッチ回路Ｌ２３の入力端子に入力される。
【０１３１】
前記ラッチ回路Ｌ２３の入力端子は、容量Ｃ５を介して電源Ｖccに接続され、出力端子は容量Ｃ６を介して電源Ｖssに接続される。
前記ラッチ回路Ｌ２３の出力信号は、転送ゲート２１ｇを介してスレーブ段のラッチ回路Ｌ２４に入力される。前記ラッチ回路Ｌ２４の帰還用インバータ回路の出力信号は、転送ゲート２１ｈを介して同ラッチ回路Ｌ２４の入力端子に入力される。
【０１３２】
前記ラッチ回路Ｌ２４の入力端子は、容量Ｃ７を介して電源Ｖssに接続され、出力端子は容量Ｃ８を介して電源Ｖccに接続される。
クロック信号ＣＫは、前記転送ゲート２１ｅのＰチャネル側ゲート、前記転送ゲート２１ｆのＮチャネル側ゲート、前記転送ゲート２１ｇのＮチャネル側ゲート及び前記転送ゲート２１ｈのＰチャネル側ゲートに入力される。
【０１３３】
また、前記クロック信号ＣＫは、インバータ回路２２ｄを介して、前記転送ゲート２１ｅのＮチャネル側ゲート、前記転送ゲート２１ｆのＰチャネル側ゲート、前記転送ゲート２１ｇのＰチャネル側ゲート及び前記転送ゲート２１ｈのＮチャネル側ゲートに入力される。
【０１３４】
そして、前記ラッチ回路Ｌ２４の出力信号がインバータ回路２２ｅ，２２ｆを介して出力信号Ｑとして出力される。
このように構成されたフリップフロップ回路２３ａ〜２３ｃでは、電源Ｖcc，Ｖssを投入すると、ラッチ回路Ｌ２３の入力端子はＨレベルとなり、出力端子はＬレベルとなる。
【０１３５】
また、ラッチ回路Ｌ２４の入力端子はＬレベルとなり、出力端子はＨレベルとなる。従って、出力信号ＱはＨレベルとなる。
また、図１３に示す電源投入検出回路では、図１５に示すように、電源Ｖcc，Ｖssの投入に基づいて電源投入検出信号Ｃは電源Ｖccレベルとともに上昇してＨレベルとなり、各フリップフロップ回路２３ａ〜２３ｃにクロック信号ＣＫが入力された後も、電源投入検出信号ＣはＨレベルに維持される。
【０１３６】
そして、Ｌレベルのリセット信号ＸＲが入力された状態でクロック信号ＣＫの立ち上がりから２周期後に、電源投入検出信号ＣはＬレベルとなる。
次に、上記のように構成されたパイプライン処理回路の動作を図１５に従って説明する。
【０１３７】
電源Ｖcc，Ｖssが投入されると、電源投入検出信号Ｃは電源Ｖccレベルの上昇とともにＨレベルとなる。すると、フリップフロップ回路２０ではＮＯＲ回路１６ｇにＨレベルの電源投入検出信号Ｃが入力されて、各出力信号Ｑ０〜Ｑ７はオール０にクランプされる。
【０１３８】
電源Ｖcc，Ｖssの投入に基づいて、リセット信号ＸＲがＨレベルに維持されている状態では、カウンタ４は動作せず、カウンタ４の出力信号Ｂ０〜Ｂ２は不定となる。
【０１３９】
すると、フリップフロップ回路５ａの出力信号Ｃ０〜Ｃ２も不定となり、デコーダ６の出力信号Ｄ０〜Ｄ７も不定となる。
このとき、クロック信号ＣＫが入力されても、電源投入検出信号ＣはＨレベルに維持されて、出力信号Ｑ０〜Ｑ７はオール０に維持される。
【０１４０】
次いで、Ｌレベルのリセット信号ＸＲが入力されると、カウンタ４が動作して、クロック信号ＣＫが立ち上がる度に、出力信号Ｂ０〜Ｂ２をカウントアップし、例えば最初に「０００」を出力する。
【０１４１】
カウンタ４から「０００」の出力信号Ｂ０〜Ｂ２が出力されている状態で、クロック信号ＣＫが立ち上がると、フリップフロップ回路５ａはカウンタ４の出力信号Ｂ０〜Ｂ２をラッチした「０００」の出力信号Ｃ０〜Ｃ２をデコーダ６に出力する。
【０１４２】
すると、デコーダ６は「０００」の入力信号Ｃ０〜Ｃ２をデコードした出力信号Ｄ０〜Ｄ７を「０００００００１」として出力する。
デコーダ６から「０００００００１」の出力信号Ｄ０〜Ｄ７が出力された後、リセット信号ＸＲがＬレベルとなってから２周期経過してクロック信号ＣＫが立ち上がると、電源投入検出信号ＣがＬレベルとなる。
【０１４３】
すると、フリップフロップ回路２３の出力信号Ｑ０〜Ｑ７のクランプが解除され、フリップフロップ回路２３はクロック信号ＣＫの次の立ち上がりに基づいて、デコーダ６の出力信号Ｄ０〜Ｄ７をラッチして出力信号Ｑ０〜Ｑ７として出力する。
【０１４４】
そして、クロック信号ＣＫが立ち上がる毎にカウンタ４の出力信号Ｂ０〜Ｂ２がカウントアップされ、出力信号Ｑ０〜Ｑ７が順次更新される。
上記のように構成された選択信号生成回路１４では、次に示す作用効果を得ることができる。
（１）電源Ｖcc，Ｖssの投入に基づいて、Ｈレベルとなる電源投入検出信号Ｃを生成して、フリップフロップ回路２０の最終段のＮＯＲ回路１６ｇに入力することにより、フリップフロップ回路２０の出力信号Ｑ０〜Ｑ７をオール０にクランプし、リセット信号ＸＲが入力された後は、クロック信号ＣＫに基づいて出力信号Ｑ０〜Ｑ７のうちいずれか一つを順次Ｈレベルとすることができる。従って、メインバスＭＢ及びローカルバスＬＢの多重選択を防止して、バスコンフリクトの発生を未然に防止することができる。
（２）従来のパイプライン処理回路に対し、フリップフロップ回路２０の最終段を、従来例のインバータ回路に対し、ＮＯＲ回路１６ｇとすればよいので、回路面積の増大を防止することができる。
（３）従来のパイプライン処理回路に対し、フリップフロップ回路２０の最終段を、従来例のインバータ回路に対し、ＮＯＲ回路１６ｇとすればよいので、動作速度の低下を防止することができる。
（４）電源投入に基づいてＨレベルに維持される電源投入検出信号Ｃに基づいて、出力信号Ｑ０〜Ｑ７のクランプを行うので、電源投入に対し何ら制限を設ける必要はない。
【０１４５】
なお、上記各実施の形態は、バス選択回路を構成する選択信号生成回路１４として例示したが、図１６に示すシリアルアクセスメモリに応用することもできる。
【０１４６】
同図に示すシリアルアクセスメモリは、多数のメモリセル２４に書き込み回路２５及び読み出し回路２６がそれぞれ接続される。また、各メモリセル２４は、選択信号Ｓ１０〜Ｓ１ｎのいずれか、あるいは選択信号Ｓ２０〜Ｓ２ｎのいずれかで選択されて、書き込み動作あるいは読み出し動作が可能である。
【０１４７】
前記選択信号Ｓ１０〜Ｓ１ｎは、選択信号生成回路２７で生成され、前記選択信号Ｓ２０〜Ｓ２ｎは、選択信号生成回路２８で生成される。
そして、前記選択信号生成回路２７，２８として、前記各実施の形態のシフトレジスタあるいはパイプライン処理回路を使用することができる。
【０１４８】
前記実施の形態は、次に示すように変更することもできる。
・第一及び第二の実施の形態は、電源投入時に出力信号Ｑ３のみをＨレベルとする構成としたが、出力信号Ｑ０〜Ｑ２のいずれかをＨレベルとする構成としてもよい。
・第一及び第二の実施の形態は、さらに多ビットの出力信号を出力する構成としてもよい。
【０１４９】
【発明の効果】
以上詳述したように、この発明は動作速度の高速化を図りながら誤動作を防止し、かつ高集積化を図り得る選択信号生成回路を提供することができる。
【図面の簡単な説明】
【図１】  本発明の原理説明図である。
【図２】  バス選択回路を示すブロック図である。
【図３】  第一の実施の形態を示す回路図である。
【図４】  第一の実施の形態の電源投入検出回路を示す回路図である。
【図５】  第一の実施の形態の動作を示すタイミング波形図である。
【図６】  第一の実施の形態の動作を示すタイミング波形図である。
【図７】  第一の実施の形態の動作を示すタイミング波形図である。
【図８】  第一の実施の形態の動作を示すタイミング波形図である。
【図９】  第二の実施の形態を示す回路図である。
【図１０】  第二の実施の形態の動作を示すタイミング波形図である。
【図１１】  第三の実施の形態を示すブロック図である。
【図１２】  第三の実施の形態で使用されるフリップフロップ回路を示す回路図である。
【図１３】  第三の実施の形態の電源投入検出回路を示す回路図である。
【図１４】  図１３で使用されるフリップフロップ回路を示す回路図である。
【図１５】  第三の実施の形態の動作を示すタイミング波形図である。
【図１６】  シリアルアクセスメモリを示すブロック図である。
【図１７】  第一の従来例を示す回路図である。
【図１８】  第一の従来例の動作を示すタイミング波形図である。
【図１９】  第二の従来例を示す回路図である。
【図２０】  第二の従来例の電源投入検出回路を示す回路図である。
【図２１】  第二の従来例の電源投入検出回路の動作を示すタイミング波形図である。
【図２２】  第二の従来例の動作を示すタイミング波形図である。
【図２３】  第三の従来例を示す回路図である。
【図２４】  第三の従来例のリセット信号生成回路を示す回路図である。
【図２５】  第三の従来例の電源投入検出回路を示す回路図である。
【図２６】  第三の従来例の電源投入検出回路の動作を示すタイミング波形図である。
【図２７】  第三の従来例の動作を示すタイミング波形図である。
【図２８】  第四の従来例を示す回路図である。
【図２９】  第四の従来例の動作を示すタイミング波形図である。
【図３０】  第五の従来例を示す回路図である。
【図３１】  第五の従来例で使用されるフリップフロップ回路を示す回路図である。
【図３２】  第五の従来例の動作を示すタイミング波形図である。
【図３３】  第六の従来例を示す回路図である。
【図３４】  第六の従来例で使用されるフリップフロップ回路を示す回路図である。
【図３５】  第六の従来例の動作を示すタイミング波形図である。
【符号の説明】
３１        電源投入検出回路
３２        選択信号生成部
３３        クランプ回路
ＸＲ        リセット信号
ＣＫ        クロック信号
Ｘ          電源投入検出信号
Ｑ０〜Ｑｎ        出力信号
【図１】
0004084918.tif 000002
【図２】
0004084918.tif 000003
【図３】
0004084918.tif 000004
【図４】
0004084918.tif 000005
【図５】
0004084918.tif 000006
【図６】
0004084918.tif 000007
【図７】
0004084918.tif 000008
【図８】
0004084918.tif 000009
【図９】
0004084918.tif 000010
【図１０】
0004084918.tif 000011
【図１１】
0004084918.tif 000012
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0004084918.tif 000017
【図１７】
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【図１８】
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【図１９】
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【図２０】
0004084918.tif 000021
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
0004084918.tif 000031
【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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