【手続補正書】
【提出日】平成20年7月9日(2008.7.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正の内容】
【請求項４】  前記複数のメモリセルは行列状に配置され、
前記ビット線は、前記複数のメモリセルの各列ごとに設けられ、
前記薄膜磁性体記憶装置は、
データ書込電流を伝達するための書込データ線と、
前記書込データ線に前記データ書込電流を供給するためのデータ書込回路と、
前記各列ごとに設けられ、対応する列が選択メモリセルを含む場合に、対応するビット線を前記書込データ線と電気的に結合するための書込列選択ゲートとをさらに備え、
前記ビット線駆動部は、前記データ読出時において前記書込データ線と前記第２の電圧を結合するためのプルアップ回路を有し、
前記プルアップ回路は、前記データ書込時において、前記書込データ線と前記第２の電圧とを切り離す、請求項１に記載の薄膜磁性体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項１１
【補正方法】変更
【補正の内容】
【請求項１１】  行列状に配置された複数のメモリセルを備え、
各前記メモリセルは、
データ書込電流によって生じた磁界によって記憶データのレベルに応じた方向に磁化されるとともに、前記磁化の方向に応じて電気抵抗が変化する磁気記憶部と、
データ読出時に選択的にターンオンして、前記磁気記憶部にデータ読出電流を流すためのアクセスゲートとを含み、
前記記憶データのレベルに応じた電気信号を伝達するために、メモリセル列にそれぞれ対応して配置される複数のビット線と、
各々が、選択されたメモリセルとの間で読出データを伝達するための複数の読出データ線と、
各々が、選択されたメモリセルとの間で書込データを伝達するための複数の書込データ線と、
データ読出時に、前記複数の読出データ線の少なくとも一部を用いた、Ｍビット（Ｍ：２以上の整数）の並列なデータ読出を指示する制御回路とをさらに備え、
前記制御回路は、データ書込時には、前記複数の書込データ線の一部を用いた、Ｎビット（Ｎ：Ｎ＜Ｍで示される自然数）の並列なデータ書込を指示する、薄膜磁性体記憶装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項１３
【補正方法】変更
【補正の内容】
【請求項１３】  前記複数の読出データ線および前記複数の書込データ線は同数ずつ配置され、
各前記読出データ線および各前記書込データ線は、前記複数のメモリセルの所定区分ごとに配置されるデータバスを用いて、同一の配線として形成され、
前記薄膜磁性体記憶装置は、
前記データバスごとに設けられ、データ読出時に選択的に活性化されて、前記データバスの電圧に応じてデータ読出を実行するデータ読出回路と、
前記データバスごとに設けられ、データ書込時に選択的に活性化されて、対応するデータバスに対して前記データ書込電流を供給するためのデータ書込回路とをさらに備え、
前記制御回路は、前記データ読出時にＭ個のデータ読出回路を活性化するともに、前記データ書込時にＮ個のデータ書込回路を選択的に活性化する、請求項１１に記載の薄膜磁性体記憶装置。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】請求項１５
【補正方法】変更
【補正の内容】
【請求項１５】  前記複数の読出データ線の各々は、Ｋ個（Ｋ：２以上の整数）の前記メモリセル列ごとに配置され、
前記複数の書込データ線の各々は、Ｌ個（Ｌ：Ｌ＞Ｋで示される整数）の前記メモリセル列ごとに配置され、
前記制御回路は、前記データ読出時にＭ個のデータ読出回路を活性化するともに、前記データ書込時にＮ個のデータ書込回路を活性化する、請求項１１に記載の薄膜磁性体記憶装置。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
この発明のさらに他の構成に従う薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルを備える。各メモリセルは、データ書込電流によって生じた磁界によって記憶データのレベルに応じた方向に磁化されるとともに、磁化の方向に応じて電気抵抗が変化する磁気記憶部と、データ読出時に選択的にターンオンして、磁気記憶部にデータ読出電流を流すためのアクセスゲートとを含む。薄膜磁性体記憶装置は、さらに、記憶データのレベルに応じた電気信号を伝達するために、メモリセル列にそれぞれ対応して配置される複数のビット線と、各々が、選択されたメモリセルとの間で読出データを伝達するための複数の読出データ線と、各々が、選択されたメモリセルとの間で書込データを伝達するための複数の書込データ線と、データ読出時に、複数の読出データ線の少なくとも一部を用いた、Ｍビット（Ｍ：２以上の整数）の並列なデータ読出を指示する制御回路とを備える。制御回路は、データ書込時には、複数の書込データ線の一部を用いた、Ｎビット（Ｎ：Ｎ＜Ｍで示される自然数）の並列なデータ書込を指示する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
あるいは好ましくは、複数の読出データ線および複数の書込データ線は同数ずつ配置され、各読出データ線および各書込データ線は、複数のメモリセルの所定区分ごとに配置されるデータバスを用いて、同一の配線として形成される。薄膜磁性体記憶装置は、さらに、データバスごとに設けられ、データ読出時に選択的に活性化されて、データバスの電圧に応じてデータ読出を実行するデータ読出回路と、データバスごとに設けられ、データ書込時に選択的に活性化されて、対応するデータバスに対してデータ書込電流を供給するためのデータ書込回路とを備える。制御回路は、データ読出時にＭ個のデータ読出回路を活性化するともに、データ書込時にＮ個のデータ書込回路を選択的に活性化する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
好ましくは、複数の読出データ線の各々は、Ｋ個（Ｋ：２以上の整数）のメモリセル列ごとに配置され、複数の書込データ線の各々は、Ｌ個（Ｌ：Ｌ＞Ｋで示される整数）のメモリセル列ごとに配置される。制御回路は、データ読出時にＭ個のデータ読出回路を活性化するともに、データ書込時にＮ個のデータ書込回路を活性化する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００８４
【補正方法】変更
【補正の内容】
【００８４】
データ読出時において、選択メモリセル列に対応するリードゲートＲＧによって、リードデータバスＲＤＢおよび／ＲＤＢのそれぞれは、異なる駆動力によって接地電圧Ｖｓｓにプルダウンされる。したがって、データ読出回路５１Ｒによって、内部ノードＮｓ１およびＮｓ２間の電圧差を増幅することによって、選択メモリセルの記憶データを読出すことができる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】変更
【補正の内容】
【００８８】
Ｎ型ＭＯＳトランジスタ１７３および１７４は、内部ノードＮｒおよび／ＮｒとリードデータバスＲＤＢおよび／ＲＤＢとの間にそれぞれ電気的に結合される。ＭＯＳトランジスタ１７３および１７４の各々のゲートには、データ読出時に所定期間Ｌレベルに活性化されるトリガパルスφｔｒが入力される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００９４
【補正方法】変更
【補正の内容】
【００９４】
インバータ１５４は、書込データＤＩＮの電圧レベルを反転してライトデータバスＷＤＢに伝達する。インバータ１５５は、書込データＤＩＮの電圧レベルを反転してインバータ１５６の入力ノードに伝達する。インバータ１５６は、インバータ１５５の出力を反転してライトデータバス／ＷＤＢに伝達する。したがって、データ書込回路５１Ｗは、書込データＤＩＮの電圧レベルに応じて、ライトデータバスＷＤＢおよび／ＷＤＢの電圧を電源電圧Ｖｃｃ３および接地電圧Ｖｓｓの一方ずつに設定する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１３７
【補正方法】変更
【補正の内容】
【０１３７】
また、センス電流Ｉｓの供給機能を有するデータ読出回路５１Ｒを用いる場合には、従来の技術と同様に、データバスＤＢ（／ＤＢ）およびビット線ＢＬ（／ＢＬ）を介して、選択メモリセルにセンス電流Ｉｓを流すことによってデータ読出を行なうこともできる。