【手続補正書】
【提出日】平成19年12月18日(2007.12.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
マルチモードアーキテクチャコンピュータシステム（「コンピュータシステム」）において第１のモードと第２のモードの間で一時的プロセッサモードコンテキスト切り替えを実行するための方法であって、
「仮想＝現実」ページ（「切り替えページ」）を確立するステップであって、前記ページに対して使用される仮想アドレスは、前記ページの現実のメモリアドレスでもあるステップと、
プロセッサモードコンテキスト切り替えを実行するための遷移コードのセットを前記切り替えページにコピーするステップと、
継続した実行のために前記切り替えページにジャンプするステップと、
前記コンピュータシステムのＭＭＵ（メモリ管理ユニット）を無効にするステップと、
モード制御レジスタを変更して、コンテキストビットを前記第１のモードから前記第２のモードに設定するステップと、
前記第２のモードに関する新たなページテーブルを読み込むステップと、
前記コンピュータシステムの前記ＭＭＵを再アクチベートするステップと
を含むことを特徴とする方法。
【請求項２】
前記方法の少なくとも１つのステップは、仮想マシンモニタによって実行されることを特徴とする請求項１に記載の方法。
【請求項３】
前記方法は仮想マシンモニタによって実行されることを特徴とする請求項１に記載の方法。
【請求項４】
前記第１のモードは、６４ビットアーキテクチャプロセッサに関するロングモードであり、前記第２のモードは、前記６４ビットアーキテクチャプロセッサに関するレガシモードであることを特徴とする請求項１に記載の方法。
【請求項５】
前記第２のモードは、６４ビットアーキテクチャプロセッサに関するロングモードであり、前記第１のモードは、前記６４ビットアーキテクチャプロセッサに関するレガシモードであることを特徴とする請求項１に記載の方法。
【請求項６】
６４ビットアーキテクチャプロセッサ上でレガシモードで３２ビットリング０コードを実行するのに使用されることを特徴とする請求項１に記載の方法。
【請求項７】
６４ビットアーキテクチャプロセッサ上でレガシモードで３２ビットｖ８６モードコードを実行するのに使用されることを特徴とする請求項１に記載の方法。
【請求項８】
マルチモードアーキテクチャコンピュータシステム（「コンピュータシステム」）において第１のモードと第２のモードの間で一時的プロセッサモードコンテキスト切り替えを実行するためのシステムであって、
「仮想＝現実」ページ（「切り替えページ」）を確立するためのサブシステムであって、
前記ページに対して使用される仮想アドレスは、前記ページの現実のメモリアドレスでもあるサブシステムと、
プロセッサモードコンテキスト切り替えを実行するための遷移コードのセットを前記切り替えページにコピーするためのサブシステムと、
継続した実行のために前記切り替えページにジャンプするためのサブシステムと、
前記コンピュータシステムのＭＭＵ（メモリ管理ユニット）を無効にするためのサブシステムと、
モード制御レジスタを変更して、コンテキストビットを前記第１のモードから前記第２のモードに設定するためのサブシステムと、
前記第２のモードに関する新たなページテーブルを読み込むためのサブシステムと、
前記コンピュータシステムの前記ＭＭＵを再アクチベートするためのサブシステムと
を含むことを特徴とするシステム。
【請求項９】
前記システムは仮想マシンモニタを含むことを特徴とする請求項８に記載のシステム。
【請求項１０】
仮想マシンモニタのためのサブシステムであることを特徴とする請求項８に記載のシステム。
【請求項１１】
前記第１のモードは、６４ビットアーキテクチャプロセッサに関するロングモードであり、前記第２のモードは、前記６４ビットアーキテクチャプロセッサに関するレガシモードであることを特徴とする請求項８に記載のシステム。
【請求項１２】
前記第２のモードは、６４ビットアーキテクチャプロセッサに関するロングモードであり、前記第１のモードは、前記６４ビットアーキテクチャプロセッサに関するレガシモードであることを特徴とする請求項８に記載のシステム。
【請求項１３】
６４ビットアーキテクチャプロセッサ上でレガシモードで３２ビットリング０コードを実行するのに使用されることを特徴とする請求項８に記載のシステム。
【請求項１４】
６４ビットアーキテクチャプロセッサ上でレガシモードで３２ビットｖ８６モードコードを実行するのに使用されることを特徴とする請求項８に記載のシステム。
【請求項１５】
マルチモードアーキテクチャコンピュータシステム（「コンピュータシステム」）において第１のモードと第２のモードの間で一時的プロセッサモードコンテキスト切り替えを実行するためのコンピュータ可読命令であって、「仮想＝現実」ページ（「切り替えページ」）を確立するための命令であって、前記ページに対して使用される仮想アドレスは、前記ページの現実のメモリアドレスでもある命令と、
プロセッサモードコンテキスト切り替えを実行するための遷移コードのセットを前記切り替えページにコピーするための命令と、
継続した実行のために前記切り替えページにジャンプするための命令と、
前記コンピュータシステムのＭＭＵ（メモリ管理ユニット）を無効にするための命令と、
モード制御レジスタを変更して、コンテキストビットを前記第１のモードから前記第２のモードに設定するための命令と、
前記第２のモードに関する新たなページテーブルを読み込むための命令と、
前記コンピュータシステムの前記ＭＭＵを再アクチベートするための命令と
を含むことを特徴とするコンピュータ可読媒体。
【請求項１６】
前記方法の少なくとも１つのステップが仮想マシンモニタによって実行される命令をさらに含むことを特徴とする請求項１５に記載のコンピュータ可読媒体。
【請求項１７】
前記方法が仮想マシンモニタによって実行される命令をさらに含むことを特徴とする請求項１５に記載のコンピュータ可読媒体。
【請求項１８】
前記第１のモードは、６４ビットアーキテクチャプロセッサに関するロングモードであり、前記第２のモードは、前記６４ビットアーキテクチャプロセッサに関するレガシモードである命令をさらに含むことを特徴とする請求項１５に記載のコンピュータ可読媒体。
【請求項１９】
前記第２のモードは、６４ビットアーキテクチャプロセッサに関するロングモードであり、前記第１のモードは、前記６４ビットアーキテクチャプロセッサに関するレガシモードである命令をさらに含むことを特徴とする請求項１５に記載のコンピュータ可読媒体。
【請求項２０】
６４ビットアーキテクチャプロセッサ上でレガシモードで３２ビットリング０コードを実行するのに前記方法が使用される命令をさらに含むことを特徴とする請求項１５に記載のコンピュータ可読媒体。
【請求項２１】
６４ビットアーキテクチャプロセッサ上でレガシモードで３２ビットｖ８６モードコードを実行するのに前記方法が使用される命令をさらに含むことを特徴とする請求項１５に記載のコンピュータ可読媒体。
【請求項２２】
マルチモードアーキテクチャコンピュータシステム（「コンピュータシステム」）において第１のモードと第２のモードの間で一時的プロセッサモードコンテキスト切り替えを実行するためのハードウェア制御デバイスであって、
「仮想＝現実」ページ（「切り替えページ」）を確立するための手段であって、前記ページに対して使用される仮想アドレスは、前記ページの現実のメモリアドレスでもある手段と、
プロセッサモードコンテキスト切り替えを実行するための遷移コードのセットを前記切り替えページにコピーするための手段と、
継続した実行のために前記切り替えページにジャンプするための手段と、
前記コンピュータシステムのＭＭＵ（メモリ管理ユニット）を無効にするための手段と、
モード制御レジスタを変更して、コンテキストビットを前記第１のモードから前記第２のモードに設定するための手段と、
前記第２のモードに関する新たなページテーブルを読み込むための手段と、
前記コンピュータシステムの前記ＭＭＵを再アクチベートするための手段と
を含むことを特徴とするハードウェア制御デバイス。
【請求項２３】
前記方法の少なくとも１つのステップが仮想マシンモニタによって実行される手段をさらに含むことを特徴とする請求項２２に記載のハードウェア制御デバイス。
【請求項２４】
前記方法が仮想マシンモニタによって実行される手段をさらに含むことを特徴とする請求項２２に記載のハードウェア制御デバイス。
【請求項２５】
前記第１のモードは、６４ビットアーキテクチャプロセッサに関するロングモードであり、前記第２のモードは、前記６４ビットアーキテクチャプロセッサに関するレガシモードである手段をさらに含むことを特徴とする請求項２２に記載のハードウェア制御デバイス。
【請求項２６】
前記第２のモードは、６４ビットアーキテクチャプロセッサに関するロングモードであり、前記第１のモードは、前記６４ビットアーキテクチャプロセッサに関するレガシモードである手段をさらに含むことを特徴とする請求項２２に記載のハードウェア制御デバイス。
【請求項２７】
６４ビットアーキテクチャプロセッサ上でレガシモードで３２ビットリング０コードを実行するのに前記方法が使用される手段をさらに含むことを特徴とする請求項２２に記載のハードウェア制御デバイス。
【請求項２８】
６４ビットアーキテクチャプロセッサ上でレガシモードで３２ビットｖ８６モードコードを実行するのに前記方法が使用される手段をさらに含むことを特徴とする請求項２２に記載のハードウェア制御デバイス。