(57)【特許請求の範囲】
【請求項１】
不揮発性メモリ若しくは該不揮発性メモリを内蔵する被試験デバイス（ＤＵＴ）の複数個を同時測定し、該不揮発性メモリへのアドレスを発生するＡＬＰＧを備え、複数ＤＵＴとの同期をとるマッチモード機能を備える半導体試験装置によって該複数個のＤＵＴの同時測定を行う半導体試験装置の試験方法において、ＤＵＴへ試験パターンを印加するパターンプログラム内に所定マッチループ回数の同期待ちをした後該パターンプログラム自身へ戻るマッチ命令を記述したパターンプログラムを用い、ユーザープログラムからの測定開始命令により該パターンプログラムが実行開始されて複数ＤＵＴへ同一の試験パターンを印加し、該パターンプログラム内における当該マッチ命令によって所定マッチループ回数の同期待ちをした後該パターンプログラムへ戻る測定実行ステップと、
該測定実行ステップによる所定マッチループ回数の同期待ちの終了を受け、複数ＤＵＴのマッチフェイル有無のフェイルステータス情報を読み出して、第１に、マッチフェイルの発生が無いときは、測定実行ステップに進んで継続して次の測定実行をし、第２に、複数ＤＵＴの何れかにマッチフェイルが有るときはＤＵＴ除外ステップに進むマッチフェイル判定ステップと、
複数ＤＵＴのマッチフェイル有無の該フェイルステータス情報を受けて、マッチフェイルする当該ＤＵＴを検出特定し、特定した当該ＤＵＴをデバイス試験から除外処理するＤＵＴ除外ステップと、
除外処理後の残りの試験対象ＤＵＴにおいて、第１に試験対象ＤＵＴが無い場合はデバイス試験を終了し、第２に試験対象ＤＵＴが有る場合はアドレス算出ステップに進む試験対象ＤＵＴ判定ステップと、
マッチフェイルが発生したアドレス情報を読み出して、残りの試験続行アドレスを算出するアドレス算出ステップと、
マッチフェイルが発生したときの残りのループ回数情報を読み出して、残りの試験続行回数を算出する試験続行回数算出ステップと、
該除外処理後の残りの試験対象ＤＵＴについて、該残りの試験続行アドレスと該残りの試験続行回数を測定実行ステップで使用される試験開始条件に更新設定して該測定実行ステップへ進む測定繰返しステップと、
を具備していることを特徴とする半導体試験装置の試験方法。
【請求項２】
ＤＵＴは不揮発性メモリ若しくは該不揮発性メモリを内蔵するデバイスであることを特徴とする請求項１に記載の半導体試験装置の試験方法。
【請求項３】
不揮発性メモリ若しくは該不揮発性メモリを内蔵する被試験デバイス（ＤＵＴ）の複数個を同時測定し、該不揮発性メモリへのアドレスを発生するＡＬＰＧを備え、複数ＤＵＴとの同期をとるマッチモード機能を備える半導体試験装置によって該複数個のＤＵＴの同時測定を行う半導体試験装置であって、ＤＵＴへ試験パターンを印加するパターンプログラム内に所定マッチループ回数の同期待ちをした後該パターンプログラム自身へ戻るマッチ命令を記述したパターンプログラムを用い、ユーザープログラムからの測定開始命令により該パターンプログラムが実行開始されて複数ＤＵＴへ同一の試験パターンを印加し、該パターンプログラム内における当該マッチ命令によって所定マッチループ回数の同期待ちをした後該パターンプログラムへ戻る測定を実行する測定実行部と、
該測定実行部による所定マッチループ回数の同期待ちの終了を受け、複数ＤＵＴのマッチフェイル有無のフェイルステータス情報を読み出して、複数ＤＵＴのマッチフェイル有無を判定し、マッチフェイルの発生が無いときは、該測定実行部により継続して次の測定を実行させるマッチフェイル判定部と、
複数ＤＵＴのマッチフェイル有無の該フェイルステータス情報を受けて、複数ＤＵＴの何れかにマッチフェイルが有るときは、マッチフェイルする当該ＤＵＴを検出特定し、特定した当該ＤＵＴをデバイス試験から除外処理するＤＵＴ除外部と、
除外処理後の残りの試験対象ＤＵＴの有無を判定し、試験対象ＤＵＴが無い場合はデバイス試験を終了する試験対象ＤＵＴ判定部と、
除外処理後に残りの試験対象ＤＵＴが有る場合に、マッチフェイルが発生したアドレス情報を読み出して、残りの試験続行アドレスを算出するアドレス算出部と、
マッチフェイルが発生したときの残りのループ回数情報を読み出して、残りの試験続行回数を算出する試験続行回数算出部と、
該除外処理後の残りの試験対象ＤＵＴについて、該残りの試験続行アドレスと該残りの試験続行回数を測定実行部で使用される試験開始条件に更新設定して該測定実行部による測定を実行再開させる測定繰返し部と、
を備える半導体試験装置。
【請求項４】
アドレス算出部は、パターン発生器からマッチフェイルが発生したアドレス情報を該ＡＬＰＧから読み出して、残りの試験続行回数を算出する請求項３に記載の半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体試験装置において、この半導体試験装置が備えているマッチモード機能を利用して不揮発性メモリ若しくは該不揮発性メモリを内蔵するＤＵＴの複数個を同時測定する試験方法に関する。
【０００２】
【従来の技術】
不揮発性メモリ若しくは該不揮発性メモリを内蔵するデバイスの中で、例えばＥＥＰＲＯＭやフラッシュメモリやフラッシュメモリ内蔵ＣＰＵ等の試験では書込みと消去を繰返して所定の良否判定を行う。またブロック単位の書込み・消去試験を行う試験形態もある。これら書込み・消去の回数は数百回から数十万回と有限の回数である為、デバイス試験においては可能な限り回数を低減することが望まれる。
また、複数ＤＵＴの同時測定においては、書込み・消去完了するまでの回数あるいは時間にばらつきを有している為、書込み・消去の完了ステータス待ち等による同期待ちをして試験実施する必要がある。以下の試験方法ではＤＵＴがフラッシュメモリとした具体例で説明する。
【０００３】
従来技術について、図３の複数ＤＵＴを同時測定する試験工程図と、図４のメインプログラムのフローチャート例と、図６（ａ）の要旨パターンプログラム例とを参照して以下に説明する。尚、半導体試験装置は公知であり技術的に良く知られている為、システム全体の構成説明は省略する。更に、説明を簡明とする為に、図３では同時測定するＤＵＴ個数Ｎが２個の場合とし、メモリ構成はＸ方向２、Ｙ方向２の配列を有する簡単なメモリ例とし、このときＤＵＴ１側がアドレス２の位置でフェイル発生（図３Ａ参照）すると仮定した簡略図で説明する。
【０００４】
図４のフローチャートは、半導体試験装置が備えているマッチモードの機能を用いて複数Ｎ個のＤＵＴを同時測定して試験可能とする概念フローチャートである。
ここで、マッチモード（match mode）とは、半導体試験装置が備えている公知の機能であり、ＤＵＴの出力が比較用の期待値と一致若しくは不一致を検出して、リアルタイムにテスト・パターン発生シーケンスを変更して動的な同期をとったり、また良否判定、その他に使用される。尚、ロジックテスタにおいては、更にマッチホールド機能を有し、マッチ検出したＤＵＴに印加されている印加波形をホールド状態にする機能がある。このマッチホールド機能を用いて、試験対象である複数個の全ＤＵＴの同期待ちにおいて、例えば過剰な書込み・消去とならないデバイス試験が実現できる。
【０００５】
次に、図４の概念フローチャートを図３の試験工程図及び図６（ａ）の要旨パターンプログラム例と共に以下に説明する。
尚、パターンプログラムには、試験対象品種の複数ＤＵＴの同時測定に対応したパターンプログラムを予め作成し、かつ同時測定の為のマッチ命令、例えばＪＦＦＩ命令をパターンプログラム内（図６Ｄ参照）に記述しておく。
【０００６】
ここでマッチ命令であるＪＦＦＩ命令とは、マッチループ回数用のＦＩＤＸレジスタを備えて、試験完了するまでの一連の動作をＯＳが自動的に試験実行を制御管理する命令である。即ち、第１に、ＦＩＤＸレジスタによる所定のマッチループ回数Ｎlp以前においてはユーザーのパターンプログラム（図６Ｅ参照）がループ実行され、全てのＤＵＴがマッチすれば、マッチ終了処理を実行した後、パターンプログラムの次のステップ（図６Ｄの次ステップ）に進む。但し当該マッチ命令の通過の都度マッチ検出を行い、もしマッチ検出されたＤＵＴが有れば、直ちに当該ＤＵＴへの試験パターンをホールド状態に制御する。この結果、当該ＤＵＴは以後ＪＦＦＩ命令が終了するまでホールドされて、無用な過剰書込み動作等の試験パターンの印加が回避される。第２に、やがて、上記マッチループ回数Ｎlpの終了時点において、マッチ終了処理を実行した後、もしマッチフェイルが無ければ「ＭＥＡＳ ＬＰＡＴ」命令が正常終了となり次へ進む。しかし、もしマッチフェイルが有れば「ＭＥＡＳ ＬＰＡＴ」命令の実行直前に設定されていた当初の試験条件（図６Ｃ参照）を再度セットした後、最初から「ＭＥＡＳ ＬＰＡＴ」命令を実行するように自動制御する。このことは、不良ＤＵＴがあると、試験進捗段階に拘わらず、残りの良品ＤＵＴに対して最初から「ＭＥＡＳ ＬＰＡＴ」命令が再実行されることとなる。当然ながら、ユーザーのパターンプログラムの進行は途中で途切れてしまうこととなる。ここで上記終了処理の実行内容は、もしマッチ検出されない不良なＤＵＴがあれば当該ＤＵＴに対してＦＡＩＬフラグをセットし、更に、当該ＤＵＴを試験対象から自動的に除外（Rejection）した後、自動的に当初のアドレス条件、当初の試験回数値をインデックスレジスタへセットした後、残りの正常なＤＵＴを対象として最初から試験実行する。
従って、ＪＦＦＩ命令においては、複数ＤＵＴの良否分別を行いながら、残りの正常なＤＵＴが全てマッチして試験完了するまでの一連の制御動作をＯＳ管理により自動的に行なわれている。
【０００７】
ステップ１０は、各種試験条件の設定である。例えばダイナミック・ファンクションテストを行う為のピン条件、判定条件、タイミング条件、使用する試験パターン等の試験条件の設定である。この中にはＡＬＰＧ（Algorithmic Pattern Generator）が備える内部演算機能によるアドレス発生の開始アドレス設定用のＸアドレスレジスタＸＨ１、ＹアドレスレジスタＹＨ１が備えられていて、この初期設定値を共に０値にセットしたアドレス０から開始する。また、任意繰返し回数の試験パターンを発生可能とする為のインデックスレジスタＩＤＸが備えられていて、これにはアドレス空間に相当する試験回数繰返しループする値を設定する。図３に示す例ではアドレス空間が４なので値４が初期値としてセットされる。尚、図６（ａ）の要旨パターンプログラムの具体例では２つのインデックスレジスタＩＤＸ１、ＩＤＸ２（図６Ｃ参照）を用いている例なので、設定値は２と２に別れる。
【０００８】
測定実行ステップ２０は、例えば「ＭＥＡＳ ＬＰＡＴ」の測定開始命令が主部であり、上記試験条件により、実際の演算レジスタへロード（図６Ｃ参照）した後、マッチ用の試験パターン（図６Ｅ参照）をループ発生し、複数ＤＵＴへ同じパターンが印加されて、一連のデバイス試験が行われる。図３の例では開始のアドレス０から順次アドレス１，２，３の順番で書込み試験を実施する。
【０００９】
この動作を説明する。先ず、ＤＵＴ１、ＤＵＴ２に対して上記ＸアドレスレジスタＸＨ１／ＹアドレスレジスタＹＨ１の内容がＡＬＰＧ内の演算レジスタへロードされてアドレス発生を開始し、このアドレス発生によってＤＵＴの該当アドレスが指示されて書込み実行が行われる。即ち、当初はＸアドレスレジスタＸＨ１＝０、ＹアドレスレジスタＹＨ１＝０であるから、図３に示すアドレス０の試験実施を実行する。尚、アドレスが進む毎に、上記インデックスレジスタＩＤＸ（ここでは２つのＩＤＸ１，ＩＤＸ２）の内容が−１されていき、両方がゼロになると書込み試験は終了となる。
【００１０】
ステップ１３０、１３２、１４０、１４５は、マッチ機能を用いて複数Ｎ個のＤＵＴの同時測定に対する一連の制御動作を、ＯＳ（Operating System）が自動的に制御管理する内部処理手順である（図４Ａ参照）。パターンプログラム中の「ＪＦＦＩ」命令（図６Ｅ参照）の利用によって、複数Ｎ個のＤＵＴに対する一連のデバイス試験の同期測定が、上述説明したマッチ命令のように自動制御される。
【００１１】
ステップ１３０はＯＳの管理下にある処理であり、図６（ａ）のパターンプログラム内の「ＪＦＦＩ  ＭＷ１」命令（図６Ｄ参照）の都度、マッチホールドの制御を行い、また所定のマッチループ回数Ｎlpとなったら、このループから抜けてマッチフェイル有無の検出とその処理を行う。即ち、第１にマッチループ回数Ｎlpになるまでは、マッチ検出されたＤＵＴがあれば当該ＤＵＴへの試験パターンをホールド状態に制御した後ＥＮＤステップ４８へ進んでユーザープログラム側へ戻り、ループが継続される。第２に、マッチループ回数Ｎlpに達したとき、もしすべてマッチしていれば正常であるからＥＮＤステップ４８へ進んでユーザープログラム側へ戻るが、もし未だマッチしていないＤＵＴが１つでも有ればマッチフェイル（図３Ａ参照）であるから、プログラムの実行権は強制的にＯＳに移行し、ステップ１３２へ分岐する。
【００１２】
ステップ１３２は、ＯＳ管理下にあり、自動的に不良ＤＵＴの除外処理を行う。即ち、上記ステップ１３０でマッチフェイルの発生が有ったＤＵＴが試験対象から除外処理（リジェクト）が行われる（図３Ｃ参照）。この結果、当該リジェクトデバイスは以後試験パターンが印加されなくなり、期待値との比較も行われなくなる。
【００１３】
ステップ１４０は、ＯＳ管理下にあり、試験するＤＵＴの有無チェックと分岐を行う。即ち、上記リジェクト後において、残りの試験対象のＤＵＴの有無をチェックする。前記チェック結果で、第１に試験対象のＤＵＴが無ければ試験実行は全て終了となりＥＮＤステップ４８へ進む。第２に、試験対象のＤＵＴが残っていれば残りのデバイスを試験する為に、ステップ１４５に分岐する。
【００１４】
ステップ１４５は、ＯＳ管理下にあり、残りのデバイスを試験する為に、試験条件の初期設定を行う。即ち、当初のＸアドレスレジスタＸＨ１／ＹアドレスレジスタＹＨ１の内容、即ちアドレス０がセットされ、及び当初のインデックスレジスタＩＤＸのインデックス値４（実際には２つのインデックスレジスタＩＤＸ１、ＩＤＸ２の例なので設定値は２と２）がセット（図６Ｃ参照）される。この結果、測定実行ステップ２０の先頭へ強制的にジャンプしてデバイス試験が最初から実施される。このことは、既にＰＡＳＳしているＤＵＴ２のアドレス空間、即ちアドレス０，１，２（図３Ｅ，Ｆ，Ｇ参照）が重複して試験実施（図３Ｄ区間参照）されることとなる。
【００１５】
従って、従来の試験方法においては、最初のアドレス０に戻って試験実施する為に、過剰書込みや消去等になる難点がある。また、この重複するＤＵＴ２への試験実施の時間も無駄時間となっている。
【００１６】
【発明が解決しようとする課題】
ところでシステム構成にもよるが、ロジックテスタでは同時測定するＤＵＴの個数は２ステーションでは８個である。この為これら複数ＤＵＴの何れかにメモリ不良部位が有ると、不良回数の繰返し試験実施をすることになる。この結果、試験ＰＡＳＳ済みのアドレス空間に対して繰返し試験実施することになる。例えば８個の場合は最悪８−１回もの繰返し試験実施となる。
このことは、有限の書込み回数、消去回数のデバイスでは好ましくない。更に、重複するアドレスに対する試験実施は、試験するアドレスが最後の方になるほど多くの無駄時間となり、デバイス試験のスループットを低下させる為、試験コスト高の要因となる難点がある。これらの観点から、従来の試験方法によるマッチモード機能を利用した複数ＤＵＴの同時測定方法においては実用上の難点がある。
そこで、本発明が解決しようとする課題は、マッチモード機能を利用した複数ＤＵＴの同時測定において、試験済のアドレス領域を重複試験しないで効率的なデバイス試験方法を実現する半導体試験装置の試験方法を提供することである。
【００１７】
【課題を解決するための手段】
第１に、上記課題を解決するために、本発明の構成では、不揮発性メモリ若しくは不揮発性メモリを内蔵する被試験デバイスの複数個の同時測定を行う半導体試験装置の試験方法において、マッチフェイルの発生の有無に拘わらず所定マッチループ回数後にパターンプログラムへ制御権が戻るマッチ命令（例えばＪＦＦＪ命令）をパターンプログラムに記述しておき、マッチ命令の実行結果を受けて、マッチフェイルした不良ＤＵＴの有無を検出判定し、もしマッチフェイルした不良ＤＵＴが有る場合は当該不良ＤＵＴを除去し、現時点のデバイス試験アドレスを読み出して残りの試験続行アドレスを算出し、残りの試験続行回数を算出し、前記試験続行アドレスと前記試験続行回数とを試験開始条件にセットして継続するアドレスから試験続行することを特徴とする半導体試験装置の試験方法である。
上記発明によれば、特にロジックテスタにおけるマッチモード機能を利用した不揮発性メモリを内蔵する複数ＤＵＴの同時測定において、試験済のアドレス領域を重複試験しないで効率的なデバイス試験方法を実現する半導体試験装置の試験方法が実現できる。
【００１８】
第１図と第２図は、本発明に係る解決手段を示している。
第２に、上記課題を解決するために、本発明の構成では、不揮発性メモリ若しくは不揮発性メモリを内蔵する被試験デバイスの複数個を同時測定し、前記不揮発性メモリへのアドレスを発生するＡＬＰＧを備え、複数ＤＵＴとの同期をとるマッチモード機能を備える半導体試験装置によって複数個のＤＵＴの同時測定を行う半導体試験装置の試験方法において、ＤＵＴへ試験パターンを印加するパターンプログラム内に所定マッチループ回数の同期待ちをした後、前記パターンプログラム自身へ制御権が戻るマッチ命令（例えばＪＦＦＪ命令）を記述したパターンプログラムを用い、ユーザープログラムからの測定開始命令（例えばＭＥＡＳ ＬＰＡＴ命令）により上記パターンプログラムが実行開始されて複数ＤＵＴへ同一の試験パターンを印加し、前記パターンプログラム内における当該マッチ命令によって所定マッチループ回数の同期待ちをした後、前記パターンプログラムへ制御権が戻る測定実行ステップを具備し、前記測定実行ステップによる所定マッチループ回数の同期待ちの終了を受け、複数ＤＵＴのマッチフェイル有無のフェイルステータス情報を読み出して、第１に、マッチフェイルの発生が無いときは、測定実行ステップに進んで継続して次の測定実行をし、第２に、複数ＤＵＴの何れかにマッチフェイルが有るときはＤＵＴ除外ステップに進むマッチフェイル判定ステップを具備し、複数ＤＵＴのマッチフェイル有無の上記フェイルステータス情報を受けて、マッチフェイルする当該ＤＵＴを検出特定し、特定した当該ＤＵＴをデバイス試験から除外処理するＤＵＴ除外ステップを具備し、除外処理後の残りの試験対象ＤＵＴにおいて、第１に試験対象ＤＵＴが無い場合はデバイス試験を終了し、第２に試験対象ＤＵＴが有る場合はアドレス算出ステップに進む試験対象ＤＵＴ判定ステップを具備し、マッチフェイルが発生したアドレス情報を読み出して、残りの試験続行アドレスを算出するアドレス算出ステップを具備し、マッチフェイルが発生したときの残りのループ回数情報を読み出して、残りの試験続行回数を算出する試験続行回数算出ステップを具備し、上記残りの試験続行アドレスと上記残りの試験続行回数を測定実行ステップで使用される試験開始条件に更新設定して上記測定実行ステップへ進む測定繰返しステップを具備することを特徴とする半導体試験装置の試験方法がある。
【００１９】
また、ＤＵＴとしては不揮発性メモリ（例えばフラッシュメモリ）若しくは不揮発性メモリを内蔵するデバイス（例えばフラッシュメモリ内蔵ＣＰＵ）であることを特徴とする上述半導体試験装置の試験方法がある。
【００２０】
【発明の実施の形態】
以下に本発明の実施の形態を実施例と共に図面を参照して詳細に説明する。
【００２１】
本発明について、図１の複数ＤＵＴを同時測定する試験工程図と、図２のメインプログラムとサブルーチン・プログラムの概念フローチャートと、図５のサブルーチン・プログラムの要旨と、図６（ｂ）の要旨パターンプログラム例とを参照して以下に説明する。尚、従来構成に対応する要素は同一符号を付す。
【００２２】
図２のフローチャートについて、図１の試験工程図と共に説明する。
図２のメインプログラム側は、ステップ１０とステップ１５とした簡明な例である。
ステップ１０は、従来と同様に各種試験条件の初期設定である。この中で関連する要素としては、ＡＬＰＧによるアドレス発生の開始アドレス設定用のＸアドレスレジスタＸＨ１、ＹアドレスレジスタＹＨ１があり、初期設定値を共に０値にセットする。また、アドレス空間に相当する試験回数をループするインデックスレジスタＩＤＸがあり、値４を初期値としてセットする。尚、図６（ｂ）の要旨パターンプログラムの具体例では２つのインデックスレジスタＩＤＸ１、ＩＤＸ２（図６Ｆ参照）を用いている例なので、従来と同様に、設定値は２と２に別れて設定される。
【００２３】
ステップ１５は汎用に利用可能なサブルーチン・プログラムを単にＣＡＬＬする簡単な例である。但し、このとき試験パターンのファイル名を渡すとき、仮引数（アーギュメント：argument）で変数渡しをすることで、任意のパターンプログラムのファイル名を利用できるように汎用性を与えておく。尚、所望によりサブルーチン・プログラムの内容は、メインプログラム上に記述して使用する形態でも良い。
【００２４】
次に、サブルーチン・プログラムの説明に先立って、ＯＳが管理処理するステップ２５，２６について説明する。
ステップ２５，２６は、パターンプログラム記述中におけるマッチ命令「ＪＦＦＪ」実行時において、ＯＳが制御管理している処理部分（図２Ａ参照）である。図６（ｂ）には、このマッチ命令「ＪＦＦＪ」を用いたパターンプログラム例を示す。この中に記述されているマッチ命令「ＪＦＦＪ  ＭＷ１」（図６Ｇ参照）は、複数ＤＵＴの同時測定に対するマッチホールドの制御が行なわれた後、ループ先のラベル「ＭＷ１」へ所定マッチループ回数Ｎlpをループした後、ラベル「ＢＢＢ」へ分岐する。従って常にパターンプログラム側へ制御権が戻ることとなる。
【００２５】
ここでマッチ命令であるＪＦＦＪ命令とは、分岐アドレス用のＢＡＲレジスタとマッチループ回数用のＦＩＤＸレジスタを備えて、１個のＤＵＴさえマッチ取れないときはマッチループ回数Ｎlpの通過後に無条件でＢＡＲレジスタで指定する（図６Ｈ参照）パターンプログラム上の分岐アドレス（ここではラベル「ＢＢＢ」）へ分岐して終了する。つまり、マッチフェイル発生時に制御権がユーザープログラムへ戻る命令である。即ち、このＪＦＦＪ命令は、第１にＦＩＤＸレジスタによるマッチループ回数Ｎlp以前においてはユーザーのパターンプログラムがループ実行され、全てのＤＵＴがマッチすれば、マッチ終了処理を実行した後、パターンプログラムの次のステップ（図６Ｇの次ステップ）に進む。但し当該マッチ命令の通過の都度マッチ検出を行い、もしマッチ検出されたＤＵＴが有れば、直ちに当該ＤＵＴへの試験パターンをホールド状態に制御する。この結果、当該ＤＵＴは以後ＪＦＦＪ命令が終了するまでホールドされて、無用な過剰書込み動作等の試験パターンの印加が回避される。第２にやがて、上記マッチループ回数Ｎlpの終了時点において、マッチ終了処理を実行した後ＢＡＲレジスタで指定する分岐アドレス「ＢＢＢ」へ分岐してＯＳの処理は終了する。ここでマッチ終了処理とは、もしマッチ検出されない不良なＤＵＴがあれば当該ＤＵＴに対してＦＡＩＬフラグをセットし、逆にマッチ検出されてホールド状態にあるＤＵＴはそのホールド状態を解除して終了する。
このことは従来のように、ＯＳによる様々な自動的な処理管理が行われない為に、マッチフェイルの有無、不良ＤＵＴの除外、残りの試験ＤＵＴの有無、試験開始条件の算出・設定等の多く処理管理を、自らの責任で後処理管理をするサブルーチン・プログラムを作成（図５参照）する必要がある。
【００２６】
次に、図２のサブルーチン・プログラムについて説明する。
サブルーチン・プログラムは、ステップ２０，２２，３０，３４，４０，５０，５４，５６から成る。この中で、ステップ３０，３４，４０，５０，５４，５６が自身の責任で後処理管理をする部分である。尚、参考として前記ステップに対応する、より具体的なプログラム内容の要旨を図５に示す。このプログラム例では従来同様に、Ｘアドレスに対応するインデックスレジスタＩＤＸ１と、Ｙアドレスに対応するインデックスレジスタＩＤＸ２の２つのインデックスレジスタを試験回数用に用いている。
【００２７】
そして、本発明のパターンプログラムには、図６（ｂ）のパターンプログラム例に示すように、対応するマッチ命令、例えばＪＦＦＪ命令をパターンプログラム内（図６Ｇ参照）に記述しておく。
【００２８】
図２の測定実行ステップ２０は、試験パターンを印加して測定を開始する測定開始命令「ＭＥＡＳ ＬＰＡＴ」が主部である。前記により図６（ｂ）に示す要旨パターンプログラムが実行開始し、内部で試験回数繰返して試験実行される。このとき、パターンプログラム内のマッチ命令「ＪＦＦＪ」の実行の都度、ＯＳの制御管理下であるステップ２５へ移行する。
【００２９】
図２のステップ２５はＯＳの管理下にある処理であり、上記パターンプログラム内の「ＪＦＦＪ」命令の都度、マッチホールドの制御を行い、また所定のマッチループ回数Ｎlpとなったら、このループから抜ける。かつこのときにマッチ検出を行い、マッチフェイルした当該ＤＵＴに対してマッチフェイルフラグをセットして終了する。その後、ステップ３０のユーザー側のサブルーチン・プログラムへ制御権が戻ってくる。
【００３０】
ステップ３０は、マッチフェイル判定ステップであり、前記測定実行ステップ２０による所定マッチループ回数Ｎlpの同期待ちの終了を受け、複数ＤＵＴのマッチフェイル有無のフェイルステータス情報を、例えばフェイルメモリ（ＦＭ）からテスタバスを介して読み出して、第１に、マッチフェイルの発生が無いときは、測定実行ステップ２０に進んで、順次次のアドレス１，２，３により継続して測定実行をし、第２に、複数ＤＵＴの何れかにマッチフェイルが有るときはＤＵＴ除外ステップ３４に進む。
【００３１】
ステップ３４は、ＤＵＴ除外ステップであり、複数ＤＵＴのマッチフェイル有無の上記フェイルステータス情報を受けて、マッチフェイルする当該ＤＵＴを検出特定し、特定した当該ＤＵＴをデバイス試験から除外処理する。この例を、図５のステップ３４内の「ＳＥＴ ＲＥＪＥＣＴＩＯＮ」命令に示す。
【００３２】
ステップ４０は、試験対象ＤＵＴ判定ステップであり、上記の除外処理後の残りの試験対象ＤＵＴにおいて、第１に試験対象ＤＵＴが無い場合はデバイス試験は終了となり、第２に試験対象ＤＵＴが有る場合はアドレス算出ステップ５０に進む。
【００３３】
ステップ５０は、アドレス算出ステップであり、マッチフェイルが発生したアドレス情報を、例えばパターン発生器（ＰＧ）からテスタバスを介して読み出して、残りの試験続行アドレス「#X_ADR」、「#Y_ADR」を算出する。この例を、図５のステップ５０に示す。
【００３４】
ステップ５４は、試験続行回数算出ステップであり、マッチフェイルが発生したときのインデックスレジスタＩＤＸ１、ＩＤＸ２へ設定する残りのループ回数情報を、例えばＰＧからテスタバスを介して読み出して、残りの試験続行回数としてＩＤＸ１＝Ｘ３、ＩＤＸ２＝０を算出する。この例を、図５のステップ５４に示す。
【００３５】
ステップ５６は、測定繰返しステップであり、上記残りの試験続行アドレス「#X_ADR」、「#Y_ADR」と，上記残りの試験続行回数ＩＤＸ１＝Ｘ３、ＩＤＸ２＝０を測定実行ステップ２０で使用される試験開始条件に更新設定して上記測定実行ステップ２０へ進んで実行再開する。この例を、図５のステップ５６に示す。
【００３６】
上述発明のデバイス試験方法によれば、マッチ命令の「ＪＦＦＪ」命令を用いるパターンプログラムとし、ステップ３０，３４，４０，５０，５４，５６による後処理プログラムを自身で備える試験方法としたことにより、マッチフェイルが発生しても、残りの良品ＤＵＴに対して、試験済アドレス以後のアドレスから継続して試験続行可能となるので、試験済のアドレス領域を重複試験することが回避できる利点が得られる。特に、有限の書込み回数、消去回数のデバイスでは、デバイス試験上におけるＤＵＴ劣化を最小にできるという品質向上の観点からも好ましく、優れた利点といえる。更に、試験済のアドレス領域の重複試験実施が無くなるので、その為の試験時間が解消される結果、デバイス試験のスループットも改善される利点も得られる。
【００３７】
尚、本発明の実現方法は、上述実施の形態に示したフローチャート手順、あるいは具体的に示した処理内容に限るものではない。
例えば、マッチモード機能において、マッチホールドが不要なＤＵＴあるいは試験方法の場合においては、マッチ検出されたＤＵＴへの印加波形をホールドするマッチホールド機能を備えていない半導体試験装置にも、上述同様にして、マッチフェイルしたアドレスから継続して試験続行する試験方法が適用可能である。
また、ＤＵＴとしては、フラッシュメモリ以外の他の不揮発メモリを内蔵する他のデバイスで、有限の書換え回数の他のデバイス、例えばＥＥＰＲＯＭ、フラッシュメモリ内蔵ＣＰＵ、ＦＰＬＡ（Field Programmable Logic Array）等のデバイスの複数個をマッチモード機能を利用して同時測定を実施する試験方法に対しても同様に適用できる。また、不揮発メモリ以外にも、マッチモード機能を利用して同時測定を実施する他の試験方法に適用しても良い。
【００３８】
【発明の効果】
本発明は、上述の説明内容から、下記に記載される効果を奏する。
上述説明したように本発明によれば、マッチフェイル発生においてもユーザープログラム側へ制御が戻るマッチ命令を用い、後処理プログラムを備える試験方法とすることにより、マッチフェイルが発生しても、残りの良品ＤＵＴに対する、試験済アドレス以後のアドレスから継続して試験続行可能となるので、試験済のアドレス領域を重複試験することが回避できる大きな利点が得られる。更に、試験済のアドレス領域の重複試験実施の試験時間が解消される結果、デバイス試験のスループットが改善されて、効率的なデバイス試験方法を実現できる利点が得られる。従って本発明の技術的効果は大であり、産業上の経済効果も大である。
【図面の簡単な説明】
【図１】本発明の、複数ＤＵＴを同時測定する試験工程図。
【図２】図１に示すメインプログラムとサブルーチン・プログラムの概念フローチャート。
【図３】従来の、複数ＤＵＴを同時測定する試験工程図。
【図４】図３に示すメインプログラムの概念フローチャート。
【図５】本発明の、サブルーチン・プログラムの要旨。
【図６】従来と、本発明の要旨パターンプログラム例。
【符号の説明】
２０      測定実行ステップ
３０      マッチフェイル判定ステップ
３４      ＤＵＴ除外ステップ
４０      試験対象ＤＵＴ判定ステップ
５０      アドレス算出ステップ
５４      試験続行回数算出ステップ
ＤＵＴ１，ＤＵＴ２  被試験デバイス
【図１】
0004156712.tif 000002
【図２】
0004156712.tif 000003
【図３】
0004156712.tif 000004
【図４】
0004156712.tif 000005
【図５】
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【図６】
0004156712.tif 000007