(57)【特許請求の範囲】
【請求項１】
実データ長が異なる複数種類のＡＴＭセルを入力して所定の帯域となるよう制御を行うＡＴＭセル帯域制御装置において，
前記入力するＡＴＭセルの種別を判別するセル種別判定部と，
判定したセル種別に対応する実データ長に比例した個数のビットから成る第一のビット列を含むセル管理情報を生成する手段と，
前記セル管理情報をＦＩＦＯ形式で格納するセル管理情報格納部と，
セル管理情報の格納と共にＡＴＭセル本体を格納するメモリと，
前記セル管理情報格納部のセル管理情報を帯域に対応する遅延時間内に出力端から取り出してセル管理情報の存在を確認する手段と，
セル管理情報が存在するとそのセル管理情報内に含まれる前記第一のビット列を読み出す時間に前記メモリから前記セル管理情報に対応するＡＴＭセルの本体を読み出して送出するＡＴＭセル送出制御部とを備えることを特徴とするＡＴＭセル帯域制御装置。
【請求項２】
請求項１において，
前記セル管理情報格納部は，入力端と出力端の間に前記セル管理情報を割り込んで入力するための中間入力部を備え，
前記セル種別判定部が，入力するＡＴＭセルが遅延時間が通常種別より短い優先種別であることを判定すると，発生したセル管理情報を前記セル管理情報格納部の前記中間入力部から格納すると共に前記メモリの対応する位置にＡＴＭセルを格納して，当該ＡＴＭセルを前記入力端から入力した時より短い遅延時間で出力することを特徴とするＡＴＭセル帯域制御装置。
【請求項３】
請求項１において，
前記セル管理情報は更に，セル管理情報の区切りを表すフラグである第二のビット列を含み，
前記セル管理情報格納部の出力端から，前記第二のビット列を検出することによりセル管理情報の先頭を識別し，前記第一のビット列を用いて出力されるＡＴＭセルの時間管理を行うことを特徴とするＡＴＭセル帯域制御装置。
【請求項４】
請求項１において，
前記セル管理情報格納部を複数個設け，一方のセル管理情報格納部に遅延時間を通常の長さの通常種別のＡＴＭセルのセル管理情報を格納し，他方のセル管理情報格納部に遅延時間が通常種別より短い優先種別のＡＴＭセルのセル管理情報を格納し，優先種別のセル管理情報を優先して読み出すことを特徴とするＡＴＭセル帯域制御装置。
【請求項５】
実データ長が異なる複数種類のＡＴＭセルをそれぞれ入力する，複数の機器に対応した複数の帯域（チャンネル）を制御するＡＴＭセル帯域制御装置において，
入力するＡＴＭセルのチャンネルを識別する手段と，各チャンネル別に入力するＡＴＭセルの種別を判別するセル種別判定部と，判定したセル種別に対応する実データ長を表す情報を含むセル管理情報をチャンネル別に格納するＦＩＦＯ形式で格納するセル管理情報格納部と，判定したチャンネル番号を格納する手段と，セル管理情報の格納と共にＡＴＭセル本体を格納するメモリとを備え，
前記チャンネル対応のセル管理情報格納部から出力された各セル管理情報の内容を，時分割で順次検出すると，対応するチャンネル番号を順次ＦＩＦＯ形式で格納する格納部を設け，前記格納部から順次読み出したチャンネル番号から前記メモリから対応するＡＴＭセルを送出することを特徴とするＡＴＭセル帯域制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＡＴＭセル帯域制御装置に関し，特に移動体通信システムにおけるＡＴＭセル帯域制御装置に関する。
【０００２】
近年，マルチメディアの種々の情報をＡＴＭ（Asynchronous Transfer Mode) セルにより伝達するようになった。このＡＴＭセルによる伝送では, 無線または有線の伝送経路により, 予め決められた一定の帯域（時間当たりのデータ伝送速度）に収めることが要求されている。また，遅延時間についても同様に，一定内にすることが必要であり，リアルタイムに処理することが求められる機器により遅延時間が異なる。また，１つの機器で，複数の伝送路（チャンネル）を介する情報を扱うことが必要とされる場合や，優先セルの透過が要求される場合にＡＴＭセルの帯域制御が必要とされる。
【０００３】
【従来の技術】
従来のＡＴＭ装置では，有線通信において帯域制御を行う場合，各機器（交換装置，伝送装置，伝送路）において処理または伝送が可能な限界による帯域が上限として制御を行ったり，チャンネル毎に帯域を割り当てられていると，ある時間の区切りを設けて，その間に伝送するセルの数を算出して一定量（帯域に対応）以下となるようセルする方法が用いられている。また，従来，無線帯域のような複数のチャンネルが使用される場合，チャンネル毎に一定以下となるような制御は行われていなかった。
【０００４】
移動通信については，ＩＴＵ（International Telecommunication Union)によるＩＭＴ−２０００（International Mobile Telecommunication System-2000) としての勧告が行われ，無線の通信方式としてＷ−ＣＤＭＡ（Wide-band Code Division Multiple Access)方式が提案されている。
【０００５】
図１４はＷ−ＣＤＭＡシステムの構成図である。図中，８０は移動機と無線で通信を行う無線基地局（ノードＢと呼ばれる），８１は無線ネットワーク装置（ＲＮＳで表示：Radio Network System) ，８２は無線ネットワーク制御装置（ＲＮＣで表示:Radio Network Controller)，８３は固定ネットワーク側と無線ネットワーク側との間でのユーザ信号のプロトコル変換制御を行うマルチメディア信号処理装置（ＭＰＥで表示：Multimedia Processing Equipment)，８４は移動機間または固定網とのスイッチングを行う移動マルチメディア交換システム（ＭＭＳで表示：Mobile Multimedia Switching System) ，８５はシステムの監視，制御を行うオペレーションシステム（ＯＰＳ：Operation System) である。無線基地局８０は移動機（図示省略）と無線で通信を行い，複数の無線基地局８０は無線ネットワーク装置（ＲＮＳ）８１を構成する無線制御装置（ＲＮＣ）８２により制御される。無線制御装置（ＲＮＣ）８２は複数の無線基地局８０を介する移動機について発着信接続制御，終話制御，ダイバーシチハンドオーバ制御（同一移動機から複数の無線基地局を経由して送られてくる信号の選択合成処理や複数無線基地局への複製分配処理等）を行う。また，無線制御装置（ＲＮＣ）８２はＭＰＥ８３や，ＭＭＳ８４と接続して信号処理やスイッチングを行う。
【０００６】
図１５はＷ−ＣＤＭＡシステムのプロトコル構成である。無線インタフェースのプロトコル構成は，レイヤ１（物理層），レイヤ２（データリンク層），レイヤ３（ネットワーク層）とから成り，各レイヤ間には下位の層から上位の層に提供されるサービスと，それを提供するためのサービスアクセスポイント（Service Access Point: ＳＡＰ）が定義され，レイヤ３とレイヤ２の間のＳＡＰでは論理チャンネル(Logical Channel) が，レイヤ２とレイヤ１の間ではトランスポートチャンネル(Transport Channel) が定義されている。更に，レイヤ１とノード間の通信を行うチャンネルとして物理チャンネル（Physical Channel) が定義されている。
【０００７】
レイヤ２は無線リンクの制御を行う無線リンク制御（ＲＬＣ:Radio Link Control)と無線リソースの割当て制御などを行うメディアアクセス制御（ＭＡＣ：Medium Access Control)の２つの副層に分かれ，レイヤ３が呼設定の呼制御（ＣＣ：Call Control) とユーザ情報の伝達の制御に分かれ，ユーザ情報の伝達制御は更にレイヤ２を直接制御する無線リソース制御（ＲＲＣ：Radio Resource Control) と高位の制御を行う移動管理（ＭＭ:Mobility Management) とで構成される。
【０００８】
なお，上記論理チャンネルはＭＡＣとＲＬＣの間で使用され，トランスポートチャンネルはＭＡＣとレイヤ１の間で使用される。論理チャンネルとトランスポートチャンネルの間のコネクション（対応関係）は予め決められている。例えば，論理チャンネルのＢＣＣＨをトランスポートチャンネルのＢＣＨと接続し，論理チャンネルのＰＣＣＨをトランスポートチャンネルのＰＣＨと接続し，論理チャンネルのＣＣＣＨはトランスポートチャンネルのＲＡＣＨと接続し，論理チャンネルのＤＣＣＨをトランスポートチャンネルのＦＡＣＨと接続する。
【０００９】
図１６は無線制御装置（図１４のＲＮＣ８２）のブロック構成を示す。図中，８０，８２は上記図１４の同じ符号に対応し，８０は各無線基地局（ノードＢで表す），８２は無線制御装置（ＲＮＣ）である。無線制御装置（ＲＮＣ）８２内の８２０は複数の無線基地局８０や，ＭＰＥ８３，ＭＭＳ８４と接続された各伝送路を収容し，ＡＴＭスイッチ（８２１）の各ハイウェイとのインタフェースをとるインターフェース回路，８２１はハイウェイ相互でＡＴＭセルをスイッチングするＡＴＭスイッチ（ＳＷ），８２２は装置内の基準タイミングの生成などを行うクロック制御，セル複製，障害制御等を行う回路，８２３はダイバーシティハンドオーバ（ＤＨＴ）の回路や，無線回線のＭＡＣ層多重分離処理を行うＭＡＣ（Madium Access Control)多重分離回路（Ｍ−ＭＵＸで表示）を備える回路，８２４はＭＳ（移動機：Mobile Station) ，外部装置，及びオペレーションシステム（図１４のＯＰＳ８５）等に対し呼処理等の制御信号の信号終端を行う信号終端回路（ＳＵで表示），８２５はメモリやプロセッサを含む制御回路（ＣＯＮＴで表示）である。
【００１０】
回路８２３内の多重分離回路Ｍ−ＭＵＸは，各ノードＢを通って最終的には無線を介して移動機と通信されるデータの流れを制御する。その時に伝送されるデータの量（帯域）は無線を介するために予め決められた帯域内に納まるように制御される。具体的には，決められた帯域を，パイプとして想定すると，その中には必ず流さなければならない複数の制御信号があり，即時に流す必要があるページング（呼び出し）信号（論理チャンネルのＰＣＣＨ），ブロードキャスト（報知）信号（ＢＣＣＨ），及び個別の共通制御用の信号（論理チャンネルのＣＣＣＨ）などであり，パイプの余った帯域を使って時間的な制約が少ないユーザ（個別）の制御信号（論理チャンネルのＤＣＣＨ）や，個別トラフィック信号（論理チャンネルＤＴＣＨ）などが伝送される。多重分離回路Ｍ−ＭＵＸは，これらの各種の信号を，下り方向については各ノードＢに対して多重化し，上り方向については各ノードＢからの信号を分離する制御を行い，次の図１７によりその構成を説明する。
【００１１】
図１７は従来の多重分離回路の構成例を示す。図中，９０はＢノード（図１４の８０）や，ＭＰＥ（図１４の８２）またはＭＭＳ（図１４の８３）等からのＡＴＭセル（個別のトラフィック用の論理チャンネルＤＴＣＨ(Dedicated Traffic Channel) ，ＣＴＣＨ(Common Traffic Channel)の信号）が入力される受信部である。９１は制御のための回路（図１６の８２２，８２３など）からの命令により制御用のＡＴＭセル（制御用の論理チャンネルＢＣＣＨ(Broadcast Control Channel) ，ＰＣＣＨ(Paging Control Channel)，ＤＣＣＨ(Dedicated Control Channel) 等）を発生する生成部である。９２は受信部９０と制御用ＡＴＭセル生成部９１からのＡＴＭセルを格納するバッファ，９３は複数種の信号の中から予め設定された帯域内で制御チャンネルとトラフィックチャンネルを組合せて出力するための複数種のチャンネル信号の各種の組合せパターンが記載された送信リストパターン，９４は優先リスト，９５は選択制御部，９６は送信部である。
【００１２】
バッファ９２に格納された各種の複数のＡＴＭセルは，選択制御部９５において，全体として予め決められた帯域に納まるように選択して制御される。その場合，送信リストパターン９３と優先リスト９４を参照する。送信リストパターン９３は図１７に例を示すような構成を備えており，複数種のチャンネル，ＰＣＣＨ，ＢＣＣＨ，ＤＣＣＨ，ＤＴＣＨ等の各信号種別の中のどの種別のＡＴＭセル（個数を含む）をどのように組合せるかを表す各種のパターンのリストが設定されている。選択制御部９５はバッファ９２に格納されたＡＴＭセルの種別，個数と送信リストパターン９３とを参照し，制限された帯域に収まるような送信パターンを検出すると共に，複数種の信号の中のどれを優先するか優先リスト９４を見てバッファ９２から選択する。選択されたＡＴＭセルは，送信部９６からＢノード（または逆方向のＭＰＥや，ＭＭＳ）へ送信される。
【００１３】
【発明が解決しようとする課題】
上記した無線制御装置（ＲＮＣ）における多重分離回路Ｍ−ＭＵＸでは，バッファに格納された複数種の信号（チャンネル）のＡＴＭセルを予め決められたパターンの中の何れのパターンに適合するか判別し，予め決められた帯域（無線）の中で必須のチャンネルと個別のユーザのチャンネルのための帯域を割り当てなければならないが，決められたフレーム周期（１０ｍｓ）の中で多数のパターンからなる送信リストパターンとバッファに蓄積されたＡＴＭセルの組合せの状態とを照合する場合，膨大な組合せについてそれぞれ処理を行うための時間がかかり，マイクロオーダで一つの処理を行っても，遅延が生じてセルの廃棄が発生するという問題があった。
【００１４】
また，チャンネル毎の帯域制御が必要であるが，従来の技術ではセルの判別とチャンネル毎の演算が必要であり遅延時間が大きくなるために困難であった。
【００１５】
更に，優先チャンネルのセルを透過する制御も処理が複雑になり，リアルタイムで処理することは困難であった。また，単位時間（１フレームが１０ｍｓ）でセルを区切る場合においても，セルの組合せによっては端数が生じてしまい，帯域をフルに，または時間軸上で平均的に出力することが難しいという問題があった。更に，単一のチャンネルでは困難であるので，複数のチャンネルで同様の処理をさせるには回路規模の増大を招くことになる。
【００１６】
本発明は無線制御装置の多重分離の機構において，送信リストパターンを使用せずに帯域制御を実現することが可能なＡＴＭセル帯域制御装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
図１は本発明の原理構成を示し，１はセル種別判定部，２はセル管理情報生成部，３はセル積み込み制御部，４はＦＩＦＯ形式で情報を格納保持するセル管理情報格納部，５はメモリ管理部，６はＡＴＭセルの本体を記憶するためのメモリ，７はセル管理情報格納部へのセル管理情報の格納と読み出しのタイミング制御のための信号を生成するタイミング生成部，８はセル管理情報の中のフラグを確認するフラグ確認部，９は時間管理部，１０はＡＴＭセル送出制御部である。
【００１８】
本発明は，同一帯域（同じ無線基地局の一つの移動機向け）に含まれる複数種別のＡＴＭセルがセル種別判定部１に順次入力されると，セル種別判定部１ではＡＴＭセルのヘッダ（５オクテット）の後のペイロード（４８オクテット）を識別して，その中の情報部分（伝送すべきデータ）と残りの空情報（ダミーデータ）から，情報部分の長さを識別しＡＴＭセル種別を判別する（ＡＴＭセル種別は情報部分の長さにより決まる）。すなわち，情報部分の長さが異なるＡＴＭセルを受け付けて情報部分の長さにより種別を判別し，セル管理情報生成部２はセル種別判定部１から判別した情報長（種別）を受け取ると，対応するセル管理情報を生成する。セル管理情報の原理を図２を用いて説明する。
【００１９】
図２はセル管理情報生成の原理説明図である。この例ではセル種別がｍ種の場合で，▲１▼は種別１，▲２▼は種別２，▲３▼は種別３，▲５▼は種別ｍでそれぞれ単一のセルの場合であり，▲４▼の種別４は２つのセルに分離した例である。各ＡＴＭセルは５８オクテット（Ｏｃｔ，１オクテットとは８ビット）から成り，先頭の５オクテットはヘッダで，続く４８オクテットはペイロードであるが，Ｗ−ＣＤＭＡの制御用のチャンネルでは全てが情報部分（伝送すべきデータ部分）ではなく，ＡＴＭセル種別（チャンネル種別）に対応して情報部分の長さが異なり，ペイロードの残りの部分には空き（empty)を表す情報（ダミー情報）が設定されている。▲１▼〜▲５▼に示す各種別のＡＴＭセルの情報部分の長さ（オクテット数）がα１〜αｍ（但し▲４▼の場合は複数のセルのトータル数α4-1 ＋α4-2)である。これらの長さについて公約数を求めて（書き込み，読み出しの速度に対応し，最大公約数である必要はない），Ｎが求められると，このＮに対する各ＡＴＭセル種別の情報部分の長さになるための倍数としてβ１〜βｍを得ることができる。
【００２０】
セル管理情報は，２つのビット列により構成され，一方のビット列は，そのビット数が倍数（β１〜βｍ等）と同じであり，特定のビット状態（例えば“１”）に設定して情報長を表現する。すなわち，セル管理情報の情報長は元のＡＴＭセルの情報部分の大きさの１／Ｎがそのままビットの長さとなる。他方のビット列は，ＡＴＭセルの区切りを表すフラグが先頭に設定されている。なお，長さを表すので，１ビットデータにフラグ指示用に１ビットでトータル２ビット長が最低条件である。具体的には，３種のＡＴＭセルの情報部分が，それぞれ，▲１▼が２０オクテット，▲２▼が３０オクテット，▲３▼が４０オクテットである場合，公約数として１０を用いると，▲１▼の情報長は２ビット，▲２▼の情報長は３ビット，▲３▼は４ビットで表すことができる。
【００２１】
各ＡＴＭセルのセル管理情報の中のフラグも情報長と同じビット数であるが，それぞれのフラグ（先頭の１ビット）がセットされ，上記▲４▼の例のように２つのＡＴＭセルにまたがる場合は，フラグは複数セル分付加し，フラグを付ける場所は，セルが平均的に出力されるよう設定する。また，複数のセルであっても，情報が分割され，２セル等複数のＡＴＭセルを出力しなければならないセルについては（例えば，ＤＴＣＨ等１ＡＴＭセルに収まり切れない情報を持つものに関して），セル管理情報も１つのものとして扱い送出指示のヘッダだけが，実ＡＴＭセルの個数分あることになる。
【００２２】
図１の説明に戻ると，セル管理情報生成部２では図２の原理により生成されたセル管理情報は２ビット幅を持つビット列に変換されてセル積み込み制御部３の制御によりセル管理情報格納部４に書き込まれる。なお，通常は入力されるセルについてはどの様な情報形態であるかは既知のものであるか上記の公約数Ｎは予め与えられ，その公約数により演算，またはテーブルを用意しておき，そのパターンに当てはまるセルについてセル管理情報を引き出すようにすることができる。セル管理情報格納部４の書き込みと同時に，対応するＡＴＭセル本体もセル積み込み制御部３によりメモリ管理部５に供給される。メモリ管理部５はそのＡＴＭセルをメモリ６に書き込む。メモリ６への書き込み位置はセル積み込み制御部３によるセル管理情報格納部４への格納位置に対応して順に書き込まれ，これにより出力に際してＡＴＭセルを容易に出力させることが可能となり，セル管理情報とリンクして管理することができる。但し，ＡＴＭセルが優先セル（一定時間内に必ず送出すべきセル）の場合は，セル積み込み制御部３の制御によりセル管理情報格納部４の中間位置に書き込まれると，メモリ管理部５はそのＡＴＭセルを対応する位置に書き込みを行う。また，セル管理情報格納部４へセル管理情報を書き込む時にフルの場合は，セル管理情報の積み込みが不能となるので，メモリ６へ書き込まれることなく廃棄される。
【００２３】
セル管理情報格納部４はＦＩＦＯ形式で動作するが，その深さは当該機器においてＡＴＭセルの送信（または受信）する周期として許容される時間と相関関係を持ち，許容される時間に対してセル管理情報の使用時に同一となるように設定される。このことから，遅延が当該機器に対して許容されない値になると，積み込み時に判別でき，そのまま廃棄処理が行われ，空きがある限り積み込みができ，複雑な演算なしに送出管理ができる。セル管理情報格納部４からデータを引き抜く速さは，ＡＴＭの情報部分の量をセル管理情報に変換した時の圧縮率（公約数Ｎに対応）により一義的に決定される。
【００２４】
セル管理情報格納部４から出力されるデータのうち，データの長さに相当するビットはそのまま順に１ビットずつ引き抜かれていき，時間調整機能を果たす時間管理部９に渡される。時間管理部９は情報長を表すビットを判別し空き状態（セルが無い状態）か否かを判別する。また，フラグ確認部８は，フラグを検出するとＡＴＭセル送出制御部１０に通知し，ＡＴＭセル送出制御部１０はフラグが出力された時点でこれに対応するＡＴＭセルをメモリ管理部５に対して読み出すよう制御して，メモリから対応するＡＴＭセルの本体を読み出して出力する。
【００２５】
図３は時間管理の動作原理を示す。ＡＴＭセルをセル管理情報格納部４に入力する場合，ＡＴＭセル積み込み制御部３で入力するセルが優先セルでないと，セル管理情報格納部４に入力しようとしている情報量（ビット長）以上の空きがあるか判別し，空きがあれば入力が行われ，空きがなければ廃棄され，メモリ６への書き込みまたは廃棄も同時に制御される。セル管理情報格納部４の出力条件は，タイミング生成部７により決まり，ここから出力されるタイミングは帯域制御の幅により決まり，時間管理部９により管理される。このタイミング生成部の速度により，ＡＴＭセルの送出する速さが決定されるため，実質的に伝送路に対する帯域が決まる。フラグ確認部８は，この例ではフラグが“１”であると，ＡＴＭセル送出制御部１０に対しＡＴＭセルの送出を実行させる。
【００２６】
図４は優先セルを含む時間管理の動作原理を示す。ＡＴＭセルを最も大きく遅延することができるセルを基準としてセル管理情報格納部４の深さ（容量）は決められ，最大遅延となるセルは先端部４ａから入力されるが，優先セルがある場合はそのセルに許される遅延時間に対応した途中（先端と出力端の間）の箇所４ｂからの入力となる。最大遅延の深さをＸとすると，次の式が成り立つ。
【００２７】
Ｘ＝最大遅延許可時間／（１セル／Ｎ）×タイミング周期
一方，優先セルの入力箇所４ｂまでの深さは次の式で表される。ここで，処理遅延とは，入力箇所にあったセルがさばけるまでに必要な時間を表し，予め入力ポインタの深さから引いておく。
｛（優先セル遅延許可時間）／（優先セル／Ｎ）｝−処理遅延
優先セルは，その入力箇所４ｂに空きがある場合はそこから優先セルを入力するが，優先セル以外のセルは先端部４ａからの入力となるため，優先セルより後になり出力が遅くなる。優先セルは強制的に中間に積まれるので，先端より入力されるセルがさばけなくなるとあふれ，この状態が廃棄条件となる。また，優先セルの入力箇所４ｂに先に積み込まれたセルが残っていた場合には，そのセルが処理されてから優先セルを積むことになる。
【００２８】
図５は複数チャンネル処理の原理構成を示す。図中，１ａは入力するＡＴＭセルの種別とノードＢのチャンネルを判定するセルチャンネル（セルＣＨ）判定部，２−１〜２−３はセル管理情報生成部，３ａはＡＴＭセル積み込み制御部，４−１〜４−３はセル管理情報格納部，５はメモリ管理部，６はメモリ，７ａは第１タイミング生成部，７ｂは第２タイミング生成部，８−１〜８−３はフラグ確認部，１０はＡＴＭセル送出制御部，１１はチャンネル情報を格納するＡＴＭ送出用積み上げ制御部である。なお，この構成における「チャンネル」とは，各ノードＢにより使用されるチャンネルを意味し，そのチャンネルの中にはノードＢと無線により通信を行う端末との間で送受信される各種無線チャンネルを含む。
【００２９】
ＡＴＭセルがセルチャンネル判定部１ａに入力すると，チャンネル１〜チャンネル３のそれぞれの帯域に対応するブロック（チャンネル対応のセル管理情報生成部２−１〜２−３をはじめとする各ブロック）の何れかに分けられ（各ＡＴＭセルにチャンネルを表す情報が含まれている），それぞれのブロック内で帯域制御を行う。各チャンネルのブロックに分けられたＡＴＭセルは，それぞれセル管理情報生成部２−１〜２−３においてセル種別（セル内の情報部の長さ）を識別し，上記図２に説明した方法で情報長とフラグが設定され，その内容はＡＴＭセル積み込み制御部３ａで対応するセル管理情報格納部４−１〜４−３に格納される。この時，メモリ管理部５によりＡＴＭセルの本体をメモリ６に記憶する。各チャンネルのセル管理情報格納部４−１〜４−３に積み込んだセル管理情報はタイミング生成部７のタイミングでシフト制御され，出力端からフラグの状態をフラグ確認部８−１〜８−３で判別し，フラグを検出すると，ＡＴＭ送出用積み上げ制御部１１にチャンネル番号を時分割多重で積み上げる。なお，この構成では，各セル管理情報格納部４−１〜４−３に書き込まれたセル管理情報の中の情報長を表すビット列は，出力端から出ても利用されない。
【００３０】
第１タイミング生成部７ａはＡＴＭの伝送路における最高速度でセルの送出を行うよう，ＡＴＭ送出用積み上げ制御部１１からチャンネル情報を抜き出し，順にＡＴＭセルの送出を行う。よってこの時点では帯域制御を意識することなく，その前段階で帯域制御は行われる。
【００３１】
図６はセル管理情報格納部による遅延時間算出の原理構成を示す。図中，３，４，７，８の各符号は上記図１と同じで，３はＡＴＭセル積み込み制御部，４はセル管理情報格納部，７はタイミング生成部，８はフラグ確認部を表す。９ａはポインタ格納部，９ｂは遅延時間演算部，９ｃは遅延時間通知部である。
【００３２】
遅延時間を算出する場合，セル管理情報格納部４内のデータが入力されている上限を示すポインタを格納するポインタ格納部９ａを設け，その値から現時点でのデータの残量を算出し，その残量の示すデータの送出時間を遅延時間演算部９ｂで演算する。遅延時間は周期×ポインタ値により求められる。この時，データの上限はポインタにより示されるため，セル管理情報格納部４については１ビット操作が可能となる。すなわちポインタの表す点より中間に入力させる優先セルの位置管理についても可能となり，回路的についても同時に帯域制御を行わなければならないチャンネルが増えた場合，ポインタの遅延時間演算部９ｂを共通使用し，セル管理情報格納部４のビット数を減少させることにより総合的に回路の減少を実現できる。演算により求めた遅延時間は遅延時間通知部９ｃにより上位装置に通知され，この機器の繁忙（負荷）状態を知らせることができる。
【００３３】
【発明の実施の形態】
図７，図８は実施例の構成（その１），（その２）である。この実施例には本発明により提案された新たな技術であるセル積み込み制御部（図１の３），セル管理情報格納部（図１の４），時間管理部（図１の９）を中心として示すが，ＡＴＭセル本体をメモリに格納し，出力する構成（図１のメモリ管理部５とメモリ６）は図示省略されている。
【００３４】
図７，図８において，１はセル種別判定部，２はセル管理情報生成部であり，３ａ〜３ｎ，３ｐはセル管理情報をセル管理情報格納部への書き込み（ライト）制御のための回路であり，９ｄ〜９ｉはセル管理情報格納部からの読み出し（リード）制御のための回路である。また，４ａ，４ｂはセル管理情報格納部４に対応し，４ａは最大遅延時間が許容される通常種別のセルのセル管理情報を格納する２ビット幅のＦＩＦＯ形式で書き込み読み出しを行うメインメモリであり，４ｂは優先種別（遅延時間を少ないことが要求される種別）のセルのセル管理情報を格納するメインメモリ４ａと同様の構成を備えるサブメモリである。
【００３５】
セル種別判定部１で入力するＡＴＭセルの情報長を識別してセル種別を判定する。この実施例では，セルの種別を４種とし，その中の２種のセル（種別１，種別２とする）が優先の種別で，残りの２種のセル（種別３，種別４とする）が普通の種別（最大遅延時間が許容される種別）とする。セル管理情報生成部２では，各セルの種別を判別すると，各セルの最大公約数により情報部分の長さ（オクテット数）を除算し，セル管理情報の中の情報長（ビット列）を決定する。ライト回数指示部３ａは加算器３ｅに対し，アドレスを生成するための加算指示を情報長（ビット列）に応じて順次発生すると共に，判定したセルの種別に応じてメインメモリ４ａ（普通種別）かサブメモリ４ｂ（優先種別）の何れかのライトポインタを駆動し，ライト（書き込み）動作を行う各回路にも情報長に応じたライト指示の回数が指定されることで，セル管理情報の２ビット幅（情報長とフラグのビット）で指定された各ビット列がライト指示の回数だけメモリにライトされる。ライトの際は，各メモリのライトアドレスを発生するための最大遅延ライト開始アドレス値を保持するレジスタ３ｂが使用され，このレジスタに示された値に従って特定のアドレスへ書き込みが行われる。このレジスタ３ｂはライト動作が行われると，書き込まれたデータ長相当の値が加算されて，次の書き込みのために保持される。
【００３６】
メインメモリ４ａ，サブメモリ４ｂは２ビット幅を１組として記憶するが，４ビット幅のものを用いても良く，また２ビット幅でなくて情報長とフラグを別のメモリとして独立して設けてもよい。
【００３７】
メインメモリ４ａはセル管理情報を積み込み，一定の速度（時間）で吐き出すことにより，出力するセルの時間管理を行う。このメモリに対して示されるポインタは読み出しを指示するリードポインタ，書き込み（現データの最上位を示すポインタ）及び，読み出しているポイントより優先セルが許可できる時間だけ遅延した位置に相当するポイント（中間監視ポイントという）を示すレジスタ３ｆが設けられている。また，サブメモリ４ｂには，読み出しのポイントと書き込みのポイントが用意されている。
【００３８】
書き込みの際は中間監視ポイントの中を読み出して確認し，この結果に応じて書き込むメモリを決め，書き込まれた側のアドレスは更新される。基本的にメインメモリが空いている場合はそこに書き込まれ，詳細な動作のフローは後述する図１１，図１２に示す。サブメモリに書き込みを行う場合，その中間監視アドレスの値が中間監視アドレス格納配列３ｆに保管され，古い順に並べられている。書き込み時には，中間監視ポイントだけでなく，最大遅延に基づく上限が決められており，上限値は最大遅延許可ステップ数に示されており，この値と現メモリリードポイントとの差分により決められる。ライトポイントがこの上限を越えた場合，書き込み動作は停止し，その時点の優先セルを除く通常セルは廃棄される。なお，優先セルはこれに関係なくサブメモリに書き込まれる。
【００３９】
中間監視ポイントは優先セルの遅延許容ステップ数とメモリリードポイントの差及び，サブメモリに入力されている，優先セルの数量を差し引いた値になっており，最大でも優先セルの遅延時間を守るように構成されている。この範囲がマイナスになる場合は，入力されるセルの許容量を越えるものとし，アラーム生成を行い，アラーム時においては入力セルの制限，通知を行う。
【００４０】
読み出しは，リードポインタの値が，中間監視アドレス格納配列と等しくない場合に，メインメモリ側から順に読まれることになる。中間監視アドレス格納値と等しくなった場合は，メインメモリが１つのセルの読み出し途中である場合を除いて，サブメモリを読みにゆく。サブメモリには優先セル情報があり，この情報を順に読み出し，空になった時点にメインメモリ側の読み出しに戻る。メインメモリのデータが１つのセルの読み出し途中である場合には，そのセルの読み出し完了後サブメモリ側に読み出しに行く。メインメモリが示すポインタは終了した位置を示しているので，サブ側から戻った時読み出しを開始できる。なお，中間監視ポイントに対して与えられる遅延許可は，このようにメイン側の途中で切替わりが発生することを考慮し，その分を差し引いておく値を設定してある。
【００４１】
次に図９，図１０は実施例の構成（図７）中のメモリ監視制御部の詳細構成（その１），（その２）を示す。図中，２，４ａ，４ｂは上記図７，図８の同一の符号の各部に対応し，説明を省略する。３００〜３１２はセル管理情報をメインメモリ４ａまたはサブメモリ４ｂへ書き込み（ライト）制御するための回路であり，９００〜９０９はメインメモリまたはサブメモリからセル管理情報の読み出し（リード）制御のための回路である。
【００４２】
セル種別判定部１で入力するＡＴＭセルの情報長を識別してセル種別を判定する。この構成では，ライト側回路としてレジスタ３００の中間監視アドレス値，レジスタ３０７の最大遅延ライト開始アドレス値，レジスタ３０８の優先セル時間管理メモリライトアドレス値，レジスタ３０２の最大遅延許容ライトアドレス値が用意されている。レジスタ３００の中間監視アドレスはメインメモリ側の優先セル挿入箇所の監視を行うためのアドレスを確保するレジスタであり，リードアドレスにより変化する。最大遅延許容ライトアドレスレジスタ３０２はメインメモリ側のセルの書き込み上限のアドレスを確保するレジスタであり，メインメモリ側の蓄積量により変化する。またこの値は最大遅延許容ライトアドレス値により上限を決められる。優先セル時間管理メモリライトアドレスのレジスタ３０８は，サブメモリ４ｂ側の優先セル書き込み上限値のアドレスを確保するレジスタで，サブメモリ４ｂ側の蓄積量により変化する。最大遅延許容ライトアドレス値のレジスタ３０２は，メインメモリ側の最大遅延が許容される優先セル挿入箇所の監視を行うためのアドレスを確保し，リードアドレス，サブメモリ側の蓄積量により変化する。
【００４３】
優先セルを挿入する箇所である中間部の監視があるが，このアドレスに書き込まれているデータを判別し，どのメモリのどのポイントに書き込まれるか決めるため，メインメモリリード部９０２とそのビット判定部９０３がある。ビット判定は，単純なゲートにより構成され，結果のビットがそのままメイン側メモリライトコントロール信号生成部９０９とサブ側メモリライトコントロール信号生成部９０６のイネーブル信号として使用される。ライト動作を行ったメモリ側のライトポインタ（最大遅延ライト開始アドレス値，優先セル時間管理メモリライトアドレス値）はセルの大きさ相当の値が加算され，レジスタに再び格納される。
【００４４】
最大遅延セルについてはメインメモリ側にライトする際，最大遅延許容ライトアドレス値とライトポイントの比較を行い，最大許容値が上回った場合に，メインメモリへの書き込みが行われ，逆の場合はセルの廃棄となる。
【００４５】
リード側ではレジスタ９０５のメインメモリリードアドレス値，レジスタ９０４の優先セル時間管理メモリ（サブメモリ）リードアドレス値が用意されている。メインメモリリードアドレス値は，メインメモリより定期的に読み出されるよう，リードポイントの位置を示しており，読み出される毎にインクリメントされる。優先セル時間管理メモリ（サブメモリ）アドレス値はリード対象がサブメモリへと移った時に，サブメモリ側の読み出しアドレスを管理しており，読み出す毎にインクリメントされる。
【００４６】
メイン側かサブ側のいずれかを判別するための機構として，それぞれのメモリより読み出した値を判別する回路があり，簡単なゲートで構成されている。この判定はライト側で優先セルを積まれた際，その積まれたポイントを保持している中間監視アドレス保持値とメイン側リードポイントが等しくなった場合に，判定動作を行い，それぞれのメモリコントロール機構への制御を行う。
【００４７】
図１１は実施例におけるメモリライト動作のフローチャートであり，主に上記図７，図８の構成において実行される（図９，図１０でも同様の動作となる）。
【００４８】
入力待ちの状態で，ＡＴＭセルが入力すると，種別が優先セルか否か判別し（図１１のＳ１），優先セルでなければ，サブメモリ（図７〜図１０の４ｂ）に積まれているデータ量＝サブメモリライトアドレス−サブメモリリードアドレスを求める（図１１のＳ２）。次に，通常セルの最大遅延許容値（ＭＡＸ設定値という）を求め（図１１のＳ３），積み込むポイント（ライトポインタ）がＭＡＸ設定値以下であるか判別し（同Ｓ４），以下でない場合は当該セルを廃棄し（同Ｓ５），以下の場合はメインメモリ４ａにセル管理情報を書き込み（同Ｓ６），メインメモリライトポインタをセルの情報部の長さに対応するビット数分だけ加算する（同Ｓ７）。
【００４９】
上記ステップＳ１において，優先セルであることが分かると，中間監視ポイントのメインメモリの値（２ビット幅の１組）を読み込み（図１１のＳ８），指定フラグ（指定された位置の２ビットを意味する）のビット状態を判別する（同Ｓ９）。フラグのビットが“００”であって「空」の場合は，メインメモリに「００」を書き込み（図１１のＳ６），メインメモリ側のポインタを更新する（同Ｓ７）。「空」でない場合は，サブメモリに積み込まれ，サブメモリポインタが更新される。すなわち，中間監視アドレス格納配列（図７，図８の３ｆ）に中間監視アドレス値（図７，図８のレジスタ３ｈに保持）を格納し（図１１のＳ１１），中間監視アドレス格納配列位置を＋１（次配列）し（同Ｓ１２），サブメモリに中間監視アドレス値（図７，図８のレジスタ３ｈ）より指定量をライトする（同Ｓ１３）。続いて，サブメモリのライトポイントをセル長（ビット列）だけ加算して更新する（図１１のＳ１４）。また，この時の中間監視ポイントは配列に保持され，リード時に古い順に読み出される。
【００５０】
このようなライト動作によれば，読み出しを意識することなく，セルの書き込み及び管理を行うことができ，優先セルを最適なポイントに挿入することが可能となる。また，メモリについても最小のビット幅で構成することができ，更にビット幅の大きなメモリでも有効に利用することができる。
【００５１】
図１２は実施例におけるメモリリード動作のフローチャートである。このフローチャートも主に上記図７，図８の構成で実行される（図９，図１０でも同様の動作となる）。
【００５２】
リードにおいては，一定周期を発生するクロックに応じて出力し，動作の起点はクロックのエッジとする。タイミング生成されて読み出し用メインメモリポインタが書き込みで保持された中間監視ポイントの配列に示された値と等しくなるかどうか判断する。すなわち，読み出しタイミングが生成されると（図１２のＳ１），中間監視アドレス格納配列保持アドレスからメインメモリリードポイントアドレスを減算することで，メインサブ切換え変数を求め（図１２のＳ２），メインサブ切換え変数が０であるか判別する（同Ｓ３）。０でなければ，優先セルの読み出し要求が無いとし，メインメモリより読み出しを行う。すなわち，メインメモリリードポイントのデータを読み込み（図１２のＳ４），読み込んだメインデータが“００”であるか判別する（同Ｓ５）。“００”でない場合，メイン側リードポイント＝リードポイント＋１とし（図１２のＳ６），次の読み出しタイミングの生成（同Ｓ１）を待つ。読み込んだデータが“００”で空きの場合は，ポインタをインクリメントせず，そのままの値として，新たなセルが書き込まるまでに同じポイントで待つ。
【００５３】
上記ステップＳ３において，メインサブ切換え変数が０の場合（中間監視アドレス保持配列に示された値とリードポインタが等しくなった場合），メインメモリリードポイントが示すデータを読み込み（図１２のＳ７），そのデータが“１０”であるか（１つのセル長のデータの途中であるか）の判別をする（同Ｓ８）。“１０”である場合は，そのままメインメモリ側を読み出し，メイン側リードポイントをインクリメント（＋１）する（図１２のＳ１３）。このセルが終了し，次のセルの先頭“０１”または次のセルが無い場合（“００”の時），サブメモリリードポイントが示すサブメモリのデータを読み込み（図１２のＳ９），そのデータが“００”（空きを表す）であるか判別する（同Ｓ１０）。“００”でない（データがある）場合は，サブ側リードポイントをインクリメント（＋１）し（同Ｓ１１），次のポイントのデータの読み出しを続ける。ステップＳ１０において，サブメモリからのデータが“００”である場合は，それまでのデータの読み出しが完了したので，中間監視アドレス格納配列保持アドレスをクリアし（図１２のＳ１２），次の配列へと制御を移しておく。
【００５４】
この動作によれば，読み出しのセルを狂わせることなく，正しく読み出すことができ，簡便な構成で確実な時間管理を行うことができる。
【００５５】
図１３は複数チャンネル処理を行う実施例の構成である。この構成は上記図５に示す複数チャンネルの原理構成を実現するための実施例である。なお，この実施例において「チャンネル」は
図中の１ａ，３ａ，４−１〜４−３，５，１０，１１は上記図５の同一符号の各部に対応し，１ａはセルチャンネル判定部，３ａはＡＴＭセル積み込み制御部，４−１〜４−３はセル管理情報格納部，５はメモリ管理部，１０はＡＴＭセル送出制御部，１１はチャンネル番号を並列に記憶するＦＩＦＯを備えるＡＴＭセル送出用積み上げ制御部である。２ａはセル管理情報生成部，７０は第１クロック回路（図５の７ａに対応），７１は第２クロック回路（図５の７ｂに対応）である。また，５０〜５７は複数チャンネルのセル管理情報の書き込み，読み出しを行うための各種の回路であり，５０−１〜５０−３はチャンネル番号積み込みイネーブル信号生成部，５１−１〜５１−３はチャンネル番号保存レジスタ，５２−１〜５２−３は各チャンネルイネーブル信号生成部，５３は複数のチャンネルイネーブル信号生成部５２−１〜５２−３を順番にイネーブルにするようループ制御を行うループカウンタ，５４−１〜５４−３は出力切換バッファ，５５ａはアンド回路，５５ｂはオア回路，５６は指定チャンネルメモリリード制御部，５７−１〜５７−３は各チャンネルに対応するセル管理情報を格納するメモリのリード制御部である。
【００５６】
上記図１３の動作を概説すると，上記図５に説明した原理により入力したＡＴＭセルは，チャンネルに対応するブロックに分けられ，セル管理情報格納部４−１〜４−３のそれぞれに格納され，ＡＴＭセル本体はメモリ管理部５によりメモリ６に記憶される。セル管理情報格納部４−１〜４−３からリード制御部５７−１〜５７−３の制御により読み出されたデータ（２ビット幅）は，そのデータ中にセルを送出するフラグを持っているかまたは空であるかを，チャンネル番号積み込みイネーブル信号生成部５０−１〜５０−３において判定され，フラグを持っているとチャンネル番号積み込みイネーブル信号を生成し，対応する各チャンネルイネーブル信号生成部５２−１〜５２−３が駆動される。
【００５７】
各チャンネルからの信号をＡＴＭセル送出用積み上げ制御部１１に入力する順序を決めるため，ループカウンタ５３により各チャンネル間を順に回しつづけ，該当するチャンネルが出力されるよう各チャンネルイネーブル信号生成部５２−１〜５２−３の一つから出力切換えバッファ用イネーブル信号が生成される。出力切換バッファ５４−１〜５４−３には，該当するチャンネルのセル本体の格納情報（各チャンネル番号保存レジスタ５１−１〜５１−３からのチャンネル番号）があり，この情報がＡＴＭセル送出用積み上げ制御部１１のＦＩＦＯへ積まれる。
【００５８】
ＡＴＭセル送出用積み上げ制御部１１のＦＩＦＯでは，出力速度に応じたクロックを発生する第２クロック回路７１により出力し，その結果は指定チャンネルメモリリード制御部５６へ送られ，ＡＴＭセル本体はメモリ管理部５の制御によりメモリ６から読み出され，ＡＴＭセル送出制御部１０から出力される。
【００５９】
この図１１に示す実施例によれば，各チャンネルからの出力制御が簡単な回路により構成することができ，カウンタによるループ状イネーブルタイミングを生成することにより，各チャンネルの送信輻輳状態を容易に回避することが可能となる。
【００６０】
（付記１）実データ長が異なる複数種類のＡＴＭセルを入力して所定の帯域となるよう制御を行うＡＴＭセル帯域制御装置において，入力するＡＴＭセルの種別を判別するセル種別判定部と，判定したセル種別に対応する実データ長を表す情報を含むセル管理情報を生成する手段と，前記セル管理情報をＦＩＦＯ形式で格納するセル管理情報格納部と，セル管理情報の格納と共にＡＴＭセル本体を格納するメモリとを備え，前記セル管理情報格納部のセル管理情報を帯域に対応する遅延時間内に出力端から取り出してセル管理情報の存在を確認する手段と，セル管理情報が存在するとその実データ長に相当する時間に前記メモリから前記セル管理情報に対応するＡＴＭセルの本体を読み出して送出するＡＴＭセル送出制御部とを備えることを特徴とするＡＴＭセル帯域制御装置。
【００６１】
（付記２）  付記１において，前記セル管理情報格納部は，入力端と出力端の間に前記管理情報を割り込んで入力するための中間入力部を備え，前記セル種別判定部が，入力するＡＴＭセルが遅延時間が通常種別より短い優先種別であることを判定すると，発生したセル管理情報を前記セル管理情報生成部の前記中間入力部から格納すると共に前記メモリの対応する位置にＡＴＭセルを格納して，当該ＡＴＭセルを前記入力端から入力した時より短い遅延時間で出力することを特徴とするＡＴＭセル帯域制御装置。
【００６２】
（付記３）  付記１において，前記セル管理情報は，ＡＴＭセルの実データ長に比例した個数のビットから成るビット列とセル管理情報の区切りを表すフラグを表すビット列とを含み，前記セル管理情報格納部の出力端から，セル管理情報のフラグを検出することによりセル管理情報の先頭を識別し，前記ビット列を用いて出力されるＡＴＭセルの時間管理を行うことを特徴とするＡＴＭセル帯域制御装置。
【００６３】
（付記４）  付記１において，前記セル管理情報格納部を複数個設け，一方のセル管理情報格納部に遅延時間を通常の長さの通常種別のＡＴＭセルのセル管理情報を格納し，他方のセル管理情報格納部に遅延時間が通常種別より短い優先種別のＡＴＭセルのセル管理情報を格納し，優先種別のセル管理情報を優先して読み出すことを特徴とするＡＴＭセル帯域制御装置。
【００６４】
（付記５）  付記１において，前記セル管理情報格納部に格納された情報量を測定することによりデータのトラヒック量及び廃棄数を得ることを特徴とするＡＴＭセル帯域制御装置。
【００６５】
（付記６）  付記１乃至５の何れかに記載のＡＴＭ帯域制御域制御装置は，複数の無線基地局，移動交換機，信号処理装置等を収容してＡＴＭセルの多重分離を行う機構として設けたことを特徴とするＡＴＭセル帯域制御装置。
【００６６】
（付記７）  実データ長が異なる複数種類のＡＴＭセルをそれぞれ入力する，複数の機器に対応した複数の帯域（チャンネル）を制御するＡＴＭセル帯域制御装置において，入力するＡＴＭセルのチャンネルを識別する手段と，各チャンネル別に入力するＡＴＭセルの種別を判別するセル種別判定部と，判定したセル種別に対応する実データ長を表す情報を含むセル管理情報をチャンネル別に格納するＦＩＦＯ形式で格納するセル管理情報格納部と，判定したチャンネル番号を格納する手段と，セル管理情報の格納と共にＡＴＭセル本体を格納するメモリとを備え，前記チャンネル対応のセル管理情報格納部から出力された各セル管理情報の内容を，時分割で順次検出すると，対応するチャンネル番号を順次ＦＩＦＯ形式で格納する格納部を設け，前記格納部から順次読み出したチャンネル番号から前記メモリから対応するＡＴＭセルを送出することを特徴とするＡＴＭセル帯域制御装置。
【００６７】
【発明の効果】
本発明によれば，通信機器内での遅延を最小限に留める必要があるＡＴＭセル（優先セル）と，パケットのような非リアルタイム性のセル（通常セル）について同一の構成で帯域制限，セル廃棄，遅延管理を行うことができ，且つセルの管理が複雑な回路や，ＣＰＵ等の演算回路を用いることなく可能となる。
【００６８】
更に，処理についてはリアルタイムで行われ，瞬間的に帯域を外れる事態が発生することがない。また，優先的に送出すべき優先セルについても，遅延無く送出することが可能であり，他セルが妨げになることが無くなる。
【００６９】
リアルタイムで時間の区切れが無いような構成が可能であるため，帯域を無駄なく使用することができ，無線等に用いるセルの帯域制限について有効となる。
【００７０】
また，セル廃棄やトラヒックの測定が容易であり，且つ遅延時間のモニタリングができるため，機器の輻輳状態の監視や，外部よりのセル入力停止等の基礎データの生成が確実に行うことができる。
【図面の簡単な説明】
【図１】本発明の原理構成を示す図である。
【図２】セル管理情報生成の原理説明図である。
【図３】時間管理の動作原理を示す図である。
【図４】優先セルを含む時間管理の動作原理を示す図である。
【図５】複数チャンネル処理の原理構成を示す図である。
【図６】セル管理情報格納部による遅延時間算出の原理構成を示す図である。
【図７】実施例の構成（その１）を示す図である。
【図８】実施例の構成（その２）を示す図である。
【図９】実施例の構成中のメモリ監視制御部の詳細構成（その１）を示す図である。
【図１０】実施例の構成中のメモリ監視制御部の詳細構成（その２）を示す図である。
【図１１】実施例におけるメモリライト動作のフローチャートを示す図である。
【図１２】実施例におけるメモリリード動作のフローチャートを示す図である。
【図１３】複数チャンネル処理を行う実施例の構成を示す図である。
【図１４】Ｗ−ＣＤＭＡシステムの構成図である。
【図１５】Ｗ−ＣＤＭＡシステムのプロトコル構成を示す図である。
【図１６】無線制御装置のブロック構成を示す図である。
【図１７】従来の多重分離回路の構成例を示す図である。
【符号の説明】
１      セル種別判定部
２      セル管理情報生成部
３      セル積み込み制御部
４      セル管理情報格納部
５      メモリ管理部
６      メモリ
７      タイミング生成部
８      フラグ確認部
９      時間管理部
１０    ＡＴＭセル送出制御部
【図１】
0004156810.tif 000002
【図２】
0004156810.tif 000003
【図３】
0004156810.tif 000004
【図４】
0004156810.tif 000005
【図５】
0004156810.tif 000006
【図６】
0004156810.tif 000007
【図７】
0004156810.tif 000008
【図８】
0004156810.tif 000009
【図９】
0004156810.tif 000010
【図１０】
0004156810.tif 000011
【図１１】
0004156810.tif 000012
【図１２】
0004156810.tif 000013
【図１３】
0004156810.tif 000014
【図１４】
0004156810.tif 000015
【図１５】
0004156810.tif 000016
【図１６】
0004156810.tif 000017
【図１７】
0004156810.tif 000018