(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介してフローティングゲートを備え、フローティングゲートの上面とその上面から始まるチャネル長方向の側壁の一部を覆うポリシリコン層からなるコントロールゲートを備え、フローティングゲートのチャネル長方向の両側に拡散ビット線を備え、前記ポリシリコン層及び前記拡散ビット線の表面を露出させた状態で、コントロールゲート及び拡散ビット線上に自己整合的に形成されたシリサイド層を備え、フローティングゲート及びコントロールゲートからなる積層体をチャネル幅方向に少なくとも２つ備え、２つの積層体がチャネル幅方向に延在する拡散ビット線を共用し、チャネル幅方向の積層体間を分離するためのトレンチを備えたことを特徴とする仮想接地型半導体メモリ装置。
【請求項２】
更に、コントロールゲートと接するチャネル長方向に延在する金属導電層からなるワード線を備えた請求項１に記載の仮想接地型半導体メモリ装置。
【請求項３】
請求項１に記載の仮想接地型半導体メモリ装置の製造方法であって、
半導体基板上にゲート絶縁膜を介してチャネル幅方向に延在するフローティングゲート形成用の層を少なくとも１層を形成する工程と、
前記フローティングゲート形成用の層をマスクに半導体基板にドーパントを導入しフローティングゲート形成用の層のチャネル長方向の両側に拡散ビット線を形成する工程と、
前記拡散ビット線領域上を第１の絶縁層にて埋め込む工程と、
該第１の絶縁層を一定の膜厚を残して除去する工程と、
ポリシリコン層を前記フローティングゲート形成用の層を覆い、かつフローティングゲート形成用の層から絶縁されるように形成する工程と、
形成を所望するフローティングゲートの上面に対応するポリシリコン層を少なくとも覆うレジスト層を形成し、該レジスト層をマスクとして前記フローティングゲート形成用の層、ポリシリコン層及び第１の絶縁層を除去することで、フローティングゲートの上面とその上面から始まるチャネル長方向の側壁の一部を覆うポリシリコン層からなるコントロールゲートとからなり、チャネル幅方向に延在する拡散ビット線を共用する積層体をチャネル幅方向に少なくとも２つ形成し、その後レジスト層を除去する工程と、
コントロールゲートの表面を酸化し、コントロールゲート上面の酸化膜と拡散ビット線上のゲート絶縁膜を除去し、サリサイド化により除去面にシリサイド層を形成する工程と、
拡散ビット線上のシリサイド層をマスクとして、積層体間の半導体基板に、積層体を分離するためのトレンチを形成する工程と
を含む仮想接地型半導体メモリ装置の製造方法。
【請求項４】
シリサイド層形成後、更に、前記拡散ビット線領域上を第２の絶縁層にて埋め込む工程と、
全面に金属導電層を形成する工程と、
金属導電層をチャネル長方向に延在し、コントロールゲートに接するワード線に加工するためのレジスト層を形成し、該レジスト層をマスクとして半導体基板を露出させることにより、ワード線を形成し、次いで拡散ビット線上のシリサイド層をマスクとして、積層体間の半導体基板に、積層体を分離するためのトレンチを形成し、その後レジスト層を除去する工程とを含む請求項３に記載の仮想接地型半導体メモリ装置の製造方法。
【請求項５】
前記拡散ビット線が、２Ｅ１３〜２Ｅ１４ｃｍ-2で表される低濃度の注入量で形成される請求項３又は４に記載の仮想接地型半導体メモリ装置の製造方法。
【請求項６】
仮想接地型半導体メモリ装置と同時に周辺回路の形成を行う請求項３〜５のいずれか１つに記載の仮想接地型半導体メモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置及びその製造方法に関する。更に詳しくは、本発明は、フローティングゲートを使用する半導体メモリ装置及びその製造方法に関しており、特に、仮想接地（ｖｉｒｔｕａｌ  ｇｒｏｕｎｄ）セルを有する半導体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】
よく知られているように、ＥＰＲＯＭ、フラッシュＥＰＲＯＭ及び半導体基板に集積された電子メモリ装置は、マトリックスに構成された複数の不揮発性メモリセル、すなわち複数の行（ワード線）及び複数の列（ビット線）に配列されたセルより構成される。
各不揮発性メモリセルはＭＯＳトランジスタからなり、そのＭＯＳトランジスタのゲート電極は、チャネル領域の上方に位置して、浮遊しており、この電極はフローティングゲートと称される。
その不揮発性メモリセルは、また、コントロールゲートとして知られる第２の電極を有し、適切な制御電圧により駆動される。ＭＯＳトランジスタのその他の電極は、ドレイン、ソース、ボディ端子である。
【０００３】
近年、回路密度を増大させたメモリ装置を提供することがかなりの努力目標となっており、このため、メモリセル毎にコンタクトを取らないコンタクトレス型で、電気的にプログラム可能な不揮発性メモリマトリックスが開発されている。この種のマトリックスの製造プロセスが、特開２０００−３３２１３９号公報に記載されている。
このコンタクトレス型のメモリマトリックスは、読み出し及びプログラミング動作のために仮想接地（ｖｉｒｔｕａｌ  ｇｒｏｕｎｄ）回路を必要とするが、そのような構造によりもたらされる回路面積の節約は著しい。この仮想接地回路のメモリセルにおいて、ビット線形成手段として、低濃度不純物イオン注入とサリサイド技術（自己整合法によりシリサイド層を形成する技術）を併用することにより、より縮小したサイズのメモリセルの製造方法を提案している。
【０００４】
この製造方法を図４（ａ）〜（ｅ）により説明する。まず、図４（ａ）に示すように、半導体基板１０２上にゲート絶縁膜１０３を形成した後、ゲート電極を形成する。このゲート電極の形成は、多重積層工程からなり、その工程は、第１のポリシリコン層１０５、中間絶縁層１０６、第２のポリシリコン層１０７、上部絶縁層１０７ａを順次堆積する。その後、リソグラフィー技術により、上記積層構造はストライプ状にエッチングされて、ゲート電極を形成する工程からなる。図４（ａ）中、４はゲート電極形成領域、８は開口部を意味する。
次いで、図４（ｂ）及び（ｃ）に示すように、開口部８にＮ型の導電性を付与するための砒素を使用したイオン注入を施し、ビット線１０９を形成する。次に、サイドウォールスペーサ１１０をゲート電極の側壁に形成し、遷移金属層（チタン層）１１１を蒸着し、熱処理を行うことにより、遷移金属層１１１を反応させて珪化化合物（チタンシリサイド）層１１２を形成する。
【０００５】
その後、図４（ｄ）に示すように、開口部８に絶縁層１１３を堆積し、エッチバックにより第２のポリシリコン層１０７上の上部絶縁層１０７ａを露出させ、更に上部絶縁層１０７ａを除去することで、半導体基板の上面が平坦化される。次いで、ポリシリコン層等の導電層１１４と第２の遷移金属層１１５の多重積層が行われる，その後、熱処理を行い、第２の遷移金属層１１５を反応させて珪素化合物層（シリサイド層）１１６を形成する。最後に、導電層１１４及び珪素化合物層１１６は、レジスト層をマスクとしてパターニングされて、ビット線を横切る方向にワード線として画定される。
【０００６】
【発明が解決しようとする課題】
しかしながら、この従来技術は単純にビット線をシリサイド化するには有効ではあるが、マトリックス状に並ぶメモリセルを効率よく動作させることができない。
即ち、上述した従来技術では、フローティングゲートとコントロールゲートの一部となる２層のポリシリコンを同時にエッチング除去して形成するため、ゲート容量結合比を大きくすることができず、メモリセルの高速化、あるいは低電圧化に対して不利である。
【０００７】
更に、フローティングゲートとコントロールゲートの一部となる２層のポリシリコンを同時にエッチング除去で形成する。そのため、周辺回路形成をメモリセル形成と同時に行うことができず、周辺回路とメモリセルの形成を別に行なうことが必要であるといった、非常に複雑なプロセスフローとなる。
また、ワード線となる導電層の堆積及びそのシリサイド化に２回目の熱処理が不可欠である。このため、低抵抗化のためにビット線上に珪素化合物層を形成しても、この２回目の熱処理によりビット線上の珪素化合物層へのダメージは完全になくすことはできない。
更に、この従来技術では、ワード線間におけるビット間リーク対策としての分離方法がなく、該素子分離が十分に施されない場合、メモリアレイとしての動作は困難である。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明は、仮想接地半導体メモリ装置のビット線及びワード線を低抵抗化し、より縮小したサイズの装置及びその製造方法を提案するものである。
かくして本発明によれば、半導体基板上にゲート絶縁膜を介してフローティングゲートを備え、フローティングゲートの上面とその上面から始まるチャネル長方向の側壁の一部を覆うポリシリコン層からなるコントロールゲートを備え、フローティングゲートのチャネル長方向の両側に拡散ビット線を備え、前記ポリシリコン層及び前記拡散ビット線の表面を露出させた状態で、コントロールゲート及び拡散ビット線上に自己整合的に形成されたシリサイド層を備え、フローティングゲート及びコントロールゲートからなる積層体をチャネル幅方向に少なくとも２つ備え、２つの積層体がチャネル幅方向に延在する拡散ビット線を共用し、チャネル幅方向の積層体間を分離するためのトレンチを備えたことを特徴とする仮想接地型半導体メモリ装置が提供される。
【０００９】
更に、本発明によれば、上記仮想接地型半導体メモリ装置の製造方法であって、
半導体基板上にゲート絶縁膜を介してチャネル幅方向に延在するフローティングゲート形成用の層を少なくとも１層を形成する工程と、
前記フローティングゲート形成用の層をマスクに半導体基板にドーパントを導入しフローティングゲート形成用の層のチャネル長方向の両側に拡散ビット線を形成する工程と、
前記拡散ビット線領域上を第１の絶縁層にて埋め込む工程と、
該第１の絶縁層を一定の膜厚を残して除去する工程と、
ポリシリコン層を前記フローティングゲート形成用の層を覆い、かつフローティングゲート形成用の層から絶縁されるように形成する工程と、
形成を所望するフローティングゲートの上面に対応するポリシリコン層を少なくとも覆うレジスト層を形成し、該レジスト層をマスクとして前記フローティングゲート形成用の層、ポリシリコン層及び第１の絶縁層を除去することで、フローティングゲートの上面とその上面から始まるチャネル長方向の側壁の一部を覆うポリシリコン層からなるコントロールゲートとからなり、チャネル幅方向に延在する拡散ビット線を共用する積層体をチャネル幅方向に少なくとも２つ形成し、その後レジスト層を除去する工程と、
コントロールゲートの表面を酸化し、コントロールゲート上面の酸化膜と拡散ビット線上のゲート絶縁膜を除去し、サリサイド化により除去面にシリサイド層を形成する工程と、
拡散ビット線上のシリサイド層をマスクとして、積層体間の半導体基板に、積層体を分離するためのトレンチを形成する工程と
を含む仮想接地型半導体メモリ装置の製造方法が提供される。
【００１０】
【発明の実施の形態】
以下、図１〜図３を参照して、本発明の仮想接地型半導体メモリ装置の製造方法について説明する。なお、図３は本発明の仮想接地型半導体メモリ装置の概略平面図、図２（ａ）及び（ｂ）は、それぞれビット線の延在方向及びワード線の延在方向から見た概略斜視図を、図１（ａ）〜（ｍ）は概略工程断面図を示している。また、図１の左図はワード線方向、中央図はビット線方向、右図は周辺回路の概略断面図を示している。
以下に述べる本発明の実施の形態は、本発明の理解のために必要な、通常用いられるプロセスステップのみ、かつメモリセル部についてのみ説明する。
【００１１】
まず、図１（ａ）に示すように、半導体基板１１にゲート絶縁膜１２（トンネル絶縁膜としても知られている）を形成する。半導体基板としては、特に限定されないが、シリコン基板、シリコンゲルマニウム基板等が挙げられ、更にＰ型又はＮ型のいずれかの導電型を有していてもよい。ゲート絶縁膜１２は８０〜１２０Å程度の厚さを有する上質の熱酸化膜（例えば、シリコン酸化膜）であることが望ましい。なお、この厚さはフラッシュ型のメモリ装置に適用する場合の典型的な値であり、他の装置構造又は用途については異なる値を採用してもよい。
【００１２】
ゲート絶縁膜１２を成長させる前に、電圧しきい値調整のための注入を任意に実施してもよい。このしきい値調整のための注入は、半導体基板がＰ型の場合、３０ｋｅＶ〜６０ｋｅＶの低エネルギーのホウ素イオン注入と、１００ｋｅＶ以上の高エネルギーのホウ素イオン注入を組み合わせたものであってもよい。
ゲート絶縁膜１２を形成した後、半導体基板上にフローティングゲート形成用の材料層（例えば、第１のポリシリコン層１３）を堆積する。第１のポリシリコン層１３の厚さはこの実施の形態では約３５００Åであるが、設計上の条件によって更に厚いポリシリコン層を使用してもよい。言い換えれば、本発明の効果である、コントロールゲートに対する容量結合をプロセスの工程範囲限界まで増大させるために、第１のポリシリコン層１３を更に厚くしてもよい。
【００１３】
次に、図１（ｂ）に示すように、フォトレジストマスク層１４をリソグラフィー技術を用いてパターンニングし、第１のポリシリコン層１３をエッチング除去した後、フォトレジストマスク層１４を剥離する。この工程における第１のポリシリコン層１３が、メモリ装置の１セル（メモリセル）におけるフローティングゲートとなる。更に、ドーパント（例えば、砒素）を２０〜５０ｋｅＶ、２Ｅ１３〜２Ｅ１４ｃｍ-2の条件で導入（イオン注入）し、低〜中濃度不純物を有し、接合深さの浅いビット線１５を形成する。
次いで、図１（ｃ）に示すように、例えばＣＶＤ法により、絶縁層（例えば、酸化膜１６）を堆積した後、エッチバックを行い、前記第１のポリシリコン層１３間を絶縁層で埋め込む。
【００１４】
次いで、図１（ｄ）に示すように、前記酸化膜１６を更にエッチバックし、前記第１のポリシリコン層１３の上部及び側面の一部を露出させる。このとき前記半導体基板１１上の前記酸化膜１６の膜厚は約１０００Å程度であるが、設計上の条件により更に厚くしてもよいし、また薄くしてもよい。言い換えれば、本発明の効果である、コントロールゲートに対する容量結合をプロセスの工程範囲限界まで増大させるために、酸化膜１６の膜厚を調整することができる。
【００１５】
次いで、図１（ｅ）に示すように、前記第１のポリシリコン層１３の上に、第１のポリシリコン層１３と第２のポリシリコン層とを絶縁するために、例えば、二酸化シリコン層、窒化物／酸化物（ＯＮＯ）の積層構造からなる誘電体層１７を形成することができる。誘電体層１７は、ＯＮＯの積層構造であることが好ましい。誘電体層１７の膜厚は約１８０Å程度が望ましい。
次いで、図１（ｆ）に示すように、前記誘電体層１７の上に第２のポリシリコン層１８を堆積する。この第２のポリシリコン層１８の膜厚は約３０００Å程度であり、この膜厚は設計上の条件及び、プロセスの工程範囲等により最適化が可能である。
【００１６】
次いで、図１（ｇ）に示すように、フォトレジストマスク層１９をリソグラフィー技術によりパターンニングし、前記第２のポリシリコン層１８／前記誘電体層１７／前記酸化膜１６／前記ゲート絶縁膜１２を順次エッチング除去した後、フォトレジストマスク層１９を剥離する。この工程において、前記ゲート絶縁膜１２は必ずしも完全に除去する必要はない。この工程における第２のポリシリコン層１８が、メモリセルにおけるコントロールゲートの一部となると共に、また周辺回路のゲート電極２６になる。
【００１７】
本発明では、コントロールゲートがフローティングゲートの上面とその上面から始まるチャネル幅方向の側壁の一部を覆うような３次元構造を有している。このような構造を有することで、メモリセル動作高速化／低電圧化のためのゲート容量結合比の向上を図ることができる。
次いで、図１（ｈ）に示すように、酸化を行い、前記第２のポリシリコン層１８表面及び前記ビット線１５表面に酸化膜２０を形成する。酸化膜２０の厚さは、後のプロセスステップにおけるサリサイド工程（自己整合シリサイド）により、前記第２のポリシリコン層１８の側面がシリサイド化されない程度の膜厚であり、好ましくは２００Å程度であるが、この膜厚は設計上の条件及び、プロセスの工程範囲等により、最適化が可能である。
次いで、図１（ｉ）に示すように、前記酸化膜２０に対し、異方性エッチングを用いて前記第２のポリシリコン層１８の最上面及び前記第２のポリシリコン層１８間のビット線１５の表面を露出させる。
【００１８】
次いで、図１（ｊ）に示すように、遷移金属層を堆積する。遷移金属は例えばチタン、コバルト等が挙げられる。半導体層が露出し、遷移金属層と接している部分において、シリサイド層２１を形成するために、熱処理を行う。例えばチタンを遷移金属として使用する場合、例えば２００Åの厚さでスパッタリングを行い、次に６００℃、１０秒程度の熱処理を施すことで高抵抗相であるＣ４９のシリサイド膜を形成する。更に未反応チタンを硫酸と過酸化水素水で除去し、８００℃、６０秒程度の熱処理によりＣ５４の低抵抗相シリサイド層２１を得る。
【００１９】
次いで、図１（ｋ）に示すように、ＣＶＤ法により、絶縁層（例えば、酸化層２２）を堆積した後、エッチバック若しくはＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、機械化学的研摩を行い、前記第２のポリシリコン層１８間に酸化層２２を埋め込む。このとき一般的にはＣＭＰ法を用い、前記第２のポリシリコン層１８上のシリサイド層２１の表面まで酸化層２２を研摩し、ＣＭＰ処理時の研磨ストッパーとしては、前記金属遷移層からなるシリサイド層２１を用いる。このとき前記第２のポリシリコン層１８上の前記シリサイド層１８は、完全に除去されるのではなく、研磨後にも、前記第２のポリシリコン層上に残留するようにする。
次いで、図１（ｌ）に示すように、前記第２のポリシリコン層２０上の前記シリサイド層２１が露出した状態で、例えばＴｉＮ／ＡｌＣｕ／ＴｉＮの積層膜からなる金属導電層２３をスパッタにより形成する。このとき前記第２のポリシリコン層上に残留するシリサイド層２１により、金属導電層２３との接触がショットキー接続等にならずに済む。
【００２０】
次いで、図１（ｍ）に示すように、前記金属導電層２３上にフォトレジストマスク層２４をリソグラフィー技術により前記ビット線１５を横切るようにパターンニングし、金属導電層２３／シリサイド層２１／第２のポリシリコン層１８／誘電体層１７／第１のポリシリコン層１３／ゲート絶縁膜１２をエッチング除去する。更にワード線間のフローティングゲート下部の半導体基板エッチングを行った後、フォトレジストマスク層２４を剥離する。これにより、ワード線が形成される。このときビット線方向に隣接するメモリセルがリークしないように、ワード線間のビット線領域は、前記拡散ビット線１５に接したシリサイド膜２１をエッチングバリア膜とし、非シリサイド領域（ビット線とワード線に囲まれた領域）は半導体基板エッチによるトレンチ素子分離とすることによりリーク対策とする。即ち、素子分離用の注入をせずに、トレンチ分離を用いることにより、イオン注入による不純物層の活性化アニール処理が不要となり、シリサイドへのダメージを抑制できる。これにより、前記拡散ビット線１５上及び、前記第２のポリシリコン１８上面の前記シリサイド層２１への熱的ダメージを与えることなく、素子分離できる。この後、ワード線間を絶縁膜で埋め込み、素子分離を完成させ、通常の工程に従って、層間絶縁層形成、コンタクトホール形成、アルミ電極形成等により、本発明の半導体メモリ装置が提供される。
【００２１】
本発明は前記実施の形態に限定されるものではなく、更に前記実施の形態のプロセス中に同時に周辺回路形成を行うことが可能である。
例えば図１に従って概要を述べると、図１（ｅ）と（ｆ）の間に、周辺回路用のゲート絶縁膜２５を形成し、更に図１（ｇ）においてメモリセルヘの第２のポリシリコン層１８を用いて、周辺回路のゲート電極２６を形成する。
なお、ソース／ドレイン領域２７の形成は、図１（ｈ）におけるポリシリコン酸化後にソース／ドレイン注入及び活性化アニールすることで行う。
更に図１（ｈ）及び（ｉ）により周辺回路の前記ゲート電極２６とソース／ドレイン領域２７が後工程のシリサイドプロセスによりショートしないためのゲートサイドスペーサを、メモリセルと同様に酸化と異方性エッチバックにより形成する。
その後、図１（ｊ）により、前記ゲート電極２６と前記ソース／ドレイン領域２７表面にシリサイド層２８を形成する。これにより、メモリセル形成プロセスと同時に周辺回路を形成できる。
【００２２】
【発明の効果】
このようにして本発明は、フローティングゲートの側面を用いてコントロールゲートに対する容量結合を増大させることが可能となり、メモリセルアレイ面積の縮小化が可能である。また本発明は、従来技術における、最終ポリシリコンの堆積及び、最終シリサイド膜形成のための熱処理による高温処理は、ビット線上のシリサイド層へのダメージとなるが、これを完全に回避できる。更に本発明は、メモリアレイ形成と同時に周辺回路の形成が可能であり、更にワード線間のビット間素子分離もシリサイドヘのダメージフリーで形成できる。
【図面の簡単な説明】
【図１】本発明の実施の形態の概略工程断面図である。
【図２】本発明の装置の概略斜視図である。
【図３】本発明の装置の概略平面図である。
【図４】従来の装置の概略工程断面図である。
【符号の説明】
４  ゲート電極形成領域
８  開口部
１１、１０２  半導体基板
１２、２５、１０３  ゲート絶縁膜
１３、１０５  第１のポリシリコン層
１４、１９、２４  フォトレジストマスク層
１５、１０９  ビット線
１６、２０  酸化膜
１７  誘電体層
１８、１０７  第２のポリシリコン層
２１、２８  シリサイド層
２２  酸化層
２３  金属導電層
２６  ゲート電極
２７  ソース／ドレイン領域
１０６  中間絶縁層
１０７ａ  上部絶縁層
１１０  サイドウォールスペーサ
１１１  遷移金属層
１１２、１１６  珪化化合物層
１１３  絶縁層
１１４  導電層
１１５  第２の遷移金属層
【図１】
0004072353.tif 000002
【図２】
0004072353.tif 000003
【図３】
0004072353.tif 000004
【図４】
0004072353.tif 000005