(57)【特許請求の範囲】
【請求項１】
半導体基体に設けられた、複数のメモリセルと、前記メモリセルを選択するワード線及びデータ線とを有するメモリセルアレー部、及び周辺回路部を有し、前記メモリセルが導電体層と絶縁体層と少なくとも１つのＰＮ接合を形成する不純物を含む複数の半導体層との積層膜を有し、且つ前記絶縁体層を介してキャリアの移動を可能とするように前記積層膜に前記ワード線及びデータ線を介して電位を印加するように構成されたことを特徴とする半導体記憶装置。
【請求項２】
半導体基体に設けられた、複数のメモリセルと、前記メモリセルを選択するワード線及びデータ線とを有するメモリセルアレー部、及び周辺回路部を有し、前記メモリセルが導電体層と絶縁体層と少なくとも１つのＰＮ接合を形成する不純物を含む複数の半導体層との積層膜を有し、前記メモリセルの有する前記積層膜が抵抗値のバイステーブル特性を有することを特徴とする半導体記憶装置。
【請求項３】
半導体基体に設けられた、複数のメモリセルと、前記メモリセルを選択するワード線及びデータ線とを有するメモリセルアレー部、及び前記メモリセルアレー部の周辺に配置され、複数の絶縁ゲート型電界効果型トランジスタ（ＭＩＳＦＥＴ）を有して構成された周辺回路部とを備え、前記メモリセルが導電体層とトンネル効果を可能とする絶縁体層と少なくとも１つのＰＮ接合を形成する不純物を含む複数の半導体層との積層膜を有し、前記不純物を含む複数の半導体層が前記半導体基体内に存在することを特徴とする半導体記憶装置。
【請求項４】
前記メモリセルが有する前記不純物を含む複数の半導体層は、Ｐ型とＮ型の導電型の異なる２つの半導体層を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記メモリセルが有するＰ型とＮ型の導電型の異なる２つの半導体層により形成されるＰＮ接合の位置が、前記半導体基体に形成された素子分離領域の深さよりも浅い位置にあることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記メモリセルが有するＰ型とＮ型の導電型の異なる２つの半導体層により形成されるＰＮ接合の位置が、前記半導体基体表面から０．３ミクロンの深さより浅いことを特徴とする請求項４に記載の半導体記憶装置。
【請求項７】
前記メモリセルが有する前記不純物を含む複数の半導体層の内、少なくとも１つは、その不純物濃度が、前記半導体基体表面側よりも前記半導体基体内部側において、高くなっていることを特徴とする請求項４に記載の半導体記憶装置。
【請求項８】
前記メモリセルが有する前記不純物を含む複数の半導体層の内、前記半導体基体表面に接して存在する層の、前記半導体基体表面における不純物濃度が、１×１０１７ｃｍ−３以下であることを特徴とする請求項４から請求項７のいずれかに記載の半導体記憶装置。
【請求項９】
前記メモリセルが有する前記不純物を含む複数の半導体層の内、前記半導体基体表面に接して存在する層の最大不純物濃度が、１×１０１７ｃｍ−３以上であることを特徴とする請求項４に記載の半導体記憶装置。
【請求項１０】
前記メモリセルが有する前記不純物を含む複数の半導体層の内、前記半導体基体内部に存在する層の最大不純物濃度が、１×１０１７ｃｍ−３以上であることを特徴とする請求項４に記載の半導体記憶装置。
【請求項１１】
前記メモリセルが有するＰ型とＮ型の導電型の異なる２つの半導体層により形成されるＰＮ接合の位置が、前記メモリセルを形成する前記不純物を含む複数の半導体層の内、前記半導体基体表面に接して存在する層の、不純物濃度が最大になる位置よりも深い場所にあることを特徴とする請求項４に記載の半導体記憶装置。
【請求項１２】
前記メモリセルが有する前記不純物を含む複数の半導体層は、間にＮ型層を挟んだ２つのＰ型層からなる、あるいは間にＰ型層を挟んだ２つのＮ型層からなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項１３】
前記２つのＰ型層とその間のＮ型層により形成される２つのＰＮ接合の位置または前記２つのＮ型層とその間のＰ型層により形成される２つのＰＮ接合の位置のうち、前記半導体基体表面に対して遠くに存在するＰＮ接合の位置は、前記半導体基体に形成された素子分離領域の深さよりも浅い位置にあることを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１４】
前記メモリセルが有する前記導電体層は、前記周辺回路部における前記絶縁ゲート型電界効果型トランジスタのゲート電極と同じ層で形成されていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項１５】
前記メモリセルが有する前記導電体層は、Ｎ型あるいはＰ型の多結晶シリコン膜を含む積層膜からなることを特徴とする請求項３に記載の半導体記憶装置。
【請求項１６】
前記メモリセルが有する前記絶縁体層は、前記周辺回路部における前記絶縁ゲート型電界効果型トランジスタのゲート絶縁膜と同じ層で形成されていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項１７】
前記メモリセルが有する前記絶縁体層は、バンドギャップの異なる絶縁膜の積層膜であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項１８】
前記メモリセルが有する前記絶縁体層は、シリコン酸化膜とシリコン窒化膜の積層膜からなり、かつ前記シリコン酸化膜は、前記メモリセルが有する前記不純物を含む複数の半導体層の内の最上の層であるＰ型半導体層に接して存在することを特徴とする請求項１７に記載の半導体記憶装置。
【請求項１９】
前記メモリセルが有する前記不純物を含む複数の半導体層の内、最下に形成された層は前記半導体基体内において、前記ワード線の延在方向と垂直方向に延在して存在することを特徴とする請求項１に記載の半導体記憶装置。
【請求項２０】
前記メモリセルが有する前記不純物を含む複数の半導体層の内、前記メモリセルを形成する前記絶縁体層に接する層は、前記メモリセル毎に分離されて存在することを特徴とする請求項１に記載の半導体記憶装置。
【請求項２１】
前記メモリセルが有する前記不純物を含む複数の半導体層の内、最下に形成された層に対して、導電プラグが電気的に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項２２】
前記メモリセルが有する前記不純物を含む複数の半導体層の内、最下に形成された層が、前記ワード線と平面配置において垂直方向に走る前記データ線と電気的に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項２３】
前記メモリセルが有する前記不純物を含む複数の半導体層の内、最下に形成された層は、前記ワード線と平面配置において垂直方向に延在して存在し、前記半導体基体に形成された絶縁ゲート型電界効果型トランジスタの一方の拡散層と電気的に接続されており、前記絶縁ゲート型電界効果型トランジスタの他方の拡散層は、前記ワード線と平面配置において垂直方向に走る導電体層と電気的に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項２４】
複数のワード線と、平面配置において上記複数のワード線に交差するごとく配置された複数のデータ線と、上記複数のワード線と上記複数のデータ線との所望の交点に設けられ、それぞれが対応するワード線と対応するデータ線に接続される複数のメモリセルと、上記複数のデータ線に共通に設けられた共通データ線と、上記複数のデータ線に上記共通データ線をそれぞれ接続させるためのスイッチング機能を有する複数の信号伝達手段とをそれぞれ備える、複数のメモリアレイを含み、前記メモリセルが導電体層と絶縁体層と少なくとも１つのＰＮ接合を形成する不純物を含む複数の半導体層との積層膜を有し、且つ前記絶縁体層を介してキャリアの移動を可能とするように前記積層膜に前記ワード線及びデータ線を介して電位を印加するように構成されたことを特徴とする半導体記憶装置。
【請求項２５】
複数のワード線と、平面配置において上記複数のワード線に交差するごとく配置された複数のデータ線と、上記複数のワード線と上記複数のデータ線との所望の交点に設けられ、それぞれが対応するワード線と対応するデータ線に接続される複数のメモリセルと、上記複数のデータ線に共通に設けられた共通データ線と、上記複数のデータ線に上記共通データ線をそれぞれ接続させるためのスイッチング機能を有する複数の信号伝達手段とをそれぞれ備える、複数のメモリアレイを含み、前記メモリセルが導電体層と絶縁体層と少なくとも１つのＰＮ接合を形成する不純物を含む複数の半導体層との積層膜を有し、前記メモリセルの有する前記積層膜が抵抗値のバイステーブル特性を有することを特徴とする半導体記憶装置。
【請求項２６】
複数のワード線と、平面配置において上記複数のワード線に交差するごとく配置された複数のデータ線と、上記複数のワード線と上記複数のデータ線との所望の交点に設けられ、それぞれが対応するワード線と対応するデータ線に接続される複数のメモリセルと、上記複数のデータ線に共通に設けられた共通データ線と、上記複数のデータ線に上記共通データ線をそれぞれ接続させるためのスイッチング機能を有する複数の信号伝達手段とをそれぞれ備える、複数のメモリアレイを含み、前記メモリセルが導電体層とトンネル効果を可能とする絶縁体層と少なくとも１つのＰＮ接合を形成する不純物を含む複数の半導体層との積層膜を有し、前記不純物を含む複数の半導体層が半導体基体内に存在することを特徴とする半導体記憶装置。
【請求項２７】
シリコンオンインシュレータ基板上に、少なくとも前記メモリセルが形成されたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項２８】
前記メモリセルアレー領域において、複数の前記データ線が１つのセンスアンプを共用していることを特徴とする請求項１に記載の半導体記憶装置。
【請求項２９】
前記積層膜からなるバイステーブルダイオードが半導体基体内に含まれる領域を有して構成されたことを特徴とする請求項２５に記載の半導体装置。
【請求項３０】
前記半導体基体内に、少なくとも前記メモリセルの構造の一部が形成され、且つ記憶容量が２５６メガ・ビット以上であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３１】
半導体基体に、素子を電気的に分離するための素子分離領域を形成する工程、前記半導体基体のメモリセルアレー領域に一導電型ウエルを形成する工程、前記メモリセルアレー領域において、高エネルギーイオン打ち込みにより、前記一導電型ウエル内部の前記素子分離領域の深さよりも浅い領域に逆導電型の不純物拡散層を形成した後に、前記半導体基体表面に絶縁膜を形成する工程、前記メモリセルアレー領域においてはワード電極を、周辺回路領域においては絶縁ゲート型電界効果型トランジスタのゲート電極を形成する工程、前記メモリセルアレー領域において、前記ワード電極で覆われていない領域の前記一導電型ウエルを前記逆導電型の不純物拡散層が露出するまでエッチングすることにより、メモリセルアレーをセル毎に分離する工程、層間絶縁膜を堆積した後、前記メモリセルアレー領域における前記逆導電型の不純物拡散層及び前記周辺回路領域における前記絶縁ゲート型電界効果型トランジスタのソース／ドレイン領域にコンタクトホールを開口し、前記コンタクトホール内部へ導電体を埋込む工程、前記メモリセルアレー領域においてはビット線を、前記周辺回路領域においてはローカル配線層を、それぞれ前記導電体に接続させて形成する工程を、有することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
技術分野
本願発明は、半導体記憶装置及びその製造方法に関するものである。
背景技術
これまで、３年に４倍のペースで集積化の向上を実現してきたダイナミックランダムアクセスメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、近年のパーソナルコンピュータの爆発的な売上に牽引されて、その需要はますます高まりつつある。既に、１６メガビットの量産はピークを過ぎ、現在は、次世代の微細加工技術である０．２μｍさらにそれ以下の寸法を使用する６４メガビットの量産化に向けた開発が進行している。
１６Ｋｂから現在まで製品化されているＤＲＡＭのメモリセルは、図１に示すように、スイッチとしてのトランジスタ５０と情報電荷を蓄積するキャパシタ５１から構成されている。このようなメモリセルは、１トランジスタセルと呼ばれている。このメモリセルにおいては、データ線ＢＬに読み出される信号電圧は、キャパシタ５１の容量Ｃｓとデータ線ＢＬの寄生容量Ｃｄの比で決まる。またセルの情報電圧は、情報を読み出すことによりデータ線の電圧に充電されるので破壊読みだしである。従って、このタイプのメモリセルではデータの再書き込みというリフレッシュ動作が必要である。尚、図中ＷＬはワード線である。
このメモリセルにおける最大の課題は、メモリセルの信号電圧とソフトエラーに対する耐性という２つの観点から、必要十分なキャパシタ容量Ｃｓを確保することである。この課題を解決すべく、メモリセルは立体構造となり、必要十分な蓄積容量を確保するために、微細化と共にキャパシタの高さは増大の一途をたどってきた。こうしたメモリセルの例を図２に示す。図２にはメモリアレー部６０と周辺回路部６１の一部の断面が示されている。前述のように、メモリセルのキャパシタ６３はその容量を確保するため、高さが高くなる。図２の例では、スイッチ用トランジスタ部５０を設けた半導体基体７７の上にキャパシタ６３が搭載されている。このキャパシタは下部電極７３、絶縁膜７４、上部電極７５を有するが、半導体基板の上にキャパシタが搭載されるので、キャパシタが所望の容量を確保する為には、その高さが高くならざるを得ない。このようなメモリセルの例は、例えば、１９９９年のＩＥＤＭ、ｐｐ４５−４８の図１などに見られる。
しかし、キャパシタの高さの増大は、メモリセルアレー部６０と周辺回路部６１の間に高段差を生む。このことは、リソグラフィをはじめとするプロセスに対する各種設計上のマージンを著しく低下させる。それが製造コスト増大に直接結びつく結果となっている。２５６Ｍビット以降のＤＲＡＭでは、この問題は益々深刻になることが必須である。こうした背景から、従来の１トランジスタセルに代わる、キャパシタの不要なメモリセルへの期待は高い。以上のように、記憶容量が２５６Ｍビット以降のＤＲＡＭでは、従来の１トランジスタセルはその増大するキャパシタの高さ故の物理的な理由によって、実現はかなりな困難が予想される。
又、マルチステーブルの電流状態を用いた素子をメモリセルに用いた例の報告もにられるが、実用にいたっていないのが現状である。こうした例は、例えば、アメリカ特許第５、７４５、４０７号、及び第５、５３５、１５６号などである。
本願発明は、こうした現在の背景を根本的に転換を図ろうとするものである。
発明の開示
本願発明は、こうした問題を解決すべく、従来の１トランジスタセルに代わり、キャパシタの不要なバイステイブルダイオード（ｂｉｓｓｔａｂｌｅ  ｄｉｏｄｅ）をメモリセルの構成要素として用いた、半導体記憶装置及びその製造方法を提案するものである。
本願発明によれば、半導体記憶装置におけるセル面積が極めて小さく高集積化可能である。更に、本願発明によれば、リフレッシュが不要なロジックとの混載に好適な半導体記憶装置及びその製造方法を提供することが出来る。より具体的には、本願発明は、メモリセル面積が極めて小さく高集積化可能なランダムアクセスメモリ（ＲＡＭ）を提供することが出来る。
まず、理解を容易ならしめる為、本願発明の基本思想を図面を用いて説明する。
本願発明に用い得るバイステイブルダイオードは、少なくとも高抵抗状態と、低抵抗状態とを有する負性抵抗素子である。
本願発明に用い得るバイステイブルダイオードの代表例の具体的構造は、図３Ａのような基本構造を有している。即ち、その基本構造は、導電体層（１）／絶縁膜層（２）／ｎ型半導体層（３）／Ｐ型半導体層（４）の積層構造を有している。尚、ｎ型半導体（３）とＰ型半導体（４）の積層順番が入れ替わったものに対しても、極性が逆になるだけで、ほぼ同じ議論が適用できる。尚、前記ｎ型半導体層（３）及びＰ型半導体層（４）の代表的な例は、各々ｎ型シリコン層及びＰ型シリコン層である。従って、以下、前記ｎ型半導体層（３）及びＰ型半導体層（４）は、各々シリコン層をもって説明する。又、前記絶縁膜層は複数の絶縁膜で構成することも出来る。この例は後述される。
さて、図３の（ａ）に示した構造において、Ｐ型シリコン４に正のバイアスを印加していく。初期には、絶縁膜層（２）／ｎ型シリコン層（３）界面において、ｎ型シリコンのバンドが曲げられる。しかし、この場合、それらの界面に正孔が蓄積されない為、半導体結晶の表面は空乏層５が形成される。図３の（ｂ）はこの状態を示したバンド構造図である。図３の（ｂ）の状態は所謂ディープ・ディプレッション状態を示している。この結果、印加電圧の大半が、絶縁体（２）／ｎ型シリコン（３）界面に形成される表面空乏層に印加される。従って、絶縁膜（２）にかかる電圧が弱いために、前記絶縁膜を介してキャリアの移動、例えばトンネル効果が阻止される。この結果、このメモリセルは高抵抗状態となる。尚、図３の（ｂ）における各層の符号は図３の（ａ）の構造に対応している。図中には小さなトンネル電流６を矢印で示した。又、絶縁膜層（２）、いわゆるトンネル膜への印加電圧の状態を符号９で示した。以下、前記絶縁膜を介してのキャリアの移動は、いわゆるトンネル効果による移動をもって説明する。
さらに、Ｐ型シリコンに印加する電圧を増大させると、基板内部に形成されたＰＮ接合７からの正孔電流が増大し、絶縁体（２）／ｎ型シリコン（３）界面に反転層８が形成される。この為、印加電圧の大部分が絶縁膜（２）にかかることになる。この結果、導電体（１）からの電子のトンネルが可能になり、導電体（１）から注入された電子が、ｎ型シリコン層（３）のドナーを中和するので、正孔注入のバリアがさらに低下し、電流はさらに増大する。こうして、メモリセルの低抵抗状態が実現される。
図３Ｃにこの状態のバンド構造図を示す。尚、図３の（ｃ）における各層の符号は図３の（ａ）の構造に対応している。図には大きなトンネル電流６を太い矢印で示した。
以上の結果、この素子はバイステーブル状態を示す。従って、図３に例示した素子に負荷抵抗を直列に接続すれば、図４に示したように２つの安定点が存在する。従って、このような構成で、メモリ素子となすことが出来る。図４は図３に例示した素子に負荷抵抗を直列に接続した場合の動作特性を模式的に示す図である。図４の横軸は電圧、縦軸は電流を示す。単位はいずれも任意単位である。図４には、前述の高抵抗状態および低抵抗状態の特性が示され、更に、抵抗を接続した場合の負荷直線が示される。そして、図４に、前述の２つの安定点が“Ｈ”および“Ｌ”として示される。
図５はバイステーブルダイオードを用いたメモリセルアレーの構成例である。図５に示したように、ワード線ＷＬ１、ＷＬ２とビット線ＢＬ１、ＢＬ２のクロスした部分に、メモリセル１００を配置することが可能である。メモリセル１００は前述の通り、導電体層、絶縁膜層、ｎ型シリコン層およびＰ型シリコン層を有して構成される。符号１０１はダイオードの負荷抵抗である。尚、この負荷抵抗１０１は半導体装置の構成上、具体的には、いわゆる寄生抵抗によって設計されることもある。従って、本願明細書における、前記負荷抵抗１０１はこうして設けた抵抗をも含むものであることは言うまでもない。
後の実施例において詳細に述べるが、本願発明によれば、原理的に最小面積のメモリセルを実現できる。即ち、通例、半導体記憶装置では、メモリセルをマトリクス状に配置する。そして、本願発明に用いるメモリセルの構造が、前記のバイステーブル特性を有するダイオードと負荷抵抗によって構成されるので、この半導体記憶装置のワード線とビット線とが互いに垂直にレイアウトする場合、ワード線とビット線とが交差する領域内に、当該メモリセルを搭載することが可能である。従って、本願発明は、原理的に必要最小限の占有面積でメモリセルを提供することが出来る。これは、これまでのメモリセルの場合に比較し、その占有面積が小さいことは言うまでもない。具体的には、この大きさは、従来の１トランジスタ・メモリセルの大きさのほぼ半分になる。さらに、本願発明によれば、接合リーク電流が少なく、特性に優れたメモリ素子を有する半導体記憶装置を実現できる。
次に、本願の発明の諸形態の主なものを列挙すれば次の通りである。
（１）第１は、半導体基体に、複数のメモリセルが配置され、かつ前記メモリセルを選択するワード線及びデータ線を有するメモリセルアレー部と、前記メモリセルアレー部に対していわゆる周辺回路が配置され、前記メモリセルが導電体層と絶縁体層と不純物を含む複数の半導体層との積層膜を有し、且つ前記積層膜を介してキャリアの移動を可能とする絶縁体層に電位の印加可能なことを特徴とする半導体記憶装置である。
通例、前記複数のメモリセルはマトリクス状に配置される。
（２）第２は、半導体基体に、複数のメモリセルが配置され、かつ前記メモリセルを選択するワード線及びデータ線を有するメモリセルアレー部と、前記メモリセルアレー部の周辺に周辺回路が配置され、前記メモリセルが導電体層と絶縁体層と不純物を含む複数の半導体層との積層膜を有し、前記メモリセルの有する前記積層膜が抵抗値のバイステーブル特性を有することを特徴とする半導体記憶装置である。
（３）第３は、半導体基体に、複数のメモリセルが配置され、かつ前記メモリセルを選択するワード線及びデータ線を有するメモリセルアレー部と、前記メモリセルアレー部の周辺に複数の絶縁ゲート型電界効果型トランジスタ（ＭＩＳＦＥＴ）で構成された周辺回路が配置され、前記メモリセルが導電体層とトンネル効果を可能とする絶縁体層と不純物を含む複数の半導体層との積層膜を有し、前記不純物を含む複数の半導体層が前記半導体基体内に存在することを特徴とする半導体記憶装置である。
ここで、前記不純物を含む複数の半導体層が前記半導体基体内に存在することが極めて重要である。本願発明の特性を極めて良好に実現することが出来るのである。即ち、本願発明のこの形態によって、ＭＩＳＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｓｗｉｔｃｈ）の構造をより高性能に特性を発揮させることが出来る。前記不純物を含む複数の半導体層を、電気的に前記半導体基体内に閉じ込めることが可能なのである。
（４）第４は、前記メモリセルを形成する不純物を含む複数の半導体層は、少なくともＰ型とＮ型の導電型の異なる２つの半導体層を有することを特徴とする前項（１）より（３）のいずれかに記載の半導体記憶装置である。本例は、前記不純物を含む複数の半導体層のより現実的な形態である。この形態は本願発明の最も典型的な構成を示すものである。前述したように、Ｐ型半導体層とＮ型半導体層の積層順序はいずれでも良い。更に、前記不純物を含む複数の半導体層は、より多くの半導体層をもって構成することも可能である。
（５）第５は、前記メモリセルが有するＰ型とＮ型の導電型の異なる２つの半導体層により形成される、接合の位置が、半導体基体に形成された素子分離領域の深さよりも浅いことを特徴とする前項（４）に記載の半導体記憶装置である。前記Ｐ型とＮ型との両半導体領域の接合の位置が素子分離領域の深さよりも浅いことによって、Ｐ型とＮ型の両半導体領域が素子分離領域の絶縁領域によって規定される。従って、本構成は、素子分離領域を利用し自己整合的にメモリセルの分離をすることが出来る。
（６）第６は、前記メモリセルが有するＰＮ接合の位置が、前記半導体基体表面から０．３ミクロンの深さより浅いことを特徴とする前項（４）より（５）のいずれかに記載の半導体記憶装置である。
本形態は、半導体装置分野における、実用的且つ有用なＰＮ接合の位置を示すものである。わけても、本構造は、半導体分野での素子分離用絶縁膜の形成によって、ＰＮ接合の位置を規定できる。
（７）第７は、前記メモリセルを形成する不純物を含む複数の半導体層の内、少なくとも１つは、その不純物濃度が、前記半導体基体表面よりも前記半導体基体内部において、高くなっていることを特徴とする前項（４）より（６）のいずれかに記載の半導体記憶装置である。
この構成によって、ＰＮ接合部での不純物濃度が高くなるので、空乏層の幅がより狭くなる。従って、当該空乏層を含む領域のパンチスルーを押さえることが出来る。その一方で、絶縁物層と半導体層とが構成する界面での不純物濃度を、その内部より低く設定されている。従って、当該素子のスイッチング電圧を下げることが出来る。即ち、素子の低電圧動作を可能とする。
この低電圧動作は、本半導体装置を用いてＮＤＲ（Ｎｅｇａｔｉｖｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｒｅｓｉｓｔａｎｃｅ）を用いたメモリアレーを構成するに有用な特性である。
（８）第８は、前記メモリセルを形成する不純物を含む複数の半導体層のうち、前記半導体基体表面に接して存在する層の、前記半導体基体表面における不純物濃度が、１Ｅ１７ｃｍ−３（１×１０１７ｃｍ３）以下であることを特徴とする前項（４）より（７）のいずれかに記載の半導体記憶装置である。
本形態は、半導体装置分野における、実用的且つ有用な不純物濃度の範囲を示すものである。
（９）第９は、前記メモリセルを形成する不純物を含む複数の半導体層のうち、前記半導体基体表面に接して存在する層の最大不純物濃度が、１Ｅ１７ｃｍ−３（１×１０１７ｃｍ−３）以上であることを特徴とする前項（４）より（８）のいずれかに記載の半導体記憶装置である。
本形態は、半導体装置分野における、実用的且つ有用な不純物濃度の範囲を示すものである。
（１０）第１０は、前記メモリセルが有する不純物を含む複数の半導体層のうち、前記半導体基体内部に存在する層の、最大不純物濃度が、１Ｅ１７ｃｍ−３（１×１０１７ｃｍ−３）以上であることを特徴とする前項（４）より（９）のいずれかに記載の半導体記憶装置である。
（１１）第１１は、前記メモリセルが有するＰＮ接合の位置が、前記メモリセルを形成する不純物を含む複数の半導体層のうち、前記半導体基体表面に接して存在する層の、不純物濃度が最大になる位置よりも深い場所にあることを特徴とする前項（４）より（１０）のいずれかに記載の半導体記憶装置である。
（１２）第１２は、前記メモリセルを形成する不純物を含む複数の半導体層は、間にＮ型層を挟んだ２つのＰ型層からなる、あるいは間にＰ型層を挟んだ２つのＮ型層を有してなることを特徴とする前項（１）より（３）のいずれかに記載の半導体記憶装置である。
（１３）第１３は、前記メモリセルを形成する不純物を含む３つの半導体層のうち、前記半導体基体表面より離れて存在する、２つのＰ型層及びＮ型層が前項（５）より（１１）のいずれかに記載の条件を満たしていることを特徴とする半導体記憶装置である。
以下に列挙する形態は、本願発明に係るメモリセルを半導体記憶装置として組み込む場合に、極めて実用的且つ有用な形態である。そして、その具体例は実施の形態の欄で説明される。
（１４）第１４は、前記メモリセルの有する前記導電体層は、前記周辺回路における絶縁ゲート型電界効果型トランジスタ（ＭＩＳＦＥＴ）のゲート電極につながる導電体層であることを特徴とする前項（３）より（１３）のいずれかに記載の半導体記憶装置である。
（１５）第１５は、前記メモリセルの有する前記導電体層は、Ｎ型あるいはＰ型の多結晶シリコンを含む積層膜からなることを特徴とする前項（３）より（１４）のいずれかに記載の半導体記憶装置。
（１６）第１６は、前記メモリセルの有する前記絶縁体層は、前記周辺回路においては絶縁ゲート型電界効果型トランジスタ（ＭＩＳＦＥＴ）の絶縁膜につながる絶縁体層であることを特徴とする前項（３）より（１５）のいずれかに記載の半導体記憶装置である。
（１７）第１７は、前記メモリセルの有する絶縁体層は、バンドギャップの異なる絶縁膜の積層膜であることを特徴とする前項（１）より（１６）いずれかに記載の半導体記憶装置。
（１８）第１８は、前記メモリセルが有する絶縁体層は、シリコン酸化膜とシリコン窒化膜の積層膜からなり、かつ前記シリコン酸化膜はシリコン基板に形成されたＰ型半導体層に接して存在することを特徴とする前項（１７）に記載の半導体記憶装置である。
以下の例は、具体的にメモリアレーを有する半導体記憶装置の製造の際に有用な例である。
（１９）第１９は、前記メモリセルの有する前記不純物を含む複数の半導体層の内、少なくとも１つは半導体基体内において、前記ワード線と垂直方向に延在して存在することを特徴とする前項（１）より（１８）のいずれかに記載の半導体記憶装置である。
（２０）第２０は、前記メモリセルの有する前記不純物を含む複数の半導体層の内、前記メモリセルを形成する絶縁体層に接する層は、メモリセル毎に分離されて存在することを特徴とする前項（１）より（１９）のいずれかに記載の半導体記憶装置である。
（２１）第２１は、前記メモリセルを形成する、不純物を含む複数の半導体層の内、最下に形成された層に対して、導電プラグが電気的に接続されていることを特徴とする前項（１）より（２０）のいずれかに記載の半導体記憶装置である。
導電プラグを用いることによって、本例では、各素子の平面領域を小さく保つことが出来る。
（２２）第２２は、前記メモリセルを形成する、不純物を含む複数の半導体層の内、最下に形成された層が、平面配置において、前記ワード線と垂直方向に走る、導電体層と電気的に接続されていることを特徴とする前項（１）より（２１）のいずれかに記載の半導体記憶装置である。
（２３）第２３は、前記メモリセルの有する前記不純物を含む複数の半導体層の内、前記ワード線と平面配置において垂直方向に延在して存在する層は、前記半導体基体に形成された絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）の拡散層の１つと電気的に接続されており、前記ＭＩＳＦＥＴの他方の拡散層に対しては、前記ワード線と平面配置において垂直方向に走る、導電体層と電気的に接続されていることを特徴とする前項（１）より（２２）のいずれかに記載の半導体記憶装置である。
（２４）第２４は、複数のワード線と、平面配置において、上記複数のワード線に交差するごとく配置された複数のデータ線と、上記複数のワード線と上記複数のデータ線との所望の交点にもうけられ、それぞれが対応するワード線と対応するデータ線に接続される、複数のメモリセルと、上記複数のデータ線に共通に設けられた共通データ線と、上記複数のデータ線に上記共通データ線をそれぞれ接続させるためのスイッチング機能を有する複数の信号伝達手段とをそれぞれ備える、複数のメモリアレイを含み、前記メモリセルが導電体層と絶縁体層と不純物を含む複数の半導体層との積層膜を有し、且つ前記積層膜を介してキャリアの移動を可能とする絶縁体層に電位の印加可能なことを特徴とする半導体記憶装置である。
（２５）第２５は、複数のワード線と、平面配置において、上記複数のワード線に交差するごとく配置された複数のデータ線と、上記複数のワード線と上記複数のデータ線との所望の交点にもうけられ、それぞれが対応するワード線と対応するデータ線に接続される、複数のメモリセルと、上記複数のデータ線に共通に設けられた共通データ線と、上記複数のデータ線に上記共通データ線をそれぞれ接続させるためのスイッチング機能を有する複数の信号伝達手段とをそれぞれ備える、複数のメモリアレイを含み、前記メモリセルが導電体層と絶縁体層と不純物を含む複数の半導体層との積層膜を有し、前記メモリセルの有する前記積層膜が抵抗値のバイステーブル特性を有することを特徴とする半導体記憶装置である。
（２６）第２６は、複数のワード線と、平面配置において、上記複数のワード線に交差するごとく配置された複数のデータ線と、上記複数のワード線と上記複数のデータ線との所望の交点にもうけられ、それぞれが対応するワード線と対応するデータ線に接続される、複数のメモリセルと、上記複数のデータ線に共通に設けられた共通データ線と、上記複数のデータ線に上記共通データ線をそれぞれ接続させるためのスイッチング機能を有する複数の信号伝達手段とをそれぞれ備える、複数のメモリアレイを含み、前記メモリセルが導電体層とトンネル効果を可能とする絶縁体層と不純物を含む複数の半導体層との積層膜を有し、前記不純物を含む複数の半導体層が前記半導体基体内に存在することを特徴とする半導体記憶装置である。
（２７）第２７は、シリコンオンインシュレータ基板上に、少なくともメモリセル部、更には当該記憶素子部が形成されたことを特徴とする前項（１）より（２６）のいずれかに記載の半導体記憶装置である。
（２８）第２８は、メモリセルアレー領域において、複数のビット線が１つのセンスアンプを共用していることを特徴とする前項（１）より（２７）のいずれかに記載の半導体記憶装置である。
（２９）第２９は、バイステーブルダイオードを半導体基板内に有する半導体装置である。
本例は、バイステーブルダイオードが、半導体基板の上部への積層ではなく、半導体基板の内部に含まれて構成される。わけても、バイステーブルダイオードの半導体層領域が半導体基板の内部に形成されるこのが肝要である。即ち、準備された半導体基板の所望部分を、バイステーブルダイオードの半導体層の少なくとも一部として用いるのである。勿論、準備された半導体基板の所望部分を、バイステーブルダイオードの全ての半導体諸層として用いることも出来る。当該本例は、新規であり、且つバイステーブルダイオードを十分有効な特性で利用することが出来る。
尚、本願明細書において、半導体基板は、所望半導体基体にエピタキシャル層を設けて準備されたものも当然含むものである。
（３０）第３０は、上記本願発明に係る半導体装置ないしは半導体記憶装置が、半導体基板内にメモリ素子部が設けられ且つ記憶容量が２５６メガ・ビット以上であることを特徴とする半導体記憶装置である。
本例は、メモリ素子部が、半導体基板の上部への積層ではなく、半導体基板の内部に含まれて構成される。本例は、新規であり、且つメモリ素子を十分有効な特性で利用することが出来る。そして、本願発明の構成は、記憶特性、スイッチ特性、あるいは素子占有面積の規制を有効に確保しつつ、２５６メガ・ビット以上の記憶容量の半導体記憶装置を構成出来る。
前述の（２９）で説明したのと同様に、本例は、メモリ素子部が、半導体基板の上部への積層ではなく、半導体基板の内部に含まれて構成される。わけても、メモリ素子部の半導体層領域が半導体基板の内部に形成されるこのが肝要である。即ち、準備された半導体基板の所望部分を、メモリ素子部の半導体層の少なくとも一部として用いるのである。勿論、準備された半導体基板の所望部分を、メモリ素子部の全ての半導体諸層として用いることも出来る。
本願発明は、初めて、半導体基板内にメモリ素子部が設けられ且つ記憶容量が２５６メガ・ビット以上の半導体記憶装置を提供出来る。
（３１）第３１は、半導体基体に、素子を電気的に分離するための素子分離領域を形成する工程、メモリセルアレー領域において、高エネルギーイオン打ち込みにより、基板内部に不純物拡散層を形成した後に、基板表面に絶縁膜を形成する工程、メモリセルアレー領域においてはワード電極を、周辺回路領域においては絶縁ゲート型電界効果型トランジスタ（ＭＩＳＦＥＴ）のゲート電極を形成する工程、メモリセルアレー領域において、ワード電極を覆う領域を少なくともマスクの対応領域としてシリコン基板をエッチングすることにより、メモリアレーをセル毎に分離する工程、居間絶縁膜を堆積した後、コンタクトホールを開口し、前記コンタクト内部へ導電体を埋込む工程、メモリセルアレー領域においてはビット線を、周辺回路領域においてはローカル配線層を形成する工程を有することを特徴とする半導体記憶装置の製造方法である。
尚、具体的方法は実施の形態の欄において説明される。
発明を実施するための最良の形態
以下、本願発明の実施例を、製造工程をたどりながら詳細に説明する。
プロセス全体の流れとしては次のようになる。まず、メモリセルアレー、次に周辺回路に用いられるＭＯＳＦＥＴを作り、最後に配線層という順番になる。尚、本願明細書では、以下、ＭＯＳＦＥＴの用語は、いわゆるゲート絶縁型電界効果型トランジスタ（ＭＩＳＦＥＴ）を一般に示すものとして説明する。即ち、このトランジスタの電界効果を奏する為に用いられる絶縁物層は、代表的な酸化物層、わけてもシリコン酸化物に限らないことを指す。
＜実施の形態１＞
まず、実施の形態１の実際のプロセスフローを述べる。
まず始めに、Ｐ型半導体基板（５）を用意して、各ＭＯＳＦＥＴを分離するための素子間分離酸化膜（６）を、周知の選択酸化法や浅溝分離法を用いて形成する。本実施例では、表面を平坦化できる、浅溝分離法を用いた。図６を参酌する。図６の（ａ）は断面図、図６の（ｂ）は平面図である。尚、図６は、メモリアレー部と周辺回路部の一部が示されている。まず基板５に深さ０．３ミクロン程度の分離溝を周知のドライエッチ法を用いて形成する。この溝側壁や底面のドライエッチに起因する損傷を取り除いた後に、周知のＣＶＤ（Ｃｈｅｍｉｃａｌ  ＶａＰｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いてシリコンの酸化膜を０．７ミクロン程度の膜厚で堆積する。そして、溝ではない部分にある酸化膜を、周知のＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法で選択的に研磨し、溝に埋まっている酸化膜６だけを残す。図６の（ａ）はこの状態を示している。素子分離領域形成後の上面図を図６の（ｂ）に示す。図６の（ａ）は図６の（ｂ）のＡＡの断面図に相当する。
半導体記憶装置の構造で特徴的なことは、メモリセルアレーにおける素子形成領域は、単純なラインアンドスペース（Ｌｉｎｅ  ａｎｄ  Ｓｐａｃｅ）になっている点である。この構造は、位相シフト法等の超解像のリソグラフィを適用するのに、極めて適している。
次に高エネルギー不純物打ち込みにより、導電型の異なる２種類のウエルを形成した。その際、この例では、メモリセルアレー領域にはＮ型ウエル（７）を形成した。図７はこの状態を示す。
つづいて、図８に示したように、メモリセルアレー部のみを開口したレジスト膜（１２０１）をマスクに、メモリセルアレー領域にボロンを、５０ＫｅＶの加速エネルギーで、５ｅ１４ｃｍ−２（５×１０１４ｃｍ−２）のドーズ量で打ち込む。次いで、９００度、１０秒のアニール工程により、ボロンイオンを活性化する。図９はこの状態を示す。
こうして形成されたＰ型の拡散層（８）がメモリアレーにおけるビットラインとなる。この際重要なことは、Ｐ型拡散層（８）の深さを素子分離用の酸化膜（６）の膜厚より浅くすることにより、自己整合的に、Ｐ型拡散層（８）が素子分離用の酸化膜（６）により電気的に分離されるという点である。即ち、Ｐ型拡散層（８）の深さを素子分離用の酸化膜（６）の膜厚より浅い場合、Ｐ型拡散層（８）の基板面に平行な幅が、絶縁物であり、予め形成されている素子分離用の酸化膜（６）によって規定されているからである。
次に、こうして準備した半導体基板の表面を洗浄した後に、酸化膜（９）を周知の熱酸化法で成長させ図１０のようになった。この時の酸化温度は摂氏８００度、酸化膜の膜厚は３ｎｍである。この酸化膜（９）は、周辺回路の領域においてはＭＩＳＦＥＴのゲート酸化膜となり、メモリアレーの領域においてはトンネル膜となる。
さらに、図１１に示したように、この酸化膜の表面に、ワード線（１０）及びゲート電極（１１）として、リンを高濃度で含む多結晶シリコンを１００ｎｍの厚さで堆積した。勿論、リンの代りにボロンを高濃度で含む多結晶シリコン等を用いても構わない。
本実施例においては、電極材料として、多結晶シリコンを用いたが、ゲート抵抗を低減するために、間に反応抑止のバリアメタルをもうけた金属と多結晶シリコンの積層膜を用いることも、勿論可能である。またこの金属として、多結晶シリコンとは反応しない、シリサイド膜を用いても良い。
本願発明の基本となるバイステイブルダイオードは次の構成とするのが良い。その基本構造は、前述した通り導電体層（１）、絶縁膜層（２）、ｎ型シリコン層（３）、Ｐ型シリコン層（４）の積層構造を有している。
この導電体層１としては、例えば、Ｎ型／Ｐ型多結晶シリコン、タングステン、アルミ、銅など、絶縁膜２としては、例えば、シリコン酸化膜、シリコンナイトライド、シリコン酸、窒化膜などを用いることが出来る。又、ｎ型シリコン層（３）及びＰ型シリコン層（４）は通例のものを用いることが出来る。その不純物濃度は概ね、１０１６ｃｍ−３より１０１９ｃｍ−３の範囲を用いる。各層の厚さは、通例、導電体層（１）は５０ｎｍより３００ｎｍ、絶縁膜（２）は１ｎｍより３ｎｍの範囲が用いられる。ｎ型シリコン（３）とＰ型シリコン（４）の積層順番が入れ替わったものに対しても、概ね同様の条件で実施することが出来る。尚、以下の別な実施の形態においても前記の各層の条件が基本となる。
次に、周知のドライエッチ法を用いて、周辺回路領域においてはゲート電極（１１）の形状に、メモリアレーにおいてはワード線（１０）の形状に加工し、図１２のようになった。図１２はこの状態に準備された当該半導体基板の上面図である。
さらに、周辺回路領域の拡散層１３を形成するために、このゲート電極及びレジストの領域をマスク領域にして、不純物イオンを打ち込む。ｎ型ＭＯＳＦＥＴには砒素を５ｅ１４ｃｍ−２（５×１０１４ｃｍ−２）程度の量で、また、Ｐ型ＭＯＳＦＥＴにはボロンを同じ量だけ打ち込んだ。そして、熱処理、具体的には、９５０度で１０秒の条件で基板を加熱し、打ち込んだ不純物を活性化させることで、周辺回路領域の拡散層１３を作った。この拡散領域自体は基本的に通例の構造、方法によって十分である。
次に、メモリアレーの形成を行う。この時点では、ビット線方向にメモリセルがつながっているので、セル毎に分離する必要がある。その為に、図１３に示したように、メモリアレー領城のみを開口したレジストマスク（１２）を用いて、ワード線電極をマスクにして、基板をエッチングする。具体的には以下のように行う。
まず、３ｎｍのトンネル酸化膜をエッチングする。続いて、図１４の（ａ）に示したように、シリコン基板を２００ｎｍエッチングし、ビット線となるＰ型拡散層（８）を露出させる。図１４の（ａ）は図１３におけるＡＡ方向の断面図である。周辺回路部はレジスト１２に覆われている。この結果、ワード線に垂直な方向の断面図は図１４の（ｂ）のようになり、メモリアレーはワード線により、自己整合的にセル毎に分離される。以上述べたことから明らかなように、本実施例においては、メモリセルはビット線及びワード線に対して、自己整合的に形成されるので、合わせズレの問題がなく、接触面積のバラツキもないことから、セルの特性のバラツキが非常に小さいという特長がある。
次に、レジスト（１２）を除去し、周知のＣＶＤ法により０．７ミクロン程度の酸化膜（１４）を堆積し、周知のＣＭＰ法による平坦化を行う。図１５はこの状態を示す断面図である。続いて、メモリセルアレー領域においてはビット線となる拡散層（８）に対し、周辺回路においてはＭＯＳＦＥＴの拡散層（１３）やゲート電極（１１）に対して、コンタクトを開口する。この開口部に周知のＣＶＤ法によりＴｉ／ＴｉＮ／Ｗの積層膜を形成し、Ｗプラグ（１５）を形成する。このプラグの加工は周知のＣＭＰ法を用いる。図１６はこの状態を示す断面図である。
本構造で有利な点は、ビット線抵抗の低減である。即ち、図１７に示すように、金属配線層（１６）を形成する。この時のメモリセルアレーにおける、ワード線に垂直な方向の断面図を図１８に示す。拡散層からなる高抵抗のビット線（８）を低抵抗の配線層（１６）でシャントすることになり、見掛け上、ビット線の抵抗を低減することができた。
さらに、層間絶縁膜（１７）を堆積し、コンタクトを開口後にプラグ（１８）を形成し、配線層（１９）を形成して所望の半導体記憶装置を得た。図１９にこの状態の断面図を示す。
最後に本実施例における特長をまとめるとつぎのようになる。
まず、キャパシタが不要なために、メモリセルアレーと周辺回路間の段差が小さい。また、キャパシタ工程に伴う熱工程が不要な為、周辺回路ＭＩＳＦＥＴの性能が優れる。さらに、従来の１トランジスタメモリを有するＤＲＡＭに比べ、メモリセル面積が約半分であり、しかもプロセスがはるかに簡易である為、高歩留まり、低コストが十分に期待できる。
＜実施の形態２＞
実施の形態２は、特に高速メモリ動作を実現する手法に関するものである。
本願発明による半導体記憶装置のスピードを決める重要な要因の一つが、データ読み出し時にメモリセルを流れる低抵抗状態のトンネル電流である。トンネル電流を増大させるのに、最も有効な手法が、トンネル酸化膜の薄膜化である。ところが、周辺回路領域におけるゲート酸化膜の薄膜化は、待機時の消費電力を増大させると言う合反する特性を有する。通例、上述の実施の形態１のような構造の場合、こうした両特性を勘案して、半導体装置を構成する諸部材の材質、幅、長さ、厚さなどのディメンジョン等が設計される。
こうした背景から、本例では、更にこの点をより一歩進めた構造を例示する。従って、本例では半導体記憶装置のスピードを高いものに確保しつつ、周辺回路領域の消費電力は低電力と成し得る。更には、半導体装置の各部の設計を容易ならしめる。
本実施例ではメモリアレー部と周辺回路部で、酸化膜の膜厚を異なるものとした。即ち、メモリセル部の酸化膜はトンネル電流を十分となすように薄膜化し、一方周辺回路部の酸化膜は待機時の消費電力を増大させない厚さに設定するものである。以下には、その主要部のみ説明する。その他の事項は基本的に前述の通りである。
本例の断面図を図２０に示す。下記の絶縁膜９０１、９０２以外の各部の符号はこれまでのものと同様である。本例では、メモリアレー領域のトンネル酸化膜（９０１）を１．５ｎｍとし、周辺回路領域のゲート酸化膜（９０２）を３ｎｍとした。酸化膜形成以外の製造工程は実施の形態１と同様である。この２種類の膜厚のトンネル／ゲート酸化膜は以下のように形成した。まず、通常の熱酸化法により、基板全面に１．５ｎｍの酸化膜を形成する。次に、メモリセルアレー領域のみを開口し、周辺回路領域を被ったレジストマスクを用いて、メモリセルアレー部の酸化膜をウエットエッチにより除去する。しかる後に、基板全面を１．５ｎｍの厚さに酸化する。こうして、メモリセルアレー部においては１．５ｎｍ、周辺回路部においては３ｎｍの酸化膜を形成することが出来た。本例のメモリ動作はより高速化を実現することが出来た。
尚、図２０の上記記載以外の部位は図１９と同様なので、その詳細は省略する。
＜実施の形態３＞
実施の形態３は、特にトンネル酸化膜の特性を改善する手法に関するものである。具体的にはデータ保持時の電流を低く押さえつつ、データ読出し時の電流を増大させる手法を提案する。以下には、その主要部のみ説明する。その他の事項は基本的に前述の通りである。
本目的の為に、トンネル／ゲート酸化膜として、シリコン酸化膜（９０３）／シリコン窒化膜（９０４）の積層膜を用いた。この状態のワード線に平行な方向の断面図を図２１に示す。また、図２２には、メモリセルアレーにおけるワード線に垂直な方向の断面図を示す。図２１、図２２において、これまでの図面と同様の符号は同じ部分を示す。
積層のトンネル膜を用いると以下のような効果がある。メモリセルにおける、データ保持時の模式的なバンド構造は図２３のようになる。図において、Ｅｃは伝導帯の下端、Ｅｖは価電子帯の上端を示す。トンネル電流の方向を矢印で示した。
この時、シリコン酸化膜９０３とシリコン窒化膜９０４の両方が、トンネルのバリアとして機能するので、リーク電流は低く押さえられる。一方、データ読出し時、即ち、ワード電極に一定以上のバイアスが与えられている場合の模式的なバンド構造は図２４のようになる。バンド図から明らかなように、この時にはシリコン酸化膜９０３のみが電子のトンネルのバリアとして機能するので、データ保持時に比べて、実効的なトンネル絶縁膜の膜厚が薄くなる。この結果、トンネル電流が増大し、高速データ読出しが可能になる。
この動作から明らかなように、バンドギャップの異なる絶縁膜の組み合わせで同様な効果が期待できる。データ保持時は複数の絶縁膜の積層がトンネル効果に対するバリアとして作用し、データ読み出し時は、大きな禁制帯幅を有する絶縁膜の方がキャリアのトンネル効果に対するバリアとなるような、絶縁膜の組み合わせを用いるのが基本思想である。例えば、その組み合わせとしては、上述の例以外に、シリコン酸化膜／タンタル酸化膜、シリコン窒化膜／タンタル酸化膜、等を用いても勿論構わない。勿論、要求される特性によって具体的な設計値が変化するが、これらの各絶縁膜の厚さは概ね５オングストロームより３０オングストローム程度の範囲で選択される。更に、特性の設計や製造の観点から、２層の組み合わせが最も実用的であるが、２層以上の絶縁膜を上記本例の基本思想に合致するように構成することも可能である。
また、本実施例において注意すべき点がある。前記の動作原理から明らかなようにワード電極に正のバイアスを印加しなければならない。従って、バイステーブルダイオードの原理を参照すれば、図２１に示す構造で、ビット線（８０１）はＮ型拡散層、メモリアレーを被うウエル（７０１）はＰ型とする必要がある。
本実施例の製造工程はゲート酸化膜の工程を除き、実施の形態１とほぼ同様である。ゲート酸化膜の製造工程は以下の通りである。まず、通常の熱酸化法により、基板全面に膜厚２ｎｍのシリコン酸化膜を形成する。続いて、表面窒化により、膜厚１ｎｍのシリコン窒化膜を形成し、シリコン酸化膜／シリコン窒化膜の積層膜とした。
尚、ワード電極の材料として、本実施例では、リンを高濃度に含むＮ型多結晶シリコンを用いたが、他にもボロンを高濃度に含む多結晶シリコンや、タングステン等の金属を用いることも可能である。しかし、低消費電力の観点から、データ読出し時の印加電圧を小さくするためには、仕事関数の小さな材料をワード電極として用いることが有効である。その意味では、前記の中では、Ｎ型多結晶シリコンが最適である。ワード電極の材料はこの実施の形態以外の例においても同様に考え得る。
＜実施の形態４＞
実施の形態４は、製造方法、中でも特に実用的に有用なメモリセルアレーの製造方法に関するものである。以下には、その主要部のみ説明する。その他の事項は基本的に前述の通りである。
実施の形態１においてメモリアレーをセル毎に分離する際、図１１及び図１２に示したように、ワード電極（１０）及び素子分離用の酸化膜（６）をマスクに、シリコン基板をエッチングする工程があった。この時、素子分離領域（６）がテーパー形状をしている結果として、素子形成領域が逆テーパー形状となる。この為、シリコン基板をエッチングする際、側壁に沿ってシリコンがエッチ残りする可能性がある。これは、メモリアレーがセル毎に分離されないということを意味する。本実施例はこうした不良発生を回避する製造方法に関するものである。
この目的の為に、シリコン基板エッチングの際に、酸化膜に対する選択比の無い条件、即ち、素子分離用の酸化膜（６）も同時にエッチングすることにより、図２５のようになった。即ち、素子分離用の絶縁膜（６）と拡散領域（８）が基本的に平面を呈する。本構造によれば、先に指摘したエッチ残り等の突起物等は発生しないのである。このように、本実施例によれば、実施例１の場合とは異なり、確実にメモリアレーをセル毎に分離することが可能である。この後、層間酸化膜（１４）を堆積等し、プラグ（１８）、配線層（１９）を形成し所望の半導体記憶装置を得た。図２６がこの状態を示す断面図である。尚、本例の上記説明以外の部位は前述の実施の諸形態を同様であるので、その詳細説明は省略する。
＜実施の形態５＞
実施の形態５は、ビット線コンタクト開口時に、自己整合プロセスを適用したものである。本実施例を適用の結果、セル面積を増大することなくビット線のシャントを多数行えるので、見掛け上のビット線抵抗の大幅な低減が可能である。以下には、その主要部のみ説明する。その他の事項は基本的に前述の通りである。
ゲート酸化膜形成までの工程は、実施の形態１と同様である。勿論、本例に組み合わせて実施の形態２や実施の形態３で述べたように、複数、例えば２種膜厚トンネル絶縁膜や積層トンネル絶縁膜を用いることは可能である。
次に、自己整合コンタクト開口プロセス適用の為に、ワード線（１００１）／ゲート電極（１１０１）となる電極材料を堆積後、シリコンナイトライド（２０）を周知のＣＶＤ法により１００ｎｍ堆積し、周知のドライエッチにより加工する。この状態のワード線に平行な方向の断面図を図２７に示す。尚、図２７において、符号５は半導体基板、８は不純物の拡散領域、９は絶縁膜であることはこれまでと同様である。この時の、上面図を図２８に示す。また、ワード線に垂直方向の断面図を図２９に示す。尚、図２９、図３０及び図３１の各断面図は、図２８中のＡＡ方向の各工程での断面図である。
更に、ワード電極領域をマスクに、メモリアレーにおいてのみ、トンネル酸化膜及びシリコン基板を２００ｎｍエッチングする。続いて、シリコンナイトライド（２００１）を３０ｎｍ堆積して図３０のようになった。次に、シリコンナイトライドを３０ｎｍ異方性エッチングにより加工し、側壁のシリコンナイトライド膜（２００１）を形成する（図３１）。
次に、洗浄した後に、層間絶縁膜として、シリコン酸化膜（１４）を０．７ミクロン堆積し、周知のＣＭＰ法により平坦化する（図３２）。
さらに、実施の形態１と同様にプラグ（１５）及び配線層（１６）を形成する（図３３）。図３２及び図３３はメモリアレー部と周辺回路部を示す断面図である。尚、メモリセルアレーにおけるワード線に垂直な方向の断面図は図３４のようになった。絶縁物領域６を用いた自己整合コンタクトプロセス適用の結果、面積を増大させることなく、ビット線拡散層に多数個コンタクトを開口し、ビット線抵抗を大幅に低減できた。
＜実施の形態６＞
実施の形態６は基板として、シリコン・オン・インシュレータ（ＳＯＩ：Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）を用いたものである。この例は次のような特長を有している。これまで述べた実施の形態１〜５においては、メモリセルアレーにおける拡散層（８）への、コンタクト開口ドライエッチは、例えば図１４に示したように、下地にエッチストッパとなる層が無い為に、時間制御で行う必要がある。しかし、図３５に示したように、ＳＯＩ基板を使うことにより、このエッチングを酸化膜（２１）で止めることができ、前記問題を解決できる。
図３５に第１配線層形成までの断面図を示すが、本実施例の製造工程は実施の形態１とほぼ同様である。
以上、実施の形態１より６の諸形態を説明したが、メモリ素子部分は、これまで説明した諸実施の形態の構成を適宜組み合わせて用いることが出来ることは言うまでもない。それは、２つ以上を組み合わせることも勿論可能である。その各々の特徴を生かすことが出来る。
＜実施の形態７＞
実施の形態７は、本願発明によるメモリセルアレーのレイアウトに関するものである。図３６にメモリセルアレー及びセンスアンプのレイアウトを示す。通常の折り返しビット線構造を有するメモリとは異なり、ワード線６４とビット線６５のクロスした部分６２すべてにメモリセル６６が配置される。尚、メモリ素子部分は、これまで説明した諸実施の形態の構成を用いることが出来る。２つ以上を組み合わせることも勿論可能である。その各々の特徴を生かすことが出来る。
本願発明によるメモリは、非破壊読出しであるので、１つのセンスアンプ６７を複数のセルで共用し、従来の１トランジスタ型メモリセルを有する半導体記憶装置に比べて、センスアンプの数を大幅に減らすことが可能である。そこで、図３６に例示したように、ビット線６５を複数束ねて、スイッチで選択し、センスアンプ６７に入力する方式とした。また、センスアンプ６７の数が少ない効果として、チップ面積をあまり増大させることなく、ビット線分割を増やすことができる。この結果、ビット線の容量が低減され、メモリ動作の高速化が可能になる。
＜実施の形態８＞
実施の形態８は、本願発明によるメモリセルアレーをサブ０．１ミクロンレベルの寸法に微細化する為の、メモリセルの形成方法に関するものである。実施の形態の１で述べたように、メモリセルを形成するＰＮ接合を素子分離領域の深さより浅くすることにより、自己整合的にビット線を形成できる。しかし、この為には解決すべき課題がある。即ち、メモリ動作実現の為には、ＰＮ接合の空乏層とＭＯＳ界面の空乏層のパンチスルーをおさえつつ、同時にセルの低電圧動作実現の為に、スイッチング電圧を低く抑える必要がある。この目的の為に、図３７に示すようなＰＮ接合プロファイルを形成した。図において、横軸は半導体基板表面よりの深さ、縦軸は不純物濃度を示す。図にはドナーとアクセプタの濃度の各プロファイルが示される。この両曲線の交点を中心としてＰＮ接合が形成されてる。
この特長は以下の通りである。即ち、Ｐ層及びＮ層のいずれも、基板表面よりも内部で濃度が高い、所謂レトログレード型のプロファイルとした。この結果、ＰＮ接合部の濃度が高くなり、パンチスルーを避けることができる。同時に、ＭＯＳ界面の不純物濃度が低いのでスイッチング電圧も２Ｖ以下に設定可能である。本実施例では、リンを２１０ＫｅＶの加速電圧で、３ｅ１３ｃｍ−２（３×１０１３ｃｍ−２）のドーズ量で、ボロンを３０ＫｅＶの加速電圧で３ｅ１３ｃｍ−２（３×１０１３ｃｍ−２）のドーズ量で打込んだ。この結果得られたメモリセルの電流−電圧特性は、図３８のようになり、所謂ヒシテリシス特性を顕した。尚、図３８、図３９、及び図４０の横軸は電圧、縦軸は電流である。
次に、この特性に基づき、メモリセルの動作を説明する。非選択セル（待機状態）の負荷直線を図３９に示す。待機時の消費電力低減の観点から、データが保持されうるできるだけ小さい印加電圧（図３９の例の場合で約１．２Ｖ）を与えている。一方、データ読出し時には、ワード線及びビット線に与える電圧を変化させ、図４０に示すような負荷直線状態にする。そして、流れる電流の変化からデータをセンスする。この動作からわかるように、図４０中のａとｂの電流比が、本メモリの性能指針となる。即ち、読出し時の電流ｂを増大させることは、メモリの高速動作につながり、同時に１本のビット線につながるセルの数を増やせるのでチップ面積の縮小が可能になる。
勿論、本例の素子を構成する半導体材料の導電型のＮ型とＰ型の極性を逆にした場合も、印加電圧の極性を逆にすれば、メモリとして、同様な動作をすることは明らかである。本メモリセルの形成方法は、実施の形態１から６に記載の製造方法に適用可能であることは言うまでもない。
＜実施の形態９＞
実施の形態９は、スイッチング電圧の制御法に関するものである。
スイッチング電圧は、パンチスルーの抑制とは、全く独立に任意に設定可能であることが望ましい。この目的の為に、メモリセルのＭＯＳ界面近傍に浅く、不純物をイオン注入した。本実施例では、低電圧動作させるためにスイッチング電圧を下げることを目的に、図３７に示す不純物プロファイルを持つメモリ素子に対して、ヒソを８０ＫｅＶの加速電圧で、１ｅ１３ｃｍ−２（１×１０１３ｃｍ−２）のドーズ量で打込んだ。この結果、ドナーのプロファイルは図４１に示すように、ＭＯＳ界面でピークを持つ構造となった。これが、ＭＯＳ界面近傍のアクセプタをコンペンセイトし、実効的な不純物濃度が低下することとなり、スイッチング電圧を１．５Ｖに低減できた。勿論、ヒソの代りにリンを用いることも可能である。本実施例では、スイッチング電圧低減の為にヒソをイオン注入したが、スイッチング電圧増大の為には、ボロンを注入することはいうまでもないことである。本メモリセルの形成方法は、実施の形態１から６に記載の製造方法に適用可能である。
＜実施の形態１０＞
実施の形態１０は、メモリセルアレイに関するものである。本願発明によるメモリセルはトンネル現象を利用している為に、基本的にオン電流が少ない。従って、メモリの高速動作実現の為には、ビット線容量の低減が極めて重要である。この目的で図４２に示す階層型ビット線構成を有するメモリアレイを採用した。図４２では、メモリセルとして、ＭＩＮＰ型のセルを用いた場合を示す。図４２中の多分割されたＢＬ（ビット線）はＰ型拡散層からなり、この一方が、ＰＭＯＳのスイッチングトランジスタ（ＳＨＲ）を介して、低抵抗のＧＢＬ（グローバルビット線）に接続されている。同時に、ＢＬの他方はＰＭＯＳのスイッチングトランジスタ（ＰＣ）を介してプリチャージ線（ＶＰＣ）につながっている。この結果、本実施例の１つの特長として、非選択ＢＬの電位が固定され、データの保持が安定するという点がある。ＢＬとＧＢＬは、平面配置で互いに平行に配置され、そのピッチは同じである。本実施例においては、各ＢＬにつながるメモリセルを１０個とすることにより、ビット線容量を大幅に低減することが出来た。
図４３には本実施例の上面図及び断面図を示す。図４３の（ａ）が上面図、（ｂ）が断面図で、各々の領域を対比して示している。図４３の（ｂ）は図４３の（ａ）のＡＡ断面の断面図である。図において、符号６９はグローバルビット線、この内部に示された符号７１の領域はグローバルビット線のコンタクト領域である。ＳＨＲ０ｂは選択トランジスタの領域、ＰＣ０ｂ、ＰＣ１ｂはプリチャージ線のスイッチング・トランジスタ部である。符号７２はプリチャージ線のコンタクト領域を示す。又、符号１０はワード線を示す。尚、断面図に関しては、これまでのものと同様の部位は同じ符号で示される。但し、符号６９は前述のグローバルビット線、７０は側壁の絶縁膜を示している。
本実施例においては、面積縮小の観点から、プリチャージ線（ＶＰＣ）の接続は拡散層で行い、適度にシャントする構造としたが、この手法の他にも、拡散層接続とはせずに、プリチャージ線（ＶＰＣ）への、すべてのコンタクトを開口し配線層と接続することが可能なのは勿論である。また、本実施例においてはビット線容量低減を第１の目的として、各ビット線につながるセルの数を１０個としたが、更なるチップ面積縮小を目的とする場合には、各ビット線につながるセルの数を増やせば良いことは言うまでもない。さらに付け加えるならば、本実施例においては、メモリセルとしてＭＩＮＰ型のセルを用いた場合を示したが、逆極性のＭＩＰＮ型を用いることが可能なのは言うまでもない。その場合、ＢＬ（ビット線）はＮ型拡散層からなるので、スイッチングトランジスタはＮＭＯＳとなる。
＜実施の形態１１＞
実施の形態１１は、実施の形態１０で述べた、階層型ビット線構成を有するメモリアレイにおいて、ＧＢＬのピッチを、ＢＬのピッチよりも緩和し、製造プロセスを簡易にすることを可能にする発明である。図４４に本実施例の回路図、図４５には上面図及び断面図を示す。図４５の（ａ）が上面図、（ｂ）が断面図で、各々の領域を対比して示している。図４５の（ｂ）は図４５の（ａ）のＢＢ断面の断面図である。
図において、符号６９はグローバルビット線、この内部に示された符号７１の領域はグローバルビット線のコンタクト領域である。符号７２はプリチャージ線のコンタクト領域を示す。ＳＨＲ００ｂは選択トランジスタの領域、ＰＣ００ｂ、ＰＣ０１ｂはプリチャージ線のスイッチング・トランジスタ部である。これらは、図４４に示す回路図のそれと対応している。又、符号１０はワード線を示す。尚、断面図に関しては、これまでのものと同様の部位は同じ符号で示される。但し、符号６９は前述のグローバルビット線、７０は側壁の絶縁膜を示している。
実施の形態１０と同様に、拡散層からなる多分割されたＢＬは、スイッチングトランジスタ（ＳＨＲ）を介して、低抵抗のＧＢＬにつながっているが、本実施例では、ＧＢＬのピッチはＢＬのピッチの２倍になっている。これを可能にする為に、隣り合うＢＬの選択トランジスタ（例えばＳＨＲ００ｂとＳＨＲ０１ｂ）をＢＬ方向にずらして配置することとした。ＢＬピッチを緩和することなく、この構造を実現する為に、プロセス的には図４５に示すように、素子分離領域下で拡散層を接続した。本実施例においては、メモリセルとしてＭＩＮＰ型のセルを用いた場合を示したが、逆極性のＭＩＰＮ型を用いることが可能なのは言うまでもない。その場合、ＢＬ（ビット線）はＮ型拡散層からなるので、スイッチングトランジスタはＮＭＯＳとなる。
＜実施の形態１２＞
実施の形態１２は、実施の形態１１で述べた、グローバルビット線のピッチを緩和した、階層型ビット線構成を有するメモリアレイにおいて、周辺回路の構成を簡略化し、チップ面積の縮小を可能にする例である。図４６に本実施例の回路図、図４７に上面図及び断面図を示す。図４７の（ａ）が上面図、（ｂ）が断面図で、各々の領域を対比して示している。図４７の（ｂ）は図４７の（ａ）のＣＣ断面の断面図である。
図において、符号６９はグローバルビット線、符号７１の領域はグローバルビット線のコンタクト領域である。符号１１は周辺回路のゲート電極を示す。ＳＨＲ００ｂは選択トランジスタの領域、ＰＣ００ｂ、ＰＣ１１ｂはプリチャージ線のスイッチング・トランジスタ部である。これらは、図４６に示す回路図のそれと対応している。又、符号１０はワード線を示す。尚、断面図に関しては、これまでのものと同様の部位は同じ符号で示される。但し、符号６９は前述のグローバルビット線、７０は側壁の絶縁膜を示している。
本実施例においては、非選択ＢＬに接続されたメモリセルのデータ保持をフローティング状態で行うことに特徴がある。即ち、ビット線ＢＬの一方のみが、スイッチングトランジスタ（ＳＨＲ）を介して、グローバルビット線（ＧＢＬ）につながっており、これが、図４２及び４４と大きく異なる点である。この結果として、スイッチングトランジスタの数を半減し、チップ面積の縮小を達成した。本実施例においては、メモリセルとしてＭＩＮＰ型のセルを用いた場合を示したが、逆極性のＭＩＰＮ型を用いることが可能なのは言うまでもない。その場合、ＢＬ（ビット線）はＮ型拡散層からなるので、スイッチングトランジスタはＮＭＯＳとなる。
以上、本願発明を詳細に説明したが、本願発明によれば、セル面積を従来のＤＲＡＭの半分にすることができるので、チップ面積を大幅に小さくすることができる。また、基本的にキャパシタが不要なので、周辺回路との段差が小さくでき、熱工程も従来に比べ大幅に減らせるので、周辺回路ＭＯＳＦＥＴ（あるいはＭＩＳＦＥＴ）の性能を劣化させることも無く、論理混載ＤＲＡＭ等のシステムＬＳＩに極めて好適である。さらに、キャパシタが不要ということで、本願発明には、従来のＤＲＡＭに比較し、マスク枚数を削減し、著しくプロセスを簡略化し、製造コストを低減するという効果もある。また、リフレッシュが不要なので、消費電力も著しく小さい。その上、データを破壊することなく読出せるので、リフレッシュが不要であり、センスアンプの数も削減できる。この効果として、ビット線の多分割が可能になり、ビット線の容量を低減し、セル動作を高速化できる。
また、メモリセルを構成する、不純物に関し、レトログレード型のプロファイルを用いることによって、サブ０．１ミクロンのレベルまで微細化が可能になる。これは、バイステーブルダイオードをメモリセルとして用いる場合のスケーリング指針とも言うべきものである。さらに、階層型ビット線構造は、トンネル現象を利用した本メモリにとっては、性能を向上させる上で必須の技術である。
こうして、本願発明によれば記憶容量が２５６Ｍビット以上の半導体記憶装置をより好都合に実現することが出切る。
尚、図面の理解を容易にする為、主な符号を説明すれば、以下の通りである。１−金属、２−絶縁膜、３−Ｎ型半導体、４−Ｐ型半導体、５−半導体基板、６−素子分離用の酸化膜、７−メモリアレーを覆うＮ型ウエル、７０１−メモリアレーを覆うＰ型ウエル、８−Ｐ型不純物拡散層、８０１−Ｎ型不純物拡散層、９、９０１、９０２−絶縁膜、９０３−シリコン酸化膜、９０４−シリコン窒化膜、１０、１００１−ワード線、１１、１１０１−周辺回路ゲート電極、１２−レジスト、１３−周辺回路トランジスタ不純物拡散層、１４−層間絶縁膜、１５−プラグ、１６−配線層、１７−層間絶縁膜、１８−プラグ、１９−配線層、２０、２００１−シリコン窒化膜、２１−シリコン酸化膜、５０−トランジスタ、５１−キャパシタ、６０−メモリセルアレー、６１−周辺回路、６２−ワードとビットのクロス領域、６３−キャパシタ、６４−ワード線、６５−ビット線、６６−メモリセル、６７−センスアンプ、６８−サブビット線、６９−グローバルビット線、７０−側壁絶縁膜、７１−グローバルビット線コンタクト、７２−プリチャージ線コンタクト、７６−配線層である。尚、図中、（）付で示した符号の部材はその符号相当の部材あるいはそれに相当の工程にて形成された部材を示す。
産業上の利用可能性
本願発明によれば高集積密度の半導体記憶装置を提供することが出来る。
【図面の簡単な説明】
図１は従来の１トランジスタメモリセルの等価回路である。
図２は従来の半導体記憶装置の断面図である。
図３は本願発明のメモリセルの積層を示す断面図及び諸状態におけるバンド構造図である。
図４は本願発明に用いたメモリセルのメモリ動作特性を示す図である。
図５は半導体記憶装置のメモリアレーの配置を示す図である。
図６は本願発明の半導体記憶装置のひとつの製造工程におけるビット線に垂直方向の断面図及び上面図である。
図７は本願発明の半導体記憶装置のひとつの製造工程におけるビット線に垂直方向の断面図である。
図８は本願発明の半導体記憶装置のひとつの製造工程における上面図である。
図９は本願発明の半導体記憶装置のひとつの製造工程におけるビット線に垂直方向の断面図である。
図１０は本願発明の半導体記憶装置のひとつの製造工程におけるビット線に垂直方向の断面図である。
図１１は本願発明の半導体記憶装置のひとつの製造工程におけるビット線に垂直方向の断面図である。
図１２は本願発明の半導体記憶装置のひとつの製造工程における上面図である。
図１３は本願発明の半導体記憶装置のひとつの製造工程における上面図である。
図１４は図１３に示した図の所望方向の断面図である。
図１５は本願発明の半導体記憶装置のひとつの製造工程におけるビット線に垂直方向の断面図である。
図１６は本願発明の半導体記憶装置のひとつの製造工程におけるビット線に垂直方向の断面図である。
図１７は本願発明の半導体記憶装置のひとつの製造工程におけるビット線に垂直方向の断面図である。
図１８は本願発明の半導体記憶装置のひとつの製造工程におけるワード線に垂直方向の断面図である。
図１９は本願発明の半導体記憶装置のひとつの製造工程におけるビット線に垂直方向の断面図である。
図２０は本願発明の半導体記憶装置のひとつの製造工程におけるビット線に垂直方向の断面図である。
図２１は本願発明の半導体記憶装置のひとつの製造工程におけるビット線に垂直方向の断面図である。
図２２は本願発明の半導体記憶装置のひとつの製造工程におけるワード線に垂直方向の断面図である。
図２３は積層の絶縁膜のバンド構造図である。
図２４は積層の絶縁膜のバンド構造図である。
図２５は本願発明の半導体記憶装置のひとつの製造工程におけるビット線に垂直方向の断面図である。
図２６は本願発明の半導体記憶装置のひとつの製造工程におけるビット線に垂直方向の断面図である。
図２７は本願発明の半導体記憶装置のひとつの製造工程におけるビット線に垂直方向の断面図である。
図２８は本願発明の半導体記憶装置のひとつの製造工程における上面図である。
図２９は本願発明の半導体記憶装置のひとつの製造工程におけるワード線に垂直方向の断面図である。
図３０は本願発明の半導体記憶装置のひとつの製造工程におけるワード線に垂直方向の断面図である。
図３１は本願発明の半導体記憶装置のひとつの製造工程におけるワード線に垂直方向の断面図である。
図３２は本願発明の半導体記憶装置のひとつの製造工程におけるビット線に垂直方向の断面図である。
図３３は本願発明の半導体記憶装置のひとつの製造工程におけるビット線に垂直方向の断面図である。
図３４は本願発明の半導体記憶装置のひとつの製造工程におけるワード線に垂直方向の断面図である。
図３５は本願発明の半導体記憶装置のひとつの製造工程におけるビット線に垂直方向の断面図である。
図３６は本願発明の半導体記憶装置におけるセンスアンプのレイアウトの例を示す図である。
図３７は本願発明の半導体記憶装置におけるメモリセルの１つの不純物プロファイルを示す図である。
図３８は本願発明の半導体記憶装置におけるメモリセルの電流−電圧特性を示す図である。
図３９は本願発明の半導体記憶装置におけるメモリセルのデータ保持時の状態を示す図である。
図４０は本願発明の半導体記憶装置におけるメモリセルのデータ読出し時の状態を示す図である。
図４１は本願発明の半導体記憶装置におけるメモリセルの１つの不純物プロファイルを示す図である。
図４２は本願発明の半導体記憶装置におけるメモリセルアレイ方式の１つの例を示す回路図である。
図４３は本願発明の半導体記憶装置におけるメモリセルアレイ方式の１つの例を示す断面図である。
図４４は本願発明の半導体記憶装置におけるメモリセルアレイ方式の１つの例を示す回路図である。
図４５は本願発明の半導体記憶装置におけるメモリセルアレイ方式の１つの例を示す回路図である。
図４６は本願発明の半導体記憶装置におけるメモリセルアレイ方式の１つの例を示す回路図である。
図４７は本願発明の半導体記憶装置におけるメモリセルアレイ方式の１つの例を示す上面図及びそのＣＣ方向の断面図である。
【図１】
0004084041.tif 000002
【図２】
0004084041.tif 000003
【図３】
0004084041.tif 000004
【図４】
0004084041.tif 000005
【図５】
0004084041.tif 000006
【図６】
0004084041.tif 000007
【図７】
0004084041.tif 000008
【図８】
0004084041.tif 000009
【図９】
0004084041.tif 000010
【図１０】
0004084041.tif 000011
【図１１】
0004084041.tif 000012
【図１２】
0004084041.tif 000013
【図１３】
0004084041.tif 000014
【図１４】
0004084041.tif 000015
【図１５】
0004084041.tif 000016
【図１６】
0004084041.tif 000017
【図１７】
0004084041.tif 000018
【図１８】
0004084041.tif 000019
【図１９】
0004084041.tif 000020
【図２０】
0004084041.tif 000021
【図２１】
0004084041.tif 000022
【図２２】
0004084041.tif 000023
【図２３】
0004084041.tif 000024
【図２４】
0004084041.tif 000025
【図２５】
0004084041.tif 000026
【図２６】
0004084041.tif 000027
【図２７】
0004084041.tif 000028
【図２８】
0004084041.tif 000029
【図２９】
0004084041.tif 000030
【図３０】
0004084041.tif 000031
【図３１】
0004084041.tif 000032
【図３２】
0004084041.tif 000033
【図３３】
0004084041.tif 000034
【図３４】
0004084041.tif 000035
【図３５】
0004084041.tif 000036
【図３６】
0004084041.tif 000037
【図３７】
0004084041.tif 000038
【図３８】
0004084041.tif 000039
【図３９】
0004084041.tif 000040
【図４０】
0004084041.tif 000041
【図４１】
0004084041.tif 000042
【図４２】
0004084041.tif 000043
【図４３】
0004084041.tif 000044
【図４４】
0004084041.tif 000045
【図４５】
0004084041.tif 000046
【図４６】
0004084041.tif 000047
【図４７】
0004084041.tif 000048