(57)【特許請求の範囲】
【請求項１】
各々が、磁化方向に応じた電気抵抗を有する複数のメモリセルを備え、
各前記メモリセルは、第１および第２のレベルのいずれかを有する記憶データを書込まれて、前記記憶データに応じた方向に磁化され、
データ読出動作時に、前記複数のメモリセルのうちのデータ読出対象に選択された選択メモリセルと電気的に結合される期間を有するデータ線と、
前記選択メモリセルの電気抵抗に応じた電圧を前記データ線へ生じさせるための読出電流供給回路と、
前記複数のメモリセルのうちの１つに対して前記記憶データを書込むための書込制御回路とを備え、
前記選択メモリセルは、１回のデータ読出動作において、前記データ読出動作前と同様の磁化方向を有する第１の状態の後に、前記書込制御回路によって所定レベルの記憶データを書込まれて第２の状態へ変化し、さらに、前記第２の状態の後に、前記書込制御回路によって、前記所定レベルとは異なるレベルの記憶データを書込まれて第３の状態へ変化し、
前記第１、第２および第３の状態のそれぞれにおける、前記選択メモリセルと電気的に結合されたデータ線の電圧に応じて、前記選択メモリセルの記憶データに応じた読出データを生成するデータ読出回路とを備え、
前記書込制御回路は、前記１回のデータ読出動作内において、生成された前記読出データと同一のレベルの記憶データを前記選択メモリセルに再書込し、
前記データ読出回路は、
前記１回のデータ読出動作内において、前記データ線の接続先を所定の順序にしたがって切換えるためのスイッチ回路と、
前記第１の状態において、前記スイッチ回路によって前記データ線と接続される第１のノードと、
前記第２の状態において、前記スイッチ回路によって前記データ線と接続される第２のノードと、
前記第３の状態において、前記スイッチ回路によって前記データ線と接続される第３のノードと、
前記第１、第２および第３のノードの電圧を保持するための電圧保持部と、
前記第１および第２のノードの電圧差を増幅する第１のセンスアンプと、
前記第１および第３のノードの電圧差を増幅する第２のセンスアンプと、
前記第１および第２のセンスアンプのそれぞれの出力の電圧差を増幅する第３のセンスアンプと、
第１、第２および第３のノードがそれぞれ前記データ線と接続された後に、前記第３のセンスアンプの出力に応じて前記読出データを生成するラッチ回路とを有する、薄膜磁性体記憶装置。
【請求項２】
各々が、磁化方向に応じた電気抵抗を有する複数のメモリセルと、
複数のビット線と、
複数のワード線と、
前記複数のメモリセルとは電気的に非接続に配置される複数のバイアス磁界発生線とを備え、
各前記メモリセルは、
第１および第２のレベルのいずれかを有する記憶データを書込まれて、前記記憶データに応じて磁化容易軸方向に沿った方向に磁化される磁気抵抗素子と、
前記複数のビット線のうちの１本と所定電圧を供給する配線との間に、前記磁気抵抗素子と直列に接続されて、前記複数のワード線のうちの１本によってオンオフを制御されるアクセストランジスタとを含み、
少なくとも前記複数のメモリセルのうちのデータ読出対象に選択された選択メモリセルにおいて、前記アクセストランジスタはオンされ、
データ読出動作時に、前記複数のバイアス磁界発生線のうちの少なくとも１本は、前記磁気抵抗素子の磁化困難軸方向に沿った成分を有する所定のバイアス磁界を前記選択メモリセルに印加するための電流を供給される期間を有し、
前記データ読出動作時に、前記複数のビット線のうちの１本を介して、前記選択メモリセルと電気的に結合される期間を有するデータ線と、
前記選択メモリセルの電気抵抗に応じた電圧を前記データ線へ生じさせるための読出電流を前記データ線へ供給する読出電流供給回路と、
前記選択メモリセルの前記磁気抵抗素子が前記データ読出動作前と同様の磁化方向を有する第１の状態における、前記選択メモリセルと電気的に結合されたデータ線の電圧と、前記選択メモリセルの前記磁気抵抗素子が前記バイアス磁界を印加された第２の状態における、前記選択メモリセルと電気的に結合されたデータ線の電圧とに応じて、前記選択メモリセルの記憶データに応じた読出データを生成するデータ読出回路とをさらに備え、
前記データ読出回路は、
前記選択メモリセルと電気的に結合されたデータ線の電圧と第１のノードとの電圧差を増幅するためのセンスアンプと、
前記第１のノードの電圧を保持するための電圧保持部と、
前記第１の状態において、前記センスアンプの出力ノードと前記第１のノードとを接続するとともに、前記第２の状態において、前記センスアンプの出力ノードと前記第１のノードとを切離すスイッチ回路と、
前記第２の状態において、前記出力ノードの電圧に応じて前記読出データを生成する読出データ生成回路とを有する、薄膜磁性体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunneling Junction）を有するメモリセルを備えたランダムアクセスメモリに関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.等の技術文献に開示されている。
【０００４】
図１７は、トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【０００５】
図１７を参照して、ＭＴＪメモリセルは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ライトビット線ＷＢＬおよびリードビット線ＲＢＬの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。
【０００６】
ＭＴＪメモリセルに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのライトビット線ＷＢＬおよびライトディジット線ＷＤＬと、データ読出を指示するためのワード線ＷＬと、データ読出電流の供給を受けるリードビット線ＲＢＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤに設定されたライトビット線ＷＢＬと、リードビット線ＲＢＬとの間に電気的に結合される。
【０００７】
図１８は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【０００８】
図１８を参照して、  トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部かの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対（反平行）方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが平行である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００１０】
データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ライトビット線ＷＢＬおよびライトディジット線ＷＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【００１１】
図１９は、データ書込におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【００１２】
図１９を参照して、横軸は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ライトビット線ＷＢＬおよびライトディジット線ＷＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１３】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００１４】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１５】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。
【００１６】
図１９に示した例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨWRとなるように設計される。すなわち、このデータ書込磁界ＨWRが得られるように、ライトビット線ＷＢＬまたはライトディジット線ＷＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨWRは、磁化方向の切換えに必要なスイッチング磁界ＨSWと、マージン分ΔＨとの和で示される。すなわち、ＨWR＝ＨSW＋ΔＨで示される。
【００１７】
ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ライトディジット線ＷＤＬとライトビット線ＷＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１８】
図２０は、ＭＴＪメモリセルからのデータ読出を説明する概念図である。
図２０を参照して、データ読出時においては、アクセストランジスタＡＴＲは、ワード線ＷＬの活性化に応答してターンオンする。また、ライトビット線ＷＢＬは、接地電圧ＧＮＤに設定される。これにより、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤでプルダウンされた状態でリードビット線ＲＢＬと電気的に結合される。
【００１９】
この状態で、リードビット線ＲＢＬを所定電圧でプルアップすれば、リードビット線ＲＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルの記憶データのレベルに応じたメモリセル電流Ｉｃｅｌｌが通過する。たとえば、このメモリセル電流Ｉｃｅｌｌを所定の基準電流と比較することにより、ＭＴＪメモリセルから記憶データを読出すことができる。
【００２０】
このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲの電気抵抗ＲｍａｘおよびＲｍｉｎと、記憶データのレベル（“１”および“０”）とをそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【００２１】
【発明が解決しようとする課題】
このように、ＭＲＡＭデバイスでは、トンネル磁気抵抗素子ＴＭＲにおける、記憶データレベルの違いに対応する接合抵抗の差（ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）を利用してデータ記憶が実行される。
【００２２】
一般的には、データ記憶を実行するための正規のＭＴＪメモリセルとは別に、メモリセル電流Ｉｃｅｌｌと比較される基準電流を生成するためのリファレンスセルが設けられる。リファレンスセルによって生成される基準電流は、ＭＴＪメモリセルの２種類の電気抵抗ＲｍａｘおよびＲｍｉｎにそれぞれ対応する２種類のメモリセル電流Ｉｃｅｌｌの中間値となるように設計される。基本的に、これらのリファレンスセルは、正規のＭＴＪメモリセルと同様に設計および作製される。すなわち、リファレンスセルも、磁気トンネル接合部を有するトンネル磁気抵抗素子ＴＭＲを含む。
【００２３】
しかしながら、トンネル磁気抵抗素子ＴＭＲの通過電流は、トンネル膜として用いられる絶縁膜の膜厚に大きな影響を受ける。したがって、正規のＭＴＪメモリセルおよびリファレンスの間でトンネル膜厚実績に差異が生じれば、上述したような微小電流差を検知可能なレベルに基準電流を設定することが困難となり、データ読出精度が低下するおそれがある。
【００２４】
特に、一般的なＭＴＪメモリセルにおいては、記憶データレベルに応じて生じる抵抗差ΔＲはそれほど大きくはならない。代表的には、電気抵抗Ｒｍｉｎは、Ｒｍａｘの数十％程度に留まっている。このため、記憶データレベルに応じたメモリセル電流Ｉｃｅｌｌの変化もそれほど大きくなく、マイクロアンペア（μＡ：１０-6Ａ）オーダに留まる。したがって、正規のＭＴＪメモリセルおよびリファレンスにおける、トンネル膜厚製造工程を高精度化する必要がある。
【００２５】
しかし、製造プロセスにおけるトンネル膜厚精度を厳格化すれば、製造歩留の低下等による製造コストの上昇が懸念される。このような背景から、ＭＲＡＭデバイスにおいて、ＭＴＪメモリセルでの上述した抵抗差ΔＲに基いたデータ読出を、製造工程の厳格化を招くことなく、高精度に実行するための構成が求められる。
【００２６】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、リファレンスセルを用いることなく高精度のデータ読出を実行する薄膜磁性体記憶装置の構成を提供することである。
【００２７】
【課題を解決するための手段】
この発明に従う薄膜磁性体記憶装置は、各々が磁化方向に応じた電気抵抗を有する複数のメモリセルを備える。各メモリセルは、第１および第２のレベルのいずれかを有する記憶データを書込まれて、記憶データに応じた方向に磁化される。薄膜磁性体記憶装置は、さらに、データ読出動作時に、複数のメモリセルのうちのデータ読出対象に選択された選択メモリセルと電気的に結合される期間を有するデータ線と、選択メモリセルの電気抵抗に応じた電圧をデータ線へ生じさせるための読出電流供給回路と、データ読出回路とを備える。データ読出回路は、選択メモリセルがデータ読出動作前と同様の磁化方向を有する第１の状態における選択メモリセルと電気的に結合されたデータ線の電圧と、選択メモリセルに対して所定の磁界が作用した後の第２の状態における、選択メモリセルと電気的に結合されたデータ線の電圧にと応じて、選択メモリセルの記憶データに応じた読出データを生成する。
【００２８】
好ましくは、薄膜磁性体記憶装置は、複数のメモリセルのうちの１つに対して記憶データを書込むための書込制御回路をさらに備える。選択メモリセルは、１回のデータ読出動作において、第１の状態の後に、書込制御回路によって所定レベルの記憶データを書込まれて第２の状態へ変化する。書込制御回路は、１回のデータ読出動作内において、生成された読出データと同一のレベルの記憶データを選択メモリセルに再書込する。
【００２９】
さらに好ましくは、選択メモリセルは、第２の状態の後に、書込制御回路によって、所定レベルとは異なるレベルの記憶データを書込まれて第３の状態へ変化する。データ読出回路は、第１、第２および第３の状態のそれぞれにおける、選択メモリセルと電気的に結合されたデータ線の電圧に応じて、読出データを生成する。
【００３０】
特にこのような構成においては、書込制御回路は、再書込の実行前における選択メモリセルの記憶データと、生成された読出データのレベルとが同一である場合には、再書込を中止する。
【００３１】
あるいは、このような構成においては、データ読出回路は、１回のデータ読出動作内において、データ線の接続先を所定の順序にしたがって切換えるためのスイッチ回路と、第１の状態において、スイッチ回路によってデータ線と接続される第１のノードと、第２の状態において、スイッチ回路によってデータ線と接続される第２のノードと、第３の状態において、スイッチ回路によってデータ線と接続される第３のノードと、第１、第２および第３のノードの電圧を保持するための電圧保持部と、第１および第２のノードの電圧差を増幅する第１のセンスアンプと、第１および第３のノードの電圧差を増幅する第２のセンスアンプと、第１および第２のセンスアンプのそれぞれの出力の電圧差を増幅する第３のセンスアンプとをさらに有する。ラッチ回路は、第１、第２および第３のノードがそれぞれデータ線と接続された後に、第３のセンスアンプの出力に応じて読出データを生成する。
【００３２】
また好ましくは、１回のデータ読出動作は、第１の状態の選択メモリセルと電気的に結合されたデータ線の電圧を得るための初期読出動作と、選択メモリセルに対して所定レベルのデータを書込む第１の所定書込動作と、第１の所定動作書込の後に、選択メモリセルと電気的に結合されたデータ線の電圧を得るための第１の所定読出動作と、第１の所定読出動作の後に、初期読出動作および第１の所定読出動作でそれぞれ得られたデータ線の電圧に基づいて、読出データを確定する読出データ確定動作と、読出データ確定動作の後に、確定された読出データと同一のレベルの記憶データを選択メモリセルに再書込する再書込動作とを含む。
【００３３】
さらに好ましくは、１回のデータ読出動作は、第１の所定動作書込の後に、選択メモリセルに対して、所定レベルとは異なるレベルの記憶データを書込む第２の所定書込動作と、第２の所定動作書込の後に、選択メモリセルと電気的に結合されたデータ線の電圧を得るための第２の所定読出動作とをさらに含む。読出データ確定動作は、第２の所定読出動作の後に実行されて、初期読出動作、第１の所定読出動作および第２の所定読出動作でそれぞれ得られたデータ線の電圧に基づいて、読出データを確定する。
【００３４】
特にこのような構成においては、再書込動作は、再書込動作の実行前における選択メモリセルの記憶データと、確定された読出データのレベルとが同一である場合には中止される。
【００３５】
また好ましくは、データ読出回路は、複数のノードと、複数のノードの電圧をそれぞれ保持するための複数の電圧保持回路と、データ線および複数のノードの間に設けられ、１回のデータ読出動作内において、複数のノードのうちの所定の順序で選択される１つずつをデータ線と接続するためのスイッチ回路と、複数のノードのそれぞれの電圧に応じて読出データを生成する読出データ生成回路とを含む。スイッチ回路は、第１の状態において、複数のノードのうちの１つのノードを選択メモリセルと電気的に結合されたデータ線と接続し、さらに、第２の状態において、複数のノードのうちの他の１つのノードと選択メモリセルと電気的に結合されたデータ線とを接続する。
【００３６】
あるいは好ましくは、各メモリセルは、記憶データに応じて、磁化容易軸方向に沿った方向に磁化される。薄膜磁性体記憶装置は、選択メモリセルに対して、磁化困難軸方向に沿った成分を有する所定のバイアス磁界を印加するためのバイアス磁界印加部をさらに備える。選択メモリセルは、バイアス磁界の印加時において、第１の状態から第２の状態に変化する。
【００３７】
さらに好ましくは、データ読出回路は、１回のデータ読出動作内において、データ線の接続先を所定の順序にしたがって切換えるためのスイッチ回路と、第１の状態において、スイッチ回路によってデータ線と接続される第１のノードと、第２の状態において、スイッチ回路によってデータ線と接続される第２のノードと、第１および第２のノードの電圧を保持するための電圧保持部と、第１および第２のノードの電圧差を増幅するセンスアンプと、第１および第２のノードのそれぞれがデータ線と接続された後に、センスアンプの出力に応じて読出データを生成するラッチ回路とを有する。
【００３８】
また、さらに好ましくは、第１および第２の状態の間で生じる選択メモリセルの電気抵抗の変化は、記憶データのレベルに応じて異なる極性を示す。
【００３９】
あるいは、さらに好ましくは、１回のデータ読出動作内において、選択メモリセルは、第１から第２の状態へ連続的に変化される。
【００４０】
あるいは、さらに好ましくは、データ読出回路は、選択メモリセルと電気的に結合されたデータ線の電圧と第１のノードとの電圧差を増幅するためのセンスアンプと、第１のノードの電圧を保持するための電圧保持部と、第１の状態において、センスアンプの出力ノードと第１のノードとを接続するとともに、第２の状態において、センスアンプの出力ノードと第１のノードとを切離すスイッチ回路と、第２の状態において、出力ノードの電圧に応じて読出データを生成する読出データ生成回路とを有する。
【００４１】
あるいは、さらに好ましくは、バイアス磁界印加部は、メモリセル行にそれぞれ対応して配置される複数のライトディジット線と、行選択結果に応じて、選択行に対応するライトディジット線を活性化するための行ドライバとを含む。データ書込動作において、行ドライバによって活性化されたライトディジット線には、磁化困難軸方向に沿った所定の磁界を発生させるための電流が流される。行ドライバ部は、データ読出時の第２の状態において、選択行に対応するライトディジット線を、データ書込動作時と同様に活性化する。
【００４２】
また、好ましくは、複数のメモリセルの全ては、有効ビットとしてデータ記憶を実行する。
【００４３】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。
【００４４】
［実施の形態１］
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００４５】
図１を参照して、本発明の実施の形態に従うＭＲＡＭデバイス１は、外部から制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、データ読出またはデータ書込対象に選択されたメモリセル（以下、「選択メモリセル」とも称する）に対して、入力データＤＩＮの書込または、出力データＤＯＵＴの読出を行なう。
【００４６】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配されたＭＴＪメモリセルＭＣを含むメモリアレイ１０とを備える。
【００４７】
メモリアレイ１０においては、ＭＴＪメモリセルの行にそれぞれ対応して、ワード線ＷＬおよびライトディジット線ＷＤＬが配置され、ＭＴＪメモリセルの列にそれぞれ対応して、ビット線ＢＬおよびソース線ＳＬが配置される。図１においては、代表的に示される１個のＭＴＪメモリセルＭＣと、これに対応するワード線ＷＬ、ライトディジット線ＷＤＬ、ビット線ＢＬおよびソース線ＳＬの配置が示される。
【００４８】
ＭＲＡＭデバイス１は、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じた行選択を実行するための行選択回路２０，２１と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに基づいてメモリアレイ１０における列選択を実行するための列デコーダ２５と、読出／書込制御回路３０，３５とをさらに備える。
【００４９】
読出／書込制御回路３０，３５は、メモリアレイ１０に配置されたＭＴＪメモリセルＭＣに対して、データ読出動作およびデータ書込動作を実行するための回路群を総括的に表記したものである。
【００５０】
また、以下においては、信号、信号線およびデータ等の二次的な高電圧状態（たとえば、電源電圧Ｖｃｃ）および低電圧状態（たとえば、接地電圧ＧＮＤ）を、それぞれ「Ｈレベル」および「Ｌレベル」とも称する。
【００５１】
図２は、メモリアレイ１０に対してデータ読出動作およびデータ書込動作を実行するための回路群の実施の形態１に従う構成を示す回路図である。
【００５２】
図２を参照して、メモリアレイ１０には、ＭＴＪメモリセルＭＣが行列状に配置される。既に説明したように、メモリセル行にそれぞれ対応してワード線ＷＬおよびライトディジット線ＷＤＬが配置され、メモリセル列にそれぞれ対応して、ビット線ＢＬおよびソース線ＳＬが配置される。ＭＴＪメモリセルＭＣの各々は、図１７で説明したのと同様の構成を有し、対応するビット線ＢＬおよびソース線ＳＬの間に直列に接続される、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを含む。
【００５３】
トンネル磁気抵抗素子ＴＭＲは、既に説明したように、磁化方向に応じた電気抵抗を有する。すなわち、データ読出前においては、各ＭＴＪメモリセルにおいて、トンネル磁気抵抗素子ＴＭＲは、Ｈレベル（“１”）およびＬレベル（“０”）のいずれかのデータを記憶するために、所定の方向に沿って磁化されて、その電気抵抗はＲｍａｘおよびＲｍｉｎのいずれかに設定される。
【００５４】
各ソース線ＳＬは、接地電圧ＧＮＤと結合される。これにより、各アクセストランジスタＡＴＲのソース電圧は、接地電圧ＧＮＤに固定される。これにより、対応するワード線ＷＬがＨレベルに活性化される選択行において、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤにプルダウンされた状態で、ビット線ＢＬと接続される。
【００５５】
次に、メモリアレイ１０における行選択を実行するための行選択回路２０および２１の回路構成について説明する。
【００５６】
行選択回路２０および２１は、メモリセル行ごとに配置された行ドライバ８０を有する。行ドライバ８０は、対応するメモリセル行のデコード結果を示すデコード信号Ｒｄに基づいて、対応するワード線ＷＬおよびライトディジット線ＷＤＬの活性化を制御する。
【００５７】
デコード信号Ｒｄは、図示しないデコード回路によって得られ、対応するメモリセル行が選択された場合に、Ｈレベル（電源電圧Ｖｃｃ）に設定される。すなわち、選択行に対応するノードＮｄはＨレベル（電源電圧Ｖｃｃ）に設定され、それ以外では、ノードＮｄはＬレベル（接地電圧ＧＮＤ）に設定される。少なくとも、１回のデータ読出動作および１回のデータ書込動作内において、各メモリセル行のデコード信号Ｒｄは、図示しないラッチ回路によってノードＮｄに保持される。
【００５８】
行ドライバ８０は、ノードＮｄおよびライトディジット線ＷＤＬの一端側の間に設けられるトランジスタスイッチ８２と、ノードＮｄおよびワード線ＷＬの一端側の間に設けられたトランジスタスイッチ８４とを有する。トランジスタスイッチ８２のゲートには、ＭＴＪメモリセルへのデータ書込時にＨレベルに活性化される制御信号ＷＥが与えられる。トランジスタスイッチ８４のゲートには、ＭＴＪメモリセルからのデータ読出時にＨレベルに活性化される制御信号ＲＥが入力される。
【００５９】
したがって、各行ドライバ８０において、データ書込時には、トランジスタスイッチ８２がターンオンするとともにトランジスタスイッチ８４がターンオフし、データ読出時にはトランジスタスイッチ８４がターンオンするとともにトランジスタスイッチ８２がターンオフする。
【００６０】
さらに、各メモリセル行に対応して、データ書込時を含むデータ読出時以外において、ワード線ＷＬの他端側を接地電圧ＧＮＤと結合するためのトランジスタスイッチ９０と、ライトディジット線ＷＤＬの他端側を、接地電圧ＧＮＤと接続するためのトランジスタスイッチ９２とが配置される。トランジスタスイッチ９０および９２は、各メモリセル行において、行ドライバ８０とメモリアレイ１０を挟んで反対側に配置される。
【００６１】
トランジスタスイッチ９０は、制御信号ＲＥの反転信号／ＲＥをゲートに受けて、ワード線ＷＬと接地電圧ＧＮＤとの間に電気的に結合される。トランジスタスイッチ９２は、電源電圧Ｖｃｃと結合されたゲートを有し、ライトディジット線ＷＤＬと接地電圧ＧＮＤとの間に電気的に結合される。図２の構成例においては、トランジスタスイッチ８２，８４，９０，９２の各々は、ＮチャネルＭＯＳトランジスタで構成される。
【００６２】
データ書込時においては、トランジスタスイッチ８２は、制御信号ＷＥに応答してターンオンして、ノードＮｄの電圧、すなわち対応するメモリセル行のデコード信号Ｒｄに基づいて、対応するライトディジット線ＷＤＬを活性化する。活性化されたライトディジット線ＷＤＬは、Ｈレベル（電源電圧Ｖｃｃ）に設定されたノードＮｄと接続されるので、行ドライバ８０からオン状態のトランジスタスイッチ９２へ向かう方向にデータ書込電流Ｉｐが流される。
【００６３】
データ読出時においては、トランジスタスイッチ９０によって、各ワード線ＷＬは接地電圧ＧＮＤと切離される。さらに、トランジスタスイッチ８４は、制御信号ＲＥに応答してターンオンして、ノードＮｄの電圧、すなわち対応するメモリセル行のデコード信号Ｒｄに応じて、対応するワード線ＷＬを活性化する。活性化されたワード線ＷＬは、Ｈレベル（電源電圧Ｖｃｃ）に設定されたノードＮｄと接続される。これに応答して、選択行に対応するアクセストランジスタＡＴＲがターンオンして、ビット線ＢＬおよびソース線ＳＬの間に、トンネル磁気抵抗素子ＴＭＲが電気的に結合される。このようにして、メモリアレイ１０における行選択動作が実行される。
【００６４】
同様の構成は、各メモリセル行のワード線ＷＬおよびライトディジット線ＷＤＬに対応して同様に設けられる。なお、図２に示されるように、行ドライバ８０は、各メモリセル行ごとに、千鳥状に配置される。すなわち、行ドライバ８０は、ワード線ＷＬおよびライトディジット線ＷＤＬの一端側、およびワード線ＷＬおよびライトディジット線ＷＤＬの他端側に、１行ごとに交互配置される。これにより、行ドライバ８０を小面積で効率的に配置できる。
【００６５】
読出／書込制御回路３０は、さらに、ライトドライバ制御回路１５０と、スイッチ回路１６０とを含む。ライトドライバ制御回路１５０は、コントロール回路５からの動作指示に応答して、ノードＮ４に伝達された書込データＷＤおよび列デコーダ２５からの列選択結果に応じて、メモリセル列ごとに書込制御信号ＷＤＴａ，ＷＤＴｂを設定する。後ほど詳細に説明するように、ライトドライバ制御回路１５０は、データ書込動作時の他に、データ読出動作内においても、所定のタイミングで選択メモリセルに対するデータ書込を実行する。
【００６６】
スイッチ回路１６０は、ノードＮｒおよびＮｗの一方を、選択的にノードＮ４と接続する。通常のデータ書込動作時においては、スイッチ回路１６０は、入力バッファ１７５からの入力データＤＩＮが伝達されるノードＮｗをノードＮ４と接続する。
【００６７】
読出／書込制御回路３０は、さらに、メモリセル列ごとに配置されたライトドライバＷＤＶｂを含む。同様に、読出／書込制御回路３５は、メモリセル列ごとに設けられたライトドライバＷＤＶａを含む。各メモリセル列において、ライトドライバＷＤＶａは、対応する書込制御信号ＷＤＴａに応じて、対応するビット線ＢＬの一端側を、電源電圧Ｖｃｃおよび接地電圧ＧＮＤのいずれかで駆動する。同様に、ライトドライバＷＤＶｂは、対応する書込制御信号ＷＤＴｂに応じて、対応するビット線ＢＬの他端側を、電源電圧Ｖｃｃおよび接地電圧ＧＮＤのいずれかで駆動する。
【００６８】
データ書込時において、選択列に対応する書込制御信号ＷＤＴａおよびＷＤＴｂは、書込データＷＤのレベルに応じて、ＨレベルおよびＬレベルの一方ずつに設定される。たとえば、Ｈレベル（“１”）のデータを書込む場合には、ライトドライバＷＤＶａからＷＤＶｂへ向かう方向にデータ書込電流＋Ｉｗを流すために、書込制御信号ＷＤＴａがＨレベルに設定され、ＷＤＴｂがＬレベルに設定される。反対に、Ｌレベル（“０”）のデータを書込む場合には、ライトドライバＷＤＶｂからＷＤＶａへ向かう方向にデータ書込電流−Ｉｗを流すために、書込制御信号ＷＤＴｂがＨレベルに設定され、ＷＤＴａはＬレベルに設定される。以下においては、異なる方向のデータ書込電流＋Ｉｗおよび−Ｉｗを総称して、データ書込電流±Ｉｗとも表記する。
【００６９】
非選択列においては、書込制御信号ＷＤＴａおよびＷＤＴｂの各々は、Ｌレベルに設定される。また、データ書込動作時以外においても、書込制御信号ＷＤＴａおよびＷＤＴｂは、Ｌレベルに設定される。
【００７０】
対応するライトディジット線ＷＤＬおよびビット線ＢＬの両方にデータ書込電流Ｉｐおよび±Ｉｗがそれぞれ流されるトンネル磁気抵抗素子ＴＭＲにおいて、データ書込電流±Ｉｗの方向に応じた書込データが磁気的に書込まれる。
【００７１】
同様の構成は、各メモリセル列のビット線ＢＬに対応して同様に設けられる。なお、図２の構成において、ライトドライバＷＤＶａおよびＷＤＶｂの駆動電圧を、接地電圧ＧＮＤおよび電源電圧Ｖｃｃ以外の電圧とすることも可能である。
【００７２】
次に、メモリアレイ１０からのデータ読出動作について説明する。
読出／書込制御回路３０は、さらに、選択メモリセルの電気抵抗に応じた電圧を伝達するためのデータ線ＤＩＯと、データ線ＤＩＯおよび各ビット線ＢＬの間に設けられた読出選択ゲートＲＳＧとを含む。読出選択ゲートＲＳＧのゲートには、対応するメモリセル列の選択状態を示すリードコラム選択線ＲＣＳＬが結合される。各リードコラム選択線ＲＣＳＬは、対応するメモリセル列が選択された場合にＨレベルに活性化される。同様の構成は、各メモリセル列に対応して設けられる。すなわち、データ線ＤＩＯはメモリアレイ１０上のビット線ＢＬによって共有される。
【００７３】
このような構成とすることにより、選択メモリセルは、データ読出時において、選択列のビット線ＢＬおよび対応する読出選択ゲートＲＳＧを介してデータ線ＤＩＯと電気的に結合される。
【００７４】
読出／書込制御回路３０は、さらに、データ読出回路１００と、データ読出電流供給回路１０５とをさらに含む。
【００７５】
データ読出電流供給回路１０５は、電源電圧Ｖｃｃおよびデータ線ＤＩＯの間に電気的に結合された電流供給トランジスタ１０７を有する。電流供給トランジスタ１０７は、制御信号／ＲＥ（データ読出時にＬレベルに活性化）を受けるＰチャネルＭＯＳトランジスタで構成される。電流供給トランジスタ１０７は、データ読出時において、データ線ＤＩＯを電源電圧Ｖｃｃと結合することによって、データ読出電流Ｉｓを生じさせる。
【００７６】
データ読出電流Ｉｓは、データ線ＤＩＯ〜選択列の読出選択ゲートＲＳＧ〜選択列のビット線ＢＬ〜選択メモリセルのトンネル磁気抵抗素子ＴＭＲ〜アクセストランジスタＡＴＲ〜ソース線ＳＬ（接地電圧ＧＮＤ）の経路を通過する。これに応じて、データ線ＤＩＯには、選択メモリセルの電気抵抗に応じた電圧が生じる。
【００７７】
なお、図２においては、最も単純な構成のデータ読出電流供給回路の例を示したが、より精密にデータ読出電流Ｉｓを供給するために、たとえばデータ読出電流供給回路１０５をカレントミラー構成等を有する定電流供給回路で構成することもできる。
【００７８】
データ読出回路１００は、さらに、スイッチ回路１１０と、電圧保持キャパシタ１１１〜１１３と、センスアンプ１２０，１２５，１３０と、ラッチ回路１４０とを含む。
【００７９】
スイッチ回路１１０は、１回のデータ読出動作において、ノードＮ１〜Ｎ３のうちの順番に選択される１個ずつを、データ線ＤＩＯと接続する。電圧保持キャパシタ１１１〜１１３は、ノードＮ１〜Ｎ３のそれぞれの電圧を保持するために設けられる。
【００８０】
センスアンプ１２０は、ノードＮ１およびＮ２の電圧差を増幅して出力する。センスアンプ１２５は、ノードＮ１およびＮ３の電圧差を増幅して出力する。センスアンプ１３０は、センスアンプ１２０および１２５のそれぞれの出力間の電圧差を増幅して出力する。ラッチ回路１４０は、所定タイミングにおけるセンスアンプ１３０の出力電圧をラッチして、選択メモリセルの記憶データに応じたレベルを有する読出データＲＤをノードＮｒへ出力する。
【００８１】
ノードＮｒへ出力された読出データＲＤは、出力バッファ１７０を介して、データ出力端子４ａからの出力データＤＯＵＴとして出力される。一方、データ入力端子４ｂへの入力データＤＩＮは、入力バッファ１７５を介して、ノードＮｗに伝達される。
【００８２】
既に説明したように、通常のデータ書込動作時においては、スイッチ回路１６０は、ノードＮｗをノードＮ４と接続する。一方、データ読出動作時においては、スイッチ回路１６０は、コントロール回路５からの指示に応じて、読出データＲＤを選択メモリセルに再び書込むために、ノードＮｒとノードＮ４の間を電気的に結合する。
【００８３】
次に、このように構成された読出／書込制御回路による実施の形態１に従うデータ読出動作について詳細に説明していく。
【００８４】
図３は、実施の形態１に従う１回のデータ読出動作を説明するフローチャートである。
【００８５】
図３を参照して、実施の形態１に従う構成においては、１回のデータ読出動作が開始されると（ステップＳ１００）、まず、初期データ読出動作として、選択メモリセルからの記憶データの読出が実行される。すなわち、初期データ読出動作時には、選択メモリセルの磁化方向は、データ読出動作前と同様である。この状態でのデータ線ＤＩＯの電圧は、ノードＮ１に伝達され保持される（ステップＳ１１０）。
【００８６】
次に、所定書込動作１として、選択メモリセルへ所定レベル（たとえば“１”）のデータが書込まれる。すなわち、選択メモリセルは、所定レベルのデータを書込むためのデータ書込磁界の印加を受ける（ステップＳ１２０）。さらに、、所定レベルのデータが書込まれた選択メモリセルからのデータ読出が、所定読出動作１として実行される。この状態でのデータ線ＤＩＯの電圧は、ノードＮ２へ保持される（ステップＳ１３０）。
【００８７】
その後、さらに、所定書込動作２として、選択メモリセルに対して、所定書込動作１とは異なるレベル（たとえば“０”）のデータが書込まれる。。すなわち、選択メモリセルは、このようなレベルのデータを書込むためのデータ書込磁界の印加を受ける（ステップＳ１４０）。さらに、選択メモリセルからの、所定書込動作２で書込まれた記憶データ（“０”）の読出が、所定読出動作２として実行される。この状態でのデータ線ＤＩＯの電圧は、ノードＮ３へ保持される（ステップＳ１５０）。
【００８８】
このように、初期データ読出動作から所定読出動作２までが終了した時点で、すなわち、ノードＮ１〜Ｎ３のそれぞれがデータ線ＤＩＯと接続された後において、ノードＮ１〜Ｎ３には、記憶データに対応するデータ線電圧、“１”データに対応するデータ線電圧、および“０”データに対応するデータ線電圧がそれぞれ保持される。この状態で、ノードＮ１〜Ｎ３の電圧比較に基づいて、選択メモリセルからの記憶データを示す読出データＲＤが確定される（ステップＳ１６０）。
【００８９】
さらに、読出データＲＤの確定後において、選択メモリセルに対して、読出データＲＤの再書込が実行される（ステップＳ１７０）。これにより、読出動作シーケンス内で所定のデータ書込を受けた選択メモリセルについて、その記憶データを再現して、データ読出前の状態を再現することができる。
【００９０】
図４は、初期データ読出動作時における読出／書込制御回路の動作を説明する回路図である。
【００９１】
図４を参照して、１回の読出動作内において、選択行に対応するノードＮｄはＨレベルに維持されている。初期データ読出動作時には、制御信号ＲＥがＨレベル、制御信号ＷＥがＬレベルに設定される。さらに、図中に斜線で示されたＭＴＪメモリセルがアクセス対象となる選択メモリセルである場合には、対応するワード線ＷＬおよびリードコラム選択線ＲＣＳＬがＨレベルに活性化される。これに応じて、対応する読出選択ゲートＲＳＧおよび選択メモリセルのアクセストランジスタＡＴＲがターンオンして、データ読出電流Ｉｓが選択メモリセルのトンネル磁気抵抗素子ＴＭＲを通過する。
【００９２】
これにより、データ線ＤＩＯには、選択メモリセルの記憶データに応じた電圧が発生する。スイッチ回路１１０は、初期データ読出動作時には、データ線ＤＩＯをノードＮ１と接続する。ノードＮ１の電圧は、電圧保持キャパシタ１１１によって保持される。したがって、図３中のステップＳ１１０に対応する初期データ読出動作時には、選択メモリセルの記憶データに応じたデータ線電圧が、ノードＮ１に伝達され保持される。
【００９３】
図５は、所定書込動作１における読出／書込制御回路の動作を説明する回路図である。
【００９４】
図５を参照して、所定書込動作１においては、制御信号ＲＥがＬレベル、制御信号ＷＥがＨレベルに設定される。さらに、各リードコラム選択線ＲＣＳＬがＬレベルに非活性化されて、各メモリセル列において読出選択ゲートＲＳＧがオフされる。これにより、各ビット線ＢＬは、データ線ＤＩＯと切離される。さらに、スイッチ回路１１０は、データ線ＤＩＯを、ノードＮ１〜Ｎ３のいずれとも接続しない。ライトドライバ制御回路１５０に対しては、コントロール回路５から“１”データを書込むための動作指示が発せられる。
【００９５】
したがって、選択行のライトディジット線ＷＤＬが活性化されて、データ書込電流Ｉｐを流される。また、選択列のビット線においては、所定データ（“１”）を書込むためのデータ書込電流＋Ｉｗが、ライトドライバＷＤＶａからＷＤＶｂに向かう方向に選択列のビット線上を流される。
【００９６】
すなわち、ライトドライバ制御回路１５０は、コントロール回路５からの書込指示に応答して、選択列の書込制御信号ＷＤＴａをＨレベルに、ＷＤＴｂをＬレベルに設定する。なお、他のメモリセル列に対応する書込制御信号ＷＤＴａおよびＷＤＴｂはいずれもＬレベルに設定される。これにより、選択メモリセルに対しては、所定レベルのデータ（“１”）が強制的に書込まれる。
【００９７】
図６は、所定読出動作１における読出／書込制御回路の動作を説明する回路図である。
【００９８】
図６を参照して、所定読出動作１においては、制御信号ＲＥがＨレベル、制御信号ＷＥがＬレベルに設定される。さらに、選択メモリセルからのデータ読出を再び実行するために、対応するワード線ＷＬおよびリードコラム選択線ＲＣＳＬがＨレベルへ活性化される。さらに、スイッチ回路１１０は、データ線ＤＩＯをノードＮ２と接続する。ノードＮ２の電圧は、電圧保持キャパシタ１１２によって保持される。
【００９９】
したがって、図３中のステップＳ１３０に対応する所定読出動作１では、選択メモリセルから“１”データを読出したときのデータ線電圧が、ノードＮ２に伝達され保持される。
【０１００】
図７は、所定書込動作２における読出／書込制御回路の動作を説明する回路図である。
【０１０１】
図７を参照して、所定書込動作２においては、所定書込動作１のときと同様に、制御信号ＲＥがＬレベル、制御信号ＷＥがＨレベルに設定されるとともに、各ビット線ＢＬはデータ線ＤＩＯと切離される。さらに、スイッチ回路１１０は、データ線ＤＩＯを、ノードＮ１〜Ｎ３のいずれとも接続しない。ライトドライバ制御回路１５０に対しては、コントロール回路５から“０”データを書込むための動作指示が発せられる。
【０１０２】
したがって、対応するライトディジット線ＷＤＬが活性化されてデータ書込電流Ｉｐが流される。また、選択列のビット線においては、このようなデータ（“０”）を書込むためのデータ書込電流−Ｉｗが、ライトドライバＷＤＶｂからＷＤＶａに向かう方向に選択列のビット線上を流される。
【０１０３】
すなわち、ライトドライバ制御回路１５０は、コントロール回路５からの書込指示に応答して、選択列の書込制御信号ＷＤＴａをＬレベルに、ＷＤＴｂをＨレベルに設定する。なお、他のメモリセル列に対応する書込制御信号ＷＤＴａおよびＷＤＴｂはいずれもＬレベルに設定される。これにより、選択メモリセルに対しては、所定書込動作１とは異なるレベルのデータ（“０”）が強制的に書込まれる。
【０１０４】
図８は、所定読出動作２における読出／書込制御回路の動作を説明する回路図である。
【０１０５】
図８を参照して、所定読出動作２においても、制御信号ＲＥがＨレベル、制御信号ＷＥがＬレベルに設定される。さらに、選択メモリセルからのデータ読出を再び実行するために、対応するワード線ＷＬおよびリードコラム選択線ＲＣＳＬがＨレベルへ活性化される。さらに、スイッチ回路１１０は、データ線ＤＩＯをノードＮ３と接続する。ノードＮ３の電圧は、電圧保持キャパシタ１１３によって保持される。
【０１０６】
したがって、図３中のステップＳ１５０に対応する所定読出動作２では、選択メモリセルから“０”データを読出したときのデータ線電圧が、ノードＮ３に伝達され保持される。
【０１０７】
これにより、所定読出動作２の終了時において、電圧保持キャパシタ１１１〜１１３によって、ノードＮ１には選択メモリセルの記憶データに対応した電圧が保持され、ノードＮ２には選択メモリセルから“１”データを読出したときのデータ線電圧が保持され、ノードＮ３には選択メモリセルから“０”データを読出したときのデータ線電圧が保持される。
【０１０８】
したがって、センスアンプ１２０および１２５のいずれか一方において、２つの入力電圧が同レベルになるため、その出力がほとんど増幅されない。一方、他方のセンスアンプにおいては、その出力電圧は大きく振幅する。具体的には、選択メモリセルの記憶データが“１”である場合には、センスアンプ１２０の出力がほとんど増幅されない一方で、センスアンプ１２５の出力はフル振幅まで増幅される。反対に、選択メモリセルの記憶データが“０”であった場合には、センスアンプ１２５の出力がほとんど増幅されない一方で、センスアンプ１２０の出力はフル振幅まで増幅される。
【０１０９】
２段目のセンスアンプ１３０は、１段目のセンスアンプ１２０および１２５からの出力電圧の比較に応じて、選択メモリセルの記憶データに応じた電圧を生成する。センスアンプ１３０の出力は、図３中のステップＳ１６０に示した読出データ確定動作に対応するタイミングで、ラッチ回路１４０に保持される。ラッチ回路１４０は、保持電圧に応じた読出データＲＤをノードＮｒに生成する。
【０１１０】
図９は、データ再書込動作における読出／書込制御回路の動作を説明する回路図である。
【０１１１】
図９を参照して、データ再書込動作時においては、読出データＲＤが、選択メモリセルに対して再書込される。すなわち、スイッチ回路１６０は、ノードＮｒとＮ４との間を接続する。また、ライトドライバ制御回路１５０に対しては、コントロール回路５から再書込動作を実施するための動作指示が発せられる。
【０１１２】
したがって、ライトドライバ制御回路１５０は、選択列のビット線ＢＬにおいて、読出データＲＤのレベルに応じた方向のデータ書込電流＋Ｉｗまたは−Ｉｗを生じさせるように、対応する書込制御信号ＷＤＴａおよびＷＤＴｂのレベルを設定する。同様に、制御信号ＷＥもオンされて、選択行のライトディジット線ＷＤＬにデータ書込電流Ｉｐが流される。
【０１１３】
これにより、データ読出動作前における選択メモリセルの記憶データに対応する読出データＲＤが選択メモリセルに再書込されるので、選択メモリセルの状態は、データ読出動作前の状態に復帰する。
【０１１４】
図１０は、実施の形態１に従うデータ読出動作を説明する動作波形図である。図１０を参照して、図３に示した１回のデータ読出動作を構成する各動作は、たとえばクロック信号ＣＬＫに同期して実行させることができる。
【０１１５】
すなわち、クロック信号ＣＬＫの活性化エッジである時刻ｔ０において、チップセレクト信号ＣＳおよびリードコマンドＲＣが取込まれると、初期データ読出動作が実行される。初期データ読出動作においては、選択行のワード線ＷＬが活性化されるとともに、選択列のビット線ＢＬにはデータ読出電流Ｉｓが供給される。データ読出電流Ｉｓによってデータ線ＤＩＯに生じた電圧、すなわち、選択メモリセルから記憶データを読出したときのデータ線電圧は、ノードＮ１に伝達され、保持される。
【０１１６】
次のクロック活性化エッジに対応する時刻ｔ１から、所定書込動作１が実行される。これに対応して、選択行のライトディジット線ＷＤＬにデータ書込電流Ｉｐが流され、選択列のビット線ＢＬにはデータ書込電流＋Ｉｗが流されて、選択メモリセルに対して、所定レベルのデータ（“１”）が強制的に書込まれる。
【０１１７】
さらに、次のクロック活性化エッジである時刻ｔ２からは所定読出動作１が実行される。すなわち、選択行のワード線ＷＬが活性化された状態で、選択列のビット線ＢＬに対してデータ読出電流Ｉｓが供給される。データ読出電流Ｉｓによってデータ線ＤＩＯに生じた電圧、すなわち、選択メモリセルから“１”データを読出したときのデータ線電圧は、ノードＮ２に伝達され、保持される。
【０１１８】
次のクロック活性化エッジである時刻ｔ３からは所定書込動作２が実行される。これにより、選択行のライトディジット線ＷＤＬにデータ書込電流Ｉｐが流され、選択列のビット線ＢＬにはデータ書込電流−Ｉｗが流されて、選択メモリセルに対して、所定書込動作１とは異なるレベルのデータ（“０”）が強制的に書込まれる。
【０１１９】
さらに、次のクロック活性化エッジである時刻ｔ４からは所定読出動作２が実行される。すなわち、選択行のワード線ＷＬが活性化された状態で、選択列のビット線ＢＬに対してデータ読出電流Ｉｓが供給される。選択メモリセルから“０”データを読出したときのデータ線電圧は、ノードＮ３に伝達され、保持される。
【０１２０】
所定読出動作２の実行によって、ノードＮ１〜Ｎ３において、選択メモリセルの記憶データ、データ“１”およびデータ“０”にそれぞれ対応する電圧が保持される。したがって、ノードＮ１〜Ｎ３の電圧に基づいて読出データＲＤを生成することができる。
【０１２１】
さらに、次のクロック活性化エッジに相当する時刻ｔ５より、読出データＲＤに応じた出力データＤＯＵＴがデータ出力端子４ａから出力される。これと並列して、選択メモリセルに対するデータ再書込動作が実行される。すなわち、選択行のライトディジット線ＷＤＬにデータ書込電流Ｉｐが流され、選択列のビット線ＢＬには、読出データＲＤのレベルに応じて、データ書込電流＋Ｉｗまたは−Ｉｗが流される。これにより、選択メモリセルに対して、読出データＲＤと同一レベルのデータが書込まれて、選択メモリセルは、データ読出動作前と同様の状態に復帰する。
【０１２２】
なお、図２に示された、１ビットのデータ読出およびデータ書込を実行するための構成を１つのブロックとして、ＭＲＡＭデバイスを複数のブロックから構成することもできる。図１０には、このような構成におけるデータ読出動作が合わせて示される。
【０１２３】
複数のブロックを有するＭＲＡＭデバイスにおいては、各ブロックに対して、図３に示したフローで構成されるデータ読出動作が並列に実行される。すなわち、図２と同様の構成を有する他のブロックにおいても、同様のデータ読出動作が実行されて、時刻ｔ４において、各ブロックにおいて選択メモリセルからの読出データＲＤが生成される。
【０１２４】
このような構成においては、たとえば、次のクロック活性化エッジに相当する時刻ｔ５から、複数ブロックのそれぞれからの読出データＲＤを、バースト的に出力データＤＯＵＴとして出力することができる。図１０においては、時刻ｔ５においては、１つのブロックからの読出データＲＤに対応して、“０”出力データＤＯＵＴとしてが出力され、次のクロック活性化エッジである時刻ｔ６からは、他の１つのブロックにおける読出データＲＤに対応して、“１”出力データＤＯＵＴとしてが出力される動作例が示される。
【０１２５】
なお、図１０においては、クロック信号ＣＬＫの活性化エッジにそれぞれ応答して、１回のデータ読出動作を構成する各動作を実行する構成を示したが、本願発明の適用はこのような動作に限定されるものではない。すなわち、クロック信号ＣＬＫに応答して、内部でさらにタイミング制御信号を生成して、このタイミング制御信号に応答して、クロック信号ＣＬＫの１クロックサイクル内で、図３に示した１回のデータ読出動作を実行する構成としてもよい。このような、１回のデータ読出動作に要するクロックサイクル数（クロック信号ＣＬＫ）については、１回のデータ読出動作の所要時間と、動作クロックであるクロック信号ＣＬＫの周波数との関係に応じて、適宜定めることができる。
【０１２６】
このように、実施の形態１に従う構成によれば、選択メモリセルに対するデータ読出動作において、リファレンスセルを用いることなく、選択メモリセルに対するアクセスのみでデータ読出を実行できる。すなわち、同一のメモリセル、同一のビット線、同一のデータ線および同一のセンスアンプ等が含まれる同一のデータ読出経路によって実行される電圧比較に基づいて読出データが生成される。リファレンスセルが不要であるので、各ＭＴＪメモリセルにデータ記憶を実行させて、全てのＭＴＪメモリセルを有効ビットとして用いることができる。
【０１２７】
したがって、データ読出経路を構成する各回路における製造ばらつきに起因するオフセット等の影響を回避して、データ読出動作を高精度化できる。すなわち、選択メモリセルからのデータ読出を、リファレンスセル等の他のメモリセルや、これに付随するデータ読出回路系との比較に基づいて実行するよりも、製造ばらつき等の影響を排除して、高精度のデータ読出を実行することが可能となる。
【０１２８】
［実施の形態１の変形例］
図１１は、実施の形態１の変形例に従う１回のデータ読出動作を説明するフローチャートである。
【０１２９】
図１１を参照して、実施の形態１の変形例に従うデータ読出動作においては、図３に示したフローチャートと比較して、読出データを確定するステップＳ１６０と、データ再書込動作を実行するステップＳ１７０との間に、データ再書込動作の要否を判定するステップＳ１６５がさらに備えられる点で異なる。
【０１３０】
ステップＳ１６５においては、ステップＳ１６０で確定された読出データＲＤが、所定書込動作２で書込まれたデータ（“０”）と同一であるかどうかが判定される。両者のレベルが同一である場合には、データ再書込動作の実行前において、選択メモリセルの記憶データが、後続のステップＳ１７０で再書込しようとするデータ（読出データＲＤ）と既に同じレベルであるため、データ再書込動作を実行する必要がない。
【０１３１】
このように、データ再書込動作の実行前における選択メモリセルの記憶データが、確定された読出データＲＤと同一のレベルである場合には、データ再書込動作（ステップＳ１７０）をスキップして、１回のデータ読出動作を終了する（ステップＳ１８０）。両者が不一致である場合には、実施の形態１と同様に、データ再書込動作を実行する（ステップＳ１７０）。この結果、不要な再書込動作を省略して、データ読出動作時の消費電流を削減することが可能となる。
【０１３２】
なお、実施の形態１およびその変形例においては、所定書込動作１および所定書込動作２において、“１”および“０”をそれぞれ強制的に書込む動作例について説明したが、これらの動作におけるデータレベルの設定は反対であってもよい。すなわち、所定書込動作１において“０”データを書込み、所定書込動作２において“１”データを書込む構成とすることも可能である。
【０１３３】
また、実施の形態１およびその変形例においては、２種類のデータレベル“１”および“０”のそれぞれに対応した２回ずつの所定書込動作および所定読出動作を、１回のデータ読出動作内で実行する構成について説明したが、いずれか一方のデータレベルのみに対応した、１回ずつの所定書込動作および所定読出動作を１回のデータ読出動作内で実行する構成とすることもできる。
【０１３４】
このような構成とした場合には、初期データ読出動作でのデータ線電圧と、所定書込動作後における所定読出動作でのデータ線電圧との間に、所定レベル以上の電圧差が生じているかどうかに基づいて、読出データＲＤを生成する構成とすればよい。たとえば、図２に示したデータ読出回路１００において、ノードＮ３に対応する電圧保持キャパシタ１１３およびセンスアンプ１２５の配置を省略するとともに、センスアンプ１３０への入力の一方を中間的な基準電圧とすれば、このようなデータ読出を実行することができる。これにより、データ読出回路１００の部品点数を削減して、小面積化および低コスト化を図ることができる。
【０１３５】
［実施の形態２］
実施の形態２においては、より簡略化された構成のデータ読出回路を用いて、実施の形態１と同様に、選択メモリセルに対するアクセスのみによってデータ読出を実行する構成について説明する。
【０１３６】
図１２は、実施の形態２に従うデータ読出動作の原理を説明するための概念図である。図１２には、ＭＴＪメモリセルに対して供給されるデータ書込電流および、ＭＴＪメモリセルの電気抵抗の関係（ヒステリシス特性）が示される。
【０１３７】
図１２を参照して、横軸には、ビット線を流れるビット線電流Ｉ（ＢＬ）が示され、縦軸にはＭＴＪメモリセルの電気抵抗Ｒｃｅｌｌが示される。ビット線電流Ｉ（ＢＬ）によって生じる磁界は、ＭＴＪメモリセルの自由磁化層ＶＬにおいて、磁化容易軸方向（ＥＡ）に沿った方向を有する。一方、ライトディジット線ＷＤＬを流れるディジット線電流Ｉ（ＷＤＬ）によって生じる磁界は、自由磁化層ＶＬにおいて、磁化困難軸方向（ＨＡ）に沿った方向を有する。
【０１３８】
したがって、ビット線電流Ｉ（ＢＬ）が、自由磁化層ＶＬの磁化方向を反転させるためのしきい値を超えると、自由磁化層ＶＬの磁化方向が反転されて、メモリセル抵抗Ｒｃｅｌｌが変化する。図１２においては、プラス方向のビット線電流Ｉ（ＢＬ）がしきい値を超えて流された場合にはメモリセル抵抗Ｒｃｅｌｌが最大値Ｒｍａｘとなり、マイナス方向のビット線電流Ｉ（ＢＬ）がしきい値を超えて流された場合には、メモリセル抵抗Ｒｃｅｌｌが最小値Ｒｍｉｎとなる。このようなビット線電流Ｉ（ＢＬ）のしきい値は、ライトディジット線ＷＤＬを流れる電流Ｉ（ＷＤＬ）によって異なる。
【０１３９】
まず、ライトディジット線ＷＤＬを流れるディジット線電流Ｉ（ＷＤＬ）＝０である場合におけるメモリセル抵抗Ｒｃｅｌｌのヒステリシス特性が、図１２中に点線で示される。この場合における、ビット線電流Ｉ（ＢＬ）のプラス方向およびマイナス方向のしきい値を、それぞれＩｔ０および−Ｉｔ０とする。
【０１４０】
これに対して、ライトディジット線ＷＤＬに電流が流される場合には、ビット線電流Ｉ（ＢＬ）のしきい値が低下する。図１２には、ディジット線電流Ｉ（ＷＤＬ）＝Ｉｐである場合のメモリセル抵抗Ｒｃｅｌｌのヒステリシス特性が実線で示される。ディジット線電流Ｉ（ＷＤＬ）によって生じる磁化困難軸方向の磁界の影響によって、ビット線電流Ｉ（ＢＬ）のプラス方向およびマイナス方向のしきい値は、それぞれＩｔ１（Ｉｔ１＜Ｉｔ０）および−Ｉｔ１（−Ｉｔ１＞−Ｉｔ０）に変化する。このヒステリシス特性は、データ書込動作時におけるメモリセル抵抗Ｒｃｅｌｌの挙動を示している。したがって、データ書込動作時におけるビット線電流Ｉ（ＢＬ）、すなわちデータ書込電流＋Ｉｗおよび−Ｉｗは、Ｉｔ１＜＋Ｉｗ＜Ｉｔ０および−Ｉｔ０＜−Ｉｗ＜−Ｉｔ１の範囲に設定されている。
【０１４１】
一方、データ読出動作時におけるビット線電流Ｉ（ＢＬ）、すなわちデータ読出電流Ｉｓは、選択メモリセルや寄生容量等をＲＣ負荷として接続されたデータ線ＤＩＯの充電電流として流れるので、データ書込時におけるビット線電流Ｉ（ＢＬ）、すなわちデータ書込電流±Ｉｗと比較すると、２〜３桁小さいレベルとなるのが一般的である。したがって、図１２中では、データ読出電流Ｉｓ≒０とみなすことができる。
【０１４２】
データ読出前の状態においては、図１２中における（ａ）または（ｃ）の状態、すなわち選択メモリセルが電気抵抗ＲｍｉｎまたはＲｍａｘのいずれかを有するように、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層の磁化方向が設定されている。
【０１４３】
図１３は、図１２に示した各状態におけるトンネル磁気抵抗素子の磁化方向を説明する概念図である。
【０１４４】
図１３（ａ）は、図１２（ａ）における状態の磁化方向を示している。この状態においては、自由磁化層ＶＬの磁化方向と、固定磁化層ＦＬの磁化方向とは平行であるので、メモリセル抵抗Ｒｃｅｌｌは、最小値Ｒｍｉｎに設定される。
【０１４５】
図１３（ｃ）は、図１２（ｃ）における状態の磁化方向を示している。この状態においては、自由磁化層ＶＬの磁化方向と、固定磁化層ＦＬの磁化方向とは反平行（逆方向）であるので、メモリセル抵抗Ｒｃｅｌｌは、最大値Ｒｍａｘに設定される。
【０１４６】
この状態から、ライトディジット線ＷＤＬに対して所定電流（たとえばデータ書込電流Ｉｐ）を流すと、自由磁化層ＶＬの磁化方向は、反転される状態には至らないものの、ある程度回転されて、トンネル磁気抵抗素子ＴＭＲの電気抵抗Ｒｃｅｌｌが変化する。
【０１４７】
たとえば、図１３（ｂ）に示されるように、図１３（ａ）の磁化状態から、ディジット線電流Ｉ（ＷＤＬ）による磁化困難軸（ＨＡ）方向の所定バイアス磁界がさらに印加された場合には、自由磁化層ＶＬの磁化方向は、いくらか回転して、固定磁化層ＦＬの磁化方向と所定の角度を成すようになる。これにより、図１３（ｂ）に対応する磁化状態では、メモリセル抵抗Ｒｃｅｌｌは、最小値ＲｍｉｎからＲｍ０に上昇する。
【０１４８】
同様に、図１３（ｃ）の磁化状態から、同様の所定バイアス磁界がさらに印加された場合には、自由磁化層ＶＬの磁化方向はいくらか回転して、固定磁化層ＦＬの磁化方向と所定の角度を成すようになる。これにより、図１３（ｄ）に対応する磁化状態では、メモリセル抵抗Ｒｃｅｌｌは、最大値ＲｍａｘからＲｍ１に下降する。
【０１４９】
このように、磁化困難軸（ＨＡ）方向のバイアス磁界を印加することによって、最大値Ｒｍａｘに対応するデータを記憶するＭＴＪメモリセルのメモリセル抵抗Ｒｃｅｌｌが低下する一方で、最小値Ｒｍｉｎに対応するデータを記憶するＭＴＪメモリセルのメモリセル抵抗Ｒｃｅｌｌは上昇する。
【０１５０】
このように、ある記憶データが書込まれたＭＴＪメモリセルに対して、磁化困難軸方向のバイアス磁界を印加すれば、記憶データに応じた極性の電気抵抗の変化をメモリセル抵抗Ｒｃｅｌｌに生じさせることができる。すなわち、バイアス磁界の印加に応答して生じるメモリセル抵抗Ｒｃｅｌｌの変化は、記憶データレベルに応じて、異なる極性を有する。実施の形態２においては、このようなＭＴＪメモリセルの磁化特性を利用したデータ読出を実行する。
【０１５１】
図１４は、実施の形態２に従う読出／書込制御回路の構成を示す回路図である。
【０１５２】
図１４を参照して、実施の形態２に従う構成においては、図２に示した実施の形態１に従う構成と比較して、読出／書込制御回路３０が、データ読出回路１００に代えてデータ読出回路２００を含む点と、スイッチ回路１６０の配置が省略される点とが異なる。
【０１５３】
データ読出回路２００は、データ線ＤＩＯとノードＮ１およびＮ２との間に設けられるスイッチ回路２１０と、ノードＮ１およびＮ２にそれぞれ対応して設けられる電圧保持キャパシタ２１１および２１２と、センスアンプ２２０および２３０と、ラッチ回路２４０とを有する。
【０１５４】
スイッチ回路２１０は、１回のデータ読出動作において、ノードＮ１およびＮ２のうちの順番に選択される１個ずつを、データ線ＤＩＯと接続する。電圧保持キャパシタ２１１および２１２は、ノードＮ１およびＮ２のそれぞれの電圧を保持するために設けられる。
【０１５５】
センスアンプ２２０は、ノードＮ１およびＮ２の電圧差を増幅する。２段目のセンスアンプ２３０は、センスアンプ２２０の出力をさらに増幅してラッチ回路２４０に伝達する。ラッチ回路２４０は、所定タイミングにおけるセンスアンプ２３０の出力をフル振幅まで増幅するとともにラッチして、選択メモリセルの記憶データに応じたレベルを有する読出データＲＤをノードＮｒへ出力する。
【０１５６】
実施の形態２に従う１回のデータ読出動作は、実施の形態１における初期データ読出動作に相当する第１の読出動作と、選択行のライトディジット線ＷＤＬにバイアス電流を流した状態で実行される第２の読出動作とから構成される。特に、データ書込時にライトディジット線ＷＤＬを流されるデータ書込電流Ｉｐを当該バイアス電流としても用いることができる。この場合には、データ読出時にバイアス電流を供給するための回路を新たに配置する必要がないので、回路構成を簡略化できる。
【０１５７】
第１の読出動作においては、対応するライトディジット線ＷＤＬに電流が流されていない状態（Ｉ（ＷＤＬ）＝０）、すなわち、選択メモリセルの磁化方向がデータ読出動作前と同様である状態において、選択メモリセルからのデータ読出が実行される。スイッチ回路２１０は、データ線ＤＩＯとノードＮ１とを接続する。これにより、第１の読出動作におけるデータ線電圧は、電圧保持キャパシタ２１１によって、ノードＮ１に保持される。
【０１５８】
次に、第２の読出動作においては、選択行に対応するライトディジット線ＷＤＬにバイアス電流を流した状態（Ｉ（ＷＤＬ）＝Ｉｐ）で、すなわち、選択メモリセルに対して磁化困難軸方向に沿った所定のバイアス磁界が作用した状態で、選択メモリセルからのデータ読出が実行される。
【０１５９】
第２のデータ読出時において、スイッチ回路２１０は、データ線ＤＩＯをノードＮ２と接続する。したがって、第２のデータ読出時におけるデータ線電圧は、ノードＮ２に伝達され、電圧保持キャパシタ２１２によって保持される。
【０１６０】
既に説明したように、このようなバイアス磁界を作用させることによって、選択メモリセルのメモリセル抵抗Ｒｃｅｌｌは、第１の読出動作時、すなわちデータ読出動作前から、記憶データレベルに応じた極性で変化する。これにより、第２の読出動作時におけるデータ線ＤＩＯの電圧は、第１の読出動作時よりも上昇あるいは下降する。
【０１６１】
具体的には、選択メモリセルに電気抵抗Ｒｍａｘに対応する記憶データ（たとえば“１”）が記憶されている場合には、第１の読出動作時よりも第２の読出動作時の方が、データ線電圧は高くなる。これは、ディジット線電流Ｉ（ＷＤＬ）によるバイアス磁界の作用によってメモリセル抵抗Ｒｃｅｌｌが小さくなるのに応じて、トンネル磁気抵抗素子ＴＭＲを流れる電流が増加するためである。これに対して、選択メモリセルに電気抵抗Ｒｍｉｎに対応する記憶データ（たとえば“０”）が記憶されている場合には、第１の読出動作時よりも第２の読出動作時の方が、データ線電圧は低くなる。これは、ディジット線電流Ｉ（ＷＤＬ）によるバイアス磁界の作用によってメモリセル抵抗Ｒｃｅｌｌが大きくなるのに応じて、トンネル磁気抵抗素子ＴＭＲを流れる電流が減少するためである。
【０１６２】
センスアンプ２２０は、ノードＮ１およびＮ２にそれぞれ保持された電圧、すなわち第１および第２の読出動作のそれぞれにおけるデータ線電圧を比較する。第２の読出動作の実行後に、センスアンプ２２０の出力をさらに増幅するセンスアンプ２３０の出力をラッチ回路２４０によって増幅およびラッチして読出データＲＤを生成することにより、読出データＲＤは、選択メモリセルの記憶データに応じたレベルを有することになる。
【０１６３】
このように、実施の形態２に従う構成においては、実施の形態１に従う構成のように所定レベルの記憶データを強制的に書込む所定書込動作およびこれに伴う所定読出動作を必要としない。
【０１６４】
また、ライトディジット線ＷＤＬを流れるバイアス電流（データ書込電流Ｉｐ）によって選択メモリセルに印加される磁界によっては、トンネル磁気抵抗素子ＴＭＲの磁化方向は反転されない。したがって、バイアス磁界を消滅させた時点において、選択メモリセルの磁化方向は、データ読出動作前と同一の状態に復帰するので、１回のデータ読出動作において、実施の形態１のようなデータ再書込動作も不要である。
【０１６５】
この結果、ライトドライバ制御回路１５０は、コントロール回路５の指示に応じて、データ書込動作の書込シーケンスにのみ従って動作する。また、読出データＲＤをライトドライバ制御回路１５０に伝達するためのスイッチ回路１６０の配置は不要となり、ライトドライバ制御回路１５０は、データ入力端子４ｂへの入力データＤＩＮに基づいて、書込制御信号ＷＤＴａおよびＷＤＴｂを生成すればよい。
【０１６６】
図１５は、実施の形態２に従うデータ読出動作を説明する動作波形図である。図１５を参照して、実施の形態２に従う１回のデータ読出動作は、たとえばクロック信号ＣＬＫに同期して実行させることができる。
【０１６７】
すなわち、クロック信号ＣＬＫの活性化エッジである時刻ｔ０において、チップセレクト信号ＣＳおよびリードコマンドＲＣが取込まれると、初期データ読出動作に相当する第１の読出動作が実行される。第１の読出動作においては、選択行のワード線ＷＬが活性化されるとともに、選択列のビット線ＢＬにはデータ読出電流Ｉｓが供給される。データ読出電流Ｉｓによってデータ線ＤＩＯに生じた電圧、すなわち、選択メモリセルから記憶データを読出したときのデータ線電圧は、ノードＮ１に伝達され、保持される。
【０１６８】
次のクロック活性化エッジに対応する時刻ｔ１から、第２の読出動作が実行される。すなわち、選択行のライトディジット線ＷＤＬに対して、データ書込電流Ｉｐと同等のバイアス電流が流された状態で、選択行のワード線ＷＬが活性化されるとともに、選択列のビット線ＢＬに対してデータ読出電流Ｉｓが供給される。これによりデータ線ＤＩＯに生じた電圧は、ノードＮ２に伝達され、保持される。第２の読出動作以後において、ノードＮ１およびＮ２の電圧比較に基づいて読出データＲＤを生成することができる。
【０１６９】
さらに、次のクロック活性化エッジに相当する時刻ｔ２より、読出データＲＤに応じた出力データＤＯＵＴがデータ出力端子４ａから出力される。
【０１７０】
なお、実施の形態２に従う構成においても、図１０で説明したのと同様に、図１４に示された、１ビットのデータ読出およびデータ書込を実行するための構成を１つのブロックとして、ＭＲＡＭデバイスを複数のブロックから構成することもできる。この場合においても、各ブロックに対して同様のデータ読出動作を並列に実行することにより、時刻ｔ１から実行される第２の読出動作によって、各ブロックにおいて選択メモリセルからの読出データＲＤを生成することができる。したがって、次のクロック活性化エッジに相当する時刻ｔ２から、複数ブロックのそれぞれからの読出データＲＤを、バースト的に出力データＤＯＵＴとして出力することができる。図１５においては、時刻ｔ２において、１つのブロックからの読出データＲＤに対応して、“０”が出力データＤＯＵＴとして出力され、次のクロック活性化エッジである時刻ｔ３からは、他の１つのブロックにおける読出データＲＤに対応して、“１”が出力データＤＯＵＴとしてが出力される動作例が示される。
【０１７１】
なお、図１５においても、クロック信号ＣＬＫの活性化エッジにそれぞれ応答して、１回のデータ読出動作を構成する各動作を実行する構成を示したが、本願発明の適用はこのような動作に限定されるものではない。すなわち、クロック信号ＣＬＫに応答して、内部でさらにタイミング制御信号を生成して、このタイミング制御信号に応答して、クロック信号ＣＬＫの１クロックサイクル内で、実施の形態２に従う１回のデータ読出動作を実行する構成としてもよい。既に説明したように、１回のデータ読出動作に要するクロックサイクル数（クロック信号ＣＬＫ）については、１回のデータ読出動作の所要時間と、動作クロックの周波数との関係に応じて、適宜定めることができる。
【０１７２】
このように、実施の形態２に従う構成によれば、実施の形態１と同様に、リファレンスセルを用いることなく、選択メモリセルに対するアクセスのみで高精度のデータ読出を実行できる。さらに、データ読出回路におけるセンスアンプの配置個数を減少し、かつ比較の対象となる電圧の数を減少させることができるので、データ読出回路の部品点数削減による小面積化および低コスト化とともに、電圧比較動作におけるオフセットの影響を軽減して、データ読出動作のさらなる高精度化を図ることができる。
【０１７３】
さらに、データ読出動作における選択メモリセルへのデータ再書込動作が不要となるので、実施の形態１に従うデータ読出動作よりも高速化が可能となる。
【０１７４】
［実施の形態２の変形例］
図１６は、実施の形態２の変形例に従う読出／書込制御回路の構成を示す回路図である。
【０１７５】
図１６を参照して、実施の形態２の変形例に従う構成においては、図１４に示した実施の形態２に従う構成と比較して、読出／書込制御回路は、データ読出回路２００に代えてデータ読出回路３００を備える点で異なる。その他の部分の構成および動作については、実施の形態２と同様であるので詳細な説明は繰返さない。
【０１７６】
データ読出回路３００は、データ線ＤＩＯおよびノードＮｆの電圧差を増幅するセンスアンプ３１０と、センスアンプ３１０の出力をノードＮｆにフィードバックするための負帰還スイッチ３２０と、ノードＮｆの電圧を保持するための電圧保持キャパシタ３２５と、センスアンプ３１０の出力をさらに増幅するためのセンスアンプ３３０と、センスアンプ３３０の出力を所定のタイミングで増幅およびラッチして、ノードＮｒへ読出データＲＤを生成するラッチ回路３４０とを含む。
【０１７７】
実施の形態２の変形例に従うデータ読出動作においては、ディジット線電流Ｉ（ＷＤＬ）＝０であり、かつ、負帰還スイッチ３２０がオンされた状態において、選択メモリセルに対応するワード線ＷＬおよびリードコラム選択線ＲＣＳＬがＨレベルに活性化される。これにより、選択メモリセルに対して、実施の形態２における第１の読出動作と同様のデータ読出が実行される。
【０１７８】
第１の読出動作においては、センスアンプ３１０における負帰還によって、ノードＮｆの電圧は、データ線ＤＩＯの電圧へ、すなわち選択メモリセルの記憶データに応じた電圧へ近づいていく。ノードＮｆの電圧が、安定した状態に達すると、負帰還スイッチ３２０がオフされる。
【０１７９】
負帰還スイッチ３２０がオフされた後に、選択メモリセルに対応するワード線ＷＬおよびリードコラム選択線ＲＣＳＬの活性状態が維持された状態で、さらに、選択行のライトディジット線ＷＤＬに対してバイアス電流が徐々に流され始める。これに応じて、選択メモリセルに対して、実施の形態２における第２の読出動作と同様のデータ読出を実行できる。
【０１８０】
この結果、選択メモリセルのメモリセル抵抗Ｒｃｅｌｌが、記憶データレベルに応じた極性で変化する。これに応じて、データ線ＤＩＯの電圧も、選択メモリセルの記憶データレベルに応じて、徐々に上昇あるいは下降していく。
【０１８１】
したがって、センスアンプ３１０の出力も、選択メモリセルの記憶データレベルに応じて異なる極性を有することになる。この結果、負帰還スイッチ３２０がオフされ、かつライトディジット線ＷＤＬにバイアス電流Ｉｐが流された後の所定タイミングにおけるセンスアンプ３１０の出力に応じて、選択メモリセルの記憶データレベルに対応したレベルを有する読出データＲＤを生成できる。このように、実施の形態２の変形例に従うデータ読出動作においては、実施の形態２における第１および第２の読出動作が連続的に実行される。
【０１８２】
このような構成とすることにより、実施の形態２と同様に、高精度かつ高速のデータ読出を実行することができる。さらに、実施の形態２の変形例に従う構成においては、単一のセンスアンプ３１０の負帰還を用いて、選択メモリセルの記憶データに応じたデータ線電圧を得ることができるので、センスアンプでのオフセットを抑制して、データ読出をさらに高精度化することができる。
【０１８３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１８４】
【発明の効果】
請求項１に従う薄膜磁性体記憶装置は、リファレンスセルを用いることなく選択メモリセルに対するアクセスのみで、すなわち、同一のメモリセルおよびデータ線等が含まれる同一のデータ読出経路によって得られた電圧間の比較に基づいてデータ読出を実行できる。したがって、データ読出経路を構成する各回路における製造ばらつきに起因するオフセット等の影響を回避して、データ読出動作を高精度化できる。また、１回のデータ読出動作内に、選択メモリセルに対するデータ読出を、所定レベルのデータ書込前および書込後のそれぞれに実行して、両者の比較によってデータ読出動作を実行するとともに、１回のデータ読出動作内において、読出データを選択メモリセルに再書込するので、選択メモリセルの状態をデータ読出動作前の状態に復帰させることができる。
【０１８７】
請求項２に記載の薄膜磁性体記憶装置は、選択メモリセルに対する所定レベルのデータ書込を伴うことなく、選択メモリセルに対するアクセスのみで高精度のデータ読出を実行できる。したがって、データ読出動作における選択メモリセルへの再書込動作が不要であるので、データ読出動作の高速化を図ることができる。
【０１８８】
さらに、センスアンプの負帰還を用いて、選択メモリセルの記憶データに応じたデータ線電圧を得ることができる。したがって、上記効果に加えて、センスアンプで生じるオフセットを抑制して、データ読出をさらに高精度化することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】  メモリアレイ１０に対してデータ読出動作およびデータ書込動作を実行するための読出／書込制御回路の実施の形態１に従う構成を示す回路図である。
【図３】  実施の形態１に従う１回のデータ読出動作を説明するフローチャートである。
【図４】  初期データ読出動作時における読出／書込制御回路の動作を説明する回路図である。
【図５】  所定書込動作１における読出／書込制御回路の動作を説明する回路図である。
【図６】  所定読出動作１における読出／書込制御回路の動作を説明する回路図である。
【図７】  所定書込動作２における読出／書込制御回路の動作を説明する回路図である。
【図８】  所定読出動作２における読出／書込制御回路の動作を説明する回路図である。
【図９】  データ再書込動作における読出／書込制御回路の動作を説明する回路図である。
【図１０】  実施の形態１に従うデータ読出動作を説明する動作波形図である。
【図１１】  実施の形態１の変形例に従う１回のデータ読出動作を説明するフローチャートである。
【図１２】  実施の形態２に従うデータ読出動作の原理を説明するための概念図である。
【図１３】  図１２に示した各状態におけるトンネル磁気抵抗素子の磁化方向を説明する概念図である。
【図１４】  実施の形態２に従う読出／書込制御回路の構成を示す回路図である。
【図１５】  実施の形態２に従うデータ読出動作を説明する動作波形図である。
【図１６】  実施の形態２の変形例に従う読出／書込制御回路の構成を示す回路図である。
【図１７】  ＭＴＪメモリセルの構成を示す概略図である。
【図１８】  ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図１９】  データ書込におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【図２０】  ＭＴＪメモリセルからのデータ読出を説明する概念図である。
【符号の説明】
１  ＭＲＡＭデバイス、５  コントロール回路、１０  メモリアレイ、２０，２１  行選択回路、３０，３５  読出／書込制御回路、８０  行ドライバ、１００，２００，３００  データ読出回路、１０５  データ読出電流供給回路、１１０，１６０，２１０  スイッチ回路、１１１，１１２，１１３，２１１，２１２，３２５  電圧保持キャパシタ、１２０，１２５，１３０，２２０，２３０，３１０，３３０  センスアンプ、１４０，２４０，３４０  ラッチ回路、１５０  ライトドライバ制御回路、１７０  出力バッファ、１７５  入力バッファ、３２０  負帰還スイッチ、ＡＴＲ  アクセストランジスタ、ＢＬ  ビット線、ＣＡ  コラムアドレス、ＤＩＮ  入力データ、ＤＩＯ  データ線、ＤＯＵＴ  出力データ、ＦＬ  固定磁化層、ＧＮＤ  接地電圧、Ｉｐ  データ書込電流（バイアス電流）、Ｉｓ  データ読出電流、ＭＣ  ＭＴＪメモリセル、ＲＡ  ロウアドレス、ＲＣＳＬ  リードコラム選択線、ＲＤ  読出データ、Ｒｃｅｌｌ，Ｒｍａｘ，Ｒｍｉｎ  メモリセル抵抗、ＳＬ  ソース線、ＴＭＲ  トンネル磁気抵抗素子、ＶＬ  自由磁化層、Ｖｃｃ  電源電圧、ＷＤＬ  ライトディジット線、ＷＤＴａ，ＷＤＴｂ  書込制御信号、ＷＤＶａ，ＷＤＶｂ  ライトドライバ、ＷＬ  ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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