【手続補正書】
【提出日】平成19年11月16日(2007.11.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  完全に集積化されたチップのグループを１つのＭＣＭ（マルチチップ・モジュール）パッケージの中にパッケージングすることによって、半導体のマルチチップ・モジュールを製造するための方法であって、前記完全に集積化されたチップのグループが正常に機能するチップ・サイトと正常に機能しないチップ・サイトとを含む多数のチップ・サイトを有する処理済みの半導体ウェーハからダイシングによって作られ、
ａ．前記半導体ウェーハ上で前記チップ・サイトを電気的にテストするステップと、
ｂ．前記正常に機能するチップ・サイトを識別するステップと、
ｃ．前記半導体ウェーハ上の正常に機能するチップの空間的な場所を示しているウェーハ・マップを形成するステップと、
ｄ．前記ウェーハ・マップ上で互いに隣接して置かれている３つまたはそれ以上の正常に機能するチップ・サイトのクラスタを識別するステップと、
ｅ．前記クラスタの回りをカットすることによって前記ウェーハをダイシングし、各クラスタをチップの完全に集積化されたグループとして残すステップと、
ｆ．１つまたはそれ以上の完全に集積化されたチップのグループを、１つのＭＣＭパッケージの中にパッケージングするステップとを含む方法。
【請求項２】  完全に集積化されたチップのグループを１つのＭＣＭ（マルチチップ・モジュール）パッケージの中にパッケージングすることによって、半導体のマルチチップ・モジュールを製造するための方法であって、前記完全に集積化されたチップのグループが、正常に機能するチップ・サイトと正常に機能しないチップ・サイトとを含む多数のチップ・サイトを有する処理済みの半導体ウェーハからダイシングによって作られ、
ａ．前記半導体ウェーハ上で前記チップ・サイトを電気的にテストするステップと、
ｂ．前記正常に機能するチップ・サイトを識別するステップと、
ｃ．前記半導体ウェーハ上の正常に機能するチップの空間的な場所を示しているウェーハ・マップを形成するステップと、
ｄ．隣接して置かれている３つまたはそれ以上の正常に機能するチップ・サイトのクラスタ基準を確立するステップと、
ｅ．ステップｄのクラスタ基準に合致する正常に機能するチップ・サイトのクラスタを識別するステップと、
ｆ．ステップｄの基準に合致しない正常に機能するチップ・サイトを識別するステップと、
ｇ．前記ウェーハを、
ｉ．各クラスタの回りをカットして完全に集積化された複数チップのグループを作るステップと、
ｉｉ．ステップｄの基準に合致しない正常に機能するチップ・サイトの回りをカットして単独のチップを作り出すステップとによってダイシングするステップと、
ｈ．１つまたはそれ以上の完全に集積化されたチップのグループを１つのＭＣＭパッケージの中にパッケージングするステップと、
ｉ．１つまたはそれ以上の単独チップをパッケージングするステップとを含む方法。
【請求項３】  請求項２に記載の方法において、前記クラスタがメモリのチップ・サイトと論理回路のチップ・サイトとの両方を含む方法。
【請求項４】  請求項３に記載の方法において、前記半導体がシリコンである方法。
【請求項５】  請求項２に記載の方法において、前記半導体ウェーハがｘ軸およびｙ軸を有し、前記チップ・サイトのこれらの軸に沿っての寸法がｘおよびｙであり、ｘがｙより大きく、そして前記クラスタがｎ１チップ・サイト×ｎ２チップ・サイトであり、それぞれｘおよびｙ方向の寸法で計った場合、そしてｎ２がｎ１より大きいか、あるいはそれに等しいようになっている方法。
【請求項６】  完全に集積化されたチップのグループを１つのＭＣＭ（マルチチップ・モジュール）パッケージの中にパッケージングすることによって、半導体のマルチチップ・モジュールを製造するための方法であって、前記完全に集積化されたチップのグループが、正常に機能するチップ・サイトと正常に機能しないチップ・サイトとを含む多数のチップ・サイトを有する処理済みの半導体ウェーハからダイシングによって作られ、
ａ．前記半導体ウェーハ上で前記チップ・サイトを電気的にテストするステップと、
ｂ．前記正常に機能するチップ・サイトを識別するステップと、
ｃ．前記正常に機能しないチップ・サイトを識別するステップと、
ｄ．前記半導体ウェーハ上の正常に機能するチップ・サイトと正常に機能しないチップ・サイトの空間的な場所を示しているウェーハ・マップを形成するステップと、
ｅ．隣接して置かれている３つまたはそれ以上の、正常に機能するチップ・サイトと正常に機能しないチップ・サイトを含んでいるチップ・サイトのクラスタ基準を確立するステップと、
ｆ．ステップｅのクラスタ基準に合致する正常に機能するチップ・サイトのクラスタを識別するステップと、
ｇ．ステップｅの基準に合致しない正常に機能するチップ・サイトを識別するステップと、
ｈ．前記ウェーハを、
ｉ．各クラスタの回りをカットし、各クラスタを単独の半導体ボディとして残し、完全に集積化されたチップのグループを作るステップと、
ｉｉ．ステップｄの基準に合致しない正常に機能するチップ・サイトの回りをカットして単独のチップを作り出すステップとによってダイシングするステップと、
ｉ．１つまたはそれ以上の完全に集積化されたチップのグループを１つのＭＣＭパッケージの中にパッケージングするステップと、
ｊ．１つまたはそれ以上の単独チップをパッケージングするステップとを含む方法。
【請求項７】  完全に集積化されたチップのグループを１つのＭＣＭ（マルチチップ・モジュール）パッケージの中にパッケージングすることによって、半導体のマルチチップ・モジュールを製造するための方法であって、前記完全に集積化されたチップのグループが、正常に機能するチップ・サイトと正常に機能しないチップ・サイトとを含んでいる多数のチップ・サイトを有する処理済みの半導体ウェーハからダイシングによって作られ、
ａ．前記半導体ウェーハ上で前記チップ・サイトを電気的にテストするステップと、
ｂ．前記正常に機能するチップ・サイトを識別するステップと、
ｃ．前記半導体ウェーハ上の正常に機能するチップの空間的な場所を示しているウェーハ・マップを形成するステップと、
ｄ．隣接して置かれている３より大きい数Ｎ１個の正常に機能するチップ・サイトの第１のクラスタ基準を確立するステップと、
ｅ．隣接して置かれている、３より大きくＮ１より小さい数Ｎ２個の正常に機能するチップ・サイトの第２のクラスタ基準を確立するステップと、
ｆ．ステップｄのクラスタ基準に合致する第１のグループのクラスタを識別するステップと、
ｇ．ステップｅのクラスタ基準に合致する第２のグループのクラスタを識別するステップと、
ｈ．ステップｄまたはステップｅの基準のいずれにも合致しない正常に機能するチップ・サイトを識別するステップと、
ｉ．前記ウェーハを、
ｉ．前記第１の各クラスタの回りをカットして完全に集積化された第１のグループのチップを作るステップと、
ｉｉ．前記第２の各クラスタの回りをカットして完全に集積化された第２のグループのチップを作るステップと、
ｉｉｉ．ステップｄまたはステップｅの基準のいずれにも合致しない正常に機能するチップ・サイトの回りをカットして単独のチップを作り出すステップとによってダイシングするステップと、
ｊ．１つまたはそれ以上の完全に集積化されたチップのグループを１つのＭＣＭパッケージの中にパッケージングするステップと、
ｋ．１つまたはそれ以上の単独チップをパッケージングするステップとを含む方法。
【請求項８】  請求項７に記載の方法において、完全に集積化されたチップの前記グループがメモリ・チップおよび論理回路チップの両方を含む方法。
【請求項９】  請求項２に記載の方法において、相互接続用基板が完全に集積化されたチップのグループに対して付加されている方法。