(57)【特許請求の範囲】
【請求項１】
活性領域を画定する素子分離膜が形成された半導体基板を準備するステップ、
前記活性領域の上部に、ゲート絶縁膜、第１多結晶シリコン層及びハードマスク層が順に積層されたダミーゲート電極を形成するステップ、
熱酸化処理により、前記ゲート絶縁膜のエッジ部、前記第１多結晶シリコン層の側壁及び前記半導体基板の上面に熱酸化膜を形成するとともに、前記ゲート絶縁膜の内側よりエッジ部の方が、厚さが厚い熱酸化膜を形成するステップ、
前記ダミーゲート電極を含む表面に１次イオン注入処理を行い、前記ダミーゲート電極の両側の前記半導体基板の表層部に低濃度の不純物領域を形成するステップ、
前記１次イオン注入処理に続いて、表面に絶縁膜を形成するステップ、
該絶縁膜と前記半導体基板上部の熱酸化膜をエッチング処理し、前記ダミーゲート電極の側壁に絶縁膜スペーサを形成するステップ、
２次イオン注入処理を行い、前記ダミーゲート電極の両側の基板内に、高濃度の不純物領域を形成するステップ、
層間絶縁膜用絶縁膜を形成した後、前記ダミーゲート電極の上面を露出させるとともに、表面が平坦化された層間絶縁膜を形成するステップ、
前記ハードマスク層を除去することにより、底部に前記第１多結晶シコリン層が露出した開口部を形成するステップ、
３次イオン注入処理を行い、前記半導体基板のチャネル領域に、しきい値電圧調節用イオン注入領域を形成し、さらに熱処理を施すステップ、
該熱処理に続いて、表面に第２多結晶シリコン層を形成した後、前記開口部を含む表面に金属層を形成し、該金属層で前記開口部を埋め込むステップ、
前記開口部を除く領域の前記金属層をエッチバックすることにより取り除くとともに、前記開口部内の金属層を、該開口部の上端より低い位置まで除去するステップ、
前記開口部を含む表面に第３多結晶シリコン層を形成するステップ、及び
前記層間絶縁膜が露出するまで前記第２多結晶シリコン層及び前記第３多結晶シリコン層に対して平坦化エッチング処理を行い、前記金属層の周りが前記第２多結晶シリコン層及び前記第３多結晶シリコン層で囲まれるようにするステップを含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記ゲート絶縁膜を、シリコン酸化膜、シリコン窒化膜又はタンタル酸化膜で形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第１次イオン注入及び前記２次イオン注入が、ｎ型又はｐ型のドーパントの注入であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記３次イオン注入と前記１次イオン注入に用いるドーパントの導電型が、相互に逆の導電型であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記３次イオン注入処理が、前記チャネル領域中央部の表層部のみに不純物領域を形成する処理であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記ハードマスク層を、窒化膜で形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記ハードマスク層を、乾式エッチング法によって除去することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記金属層を、タングステン又はアルミニウムで形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に関し、特に、製造歩留まり及び特性の信頼性の向上を図ることができる半導体素子の製造方法に関する。
【０００２】
【従来の技術】
現在、MOS FET（絶縁ゲート形電界効果トランジスタ: metal−oxide−semiconductor field effect transistor）においては、素子の高集積化及び高速化を図る場合、ゲート電極用材料には、ポリシリコンに代えて金属が用いられている。
【０００３】
また、上記のMOS FETの製造では、ダミーゲート電極を利用してソース／ドレイン(S/D)領域を形成した後、しきい値電圧（Vth）調節用のイオン注入(I/I）領域の形成、ゲート絶縁膜及びゲート電極を形成するための処理が行われている。このようなダミーゲート電極を利用する工程（リプレースメント ゲート工程）を含む場合、基板に対して十分な熱処理を施すことが可能という利点がある。そのため、S/D領域の抵抗を低下させることができるだけではなく、しきい値電圧調節用領域形成のためのイオン注入とゲート形成後の高温処理を必要としないため、トランジスタの特性を改善することができるとともに、ゲート電極形成のためのエッチング処理の際に、素子がプラズマによる損傷を受けることを防止することができるので、素子の信頼性を向上させることができる。
【０００４】
図１は、上記のリプレースメントゲート工程を含む従来の半導体素子（トランジスタ）の製造過程における素子の構造を示す断面図であり、（ａ）は素子分離膜、ダミーゲート電極及びソース／ドレイン領域が形成された段階、（ｂ）は半導体基板上に層間絶縁膜が形成された段階、（ｃ）はダミーゲート電極が取り除かれた段階、（ｄ）は金属ゲート電極が形成された段階における素子の構造を示す断面図である。
【０００５】
図１（ａ）に示したように、ｐ型の半導体基板１１に活性領域を画定する素子分離膜１２を形成した後、前記活性領域に、ゲート絶縁膜用の酸化膜（図示省略）、多結晶シリコン層（図示省略）及び感光膜（図示省略）を順次形成し、さらに感光膜にパターンを形成する。この感光膜パターンをマスクとして、ゲート電極が形成される部分を除いた残りの部分の多結晶シリコン層及びゲート絶縁膜用の酸化膜を、エッチング処理により選択的に除去する。このエッチング処理により、ゲート絶縁膜１３と多結晶シリコン層１５が順に積層されたダミーゲート電極１６を形成する。
【０００６】
次に、ダミーゲート電極１６をマスクとして、ｎ型不純物イオンを注入した後、ドライブイン処理を行うことにより、ソース／ドレイン(S/D)領域１７を形成する。
【０００７】
図１（ｂ）は、半導体基板１１上に層間絶縁膜１９が形成された段階における素子の構造を示す断面図である。この段階では、まずダミーゲート電極１６を含む表面に層間絶縁膜用の絶縁層を形成し、ダミー ゲート電極１６の多結晶シリコン層１５をエッチング停止層として利用して、化学的機械研磨(CMP: chemical mechanical polishing）により絶縁層を平坦化する。この処理によって、図１（ｂ）に示したように、表面が平坦化された層間絶縁膜１９を形成する。
【０００８】
図１（ｃ）は、ゲート絶縁膜１３と多結晶シリコン層１５で構成されたダミーゲート電極１６が、取り除かれた段階における素子の構造を示す断面図である。この段階の処理では、多結晶シリコン層１５とゲート絶縁膜１３とを乾式エッチングにより除去する。この処理により、半導体基板１１の表面が露出した開口部２０を形成する。この時、必要に応じてイオン注入処理及び熱処理が含められる。
【０００９】
図１（ｄ）は、金属ゲート電極が形成された段階における素子の構造を示す断面図である。図１（ｄ）に示したように、開口部２０にゲート絶縁膜２１を再度形成した後、ゲート絶縁膜２１及び層間絶縁膜１９を含む表面に金属ゲート電極用の金属層（図示省略）を形成する。その後、層間絶縁膜１９をエッチング停止層として、CMP法により金属層をエッチバックし、金属ゲート電極２３を形成する。
【００１０】
しかし、上記のトランジスタの製造方法の場合には、しきい値電圧調節用イオン注入領域とS/D領域間に重なる領域が存在するため接合静電領域が大きく、ホットキャリアに対する信頼性が低いという欠点がある。
【００１１】
さらに、金属ゲート電極２３の上面が露出しているため、後続の工程において金属ゲート電極２３が汚染されやすい。そのため、トランジスタの特性が不安定という問題点がある。
【００１２】
上記の問題点を解決するために、シリコン窒化膜（Si３N４）で絶縁膜をキャッピングすることも行われる。しかし、その場合には、各層間にカップリング静電容量が増加するという別の問題が発生する。
【００１３】
【発明が解決しようとする課題】
本発明は上記の問題点を解決するためになされたものであり、特性の安定化やホットキャリアに対する信頼性の向上を図ることができる半導体素子の製造方法を提供することを目的としている。
【００１４】
上記の目的を達成するために、本発明に係る半導体素子の製造方法は、活性領域を画定する素子分離膜が形成された半導体基板を準備するステップ、前記活性領域の上部に、ゲート絶縁膜、第１多結晶シリコン層及びハードマスク層が順に積層されたダミーゲート電極を形成するステップ、熱酸化処理により、前記ゲート絶縁膜のエッジ部、前記第１多結晶シリコン層の側壁及び前記半導体基板の上面に熱酸化膜を形成するとともに、前記ゲート絶縁膜の内側よりエッジ部の方が、厚さが厚い熱酸化膜を形成するステップ、前記ダミーゲート電極を含む表面に１次イオン注入処理を行い、前記ダミーゲート電極の両側の前記半導体基板の表層部に低濃度の不純物領域を形成するステップ、前記１次イオン注入処理に続いて、表面に絶縁膜を形成するステップ、該絶縁膜と前記半導体基板上部の熱酸化膜をエッチング処理し、前記ダミーゲート電極の側壁に絶縁膜スペーサを形成するステップ、２次イオン注入処理を行い、前記ダミーゲート電極の両側の基板内に、高濃度の不純物領域を形成するステップ、層間絶縁膜用絶縁膜を形成した後、前記ダミーゲート電極の上面を露出させるとともに、表面が平坦化された層間絶縁膜を形成するステップ、前記ハードマスク層を除去することにより、底部に前記第１多結晶シコリン層が露出した開口部を形成するステップ、３次イオン注入処理を行い、前記半導体基板のチャネル領域に、しきい値電圧調節用イオン注入領域を形成し、さらに熱処理を施すステップ、該熱処理に続いて、表面に第２多結晶シリコン層を形成した後、前記開口部を含む表面に金属層を形成し、該金属層で前記開口部を埋め込むステップ、前記開口部を除く領域の前記金属層をエッチバックすることにより取り除くとともに、前記開口部内の金属層を、該開口部の上端より低い位置まで除去するステップ、前記開口部を含む表面に第３多結晶シリコン層を形成するステップ、及び前記層間絶縁膜が露出するまで前記第２多結晶シリコン層及び前記第３多結晶シリコン層に対して平坦化エッチング処理を行い、前記金属層の周りが前記第２多結晶シリコン層及び前記第３多結晶シリコン層で囲まれるようにするステップを含む工程により、多結晶シリコン層でキャッピングされた金属ゲート電極を形成することを特徴としている。
【００１５】
上記のゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜又はタンタル酸化膜(Ta2O5)等により形成することができる。
【００１６】
また、上記のイオン注入処理及び熱処理は、一般的に採用されている方法を利用することができる。イオン注入に用いるドーパントには、ｎ型又はｐ型のドーパントを全て利用することができる。ただし、１次イオン注入における注入量は、２次イオン注入における注入量より多い方が好ましい。
【００１７】
なお、上記の３次イオン注入には、１次イオン注入で用いるドーパントの導電型と逆の導電型のドーパントを用いる必要がある。
【００１８】
上記の３次イオン注入処理により、前記のチャネル内側（中央部）の表層部のみに不純物が注入され、チャネルの両端の領域では、ゲート絶縁膜の熱酸化膜によりブロッキングされた構造を形成することができる。
【００１９】
上記のハードマスク層は、窒化膜であり、乾式エッチング法で除去することが好ましい。さらに、上記の金属層は、W又はAlにより形成することが好ましい。
【００２０】
このように、本発明に係る半導体素子（トランジスタ）の製造方法では、ゲート電極の両側のエッジ部の厚さがその内側（中央部）より厚くなる選択的酸化処理を採用している。そのため、しきい値電圧調節用イオン注入領域を形成するためにイオン注入処理を行う際に、高濃度の不純物領域が重複しない。したがって、最大電界値を低下させることができ、その結果接合電気容量が減少し、ホットキャリアに対する信頼性が向上する。
【００２１】
さらに、ゲート電極が多結晶シリコン層でキャッピングされているので、金属ゲート電極の上部が露出することがない。そのため、後続の工程における金属ゲート電極の汚染が防止されるので、特性が安定した半導体素子（トランジスタ）を製造することができる。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明に係る半導体素子の製造方法を詳しく説明する。
【００２３】
図２及び図２の２は、本発明の実施の形態に係る半導体素子（トランジスタ）の製造過程における各段階の素子の構造を示す断面図である。なお、図２は、ダミーゲート電極とその側面にスぺーサを形成した後、２次イオン注入を行い、さらに層間絶縁膜を形成するまでの各段階、図２の２は、図２に示した段階に引き続き、最終的なゲート電極を形成するまでの各段階における素子の構造を示す断面図である。
【００２４】
ここで、図２に示す（ａ）〜（ｄ）のうち、（ａ）は半導体基板上に、ゲート絶縁膜３３、第１多結晶シリコン層３５及びハードマスク層である窒化膜３７で構成されたダミーゲート電極３８が形成された段階、（ｂ）は半導体基板３１の上面に熱酸化膜３９が形成された段階、（ｃ）はダミーゲート電極３８の両側の半導体基板３１の表層部に低濃度の不純物領域４１が形成された段階、（ｄ）はさらに層間絶縁膜４７が形成された段階における素子の断面構造を示している。
【００２５】
一方、図２の２に示す（ｅ）〜（ｇ）のうち、（ｅ）は図２（ｄ）に示した段階に引き続く処理により、第１多結晶シリコン層３５が露出した開口部が形成され、３次イオン注入により、しきい値電圧調節用イオン注入領域４９が形成された段階、（ｆ）は第２多結晶シリコン層５１と開口部にタングステン層５３が形成された段階、（ｇ）はタングステン層５３の周りが第１多結晶シリコン層３５、第２多結晶シリコン層５１及び第３多結晶シリコン層５５でキャッピングされたゲート電極が形成された段階における素子の断面構造を示している。
【００２６】
素子の製造に当たっては、まず素子分離膜３２が形成されているｐ型半導体基板３１の表面にゲート絶縁膜用の酸化膜（図示省略）、第１多結晶シリコン層用のシリコン層（図示省略）、窒化膜（図示省略）及びフォトレジスト層を順次形成する。
【００２７】
次に、ゲート電極用マスク（図示省略）を利用してフォトレジスト層に所定のパターンを形成し、フォトレジストパターンを利用して上記の窒化膜、第１多結晶シリコン層用シリコン層及び酸化膜をエッチングする。この処理により、図２（ａ）に示したように、ゲート絶縁膜３３、第１多結晶シリコン層３５及びハードマスク層である窒化膜３７で構成されたダミーゲート電極３８を形成する。
【００２８】
さらに、図２（ｂ）に示したように、酸化処理を行うことにより、第１多結晶シリコン層３５の側壁とゲート絶縁膜３３のエッジ部及び半導体基板３１の上面に熱酸化膜３９を形成する。この熱酸化膜３９の厚さは、ダミーゲート電極３８の下部近傍に比べ、半導体基板３１の上面部の方が厚い。
【００２９】
次に、まずダミーゲート電極３８をマスクとして、低濃度、低エネルギの１次イオン注入を行い、ｎ型不純物を注入する。さらに、ドライブイン処理を行い、ダミーゲート電極３８の両側の半導体基板３１の表層部に低濃度の不純物領域４１を形成する。
【００３０】
引き続き、素子の表面に酸化膜（絶縁膜）を形成した後、エッチバック等の処理により、ダミーゲート電極３８の側壁に酸化膜スペーサ（絶縁膜スペーサ）４３を形成する。なお、熱酸化膜３９のうち、ダミーゲート電極３８の近傍を除く半導体基板３１上面の熱酸化膜は、これまでの処理により除去されている（図２（ｃ））。
【００３１】
次いで、酸化膜スぺーサ４３とダミーゲート電極３８をマスクとして、高濃度、高エネルギの２次イオン注入を行い、ｎ型不純物を注入し、さらにドライブイン処理を行う。このイオン注入等の処理により、酸化膜スペーサ４３を含むダミーゲート電極３８の両側の半導体基板３１の表層部に高濃度の不純物領域４５を形成する。
【００３２】
次に、図２（ｃ）に示した断面構造の素子の表面に、層間絶縁膜用の絶縁膜を形成した後、ハードマスクである窒化膜３７をエッチング停止層としてCMP法により絶縁膜を平坦化し、層間絶縁膜４７を形成する（図２（ｄ））。
【００３３】
次に、図２の２（ｅ）に示したように、表面に露出している窒化膜３７を乾式エッチングにより除去し、底部に第１多結晶シリコン層３５が露出した開口部を形成する。その後、開口部を含む表面に対して、３次イオン注入を行い、さらにドライブイン処理を施すことにより、しきい値電圧調節用イオン注入領域４９を形成し、次いで熱処理を施す。
【００３４】
上記の３次イオン注入の際に、注入するイオンのエネルギを調節することにより、チャネル領域の中央表層部のみに不純物を集中させることが可能である。そのような処理により、チャネルの両端の領域が、熱酸化膜３９によりブロッキングされた構造を形成することができる。
【００３５】
次に、図２の２（ｆ）に示したように、層間絶縁膜４７を含む表面に、第２多結晶シリコン層５１とタングステン層（図示省略）を順に形成した後、タングステン層（図示省略）をエッチバックして、タングステン層の上面が開口部の上端より低くなる位置まで、タングステン層を除去することにより、ゲート電極の金属層であるタングステン層５３を形成する。
【００３６】
さらに、図２の２（ｇ）に示したように、タングステン層５３を含む表面に、第３多結晶シリコン層用の多結晶シリコン層を形成した後、層間絶縁膜４７をエッチング停止層としてエッチバック処理を行う。この処理によって、第２多結晶シリコン層５１及び第３多結晶シリコン層５５の表面が平坦化される。
【００３７】
上記の製造方法によって、タングステン層５３の周りが第１多結晶シリコン層３５、第２多結晶シリコン層５１及び第３多結晶シリコン層５５でキャッピングされたゲート電極が形成される。
【００３８】
【発明の効果】
上記のように、本発明に係る半導体素子は、従来のMOS FETの製造方法を適用しているので、ソース／ドレイン（S/D）領域の抵抗値を低くすることができる。また、ゲート形成工程におけるエッチング処理の際のプラズマにより、素子が損傷を受けることを防止することができるだけではなく、選択的酸化処理を採用しているので、ゲート電極の両側のエッジ部分が、その内側の部分より厚いゲート絶縁膜を形成することができる。そのため、しきい値電圧調節用イオン注入領域を形成するためのイオン注入では、S/D領域が重複することがない。したがって、最大電界値を低下させることができ、その結果、素子の接合電気容量が減少し、ホットキャリアに対する信頼性が向上する。
【００３９】
さらに、ゲート電極が多結晶シリコン層によりキャッピングされているので、金属ゲート電極の上部が露出することがなく、後続の工程において、金属ゲート電極が汚染される恐れがない。そのため、特性が安定した半導体素子（トランジスタ）を製造することができる。
【図面の簡単な説明】
【図１】従来の技術に係る半導体素子（トランジスタ）の製造 過程における素子の構造を示す断面図であり、（ａ）は素子分離膜、ダミーゲート電極及びソース／ドレイン領域が形成された段階、（ｂ）は半導体基板上に層間絶縁膜が形成された段階、（ｃ）はダミーゲート電極が取り除かれた段階、（ｄ）は金属ゲート電極が形成された段階における素子の構造を示す断面図である。
【図２】本発明の実施の形態に係る半導体素子（トランジスタ）の製造過程における各段階の素子の構造を示す断面図であり、ダミーゲート電極とその側面にスぺーサを形成した後、２次イオン注入を行い、さらに層間絶縁膜を形成するまでの各段階における素子の構造を示す断面図である。ここで、（ａ）は半導体基板上に、ゲート絶縁膜、第１多結晶シリコン層及びハードマスク層である窒化膜で構成されたダミーゲート電極が形成された段階、（ｂ）は半導体基板の上面に熱酸化膜が形成された段階、（ｃ）はダミーゲート電極の両側の半導体基板の表層部に低濃度の不純物領域が形成された段階、（ｄ）はさらに層間絶縁膜が形成された段階における素子の断面構造を示している。
【図２の２】本発明の実施の形態に係る半導体素子（トランジスタ）の製造過程における各段階の素子の構造を示す断面図で、図２に示した段階に引き続き、最終的なゲート電極を形成するまでの各段階における素子の構造を示す断面図である。ここで、（ｅ）は図２（ｄ）に示した段階に引き続く処理により、第１多結晶シリコン層が露出した開口部が形成され、３次イオン注入により、しきい値電圧調節用イオン注入領域が形成された段階、（ｆ）は第２多結晶シリコン層と開口部にタングステン層が形成された段階、（ｇ）はタングステン層の周りが第１多結晶シリコン層、第２多結晶シリコン層及び第３多結晶シリコン層でキャッピングされたゲート電極が形成された段階における素子の断面構造を示している。
【符号の説明】
１１、３１   半導体基板
１２、３２   素子分離膜
１３   酸化膜
１５   多結晶シリコン層
１６、３８   ダミーゲート電極
１７   ソース／ドレイン領域
１９、４７   層間絶縁膜
２０、４８   開口部
２１、３３   ゲート絶縁膜
２３   ゲート電極
３５   第１多結晶シリコン層
３７   ハードマスク層
３９   熱酸化膜
４１   低濃度の不純物領域
４３   絶縁膜スペーサ
４５   高濃度の不純物領域
４９   しきい値電圧調節用イオン注入領域
５１   第２多結晶シリコン層
５３   タングステン層
５５   第３多結晶シリコン層
【図１】
0004134720.tif 000002
【図２】
0004134720.tif 000003
0004134720.tif 000004