【手続補正書】
【提出日】平成20年4月11日(2008.4.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  メインワード線とサブワード線とを有する階層ワード線構造の半導体記憶装置であって、前記サブワード線は、前記メインワード線に対して複数本配置され、
アドレス信号に従って、前記メインワード線に対応して配置されるサブワード線のうちの１つのサブワード線を特定するサブデコードファースト信号を生成するデコード回路、
第１の電圧を動作電源電圧として受け、前記サブデコードファースト信号に従って第１のサブデコード信号を生成する第１の駆動回路、
第２の電圧を動作電源電圧として受け、前記サブデコードファースト信号に従って内部サブデコード信号を生成する第２の駆動回路、および
前記第２の電圧を動作電源電圧として受け、前記第１および第２の駆動回路の出力信号に従って前記第１のサブデコード信号と相補な第２のサブデコード信号を生成するゲート回路を備え、前記第１および第２のサブデコード信号に従って、１つのメインワード線に対応して配置される複数のサブワード線のうちの１つのサブワード線が指定される、半導体記憶装置。
【請求項２】  前記第１の電圧は、前記第２の電圧よりも高い電圧レベルである、請求項１記載の半導体記憶装置。
【請求項３】  前記ゲート回路は、前記第１のサブデコード信号と前記内部サブデコード信号の少なくとも一方が論理ハイレベルのとき論理ローレベルの信号を生成する、請求項１記載の半導体記憶装置。
【請求項４】  前記ゲート回路は、前記第１のサブデコード信号が論理ローレベルのときインバータとして動作する、請求項１記載の半導体記憶装置。
【請求項５】  前記第１のサブデコード信号は、選択時、対応のサブワード線上に伝達される、請求項１記載の半導体記憶装置。
【請求項６】  行列状に配列される複数のメモリセル、
各前記メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続される複数のサブワード線、
各々が所定数のサブワード線に対応して配置される複数のメインワード線、
第１のアドレス信号に従って、前記複数のメインワード線の１つを選択状態へ駆動するメインワード線選択回路、
第２のアドレス信号に従って、前記所定数のサブワード線のうちの１つのサブワード線を選択するためのサブデコードファースト信号を生成するサブデコード回路、および
前記サブデコードファースト信号に従って相補なサブデコード信号の対を生成するサブデコードドライブ回路を備え、前記サブデコードドライブ回路は、第１の電圧を動作電源電圧として受け、前記サブデコードファースト信号に従って第１のサブデコード信号を生成する第１の駆動回路と、第２の電圧を動作電源電圧として受け、前記サブデコードファースト信号に従って内部サブデコード信号を生成する第２の駆動回路と、前記第２の電圧を動作電源電圧として受け、前記第１および第２の駆動回路の出力信号に従って前記第１のサブデコード信号と相補な第２のサブデコード信号を生成するゲート回路を備え、前記第１および第２のサブデコード信号に従って所定数のサブワード線のうちの１つのサブワード線が指定され、さらに、
各前記サブワード線に対応して配置され、各々が対応のメインワード線上の信号と前記サブデコードドライブ回路からの相補なサブデコード信号とに従って対応のサブワード線を選択状態へ駆動するサブワードドライバを備える、半導体記憶装置。
【請求項７】  前記相補サブデコード信号の対は、前記所定数のサブワード線それぞれに対応して生成され、
各前記サブワードドライバは、
対応の第１のサブデコード信号を対応のメインワード線上の信号に従って対応のサブワード線上に伝達する第１のトランジスタと、
対応の第２のサブデコード信号に従って前記対応のサブワード線を非選択状態に駆動する第２のトランジスタと、
前記対応のメインワード線上の信号に従って、前記対応のサブワード線を非選択状態に駆動する第３のトランジスタとを備える、請求項６記載の半導体記憶装置。
【請求項８】  前記複数のメモリセルは、行方向に沿って複数のメモリブロックに分割され、
前記複数のサブワード線は、各前記メモリブロックにおいて各メモリセル行に対応して配置され、
前記サブデコードドライブ回路は、少なくとも前記複数のメモリブロックの隣接メモリブロックの間の領域に対応して配置される、請求項７記載の半導体記憶装置。
【請求項９】  前記相補サブデコード信号の対は、前記所定数のサブワード線それぞれに対応して生成され、
前記ゲート回路は、前記相補サブデコード信号対それぞれに対応して配置され、各々が対応の第１のサブデコード信号と対応の内部サブデコード信号とを受ける論理ゲートを含み、前記論理ゲートは、前記対応の第１のサブデコード信号および内部サブデコード信号がともに第１の論理レベルのときに対応の第２の内部サブデコード信号を第２の論理レベルとして該対応のサブワード線を非選択状態とする、請求項６記載の半導体記憶装置。
【請求項１０】  前記論理ゲートは、否定論理和回路である、請求項９記載の半導体記憶装置。
【請求項１１】  行列状に配列される複数のメモリセル、
各前記メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続される複数のサブワード線、
各々が所定数のサブワード線に対応して配置される複数のメインワード線、
第１のアドレス信号に従って、前記複数のメインワード線の１つを選択状態へ駆動するメインワード線選択回路、
第２のアドレス信号に従って、前記所定数のサブワード線のうちの１つのサブワード線を選択するためのサブデコードファースト信号を生成するサブデコード回路、および
前記サブデコードファースト信号に従って相補なサブデコード信号の対を生成するサブデコードドライブ回路を備え、前記サブデコードドライブ回路は、前記サブデコードファースト信号に従って第１のサブデコード信号を生成する第１の駆動回路と、前記サブデコードファースト信号に従って内部サブデコード信号を生成する第２の駆動回路と、前記第１および第２の駆動回路の出力信号に従って前記第１のサブデコード信号と相補な第２のサブデコード信号を生成するゲート回路とを備え、
前記第１および第２のサブデコード信号に従って前記所定数のサブワード線のうちの１つのサブワード線が指定され、さらに、
各前記サブワード線に対応して配置され、各々が対応のメインワード線上の信号と前記サブデコードドライブ回路からの相補なサブデコード信号とに従って対応のサブワード線を選択状態へ駆動するサブワードドライバを備え、
前記相補なサブデコード信号の対は、前記所定数のサブワード線それぞれに対応して生成され、
各前記サブワードドライバは、
対応の第１のサブデコード信号を対応のメインワード線上の信号に従って対応のサブワード線上に伝達する第１のトランジスタと、対応の第２のサブデコード信号に従って前記対応のサブワード線を非選択状態に駆動する第２のトランジスタと、前記対応のメインワード線上の信号に従って、前記対応のサブワード線を非選択状態に駆動する第３のトランジスタとを備える、半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
好ましくは、論理ゲートは、否定論理和回路である。
この発明の第３の観点に係る半導体記憶装置は、行列状に配列される複数のメモリセルと、各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続される複数のサブワード線と、各々が所定数のサブワード線に対応して配置される複数のメインワード線と、第１のアドレス信号に従って、複数のメインワード線の１つを選択状態へ駆動するメインワード線選択回路と、第２のアドレス信号に従って、所定数のサブワード線のうちの１つのサブワード線を選択するためのサブデコードファースト信号を生成するサブデコード回路と、サブデコードファースト信号に従って相補なサブデコード信号の対を生成するサブデコードドライブ回路を備える。このサブデコードドライブ回路は、サブデコードファースト信号に従って第１のサブデコード信号を生成する第１の駆動回路と、サブデコードファースト信号に従って内部サブデコード信号を生成する第２の駆動回路と、第１および第２の駆動回路の出力信号に従って第１のサブデコード信号と相補な第２のサブデコード信号を生成するゲート回路とを備える。これらの第１および第２のサブデコード信号に従って所定数のサブワード線のうちの１つのサブワード線が指定される。
この発明の第３の観点に係る半導体記憶装置は、さらに、各サブワード線に対応して配置され、各々が対応のメインワード線上の信号とサブデコードドライブ回路からの相補なサブデコード信号とに従って対応のサブワード線を選択状態へ駆動するサブワードドライバを備える。これらの相補なサブデコード信号の対は、所定数のサブワード線それぞれに対応して生成される。
各サブワードドライバは、対応の第１のサブデコード信号を対応のメインワード線上の信号に従って対応のサブワード線上に伝達する第１のトランジスタと、対応の第２のサブデコード信号に従って該対応のサブワード線を非選択状態に駆動する第２のトランジスタと、該対応のメインワード線上の信号に従って、対応のサブワード線を非選択状態に駆動する第３のトランジスタとを備える。
第１および第２の駆動回路の出力信号に従って第２のサブデコード信号を生成することにより、第１のサブデコード信号の変化に応答して、高速で第２のサブデコード信号を変化させることができ、これらの相補な第１および第２のサブデコード信号がともに対応のサブワードドライバに貫通電流を生じさせる状態となる期間を短くすることができ、応じて消費電流を低減することができる。また、確実に、選択サブワード線上に、所定の電圧レベルの信号を伝達することができ、確実に選択サブワード線を所定電圧レベルの選択状態へ駆動することができる。