(57)【特許請求の範囲】
【請求項１】
静電保護回路を有する半導体装置において、前記静電保護回路は、
半導体基板に形成されたｎ型ウェルと、
前記ｎ型ウェル内に形成されたｐ型ウェルと、
前記ｐ型ウェル内に形成されて、高レベル側電源端子と入出力端子との間に介在させたｎチャネルの第１のＭＩＳＦＥＴと、
前記ｐ型ウェル内に形成されて、前記入出力端子と低レベル側電源端子との間に介在させたｎチャネルの第２のＭＩＳＦＥＴと、
前記ｐ型ウェルの端部に近い位置で前記ｎ型ウェル内にｐ型エミッタが形成され、前記ｎ型ウェルをベース、前記ｐ型ウェルをコレクタとして構成され、ベースが前記高レベル側電源端子に接続された寄生バイポーラトランジスタと、
通常動作時以外は前記ｐ型ウェル並びに前記第１及び第２のＭＩＳＦＥＴのゲートをフローティングにする電位制御回路と
を有することを特徴とする半導体装置。
【請求項２】
静電保護回路を有する半導体装置において、前記静電保護回路は、
半導体基板に形成されたｎ型ウェルと、
前記ｎ型ウェル内に形成されたｐ型ウェルと、
前記ｐ型ウェル内に形成されて、高レベル側電源端子と入出力端子との間に介在させ、ゲート電極が低レベル側電源端子に接続されたｎチャネルの第１のＭＩＳＦＥＴと、
前記ｐ型ウェル内に形成されて、前記入出力端子と低レベル側電源端子との間に介在させ、ゲート電極が低レベル側電源端子に接続されたｎチャネルの第２のＭＩＳＦＥＴと、
前記ｐ型ウェルの端部に近い位置で前記ｎ型ウェル内にｐ型エミッタが形成され、前記ｎ型ウェルをベース、前記ｐ型ウェルをコレクタとして構成され、ベースが前記高レベル側電源端子に接続された寄生バイポーラトランジスタと、
通常動作時以外は前記ｐ型ウェルをフローティングにする電位制御回路と
を有することを特徴とする半導体装置。
【請求項３】
前記電位制御回路は、入力端子が前記高レベル側電源端子に接続されたＣＭＯＳインバータである
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ｐ型ウェルに配置された前記第１及び第２のＭＩＳＦＥＴの間に、前記ｐ型ウェルを前記電位制御回路の出力端子に接続するためのｐ型端子拡散層が配置され且つ、
前記第１及び第２のＭＩＳＦＥＴと前記ｐ型端子拡散層の間及び、前記第１及び第２のＭＩＳＦＥＴと前記ｐ型エミッタの間にそれぞれ、分離用ＭＩＳゲートが形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記ｐ型ウェルに配置された前記第１及び第２のＭＩＳＦＥＴの間に、前記ｐ型ウェルを前記電位制御回路の出力端子に接続するためのｐ型端子拡散層が配置され且つ、
前記第１及び第２のＭＩＳＦＥＴと前記ｐ型端子拡散層の間及び、前記第１及び第２のＭＩＳＦＥＴと前記ｐ型エミッタの間にそれぞれ、素子分離絶縁膜が埋め込まれている
ことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記ｎ型ウェル及びｐ型ウェルはそれぞれ、内部回路のｎ型ウェル及びｐ型ウェルと同時に形成されたものである
ことを特徴とする請求項１記載の半導体装置。
【請求項７】
前記ｐ型ウェルは、内部回路のｐ型ウェルと同時に形成されたものであり、前記ｎ型ウェルは、内部回路のｎ型ウェル形成と同時にイオン注入された層と追加のイオン注入による層とから構成されたものである
ことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、素子の微細化が進んだ半導体集積回路に適用して有用な静電放電（ＥＳＤ）保護回路に関する。
【０００２】
【従来の技術】
半導体集積回路に搭載されるＥＳＤ保護回路は、理想的には、内部回路トランジスタの一次ブレークダウン電圧より低い電圧で動作して、ＥＳＤ電流を流すことが要求される。その電圧の上限値は、内部回路のトランジスタの一次ブレークダウン電圧や保護回路のゲート絶縁膜破壊電圧により規定される。実際には内部回路でもある程度のＥＳＤ電流が流れるので、回路全体が破壊される前に、ＥＳＤ電流を流しきることが必要である。一方、ＥＳＤ回路は、電源電圧が印加された状態では、集積回路の保証最大電圧以下で動作しないことは勿論、出荷前のバーンイン試験でも動作しないことが必要である。バーンイン試験でＩ／Ｏ端子に与えられる電圧がＥＳＤ保護回路の動作電圧の下限値ということになる。
【０００３】
近年、素子の微細化と共に、ゲート絶縁膜の薄膜化が進み、ゲート破壊電圧の低下が著しい。一方、製品出荷前のバーンイン試験の電圧も素子の微細化と共に低下してはいるが、ゲート破壊電圧の低下の傾向に比べると緩い。その結果、ＥＳＤ保護回路の設計はますます難しくなっている。即ち、動作開始電圧の設定幅が狭くなり、動作開始のトリガとなる一次ブレークダウン電圧を低下させる技術が要求される他、ＥＳＤ電流を流しきるまでの電圧値を内部回路との関係で最適状態に調整することが求められている。そして、バーンイン試験時には、不良品を十分スクリーニングできるだけの大きな電圧がかけられるように、ＥＳＤ保護回路がバーンイン試験では動作しないように、何らかの手当をすることが求められる。
【０００４】
従来より、ゲートを接地したＮＭＯＳトランジスタによるＥＳＤ保護回路が広く知られている。この保護回路では、一次ブレークダウン電圧は、ドレイン接合のブレークダウン電圧（およそ９Ｖ〜１１Ｖ）で決まっており、内部回路のゲート絶縁膜の破壊電圧がその電圧値より高い場合には、保護回路として機能していた。しかし、素子の微細化が進み、ゲート絶縁膜の破壊電圧が低下していくと、一次ブレークダウン電圧をゲート絶縁膜破壊耐圧よりも下げる必要がある。これに対して従来、いくつかの対処法が提案されている。
【０００５】
１つは、ＮＭＯＳトランジスタが形成されるｐ型ウェルの濃度を高くして、ドレイン接合のアバランシェ降伏電圧を下げる方法である。この方法は、ＮＭＯＳトランジスタのドレイン接合部付近に特別にイオン注入を行ってｐ型ウェル濃度を高くすることで実現できる。２つ目の方法としては、ゲート長を短くすることで、パンチスルーを低電圧で起こし、一次ブレークダウン電圧を下げる方法である。この方法はゲート長のばらつきの管理が必要であるが、追加プロセスがなくコスト的に有利である。
【０００６】
しかし、これら二つの方法にはリーク電流増加という共通の問題がある。すなわち、一次ブレークダウン電圧を低下させていくと、リーク電流量が増大することである。ｐ型ウェル濃度を高くする方法では、接合部の電界が強くなるため、低い電圧値でも接合リーク電流が増える。一方、ゲート長を短くする方法でパンチスルーを起こすことは、サブスレッショルド電流を増やす方向なので、これもリーク電流を増やすことになる。
【０００７】
リーク電流を増やさず、一次ブレークダウン電圧を低下させるもう一つの方法は、ＮＭＯＳトランジスタが形成されるｐ型ウェルをフローティングにする方法である。この場合のゲート長は、リーク電流が流れない程度に長くすることが可能である。またこれにより、一次ブレークダウン電圧は、スナップバック電圧値に近くすることができる。
しかし、この方法でもおよそ５Ｖ以下に一次ブレークダウンを設定することは難しく、およそ５Ｖ以下で破壊するゲート酸化膜に対応することはできない。
【０００８】
その他、内部回路のうち外部とのインターフェース部だけ厚いゲート絶縁膜をもつトランジスタを用い、内部には薄いゲート絶縁膜をもつトランジスタを使用することで、ＥＳＤ試験で破壊しにくくする方法も提案されている。この場合、ＥＳＤ保護回路も厚いゲート絶縁膜を使用することができるため、特別に一次ブレークダウン電圧を５Ｖ以下に下げる必要がなくなる。しかしこの方法は、厚いゲート絶縁膜を使用するために、特別なゲート絶縁膜形成工程が必要となり、コストの面で不利となる。
【０００９】
【発明が解決しようとする課題】
以上のように、従来提案されているＥＳＤ保護回路は、素子の微細化に伴って一次ブレークダウン電圧を下げようとしても、リーク電流を増大させることなく一次ブレークダウン電圧を下げることは難しいという問題があった。また、内部回路に複数種のゲート絶縁膜を用いることで、ＥＳＤ保護回路の一次ブレークダウン電圧を下げずに対処する方法では、特別な工程が必要となるため、コスト高になるという問題があった。更に、一次ブレークダウン電圧を下げると、バーンイン試験時に不良品をスクリーニングするために必要な電圧がかけられないという問題があった。
【００１０】
この発明は、素子の微細化と低電圧化に対処可能なＥＳＤ保護回路を持つ半導体装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】
この発明の第１の態様にかかる半導体装置は、静電保護回路を有する半導体装置において、前記静電保護回路は、半導体基板に形成されたｎ型ウェルと、前記ｎ型ウェル内に形成されたｐ型ウェルと、前記ｐ型ウェル内に形成されて、高レベル側電源端子と入出力端子との間に介在させたｎチャネルの第１のＭＩＳＦＥＴと、前記ｐ型ウェル内に形成されて、前記入出力端子と低レベル側電源端子との間に介在させたｎチャネルの第２のＭＩＳＦＥＴと、前記ｐ型ウェルの端部に近い位置で前記ｎ型ウェル内にｐ型エミッタが形成され、前記ｎ型ウェルをベース、前記ｐ型ウェルをコレクタとして構成され、ベースが前記高レベル側電源端子に接続された寄生バイポーラトランジスタと、通常動作時以外は前記ｐ型ウェル並びに前記第１及び第２のＭＩＳＦＥＴのゲートをフローティングにする電位制御回路とを有することを特徴とする。
この発明の第２の態様にかかる半導体装置は、静電保護回路を有する半導体装置において、前記静電保護回路は、半導体基板に形成されたｎ型ウェルと、前記ｎ型ウェル内に形成されたｐ型ウェルと、前記ｐ型ウェル内に形成されて、高レベル側電源端子と入出力端子との間に介在させ、ゲート電極が低レベル側電源端子に接続されたｎチャネルの第１のＭＩＳＦＥＴと、前記ｐ型ウェル内に形成されて、前記入出力端子と低レベル側電源端子との間に介在させ、ゲート電極が低レベル側電源端子に接続されたｎチャネルの第２のＭＩＳＦＥＴと、前記ｐ型ウェルの端部に近い位置で前記ｎ型ウェル内にｐ型エミッタが形成され、前記ｎ型ウェルをベース、前記ｐ型ウェルをコレクタとして構成され、ベースが前記高レベル側電源端子に接続された寄生バイポーラトランジスタと、通常動作時以外は前記ｐ型ウェルをフローティングにする電位制御回路とを有することを特徴とする。
【００１２】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の一実施の形態の半導体集積回路における内部回路１とＥＳＤ保護回路２の構成図である。図２は、保護回路２のレイアウトを示し、図３は図２のＩ−Ｉ’断面構造を示している。
【００１３】
保護回路２は、ｐ型シリコン基板１１に形成されたｎ型ウェル１２内のｐ型ウェル１３内に形成された二つのｎチャネルＭＩＳＦＥＴ−ＭＴ１，ＭＴ２を保護素子として構成されている。ｐ型ウェル１３が形成された領域は、ＳＴＩによる素子分離絶縁膜１５により囲まれている。ｎ型ウェル１２とｐ型ウェル１３は、図４に示すように、内部回路１のｐチャネルＭＩＳＦＥＴ−ＭＴ１３，ＭＴ１４を形成するｎ型ウェル１２ａ、ｎチャネルＭＩＳＦＥＴ−ＭＴ１１，ＭＴ１２を形成するｐ型ウェル１３ａと同時に形成されたものである。
【００１４】
ｎ型ウェル１２とｐ型ウェル１３の深さに大きな差がない場合に、ｐ型ウェル１３を基板１１から確実に分離するために、ｐ型ウェル１３を覆う領域にこれより深く、低濃度のｎ-型ウェル１４を形成している。これは後に説明するように、この実施の形態では、保護回路２のｐ型ウェル１３を通常動作時以外はフローティングにする制御を行うためである。このｎ-型ウェル１４は、内部回路に必要とされる製造プロセスに対して、１回のイオン注入プロセスを追加することによって形成される。
【００１５】
データ入出力端子（Ｉ／Ｏ端子）５と高レベル側電源端子（Ｖｄｄ端子）３の間の間に設けられたｎチャネルＭＩＳＦＥＴ−ＭＴ１は、Ｉ／Ｏ端子５にサージ電圧が入ったときに、Ｖｄｄ端子３の間でサージ電流を流すためのものであり、ドレインがＶｄｄ端子３に、ソースがＩ／Ｏ端子５に接続されている。Ｉ／Ｏ端子５と低レベル側電源端子（Ｖｓｓ端子）４の間に設けられたｎチャネルＭＩＳＦＥＴ−ＭＴ２は、Ｉ／Ｏ端子５にサージ電圧が入ったときに、Ｖｓｓ端子４との間でサージ電流を流すためのもので、ドレインがＩ／Ｏ端子５に、ソースがＶｓｓ端子４に接続されている。
【００１６】
ＭＩＳＦＥＴ−ＭＴ１，ＭＴ２の共通のチャネルボディであるｐ型ウェル１３は、これを通常動作時はＶｓｓ端子４に接続し、それ以外はフローティングに保つという制御を行う電位制御回路６の出力端子Ｎに接続されている。ＭＩＳＦＥＴ−ＭＴ１，ＭＴ２のゲートＧ１，Ｇ２も同様に、電位制御回路６の出力端子Ｎに接続されている。
【００１７】
電位制御回路６は、ｐチャネルＭＩＳＦＥＴ−ＭＴ４とｎチャネルＭＩＳＦＥＴ−ＭＴ３により構成されるＣＭＯＳインバータである。インバータの入力端子である共通ゲートはＶｄｄ端子３に接続されている。従って、Ｖｄｄ端子３とＶｓｓ端子４の間に電源電圧が印加される通常の動作においては、ＭＩＳＦＥＴ−ＭＴ３がオンになり、出力端子ＮをＶｓｓに接地する。このとき、ｐ型ウェル１３及びＭＩＳＦＥＴ−ＭＴ１，ＭＴ２のゲートは接地される。Ｖｄｄ端子が接地又はオープンの状態では、出力端子Ｎがフローティングになり、ＭＩＳＦＥＴ−ＭＴ１，ＭＴ２のゲート及び共通のチャネルボディであるｐ型ウェル１３をフローティングに保つという動作が行われる。
【００１８】
図１に示すように、ＭＩＳＦＥＴ−ＭＴ１，ＭＴ２のチャネルボディとＩ／Ｏ端子５の間には、ベースがＶｄｄ端子３に接続された寄生バイポーラトランジスタ（ｐｎｐトランジスタ）ＢＴが入る。Ｒは、ｐ型ウェル１３の抵抗である。図１で等価回路的に示したトランジスタＢＴは、具体的には、図３に示すように、ｐ型ウェル１３の両端部をコレクタとし、この両端部に近接してｎ型ウェル１２内に形成されたｐ+型エミッタ２７，２８を備え、ｎ型ウェル１２をベースとして構成された二つのトランジスタＢＴ１，ＢＴ２を含む。
【００１９】
このトランジスタＢＴは、集積回路の通常動作時は、ベースに電源電圧Ｖｄｄが与えられてオフを保つ。Ｖｓｓ端子４を接地し、Ｉ／Ｏ端子５に負電圧を印加するＥＳＤ時にはＭＩＳＦＥＴ−ＭＴ１，ＭＴ２のチャネルボディ即ちｐ型ウェル１３に正孔を注入して、ＭＩＳＦＥＴ−ＭＴ２のブレークダウンを低下させるための基板電流注入回路として動作する。その詳細は後述する。
【００２０】
図２及び図３に示すように、ｐ型ウェル１３の両端部のｐｎ接合終端部には、ＭＩＳＦＥＴ−ＭＴ１のドレイン（ｎ+型層）２４と、ｎ型ウェル１２内に形成されたｐ+型エミッタ２７の間、及びＭＩＳＦＥＴ−ＭＴ２のソース（ｎ+型層）２１と、ｎ型ウェル１２内に形成されたｐ+型エミッタ２８の間にそれぞれまたがるように、ＭＯＳゲートＧ５，Ｇ６が形成されている。
【００２１】
これらのＭＯＳゲートＧ５，Ｇ６は、Ｖｓｓ端子４に接続されて、ドレイン２４とエミッタ２７の間、ソース２１とエミッタ２８の間の分離素子として用いられている。ｐ型ウェル１３やｎ型ウェル１２が浅く、例えばＳＴＩによる素子分離絶縁膜１５と同程度の深さであるとすると、ここに素子分離絶縁膜を埋め込んだ場合には、寄生バイポーラトランジスタＢＴ１，ＢＴ２が形成できないか、できたとしても電流増幅率の小さいものとなってしまう。更に、トランジスタのコンタクト抵抗を下げるために、拡散層等の表面にＴｉＳｉ２，ＣｏＳｉ２等を形成するサリサイドプロセスを使用した場合、ウェル分離のために何らかの素子分離領域が必要となる。通常素子分離にはＳＴＩが用いられるが、この実施の形態では、これらの箇所の分離素子としてＭＯＳゲートを用いる。これにより、工程数を増加させることなく、寄生トランジスタＢＴ１，ＢＴ２を形成し易くしている。
【００２２】
ｐ型ウェル１３の端子拡散層であるｐ+型層２５は、ｐ型ウェル１３内の中央部、ＭＩＳＦＥＴ−ＭＴ１，ＭＴ２の間に配置されているが、これとＭＩＳＦＥＴ−ＭＴ１のソース２３及びＭＩＳＦＥＴ−ＭＴ２のドレイン２２の間にも、分離素子としてＭＯＳゲートＧ３，Ｇ４が形成されている。
ｎ型ウェル１２は、Ｖｄｄ端子３に接続され、ｐ型シリコン基板１１は、Ｖｓｓ端子４に接続されている。
【００２３】
次に、この様に構成されたＥＳＤ保護回路２の特性を具体的に説明する。前述のように、ＥＳＤに対する内部回路１の保護動作は、ＭＩＳＦＥＴ−ＭＴ１，ＭＴ２により行われるが、その保護動作を、代表的なヒューマンボディモデル（ＨＢＭ）の４つのＥＳＤ試験動作で説明する。
【００２４】
［Ｖｓｓ端子を接地し、Ｉ／Ｏ端子に正電圧を印加するＥＳＤ試験］
この試験モードでは、ＭＩＳＦＥＴ−ＭＴ２のドレイン２２からｐ型ウェル１３を通り、ソース２１即ちＶｓｓ端子４にサージ電流を流すことにより、本体内部回路１の静電破壊を防ぐ。まず、ＭＩＳＦＥＴ−ＭＴ２の一次ブレークダウン電圧に影響を与えるゲート長の決め方について説明する。ＭＩＳＦＥＴ−ＭＴ２のゲート長は、製品のリーク電流仕様からおおよそ決めることができる。すなわち、製品のリーク電流仕様から、１ピンあたりのリーク電流量の上限値が決まるので、Ｉ／Ｏ端子５から流れる電流経路を調べ、各トランジスタのリーク電流の配分を決め、ＭＩＳＦＥＴ−ＭＴ２のゲート長とオフ電流Ｉｏｆｆの関係らゲート長の下限値（短い方の下限値）を決定する。このようにして最適化されたＭＩＳＦＥＴの一次ブレークダウン電圧は、しきい値のロールオフ特性に依存し、ゲート長の長いＭＩＳＦＥＴに比べ、同じかもしくは低い電圧値になることが知られている。
【００２５】
例えば、図５には、ｎチャネルＭＩＳＦＥＴのドレイン・ソース間のブレークダウン特性を示しているが、ＢＶ０が内部回路１のＭＩＳＦＥＴ（ゲート酸化膜厚３．５ｎｍ）の一次ブレークダウンであるとして、同じゲート酸化膜厚のままゲート長を短くすることにより、一次ブレークダウン電圧を、ＢＶ１＝５〜６Ｖ程度まで下げることができる。但し、これらのブレークダウン電圧ＢＶ０，ＢＶ１は、ゲート及びｐ型ウェルを接地した状態での特性として示している。
【００２６】
ＭＩＳＦＥＴ−ＭＴ２の一次ブレークダウン電圧を更に下げるため、この実施の形態のＥＳＤ保護回路では、３つの仕組みを設けている。その一つは、ＭＩＳＦＥＴ−ＭＴ２が形成されているｐ型ウェル１３を、電位制御回路６によりフローティングにすることである。Ｖｄｄ端子３がオープンであるこのＥＳＤ試験では、電位制御回路６のＣＭＯＳインバータは、出力端子Ｎがフローティングであり、従ってｐ型ウェル１３は、フローティングになる。
【００２７】
ＭＩＳＦＥＴ−ＭＴ２のドレインとｐ型ウェルのＰＮ接合に逆バイアスがあるレベル以上になると、アバランシェ電流が流れるようになる。この電流のうち、正孔は、ｐ型ウェル１３がフローティングであるとここに溜まり、電位が上昇して、ＭＩＳＦＥＴ−ＭＴ２に基板バイアスがかかる。これにより、ドレインからソースへ低い電圧値で電流が流れるようになり、一次ブレークダウン電圧が低下する。従って、ｐ型ウェル１３をフローティングにすることで、図５に示すように、一次ブレークダウン電圧ＢＶ２＝４．５Ｖ程度が得られる。但し、この特性は、ゲートが接地された状態のものとする。
【００２８】
２点目は、ＭＩＳＦＥＴ−ＭＴ２のゲートをも電位制御回路６によってフローティングにしていることである。ゲートをフローティングにすることで、ゲートの電位が持ち上がり易くなり、ゲート接地時の一次ブレークダウン電圧の上昇分をなくすことができる。これにより、図５に示すように、更に低い一次ブレークダウン電圧ＢＶ３＝４Ｖ程度を得ることができる。
【００２９】
３点目は、基板電流を強制注入する寄生バイポーラトランジスタＢＴが形成されていることである。Ｖｄｄ端子３に正の電源電圧が与えられた通常の動作条件では、ｐｎｐのバイポーラトランジスタＢＴはオフを保つが、Ｖｄｄ端子がオープンで、Ｉ／Ｏ端子５に正電圧が与えられたＥＳＤ試験では、バイポーラトランジスタＢＴ（具体的には、図３に示すＶｓｓ側、Ｖｄｄ側の二つのｐｎｐトランジスタＢＴ１，ＢＴ２）が動作する。即ちｐ+型エミッタ２７，２８とｎ型ウェル１２の接合が順バイアスになり、ｎ型ウェル１２，１４に正孔が注入される。注入された正孔は拡散電流として流れて、ｐ型ウェル１３に到達する。ｐ型ウェル１３に到達した電流はＭＩＳＦＥＴ−ＭＴ２のソース２１に流れ込むが、ｐ型ウェル１３の抵抗Ｒにより電圧降下を起こすと、これがｐ型ウェル１３の電位を上昇させ、ＭＩＳＦＥＴ−ＭＴ２のドレイン（ｎ+層）２２／ｐ型ウェル１３／ソース（ｎ+層）で構成される寄生ｎｐｎトランジスタもオンする。この作用が、先の１点目，２点目の作用と共に起こり、結局ブレークダウン電圧は、図５に示すように、ＢＶ４＝３Ｖ程度の低いものとなる。
【００３０】
［Ｖｓｓ端子を接地し、Ｉ／Ｏ端子に負電圧を印加するＥＳＤ試験］
この試験モードでは、Ｉ／Ｏ端子５とＶｓｓ端子４の間に、ＭＩＳＦＥＴ−ＭＴ２のドレイン２２−ｐ型ウェル１３間のｐｎ接合と、ｐ型ウェル１３に接続された電位制御回路６のＭＩＳＦＥＴ−ＭＴ３のドレイン２２−ｐ型ウェル１３間のｐｎ接合ダイオードが直列に入る。従って、Ｉ／Ｏ端子に入る負電圧が約−１．６Ｖになると、これらの二つのｐｎ接合ダイオードがオンになり、サージ電流を流すことができる。また、Ｉ／Ｏ端子５に負電圧が入ると、ＭＩＳＦＥＴ−ＭＴ２のドレイン２２／チャネルボディ／ソース２１の寄生ｎｐｎトランジスタもオンになり、この経路でもサージ電流を流す。
【００３１】
［Ｖｄｄ端子を接地し、Ｉ／Ｏ端子に正電圧を印加するＥＳＤ試験］
この場合には、Ｖｄｄ端子３によりｎ型ウェル１２が接地であるから、ｐ+型層２７とｎ型ウェル１２の間のｐｎ接合ダイオード、及びこれと並列に入るｐ+型層２８とｎ型ウェル１２の間のｐｎ接合ダイオードが順バイアスになる。言い換えれば、ベースが接地されたｐｎｐトランジスタＢＴ１，ＢＴ２のエミッタ・ベース間接合が順バイアスになる。これにより、約０．８Ｖでサージ電流を流すことができる。
【００３２】
［Ｖｄｄ端子を接地し、Ｉ／Ｏ端子に負電圧を印加するＥＳＤ試験］
この試験モードでは、ＭＩＳＦＥＴ−ＭＴ１のソース２３及びＭＩＳＦＥＴ−ＭＴ２のドレイン２２と、フローティングのｐ型ウェル１３の間のｐｎ接合が順バイアスになり、ｐ型ウェル１３に電子注入される。ＭＩＳＦＥＴ−ＭＴ１のドレイン２４は、ソース２３より高電位の接地電位であるから、ｐ型ウェル１３に注入された電位を捉えるコレクタとして動作する。即ち、ＭＩＳＦＥＴ−ＭＴ１のソース２３／チャネルボディ／ドレイン２４の寄生ｎｐｎトランジスタがオンして、サージ電流を流す。
【００３３】
以上のようにこの実施の形態のＥＳＤ保護回路では、ＥＳＤ時の一次ブレークダウン電圧を５Ｖ以下にして、内部回路及びＥＳＤ保護回路のゲート絶縁膜破壊を防止することができる。またこの実施の形態のＥＳＤ保護回路は、通常動作またはバーイン試験では、寄生バイポーラトランジスタＢＴのベース電位はＶｄｄに固定されるためオンすることはない。したがって、２つのＭＩＳＦＥＴ−ＭＴ１，ＭＴ２がバイポーラ動作に入ることはない。また、ｐ型ウェル１３は、通常動作またはバーイン試験の時、制御回路６のＭＩＳＦＥＴ−ＭＴ３により、Ｖｓｓに接地されるため、ラッチアップも起こりにくい。
【００３４】
この実施の形態のＥＳＤ保護回路のゲート幅Ｗは、ヒューマンボディモデル（ＨＢＭ）で流れる最大電流を参考に決めることができる。さらに、マシンモデル（ＭＭ）やチャージデバイスモデル（ＣＤＭ）は内部回路とＥＳＤ回路を結ぶ配線上に適当な抵抗を挿入することで、内部回路の破壊を防止することができる。また、バーンイン試験時は、電位制御回路が各電位を固定するので、ＥＳＤ保護のためのｎチャネルＭＩＳＦＥＴの一次ブレークダウン電圧がＢＶ４からＢＶ０へ上がり、バーンイン電圧値はＥＳＤ動作時の下限値である一次ブレークダウン電圧値に依存しなくなる。即ち、ＭＩＳＦＥＴのゲート絶縁膜破壊電圧に近い値まで下げることができる利点がある。従って、不良品のスクリーニングに対して有効に働く。
【００３５】
図６は、この発明の別の実施の形態によるＥＳＤ回路の構成を、図３に対応させて示している。先の実施の形態において、ｐ+型層２５と、ＭＩＳＦＥＴ−ＭＴ１，ＭＴ２の間の分離に用いたＭＩＳゲートＧ２，Ｇ３、同様にこれらのＭＩＳＦＥＴ−ＭＴ１，ＭＴ２とｐ+型層２７，２８の間の分離に用いたＭＩＳゲートＧ５，Ｇ６の部分を、この実施の形態ではＳＴＩによる素子分離絶縁膜１５により分離している。ｐ型ウェル１３に比べてｎ型ウェル１２が十分に深く、また素子分離絶縁膜１５がｎ型ウェル１２より十分浅い場合には、この様に素子分離絶縁膜１５を用いても、寄生バイポーラトランジスタＢＴ１，ＢＴ２の形成が可能である。
【００３６】
図７は更に他の実施の形態であり、これは図６の構成を基本として、ＭＩＳＦＥＴ−ＭＴ１，ＭＴ２のゲートを、電位制御回路６によりフローティング制御することなく、Ｖｓｓ端子４に接続したものである。Ｖｓｓ接地の場合の正電圧印加や、Ｖｄｄ接地の負電圧印加のＥＳＤ時に、寄生バイポーラトランジスタＢＴが、ｐ型ウェル１３に十分に電流注入を行うことができれば、特にゲートをフローティングにしなくても、小さいブレークダウンが実現できる。
【００３７】
【発明の効果】
以上述べたようにこの発明によれば、素子の微細化と低電圧化に対処可能なＥＳＤ保護回路を持つ半導体装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＥＳＤ回路の、Ｖｓｓ端子を接地しＩ／Ｏ端子に正電圧を印加するＥＳＤ試験の場合の等価回路構成を示す図である。
【図２】同ＥＳＤ回路のレイアウトを示す図である。
【図３】図２のＩ−Ｉ’断面図である。
【図４】内部回路のウェル構造を示す図である。
【図５】同実施の形態によるＥＳＤ回路のブレークダウン低下の特性を示す図である。
【図６】他の実施の形態によるＥＳＤ回路を図３に対応させて示す図である。
【図７】他の実施の形態によるＥＳＤ回路を図３に対応させて示す図である。
【符号の説明】
１…内部回路、２…ＥＳＤ保護回路、ＭＴ１，ＭＴ２…ｎチャネルＭＩＳＦＥＴ、３…Ｖｄｄ端子、４…Ｖｓｓ端子、５…Ｉ／Ｏ端子、６…電位制御回路、ＢＴ…寄生バイポーラトランジスタ、１１…ｐ型シリコン基板、１２…ｎ型ウェル、１３…ｐ型ウェル、１４…ｎ-型ウェル、１５…素子分離絶縁膜、２１，２３…ｎ+型ソース、２２，２４…ｎ+型ドレイン、２７，２８…ｐ+型エミッタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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