(57)【特許請求の範囲】
【請求項１】
第１可変遅延ラインを有し入力クロックに対して前記入力クロックの周期Ｔの１／２の時間遅延をもつ第１クロックを生成するとともに可変遅延制御信号を生成する第１遅延調節回路と、
前記入力クロックの位相を遅延させる第２可変遅延ライン、及び、前記第２可変遅延ラインの出力クロックの位相を前記可変遅延制御信号に応じて初期状態でＴ／２だけ時間遅延させる第３可変遅延ラインを含み、前記第２可変遅延ライン及び前記第３可変遅延ラインにより正常状態で前記入力クロックに対してＴ分の時間遅延をもつ第２クロックを内部クロックとして生成する第２遅延調節回路と、
を備えることを特徴とする内部クロック発生回路。
【請求項２】
前記入力クロックは外部から印加される外部クロックであることを特徴とする請求項１に記載の内部クロック発生回路。
【請求項３】
入力クロックに対して前記入力クロックの周期Ｔの１／２の時間遅延をもつ第１クロックを生成するとともに可変遅延制御信号を生成する第１遅延調節回路と、
前記可変遅延制御信号に応じて初期状態で前記入力クロックに対してＴ／２以上の時間遅延をもち、正常状態で前記入力クロックに対してＴ分の時間遅延をもつ第２クロックを内部クロックとして生成する第２遅延調節回路とを備え、
前記第１遅延調節回路は、
前記入力クロックを分周するデバイダと、
前記入力クロックのレベルを設定された内部レベルに合わせて変換する第１バッファと、
前記入力クロックの位相を印加される可変遅延制御信号に応じて遅延させる第１可変遅延ラインと、
前記第１可変遅延ラインの出力クロックのレベルを設定された内部レベルに合わせて変換する第２バッファと、
前記第２バッファの出力クロックを前記第１バッファの出力クロックに従ってラッチしてアップ／ダウンカウンティング制御信号として出力する位相比較器と、
前記アップ／ダウンカウンティング制御信号に応じて前記デバイダの出力クロックをカウンティングしてデジタルアップ／ダウンカウンティングデータを出力する第１カウンターと、
前記デジタルアップ／ダウンカウンティングデータをアナログ信号に変換して前記可変遅延制御信号を生成するＤＡ変換器と、
を備えることを特徴とする内部クロック発生回路。
【請求項４】
入力クロックに対して前記入力クロックの周期Ｔの１／２の時間遅延をもつ第１クロックを生成するとともに第１可変遅延制御信号を生成する第１遅延調節回路と、
前記第１可変遅延制御信号に応じて初期状態で前記入力クロックに対してＴ／２以上の時間遅延をもち、正常状態で前記入力クロックに対してＴ分の時間遅延をもつ第２クロックを内部クロックとして生成する第２遅延調節回路とを備え、
前記第２遅延調節回路は、
前記入力クロックのレベルを設定された内部レベルに合わせて変換する第３バッファと、
前記入力クロックの位相を印加される第２可変遅延制御信号に応じて遅延させる第２可変遅延ラインと、
前記第１遅延調節回路が有する第１可変遅延ラインと同一の構成を有し、前記第２可変遅延ラインの出力クロックの位相を印加される前記第１可変遅延制御信号に応じて遅延させる第３可変遅延ラインと、
前記第３可変遅延ラインの出力クロックのレベルを設定された内部レベルに合わせて変換する第４バッファと、
前記第４バッファの出力クロックを駆動するドライバと、
前記ドライバの出力クロックのレベルを設定された内部レベルに合わせて変換する第５バッファと、
前記第５バッファの出力クロックを前記第３バッファの出力クロックに従ってラッチしてアップ／ダウンカウンティング制御信号として出力する位相比較器と、
前記アップ／ダウンカウンティング制御信号に応じて前記デバイダの出力クロックをカウンティングしてデジタルアップ／ダウンカウンティングデータを出力する第２カウンタと、
前記デジタルアップ／ダウンカウンティングデータをアナログ信号に変換して前記第２可変遅延制御信号を生成するＤＡ変換器と、
を備えることを特徴とする内部クロック発生回路。
【請求項５】
前記第１、２遅延調節回路は、遅延ロックループで構成されていることを特徴とする請求項３または４に記載の内部クロック発生回路。
【請求項６】
入力クロックに対して前記入力クロックの周期Ｔの１／２の時間遅延をもつ第１クロックを生成し、可変遅延制御信号を生成する第１遅延調節回路と、
前記第１遅延調節回路の可変遅延制御信号に応じて初期状態で前記入力クロックに対してＴ／２以上の時間遅延をもち、正常状態で前記入力クロックに対してＴ分の時間遅延をもつ第２クロックを内部クロックとして生成する第２遅延調節回路とを備え、
前記入力クロックに対してＴ／４だけ時間遅延した内部クロックを発生するために、前記第２遅延調節回路に順次連結されたクオータ可変遅延ライン、バッファ及びドライバをさらに含むことを特徴とする内部クロック発生回路。
【請求項７】
第１可変遅延ラインを有する第１ＤＬＬ回路において入力クロックに対して前記入力クロックの周期Ｔの１／２の時間遅延をもつ第１クロック及び可変遅延制御信号を生成する段階と、
第２可変遅延ライン及び第３可変遅延ラインを有する第２ＤＬＬ回路において前記入力クロックの位相を前記第２可変遅延ラインによって遅延させ、その遅延させたクロック信号を前記可変制御信号に応じて前記第３可変遅延ラインで更に遅延させて内部クロックとしての第２クロックを生成する段階であって、初期状態では前記可変制御信号に応じて前記第３可変遅延ラインにおける遅延量を制御することにより前記入力クロックに対してＴ／２以上の時間遅延をもつ前記第２クロックを生成し、ロッキング状態では前記第２可変遅延ラインによる遅延量を制御するとともに前記可変制御信号に応じて前記第３可変遅延ラインにおける遅延量を制御することにより前記入力クロックに対してＴ分の時間遅延をもつ前記第２クロックを生成する段階と、
を有することを特徴とする内部クロック発生方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】
本発明は、半導体メモリ装置への応用に好適なクロック生成に係るもので、特に外部から供給される外部クロックの位相を調節して外部クロックに対して所定位相だけ遅延した内部クロックを生成する内部クロック発生方法及び内部クロック発生回路に関する。
【０００２】
【従来の技術】
典型的な電子的システム内では、中央処理装置(CPU)と半導体メモリ装置は信号バスにより互いに連結されている。そのような構成において、CPUはマスターとして動作し、半導体メモリ装置はスレーブとして動作し、マスターのCPUはスレーブの半導体メモリ装置へアドレス、コマンド、ライト用データなどのようなデータと、そのデータをサンプリングするために必要なクロックを伝送する。
【０００３】
信号バスを通して伝送される外部クロックは、データにアライン(aligned)されるか、またはセンタリング(centered)されたクロックである。スレーブは、外部クロックを受信してデータサンプリングに必要な内部クロックを生成する。このときに生成される内部クロックは、データをサンプリングするためにデータ・センタード・クロック（data  centered  clock）形態になるべきである。従って、外部クロックがデータ・アラインド・クロック(data aligned clock)である場合、絶対的な遅延またはこれに相当する遅延により外部クロックを遅延させて、データにセンタリングされた内部クロックを生成する。
【０００４】
つまり、外部クロックがデータにセンタリングされるかまたはアラインされた場合、スレーブは、データの有効なウィンドウに合うように調整された内部クロックを用いて、外部から印加されるデータをサンプリングする必要がある。ところが、データレート及びピン数の増加に伴って有効なデータのウィンドウは漸次小さくなり、データとクロックとの間でシステムにおけるパス(path)が互いに若干異なると、スレーブに印加されるクロックとデータのピン間におけるスキューが一層大きくなる。これは、１クロックサイクルに２個のデータをやりとりするDDR（ダブルデータレート）の方がSDR（シングルデータレート）よりも一層問題視される。
【０００５】
そこで、システムの設計者は、外部クロックの位相を意図的にタイム軸上で後ろにずらすかまたは前にずらすことができる回路をスレーブ側に採用することを望む。外部クロックのタイミングを意図的にタイム軸上で後ろにずらすか前にずらすことができる回路をスレーブ側に採用する場合、そのような回路にはタイミングコントロールのための制御信号が印加される必要がある。つまり、そのような回路は、印加された制御信号に従って外部クロックの位相を調節し、外部クロックに位相同期させた内部クロックを生成し、セットアップ/ホールドセンターリング機能が行われるようにする。
【０００６】
外部クロックをタイミングコントロールするため、単純に遅延ラインを通じてデータサンプリングのための内部クロックを得る場合、遅延時間をアップ／ダウンさせる際の単位遅延時間だけ付加的な遅延が発生して、回路のパフォーマンスが制限される。パフォーマンスの制限を防ぐために、一般的にはDLL（Delay  Locked  Loop）が前記回路内に備えられる。そのようなDLLに関する先行技術のうち一つが、1999年11月16日に日本で公開された特開平11-316618号公報に開示されている。前記先行技術は、外部クロック信号の位相を調整して所定の位相だけ遅延させた内部クロック信号を生成するために、互いに異なった精度の階層構造のDLL回路などを組み合わせて電源ノイズ及び電源ジッターのある場合にも回路の安定した動作を図っている。
【０００７】
クロックによる典型的なDLLにおいては、DLL回路の全体遅延は、通常はハーフ周期に対応する時間遅延に設定されるので、外部クロックと同期した内部クロックを発生させにくい。このようなことを添付の図面を参照して説明する。
【０００８】
図４aは、DLL回路の初期状態において位相検出器に印加される2つのクロック信号を示した図である。クロック1Aは外部から印加される入力クロックで、クロック1Bはクロック1AがDLL回路内の可変遅延ラインを過ぎた後のクロックである。初期状態で前記２つのクロック信号が図４bに示されるようにD-フリップフロップD1からなった位相検出器に印加されると、位相検出器D1はラッチ動作を行って出力端Qを通して出力ラインOUT1に論理ローレベル、即ち、“０”を出力する。この“０”は、前記可変遅延ラインの時間遅延を増加させる信号として作用して、クロック1Bの位相はタイム軸上で漸次後へシフトされる。即ち、出力“０”が維持される間は、クロック1Aとクロック1Bとの間の位相遅延は漸次大きくなる。位相遅延が継続して増加している途中においてクロック1Bが図４ｃのクロック1Dとなって、入力クロック1Aのハーフ周期(T/2)に対応する時間分の遅延が発生すると、位相検出器D1は図４ｄに示されるように、出力端Qを通して出力ラインOUT1に論理ハイレベル、即ち、“１”を出力する。この出力“１”は、前記可変遅延ラインの時間遅延を減少させる信号として作用する。従って、入力クロック1Aのハーフ周期T/2に対応する時間遅延よりも若干少なくなると、出力ラインOUT1には“０”が出力され、次いで“１”が出力される。つまり、図４ｃに示すように、正常状態、即ち、DLLがロッキングされた状態で位相検出器D1は“１”と“０”を交互に出力する。
【０００９】
上記のようにDLLは初期状態で可変遅延ラインの遅延を継続的に増加させている途中で２つの入力クロックが図４ｃのような位相差をもつ場合に位相ロッキング動作を行うことがわかる。ところが、図４ｃのタイミング関係をみると、可変遅延ラインを含んだDLLの全体タイム遅延は周期TでなくT/2となることがわかる。そこで、外部クロックに位相同期した内部クロックを得るためには別途の追加遅延ラインがさらに必要とされることがわかる。
【００１０】
【発明が解決しようとする課題】
以上のように典型的なDLLは、可変遅延ラインのほかに追加遅延ラインが必要とされ、外部クロックに位相を一致させた内部クロックをそのような追加的遅延ラインを通じて得なければならないため、内部クロックの生成タイムが相当に長く掛かる。
【００１１】
結果的に、従来は、最小化された遅延段をもちながら速い時間内に外部クロックに同期した内部クロックを得ることが難しいという問題点があった。
【００１２】
そこで、本発明の目的は、外部クロックに同期した内部クロックを発生する新規な内部クロック発生方法及び内部クロック発生回路を提供することにある。
【００１３】
本発明の第２の目的は、半導体メモリ装置に印加されるクロックとデータとの間にスキューがある場合においてもデータを正確にサンプリングすることができる内部クロックを生成する方法及び回路を提供することにある。
【００１４】
本発明の第３の目的は、最小化された遅延段を持ちながら速い時間内に外部クロックに同期した内部クロックを得ることができる内部クロック発生方法及びそれに従う内部クロック発生回路を提供するにある。
【００１５】
本発明の第４の目的は、遅延タイムがDLL内で入力クロックの周期だけコントロールされる内部クロック発生方法及び回路を提供するにある。
【００１６】
本発明の第５の目的は、DLL内の時間遅延ラインの構成を簡単にし、且つ入力クロックに対し90°だけシフトされたクロックと１周期だけ正確に遅延された内部クロックを速い時間内に生成することができる回路及び方法を提供するにある。
【００１７】
【課題を解決するための手段】
このような目的を達成するため、本発明による内部クロック発生回路は、入力クロックに対してT／２（ここで、Tは前記入力クロックの周期）の時間遅延をもつ第１クロックを生成し、可変遅延制御信号を生成する第１遅延調節回路と、前記第１遅延調節回路の可変遅延制御信号に応じて初期状態で前記入力クロックに対してT/2以上の時間遅延をもち、正常状態で前記入力クロックに対してT分の時間遅延をもつ第２クロックを内部クロックとして生成する第２遅延調節回路を具備することを特徴とする。
【００１８】
また、他の目的を達成するため、半導体メモリ装置のデータサンプリングクロックとして使用することができる内部クロックを生成する本発明の生成方法は、一つのDLLを通じて初期状態の時間遅延をT/2以上に設定しておき、他の一つのDLLを通じて正常状態で全体的な時間遅延を周期T分の時間遅延に対応させるように制御して、外部クロックに対して１周期だけ位相遅延した内部クロックを生成することを特徴とする。
【００１９】
このような構成によると、最小の遅延ラインをもち高速に外部入力クロックに対し正確に位相同期された内部クロックを生成することができる。従って、半導体メモリ装置に印可される外部クロックとデータ間にスキューのある場合にもデータを正確にサンプリングすることができるという利点がある。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態について図面を用いて詳しく説明する。図面において互いに同一乃至類似な構成要素には、説明及び理解の便意上、同一乃至類似な符号が付されている。
【００２１】
以下、本発明の一実施形態として、外部から供給する外部クロックの位相を調節して外部クロックに対して所定の位相だけ遅延させた内部クロックを生成する内部クロック発生方法及び内部クロック発生回路を例示的に説明する。
【００２２】
まず、図１a乃至図１ｄを参照して本発明の技術的原理を簡略に説明する。これらの図面は、本発明によるデュアルDLLにおける可変遅延ラインによる時間遅延を説明するためのものである。初期状態の時間遅延を図１aに示すようにT/2以上(T/2+△)に設定して、ロッキングされた正常状態でDLLの全体遅延を図１ｃのように周期Tだけのタイム遅延をもつようにすることが本発明の基本的技術思想である。
【００２３】
図１aは、DLL回路の初期状態で位相比較器に印加される2つのクロック信号を示した図である。クロック2Aは、外部から印加される入力クロックで、クロック2Bは入力クロック2AがDLL回路内の可変遅延ラインを過ぎた後のクロックである。初期状態で2つのクロック信号2A,2Bが図１ｂに示すようにD-フリップフロップD2からなった位相検出器に印加されると、位相検出器D1は出力端Qbを通して出力ラインOUT1に論理ローレベル、即ち、“０”を出力する。この“０”は前記可変遅延ラインの時間遅延を増加させる信号として作用して、クロック2Bの位相はタイム軸上で漸次後ろへシフトされる。即ち、出力“０”が維持される間は、クロック2Aとクロック2Bとの間の位相遅延は漸次大きくなるのである。位相遅延が継続して増加する途中にクロック2Bが図1cのクロック2Dとなって、入力クロック2Aの１周期Tに対応する時間分の遅延が発生すると、位相検出器D2は、図1ｄに示されるように出力端Qbを通して出力ラインOUT1に論理ハイレベル、即ち、“１”を出力する。出力“１”は、前記可変遅延ラインの時間遅延を減少させる信号として作用する。従って、前記入力クロックの周期Tに対応する時間遅延よりも若干少なくなると、出力ラインOUT1には“０”が出力され、次いで“１”が出力される。つまり、図１ｃに示すように正常状態、即ち、DLLがロッキングされた状態で位相検出器D2は“１”と“０”を交互に出力する。
【００２４】
上記のようにDLLは初期状態で可変遅延ラインの遅延を継続して増加させる途中で２つの入力クロックが図１ｃのような位相差をもつ場合、ロッキング動作を行うことがわかる。ここで、図１ｃのタイミング関係をみると、可変遅延ラインを含んだDLLの全体タイム遅延は周期Ｔに対応することがわかる。従って、外部クロックに位相同期した内部クロックを得るためには別途の追加遅延ラインを必要としないことがわかる。
【００２５】
このような技術的思想を具体化するため、本発明では、初期状態で時間遅延を図１aのようにT/2以上（T/2＋△）に設定するDLLと、外部の入力クロックに位相同期した内部クロックを発生するDLLがそれぞれ必要とされる。
【００２６】
図２は、本発明の一実施形態に従う、デュアルDLLを用いた内部クロック発生回路の細部ブロック図で、図３は図２の各部に示されるクロックの生成タイミング図である。まず、図２を参照すると、最小化された遅延ラインを持ちながら短時間内に入力クロックに位相同期した内部クロックを生成するため、初期状態でT/2以上の遅延をもつデジタルコントロールDLLの構成が図示されている。デジタルコントロールDLLは、第１遅延調節回路100と第２遅延調節回路200から構成される。第１遅延調節回路100は、入力クロックに対してT/2（ここで、Tは入力クロックECK(Ext.CK),ECKbの周期）分の時間遅延をもつ第１クロックCK1,CK1bを生成し、更に可変遅延制御信号VCON1を生成する。第２遅延調節回路200は、第１遅延調節回路100の可変遅延制御信号VCON1に応じて初期状態で入力クロックECK,ECKbに対してT/2以上の時間遅延をもち、正常状態で入力クロックECK,ECKbに対してT分の時間遅延をもつ第２クロックCK2を内部クロックとして生成する。
【００２７】
図面を参照してより具体的に説明すると、第１遅延調節回路１００は、外部クロックＥＣＫ，ＥＣＫｂ（ＥＣＫｂは、ＥＣＫの反転信号）のような入力クロックを分周するデバイダ１０２と、入力クロックＥＣＫ，ＥＣＫｂのレベルを設定された内部レベルに合うように変換する第１バッファー１０８と、入力クロックＥＣＫ，ＥＣＫｂの位相が印加される、遅延時間が制御信号ＶＣＯＮ１に応答して変化する第１可変遅延ライン１１４と、第１可変遅延ライン１１４の出力クロックのレベルを設定された内部レベルに合うように変換する第２バッファー１１２と、第２バッファ１１２の出力クロックを第１バッファ１０８の出力クロックに従ってラッチしてアップ／ダウンカウンティング制御信号として出力する位相比較器１１０と、アップ／ダウンカウンティング制御信号に応じてデバイダ１０２の出力クロックをカウンティングしてデジタルアップ／ダウンカウンティングデータを出力する第１カウンタ１０４と、デジタルアップ／ダウンカウンティングデータをアナログ信号に変換して可変遅延制御信号ＶＣＯＮ１を生成するＤＡ変換器１０６と、から構成される。
【００２８】
一方、第２遅延調節回路200は、入力クロックECK,ECKbのレベルを設定された内部レベルに合うように変換する第３バッファ214と、入力クロックECK,ECKbの位相を印加される第２可変遅延制御信号VCON2に応じて遅延させる第２可変遅延ライン202と、第１可変遅延ライン114と同一の構造を有し第２可変遅延ライン202の出力クロックの位相を印加される可変遅延制御信号VCON1に応じて遅延させる第３可変遅延ライン204と、第３可変遅延ライン204の出力クロックのレベルを設定された内部レベルに合うように変換する第４バッファ206と、第４バッファ206の出力クロックを駆動するドライバ208と、ドライバ208の出力クロックのレベルを設定された内部レベルに合うように変換する第５バッファ210と、第５バッファ210の出力クロックを第３バッファ214の出力クロックに従ってラッチしてアップ／ダウンカウンティング制御信号として出力する位相比較器212と、該アップ／ダウンカウンティング制御信号に応じてデバイダ102の出力クロックをカウンティングしてデジタルアップ／ダウンカウンティングデータを出力する第２カウンタ216と、該デジタルアップ／ダウンカウンティングデータをアナログ信号に変換して第２可変遅延制御信号VCON2を生成するDA変換器218と、から構成される。
【００２９】
図２において、第２遅延調節回路200に順に連結されたクオータ可変遅延ライン302、バッファ304、及びドライバ306は、入力クロックECKに対してT/4だけ時間遅延した内部クロックを発生するためのものである。即ち、ドライバ306の出力端OUT1の出力信号T/4CLKは入力クロックECKに対して90°だけ位相シフトしたクロックとなる。
【００３０】
ドライバ308は、第２遅延調節回路200内のドライバ208の時間遅延と同一の時間遅延をもち、この出力端OUT2を通して出力される出力信号iCKは、正常状態で入力クロックECKに対してTだけ時間遅延したクロックとなる。即ち、Tだけ時間遅延したクロックは、入力クロックECKと正確に位相が一致した内部クロックになる。
【００３１】
以下、図２及び図３を参照して外部入力クロックECK(Ext.CK)に対して１周期だけ時間遅延した（位相同期した）内部クロックを得ることを詳しく説明する。入力クロックとしての外部クロックECKが図３の波形Ext.CKのように印加されると、これは図２内のデバイダ102、バッファ108,214、第１可変遅延ライン114、第２可変202に印加される。この場合、図２の回路は初期状態であるので、第１可変遅延ライン114は入力クロックECKをT/2だけ遅延させるのではなく、一つの単位遅延時間（ここでは、T/2/6=T/12）だけ入力クロックECKを遅延させる。従って、バッファ108の出力クロックextとバッファ112の出力クロックintとの間の位相遅延（位相差）は、単位遅延時間と同程度になる。
【００３２】
これを理解の便意上、図４aのクロック1Aとクロック1Bのタイミング関係からみると、位相比較器110は、クロック端子（CK）でクロック1Aを受信し、データ入力端子（D）でクロック1Bを受信して出力端子（Q）で図４ｂのように"０"を出力する。よって、第１カウンタ104は、アップカウンティングを行って、例えば、8ビットのデジタル信号を出力する。このデジタル信号は、DAC106に印加されてアナログ電圧信号VCON1として出力される。このアナログ電圧信号VCON1が前記の可変遅延制御信号である。可変遅延制御信号VCON1により第１可変遅延ライン114は、入力クロックECKを2つの単位遅延時間（ここではT/6）だけ遅延させる。
【００３３】
このような動作を反復して、図４ｃのクロック1Cとクロック1Dのタイミング関係になると、第１可変遅延ライン114は、入力クロックECKを6つの単位遅延時間（ここではT/2）だけ入力クロックECKを遅延させる。この場合、第１遅延調節回路200内の位相比較器110は、図４ｄのような出力をもつので、DLLはロッキング状態になる。
【００３４】
一方、第２遅延調節回路200内の第３可変遅延ライン204は、第１可変遅延ライン114と同一の時間遅延をもっていて、可変遅延制御信号VCON1により第１可変遅延ライン114と同様に制御されるため、仮に第２可変遅延ライン202の時間遅延が最小であるとしても、バッファ206の出力クロックCK2は、入力クロックECKに比べT/2以上の時間遅延をもって出力される。つまり、第２遅延調節回路200は、初期状態の時間遅延として図１aのようにT/2以上（T/2+△）の時間遅延をもつのである。このような状態で第２遅延調節回路200の動作が図１a乃至図１dを通じて説明されたように始まる。
【００３５】
第２可変遅延ライン202はまだ初期動作状態であるため、入力クロックECKをT/2だけ遅延させずに、一つの単位遅延時間（ここではT/12）だけ遅延させる。よって、バッファ214の出力クロックext1とバッファ210の出力クロックint1間の位相遅延（位相差）は、単位遅延時間分になる。これを理解の便意上、図１aのクロック2Aとクロック2Bのタイミング関係からみると、位相比較器212は、クロック端子（CK）にクロック2Aを受信し、データ入力端子（D）にクロック2Bを受信して、出力端子（Qb）に図１ｂのように"０"を出力する。
【００３６】
よって、第２カウンター216はアップカウンティングを行って、例えば、８ビットのデジタル信号を出力する。このデジタル信号はDAC218に印加されてアナログ電圧信号VCON2として出力される。このアナログ電圧信号VCON2が前記の第２可変遅延制御信号である。第２可変遅延制御信号VCON2により第２可変遅延ライン202は、入力クロックECKを2つの単位遅延時間（ここではT/6）だけ遅延させる。このような動作を反復して、図１ｃのクロック2Cとクロック2Dのタイミング関係になるまで、第２可変遅延ライン202は、入力クロックECKを単位遅延時間ずつ継続的に増加させて遅延させる。
【００３７】
図１ｃのクロック2Cとクロック2Dのタイミング関係になる時点において、第２遅延調節回路200内の位相比較器212は、図１ｄのような出力をもつので、DLLはロッキング状態になる。つまり、バッファ206及びドライバ308の時間遅延と第２可変遅延ライン202の時間遅延とを合算してT/2になると、ドライバ308の出力ラインOUT2を通じて、位相が一致した内部クロックiCKが生成される。内部クロックiCKは、入力クロックECKに対して正確に１周期だけ時間遅延している。これは、図３において、波形inphaseCKとして示されている。
【００３８】
一方、クオータ遅延302とバッファ304及びドライバ306を順次通して出力されるクロックは、入力クロックECKの位相に対して正確に90°シフトされたクロックになる。これは、図３において、波形T/4CKとして示されている。
【００３９】
図２に図示されたように、デバイダ102は位相ロッキングの時間を適当にし、パワー消耗を減らすために1/6デバイダを使用した。しかし、仕様に応じてデバイダを除去するかまたは分周比を大きくすることができるのは当然のことである。また、上記の実施形態では、可変遅延ラインをすべて６段のアナログ遅延ラインで構成したが、これに対する様々な変更が可能である。本実施形態で用いられたドライバ306,308の時間遅延量は、図３に示したように遅延時間△に対応する。
【００４０】
上記のように、デュアルDLLを採用して初期状態で入力クロックに対してT/2以上の時間遅延をもち、正常状態で該入力クロックに対してT分の時間遅延をもつ第２クロックを内部クロックとして生成する本発明の実施形態によると、最小限の可変遅延ラインで、DLL内でより短時間に外部クロックに同期した内部クロック及び90°だけ位相遅延されたクロックが簡単に得られる。
【００４１】
上記の説明において、構成及び動作を図面を用いて限定的に説明したが、これは１例の提示に過ぎず、本発明の技術的思想を逸脱しない範囲内で様々な変更が可能なのは勿論のことである。例えば、例示した素子は、他の等価的回路素子または他の論理素子で置き換えることができる。
【００４２】
【発明の効果】
以上説明したように、本発明は、最小の遅延ラインをもち、且つ高速で外部クロックに対して正確に位相同期した内部クロックを生成することができるという効果がある。従って、例えば、半導体メモリ装置に印加される外部クロックとデータとの間にスキューがある場合においても、データを正確にサンプリングすることができる。
【図面の簡単な説明】
【図１ａ】、
【図１ｂ】、
【図１ｃ】、
【図１ｄ】本発明の好適な実施の形態としての、デュアルDLLにおける可変遅延ラインによるタイム遅延を説明するための図である。
【図２】本発明の好適な実施の形態としての、デュアルDLLを用いた内部クロック発生回路の細部ブロック図である。
【図３】図２の各部に示されるクロックの生成タイミング図である。
【図４ａ】、
【図４ｂ】、
【図４ｃ】、
【図４ｄ】通常のDLLにおける可変遅延ラインによるタイム遅延を説明するための図である。
【図１ａ】
0004084110.tif 000002
【図１ｂ】
0004084110.tif 000003
【図１ｃ】
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【図１ｄ】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
0004084110.tif 000010
【図４ｄ】
0004084110.tif 000011