(57)【特許請求の範囲】
【請求項１】
互いに独立した第１及び第２バスと、
上記第１バスに信号授受可能に接続され、撮像した画像に基づく画像関連信号を得る撮像部と、
上記第１バスに信号授受可能に接続され、データ領域部にデータを格納する記憶手段と、
上記第１バスに信号授受可能に接続され、上記第１バスを介して取得した上記画像関連信号に基づくデータ・パケットを構成し、上記記憶手段の上記データ領域部に上記第１のバスを介して上記データ・パケット構成のデータをパケットデータとして格納する演算処理手段と、
設定レジスタ及び送信用動作レジスタを有し、送信データをネットワークに送信する送信動作を行う送信手段と、
上記第１及び第２のバスに信号授受可能に接続される動作レジスタ書込み手段と、
上記第１及び第２のバスに信号授受可能に接続されるベースアドレス書込み手段と、
上記第１及び第２のバスに信号授受可能に接続されるパケット読出し手段と、
上記第１及び第２のバスに信号授受可能に接続される出力停止手段とを備え、
上記演算処理手段は、初期設定動作時に上記送信用動作レジスタ用のベースアドレスを上記第１バスに出力した後、上記ベースアドレス書込み手段を制御して、上記第１バス上の上記ベースアドレスを上記第２のバスを介して上記送信手段の上記設定レジスタに書き込ませるベースアドレス書込み動作を実行させ、
上記演算処理手段は、上記記憶手段に上記パケットデータが格納されている時、上記動作レジスタ書込み手段を制御して、送信準備の完了を示す送信準備完了情報を含む設定値を上記第２バスを介して上記送信手段の上記送信用動作レジスタに書き込ませる動作レジスタ書込み動作を実行させ、
上記送信手段は、送信時に上記パケット読出し手段を制御して、上記記憶手段に格納された上記パケットデータを上記第１及び上記第２バスを介して読出すデータ・パケット読出し動作を実行させた後、上記パケットデータを上記送信データとして上記送信動作を行い、
上記送信手段は、上記送信動作時に上記出力停止手段を制御して、上記演算処理手段の動作を停止させる演算処理手段動作の停止動作を実行させる、
撮像装置。
【請求項２】
上記ベースアドレス書込み手段が上記演算処理手段の制御下で行う上記ベースアドレス書込み動作は、
上記演算処理手段から第１のアドレス及び上記ベースアドレスからなるデータ及び書込みモード信号を上記第１バスを介して受けて、上記第１のアドレスが上記送信手段の上記設定レジスタに割り当てたアドレスに該当する場合、素子選択信号と、転送開始信号と、上記第１のアドレスを変換した第２のアドレスと、上記設定レジスタへの書込みを指示する命令信号とを上記送信手段に上記第２バスを介して出力し、次にホスト側準備完了信号と、上記ベースアドレスからなるデータと、データのイネーブル信号とを上記送信手段に上記第２バスを介して出力し、上記送信手段から出力される応答信号と、スレーブ側準備完了信号とを上記第２バスを介して受ける一連の動作を含む、
請求項１記載の撮像装置。
【請求項３】
上記動作レジスタ書込み手段が上記演算処理手段の制御下で行う上記動作レジスタ書込み動作は、
上記演算処理手段から第１のアドレス及び上記設定値からなるデータ及び書込みモード信号を上記第１バスを介して受けて、上記第１のアドレスが上記送信手段の上記送信用動作レジスタに割り当てたアドレスに該当する場合、転送開始信号と、上記第１のアドレスを変換した第２のアドレスと、メモリへの書込みを指示する命令信号とを上記送信手段に上記第２バスを介して出力し、次にホスト側準備完了信号と、上記設定値からなるデータと、データのイネーブル信号とを上記送信手段に上記第２バスを介して出力し、上記送信手段から出力される応答信号と、スレーブ側準備完了信号とを上記第２バスを介して受ける一連の動作を含む、
請求項１記載の撮像装置。
【請求項４】
上記パケット読出し手段が上記送信手段の制御下で行う上記データ・パケット読出し動作は、
上記送信手段から転送開始信号と、第２のアドレスと、メモリからの読出しを指示する命令信号とを上記第２バスを介して受けて、次にホスト側準備完了信号と、データのイネーブル信号とを上記第２バスを介して受けて、上記第２のアドレスを変換した第１のアドレスと、読出しモード信号とを上記記憶手段に上記第１バスを介して出力し、上記記憶手段から上記第１のアドレスに格納されているデータである上記パケットデータを上記第１バスを介して受けて、応答信号と、スレーブ側準備完了信号と、上記パケットデータとを上記送信手段に上記第２のバスを介して出力する一連の動作を含む、
請求項１記載の撮像装置。
【請求項５】
上記出力停止手段が上記送信手段の制御下で行う上記演算処理手段動作の停止動作は、
上記送信手段から上記演算処理手段の出力停止を要求する要求信号を上記第２バスを介して受けて、上記演算処理手段に停止信号を上記第１バスを介して出力し、上記演算処理手段から停止承諾信号を上記第１バスを介して受けて、上記送信手段に許可信号を上記第２バスを介して出力する一連の動作を含む、
請求項１記載の撮像装置。
【請求項６】
上記第１及び第２のバスに信号授受可能に接続される動作レジスタ読出し手段をさらに備え、
上記演算処理手段は、上記動作レジスタ読出し手段を制御して、上記送信手段の上記送信用動作レジスタに格納された上記設定値を上記第２バスを介して読み出す動作レジスタ読出し動作を実行させる、
請求項１ないし請求項５のうち、いずれか１項に記載の撮像装置。
【請求項７】
上記動作レジスタ読出し手段が上記演算処理手段の制御下で行う上記動作レジスタ読出し動作は、
上記演算処理手段から第１のアドレス及び読出しモード信号を上記第１バスを介して受けて、上記第１のアドレスが上記送信手段の上記送信用動作レジスタに割り当てたアドレスに該当する場合、転送開始信号と、上記第１のアドレスを変換した第２のアドレスと、メモリからの読出しを指示する命令信号とを上記送信手段に上記第２バスを介して出力し、次にホスト側準備完了信号と、データのイネーブル信号とを上記送信手段に上記第２バスを介して出力し、上記送信手段から出力される応答信号と、スレーブ側準備完了信号と、上記第２のアドレスに格納されているデータである上記設定値とを上記第２バスを介して受けて、上記設定値を上記演算処理手段へ上記第１バスを介して出力する一連の動作を含む、
請求項６記載の撮像装置。
【請求項８】
互いに独立した第１及び第２バスと、
上記第１バスに信号授受可能に接続され、撮像した画像に基づく画像関連信号を得る撮像部と、
上記第１バスに信号授受可能に接続され、データ領域部にデータを格納する記憶手段と、
上記第１バスに信号授受可能に接続され、上記第１バスを介して取得した上記画像関連信号に基づくデータ・パケットを構成し、上記記憶手段の上記データ領域部に上記第１のバスを介して上記データ・パケット構成のデータをパケットデータとして格納する演算処理手段と、
設定レジスタ及び送受信用動作レジスタを有し、送信データをネットワークに送信する送信動作及び上記ネットワークから受信データを受信する受信動作を行う送受信手段と、
上記第１及び第２のバスに信号授受可能に接続される動作レジスタ書込み手段と、
上記第１及び第２のバスに信号授受可能に接続される動作レジスタ読出し手段と、
上記第１及び第２のバスに信号授受可能に接続されるベースアドレス書込み手段と、
上記第１及び第２のバスに信号授受可能に接続されるパケット読出し手段と、
上記第１及び第２のバスに信号授受可能に接続されるパケット書込み手段と、
上記第１及び第２のバスに信号授受可能に接続される出力停止手段とを備え、
上記演算処理手段は、初期設定動作時に上記送受信用動作レジスタ用のベースアドレスを上記第１バスに出力した後、上記ベースアドレス書込み手段を制御して、上記第１バス上の上記ベースアドレスを上記第２のバスを介して上記送受信手段の上記設定レジスタに書き込ませるベースアドレス書込み動作を実行させ、
上記演算処理手段は、上記記憶手段に上記パケットデータが格納されている時、上記動作レジスタ書込み手段を制御して、送信準備の完了を示す送信準備完了情報を含む設定値を上記第２バスを介して上記送受信手段の上記送受信用動作レジスタに書き込ませる動作レジスタ書込み動作を実行させ、
上記演算処理手段は、上記動作レジスタ読出し手段を制御して、上記送受信手段の上記送受信用動作レジスタに格納された上記設定値を上記第２バスを介して読み出す動作レジスタ読出し動作を実行させ、
上記送受信手段は、送信時に上記パケット読出し手段を制御して、上記記憶手段に格納された上記パケットデータを上記第１及び上記第２バスを介して読出すデータ・パケット読出し動作を実行させた後、上記パケットデータを上記送信データとした上記送信動作を行い、
上記送受信手段は、受信時に上記パケット書込み手段を制御して、上記受信動作によって得た上記受信データを、上記第１及び上記第２バスを介して、上記パケットデータとして上記記憶手段に書込みデータ・パケット書込み動作を実行させ、
上記送受信手段は、上記送信動作時に上記出力停止手段を制御して、上記演算処理手段の動作を停止させる演算処理手段動作の停止動作を実行させる、
撮像装置。
【請求項９】
上記ベースアドレス書込み手段が上記演算処理手段の制御下で行う上記ベースアドレス書込み動作は、
上記演算処理手段から第１のアドレス及び上記ベースアドレスからなるデータ及び書込みモード信号を上記第１バスを介して受けて、上記第１のアドレスが上記送受信手段の上記設定レジスタに割り当てたアドレスに該当する場合、素子選択信号と、転送開始信号と、上記第１のアドレスを変換した第２のアドレスと、上記設定レジスタへの書込みを指示する命令信号とを上記送受信手段に上記第２バスを介して出力し、次にホスト側準備完了信号と、上記ベースアドレスからなるデータと、データのイネーブル信号とを上記送受信手段に上記第２バスを介して出力し、上記送受信手段から出力される応答信号と、スレーブ側準備完了信号を上記第２バスを介して受ける一連の動作を含む、
請求項８記載の撮像装置。
【請求項１０】
上記動作レジスタ書込み手段が上記演算処理手段の制御下で行う上記動作レジスタ書込み動作は、
上記演算処理手段から第１のアドレス及び上記設定値からなるデータ及び書込みモード信号を上記第１バスを介して受けて、上記第１のアドレスが上記送受信手段の上記送受信用動作レジスタに割り当てたアドレスに該当する場合、転送開始信号と、上記第１のアドレスを変換した第２のアドレスと、メモリへの書込みを指示する命令信号とを上記送受信手段に上記第２バスを介して出力し、次にホスト側準備完了信号と、上記設定値からなるデータと、データのイネーブル信号とを上記送受信手段に上記第２バスを介して出力し、上記送受信手段から出力される応答信号と、スレーブ側準備完了信号とを上記第２バスを介して受ける一連の動作を含む、
請求項８記載の撮像装置。
【請求項１１】
上記動作レジスタ読出し手段が上記演算処理手段の制御下で行う上記動作レジスタ読出し動作は、
上記演算処理手段から第１のアドレス及び読出しモード信号を上記第１バスを介して受けて、上記第１のアドレスが上記送受信手段の上記送受信用動作レジスタに割り当てたアドレスに該当する場合、転送開始信号と、上記第１のアドレスを変換した第２のアドレスと、メモリからの読出しを指示する命令信号とを上記送受信手段に上記第２バスを介して出力し、次にホスト側準備完了信号と、データのイネーブル信号とを上記送受信手段に上記第２バスを介して出力し、上記送受信手段から出力される応答信号と、スレーブ側準備完了信号と、上記第２のアドレスに格納されているデータである設定値とを上記第２バスを介して受けて、上記設定値を上記演算処理手段へ上記第１バスを介して出力する一連の動作を含む、
請求項８記載の撮像装置。
【請求項１２】
上記パケット読出し手段が上記送受信手段の制御下で行う上記データ・パケット読出し動作は、
上記送受信手段から転送開始信号と、第２のアドレスと、メモリからの読出しを指示する命令信号とを上記第２バスを介して受けて、次にホスト側準備完了信号と、データのイネーブル信号とを上記第２バスを介して受けて、上記第２のアドレスを変換した第１のアドレスと、読出しモード信号とを上記記憶手段に上記第１バスを介して出力し、上記記憶手段から上記第１のアドレスに格納されているデータである上記パケットデータを上記第１バスを介して受けて、応答信号と、スレーブ側準備完了信号と、上記パケットデータとを上記送受信手段に上記第２のバスを介して出力する一連の動作を含む、
請求項８記載の撮像装置。
【請求項１３】
上記パケット書込み手段が上記送受信手段の制御下で行う上記データ・パケット書込み動作は、
上記送受信手段から転送開始信号と、第２のアドレスと、メモリへの書込みを指示する命令信号とを上記第２バスを介して受けて、次にホスト側準備完了信号と、パケット構成の受信データと、上記受信データのイネーブル信号と上記第２バスを介して受けて、応答信号と、スレーブ側準備完了信号とを上記第２バスを介して上記送受信手段に出力し、次に上記第２のアドレスを変換した第１のアドレスと、上記受信データと、書込みモード信号とを上記第１バスを介して上記記憶手段に出力する一連の動作を含む、
請求項８記載の撮像装置。
【請求項１４】
上記出力停止手段が上記送受信手段の制御下で行う上記演算処理手段動作の停止動作は、
上記送受信手段から上記演算処理手段の出力停止を要求する要求信号を上記第２バスを介して受けて、上記演算処理手段に停止信号を上記第１バスを介して出力し、上記演算処理手段から停止承諾信号を上記第１バスを介して受けて、上記送受信手段に許可信号を上記第２バスを介して出力する一連の動作を含む、
請求項８記載の撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えば、画像データをネットワーク上に送信する機能を有する撮像装置に関する。
【０００２】
【従来の技術】
図１５は画像データをネットワーク上に送信する機能を有する従来の撮像装置の構成を示すブロック図である。同図において、バス２９上に圧縮回路２２、記憶回路２３、送受信回路２４及び演算処理回路２５が信号授受可能に接続されている。バス２９はアドレス用、データ用、制御信号用の信号線を有している。
【０００３】
撮像回路２１は、内部の撮像素子（図示せず）で撮像した画像に対し、雑音低減処理、自動利得制御、欠陥補正処理、色分離処理、色相調整、色利得調整、輝度利得調整、自動露光制御、自動白バランス制御、輪郭補正等の信号処理を所定信号処理条件で実行することにより得られる画像信号を圧縮回路２２に出力する。
【０００４】
圧縮回路２２は撮像回路２１から出力された画像信号を、例えばＪＰＥＧやＭＰＥＧのような画像圧縮規格に基づいて圧縮し、圧縮データを内部の出力バッファ（図示せず）に蓄える。
【０００５】
演算処理回路２５は、バス２９を介して圧縮回路２２の出力バッファから上記圧縮データを読出し、送信データとして記憶回路２３に格納する。演算処理回路２５は、記憶回路２３に格納した上記圧縮データ量が所定のデータ量に達したら、記憶回路２３の圧縮データを格納している領域の先頭アドレスをバス２９を介して送受信回路２４内の所定のレジスタ（図示せず）に書込む。なお、記憶回路２３は半導体メモリ等で構成され、演算処理回路２５はマイクロコントローラ等で構成される。
【０００６】
送受信回路２４はバス２９を介して記憶回路２３から上記圧縮データを読出し、例えばＥｔｈｅｒｎｅｔ（登録商標）のような伝送規格に基づいて入出力端子２８からＥｔｈｅｒｎｅｔパケット（データ）をネットワーク上に送信する。また、送受信回路２４は、入出力端子２８より得られる受信データをバス２９を介して記憶回路２３に記憶させるデータ受信機能も有する。
【０００７】
従来のデータ送信機能を有する撮像装置では、Ｅｔｈｅｒｎｅｔ（ＩＥＥＥ８０２．３）の１０ＢＡＳＥ−Ｔ規格にしか対応していなかった。Ｅｔｈｅｒｎｅｔの１０ＢＡＳＥ−Ｔ規格はデータ伝送速度が１０Ｍｂｉｔ／秒であるため、データ量の大きな画像を送信するのに非常に時間がかかっていた。例えば、水平方向画素が６４０画素、垂直方向画素が４８０画素、量子化ビット数が輝度情報、色情報各々８ｂｉｔの画像１枚のデータ量は、約５Ｍｂｉｔであるので、１秒間に２枚の画像しか伝送できない。
【０００８】
実際には、Ｅｔｈｅｒｎｅｔパケットには送信先アドレスや送信元アドレス等のヘッダ・データを付加する必要があるため、その分だけ少ないデータしか伝送できない。また、Ｅｔｈｅｒｎｅｔパケットでは、受信パケットから元の画像を再構成するために必要なデータは含まれておらず、例えばＴＣＰ／ＩＰ(Transmission Control Protocol / Internet Protocol)のような通信プロトコルを使ってデータを伝送した場合は、シーケンス番号や応答番号等のヘッダ・データを付加する必要があるため、さらに少ないデータしか伝送できない。
【０００９】
伝送した画像を動きが滑らかな動画像として表示するためには１秒間に３０枚の画像伝送が必要である。例えば、水平方向画素が６４０画素、垂直方向画素が４８０画素、量子化ビット数が輝度情報、色情報各々８ｂｉｔの画像３０枚のデータ量は、約１５０Ｍｂｉｔである。これを伝送するには画像圧縮を行いデータ量を、１０Ｍｂｉｔから通信プロトコルのヘッダ・データ量を除いたデータ量よりも減らす必要がある。例えば１／３０程度の画像圧縮を行うとデータ量は約５Ｍｂｉｔになる。しかしながら、１／３０程度の画像圧縮を行った場合、情報量の多い細かい画像などで、ぼけや歪みを含んだ伸長画像となってしまう。
【００１０】
Ｅｔｈｅｒｎｅｔ規格には、１０ＢＡＳＥ−Ｔ規格よりも高速なデータ伝送が可能な１００ＢＡＳＥ−ＴＸ規格も存在する。１００ＢＡＳＥ−ＴＸ規格はデータ伝送速度が１００Ｍｂｉｔ／秒であるため、１０ＢＡＳＥ−Ｔ規格より１０倍も多くのデータを伝送することが出来る。例えば、水平方向画素が６４０画素、垂直方向画素が４８０画素、量子化ビット数が輝度情報、色情報各々８ｂｉｔの画像３０枚のデータ量は、約１５０Ｍｂｉｔであるが、１００ＢＡＳＥ−ＴＸ規格なら、１０ＢＡＳＥ−Ｔ規格の時ほど圧縮しないでも済む。例えば１／３程度画像圧縮したらデータ量は約５０Ｍｂｉｔになるため、１００ＢＡＳＥ−ＴＸ規格に動画として支障無く伝送できる。また、１／３程度の画像圧縮では、画質にさほど影響を与えることはない。
【００１１】
従来の撮像装置を構成する送受信回路２４は、Ｅｔｈｅｒｎｅｔの１０ＢＡＳＥ−Ｔ規格に対応したネットワーク送受信制御用ワンチップ半導体集積回路から構成される。したがって、従来の撮像装置はデータ伝送速度が最大１０Ｍｂｉｔ／秒の伝送能力しかない。上記送受信回路２４は、演算処理回路２５との接続は、アドレス・バスとデータ・バス及び制御信号から成る汎用バスであるバス２９を介して行う。したがって演算処理回路２５は一般的なマイクロコントローラでも送受信回路２４とデータのやり取りは可能である。
【００１２】
一方、送受信回路２４となりうる、Ｅｔｈｅｒｎｅｔの１００ＢＡＳＥ−ＴＸ規格に対応したネットワーク送受信制御用ワンチップ半導体集積回路も存在するが、演算処理回路２５とのインタフェースはＰＣＩ(Peripheral Component Interconnect)で接続するようになっている。
【００１３】
現在ではＰＣＩは、パーソナル・コンピュータの事実上の標準バス規格である。したがって最近のパーソナル・コンピュータ用の拡張装置はＰＣＩバスに接続するためのＰＣＩインタフェースを有している。パーソナル・コンピュータからネットワークに接続するためのネットワーク拡張基板も、最近では全てのネットワーク拡張基板がＰＣＩインタフェースを有している。一般にネットワークに接続される機器で最も出荷台数あるいは販売台数の多い機器はパーソナル・コンピュータであるため、ネットワーク拡張基板に使用される最近のネットワーク送受信制御用半導体集積回路には、ＰＣＩインタフェースが内蔵されている。ＰＣＩでは、アドレスとデータを共通のバスでやり取りし、送受信用設定値を格納する動作レジスタのアドレスは別途コンフィグレーションレジスタを通じて設定する必要がある。
【００１４】
送受信回路２４に相当する回路として、ＰＣＩバス・インタフェースではなく汎用バス・インタフェースを有する１００ＢＡＳＥ−ＴＸ規格に対応したネットワーク送受信制御用半導体集積回路も一部存在する。しかし、開発時期が古く、用いられた半導体製造プロセスが旧世代のもので、チップサイズが大きいため１枚のウェハーからとれる個数が少なくなり高価であり、消費電力も大きい。さらに、大きなパッケージで基板実装面積を多くとるため撮像装置の小型化の障害となる。また、送信バッファや受信バッファといった、本来、送受信回路２４が内蔵すべきメモリを内蔵していないのでメモリを別途設ける必要があり、さらに高価で、消費電力も大きく、基板実装面積も大きくなる等の課題を有している。
【００１５】
最近のネットワーク送受信制御用半導体集積回路は、ＭＡＣ（Media Access Control）層用のコントローラ、物理層用のコントローラ、トランシーバ、バッファ・メモリを内蔵したワンチップの半導体集積回路が多く存在する。ワンチップ半導体集積回路には、消費電力が小さくなり、基板実装面積を小さく出来て小型化に有利である利点がある。また、部品点数が少ない事から故障する可能性も低くなり、組立工数が減ることから製品価格も低く出来る利点がある。１０ＢＡＳＥ−Ｔ規格に対応したネットワーク送受信制御用ワンチップ半導体集積回路は、汎用バス・インタフェースを内蔵しているが、最近、開発された１００ＢＡＳＥ−Ｔ規格に対応したネットワーク送受信制御用ワンチップ半導体集積回路は、ＰＣＩバス・インタフェースのみを内蔵しており、汎用バス・インタフェースは内蔵していない。
【００１６】
【発明が解決しようとする課題】
このように、図１５のように１つのバス２９を撮像処理部（撮像回路２１，圧縮回路２２，記憶回路２３，及び演算処理回路２５）と、送受信部（送受信回路２４）とが共有する構成の撮像装置としては、最大１０Ｍｂｉｔ／秒のデータ伝送速度しか実現できなかった。
【００１７】
その結果、１秒間に１枚程度の画像データしか伝送できないという問題点があった。また、動画像を実現する場合に、１秒間に３０枚分の画像データを伝送するために例えば１／３０程度の画像圧縮を行う必要があるため、ぼけや歪みを含んだ伸長画像となってしまうことになり、画像圧縮を行っても動画像としては不適なものしか伝送することができないという問題点があった。
【００１８】
この発明は上記問題点を解決するためになされたもので、撮像手段、記憶手段及び演算処理手段と送信手段とが互いに異なるインタフェース構成であっても、送信手段からデータ・パケットをネットワークに支障無く送信することができる撮像装置を得ることを目的とする。
【００１９】
【課題を解決するための手段】
この発明に係る請求項１記載の撮像装置は、互いに独立した第１及び第２バスと、上記第１バスに信号授受可能に接続され、撮像した画像に基づく画像関連信号を得る撮像部と、上記第１バスに信号授受可能に接続され、データ領域部にデータを格納する記憶手段と、上記第１バスに信号授受可能に接続され、上記第１バスを介して取得した上記画像関連信号に基づくデータ・パケットを構成し、上記記憶手段の上記データ領域部に上記第１のバスを介して上記データ・パケット構成のデータをパケットデータとして格納する演算処理手段と、設定レジスタ及び送信用動作レジスタを有し、送信データをネットワークに送信する送信動作を行う送信手段と、上記第１及び第２のバスに信号授受可能に接続される動作レジスタ書込み手段と、上記第１及び第２のバスに信号授受可能に接続されるベースアドレス書込み手段と、上記第１及び第２のバスに信号授受可能に接続されるパケット読出し手段と、上記第１及び第２のバスに信号授受可能に接続される出力停止手段とを備え、上記演算処理手段は、初期設定動作時に上記送信用動作レジスタ用のベースアドレスを上記第１バスに出力した後、上記ベースアドレス書込み手段を制御して、上記第１バス上の上記ベースアドレスを上記第２のバスを介して上記送信手段の上記設定レジスタに書き込ませるベースアドレス書込み動作を実行させ、上記演算処理手段は、上記記憶手段に上記パケットデータが格納されている時、上記動作レジスタ書込み手段を制御して、送信準備の完了を示す送信準備完了情報を含む設定値を上記第２バスを介して上記送信手段の上記送信用動作レジスタに書き込ませる動作レジスタ書込み動作を実行させ、上記送信手段は、送信時に上記パケット読出し手段を制御して、上記記憶手段に格納された上記パケットデータを上記第１及び上記第２バスを介して読出すデータ・パケット読出し動作を実行させた後、上記パケットデータを上記送信データとして上記送信動作を行い、上記送信手段は、上記送信動作時に上記出力停止手段を制御して、上記演算処理手段の動作を停止させる演算処理手段動作の停止動作を実行させる。
【００２０】
また、請求項２の発明は、請求項１記載の撮像装置であって、上記ベースアドレス書込み手段が上記演算処理手段の制御下で行う上記ベースアドレス書込み動作は、上記演算処理手段から第１のアドレス及び上記ベースアドレスからなるデータ及び書込みモード信号を上記第１バスを介して受けて、上記第１のアドレスが上記送信手段の上記設定レジスタに割り当てたアドレスに該当する場合、素子選択信号と、転送開始信号と、上記第１のアドレスを変換した第２のアドレスと、上記設定レジスタへの書込みを指示する命令信号とを上記送信手段に上記第２バスを介して出力し、次にホスト側準備完了信号と、上記ベースアドレスからなるデータと、データのイネーブル信号とを上記送信手段に上記第２バスを介して出力し、上記送信手段から出力される応答信号と、スレーブ側準備完了信号とを上記第２バスを介して受ける一連の動作を含む。
【００２１】
また、請求項３の発明は、請求項１記載の撮像装置であって、上記動作レジスタ書込み手段が上記演算処理手段の制御下で行う上記動作レジスタ書込み動作は、上記演算処理手段から第１のアドレス及び上記設定値からなるデータ及び書込みモード信号を上記第１バスを介して受けて、上記第１のアドレスが上記送信手段の上記送信用動作レジスタに割り当てたアドレスに該当する場合、転送開始信号と、上記第１のアドレスを変換した第２のアドレスと、メモリへの書込みを指示する命令信号とを上記送信手段に上記第２バスを介して出力し、次にホスト側準備完了信号と、上記設定値からなるデータと、データのイネーブル信号とを上記送信手段に上記第２バスを介して出力し、上記送信手段から出力される応答信号と、スレーブ側準備完了信号とを上記第２バスを介して受ける一連の動作を含む。
【００２２】
また、請求項４の発明は、請求項１記載の撮像装置であって、上記パケット読出し手段が上記送信手段の制御下で行う上記データ・パケット読出し動作は、上記送信手段から転送開始信号と、第２のアドレスと、メモリからの読出しを指示する命令信号とを上記第２バスを介して受けて、次にホスト側準備完了信号と、データのイネーブル信号とを上記第２バスを介して受けて、上記第２のアドレスを変換した第１のアドレスと、読出しモード信号とを上記記憶手段に上記第１バスを介して出力し、上記記憶手段から上記第１のアドレスに格納されているデータである上記パケットデータを上記第１バスを介して受けて、応答信号と、スレーブ側準備完了信号と、上記パケットデータとを上記送信手段に上記第２のバスを介して出力する一連の動作を含む。
【００２３】
また、請求項５の発明は、請求項１記載の撮像装置であって、上記出力停止手段が上記送信手段の制御下で行う上記演算処理手段動作の停止動作は、上記送信手段から上記演算処理手段の出力停止を要求する要求信号を上記第２バスを介して受けて、上記演算処理手段に停止信号を上記第１バスを介して出力し、上記演算処理手段から停止承諾信号を上記第１バスを介して受けて、上記送信手段に許可信号を上記第２バスを介して出力する一連の動作を含む。
【００２４】
この発明に係る請求項６記載の撮像装置は、請求項１ないし請求項５のうち、いずれか１項に記載の撮像装置であって、上記第１及び第２のバスに信号授受可能に接続される動作レジスタ読出し手段をさらに備え、上記演算処理手段は、上記動作レジスタ読出し手段を制御して、上記送信手段の上記送信用動作レジスタに格納された上記設定値を上記第２バスを介して読み出す動作レジスタ読出し動作を実行させる。
【００２５】
また、請求項７の発明は、請求項６記載の撮像装置であって、上記動作レジスタ読出し手段が上記演算処理手段の制御下で行う上記動作レジスタ読出し動作は、上記演算処理手段から第１のアドレス及び読出しモード信号を上記第１バスを介して受けて、上記第１のアドレスが上記送信手段の上記送信用動作レジスタに割り当てたアドレスに該当する場合、転送開始信号と、上記第１のアドレスを変換した第２のアドレスと、メモリからの読出しを指示する命令信号とを上記送信手段に上記第２バスを介して出力し、次にホスト側準備完了信号と、データのイネーブル信号とを上記送信手段に上記第２バスを介して出力し、上記送信手段から出力される応答信号と、スレーブ側準備完了信号と、上記第２のアドレスに格納されているデータである上記設定値とを上記第２バスを介して受けて、上記設定値を上記演算処理手段へ上記第１バスを介して出力する一連の動作を含む。
【００２６】
この発明に係る請求項８記載の撮像装置は、互いに独立した第１及び第２バスと、上記第１バスに信号授受可能に接続され、撮像した画像に基づく画像関連信号を得る撮像部と、上記第１バスに信号授受可能に接続され、データ領域部にデータを格納する記憶手段と、上記第１バスに信号授受可能に接続され、上記第１バスを介して取得した上記画像関連信号に基づくデータ・パケットを構成し、上記記憶手段の上記データ領域部に上記第１のバスを介して上記データ・パケット構成のデータをパケットデータとして格納する演算処理手段と、設定レジスタ及び送受信用動作レジスタを有し、送信データをネットワークに送信する送信動作及び上記ネットワークから受信データを受信する受信動作を行う送受信手段と、上記第１及び第２のバスに信号授受可能に接続される動作レジスタ書込み手段と、上記第１及び第２のバスに信号授受可能に接続される動作レジスタ読出し手段と、上記第１及び第２のバスに信号授受可能に接続されるベースアドレス書込み手段と、上記第１及び第２のバスに信号授受可能に接続されるパケット読出し手段と、上記第１及び第２のバスに信号授受可能に接続されるパケット書込み手段と、上記第１及び第２のバスに信号授受可能に接続される出力停止手段とを備え、上記演算処理手段は、初期設定動作時に上記送受信用動作レジスタ用のベースアドレスを上記第１バスに出力した後、上記ベースアドレス書込み手段を制御して、上記第１バス上の上記ベースアドレスを上記第２のバスを介して上記送受信手段の上記設定レジスタに書き込ませるベースアドレス書込み動作を実行させ、上記演算処理手段は、上記記憶手段に上記パケットデータが格納されている時、上記動作レジスタ書込み手段を制御して、送信準備の完了を示す送信準備完了情報を含む設定値を上記第２バスを介して上記送受信手段の上記送受信用動作レジスタに書き込ませる動作レジスタ書込み動作を実行させ、上記演算処理手段は、上記動作レジスタ読出し手段を制御して、上記送受信手段の上記送受信用動作レジスタに格納された上記設定値を上記第２バスを介して読み出す動作レジスタ読出し動作を実行させ、上記送受信手段は、送信時に上記パケット読出し手段を制御して、上記記憶手段に格納された上記パケットデータを上記第１及び上記第２バスを介して読出すデータ・パケット読出し動作を実行させた後、上記パケットデータを上記送信データとした上記送信動作を行い、上記送受信手段は、受信時に上記パケット書込み手段を制御して、上記受信動作によって得た上記受信データを、上記第１及び上記第２バスを介して、上記パケットデータとして上記記憶手段に書込みデータ・パケット書込み動作を実行させ、上記送受信手段は、上記送信動作時に上記出力停止手段を制御して、上記演算処理手段の動作を停止させる演算処理手段動作の停止動作を実行させる。
【００２７】
また、請求項９の発明は、請求項８記載の撮像装置であって、上記ベースアドレス書込み手段が上記演算処理手段の制御下で行う上記ベースアドレス書込み動作は、上記演算処理手段から第１のアドレス及び上記ベースアドレスからなるデータ及び書込みモード信号を上記第１バスを介して受けて、上記第１のアドレスが上記送受信手段の上記設定レジスタに割り当てたアドレスに該当する場合、素子選択信号と、転送開始信号と、上記第１のアドレスを変換した第２のアドレスと、上記設定レジスタへの書込みを指示する命令信号とを上記送受信手段に上記第２バスを介して出力し、次にホスト側準備完了信号と、上記ベースアドレスからなるデータと、データのイネーブル信号とを上記送受信手段に上記第２バスを介して出力し、上記送受信手段から出力される応答信号と、スレーブ側準備完了信号を上記第２バスを介して受ける一連の動作を含む。
【００２８】
また、請求項１０の発明は、請求項８記載の撮像装置であって、上記動作レジスタ書込み手段が上記演算処理手段の制御下で行う上記動作レジスタ書込み動作は、上記演算処理手段から第１のアドレス及び上記設定値からなるデータ及び書込みモード信号を上記第１バスを介して受けて、上記第１のアドレスが上記送受信手段の上記送受信用動作レジスタに割り当てたアドレスに該当する場合、転送開始信号と、上記第１のアドレスを変換した第２のアドレスと、メモリへの書込みを指示する命令信号とを上記送受信手段に上記第２バスを介して出力し、次にホスト側準備完了信号と、上記設定値からなるデータと、データのイネーブル信号とを上記送受信手段に上記第２バスを介して出力し、上記送受信手段から出力される応答信号と、スレーブ側準備完了信号とを上記第２バスを介して受ける一連の動作を含む。
【００２９】
また、請求項１１の発明は、請求項８記載の撮像装置であって、上記動作レジスタ読出し手段が上記演算処理手段の制御下で行う上記動作レジスタ読出し動作は、上記演算処理手段から第１のアドレス及び読出しモード信号を上記第１バスを介して受けて、上記第１のアドレスが上記送受信手段の上記送受信用動作レジスタに割り当てたアドレスに該当する場合、転送開始信号と、上記第１のアドレスを変換した第２のアドレスと、メモリからの読出しを指示する命令信号とを上記送受信手段に上記第２バスを介して出力し、次にホスト側準備完了信号と、データのイネーブル信号とを上記送受信手段に上記第２バスを介して出力し、上記送受信手段から出力される応答信号と、スレーブ側準備完了信号と、上記第２のアドレスに格納されているデータである設定値とを上記第２バスを介して受けて、上記設定値を上記演算処理手段へ上記第１バスを介して出力する一連の動作を含む。
【００３０】
また、請求項１２の発明は、請求項８記載の撮像装置であって、上記パケット読出し手段が上記送受信手段の制御下で行う上記データ・パケット読出し動作は、上記送受信手段から転送開始信号と、第２のアドレスと、メモリからの読出しを指示する命令信号とを上記第２バスを介して受けて、次にホスト側準備完了信号と、データのイネーブル信号とを上記第２バスを介して受けて、上記第２のアドレスを変換した第１のアドレスと、読出しモード信号とを上記記憶手段に上記第１バスを介して出力し、上記記憶手段から上記第１のアドレスに格納されているデータである上記パケットデータを上記第１バスを介して受けて、応答信号と、スレーブ側準備完了信号と、上記パケットデータとを上記送受信手段に上記第２のバスを介して出力する一連の動作を含む。
【００３１】
また、請求項１３の発明は、請求項８記載の撮像装置であって、上記パケット書込み手段が上記送受信手段の制御下で行う上記データ・パケット書込み動作は、上記送受信手段から転送開始信号と、第２のアドレスと、メモリへの書込みを指示する命令信号とを上記第２バスを介して受けて、次にホスト側準備完了信号と、パケット構成の受信データと、上記受信データのイネーブル信号と上記第２バスを介して受けて、応答信号と、スレーブ側準備完了信号とを上記第２バスを介して上記送受信手段に出力し、次に上記第２のアドレスを変換した第１のアドレスと、上記受信データと、書込みモード信号とを上記第１バスを介して上記記憶手段に出力する一連の動作を含む。
【００３２】
また、請求項１４の発明は、請求項８記載の撮像装置であって、上記出力停止手段が上記送受信手段の制御下で行う上記演算処理手段動作の停止動作は、上記送受信手段から上記演算処理手段の出力停止を要求する要求信号を上記第２バスを介して受けて、上記演算処理手段に停止信号を上記第１バスを介して出力し、上記演算処理手段から停止承諾信号を上記第１バスを介して受けて、上記送受信手段に許可信号を上記第２バスを介して出力する一連の動作を含む。
【００３４】
【発明の実施の形態】
＜実施の形態１＞
図１はこの発明の実施の形態１である撮像装置（半導体集積回路装置）の構成を示すブロック図である。同図に示すように、互いに独立した第１バス４，第２バス１２が設けられる。第１バス４はアドレス・バス、データ・バス、及び複数の制御信号からなり、第２バス１２はアドレス／データ共用バス、コマンド／バイトイネーブル共用バス、及び複数の制御信号線からなるＰＣＩバスである。
【００３５】
第１バス４側に撮像回路１、圧縮回路２、記憶回路３、演算処理回路５及び制御回路１６からなる撮像処理部（演算処理部）が設けられ、圧縮回路２、記憶回路３及び演算処理回路５それぞれは第１バス４に信号授受可能に接続され、制御回路１６は第１バス４から信号が受け取り可能に接続される。一方、第２バス１２側に送信回路１３及び出力端子１５を有する送信部が設けられ、送信回路１３は第２バス１２に信号授受可能に接続される。
【００３６】
そして、第１バス４，第２バス１２間にベースアドレス書込み回路６、動作レジスタ書込み回路７、出力停止回路９及びパケット読出し回路１０からなる中間処理部が設けられ、各回路６，７，９，１０それぞれは第１バス４及び第２バス１２の両者に信号授受可能に接続され、演算処理回路５あるいは送信回路１３の制御下で動作する。
【００３７】
撮像回路１は、撮像素子（図示せず）で撮像した画像に対し、雑音低減処理、自動利得制御、欠陥補正処理、色分離処理、色相調整、色利得調整、輝度利得調整、自動露光制御、自動白バランス制御、輪郭補正等の信号処理を所定の信号処理条件で実行して得られる画像信号を圧縮回路２に出力する。上記撮像回路１の各種信号処理において、画質の調整値や、自動白バランス制御の制御範囲等を含む上記所定の信号処理条件は、通常は予め決めた条件に設定されているが、演算処理回路５から第１バス４及び制御回路１６経由で上記所定の信号処理条件の内容を制御することもできる。
【００３８】
圧縮回路２は撮像回路１から出力された画像信号を、例えばＪＰＥＧやＭＰＥＧのような画像圧縮規格に基づいて圧縮し、圧縮データを内部の出力バッファ（図示せず）に蓄える。出力バッファのメモリ容量は、例えば５１２バイト程度で、圧縮データが演算処理回路５から読み出されるまでの一時記憶程度の容量しかない。演算処理回路５は圧縮回路２内の出力バッファから第１バス４を介して上記圧縮データを読出し、記憶回路３に格納する。
【００３９】
Ｅｔｈｅｒｎｅｔパケットのフレーム・フォーマットは、クロック同期のためのプリアンブル部に７オクテット（５６ビット）、フレーム開始部に１オクテット（８ビット）、送信先アドレス部に６オクテット（４８ビット）、送信元アドレス部に６オクテット（４８ビット）、データ長部に２オクテット（１６ビット）、データ領域部に４６オクテットから１５００オクテット、フレーム・チェック部に４オクテット（３２ビット）で構成される。ここで、１オクテットは８ビットである。
【００４０】
記憶回路３の中には、送信先アドレス部、送信元アドレス部、データ長部、データ領域部からなる１５１８オクテット単位の送信パケット格納領域（図示せず）を４個設ける。データ領域部が最小４６オクテットから最大１５００オクテットの範囲で設定した大きさによってきまるため、送信パケット格納領域の容量は最小６０オクテットから最大１５１４オクテットの範囲となる。
【００４１】
演算処理回路５は、撮像回路１及び圧縮回路２それぞれのレジスタの値を設定することによる撮像回路１及び圧縮回路２の所定の信号処理条件及び所定の圧縮処理条件の設定処理、圧縮回路２より得られる圧縮データの読出し、圧縮データに基づく第１バス４を介した記憶回路３への読出しデータの書込み処理等を含む演算処理を実行する。
【００４２】
さらに、演算処理回路５は、初期設定回路として機能するベースアドレス書込み回路６を用いた送信回路１３の初期設定、初期設定回路あるいは送信準備完了情報伝達回路として機能する動作レジスタ書込み回路７を用いた送信回路１３の動作レジスタの値設定等、中間処理部を制御して送信回路１３との信号授受を行う。
【００４３】
撮像回路１用の制御回路１６は、演算処理回路５の制御下で撮像回路１の所定の信号処理条件の設定制御を行う。
【００４４】
送信回路１３は、出力端子１５を介して送信データを外部に出力するデータ送信処理を行うとともに、出力停止回路９を用いた演算処理回路５の動作停止制御、パケット読出し回路１０を用いた記憶回路３からのパケット読出し制御等、中間処理部を制御して演算処理回路５あるいは記憶回路３との信号授受を行う。
【００４５】
図２は実施の形態１の撮像装置における演算処理回路５の動作を示すフローチャートである。以下、同図を参照して演算処理回路５の動作を説明する。
【００４６】
まず、ステップＳ１１において、演算処理回路５は、電源投入時に実行するレジスタ初期化動作を実行する。すなわち、撮像回路１及び圧縮回路２のレジスタ設定、送信回路１３のコンフィグレーション・レジスタ設定、及び送信回路１３の動作レジスタ設定を行う。以下、レジスタ初期化動作について詳述する。
【００４７】
演算処理回路５は、撮像回路１、圧縮回路２及び送信回路１３の動作の詳細を決めるレジスタに所定の設定値を書込む。例えば、圧縮回路２には、入力画像の水平画素数、垂直画素数、同期信号の極性、同期信号と有効画素の位置等の圧縮条件を設定する。また、例えばＪＰＥＧ圧縮の場合、ハフマンテーブルや量子化テーブル、スケール・ファクター等の圧縮条件を設定する。演算処理回路５は、圧縮回路２の圧縮条件設定用の各レジスタのアドレスを指定して対応するデータ（設定値）の書込みを行う。
【００４８】
次に、送信回路１３に対するレジスタ初期化動作について説明する。送信回路１３は、Ｅｔｈｅｒｎｅｔ１００ＢＡＳＥ−ＴＸ規格に対応し、最大１００Ｍｂｉｔ／秒でデータ伝送する機能を有している。また、送信回路１３のホスト・インタフェースはＰＣＩ（第２バス１２はＰＣＩバス）である。送信回路１３は、ホスト・インタフェースがＰＣＩのデバイスであるため、コンフィグレーション・レジスタにベースアドレスを設定しない限り、動作レジスタへの読み書きはできない。
【００４９】
まず、送信回路１３内のコンフィグレーション・レジスタへのベースアドレスの書込みについて説明する。演算処理回路５は、第１バス４のアドレス・バスに送信回路１３のコンフィグレーション・レジスタに割り当てたアドレスを、第１バス４のデータ・バスに初期設定データであるベースアドレスを出力する。
【００５０】
ベースアドレス書込み回路６は、演算処理回路５の制御下で動作し、送信回路１３のコンフィグレーション・レジスタに割り当てたアドレスを解釈し、第２バス１２を介して送信回路１３のコンフィグレーション・レジスタにベースアドレスを書込む。
【００５１】
図３は送信回路１３に対するコンフィグレーション・レジスタ設定動作を示すタイミング図である。なお、このコンフィグレーション・レジスタ設定動作は、主として演算処理回路５の制御下で動作するベースアドレス書込み回路６によって行われる。
【００５２】
同図を参照して、クロックＣＬＫの１番目の立ち上がりで、演算処理回路５は、第１バス４のアドレス・バスＡＤ１上に送信回路１３のコンフィグレーション・レジスタに割り当てたアドレスを、第１バス４のデータ・バスＤＴ１上にベースアドレスを、読出し動作か書込み動作かを指示するモード信号ＭＤ（第１バス４上に存在）には書込み動作を指示するＬｏｗ状態（“Ｌ”）を出力する。
【００５３】
クロックＣＬＫの２番目の立ち上がりで、ベースアドレス書込み回路６は、第１バス４のアドレス・バスＡＤ１から送信回路１３のコンフィグレーション・レジスタに割り当てたアドレスを、第１バス４のデータ・バスＤＴ１からベースアドレスを受け取る。
【００５４】
クロックＣＬＫの３番目の立ち上がりで、ベースアドレス書込み回路６は、送信回路１３のコンフィグレーション・レジスタに割り当てたアドレスを解釈して、第２バス１２上に存在する、送信回路１３に対応した素子選択信号ＳＴを有意（“Ｈ”）とする。さらに、第２のバス１２のアドレス／データ共用バスＡＤ２／ＤＴ２上に、コンフィグレーション・レジスタに割り当てたアドレスを３２ｂｉｔ幅に変換したアドレスを出力し、同時に第２のバス１２のコマンド／バイトイネーブル共用バスＣＭ／ＢＥ上に、コンフィグレーション・レジスタへの書込みを指示するコマンドを出力して、第２のバス１２上の転送開始信号ＴＳを有意（“Ｌ”）とする。
【００５５】
クロックＣＬＫの４番目の立ち上がりで、ベースアドレス書込み回路６は、第２のバス１２のアドレス／データ共用バスＡＤ２／ＤＴ２上にベースアドレスを示すデータを出力し、同時に第２のバス１２のコマンド／バイトイネーブル共用バスＣＭ／ＢＥ上に、３２ｂｉｔのアドレス／データ共用バスのうち有効なデータをバイト単位で指定するバイトイネーブルＢＥを出力して、第２のバス１２のホスト側準備完了信号ＨＰＳを有意（“Ｌ”）とする。ベースアドレスは３２ｂｉｔデータなので、バイトイネーブルＢＥは４バイト共に有意とする。
【００５６】
クロックＣＬＫの５番目の立ち上がりで、送信回路１３は、クロックの３番目の立ち上がりで素子選択信号ＳＴが有意となって、アドレスがコンフィグレーション・レジスタに割り当てたアドレスを指していることを解釈できたので、応答信号ＲＰを有意（“Ｌ”）とする。
【００５７】
クロックＣＬＫの６番目の立ち上がりで、送信回路１３は、データを受け取る準備が出来たので、スレーブ側準備完了信号ＳＰＳを有意とし、ベースアドレスをコンフィグレーション・レジスタの所定のアドレスに書込む。送信回路１３のコンフィグレーション・レジスタにベースアドレスが書き込まれると、送信回路１３の動作レジスタへの書き込みが可能となる。送信回路１３の動作レジスタのアドレスは、動作レジスタの各設定項目の番地を示すオフセット番地にベースアドレスを加えた番地で指定できる。以上で送信回路１３に対するコンフィグレーション・レジスタ設定処理を完了する。
【００５８】
次に、送信回路１３の動作レジスタへの各設定値の書込みについて説明する。動作レジスタには、ネットワークに接続する機器各々に唯一割り当てられているＥｔｈｅｒｎｅｔアドレス、記憶回路３と送信回路１３の内蔵バッファ間でのパケット・データの転送タイミングや転送容量等の設定、ネットワークとの接続規格等を設定する。
【００５９】
演算処理回路５は、第１バス４のアドレス・バスＡＤ１上に送信回路１３の動作レジスタに割り当てたアドレスを、第１バス４のデータ・バスＤＴ１に当該アドレスに対応した設定値（初期設定データ）を出力する。初期設定回路として機能する動作レジスタ書込み回路７は、送信回路１３の動作レジスタに割り当てたアドレスを解釈して、送信回路１３の動作レジスタに対して、当該アドレスに対応した設定値を書込む。送信回路１３の動作レジスタのアドレスは、動作レジスタの各設定項目の番地を示すオフセット番地に、ベースアドレス書込み回路６によってコンフィグレーション・レジスタに書き込まれたベースアドレスを加えたものである。
【００６０】
図４は送信回路１３に対する動作レジスタ設定動作を示すタイミング図である。なお、動作レジスタ設定動作は、主として演算処理回路５の制御下で動作する動作レジスタ書込み回路７によって行われる。
【００６１】
同図を参照して、クロックＣＬＫの１番目の立ち上がりで、演算処理回路５は、第１バス４のアドレス・バスＡＤ１上に送信回路１３の動作レジスタに割り当てたアドレスを、第１バス４のデータ・バスＤＴ１上に当該アドレスに対応した設定値を、読出し動作か書込み動作かを指示するモード信号ＭＤには書込み動作を指示するＬｏｗ状態を出力する。
【００６２】
クロックＣＬＫの２番目の立ち上がりで、動作レジスタ書込み回路７は、第１バス４のアドレス・バスＡＤ１から送信回路１３の動作レジスタに割り当てたアドレスを、第１バス４のデータ・バスＤＴ１から当該アドレスに対応した設定値を受け取る。
【００６３】
クロックＣＬＫの３番目の立ち上がりで、動作レジスタ書込み回路７は、送信回路１３の動作レジスタに割り当てたアドレスを解釈して、第２バス１２のアドレス／データ共用バスＡＤ２／ＤＴ２上に、動作レジスタに割り当てたアドレスを３２ｂｉｔ幅に変換したアドレスを出力し、同時に第２バス１２のコマンド／バイトイネーブル共用バスＣＭ／ＢＥ上に、動作レジスタへの書込みを指示するコマンドを出力して、第２バス１２上の転送開始信号ＴＳを有意（“Ｌ”）とする。
【００６４】
クロックＣＬＫの４番目の立ち上がりで、動作レジスタ書込み回路７は、第２バス１２のアドレス／データ共用バスＡＤ２／ＤＴ２上に当該アドレスに対応した設定値を出力し、同時に第２バス１２のコマンド／バイトイネーブル共用バスＣＭ／ＢＥ上に、３２ｂｉｔのアドレス／データ共用バスＡＤ２／ＤＴ２のうち有効なデータをバイト単位で指定するバイトイネーブルＢＥを出力して、第２バス１２のホスト側準備完了信号ＨＰＳを有意（“Ｌ”）とする。例えば設定値が１６ｂｉｔデータの場合、バイトイネーブルＢＥは対応するバイト位置２バイトを有意とする。
【００６５】
クロックＣＬＫの５番目の立ち上がりで、送信回路１３は、アドレスが動作レジスタに割り当てたアドレスを指していることを解釈できたので、応答信号ＲＰを有意とする。
【００６６】
クロックＣＬＫの６番目の立ち上がりで、送信回路１３は、データを受け取る準備が出来たので、スレーブ側準備完了信号ＳＰＳを有意とし、当該アドレスに対応した設定値を動作レジスタの所定のアドレスに書込む。以上で、送信回路１３の動作レジスタ設定処理が終了する。
【００６７】
図２に戻って、ステップＳ１２において、演算処理回路５はパケット準備動作を実行する。すなわち、記憶回路３に対して送信元アドレス、送信先アドレス及びデータ長を書込む動作を実行する。以下、パケット準備動作について詳述する。
【００６８】
演算処理回路５は記憶回路３の各送信パケット格納領域に送信元アドレス及びデータ長を書込む。ネットワークに接続する機器各々には唯一のＥｔｈｅｒｎｅｔアドレスが割り当てられている。送信先アドレス及び送信元アドレスは、各々の機器のＥｔｈｅｒｎｅｔアドレスである。そして、撮像画像を伝送する機器が決定した時に、演算処理回路５は記憶回路３の各送信パケット格納領域に送信先アドレスを書込む。
【００６９】
次に、ステップＳ１３において、演算処理回路５は、撮像回路１による撮像が開始したら、圧縮回路２から圧縮データを読みだし、送信データとして記憶回路３の送信パケット格納領域内のデータ領域部に書込む。この際、データの授受は、第１バス４を経由して行う。例えば、第１バス４のデータ・バスＤＴ１の幅が１６ｂｉｔバス幅で、送信パケット格納領域のデータ領域部の大きさを１００オクテットとした時、演算処理回路５は圧縮回路２から圧縮データを読み出して、記憶回路３のデータ領域部に書込む動作を５０回行う。
【００７０】
続いて、ステップＳ１４において、記憶回路３のデータ領域部へデータ書込みを完了した後、演算処理回路５は、送信準備完了情報伝達回路として機能する動作レジスタ書込み回路７を制御することにより、第１バス４、動作レジスタ書込み回路７及び第２バス１２を経由して、送信回路１３の動作レジスタの当該アドレスにパケットの送信データが準備できたこと示す情報を書き込む。以下、ステップＳ１４の詳細な動作を図４を参照して説明する。
【００７１】
クロックＣＬＫの１番目の立ち上がりで、演算処理回路５は、第１バス４のアドレス・バスＡＤ１に送信回路１３のパケット準備完了の有無を設定するための動作レジスタのアドレスを、第１バス４のデータ・バスＤＴ１に当該アドレスに対応したパケット準備完了を示す設定値（送信準備完了情報）を、読出し動作か書込み動作かを指示するモード信号ＭＤには書込み動作を指示するＬｏｗ状態を出力する。
【００７２】
クロックＣＬＫの２番目の立ち上がりで、動作レジスタ書込み回路７は、第１バス４のアドレス・バスＡＤ１から送信回路１３のパケット準備完了の有無を設定するための動作レジスタに割り当てたアドレスを、第１バス４のデータ・バスＤＴ１から当該アドレスに対応した設定値を受け取る。
【００７３】
クロックＣＬＫの３番目の立ち上がりで、動作レジスタ書込み回路７は、第２バス１２のアドレス／データ共用バスＡＤ２／ＤＴ２上に、送信回路１３のパケット準備完了設定用の動作レジスタのアドレスを３２ｂｉｔ幅に変換したアドレスを出力し、同時に第２バス１２のコマンド／バイトイネーブル共用バスＣＭ／ＢＥに、動作レジスタへの書込みを指示するコマンドを出力して、第２バス１２の転送開始信号ＴＳを有意（“Ｌ”）とする。
【００７４】
クロックＣＬＫの４番目の立ち上がりで、動作レジスタ書込み回路７は、第２バス１２のアドレス／データ共用バスＡＤ２／ＤＴ２上にパケット準備完了を示す設定値を出力し、同時に第２バス１２のコマンド／バイトイネーブル共用バスＣＭ／ＢＥ上に、３２ｂｉｔのアドレス／データ共用バスＡＤ２／ＤＴ２のうち有効なデータをバイト単位で指定するバイトイネーブルを出力して、第２バス１２のホスト側準備完了信号ＨＰＳを有意とする。例えば設定値が８ｂｉｔデータの場合、バイトイネーブルＢＥは対応するバイト位置１バイトを有意とする。
【００７５】
クロックＣＬＫの５番目の立ち上がりで、送信回路１３は、アドレスが動作レジスタに割り当てたアドレスを指していることを解釈できたので、応答信号ＲＰを有意とする。
【００７６】
クロックＣＬＫの６番目の立ち上がりで、送信回路１３は、データを受け取る準備が出来たので、スレーブ側準備完了信号ＳＰＳを有意とし、動作レジスタの当該アドレスにパケット準備完了を示す設定値を書込む。以上で演算処理回路５のステップＳ１４の主要処理が終了する。
【００７７】
図２に戻って、ステップＳ１４では、上述した主要処理終了後、送信回路１３が優先状態になるまで待って、ステップＳ１５に移行する。
【００７８】
ステップＳ１４からステップＳ１５に移行すると、ステップＳ１５において、送信回路１３が優先状態か（出力停止回路９から動作停止を指示する停止信号ＳＰを受けたか）否かをチェックし、優先状態でなければ（ＮＯ）、ステップＳ１７で停止承諾信号ＳＲを無意に設定し、ステップＳ１３に戻って動作を続行する。上述したように、ステップＳ１４において送信回路１３が優先状態になるまで待つため、ステップＳ１４実行後のステップＳ１５は必ずＹＥＳとなる。
【００７９】
図５はデータ送信時における送信回路１３の動作を示すフローチャートである。以下、図２で示した演算処理回路５の動作と一部並行して、送信回路１３の動作を説明する。
【００８０】
図５を参照して、ステップＳ２１で送信パケット準備ＯＫがチェックされ、準備ＯＫがＹＥＳとなるまで、ステップＳ２１を自己ループする。そして、演算処理回路５のステップＳ１４（図２参照）の処理が完了し、パケット準備完了設定用の動作レジスタに送信準備の完了を示す設定値（送信準備完了情報）を受けると、図５のステップＳ２１がＹＥＳとなって、ステップＳ２２に移行する。したがって、送信回路１３はパケット準備完了後速やかにステップＳ２２以降のデータ送信処理を実行することができる。
【００８１】
ステップＳ２２において、送信回路１３は、第２バス１２上での優先権を要求する有意の優先権要求信号ＲＱを出力停止回路９に出力する。すると、出力停止回路９は、送信回路１３の優先権を確保するため、演算処理回路５の動作を停止させる動作停止動作を実行する。
【００８２】
図６は演算処理回路５に対する動作停止動作を示すタイミング図である。以下、図６を参照して、演算処理回路５に対する動作停止動作を説明する。なお、この動作は送信回路１３の制御下で出力停止回路９によって行われる。
【００８３】
まず、クロックＣＬＫの１番目の立ち上がりで、送信回路１３は第２バス１２での優先権を要求する“Ｌ”の優先権要求信号ＲＱを第２バス１２に出力する。クロックＣＬＫの２番目の立ち上がりで、第２バス１２を介して優先権要求信号ＲＱを受けた出力停止回路９は、第１バス４を介して演算処理回路５に動作の停止を要求する“Ｌ”の停止信号ＳＰを送る。
【００８４】
図２に戻って、演算処理回路５は、動作の停止を要求する“Ｌ”の停止信号ＳＰを受けると、ステップＳ１５がＹＥＳとなり、ステップＳ１６で演算処理回路５は動作を停止し、停止承諾信号ＳＲを有意（“Ｌ”）にする。以降、停止信号ＳＰが“Ｈ”となり動作停止を要求しなくなるまで、ステップＳ１５及びＳ１６を繰り返す。
【００８５】
図６に戻って、図２のステップＳ１６の動作として、クロックＣＬＫの３番目の立ち上がりで、演算処理回路５は、有意の停止承諾信号ＳＲを第１バス４に出力して動作を停止する。そして、クロックＣＬＫの４番目の立ち上がりで、第１バス４を介して有意の停止承諾信号ＳＲを受けた出力停止回路９は、第２バス１２を介して送信回路１３に第２バス１２での優先権を許可する“Ｌ”の許可信号ＡＣを返す。以上で演算処理回路５に対する動作停止動作が完了する。
【００８６】
図５に戻って、ステップＳ２３において、演算処理回路５の動作停止の有無が確認され、演算処理回路５の動作停止が確認されるまでステップＳ２２及びＳ２３を繰り返す。そして、送信回路１３が“Ｌ”の許可信号ＡＣを受けると、ステップＳ２３がＹＥＳとなり、ステップＳ２４に移行する。
【００８７】
ステップＳ２４において、第２バス１２での優先権を得た送信回路１３は、パケット（データ）読出し回路１０を制御して、第１バス４、パケット読出し回路１０及び第２バス１２を経由して、記憶回路３の送信パケット格納領域から送信データを読み出す。
【００８８】
図７は記憶回路３からの送信データの読出し動作を示すタイミング図である。なお、記憶回路３からの送信データの読出し動作は、主として送信回路１３の制御下でパケット読出し回路１０によって実行される。
【００８９】
同図を参照して、クロックＣＬＫの１番目の立ち上がりで、送信回路１３は第２バス１２のアドレス／データ共用バスＡＤ２／ＤＴ２上に記憶回路３の送信パケット格納領域のアドレスを、第２バス１２のコマンド／バイトイネーブル共用バスＣＭ／ＢＥに当該アドレスからの読出しを指示するコマンドを出力して、第２バス１２の転送開始信号ＴＳを有意（“Ｌ”）とする。
【００９０】
クロックＣＬＫの２番目の立ち上がりで、送信回路１３は、第２バス１２のコマンド／バイトイネーブル共用バスＣＭ／ＢＥ上に、３２ｂｉｔのアドレス／データ共用バスのうち有効なデータをバイト単位で指定するバイトイネーブルを出力して、第２バス１２のホスト側準備完了信号ＨＰＳを有意（“Ｌ”）とする。例えばパケット・データが３２ｂｉｔデータの場合、バイトイネーブルは４バイト共全てを有意とする。
【００９１】
クロックＣＬＫの３番目の立ち上がりで、パケット読出し回路１０は、記憶回路３の送信パケット格納領域のアドレスを指していることを解釈できたので、応答信号ＲＰを有意（“Ｌ”）とし、第１バス４のアドレス・バスＡＤ１上に、記憶回路３の送信パケット格納領域のアドレスを２４ｂｉｔ幅に変換したアドレスを出力し、読出し動作か書込み動作かを指示するモード信号ＭＤには読出し動作を指示するＨｉｇｈ状態（“Ｈ”）を出力する。
【００９２】
クロックＣＬＫの５番目の立ち上がりで、記憶回路３は、第１バス４のデータ・バスＤＴ１上に、記憶回路３の送信パケット格納領域の当該アドレスに格納されている送信用パケット・データを出力する。
【００９３】
クロックＣＬＫの６番目の立ち上がりで、パケット読出し回路１０は、第１バス４のデータ・バスＤＴ１からパケット・データを受け取る。
【００９４】
クロックＣＬＫの７番目の立ち上がりで、パケット読出し回路１０は、データを出す準備が出来たので、スレーブ側準備完了信号ＳＰＳを有意（“Ｌ”）とし、第２バス１２のアドレス／データ共用バスＡＤ２／ＤＴ２上にパケット・データを出力する。
【００９５】
そして、クロックＣＬＫの８番目の立ち上がりで、送信回路１３は第２バス１２からパケット・データを受け取る。以上で、記憶回路３からの送信データ読出し処理が終了する。
【００９６】
図５に戻って、送信回路１３はステップＳ２５で優先権要求信号ＲＱを無意にして、ステップＳ２６でネットワーク上に送信データを送信する。例えばＥｔｈｅｒｎｅｔ（ＩＥＥＥ８０２．３）のような伝送規格に基づいて出力端子１５からＥｔｈｅｒｎｅｔパケットの送信データをネットワーク上に送信する。
【００９７】
ネットワーク上の送信先に指定された例えばパーソナル・コンピュータ等のネットワーク機器は、この撮像装置から得られる送信データとして、Ｅｔｈｅｒｎｅｔパケットを順次、受信して撮像装置で撮像された画像を表示することができる。
【００９８】
このように、実施の形態１の撮像装置における送信回路１３は、Ｅｔｈｅｒｎｅｔ１００ＢＡＳＥ−ＴＸ規格に対応し、最大１００Ｍｂｉｔ／秒でデータ伝送する機能を有しているため、動画を規定した送信データを送信する際も、画質を劣化させず、かつ動画として違和感ない送信データを送信することができる。
【００９９】
演算処理部（１〜３，５，１６）は中間処理部（６，７，９，１０）を介してＰＣＩバス構成の送信部（１３，１５）と信号授受が可能であるため、演算処理部が利用する第１バス４はＰＣＩバスである必要はなく、汎用バスで十分である。
【０１００】
＜実施の形態２＞
図８はこの発明の実施の形態２による撮像装置の構成を示すブロック図である。同図において、中間処理部として、送信部情報読出し回路として機能する動作レジスタ読出し回路８が追加されている。動作レジスタ読出し回路８は第１バス４及び第２バス１２の両者に信号授受可能に接続され、演算処理回路５の制御下で動作し、送信回路１３の動作レジスタの内容を読出す。なお、他の構成は図１で示した実施の形態１と同様であるため、説明は省略する。
【０１０１】
以下、送信回路１３の動作レジスタからの各設定値の読出しについて説明する。動作レジスタには、本撮像装置を接続したネットワーク環境情報や、送信動作の結果情報等を示す値（送信部情報）が反映されている。ネットワークの環境情報には、１０ＢＡＳＥ−Ｔあるいは、１００ＢＡＳＥ−ＴＸ、また、全二重通信網あるいは、半二重通信網といった項目等が含まれる。送信動作の結果情報には、送信の成功あるいは失敗、また他の機器より送信された信号の衝突の発生等の項目が含まれる。演算処理回路５は、動作レジスタ読出し回路８を用いて送信回路１３の動作レジスタの内容を読みだすことにより、ネットワークの環境や、送信状態を確認しながら画像圧縮率等の圧縮条件や送信画像枚数を調整することができる。
【０１０２】
図９は実施の形態２の撮像装置における演算処理回路５の動作を示すフローチャートである。以下、同図を参照して、演算処理回路５の動作を説明する。
【０１０３】
まず、ステップＳ３１において、図２で示した実施の形態１のステップＳ１１同様、レジスタ初期化動作を実行する。そして、ステップＳ３２おいて、図２で示した実施の形態１のステップＳ１２同様、パケット準備動作を実行する。
【０１０４】
そして、ステップＳ３３において、演算処理回路５は、動作レジスタ読出し回路８を用いて、送信回路１３に対する動作レジスタ読出し動作を実行する。すなわち、演算処理回路５は、第１バス４のアドレス・バスＡＤ１上に送信回路１３の動作レジスタのアドレスを出力し。このアドレスを受けた動作レジスタ書込み回路７は、送信回路１３の動作レジスタのアドレスを解釈して、送信回路１３の動作レジスタから、当該アドレスに対応した設定値を読み出す。以下、送信回路１３の動作レジスタからの各設定値の読出し動作について詳述する。
【０１０５】
図１０は送信回路１３に対する動作レジスタ読出し動作を示すタイミング図である。なお、動作レジスタ読出し動作は、主として演算処理回路５の制御下で動作レジスタ読出し回路８によって実行される。
【０１０６】
同図を参照して、クロックＣＬＫの１番目の立ち上がりで、演算処理回路５は、第１バス４のアドレス・バスＡＤ１上に送信回路１３の動作レジスタのアドレスを、読出し動作か書込み動作かを指示するモード信号ＭＤには読出し動作を指示するＨｉｇｈ状態を出力する。
【０１０７】
クロックＣＬＫの２番目の立ち上がりで、動作レジスタ読出し回路８は、第１バス４のアドレス・バスＡＤ１から送信回路１３の動作レジスタのアドレスを受け取る。
【０１０８】
クロックＣＬＫの３番目の立ち上がりで、動作レジスタ読出し回路８は、送信回路１３の動作レジスタのアドレスを解釈して、第２バス１２のアドレス／データ共用バスＡＤ２／ＤＴ２上に動作レジスタに割り当てたアドレスを３２ｂｉｔ幅に変換したアドレスを出力し、同時に第２バス１２のコマンド／バイトイネーブル共用バスＣＭ／ＢＥ上に動作レジスタからの読出しを指示するコマンドを出力して、第２バス１２上の転送開始信号ＴＳを有意（“Ｌ”）とする。
【０１０９】
クロックＣＬＫの４番目の立ち上がりで、動作レジスタ読出し回路８は、第２バス１２のコマンド／バイトイネーブル共用バスＣＭ／ＢＥに、３２ｂｉｔのアドレス／データ共用バスのうち有効なデータをバイト単位で指定するバイトイネーブルＢＥを出力して、第２バス１２のホスト側準備完了信号ＨＰＳを有意（“Ｌ”）とする。例えば読出す設定値が１６ｂｉｔデータの場合、バイトイネーブルは対応するバイト位置２バイトを有意とする。
【０１１０】
クロックＣＬＫの５番目の立ち上がりで、送信回路１３はアドレスが動作レジスタのアドレスを指していることを解釈できたので、応答信号ＲＰを有意（“Ｌ”）とする。
【０１１１】
クロックＣＬＫの６番目の立ち上がりで、送信回路１３はデータを出す準備が出来たので、スレーブ側準備完了信号ＳＰＳを有意（“Ｌ”）とし、当該アドレスに対応した設定値（送信部情報）を第２バス１２のアドレス／データ共用バスＡＤ２／ＤＴ２上に出力する。
【０１１２】
クロックＣＬＫの７番目の立ち上がりで、動作レジスタ読出し回路８は第２バス１２のアドレス／データ共用バスＡＤ２／ＤＴ２から動作レジスタの当該アドレスから読み出した設定値（送信部情報）を受取る。
【０１１３】
クロックＣＬＫの８番目の立ち上がりで、動作レジスタ読出し回路８は第１バス４のデータ・バスＤＴ１上に動作レジスタの当該アドレスから読み出した設定値（送信部情報）を出力する。
【０１１４】
クロックＣＬＫの９番目の立ち上がりで、演算処理回路５は、第１バス４のデータ・バスＤＴ１から動作レジスタの当該アドレスから読み出した設定値（送信部情報）を受け取る。
【０１１５】
図９に戻って、ステップＳ３４で、演算処理回路５は、送信回路１３の動作レジスタの読出し内容（送信部情報）に基づき、圧縮回路２のレジスタの再設定を行うことにより、必要に応じて圧縮条件の変更を行う。
【０１１６】
以下、ステップＳ３４の具体例として、演算処理回路５が読み出した送信回路１３の動作レジスタの設定値（送信部情報）が、送信の失敗を示す場合の動作について説明する。演算処理回路５は、送信に失敗していることから、ネットワークに送り込まれている送信データのデータ量が多いと判断して、送信データ量を減らすために圧縮率を高くするように圧縮回路２の画像圧縮設定レジスタの設定値（圧縮条件）を書き換える。画像圧縮設定レジスタの設定値の変更後にパケットを送信すると、演算処理回路５は、再度動作レジスタの設定値を確認して、送信に成功していれば、画像圧縮設定レジスタの設定値は変更しないが、送信に失敗していれば、再度画像圧縮設定レジスタの設定値を変更する。
【０１１７】
ステップＳ３４が終了すると、ステップＳ３５に移行する。以降、演算処理回路５は、ステップＳ３５〜Ｓ３９の処理を、図２で示した実施の形態１のステップＳ１３〜Ｓ１７の処理と同様にして実行する。但し、ステップＳ３９の後にステップＳ３３に戻る点が実施の形態１と異なる。また、送信回路１３の動作は図５で示した実施の形態１の送信回路１３の動作と同様である。
【０１１８】
このように、実施の形態２の撮像装置は実施の形態１の全ての動作を行うため、実施の形態１と同様の効果を奏する。
【０１１９】
さらに、実施の形態２の撮像装置は、動作レジスタ読出し回路８を追加することにより、送信部（送信回路１３，出力端子１５）の動作内容を示す送信部情報（動作レジスタの設定値）に基づき、演算処理回路５による圧縮条件の設定等の演算処理内容を変更することにより、送信部の送信状態に応じて適切な内容で演算処理を実行することができる。
【０１２０】
例えば、送信部情報が送信状態が芳しくないことを示した場合、上述したように、圧縮率を下げるように圧縮条件の変更を行う等の対応が可能となる。
【０１２１】
＜実施の形態３＞
図１１はこの発明の実施の形態３による撮像装置の構成を示すブロック図である。同図に示すように、中間処理部としてパケット書込み回路１１が追加され、送信回路１３及び出力端子１５に代わって送受信回路１４及び入出力端子１７がそれぞれ設けられる。
【０１２２】
パケット書込み回路１１は、第１バス４及び第２バス１２の両者に信号授受可能に接続され、送受信回路１４の制御下で入出力端子１７より入力される受信データを記憶回路３のパケット格納領域に格納するデータ書込みを行う回路である。
【０１２３】
送受信回路１４は、第２バス１２に信号授受可能に接続され、実施の形態１及び実施の形態２の送信回路１３のデータ送信機能に加え、入出力端子１７より得られる受信データを受信するデータ受信機能を備えた回路である。なお、他の構成は図８で示した実施の形態２と同様であるため、説明は省略する。
【０１２４】
図１２は実施の形態３の撮像装置における演算処理回路５の動作を示すフローチャートである。以下、同図を参照して、演算処理回路５の動作を説明する。
【０１２５】
まず、ステップＳ４１において、演算処理回路５は、図２で示した実施の形態１のステップＳ１１同様、レジスタ初期化動作を実行する。但し、送信回路１３が送受信回路１４に置き換わる点がステップＳ１１と異なる。
【０１２６】
そして、ステップＳ４２おいて、演算処理回路５は、図２で示した実施の形態１のステップＳ１２同様、パケット準備動作を実行する。
【０１２７】
そして、ステップＳ４３において、演算処理回路５は、図９で示した実施の形態２のステップＳ３３同様、動作レジスタ読出し回路８を用いて送受信回路１４の動作レジスタ読出し動作を行う。但し、送信回路１３が送受信回路１４に（送信部情報が送受信情報に）置き換わる点、後述する受信ビットを読みだす点がステップＳ３３と異なる。
【０１２８】
そして、ステップＳ４４で、送受信回路１４の動作レジスタの受信ビットが有意か否かをチェックする。受信ビットが有意（ＹＥＳ）であればステップＳ４５〜４９のデータ受信処理を実行し、無意（ＮＯ）であればステップＳ５０〜Ｓ５４のデータ送信処理を実行する。なお、受信ビットは送受信回路１４が受信状態か否かを示すビットである。
【０１２９】
したがって、演算処理回路５は、ステップＳ４３で受信ビットを読みだし、ステップＳ４４で受信ビットに基づき送受信回路１４が受信状態であるか否かを判定することにより、データ受信時に速やかにステップＳ４５〜Ｓ４９のデータ受信処理を実行することができる。
【０１３０】
以下、ステップＳ４４がＮＯの場合に実行されるステップＳ５０〜Ｓ５４の処理について説明する。演算処理回路５は、ステップＳ５０〜Ｓ５４のデータ送信処理を、図２で示した実施の形態１のステップＳ１３〜Ｓ１７の処理と同様にして実行する。但し、ステップＳ５４の後にステップＳ４３に戻る点が実施の形態１と異なる。さらに、送信回路１３が送受信回路１４に置き換わる点が異なる。
【０１３１】
図１３は実施の形態３の撮像装置における送受信回路１４の動作を示すフローチャートである。以下、同図を参照し、図１２のステップＳ４４〜Ｓ４９の演算処理回路５のデータ受信処理動作と並行して、送受信回路１４の動作を説明する。
【０１３２】
まず、送受信回路１４は、ステップＳ６１で入出力端子１７からの受信データの有無をチェックし、受信データが無ければステップＳ６１〜Ｓ６７のデータ送信処理を実行し、受信データが有ればステップＳ６８〜Ｓ７２のデータ受信処理を実行する。このとき、受信ビットの内容が更新される。
【０１３３】
まず、ステップＳ６１が受信データ無しと判定した場合に実行されるステップＳ６２〜Ｓ６７の処理ついて説明する。送受信回路１４は、ステップＳ６２〜Ｓ６７のデータ送信処理を、図５で示した実施の形態１の送信回路１３によるステップＳ２１〜Ｓ２６の処理と同様にして実行する。
【０１３４】
以下、ステップＳ６１が受信データ有りと判定した場合に実行されるステップＳ６８〜Ｓ７２のデータ受信処理について説明する。
【０１３５】
まず、ステップＳ６８において、送受信回路１４は、ネットワークから入出力端子１７を介して受信データ（パケット・データ）を受信する。
【０１３６】
ステップＳ６９において、送受信回路１４は、第２バス１２上での優先権を要求する有意の優先権要求信号ＲＱを出力停止回路９に出力する。すると、出力停止回路９は、送受信回路１４の優先権を確保するため、動作停止を指示する停止信号ＳＰを演算処理回路５に出力して演算処理回路５の動作を停止させる動作停止動作を実行する（図６参照）。
【０１３７】
そして、ステップＳ７０において、停止承諾信号ＳＲを受けることにより演算処理回路５の動作停止の有無が確認され、演算処理回路５の動作停止が確認されるまでステップＳ６９及びＳ７０を繰り返す。
【０１３８】
一方、図１２のステップＳ４５において、送受信回路１４が優先状態か（出力停止回路９から動作停止を指示する有意の停止信号ＳＰを受けたか）否かをチェックし、優先状態であればステップＳ４６に移行する。
【０１３９】
ステップＳ４６で演算処理回路５は動作を停止し、停止承諾信号ＳＲを有意（“Ｌ”）にする。以降、停止信号ＳＰが無意となり動作停止を要求しなくなるまで、ステップＳ４５及びＳＲ６を繰り返す。
【０１４０】
図１３に戻って、有意の停止承諾信号ＳＲを受けることにより、送受信回路１４が演算処理回路５が停止状態であることを確認すると、ステップＳ７０がＹＥＳとなり、ステップＳ７１に移行する。
【０１４１】
ステップＳ７１において、第２バス１２での優先権を得た送受信回路１４は、パケット書込み回路１１を制御して、第２バス１２、パケット書込み回路１１及び第１バス４を経由して記憶回路３のパケット格納領域に受信データを書き込む。
【０１４２】
図１４は記憶回路３への受信データの書込み動作を示すタイミング図である。なお、記憶回路３への受信データの書込み動作は、主として送受信回路１４の制御下で動作するパケット書込み回路１１によって実行される。
【０１４３】
まず、クロックＣＬＫの１番目の立ち上がりで、送受信回路１４は第２バス１２のアドレス／データ共用バスＡＤ２／ＤＴ２上に記憶回路３の受信パケット格納領域のアドレスを、第２バス１２のコマンド／バイトイネーブル共用バスＣＭ／ＢＥ上に当該アドレスへの書込みを指示するコマンドを出力して、第２バス１２の転送開始信号ＴＳを有意（“Ｌ”）とする。
【０１４４】
クロックＣＬＫの２番目の立ち上がりで、送受信回路１４は、第２バス１２のアドレス／データ共用バスＡＤ２／ＤＴ２上に記憶回路３の受信パケット格納領域に書込む受信パケット・データを、第２バス１２のコマンド／バイトイネーブル共用バスＣＭ／ＢＥ上に、３２ｂｉｔのアドレス／データ共用バスのうち有効なデータをバイト単位で指定するバイトイネーブルを出力して、第２バス１２のホスト側準備完了信号ＨＰＳを有意とする。例えばパケット・データが３２ｂｉｔデータの場合、バイトイネーブルは４バイト共全てを有意とする。
【０１４５】
クロックＣＬＫの３番目の立ち上がりで、パケット書込み回路１１は、記憶回路３の受信パケット格納領域のアドレスを指していることを解釈できたので、応答信号ＲＰ（“Ｌ”）を有意とする。
【０１４６】
クロックＣＬＫの４番目の立ち上がりで、パケット書込み回路１１は、データを受ける準備が出来たので、スレーブ側準備完了信号ＳＰＳを有意（“Ｌ”）とし、第２バス１２のアドレス／データ共用バスＡＤ２／ＤＴ２から受信パケット・データを受け取る。
【０１４７】
クロックＣＬＫの６番目の立ち上がりで、パケット書込み回路１１は、第１バス４のアドレス・バスＡＤ１上に記憶回路３の受信パケット格納領域のアドレスを２４ｂｉｔ幅に変換したアドレスを出力し、第１バス４のデータ・バスＤＴ１上に受信パケット・データを出力し、読出し動作か書込み動作かを指示するモード信号ＭＤには書込み動作を指示するＬｏｗ状態を出力する。
【０１４８】
クロックＣＬＫの７番目の立ち上がりで、記憶回路３は、第１バス４のデータ・バスＤＴ１から、受信パケット・データを受取り、記憶回路３の受信パケット格納領域に書込む。以上、記憶回路３への受信データの書込みが終了する。
【０１４９】
図１３に戻って、受信パケット・データを記憶回路３に書込んだ送受信回路１４は、ステップＳ７２において、優先権要求信号ＲＱを無意にして第２バス１２での優先権を返上する。出力停止回路９は、送受信回路１４の優先権開放（無意を示す優先権要求信号ＲＱ）を受けて、演算処理回路５の動作を再開させる。以降、ステップＳ６１に戻り、ステップＳ６１〜Ｓ７２の処理を繰り返す。
【０１５０】
図１２に戻って、送受信回路１４の優先権解放に伴い、ステップＳ４５がＮＯとなり、ステップＳ４７で、演算処理回路５は停止承諾信号ＳＲを無意にして、ステップＳ４８に移行する。
【０１５１】
ステップＳ４８において、演算処理回路５は、記憶回路３に書込まれた受信パケットを読み出す。
【０１５２】
そして、ステップＳ４９において、演算処理回路５は、読みだした受信パケットデータに基づき、撮像回路１及び圧縮回路２のレジスタ再設定を行うことにより、必要に応じて撮像回路１の信号処理条件及び圧縮回路２の圧縮条件を変更する。
【０１５３】
以下、受信パケットの内容が、撮像回路１の画質調整用の設定項目である場合の動作について説明する。演算処理回路５は、第１バス４のアドレス・バスＡＤ１に撮像回路１の信号処理設定レジスタに割り当てたアドレスを、第１バス４のデータ・バスＤＴ１上に受信パケットから得た当該アドレスの設定データを出力する。制御回路１６は、第１バス４のアドレス・バスＡＤ１から撮像回路の信号処理設定レジスタのアドレスを、第１バス４のデータ・バスＤＴ１から当該アドレスの設定データを受け取る。制御回路１６は、第１バス４のアドレス・バスＡＤ１から受け取ったアドレスが撮像回路１の信号処理設定レジスタに割り当てられたアドレスであることを確認して、撮像回路１の信号処理設定レジスタに当該アドレスの設定データを書込む。
【０１５４】
受信パケットの内容が、圧縮回路２の画像圧縮設定用の設定項目である場合の動作について説明する。演算処理回路５は、第１バス４のアドレス・バスＡＤ１に圧縮回路２の画像圧縮設定レジスタに割り当てたアドレスを、第１バス４のデータ・バスＤＴ１上に受信パケットから得た当該アドレスの設定データを出力する。圧縮回路２は、第１バス４のアドレス・バスＡＤ１から画像圧縮設定レジスタのアドレスを、第１バス４のデータ・バスＤＴ１から当該アドレスの設定データを受け取る。圧縮回路２は、第１バス４のアドレス・バスＡＤ１から受け取ったアドレスが画像圧縮設定レジスタに割り当てられたアドレスであることを確認して、画像圧縮設定レジスタに当該アドレスの設定データを書込む。
【０１５５】
そして、演算処理回路５は、ステップＳ５０〜Ｓ５４のデータ送信処理を経て再びステップＳ４３に戻る。以降、演算処理回路５はステップＳ４３〜Ｓ５４の処理を繰り返す。
【０１５６】
このように、実施の形態３の撮像装置は実施の形態１及び実施の形態２の全ての動作を行うため、実施の形態１及び実施の形態２と同様の効果を奏する。
【０１５７】
さらに、実施の形態３の撮像装置は、パケット書込み回路１１を追加し、送信回路１３及び出力端子１５の代わりに送受信回路１４及び入出力端子１７を設けるとにより、データ受信時の第１の期間（送受信回路１４が優先状態の期間）にパケット書込み回路１１を制御して受信データを記憶回路３のパケット格納領域に書き込ませるデータ受信処理を行うことができる。
【０１５８】
さらに、データ受信時の第２の期間（送受信回路１４が優先状態が解放された期間）に、記憶回路３に格納された受信データ基づき、演算処理回路５による撮像回路１の信号処理条件や圧縮回路２の圧縮条件の設定等の演算処理内容を変更することにより、受信データに応じた内容で演算処理を実行することができる。
【０１５９】
上述した実施の形態では、画像信号の圧縮データを送信データとして送信する撮像装置を例に挙げたが、この発明は、所定の演算処理の実行によって得られる送信データを送信する全ての半導体集積回路装置に適用可能である。
【０１６０】
【発明の効果】
以上説明したように、この発明における請求項１記載の撮像装置は、演算処理手段が動作レジスタ書き込み手段及びベースアドレス書き込み手段を制御し、送信手段がパケット読み出し手段及び出力停止手段を制御してそれぞれの動作を実行させることにより、記憶手段に格納された、撮像部によって撮像した画像に基づく送信データを送信手段からネットワークに送信することができる。
このため、撮像部、記憶手段及び演算処理手段と送信手段とが互いに異なるインタフェース構成であっても、送信手段から送信データをネットワークに支障無く送信することができる効果を奏する。
【０１６１】
この発明における請求項６記載の撮像装置は、演算処理手段が動作レジスタ書き込み手段、動作レジスタ読み出し手段及びベースアドレス書き込み手段を制御し、送信手段がパケット読み出し手段及び出力停止手段を制御してそれぞれの動作を実行させることにより、記憶手段に格納され、撮像部によって撮像した画像に基づく送信データを送信手段からネットワークに送信することができる。
このため、撮像部、記憶手段及び演算処理手段と送信手段とが互いに異なるインタフェース構成であっても、送信手段から送信データをネットワークに支障無く送信することができる効果を奏する。
【０１６２】
この発明における請求項８記載の撮像装置は、演算処理手段が動作レジスタ書き込み手段、動作レジスタ読み出し手段及びベースアドレス書き込み手段を制御し、送受信手段がパケット読み出し手段、パケット書き込み手段及び出力停止手段を制御してそれぞれの動作を実行させることにより、記憶手段に格納され、撮像部によって撮像した画像に基づく送信データを送受信手段からネットワークに送信するとともに、ネットワークから受信した受信データを記憶手段に格納することができる。
このため、撮像部、記憶手段及び演算処理手段と送受信手段とが互いに異なるインタフェース構成であっても、送受信手段から送信データをネットワークに支障無く送信し、ネットワークから受信データを支障無く受信することができる効果を奏する。
【図面の簡単な説明】
【図１】  この発明の実施の形態１である撮像装置の構成を示すブロック図である。
【図２】  実施の形態１の撮像装置における演算処理回路の動作を示すフローチャートである。
【図３】  送信回路に対するコンフィグレーション・レジスタ設定動作を示すタイミング図である。
【図４】  送信回路に対する動作レジスタ設定動作を示すタイミング図である。
【図５】  送信回路の動作を示すフローチャートである。
【図６】  演算処理回路に対する動作停止動作を示すタイミング図である。
【図７】  記憶回路からの送信データ読出し動作を示すタイミング図である。
【図８】  この発明の実施の形態２による撮像装置の構成を示すブロック図である。
【図９】  実施の形態２の撮像装置における演算処理回路の動作を示すフローチャートである。
【図１０】  送信回路に対する動作レジスタ読出し動作を示すタイミング図である。
【図１１】  この発明の実施の形態３による撮像装置の構成を示すブロック図である。
【図１２】  実施の形態３の撮像装置における演算処理回路の動作を示すフローチャートである。
【図１３】  実施の形態３の撮像装置における送受信回路の動作を示すフローチャートである。
【図１４】  記憶回路への受信データの書込み動作を示すタイミング図である。
【図１５】  従来の撮像装置の構成を示すブロック図である。
【符号の説明】
１  撮像回路、２  圧縮回路、３  記憶回路、４  第１バス、５  演算処理回路、６  ベースアドレス書込み回路、７  動作レジスタ書込み回路、８  動作レジスタ読出し回路、９  出力停止回路、１０  パケット読出し回路、１１  パケット書込み回路、１２  第２バス、１３  送信回路、１４  送受信回路、１５  出力端子、１６  制御回路、１７  入出力端子。
【図１】
0004044275.tif 000002
【図２】
0004044275.tif 000003
【図３】
0004044275.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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