(57)【特許請求の範囲】
【請求項１】
シリコン基板と、
該シリコン基板の第１の面と第２の面との間を貫通して延在し、先端が該第１及び第２の面のいずれか一方から突出した角錐形状の実装端子と、
前記シリコン基板の第１の面に形成され、該実装端子に電気的に接続された導電層を含む配線層とよりなり、
該実装端子と該シリコン基板との間にシリコン酸化膜よりなる絶縁膜が介在することを特徴とする半導体装置用基板。
【請求項２】
請求項１記載の半導体装置用基板であって、
前記シリコン基板の第２の面は有機絶縁膜よりなる絶縁層で被覆されていることを特徴とする半導体装置用基板。
【請求項３】
請求項１記載の半導体装置用基板であって、
前記実装端子の角錐形状は、シリコン基板の結晶面により画成される形状であることを特徴とする半導体装置用基板。
【請求項４】
シリコン基板の第１の面に角錐形状の凹部を形成する凹部形成工程と、
該シリコン基板の第１の面と前記凹部の内面に絶縁膜を形成する絶縁工程と、
実装端子となる導電層を前記凹部内に形成する端子形成工程と、
前記凹部内の導電層に電気的に接続した導電層を含む配線層を前記シリコン基板の第１の面に形成する配線層形成工程と、
前記シリコン基板を前記第１の面とは反対側の第２の面側から除去し、前記凹部内に形成した導電層の一部を突出した状態で露出させる除去工程と、
を有することを特徴とする半導体装置用基板の製造方法。
【請求項５】
請求項４記載の半導体装置用基板の製造方法であって、
前記凹部形成工程は、前記シリコン基板の所定の部位を異方性エッチングにより角錐形状に除去する工程を含むことを特徴とする半導体装置用基板の製造方法。
【請求項６】
請求項５記載の半導体装置用基板の製造方法であって、
前記除去工程は、前記シリコン基板の第２の面を研削する第１の工程と、該第１の工程の後に研削面を更にエッチングにより除去して前記実装基板の先端を突出させる第２の工程とを含むことを特徴とする半導体装置用基板の製造方法。
【請求項７】
請求項１乃至３のうちいずれか一項記載の半導体装置用基板と、
電極パッドに金属バンプが設けられた半導体素子と
を有する半導体パッケージであって、
前記半導体装置用基板の前記実装端子の先端は前記シリコン基板の前記第２の面より突出し、前記半導体素子の金属バンプに食い込んだ状態で接続されたことを特徴とする半導体パッケージ。
【請求項８】
請求項１乃至３のうちいずれか一項記載の半導体装置用基板と、
電極パッドに金属バンプが設けられた半導体素子と
を有する半導体パッケージであって、
前記半導体素子は、前記半導体装置用基板の前記配線層上に搭載され、前記シリコン基板の前記第２の面より突出した角錐形状の前記実装端子を外部接続端子として用いたことを特徴とする半導体パッケージ。
【請求項９】
請求項１乃至３のうちいずれか一項記載の半導体装置用基板の第１の面側に半導体素子を搭載し、該第１の面とは反対側の第２の面側にパッケージ基板を接続し、前記半導体素子と前記パッケージ基板とを前記半導体装置用基板を介して電気的に接続したことを特徴とする半導体パッケージ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置用基板に係り、特にシリコン基板上に微細配線が形成された半導体装置用基板及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の高密度化に伴って実装端子のピッチは狭まっている。しかし、半導体装置が実装される回路基板の接続端子パッドは、半導体装置の実装端子より大きなピッチで形成されため、半導体装置そのままでは、回路基板に実装することが困難となる。
【０００３】
そこで、半導体装置をインターポーザと呼ばれる基板上に搭載し、インターポーザを介して半導体装置を回路基板に実装することが行われている。すなわち、半導体装置の電極配列をインターポーザにより配列しなおしてピッチの広い実装端子を形成することにより、回路基板上の接続端子パッドのピッチに合わせている。
【０００４】
上述のような半導体装置用基板（インターポーザ）は、一般的に多層構造を有し、半導体装置が搭載される面から反対側の面（実装端子が形成される面）まで貫通して延在する導電体を有する。一般的には、インターポーザは有機微細基板を使用することが多いが、より微細な配線を得るためには、シリコン基板を使用することも多い。多層構造はシリコン基板の上に絶縁層と導電層を積み重ねて形成される。絶縁層を貫通する導電体は、一般的にビルドアップ基板のビアホールのようなメッキを施したスルーホールにより容易に形成することができるが、シリコン基板は、インターポーザ単体としての強度を維持するように、比較的厚さが大きい。したがって、微細ピッチで厚み方向に貫通して延在した導電体を形成するためには特別な製造工程が必要となる。
【０００５】
シリコン基板を貫通して延在する導電体を形成する一つの方法として、以下のような方法がある。
【０００６】
まず、厚いシリコン基板を用意し、シリコン基板に実装端子と同じ配列で細い円柱状の穴を形成する。この円柱状の穴は、ブラインドビアと称されるようなシリコン基板の途中まで延在した穴である。このような穴の内面に絶縁膜を形成した後、電解メッキやメタルペースト埋め込み等で穴の中に金属を埋め込む。この埋め込まれた金属が、最終的にシリコン基板を貫通した導電体となり、その先端部分が回路基板に対する実装端子として機能する。
【０００７】
穴に金属を埋め込んだ後に、シリコン基板の上面に配線層を形成する。シリコン基板の穴に埋め込まれた金属と配線層の上面に形成された電極パッドとはヴィアホール等で電気的に接続される。この電極パッドに半導体装置の電極が接続されることとなる。
【０００８】
シリコン基板の上面に配線層が形成された後、シリコン基板の裏面を研削（バックグラインド）やエッチングすることにより、シリコン基板の穴に埋め込まれた金属の先端を露出させる。この際、シリコン基板の裏面側を穴に埋め込まれた金属の先端が削られる直前まで研削し、その後、エッチングにより選択的にシリコン基板のみ除去することにより、金属の先端をシリコン基板の裏面から突出させる。この突出部が実装端子として機能し、半導体装置用基板（インターポーザ）に搭載れた半導体装置を回路基板にフリップチップ実装することが可能となる。
【０００９】
【発明が解決しようとする課題】
上述のインターポーザの製造方法では、シリコン基板に対して狭いピッチで互いに並行な多数の深い円柱状の穴を形成する必要がある。このような深い穴をシリコン基板に形成するには、例えばリアクティブイオンエッチング（ＩＣＰ−ＲＩＥ）のような特殊なドライエッチングを用いなければならない。リアクティブイオンエッチングは通常の当該半導体装置製造工程（インターポーザなどの実装基板）では使用することはなく、特殊で高価な装置及び処理工程を必要とする。したがって、その分半導体装置用基板（インターポーザ）の製造コストが上昇してしまう。
【００１０】
また、シリコン基板中の深い穴に金属を埋め込む工程が必要であるが、深い穴に隙間や空隙なく金属を埋め込むことは難しく、例えばメッキ法により金属を充填する場合には、長い処理時間を必要とする。
【００１１】
本発明は上記の点に鑑みてなされたものであり、特殊な加工工程を用いずに安価且つ容易に製造することができ、狭ピッチの微細端子を有する半導体装置用基板及びその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【００１３】
請求項１記載の発明は、半導体装置用基板であって、シリコン基板と、該シリコン基板の第１の面と第２の面との間を貫通して延在し、先端が該第１及び第２の面のいずれか一方から突出した角錐形状の実装端子と、前記シリコン基板の第１の面に形成され、該実装端子に電気的に接続された導電層を含む配線層とよりなり、該実装端子と該シリコン基板との間にシリコン酸化膜よりなる絶縁膜が介在することを特徴とするものである。
【００１４】
請求項１記載の発明によれば、例えば特殊な処理装置を必要としないエッチングによりシリコン基板に対して角錐形状の凹部を容易に形成することができるため、このような凹部を利用して角錐形状の実装端子を容易に製造することができる。また、実装端子の先端が角錐形状の頂点であるため、実装端子を接続する相手側に実装端子の先端を食い込ませることができ、良好な電気的接触を得ることができる。
【００１６】
また、請求項１記載の発明によれば、シリコン酸化膜により実装端子とシリコン基板との間を絶縁することができる。
【００１７】
請求項２記載の発明は、請求項１記載の半導体装置用基板であって、前記シリコン基板の第２の面は有機絶縁膜よりなる絶縁層で被覆されていることを特徴とするものである。
【００１８】
請求項２記載の発明によれば、実装端子とシリコン基板の第２の面との間を確実に絶縁することができる。
【００１９】
請求項３記載の発明は、請求項１記載の半導体装置用基板であって、前記実装端子の角錐形状は、シリコン基板の結晶面により画成される形状であることを特徴とするものである。
【００２０】
請求項３記載の発明によれば、シリコン基板の結晶面のエッチングレートの差により容易に四角錐形状の凹部をシリコン基板中に形成することができ、したがって、四角錐形状の実装端子を容易に形成することができる。
【００２１】
請求項４記載の発明は、半導体装置用基板の製造方法であって、シリコン基板の第１の面に角錐形状の凹部を形成する凹部形成工程と、該シリコン基板の第１の面と前記凹部の内面に絶縁膜を形成する絶縁工程と、実装端子となる導電層を前記凹部内に形成する端子形成工程と、前記凹部内の導電層に電気的に接続した導電層を含む配線層を前記シリコン基板の第１の面に形成する配線層形成工程と、前記シリコン基板を前記第１の面とは反対側の第２の面側から除去し、前記凹部内に形成した導電層の一部を突出した状態で露出させる除去工程とを有することを特徴とするものである。
【００２２】
請求項４記載の発明によれば、例えば特殊な処理装置を必要としないエッチングによりシリコン基板に対して角錐形状の凹部を容易に形成することができるため、このような凹部を利用して角錐形状の実装端子を容易に製造することができる。また、実装端子の先端が角錐形状の頂点であるため、実装端子を接続する相手側に実装端子の先端を食い込ませることができ、良好な電気的接触を得ることができる。
【００２３】
請求項５記載の発明は、請求項４記載の半導体装置用基板の製造方法であって、前記凹部形成工程は、前記シリコン基板の所定の部位を異方性エッチングにより角錐形状に除去する工程を含むことを特徴とするものである。
【００２４】
請求項５記載の発明によれば、異方性エッチングを用いることにより角錐形状の凹部を容易に形成することができる。
【００２５】
請求項６記載の発明は、請求項４記載の半導体装置用基板であって、前記除去工程は、前記シリコン基板の第２の面を研削する第１の工程と、該第１の工程の後に研削面を更にエッチングにより除去して前記実装基板の先端を突出させる第２の工程とを含むことを特徴とするものである。
【００２６】
請求項６記載の発明によれば、実装端子の頂部の僅か手前まで研削によりシリコン基板を除去し、その後、エッチングによりシリコン基板のみを除去して実装端子の頂部を露出させることができ、短時間で実装端子を露出させることができる。
【００２７】
請求項７記載の発明は、半導体パッケージであって、請求項１乃至４のうちいずれか一項記載の半導体装置用基板と、電極パッドに金属バンプが設けられた半導体素子とを有する半導体パッケージであって、前記半導体装置用基板の前記実装端子の先端は前記シリコン基板の前記第２面より突出し、前記半導体素子の金属バンプに食い込んだ状態で接続されたことを特徴とするものである。
【００２８】
請求項７記載の発明によれば、半導体装置用基板の実装端子と半導体との間で良好な電気的接触を達成することができる。
【００２９】
請求項８記載の発明は、半導体パッケージであって、請求項１乃至３のうちいずれか一項記載の半導体装置用基板と、電極パッドに金属バンプが設けられた半導体素子とを有する半導体パッケージであって、前記半導体素子は、前記半導体装置用基板の前記配線層上に搭載され、前記シリコン基板の前記第２面より突出した角錐形状の前記実装端子を外部接続端子として用いたことを特徴とするものである。
【００３０】
請求項８記載の発明によれば、半導体パッケージの外部接続端子は角錐形状となるので、半導体パッケージを回路基板に実装する際に良好な電気的接続を得ることができる。
【００３１】
請求項９記載の発明は、半導体パッケージであって、請求項１乃至３のうちいずれか一項記載の半導体装置用基板の第１の面側に半導体素子を搭載し、該第１の面とは反対側の第２の面側にパッケージ基板を接続し、前記半導体素子と前記パッケージ基板とを前記半導体装置用基板を介して電気的に接続したことを特徴とするものである。
【００３２】
請求項９記載の発明によれば、請求項１乃至３のうちいずれか一項記載の半導体装置用基板は、微細構造とすることが容易であるため、パッケージ基板を微細構造としなくても、微細構造を有する半導体素子をパッケージ基板に搭載することができ、容易に半導体パッケージを形成することができる。
【００３３】
図１に示すインターポーザ１は、シリコン基板２と、シリコン基板２の上面に形成された多層配線層４と、シリコン基板２の下面から突出した複数の実装端子６とよりなる。インターポーザ１の配線層４の上側に半導体素子が搭載され、半導体パッケージが形成される。シリコン基板２の下面から突出した実装端子６を介して、半導体パッケージは回路基板にフリップチップ実装される。
【００３４】
実装端子６は導電層により形成されており、その外形は例えば図２に示すようなピラミッド形状のような角錐形状である。角錐形状の頂部がシリコン基板２の下面から突出している。実装端子６の形成方法については後から詳述するが、実装端子６は図３に示すようにシリコン基板２を（１００）面側からエッチングして（１１１）面と他の面のエッチングレートの相違により得られる凹部の形状（逆ピラミッドのような角錐形状）に対応した形状である。
【００３５】
シリコン基板２の上面側に形成される多層配線層４は、配線パターンとし形成される導電層８−１，８−２，８−３と、導電層間を絶縁する絶縁層１０−１，１０−２，１０−３，１０−４とを含む多層構造である。導電層８−１，８−２，８−３及び実装端子６の根元部分から延在する導電層６−１は、ビア１２により接続される。これにより、最上層の導電層８−３に形成された接続パッド１４は、対応する実装端子６に電気的に接続される。なお、上述の多層配線層４の多層配線構造は既存の有機微細基板の多層配線構造と同様であり、その詳細な説明は省略する。
【００３６】
また、シリコン基板２の上面及び実装端子が形成される凹部の内面には、絶縁層としてシリコン酸化膜１６が形成される。また、シリコン基板２の下面にも絶縁膜としてシリコン酸化膜１８が形成される。なお、シリコン酸化膜の代わりに有機絶縁膜を形成してもよい。
【００３７】
なお、本実施例において、シリコン基板２の厚みは例えば３０μｍ程度であり、実装端子６を構成する導電層の厚みは５μｍ以上である。また、実装端子６のピッチは２００μｍ程度（１５０μｍ）であり、実装端子６の先端がシリコン基板の裏面から突出する距離は４０μｍ程度である。
【００３８】
次に、本実施例によるインターポーザ１の製造方法について、図４及図５を参照しながら説明する。図４はインターポーザ１の製造工程を説明するための図であり、図５は図４に示す工程に対応したインターポ−ザ１の製造途中の断面図である。
【００３９】
まず、シリコン酸化膜を有する厚さ６５０μｍ程度のシリコン基板２を準備し、工程１において、シリコン基板２の表面（上面）にレジスト層を形成し、レジスト層をパターン化することにより、実装端子６が内部に形成される凹部２ａの形状に対応した開口を形成する。次に、工程２において、４０％ＫＯＨ溶液などのエッチャントを用いてシリコン基板２をエッチングし、凹部２ａを形成する（図５（ａ）参照）。本実施例では、表面が結晶面（００１）に沿ったシリコン基板２が用いられる。したがって、シリコン基板２を表面側からエッチングすると、シリコン基板の結晶面（１１１）と他の方位面とのエッチングレートの差（例えば（１１０）：（１１１）＝１８０：１）により、逆ピラミッド型の凹部２ａが形成される。
【００４０】
次に、工程３においてレジストを除去、工程４においてシリコン基板２の表面に絶縁層として酸化シリコン（ＳｉＯ２）膜を形成する。酸化シリコン膜は熱処理により形成されるため、シリコン基板２の表面、凹部２ａの内面及びシリコン基板２の裏面を含む面全体に酸化シリコン膜が形成される。この酸化シリコン膜の形成はＣＶＤにより行うこともできる。続いて、工程５において、シリコン基板２の表面及び凹部２ａの内面に形成された酸化シリコン膜の上に、スパッタリングあるいは無電解メッキにより例えば厚さ１μｍ以下のシードメタル層を形成する（図５（ｂ）参照）。シードメタル層はクロム（Ｃｒ）又はチタン（Ｔｉ）のスパッタリングで形成することが好ましい。
【００４１】
次に、工程６において、シードメタル層の上にレジスト層を形成し、実装端子６及び導電層６−１が形成される形状となるようにレジスト層をパターン化する。そして、工程７において、シードメタル層上に金属よりなる導電層を形成する。本実施例では、Ｃｕ電解メッキにより銅よりなる導電層を形成する（図４（ｃ）参照）。この導電層が実装端子６及び導電層６−１に相当し、導電層の厚みは例えば５μｍ程度である。導電層は凹部２ａの内面に沿って形成されるため、実装端子６の外形はピラミッド状となる。
【００４２】
次に、工程８においてレジストを除去し、工程９において、除去したレジストの下にあったシードメタル層をエッチングにより除去する。シードメタル層は厚みが小さいため、ライトエッチングでよい。そして、工程１０において、シリコン基板２の表面側に絶縁層１０−１を形成して、ビア１２を形成する位置に貫通孔を形成する（図５（ｅ）参照）。絶縁層１０−１は、例えばポリイミドあるいはベンゾシクロブテン（ＢＣＢ）をスピンコーティングすることにより形成する。
【００４３】
次に、工程１１において、絶縁層１０−１上にシードメタル層をスパッタリングにより形成し、工程１２においてシードメタル層上にレジスト層を形成してパターン化し、工程１３において配線パターンに相当する導電層８−１を金属メッキ（銅電解メッキ）により形成する。この際、導電層８−１と導電層６−１とを電気的に接続するビア１２も同時に形成する。そして工程１４においてレジストを除去し、工程１５においてシードメタルをエッチングする（図５（ｆ）参照）。
【００４４】
上述の工程１０から工程１５までを繰り返すことにより、多層配線層４を形成する（図５（ｇ）参照）。必要な多層構造を形成した後、工程１６において最上層（本実施例の場合導電層８−３に形成された接続パッド１４にニッケルメッキ及び金メッキを施す。
【００４５】
次に、工程１７において、シリコン基板２の裏面側を砥粒や砥石を用いて研削する（バックグラインド）。この際、シリコン基板２の中に形成された実装端子６の頂部の僅かに手前まで研削を行う。そして、工程１８において、プラズマガスによるドライエッチングによりシリコン基板２やシリコン酸化膜のみを選択的に除去し、実装端子６の頂部を僅かに露出させる（図５（ｈ）参照）。この際、実装端子６の頂部に付着しているシリコン酸化膜（工程４において形成したもの）も同時に除去される。また、シリコン基板２の厚みは最終的に３０μｍ程度となる。そして、工程１９において、シリコン基板の裏面にＣＶＤによりシリコン酸化膜１８を絶縁膜として形成する。
【００４６】
以上の工程では、ウェハ状のシリコン基板２に複数のインターポーザ１を一括して形成するため、最後に工程２０においてシリコン基板２（インターポーザ）をダイシングして個片化することにより図１に示すインターポーザ１が完成する。
【００４７】
ここで、工程１９においてシリコン酸化膜１８を形成せずに、図６（ａ）に示すように、シリコン基板２の裏面が露出した状態としておいてもよい。工程１９において絶縁膜を形成する理由は、実装端子６の露出した頂部とシリコン基板の２の裏面との間で短絡しないようにするためである。しかし、実装端子とシリコン基板２との間には、絶縁層としてシリコン酸化膜１６が介在しているため、シリコン基板の裏面を絶縁層で覆わなくてもある程度の絶縁性は保たれる。また、図６（ｂ）に示すように、シリコン酸化膜１８の代わりに有機絶縁膜１８Ａをスピンコート法などにより形成してもよい。
【００４８】
次に上述のインターポーザ１を用いて半導体パッケージを形成する例について説明する。
【００４９】
図７はインターポーザ１の実装端子６に対して半導体装置を実装して形成した半導体パッケージの断面図である。半導体素子２０の電極端子２０ａにハンダボール２２を形成しておき、ハンダバンプ２２をインターポーザ１の実装端子６に接合する。実装端子は角錐の頂部であり、尖っているため、ハンダバンプ２２を押し付けるだけでハンダバンプ２２に食い込ませることができ、良好な電気的接触が得られる。なお、ハンダバンプの代わりに金バンプ等を用いてもよい。この状態でアンダーフィル材２４をインターポーザ１と半導体素子２０との間に充填してインターポーザ１と半導体素子２０とを固定する。
【００５０】
また、図８に示すように、実装端子６を半導体素子２０の電極パッド２０ａに直接接続することとしてもよい。この場合は、電極表面のメタル（実装端子６）に柔らかな金属膜を使用し、電極パッド２０ａと接触させた上で、アンダーフィル等により固定する。
この場合でも、先端の尖った実装端子６の作用により、実装端子６と電極パッド２０ａとの間で良好な電気的な接触が得られる。
【００５１】
さらに、図７及び図８に示す半導体パッケージを更にパッケージ基板３０に搭載して半導体パッケージとすることもできる。図９は図７の半導体パッケージを更にパッケージ基板３０に搭載して形成した半導体パッケージの断面図である。パッケージ基板３０としては、ガラスセラミック基板、アルミナ基板、ビルドアップ基板、ＦＲ−４基板、ＢＴ基板などの有機基板等の様々な基板を使用することができる。また、中継基板としてのインターポーザ１がパッケージ基板３０に実装された後、インターポーザ１とパッケージ基板３０の間にアンダーフィル材２８を充填することにより、インターポーザ１を含む半導体パッケージはパッケージ基板３０に対して固定される。図９に示すように、インターポーザ１を中継基板として用いることにより、半導体素子の電極パッド数が多く、微細化された場合であっても、パッケージ基板側に微細な配線を施すことなく、中継基板側のみの対応で半導体パッケージを構成することができる。
【００５２】
図１０はインターポーザ１の接続パッド１４側に半導体素子２０をフリップチップ実装して形成した半導体パッケージの断面図である。半導体素子２０の電極パッド２０ａとインターポーザ１の接続パッド１４とは、ハンダボール２６により接続される。ハンダボール２６は、予め半導体素子２０の電極パッド２０ａに設けられていてもよく、あるいはインターポーザ１の接続パッド１４に設けられていてもよい。図１０に示す半導体パッケージの場合、実装端子６を用いてマザーボード等の回路基板に実装されることとなる。
【００５３】
図１１はインターポーザ１の接続パッド１４側に半導体素子２０をワイヤボンディングして形成した半導体パッケージの断面図である。半導体素子２０はフェイスアップの状態でインターポーザ１の多層配線層４の上に搭載され、銀ペースト３２等で固定される。そして、半導体素子２０の電極パッド２０ａとインターポーザ１の接続パッド１４とは金ワイヤ３４等のボンディングワイヤンにより電気的に接続される。半導体素子２０及び金ワイヤ３４はポティング封止樹脂３６により封止されるが、トランスファモールド法による封止でもよい。なお、図１０及び１１は１つの素子を搭載した例を示すが、複数の素子を搭載してもよい。
【００５４】
図１２は図１０に示す半導体パッケージを更にパッケージ基板３０に搭載して形成した半導体パッケージの断面図である。図１２に示す例では、インターポーザの実装端子６とパッケージ基板３０の接続パッド３０ａとをハンダバンプ３８を介して接続する。ハンダバンプ３８は、予め実装端子６に設けることとしてもよく、またパッケージ基板３０の接続パッド３０ａに設けることとしてもよい。また、ハンダバンプの代わりにＡｕバンプを用いてもよい。接続パッド３０ａに予めハンダバンプ３８を設けておくことにより、実装端子６をハンダバンプに押圧して食い込ませるだけで十分な電気的接続を得ることができる。
【００５５】
図１３は図１２に示す半導体パッケージにおいて、ハンダバンプを用いずに実装端子６をパッケージ基板３０の接続パッド３０ａに直接接続して構成した半導体パッケージの断面図である。この場合、実装端子６の先端部分をパッケージ基板３０の接続パッドを接触または食い込ませることにより、十分な電気的接続を得ることができる。
【００５６】
次に、本発明の第２実施例による半導体装置用基板について図１４及び図１５を参照しながら説明する。図１４は本発明の第２実施例によるインターポーザ４０の拡大断面図である。図１５は図１４に示すインターポーザ４０の製造途中の断面図である。図１４及び図１５において、図１に示す構成部品と同等な部品には同じ符号を付し、その説明は省略する。
【００５７】
本発明の第２実施例によるインターポーザ４０は、図１に示すインターポーザ１において、シリコン基板２の裏面側（実装端子６の先端が突出した側）に多層配線層４Ａを形成した構成である。したがって、実装端子６は、その頂部が多層配線層４Ａに対して突出した状態であり、シリコン基板２の凹部２ａの内面に沿って形成された部分が、外部接続端子として機能する。
【００５８】
図１５に示す製造工程において、（ａ）〜（ｄ）までは、図５に示す（ａ）〜（ｄ）までの工程に略対応する。ただし、図１５（ｃ）において、実装端子６となる部分にのみ導電層が形成され、導電層６−１は形成されない。
【００５９】
本実施例では、実装端子６をシリコン基板２上に形成した後に、図１５（ｅ）に示すように直ちにバックグラインド及びケミカルエッチングを行う。この工程は、図５（ｈ）に示す工程と同様に行うことができる。これにより、実装端子の先端部分がシリコン基板２の裏面から突出した状態となる。次に、図１５（ｆ）に示すように、シリコン基板２の裏面に絶縁膜としてシリコン酸化膜１８を形成する。シリコン酸化膜の代わりに有機絶縁膜を形成してもよい。
【００６０】
続いて、図１５（ｇ）に示すように、シリコン基板の裏面にレジストを形成してパターン化したマスクを用いて導電層４２を形成する。導電層４２は実装端子６の先端部に接続したパターン配線として形成される。その後、図１５（ｈ）に示すように、多層配線層４Ａを導電層４２の上に形成して最上部に接続パッド１４を形成し、図１４に示すインターポーザ４０が完成する。なお、図１４に示す多層配線層４Ａは３層構造であるが、図１に示す多層配線層４のように４層構造としてもよく、また、任意の数の層構造としてもよい。
【００６１】
図１６は図１４に示すインターポーザの変形例であるインターポーザ４０Ａの断面図である。インターポーザ４０Ａでは、導電層４２を形成せずに、多層配線層４Ａ−１の導電層８−１と実装端子６とをビア１２により接続している。
【００６２】
図１７は、図１４に示すインターポーザ４０を組み込んだ半導体パッケージの断面図である。半導体素子２０はインターポーザ４０を介してパッケージ基板３０に搭載されている。すなわち、半導体素子２０の電極パッド２０ａは、ハンダバンプ２２によりインターポーザ４０の接続パッド１４に接続され、半導体素子２０とインターポーザ４０との間にアンダーフィル材２４が充填され固定されている。また、インターポーザ４０の実装端子６とパッケージ基板３０の接続パッド３０ａとはハンダバンプ２６を介して接続され、インターポーザ４０とパッケージ基板３０との間にアンダーフィル材２８が充填されて固定されている。ハンダボールは実装端子６の角錐形状の内側に収容された状態であり、接触面積が大きく、確実な接触が得られる。
【００６３】
上述の実施例では、インターポーザの基板としてシリコン基板を用い、エッチングにより四角錐形状の凹部を形成することにより、対応した四角錐形状の実装端子を形成しているが、本発明はシリコン基板に限ることなく、三角錐あるいは五角錐以上の角錐形状の凹部をエッチング等により容易に作成できる基板であれば使用することができる。また、凹部の形状は角錐形状に限ることなく、先端角度が比較的大きい円錐形状であってもよい。
【００６４】
以上のように、本明細書は以下の発明を開示する。
【００６５】
（付記１）  シリコン基板と、
該シリコン基板の第１の面と第２の面との間を貫通して延在し、先端が該第１及び第２の面のいずれか一方から突出した角錐形状の実装端子と、
前記シリコン基板の第１の面に形成され、該実装端子に電気的に接続された導電層を含む配線層と
よりなることを特徴とする半導体装置用基板。
【００６６】
（付記２）  付記１記載の半導体装置用基板であって、
前記実装端子と前記シリコン基板との間にシリコン酸化膜よりなる絶縁膜が介在することを特徴とする半導体装置用基板。
【００６７】
（付記３）  付記１記載の半導体装置用基板であって、
前記シリコン基板の第２の面は有機絶縁膜よりなる絶縁層で被覆されていることを特徴とする半導体装置用基板。
【００６８】
（付記４）  付記１記載の半導体装置用基板であって、
前記シリコン基板の第２の面は有機絶縁膜よりなる絶縁層で被覆されていることを特徴とする半導体装置用基板。
【００６９】
（付記５）  付記１記載の半導体装置用基板であって、
前記配線層は、絶縁層と導電層とが交互に重なった多層構造を有することを特徴とする半導体装置用基板。
【００７０】
（付記６）  付記１記載の半導体装置用基板であって、
前記実装端子の角錐形状は、シリコン基板の結晶面により画成される形状であることを特徴とする半導体装置用基板。
（付記７）  付記６記載の半導体装置用基板であって、
前記シリコン基板の第１及び第２の面は、実質的にシリコン結晶の（００１）面に沿っていることを特徴とする半導体装置用基板。
【００７１】
（付記８）  付記７記載の半導体装置用基板であって、
前記実装端子は角錐形状であることを特徴とする半導体装置用基板。
【００７２】
（付記９）  付記１記載の半導体装置用基板であって、
前記実装基板の先端は前記シリコン基板の第２の面から突出することを特徴とする半導体装置用基板。
【００７３】
（付記１０）  シリコン基板の第１の面に角錐形状の凹部を形成する凹部形成工程と、
該シリコン基板の第１の面と前記凹部の内面に絶縁膜を形成する絶縁工程と、
実装端子となる導電層を前記凹部内に形成する端子形成工程と、
前記凹部内の導電層に電気的に接続した導電層を含む配線層を前記シリコン基板の第１の面に形成する配線層形成工程と、
前記シリコン基板を前記第１の面とは反対側の第２の面側から除去し、前記凹部内に形成した導電層の一部を突出した状態で露出させる除去工程と、
を有することを特徴とする半導体装置用基板の製造方法。
（付記１１）  付記１０記載の半導体装置用基板の製造方法であって、
前記凹部形成工程は、前記シリコン基板の所定の部位を異方性エッチングにより四角錐形状に除去する工程を含むことを特徴とする半導体装置用基板の製造方法。
（付記１２）  付記１０記載の半導体装置用基板の製造方法であって、
前記除去工程の後に前記シリコン基板の第２の面に絶縁膜を形成する工程を更に有することを特徴とする半導体装置用基板の製造方法。
【００７４】
（付記１３）  付記１２記載の半導体装置用基板の製造方法であって、
前記第２の面に絶縁膜を形成する工程は、シリコン酸化膜を形成する工程であることを特徴とする半導体装置用基板の製造方法。
【００７５】
（付記１４）  付記１２記載の半導体装置用基板の製造方法であって、
前記第２の面に絶縁膜を形成する工程は、有機絶縁膜を塗布して形成する工程であることを特徴とする半導体装置用基板の製造方法。
【００７６】
（付記１５）  付記１０記載の半導体装置用基板であって、
前記除去工程は、前記シリコン基板の第２の面を研削する第１の工程と、該第１の工程の後に研削面を更にエッチングにより除去して前記実装基板の先端を突出させる第２の工程とを含むことを特徴とする半導体装置用基板の製造方法。
（付記１６）  付記１乃至９のうちいずれか一項記載の半導体装置用基板と、
電極パッドに金属バンプが設けられた半導体素子と
を有する半導体パッケージであって、
前記半導体装置用基板の実装端子の先端が前記半導体素子の金属バンプに食い込んだ状態で接続されたことを特徴とする半導体パッケージ。
【００７７】
（付記１７）  付記１乃至９のうちいずれか一項記載の半導体装置用基板と、
電極パッドに金属バンプが設けられた半導体素子と
を有する半導体パッケージであって、
前記半導体素子は、前記半導体装置用基板の配線層上に搭載され、角錐形状の前記実装端子を外部接続端子として用いたことを特徴とする半導体パッケージ。
【００７８】
（付記１８）  半導体素子とパッケージ基板との間に、付記１乃至９のうちいずれか一項記載の半導体装置用基板の第１の面側に半導体素子を搭載し、該第１の面とは反対側の第２の面側にパッケージ基板を接続し、前記半導体素子と前記パッケージ基板とを前記半導体装置用基板を介して電気的に接続したことを特徴とする半導体パッケージ。
【発明の効果】
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。
【００７９】
請求項１記載の発明によれば、例えば特殊な処理装置を必要としないエッチングによりシリコン基板に対して角錐形状の凹部を容易に形成することができるため、このような凹部を利用して角錐形状の実装端子を容易に製造することができる。また、実装端子の先端が角錐形状の頂点であるため、実装端子を接続する相手側に実装端子の先端を食い込ませることができ、良好な電気的接触及び実装信頼性を得ることができる。
【００８０】
また、請求項１記載の発明によれば、シリコン酸化膜により実装端子とシリコン基板との間を絶縁することができる。
【００８１】
請求項２記載の発明によれば、実装端子とシリコン基板の第２の面との間を確実に絶縁することができる。
【００８２】
請求項３記載の発明によれば、シリコン基板の結晶面のエッチングレートの差により容易に四角錐形状の凹部をシリコン基板中に形成することができ、したがって、四角錐形状の実装端子を容易に形成することができる。
【００８３】
請求項４記載の発明によれば、例えば特殊な処理装置を必要としないエッチングによりシリコン基板に対して角錐形状の凹部を容易に形成することができるため、このような凹部を利用して角錐形状の実装端子を容易に製造することができる。また、実装端子の先端が角錐形状の頂点であるため、実装端子を接続する相手側に実装端子の先端を食い込ませることができ、良好な電気的接触及び実装信頼性を得ることができる。
【００８４】
請求項５記載の発明によれば、異方性エッチングを用いることにより角錐形状の凹部を容易に形成することができる。
【００８５】
請求項６記載の発明によれば、実装端子の頂部の僅か手前まで研削によりシリコン基板を除去し、その後、エッチングによりシリコン基板のみを除去して実装端子の頂部を露出させることができ、短時間で実装端子を露出させることができる。
【００８６】
請求項７記載の発明によれば、半導体装置用基板の実装端子と半導体との間で良好な電気的接触及び実装信頼性を達成することができる。
【００８７】
請求項８記載の発明によれば、半導体パッケージの外部接続端子は角錐形状となるので、半導体パッケージを回路基板に実装する際に良好な電気的接続及び実装信頼性を得ることができる。
【００８８】
請求項９記載の発明によれば、請求項１乃至３のうちいずれか一項記載の半導体装置用基板は、微細構造とすることが容易であるため、パッケージ基板を微細構造としなくても、微細構造を有する半導体素子をパッケージ基板に搭載することができ、容易に半導体パッケージを形成することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例によるインターポーザの拡大断面図である。
【図２】実装端子を頂部側から見た平面図である。
【図３】基板に形成された凹部のａ）平面図及びｂ）断面図である。
【図４】図１に示すインターポーザの製造工程を説明するための図である。
【図５】図４に示す工程に対応したインターポーザの製造途中の断面図である。
【図６】（ａ）はシリコン基板の裏面に絶縁膜を設けないインターポーザの断面図であり、（ｂ）はシリコン基板の裏面に有機絶縁膜を設けたインターポーザの断面図である。
【図７】図１に示すインターポーザの実装端子に対して半導体装置のハンダボール接続して形成した半導体パッケージの断面図である。
【図８】図１に示すインターポーザの実装端子に対して半導体装置の電極パッドを接続して形成した半導体パッケージの断面図である。
【図９】図７の半導体パッケージを更にパッケージ基板に搭載して形成した半導体パッケージの断面図である。
【図１０】図１に示すインターポーザの接続パッド側に半導体素子をフリップチップ実装して形成した半導体パッケージの断面図である。
【図１１】図１に示すインターポーザの接続パッド側に半導体素子をワイヤボンディングして形成した半導体パッケージの断面図である。
【図１２】図１０に示す半導体パッケージを更にパッケージ基板に搭載して形成した半導体パッケージの断面図である。
【図１３】図１２に示す半導体パッケージにおいて、ハンダバンプを用いずに実装端子をパッケージ基板の接続パッドに直接接続して構成した半導体パッケージの断面図である。
【図１４】本発明の第２実施例によるインターポーザの拡大断面図である。
【図１５】図１４に示すインターポーザの製造途中の断面図である。
【図１６】図１４に示すインターポーザの変形例であるインターポーザの断面図である。
【図１７】図１４に示すインターポーザを組み込んだ半導体パッケージの断面図である。
【符号の説明】
１，４０，４０Ａ  インターポーザ
２  実装基板
４，４Ａ，４Ａ−１  多層配線層
６  実装端子
６−１，８−１，８−２，８−３  導電層
１０−１，１０−２，１０−３，１０−４  絶縁層
１２  ビア
１４  接続パッド
１６，１８  シリコン酸化膜
２０  半導体素子
２０ａ  電極パッド
２２，２６  ハンダバンプ
２４，２８  アンダーフィル材
３０  パッケージ基板
３０ａ  接続パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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