【手続補正書】
【提出日】平成20年5月9日(2008.5.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  （ａ）半導体基板を準備する工程と、
（ｂ）前記半導体基板上に、導電性の第１の膜を形成する工程と、
（ｃ）前記第１の膜上に第２の膜を形成する工程と、
（ｄ）前記第２の膜上に第１のフォトレジストを形成する工程と、
（ｅ）第１のパターンを有する第１のフォトマスクを用いて、前記第１のフォトレジストを露光する工程と、
（ｆ）前記工程（ｅ）によって露光された後の前記第１のフォトレジストを現像する工程と、
（ｇ）前記工程（ｆ）によって現像された後の前記第１のフォトレジストを用いて前記第２の膜をパターニングすることにより、ゲート電極の形成予定領域の上方に、前記ゲート電極のゲート幅よりも幅広の第３の膜を形成する工程と、
（ｈ）前記工程（ｇ）よりも後に実行され、前記第３の膜を覆って前記第１の膜上に第２のフォトレジストを形成する工程と、
（ｉ）前記ゲート電極のゲート幅方向の端部を規定する第２のパターンを有する第２のフォトマスクを用いて、前記第２のフォトレジストを露光する工程と、
（ｊ）前記工程（ｉ）によって露光された後の前記第２のフォトレジストを現像する工程と、
（ｋ）前記工程（ｊ）によって現像された後の前記第２のフォトレジストを用いて前記第３の膜をパターニングすることにより、第４の膜を形成する工程と、
（ｌ）前記第４の膜をエッチングマスクに用いて前記第１の膜をエッチングすることにより、前記ゲート電極を形成する工程とを備え、前記ゲート電極はメモリセルのゲート電極である、半導体装置の製造方法。
【請求項２】  （ａ）半導体基板を準備する工程と、
（ｂ）前記半導体基板上に、導電性の第１の膜を形成する工程と、
（ｃ）前記第１の膜上に第２の膜を形成する工程と、
（ｄ）前記第２の膜上に第１のフォトレジストを形成する工程と、
（ｅ）第１のパターンを有する第１のフォトマスクを用いて、前記第１のフォトレジストを露光する工程と、
（ｆ）前記工程（ｅ）によって露光された後の前記第１のフォトレジストを現像する工程と、
（ｇ）前記工程（ｆ）によって現像された後の前記第１のフォトレジストを用いて前記第２の膜をパターニングすることにより、第１のゲート電極の形成予定領域の上方から、ゲート幅方向に沿って前記第１のゲート電極に隣接する第２のゲート電極の形成予定領域の上方に繋がって延在する第３の膜を形成する工程と、
（ｈ）前記工程（ｇ）よりも後に実行され、前記第３の膜を覆って前記第１の膜上に第２のフォトレジストを形成する工程と、
（ｉ）前記第２のゲート電極側の前記第１のゲート電極の端部、及び前記第１のゲート電極側の前記第２のゲート電極の端部を規定する第２のパターンを有する第２のフォトマスクを用いて、前記第２のフォトレジストを露光する工程と、
（ｊ）前記工程（ｉ）によって露光された後の前記第２のフォトレジストを現像する工程と、
（ｋ）前記工程（ｊ）によって現像された後の前記第２のフォトレジストを用いて前記第３の膜をパターニングすることにより、第４の膜を形成する工程と、
（ｌ）前記第４の膜をエッチングマスクに用いて前記第１の膜をエッチングすることにより、前記第１及び第２のゲート電極を形成する工程とを備え、前記第１および第２のゲート電極はメモリセルのゲート電極である、半導体装置の製造方法。
【請求項３】  （ｍ）前記工程（ｇ）よりも後に実行され、エッチングによって前記第３の膜を細らせる工程をさらに備える、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】  前記工程（ｍ）は、前記工程（ｋ）よりも前に実行される、請求項３に記載の半導体装置の製造方法。
【請求項５】  ＳＲＡＭメモリセルを構成する複数のトランジスタがそれぞれ有するゲート電極の形成に適用される、請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
【請求項６】  メモリセルアレイ内に形成される複数のメモリセルトランジスタがそれぞれ有するゲート電極の形成に適用される、請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
【請求項７】  マクロセル領域に形成されるトランジスタのゲート電極の形成に適用される、請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
【請求項８】
（ａ）半導体基板を準備する工程と、
（ｂ）前記半導体基板上に、導電性の第１の膜を形成する工程と、
（ｃ）前記第１の膜上に第２の膜を形成する工程と、
（ｄ）前記第２の膜上の第１のフォトレジストを、第一のパターンにパターニングする工程と、
（ｅ）前記第一のパターンを用いて前記第２の膜をパターニングすることにより、第二のパターンを形成する工程と、
（ｆ）前記工程（ｅ）よりも後に実行され、前記第１の膜上に前記第二のパターンを覆うように形成される第２のフォトレジストを、前記第二のパターンを複数に分割するような開口部を有する第三のパターンに加工する工程と、
（ｇ）前記第三のパターンを用いて前記第二のパターンをパターニングすることにより、複数の第四のパターンを形成する工程と、
（ｈ）前記複数の第四のパターンをエッチングマスクに用いて前記第１の膜をエッチングすることにより、複数のゲート電極を形成する工程とを備え、
前記複数のゲート電極それぞれはメモリセルに用いられ、前記第一のパターンは前記複数のゲート電極それぞれのゲート幅方向に延在するパターンである、半導体装置の製造方法。
【請求項９】
前記開口部は前記複数のゲート電極それぞれのゲート長方向に延在する請求項８に記載の半導体装置の製造方法。
【請求項１０】
（ｉ）前記工程（ｅ）よりも後に実施され、前記第二のパターンを等方性エッチングによってパターンを細らせる工程をさらに備える、請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｉ）は、前記工程（ｇ）よりも前に実行される、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
ＳＲＡＭメモリセルを構成する複数のトランジスタがそれぞれ有するゲート電極の形成に適用される、請求項８に記載の半導体装置の製造方法。
【請求項１３】
メモリセルアレイ内に形成される複数のメモリセルトランジスタがそれぞれ有するゲート電極の形成に適用される、請求項８に記載の半導体装置の製造方法。
【請求項１４】
マクロセル領域に形成されるトランジスタのゲート電極の形成に適用される、請求項８に記載の半導体装置の製造方法。
【請求項１５】
前記等方性エッチングはフッ酸を用いたウエットエッチングである請求項１０に記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
【課題を解決するための手段】
この発明のうち請求項１に係る半導体装置の製造方法は、（ａ）半導体基板を準備する工程と、（ｂ）半導体基板上に、導電性の第１の膜を形成する工程と、（ｃ）第１の膜上に第２の膜を形成する工程と、（ｄ）第２の膜上に第１のフォトレジストを形成する工程と、（ｅ）第１のパターンを有する第１のフォトマスクを用いて、第１のフォトレジストを露光する工程と、（ｆ）工程（ｅ）によって露光された後の第１のフォトレジストを現像する工程と、（ｇ）工程（ｆ）によって現像された後の第１のフォトレジストを用いて第２の膜をパターニングすることにより、ゲート電極の形成予定領域の上方に、ゲート電極のゲート幅よりも幅広の第３の膜を形成する工程と、（ｈ）工程（ｇ）よりも後に実行され、第３の膜を覆って第１の膜上に第２のフォトレジストを形成する工程と、（ｉ）ゲート電極のゲート幅方向の端部を規定する第２のパターンを有する第２のフォトマスクを用いて、第２のフォトレジストを露光する工程と、（ｊ）工程（ｉ）によって露光された後の第２のフォトレジストを現像する工程と、（ｋ）工程（ｊ）によって現像された後の第２のフォトレジストを用いて第３の膜をパターニングすることにより、第４の膜を形成する工程と、（ｌ）第４の膜をエッチングマスクに用いて第１の膜をエッチングすることにより、ゲート電極を形成する工程とを備え、ゲート電極はメモリセルのゲート電極であるものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
また、この発明のうち請求項２に記載の半導体装置の製造方法は、（ａ）半導体基板を準備する工程と、（ｂ）半導体基板上に、導電性の第１の膜を形成する工程と、（ｃ）第１の膜上に第２の膜を形成する工程と、（ｄ）第２の膜上に第１のフォトレジストを形成する工程と、（ｅ）第１のパターンを有する第１のフォトマスクを用いて、第１のフォトレジストを露光する工程と、（ｆ）工程（ｅ）によって露光された後の第１のフォトレジストを現像する工程と、（ｇ）工程（ｆ）によって現像された後の第１のフォトレジストを用いて第２の膜をパターニングすることにより、第１のゲート電極の形成予定領域の上方から、ゲート幅方向に沿って第１のゲート電極に隣接する第２のゲート電極の形成予定領域の上方に繋がって延在する第３の膜を形成する工程と、（ｈ）工程（ｇ）よりも後に実行され、第３の膜を覆って第１の膜上に第２のフォトレジストを形成する工程と、（ｉ）第２のゲート電極側の第１のゲート電極の端部、及び第１のゲート電極側の第２のゲート電極の端部を規定する第２のパターンを有する第２のフォトマスクを用いて、第２のフォトレジストを露光する工程と、（ｊ）工程（ｉ）によって露光された後の第２のフォトレジストを現像する工程と、（ｋ）工程（ｊ）によって現像された後の第２のフォトレジストを用いて第３の膜をパターニングすることにより、第４の膜を形成する工程と、（ｌ）第４の膜をエッチングマスクに用いて第１の膜をエッチングすることにより、第１及び第２のゲート電極を形成する工程とを備え、第１および第２のゲート電極はメモリセルのゲート電極であるものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
また、この発明のうち請求項７に記載の半導体装置の製造方法は、請求項１〜４のいずれか一つに記載の半導体装置の製造方法が、マクロセル領域に形成されるトランジスタのゲート電極の形成に適用されることを特徴とするものである。
また、この発明のうち請求項８に記載の半導体装置の製造方法は、（ａ）半導体基板を準備する工程と、（ｂ）半導体基板上に、導電性の第１の膜を形成する工程と、（ｃ）第１の膜上に第２の膜を形成する工程と、（ｄ）第２の膜上の第１のフォトレジストを、第一のパターンにパターニングする工程と、（ｅ）第一のパターンを用いて第２の膜をパターニングすることにより、第二のパターンを形成する工程と、（ｆ）工程（ｅ）よりも後に実行され、第１の膜上に第二のパターンを覆うように形成される第２のフォトレジストを、第二のパターンを複数に分割するような開口部を有する第三のパターンに加工する工程と、（ｇ）第三のパターンを用いて第二のパターンをパターニングすることにより、複数の第四のパターンを形成する工程と、（ｈ）複数の第四のパターンをエッチングマスクに用いて第１の膜をエッチングすることにより、複数のゲート電極を形成する工程とを備え、複数のゲート電極それぞれはメモリセルに用いられ、第一のパターンは複数のゲート電極それぞれのゲート幅方向に延在するパターンであることを特徴とするものである。
また、この発明のうち請求項９に記載の半導体装置の製造方法は、請求項８に記載の半導体装置の製造方法であって、開口部は複数のゲート電極それぞれのゲート長方向に延在することを特徴とするものである。
また、この発明のうち請求項１０に記載の半導体装置の製造方法は、請求項８に記載の半導体装置の製造方法であって、（ｉ）工程（ｅ）よりも後に実施され、第二のパターンを等方性エッチングによってパターンを細らせる工程をさらに備えることを特徴とするものである。
また、この発明のうち請求項１１に記載の半導体装置の製造方法は、請求項１０に記載の半導体装置の製造方法であって、工程（ｉ）は、工程（ｇ）よりも前に実行されることを特徴とするものである。
また、この発明のうち請求項１２に記載の半導体装置の製造方法は、請求項８に記載の半導体装置の製造方法であって、ＳＲＡＭメモリセルを構成する複数のトランジスタがそれぞれ有するゲート電極の形成に適用されることを特徴とするものである。
また、この発明のうち請求項１３に記載の半導体装置の製造方法は、請求項８に記載の半導体装置の製造方法であって、メモリセルアレイ内に形成される複数のメモリセルトランジスタがそれぞれ有するゲート電極の形成に適用されることを特徴とするものである。
また、この発明のうち請求項１４に記載の半導体装置の製造方法は、請求項８に記載の半導体装置の製造方法であって、マクロセル領域に形成されるトランジスタのゲート電極の形成に適用されることを特徴とするものである。
また、この発明のうち請求項１５に記載の半導体装置の製造方法は、請求項１０に記載の半導体装置の製造方法であって、等方性エッチングはフッ酸を用いたウエットエッチングであることを特徴とするものである。