(57)【特許請求の範囲】
【請求項１】
基板上に配置される走査線と、
この上に配置される第１及び第２絶縁膜、この上に配置される半導体膜、前記半導体膜に電気的に接続されるソース電極及びドレイン電極とを含む薄膜トランジスタと、
前記ドレイン電極から導出されて前記走査線と略直交する信号線と、
この信号線と前記ソース電極及びドレイン電極とを被覆する第３絶縁膜と、
前記ソース電極の上面の一部が露出するように前記第３絶縁膜に設けられたソース電極用コンタクトホールと、
このソース電極用コンタクトホールを覆う導電層を介して前記ソース電極と電気的に接続される画素電極とを備えた表示装置用アレイ基板において、
前記ソース電極用コンタクトホールが、前記画素電極と接続する側における前記ソース電極の端縁を露出させるように形成され、
前記画素電極と接続する側において、前記ソース電極の端縁が略円弧状をなし、この略円弧状の端縁が、前記ソース電極用コンタクトホールの略円形の端縁の内側に沿って近接して配されており、
前記端縁を直接被覆する部分の前記導電層を介して、前記ソース電極と前記画素電極とが接続されることを特徴とする表示装置用アレイ基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置等の平面表示装置に用いられるアレイ基板の製造方法に関する。
【０００２】
【従来の技術】
近年、ＣＲＴディスプレイに代わる平面型の表示装置が盛んに開発されており、中でも液晶表示装置は軽量、薄型、低消費電力等の利点から特に注目を集めている。
【０００３】
例えば、各表示画素毎にスイッチ素子が配置された光透過型のアクティブマトリクス型の液晶表示装置を例にとり説明する。アクティブマトリクス型液晶表示装置は、アレイ基板と対向基板との間に配向膜を介して液晶層が保持されて成っている。アレイ基板は、ガラスや石英等の透明絶縁基板上に複数本の信号線と走査線とが格子状に配置され、各交点部分にアモルファスシリコン（以下、ａ−Ｓｉ：Ｈと略称する。）等の半導体薄膜を用いた薄膜トランジスタ（以下、ＴＦＴと略称する。）が接続されている。そしてＴＦＴのゲート電極は走査線に、ドレイン電極は信号線にそれぞれ電気的に接続され、さらにソース電極は画素電極を構成する透明導電材料、例えばＩＴＯ(Indium-Tin-Oxide)に電気的に接続されている。
【０００４】
対向基板は、ガラス等の透明絶縁基板上にＩＴＯから成る対向電極が配置され、またカラー表示を実現するのであればカラーフィルタ層が配置されて構成されている。
【０００５】
ここで、通常、上記ゲート電極及び走査線の上には、その上方の半導体層等とを絶縁するために、酸化シリコンからなる第１ゲート絶縁膜が配されており、さらに窒化シリコンからなる第２ゲート絶縁膜が配されている。また、上記透明導電材料の層と信号線等の金属配線層との間には、窒化シリコンからなる層間絶縁膜が配されている。
【０００６】
このようなアクティブマトリクス液晶表示装置の製造コストを低減する上で、アレイ基板製造のための工程数が多く、そのためアレイ基板のコスト比率が高いという問題があった。
【０００７】
そこで、特願平８−２６０５７２号においては、画素電極を最上層に配置し、これに伴い信号線、ソース、ドレイン電極と共に、半導体被膜等を同一のマスクパターンに基づいて一括してパターニングを行った後、ソース電極と画素電極との接続用のコンタクトホールの作製と共に、信号線や走査線の接続端を露出するためのコンタクトホールの作製を同時に行うことが提案されている。これにより、少ないマスク数で生産性を向上でき、しかも製造歩留まりを低下させることもない。
【０００８】
しかし、上記のように、画素電極層の一部がソース電極を覆う画素上置きタイプの場合、以下に説明するような問題があった。
【０００９】
図１１に、従来のアレイ基板における、ソース電極と画素電極との接続不良の発生について、ＴＦＴ部分の模式的な縦断面図により示す。
【００１０】
ＴＦＴのソース電極(126b)は、その上面に配されるコンタクトホール(129)により、画素電極(131)を構成するＩＴＯ膜と接続される。コンタクトホール(129)は、全体がソース電極(126b)上に配されるので、ソース電極(126b)についての画素電極側の端縁(126c)は、ソース電極(126b)の層と画素電極(131)の層との間の層間絶縁膜(127)により覆われる。
【００１１】
ソース電極(126b)及びドレイン電極を含む上層金属配線のための金属として、モリブデン金属または、モリブデン金属を５５原子％（モル％）以上好ましくは７０原子％以上含む合金が耐ヒロック性や、エッチング残渣がないこと等において優れている。しかし、このような金属を用いた場合には、図中に示されるように、ソース電極(126b)の端縁(126c)がほぼ垂直に近い形状ないしはオーバーハング形状にエッチングされることがあり、その結果、以下のような問題が生じることがあった。
【００１２】
このような形状を有するソース電極(126b)の端縁(126c)部分に対して、層間絶縁膜(127)が堆積された場合には、往々にしてボイド(128)が形成され、これによりＩＴＯ膜がカバーしきれない部分が生じる。また、ＩＴＯ膜パターニング工程中にこのボイド(128)に滲み込んだエッチング液が、ＩＴＯ膜を腐蝕し、ＩＴＯ膜の段切れを引き起こすことがある。
【００１３】
上記の従来の技術のアレイ基板の製造工程について、図１２〜１６を用いて、より詳細に説明する。ここでは、第１〜第５工程の説明を省略し、第６工程から説明する。
【００１４】
（１）第６工程
図１２に、第５工程終了後の状態を積層断面図で示す。第６工程では、この上に、窒化シリコン膜から成る層間絶縁膜(127)を堆積した後、第４のマスクパターンを用いて露光、現像し、ソース電極(126b)に対応する領域の一部の層間絶縁膜(127)を除去することにより、図１３に示すように、コンタクトホール(129,163-166)を形成する。
【００１５】
図１４の平面図には、ソース電極電極用コンタクトホール(129)を形成する際のオーバーエッチング（サイドエッチングによる寸法拡大）について示す。エッチング初期のコンタクトホール(129-0)は、レジストパターンに対応する位置及び寸法を有する。オーバーエッチングにより拡大されるものの、通常の設計においては、コンタクトホール(129)の端縁がソース電極の範囲からはみ出ることがない。また、ソース電極(126b)は、画素電極と接続する側の端縁(126c)（ドレイン電極と接続する側以外の端縁）が３つの直線からなる。すなわち、ソース電極(126b)は、画素電極に囲まれる部分が、長方形部分の平面形状を有する。
【００１６】
（２）第７工程
図１５の積層断面図、及び図１６の平面図には、ＩＴＯ膜を堆積した後、パターニングにより画素電極(131)を形成した様子を示す。
【００１７】
【発明が解決しようとする課題】
そこで、本発明は、上記問題点に鑑み、画素電極(131)を構成するＩＴＯ膜が、ソース電極(126b)の端縁(126c)上で段切れを起こすことがない表示装置用アレイ基板、及びその製造方法を提供するものである。
【００１８】
【課題を解決するための手段】
請求項１記載の表示装置用アレイ基板においては、基板上に配置される走査線と、この上に配置される第１及び第２絶縁膜、この上に配置される半導体膜、前記半導体膜に電気的に接続されるソース電極及びドレイン電極とを含む薄膜トランジスタと、前記ドレイン電極から導出されて前記走査線と略直交する信号線と、この信号線と前記ソース電極及びドレイン電極とを被覆する第３絶縁膜と、前記ソース電極の上面の一部が露出するように前記第３絶縁膜に設けられたソース電極用コンタクトホールと、このソース電極用コンタクトホールを覆う導電層を介して前記ソース電極と電気的に接続される画素電極とを備えた表示装置用アレイ基板において、前記ソース電極用コンタクトホールが、前記画素電極と接続する側における前記ソース電極の端縁を露出させるように形成され、前記端縁を直接被覆する部分の前記導電層を介して、前記ソース電極と前記画素電極とが接続されることを特徴とする。
【００１９】
このような構成により、ソース電極の画素電極側端縁がほぼ垂直ないしはややオーバーハング状であっても、絶縁膜の層によってこの部分にボイドが形成されることがない。したがって、ソース電極の画素電極側端縁におけるＩＴＯ膜の段切れやエッチング液の滲み込みに起因する表示装置の点欠陥不良を防止することができる。
【００２０】
請求項２記載の表示装置用アレイ基板においては、請求項１記載のアレイ基板において、前記画素電極と接続する側において、前記ソース電極の端縁が略円弧状をなし、この略円弧状の端縁が、前記ソース電極用コンタクトホールの略円形の端縁の内側に沿って近接して配されていることを特徴とする。
【００２１】
このような構成であると、所望のコンタクトホールが、オーバーエッチングにより容易に製造できる。特には、第３絶縁膜（Pass-SiN）と第２絶縁膜（g-SiN）のエッチングレート差を５倍以上することで、オーバーエッチングによって、下方の絶縁膜が損傷されることを十分に防止することができる。
【００２２】
請求項３記載の表示装置用アレイ基板においては、請求項１記載のアレイ基板において、前記ソース電極が、モリブデン、またはモリブデンを５５原子％以上含む合金からなることを特徴とする。
【００２３】
請求項４記載の表示装置用アレイ基板の製造方法においては、基板上に配置される走査線を含む第１導電層パターンを形成する工程と、この上に、第１及び第２絶縁膜、及び、半導体膜を形成する工程と、前記前記半導体膜に接続されて薄膜トランジスタを構成するソース電極及びドレイン電極と、前記ドレイン電極から導出されて前記走査線に略直交する信号線とを含む第２導電層パターンを形成する工程と、前記第２導電層パターンを被覆する第３絶縁膜を形成する工程と、前記ソース電極の上面の一部が露出するよう前記第３絶縁膜にソース電極用コンタクトホールを形成する工程と、前記ソース電極用コンタクトホールにより前記ソース電極と電気的に接続される画素電極を形成する工程とを備えた表示装置用アレイ基板の製造方法において、前記ソース電極用コンタクトホールを形成する工程において、このソース電極用コンタクトホールが、レジストパターンにおける寸法から、サイドエッチングにより、前記ドレイン電極から遠い側において前記ソース電極の端縁を含む寸法まで拡大され、これにより、前記画素電極を形成する工程において、前記ソース電極の端縁が前記画素電極を形成する層によって直接被覆されることを特徴とする。
【００２４】
このような構成により、ソース電極の端縁におけるＩＴＯ膜の段切れやエッチング液の滲み込みに起因する表示装置の点欠陥不良を防止することができる。
【００２５】
請求項５記載の表示装置用アレイ基板の製造方法においては、請求項４記載のアレイ基板の製造方法において、アレイ基板の周縁部において、前記第１導電層パターンに属する配線を露出させる第１コンタクトホールを形成する工程と、前記ソース電極用コンタクトホールを形成する工程と同時に、前記第１コンタクトホールの外端縁に接する領域において前記第２絶縁層を取り除くことにより、前記第２導電層パターンに属する配線を露出させる第２コンタクトホールを形成する工程と、前記画素電極を形成する工程と同時に、前記第１コンタクトホールによって露出している前記第１導電層と、前記第２コンタクトホールによって露出している前記第２導電層とを、前記画素電極と同一の層により接続する工程とを備えたことを特徴とする。
【００２６】
上記構成により、アレイ基板の周縁部のコンタクトホールについても、接続不良を確実に防止できるとともに、コンタクトホール形成の工程を簡略化することができる。
【００２７】
請求項６記載の表示装置用アレイ基板の製造方法においては、請求項４又は５に記載のアレイ基板の製造方法において、前記ソース電極用コンタクトホール、又は、これとともに前記第２コンタクトホールを形成する工程は、フッ化水素又はその塩を含有してなる単一のエッチング液による単一のエッチング処理により行われることを特徴とする。
【００２８】
【発明の実施の形態】
＜アレイ基板の構成＞
以下、本発明の表示装置用アレイ基板の構成について図１から図３、及び図９に基づいて説明する。
【００２９】
図１は、アレイ基板(100)の概略平面図を示すものであり、図中の下側が液晶表示装置の画面上側に位置するものであって、図中下側から上側に向かって走査線が順次選択されるものである。
【００３０】
アレイ基板(100)は、ガラス基板(101)上に配置される４８０本の走査線(111)を含み、各走査線(111)の一端は、ガラス基板(101)の一端辺(101a)側に引き出され、斜め配線部(150)を経て走査線パッド(152)に電気的に接続される。
【００３１】
アレイ基板(100)は、ガラス基板(101)上に走査線(111)と略直交する１９２０本の信号線(110)を含み、各信号線(110)はガラス基板(101)の他の一端辺(101b)側に引き出され、斜め配線部(160)を経て信号線パッド(162)に電気的に接続される。
【００３２】
走査線(111)と信号線(110)との交点部分近傍には、ＴＦＴ(112)が配置されている。
【００３３】
（１）ＴＦＴ部分の構造
ＴＦＴ(112)の積層構造について、図２の模式的な断面斜視図を用いて説明する。
【００３４】
ＴＦＴ(112)は、下層の金属配線である走査線(111)をゲートとした逆スタガー型であって、上層の金属配線である信号線(110)からの延在部分がドレイン電極(126a)をなしており、チャネル部にチャネル保護被膜(122)を有する。また、ＴＦＴ(112)は画素上置きタイプであって、ソース電極(126b)は、この上面を露出させるように層間被覆絶縁膜(127)に設けられたコンタクトホール(129)を介して、画素電極(131)と接続される。
【００３５】
図に示すように、コンタクトホール(129)についての画素電極と接続する側の端縁(129a)、すなわち、ドレイン電極と接続する側以外の端縁は、対応するソース電極の端縁(126c)よりも少し外側にある。すなわち、コンタクトホール(129)は、ソース電極(126b)の上面から画素電極側へとはみ出して形成される。このため、コンタクトホール(129)の底面内には、ソース電極についての、画素電極と接続する側の端縁(126c)が含まれ、これが底面内の段差部をなしている。
【００３６】
したがって、ソース電極についての画素電極と接続する側の端縁(126c)は、層間被覆絶縁膜(127)に被覆されず、画素電極(131)を構成するＩＴＯ膜によってのみ被覆されることとなる。なお、図に示されるように、ソース電極の画素電極接続側の端縁(126c)は、コンタクトホールの円形領域に収まりやすいように、予め、円弧状の平面形状に形成される。
【００３７】
上記において、ＩＴＯ(Indium Tin Oxide)は、層間被覆絶縁膜(127)にくらべて被覆充填性が格段に優れるものである。したがって、ソース電極の端縁(126c)がほぼ垂直ないしはオーバーハング状であっても、ソース電極の端縁(126c)に沿った部分で、ボイドが形成されることがない。そのため、画素電極(131)を構成するＩＴＯ膜が、ソース電極の端縁(126c)上で段切れを起こすことがない。
【００３８】
（２）信号線側外周部の構造
信号線(110)の外周部付近の構造について、図１、図３及び図９に基づいて説明する。
【００３９】
図１に示すように、走査線(111)と同一工程にて同一材料で形成される下層配線部(111b)が、各信号線(110)に対応してガラス基板(101)の一端辺(101b)側の信号線(110)の斜め配線部(160)及び信号線パッド(162)に配置されている。
【００４０】
図９に示すように、斜め配線部(160)においては、下層配線部(111b)の上には、２層の絶縁膜(115),(117)が配置されている。また、この２層の絶縁膜(115),(117)の上に、半導体被膜(119)、低抵抗半導体被膜(123)及び信号線(110)から延在される上層配線部(125b)が積層され、この上層配線部(125b)上には層間絶縁膜(127)が配置されている。
【００４１】
斜め配線部(160)においては、信号線(110)から延在される上層配線部(125b)と、走査線(111)と同一工程にて同一材料で形成される下層配線部(111b)とが積層配置され、この２層によって、斜め配線部(160)の基部と信号線パッド(162)とを電気的に接続している。
【００４２】
そのため、斜め配線部(160)において、上層配線部(125b)または下層配線部(111b)の一方が断線しても、他方が接続されているため、斜め配線部(160)に断線不良が生じることが軽減される。
【００４３】
この斜め配線部(160)の基部、及び、信号線パッド(162)においては、それぞれ、第２コンタクトホール(163)及び(165)が形成された領域中に第１コンタクトホール(164)及び(166)が形成されている。そして、これらコンタクトホールの領域に、画素電極(131)と同一工程にて同一材料のＩＴＯから形成される信号線接続層(131b)が配されることによって、信号線(110)から延在される上層配線部(125b)と下層配線部(111b)とが電気的に接続されている。なお、第１コンタクトホール(164)及び(166)は、下層配線部(111b)の主表面の一部を露出するように２層の絶縁膜(115),(117)、半導体被膜(119)、低抵抗半導体被膜(123)及び上層配線部(125b)を貫通する開口であって、第２コンタクトホール(163)及び(165)は上層配線部(125b)の主表面の一部を露出するように層間絶縁膜(127)を貫通する開口である。
【００４４】
図３の縦断面斜視図に模式的に示すように、第２コンタクトホール(163)の底面(163b)がドーナツ状をなし、第１コンタクトホール(164)の外端縁(164b)は、同時に、ドーナツ状の底面(163b)の内縁となっている。
【００４５】
このように、第２コンタクトホールの形成された領域中に第１コンタクトホールが配されるため、コンタクトホール形成のための面積は、両コンタクトホールを接続層(131b)により接続したものにおいての最小面積とすることができる。
【００４６】
また、接続層(131b)はＩＴＯからなるため抵抗率が高いものの、第１コンタクトホールの底面にて下層配線部(111b)を覆う接続層(131b)部分と、第２コンタクトホールの底面にて上層配線部(125b)を覆う接続層(131b)部分とは、単に第１コンタクトホールの段差面上の接続層(131b)部分だけを介して結合されている。したがって、接続層(131b)部分の配線長は最小限となる。しかも、第１コンタクトホールの外縁の全周にわたってこのような接続が行われている。したがって、接続層(131b)部分の抵抗によってクロストークといった表示不良が引き起こされることがない。
【００４７】
なお、走査線側外周部の構造は、上記に説明した信号線付近の外周部の構造と同様である。
【００４８】
本実施例においては、図１に示すように、補助容量（Ｃｓ）が走査線の延在部(113)により形成されるものとして説明しているが、走査線(111)と並行する補助容量線（Ｃｓ線）を配する構成とすることもできる。この場合、走査線(111)と同一工程にて同一材料より形成される各補助容量線（Ｃｓ線）の一端又は両端が、信号線(110)と同一工程にて同一材料より形成されるＣｓ束ね線とコンタクトホールを介して接続される。このコンタクトホールについても、上記で説明した、信号線側外周部における構造と全く同様のものとすることができる。
【００４９】
＜アレイ基板の製造工程＞
次に、このアレイ基板(100)の製造工程について、図４から図９を参照して詳細に説明する。下記の説明において、走査線付近の外周部の製造工程は、信号線付近の外周部の製造工程と全く同様であるので、省略する。
【００５０】
（１）第１工程
ガラス基板(101)に、スパッタ法により、Ｍｏ−Ｗ膜（モリブデン−タングステン合金膜）を３００ｎｍの膜厚に堆積させる。
【００５１】
この積層膜上に、フォトリソグラフィを用いて走査線パターンと補助容量配線の一部を形成し、ＣＦ4／Ｏ2系ＣＤＥでテーパー形状にドライエッチングし、走査線と補助容量配線パターンを完成させる（第１のパターニング）。
【００５２】
これにより、ガラス基板(101)上に４８０本の走査線(111)を作製すると共に、その一端辺(101a)側において走査線(111)の斜め配線部(150)及び走査線パッド(152)を構成する下層配線部(111a)、一端辺(101b)において信号線(110)の斜め配線部(160)及び信号線パッド(162)を構成する下層配線部(111b)をそれぞれ同時に作製する。
【００５３】
さらに、ＴＦＴ領域では走査線(111)と一体で走査線(111)と直交する方向に導出されるゲート電極を作製する。また、走査線(111)のパターニングの際に走査線(111)と直交する方向に導出され、補助容量（Ｃｓ）を形成するための延在領域(113)も同時に作製しておく（図１参照）。
【００５４】
（２）第２工程
第１工程の後、ガラス基板(101)を３００℃以上に加熱した後、常圧プラズマＣＶＤ法により３５０ｎｍ厚の酸化シリコン膜（ＳｉＯｘ膜）から成る第１ゲート絶縁膜(115)を堆積した後、さらに減圧プラズマＣＶＤ法により５０ｎｍ厚の窒化シリコン膜から成る第２ゲート絶縁膜(117)、５０ｎｍ厚のａ−Ｓｉ：Ｈから成る半導体被膜(119)及び２００ｎｍ厚の窒化シリコン膜から成るチャネル保護被膜(121)を連続的に大気にさらすことなく成膜する。
【００５５】
ここで、窒化シリコン膜である第２ゲート絶縁膜(117)を成膜する際には、減圧プラズマＣＶＤの条件を、膜組成におけるケイ素（シリコン）元素に対する窒素元素の比（窒素／ケイ素の組成比Ｎ／Ｓｉ）が１．５以上となるように調整する。
【００５６】
ＳｉＯｘ膜の代わりに、ガラス基板(101)を３００℃以上に加熱した後、熱ＣＶＤ法によるＳｉＯ2膜を用いてもよい。
【００５７】
（３）第３工程
第２工程の後、走査線(111)をマスクとした裏面露光技術により走査線(111)に自己整合的にチャネル保護被膜(121)をパターニングし、さらにＴＦＴ領域に対応するように第２のマスクパターンを用いて露光し、現像、パターニング（第２のパターニング）を経て、島状のチャネル保護膜(122)を作製する。
【００５８】
（４）第４工程
第３工程の後、図４に示すように、良好なオーミックコンタクトが得られるように露出する半導体被膜(119)表面をフッ酸（ＨＦ）系溶液で処理し、プラズマＣＶＤ法により不純物としてリンを含む３０ｎｍ厚のｎ+ａ−Ｓｉ：Ｈから成る低抵抗半導体被膜(123)を堆積し、３００ｎｍ厚のＭｏ膜（モリブデン膜）(125)をスパッターにより堆積する。
【００５９】
（５）第５工程
第４工程の後、図５に示すように、第３のマスクパターンを用いて露光、現像した後、Ｍｏ膜(125)、低抵抗半導体被膜(123)及び半導体被膜(119)についてのパターニングを行う（第３のパターニング）。この際、Ｍｏ膜(125)は、リン酸、硝酸、酢酸及び水の混酸を用いたウエットエッチングによりパターニングする。また、低抵抗半導体被膜(123)及び半導体被膜(119)は、窒化シリコン膜から成る第１ゲート絶縁膜(115)あるいは第２ゲート絶縁膜(117)とチャネル保護膜(122)とのエッチング選択比を制御することによって、プラズマエッチングによりパターニングする。
【００６０】
これにより、ＴＦＴ領域においては、ソース電極(126b)とその下方の低抵抗半導体膜部分(124a)とを一体に作製し、信号線(110)及びドレイン電極(126a)とその下方の低抵抗半導体膜部分(124b)とを一体に作製する。
【００６１】
信号線パッド(162)及び斜め配線部(160)の基部においては、下層配線部(111b)上に沿ってＭｏ膜(125)をパターニングして信号線(110)から延在される上層配線部(125b)を形成すると共に、上層配線部(125b)に沿って低抵抗半導体被膜(123)及び半導体被膜(119)を一括してパターニングする。
【００６２】
これと同時に、上述した第１コンタクトホール(164),(166)に対応する領域の上層配線部(125b)、低抵抗半導体被膜(123)及び半導体被膜(119)を貫通する開口(164a),(166a)を作製する。
【００６３】
ここでは、Ｍｏ膜(125)、低抵抗半導体被膜(123)及び半導体被膜(119)のパターニングは、ウエットエッチングとこれに続くドライエッチングとの連続工程により行ったが、ドライエッチングのみ、又は、ウエットエッチングのみにより行うこともできる。
【００６４】
（６）第６工程
第５工程の後、この上に２００ｎｍ厚の窒化シリコン膜から成る層間絶縁膜(127)を堆積する。
【００６５】
ここで、層間絶縁膜(127)を成膜する際には、減圧プラズマＣＶＤの条件を、ケイ素に対する窒素の元素比が１．２８以上となるように調整する。
【００６６】
そして、第４のマスクパターンを用いて露光、現像し、ソース電極(126b)に対応する領域の一部の層間絶縁膜(127)を除去してコンタクトホール(129,164-166)を形成する（第４のパターニング）。
【００６７】
コンタクトホールを形成するためのエッチング処理薬剤としては、フッ化水素系薬剤を用いる。特に好ましいものとしては、フッ化水素−フッ化アンモニウム緩衝液（バッファードフッ酸、ＢＨＦ）が挙げられる。バッファードフッ酸は、フッ化水素を６％、フッ化アンモニウムを３０％含有する水溶液である。
【００６８】
層間絶縁膜(127)と第２ゲート絶縁膜(117)は共に窒化シリコンからなるが、層間絶縁膜(127)がバッファードフッ酸によってエッチングされる速度は、第２ゲート絶縁膜(117)のそれの約１０倍である。すなわち、エッチング速度比が約１０倍である。これは、同じ減圧ＣＶＤ法により成膜されても、成膜条件が異なり、密度及び窒素／ケイ素の重量組成比が大きく異なることに起因する。
【００６９】
以下に、図６〜８を用いて、層間絶縁膜(127)にコンタクトホールを形成するエッチング工程について説明する。
【００７０】
a.  オーバーエッチング前（サイドエッチングによる寸法拡大の前）
まず、図６に、エッチングの初期におけるＴＦＴ部分の積層断面構造を示す。
【００７１】
この段階におけるコンタクトホールの大きさは、上記のようにマスクパターンにしたがって形成されたレジストパターンにおけるコンタクトホール部分とほぼ同一である。
【００７２】
このとき、ソース電極部分におけるコンタクトホールの(129)は、その全体がソース電極(126b)の領域内にある。すなわち、ソース電極(126b)についての画素電極側の端縁(126c)は、層間絶縁膜(127)によって被覆されたままである。
【００７３】
一方、この時、信号線パッド(162)及び斜め配線部(160)の基部においては、開口(164a),(166a)に対応する第１及び第２ゲート絶縁膜(115),(117)と共に層間絶縁膜(127)が一括して除去され、第１コンタクトホール(164),(166)が形成される（第４のパターニング）。
【００７４】
b.  オーバーエッチング後（サイドエッチングによる寸法拡大の後）
次に、図７に、エッチング終了後、すなわち、オーバーエッチング後におけるＴＦＴ部分の積層断面構造を示す。
【００７５】
オーバーエッチングにより各コンタクトホールのサイズが拡大された後には、コンタクトホール(129)についての画素電極側の端縁(129a)が、ソース電極(126b)についての画素電極側の端縁(126c)を超えて外側に来ている。したがって、ソース電極(126b)についての画素電極側の端縁(126c)には、層間絶縁膜(127)が残らない。
【００７６】
一方、この時、信号線パッド(162)及び斜め配線部(160)の基部においては、第１コンタクトホール(164),(166)を取り囲む領域の層間絶縁膜(127)が除去され、第２コンタクトホール(163),(165)が形成される。
【００７７】
図８は、オーバーエッチングについて模式的に示すための、ＴＦＴ部分の平面図である。
【００７８】
図に示すように、レジストパターンにおけるコンタクトホール部分の設計サイズと、オーバーエッチングの時間とを調整することにより、コンタクトホールがソース電極の画素電極側の端縁(126c)を少し超えるところまで拡大するようにされる。
【００７９】
また、ソース電極についての画素電極と接続する側の端縁(126c)は、略円弧状に形成され、略円形のコンタクトホール(129)の端縁の内側に沿って近接して配されている。
【００８０】
図８に示すような平面配置であるため、オーバーエッチングのための時間は、最小限とすることができ、また、オーバーエッチング中にゲート絶縁膜(119)を損傷することもない。
【００８１】
（７）第７工程
第６工程の後、図９に示すように、この上に４０ｎｍ厚のＩＴＯ膜を基板温度２３０℃でスパッターにより堆積し、第５のマスクパターンを用いて露光、現像した後、画素電極(131)を作製するパターニングを行う（第５のパターニング）。ＩＴＯ膜のパターニングは、ウエットエッチングであってもドライエッチングであってもかまわない。
【００８２】
図９中に示すように、上記第６工程で形成されたコンタクトホール(129)により、ソース電極(126b)の上面の一部を被覆してこれと接続されるＩＴＯ膜(131a)は、ソース電極の画素電極側の端縁(126c)、及び、これとコンタクトホール(129)の画素電極側の端縁(129a)との間の谷部を直接被覆するＩＴＯ膜を介して、画素電極(131)に接続される。
【００８３】
同時に、信号線パッド(162)及び斜め配線部(160)の基部においては、図９に示すように、第２コンタクトホール(163),(165)及び第１コンタクトホール(164),(166)の領域を覆うようにパッチ状の接続層(131b)を形成する。これにより信号線(110)と信号線接続パッド(162)とは、下層配線部(111b)と上層配線部(125b)の２層構造の斜め配線部(160)により電気的に接続される。
【００８４】
図１０の平面図には、画素電極作成後のＴＦＴ部分について模式的に示す。既に説明したように、画素電極側におけるソース電極の円弧状端縁よりコンタクトホールの端縁が外側に位置する。
【００８５】
上記実施例においては、半導体被膜(119)をａ−Ｓｉ：Ｈで構成する場合について説明したが、多結晶シリコン膜等であっても全く同様である。また、アレイ基板の周縁領域に信号線パッド(162)及び走査線パッド(152)パッド(152),(162)が備えられるものとして説明したが、アレイ基板の周縁領域に駆動回路部を一体に形成し、この駆動回路部への入力接続部を形成したものであっても良い。
【００８６】
＜具体的な実施例＞
（１）オーバーエッチングについての設計
レジストパターンにおけるコンタクトホールの設計サイズ及びエッチング時間の調整についての具体例を挙げれば以下のようである。
【００８７】
a.  第４のパターニング（第６工程）のためのレジストパターンにおけるコンタクトホールの画素電極側の円弧状端縁が、第３のパターニング（第５工程）のためのレジストパターンにおけるソース電極の画素電極側の円弧状端縁より４μｍ内側となるように、それぞれのマスクパターンを調整する。
【００８８】
b.  上記第５工程において、ソース電極を形成する第３のパターニングの際、サイドエッチングが０．７５μｍである。
【００８９】
c.  上記第６工程において、コンタクトホールのサイドエッチングの速度が、１．８μｍ／ｍｉｎとなるようにエッチング条件を設定し、１２０秒間エッチングを行う。例えば、層間被覆絶縁膜(127)に対して、バッファードフッ酸を２８℃で用いる。
【００９０】
上記a.〜c.の結果、画素電極側における、コンタクトホールの端縁からソース電極の端縁までの距離は、以下のようになる。
【００９１】
４μｍ−０．７５μｍ−（１．８μｍ×１２０／６０）＝−０．３５μｍ
すなわち、コンタクトホールの端縁がソース電極の端縁より０．３５μｍだけ外側に位置することとなる。
【００９２】
（２）ＩＴＯ膜の形成とパターニング
d.  上記第７工程において、４０ｎｍ厚のＩＴＯ膜を基板温度２３０℃でスパッターにより堆積し露光、現像した後、２６％濃度の塩酸（２６％ＨＣｌ・ａｑ）を液温３７℃で１２０秒間吹き付けるスプレーエッチングにより、画素電極(131)を作製する。
【００９３】
（３）点欠点不良の検査
e.  アレイ基板製造工程に関する最終検査を、上記のように製造されたアレイ基板について行ったところ、ソース電極の端縁におけるＩＴＯ膜の段切れやエッチング液の滲み込みによる点欠陥不良は全く観察されなかった。
【００９４】
【発明の効果】
以上に述べたように本発明によれば、画素電極のパターン等における段切れの発生を防止することができ、これにより製品不良を低減させることができる。
【図面の簡単な説明】
【図１】本発明の一実施例のアレイ基板の一部概略平面図である。
【図２】実施例のアレイ基板のＴＦＴ部におけるコンタクトホール形成領域の積層構造について示す模式的な断面斜視図である。
【図３】実施例のアレイ基板の接続パッド部におけるコンタクトホール形成領域の積層構造について示す模式的な断面斜視図である。
【図４】図１〜３に示す実施例のアレイ基板を製造する際の、第４工程終了後における積層断面図である。
【図５】図１〜３に示す実施例のアレイ基板を製造する際の、第５工程終了後における積層断面図である。
【図６】図１〜３に示す実施例のアレイ基板を製造する際の、第６工程のエッチング初期における積層断面図である。
【図７】図１〜３に示す実施例のアレイ基板を製造する際の、第６工程のオーバーエッチング後における積層断面図である。
【図８】実施例のアレイ基板を製造する際の、オーバーエッチングついて模式的に示すための、ＴＦＴ部分の平面図である。
【図９】図１〜３に示す実施例のアレイ基板を製造する際の、第７工程終了後における積層断面図である。
【図１０】図９の状態についてさらに説明するための、図８と同様の平面図である。
【図１１】従来の技術のアレイ基板のＴＦＴ部におけるコンタクトホール形成領域の積層構造について示す模式的な縦断面図である。
【図１２】図１１に示す従来のアレイ基板を製造する際の、第５工程終了後における積層断面図である。
【図１３】図１１に示す従来のアレイ基板を製造する際の、第６工程終了後における積層断面図である。
【図１４】従来のアレイ基板を製造する際の、オーバーエッチングついて模式的に示すための、ＴＦＴ部分の平面図である。
【図１５】図１１に示す従来のアレイ基板を製造する際の、第７工程終了後における積層断面図である。
【図１６】図１５の状態についてさらに説明するための、図１４と同様の平面図である。
【符号の説明】
１１０      信号線（Ｍｏ膜）
１１１      走査線（Ｍｏ−Ｗ膜）
１１２      薄膜トランジスタ（ＴＦＴ）
１１３      走査線の延在領域
１１５      第１ゲート絶縁膜（ＳｉＯｘ）
１１７      第２ゲート絶縁膜（ＳｉＮ）
１１９      半導体被膜（ａ−Ｓｉ：Ｈ）
１２３      低抵抗半導体被膜（ｎ+ａ−Ｓｉ：Ｈ）
１２６ａ    ドレイン電極（Ｍｏ膜）
１２６ｂ    ソース電極（Ｍｏ膜）
１２６ｃ    ソース電極の画素電極側における円弧状端縁
１２７      層間絶縁膜（パッシベーション膜、ＳｉＮ）
１３１      画素電極（ＩＴＯ膜）
１３１ａ    ソース電極に被覆、接続されるＩＴＯ膜
１３１ｂ    接続部
１２９      ソース電極と画素電極との接続用のコンタクトホール
１２９ａ    コンタクトホールの画素電極接続側の端縁
１５３，１５５  走査線パッド用第１コンタクトホール
１５４，１５６  走査線パッド用第２コンタクトホール
１６３，１６５  信号線パッド用第１コンタクトホール
１６４，１６６  信号線パッド用第２コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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