【手続補正書】
【提出日】平成20年3月28日(2008.3.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
対称デューティ・サイクルを有するプログラマブル分割回路であって、
２進符号化除数値を指定することができる分割モード・コントローラと、
前記分割モード・コントローラに結合され、第１ステージ分割機能の要素を形成する線形フィードバック・シフト・レジスタ（ＬＦＳＲ）と、
前記ＬＦＳＲと直列に結合され、第２ステージ分割機能の要素を形成するマスタ−スレーブ・ラッチと、
前記マスタ−スレーブ・ラッチと直列に結合されたデューティ・サイクル補正回路と、
前記マスタ−スレーブ・ラッチのスレーブ出力および前記デューティ・サイクル補正回路に結合された入力および前記分割モード・コントローラおよび前記マスタ−スレーブ・ラッチのデータ入力に結合された出力を有するインバータと、
を有する、プログラマブル分割回路。
【請求項２】
前記分割モード・コントローラが、奇数最終除数値について所望の最終除数値よりも１以上多いまたは１以上少ない数でクロック・サイクルごとに前記除数値を交番させるように構成されている、請求項１に記載のプログラマブル分割回路。
【請求項３】
前記ＬＦＳＲ出力に結合され、前記第２ステージ分割機能の要素を駆動する論理ゲートと、
前記分割モード・コントローラの最終分割値を制御するラッチと、
を更に有する、請求項１に記載のプログラマブル分割回路。
【請求項４】
前記ＬＦＳＲが、
奇数のカウンタ状態を作成することができるカウンタを形成する複数の直列結合されたラッチ要素と、
前記複数のラッチ要素の１つと並列に結合されたパイプライン・ラッチ要素と、
多数の論理ステージに分解され、前記カウンタの多数のラッチ要素間に分散されて、前記ＬＦＳＲのラッチ間動作待ち時間が１ゲート遅延を超えないようになっており、原始多項式を発生するように構成された、フィードバック論理回路と、
前記カウンタの前記複数のラッチ要素の各々の出力に結合され、前記カウンタ状態の完全なサイクルを検出することができる出力論理要素と、
を有する、請求項１に記載のプログラマブル分割回路。
【請求項５】
デジタル波形の周波数分割を実行する方法であって、
分割モード・コントローラを用いて２進符号化除数を指定するステップと、
前記分割モード・コントローラに結合された線形フィードバック・シフト・レジスタ（ＬＦＳＲ）を用いて第１ステージ分割機能を形成するステップと、
前記ＬＦＳＲと直列に結合されたマスタ−スレーブ・ラッチを用いて第２ステージ分割機能を形成するステップと、
前記マスタ−スレーブ・ラッチと直列に結合されたデューティ・サイクル補正回路を用いて対称周波数分割回路の出力を発生させるステップと、
所望の最終除数値の関数として前記ＬＦＳＲの除数値を選択して偶数または奇数の分割機能を実行するステップと、
奇数最終除数値について前記所望の最終除数値よりも１以上多いまたは１以上少ない数で前記ＬＦＳＲの前記除数値を交番させるステップと、
偶数最終除数値について前記ＬＦＳＲの前記除数値を維持するステップと、
を有する、前記方法。
【請求項６】
前記ＬＦＳＲの出力パルスと同期させて前記最終除数値を変更するステップを更に有する、請求項５に記載の方法。
【請求項７】
第１の周波数分割回路と並列に第２の周波数分割回路を動作させることによってマルチプル分割回路を形成するステップと、
前記マルチプル分割回路の第１および第２の出力を同期させるステップと、
前記第１の周波数分割回路と前記第２の周波数分割回路との前記出力間に指定された位相関係を維持するステップと、
を更に有する、請求項５に記載の方法。
【請求項８】
線形フィードバック・シフト・レジスタ（ＬＦＳＲ）であって、
奇数のカウンタ状態を作成することができるカウンタを形成する複数の直列結合されたラッチ要素と、
前記複数のラッチ要素の１つと並列に結合されたパイプライン・ラッチ要素と、
多数の論理ステージに分解され、前記カウンタの多数のラッチ要素間に分散されて、前記ＬＦＳＲのラッチ間動作待ち時間が１ゲート遅延を超えないようになっており、原始多項式を発生するように構成された、フィードバック論理回路と、
前記カウンタの前記複数のラッチ要素の各々の出力に結合され、カウンタ状態の完全なサイクルを検出することができる出力論理要素と、
を有する、線形フィードバック・シフト・レジスタ。
【請求項９】
線形フィードバック・シフト・レジスタ（ＬＦＳＲ）であって、
奇数のカウンタ状態を作成することができる第１のカウンタを形成する第１の複数の直列結合されたラッチ要素と、
前記第１の複数のラッチ要素と並列に結合され、偶数のカウンタ状態を作成することができる第２のカウンタを形成する第２の複数の直列結合されたラッチ要素と、
多数の論理ステージに分解され、前記第１のカウンタの多数のラッチ要素間に分散されて、前記ＬＦＳＲのラッチ間動作待ち時間が１ゲート遅延を超えないようになっており、原始多項式を発生するように構成された、フィードバック論理回路と、
前記第１のカウンタおよび前記第２のカウンタの前記複数のラッチ要素の各々の出力に結合され、カウンタ状態の完全なサイクルを検出することができる出力論理要素と、
を有する、線形フィードバック・シフト・レジスタ。
【請求項１０】
前記第２のカウンタが２分割のラッチを含む、請求項９に記載の線形フィードバック・シフト・レジスタ。
【請求項１１】
前記第２のカウンタが４分割のラッチ対を含む、請求項９に記載の線形フィードバック・シフト・レジスタ。
【請求項１２】
前記第２のカウンタがｎ分割のラッチを含み、ｎは偶数の整数である、請求項９に記載の線形フィードバック・シフト・レジスタ。
【請求項１３】
前記フィードバック論理回路が、第１のＬＦＳＲラッチの出力および第２のＬＦＳＲラッチの出力および第３のＬＦＳＲラッチの入力に結合されたＸＯＲゲートを含む、請求項９に記載の線形フィードバック・シフト・レジスタ。
【請求項１４】
前記フィードバック論理回路が、
前記第１のカウンタの多数ラッチ要素間に分散されて、最大ラッチ間動作待ち時間が１ＸＯＲゲート遅延を超えないようになっている、ＸＯＲゲートの回路と、
第１のＸＯＲゲートから出力を受け、前記第１の複数のラッチ要素の１つに並列に結合されている、第１のパイプライン・ラッチ要素と、
を含む、請求項９に記載の線形フィードバック・シフト・レジスタ。
【請求項１５】
線形フィードバック・シフト・レジスタであって、
奇数のカウンタ状態を作成することができる第１のカウンタを形成する複数の直列結合されたラッチ要素と、
前記第１のカウンタと並列に結合され、偶数のカウンタ状態を作成することができる第２のカウンタと、
前記第１のカウンタの前記複数のラッチ要素間に分散されて、前記第１のカウンタの最大ラッチ間動作待ち時間が１ゲート遅延を超えないようになっている、多ステージ・フィードバック論理回路と、
前記フィードバック論理回路の第１のステージの第１の並列出力を保存することができ、前記第１のカウンタの前記複数のラッチ要素の１つと並列に結合された第１のパイプライン・ラッチと、
前記第１のカウンタの前記複数のラッチ要素の各々の出力に結合され、前記ＬＦＳＲの一意のカウンタ状態を検出するように構成された出力論理要素と、
を有する、線形フィードバック・シフト・レジスタ。
【請求項１６】
前記多ステージ・フィードバック論理回路が、前記第１のカウンタの前記複数のラッチ要素の第１のラッチ要素と第２のラッチ要素との間に結合された論理ステージを含む、請求項１５に記載の線形フィードバック・シフト・レジスタ。
【請求項１７】
前記第１のカウンタの前記複数のラッチ要素の各々に対応し、前記ＬＦＳＲのプログラミング機能を提供する複数のマルチプレクサ要素と、
前記マルチプレクサ要素を制御するラッチ要素と、
前記出力論理要素に結合されたリセット・ラッチと、
を更に有する、請求項１５に記載の線形フィードバック・シフト・レジスタ。
【請求項１８】
線形フィードバック・シフト・レジスタ（ＬＦＳＲ）を形成する方法であって、  
第１の複数の直列結合されたラッチ要素を用いて奇数のカウンタ状態を作成することができる第１のカウンタを形成するステップと、
前記第１の複数のラッチ要素に並列に結合された第２の複数の直列結合されたラッチ要素を用いて偶数のカウンタ状態を作成することができる第２のカウンタを形成するステップと、
多数論理ステージに分解されたフィードバック論理回路を用いて原始多項式を発生させるステップと、
前記ＬＦＳＲのラッチ間動作待ち時間が１ゲート遅延を超えないように、前記第１のカウンタの多数ラッチ要素間にフィードバック論理回路を分散させる、ステップと、
前記第１のカウンタの前記複数のラッチ要素の１つと並列に結合された第１のパイプライン・ラッチにおいて前記フィードバック論理回路の第１のステージの第１の並列出力を保存するステップと、
前記第１のカウンタおよび前記第２のカウンタの前記複数のラッチ要素の各々の出力に結合された出力論理要素を用いて、前記カウンタ状態の完全なサイクルを検出するステップと、
を有する、前記方法。