【手続補正書】
【提出日】平成20年9月22日(2008.9.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の半導体チップで形成されたマルチチップ型の半導体装置において、
メモリセルアレイを半導体基板上に形成した少なくとも１つの第１チップと、
半導体装置の外部から信号が入力される入力回路部、及び半導体装置の外部へ信号を出力する出力回路部を上記第１チップのものとは異なる半導体基板上に形成した第２チップと、
を備え、
上記第１チップは、上記第２チップ上に貼り合わせて接続され、更に上記第２チップから出力される信号を受ける回路を有しており、上記第１チップの上記第２チップから信号を受ける回路を構成するトランジスタのゲート酸化膜の厚さが、上記第２チップの入力回路部を構成するトランジスタのゲート酸化膜の厚さよりも薄いことを特徴とする半導体装置。
【請求項２】
複数の半導体チップで形成されたマルチチップ型の半導体装置において、
メモリセルアレイを半導体基板上に形成した少なくとも１つの第１チップと、
半導体装置の外部との間で信号の入出力を行う入出力回路部を上記第１チップのものとは異なる半導体基板上に形成した第２チップと、
を備え、
上記第１チップは、上記第２チップ上に貼り合わせて接続され、更に上記第２チップから信号を受ける回路を有しており、上記第２チップから信号を受ける該回路を構成するトランジスタのゲート酸化膜の厚さが、上記第２チップの入出力回路部を構成するトランジスタのゲート酸化膜の厚さよりも薄いことを特徴とする半導体装置。
【請求項３】
上記第１チップに形成される回路間を接続する配線層の膜厚が、上記第２チップに形成される回路間を接続する配線層の膜厚よりも薄いことを特徴とする請求項１又は請求項２のいずれかに記載の半導体装置。
【請求項４】
上記第２チップは、空き領域にデカップル用コンデンサが形成されることを特徴とする請求項１から請求項３のいずれかに記載の半導体装置。
【請求項５】
上記第１チップは、バンプを用いて上記第２チップに接続されていることを特徴とする請求項１から請求項４のいずれかに記載の半導体装置。
【請求項６】
上記第２チップは、半導体基板上に形成した２つのｎ＋拡散領域の間に分離酸化膜領域を形成してなる、サージ吸収を行うための素子が形成されることを特徴とする請求項１から請求項５のいずれかに記載の半導体装置。
【請求項７】
上記第１チップの厚さは、上記第２チップの厚さよりも薄いことを特徴とする請求項１から請求項６のいずれかに記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
上記入力バッファ１５８、アドレスバッファ１５９等における入力には、入力保護回路が設けられており、該入力保護回路はサージ吸収を行う素子（以下、フィールドトランジスタと呼ぶ）が形成されている。
図１１は、フィールドトランジスタの構造例を示したチップ断面図である。フィールドトランジスタ４００は、ｐ形シリコン基板４０１に形成された２つのｎ＋拡散領域４０２及び４０３の間に分離酸化膜領域４０４を形成してなる。ｎ＋拡散領域４０２は、絶縁膜４０５内に形成されたアルミ配線４０６に接続されてｎチャネル型ＭＯＳトランジスタのソースをなし、ｎ＋拡散領域４０３は、絶縁膜４０５内に形成されたアルミ配線４０７に接続されてｎチャネル型ＭＯＳトランジスタのドレインをなす。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
上記フィールドトランジスタ４００のドレインは、上記図７及び図９で示したＶss端子に接続されており、フィールドトランジスタ４００のソースに大きなアンダーショートが発生した信号が入力されると、ｐ形シリコン基板４０１へ電子が注入される。例えば高速に動作するシステムの場合−３〜−４Ｖのアンダーショートが発生し、ｐ形シリコン基板４０１は、Ｖss又は−１〜−２Ｖ程度にバイアスされているため、フィールドトランジスタ４００のソースをなすｎ＋拡散領域４０２とｐ形シリコン基板４００が順バイアスとなり、ｐ形シリコン基板４００に電子が注入される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
上記図７から図１１で示したＤＲＡＭは、１チップで形成されているため、上記フィールドトランジスタ４００のソースをなすｎ＋拡散領域４０２とメモリセルアレイ１５１が、同一基板に形成されている。このため、ｎ＋拡散領域４０２から注入された上記電子がメモリセルアレイ１５１まで到達し、メモリセルに記憶されたデータを破壊するという、いわゆるインジェクション不良が発生するという問題があった。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
更に、上記のように８Ｍ×３２のＤＲＡＭを１チップで形成した場合、チップサイズは約３００ｍｍ２になる。しかし、チップサイズが１００ｍｍ２を超えると急激に歩留まりが低下し、チップコストが上昇するという問題があった。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
本発明は、上記のような問題を解決するためになされたものであり、上記インジェクション不良をなくすことができると共に、チップコストを削減することができる半導体装置を得ることを目的とする。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
本第１の発明に係る半導体装置は、複数の半導体チップで形成されたマルチチップ型の半導体装置において、
メモリセルアレイを半導体基板上に形成した少なくとも１つの第１チップと、
半導体装置の外部から信号が入力される入力回路部、及び半導体装置の外部へ信号を出力する出力回路部を上記第１チップのものとは異なる半導体基板上に形成した第２チップと、
を備え、
上記第１チップは、上記第２チップ上に貼り合わせて接続され、更に上記第２チップから出力される信号を受ける回路を有しており、上記第１チップの上記第２チップから信号を受ける回路を構成するトランジスタのゲート酸化膜の厚さが、上記第２チップの入力回路部を構成するトランジスタのゲート酸化膜の厚さよりも薄いものである。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
本第２の発明に係る半導体装置は、複数の半導体チップで形成されたマルチチップ型の半導体装置において、
メモリセルアレイを半導体基板上に形成した少なくとも１つの第１チップと、
半導体装置の外部との間で信号の入出力を行う入出力回路部を上記第１チップのものとは異なる半導体基板上に形成した第２チップと、
を備え、
上記第１チップは、上記第２チップ上に貼り合わせて接続され、更に上記第２チップから信号を受ける回路を有しており、上記第２チップから信号を受ける該回路を構成するトランジスタのゲート酸化膜の厚さが、上記第２チップの入出力回路部を構成するトランジスタのゲート酸化膜の厚さよりも薄いものである。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
本第３の発明に係る半導体装置は、第１又は第２の発明において、上記第１チップに形成される回路間を接続する配線層の膜厚が、上記第２チップに形成される回路間を接続する配線層の膜厚よりも薄いものである。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
本第４の発明に係る半導体装置は、第１から第３の発明において、上記第２チップは、空き領域にデカップル用コンデンサが形成されるものである。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
本第５の発明に係る半導体装置は、第１から第４の発明において、上記第１チップは、バンプを用いて上記第２チップに接続されているものである。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
本第６の発明に係る半導体装置は、第１から第５の発明において、上記第２チップは、半導体基板上に形成した２つのｎ＋拡散領域の間に分離酸化膜領域を形成してなる、サージ吸収を行うための素子が形成されるものである。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
本第７の発明に係る半導体装置は、第１から第６の発明において、上記第１チップの厚さは、上記第２チップの厚さよりも薄いものである。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】削除
【補正の内容】
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】削除
【補正の内容】
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】削除
【補正の内容】
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
本発明に係るＩＣメモリは、メモリセルアレイを有する記憶回路部を半導体基板上に形成した少なくとも１つの第１チップを、外部から信号が入力される入力回路部、外部へ信号を出力する出力回路部、各内部回路への電源を供給する電源回路部を半導体基板上に形成した第２チップ上に貼り合わせて接続するようにした。このことから、従来は同一平面上に２次元的にレイアウトされていたものを、チップを重ねて接続するようにしたため、３次元的にレイアウトできるようになり、各部分を接続する信号線の長さを短くすることができ、動作の高速化を図る上で有利となる。また、製造不良が発生しやすい集積度の高い記憶回路部を第１チップに形成して、第１チップのチップサイズを１００ｍｍ２以下にすることにより、歩留まりを良くすることができチップコストの低下を図ることができる。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
具体的には、バンプを用いて第２チップ上に第１チップを接続した。このことから、従来は同一平面上に２次元的にレイアウトされていたものを、チップを重ねてバンプで接続するようにしたため、３次元的にレイアウトできるようになり、各部分を接続する信号線の長さを短くすることができ、動作の高速化を図る上で有利となる。また、製造不良が発生しやすい集積度の高い記憶回路部を第１チップに形成して、第１チップのチップサイズを１００ｍｍ２以下にすることにより、歩留まりを良くすることができチップコストの低下を図ることができる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
また、半導体基板上に形成した２つのｎ＋拡散領域の間に分離酸化膜領域を形成してなる、サージ吸収を行うための素子を、第２チップに形成した。このことから、メモリセルアレイを第１チップに形成し、上記サージ吸収を行うための素子を第２チップに形成したことから、メモリセルアレイに起きるインジェクション不良を防止することができる。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
また、第１チップに形成する半導体素子の膜厚を薄くし、第２チップに形成する半導体素子の膜厚を厚くした。このことから、第１チップと第２チップとの製造プロセスを別々にでき、サージ等が入力される可能性のある、第２チップに形成された半導体素子の膜圧を厚くすることにより、微細化したときに生じる入出力部でのサージ耐圧低下を回避することができる。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
また、具体的には、第１チップに形成されるトランジスタのゲート酸化膜の厚さを薄くし、第２チップに形成されるトランジスタゲート酸化膜の厚さを厚くした。このことから、第１チップと第２チップとの製造プロセスを別々にでき、サージ等が入力される可能性のある、第２チップに形成されたトランジスタは、ゲート酸化膜の厚いものを使用し、第１チップに形成されたトランジスタは、ゲート酸化膜の薄い微細化に適したものを使用する。このようにすることによって、微細化したときに生じる入出力部でのサージ耐圧低下を回避することができる。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
また、第１チップに形成される配線層を薄膜で形成し、第２チップに形成される配線層を厚膜で形成した。このことから、第１チップと第２チップとの製造プロセスを別々にでき、第１チップは、配線層を微細化に適した薄膜で形成し、第２チップは、あまり微細化する必要がないため厚膜で形成することが容易にできる。このため、第１チップの配線は、抵抗値を小さくすることができ、離れた場所に形成された回路を接続する配線は、第１チップに形成し、近い場所に形成された回路を接続する配線は、第２チップに形成することにより、回路の高速化を図ることができる。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
また、素子が形成されていない第２チップの空き領域に、デカップル用コンデンサを形成した。このことから、従来と比較して、第２チップに上記空き領域を大きく形成することができるため、従来よりも大きな容量のデカップル用コンデンサを形成することができ、外付けされていた従来のデカップル用コンデンサを削減することができる。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
また、メモリセルアレイを有する記憶回路部を半導体基板上に形成した少なくとも１つの第１チップを、外部から信号が入力される入力回路部、外部へ信号を出力する出力回路部、各内部回路への電源を供給する電源回路部を半導体基板上に形成した第２チップ上に貼り合わせて接続するようにした。このことから、従来は同一平面上に２次元的にレイアウトされていたものを、チップを重ねて接続するようにしたため、３次元的にレイアウトできるようになり、各部分を接続する信号線の長さを短くすることができ、動作の高速化を図る上で有利となる。また、製造不良が発生しやすい集積度の高い記憶回路部を第１チップに形成して、第１チップのチップサイズを１００ｍｍ２以下にすることにより、歩留まりを良くすることができチップコストの低下を図ることができる。また、第１チップに形成されるトランジスタのゲート酸化膜の厚さを薄くし、第２チップに形成されるトランジスタゲート酸化膜の厚さを厚くした。このことから、第１チップと第２チップとの製造プロセスを別々にでき、サージ等が入力される可能性のある、第２チップに形成されたトランジスタは、ゲート酸化膜の厚いものを使用し、第１チップに形成されたトランジスタは、ゲート酸化膜の薄い微細化に適したものを使用する。このようにすることによって、微細化したときに生じる入出力部でのサージ耐圧低下を回避することができる。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
また、第１チップに形成される回路間を接続する配線層の膜厚が、第２チップに形成される回路間を接続する配線層の膜厚よりも薄くなるようにした。このことから、第１チップと第２チップとの製造プロセスを別々にでき、第１チップは、配線層を微細化に適した薄膜で形成し、第２チップは、あまり微細化する必要がないため厚膜で形成することが容易にできる。このため、第１チップの配線は、抵抗値を小さくすることができ、離れた場所に形成された回路を接続する配線は、第１チップに形成し、近い場所に形成された回路を接続する配線は、第２チップに形成することにより、回路の高速化を図ることができる。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
また、素子が形成されていない第２チップの空き領域に、デカップル用コンデンサを形成した。このことから、従来と比較して、第２チップに上記空き領域を大きく形成することができるため、従来よりも大きな容量のデカップル用コンデンサを形成することができ、外付けされていた従来のデカップル用コンデンサを削減することができる。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
通常、集積度が高い回路部分の不良率は高く、更にチップサイズが１００ｍｍ２を超えると急激に歩留まりが低下することから、集積度が高くなる回路部分を上記チップ２０，３０，４０，５０に分割して形成する共に、チップ２０，３０，４０，５０のチップサイズを１００ｍｍ２を超えないようにすることにより、歩留まりを良くしてチップコストを低下させることができる。なお、本実施の形態１においては、集積度が高くなる部分を、４つのチップ２０，３０，４０，５０に分割して形成したが、これに限定するものではなく、チップ２０，３０，４０，５０のチップサイズが１００ｍｍ２を超える場合、集積度が高くなる部分を更に多くのチップに分割するようにして、チップサイズが１００ｍｍ２以下になるようにすればよい。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正の内容】
【００６２】
また、製造不良が発生しやすい集積度の高い回路部分をチップ２０，３０，４０，５０に形成して、チップ２０，３０，４０，５０の各チップサイズを１００ｍｍ２以下にすることにより、歩留まりを良くすることができチップコストの低下を図ることができる。