【手続補正書】
【提出日】平成20年10月24日(2008.10.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性メモリ・ブロックと、
前記不揮発性メモリ・ブロック内に記憶された構成データによって構成されるプログラム可能ロジックの第１のブロックと、
イン・システム構成インターフェースと、
前記イン・システム構成インターフェースを通して第２のプログラム可能ロジック・ブロックにロードされる外部構成データにより構成されるプログラム可能ロジックの第２のブロックと、
から構成され、前記第１のブロックは前記第２のブロック構成において補助動作可能であることを特徴とする集積回路。
【請求項２】
前記プログラム可能ロジックの第２のブロックは、前記プログラム可能ロジックの第１のブロックを通して構成データを転送することによってプログラムされることを特徴とする請求項１に記載の集積回路。
【請求項３】
第１のパワー・オン・リセット回路と、
前記第１のパワー・オン・リセット回路、前記不揮発性メモリ・ブロック、および前記プログラム可能ロジックの第１のブロックに接続されたパワー・オン・リセット構成ブロックと、
をさらに備え、電源電圧が所定の値に達したことを前記第１のパワー・オン・リセット回路が示したときに、前記パワー・オン・リセット構成ブロックは構成データを前記不揮発性メモリ・ブロックから前記プログラム可能ロジックの第１のブロックに転送することを特徴とする請求項１に記載の集積回路。
【請求項４】
前記パワー・オン・リセット構成ブロックに接続された第２のパワー・オン・リセット回路をさらに備え、
電源電圧が所定の値に達したことを前記第２のパワー・オン・リセット回路が示したときに、前記パワー・オン・リセット構成ブロックは構成データを外部メモリから前記プログラム可能ロジックの第２のブロックに転送することを特徴とする請求項３に記載の集積回路。
【請求項５】
前記第１又は第２のパワー・オン・リセット回路と集積回路の同じ部分に存在する新たなパワー・オン・リセット回路をさらに有することを特徴とする請求項４に記載の集積回路。
【請求項６】
第１のＩ／Ｏブロックと、
前記第１のＩ／Ｏブロックに接続された第１の入力端子、前記プログラム可能ロジックの第１のブロックに接続された第２の入力端子、イン・システム構成インターフェースに接続された出力端子、および前記プログラム可能ロジックの第１のブロックに接続された選択入力を有する第１のマルチプレクサと、
をさらに有することを特徴とする請求項１に記載の集積回路。
【請求項７】
第２のＩ／Ｏブロックと、
前記第２のＩ／Ｏブロック及び前記不揮発性メモリ・ブロックに接続されたＪＴＡＧインターフェースとをさらに備えることを特徴とする請求項６に記載の集積回路。
【請求項８】
第３のＩ／Ｏブロックと、
前記第３のＩ／Ｏブロック、前記プログラム可能ロジックの第１のブロック、および前記プログラム可能ロジックの第２のブロックに接続された第２のマルチプレクサと、
をさらに有することを特徴とする請求項７に記載の集積回路。
【請求項９】
前記プログラム可能ロジックの第２のブロックに接続された第４のＩ／Ｏブロックをさらに備えることを特徴とする請求項８に記載の集積回路。
【請求項１０】
前記プログラム可能ロジックの第１のブロックと前記プログラム可能ロジックの第２のブロックは共にＳＲＡＭプログラム可能ロジック・セルのブロックを収納することを特徴とする請求項１に記載の集積回路。
【請求項１１】
前記プログラム可能ロジックの第１のブロックは部分的にプログラム可能なハード・インテレクチュアル・プロパティ・ブロックを収納し、前記プログラム可能ロジックの第２のブロックはＳＲＡＭプログラム可能ロジック・セルのブロックを収納することを特徴とする請求項１に記載の集積回路。
【請求項１２】
前記第１のプログラム可能ロジック・ブロックのための暗号化アルゴリズムは前記不揮発性メモリ・ブロックに記憶されていることを特徴とする請求項１に記載の集積回路。
【請求項１３】
ブート・パターンは前記不揮発性メモリ・ブロックの第１の部分に記憶され、ユーザー・データは前記不揮発性メモリ・ブロックの第２の部分に記憶されていることを特徴とする請求項１に記載の集積回路。
【請求項１４】
集積回路（ＩＣ）を製造するための方法であって、前記方法は、
前記ＩＣ上に不揮発性のメモリ・ブロックを設けるステップと、
前記不揮発性のメモリ・ブロックに記憶された構成データによって構成されるように設計されたプログラム可能ロジックの第１のブロックを前記ＩＣ上に設けるステップと、
イン・システム構成インターフェースを前記ＩＣ上に設けるステップと、
前記イン・システム構成インターフェースを通して前記第２のプログラム可能ロジック・ブロックにロードされた構成データによって構成されるように設計されたプログラム可能ロジックの第２のブロックを前記ＩＣ上に設けるステップと、
から構成されることを特徴とする方法。
【請求項１５】
第１のパワー・オン・リセット回路を前記ＩＣ上に設けるステップと、
前記第１のパワー・オン・リセット回路は、電源電圧が所定の値に達したことを示したときに構成データを前記不揮発性メモリ・ブロックから前記プログラム可能ロジックの第１のブロックに転送するように設計されたパワー・オン・リセット構成ブロックを前記ＩＣ上に設けるステップと、
をさらに有することを特徴とする請求項１４に記載の方法。
【請求項１６】
第２のパワー・オン・リセット回路を前記ＩＣ上に設けるステップであって、前記パワー・オン・リセット構成ブロックは、前記第２のパワー・オン・リセット回路が、電源電圧が所定の値に達したことを示したときに、構成データを外部メモリから前記プログラム可能ロジックの第２のブロックに転送するように設計されているステップをさらに備えることを特徴とする請求項１５に記載の方法。
【請求項１７】
プログラム可能ロジックの前記第１のブロックとプログラム可能ロジックの前記第２のブロックは共にＳＲＡＭプログラム可能ロジック・セルのブロックを収納することを特徴とする請求項１４に記載の方法。
【請求項１８】
前記プログラム可能ロジックの第１のブロックは、部分的にプログラム可能なハード・インテレクチュアル・プロパティ・ブロックを、前記プログラム可能ロジックの第２のブロックはＳＲＡＭプログラム可能ロジック・セルのブロックを収納することを特徴とする請求項１４に記載の方法。
【請求項１９】
前記不揮発性メモリ・ブロックの第１の部分にブート・パターンを記憶するステップをさらに備え、前記不揮発性メモリ・ブロックの第２の部分はユーザー・データを記憶するために利用可能であることを特徴とする請求項１４に記載の方法。
【請求項２０】
前記不揮発性メモリ・ブロックに暗号化アルゴリズムを記憶するステップをさらに備え、前記暗号化アルゴリズムは前記外部構成データを暗号化するために使用されることを特徴とする請求項１４に記載の方法。
【請求項２１】
イン・システム構成インターフェースと、
前記イン・システム構成インターフェースを通して集積回路にロードされる外部構成データにより第１のプログラム可能ロジック回路を構成するための手段と、
不揮発性記憶ブロックと、
前記不揮発性記憶ブロックに記憶されている内部構成データにより第２のプログラム可能ロジック回路を構成するための手段と、
から構成され、前記第１のブロックは前記第２のブロック構成において補助動作可能であることを特徴とする集積回路。
【請求項２２】
前記第１のプログラム可能ロジック回路を構成するための前記手段および前記第２のプログラム可能ロジック回路を構成するための前記手段は、共にＳＲＡＭセルを備えることを特徴とする請求項２１による集積回路。
【請求項２３】
前記第１のプログラム可能ロジック回路を構成するための前記手段はＳＲＡＭセルを備え、前記第２のプログラム可能ロジック回路を構成するための前記手段は部分的にプログラム可能なハード・インテレクチュアル・プロパティ・ブロックとレジスタ・セットを備えることを特徴とする請求項２１に記載の集積回路。
【請求項２４】
前記不揮発性記憶ブロックは、ブート・データを記憶するための第１の部分とユーザー・データを記憶するための第２の部分を有することを特徴とする請求項２１に記載の集積回路。
【請求項２５】
前記不揮発性記憶ブロックは、前記外部構成データを暗号化するための暗号化アルゴリズムを記憶することを特徴とする請求項２１に記載の集積回路。
【請求項２６】
プログラム可能ロジックのブロックと、
プログラム可能レジスタ・セットや特定用途向け集積回路を含む部分的にプログラム可能なハード・インテレクチュアル・プロパティ・ブロック（ＨＩＰ）と、
から構成され、前記プログラム可能レジスタ・セットは前記特定用途向け集積回路のサブセットの機能を制御するように構成されており、前記部分的にプログラム可能なＨＩＰブロックのロジック回路は、前記集積回路の電源投入時にＣＲＡＭからの構成データを前記プログラム可能レジスタ・セットにロードすることを特徴とする集積回路。
【請求項２７】
前記部分的にプログラム可能なＨＩＰブロック内のロジック回路は、ユーザー・モード構成コントローラから構成インターフェースを通してデータを前記プログラム可能レジスタ・セットにロードすることを特徴とする請求項２６に記載の集積回路。