(57)【特許請求の範囲】
【請求項１】
出力電流設定信号により選択される複数のｐ型出力トランジスタと複数のｎ型出力トランジスタとを含み、出力電流が前記出力電流設定信号により設定される出力回路と、
前記出力電流設定信号を前記出力回路に供給する出力モニタ回路とを有し、
前記出力モニタ回路は、リファレンス抵抗を有し、前記出力回路の電流駆動能力の基準となる第１及び第２の参照電位を生成するリファレンス回路と、
前記複数のｐ型出力トランジスタと同等の電流特性を有し、直列に接続される第１のダミー出力抵抗に第１のダミー出力電流を流す複数のｐ型ダミー出力トランジスタと、
前記複数のｎ型出力トランジスタと同等の電流特性を有し、直列に接続される第２のダミー出力抵抗に第２のダミー出力電流を流し、前記複数のｐ型ダミー出力トランジスタ及び前記第１のダミー出力抵抗に直列に接続された複数のｎ型ダミー出力トランジスタと、
前記ｐ型ダミー出力トランジスタにダミー出力電流が流れることにより、前記ｐ型ダミー出力トランジスタ、前記第１のダミー出力抵抗、前記第２のダミー出力抵抗及び前記ｎ型ダミー出力トランジスタに基づいて生成される第１のダミー出力電位と前記リファレンス回路の第１の参照電位とを比較する第１の比較部と、
前記ｎ型ダミー出力トランジスタにダミー出力電流が流れることにより、前記ｎ型ダミー出力トランジスタ、前記第２のダミー出力抵抗、前記第１のダミー出力抵抗及び前記ｐ型ダミー出力トランジスタに基づいて生成される前記第２のダミー出力電位と前記リファレンス回路の第２の参照電位とを比較する第２の比較部と、
該第１の比較部の比較結果に基づき、前記ダミー出力電位と参照電位が近づく様にダミー電流設定信号により前記ｐ型ダミー出力トランジスタを導通又は非導通とすると共に、前記ダミー電流設定信号を前記出力電流設定信号として、前記出力回路の複数のｐ型出力トランジスタに供給する第１のダミー電流設定部と、
該第２の比較部の比較結果に基づき、前記ダミー出力電位と参照電位が近づく様にダミー電流設定信号により前記ｎ型ダミー出力トランジスタを導通又は非導通とすると共に、前記ダミー電流設定信号を前記出力電流設定信号として、前記出力回路の複数のｎ型出力トランジスタに供給する第２のダミー電流設定部とを有することを特徴とするＬＳＩデバイス。
【請求項２】
請求項１において、
前記第１及び第２のダミー電流設定部は、前記ｐ型ダミー出力トランジスタと前記ｎ型ダミー出力トランジスタを交互に調整することにより前記ダミー電流設定信号を生成することを特徴とするＬＳＩデバイス。
【請求項３】
請求項１または２において、
前記出力モニタ回路は、電源投入時の起動信号により活性化され、前記出力電流設定信号を前記出力回路に供給した後、非活性となることを特徴とするＬＳＩデバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩデバイスに関し、特に、出力トランジスタの電流駆動能力を予め最適な値に設定することができるＬＳＩデバイスに関する。
【０００２】
【従来の技術】
ＬＳＩデバイスにおいて、出力ノードがＨレベルの場合に出力ノードから流出する出力電流値（以下、ＩＯＨという。）、及び出力ノードがＬレベルの場合に出力ノードに吸い込まれる出力電流値（以下、ＩＯＬという。）の値は、出力トランジスタの製造プロセスのばらつきや、ＬＳＩデバイスが使用される駆動電圧又は周囲温度などにより変動し、一定にすることが難しい。
【０００３】
一方、ＬＳＩデバイスの処理速度は近年ますます高速化され、所望の応答特性を安定的に実現するために、ＬＳＩデバイスのＩＯＨ／ＩＯＬを所定の範囲に設定することが要求されている。
【０００４】
また、ＬＳＩデバイスの出力ノードに接続される外部インターフェースの違いに応じて、出力トランジスタに要求される最適な電流駆動能力は異なってくる。このため、ＬＳＩデバイスの製造段階において、ユーザの使用条件に合わせて、出力トランジスタのＩＯＨ／ＩＯＬを設定する必要がある。
【０００５】
図１４は、ＬＳＩデバイスの製造段階で、出力トランジスタの電流駆動能力を増減させ、最適な電流駆動能力に設定できる出力回路の構成図である。従来の出力回路は、通常の動作が行えるように予め接続されたｐ型トランジスタ１５０、ｎ型トランジスタ１５３及びインバータ１６０、１６１の他に、ゲート、ソース、ドレインともに電源Ｖｃｃに接続された予備のｐ型トランジスタ１５１、１５２と、ゲート、ソース、ドレインともに共通電位Ｖｓｓに接続された予備のｎ型トランジスタ１５４、１５５とを有する。
【０００６】
この出力回路は、入力信号Dataz 、Datax がともにＬレベルの場合に、インバータ１６０、１６１の出力がともにＨレベルになり、ｐ型トランジスタ１５０が非導通となってｎ型トランジスタ１５３が導通し、出力信号ＤＱがＬレベルになる。一方、入力信号Dataz 、Datax がともにＨレベルの場合は、インバータ１６０、１６１の出力がともにＬレベルになり、ｐ型トランジスタ１５０が導通してｎ型トランジスタ１５３が非導通になり、出力信号ＤＱがＨレベルになる。
【０００７】
そして出力回路は、出力信号ＤＱがＨレベルの場合にｐ型トランジスタ１５０が導通して出力電流ＩＯＨを流出し、出力信号ＤＱがＬレベルの場合にｎ型トランジスタ１５３が導通して出力電流ＩＯＬを吸い込む。しかしながら、同じ種類のＬＳＩデバイスを異なる工場で製造する場合に、工場ごとの製造装置にばらつきがあると、工場ごとに出力トランジスタの電流駆動特性が異なり、出力電流ＩＯＨ／ＩＯＬの値や出力電圧レベルに差が発生してしまう。また、ＬＳＩデバイスを同一の工場で製造する場合でも、製造ロットごとに出力特性にバラツキが生じる場合がある。
【０００８】
このような事態に対処するために、従来の出力回路には予備の出力トランジスタが備えられており、工場間で出力電流ＩＯＨ／ＩＯＬの値等が異なる場合は、予備の出力トランジスタをすでに接続されている出力トランジスタに並列に接続し、出力電流ＩＯＨ／ＩＯＬ等が所定の値になるように出力回路の電流駆動能力を調整している。なお、予備の出力トランジスタの接続及び非接続は、ＬＳＩデバイスの製造段階における配線層のマスクで切り替えるのが一般的である。
【０００９】
一方、ＬＳＩデバイスを製造した後、ＬＳＩデバイスをプリント基板等に実装する際に、出力トランジスタの電流駆動能力を調整する回路例が、特開平９−２１４３１５公報、又は特表平７−５０５７３４公報に記載されている。ここに記載されたＬＳＩデバイスは、ＬＳＩデバイスがプリント基板等に実装される場合に、外部回路の負荷容量に応じて出力回路の電流駆動能力を調整し、ＬＳＩデバイスが予め規定された出力特性になるようにするものである。
【００１０】
【発明が解決しようとする課題】
このように、ＬＳＩデバイスの製造装置等のばらつきにより、製造されたＬＳＩデバイスの出力特性に工場間のばらつきがある場合は、工場ごとに予備の出力トランジスタの接続及び非接続を行うマスクを作成し、そのマスクを使用して、出力特性の差を補正した製品を製造しなければならなかった。このため、マスクの作成に多くのコストと時間がかかるという課題があった。
【００１１】
また、ＬＳＩデバイスを同一の工場で製造する場合でも、製造ロットごとに出力特性にバラツキが生じる場合がある。この場合、製造ロットごとに出力特性を補正するマスクを作成するのでは、更に多くのコストと時間がかかり現実的ではない。
【００１２】
また、ＬＳＩデバイスの出力特性は、ＬＳＩデバイスを使用するユーザの使用条件の変更に対応して、製造段階で迅速に変更可能でなければならない。しかしながら、従来のように出力トランジスタの接続及び非接続をマスクにより行う場合は、マスクの製作に多くの時間がかかってしまい、ユーザの使用条件の変更に迅速に対応することができなかった。
【００１３】
また、特表平７−５０５７３４公報に記載されているように、ＬＳＩデバイスの製造後に、ユーザがそのＬＳＩデバイスをプリント基板等に実装する際に、予め規定した出力特性になるように出力回路の電流駆動能力を調整するのでは、予め規定した出力特性をユーザに強制することになり、ユーザの使用条件の変更に柔軟に対応することはできない。
【００１４】
そこで、本発明の目的は、製造段階で出力回路の電流駆動能力を試験し、出力回路を最適な電流駆動能力に設定することができるＬＳＩデバイスを提供することにある。
【００１５】
また、本発明の別の目的は、出力回路を最適な電流駆動能力に自動的に設定することができるＬＳＩデバイスを提供することにある。
【００１６】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、ＬＳＩデバイスのテストモードにおいて、出力電流ＩＯＬ／ＩＯＨが最適値となる出力トランジスタの設定データを取得し、その設定データを記憶回路により記憶し、通常モードにおいて、出力回路を最適値の出力電流ＩＯＬ／ＩＯＨで動作させるものである。
【００１７】
従って、本発明によれば、ＬＳＩデバイスの製造段階で出力回路の電流駆動能力を試験することができ、フューズにより出力回路を最適な電流駆動能力に設定することができる。
【００２０】
上記の目的を達成するために、本発明の別の側面は、出力電流設定信号により選択される複数の出力トランジスタを含み、出力電流が前記出力電流設定信号により設定される出力回路と、前記出力電流設定信号を前記出力回路に供給する出力モニタ回路とを有し、前記出力モニタ回路は、前記出力回路の電流駆動能力の基準となる参照電位を生成するリファレンス回路と、前記複数の出力トランジスタと同等の電流特性を有し、直列に接続されるダミー出力抵抗にダミー出力電流を流す複数のダミー出力トランジスタと、前記ダミー出力電流が流れることにより前記ダミー出力抵抗に生成されるダミー出力電位と前記リファレンス回路の参照電位とを比較する比較部と、該比較部の比較結果に基づき、前記ダミー出力電位と参照電位が近づく様にダミー電流設定信号により前記ダミー出力トランジスタを導通又は非導通とすると共に、前記ダミー電流設定信号を前記出力電流設定信号として、前記出力回路に供給するダミー電流設定部とを有することを特徴とする。
【００２１】
上記の発明によれば、デバイス内部にダミー出力回路を設けてあるので、出力モニタ回路は、デバイス動作中にそのダミー出力回路の動作によって出力回路の最適な電流駆動能力を検出することができる。従って、出力回路を最適な電流駆動能力に自動的に設定することができる。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００２３】
図１は、本発明の実施の形態のＬＳＩデバイスの構成図である。本実施の形態のＬＳＩデバイス１００は、コマンド信号であるローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、アドレス信号Ａ０８が入力され、通常モードとテストモードを判定してテスト信号Testz を出力するテストモード判定回路１０と、出力トランジスタに最適な電流駆動能力を与えるための設定信号Ｐ１ｆ〜Ｎ３ｆを記憶するフューズ回路１１と、出力トランジスタの設定信号Ｐ１〜Ｎ３として、テストモードではアドレス入力端子からの信号Ａ００〜Ａ０５を選択し、通常モードではフューズ回路１１に記憶された設定信号Ｐ１ｆ〜Ｎ３ｆを選択するテストモード・フューズ切替え回路１２と、図示しない内部回路で生成されたデータ信号Dataz 、Datax が入力され、データ信号ＤＱを信号出力パッド１４から外部に出力する出力回路１３と、アドレス信号Ａ００〜Ａ０５が入力されるデコーダ１５とを有する。
【００２４】
本実施の形態のＬＳＩデバイス１００は、テストモードでは、アドレス端子の信号Ａ００〜Ａ０５が出力回路１３の出力トランジスタを設定する設定信号Ｐ１〜Ｎ３になる。そして、アドレス端子の信号Ａ００〜Ａ０５により出力回路１３の電流駆動能力を変化させ、最適な電流駆動能力を生じる出力トランジスタのデータを取得することができる。従って、テストモードでのデータに基づき、フューズ回路１１の設定信号Ｐ１ｆ〜Ｎ３ｆを生成すれば、出力回路１３は通常モードにおいて最適な電流駆動能力を発揮することになる。しかも、本実施の形態では、アドレス端子を、テストモードにおいて出力トランジスタの設定信号を入力する端子に兼用しているため、従来のように、設定信号を入力する専用の端子を設ける必要がなく、ＬＳＩデバイスの構造を複雑化することがない。
【００２５】
なお、フューズ回路１１は、後述するように、フューズを切断していない状態においても、初期値の設定信号Ｐ１ｆ〜Ｎ３ｆを出力する。このため、出力回路１３は、ＬＳＩデバイス１００に電源が投入された後、テストモードに入る前においても、初期値の電流駆動能力によりデータ信号ＤＱを出力することができ、通常モードでの動作を確認することができる。
【００２６】
次に、本実施の形態のＬＳＩデバイス１００の各回路について説明する。図２は、本発明の実施の形態の出力回路１３の説明図である。図２（１）に示すように、本実施の形態の出力回路１３は、ソースが電源Ｖｃｃに接続され、ドレインが信号出力パッド１４に接続されたｐ型トランジスタ２０、２１、２２と、ドレインが信号出力パッド１４に接続され、ソースが基準電位Ｖｓｓに接続されたｎ型トランジスタ２３、２４、２５と、ｐ型トランジスタ２０、２１、２２のゲートに接続されるＮＡＮＤ回路２６、２７、２８と、ｎ型トランジスタ２３、２４、２５のゲートに接続されるＮＯＲ回路２９、３０、３１とを有する。
【００２７】
ＮＡＮＤ回路２６、２７、２８の一方の入力には設定信号Ｐ１、Ｐ２、Ｐ３が入力されるので、設定信号Ｐ１、Ｐ２、Ｐ３により入力信号Dataz の通過が制御され、駆動されるｐ型トランジスタ２０、２１、２２を選択することができる。また、ＮＯＲ回路２９、３０、３１の一方の入力には、設定信号Ｎ１、Ｎ２、Ｎ３が入力されるので、設定信号Ｎ１、Ｎ２、Ｎ３により入力信号Datax の通過が制御され、駆動されるｎ型トランジスタ２３、２４、２５を選択することができる。この場合、設定信号Ｐ１、Ｐ２、Ｐ３がＨレベルの時に対応するｐ型トランジスタ２０、２１、２２を選択し、設定信号Ｎ１、Ｎ２、Ｎ３がＬレベルの時に対応するｎ型トランジスタ２３、２４、２５を選択する。
【００２８】
この場合、例えば、ｐ型トランジスタ２０、２１、２２のチャネル幅の比、及びｎ型トランジスタ２３、２４、２５のチャネル幅の比を「１：２：４」とすれば、設定信号Ｐ１〜Ｎ３により、出力トランジスタの等価的なチャネル幅を「Ｄ」から「７Ｄ」のいずれかに設定することができる。但し、チャネル幅Ｄは、出力トランジスタのうちの最小チャネル幅を意味するものとする。
【００２９】
例えば、設定信号Ｐ１、Ｐ２、Ｐ３が（Ｈ、Ｌ、Ｈ）で、設定信号Ｎ１、Ｎ２、Ｎ３が（Ｌ、Ｈ、Ｌ）の場合は、ｐ型トランジスタ２０、２２とｎ型トランジスタ２３、２５が選択され、出力トランジスタの等価的なチャネル幅は「５Ｄ」となり、チャネル幅が「Ｄ」の場合の電流駆動能力を「Ｇ」とすれば、出力回路１３の電流駆動能力を「５Ｇ」にすることができる。
【００３０】
このように、本実施の形態のＬＳＩデバイスは、出力回路１３の電流駆動能力を「１Ｇ」から「７Ｇ」まで変化させることができる。従って、ＬＳＩデバイスの製造装置のバラツキ等により、ＬＳＩデバイスの出力特性に工場間又は製造ロット間のバラツキが生じた場合でも、設定信号Ｐ１〜Ｎ３により最適な電流駆動能力に設定することができる。
【００３１】
なお、本実施の形態では、複数の出力トランジスタのチャネル幅を異ならせたことに対応して、複数の出力トランジスタを駆動するドライブ回路の駆動能力も異ならせている。即ち、ＮＡＮＤ回路２６、２７、２８及びＮＯＲ回路２９、３０、３１の駆動能力の比を「１：２：４」として、チャネル幅の異なるｐ型トランジスタ２０、２１、２２及びｎ型トランジスタ２３、２４、２５を充分に駆動できるようにしている。
【００３２】
図２（２）は、出力回路１３の入出力波形図である。図２（２）の入出力波形図について、設定信号Ｐ１、Ｐ２、Ｐ３及び設定信号Ｎ１、Ｎ２、Ｎ３が上記のように（Ｈ、Ｌ、Ｈ）、（Ｌ、Ｈ、Ｌ）の場合について説明する。
【００３３】
入力信号Dataz 、Datax がともにＨレベルの場合は、設定信号Ｐ１、Ｐ２、Ｐ３が（Ｈ、Ｌ、Ｈ）であることから、ＮＡＮＤ回路２６、２８の出力がＬレベルになるのでｐ型トランジスタ２０、２２が導通し、ＮＡＮＤ回路２７の出力がＨレベルになるのでｐ型トランジスタ２１が非導通になる。一方、ＮＯＲ回路２９、３０、３１の出力は、設定信号Ｎ１、Ｎ２、Ｎ３に係わらずＬレベルになり、ｎ型トランジスタ２３、２４、２５は非導通になる。従って、出力信号ＤＱはＨレベルになり、ｐ型トランジスタ２０、２２の等価的なチャネル幅は「５Ｄ」になるので、電流駆動能力「５Ｇ」の出力電流ＩＯＨを流出させることができる。
【００３４】
入力信号Dataz 、Datax がともにＬレベルの場合は、設定信号Ｎ１、Ｎ２、Ｎ３が（Ｌ、Ｈ、Ｌ）であることから、ＮＯＲ回路２９、３１の出力がＨレベルになるのでｎ型トランジスタ２３、２５が導通し、ＮＯＲ回路３０の出力がＬレベルになるのでｎ型トランジスタ２４が非導通になる。一方、ＮＡＮＤ回路２６、２７、２８の出力は、設定信号Ｐ１、Ｐ２、Ｐ３に係わらずＨレベルになり、ｐ型トランジスタ２０、２１、２２が非導通になる。従って、出力信号ＤＱはＬレベルになり、ｎ型トランジスタ２３、２５の等価的なチャネル幅は「５Ｄ」になるので、電流駆動能力「５Ｇ」の出力電流ＩＯＬを吸い込むことができる。
【００３５】
入力信号Dataz がＬレベルで入力信号Datax がＨレベルの場合は、ｐ型トランジスタ２０、２１、２２及びｎ型トランジスタ２３、２４、２５の全てが非導通になり、信号出力パッド１４は高インピーダンスになる。また、入力信号Dataz がＨレベルで入力信号Datax がＬレベルの場合は、ｐ型トランジスタ２０、２２及びｎ型トランジスタ２３、２５が同時に導通し貫通電流が流れるため、この信号は用いられない。
【００３６】
なお、図２（１）は、ＣＭＯＳの出力回路を例にとったものであるが、それに限定されるものではなく、バイポーラトランジスタ等の出力回路にも本発明を適用することができる。また、出力トランジスタの数、チャネル幅についても、本実施の形態に限定されず、任意の数と幅にすることが可能である。
【００３７】
図３は、本発明の実施の形態のテストモード判定回路１０の回路図である。本実施の形態のテストモード判定回路１０は、ＮＯＲ回路３５とインバータ３６とを有し、ＮＯＲ回路３５には、コマンド信号であるローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、及びインバータ３６を介してアドレス信号Ａ０８が入力される。
【００３８】
従って、ローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥがすべてＬレベルで、アドレス信号Ａ０８がＨレベルの場合に、テスト信号Testz がＨレベルになってテストモードになる。なお、ローアドレスストローブ信号／ＲＡＳ等の上記の組み合わせは、ＬＳＩデバイスにおいて通常使用されない組み合わせであり、ＬＳＩデバイスをテストモードにする場合だけに使用される。
【００３９】
図４は、本発明の実施の形態のフューズ回路１１の部分構成図である。図４（１）はｐ型トラジスタ２２の設定信号Ｐ１ｆを生成するフューズ回路で、電源Ｖｃｃと基準電位Ｖｓｓの間に、フューズ４０、４１とｎ型トランジスタ４２が直列に接続される。また、ｎ型トランジスタ４２は、ゲートが電源Ｖｃｃに接続されて抵抗成分として機能する。従って、図４（１）の場合は、フューズ４０、４１の接続ノードから、初期値がＨレベルの設定信号Ｐ１ｆを出力する。一方、図４（２）の場合は、フューズ４０、４１の接続ノードがインバータ４３で反転されるため、初期値がＬレベルの設定信号Ｐ１ｆを出力する。
【００４０】
このように、本実施の形態のフューズ回路１１は、フューズを切断しない状態においても、図４（１）においてはＨレベルを出力し、図４（２）においてはＬレベルを出力することができる。従って、図４（１）と図４（２）の状態を組み合わせて設定信号の初期値を出力することができる。そして、前述したテストモードにおいて、最適な電流駆動能力を実現する出力トランジスタのデータを取得した後に、レーザ等によりフューズ４０、４１のどちらか一方を切断する。
【００４１】
例えば、設定信号Ｐ１ｆをＨレベルにする場合は、図４（１）のフューズ４１、又は図４（２）のフューズ４０を切断し、設定信号Ｐ１ｆをＬレベルにする場合は、図４（１）のフューズ４０、又は図４（２）のフューズ４１を切断する。これにより、フューズ回路１１は、通常モードで出力回路１３を最適に駆動させることができ、また、フューズ回路１１で消費される電流を削減することができる。
【００４２】
図５は、本発明の実施の形態のテストモード・フューズ切替え回路の構成図である。本実施の形態のテストモード・フューズ切替え回路１２は、ＮＡＮＤ回路４５、４６、４７とインバータ４８とを有する切替えブロック５０〜５５により構成される。そして、通常モードではテスト信号Testz がＬレベルになるので、インバータ４８の出力がＨレベルになり、設定信号Ｐ１〜Ｎ３としてフューズ回路１１からの設定信号Ｐ１ｆ〜Ｎ３ｆが選択される。一方、テストモードではテスト信号Testz がＨレベルになるので、設定信号Ｐ１〜Ｎ３としてアドレス端子からの信号Ａ００〜Ａ０５が選択される。
【００４３】
このように、本実施の形態のテストモード・フューズ切替え回路は、テストモードにおいて、アドレス端子からの信号Ａ００〜Ａ０５を出力回路１３の設定信号Ｐ１〜Ｎ３として選択するので、アドレス端子の信号Ａ００〜Ａ０５を変化させ、最適な電流駆動能力を生じる出力トランジスタの状態を検出することができる。その後、フューズ回路１１の設定信号Ｐ１ｆ〜Ｎ３ｆを、テストモードにおけるアドレス端子の信号Ａ００〜Ａ０５と同じデータに設定すれば、出力回路１３は、通常モードで最適の電流駆動能力を発揮するようになる。しかも、通常モードでは、アドレス信号Ａ００〜Ａ０５はデコーダ１５に供給され、通常のメモリ動作を可能にすることができる。従って、テストモード用に特別の外部端子を設ける必要はなく、アドレス端子を兼用することができる。
【００４４】
図６は、本発明の実施の形態のＬＳＩデバイスにおいて、複数フューズ回路を備えた場合の構成図である。本実施の形態では、ＬＳＩデバイスに複数のフューズ回路１１、５７を設け、例えば、フューズ回路１１に、現在、小振幅信号のインタフェースとして採用されているＳＳＴＬ２インタフェースに最適な設定信号Ｐ１ｆ〜Ｎ３ｆ（ａ）を記憶する。また、フューズ回路５７には、将来の採用が予想されるインタフェースに適した設定信号Ｐ１ｆ〜Ｎ３ｆ（ｂ）を記憶する。
【００４５】
そして、フューズ回路１１の設定信号Ｐ１ｆ〜Ｎ３ｆ（ａ）とフューズ回路５７の設定信号Ｐ１ｆ〜Ｎ３ｆ（ｂ）の一方をフューズセット切替え回路５８により選択し、テストモード・フューズ切替え回路１２に出力する。この場合、モードレジスタ５９では、／ＲＡＳ信号等のコマンド信号及びアドレス信号Ａｎにより使用されるインターフェースが設定され、そのインターフェースに対応したフューズセット選択信号Ｓｆが設定される。この設定されたフューズセット選択信号Ｓｆは、フューズセット切替え回路５８に供給され、設定されたインターフェースに対応する設定信号セットが記憶されたフューズ回路１１、５７が選択される。
【００４６】
本実施の形態によれば、ＬＳＩデバイスの出力特性を、１つのインタフェースに最適の値に設定できるばかりでなく、使用が予想される別のインタフェースに最適の値に設定することもでき、将来のインタフェース規格の変更に柔軟に対応することができる。
【００４７】
図７は、本発明の他の実施の形態のＬＳＩデバイスの構成図である。本実施の形態のＬＳＩデバイス１００は、図１に示した実施の形態に、アドレス端子の信号Ａ００〜Ａ０５をラッチするラッチ回路６２を追加した点が異なる。
【００４８】
図１に示した実施の形態では、テストモードにおいてアドレス端子の信号Ａ００〜Ａ０５により出力回路１３の出力電流特性を試験し、最適な出力電流特性を実現する出力トランジスタを選択することができる。しかし、この場合、アドレス端子の信号Ａ００〜Ａ０５は、出力トランジスタの設定信号Ｐ１〜Ｎ３になっており、テストモード時に本来のアドレス信号Ａ００〜Ａ０５として使用することができない。
【００４９】
そこで、図７の実施の形態では、出力トランジスタの設定信号となるアドレス端子の信号Ａ００〜Ａ０５を、ラッチ回路６２によりラッチして設定信号Ｐ１ｔ〜Ｎ３ｔとし、テストモードにおいてアドレス信号Ａ００〜Ａ０５を本来の信号として自由に変更できるようにしたものである。このため、アドレス信号Ａ００〜Ａ０５は、出力トランジスタの設定信号としての制約を受けず、テスト条件の設定などに自由に使用でき、出力トランジスタの出力電流特性を容易にテストすることができる。
【００５０】
図８は、本発明の実施の形態のラッチ回路６２の構成図である。本実施の形態のラッチ回路６２は、アドレス端子の信号Ａ００〜Ａ０５をラッチする回路ブロック６８〜７３を有し、各回路ブロックは、インバータ６３と、インバータ６４、６５からなるラッチ回路と、ｐ型トランジスタ６６及びｎ型トランジスタ６７からなるトランスファーゲートとを有する。また、テスト信号Testz1がｐ型トランジスタ６６のゲートに入力され、テスト信号Testz1の反転信号がｎ型トランジスタ６７のゲートに入力される。
【００５１】
テスト信号Testz1は、テスト信号Testz から生成される信号で、テストモードにおいて、アドレス端子の信号Ａ００〜Ａ０５により出力トランジスタを設定する場合にＬレベルとし、出力トランジスタの設定後にＨレベルとする。即ち、テストモードにおいて、テスト信号Testz1がＬレベルの場合は、ｐ型トランジスタ６６のゲートはＬレベルであり、ｎ型トランジスタ６７のゲートはＨレベルとなるため、ｐ型トランジスタ６６及びｎ型トランジスタ６７がともに導通し、アドレス端子の信号Ａ００〜Ａ０５がそのまま出力トランジスタの設定信号Ｐ１ｔ〜Ｎ３ｔとなり、アドレス端子の信号Ａ００〜Ａ０５により出力特性を試験することができる。
【００５２】
次に、テスト信号Testz1をＨレベルにすれば、ｐ型トランジスタ６６及びｎ型トランジスタ６７がともに非導通となり、アドレス端子の信号Ａ００〜Ａ０５が、インバータ６４、６５により設定信号Ｐ１ｔ〜Ｎ３ｔとしてラッチされる。従って、ラッチ後のアドレス信号Ａ００〜Ａ０５は、出力トランジスタの設定信号としての制約を受けず、本来のアドレス信号として、テスト条件の設定などに自由に使用でき、ＬＳＩデバイスの出力電流特性を容易に試験することができる。
【００５３】
図９は、本発明の他の実施の形態のＬＳＩデバイスの構成図である。本実施の形態のＬＳＩデバイスは、出力回路１３の電流駆動能力を自動的に設定する出力トランジスタモニタ回路７５を有し、動作時に出力回路１３の電流駆動特性を最適値に自動的に設定することができる。即ち、前述の実施の形態例の如く、テストモードにて最適値に設定する必要はない。
【００５４】
本実施の形態の出力トランジスタモニタ回路７５は、出力回路１３の出力トランジスタと等価なダミートランジスタを有し、このダミートランジスタの電流値をモニタして、出力回路１３に出力トランジスタの設定信号Ｐ１〜Ｎ３を出力する。これにより、ＬＳＩデバイスの動作時に、出力回路１３の出力特性を自動的に設定することができる。
【００５５】
ここで、出力回路１３の出力特性の最適値について、ＳＳＴＬ２インタフェースを例として説明する。図１０は、ＬＳＩデバイス１００の出力回路１３に接続されるＳＳＴＬ２インタフェースの等価回路を示す説明図である。ＳＳＴＬ２インタフェースは、電源Ｖｃｃｑ＝２．５Ｖ、基準電位Ｖｓｓｑ＝０Ｖ、ターミナル電位Ｖｔｔ＝Ｖｃｃｑ／２＝１．２５Ｖとすると、信号出力パッド１４とターミナル電位Ｖｔｔの間に、２５Ωの等価抵抗７７、７８を直列に接続した形式で表される。そして、等価抵抗７７、７８に流れる電流が１６ｍＡの場合に、最適な駆動状態になる。
【００５６】
最適な駆動状態における出力回路１３の出力抵抗Ｒを計算すると、例えば、出力回路１３が１６ｍＡの電流を吸い込む場合は、２５Ωの等価抵抗７７、７８に直列に出力抵抗Ｒ２が挿入されるので、
１６ｍＡ＝１．２５Ｖ／（２５＋２５＋Ｒ２）Ω
から、
Ｒ２≒２８Ω
となる。従って、ＳＳＴＬ２インタフェースにおいては、出力回路１３の出力抵抗が２８Ωの場合に、最適な電流駆動能力となる。なお、出力回路１３が１６ｍＡの出力電流を流出する場合も、同様の計算により出力抵抗Ｒ１は略２８Ωになる。
【００５７】
図１１は、本発明の実施の形態の出力トランジスタモニタ回路の構成図である。本実施の形態の出力トランジスタモニタ回路７５は、出力回路１３のｐ型トランジスタと同じ特性を有するダミーｐ型トランジスタ８１、８２、８３と、出力回路１３のｎ型トランジスタと同じ特性を有するダミーｎ型トランジスタ８４、８５、８６と、ＳＳＴＬ２インタフェースの等価抵抗９３、９４、９５、９６と、５３Ωの抵抗９７、９９と５０Ωの抵抗９８を有するリファレンス回路１０５とを有する。なお、５３Ωは出力回路１３の最適出力抵抗Ｒ１、Ｒ２（２８Ω）と等価抵抗９３（２５Ω）の和であり、５０Ωは等価抵抗９４、９５（各２５Ω）の和の値である。
【００５８】
また、出力トランジスタモニタ回路７５は、出力側のノードａとリファレンス回路１０５のノードａ１の電圧を比較する比較器１１２、比較器１１２の出力に応答して、ダミーｐ型トランジスタ８１、８２、８３の導通及び非導通を制御する信号をカウントアップ又はカウントダウンするカウンタ１１４と、カウンタ１１４の出力を反転して出力回路１３のｐ型トランジスタに対する設定信号Ｐ１〜Ｐ３を出力するインバータ８７、８８、８９とを有する。
【００５９】
また、出力トランジスタモニタ回路７５は、出力側のノードｂとリファレンス回路１０５のノードｂ１の電圧を比較する比較器１１３、比較器１１３の出力に応答して、ダミーｎ型トランジスタ８４、８５、８６の導通及び非導通を制御する信号をカウントアップ又はカウントダウンするカウンタ１１５と、カウンタ１１５の出力を反転して出力回路１３のｎ型トランジスタに対する設定信号Ｎ１〜Ｎ３を出力するインバータ９０、９１、９２とを有する。また、スタート信号sttzにより発振を開始する発振回路１１０と、インバータ１１１とを有する。
【００６０】
本実施の形態の出力トランジスタモニタ回路７５は、スタート信号sttzにより発振回路１１０が動作し、その出力クロックに応答して、比較器１１２、１１３の動作が開始される。例えば、比較器１１２は、ノードａとノードａ１の電位を比較し、ノードａの電位がノードａ１の電位より低い場合にカウントダウン信号Ｓ１をカウンタ１１４に出力する。カウンタ１１４は、３ビットの出力Ｑ１、Ｑ２、Ｑ３を有し、（Ｑ３、Ｑ２、Ｑ１）の初期値が（Ｈ、Ｈ、Ｈ）の場合は、ダミーｐ型トランジスタ８１、８２、８３の出力抵抗Ｒ１は極めて大きく、ノードａの電位はターミナル電位Ｖｔｔに略等しい。この状態からカウントダウン信号Ｓ１が入力されると、（Ｑ３、Ｑ２、Ｑ１）は（Ｈ、Ｈ、Ｌ）→（Ｈ、Ｌ、Ｈ）→（Ｈ、Ｌ、Ｌ）→（Ｌ、Ｈ、Ｈ）→（Ｌ、Ｈ、Ｌ）→（Ｌ、Ｌ、Ｈ）→（Ｌ、Ｌ、Ｌ）と変化し、出力抵抗Ｒ１は低下し、ノードａの電位は上昇する。例えば、（Ｌ、Ｈ、Ｌ）の場合は、ｐ型トランジスタ８１、８３が導通し、それらのチャネル幅が「Ｄ」、「４Ｄ」の場合は等価的なチャネル幅が「５Ｄ」になる。
【００６１】
やがて、ノードａの電位がノードａ１の電位より大きくなった場合に、比較器１１２のカウントダウン信号Ｓ１が停止し、ｐ型トランジスタ８１、８２、８３は出力抵抗Ｒ１が略２８Ωとなり、ＳＳＴＬ２インタフェースに最適な出力特性になる。
【００６２】
同様に、カウンタ１１５は、３ビットの出力Ｔ１、Ｔ２、Ｔ３を有し、（Ｔ３、Ｔ２、Ｔ１）の初期値が（Ｌ、Ｌ、Ｌ）の場合は、ダミーｎ型トランジスタ８４、８５、８６の出力抵抗Ｒ２は極めて大きく、ノードｂの電位はターミナル電位Ｖｔｔに略等しい。この状態からカウントアップ信号Ｓ２が入力されると、（Ｔ３、Ｔ２、Ｔ１）は（Ｌ、Ｌ、Ｈ）→（Ｌ、Ｈ、Ｌ）→（Ｌ、Ｈ、Ｈ）→（Ｈ、Ｌ、Ｌ）→（Ｈ、Ｌ、Ｈ）→（Ｈ、Ｈ、Ｌ）→（Ｈ、Ｈ、Ｈ）と変化し、例えば、（Ｈ、Ｌ、Ｈ）の場合は、ｎ型トランジスタ８４、８６が導通し、それらのチャネル幅が「Ｄ」、「４Ｄ」の場合は等価的なチャネル幅が「５Ｄ」になる。
【００６３】
やがて、ノードｂの電位がノードｂ１の電位より小さくなった場合に、比較器１１３のカウントアップ信号Ｓ２が停止し、ｎ型トランジスタ８４、８５、８６は出力抵抗Ｒ２が略２８Ωとなり、ＳＳＴＬ２インタフェースに最適な出力特性になる。
【００６４】
なお、比較器１１２、１１３は、発振器１１０の出力クロックにより動作させるのではなく、ＬＳＩデバイス１００に供給されるクロックに同期させて動作させてもよい。また、カウンタ１１４、１１５をアップダウンカウンタとし、ノードａとノードａ１又はノードｂとノードｂ１の電位の比較結果に応じて、（Ｑ３、Ｑ２、Ｑ１）又は（Ｔ３、Ｔ２、Ｔ１）を増減させてもよい。また、比較器１１２、１１３を、電源投入後の所定時間動作させ、設定値（Ｑ３、Ｑ２、Ｑ１）及び（Ｔ３、Ｔ２、Ｔ１）を例えばレジスタ等に記憶させ、その後電流削減のため比較動作を停止させるてもよい。また、上記の説明は、ＳＳＴＬ２インタフェースを例にとっているが、その限りではない。
【００６５】
また、図１１においては、ダミーｐ型トランジスタ８１、８２、８３、ダミーｎ型トランジスタ８４、８５、８６の電流駆動能力は、出力回路１３のｐ型トランジスタ、ｎ型トランジスタの電流駆動能力と同じ能力を有し、抵抗９３、９４、９５、９６の抵抗値は、ＳＳＴＬ２インタフェースの等価抵抗の抵抗値と同じ値としている。
【００６６】
ここで、ダミーｐ型トランジスタ８１、８２、８３、ダミーｎ型トランジスタ８４、８５、８６の電流駆動能力を、出力回路１３のｐ型トランジスタ、ｎ型トランジスタの電流駆動能力の例えば１／１０とし、抵抗９３、９４、９５、９６の抵抗値を、ＳＳＴＬ２インタフェースの等価抵抗の抵抗値の１０倍としても、ノードａ及びノードｂの電位は図１１の場合と同じになり、リファレンス回路１０５の電位との比較動作も図１１の場合と同様に行える。従って、出力回路１３の電流駆動能力を最適な値に調整する場合に、出力トランジスタモニタ回路７５で消費される電流を約１／１０にすることができ、その消費電流を削減することができると共に、その回路規模を小さくすることができる。
【００６７】
図１２は、他の実施の形態の出力トランジスタモニタ回路の構成図である。本実施の形態の出力トランジスタモニタ回路７５は、図１１の実施の形態の等価抵抗９４、９５（各２５Ω）を等価抵抗１２１（５０Ω）に置き換え、等価抵抗９４、９５の中間に供給されるターミナル電位Ｖｔｔを省略して回路構成を簡略化したものである。本実施の形態では、ｐ型トランジスタ８１、８２、８３とｎ型トランジスタ８４、８５、８６の出力抵抗を交互に比較し、両者ともに略２８Ωに収束するように制御する。
【００６８】
即ち、例えば、初期状態でｐ型トランジスタ８１とｎ型トランジスタ８４を導通させ、比較動作を開始する。この状態では出力トランジスタの出力抵抗Ｒ１、Ｒ２は２８Ωより大きく、ノードａの電位はノードａ１の電位より低く、ノードｂの電位はノードｂ１の電位より高い。まず、比較器１１２とカウンタ１１４を動作させ、ノードａの電位をノードａ１の電位に近づける。ただし、この場合は、ｎ型トランジスタの出力抵抗Ｒ２が２８Ωではないので、ｐ型トランジスタの出力抵抗Ｒ１を２８Ωに正確に合わせることはできない。
【００６９】
次に、ｐ型トランジスタの出力抵抗Ｒ１が２８Ωに近くなった状態を維持して、比較器１１３とカウンタ１１５を動作させ、ノードｂの電位をノードｂ１の電位に近づける。ただし、この場合は、ｐ型トランジスタの出力抵抗Ｒ１が正確に２８Ωではないので、ｎ型トランジスタの出力抵抗Ｒ２を２８Ωに正確に合わせることはできない。
【００７０】
次に、ｎ型トランジスタの状態を維持しながら、比較器１１２とカウンタ１１４を動作させ、ノードａの電位をノードａ１の電位に更に近づける。この場合は、ｎ型トランジスタの出力抵抗Ｒ２が２８Ωに近くなっているので、ｐ型トランジスタの出力抵抗Ｒ１を２８Ωに更に近づけることができる。このように、ｐ型トランジスタ８１、８２、８３とｎ型トランジスタ８４、８５、８６の出力抵抗Ｒ１、Ｒ２を交互に比較し、両者ともに略２８Ωに収束するように制御する。
【００７１】
また、本実施の形態では、ＬＳＩデバイスの内部に内部電圧源１２０を設け、内部電圧源１２０により電源Ｖｃｃｑを作っているので、電源Ｖｃｃｑ及びリファレンス電圧が安定化され、比較動作を正確に行うことができる。
【００７２】
図１３は、他の実施の形態の出力トランジスタモニタ回路の構成図である。本実施の形態の出力トランジスタモニタ回路７５は、図１２の実施の形態におけるリファレンス回路１０５の抵抗９８（５０Ω）を、抵抗１３０、１３２（各２Ω）と抵抗１３１（４６Ω）に置き換え、比較器１２５、１２６を追加したものである。本実施の形態は、図１２において、カウンタ１１４、１１５をアップダウンカウンタにした場合に、出力トランジスタの出力抵抗Ｒ１、Ｒ２が２８Ωの前後でアップダウンを繰り返し、動作が不安定になることを防止したものである。
【００７３】
本実施の形態では、リファレンス回路１０５のノードａ１、ｂ１は、出力トランジスタの出力抵抗Ｒ１、Ｒ２が２８Ωに対応し、ノードａ２、ｂ２は出力トランジスタの出力抵抗Ｒ１、Ｒ２が３０Ωに対応する。そして、カウンタ１１４に比較器１１２、１２５の比較結果を判断する論理部１２７を設け、カウンタ１１５に比較器１１３、１２６の比較結果を判断する論理部１２８を設けることにより、出力トランジスタの出力抵抗Ｒ１、Ｒ２を２８Ωから３０Ωの間に設定することができる。
【００７４】
即ち、例えば、比較器１１２はノードａの電位がノードａ１の電位より小さい場合にＬレベル、大きい場合にＨレベルの信号を出力し、比較器１２５はノードａの電位がノードａ２の電位より小さい場合にＬレベル、大きい場合にＨレベルの信号を出力するものとする。また、論理部１２７は、比較器１１２、１２６から入力される信号が（Ｌ、Ｌ）の場合にカウントダウンし、（Ｈ、Ｈ）の場合にカウントアップし、（Ｌ、Ｈ）又は（Ｈ、Ｌ）の場合にカウント停止になるものとする。
【００７５】
この場合、ダミー出力トランジスタ８１、８２、８３の出力抵抗Ｒ１が２８Ωより小さい場合は、ノードａの電位がノードａ１、ノードａ２の電位より大きくなり、論理部１２７に（Ｈ、Ｈ）が入力されるので、カウンタ１１４はカウントアップして出力抵抗Ｒ１を大きくし、出力抵抗Ｒ１が２８Ωより大きくなった場合に論理部１２７に（Ｈ、Ｌ）が入力されるので、カウンタ１１４はカウントを停止する。
【００７６】
一方、ダミー出力トランジスタ８１、８２、８３の出力抵抗Ｒ１が３０Ωより大きい場合は、ノードａの電位がノードａ１、ノードａ２の電位より小さくなり、論理部１２７に（Ｌ、Ｌ）が入力されるので、カウンタ１１４はカウントダウンして出力抵抗Ｒ１を小さくし、出力抵抗Ｒ１が３０Ωより小さくなった場合に論理部１２７に（Ｌ、Ｈ）が入力されるので、カウンタ１１４はカウントを停止する。
【００７７】
このように、本実施の形態では、出力トラジスタの出力抵抗Ｒ１、Ｒ２を所定の範囲に設定することができ、また、カウンタ１１４、１１５がアップダウンカウンタの場合でも、動作が不安定になることはない。従って、ユーザの使用条件に応じて、出力トランジスタの駆動能力をきめ細かく設定することができる。
【００７８】
上記の実施の形態例について、更に整理すると、以下の通りである。但し、本発明が以下のものに限定されることはない。
【００７９】
（１）出力電流設定信号により選択される複数の出力トランジスタを含み、出力電流が前記出力電流設定信号により設定される出力回路と、
前記出力電流設定信号のデータを記憶する記憶回路と、
第１の動作モードにおいて所定の入力端子から供給される第１の信号を前記出力電流設定信号として前記出力回路に供給し、第２の動作モードにおいて前記記憶回路のデータに対応する第２の信号を前記出力電流設定信号として前記出力回路に供給する動作モード切替え回路と、
前記第１又は第２の動作モードを検出し、前記動作モード切替え回路に、前記第１及び第２の動作モードの切替え信号を供給する動作モード判定回路とを有することを特徴とするＬＳＩデバイス。
【００８０】
（２）上記（１）おいて、
前記記憶回路は、前記出力電流設定信号のデータを複数組記憶し、
前記複数組のデータの中から選択された１つのデータに対応する前記第２の信号を、前記動作モード切替え回路に供給することを特徴とするＬＳＩデバイス。
【００８１】
（３）上記（１）において、
前記出力回路は、ソースが電源に接続され、ドレインが出力端子に接続される複数のトランジスタと、
前記複数のトランジスタのゲートに、入力信号を個別に供給する複数のゲート回路とを有し、
前記ゲート回路は、前記出力電流設定信号に対応して、前記入力信号を前記複数のトランジスタに選択的に供給することを特徴とするＬＳＩデバイス。
【００８２】
（４）上記（３）において、
前記複数のトランジスタは、異なる電流駆動能力を有し、
前記ゲート回路は、対応する前記出力トランジスタの電流駆動能力に応じたドライブ能力を有することを特徴とするＬＳＩデバイス。
【００８３】
（５）上記（１）において、
前記第１の動作モードにおける前記第１の信号をラッチし、前記動作モード切替え回路に供給するラッチ回路を有することを特徴とするＬＳＩデバイス。
【００８４】
（６）出力電流設定信号により選択される複数の出力トランジスタを含み、出力電流が前記出力電流設定信号により設定される出力回路と、
前記出力電流設定信号を前記出力回路に供給する出力モニタ回路とを有し、
前記出力モニタ回路は、前記出力回路の電流駆動能力の基準となる参照電位を生成するリファレンス回路と、
前記複数の出力トランジスタと同等の電流特性を有し、直列に接続されるダミー出力抵抗にダミー出力電流を流す複数のダミー出力トランジスタと、
前記ダミー出力電流が流れることにより前記ダミー出力抵抗に生成されるダミー出力電位と前記リファレンス回路の参照電位とを比較する比較部と、
該比較部の比較結果に基づき、前記ダミー出力電位と参照電位が近づく様にダミー電流設定信号により前記ダミー出力トランジスタを導通又は非導通とすると共に、前記ダミー電流設定信号を前記出力電流設定信号として、前記出力回路に供給するダミー電流設定部とを有することを特徴とするＬＳＩデバイス。
【００８５】
（７）上記（６）において、
前記参照電位は所定の電位差を有する第１及び第２の参照電位を有し、
前記ダミー電流設定部は、前記比較部の比較結果に基づき、前記ダミー出力電位が、前記第１と第２の参照電位の間の電位になるように、前記ダミー出力トランジスタの導通又は非導通を制御することを特徴とするＬＳＩデバイス。
【００８６】
（８）上記（６）において、
前記ダミー出力トランジスタは、前記出力トランジスタの電流駆動能力のＮ分の１の電流駆動能力を有し、
前記ダミー出力抵抗は、前記出力トランジスタに接続される等価抵抗のＮ倍の抵抗値を有することを特徴とするＬＳＩデバイス。
【００８７】
（９）上記（６）において、
前記出力モニタ回路は、所定の電源から降圧電源を生成する内部電圧源を有し、
前記ダミー出力トランジスタ及び前記リファレンス回路は、前記内部電圧源から電源を供給されることを特徴とするＬＳＩデバイス。
【００８８】
（１０）上記（６）において、
前記複数のダミー出力トランジスタは、前記ダミー抵抗に直列に接続される複数のｐ型ダミー出力トランジスタと複数のｎ型ダミー出力トランジスタとを有し、
前記ダミー電流設定部は、前記ｐ型ダミー出力トランジスタと前記ｎ型ダミー出力トランジスタを交互に調整することにより前記ダミー電流設定信号を生成することを特徴とするＬＳＩデバイス。
【００８９】
（１１）上記（６）において、
前記出力モニタ回路は、電源投入時の起動信号により活性化され、前記出力電流設定信号を前記出力回路に供給した後、非活性となることを特徴とするＬＳＩデバイス。
【００９０】
【発明の効果】
以上説明した通り、本発明によれば、製造段階で出力回路の電流駆動能力を試験することができ、記憶回路により出力回路を最適な電流駆動能力に設定することができる。また、動作時に出力回路を最適な電流駆動能力に自動的に設定することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態のＬＳＩデバイスの構成図である。
【図２】本発明の実施の形態の出力回路の説明図である。
【図３】本発明の実施の形態のテストモード判定回路の回路図である。
【図４】本発明の実施の形態のフューズ回路の部分構成図である。
【図５】本発明の実施の形態のテストモード・フューズ切替え回路の構成図である。
【図６】複数のフューズ回路を備えた構成図である。
【図７】本発明の実施の形態のＬＳＩデバイスの構成図である。
【図８】本発明の実施の形態のラッチ回路の構成図である。
【図９】本発明の実施の形態のＬＳＩデバイスの構成図である。
【図１０】ＳＳＴＬ２インタフェースの説明図である。
【図１１】本発明の実施の形態の出力トランジスタモニタ回路の構成図である。
【図１２】本発明の実施の形態の出力トランジスタモニタ回路の構成図である。
【図１３】本発明の実施の形態の出力トランジスタモニタ回路の構成図である。
【図１４】従来の出力回路の構成図である。
【符号の説明】
１０  テストモード判定回路
１１  フューズ回路
１２  テストモード・フューズ切替え回路
１３  出力回路
１４  信号出力パッド
１５  デコーダ
２０、２１、２２  ｐ型トランジスタ
２３、２４、２５  ｎ型トランジスタ
２６、２７、２８  ＮＡＮＤ回路
２９、３０、３１  ＮＯＲ回路
７５  出力トランジスタモニタ回路
１０５  リファレンス回路
１１２、１１３  比較器
１１４、１１５  カウンタ
１２０  内部電圧源
【図１】
0004199377.tif 000002
【図２】
0004199377.tif 000003
【図３】
0004199377.tif 000004
【図４】
0004199377.tif 000005
【図５】
0004199377.tif 000006
【図６】
0004199377.tif 000007
【図７】
0004199377.tif 000008
【図８】
0004199377.tif 000009
【図９】
0004199377.tif 000010
【図１０】
0004199377.tif 000011
【図１１】
0004199377.tif 000012
【図１２】
0004199377.tif 000013
【図１３】
0004199377.tif 000014
【図１４】
0004199377.tif 000015