(57)【特許請求の範囲】
【請求項１】
化学組成が下記（１）式で示されるペロブスカイト型酸化物からなる誘電体膜と、該誘電体膜を挟む導電体からなる第１及び第２の電極とにより構成され、
前記第１及び第２の電極の少なくとも一方の電極がＢｉを含むことを特徴とする半導体集積回路用キャパシタ。
（Ｂｉ2Ｏ2）2+（Ａn-1ＢnＯ3n+1）2-  …（１）
但し、Ａは、Ｂｉ，Ｂａ，Ｓｒ，Ｃａ，Ｎａ及びＫのいずれか１種の元素、
Ｂは、Ｔｉ，Ｎｂ，Ｔａ，Ｗ，Ｍｏ，Ｆｅ，Ｃｏ及びＣｒのいずれか１種の元素、
ｎは、１から５までの任意の整数。
【請求項２】
化学組成が、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9（但し、０≦ｘ≦１）で示されるペロブスカイト型酸化物からなる誘電体膜と、該誘電体膜を挟む導電体からなる第１及び第２の電極とにより構成され、
前記第１及び第２の電極の少なくとも一方の電極がＢｉを含むことを特徴とする半導体集積回路用キャパシタ。
【請求項３】
前記第１及び第２の電極の少なくとも一方の電極が、金属膜とＢｉ膜との多層構造を有することを特徴とする請求項１に記載の半導体集積回路用キャパシタ。
【請求項４】
半導体基板上に第１の電極を形成する工程と、
前記第１の電極の上に、化学組成が下記（２）式で示されるペロブスカイト型酸化物からなる誘電体膜を形成する工程と、
前記誘電体膜の上に第２の電極を形成する工程と、
前記誘電体膜の結晶性を回復させるアニール処理を施す工程とを有し、
前記第１及び第２の電極の少なくとも一方の電極をＢｉを含む材料により形成することを特徴とする半導体集積回路用キャパシタの製造方法。
（Ｂｉ2Ｏ2）2+（Ａn-1ＢnＯ3n+1）2-  …（２）
但し、Ａは、Ｂｉ，Ｂａ，Ｓｒ，Ｃａ，Ｎａ及びＫのいずれか１種の元素、
Ｂは、Ｔｉ，Ｎｂ，Ｔａ，Ｗ，Ｍｏ，Ｆｅ，Ｃｏ及びＣｒのいずれか１種の元素、
ｎは、１から５までの任意の整数。
【請求項５】
前記第１及び第２の電極の少なくとも一方の電極を、Ｐｔ，Ｐｄ，Ａｕ，Ｒｕ，Ｉｒ若しくはＯｓ又はこれらの酸化物を主成分とする金属又は金属酸化物からなる膜と、Ｂｉを含む膜とを積層して形成することを特徴とする請求項４に記載の半導体集積回路用キャパシタの製造方法。
【請求項６】
半導体基板上に第１の電極を形成する工程と、
前記第１の電極の上に、化学組成がＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9（但し、０≦ｘ≦１）で示されるペロブスカイト型酸化物からなる誘電体膜を形成する工程と、
前記誘電体膜の上に第２の電極を形成する工程と、
前記誘電体膜の結晶性を回復させるアニール処理を施す工程とを有し、
前記第１及び第２の電極の少なくとも一方の電極をＢｉを含む材料により形成することを特徴とする半導体集積回路用キャパシタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ペロブスカイト型酸化物（層状ペロブスカイト型酸化物を含む）からなる誘電体膜を一対の電極間に挟んだ構造の半導体集積回路用キャパシタ及びその製造方法に関する。
【０００２】
【従来の技術】
ペロブスカイト型酸化物からなる誘電体には、誘電率が極めて高いものや強誘電性を示すものが存在することが知られている。これらのペロブスカイト型酸化物をＤＲＡＭのキャパシタの誘電体として用いると、１ビット当りの素子面積を縮小できて、半導体メモリのより一層の高集積化が可能になる。
【０００３】
また、誘電体膜を強誘電性を示す材料により構成し、その残留分極の極性の反転を利用したＦｅＲＡＭ（Ferroelectric-RAM ）は、ランダムアクセス可能で消費電力が少ない不揮発性メモリであり、近年注目されている。このＦｅＲＡＭの誘電体膜をペロブスカイト型酸化物で形成することも提案されている
図６は誘電体膜をペロブスカイト型酸化物により形成した従来の半導体集積回路用キャパシタの構造を示す断面図である。
【０００４】
半導体基板３０上にはＳｉＯ2 からなる絶縁膜３１が形成されており、このＳｉＯ2 絶縁膜３１の上に下部電極３２、誘電体膜３３及び上部電極３４からなるキャパシタが形成されている。下部電極３２は、Ｔｉ膜３２ａ及びＰｔ膜３２ｂにより構成される。これは、ＳｉＯ2 絶縁膜３１の上に直接Ｐｔ膜３２ｂを形成すると、ＳｉＯ2 絶縁膜３１とＰｔ膜３２ｂとの密着性が悪いため、Ｐｔ膜３２ｂが剥離するおそれがあるからである。図６に示すようにＳｉＯ2 絶縁膜３１とＰｔ膜３２ｂとの間にＴｉ膜３２ａを形成すると、Ｔｉ膜３２ａとＳｉＯ2 絶縁膜３１及びＰｔ膜３２ｂの密着性がいずれも良好であるため、Ｐｔ膜３２ｂの剥離が防止される。
【０００５】
下部電極３２の上には、ペロブスカイト型酸化物からなる誘電体膜３３が形成されている。誘電体膜３３の材料としては、ＳｒＢｉＴａＯ系ペロブスカイト型酸化物、（以下、ＳＢＴという）又はＢｉＴｉＯ系ペロブスカイト型酸化物（以下、ＢＩＴという）が一般的である。この誘電体膜３３の上にはＰｔからなる上部電極３４が形成されている。
【０００６】
ところで、誘電体膜の材料としてペロブスカイト型酸化物を使用したキャパシタでは、集積回路の製造工程におけるエッチング等の工程により、ペロブスカイト型酸化物誘電体に結晶欠陥が生じる。このため、エッチング等の工程が全て終了した後、酸素雰囲気中でアニールしてペロブスカイト型酸化物誘電体の結晶性を回復させる必要がある。このアニール工程で、電極３２，３４が酸化されるとキャパシタ容量が減少してしまうため、上述の如く、電極３２，３４の材料として酸化されないＰｔ等が使用される。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述した従来の半導体集積回路用キャパシタにおいては、結晶性を回復させるアニール後に誘電体の誘電率が低下したり、強誘電体の場合に電荷保持特性が劣化するという不具合が発生することがわかった。
本発明は、アニールによる誘電体膜の誘電性の劣化又は電荷保持特性の劣化を抑制できる半導体集積回路用キャパシタ及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記した課題は、化学組成が下記（３）式で示されるペロブスカイト型酸化物からなる誘電体膜と、該誘電体膜を挟む導電体からなる第１及び第２の電極とにより構成される半導体集積回路用キャパシタにおいて、前記第１及び第２の電極の少なくとも一方の電極がＢｉを含むことを特徴とする半導体集積回路用キャパシタにより解決する。
（Ｂｉ2Ｏ2）2+（Ａn-1ＢnＯ3n+1）2-  …（３）
但し、Ａは、Ｂｉ，Ｂａ，Ｓｒ，Ｃａ，Ｎａ及びＫのいずれか１種の元素、Ｂは、Ｔｉ，Ｎｂ，Ｔａ，Ｗ，Ｍｏ，Ｆｅ，Ｃｏ及びＣｒのいずれか１種の元素、ｎは、１から５までの任意の整数である。
【０００９】
上記した課題は、半導体基板上に第１の電極を形成する工程と、前記第１の電極の上に、化学組成が前記（３）式で示されるペロブスカイト型酸化物からなる誘電体膜を形成する工程と、前記誘電体膜の上に第２の電極を形成する工程と、前記誘電体膜の結晶性を回復させるアニール処理を施す工程とを有し、前記第１及び第２の電極の少なくとも一方の電極をＢｉを含む材料により形成することを特徴とする半導体集積回路用キャパシタの製造方法により解決する。
【００１０】
以下、作用について説明する。
本願発明者らは、結晶性回復のためのアニールによりキャパシタの特性が劣化する原因について調べた結果、以下のことが判明した。すなわち、第１の原因として、アニールにより電極の近傍の誘電体中の元素が電極を通って蒸発し、誘電体の組成が変化して誘電率が低下する。特に、ＳＢＴ又はＢＩＴ等のようにＢｉ（ビスマス）が含まれている誘電体の場合、アニールによりＢｉが蒸発し、又は電極中へのＢｉの拡散により、電極とＳＢＴとの界面又は電極とＢＩＴとの界面近くのＳＢＴ又はＢＩＴのＢｉが不足して誘電率が低下してしまう。
【００１１】
また、第２の原因として、アニールによりＴｉ膜からＰｔ膜にＴｉが拡散し、誘電体膜とＰｔ電極との界面に到達する。そうすると、この界面近傍の誘電体が還元され、Ｔｉが酸化されてＴｉＯ2 からなる誘電率が低い層が形成される。この層のために、キャパシタ全体の誘電率が低下する。
そこで、本発明においては、第１及び第２の電極のいずれか一方の電極又は好ましくは両方の電極中に、誘電体膜を構成するペロブスカイト型酸化物の構成元素（但し、酸素を除く）を含有させ、第１又は第２の電極を、ＰｔとＢｉとの合金により形成しておく。あるいは、第１又は第２の電極を、Ｐｔ膜とＢｉ膜との多層構造とする。これにより、アニール工程において誘電体膜中からＢｉが蒸発しても、第１又は第２の電極から誘電体膜中にＢｉが拡散して誘電体膜中にＢｉが補充され、誘電体の組成の変化が抑制される。このように、本発明においては、電極中に、誘電体膜を構成する酸素以外の元素の少なくとも一種を含むので、アニールによる誘電性の劣化又は電荷保持特性の劣化が抑制される。
【００１２】
また、ＳｉＯ2 絶縁膜とＰｔ膜との間にＢｉ膜を形成すると、Ｂｉ膜とＳｉＯ2 膜及びＰｔ膜との密着性が比較的良好であるので、従来のようにＳｉＯ2 絶縁膜とＰｔ膜との間にＴｉ膜を配置する必要がなくなり、Ｔｉの拡散に起因する誘電体膜の特性劣化を防止することができる。このとき、より密着性を向上させるために、ＳｉＯ2 絶縁膜とＢｉ膜との間にＴｉ膜を形成してもよい。この場合も、Ｔｉ膜とＰｔ膜との間にＢｉ膜が介在するので、Ｔｉ膜からＰｔ膜へのＴｉの拡散が抑制され、特性劣化防止の効果がある。
【００１３】
化学組成が前記（３）式で表わされるペロブスカイト型酸化物は高誘電性又は強誘電性を有し、半導体メモリの小型化に極めて適している。このため、本発明においては、誘電体膜材料として、化学組成が前記（３）式で表わされるのペロブスカイト型酸化物を使用する。
特に、化学組成がＳｒＢｉ（Ｔａx Ｎｂ1-x ）Ｔａ2 Ｏ9 （但し、０≦ｘ≦１）で表わされるペロブスカイト型酸化物は強誘電性を有し、ＦｅＲＡＭの製造に極めて好適である。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
（第１の実施の形態）
図１は本発明の第１の実施の形態の半導体集積回路用キャパシタを示す断面図である。
【００１５】
シリコン基板１０の上にはＳｉＯ2 からなる絶縁膜１１が形成されており、このＳｉＯ2 絶縁膜１１上にはＴｉ（チタン）膜１２ａ、Ｂｉ（ビスマス）膜１２ｂ及びＰｔ（白金）膜１２ｃの３層構造の下部電極１２が形成されている。Ｔｉ膜１２ａの厚さは約３〜５ｎｍ、Ｂｉ膜１２ｂの厚さは約５〜１０ｎｍ、Ｐｔ膜１２ｃの厚さは約１０〜３０ｎｍである。
【００１６】
下部電極１２の上には、例えばＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9（但し、０≦ｘ≦１）のペロブスカイト型酸化物からなる誘電体膜１３が約５０〜２５０ｎｍ（より好ましくは１００〜２００ｎｍ）の厚さに形成されている。そして、この誘電体膜１３の上には、Ｐｔ膜１４ａ、Ｂｉ膜１４ｂ及びＰｔ膜１４ｃの３層からなる上部電極１４が形成されている。
【００１７】
図２（ａ）〜（ｃ）は上述の半導体集積回路用キャパシタの製造方法を工程順に示す断面図である。
まず、図２（ａ）に示すように、シリコン半導体基板１０の表面を熱酸化させてＳｉＯ2 絶縁膜１１を形成する。そして、ＳｉＯ2 絶縁膜１１上に、スパッタ法によりＴｉ膜１２ａを形成する。この場合、Ｔｉ膜１２ａに替えて、ＴｉＮ膜又はＴａ膜を形成してもよい。
【００１８】
その後、Ｔｉ膜１２ａ上に、Ｂｉ膜１２ｂ及びＰｔ膜１２ｃを順に堆積し、これらのＴｉ膜１２ａ、Ｂｉ膜１２ｂ及びＰｔ膜１２ｃからなる下部電極１２を形成する。Ｂｉ膜１２ｂ及びＰｔ膜１２ｃは、スパッタ法又は蒸着法により形成することができる。
スパッタ法でＢｉ膜１２ｂ及びＰｔ膜１２ｃを形成する場合は、絶縁膜１１及びＴｉ膜１２ａを形成した後の基板１０をスパッタ装置のチャンバ内に載置する。その後、チャンバ内にＡｒガスを約５０ｓｃｃｍの流量で供給し、圧力を約１０-3〜１０-2Ｔｏｒｒに維持する。そして、Ｔｉ膜１２ａ上にＢｉをスパッタしてＢｉ膜１２ｂを所望の厚さに堆積した後、続けてＰｔをスパッタしてＰｔ膜１２ｃを形成する。
【００１９】
Ｂｉ膜１２ｂ及びＰｔ膜１２ｃを蒸着法により形成する場合は、絶縁膜１１及びＴｉ膜１２ａを形成した後の基板１０を電子ビーム蒸着装置のチャンバ内に載置する。そして、チャンバ内の圧力を約１０-5〜１０-4Ｔｏｒｒとし、Ｔｉ膜１２ａ上にＢｉを蒸着してＢｉ膜１２ｂを所望の厚さに堆積した後、続けてＰｔを蒸着してＰｔ膜１２ｃを形成する。
【００２０】
このようにして下部電極１２を形成した後、次に、図２（ｂ）に示すように、下部電極１２の上にペロブスカイト型酸化物からなる誘電体膜１３を形成する。この場合、ペロブスカイト型酸化物は、化学組成が（Ｂｉ2 Ｏ2 ）2+（Ａn-1 Ｂn Ｏ3n+1）2-で表わされるものを使用する。但し、Ａは、Ｂｉ，Ｂａ，Ｓｒ，Ｃａ，Ｎａ及びＫからなる群から選択されたいずれか１種の元素、Ｂは、Ｔｉ，Ｎｂ，Ｔａ，Ｗ，Ｍｏ，Ｆｅ，Ｃｏ及びＣｒからなる群から選択されたいずれか１種の元素、ｎは１から５までのうちのいずれか１つの整数である。
【００２１】
このペロブスカイト型酸化物からなる誘電体膜１３は、スパッタ法、ゾル−ゲル（sol-gel ）法又はＣＶＤ（Chemical Vapor Deposition ）法により形成することができる。スパッタ法により誘電体膜１３を形成する場合は、下部電極１２を形成した基板１０をスパッタ装置のチャンバ内に載置し、チャンバ内にＡｒガス及びＯ2 ガスを流しながらチャンバ内の圧力を５×１０-3〜５×１０-4Ｔｏｒｒに維持し、パワーが５００Ｗ（ＤＣ）の条件でスパッタを行う。そして、誘電体膜１３を所定の厚さに成膜した後、酸素雰囲気中で５００〜７００℃に加熱することによりアニールする。
【００２２】
ゾル−ゲル法で誘電体膜１３を形成する場合、材料として、Ａ（ＤＰＭ）2 （但し、Ａ＝Ｓｒ，Ｂａ，Ｃａ，Ｎａ又はＫ）、Ｂｉ（Ｃ6 Ｈ5 ）3 で表わされるトリフェニルビスマス、Ｂ（ＯＣ2 Ｈ5 ）5 （但し、Ｂ＝Ｔａ，Ｗ，Ｔｉ，Ｍｏ，Ｆｅ，Ｃｏ，Ｃｒ）又はＮｂ（ＯＥｔ）を用意する。例えば、Ｓｒ（ＤＰＭ）2 （ビスジピバロイルメタナートストロンチウム）、Ｔａ（ＯＣＰｒ）4 （ＤＰＭ）（テトラキスイソプロポキシジピバロイルメタナートタンタリウム）などを使用し、これらの薬品をヘキサンに溶解する。そして、この溶解液を下部電極１２上にスピンコートして誘電体膜１３を形成した後、２５０〜４５０℃で乾燥する。その後、酸素雰囲気中で６００〜７００℃に加熱することによりアニールする。
【００２３】
ＣＶＤ法で誘電体膜１３を形成する場合は、ゾル−ゲル法と同じ原料をテトラヒドロフラン（ＴＨＦ：tetrahydrofuran ）に溶解し、この溶解液を気化させて、Ａｒ、Ｈｅ又はＮ2 等の不活性ガス及び酸素ガスをキャリアガスとして基板近傍まで輸送し、基板上にペロブスカイト型酸化物を堆積させて、誘電体膜１３を形成する。この場合、基板温度を３５０〜６５０℃とし、ＣＶＤチャンバ内の圧力を０．１〜１０Ｔｏｒｒとする。その後、酸素雰囲気中で６００〜７００℃に加熱することにより誘電体膜１３をアニールする。
【００２４】
次いで、図２（ｃ）に示すように、誘電体膜１３上にＰｔ膜１４ａ、Ｂｉ膜１４ｂ及びＰｔ膜１４ｃを順次堆積し、これらのＰｔ膜１４ａ、Ｂｉ膜１４ｂ及びＰｔ膜１４ｃからなる上部電極１４を形成する。Ｐｔ膜１４ａ，１４ｃ及びＢｉ膜１４ｂの形成方法は、下部電極１２の場合と同様である。そして、これらの上部電極１４、誘電体膜１３及び下部電極１２を所定の形状にパターニングした後、酸素雰囲気中で７５０〜９００℃の温度に保持して誘電体膜１３をアニールし、誘電体膜１３の結晶性を回復させる。
【００２５】
このアニールにより誘電体膜１３中のＢｉが若干蒸発するが、下部電極１２及び上部電極１４のＢｉ膜１２ｂ，１４ｂからＢｉ原子がＰｔ膜１２ｃ，１４ａ中を拡散して誘電体膜１３に到達し、誘電体膜１３中にＢｉが補充される。これにより、誘電体膜１３の組成の変化が回避される。また、Ｔｉ膜１２ａと誘電体膜１３との間にＢｉ膜１２ｂ及びＰｔ膜１２ｃが介在するので、Ｔｉ膜１２ａから誘電体膜１３へのＴｉ原子の拡散が抑制される。これにより、誘電体膜１３の誘電率の低下や電荷の保持特性の劣化が回避されて、良好な性能のキャパシタを得ることができる。更に、本実施の形態においては、ＳｉＯ2 絶縁膜１１とＢｉ膜１２ｂ及びＰｔ膜１２ｃとの間にＴｉ膜１２ａが介在するので、これらの膜の密着性が高い。
【００２６】
なお、上記第１の実施の形態のＰｔ膜１２ｃ，１４ａに替えて、Ｐｄ（パラジウム），Ａｕ（金），Ｒｕ（ルテニウム），Ｉｒ（イリジウム），Ｒｈ（ロジウム）又はＯｓ（オスミウム）並びにこれらの金属元素の酸化物からなる膜を形成しても、同様の効果が得られる。また、Ｐｔ膜１２ｃ，１４ｃに替えて、ＩｒＯ2 膜及びＰｔ膜と２層構造としてもよく、Ｉｒ膜、Ｐｔ膜及びＩｒＯ2 膜の３層構造としてもよい。
【００２７】
（第２の実施の形態）
図３は本発明の第２の実施の形態の半導体集積回路用キャパシタを示す断面図である。本実施の形態が第１の実施の形態と異なる点は、ＳｉＯ2 絶縁膜１１とＰｔ膜１２ｃとの間にＴｉ膜を有しないことにあり、その他の点は基本的に第１の実施の形態と同様である。
【００２８】
すなわち、シリコン半導体基板１０上にはＳｉＯ2 からなる絶縁膜１１が形成されている。このＳｉＯ2 絶縁膜上にはＢｉ膜１２ｂが形成されており、Ｂｉ膜１２ｂ上にはＰｔ膜１２ｃが形成されている。これらのＢｉ膜１２ｂ及びＰｔ膜１２ｃにより下部電極１５が構成される。
下部電極１５上には化学組成が前記（３）式で表わされるペロブスカイト型酸化物からなる誘電体膜１３が形成されている。この誘電体膜１３上には、Ｐｔ膜１４ａ、Ｂｉ膜１４ｂ及びＰｔ膜１４ｃの３層構造の上部電極１４が形成されている。
【００２９】
本実施の形態においても、下部電極１５及び上部電極１４にＢｉが含まれているので、誘電体膜の結晶性を回復させるためのアニールによる誘電体膜１３の組成の変化が抑制される。また、本実施の形態においては、Ｔｉ膜を使用しないので、誘電体膜１３中にＴｉが拡散することに起因する誘電率の低下が防止される。なお、本実施の形態においては、ＳｉＯ2 絶縁膜１１とＰｔ膜１２ｃとの間にＢｉ膜１２ｂが介在しており、このＢｉ膜１２ｂによりＳｉＯ2 絶縁膜１１及びＰｔ膜１２ｃの密着性が保持されるので、Ｐｔ膜１２ｃの剥離が防止される。
【００３０】
以下、本実施の形態の半導体集積回路用キャパシタを実際に製造し、その残留分極を調べた結果について、従来例と比較して説明する。
まず、シリコン基板１０上に、ＳｉＯ2 からなる絶縁膜１１を形成し、この絶縁膜１１の上にＢｉ膜１２ｂ及びＰｔ膜１２ｃの２層構造の下部電極１５を形成した。その後、下部電極１５上に、（Ｂｉ2 Ｏ3 ）2+（ＳｒＮｂx Ｔａ1-x Ｏ7 ）2-からなる誘電体膜１３を形成した。誘電体膜１３の形成方法は第１の実施の形態で示した通りである。そして、この誘電体膜１３上に、Ｐｔ膜１４ａ、Ｂｉ膜１４ｂ及びＰｔ膜１４ｃからなる上部電極１４を形成した。
【００３１】
その後、酸素雰囲気中で７５０〜９００℃の温度に保持して誘電体膜１３をアニールした。
一方、従来例として、図６に示すように、シリコン基板３０上にＳｉＯ2 からなる絶縁膜３１を形成し、この絶縁膜３１上に、Ｔｉ膜３２ａ及びＰｔ膜３２ｂからなる下部電極３２を形成した。そして、この下部電極３２上に（Ｂｉ2 Ｏ3 ）2+（ＳｒＮｂx Ｔａ1-x Ｏ7 ）2-からなる誘電体膜３３を形成した。
【００３２】
次いで、誘電体膜３３上に、Ｐｔからなる上部電極３４を形成した。そして、７５０〜９００℃の温度で誘電体膜３３をアニールした。
これらの実施の形態及び従来例の半導体集積回路用キャパシタの残留分極を調べた結果、従来例のキャパシタは残留分極（２Ｐｒ）が５〜１０μＣ／ｃｍ2 であるのに対し、本実施の形態のキャパシタの残留分極は１０〜１５μＣ／ｃｍ2 であった。このことから、本実施の形態により、従来に比べてキャパシタの特性を向上できることが確認できた。
【００３３】
（第３の実施の形態）
図４は本発明の第３の実施の形態の半導体集積回路用キャパシタの製造方法を示す断面図である。
まず、シリコン半導体基板２０の表面を熱酸化して、ＳｉＯ2 からなる絶縁膜２１を形成する。そして、このＳｉＯ2 絶縁膜２１上に、Ｔｉ膜２２ａ及びＰｔＢｉ合金膜２２ｂの２層構造の下部電極２２を形成する。すなわち、ＳｉＯ2 絶縁膜２１上にＴｉをスパッタして、厚さが３〜５ｎｍのＴｉ膜２２ａを形成する。その後、Ｔｉ膜２２ａ上にＰｔとＢｉとの合金をスパッタして、ＰｔＢｉ合金（ＢｉＰｔ，Ｂｉ2 Ｐｔ又はＢｉ3 Ｐｔ2 ）膜２２ｂを１００〜２００ｎｍの厚さに形成する。
【００３４】
次に、下部電極２２上に、第１の実施の形態と同様の方法で、化学組成が前記（３）式で表わされるペロブスカイト型酸化物からなる誘電体膜２４を５０〜２５０ｎｍの厚さに形成する。
次いで、誘電体膜２３上にＰｔＢｉ合金からなる上部電極２４を形成する。そして、上部電極２４、誘電体膜２３及び下部電極２２を所定の形状のパターニングした後、酸素雰囲気中で７５０〜９００℃の温度に保持して誘電体膜２３をアニールする。これにより、半導体集積回路用キャパシタが完成する。
【００３５】
本実施の形態においても、下部電極２２及び上部電極２４にＢｉが含まれているので、アニールにより誘電体膜２３からＢｉが蒸発しても、下部電極２２及び上部電極２４から誘電体膜２３にＢｉが補充される。これにより、誘電体膜２３の組成の変化による誘電率の低下が回避される。
（その他の実施の形態）
図５は本発明のその他の実施の形態の半導体集積回路用キャパシタを示す断面図である。
【００３６】
第１の実施の形態においては、下部電極及び上部電極の両方にＢｉ膜が形成されている場合について説明したが、図５（ａ）に示すように上部電極がＰｔ膜１６のみで構成されていてもよく、図５（ｂ）に示すように下部電極１２がＴｉ膜１２ａ及びＰｔ膜１２ｃのみで構成されていてもよい。下部電極１２及び上部電極１４のいずれか一方の電極にＢｉが含まれていれば、アニール時に電極から誘電体膜１３にＢｉが拡散して、誘電体膜１３を構成するペロブスカイト型酸化物の組成の変化が抑制され、誘電率の低下や電荷保持特性の劣化が回避される。但し、本願発明者らの実験によれば、下部電極１２にＢｉが含まれるほうが、上部電極にＢｉが含まれる場合に比べて、誘電体膜の劣化を防止する効果が大きいことが判明している。
【００３７】
また、第２の実施の形態においては下部電極２２及び上部電極２４の両方がＰｔとＢｉとの合金により形成されている場合について説明したが、下部電極２２又は上部電極２４のいずれか一方の電極のみがＰｔとＢｉとの合金により形成されていても、アニールによる誘電体膜の特性劣化が回避される。
【００３８】
【発明の効果】
以上説明したように、本発明によれば、第１及び第２の電極の少なくとも一方の電極に、誘電体膜を構成する酸素以外の元素の少なくとも一種が含まれているので、アニールにより誘電体膜から誘電体膜の構成元素が蒸発しても、前記電極から誘電体膜の構成元素が補充される。これにより、誘電体膜の組成の変化が防止され、誘電性の劣化や電荷保持特性の劣化が回避される。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体集積回路用キャパシタを示す断面図である。
【図２】第１の実施の形態の半導体集積回路用キャパシタの製造方法を示す断面図である。
【図３】本発明の第２の実施の形態の半導体集積回路用キャパシタを示す断面図である。
【図４】本発明の第３の実施の形態の半導体集積回路用キャパシタの製造方法を示す断面図である。
【図５】本発明のその他の実施の形態の半導体集積回路用キャパシタを示す断面図である。
【図６】従来の半導体集積回路用キャパシタの構造を示す断面図である。
【符号の説明】
１０，２０，３０  基板、
１１，２１，３１  ＳｉＯ2 絶縁膜、
１２ａ，２２ａ，３２ａ  Ｔｉ膜、
１２ｂ，１４ｂ  Ｂｉ膜、
１２ｃ，１４ａ，１４ｃ，３２ｂ  Ｐｔ膜、
１２，１５，２２，３２  下部電極、
１３，２３，３３  誘電体膜、
１４，１６，２４，３４  上部電極、
２２ｂ  ＰｔＢｉ合金膜。
【図１】
0004156074.tif 000002
【図２】
0004156074.tif 000003
【図３】
0004156074.tif 000004
【図４】
0004156074.tif 000005
【図５】
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【図６】
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