【手続補正書】
【提出日】平成20年2月7日(2008.2.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板に形成されたｎ型ウエルと、前記ｎ型ウエル表面に所定間隔を開けて形成されたｐ＋領域であるドレインおよびソースと、前記ドレイン，ソース間に形成されたチャネル領域と、前記チャネル領域の上方にトンネル酸化膜を介して形成されたナノクリスタル層、不導体電荷トラップ層等の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有するメモリセルを、複数行（Ｘ），複数列（Ｙ）のマトリクスに配列した不揮発性半導体記憶装置であって、
前記各列に設けられ、その列のメモリセルのドレインに接続されたビット線と、
標準電源電圧（Ｖｃｃ）用のトランジスタで形成された、前記各ビット線の電圧を制御する回路を含むＹ系回路と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板に形成されたｎ型ウエルと、前記ｎ型ウエル表面に所定間隔を開けて形成された第１のｐ＋領域および第２のｐ＋領域と、前記第１、第２のｐ＋領域間に形成されたチャネル領域と、前記チャネル領域の上方にトンネル酸化膜を介して形成されたナノクリスタル層、不導体電荷トラップ層等の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有するメモリセルを、複数行（Ｘ），複数列（Ｙ）のマトリクスに配列した不揮発性半導体記憶装置であって、
前記各列間に設けられ、隣接する一方の列のメモリセルの第１のｐ＋領域および他方の列のメモリセルの第２のｐ＋領域に接続されたビット線と、
標準電源電圧（Ｖｃｃ）用のトランジスタで形成された、前記各ビット線の電圧を制御する回路を含むＹ系回路と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項３】
半導体基板に形成されたｎ型ウエルと、前記ｎ型ウエル表面に所定間隔を開けて形成された第１のｐ＋領域および第２のｐ＋領域と、前記第１、第２のｐ＋領域間に形成されたチャネル領域と、前記チャネル領域の上方にトンネル絶縁膜を介して形成されたナノクリスタル層、不導体電荷トラップ層等の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する不揮発性半導体記憶装置に、第１のｐ＋領域を接地電位として書き込まれたビットデータを読み出す方法であって、
ｎ型ウエルに正の読出バックゲート電圧を印加し、ゲート電極に負の読み出し電圧を印加し、第１のｐ＋領域に前記読出バックゲート電圧と同じ電圧を印加し、第２のｐ＋領域を接地電位としたときに第１、第２のｐ＋領域間が導通するか否かにより前記書き込まれたビットデータを読み出す
ことを特徴とする不揮発性半導体記憶装置の読出方法。
【請求項４】
請求項２に記載の不揮発性半導体記憶装置に、第１のｐ＋領域を接地電位として書き込まれたビットデータを読み出す方法であって、
ｎ型ウエルに正の読出バックゲート電圧を印加し、ゲート電極に負の読み出し電圧を印加し、第１のｐ＋領域に前記読出バックゲート電圧と同じ電圧を印加し、第２のｐ＋領域を接地電位としたときに第１、第２のｐ＋領域間が導通するか否かにより前記書き込まれたビットデータを読み出す
ことを特徴とする不揮発性半導体記憶装置の読出方法。
【請求項５】
半導体基板に形成されたｎ型ウエルと、前記ｎ型ウエル表面に所定間隔を開けて形成されたｐ＋領域であるソースおよびドレインと、前記ソース、ドレイン間に形成されたチャネル領域と、前記チャネル領域の上方にトンネル酸化膜を介して形成されたフローティングゲート、ナノクリスタル層、不導体電荷トラップ層等の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する不揮発性半導体記憶装置にビットデータを書き込む方法であって、
ｎ型ウエルに読出バックゲート電圧および電源電圧よりも高電圧の書込バックゲート電圧を印加し、ゲート電極に正の高電圧を印加し、ドレインを接地電位にすることにより、ドレイン付近にバンド間トンネリングによるホットエレクトロンを発生させ、このホットエレクトロンを前記電荷蓄積層に注入してビットデータの書き込みを行なうことを特徴とする不揮発性半導体記憶装置の書込方法。
【請求項６】
請求項１に記載の不揮発性半導体記憶装置にビットデータを書き込む方法であって、
ｎ型ウエルに読出バックゲート電圧および電源電圧よりも高電圧の書込バックゲート電圧を印加し、ゲート電極に正の高電圧を印加し、ドレインを接地電位にすることにより、ドレイン付近にバンド間トンネリングによるホットエレクトロンを発生させ、このホットエレクトロンを前記電荷蓄積層に注入してビットデータの書き込みを行なうことを特徴とする不揮発性半導体記憶装置の書込方法。
【請求項７】
請求項２に記載の不揮発性半導体記憶装置にビットデータを書き込む方法であって、
ｎ型ウエルに読出バックゲート電圧および電源電圧よりも高電圧の書込バックゲート電圧を印加し、ゲート電極に正の高電圧を印加し、第１のｐ＋領域を接地電位にすることにより、第１のｐ＋領域付近にバンド間トンネリングによるホットエレクトロンを発生させ、このホットエレクトロンを前記電荷蓄積層に注入してビットデータの書き込みを行なうことを特徴とする不揮発性半導体記憶装置の書込方法。
【請求項８】
半導体基板に形成されたｎ型ウエルと、前記ｎ型ウエル表面に所定間隔を開けて形成されたｐ＋領域であるソースおよびドレインと、前記ソース、ドレイン間に形成されたチャネル領域と、前記チャネル領域の上方にトンネル酸化膜を介して形成されたフローティングゲート、ナノクリスタル層、不導体電荷トラップ層等の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する不揮発性半導体記憶装置に書き込まれたビットデータを読み出す方法であって、
ｎ型ウエルに正の読出バックゲート電圧を印加し、ゲート電極に負の読み出し電圧を印加し、ソースに前記読出バックゲート電圧と同じ電圧を印加し、ドレインを接地電位としたときにソース・ドレイン間が導通するか否かによりビットデータを読み出すことを特徴とする不揮発性半導体記憶装置の読出方法。
【請求項９】
請求項１に記載の不揮発性半導体記憶装置に書き込まれたビットデータを読み出す方法であって、
ｎ型ウエルに正の読出バックゲート電圧を印加し、ゲート電極に負の読み出し電圧を印加し、ソースに前記読出バックゲート電圧と同じ電圧を印加し、ドレインを接地電位としたときにソース・ドレイン間が導通するか否かによりビットデータを読み出すことを特徴とする不揮発性半導体記憶装置の読出方法。
【請求項１０】
請求項２に記載の不揮発性半導体記憶装置に書き込まれたビットデータを読み出す方法であって、
ｎ型ウエルに正の読出バックゲート電圧を印加し、ゲート電極に負の読み出し電圧を印加し、第２のｐ＋領域に前記読出バックゲート電圧と同じ電圧を印加し、第１のｐ＋領域を接地電位としたときにこれら第１、第２のｐ＋領域間が導通するか否かによりビットデータを読み出すことを特徴とする不揮発性半導体記憶装置の読出方法。
【請求項１１】
半導体基板に形成されたｎ型ウエルと、前記ｎ型ウエル表面に所定間隔を開けて形成されたｐ＋領域であるソースおよびドレインと、前記ソース、ドレイン間に形成されたチャネル領域と、前記チャネル領域の上方にトンネル酸化膜を介して形成されたフローティングゲート、ナノクリスタル層、不導体電荷トラップ層等の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する不揮発性半導体記憶装置に書き込まれたビットデータを消去する方法であって、
ｎ型ウエルに負のバックゲート電圧を印加し、ゲート電極およびソースに負の高電圧を印加することにより、基板から電荷蓄積層にホットホールを注入し、これによって前記電荷蓄積層の電荷を中和することにより、前記不揮発性半導体記憶装置に書き込まれたデータを消去することを特徴とする不揮発性半導体記憶装置の消去方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
（１）この発明の不揮発性半導体記憶装置は、半導体基板に形成されたｎ型ウエルと、前記ｎ型ウエル表面に所定間隔を開けて形成されたｐ＋領域であるドレインおよびソースと、前記ドレイン，ソース間に形成されたチャネル領域と、前記チャネル領域の上方にトンネル酸化膜を介して形成されたナノクリスタル層、不導体電荷トラップ層等の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有するメモリセルを、複数行（Ｘ），複数列（Ｙ）のマトリクスに配列した不揮発性半導体記憶装置であって、前記各列に設けられ、その列のメモリセルのドレインに接続されたビット線と、標準電源電圧（Ｖｃｃ）用のトランジスタで形成された、前記各ビット線の電圧を制御する回路を含むＹ系回路と、を備えたことを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
（２）この発明の揮発性半導体記憶装置は、半導体基板に形成されたｎ型ウエルと、前記ｎ型ウエル表面に所定間隔を開けて形成された第１のｐ＋領域および第２のｐ＋領域と、前記第１、第２のｐ＋領域間に形成されたチャネル領域と、前記チャネル領域の上方にトンネル酸化膜を介して形成されたナノクリスタル層、不導体電荷トラップ層等の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有するメモリセルを、複数行（Ｘ），複数列（Ｙ）のマトリクスに配列した不揮発性半導体記憶装置であって、前記各列間に設けられ、隣接する一方の列のメモリセルの第１のｐ＋領域および他方の列のメモリセルの第２のｐ＋領域に接続されたビット線と、標準電源電圧（Ｖｃｃ）用のトランジスタで形成された、前記各ビット線の電圧を制御する回路を含むＹ系回路と、を備えたことを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】削除
【補正の内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】削除
【補正の内容】
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
（３）この発明の不揮発性半導体記憶装置の読出方法は、半導体基板に形成されたｎ型ウエルと、前記ｎ型ウエル表面に所定間隔を開けて形成された第１のｐ＋領域および第２のｐ＋領域と、前記第１、第２のｐ＋領域間に形成されたチャネル領域と、前記チャネル領域の上方にトンネル絶縁膜を介して形成されたナノクリスタル層、不導体電荷トラップ層等の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する不揮発性半導体記憶装置に、第１のｐ＋領域を接地電位として書き込まれたビットデータを読み出す方法であって、
ｎ型ウエルに正の読出バックゲート電圧を印加し、ゲート電極に負の読み出し電圧を印加し、第１のｐ＋領域に前記読出バックゲート電圧と同じ電圧を印加し、第２のｐ＋領域を接地電位としたときに第１、第２のｐ＋領域間が導通するか否かにより前記書き込まれたビットデータを読み出すことを特徴とする。
（４）この発明の不揮発性半導体記憶装置の読出方法は、（２）に記載の不揮発性半導体記憶装置に、第１のｐ＋領域を接地電位として書き込まれたビットデータを読み出す方法であって、
ｎ型ウエルに正の読出バックゲート電圧を印加し、ゲート電極に負の読み出し電圧を印加し、第１のｐ＋領域に前記読出バックゲート電圧と同じ電圧を印加し、第２のｐ＋領域を接地電位としたときに第１、第２のｐ＋領域間が導通するか否かにより前記書き込まれたビットデータを読み出すことを特徴とする。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
（５）この発明の不揮発性半導体記憶装置の書込方法は、半導体基板に形成されたｎ型ウエルと、前記ｎ型ウエル表面に所定間隔を開けて形成されたｐ＋領域であるソースおよびドレインと、前記ソース、ドレイン間に形成されたチャネル領域と、前記チャネル領域の上方にトンネル酸化膜を介して形成されたフローティングゲート、ナノクリスタル層、不導体電荷トラップ層等の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する不揮発性半導体記憶装置にビットデータを書き込む方法であって、
ｎ型ウエルに読出バックゲート電圧および電源電圧よりも高電圧の書込バックゲート電圧を印加し、ゲート電極に正の高電圧を印加し、ドレインを接地電位にすることにより、ドレイン付近にバンド間トンネリングによるホットエレクトロンを発生させ、このホットエレクトロンを前記電荷蓄積層に注入してビットデータの書き込みを行なうことを特徴とする。
（６）この発明は、（１）に記載の不揮発性半導体記憶装置にビットデータを書き込む方法であって、ｎ型ウエルに読出バックゲート電圧および電源電圧よりも高電圧の書込バックゲート電圧を印加し、ゲート電極に正の高電圧を印加し、ドレインを接地電位にすることにより、ドレイン付近にバンド間トンネリングによるホットエレクトロンを発生させ、このホットエレクトロンを前記電荷蓄積層に注入してビットデータの書き込みを行なうことを特徴とする。
（７）この発明は、（２）に記載の不揮発性半導体記憶装置にビットデータを書き込む方法であって、ｎ型ウエルに読出バックゲート電圧および電源電圧よりも高電圧の書込バックゲート電圧を印加し、ゲート電極に正の高電圧を印加し、第１のｐ＋領域を接地電位にすることにより、第１のｐ＋領域付近にバンド間トンネリングによるホットエレクトロンを発生させ、このホットエレクトロンを前記電荷蓄積層に注入してビットデータの書き込みを行なうことを特徴とする。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】削除
【補正の内容】
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】削除
【補正の内容】
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】削除
【補正の内容】
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
（８）この発明の不揮発性半導体記憶装置の読出方法は、半導体基板に形成されたｎ型ウエルと、前記ｎ型ウエル表面に所定間隔を開けて形成されたｐ＋領域であるソースおよびドレインと、前記ソース、ドレイン間に形成されたチャネル領域と、前記チャネル領域の上方にトンネル酸化膜を介して形成されたフローティングゲート、ナノクリスタル層、不導体電荷トラップ層等の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する不揮発性半導体記憶装置に書き込まれたビットデータを読み出す方法であって、
ｎ型ウエルに正の読出バックゲート電圧を印加し、ゲート電極に負の読み出し電圧を印加し、ソースに前記読出バックゲート電圧と同じ電圧を印加し、ドレインを接地電位としたときにソース・ドレイン間が導通するか否かによりビットデータを読み出すことを特徴とする。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
（９）この発明の不揮発性半導体記憶装置の読出方法は、（１）に記載の不揮発性半導体記憶装置に書き込まれたビットデータを読み出す方法であって、ｎ型ウエルに正の読出バックゲート電圧を印加し、ゲート電極に負の読み出し電圧を印加し、ソースに前記読出バックゲート電圧と同じ電圧を印加し、ドレインを接地電位としたときにソース・ドレイン間が導通するか否かによりビットデータを読み出すことを特徴とする。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
（１０）この発明の不揮発性半導体記憶装置の読出方法は、（２）に記載の不揮発性半導体記憶装置に書き込まれたビットデータを読み出す方法であって、ｎ型ウエルに正の読出バックゲート電圧を印加し、ゲート電極に負の読み出し電圧を印加し、第２のｐ＋領域に前記読出バックゲート電圧と同じ電圧を印加し、第１のｐ＋領域を接地電位としたときにこれら第１、第２のｐ＋領域間が導通するか否かによりビットデータを読み出すことを特徴とする。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
（１１）この発明の不揮発性半導体記憶装置の消去方法は、半導体基板に形成されたｎ型ウエルと、前記ｎ型ウエル表面に所定間隔を開けて形成されたｐ＋領域であるソースおよびドレインと、前記ソース、ドレイン間に形成されたチャネル領域と、前記チャネル領域の上方にトンネル酸化膜を介して形成されたフローティングゲート、ナノクリスタル層、不導体電荷トラップ層等の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する不揮発性半導体記憶装置に書き込まれたビットデータを消去する方法であって、
ｎ型ウエルに負のバックゲート電圧を印加し、ゲート電極およびソースに負の高電圧を印加することにより、基板から電荷蓄積層にホットホールを注入し、これによって前記電荷蓄積層の電荷を中和することにより、前記不揮発性半導体記憶装置に書き込まれたデータを消去することを特徴とする。