(57)【特許請求の範囲】
【請求項１】
それぞれが、第１の方向に配置された複数の強誘電体キャパシタよりなる第１のキャパシタ群及び第２のキャパシタ群と、
それぞれが、第１の方向と直交する第２の方向に延びる複数のビット線よりなる第１のビット線群及び第２のビット線群とを備え、
前記第１のキャパシタ群を構成する各強誘電体キャパシタは対応するメモリセルトランジスタを介して、前記第１のビット線群を構成する各ビット線にそれぞれ接続され、
前記第２のキャパシタ群を構成する各強誘電体キャパシタは対応するメモリセルトランジスタを介して、前記第２のビット線群を構成する各ビット線にそれぞれ接続され、
前記第１のビット線群を構成する各ビット線と、前記第２のビット線群を構成する各ビット線とは交互に配置されており、
前記第１のビット線群は第１のビット線及び第２のビット線を有し、
前記第２のビット線群は第３のビット線及び第４のビット線を有し、
前記第１のビット線と前記第３のビット線とが共通に接続されている第１のセンスアンプと、
前記第２のビット線と前記第４のビット線とが共通に接続されている第２のセンスアンプとを備え、
前記第１のキャパシタ群を構成する強誘電体キャパシタ及び前記第２のキャパシタ群を構成する強誘電体キャパシタのうちのいずれか一方の強誘電体キャパシタを動作させる第１の動作モードと、前記第１のキャパシタ群を構成する強誘電体キャパシタ及び前記第２のキャパシタ群を構成する強誘電体キャパシタの両方の強誘電体キャパシタを動作させる第２の動作モードとの切り替えが可能であることを特徴とする強誘電体メモリ装置。
【請求項２】
それぞれが、第１の方向に配置された複数の強誘電体キャパシタよりなる第１のキャパシタ群及び第２のキャパシタ群と、
それぞれが、第１の方向と直交する第２の方向に延びる複数のビット線よりなる第１のビット線群及び第２のビット線群と、
それぞれが、前記第１のキャパシタ群、前記第２のキャパシタ群、前記第１のビット線群及び前記第２のビット線群よりなる第１のメモリセルアレイ及び第２のメモリセルアレイとを備え、
前記第１のキャパシタ群を構成する各強誘電体キャパシタは対応するメモリセルトランジスタを介して、前記第１のビット線群を構成する各ビット線にそれぞれ接続され、
前記第２のキャパシタ群を構成する各強誘電体キャパシタは対応するメモリセルトランジスタを介して、前記第２のビット線群を構成する各ビット線にそれぞれ接続され、
前記第１のビット線群を構成する各ビット線と、前記第２のビット線群を構成する各ビット線とは交互に配置され、
前記第１のメモリセルアレイを構成する前記第１のビット線群は第１のビット線及び第２のビット線を有し、
前記第１のメモリセルアレイを構成する前記第２のビット線群は第３のビット線及び第４のビット線を有し、
前記第２のメモリセルアレイを構成する前記第１のビット線群は第５のビット線及び第６のビット線を有し、
前記第２のメモリセルアレイを構成する前記第２のビット線群は第７のビット線及び第８のビット線を有し、
前記第１のビット線と前記第５のビット線とに共通に接続された第１のセンスアンプと、
前記第２のビット線と前記第６のビット線とに共通に接続された第２のセンスアンプと、
前記第３のビット線と前記第７のビット線とに共通に接続された第３のセンスアンプと、
前記第４のビット線と前記第８のビット線とに共通に接続された第４のセンスアンプとを備えていることを特徴とする強誘電体メモリ装置。
【請求項３】
前記第１のキャパシタ群を構成する強誘電体キャパシタ及び前記第２のキャパシタ群を構成する強誘電体キャパシタのうちのいずれか一方の強誘電体キャパシタを動作させる第１の動作モードと、前記第１のキャパシタ群を構成する強誘電体キャパシタ及び前記第２のキャパシタ群を構成する強誘電体キャパシタの両方の強誘電体キャパシタを動作させる第２の動作モードとの切り替えが可能であることを特徴とする請求項２に記載の強誘電体メモリ装置。
【請求項４】
それぞれが、第１の方向に配置された複数の強誘電体キャパシタよりなる第１のキャパシタ群及び第２のキャパシタ群と、
それぞれが、第１の方向と直交する第２の方向に延びる複数のビット線よりなる第１のビット線群及び第２のビット線群と、
前記第１のキャパシタ群を構成する複数の強誘電体キャパシタの第１の電極に共通に接続された第１のセルプレート線と、
前記第２のキャパシタ群を構成する複数の強誘電体キャパシタの第１の電極に共通に接続された第２のセルプレート線とを備え、
前記第１のキャパシタ群を構成する各強誘電体キャパシタは対応するメモリセルトランジスタを介して、前記第１のビット線群を構成する各ビット線にそれぞれ接続され、
前記第２のキャパシタ群を構成する各強誘電体キャパシタは対応するメモリセルトランジスタを介して、前記第２のビット線群を構成する各ビット線にそれぞれ接続され、
前記第１のビット線群は、互いに隣り合うように配置された第１のビット線及び第２のビット線を有し、
前記第２のビット線群は、互いに隣り合うように配置された第３のビット線及び第４のビット線を有していることを特徴とする強誘電体メモリ装置。
【請求項５】
前記第１のビット線と前記第２のビット線とが共通に接続されている第１のセンスアンプと、
前記第３のビット線と前記第４のビット線とが共通に接続されている第２のセンスアンプとを備えていることを特徴とする請求項４に記載の強誘電体メモリ装置。
【請求項６】
前記第１のビット線と前記第３のビット線とが共通に接続されている第１のセンスアンプと、
前記第２のビット線と前記第４のビット線とが共通に接続されている第２のセンスアンプとを備えていることを特徴とする請求項４に記載の強誘電体メモリ装置。
【請求項７】
前記第１のキャパシタ群を構成する強誘電体キャパシタ及び前記第２のキャパシタ群を構成する強誘電体キャパシタのうちのいずれか一方の強誘電体キャパシタを動作させる第１の動作モードと、前記第１のキャパシタ群を構成する強誘電体キャパシタ及び前記第２のキャパシタ群を構成する強誘電体キャパシタの両方の強誘電体キャパシタを動作させる第２の動作モードとの切り替えが可能であることを特徴とする請求項６に記載の強誘電体メモリ装置。
【請求項８】
それぞれが、前記第１のキャパシタ群、前記第２のキャパシタ群、前記第１のビット線群及び前記第２のビット線群よりなる第１のメモリセルアレイ及び第２のメモリセルアレイを備え、
前記第１のメモリセルアレイを構成する前記第１のビット線群は第１のビット線及び第２のビット線を有し、
前記第１のメモリセルアレイを構成する前記第２のビット線群は第３のビット線及び第４のビット線を有し、
前記第２のメモリセルアレイを構成する前記第１のビット線群は第５のビット線及び第６のビット線を有し、
前記第２のメモリセルアレイを構成する前記第２のビット線群は第７のビット線及び第８のビット線を有し、
前記第１のビット線と前記第５のビット線とが共通に接続された第１のセンスアンプと、
前記第２のビット線と前記第６のビット線とが共通に接続された第２のセンスアンプと、
前記第３のビット線と前記第７のビット線とが共通に接続された第３のセンスアンプと、
前記第４のビット線と前記第８のビット線とが共通に接続された第４のセンスアンプとを備えていることを特徴とする請求項４に記載の強誘電体メモリ装置。
【請求項９】
前記第１のキャパシタ群を構成する強誘電体キャパシタ及び前記第２のキャパシタ群を構成する強誘電体キャパシタのうちのいずれか一方の強誘電体キャパシタを動作させる第１の動作モードと、前記第１のキャパシタ群を構成する強誘電体キャパシタ及び前記第２のキャパシタ群を構成する強誘電体キャパシタの両方の強誘電体キャパシタを動作させる第２の動作モードとの切り替えが可能であることを特徴とする請求項８に記載の強誘電体メモリ装置。
【請求項１０】
それぞれが、第１の方向に配置された複数の強誘電体キャパシタよりなる第１のキャパシタ群及び第２のキャパシタ群と、
それぞれが、第１の方向と直交する第２の方向に延びる複数のビット線よりなる第１のビット線群及び第２のビット線群と、
前記第１のキャパシタ群を構成する複数の強誘電体キャパシタの第１の電極に共通に接続された第１のセルプレート線と、
前記第２のキャパシタ群を構成する複数の強誘電体キャパシタの第１の電極に共通に接続された第２のセルプレート線とを備え、
前記第１のキャパシタ群を構成する各強誘電体キャパシタは対応するメモリセルトランジスタを介して、前記第１のビット線群を構成する各ビット線にそれぞれ接続され、
前記第２のキャパシタ群を構成する各強誘電体キャパシタは対応するメモリセルトランジスタを介して、前記第２のビット線群を構成する各ビット線にそれぞれ接続され、
前記第１のキャパシタ群を構成する各強誘電体キャパシタの第２の電極と、前記第２のキャパシタ群を構成する各強誘電体キャパシタの第２の電極とは、第２の方向に延びる同一線上に配置されていることを特徴とする強誘電体メモリ装置。
【請求項１１】
それぞれが、第１の方向に配置された複数の強誘電体キャパシタよりなる第１のキャパシタ群及び第２のキャパシタ群と、
それぞれが、第１の方向と直交する第２の方向に延びる複数のビット線よりなる第１のビット線群及び第２のビット線群と、
前記第１のキャパシタ群を構成する複数の強誘電体キャパシタの第１の電極と、前記第２のキャパシタ群を構成する複数の強誘電体キャパシタの第１の電極とが共通に接続されたセルプレート線を備え、
前記第１のキャパシタ群を構成する各強誘電体キャパシタは対応するメモリセルトランジスタを介して、前記第１のビット線群を構成する各ビット線にそれぞれ接続され、
前記第２のキャパシタ群を構成する各強誘電体キャパシタは対応するメモリセルトランジスタを介して、前記第２のビット線群を構成する各ビット線にそれぞれ接続され、
前記第１のキャパシタ群を構成する各強誘電体キャパシタの第２の電極は、第１のワード線に接続された第１のメモリセルトランジスタを介して、前記第１のビット線群を構成する各ビット線に接続され、
前記第２のキャパシタ群を構成する各強誘電体キャパシタの第２の電極は、第２のワード線に接続された第２のメモリセルトランジスタを介して、前記第２のビット線群を構成する各ビット線に接続され、
前記第１のビット線群は、互いに隣り合うように配置された２本のビット線を有し、
前記第２のビット線群は、互いに隣り合うように配置された２本のビット線を有していることを特徴とする強誘電体メモリ装置。
【請求項１２】
それぞれが、第１の方向に配置された複数の強誘電体キャパシタよりなる第１のキャパシタ群及び第２のキャパシタ群と、
それぞれが、第１の方向と直交する第２の方向に延びる複数のビット線よりなる第１のビット線群及び第２のビット線群と、
前記第１のキャパシタ群を構成する複数の強誘電体キャパシタの第１の電極と、前記第２のキャパシタ群を構成する複数の強誘電体キャパシタの第１の電極とが共通に接続されたセルプレート線を備え、
前記第１のキャパシタ群を構成する各強誘電体キャパシタは対応するメモリセルトランジスタを介して、前記第１のビット線群を構成する各ビット線にそれぞれ接続され、
前記第２のキャパシタ群を構成する各強誘電体キャパシタは対応するメモリセルトランジスタを介して、前記第２のビット線群を構成する各ビット線にそれぞれ接続され、
前記第１のキャパシタ群を構成する各強誘電体キャパシタの第２の電極は、第１のワード線に接続された第１のメモリセルトランジスタを介して、前記第１のビット線群を構成する各ビット線に接続され、
前記第２のキャパシタ群を構成する各強誘電体キャパシタの第２の電極は、第２のワード線に接続された第２のメモリセルトランジスタを介して、前記第２のビット線群を構成する各ビット線に接続され、
前記第１のビット線群を構成する各ビット線と、前記第２のビット線群を構成する各ビット線とは交互に配置されており、
前記第１のキャパシタ群を構成する各強誘電体キャパシタの第２の電極と、前記第２のキャパシタ群を構成する各強誘電体キャパシタの第２の電極とは、第２の方向に延びる同一線上に配置されていることを特徴とする強誘電体メモリ装置。
【請求項１３】
それぞれが、第１の方向に配置された複数の強誘電体キャパシタよりなる第１のキャパシタ群及び第２のキャパシタ群と、
それぞれが、第１の方向と直交する第２の方向に延びる複数のビット線よりなる第１のビット線群及び第２のビット線群と、
前記第１のキャパシタ群を構成する複数の強誘電体キャパシタの第１の電極と、前記第２のキャパシタ群を構成する複数の強誘電体キャパシタの第１の電極とが共通に接続されたセルプレート線を備え、
前記第１のキャパシタ群を構成する各強誘電体キャパシタは対応するメモリセルトランジスタを介して、前記第１のビット線群を構成する各ビット線にそれぞれ接続され、
前記第２のキャパシタ群を構成する各強誘電体キャパシタは対応するメモリセルトランジスタを介して、前記第２のビット線群を構成する各ビット線にそれぞれ接続され、
前記第１のキャパシタ群を構成する各強誘電体キャパシタの第２の電極は、一のワード線に接続された第１のメモリセルトランジスタを介して、前記第１のビット線群を構成する各ビット線に接続され、
前記第２のキャパシタ群を構成する各強誘電体キャパシタの第２の電極は、前記一のワード線に接続された第２のメモリセルトランジスタを介して、前記第２のビット線群を構成する各ビット線に接続されていることを特徴とする強誘電体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリ装置に関するものである。
【０００２】
【従来の技術】
最近、携帯端末及びＩＣカード等が普及し、低電圧、低消費電力及び高速動作の不揮発性メモリの要望が高まっている。不揮発性メモリとしてはフラッシュメモリが知られているが、低消費電力及び高速動作の不揮発性メモリとしては、強誘電体メモリが注目されている。
【０００３】
強誘電体メモリは、キャパシタを構成する強誘電体膜の分極方向により不揮発性データを記憶する構成であるため、データの書き換え動作としては、分極を反転させるための電界を印加するだけでよいので、低電圧、低消費電力及び高速動作が可能である。
【０００４】
以下、強誘電体メモリを構成するメモリセルの従来の構成について、図１５及び図１６を参照しながら説明する。図１５はメモリセルアレイの平面図であり、図１６はメモリセルアレイの断面図である。
【０００５】
半導体基板Ｓ中に、メモリセルを構成するトランジスタのソース領域、ドレイン領域及びチャネル領域よりなる活性領域ＯＤ００が形成されている。半導体基板Ｓの上に活性領域をＯＤ００を覆うように形成された層間絶縁膜Ｉ中には、ポリシリコン膜よりなりトランジスタのゲート電極となるワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３が形成されている。
【０００６】
メモリセルの強誘電体キャパシタは、プラチナ又はイリジウム等の金属よりなる上部電極となるセルプレート線ＣＰ０、ＣＰ１、ＣＰ２、ＣＰ３と、強誘電体膜ＦＥと、プラチナ又はイリジウム等の金属よりなる下部電極ＴＥ００、ＴＥ１０とから構成されている。トランジスタのドレイン領域（活性領域ＯＤ００）と強誘電体キャパシタの下部電極ＴＥ００、ＴＥ１０とは第１のコンタクトＣＳ００、ＣＳ１０によって接続されている。
【０００７】
層間絶縁膜Ｉの上には、アルミニウム膜又は銅膜よりなるビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３が形成されており、トランジスタのソース領域（活性領域ＯＤ００）とビット線ＢＬ０とは第２のコンタクトＣＷ００によって接続されている。
【０００８】
また、ビット線ＢＬ０とＢＬ１とが第１のセンスアンプＳＡ０に共通に接続され、ビット線ＢＬ２とＢＬ３とが第２のセンスアンプＳＡ１に共通に接続されている。
【０００９】
従来例においては、ワード線方向において、強誘電体キャパシタのピッチと、ビット線のピットとが等しくなるように配置されている。
【００１０】
また、１つのセルプレート線に対して、ワード線方向に１列に並ぶ複数の強誘電体キャパシタが接続されている。
【００１１】
【発明が解決しようとする課題】
ところが、従来の強誘電体メモリ装置においては、１つのセルプレート線に接続されている複数の強誘電体キャパシタのワード線方向のピッチと、複数のビット線のワード線方向のピッチとが等しいため、高集積化という点で問題がある。例えば、従来例は２Ｔ２Ｃ（2 Transistors ＆ 2 Capacitors ）型の構成であるが、従来例の構成において、１Ｔ１Ｃ（1 Transistor ＆ 1 Capacitor ）型の構成を実現しようとすると、折り返しビット線構造が困難となる。このため、従来の強誘電体メモリ装置においては、オープンビット線構造のみとなる。
【００１２】
一般に、オープンビット線構造は、動作上のノイズが大きくて動作マージンが減少するという課題がある。
【００１３】
また、１つのセルプレート線に対して、ワード線方向に１列に並ぶ複数の強誘電体キャパシタが接続される構成では、ビット線の密度が低くて高集積化を図ることができないという課題がある。
【００１４】
前記に鑑み、本発明は、強誘電体メモリ装置の高集積化を図ることを目的とする。
【００１５】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る強誘電体メモリ装置は、それぞれが、第１の方向に配置された複数の強誘電体キャパシタよりなる第１のキャパシタ群及び第２のキャパシタ群と、それぞれが、第１の方向と直交する第２の方向に延びる複数のビット線よりなる第１のビット線群及び第２のビット線群とを備え、第１のキャパシタ群を構成する各強誘電体キャパシタは対応するメモリセルトランジスタを介して、第１のビット線群を構成する各ビット線にそれぞれ接続され、第２のキャパシタ群を構成する各強誘電体キャパシタは対応するメモリセルトランジスタを介して、第２のビット線群を構成する各ビット線にそれぞれ接続されている。
【００１６】
本発明に係る強誘電体メモリ装置によると  第１の方向におけるビット線のピッチは、第１の方向における強誘電体キャパシタのピッチの１／２になるので、つまり、ビット線が強誘電体キャパシタの１／２のピッチで配置されているため、強誘電体メモリ装置の高集積化を図ることができる。
【００１７】
本発明に係る強誘電体メモリ装置は、第１のキャパシタ群を構成する複数の強誘電体キャパシタの第１の電極に共通に接続された第１のセルプレート線と、第２のキャパシタ群を構成する複数の強誘電体キャパシタの第１の電極に共通に接続された第２のセルプレート線とを備えていることができる。
【００１８】
本発明に係る強誘電体メモリ装置が、第１のキャパシタ群を構成する複数の強誘電体キャパシタの第１の電極に共通に接続された第１のセルプレート線と、第２のキャパシタ群を構成する複数の強誘電体キャパシタの第１の電極に共通に接続された第２のセルプレート線とを備えている場合、第１のビット線群を構成する各ビット線と、第２のビット線群を構成する各ビット線とは交互に配置することができる。
【００１９】
第１のビット線群を構成する各ビット線と、第２のビット線群を構成する各ビット線とが交互に配置される構成の場合、第１のビット線群は第１のビット線及び第２のビット線を有し、第２のビット線群は第３のビット線及び第４のビット線を有し、第１のビット線と第３のビット線とが第１のセンスアンプに共通に接続され、第２のビット線と第４のビット線とが第２のセンスアンプに共通に接続されていることが好ましい。
【００２０】
このようにすると、２Ｔ２Ｃ動作モードと１Ｔ１Ｃ動作モードとの切り換えが可能になる。
【００２１】
従って、第１のキャパシタ群を構成する強誘電体キャパシタ及び第２のキャパシタ群を構成する強誘電体キャパシタのうちのいずれか一方の強誘電体キャパシタを動作させる第１の動作モードと、第１のキャパシタ群を構成する強誘電体キャパシタ及び第２のキャパシタ群を構成する強誘電体キャパシタの両方の強誘電体キャパシタを動作させる第２の動作モードとの切り替えができる。
【００２２】
また、第１のビット線群を構成する各ビット線と、第２のビット線群を構成する各ビット線とが交互に配置される構成の場合、第１のビット線群は第１のビット線及び第２のビット線を有し、第２のビット線群は第３のビット線及び第４のビット線を有し、第１のビット線と第２のビット線とが第１のセンスアンプに共通に接続され、第３のビット線と第４のビット線とが第２のセンスアンプに共通に接続されていることが好ましい。
【００２３】
このようにすると、一のセンスアンプに接続されたビット線対（例えば、第１のビット線と第２のビット線）の間に、他のセンスアンプに接続されたビット線（例えば、第３のビット線）が配置されているため、ビット線が動作するときのノイズを低減することができる。
【００２４】
また、第１のビット線群を構成する各ビット線と、第２のビット線群を構成する各ビット線とが交互に配置される構成の場合、それぞれが、第１のキャパシタ群、第２のキャパシタ群、第１のビット線群及び第２のビット線群よりなる第１のメモリセルアレイ及び第２のメモリセルアレイとを備え、第１のメモリセルアレイを構成する第１のビット線群は第１のビット線及び第２のビット線を有し、第１のメモリセルアレイを構成する第２のビット線群は第３のビット線及び第４のビット線を有し、第２のメモリセルアレイを構成する第１のビット線群は第５のビット線及び第６のビット線を有し、第２のメモリセルアレイを構成する第２のビット線群は第７のビット線及び第８のビット線を有し、第１のビット線と第５のビット線とは第１のセンスアンプに共通に接続され、第２のビット線と第６のビット線とは第２のセンスアンプに共通に接続され、第３のビット線と第７のビット線とは第３のセンスアンプに共通に接続され、第４のビット線と第８のビット線とは第４のセンスアンプに共通に接続されていることが好ましい。
【００２５】
このようにすると、２Ｔ２Ｃ動作モードと１Ｔ１Ｃ動作モードとの切り換えが可能であると共にオープンビット線構成を有する強誘電体メモリ装置を実現できる。
【００２６】
従って、第１のキャパシタ群を構成する強誘電体キャパシタ及び第２のキャパシタ群を構成する強誘電体キャパシタのうちのいずれか一方の強誘電体キャパシタを動作させる第１の動作モードと、第１のキャパシタ群を構成する強誘電体キャパシタ及び第２のキャパシタ群を構成する強誘電体キャパシタの両方の強誘電体キャパシタを動作させる第２の動作モードとの切り替えができる。
【００２７】
本発明に係る強誘電体メモリ装置が、第１のキャパシタ群を構成する複数の強誘電体キャパシタの第１の電極に共通に接続された第１のセルプレート線と、第２のキャパシタ群を構成する複数の強誘電体キャパシタの第１の電極に共通に接続された第２のセルプレート線とを備えている場合、第１のビット線群は、互いに隣り合うように配置された第１のビット線及び第２のビット線を有し、第２のビット線群は、互いに隣り合うように配置された第３のビット線及び第４のビット線を有することができる。
【００２８】
第１のビット線群及び第２のビット線群が、それぞれ隣り合うビット線を有する構成の場合、第１のビット線と第２のビット線とが第１のセンスアンプに共通に接続され、第３のビット線と第４のビット線とが第２のセンスアンプに共通に接続されていることが好ましい。
【００２９】
第１のビット線群及び第２のビット線群が、それぞれ隣り合うビット線を有する構成の場合、第１のビット線と第３のビット線とが第１のセンスアンプに共通に接続され、第２のビット線と第４のビット線とが第２のセンスアンプに共通に接続されていることが好ましい。
【００３０】
このようにすると、一のセンスアンプに接続されたビット線対（例えば、第１のビット線と第３のビット線）の間に、他のセンスアンプに接続されたビット線（例えば、第３のビット線）が配置されているため、ビット線が動作するときのノイズを低減することができる。また、２Ｔ２Ｃ動作モードと１Ｔ１Ｃ動作モードとの切り換えが可能になる。
【００３１】
従って、第１のキャパシタ群を構成する強誘電体キャパシタ及び第２のキャパシタ群を構成する強誘電体キャパシタのうちのいずれか一方の強誘電体キャパシタを動作させる第１の動作モードと、第１のキャパシタ群を構成する強誘電体キャパシタ及び第２のキャパシタ群を構成する強誘電体キャパシタの両方の強誘電体キャパシタを動作させる第２の動作モードとの切り替えができる。
【００３２】
第１のビット線群及び第２のビット線群が、それぞれ隣り合うビット線を有する構成の場合、それぞれが、第１のキャパシタ群、第２のキャパシタ群、第１のビット線群及び第２のビット線群よりなる第１のメモリセルアレイ及び第２のメモリセルアレイを備え、第１のメモリセルアレイを構成する第１のビット線群は第１のビット線及び第２のビット線を有し、第１のメモリセルアレイを構成する第２のビット線群は第３のビット線及び第４のビット線を有し、第２のメモリセルアレイを構成する第１のビット線群は第５のビット線及び第６のビット線を有し、第２のメモリセルアレイを構成する第２のビット線群は第７のビット線及び第８のビット線を有し、第１のビット線と第５のビット線とは第１のセンスアンプに共通に接続され、第２のビット線と第６のビット線とは第２のセンスアンプに共通に接続され、第３のビット線と第７のビット線とが第３のセンスアンプに共通に接続され、第４のビット線と第８のビット線とは第４のセンスアンプに共通に接続されていることが好ましい。
【００３３】
このようにすると、２Ｔ２Ｃ動作モードと１Ｔ１Ｃ動作モードとの切り換えが可能であり且つオープンビット線構成を有する強誘電体メモリ装置を実現できると共に、強誘電体キャパシタの配置を均等にすることができる。
【００３４】
従って、第１のキャパシタ群を構成する強誘電体キャパシタ及び第２のキャパシタ群を構成する強誘電体キャパシタのうちのいずれか一方の強誘電体キャパシタを動作させる第１の動作モードと、第１のキャパシタ群を構成する強誘電体キャパシタ及び第２のキャパシタ群を構成する強誘電体キャパシタの両方の強誘電体キャパシタを動作させる第２の動作モードとの切り替えができる。
【００３５】
本発明に係る強誘電体メモリ装置が、第１のキャパシタ群を構成する複数の強誘電体キャパシタの第１の電極に共通に接続された第１のセルプレート線と、第２のキャパシタ群を構成する複数の強誘電体キャパシタの第１の電極に共通に接続された第２のセルプレート線とを備えている場合、第１のキャパシタ群を構成する各強誘電体キャパシタの第２の電極と、第２のキャパシタ群を構成する各強誘電体キャパシタの第２の電極とは、第２の方向に延びる同一線上に配置されていることが好ましい。
【００３６】
このようにすると、トランジスタ及び強誘電体キャパシタを均等に配置することができる。
【００３７】
本発明に係る強誘電体メモリ装置は、第１のキャパシタ群を構成する複数の強誘電体キャパシタの第１の電極と、第２のキャパシタ群を構成する複数の強誘電体キャパシタの第１の電極とが共通に接続されたセルプレート線を備えていることができる。
【００３８】
本発明に係る強誘電体メモリ装置が、第１のキャパシタ群を構成する複数の強誘電体キャパシタの第１の電極と、第２のキャパシタ群を構成する複数の強誘電体キャパシタの第１の電極とが共通に接続されたセルプレート線を備えている場合、第１のキャパシタ群を構成する各強誘電体キャパシタの第２の電極は、第１のワード線に接続された第１のメモリセルトランジスタを介して、第１のビット線群を構成する各ビット線に接続され、第２のキャパシタ群を構成する各強誘電体キャパシタの第２の電極は、第２のワード線に接続された第２のメモリセルトランジスタを介して、第２のビット線群を構成する各ビット線に接続されていることが好ましい。
【００３９】
この場合、第１のビット線群を構成する各ビット線と、第２のビット線群を構成する各ビット線とは交互に配置されており、第１のキャパシタ群を構成する各強誘電体キャパシタの第２の電極と、第２のキャパシタ群を構成する各強誘電体キャパシタの第２の電極とは、第１の方向に交互に配置されていてもよい。
【００４０】
また、この場合、第１のビット線群は、互いに隣り合うように配置された２本のビット線を有し、第２のビット線群は、互いに隣り合うように配置された２本のビット線を有していてもよい。
【００４１】
また、この場合、第１のビット線群を構成する各ビット線と、第２のビット線群を構成する各ビット線とは交互に配置されており、第１のキャパシタ群を構成する各強誘電体キャパシタの第２の電極と、第２のキャパシタ群を構成する各強誘電体キャパシタの第２の電極とは、第１の方向に延びる同一線上に配置されていてもよい。
【００４２】
本発明に係る強誘電体メモリ装置が、第１のキャパシタ群を構成する複数の強誘電体キャパシタの第１の電極と、第２のキャパシタ群を構成する複数の強誘電体キャパシタの第１の電極とが共通に接続されたセルプレート線を備えている場合、第１のキャパシタ群を構成する各強誘電体キャパシタの第２の電極は、一のワード線に接続された第１のメモリセルトランジスタを介して、第１のビット線群を構成する各ビット線に接続され、第２のキャパシタ群を構成する各強誘電体キャパシタの第２の電極は、一のワード線に接続された第２のメモリセルトランジスタを介して、第２のビット線群を構成する各ビット線に接続されていてもよい。
【００４３】
【発明の実施の形態】
（第１の実施形態）
以下、第１の実施形態に係る強誘電体メモリ装置について、図１及び図２を参照しながら説明する。図１は第１の実施形態に係る強誘電体メモリ装置のメモリセルアレイの平面図であり、図２は図１におけるII−II線の断面図である。
【００４４】
図２に示すように、半導体基板Ｓ中には、メモリセルのトランジスタのソース領域、ドレイン領域及びチャネル領域となる活性領域ＯＤ００が形成され、半導体基板Ｓ上には活性領域ＯＤ００を覆うように層間絶縁膜Ｉが形成されている。層間絶縁膜Ｉ中には、ポリシリコン膜よりなりトランジスタのゲート電極となるワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３が形成されている。
【００４５】
メモリセルの強誘電体キャパシタは、プラチナ又はイリジウム等の金属よりなる上部電極（第１の電極）となるセルプレート線ＣＰ０、ＣＰ１、ＣＰ２、ＣＰ３と、強誘電体膜ＦＥと、プラチナ又はイリジウム等の金属よりなる下部電極（第２の電極）ＴＥ００、ＴＥ１０とから構成されている。トランジスタのドレイン領域（活性領域ＯＤ００）と強誘電体キャパシタの下部電極ＴＥ００、ＴＥ１０とは第１のコンタクトＣＳ００、ＣＳ１０によって接続されている。
【００４６】
層間絶縁膜Ｉの上には、アルミニウム膜又は銅膜よりなるビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７が形成されており、トランジスタのソース領域（活性領域ＯＤ００）とビット線ＢＬ０とは第２のコンタクトＣＷ００によって接続されている。
【００４７】
図１に示すように、第１のセルプレート線ＣＰ０を上部電極として含み且つ第１の方向（ワード線方向）に並ぶ複数の強誘電体キャパシタよりなる第１のキャパシタ群と、第２のセルプレート線ＣＰ１を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第１のキャパシタ群とが、第２の方向（ビット線方向）に複数列例えば２列配置されている。
【００４８】
また、第３のセルプレート線ＣＰ２を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第２のキャパシタ群と、第４のセルプレート線ＣＰ３を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第２のキャパシタ群とが、第２の方向に複数列例えば２列配置されている。
【００４９】
１本おきに配置され且つ互いに平行に第２の方向に延びるビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６によって第１のビット線群が構成され、また、１本おきに配置され且つ互いに平行に第２の方向に延びるビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７によって第２のビット線群が構成されている。
【００５０】
第１のキャパシタ群を構成する各強誘電体キャパシタは対応するトランジスタを介して、第１のビット線群を構成するビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６にそれぞれ接続されており、また、第２のキャパシタ群を構成する各強誘電体キャパシタは対応するトランジスタを介して、第２のビット線群を構成するビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７にそれぞれ接続されている。
【００５１】
第１のキャパシタ群を構成する各強誘電体キャパシタと、第２のキャパシタ群を構成する各強誘電体キャパシタとは、第１の方向に互いにずれるように配置されており、これに伴って、第１のビット線群を構成するビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６と、第２のビット線群を構成するビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７とは、第１の方向に交互に配置されている。
【００５２】
また、第１のビット線群を構成するビット線ＢＬ０と第２のビット線群を構成するビット線ＢＬ１とは第１のセンスアンプＳＡ０に共通に接続され、第１のビット線群を構成するビット線ＢＬ２と第２のビット線群を構成するビット線ＢＬ３とは第２のセンスアンプＳＡ２に共通に接続され、第１のビット線群を構成するビット線ＢＬ４と第２のビット線群を構成するビット線ＢＬ５とは第３のセンスアンプＳＡ２に共通に接続され、第１のビット線群を構成するビット線ＢＬ６と第２のビット線群を構成するビット線ＢＬ７とは第４のセンスアンプＳＡ３に共通に接続されている。
【００５３】
以下、第１の実施形態に係る強誘電体メモリ装置の駆動方法について、図３に示す動作タイミング図を参照しながら説明する。
【００５４】
第１の実施形態に係る強誘電体メモリ装置は、２Ｔ２Ｃ動作モードと１Ｔ１Ｃ動作モードとの切り替えが可能である。
【００５５】
まず、２Ｔ２Ｃ動作モードを選択する場合には、例えばワード線ＷＬ１、ＷＬ２を選択して、該ワード線ＷＬ１、ＷＬ２と対応する第２のセルプレート線ＣＰ１及び第３のセルプレート線ＣＰ２を動作させる。この場合には、例えばビット線ＢＬ０、ＢＬ１に２Ｔ２Ｃの対データが読み出されるので、該対データを第１のセンスアンプＳＡ０により増幅する。
【００５６】
一方、１Ｔ１Ｃ動作モードを選択する場合には、例えばワード線ＷＬ１のみを選択して、該ワード線ＷＬ１と対応する第２のセルプレート線ＣＰ１を動作させる。この場合には、ビット線ＢＬ０にデータが読み出されるので、該データを第１のセンスアンプＳＡ０により増幅する。尚、リファレンスセルデータについては、図示を省略しているが、例えばワード線ＷＬ３と対応するメモリセルに書き込まれたＨデータとＬデータとを平均化することにより、データ読み出し対象となるメモリセルからデータが読み出されるビット線ＢＬ０とは異なる他のビット線ＢＬ１にリファレンスデータを読み出すことができる。
【００５７】
第１の実施形態によると、各ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７は、第１の方向に配置された強誘電体キャパシタのピッチの１／２のピッチで配置されているため、メモリセルが高集積化されたメモリセルアレイを実現することができる。
【００５８】
また、ビット線ＢＬ０とビット線ＢＬ１とが第１のセンスアンプＳＡ０に接続され、ビット線ＢＬ４とビット線ＢＬ５とが第３のセンスアンプＳＡ２に接続され、ビット線ＢＬ２とビット線ＢＬ３とが第２のセンスアンプＳＡ１に接続され、ビット線ＢＬ６とビット線ＢＬ７とが第４のセンスアンプＳＡ３に接続されているため、２Ｔ２Ｃ動作モードと１Ｔ１Ｃ動作モードとの切り換えが可能である。
【００５９】
尚、第１の実施形態においては、活性領域ＯＤ００は矩形状であるが、これに代えて、デザインルールに応じて適宜の形状に形成することができると共に、第１のコンタクトＣＳ００、ＣＳ１０及び第２のコンタクトＣＷ００のサイズについてもデザインルールに応じて大きくすることができる。
【００６０】
また、図１に示すように、第２のセルプレート線ＣＰ１の下に位置する強誘電体膜ＦＥと第３のセルプレート線ＣＰ２の下に位置する強誘電体膜ＦＥとは、同一の強誘電体膜により形成しているが、これに代えて、強誘電体膜ＦＥを第２のセルプレート線ＣＰ１及び第３のセルプレート線ＣＰ２と同じ寸法にして、互いに独立に形成してもよい。また、下部電極ＴＥ００、ＴＥ１０の形状についても所望の形状にすることができる。
【００６１】
また、第１のキャパシタ群を構成する各強誘電体キャパシタと、第２のキャパシタ群を構成する各強誘電体キャパシタとは、第２の方向に互いにずれるように配置されているが、これに代えて、活性領域ＯＤ００の形状を変形することにより、第１のキャパシタ群を構成する各強誘電体キャパシタと、第２のキャパシタ群を構成する各強誘電体キャパシタとが第２の方向に一致するように配置してもよい。
【００６２】
（第２の実施形態）
以下、第２の実施形態に係る強誘電体メモリ装置の構造について、図４を参照しながら説明する。図４は第２の実施形態に係る強誘電体メモリ装置のメモリセルアレイの平面図である。
【００６３】
図４に示すように、第１のセルプレート線ＣＰ０を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第１のキャパシタ群と、第２のセルプレート線ＣＰ１を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第１のキャパシタ群とが、第２の方向に複数列例えば２列配置されている。
【００６４】
また、第３のセルプレート線ＣＰ２を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第２のキャパシタ群と、第４のセルプレート線ＣＰ３を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第２のキャパシタ群とが、第２の方向に複数列例えば２列配置されている。
【００６５】
１本おきに配置され且つ互いに平行に第２の方向に延びるビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６によって第１のビット線群が構成され、また、１本おきに配置され且つ互いに平行に第２の方向に延びるビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７によって第２のビット線群が構成されている。
【００６６】
第１のキャパシタ群を構成する各強誘電体キャパシタは対応するトランジスタを介して、第１のビット線群を構成するビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６にそれぞれ接続されており、また、第２のキャパシタ群を構成する各強誘電体キャパシタは対応するトランジスタを介して、第２のビット線群を構成するビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７にそれぞれ接続されている。
【００６７】
第１のキャパシタ群を構成する各強誘電体キャパシタと、第２のキャパシタ群を構成する各強誘電体キャパシタとは、第１の方向に互いにずれるように配置されており、これに伴って、第１のビット線群のビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６と、第２のビット線群のビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７とは、第１の方向に交互に配置されている。
【００６８】
第２の実施形態の特徴として、第１のビット線群を構成するビット線ＢＬ０及びビット線ＢＬ２はメモリセルアレイの右側に配置された第１のセンスアンプＳＡ０に共通に接続され、第２のビット線群を構成する第３のビット線ＢＬ１及び第４のビット線ＢＬ３はメモリセルアレイに左側に配置された第２のセンスアンプＳＡ２に共通に接続されている。同様に、第１のビット線群を構成するビット線ＢＬ４及びビット線ＢＬ６はメモリセルアレイの右側に配置された第３のセンスアンプＳＡ２に共通に接続され、第２のビット線群を構成する第３のビット線ＢＬ５及び第４のビット線ＢＬ７はメモリセルアレイの左側に配置された第４のセンスアンプＳＡ３に共通に接続されている。
【００６９】
第２の実施形態によると、第１の実施形態と同様、各ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７は、第１の方向に配置されたメモリセルのピッチの１／２のピッチで配置されているため、メモリセルが高集積化されたメモリセルアレイを実現することができる。
【００７０】
また、一のセンスアンプ（例えば、第１又は第３のセンスアンプＳＡ０、ＳＡ２）に接続されたビット線対（例えば、ＢＬ０とＢＬ２、又はＢＬ４とＢＬ６）の間に、他のセンスアンプ（例えば、第２又は第４のセンスアンプＳＡ１、ＳＡ３）に接続されたビット線（例えば、ＢＬ１又はＢＬ５）が配置されているため、ビット線が動作するときのノイズを低減することができる。
【００７１】
（第３の実施形態）
以下、第３の実施形態に係る強誘電体メモリ装置について、図５を参照しながら説明する。図５は第３の実施形態に係る強誘電体メモリ装置のメモリセルアレイの平面図である。
【００７２】
図５に示すように、第１の実施形態と同様の構成を有する第１のメモリセルアレイ及び第２のメモリセルアレイが第２の方向に配置されている。
【００７３】
第１のメモリセルアレイ及び第２のメモリセルアレイのそれぞれにおいて、第１のセルプレート線ＣＰ０を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第１のキャパシタ群と、第２のセルプレート線ＣＰ１を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第１のキャパシタ群とが、第２の方向に複数列例えば２列配置されている。
【００７４】
また、第１のメモリセルアレイ及び第２のメモリセルアレイのそれぞれにおいて、第３のセルプレート線ＣＰ２を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第２のキャパシタ群と、第４のセルプレート線ＣＰ３を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第２のキャパシタ群とが、第２の方向に複数列例えば２列配置されている。
【００７５】
第１のメモリセルアレイ及び第２のメモリセルアレイのそれぞれにおいて、互いに平行に第２の方向に延びるビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６によって第１のビット線群が構成され、また、互いに平行に第２の方向に延びるビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７によって第２のビット線群が構成されている。
【００７６】
第１のメモリセルアレイ及び第２のメモリセルアレイのそれぞれにおいて、第１のキャパシタ群を構成する各強誘電体キャパシタは対応するトランジスタを介して、第１のビット線群を構成するビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６にそれぞれ接続されており、また、第２のキャパシタ群を構成する各強誘電体キャパシタは対応するトランジスタを介して、第２のビット線群を構成するビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７にそれぞれ接続されている。
【００７７】
第３の実施形態の特徴として、第１のメモリセルアレイのビット線ＢＬ０と第２のメモリセルアレイのビット線ＢＬ０とは第１のセンスアンプＳＡ０に共通に接続され、第１のメモリセルアレイのビット線ＢＬ１と第２のメモリセルアレイのビット線ＢＬ１とは第２のセンスアンプＳＡ１に共通に接続され、第１のメモリセルアレイの第３のビット線ＢＬ２と第２のメモリセルアレイの第３のビット線ＢＬ２とは第３のセンスアンプＳＡ２に共通に接続され、第１のメモリセルアレイの第４のビット線ＢＬ３と第２のメモリセルアレイの第４のビット線ＢＬ３とは第４のセンスアンプＳＡ３に共通に接続され、第１のメモリセルアレイの第５のビット線ＢＬ４と第２のメモリセルアレイの第５のビット線ＢＬ４とは第５のセンスアンプＳＡ４に共通に接続され、第１のメモリセルアレイの第６のビット線ＢＬ５と第２のメモリセルアレイの第６のビット線ＢＬ５とは第６のセンスアンプＳＡ５に共通に接続され、第１のメモリセルアレイの第７のビット線ＢＬ６と第２のメモリセルアレイの第７のビット線ＢＬ６とは第７のセンスアンプＳＡ６に共通に接続され、第１のメモリセルアレイの第８のビット線ＢＬ７と第２のメモリセルアレイの第８のビット線ＢＬ７とは第８のセンスアンプＳＡ７に共通に接続されている。
【００７８】
すなわち、第１の実施形態と異なり、第１のメモリセルアレイの各ビット線ＢＬ０〜ＢＬ７と第２のメモリセルアレイの各ビット線ＢＬ０〜ＢＬ７との間に、第１〜第７のセンスアンプＳＡ０〜ＳＡ７が配置された、いわゆるオープンビット線構成である。
【００７９】
第３の実施形態によると、第１の実施形態と同様、各ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７は、第１の方向に配置されたメモリセルのピッチの１／２のピッチで配置されているため、メモリセルが高集積化されたメモリセルアレイを実現することができる。
【００８０】
また、第１の実施形態と同様、第１のキャパシタ群を構成する各強誘電体キャパシタは第１のビット線群を構成するビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６にそれぞれ接続されていると共に、第２のキャパシタ群を構成する各強誘電体キャパシタは第２のビット線群を構成するビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７にそれぞれ接続されているため、２Ｔ２Ｃ動作モードと１Ｔ１Ｃ動作モードとの切り換えが可能である。
【００８１】
尚、第３の実施形態においては、第１のメモリセルアレイと第２のメモリセルアレイとの間に第１〜第７のセンスアンプＳＡ０〜ＳＡ７を配置したが、これに代えて、第１〜第７のセンスアンプＳＡ０〜ＳＡ７のうち１つおきに配置される半数のセンスアンプを第２のメモリセルアレイの右側に配置して、該半数のセンスアンプに、第２のメモリセルアレイの１つおきのビット線と図示しない第３のメモリセルアレイの１つおきのビット線とを共通に接続してもよい。
【００８２】
（第４の実施形態）
以下、第４の実施形態に係る強誘電体メモリ装置の構造について、図６を参照しながら説明する。図６は第４の実施形態に係る強誘電体メモリ装置のメモリセルアレイの平面図である。
【００８３】
図６に示すように、第１のセルプレート線ＣＰ０を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第１のキャパシタ群と、第２のセルプレート線ＣＰ１を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第１のキャパシタ群とが、第２の方向に複数列例えば２列配置されている。
【００８４】
また、第３のセルプレート線ＣＰ２を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第２のキャパシタ群と、第４のセルプレート線ＣＰ３を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第２のキャパシタ群とが、第２の方向に複数列例えば２列配置されている。
【００８５】
第１のキャパシタ群を構成する各強誘電体キャパシタは対応するトランジスタを介して、ビット線ＢＬ０、ＢＬ１、ＢＬ４、ＢＬ５にそれぞれ接続されており、また、第２のキャパシタ群を構成する各強誘電体キャパシタは対応するトランジスタを介して、ビット線ＢＬ２、ＢＬ３、ＢＬ６、ＢＬ７にそれぞれ接続されている。
【００８６】
第１のキャパシタ群を構成する各強誘電体キャパシタと、第２のキャパシタ群を構成する各強誘電体キャパシタとは、第１の方向に互いに一致するように配置されている。
【００８７】
また、第１のコンタクトＣＳ００、ＣＳ１０はビット線同士の間に配置される一方、第２のコンタクトＣＷ００はビット線の直下に位置している。
【００８８】
第４の実施形態の特徴として、互いに隣り合うように配置された一対のビット線により１つのビット線群が構成されている。例えば、ビット線ＢＬ０及びビット線ＢＬ１、ビット線ＢＬ２及びビット線ＢＬ３、ビット線ＢＬ４及びビット線ＢＬ５、ビット線ＢＬ６及びビット線ＢＬ７により、それぞれ１つのビット線群が構成されている。
【００８９】
また、１つのビット線群を構成する一対のビット線が１つのセンスアンプに共通に接続されている。例えば、ビット線ＢＬ０とビット線ＢＬ１とが第１のセンスアンプＳＡ０に共通に接続され、ビット線ＢＬ２とビット線ＢＬ３とが第２のセンスアンプＳＡ１に共通に接続され、ビット線ＢＬ４とビット線ＢＬ５とが第３のセンスアンプＳＡ２に共通に接続され、ビット線ＢＬ６とビット線ＢＬ７とが第４のセンスアンプＳＡ３に共通に接続されている。
【００９０】
第４の実施形態によると、第１の実施形態と同様、各ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７は、第１の方向に配置されたメモリセルのピッチの１／２のピッチで配置されているため、メモリセルが高集積化されたメモリセルアレイを実現することができる。
【００９１】
また、第４の実施形態によると、第１のキャパシタ群を構成する各強誘電体キャパシタと、第２のキャパシタ群を構成する各強誘電体キャパシタとは、第１の方向において互いに一致するように配置されていると共に、第１のコンタクトＣＳ００、ＣＳ１０はビット線同士の間に配置されているため、ビット線を強誘電体キャパシタの下側に配置する構成が容易になる。
【００９２】
（第５の実施形態）
以下、第５の実施形態に係る強誘電体メモリ装置の構造について、図７を参照しながら説明する。図７は第５の実施形態に係る強誘電体メモリ装置のメモリセルアレイの平面図である。
【００９３】
図７に示すように、第１のセルプレート線ＣＰ０を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第１のキャパシタ群と、第２のセルプレート線ＣＰ１を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第１のキャパシタ群とが、第２の方向に複数列例えば２列配置されている。
【００９４】
また、第３のセルプレート線ＣＰ２を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第２のキャパシタ群と、第４のセルプレート線ＣＰ３を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第２のキャパシタ群とが、第２の方向に複数列例えば２列配置されている。
【００９５】
第１のキャパシタ群を構成する各強誘電体キャパシタは対応するトランジスタを介して、ビット線ＢＬ０、ＢＬ１、ＢＬ４、ＢＬ５にそれぞれ接続されており、また、第２のキャパシタ群を構成する各強誘電体キャパシタは対応するトランジスタを介して、ビット線ＢＬ２、ＢＬ３、ＢＬ６、ＢＬ７にそれぞれ接続されている。
【００９６】
第１のキャパシタ群を構成する各強誘電体キャパシタと、第２のキャパシタ群を構成する各強誘電体キャパシタとは、第１の方向において互いに一致するように配置されている。
【００９７】
また、第１のコンタクトＣＳ００、ＣＳ１０はビット線同士の間に配置される一方、第２のコンタクトＣＷ００はビット線の直下に位置している。
【００９８】
互いに隣り合うように配置された一対のビット線により１つのビット線群が構成されている。例えば、ビット線ＢＬ０及びビット線ＢＬ１、ビット線ＢＬ２及びビット線ＢＬ３、ビット線ＢＬ４及びビット線ＢＬ５、ビット線ＢＬ５及びビット線ＢＬ５により、それぞれ１つのビット線群が構成されている。
【００９９】
第５の実施形態の特徴として、隣り合うビット線群を構成する１つづつのビット線が１つのセンスアンプに共通に接続されている。例えば、ビット線ＢＬ０とビット線ＢＬ２とが第１のセンスアンプＳＡ０に共通に接続され、ビット線ＢＬ１とビット線ＢＬ３とが第２のセンスアンプＳＡ１に共通に接続され、ビット線ＢＬ４とビット線ＢＬ６とが第３のセンスアンプＳＡ２に共通に接続され、ビット線ＢＬ５とビット線ＢＬ７とが第４のセンスアンプＳＡ３に共通に接続されている。
【０１００】
第５の実施形態によると、一のセンスアンプ（例えば、第１又は第３のセンスアンプＳＡ０、ＳＡ２）に接続されたビット線対（例えば、ＢＬ０とＢＬ２、又はＢＬ４とＢＬ６）の間に、他のセンスアンプ（例えば、第２又は第４のセンスアンプＳＡ１、ＳＡ３）に接続されたビット線（例えば、ＢＬ１又はＢＬ５）が配置されているため、ビット線が動作するときのノイズを低減することができる。
【０１０１】
また、第５の実施形態によると、２Ｔ２Ｃ動作モードと１Ｔ１Ｃ動作モードとの切り換えが可能である。
【０１０２】
（第６の実施形態）
以下、第６の実施形態に係る強誘電体メモリ装置について、図８を参照しながら説明する。図８は第６の実施形態に係る強誘電体メモリ装置のメモリセルアレイの平面図である。
【０１０３】
図８に示すように、第４の実施形態と同様の構成を有する第１のメモリセルアレイ及び第２のメモリセルアレイが第２の方向に配置されている。
【０１０４】
第１のメモリセルアレイ及び第２のメモリセルアレイのそれぞれにおいて、第１のセルプレート線ＣＰ０を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第１のキャパシタ群と、第２のセルプレート線ＣＰ１を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第１のキャパシタ群とが、第２の方向に複数列例えば２列配置されている。
【０１０５】
また、第１のメモリセルアレイ及び第２のメモリセルアレイのそれぞれにおいて、第３のセルプレート線ＣＰ２を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第２のキャパシタ群と、第４のセルプレート線ＣＰ３を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第２のキャパシタ群とが、第２の方向に複数列例えば２列配置されている。
【０１０６】
第１のメモリセルアレイ及び第２のメモリセルアレイのそれぞれにおいて、第１のキャパシタ群を構成する各強誘電体キャパシタは対応するトランジスタを介して、ビット線ＢＬ０、ＢＬ１、ＢＬ４、ＢＬ５にそれぞれ接続されており、また、第２のキャパシタ群を構成する各強誘電体キャパシタは対応するトランジスタを介して、ビット線ＢＬ２、ＢＬ３、ＢＬ６、ＢＬ７にそれぞれ接続されている。
【０１０７】
第１のメモリセルアレイ及び第２のメモリセルアレイのそれぞれにおいて、第１のキャパシタ群を構成する各強誘電体キャパシタと、第２のキャパシタ群を構成する各強誘電体キャパシタとは、第１の方向において互いに一致するように配置されている。また、第１のコンタクトＣＳ００、ＣＳ１０はビット線同士の間に配置される一方、第２のコンタクトＣＷ００はビット線の直下に位置している。
【０１０８】
第６の実施形態の特徴として、第１のメモリセルアレイのビット線ＢＬ０と第２のメモリセルアレイのビット線ＢＬ０とは第１のセンスアンプＳＡ０に共通に接続され、第１のメモリセルアレイのビット線ＢＬ１と第２のメモリセルアレイのビット線ＢＬ１とは第２のセンスアンプＳＡ１に共通に接続され、第１のメモリセルアレイのビット線ＢＬ２と第２のメモリセルアレイのビット線ＢＬ２とは第３のセンスアンプＳＡ２に共通に接続され、第１のメモリセルアレイのビット線ＢＬ３と第２のメモリセルアレイのビット線ＢＬ３とは第４のセンスアンプＳＡ３に共通に接続され、第１のメモリセルアレイのビット線ＢＬ４と第２のメモリセルアレイのビット線ＢＬ４とは第５のセンスアンプＳＡ４に共通に接続され、第１のメモリセルアレイのビット線ＢＬ５と第２のメモリセルアレイのビット線ＢＬ５とは第６のセンスアンプＳＡ５に共通に接続され、第１のメモリセルアレイのビット線ＢＬ６と第２のメモリセルアレイのビット線ＢＬ６とは第７のセンスアンプＳＡ６に共通に接続され、第１のメモリセルアレイのビット線ＢＬ７と第２のメモリセルアレイのビット線ＢＬ７とは第８のセンスアンプＳＡ７に共通に接続されている。
【０１０９】
すなわち、第１の実施形態と異なり、第１のメモリセルアレイの各ビット線ＢＬ０〜ＢＬ７と第２のメモリセルアレイの各ビット線ＢＬ０〜ＢＬ７とに間に、第１〜第７のセンスアンプＳＡ０〜ＳＡ７が配置された、いわゆるオープンビット線構成である。
【０１１０】
第６の実施形態によると、第４の実施形態と同様、メモリセルが高集積化されたメモリセルアレイを実現することができると共に、ビット線を強誘電体キャパシタの下側に配置する構成が容易になる。
【０１１１】
また、第６の実施形態によると、２Ｔ２Ｃ動作モードと１Ｔ１Ｃ動作モードの切り換えが可能である。
【０１１２】
尚、第６の実施形態においては、第１のメモリセルアレイと第２のメモリセルアレイとの間に第１〜第７のセンスアンプＳＡ０〜ＳＡ７を配置したが、これに代えて、第１〜第７のセンスアンプＳＡ０〜ＳＡ７のうち１つおきに配置される半数のセンスアンプを第２のメモリセルアレイの右側に配置して、該半数のセンスアンプに、第２のメモリセルアレイの１つおきのビット線と図示しない第３のメモリセルアレイの１つおきのビット線とを共通に接続してもよい。
【０１１３】
（第７の実施形態）
以下、第７の実施形態に係る強誘電体メモリ装置の構造について、図９を参照しながら説明する。図９は第７の実施形態に係る強誘電体メモリ装置のメモリセルアレイの平面図である。
【０１１４】
図９に示すように、第１のセルプレート線ＣＰ０を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第１のキャパシタ群と、第２のセルプレート線ＣＰ１を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第１のキャパシタ群とが、第２の方向に複数列例えば２列配置されている。
【０１１５】
また、第３のセルプレート線ＣＰ２を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第２のキャパシタ群と、第４のセルプレート線ＣＰ３を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第２のキャパシタ群とが、第２の方向に複数列例えば２列配置されている。
【０１１６】
第１のキャパシタ群を構成する各強誘電体キャパシタは対応するトランジスタを介して、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６にそれぞれ接続されており、また、第２のキャパシタ群を構成する各強誘電体キャパシタは対応するトランジスタを介して、ビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７にそれぞれ接続されている。
【０１１７】
第１のキャパシタ群を構成する各強誘電体キャパシタと、第２のキャパシタ群を構成する各強誘電体キャパシタとは、第１の方向において互いに一致するように配置されている。
【０１１８】
また、第１のコンタクトＣＳ００、ＣＳ１０はビット線同士の間に配置される一方、第２のコンタクトＣＷ００はビット線の直下に位置している。
【０１１９】
互いに隣り合うように配置された一対のビット線により１つのビット線群が構成されており、１つのビット線群を構成する一対のビット線が１つのセンスアンプに共通に接続されている。例えば、ビット線ＢＬ０とビット線ＢＬ１とが第１のセンスアンプＳＡ０に共通に接続され、ビット線ＢＬ２とビット線ＢＬ３とが第２のセンスアンプＳＡ１に共通に接続され、ビット線ＢＬ４とビット線ＢＬ５とが第３のセンスアンプＳＡ２に共通に接続され、ビット線ＢＬ６とビット線ＢＬ７とが第４のセンスアンプＳＡ３に共通に接続されている。
【０１２０】
第７の実施形態によると、第４の実施形態と同様、メモリセルが高集積化されたメモリセルアレイを実現することができると共に、ビット線を強誘電体キャパシタの下側に配置する構成が容易になる。
【０１２１】
また、第７の実施形態によると、トランジスタの活性領域ＯＤ００を均等に配置できるので、製造プロセスが簡易になる。
【０１２２】
（第８の実施形態）
以下、第８の実施形態に係る強誘電体メモリ装置の構造について、図１０を参照しながら説明する。図１０は第８の実施形態に係る強誘電体メモリ装置のメモリセルアレイの平面図である。
【０１２３】
図１０に示すように、第１のセルプレート線ＣＰ０を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第１のキャパシタ群と、第２のセルプレート線と第３のセルプレート線とが共通化された共通のセルプレート線ＣＰ１２を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第１のキャパシタ群とが、第２の方向に複数列例えば２列配置されている。
【０１２４】
また、共通のセルプレート線ＣＰ１２を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第２のキャパシタ群と、第４のセルプレート線ＣＰ３を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第２のキャパシタ群とが、第２の方向に複数列例えば２列配置されている。
【０１２５】
１本おきに配置され且つ互いに平行に第２の方向に延びるビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６によって第１のビット線群が構成され、また、１本おきに配置され且つ互いに平行に第２の方向に延びるビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７によって第２のビット線群が構成されている。
【０１２６】
第１のキャパシタ群を構成する各強誘電体キャパシタは対応するトランジスタを介して、第１のビット線群を構成するビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６にそれぞれ接続されており、また、第２のキャパシタ群を構成する各強誘電体キャパシタは対応するトランジスタを介して、第２のビット線群を構成するビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７にそれぞれ接続されている。
【０１２７】
第１のキャパシタ群を構成する各強誘電体キャパシタと、第２のキャパシタ群を構成する各強誘電体キャパシタとは、第１の方向に互いにずれるように配置されており、これに伴って、第１のビット線群のビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６と、第２のビット線群のビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７とは、第１の方向に交互に配置されている。
【０１２８】
第１のビット線群を構成するビット線ＢＬ０及びビット線ＢＬ２はメモリセルアレイの右側に配置された第１のセンスアンプＳＡ０に共通に接続され、第２のビット線群を構成する第３のビット線ＢＬ１及び第４のビット線ＢＬ３はメモリセルアレイに左側に配置された第２のセンスアンプＳＡ２に共通に接続されている。同様に、第１のビット線群を構成するビット線ＢＬ４及びビット線ＢＬ６はメモリセルアレイの右側に配置された第３のセンスアンプＳＡ２に共通に接続され、第２のビット線群を構成する第３のビット線ＢＬ５及び第４のビット線ＢＬ７はメモリセルアレイの左側に配置された第４のセンスアンプＳＡ３に共通に接続されている。
【０１２９】
第８の実施形態によると、共通のセルプレート線ＣＰ１２に、第１のキャパシタ群を構成する複数の強誘電体キャパシタと第２のキャパシタ群を構成する複数の強誘電体キャパシタとが接続されているため、セルプレート線の数を低減できるので、メモリセルアレイの高集積化を実現することができる。
【０１３０】
（第９の実施形態）
以下、第９の実施形態に係る強誘電体メモリ装置の構造について、図１１を参照しながら説明する。図１１は第９の実施形態に係る強誘電体メモリ装置のメモリセルアレイの平面図である。
【０１３１】
図１１に示すように、第１のセルプレート線ＣＰ０を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第１のキャパシタ群と、第２のセルプレート線と第３のセルプレート線とが共通化された共通のセルプレート線ＣＰ１２を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第１のキャパシタ群とが、第２の方向に複数列例えば２列配置されている。
【０１３２】
また、共通のセルプレート線ＣＰ１２を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第２のキャパシタ群と、第４のセルプレート線ＣＰ３を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第２のキャパシタ群とが、第２の方向に複数列例えば２列配置されている。
【０１３３】
第１のキャパシタ群を構成する各強誘電体キャパシタは対応するトランジスタを介して、ビット線ＢＬ０、ＢＬ１、ＢＬ４、ＢＬ５にそれぞれ接続されており、また、第２のキャパシタ群を構成する各強誘電体キャパシタは対応するトランジスタを介して、ビット線ＢＬ２、ＢＬ３、ＢＬ６、ＢＬ７にそれぞれ接続されている。
【０１３４】
第１のキャパシタ群を構成する各強誘電体キャパシタと、第２のキャパシタ群を構成する各強誘電体キャパシタとは、第１の方向において互いに一致するように配置されている。
【０１３５】
また、第１のコンタクトＣＳ００、ＣＳ１０はビット線同士の間に配置される一方、第２のコンタクトＣＷ００はビット線の直下に位置している。
【０１３６】
互いに隣り合うように配置された一対のビット線により１つのビット線群が構成されており、１つのビット線群を構成する一対のビット線が１つのセンスアンプに共通に接続されている。例えば、ビット線ＢＬ０とビット線ＢＬ２とが第１のセンスアンプＳＡ０に共通に接続され、ビット線ＢＬ１とビット線ＢＬ３とが第２のセンスアンプＳＡ１に共通に接続され、ビット線ＢＬ４とビット線ＢＬ６とが第３のセンスアンプＳＡ２に共通に接続され、ビット線ＢＬ５とビット線ＢＬ７とが第４のセンスアンプＳＡ３に共通に接続されている。
【０１３７】
第９の実施形態においては、ワード線ＷＬ０、ＷＬ１による選択によって、互いに隣り合うビット線の一方にデータを読み出すことができる。
【０１３８】
第９の実施形態によると、一のセンスアンプ（例えば、第１又は第３のセンスアンプＳＡ０、ＳＡ２）に接続されたビット線対（例えば、ＢＬ０とＢＬ２、又はＢＬ４とＢＬ６）の間に、他のセンスアンプ（例えば、第２又は第４のセンスアンプＳＡ１、ＳＡ３）に接続されたビット線（例えば、ＢＬ１又はＢＬ５）が配置されているため、ビット線が動作するときのノイズを低減することができる。
【０１３９】
また、第１のコンタクトＣＳ００、ＣＳ１０はビット線同士の間に配置されているため、ビット線を強誘電体キャパシタの下側に配置する構成が容易になる。
【０１４０】
（第１０の実施形態）
以下、第１０の実施形態に係る強誘電体メモリ装置の構造について、図１２を参照しながら説明する。図１２は第１０の実施形態に係る強誘電体メモリ装置のメモリセルアレイの平面図である。
【０１４１】
図１２に示すように、第１のセルプレート線ＣＰ０を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第１のキャパシタ群と、第２のセルプレート線と第３のセルプレート線とが共通化された共通のセルプレート線ＣＰ１２を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第１のキャパシタ群とが、第２の方向に複数列例えば２列配置されている。
【０１４２】
また、共通のセルプレート線ＣＰ１２を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第２のキャパシタ群と、第４のセルプレート線ＣＰ３を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第２のキャパシタ群とが、第２の方向に複数列例えば２列配置されている。
【０１４３】
第１のキャパシタ群を構成する各強誘電体キャパシタは対応するトランジスタを介して、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６にそれぞれ接続されており、また、第２のキャパシタ群を構成する各強誘電体キャパシタは対応するトランジスタを介して、ビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７にそれぞれ接続されている。
【０１４４】
第１のキャパシタ群を構成する各強誘電体キャパシタと、第２のキャパシタ群を構成する各強誘電体キャパシタとは、第１の方向において互いに一致するように配置されている。
【０１４５】
また、第１のコンタクトＣＳ００、ＣＳ１０はビット線同士の間に配置される一方、第２のコンタクトＣＷ００はビット線の直下に位置している。
【０１４６】
互いに隣り合うように配置された一対のビット線により１つのビット線群が構成されており、１つのビット線群を構成する一対のビット線が１つのセンスアンプに共通に接続されている。例えば、ビット線ＢＬ０とビット線ＢＬ１とが第１のセンスアンプＳＡ０に共通に接続され、ビット線ＢＬ２とビット線ＢＬ３とが第２のセンスアンプＳＡ１に共通に接続され、ビット線ＢＬ４とビット線ＢＬ５とが第３のセンスアンプＳＡ２に共通に接続され、ビット線ＢＬ６とビット線ＢＬ７とが第４のセンスアンプＳＡ３に共通に接続されている。
【０１４７】
第１０の実施形態においては、ワード線ＷＬ０、ＷＬ１による選択によって、一本おきに配置されたビット線にデータを読み出すことができる。
【０１４８】
第１０の実施形態によると、第１のコンタクトＣＳ００、ＣＳ１０はビット線同士の間に配置されているため、ビット線を強誘電体キャパシタの下側に配置する構成が容易になる。
【０１４９】
また、トランジスタの活性領域ＯＤ００を均等に配置できるので、製造プロセスが簡易になる。
【０１５０】
（第１１の実施形態）
以下、第１１の実施形態に係る強誘電体メモリ装置の構造について、図１３を参照しながら説明する。図１３は第１１の実施形態に係る強誘電体メモリ装置のメモリセルアレイの平面図である。
【０１５１】
図１３に示すように、第１のセルプレート線ＣＰ０を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタが第２の方向に隣り合って並ぶ２列の強誘電体キャパシタ列よりなる第１のキャパシタ群と、第２のセルプレート線ＣＰ１を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタが第２の方向に隣り合って並ぶ２列の強誘電体キャパシタ列よりなる第１のキャパシタ群とが複数列配置されている。
【０１５２】
また、第３のセルプレート線ＣＰ２を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタが第２の方向に隣り合って並ぶ２列の強誘電体キャパシタ列よりなる第２のキャパシタ群と、第４のセルプレート線ＣＰ３を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタが第２の方向に隣り合って並ぶ２列の強誘電体キャパシタ列よりなる第２のキャパシタ群とが複数列配置されている。
【０１５３】
第１のキャパシタ群を構成する各強誘電体キャパシタは対応するトランジスタを介して、ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７にそれぞれ接続されており、第１のキャパシタ群を構成する各強誘電体キャパシタはワード線ＷＬ０、ＷＬ１による選択によって、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６又はビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７にデータが読み出される。
【０１５４】
また、同様に、第２のキャパシタ群を構成する各強誘電体キャパシタは対応するトランジスタを介して、ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７にそれぞれ接続されており、第２のキャパシタ群を構成する各強誘電体キャパシタはワード線ＷＬ２、ＷＬ３による選択によって、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６又はビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７にデータが読み出される。
【０１５５】
また、隣り合うビット線群を構成する１つづつのビット線が１つのセンスアンプに共通に接続されている。例えば、ビット線ＢＬ０とビット線ＢＬ２とが第１のセンスアンプＳＡ０に共通に接続され、ビット線ＢＬ１とビット線ＢＬ３とが第２のセンスアンプＳＡ１に共通に接続され、ビット線ＢＬ４とビット線ＢＬ６とが第３のセンスアンプＳＡ２に共通に接続され、ビット線ＢＬ５とビット線ＢＬ７とが第４のセンスアンプＳＡ３に共通に接続されている。
【０１５６】
第１１の実施形態によると、１本のセルプレート線に２列の強誘電体キャパシタ列が接続されていると共に、１本のセルプレート線に対して１本のワード線が対応しているため、メモリセルアレイの高集積化を実現することができる。
【０１５７】
（第１２の実施形態）
以下、第１２の実施形態に係る強誘電体メモリ装置の構造について、図１４を参照しながら説明する。図１４は第１２の実施形態に係る強誘電体メモリ装置のメモリセルアレイの平面図である。
【０１５８】
図１４に示すように、第５の実施形態と同様の構成を有する第１のメモリセルアレイ及び第２のメモリセルアレイが第２の方向に配置されている。
【０１５９】
第１のメモリセルアレイ及び第２のメモリセルアレイのそれぞれにおいて、第１のセルプレート線ＣＰ０を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第１のキャパシタ群と、第２のセルプレート線ＣＰ１を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第１のキャパシタ群とが、第２の方向に複数列例えば２列配置されている。
【０１６０】
また、第１のメモリセルアレイ及び第２のメモリセルアレイのそれぞれにおいて、第３のセルプレート線ＣＰ２を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第２のキャパシタ群と、第４のセルプレート線ＣＰ３を上部電極として含み且つ第１の方向に並ぶ複数の強誘電体キャパシタよりなる第２のキャパシタ群とが、第２の方向に複数列例えば２列配置されている。
【０１６１】
第１のメモリセルアレイ及び第２のメモリセルアレイのそれぞれにおいて、第１のキャパシタ群を構成する各強誘電体キャパシタは対応するトランジスタを介して、ビット線ＢＬ０、ＢＬ１、ＢＬ４、ＢＬ５にそれぞれ接続されており、また、第２のキャパシタ群を構成する各強誘電体キャパシタは対応するトランジスタを介して、ビット線ＢＬ２、ＢＬ３、ＢＬ６、ＢＬ７にそれぞれ接続されている。
【０１６２】
第１のメモリセルアレイ及び第２のメモリセルアレイのそれぞれにおいて、第１のキャパシタ群を構成する各強誘電体キャパシタと、第２のキャパシタ群を構成する各強誘電体キャパシタとは、第１の方向において互いに一致するように配置されている。
【０１６３】
また、第１のメモリセルアレイ及び第２のメモリセルアレイのそれぞれにおいて、第１のコンタクトＣＳ００、ＣＳ１０はビット線同士の間に配置される一方、第２のコンタクトＣＷ００はビット線の直下に位置している。
【０１６４】
第１２の実施形態の特徴として、第１のメモリセルアレイのビット線ＢＬ０と第２のメモリセルアレイのビット線ＢＬ２とが接続されていると共に、第１のメモリセルアレイのビット線ＢＬ２と第２のメモリセルアレイのビット線ＢＬ０とが接続されており、これらのビット線ＢＬ０及びビット線ＢＬ２が第１のセンスアンプＳＡ０に共通に接続されている。また、第１のメモリセルアレイのビット線ＢＬ１と第２のメモリセルアレイのビット線ＢＬ３とが接続されていると共に、第１のメモリセルアレイのビット線ＢＬ３と第２のメモリセルアレイのビット線ＢＬ１とが接続されており、これらのビット線ＢＬ１及びビット線ＢＬ３が第２のセンスアンプＳＡ１に共通に接続されている。第１のメモリセルアレイのビット線ＢＬ４と第２のメモリセルアレイのビット線ＢＬ６とが接続されていると共に、第１のメモリセルアレイのビット線ＢＬ６と第２のメモリセルアレイのビット線ＢＬ４とが接続されており、これらのビット線ＢＬ４及びビット線ＢＬ６が第３のセンスアンプＳＡ２に共通に接続されている。また、第１のメモリセルアレイのビット線ＢＬ５と第２のメモリセルアレイのビット線ＢＬ７とが接続されていると共に、第１のメモリセルアレイのビット線ＢＬ７と第２のメモリセルアレイのビット線ＢＬ５とが接続されており、これらのビット線ＢＬ５及びビット線ＢＬ７が第４のセンスアンプＳＡ３に共通に接続されている。
【０１６５】
第１２の実施形態によると、一のセンスアンプ（例えば、第１又は第３のセンスアンプＳＡ０、ＳＡ２）に接続されたビット線対（例えば、ＢＬ０とＢＬ２、又はＢＬ４とＢＬ６）の間に、他のセンスアンプ（例えば、第２又は第４のセンスアンプＳＡ１、ＳＡ３）に接続されたビット線（例えば、ＢＬ１又はＢＬ５）が配置されているため、ビット線が動作するときのノイズを低減することができる。
【０１６６】
尚、以上説明した第１〜第１２の実施形態に係る強誘電体メモリ装置を適宜組み合わせることが可能である。
【０１６７】
また、第１〜第１２の実施形態においては、ビット線は強誘電体キャパシタの上側に配置されているが、これに代えて、ビット線を強誘電体キャパシタの下側に配置してもよい。
【０１６８】
【発明の効果】
本発明に係る強誘電体メモリ装置によると  第１の方向におけるビット線のピッチは、第１の方向における強誘電体キャパシタのピッチの１／２になるので、つまり、ビット線が強誘電体キャパシタの１／２のピッチで配置されているため、強誘電体メモリ装置の高集積化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る強誘電体メモリ装置のメモリセルアレイの平面図である。
【図２】本発明の第１の実施形態に係る強誘電体メモリ装置を示し、図１におけるII−II線の断面図である。
【図３】本発明の第１の実施形態に係る強誘電体メモリ装置の動作タイミング図である。
【図４】本発明の第２の実施形態に係る強誘電体メモリ装置のメモリセルアレイの平面図である。
【図５】本発明の第３の実施形態に係る強誘電体メモリ装置のメモリセルアレイの平面図である。
【図６】本発明の第４の実施形態に係る強誘電体メモリ装置のメモリセルアレイの平面図である。
【図７】本発明の第５の実施形態に係る強誘電体メモリ装置のメモリセルアレイの平面図である。
【図８】本発明の第６の実施形態に係る強誘電体メモリ装置のメモリセルアレイの平面図である。
【図９】本発明の第７の実施形態に係る強誘電体メモリ装置のメモリセルアレイの平面図である。
【図１０】本発明の第８の実施形態に係る強誘電体メモリ装置のメモリセルアレイの平面図である。
【図１１】本発明の第９の実施形態に係る強誘電体メモリ装置のメモリセルアレイの平面図である。
【図１２】本発明の第１０の実施形態に係る強誘電体メモリ装置のメモリセルアレイの平面図である。
【図１３】本発明の第１１の実施形態に係る強誘電体メモリ装置のメモリセルアレイの平面図である。
【図１４】本発明の第１２の実施形態に係る強誘電体メモリ装置のメモリセルアレイの平面図である。
【図１５】従来の強誘電体メモリ装置のメモリセルアレイの平面図である。
【図１６】従来の強誘電体メモリ装置の断面図である。
【符号の説明】
Ｓ  半導体基板
Ｉ  層間絶縁膜
ＯＤ００  活性領域
ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３  ワード線
ＴＥ００、ＴＥ１０  強誘電体キャパシタの下部電極（第２の電極）
ＦＥ  強誘電体膜
ＣＰ０  第１のプレート線（第１の電極）
ＣＰ１  第２のプレート線（第１の電極）
ＣＰ２  第３のプレート線（第１の電極）
ＣＰ３  第４のプレート線（第１の電極）
ＣＰ１２  共通のプレート線（第１の電極）
ＣＳ００、ＣＳ１０  第１のコンタクト
ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７  ビット線
ＣＷ００  第２のコンタクト
ＳＡ０  第１のセンスアンプ
ＳＡ１  第２のセンスアンプ
ＳＡ２  第３のセンスアンプ
ＳＡ３  第４のセンスアンプ
ＳＡ４  第５のセンスアンプ
ＳＡ５  第６のセンスアンプ
ＳＡ６  第７のセンスアンプ
ＳＡ７  第８のセンスアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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