【手続補正書】
【提出日】平成20年4月16日(2008.4.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入／出力端子と内部回路との間に配置された入力保護回路を有する半導体装置であって、
主表面を有する第１導電型の基板と、
前記基板の主表面に形成され、ゲート電極、第２導電型のソース領域およびドレイン領域を有し、かつ前記入力保護回路に含まれ、前記ドレイン領域は前記ゲート電極下に位置する側端部領域と下部領域とを有する第１トランジスタと、
前記ドレイン領域の前記下部領域下に形成され、前記ドレイン領域の前記側端部領域を超えることなく前記ソース領域に向かって延び素子分離領域下に延在する第１導電型の不純物領域と、
前記基板の主表面に形成され、前記第１トランジスタよりも薄いゲート絶縁膜を有し、第２導電型のソース領域およびドレイン領域を有し、かつ前記内部回路に含まれる第２トランジスタとを備え、
前記不純物領域の不純物濃度は、前記基板の不純物濃度よりも高い、半導体装置。
【請求項２】
前記不純物領域に含まれる第１導電型の不純物濃度を、前記側端部領域の近傍の領域に含まれる第１導電型の不純物濃度よりも高くした、請求項１に記載の半導体装置。
【請求項３】
前記第１トランジスタは、第１導電型の第１ウェル上に形成され、
前記第２トランジスタは、前記第１ウェルよりも高濃度の第１導電型の第２ウェル上に形成され、
前記不純物領域に含まれる第１導電型の不純物濃度を、前記第２ウェルに含まれる第１導電型の不純物濃度と実質的に等しくした、請求項２に記載の半導体装置。
【請求項４】
入／出力端子と内部回路との間に配置された入力保護回路を有する半導体装置であって、
主表面を有する第１導電型の基板と、
前記基板の主表面に形成され、第２導電型のソース領域およびドレイン領域を有し、かつ前記入力保護回路に含まれる高耐圧系トランジスタと、
前記基板の主表面に形成され、第２導電型のソース領域およびドレイン領域を有し、かつ前記内部回路に含まれる低耐圧系トランジスタと、
前記高耐圧系トランジスタのドレイン領域と隣接する第１導電型の不純物領域とを備え、
前記高耐圧系トランジスタのドレイン領域は、当該高耐圧系トランジスタのゲート電極側に位置する側端部領域と、該側端部領域よりも前記ゲート電極から離れた位置の下部領域とを有し、
前記不純物領域に含まれる第１導電型の不純物濃度は、前記側端部領域と隣接する第１導電型の領域に含まれる第１導電型の不純物濃度よりも高く、
前記不純物領域は、前記側端部領域に達することなく前記下部領域と隣接するように形成され、
前記高耐圧系トランジスタのゲート電極側に位置する前記不純物領域の端部は、前記高耐圧系トランジスタのゲート電極と重ならないように当該ゲート電極から離隔している、半導体装置。
【請求項５】
前記高耐圧系トランジスタは、ゲート電極の側壁上に側壁絶縁層を有し、
前記高耐圧系トランジスタのゲート電極側に位置する前記不純物領域の端部を、前記側壁絶縁層と重ならないように当該側壁絶縁層から離隔させた、請求項４に記載の半導体装置。
【請求項６】
入／出力端子と内部回路との間に配置された入力保護回路を有する半導体装置であって、
主表面を有する基板と、
前記基板の主表面に形成された第１導電型の第１ウェルと、
前記基板の主表面に形成され、かつ前記第１ウェルよりも第１導電型の不純物濃度が高い第１導電型の第２ウェルと、
前記第１ウェルに形成された第２導電型のソース領域およびドレイン領域を有し、かつ前記入力保護回路に含まれる高耐圧系トランジスタと、
前記第２ウェルに形成された第２導電型のソース領域およびドレイン領域を有し、かつ前記内部回路に含まれる低耐圧系トランジスタと、
前記高耐圧系トランジスタの前記ドレイン領域の下部に隣接するように前記第２ウェルと同一の製造工程で形成された第１導電型の不純物領域とを備えた、半導体装置。
【請求項７】
入／出力端子と内部回路との間に配置された入力保護回路を有する半導体装置であって、
主表面を有する基板と、
前記基板の主表面に形成された第１導電型の第１ウェルと、
前記第１ウェルに形成された第２導電型のソース領域およびドレイン領域を有し、かつ前記入力保護回路に含まれる高耐圧系トランジスタとを備え、
前記高耐圧系トランジスタの前記ソース領域は、前記基板の主表面に形成された第２導電型の高濃度領域と、前記高濃度領域の側部および下部に隣接して周囲を取囲む低濃度領域とを有し、
前記高耐圧系トランジスタの前記ドレインは、前記基板の主表面に形成された第２導電型の高濃度領域と、前記高濃度領域の前記ソース側の端部の側部および下部にのみ隣接する低濃度領域とを有する、半導体装置。
【請求項８】
前記内部回路に含まれる高耐圧系トランジスタをさらに備え、
前記内部回路に含まれる前記高耐圧系トランジスタのソース領域およびドレイン領域のそれぞれは、前記基板の主表面に形成された高濃度領域と、前記高濃度領域の側部および下部に隣接して周囲を取囲む低濃度領域とを有していることを特徴とする、請求項７に記載の半導体装置。
【請求項９】
前記入力保護回路に含まれる高耐圧系トランジスタを取り囲む第１導電型の環状不純物領域と、
前記環状不純物領域に接地電位を与える接地電極とをさらに備えた、請求項４から請求項８のいずれかに記載の半導体装置。
【請求項１０】
入／出力端子と内部回路との間に配置された入力保護回路を有する半導体装置の製造方法であって、
基板の主表面に第１導電型の第１ウェルを形成する工程と、
前記基板の主表面に、前記第１ウェルよりも第１導電型の不純物濃度が高い第１導電型の第２ウェルを形成するとともに、前記第２ウェルと同じ製造工程で前記第１ウェル内に第１導電型の不純物領域を形成する工程と、
前記内部回路に含まれる低耐圧系トランジスタの第２導電型のソース領域およびドレイン領域を前記第２ウェルに形成し、前記入力保護回路に含まれる高耐圧系トランジスタの
第２導電型のソース領域およびドレイン領域を前記第１ウェルに形成する工程とを備え、
前記高耐圧系トランジスタの前記ドレイン領域の下部に前記不純物領域が隣接するように前記高耐圧系トランジスタの前記ドレイン領域は形成される、半導体装置の製造方法。
【請求項１１】
入／出力端子と内部回路との間に配置された入力保護回路を有する半導体装置の製造方法であって、
基板の主表面に第１導電型の第１ウェルを形成する工程と、
前記基板の主表面上にゲート絶縁層を介してゲート電極層を形成する工程と、
前記ゲート電極層をマスクとして前記基板の主表面に不純物を導入することにより、前記入力保護回路に含まれる高耐圧系トランジスタのソース領域およびドレイン領域を構成する第２導電型の１対の低濃度領域を前記第１ウェルに形成する工程と、
前記ゲート電極層の側面に側壁絶縁層を形成する工程と、
前記ゲート電極層と前記側壁絶縁層とマスクパターンとをマスクとして前記基板の主表面に不純物を導入することにより、前記第１ウェルに前記ソース領域および前記ドレイン領域を構成する第２導電型の１対の高濃度領域を形成する工程とを備え、
前記ソース領域の前記高濃度領域は、前記高濃度領域の側部および下部が前記低濃度領域に取囲まれるように形成され、
前記ドレイン領域の前記高濃度領域は、前記高濃度領域の前記ソース側の端部の側部および下部のみが前記低濃度領域に取囲まれるように形成される、半導体装置の製造方法。
【請求項１２】
前記内部回路に含まれる高耐圧系トランジスタのソース領域およびドレイン領域を構成する第２導電型の１対の低濃度領域は、前記入力保護回路に含まれる前記高耐圧系トランジスタの前記ソース領域および前記ドレイン領域を構成する第２導電型の１対の低濃度領域と同じ製造工程で形成され、
前記内部回路に含まれる前記高耐圧系トランジスタのソース領域およびドレイン領域を構成する第２導電型の１対の高濃度領域は、前記入力保護回路に含まれる前記高耐圧系トランジスタの前記ソース領域および前記ドレイン領域を構成する第２導電型の１対の高濃度領域と同じ製造工程で形成され、
前記内部回路に含まれる前記高耐圧系トランジスタの前記ソース領域および前記ドレイン領域のそれぞれの前記低濃度領域は、前記高濃度領域の側部および下部に隣接して周囲を取囲むように形成されていることを特徴とする、請求項１１に記載の半導体装置の製造方法。