(57)【特許請求の範囲】
【請求項１】
複数の駆動素子を複数のグループに分割し、グループごとに駆動する駆動素子の分割駆動制御装置において、
前記駆動素子のグループごとの駆動タイミングをとるための起動情報が、各駆動素子を駆動するための駆動情報に同期して入力されると、その起動情報を検出して得られたタイミングに基づいてグループ選択信号を生成する機能を含む制御手段と、
前記駆動情報を格納する記憶手段と、
前記制御手段からのグループ選択信号に基づいて駆動しようとする駆動素子のグループを選択し、当該駆動素子を前記記憶手段で記憶した駆動情報に基づいて駆動する駆動手段と
を設けたことを特徴とする駆動素子の分割駆動制御装置。
【請求項２】
前記制御手段は、起動情報を検出して得られたタイミングごとに、順番にグループを選択するグループ選択信号を生成することを特徴とする請求項１記載の駆動素子の分割駆動制御装置。
【請求項３】
前記制御手段は、前記駆動情報と駆動素子のグループを指定選択するグループ指定情報とを時分割して１つの信号線で構成して入力し、このグループ指定情報を検出する毎に、グループ指定情報で指定されたグループを選択するグループ選択信号を生成することを特徴とする請求項１記載の駆動素子の分割駆動制御装置。
【請求項４】
前記駆動情報と前記起動情報とは、独立した別個の信号線で構成されることを特徴とする請求項１記載の駆動素子の分割駆動制御装置。
【請求項５】
前記駆動情報と前記起動情報とは、時分割した１つの信号線で構成されることを特徴とする請求項１記載の駆動素子の分割駆動制御装置。
【請求項６】
前記制御手段は、起動情報を検出して得られたタイミング毎に順番にグループを選択するグループ選択信号を生成するように構成するとともに、前記駆動情報と駆動素子のグループ選択を初期化する初期化情報とを時分割して１つの信号線で構成して入力し、この初期化情報を検出する毎にグループ選択を初期化することを特徴とする請求項１記載の駆動素子の分割駆動制御装置。
【請求項７】
複数の駆動素子を複数のグループに分割し、グループごとに駆動する駆動素子の分割駆動制御装置において、
選択制御情報が各駆動素子を駆動するための駆動情報と時分割多重化した１つの信号線によって入力されると、その選択制御信号に基づいてグループ選択信号を生成する機能を含む制御手段と、
前記駆動情報を格納する記憶手段と、
前記制御手段からのグループ選択信号に基づいて駆動しようとする駆動素子のグループを選択し、当該駆動素子を前記記憶手段で記憶した駆動情報に基づいて駆動する駆動手段と
を設けたことを特徴とする駆動素子の分割駆動制御装置。
【請求項８】
前記制御手段は、起動情報を含む前記選択制御情報が入力されると、この起動情報を検出して得られたタイミング毎に、順番にグループを選択するグループ選択信号を生成することを特徴とする請求項７記載の駆動素子の分割駆動制御装置。
【請求項９】
前記制御手段は、駆動素子のグループを選択するグループ指定情報を含む前記選択制御情報を入力し、このグループ指定情報を検出する毎に、グループ指定情報で指定されたグループを選択するグループ選択信号を生成することを特徴とする請求項７記載の駆動素子の分割駆動制御装置。
【請求項１０】
前記制御手段は、前記選択制御情報に含まれる起動情報を検出して得られたタイミング毎に、順番にグループを選択するグループ選択信号を生成するように構成するとともに、選択制御情報に含まれる前記駆動情報と駆動素子のグループ選択を初期化する初期化情報を検出する毎にグループ選択を初期化することを特徴とする請求項７記載の駆動素子の分割駆動制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばサーマルヘッドにおける発熱素子、インクジェットヘッドにおける容量性素子などの駆動素子を分割して駆動する分割駆動制御方法及び分割駆動制御装置に関する。
【０００２】
【従来の技術】
この種の駆動制御装置として、例えば発熱素子などの駆動素子を複数配設して構成したサーマルヘッドの駆動素子を４分割して駆動するサーマルヘッド駆動装置がある。
このような従来のサーマルヘッド駆動装置における１ラインの印字データバッファを有した４分割駆動の回路図とタイミング図をそれぞれ図１９、図２０に示す。
【０００３】
この装置は、複数の駆動素子１、トランジスタアレイ２、３入力ＡＮＤゲート３、ラッチ回路４、シフトレジスタ５から構成される。このような装置において、サーマルヘッドを駆動する際、シフトレジスタ５には、シリアルデータ（ＳＤ）がシフトクロック（ＳＣＫ）により転送される。そして、転送が終了すると、シフトレジスタ５上のデータはラッチ信号（ＬＴ）により、ラッチ回路４へと転送される。
【０００４】
このラッチ回路４にてラッチされたデータは駆動素子１に対し、１対１で対応している。このようなデータに対して発熱素子１を４分割駆動を行うために、このラッチ信号（ＬＴ）間の周期を４分割にグループ分けし、各グループを駆動するための分割イネーブル（Ｇ１〜Ｇ４）を外部より供給する。
【０００５】
この分割イネーブル（Ｇ１〜Ｇ４）は、３入力ＡＮＤゲート３に入力されており、ここでグループに対応するデータを有効とすることにより、駆動素子１をグループごとに駆動できるようにしている。
【０００６】
また、この３入力ＡＮＤゲート３の全てにはストローブ信号（ＳＴＢ）が入力され通電時間を制御することとなる。そして、選択されたグループのデータはトランジスタアレイ２に入力され、ストローブ信号（ＳＴＢ）の通電時間に従って駆動素子１を駆動する。
【０００７】
なお、以上は４分割駆動を行うものであるため、分割イネーブルが４本必要であるが、３分割駆動を行う場合は分割イネーブルが３本必要となる。
【０００８】
また、他のサーマルヘッド駆動装置の回路図とタイミング図をそれぞれ図２１、図２２に示す。このような装置で分割駆動を行う場合、シフトレジスタとラッチで構成する印字データバッファは１／分割数としても駆動することができる。この図２１に示すものは４分割駆動を行う場合であるため、印字データバッファを１／４としている。
【０００９】
すなわち、図２１に示すものにおいて、図１９に示すものと異なるのは、印字データバッファを１／４シフトレジスタ６と１／４ラッチ回路７の組み合わせで構成する点である。これにより回路数が削減される。また、ラッチ信号（ＬＴ）、分割イネーブル（Ｇ１〜Ｇ４）、ストローブ信号（ＳＴＢ）の供給についてはこの分割駆動の単位にて順次供給される。
【００１０】
上述した図１９，図２１に示す２つのサーマルヘッド駆動装置において、駆動素子を分割駆動させるためには、ヘッドを駆動するのに必要な駆動情報としてのシリアルデータ（ＳＤ）、シフトクロック（ＳＣＫ）、ラッチ信号（ＬＴ）、ストローブ信号（ＳＴＢ）の信号に加え、分割イネーブル（Ｇ１〜Ｇ４）が必要となるため、全部で信号線数が８本も必要となる。ここでは、４分割駆動の場合を説明したが、分割数が多くなればそれだけ信号線数も増加することになる。このように、ヘッドを分割駆動するためには、多くの制御線が必要となり、接続用のコネクタも多ピンのものが必要となってしまうという問題があった。
【００１１】
このような信号線数の増加を回避するため、信号線を削減しつつ、分割駆動を行う装置として特開平７―２９０７０７号公報に開示された技術がある。このサーマルヘッド駆動装置の回路図とタイミング図をそれぞれ図２３、図２４に示す。
【００１２】
この装置は、制御器８を設け、シフトクロック（ＳＣＫ）を投入して、制御器８に内蔵されたカウンタにより分割イネーブル（Ｇ１〜Ｇ４）とラッチ信号（ＬＴ）を生成させることによって、外部からこれらの分割イネーブル（Ｇ１〜Ｇ４）の信号の投入を不要とし、これら信号線数を削減している。
【００１３】
この制御器８は、イニシャライズのためのリセット信号（ＲＳＴ）を有し、印字を行う前にリセット動作を行う。なお、図２４に示す制御タイミングについては、リセットが必要なことと、分割駆動周期以外は図２２に示す制御タイミングと同様である。
【００１４】
【発明が解決しようとする課題】
しかし、上述したような図２３に示す装置においては、確かに信号線数の削減は可能であるが、シフトクロック（ＳＣＫ）を投入して、制御器８のカウンタにより分割イネーブル（Ｇ１〜Ｇ４）とラッチ信号（ＬＴ）を生成させる構成であるため、分割駆動周期を変えることができないという問題があった。
【００１５】
従って、このような装置では、例えば主走査方向にヘッドを駆動して印刷を行う場合には、ヘッドの主走査方向の動作をエンコーダのパルスで検出し、これを利用して主走査方向の印字タイミングの調整を行うようなことができないので、印字タイミングがずれてしまい良好な印字結果を得ることができない。
【００１６】
また、分割駆動周期を変えることができないと、分割単位で設けられた各駆動素子群をずらしてヘッドを構成した場合などにおいても同様に良好な印字結果を得ることができなくなる場合がある。
【００１７】
また、分割イネーブル（Ｇ１〜Ｇ４）の順序を変えることもできないため、分割駆動の順序が固定されてしまい、特定方向の印字にしか適用できないという問題もあった。これでは柔軟性に欠け、性能やコスト面で不利となる。
【００１８】
だからといって、図１９及び図２１に示す装置では、分割イネーブル（Ｇ１〜Ｇ４）を外部から別個に供給させる構成であるため、分割駆動周期を変えたり分割駆動の順序を任意に変えることは可能であるが、上述したように信号線数の増加は避けられない。これは、特に複数の駆動装置で使用する場合に不利となる。
【００１９】
そこで、本発明は、少ない信号線数で、分割駆動周期、分割駆動の順序を任意に変えることができる駆動素子の分割駆動制御装置を提供しようとするものである。
【００２０】
【課題を解決するための手段】
請求項１の本発明は、複数の駆動素子を複数のグループに分割し、グループごとに駆動する駆動素子の分割駆動制御装置において、駆動素子のグループごとの駆動タイミングをとるための起動情報が、各駆動素子を駆動するための駆動情報に同期して入力されると、その起動情報を検出して得られたタイミングに基づいてグループ選択信号を生成する機能を含む制御手段と、駆動情報を格納する記憶手段と、制御手段からのグループ選択信号に基づいて駆動しようとする駆動素子のグループを選択し、当該駆動素子を記憶手段で記憶した駆動情報に基づいて駆動する駆動手段とを設けたことを特徴とする駆動素子の分割駆動制御装置である。
【００２１】
請求項２の本発明は、制御手段は、起動情報を検出して得られたタイミングごとに、順番にグループを選択するグループ選択信号を生成することを特徴とする請求項１記載の駆動素子の分割駆動制御装置である。
【００２２】
請求項３の本発明は、制御手段は、駆動情報と駆動素子のグループを指定選択するグループ指定情報とを時分割して１つの信号線で構成して入力し、このグループ指定情報を検出する毎に、グループ指定情報で指定されたグループを選択するグループ選択信号を生成することを特徴とする請求項１記載の駆動素子の分割駆動制御装置である。
【００２３】
請求項４の本発明は、駆動情報と起動情報とは、独立した別個の信号線で構成されることを特徴とする請求項１記載の駆動素子の分割駆動制御装置である。
【００２４】
請求項５の本発明は、駆動情報と起動情報とは、時分割した１つの信号線で構成されることを特徴とする請求項１記載の駆動素子の分割駆動制御装置である。
【００２５】
請求項６の本発明は、制御手段は、起動情報を検出して得られたタイミング毎に順番にグループを選択するグループ選択信号を生成するように構成するとともに、駆動情報と駆動素子のグループ選択を初期化する初期化情報とを時分割して１つの信号線で構成して入力し、この初期化情報を検出する毎にグループ選択を初期化することを特徴とする請求項１記載の駆動素子の分割駆動制御装置である。
【００２６】
請求項７の本発明は、複数の駆動素子を複数のグループに分割し、グループごとに駆動する駆動素子の分割駆動制御装置において、選択制御情報が各駆動素子を駆動するための駆動情報と時分割多重化した１つの信号線によって入力されると、その選択制御信号に基づいてグループ選択信号を生成する機能を含む制御手段と、駆動情報を格納する記憶手段と、制御手段からのグループ選択信号に基づいて駆動しようとする駆動素子のグループを選択し、当該駆動素子を記憶手段で記憶した駆動情報に基づいて駆動する駆動手段とを設けたことを特徴とする駆動素子の分割駆動制御装置である。
【００２７】
請求項８の本発明は、制御手段は、起動情報を含む選択制御情報が入力されると、この起動情報を検出して得られたタイミング毎に、順番にグループを選択するグループ選択信号を生成することを特徴とする請求項７記載の駆動素子の分割駆動制御装置である。
【００２８】
請求項９の本発明は、制御手段は、駆動素子のグループを選択するグループ指定情報を含む選択制御情報を入力し、このグループ指定情報を検出する毎に、グループ指定情報で指定されたグループを選択するグループ選択信号を生成することを特徴とする請求項７記載の駆動素子の分割駆動制御装置である。
【００２９】
請求項１０の本発明は、制御手段は、選択制御情報に含まれる起動情報を検出して得られたタイミング毎に、順番にグループを選択するグループ選択信号を生成するように構成するとともに、選択制御情報に含まれる駆動情報と駆動素子のグループ選択を初期化する初期化情報を検出する毎にグループ選択を初期化することを特徴とする請求項７記載の駆動素子の分割駆動制御装置である。
【００３０】
【発明の実施の形態】
以下、本発明の第１の実施の形態を図１ないし図４を参照して説明する。
【００３１】
図１は、本実施の形態に係る分割駆動制御装置の構成を示す回路図で、１１は電源Ｖccに接続した発熱素子・容量性素子などの複数の駆動素子、１２は各駆動素子１１を駆動するトランジスタを備えるトランジスタアレイ、１３は対応する駆動素子１１のトランジスタアレイ１２を駆動する３入力ＡＮＤゲート、１４は１つの駆動素子１１のグループを駆動するデータ、すなわち１ライン分のデータの１／分割数（ここでは４分割駆動であるため、１／４）のデータをラッチするラッチ手段としてのラッチ回路、１５は１ライン分のデータの１／４のデータを格納する記憶手段としての１／４シフトレジスタ、１６は制御手段としての制御器である。
なお、トランジスタアレイ１２と３入力ＡＮＤゲート１３とは、ストローブ信号（ＳＴＢ）のタイミングによって分割イネーブル（Ｇ１〜Ｇ４）で選択されたグループの駆動素子にシリアルデータ（ＳＤ）に基づく駆動信号を与えてこれを駆動する駆動手段を構成する。
【００３２】
この制御器１６は、駆動する駆動素子１１のグループを切換えるタイミングをとるため分割単位で入力される起動情報としての制御信号（ＳＴＢＩ）が入力されることにより起動し、駆動する駆動素子１１のグループを選択するグループ選択信号としての分割イネーブル（Ｇ１〜Ｇ４）、ラッチ回路１４にデータをラッチするための制御信号としてのラッチ信号（ＬＴ）、シフトレジスタ１５に駆動情報としてのシリアルデータ（ＳＤ）を転送するための制御信号としてのデータ転送イネーブル（ＤＳＥ）、駆動素子１１を駆動させるための制御信号としてのストローブ信号（ＳＴＢ）を生成、供給するものである。なお、上記制御信号（ＳＴＢＩ）は、駆動情報としてのシリアルデータ（ＳＤ）に同期して入力する。
従来は、図１９、図２１、図２３に示すようにシフトレジスタ５又は７にシフトクロック（ＳＣＫ）にてデータが転送されるようになっていたが、本実施の形態ではシフトレジスタ１５にデータ転送イネーブル（ＤＳＥ）が有効な期間にてデータが転送されるようにしている。
【００３３】
また、従来の図２３に示すものにおいては、制御器８とシフトレジスタ７へシフトクロック（ＳＣＫ）が投入されるようになっていたが、本実施の形態では制御器１６とシフトレジスタ１５へシフトクロック（ＳＣＫ）の代りにシステムクロックであるクロック（ＭＣＫ）が常時投入されるようにしている。また、リセット信号（ＲＳＴ）は、図２３に示すものと同様に、制御器１６のイニシャライズのために投入される。
【００３４】
次に、この装置の印字駆動制御タイミングを図２を参照して説明する。
リセット信号（ＲＳＴ）の供給により、上記制御器１６がリセットされた後、制御器１６に制御信号（ＳＴＢＩ）が入力されると、制御器１６からデータ転送イネーブル（ＤＳＥ）がシフトレジスタ１５の転送長に合わせて生成され、シフトレジスタ１５へと入力される。そして、制御信号（ＳＴＢＩ）が入力されてから所定時間後に、すなわちデータ転送イネーブル（ＤＳＥ）が有効な期間（図２ではＨレベルのとき）に上記制御信号（ＳＴＢＩ）に同期してシリアルデータ（ＳＤ）が入力されると、シフトレジスタ１５へのデータ転送が行われる。これにより、データ転送長に応じて装置外部から信号を投入する必要がなくなる。
【００３５】
上記シフトレジスタ１５に転送されたデータは、制御器１６からのラッチ信号（ＬＴ）によりラッチ回路１４にてラッチされ、そのラッチされたデータは制御器１６からの分割イネーブル（Ｇ１〜Ｇ４）とストローブ信号（ＳＴＢ）により３入力ＡＮＤゲート１３に入力し、３入力ＡＮＤゲート１３からの出力によりトランジスタアレイ１２が駆動して対応する駆動素子１１が駆動する。
【００３６】
これにより、装置に対して起動情報としての制御信号（ＳＴＢＩ）と駆動情報としてのシリアルデータ（ＳＤ）とを同期して特定の時間間隔にて、分割単位に投入することにより、駆動素子１１を分割駆動制御することができる。すなわち、制御信号（ＳＴＢＩ）とシリアルデータ（ＳＤ）の投入周期が分割駆動周期と対応するので、制御信号（ＳＴＢＩ）とシリアルデータ（ＳＤ）の投入周期を変更することにより容易に分割駆動周期を変更することができる。
【００３７】
次に、上記制御器１６の回路構成を図３を参照して説明する。
上記制御器１６は、制御信号（ＳＴＢＩ）の立上がりを検出する回路２１、データ転送イネーブル（ＤＳＥ）を生成する回路２２、ラッチ信号（ＬＴ）を生成する回路２３、分割イネーブル（Ｇ１〜Ｇ４）を生成する回路２４、ストローブ信号（ＳＴＢ）を生成する回路２５から構成される。
【００３８】
上記立上がり検出回路２１は、２つのＤフリップフロップ２６，２７と２入力ＡＮＤゲート２８から構成される。この立上がり検出回路２１は、制御信号（ＳＴＢＩ）を入力すると、その立上がりを検出し、２入力ＡＮＤゲート２８から検出信号Ｔを出力する。
【００３９】
上記転送イネーブル生成回路２２は、ＪＫフリップフロップ３１とデータ転送長をカウントするデータ転送長カウンタ３２から構成される。この転送イネーブル生成回路２２は、立上がり検出回路２１からの検出信号Ｔを入力すると、ＪＫフリップフロップ３１の出力ＱがＬレベルからＨレベルとなり、この出力がそのままデータ転送イネーブル（ＤＳＥ）となるとともに、データ転送長カウンタ３２を起動する。そして、データ転送長カウンタ３２がカウントアップすると、ＪＫフリップフロップ３１の出力がＨレベルからＬレベルになる。これにより、データ転送イネーブル（ＤＳＥ）がＬレベルとなる。
【００４０】
上記ラッチ生成回路２３は、ＪＫフリップフロップ３３、２入力ＡＮＤゲート３４、ＮＯＴゲート３５から構成される。上記ラッチ生成回路２３は、立上がり検出回路２１からの１回目の検出信号Ｔを入力すると、ＪＫフリップフロップ３３のＱ出力がＬレベルであるため、２入力ＡＮＤゲート３４の出力はＬレベルのままである。
【００４１】
このとき、ＪＫフリップフロップ３３のＱ出力はＨレベルとなるため、２回目以降の検出信号Ｔを入力すると、２入力ＡＮＤゲート３４から駆動素子を駆動する起点となる内部起動信号（ＳＴ）が発生する。この内部起動信号（ＳＴ）はＮＯＴゲート３５を介してラッチ信号（ＬＴ）となって出力される。
【００４２】
上記分割イネーブル生成回路２４は、グループ切換カウンタ３６とデコーダ３７から構成される。この分割イネーブル生成回路２４は、ラッチ信号生成回路２３の２入力ＡＮＤゲート３４からの内部起動信号（ＳＴ）をグループ切換カウンタ３６でカウントすることにより、分割数（本実施の形態では４分割駆動であるため１〜４）をカウントする。このグループ切換カウンタ３６からの出力をデコーダ３７でデコードし、これに応じた分割イネーブルＧ１〜Ｇ４のいずれかを選択して出力する。これにより、内部起動信号（ＳＴ）が発生する順に、すなわち立上がり検出回路２１からの検出信号Ｔが検出された順に分割イネーブルＧ１〜Ｇ４が順次切換えられて出力される。
【００４３】
上記ストローブ信号生成回路２５は、ＪＫフリップフロップ３８、ストローブカウンタ３９、ストローブデコーダ４０から構成される。このストローブ信号生成回路２５は、ラッチ信号生成回路２３の２入力ＡＮＤゲート３４からの内部起動信号（ＳＴ）を入力すると、ＪＫフリップフロップ３８よりＳＴＢＥが出力される。これをストローブカウンタ３９でカウントした出力がストローブデコーダ４０で変換されてストローブ信号（ＳＴＢ）として出力される。
【００４４】
図４は、このような制御器１６の動作タイミングを示す。
先ず、立上がり検出回路２１に制御信号（ＳＴＢＩ）が入力されると、制御信号（ＳＴＢＩ）の立上がりが検出され、２入力ＡＮＤゲート２８から検出信号Ｔが出力される。
【００４５】
この検出信号Ｔが転送イネーブル生成回路２２のＪＫフリップフロップ３１に入力すると、ＪＫフリップフロップ３１の出力Ｑは、ＬレベルからＨレベルとなる。これにより、この検出信号Ｔを起点としてデータ転送長カウンタ３２が起動するとともに、データ転送イネーブル（ＤＳＥ）が出力される（ここではＨレベル状態となる）。
【００４６】
次に、２回目以降の制御信号（ＳＴＢＩ）の立上がりは、内部起動信号（ＳＴ）としてＮＯＴゲート３５を介してラッチ信号（ＬＴ）となるとともに、ストローブカウンタ３９を起動する。このストローブカウンタ３９の値はストローブデコーダ４０にて変換されストローブ信号（ＳＴＢ）が生成される。
【００４７】
さらに、この内部起動信号（ＳＴ）は、グループ切換カウンタ３６のイネーブルとしてこのカウンタの動作を行わせる。グループ切換カウンタ３６の出力ＱＧはデコーダ３７にてデコードされ分割イネーブル（Ｇ１〜Ｇ４）が生成される。この場合、分割イネーブル（Ｇ１〜Ｇ４）はグループ切換カウンタ３６のカウントに従って順番に生成されることとなる。
【００４８】
以上のように、制御信号（ＳＴＢＩ）が入力されることにより、その立上がりを起点として各グループごとに順次駆動素子が駆動し、分割周期内の一連の駆動制御が行われる。
【００４９】
このように、上記制御器１６において起動情報としての制御信号（ＳＴＢＩ）が駆動情報としてのシリアルデータ（ＳＤ）に同期して入力されると、その制御信号（ＳＴＢＩ）の立上がりを検出し、これに基づいて分割イネーブル（Ｇ１〜Ｇ４）を生成するので、制御信号（ＳＴＢＩ）とシリアルデータ（ＳＤ）の投入周期を変更することにより容易に分割駆動周期を変更することができる。
【００５０】
これにより、例えば主走査方向にヘッドを駆動して印刷を行う場合には、ヘッドの主走査方向の動作をエンコーダのパルスで検出し、これを利用して主走査方向の印字タイミングの調整を行うことができるので、良好な印字結果を得ることができる。また、分割単位で設けられた各駆動素子群をずらしてヘッドを構成した場合などにおいても容易に印字タイミングの調整を行うことができるので常に良好な印字結果を得ることができる。
【００５１】
しかも、上記制御器１６において制御信号（ＳＴＢＩ）の立上がりによって分割イネーブル（Ｇ１〜Ｇ４）のみならず、分割単位でラッチ信号（ＬＴ）、ストローブ信号（ＳＴＢ）をも生成するので、制御信号（ＳＴＢＩ）とシリアルデータ（ＳＤ）のみを分割単位に投入することにより駆動素子を分割駆動制御することができる。これにより、全体の信号線数も少なくすることができる。
【００５２】
また、上記制御器１６に制御信号（ＳＴＢＩ）が入力されると、データ転送イネーブル（ＤＳＥ）が生成され、このデータ転送イネーブル（ＤＳＥ）が有効な期間にシリアルデータ（ＳＤ）が入力され、シフトレジスタ１５へのデータ転送が行われる。これにより、データ転送長に応じて装置外部から信号を投入する必要がなくなり、これによっても信号線数を減少させることができる。
【００５３】
次に、本発明の第２の実施の形態について図５ないし図８を参照して説明する。なお、上記実施の形態における部分と同一部分には同一符号を付してその詳細な説明を省略する。上記第１の実施の形態における装置は、分割駆動の周期を変えられるものであるが、本実施の形態における装置は、分割駆動の周期のみならず、分割駆動の順序をも変えられるものである。
【００５４】
図５は、本実施の形態に係る分割駆動制御装置の構成を示す回路図で、図１に示すものと異なるのは、シリアルデータ（ＳＤ）を直接シフトレジスタ１５に供給する代りに、シリアルデータ（ＳＤ）の最初に分割順序を示すグループ指定情報としての分割フラグを設けたシリアルデータ（ＳＤＡ１）を一度制御器４１に供給してからシフトレジスタ１５に供給する点である。すなわち、本実施の形態における制御手段としての制御器４１は、図１に示すものと異なり、シリアルデータ（ＳＤＡ１）の分割フラグで指定された分割イネーブル（Ｇ１〜Ｇ４）を選択して出力するようになっている。
【００５５】
この装置の印字駆動制御タイミングは図６に示すように、図２に示すタイミングとほぼ同様であるが、分割フラグの内容により分割イネーブル（Ｇ１〜Ｇ４）が任意に切換えられる点で相違する。
【００５６】
次に、上記制御器４１の回路構成を図７を参照して説明する。
上記制御器４１は、分割フラグを有するシリアルデータ（ＳＤＡ１）を入力してシリアルデータ（ＳＤＡ２）としてシフトレジスタ１５に供給するＤフリップフロップ４２、このＤフリップフロップ４２からのシリアルデータ（ＳＤＡ２）の分割フラグを検出してそれを分割データ（ＤＶＦＤ）として出力する２ビットシフトレジスタ４３、制御信号（ＳＴＢＩ）の立上がりを検出する回路４４、制御信号の立上がりが検出されると分割フラグを検出する間だけデータ転送などのその後の動作を遅延させる回路４５、転送イネーブルを生成する回路４６、ラッチ信号（ＬＴ）を生成する回路４７、分割イネーブル（Ｇ１〜Ｇ４）を生成する回路４８、ストローブ信号（ＳＴＢ）を生成する回路４９から構成される。
【００５７】
上記立上がり検出回路４４は、２つのＤフリップフロップ５１，５２と２入力ＡＮＤゲート５３から構成され、制御信号（ＳＴＢＩ）の立上がりを検出して検出信号Ｔを出力する。なお、この立上がり検出回路４４は、図３に示す立上がり検出回路２１と同様の動作を行う。
【００５８】
上記遅延回路４５は、ＪＫフリップフロップ５４、２入力ＡＮＤゲート５５、Ｄフリップフロップ５６から構成される。この上記遅延回路４５は、立上がり検出回路４４からの検出信号Ｔが出力されると、２ビットシフトレジスタ４３がシリアルデータ（ＳＤＡ２）の分割フラグを検出する間だけタイミングをずらして、Ｄフリップフロップ５６のＱ端子から出力する。
【００５９】
つまり、上記遅延回路４５によって制御信号（ＳＴＢＩ）とシリアルデータ（ＳＤＡ１）とのタイミングが合わせられる。
なお、ＪＫフリップフロップ５４のＱ端子からの出力は、分割フラグイネーブルを示す内部信号（ＤＶＦＥ）となる。この内部信号（ＤＶＦＥ）は分割フラグを検出している間はＨレベルとなるので、上記遅延回路４５はこの内部信号（ＤＶＦＥ）を利用してシリアルデータ（ＳＤＡ２）のうちの分割フラグとデータとの判別を行なっているともいえる。
【００６０】
上記転送イネーブル生成回路４６は、ＪＫフリップフロップ５７とデータ転送長をカウントするデータ転送長カウンタ５８から構成され、遅延回路４５のＤフリップフロップ５６からの出力を起点として転送イネーブル（ＤＳＥ）を発生させる。これにより、分割フラグを検出する間だけ遅延して転送イネーブル（ＤＳＥ）が発生するので、シリアルデータ（ＳＤＡ２）の分割フラグを除く駆動データの部分のみがシフトレジスタ１５に転送されることになる。
【００６１】
上記ラッチ信号生成回路４７は、ＪＫフリップフロップ５９、２入力ＡＮＤゲート６０、ＮＯＴゲート６１から構成され、遅延回路４５のＤフリップフロップ５６からの出力によって図３に示すラッチ生成回路２３と同様に内部起動信号（ＳＴ）を出力する。この内部起動信号（ＳＴ）はＮＯＴゲート６１を介してラッチ信号（ＬＴ）となって出力される。
【００６２】
上記分割イネーブル生成回路４８は、２ビットラッチ６２とデコーダ６３から構成される。この２ビットラッチ６２は、ラッチ信号生成回路４７の２入力ＡＮＤゲート６０からの内部起動信号（ＳＴ）をＬＤ端子に入力し、これによって２ビットシフトレジスタ４３からの分割データ（ＤＶＦＤ）をラッチする。デコーダ６３は、２ビットラッチ６２でラッチされた分割データをデコードし、これに応じた分割イネーブル（Ｇ１〜Ｇ４）のいずれかを選択して出力する。
【００６３】
上記ストローブ信号生成回路４９は、ＪＫフリップフロップ６４、ストローブカウンタ６５、ストローブデコーダ６６から構成され、その動作は図３に示すストローブ信号生成回路２５と同様であり、上記内部起動信号（ＳＴ）を入力すると、ストローブ信号（ＳＴＢ）を出力する。
【００６４】
このような制御器４１の回路の動作タイミングを図８を参照して説明する。  先ず、制御信号（ＳＴＢＩ）が入力され、それに続き特定の時間間隔の後、制御信号（ＳＴＢＩ）に同期して図８に示す斜線部分のような２ビットの分割フラグ（ＤＶＦ）とそれに続くデータからなるシリアルデータ（ＳＤＡ１）が入力される。
【００６５】
上記シリアルデータ（ＳＤＡ２）はＤフリップフロップ４２を介してシリアルデータ（ＳＤＡ１）としてシフトレジスタ１５に供給される。
また、制御信号（ＳＴＢＩ）が立上がり検出回路４４に入力されると、制御信号（ＳＴＢＩ）の立上がりが検出され、遅延回路４５において分割フラグイネーブル（ＤＶＦＥ）が２ビットの間生成（Ｈレベル）されたのち、ラッチ信号生成回路４７において内部起動信号（ＳＴ）が生成される。
【００６６】
分割フラグイネーブル（ＤＶＦＥ）が生成される２ビットの間、上記シリアルデータ（ＳＤＡ２）は、２ビットシフトレジスタ４３に供給され、分割フラグが検出され、分割データ（ＤＶＦＤ）として出力される。
【００６７】
そして、上記内部起動信号（ＳＴ）により分割イネーブル生成回路４８の２ビットラッチ６２にラッチされ、これがデコーダ６３でデコードされ分割イネーブル（Ｇ１〜Ｇ４）が生成される。この点で、グループ切換カウンタ３６で制御信号（ＳＴＢＩ）立上がりの検出信号Ｔをカウントし、その値をデコードして分割イネーブル（Ｇ１〜Ｇ４）を生成していた第１の実施の形態における図３に示す回路と異なる。
【００６８】
また、本実施の形態における回路は、制御信号（ＳＴＢＩ）の立上がりにより起動し、データ転送イネーブル（ＤＳＥ）、ラッチ信号（ＬＴ）、ストローブ信号（ＳＴＢ）を生成する点で、第１の実施の形態における図３に示す回路と同様であるが、図３に示す回路ではこの検出信号Ｔによってデータ転送イネーブル（ＤＳＥ）、ラッチ信号（ＬＴ）、ストローブ信号（ＳＴＢ）を生成するのに対して、本実施の形態における図７に示す回路では、立上がり検出回路４４からの検出信号Ｔが出力されてから上記遅延回路４５によって２ビットシフトレジスタ４３がシリアルデータ（ＳＤＡ２）の分割フラグを検出する間だけ遅延した後データ転送イネーブル（ＤＳＥ）が生成され、同様にして遅延した上記内部起動信号（ＳＴ）によりラッチ信号（ＬＴ）、ストローブ信号（ＳＴＢ）、分割イネーブル（Ｇ１〜Ｇ４）が生成される。
【００６９】
以上のように、制御信号（ＳＴＢＩ）が入力されることにより、その立上がりを起点としてシリアルデータ（ＳＤＡ１）の分割フラグにおける分割データで指定されたグループの駆動素子が駆動し、分割周期内の一連の駆動制御が行われる。
【００７０】
このように、上記制御器４１において起動信号としての制御信号（ＳＴＢＩ）と駆動情報としてのシリアルデータ（ＳＤＡ１）が同期して入力されると、その制御信号（ＳＴＢＩ）の立上がりを検出し、これに基づいて分割イネーブル（Ｇ１〜Ｇ４）を生成するので、上記第１の実施の形態と同様に制御信号（ＳＴＢＩ）とシリアルデータ（ＳＤＡ１）の投入周期を変更することにより容易に分割駆動周期を変更することができる。
【００７１】
これに加えて、本実施の形態では、シリアルデータ（ＳＤＡ１）の分割フラグにおける分割データで指定されたグループの駆動素子を駆動させることができるので、分割駆動周期のみならず、分割駆動の順序をも任意に変えることができる。これにより、印字の方向を問わずに適用できるので、柔軟性、性能やコスト面でも従来に比して有利となる。
【００７２】
しかも、第１の実施の形態と同様に上記制御器４１において制御信号（ＳＴＢＩ）の立上がりによって分割イネーブル（Ｇ１〜Ｇ４）のみならず、分割単位でラッチ信号（ＬＴ）、ストローブ信号（ＳＴＢ）をも生成するので、制御信号（ＳＴＢＩ）とシリアルデータ（ＳＤ）のみを分割単位に投入することにより駆動素子を分割駆動制御することができる。これにより、全体の信号線数も少なくすることができる。
【００７３】
次に、本発明の第３の実施の形態について図９ないし図１２を参照して説明する。上記実施の形態における部分と同一部分には同一符号を付してその詳細な説明を省略する。
上記第１及び第２の実施の形態における装置は、起動情報としての制御信号（ＳＴＢＩ）の立上がりで分割駆動を行っていたが、本実施の形態における装置は、この制御信号（ＳＴＢＩ）の代りにシリアルデータ（ＳＤ）の先頭に分割の起点となる図１０又は図１２に示すような起動情報としての起動フラグ（黒べた部分）を設けた選択制御情報としてのシリアルデータ（ＳＤＢ１）を制御手段としての制御器７１に入力し、この起動フラグに基づいて制御器７１を起動することにより分割周期を任意に変えられる駆動制御を行うものである。
【００７４】
図９は、本実施の形態に係る分割駆動制御装置の構成を示す回路図で、図１に示すものと異なるのは、制御器７１に制御信号（ＳＴＢＩ）が入力されていない点、制御器７１にシリアルデータ（ＳＤ）の代りに起動情報としての起動フラグを設けたシリアルデータ（ＳＤＢ１）を入力している点である。
【００７５】
このような分割駆動制御装置における印字駆動制御タイミングを図１０に示す。本実施の形態では制御信号（ＳＴＢＩ）を用いないため、図２に示すものと比較して制御信号（ＳＴＢＩ）が削除されている。また、制御信号（ＳＴＢＩ）の立上がりではなく、起動フラグに基づいて制御器７１を起動する他は、図２に示すタイミングとほぼ同様である。
【００７６】
次に、上記制御器７１の回路構成を図１１を参照して説明する。
上記制御器７１は、シリアルデータ（ＳＤＢ１）の起動フラグ（最初の１ビット）を検出する回路７２、データ転送イネーブル（ＤＳＥ）を生成する回路２２、起動フラグの検出をディゼーブルさせるためのＮＯＴゲート７３、ラッチ信号（ＬＴ）を生成する回路２３、分割イネーブル（Ｇ１〜Ｇ４）を生成する回路２４、ストローブ信号（ＳＴＢ）を生成する回路２５から構成される。
【００７７】
図３に示す回路と異なるのは、立上がり検出回路２１の代りに、２つのＤフリップフロップ７４，７５と３入力ＡＮＤゲート７６で構成した起動フラグ検出回路７２を設け、この起動フラグ検出回路７２に起動フラグを設けたシリアルデータ（ＳＤＢ１）を入力し、その起動フラグを検出して検出信号Ｔを出力する点、データ転送イネーブル生成回路２２におけるＪＫフリップフロップ３１の出力Ｑであるデータ転送イネーブル（ＤＳＥ）をＮＯＴゲート７３を介して３入力ＡＮＤゲート７６に入力することによりデータ転送イネーブル（ＤＳＥ）が出力している間は起動フラグの検出をディゼーブルさせるようにした点、シリアルデータ（ＳＤＢ１）をＤフリップフロップ７４を介してシリアルデータ（ＳＤＢ２）として出力してシフトレジスタ１５に供給する点である。
【００７８】
図１２は、このような制御器７１の動作タイミングを示す。
シリアルデータ（ＳＤＢ１）は、１ビットの起動フラグとデータから構成され、その他定常箇所はＬレベルとなっている。この起動フラグは、定常箇所と逆のレベルであり、本実施の形態の場合はＨレベルとなる。この起動フラグは、２段のＤフリップフロップ７４，７５と３入力ＡＮＤゲート７６にて検出され、検出信号Ｔによりデータ転送長カウンタ３２を起動し、データの転送制御を行う。
【００７９】
この際、データ転送イネーブル（ＤＳＥ）は、ＮＯＴゲート７３にて反転し、３入力ＡＮＤゲート７６にマスク信号（ＭＳＫ）としてフィードバックされる。これにより、起動フラグ検出回路７２においてデータ転送中の起動フラグの検出がディゼーブルされる。
【００８０】
そして、シフトレジスタ１５へのシリアルデータ転送が終了すると、データ転送イネーブル（ＤＳＥ）はＬレベルとなるので、マスク信号（ＭＳＫ）はＨレベルとなり、起動フラグ検出回路７２において起動フラグの検出を再度イネーブルする。こうして、起動フラグとデータの判別が行われる。
【００８１】
２回目以降の起動フラグが入力されると、今度は内部起動信号（ＳＴ）が生成され、内部回路を駆動することにより、ストローブ信号（ＳＴＢ）、分割イネーブル（Ｇ１〜Ｇ４）、ラッチ信号（ＬＴ）が生成、出力される。
【００８２】
以上のように、起動フラグを設けたシリアルデータ（ＳＤＢ１）が入力されることにより、その起動フラグの検出を起点として各グループごとに順次駆動素子が駆動し、分割周期内の一連の駆動制御が行われる。
このように、上記制御器７１において起動情報としての起動フラグを設けたシリアルデータ（ＳＤＢ１）が入力されると、その起動フラグを検出し、これに基づいて分割イネーブル（Ｇ１〜Ｇ４）を生成するので、シリアルデータ（ＳＤＢ１）の投入周期を変更することにより容易に分割駆動周期を変更することができるとともに、制御信号（ＳＴＢＩ）を不要とすることができ、装置全体の信号線数をさらに減少させることができる。
【００８３】
以下、本発明の第４の実施の形態を図１３及び図１４を参照して説明する。なお、上記実施の形態における部分と同一部分には同一符号を付してその詳細な説明を省略する。また、本実施の形態における分割駆動制御装置の回路図は、図９に示すＳＤＢ１、ＳＤＢ２をそれぞれＳＤＣ１、ＳＤＣ２とした点以外は同様であるため、その詳細な説明を省略する。
【００８４】
上記第３の実施の形態おいては、シリアルデータ（ＳＤ）に起動フラグを設けることにより、分割駆動周期を変えながら装置の駆動制御を行うことが可能となるが、分割駆動の順序については第１の実施の形態と同様にグループ切換カウンタ３６に従ったものとなる。これに対して、本実施の形態では、シリアルデータ（ＳＤ）に起動情報としての起動フラグに続いて分割イネーブル（Ｇ１〜Ｇ４）を指定するグループ指定情報としての分割フラグを設けた選択制御情報としてのシリアルデータ（ＳＤＣ１）に基づいて駆動制御することにより、制御信号（ＳＴＢＩ）を不要としつつも、分割駆動の周期のみならず分割駆動の順序も任意に変えることができるようにしている。
【００８５】
本実施の形態における制御手段としての制御器７１の回路構成を図１３を参照して説明する。
上記制御器７１は、シリアルデータ（ＳＤＣ１）の起動フラグ（最初の１ビット）を検出する回路７２、このシリアルデータ（ＳＤＣ１）の分割フラグ（起動フラグの次の２ビット）を検出してそれを分割データ（ＤＶＦＤ）として出力する２ビットシフトレジスタ４３、起動フラグが検出されると分割フラグを検出する間だけデータ転送などのその後の動作を遅延させる回路４５、転送イネーブルを生成する回路４６、起動フラグの検出をディゼーブルさせるための２入力ＮＯＲゲート８０、ラッチ信号（ＬＴ）を生成する回路４７、分割イネーブル（Ｇ１〜Ｇ４）を生成する回路４８、ストローブ信号（ＳＴＢ）を生成する回路４９から構成される。
【００８６】
図７に示す回路と異なるのは、立上がり検出回路４４の代りに、２つのＤフリップフロップ７４，７５と３入力ＡＮＤゲート７６で構成した起動フラグ検出回路７２を設け、この起動フラグ検出回路７２に起動フラグを設けたシリアルデータ（ＳＤＣ１）を入力し、その起動フラグを検出して検出信号Ｔを出力する点、データ転送イネーブル生成回路４６におけるデータ転送イネーブル（ＤＳＥ）及び分割フラグイネーブル（ＤＶＦＥ）を２入力ＮＯＲゲート８０を介して３入力ＡＮＤゲート７６に入力することによって分割フラグとデータの転送を行っている間は起動フラグの検出をディゼーブルさせるようにした点、上記Ｄフリップフロップ４２をなくしてシリアルデータ（ＳＤＣ１）をＤフリップフロップ７４を介してシリアルデータ（ＳＤＣ２）として出力しシフトレジスタ１５に供給する点である。
【００８７】
図１４は、このような制御器７１の動作タイミングを示す。
シリアルデータ（ＳＤＣ１）は、時分割多重化した１ビットの起動フラグとそれに続く２ビットの分割フラグ（ＤＶＦ）とさらに続くデータから構成され、その他定常箇所はＬレベルとなっている。この起動フラグは、定常箇所と逆のレベルであり、本実施の形態の場合はＨレベルとなる。この起動フラグを検出してからの動作タイミングは図８に示すものとほぼ同様である。
【００８８】
但し、本実施の形態では、分割フラグイネーブル（ＤＶＦＥ）とデータ転送イネーブル（ＤＳＥ）がＮＯＲゲート８０にてＮＯＲされ、３ＡＮＤゲート７６にマスク信号（ＭＳＫ）としてフィードバックされる点が異なる。これにより、起動フラグ検出回路７２において分割フラグとデータの転送中の起動フラグの検出がディゼーブルされる。そして、転送が終了するとマスク信号（ＭＳＫ）がＨレベルとなり、起動フラグの検出を再度イネーブルする。こうして、起動フラグ及び分割フラグの各フラグとデータとの判別を行うこととする。本実施の形態では、シリアルデータ（ＳＤＣ１）に起動フラグのみならず分割フラグも載せるため、その分だけデータの転送やその後の制御駆動を遅らせる必要があるからである。
【００８９】
このように、本実施の形態では、上記制御器７１において起動情報としての起動フラグ及び分割フラグを設けたシリアルデータ（ＳＤＣ１）が入力されると、これに基づいて分割イネーブル（Ｇ１〜Ｇ４）を生成するので、上記第３の実施の形態と同様にシリアルデータ（ＳＤＣ１）の投入周期を変更することにより容易に分割駆動周期を変更することができるとともに、制御信号（ＳＴＢＩ）を不要とすることができ、装置全体の信号線数をさらに減少させることができる。
【００９０】
これに加えて、本実施の形態では、第２の実施の形態と同様にシリアルデータ（ＳＤＣ１）の分割フラグにおける分割データで指定されたグループの駆動素子が駆動させることができるので、分割駆動周期のみならず、分割駆動の順序をも任意に変えることができる。
【００９１】
以下、本発明の第５の実施の形態を図１５及び図１６を参照して説明する。なお、上記実施の形態における部分と同一部分には同一符号を付してその詳細な説明を省略する。また、本実施の形態における分割駆動制御装置の回路図は、図５に示すＳＤＡ１、ＳＤＡ２をそれぞれＳＤＤ１、ＳＤＤ２とした点以外は同様であるため、その詳細な説明を省略する。
【００９２】
上記第１の実施の形態のようにグループ切換カウンタ３６のカウントにより分割信号（Ｇ１〜Ｇ４）を生成するものでは、万が一ノイズ等でグループ切換カウンタ３６のカウントがずれてしまうと、それ以降の分割駆動がずれてしまって印字結果が不良となるおそれがある。これに対して本実施の形態は、グループ切換カウンタ３６に定期的に初期化（初期値ロード又はリセット）してノイズ等による分割カウンタの影響を最小限に抑えるものである。
【００９３】
図１５は、本実施の形態における制御手段としての制御器７１の回路構成を示す図で、第１の実施の形態における図３に示すものと異なるのは、シリアルデータ（ＳＤ）に初期化情報としての初期化フラグを設けたシリアルデータ（ＳＤＤ１）を入力するとともに、駆動素子の各グループを駆動する前に定期的にグループ切換カウンタ３６の初期化を行なわせるための２入力ＮＡＮＤゲート８１を設け、上記シリアルデータ（ＳＤＤ１）と２入力ＡＮＤゲート３４からの出力である内部起動信号（ＳＴ）とを上記２入力ＮＡＮＤゲート８１に入力し、この２入力ＮＡＮＤゲート８１の出力をグループ切換カウンタ３６のリセット端子に接続した点、シリアルデータ（ＳＤＤ１）は（ＳＤＤ２）としてシフトレジスタ１５へ供給する点である。
【００９４】
このような分割駆動制御装置における印字駆動制御タイミングを図１６に示す。シリアルデータ（ＳＤＤ１）とこれに同期した制御信号（ＳＴＢＩ）が制御器７１に入力し、制御信号（ＳＴＢＩ）の立上がりが検出されて立上がり検出回路２１から検出信号Ｔ（Ｈレベル）が出力されると、シリアルデータ（ＳＤＤ１）の初期化フラグがＨレベルであれば、２入力ＮＡＮＤゲート８１の出力がＬレベルとなり、グループ切換カウンタ３６が初期化される。
【００９５】
また、立上がり検出回路２１から検出信号Ｔ（Ｈレベル）が出力されても、シリアルデータ（ＳＤＤ１）の初期化フラグがＬレベルであれば、２入力ＮＡＮＤゲート８１の出力がＨレベルであるため、グループ切換カウンタ３６は初期化されない。
【００９６】
このように、２入力ＮＡＮＤゲート８１を設け、シリアルデータ（ＳＤＤ１）の初期化フラグによってグループ切換カウンタ３６を定期的に初期化させることができる。これにより、第１の実施の形態と同様の効果を奏することに加えて、ノイズ等によってグループ切換カウンタ３６のカウントがずれてしまうことを防止できる。従って、たとえノイズ等があったとしてもグループ切換カウンタ３６への影響を最小限に抑えてることができ、印字不良を最小限に抑えることができる。
【００９７】
なお、本実施の形態においては、第１の実施の形態を変形した場合について述べたが、第３の実施の形態もグループ切換カウンタ３６を使用するのでこれに適用してもよい。
【００９８】
第３の実施の形態における制御器７１の回路に適用した場合の回路図を図１７に示すとともに、その動作タイミングを図１８に示す。
第３の実施の形態におけるシリアルデータ（ＳＤＢ１）では、先頭に起動フラグを載せる必要があるため、本実施の実施の形態では初期化情報としての初期化フラグを起動情報としての起動フラグと駆動情報としてのデータとの間に時分割多重化して載せるように構成した選択制御情報としてのシリアルデータ（ＳＤＥ１）を制御器７１に入力するようにしている。
【００９９】
また、本実施の形態においては、上記シリアルデータ（ＳＤＥ１）と上記起動フラグ検出回路７２において起動フラグを検出した場合に出力される検出信号Ｔとを上記２入力ＮＡＮＤゲート８１に入力し、この２入力ＮＡＮＤゲート８２の出力をグループ切換カウンタ３６のリセット端子に接続している。
【０１００】
これにより、上記データ転送イネーブル生成回路２２からデータ転送イネーブル（ＤＳＥ）が出力される直前のタイミングで、シリアルデータ（ＳＤＥ１）の初期化フラグがＨレベルであれば、２入力ＮＡＮＤゲート８２の出力がＬレベルとなり、グループ切換カウンタ３６が初期化される。
【０１０１】
また、起動フラグ検出回路７２から検出信号Ｔ（Ｈレベル）が出力されても、シリアルデータ（ＳＤＥ１）の初期化フラグがＬレベルであれば、２入力ＮＡＮＤゲート８２の出力がＨレベルであるため、グループ切換カウンタ３６は初期化されない。
【０１０２】
このようにすることによって、第３の実施の形態と同様の効果を奏することに加えて、ノイズ等によってグループ切換カウンタ３６のカウントがずれてしまうことを防止できる。従って、たとえノイズ等があったとしてもグループ切換カウンタ３６への影響を最小限に抑えてることができ、印字不良を最小限に抑えることができる。
【０１０３】
【発明の効果】
以上詳述したように本発明によれば、起動情報と駆動情報が１つの信号線又は独立した別個の信号線から同期して入力することにより、その起動情報を検出して得られたタイミングに基づいて駆動するグループを選択するためのグループ切換信号を生成するので、起動情報と駆動情報の投入周期を変更することにより容易に分割駆動周期を変更することができる。
【０１０４】
これにより、例えば主走査方向にヘッドを駆動して印刷を行う場合には、ヘッドの主走査方向の動作をエンコーダのパルスで検出し、これを利用して主走査方向の印字タイミングの調整を行うことができるので、良好な印字結果を得ることができる。また、分割単位で設けられた各駆動素子群をずらしてヘッドを構成した場合などにおいても容易に印字タイミングの調整を行うことができるので常に良好な印字結果を得ることができる。
【０１０５】
しかも、起動情報を検出して得られたタイミングに基づいてグループ選択信号のみならず、分割単位で駆動に必要な転送イネーブル信号、ラッチ信号、ストローブ信号などの制御信号を生成するので、起動情報と駆動情報のみを分割単位に投入することにより駆動素子を分割駆動制御することができる。これにより、全体の信号線数も少なくすることができる。
【０１０６】
また、起動情報と駆動情報とを時分割した１つの信号線で構成することにより、全体の信号線数をさらに少なくすることができる。
【０１０７】
また、分割情報を含む選択制御情報を駆動情報とともに時分割多重化した１つの信号線で構成し、これに基づいて分割駆動することによって、分割情報で指定されたグループの駆動素子が駆動させることができるので、分割駆動周期のみならず、分割駆動の順序をも任意に変えることができる。これにより、印字の方向を問わずに適用できるので、柔軟性、性能やコスト面でも従来に比して有利となる。
【０１０８】
つまり、本発明によれば、全体の信号線数を少なくしつつ、分割駆動周期、分割駆動の順序を任意に変えることができる。
【０１０９】
さらに、起動情報を検出して得られたタイミングを毎に順番にグループを切換えるグループ選択信号を生成するように構成するとともに、初期化情報を含む選択制御情報を入力し、この初期化情報を検出するとグループ選択を初期化することにより、定期的にグループ選択を初期化させることができる。これにより、例えば起動情報をカウンタでカウントする毎に順番にグループ選択信号を生成する場合はノイズ等によって上記カウンタのカウントがずれてしまうことを防止できる。従って、たとえノイズ等があったとしても上記カウンタへの影響を最小限に抑えてることができ、印字不良を最小限に抑えることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る分割駆動制御装置の構成を示す回路図。
【図２】図１に示す回路の動作タイミングを示す図。
【図３】図１に示す制御器の構成を示す回路図。
【図４】図３に示す回路の動作タイミングを示す図。
【図５】本発明の第２の実施の形態に係る分割駆動制御装置の構成を示す回路図。
【図６】図５に示す回路の動作タイミングを示す図。
【図７】図５に示す制御器の構成を示す回路図。
【図８】図７に示す回路の動作タイミングを示す図。
【図９】本発明の第３の実施の形態に係る分割駆動制御装置の構成を示す回路図。
【図１０】図９に示す回路の動作タイミングを示す図。
【図１１】図９に示す制御器の構成を示す回路図。
【図１２】図１１に示す回路の動作タイミングを示す図。
【図１３】本発明の第４の実施の形態に係る分割駆動制御装置における制御器の構成を示す回路図。
【図１４】図１３に示す回路の動作タイミングを示す図。
【図１５】本発明の第５の実施の形態に係る分割駆動制御装置における制御器の構成を示す回路図。
【図１６】図１５に示す回路の動作タイミングを示す図。
【図１７】本発明の第６の実施の形態における他の制御器の構成を示す回路図。
【図１８】図１７に示す回路の動作タイミングを示す図。
【図１９】従来の分割駆動制御装置の構成を示す回路図。
【図２０】図１９に示す回路の動作タイミングを示す図。
【図２１】従来の他の分割駆動制御装置の構成を示す回路図。
【図２２】図２１に示す回路の動作タイミングを示す図。
【図２３】従来の他の分割駆動制御装置の構成を示す回路図。
【図２４】図２３に示す回路の動作タイミングを示す図。
【符号の説明】
１１…駆動素子
１２…トランジスタアレイ
１３…３入力ＡＮＤゲート
１４…ラッチ回路
１５…シフトレジスタ
１６…制御器
２１，４４…立上がり検出回路
２２，４６…転送イネーブル生成回路
２３，４７…ラッチ生成回路
２４，４８…分割イネーブル生成回路
２５，４９…ストローブ信号生成回路
３６…グループ切換カウンタ
４１…制御器
４３…２ビットシフトレジスタ
４５…遅延回路
７２…起動フラグ検出回路
８１，８２…２入力ＮＡＮＤゲート
【図１】
0004167343.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
0004167343.tif 000012
【図１２】
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【図１３】
0004167343.tif 000014
【図１４】
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【図１５】
0004167343.tif 000016
【図１６】
0004167343.tif 000017
【図１７】
0004167343.tif 000018
【図１８】
0004167343.tif 000019
【図１９】
0004167343.tif 000020
【図２０】
0004167343.tif 000021
【図２１】
0004167343.tif 000022
【図２２】
0004167343.tif 000023
【図２３】
0004167343.tif 000024
【図２４】
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