(57)【特許請求の範囲】
【請求項１】
電流を与えた際に当該電流の大きさに応じた出力電圧を生成する出力電圧設定用抵抗網と、前記出力電圧設定用抵抗網に制御電流を与えて当該出力電圧設定用抵抗網の出力ノードの電圧及び負荷に供給する出力電圧を一定電圧値に制御するための前記制御トランジスタと、基準電圧を生成する基準電圧発生回路と、前記基準電圧発生回路からの基準電圧と前記出力ノード電圧との電圧差を検出して当該電圧差に基づく誤差信号を生成すると共に、当該誤差信号を前記制御トランジスタにフィードバックして負荷に供給する出力電圧を一定に保持する定電圧制御を促すフィードバックループを備えた誤差増幅器と、を有する負荷に供給する出力電圧を一定に保持するボルテージレギュレータにおいて、
（イ）前記基準電圧発生回路が、（ａ）ゲートとソースとが基準電圧として出力する基準電圧出力ノードに接続された第１ディプレッション型ｎチャネルＭＯＳトランジスタと、（ｂ）前記基準電圧出力ノードを共通にして前記第１ディプレッション型ｎチャネルＭＯＳトランジスタに直列に接続され、ゲートとドレインとが当該基準電圧出力ノードに接続されて、ソースが接地電位である第１電位に接続されたエンハンスメント型ｎチャネルＭＯＳトランジスタと、（ｃ）ゲートとソースとが共通接続されてドレインが前記第１電位より大きい入力電位の第２電位に接続された第２ディプレッション型ｎチャネルＭＯＳトランジスタと、を有し、そして、
（ロ）前記第１ディプレッション型ｎチャネルＭＯＳトランジスタのドレインが、前記第２ディプレッション型ｎチャネルＭＯＳトランジスタのソースに直列に接続されるとともに、前記第１ディプレッション型ｎチャネルＭＯＳトランジスタ、前記第２ディプレッション型ｎチャネルＭＯＳトランジスタ、及び、前記エンハンスメント型ｎチャネルＭＯＳトランジスタのバックゲートが、前記第１電位と接続されている
ことを特徴とするボルテージレギュレータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、基準電圧を生成する基準電圧発生回路に関する。
【０００２】
また本発明は、この基準電圧発生回路をリファレンス電圧として用い、負荷に供給される出力電圧を一定に保持する定電圧電源であるボルテージレギュレータに関する。
【０００３】
更に本発明は、この基準電圧発生回路をリファレンス電圧として用い、電圧が所定値よりも低くなったことを検出するボルテージディテクタに関する。
【０００４】
【従来の技術】
図９は、従来の基準電圧発生回路を説明するための回路図である。図１０は、ディプレッション型ｎチャネルＭＯＳトランジスタとエンハンスメント型ｎチャネルＭＯＳトランジスタとを用いて図９の基準電圧発生回路をｎ型サブストレート領域内に形成されたｐ型ウェル領域内に形成した場合の素子断面図である。
【０００５】
従来この種の基準電圧発生回路としては、例えば、図９に示すようなものがある。
【０００６】
すなわち、図９に示す基準電圧発生回路は、入力電圧Ｖ2と接地電位ＧＮＤ（ただし、入力電圧Ｖ2＞接地電位ＧＮＤ）との間に第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ1とエンハンスメント型ｎチャネルＭＯＳトランジスタＴｒ2とが直列に接続された回路を有していた。
【０００７】
ここで、基準電圧発生回路における第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ1は、図１０に示すように、ｎ型サブストレート領域Ｎｓｕｂとｐ型ウェル領域ｐＷｅｌｌとに逆バイアスが印加されるように入力電圧Ｖ2と接地電位ＧＮＤ（ただし、入力電圧Ｖ2＞接地電位ＧＮＤ）とが設定され、ｎ型サブストレート領域Ｎｓｕｂがｎ+接合領域を介して入力電圧Ｖ2に接続され、ｐ型ウェル領域ｐＷｅｌｌがｐ+接合領域を介して基準電圧出力ノード（基準電圧Ｖref）に接続され、ゲート領域とｎ+ソース領域とが基準電圧出力ノードに接続され、ｎ+ドレイン領域が入力電圧Ｖ2に接続された回路構成を有していた
。
【０００８】
またエンハンスメント型ｎチャネルＭＯＳトランジスタＴｒ2は、図１０に示すように、ｎ型サブストレート領域Ｎｓｕｂとｐ型ウェル領域ｐＷｅｌｌとに逆バイアスが印加されるように入力電圧Ｖ2と接地電位ＧＮＤとが設定され、ｎ型サブストレート領域Ｎｓｕｂがｎ+接合領域（図示せず）を介して入力電圧Ｖ2 に接続され、ｐ型ウェル領域ｐＷｅｌｌがｐ+接合領域を介して接地電位ＧＮＤに接続され、基準電圧出力ノードを共通にして第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ1に直列に接続され、ゲート領域とｎ+ドレイン領域とが基準電圧出力ノードに共に接続され、ｎ+ソース領域が接地電位ＧＮＤに接続された回路構成を有していた。
【０００９】
このような回路構成を有する基準電圧発生回路における基準電圧Ｖrefは、式（１）に基づいて決定されていた。
【数１】
0004084872.tif 000002
第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ1のトランジスタサイズ及びエンハンスメント型ｎチャネルＭＯＳトランジスタＴｒ2のトランジスタサイズは、式（１）の基準電圧Ｖrefを温度Ｔに関して偏微分して得られる偏微分係数ｄＶref／ｄＴがゼロ（ｄＶref／ｄＴ＝０）となるように温度補償されて決定されていた。
【００１０】
【発明が解決しようとする課題】
しかしながら、このような従来の基準電圧発生回路では、第１に、図１０に示すような素子構造では、入力電圧Ｖ2に重畳してきたノイズ成分が、第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ1のｐ型ウェル領域ｐＷｅｌｌとｎ型サブストレート領域接合領域間に形成される寄生容量を介して基準電圧出力ノードの基準電圧Ｖrefに伝播されてしまう可能性があり、その結果、ノイズ耐性の高い基準電圧Ｖrefを得ることが難しいという技術的課題があった。
【００１１】
また第２に、第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ1のｎ+ドレイン領域におけるドレイン電位が変動してしまった場合、基準電圧Ｖrefがゲート長変調効果の影響を受けてしまう可能性があり、その結果、ドレイン電位変動耐性の高い基準電圧Ｖrefを得ることが難しいという技術的課題があった。
【００１２】
本発明は、このような従来の問題点を踏まえ、高いノイズ耐性を有する基準電圧を得ることができるとともに、高いドレイン電位変動耐性を有する基準電圧を得ることができる基準電圧発生回路および基準電圧発生回路を用いたボルテージレギュレータおよびボルテージディテクタを実現することを課題としている。
【００１６】
第３に、第２導伝型ドレイン領域と第１導伝型サブストレート領域とに逆バイアスが印加されるように第１電位と第２電位とが設定されゲート領域とソース領域とが基準電圧出力ノードに接続され第２導伝型ドレイン領域が第２電位に接続され第１導伝型サブストレート領域が第１電位に接続された第２導伝型を有する第１ディプレッション型ＭＯＳトランジスタと、第２導伝型ドレイン領域と第１導伝型サブストレート領域とに逆バイアスが印加されるように第１電位と第２電位とが設定され基準電圧出力ノードを共通にして第１ディプレッション型ＭＯＳトランジスタに直列に接続されゲート領域と第２導伝型ドレイン領域とが基準電圧出力ノードに接続されソース領域が第１電位に接続された第２導伝型のエンハンスメント型ＭＯＳトランジスタとを有し、第１電位をバックバイアス電位に固定し、基準電圧出力ノードの電位を基準電圧として出力する回路構成により、入力電圧にノイズ成分が重畳してきた場合であっても、第１ディプレッション型ＭＯＳトランジスタの第１導伝型ウェル領域と第２導伝型サブストレート領域の間に形成される寄生容量を介して第１導伝型ウェル領域に伝播されてきたノイズ成分を第１電位（バックバイアス電位）にバイパスして基準電圧出力ノードの基準電圧への伝播を回避でき、その結果、高いノイズ耐性を有する基準電圧を得ることができる基準電圧発生回路を実現することを課題としている。
【００２０】
【課題を解決するための手段】
請求項１に記載の発明は、電流を与えた際に当該電流の大きさに応じた出力電圧Ｖoutを生成する出力電圧設定用抵抗網Ｒ１，Ｒ２と、前記出力電圧設定用抵抗網Ｒ１，Ｒ２に制御電流を与えて当該出力電圧設定用抵抗網Ｒ１，Ｒ２の出力ノードの電圧及び負荷に供給する出力電圧Ｖoutを一定電圧値に制御するための前記制御トランジスタ６２と、基準電圧Ｖrefを生成する基準電圧発生回路１０と、前記基準電圧発生回路１０からの基準電圧Ｖrefと前記出力ノード電圧Ｎ１との電圧差を検出して当該電圧差に基づく誤差信号を生成すると共に、当該誤差信号を前記制御トランジスタ６２にフィードバックして負荷に供給する出力電圧Ｖoutを一定に保持する定電圧制御を促すフィードバックループを備えた誤差増幅器６１と、を有する負荷に供給される出力電圧Ｖoutを一定に保持するボルテージレギュレータ６０において、（イ）前記基準電圧発生回路１０が、（ａ）ゲートとソースとが基準電圧Ｖｒｅｆとして出力する基準電圧出力ノードＡに接続された第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ１と、（ｂ）前記基準電圧出力ノードＡを共通にして前記第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ１に直列に接続され、ゲートとドレインとが当該基準電圧出力ノードＡに接続されて、ソースが接地電位である第１電位Ｖ１に接続されたエンハンスメント型ｎチャネルＭＯＳトランジスタＴｒ２と、（ｃ）ゲートとソースとが共通接続されてドレインが前記第１電位Ｖ１より大きい入力電位の第２電位Ｖ２に接続された第２ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ３と、を有し、そして、（ロ）前記第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ１のドレインが、前記第２ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ３のソースに直列に接続されるとともに、前記第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ１、前記第２ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ３、及び、前記エンハンスメント型ｎチャネルＭＯＳトランジスタＴｒ２のバックゲートが、前記第１電位Ｖ１と接続されている。
【００２１】
請求項１に記載の発明によれば、基準電圧発生回路１０における第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ１のドレインへの入力電圧ＶINにノイズ成分が重畳してきた場合であっても、第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ１のドレインとバックゲートの間に形成される寄生容量を介してバックゲートに伝播されてきたノイズ成分を第１電位Ｖ１にバイパスして基準電圧出力ノードＡの基準電圧Ｖrefへの伝播を回避できるようになり、その結果、高いノイズ耐性を有する基準電圧Ｖrefを得ることができるようになり、さらに第２ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ３を設けることにより第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ１のドレインにおけるドレイン電位が変動することを回避して安定化を図り、基準電圧出力ノードＡの基準電圧Ｖrefがゲート長変調効果の影響を受けてしまうことを回避できるようになり、その結果、高いドレイン電位変動耐性を有する基準電圧Ｖrefを得ることができるようになるといった効果を奏する。また、第２ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ３のバックゲート効果により第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ１のドレインの電位の変動を抑制するようなフィードバック効果が可能となる。また、第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ１のドレインが直接第２電位Ｖ２に接続されていないので、ゲート変調効果の影響を低減できる。従って、基準電圧発生回路１０の入力電圧ＶINにノイズ成分が重畳してきた場合であっても、第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ１のドレインとバックゲートの間に形成される寄生容量を介して伝播されてきたノイズ成分を第１電位Ｖ１（バックバイアス電位）にバイパスして基準電圧出力ノードＡの基準電圧Ｖrefへの伝播を回避でき、その結果、高いノイズ耐性を有する基準電圧Ｖrefを用いた定電圧制御ができるボルテージレギュレータ６０を実現できる。更に、第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ１のドレインにおけるドレイン電位が変動することを回避して安定化を図り、基準電圧Ｖrefがゲート長変調効果の影響を受けてしまうことを回避でき、その結果、高いドレイン電位変動耐性を有する基準電圧Ｖrefを用いた定電圧制御ができるようになるといった効果を奏する。
【００６８】
【発明の実施の形態】
以下、図面に基づき本発明の実施形態を説明する。
【００６９】
以下に述べる各実施形態では、第２電位Ｖ2及び第１電位Ｖ1の入力条件は、第２電位Ｖ2が第１電位Ｖ1より大きければよく（すなわち、第２電位Ｖ2＞第１電位Ｖ1であればよく）、第２電位Ｖ2及び第１電位Ｖ1の電位の正負は問わない。またｐチャネルＭＯＳＦＥＴまたはｎチャネルＭＯＳＦＥＴの何れのデバイスにも応用可能であり、更に、これらを組み合わせて構成されるＣＭＯＳにも応用可能である。またこの様なｐチャネルＭＯＳＦＥＴやｎチャネルＭＯＳＦＥＴを用いて構成される基準電圧発生回路１０は集積回路形態で使用されることが望ましい。同様の主旨で、この様な基準電圧発生回路１０はボルテージレギュレータ６０，７０のＩＣ内に集積化またはハイブリッド化されて使用されることが望ましい。同様の主旨で、この様な基準電圧発生回路１０はボルテージディテクタ７０のＩＣ内に集積化またはハイブリッド化されて使用されることが望ましい。更に、サブストレート領域４０の導伝型はｐ型でもｎ型でも適用可能であることに留意されたい。
【００７０】
以下の説明では、第２電位Ｖ2を入力電位Ｖddと仮定し、第１電位Ｖ1を接地電位ＧＮＤと仮定する。
【００７１】
初めに、基準電圧発生回路１０の第１実施形態を説明する。
【００７２】
図１は、本発明の基準電圧発生回路１０の第１実施形態を説明するための回路図であり、図２は、ディプレッション型ｎチャネルＭＯＳトランジスタとエンハンスメント型ｎチャネルＭＯＳトランジスタＴｒ2とを用いて図１の基準電圧発生回路１０をｎ型サブストレート領域４０内に形成されたｐ型ウェル領域１１内に形成した場合の素子断面図である。
【００７３】
図１に示すように基準電圧出力ノードＡの電位を基準電圧Ｖrefとして出力するために、第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ１とエンハンスメント型ｎチャネルＭＯＳトランジスタＴｒ2と第２ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ３とを有している。
【００７４】
第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ１は、ｎ型サブストレート領域４０とｐ型ウェル領域（図中のｐＷｅｌｌ）１１とにバックゲート効果が誘引されるような逆バイアスが印加され、ｎ+型ドレイン領域１２がｎ+コンタクト領域１２を介して第２ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ３のｎ+ソース領域（図示せず）に接続され、ｐ型ウェル領域（ｐＷｅｌｌ）１１がコンタクト領域１５を介して接地電位ＧＮＤに接続され、ゲート領域１３とｎ+ソース領域１４とが基準電圧出力ノードＡに接続され、ｎ+ドレイン領域１２が第２ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ３のｎ+ソース領域に接続された回路構成となっている。
【００７５】
エンハンスメント型ｎチャネルＭＯＳトランジスタＴｒ2は、ｎ型サブストレート領域４０とｐ型ウェル領域（ｐＷｅｌｌ）２１とに逆バイアスが印加され、ｐ型ウェル領域（ｐＷｅｌｌ）２１がｐ+コンタクト領域２５を介して接地電位ＧＮＤに接続され、基準電圧出力ノードＡを共通にして第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ１に直列に接続され、ゲート領域２３とｎ+ドレイン領域２２とが基準電圧出力ノードＡに接続され、ｎ型サブストレート領域４０がｎ+コンタクト領域４１を介して入力電位Ｖ2 に接続されｎ+ソース領域２４が接地電位ＧＮＤに接続された回路構成となっている。
【００７６】
第２ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ３は、ｎ型サブストレート領域４０とｐ型ウェル領域（図示せず）とにバックゲート効果が誘引されるような逆バイアスが印加され、ｎ型サブストレート領域４０がｎ+コンタクト領域４１を介して入力電位Ｖddに接続され、ｐ型ウェル領域が接地電位ＧＮＤに接続され、ゲート領域とｎ+ソース領域とが共通接続され、ｎ+ドレイン領域１２が入力電位Ｖddに接続された回路構成となっている。
【００７７】
またここで、第１電位Ｖ1及び第２電位Ｖ2の入力条件は、第２電位Ｖ2が第１電位Ｖ1より大きければよく（すなわち、第２電位Ｖ2＞第１電位Ｖ1であればよく）、第２電位Ｖ2及び第１電位Ｖ1の電位の正負は問わない。
【００７８】
本実施形態では、バックバイアス電位を接地電位ＧＮＤに固定としている。接地電位ＧＮＤが基準電位として安定化されているため、基準電圧出力ノードＡの電位は接地電位ＧＮＤより基準電圧Ｖrefだけ高い電位となる。
【００７９】
また基準電圧出力ノードＡは、サブストレート領域４０から分離された素子構造になっているので、入力電位Ｖddの変動の影響を回避できるようになる。
【００８０】
これにより、第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ１のｎ+ドレイン領域１２への入力電圧ＶINにノイズ成分が重畳してきた場合であっても、寄生容量を介して伝播されてきたノイズ成分をバックバイアス電位にバイパスして基準電圧出力ノードＡの基準電圧Ｖrefへの伝播を回避でききるようになり、その結果、高いノイズ耐性を有する基準電圧Ｖrefを得ることができるようになるといった効果を奏する。
【００８１】
以上説明したように、第１実施形態によれば、第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ１のｎ+ドレイン領域１２への入力電圧ＶINにノイズ成分が重畳してきた場合であっても、第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ１のｎ型サブストレート領域４０とｐ型ウェル領域（ｐＷｅｌｌ）１１の間に形成される寄生容量を介してｐ型ウェル領域（ｐＷｅｌｌ）１１に伝播されてきたノイズ成分を接地電位ＧＮＤにバイパスして基準電圧出力ノードＡの基準電圧Ｖrefへの伝播を回避できるようになり、その結果、高いノイズ耐性を有する基準電圧Ｖrefを得ることができるようになるといった効果を奏する。
【００８２】
更に、第２ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ３を設けることにより第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ１のｎ+ドレイン領域１２におけるドレイン電位が変動することを回避して安定化を図り、基準電圧出力ノードＡの基準電圧Ｖrefがゲート長変調効果の影響を受けてしまうことを回避できるようになり、その結果、高いドレイン電位変動耐性を有する基準電圧Ｖrefを得ることができるようになるといった効果を奏する。
【００８３】
次に、基準電圧発生回路１０の第２実施形態を説明する。
【００８４】
図３は、ディプレッション型ｎチャネルＭＯＳトランジスタとエンハンスメント型ｎチャネルＭＯＳトランジスタＴｒ2とを用いて図１の基準電圧発生回路１０をｐ型サブストレート領域４０内に形成した場合の素子断面図である。
【００８５】
第２実施形態の基準電圧発生回路１０の回路構成は前述の第１実施形態の基準電圧発生回路１０の回路構成と同一である。
【００８６】
第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ１は、図３に示すように、ｎ+ドレイン領域１２とｐ型サブストレート領域（図中ｐＳｕｂ）４０とに逆バイアスが印加され、ゲート領域１３とｎ+ソース領域１４とが基準電圧出力ノードＡに接続され、ｎ+ドレイン領域１２が第２ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ３のｎ+ソース領域（図示せず）に接続され、ｐ型サブストレート領域（ｐＳｕｂ）４０がｐ+コンタクト領域１５，４１を介して接地電位ＧＮＤに接続された回路構成となっている。
【００８７】
換言すれば、第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ１は、ｎ+ドレイン領域１２とｐ型バックゲート領域４０（図示せず）とに逆バイアスが印加され、ゲート領域１３とｎ+ソース領域１４とが基準電圧出力ノードＡに接続され、ｐ型バックゲート領域４０が接地電位ＧＮＤに接続され、ｎ+ドレイン領域１２が第２ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ３のｎ+ソース領域（図示せず）に接続され、ｐ型サブストレート領域（ｐＳｕｂ）４０がｐ+コンタクト領域１５，４１を介して接地電位ＧＮＤに接続された回路構成となっている。
【００８８】
エンハンスメント型ｎチャネルＭＯＳトランジスタＴｒ２は、図３に示すように、ｎ+ドレイン領域２２とｐ型サブストレート領域（ｐＳｕｂ）４０とに逆バイアスが印加され、基準電圧出力ノードＡを共通にして第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ１に直列に接続され、ゲート領域２３とｎ+ドレイン領域２２とが基準電圧出力ノードＡに接続され、ｐ型サブストレート領域４０がｐ+コンタクト領域２５を介して接地電位ＧＮＤに接続され、ｎ+ソース領域２４がｐ+コンタクト領域２５を介して接地電位ＧＮＤに接続された回路構成となっている。
【００８９】
換言すれば、エンハンスメント型ｎチャネルＭＯＳトランジスタＴｒ２は、ｎ+ドレイン領域１２とｐ型バックゲート領域４０（図示せず）とに逆バイアスが印加され、ｐ型バックゲート領域４０が接地電位ＧＮＤに接続されている。
【００９０】
このとき、第２ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ３のソース電位ＶAが一定値となることが解る。すなわち、第２ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ３を設けることにより、第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ１のソース電位を一定電位に保持することができるようになる。
【００９１】
またここで、第１電位Ｖ1及び第２電位Ｖ2の入力条件は、第２電位Ｖ2が第１電位Ｖ1より大きければよく（すなわち、第２電位Ｖ2＞第１電位Ｖ1であればよく）、第２電位Ｖ2及び第１電位Ｖ1の電位の正負は問わない。
【００９２】
本実施形態では、バックバイアス電位を接地電位ＧＮＤに固定としている。接地電位ＧＮＤが基準電位として安定化されているため、基準電圧出力ノードＡの電位は接地電位ＧＮＤより基準電圧Ｖrefだけ高い電位となる。
【００９３】
また基準電圧出力ノードＡは、サブストレート領域４０から分離された素子構造になっているので、入力電位Ｖddの変動の影響を回避できるようになる。
【００９４】
これにより、第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ１のｎ+ドレイン領域１２への入力電圧ＶINにノイズ成分が重畳してきた場合であっても、寄生容量を介して伝播されてきたノイズ成分をバックバイアス電位にバイパスして基準電圧出力ノードＡの基準電圧Ｖrefへの伝播を回避でききるようになり、その結果、高いノイズ耐性を有する基準電圧Ｖrefを得ることができるようになるといった効果を奏する。
【００９５】
以上説明したように、第２実施形態によれば、第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ１のｎ+ドレイン領域１２への入力電圧ＶINにノイズ成分が重畳してきた場合であっても、第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ１のｎ+ドレイン領域１２とｐ型サブストレート領域（ｐＳｕｂ）４０の間に形成される寄生容量を介してｐ型サブストレート領域（ｐＳｕｂ）４０に伝播されてきたノイズ成分を接地電位ＧＮＤにバイパスして基準電圧出力ノードＡの基準電圧Ｖrefへの伝播を回避できるようになり、その結果、高いノイズ耐性を有する基準電圧Ｖrefを得ることができるようになるといった効果を奏する。
【００９６】
更に、第２ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ３を設けることにより第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ１のｎ+ドレイン領域１２におけるドレイン電位が変動することを回避して安定化を図り、基準電圧出力ノードＡの基準電圧Ｖrefがゲート長変調効果の影響を受けてしまうことを回避できるようになり、その結果、高いドレイン電位変動耐性を有する基準電圧Ｖrefを得ることができるようになるといった効果を奏する。
【００９７】
更に、第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ１のｎ+ドレイン領域１２への入力電圧ＶINにノイズ成分が重畳してきた場合であっても、第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ１のｎ+ドレイン領域１２とｐ型バックゲート領域４３の間に形成される寄生容量を介してｐ型バックゲート領域４３に伝播されてきたノイズ成分を接地電位ＧＮＤにバイパスして基準電圧出力ノードＡの基準電圧Ｖrefへの伝播を回避できるようになり、その結果、高いノイズ耐性を有する基準電圧Ｖrefを得ることができるようになるといった効果を奏する。
【００９８】
次に、基準電圧発生回路１０の第３実施形態を説明する。
【００９９】
図４は、本発明の基準電圧発生回路１０の第３実施形態を説明するための回路図であり、図５は、ディプレッション型ｐチャネルＭＯＳトランジスタとエンハンスメント型ｐチャネルＭＯＳトランジスタＴｒ2とを用いて図４の基準電圧発生回路１０をｎ型サブストレート領域４０内に形成した場合の素子断面図である。
【０１００】
図４の基準電圧発生回路１０は、第１ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ１とエンハンスメント型ｐチャネルＭＯＳトランジスタＴｒ２と第２ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ３とを有している。
【０１０１】
第１ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ１は、ｐ+ドレイン領域１２とｎ型サブストレート領域（ｎＳｕｂ）４０とに逆バイアスが印加され、ゲート領域１３とｐ+ソース領域１４とが基準電圧出力ノードＡに接続され、ｐ+ドレイン領域１２が第２ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ３のｐ+ソース領域に接続され、ｎ型サブストレート領域４０がｎ+コンタクト領域４１を介して入力電位Ｖ2 に接続された回路構成となっている。
【０１０２】
換言すれば、第１ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ１は、ｐ+ドレイン領域１２とｎ型バックゲート領域４３とに逆バイアスが印加され、ゲート領域１３とｐ+ソース領域１４とが基準電圧出力ノードＡに接続され、ｐ+ドレイン領域１２が第２ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ３のｐ+ソース領域に接続され、ｎ型バックゲート領域４０が接地電位ＧＮＤに接続された回路構成となっている。
【０１０３】
エンハンスメント型ｐチャネルＭＯＳトランジスタＴｒ２は、ｐ+ドレイン領域２２とｎ型サブストレート領域４０とに逆バイアスが印加され、基準電圧出力ノードＡを共通にして第１ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ１に直列に接続され、ゲート領域２３とｐ+ドレイン領域２２とが基準電圧出力ノードＡに接続され、ｎ型サブストレート領域４０がｎ+コンタクト領域４１を介して接地電位ＧＮＤに接続され、ｐ+ソース領域２４が接地電位ＧＮＤに接続された回路構成となっている。
【０１０４】
換言すれば、エンハンスメント型ｐチャネルＭＯＳトランジスタＴｒ２は、ｐ+ドレイン領域２２とｎ型バックゲート領域４３とに逆バイアスが印加され、基準電圧出力ノードＡを共通にして第１ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ１に直列に接続され、ゲート領域２３とｐ+ドレイン領域２２とが基準電圧出力ノードＡに接続され、ｐ+ソース領域２４が入力電位Ｖ2 に接続された回路構成となっている。
【０１０５】
第２ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ３は、ｐ+ソース領域（図示せず）とｎ型サブストレート領域４０とにバックゲート効果が誘引されるような逆バイアスが印加され、ｐ+ドレイン領域が入力電位Ｖddに接続され、ｎ型サブストレート領域４０がｎ+コンタクト領域４１を介して接地電位ＧＮＤに接続され、第１ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ１のｐ+ドレイン領域１２がｐ+ソース領域に直列に接続され、ゲート領域とｐ+ソース領域とが共通接続され、ｐ+ドレイン領域が入力電位Ｖddに接続された回路構成となっている。
【０１０６】
換言すれば、第２ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ３は、ｐ+ソース領域（図示せず）とｎ型バックゲート領域４３とにバックゲート効果が誘引されるような逆バイアスが印加され、ゲート領域とｐ+ソース領域（図示せず）とが接続され、ｐ+ドレイン領域が入力電位Ｖ1 に接続され、ｎ型バックゲート領域４０が入力電位Ｖ2 に接続され、ゲート領域とｐ+ソース領域とが共通接続され、ｐ+ドレイン領域が入力電位Ｖ1 に接続された回路構成となっている。
【０１０７】
このとき、第２ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ３のソース電位ＶAが一定値となることが解る。すなわち、第２ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ３を設けることにより、第１ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ１のソース電位を一定電位に保持することができるようになる。
【０１０８】
本実施形態では、バックバイアス電位を接地電位ＧＮＤに固定としている。これにより、第２導伝型の第１ディプレッション型ＭＯＳトランジスタＴｒ１のｐ+ドレイン領域１２への入力電圧ＶINにノイズ成分が重畳してきた場合であっても、第２導伝型の第１ディプレッション型ＭＯＳトランジスタＴｒ１における寄生容量を介して伝播されてきたノイズ成分をバックバイアス電位にバイパスして基準電圧出力ノードＡの基準電圧Ｖrefへの伝播を回避でききるようになり、その結果、高いノイズ耐性を有する基準電圧Ｖrefを得ることができるようになるといった効果を奏する。
【０１０９】
以上説明したように、第３実施形態によれば、第１ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ１のｐ+ドレイン領域１２への入力電圧ＶINにノイズ成分が重畳してきた場合であっても、第１ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ１のｐ+ドレイン領域１２とｐ型サブストレート領域（ｐＳｕｂ）４０の間に形成される寄生容量を介してｐ型サブストレート領域（ｐＳｕｂ）４０に伝播されてきたノイズ成分を接地電位ＧＮＤにバイパスして基準電圧出力ノードＡの基準電圧Ｖrefへの伝播を回避できるようになり、その結果、高いノイズ耐性を有する基準電圧Ｖrefを得ることができるようになるといった効果を奏する。
【０１１０】
更に、第２ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ３を設けることにより第１ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ１のｐ+ドレイン領域１２におけるドレイン電位が変動することを回避して安定化を図り、基準電圧出力ノードＡの基準電圧Ｖrefがゲート長変調効果の影響を受けてしまうことを回避できるようになり、その結果、高いドレイン電位変動耐性を有する基準電圧Ｖrefを得ることができるようになるといった効果を奏する。
【０１１１】
更に、第１ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ１のｐ+ドレイン領域１２への入力電圧ＶINにノイズ成分が重畳してきた場合であっても、第１ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ１のｐ+ドレイン領域１２とｎ型バックゲート領域４３の間に形成される寄生容量を介してｎ型バックゲート領域４３に伝播されてきたノイズ成分を接地電位ＧＮＤにバイパスして基準電圧出力ノードＡの基準電圧Ｖrefへの伝播を回避できるようになり、その結果、高いノイズ耐性を有する基準電圧Ｖrefを得ることができるようになるといった効果を奏する。
【０１１２】
次に、基準電圧発生回路１０の第４実施形態を説明する。
【０１１３】
図６は、ディプレッション型ｐチャネルＭＯＳトランジスタとエンハンスメント型ｐチャネルＭＯＳトランジスタＴｒ2とを用いて図４の基準電圧発生回路１０をｐ型サブストレート領域（ｐＳｕｂ）４０内に形成されたｎ型ウェル領域１１内に形成した場合の素子断面図である。
【０１１４】
第４実施形態の基準電圧発生回路１０の回路構成は前述の第３実施形態の基準電圧発生回路１０の回路構成と同一である。
【０１１５】
第１ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ１は、図６に示すように、ｎウェル領域１１とｐ型サブストレート領域（図中ｐＳｕｂ）４０とに逆バイアスが印加され、ゲート領域１３とｐ+ソース領域１４とが基準電圧出力ノードＡに接続され、ｐ+ドレイン領域１２が第２ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ３のｐ+ソース領域（図示せず）に接続され、ｐ型サブストレート領域（ｐＳｕｂ）４０がｐ+コンタクト領域４１を介して入力電位Ｖ1 に接続された回路構成となっている。
【０１１６】
エンハンスメント型ｐチャネルＭＯＳトランジスタＴｒ２は、図６に示すように、ｎウェル領域２１とｐ型サブストレート領域（ｐＳｕｂ）４０とに逆バイアスが印加され、基準電圧出力ノードＡを共通にして第１ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ１に直列に接続され、ゲート領域２３とｐ+ドレイン領域２２とが基準電圧出力ノードＡに接続され、ｐ型サブストレート領域４０がｐ+コンタクト領域を介して接地電位ＧＮＤに接続され、ｐ+ソース領域２４がｎ+コンタクト領域２５を介して入力電位Ｖ1 に接続された回路構成となっている。
【０１１７】
第２ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ３は、ｎウェル領域（図示せず）とｐ型サブストレート領域（ｐＳｕｂ）４０とに逆バイアスが印加され、ゲート領域とｐ+ソース領域が共通で第１ディプレッショントランジスタＴｒ１のドレイン領域に接続され、ｐ+ドレイン領域が入力電位Ｖ1 に接続された回路構成となっている。
【０１１８】
このとき、第２ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ３のソース電位ＶAが一定値となることが解る。すなわち、第２ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ３を設けることにより、第１ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ１のドレイン電位を一定電位に保持することができるようになる。
【０１１９】
またここで、第１電位Ｖ1及び第２電位Ｖ2の入力条件は、第２電位Ｖ2が第１電位Ｖ1より大きければよく（すなわち、第２電位Ｖ2＞第１電位Ｖ1であればよく）、第２電位Ｖ2及び第１電位Ｖ1の電位の正負は問わない。
【０１２０】
本実施形態では、バックバイアス電位を接地電位ＧＮＤに固定としている。接地電位ＧＮＤが基準電位として安定化されているため、基準電圧出力ノードＡの電位は接地電位ＧＮＤより基準電圧Ｖrefだけ低い電位となる。
【０１２１】
また基準電圧出力ノードＡは、サブストレート領域４０から分離された素子構造になっているので、入力電位Ｖddの変動の影響を回避できるようになる。
【０１２２】
これにより、第１ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ１のｐ+ドレイン領域１２への入力電圧ＶINにノイズ成分が重畳してきた場合であっても、寄生容量を介して伝播されてきたノイズ成分をバックバイアス電位にバイパスして基準電圧出力ノードＡの基準電圧Ｖrefへの伝播を回避でききるようになり、その結果、高いノイズ耐性を有する基準電圧Ｖrefを得ることができるようになるといった効果を奏する。
【０１２３】
以上説明したように、第４実施形態によれば、第１ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ１のｐ+ドレイン領域１２への入力電圧ＶINにノイズ成分が重畳してきた場合であっても、第１ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ１のｐ+ドレイン領域１２とｐ型サブストレート領域（ｐＳｕｂ）４０の間に形成される寄生容量を介してｐ型サブストレート領域（ｐＳｕｂ）４０に伝播されてきたノイズ成分を接地電位ＧＮＤにバイパスして基準電圧出力ノードＡの基準電圧Ｖrefへの伝播を回避できるようになり、その結果、高いノイズ耐性を有する基準電圧Ｖrefを得ることができるようになるといった効果を奏する。
【０１２４】
更に、第２ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ３を設けることにより第１ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ１のｐ+ドレイン領域１２におけるドレイン電位が変動することを回避して安定化を図り、基準電圧出力ノードＡの基準電圧Ｖrefがゲート長変調効果の影響を受けてしまうことを回避できるようになり、その結果、高いドレイン電位変動耐性を有する基準電圧Ｖrefを得ることができるようになるといった効果を奏する。
【０１２５】
更に、第１ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ１のｐ+ドレイン領域１２への入力電圧ＶINにノイズ成分が重畳してきた場合であっても、第１ディプレッション型ｐチャネルＭＯＳトランジスタＴｒ１のｐ+ドレイン領域１２とｐ型バックゲート領域４３の間に形成される寄生容量を介してｐ型バックゲート領域４３に伝播されてきたノイズ成分を接地電位ＧＮＤにバイパスして基準電圧出力ノードＡの基準電圧Ｖrefへの伝播を回避できるようになり、その結果、高いノイズ耐性を有する基準電圧Ｖrefを得ることができるようになるといった効果を奏する。
【０１２６】
次に、図面に基づき、本発明のボルテージレギュレータの一実施形態を説明する。
【０１２７】
図７は、図１又は図４の基準電圧発生回路１０を用いたボルテージレギュレータ６０の実施形態を説明するための回路図である。
【０１２８】
本実施形態のボルテージレギュレータ６０は、負荷に供給される出力電圧Ｖoutを一定に保持する定電圧電源であって、図７に示すように、出力電圧設定用抵抗網Ｒ1，Ｒ2と制御トランジスタ６２と基準電圧発生回路１０と誤差増幅器６１とを中心にして構成されている。
【０１２９】
出力電圧設定用抵抗網Ｒ1，Ｒ2は、ボルテージレギュレータ６０において、電流を与えられた際に電流の大きさに応じた出力電圧Ｖoutを生成する抵抗素子である。出力電圧設定用抵抗網Ｒ1は出力ノードＮ1と出力電圧Ｖoutとの間に接続され、出力電圧設定用抵抗網Ｒ2は出力ノードＮ1と接地電位ＧＮＤとの間に接続されている。
【０１３０】
制御トランジスタ６２は、出力電圧設定用抵抗網Ｒ1，Ｒ2に制御電流を与えて出力電圧設定用抵抗網Ｒ1，Ｒ2の出力ノードＮ1の電圧及び負荷に供給される出力電圧Ｖoutを一定電圧値に制御するための素子であって、本実施形態では、ｐチャネルＭＯＳＦＥＴを用いて実現している。
【０１３１】
基準電圧発生回路１０は、基準電圧Ｖrefを生成する役割を果たし、第１実施形態乃至第４実施形態に既に説明したものの中の何れを用いても良い。
【０１３２】
誤差増幅器６１は、基準電圧発生回路１０からの基準電圧Ｖrefと出力ノードＮ1の電圧との電圧差を検出して電圧差に基づく誤差信号を生成すると同時に、誤差信号を制御トランジスタ６２のゲートにフィードバックして負荷に供給される出力電圧Ｖoutを一定に保持する定電圧制御を促すフィードバックループを備えた素子であって、基準電圧Ｖrefが反転入力端子に入力され、出力ノードＮ1の電圧が非反転入力端子に入力され、出力端が制御トランジスタ６２のゲートに接続されたオペアンプを用いて実現することができる。
【０１３３】
以上説明したように、ボルテージレギュレータ６０によれば、基準電圧発生回路１０に入力電圧ＶINにノイズ成分が重畳してきた場合であっても、第２導伝型の第１ディプレッション型ＭＯＳトランジスタＴｒ１の第１導伝型ウェル領域と第２導伝型サブストレート領域４０の間に形成される寄生容量を介して第１導伝型ウェル領域に伝播されてきたノイズ成分を第１電位Ｖ1（バックバイアス電位）にバイパスして基準電圧出力ノードＡの基準電圧Ｖrefへの伝播を回避でき、その結果、高いノイズ耐性を有する基準電圧Ｖrefを用いた定電圧制御ができるボルテージレギュレータ６０を実現できる。更に、第２導伝型の第１ディプレッション型ＭＯＳトランジスタＴｒ１のドレイン領域におけるドレイン電位が変動することを回避して安定化を図り、基準電圧Ｖrefがゲート長変調効果の影響を受けてしまうことを回避でき、その結果、高いドレイン電位変動耐性を有する基準電圧Ｖrefを用いた定電圧制御ができるようになるといった効果を奏する。
【０１３４】
次に、図面に基づき、本発明のボルテージディテクタの一実施形態を説明する。
【０１３５】
図８は、図１又は図４の基準電圧発生回路１０を用いたボルテージディテクタ７０の実施形態を説明するための回路図である。
【０１３６】
本実施形態のボルテージディテクタ７０は、電圧が所定値よりも低くなったことを検出する検出素子であって、図８に示すように、分割抵抗網Ｒ3，Ｒ4と制御トランジスタ７２と基準電圧発生回路１０とコンパレータ７１とを中心にして構成されている。
【０１３７】
分割抵抗網Ｒ3，Ｒ4は、入力電圧ＶINを所定比率で分圧して出力ノードＮ2から出力する抵抗素子である。分割抵抗網Ｒ3は入力電圧ＶINと出力ノードＮ2との間に接続され、分割抵抗網Ｒ4は出力ノードＮ2と接地電位ＧＮＤとの間に接続されている。
【０１３８】
制御トランジスタ７２は、コンパレータ７１の制御を受けて入力電圧ＶINを出力側に伝達するするための素子であって、本実施形態では、ｎチャネルＭＯＳＦＥＴを用いて実現することができる。
【０１３９】
基準電圧発生回路１０は、基準電圧Ｖrefを生成する役割を果たし、第１実施形態乃至第４実施形態に既に説明したものの中の何れを用いても良い。
【０１４０】
コンパレータ７１は、基準電圧発生回路１０からの基準電圧Ｖrefと出力ノードＮ2の電圧との大小を比較するデバイスであって、基準電圧Ｖrefが非反転入力端子に入力され、出力ノードＮ2の電圧が反転入力端子に入力され、出力端が制御トランジスタ７２のゲートに接続されたオペアンプによって実現することができる。
【０１４１】
以上説明したように、ボルテージディテクタ７０によれば、基準電圧発生回路１０に入力電圧ＶINにノイズ成分が重畳してきた場合であっても、第２導伝型の第１ディプレッション型ＭＯＳトランジスタＴｒ１の第１導伝型ウェル領域１１と第２導伝型サブストレート領域４０の間に形成される寄生容量を介して第１導伝型ウェル領域１１に伝播されてきたノイズ成分を接地電位ＧＮＤ（バックバイアス電位）にバイパスして基準電圧出力ノードＡＮ2の基準電圧Ｖrefへの伝播を回避でき、その結果、高いノイズ耐性を有する基準電圧Ｖrefを用いた定電圧制御ができるボルテージディテクタ７０を実現できる。更に、第２導伝型の第１ディプレッション型ＭＯＳトランジスタＴｒ１のｎ+ドレイン領域１２におけるドレイン電位が変動することを回避して安定化を図り、基準電圧Ｖrefがゲート長変調効果の影響を受けてしまうことを回避でき、その結果、高いドレイン電位変動耐性を有する基準電圧Ｖrefを用いた定電圧制御ができるようになるといった効果を奏する。
【０１４２】
【発明の効果】
請求項１に記載の発明によれば、基準電圧発生回路における第１ディプレッション型ｎチャネルＭＯＳトランジスタのドレインへの入力電圧にノイズ成分が重畳してきた場合であっても、第１ディプレッション型ｎチャネルＭＯＳトランジスタのドレインとバックゲートの間に形成される寄生容量を介してバックゲートに伝播されてきたノイズ成分を第１電位にバイパスして基準電圧出力ノードの基準電圧への伝播を回避できるようになり、その結果、高いノイズ耐性を有する基準電圧を得ることができるようになり、さらに第２ディプレッション型ｎチャネルＭＯＳトランジスタを設けることにより第１ディプレッション型ｎチャネルＭＯＳトランジスタのドレインにおけるドレイン電位が変動することを回避して安定化を図り、基準電圧出力ノードの基準電圧がゲート長変調効果の影響を受けてしまうことを回避できるようになり、その結果、高いドレイン電位変動耐性を有する基準電圧を得ることができるようになるといった効果を奏する。また、第２ディプレッション型ｎチャネルＭＯＳトランジスタのバックゲート効果により第１ディプレッション型ｎチャネルＭＯＳトランジスタのドレインの電位の変動を抑制するようなフィードバック効果が可能となる。また、第１ディプレッション型ｎチャネルＭＯＳトランジスタのドレインが直接第２電位に接続されていないので、ゲート変調効果の影響を低減できる。従って、基準電圧発生回路の入力電圧にノイズ成分が重畳してきた場合であっても、第１ディプレッション型ｎチャネルＭＯＳトランジスタのドレインとバックゲートの間に形成される寄生容量を介して伝播されてきたノイズ成分を第１電位（バックバイアス電位）にバイパスして基準電圧出力ノードの基準電圧への伝播を回避でき、その結果、高いノイズ耐性を有する基準電圧を用いた定電圧制御ができるボルテージレギュレータを実現できる。更に、第１ディプレッション型ｎチャネルＭＯＳトランジスタのドレインにおけるドレイン電位が変動することを回避して安定化を図り、基準電圧がゲート長変調効果の影響を受けてしまうことを回避でき、その結果、高いドレイン電位変動耐性を有する基準電圧を用いた定電圧制御ができるようになるといった効果を奏する。
【０１５９】
請求項１８に記載の発明によれば、請求項１７に記載の効果に加えて、第２ディプレッション型ｐチャネルＭＯＳトランジスタを設けることにより第１ディプレッション型ｐチャネルＭＯＳトランジスタのドレイン領域におけるドレイン電位が変動することを回避して安定化を図り、基準電圧出力ノードの基準電圧がゲート長変調効果の影響を受けてしまうことを回避できるようになり、その結果、高いドレイン電位変動耐性を有する基準電圧を得ることができるようになるといった効果を奏する。
【図面の簡単な説明】
【図１】本発明の基準電圧発生回路の第１、第２実施形態を説明するための回路図である。
【図２】ディプレッション型ｎチャネルＭＯＳトランジスタとエンハンスメント型ｎチャネルＭＯＳトランジスタとを用いて図１の基準電圧発生回路をｎ型サブストレート領域内に形成されたｐ型ウェル領域内に形成した場合の素子断面図である。
【図３】ディプレッション型ｎチャネルＭＯＳトランジスタとエンハンスメント型ｎチャネルＭＯＳトランジスタとを用いて図１の基準電圧発生回路をｐ型サブストレート領域内に形成した場合の素子断面図である。
【図４】本発明の基準電圧発生回路の第３、第４実施形態を説明するための回路図である。
【図５】ディプレッション型ｐチャネルＭＯＳトランジスタとエンハンスメント型ｐチャネルＭＯＳトランジスタとを用いて図４の基準電圧発生回路をｎ型サブストレート領域内に形成した場合の素子断面図である。
【図６】ディプレッション型ｐチャネルＭＯＳトランジスタとエンハンスメント型ｐチャネルＭＯＳトランジスタとを用いて図４の基準電圧発生回路をｐ型サブストレート領域内に形成されたｎ型ウェル領域内に形成した場合の素子断面図である。
【図７】図１又は図４の基準電圧発生回路を用いたボルテージレギュレータの実施形態を説明するための回路図である。
【図８】図１又は図４の基準電圧発生回路を用いたボルテージディテクタの実施形態を説明するための回路図である。
【図９】従来の基準電圧発生回路を説明するための回路図である。
【図１０】ディプレッション型ｎチャネルＭＯＳトランジスタとエンハンスメント型ｎチャネルＭＯＳトランジスタとを用いて図９の基準電圧発生回路をｎ型サブストレート領域内に形成されたｐ型ウェル領域内に形成した場合の素子断面図である。
【符号の説明】
１０…基準電圧発生回路
１１…ウェル領域
１２…ドレイン領域
１３…ゲート領域
１４…ソース領域
１５，４１…コンタクト領域
２１…ウェル領域
２２…ドレイン領域
２３…ゲート領域
２４…ソース領域
２５…コンタクト領域
３１…ウェル領域
３２…ドレイン領域
３３…ゲート領域
３４…ソース領域
３５…コンタクト領域
４０…サブストレート領域
４３…バックゲート領域
６０…ボルテージレギュレータ
６１…誤差増幅器
６２…制御トランジスタ
７０…ボルテージディテクタ
７１…コンパレータ
７２…制御トランジスタ
Ａ…基準電圧出力ノード
Ｎ1…出力ノード
Ｎ2…出力ノード
Ｒ1，Ｒ2…出力電圧設定用抵抗網
Ｒ3，Ｒ4…分割抵抗網
Ｔｒ１…第１ディプレッション型ＭＯＳトランジスタ
Ｔｒ２…エンハンスメント型ＭＯＳトランジスタ
Ｔｒ３…第２ディプレッション型ＭＯＳトランジスタ
Ｔｒ３…第２ディプレッション型ＭＯＳトランジスタ
Ｖ1…第１電位
Ｖ2…第２電位
ＶIN…入力電圧
Ｖout…出力電圧
Ｖref…基準電圧
【図１】
0004084872.tif 000003
【図２】
0004084872.tif 000004
【図３】
0004084872.tif 000005
【図４】
0004084872.tif 000006
【図５】
0004084872.tif 000007
【図６】
0004084872.tif 000008
【図７】
0004084872.tif 000009
【図８】
0004084872.tif 000010
【図９】
0004084872.tif 000011
【図１０】
0004084872.tif 000012