(57)【特許請求の範囲】
【請求項１】
クロック供給回路と、前記クロック供給回路と第１の信号処理装置に接続されるデータ出力回路と、前記データ出力回路に伝送路を介して接続され、前記クロック供給回路と第２の信号処理装置に接続されるデータ入力回路を有するとともに、前記クロック供給回路におけるクロックの調整を行う調整装置に接続されるデータ伝送装置において、
前記クロック供給回路は、
基準クロックを生成するクロック生成回路と、
前記基準クロックが入力され、前記基準クロックに対して遅延する第１のクロックを出力する第１のクロック調整回路と、
前記基準クロックが入力され、前記基準クロックに対して遅延する第２のクロックを出力する第２のクロック調整回路を有し、
前記データ出力回路は、
前記第１のクロックが入力され、前記第１のクロックを用いて、入力されたデータを保持し、前記保持したデータを前記伝送路に出力する第１の保持回路と、
前記第１の保持回路に接続され、前記第１の保持回路が前記伝送路に出力するデータを反転した反転データを出力する反転回路と、
前記第１の信号処理装置が出力するデータと、前記反転回路が出力する反転データのいずれかを、前記調整装置が出力する選択信号を用いて選択するとともに、前記第１の保持回路に出力する選択回路を有し、
前記データ入力回路は、
前記第２のクロックが入力され、前記第２のクロックを用いて、前記伝送路から入力されたデータを保持するとともに、前記第２の信号処理装置に出力する第２の保持回路を有し、
前記調整装置は、クロック調整時に、前記反転回路が出力する反転データを、前記選択信号を用いて前記選択回路に選択させ、前記第１の保持回路に出力させるとともに、前記第１及び第２のクロック調整回路の遅延量をそれぞれ変化させながら、前記第１及び第２の保持回路が保持したデータを読み出し、前記第１及び前記第２の保持回路が保持したデータの読み出しの結果、前記第１の保持回路が出力するデータを、前記伝送路を介して前記第２の保持回路が同期して保持するように、前記第1及び第２のクロック調整回路の遅延量を設定し、
前記調整装置は、システム動作時に、前記選択信号を用いて前記選択回路に前記第１の信号処理装置が出力するデータを選択させて前記第１の保持回路に出力させることを特徴とするデータ伝送装置。
【請求項２】
前記調整装置は、
前記第１の保持回路に接続することにより、前記第１の保持回路が保持するデータを前記調整装置から読み出す第１のスキャン機能と、
前記第２の保持回路に接続することにより、前記第２の保持回路が保持するデータを前記調整装置から読み出す第２のスキャン機能と、
前記第１のクロック調整回路に接続することにより、前記第１のクロック調整回路に設定する第１の遅延量を書き込む第３のスキャン機能と、
前記第２のクロック調整回路に接続することにより、前記第２のクロック調整回路に設定する第２の遅延量を書き込む第４のスキャン機能を有することを特徴とする請求項１記載のデータ伝送装置。
【請求項３】
前記調整装置は、
前記第１の保持回路が保持するデータと前記第２の保持回路が保持するデータを比較するとともに、前記比較の結果に基づいて、前記第１及び第２の遅延量を調整することを特徴とする請求項２記載のデータ伝送装置。
【請求項４】
基準クロックに対して遅延するクロックを出力するクロック調整回路に接続され、データ入力回路に伝送路を介して接続されるとともに、信号処理装置に接続されるデータ出力装置において、
前記クロックが入力され、前記クロックを用いて、入力されたデータを保持するとともに、前記保持したデータを前記伝送路に出力する保持回路と、
前記保持回路に接続され、前記保持回路が前記伝送路に出力するデータを反転した反転データを出力する反転回路と、
前記信号処理装置が出力するデータと、前記反転回路が出力する反転データのいずれかを、調整装置が出力する選択信号を用いて選択するとともに、前記保持回路に出力する選択回路とを有し、
前記調整装置は、クロック調整時に、前記反転回路が出力する反転データを、前記選択信号を用いて前記選択回路に選択させ、前記第１の保持回路に出力させるとともに、前記クロック調整回路の遅延量をそれぞれ変化させながら、前記保持回路が保持したデータを読み出し、前記保持回路が保持したデータの読み出しの結果、前記保持回路が出力するデータを、前記伝送路を介して前記入力回路が正しく受信するように、前記クロック調整回路の遅延量を設定し、
前記調整装置は、システム動作時に、前記選択信号を用いて前記選択回路に前記信号処理装置が出力するデータを選択させて前記保持回路に出力させることを特徴とするデータ出力装置。
【請求項５】
前記クロック調整回路は、前記クロック調整回路に設定される遅延量を出力するスキャン機能を有することを特徴とする請求項４記載のデータ出力装置。
【請求項６】
クロック供給回路と、前記クロック供給回路と第１の信号処理装置に接続されるデータ出力回路と、前記データ出力回路に伝送路を介して接続され、前記クロック供給回路と第２の信号処理装置に接続されるデータ入力回路を有するとともに、前記クロック供給回路におけるクロックの調整を行う調整装置に接続されるデータ伝送装置のデータ伝送方法において、
前記第１の信号処理装置がデータを出力するステップと、
基準クロックに対して遅延する第１のクロックが入力された第１の保持回路が、前記第１のクロックを用いて、入力されたデータを保持するとともに、前記保持したデータを出力するステップと、
前記第１の保持回路に接続された反転回路が、前記第１の保持回路が前記伝送路に出力するデータを反転した反転データを出力するステップと、
クロック調整時に、
前記第１の信号処理装置が出力するデータと前記反転回路が出力する反転データのうち、選択回路が、前記調整装置が出力する選択信号を用いて、前記反転回路が出力する反転データを選択して前記第１の保持回路の出力するステップと、
基準クロックに対して遅延する第２のクロックが入力された第２の保持回路が、前記第２のクロックを用いて、前記伝送路から入力されたデータを保持するステップと、
前記調整装置が前記第１及び第２のクロック調整回路の遅延量をそれぞれ変化させながら、前記第１及び第２の保持回路が保持したデータをそれぞれ読み出すステップと、
前記調整装置が、前記第１及び第２の保持回路が保持したデータの読み出しの結果、前記第１の保持回路が保持したデータを、前記伝送路を介して前記第２の保持回路が正しく保持するように、前記第１及び第２のクロック調整回路の遅延量を設定するステップと、
システム動作時に、
前記調整装置が、前記選択信号を用いて前記選択回路に前記第１の信号処理装置が出力するデータを選択させて前記第１の保持回路に出力させるステップと、
基準クロックに対して遅延する第２のクロックが入力された第２の保持回路が、前記第２のクロックを用いて、前記伝送路から入力されたデータを保持するとともに、前記第２の信号処理装置に出力するステップとを有することを特徴とするデータ伝送方法。
【請求項７】
前記調整装置が、第１のスキャン機能により前記第１の保持回路が保持するデータを読み出すステップと、
前記調整装置が、第２のスキャン機能により前記第２の保持回路が保持するデータを読み出すステップと、
前記調整装置が、前記第１の保持回路が保持するデータと前記第２の保持回路が保持するデータを比較するステップと、
前記調整装置が、第３のスキャン機能により前記比較の結果に基づいて、前記第１のクロック調整回路に設定される第１の遅延量を、前記第１のクロック調整回路に出力するステップと、
前記調整装置が、第４のスキャン機能により前記比較の結果に基づいて、前記第２のクロック調整回路に設定される第２の遅延量を、前記第２のクロック調整回路に出力するステップと有することを特徴とする請求項６記載のデータ伝送方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデータ伝送装置、データ出力装置、データ伝送方法に係り、特に、入出力にフリップフロップを有する装置のデータ伝送装置、データ出力装置、データ伝送方法に関する。
近年、電子計算機などでは、回路間の入出力にＤ−フリップフロップを配置し、Ｄ−フリップフロップをクロックで同期させることにより信号伝達を行っている。このとき、Ｄ−フリップフロップ間の信号伝達の遅い経路があると、データの送受信が行えないことがある。このため、送信側Ｄ−フリップフロップのクロック位相と受信側Ｄ−フリップフロップのクロック位相とを最適値に調整していた。一方、電子計算機の高速化に伴い、クロックも高速化しており、送信側Ｄ−フリップフロップと受信側Ｄ−フリップフロップとのクロック位相差の調整も精度が要求されるようになってきている。
【０００２】
【従来の技術】
図１は従来の一例のブロック構成図を示す。
信号処理回路１と信号処理回路２とは伝送路３を介して接続されている。
信号処理回路１の信号出力部にはＤ−フリップフロップ４が設けられている。また、信号処理回路２の信号入力部にはＤ−フリップフロップ５が設けられている。
【０００３】
Ｄ−フリップフロップ４、５には、外部からクロックが供給される。Ｄ−フリップフロップ４、５に供給されるクロックは、クロック発振器６で生成される。クロック発振器６で生成されたクロックは、ディレイ調整回路７を介してＤ−フリップフロップ４に供給され、ディレイ調整回路８を介してＤ−フリップフロップ５に供給される。
【０００４】
ディレイ調整回路７、８のディレイ量は、伝送路３での遅延、Ｄ−フリップフロップ４、５に供給されるクロックの遅延を考慮して、Ｄ−フリップフロップ４から送信された信号がＤ−フリップフロップ５で正確に受信できるようにＤ−フリップフロップ４、５にクロックが供給されるように、最適値が算出され、算出された最適値がそのままディレイ調整回路７、８のディレイ量として設定されていた。
【０００５】
図２に従来の他の一例のブロック構成図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明は省略する。
図２に示す回路装置は、送信側に試験パターン発生回路１０及びセレクタ９を設け、受信側に試験パターン発生回路１１及び比較回路１２を設け、調整時には、送信側でセレクタ９により試験パターン発生回路１０の出力試験パターンを選択し、送信側Ｄ−フリップフロップ４に保持し、伝送路３を介して受信側Ｄ−フリップフロップ５に送信する。
【０００６】
受信側では、受信側Ｄ−フリップフロップ５で受信された試験パターンを試験パターン発生回路１１で発生された試験パターンと比較回路１２により比較し、信号が正しく伝送されたかか否かを判定する。上記操作をディレイ調整回路７、８のディレイを変化させつつ実行することにより比較結果が正しくなるディレイを決定していた。
【０００７】
【発明が解決しようとする課題】
しかるに、従来のクロック位相調整方法では、伝送路での遅延などからディレイ調整回路の遅延量を算出し、算出により求められた遅延量をディレイ調整回路に設定していたため、装置個別に存在する製造ばらつきを調整することはできないなどの問題点があった。
【０００８】
また、装置個別に遅延量を測定するために試験パターン回路を内蔵する場合には、試験パターン回路を内蔵する必要があるので、装置の回路構成が複雑となる等の問題点があった。本発明は上記の点に鑑みてなされたもので、簡単な回路構成で、個別装置のクロック位相を調整できるデータ伝送装置、データ出力装置、データ伝送方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、クロック供給回路と、前記クロック供給回路と第１の信号処理装置に接続されるデータ出力回路と、前記データ出力回路に伝送路を介して接続され、前記クロック供給回路と第２の信号処理装置に接続されるデータ入力回路を有するとともに、前記クロック供給回路におけるクロックの調整を行う調整装置に接続されるデータ伝送装置において、前記クロック供給回路は、基準クロックを生成するクロック生成回路と、前記基準クロックが入力され、前記基準クロックに対して遅延する第１のクロックを出力する第１のクロック調整回路と、前記基準クロックが入力され、前記基準クロックに対して遅延する第２のクロックを出力する第２のクロック調整回路を有し、前記データ出力回路は、前記第１のクロックが入力され、前記第１のクロックを用いて、入力されたデータを保持するとともに、前記保持したデータを前記伝送路に出力する第１の保持回路と、前記第１の保持回路に接続され、前記第１の保持回路が前記伝送路に出力するデータを反転した反転データを出力する反転回路と、前記第１の信号処理装置が出力するデータと、前記反転回路が出力する反転データのいずれかを、前記調整装置が出力する選択信号を用いて選択するとともに、前記第１の保持回路に出力する選択回路を有し、前記データ入力回路は、前記第２のクロックが入力され、前記第２のクロックを用いて、前記伝送路から入力されたデータを保持するとともに、前記第２の信号処理装置に出力する第２の保持回路を有し、前記調整装置は、クロック調整時に、前記反転回路が出力する反転データを、前記選択信号を用いて前記選択回路に選択させ、前記第１の保持回路に出力させるとともに、前記クロック調整回路の遅延量をそれぞれ変化させながら、前記保持回路が保持したデータを読み出し、前記保持回路が保持したデータの読み出しの結果、前記保持回路が出力するデータを、前記伝送路を介して前記入力回路が正しく受信するように、前記クロック調整回路の遅延量を設定し、前記調整装置は、システム動作時に、前記選択信号を用いて前記選択回路に前記信号処理装置が出力するデータを選択させて前記保持回路に出力させることを特徴とする。
【００１５】
【発明の実施の形態】
図３は本発明の第１実施例のブロック構成図を示す。
本実施例の回路装置１００は、調整装置２００に接続されてクロック位相調整が行われる。
回路装置１００は、信号処理回路１０１、１０２、送信側Ｄ−フリップフロップＡ１〜Ａｎ、受信側フリップフロップＢ１〜Ｂｎ、伝送路１０３−１〜１０３−ｎ、セレクタ１０４−１〜１０４−ｎ、インバータ１０５−１〜１０５−ｎ、コントローラ１０６、クロック発振器１０７、ディレイ調整回路１０８Ａ、１０８Ｂから構成される。
【００１６】
信号処理回路１０１は、セレクタ１０４−１〜１０４−ｎを介して送信側Ｄ−フリップフロップＡ１〜Ａｎに接続される。セレクタ１０４−１〜１０４−ｎはは、信号処理回路１０１の出力信号、又は送信側Ｄ−フリップフロップＡ１〜Ａｎの出力信号をインバータ１０５−１〜１０５−ｎを介して反転した信号をコントローラ１０６から供給される選択信号に応じて選択して送信側Ｄ−フリップフロップＡ１〜Ａｎに供給する。
【００１７】
図４に本発明の第１実施例のセレクタのブロック構成図を示す。セレクタ１０４−１〜１０４−ｎは、インバータ１０９、ＯＲゲート１１０、１１１、ＡＮＤゲート１１２から構成される。ＯＲゲート１１０には、信号処理回路１０１の出力信号及びコントローラ１０６からの選択信号が供給される。ＯＲゲート１１０は、信号処理回路１０１の出力信号とコントローラ１０６からの選択信号とのＯＲ論理を出力する。
【００１８】
また、ＯＲゲート１１１には、インバータ１０５−１〜１０５−ｎの出力信号及びコントローラ１０６からの選択信号をインバータ１０９により反転した反転選択信号が供給される。ＯＲゲート１１１は、インバータ１０５−１〜１０５−ｎの出力信号とコントローラ１０６からの選択信号をインバータ１０９により反転した反転選択信号とのＯＲ論理を出力する。
【００１９】
ＯＲゲート１１０及びＯＲゲート１１１の出力信号は、ＡＮＤゲート１１２に供給される。ＡＮＤゲート１１２は、ＯＲゲート１１０の出力信号とＯＲゲート１１１の出力信号とのＡＮＤ論理を出力する。セレクタ１０４−１〜１０４−ｎは、コントローラ１０６からの選択信号が「０」のときには、インバータ１０９によりＯＲゲート１１１の出力が常時「０」とされる。また、ＯＲゲート１１０の出力は、信号処理回路１０１の出力信号となる。
【００２０】
ＯＲゲート１１０の出力が信号処理回路１０１の出力信号であり、ＯＲゲート１１１の出力が常時「０」となるので、ＡＮＤゲート１１２の出力は、信号処理回路１０１の出力信号となる。よって、コントローラ１０６からの選択信号が「０」のときには、信号処理回路１０１の出力信号が出力される。また、
セレクタ１０４−１〜１０４−ｎは、コントローラ１０６からの選択信号が「１」のときには、インバータ１０９によりＯＲゲート１１０の出力が常時「１」とされる。また、ＯＲゲート１１１の出力は、インバータ１０５−１〜１０５−ｎの出力信号となる。
【００２１】
ＯＲゲート１１０の出力が常時「１」であり、ＯＲゲート１１１の出力がインバータ１０５−１〜１０５−ｎの出力となるので、ＡＮＤゲート１１２の出力は、インバータ１０５−１〜１０５−ｎの出力信号となる。よって、コントローラ１０６からの選択信号が「１」のときには、インバータ１０５−１〜１０５−ｎの出力信号とされる。
【００２２】
以上によりコントローラ１０６からの選択信号に応じて信号処理回路１０１又は調整時に用いるインバータ１０５−１〜１０５−ｎの出力を選択できる。
図３に戻って説明を続ける。
Ｄ−フリップフロップＡ１〜Ａｎは、セレクタ１０４−１〜１０４−ｎで選択された信号の状態をクロック発振器１０７からディレイ調整回路１０８Ａを介して供給されるクロックに応じて保持する。
【００２３】
Ｄ−フリップフロップＡ１〜Ａｎ及びディレイ調整回路１０８Ａは、コントローラ１０６に接続されており、コントローラ１０６の制御によりＪＴＡＧ−ＳＣＡＮによるスキャンが可能なように構成されている。Ｄ−フリップフロップＡ１〜Ａｎに保持された信号は、インバータ１０５−１〜１０５−ｎを介してセレクタ１０４−１〜１０４−ｎに供給されるとともに、伝送路１０３−１〜１０３−ｎを介して受信側フリップフロップＢ１〜Ｂｎに供給される。
【００２４】
受信側フリップフロップＢ１〜Ｂｎは、伝送路１０３−１〜１０３−ｎを伝送された信号をクロック発振器１０７からディレイ調整回路１０８Ｂを介して供給されるクロックに応じて保持する。Ｄ−フリップフロップＢ１〜Ｂｎ及びディレイ調整回路１０８Ｂは、コントローラ１０６に接続されており、コントローラ１０６の制御によりＪＴＡＧ−ＳＣＡＮによるスキャンが可能なように構成されている。
【００２５】
ここで、ディレイ調整回路１０８Ａ、１０８Ｂについて詳細に説明する。
図５は本発明の第１実施例のディレイ調整回路のブロック構成図を示す。
ディレイ調整回路１０８Ａ、１０８Ｂは、インバータ１１３−１〜１１３−ｍ及びフリップフロップ１１４−１〜１１４−ｍから構成される。
フリップフロップ１１４−１〜１１４−ｍは、コントローラ１０６に接続されており、コントローラ１０６の制御によりＪＴＡＧ−ＳＣＡＮによるスキャンが可能なように構成されおり、インバータ１１３−１〜１１３−ｍのパスを制御可能な構成とされている。
【００２６】
コントローラ１０６は、回路装置１００の外部に設けられた調整装置２００に接続され、調整回路２００からの指示に応じてＪＴＡＧ−ＳＣＡＮのコントロールを行う。
ここで、調整回路２００によるディレイ調整について説明する。
図６は本発明の第１実施例の調整回路による調整処理のフローチャートを示す。
【００２７】
調整回路２００によるディレイ調整時には、調整回路２００は、コントローラ１０６を制御してセレクタ１０４−１〜１０４−ｎに供給される選択信号を「１」とする。コントローラ１０６からセレクタ１０４−１〜１０４−ｎに供給される選択信号が「１」になると、送信側Ｄ−フリップフロップＡ１〜Ａｎの出力が送信側Ｄ−フリップフロップＡ１〜Ａｎの入力にインバータ１０５−１〜１０５−ｎを介して接続される。セレクタ１０４−１〜１０４−ｎにより送信側Ｄ−フリップフロップＡ１〜Ａｎの入出力がインバータ１０５−１〜１０５−ｎを介して接続されることにより、送信側Ｄ−フリップフロップＡ１〜ＡｎがＴ−フリップフロップ化し、クロック発振器１０７からディレイ調整回路１０８Ａを介して供給されるクロックに応じて順次反転する信号を出力するようになる。
【００２８】
以上のように、コントローラ１０６によりセレクタ１０４−１〜１０４−ｎを制御し、送信側Ｄ−フリップフロップＡ１〜Ａｎの接続をクロック位相調整用に切り換えた後、まず、コントローラ１０６のＪＴＡＧ−ＳＣＡＮ機能を用いて、クロック調整回路１０８Ａ、１０８Ｂを所定のディレイとなるように設定する（ステップＳ１）。
【００２９】
次に、コントローラ１０６のＪＴＡＧ−ＳＣＡＮ機能を用いて、送信側Ｄ−フリップフロップＡ１〜Ａｎに所定の値「０」又は「１」を設定する（ステップＳ２）。次に、ステップＳ２で、クロック調整回路のディレイを所定の値に設定した後、クロック発振器１０７から、システム動作時のクロックサイクルで２サイクルのクロックを発生させる（ステップＳ３）。
【００３０】
クロック発振器１０７からクロック調整回路１０８Ａを介して供給されるクロックにより送信側Ｄ−フリップフロップＡ１〜Ａｎに設定した値の逆値のデータパルスが発生する。
送信側Ｄ−フリップフロップＡ１〜Ａｎで発生されたデータパルスは、伝送路１０３−１〜１０３−ｎを介して受信側Ｄ−フリップフロップＢ１〜Ｂｎに供給される。受信側フリップフロップＢ１〜Ｂｎでは、クロック発振器１０７からクロック調整回路１０８Ｂを介して供給されるクロックに応じて伝送路１０３−１〜１０３−ｎを介して供給された信号を保持する。
【００３１】
次に、コントローラ１０６を制御して受信側Ｄ−フリップフロップＢ１〜Ｂｎに保持されたデータをＪＴＡＧ−ＳＣＡＮにより読み取り、コントローラ１０６により読み取られたデータと送信側Ｄ−フリップフロップＡ１〜Ａｎに書き込んだデータと比較して、その正否を判定し、判定結果をテーブルに記憶する（ステップＳ４）。
【００３２】
ここで、調整時の送信側Ｄ−フリップフロップＡ１〜Ａｎ及び受信側Ｄ−フリップフロップＢ１〜Ｂｎのデータ保持動作について説明する。
図７に本発明の第１実施例のクロック調整時の動作波形図を示す。図７（Ａ）はクロック調整回路１０８Ａの出力クロック、図７（Ｂ）は送信側Ｄ−フリップフロップＡ１〜Ａｎの出力データパルス、図７（Ｃ）は受信側Ｄ−フリップフロップＢ１〜Ｂｎの入力データパルス、図７（Ｄ）はクロック調整回路１０８Ｂの出力クロックを示す。
【００３３】
送信側Ｄ−フリップフロップＡ１〜Ａｎは図７（Ａ）に示すようにクロック調整回路１０８Ａからのクロックの立ち上がり時に入力されているデータを図７（Ｂ）に示すように保持する。
図７（Ｂ）に示すデータは伝送路１０３−１〜１０３−ｎを介して受信側Ｄ−フリップフロップＢ１〜Ｂｎに供給される。受信側Ｄ−フリップフロップＢ１〜Ｂｎは、図７（Ｃ）に示す信号を受信し、図７（Ｄ）に示されるクロックによりデータを保持する。
【００３４】
コントローラ１０６により受信側Ｄ−フリップフロップＢ１〜ＢｎからＪＴＡＧ−ＳＣＡＮにより読み取られたデータは、調整装置２００に供給される。調整装置２００は、コントローラ１０６から読み出された受信側Ｄ−フリップフロップＢ１〜Ｂｎでの受信結果と、送信側Ｄ−フリップフロップＡ１〜Ａｎに保持したデータをとを比較して、送信側Ｄ−フリップフロップＡ１〜Ａｎに保持したデータに対応した受信結果が受信できた場合には「１」となり、送信側Ｄ−フリップフロップＡ１〜Ａｎに保持したデータとは対応しない受信結果が受信できた場合には「０」を格納した、受信結果テーブルを作成する。
【００３５】
次に、ＪＴＡＧ−ＳＣＡＮによりクロック調整回路のディレイを変更し（ステップＳ６）、ステップＳ１に戻って、再び、クロック発振器１０７から、システム動作時のクロックサイクルで２サイクルのクロックを発生させ、送信側Ｄ−フリップフロップＡ１〜Ａｎからデータパルスを送信し、受信側Ｄ−フリップフロップＢ１〜Ｂｎにより受信し、その受信結果から受信結果テーブルを作成する。上記操作を目的のクロック調整値の組合わせについての受信結果が受信結果テーブルに書き込まれるまで繰り返す（ステップＳ５）。
【００３６】
図８に本発明の第１実施例の受信結果テーブルのデータ構成図を示す。
図８に示すように送信側Ｄ−フリップフロップＡ１〜Ａｎに「０」及び「１」をセットし、クロック調整回路１０８Ａ、１０８Ｂのディレイを可変した場合に受信側Ｄ−フリップフロップＢ１〜Ｂｎから得られる受信結果が正当「１」か否「０」かが格納されたテーブルが得られる。
【００３７】
調整装置２００は、図８に示す受信結果テーブルから全てが「１」すなわち、正当となるディレイを検出する。例えば、図８では、ディレイΔｔが「０（ｎｓ）」、「＋１（ｎｓ）」、「＋２（ｎｓ）」で全ての受信側Ｄ−フリップフロップＢ１〜Ｂｎで正当な受信が可能となる。調整装置２００では、全ての受信側Ｄ−フリップフロップＢ１〜Ｂｎで正当に受信可能なディレイが複数ある場合には、中央のディレイすなわち、「＋１（ｎｓ）」を選択する。
【００３８】
なお、基本的には、送信側Ｄ−フリップフロップに対して「０」及び「１」それぞれについて同様な操作を行い、その受信結果を保持するが、隣接回路間に反射などによる干渉等が予測される場合には、クロック発振器１０７から複数回クロックを供給し、後のクロックによる送受信結果から上記図８に示す受信結果テーブルを作成してもよい。
【００３９】
図９は本発明の第１実施例の変形例の動作説明図を示す。図９（Ａ）はクロック調整回路１０８Ａの出力クロック、図９（Ｂ）は送信側Ｄ−フリップフロップＡ１〜Ａｎの出力データパルス、図９（Ｃ）は受信側Ｄ−フリップフロップＢ１〜Ｂｎの入力データパルス、図９（Ｄ）はクロック調整回路１０８Ｂの出力クロックを示す。
【００４０】
図９に示すようにクロックＣＬＫ１、ＣＬＫ２を発生した後、再びクロックＣＬＫ３、ＣＬＫ４を発生し、クロックＣＬＫ３、ＣＬＫ４により送受信されたデータを用いて図８に示す受信結果テーブルを作成し、クロック調整回路１０８Ａ、１０８Ｂのディレイを調整する。
このように、クロックＣＬＫ１、ＣＬＫ２を発生した後、再びクロックＣＬＫ３、ＣＬＫ４を発生させ、クロックＣＬＫ３、ＣＬＫ４により送受信されたデータを用いることにより、クロックＣＬＫ１、ＣＬＫ２で発生したデータの伝送路１０３−１〜１０３−ｎ上での反射による干渉などによる影響をクロックＣＬＫ３、ＣＬＫ４により送受信されたデータに反映させることができるので、反射による干渉を考慮してクロックを調整できる。
【００４１】
また、データパターンを「０１０１０」や「００１００」などの設定して判定を行うことも有効となる。
また、なお、本実施例では、１つの送信側Ｄ−フリップフロップに対して１つの受信側Ｄ−フリップフロップにより装置を構成したが、１つの送信側Ｄ−フリップフロップに対して複数の受信側Ｄ−フリップフロップが接続される場合にはも適用できる。
【００４２】
図１０は本発明の第２実施例の要部ブロック構成図を示す。同図中、図３と同一構成部分には同一符号を付し、その説明は省略する。
本実施例では、１つの送信側Ｄ−フリップフロップＡ１に対して複数の受信側Ｄ−フリップフロップＢ１−１〜Ｂ１−４が接続された構成とされている。
本実施例では、１つの送信側Ｄ−フリップフロップＡ１の送信結果に対して複数の受信側Ｄ−フリップフロップＢ１−１〜Ｂ１−４の受信結果が得られる。よって、各送信側Ｄ−フリップフロップＡ１〜Ａｎに対してそれぞれ複数の受信側Ｄ−フリップフロップＢ１−１〜Ｂ１−４、Ｂ２−１〜Ｂ２−４・・・Ｂｎ−１〜Ｂｎ−４による受信結果が得れる。
【００４３】
図１１は本発明の第２実施例のデータ受信結果テーブルのデータ構成図を示す。
図１１に示すように送信側Ｄ−フリップフロップＡ１〜Ａｎの送信データ「０」及び「１」に対して複数の受信側Ｄ−フリップフロップＢ１−１〜Ｂ１−４の受信結果が得られる。図１１で、受信側Ｄ−フリップフロップＢ１−１〜Ｂ１−４、Ｂ２−１〜Ｂ２−４・・・Ｂｎ−１〜Ｂｎ−４の受信結果が得られる。図１１で、すべての受信側Ｄ−フリップフロップＢ１−１〜Ｂ１−４、Ｂ２−１〜Ｂ２−４・・・Ｂｎ−１〜Ｂｎ−４が「１」すなわち、正当になるディレイΔｔ、「−２」、「−１」、「０」からディレイを設定する。このとき、中央のディレイΔｔ＝「−１」をディレイとする。
【００４４】
以上のように送信側Ｄ−フリップフロップに対して複数の受信側Ｄ−フリップフロップが接続された場合にもＪＴＡＧ−ＳＣＡＮにより取得された受信結果から受信結果テーブルを作成することにより容易にクロック調整が行えるようになる。
なお、本実施例では、一方向伝送について説明したが、双方向伝送を行う場合にも適用できる。
【００４５】
図１２は本発明の第３実施例の要部のブロック構成図を示す。同図中、図３と同一構成部分には同一符号を付し、その説明は省略する。
本実施例は、伝送路１０３−１〜１０３−ｎがそれぞれ双方向にデータ伝送を行う構成とされ、伝送路１０３−１〜１０３−ｎの両側に送信側Ｄ−フリップフロップ及び受信側Ｄ−フリップフロップが接続される。このとき、送信側Ｄ−フリップフロップの出力をインバータで引き出して、セレクタにより送信側Ｄ−フリップフロップの入力として信号処理回路の出力と選択可能な構成とする。
【００４６】
【発明の効果】
上述の如く、本発明によれば、クロック発振器を制御し、出力フリップフロップ及び入力フリップフロップにクロックを供給し、出力フリップフロップ及び入力フリップフロップの出力信号の状態を第１及び第２のクロック調整手段の遅延量を変化させつつ繰り返し、検出し、その検出結果、出力フリップフロップと入力フリップフロップとの出力信号状態が正しい出力信号状態となる遅延量の組み合わせを認識して第１及び第２のクロック調整手段の遅延量とすることにより、試験パターンなどを設定することなく、容易にクロックの調整を行うことができる等の特長を有する。
【００４７】
また、本発明によれば、出力フリップフロップ及び入力フリップフロップの出力信号状態を検出するためのクロックを発生する前に、複数のクロックを出力フリップフロップ及び入力フリップフロップに供給することにより、出力フリップフロップと入力フリップフロップでの反射などによる干渉を考慮した調整を行うことができる等の特長を有する。
【００４８】
さらに、本発明によれば、検出された出力フリップフロップと入力フリップフロップとの出力信号状態が正しい出力信号状態となる第１及び第２のクロック調整手段の遅延量のうち、最も動作余裕の大きい遅延量に設定することにより、クロックにマージンをとることができ、安定した動作を行える等の特長を有する。請求項４、６によれば、出力フリップフロップ及び入力フリップフロップの出力信号の状態は、バウンダリスキャンを行うことにより検出することにより、特別な回路を付加することなくバウンダリスキャンの回路を用いてクロックの調整を行うことができる等の特長を有する。
【図面の簡単な説明】
【図１】従来の一例のブロック構成図である。
【図２】従来の他の一例のブロック構成図である。
【図３】本発明の第１実施例のブロック構成図である。
【図４】本発明の第１実施例のセレクタのブロック構成図である。
【図５】本発明の第１実施例のディレイ調整回路のブロック構成図である。
【図６】本発明の第１実施例の調整装置による調整処理のフローチャートである。
【図７】本発明の第１実施例のクロック調整時の動作波形図である。
【図８】本発明の第１実施例の受信結果テーブルのデータ構成図である。
【図９】本発明の第１実施例の変形例の動作説明図である。
【図１０】本発明の第２実施例の要部のブロック構成図である。
【図１１】本発明の第２実施例のデータ受信結果テーブルのデータ構成図である。
【図１２】本発明の第３実施例の要部のブロック構成図である。
【符号の説明】
１００  回路装置
１０１、１０２  信号処理回路
１０３−１〜１０３−ｎ  伝送路
１０４−１〜１０４−ｎ  セレクタ
１０５−１〜１０５−ｎ  インバータ
１０６  コントローラ
１０７  クロック発振器
１０８Ａ、１０８Ｂ  ディレイ調整回路
２００  調整装置
Ａ１〜Ａｎ  送信側Ｄ−フリップフロップ
Ｂ１〜Ｂｎ  受信側Ｄ−フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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