【手続補正書】
【提出日】平成20年6月18日(2008.6.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体記憶装置及び半導体装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  互いに交叉接続された第１及び第２のインバータを含むメモリセルを有する半導体記憶装置であって、
第１の導電型が第１種、第２の導電型が第２種でそれぞれ定義され、
前記第１のインバータは第１の第１種電界効果トランジスタ及び第１の第２種電界効果トランジスタからなり、
前記第２のインバータは第２の第１種電界効果トランジスタ及び第２の第２種電界効果トランジスタからなり、
前記第１のインバータの出力部は前記第１の第１種電界効果トランジスタの一方電極と前記第１の第２種電界効果トランジスタの一方電極との接続部を含み、入力部は前記第１の第１種電界効果トランジスタの制御電極と前記第１の第２種電界効果トランジスタの制御電極との接続部を含み、
前記第２のインバータの出力部は前記第２の第１種電界効果トランジスタの一方電極と前記第２の第２種電界効果トランジスタの一方電極との接続部を含み、入力部は前記第２の第１種電界効果トランジスタの制御電極と前記第２の第２種電界効果トランジスタの制御電極との接続部を含み、
前記メモリセルは、
前記第１のインバータの出力部及び前記第２のインバータの入力部に電気的に接続される第１の記憶端子に一方電極が接続され、第１のビット線に他方電極が接続され、制御電極にワード線が接続される、第３の第１種電界効果トランジスタと、
前記第２のインバータの出力部及び前記第１のインバータの入力部に電気的に接続される第２の記憶端子に一方電極が接続され、第２のビット線に他方電極が接続され、制御電極にワード線が接続される、第４の第１種電界効果トランジスタとをさらに含み、
前記第１及び第２の第１種電界効果トランジスタを、互いに独立した第１及び第２の第２種ウェル領域にそれぞれ形成し、
前記第３及び第４の第１種電界効果トランジスタを前記第２及び第１の第２種ウェル領域にそれぞれ形成したことを特徴とする、
半導体記憶装置。
【請求項２】  請求項１記載の半導体記憶装置であって、
前記第１〜第４の第１種電界効果トランジスタにおいて一方電極は互いに独立して形成されることを特徴とする、
半導体記憶装置。
【請求項３】  請求項１記載の半導体記憶装置であって、
前記第１，第３の第１種電界効果トランジスタ及び前記第１の第２種電界効果トランジスタが前記ワード線形成方向に沿って略一直線上に並んでレイアウト配置され、
前記第２，第４の第１種電界効果トランジスタ及び前記第２の第２種電界効果トランジスタが前記ワード線形成方向に沿って略一直線上に並んでレイアウト配置されることを特徴とする、
半導体記憶装置。
【請求項４】  請求項１記載の半導体記憶装置であって、
前記第１及び第２の第１種電界効果トランジスタは前記メモリセルの中心点に対して互いに点対称となるようにレイアウト配置されることを特徴とする、
半導体記憶装置。
【請求項５】  請求項１記載の半導体記憶装置であって、
前記第３及び第４の第１種電界効果トランジスタは前記メモリセルの中心点に対して互いに点対称となるようにレイアウト配置されることを特徴とする、
半導体記憶装置。
【請求項６】  請求項１記載の半導体記憶装置であって、
前記第１及び第２の第１種電界効果トランジスタの制御電極幅を前記第３及び第４の第１種電界効果トランジスタの制御電極幅より広く設定したことを特徴とする、
半導体記憶装置。
【請求項７】  請求項１ないし請求項６のうち、いずれか１項に記載の半導体記憶装置であって、
前記メモリセルは、
前記第１のインバータの入力部と前記第２の記憶端子との間に介挿される第１の抵抗成分と、
前記第２のインバータの入力部と前記第１の記憶端子との間に介挿される第２の抵抗成分とをさらに含む、
半導体記憶装置。
【請求項８】  請求項７記載の半導体記憶装置であって、
前記第１及び第２の抵抗成分はＣｏＳｉ2よりも抵抗率が高い金属材料で形成された高抵抗金属配線を含む、
半導体記憶装置。
【請求項９】  請求項７記載の半導体記憶装置であって、
前記第１及び第２の抵抗成分はＣｏＳｉ2よりも抵抗率が高いポリシリコンで形成された高抵抗ポリシリコン配線を含む、
半導体記憶装置。
【請求項１０】  請求項１記載の半導体記憶装置であって、
前記第３及び第４の第１種電界効果トランジスタの制御電極及び前記ワード線は、一本のポリシリコンを共用して構成されることを特徴とする、
半導体記憶装置。
【請求項１１】  請求項１記載の半導体記憶装置であって、
前記ワード線は互いに独立した第１及び第２のワード線を含み、
前記第３の第１種電界効果トランジスタの制御電極は前記第１のワード線に接続され、
前記第４の第１種電界効果トランジスタの制御電極は前記第２のワード線に接続される、
半導体記憶装置。
【請求項１２】  請求項１１記載の半導体記憶装置であって、
前記第１のビット線は、互いにビット線対を構成する第１及び第２の部分ビット線を含み、
前記第２のビット線は、互いにビット線対を構成する第３及び第４の部分ビット線を含み、
前記第３の第１種電界効果トランジスタは、第５及び第６の第１種電界効果トランジスタを含み、前記第５の第１種電界効果トランジスタは前記第１の部分ビット線，前記第２の記憶端子間に介挿され、前記第６の第１種電界効果トランジスタは前記第２の部分ビット線，前記第１の記憶端子間に介挿され、
前記第４の第１種電界効果トランジスタは、第７及び第８の第１種電界効果トランジスタを含み、前記第７の第１種電界効果トランジスタは前記第３の部分ビット線，前記第１の記憶端子間に介挿され、前記第８の第１種電界効果トランジスタは前記第４の部分ビット線，前記第２の記憶端子間に介挿される、
半導体記憶装置。
【請求項１３】  請求項１２記載の半導体記憶装置であって、
前記第１及び第２の第１種電界効果トランジスタの制御電極幅を前記第５〜第８の第１種電界効果トランジスタの制御電極幅より広く設定したことを特徴とする、
半導体記憶装置。
【請求項１４】  請求項１、請求項１１あるいは請求項１２記載の半導体記憶装置であって、
前記第１及び第２の第１種電界効果トランジスタの制御電極形成領域が前記第２及び第１の記憶端子の一部を構成するようにレイアウト配置したことを特徴とする、
半導体記憶装置。
【請求項１５】  請求項１ないし請求項１４のうち、いずれか１項に記載の半導体記憶装置であって、
前記第１及び第２の第２種電界効果トランジスタは第１種ウェル領域に形成され、
前記第１種ウェル領域は前記第１及び第２の第２種ウェル領域の間にレイアウト配置されることを特徴とする、
半導体記憶装置。
【請求項１６】  デュアルポート型のスタティックメモリセルを有する半導体装置であって、
前記スタティックメモリセルは、
第１の記憶ノードに入力が接続され、第２の記憶ノードに出力が接続される第１のインバータと、
前記第２の記憶ノードに入力が接続され、前記第１の記憶ノードに出力が接続される第２のインバータと、
一方端が前記第１の記憶ノードに接続され、他方端が第１のポート用の第１のビット線に接続され、ゲート電極が第１のワード線に接続された第１の導電型の第１のトランジスタと、
一方端が前記第１の記憶ノードに接続され、他方端が第２のポート用の第２のビット線に接続され、ゲート電極が第２のワード線に接続された第１の導電型の第２のトランジスタと、
一方端が前記第２の記憶ノードに接続され、他方端が第１のポート用の第３のビット線に接続され、ゲート電極が前記第１のワード線に接続された第１の導電型の第３のトランジスタと、
一方端が前記第２の記憶ノードに接続され、他方端が第２のポート用の第４のビット線に接続され、ゲート電極が前記第２のワード線に接続された第１の導電型の第４のトランジスタとを含み、
前記第１のワード線と前記第２のワード線とが並んで配列され、
前記スタティックメモリセルは、第２の導電型の第１の領域、第１の第１の導電型の第２の領域、第２の導電型の第３の領域に分割され、前記第１から第３の領域は前記第１及び第２のワード線が伸びる方向に順次配置され、それぞれの領域にトランジスタが形成され、
前記第１の領域には、前記第１のトランジスタと、前記第３のトランジスタと、前記第２のインバータを構成する第１の導電型の第５トランジスタとが配置され、
前記第２の領域には、前記第２のインバータを構成する第２の導電型の第７トランジスタと前記第１のインバータを構成する第２の導電型の第８トランジスタとが配置され、
前記第３の領域には、前記第２のトランジスタと、前記第４のトランジスタと、前記第１のインバータを構成する第１の導電型の第６トランジスタとが配置された、
半導体装置。
【請求項１７】  請求項１６記載の半導体装置であって、
前記第１から第４のビット線は、前記第１のワード線及び前記第２のワード線と直交する方向に配列された、
半導体装置。
【請求項１８】  請求項１６あるいは請求項１７に記載の半導体装置であって、
前記第１のトランジスタのゲート電極と前記第３のトランジスタのゲート電極とは、接続されて一体となったゲート電極のパターンで第１のゲート電極が構成され、
前記第２のトランジスタのゲート電極と前記第４のトランジスタのゲート電極とは、接続されて一体となったゲート電極のパターンで第２のゲート電極が構成される、
半導体装置。
【請求項１９】  請求項１８記載の半導体装置であって、
前記第５のトランジスタのゲート電極と前記第７のトランジスタのゲート電極とは、接続されて一体となったゲート電極のパターンで第３のゲート電極が構成され、
前記第６のトランジスタのゲート電極と前記第８のトランジスタのゲート電極とは、接続されて一体となったゲート電極のパターンで第４のゲート電極が構成され、
前記第１から第４のゲート電極は前記第１のワード線及び前記第２のワード線の延びる方向に延びる、
半導体装置。
【請求項２０】  請求項１６ないし請求項１９のうち、いずれか１項に記載の半導体装置であって、
前記第１と前記第５のトランジスタの活性領域は、一体化した活性領域で形成されて接続され、
前記第４と前記第６のトランジスタの活性領域は、一体化した活性領域で形成されて接続され、
前記第２と前記第５のトランジスタの活性領域は分離され、配線を介して接続され、
前記第３と前記第６のトランジスタの活性領域は分離され、配線を介して接続された、半導体装置。
【請求項２１】  請求項２０記載の半導体装置であって、
前記第２の領域に近い順に、前記第３のトランジスタ、前記第１のトランジスタが配置され、
前記第２の領域に近い順に、前記第２のトランジスタ、前記第４のトランジスタが配置された、
半導体装置。
【請求項２２】  請求項２０記載の半導体装置であって、
前記第２の領域に近い順に、前記第１のトランジスタ、前記第３のトランジスタが配置され、
前記第２の領域に近い順に、前記第４のトランジスタ、前記第２のトランジスタが配置された、
半導体装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置及び半導体装置に関し、特にＭＯＳスタティックＲＡＭのソフトエラー耐性の向上を図ったメモリセル構造に関するものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
この発明は上記問題点を解決するためになされたもので、回路構成を複雑化することなくソフトエラー低減化を図ったメモリセル構造を有する半導体記憶装置及び半導体装置を得ることを目的とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
さらに、請求項１５の発明は、請求項１ないし請求項１４のうち、いずれか１項に記載の半導体記憶装置であって、前記第１及び第２の第２種電界効果トランジスタは第１種ウェル領域に形成され、前記第１種ウェル領域は前記第１及び第２の第２種ウェル領域の間にレイアウト配置される。
この発明に係る請求項１６記載の半導体装置は、デュアルポート型のスタティックメモリセルを有し、前記スタティックメモリセルは、第１の記憶ノードに入力が接続され、第２の記憶ノードに出力が接続される第１のインバータと、前記第２の記憶ノードに入力が接続され、前記第１の記憶ノードに出力が接続される第２のインバータと、一方端が前記第１の記憶ノードに接続され、他方端が第１のポート用の第１のビット線に接続され、ゲート電極が第１のワード線に接続された第１の導電型の第１のトランジスタと、一方端が前記第１の記憶ノードに接続され、他方端が第２のポート用の第２のビット線に接続され、ゲート電極が第２のワード線に接続された第１の導電型の第２のトランジスタと、一方端が前記第２の記憶ノードに接続され、他方端が第１のポート用の第３のビット線に接続され、ゲート電極が前記第１のワード線に接続された第１の導電型の第３のトランジスタと、一方端が前記第２の記憶ノードに接続され、他方端が第２のポート用の第４のビット線に接続され、ゲート電極が前記第２のワード線に接続された第１の導電型の第４のトランジスタとを含み、前記第１のワード線と前記第２のワード線とが並んで配列され、前記スタティックメモリセルは、第２の導電型の第１の領域、第１の第１の導電型の第２の領域、第２の導電型の第３の領域に分割され、前記第１から第３の領域は前記第１及び第２のワード線が伸びる方向に順次配置され、それぞれの領域にトランジスタが形成され、前記第１の領域には、前記第１のトランジスタと、前記第３のトランジスタと、前記第２のインバータを構成する第１の導電型の第５トランジスタとが配置され、前記第２の領域には、前記第２のインバータを構成する第２の導電型の第７トランジスタと前記第１のインバータを構成する第２の導電型の第８トランジスタとが配置され、前記第３の領域には、前記第２のトランジスタと、前記第４のトランジスタと、前記第１のインバータを構成する第１の導電型の第６トランジスタとが配置される。
また、請求項１７記載の発明は、請求項１６記載の半導体装置であって、前記第１から第４のビット線は、前記第１のワード線及び前記第２のワード線と直交する方向に配列される。
また、請求項１８記載の発明は、請求項１６あるいは請求項１７に記載の半導体装置であって、前記第１のトランジスタのゲート電極と前記第３のトランジスタのゲート電極とは、接続されて一体となったゲート電極のパターンで第１のゲート電極が構成され、前記第２のトランジスタのゲート電極と前記第４のトランジスタのゲート電極とは、接続されて一体となったゲート電極のパターンで第２のゲート電極が構成される。
また、請求項１９記載の発明は、請求項１８記載の半導体装置であって、前記第５のトランジスタのゲート電極と前記第７のトランジスタのゲート電極とは、接続されて一体となったゲート電極のパターンで第３のゲート電極が構成され、前記第６のトランジスタのゲート電極と前記第８のトランジスタのゲート電極とは、接続されて一体となったゲート電極のパターンで第４のゲート電極が構成され、前記第１から第４のゲート電極は前記第１のワード線及び前記第２のワード線の延びる方向に延びる。
また、請求項２０記載の発明は、請求項１６ないし請求項１９のうち、いずれか１項に記載の半導体装置であって、前記第１と前記第５のトランジスタの活性領域は、一体化した活性領域で形成されて接続され、前記第４と前記第６のトランジスタの活性領域は、一体化した活性領域で形成されて接続され、前記第２と前記第５のトランジスタの活性領域は分離され、配線を介して接続され、前記第３と前記第６のトランジスタの活性領域は分離され、配線を介して接続される。
また、請求項２１記載の発明は、請求項２０記載の半導体装置であって、前記第２の領域に近い順に、前記第３のトランジスタ、前記第１のトランジスタが配置され、前記第２の領域に近い順に、前記第２のトランジスタ、前記第４のトランジスタが配置される。
また、請求項２２記載の発明は、請求項２０記載の半導体装置であって、前記第２の領域に近い順に、前記第１のトランジスタ、前記第３のトランジスタが配置され、前記第２の領域に近い順に、前記第４のトランジスタ、前記第２のトランジスタが配置される。