【手続補正書】
【提出日】平成20年10月15日(2008.10.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上に半導体膜を形成し、
前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜上にレジストを形成し、
第１のエッチングをすることにより、前記第２の導電膜をエッチングし、エッチングされた第２の導電膜を形成し、
第２のエッチングをすることにより、前記第１の導電膜をエッチングし、第１のゲート電極を形成し、
第３のエッチングをすることにより、前記レジストを後退させ、且つ前記エッチングされた第２の導電膜をエッチングし、チャネル長方向の長さが前記第１のゲート電極よりも短い第２のゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項２】
基板上に半導体膜を形成し、
前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜上に第１のレジストを形成し、
第１のエッチングをすることにより、前記第２の導電膜をエッチングし、エッチングされた第２の導電膜を形成し、
第２のエッチングをすることにより、前記第１のレジストを後退させ、且つ前記第１の導電膜をエッチングし、第２のレジスト及び第１のゲート電極を形成し、
第３のエッチングをすることにより、前記第２のレジストを後退させ、且つ前記エッチングされた第２の導電膜をエッチングし、チャネル長方向の長さが前記第１のゲート電極よりも短い第２のゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項３】
基板上に半導体膜を形成し、
前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜上にレジストを形成し、
第１のエッチングをすることにより、前記第２の導電膜をエッチングし、エッチングされた第２の導電膜を形成し、
第２のエッチングをすることにより、前記第１の導電膜をエッチングし、第１のゲート電極を形成し、
第３のエッチングをすることにより、前記レジストを後退させ、且つ前記エッチングされた第２の導電膜をエッチングし、チャネル長方向の長さが前記第１のゲート電極よりも短い第２のゲート電極を形成し、
前記第２のゲート電極をマスクとして不純物元素をドーピングして、前記半導体膜にチャネル形成領域と、前記チャネル形成領域に接する低濃度不純物領域と、を形成し、
前記第１のゲート電極をマスクとして不純物元素をドーピングして、前記低濃度不純物領域に選択的に高濃度不純物領域を形成することを特徴とする半導体装置の作製方法。
【請求項４】
基板上に半導体膜を形成し、
前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜上にレジストを形成し、
第１のエッチングをすることにより、前記第２の導電膜をエッチングし、エッチングされた第２の導電膜を形成し、
第２のエッチングをすることにより、前記第１の導電膜をエッチングし、エッチングされた第１の導電膜を形成し、
第３のエッチングをすることにより、前記レジストを後退させ、且つ前記エッチングされた第２の導電膜をエッチングし、チャネル長方向の長さが前記エッチングされた第１の導電膜よりも短い第２のゲート電極を形成し、
前記第２のゲート電極をマスクとして不純物元素をドーピングして、前記半導体膜にチャネル形成領域と、前記チャネル形成領域に接する低濃度不純物領域と、を形成し、
前記エッチングされた第１の導電膜をマスクとして不純物元素をドーピングして、前記低濃度不純物領域に選択的に高濃度不純物領域を形成し、
第４のエッチングをすることにより、前記エッチングされた第１の導電膜をエッチングし、チャネル長方向の長さが前記第２のゲート電極と等しい第１のゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項５】
基板上に半導体膜を形成し、
前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜上にレジストを形成し、
第１のエッチングをすることにより、前記第２の導電膜をエッチングし、エッチングされた第２の導電膜を形成し、
第２のエッチングをすることにより、前記第１の導電膜をエッチングし、第１のゲート電極を形成し、
第３のエッチングをすることにより、前記レジストを後退させ、且つ前記エッチングされた第２の導電膜をエッチングし、チャネル長方向の長さが前記第１のゲート電極よりも短い第２のゲート電極を形成し、
前記第２のゲート電極をマスクとして不純物元素をドーピングして、前記半導体膜にチャネル形成領域と、前記チャネル形成領域に接する低濃度不純物領域と、を形成し、
前記第１のゲート電極及び前記第２のゲート電極の側面に接するサイドウォールを形成し、
前記サイドウォール及び前記第２のゲート電極をマスクとして不純物元素をドーピングして、前記低濃度不純物領域に選択的に高濃度不純物領域を形成することを特徴とする半導体装置の作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記エッチングされた第２の導電膜を、その側面のテーパー角θが８０°≦θ≦９０°になるように形成することを特徴とする半導体装置の作製方法。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記第１の導電膜はＴａＮ膜であることを特徴とする半導体装置の作製方法。
【請求項８】
請求項１乃至請求項７のいずれか一項において、
前記第２の導電膜はＷ膜であることを特徴とする半導体装置の作製方法。
【請求項９】
請求項１乃至請求項８のいずれか一項において、
前記第１乃至第３のエッチングをドライエッチング法により行うことを特徴とする半導体装置の作製方法。
【請求項１０】
基板と、
前記基板上の半導体膜と、
前記半導体膜上のゲート絶縁膜と、
前記ゲート絶縁膜上の第１のゲート電極と、
前記第１のゲート電極上の、チャネル長方向の長さが前記第１のゲート電極よりも短い第２のゲート電極と、
前記第１のゲート電極の側面及び前記第２のゲート電極の側面に接するサイドウォールと、を有し、
前記半導体膜は、
前記第１のゲート電極及び前記第２のゲート電極と重なり、且つ前記サイドウォールと重ならないチャネル形成領域と、
前記第１のゲート電極及び前記サイドウォールと重なり、且つ前記第２のゲート電極と重ならず、前記チャネル形成領域と接する第１の低濃度不純物領域と、
前記サイドウォールと重なり、且つ前記第１のゲート電極及び前記第２のゲート電極と重ならず、前記第１の低濃度不純物領域と接する第２の低濃度不純物領域と、
前記第１のゲート電極、前記第２のゲート電極、及び前記サイドウォールと重ならず、前記第２の低濃度不純物領域と接する高濃度不純物領域と、を有することを特徴とする半導体装置。
【請求項１１】
請求項１０において、
前記第２の低濃度不純物領域は、前記第１の低濃度不純物領域よりも不純物元素の濃度が高いことを特徴とする半導体装置。
【請求項１２】
請求項１０又は請求項１１において、
前記半導体装置は、背面投影型表示装置、前面投影型表示装置、携帯電話、デジタルカメラ、パーソナルコンピュータ、又はＩＤチップであることを特徴とする半導体装置。