(57)【特許請求の範囲】
【請求項１】
タイムスロット毎に発行される、それぞれが前記タイムスロットを分割した第１チャンネル期間と第２チャンネル期間とで共用される複数の命令に対応した処理を周期的に繰り返すことによって、第１のデータのみを使用して第１チャンネルの出力データを演算するとともに第２のデータのみを使用して第２チャンネルの出力データを演算する定常処理と、前記第１のデータと前記第２のデータの両方を使って前記第１チャンネル及び前記第２チャンネルの出力データを演算する非定常処理とを実行するデジタル信号処理方法において、
前記命令をタイムスロット毎に発行する第１の工程と、
前記命令に基づいて第１のデータまたは第２のデータを選択して出力する第２の工程と、
前記第２の工程において出力される出力データに対して、演算結果をフィードバックさせながら演算処理を行う第３の工程と
を備え、
前記第２の工程においては、
前記定常処理を実行する際には、前記第１チャンネル期間に前記第１のデータを出力するとともに前記第２チャンネル期間に前記第２のデータを出力し、
前記非定常処理を実行する際には、前記複数の命令のうちの少なくとも１つの命令において、前記第１チャンネル期間に前記第２データを出力するとともに前記第２チャンネル期間に前記第１データを出力し、
前記第３の工程は、
前記命令に従って生成される係数データと前記第２の工程において出力される出力データを乗算する乗算工程と、
該乗算工程における乗算結果と前記第３の工程において出力される出力データを加算する加算工程と、
前記加算工程における出力データを前記タイムスロットの自然数倍の時間だけ遅延させて前記加算工程の入力にフィードバックするとともに、遅延されたデータを前記演算工程における出力データとして出力する遅延工程と
を有することを特徴とするデジタル信号処理方法。
【請求項２】
前記第２の工程において、前記非定常処理を実行する際には、前記第１のデータ及び前記第２のデータを出力する周期を前記定常処理を実行する際に対して２倍の時間にすることを特徴とする請求項１記載のデジタル信号処理方法。
【請求項３】
タイムスロット毎に発行される、それぞれが前記タイムスロットを分割した第１チャンネル期間と第２チャンネル期間とで共用される複数の命令に対応した処理を周期的に繰り返すことによって、第１のデータのみを使用して第１チャンネルの出力データを演算するとともに第２のデータのみを使用して第２チャンネルの出力データを演算する定常処理と、前記第１のデータと前記第２のデータの両方を使って前記第１チャンネル及び前記第２チャンネルの出力データを演算する非定常処理とを実行するデジタル信号処理装置において、
前記命令をタイムスロット毎に発行する命令発行手段と、
前記命令に基づいて第１のデータまたは第２のデータを選択して出力する選択手段と、
前記選択手段からの出力データに対して、演算結果をフィードバックさせながら演算処理を行う演算手段と
を備え、
前記選択手段は、
前記定常処理を実行する際には、前記第１チャンネル期間に前記第１のデータを出力するとともに前記第２チャンネル期間に前記第２のデータを出力し、
前記非定常処理を実行する際には、前記複数の命令のうちの少なくとも１つの命令において、前記第１チャンネル期間に前記第２データを出力するとともに前記第２チャンネル期間に前記第１データを出力し、
前記演算手段は、
前記命令に従って生成される係数データと前記選択手段の出力データを乗算する乗算手段と、
当該乗算手段の乗算結果と前記演算手段の出力データを加算する加算手段と、
前記加算手段の出力データを前記タイムスロットの自然数倍の時間だけ遅延させて前記加算手段の入力にフィードバックするとともに、遅延されたデータを前記演算手段の出力データとして出力する遅延手段と
を備えたことを特徴とするデジタル信号処理装置。
【請求項４】
前記選択手段は、前記非定常処理を実行する際には、前記第１のデータ及び前記第２のデータを出力する周期を前記定常処理を実行する際に対して２倍の時間にする
ことを特徴とする請求項３記載のデジタル信号処理装置。
【請求項５】
前記第１のデータと前記第２のデータとのうち、一方がＬch楽音データであり、他方がＲch楽音データであることを特徴とする請求項３又は４に記載のデジタル信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、時分割処理に好適なデジタル信号処理方法およびデジタル信号処理装置に関する。
【０００２】
【従来の技術】
近年、臨場感に溢れる音響効果を実現するために、再生すべき音楽ソースとしての楽音データに残響等を付与するためにフィルタリング等のデジタル処理を施すことが行われている。このデジタル処理には高速で積和算の演算を実行するＤＳＰ(Digital Signal Processor)が用いられることが多い。ＤＳＰは、命令を格納するレジスタ、データバッファ、乗算器および加算器を備えており、レジスタから読み出される命令に従って演算が実行される。
【０００３】
現在最も普及しているステレオ再生用の音楽ソースは、Ｌch，Ｒchからなる独立した２チャンネル信号として与えられることが多いため、ＤＳＰは、Ｌch楽音データとＲch楽音データを同時に処理する必要がある。この場合、ＤＳＰの演算ユニットを２チャンネル分設けることによりデジタル処理を２チャンネル平行して実行することが考えられるが、ＤＳＰの回路規模すなわちＤＳＰのチップサイズが２倍になってしまう。一方、Ｌch楽音データとＲch楽音データに対して行うべきフィルタリング等のデジタル処理は同一である。そこで、Ｌch楽音データとＲch楽音データとを交互に１つの演算ユニットに供給し、ＤＳＰを時分割で動作させることにより、デジタル処理を行う手法が知られている。
【０００４】
図５は、ＤＳＰを時分割で動作させる場合の概念図であり、図６は、そのタイミングチャートである。デジタル処理すべきＬch入力楽音データL1,L2…とＲch入力楽音データR1,R2…がスイッチSW1に入力されると、交互に選択されて図６（ａ）に示すようなデータ系列L1,R1,L2…が得られる。そして、このデータ系列L1,R1,L2…が演算ユニットＵに順次入力されると、２チャンネルの入力楽音データが命令ｉに基づいて演算処理が実行され、処理済データ系列L1',R1',L2'…が順次出力される。スイッチSW2は、処理済データ系列L1',R1',L2'…を交互に選択して、Ｌch出力楽音データL1',L2'…とＲch出力楽音データR1',R2'…を生成している。
【０００５】
この場合、命令ｉは図６（ｂ）に示すように、同一スロットには１個の命令が割り当てられる。これは、２チャンネルステレオ信号であるＬch楽音データとＲch楽音データの対称性を利用したものであり、同一のタイミングのデータには同一の処理を行えば良いからである。例えば、命令i2が、スロット１とスロット２の平均演算を指示するものであれば、L2'=(L1+L2)/2、R2'=(R1+R2)/2となる。
【０００６】
【発明が解決しようとする課題】
ところで、音響効果を高めるべくデジタルサウンド処理においては、図７に示すようにＬch楽音データとＲch楽音データとを合成したデータを各チャンネルから出力したい場合がある。例えば、ゲームソフトにおいて飛行機が左から右に飛び去っていくような場面において、効果音の音源位置を左から右に移動させるような場合（ポジショニング効果）や、２チャンネルに対応したスピーカの、その配設位置のさらに外側やリスナの背後からもあたかも音が聞こえてくるような効果を発生させる場合（サラウンド効果）である。しかしながら、上述したＤＳＰの一演算ユニットを時分割で使用する方法は、一方のチャンネルの演算処理を行う際には他方のチャンネルの楽音データを必要としない処理（以下、「定常処理」と称する）のみに用いられるものである。そのため、図６（ａ）に示されるようにスロットの前半はＬch楽音データ、スロットの後半はＲch楽音データといったようにデータ位置（データ配列）を固定している。したがって、図７に示されるような一方のチャンネルの演算処理する際に他方のチャンネルの楽音データを必要とする処理（以下、「非定常処理」と称する。）には対応することができない。このため、非定常処理と定常処理が混在するような場合には、従来の時分割手法は用いることができず、結局、ＬchとＲchで別々の処理系統を設け、独立して動作させるしかなく、ＤＳＰのチップサイズが大きくなってしまうといった問題があった。
【０００７】
本発明は、上述した事情に鑑みてなされたものであり、非定常処理と定常処理を行うことができるデジタル信号処理装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するため請求項１に記載の発明にあっては、タイムスロット毎に発行される、それぞれが前記タイムスロットを分割した第１チャンネル期間と第２チャンネル期間とで共用される複数の命令に対応した処理を周期的に繰り返すことによって、第１のデータのみを使用して第１チャンネルの出力データを演算するとともに第２のデータのみを使用して第２チャンネルの出力データを演算する定常処理と、前記第１のデータと前記第２のデータの両方を使って前記第１チャンネル及び前記第２チャンネルの出力データを演算する非定常処理とを実行するデジタル信号処理方法において、前記命令をタイムスロット毎に発行する第１の工程と、前記命令に基づいて第１のデータまたは第２のデータを選択して出力する第２の工程と、前記第２の工程において出力される出力データに対して、演算結果をフィードバックさせながら演算処理を行う第３の工程とを備え、前記第２の工程においては、前記定常処理を実行する際には、前記第１チャンネル期間に前記第１のデータを出力するとともに前記第２チャンネル期間に前記第２のデータを出力し、前記非定常処理を実行する際には、前記複数の命令のうちの少なくとも１つの命令において、前記第１チャンネル期間に前記第２データを出力するとともに前記第２チャンネル期間に前記第１データを出力し、前記第３の工程は、前記命令に従って生成される係数データと前記第２の工程において出力される出力データを乗算する乗算工程と、該乗算工程における乗算結果と前記第３の工程において出力される出力データを加算する加算工程と、前記加算工程における出力データを前記タイムスロットの自然数倍の時間だけ遅延させて前記加算工程の入力にフィードバックするとともに、遅延されたデータを前記演算工程における出力データとして出力する遅延工程とを有することを特徴とする。
また、請求項２に記載の発明にあっては、前記第２の工程において、前記非定常処理を実行する際には、前記第１のデータ及び前記第２のデータを出力する周期を前記定常処理を実行する際に対して２倍の時間にすることを特徴とする。
【０００９】
また、上記課題を解決するため請求項３に記載の発明にあっては、タイムスロット毎に発行される、それぞれが前記タイムスロットを分割した第１チャンネル期間と第２チャンネル期間とで共用される複数の命令に対応した処理を周期的に繰り返すことによって、第１のデータのみを使用して第１チャンネルの出力データを演算するとともに第２のデータのみを使用して第２チャンネルの出力データを演算する定常処理と、前記第１のデータと前記第２のデータの両方を使って前記第１チャンネル及び前記第２チャンネルの出力データを演算する非定常処理とを実行するデジタル信号処理装置において、前記命令をタイムスロット毎に発行する命令発行手段と、前記命令に基づいて第１のデータまたは第２のデータを選択して出力する選択手段と、前記選択手段からの出力データに対して、演算結果をフィードバックさせながら演算処理を行う演算手段とを備え、前記選択手段は、前記定常処理を実行する際には、前記第１チャンネル期間に前記第１のデータを出力するとともに前記第２チャンネル期間に前記第２のデータを出力し、前記非定常処理を実行する際には、前記複数の命令のうちの少なくとも１つの命令において、前記第１チャンネル期間に前記第２データを出力するとともに前記第２チャンネル期間に前記第１データを出力し、前記演算手段は、前記命令に従って生成される係数データと前記選択手段の出力データを乗算する乗算手段と、当該乗算手段の乗算結果と前記演算手段の出力データを加算する加算手段と、前記加算手段の出力データを前記タイムスロットの自然数倍の時間だけ遅延させて前記加算手段の入力にフィードバックするとともに、遅延されたデータを前記演算手段の出力データとして出力する遅延手段とを備えたことを特徴とする。
また、本願請求項４に記載の発明にあっては、前記選択手段は、前記非定常処理を実行する際には、前記第１のデータ及び前記第２のデータを出力する周期を前記定常処理を実行する際に対して２倍の時間にすることを特徴とする。
【００１０】
また、請求項５記載の発明にあっては、前記第１のデータと前記第２のデータとのうち、一方がＬch楽音データであり、他方がＲch楽音データであることを特徴とする。
【００１１】
【発明の実施の形態】
１．実施形態の構成
以下、図面を参照しつつ、本発明の一実施形態に係わるデジタル信号処理装置の構成を説明する。図１は、デジタル信号処理装置の構成を示すブロック図である。図において、まず、ＬchＲＡＭ１０とＲchＲＡＭ２０は、Ｌch楽音データLとＲch楽音データRとを各々格納するバッファとして機能し、命令ｉが指示するアドレスに対応する記憶領域からデータが読み出されるようになっている。
【００１２】
次に、選択回路３０は、Ｌch，ＲchＲＡＭ１０，２０から各々読み出されたＬch楽音データLとＲch楽音データRとを制御信号CTLに基づいて選択出力するように構成されている。具体的には、制御信号CTLがハイレベルのときはＬch入力楽音データLを選択出力し、一方、ローレベルのときはＲch入力楽音データRを選択出力する。
【００１３】
次に、排他的論理和回路４０には、選択信号LRSELと処理状態信号CROSSとが供給されるようになっており、そこでは両者の排他的論理和が演算され制御信号CTLが生成されるようになっている。選択信号LRSELは、１スロットを１周期とするトグル信号である。また、処理状態信号CROSSは、非定常処理期間中にハイレベルとなり、定常処理期間中にローレベルとなる。これらの信号は命令ｉに基づいて図示せぬ信号発生回路によって生成されるようになっている。これにより、定常処理期間中には選択信号LRSELと一致する制御信号CTLを生成し、非定常処理期間中には選択信号LRSELを反転した制御信号CTLを生成することができる。したがって、定常処理期間中は、選択回路３０からＬch楽音データLとＲch楽音データRとが交互に出力され、非定常処理期間中はそれらの出力順序が反転することとなる。
【００１４】
次に、係数発生器５０はＲＯＭ等で構成されており、命令ｉに基づいて乗算に用いる係数データKを発生しこれを乗算回路６０に出力する。また、乗算回路６０は、選択回路３０から出力されるＬch楽音データLまたはＲch楽音データRと、係数データKとを乗算するように構成されている。
【００１５】
次に、加算回路７０は、乗算回路６０の乗算結果とＤフリップフロップ９０の出力データとを加算して、Ｄフリップフロップ８０に出力するように構成されている。Ｄフリップフロップ８０および９０は遅延回路として動作し、Ｄフリップフロップ９０から最終出力が得られるようになっている。
【００１６】
以上の構成において、デジタルフィルタ等のデジタル処理は、乗算回路６０、加算回路７０およびＤフリップフロップ８０，９０等で構成される演算手段によって実行される。ここで、Ｄフリップフロップ８０，９０は、加算処理を行うフィードバックループ内に設けられており、これにより、乗算回路６０の出力データが１データおきに加算されることになる。したがって、乗算回路６０からＬch楽音データLとＲch楽音データRとを交互に出力させれば、Ｌch楽音データL同士の加算とＲch楽音データR同士の加算を交互に行って最終出力を得ることができる。上述したように選択回路３０は、定常処理期間中にＬch楽音データLとＲch楽音データRとを交互に出力させるので、定常処理にあっては、Ｌch楽音データLとＲch楽音データRとを時分割で演算することができる。一方、非定常処理期間中にあっては、乗算回路６０から出力されるデータの順序が逆転するから、定常処理と非定常処理と境界で同一種類のデータが連続する。この場合にはＬch楽音データLとＲch楽音データRとの間で演算処理が行われる。
【００１７】
２．実施形態の動作
次に、図面を参照しつつ、本実施形態に係わるデジタル信号処理装置の動作を定常処理と非定常処理に分かち説明する。
【００１８】
２−１：定常処理
図２は、定常処理におけるデジタル信号処理装置の動作を示すタイミングチャートである。ＬchＲＡＭ１０から図２（ａ）に示すＬch楽音データL1,L2…が読み出され、ＲchＲＡＭ２０から図２（ｂ）に示すＲch楽音データR1,R2…が読み出され、選択回路３０に供給される。
【００１９】
選択信号LRSELは、上述したようにトグル信号であるから、図２（ｃ）に示す波形で与えられる。また、定常処理においては、図２（ｄ）に示すように処理状態信号CROSSは常にローレベルである。したがって、選択信号LRSELと処理状態信号CROSSの排他的論理和は、選択信号LRSELと一致する。この結果、選択回路３０の出力データ系列は、図２（ｅ）に示すように、L1,R1,L2,R2,L3,R3…といったようにＬchとＲchとが交互に出力されることになる。この結果、Ｌch楽音データLとＲch楽音データRが時分割されて、後段の乗算回路６０や加算回路７０に供給されることになる。
【００２０】
この場合、命令ｉは、図２（ｆ）に示すようにL1,R1のスロット１に対してi1、L2,R2のスロット２に対してi2、L3,R3のスロット３に対してi3といったように、各スロットに同一の命令ｉを割り当てる。これは、定常処理にあっては、Ｌch楽音データLとＲch楽音データRに同一のデジタル処理を施すため、同一タイミングのデータに対しては、同一の命令ｉを実行すればよいからである。
【００２１】
ここで、図２（ｆ）に示すように各命令i1,i2 ,i3が、係数データK1,K2,K3を発生すること指示するものとすれば、乗算回路６０の出力データ系列は図２（ｇ）に示すものとなる。また、Ｌch楽音データLの演算処理がL1から開始され、Ｒch楽音データRの演算処理がR1から開始されるものとし、初期状態におけるＤフリップフロップ８０，９０の出力データが「０」を指示するものとすれば、加算回路の出力データ系列は、図２（ｈ）に示すものとなる。Ｄフリップフロップ８０，９０の各出力データ系列は、加算回路の出力データ系列を１クロック周期、２クロック周期各々遅延したしたものとなるから、図２（ｉ），（ｊ）に示すものとなる。
【００２２】
これにより、加算回路７０は各スロットの前半でＬch楽音データLの加算処理を行い、各スロットの後半でＲch楽音データRの加算処理を行うことができ、時分割で動作することになる。例えば、スロット２の前半では、乗算回路６０の出力データK2L2（図２（ｇ）を参照）とＤフリップフロップ９０の出力データK1L1（図２（ｊ）を参照）とを加算する。この加算処理を繰り返し行うことによって所望のデジタルフィルタを実現することができる。
【００２３】
積和演算の結果は、Ｄフリップフロップ９０の出力データ系列として出力される。この場合、各スロットの前半にはＬch楽音データLが、後半にはＲch楽音データRが常に位置するように時分割で出力される。
【００２４】
このように、定常処理にあっては、加算回路７０の後段に２段のＤフリップフロップ８０，９０を設けて、加算回路７０に入力されるデータの位相を揃えるようにしたので、ＬchとＲchとで本来個別に設ける必要がある乗算回路６０および加算回路７０を兼用することが可能となる。
【００２５】
２−２：非定常処理
図３は、非定常処理におけるデジタル信号処理装置の動作を示すタイミングチャートである。なお、この例では、図４に示すミキシング回路と等価な機能を実現するものとする。この場合、Ｌch，Ｒch楽音データL,Rは、係数X,Yと乗算され加算器１からはXL+YRが、加算器２からはYL+XRが出力されることになる。
【００２６】
まず、Ｌch，ＲchＲＡＭ１０，２０から命令ｉ（読出アドレスの指定）に従って図３（ａ），（ｂ）に示すＬch，Ｒch楽音データL,Rが読み出される。この場合、スロット１とスロット２では、同一のデータが読み出される。また、図３（ｃ）に示す選択信号LRSELは、図２（ｃ）に示すものと同様である。ただし、スロット２において処理状態信号CROSSは図３（ｄ）に示すように当該期間においてハイレベルになる。したがって、制御信号CTLは、図３（ｅ）に示すように、スロット２において選択信号LRSELを反転したものとなり、他の期間においては選択信号LRSELと一致する。
【００２７】
ここで、選択回路３０は、上述したように制御信号CTLがハイレベルの期間にＬch楽音データLを選択し、それがローレベルの期間にＲch楽音データRを選択するので、選択回路３０の出力データ系列は、図３（ｆ）に示すようにL1,R1,R1,L1,L2,R2…となる。この場合、スロット２の前半にはＲch楽音データR1が、その後半にはＬch楽音データL1が位置することになる。すなわち、非定常処理においては、後段の演算回路（乗算回路６０や加算回路７０等）に供給される楽音データの出力順序がスロット２において逆転する。
【００２８】
次に、命令ｉは、図３（ｇ）に示すように、各スロットに同一の命令i1,i2,i3…を各々割り当てる。この点で、スロット２においても定常処理を行う場合と同様である。すなわち、非定常処理を実行する際にスロットの前半と後半で異なる命令ｉを発行するといった必要がなく、同一の命令発行方法で両方の処理に対応することができ、アーキテクチャーを簡略化することができる。
【００２９】
ここで、図３（ｇ）に示すように各命令i1,i2,i3が、係数データX,Y,Xを順次 発生すること指示するものとすれば、乗算回路６０の出力データ系列は図３（ｈ）に示すものとなり、加算回路７０の出力データ系列は図３（ｉ）に示すものとなり、Ｄフリップフロップ８０，９０の各出力データ系列は、図３（ｊ），（ｋ）に示すものとなる。ここでスロット２に着目すると、加算回路７０はその前半でXL1とYR1とを加算し、その後半でYL1とXR1とを加算する。このため、Ｄフリップフロップ９０は、スロット３においてXL1+YR1とYL1+XR1とを時分割で出力する。すなわち、スロット３の前半のデータは、図４に示す加算器１の出力データに相当し、その後半のデータは加算器２の出力データに相当する。
【００３０】
このように非定常処理にあっては、選択回路３０においてＬch楽音データLとＲch楽音データRとの出力順序をスロット２において反転させるようにしたので、加算回路７０は、Ｌch楽音データLとＲch楽音データRとを加算することができる。
【００３１】
３．実施形態の効果
（１）上述した実施形態によれば、乗算回路６０や加算回路７０等で構成される演算手段において、加算結果を１タイムスロットだけデータを遅延するＤフリップフロップ８０，９０を介して加算回路７０の入力にフィードバックするようにしたので、演算手段を時分割で動作させることができる。この結果、演算手段が１系統で済み、デジタル信号処理装置をＩＣ化する際にチップサイズを大幅に削減することができる。
【００３２】
（２）また、定常処理と非定常処理の切換は、処理状態信号CROSSのレベルを切り替えるだけで行えるので、簡易な構成で定常処理と非定常処理が混在するシステムを実現することができる。
【００３３】
（３）また、命令ｉは、Ｌch楽音データLとＲch楽音データRといたっように二種類のデータに対して、一つのスロットに一つ発行すればよく、しかも定常処理と非定常処理で命令の発行タイミングを同一にできるので、命令の発行方法を簡略化することができる。
【００３４】
４．変形例
以上、本発明に係わる実施形態を説明したが、本発明は上述した実施形態に限定されるものではなく、以下に述べる各種の変形が可能である。
▲１▼上述した実施形態にあっては、Ｄフリップフロップ８０，９０によって１タイムスロット分の遅延を行ったが、これは、定常処理において同一種類のデータ同士の演算を行うためであった。ここで同一種類のデータはスロットの自然数倍の間隔で発生するから、データの遅延時間はスロットの整数倍になるようにしてもよい。
【００３５】
▲２▼上述した実施形態においては、Ｌch楽音データLとＲch楽音データRにデジタル処理を施したが、本発明はこれに限定されるものではなく、複数系統のデータにデジタル処理を施すものであれば、いかなるのもにも適用することができる。例えば、ギターやピアノといった各種の音色に対応する複数系統の楽音データを必要に応じてミキシングして出力する場合に適用することができる。また、映像データにこれを適用することもできる。例えば、デジタル効果装置において２系統の映像データをクロスフェードする場合に適用してもよい。
【００３６】
▲３▼上述した実施形態においては、乗算回路６０は加算回路７０の前段に設けたが、本発明はこれに限定されるものではなく、実行する演算の種類によっては、加算回路７０の後段に乗算回路６０を設けるようにしてもよい。要は、積和算を実行するために、演算結果を加算回路の入力にフィードバックし、そのフィードバックループ内にスロットの整数倍の時間だけ遅延させる遅延回路を設けるようにすればよい。
【００３７】
▲４▼上述した実施形態にあっては、選択回路３０において、処理状態信号CROSSがハイレベルになると、Ｌch楽音データLとＲch楽音データRの配列を逆転させて出力することにより、非定常処理に対応した。これは、加算回路７０における加算の対象となるデータの種類を、同一のものにするか、あるいは異なるものにするかを選択回路３０で行うものであった。本発明はこれに限定されるものではなく、通常処理では同一種類のデータ同士で演算を実行し、非定常処理にあっては異なる種類のデータ間で演算処理を行えるように時間調整を行うようにしてもよい。この場合、デジタル信号処理装置は、例えば、図８に示すように構成される。
【００３８】
図８に示すデジタル信号処理装置は、選択回路３０の制御入力に制御信号CTLを供給する替わりに選択信号LRSELを供給する点、Ｄフリップフロップ８０，９０の出力を選択回路３１で選択して加算回路７０の一方の入力にフィードバックする点が、図１に示すデジタル信号処理装置と相違する。この場合、選択回路３１は、処理状態信号CROSSに基づいて動作し、処理状態信号CROSSが通常処理を示す場合にはＤフリップフロップ９０の出力信号を選択し、非定常処理を示す場合には、Ｄフリップフロップ８０の出力信号を選択するように構成されている。ここで、各Ｄフリップフロップ８０，９０はタイムスロットの１／２の期間、データを遅延するように構成されているので、非定常処理においてＬch楽音データLとＲch楽音データRとの間で加算処理を行うことが可能となる。
【００３９】
また、この変形例から以下の発明が把握される。第１のデータおよび第２のデータに対して個別にデジタル処理を施す定常処理と、一方のデータ処理に他方のデータを用いてデジタル処理を施す非定常処理とを各々時分割で命令に従って実行するデジタル信号処理方法において、入力された前記第１のデータを格納する第１のメモリと、入力された前記第２のデータを格納する第２のメモリと、前記命令によって指示されるアドレスに従って、前記第１および第２のメモリから前記第１のデータと前記第２のデータとを各々読み出す読出手段と、タイムスロットの前半で前記第１のデータをその後半で前記第２のデータを各々選択出力する選択手段と、前記選択手段からの出力データに対して、演算結果をフィードバックさせながら演算処理を行うとともに、前記命令が前記通常処理を指示する場合には前記フィードバックループ内でハーフタイムスロットの偶数倍の時間だけデータを遅延させ、前記命令が前記非定常処理を指示する場合には前記ハーフタイムスロットの自然数倍の時間だけデータを遅延させることを特徴とするデジタル信号装置。
【００４０】
▲５▼また、上述した実施形態から以下の発明が把握されることは勿論である。第１のデータおよび第２のデータに対して個別にデジタル処理を施す定常処理と、一方のデータ処理に他方のデータを用いてデジタル処理を施す非定常処理とを各々時分割で命令に従って実行するデジタル信号処理装置において、入力された前記第１のデータを格納する第１のメモリと、入力された前記第２のデータを格納する第２のメモリと、前記命令によって指示されるアドレスに従って、前記第１および第２のメモリから前記第１のデータと前記第２のデータとを各々読み出す読出手段と、前記命令が前記定常処理を指示する場合にはタイムスロットの前半で前記第１のデータをその後半で前記第２のデータを各々選択出力し、前記命令が非定常処理を指示する場合には前記第１のデータと前記第２のデータとの選択順序を前記定常処理に対して逆転させて出力する選択手段と、前記選択手段からの出力データに対して、演算結果をフィードバックさせながら演算処理を行うとともに、前記フィードバックループ内で前記タイムスロットの自然数倍の時間だけデータを遅延させる演算手段とを備えたことを特徴とするデジタル信号処理装置。
【００４１】
上述したように本発明に係る発明特定事項によれば、定常処理と非定常処理を時分割で実行することができ、装置全体の回路規模を大幅に削減することができる。また、いずれの処理を実行する場合にもタイムスロット単位で命令を発行するから、いずれの処理を実行する場合にも命令発行タイミングは異なることがないので、命令発行方法を簡易にすることができる。
【図面の簡単な説明】
【図１】  本発明の一実施形態に係わるデジタル信号処理装置の構成を示すブロック図である。
【図２】  同実施形態に係わるデジタル信号処理装置における定常処理を説明するためのタイミングチャートである。
【図３】  同実施形態に係わるデジタル信号処理装置における非定常処理を説明するためのタイミングチャートである。
【図４】  同実施形態に係わるデジタル信号処理装置の非定常処理で実現される等価回路を示すブロック図である。
【図５】  従来のＤＳＰを時分割で動作させる場合の概念図である。図６は、そのタイミングチャートである。
【図６】  従来のＤＳＰを時分割で動作させる場合のタイミングチャートである。
【図７】  非定常処理を説明するための概念図である。
【図８】  変形例に係わるデジタル信号処理装置の構成を示すブロック図である。
【符号の説明】
L…Ｌch楽音データ（第１のデータ）、R…Ｒch楽音データ（第２のデータ）、１０…ＬchＲＡＭ（第１のメモリ）、２０…ＲchＲＡＭ（第２のメモリ）、３０…選択回路（選択手段）、６０…乗算回路（演算手段）、７０…加算回路（演算手段）、８０，９０…Ｄフリップフロップ（演算手段）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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