【手続補正書】
【提出日】平成20年9月17日(2008.9.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１の電位及び第２の電位と異なる第３の電位を生成する回路と、を有し、
前記第１のトランジスタのソースまたはドレインの一方は、前記第１の電位に保たれており、
前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方は、前記第２の電位に保たれており、
前記第３のトランジスタのゲートは、前記回路に電気的に接続され、
前記第１のトランジスタのゲートと前記第２のトランジスタのゲートに第１の信号が入力され、
前記第１のトランジスタのソースまたはドレインの他方と前記第２のトランジスタのソースまたはドレインの一方から第２の信号を出力し、
前記回路は、直列に電気的に接続された複数の抵抗素子を有し、
前記複数の抵抗素子の一端は、前記第１の電位に保たれており、
前記複数の抵抗素子の他端は、前記第２の電位に保たれており、
前記回路は、前記複数の抵抗素子から選択された２つの抵抗素子の接続点の電位を出力することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１のトランジスタはＰチャネル型トランジスタであり、
前記第２のトランジスタはＮチャネル型トランジスタであり、
前記第３のトランジスタはＰチャネル型トランジスタであることを特徴とする半導体装置。
【請求項３】
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１の電位及び第２の電位と異なる第３の電位を生成する回路と、を有し、
前記第３のトランジスタのソースまたはドレインの一方は、前記第１の電位に保たれており、
前記第３のトランジスタのソースまたはドレインの他方は、前記第１のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記第２の電位に保たれており、
前記第３のトランジスタのゲートは、前記回路に電気的に接続され、
前記第１のトランジスタのゲートと前記第２のトランジスタのゲートに第１の信号が入力され、
前記第１のトランジスタのソースまたはドレインの他方と前記第２のトランジスタのソースまたはドレインの一方から第２の信号を出力し、
前記回路は、直列に電気的に接続された複数の抵抗素子を有し、
前記複数の抵抗素子の一端は、前記第１の電位に保たれており、
前記複数の抵抗素子の他端は、前記第２の電位に保たれており、
前記回路は、前記複数の抵抗素子から選択された２つの抵抗素子の接続点の電位を出力することを特徴とする半導体装置。
【請求項４】
請求項３において、
前記第１のトランジスタはＰチャネル型トランジスタであり、
前記第２のトランジスタはＮチャネル型トランジスタであり、
前記第３のトランジスタはＮチャネル型トランジスタであることを特徴とする半導体装置。
【請求項５】
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第１の電位及び第２の電位と異なる第３の電位を生成する第１の回路と、前記第１の電位及び前記第２の電位と異なる第４の電位を生成する第２の回路と、を有し、
前記第４のトランジスタのソースまたはドレインの一方は、前記第１の電位に保たれており、
前記第４のトランジスタのソースまたはドレインの他方は、前記第１のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方は、前記第２の電位に保たれており、
前記第３のトランジスタのゲートは、前記第１の回路に電気的に接続され、
前記第４のトランジスタのゲートは、前記第２の回路に電気的に接続され、
前記第１のトランジスタのゲートと前記第２のトランジスタのゲートに第１の信号が入力され、
前記第１のトランジスタのソースまたはドレインの他方と前記第２のトランジスタのソースまたはドレインの一方から第２の信号を出力し、
前記第１のトランジスタはＰチャネル型トランジスタであり、
前記第２のトランジスタはＮチャネル型トランジスタであり、
前記第３のトランジスタはＰチャネル型トランジスタであり、
前記第４のトランジスタはＮチャネル型トランジスタであることを特徴とする半導体装置。
【請求項６】
請求項５において、
前記第１の回路と前記第２の回路の各々は、直列に電気的に接続された複数の抵抗素子を有し、
前記複数の抵抗素子の一端は、前記第１の電位に保たれており、
前記複数の抵抗素子の他端は、前記第２の電位に保たれており、
前記複数の抵抗素子から選択された２つの抵抗素子の接続点の電位を出力することを特徴とする半導体装置。
【請求項７】
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第１の電位及び第２の電位と異なる第３の電位を生成する回路と、を有し、
前記第１のトランジスタのソースまたはドレインの一方と前記第３のトランジスタのソースまたはドレインの一方は、前記第１の電位に保たれており、
前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記第２の電位に保たれており、
前記第２のトランジスタのゲートは、前記第３のトランジスタのソースまたはドレインの他方と前記第４のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第４のトランジスタのソースまたはドレインの他方は、前記回路に電気的に接続され、
前記第１のトランジスタのゲートと前記第３のトランジスタのゲートと前記第４のトランジスタのゲートに第１の信号が入力され、
前記第１のトランジスタのソースまたはドレインの他方と前記第２のトランジスタのソースまたはドレインの一方から第２の信号を出力し、
前記回路は、直列に電気的に接続された複数の抵抗素子を有し、
前記複数の抵抗素子の一端は、前記第１の電位に保たれており、
前記複数の抵抗素子の他端は、前記第２の電位に保たれており、
前記回路は、前記複数の抵抗素子から選択された２つの抵抗素子の接続点の電位を出力することを特徴とする半導体装置。
【請求項８】
請求項７において、
前記第１のトランジスタはＰチャネル型トランジスタであり、
前記第２のトランジスタはＰチャネル型トランジスタであり、
前記第３のトランジスタはＰチャネル型トランジスタであり、
前記第４のトランジスタはＮチャネル型トランジスタであることを特徴とする半導体装置。
【請求項９】
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第１の電位及び第２の電位と異なる第３の電位を生成する回路と、を有し、
前記第１のトランジスタのソースまたはドレインの一方は、前記第１の電位に保たれており、
前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方と前記第３のトランジスタのソースまたはドレインの一方は、前記第２の電位に保たれており、
前記第１のトランジスタのゲートは、前記第３のトランジスタのソースまたはドレインの他方と前記第４のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第４のトランジスタのソースまたはドレインの他方は、前記回路に電気的に接続され、
前記第２のトランジスタのゲートと前記第３のトランジスタのゲートと前記第４のトランジスタのゲートに第１の信号が入力され、
前記第１のトランジスタのソースまたはドレインの他方と前記第２のトランジスタのソースまたはドレインの一方から第２の信号を出力し、
前記回路は、直列に電気的に接続された複数の抵抗素子を有し、
前記複数の抵抗素子の一端は、前記第１の電位に保たれており、
前記複数の抵抗素子の他端は、前記第２の電位に保たれており、
前記回路は、前記複数の抵抗素子から選択された２つの抵抗素子の接続点の電位を出力することを特徴とする半導体装置。
【請求項１０】
請求項９において、
前記第１のトランジスタはＮチャネル型トランジスタであり、
前記第２のトランジスタはＮチャネル型トランジスタであり、
前記第３のトランジスタはＮチャネル型トランジスタであり、
前記第４のトランジスタはＰチャネル型トランジスタであることを特徴とする半導体装置。
【請求項１１】
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第１の電位及び第２の電位と異なる第３の電位を生成する第１の回路と、前記第１の電位及び前記第２の電位と異なる第４の電位を生成する第２の回路と、を有し、
前記第１のトランジスタのソースまたはドレインの一方と前記第３のトランジスタのソースまたはドレインの一方は、前記第１の電位に保たれており、
前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方と前記第５のトランジスタのソースまたはドレインの一方は、前記第２の電位に保たれており、
前記第２のトランジスタのゲートは、前記第３のトランジスタのソースまたはドレインの他方と前記第４のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第４のトランジスタのソースまたはドレインの他方は、前記第１の回路に電気的に接続され、
前記第１のトランジスタのゲートは、前記第５のトランジスタのソースまたはドレインの他方と前記第６のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第６のトランジスタのソースまたはドレインの他方は、前記第２の回路に電気的に接続され、
前記第３のトランジスタのゲート、前記第４のトランジスタのゲート、前記第５のトランジスタのゲート及び前記第６のトランジスタのゲートに第１の信号が入力され、
前記第１のトランジスタのソースまたはドレインの他方と前記第２のトランジスタのソースまたはドレインの一方から第２の信号を出力し、
前記第１の回路と前記第２の回路の各々は、直列に電気的に接続された複数の抵抗素子を有し、
前記複数の抵抗素子の一端は、前記第１の電位に保たれており、
前記複数の抵抗素子の他端は、前記第２の電位に保たれており、
前記第１の回路と前記第２の回路の各々は、前記複数の抵抗素子から選択された２つの抵抗素子の接続点の電位を出力することを特徴とする半導体装置。
【請求項１２】
請求項１１において、
前記第１のトランジスタはＮチャネル型トランジスタであり、
前記第２のトランジスタはＰチャネル型トランジスタであり、
前記第３のトランジスタはＰチャネル型トランジスタであり、
前記第４のトランジスタはＮチャネル型トランジスタであり、
前記第５のトランジスタはＮチャネル型トランジスタであり、
前記第６のトランジスタはＰチャネル型トランジスタであることを特徴とする半導体装置。
【請求項１３】
請求項１乃至請求項１２のいずれか一項に記載の半導体装置を用いた電子機器。