(57)【特許請求の範囲】
【請求項１】
半導体基板の一表面上に絶縁層を介して形成された半導体層を有し、前記半導体層に形成された第１導電形のドレイン領域と、前記半導体層に前記ドレイン領域と離間して形成された第２導電形のウェル領域と、前記ウェル領域に形成された第１導電形のソース領域と、前記半導体層において前記ドレイン領域端と前記ウェル領域端との間に介在するドリフト領域と、前記ウェル領域における前記ソース領域と前記ドリフト領域との間の部位上に形成されたゲート酸化膜と、ゲート酸化膜上に形成されたゲート電極とを備え、前記ドリフト領域の不純物濃度を前記半導体層の表面に沿った横方向および前記半導体層に垂直な縦方向それぞれについて前記ドレイン領域から離れるにしたがって低くなるように設定してなり、前記ドリフト領域において、横方向の不純物濃度は前記ドレイン領域から横方向への距離を変数とするガウス分布にしたがって変化し、縦方向の不純物濃度は前記ドレイン領域から縦方向への距離を変数とするガウス分布にしたがって変化し、前記ゲート電極を前記ドリフト領域の一部に重なるように延設し、前記ドリフト領域において前記ゲート電極の直下の領域の不純物濃度がリサーフ条件を満足する不純物濃度よりも低く設定されてなることを特徴とする半導体装置。
【請求項２】
前記ドリフト領域において前記ドレイン領域近傍の不純物濃度がリサーフ条件を満足する不純物濃度よりも高く設定されてなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体層の膜厚をｔとするとき、０．３μｍ≦ｔ≦１５μｍを満足するように前記半導体層の膜厚が設定されてなることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記半導体層の膜厚をｔとするとき、０．５μｍ≦ｔ≦４μｍを満足するように前記半導体層の膜厚が設定されてなることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項５】
前記半導体層の膜厚をｔとするとき、０．５μｍ≦ｔ≦１．５μｍを満足するように前記半導体層の膜厚が設定されてなることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項６】
前記ドリフト領域は、前記ドレイン領域端から前記ウェル領域端までの距離が１５μｍ以下に設定されてなることを特徴とする請求項１ないし請求項５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチ素子として用いられる半導体装置に関するものである。
【０００２】
【従来の技術】
近年、高周波信号をオン・オフするスイッチとしてアナログスイッチや半導体リレーなどの半導体スイッチのニーズが高まっている。これらの半導体スイッチを高周波の信号のオン・オフに用いるためには、オン状態では電流−電圧特性が線形（つまりオフセットがない）であり且つ低抵抗であることが必要とされ、オフ状態では出力容量（出力静電容量）が小さく高周波遮断特性が良いことが要求される。
【０００３】
このような要求に応えることができる半導体素子としては、例えば、ＳＯＩ（Silicon  On  Insulator）−ＬＤＭＯＳＦＥＴ（Lateral  Double  Diffused  MOSFET）が知られている。
【０００４】
従来のＳＯＩ−ＬＤＭＯＳＦＥＴは、例えば図１０（ａ）に示すように、単結晶シリコンよりなる半導体基板１の一表面上にシリコン酸化膜よりなる絶縁層２を介してｎ形の単結晶シリコンよりなるｎ形半導体層３が形成されたＳＯＩ基板に形成されている。
【０００５】
すなわち、従来のＳＯＩ−ＬＤＭＯＳＦＥＴは、図１０（ａ）に示すように、ｎ形半導体層３内にｐ+形ウェル領域１０５とｎ++形ドレイン領域１０４とが離間して形成され、ｐ+形ウェル領域１０５内の表面側にｎ++形ソース領域１０６が形成されている。なお、ｎ++形ソース領域１０６は、ｎ++形ドレイン領域１０４との間にｐ+形ウェル領域１０５とｎ形半導体層３とが位置するように形成されている。ｐ+形ウェル領域１０５は、ｎ形半導体層３の表面から絶縁層２に達する深さまで形成されている。
【０００６】
また、ｐ+形ウェル領域１０５においてｎ++形ソース領域１０６とｎ++形ドレイン領域１０４との間に位置する部位の表面上にはゲート酸化膜１０８を介して例えばポリシリコンよりなるゲート電極１０９が形成されている。なお、ゲート電極１０９は、製造時の位置ずれマージンなどを考慮して、ｎ++形ソース領域１０６およびｎ++形ドレイン領域１０４とｐ+形ウェル領域１０５との間のｎ形半導体層３（ドリフト領域２０）それぞれの一部の上方まで延設されている。
【０００７】
また、ｎ++形ドレイン領域１０４上にはドレイン電極１１０が形成され、ｎ++形ソース領域１０６上にはソース電極１１１が形成されている。ここに、ソース電極１１１とｐ+形ウェル領域１０５とは、ｐ+形ウェル領域１０５内に設けられたｐ++形ベースコンタクト領域１０７を介して電気的に接続されている。
【０００８】
上述のように構成された図１０（ａ）に示すＳＯＩ−ＬＤＭＯＳＦＥＴでは、ドレイン電極１１０とソース電極１１１との間に電圧を印加した状態でゲート電極１０９とソース電極１１１との間にゲート電極１０９が高電位になるように規定電圧以上の電圧を印加することによって、ｐ+形ウェル領域１０５におけるゲート電極１０９の直下に強反転状態のチャネルが形成され（チャネルが発生し）、チャネルを通してｎ++形ドレイン領域１０４とｎ++形ソース領域１０６との間に電流が流れる（オン状態になる）。
【０００９】
また、ゲート電極１０９とソース電極１１１との間に印加する電圧（ゲート電圧）を上記規定電圧よりも低くすると、チャネルが消滅し、ｐ+形ウェル領域１０５とｎ++形ドレイン領域１０４との間に逆バイアス電圧が印加されたｐｎ接合が形成されるようになり、ｎ++形ドレイン領域１０４とｎ++形ソース領域１０６との間に電流が流れなくなる（オフ状態になる）。
【００１０】
ところで、図１０（ａ）に示す構成のＳＯＩ−ＬＤＭＯＳＦＥＴにおいては、チャネルが形成されるｐ+形ウェル領域１０５とｎ++形ドレイン領域１０４との間に位置するｎ形半導体層３はドリフト領域２０と呼ばれており、ドリフト領域２０の不純物濃度は、ドリフト領域２０の厚さをＴsoi（ｃｍ）、ドリフト領域２０の不純物濃度をＮ０（ａｔｏｍｓ／ｃｍ3）とするとき、
Ｔsoi×Ｎ０＝１×１０12（ａｔｏｍｓ／ｃｍ2）…（１）式
という式で表されるリサーフ（Reduced  Surface  Field：ＲＥＳＵＲＦ）条件を満足するように設定されている。
【００１１】
すなわち、従来のＳＯＩ−ＬＤＭＯＳＦＥＴでは、ドリフト領域２０の不純物濃度を、表面電界に関する最適条件を与える上記リサーフ条件を満足するように設定することにより、高い耐圧（耐電圧特性）を実現している。
【００１２】
なお、図１０（ａ）に示したＳＯＩ−ＬＤＭＯＳＦＥＴではドリフト領域２０の不純物濃度Ｎ０が図１０（ｂ）に示すようにドリフト領域２０の全域に亙って均一となるように設定されている。図１０（ｂ）の横軸は図１０（ａ）のＸ−Ｘ’断面におけるｐ+形ウェル領域１０５とドリフト領域２０との接合部位からの距離、縦軸は不純物濃度である。ｎ++形ドレイン領域１０４の不純物濃度はＮＤとしてある。
【００１３】
また、最近では、図１０（ａ）に示したＳＯＩ−ＬＤＭＯＳＦＥＴよりもさらに耐圧を向上させる構造が米国特許第５３００４４８号や米国特許第５４１２２４１号などに開示されている。
【００１４】
米国特許第５３００４４８号に開示されたＳＯＩ−ＬＤＭＯＳＦＥＴは、図１１に示すように、ドレイン電極１１０が接続されたドレイン領域１０４’とソース電極１１１が接続されたソース領域１０６’との間に位置するｎ形ドリフト領域５０の不純物濃度を、ドレイン領域１０４’から離れるにしたがって低くなるように設定してある。なお、ソース領域１０６’とｎ形ドリフト領域５０との間の部位に介在するｐ形ベース領域６０上にはゲート酸化膜１０８を介してゲート電極１０９が形成されている。このように構成することにより、米国特許第５３００４４８号に開示されたＳＯＩ−ＬＤＭＯＳＦＥＴでは、ｎ形ドリフト領域５０の内部の電界を均一化することができ、耐圧をより高めることができる。
【００１５】
【発明が解決しようとする課題】
ところで、高周波信号をオンオフするスイッチとしては、２０〜３００Ｖの耐圧を有するスイッチの需要が多いが、２０〜３００ＶクラスのＳＯＩ−ＬＤＭＯＳＦＥＴを理想的な構造パラメータで構成しようとすると、ドリフト領域の長さの最適値は１μｍ〜１５μｍ程度と見積もられる。
【００１６】
しかしながら、米国特許第５３００４４８号に開示されたＳＯＩ−ＬＤＭＯＳＦＥＴは、製造時にｎ形ドリフト領域５０を形成するにあたって、図１２に示すように、単結晶シリコンよりなる半導体基板１上にシリコン酸化膜よりなる絶縁層２を介して単結晶シリコンよりなる半導体層３’が形成されたＳＯＩ基板の主表面上に、開口幅が順次変化するようにパターニングされたマスク４０を形成し、半導体層３’に所定の不純物をドーピングした後、熱処理を行うことにより、不純物濃度が横方向（図１１における左右方向）に不純物濃度が連続的に変化するｎ形ドリフト領域５０を形成しているので、加工精度上の問題により、ドリフト領域２０’の長さを短くするのが難しく、ｎ形ドリフト領域５０の長さを１μｍ〜１５μｍに設定するのが難しいという不具合があった。なお、米国特許第５３００４４８号には、ｎ形ドリフト領域５０の長さが４０μｍ〜５０μｍである旨が記載されている。
【００１７】
したがって、米国特許第５３００４４８号に開示されたＳＯＩ−ＬＤＭＯＳＦＥＴは、高耐圧化を図ることができるものの、ｎ形ドリフト領域５０の長さが長いので、オン状態におけるドレイン・ソース間の抵抗（オン抵抗）が大きくなってしまうという不具合があった。
【００１８】
また、米国特許第５３００４４８号に開示されたＳＯＩ−ＬＤＭＯＳＦＥＴは、耐圧を高くするために必然的にｎ形ドリフト領域５０を薄く形成する必要があり、放熱性が低く、許容できるオン電流（以下、許容オン電流と称す）を大きくできないという不具合があった。
【００１９】
一方、米国特許第５４１２２４１号に開示されたＳＯＩ−ＬＤＭＯＳＦＥＴは、オン抵抗を小さくでき且つ良好な耐圧を得ることができるものであるが、ゲート・フィールドプレート構造を有しているので、出力容量が大きくなってしまうという不具合があった。
【００２０】
本発明は上記事由に鑑みて為されたものであり、その目的は、要求される耐圧を満足しつつ、許容オン電流を増大でき、且つ、出力容量およびオン抵抗を低減することができる半導体装置を提供することにある。
【００２２】
【課題を解決するための手段】
請求項１の発明は、半導体基板の一表面上に絶縁層を介して形成された半導体層を有し、前記半導体層に形成された第１導電形のドレイン領域と、前記半導体層に前記ドレイン領域と離間して形成された第２導電形のウェル領域と、前記ウェル領域に形成された第１導電形のソース領域と、前記半導体層において前記ドレイン領域端と前記ウェル領域端との間に介在するドリフト領域と、前記ウェル領域における前記ソース領域と前記ドリフト領域との間の部位上に形成されたゲート酸化膜と、ゲート酸化膜上に形成されたゲート電極とを備え、前記ドリフト領域の不純物濃度を前記半導体層の表面に沿った横方向および前記半導体層に垂直な縦方向それぞれについて前記ドレイン領域から離れるにしたがって低くなるように設定してなり、前記ドリフト領域において、横方向の不純物濃度は前記ドレイン領域から横方向への距離を変数とするガウス分布にしたがって変化し、縦方向の不純物濃度は前記ドレイン領域から縦方向への距離を変数とするガウス分布にしたがって変化し、前記ゲート電極を前記ドリフト領域の一部に重なるように延設し、前記ドリフト領域において前記ゲート電極の直下の領域の不純物濃度がリサーフ条件を満足する不純物濃度よりも低く設定されてなることを特徴とするものであり、前記ドリフト領域において前記ウェル領域に接する側に有効に空乏層が広がるので、電界の集中を防止できて高い耐圧を得ることができるとともに出力容量を低減でき、また、前記半導体層の厚さを比較的厚く設定できるので、電流経路の断面積を大きくとれるとともに発生した熱を効率良く放熱できるから、許容オン電流を増大させることができ、また、前記ドリフト領域の長さを比較的短くできるので、オン抵抗を低減できる。
【００２３】
また、請求項１の発明では、前記半導体層と前記半導体基板との間に絶縁層を介在させてあるので、寄生容量を低減することができ、オン抵抗および出力容量を低減できる。
【００２４】
また、請求項１の発明では、前記ドリフト領域において、横方向の不純物濃度は前記ドレイン領域から横方向への距離を変数とするガウス分布にしたがって変化し、縦方向の不純物濃度は前記ドレイン領域から縦方向への距離を変数とするガウス分布にしたがって変化するので、前記ドリフト領域の不純物濃度分布を、製造過程において前記ドレイン領域側からの不純物の熱拡散によってコントロールすることができ、高精度且つ容易に製造できる。また、高周波信号をオンオフするスイッチとしての要求が大きい２０〜３００Ｖクラスの耐圧を有し且つドリフト長が１μｍ〜１５μｍのものを製造できる。
【００２５】
また、請求項１の発明では、前記ゲート電極を前記ドリフト領域の一部に重なるように延設し、前記ドリフト領域において前記ゲート電極の直下の領域の不純物濃度がリサーフ条件を満足する不純物濃度よりも低く設定されているので、オン抵抗および出力容量を低減することができる。なお、リサーフ条件とは、以下の式を満足することをいう。
Ｔsoi×ＮRESURF≒１×１０１２（ａｔｏｍｓ／ｃｍ２）
ここで、Ｔsoiはｎ形半導体層３の膜厚（ｃｍ）、ＮRESURFはリサーフ条件を満足する不純物濃度（ａｔｏｍｓ／ｃｍ３）である。
【００２６】
請求項２の発明は、請求項１の発明において、前記ドリフト領域において前記ドレイン領域近傍の不純物濃度がリサーフ条件を満足する不純物濃度よりも高く設定されているので、オン抵抗を低減することができる。
なお、リサーフ条件とは、以下の式を満足することをいう。
Ｔsoi×ＮRESURF≒１×１０１２（ａｔｏｍｓ／ｃｍ２）
ここで、Ｔsoiはｎ形半導体層３の膜厚（ｃｍ）、ＮRESURFはリサーフ条件を満足する不純物濃度（ａｔｏｍｓ／ｃｍ３）である。
【００２７】
請求項３の発明は、請求項１または請求項２の発明において、前記半導体層の膜厚をｔとするとき、０．３μｍ≦ｔ≦１５μｍを満足するように前記半導体層の膜厚が設定されてなることを特徴とし、望ましい実施態様である。
【００２８】
請求項４の発明は、請求項１または請求項２の発明において、前記半導体層の膜厚をｔとするとき、０．５μｍ≦ｔ≦４μｍを満足するように前記半導体層の膜厚が設定されているので、２５Ｖ〜１００Ｖの耐圧を有し且つ高周波特性に優れたスイッチ素子としての半導体装置を構成できる。
【００２９】
請求項５の発明は、請求項１または請求項２の発明において、前記半導体層の膜厚をｔとするとき、０．５μｍ≦ｔ≦１．５μｍを満足するように前記半導体層の膜厚が設定されているので、２５Ｖ〜１００Ｖの耐圧を有し且つ高周波特性に優れたスイッチ素子としての半導体装置を構成できる。
【００３０】
請求項６の発明は、請求項１ないし請求項５の発明において、前記ドリフト領域は、前記ドレイン領域端から前記ウェル領域端までの距離が１５μｍ以下に設定されているので、オン抵抗を低減できる。また、前記ドレイン領域端から前記ウェル領域端までの距離を１５μｍ以下に設定することにより、量産性などを損なわない程度の現実的な処理時間で前記ドレイン領域側からの不純物の熱拡散によって前記ドリフト領域に所望の不純物濃度分布を形成できる。
【００３２】
【発明の実施の形態】
以下の実施形態においては、説明の便宜上、第１導電形をｎ形、第２導電形をｐ形として説明するが、ｎ形とｐ形とは入れ換えてもよい。また、以下の実施形態においてはＳＯＩ基板に形成したＳＯＩ−ＬＤＭＯＳＦＥＴについてのみ説明するが、半導体基板の一表面側にエピタキシャル成長層よりなる半導体層が形成された所謂エピ基板（エピウェハ）に形成したＬＤＭＯＳＦＥＴとしてもよい。
【００３３】
（実施形態１）
本実施形態では、図１（ａ）に示す構成のＳＯＩ−ＬＤＭＯＳＦＥＴを例示する。
【００３４】
本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴは、図１（ａ）に示すように、単結晶シリコンよりなる半導体基板１の上に絶縁層２を介してｎ形の単結晶シリコンよりなるｎ形半導体層３が形成されたＳＯＩ構造を有している。ｎ形半導体層３内には、ｐ+形ウェル領域１０５とｎ++形ドレイン領域１０４とが離間してそれぞれの所定位置に形成されている。ｐ+形ウェル領域１０５は、ｎ形半導体層３の表面から絶縁層２に達する深さまで形成されている。
【００３５】
また、ｐ+形ウェル領域１０５内の表面側には、ｎ++形ソース領域１０６とｐ++形ベースコンタクト領域１０７とが離間して形成されている。ここにおいて、ｎ++形ソース領域１０６は、ｎ++形ドレイン領域１０４との間にｐ+形ウェル領域１０５とｎ形半導体層３（ｎ形ドリフト領域１１２）とが位置するように形成されている。ｐ++形ベースコンタクト領域１０７はｎ++形ソース領域１０６に対してｎ++形ドレイン領域１０４とは反対側に形成されている。
【００３６】
ｐ+形ウェル領域１０５においてｎ++形ソース領域１０６とｎ++形ドレイン領域１０４との間に位置する部位（チャネル形成領域１５０）には、ゲート酸化膜１０８を介して例えばポリシリコンよりなるゲート電極１０９が形成されている。なお、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴでは、ｐ+形ウェル領域１０５のチャネル形成領域１５０とｎ++形ドレイン領域１０４との間に位置するｎ形半導体層３をｎ形ドリフト領域１１２と称する。
【００３７】
ゲート電極１０９は、ｎ形ドリフト領域１１２の上方まで所定の長さだけ張り出すように延設されており、このｎ形ドリフト領域１１２の上方へ延設された部分をゲートオーバーハング領域１１３と称し、ゲートオーバーハング領域１１３の張り出している長さＬ１（図１（ａ）におけるゲートオーバーハング領域１１３の左右方向の長さ）をゲートオーバーハング長と称す。
【００３８】
また、ｎ++形ドレイン領域１０４上にはドレイン電極１１０が形成され、ｐ+形ウェル領域１０５とｎ++形ソース領域１０６とｐ++形ベースコンタクト領域１０７とに跨る形でソース電極１１１が形成されている。ここに、ソース電極１１１とｐ+形ウェル領域１０５とは、ｐ+形ウェル領域１０５内に設けられたｐ++形ベースコンタクト領域１０７を介して電気的に接続されている。
【００３９】
以上のように構成された図１（ａ）に示す本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴは、図１０（ａ）に示した従来構成と同様に、ゲート電極１０９に印加する電圧によって、ドレイン電極１１０・ソース電極１１１間の電流をオンオフすることができ、ｎ形ドリフト領域１１２を以下のように構成することで後述する優れた特性を有している。
【００４０】
本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴでは、ｎ形ドリフト領域１１２の不純物濃度の濃度分布が、ｎ++形ドレイン領域１０４から縦方向（ｎ形半導体層３の厚さ方向、つまり、ｎ形半導体層３の表面に垂直な方向であって深さ方向）および横方向（ｎ形半導体層３の表面に沿った方向）のいずれの方向においても離れるにしたがって低くなるように設定してある点に特徴がある。すなわち、ｎ形ドリフト領域１１２の表面近傍での横方向（図１（ａ）における左右方向）の不純物濃度分布は、図１（ａ）のＸ−Ｘ’断面におけるｎ++形ドレイン領域１０４端からの距離ｘを横軸にとり、不純物濃度を縦軸にとると、図１（ｂ）に示すようになる。また、図１（ａ）のＹ−Ｙ’断面におけるｎ形ドリフト領域１１２の深さ方向（図１（ａ）の下方向）の不純物濃度分布は、図１（ａ）のＹ−Ｙ’断面における表面からの距離ｙを縦軸にとり、不純物濃度を横軸にとると、図１（ｃ）に示すようになる。
【００４１】
しかして、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴでは、ｎ形ドリフト領域１１２の不純物濃度が、ｎ++形ドレイン領域１０４から離れてｐ+形ウェル領域１０５に近づくにつれて徐々に低くなるように設定されている（言い換えれば、ｎ++形ドレイン領域１０４からｐ+形ウェル領域１０５に向かって徐々に低くなるように設定されている）ので、横方向における電界分布が図２のイに示すようになり、同図中のロに示す従来構成のＳＯＩ−ＬＤＭＯＳＦＥＴ（図１０（ａ）参照）の電界分布に比べて、ｐ+形ウェル領域１０５とｎ形ドリフト領域１１２との接合部分近傍からゲートオーバーハング領域１１３に集中する電界を緩和して、ｎ形ドリフト領域１１２における電界分布を均一な分布に近づけることができる。その結果、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴでは、図３のイに示すように、同図中のロに示す上記従来構成のＳＯＩ−ＬＤＭＯＳＦＥＴに比べて耐圧特性が向上する。要するに、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴでは、図１０（ａ）に示した従来構成のＳＯＩ−ＬＤＭＯＳＦＥＴに比べて耐圧を高くすることができる。
【００４２】
また、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴでは、ｐ+形ウェル領域１０５とｎ形ドリフト領域１１２との接合部近傍のｎ形ドリフト領域１１２の不純物濃度が低く設定されており、特に絶縁層２の近傍では不純物濃度をｎ形半導体層３へ不純物をドープする前の初期濃度のレベルに設定されているので、ｎ++形ドレイン領域１０４に電圧が印加されていない状態でも、ｎ形ドリフト領域１１２内においてｐ+形ウェル領域１０５とｎ形ドリフト領域１１２との接合部分からｎ++形ドレイン領域１０４側に向けて効果的に空乏層が拡がる。したがって、オフ状態におけるｎ形ドリフト領域１１２の空乏層の幅を大きくできるので、ドレイン・ソース間の容量（静電容量）を小さくできる。つまり、出力容量を低減できる。
【００４３】
また、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴでは、ｎ形ドリフト領域１１２の不純物濃度が横方向のみでなく深さ方向（縦方向）にも変化するように構成しているので、ｎ形ドリフト領域１１２の厚さを比較的厚くすることができる。このため、図１１に示した従来構成のＳＯＩ−ＬＤＭＯＳＦＥＴに比べて電流経路の断面積を大きくすることができ、発生した熱を効率良く放熱することができるので、許容オン電流を大きくすることができ、オン状態で比較的大きな電流を流すことができる。
【００４４】
以上のように、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴによれば、理想に近い耐圧を得ながらも許容オン電流を増大させることができる。
【００４５】
以下、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴにおけるより好ましい形態について説明する。
【００４６】
まず、ｎ形ドリフト領域１１２の不純物濃度について説明する。ｎ形ドリフト領域１１２の不純物濃度は、下記（２）式で表されるガウス分布にしたがって変化するように設定されていることが好ましい。
N(x,y)≒Npeak×exp｛−（x／Lx）2｝×exp｛−（y／Ｌy）2｝…（２）式
ここで、（２）式中の変数および定数は次のように定義される。ｘはｎ形ドリフト領域１１２の表面におけるｎ++形ドレイン領域１０４端からの距離、ｙはｎ形ドリフト領域１１２におけるｎ形半導体層３の表面からの深さ方向の距離、N(x,y)は座標(x,y)で表される位置の不純物濃度、Lxはｎ形ドリフト領域１１２における横方向の不純物の拡散長、Ｌyはｎ形ドリフト領域１１２の深さ方向の不純物の拡散長である。
【００４７】
このｎ形ドリフト領域１１２におけるガウス分布にしたがって変化する不純物濃度分布は、ｎ++形ドレイン領域１０４端を基準にしてその基準からの距離により定義されているので、ｎ++形ドレイン領域１０４側からの不純物の熱拡散によってコントロールすることができる。
【００４８】
このため、ガウス分布にしたがって不純物濃度が変化する不純物濃度分布を有するｎ形ドリフト領域１１２は、図１１に示した従来構成のＳＯＩ−ＬＤＭＯＳＦＥＴの製造工程においてｎ形ドリフト領域５０を形成するために不可欠であった高精度のマスク加工の必要がないので、容易に形成することができ、マスクの加工精度による制約を受けにくいので、ドリフト長を短くすることができる。
【００４９】
したがって、ガウス分布にしたがって変化する不純物濃度分布を有するｎ形ドリフト領域１１２を用いるようにすれば、高周波信号をオンオフするスイッチとしての需要が多い２０Ｖ〜３００Ｖクラスの耐圧を有し且つドリフト長が約１μｍ〜５μｍのＳＯＩ−ＬＤＭＯＳＦＥＴを高精度かつ容易に製造することができる。
【００５０】
また、ｎ形ドリフト領域１１２におけるゲートオーバーハング領域１１３下方に位置する領域（ゲートオーバーハング下領域）の不純物濃度は、以下の式（３）で与えられるリサーフ条件を満足する不純物濃度ＮRESURFよりも低く設定されていることが好ましい。
Ｔsoi×ＮRESURF≒１×１０12（ａｔｏｍｓ／ｃｍ2）…（３）式
ここで、Ｔsoiはｎ形半導体層３の膜厚（ｃｍ）、ＮRESURFはリサーフ条件を満足する不純物濃度（ａｔｏｍｓ／ｃｍ3）である。
【００５１】
以上のようにｎ形ドリフト領域１１２における上記ゲートオーバーハング下領域の不純物濃度をＮRESURFよりも低く設定することにより、ゲート電圧を負またはゼロ電位にしたオフ状態において、ｎ形ドリフト領域１１２内に、より効果的に空乏層を拡げることができ、オフ状態におけるｎ形ドリフト領域１１２の空乏層の幅をより大きくできるので、ソース・ドレイン間の容量をより小さくすることができる。
【００５２】
特に、オフ状態において、ｎ形ドリフト領域１１２とｐ+形ウェル領域１０５との接合部分の近傍であって、且つ、絶縁層２の近傍におけるｎ形ドリフト領域１１２の不純物濃度を極めて低くできるので、その不純物濃度が極めて低い領域において空乏層が非常に拡がりやすくなり、その結果、出力容量を低減する効果がより顕著に現れる。
【００５３】
また、ゲート電極１０９にオン電圧（本実施形態では正電圧）が印加されたオン状態においては、ゲート電極１０９のポテンシャルによって、ｎ形ドリフト領域１１２の上記ゲートオーバーハング下領域にキャリア（電子）が蓄積されるので、上記ゲートオーバーハング下領域の不純物濃度を低く（ＮRESURFよりも低く）設定しているにもかかわらずオン状態におけるキャリヤ濃度が、不純物濃度をＮRESURF程度またはそれ以上に設定した場合と同様に比較的高くなる。
【００５４】
したがって、ｎ形ドリフト領域１１２における上記ゲートオーバーハング下領域の不純物濃度をＮRESURFよりも低く設定することによって、理想的な耐圧を得ながら、許容オン電流を増大させることができ、しかも、オン抵抗を増大させることなく効果的に出力容量を低減できる。
【００５５】
ところで、ｎ++形ドレイン領域１０４の近傍におけるｎ形ドリフト領域１１２の表面付近（高濃度領域）の不純物濃度は、上記リサーフ条件を満足する不純物濃度ＮRESURFよりも高く設定することが好ましい。
【００５６】
このように、ｎ形ドリフト領域１１２において不純物濃度がＮRESURFよりも高い高濃度領域を形成すると、その高濃度領域におけるキャリア濃度は当然高くなる。したがって、オン時に流れる電流は、その電流のほとんどが表面近傍を流れるので、このように表面近傍のキャリア濃度を高くすることによって、オン抵抗を低減できる。この場合さらに、ｎ形ドリフト領域１１２における上記ゲートオーバーハング下領域の不純物濃度をＮRESURFよりも低く設定することによって、オン抵抗を増大させることなく出力容量を抑えることができる。
【００５７】
したがって、ｎ形ドリフト領域１１２において不純物濃度がＮRESURFよりも高い高濃度領域を形成することにより、理想的な耐圧を得ながら許容オン電流を増大させることができ、且つ、出力容量を増大させることなく効果的にオン抵抗の低減を図れる。
【００５８】
次に、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴの製造方法について図７（ａ）〜（ｈ）を参照しながら説明する。なお、ここでは、ｎ形ドリフト領域１１２において、ガウス分布を有する不純物濃度分布を形成する場合について説明する。
【００５９】
まず、単結晶シリコンよりなる半導体基板１上にシリコン酸化膜よりなる絶縁層２を介して単結晶シリコンよりなる半導体層３が形成されたＳＯＩ基板の半導体層３の表面側の全面に、シリコン酸化膜１０１５を形成し、その後、ｎ++形ドレイン領域１０４およびｐ+形ウェル領域１０５を形成するためにパターニングしたレジストマスク１０１４をシリコン酸化膜１０１５上に形成し、レジストマスク１０１４をマスクとしてシリコン酸化膜３１の一部を除去して半導体層３の表面の一部を露出させることにより、図７（ａ）に示す構造が得られる。なお、図７（ａ）におけるレジストマスク１０１４およびシリコン酸化膜１０１５はいずれもパターニング後の形状を示してある。
【００６０】
その後、上記レジストマスク１０１４を除去し、ｎ++形ドレイン領域４を形成しようとする領域以外のほとんどをレジストマスク１０１６で覆った後（ただし、シリコン酸化膜１０１５の表面の一部は露出しマスクとして利用される）、ｎ形不純物を導入し半導体層３の主表面側にｎ形不純物導入領域１１２ａを形成することにより、図７（ｂ）に示す構造が得られる。
【００６１】
続いて、上記レジストマスク１０１６を除去し、熱処理を行ってｎ形不純物導入領域１１２ａのｎ形不純物を所定の拡散長となるように熱拡散させることによりドリフト領域１１２（図７（ｃ）参照）を形成する。ここにおいて、熱処理工程の温度および時間を適宜制御することによって、ｎ形ドリフト領域１１２に上述の（２）式で表されるガウス分布を有する不純物濃度分布を形成する。なお、この分布の様子は図１および図７（ｃ）において複数の等濃度線により示してあるが実際の不純物濃度は（２）式にしたがって連続的に変化している。
【００６２】
上述の熱処理によりｎ形ドリフト領域１１２を形成した後、ｐ+形ウェル領域１０５を形成するための不純物を導入する領域以外のほとんどをレジストマスク１０１７で覆った後（ただし、シリコン酸化膜１０１５の表面の一部は露出しマスクとして利用される）、ｐ+形ウェル領域１０５を形成するためのｐ形不純物を導入し半導体層３の主表面側にｐ形不純物導入領域１０５ａを形成することにより、図７（ｃ）に示す構造が得られる。
【００６３】
続いて、上記レジストマスク１０１７を除去し、熱処理を行ってｐ形不純物導入領域１０５ａのｐ形不純物を半導体層３内に拡散させて絶縁層２に達する深さのｐ+形ウェル領域１０５を形成した後、ｎ++形ソース領域６を形成するためのレジストマスク１０１８を形成し、レジストマスク１０１８および上記シリコン酸化膜１０１５をマスクとして、ｎ形不純物を導入しｐ+形ウェル領域１０５の主表面側にｎ形不純物導入領域１０６ａを形成するとともに半導体層３の主表面側にｎ形不純物導入領域１０４ａを形成することにより、図７（ｄ）に示す構造が得られる。
【００６４】
次に、レジストマスク１０１８を除去した後、ｐ++形ベースコンタクト領域１０７を形成するためのレジストマスク１０１９を形成し、ｐ形不純物を導入しｐ+形ウェル領域１０５の主表面側にｐ形不純物導入領域１０７ａを形成することにより、図７（ｅ）に示す構造が得られる。
【００６５】
続いて、レジストマスク１０１９を除去した後、熱処理を行うことにより、ｎ形不純物導入領域１０４ａ，１０６ａおよびｐ形不純物導入領域１０７ａの各不純物を拡散させて、それぞれｎ++形ドレイン領域１０４，ｎ++形ソース領域１０６およびｐ++形ベースコンタクト領域１０７を形成し、ゲート酸化膜１０８用のシリコン酸化膜１０８’を形成することにより、図７（ｆ）に示す構造が得られる。
【００６６】
その後、シリコン酸化膜１０８’上に所定形状のゲート電極１０９を形成し、さらにシリコン酸化膜よりなる中間層１０２０を形成した後、ドレイン電極１１０およびソース電極１１１のコンタクト領域を形成すべき領域の中間層１０２０をエッチングにより除去する（つまり、コンタクトホールを形成する）ことにより、図７（ｇ）に示す構造が得られる。なお、図７（ｇ）中の１０８は上記シリコン酸化膜１０８’がパターニングされることで形成されたゲート酸化膜を示す。
【００６７】
さらにその後、ドレイン電極１１０およびソース電極１１１を形成し、保護膜１０２１を形成することにより、図７（ｈ）に示す構造のＳＯＩ−ＬＤＭＯＳＦＥＴが得られる。すなわち、図１（ａ）に示したＳＯＩ−ＬＤＭＯＳＦＥＴが形成される。
【００６８】
以上説明した製造方法によれば、シリコン酸化膜１０１５をマスクとして自己整合的にｎ形ドリフト領域１１２の不純物濃度分布、ｐ+形ウェル領域１０５、ｎ++形ドレイン領域１０４およびｎ++形ソース領域１０６を形成しているので、微細な半導体素子を精度良く製造することができる。また、ｎ形ドリフト領域１１２を形成するための不純物導入工程とｎ++形ドレイン領域１０４を形成するため不純物導入工程とで、半導体層３の表面側に形成したマスクの同一の開口窓を利用するので、ｎ形ドリフト領域１１２を容易に形成できるとともにｎ++形ドレイン領域４の位置に対して高精度に形成することができ、耐圧を低減させることなくオン抵抗および出力容量を低減可能なＳＯＩ−ＬＤＭＯＳＦＥＴを容易に且つ高精度に製造することができる。また、上述の製造方法によれば、ｎ形ドリフト領域１１２の不純物濃度の濃度分布は、ｎ++形ドレイン領域１０４からの距離の増加に伴って減少するガウス分布を有するようになる。
【００６９】
次に、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴにおけるｎ形ドリフト領域１１２（ｎ形半導体層３）の厚さおよびドリフト長と特性との関係について説明する。
【００７０】
本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴでは、ｎ形ドリフト領域１１２の厚さを０．３μｍまで薄くしても、要求される耐圧を満足しつつ、許容オン電流を増大でき、且つ、出力容量およびオン抵抗を低減することができる。
【００７１】
このように、ｎ形半導体層３を比較的薄くすることによってｎ形ドリフト領域１１２とｐ+形ウェル領域１０５との間の接合面積を小さくすることができるので、図４に示すように、ｎ形半導体層３の厚さにほぼ比例して出力容量を低減させることができる。
【００７２】
一方、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴでは、ｎ形ドリフト領域１１２において、ｎ形半導体層３の表面から絶縁層２に向かう縦方向（深さ方向）において不純物濃度が徐々に低くなるような不純物濃度分布が不純物の熱拡散により形成されているが、ｎ形半導体層３の厚さが０．３μｍ程度あれば、そのような不純物濃度分布を形成することができる。
【００７３】
しかしながら、ｎ形半導体層３の膜厚が０．３μｍよりも薄くなると、ｎ++形ソース領域１０６と絶縁層２との間の距離が短くなりすぎ、ビルトインポテンシャルによりｎ++形ソース領域１０６とｐ+形ウェル領域１０５との接合からｐ+形ウェル領域１０５内に広がる空乏層が形成されるので、ｎ++形ソース領域１０６と絶縁層２との間のｐ+形ウェル領域１０５がピンチオフしやすくなる。このため、ゲート電極１０９下方のｐ+形ウェル領域１０５（チャネル形成領域１５０）の電位が不定状態になる所謂ボディフローティング現象が生じ、耐圧や耐量が低下するという問題がある。したがって、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴでは、ｎ形半導体層３の膜厚を０．３μｍ以上に設定することが好ましい。
【００７４】
これに対して、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴにおいてｎ形半導体層３の膜厚は１５μｍの厚みを有していてもよい。なお、ｎ形半導体層３の膜厚を１５μｍに設定する場合には、ｎ形半導体層３の表面に沿ったｐ+形ウェル領域１０５端からｎ++形ドレイン領域１０４端までのドリフト距離ＬＤ（図１（ａ）におけるｎ形ドリフト領域１１２の左右方向の幅）を１５μｍ程度に設定することが好ましい。
【００７５】
本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴにおいては、ｎ形半導体層３が１５μｍの厚みを有していても、要求される耐圧を満足しつつ、許容オン電流を増大でき、且つ、出力容量およびオン抵抗を低減することができる。
【００７６】
ここにおいて、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴにおける耐圧とドリフト距離との間には、図５に示す実験結果のように、概ね、（耐圧）∝（ドリフト距離）という関係があり、ドリフト距離を１５μｍに設定すると、高周波信号をオンオフするスイッチとしての需要が多い〜３００Ｖの耐圧クラスにおいて最高耐圧として３００Ｖを実現できることが実験により確認された。
【００７７】
以上のように、ｎ形半導体層３の膜厚については、概ね０．３μｍ〜１５μｍの範囲で比較的良好な特性が確保できることが本願発明者らの種々の実験の結果により確認されている。したがって、例えば耐圧は比較的低くてもよいが出力容量の低減が要求されるスイッチの用途に用いる場合には、ｎ形半導体層３の膜厚を薄く設定すればよいし、高い耐圧が要求されるスイッチの用途に用いる場合には、ｎ形半導体層３を厚く設定した上でＳＯＩ−ＬＤＭＯＳＦＥＴを形成すればよい。
【００７８】
また、ｎ形半導体層３の膜厚を厚く設定することによって、ｎ形ドリフト領域１１２を介して効率良く熱を放出することができるので、素子の放熱特性が良くなり、許容オン電流を増大させることが可能になる。
【００７９】
しかしながら、厚さが１５μｍよりも大きなｎ形ドリフト領域において上述の不純物濃度勾配を形成しようとすると、不純物を熱拡散させる工程の時間が長くなり、また、厚さが１５μｍよりも大きな半導体層の表面から不純物を拡散させようとすると、拡散距離が大きくなるにしたがって拡散速度も遅くなるので、ｎ形半導体層３の膜厚は１５μｍ以下に設定することが好ましい。
【００８０】
以上のように本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴによれば、ｎ形ドリフト領域１１２の厚さを１５μｍに設定することにより、量産性などを損なわない程度の現実的な製造時間により製造することができ、かつ、極めて高い耐圧（約３００Ｖ）を有し、しかも、許容オン電流が大きなＳＯＩ−ＬＤＭＯＳＦＥＴを提供することができる。
【００８１】
ところで、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴにおいて出力容量を比較的小さく保つためには以下に説明する理由によりｎ形ドリフト領域１１２の厚さを０．５μｍ以上に設定することが好ましい。
【００８２】
ｎ形半導体層３の膜厚と出力容量、オン抵抗との間には図６に示すように、
（出力容量）×（オン抵抗）∝（ｎ形半導体層の膜厚）
という関係があり、ｎ形半導体層３の膜厚が０．５μｍよりも薄くなると、（出力容量）×（オン抵抗）の値の減少は次第に飽和するようになることが実験によって確認されている（図６参照）。なお、図６においてはイが（出力容量）×（オン抵抗）を示し、ロが耐圧を示している。
【００８３】
しかしながら、その一方で、図６に示すように、ｎ形半導体層３の膜厚を０．５μｍよりも小さくすると耐圧はさらに劣化する（小さくなる）のに対し、ｎ形半導体層３の膜厚を０．５μｍよりも小さくしても耐圧を犠牲にした割には（出力容量）×（オン抵抗）の値を減少させることはできない。このため、ｎ形半導体層３の膜厚は、０．５μｍ以上とし、要求される耐圧を確保した上で、（出力容量）×（オン抵抗）の値が低くなるように設定することが好ましい。
【００８４】
したがって、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴにおいて、より優れた耐圧を確保しながら、許容オン電流を増大させるとともに、（出力容量）×（オン抵抗）を効率的に低減するためには、ｎ形半導体層３の膜厚を０．５μｍ以上に設定することが好ましい。
【００８５】
次に、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴにおいて、ｎ形ドリフト領域１１２の厚さを４μｍに設定し、かつドリフト距離を４μｍに設定した場合の例について説明する。
【００８６】
本実施形態のＳＯＩ−ＬＤＭＯＦＥＴにおける耐圧とドリフト距離との間には上述の図５の実験結果にて説明したように（耐圧）∝（ドリフト距離）という関係がある。この関係に基づいてドリフト距離を４μｍに設定し且つｎ形半導体層３の膜厚を４μｍに設定することにより、１００Ｖクラスの耐圧を実現することができることが実験により確認されている。
【００８７】
さらに、この耐圧を得る上でｎ形半導体層３の膜厚をさらに厚く設定することによって素子の放熱性が向上するので、許容オン電流をより増大させることができる。
【００８８】
したがって、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴによれば、ドリフト距離を４μｍに設定し且つｎ形半導体層３の膜厚を４μｍに設定することにより、高周波信号をオンオフでき且つ比較的高い耐圧のスイッチング素子として需要が多い１００Ｖクラスの耐圧を確保し且つ許容オン電流を増大させることができる。
【００８９】
以上説明したことから、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴにおいて１００Ｖクラスの耐圧までの要求であって、出力容量およびオン状態におけるオン抵抗の小さい特性が要求される用途に用いる場合には、ｎ形半導体層３の膜厚を０．５μｍ〜４μｍの範囲において、要求に合わせて設定すればよい。
【００９０】
また、本実施形態のＳＯ−ＬＤＭＯＳＦＥＴにおいて１００Ｖ〜３００Ｖクラスの耐圧が要求される用途に用いる場合には、ｎ形半導体層３の膜厚を４μｍ〜１５μｍの範囲において、要求に合わせて設定すればよい。
【００９１】
次に、高周波信号をオンオフするスイッチとして需要が最も多い２５Ｖ〜５０Ｖの耐圧を有するスイッチ素子を本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴで実現する例について説明する。なお、この例は、ＳＯＩ基板において絶縁層２上に形成されたｎ形半導体層３が０．５μｍ〜１．５μｍの厚みばらつきを有していることを考慮して、そのような厚みのばらつきを前提として素子を構成した例である。
【００９２】
具体的には、ｎ形半導体層３の表面に沿ったｐ+形ウェル領域１０５端からｎ++形ドレイン領域１０４端までのｎ形ドリフト領域１１２の距離（つまり、ドリフト距離）を１μｍ〜２μｍに設定することにより、高周波信号をオンオフするスイッチとしての需要が最も多い２５Ｖ〜５０Ｖの耐圧を実現できることが実験により確認された（図５参照）。
【００９３】
そして、ｎ形半導体層３の膜厚に関しては、図６を参照しながら説明したように、（出力容量）×（オン抵抗）の値を効率的に低減するためには、０．５μｍに設定すればよいことがわかっている。
【００９４】
一般的に供給される所謂ＳＯＩウェハにおいてはｎ形半導体層３の膜厚が薄膜成長の制御限界など（他に研磨精度など）から、現状では約０．５μｍ〜１．５μｍ程度のばらつきを有するが、本実施形態のＳＯＩ−ＬＤＭＯＳＦＥＴによれば、ドリフト距離を１μｍ〜２μｍに設定することにより、２５Ｖ〜５０Ｖクラスの耐圧を実現でき、かつ、（出力容量）×（オン抵抗）の値を比較的低減することができ、しかも許容オン電流を比較的大きくすることができる。
【００９５】
（参考例）
本参考例では図８（ａ）に示す構成のＳＯＩ−ＬＤＭＯＳＦＥＴを例示する。
【００９６】
本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴの基本構成は実施形態１と略同じであり、実施形態１で説明したように連続的に不純物濃度が変化するｎ形ドリフト領域１１２に代えて、ステップ状（階段状）に不純物濃度が変化するｎ形ドリフト領域２１２を備えている点が相違するだけで他の構成は実施形態１と同様に構成されている。すなわち、本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴにおけるドリフト領域２１２の表面近傍での横方向（図８（ａ）における左右方向）の不純物濃度分布は、図８（ａ）のＸ−Ｘ’断面におけるｎ＋＋形ドレイン領域１０４端からの距離ｘを横軸にとり、不純物濃度を縦軸にとると、図８（ｂ）に示すようになる。また、図８（ａ）のＹ−Ｙ’断面におけるｎ形ドリフト領域２１２の深さ方向（図１（ａ）の下方向）の不純物濃度分布は、図８（ａ）のＹ−Ｙ’断面における表面からの距離ｙを縦軸にとり、不純物濃度を横軸にとると、図８（ｃ）に示すようになる。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００９７】
詳細に説明すると、本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴにおけるｎ形ドリフト領域２１２は、低濃度領域２１２ａ、中濃度領域２１２ｂ、高濃度領域２１２ｃからなり、ｎ＋＋形ドレイン領域１０４に近い領域ほど不純物濃度が高くなるように設定されている。
【００９８】
ここにおいて、低濃度領域２１２ａの一部は、ｎ形半導体層３の表面において、ゲート電極１０９のゲートオーバーハング領域１１３の直下に位置するように形成され、高濃度領域２１２ｃはｎ++形ドレイン領域１０４に接するように形成されている。
【００９９】
また、本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴにおいて、ｎ形ドリフト領域２１２の低濃度領域２１２ａの不純物濃度をＮａとすると、当該不純物濃度Ｎａは実施形態１で説明したリサーフ条件を満足する不純物濃度ＮRESURFよりも低く設定することが好ましく、また、高濃度領域２１２ａの不純物濃度をＮｃとすると、当該不純物濃度Ｎｃは不純物濃度ＮRESURFよりも高く設定することが好ましい。
【０１００】
さらに、中濃度領域２１２ｂの不純物濃度をＮｂとすると、当該不純物濃度Ｎｂは、低濃度領域２１２ａの不純物濃度Ｎａまたは高濃度領域２１２ｃの不純物濃度Ｎｃと同一に設定してもよいが、Ｎａ＜Ｎｂ＜Ｎｃの関係を満足するように設定することが好ましい。
【０１０１】
またさらに、本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴにおいて、ｎ形ドリフト領域２１２の低濃度領域２１２ａ、中濃度領域２１２ｂ、高濃度領域２１２ｃの各不純物濃度がそれぞれ各領域２１２ａ，２１２ｂ，２１２ｃ内でｎ＋＋形ドレイン領域１０４から離れるにしたがって減少するような分布を有していてもよい。なお、この場合には、隣接する領域の境界では不純物濃度が不連続に変化する。
【０１０２】
以上のように構成された本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴにおいて、ゲートオーバーハング領域１１３の直下に位置する低濃度領域２１２ａでは、不純物濃度Ｎａが低く設定されているので、ゲート電圧を負またはゼロ電位にしたオフ状態で低濃度領域２１２ａ内に効果的に空乏層を拡げることができ、オフ状態におけるｎ形ドリフト領域２１２の空乏層の幅を大きくできるから、ソース・ドレイン間の静電容量をより小さくすることができる。
【０１０３】
また、ゲート電極１０９にオン電圧（本参考例では正電圧）が印加されたオン状態においては、ゲート電極１０９のポテンシャルによって、低濃度領域２１２ａの表面にキャリア（電子）が蓄積される。したがって、オン状態においては低濃度領域２１２ａの不純物濃度Ｎａを低く設定しているにもかかわらずオン状態におけるキャリア濃度を高くできる。
【０１０４】
また、本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴでは、ｎ形ドリフト領域２１２における高濃度領域２１２ｃの不純物濃度Ｎｃが比較的高く設定されているので、高濃度領域２１２ｃにおけるキャリア濃度は当然高くなり、オン抵抗を低減できる。
【０１０５】
以上説明したように、本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴにおけるｎ形ドリフト領域２１２は実施形態１におけるｎ形ドリフト領域１１２と同様な作用をするので、実施形態１のＳＯＩ−ＬＤＭＯＳＦＥＴと同様の効果を有する。すなわち、要求される耐圧において、オン抵抗および出力容量を低減することができるとともに、許容オン電流を増大させることができる。
【０１０６】
以下、本参考例のＳＯＩ−ＬＤＭＯＳＦＥＴの製造方法について図９（ａ）〜（ｊ）を参照しながら説明する。
【０１０７】
まず、単結晶シリコンよりなる半導体基板１上にシリコン酸化膜よりなる絶縁層２を介して単結晶シリコンよりなる半導体層３が形成されたＳＯＩ基板の半導体層３の表面側の全面に、シリコン酸化膜１１１５を形成し、その後、ｎ++形ドレイン領域１０４およびｐ+形ウェル領域１０５を形成するためにパターニングしたレジストマスク１１１４をシリコン酸化膜１１１５上に形成し、レジストマスク１１１４をマスクとしてシリコン酸化膜１１１５の一部を除去して半導体層３の表面の一部を露出させることにより、図９（ａ）に示す構造が得られる。なお、図９（ａ）におけるレジストマスク１１１４およびシリコン酸化膜１１１５はいずれもパターニング後の形状を示してある。
【０１０８】
その後、上記レジストマスク１１１４を除去し、ｎ++形ドレイン領域４およびｎ形ドリフト領域２１２を形成しようとする領域以外のほとんどをレジストマスク１１１６で覆った後（ただし、シリコン酸化膜１１１５の表面の一部は露出しマスクとして利用される）、低濃度領域２１２ａを形成するためにｎ形不純物を少ないドーズ量で導入し半導体層３の主表面側にｎ形不純物導入領域２１２Ａを形成することにより、図９（ｂ）に示す構造が得られる。
【０１０９】
その後、レジストマスク１１１６を除去し、熱処理を行ってｎ形不純物導入領域２０ａのｎ形不純物が所定の拡散長となるように熱拡散させた後、低濃度領域２１２ｃを形成する領域まで覆うレジストマスク１１１７を形成して、中濃度領域２１２ｂを形成するためにｎ形不純物を少し高いドーズ量で導入し半導体層３の主表面側にｎ形不純物導入領域２１２Ｂを形成することにより、図９（ｃ）に示す構造が得られる。
【０１１０】
次に、レジストマスク１１１７を除去してから、熱処理によって所定の拡散長となるように熱拡散させた後、中濃度領域２１２ｂを形成する領域まで覆うレジストマスク１１１８を形成して、高濃度領域２１２ｃを形成するためにｎ形不純物を高いドーズ量で導入し半導体層３の主表面側に不純物導入領域２１２Ｃを形成することにより、図９（ｄ）に示す構造が得られる。
【０１１１】
その後、レジストマスク１１１８を除去してから、熱拡散によって所定の拡散長となるように熱拡散させる。このように３段階に分けてドーズ量の異なるｎ形不純物導入および熱拡散を繰り返し行うことにより、不純物濃度が低濃度領域２１２ａ、中濃度領域２１２ｂ、高濃度領域２１２ｃの順でステップ状に変化するｎ形ドリフト領域２１２（図９（ｅ）参照）が形成される。
【０１１２】
ｎ形ドリフト領域２１２を形成した後に、ｐ+形ウェル領域１０５を形成するための不純物を導入する領域以外のほとんどをレジストマスク１１１９領域で覆った後（ただし、シリコン酸化膜１１１５の表面の一部は露出しマスクとして利用される）、ｐ形不純物を導入し半導体層３の主表面側にｐ形不純物導入領域１０５ａを形成することにより、図９（ｅ）に示す構造が得られる。
【０１１３】
続いて、レジストマスク１１１９を除去し、熱処理を行ってｐ形不純物導入領域５ａの不純物を半導体層３内に拡散させて絶縁層２に達する深さのｐ+形ウェル領域１０５を形成した後、ｎ++形ソース領域１０６およびｎ++形ドレイン領域１０４を形成するためのレジストマスク１１２０を形成し、該レジストマスク１１２０および上記シリコン酸化膜１１１５をマスクとして、ｎ形不純物を導入しｐ+形ウェル領域１０５の主表面側にｎ形不純物導入領域１０６ａを形成するとともに半導体層３の主表面側にｎ形不純物導入領域１０４ａを形成することにより、図９（ｆ）に示す構造が得られる。
【０１１４】
次に、上記レジストマスク１１２０を除去した後、ｐ++形ベースコンタクト領域１０７を形成するためのレジストマスク１１２１を形成し、ｐ形不純物を導入しｐ+形ウェル領域１０５の主表面側にｐ形不純物導入領域１０７ａを形成することにより、図９（ｇ）に示す構造が得られる。
【０１１５】
続いて、上記レジストマスク１１２１を除去した後、熱処理を行うことによりｎ形不純物導入領域１０６ａ，１０４ａおよびｐ形不純物導入領域１０７ａの各不純物を拡散させて、それぞれｎ++形ドレイン領域１０４，ｎ++形ソース領域１０６およびｐ++形ベースコンタクト領域１０７を形成し、ゲート酸化膜１０８用のシリコン酸化膜１０８’を形成することにより、図９（ｈ）に示す構造が得られる。
【０１１６】
その後、シリコン酸化膜１０８’上に所定形状のゲート電極１０９を形成し、さらにシリコン酸化膜よりなる中間層１１２２を形成した後、ドレイン電極１１０およびソース電極１１１のコンタクト領域を形成すべき領域の中間層１１２２をエッチングにより除去する（つまり、コンタクトホールを形成する）ことにより、図９（ｉ）に示す構造が得られる。なお、図９（ｉ）中の１０８は上記シリコン酸化膜１０８’のパターニングにより形成されたゲート酸化膜を示す。
【０１１７】
さらにその後、ドレイン電極１１０およびソース電極１１１を形成し、保護膜１１２３を形成することにより、図９（ｊ）に示す構造が得られる。すなわち、図８（ａ）に示したＳＯＩ−ＬＤＭＯＳＦＥＴが形成される。
【０１１８】
以上説明した製造方法によれば、ｎ形半導体層３の膜厚が薄くて、且つ、ドリフト長が比較的長い場合において、比較的短い拡散時間でｎ形ドリフト領域２１２の不純物濃度分布を形成できる。
【０１１９】
【発明の効果】
請求項１の発明は、半導体基板の一表面上に絶縁層を介して形成された半導体層を有し、前記半導体層に形成された第１導電形のドレイン領域と、前記半導体層に前記ドレイン領域と離間して形成された第２導電形のウェル領域と、前記ウェル領域に形成された第１導電形のソース領域と、前記半導体層において前記ドレイン領域端と前記ウェル領域端との間に介在するドリフト領域と、前記ウェル領域における前記ソース領域と前記ドリフト領域との間の部位上に形成されたゲート酸化膜と、ゲート酸化膜上に形成されたゲート電極とを備え、前記ドリフト領域の不純物濃度を前記半導体層の表面に沿った横方向および前記半導体層に垂直な縦方向それぞれについて前記ドレイン領域から離れるにしたがって低くなるように設定してなり、前記ドリフト領域において、横方向の不純物濃度は前記ドレイン領域から横方向への距離を変数とするガウス分布にしたがって変化し、縦方向の不純物濃度は前記ドレイン領域から縦方向への距離を変数とするガウス分布にしたがって変化し、前記ゲート電極を前記ドリフト領域の一部に重なるように延設し、前記ドリフト領域において前記ゲート電極の直下の領域の不純物濃度がリサーフ条件を満足する不純物濃度よりも低く設定されてなるものであり、前記ドリフト領域において前記ウェル領域に接する側に有効に空乏層が広がるので、電界の集中を防止できて高い耐圧を得ることができるとともに出力容量を低減でき、また、前記半導体層の厚さを比較的厚く設定できるので、電流経路の断面積を大きくとれるとともに発生した熱を効率良く放熱できるから、許容オン電流を増大させることができ、また、前記ドリフト領域の長さを比較的短くできるので、オン抵抗を低減できるという効果がある。
【０１２０】
また、請求項１の発明では、前記半導体層と前記半導体基板との間に絶縁層を介在させてあるので、寄生容量を低減することができ、オン抵抗および出力容量を低減できるという効果がある。
【０１２１】
また、請求項１の発明では、前記ドリフト領域において、横方向の不純物濃度は前記ドレイン領域から横方向への距離を変数とするガウス分布にしたがって変化し、縦方向の不純物濃度は前記ドレイン領域から縦方向への距離を変数とするガウス分布にしたがって変化するので、前記ドリフト領域の不純物濃度分布を、製造過程において前記ドレイン領域側からの不純物の熱拡散によってコントロールすることができ、高精度且つ容易に製造できるという効果がある。また、高周波信号をオンオフするスイッチとしての要求が大きい２０〜３００Ｖクラスの耐圧を有し且つドリフト長が１μｍ〜１５μｍのものを製造できるという効果がある。
【０１２２】
また、請求項１の発明では、前記ゲート電極を前記ドリフト領域の一部に重なるように延設し、前記ドリフト領域において前記ゲート電極の直下の領域の不純物濃度がリサーフ条件を満足する不純物濃度よりも低く設定されているので、オン抵抗および出力容量を低減することができるという効果がある。なお、リサーフ条件とは、以下の式を満足することをいう。
Ｔsoi×ＮRESURF≒１×１０１２（ａｔｏｍｓ／ｃｍ２）
ここで、Ｔsoiはｎ形半導体層３の膜厚（ｃｍ）、ＮRESURFはリサーフ条件を満足する不純物濃度（ａｔｏｍｓ／ｃｍ３）である。
【０１２３】
請求項２の発明は、請求項１の発明において、前記ドリフト領域において前記ドレイン領域近傍の不純物濃度がリサーフ条件を満足する不純物濃度よりも高く設定されているので、オン抵抗を低減することができる。という効果がある。なお、リサーフ条件とは、以下の式を満足することをいう。
Ｔsoi×ＮRESURF≒１×１０１２（ａｔｏｍｓ／ｃｍ２）
ここで、Ｔsoiはｎ形半導体層３の膜厚（ｃｍ）、ＮRESURFはリサーフ条件を満足する不純物濃度（ａｔｏｍｓ／ｃｍ３）である。
【０１２４】
請求項３の発明は、請求項１または請求項２の発明において、前記半導体層の膜厚をｔとするとき、０．３μｍ≦ｔ≦１５μｍを満足するように前記半導体層の膜厚が設定されてなるものであり、望ましい実施態様である。
【０１２５】
請求項４の発明は、請求項１または請求項２の発明において、前記半導体層の膜厚をｔとするとき、０．５μｍ≦ｔ≦４μｍを満足するように前記半導体層の膜厚が設定されているので、２５Ｖ〜１００Ｖの耐圧を有し且つ高周波特性に優れたスイッチ素子としての半導体装置を構成できるという効果がある。
【０１２６】
請求項５の発明は、請求項１または請求項２の発明において、前記半導体層の膜厚をｔとするとき、０．５μｍ≦ｔ≦１．５μｍを満足するように前記半導体層の膜厚が設定されているので、２５Ｖ〜１００Ｖの耐圧を有し且つ高周波特性に優れたスイッチ素子としての半導体装置を構成できるという効果がある。
【０１２７】
請求項６の発明は、請求項１ないし請求項５の発明において、前記ドリフト領域は、前記ドレイン領域端から前記ウェル領域端までの距離が１５μｍ以下に設定されているので、オン抵抗を低減できる。また、前記ドレイン領域端から前記ウェル領域端までの距離を１５μｍ以下に設定することにより、量産性などを損なわない程度の現実的な処理時間で前記ドレイン領域側からの不純物の熱拡散によって前記ドリフト領域に所望の不純物濃度分布を形成できるという効果がある。
【図面の簡単な説明】
【図１】  実施形態１を示し、（ａ）はＳＯＩ−ＬＤＭＯＳＦＥＴの概略断面図、（ｂ）は（ａ）のＸ−Ｘ’断面における概略不純物濃度分布図、（ｃ）は（ａ）のＹ−Ｙ’断面における概略不純物濃度分布図である。
【図２】  図１（ａ）のＸ−Ｘ’断面における電界分布および比較例の電界分布の説明図である。
【図３】  同上のＳＯＩ−ＬＤＭＯＳＦＥＴおよび比較例のＩ−Ｖ特性図である。
【図４】  同上のＳＯＩ−ＬＤＭＯＳＦＥＴにおける半導体層の膜厚と出力容量との関係説明図である。
【図５】  同上のＳＯＩ−ＬＤＭＯＳＦＥＴにおけるドリフト距離との関係説明図である。
【図６】  同上のＳＯＩ−ＬＤＭＯＳＦＥＴの特性説明図である。
【図７】  （ａ）〜（ｈ）は同上のＳＯＩ−ＬＤＭＯＳＦＥＴの製造方法を説明するための主要工程断面図である。
【図８】  参考例を示し、（ａ）はＳＯＩ−ＬＤＭＯＳＦＥＴの概略断面図、（ｂ）は（ａ）のＸ−Ｘ’断面における概略不純物濃度分布図、（ｃ）は（ａ）のＹ−Ｙ’断面における概略不純物濃度分布図である。
【図９】  （ａ）〜（ｊ）は同上のＳＯＩ−ＬＤＭＯＳＦＥＴの製造方法を説明するための主要工程断面図である。
【図１０】  従来例を示し、（ａ）はＳＯＩ−ＬＤＭＯＳＦＥＴの概略断面図、（ｂ）は（ａ）のＸ−Ｘ’断面における概略不純物濃度分布図である。
【図１１】  他の従来例を示す概略断面図である。
【図１２】  同上の製造方法を説明するための主要工程断面図である。
【符号の説明】
１  半導体基板
２  絶縁層
３  ｎ形半導体層
１０４  ｎ＋＋形ドレイン領域
１０５  ｐ＋形ウェル領域
１０６  ｎ＋＋形ソース領域
１０７  ｐ＋＋形ベースコンタクト領域
１０８  ゲート酸化膜
１０９  ゲート電極
１１０  ドレイン電極
１１１  ソース電極
１１２  ドリフト領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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