【手続補正書】
【提出日】平成20年10月15日(2008.10.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
セルアレイを構成するメモリセルを制御する強誘電体半導体メモリ装置において、
メインワードラインにそれぞれ並列に連結され、前記メインワードラインを通じて提供されるメインワードラインイネーブル信号に応じて選択されたサブワードラインにサブワードラインイネーブル信号を提供する少なくとも１つのサブワードラインドライバ回路と、
前記サブワードラインにそれぞれ並列に連結され、前記サブワードラインイネーブル信号に応じて選択されたローカルワードラインにローカルワードラインイネーブル信号を提供することにより、前記ローカルワードラインに連結された少なくとも１つのメモリセルを制御する少なくとも１つのローカルワードラインドライバ回路と、
前記メインワードラインにそれぞれ並列に連結され、メインワードラインイネーブル信号に応じて、前記選択されたサブワードラインに連結された少なくとも１つのローカルワードラインドライバ回路により制御される複数個のメモリセルに共通に連結されるプレートラインにプレートラインイネーブル信号を提供する少なくとも１つのプレートラインドライバ回路と、
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記メモリセルは、
ローカルワードラインイネーブル信号により駆動される１つのアクセストランジスタと、
前記アクセストランジスタとプレートラインとの間に連結される１つの強誘電体キャパシタと、
を含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記サブワードラインドライバ回路と前記プレートラインドライバ回路は一体型に構成されていることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記サブワードラインドライバ回路は、
前記メインワードラインイネーブル信号により駆動されてサブワードラインイネーブル信号を選択されたサブワードラインに提供するためのＰチャンネルトランジスタと、
メインワードラインディスエーブル信号の印加時にサブワードラインのフローティングを防止するための第１Ｎチャンネルトランジスタと、
前記メインワードラインイネーブル信号の印加時に選択されないサブワードラインのフローティングを防止するための第２Ｎチャンネルトランジスタと、
を含むことを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記プレートラインドライバ回路は、
前記メインワードラインイネーブル信号により駆動されてプレートラインイネーブル信号を前記プレートラインに提供するためのＰチャンネルトランジスタと、
前記メインワードラインディスエーブル信号により駆動されてプレートラインのフローティングを防止するためのＮチャンネルトランジスタと、
を含むことを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記メインワードラインディスエーブル信号、前記サブワードラインイネーブル信号、及び前記ローカルワードラインイネーブル信号は第１電圧レベルを有し、前記メインワードラインイネーブル信号は接地電圧レベルを有し、前記プレートラインイネーブル信号は前記第１電圧レベルよりも一定レベルだけ低い電源電圧レベルの第２電圧レベルを有することを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
セルアレイを構成するメモリセルを制御する半導体メモリ装置において、
メインワードラインにそれぞれ並列に連結され、前記メインワードラインを通じて提供されるメインワードラインイネーブル信号に応じて選択されたサブワードラインにサブワードラインイネーブル信号を提供する少なくとも１つのサブワードラインドライバ回路と、
前記サブワードラインにそれぞれ並列に連結され、前記サブワードラインイネーブル信号に応じて選択されたローカルワードラインにローカルワードラインイネーブル信号を提供することにより、前記ローカルワードラインに連結された少なくとも１つのメモリセルを制御する少なくとも１つのローカルワードラインドライバ回路と、
を含むことを特徴とする半導体メモリ装置。
【請求項８】
前記サブワードラインドライバ回路は、
前記メインワードラインイネーブル信号により駆動されてサブワードラインイネーブル信号を選択されたサブワードラインに提供するためのＰチャンネルトランジスタと、
メインワードラインディスエーブル信号の印加時に選択されないサブワードラインのフローティングを防止するための第１Ｎチャンネルトランジスタと、
前記メインワードラインイネーブル信号の印加時に選択されないサブワードラインのフローティングを防止するための第２Ｎチャンネルトランジスタと、
を含むことを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記メインワードラインディスエーブル信号、前記サブワードラインイネーブル信号、及び前記ローカルワードラインイネーブル信号は電源電圧レベルの第２電圧レベルよりも一定レベル以上高い電圧レベルの第１電圧レベルを有し、前記メインワードラインイネーブル信号は接地電圧レベルを有することを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記ローカルワードラインドライバ回路は、
前記サブワードラインと前記ローカルワードラインとの間に連結されて前記サブワードラインイネーブル信号をローカルワードラインイネーブル信号として前記選択されたローカルワードラインに提供するＮチャンネルトランジスタと、
選択されないローカルワードラインのフローティングを防止するためのＮチャンネルトランジスタと、
を含むことを特徴とする請求項９に記載の半導体メモリ装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
上記目的を達成するためになされた本発明による半導体メモリ装置は、セルアレイを構成するメモリセルを制御する強誘電体半導体メモリ装置において、メインワードラインにそれぞれ並列に連結され、前記メインワードラインを通じて提供されるメインワードラインイネーブル信号に応じて選択されたサブワードラインにサブワードラインイネーブル信号を提供する少なくとも１つのサブワードラインドライバ回路と、前記サブワードラインにそれぞれ並列に連結され、前記サブワードラインイネーブル信号に応じて選択されたローカルワードラインにローカルワードラインイネーブル信号を提供することにより、前記ローカルワードラインに連結された少なくとも１つのメモリセルを制御する少なくとも１つのローカルワードラインドライバ回路と、前記メインワードラインにそれぞれ並列に連結され、メインワードラインイネーブル信号に応じて前記選択されたサブワードラインに連結された少なくとも１つのローカルワードラインドライバ回路により制御される複数個のメモリセルに共通に連結されるプレートラインにプレートラインイネーブル信号を提供する少なくとも１つ以上のプレートラインドライバ回路と、を備えることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
前記メモリセルは、ローカルワードラインイネーブル信号により駆動される１つのアクセストランジスタと、前記アクセストランジスタとプレートラインとの間に連結される１つの強誘電体キャパシタと、を含むことが好ましい。
前記サブワードラインドライバ回路と前記プレートラインドライバ回路は一体型に構成されていることが好ましい。
前記サブワードラインドライバ回路は、前記メインワードラインイネーブル信号により駆動されてサブワードラインイネーブル信号を選択されたサブワードラインに提供するためのＰチャンネルトランジスタと、メインワードラインディスエーブル信号の印加時にサブワードラインのフローティングを防止するための第１Ｎチャンネルトランジスタと、前記メインワードラインイネーブル信号の印加時に選択されないサブワードラインのフローティングを防止するための第２Ｎチャンネルトランジスタと、を含むことが好ましい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
前記プレートラインドライバ回路は、前記メインワードラインイネーブル信号により駆動されてプレートラインイネーブル信号を前記プレートラインに提供するためのＰチャンネルトランジスタと、前記メインワードラインディスエーブル信号により駆動されてプレートラインのフローティングを防止するためのＮチャンネルトランジスタと、を含むことが好ましい。
前記メインワードラインディスエーブル信号、前記サブワードラインイネーブル信号、及び前記ローカルワードラインイネーブル信号は第１電圧レベルを有し、前記メインワードラインイネーブル信号は接地電圧レベルを有し、前記プレートラインイネーブル信号は前記第１電圧レベルよりも一定レベルだけ低い電源電圧レベルの第２電圧レベルを有することが好ましい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
また、上記目的を達成するためになされた本発明による半導体メモリ装置は、セルアレイを構成するメモリセルを制御する半導体メモリ装置において、メインワードラインにそれぞれ並列に連結され、前記メインワードラインを通じて提供されるメインワードラインイネーブル信号に応じて選択されたサブワードラインにサブワードラインイネーブル信号を提供する少なくとも１つのサブワードラインドライバ回路と、前記サブワードラインにそれぞれ並列に連結され、前記サブワードラインイネーブル信号に応じて選択されたローカルワードラインにローカルワードラインイネーブル信号を提供することにより、前記ローカルワードラインに連結された少なくとも１つのメモリセルを制御する少なくとも１つのローカルワードラインドライバ回路と、を含むことを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
前記サブワードラインドライバ回路は、前記メインワードラインイネーブル信号により駆動されてサブワードラインイネーブル信号を選択されたサブワードラインに提供するためのＰチャンネルトランジスタと、メインワードラインディスエーブル信号の印加時に選択されないサブワードラインのフローティングを防止するための第１Ｎチャンネルトランジスタと、前記メインワードラインイネーブル信号の印加時に選択されないサブワードラインのフローティングを防止するための第２Ｎチャンネルトランジスタと、を含むことが好ましい。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
前記メインワードラインディスエーブル信号、前記サブワードラインイネーブル信号、及び前記ローカルワードラインイネーブル信号は電源電圧レベルの第２電圧レベルよりも一定レベル以上高い電圧レベルの第１電圧レベルを有し、前記メインワードラインイネーブル信号は接地電圧レベルを有することが好ましい。
前記ローカルワードラインドライバ回路は、前記サブワードラインと前記ローカルワードラインとの間に連結されて前記サブワードラインイネーブル信号をローカルワードラインイネーブル信号として前記選択されたローカルワードラインに提供するＮチャンネルトランジスタと、選択されないローカルワードラインのフローティングを防止するためのＮチャンネルトランジスタと、を含むことが好ましい。