(57)【特許請求の範囲】
【請求項１】
複数の行及び複数の列の交差領域に配列されるメモリセルのアレイ内に貯蔵されたデータを、前記複数の列の互いに隣接する２つの列で構成された第１グループ及び第２グループのそれぞれに連結された複数のページバッファにより感知する方法において、
前記列にプリチャージ電圧を供給する段階と、
前記プリチャージ電圧を遮断して、前記列の電圧がディベロップする段階と、
第１感知区間の間、前記列のうちの前記第１グループに感知電流を供給して、前記第１グループの互いに隣接する２つの列の連結点である第１感知ノード上の電圧を感知する段階と、を含み、
前記第１感知区間の間、前記列のうちの前記第２グループに対応する前記互いに隣接する２つの列の連結点である第２感知ノードはバイアス電圧が供給され、
前記第１感知ノードと前記第２感知ノードとは、交互に配列されることを特徴とするデータ感知方法。
【請求項２】
第２感知区間の間、前記第２列に前記感知電流を供給して前記第２感知ノード上の電圧を感知する段階をさらに含み、
前記第２感知区間の間、前記第１感知ノードは前記バイアス電圧が供給されることを特徴とする請求項１に記載のデータ感知方法。
【請求項３】
前記第２感知区間の間、前記第２感知ノードは、前記第２列に対応するメモリセルの状態によって前記第２列に連結されたり、前記第２列からフローティングされたりすることを特徴とする請求項２に記載のデータ感知方法。
【請求項４】
前記バイアス電圧は、電源電圧と接地電圧のうちのいずれか一つであることを特徴とする請求項３に記載のデータ感知方法。
【請求項５】
複数の行及び複数の列で構成されるメモリセルのアレイと、前記複数の列の互いに隣接する２つの列で構成された第１グループ及び第２グループのそれぞれに各々連結されるページバッファを備えるページバッファ回路とを含み、前記各ページバッファは、対応する列と感知ノードとの間に連結されるバイアストランジスタと、電源電圧と前記感知ノードとの間に連結されるプリチャージトランジスタと、前記感知ノードに連結されるラッチとを備える半導体メモリ装置の読み出し方法において、
前記列にプリチャージ電圧を供給する段階と、
前記プリチャージ電圧を遮断して前記列の電圧がディベロップされるようにする段階と、
第１感知区間の間、前記第１グループに感知電圧を供給して前記第１グループに対応する前記互いに隣接する２つの列の連結点である第１感知ノード上の電圧を感知する段階と、を含み、
前記第１感知区間の間、前記第１感知ノードは、前記第１グループに対応するメモリセルの状態によって前記第１グループ内の偶数（または奇数）番目の列に連結されたり、前記偶数（または奇数）番目の列からフローティングされたりし、前記第２グループに対応する前記互いに隣接する２つの列の連結点である第２感知ノードは、バイアス電圧が供給され、
前記第１感知ノードと前記第２感知ノードとは、交互に配列されることを特徴とするデータ感知方法。
【請求項６】
第２感知区間の間、前記列のうちの第２グループに前記感知電圧を供給して、前記第２グループに対応する前記互いに隣接する２つの列の連結点である第２感知ノード上の電圧を感知する段階をさらに含み、
前記第２感知区間の間、前記第２感知ノードは、前記第２グループに対応するメモリセルの状態によって前記第２グループ内の奇数（または偶数）番目の列に連結されたり、前記奇数（または偶数）番目の列からフローティングされたりし、前記第１グループに対応する前記第１感知ノードは、前記バイアス電圧が供給されることを特徴とする請求項５に記載のデータ感知方法。
【請求項７】
前記第１及び第２グループは、二つのビットラインで構成されることを特徴とする請求項６に記載のデータ感知方法。
【請求項８】
前記第１グループの第１及び第２ビットラインは、前記第１及び第２感知区間の間、選択され、
前記第２グループの第１及び第２ビットラインは、前記第１及び第２感知区間の間、選択されないことを特徴とする請求項７に記載のデータ感知方法。
【請求項９】
前記第１グループのうちの偶数番目のビットラインは、前記第１感知区間の間、選択され、
前記第１グループのうちの奇数番目のビットラインは、前記第２感知区間の間、選択されることを特徴とする請求項８に記載のデータ感知方法。
【請求項１０】
前記バイアス電圧は、電源電圧と接地電圧のうちのいずれか一つであることを特徴とする請求項８に記載のデータ感知方法。
【請求項１１】
複数の行及び複数の列に配列されるメモリセルのアレイと、
前記列に各々連結される複数のページバッファと、
読み出し動作モードの間、前記ページバッファを制御するページバッファ制御ロジックと、を含み
前記ページバッファ各々は、対応する前記複数の列の互いに隣接する２つの列で構成された第１グループ及び第２グループの列と、前記第１及び第２グループに対応する前記互いに隣接する２つの列の連結点である第１及び第２感知ノードとの間に連結されるバイアストランジスタと、電源電圧と前記対応する感知ノードとの間に連結されるプリチャージトランジスタと、前記対応する感知ノードに連結されるラッチと、を備え、
前記ページバッファ制御ロジックは、前記第１感知ノードの電圧が感知される第１感知区間の間、前記第２感知ノードがバイアス電圧に固定されるように、前記ページバッファのバイアストランジスタ及びプリチャージトランジスタを制御し、
前記第１感知ノードと前記第２感知ノードとは、交互に配列されることを特徴とする不揮発性半導体メモリ装置。
【請求項１２】
前記第２感知ノードの電圧が感知される第２感知区間の間、前記ページバッファ制御ロジックは、前記第１感知ノードが前記バイアス電圧に固定されるように、前記ページバッファのバイアストランジスタ及びプリチャージトランジスタを制御することを特徴とする請求項１１に記載の不揮発性半導体メモリ装置。
【請求項１３】
前記第１感知区間の間、
前記第１感知ノードは、対応する列に連結されるメモリセルの状態によって前記対応する列に連結されたり、前記対応する列からフローティングされたりし、
前記第２感知ノードは、前記バイアス電圧に固定されることを特徴とする請求項１１に記載の不揮発性半導体メモリ装置。
【請求項１４】
前記第２感知区間の間、
前記第２感知ノードは、対応する列に連結されるメモリセルの状態によって前記対応する列に連結されたり、前記対応する列からフローティングされたりし、
前記第１感知ノードは、前記バイアス電圧に固定されることを特徴とする請求項１３に記載の不揮発性半導体メモリ装置。
【請求項１５】
前記各列は二つのビットラインで構成されることを特徴とする請求項１４に記載の不揮発性半導体メモリ装置。
【請求項１６】
前記各列のビットラインのうちの第１ビットラインは、前記第１及び第２感知区間の間、選択され、
前記各列のビットラインのうちの第２ビットラインは、前記第１及び第２感知区間の間、選択されないことを特徴とする請求項１５に記載の不揮発性半導体メモリ装置。
【請求項１７】
前記第２グループのうちの偶数のビットラインは、前記第１感知区間の間、選択され、
前記第２グループのうちの奇数のビットラインは、前記第２感知区間の間、選択されることを特徴とする請求項１６に記載の不揮発性半導体メモリ装置。
【請求項１８】
前記バイアス電圧は、前記電源電圧と接地電圧のうちのいずれか一つであることを特徴とする請求項１７に記載の不揮発性半導体メモリ装置。
【請求項１９】
第１選択トランジスタ及び第２選択トランジスタの間に直列連結される複数のメモリセルを備えた複数のストリングを有するアレイと、
前記ストリング各々に連結され、複数の第１グループ及び第２グループのビットラインセグメントに区分され、各ビットラインセグメントは二つのビットラインを備えた複数のビットラインと、
前記ビットラインセグメントに各々対応する複数のページバッファと、
読み出しモードの間、ページバッファを制御するぺージバッファ制御ロジックと、を含み、
前記各ページバッファは
各各ビットラインセグメントのビットラインのうち、いずれか一つを選択するビットライン選択部と、
ビットラインバイアス部を通じて対応するビットラインセグメントに連結される感知ノードに電流を供給するプリチャージ部と、
前記感知ノードによって決められるデータをラッチするラッチ部と、
前記感知ノード及び前記ラッチ部の間に連結されるスイッチ部と、で構成され、
前記ページバッファ制御ロジックは、前記第１グループの第１ビットラインセグメントのビットラインのうちの第１ビットラインを通じて選択ページのメモリセルからデータが読み出される第１感知区間の間、前記第２グループの第２ビットラインセグメントに対応する感知ノードがバイアス電圧に固定されるように前記各ページバッファのプリチャージ部を制御し、
前記第１ビットラインセグメントと前記第２ビットラインセグメントとは、交互に配列されることを特徴とするフラッシュメモリ装置。
【請求項２０】
前記ページバッファ制御ロジックは、前記第２ビットラインセグメントのビットラインのうちの第１ビットラインを通じて選択ページのメモリセルからデータが読み出される第２感知区間の間、第１ビットラインセグメントに対応する感知ノードがバイアス電圧に固定されるように、前記各ページバッファのプリチャージ部を制御することを特徴とする請求項１９に記載のフラッシュメモリ装置。
【請求項２１】
前記バイアス電圧は電源電圧と接地電圧のうちのいずれか一つであることを特徴とする請求項２０に記載のフラッシュメモリ装置。
【請求項２２】
複数の行及び複数の列に配列されるメモリセルのアレイと、
前記列に各々連結される複数のページバッファと、
読み出し動作モードの間、前記ページバッファを制御するページバッファ制御ロジックと、を含み、
前記ページバッファ各々は、対応する前記複数の列の互いに隣接する２つの列で構成された第１グループ及び第２グループの列と、前記第１及び第２グループに対応する前記互いに隣接する２つの列の連結点である第１及び第２感知ノードとの間に連結されるバイアストランジスタと、前記対応する感知ノードに連結されるラッチと、電源電圧及び前記対応する感知ノードの間に連結されるプリチャージトランジスタと、前記ラッチと前記対応する感知ノードとの間に連結されるスイッチトランジスタと、を備え、
前記ページバッファ制御ロジックは、前記第１感知ノードの電圧が感知される第１感知区間の間、前記第２感知ノードがバイアス電圧に固定されるように、前記バッファのバイアストランジスタ、プリチャージトランジスタ、そしてスイッチトランジスタを制御し、
前記第１感知ノードと前記第２感知ノードとは、交互に配列されることを特徴とする不揮発性半導体メモリ装置。
【請求項２３】
前記ページバッファ制御ロジックは、前記第２感知ノードの電圧が感知される第２感知区間の間、前記第１感知ノードが前記バイアス電圧に固定されるように、前記ページバッファの前記バイアストランジスタ、前記プリチャージトランジスタ、そして前記スイッチトランジスタを制御することを特徴とする請求項２２に記載の不揮発性半導体メモリ装置。
【請求項２４】
前記第１感知区間の間、
前記第１感知ノードは、対応する列に連結されるメモリセルの状態によって前記対応する列に連結されたり、前記対応する列からフローティングされたりし、
前記第２感知ノードは、前記バイアス電圧に固定されることを特徴とする請求項２２に記載の不揮発性半導体メモリ装置。
【請求項２５】
前記第２感知区間の間、
前記第２感知ノードは、対応する列に連結されるメモリセルの状態によって前記対応する列に連結されたり、前記対応する列からフローティングされたりし、
前記第１感知ノードは、前記バイアス電圧に固定されることを特徴とする請求項２３に記載の不揮発性半導体メモリ装置。
【請求項２６】
前記バイアス電圧は前記電源電圧と接地電圧のうちのいずれか一つであることを特徴とする請求項２５に記載の不揮発性半導体メモリ装置。
【請求項２７】
第１選択トランジスタ及び第２選択トランジスタの間に直列連結される複数のメモリセルを備えた複数のストリングを有するアレイと、
前記ストリング各々に連結され、複数の第１グループ及び第２グループのビットラインセグメントに区分され、各ビットラインセグメントは二つのビットラインを備えた複数のビットラインと、
前記ビットラインセグメントに各々対応する複数のページバッファと、
読み出しモードの間、ページバッファを制御するページバッファ制御ロジックと、を含み、
前記各ページバッファは、
各ビットラインセグメントのビットラインのうちのいずれか一つを選択するビットライン選択部と、
ビットラインバイアス部を通じて対応するビットラインセグメントに連結される感知ノードに電流を供給するプリチャージ部と、
前記感知ノードによって決められるデータをラッチするラッチ部と、
前記感知ノード及び前記ラッチ部の間に連結されるスイッチ部と、で構成され、
前記ページバッファ制御ロジックは、前記第１グループの第１ビットラインセグメントのビットラインのうちの第１ビットラインを通じて選択ページのメモリセルからデータが読み出される第１感知区間の間、前記第２グループの第２ビットラインセグメントに対応する感知ノードがバイアス電圧に固定されるように、前記各ページバッファのプリチャージ部及びスイッチ部を制御し、
前記第１ビットラインセグメントと前記第２ビットラインセグメントとは、交互に配列されることを特徴とするフラッシュメモリ装置。
【請求項２８】
前記ページバッファ制御ロジックは、前記第２ビットラインセグメントのビットラインのうちの第１ビットラインを通じて選択ページのメモリセルからデータが読み出される第２感知区間の間、第１ビットラインセグメントに対応する感知ノードがバイアス電圧に固定されるように、前記各ページバッファのプリチャージ部及びスイッチ部を制御することを特徴とする請求項２７に記載のフラッシュメモリ装置。
【請求項２９】
前記バイアス電圧は電源電圧と接地電圧のうちのいずれか一つであることを特徴とする請求項２８に記載のフラッシュメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体メモリ装置に係るものであり、さらに具体的には、メモリセルに貯蔵されているデータを感知する方法及びそれを用いたフラッシュメモリ装置に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置は、大きく揮発性半導体メモリ（ｖｏｌａｔｉｌｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍｅｍｏｒｙ）と不揮発性半導体メモリ（ｎｏｎ−ｖｏｌａｔｉｌｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍｅｍｏｒｙ）とに分けられる。揮発性半導体メモリ装置としては、ダイナミックＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）とスタティックＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）とに分けられる。揮発性半導体メモリ装置は、読み出し／書き込みスピードが速いが、外部電源供給が切れると貯蔵された内容が消えてしまう短所がある。
不揮発性半導体メモリ装置としては、マスクＲＯＭ（ｍａｓｋ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ、ＭＲＯＭ）、プログラム可能なＲＯＭ（ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ、ＰＲＯＭ）、消去及びプラグラム可能なＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ、ＥＥＰＲＯＭ）などに分けられる。
不揮発性半導体メモリ装置は、外部電源供給が中断されても、その内容を保存する。したがって、不揮発性半導体メモリ装置は、電源が供給されるか否かに関係なく、保存されなければならない内容を記憶させる場合に用いる。
【０００３】
しかし、ＭＲＯＭ、ＰＲＯＭ及びＥＰＲＯＭは、システムとしてデータの消去及び書き込みが自由ではないので、一般使用者が記憶の内容を新たに書き換えるのは容易ではない。一方、ＥＥＰＲＯＭは、電気的に消去及び書き込みが可能であるので、データの更新が必要なシステムプログラミング（ｓｙｓｔｅｍ  ｐｒｏｇｒａｍｍｉｎｇ）や補助記憶装置への応用が拡大されている。
特に、フラッシュＥＥＰＲＯＭは、既存のＥＥＰＲＯＭに比べて集積度が高くて、大容量補助記憶装置への応用においてかなり有利である。フラッシュＥＥＰＲＯＭのうちでも、ＮＡＮＤ型（ＮＡＮＤ−ｔｙｐｅ）フラッシュＥＥＰＲＯＭは、他のＮＯＲ、又はＡＮＤ型のフラッシュＥＥＰＲＯＭに比べて集積度がさらに高い。
【０００４】
フラッシュＥＥＰＲＯＭはメモリセルを含み、各メモリセルは、ソース、ドレイン、浮遊ゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）及び制御ゲート（ｃｏｎｔｒｏｌ  ｇａｔｅ）を有するフローティングゲートトランジスタで構成される。よく知られているように、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルは、Ｆ−Ｎトンネリング電流（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇｃｕｒｒｅｎｔ）を用いて、消去及びプログラムすることができる。ＮＡＮＤ型フラッシュＥＥＰＲＯＭの消去及びプログラム方法は、ＵＳ．Ｐａｔｅｎｔ  Ｎｏ．5，４７３，５６３に“Ｎｏｎｖｏｌａｔｉｌｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｍｏｒｙ”というタイトルで、また、ＵＳ．Ｐａｔｅｎｔ  Ｎｏ．５，６９６，７１７に“Ｎｏｎｖｏｌａｔｉｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅｓ  Ｈａｖｉｎｇ  Ａｄｊｕｓｔａｂｌｅ  Ｅｒａｓｅ／Ｐｒｏｇｒａｍ  Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ  Ｖｅｒｉｆｉｃａｔｉｏｎ  Ｃａｐａｂｉｌｉｔｙ”というタイトルで各々開示されている。
一般的に、消去されたメモリセル（又はオンセル）は、ロジック“１”のデータを貯蔵し、消去されたメモリセルに連結されるワードラインにＯＶの読み出し電圧（ｒｅａｄ  ｖｏｌｔａｇｅ）が印化される時に、消去されたメモリセルを通じて電流が流れるようになる。プログラムされたメモリセル（又はオフセル）は、ロジック“０”のデータを貯蔵し、プログラムされたメモリセルに連結されるワードラインに０Ｖの読み出し電圧（ｒｅａｄ  ｖｏｌｔａｇｅ）が印加される時に、プログラムされたメモリセルを通じて電流が流れない。
【０００５】
図１は、従来技術による不揮発性半導体メモリ装置を示す。
図１において、多数のビットラインがメモリセルアレイ１０を通じて配列されている。図１には、但し、４個のビットラインＢＬ１−ＢＬ４及びそれと関連されたページバッファが示されている。
一対のビットラインバイアス及び選択部を通じて対応する感知ノードに連結され、感知ノードにはプリチャージ部と感知及びラッチ部が連結されている。例えば、ビットラインバイアス及び選択部１２＿Ｏは、ビットラインＢＬ１、ＢＬ２のうちのいずれか一つを選択し、ビットラインバイアス及び選択部１２＿Ｅは、ビットラインＢＬ３、ＢＬ４のうちのいずれか一つを選択する。
各ビットラインバイアス及び選択部は、４個のＮＭＯＳトランジスタＭ１〜Ｍ４で構成され、図１に示したように、連結されている。
選択されたビットライン（例えば、偶数ビットライン、ＢＬ２、ＢＬ４）は、対応する感知ノードＳＯ１、ＳＯ２に各々連結され、選択されないビットライン（例えば、奇数ビットライン、ＢＬ１、ＢＬ３）は、任意の電圧（例えば、０Ｖ）に固定される。
各ページバッファのプリチャージ部は、ＰＭＯＳトランジスタＭ６で構成され、また、各ページバッファの感知及びラッチ部１４＿Ｏ／１４＿Ｅは、ＮＭＯＳトランジスタＭ５、Ｍ７、Ｍ８とラッチを形成するインバーターＩＮＶ１、ＩＮＶ２とで構成される。
【０００６】
図２は、図１に示したページバッファの動作を説明するための動作タイミング図である。
よく知られているように、奇数ビットラインＢＬ１、ＢＬ３と偶数ビットラインＢＬ２、ＢＬ４とが他のページアドレスによって選択され、読み出し動作はページ単位からなる。偶数（又は奇数）ページアドレスのビットラインがセンシングされる時に、奇数（又は偶数）ページアドレスのビットラインは遮蔽（ｓｈｉｅｌｄ）される。隣接したビットラインを遮蔽する理由は、ビットラインピッチが減ることによって、隣接ビットライン間の寄生カップリングキャパシタンスが大きくなるからである。遮蔽をしない場合においては、オンセルに連結されるビットラインが放電される時に、フローティング状態に残っているオフセルに連結されるビットラインの電圧が共に減少してオフセルをオンセルに認識する誤謬が発生するようになる。
【０００７】
偶数ビットラインＢＬ２、ＢＬ４が偶数ページアドレスによって選択され、奇数ビットラインＢＬ１、ＢＬ３がＮＭＯＳトランジスタＭ１を通じて０Ｖに遮蔽されると仮定すれば、プリチャージ区間に、プリチャージ制御信号ｎＳＯＳＨＬＤに連結されるＰＭＯＳトランジスタＭ６によって、感知ノードＳＯ１、ＳＯ２はＶｃｃに充電される。この時に、選択されるビットラインＢＬ２、ＢＬ４は、バイアス制御信号ＢＬＢＩＡＳ＿Ｅによって制御されるＮＭＯＳトランジスタＭ４を通じて一定の電圧（又はプリチャージ電圧Ｖｐｒｅ）にプリチャージされ、選択されないビットラインＢＬ１、ＢＬ３は、バイアス制御信号ＢＬＢＩＡＳ＿Ｏによって制御されるＮＭＯＳトランジスタＭ３を通じてフローティングされる。
【０００８】
選択されたビットラインＢＬ２、ＢＬ４を一定の電圧にプリチャージした後に、バイアス制御信号ＢＬＢＩＡＳ＿Ｅの電圧がプリチャージ電圧Ｖｐｒｅから接地電圧ＧＮＤに変わり、その結果、各バイアス及び選択部のＮＭＯＳトランジスタＭ４はターンオフされる。この時に、ビットラインＢＬ２、ＢＬ４はフローティング状態になる一方、感知ノードＳＯ１、ＳＯ２は依然としてＶｃｃに維持される。選択されたビットラインＢＬ２、ＢＬ４がフローティング状態になる時に、選択されたビットラインＢＬ２、ＢＬ４の電圧は対応するセルトランジスタの状態によって変わるようになる。
例えば、選択されたビットラインＢＬ２にオンセルが連結され、選択されたビットラインＢＬ４にオフセルが連結されていると仮定すれば、ビットラインＢＬ２の電圧はオンセルトランジスタを通じて流れるセル電流によって段々に低くなる一方、ビットラインＢＬ４の電圧は対応するセルトランジスタがオフセルであるので、プリチャージ電圧Ｖｐｒｅをそのままに維持する。
このような区間は、ビットラインディベロップ区間（ｂｉｔ  ｌｉｎｅ  ｄｅｖｅｌｏｐ  ｐｅｒｉｏｄ）と呼ばれる。そのようなビットラインディベロップ区間では、プリチャージ制御信号ｎＳＯＳＨＬＤがロウレベルに維持されるので、各ＰＭＯＳトランジスタＭ６は活性化の状態に維持される。したがって、各感知ノードＳ１、Ｓ２は続けてＶｃｃに残っている。
【０００９】
選択されたビットラインの電圧がディベロッフされた後、バイアス制御信号ＢＬＢＩＡＳ＿ＥはプリチャージレベルＶｐｒｅより低い感知レベルＶｓｅｎを有する。これによって、オンセルに対応するビットライン（例えば、ＢＬ２）に連結されるＮＭＯＳトランジスタＭ４はターンオンされ、オフセルに対応するビットライン（例えば、ＢＬ４）に連結されるＮＭＯＳトランジスタＭ４はターンオンされる。バイアス制御信号ＢＬＢＩＡＳ＿Ｅの電圧が感知電圧Ｖｓｅｎに増加される前に、プリチャージ制御信号ｎＳＯＳＨＬＤは、図２に示したように、ロウレベル（例えば、ＧＮＤ）からハイレベル（例えば、Ｖｃｃ）に遷移し、これによって、感知ノードＳＯ１、Ｓｏ２はフローティング状態になる。
結果的に、感知ノードＳＯ１の電圧は、ＮＭＯＳトランジスタＭ４、ビットラインＢＬ２、そしてオンセルトランジスタからなる放電経路を通じて、速くビットラインレベルに向けて低くなる。
一方、ビットラインＢＬ４に連結されるＮＭＯＳトランジスタＭ４はターンオフされるので、感知ノードＳＯ２の電圧はＶｃｃに維持される。
【００１０】
ＮＭＯＳトランジスタＭ７のしきい電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）はプリチャージ電圧Ｖｐｒｅより高い。したがって、感知ノードＳＯ１に連結されるＮＭＯＳトランジスタＭ７はターンオフされる一方、感知ノードＳＯ２に連結されるＮＭＯＳトランジスタＭ８はターンオンされる。ラッチ信号ΦＬＡＴＣＨがパルスで活性化される時に、感知及びラッチ部１４＿Ｏのラッチ値Ｑ１は初期値（例えば、“０”）に維持され、感知及びラッチ部１４＿Ｅのラッチ値Ｑ２はハイレベル（例えば、“１”）に変わる。
このような区間は感知区間（ｓｅｎｓｅ  ｐｅｒｉｏｄ）と呼ばれる。
【００１１】
【発明が解決しようとする課題】
従来の不揮発性半導体メモリ装置の読み出し動作は、次のような問題点を有する。オフセルに対応する感知ノード（例えば、ＳＯ２）は、感知区間の間、フローティング状態に維持される。これは、ＮＭＯＳトランジスタＭ４とＰＭＯＳトランジスタＭ６とが全てターンオフされているからである。このような状態で、オンセルに対応する隣接感知ノードＳＯ１の電圧がビットラインレベルに向けて減少される時に、フローティング状態の感知ノードＳＯ２の電圧は、感知ノードＳＯ１、ＳＯ２の間の寄生カップリングキャパシタンス（Ｃｃ、図１参照）の影響を受ける。そのような寄生カップリングキャパシタンスが非常に小さいと、フローティング状態の感知ノードＳＯ２に対する寄生カップリングキャパシタンスの影響は非常に小さい。したがって、図３の、図１に示した感知ノード及びビットラインの電圧変化を示す図に示したように、フローティング状態の感知ノードＳＯ２は、Ｖｃｃに維持することができる。
【００１２】
しかし、デザインルールが減少していくと、寄生カップリングキャパシタンスＣｃの値が必然的に大きくなることはこの分野の通常的な知識を有する者に自明である。図４の、図１に示した感知ノード及びビットラインの電圧変化を示す図において示したように、そのような設計環境で、フローティング状態の感知ノードＳＯ２の電圧は、隣接した感知ノードＳＯ１の電圧変化により減少する（ｃｏｕｐｌｅ  ｄｏｗｎ）。任意の感知ノードは両側に隣接した感知ノードによって影響を受けるので、フローティング状態の感知ノードの電圧はさらに低くなる。そのように低くなった感知ノードの電圧がラッチの値Ｑを変化させることができるトリップ電圧以下に下がるようになれば、読み出しエラーが誘発される。
例えば、図４に示したように、ラッチ値Ｑ２は予想される値“１”に代えて誤謬データ値“０”になる。
したがって、集積度が高くなっても、フローティング状態の感知ノードの電圧が隣接した感知ノードによって影響を受けないようにする読み出しスキームが要求されている。
【００１３】
本発明の目的は、隣接した感知ノードの間の容量性欠陥による読み出しエラーを防止できる不揮発性半導体メモリ装置を提供することである。
【００１４】
本発明の他の目的は、隣接した感知ノードの間の容量性欠陥による読み出しエラーを防止できる読み出し方法を提供することである。
【００１５】
本発明の他の目的は、高密度に適する感知構造を有する不揮発性半導体メモリ装置を提供することである。
【００１６】
【課題を解決するための手段】
前述の課題を解決するための本発明の特徴によると、複数の行及び複数の列の交差領域に配列されるメモリセルのアレイ内に貯蔵されたデータを感知する方法が提供される。そのような感知方法によると、先ず、前記列にプリチャージ電流が供給される。その次に、前記列の電圧がディベロップされるように前記プリチャージ電流が遮断される。最後には、感知区間の間、前記列のうちの第１列に感知電流を供給することによって、第１感知ノード上の電圧が感知される。前記第１感知ノードは前記第１列に対応するメモリセルの状態によって前記第１列に連結されたり、前記第１列からフローティングされたりし、そして、前記感知区間の間、前記列のうち、第２列に対応する第２感知ノードに所定のバイアス電圧が供給される。
【００１７】
本発明の他の特徴によると、半導体メモリ装置の読み出し方法が提供される。前記半導体メモリ装置は、行及び列に配列されるメモリセルのアレイと、前記二つの列からなる列グループ（又はビットライングループ、ビットラインセグメント）に各々対応するページバッファを備えたページバッファ回路とを含み、前記各ページバッファは、対応する列及び感知ノードの間に連結されるバイアストランジスタと、電源電圧及び前記感知ノードの間に連結される電流供給トランジスタと、前記感知ノードに連結されるラッチとを備える。
前記読み出し方法によると、先ず、前記列にプリチャージ電流が供給される。その次に、前記プリチャージ電流を遮断することによって、前記列の電圧がディベロップされる。その次に、第１感知区間の間、前記列のうちの偶数の列に感知電流が供給され、その結果、前記偶数の列に対応する第１感知ノード上の電圧が感知される。最後には、第２感知区間の間、前記列のうち、奇数の列に前記感知電流が供給され、その結果、前記奇数の列に対応する第２感知ノード上の電圧が感知される。前記第１感知区間の間、前記第１感知ノードは前記偶数の列に対応するメモリセルの状態によって前記奇数の列に連結されたり、前記偶数の列からフローティングされたりし、奇数の列に対応する前記第２感知ノードに所定のバイアス電圧が供給される。前記第２感知区間の間、前記第２感知ノードは前記奇数の列に対応するメモリセルの状態によって、前記奇数の列に連結されたり、前記奇数の列からフローティングされたりし、前記偶数の列に対応する前記第１感知ノードに前記所定のバイアス電圧が供給される。
【００１８】
本発明のまた他の特徴によると、不揮発性半導体メモリ装置は、行及び列に配列されるメモリセルのアレイと、前記列に各々連結される複数のページバッファと、読み出し動作モードの間、前記ページバッファを制御するページバッファ制御ロジックと、を含む。
前記ページバッファ各々は、対応する列及び対応する感知ノードの間に連結される列バイアストランジスタと、前記対応する感知ノードに連結されるラッチと、電源電圧及び前記対応する感知ノードの間に連結される電流供給トランジスタと、を含む。
奇数の感知ノードの電圧が感知される第１感知区間の間、偶数の感知ノードが所定の電圧に固定されるように、前記ページバッファ制御ロジックは、前記ページバッファの列バイアス及び電流供給トランジスタを制御する。
前記偶数の感知ノードの電圧が感知される第２感知区間の間、前記奇数の感知ノードが前記所定の電圧に固定されるように、前記ページバッファ制御ロジックは、前記ページバッファの列バイアス及び電流供給トランジスタを制御する。
前記第１感知区間の間、前記奇数の感知ノードは対応する列に連結されるメモリセルの状態によって前記対応する列に連結されたり、それからフローティングされたりし、前記偶数の感知ノードは前記所定電圧に固定される。
前記第２感知区間の間、前記偶数の感知ノードは対応する列に連結されるメモリセルの状態によって前記対応する列に連結されたり、それからフローティングされたりし、前記奇数の感知ノードは前記所定電圧に固定される。
【００１９】
本発明のまた他の特徴によると、フラッシュメモリ装置は、第１選択トランジスタ及び第２選択トランジスタの間に直列連結される複数のメモリセルを備えた複数のストリングを有するアレイと、前記ストリング各々に連結され、複数のビットラインセグメントに区分され、各ビットラインセグメントは二つのビットラインを備えた複数のビットラインと、前記ビットラインセグメントに各々対応する複数のページバッファと、ページバッファ制御ロジックと。を含み、
前記各ページバッファは、
各ビットラインセグメントのビットラインのうちのいずれか一つを選択するビットライン選択部と、前記ビットラインバイアス部を通じて対応するビットラインセグメントに連結される感知ノードに可変可能な電流を供給する電流供給部と、前記感知ノードによって決められるデータをラッチするラッチ部と、前記感知ノード及び前記ラッチ部の間に連結されるスイッチ部と、で構成され、
前記ページバッファ制御ロジックは、奇数のビットラインセグメントのビットラインのうちの奇数のビットラインを通じて選択ページのメモリセルからデータが読み出される第１感知区間の間、偶数のビットラインセグメントに対応する感知ノードが所定の電圧に固定されるように前記各ページバッファの電流供給部を制御する。
前記ページバッファ制御ロジックは、前記偶数のビットラインセグメントのビットラインのうちの奇数のビットラインを通じて選択ページのメモリセルからデータが読み出される第２感知区間の間、奇数のビットラインセグメントに対応する感知ノードが所定の電圧に固定されるように、前記各ページバッファの電流供給部を制御する。
【００２０】
このような装置及び方法によると、奇数ページバッファが動作する第１感知区間の間、偶数ページバッファの感知ノードは特定電圧に固定され、偶数ページバッファが動作する第２感知区間の間、奇数ページバッファの感知ノードは特定電圧に固定される。
【００２１】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施例を詳細に説明する。
【００２２】
本発明の不揮発性半導体メモリ装置によると、ページバッファの感知ノードのうちの奇数（又は偶数）感知ノードの電圧は、第１感知区間の間、対応するメモリセルの状態によって変わる一方、偶数（又は奇数）感知ノードは、第１感知区間の間、特定電圧に固定される。そして、偶数（又は奇数）感知ノードの電圧は、第２感知区間の間、対応するメモリセルの状態によって変わる一方、奇数（又は偶数）感知ノードは、第２感知区間の間、特定電圧に固定される。
このような感知スキームによると、オフセルに対応する感知ノードがフローティング状態になっても、フローティング状態の感知ノードの電圧は、オンセルに対応する感知ノードの電圧が低くなる時に、減少される（ｃｏｕｐｌｅｄ  ｄｏｗｎ）。これは、フローティング状態の感知ノードに隣接した感知ノードが特定電圧に固定されるからである。
前記した点について、以後、詳細に説明する。本発明は、不揮発性半導体メモリ装置として、ＮＡＮＤ型フラッシュメモリ装置を用いて説明する。しかし、本発明の技術的思想がＮＡＮＤ型フラッシュメモリ装置に限定されないことは、この分野の通常的な知識を有する者には自明である。
【００２３】
図５は、本発明による不揮発性半導体メモリ装置を示すブロック図である。
図５を参照すると、不揮発性半導体メモリ装置は、メモリセルアレイ１００、行デコーダ回路１２０、ページバッファ回路１４０、そしてページバッファ制御ロジック１６０を含む。メモリセルアレイ１００は、複数のメモリブッロクで構成され、各メモリブロックは、複数のストリング１０２からなる。各ストリング１０２は、対応するビットラインに連結され、信号ラインＳＳＬに連結される第１選択トランジスタＳＳＴ（“ストリング選択トランジスタ”と呼ばれる。）、信号ラインＧＳＬに連結される第２選択トランジスタＧＳＴ（“接地選択トランジスタ”と呼ばれる）、そして、選択トランジスタＳＳＴ、ＧＳＴの間に直列連結され、対応するワードラインＷＬ１６〜ＷＬ１に各々連結されるメモリセルＭＣ１６〜ＭＣ１を含む。
各メモリセルは、フローティングゲートトランジスタで構成され、Ｆ−Ｎトンネリング電流（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ  ｃｕｒｒｅｎｔ）を用いて消去及びプログラムされる。
ストリング選択ラインＳＳＬ，ワードラインＷＬ１６〜ＷＬ１、そして接地選択ラインＧＳＬは、行デコーダ回路１２０に連結されている。行デコーダ回路１２０は、複数のメモリブッロクのうちの一つを選択し、各動作モードによって選択メモリブロックの信号ラインＳＳＬ、ＷＬ１６〜ＷＬ１、ＧＳＬの電圧を制御する。
【００２４】
次に、図５を参照すると、メモリブロックを通じて配列されるビットラインＢＬ１〜ＢＬｎは、ページバッファ回路１４０に電気的に連結されている。ページバッファ回路１４０は、ページバッファ制御ロジック１６０から出力される制御信号に応答して動作する。ページバッファ制御ロジック１６０の回路構成及び動作は以後に詳細に説明する。
ビットラインＢＬ１〜ＢＬｎは、複数のビットライングループ（又はビットラインセグメント）で構成され、各ビットライングループは、二つのビットラインからなる。
ページバッファ回路１４０は、ビットライングループに各々対応するページバッファＰＢ１〜ＰＢｘを含む。例えば、第１グループの（又は奇数グループ）ビットラインＢＬ１、ＢＬ２は、第１ページバッファＰＢ１に連結され、第２グループの（又は偶数グループの）ビットラインＢＬ３、ＢＬ４は、第２ページバッファＰＢ２に連結される。残りのグループのビットラインＢＬ５、ＢＬ６〜ＢＬｎ−１、ＢＬｎも前述したような方法に連結される。
【００２５】
図６は、本発明の望ましい実施例によるページバッファ回路を示す回路図である。
図６は、第１乃至第４グループのビットラインＢＬ１〜ＢＬ８に対応するページバッファＰＢ１〜ＰＢ４のみが図示されている。しかし、残りのグループのビットラインに対応するページバッファも図６に示したように構成されることは自明である。図６で、“Ｅ”記号は偶数（Ｅｖｅｎ−ｎｕｍｂｅｒｅｄ）のＥを示し、“Ｏ”記号は奇数（Ｏｄｄ−ｎｕｍｂｅｒｅｄ）のＯを示す。説明の便宜上、ページバッファ（例えば、ＰＢ１及びＰＢ２）の構成を説明する。奇数ページバッファＰＢ１、ＰＢ３は同一の参照番号で表記され、偶数ページバッファＰＢ２、ＰＢ４は同一の参照番号で表記される。
【００２６】
ページバッファＰＢ１は、ビットラインバイアス及び選択部、プリチャージ部、そして感知及びラッチ部を含む。図６に示したように、ページバッファＰＢ１は、第１グループの（又は奇数番目のグループの）ビットラインＢＬ１、ＢＬ２に連結され、７固のＮＭＯＳトランジスタＭ１＿Ｏ〜Ｍ５＿Ｏ、Ｍ７＿Ｏ、Ｍ８＿Ｏ，一つのＰＭＯＳトランジスタＭ６＿Ｏ、そして二つのインバーターＩＮＶ１＿Ｏ、ＩＮＶ２＿Ｏを含む。
ＮＭＯＳトランジスタＭ１＿Ｏ、Ｍ２＿Ｏは、ビットラインＢＬ１、ＢＬ２の間に直列連結され、対応する制御信号ＢＬＳＨＬＤ＿Ｏ、ＢＬＳＨＬＤ＿Ｅによって各々制御される。トランジスタＭ１＿Ｏ、Ｍ２＿Ｏの連結ノードＮ１は、信号ライン１４２に連結されている。制御信号ＢＬＳＨＬＤ＿Ｏ、ＢＬＳＨＬＤ＿Ｅは、排他的に活性化され、信号ライン１４２は、読み出し動作モードの間に、接地電圧ＧＮＤを有する。
ＮＭＯＳトランジスタＭ３＿Ｏは、ビットラインＢＬ１と感知ノードとの間に連結され、バイアス制御信号ＢＬＢＩＡＳ＿ＯＯによってスイッチされる。ＮＭＯＳトランジスタＭ４＿Ｏは、ビットラインＢＬ２と感知ノードＳＯ１との間に連結され、バイアス制御信号ＢＬＢＩＡＳ＿ＯＥによってスイッチされる。
ページバッファＰＢ１のビットラインバイアス及び選択部は、ＮＭＯＳトランジスタＭ１＿Ｏ〜Ｍ４＿Ｏで構成される。
ＰＭＯＳトランジスタＭ６＿Ｏは、電源電圧Ｖｃｃと感知ノードＳＯ１との間に連結され、プリチャージ制御信号ｎＳＯＳＨＬＤ＿Ｏによって制御される。ＰＭＯＳトランジスタＭ６＿Ｏは、プリチャージ部を形成する。
インバーターＩＮＶ１＿Ｏ、ＩＮＶ２＿Ｏの入力及び出力段は、ＮＭＯＳトランジスタＭ７＿Ｏ、Ｍ８＿Ｏを通じて接地され、それの出力及び入力段は、ＮＭＯＳトランジスタＭ５＿Ｏを通じて感知ノードＳＯ１に連結される。
ＮＭＯＳトランジスタＭ５＿Ｏ、Ｍ８＿Ｏは、制御信号ＳＬＤＣＨ＿Ｏ、ΦＬＡＴＣＨ＿Ｏによって各々制御され、ＮＭＯＳトランジスタＭ７＿Ｏは、感知ノードＳＯ１の電圧によって制御される。
【００２７】
次に、図６を参照すると、ページバッファＰＢ２は、ビットラインバイアス及び選択部、プリチャージ部、そして感知及びラッチ部を含む。
ページバッファＰＢ２は、第２グループの（又は偶数番目のグループの）ビットラインＢＬ３、ＢＬ４に連結され、７固のＮＭＯＳトランジスタＭ１＿Ｅ〜Ｍ５＿Ｅ、Ｍ７＿Ｅ、Ｍ８＿Ｅ、一つのＰＭＯＳトランジスタＭ６＿Ｅ、そして二つのインバーターＩＮＶ１＿Ｅ、ＩＮＶ２＿Ｅを含む。
ＮＭＯＳトランジスタＭ１＿Ｅ、Ｍ２＿Ｅは、ビットラインＢＬ３、ＢＬ４の間に直列連結され、対応する制御信号ＢＬＳＨＬＤ＿Ｏ、ＢＬＳＨＬＤ＿Ｅによって各々制御される。トランジスタＭ１＿Ｅ、Ｍ２＿Ｅの連結ノードＮ２は、信号ライン１４２に連結されている。
ＮＭＯＳトランジスタＭ３＿Ｅは、ビットラインＢＬ３と感知ノードＳＯ２との間に連結され、バイアス制御信号ＢＬＢＩＡＳ＿ＥＯによってスイッチされる。ＮＭＯＳトランジスタＭ４＿Ｅは、ビットラインＢＬ４と感知ノードＳＯ２との間に連結され、バイアス制御信号ＢＬＢＩＡＳ＿ＥＥによってスイッチされる。
ページバッファＰＢ２のビットラインバイアス及び選択部は、ＮＭＯＳトランジスタＭ１＿Ｅ〜Ｍ４＿Ｅで構成される。
ＰＭＯＳトランジスタＭ６＿Ｅは、電源電圧Ｖｃｃと感知ノードＳＯ２との間に連結され、プリチャージ制御信号ｎＳＯＳＨＬＤ＿Ｅによって制御される。
ＰＭＯＳトランジスタＭ６＿Ｅは、プリチャージ部を形成する。
インバーターＩＮＶ１＿Ｅ、ＩＮＶ２＿Ｅの入力及び出力段は、ＮＭＯＳトランジスタＭ７＿Ｅ、Ｍ８＿Ｅを通じて接地され、それの出力及び入力段は、ＮＭＯＳトランジスタＭ５＿Ｅを通じて感知ノードＳＯ２に連結される。ＮＭＯＳトランジスタＭ５＿Ｅ、Ｍ８＿Ｅは、制御信号ＳＬＤＣＨ＿Ｅ、ΦＬＡＴＣＨ＿Ｅによって各々制御され、ＮＭＯＳトランジスタＭ７＿Ｅは、感知ノードＳＯ２の電圧によって制御される。
【００２８】
図７は、図５に示したページバッファ制御ロジックを示すブロック図である。
図８は、図７に示した感知及びラッチスケジューラの望ましい実施例である。
図９は、図７に示したバイアス制御信号発生部の望ましい実施例である。
図１０は、図７に示したプリチャージ制御信号発生部の望ましい実施例である。
図１１は、図７に示したプリチャージ制御信号発生部の望ましい実施例である。
本発明によるページバッファ制御ロジックの詳細な構成を図７乃至図１１を参照して、以下、説明する。
【００２９】
先ず、図７を参照すると、ページバッファ制御ロジック１６０は、感知及びラッチスケジューラ１６２を含む。
図８に示したように、本発明の感知及びラッチスケジューラ１６２は、タイマ１６２ａとデコーダ１６２ｂとを含む。ＯＳＣ＿ＥＮ信号に応答して複数のパルス信号を発生する。制御信号ＯＳＣ＿ＥＮは、読み出し動作が始まる時に、活性化される信号である。図８において、各信号に表記された“ＳＬＯ”記号は奇数の感知及びラッチ部（例えば、図６のＰＢ１、ＰＢ３）を示し、信号に表記された“ＳＬＥ”記号は偶数の感知及びラッチ部（例えば、図６のＰＢ２、ＰＢ４）を示す。
タイマ１６２ａは、ＯＳＣ＿ＥＮ信号に応答してｎ−ビット信号（又はｎ固のビット信号）を発生し、デコーダ１６２ｂは、タイマ１６２ａの出力信号をデコーディングして順次に活性化されるパルス信号を発生する。タイマ１６２ａ及びデコーダ１６２ｂは、この分野の通常的な知識を有する者によく知られているので、それに対する説明は省略する。例えば、タイマ１６２ａはｎ−ビットカウンタを用いて実現されることができる。デコーダ１６２ｂの出力段に表記される記号ｔ０〜ｔ１５は対応する出力信号の活性化の順序を示す。
【００３０】
図７に示したように、ページバッファ制御ロジック１６０は、バイアス制御信号発生器１６４をさらに含み、バイアス制御信号発生器１６４は、感知及びラッチスケジューラ１６２の出力信号に応答してバイアス制御信号ＢＬＢＩＡＳ＿ＥＥ、ＢＬＢＩＡＳ＿ＥＯ、ＬＢＩＡＳ＿ＯＯ，ＢＬＢＩＡＳ＿ＯＥを発生する。図９に示したように、バイアス制御信号発生器１６４は、４個のＳ−ＲフリップフロップＦＦ１〜ＦＦ４、８個のＡＮＤゲートＧ１〜Ｇ８、そして４個の信号発生器１６４ａ〜１６４ｄを含み、図示したように連結されている。信号発生器１６４ａは、ＮＭＯＳトランジスタＭ９、Ｍ１０、Ｍ１１とＮＯＲゲートＧ９で構成され、図示したように連結されている。残りの信号発生器１６４ｂ〜１６４ｄ各々は、信号発生器１６４ａと同一に構成されている。
【００３１】
図７を参照すると、ページバッファ制御ロジック１６０は、プリチャージ制御信号発生器１６６及びラッチ制御信号発生器１６８をさらに含む。
プリチャージ制御信号発生器１６６は、感知及びラッチスケジューラ１６２の制御によってプリチャージ制御信号ｎＳＯＳＨＬＤ＿Ｅ、ｎＳＯＳＨＬＤ＿Ｏを発生し、図１０に示したように、二つのＳ−ＲプリッフフロップＦＦ５、ＦＦ６で構成されている。
ラッチ制御信号発生器１６８は、感知及びラッチスケジューラ１６２の制御によってラッチ制御信号ΦＬＡＴＣＨ＿Ｅ、ΦＬＡＴＣＨ＿Ｏを発生し、図１１に示したように、二つのＳ−ＲプリッフフロップＦＦ７、ＦＦ８で構成されている。
【００３２】
図１２は、本発明による読み出し動作を説明するための動作タイミング図である。以下、本発明による読み出し動作を参照図面に基づいて詳細に説明する。
よく知られたように、ＮＡＮＤ型フラッシュメモリ装置は、ページ読み出し動作モードを支援し、ページ読み出し動作モードでは、１ページのメモリセルに貯蔵されたデータビットがページバッファ回路１４０を通じて読み出される。
図６に示したように、一つのページバッファは二つのビットラインによって共有される。これは２−ページに対応するようにビットラインがメモリセルアレイ１００に配置されることを意味する。ページ読み出し動作のためのコマンドが入力される場合に、１ページ分量のデータを読み出すためには、ビットラインＢＬ１〜ＢＬｎのうちの奇数又は偶数のビットラインがページアドレスに従って選択される。そのように選択されたビットラインは１ページに対応する。
例えば、読み出し動作が開始されて偶数のビットラインが選択されたと仮定する。偶数のビットラインＢＬ２、ＢＬ４、ＢＬ６、…、ＢＬｎが選択されるので、偶数ページ選択信号ＥＰＳはハイレベルを有する一方、奇数ページ選択信号ＯＰＳはロウレベルを有する。このような仮定で、以下、読み出し動作を説明する。
【００３３】
読み出し動作が開始されれば、感知及びラッチスケジューラ１６２のタイマ１６２ａはＯＳＣ＿ＥＮ信号に応答して動作し、デコーダ１６２ｂはタイマ１６２ｂの出力信号をデコーディングする。そのようなデコーディング結果により、一連の読み出し動作が遂行される。
先ず、感知及びラッチスケジューラ１６２がアクティブハイパルス信号ＲＥＡＤ＿ＩＮＴを出力すれば、ページバッファＰＢ１〜ＰＢｘのラッチの値Ｑ１〜Ｑｘが初期化されると同時に、ビットラインＢＬ１〜ＢＬＮの電圧が初期化される。
その次の時点ｔ１では、感知及びラッチスケジューラ１６２からのパルス信号ＳＬＯ＿ＢＬＰＲＥ＿ｅｎ、ＳＬＥ＿ＢＬＰＲＥ＿ｅｎが同時に活性化され、これは、Ｓ−ＲプリッフフロップＦＦ１、ＦＦ２の出力がロウレベルからハイレベルに遷移するようにする。
偶数ページ選択信号ＥＰＳがハイレベルであり、奇数ページ選択信号ＯＰＳがロウレベルであるので、ＡＮＤゲートＧ１、Ｇ３の出力ＢＬＰＲＥ＿ＥＥ、ＢＬＰＲＥ＿ＯＥはハイレベルになり、残りのＡＮＤゲートの出力Ｇ２、Ｇ４〜Ｇ８はロウレベルになる。
【００３４】
ＡＮＤゲートＧ１の出力信号ＢＬＰＲＥ＿ＥＥがハイレベルになることによって、信号発生器１６４ｃのＮＭＯＳトランジスタＭ９はターンオンされ、それのＮＭＯＳトランジスタＭ１１はターンオフされる。この時に、ＡＮＤゲートＧ５の出力信号ＢＬＳＥＮ＿ＥＥがロウレベルであるので、ＮＭＯＳトランジスタＭ１０はターンオフされる。結果的に、信号発生器１６４ｃはプリチャージレベルＶｐｒｅを有するバイアス制御信号ＢＬＢＩＡＳ＿ＥＥを出力する。
ＡＮＤゲートＧ３の出力信号ＢＬＰＲＥ＿ＯＥがハイレベルになることによって、信号発生器１６４ａのＮＭＯＳトランジスタＭ９はターンオンされ、それのＮＭＯＳトランジスタＭ１１はターンオフされる。この時に、ＡＮＤゲートＧ７の出力信号ＢＬＳＥＮ＿ＯＥがロウレベルであるので、ＮＭＯＳトランジスタＭ１０はターンオフされる。結果的に、信号発生器１６４ａは、図１２に示したように、プリチャージレベルＶｐｒｅを有するバイアス制御信号ＢＬＢＩＡＳ＿ＯＥを出力する。
【００３５】
この時に、残りの信号発生器１６２ｂ、１６２ｄ各々は、ロウレベルの入力信号によってＮＭＯＳトランジスタＭ１１がターンオンされるので、接地電圧ＧＮＤレベルを有するバイアス制御信号ＢＬＢＩＡＳ＿ＯＯ、ＢＬＢＩＡＳ＿ＥＯを出力する。この時に、バイアス制御信号ＢＬＢＩＡＳ＿ＥＥ、ＢＬＢＩＡＤ＿ＯＥを除いたページバッファ制御ロジック１６０の残りの出力信号は、図１２に示したように、全部ロウレベルに維持される。
【００３６】
偶数ビットラインＢＬ２、ＢＬ４、ＢＬ６などが選択される場合に、奇数ビットラインＢＬ１、ＢＬ３、ＢＬ５などは接地電圧に固定される。これは、ＢＬＳＨＬＤ＿Ｏ信号がハイレベルを有するように、そしてＢＬＳＨＬＤ＿Ｅ信号がロウレベルを有するようにすることによってなされる。すなわち、ＢＬＳＨＬＤ＿Ｏ信号がハイレベルになる場合に、ページバッファＰＢ１〜ＰＢｘのＮＭＯＳトランジスタＭ１＿Ｏ、Ｍ１＿Ｅが全部ターンオンされて奇数ビットラインＢＬ１、ＢＬ３、ＢＬ５などが接地電圧ＧＮＤを有する信号ライン１４２に全部連結される。
前述したように、バイアス制御信号ＢＬＢＩＡＳ＿ＯＥ、ＢＬＢＩＡＳ＿ＥＥ各々がプリチャージ電圧Ｖｐｒｅを有することによって、ページバッファＰＢ１〜ＰＢｘのＮＭＯＳトランジスタＭ４＿Ｏ、Ｍ４＿Ｅは全部ターンオンされる。プリチャージ制御信号ｎＳＯＳＨＬＤ＿Ｏ，ｎＳＯＳＨＬＤ＿Ｅが全部ロウレベルに維持される間、全てのページバッファＰＢ１〜ＰＢｘの感知ノードＳＯ１〜ＳＯｘは対応するプリチャージトランジスタＭ６＿Ｏ、Ｍ６＿Ｅを通じて電源電圧Ｖｃｃまで充電される。これと同時に、偶数ビットラインは感知ノードとの連結のためＮＭＯＳトランジスタＭ４＿Ｏ、Ｍ４＿Ｅのゲート電圧が電源電圧Ｖｃｃより低いプリチャージ電圧Ｖｐｒｅであるので、プリチャージ電圧Ｖｐｒｅまで充電された後、ターンオフされる。
【００３７】
その次の時点ｔ２では、感知及びラッチスケジューラ１６２はアクティブハイパルス信号ＳＬＯ＿ＢＬＰＲＥ＿ｄｉｓ、ＳＬＥ＿ＶＬＰＲＥ＿ｄｉｓを発生し、Ｓ−ＲプリッフフロップＦＦ１、ＦＦ２の出力はロウレベルになる。これは、ＡＮＤゲートＧ１、Ｇ３の出力信号ＢＬＰＲＥ＿ＥＥ、ＢＬＰＲＥ＿ＯＥがロウベルになるようにする。
信号発生器１６４ａのＮＭＯＳトランジスタＭ９はロウレベルのＢＬＰＲＥ＿ＯＥ信号によってターンオフされる。一方、ＮＭＯＳトランジスタＭ１１はロウレベルのＢＬＰＲＥ＿ＯＥ及びＢＬＳＥＮ＿ＯＥ信号によってターンオンされる。同じように、信号発生器１６４ｃのＮＭＯＳトランジスタＭ９はロウレベルのＢＬＰＲＥ＿ＥＥ信号によってターンオフされる。一方、ＮＭＯＳトランジスタＭ１１はロウレベルのＢＬＰＲＥ＿ＥＥ及びＢＬＳＥＮ＿ＥＥ信号によってターンオンされる。したがって、バイアス制御信号ＢＬＢＩＡＳ＿ＯＥ、ＢＬＢＩＡＳ＿ＥＥはプリチャージ電圧Ｖｐｒｅのハイレベルから接地電圧ＧＮＤのロウレベルになる。
【００３８】
次の時点ｔ３では、感知及びラッチスケジューラ１６２はパルス信号ＳＬＯ＿ＳＯＳＨＩＥＬＤ−ｄｉｓを出力し、プリチャージ制御信号発生器１６６を構成するＳ−ＲプリッフフロップＦＦ６の出力信号ｎＳＯＳＨＬＤ＿Ｏは、アクティブハイパルス信号ＳＬＯ＿ＳＯＳＨＩＥＬＤ＿ｄｉｓによってロウレベルからハイレベルになる。これは、奇数ページバッファＰＢ１、ＰＢ３、などのＰＭＯＳトランジスタＭ６＿Ｏすなわちプリチャージトランジスタがターンオフされるようにする。
バイアス制御信号ＢＬＢＩＡＳ＿ＥＯ、ＢＬＢＩＡＳ＿ＥＥがロウレベルに維持される区間の間、偶数ビットラインＢＬ２、ＢＬ４、ＢＬ６などの電圧は対応するメモリセルの状態によって可変される。例えば、オンセルに連結されるビットラインのプリチャージ電圧は徐々に低くなる一方、オフセルに連結されるビットラインのプリチャージ電圧はそのままに維持される。
ここで、ｔ１からｔ２までの区間は“ビットラインプリチャージ区間”と呼ばれる。ｔ２時点からｔ３時点までの区間は“ビットラインディベロップ区間”と呼ばれる。
【００３９】
次の時点ｔ４では、感知及びラッチスケジューラ１６２はパルス信号ＳＬＯ＿ＢＬＳＥＮ＿ｅｎを発生し、バイアス制御信号発生部１６４のＳ−ＲプリッフフロップＦＦ４の出力はハイレベルになる。これは、ＡＮＤゲートＧ７の出力信号ＢＬＳＥＮ＿ＯＥがハイレベルになるようにし、その結果、信号発生器１６４ａのＮＭＯＳトランジスタＭ１０がターンオンされる。これは、バイアス制御信号ＢＬＢＩＡＳ＿ＯＥがプリチャージ電圧Ｖｐｒｅより低い感知電圧Ｖｓｅｎを有するようにする。
結果的に、バイアス制御信号ＢＬＢＩＡＳ＿ＯＥによって制御され、オンセルのビットライン（例えば、ＢＬ２）に連結されるＮＭＯＳトランジスタＭ４＿Ｏに対応する感知ノードＳＯＩの電圧は速く低くなる。
一方、バイアス制御信号ＢＬＢＩＡＳ＿ＯＥによって制御され、オフセルのビットライン（例えば、ＢＬ６）に連結されるＮＭＯＳトランジスタＭ４＿Ｏに対応する感知ノード（例えば、ＳＯ３）の電圧はそのままに維持される。なぜなら、ＮＭＯＳトランジスタＭ４＿Ｏのゲート電圧は感知電圧Ｖｓｅｎであり、それのソースはプリチャージ電圧Ｖｐｒｅであり、それのドレインは電源電圧Ｖｃｃであるので、ＮＭＯＳトランジスタＭ４＿Ｏはシャットオフ（ｓｈｕｔ−ｏｆｆ）される。
【００４０】
その次の時点ｔ５では、ラッチ制御信号発生器１６８は、感知及びラッチスケジューラ１６２で生成されるアクティブハイパルス信号ＳＬＯ＿ＬＡＴＣＨ＿ｅｎに応答してロウレベルからハイレベルに遷移するラッチ制御信号ΦＬＡＴＣＨ＿Ｏを発生する。ハイレベルのラッチ制御信号によって奇数ページバッファＰＢ１、ＰＢ３、ＰＢ５などのＮＭＯＳトランジスタＭ８＿Ｏがターンオンされる。例えば、オンセルに対応する感知ノード（例えば、ＳＯ１）の電圧がＮＭＯＳトランジスタＭ７＿Ｏのしきい電圧以下に低くなるので、ＮＭＯＳトランジスタＭ７＿Ｏはターンオフされる。結果的に、インバーターＩＮＶＩ＿Ｏ、ＩＮＶ２＿Ｏで構成されるラッチの初期値Ｑ１＝“０”はそのままに維持される。オフセルに対応する感知ノード（例えば、ＳＯ３）の電圧がＮＭＯＳトランジスタＭ７＿Ｏのしきい電圧より高い電源電圧Ｖｃｃに維持されるので、ＮＭＯＳトランジスタＭ７＿Ｏはターンオンされる。結果的に、インバーターＩＮＶＩ＿Ｏ、ＩＮＶ２＿Ｏで構成されるラッチの初期値Ｑ３が“０”から“１”に反転される。
【００４１】
次の時点ｔ６では、感知及びラッチスケジューラ１６２はパルス信号ＳＬＯ＿ＬＡＴＣＨ＿ｄｉｓを発生し、これは、ラッチ制御信号発生器１６８のＳ−ＲプリッフフロップＦＦ８の出力信号ΦＬＡＴＣＨ＿Ｏがロウレベルになるようにする。奇数ページバッファＰＢ１、ＰＢ３、ＰＢ５などのＮＭＯＳトランジスタＭ８＿Ｏは同時にターンオフされる。
次の時点ｔ７で、感知及びラッチスケジューラ１６２はパルス信号ＳＬＯ＿ＢＬＳＥＮ＿ｄｉｓを発生し、これは、バイアス制御信号発生器１６４のＳ−ＲプリップフロップＦＦ４の出力及びＡＮＤゲートＧ７の出力ＢＬＳＥＮ＿ＯＥがハイレベルからロウレベルに遷移されるようにする。結果的に、信号発生器１６４ａはハイ−ロウ遷移（ｈｉｇｈ−ｔｏ−ｌｏｗ  ｔｒａｎｓｉｔｉｏｎ）を有するＢＬＳＥＮ＿ＯＥ信号によって接地電圧を有するバイアス制御信号ＢＬＢＩＡＳ＿ＯＥを出力する。奇数ページバッファに対応し、バイアス制御信号ＢＬＢＩＡＳ＿ＯＥによって制御されるＮＭＯＳトランジスタＭ４＿Ｏはターンオフされる。
【００４２】
次の時点ｔ８では、プリチャージ制御信号ｎＳＯＳＨＬＤ＿Ｏがハイレベルからロウレベルに遷移する。さらに具体的には、感知及びラッチスケジューラ１６２がｔ８時点でパルス信号ＳＬＯ＿ＳＯＳＨＩＥＬＤ＿ｅｎを発生することによって、プリチャージ制御信号発生器１６６のＳ−ＲプリッフフロップＦＦ６の出力信号ｎＳＯＳＨＬＤ＿Ｏはロウレベルになる。これは、奇数ページバッファＰＢ１、ＰＢ３、ＰＢ５などのプリチャージトランジスタＭ６＿Ｏがターンオンされるようにし、感知ノードＳＯ１、ＳＯ３、ＳＯ５などのプリチャージトランジスタＭ６＿Ｏがターンオンされるようにし、感知ノードＳＯ１、ＳＯ３、ＳＯ５などは電源電圧Ｖｃｃに充電される。
ここで、ｔ４からｔ８までの区間は“第１感知区間”と呼ばれる。
【００４３】
図１２に示したように、奇数ページバッファ（ＰＢ１、ＰＢ３、ＰＢ５など）が動作する第１感知区間の間、プリチャージ制御信号ｎＳＯＮＨＬＤ＿Ｅはロウレベルに維持される。
ロウレベルのプリチャージ制御信号ｎＳＯＳＨＬＤ＿Ｅによって偶数ページ（バッファＰＢ２、ＰＢ４、ＰＢ６など）内のプリチャージトランジスタＭ６＿Ｅが十分にターンオンされる。これは、偶数ページバッファ（ＰＢ２、ＰＢ４、ＰＢ６など）の感知ノード（ＳＯ２、ＳＯ４、ＳＯ６など）が第1感知区間の間、特定電圧（例えば、電源電圧）に維持されることを意味する。すなわち、従来技術と異なり、隣接したページバッファが感知動作を遂行する時に、フローティング状態の感知ノード（オフセルに連結されるビットラインに対応する）はオンセルに対応する感知ノードの電圧変化に影響を受けない。これは、フローティング状態の感知ノードに隣接した感知ノードが特定電圧（例えば、電源電圧）に固定されているからである。
例えば、オフセルに対応する感知ノードＳＯ３がフローティング状態になる場合に、隣接した感知ノードＳＯ２、ＳＯ４が特定電圧（例えば、電源電圧）に固定されているので、フローティング状態の感知ノードＳＯ３はオンセルの感知ノードＳＯ１の電圧変化に影響を受けない。すなわち、読み出しエラーの誘発を防止できる。
【００４４】
次の時点ｔ９では、感知及びラッチスケジューラ１６２はパルス信号ＳＬＥ＿ＳＯＳＨＩＥＬＤ＿ｄｉｓを出力し、プリチャージ制御信号発生器１６６を構成するＳ−ＲプリッフフロップＦＦ５の出力信号ｎＳＯＳＨＬＤ＿Ｅはアクティブハイパルス信号ＳＬＥ＿ＳＯＳＨＩＥＬＤ＿ｄｉｓによってロウレベルからハイレベルになる。これは、偶数ページバッファ（ＰＢ２、ＰＢ４、ＰＢ６など）のＰＭＯＳトランジスタＭ６＿Ｅすなわちプリチャージトランジスタがターンオフされるようにする。
【００４５】
次の時点ｔ１０では、感知及びラッチスケジューラ１６２はアクティブハイパルス信号ＳＬＥ＿ＢＬＳＥＮ＿ｅｎを発生し、バイアス制御信号発生部１６４のＳ−ＲプリッフフロップＦＦ３の出力はハイレベルになる。これは、ＡＮＤゲートＧ５の出力信号ＢＬＳＥＮ＿ＥＥがハイレベルになるようにし、その結果、信号発生器１６４ｃのＮＭＯＳトランジスタＭ１０がターンオンされる。バイアス制御信号ＢＬＢＩＡＳ＿ＥＥはプリチャージ電圧Ｖｐｒｅより低い感知電圧Ｖｓｅｎを有する。
バイアス制御信号ＢＬＢＩＡＳ＿ＥＥによって制御され、オンセルのビットライン（例えば、ＢＬ４）に連結されるＮＭＯＳトランジスタＭ４＿Ｅに対応する感知ノードＳＯ２の電圧は速く低くなる。
一方、バイアス制御信号ＢＬＢＩＡＳ＿ＥＥによって制御され、オフセルのビットライン（例えば、ＢＬ８）に連結されるＮＭＯＳトランジスタＭ４＿Ｅに対応する感知ノード（例えば、ＳＯ４）の電圧Ｖｃｃはそのままに維持される。
【００４６】
次の時点ｔ１１で、ラッチ制御信号発生器１６８は、感知及びラッチスケジューラ１６２で生成されるパルス信号ＳＬＥ−ＬＡＴＣＨ＿ｅｎに応答してロウレベルからハイレベルに遷移するラッチ制御信号ΦＬＡＴＣＨ＿Ｅを発生する。ハイレベルのラッチ制御信号ΦＬＡＴＣＨ＿Ｅによって偶数ページバッファＰＢ２、ＰＢ４、ＰＢ６などのＮＭＯＳトランジスタＭ８＿Ｅがターンオンされる。
例えば、オンセルに対応する感知ノード（例えば、ＳＯ２）の電圧がＮＭＯＳトランジスタＭ７＿Ｅのしきい電圧以下に低くなるので、ＮＭＯＳトランジスタＭ７＿Ｅはターンオフされる。結果的に、インバーターＩＮＶ１＿Ｅ、ＩＮＶ２＿Ｅで構成されるラッチの初期値Ｑ＝“２”はそのままに維持される。
オフセルに対応する感知ノード（例えば、ＳＯ４）の電圧がＮＭＯＳトランジスタＭ７＿Ｅのトリップ電圧より高い電源電圧に維持されるので、ＮＭＯＳトランジスタＭ７＿Ｅはターンオンされる。結果的に、インバーターＩＮＶ１＿Ｅ、ＩＮＶ２＿Ｅで構成されるラッチの初期値Ｑ４が“０”から“１”に反転される。
【００４７】
次の時点ｔ１２では、感知及びラッチスケジューラ１６２はパルス信号ＳＬＥ＿ＬＡＴＣＨ＿ｄｉｓを発生し、これは、ラッチ制御信号発生器１６８のＳ−ＲプリッフフロップＦＦ７の出力信号ΦＬＡＴＣＨ＿Ｅがロウレベルになるようにする。偶数ページバッファのＮＭＯＳトランジスタＭ８＿Ｅは同時にターンオフされる。
次の時点ｔ１３では、感知及びラッチスケジューラ１６２はパルス信号ＳＬＥ＿ＢＬＳＥＮ＿ｄｉｓを発生し、これは、バイアス制御信号発生器１６４のＳ−ＲプリッフフロップＦＦ３の出力及びＡＮＤゲートＧ５の出力ＢＬＳＥＮ＿ＥＥがハイレベルからロウレベルに遷移されるようにする。結果的に、信号発生器１６４ｃはハイ−ロウ遷移を有するＢＬＳＥＮ＿ＥＥ信号によって接地電圧を有するバイアス制御信号ＢＬＢＩＡＳ＿ＥＥを出力する。偶数ページバッファに対応してバイアス制御信号ＢＬＢＩＡＳ＿ＥＥによって制御されるＮＭＯＳトランジスタＭ４＿Ｅはターンオフされる。
【００４８】
次の時点ｔ１４では、プリチャージ制御信号ｎＳＯＳＨＬＤ＿Ｅはハイレベルからロウレベルに遷移する。さらに具体的には、感知及びラッチスケジューラ１６２がｔ１４時点でパルス信号ＳＬＥ＿ＳＯＳＨＩＥＬＤ＿ｅｎを発生することによって、プリチャージ制御信号発生器１６６のＳ−ＲプリッフフロップＦＦ５の出力信号ｎＳＯＳＨＬＤ＿Ｅはロウレベルになる。これは、偶数ページバッファＰＢ２、ＰＢ４、ＰＢ６などのプリチャージトランジスタＭ６＿Ｅがターンオンされるようにし、感知ノードＳＯ２、ＳＯ４、ＳＯ６などは電源電圧Ｖｃｃに充電される。
ここで、ｔ９からｔ１４までの区間は“第２感知区間”と呼ばれる。
【００４９】
図１２に示したように、偶数ページバッファＰＢ２、ＰＢ４、ＰＢ６などが動作される第２感知区間の間、プリチャージ制御信号ｎＳＯＳＨＬＤ＿Ｏはロウレベルに維持される。ロウレベルのプリチャージ制御信号ｎＳＯＳＨＬＤ＿Ｏによって奇数ページバッファ内のプリチャージトランジスタＭ６＿Ｏが十分にターンオンされる。これは、奇数ページバッファＰＢ１、ＰＢ３、ＰＢ５などの感知ノードＳＯ１、ＳＯ３、ＳＯ５などが第２感知区間の間、特定電圧（例えば、電源電圧）に維持されることを意味する。すなわち、従来技術と異なり、隣接したページバッファが感知動作を遂行する時に、フローティング状態の感知ノード（オフセルに連結されるビットラインに対応する）はオンセルに対応する感知ノードの電圧変化に影響を受けない。これは、隣接した感知ノードが特定電圧（例えば、電源電圧）に固定されているからである。
例えば、オフセルに対応する感知ノードＳＯ４がフローティング状態になる場合に、隣接した感知ノードＳＯ１、ＳＯ３が特定電圧（例えば、電源電圧）に固定されているので、フローティング状態の感知ノードＳＯ４はオンセルに対応する感知ノードＳＯ２の電圧変化に影響を受けない。
【００５０】
最後に、次の時点ｔ１５で、感知及びラッチスケジューラ１６２がアクティブハイパルス信号ＲＥＡＤ＿ＲＥＣを発生することによって、この分野でよく知られたリカバリ（ｒｅｃｏｖｅｒｙ）（又は放電）動作が遂行される。リカバリ動作が遂行されることによって、ビットラインの電圧及びワードラインの電圧は初期化される。
【００５１】
この実施例において、各区間での感知ノード（例えば、ＳＯ１〜ＳＯ４）電圧は次の通りである。
【表１】
0004156876.tif 000002
【００５２】
上述したように、第１感知区間の間、偶数ページバッファの感知ノード（例えば、ＳＯ２、ＳＯ４）は対応するプリチャージトランジスタＭ６＿Ｅを通じて電源電圧Ｖｃｃに固定される。
第２感知区間の間、奇数ページバッファの感知ノード（例えば、ＳＯ１、ＳＯ３）は対応するプリチャージトランジスタＭ６＿Ｏを通じて電源電圧Ｖｃｃに固定される。
一方、奇数又は偶数感知ノードが他の方法により、特定電圧に固定されることができることは、この分野の通常的な知識を有する者に自明である。例えば、第１感知区間の間、偶数ページバッファの感知ノードＳＯ２、ＳＯ４は対応するプリチャージトランジスタＭ６＿Ｅを通じて電源電圧に固定することができる。一方、第２感知区間の間、奇数ページバッファの感知ノードＳＯ１、ＳＯ３はラッチに維持される値Ｑによって電源電圧又は接地電圧に固定することができる。
これについては、以下、参照図面に基づいて詳細に説明する。
【００５３】
図１３は、本発明の第２実施例によるページバッファ制御ロジックを示すブロック図である。
本発明の第２実施例による不揮発性半導体メモリ装置は第１実施例と同一の構成要素を含む。例えば、本発明の第２実施例によるＮＡＮＤ型フラッシュメモリ装置は、第１実施例と同一の構成要素を含む。また、例えば、本発明の第２実施例によるメモリ装置は第１実施例と同一のメモリセルアレイ、行デコーダ回路、そしてページバッファ回路を含む。
図１３を参照すると、本発明の第２実施例によるページバッファ制御ロジック１６０'は感知及びラッチスケジューラ１６２'、バイアス制御信号発生器１６４'、プリチャージ制御信号発生器１６６'、ラッチ制御信号発生器１６８'、そしてラッチ選択信号発生器１７０を含む。
バイアス制御信号発生器１６４'はプリチャージ制御信号発生器１６６'、そしてラッチ制御信号発生器１６８'は第１実施例の発生器１６４、１６６、１６８（図９、図１０、図１１参照）と実質的に同一に構成される。したがって、詳細な説明は省略する。
【００５４】
図１４は、図１３に示した感知及びラッチスケジューラを示すブロック図である。
本発明の感知及びラッチスケジューラ１６２'は、タイマ１６２ａ'とデコーダ１６２ｂ'とを含み、ＯＳＣ＿ＥＮ信号に応答して複数のパルス信号を発生する。タイマ１６２'ａはＯＳＣ＿ＥＮ信号に応答してｎ−ビット信号（又はｎ個のビット信号）を発生し、デコーダ１６２ｂ'はタイマ１６２ａ'の出力信号をデコーディングして順次に活性化されるパルス信号を発生する。
タイマ１６２ａ'及びデコーダ１６２ｂ'はこの分野の通常的な知識を有する者によく知られている。したがって、それに対する説明は省略する。例えば、タイマ１６２ａ'はｎ−ビットカウンタを用いて実現できる。デコーダ１６２ｂ'の出力段に表記される記号ｔ０〜ｔ１５は対応する出力信号の活性化の順序を示す。これは、以下、詳細に説明する。
【００５５】
図１５は、図１３に示したラッチ選択信号発生器を示す回路図である。
図１５に示したように、ラッチ選択信号発生器１７０はＳ−ＲプリッフフロップＦＦ９で構成され、感知及びラッチスケジューラ１６２'から出力されるパルス信号ＳＬＯ＿ＳＬＳＥＬ＿ｄｉｓ、ＳＬＯ＿ＳＬＳＥＬ＿ｅｎに応答してラッチ選択信号ＳＬＤＣＨ＿Ｏを発生する。
【００５６】
図１６は、本発明の第２実施例による読み出し動作を説明するための動作タイミング図である。
以下、本発明の第２実施例による読み出し動作を参照図面に基づいて詳細に説明する。読み出し動作が開始されて偶数のビットラインが選択されたと仮定する。偶数のビットラインが選択されるので、偶数ページ選択信号ＥＰＳはハイレベルを有する一方、奇数ページ選択信号ＯＰＳはロウレベルを有する。このような仮定で、以下、読み出し動作を説明する。
【００５７】
読み出し動作が開始されれば、感知及びラッチスケジューラ１６２'のタイマ１６２ａ'はＯＳＣ＿ＥＮ信号に応答して動作し、デコーダ１６２ｂ'はタイマ１６２ａの出力信号をデコーディングする。そのようなデコーディング結果により一連の読み出し動作を遂行する。
先ず、感知及びラッチスケジューラ１６２'がアクティブハイパルス信号ＲＥＡＤ＿ＩＮＴを出力すれば、ページバッファＰＢ１〜ＰＢｘのラッチの値Ｑ１〜Ｑｘが初期化されると同時に、ビットラインＢＬ１〜ＢＬｎの電圧が初期化される。この時に、ワードラインに供給される電圧が準備される。
その次の時点ｔ１では、感知及びラッチスケジューラ１６２'からのパルス信号ＳＬＯ−ＢＬＰＲＥ＿ｅｎ、ＳＬＥ＿ＢＬＰＲＥ＿ｅｎが同時に活性化され、これは、バイアス制御信号発生器１６４'のＳ−ＲプリッフフロップＦＦ１、ＦＦ２（図８参照）の出力がロウベルべからハイレベルに遷移するようにする。
偶数ページ選択信号ＥＰＳがハイレベルであり、奇数ページ選択信号ＯＰＳがロウレベルであるので、ＡＮＤゲートＧ１、Ｇ３の出力ＢＬＰＲＥ＿ＥＥ、ＢＬＰＲＥ＿ＯＥはハイレベルになり、残りのＡＮＤゲートの出力Ｇ２，Ｇ４〜Ｇ８はロウレベルになる。
【００５８】
ＡＮＤゲートＧ１の出力信号ＢＬＰＲＥ＿ＥＥがハイレベルになることによって、信号発生器１６４ｃのＮＭＯＳトランジスタＭ９はターンオンされ、それのＮＭＯＳトランジスタＭ１１はターンオフされる。この時に、ＡＮＤゲートＧ５の出力信号ＢＬＳＥＮ＿ＥＥがロウレベルであるので、ＮＭＯＳトランジスタＭ１０はターンオフされる。結果的に、信号発生器１６４ｃはプリチャージレベルＶｐｒｅを有するバイアス制御信号ＢＬＢＩＡＳ＿ＥＥを出力する。
同じように、ＡＮＤゲートＧ３の出力信号ＢＬＰＲＥ＿ＯＥがハイレベルになることによって、信号発生器１６４ａのＮＭＯＳトランジスタＭ９はターンオンされ、それのＮＭＯＳトランジスタＭ１１はターンオフされる。この時に、ＡＮＤゲートＧ７の出力信号ＢＬＳＥＮ＿ＯＥがロウレベルであるので、ＮＭＯＳトランジスタＭ１０はターンオフされる。結果的に、図１６に示したように、信号発生器１６４ａは、プリチャージレベルＶｐｒｅを有するバイアス信号ＢＬＢＩＡＳ＿ＯＥを出力する。
【００５９】
この時に、残りの信号発生器１６２ｂ、１６２ｄの各々は、ロウレベルの入力信号によってＮＭＯＳトランジスタＭ１１がターンオンされるので、接地電圧レベルを有するバイアス制御信号ＢＬＢＩＡＳ＿ＯＯ、ＢＬＢＩＡＳ＿ＥＯを出力する。バイアス制御信号ＢＬＢＩＡＳ＿ＥＥ、ＢＬＢＩＡＳ＿ＯＥを除いたページバッファ制御ロジック１６０'の残りの出力信号は、図１６に示したように、全部ロウレベルに維持される。
【００６０】
上述したように、バイアス制御信号ＢＬＢＩＡＳ＿ＯＥ、ＢＬＢＩＡＳ＿ＥＥ各々がプリチャージ電圧Ｖｐｒｅを有することによって、ページバッファＰＢ１〜ＰＢｘのＮＭＯＳトランジスタＭ４＿Ｏ、Ｍ４＿Ｅは全部ターンオンされる。プリチャージ制御信号ｎＳＯＳＨＬＤ＿Ｏ、ｎＳＯＳＨＬＤ＿Ｅが全部ロウレベルに維持される間に、全てのページバッファＰＢ１〜ＰＢｘの感知ノードＳＯ１〜ＳＯｘは対応するプリチャージトランジスタＭ６＿Ｏ、Ｍ６＿Ｅを通じて電源電圧まで充電される。これと同時に、偶数ビットラインＢＬ２、ＢＬ４、ＢＬ６などに連結されるＮＭＯＳトランジスタＭ４＿Ｏ、Ｍ４−Ｅがターンオンされているので、偶数ビットラインＢＬ２、ＢＬ４、ＢＬ６などは電源電圧Ｖｃｃより低いプリチャージ電圧Ｖｐｒｅまで充電される。
【００６１】
その次の時点ｔ２では、感知及びラッチスケジューラ１６２'はパルス信号ＳＬＯ＿ＢＬＰＲＥ＿ｄｉｓ、ＳＬＥ＿ＢＬＰＲＥ＿ｄｉｓを発生し、バイアス制御信号発生器１６４'のＳ−ＲプリッフフロップＦＦ１、ＦＦ２の出力はロウレベルになる。これは、ＡＮＤゲートＧ１、Ｇ３の出力信号ＢＬＰＲＥ＿ＥＥ、ＢＬＰＲＥ＿ＯＥがロウレベルになるようにする。
信号発生器１６４ａのＮＭＯＳトランジスタＭ９はロウレベルのＢＬＰＲＥ＿ＥＥ信号によってターンオフされる。一方、ＮＭＯＳトランジスタＭ１１はロウレベルのＢＬＰＲＥ＿ＥＥ及びＢＬＳＥＮ＿ＥＥ信号によってターンオンされる。これと同じに、信号発生器１６４ｃのＮＭＯＳトランジスタＭ９はロウレベルのＢＬＰＲＥ＿ＯＥ信号によってターンオフされる。一方、ＮＭＯＳトランジスタＭ１１はロウレベルのＢＬＰＲＥ＿ＯＥ及びＢＬＳＥＮ＿ＯＥ信号によってターンオンされる。したがって、バイアス制御信号ＢＬＢＩＡＳ＿ＯＥ、ＢＬＢＩＡＳ＿ＥＥはプリチャージ電圧Ｖｐｒｅのハイレベルから接地電圧ＧＮＤのロウレベルになる。
【００６２】
次の時点ｔ３では、感知及びラッチスケジューラ１６２'はアクティブハイパルス信号ＳＬＯ＿ＳＯＳＨＩＤＬＤ＿ｄｉｓを出力し、図１０に示したプリチャージ制御信号発生器１６６のＳ−ＲプリッフフロップＦＦ６の出力信号ｎＳＯＳＨＬＤ＿Ｏはアクティブハイパルス信号ＳＬＯ＿ＳＯＳＨＩＥＬＤ＿ｄｉｓによってロウレベルからハイレベルになる。これは、奇数ページバッファＰＢ１、ＰＢ３などのＰＭＯＳトランジスタＭ６＿Ｏすなわちプリチャージトランジスタがターンオフされるようにする。バイアス制御信号ＢＬＢＩＡＳ＿ＯＥ、ＢＬＢＩＡＳ＿ＥＥがロウレベルに維持される区間の間、偶数ビットラインＢＬ２、ＢＬ４などの電圧は対応するメモリセルの状態によって可変される。例えば、オンセルに連結されるビットラインのプリチャージ電圧は徐々に低くなる一方、オフセルに連結されるビットラインのプリチャージ電圧はそのままに維持される。
ｔ１からｔ２の区間は“ビットラインプリチャージ区間‘と呼ばれる。
ｔ２からｔ３までの区間は“ビットラインディベロップ区間”と呼ばれる。
【００６３】
次の時点ｔ４では、感知及びラッチスケジューラ１６２'はアクティブハイパルス信号ＳＬＯ＿ＢＬＳＥＮ＿ｅｎを発生し、バイアス制御信号発生部１６４'のＳ−ＲプリッフフロップＦＦ４の出力はハイレベルになる。これは、ＡＮＤゲートＧ７の出力信号ＢＬＳＥＮ＿ＯＥがハイレベルになるようにし、その結果、信号発生器１６４ａのＮＭＯＳトランジスタＭ１０がターンオンされる。これは、バイアス制御信号ＢＬＢＩＡＳ＿ＯＥがプリチャージ電圧Ｖｐｒｅより低い感知電圧Ｖｓｅｎを有するようにする。
バイアス制御信号ＢＬＢＩＡＳ＿ＯＥによって制御され、オンセルのビットライン（例えば、ＢＬ２）に連結されるＮＭＯＳトランジスタＭ４＿Ｏに対応する感知ノードＳＯ１の電圧は速く低くなる。
一方、バイアス制御信号ＢＬＢＩＡＳ＿ＯＥによって制御され、オフセルのビットライン（例えば、ＢＬ６）に連結されるＮＭＯＳトランジスタＭ４＿Ｏに対応する感知ノード（例えば、ＳＯ３）の電圧はそのままに維持される。
なぜなら、ＮＭＯＳトランジスタＭ４＿Ｏのゲート電圧は感知電圧Ｖｓｅｎであり、それのソースはプリチャージ電圧Ｖｐｒｅであり、それのドレインは電源電圧Ｖｃｃであるので、ＮＭＯＳトランジスタＭ４＿Ｏはシャット−オフされる。
【００６４】
次の時点ｔ５では、ラッチ制御信号発生器１６８'は、感知及びラッチスケジューラ１６２'で生成されるパルス信号ＳＬＯ＿ＬＡＴＣＨ＿ｅｎに応答して、ロウレベルからハイレベルに遷移するラッチ制御信号ΦＬＡＴＣＨ＿Ｏを発生する。ハイレベルのラッチ制御信号ΦＬＡＴＣＨ＿Ｏによって奇数ページバッファＰＢ１、ＰＢ３、ＰＢ５などのＮＭＯＳトランジスタＭ８＿Ｏがターンオンされる。
例えば、オンセルに対応する感知ノード（例えば、ＳＯ１）の電圧がＮＭＯＳトランジスタＭ７＿Ｏのしきい電圧以下に低くなるので、ＮＭＯＳトランジスタＭ７＿Ｏはターンオフされる。結果的に、インバーターＩＮＶ１＿Ｏ、ＩＮＶＩ２＿Ｏで構成されるラッチの初期値Ｑ＝１“０”はそのままに維持される。
オフセルに対応する感知ノード（例えば、ＳＯ３）の電圧がＮＭＯＳトランジスタＭ７＿Ｏのしきい電圧より高い電源電圧Ｖｃｃに維持されるので、ＮＭＯＳトランジスタＭ７＿Ｏはターンオンされる。結果的に、インバーターＩＮＶ１＿Ｏ、ＩＮＶ２＿Ｏで構成されるラッチの初期値Ｑ３が“０”から“１”に反転される。
【００６５】
次の時点ｔ６では、感知及びラッチスケジューラ１６２はパルス信号ＳＬＯ＿ＬＡＴＣＨ＿ｄｉｓを発生し、これは、ラッチ制御信号発生器１６８のＳ−ＲプリッフフロップＦＦ８の出力信号ΦＬＡＴＣＨ＿Ｏがロウレベルになるようにする。奇数ページバッファＰＢ１、ＰＢ３などのＮＭＯＳトランジスタＭ８＿Ｏは同時にターンオフされる。
次の時点ｔ７では、感知及びラッチスケジューラ１６２'はアクティブハイパルス信号ＳＬＯ＿ＢＬＳＥＮ＿ｄｉｓを発生し、これは、バイアス制御信号発生器１６４'のＳ−ＲプリッフフロップＦＦ４の出力及びＡＮＤゲートＧ７の出力ＢＬＳＥＮ＿ＯＥがハイレベルからロウレベルに遷移されるようにする。結果的に、信号発生器１６４ａはハイ−ロウ遷移を有するＢＬＳＥＮ＿ＯＥ信号によって接地電圧ＧＮＤを有するバイアス制御信号ＢＬＢＩＡＳ＿ＯＥを出力する。奇数ページバッファに対応してバイアス制御信号ＢＬＢＩＡＳ＿ＯＥによって制御されるＮＭＯＳトランジスタＭ４＿Ｏはターンオフされる。
【００６６】
次の時点ｔ８では、第１実施例と異なり、プリチャージ制御信号ｎＳＯＳＨＬＤ＿Ｏはハイ−ロウの遷移なく、続けてハイレベルに維持される。一方、ｔ８時点で、感知及びラッチスケジューラ１６２'はアクティブハイパルス信号ＳＬＯ＿ＳＬＳＥＬ＿ｅｎを発生する。これは、ラッチ選択信号発生器１７０のＳ−ＲプリッフフロップＦＦ９の出力信号すなわちラッチ選択信号ＳＬＤＣＨ＿Ｏがロウレベルからハイレベルに遷移するようにする。
結果的に、奇数ページバッファＰＢ１、ＰＢ３、ＰＢ５などのＮＭＯＳトランジスタＭ５＿Ｏがターンオンされ、奇数ページバッファＰＢ１、ＰＢ３、ＰＢ５などのラッチが対応する感知ノードＳＯ１、ＳＯ３、ＳＯ５などに電気的に連結される。この時に、感知ノードＳｏ１、ＳＯ３、ＳＯ５などは第１感知区間でラッチされる値（すなわち、奇数ページバッファのラッチにラッチされる値）によって電源電圧Ｖｃｃ、又は接地電圧ＧＮＤに固定される。例えば、オンセルに対応する感知ノードＳＯ１は接地電圧ＧＮＤに固定される一方、オフセルに対応する感知ノードＳＯ３は電源電圧Ｖｃｃに固定される。
ここで、ｔ３時点からｔ８時点までの区間は“第１感知区間”と呼ばれる。
【００６７】
図１６に示したように、奇数ページバッファＰＢ１、ＰＢ３、ＰＢ５などが動作される第１感知区間の間、プリチャージ制御信号ｎＳＯＳＨＬＤ＿Ｅはロウレベルに維持される。ロウレベルのプリチャージ制御信号ｎＳＯＳＨＬＤ＿Ｅによって偶数ページバッファ内のプリチャージトランジスタＭ６＿Ｅが十分にターンオンされる。これは、偶数ページバッファＰＢ２、ＰＢ４、ＰＢ６などの感知ノードＳＯ２、ＳＯ４、ＳＯ６などが第１感知区間の間、特定電圧（例えば、電源電圧）に維持されることを意味する。すなわち、従来技術と異なり、隣接したページバッファが感知動作を遂行する時に、フローティング状態の感知ノード（オフセルに連結されるビットラインに対応する）はオンセルに対応する感知ノードの電圧変化に影響を受けない。これは、隣接した感知ノードが特定電圧（例えば、電源電圧）に固定されているからである。
【００６８】
次の時点ｔ９では、感知及びラッチスケジューラ１６２'はアクティブハイパルス信号ＳＬＥ＿ＳＯＳＨＩＥＬＤ＿ｄｉｓを出力し、プリチャージ制御信号発生器１６６'を構成するＳ−ＲプリッフフロップＦＦ５の出力信号ｎＳＯＳＨＬＤ＿Ｅはアクティブハイパルス信号ＳＬＥ＿ＳＯＳＨＩＥＬＤ＿ｄｉｓによってロウレベルからハイレベルになる。これは、偶数ページバッファＰＢ２、ＰＢ４、ＰＢ６などのＰＭＯＳトランジスタＭ６＿Ｅすなわちプリチャージトランジスタがターンオフされるようにする。
【００６９】
次の時点ｔ１０では、感知及びラッチスケジューラ１６２'はアクティブハイパルス信号ＳＬＥ＿ＢＬＳＥＮ＿ｅｎを発生し、バイアス制御信号発生部１６４'のＳ−ＲプリッフフロップＦＦ３の出力はハイレベルになる。これは、ＡＮＤゲートＧ５の出力信号ＢＬＳＥＮ＿ＥＥがハイレベルになるようにし、その結果、信号発生器１６４ｃのＮＭＯＳトランジスタＭ１０がターンオンされる。バイアス制御信号ＢＬＢＩＡＳ＿ＥＥはプリチャージ電圧Ｖｐｒｅより低い感知電圧Ｖｓｅｎを有する。
バイアス制御信号ＢＬＢＩＡＳ＿Ｅｅによって制御され、オンセルのビットライン（例えば、ＢＬ４）に連結されるＮＭＯＳトランジスタＭ４＿Ｅに対応する感知ノードＳＯ２の電圧は速く低くなる。
一方、バイアス制御信号ＢＬＢＩＡＳ＿ＥＥによって制御され、オフセルのビットライン（例えば、ＢＬ８）に連結されるＮＭＯＳトランジスタＭ４＿Ｅに対応する感知ノード（例えば、ＳＯ４）の電圧はそのままに維持される。
【００７０】
次の時点ｔ１１で、ラッチ制御信号発生器１６８'は、感知及びラッチスケジューラ１６２'で生成されるアクティブハイパルス信号ＳＬＥ＿ＬＡＴＣＨ＿ｅｎに応答してロウレベルからハイレベルに遷移するラッチ制御信号ΦＬＡＴＣＨ＿Ｅを発生する。ハイレベルのラッチ制御信号ΦＬＡＴＣＨ＿Ｅによって偶数ページバッファＰＢ２、ＰＢ４、ＰＢ６などのＮＭＯＳトランジスタＭ８＿Ｅがターンオンされる。
例えば、オンセルに対応する感知ノード（例えば、ＳＯ２）の電圧がＮＭＯＳトランジスタＭ７＿Ｅのしきい電圧以下に低くなるので、ＮＭＯＳトランジスタＭ７＿Ｅはターンオフされる。結果的に、インバーターＩＮＶ１＿Ｅ、ＩＮＶ２＿Ｅで構成されるラッチの初期値Ｑ＝２“０”はそのままに維持される。
オフセルに対応する感知ノード（例えば、ＳＯ４）の電圧がＮＭＯＳトランジスタＭ７＿Ｅのしきい電圧より高い電源電圧Ｖｃｃに維持されるので、ＮＭＯＳトランジスタＭ７＿Ｅはターンオンされる。結果的に、インバーターＩＮＶ１＿Ｅ、ＩＮＶ２＿Ｅで構成されるラッチの初期値Ｑ４が“０”から“１”に反転される。
【００７１】
次の時点ｔ１２では、感知及びラッチスケジューラ１６２'はパルス信号ＳＬＥ＿ＬＡＴＣＨ＿ｄｉｓを発生し、これは、ラッチ制御信号発生器１６８'のＳ−ＲプリッフフロップＦＦ７の出力信号ΦＬＡＴＣＨ＿Ｅがロウレベルになるようにする。偶数ページバッファＰＢ２、ＰＢ４、などのＮＭＯＳトランジスタＭ８＿Ｅは同時にターンオフされる。
次の時点ｔ１３では、感知及びラッチスケジューラ１６２'はアクティブハイパルス信号ＳＬＥ＿ＢＬＳＥＮ＿ｄｉｓを発生し、これは、バイアス制御信号発生器１６４'のＳ−ＲプリップフロップＦＦ３の出力及びＡＮＤゲートＧ５の出力ＢＬＳＥＮ＿ＥＥがハイレベルからロウレベルに遷移されるようにする。結果的に、信号発生器１６４ｃはハイ−ロウ遷移を有するＢＬＳＥＮ＿ＥＥ信号によって接地電圧を有するバイアス制御信号ＢＬＢＩＡＳ＿ＥＥを出力する。偶数ページバッファに対応してバイアス制御信号ＢＬＢＩＡＳ＿ＥＥによって制御されるＮＭＯＳトランジスタＭ４＿Ｅはターンオフされる。
【００７２】
次の時点ｔ１４では、感知及びラッチスケジューラ１６２'はアクティブハイパルス信号ＳＬＥ＿ＳＯＳＨＩＥＬＤ＿ｅｎ、ＳＬＯ＿ＳＯＳＨＩＥＬＤ＿ｅｎ、ＳＬＯ＿ＳＬＳＥＬ＿ｄｉｓを発生する。ラッチ選択信号発生器１７０の出力信号ＳＬＤＣＨ＿Ｏはアクティブハイパルス信号ＳＬＯ＿ＳＬＳＥＬ＿ｄｉｓによってハイレベルからロウレベルに遷移し、感知ノードＳＯＩ、ＳＯ３などが対応するラッチと電気的に分離されるようにＮＭＯＳトランジスタＭ５＿Ｏがターンオフされる。
これと同時に、プリチャージ制御信号発生器１６６'のＳ−ＲプリッフフロップＦＦ５の出力信号ｎＳＯＳＨＬＤ＿Ｅはパルス信号ＳＬＥ＿ＳＯＳＨＩＥＬＤ＿ｅｎによってロウレベルになる。
同じように、プリチャージ制御信号発生器１６６'のＳ−ＲプリッフフロップＦＦ６の出力信号ｎＳＯＳＨＬＤ＿Ｏはパルス信号ＳＬＯ＿ＳＯＳＨＩＥＬＤ＿ｅｎによってロウレベルになる。
これは、全てのページバッファＰＢ１〜ＰＢｘのプリチャージトランジスタＭ６＿Ｅ、Ｍ６＿Ｏがターンオンされるようにし、全ての感知ノードＳＯ１〜ＳＯｘは電源電圧に充電される。
ここで、ｔ９からｔ１４までの区間は“第２感知区間”と呼ばれる。
【００７３】
図１６に示したように、偶数ページバッファＰＢ２、ＰＢ４、ＰＢ６などが動作される第２感知区間の間、ラッチ選択信号ＳＬＤＣＨ＿Ｏはハイレベルに維持される。ハイレベルのラッチ選択信号ＳＬＤＣＨ＿Ｏによって奇数ページバッファ内のＮＭＯＳトランジスタＭ５＿Ｏがターンオンされる。これは、奇数ページバッファＰＢ１、ＰＢ３、などの感知ノードＳＯ１、ＳＯ３などが第２感知区間の間、特定電圧（例えば、電源電圧又は接地電圧）に維持されることを意味する。すなわち、従来技術と異なり、隣接したページバッファの感知動作を遂行する時に、フローティング状態の感知ノード（オフセルに連結されるビットラインに対応する）はオンセルに対応する感知ノードの電圧変化の影響を受けない。これは、隣接した感知ノードが特定電圧（例えば、電源電圧又は接地電圧）に固定されているからである。
例えば、オフセルに対応する感知ノードＳＯ４がフローティング状態になる場合に、隣接した感知ノードＳＯ３、ＳＯ５が特定電圧（例えば、電源電圧又は接地電圧）に固定されているので、フローティング状態の感知ノードＳＯ４はオンセルに対応する感知ノードＳＯ２の電圧変化の影響を受けない。すなわち、読み出しエラーの誘発を防止できる。
【００７４】
最後に、次の時点ｔ１５では、感知及びラッチスケジューラ１６２'がアクティブハイレベル信号ＲＥＡＤ＿ＲＥＣを発生することによって、この分野でよく知られたリカバリ（又は放電）動作が遂行される。リカバリ動作が遂行されることによって、ビットライン電圧及びワードラインの電圧が初期化される。
【００７５】
以上で、本発明による回路の構成及び動作を上述した説明及び図面によって示したが、これは例を挙げて説明したに過ぎない。本発明の技術的思想及び範囲を外れない範囲内での多様な変化及び変更が可能である。
【００７６】
【発明の効果】
上述したように、奇数ページバッファが動作する第１感知区間の間、偶数ページバッファの感知ノードを特定電圧に固定させ、偶数ページバッファが動作する第２感知区間の間、奇数ページバッファの感知ノードを特定電圧に固定させることによって、オフセルに対応する感知ノードの電圧が、オンセルに対応する感知ノードの電圧変化によって、変わることを防止できる。
【図面の簡単な説明】
【図１】従来技術によるページバッファ回路を備える不揮発性半導体メモリ装置を示す回路図。
【図２】図１に示したページバッファの制御信号の動作タイミングを示す図面。
【図３】図１に示した感知ノード及びビットラインの電圧変化を示す図面。
【図４】図１に示した感知ノード及びビットラインの電圧変化を示す図面。
【図５】本発明の望ましい実施例によるフラッシュメモリ装置を示すブロック図。
【図６】図５に示したページバッファ回路の望ましい実施例。
【図７】図５に示したページバッファ制御ロジックを示すブロック図。
【図８】図７に示した感知及びラッチスケジューラを示すブロック図。
【図９】図７に示したバイアス制御信号発生部の望ましい実施例。
【図１０】図７に示したプリチャージ制御信号発生部の望ましい実施例。
【図１１】図７に示したラッチ制御信号発生部の望ましい実施例。
【図１２】本発明による不揮発性半導体メモリ装置の読み出し動作を説明するための動作タイミング図。
【図１３】本発明の第２実施例によるページバッファ制御ロジックを示すブロック図。
【図１４】図１３に示した感知及びラッチスケジューラを示すブロック図。
【図１５】図１３に示したラッチ選択信号発生部の望ましい実施例
【図１６】本発明の第２実施例による不揮発性半導体メモリ装置の読み出し動作を説明するための動作タイミング図。
【符号の説明】
１００  メモリセルアレイ
１２０  行デコーダ回路
１４０  ページバッファ回路
１６０  ページバッファ制御ロジック
１６２  感知及びラッチスケジュラ
１６２'  感知及びラッチスケジュラ
１６４  バイアス制御信号発生器
１６４'  バイアス制御信号発生器
１６６  プリチャージ制御信号発生器
１６６'  プリチャージ制御信号発生器
１６８  ラッチ制御信号発生器
１６８'  ラッチ制御信号発生器
１７０  ラッチ選択信号発生器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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