(57)【特許請求の範囲】
【請求項１】
ドナーを含む膜と、アクセプターを含む膜とが互いに接触して形成された構造からなり、
前記ドナーを含む膜は、ドナーが高分子中に分散されて構成され、
前記アクセプターを含む膜は、アクセプターが高分子中に分散されて構成されている、強誘電体膜。
【請求項２】
ドナーを含む膜と、アクセプターを含む膜とが積層され、
前記ドナーを含む膜は、ドナーが高分子中に分散されて構成され、
前記アクセプターを含む膜は、アクセプターが高分子中に分散されて構成されている、強誘電体膜。
【請求項３】
請求項１または２において、
前記ドナーから前記アクセプターに電子が移動するとともに、正の電荷が、前記ドナーを含む膜から前記アクセプターを含む膜へ移動する、強誘電体膜。
【請求項４】
請求項１〜３のいずれかにおいて、
前記ドナーは、フルバレン骨格を有するドナー、メタロセン骨格を有するドナーおよびドナー性金属錯体の群から選択される少なくとも１種である、強誘電体膜。
【請求項５】
請求項１〜４のいずれかにおいて、
前記アクセプターは、キノン骨格を有するアクセプター、フラーレン系化合物およびアクセプター性金属錯体の群から選択される少なくとも１種である、強誘電体膜。
【請求項６】
請求項１〜５のいずれかにおいて、
前記高分子は、ポリメチルメタクリレート、ポリカーボネート、ポリアルボネート、ポリジアリルフタレート、ポリチオフェン、ポリカルバゾールおよびこれらの誘導体のうち少なくとも１種である、強誘電体膜。
【請求項７】
請求項２〜６のいずれかにおいて、
前記強誘電体膜は、前記ドナーを含む膜を複数有し、かつ、前記アクセプターを含む膜を複数有し、
前記アクセプターを含む膜と、前記ドナーを含む膜とは、交互に積層されている、強誘電体膜。
【請求項８】
ドナーを含む膜を形成する工程、および
アクセプターを含む膜を形成する工程を含み、
前記ドナーを含む膜は、ドナーが高分子中に分散されて構成され、
前記アクセプターを含む膜は、アクセプターが高分子中に分散されて構成され、
前記ドナーから前記アクセプターに電子が移動するとともに、正の電荷が、前記ドナーを含む膜から前記アクセプターを含む膜へ移動するように、前記ドナーを含む膜と、前記アクセプターを含む膜とが互いに接触して形成された構造からなる強誘電体膜の製造方法。
【請求項９】
ドナーを含む膜を形成する工程、および
アクセプターを含む膜を形成する工程を含み、
前記ドナーを含む膜は、ドナーが高分子中に分散されて構成され、
前記アクセプターを含む膜は、アクセプターが高分子中に分散されて構成される、
前記ドナーを含む膜と、前記アクセプターを含む膜とが積層されて形成される強誘電体膜の製造方法。
【請求項１０】
請求項８または９のいずれかにおいて、
前記ドナーを含む膜および前記アクセプターを含む膜の少なくとも一方は、スピンコート法により形成される、強誘電体膜の製造方法。
【請求項１１】
請求項８または９のいずれかにおいて、
前記ドナーを含む膜および前記アクセプターを含む膜の少なくとも一方は、インクジェット法により形成される、強誘電体膜の製造方法。
【請求項１２】
請求項８〜１０のいずれかにおいて、
前記ドナーは、フルバレン骨格を有するドナー、メタロセン骨格を有するドナーおよびドナー性金属錯体の群から選択される少なくとも１種である、強誘電体膜の製造方法。
【請求項１３】
請求項８〜１２のいずれかにおいて、
前記アクセプターは、キノン骨格を有するアクセプター、フラーレン系化合物およびアクセプター性金属錯体の群から選択される少なくとも１種である、強誘電体膜の製造方法。
【請求項１４】
請求項９〜１３のいずれかにおいて、
前記強誘電体膜は、前記ドナーを含む膜を複数有し、かつ、前記アクセプターを含む膜を複数有し、
前記ドナーを含む膜と、前記アクセプターを含む膜とは、交互に積層される、強誘電体膜の製造方法。
【請求項１５】
請求項８〜１４のいずれかにおいて、
前記高分子は、ポリメチルメタクリレート、ポリカーボネート、ポリアルボネート、ポリジアリルフタレート、ポリチオフェン、ポリカルバゾールおよびこれらの誘導体のうち少なくとも１種である、強誘電体膜の製造方法。
【請求項１６】
請求項１〜７のいずれかに記載の強誘電体膜と、第１電極と、第２電極とを含み、
前記強誘電体膜は、少なくとも、前記第１電極と前記第２電極との間において、設けられている、強誘電体キャパシタ。
【請求項１７】
請求項１６において、
前記強誘電体キャパシタは、前記第１電極、前記強誘電体膜および前記第２電極が、順次積層されて構成されている、強誘電体キャパシタ。
【請求項１８】
請求項１７において、
前記ドナーを含む膜と、前記アクセプターを含む膜とが積層された、強誘電体キャパシタ。
【請求項１９】
請求項１８において、
前記強誘電体膜は、前記ドナーを含む膜を複数有し、かつ、前記アクセプターを含む膜を複数有し、
前記アクセプターを含む膜と、前記ドナーを含む膜とは、交互に積層されている、強誘電体キャパシタ。
【請求項２０】
請求項１６において、
前記強誘電体キャパシタは、前記第１電極、前記強誘電体膜および前記第２電極が、基体の表面方向に沿って順次並んで構成されている、強誘電体キャパシタ。
【請求項２１】
請求項２０において、
前記強誘電体キャパシタは、前記ドナーを含む膜および前記アクセプターを含む膜が、基体の表面方向に沿って順次並んで構成されている、強誘電体キャパシタ。
【請求項２２】
請求項８〜１５のいずれかに記載の強誘電体膜の製造方法を含む、強誘電体キャパシタの製造方法。
【請求項２３】
請求項１６〜２１のいずれかに記載の強誘電体キャパシタを含む、強誘電体メモリ装置。
【請求項２４】
トランジスタ形成領域を構成する基体を含み、該基体上に所定パターンで配置された請求項１６〜２１のいずれかに記載の強誘電体キャパシタを有する、蓄積容量型の強誘電体メモリ装置。
【請求項２５】
半導体基板上に形成されたゲート絶縁層に、請求項１６〜１９のいずれかに記載の強誘電体キャパシタが接続された、ＭＩＳトランジスタ型の強誘電体メモリ装置。
【請求項２６】
請求項１６〜１９のいずれかに記載の強誘電体キャパシタからなるメモリセルがマトリクス状に配列され、
前記強誘電体キャパシタは、第１信号電極と、該第１信号電極と交差する方向に配列された第２信号電極と、少なくとも前記第１信号電極と前記第２信号電極との交差領域に配置された強誘電体膜と、を含む、強誘電体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体膜、強誘電体膜の製造方法、強誘電体キャパシタ、強誘電体キャパシタの製造方法および強誘電体メモリ装置に関する。
【０００２】
【背景技術】
現在、ＩＣメモリとして強誘電体メモリ装置が提案されている。強誘電体メモリ装置は、強誘電体膜を有し、この強誘電体膜を１対の電極で挟んで構成されており、自発分極によりデータを保持するものである。この強誘電体膜は、一般に、ＰＺＴに代表されるペロブスカイト結晶構造を有する無機系の酸化物強誘電体物質からなる。
【０００３】
しかし、酸化物強誘電体の形成には、通常、高温における酸素雰囲気下での熱処理が必要となる。このため、以下のような問題が発生する。１）電極材料として、プラチナやイリジウムなどの貴金属を用いなければならないため、材料コストが増大する。２）アルミニウムやタングステンなどを配線材料とするＬＳＩプロセスとの適合性が悪い。
【０００４】
また、酸化物強誘電体物質は、微細加工する際のドライエッチングで一般的に用いられるエッチングガスとの反応性が乏しい。このため、酸化物強誘電体は、微細な加工が困難である。
【０００５】
そこで、現在、強誘電体物質として、ポリフッ化ビニリデン系の有機強誘電体材料が提案されている。しかし、ポリフッ化ビニリデン系の有機強誘電体材料は、駆動電圧が高く、応答速度が遅いという問題を有する。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、酸化物強誘電体材料やポリフッ化ビニリデン系の有機強誘電体材料でないものからなる、新規の強誘電体膜およびその製造方法を提供することにある。
【０００７】
本発明の他の目的は、上記本発明に係る強誘電体膜を有する強誘電体キャパシタおよびその製造方法を提供することにある。
【０００８】
本発明の他の目的は、上記本発明に係る強誘電体キャパシタを有する強誘電体メモリ装置を提供することにある。
【０００９】
【課題を解決するための手段】
（強誘電体膜）
本発明の強誘電体膜は、ドナーを含む膜と、アクセプターを含む膜とを有する。
【００１０】
ここで、「ドナー」とは、アクセプターに電子を与えやすい物質をいう。つまり、「アクセプター」とは、ドナーから電子を受け取りやすい物質をいう。
【００１１】
本発明の強誘電体膜が強誘電性を示す理由は、後に詳述する。
【００１２】
本発明の強誘電体膜は、少なくとも次のいずれかの態様をとることができる。
【００１３】
（１）ドナーを含む膜と、アクセプターを含む膜とは、互いに接触して形成されている態様である。
【００１４】
（２）前記ドナーから前記アクセプターに電子が移動するとともに、正の電荷が、前記ドナーを含む膜から前記アクセプターを含む膜へ移動する態様である。
【００１５】
（３）前記ドナーは、フルバレン骨格を有するドナー、メタロセン骨格を有するドナーおよびドナー性金属錯体の群から選択される少なくとも１種である態様である。
【００１６】
（４）前記アクセプターは、キノン骨格を有するアクセプター、フラーレン系化合物およびアクセプター性金属錯体の群から選択される少なくとも１種である態様である。
【００１７】
（５）前記ドナーを含む膜は、ドナーが高分子中に分散されて構成されている態様である。
【００１８】
（６）前記アクセプターを含む膜は、アクセプターが高分子中に分散されて構成されている態様である。
【００１９】
（７）前記高分子は、ポリメチルメタクリレート、ポリカーボネート、ポリアルボネート、ポリジアリルフタレート、ポリチオフェン、ポリカルバゾールおよびこれらの誘導体のうち少なくとも１種である態様である。
【００２０】
（８）前記ドナーを含む膜と、前記アクセプターを含む膜とが積層された態様である。
【００２１】
（９）前記強誘電体膜は、ドナーを含む膜を複数有し、かつ、アクセプターを含む膜を複数有し、
前記アクセプターを含む膜と、前記ドナーを含む膜とは、交互に積層されている態様である。
【００２２】
（強誘電体膜の製造方法）
本発明の強誘電体膜の製造方法は、ドナーを含む膜を形成する工程、および
アクセプターを含む膜を形成する工程を含む。
【００２３】
本発明の製造方法は、少なくとも次のいずれかの態様をとることができる。
【００２４】
（１）前記ドナーを含む膜と、前記アクセプターを含む膜とは、互いに接触して形成される態様である。
【００２５】
（２）前記ドナーから前記アクセプターに電子が移動するとともに、正の電荷が、前記ドナーを含む膜から前記アクセプターを含む膜へ移動する態様である。
【００２６】
（３）前記ドナーを含む膜および前記アクセプターを含む膜の少なくとも一方は、蒸着法により形成される態様である。
【００２７】
（４）前記ドナーを含む膜および前記アクセプターを含む膜の少なくとも一方は、スピンコート法により形成される態様である。
【００２８】
（５）前記ドナーを含む膜および前記アクセプターを含む膜の少なくとも一方は、インクジェット法により形成される態様である。
【００２９】
（６）前記ドナーは、本発明の強誘電体膜において示したものと同様の態様である。
【００３０】
（７）前記アクセプターは、本発明の示したものと同様の態様である。
【００３１】
（８）前記ドナーを含む膜は、ドナーが高分子中に分散されて構成されている態様である。
【００３２】
（９）前記ドナーを含む膜と、前記アクセプターを含む膜とは積層されて形成される態様である。
【００３３】
（１０）前記強誘電体膜は、ドナーを含む膜を複数有し、かつ、アクセプターを含む膜を複数有し、
前記ドナーを含む膜と、前記アクセプターを含む膜とは、交互に積層される態様である。
【００３４】
（１１）前記アクセプターを含む膜は、アクセプターが高分子中に分散されて構成されている態様である。
【００３５】
（１２）前記高分子は、本発明の示したものと同様の態様である。
【００３６】
（強誘電体キャパシタ）
本発明の強誘電体キャパシタは、請求項１〜８のいずれかに記載の強誘電体膜と、第１電極と、第２電極とを含み、
前記強誘電体膜は、少なくとも、前記第１電極と前記第２電極との間において、設けられている。
【００３７】
本発明の強誘電体キャパシタは、次のいずれかの態様をとることができる。
【００３８】
（１）前記強誘電体キャパシタは、前記第１電極、前記強誘電体膜および前記第２電極が、順次積層されて構成されている態様である。前記ドナーを含む膜と、前記アクセプターを含む膜とが積層された態様である。また、前記強誘電体膜は、ドナーを含む膜を複数有し、かつ、アクセプターを含む膜を複数有し、前記アクセプターを含む膜と、前記ドナーを含む膜とは、交互に積層されている態様であってもよい。
【００３９】
（２）前記強誘電体キャパシタは、前記第１電極、前記強誘電体膜および前記第２電極が、基体の表面方向に沿って順次並んで構成されている態様である。また、前記強誘電体キャパシタは、ドナーを含む膜およびアクセプターを含む膜が、基体の表面方向に沿って順次並んで構成されている態様であってもよい。
【００４０】
（強誘電体キャパシタの製造方法）
本発明の第１の強誘電体キャパシタの製造方法は、請求項１１〜２３のいずれかに記載の強誘電体膜の製造方法を含む。
【００４１】
（強誘電体メモリ装置）
本発明の第１の強誘電体メモリ装置は、請求項２４〜２９のいずれかに記載の強誘電体キャパシタを含む。
【００４２】
本発明の第２の強誘電体メモリ装置は、トランジスタ形成領域を構成する基体を含み、該基体上に所定パターンで配置された請求項２４〜２９のいずれかに記載の強誘電体キャパシタを有する。
【００４３】
本発明の第３の強誘電体メモリ装置は、半導体基板上に形成されたゲート絶縁層に、請求項２４〜２７のいずれかに記載の強誘電体キャパシタが接続されている。
【００４４】
本発明の第４の強誘電体メモリ装置は、請求項２４〜２７のいずれかに記載の強誘電体キャパシタからなるメモリセルがマトリクス状に配列され、
前記強誘電体キャパシタは、第１信号電極と、該第１信号電極と交差する方向に配列された第２信号電極と、少なくとも前記第１信号電極と前記第２信号電極との交差領域に配置された強誘電体膜と、を含む。
【００４５】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００４６】
［第１の実施の形態］
以下、本発明に係る強誘電体膜を有する強誘電体キャパシタを説明する。図１は、第１の実施の形態に係る強誘電体キャパシタを模式的に示す断面図である。
【００４７】
強誘電体キャパシタＣ１００は、基体１００の上に形成されている。強誘電体キャパシタＣ１００は、下部電極（第１電極）２０、強誘電体膜３０および上部電極（第２電極）２２が順次積層されて、構成されている。強誘電体膜３０は、ドナーを含む膜３２と、アクセプターを含む膜３４とが順次積層されて構成されている。図１に示された例では、ドナーを含む膜３２の上に、アクセプターを含む膜３４が形成されているが、これに限定されず、アクセプターを含む膜の上に、ドナーを含む膜を形成してもよい。
【００４８】
ドナーを含む膜３２は、ドナーを高分子中に分散させた材料からなってもよいし、または、ドナーのみから構成されることもできる。ドナーとしては、たとえば、フルバレン骨格を有するドナー、メタロセン骨格を有するドナー、ドナー性金属錯体を挙げることができる。
【００４９】
フルバレン骨格を有するドナーとしては、たとえば、下記一般式（１）で表される化合物を挙げることができる。
【００５０】
【化１】
0004104106.tif 000002
【００５１】
式中、Ｒ1、Ｒ2、Ｒ3およびＲ4は、Ｈ、アルキル基、−ＳＨまたは−ＳＲｍを表し、Ｘは、ＳまたはＳｅを表す。ここで、Ｒｍは、アルキル基を表す。
【００５２】
フルバレン骨格を有するドナーの具体例としては、１）Ｒ1、Ｒ2、Ｒ3およびＲ4がＨであり、ＸがＳである、テトラチアフルバレン（ＴＴＦ）、２）Ｒ1、Ｒ2、Ｒ3およびＲ4がＣＨ3であり、ＸがＳｅである、テトラメチルテトラセレナフルバレン（ＴＭＴＳＦ）、３）下記式（２）で表される化合物のビスエチレンジチオテトラフルバレン（ＢＥＤＴ−ＴＴＦ）を挙げることができる。
【００５３】
【化２】
0004104106.tif 000003
【００５４】
メタロセン骨格を有するドナーとしては、たとえば、下記一般式（３）で表される化合物を挙げることができる。
【００５５】
【化３】
0004104106.tif 000004
【００５６】
式（３）中、Ｒは、たとえばＨまたはＣＨ3を表し、ＭはたとえばＦｅ、Ｃｏ、Ｎｉ、Ｍｎ、Ｃｒ、ＲｕまたはＳｍを表す。なお、各Ｒは、相互に同じであっても、異なっていてもよい。
【００５７】
ドナー性金属錯体としては、たとえば、下記一般式（４）で表される化合物を挙げることができる。
【００５８】
【化４】
0004104106.tif 000005
【００５９】
式中、Ｍは、たとえばＦｅ、Ｃｏ、Ｎｉ、Ｍｎ、Ｃｒ、ＲｕまたはＳｍを表す。
【００６０】
一般式（４）において、錯体の配位子は、Ｒ1、Ｒ2およびＲ4の配位位置を占める３座配位子と、Ｒ3、Ｒ5およびＲ6の配位位置を占める３座配位子とであることができる。Ｒ1、Ｒ2およびＲ4の配位位置を占める３座配位子およびＲ3、Ｒ5およびＲ6の配位位置を占める３座配位子は、たとえば下記式（５）で表される化合物を挙げることができる。
【００６１】
【化５】
0004104106.tif 000006
【００６２】
または、一般式（４）において、錯体の配位子は、Ｒ1、Ｒ4およびＲ5の配位位置を占める３座配位子と、Ｒ2、Ｒ3およびＲ6の配位位置を占める３座配位子とであることができる。Ｒ1、Ｒ4およびＲ5の配位位置を占める３座配位子およびＲ2、Ｒ3およびＲ6の配位位置を占める３座配位子は、たとえば下記式（６）で表される化合物を挙げることができる。
【００６３】
【化６】
0004104106.tif 000007
【００６４】
アクセプターを含む膜は、アクセプターを高分子中に分散させた材料からなってもよいし、または、アクセプターのみから構成されることもできる。アクセプターとしては、たとえば、キノン骨格を有するアクセプター、フラーレン系化合物、アクセプター性金属錯体を挙げることができる。
【００６５】
キノン骨格を有するアクセプターとしては、たとえば、下記一般式（７）により表される化合物を挙げることができる。
【００６６】
【化７】
0004104106.tif 000008
【００６７】
一般式（７）において、ＲはたとえばＨ、Ｆ、ＣｌまたはＢｒを表し、ＸはたとえばＯ、Ｎ（ＣＮ）またはＣ（ＣＮ）2を表す。
【００６８】
キノン骨格を有するアクセプターとしては、より具体的には、１）ＲがＨであり、ＸがＣ（ＣＮ）2である、テトラシアノキノンジメタン（ＴＣＮＱ）、２）ＲがＣｌであり、ＸがＯである、クロラニルを挙げることができる。
【００６９】
フラーレン系化合物としては、たとえば、Ｃ60、Ｃ70、Ｃ82、Ｃ90、カーボンナノチューブを挙げることができる。
【００７０】
アクセプター性金属錯体としては、たとえば、下記一般式（８）により表される化合物を挙げることができる。
【００７１】
【化８】
0004104106.tif 000009
【００７２】
式中、Ｍは、たとえばＦｅ、Ｃｏ、Ｎｉ、Ｍｎ、Ｃｒ、ＲｕまたはＳｍを表す。
【００７３】
一般式（８）において、錯体の配位子は、Ｒ1、Ｒ2およびＲ4の配位位置を占める３座配位子と、Ｒ3、Ｒ5およびＲ6の配位位置を占める３座配位子とであることができる。Ｒ1、Ｒ2およびＲ4の配位位置を占める３座配位子およびＲ3、Ｒ5およびＲ6の配位位置を占める３座配位子は、たとえば下記式（９）で表される化合物を挙げることができる。
【００７４】
【化９】
0004104106.tif 000010
【００７５】
または、一般式（８）において、錯体の配位子は、Ｒ1、Ｒ4およびＲ5の配位位置を占める３座配位子と、Ｒ2、Ｒ3およびＲ6の配位位置を占める３座配位子とであることができる。Ｒ1、Ｒ4およびＲ5の配位位置を占める３座配位子およびＲ2、Ｒ3およびＲ6の配位位置を占める３座配位子は、たとえば下記式（１０）で表される化合物を挙げることができる。
【００７６】
【化１０】
0004104106.tif 000011
【００７７】
（強誘電性を示す原理）
以下に、ドナーを含む膜３２と、アクセプターを含む膜３４との積層膜が、強誘電性を示す理由を説明する。
【００７８】
図１６（Ａ）に示すように、第１電極２０と第２電極２２との間において電圧を印加することにより、ドナーを含む膜３２とアクセプターを含む膜３４との界面において、ドナーからアクセプターに電子が移動し、分極する。その結果、ドナーを含む膜３２とアクセプターを含む膜３４との積層膜は、強誘電性を示すこととなる。なお、この積層膜が強誘電性を示すことは、後述する実験例からも明らかである。
【００７９】
また、図１６（Ｂ）に示すように、ドナーを含む膜３２とアクセプターを含む膜３４との界面において、ドナーからアクセプターに電子が移動する際に、同時に、正に帯電した物質（たとえばプロトン）を移動させることが好ましい。この場合、アクセプターを含む膜３４において電荷が中和され、電子が移動して分極した結果生じた負電荷同士のクーロン反発を抑えることができ、分極を確実にすることができる。すなわち、分極前の初期状態に戻るのを確実に抑えることができる。その結果、確実に、ドナーを含む膜とアクセプターを含む膜との積層膜は、強誘電性を示すこととなる。
【００８０】
（作用効果）
以下、本実施の形態の作用効果を説明する。
【００８１】
（１）本実施の形態によれば、強誘電体膜３０が、酸化物強誘電体物質から構成されていない。したがって、強誘電体膜３０の微細加工が容易である。
【００８２】
（２）強誘電体膜が酸化物強誘電体物質からなる場合には、電極の材料が制限され、しかも適用できる電極の材料が高価であった。しかし、本実施の形態の強誘電体膜によれば、安価で微細加工し易い電極・配線材料（たとえばアルミニウム）を、第１および第２電極２０，２２の材料として適用することができる。
【００８３】
（３）本実施の形態に係る強誘電体キャパシタによれば、強誘電体膜がポリフッ化ビニリデンからなる場合に比べて、低電圧駆動が可能である。
【００８４】
（変形例）
強誘電体キャパシタＣ１００は、次の変形が可能である。
【００８５】
（１）図２に示すように、第１の電極２０と第２の電極２２とが、基体１００の表面上に形成され、第１電極２２と第２電極２２との間において、強誘電体膜３０が形成されていてもよい。すなわち、第１電極２０、強誘電体膜３０および第２電極２２が、基体１００の表面方向に、順次並んで形成してもよい。この場合、強誘電体膜３０は、ドナーを含む膜３２およびアクセプターを含む膜３４が、基体１００の表面方向に、順次並んで形成することができる。
【００８６】
（２）強誘電体膜３０は、図３に示すように、ドナーを含む膜３２とアクセプターを含む膜３４とが交互に積層されて構成されていてもよい。
【００８７】
［第２の実施の形態］
以下、本発明の強誘電体膜を有する強誘電体キャパシタの製造方法について説明する。図４は、第２の実施の形態に係る強誘電体キャパシタの製造工程を模式的に示す断面図である。
【００８８】
まず、図４（ａ）に示すように、基体１００の上に、第１電極２０を形成する。第１電極２０の形成方法は、特に限定されず、例えば気相法、液相法などを用いることができる。気相法としては、スパッタリング、真空蒸着、ＭＯＣＶＤなどを用いることができる。また、液相法としては、電解メッキ、無電解メッキなどを適用できる。第１の電極の材質は、特に限定されず、たとえばＡｌ、Ｎｉ、Ｗ、Ａｕ、Ａｇ、Ｃｕ、Ｉｒ，ＩｒＯｘ，Ｐｔ，Ｒｕ，ＲｕＯｘ，ＳｒＲｕＯｘ，ＬａＳｒＣｏＯｘである。第１電極の厚さは、たとえば１０〜４００ｎｍである。
【００８９】
次に、第１電極２０の上に、強誘電体膜３０を形成する。具体的には、強誘電体膜３０は、次のようにして形成することができる。
【００９０】
まず、第１電極２０の上に、ドナーを含む膜３２を形成する。ドナーを含む膜３２は、たとえば、スピンコート法、蒸着法により形成されることができる。スピンコート法により、ドナーを含む膜３２を形成する場合には、溶媒に溶かされた高分子にドナーを分散させたものをスピンコートすることにより、ドナーを含む膜３２を形成することができる。この高分子としては、ポリメチルメタクリレート（poly(methylmethacrelate)）、ポリカーボネート（polycarbonate）、ポリアルボネート（poly(arbonate)）、ポリジアリルフタレート（poly(diallylphthalate)）、ポリチオフェン（poly(thiophene)）、ポリカルバゾール（poly(carbazole)）、およびこれらの誘導体を挙げることができる。ドナーを含む膜の厚さは、たとえば１０〜１０００ｎｍ、好ましくは５０〜２００ｎｍである。
【００９１】
次に、ドナーを含む膜３２の上に、アクセプターを含む膜３４を形成する。こうして、ドナーを含む膜３２とアクセプターを含む膜３４とからなる強誘電体膜３０が形成される。アクセプターを含む膜３４は、たとえばスピンコート法、蒸着法により形成されることができる。スピンコート法により、アクセプターを含む膜３４を形成する場合には、溶媒に溶かされた高分子にアクセプターを分散させたものをスピンコートすることにより、アクセプターを含む膜を形成することができる。この高分子としては、ドナーを含む膜３２において説明したものを適用することができる。アクセプターを含む膜３４の厚さは、たとえば１０〜１０００ｎｍ、好ましくは５０〜２００ｎｍである。
【００９２】
次に、アクセプターを含む膜３４の上に、第２電極２２を形成する。第２電極２２の形成方法および材質は、第１電極２０と同様のものをとることができる。第２電極２２の厚さは、たとえば１０〜４００ｎｍである。
【００９３】
次に、図４（ｂ）に示すように、第２電極２２の上に、所定のパターンを有するレジスト層Ｒ１を形成する。次に、図４（ｃ）に示すように、レジスト層Ｒ１をマスクとして、第２電極２２、強誘電体膜３０および第１電極２０をエッチングして、強誘電体キャパシタＣ１００が形成される。このエッチングは、公知の方法を用いることができ、たとえば、ドライエッチング、ウエットエッチングである。ドライエッチングは、エッチングによる寸法変動が小さいという点で好ましい。その後、レジスト層Ｒ１を除去する。
【００９４】
（変形例）
実施の形態に係る強誘電体メモリの製造方法は、次の変形が可能である。
【００９５】
（１）図５に示すように、第１電極２０の上に、インクジェット法により、インクジェットヘッド５００からドナー材料３２ａを供給して、所定のパターンでドナーを含む膜３２を形成することができる。
【００９６】
また、アクセプターを含む膜３４も同様にして形成することができる。
【００９７】
（２）次のようにして、所定のパターンを有するドナーを含む膜３２を形成することができる。図６に示すように、ドナーおよび感光剤を含む材料からなる膜３２ｂを全面に形成する。次に、その膜の所定領域を露光し、露光した部分３２ｃを変質させる。次に、その変質した部分３２ｃをリンスにより選択的に除去し、所定のパターンを有するドナーを含む膜３２を形成することができる。
【００９８】
上記の場合、露光した部分のみをリンスにより選択的に除去する態様であったが、これとは逆に、露光しなかった部分のみをリンスにより選択的に除去して、露光した部分を残す態様であってもよい。
【００９９】
また、アクセプターを含む膜３４も同様にして、パターニングすることができる。
【０１００】
［第３の実施の形態］
本発明の強誘電体メモリ装置は、上記強誘電体キャパシタＣ１００を含んで形成され、以下に示す各種の態様を取りうる。
【０１０１】
（第１の強誘電体メモリ装置）
図７は、第１の強誘電体メモリ装置１０００を模式的に示す断面図である。この強誘電メモリ装置１０００は、強誘電体メモリ装置の制御を行うトランジスタ形成領域を有する。このトランジスタ形成領域が第１の実施の形態で述べた基体１００に相当する。
【０１０２】
基体１００は、半導体基板１０にトランジスタ１２を有する。トランジスタ１２は、公知の構成を適用でき、薄膜トランジスタ（ＴＦＴ）、あるいはＭＯＳＦＥＴを用いることができる。図示の例ではＭＯＳＦＥＴを用いており、トランジスタ１２は、ドレインおよびソース１４、１６と、ゲート電極１８とを有する。ドレインおよびソースの一方１４には電極１５が形成され、ドレインおよびソースの他方１６にはプラグ電極２６が形成されている。プラグ電極２６は、必要に応じてバリア層を介して強誘電体キャパシタＣ１００の第１電極２０に接続されている。そして、各メモリセルは、ＬＯＣＯＳあるいはトレンチアイソレーションなどの素子分離領域１７によって分離されている。トランジスタ１２などが形成された半導体基板１０上には、酸化シリコンなどの絶縁物からなる層間絶縁膜１９が形成されている。
【０１０３】
以上の構成において、強誘電体キャパシタＣ１００より下の構造体が基体１００であるトランジスタ形成領域を構成している。このトランジスタ形成領域は、具体的には、半導体基板１０に形成されたトランジスタ１２、電極１５，２６、層間絶縁層１９などを有する構造体からなる。このような基体１００上に、第１電極２０、本発明に係る強誘電体膜３０および第２電極２２が積層された強誘電体キャパシタＣ１００が形成されている。強誘電体膜３０は、図７の例では、ドナーを含む膜３２およびアクセプターを含む膜３４が順次積層されて構成されている。
【０１０４】
この強誘電体メモリ装置１０００は、ＤＲＡＭセルと同様に、蓄積容量に情報としての電荷をため込む構造を有する。すなわち、メモリセルは、図８および図９に示すように、トランジスタと強誘電体キャパシタにより構成される。
【０１０５】
図８は、メモリセルが１つのトランジスタ１２と１つの強誘電体キャパシタＣ１００とを有する、いわゆる１Ｔ１Ｃセル方式を示す。このメモリセルは、ワード線ＷＬとビット線ＢＬとの交点に位置し、強誘電体キャパシタＣ１００の一端は、ビット線ＢＬとの接続をオン・オフするトランジスタ１２を介してビット線に接続される。また、強誘電体キャパシタＣ１００の他端は、プレート線ＰＬと接続されている。そして、トランジスタ１２のゲートはワード線ＷＬに接続されている。ビット線ＢＬは、信号電荷を増幅するセンスアンプ２００に接続されている。
【０１０６】
以下に、１Ｔ１Ｃセルにおける動作の例を簡単に説明する。
【０１０７】
読み出し動作においては、ビット線ＢＬを０Ｖに固定した後、ワード線ＷＬに電圧を印加し、トランジスタ１２をオンする。その後、プレート線ＰＬを０Ｖから電源電圧ＶCC程度まで印加することにより、強誘電体キャパシタＣ１００に記憶した情報に対応した分極電荷量がビット線ＢＬに伝達される。この分極電荷量によって生じた微少電位変化を差動式センスアンプ２００で増幅することにより、記憶情報をＶCCまたは０Ｖの２つの情報として読み出すことができる。
【０１０８】
書き込み動作においては、ワード線ＷＬに電圧を印加し、トランジスタ１２をオン状態にした後、ビット線ＢＬ−プレート線ＰＬ間に電圧を印加し、強誘電体キャパシタＣ１００の分極状態を変更し決定する。
【０１０９】
図９は、２つのトランジスタ１２と２つの強誘電体キャパシタＣ１００とを有する、いわゆる２Ｔ２Ｃセルを示す図である。この２Ｔ２Ｃセルは、前述した１Ｔ１Ｃセルを２個組み合わせて、相補型の情報を保持する構造を有する。すなわち、２Ｔ２Ｃセルでは、センスアンプ２００への２つの差動入力として、相補型にデータを書き込んだ２つのメモリセルから相補信号を入力し、データを検出する。このため、２Ｔ２Ｃセル内の２つの強誘電体キャパシタＣ１００，Ｃ１００は同じ回数の書き込みが行われるため、強誘電体キャパシタＣ１００の強誘電体膜の劣化状態が等しくなり、安定な動作が可能となる。
【０１１０】
（第２の強誘電体メモリ装置）
図１０および図１１は、ＭＩＳトランジスタ型メモリセルを有する強誘電体メモリ装置２０００を示す。この強誘電体メモリ装置２０００は、ゲート絶縁層１３に強誘電体キャパシタＣ１００を直接接続する構造を有する。具体的には、半導体基板１０にソースおよびドレイン１４，１６が形成され、さらに、ゲート絶縁層１３上には、フローティングゲート電極（第１電極）２０、本発明に係る強誘電体膜３０およびゲート電極（第２電極）２２が積層された強誘電体キャパシタＣ１００が接続されている。強誘電体膜３０は、図１０の例においては、ドナーを含む膜３２およびアクセプターを含む膜３４が積層されて構成されている。この強誘電体メモリ装置２０００においては、半導体基板１０、ソース，ドレイン１４，１６およびゲート絶縁層１３が、第１の実施の形態で述べた基体１００に相当する。
【０１１１】
また、この強誘電体メモリ装置２０００は、図１１に示すように、ワード線ＷＬは各セルのゲート電極２２に接続され、ドレインはビット線ＢＬに接続されている。この強誘電体メモリ装置においては、データの書き込み動作は、選択するセルのワード線ＷＬとウェル（ソース）間に電界を印加することによって行われる。また、読み出し動作は、選択セルに対応するワード線ＷＬを選択し、選択セルのビット線ＢＬに接続したセンスアンプ２００によって各トランジスタを流れる電流量を検出することで行われる。
【０１１２】
（第３の強誘電体メモリ装置）
図１２は、第３の強誘電体メモリ装置を模式的に示す図であり、図１３は、メモリセルアレイの一部を拡大して示す平面図であり、図１４は、図１２のＡ−Ａ線に沿った断面図である。平面図において、（  ）内の数字は最上層より下の層を示す。
【０１１３】
この例の強誘電体メモリ装置３０００は、図１２に示すように、メモリセル１２０が単純マトリクス状に配列されたメモリセルアレイ１００Ａと、メモリセル（強誘電体キャパシタＣ１００）１２０に対して選択的に情報の書き込みもしくは読み出しを行うための各種回路、例えば、第１信号電極（第１電極）２０を選択的に制御するための第１駆動回路１５０と、第２信号電極（第２電極）２２を選択的に制御するための第２駆動回路１５２と、センスアンプなどの信号検出回路（図示せず）とを含む。
【０１１４】
メモリセルアレイ１００Ａは、行選択のための第１信号電極（ワード線）２０と、列選択のための第２信号電極（ビット線）２２とが直交するように配列されている。すなわち、Ｘ方向に沿って第１信号電極２０が所定ピッチで配列され、Ｘ方向と直交するＹ方向に沿って第２信号電極２２が所定ピッチで配列されている。なお、信号電極は、上記の逆でもよく、第１信号電極がビット線、第２信号電極がワード線でもよい。
【０１１５】
本実施の形態に係るメモリセルアレイ１００Ａは、図１３および図１４に示すように、絶縁性の基体１００上に、第１信号電極２０、本発明に係る強誘電体膜３０および第２信号電極２２が積層され、第１信号電極２０，強誘電体層３０および第２信号電極２２によって強誘電体キャパシタ１２０が構成される。すなわち、第１信号電極２０と第２信号電極２２との交差領域において、それぞれ強誘電体キャパシタ１２０からなるメモリセルが構成されている。強誘電体膜３０は、図１４の例においては、ドナーを含む膜３２およびアクセプターを含む膜３４が順次積層されて構成されている。
【０１１６】
また、強誘電体膜３０と第２信号電極２２とからなる積層体の相互には、基体１００および第１信号電極２０の露出面を覆うように、誘電体層３８が形成されている。この誘電体層３８は、強誘電体膜３０に比べて小さい誘電率を有することが望ましい。このように強誘電体膜３０および第２信号電極２２からなる積層体の相互間に、強誘電体膜３０より誘電率の小さい誘電体層３８を介在させることにより、第１，第２信号電極２０，２２の浮遊容量を小さくすることができる。その結果、強誘電体メモリ装置３０００における書き込みおよび読み出しの動作をより高速に行うことが可能となる。
【０１１７】
次に、強誘電体メモリ装置３０００における書き込み，読み出し動作の一例について述べる。
【０１１８】
まず、読み出し動作においては、選択セルのキャパシタに読み出し電圧「Ｖ0」が印加される。これは、同時に‘０’の書き込み動作を兼ねている。このとき、選択されたビット線を流れる電流またはビット線をハイインピーダンスにしたときの電位をセンスアンプにて読み出す。さらにこのとき、非選択セルのキャパシタには、読み出し時のクロストークを防ぐため、所定の電圧が印加される。
【０１１９】
書き込み動作においては、‘１’の書き込みの場合は、選択セルのキャパシタに「−Ｖ0」の電圧が印加される。‘０’の書き込みの場合は、選択セルのキャパシタに、該選択セルの分極を反転させない電圧が印加され、読み出し動作時に書き込まれた‘０’状態を保持する。このとき、非選択セルのキャパシタには、書き込み時のクロストークを防ぐため、所定の電圧が印加される。
【０１２０】
以上、蓄積容量型、ＭＩＳトランジスタ型および単純マトリクス型の強誘電体メモリ装置の例について述べたが、本発明の強誘電体メモリ装置はこれらに限定されず、他のタイプのメモリトランジスタにも適用できる。要するに、本発明の強誘電体メモリ装置は、少なくとも第１電極と強誘電体膜とが積層された構造を有するものに適用できる。
【０１２１】
［実験例］
ドナーを含む膜と、アクセプターを含む膜との積層膜が、強誘電体膜として機能することができるかどうか調べた。
【０１２２】
試験体（キャパシタ）は、次の構成とした。ガラス基板の上に、下部電極として透明電極（ＩＴＯ：インジウム−スズ酸化物）を形成した。下部電極の上にドナーを含む膜を形成し、ドナーを含む膜の上にアクセプターを含む膜を形成した。アクセプターを含む膜の上に、上部電極を形成した。
【０１２３】
ドナーを含む膜は、ドナーを高分子に分散した材料から構成した。ドナーはジメチルフェナジンとし、高分子はポリビスフェノールカーボネートとした。なお、ドナーを含む膜は、ジメチルフェナジンおよびポリビスフェノールカーボネートをクロロホルムに溶かしたものを、スピンコートして形成された。アクセプターは、フラーレンとした。
【０１２４】
アクセプターを含む膜は、フラーレンを真空蒸着して形成された。上部電極は金からなり、蒸着法により形成した。
【０１２５】
図１５に、この試験体（キャパシタ）の分極と、電圧との関係を表すグラフを示す。図１５に示すように、電圧の上げ下げに対して、ヒステリシスループが観測された。このことは、ドナーを含む膜と、アクセプターを含む膜との積層膜が、強誘電性を示すことを示す。すなわち、このキャパシタが強誘電体メモリとして応用できることを示している。
【０１２６】
本発明は、上記の実施の形態に限定されず、本発明の要旨を超えない範囲で種々の変更が可能である。
【図面の簡単な説明】
【図１】第１の実施の形態に係る強誘電体キャパシタを模式的に示す断面図である。
【図２】第１の実施の形態に係る強誘電体キャパシタの変形例を模式的に示す断面図である。
【図３】第１の実施の形態に係る強誘電体キャパシタの変形例を模式的に示す断面図である。
【図４】第２の実施の形態に係る強誘電体キャパシタの製造工程を模式的に示す断面図である。
【図５】第２の実施の形態に係る強誘電体キャパシタの製造工程の変形例を模式的に示す断面図である。
【図６】第２の実施の形態に係る強誘電体キャパシタの製造工程の変形例を模式的に示す断面図である。
【図７】本発明にかかる強誘電体メモリ装置が適用された蓄積容量型の強誘電体メモリ装置を模式的に示す断面図である。
【図８】図７に示す強誘電体メモリ装置を適用した１Ｔ１Ｃ方式のメモリセルを示す図である。
【図９】図７に示す強誘電体メモリ装置を適用した２Ｔ２Ｃ方式のメモリセルを示す図である。
【図１０】本発明にかかる強誘電体メモリ装置が適用されたＭＩＳトランジスタ型の強誘電体メモリ装置を模式的に示す断面図である。
【図１１】図１０に示す強誘電体メモリ装置を適用したメモリセルを示す図である。
【図１２】本発明にかかる強誘電体メモリ装置が適用された、メモリセルが単純マトリクス状に配列された強誘電体メモリ装置を模式的に示す図である。
【図１３】図１２に示す強誘電体メモリ装置のメモリセルアレイを示す平面図である。
【図１４】図１３のＡ−Ａ線に沿った部分を模式的に示す断面図である。
【図１５】試験体（キャパシタ）の分極と、電圧との関係を表すグラフを示す。
【図１６】ドナーを含む膜とアクセプターを含む膜との積層膜において、強誘電性が示される原理を説明するための模式図である。
【符号の説明】
１０    半導体基板
１２    トランジスタ
１４，１６    ソース／ドレイン
１７    素子分離領域
１９    層間絶縁膜
２０    第１電極（下部電極，フローティングゲート電極，第１信号電極）
２２    第２電極（上部電極，ゲート電極，第２信号電極）
３０    強誘電体膜
３２    ドナーを含む膜
３４    アクセプターを含む膜
１００  基体
１００Ａ  メモリセルアレイ
１２０  メモリセル（強誘電体キャパシタ）
Ｃ１００  強誘電体キャパシタ
１０００，２０００，３０００  強誘電体メモリ装置
【図１】
0004104106.tif 000012
【図２】
0004104106.tif 000013
【図３】
0004104106.tif 000014
【図４】
0004104106.tif 000015
【図５】
0004104106.tif 000016
【図６】
0004104106.tif 000017
【図７】
0004104106.tif 000018
【図８】
0004104106.tif 000019
【図９】
0004104106.tif 000020
【図１０】
0004104106.tif 000021
【図１１】
0004104106.tif 000022
【図１２】
0004104106.tif 000023
【図１３】
0004104106.tif 000024
【図１４】
0004104106.tif 000025
【図１５】
0004104106.tif 000026
【図１６】
0004104106.tif 000027