(57)【特許請求の範囲】
【請求項１】
互いに異なる電圧を供給する高電位電源と低電位電源との間に直列に接続され、当該高電位電源と低電位電源との間の電位差を分圧する複数のインピーダンス手段と、
前記複数のインピーダンス手段間の複数の接続点に接続され、当該各インピーダンス手段に基づく分圧電圧を出力する少なくとも２系統のスイッチ群と、
入力されるデジタル信号に基づいて前記各スイッチ群に設けられる複数のスイッチの中からそれぞれ１つを選択的にオン又はオフに制御する制御手段と、を備え、
前記制御手段は、所定の接続点又は所定のインピーダンス手段に対して対称な位置に接続されたスイッチをオン又はオフに制御することを特徴とするＤ／Ａ変換回路。
【請求項２】
前記各スイッチ群に設けられるスイッチは、それぞれ一つが同時にオン又はオフに制御されることを特徴とする請求項１に記載のＤ／Ａ変換回路。
【請求項３】
前記複数のインピーダンス手段間の複数の接続点に接続されるスイッチ群を第１スイッチ群及び第２スイッチ群の２系統備え、
前記第１スイッチ群の複数のスイッチのうちオンしたスイッチにより出力される分圧電圧と前記高電位電源の電圧との第１差電圧絶対値と、
前記第２スイッチ群の複数のスイッチのうちオンしたスイッチにより出力される分圧電圧と前記低電位電源の電圧との第２差電圧絶対値と
は略同一電圧値であることを特徴とする請求項１に記載のＤ／Ａ変換回路。
【請求項４】
前記各スイッチ群には、同一複数個のスイッチがそれぞれ設けられ、当該各スイッチは同一のオン抵抗値を有することを特徴とする請求項１乃至３のいずれかに記載のＤ／Ａ変換回路。
【請求項５】
前記複数のインピーダンス手段は、同一インピーダンスを有する複数の抵抗素子であることを特徴とする請求項１乃至４のいずれかに記載のＤ／Ａ変換回路。
【請求項６】
互いに異なる電圧を供給する第１及び第２の電源間に直列に接続された複数の抵抗素子と、
前記複数の抵抗素子間の接続点及び前記第１の電源とそれに接続された抵抗素子との間の接続点にそれぞれ第１端子が接続され、第２端子が共通接続されたスイッチからなる第１スイッチ群と、
前記複数の抵抗素子間の接続点及び前記第２の電源とそれに接続された抵抗素子との間の接続点にそれぞれ第１端子が接続され、第２端子が共通接続されたスイッチからなる第２スイッチ群と、
所定の接続点又は所定の抵抗素子に対して対称な位置に接続されたスイッチをオン又はオフに制御するデコーダ回路と
を備えたことを特徴とするＤ／Ａ変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｄ／Ａ変換回路に係り、詳しくは半導体装置に備えられ、高電位電源と低電位電源との間の電位差を分圧する分圧抵抗を備えたＤ／Ａ変換回路に関するものである。
【０００２】
近年の半導体装置には、デジタル回路とアナログ回路とのインターフェース回路として用いられるデジタル−アナログ変換回路（Ｄ／Ａ変換回路）が搭載されるようになってきている。Ｄ／Ａ変換回路は、デジタル信号をアナログ信号に変換する回路であり、アナログ信号をデジタル信号に変換するアナログ−デジタル変換回路（Ａ／Ｄ変換回路）の内部回路としても使用される。このため、Ｄ／Ａ変換回路においては、デジタル信号をアナログ信号に変換する際の変換時間の短縮化が要求されている。
【０００３】
【従来の技術】
図５は、半導体装置に搭載された抵抗ストリング方式のデジタル−アナログ変換回路（Ｄ／Ａ変換回路）の一部回路図（分圧回路）である。
【０００４】
Ｄ／Ａ変換回路３１の分圧回路３２は、複数（例えば６つ）の抵抗Ｒ３１〜Ｒ３６を備えている。抵抗Ｒ３１〜Ｒ３６は、高電位電源ＶＤと低電位電源ＧＮＤの間に直列接続され、各抵抗Ｒ３１〜Ｒ３６の抵抗値は同一抵抗値を有する。即ち、抵抗Ｒ３１〜Ｒ３６は、高電位電源ＶＤと低電位電源ＧＮＤとの間の電位差を等分割する分圧抵抗として作用する。これにより、各抵抗Ｒ３１〜Ｒ３６間の接続点であるノードＮ３１〜Ｎ３５にそれぞれ分圧電圧が出力される。
【０００５】
各ノードＮ３１〜Ｎ３５（高電位電源ＶＤ、低電位電源ＧＮＤに接続されるノードを含めてもよい）にはそれぞれスイッチの一端が接続され、他端は共通な出力端子に接続されている。各スイッチは、図示しないデコーダ回路により、該デコーダ回路に入力される複数ビットのデジタル信号に基づいてオンオフ制御される。
【０００６】
従って、Ｄ／Ａ変換回路３１は、デコーダ回路に入力されるデジタル信号に基づいてオンしたスイッチが接続されているノードＮ３１〜Ｎ３５の分圧電圧を持つアナログ信号ＯＵＴ３を出力する。
【０００７】
尚、図には、ノードＮ３１，Ｎ３２に接続されたスイッチＳＷ３１，ＳＷ３２のみを示す。又、容量Ｃ３は、各スイッチが持つ容量と、出力端子に接続されるＤ／Ａ変換回路３１の次段回路（図示略）の持つ容量とを表したものである。
【０００８】
【発明が解決しようとする課題】
ところで、図５に示すＤ／Ａ変換回路３１では、スイッチＳＷ３１，ＳＷ３２のオンオフが切り替えられた後、ノードＮ３６に出力される電圧が設定電圧になるまで長時間を要する。
【０００９】
今、Ｄ／Ａ変換回路３１は、デジタル信号に基づいてスイッチＳＷ３１がオンに制御され、５／６×ＶＤの分圧電圧を持つアナログ信号ＯＵＴ３を出力する。次に、Ｄ／Ａ変換回路３１は、デジタル信号に応答してスイッチＳＷ３１をオフし、スイッチＳＷ３２をオンする。ノードＮ３２における分圧電圧は、ノードＮ３１におけるそれより低い。従って、ノードＮ３６の電位は、容量Ｃ３の充電電荷を放電することで低下し、ノードＮ３２の電位と同電位で安定する。
【００１０】
逆に、今、Ｄ／Ａ変換回路３１は、デジタル信号に基づいてスイッチＳＷ３２がオンに制御され、４／６×ＶＤの分圧電圧を持つアナログ信号ＯＵＴ３を出力する。次に、Ｄ／Ａ変換回路３１は、デジタル信号に応答してスイッチＳＷ３２をオフし、スイッチＳＷ３１をオンする。ノードＮ３１における分圧電圧は、ノードＮ３２におけるそれより高い。従って、ノードＮ３６の電位は、容量Ｃ３に電荷を充電することで上昇し、ノードＮ３１の電位と同電位で安定する。
【００１１】
即ち、Ｄ／Ａ変換回路３１の変換時間、つまりノードＮ３６の電位が安定するまでに要する時間は容量Ｃ３の充放電時間であり、これは容量Ｃ３に対する抵抗素子Ｒ３１〜Ｒ３６の抵抗値及び各スイッチのオン抵抗値によって決定される。
【００１２】
そこで、変換時間を短縮させるべく容量Ｃ３の放電時間または充電時間を短縮させるための一手段として抵抗Ｒ３１〜Ｒ３６の抵抗値及びスイッチＳＷ３１，ＳＷ３２のオン抵抗値を低下させる方法がある。
【００１３】
しかしながら、抵抗Ｒ３１〜Ｒ３６の抵抗値を低下させると、高電位電源ＶＤと低電位電源ＧＮＤ間での消費電流が増加し、これにより消費電力が増加するという問題がある。
【００１４】
また、各スイッチのオン抵抗値を低下させると、該スイッチの素子サイズが大きくなり、これにより各スイッチの容量成分が増加する。従って、容量Ｃ３の容量値が増加し、結果として変換時間を短縮させることができなかった。
【００１５】
本発明は、上記問題点を解決するためになされたものであって、その目的はデジタル信号からアナログ信号への変換時間を短縮させることができるＤ／Ａ変換回路を提供することにある。
【００１６】
【課題を解決するための手段】
請求項１に記載の発明によれば、Ｄ／Ａ変換回路は、複数のインピーダンス手段と、少なくとも２系統のスイッチ群と、制御手段とを備える。複数のインピーダンス手段は、互いに異なる電圧を供給する高電位電源と低電位電源との間に直列に接続され、高電位電源と低電位電源との間の電位差を分圧する。各スイッチ群は、各インピーダンス手段に基づく分圧電圧を出力する。そして、制御手段は、入力されるデジタル信号に基づいて各スイッチ群に設けられる複数のスイッチの中からそれぞれ１つを選択的にオン又はオフに制御する。
【００１７】
また、制御手段は、所定の接続点又は所定のインピーダンス手段に対して対称な位置に接続されたスイッチをオン又はオフに制御する。
【００１８】
請求項２に記載の発明によれば、請求項１に記載の発明の作用に加えて、各スイッチ群の複数のスイッチは、それぞれ一つが同時にオン又はオフに制御される。
【００１９】
請求項３に記載の発明によれば、請求項１に記載の発明の作用に加えて、前記複数のインピーダンス手段間の複数の接続点に接続されるスイッチ群は、第１スイッチ群及び第２スイッチ群の２系統にてなる。そして、第１スイッチ群にてオンしたスイッチにより出力される分圧電圧と高電位電源の電圧との差電圧絶対値と、第２スイッチ群にてオンしたスイッチにより出力される分圧電圧と低電位電源の電圧との差電圧絶対値とは同一電圧値となる。
【００２０】
請求項４に記載の発明によれば、請求項１乃至３のいずれか一に記載の発明の作用に加えて、各スイッチ群には、同一複数個のスイッチがそれぞれ設けられ、各スイッチは同一のオン抵抗値を有している。
【００２１】
請求項５に記載の発明によれば、請求項１乃至４のいずれか一に記載の発明の作用に加えて、前記複数のインピーダンス手段は、同一インピーダンスを有する複数の抵抗素子にてなる。
【００２２】
請求項６に記載の発明によれば、Ｄ／Ａ変換回路は、互いに異なる電圧を供給する第１及び第２の電源間に直列に接続された複数の抵抗素子を備える。これら複数の抵抗素子間の接続点及び第１の電源とそれに接続された抵抗素子との間の接続点には第１スイッチ群が接続される。また、複数の抵抗素子間の接続点及び第２の電源とそれに接続された抵抗素子との間の接続点には第２スイッチ群が接続される。そして、Ｄ／Ａ変換回路のデコーダ回路は、所定の接続点又は所定の抵抗素子に対して対称な位置に接続されたスイッチをオン又はオフに制御する。
【００２３】
【発明の実施の形態】
以下、本発明を具体化した一実施形態を図１〜図４に従って説明する。
図１は、本発明を具体化したＤ／Ａ変換回路の回路図である。
【００２４】
Ｄ／Ａ変換回路１１は、分圧回路１２を備えている。分圧回路１２は、第１の電源としての高電位電源ＶＤと、第２の電源としての低電位電源ＧＮＤ（本実施形態では、グランドＧＮＤ）の間に接続されている。
【００２５】
分圧回路１２は、複数のインピーダンス素子としての複数（例えば８つ）の抵抗Ｒ１〜Ｒ８、第１スイッチ群１３、及び第２スイッチ群１４を含む。
抵抗Ｒ１〜Ｒ８は、高電位電源ＶＤと低電位電源ＧＮＤとの間に直列に接続され、各抵抗Ｒ１〜Ｒ８は同一抵抗値を有する。従って、抵抗Ｒ１〜Ｒ８は、高電位電源ＶＤと低電位電源ＧＮＤとの間の電位差を等分割する分圧抵抗として作用する。
【００２６】
即ち、高電位電源ＶＤと抵抗Ｒ１との接続点をノードＮ１、各抵抗Ｒ１〜Ｒ８間の接続点を高電位電源ＶＤ側から順にノードＮ２〜Ｎ８、抵抗Ｒ８と低電位電源ＧＮＤとの接続点をノードＮ９とすると、各ノードＮ１〜Ｎ９間の電位差は等しくなる。
【００２７】
第１スイッチ群１３は、複数（例えば８つ）のスイッチＳＷ１〜ＳＷ８を含み、各スイッチＳＷ１〜ＳＷ８は、同一のオン抵抗値を有する。スイッチＳＷ１〜ＳＷ８の第１端子はノードＮ２〜Ｎ９にそれぞれ接続され、該スイッチＳＷ１〜ＳＷ８の第２端子は共通に接続されている。即ち、スイッチＳＷ１〜ＳＷ８は並列に接続される。
【００２８】
第２スイッチ群１４は、複数（例えば８つ）のスイッチＳＷ９〜ＳＷ１６を含み、各スイッチＳＷ９〜ＳＷ１６は、同一のオン抵抗値を有する。スイッチＳＷ９〜ＳＷ１６の第１端子はノードＮ１〜Ｎ８にそれぞれ接続され、該スイッチＳＷ９〜ＳＷ１６の第２端子は共通に接続されている。即ち、スイッチＳＷ９〜ＳＷ１６は並列に接続される。
【００２９】
分圧回路１２には、第２スイッチ群１４の第１端子にＤ／Ａ変換回路１１の前段回路（図示略）が接続され、第１スイッチ群１３の第２端子にＤ／Ａ変換回路１１の次段回路（図示略）が接続されている。即ち、Ｄ／Ａ変換回路１１から出力されるアナログ信号ＯＵＴ１は、スイッチＳＷ１〜ＳＷ８の第２端子から出力される。そして、後述するようにアナログ信号ＯＵＴ１は、オンしたスイッチＳＷ１〜ＳＷ８のいずれかの第２端子から出力されて次段回路に入力される。
【００３０】
分圧回路２２には、第１及び第２スイッチ群１３，１４をオンオフ制御するデコーダ回路１５（制御回路）からの制御信号が入力される。即ち、スイッチＳＷ１〜ＳＷ８及びスイッチＳＷ９〜ＳＷ１６は、デコーダ回路１５から出力される制御信号に応答してオンオフする。
【００３１】
デコーダ回路１５には複数ビット（本実施形態では３ビット）のデジタル信号Ｄｉｎが入力され、該デコーダ回路１５は、デジタル信号Ｄｉｎに基づいてスイッチＳＷ１〜ＳＷ８及びスイッチＳＷ９〜ＳＷ１６をオンオフ制御するための制御信号を生成する。
【００３２】
図２は、デコーダ回路１５による制御論理を示す説明図である。
デコーダ回路１５は、入力される３ビットのデジタル信号Ｄｉｎに基づいて第１及び第２スイッチ群１３，１４のスイッチＳＷ１〜ＳＷ８，ＳＷ９〜ＳＷ１６のうちのそれぞれ一つをオン制御するように第１及び第２制御信号Ｓ１，Ｓ２を生成する。このとき、デコーダ回路１５は、第１スイッチ群１３において高電位電源ＶＤとの差電圧絶対値と、第２スイッチ群１４において低電位電源ＧＮＤとの差電圧絶対値とが略等しいノードにそれぞれ接続されたスイッチを同時にオンするように第１及び第２制御信号Ｓ１，Ｓ２を生成する。
【００３３】
例えば、デコーダ回路１５は、デジタル信号Ｄｉｎに基づいて第１スイッチ群１３のスイッチＳＷ１をオンするとき、第２スイッチ群１４のスイッチＳＷ１６をオンするように第１及び第２制御信号Ｓ１，Ｓ２を生成する。このとき、第１スイッチ群１３においてオンしたスイッチＳＷ１と高電位電源ＶＤとの差電圧絶対値（第１差電圧絶対値）は、第２スイッチ群１４にてオンしたスイッチＳＷ１６と低電位電源ＧＮＤとの差電圧絶対値（第２差電圧絶対値）と略等しい。
【００３４】
そして、デコーダ回路１５は、例えば「０００」のデジタル信号Ｄｉｎに応答して、第１スイッチ群１３のスイッチＳＷ１をオンし、他のスイッチＳＷ２〜ＳＷ８をオフするように第１制御信号Ｓ１を生成する。このとき、デコーダ回路１５は、第２スイッチ群１４のスイッチＳＷ１６をオンし、他のスイッチＳＷ９〜ＳＷ１５をオフするように第２制御信号Ｓ２を生成する。これにより、分圧回路１２は、オンしたスイッチＳＷ１により、ノードＮ２に出力される７／８×ＶＤの分圧電圧をアナログ信号ＯＵＴ１として出力する。
【００３５】
以下、同様にしてデコーダ回路１５は、入力されるデジタル信号Ｄｉｎに基づいて、図２に示すように第１スイッチ群１３，１４のスイッチＳＷ１〜ＳＷ８，ＳＷ９〜ＳＷ１６のそれぞれ一つを同時にオン制御する。そして、分圧回路１２は、スイッチＳＷ１〜ＳＷ８のうちオンしたいずれか１つのスイッチにより、ノードＮ２〜Ｎ９に出力される分圧電圧のいずれか１つを出力する。
【００３６】
尚、本実施形態では、分圧回路１２は、スイッチＳＷ１〜ＳＷ８のうちオンしたいずれか１つのスイッチに基づいてノードＮ２〜Ｎ９に出力される０／８×ＶＤ〜７／８×ＶＤのいずれか１つの分圧電圧を出力する。
【００３７】
次に、上記のＤ／Ａ変換回路１１の動作原理を説明する。
図３は、図１のＤ／Ａ変換回路１１の原理説明図であって、Ｄ／Ａ変換回路２１は、高電位電源ＶＤと低電位電源ＧＮＤの間に接続される分圧回路２２を備える。尚、同図に示すＤ／Ａ変換回路２１では、高電位電源ＶＤの電圧を３．０Ｖ（ボルト）、低電位電源ＧＮＤの電圧を０．０Ｖ（ボルト）とする。
【００３８】
分圧回路２２は、高電位電源ＶＤと低電位電源ＧＮＤとの間に直列に接続される抵抗Ｒ２１〜Ｒ２６を備え、各抵抗Ｒ２１〜Ｒ２６の抵抗値は同一抵抗値を有する。即ち、各抵抗Ｒ２１〜Ｒ２６は、高電位電源ＶＤと低電位電源ＧＮＤとの間の電位差を等分割する分圧抵抗として作用する。従って、各抵抗Ｒ２１〜Ｒ２６間の接続点を高電位電源ＶＤ側から順にノードＮ２１〜Ｎ２５とすると、高電位電源ＶＤとノードＮ２１の間、各ノードＮ２１〜Ｎ２５間、ノードＮ２５と低電位電源ＧＮＤの間の電位差はそれぞれ等しい。
【００３９】
各ノードＮ２１〜Ｎ２５（高電位電源ＶＤ，低電位電源ＧＮＤに接続されるノードを含めてもよい）には、第１スイッチ群の複数のスイッチの第１端子が接続され、それらスイッチの第２端子は共通に接続されている。同様に、各ノードＮ２１〜Ｎ２５（高電位電源ＶＤ，低電位電源ＧＮＤに接続されるノードを含めてもよい）には、第２スイッチ群の複数のスイッチの第２端子が接続され、それらスイッチの第１端子は共通に接続されている。
【００４０】
尚、説明の簡便化のため、図には、第１スイッチ群としてノードＮ２１，Ｎ２２に接続されたスイッチＳＷ２１，ＳＷ２２のみを示し、第２スイッチ群としてノードＮ２５，Ｎ２４に接続されたスイッチＳＷ２３，ＳＷ２４のみを示す。また、同図に示す第１容量Ｃ１は、第１スイッチ群の各スイッチが持つ容量と、ノードＮ２６に接続されるＤ／Ａ変換回路２１の次段回路（図示略）の持つ容量とを表したものである。また、第２容量Ｃ２は、第２スイッチ群の各スイッチが持つ容量と、ノードＮ２７に接続されるＤ／Ａ変換回路２１の前段回路（図示略）の持つ容量とを表したものである。
【００４１】
第１及び第２スイッチ群の各スイッチは、図示しないデコーダ回路に入力されるデジタル信号に基づいてそれぞれ一つが同時にオン制御される。即ち、デコーダ回路は、入力されるデジタル信号に基づいて第１及び第２スイッチ群の各スイッチをオンオフ制御する第１及び第２制御信号を生成する。詳述すると、デコーダ回路は、第１スイッチ群における高電位電源ＶＤとの差電圧絶対値と第２スイッチ群における低電位電源ＧＮＤとの差電圧絶対値とが略等しいノードにそれぞれ接続されたスイッチを同時にオンするように第１及び第２制御信号を生成する。
【００４２】
そして、Ｄ／Ａ変換回路２１は、第１スイッチ群にてオンしたいずれか一つのスイッチが接続されているノードの分圧電圧を持つアナログ信号ＯＵＴ２を出力する。
【００４３】
今、例えばデコーダ回路に入力されるデジタル信号により、第１スイッチ群においてスイッチＳＷ２１がオンし，第２スイッチ群においてスイッチＳＷ２３がオンしている。（スイッチＳＷ２２，ＳＷ２４はオフしている。）
この状態では、図４（ａ）に示すように、オンしたスイッチＳＷ２１によりノードＮ２６は、ノードＮ２１に出力される５／６×ＶＤ＝２．５Ｖの分圧電圧を出力している。即ち、ノードＮ２６から２．５Ｖの分圧電圧を持つアナログ信号ＯＵＴ２が出力されている。このとき、第１容量Ｃ１には、同じく２．５Ｖの電荷が充電されている。
【００４４】
また、図４（ａ）に示すように、オンしたスイッチＳＷ２３によりノードＮ２７は、ノードＮ２５に出力される１／６×ＶＤ＝０．５Ｖの分圧電圧を出力している。このとき、第２容量Ｃ２には、同じく０．５Ｖの電荷が充電されている。
【００４５】
次いで、時刻ｔ１にて、Ｄ／Ａ変換回路２１は、スイッチＳＷ２２，ＳＷ２４をオンし、それと同時にスイッチＳＷ２１，ＳＷ２３をオフする。すると、第１容量Ｃ１は、２．５Ｖの電荷を保持したままノードＮ２１からノードＮ２２へとその接続を切り替えられる。ノードＮ２２に出力される分圧電圧（４／６×ＶＤ＝２．０Ｖ）は、ノードＮ２１における分圧電圧（２．５Ｖ）より低い。従って、図４（ｂ）に示すようにノードＮ２２には、そこでの分圧電圧（２．０Ｖ）より高い電圧が出力される。即ち、スイッチの切り替え直後では、第１容量Ｃ１は０．５Ｖの電荷が余剰となる。
【００４６】
また、上記のようにスイッチが切り替えられると、第２容量Ｃ２は、０．５Ｖの電荷を保持したままノードＮ２５からノードＮ２４へとその接続を切り替えられる。ノードＮ２４に出力される分圧電圧（２／６×ＶＤ＝１．０Ｖ）は、ノードＮ２５における分圧電圧（０．５Ｖ）より高い。従って、図４（ｂ）に示すようにノードＮ２４には、そこでの分圧電圧（１．０Ｖ）より低い電圧が出力される。即ち、スイッチの切り替え直後では、第２容量Ｃ２は０．５Ｖの電荷が不足となる。
【００４７】
上記のようにスイッチが切り替えられることにより、第１容量Ｃ１にて余剰分となった０．５Ｖの電荷は、スイッチＳＷ２２、抵抗Ｒ２３，Ｒ２４、及びスイッチＳＷ２４を介して第２容量Ｃ２に放電される。
【００４８】
即ち、この放電により第１容量Ｃ１の余剰分な電荷が第２容量Ｃ２の不足分な電荷として移動することで、図４（ｂ）に示すようにノードＮ２２の電位は低下し、ノードＮ２６の電位は、ノードＮ２２の電位と同電位で安定する。また、このとき逆にノードＮ２４の電位は上昇し、ノードＮ２７の電位は、ノードＮ２４の電位と同電位で安定する。
【００４９】
そして、図４（ａ）に示すように、ノードＮ２６の電位は、略時刻ｔ３にて安定する。即ち、上記のようにスイッチを切り替えた際の電圧変換に要する時間は、スイッチを切り替えた時刻ｔ１からノードＮ２６の電位が安定する時刻ｔ３までの時間となる。
【００５０】
ちなみに、図４（ａ），（ｂ）には、従来のＤ／Ａ変換回路３１（図５参照）にて、同様に高電位電源ＶＤの電圧を３．０Ｖ、低電位電源ＧＮＤの電圧を０．０ＶとしたときのノードＮ３２，Ｎ３６の出力電圧の波形を一点鎖線にて示す。
【００５１】
つまり、図５に示す従来のＤ／Ａ変換回路３１では、図３と同様に６つの同一抵抗値を有する抵抗Ｒ３１〜Ｒ３６が直列に接続されている。このため、スイッチＳＷ３１がオンされているとき、ノードＮ３１には、２．５Ｖの分圧電圧が出力されている。
【００５２】
この状態から、時刻ｔ１にてスイッチＳＷ３１がオフされると、図４（ｂ）に一点鎖線で示すようにノードＮ３２には、容量Ｃ３に充電されている余剰分な電荷により、そこでの分圧電圧（２．０Ｖ）より高い電圧が出力される。
【００５３】
そして、これらスイッチＳＷ３１，ＳＷ３２の切り替えにより、余剰分となった容量Ｃ３の電荷は、スイッチＳＷ３２及び４つの抵抗Ｒ３３〜Ｒ３６を介して低電位電源ＧＮＤに放電される。
【００５４】
このとき、図４（ａ）に一点鎖線で示すように、ノードＮ３６の電位は、略時刻ｔ４にて安定する。即ち、スイッチＳＷ３１，ＳＷ３２の切り替えの際に電圧変換に要する時間は、スイッチを切り替えた時刻ｔ１からノードＮ３６の電位が安定する時刻ｔ４までの時間となる。
【００５５】
つまり、本実施形態では、図３に示すように、第１スイッチ群としてスイッチＳＷ２１，ＳＷ２２が設けられるとともに、第２スイッチ群としてスイッチＳＷ２３，ＳＷ２４が設けられる。これにより、第１容量Ｃ１にて余剰分となった電荷がより小さな抵抗値の経路（抵抗Ｒ２３，Ｒ２４）を介して第２容量Ｃ２に放電され、その放電時間が短縮される。従って、本実施形態では、図４（ａ）に示すように、スイッチ切り替え時の電圧の変換時間が短縮される。
【００５６】
即ち、図１に示すＤ／Ａ変換回路１１では、上記同様に第１スイッチ群１３の持つ素子容量とＤ／Ａ変換回路１１の次段回路（図示略）の持つ容量とを合わせ持つ第１容量（図３に示す第１容量Ｃ１に相当）が実在する。また、同様に第２スイッチ群１４の持つ素子容量とＤ／Ａ変換回路１１の前段回路（図示略）の持つ容量とを合わせ持つ第２容量（図３に示す第２容量Ｃ２に相当）が実在する。
【００５７】
尚、図１に示す本実施形態のＤ／Ａ変換回路１１において、第１容量としての容量を第１スイッチ群１３のスイッチＳＷ１〜ＳＷ８の第２端子に接続してもよい。また、第２容量としての容量を第２スイッチ群１４のスイッチＳＷ９〜ＳＷ１６の第１端子に接続してもよい。
【００５８】
従って、図２に示すデコーダ回路１５の制御論理に基づいて第１スイッチ群１３及び第２スイッチ群１４のオン状態が切り替えられると、同様にして余剰又は不足となった第１容量の充電又は放電が抵抗Ｒ１〜Ｒ８のうちより小さな抵抗値の経路を介して行われる。
【００５９】
今、例えばＤ／Ａ変換回路１１は、デコーダ回路１５に入力されるデジタル信号Ｄｉｎに基づいて第１スイッチ群１３のスイッチＳＷ１がオンに制御されているとともに、第２スイッチ群１４のスイッチＳＷ１６がオンに制御されている。
【００６０】
次に、Ｄ／Ａ変換回路１１は、入力されるデジタル信号Ｄｉｎに基づいて第１スイッチ群１３のスイッチＳＷ２をオンし、第２スイッチ群１４のスイッチＳＷ１５をオンする。すると、このとき第１容量にて余剰となった電荷は抵抗Ｒ３〜Ｒ６を介して第２容量に放電される。
【００６１】
また、今、例えばＤ／Ａ変換回路１１は、上記同様にしてデジタル信号Ｄｉｎに基づいて第１スイッチ群１３のスイッチＳＷ１がオンに制御されているとともに、第２スイッチ群１４のスイッチＳＷ１６がオンに制御されている。
【００６２】
次に、Ｄ／Ａ変換回路１１は、入力されるデジタル信号Ｄｉｎに基づいて第１スイッチ群１３のスイッチＳＷ４をオンし、第２スイッチ群１４のスイッチＳＷ１３をオンする。すると、このとき第１容量にて余剰となった電荷は抵抗を介さずに第２容量に放電される。即ち、このようにノードＮ５に接続される第１及び第２スイッチ群１３，１４のスイッチＳＷ４，ＳＷ１３が同時にオンするとき、第１容量から第２容量への放電時間が最も短縮される。従って、このとき電圧変換時間は最も短くなる。
【００６３】
ちなみに、これは第１及び第２のスイッチ群１３，１４の各スイッチが切り替えられた場合に、第２容量から第１容量へ電荷を充電する場合についても同様である。
【００６４】
即ち、今、例えばＤ／Ａ変換回路１１は、デジタル信号Ｄｉｎに基づいて第１スイッチ群１３のスイッチＳＷ８がオンに制御されているとともに、第２スイッチ群１４のスイッチＳＷ９がオンに制御されている。
【００６５】
次に、Ｄ／Ａ変換回路１１は、入力されるデジタル信号Ｄｉｎに基づいて第１スイッチ群１３のスイッチＳＷ４をオンし、第２スイッチ群１４のスイッチＳＷ１３をオンする。すると、このとき第１容量にて不足となった電荷は第２容量から抵抗を介さずに充電される。即ち、このとき第２容量から第１容量への充電時間が最も短縮される。従って、このとき電圧変換時間は上記同様にして最も短くなる。
【００６６】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）分圧回路１２は、同一抵抗値を有する複数の抵抗Ｒ１〜Ｒ８、第１スイッチ群１３、及び第２スイッチ群１４を有する。抵抗Ｒ１〜Ｒ８は、高電位電源ＶＤと低電位電源ＧＮＤとの間に直列に接続され、高電位電源ＶＤと低電位電源ＧＮＤ間の電位差を等分割する分圧抵抗として作用する。そして、Ｄ／Ａ変換回路１１は、デコーダ回路１５に入力される複数ビットのデジタル信号Ｄｉｎに基づいて第１及び第２スイッチ群１３，１４のスイッチＳＷ１〜ＳＷ８，ＳＷ９〜ＳＷ１６のうちのそれぞれ一つをオンに制御する。このとき、Ｄ／Ａ変換回路１１は、第１スイッチ群１３において高電位電源ＶＤとの第１差電圧絶対値と、第２スイッチ群１４において低電位電源ＧＮＤとの第２差電圧絶対値とが略等しいノードにそれぞれ接続されたスイッチを同時にオンする。従って、スイッチの切り替え時に、第１スイッチ群１３の持つ素子容量とＤ／Ａ変換回路１１の次段回路の持つ容量とを合わせ持つ第１容量の充電又は放電は、より小さな抵抗値の経路を介して行われる。これにより、アナログ信号ＯＵＴ１の電圧変換の時間は短縮される。
【００６７】
（２）各ノードＮ２〜Ｎ８のうちいずれか一つのノードにて、第１及び第２スイッチ群１３，１４のスイッチＳＷ１〜ＳＷ８，ＳＷ９〜ＳＷ１６のそれぞれ一つが同時にオンするように設定される。従って、抵抗Ｒ１〜Ｒ８の抵抗値に依らず、電圧変換の時間を短縮させることができる。これにより、高電位電源ＶＤと低電位電源ＧＮＤ間での消費電流を増加させずに電圧変換時間の短縮化を図ることが可能なＤ／Ａ変換回路１１を提供することができる。
【００６８】
尚、本実施形態は、以下の態様で実施してもよい。
・高電位電源ＶＤと低電位電源ＧＮＤの間の電位差を等分に分割する抵抗Ｒ１〜Ｒ８の数、第１及び第２スイッチ群１３，１４のスイッチＳＷ１〜ＳＷ８、ＳＷ９〜ＳＷ１６の数を適宜変更して実施してもよい。
【００６９】
・入力するデジタル信号Ｄｉｎのビット数を適宜変更して実施してもよい。
・本実施形態は、低電位電源をグランドＧＮＤとしたが、これに限らず高電位電源ＶＤより電位の低い任意の電源電圧としてもよい。
【００７０】
・本実施形態において、更にノードＮ１〜Ｎ９にそれぞれスイッチを接続し、それら複数のスイッチにてなる第３スイッチ群を設けるようにしてもよい。
・本実施形態では、Ｄ／Ａ変換回路１１は、第１及び第２スイッチ群１３，１４の２系統のスイッチ群を有する分圧回路１２が設けられてなるが、このような分圧回路１２を直列に接続してスイッチ群を４系統以上設けてもよい。
【００７１】
・第１スイッチ群１３にてオンしたスイッチと高電位電源ＶＤとの第１差電圧絶対値と、第２スイッチ群１４にてオンしたスイッチと低電位電源ＧＮＤとの２差電圧絶対値は、必ずしも略同一電圧である必要はない。即ち、所定のノード（又は抵抗）に対して対称な位置に接続された第１及び第２スイッチ群１３，１４のスイッチをオン又はオフに制御できればよい。例えば、図１に示すＤ／Ａ変換回路１１において、スイッチＳＷ２と、スイッチＳＷ１１とが同時にオンされるように設定することで、これらスイッチＳＷ２，ＳＷ１１をオンした時の電圧変換時間を最も短くなるようにすることができる。
【００７２】
【発明の効果】
以上詳述したように、本発明によれば、デジタル信号からアナログ信号への変換時間を短縮させ得るＤ／Ａ変換回路を提供することができる。
【図面の簡単な説明】
【図１】  一実施形態のＤ／Ａ変換回路の回路図。
【図２】  一実施形態の制御論理を説明する説明図。
【図３】  一実施形態の原理説明図。
【図４】  出力電圧及び内部ノード電圧を示す波形図。
【図５】  従来のＤ／Ａ変換回路の回路図。
【符号の説明】
ＶＤ  第１の電源としての高電位電源
ＧＮＤ  第２の電源としての低電位電源
Ｒ１〜Ｒ８  インピーダンス手段としての抵抗
Ｎ１〜Ｎ９  接続点としてのノード
１３  スイッチ群（第１スイッチ群）
１４  スイッチ群（第２スイッチ群）
Ｄｉｎ  デジタル信号
１５  制御手段としてのデコーダ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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