【手続補正書】
【提出日】平成20年5月28日(2008.5.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
チャネル領域を含むシリコン基板と、
前記シリコン基板上、前記チャネル領域に対応してゲート絶縁膜を介して形成され、対向する一対の側壁面上に側壁絶縁膜をそれぞれ担持するゲート電極と、
前記シリコン基板中、前記ゲート電極の両側に前記チャネル領域を挟んでそれぞれ形成されたｐ型拡散領域よりなるソースエクステンション領域およびドレインエクステンション領域と、
前記シリコン基板中、それぞれ前記ソースエクステンション領域およびドレインエクステンション領域の外側に結合して形成されたｐ型拡散領域よりなるソース領域およびドレイン領域と、
前記シリコン基板中、前記ソースエクステンション領域およびドレインエクステンション領域の外側に形成された一対のＳｉＧｅ混晶層領域とよりなり、
前記一対のＳｉＧｅ混晶層領域の各々は、互いに対向する側壁面が、前記シリコン基板の主面に対してそれぞれ異なった角度をなす複数のファセットより構成されていることを特徴とする半導体装置。
【請求項２】
前記一対のＳｉＧｅ混晶層領域の各々は、前記ゲート絶縁膜とシリコン基板とのゲート絶縁膜界面よりも高いレベルまで成長していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記シリコン基板は（００１）面を主面として有し、前記ゲート電極は、前記シリコン基板上を略＜１１０＞方向または略＜１００＞方向に延在することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ＳｉＧｅ混晶層領域の各々は、原子濃度で２０％を超えるＧｅを含むことを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
【請求項５】
前記原子濃度は、４０％を超えないことと特徴とする請求項４記載の半導体装置。
【請求項６】
前記ＳｉＧｅ混晶層領域の各々は、前記ゲート絶縁膜とシリコン基板との界面より下の部分が２０〜７０ｎｍの厚さを有し、前記ゲート絶縁膜とシリコン基板との界面以上の部分が０〜３０ｎｍの厚さを有することを特徴とする請求項１〜５のうち、いずれか一項記載の半導体装置。
【請求項７】
前記複数のファセットの各々は、平坦面を有することを特徴とする請求項１〜６のうち、いずれか一項記載の半導体装置。
【請求項８】
前記複数のファセットの各々は、結晶面により画成されることを特徴とする請求項１〜７のうち、いずれか一項記載の半導体装置。
【請求項９】
前記複数のファセットは、前記ＳｉＧｅ混晶層領域のうち、前記ゲート絶縁膜界面よりも上の最上部において、互いに対向するＳｉＧｅ混晶層領域の側壁面間の距離が、前記シリコン基板表面から上方に向かって増大するように形成された最上部ファセットを含むことを特徴とする請求項１〜８のうち、いずれか一項記載の半導体装置。
【請求項１０】
前記複数のファセットは、前記主面に対して垂直方向に延在する垂直ファセットを含むことを特徴とする請求項１〜９のうち、いずれか一項記載の半導体装置。
【請求項１１】
前記複数のファセットは、互いに対向するＳｉＧｅ混晶層領域の側壁面間の距離が、下方に向かって減少するように形成されたファセットを含むことを特徴とする請求項１〜１０のうち、いずれか一項記載の半導体装置。
【請求項１２】
前記複数のファセットは、互いに対向するＳｉＧｅ混晶層領域の側壁面間の距離が、上方に向かって減少するように形成されたファセットを含むことを特徴とする請求項１〜１１のうち、いずれか一項記載の半導体装置。
【請求項１３】
前記複数のファセットは、前記基板主面に対して垂直方向に延在する垂直ファセットを、前記最上部ファセットに連続して含み、前記垂直ファセットは、前記ＳｉＧｅ混晶層領域の最上部の下に形成されるＳｉＧｅ混晶層領域主部の側壁面を画成することを特徴とする請求項９記載の半導体装置。
【請求項１４】
前記複数のファセットは、前記主部の直下に形成され前記ＳｉＧｅ混晶層領域の底面を含む前記ＳｉＧｅ混晶層領域の最下部において、互いに対向するＳｉＧｅ混晶層領域の側壁面間の距離が、上方に向かって減少するように形成されたファセットを、前記垂直ファセットに連続して含むことを特徴とする請求項１３記載の半導体装置。
【請求項１５】
前記複数のファセットは、互いに対向するＳｉＧｅ混晶層領域の側壁面間の距離が、下方に向かって減少するように形成された主部ファセットを、前記最上部ファセットに連続して含み、前記主部ファセットは、前記ＳｉＧｅ混晶層領域の最上部の直下に形成されるＳｉＧｅ混晶層領域主部の側壁面を画成し、
さらに前記複数のファセットは、前記主部の直下に形成され前記ＳｉＧｅ混晶層領域の底面を含む前記ＳｉＧｅ混晶層領域の最下部において、互いに対向するＳｉＧｅ混晶層領域の側壁面間の距離が、上方に向かって減少するように形成された下部ファセットを、前記主部ファセットに連続して含むことを特徴とする請求項９記載の半導体装置。
【請求項１６】
前記主部ファセットおよび下部ファセットは、実質的に（１１１）面あるいはこれに結晶学的に等価な面により構成されることを特徴とする請求項１５記載の半導体装置。
【請求項１７】
前記複数のファセットは、互いに対向するＳｉＧｅ混晶層領域の側壁面間の距離が上方に向かって減少するように形成された主部ファセットを、前記最上部ファセットに連続して含み、前記主部ファセットは、前記ＳｉＧｅ混晶層領域最上部の直下に形成されるＳｉＧｅ混晶層主部の側壁面を画成することを特徴とする請求項９記載の半導体装置。
【請求項１８】
前記各々のＳｉＧｅ混晶層領域上には、シリサイド膜が形成されており、前記シリサイド膜は、実質的にＧｅを含まないことを特徴とする請求項１〜１７のうち、いずれか一項記載の半導体装置。
【請求項１９】
前記各々のＳｉＧｅ混晶層領域上には、ｐ型Ｓｉ層がエピタキシャルに形成されており、前記ｐ型Ｓｉ層中にはシリサイド層が形成されていることを特徴とする請求項１〜１７のうち、いずれか一項記載の半導体装置。
【請求項２０】
前記シリサイド層の下面は、前記ゲート絶縁膜とシリコン基板との界面よりも上に位置するように形成されることを特徴とする請求項１８記載の半導体装置。
【請求項２１】
前記ｐ型Ｓｉ層は、Ｇｅを実質的に含まないことを特徴とする請求項１８または２０記載の半導体装置。
【請求項２２】
チャネル領域の両側にＳｉＧｅ圧縮応力発生領域を有する半導体装置の製造方法であって、
シリコン基板上にゲート絶縁膜を形成する工程と、
前記シリコン基板上に、前記ゲート絶縁膜を介してゲート電極を、前記チャネル領域に対応して形成する工程と、
前記シリコン基板中、前記ゲート電極の両側に、一対のｐ型拡散領域を形成する工程と、
前記シリコン基板中、前記ゲート電極の両側に、前記チャネル領域からそれぞれの側壁絶縁膜を隔てて、一対のｐ型拡散領域を形成する工程と、
前記シリコン基板中、それぞれソースおよびドレイン領域に対応して、エッチングにより、一対の、各々は複数のファセットで画成された側壁面を有するトレンチを、前記トレンチの側壁面と底面とが、前記ソース領域あるいはドレイン領域を構成するｐ型拡散領域により連続的に覆われるように形成する工程と、
前記トレンチを、ｐ型ＳｉＧｅ層のエピタキシャル成長により充填する工程とよりなり、
前記ｐ型ＳｉＧｅ層のエピタキシャル成長は、４００〜５５０℃の温度において実行されることを特徴とする半導体装置の製造方法。
【請求項２３】
前記ｐ型ＳｉＧｅ層のエピタキシャル成長に先立って、前記トレンチの露出表面に対し、クリーニングおよび自然酸化膜除去を含む前処理を行う工程と、前記前処理工程の後、
前記トレンチの露出表面に対し、水素雰囲気中で熱処理を行う工程とを含むことを特徴とする請求項２２記載の半導体装置の製造方法。
【請求項２４】
前記水素雰囲気中の熱処理工程は、前記ＳｉＧｅ層のエピタキシャル成長と同じ温度で実行されることを特徴とする請求項２３記載の半導体装置の製造方法。
【請求項２５】
チャネル領域の両側にＳｉＧｅ圧縮応力発生領域を有する半導体装置の製造方法であって、
シリコン基板上にゲート絶縁膜を形成する工程と、
前記シリコン基板上に、前記ゲート絶縁膜を介してゲート電極を、前記チャネル領域に対応して形成する工程と、
前記シリコン基板中、前記ゲート電極の両側に、一対のｐ型拡散領域を形成する工程と、
前記シリコン基板中、それぞれソースおよびドレイン領域に対応して、エッチングにより、一対の、各々は複数のファセットで画成された側壁面を有するトレンチを、前記チャネル領域から離間して形成する工程と、
前記トレンチの側壁面と底面を、ｐ型にドープされたＳｉエピタキシャル層により覆う工程と、
前記Ｓｉエピタキシャル層上にｐ型ＳｉＧｅ混晶層をエピタキシャル成長させ、前記トレンチを充填する工程とよりなり、
前記ｐ型ＳｉＧｅ層のエピタキシャル成長は、４００〜５５０℃の温度において実行されることを特徴とする半導体装置の製造方法。
【請求項２６】
前記ｐ型Ｓｉ層のエピタキシャル成長に先立って、前記トレンチの露出表面に対し、クリーニングおよび自然酸化膜除去を含む前処理を行う工程と、前記前処理工程の後、前記トレンチの露出表面に対し、水素雰囲気中で熱処理を行う工程とを含むことを特徴とする請求項２５記載の半導体装置の製造方法。
【請求項２７】
前記水素雰囲気中の熱処理工程は、前記ｐ型ＳｉＧｅ混晶層のエピタキシャル成長と同じ温度で実行されることを特徴とする請求項２６記載の半導体装置の製造方法。
【請求項２８】
前記ｐ型ＳｉＧｅ混晶層のエピタキシャル成長は、低圧ＣＶＤ法により、Ｓｉ気相原料とＧｅ気相原料に、ｐ型ドーパントガスを添加して実行されることを特徴とする請求項２２〜２７のうち、いずれか一項記載の半導体装置の製造方法。
【請求項２９】
前記ｐ型ＳｉＧｅ混晶層のエピタキシャル成長は、前記Ｓｉ気相原料とＧｅ気相原料とを、前記ＳｉＧｅ混晶層中のＧｅ濃度が２０％以上、２８％未満となるような流量で供給しながら実行されることを特徴とする請求項２８記載の半導体装置の製造方法。
【請求項３０】
前記ｐ型ＳｉＧｅ層のエピタキシャル成長は、前記シリコン基板表面とゲート絶縁膜との界面を越えて実行されることを特徴とする請求項２２〜２９のうち、いずれか一項記載の半導体装置の製造方法。
【請求項３１】
さらに、前記ｐ型ＳｉＧｅ混晶層のエピタキシャル成長工程の後、前記ｐ型ＳｉＧｅ混晶層上に、Ｓｉを主とし、Ｇｅを実質的に含まないｐ型半導体層を、エピタキシャル成長する工程を含むことを特徴とする請求項２２〜３０のうち、いずれか一項記載の半導体装置の製造方法。
【請求項３２】
さらに、前記ｐ型ＳｉＧｅ混晶層のエピタキシャル成長工程の後、前記ｐ型ＳｉＧｅ混晶層上に、Ｓｉを主とし、Ｇｅ濃度が２０％を超えないｐ型半導体よりなるキャップ層を、エピタキシャル成長する工程を含むことを特徴とする請求項２２〜３０のうち、いずれか一項記載の半導体装置。
【請求項３３】
前記ｐ型キャップ層をエピタキシャル成長する工程は、前記ｐ型ＳｉＧｅ混晶層のエピタキシャル成長工程と実質的に同一温度、あるいはそれ以下の温度で実行されることを特徴とする請求項３０または３１記載の半導体装置の製造方法。
【請求項３４】
さらに前記キャップ層上にシリサイド膜を、前記シリサイド膜の下面が前記キャップ層とｐ型ＳｉＧｅ混晶層の界面を越えないように形成する工程を含むことを特徴とする請求項３２または３３記載の半導体装置の製造方法。
【請求項３５】
前記キャップ層の形成工程の後、前記シリサイド膜の形成前に、前記側壁絶縁膜の表面を、エッチングガスにより、前記ｐ型ＳｉＧｅ混晶層のエピタキシャル成長工程と実質的に同一温度、あるいはそれ以下の温度で処理する工程を含むことを特徴とする請求項３４記載の半導体装置の製造方法。
【請求項３６】
前記ｐ型ＳｉＧｅ混晶層をエピタキシャル成長する工程は、前記ゲート電極表面をボロン膜で覆った状態で実行されることを特徴とする請求項２２〜３５のうち、いずれか一項記載の半導体装置の製造方法。
【請求項３７】
前記トレンチを形成する工程は、ドライエッチング工程とウェットエッチング工程とを含むことを特徴とする請求項２２〜３６のうち、いずれか一項記載の半導体装置の製造方法。
【請求項３８】
前記ゲート絶縁膜を形成する工程は、前記シリコン基板表面から自然酸化膜を除去する工程と、
前記自然酸化膜を除去したシリコン基板表面に、前記ゲート絶縁膜を形成する工程とよりなり、
前記自然酸化膜を除去する工程は、水素を含まない非酸化雰囲気中、９００℃以下の温度で熱処理する工程よりなることを特徴とする請求項２２〜３７のうちいずれか一項記載の半導体装置の製造方法。