【手続補正書】
【提出日】平成20年3月5日(2008.3.5)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正の内容】
【請求項４】  前記複数のメモリブロックの各々において、前記ｋ本の第１ビット線の各々は、ｈ本（ｈ：２以上の整数）のサブビット線に分割され、
前記複数の書込ワード線は、前記ｈ本のサブビット線にそれぞれ対応するｈ個のグループに分割されるとともに、前記ｈ個のグループの各々において、前記複数の書込ワード線のうちの前記行選択結果に応じた１本ずつが活性化され、
前記複数のメモリブロックの各々は、
前記ｋ本の第１ビット線ごとに設けられる第２のビット線電流切換部をさらに含み、
前記第２のビット線電流切換部は、前記ｋ本の第１ビット線のうちの対応する１本を構成するｈ本のサブビット線をそれぞれ流れる前記第１のデータ書込電流の方向が、前記対応する１本の第１ビット線を用いて書込まれるｈビットの前記入力データのデータレベルにそれぞれ対応するように、前記対応する１本の第１ビット線に供給される前記第１のデータ書込電流が流入する第３のノードと、前記対応する１本の第１ビット線から前記第１のデータ書込電流が流出する第４のノードとの間に、前記ｈ本のサブビット線を直列に結合する、請求項１記載の薄膜磁性体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項７
【補正方法】変更
【補正の内容】
【請求項７】  並列に複数ビットの入力データを書込可能な薄膜磁性体記憶装置であって、
行列状に配置された複数の磁性体メモリセルを含むメモリアレイを備え、
前記複数の磁性体メモリセルの各々は、
第１および第２のデータ書込電流によってそれぞれ印加される第１および第２のデータ書込磁界の方向の組合せに応じて書込まれるデータレベルに応じて抵抗値が変化する記憶部を有し、
前記複数の磁性体メモリセルの列に対応してそれぞれ配置され、各々が、列選択結果に応じて前記第１のデータ書込電流を流すための複数の第１ビット線をさらに備え、
各前記第１ビット線は、ｈ本の第１サブビット線に分割され、
前記磁性体メモリセルの行に対応してそれぞれ設けられ、各々が、データ書込時において行選択結果に応じて選択的に活性化されて、前記第２のデータ書込電流を流すための複数の書込ワード線をさらに備え、
前記複数の書込ワード線は、前記ｈ本の第１サブビット線にそれぞれ対応するｈ個のグループに分割されるとともに、前記ｈ個のグループの各々において、前記複数の書込ワード線のうちの前記行選択結果に応じた１本ずつが活性化され、
前記第１ビット線ごとに設けられるビット線電流切換部をさらに備え、
前記ビット線電流切換部は、前記ｈ本の第１サブビット線をそれぞれ流れる前記第１のデータ書込電流の方向が、前記複数の第１ビット線のうちの対応する１本を用いて書込まれるｈビットの前記入力データのデータレベルにそれぞれ対応するように、前記対応する１本の第１ビット線に供給される前記第１のデータ書込電流が流入する第１のノードと、前記対応する１本の第１ビット線から前記第１のデータ書込電流が流出する第２のノードとの間に、前記ｈ本の第１サブビット線を直列に結合する、薄膜磁性体記憶装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
このようなシステムＬＳＩにおいては、多ビットの内部データバスでロジックとＲＡＭなどのメモリとの間が相互接続される。内部データバスの長さは、ボード上配線に比べて十分短く、また寄生インピーダンスも小さいため、内部データバスの充放電電流の大幅な低減および高速での信号伝送を実現することができる。たとえば、汎用のＲＡＭに比べて、１桁ないし２桁以上高速のデータ転送速度を実現することができる。また、ロジックに対して汎用メモリを外付けする方式に比べて、ロジックの外部ピン端子数を低減することも可能である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
請求項４記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、複数のメモリブロックの各々において、ｋ本の第１ビット線の各々は、ｈ本（ｈ：２以上の整数）のサブビット線に分割され、複数の書込ワード線は、ｈ本のサブビット線にそれぞれ対応するｈ個のグループに分割されるとともに、ｈ個のグループの各々において、複数の書込ワード線のうちの行選択結果に応じた１本ずつが活性化され、複数のメモリブロックの各々は、ｋ本の第１ビット線ごとに設けられる第２のビット線電流切換部をさらに含み、第２のビット線電流切換部は、ｋ本の第１ビット線のうちの対応する１本を構成するｈ本のサブビット線をそれぞれ流れる第１のデータ書込電流の方向が、対応する１本の第１ビット線を用いて書込まれるｈビットの入力データのデータレベルにそれぞれ対応するように、対応する１本の第１ビット線に供給される第１のデータ書込電流が流入する第３のノードと、対応する１本の第１ビット線から第１のデータ書込電流が流出する第４のノードとの間に、ｈ本のサブビット線を直列に結合する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
図２においては、代表的に、第１行・第１列に配置されるメモリセルＭＣの配置が示されている。すなわち、代表的に図示されるメモリセルＭＣは、リードワード線（図示せず）およびビット線対ＢＬＰ１を構成する一方のビット線ＢＬ１と結合されている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正の内容】
【００７７】
列デコーダ２５は、データ書込時において、コラムアドレスＣＡのデコード結果、すなわち列選択結果に応じて、メモリブロックＢＬＫ１〜ＢＬＫＪのそれぞれに対応するメモリブロック選択信号ＹＳ１〜ＹＳＪのうちの１個を選択的にＨレベルに活性化する。メモリブロック選択信号ＹＳ〜ＹＳＪの反転信号は、／ＹＳ１〜／ＹＳＪで示される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００８７
【補正方法】変更
【補正の内容】
【００８７】
ビット線電流スイッチユニットＢＳＷａｊは、入力データビットＷＤ（ｊ）のレベルが“１”である場合には、ノードＮｊとビット線ＢＬｊとを電気的に結合し、ビット線／ＢＬｊとノードＮ（ｊ＋１）を電気的に結合する。すでに説明したように、ビット線ＢＬｊおよび／ＢＬｊは、ビット線結合トランジスタ６２によって電気的に結合されている。したがって、ビット線対ＢＬＰｊにおいて、往復電流＋Ｉｗを流すパスが形成される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】変更
【補正の内容】
【００８８】
一方、入力データビットＷＤ（ｊ）のレベルが“０”である場合には、ビット線電流スイッチユニットＢＳＷａｊは、ノードＮｊとビット線／ＢＬｊとを電気的に結合し、ビット線ＢＬｊとノードＮ（ｊ＋１）を電気的に結合する。したがって、ビット線対ＢＬＰｊにおいて、往復電流−Ｉｗを流すパスが形成される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１１８
【補正方法】変更
【補正の内容】
【０１１８】
ビット線結合トランジスタ６２の各々は、データ読出時においては、制御信号ＷＥの非活性化に応答してオフしている。この結果、データ読出においては、各ビット線対ＢＬＰを構成するビット線ＢＬと／ＢＬとは電気的に切り離されている。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１５０
【補正方法】変更
【補正の内容】
【０１５０】
これに応じて、各メモリブロックに対してデータ書込電流Ｉｗを供給するためのデータ書込電流供給線対ＷＳＬＰがさらに配置される。データ書込電流供給線対ＷＳＬＰは、相補のデータ書込電流供給線ＷＳＬおよび／ＷＳＬを有する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１５９
【補正方法】変更
【補正の内容】
【０１５９】
一方、ライトワード線ＷＷＬ１〜ＷＷＬｎは、メモリアレイ１０全体でｎ本設けられ、データ書込時においては、行選択結果に応じていずれか１本が活性化されて、データ書込電流Ｉｐが流される。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１６４
【補正方法】変更
【補正の内容】
【０１６４】
行デコーダ２０は、Ｎ個のメモリブロック行のうちの１個を選択するための、メモリブロック選択信号ＹＲＳ１〜ＹＲＳＮを生成する。メモリブロック選択信号ＹＲＳ１〜ＹＲＳＮは、Ｎ個のメモリブロック行のそれぞれに対応する。行デコーダ２０は、行選択結果に応じて選択的に活性化されたライトワード線ＷＷＬに対応するメモリブロック行を選択するために、メモリブロック選択信号ＹＲＳ１〜ＹＲＳＮのうちの対応する１個を活性化する。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１６５
【補正方法】変更
【補正の内容】
【０１６５】
このような構成とすることにより、列選択結果に応じて、データ書込対象に選択されたメモリブロックが属するメモリブロック列に対応するローカルデータ書込電流供給線対ＬＷＳＬＰに対して、データ書込電流Ｉｗを供給することができる。さらに、行選択結果に応じて、各メモリブロックにおいてメモリブロック選択ゲートをオンさせる。この結果、行選択結果および列選択結果に応じてデータ書込対象に選択されたメモリブロックに対して、データ書込電流Ｉｗを供給することができる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１７９
【補正方法】変更
【補正の内容】
【０１７９】
メモリセル行にそれぞれ対応して、メモリアレイ１０全体ではｎ本配置されるライトワード線ＷＷＬは、ｈ個のサブビット線対にそれぞれ対応するｈ個のグループに分割される。データ書込時には、各グループにおいて、行選択結果に応じた１本のライトワード線が活性化される。図２０に示す構成においては、ライトワード線ＷＷＬは、ＷＷＬａ１〜ＷＷＬａｌ（ｌ：ｌ＝ｎ／ｈで示される自然数）、ＷＷＬｂ１〜ＷＷＬｂｌ、ＷＷＬｃ１〜ＷＷＬｃｌおよびＷＷＬｄ１〜ＷＷＬｄｌの４個（ｈ個）のグループに分割される。データ書込時には、各グループにおいて、ｌ本のライトワード線のうちの行選択結果に応じた１本が活性化される。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１８２
【補正方法】変更
【補正の内容】
【０１８２】
隣接するサブビット線対同士の間には、ビット線電流スイッチユニットＢＳＷｂがそれぞれ配置される。すなわち、サブビット線対ＳＢＬＰ１およびＳＢＬＰ２の間にはビット線電流スイッチユニットＢＳＷｂ１が配置され、サブビット線対ＳＢＬＰ２およびＳＢＬＰ３の間にはビット線電流スイッチユニットＢＳＷｂ２が配置され、サブビット線対ＳＢＬＰ３およびＳＢＬＰ４の間にはビット線電流スイッチユニットＢＳＷｂ３が配置される。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１８４
【補正方法】変更
【補正の内容】
【０１８４】
ビット線電流スイッチユニットＢＳＷａは、実施の形態１で説明したビット線電流スイッチユニットＢＳＷａと同様の構成を有し、ノードＮ１とサブビット線ＳＢＬ１および／ＳＢＬ１との間にそれぞれ結合されるトランジスタスイッチＴ１１およびＴ１２と、サブビット線／ＳＢＬ１およびＳＢＬ１とノードＮｓとの間にそれぞれ電気的に結合されるトランジスタスイッチＴ１３およびＴ１４とを有する。トランジスタスイッチＴ１１およびＴ１３のゲートには、入力データビットＷＤ１が入力され、トランジスタスイッチＴ１２およびＴ１４のゲートには、入力データビットＷＤ１の反転ビット／ＷＤ１が入力される。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１８７
【補正方法】変更
【補正の内容】
【０１８７】
トランジスタスイッチＴ２１およびＴ２３のゲートには、一致比較ゲート１６０ｂの出力信号が入力される。一致比較ゲート１６０ｂは、サブビット線対ＳＢＬＰ２を用いて書込まれる入力データビットＷＤ２と、前段のサブビット線対ＳＢＬＰ１を用いて書込まれる入力データビットＷＤ１との間の一致比較結果を出力する。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０１８８
【補正方法】変更
【補正の内容】
【０１８８】
トランジスタスイッチＴ２２およびＴ２４のゲートには、一致比較ゲート１６５ｂの出力信号が入力される。一致比較ゲート１６５ｂは、入力データビットＷＤ２と、入力データビットＷＤ２の反転ビット／ＷＤ２との間の一致比較結果を出力する。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０１８９
【補正方法】変更
【補正の内容】
【０１８９】
したがって、ビット線電流スイッチユニットＢＳＷｂ１は、対応するサブビット線対ＳＢＬＰ２に対する入力データビットＷＤ２と、隣接する前段のサブビット線対ＳＬＢＰ１に対応する入力データビットＷＤ１とのレベルが一致する場合においては、トランジスタスイッチＴ２１およびＴ２３がオンするとともに、トランジスタスイッチＴ２２およびＴ２４をオフする。一方、これらの入力データビットが一致しない場合には、トランジスタスイッチＴ２２およびＴ２４がオンするとともに、トランジスタスイッチＴ２１およびＴ２３がオフする。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０１９５
【補正方法】変更
【補正の内容】
【０１９５】
ビット線電流スイッチユニットＢＳＷｂ１は、入力データビットＷＤ２とＷＤ１とのレベルが異なるので、サブビット線ＳＢＬ１および／ＳＢＬ１を、サブビット線／ＳＢＬ２およびＳＢＬａ２とそれぞれ電気的に結合する。この結果、サブビット線対ＳＢＬＰ２を構成するサブビット線ＳＢＬ２および／ＳＢＬ２を往復電流−Ｉｗとして流れるデータ書込電流は、サブビット線対ＳＢＬＰ１を構成するサブビット線ＳＢＬ１および／ＳＢＬ１を流れるデータ書込電流（＋Ｉｗ）とは逆方向に設定される。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０２０１
【補正方法】変更
【補正の内容】
【０２０１】
したがって、直列に結合されるサブビット線対によって構成される電流経路にデータ書込電流Ｉｗを流すことによって、複数ビットのデータ書込を並列に実行することができる。すなわち、それぞれのサブビット線対に対して独立にデータ書込電流Ｉｗを供給する構成と比較して、データ書込電流を、１／４（１／ｈ）に抑制することができる。この結果、ＭＲＡＭデバイスの低消費電力化および、データ書込時に発生する磁界ノイズの抑制による動作の安定化を図ることができる。