【手続補正書】
【提出日】平成20年8月12日(2008.8.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  コンテントアドレサブルメモリであって、
各クロックサイクルで検索動作を実行するための検索ポートと、
前記コンテントアドレサブルメモリのアドレス位置でデータの書き込みおよび読み出しをするためのメンテナンスポートと、
前記検索ポートから前記メンテナンスポートに伝送されるインターロック信号であって、前記コンテントアドレサブルメモリに対してデータの書き込みおよび読み出しを実行すべき時を設定することにより、前記検索動作が中断することなく各クロックサイクルで継続するようにする、前記インターロック信号と、
を備えるコンテントアドレサブルメモリ。
【請求項２】  請求項１記載のコンテントアドレサブルメモリであって、
前記インターロック信号は、検索動作の終了時、および、検索プリチャージ動作とリカバリフェイズの一方の開始時に伝送される、コンテントアドレサブルメモリ。
【請求項３】  請求項２記載のコンテントアドレサブルメモリであって、
前記メンテナンスポートは、クロックサイクルの開始時に書き込み動作をセットアップし、前記検索動作の終了時および前記検索プリチャージ動作の開始時に前記書き込み動作を実行するように構成されている、コンテントアドレサブルメモリ。
【請求項４】  請求項２記載のコンテントアドレサブルメモリであって、
前記メンテナンスポートは、読み出し動作の第１のサイクル期間中にデータのアドレスにアクセスし、前記読み出し動作の第２のサイクル期間中に前記アドレスにおける前記データをセンスおよびラッチするように構成されている、コンテントアドレサブルメモリ。
【請求項５】  請求項４記載のコンテントアドレサブルメモリであって、
検索動作は、前記第１の読み出しサイクルおよび前記第２の読み出しサイクルの双方の期間中に、前記検索ポートによって実行される、コンテントアドレサブルメモリ。
【請求項６】  請求項１記載のコンテントアドレサブルメモリであって、
前記コンテントアドレサブルメモリは、少なくとも１つのマクロを備え、前記少なくとも１つのマクロは、複数のコアを備え、各コアは、前記メンテナンスポートと前記検索ポートと前記インターロック信号とを備える、コンテントアドレサブルメモリ。
【請求項７】  請求項６記載のコンテントアドレサブルメモリであって、
各コアは、複数ワードの列を備え、各ワードは、１つの有効ビットを備える、コンテントアドレサブルメモリ。
【請求項８】  請求項６記載のコンテントアドレサブルメモリであって、
各コアは、行デコーダと優先順位エンコーダとを備える、コンテントアドレサブルメモリ。
【請求項９】  請求項１記載のコンテントアドレサブルメモリであって、
前記検索ポートと前記メンテナンスポートは、複数のサブブロックに対応し、各サブブロックは、メモリアレイからなるワードの列を定義しており、
前記メンテナンスポートは、複数のサブブロック制御（ＳＢＣ）ユニットを備え、前記各ＳＢＣユニットは、前記検索ポートから前記インターロック信号を受け取って、Ｚデコード信号（Ｚｌ）を生成するように構成されており、前記Ｚデコード信号（Ｚｌ）は、前記複数のサブブロックのうちの選択された１つのサブブロックのローカルワード線を活性化するように構成されている、コンテントアドレサブルメモリ。
【請求項１０】  請求項９記載のコンテントアドレサブルメモリであって、
前記各ＳＢＣユニットは、さらに、センスアンプ制御信号と、書き込みドライバ制御信号と、プリチャージ制御信号と、を生成するように構成されている、コンテントアドレサブルメモリ。
【請求項１１】  請求項９記載のコンテントアドレサブルメモリであって、
前記各ＳＢＣユニットは、クロック調停ユニットを備え、前記クロック調停ユニットは、前記検索ポートから前記インターロック信号を直接受け取り、また、マスタクロック信号を受け取るように構成されており、前記クロック調停ユニットは、サブブロックＺバッファおよびローカル制御クロックジェネレータに伝送されるローカル制御クロックを生成するように構成されている、コンテントアドレサブルメモリ。
【請求項１２】  請求項１１記載のコンテントアドレサブルメモリであって、
前記ローカル制御クロックジェネレータは、少なくとも、プリチャージクロックと、書き込みクロックと、センスクロックとを、生成するように構成されている、コンテントアドレサブルメモリ。
【請求項１３】  請求項１１記載のコンテントアドレサブルメモリであって、
前記Ｚデコード信号（Ｚｌ）は、前記ＳＢＣユニットの前記サブブロックＺバッファから出力される、コンテントアドレサブルメモリ。
【請求項１４】  請求項９記載のコンテントアドレサブルメモリであって、
前記メンテナンスポートは、さらに、グローバル制御リセット信号と、グローバル制御読み出し信号と、グローバル制御書き込み信号と、サブブロックアドレッシングとを、前記各ＳＢＣユニットに伝送するように構成されている、グローバルメンテナンス制御を備える、コンテントアドレサブルメモリ。
【請求項１５】  請求項１４記載のコンテントアドレサブルメモリであって、
前記グローバルメンテナンス制御は、前記検索ポートが動作しない場合に、検索をシミュレートするための検索シミュレータと、クロックイネーブル論理と、クロックバッファと、制御回路と、を備えており、前記制御回路は、読み出しデータと、書き込みデータと、読み出し有効と、書き込み有効と、リセットと、ビジー信号とを生成するように構成されている、コンテントアドレサブルメモリ。
【請求項１６】  請求項１５記載のコンテントアドレサブルメモリであって、
前記クロックバッファは、マスタクロックと、データクロックと、有効ビットクロックと、を生成するように構成されており、前記マスタクロックは、各ＳＢＣユニット内のクロック調停ユニットに伝送される、コンテントアドレサブルメモリ。
【請求項１７】  ２ポートのコンテントアドレサブルメモリであって、
メンテナンスポートと、
検索ポートと、
前記メンテナンスポートと前記検索ポートとの間に定義された複数のサブブロックメモリ列と、
前記検索ポートから前記メンテナンスポートに伝送されるように構成されたインターロック信号であって、要求された検索動作の期間中に、前記検索ポートが各クロックサイクルで検索動作を実行するのを中断しないように、前記メンテナンスポートがデータの書き込みおよび読み出しを実行すべき時を合図する、前記インターロック信号と、
を備える２ポートのコンテントアドレサブルメモリ。
【請求項１８】  請求項１７記載の２ポートのコンテントアドレサブルメモリであって、
前記インターロック信号は、検索動作の終了時および検索プリチャージ動作の開始時に伝送される、２ポートのコンテントアドレサブルメモリ。
【請求項１９】  請求項１８記載の２ポートのコンテントアドレサブルメモリであって、
前記メンテナンスポートは、クロックサイクルの開始時に書き込み動作をセットアップし、前記検索動作の終了時および前記検索プリチャージ動作の開始時に前記書き込み動作を実行するように構成されている、２ポートのコンテントアドレサブルメモリ。
【請求項２０】  請求項１８記載の２ポートのコンテントアドレサブルメモリであって、
前記メンテナンスポートは、読み出し動作の第１のサイクル期間中にデータのアドレスにアクセスし、前記読み出し動作の第２のサイクル期間中に前記アドレスにおける前記データをセンスおよびラッチするように構成されている、２ポートのコンテントアドレサブルメモリ。
【請求項２１】  請求項２０記載の２ポートのコンテントアドレサブルメモリであって、
検索動作は、前記第１の読み出しサイクルおよび前記第２の読み出しサイクルの双方の期間中に、前記検索ポートによって実行される、２ポートのコンテントアドレサブルメモリ。
【請求項２２】  コンテントアドレサブルメモリであって、
検索動作を実行するための検索ポートと、
前記コンテントアドレサブルメモリのアドレス位置でデータの書き込みおよび読み出しをするためのメンテナンスポートと、
前記検索ポートから前記メンテナンスポートに伝送されるインターロック信号であって、各クロックサイクルでトリガされ得る検索動作を中断しないように、コンテントアドレサブルメモリに対して前記データの書き込みおよび読み出しを実行すべき時を設定する、前記インターロック信号と、
を備えるコンテントアドレサブルメモリ。
【請求項２３】  請求項２２記載のコンテントアドレサブルメモリであって、
前記インターロック信号は、検索動作の終了時、および、検索プリチャージ動作とリカバリフェイズの一方の開始時に伝送される、コンテントアドレサブルメモリ。
【請求項２４】  請求項２３記載のコンテントアドレサブルメモリであって、
前記メンテナンスポートは、クロックサイクルの開始時に書き込み動作をセットアップし、前記検索動作の終了時および前記検索プリチャージ動作の開始時に前記書き込み動作を実行するように構成されている、コンテントアドレサブルメモリ。
【請求項２５】  請求項２３記載のコンテントアドレサブルメモリであって、
検索動作を実行するための前記検索ポートは、解除されるように構成されている、コンテントアドレサブルメモリ。
【請求項２６】  コンテントアドレサブルメモリチップであって、
Ｎコアよりなる第１のセットを備える第１のマクロと、
Ｎコアよりなる第２のセットを備える第２のマクロと、
前記Ｎコアよりなる第１のセットの第１の側に結合された第１のメンテナンスポートと、
前記Ｎコアよりなる第２のセットの第１の側に結合された第２のメンテナンスポートと、
前記Ｎコアよりなる第１のセットの第２の側に結合された第１の検索ポートと、
前記Ｎコアよりなる第２のセットの第２の側に結合された第２の検索ポートと、
前記Ｎコアよりなる第１のセットの各コアに１つずつ割り当てられるＮ個のインターロック信号よりなる第１のセットであって、前記第１の検索ポートから前記第１のメンテナンスポートに結合され、前記Ｎコアよりなる第１のセットのうちの選択されたコアに対して読み出しおよび書き込みを実行すべき時を合図し、前記読み出しおよび書き込みが、前記第１の検索ポートによる連続した検索を中断することなく実行されるように構成された、前記Ｎ個のインターロック信号よりなる第１のセットと、
前記Ｎコアよりなる第２のセットの各コアに１つずつ割り当てられるＮ個のインターロック信号よりなる第２のセットであって、前記第２の検索ポートから前記第２のメンテナンスポートに結合され、前記Ｎコアよりなる第２のセットのうちの選択されたコアに対して読み出しおよび書き込みを実行すべき時を合図し、前記読み出しおよび書き込みが、前記第２の検索ポートによる連続した検索を中断することなく実行されるように構成された、前記Ｎ個のインターロック信号よりなる第２のセットと、
を備えるコンテントアドレサブルメモリチップ。
【請求項２７】  コンテントアドレサブルメモリチップであって、
８コアよりなる第１のセットを備える第１のマクロと、
８コアよりなる第２のセットを備える第２のマクロと、
前記８コアよりなる第１のセットの第１の側に結合された第１のメンテナンスポートと、
前記８コアよりなる第２のセットの第１の側に結合された第２のメンテナンスポートと、
前記８コアよりなる第１のセットの第２の側に結合された第１の検索ポートと、
前記８コアよりなる第２のセットの第２の側に結合された第２の検索ポートと、
前記８コアよりなる第１のセットの各コアに１つずつ割り当てられる８個のインターロック信号よりなる第１のセットであって、前記第１の検索ポートから前記第１のメンテナンスポートに結合され、前記８コアよりなる第１のセットのうちの選択されたコアに対して読み出しおよび書き込みを実行すべき時を合図し、前記読み出しおよび書き込みが、前記第１の検索ポートによる連続した検索を中断することなく実行されるように構成された、前記８個のインターロック信号よりなる第１のセットと、
前記８コアよりなる第２のセットの各コアに１つずつ割り当てられる８個のインターロック信号よりなる第２のセットであって、前記第２の検索ポートから前記第２のメンテナンスポートに結合され、前記８コアよりなる第２のセットのうちの選択されたコアに対して読み出しおよび書き込みを実行すべき時を合図し、前記読み出しおよび書き込みが、前記第２の検索ポートによる連続した検索を中断することなく実行されるように構成された、前記８個のインターロック信号よりなる第２のセットと、
を備えるコンテントアドレサブルメモリチップ。
【請求項２８】  コンテントアドレサブルメモリであって、
複数の検索動作を実行するための第１のポートと、
前記コンテントアドレサブルメモリ内の位置で第２の動作を実行するための第２のポートと、
前記複数の検索動作を中断することなく前記第２の動作を実行するように前記コンテンントアドレサブルメモリを制御する回路と、
を備えるコンテントアドレサブルメモリ。
【請求項２９】  請求項２８記載のコンテントアドレサブルメモリであって、
前記第２の動作は、読み出し動作と書き込み動作からなるグループから選択される、コンテントアドレサブルメモリ。
【請求項３０】  請求項２８記載のコンテントアドレサブルメモリであって、
前記第２のポートは、読み出し及び書き込み動作を提供するメンテナンスポートであり、前記第２の動作は読み出し動作と書き込み動作のうちの一方である、コンテントアドレサブルメモリ。
【請求項３１】  請求項２８記載のコンテントアドレサブルメモリであって、
前記第２の動作は、前記複数の検索動作の間に実行される、コンテントアドレサブルメモリ。
【請求項３２】  請求項２８記載のコンテントアドレサブルメモリであって、
前記回路は、前記第２のポートに信号を供給して、前記複数の検索動作を中断することなく前記第２の動作を実行するように前記コンテントアドレサブルメモリを制御する、コンテントアドレサブルメモリ。
【請求項３３】  請求項２８記載のコンテントアドレサブルメモリであって、
前記回路は、コアに信号を供給して、前記複数の検索動作を中断することなく前記第２の動作を実行するように前記コンテントアドレサブルメモリを制御する、コンテントアドレサブルメモリ。
【請求項３４】  請求項２８記載のコンテントアドレサブルメモリであって、
前記回路は、検索ステージと検索プリチャージステージとの間に信号を供給して、前記複数の検索動作を中断することなく前記第２の動作を実行するように前記コンテントアドレサブルメモリを制御する、コンテントアドレサブルメモリ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
図５Ｃは、グローバルデータバス（ＧＤＢ）２７２を、本発明の一実施形態に従ってより詳細に示す図である。ＧＤＢ２７２は、トライステートバスとしてのラッチバスであることが好ましい。この例では、メンテナンスポート１０３ａと連結している各サブブロック１１２に回路２７０が設けられている。図示するように、回路２７０は、トライステートバッファ２７０ｂに連結したセンスアンプ２７０ｃを含んでいる。読み出し動作期間では、データは、センスアンプ２７０ｃでセンスされて、トライステートバッファ２７０ｂに供給される。代表的な読み出し動作で示されるように、データは、グローバルデータバス（ＧＤＢ）２７２上にデータを伝送するトライステートバッファ２７０ｂによって供給される。グローバルデータバス（ＧＤＢ）２７２に供給されたデータは、データＩ／Ｏ２７４そしてバッファ２７４ｂに伝送される。