(57)【特許請求の範囲】
【請求項１】
互いに対向する一対の基板間に液晶が挟持され、前記一対の基板のうちの一方の基板上に、互いに交差して設けられた複数の走査線および複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリクス状に配置された複数の画素電極、該画素電極のスイッチング素子である複数の薄膜トランジスタ、および複数のＭＯＳ型蓄積容量とを有し、他方の基板上に対向電極を有する液晶装置であって、
前記ＭＯＳ型蓄積容量が、前記画素電極と前記対向電極との間に形成される液晶容量と並列に設けられ、前記画素電極を介して液晶に書き込まれた所定レベルの画像信号がリークするのを防ぐものであり、前記ＭＯＳ型蓄積容量をなすＭＯＳトランジスタが、当該ＭＯＳトランジスタの少なくともチャネル領域に当該ＭＯＳトランジスタのしきい値電圧を低下させる不純物を、前記薄膜トランジスタのソース領域およびドレイン領域に注入される不純物のドーズ量よりも少ないドーズ量で注入してなるデプレッション型のＭＯＳトランジスタであることを特徴とする液晶装置。
【請求項２】
前記デプレッション型のＭＯＳトランジスタは、デプレッション型に変換する前の本来のＭＯＳトランジスタのしきい値電圧の極性から逆極性のしきい値電圧となるまでデプレッション化されていることを特徴とする請求項１に記載の液晶装置。
【請求項３】
前記デプレッション型のＭＯＳトランジスタのゲート電極に相当する導体層に印加される電圧が、当該液晶装置における画像信号のパルスの振幅の範囲内に設定されていることを特徴とする請求項２に記載の液晶装置。
【請求項４】
前記デプレッション型のＭＯＳトランジスタは、前記薄膜トランジスタを構成する半導体層と一体とされ当該ＭＯＳトランジスタのチャネル領域を有する半導体層と、該半導体層と少なくとも一部が重なるように形成され当該ＭＯＳトランジスタのゲート電極となる容量線と、前記半導体層と前記容量線との間に介在する誘電体膜とからなることを特徴とする請求項１ないし３のいずれかに記載の液晶装置。
【請求項５】
互いに対向する一対の基板間に液晶が挟持され、前記一対の基板のうちの一方の基板上に、互いに交差して設けられた複数の走査線および複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリクス状に配置された複数の画素電極、該画素電極のスイッチング素子である複数の薄膜トランジスタ、および複数のＭＯＳ型蓄積容量とを有し、他方の基板上に対向電極を有する液晶装置の製造方法であって、
前記ＭＯＳ型蓄積容量が、前記画素電極と前記対向電極との間に形成される液晶容量と並列に設けられ、前記画素電極を介して液晶に書き込まれた所定レベルの画像信号がリークするのを防ぐものであり、前記ＭＯＳ型蓄積容量をなすＭＯＳトランジスタを構成する半導体層の少なくともチャネル領域に当該ＭＯＳトランジスタのしきい値電圧を低下させるための不純物イオンを、前記薄膜トランジスタのソース領域およびドレイン領域に導入される不純物のドーズ量よりも少ないドーズ量で注入するイオン注入工程を有し、この工程によって前記ＭＯＳ型蓄積容量をなすＭＯＳトランジスタをデプレッション化することを特徴とする液晶装置の製造方法。
【請求項６】
前記半導体層への前記不純物イオンの注入を、前記半導体層を覆う誘電体膜の形成前に行うことを特徴とする請求項５に記載の液晶装置の製造方法。
【請求項７】
前記半導体層への前記不純物イオンの注入を、前記半導体層を覆う誘電体膜の形成後に該誘電体膜を介して行うことを特徴とする請求項５に記載の液晶装置の製造方法。
【請求項８】
請求項１ないし４のいずれかに記載の液晶装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶装置およびその製造方法ならびに電子機器に関し、特に液晶装置に用いられるＭＯＳ型の蓄積容量の構成に関するものである。
【０００２】
【従来の技術】
例えば、薄膜トランジスタ（Thin Film Transistor, 以下、ＴＦＴと略記することもある）をスイッチング素子として用いたアクティブマトリクス駆動方式の液晶表示装置においては、縦横に多数の走査線およびデータ線が格子状に配置され、これらの各交点に対応して多数のＴＦＴがＴＦＴアレイ基板上に設けられている。各ＴＦＴは、走査線にゲート電極が接続され、データ線に半導体層のソース領域が接続され、画素電極に半導体層のドレイン領域が接続されている。そして、走査線を介してＴＦＴのゲート電極に走査信号が供給されると、当該ＴＦＴのソース領域−ドレイン領域間のチャネル領域が反転してＴＦＴはオン状態とされ、データ線を介して半導体層のソース領域に供給される画像信号がチャネル領域を介して画素電極に供給される。
【０００３】
ところが、このような画像信号の供給は、各ＴＦＴを介して画素電極毎に極めて短時間しか行われない。そのため、ごく短時間だけオン状態とされたＴＦＴを介して供給される画像信号の電圧をこのオン状態とされた時間よりもはるかに長時間にわたって保持するために、各画素電極には液晶容量と並列に蓄積容量が形成されるのが一般的である。
【０００４】
蓄積容量を形成するには、任意の１画素の画素電極と当該画素の前段の走査線を一部重ねて配置して容量を形成する方法と、専用の容量線を例えばＴＦＴの半導体層に重ねて設けて容量とする方法とがある。前者は開口率が稼げるが、走査線につながる寄生容量が増加し、配線遅延が大きくなるという欠点がある。一方、後者は開口率は劣るが、走査線に影響を与えないため、表示の均一性が確保しやすいという利点がある。
【０００５】
後者の場合、すなわち容量線と半導体層とで容量を形成する場合には、通常、容量線に重なった半導体層の部分に不純物を導入して縮退させ、充分に低抵抗とし、半導体ではなく導体として用いるのがごく普通の容量の構成である。これに対して、容量線に重なった部分の半導体層への不純物導入を行わず、この半導体層の部分をそのまま半導体として用い、いわゆるＭＯＳ構造の容量とする構成も提案されている。
【０００６】
図１１はＭＯＳ型容量を蓄積容量とした画素の一構成例を示すものであり、文献（"A 10.4-in. XGA Low-Temperature Poly-Si TFT-LCD for Mobile PC Applications", Y.Aoki et al., p.176-179, SID'99 DIGEST, 1998）に発表されたものである。
【０００７】
この図に示す画素において、ＴＦＴ１００は１つの半導体層１０２上に２つのゲート電極１０１が設けられたデュアルゲート型ｎチャネルＴＦＴであり、当該半導体層１０２を利用してｎチャネルのＭＯＳ型蓄積容量１０３が設けられている。このように、蓄積容量としてＭＯＳ型容量を採用した場合、容量線に重なる部分の半導体層に不純物を導入するためのイオン注入工程が不要となるため、製造プロセスにおける工程数が削減できるという利点が得られる。
【０００８】
【発明が解決しようとする課題】
しかしながら、ＭＯＳ型の蓄積容量を用いた液晶装置においては以下のような問題点があった。
半導体層に充分に不純物を導入し、導体とした通常の蓄積容量の場合、横軸に印加電圧（例えば半導体層側を基準電位としたときの容量線側の電位）、縦軸に容量をとった時の容量（Ｃ−Ｖ）特性は直線性を示し、印加電圧が正であっても、負であっても容量が形成される。したがって、例えば画像信号が図９（ａ）のようなパルス波形Ｐを示すとすると、半導体層側の電位はこのパルス波形に従って振れることで容量線側の電位レベルＶｃはパルスの振幅の中心に設定できることになる。
【０００９】
これに対して、ＭＯＳ型の蓄積容量では、ＭＯＳトランジスタがオン状態となったところで容量が形成される。すなわち、ｎチャネルのＭＯＳ型蓄積容量の場合、図１０（ａ）に示すようなＣ−Ｖ特性を示し、印加電圧が例えば１〜２Ｖ程度のしきい値Ｖth1を越えたところで容量が形成される。このようにＭＯＳ型の蓄積容量では、印加電圧が正、負いずれかの一方でしか容量が形成されない。そのため、図９（ａ）のように容量線側の電位レベルをパルスの振幅の中心に設定することはできず、図９（ｂ）に示すように、パルスの振幅にある程度のマージン（例えばスイッチング用ＴＦＴのしきい値をＶth2とすると、Ｖth2×２＋α）を見込んだ値に容量線側の電位レベルＶｃ’を設定しなければならない。
【００１０】
このような違いにより、半導体層と容量線との間に介在する誘電体膜（ＴＦＴのゲート絶縁膜がこの膜にあたる）に実効的に印加される電圧は、通常の蓄積容量の場合が上記画像信号のパルスの振幅の半分程度であるのに対し、ＭＯＳ型蓄積容量の場合は画像信号のパルスの振幅を越える値になり、通常の蓄積容量の場合に比べてかなり大きくなる。その結果、誘電体膜の欠陥等に起因して絶縁不良が起こり、製品の歩留まりが低下したり、誘電体膜の経時劣化により信頼性が低下するなどの不具合が生じる恐れがあった。
【００１１】
本発明は、上記の課題を解決するためになされたものであって、誘電体膜への印加電圧を実効的に下げることにより歩留まりおよび信頼性の向上を図ることができるＭＯＳ型蓄積容量を有する液晶装置とその製造方法、ならびにこれを用いた電子機器を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記の目的を達成するために、本発明の液晶装置は、互いに対向する一対の基板間に液晶が挟持され、前記一対の基板のうちの一方の基板上に、互いに交差して設けられた複数の走査線および複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリクス状に配置された複数の画素電極、該画素電極のスイッチング素子である複数の薄膜トランジスタ、および複数のＭＯＳ型蓄積容量とを有する液晶装置であって、前記ＭＯＳ型蓄積容量をなすＭＯＳトランジスタがデプレッション型のＭＯＳトランジスタであることを特徴とするものである。
【００１３】
従来のＭＯＳ型蓄積容量の場合、図１０（ａ）に示したように、印加電圧が正、負いずれかの一方でしか容量が形成されず、印加電圧が所定のしきい値を越えたところで容量が形成されるため、蓄積容量を構成するＭＯＳトランジスタのゲート電極に相当する一方の導体層の電位を、画像信号のパルスの振幅を越える値に設定しなければならなかった。これに対して、本発明のように、蓄積容量をなすＭＯＳトランジスタをデプレッション型とすれば、トランジスタのしきい値電圧がデプレッション型に変換する前の本来のＭＯＳトランジスタのしきい値電圧よりも低下するため、それに応じてＣ−Ｖ特性も図１０（ａ）に示した状態から図１０（ｂ）に示した状態に変化する（つまり、ｎチャネル型の場合、Ｃ−Ｖ曲線が右から左に平行移動してしきい値電圧がＶth1からＶth1’に変化する）。言い換えると、蓄積容量を構成するＭＯＳトランジスタのゲート電極に相当する一方の導体層の電位を従来ほど高くしなくても、同じだけの容量が形成できることになる。
【００１４】
その結果、半導体層と容量線との間に介在する誘電体膜に実効的に印加される電圧を従来のＭＯＳ型蓄積容量の場合に比べて下げることができるため、誘電体膜の欠陥等に起因する絶縁不良の発生確率を下げることができ、製品の歩留まりの向上を図ることができる。また、誘電体膜への実効印加電圧が下がることで誘電体膜の経時劣化が低減するため、信頼性を向上させることができる。
【００１５】
より具体的な手段としては、前記ＭＯＳ型蓄積容量をなすＭＯＳトランジスタの少なくともチャネル領域に当該ＭＯＳトランジスタのしきい値電圧を低下させる不純物を導入することにより前記デプレッション型ＭＯＳトランジスタを形成することができる。例えばｎチャネル型のＭＯＳ型蓄積容量を用いる場合、ＭＯＳトランジスタをデプレッション化するためにはチャネル領域にリン等のＶ族不純物を導入すればよい。逆にｐチャネル型であればボロン等のIII族不純物を導入すればよい。
【００１６】
ただ単にデプレッション型のＭＯＳトランジスタと言っても、デプレッション化の程度には様々ある。本発明においては、デプレッション型に変換する前の本来のＭＯＳトランジスタのしきい値電圧からわずかでもデプレッション化していればそれなりの効果はあるが、デプレッション型に変換する前の本来のＭＯＳトランジスタのしきい値電圧の極性から逆極性のしきい値電圧となる程度にまでデプレッション化することがより好ましい。
【００１７】
その構成とした場合、デプレッション型のＭＯＳトランジスタのゲート電極に相当する導体層に印加する電圧を、当該液晶装置における画像信号のパルスの振幅の範囲内に設定することができる。つまり、この場合の容量は、ＭＯＳ構造ではない従来一般の蓄積容量の場合とほぼ同様の挙動を示すため、ＭＯＳトランジスタのゲート電極に相当する一方の導体層の電位をパルスの振幅の中心に設定することが可能になり、誘電体膜への実効印加電圧をより充分に下げることができる。
【００１８】
前記デプレッション型のＭＯＳトランジスタの具体的な構成としては、スイッチング素子であるＴＦＴを構成する半導体層と一体とされ、当該ＭＯＳトランジスタのチャネル領域を有する半導体層と、この半導体層と少なくとも一部が重なるように形成され、当該ＭＯＳトランジスタのゲート電極となる容量線と、前記半導体層と前記容量線との間に介在する誘電体膜とから構成することができる。この構成によれば、ＭＯＳ型蓄積容量をＴＦＴの形成と同時に形成することができ、合理的な製造プロセスとなる。
【００１９】
本発明の液晶装置の製造方法は、互いに対向する一対の基板間に液晶が挟持され、前記一対の基板のうちの一方の基板上に、互いに交差して設けられた複数の走査線および複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリクス状に配置された複数の画素電極、該画素電極のスイッチング素子である複数の薄膜トランジスタ、および複数のＭＯＳ型蓄積容量とを有する液晶装置の製造方法であって、前記ＭＯＳ型蓄積容量をなすＭＯＳトランジスタを構成する半導体層の少なくともチャネル領域に当該ＭＯＳトランジスタのしきい値電圧を低下させるための不純物イオンを注入するイオン注入工程を有し、この工程により前記ＭＯＳ型蓄積容量をなすＭＯＳトランジスタをデプレッション化することを特徴とするものである。
本発明の液晶装置の製造方法によれば、上記本発明の液晶装置を容易に実現することができる。
【００２０】
半導体層への不純物イオンの注入は、半導体層を覆う誘電体膜の形成前に行ってもよいし、誘電体膜の形成後に誘電体膜を介して行ってもよい。
【００２１】
本発明の電子機器は、上記本発明の液晶装置を備えたことを特徴とするものである。
これによれば、信頼性の高い液晶表示部を有する電子機器を実現することができる。
【００２２】
【発明の実施の形態】
以下、本発明の一実施の形態を図１〜図５を参照して説明する。
図１は、本実施の形態の液晶装置の画像表示領域を構成する複数の画素における各種素子、配線等の等価回路である。図２はデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板における隣接する複数の画素群の平面図である。図３は、右側が蓄積容量部を示す図２のＡ−Ａ’線に沿う断面図、左側がＴＦＴ部を示す図２のＢ−Ｂ’線に沿う断面図である。図４は、ＴＦＴアレイ基板の製造プロセスを説明するための工程断面図である。図５は、液晶装置の全体構成を示す平面図である。
なお、特に図３においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００２３】
［液晶装置要部の構成］
図１に示すように、本実施の形態の液晶装置において、画像表示領域を構成するマトリクス状に形成された複数の画素は、画素電極１と当該画素電極１を制御するためのＴＦＴ２がマトリクス状に複数形成されており、画像信号を供給するデータ線３が当該ＴＦＴ２のソース領域に電気的に接続されている。データ線３に書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線３同士に対して、グループ毎に供給するようにしても良い。また、ＴＦＴ２のゲート電極に走査線４が電気的に接続されており、所定のタイミングで走査線４に対してパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極１は、ＴＦＴ２のドレイン領域に電気的に接続されており、スイッチング素子であるＴＦＴ２を一定期間だけそのスイッチを閉じることにより、データ線３から供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。
【００２４】
画素電極１を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形成された対向電極（後述する）との間で一定期間保持される。ここで、保持された画像信号がリークするのを防ぐために、画素電極１と対向電極との間に形成される液晶容量と並列に蓄積容量部５を付加する。本実施の形態ではこの蓄積容量部５がＭＯＳ構造の蓄積容量となっている。符号６は、蓄積容量をなすＭＯＳトランジスタのゲート線に相当する容量線である。この蓄積容量により、画素電極１の電圧はソース電圧が印加された時間よりも３桁も長い時間だけ保持される。これにより保持特性はさらに改善され、コントラスト比の高い液晶装置が実現できる。
【００２５】
図２に示すように、液晶装置の一方の基板をなすＴＦＴアレイ基板７上には、インジウム錫酸化物（Indium Tin Oxide, 以下、ＩＴＯと略記する）等の透明導電膜からなる複数の画素電極１（輪郭を破線で示す）がマトリクス状に配置されており、画素電極１の紙面縦方向に延びる辺に沿ってデータ線３（輪郭を２点鎖線で示す）が設けられ、紙面横方向に延びる辺に沿って走査線４および容量線６（ともに輪郭を実線で示す）が設けられている。本実施の形態において、ポリシリコン膜からなる半導体層８（輪郭を１点鎖線で示す）は、データ線３と走査線４の交差点の近傍でＵ字状に形成され、そのＵ字状部８ａの一端が隣接するデータ線３の方向（紙面右方向）および当該データ線３に沿う方向（紙面上方向）に長く延びている。半導体層８のＵ字状部８ａの両端にはコンタクトホール９，１０が形成されており、一方のコンタクトホール９はデータ線３と半導体層８のソース領域とを電気的に接続するソースコンタクトホールとなり、他方のコンタクトホール１０はドレイン電極１１（輪郭を２点鎖線で示す）と半導体層８のドレイン領域とを電気的に接続するドレインコンタクトホールとなっている。ドレイン電極１１上のドレインコンタクトホール１０が設けられた側と反対側の端部には、ドレイン電極１１と画素電極１とを電気的に接続するための画素コンタクトホール１２が形成されている。
【００２６】
本実施の形態におけるＴＦＴ２は、ｎチャネル型ＴＦＴであって、半導体層８のＵ字状部８ａが走査線４と交差しており、半導体層８と走査線４が２回交差していることになるため、１つの半導体層上に２つのゲートを有するＴＦＴ、いわゆるデュアルゲート型ＴＦＴを構成している。また、容量線６は走査線４に沿って紙面横方向に並ぶ画素を貫くように延びるとともに、分岐した一部６ａがデータ線３に沿って紙面縦方向に延びている。そこで、ともにデータ線３に沿って長く延びる半導体層８と容量線６とによって蓄積容量部５が形成されている。
【００２７】
本実施の形態においては、蓄積容量部５がｎチャネル型のＭＯＳ構造を有しており、容量線６と平面的に重なる蓄積容量部５の半導体層８（チャネル領域）中にしきい値電圧調整用の不純物イオンであるリンがドープされたことにより、本来のしきい値電圧が２Ｖ程度のものを−５Ｖ程度にまで変化させたデプレッション型ＭＯＳトランジスタが形成されている。
【００２８】
本実施の形態の液晶装置は、図３に示すように、一対の透明基板１３，１４を有しており、その一方の基板をなすＴＦＴアレイ基板７と、これに対向配置される他方の基板をなす対向基板１５とを備え、これら基板７，１５間に液晶１６が挟持されている。透明基板１３，１４は、例えばガラス基板や石英基板からなるものである。
【００２９】
図３の左側に示すＴＦＴ部においては、ＴＦＴアレイ基板７上に下地絶縁膜１７が設けられ、下地絶縁膜１７上には例えば膜厚５０ｎｍ程度のポリシリコン膜からなる半導体層８が設けられ、この半導体層８を覆うように膜厚５０〜１５０ｎｍ程度のゲート絶縁膜をなす絶縁薄膜１８が全面に形成されている。下地絶縁膜１７上には各画素電極１をスイッチング制御するＴＦＴ２が設けられ、ＴＦＴ２は、タンタル等の金属からなる走査線４、当該走査線４からの電界によりチャネルが形成される半導体層８のチャネル領域１９、走査線４と半導体層８とを絶縁するゲート絶縁膜をなす絶縁薄膜１８、アルミニウム等の金属からなるデータ線３、半導体層８のソース領域２０およびドレイン領域２１を備えている。
【００３０】
また、走査線４上、絶縁薄膜１８上を含むＴＦＴアレイ基板７上には、ソース領域２０へ通じるソースコンタクトホール９、ドレイン領域２１へ通じるドレインコンタクトホール１０（図３には図示せず）が各々形成された第１層間絶縁膜２２が形成されている。つまり、データ線３は、第１層間絶縁膜２２を貫通するソースコンタクトホール９を介してソース領域２０に電気的に接続されている。
【００３１】
さらに、図３の右側に示すように、第１層間絶縁膜２２上にはデータ線３と同一レイヤーの金属からなるドレイン電極１１が形成され、ドレイン電極１１へ通じる画素コンタクトホール１２が形成された第２層間絶縁膜２３が形成されている。つまり、ドレイン領域２１はドレイン電極１１を介して画素電極１と電気的に接続されている。なお、図３の断面には図示されないが、半導体層８のドレイン領域２１とドレイン電極１１とは第１層間絶縁膜２２に形成されたドレインコンタクトホール１０を介して電気的に接続されている。
【００３２】
図３の右側に示す蓄積容量部５の部分において、ＴＦＴアレイ基板７上には下地絶縁膜１７が設けられ、下地絶縁膜１７上にはＴＦＴ２の半導体層８と一体でリンがドープされた半導体層８が設けられ、この半導体層８を覆うように絶縁薄膜１８（誘電体膜）が全面に形成されている。絶縁薄膜１８上に、走査線４と同一レイヤーの金属からなる容量線６が形成され、容量線６を覆うように第１層間絶縁膜２２が全面に形成されている。第１層間絶縁膜２２上にドレイン電極１１が形成されている。そして、第２層間絶縁膜２３を貫通してドレイン電極１１表面に達する画素コンタクトホール１２が設けられ、画素コンタクトホール１２の部分でドレイン電極１１に電気的に接続されるＩＴＯ等の透明導電膜からなる画素電極１が設けられている。なお、第２層間絶縁膜２３は平坦化膜として用いられるものであり、例えば平坦性の高い樹脂膜の一種であるアクリル膜が膜厚２μｍ程度に厚く形成される。
【００３３】
他方、対向基板１５上には、例えば、クロム等の金属膜、樹脂ブラックレジスト等からなる第１遮光膜２４（ブラックマトリクス）が格子状に形成され、第１遮光膜２４間にはＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色に対応するカラーフィルター層２５が形成されている。カラーフィルター層２５を覆うようにオーバーコート膜２６が形成され、オーバーコート膜２６上には、画素電極１と同様、ＩＴＯ等の透明導電膜からなる対向電極２７が全面に形成されている。なお、ＴＦＴアレイ基板７、対向基板１５ともに、液晶１６に接する面にはポリイミド等からなる配向膜２８，２９がそれぞれ設けられている。
【００３４】
本実施の形態の液晶装置においては、蓄積容量部５を構成するＭＯＳトランジスタがデプレッション型ＭＯＳトランジスタであり、ＭＯＳトランジスタのしきい値電圧がデプレッション型に変換する前の本来のＭＯＳトランジスタのしきい値電圧である２Ｖ程度から−５Ｖ程度にまで変化している。そのため、容量線６の電位をデプレッション型に変換する前のＭＯＳトランジスタを蓄積容量に用いる場合ほど高くしなくても、所望の蓄積容量が形成されることになる。
【００３５】
その結果、半導体層８と容量線６との間に介在する絶縁薄膜１８に実効的に印加される電圧を従来のＭＯＳ型蓄積容量の場合に比べて下げることができるため、絶縁薄膜１８の欠陥等に起因する絶縁不良の発生確率を下げることができ、製品の歩留まりの向上を図ることができる。また、絶縁薄膜への実効印加電圧が下がることで絶縁薄膜１８の経時劣化が低減するため、信頼性を向上させることができる。
【００３６】
［液晶装置の製造プロセス］
次に、上記構成の液晶装置の製造プロセスについて図４を用いて説明する。
図４は、特にＴＦＴアレイ基板７の製造プロセスを示す工程断面図である。
まず、図４の工程（１）に示すように、ガラス基板等の透明基板１３上に下地絶縁膜１７を形成し、その上にアモルファスのシリコン層を積層する。その後、アモルファスシリコン層に対して、例えばレーザアニール処理等の加熱処理を施すことにより、アモルファスシリコン層を再結晶させ、例えば膜厚５０ｎｍ程度の結晶性のポリシリコン層３０を形成する。
【００３７】
次に、図４の工程（２）に示すように、形成されたポリシリコン層３０を上述した半導体層８のパターンとなるようにパターニングし、その上に例えば膜厚５０〜１５０ｎｍ程度のゲート絶縁膜となる絶縁薄膜１８を形成する。
次に、図４の工程（３）に示すように、蓄積容量部５の半導体層８のチャネル領域となる部分以外を覆うレジストパターン３１を形成し、蓄積容量部５のＭＯＳトランジスタをデプレッション化するために、絶縁薄膜１８を通して蓄積容量部５の半導体層８のチャネル領域にリン（49Ｐ）をイオン注入する。この際のイオン注入条件としては、本来の蓄積容量部５のＭＯＳトランジスタのしきい値電圧である２Ｖを−５Ｖまで変化させるとして、しきい値電圧を１Ｖ変化させるのに必要なイオンドーズ量を約２．５×１０11ions/cm2と考えると、イオンドーズ量を２×１０12ions/cm2程度とすればよい。加速エネルギーは５０〜８０keV程度でよい。
【００３８】
もしくは、半導体層８上に絶縁薄膜１８を形成する前に、例えばリンイオンを１０〜３０keV程度で半導体層８中に直接注入してもよい。
【００３９】
次にレジストパターン３１を剥離した後、図４の工程（４）に示すように、絶縁薄膜１８上にＴＦＴ２の走査線４および容量線６を形成する。この走査線４等の形成は、例えば当該走査線４等のレジストパターンを形成した後、タンタル等の金属をスパッタまたは真空蒸着し、その後、レジストパターンを剥離することにより行う。そして、当該走査線４および容量線６の形成後、蓄積容量部５を覆うレジストパターン３２を形成した後、ＰＨ3／Ｈ2イオンを注入する。この時のイオン注入条件は、例えば31Ｐのイオンドーズ量が５×１０14〜７×１０14ions/cm2程度であり、加速エネルギーは８０keV程度である。以上の工程（４）により、ＴＦＴ２のソース領域２０およびドレイン領域２１が形成される。
【００４０】
次にレジストパターン３２を剥離した後、図４の工程（５）に示すように、第１層間絶縁膜２２を積層し、その後、ソースコンタクトホール９およびドレインコンタクトホール１０となる位置を開口し、データ線３およびドレイン電極１１の形状をなすレジストパターンを形成し、その後、アルミニウム等の金属をスパッタまたは蒸着することにより、データ線３およびドレイン電極１１を形成する。
【００４１】
その後、第２層間絶縁膜２３を積層し、画素コンタクトホール１２となる位置を開口し、その上の所定の領域に膜厚約５０〜２００ｎｍ程度のＩＴＯ等の透明導電性薄膜からなる画素電極１を形成する。最後に、全面に配向膜を形成する。以上の工程により、本実施の形態のＴＦＴアレイ基板７が完成する。
【００４２】
他方、図３に示した対向基板１５については工程図の例示を省略するが、ガラス基板等の透明基板１４が先ず用意され、第１遮光膜２４および後述する額縁としての第２遮光膜（図５参照）を、例えば金属クロムをスパッタリングした後、フォトリソグラフィー工程、エッチング工程を経て形成する。なお、これら遮光膜は、Ｃｒ（クロム）、Ｎｉ（ニッケル）、Ａｌ（アルミニウム）などの金属材料の他、カーボンやＴｉをフォトレジストに分散した樹脂ブラックなどの材料から形成してもよい。
【００４３】
その後、カラーフィルター層２５、オーバーコート膜２６を順次形成した後、対向基板１５の全面にスパッタリング等により、ＩＴＯ等の透明導電性薄膜を約５０〜２００ｎｍの厚さに堆積することにより対向電極２７を形成する。さらに、対向電極２７の全面に配向膜２９を形成する。
【００４４】
最後に、上述のように各層が形成されたＴＦＴアレイ基板７と対向基板１５とを対向させて配置し、セル厚が例えば４μｍ程度になるようにシール材により貼り合わせ、空パネルを作製する。次いで、液晶１６を空パネル内に封入すれば、本実施の形態の液晶装置が作製される。
【００４５】
本実施の形態の液晶装置の製造方法によれば、蓄積容量部５のＭＯＳトランジスタをデプレッション化するためのイオン注入工程が１工程増えるというデメリットはあるものの、しきい値調整用のイオン注入はドーズ量が１０11〜１０12ions/cm2オーダーとそれ程多くないため、イオン注入時のレジストが劣化する等の不具合はなく、かつ注入時間も十数秒と短くて済み、イオン注入工程の実施による悪影響はない。
【００４６】
［液晶装置の全体構成］
次に、液晶装置４０の全体構成について図５を用いて説明する。
図５において、ＴＦＴアレイ基板７の上には、シール材３４がその縁に沿って設けられており、その内側に並行して額縁としての第２遮光膜３５が設けられている。シール材３４の外側の領域には、データ線駆動回路３６および外部回路接続端子３７がＴＦＴアレイ基板７の一辺に沿って設けられており、走査線駆動回路３８がこの一辺に隣接する２辺に沿って設けられている。走査線４に供給される走査信号遅延が問題にならないのならば、走査線駆動回路３８は片側だけでも良いことは言うまでもない。また、データ線駆動回路３６を画像表示領域の辺に沿って両側に配列してもよい。例えば、奇数列のデータ線３は画像表示領域の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線３は前記画像表示領域の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。このようにデータ線３を櫛歯状に駆動するようにすれば、データ線駆動回路の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。さらに、ＴＦＴアレイ基板７の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路３８間をつなぐための複数の配線３９が設けられている。また、対向基板１５のコーナー部の少なくとも１箇所には、ＴＦＴアレイ基板７と対向基板１５との間で電気的導通をとるための導通材４１が設けられている。そして、シール材３４とほぼ同じ輪郭を持つ対向基板１５が当該シール材３４によりＴＦＴアレイ基板７に固着されている。
【００４７】
［電子機器］
以下、本発明の液晶装置を備えた電子機器の具体例について説明する。
図６は、携帯電話の一例を示した斜視図である。
図６において、符号１０００は携帯電話本体を示し、符号１００１は上記の液晶装置を用いた液晶表示部を示している。
【００４８】
図７は、腕時計型電子機器の一例を示した斜視図である。
図７において、符号１１００は時計本体を示し、符号１１０１は上記の液晶装置を用いた液晶表示部を示している。
【００４９】
図８は、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。
図８において、符号１２００は情報処理装置、符号１２０２はキーボードなどの入力部、符号１２０４は情報処理装置本体、符号１２０６は上記の液晶装置を用いた液晶表示部を示している。
【００５０】
図６から図８に示す電子機器は、上記の液晶装置を用いた液晶表示部を備えたものであるので、信頼性に優れた電子機器を実現することができる。
【００５１】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば上記実施の形態ではスイッチング素子としてのＴＦＴをｎチャネル型、蓄積容量をなすＭＯＳトランジスタをｎチャネル型としたが、これらの導電型はいずれであってもよい。また、液晶装置を構成する各種膜の材料、膜厚、寸法、製造条件等の具体的な記載に関しては、上記実施の形態に限ることなく、適宜設計変更が可能である。
【００５２】
【発明の効果】
以上、詳細に説明したように、本発明によれば、蓄積容量部において半導体層と容量線との間に介在する絶縁膜に実効的に印加される電圧を、従来のＭＯＳ型蓄積容量の場合に比べて下げることができるため、絶縁膜の欠陥等に起因する絶縁不良の発生確率を下げることができ、製品の歩留まりの向上を図ることができる。また、絶縁膜への実効印加電圧が下がることで絶縁膜の経時劣化が低減するため、信頼性を向上させることができる。
【図面の簡単な説明】
【図１】  本発明の一実施の形態である液晶装置の等価回路図である。
【図２】  同、液晶装置の画素構成を示す拡大平面図である。
【図３】  図２のＡ−Ａ’線およびＢ−Ｂ’線に沿う断面図である。
【図４】  同、液晶装置の製造プロセスを示す工程断面図である。
【図５】  同、液晶装置の全体構成を示す平面図である。
【図６】  本発明の液晶装置を備えた電子機器の一例を示す斜視図である。
【図７】  電子機器の他の例を示す斜視図である。
【図８】  電子機器のさらに他の例を示す斜視図である。
【図９】  ＭＯＳ型蓄積容量における画像信号の波形と容量線の電位との関係を示す図であり、（ａ）従来一般の蓄積容量、（ｂ）ＭＯＳ型蓄積容量の場合をそれぞれ示している。
【図１０】  ＭＯＳ型蓄積容量におけるＣ−Ｖ特性を示す図であり、（ａ）通常のＭＯＳトランジスタ、（ｂ）デプレッション化したＭＯＳトランジスタの場合をそれぞれ示している。
【図１１】  ＭＯＳ型容量を蓄積容量とした従来の画素の一構成例を示す図である。
【符号の説明】
１  画素電極
２  薄膜トランジスタ（ＴＦＴ）
３  データ線
４  走査線
５  蓄積容量部
６  容量線
７  ＴＦＴアレイ基板
８  半導体層
１５  対向基板
１６  液晶
１８  絶縁薄膜（誘電体膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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