(57)【特許請求の範囲】
【請求項１】
選択信号をゲートに受けて動作し、データ信号を取り込むスイッチング用薄膜トランジスタと、
駆動電源にドレインが接続され、被駆動素子にソースが接続され、前記スイッチング用薄膜トランジスタから供給されるデータ信号をゲートに受けて、前記駆動電源から前記被駆動素子に供給する電力を制御する素子駆動用薄膜トランジスタと、
第１電極が前記スイッチング用薄膜トランジスタと前記素子駆動用薄膜トランジスタの前記ゲートとに接続され、第２電極が前記素子駆動用薄膜トランジスタのソースと前記被駆動素子との間に接続され、前記データ信号に応じて前記素子駆動用薄膜トランジスタのゲートソース間電圧を保持する保持容量と、
前記保持容量の第２電極の電位を制御するためのスイッチ素子と、
を有することを特徴とする半導体装置。
【請求項２】
マトリクス状に配置された複数の画素を備えるアクティブマトリクス型の表示装置であって、
各画素は、少なくとも、
被駆動素子と、
選択信号をゲートに受けて動作し、データ信号を取り込むスイッチング用薄膜トランジスタと、
駆動電源にドレインが接続され、前記被駆動素子にソースが接続され、前記スイッチング用薄膜トランジスタから供給されるデータ信号をゲートに受けて、前記駆動電源から前記被駆動素子に供給する電力を制御する素子駆動用薄膜トランジスタと、
第１電極が前記スイッチング用薄膜トランジスタと前記素子駆動用薄膜トランジスタの前記ゲートとに接続され、第２電極が前記素子駆動用薄膜トランジスタのソースと前記被駆動素子との間に接続され、前記データ信号に応じて前記素子駆動用薄膜トランジスタのゲートソース間電圧を保持する保持容量と、
前記保持容量の第２電極の電位を制御するためのスイッチ素子と、
を有することを特徴とする表示装置。
【請求項３】
請求項２に記載の表示装置において、
前記素子駆動用薄膜トランジスタは、ｎチャネル型薄膜トランジスタであることを特徴とする表示装置。
【請求項４】
請求項３に記載の表示装置において、
前記ｎチャネル型の素子駆動用薄膜トランジスタは、チャネル領域と高濃度不純物注入したソース領域およびドレイン領域との間に低濃度不純物注入したＬＤ領域を有することを特徴とする表示装置。
【請求項５】
請求項４に記載の表示装置において、
前記ｎチャネル型の素子駆動用薄膜トランジスタのＬＤ領域は、少なくとも周辺回路におけるｎチャネル薄膜トランジスタのＬＤ領域よりも大きく設定されていることを特徴とする表示装置。
【請求項６】
請求項２〜請求項５のいずれか一つに記載の表示装置において、
前記被駆動素子は、エレクトロルミネッセンス素子であることを特徴とする表示装置。
【請求項７】
請求項２〜請求項６のいずれか一つに記載の表示装置において、
前記スイッチ素子は、前記スイッチング用薄膜トランジスタのオンオフに応じて前記保持容量の第２電極の電位を制御することを特徴とする表示装置。
【請求項８】
請求項７に記載の表示装置において、
前記スイッチ素子によって、前記スイッチング用薄膜トランジスタのオン動作時に前記保持容量の第２電極が固定電位に制御されることを特徴とする表示装置。
【請求項９】
請求項７に記載の表示装置において、
前記スイッチ素子によって、
前記スイッチング用薄膜トランジスタのオン動作より前から前記保持容量の第２電極が固定電位に制御され、
前記スイッチング用薄膜トランジスタがオフした後に、前記保持容量の第２電極に対する電位制御を停止することを特徴とする表示装置。
【請求項１０】
請求項７に記載の表示装置において、
前記スイッチ素子は、薄膜トランジスタであり、所定のリセット信号又は前記スイッチング用薄膜トランジスタに供給される選択信号に応じて、前記保持容量の第２電極の電位を制御することを特徴とする表示装置。
【請求項１１】
請求項２〜請求項１０のいずれか一つに記載の表示装置において、
前記スイッチ素子は、前記素子駆動用薄膜トランジスタのソースに接続されており、所定タイミングで前記被駆動素子に蓄積された電荷を放電させるために用いられることを特徴とする表示装置。
【請求項１２】
請求項２〜請求項１１のいずれか一つに記載の表示装置において、
前記スイッチ素子は、前記素子駆動用薄膜トランジスタのソースに接続されており、前記被駆動素子に接続された前記素子駆動用薄膜トランジスタのソース電位又は電流の測定に用いられることを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、エレクトロルミネッセンス表示素子などの被駆動素子を制御するための回路構成に関する。
【０００２】
【従来の技術】
自発光素子であるエレクトロルミネッセンス（Electroluminescence：以下ＥＬ）素子を各画素に発光素子として用いたＥＬ表示装置は、自発光型であると共に、薄く消費電力が小さい等の有利な点があり、液晶表示装置（ＬＣＤ）やＣＲＴなどの表示装置に代わる表示装置として注目され、研究が進められている。
【０００３】
また、なかでも、ＥＬ素子を個別に制御する薄膜トランジスタ（ＴＦＴ）などのスイッチ素子を各画素に設け、画素毎にＥＬ素子を制御するアクティブマトリクス型ＥＬ表示装置は、高精細な表示装置として期待されている。
【０００４】
図１３は、ｍ行ｎ列のアクティブマトリクス型ＥＬ表示装置における各画素の回路構成を示している。ＥＬ表示装置では、基板上に複数本のゲートラインＧＬが行方向に延び、複数本のデータラインＤＬ及び駆動電源ラインＶＬが列方向に延びている。また各画素は有機ＥＬ素子５０と、スイッチング用ＴＦＴ（第１ＴＦＴ）１０、ＥＬ素子駆動用ＴＦＴ（第２ＴＦＴ）２１及び保持容量Ｃｓを備えている。
【０００５】
第１ＴＦＴ１０は、ゲートラインＧＬとデータラインＤＬとに接続されており、ゲート電極にゲート信号（選択信号）を受けてオンする。このときデータラインＤＬに供給されているデータ信号は第１ＴＦＴ１０と第２ＴＦＴ２１との間に接続された保持容量Ｃｓに保持される。第２ＴＦＴ２１のゲート電極には、上記第１ＴＦＴ１０を介して供給されたデータ信号に応じた電圧が供給され、この第２ＴＦＴ２１は、その電圧値に応じた電流を電源ラインＶＬから有機ＥＬ素子５０に供給する。有機ＥＬ素子５０は陽極から注入される正孔と陰極から注入される電子とが発光層内で再結合して発光分子が励起され、この発光分子が励起状態から基底状態に戻る際に発光する。有機ＥＬ素子５０の発光輝度は有機ＥＬ素子５０に供給される電流にほぼ比例しており、上述のように各画素ごとにデータ信号に応じて有機ＥＬ素子５０に流す電流を制御することで、該データ信号に応じた輝度で有機ＥＬ素子を発光し、表示装置全体で所望のイメージ表示が行われる。
【０００６】
【発明が解決しようとする課題】
有機ＥＬ表示装置において、高い表示品質を実現するためには、有機ＥＬ素子５０をデータ信号に応じた輝度で確実に発光させる必要がある。従って、アクティブマトリクス型では、駆動電源ラインＶＬと、有機ＥＬ素子５０との間に配置される第２ＴＦＴ２１については、有機ＥＬ素子５０に電流が流れて該ＥＬ素子５０の陽極電位が変動してもそのドレイン電流が変動しないことが求められる。
【０００７】
このため、図１３に示すように、第２ＴＦＴ２１としては、駆動電源ラインＶＬにソースが接続され、有機ＥＬ素子５０の陽極側にドレインが接続され、データ信号に応じた電圧が印加されるゲートと、上記ソースとの電位差Ｖgsによってソースドレイン間電流を制御することが可能なｐｃｈ−ＴＦＴが採用されていることが多い。
【０００８】
しかし、ｐｃｈ−ＴＦＴを第２ＴＦＴ２１に採用した場合には、上述のように駆動電源ラインＶＬにソースが接続され、このソースとゲートとの電位差によってドレイン電流、つまり有機ＥＬ素子５０に供給される電流が制御されるため、駆動電源ラインＶＬの電圧が変動すると各素子５０での発光輝度が変動するという問題がある。有機ＥＬ素子５０は上述の通り電流駆動型の素子であり、例えばあるフレーム期間に表示されるイメージが高輝度である場合など（一例として全面白色など）、基板上の多く有機ＥＬ素子５０に対し、単一の駆動電源Ｐｖｄｄから対応する各駆動電源ラインＶＬを介して一度に多くの電流が流れ、駆動電源ラインＶＬの電位が変動することがある。また、駆動電源Ｐｖｄｄからの距離が長く、駆動電源ラインＶＬの配線抵抗による電圧降下が顕著な領域、例えば電源から遠い位置にある画素では、駆動電源ラインＶＬの電圧が低いことで各有機ＥＬ素子５０の発光輝度が電源に近い位置の素子より低くなってしまう。
【０００９】
さらに、第２ＴＦＴ２１にｐｃｈ−ＴＦＴを用いた場合、この第２ＴＦＴ２１に供給するデータ信号は、その極性をビデオ信号の極性と逆にする必要があり、ドライバ回路に、極性反転手段を設ける必要もあった。
【００１０】
上記課題を解決するために、本発明では、駆動電源ラインから被駆動素子に供給される電力が駆動電源の電圧変動の影響を受け難くすることを目的とする。
【００１１】
また本発明の他の目的は、素子駆動用薄膜トランジスタに供給するデータ信号の極性をビデオ信号の極性と一致させ、駆動回路の簡素化を図ることである。
【００１２】
【課題を解決するための手段】
上記目的を達成するためにこの発明は、半導体装置であって、選択信号をゲートに受けて動作し、データ信号を取り込むスイッチング用薄膜トランジスタと、駆動電源にドレインが接続され、被駆動素子にソースが接続され、前記スイッチング用薄膜トランジスタから供給されるデータ信号をゲートに受けて、前記駆動電源から前記被駆動素子に供給する電力を制御する素子駆動用薄膜トランジスタと、第１電極が前記スイッチング用薄膜トランジスタと前記素子駆動用薄膜トランジスタの前記ゲートとに接続され、第２電極が前記素子駆動用薄膜トランジスタのソースと前記被駆動素子との間に接続され、前記データ信号に応じて前記素子駆動用薄膜トランジスタのゲートソース間電圧を保持する保持容量と、前記保持容量の第２電極の電位を制御するためのスイッチ素子と、を有する。
【００１３】
本発明の他の態様は、マトリクス状に配置された複数の画素を備えるアクティブマトリクス型の表示装置であって、各画素は、少なくとも、被駆動素子と、選択信号をゲートに受けて動作し、データ信号を取り込むスイッチング用薄膜トランジスタと、駆動電源にドレインが接続され、前記被駆動素子にソースが接続され、前記スイッチング用薄膜トランジスタから供給されるデータ信号をゲートに受けて、前記駆動電源から前記被駆動素子に供給する電力を制御する素子駆動用薄膜トランジスタと、第１電極が前記スイッチング用薄膜トランジスタと前記素子駆動用薄膜トランジスタの前記ゲートとに接続され、第２電極が前記素子駆動用薄膜トランジスタのソースと前記被駆動素子との間に接続され、前記データ信号に応じて前記素子駆動用薄膜トランジスタのゲートソース間電圧を保持する保持容量と、前記保持容量の第２電極の電位を制御するためのスイッチ素子と、を有する。
【００１４】
以上のように、保持容量によって、素子駆動用薄膜トランジスタのゲートと、被駆動素子に接続されたソースとの間の電圧を保持するため、被駆動素子が動作しこの素子に接続された素子駆動用薄膜トランジスタのソース電位が上昇した場合にもデータ信号に応じた電流の被駆動素子への供給が可能となり、素子駆動用薄膜トランジスタとして、ｎチャネル型薄膜トランジスタの使用が可能である。そして、駆動電源ラインにおける電圧変動に対し被駆動素子への供給電力が影響を受けにくく、安定した電力供給が可能となる。
【００１５】
さらに、ｎチャネル型薄膜トランジスタは、チャネル領域と高濃度不純物注入したソース領域およびドレイン領域との間に低濃度不純物注入したＬＤ領域を有することが好適である。
【００１６】
特に、この駆動トランジスタは少なくとも周辺回路におけるｎチャネルトランジスタのＬＤ領域より大きく設定されていることが好適であり、スイッチングトランジスタのＬＤ領域よりも大きいことが好適である。
【００１７】
これによって、トランジスタを大きくしなくても、ゲートに受ける電圧変化に対する電流量調整の精度を向上することができる。また、トランジスタをレイアウトする専有面積を小さくすることができ、開口率増大による輝度アップと低消費電流化を実現することができる。
【００１８】
本発明の他の態様では、前記被駆動素子は、エレクトロルミネッセンス素子である。エレクトロルミネッセンス素子では、例えば供給電流に対応した輝度で発光するため、上述のような回路構成によって電流供給を行うことにより、データ信号に応じた輝度で各素子を発光させることができる。
【００１９】
本発明の他の態様では、前記スイッチ素子は、前記スイッチング用薄膜トランジスタのオンオフに応じて前記保持容量の第２電極の電位を制御する。
【００２０】
本発明の他の態様では、前記スイッチ素子によって、前記スイッチング用薄膜トランジスタのオン動作時に前記保持容量の第２電極が固定電位に制御される。
【００２１】
本発明の他の態様では、前記スイッチ素子によって、前記スイッチング用薄膜トランジスタのオン動作より前から前記保持容量の第２電極が固定電位に制御され、前記スイッチング用薄膜トランジスタがオフした後に、前記保持容量の第２電極に対する電位制御を停止する。
【００２２】
本発明の他の態様では、前記スイッチ素子は、薄膜トランジスタであり、所定のリセット信号又は前記スイッチング用薄膜トランジスタに供給される選択信号に応じて、前記保持容量の第２電極の電位を制御する。
【００２３】
以上のようなスイッチ素子の制御により、保持容量の第２電極電位を制御することで、確実かつ簡単に保持容量にデータ信号に応じた電荷を蓄積し、所定期間、素子駆動用薄膜トランジスタのゲートソース間電圧を維持することが可能となる。
【００２４】
本発明の他の態様では、前記スイッチ素子は、前記素子駆動用薄膜トランジスタのソースに接続されており、所定タイミングで前記被駆動素子に蓄積された電荷を放電させるために用いられることを特徴とする。
【００２５】
本発明では、被駆動素子それぞれに対応して該素子と接続されたスイッチ素子が各画素に設けられているため、例えば所定タイミングでスイッチ素子をオンさせることで、スイッチ素子を介して被駆動素子を確実かつ他の専用の素子を設けることなく簡単に放電させることができる。
【００２６】
本発明の他の態様では、前記スイッチ素子は、前記素子駆動用薄膜トランジスタのソースに接続されており、前記被駆動素子に接続された前記素子駆動用薄膜トランジスタのソース電位又は電流の測定に用いられる。
【００２７】
例えば薄膜トランジスタから構成されるスイッチ素子は、素子駆動用薄膜トランジスタのソースに接続されているため、スイッチ素子をオン制御することで、このスイッチを介して素子駆動用薄膜トランジスタのソース電位又は電流を検出することが可能となる。従って、このような測定を被駆動素子に供給される予想電力量を予め検査することも可能となる。
【００２８】
また、本発明は、エレクトロルミネッセンス素子を複数マトリクス状に配置した有機ＥＬパネルであって、エレクトロルミネッセンス素子へ供給する駆動電流を制御する駆動トランジスタが各エレクトロルミネッセンス素子に対応して設けられ、この駆動トランジスタはｎチャネルトランジスタであり、かつチャネル領域と高濃度不純物注入したソースおよびドレイン領域との間に低濃度不純物注入したＬＤ領域が設けられていることを特徴とする。特に、駆動トランジスタのＬＤ領域は、少なくとも周辺トランジスタのＬＤトランジスタに比べ大きいことが好適である。
【００２９】
このような大きなＬＤ領域を採用することで、高い開口率を確保しつつ、エレクトロルミネッセンス素子に供給する電流を精度よく制御することができる。
【００３０】
また、前記駆動トランジスタのゲートには、スイッチングトランジスタと、容量の一旦が接続され、前記エレクトロルミネッセンス素子と駆動トランジスタの接続点は、放電トランジスタにより低電圧電源に接続され、かつ前記エレクトロルミネッセンス素子と駆動トランジスタの接続点には、前記容量の他端が接続されていることが好適である。
【００３１】
【発明の実施の形態】
以下、図面を用いてこの発明の好適な実施の形態（以下実施形態という）について説明する。
【００３２】
図１は本発明の実施形態に係る有機ＥＬ素子を駆動するための回路構成を示す。なお、ここでは、具体的にはアクティブマトリクス型の有機ＥＬ表示装置における１画素の回路構成を例に挙げて説明している。
【００３３】
１画素は、図１に示すとおり、被駆動素子或いは表示素子としての有機ＥＬ素子５０、スイッチング用薄膜トランジスタ（第１ＴＦＴ）１０、素子駆動用薄膜トランジスタ（第２ＴＦＴ）２０及び保持容量Ｃｓを有し、更に、リセット用のスイッチ素子としてリセット用薄膜トランジスタ（第３ＴＦＴ）３０を備える。
【００３４】
第１ＴＦＴ１０は、ここでは、ｎｃｈ−ＴＦＴで構成され、ゲートラインＧＬにゲート電極が接続され、ドレインがデータラインＤＬに接続され、ソースは、後述するように第２ＴＦＴ２０及び保持容量Ｃｓに接続されている。
【００３５】
第２ＴＦＴ２０は、本実施形態ではｎｃｈ−ＴＦＴで構成され、駆動電源Ｐｖｄｄ（実際にはここでは駆動電源ラインＶＬ）にそのドレインが接続され、有機ＥＬ素子５０の陽極側にソースが接続されている。さらにゲートは、上記第１ＴＦＴ１０のソース、及び以下の保持容量Ｃｓの第１電極に接続されている。
【００３６】
保持容量Ｃｓは、第１及び第２電極を備え、第１電極は第１ＴＦＴ１０のソースと第２ＴＦＴ２０のゲートとに接続され、第２電極は、第２ＴＦＴ２０のソースと有機ＥＬ素子５０の陽極との間に接続されている。
【００３７】
第３ＴＦＴ（放電トランジスタ）３０は、ここではｎｃｈ−ＴＦＴで構成されており（但しｐｃｈ−ＴＦＴでも良い）、ゲートはリセット信号が印加されるリセットラインＲＳＬに接続され、ドレインは保持容量の第２電極に接続され、ソースは保持容量の第２電極電位を規定する電圧が供給されている容量ラインＳＬに接続されている。
【００３８】
以上のような回路構成において、ゲートラインＧＬに選択信号（ゲート信号）が出力されるとこれに応じて第１ＴＦＴ１０はオン状態となる。第３ＴＦＴ３０はこの第１ＴＦＴ１０とほぼ同時のタイミングによりにオンオフ制御されており、第１ＴＦＴ１０がオンしたとき、第３ＴＦＴ３０もリセット信号によってオンしており、保持容量Ｃｓの第２電極は、この第３ＴＦＴ３０のソースに接続された容量ラインＳＬの固定電位Ｖｓｌ（例えば０Ｖ）に等しくなっている。従って、第１ＴＦＴ１０がオンして第１ＴＦＴ１０のソース電圧がデータラインＤＬに供給されているデータ信号の電圧と等しくなると、保持容量Ｃｓは、第２電極の固定電位と、上記第１ＴＦＴ１０のソース電位との差、実質的にはデータ信号に対応した電圧に応じて充電される。
【００３９】
第２ＴＦＴ２０は、保持容量Ｃｓに保持された電荷に応じた電圧が第２ＴＦＴ２０のゲートに印加され、該第２ＴＦＴがオン状態となると、このゲート電圧に応じた電流が、駆動電源ラインＶＬから第２ＴＦＴ２０のドレイン・ソース間を介して有機ＥＬ素子５０に供給される。よって、流れた電流量に応じて、第２ＴＦＴ２０のソース電位が上昇する。このとき、第３ＴＦＴ３０はオフ制御されていて、保持容量Ｃｓの第２電極は、容量ラインＳＬから切り離されている。このため、保持容量Ｃｓは第２ＴＦＴ２０のゲートソース間に接続された状態となり、ソース電位が上昇してもその分ゲート電位が上昇し、データ信号に応じた第２ＴＦＴ２０のゲートソース間電圧Ｖｇｓが、この保持容量Ｃｓによって維持される。
【００４０】
従って、本実施形態の回路構成によれば、有機ＥＬ素子５０に電流が流れて第２ＴＦＴ２０のソース電位が上昇しても、保持容量Ｃｓの機能により有機ＥＬ素子５０にはデータ信号に応じた電流が安定して供給される。また、第２ＴＦＴ２０にｎｃｈ−ＴＦＴを採用するため、ビデオ信号と同一極性のデータ信号を利用できる。さらに、第２ＴＦＴのドレインが接続される駆動電源Ｐｖｄｄは、例えば１４Ｖと十分高い電圧であることから、ｎｃｈ−ＴＦＴの第２ＴＦＴ２０についてもその飽和領域での駆動が可能であり、ソースドレイン間電圧の変動を受けずに有機ＥＬ素子５０に電流を供給することが可能である。なお、ここで、ゲートラインＧＬに印加されるゲート信号は、一例として０Ｖ〜１２Ｖの範囲、データ信号は１Ｖ〜６Ｖ、容量ラインＳＬの固定電位は０Ｖ程度で各回路素子を駆動することができる。また、第２ＴＦＴ２０としてｎｃｈ−ＴＦＴを採用しているので、データ信号としては、ビデオ信号と同一極性の信号を使用することができる。
【００４１】
なお、後述するように、上記ｎチャネル型の第２ＴＦＴ２０には、チャネルとソース・ドレイン間に低濃度不純物注入領域を有するいわゆるＬＤＤ構造（本明細書では、これをＬＤ構造と呼んでいる）を採用することもできる。
【００４２】
図２は、上記のような各画素に対して対応するゲート信号（Ｇ１〜Ｇｍ）及びリセット信号（ＲＳ１〜ＲＳｍ）を供給するための回路の概略を示しており、図３はこの回路の動作を示している。アクティブマトリクス型の有機ＥＬ表示装置において、マトリクス状に配列された画素の各第１ＴＦＴ１０は、図２に概略したような垂直ドライバ１００から出力されるゲート信号によって行毎（ゲートラインＧＬ毎）に順次選択され、このとき図示しない水平ドライバから各データラインＤＬに出力されるデータ信号を取り込む。
【００４３】
垂直ドライバ１００のシフトレジスタ１１０は、垂直スタートパルスを１Ｈ（１水平走査期間）毎にシフトし、図３に示すように、出力部１２０に対し、順にシフトパルスＳ１、Ｓ２、Ｓ３・・・Ｓｍを出力する。
【００４４】
出力部１２０は一例として図２（ｂ）に示すような構成を備えており、２つのアンドゲート１２２、１２４を各行に対応して備え、図３に示すようなゲート信号Ｇ１、Ｇ２、Ｇ３・・・Ｇｍと、リセット信号ＲＳ１、ＲＳ２、ＲＳ３・・・ＲＳｍを順次対応するラインに出力する。アンドゲート１２２は、前後するシフトパルスの論理積をとる。アンドゲート１２４の一方の入力端子には、１Ｈの切り替わり期間において、ゲートラインＧＬへのゲート信号を出力を禁止するイネーブル信号ＥＮＢ（図３参照）が供給されており、アンドゲート１２４は、このＥＮＢと上記アンドゲート１２２との論理積をとる。アンドゲート１２２から出力される２つのシフトパルス（図２ではＳ１とＳ２）の論理積は、本実施形態においてリセット信号ＲＳ（ここではＲＳ１）として用いられる。そして、アンドゲート１２４が、ＥＮＢ信号によって出力が許可された期間のみ、上記アンドゲート１２２の論理積結果を各ゲートラインＧＬにゲート信号（ここではＧ１）として出力する。
【００４５】
アンドゲート１２２から出力されるリセット信号ＲＳは、上述のようにリセットラインＲＳＬを介して対応する画素の第３ＴＦＴ３０のゲートに印加され、また、ゲート信号Ｇは対応する画素の第１ＴＦＴ１０のゲートに印加される。ここで、図２の回路によって作成されたリセット信号ＲＳと、ゲート信号Ｇとは、図３に示すように例えば１行目の画素に供給されるＧ１、ＲＳ１を比較すると分かるように、ゲート信号ＧのＨレベル期間（ｎｃｈ−ＴＦＴ１０のオン制御期間）は、リセット信号のＨレベル期間（ｎｃｈ−ＴＦＴ３０のオン制御期間）よりもＥＮＢ信号によって制限された期間だけ短い。
【００４６】
従って、Ｇ１、ＲＳ１によって制御される１行目の画素を例に挙げると、まずリセット信号ＲＳ１によって第３ＴＦＴ３０がオン制御される。つまり、保持容量Ｃｓの第２電極が保持容量ラインの電位に固定された後、第１ＴＦＴ１０がゲート信号Ｇ１によってオンし、保持容量Ｃｓの第１電極にはデータラインＤＬにおけるデータ信号とほぼ同一の電圧が印加されることとなる。また、リセット信号ＲＳは、ゲート信号ＧがＬレベル（ＴＦＴオフレベル）となってからＬレベルとなる。つまり、保持容量Ｃｓの第２電極は、第１ＴＦＴ１０がオフして第１電極側の電位が決まるまで固定電位Ｖｓｌに維持される。よって、第１ＴＦＴ１０のオン期間中に第３ＴＦＴ３０がオフすることで保持容量Ｃｓの第１電極電位が変動し、オンしている第１ＴＦＴ１０を介してデータラインＤＬに一旦保持したデータ信号が漏れてしまうということを確実に防止することが可能となっている。
【００４７】
図４及び図５は、本実施形態において採用可能な他の１画素当たりの回路構成を示している。なお、図１と共通する部分には同一の符号を付し説明を省略する。
【００４８】
図４の回路構成において、図１と相違する点は、図４では、駆動電源ラインＶＬと有機ＥＬ素子５０との間に複数（ここでは２つ）のｎｃｈ−ＴＦＴを並列して設けている点であり、他は図１と動作を含めて共通する。このように第２ＴＦＴ２０を複数個（ｋ個）とすることで、各第２ＴＦＴ２０の流す電流が等しく「ｉ」の場合に、有機ＥＬ素子５０には最大で合計「ｋ×ｉ」の電流が供給されることとなる。例えばｋ＝２の場合を例に挙げると、一方の第２ＴＦＴ２０が最悪で全く動作しない場合であっても、他の有機ＥＬ素子５０で供給される「２×ｉ」電流に対し、有機ＥＬ素子５０に「ｉ」の電流を供給することは可能となる。第２ＴＦＴ２０を１つだけ採用した場合にはこのＴＦＴ２０が不良になると電流値「０」、つまり、画素欠陥となってしまう。従って、このような場合と比較すると、図４のように複数の第２ＴＦＴ２０を設けることで、各有機ＥＬ素子５０の画素毎の発光輝度ばらつきを緩和し、かつ画素に発生する欠陥の割合を格段に減少させることが可能であり、信頼性を高めた回路構成が実現されている。
【００４９】
図５の回路構成において、図１と相違する点は、第３ＴＦＴ３０のゲートが第１ＴＦＴ１０のゲートと共にゲートラインＧＬに接続され、これらが同一のゲート信号Ｇによって制御されていることである。図３のタイミングチャートのように第１ＴＦＴ１０のオン期間より第３ＴＦＴ３０のオン期間を長く設定することで、保持容量Ｃｓの保持する電位の変動はより確実に低減されるが、図５のような回路構成として第１ＴＦＴＦＴ１０と第３ＴＦＴ３０を同一タイミングでオンオフ制御する構成であっても、第３ＴＦＴ３０が第１ＴＦＴ１０より早くオフする可能性は低く、保持容量Ｃｓに正確にデータ信号に応じた電荷を蓄積させ、第２ＴＦＴ２０を駆動することができる。また図５に示すような回路構成では、後述する図８からもわかるとおり、１画素内における配線及び第３ＴＦＴ３０のための配置スペースを最小限に抑えることができ、図１や図４の構成と比較して、有機ＥＬ素子５０の配置領域（発光領域）、つまり開口率をその分大きくすることができる。
【００５０】
図６は、図４に示す回路構成を備えた１画素当たりの平面構成の例を示す。また、図７（ａ）は、図６のＡ−Ａ線に沿った第１ＴＦＴ１０の断面、図７（ｂ）は、図６のＢ−Ｂ線に沿った第２ＴＦＴ２０の断面、図７（ｃ）は、図６のＣ−Ｃ線に沿った第３ＴＦＴ３０の断面の一例をそれぞれ示している。
【００５１】
図６の構成では、もちろん、対応する図４のように各画素は、有機ＥＬ素子５０、第１，第２及び第３ＴＦＴ１０，２０，３０、及び保持容量Ｃｓを画素領域内に備えている。図６の例では、ゲートライン（ＧＬ）４０は、行方向に延び、２本のゲート電極２がこのゲートライン４０から該ＴＦＴ１０の能動層６の形成領域の上に延び、ダブルゲート構造のＴＦＴが採用されている。またゲートライン４０と平行して行方向には第３ＴＦＴ３０を駆動するためのリセットライン（ＲＳＬ）４６が形成され、第３ＴＦＴ３０の能動層３６の上にこのリセットライン４６からゲート電極３２が延びている。
【００５２】
また、第１ＴＦＴ１０にデータ信号を供給するデータライン（ＤＬ）４２と、第２ＴＦＴ２０に駆動電源Ｐｖｄｄからの電流を供給する駆動電源ライン（ＶＬ）４４とが、それぞれ画素の列方向に配置されている。さらに、第３ＴＦＴ３０（ここではＴＦＴ３０のドレイン）を介して保持容量Ｃｓの第２電極８に対して、固定電位Ｖｓｌを供給するための容量ライン（ＳＬ）４８が、上記データライン４２及び駆動電源ライン４４と並んで列方向に配置されている。
【００５３】
さらに、駆動電源ライン４４と、有機ＥＬ素子５０との間には、２つの第２ＴＦＴ２０が並列接続されており、この１つの第２ＴＦＴ２０は、図６に示すように、列方向（ここでは画素長手方向に一致し、またデータライン４２及び駆動電源ライン４４の延在方向と一致）に各チャネル長方向が沿うように、２つが一直線状に並んで設けられ、保持容量Ｃｓの第１電極７とのコンタクト部分より２つのＴＦＴ２０に共通のゲート電極２４が引き出され、第２ＴＦＴ２０の能動層１６を覆っている。もちろん第２ＴＦＴ２０はこのようなレイアウトに限られるものではないが、このように画素長手方向にチャネル長方向が沿うように配置することで、信頼性向上のために第２ＴＦＴ２０のチャネル長を長くすることが望まれる場合に、このような第２ＴＦＴ２０を、限られた１画素内に効率的に配置することが可能となる。さらに、後述するように能動層１６として非晶質シリコンをレーザアニールして多結晶化して得た多結晶シリコンを用いる場合において、レーザアニールの走査方向を列方向に設定し、図６のように、第２ＴＦＴ２０の長いチャネル長方向を列方向に向け、かつ、２つの第２ＴＦＴ２０を列方向に離間して配置する構成を採用することにより、各ＴＦＴ２０の能動層１６に対し、複数回のパルスレーザが照射される可能性が高まり、ＴＦＴ２０の特性のばらつきが、画素間で平均化することができる（ばらつきを小さくすることができる）。
【００５４】
次に画素の各回路素子の断面構造について更に図７を参照して説明する。図７（ａ）〜（ｃ）に示すように、本実施形態では、第１，第２及び第３ＴＦＴ１０，２０，３０のいずれもゲート電極（２，２４，３２）が、間にゲート絶縁膜４を挟んで能動層（６，１６，３６）の上方に配置されたいわゆるトップゲート型のＴＦＴ構造が採用されている（もちろんボトムゲート型でもよい）。
【００５５】
第１、第２及び第３ＴＦＴ１０、２０、３０の各能動層６，１６，３６には、ガラスなどの透明絶縁基板１上に形成したａ−Ｓｉを、同一のレーザアニール処理工程によって多結晶化し、得たｐ−Ｓｉをパターニングして得られた層が用いられている。また、ここでは、いずれのＴＦＴの能動層も、そのソース領域、ドレイン領域に、同一のドーピング工程によりｎ型不純物がドープされており、いずれもｎｃｈ−ＴＦＴとして構成されている。
【００５６】
第１ＴＦＴ１０では、ゲートライン４０からゲート電極２が２カ所で突出形成されていて、回路的にダブルゲート構造のＴＦＴが形成されている。能動層６はゲート電極２の直下の領域が不純物のドープされない真性のチャネル領域６ｃとなり、チャネル領域６ｃの両側には、ここではリン（Ｐ）などの不純物がドープされたドレイン領域６ｄ、ソース領域６ｓが形成され、ｎｃｈ−ＴＦＴが構成されている。
【００５７】
第１ＴＦＴ１０のドレイン領域６ｄは、第１ＴＦＴ１０全体を覆って形成される層間絶縁膜１４の上に形成され画素に対応した色のデータ信号を供給するデータライン４２と、該層間絶縁膜１４及びゲート絶縁膜４に開口されたコンタクトホールで接続されている。
【００５８】
第１ＴＦＴ１０のソース領域６ｓは、保持容量Ｃｓの第１電極７を兼用している。第１電極７の上にはゲート絶縁膜４を挟んでゲートライン４０等と同一材料からなる第２電極８が形成され、第１及び第２電極７，８が、ゲート絶縁膜４を挟んで重なった領域が保持容量Ｃｓを構成している。第１電極７は第２ＴＦＴ２０の形成領域（能動層１６）に延び、接続配線２６を介して、第２ＴＦＴ２０のゲート電極２４と接続されている。また、第２電極８は、この第２電極８及びゲート電極２、ゲートライン４０を覆って形成される層間絶縁膜１４の上層に、後述するデータライン４２などと同時に形成される共通接続配線３４によって、第３ＴＦＴ３０のドレイン３６ｄと、第２ＴＦＴ２０のソース１６ｓと、有機ＥＬ素子５０の後述する陽極５２に接続されている。
【００５９】
２つの第２ＴＦＴ２０の能動層１６は、ゲート電極２４の下方がチャネル領域１６ｃで、チャネル領域１６ｃの両側には、それぞれ、リン（Ｐ）などの不純物がドープされたドレイン領域１６ｄ、ソース領域１６ｓが形成され、ｎｃｈ−ＴＦＴが構成されている。２つの第２ＴＦＴ２０の各ドレイン領域１６ｄは、図６及び図７（ｂ）の例では互いに共通であり、層間絶縁膜１４及びゲート絶縁膜４に開口された１つの共通コンタクトホールを介してドレイン電極を兼用する駆動電源ライン４４と接続されている。一方、２つの第２ＴＦＴ２０のソース領域１６ｓは、それぞれ、層間絶縁膜１４及びゲート絶縁膜４に開口されたコンタクトホールを介して上記共通接続配線３４に接続されている。
【００６０】
第３ＴＦＴ３０は、図７（ｃ）に示すように、第１及び第２ＴＦＴ１０，２０と基本的に同様の構成に、リセットライン（ＲＳＬ）４６と一体のゲート電極３２の下方がチャネル領域３６ｃとなり、チャネル領域３６ｃの両側にはリンなどの不純物がドープされてソース領域３６ｓ及びドレイン領域３６ｄが形成され、ｎｃｈ−ＴＦＴが構成されている。
【００６１】
第３ＴＦＴ３０のソース領域３６ｓは、層間絶縁膜１４及びゲート絶縁膜４に開口されたコンタクトホールを介してソース電極を兼用する容量ライン（ＳＬ）４８と接続されている。また、第３ＴＦＴ３０のドレイン領域３６ｄは、層間絶縁膜１４及びゲート絶縁膜４に開口されたコンタクトホールを介してドレイン電極を兼用する上記共通接続配線３４に接続されている。
【００６２】
第１ＴＦＴ１０のゲート電極２（ゲートライン４０）、第２ＴＦＴ２０のゲート電極２４（接続部２６からの配線部を含む）、第３ＴＦＴ３０のゲート電極３２（リセットライン４８）及び保持容量Ｃｓの第２電極８は、それぞれ例えばＣｒを用いて同時にパターニング形成されている。また、データライン４２、駆動電源ライン４４、容量ライン４８及び共通接続配線３４、接続配線２６はそれぞれ例えばＡｌなどを用いて同時にパターニング形成されている。なお、図６に示すように第２ＴＦＴ２０のソース領域１６ｓに接続される共通接続配線３４は、後述する有機ＥＬ素子５０の陽極５２と、第２ＴＦＴ２０のゲート電極形成領域との間を覆うように画素長手方向（ここでは列方向）に沿って配置されており、第２ＴＦＴ２０のチャネル領域１６ｃを有機ＥＬ素子５０からガラス基板１側に射出される光から遮光する機能を発揮することができる。
【００６３】
第３ＴＦＴ３０のソース領域３６ｓ、保持容量Ｃｓの第２電極８及び第２ＴＦＴ２０のソース領域１６ｓとそれぞれ接続された上述の共通接続配線３４は、この配線３４、データライン４２、駆動電源ライン４４、容量ライン４８を含む基板全体を追って形成された第１平坦化絶縁層１８に開口されたコンタクトホールを介して図７（ｂ）に示すように、有機ＥＬ素子５０の陽極５２と接続されている。
【００６４】
以上のように本実施形態では、１画素内にそれぞれ第１、第２及び第３ＴＦＴ１０，２０，３０の３種類のＴＦＴを形成しているが、第２ＴＦＴ２０としてｎｃｈＴＦＴを用いることが可能な回路構成の採用により、３種類のこれらのＴＦＴ１０，２０，３０は同一工程を経て同時に形成することが可能である。従って、同時に形成すれば、ＴＦＴ数が増加することによる工程増加を防止できる。
【００６５】
有機ＥＬ素子５０は、ＩＴＯ(Indium Tin Oxide）等からなる透明の陽極５２と、例えばＡｌなどの金属からなる陰極５７との間に有機化合物が用いられた発光素子層（有機層）５１が形成されて構成されており、本実施形態では、図３（ｂ）に示すように基板１側から陽極５２、発光素子層５１、陰極５７がこの順に積層されている。なお、図７（ｂ）に示すように、上記第１平坦化絶縁層１８の上には、有機ＥＬ素子５０の陽極５２の形成中央領域のみ開口された第２平坦化絶縁層６１が形成されており、この第２平坦化絶縁層６１は、陽極５２のエッジを覆い、また配線領域及び第１及び第２及び第３ＴＦＴ形成領域、保持容量形成領域を覆っており、陽極５２と最上層の陰極５７とのショートや発光素子層５１の断線を防止している。
【００６６】
発光素子層５１は、この例では、陽極側から、例えばホール輸送層５４、有機発光層５５、電子輸送層５６が例えば真空蒸着によって順に積層されている。発光層５５は各画素が異なる例えば、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に割り当てられたカラー表示装置の場合、割り当てられた発光色毎に異なる材料が用いられる。他のホール輸送層５４、電子輸送層５６は、図７（ｂ）に例示するように全画素に対して共通で形成することも可能であり、また、色毎に発光層５５と同様別の材料が用いてもよい。各層に用いられる材料について一例を挙げると以下の通りである。
【００６７】
ホール輸送層５４：ＮＢＰ、
発光層５５：レッド（Ｒ）・・・ホスト材料（Ａｌｑ3）に赤色のドーパント（ＤＣＪＴＢ）をドープ、
グリーン（Ｇ）・・・ホスト材料（Ａｌｑ3）に緑色のドーパント（Coumarin 6）をドープ、
ブルー（Ｂ）・・・ホスト材料（Ａｌｑ3）に青色のドーパント(Perylene)をドープ、
電子輸送層５６：Ａｌｑ3、
また、陰極５７と電子輸送層５６との間には例えばフッ化リチウム（ＬｉＦ）等を用いた電子注入層を形成していても良い。またホール輸送層はそれぞれ異なる材料を用いた第１及び第２ホール輸送層から構成されていても良い。また、各発光素子層５１は少なくとも発光材料を含有する発光層５５を備えているが、用いる材料によっては上記ホール輸送層や、電子輸送層などは必ずしも必要でないこともある。なお、略称にて記載した材料の正式名称は、それぞれ、
「ＮＢＰ」・・・N,N'-Di((naphthalene-1-yl)-N,N'-diphenyl-benzidine)、
「Ａｌｑ3」・・・Tris(8-hydroxyquinolinato)aluminum、
「ＤＣＪＴＢ」・・・(2-(1,1-Dimethylethyl)-6-(2-(2,3,6,7-tetrahydro-1,1,7,7-tetramethyl-1H,5H-benzo[ij]quinolizin-9-yl)ethenyl)-4H-pyran-4-ylidene)propanedinitrile、
「Coumarin 6」・・・3-(2-Benzothiazolyl)-7-(diethylamino)coumarin、
「ＢＡｌｑ」・・・(1,1'-Bisphenyl-4-0lato)bis(2-methyl-8-quinolinplate-N 1,08)Aluminum、である。但し、もちろん発光素子層５１の構成は、これらの構成、これらの材料には限られない。
【００６８】
次に、図８を参照して、本発明の実施形態に係る画素の他の構成について説明する。図８は図５に示す回路構成を備えた１画素当たりの平面構成の例を示しており、図６及び図７と共通する部分には同一符号を付している。上記図６の平面構成と相違する点は、主として、第１ＴＦＴ１０のゲート電極２を兼用しゲート信号Ｇを供給するゲートライン４１が、第３ＴＦＴ３０のゲート電極３２を兼用する点と、駆動電源ライン４４と有機ＥＬ素子５０の陽極５２との間に、単一の第２ＴＦＴ２０が配置されている点である。各ＴＦＴ１０，２０，及び３０、容量Ｃｓ、有機ＥＬ素子５０の基本的な断面構造は、図７（ａ）〜（ｃ）とほぼ共通している。もちろん、図８の構成においても、第２ＴＦＴ２０はｎｃｈ−ＴＦＴで構成されており、ゲートソース間電圧は、保持容量Ｃｓによってデータ信号に応じた電圧に維持されている。
【００６９】
図８の構成例では、ゲートライン４１が、第１ＴＦＴ１０のゲート電極２と第３ＴＦＴ３０のゲート電極３２を兼用することにより、図６との比較からもわかるように行方向に配置される配線は、各行毎には１本のゲートライン４１でよく、各画素の形成領域をその分広くすることが可能となっている。第３ＴＦＴ３０の能動層３６は、図８の例では、第１ＴＦＴ１０の能動層６と平行に、この能動層６よりゲートライン４１から離れた位置に配置されている。第１ＴＦＴ１０にデータ信号を供給するデータライン４２は、この第３ＴＦＴ３０の能動層３６の上方を横切っている。そして、第３ＴＦＴ３０のドレイン側は該データライン４２と平行して列方向に配列されている容量ライン４８に接続されている。この第３ＴＦＴ３０のドレイン領域３６ｄは、共通接続配線３４によって、図８では駆動電源ライン４４の長手方向に沿って配置されている保持容量Ｃｓの第２電極８、第２ＴＦＴ２０のソース領域１６ｓ、及び有機ＥＬ素子５０の陽極５２にそれぞれ接続されている。
【００７０】
図８と図６とを比較すると明らかなように、駆動電源ライン４４の行方向における配置ピッチがほぼ同じである場合、図８では、１画素内において有機ＥＬ素子５０の陽極５２の形成面積が広く確保されており、より開口率の高い、つまりより高輝度の表示を実現することができる。
【００７１】
なお、以上の説明において第１〜第３ＴＦＴ１０，２０，３０の能動層にはそれぞれ多結晶シリコンを用いた場合を例に説明しているが、もちろんアモルファスシリコンを能動層に採用してもよい。多結晶シリコンを能動層に用いたＴＦＴを採用する場合、同一基板には各画素を駆動する上述の垂直ドライバや水平ドライバを同じ多結晶シリコンを能動層に用いたＴＦＴを形成する。この場合、ドライバ部のＴＦＴにはＣＭＯＳ構造が採用されることが多く、ｎｃｈ−ＴＦＴ及びｐｃｈ−ＴＦＴの両方を形成する必要がある。一方、アモルファスシリコンを各画素のＴＦＴに採用する場合、各画素を駆動するためのドライバは専用の外付けＩＣが用いられる。このため、本発明のように各画素に３種類のＴＦＴを形成する場合において、いずれのＴＦＴもｎｃｈ−ＴＦＴにて構成できるため、第２ＴＦＴ２０にｐｃｈ−ＴＦＴを採用した場合と比較して、製造工程をより簡素なものにすることができる。
【００７２】
また、各ＴＦＴについては、適宜チャネル領域とドレイン領域との間又はチャネル領域とソース領域との間にＬＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ）領域が形成されていてもよい。
【００７３】
次に、本実施形態において、各画素に設けたリセット用の第３ＴＦＴ３０の更に別の用途について説明する。第３ＴＦＴ３０は、上述のように、通常の表示期間中においては、もちろん、第２ＴＦＴ２０のゲートソース間電圧を保持容量Ｃｓに保持させるために、上述のように第１ＴＦＴ１０と同様なタイミングでオンオフ制御して用いるが、他の期間においては、別の用途にも用いることができる。
【００７４】
具体的には、有機ＥＬ素子５０の陽極−陰極間に蓄積された電荷を所定タイミングで強制的に放電するために用いることができる。第２ＴＦＴ２０のゲートソース間電圧Ｖｇｓが保持容量Ｃｓによって所定レベルに維持されている期間中、有機ＥＬ素子５０の陽極５２と陰極５７との間には、このＶｇｓに応じた電流が流れ続け、その画素の表示期間が終了した時点において陽極−陰極間にはある程度の電荷が残っている。このような残存電荷のため、該当画素において、次の表示期間における表示内容がこの残存電荷の影響を受け、いわゆる残像のような現象が発生する可能性がある。そこで、所定期間毎、例えば１垂直走査期間に１回、例えばその帰線中において、全画素の第３ＴＦＴ３０を同時又は順にオンさせれば、有機ＥＬ素子５０の陽極を容量ライン４８に接続し、陽極電位を容量ライン４８の電位、例えば０Ｖとすることができる。このような制御を行えば、１表示期間終了後、次の表示期間が始まる前に有機ＥＬ素子５０中の残存電荷を第３ＴＦＴ３０を介して放電させることができ、残像などのない高品質の表示が可能となる。さらに、有機ＥＬ素子５０は流した電流量が多いほど特性劣化が早まる傾向があり、不要な電荷を放電すれば有機ＥＬ素子５０に不要な電流が流れ続けることを防止でき、有機ＥＬ素子５０の寿命を延ばすことも可能となる。
【００７５】
他の用途は、第３ＴＦＴ３０を例えば工場からの出荷前などにおいて、各画素の検査に用いることである。すなわち、第１ＴＦＴ１０をオンさせて検査用のデータ信号を書き込んで第２ＴＦＴ２０をオンさせると、書き込んだ検査用データに応じた電流が駆動電源ライン４４から第２ＴＦＴ２０のドレインソース間に流れる。従って、第２ＴＦＴ２０のソース電圧は、有機ＥＬ素子５０に供給される電流量に応じた電圧となるはずであるため、このとき第３ＴＦＴ３０をオン制御して、この第２ＴＦＴ２０のソース電圧（又はソースに流れた電流）を容量ライン４８の電圧測定などによって、有機ＥＬ素子に対して適正な電流を供給することができるかどうかを確実かつ簡単に検査することができる。
【００７６】
次に、上述の第２ＴＦＴ２０の他の構造について説明する。図９は、この第２ＴＦＴ２０の構成例であり、図７の構成と相違する点は、第２ＴＦＴ２０が、ライトドープ（ＬＤ：Lightly Dope：通常ＬＤＤと呼ばれている）領域を有するいわゆるＬＤＤ型のＴＦＴによって構成されていることである。また、この図においては、第２ＴＦＴ２０をシングルゲートの一般的な構成とし、これにＬＤ領域１６ＬＤを設けている。すなわち、ガラス基板１上には、能動層１６が形成されており、これを覆ってゲート絶縁膜４が形成されている。能動層１６の中央部分のゲート絶縁膜４の上方にはゲート電極２４が配置されている。
【００７７】
また、能動層１６の両端部には、高濃度に不純物がドープされたドレイン領域１６ｄ、ソース領域１６ｓが設けられている。そして、能動層１６のゲート電極２４の下方部分がチャネル領域１６ｃとなっており、この能動層１６のチャネル領域１６ｃと、ソース領域１６ｓ、ドレイン領域１６ｄとの間が低濃度不純物注入によるＬＤ領域１６ＬＤとなっている。
【００７８】
第２ＴＦＴとして、このような周辺トランジスタに比べ大きなＬＤ領域を有するＴＦＴを採用することによって、耐圧を大きくできるとともに、ゲート電圧の変化に対する電流量の変化を大きくすることができる。
【００７９】
すなわち、ＴＦＴ２０のゲート長（チャネル長方向）を長くすると、ゲート電圧に対し電流量が変化する範囲を大きくして、ゲート電圧の変化による電流量調整の精度を向上することができる。本実施形態では、大きなＬＤ構造とすることで、ゲート長を長くするのと同様の効果が得られる。
【００８０】
実際にゲート電極２４の幅を広げてゲート長を長くした場合、幅広（ゲート長が長い）のゲート電極２４を他との絶縁を確保しながら引き回す必要がある。しかし、ＬＤ構造により、実質的にゲート長を長くしたのと同じ効果が得られれば、遮光性のゲート電極２４の幅を特別広くせずにすみ、１画素内における開口率を向上させることが可能となる。
【００８１】
なお、このようなＬＤ構造は、第１ＴＦＴ１０や、ドライバ回路のＴＦＴにおいても採用される場合がある。
【００８２】
本実施形態においては、第２ＴＦＴ２０におけるＬＤの領域を第１ＴＦＴ１０や、ドライバ回路のＴＦＴに比べ大きくした。
【００８３】
例えば、第１ＴＦＴ１０やドライバ回路におけるＴＦＴのＬＤ領域の長さを図９の長さとした場合に、第２ＴＦＴ２０のＬＤ領域を図１０に示すように、大きくした。これによって、電流量の制御をさらに精度よく行え、かつ比較的トランジスタの大きさ自体は、ほとんど変更する必要がない。また、他のＴＦＴ１０などのゲート電極と同等の幅のゲート電極を用いればよく設計が容易となる。
【００８４】
従って、このように、ＬＤＤ構造とすることで、ゲート電極２４をあまり幅広にしなくてもすむため、開口率を大きくすることができる。これにより、画素当たりの発光面積が増大するので、各有機ＥＬ素子に流す電流を変更することなく、輝度を大きくすることができる。また、反対に開口率が向上するので、同一輝度を実現するために有機ＥＬ素子に供給する電流を小さく抑えることができ、有機ＥＬ素子の劣化を抑制することができる。また、実質的には、ゲート長を長く、つまりチャネル長（ＬＤ領域を含む）を長くできるため、エキシマレーザアニールによる能動層の再結晶化（ポリシリコン化）についての特性のバラツキ発生を抑えることができる。
【００８５】
また、図１１には、他の実施形態の構成を示す。この回路では、図１の回路に対し、電圧調整用のダイオード３１を有している。すなわち、保持容量ＣＳと、第３ＴＦＴ（放電トランジスタ）３０および有機ＥＬ素子５０の間にダイオード３１が設けられている。このダイオード３１は、第２ＴＦＴ２０と同一の構成を持つＴＦＴで形成され、そのＴＦＴのゲートドレイン間をショートして形成されている。
【００８６】
このダイオード３１を設けることによって、第２ＴＦＴ２０のゲート電圧を、有機ＥＬ５０の閾値（ＶｔＦ）とダイオード３１の閾値（Ｖｔｎ）とビデオ信号との和に設定することができ、有機ＥＬ５０やＴＦＴトランジスタの閾値がばらついたり劣化しても、常にビデオ信号に見合った電流を第２ＴＦＴ２０が流すことができる。
【００８７】
すなわち、ダイオード３１を設けることによって、素子特性のバラツキや劣化にほぼ関係なく、駆動電流を制御することが可能となり、色むらの少ない表示装置を提供することができる。
【００８８】
なお、この回路においては、第３ＴＦＴ３０が設けられている。そして、この第３ＴＦＴ３０により、有機ＥＬ素子５０のアノード側電位を接地電位である容量ラインＳＬの電圧に設定し、有機ＥＬ素子５０を駆動する際の初期設定が行われる。このように、有機ＥＬ素子５０のアノード側電位を強制的にある電位に設定する（電荷を引き抜く）ことによって、残像減少を抑制することができる。また、第３ＴＦＴ３０のソース側電位を有機ＥＬのカソード側電位よりさらに低い電位に設定することによって、有機ＥＬ素子における少なくとも有機発光膜を含む有機膜に逆バイアスをかけることができる。これによって、有機膜の特性回復を促進し、膜特性の劣化速度を遅くすることができる。
【００８９】
また、各画素に第３ＴＦＴ３０があるため、ゲート線方向に接続された全画素のリセットラインＲＳＬを活性化させて、発光させない時間を制御することもできる。これによって、輝度の調整を行うことができると同時に、低消費電力化を図ることができる。さらに、ＲＧＢ毎にリセットラインＲＳＬを結線し、ＲＧＢ毎にオンさせる時間を変更することで、ＲＧＢ毎の発光時間を制御することができる。これによって、ホワイトバランスの調整ができ、画質の劣化を防止することができる。
【００９０】
また、図１２には、図１１の第３ＴＦＴ３０のゲートをリセットラインＲＳＬではなく、ゲートラインＧＬに接続した例が示されている。この構成においても、図１１の場合と同様の作用効果が得られる。すなわち、ゲートラインＧＬが立ち上がると、第１ＴＦＴ１０がオンして、データラインＤＬの第２ＴＦＴ２０のゲート電圧がデータラインＤＬの電圧に設定される。また、第３ＴＦＴ３０がオンするため、電源ラインＶＬからの電流が第２ＴＦＴ２０、第３ＴＦＴ３０を介し低電圧（接地電位）の容量ラインＳＬに流れる。
【００９１】
次に、データラインＤＬが立ち下がることで、第１、第３ＴＦＴ１０、３０がオフになり、第２ＴＦＴ２０からの電流は、有機ＥＬ素子５０に流れ、発光する。
【００９２】
このとき、有機ＥＬ素子５０の上側（第２ＴＦＴ２０に接続されている側）の電位は、有機ＥＬ５０における電圧降下ＶｔＦ以上の電圧になる。一方、ダイオード３１における電圧降下Ｖｔｎが存在するため、第２ＴＦＴ２０のゲート電圧は、有機ＥＬ素子５０に電流が流れているときに有機ＥＬ素子５０の閾値（ＶｔＦ）＋ダイオード３１の閾値（Ｖｔｎ）＋ビデオ信号の電圧（Ｖｖｉｄｅｏ）となり、上述のように素子特性のバラツキや劣化にほぼ関係なく、駆動電流を制御することが可能になり、色むらの少ない表示装置を得ることができる。
【００９３】
【発明の効果】
以上説明したように、この発明においては、エレクトロルミネッセンス素子などの被駆動素子に安定して電力を供給することが可能となる。
【００９４】
また、被駆動素子を動作させるためのデータ信号を、例えば表示装置においてビデオ信号の極性を反転させて形成することなく利用できる。
【図面の簡単な説明】
【図１】  本発明の実施形態に係る有機ＥＬ素子を駆動する１画素当たりの回路構成を示す図である。
【図２】  本発明の各画素に供給するゲート信号及びリセット信号を作成する回路の構成例を示す図である。
【図３】  図２の回路の動作を示すタイミングチャートである。
【図４】  本発明の実施形態に係る有機ＥＬ素子を駆動する１画素当たりの他の回路構成を示す図である。
【図５】  本発明の実施形態に係る有機ＥＬ素子を駆動する１画素当たりの他の回路構成を示す図である。
【図６】  図４に示す回路構成を備えた１画素当たりの平面構成を示す図である。
【図７】  図６のＡ−Ａ線、Ｂ−Ｂ線及びＣ−Ｃ線に沿った断面構造を示す図である。
【図８】  図５に示す回路構成を備えた１画素当たりの平面構成を示す図である。
【図９】  ＬＤ構造のＴＦＴの構成例を示す図である。
【図１０】  ＬＤ領域を大きくしたＴＦＴの構成例を示す図である。
【図１１】  本発明の各画素に供給するゲート信号及びリセット信号を作成する回路の他の構成例を示す図である。
【図１２】  本発明の各画素に供給するゲート信号及びリセット信号を作成する回路のさらに他の構成例を示す図である。
【図１３】  従来のアクティブマトリクス型の有機ＥＬ表示装置の回路構成を示す図である。
【符号の説明】
２，２４，３２  ゲート電極、７  保持容量の第１電極、８  保持容量の第２電極、１０  第１ＴＦＴ（スイッチング用薄膜トランジスタ）、１４  層間絶縁膜、２０  第２ＴＦＴ（素子駆動用薄膜トランジスタ）、２６  接続配線（コネクタ部）、３１  電圧調整用ダイオード、３４  共通接続配線、３０  第３ＴＦＴ（スイッチング用薄膜トランジスタ）、４０，４１  ゲートライン（ＧＬ）、４２  データライン（ＤＬ）、４４  駆動電源ライン（ＶＬ）、４６  リセットライン（ＲＳＬ）、４８  容量ライン（ＳＬ）、５０  有機ＥＬ素子、５１  発光素子層、５２  陽極、５４  ホール輸送層、５５  発光層、５６  電子輸送層、５７  陰極、６１  第２平坦化絶縁層、１００  垂直ドライバ、１１０  シフトレジスタ、１２０  出力部、１２２，１２４  アンドゲート。
【図１】
0004052865.tif 000002
【図２】
0004052865.tif 000003
【図３】
0004052865.tif 000004
【図４】
0004052865.tif 000005
【図５】
0004052865.tif 000006
【図６】
0004052865.tif 000007
【図７】
0004052865.tif 000008
【図８】
0004052865.tif 000009
【図９】
0004052865.tif 000010
【図１０】
0004052865.tif 000011
【図１１】
0004052865.tif 000012
【図１２】
0004052865.tif 000013
【図１３】
0004052865.tif 000014