【手続補正書】
【提出日】平成19年12月28日(2007.12.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  半導体基板、埋め込み絶縁層及びＳＯＩ層からなるＳＯＩ構造の半導体装置であって、
前記ＳＯＩ層に設けられ、各々に所定の素子が形成される複数の素子形成領域と、
前記ＳＯＩ層の上層部に設けられ、前記複数の素子形成領域間を素子分離する分離絶縁膜と、
前記分離絶縁膜下に前記ＳＯＩ層の一部として設けられる第１の導電型の半導体領域とを備え、前記半導体領域は、前記複数の素子形成領域のうち、第１の導電型を有する、少なくとも１つの素子形成領域と接して形成され、
前記ＳＯＩ層に設けられ、外部から電位固定可能な第１の導電型のボディー領域をさらに備え、前記ボディー領域は前記半導体領域と接して形成され、
前記半導体領域は少なくとも一部において、前記第１導電型と異なる第２の導電型の不純物が混入せず、前記第１導電型の不純物のみからなる第１導電型不純物領域を有することを特徴とする、
半導体装置。
【請求項２】  請求項１記載の半導体装置であって、
前記第１導電型不純物領域は、前記ボディー領域から前記少なくとも１つの素子形成領域に至る領域に形成される、
半導体装置。
【請求項３】  請求項１記載の半導体装置であって、
前記分離絶縁膜は少なくとも一部において、前記第２導電型の不純物を含まない第２導電型不純物未入領域を有する、
半導体装置。
【請求項４】  請求項３記載の半導体装置であって、
前記第２導電型不純物未入領域は、前記ボディー領域から前記少なくとも１つの素子形成領域に至る領域に形成される、
半導体装置。
【請求項５】  請求項３あるいは請求項４記載の半導体装置であって、
前記第２導電型不純物未入領域は前記分離絶縁膜における他の領域より膜厚が厚い領域を含む、
半導体装置。
【請求項６】  請求項１ないし請求項５のうち、いずれか１項に記載の半導体装置であって、
前記所定の素子はトランジスタを含み、前記トランジスタのゲート電極は前記分離絶縁膜上に延びて形成される、
半導体装置。
【請求項７】  請求項１ないし請求項６のうち、いずれか１項に記載の半導体装置であって、
前記ＳＯＩ層に形成され、素子として機能しないダミー領域をさらに備える、
半導体装置。
【請求項８】  請求項７記載の半導体装置であって、
前記ダミー領域は前記第１導電型及び前記第２導電型双方の不純物が導入される領域を含む、
半導体装置。
【請求項９】  請求項７記載の半導体装置であって、
前記ダミー領域は、前記第１導電型の不純物が注入され前記第２導電型の不純物が注入されない第１のダミー領域と前記第２導電型の不純物が注入され前記第１導電型の不純物が注入されない第２のダミー領域とを含む、
半導体装置。
【請求項１０】  (a)半導体基板、埋め込み絶縁層及びＳＯＩ層からなるＳＯＩ基板を準備するステップと、
(b)前記ＳＯＩ層の上層部に分離絶縁膜を選択的に形成するとともに、前記分離絶縁膜の下層部に第１の導電型の半導体領域を形成するステップとを備え、前記分離絶縁膜によって前記ＳＯＩ層は複数の素子形成領域に分離され、前記複数の素子形成領域のうち少なくとも１つの素子形成領域は第１の導電型を有し、前記半導体領域に接して形成され、
(c)前記少なくとも１つの素子形成領域の表面に第２導電型の活性領域を選択的に形成するステップと、
(d)前記ＳＯＩ層に外部から電位固定可能な第１導電型のボディー領域を前記半導体領域に接するように形成するステップとを備え、
前記ステップ(c)は、前記ボディー領域と前記分離絶縁膜における一部領域とを含むブロック領域を前記第２導電型の不純物導入を阻止する領域に設定して、前記ＳＯＩ層に前記第２導電型の不純物を導入することにより前記活性領域を形成することを特徴とする、
半導体装置の製造方法。
【請求項１１】  請求項１０記載の半導体装置の製造方法であって、
前記ステップ(c)は、前記ブロック領域上に形成される第１のレジストをマスクとして、前記ＳＯＩ層に第２導電型の不純物を導入するステップを含む、
半導体装置の製造方法。
【請求項１２】  請求項１１記載の半導体装置の製造方法であって、
前記少なくとも１つの素子形成領域はトランジスタの形成領域を含み、
(e)前記ステップ(c)の前に実行され、前記少なくとも１つの素子形成領域に前記トランジスタのゲート電極を形成するステップをさらに備え、前記ゲート電極は前記分離絶縁膜上に延びて形成され、
前記ステップ(c)は、前記第１のレジスト及び前記ゲート電極をマスクとして、前記ＳＯＩ層に第２導電型の不純物を導入するステップを含む、
半導体装置の製造方法。
【請求項１３】  請求項１２記載の半導体装置の製造方法であって、
前記第１のレジスト及び前記ゲート電極は、前記ボディー領域上から前記少なくとも１つの素子形成領域上に至る領域に連続的に形成される、
半導体装置の製造方法。
【請求項１４】  請求項１０記載の半導体装置の製造方法であって、
前記少なくとも１つの素子形成領域はトランジスタの形成領域を含み、
(e)前記ステップ(c)の前に実行され、前記少なくとも１つの素子形成領域に前記トランジスタのゲート電極を形成するステップをさらに備え、前記ゲート電極は前記分離絶縁膜の一部上に延びて形成され、
前記ステップ(c)は、前記ボディ領域上に形成される第１のレジストと前記ゲート電極とをマスクとして、前記ＳＯＩ層に第２導電型の不純物を導入するステップを含む、
半導体装置の製造方法。
【請求項１５】  請求項１４記載の半導体装置の製造方法であって、
前記ゲート電極は、前記ボディー領域上から前記少なくとも１つの素子形成領域上に至る領域に形成される、
半導体装置の製造方法。
【請求項１６】  請求項１０記載の半導体装置の製造方法であって、
前記ステップ(c)は、前記活性領域上に第１の開口部を有する第１のレジストをマスクとして、前記ＳＯＩ層に第２導電型の不純物を導入するステップを含み、
前記ステップ(d)は、前記ボディー領域上に第２の開口部を有する第２のレジストをマスクとして、前記ＳＯＩ層に第１導電型の不純物を導入するステップを含む、
半導体装置の製造方法。
【請求項１７】  請求項１６記載の半導体装置の製造方法であって、
前記第２の開口部は、実質的に前記ボディー領域上のみに設けられる開口部を含む、
半導体装置の製造方法。
【請求項１８】  請求項１６記載の半導体装置の製造方法であって、
前記第２の開口部は、前記ボディー領域及び前記分離絶縁膜上の一部上に設けられる開口部を含む、
半導体装置の製造方法。
【請求項１９】  請求項１８記載の半導体装置の製造方法であって、
前記第２の開口部は、前記ボディー領域から前記少なくとも１つの素子形成領域に至る領域上に設けられる開口部を含む、
半導体装置の製造方法。
【請求項２０】  請求項１６ないし請求項１９のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記第１のレジストは、前記ボディー領域、前記半導体領域及び前記少なくとも１つの素子形成領域以外の領域上に第１のダミー開口部をさらに有し、
前記第２のレジストは、前記ボディー領域、前記半導体領域及び前記少なくとも１つの素子形成領域以外の領域上に第２のダミー開口部をさらに有する、
半導体装置の製造方法。
【請求項２１】  請求項２０記載の半導体装置の製造方法であって、
前記第１及び第２のダミー開口部は同じ位置及び形状で形成される、
半導体装置の製造方法。
【請求項２２】  請求項２０記載の半導体装置の製造方法であって、
前記第１及び第２のダミー開口部は重複することなく形成される、
半導体装置の製造方法。
【請求項２３】  (a) 基板、前記基板上の絶縁層及び前記絶縁層上のシリコン層からなるＳＯＩ基板を準備するステップを備え、前記シリコン層は第１導電型の第１ないし第３領域を有し、
(b) 前記第１及び第３領域間の前記第２領域における前記シリコン層の表面内に、前記絶縁層には達しない厚さの部分酸化膜を形成するステップと、
(c) 前記第１領域における前記シリコン層の表面上にゲート酸化膜を介してゲート電極を形成するステップとを備え、前記ゲート電極は、前記第２領域内の前記部分酸化膜上に延びて形成され、
(d) 前記第３領域を覆い、前記第１領域を露出する第１マスク層を用い、前記第１領域における前記ゲート電極両端部に第２導電型の第１不純物を導入するステップと、
(e) 前記第１領域を覆い、前記第３領域を露出する第２マスク層を用い、第３領域に第１導電型の第２不純物を導入するステップとをさらに備え、
前記第１マスク層は、前記第３領域から前記第２領域に延び、前記第２領域における前記ゲート電極の一部を覆うことを特徴とする、
半導体装置の製造方法。
【請求項２４】  (a) 基板、前記基板上の絶縁層及び前記絶縁層上のシリコン層からなるＳＯＩ基板を準備するステップを備え、前記シリコン層は第１導電型の第１〜第３領域を有し、
(b) 前記第１及び第３領域間の前記第２領域における前記シリコン層の表面内に、前記絶縁層には達しない厚さの部分酸化膜を形成するステップと、
(c) 前記第１領域における前記シリコン層の表面上にゲート酸化膜を介してゲート電極を形成するステップとを備え、前記ゲート電極は、前記第２領域内の前記部分酸化膜上に延びて形成され、
(d) 前記第３領域を覆い、前記第１領域を露出する第１マスク層を用い、前記第１領域における前記ゲート電極両端部に第２導電型の第１不純物を導入するステップと、
(e) 前記第１領域を覆い、前記第３領域を露出する第２マスク層を用い、第３領域に第１導電型の第２不純物を導入するステップとをさらに備え、
前記第１マスク層は、前記部分酸化膜及び前記第２領域における前記ゲート電極の一部を覆うことを特徴とする、
半導体装置の製造方法。
【請求項２５】  請求項２３あるいは請求項２４記載の半導体装置の製造方法であって、
前記シリコン層は、前記第１ないし第３領域とは異なる第２導電型の第４領域を有し、
前記ステップ(d) において、前記第１マスク層は前記第４領域を覆い、
前記ステップ(e) において、前記第２マスク層は前記第４領域を露出し、前記第２不純物は前記第４領域に導入されることを特徴とする、
半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
また、請求項１９の発明は、請求項１８記載の半導体装置の製造方法であって、前記第２の開口部は、前記ボディー領域から前記少なくとも１つの素子形成領域に至る領域上に設けられる開口部を含む。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
さらに、請求項２２の発明は、請求項２０記載の半導体装置の製造方法であって、前記第１及び第２のダミー開口部は重複することなく形成される。
この発明に係る請求項２３記載の半導体装置の製造方法は、(a) 基板、前記基板上の絶縁層及び前記絶縁層上のシリコン層からなるＳＯＩ基板を準備するステップを備え、前記シリコン層は第１導電型の第１ないし第３領域を有し、(b) 前記第１及び第３領域間の前記第２領域における前記シリコン層の表面内に、前記絶縁層には達しない厚さの部分酸化膜を形成するステップと、(c) 前記第１領域における前記シリコン層の表面上にゲート酸化膜を介してゲート電極を形成するステップとを備え、前記ゲート電極は、前記第２領域内の前記部分酸化膜上に延びて形成され、(d) 前記第３領域を覆い、前記第１領域を露出する第１マスク層を用い、前記第１領域における前記ゲート電極両端部に第２導電型の第１不純物を導入するステップと、(e) 前記第１領域を覆い、前記第３領域を露出する第２マスク層を用い、第３領域に第１導電型の第２不純物を導入するステップとをさらに備え、前記第１マスク層は、前記第３領域から前記第２領域に延び、前記第２領域における前記ゲート電極の一部を覆っている。
この発明に係る請求項２４記載の半導体装置の製造方法は、(a) 基板、前記基板上の絶縁層及び前記絶縁層上のシリコン層からなるＳＯＩ基板を準備するステップを備え、前記シリコン層は第１導電型の第１〜第３領域を有し、(b) 前記第１及び第３領域間の前記第２領域における前記シリコン層の表面内に、前記絶縁層には達しない厚さの部分酸化膜を形成するステップと、(c) 前記第１領域における前記シリコン層の表面上にゲート酸化膜を介してゲート電極を形成するステップとを備え、前記ゲート電極は、前記第２領域内の前記部分酸化膜上に延びて形成され、(d) 前記第３領域を覆い、前記第１領域を露出する第１マスク層を用い、前記第１領域における前記ゲート電極両端部に第２導電型の第１不純物を導入するステップと、(e) 前記第１領域を覆い、前記第３領域を露出する第２マスク層を用い、第３領域に第１導電型の第２不純物を導入するステップとをさらに備え、前記第１マスク層は、前記部分酸化膜及び前記第２領域における前記ゲート電極の一部を覆っている。
また、請求項２５記載の発明は、請求項２３あるいは請求項２４記載の半導体装置の製造方法であって、前記シリコン層は、前記第１ないし第３領域とは異なる第２導電型の第４領域を有し、前記ステップ(d) において、前記第１マスク層は前記第４領域を覆い、前記ステップ(e) において、前記第２マスク層は前記第４領域を露出し、前記第２不純物は前記第４領域に導入される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
本基本構造において、部分酸化膜３１によって他のトランジスタから分離される１単位のＭＯＳトランジスタは、ＳＯＩ層３中に形成されるドレイン領域５、ソース領域６及びチャネル形成領域７、チャネル形成領域７上に形成されるゲート酸化膜８、ゲート酸化膜８上に形成されるゲート電極９から構成される。また、層間絶縁膜４上に形成された配線層２２は、層間絶縁膜４中に設けられたコンタクト２１を介してドレイン領域５あるいはソース領域６と電気的に接続される。なお、コンタクト２１は大きく描かれているが、小さい穴を複数開口してコンタクトを作製してもよい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１３８
【補正方法】変更
【補正の内容】
【０１３８】
また、ゲートエクステンション領域９ｅ，９ｆが存在することにより、ゲートエクステンション領域９ｅ，９ｆ下の部分酸化膜３１がゲート電極９形成後のウェットエッチング処理で薄くなることがない分、ボディー抵抗経路３６となるウェル領域がゲート電圧の影響を受けてボディー抵抗が変動する度合を軽減することができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１６４
【補正方法】変更
【補正の内容】
【０１６４】
図２８に示すように、Ｐ+注入レジスト６３によってマスクされることにより、ウェル領域１１の大部分はＮ型の不純物が注入されることはなくなるため、ボディー抵抗の抵抗値を下げるとともにばらつきを抑制することができる。