【手続補正書】
【提出日】平成20年3月4日(2008.3.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  半導体基板の表面に配置された所定領域の絶縁膜上に複数の抵抗素子が配置された半導体装置であって、
前記抵抗素子と近接する位置に活性領域を設けたことを特徴とする半導体装置。
【請求項２】  前記絶縁膜がシャロートレンチ法により配置された素子分離膜であることを特徴とする請求項１記載の半導体装置。
【請求項３】  前記絶縁膜上に前記複数の抵抗素子が並べて配置され、各々の前記抵抗素子の下層の前記絶縁膜の幅が前記活性領域によって所定幅に規定されていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】  前記所定幅が、前記所定幅に起因する前記抵抗素子の抵抗値のシフト量に基づいて規定されていることを特徴とする請求項３記載の半導体装置。
【請求項５】  前記活性領域上を含む領域に前記抵抗素子と同一層からなるダミーゲート電極が設けられていることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
【請求項６】  前記ダミーゲート電極の面積が前記活性領域の面積よりも広く配置されており、前記活性領域が前記ダミーゲート電極によって完全に覆われていることを特徴とする請求項５記載の半導体装置。
【請求項７】  １つの前記活性領域上に複数の前記ダミーゲート電極が配置されていることを特徴とする請求項５記載の半導体装置。
【請求項８】  前記抵抗素子と前記ダミーゲート電極の間の距離が、前記複数の抵抗素子において同一の値に設定されていることを特徴とする請求項５〜７のいずれかに記載の半導体装置。
【請求項９】  隣接する前記活性領域の間に複数の前記抵抗素子が配置されていることを特徴とする請求項１〜８のいずれかに記載の半導体装置。
【請求項１０】  前記複数の抵抗素子間の距離が、前記半導体基板上に前記導電膜から配置されたパターン相互の間隔の最小値に設定されていることを特徴とする請求項９記載の半導体装置。
【請求項１１】  前記活性領域が前記抵抗素子の長手方向の端部近傍まで達しており、前記抵抗素子の周囲が前記活性領域によって囲まれていることを特徴とする請求項１〜１０のいずれかに記載の半導体装置。
【請求項１２】  前記ダミーゲート電極が前記抵抗素子の長手方向の端部近傍まで達しており、前記抵抗素子の周囲が前記ダミーゲート電極によって囲まれていることを特徴とする請求項５〜１１のいずれかに記載の半導体装置。
【請求項１３】  前記抵抗素子が多結晶シリコン膜及びシリサイド膜からなるポリサイド構造の積層膜から構成され、前記シリサイド膜が前記抵抗素子の上面で選択的に除去されていることを特徴とする請求項１〜１２のいずれかに記載の半導体装置。
【請求項１４】  前記ダミーゲート電極が多結晶シリコン膜及びシリサイド膜からなるポリサイド構造の積層膜から構成されていることを特徴とする請求項５〜１３のいずれかに記載の半導体装置。
【請求項１５】  前記活性領域に所定の不純物が導入されるとともにコンタクト層が接続されており、前記活性領域が拡散層抵抗素子として機能することを特徴とする請求項１〜１４のいずれかに記載の半導体装置。
【請求項１６】  前記活性領域が、前記抵抗素子の長手方向の両端部近傍に配置され、前記抵抗素子が延在する方向と垂直方向に延在していることを特徴とする請求項１５記載の半導体装置。
【請求項１７】  前記抵抗素子の上層に所定パターンの配線膜が配置され、
前記抵抗素子の面積と、前記抵抗素子上で前記抵抗素子と前記配線膜がオーバーラップする領域の面積との比がそれぞれの前記抵抗素子においてほぼ一定であることを特徴とする請求項１〜１６のいずれかに記載の半導体装置。
【請求項１８】  前記抵抗素子が前記所定領域外で配置されたＭＯＳトランジスタのゲート電極と同一層によって形成されていることを特徴とする請求項１〜１７のいずれかに記載の半導体装置。
【請求項１９】  半導体基板上の所定領域において、平行に並べられた複数の帯状の矩形領域を残すように当該矩形領域の周囲をエッチングにより除去して溝を配置する第１の工程と、
前記半導体基板上に絶縁膜を配置して前記溝を埋め込む第２の工程と、
前記絶縁膜の表面を研磨して、前記溝以外の領域における前記絶縁膜を除去して前記矩形領域を活性領域として画定するとともに前記溝上の前記絶縁膜の表面を平坦化する第３の工程と、
前記半導体基板上に所定の抵抗値を有する材料からなる導電膜を配置する第４の工程と、
前記導電膜を前記絶縁膜上でパターニングして、隣接する前記活性領域間で前記活性領域と平行に延在する矩形状の抵抗素子を配置する第５の工程とを有することを特徴とする半導体装置の製造方法。
【請求項２０】  隣接する前記活性領域間の間隔を前記第５の工程で配置する抵抗素子の抵抗値の許容範囲に基づいて設定することを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項２１】  前記第５の工程において、隣接する前記活性領域間において複数の前記抵抗素子を配置することを特徴とする請求項１９又は２０記載の半導体装置の製造方法。
【請求項２２】  前記第５の工程において、前記活性領域上を含む領域に前記導電膜からなり前記抵抗素子とほぼ平行に延在するダミーゲート電極を前記抵抗素子とともに配置することを特徴とする請求項１９〜２１のいずれかに記載の半導体装置の製造方法。
【請求項２３】  前記第５の工程において、前記抵抗素子を配置するとともに、前記活性領域上から前記絶縁膜上へ連なり前記抵抗素子を囲むダミーゲート電極を配置することを特徴とする請求項１９〜２２のいずれかに記載の半導体装置の製造方法。
【請求項２４】  前記第５の工程において、前記抵抗素子を配置するとともに前記所定領域外で前記導電膜からなるＭＯＳトランジスタのゲート電極をパターニングすることを特徴とする請求項１９〜２３のいずれかに記載の半導体装置の製造方法。
【請求項２５】  前記抵抗素子と前記ダミーゲート電極との間隔を、前記半導体基板上に前記導電膜から配置されるパターン相互の間隔の最小値とすることを特徴とする請求項２２〜２４のいずれかに記載の半導体装置の製造方法。
【請求項２６】  １つの前記活性領域に複数の前記ダミーゲート電極を配置することを特徴とする請求項２２〜２５のいずれかに記載の半導体装置の製造方法。
【請求項２７】  前記活性領域を完全に覆うように前記ダミーゲート電極を配置することを特徴とする請求項２２〜２６のいずれかに記載の半導体装置の製造方法。
【請求項２８】  半導体基板上の所定領域において、前記半導体基板を選択的にエッチングして平行に並べられた複数の矩形状の溝を配置する第１の工程と、
前記半導体基板上に絶縁膜を配置して前記溝を埋め込む第２の工程と、
前記絶縁膜の表面を研磨して前記溝上の前記絶縁膜の表面を平坦化するとともに、前記溝以外の領域における前記絶縁膜を除去して当該溝以外の領域を前記絶縁膜を囲む活性領域として画定する第３の工程と、
前記半導体基板上に所定の抵抗値を有する材料からなる導電膜を配置する第４の工程と、
前記導電膜を前記絶縁膜上でパターニングして、前記複数の矩形状の溝をそれぞれ埋め込む前記絶縁膜上に前記導電膜からなる抵抗素子を配置する第５の工程とを有することを特徴とする半導体装置の製造方法。
【請求項２９】  隣接する前記溝の間隔を前記第５の工程で配置する抵抗素子の抵抗値の許容範囲に基づいて設定することを特徴とする請求項２８記載の半導体装置の製造方法。
【請求項３０】  前記第５の工程において、前記抵抗素子を配置するとともに前記活性領域上で前記導電膜をパターニングして、前記抵抗素子を囲むダミーゲート電極を配置することを特徴とする請求項２８又は２９記載の半導体装置の製造方法。
【請求項３１】  前記第５の工程において、前記抵抗素子を配置するとともに前記所定領域外で前記導電膜からなるＭＯＳトランジスタのゲート電極をパターニングすることを特徴とする請求項２８〜３０のいずれかに記載の半導体装置の製造方法。
【請求項３２】  前記抵抗素子と前記ダミーゲート電極との間隔を、前記半導体基板上に前記導電膜から配置されるパターン相互の間隔の最小値とすることを特徴とする請求項３０又は３１記載の半導体装置の製造方法。
【請求項３３】  前記活性領域を完全に覆うように前記ダミーゲート電極を配置することを特徴とする請求項３０〜３２のいずれかに記載の半導体装置の製造方法。
【請求項３４】  前記活性領域に不純物を導入して前記活性領域を拡散層抵抗素子とする工程を更に有することを特徴とする請求項１９〜３３のいずれかに記載の半導体装置の製造方法。
【請求項３５】  半導体基板と、
前記半導体基板の主面に配置された活性領域と、
前記活性領域内に配置された複数の分離領域と、
それぞれの分離領域上に一つずつ配置された抵抗素子と、を備え
前記分離領域は、前記活性領域に囲まれていることを特徴とする半導体装置。
【請求項３６】  前記分離領域は、前記半導体基板の主面に配置された溝内に埋まった酸化膜からなることを特徴とする請求項３５に記載の半導体装置。
【請求項３７】  前記複数の分離領域は、その分離領域の長手方向と垂直な方向に、互いに平行に配置されていることを特徴とする請求項３５に記載の半導体装置。
【請求項３８】  前記複数の分離領域は、等間隔で配置されていることを特徴とする請求項３７に記載の半導体装置。
【請求項３９】  前記抵抗素子は、一定の長さと幅と膜厚で均一に配置されていることを特徴とする請求項３５に記載の半導体装置。
【請求項４０】  半導体基板と、
前記半導体基板の主面に配置された複数の分離領域と、
それぞれの分離領域上に一つずつ配置された抵抗素子と、
前記分離領域を囲むように配置された活性領域と、を備え
前記分離領域は、互いに近接して配置されていることを特徴とする半導体装置。
【請求項４１】  前記分離領域は、前記半導体基板の主面に配置された溝内に埋まった酸化膜からなることを特徴とする請求項４０に記載の半導体装置。
【請求項４２】  前記複数の分離領域は、その分離領域の長手方向と垂直な方向に、互いに平行に配置されていることを特徴とする請求項４０に記載の半導体装置。
【請求項４３】  前記複数の分離領域は、等間隔で配置されていることを特徴とする請求項４２に記載の半導体装置。
【請求項４４】  前記抵抗素子は、一定の長さと幅と膜厚で均一に配置されていることを特徴とする請求項４０に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
【課題を解決するための手段】
この発明の半導体装置は、半導体基板の表面に配置された所定領域の絶縁膜上に複数の抵抗素子が配置された半導体装置であって、前記抵抗素子と近接する位置に活性領域を設けたものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
また、前記絶縁膜がシャロートレンチ法により配置された素子分離膜である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
また、前記ダミーゲート電極の面積が前記活性領域の面積よりも広く配置されており、前記活性領域が前記ダミーゲート電極によって完全に覆われているものである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
また、１つの前記活性領域上に複数の前記ダミーゲート電極が配置されているものである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
また、隣接する前記活性領域の間に複数の前記抵抗素子が配置されているものである。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
また、前記複数の抵抗素子間の距離が、前記半導体基板上に前記導電膜から配置されたパターン相互の間隔の最小値に設定されているものである。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
また、前記抵抗素子の上層に所定パターンの配線膜が配置され、前記抵抗素子の面積と、前記抵抗素子上で前記抵抗素子と前記配線膜がオーバーラップする領域の面積との比がそれぞれの前記抵抗素子においてほぼ一定である。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
また、前記抵抗素子が前記所定領域外で配置されたＭＯＳトランジスタのゲート電極と同一層によって配置されているものである。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
また、この発明の半導体装置の製造方法は、半導体基板上の所定領域において、平行に並べられた複数の帯状の矩形領域を残すように当該矩形領域の周囲をエッチングにより除去して溝を配置する第１の工程と、前記半導体基板上に絶縁膜を配置して前記溝を埋め込む第２の工程と、前記絶縁膜の表面を研磨して、前記溝以外の領域における前記絶縁膜を除去して前記矩形領域を活性領域として画定するとともに前記溝上の前記絶縁膜の表面を平坦化する第３の工程と、前記半導体基板上に所定の抵抗値を有する材料からなる導電膜を配置する第４の工程と、前記導電膜を前記絶縁膜上でパターニングして、隣接する前記活性領域間で前記活性領域と平行に延在する矩形状の抵抗素子を配置する第５の工程とを有するものである。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
また、隣接する前記活性領域間の間隔を前記第５の工程で配置する抵抗素子の抵抗値の許容範囲に基づいて設定するものである。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
また、前記第５の工程において、隣接する前記活性領域間において複数の前記抵抗素子を配置するものである。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
また、前記第５の工程において、前記活性領域上を含む領域に前記導電膜からなり前記抵抗素子とほぼ平行に延在するダミーゲート電極を前記抵抗素子とともに配置するものである。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
また、前記第５の工程において、前記抵抗素子を配置するとともに、前記活性領域上から前記絶縁膜上へ連なり前記抵抗素子を囲むダミーゲート電極を配置するものである。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
また、前記第５の工程において、前記抵抗素子を配置するとともに前記所定領域外で前記導電膜からなるＭＯＳトランジスタのゲート電極をパターニングするものである。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
また、前記抵抗素子と前記ダミーゲート電極との間隔を、前記半導体基板上に前記導電膜から配置されるパターン相互の間隔の最小値とするものである。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
また、１つの前記活性領域に複数の前記ダミーゲート電極を配置するものである。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
また、前記活性領域を完全に覆うように前記ダミーゲート電極を配置するものである。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
また、この発明の半導体装置の製造方法は、半導体基板上の所定領域において、前記半導体基板を選択的にエッチングして平行に並べられた複数の矩形状の溝を配置する第１の工程と、前記半導体基板上に絶縁膜を配置して前記溝を埋め込む第２の工程と、前記絶縁膜の表面を研磨して前記溝上の前記絶縁膜の表面を平坦化するとともに、前記溝以外の領域における前記絶縁膜を除去して当該溝以外の領域を前記絶縁膜を囲む活性領域として画定する第３の工程と、前記半導体基板上に所定の抵抗値を有する材料からなる導電膜を配置する第４の工程と、前記導電膜を前記絶縁膜上でパターニングして、前記複数の矩形状の溝をそれぞれ埋め込む前記絶縁膜上に前記導電膜からなる抵抗素子を配置する第５の工程とを有するものである。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
また、隣接する前記溝の間隔を前記第５の工程で配置する抵抗素子の抵抗値の許容範囲に基づいて設定するものである。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
また、前記第５の工程において、前記抵抗素子を配置するとともに前記活性領域上で前記導電膜をパターニングして、前記抵抗素子を囲むダミーゲート電極を配置するものである。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
また、前記第５の工程において、前記抵抗素子を配置するとともに前記所定領域外で前記導電膜からなるＭＯＳトランジスタのゲート電極をパターニングするものである。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
また、前記抵抗素子と前記ダミーゲート電極との間隔を、前記半導体基板上に前記導電膜から配置されるパターン相互の間隔の最小値とするものである。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
また、前記活性領域を完全に覆うように前記ダミーゲート電極を配置するものである。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
また、前記活性領域に不純物を導入して前記活性領域を拡散層抵抗素子とする工程を更に有するものである。
また、この発明のその他の半導体装置およびその製造方法については以下の説明で明らかにする。