(57)【特許請求の範囲】
【請求項１】
複数の第１の電流源と、第１の出力ポートとを有する第１の出力ブロックと、
複数の第２の電流源と、第２の出力ポートとを有する第２の出力ブロックとを備え、
前記第１および第２の出力ブロックは、前記複数の第１及び第２の電流源の少なくともいくつかの電流源を活性にする第１の外部制御信号に応じて、第１の送信方式に適合させて、前記第１および第２の出力ポートにおいて第１の出力特性をもたらすように、並びに、前記複数の第１及び第２の電流源の少なくともいくつかの電流源を活性にする第２の外部制御信号に応じて、第２の送信方式に適合させて、前記第１および第２の出力ポートにおいて第２の出力特性をもたらすように構成されている出力回路。
【請求項２】
前記第１の送信方式はポジティブＥＣＬ(ＰＥＣＬ)規格であり、前記第２の送信方式は低電圧差動信号伝送(ＬＶＤＳ)規格であることを特徴とする請求項1に記載の出力回路。
【請求項３】
前記第１および第２の出力ブロックは、前記第１の外部制御信号に応じて、前記第１の出力ポートにおいては約２０ｍＡの電流を供給し、前記第２の出力ポートにおいては約６ｍＡの電流を供給することによって、前記第１の出力特性をもたらすことを特徴とする請求項２に記載の出力回路。
【請求項４】
前記第１および第２の出力ブロックは、前記第２の外部制御信号に応じて、前記第１の出力ポートにおいては約４ｍＡの電流を供給し、前記第２の出力ポートにおいても約４ｍＡの電流を供給することによって、前記第２の出力特性をもたらすことを特徴とする請求項２又は３に記載の出力回路。
【請求項５】
前記第１および第２の出力ブロックは互いにほぼ同一であることを特徴とする請求項１乃至４何れかに記載の出力回路。
【請求項６】
入力回路と、
前記入力回路に接続された主処理回路と、
前記主処理回路に接続された出力回路であって、
複数の第１の電流源と、第１の出力ポートとを有する第１の出力ブロックと、
複数の第２の電流源と、第２の出力ポートとを有する第２の出力ブロックとを備え、
前記第１および第２の出力ブロックは、前記複数の第１及び第２の電流源の少なくともいくつかの電流源を活性にする第１の外部制御信号に応じて、第１の送信方式に適合させて、前記第１および第２の出力ポートにおいて第１の出力特性をもたらすように、並びに、前記複数の第１及び第２の電流源の少なくともいくつかの電流源を活性にする第２の外部制御信号に応じて、第２の送信方式に適合させて、前記第１および第２の出力ポートにおいて第２の出力特性をもたらすように構成されている出力回路とを備えた通信システム。
【請求項７】
前記第１の送信方式はポジティブＥＣＬ(ＰＥＣＬ)規格であり、前記第２の送信方式は低電圧差動信号伝送(ＬＶＤＳ)規格であることを特徴とする請求項６に記載の出力回路。
【請求項８】
前記第１および第２の出力ブロックは、前記第１の外部制御信号に応じて、前記第１の出力ポートにおいては約２０ｍＡの電流を供給し、前記第２の出力ポートにおいては約６ｍＡの電流を供給することによって、前記第１の出力特性をもたらすことを特徴とする請求項７に記載の出力回路。
【請求項９】
前記第１および第２の出力ブロックは、前記第２の外部制御信号に応じて、前記第１の出力ポートにおいては約４ｍＡの電流を供給し、前記第２の出力ポートにおいても約４ｍＡの電流を供給することによって、前記第２の出力特性をもたらすことを特徴とする請求項７又は８に記載の出力回路。
【請求項１０】
前記第１および第２の出力ブロックは互いにほぼ同一であることを特徴とする請求項６乃至９何れかに記載の出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子デバイスに関し、特に、ＰＥＣＬ（モトローラ・ポジティブＥＣＬ（Motorola Positive Emitter Coupled Logic））／ＬＶＤＳ（低電圧差動信号伝送（Low Voltage Differential Signaling））方式に用いられる出力構成回路に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
電気通信やネットワークシステムにおいて、送信方式（signaling methods）は、ある装置から他の装置への信号の経路を決めるために用いられてきた。多くの高速送信方式において、ＰＥＣＬおよびＬＶＤＳの両方のポイントtoポイント技術が用いられてきた。ＰＥＣＬはモトローラ社（Motorola）が開発した規格であり、出力ノード電圧がVdd−1ボルトおよびVdd−1.6ボルトである。一方、ＬＶＤＳはELA-644規格であり、出力差動電圧スイング（output differential voltage swing）は、±４００ｍVである。電気通信やネットワークシステム製品の多くの設計者や製作者は、その設計のために、ＰＥＣＬまたはＬＶＤＳのいずれかの送信レベルを選択できるフレキシビリティ（flexibility）を所望している。しかしながら、出力ノードの容量が非常に低くなければならないというＬＶＤＳの性能の限定により、送信方式を実行する出力ドライバは、たった１つの性質、即ち、ＰＥＣＬまたはＬＶＤＳの両方ではなく、いずれかでなければならないという性質に限定される。そうでなければ、両者共にＰＥＣＬ／ＬＶＤＳ仕様で動作しないであろう。
【０００３】
ＰＥＣＬおよびＬＶＤＳを別個に実行するために２つの出力ドライバを結合する試みがなされてきた。典型的に、これらの２つの出力ドライバは並列に接続され、設計者は、それらのドライバのうちの１つを選択して、特定の設計のためにＰＥＣＬおよびＬＶＤＳのうち１つを実行させることができる。しかしながら、このタイプの回路は、サイズが大きく、コスト高であり、さらにフレキシビリティに欠ける等を含む多くの欠点を有する。
【０００４】
従って、設計者がフレキシブルに設計できるように、１つのICデバイス上で２つの異なる送信スキームを実施できる同一回路を用いた出力構成回路が望まれる。
【０００５】
【課題を解決するための手段】
本発明は、１つのICデバイス上で２つの異なる信号伝送方式、ＰＥＣＬおよびＬＶＤＳを、を実施できる同一回路を用いた出力構成回路を提供する。これによって、設計者はフレキシブルにそれらを設計できる。
【０００６】
本発明に係る実施の形態によれば、出力回路は、複数の第１の電流源と、第１の出力ポートとを有する第１の出力ブロック、及び、複数の第２の電流源と、第２の出力ポートとを有する第２の出力ブロックを備える。第１および第２の出力ブロックは、複数の第１及び第２の電流源の少なくともいくつかの電流源を活性にする第１の外部制御信号に応じ、第１の送信方式（例えば、ＰＥＣＬ規格）に適合された第１および第２の出力ポートにおいて第１の出力特性をもたらすように構成され得る。２つの出力ブロックもまた、複数の第１及び第２の電流源の少なくともいくつかの電流源を活性にする第２の外部制御信号に応じ、第２の送信方式（例えば、ＬＶＤＳ規格）に適合された第１および第２の出力ポートにおいて第２の出力特性をもたらす。
【０００７】
本発明に係る本実施の形態によれば、第１および第２の出力ブロックは、互いにほぼ同一である。各出力ブロックは、選択された外部制御信号に応じて、その出力ポートにおいて複数の所定の電流のうちの選択された１つを供給する切換え可能な電流源を含む。
【０００８】
本発明によれば、その同一回路は、１つのICデバイス上の２つのドライバとして用いられ、かつ、動作する。それにより、システム設計者は、２つの別個の送信方式にこの同一回路を用いることができる。従って、設計者は、設計のために１つの出力特性または他の出力特性を選択して用いることができる。
【０００９】
本発明の完全な理解にともなう他の目的および達成は、次の記述および添付図面に関する請求項を参照することによって説明され、明確になるであろう。
【００１０】
【発明の実施の形態】
本発明は、添付図面に関して、実施例として、より詳細に説明される。尚、添付図面を通して、同一の参照番号は類似または同一の要素または動作を示す。
【００１１】
図１は、本発明による実施の形態に従った、ＰＥＣＬ出力を実行するように構成されたユニバーサルＰＥＣＬ／ＬＶＤＳ出力構成回路１０を示す。図１において、出力構成回路１０は、制御論理回路２０と標準ＰＥＣＬ終端（standard PECL termination）回路３０との間に接続されている。出力構成回路１０は、第１の出力ブロック１２および第２の出力ブロック１６を備える。この２つの出力ブロックのそれぞれは、４ｍA、６ｍA、１０ｍAまたは２０ｍAを供給することができる切換え可能な電流源を備える。制御論理回路２０によって、ユーザは、各送信技術に固有の回路素子を可能（enabling）にすることで、（出力VoutAおよびVoutBを介して）出力構成回路１０の送信方式をＰＥＣＬとＬＶＤＳとの間で切り換えることができる。
【００１２】
ＰＥＣＬ出力を実行するための出力構成回路１０を構成する際には、制御論理回路２０からの入力信号は、VoutAがVdd‐1ボルトとなるように、出力ブロックのうちの一方、例えば、ブロック１２をハイ状態に設定し、並びに、VoutBがVdd‐1.6ボルトとなるように、他方のブロック、例えば、ブロック１６をロウ状態に設定する。結果の出力VoutA およびVoutBはＰＥＣＬ電圧レベルに適合する。ブロックがハイ状態である場合には、その入力Ｖ１０ｍＡＰＭＯＳ、Ｖ６ｍＡＰＭＯＳおよびＶ４ｍＡＰＭＯＳは３つの対応する電流源を可能（enable）にするように動作し、それによって、そのブロックは２０ｍＡのトータル電流を供給する。ブロックがロウ状態の場合には、入力Ｖ６ｍＡＰＭＯＳが対応する電流源を可能にするように動作し、それによって、そのブロックは６ｍＡの電流を供給する。各ブロックの回路図は、図３に示され、以下に詳細に記述される。
【００１３】
本発明によるこの実施の形態において、ＰＥＣＬ出力は、モトローラＥＣＬ特性を標準ＰＥＣＬ終端回路３０に近似するＣＭＯＳトランジスタを用いて実現される。ＰＥＣＬ終端回路３０は、それぞれ５０オームの抵抗値を有しかつＶdd−2ボルトの電圧に接続された２つの抵抗器３２および３６を含む。抵抗器３２および３６は、テベニン（Thevenin）等価抵抗器である。切換え可能な電流源を用いてＰＥＣＬ出力を実施することによって、ＰＥＣＬ出力は、以下に記述されているように、ＬＶＤＳ構成回路に集積され得る。
【００１４】
図２は、本発明による実施の形態に従った、ＬＶＤＳ出力を実施するように構成されたユニバーサルＰＥＣＬ／ＬＶＤＳ出力構成回路１０を示している。図２において、出力構成回路１０は、制御論理回路２０とＬＶＤＳ終端回路４０との間に接続されている。終端回路４０は、互いに直列に接続され、それぞれ５０オームの抵抗値を有する２つの抵抗器４２および４６を含む。寄生容量を示すキャパシタ４８は抵抗器４２および４６に並行に接続されている。
【００１５】
ＬＶＤＳ出力を実施するための出力構成回路１０を構成するときには、制御論理回路２０からの入力信号は、複数のブロックのうちの１つのブロック、例えば、ブロック１２のV4mAPMOS入力と、他のブロック、例えば、ブロック１６のV４ｍANMOSとを活性にし、それによって、ブロック１２が４ｍAの電流を押し出し、ブロック１６が４ｍAの電流を取り込むようにする。VoutAとVoutBとの間の抵抗器４２および４６に掛かる結果的な差分電圧は、±４００ｍVである。ＬＶＤＳ規格の最小値は１００ｍVである。
【００１６】
図３は、出力ブロック１２および１６のそれぞれの例示的な回路図を示す。この回路において、NMOS入力（V4ｍANMOS）およびPMOS入力（V4ｍAPMOS、V6ｍAPMOSおよびV１０ｍAPMOS）は、同時には動作しない。もし、NMOS入力のV4ｍANMOSが動作した場合には、４ｍAの電流が出力Voutにおいて生ずる。同様に、もし、PMOS入力のV4ｍAPMOS、V6ｍAPMOSおよびV１０ｍAPMOSのうちいずれかが個々に動作した場合には、それに対応する電流（即ち、４ｍA、６ｍAまたは１０ｍA）が出力Voutにおいて生ずる。PMOS入力のうちのいずれかの組合せが動作した場合には、それに対応する電流の和に等しい電流が出力Voutにおいて生ずる。例えば、３つのPMOS入力の総てが動作した場合には、それに対応する電流の和に等しい電流（即ち、４＋６＋１０）、つまり、２０ｍAが出力Voutにおいて生ずる。
【００１７】
図３における回路の詳細な動作を次に記載する。もし、入力V4ｍANMOSが動作した場合には、４００μAの電流（即ち、電流源１３により生じた電流の４倍）がトランジスタＭＰ８を通して流れる。この４００μＡは、トランジスタＭＰ７およびＭＰ８から成るカレントミラーを介して、ＭＰ８のゲート幅（即ち、２０）とＭＰ７のゲート幅（即ち、５）の比率に基づいて生じる。この電流は、再度、１０という因子で乗算され、その結果、４ｍＡの電流がトランジスタＭＮ１１、ＭＮ１３およびＭＮ０〜ＭＮ３から成るカレントミラーを介して出力Ｖoutにおいて生ずる。同様に、この４ｍAは、トランジスタＭＮ１３およびＭＮ０〜ＭＮ３のゲート幅の和（即ち、１０×５）とトランジスタＭＮ１１のゲート幅（即ち、５）との比率に基づいて生じる。
【００１８】
他方、１００μＡの電流は、トランジスタＭＰ６を介して流れ、トランジスタＭＰ７およびＭＰ６から成るカレントミラーによって、それらのゲート幅の比率（即ち、５／５）に基づいて生じる。もし、入力Ｖ４ｍＡＰＭＯＳのみが動作した場合には、２００μＡの電流がトランジスタＭＮ５を通して流れ、トランジスタＭＮ４およびＭＮ５から成るカレントミラーによって、それらのゲート幅の比率（即ち、１０／５）に基づいて生じる。この電流は、因子２０によって乗算され、結果として、４ｍＡの電流が出力Ｖoutにおいて生じる。この４ｍAの電流は、トランジスタＭＰ５およびＭＰ０〜ＭＰ４から成るカレントミラーによって、ＭＰ５のゲート幅とＭＰ０〜ＭＰ４のゲート幅の和との比率（即ち、４０×５／１０）に基づいて生じる。同様に、もし、入力Ｖ６ｍＡＰＭＯＳのみが動作した場合には、３００μＡの電流がトランジスタＭＮ８を介して流れ、トランジスタＭＮ４およびＭＮ８から成るカレントミラーによって、それらのゲート幅の比率（即ち、１５／５）に基づいて生じる。この電流は、同様の手法で因子２０によって乗算され、結果として、６ｍＡの電流が出力Ｖoutにおいて生じる。同様に、入力Ｖ１０ｍＡＰＭＯＳのみが動作した場合には、１ｍAの電流は、トランジスタＭＮ９を介して流れ、トランジスタＭＮ４およびＭＮ９から成るカレントミラーによって、それらのゲート幅の比率（即ち、５０／５）に基づいて生じる。この電流は、同様の手法で２０によって乗算され、結果として、２０ｍＡの電流が出力Ｖoutにおいて生じる。もし、総てのＰＭＯＳ入力が動作した場合には、結果的に、２０ｍＡの電流が出力Ｖoutにおいて生じる。
【００１９】
従って、本発明によればフレキシビリティがもたらされ、ユーザは、各送信技術に用いられる特定の回路要素を可能（enable）にすることによってＰＥＣＬとＬＶＤＳとの間の切換えをすることができる。
【００２０】
本発明を特定の実施の形態に関して記述してきたが、多くの代替、変形およびバリエーションは、上述の記載に照らしてみれば、当業者にとって明白である。例えば、ＣＭＯＳまたはバイポーラＣＭＯＳ回路も本発明の実施に用いることができる。従って、請求項の目的および範囲内に含まれるものとして総てのそのような代替、変形およびバリエーションを包含することを意味する。
【図面の簡単な説明】
【図１】本発明による実施の形態に従いＰＥＣＬ出力を実行するように構成されたユニバーサルＰＥＣＬ／ＬＶＤＳ出力構成回路を示す図。
【図２】本発明による実施の形態に従ったＬＶＤＳを実行するように構成されたユニバーサルＰＥＣＬ／ＬＶＤＳ出力を示す図。
【図３】図１および図２の各出力ブロックの例示的な回路図。
【図１】
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【図２】
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【図３】
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