(57)【特許請求の範囲】
【請求項１】
半導体基板の表面部に形成された第１導電型のウェルと、
このウェルを横断する複数のゲートが連結されてなるゲート電極と、
前記ウェル内で前記複数のゲートのそれぞれの両側に形成された複数の第２導電型の能動素子領域と、
全体を覆う絶縁膜と、
前記絶縁膜に形成され、前記ゲート電極と接続されたコンタクト孔と、
このコンタクト孔に充填された配線材料とを備え、
前記ウェルの境界が前記能動素子領域と前記コンタクト孔の間の位置に存在し、
第１のウェル電位取り出し領域が前記能動素子領域に隣接して形成され、前記ウェル内で前記能動素子領域よりも外側に第２のウェル電位取り出し領域が設けられ、この第２のウェル電位取り出し領域にウェル電位取り出し用のコンタクト孔が形成されたことを特徴とする櫛形構造ＭＯＳＦＥＴ。
【請求項２】
前記ウェル電位取り出し領域および能動素子領域の表面には高融点金属シリサイド層が形成されたことを特徴とする請求項１に記載の櫛形構造ＭＯＳＦＥＴ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、櫛形構造ＭＯＳＦＥＴに関するもので、特に低雑音用途に好適なものである。
【０００２】
【従来の技術】
低雑音特性が要求されるアナログ系の回路においては、当該回路に用いられるトランジスタの高周波ノイズの低減が強く要求される。
【０００３】
トランジスタから発生する雑音の主要な原因は抵抗成分である。すなわち、抵抗成分はそこに電流が流れるときに熱雑音を発生してノイズ源になる。
【０００４】
一般に、高周波器アナログ増幅回路に用いられるトランジスタは入力インピーダンス低減および利得確保のため、大きなサイズのものが用いられる。しかし、この場合、ゲート抵抗の増大が生じてノイズ特性はむしろ劣化する。
【０００５】
そこで、低雑音特性を有するＭＯＳＦＥＴとして、櫛形トランジスタが提案されている。
【０００６】
図１３は従来提案されている櫛形構造ＭＯＳＦＥＴの構成を示す平面図、図１４はそのＤ−Ｄ’断面図であって、半導体基板１の表面部に形成されたウェル２内には素子分離膜３で囲まれた、ソースあるいはドレイン領域となる横長の矩形状の能動素子領域４が形成されている。素子分離膜３および能動素子領域４の上にはゲート電極となるポリシリコン層６が配設されており、その配置形状は、図１３に示されるように、相互に連結されてゲート電極を成す矩形状で所定幅（ゲート長）を有する複数のゲートが能動素子領域４を横断しながら、能動素子領域４の図中の上下に位置する素子分離膜３上で往復する矩形波状（櫛状）となっている。そして、横断部であるゲート部分の両側の能動素子領域４には不純物が拡散され、ソース４ａとドレイン４ｂが交互にゲートに対して自己整合的に形成されている。
【０００７】
このような配置を採用することにより、ゲート抵抗を抑えながらトランジスタのみかけのゲート幅を大きくしている。
【０００８】
また、ウェルの電位を取り出すための基板コンタクト領域５が能動素子領域４の外方に離隔して設けられている。
【０００９】
さらに、ゲート電極に電気信号を供給するための第１のコンタクト孔８およびウェル電位取り出しのための第２のコンタクト孔９は半導体基板１上に堆積された第１の層間絶縁膜７を貫通して形成され、ここにはアルミニウム等の金属が充填され、パターニングにより第１層配線１０となっている。ここで、第１のコンタクト孔８は能動素子領域４とウェル電位取り出し領域５との間に位置している。
【００１０】
第１の層間絶縁膜７上に堆積された第２の層間絶縁膜１１には第１のコンタクト孔８に対応して第３のコンタクト孔１２が設けられており、金属の充填およびパターニングにより第２層配線（ゲート配線）１３が第２の層間絶縁膜１１上に形成されている。なお、ゲート電極やゲート配線はそれらの表面に高融点金属シリサイドを形成することにより、さらに低抵抗化を実現できる。
【００１１】
ここで、図１４中に図示したように、図１３の櫛形構造ＭＯＳＦＥＴの構造では種々の寄生容量や寄生抵抗が生じる。例えば、ゲートポリシリコン層とウェル間の容量Ｃｇｂ、ウェルとウェル電位取出し用の基板コンタクト間の基板抵抗Ｒ、ゲート配線と基板間の容量Ｃｐａｄが存在すると考えられる。
【００１２】
一方、高周波ノイズは基板コンタクトと素子領域との距離およびウェルの大きさに影響される。
【００１３】
図１１は、動作周波数が２ＧＨｚのときのドレイン電流と雑音指数ＮＦとの関係を示すグラフであって、黒丸印で示されたものはゲート幅２００μｍ、ゲート長０．２５μｍの従来のＭＯＳＦＥＴにおける特性を示している。
【００１４】
【発明が解決しようとする課題】
従来の櫛形構造ＭＯＳＦＥＴでは、基板コンタクト部は能動素子領域およびゲート電極のコンタクトより外に形成されていたため、基板コンタクトと不純物拡散領域間の距離を十分に縮小することはできず、ノイズの縮小には限界があった。
【００１５】
本発明は、このような問題を解決するためになされたもので、櫛形構造を持つ低雑音ＭＯＳＦＥＴにおいて、ウェルおよびウェル電位取り出し部の構造を最適化することにより、低ノイズ化を可能とした櫛形構造ＭＯＳＦＥＴを提供することを目的とする。
【００１６】
本発明にかかる櫛形構造ＭＯＳＦＥＴによれば、半導体基板の表面部に形成された第１導電型のウェルと、このウェルを横断する複数のゲートが連結されてなるゲート電極と、前記ウェル内で前記複数のゲートのそれぞれの両側に形成された複数の第２導電型の能動素子領域と、全体を覆う絶縁膜と、前記絶縁膜に形成され、前記ゲート電極と接続されたコンタクト孔と、このコンタクト孔に充填された配線材料とを備え、前記ウェルの境界が前記能動素子領域と前記コンタクト孔の間の位置に存在し、第１のウェル電位取り出し領域が前記能動素子領域に隣接して形成され、前記ウェル内で前記能動素子領域よりも外側に第２のウェル電位取り出し領域が設けられ、この第２のウェル電位取り出し領域にウェル電位取り出し用のコンタクト孔が形成されたことを特徴とするものである。
【００１７】
これによりウェルのサイズを縮小することができ、ゲートと基板間の容量が減少することによりノイズの発生を抑えることができる。
【００２０】
さらに、第１のウェル電位取り出し領域を能動素子領域に隣接して形成し、ウェル内で前記能動素子領域よりも外側に第２のウェル電位取り出し領域を設け、この第２のウェル電位取り出し領域にウェル電位取り出し用のコンタクト孔を形成することによって、ソース電位の供給とウェル電位の取り出しを同一のコンタクトで実現しながらトランジスタの動作を安定化させることができる。
【００２１】
ウェル電位取り出し領域および能動素子領域の表面には高融点金属シリサイド層が形成されると、各領域の低抵抗化を図り、低雑音化をさらに進めることができる。
【００２２】
【発明の実施の形態】
以下、本発明にかかる櫛形構造ＭＯＳＦＥＴの実施の形態のいくつかを図面を参照して説明する。
【００２３】
本発明にかかる櫛形構造ＭＯＳＦＥＴの第１の実施の形態の平面図を図１に、図１に示されたＡ−Ａ’切断線に沿った断面図を図２に示す。
【００２４】
これらの図によれば、半導体基板１０１の表面部に形成された素子分離用のフィールド酸化膜１０３で囲まれた領域にウェル１０２が横長の矩形状に形成されている。このウェルの長手軸に対して両側のフィールド酸化膜１０３を通るように、図１３と同様の形状のゲート電極１０６が形成されている。そして、横断部であるゲートの両側にはソース１０４ａとドレイン１０４ｂが交互に形成されている。
【００２５】
図１３の構成と大きく異なる点は、第１にはウェル１０２の長辺（ゲート長方向の辺）がなす境界部がソース１０４ａ、ドレイン１０４ｂの能動素子領域１０４とゲート電極のコンタクト孔１０８との間に存在する点、第２にはウェル電位を取り出すための領域１０５がウェル１０２内で能動素子領域に近接して設けられている点である。しかも、ウェル電位取り出し領域１０５はトランジスタの両端のソース部に隣接する位置のみに形成してある。この領域１０５はソース１０４ａとフィールド酸化膜を介して離隔して形成されている。領域１０５上には、ウェル電位取り出しのためのコンタクト孔１０９が形成されている。
【００２６】
また、図２に示されるように、ゲート電極１０６はウェル１０２の外側のフィールド酸化膜１０３上に堆積された層間絶縁膜１０７に形成されたコンタクト孔１０８を通じて配線１１０に接続されている。
【００２７】
この実施の形態によれば、ウェルの境界部が能動素子領域とゲートコンタクト孔の間の位置に存在し、ウェル電位を取り出す領域はソース、ドレイン領域に近接して同じウェル内に形成されるので、寄生容量が低減してノイズが減少する。なお図１の構成では、ゲート電極１０６はウェル１０２を横断するゲートを図中の上下位置で交互に連結するような形状となっているが、図３〜図５に示されるように、一方側でのみ連結する形状（図３）、両側で連結するような形状（図４）、ゲート電極が周囲する形状（図５）等であっても良く、これは以下の実施の形態でも同様である。
【００２８】
次に、このような櫛形構造ＭＯＳＦＥＴの製造方法について説明する。
まず、半導体基板１０１のウェル形成予定領域にイオン注入を行い、、ウェル拡散のための熱処理を施してウェル１０２を形成する。次いで、選択酸化法により半導体基板表面部に素子分離のためのフィールド酸化膜１０３を形成する。
【００２９】
続いて、表面の熱酸化により熱酸化膜を形成し、さらにポリシリコンを堆積してポリシリコン膜を形成する。これらをドライエッチングにより所定形状にパターニングしてゲート絶縁膜およびゲート電極１０６を形成する。
【００３０】
次に、ウェルの導電型とは逆の導電型イオンを高濃度に注入する。すなわち、ｐウェルの場合リン、ヒ素等を注入してｎ＋拡散層を、ｎウェルの場合ホウ素等を注入してｐ＋拡散層をゲート電極１０６に対して自己整合的に形成し、これらはソース領域１０４ａ、ドレイン領域１０４ｂとなる。
【００３１】
続いて、ウェル内で最外端部のソース１０４ａの外側にウェル電位取り出し用の領域１０５を形成する。このため、トランジスタの導電型と逆、すなわちウェルと同一導電型のイオンを注入する。すなわち、ｐ−ウェルの場合はホウ素等、ｎ−ウェルの場合にはリン、ヒ素等のイオン注入を行う。なお、このイオン注入は逆導電型のトランジスタのソース、ドレインに対するイオン注入と同時に行うことができる。。
【００３２】
その後、必要に応じサリサイドプロセスにより、ソース１０４ａ、ドレイン１０４ｂ、ウェル電位取り出し領域１０５およびゲート電極１０６上に高融点金属シリサイド膜を形成する。ここで用いられるシリサイドは、例えばＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉ、ＰｔＳｉ２などである。なお、本発明にかかる構造はサリサイドプロセスに好適である。
【００３３】
その後層間絶縁膜１０７を成膜した後に、ゲート配線用のコンタクト１０８を図１に示す位置に形成し、アルミニウム等の金属を蒸着し、これをパターニングして金属配線を形成する。
【００３４】
図６は本発明にかかる櫛形構造ＭＯＳＦＥＴの第２の実施の形態の平面図であり、図７はそのＢ−Ｂ’断面図である。ただし、図７ではゲート電極の途中の往復部分を省略してある。
【００３５】
この実施の形態は図１と類似しているが、相違する点はウェル１０２内に形成された最端部のソース領域１０４ａにウェル電位取り出し領域１１１がフィールド絶縁膜を介することなく隣接し、コンタクト孔１１２はこれら双方と接触するように形成されている。この様子は図４の断面図から明らかである。このような構成とすることにより、ウェルがさらに縮小されて寄生容量の低減が実現されるとともに、ソース領域１０４ａとウェル電位取り出し領域１１１へのコンタクト部を共通で設けることができ、ウェルとソースとを同電位とすることができる。
なお、図７においては、ゲート電極１０６の両側に絶縁膜スペーサ１１３が形成され、その下の基板内には浅く、低濃度の不純物拡散層１１４が形成された、いわゆるＬＤＤ構造となっている。また、ソース・ドレイン領域１０４，１０４ｂ、ウェル電位取り出し領域１１１およびゲート電極１０６の上にはシリサイド膜１１５が形成されており、特にソース領域１０４ａとこれに隣接したウェル電位取り出し領域１１１とを等電位化している。
【００３６】
図８は本発明にかかる櫛形構造ＭＯＳＦＥＴの第３の実施の形態の構成を示す平面図であって、ウェルコンタクトをソース拡散層どうしの間に形成するようにしたものである。すなわち、例えばｐ＋のソース領域１２１の中央部に逆導電型のイオン、例えばリンを注入してｎ＋のウェル電位取り出し領域１２２としたものである。この部分におけるコンタクト１２３はこれら両領域にまたがるように形成される。
【００３７】
このような構成を採用することにより、ウェルを極めて効率的に縮小して寄生容量を著しく低減することができ、基板の抵抗率が熱雑音に影響する程度に大きい場合にも、雑音特性の劣化を小さく抑えることができる。
【００３８】
図９は本発明にかかる櫛形ＭＯＳＦＥＴの第４の実施の形態の構成を示す平面図、図１０はそのＣ−Ｃ’部分断面図である。
【００３９】
この実施の形態は、第３の実施の形態の場合と同様に、例えばｐ＋のソース領域１３１の中央部にｎ＋のウェル電位取り出し領域１３２を形成し、最外端部のソース領域１３１に隣接してウェル電位取り出し領域１３２およびフィールド酸化膜１３４を介してウェル電位取り出し領域１３３を形成したものである。ソース領域１３１、ドレイン領域１０４ｂ、ウェル電位取り出し領域１３２、１３３の表面にはシリサイド層１３９が形成されており、特にソース領域１３１とこれに隣接したウェル電位取り出し領域１３２とを等電位化している。
【００４０】
さらに図１０に示されるように、ドレイン領域１０４ｂとウェル電位取り出し領域１３３に対応して層間絶縁膜１０７にコンタクト孔１３５、１３７をそれぞれ形成し、金属を充填してそれぞれ配線１３６、１３８を形成している。
【００４１】
この実施の形態においては、能動素子領域内におけるコンタクトを減少することをウェルの縮小が図られ、基板の抵抗率が高い場合でも寄生容量を低減して抵抗成分の影響を減少させることできる。
【００４２】
図１１に本発明による高周波ノイズの低減の効果を示す。本発明により、素子部のウェルの大きさを小さくして、ウェルコンタクトの位置を素子領域に近づけたものにおける特性を×印で示している。このグラフによれば、前述した従来の素子と比べて、ウェルコンタクトの位置を素子領域に近づけたことに伴うウェル面積の縮小により、高周波ノイズが減少することがわかる。
【００４３】
また、図１２はゲート幅をパラメータとしてゲートポリシリコン層とウェル間の容量Ｃgbと雑音指数ＮＦとの関係を示したグラフである。
【００４４】
同図より、本発明ではウェルを縮小して容量Ｃｇｂを縮小したことに起因し、いずれのゲート幅の場合でも雑音指数が減少することがわかる。
【００４５】
これは、図１４により前述したように、ゲートと基板間には容量Ｃgbが存在し、このＣgbを介して基板の抵抗成分のノイズがゲート電極に注入されてノイズ特性が劣化すると考えられるのに対して、ウェルを縮小すると容量Ｃgbが減少して、同じ抵抗Ｒに対してもノイズが発生しにくくなるためと考えられる。
【００４６】
なお本発明では、以上の実施の形態におけるウェルやトランジスタの導電型は適宜逆の導電型にすることができる。また、各コンタクトの数および位置は特別の場合を除き、自由に選択することができる。さらに、本発明を、酸化膜以外の窒化膜などでゲート絶縁膜を、形成したいわゆるＭＩＳＦＥＴに適用してもよく、その他本発明の主旨を逸脱しない範囲内で適宜変形して実施することが可能である。
【００４７】
【発明の効果】
本発明によれば、櫛形構造ＭＯＳＦＥＴにおいてウェル境界を能動素子領域とゲートコンタクト位置との間に存在するように形成しているので、ウェルの大きさを減少させ、ゲートと基板間の容量を減少させることによりノイズの発生を抑えることができる。
【００５０】
また、第１のウェル電位取り出し領域が能動素子領域に隣接して形成され、ウェル内で能動素子領域よりも外側に第２のウェル電位取り出し領域が設けられ、この第２のウェル電位取り出し領域にウェル電位取り出し用のコンタクト孔が形成されることにより、能動素子領域の電位をウェルから与えつつ、ウェル電位を取り出すことが可能となる。
【００５１】
さらに、ウェル電位取り出し領域および能動素子領域の表面には高融点金属シリサイド層が形成されることにより、各領域の低抵抗化を図り、低雑音化をさらに進めることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる櫛形ＭＯＳＦＥＴの平面構造を示す平面図。
【図２】図１のＡ−Ａ’断面図。
【図３】ウェルを横断するゲート形状の他の例を示す平面図。
【図４】ウェルを横断するゲート形状のさらに他の例を示す平面図。
【図５】ウェルを横断するゲート形状のさらに他の例を示す平面図。
【図６】本発明の第２の実施の形態にかかる櫛形ＭＯＳＦＥＴの平面構造を示す平面図。
【図７】図６のＢ−Ｂ’断面図。
【図８】本発明の第３の実施の形態にかかる櫛形ＭＯＳＦＥＴの平面構造を示す平面図。
【図９】本発明の第４の実施の形態にかかる櫛形ＭＯＳＦＥＴの平面構造を示す平面図。
【図１０】図９のＣ−Ｃ’断面図。
【図１１】本発明を適用することによる高周波ノイズ特性の向上を説明するグラフ。
【図１２】本発明によるウェル縮小による高周波ノイズ低減の効果を説明するグラフ。
【図１３】従来提案されている櫛形構造ＭＯＳＦＥＴの構成を示す平面図。
【図１４】図１３のＤ−Ｄ’断面図。
【符号の説明】
１０１  半導体基板
１０２  ウェル
１０３、１３４  フィールド酸化膜
１０４ａ、１２１、１３１  ソース
１０４ｂ  ドレイン
１０５、１１１、１２２、１３２、１３３  ウェル電位取り出し領域
１０６  ゲート電極
１０７  層間絶縁膜
１０８、１０９、１１２、１２３、１３５、１３７  コンタクト
１１０、１３６、１３８  配線
１１３  側壁
１１４  浅いソース、ドレイン
１１５、１３９  シリサイド
【図１】
0004104733.tif 000002
【図２】
0004104733.tif 000003
【図３】
0004104733.tif 000004
【図４】
0004104733.tif 000005
【図５】
0004104733.tif 000006
【図６】
0004104733.tif 000007
【図７】
0004104733.tif 000008
【図８】
0004104733.tif 000009
【図９】
0004104733.tif 000010
【図１０】
0004104733.tif 000011
【図１１】
0004104733.tif 000012
【図１２】
0004104733.tif 000013
【図１３】
0004104733.tif 000014
【図１４】
0004104733.tif 000015