(57)【特許請求の範囲】
【請求項１】
ビットラインと、
第１選択ラインと、
この第１選択ラインに連結される制御電極および、前記ビットラインに一端が連結される電流通路を有する第１選択トランジスタと、
前記第１選択ラインに隣接して、前記第１選択ラインと並んで配置されるワードラインと、
このワードラインに連結される制御電極および、一端が前記第１選択トランジスタの前記電流通路の他の端に連結される電流通路を有する不揮発性メモリセルトランジスタと、
第２選択ラインと、
この第２選択ラインに連結される制御電極および、一端が前記不揮発性メモリセルトランジスタの前記電流通路の他の端に連結され、他の端が接地電圧に連結される電流通路を有する第２選択トランジスタと、
前記不揮発性メモリセルトランジスタのプログラム動作の間、電源電圧より高い高電圧を発生する高電圧ポンプ回路と、
プログラム電圧が前記ワードラインに供給される間、前記第１選択ラインにプログラム防止ビットラインに与える電圧より低く制限される選択電圧を供給する選択ラインドライバと、
前記高電圧及び前記選択電圧が供給され、前記ワードラインに前記プログラム電圧を供給するワードラインデコーダと、
前記プログラム電圧のライジングスロープを制御するスロープ制御回路とを含み、
前記スロープ制御回路は前記プログラム動作の間、前記第１選択ラインと前記ワードライン間の静電結合を防止するのに十分な所定の時間の間に前記プログラム電圧が上昇するようにし、
前記選択電圧は前記プログラム防止ビットラインに与える電圧より少なくとも前記第１選択ラインと前記ワードライン間のカップリング電圧ほど低く、しかし前記第１選択トランジスタのしきい値電圧より高く、
この選択電圧は、前記ワードラインをブースティングする期間及びその後に選択された前記不揮発性メモリセルトランジスタをプログラムする期間に前記第１選択ラインに供給されることを特徴とする不揮発性半導体メモリ装置。
【請求項２】
一つまたはそれ以上の付加的なワードラインと、一つまたはそれ以上の付加的な不揮発性メモリセルトランジスタをさらに含み、
前記付加的な不揮発性メモリセルトランジスタの制御電極は前記付加的なワードラインに各々連結され、前記付加的な不揮発性メモリセルトランジスタの電流通路が前記不揮発性メモリセルトランジスタの前記電流通路と前記第２選択トランジスタの前記電流通路との間に直列に連結されることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記プログラム電圧は階段形態に増加することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項４】
前記所定の時間はプログラム時間の１／１０乃至２／１０であることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項５】
前記スロープ制御回路は前記高電圧を入力として複数の電圧レベルを出力することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項６】
前記複数の電圧は互いに異なるレベルであることを特徴とする請求項５に記載の不揮発性半導体メモリ装置。
【請求項７】
前記複数の電圧のうち少なくとも一つは前記高電圧と同一であることを特徴とする請求項５に記載の不揮発性半導体メモリ装置。
【請求項８】
複数のビットラインと、第１選択ラインと、複数のワードラインと、第２選択ラインと、複数のメモリセルストリングと、選択ラインドライバと、高電圧ポンプ回路と、高電圧ランプ回路と、ワードラインデコーディング回路とを具備し、
前記セルストリングの各々は第１選択トランジスタ、前記ワードラインに対応する複数のメモリセルトランジスタ、そして第２選択トランジスタを備え、
前記第１選択トランジスタ、前記メモリセルトランジスタ、そして前記第２選択トランジスタの電流通路は前記ビットラインのうち対応する一つと接地電圧との間に直列に連結され、
前記第１選択トランジスタの制御電極、前記メモリセルトランジスタの制御電極、そして前記第２選択トランジスタの制御電極は前記第１選択ライン、前記ワードライン及び前記第２選択ラインに各々連結され、
前記選択ラインドライバは前記メモリセルトランジスタのプログラム動作の間に、前記第１選択ラインに第１選択電圧とこの第１選択電圧より低い第２選択電圧を順次に供給する選択ラインドライバであり、
前記高電圧ポンプ回路は前記プログラム動作の間、電源電圧より高く、そして所定の上昇時間を有する高電圧を発生する高電圧ポンプ回路であり、
前記高電圧ランプ回路は前記プログラム動作の間に、前記高電圧の上昇時間を増加させる高電圧ランプ回路であり、
前記ワードラインデコーディング回路は前記プログラム動作の間に、前記第１選択ラインと隣接したワードラインを選択し、前記増加した上昇時間の前記高電圧を前記選択されたワードラインに供給することによって、前記第１選択ラインと前記選択されたワードライン間の静電結合を妨げるワードラインデコーディング回路であり、
前記第１選択電圧はＶＣＣ、前記第２選択電圧はＶＣＣ−Ｖｃｐ１からＶｔｈ（ここで、ＶＣＣはプログラム防止ビットラインに与える電圧、Ｖｃｐｌはプログラム動作時における前記第１選択ラインと前記選択されたワードライン間のカップリング電圧、Ｖｔｈは前記第１選択トランジスタのしきい値電圧）の範囲内にあり、
前記第２選択電圧は、前記ワードラインをブースティングする期間及びその後に選択された前記不揮発性メモリセルトランジスタをプログラムする期間に前記第１選択ラインに供給されることを特徴とする不揮発性半導体メモリ装置。
【請求項９】
前記増加した上昇時間の前記高電圧は、前記プログラム動作の間に階段形状に増加されることを特徴とする請求項８に記載の不揮発性半導体メモリ装置。
【請求項１０】
前記選択ラインドライバは、
第１プログラムイネーブル信号に応答して前記第１選択ラインに前記第１選択電圧を供給する第１電圧供給回路と、
第２プログラムイネーブル信号に応答して前記第１選択ラインに前記第２選択電圧を供給する第２電圧供給回路とを含み、
前記第１及び第２プログラムイネーブル信号は交互に活性化され、そして前記第２プログラムイネーブル信号は前記増加した上昇時間の前記高電圧が前記選択されたワードラインに印加される間に活性化されることを特徴とする請求項８に記載の不揮発性半導体メモリ装置。
【請求項１１】
前記第１プログラムイネーブル信号は、前記第２プログラムイネーブル信号が活性化される時に、非活性化されることを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
【請求項１２】
前記増加した上昇時間は大略プログラム時間の１／１０乃至２／１０であることを特徴とする請求項８に記載の不揮発性半導体メモリ装置。
【請求項１３】
ビットラインと、
第１選択ラインと、
この第１選択ラインに連結される制御電極および、前記ビットラインに一端が連結される電流通路を有する第１選択トランジスタと、
前記第１選択ラインに隣接して、前記第１選択ラインと並んで配置されるワードラインと、
このワードラインに連結される制御電極および、一端が前記第１選択トランジスタの前記電流通路の他の端に連結される電流通路を有する不揮発性メモリセルトランジスタと、
第２選択ラインと、
この第２選択ラインに連結される制御電極および、一端が前記不揮発性メモリセルトランジスタの前記電流通路の他の端に連結され、他の端が接地電圧に連結される電流通路を有する第２選択トランジスタと、
電源電圧より高い高電圧を発生する高電圧ポンプ回路と、
この高電圧ポンプ回路と連結され、プログラム動作の間に、複数のランプイネーブル信号に応答して前記ワードラインにプログラム電圧を供給し、その際、前記複数のランプイネーブル信号は順次に活性化され、かつ活性化期間が相互に重畳され、前記ワードライン上の前記プログラム電圧が階段形状に増加される高電圧ランプ回路と、
前記プログラム電圧が前記ワードラインに供給される間に、複数のプログラムイネーブル信号に応答して前記第１選択ラインにプログラム防止ビットラインに与える電圧より低い選択電圧を供給する選択ラインドライバとを含み、
前記選択電圧は前記プログラム防止ビットラインに与える電圧より少なくとも前記第１選択ラインと前記ワードライン間のカップリング電圧ほど低く、しかし前記第１選択トランジスタのしきい値電圧より高く、
この選択電圧は、前記ワードラインをブースティングする期間及びその後に選択された前記不揮発性メモリセルトランジスタをプログラムする期間に前記第１選択ラインに供給されることを特徴とする不揮発性半導体メモリ装置。
【請求項１４】
前記高電圧ランプ回路は前記ランプイネーブル信号に応答して前記ワードライン上に複数の電圧を供給し、その複数の電圧は互いに異なり、その複数の電圧のうち一つは前記高電圧と同一であることを特徴とする請求項１３に記載の不揮発性半導体メモリ装置。
【請求項１５】
前記高電圧ランプ回路は前記高電圧とワードラインデコーダとの間に直列に接続される複数の負荷素子を備えることを特徴とする請求項１３に記載の不揮発性半導体メモリ装置。
【請求項１６】
前記高電圧ランプ回路は前記高電圧とワードラインデコーダとの間に並列に接続される複数の負荷回路を備えることを特徴とする請求項１３に記載の不揮発性半導体メモリ装置。
【請求項１７】
前記複数の負荷回路の負荷値は互いに異なることを特徴とする請求項１６に記載の不揮発性半導体メモリ装置。
【請求項１８】
ビットラインと、
第１選択ラインと、
この第１選択ラインに連結される制御電極および、前記ビットラインに一端が連結される電流通路を有する第１選択トランジスタと、
前記第１選択ラインに隣接して、前記第１選択ラインと並んで配置されるワードラインと、
このワードラインと連結され、このワードラインを選択するためのワードラインデコーダと、
前記ワードラインに連結される制御電極および、一端が前記第１選択トランジスタの前記電流通路の他の端に連結される電流通路を有する不揮発性メモリセルトランジスタと、
第２選択ラインと、
この第２選択ラインに連結される制御電極および、一端が前記不揮発性メモリセルトランジスタの前記電流通路の他の端に連結され、他の端が接地電圧に連結される電流通路を有する第２選択トランジスタと、
プログラム動作の間、電源電圧より高い高電圧を発生する高電圧ポンプ回路と、
前記高電圧と前記ワードラインデコーダとの間に直列に接続される複数の負荷素子を備え、複数のランプイネーブル信号に応答して前記ワードラインに前記負荷素子を通じて複数の供給電圧を順次に供給する高電圧ランプ回路と、
前記複数の供給電圧が前記ワードラインに供給される間に、前記第１選択ラインに所定の選択電圧を供給する選択ラインドライバとを含み、
前記所定の選択電圧はＶＣＣ−Ｖｃｐ１からＶｔｈ（ここで、ＶＣＣはプログラム防止ビットラインに与える電圧、Ｖｃｐ１はプログラム動作時における前記第１選択ラインと前記選択されたワードライン間のカップリング電圧、Ｖｔｈは前記第１選択トランジスタのしきい値電圧）の範囲内にあり、
この選択電圧は、前記ワードラインをブースティングする期間及びその後に選択された前記不揮発性メモリセルトランジスタをプログラムする期間に前記第１選択ラインに供給されることを特徴とする不揮発性半導体メモリ装置。
【請求項１９】
前記複数のランプイネーブル信号は前記プログラム動作の間に相互に重畳されて前記ワードラインの電位が所定の時間の間、階段形状に増加することを特徴とする請求項１８に記載の不揮発性半導体メモリ装置。
【請求項２０】
前記所定の時間はプログラム時間の１／１０乃至２／１０であることを特徴とする請求項１９に記載の不揮発性半導体メモリ装置。
【請求項２１】
前記高電圧ランプ回路は、
前記高電圧と前記ワードラインデコーダとの間に直列に順次に接続される第１乃至第３負荷素子と、
前記プログラム動作の間に、第１ランプイネーブル信号に応答して第１供給電圧を供給する第１電圧ポンプと、
前記第１供給電圧に連結される制御電極および、前記第３負荷素子と前記ワードラインデコーダとの間に連結される電流通路を有する第１スイッチトランジスタと、
前記プログラム動作の間に、第２ランプイネーブル信号に応答して第２供給電圧を供給する第２電圧ポンプと、
前記第２供給電圧に連結される制御電極および、前記第２負荷素子と前記ワードラインデコーダとの間に連結される電流通路を有する第２スイッチトランジスタと、
前記プログラム動作の間に、第３ランプイネーブル信号に応答して第３供給電圧を供給する第３電圧ポンプと、
前記第３供給電圧に連結される制御電極および、前記第１負荷素子と前記ワードラインデコーダとの間に連結される電流通路を有する第３スイッチトランジスタと、
前記プログラム動作の間に、第４ランプイネーブル信号に応答して第４供給電圧を供給する第４電圧ポンプと、
前記第４供給電圧に連結される制御電極および、前記プログラム電圧と前記ワードラインデコーダとの間に連結される電流通路を有する第４スイッチトランジスタとを含み、
前記第１乃至第４ランプイネーブル信号は順次に活性化されることを特徴とする請求項１８に記載の不揮発性半導体メモリ装置。
【請求項２２】
ビットラインと、
第１選択ラインと、
この第１選択ラインに連結される制御電極および、前記ビットラインに一端が連結される電流通路を有する第１選択トランジスタと、
前記第１選択ラインに隣接して、前記第１選択ラインと並んで配置されるワードラインと、
このワードラインと連結され、このワードラインを選択するためのワードラインデコーダと、
前記ワードラインに連結される制御電極および、一端が前記第１選択トランジスタの前記電流通路の他の端に連結される電流通路を有する不揮発性メモリセルトランジスタと、
第２選択ラインと、
この第２選択ラインに連結される制御電極および、一端が前記不揮発性メモリセルトランジスタの前記電流通路の他の端に連結され、他の端が接地電圧に連結される電流通路を有する第２選択トランジスタと、
電源電圧より高い高電圧を発生する高電圧ポンプ回路と、
前記高電圧と前記ワードラインデコーダとの間に並列に接続される複数の負荷回路を備え、複数のランプイネーブル信号に応答して複数の供給電圧を供給する高電圧ランプ回路と、
前記複数の供給電圧が前記ワードラインに供給される間に、前記第１選択ラインに所定の選択電圧を供給する選択ラインドライバとを含み、
前記所定の選択電圧はＶＣＣ−Ｖｃｐ１からＶｔｈ（ここでＶＣＣはプログラム防止ビットラインに与える電圧、Ｖｃｐ１はプログラム動作時における前記第１選択ラインと前記選択されたワードライン間のカップリング電圧、Ｖｔｈは前記第１選択トランジスタのしきい値電圧）の範囲内にあり、
この選択電圧は、前記ワードラインをブースティングする期間及びその後に選択された前記不揮発性メモリセルトランジスタをプログラムする期間に前記第１選択ラインに供給されることを特徴とする不揮発性半導体メモリ装置。
【請求項２３】
前記複数のランプイネーブル信号は相互に重畳されて前記プログラム動作の間に前記ワードライン上の前記プログラム電圧が所定の時間の間、階段形状に増加することを特徴とする請求項２２に記載の不揮発性半導体メモリ装置。
【請求項２４】
前記所定の時間はプログラム時間の１／１０乃至２／１０であることを特徴とする請求項２３に記載の不揮発性半導体メモリ装置。
【請求項２５】
前記複数の負荷回路の負荷値は互いに異なることを特徴とする請求項２２に記載の不揮発性半導体メモリ装置。
【請求項２６】
前記高電圧ランプ回路は、
前記高電圧と前記ワードラインデコーダとの間に並列に順次に接続される第１乃至第３負荷回路と、
前記プログラム動作の間に、第１ランプイネーブル信号に応答して第１供給電圧を供給する第１電圧ポンプと、
前記第１供給電圧に連結される制御電極および、前記プログラム電圧と前記第１負荷回路との間に連結される電流通路を有する第１スイッチトランジスタと、
前記プログラム動作の間に、第２ランプイネーブル信号に応答して第２供給電圧を供給する第２電圧ポンプと、
前記第２供給電圧に連結される制御電極および、前記プログラム電圧と前記第２負荷回路との間に連結される電流通路を有する第２スイッチトランジスタと、
前記プログラム動作の間に、第３ランプイネーブル信号に応答して第３供給電圧を供給する第３電圧ポンプと、
前記第３供給電圧に連結される制御電極および、前記プログラム電圧と前記第１負荷回路との間に連結される電流通路を有する第３スイッチトランジスタと、
前記プログラム動作の間に、第４ランプイネーブル信号に応答して第４供給電圧を供給する第４電圧ポンプと、
前記第４供給電圧に連結される制御電極および、前記プログラム電圧と前記ワードラインとの間に連結される電流通路を有する第４スイッチトランジスタとを含み、
前記第１乃至第４ランプイネーブル信号は順次に活性化されて前記プログラム動作の間に前記ワードラインの電位が階段形状に増加することを特徴とする請求項２２に記載の不揮発性半導体メモリ装置。
【請求項２７】
ビットライン、第１選択ライン、この第１選択ラインに連結される制御電極および前記ビットラインに一端が連結される電流通路を有する第１選択トランジスタ、前記第１選択ラインに隣接して前記第１選択ラインと並んで配置されるワードライン、このワードラインに連結される制御電極および一端が前記第１選択トランジスタの前記電流通路の他の端に連結される電流通路を有する不揮発性メモリセルトランジスタ、第２選択ライン、この第２選択ラインに連結される制御電極および一端が前記不揮発性メモリセルトランジスタの前記電流通路の他の端に連結され、他の端が接地電圧に連結される電流通路を有する第２選択トランジスタを含む不揮発性半導体メモリ装置をプログラムする方法において、
プログラム動作の間に、電源電圧より高い所定のライジングスロープのプログラム電圧を発生させる段階と、
前記プログラム電圧の前記ライジングスロープを減少させる段階と、
前記減少したライジングスロープのプログラム電圧が前記ワードラインに印加される間に、前記第１選択ラインにプログラム防止ビットラインに与える電圧より低く制限される選択電圧を供給する段階とを含み、
前記選択電圧は前記プログラム防止ビットラインに与える電圧より少なくとも前記第１選択ラインと前記ワードライン間のカップリング電圧ほど低く、しかし前記第１選択トランジスタのしきい値電圧より高く、
この選択電圧は、前記ワードラインをブースティングする期間及びその後に選択された前記不揮発性メモリセルトランジスタをプログラムする期間に前記第１選択ラインに供給されることを特徴とする不揮発性半導体メモリ装置のプログラム方法。
【請求項２８】
前記減少したライジングスロープのプログラム電圧の上昇時間はプログラム時間の１／１０乃至２／１０であることを特徴とする請求項２７に記載の不揮発性半導体メモリ装置のプログラム方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体メモリ装置に関するものであり、さらに具体的には、向上したプログラム防止特性を有するＮＡＮＤ型フラッシュＥＥＰＲＯＭ装置に関するものである。さらに、本発明は不揮発性半導体メモリ装置、具体的にはＮＡＮＤ型フラッシュＥＥＰＲＯＭ装置をプログラムする方法に関するものである。
【０００２】
【従来の技術】
図１は従来技術によるＮＡＮＤ型フラッシュＥＥＰＲＯＭ装置のブロック図である。図１を参照すると、従来のＮＡＮＤ型フラッシュメモリ装置は、メモリセルアレイ１０、高電圧ポンプ回路２０、ロウプリデコーダ３０、ロウデコーダ４０、そしてページパッファ及び列デコーダ５０を備える。
【０００３】
メモリセルアレイ１０は複数のメモリセルブロックで構成される。各メモリセルブロックは複数のメモリセルストリング（“ＮＡＮＤストリング”）を含む。また、各セルストリングはメモリセルとしての役割を果たす複数のフローティングゲートトランジスタＴＣ１〜ＴＣ１６またはＴＣ１７〜ＴＣ３２を含む。各ストリングのフローティングゲートトランジスタＴＣ１〜ＴＣ１６またはＴＣ１７〜ＴＣ３２のチャネルは、ストリング選択トランジスタＴＳ１またはＴＳ２のチャネルとグラウンド選択トランジスタＴＧ１またはＴＧ２のチャネルとの間に直列連結される。
【０００４】
また、メモリセルアレイ１０の各ブロックはストリング選択ラインＳＳＬ、グラウンド選択ラインＧＳＬ、複数のワードラインＷＬ１〜ＷＬ１６、そして複数のビットラインＢＬ１〜ＢＬｎをさらに備える。ストリング選択ラインＳＳＬは複数のストリング選択トランジスタＴＳ１，．．．，ＴＳ２のゲートに共通に連結される。各ワードラインＷＬ１，ＷＬ２，．．．，またはＷＬ１６は複数の対応するフローティングゲートトランジスタ（例えば、ＴＣ１，．．．，ＴＣ１７）の制御ゲートに共通に連結される。一本のワードラインとそれに連結された複数の対応するフローティングゲートトランジスタは、通常“ページ”と呼ばれる。また、適切な個数（例えば、８個または１６個）のページが集まってメモリセルアレイ１０内の一つのセルブロックを構成する。グラウンド選択ラインＧＳＬは、複数のグラウンド選択トランジスタＴＧ１，．．．ＴＧ２のゲートに共通に連結される。各ビットラインＢＬ１，．．．またはＢＬｎは対応する一つのセルストリングに連結される。
【０００５】
高電圧ポンプ回路２０は、メモリセルの書き込み動作（消去及びプログラム動作）に必要な高電圧ＶＰＰを発生する。ロウプリデコーダ３０は高電圧ポンプ回路２０から高電圧ＶＰＰが供給される。ロウプリデコーダ３０はストリング選択ラインイネーブル信号及びグラウンド選択ラインイネーブル信号に応答してグローバルストリング選択ライン及びグローバルグラウンド選択ラインを各々駆動する。また、ロウプリデコーダ３０はアドレス信号によって選択された一つのメモリセルブロックに対応するグローバルワードラインを駆動する。ロウデコーダ４０はグローバルストリング選択ライン、グローバルワードライン、そしてグローバルグラウンド選択ライン上の電圧が選択されたメモリセルブロックの対応するライン（すなわち、ストリング選択ラインＳＳＬ、ワードラインＷＬ１〜ＷＬ１６、そしてグラウンド選択ラインＧＳＬ）に各々伝達されるようにする。ページバッファ及び列デコーダ５０はビットライン上の電圧を感知して外部に出力したり、または外部から入力される電圧をビットライン上に伝達したりする。
【０００６】
以上のような構成を有する従来のＮＡＮＤ型フラッシュメモリ装置は、プログラム動作の間に、所望しないメモリセルがプログラムされることを防止するために、セルフブースティングまたはローカルセルフブースティングによるプログラム防止技術を用いている。セルフブースティングを利用したプログラム防止技術は、例えば、Ｕ．Ｓ  Ｐａｔｅｎｔ  Ｎｏ．５，６７７，８７３、Ｕ．Ｓ  Ｐａｔｅｎｔ  Ｎｏ．５，９９１，２０２に開示されている。また、ローカルセルフブースティングによるプログラム防止技術は、例えば、Ｕ．Ｓ  Ｐａｔｅｎｔ  Ｎｏ．５，７１５，１９４、Ｕ．Ｓ  Ｐａｔｅｎｔ  Ｎｏ．  ６，０６１，２７０に開示されている。
【０００７】
【発明が解決しようとする課題】
しかし、そのような技術を採用しても、装置集積度の増加により、隣接した信号ライン間の間隔が減少することによって、隣接した信号ライン間の静電結合（ｃａｐａｃｉｔｉｖｅ  ｃｏｕｐｌｉｎｇ）が増加し、これがプログラム防止失敗、またはプログラム失敗を誘発する。
【０００８】
図２は図１のメモリ装置のプログラム動作のタイミング図である。次に、図１及び図２を参照して従来のＮＡＮＤ型フラッシュメモリ装置のプログラム動作について詳細に説明する。
【０００９】
この技術分野において、よく知られたように、ＮＡＮＤ型フラッシュメモリ装置のプログラム動作の前に、通常セルトランジスタＴＣ１〜ＴＣ３２はマイナスしきい値電圧を有するように消去される。
【００１０】
図２に示したように、プログラム動作の間に、先ず、ストリング選択ラインＳＳＬとグラウンド選択ラインＧＳＬには電源電圧ＶＣＣと接地電圧ＶＳＳまたは０Ｖが各々印加される。また、プログラムが防止されるストリングＴＳ１，ＴＣ１〜ＴＣ１６，ＴＧ１に対応するビットラインＢＬ１には電源電圧ＶＣＣが、そしてプログラムされるストリングＴＳ２，ＴＣ１７〜ＴＣ３２，ＴＧ２に対応するビットラインＢＬｎには接地電圧ＯＶが各々印加される。したがって、セルトランジスタＴＣ１〜ＴＣ１６各々のチャネル電圧はＶＣＣ−Ｖｔｈまで増加する。ここで、Ｖｔｈはストリング選択トランジスタＴＳ１のしきい値電圧である。
【００１１】
各セルトランジスタＴＣ１〜ＴＣ１６のチャネル電圧がＶＣＣ−Ｖｔｈに至ると、ストリング選択トランジスタＴＳ１のソース−ゲート電圧がそのトランジスタのしきい値電圧Ｖｔｈを超過できないようになり、ストリング選択トランジスタＴＳ１は実質的にシャットオフされる。これによって、セルトランジスタＴＣ１〜ＴＣ１６とビットラインＢＬ１は電気的に絶縁される。また、グラウンド選択ラインＧＳＬには接地電圧ＯＶが印加されるので、グラウンド選択トランジスタＴＧ１はターンオフ状態にある。したがって、セルトランジスタＴＣ１〜ＴＣ１６のチャネルは浮遊状態にあるようになる。
【００１２】
このような状態では、プログラムされないメモリセルトランジスタＴＣ２〜ＴＣ１６，ＴＣ１８〜ＴＣ３２と連結されたワードラインＷＬ２〜ＷＬ１６にパス電圧Ｖｐａｓｓが印加されれば、ワードラインＷＬ２〜ＷＬ１６とセルトランジスタＴＣ１〜ＴＣ１６間の静電結合によって浮遊状態にある各セルトランジスタＴＣ１０〜ＴＣ１６のチャネル電圧がブーストされる。これは、プログラムが防止されたセルトランジスタＴＣ１〜ＴＣ１６のフローティングゲートとそれらのチャネル間の電圧差を減らす結果をもたらし、それらのフローティングゲートとそれらのチャネル間のＦ−Ｎトンネリングの発生を防止する。したがって、プログラムが防止されたセルトランジスタＴＣ１〜ＴＣ１６は消去状態に維持される。
【００１３】
以後、メモリセルトランジスタＴＣ１７をプログラムするために、プログラムされるセルトランジスタＴＣ１７と連結されたワードラインＷＬ１にはプログラム電圧Ｖｐｇｍが印加される。一般的に、プログラム電圧の上昇時間は１乃至２μｓである。
【００１４】
しかし、上述したように、装置集積度が増加するにつれて隣接した信号ライン間の間隔が減少すればするほど、隣接した信号ライン間の静電結合が増加する。図１において、参照符号１２で表示された部分は、信号ライン間の寄生キャパシタＣ１〜Ｃ１６を示している。
【００１５】
すると、図２に示したように、高集積ＮＡＮＤ型フラッシュメモリ装置において、特に、ストリング選択ラインＳＳＬに隣接したワードラインＷＬ１に連結されたセルトランジスタ（例えば、ＴＣ１７）をプログラムするために、プログラム電圧ＶｐｇｍがワードラインＷＬ１に印加された時に、プログラム電圧Ｖｐｇｍの急激な上昇によりワードラインＷＬ１とストリング選択ラインＳＳＬ間の静電結合または寄生キャパシタＣ１により、ストリング選択ラインＳＳＬの電圧が、 電源電圧ＶＣＣからカップリング電圧Ｖｃｐ１ほど上昇して、ストリング選択トランジスタＴＳ１がターンオンされる。これは、プログラムが防止されたセルトランジスタＴＣ１〜ＴＣ１６のブーストされたチャネル上に誘起された電荷のビットラインＢＬ１への移動を誘発し、セルトランジスタＴＣ１〜ＴＣ１６のチャネル電圧が低くなる結果を発生させる。このようなチャネル電圧の減少は、ワードラインＷＬ１〜ＷＬ１６とセルトランジスタＴＣ１〜ＴＣ１６のチャネル間の電圧差をさらに大きくする。これは、セルトランジスタＴＣ１〜ＴＣ１６のプログラムが防止の失敗の原因になる。すなわち、プログラム防止されたセルトランジスタがプログラムされる“プログラムディスターブ”が誘発される。
【００１６】
本発明の目的は、向上したプログラム防止特性を有するプログラム可能な不揮発性半導体メモリ装置及びそれのプログラム方法を提供することにある。
【００１７】
本発明の他の目的は、向上したプログラム防止特性を有する高集積ＮＡＮＤ型フラッシュメモリ装置及びそれの効率的なプログラム方法を提供することにある。
【００１８】
【課題を解決するための手段】
上述の課題を解決するための本発明の一特徴によると、第１選択ライン、第１選択トランジスタ、第１選択ラインと隣接して並んで配置されるワードライン、不揮発性メモリセルトランジスタ、第２選択ライン、第２選択トランジスタ、そして高電圧ポンプ回路を備える不揮発性半導体メモリ装置が提供される。第１選択トランジスタの制御電極は第１選択ラインに連結され、それの電流通路の一端はビットラインに連結される。不揮発性メモリセルトランジスタの制御電極はワードラインに連結され、それの電流通路の一端は第１選択トランジスタの電流通路の他の端に連結される。第２選択トランジスタの制御電極は第２選択ラインに連結され、それの電流通路の一端は不揮発性メモリセルトランジスタの電流通路の他の端に連結される。また、第２選択トランジスタの電流通路の他の端は接地電圧ＶＳＳに連結される。高電圧ポンプ回路は不揮発性メモリセルトランジスタのプログラム動作の間、所定のライジングスロープを有し、電源電圧ＶＣＣより高いプログラム電圧Ｖｐｇｍを発生する。
【００１９】
特に、上記不揮発性半導体メモリ装置は、プログラム電圧Ｖｐｇｍがワードラインに供給される間に、第１選択ラインに電源電圧ＶＣＣより低く制限される選択電圧Ｖｓｅｌを供給する選択ラインドライバ、そしてプログラム動作の間、第１選択ラインとワードライン間に静電結合が発生しないようにプログラム電圧Ｖｐｇｍのライジングスロープを制御する制御回路を備える。
【００２０】
前記選択ラインドライバが第１選択ラインに供給する選択電圧Ｖｓｅｌは電源電圧ＶＣＣより少なくとも第１選択ラインとワードライン間のカップリング電圧Ｖｃｐ１ほど低い。また、選択電圧は第１選択トランジスタのしきい値電圧Ｖｔｈより高い。また、スロープ制御回路がワードラインに供給するプログラム電圧Ｖｐｇｍは、プログラム動作の間に、階段形態に増加する。
【００２１】
上記不揮発性半導体メモリ装置は、一つまたはそれ以上の付加的なワードライン、そして一つまたはそれ以上の付加的な不揮発性メモリセルトランジスタをさらに含むこともでき、この場合には、付加的な不揮発性メモリセルトランジスタの制御電極が付加的なワードラインに各々連結され、付加的な不揮発性メモリセルトランジスタの電流通路は不揮発性メモリセルトランジスタの電流通路と第２選択トランジスタの電流通路との間に直列に連結される。
【００２２】
本発明の他の特徴によると、複数のビットライン、第１選択ライン、複数のワードライン、第２選択ライン、複数のメモリセルストリング、選択ラインドライバ、高電圧ポンプ回路、高電圧ランプ回路、そしてワードラインデコーディング回路で構成される不揮発性半導体メモリ装置が提供される。セルストリングの各々は、第１選択トランジスタ、ワードラインに対応する複数のメモリセルトランジスタ、そして第２選択トランジスタを備える。第１選択トランジスタ、メモリセルトランジスタ、そして第２選択トランジスタの電流通路は、ビットラインのうち対応する一つと接地電圧ＶＳＳとの間に直列に連結される。また、第１選択トランジスタの制御電極、メモリセルトランジスタの制御電極、そして第２選択トランジスタの制御電極は、第１選択ライン、ワードライン、そして第２選択ラインに各々連結される。
【００２３】
特に、選択ラインドライバは、メモリセルトランジスタのプログラム動作の間に、第１選択ラインに第１選択電圧とこの第１選択電圧より低い第２選択電圧を順次に供給する。望ましい具体例において、第１選択電圧は電源電圧ＶＣＣであり、第２選択電圧は電源電圧ＶＣＣより少なくとも第１選択ラインと前記ワードライン間のカップリング電圧Ｖｃｐ１ほど低い電圧である。
【００２４】
高電圧ポンプ回路は、プログラム動作の間、所定のライジングスロープを有し、電源電圧ＶＣＣより高いプログラム電圧Ｖｐｇｍを発生する。高電圧ランプ回路は、プログラム動作の間に、高電圧ポンプ回路から提供されたプログラム電圧のライジングスロープを減少させる。ワードラインデコーディング回路は、ワードラインのうち一つを選択し、そしてプログラム動作の間に選択されたワードラインに減少したライジングスロープのプログラム電圧Ｖｐｇｍを供給して第１選択ラインと選択されたワードライン間の静電結合を防止する。選択ラインドライバは、減少したライジングスロープのプログラム電圧Ｖｐｇｍが選択されたワードラインに印加される間に、第１選択ラインに第２選択電圧を供給する。第２選択電圧はＶＣＣ−Ｖｃｐ１からＶｔｈ（ここで、ＶＣＣは前記電源電圧、Ｖｃｐ１はプログラム動作時における第１選択ラインと選択されたワードライン間のカップリング電圧、Ｖｔｈは第１選択トランジスタのしきい値電圧）の範囲内にあることが望ましい。
【００２５】
本発明のさらに他の特徴によると、ビットライン、第１選択ライン、第１選択トランジスタ、ワードライン、不揮発性メモリセルトランジスタ、第２選択ライン、そして第２選択トランジスタを含む不揮発性半導体メモリ装置をプログラムする方法が提供される。この不揮発性半導体メモリ装置のプログラム方法は、プログラム動作の間に、所定のライジングスロープを有し、そして電源電圧より高いプログラム電圧を発生させる段階と、プログラム電圧のライジングスロープを減少させる段階と、そして減少したライジングスロープのプログラム電圧がワードラインに印加される間に、第１選択ラインに電源電圧以下に制限される選択電圧を供給し、プログラム動作の間に、第１選択ラインとワードラインとの間に静電結合が発生しないようにする段階とを含む。
【００２６】
上述の特徴による不揮発性半導体メモリ装置のメモリセルトランジスタは、フローティングゲートトランジスタが望ましい。
【００２７】
本発明によると、スロープ制御回路から出力されるプログラム電圧の上昇時間は、プログラム時間の１／１０乃至２／１０（または１０％乃至２０％）である。例えば、プログラム時間が４０μｓであれば、本発明のスロープ制御回路から出力されるプログラム電圧Ｖｐｇｍの上昇時間は４乃至８μｓ程度になる。スロープ制御回路により制御されるプログラム電圧Ｖｐｇｍの上昇時間は、ページサイズによって異なる。すなわち、ページサイズが大きければ大きいほどプログラム電圧Ｖｐｇｍの上昇時間はさらに長くなる。
【００２８】
【発明の実施の形態】
以下、添付した図を参照して本発明の望ましい実施形態を詳細に説明する。図３は本発明の望ましい実施形態として高集積ＮＡＮＤ型フラッシュメモリ装置を示すブロック図である。
【００２９】
図３を参照すると、本発明の高集積ＮＡＮＤ型フラッシュメモリ装置は、メモリセルアレイ１００を備える。図３に図示しないが、メモリセルアレイ１００は複数のメモリセルブロックで構成される。
【００３０】
各メモリセルブロックは、ストリング選択ラインＳＳＬ、グラウンド選択ラインＧＳＬ、複数のワードラインＷＬ１〜ＷＬ１６、そして複数のビットラインＢＬ１〜ＢＬｎを備える。また、各メモリセルブロックは、複数のメモリセルストリング（“ＮＡＮＤストリング”）を含む。各セルストリングは、メモリセルとしての役割を果たす複数のフローティングゲートトランジスタＴ１〜Ｔ１６またはＴ１７〜Ｔ３２を含む。各ストリングのフローティングゲートトランジスタＴ１〜Ｔ１６またはＴ１７〜Ｔ３２のチャネルは、ストリング選択トランジスタＴＳ１０またはＴＳ１１のチャネルとグラウンド選択トランジスタＴＧ１０またはＴＧ１１のチャネルとの間に直列に連結される。
【００３１】
ストリング選択ラインＳＳＬは複数のストリング選択トランジスタＴＳ１０，．．．，ＴＳ１１のゲートに共通に連結される。各ワードラインＷＬ１，ＷＬ２，．．．またはＷＬ１６は、複数の対応するフローティングゲートトランジスタ（例えば、Ｔ１，．．．Ｔ１７）の制御ゲートに共通に連結される。グラウンド選択ラインＧＳＬは、複数のグラウンド選択トランジスタＴＧ１０，．．．ＴＧ１１のゲートに共通に連結される。各ビットラインＢＬ１，．．．，またはＢＬｎは対応する一つのセルストリングと連結される。図３において、参照符号１１２で表示された部分は、信号ラインＳＳＬ，ＷＬ１〜ＷＬ１６，ＧＳＬ間の寄生キャパシタＣ１０１〜Ｃ１１６を示している。
【００３２】
また、図３に示したように、本発明のＮＡＮＤ型フラッシュメモリ装置は、高電圧ポンプ回路２００、ストリング選択ラインドライバ３００、高電圧ランプ回路４００、ロウプリデコーダ５００、ロウデコーダ６００、そしてページバッファ及び列デコーダ７００を備える。高電圧ポンプ回路２００は、書き込みイネーブル信号ＷＲＴＥＮに応答して高電圧ＶＰＰまたはプログラム電圧Ｖｐｇｍを発生する。高電圧ポンプ回路２００からの高電圧ＶＰＰはストリング選択ラインドライバ３００、高電圧ランプ回路４００、そしてロウデコーダ６００に供給される。
【００３３】
ストリング選択ラインドライバ３００は、ストリング選択ラインイネーブル信号ＳＳＬＥＮに応答してプログラム電圧ＶｐｇｍがワードラインＷＬに供給される間に、選択ラインＳＳＬに電源電圧ＶＣＣより低く制限される選択電圧Ｖｓｅｌを供給するためのグローバルストリング選択ライン駆動信号ＳＳＬＤＲＶを生成し、このグローバルストリング選択ライン駆動信号ＳＳＬＤＲＶはグローバルストリング選択ラインＧＳＳＬを通じてロウデコーダ６００に供給される。
【００３４】
高電圧ランプ回路４００は、ランプイネーブル信号ＲＭＰＥＮに応答してプログラム動作の間、選択ラインＳＳＬとワードライン（ＷＬ、特にＷＬ１）間に静電結合が発生しないようにプログラム電圧Ｖｐｇｍのライジングスロープを制御するスロープ制御回路として機能する。ランプ回路４００の出力信号Ｒｏｕｔはロウプリデコーダ５００に供給される。
【００３５】
ロウプリデコーダ５００は外部から供給されるロウアドレスＲＡＤＤに応答してワードラインＷＬ１〜ＷＬ１６に各々対応するグローバルワードラインＳ１〜Ｓ１６を駆動する。この時、ロウプリデコーダ５００は、選択されたグローバルワードラインに高電圧ランプ回路４００の出力電圧Ｒｏｕｔを伝達する。また、ロウプリデコーダ５００はグラウンド選択ラインイネーブル信号ＧＳＬＥＮに応答してグローバルグラウンド選択ラインＧＧＳＬを駆動するためのグローバルグラウンド選択ライン駆動信号ＧＳＬＤＲＶを生成する。
【００３６】
ロウデコーダ６００はグローバルストリング選択ラインＧＳＳＬ、グローバルワードラインＳ１〜Ｓ１６、そしてグローバルグラウンド選択ラインＧＧＳＬに連結され、これらライン上の電圧がセルアレイ１００上の対応するライン、すなわち、ストリング選択ラインＳＳＬ、ワードラインＷＬ１〜ＷＬ１６、そしてグラウンド選択ラインＧＳＬに各々伝達されるようにする。
【００３７】
ページバッファ及び列デコーダ７００は列アドレスに応答してビットラインＢＬ１〜ＢＬｎのうち一つを選択し、選択されたビットラインからデータを読み出し、または選択されたビットラインにデータを書き込む。
【００３８】
一方、上述したイネーブル信号ＷＲＴＥＮ，ＳＳＬＥＮ，ＲＭＰＥＮ，ＧＳＬＥＮはＮＡＮＤ型フラッシュメモリ装置の制御ブロック（図示しない）から供給される信号であることを、この技術分野における通常の知識を有する者はよく理解できる。
【００３９】
図４は図３のメモリ装置のプログラム動作タイミング図である。次に、図３及び図４を参照して本発明のＮＡＮＤ型フラッシュメモリ装置のプログラム動作について詳細に説明する。
【００４０】
フラッシュメモリ装置の単位プログラム動作は、次の七つのサブ動作（ｓｕｂｏｐｅｒａｔｉｏｎｓ）、すなわち、高電圧を生成する“高電圧セットアップ（ｈｉｇｈ  ｖｏｌｔａｇｅ  ｓｅｔｕｐ）”、ビットラインに必要な電圧を供給する“ビットラインセットアップ”、ワードラインをブースティングする“ワードラインブースト（ｗｏｒｄ  ｌｉｎｅｂｏｏｓｔ）”、選択されたセルをプログラムする“セルプログラム”、高電圧生成中断、そしてビットライン及びワードラインを本来の状態に戻す“リカバリ”、プログラムされたセルからデータを読み出すベリファイ（ｖｅｒｉｆｙ）、そして読み出されたデータに基づいてセルのプログラム成功／失敗を判定する“スキャン”で構成される。このような一つの単位プログラム動作の遂行には、大略４０乃至５０μｓが所要され、これを、一般的に、“プログラム時間”と言う。
【００４１】
そして、ページ単位によりプログラム動作が遂行されるＮＡＮＤ型フラッシュメモリ装置において、一ページのプログラム動作は単位プログラム動作を７回乃至８回繰り返して遂行することにより完了される。したがって、ＮＡＮＤ型フラッシュメモリ装置のページプログラム時間は、大略２００乃至５００μｓである。
【００４２】
この技術分野において、既に、よく知られたように、実質的なプログラム動作の前に、セルトランジスタＴ１〜Ｔ１６はゼロまたはマイナスのしきい値電圧を有するように消去される。
【００４３】
プログラム動作の間に、ストリング選択ラインＳＳＬとグラウンド選択ラインＧＳＬには、電源電圧ＶＣＣと接地電圧ＶＳＳまたはＯＶが各々印加される。また、プログラムが防止されるストリングＴＳ１０，Ｔ１〜Ｔ１６，ＴＧ１０に対応するビットラインＢＬ１には電源電圧ＶＣＣが、そしてプログラムされるストリングＴＳ１１，Ｔ１７〜Ｔ３２，ＴＧ１１に対応するビットラインＢＬｎには接地電圧ＶＳＳが各々印加される。
【００４４】
ストリング選択ラインＳＳＬへの電源電圧ＶＣＣの印加により、ストリング選択トランジスタＴＳ１０がターンオンされ、これによって、セルトランジスタＴ１〜Ｔ１６各々のチャネル電圧はＶＣＣ−Ｖｔｈまで増加する。ここで、Ｖｔｈはストリング選択トランジスタＴＳ１０のしきい値電圧である。
【００４５】
各セルトランジスタＴ１〜Ｔ１６のチャネル電圧がＶＣＣ−Ｖｔｈに至ると、ストリング選択トランジスタＴＳ１０のソース−ゲート電圧が、そのトランジスタのＶｔｈを超過できなくなり、ストリング選択トランジスタＴＳ１０は実質的にシャットオフされる。これによって、セルトランジスタＴ１〜Ｔ１６とビットラインＢＬ１は電気的に絶縁される。また、グラウンド選択ラインＧＳＬには接地電圧ＯＶが印加されるので、グラウンド選択トランジスタＴＧ１０はターンオフ状態にある。したがって、セルトランジスタＴ１〜Ｔ１６のチャネルは浮遊状態にあるようになる。
【００４６】
この状態で、プログラムされないメモリセルトランジスタＴ２〜Ｔ１６と連結されたワードラインＷＬ２〜ＷＬ１６にパス電圧Ｖｐａｓｓが印加されれば、ワードラインＷＬ２〜ＷＬ１６とセルトランジスタＴ１〜Ｔ１６間の静電結合によって浮遊状態にある各セルトランジスタＴ１〜Ｔ１６のチャネル電圧がブーストされる。これはプログラムが防止されたセルトランジスタＴ１〜Ｔ６のフローティングゲートとそれらのチャネル間の電圧差を減らす結果をもたらし、それらのフローティングゲートとそれらのチャネル間のＦ−Ｎトンネリングの発生を防止する。したがって、プログラムが防止されたセルトランジスタＴ１〜Ｔ１６は消去状態に維持される。
【００４７】
以後、メモリセルトランジスタＴ１７をプログラムするために、プログラムされるセルトランジスタＴ１７と連結されたワードラインＷＬ１にはプログラム電圧Ｖｐｇｍが印加される。この時に、すなわち、プログラム電圧Ｖｐｇｍ印加の前、または印加と同時にストリング選択ラインドライバ３００によりストリング選択ラインＳＳＬには、電源電圧ＶＣＣより低く制限される選択電圧Ｖｓｅｌが供給される。この選択電圧Ｖｓｅｌは電源電圧ＶＣＣより少なくともストリング選択ラインＳＳＬとワードラインＷＬ１間のカップリング電圧Ｖｃｐ１ほど低い。また、選択電圧Ｖｓｅｌはストリング選択トランジスタＴＳ１０のしきい値電圧Ｖｔｈより高い。また、ワードラインＷＬ１に供給するプログラム電圧Ｖｐｇｍは階段形態に増加する。この時、プログラム電圧の上昇時間はプログラム時間の１／１０（または１０％）乃至２／１０（または２０％）になるようにすることが望ましい。
【００４８】
以上のように、本発明によると、選択されたセルトランジスタのプログラム動作の間に、ストリング選択ラインＳＳＬにＶＣＣ−Ｖｃｐｌより低い電圧Ｖｓｅｌが印加され、同時にプログラム電圧Ｖｐｇｍが階段形態に徐々に増加する。これは、高集積装置でもストリング選択ラインＳＳＬとそれに隣接した信号ライン（例えば、ＷＬ１）間の静電結合によってストリング選択トランジスタＴＳ１０がターンオンされないようにしてプログラム電圧Ｖｐｇｍの印加時に、プログラムが防止されたセルトランジスタＴ１〜Ｔ１６のチャネル電圧が減少することを防止する。結局、本発明によると、プログラムが防止されたセルトランジスタＴ１〜Ｔ１６のチャネル電圧の減少によるそれらセルトランジスタＴ１〜Ｔ１６のプログラム防止失敗が生じない。
【００４９】
図５は図３のストリング選択ラインドライバ３００の詳細回路図である。図５を参照すると、ストリング選択ラインドライバ３００は、電圧ポンプ３０２、エンハンスメント型（ｅｎｈａｎｃｅｍｅｎｔ  ｔｙｐｅ）ＮＭＯＳトランジスタ３０４，３１０、ディプリーション型（ｄｅｐｌｅｔｉｏｎ  ｔｙｐｅ）ＮＭＯＳトランジスタ３０８、エンハンスメント型ＰＭＯＳトランジスタ３１２，３１４、ＣＭＯＳインバータ３１６，３１８、そしてＮＯＲゲート３２０を含む。
【００５０】
トランジスタ３０４のゲート電極（すなわち、制御電極）は電圧ポンプ３０２の出力端に連結され、それのソース−ドレインチャネル（すなわち、電流通路）は電圧ＶＰＰとグローバルストリング選択ライン３０６との間に連結される。トランジスタ３０８の電流通路とトランジスタ３１０の電流通路は、グローバルストリング選択ライン３０６と接地電圧ＶＳＳとの間に直列に連結される。トランジスタ３０８の制御電極は、第１プログラムイネーブル信号ＰＧＭ＿ｅｎａｂｌｅ１と連結される。トランジスタ３１２の電流通路はトランジスタ３０８，３１０の電流通路の接合点と電源電圧ＶＣＣとの間に連結される。トランジスタ３１４の電流通路は、トランジスタ３０８，３１０の電流通路の接合点と電圧Ｖｓｅｌ（この電圧は電源電圧ＶＣＣより低い）との間に連結される。
【００５１】
インバータ３１６の入力端は第１プログラムイネーブル信号ＰＧＭ＿ｅｎａｂｌｅ１に連結され、それの出力端は、トランジスタ３１２の制御端子に連結される。インバータ３１８の入力端は、第２プログラムイネーブル信号ＰＧＭ＿ｅｎａｂｌｅ１に連結され、それの出力端はトランジスタ３１４の制御端子に連結される。ＮＯＲゲート３２０の第１入力端は、第１プログラムイネーブル信号ＰＧＭ＿ｅｎａｂｌｅ１に連結され、それの第２入力端は、第２プログラムイネーブル信号ＰＧＭ＿ｅｎａｂｌｅ２に連結される。ＮＯＲゲート３２０の出力端は、トランジスタ３１０の制御端子に連結される。
【００５２】
電圧ポンプ３０２は、高電圧ポンプ回路２００からの電圧ＶＰＰ、クロック発生器（図示しない）からのクロック信号ＣＬＫ、制御ブロック（図示しない）からの読み出しイネーブル信号ＲＥＡＤ＿ｅｎａｂｌｅ（ＥＮＢＬ）が供給されて所定の電圧ＨＶＯを出力できる。
【００５３】
図６は図５の電圧ポンプ３０２の具体的な回路構成を示している。図６を参照すると、電圧ポンプ３０２は、入力端子３２２，３２４，３２６、出力端子３２８、ＣＭＯＳキャパシタ３３０，３３４、ＮＭＯＳトランジスタ３３２，３３８，３４０，３４２、そしてＣＭＯＳインバータ３３６を含む。
【００５４】
入力端子３２２，３２４，３２６にはクロック信号ＣＬＫ、読み出しイネーブル信号ＥＮＢＬ、電圧ＶＰＰが各々供給される。出力端子３２８は所定の出力電圧ＨＶＯを出力する。クロック信号ＣＬＫは、大略接地電圧レベルＶＳＳまたはＯＶと電源電圧ＶＣＣレベルとの間でスイングする。
【００５５】
キャパシタ３３０の第１電極は入力端子３２２と連結され、それの第２電極はトランジスタ３３２の電流通路の第１端子及びトランジスタ３３２の制御電極に共通に連結される。トランジスタ３３２の電流通路の第２端子は、キャパシタ３３４の第１電極、トランジスタ３３８の電流通路の第１端子及び出力端子３２８と共通に連結される。トランジスタ３３８の電流通路の第２端子は入力端子３２４と連結される。また、トランジスタ３３８の制御電極は電源電圧ＶＣＣと連結される。
【００５６】
インバータ３３６の入力端は入力端子３２２と連結され、それの出力端はキャパシタ３３４の第２電極と連結される。トランジスタ３４０の電流通路は入力端子３２６とトランジスタ３３２の制御電極との間に連結され、それの制御電極は出力端子３２８に連結される。トランジスタ３４２の電流通路は入力端子３２６と出力端子３２８との間に連結される。トランジスタ３４２の制御電極は出力端子３２８に連結される。
【００５７】
キャパシタ３３４とインバータ３３６はスイッチング電圧安定化回路（ｓｗｉｔｃｈｉｎｇ  ｖｏｌｔａｇｅ  ｓｔａｂｉｌｉｚａｔｉｏｎ  ｃｉｒｃｕｉｔ）として作用する。具体的に、クロック信号ＣＬＫはキャパシタ３３０に印加され、クロック信号ＣＬＫと反対の位相を有するインバータ３３６の出力信号はキャパシタ３３４に印加される。クロック信号ＣＬＫが電源電圧ＶＣＣレベルになり、キャパシタ３３０のカップリング電圧がトランジスタ３３２を通じて出力端子３２８に伝達される時に、接地電圧ＶＳＳレベルのインバータ３３６出力信号によりデカップリング（ｄｅｃｏｕｐｌｉｎｇ）となったキャパシタ３３４を通じて出力端子３２８が放電される。これによって、出力端子３２８のスイッチング電圧レベルが低くなる。一方、クロック信号ＣＬＫが接地電圧ＶＳＳレベルになり、キャパシタ３３０がデカップリングされる時に、電源電圧ＶＣＣレベルのインバータ３３６出力信号によりキャパシタ３３４が出力端子３２８にカップリング電圧を印加する。結局、スイッチング電圧安定化回路３３４，３３６はクロック発生器（図示しない）からのクロック信号ＣＬＫが電源電圧レベルを維持する間、出力端子３２８を放電させ、クロック信号ＣＬＫが接地電圧ＶＳＳレベルを維持する間、出力端子３２８を充電させて出力端子３２８上の電圧ＨＶＯが一定の大きさを有するようにする。
【００５８】
しかし、本発明によるメモリ装置のプログラム動作の間に、ストリング選択ラインドライバ３００内の電圧ポンプ３０２は動作しない。
【００５９】
図７は図５のストリング選択ラインドライバ３００の動作タイミング図である。図７を参照すると、プログラム動作の間に、読み出しイネーブル信号ＲＥＡＤ＿ｅｎａｂｌｅ（ＥＮＢＬ）とクロック信号ＣＬＫは非活性状態にある。すなわち、電圧ポンプ３０２は動作しない。また、この時に、ストリング選択ラインドライバ３００は高電圧ポンプ回路２００から電源電圧ＶＣＣレベルの電圧ＶＰＰが供給される。
【００６０】
先ず、プログラム動作の初期に、第１及び第２プログラムイネーブル信号ＰＧＭ＿ｅｎａｂｌｅ１，２の全部が非活性化状態（またはＯＶ）にある。ＮＯＲゲート回路３２０の出力は電源電圧ＶＣＣレベルになる。トランジスタ３１０がターンオンされてグローバルストリング選択ライン３０６またはグローバルストリング選択ライン駆動信号ＳＳＬＤＲＶが接地電圧ＶＳＳまたはＯＶレベルになる。
【００６１】
次に、第１プログラムイネーブル信号ＰＧＭ＿ｅｎａｂｌｅ１が電源電圧ＶＣＣレベルに活性化されれば、トランジスタ３１０はターンオフされ、トランジスタ３０８，３１２がターンオンされる。グローバルストリング選択ライン３０６またはグローバルストリング選択ライン駆動信号ＳＳＬＤＲＶは電源電圧ＶＣＣレベルに上昇する。グローバルストリング選択ライン３０６上の電源電圧ＶＣＣはロウデコーダ６００を通じて選択されたメモリセルブロックのストリング選択ラインＳＳＬに伝達される。
【００６２】
次に、第１プログラムイネーブル信号ＰＧＭ＿ｅｎａｂｌｅ１は非活性化され、第２プログラムイネーブル信号ＰＧＭ＿ｅｎａｂｌｅ２が電源電圧ＶＣＣレベルに活性化される。第２プログラムイネーブル信号ＰＧＭ＿ｅｎａｂｌｅ２は、選択されたワードライン（例えば、図４のＷＬ１）にプログラム電圧Ｖｐｇｍが印加される時に活性化される。この時に、トランジスタ３１２はターンオフされ、トランジスタ３１４はターンオンされる。グローバルストリング選択ライン３０６またはグローバルストリング選択ライン駆動信号ＳＳＬＤＲＶは選択電圧Ｖｓｅｌレベルに低下する。グローバルストリング選択ライン３０６上の電圧Ｖｓｅｌはロウデコーダ６００を通じて選択されたメモリセルブロックのストリング選択ラインＳＳＬに伝達される。選択電圧Ｖｓｅｌは電源電圧ＶＣＣより少なくともストリング選択ラインＳＳＬとワードラインＷＬ１間のカップリング電圧Ｖｃｐｌほど低く、ストリング選択トランジスタＴＳ１０のしきい値電圧Ｖｔｈより高いことが望ましい。
【００６３】
このように、選択されたセルトランジスタのプログラム動作の間に、ストリング選択ラインＳＳＬにＶＣＣ−Ｖｃｐｌより低い電圧Ｖｓｅｌが印加されるようにするので、高集積装置でもストリング選択ラインＳＳＬとそれに隣接したワードライン（例えば、ＷＬ１）間の静電結合によってストリング選択トランジスタＴＳ１０がターンオンされない。これはプログラム電圧Ｖｐｇｍの印加時に、プログラムが防止されたセルトランジスタＴ１〜Ｔ１６のチャネル電圧Ｖｃｈａｎｎｅｌが減少することを防止する。したがって、プログラムが防止されたセルトランジスタＴ１〜Ｔ１６のチャネル電圧減少によるセルトランジスタＴ１〜Ｔ１６のプログラム防止失敗が生じない。
【００６４】
図８は図３の高電圧ランプ回路４００の第１具体例の回路図である。図８を参照すると、高電圧ランプ回路４００ａは、三つの負荷素子４０２，４０４，４０６からなる負荷回路（または電圧クランプ回路）、四つのエンハンスメント型ＮＭＯＳトランジスタ４０８，４１０，４１２，４１４、四つの電圧ポンプ４１６，４１８，４２２、エンハンスメント型ＰＭＯＳトランジスタ４２４、ディプリーション型ＮＭＯＳトランジスタ４２６、そしてインバータ４２８で構成される。
【００６５】
再び、図３を参照すると、ロウプリデコーダ５００はロウアドレスＲＡＤＤに応答してワードラインＷＬ１〜ＷＬ１６に各々対応するグローバルワードラインＳ１〜Ｓ１６を駆動する。特に、ロウプリデコーダ５００は選択されたグローバルワードラインＳｉに高電圧ランプ回路４００の出力電圧Ｒｏｕｔを伝達する。選択されたグローバルワードラインＳｉ上の電圧Ｒｏｕｔはロウデコーダ６００を通じて選択されたワードラインＷＬｉ（例えば、ＷＬ１）に伝達される（図１４参照）。結局、高電圧ランプ回路４００の出力電圧Ｒｏｕｔはプログラム動作の間に選択されたワードラインＷＬｉに伝達される。
【００６６】
再び、図８を参照すると、高電圧ランプ回路４００ａは高電圧ポンプ回路２００からの高電圧ＶＰＰ（またはプログラム電圧Ｖｐｇｍ）、制御ブロック（図示しない）からのイネーブル信号ＥＮＢＬ１，ＥＮＢＬ２，ＥＮＢＬ３，ＥＮＢＬ４、そしてクロック発生器（図示しない）からのクロック信号ＣＬＫを受け取る。イネーブル信号ＥＮＢＬ１，ＥＮＢＬ２，ＥＮＢＬ３，ＥＮＢＬ４は電圧ポンプ４１６，４１８，４２０，４２２に各々印加される。電圧ポンプ４１６，４１８，４２０，４２２の各々は図６に示した回路３０２と同一の構成を有する。
【００６７】
負荷回路の負荷素子としては、ダイオード連結のＮＭＯＳトランジスタ４０２，４０４，４０６が用いられる。トランジスタ４０２，４０４，４０６の電流通路は直列に連結される。トランジスタ４０２，４０４，４０６の直列連結された電流通路の一端は高電圧ＶＰＰと連結される。
【００６８】
スイッチトランジスタ４０８の電流通路はトランジスタ４０２，４０４，４０６の直列連結された電流通路の他の端と出力端子２９との間に連結され、それの制御端子は電圧ポンプ４１６の出力端ＨＶＯ１と連結される。スイッチトランジスタ４１０の電流通路はトランジスタ４０４，４０６の電流通路の接合点と出力端子４２９との間に連結され、それの制御端子は電圧ポンプ４１８の出力端ＨＶＯ２と連結される。スイッチトランジスタ４１２の電流通路はトランジスタ４０２，４０４の電流通路の接合点と出力端子４２９との間に連結され、それの制御端子は電圧ポンプ４２０の出力端ＨＶＯ３と連結される。スイッチトランジスタ４１４の電流通路は高電圧ＶＰＰと出力端子４２９との間に連結され、それの制御端子は電圧ポンプ４２２の出力端ＨＶＯ４と連結される。
【００６９】
トランジスタ４２４，４２６の電流通路は電源電圧ＶＣＣと出力端子４２９との間に直列に連結される。トランジスタ４２４の制御端子とインバータ４２８の入力端はイネーブル信号ＥＮＢＬ１に連結される。インバータ４２８の出力端はトランジスタ４２６の制御端子と連結される。
【００７０】
図９は図８の高電圧ランプ回路４００ａの動作タイミング図である。図８及び図９を参照すると、イネーブル信号ＥＮＢＬ１〜ＥＮＢＬ４はプログラム動作の間に、順次に活性化される。イネーブル信号ＥＮＢＬ１〜ＥＮＢＬ４の活性期間は相互に重畳される。
【００７１】
電圧ポンプ４１６，４１８，４２０，４２２の各々はプログラム動作の間に、対応するイネーブル信号ＥＮＢＬ１，ＥＮＢＬ２，ＥＮＢＬ３，またはＥＮＢＬ４に応答してＶＰＰ＋Ｖｔｈの供給電圧を供給する。ここで、ＶＰＰは約１８Ｖ乃至２０Ｖであり、Ｖｔｈは負荷素子であるトランジスタ４０２，４０４，または４０６のしきい値電圧である。一方、電圧ポンプ４１６はＶＰＰ−２Ｖｔｈの電圧を出力し、電圧ポンプ４１８はＶＰＰ−Ｖｔｈの電圧を、電圧ポンプ４２０はＶＰＰの電圧を、そして電圧ポンプ４２２はＶＰＰ＋Ｖｔｈの電圧を出力することもできる。
【００７２】
図９に示したように、プログラム動作の間に、イネーブル信号ＥＮＢＬ１〜ＥＮＢＬ４が順次に活性化されることによって選択されたグローバルワードラインＳｉ上の電圧Ｒｏｕｔは、階段形状に増加する。選択されたグローバルワードラインＳｉ上の電圧Ｒｏｕｔは、ロウデコーダ６００を通じて選択されたワードラインＷＬｉ（例えば、ＷＬ１）に伝達されるので、プログラム動作の間に選択されたワードラインＷＬｉ（例えば、ＷＬ１）に伝達されるプログラム電圧も階段形状に増加する。この時に、プログラム電圧の上昇時間はプログラム時間の１／１０（または１０％）乃至２／１０（または２０％）になるようにすることが望ましい。このようなプログラム電圧の緩慢な増加はストリング選択ラインＳＳＬと隣接したワードライン（例えば、ＷＬ１）間の静電結合効果を減少させ、ストリング選択トランジスタＴＳ１がターンオンされることを抑制する。
【００７３】
上述したように、本発明によると、選択されたセルトランジスタのプログラム動作の間に、ストリング選択ラインＳＳＬにＶＣＣ−Ｖｃｐｌより低い電圧Ｖｓｅｌが印加されると同時に、プログラム電圧Ｖｐｇｍが階段形態に徐々に増加するので、ストリング選択ラインＳＳＬとそれに隣接したワードライン（例えば、ＷＬ１）間に存在する寄生キャパシタによるプログラム干渉現象が減少する。すなわち、非選択のメモリセルトランジスタのプログラム防止効率が増大し、プログラム失敗の可能性が低くなる。
【００７４】
図１０は図３の高電圧ランプ回路４００の第２具体例の回路図である。図１０を参照すると、高電圧ランプ回路４００ｂは、三つの負荷素子４３２，４３４，４３６で構成される第１負荷回路（または電圧クランプ回路）、二つの負荷素子４４０，４４２で構成される第２負荷回路、一つの負荷素子４４６で構成される第３負荷回路、四つのエンハンスメント型ＮＭＯＳトランジスタ４３０，４３８，４４４，４４８、四つの電圧ポンプ４５０，４５２，４５４，４５６、エンハンスメント型ＰＭＯＳトランジスタ４５８、ディプリーション型ＮＭＯＳトランジスタ４６０、そしてインバータ４６２を含む。
【００７５】
高電圧ランプ回路４００ｂは、図８の回路のように、高電圧ポンプ回路２００からの高電圧ＶＰＰ（またはプログラム電圧Ｖｐｇｍ）、制御ブロック（図示しない）からのイネーブル信号ＥＮＢＬ５，ＥＮＢＬ６，ＥＮＢＬ７，ＥＮＢＬ８、そしてクロック発生器（図示しない）からのクロック信号ＣＬＫを受け取る。イネーブル信号ＥＮＢＬ５〜ＥＮＢＬ８は図８及び図９のイネーブル信号ＥＮＢＬ１〜ＥＮＢＬ４に各々対応する信号であり、これらは電圧ポンプ４５０，４５２，４５４，４５６に各々印加される。
【００７６】
電圧ポンプ４５０，４５２，４５４，４５６の各々は図６に示した回路３０２と同一の構成を有する。負荷素子としては、ダイオード連結のＮＭＯＳトランジスタ４３２，４３４，４３６，４４０，４４２，４４６が用いられる。
【００７７】
トランジスタ４３２，４３４，４３６の電流通路は直列に連結される。トランジスタ４３２，４３４，４３６の直列連結された電流通路の一端は出力端子４６３と連結される。スイッチトランジスタ４３０の電流通路はトランジスタ４３２，４３４，４３６の直列連結された電流通路の他の端と高電圧ＶＰＰとの間に連結され、それの制御端子は電圧ポンプ４５０の出力端ＨＶＯ５と連結される。
【００７８】
トランジスタ４４０，４４２の電流通路も直列に連結され、このように直列連結された電流通路の一端は出力端子４６３と連結される。スイッチトランジスタ４３８の電流通路はトランジスタ４４０，４４２の直列連結された電流通路の他の端と高電圧ＶＰＰとの間に連結され、それの制御端子は電圧ポンプ４５２の出力端ＨＶＯ６と連結される。
【００７９】
トランジスタ４４６の電流通路の一端は出力端子４６３と連結される。スイッチトランジスタ４４４の電流通路はトランジスタ４４６の電流通路の他の端と高電圧ＶＰＰとの間に連結され、それの制御端子は電圧ポンプ４５４の出力端ＨＶＯ７と連結される。
【００８０】
スイッチトランジスタ４４８の電流通路は高電圧ＶＰＰと出力端子４６３との間に連結され、それの制御端子は電圧ポンプ４５６の出力端ＨＶＯ８と連結される。
【００８１】
トランジスタ４５８，４６０の電流通路は電源電圧ＶＣＣと出力端子４６３との間に直列に連結される。トランジスタ４５８の制御端子とインバータ４６２の入力端はイネーブル信号ＥＮＢＬ５と連結される。インバータ４６２の出力端はトランジスタ４６０の制御端子と連結される。
【００８２】
高電圧ランプ回路４００ｂは、図８の回路４００ａと同一のタイミングにより動作する。すなわち、イネーブル信号ＥＮＢＬ５〜ＥＮＢＬ８のタイミングは、図８及び図９のイネーブル信号ＥＮＢＬ１〜ＥＮＢＬ４のそれと同一であり、出力端子４６３上の出力信号Ｒｏｕｔの波形図は、図８及び図９の信号Ｒｏｕｔのそれと同一である。
【００８３】
図１１は図３の高電圧ランプ回路４００の第３具体例の回路図である。図１１を参照すると、高電圧ランプ回路４００ｃは、三つのエンハンスメント型ＮＭＯＳトランジスタ４６６，４６８，４７０、三つの電圧ポンプ４７２，４７４，４７６、エンハンスメント型ＰＭＯＳトランジスタ４７８、ディプリーション型ＮＭＯＳトランジスタ４８０、そしてインバータ４８２を含む。
【００８４】
高電圧ランプ回路４００ｃには高電圧ポンプ回路２００などから互いに異なる電圧ＶＰＰ１，ＶＰＰ２，ＶＰＰ３が供給される。例えば、電圧ＶＰＰ１は４Ｖ乃至５Ｖであり、ＶＰＰ２は８Ｖ乃至９Ｖであり、そしてＶＰＰ３は１８Ｖ乃至２０Ｖである。また、高電圧ランプ回路４００ｃには制御ブロック（図示しない）から三つのイネーブル信号ＥＮＢＬ９，ＥＮＢＬ１０，ＥＮＢＬ１１が供給され、これら信号ＥＮＢＬ９，ＥＮＢＬ１０，ＥＮＢＬ１１は電圧ポンプ４７２，４７４，４７６に各々供給される。また、高電圧ランプ回路４００ｃにはクロック発生器（図示しない）からクロック信号ＣＬＫが供給され、このクロック信号ＣＬＫは各電圧ポンプ４７２，４７４，４７６に供給される。
【００８５】
スイッチトランジスタ４６６の電流通路は高電圧ＶＰＰ（例えば、１８Ｖ乃至２０Ｖ）と出力端子４８３との間に連結され、それの制御電極は電圧ポンプ４７２の出力端ＨＶＯ９に連結される。スイッチトランジスタ４６８の電流通路は高電圧ＶＰＰと出力端子４８３との間に連結され、それの制御電極は電圧ポンプ４７４の出力端ＨＶＯ１０に連結される。スイッチトランジスタ４７０の電流通路は高電圧ＶＰＰと出力端子４８３との間に連結され、それの制御電極は電圧ポンプ４７６の出力端ＨＶＯ１０に連結される。
【００８６】
電圧ポンプ４７２，４７４，４７６の各々は図６に示した回路３０２と同一の構成を有する。
【００８７】
トランジスタ４７８，４８０の電流通路は電源電圧ＶＣＣと出力端子４８３との間に直列に連結される。トランジスタ４７８の制御端子とインバータ４８２の入力端はイネーブル信号ＥＮＢＬ９と連結される。インバータ４８２の出力端はトランジスタ４８０の制御端子と連結される。
【００８８】
図１２は図１１の高電圧ランプ回路４００ｃの動作タイミング図である。図１１及び図１２を参照すると、イネーブル信号ＥＮＢＬ９〜ＥＮＢＬ１１はプログラム動作の間に、順次に活性化される。イネーブル信号ＥＮＢＬ９〜ＥＮＢＬ１１の活性期間は相互に重畳される。
【００８９】
電圧ポンプ４７２，４７４，４７６の各々はプログラム動作の間に、対応するイネーブル信号ＥＮＢＬ９，ＥＮＢＬ１０またはＥＮＢＬ１１に応答し、入力される電圧ＶＰＰ１，ＶＰＰ２，またはＶＰＰ３＋Ｖｔｈの供給電圧を供給する。ここで、Ｖｔｈはスイッチトランジスタ４６６，４６８，または４７０のしきい値電圧である。
【００９０】
図１２に示したように、プログラム動作の間にイネーブル信号ＥＮＢＬ９〜ＥＮＢＬ１１が順次に活性化されることによって、選択されたグローバルワードラインＳｉ上の電圧Ｒｏｕｔは階段形状に増加する。選択されたグローバルワードラインＳｉ上の電圧Ｒｏｕｔはロウデコーダ６００を通じて選択されたワードラインＷＬｉ（例えば、ＷＬ１）に伝達されるので、プログラム動作の間に選択されたワードラインＷＬｉ（例えば、ＷＬ１）に伝達されるプログラム電圧も階段形状に増加する。
【００９１】
図１３は図３の高電圧ランプ回路４００の第４具体例の回路図である。図１３を参照すると、高電圧ランプ回路４００ｄも図１１の回路４００ｃのように、三つのエンハンスメント型ＮＭＯＳトランジスタ４８４，４８６，４８８、三つの電圧ポンプ４９２，４９４，４９６、エンハンスメント型ＰＭＯＳトランジスタ４９８、ディプリーション型ＮＭＯＳトランジスタ５０２、そしてインバータ５０４を含む。
【００９２】
高電圧ランプ回路４００ｄには高電圧ポンプ回路２００などから互いに異なる電圧ＶＰＰ１，ＶＰＰ２，ＶＰＰ３が供給される。例えば、電圧ＶＰＰ１は４Ｖ乃至５Ｖであり、ＶＰＰ２は８Ｖ乃至９Ｖ、そしてＶＰＰ３は１８Ｖ乃至２０Ｖである。また、高電圧ランプ回路４００ｄには制御ブロック（図示しない）から三つのイネーブル信号ＥＮＢＬ１２，ＥＮＢＬ１３，ＥＮＢＬ１４が供給され、これら信号ＥＮＢＬ１２，ＥＮＢＬ１３，ＥＮＢＬ１４は電圧ポンプ４９２，４９４，４９６に各々供給される。また、高電圧ランプ回路４００ｄにはクロック発生器（図示しない）からクロック信号ＣＬＫと高電圧ポンプ回路２００からの高電圧ＶＰＰが供給され、これらクロック信号ＣＬＫと高電圧ＶＰＰは各電圧ポンプ４９２，４９４，４９６に供給される。
【００９３】
スイッチトランジスタ４８４の電流通路は電圧ＶＰＰ１と出力端子５０５との間に連結され、それの制御電極は電圧ポンプ４９２の出力端ＨＶＯ１２に連結される。スイッチトランジスタ４８６の電流通路は電圧ＶＰＰ２と出力端子５０５との間に連結され、それの制御電極は電圧ポンプ４９４の出力端ＨＶＯ１３に連結される。スイッチトランジスタ４８８の電流通路は電圧ＶＰＰ３と出力端子５０５との間に連結され、それらの制御電極は電圧ポンプ４９６の出力端ＨＶＯ１４に連結される。
【００９４】
電圧ポンプ４９２，４９４，４９６の各々は図６に示した回路３０２と同一の構成を有する。
【００９５】
トランジスタ４９８，５０２の電流通路は電源電圧ＶＣＣと出力端子５０５との間に直列に連結される。トランジスタ４９８の制御端子とインバータ５０４の入力端はイネーブル信号ＥＮＢＬ１２と連結される。インバータ５０４の出力端はトランジスタ５０２の制御端子と連結される。
【００９６】
高電圧ランプ回路４００ｄは図１１の回路４００ｃと同一のタイミングにより動作する。すなわち、イネーブル信号ＥＮＢＬ１２〜ＥＮＢＬ１４のタイミングは、図１１及び図１２のイネーブル信号ＥＮＢＬ９〜ＥＮＢＬ１１のそれと同一であり、出力端子５０５上の出力信号Ｒｏｕｔの波形図は図１１及び図１２の出力信号Ｒｏｕｔのそれと同一である。
【００９７】
図１４は図３のロウデコーダ６００の詳細回路図である。図１４を参照すると、ロウデコーダ６００は高電圧制御回路６５０、そしてＮＭＯＳトランジスタ６０２，６０４，６０６，６０８，．．．，６３６，６３８，６４０を含む。
【００９８】
図１５は図１４の高電圧制御回路６５０の詳細回路図である。図１５を参照すると、高電圧制御回路６５０は入力端子６４１，６４２，６４３、キャパシタ６５２，６５６、ＮＭＯＳトランジスタ６５４，６６０，６６２，６６４，６６６、インバータ６５８，６６８、そして出力端子６７１，６７２を含む。
【００９９】
入力端子６４１，６４２，６４３にはクロック信号ＣＬＫ、高電圧ＶＰＰ、そしてアドレス信号ＡＤＤ[ｉ]が各々供給される。出力端子６７１，６７２はディスチャージ信号ＤＳＣＧと所定の出力電圧ＶＰＰｏｕｔ（例えば、Ｖｐｇｍ＋Ｖｔｈ）を各々出力する。
【０１００】
キャパシタ６５２の第１電極は入力端子６４１と連結され、それの第２電極はトランジスタ６５４の電流通路の第１端子及びトランジスタ６５４の制御電極に共通に連結される。トランジスタ６５４の電流通路の第２端子はキャパシタ６５６の第１電極、トランジスタ６６０の電流通路の第１端子、そしてトランジスタ６６２，６６４の制御電極に共通に連結される。トランジスタ６６０の電流通路の第２端子は入力端子６４３と連結される。また、トランジスタ６６０の制御電極は電源電圧ＶＣＣと連結される。
【０１０１】
インバータ６５８の入力端は入力端子６４１と連結され、それの出力端はキャパシタ６５６の第２電極と連結される。トランジスタ６６２の電流通路は入力端子６４２とトランジスタ６５４の制御電極との間に連結される。トランジスタ６６４の電流通路は入力端子６４２と出力端子６７２との間に連結される。トランジスタ６６６の電流通路は出力端子６７２と接地電圧ＶＳＳとの間に連結される。インバータ６６８の入力端は入力端子６４３に連結され、それの出力端はトランジスタ６６６の制御端子及び出力端子６７１に共通に連結される。
【０１０２】
図１５の高電圧制御回路６５０の構成要素６５２，６５４，６５６，６５８，６６０，６６２，６６４は、図６の電圧ポンプと同一の機能を遂行し、残りの構成要素６６６，６６８は、アドレス信号ＡＤＤ[ｉ]の非活性化時に、出力端子６７２を放電させる機能を遂行する。
【０１０３】
再び、図１４を参照すると、トランジスタ６０２の電流通路は接地電圧ＶＳＳレベルのストリング選択ライングラウンド信号ＳＳＬＧＮＤとストリング選択ラインＳＳＬとの間に連結され、それの制御電極はディスチャージ信号ＤＳＣＧと連結される。ディスチャージ信号ＤＳＣＧが活性化されれば、ストリング選択ラインＳＳＬは放電されて接地電圧レベルになる。
【０１０４】
トランジスタ６０４の電流通路はストリング選択ラインドライバ３００からのグローバルストリング選択ライン駆動信号ＳＳＬＤＲＶとストリング選択ラインＳＳＬとの間に連結され、それの制御電極は高電圧制御回路６５０からの高電圧ＶＰＰｏｕｔと連結される。トランジスタ６０６〜６４０の電流通路はロウプリデコーダ５００からのグロバールワードラインＳ１〜Ｓ１６およびグローバルグラウンド選択ライン駆動信号ＧＳＬＤＲＶとワードラインＷＬ１〜ＷＬ１５およびグラウンド選択ラインＧＳＬとの間に各々連結され、それらの制御電極は高電圧制御回路６５０からの高電圧ＶＰＰｏｕｔと共通に連結される。
【０１０５】
ロウデコーダ６００はアドレス信号ＡＤＤ[ｉ]に応答してグローバルストリング選択ラインＧＳＳＬ、グローバルワードラインＳ１〜Ｓ１６、そしてグローバルグラウンド選択ラインＧＧＳＬ上の電圧をセルアレイ１００上のストリング選択ラインＳＳＬ、ワードラインＷＬ１〜ＷＬ１６、そしてグラウンド選択ラインＧＳＬに各々伝達する。
【０１０６】
【発明の効果】
以上のように、本発明によると、選択されたセルトランジスタのプログラム動作の間に、ストリング選択ラインにＶＣＣ−Ｖｃｐｌより低い電圧Ｖｓｅｌが印加され、同時にプログラム電圧Ｖｐｇｍが階段形態に徐々に増加する。これは、高集積装置でもストリング選択ラインとそれに隣接した信号ライン間の静電結合によってストリング選択トランジスタがターンオンされないようにしてプログラム電圧Ｖｐｇｍの印加時に、プログラム防止のセルトランジスタのチャネル電圧が減少することを防止する。結局、本発明によると、プログラムが防止されたセルトランジスタのチャネル電圧減少によるそのセルトランジスタのプログラム防止失敗が生じない。
【図面の簡単な説明】
【図１】従来技術による不揮発性半導体メモリ装置のブロック図。
【図２】図１のメモリ装置のプログラム動作のタイミング図。
【図３】本発明による不揮発性半導体メモリ装置の望ましい実施形態のブロック図。
【図４】図３のメモリ装置のプログラム動作タイミング図。
【図５】図３のストリング選択ラインドライバの詳細回路図。
【図６】図５の電圧ポンプの具体的な回路図。
【図７】図５のストリング選択ラインドライバの動作タイミング図。
【図８】図３の高電圧ランプ回路の第１具体例の回路図。
【図９】図８の回路の動作タイミング図。
【図１０】図３の高電圧ランプ回路の第２具体例の回路図。
【図１１】図３の高電圧ランプ回路の第３具体例の回路図。
【図１２】図１１の回路の動作タイミング図。
【図１３】図３の高電圧ランプ回路の第４具体例の回路図。
【図１４】図３のロウデコーダの詳細回路図。
【図１５】図１４の高電圧制御回路の詳細回路図。
【符号の説明】
１００  メモリセルアレイ
２００  高電圧ポンプ回路
３００  ストリング選択ラインドライバ
４００  高電圧ランプ回路
５００  ロウプリデコーダ
６００  ロウデコーダ
７００  ページバッファ及び例デコーダ
【図１】
0004199497.tif 000002
【図２】
0004199497.tif 000003
【図３】
0004199497.tif 000004
【図４】
0004199497.tif 000005
【図５】
0004199497.tif 000006
【図６】
0004199497.tif 000007
【図７】
0004199497.tif 000008
【図８】
0004199497.tif 000009
【図９】
0004199497.tif 000010
【図１０】
0004199497.tif 000011
【図１１】
0004199497.tif 000012
【図１２】
0004199497.tif 000013
【図１３】
0004199497.tif 000014
【図１４】
0004199497.tif 000015
【図１５】
0004199497.tif 000016