(57)【特許請求の範囲】
【請求項１】
電子機器をネットワーク接続するためのネットワークインターフェース（１）であって、
初期設定手段（５）と、検出手段（３４）と、ネット認識手段（３）と、を含んでおり、
上記初期設定手段が、ネットワーク接続処理開始に応じて、ネットワークインターフェースの初期設定を行うものであり、
上記検出手段が、上記初期設定手段による初期設定の完了を検出するものであり、
上記ネット認識手段が、上記ネットワーク接続処理開始してから予め定めた時間経過後にネットワーク認識処理を実行するものであり、上記検出手段によって初期設定の完了が検出された時、上記予め定めた時間が未経過の場合には上記予め定めた時間の経過を待ってからネットワーク認識処理を実行し、上記予め定めた時間が経過した後である場合には再度ネットワーク認識処理を実行するものである、
ことを特徴とするネットワークインターフェース。
【請求項２】
請求項１に記載のネットワークインターフェースであって、
上記初期設定手段が、ネットワーク接続処理開始時のネットワークインターフェースを実装する電子機器の状態変化に応じて初期設定を行う、
ネットワークインターフェース。
【請求項３】
請求項１又は請求項２に記載のネットワークインターフェースであって、
上記初期設定手段が、当該ネットワークインターフェースを実装する電子機器の固有の情報をネットワークに接続されている他の電子機器に配信可能な状態にし、
上記ネット認識手段が、検出手段による初期設定完了の検出後にネットワーク認識処理を実行した後に、上記電子機器の固有の情報をネットワークに接続されている他の電子機器に配信する、
ネットワークインターフェース。
【請求項４】
請求項３に記載のネットワークインターフェースであって、
上記初期設定手段として、ネットワークインターフェースを実装する電子機器の固有の情報を記憶する記憶部と、上記記憶部より上記固有の情報を読み出して、ネットワークに接続されている他の電子機器に配信可能な状態にする固有情報設定手段を備え、
上記検出手段が、上記固有情報設定手段による設定の完了を検出し、上記ネット認識手段が、上記検出手段により設定の完了が検出された後にネットワーク認識処理を実行すると共に、当該インターフェースを実装する電子機器の上記固有の情報をネットに接続されている他の電子機器に配信する、
ネットワークインターフェース。
【請求項５】
請求項１乃至請求項４の何れか１つに記載のネットワークインターフェースであって、
ＩＥＥＥ１３９４インターフェースボードの規格に準拠し、
上記初期設定手段が、初期設定としてセルフＩＤパケットの配信準備を行い、
上記検出手段が、上記配信準備の完了を検出し、
上記ネット認識手段が、ネットワーク認識処理としてバスリセットを実行した後に上記セルフＩＤパケットをネットワークに接続される他の電子機器に配信する、
ネットワークインターフェース。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ネットワークに接続される電子機器の備えるネットワークインターフェースに関し、特にＩＥＥＥ１３９４バスシステムの規格に準拠したネットワークインターフェースに関する。
【０００２】
【従来の技術】
高速シリアルバスシステムとして、ＩＥＥＥ１３９４バスシステムが規格化されている。ＩＥＥＥ１３９４バスシステムでは、ネットワークに新たな機器が接続された場合、又は、ネットワークから機器が取り外された場合のようにネットワークのトポロジが変化した場合、もしくは、既にネットワークに接続されている電子機器が起動した場合に、所定の時間（３３０〜３５０ｍｓ）の経過後、バスリセットを実行してネットワークの再認識を行う。当該ネットワークの再認識は、バスの初期化、ツリーの識別、自己認識処理の手順で行われる。
【０００３】
上記自己認識処理とは、ネットワークに接続される各電子機器が、自己の固有情報を他の電子機器に配信する処理のことをいう。例えば、ＩＥＥＥ１３９４の標準ケーブルは、データ通信のための通信ラインの他に電源ラインを備えているが、上記自己の固有情報の１つとして、自己が上記電源ラインを利用して他の電子機器に対して給電できるのか、どの程度給電できるのか、又は、逆に他の電子機器より給電が必要なのか等の給電能力についての情報がある。
【０００４】
ＩＥＥＥ１３９４バスシステムでは、上記固有情報は、各機器の搭載するＩＥＥＥ１３９４インターフェースボード（以下、単にＩＥＥＥボードという）上の物理層回路が生成するセルフＩＤパケットデータと呼ばれるデータの一部に含まれている。自己認識処理の実行時、各電子機器のセルフＩＤパケットデータがネットワークに接続されている他の電子機器に配信される。
【０００５】
【発明が解決しようとする課題】
上記固有情報の１つである自己の給電能力についての情報は、３ビットのpwr_class信号により表される。pwr_class信号の設定値は、各電子機器固有の情報であるため、ＩＥＥＥボード毎に設定する必要がある。ＩＥＥＥボード上に備える物理層回路はいわゆるＰＨＹチップとして提供される。当該ＰＨＹチップには、上記３ビットのpwr_class信号の設定用に３つの設定端子を備えるのが一般的である。pwr_class信号の値は、ＩＥＥＥボード上にpwr_class信号値を特定する電位の３本の信号線を用意し、当該３本の信号線を上記ＰＨＹチップに備える３つの設定端子に個々に接続することで行う。
【０００６】
上記のようにＰＨＹチップにpwr_class信号の値を設定するために３つの端子を設けるのは、以下の理由による。pwr_class信号の設定は、電子機器の起動後、ＩＥＥＥ１３９４の規定に基づくタイミングで実行されるバスリセット前の僅かな時間（３３０〜３５０ｍｓ）で完了していることが必要であり、pwr_class信号の設定完了前にバスリセット処理が実行された場合には、間違った情報を有するセルフＩＤパケットデータがネット上の各機器に配信されることになる。このように間違った情報がネットワーク上に流れるのを防止するため、従来のＰＨＹチップでは、３ビットのpwr_class信号の設定が瞬時にされるように各ビットデータを直接設定する３つの端子を設けるのである。
【０００７】
しかしながら、ＰＨＹチップにpwr_class信号設定用の３つのピンを設けることは、チップ設計上の制約事項となる。また、当該ＰＨＹチップを実装するＩＥＥＥボードにおいてpwr_class信号の設定値を変更するには、配線を変更しなければならず、汎用性に欠ける。
【０００８】
本発明は、初期設定処理に要する時間によらず、正確なネットワークの認識を可能にする汎用性の高いネットワークインターフェースを提供することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１に記載のネットワークインターフェースは、電子機器をネットワーク接続するためのネットワークインターフェース（１）であって、初期設定手段（５）と、検出手段（３４）と、ネット認識手段（３）と、を含んでおり、上記初期設定手段が、ネットワーク接続処理開始に応じて、ネットワークインターフェースの初期設定を行うものであり、上記検出手段が、上記初期設定手段による初期設定の完了を検出するものであり、上記ネット認識手段が、上記ネットワーク接続処理開始してから予め定めた時間経過後にネットワーク認識処理を実行するものであり、上記検出手段によって初期設定の完了が検出された時、上記予め定めた時間が未経過の場合には上記予め定めた時間の経過を待ってからネットワーク認識処理を実行し、上記予め定めた時間が経過した後である場合には再度ネットワーク認識処理を実行するものである、ことを特徴とする。
【００１０】
請求項２に記載のネットワークインターフェースは、請求項１に記載のネットワークインターフェースにおいて、上記初期設定手段が、ネットワーク接続処理開始時のネットワークインターフェースを実装する電子機器の状態変化に応じて初期設定を行う、ことを特徴とする。
【００１１】
請求項３に記載のネットワークインターフェースは、請求項１又は請求項２に記載のネットワークインターフェースにおいて、上記初期設定手段が、当該ネットワークインターフェースを実装する電子機器の固有の情報をネットワークに接続されている他の電子機器に配信可能な状態にし、上記ネット認識手段が、検出手段による初期設定完了の検出後にネットワーク認識処理を実行した後に、上記電子機器の固有の情報をネットワークに接続されている他の電子機器に配信する、ことを特徴とする。
【００１２】
請求項４に記載のネットワークインターフェースは、請求項３に記載のネットワークインターフェースにおいて、上記初期設定手段として、ネットワークインターフェースを実装する電子機器の固有の情報を記憶する記憶部と、上記記憶部より上記固有の情報を読み出して、ネットワークに接続されている他の電子機器に配信可能な状態にする固有情報設定手段を備え、上記検出手段が、上記固有情報設定手段による設定の完了を検出し、上記ネット認識手段が、上記検出手段により設定の完了が検出された後にネットワーク認識処理を実行すると共に、当該インターフェースを実装する電子機器の上記固有の情報をネットに接続されている他の電子機器に配信する、ことを特徴とする。
【００１３】
請求項５に記載のネットワークインターフェースは、請求項１乃至請求項４の何れか１つに記載のネットワークインターフェースであって、ＩＥＥＥ１３９４インターフェースボードの規格に準拠し、上記初期設定手段が、初期設定としてセルフＩＤパケットの配信準備を行い、上記検出手段が、上記配信準備の完了を検出し、上記ネット認識手段が、ネットワーク認識処理としてバスリセットを実行した後に上記セルフＩＤパケットをネットワークに接続される他の電子機器に配信する、ことを特徴とする。
【００１５】
【発明の実施の形態】
（１）発明の概要
本発明のインターフェースは、当該ネットワークのトポロジや電子機器の状態変化に応じて実行されるインターフェースボードの初期設定（例えば、ＩＥＥＥ１３９４バスシステムではセルフＩＤパケットデータの準備等）の完了を検出する検出手段と、上記検出手段により初期設定の完了が検出された後にネットワークの認識（例えば、ＩＥＥＥ１３９４バスシステムでは、バスリセット）を行うネット認識要求手段を備えることを特徴とする。
【００１６】
上記構成を採用することで、電子機器の種類によらずネットワークのトポロジや電子機器の状態変化に応じて一定のタイミングでネットワークの認識を行う場合に比べ、各ネットワークインターフェースの初期設定に要する時間の制限を無くすことができる。これにより、実装する電子機器の状態変化に柔軟に対応する等、より高度かつ複雑な初期設定を実行可能にすると共に、インターフェース内で使用する回路（例えば、ＩＥＥＥ１３９４バスシステムでは、ＰＨＹチップ等）の設計の自由度を高める。
以下、上記特徴を具備する本発明のインターフェースを、ＩＥＥＥ１３９４バスシステムに適用した実施の形態について、添付の図面を参照しつつ説明する。
【００１７】
（２）実施の形態１
図１は、本発明のインターフェースの実施形態であるＩＥＥＥ１３９４インターフェースボード（以下、単にＩＥＥＥボードという）１を備えるホストコンピュータ１００、及び、同一又は異なるＩＥＥＥボードを装着したプリンタ２００をＩＥＥＥ１３９４に準拠する標準ケーブルにより接続したネットの構成を示す図である。
【００１８】
例えば、プリンタ２００を起動させた後にコンピュータ１００の電源を投入すると、ＩＥＥＥ１３９４バスシステムのプロトコルに従い、電源の投入後、所定時間（３３０〜３５０ｍｓ）経過後にバスリセットが実行され、ネットワークの認識が行われる。当該ネットワークの認識は、バスの初期化、ツリーの識別、自己認識処理の手順で行われる。上記自己認識処理とは、コンピュータ１００及びプリンタ２００が、自己の固有情報を含有するセルフＩＤパケットデータを互いに交換し合う処理のことをいう。ＩＥＥＥ１３９４の標準ケーブルは、データ通信のための通信ラインの他に電源ラインを備えているが、上記セルフＩＤパケットデータには、自己が上記電源ラインを利用して他の電子機器に対して給電できるのか、どの程度給電できるのか、又は、逆に他の電子機器より給電が必要なのか等の給電能力についての情報が含まれている。
【００１９】
図２は、上記セルフＩＤパケットデータの構成を示す図である。セルフＩＤパケットデータは、ＩＥＥＥ１３９４に準拠して生成されるデータであり、各々のデータについてのここでの詳細な説明は省く。上述した自己の給電能力は、図中、pwr１８０と記す３ビットのpwr_class信号で表される。例えば、pwr_class信号が”０００”の場合、電源を必要とせず電源をリピートしないことを意味する。また、pwr_class信号が”００１”の場合、自己電源供給型であり最小１５Ｗをバスに供給する能力を持つことを意味する。pwr_class信号が”０１０”の場合、自己電源供給型であり最小３０Ｗをバスに供給する能力を持つことを意味する。
【００２０】
図３は、コンピュータ１００の内部回路の内、特に本発明のインターフェースの実施形態であるＩＥＥＥボード１に関与する部分を主に表した構成図である。ＩＥＥＥボード１はＰＣＩバス１１に接続されている。ＰＣＩバス１１には、ＩＥＥＥボード１の他、コンピュータ１００本体のメモリ９、及び、中央演算処理装置（ＣＰＵ）１０が接続されている。外部メモリ４は、Ｉ２Ｃ規格に準拠したシリアルＲＯＭを使用する。リセット回路１２は、コンピュータ１００の主電源に抵抗及びコンデンサを直列に接続してなる回路であり、電源投入に伴い、当該抵抗及びコンデンサの接続点から所定期間だけグローバルリセット信号（以下、ＧＲ信号と記す）を出力する。
【００２１】
ＩＥＥＥボード１は、pwr_class信号用のレジスタ２、ＰＨＹチップ３、Ｉ２Ｃ規格に準拠した外部メモリ制御部５、ＬＩＮＫチップ６、ＧＵＩＤ用のレジスタ７、及び、ＰＣＩ_Ｉ／Ｆ制御回路８で構成される。ＰＨＹチップ３及び外部メモリ制御部５の構成及び動作については後に詳しく説明するが、以下、当該図３を参照しつつＩＥＥＥボード１の動作説明を行う。
【００２２】
ＩＥＥＥボード１では、コンピュータ１００の電源投入に伴い外部メモリ制御部５が外部メモリ４からデータを読み出し、読み出したデータからpwr_class信号を抽出し、抽出したデータをpwr_class信号用レジスタ２に格納する。ＰＨＹチップ３は、pwr_class信号用レジスタ２へのpwr_class信号の格納完了を初期設定処理の完了として検出し、当該検出後にバスリセット要求信号を出力する。ＰＨＹチップ３は、ＩＥＥＥ１３９４のプロトコルに従い、レジスタ２に格納されたpwr_class信号を含むセルフＩＤパケットデータを出力する。
【００２３】
また、ＩＥＥＥボード１では、起動後のコンピュータ１００が休止状態に変化した際にＣＰＵ１０より出力されるpwr_class更新信号に基づいてpwr_class信号用レジスタ２に格納するpwr_class信号のデータをメモリ９に記憶する内容に更新する。ＰＨＹチップ３は、pwr_class信号用レジスタ２へのpwr_class信号の格納完了後のタイミングでＰＣＩ_Ｉ／Ｆ制御回路８よりＬＩＮＫチップ６を介して送られてくるバスリセット要求信号に応じてバスリセットを実行した後に、ＩＥＥＥ１３９４のプロトコルに従い、レジスタ２に格納されているpwr_class信号を含むセルフＩＤパケットデータを出力する。
【００２４】
まず、コンピュータ１００の電源投入時におけるＩＥＥＥボード１の動作について具体的に説明し、引き続き、起動後のコンピュータ１００が休止状態に変化した場合のＩＥＥＥボード１の動作について具体的に説明する。
【００２５】
外部メモリ制御部５は、コンピュータ１００の電源投入に伴いリセット回路１２より出力される上記ＧＲ信号に応じてＩ２Ｃ規格に基づいて外部メモリ４より計９バイトのシリアルデータを読み出す。外部メモリ制御部５は、当該読み出したシリアルデータを、１バイト単位のパラレル信号であるＳＤＡＴＡ信号［７：０］に変換してＤＡＴＡ信号［７：０］とし、同じく読み出したシリアルデータの先頭ビットからのバイト数に対応する３ビットのバイトイネーブル信号ＳＢＥ［３：０］をＢＥ［３：０］とし、及び、所定の周波数に調整したクロック信号ＳＣＬＫを、クロック信号ＣＬＫとしてそれぞれpwr_class信号用のレジスタ２及びＧＵＩＤ用のレジスタ７に出力する。
【００２６】
図４は、Ｉ２Ｃの規格に準拠したシリアルＲＯＭを採用する外部メモリ４に格納されている計９バイトのシリアルデータの構成を示す図である。９バイトのシリアルデータの先頭の１バイトの下位３ビットがpwr_class信号である。なお、残りの５ビットのデータは無効データである。また、後に続く８バイトのシリアルデータは、６４ビットのＧＵＩＤ（global unique IDの略）信号である。ＧＵＩＤは、ＩＥＥＥボード毎に設定される固有のデータであり、ネットの確立後、例えば、コンピュータ１００の実行するアプリケーションの要求に応じてＧＵＩＤレジスタ７より読み出され、各々がＩＥＥＥ１３９４の規格に基づいて動作するＰＣＩ_Ｉ／Ｆ制御回路８、ＬＩＮＫチップ６、及び、ＰＨＹチップ３を介してＩＥＥＥ１３９４ケーブル１５０に出力される。
【００２７】
再び図３を参照する。pwr_class信号用のレジスタ２は、ＢＥ［３：０］＝”００００”の時に入力される先頭１バイト分のパラレルデータＤＡＴＡ［７：０］の内、下位３ビット分のデータをpwr_class信号としてレジストする。ＧＵＩＤ用のレジスタ７は、ＢＥ［３：０］が”０００１”〜”１０００”のときに順に入力される各１バイト、計８バイト分のパラレルデータＤＡＴＡ［７：０］をＧＵＩＤデータとしてレジストする。
【００２８】
また、外部メモリ制御部５は、上記ＧＲ信号の入力に応じてタイマーを作動させると共に、アサート状態（ハイレベル）のＳＲＤＹ信号をＰＨＹチップ３及びＰＣＩ_Ｉ／Ｆ制御回路８に出力する。当該タイマーは、外部メモリ４から読み出したシリアルデータがpwr_class信号用のレジスタ２及びＧＵＩＤ用のレジスタ７に収納完了に伴いタイムアウトするように設定する。外部メモリ制御部５は、上記タイマーの終了後、ＳＲＤＹ信号をネゲートの状態（ローレベル）に切換える。
【００２９】
ＰＨＹチップ３は、pwr_class信号用のレジスタ２から給電能力に関する３ビットのpwr_class信号を端子３ａを介して受け取り、当該受け取ったデータを用いてセルフＩＤパケットデータを構成する。この後、ＰＨＹチップ３は、ＳＲＤＹ信号のネゲート状態（ローレベル）への切り換りを待ってから、バスリセット要求信号を出力し、更に、ＩＥＥＥ１３９４のプロトコルに従う手順でセルフＩＤパケットデータを出力する。
【００３０】
上述するようにＰＨＹチップ３は、端子３ａを介してpwr_class信号が完全に読み込まれたタイミングでＳＲＤＹ信号がアサートからネゲートの状態に切り換るのを待ってから、バスリセット信号をネットワーク上に出力する。これにより、本来のＩＥＥＥ１３９４の規格に従い行われたバスリセットの実行時には、まだpwr_class信号の設定が完了していなかった場合であっても、当該信号の設定完了後に再びバスリセットの要求を行うため、給電能力に関して誤った認識が配信されたままになるのを防止することができる。
【００３１】
ＩＥＥＥボード１では、上記構成を採用することで、より高度かつ複雑な初期設定処理を許容すると共に、ＰＨＹチップ３を含むボードのより自由な回路設計が可能となり、インターフェースとしての汎用性を高めることもできる。例えば、pwr_class信号用のレジスタ２からpwr_class信号をシリアル出力する構成を採用することで、ＰＨＹチップ３に備えるpwr_class信号設定用の端子は１つ（具体的には、端子３ａのみ）で良くなり、各ビットを直接設定するための３ビット分の信号入力端子を設ける場合に比べてチップ内回路の設計の自由度を増すことができる。
【００３２】
引き続き、起動後、即ち、プリンタ２００とのネットワーク構築後のコンピュータ１００が休止状態に変化した場合のＩＥＥＥボード１の動作について具体的に説明する。
【００３３】
起動後のコンピュータ１００が休止状態に切り換った場合、ＣＰＵ１０はＰＣＩ_Ｉ／Ｆ制御回路８に対してpwr_class更新信号を出力する。ＰＣＩ_Ｉ／Ｆ制御回路８は、ＩＥＥＥ１３９４の規格の一つであるＯＨＣＩ（Open Host Controller Interfaceの略）に準拠するものであり、上記pwr_class更新信号の入力に応じてＤＭＡ８ａが作動して、ＰＣＩバス１１上にあるメモリ９に格納している更新データを外部メモリ制御部５に出力する。上記更新データは、ＳＤＡＴＡ［７：０］に相当するＰＤＡＴＡ［７：０］、同様にＳＢＥ［３：０］に相当するＰＢＥ［３：０］、及び、ＳＷＲＣＬＫに相当するＰＷＲＣＬＫで構成される。上記ＰＤＡＴＡ［７：０］は、休止状態に対応したpwr_class信号（例えば、”０００”）を下位３ビットのデータとして含む１バイトのデータ（上位５バイトは無効（don't care）データである。）と、８バイトのＧＵＩＤで構成される。
【００３４】
上述したように外部メモリ制御部５は、電源投入後、ＳＲＤＹ信号をアサート状態にするが、所定のタイマーが終了した後は、当該ＳＲＤＹ信号をネゲート状態に切換える。外部メモリ制御部５は、ＳＲＤＹ信号がネゲート状態の場合、上記ＰＣＩ_Ｉ／Ｆ制御回路８より入力されるＰＤＡＴＡ信号［７：０］、ＰＢＥ［３：０］、及び、ＰＷＲＣＬＫを、ＤＡＴＡ信号［７：０］、ＢＥ［３：０］、クロック信号ＣＬＫとしてpwr_class信号用のレジスタ２及びＧＵＩＤ用のレジスタ７に出力する。
【００３５】
ＰＣＩ_Ｉ／Ｆ制御回路８は、ＳＲＤＹ信号がネゲート状態にあるときに、ＣＰＵ１０からのpwr_class更新信号が入力された場合、所定のタイマーをスタートさせ、当該タイマーの終了後に、ＬＩＮＫチップ６を介してＰＨＹチップ３にバスリセット要求信号を出力する。当該タイマーは、メモリ９から読み出した９バイトのＰＤＡＴＡ信号［７：０］の内、少なくともpwr_class信号をレジスタ２へ収納し終えるタイミングでタイムアウトするように設定する。ＰＨＹチップ３は、当該バスリセット要求信号に応じてバスリセットを実行すると共に、ネットワーク上にバスリセット信号を出力する。
【００３６】
（３）外部メモリ制御部の構成
図５は、外部メモリ制御部５の構成を示す図である。外部メモリ制御部５は、制御回路２０、タイマー２１、分周回路２２、及び、マルチプレクサ２３で構成される。制御回路２０は、ＢＲ信号の入力に応じて起動してＩ２Ｃ規格に準拠した手法で外部メモリ４にアクセスを開始し、当該外部メモリ４から９バイトのシリアルデータを読み出すと共に、タイマー２１にスタート信号を出力して作動させる。分周回路２２は、ＰＣＩ_Ｉ／Ｆ制御回路８より入力される３３ＭＨｚのクロック信号ＰＣＩＣＬＫを１０ＫＨｚへと分周し、当該分周したクロック信号を上記制御回路２０及びタイマー２１の動作クロック信号として出力する。上述したように、当該タイマー２１は、外部メモリ４から読み出したシリアルデータの該当部分がpwr_class信号用のレジスタ２及びＧＵＩＤ用のレジスタ７の各々に完全に収納されるタイミングでタイムアウトするように作動し、作動中にアサート状態（ハイレベル）のＳＲＤＹ信号を出力する。
【００３７】
上記制御回路２０は、上記外部メモリ４から９バイトのシリアルデータを読み出す。制御回路２０は、読み出した９バイトのシリアルデータを１バイト単位のパラレル信号に変換したＳＤＡＴＡ信号［７：０］、読み出したシリアルデータの先頭ビットからのバイト数に対応する３ビットのバイトイネーブル信号ＳＢＥ［３：０］、及び、所定周波数のクロック信号ＳＷＲＣＬＫをマルチプレクサ２３に出力する。
【００３８】
上述したように、ＰＣＩ_Ｉ／Ｆ制御回路８は、ＩＥＥＥ１３９４の規格の一つであるＯＨＣＩに準拠するものであり、図示していないＰＣＩバス１１を介してＣＰＵ１０より送られてくるpwr_class更新信号に応じて、メモリ９に格納してある更新後のpwr_class信号とＧＵＩＤとで構成される９バイトのシリアルデータを読み出し、読み出したデータを１バイト単位のパラレルデータに変換したＰＤＡＴＡ信号［７：０］、同じく読み出したシリアルデータの先頭ビットからのバイト数に対応する３ビットのバイトイネーブル信号ＰＢＥ［３：０］、及び、所定周波数のクロック信号ＰＷＲＣＬＫをマルチプレクサ２３に出力する。
【００３９】
マルチプレクサ２３は、入力されるＳＲＤＹ信号がアサート状態の時に、上記制御回路２０から入力されるＳＤＡＴＡ［７：０］，ＳＢＥ［３：０］，ＳＷＲＣＬＫを、ＤＡＴＡ［７：０］，ＢＥ［３：０］，ＷＲＣＬＫとして出力し、ＳＲＤＹ信号がネゲートの状態（ローレベル）、即ち、タイマー２１が停止している時には、ＰＣＩ_Ｉ／Ｆ制御回路８より入力されるＰＤＡＴＡ［７：０］，ＰＢＥ［３：０］，ＰＷＲＣＬＫをＤＡＴＡ［７：０］，ＢＥ［３：０］，ＷＲＣＬＫとして出力する。
【００４０】
（４）ＰＨＹチップの構成
図６は、ＰＨＹチップ３の構成を示す図である。ＰＨＹチップ３は、pwr_class信号入力端子３ａ、パケットデータＩ／Ｆ３０、ケーブルＩ／Ｆ３１、調停制御回路３２、ＯＲゲート３３、及び、フリップフロップ３４で構成される。pwr_class信号入力端子３ａには、図示しないpwr_classレジスタ２からpwr_class信号がシリアル入力される。パケットデータＩ／Ｆ３０は、端子３ａを介して入力されるpwr_class信号を取り込んでセルフＩＤパケットデータを形成し、形成したセルフＩＤパケットのデータを、ＩＥＥＥ１３９４のプロトコルに従うバスリセット後、所定の時間（３３０〜３５０ｍｓ）の経過後にケーブルＩ／Ｆ３１を介してＩＥＥＥ１３９４ケーブル１５０に出力する。
【００４１】
調停制御回路３２は、ＩＥＥＥ３９４の規格に準拠して、ケーブルＩ／Ｆ３１を介して入出力される信号に基づいてネット内の各機器の状態をデコードする機能、ＩＥＥＥ１３９４ケーブル１５０でやり取りされる信号の調停（データの送受信の優先権決定）を行う機能を備え、ＩＥＥＥ１３９４の規格に準拠したバスリセット要求端子（ＩＢＲ：Initial Bus Reset）３２ａへのバスリセット要求信号の入力に応じて、バスリセットを実行し、ケーブルＩ／Ｆ３１を介してケーブル１５０にバスリセット信号を出力し、バスリセット検出信号を出力する。また、調停制御回路３２は、ケーブル１５０を介してリセット信号が入力された場合には、バスリセットを実行すると共にバスリセット検出信号を出力する。
【００４２】
フリップフロップ３４のデータ入力端子Ｄには、バスリセット検出信号が入力され、クロック信号入力端子Ｔには、ＳＲＤＹ信号が入力され、リセット端子ＲにはＧＲ信号が入力される。フリップフロップ３４は、ＧＲ信号によりリセットされる。この後、ＳＲＤＹ信号がアサート状態（ハイレベル）にあるときに、バスリセット検出信号が入力された場合、当該信号を保持しておき、ＳＲＤＹ信号のネゲート状態（ローレベル）への切り換りに伴いデータ入力端子Ｄに保持しているデータを出力する。即ち、ＳＲＤＹ信号がアサートの期間中に、調停制御回路３２からバスリセット検出信号が出力されていた場合、ＳＲＤＹ信号のネゲート状態への切り換りと同時にバスリセット要求信号が出力される。他方、ＳＲＤＹ信号がアサートからネゲートに切り換った時点で、未だバスリセット検出信号が入力されていない場合、即ち、ＩＥＥＥ１３９４のプロトコルに従うバスリセット開始タイミングよりも早くpwr_class信号のレジスタ２への格納が完了した場合、データ出力端子からはバスリセット要求信号は出力されない。代わりに、ＩＥＥＥ１３９４のプロトコルに従うタイミングで調停制御回路３２からバスリセット要求が出力されるのを待機することになる。
【００４３】
２入力ＯＲゲート３３の一方の信号入力端子は、フリップフロップ３４のデータ出力端子Ｑより伸びる信号線が接続されており、残りの信号入力端子は、ＰＣＩ_Ｉ／Ｆ制御回路８からリンクチップ６を介して入力されるバスリセット要求用の信号線が接続されている。ＯＲゲート３３は、何れかの信号入力線にバスリセット要求信号が入力された場合に、調停制御回路３２のバスリセット要求端子３２ａにバスリセット要求信号を出力する。調停制御回路３２は、バスリセット要求端子３２ａにバスリセット要求信号が入力された場合、バスリセットを実行すると共に、ケーブルＩ／Ｆ３１を介してケーブル１５０にバスリセット信号を出力する。
【００４４】
なお、以上に説明したＩＥＥＥボード１では、pwr_class信号の値を外部メモリ４の空き領域を利用して変更可能な構成を採用したが、当該構成は、ＩＥＥＥ１３９４の準拠してインターフェースボード毎に設定する種々のデータに対して適用することができる。上記インターフェースボード毎に設定するデータとは、例えば、total_poets、max_speed、delay、jitter、page_select、port_select等のフィールドのデータがこれに相当する。何れの場合においても外部メモリ４の空き領域にこれらのデータを格納しておき、ボード１側に備える外部メモリ制御回路５によりこれらのデータを読み出し、予め設けておくレジスタにこれらのデータを格納し、当該データの格納完了を検出してから当該データをＩＥＥＥ１３９４ネットワーク上に出力する構成を採用すれば良い。
【００４５】
【発明の効果】
請求項１に記載のネットワークインターフェースでは、初期設定の完了が検出されてからネットの認識要求を行う。これにより、初期設定に要する時間の制限が無くなり、より高度かつ複雑な内容の初期設定を実行することが可能になる。また、これに伴い当該インターフェースボードの回路設計の自由度も改善することができる。また、初期設定の完了時に既にネットワーク認識処理が実行されている場合には再度ネットワーク認識処理の要求を行う。これにより、初期設定の完了前に行ったネットワーク認識処理によってなされた誤った認識を是正することができる。
【００４６】
請求項２に記載のネットワークインターフェースでは、当該ネットワークインターフェースを実装する電子機器の状態変化に応じて初期設定の完了が検出されてからネットの認識要求を行う。これにより、初期設定に要する時間の制限が無くなり、より高度かつ複雑な内容の初期設定を実行することができる。また、これに伴い当該インターフェースボードの回路設計の自由度も改善することができる。
【００４７】
請求項３に記載のネットワークインターフェースでは、実装する電子機器の固有の情報をネットワーク認識処理の実行時にネットに接続されている他の電子機器に配信可能な状態にしてからネットワーク認識処理を実行し、当該ネットワーク認識処理の実行後に、上記固有情報をネットワークに接続する他の電子機器に配信する。このように、実装する電子機器の固有の情報を出力可能な状態に準備する必要がある場合であっても、当該処理を含む初期設定が完了するのを待ってからネットワーク認識処理を実行することができる。これにより、より高度かつ複雑な初期設定の実行を可能にし、汎用性の高いインターフェースボードの設計が可能になる。
【００４８】
請求項４に記載のネットワークインターフェースでは、実装する電子機器の固有の情報を記憶部より読み出し、他の電子機器に配信可能な状態にした後にネットワーク認識処理を実行し、当該ネットワーク認識処理の実行後に、上記固有情報をネットワークに接続する他の電子機器に配信する。このように、実装する電子機器の固有の情報を出力可能な状態に準備する必要がある場合であっても、当該処理を含む初期設定が完了するのを待ってからネットワーク認識処理を実行することができる。これにより、より高度かつ複雑な初期設定の実行を可能にし、汎用性の高いインターフェースボードの設計が可能になる。
【００４９】
請求項５に記載のネットワークインターフェースでは、ＩＥＥＥ１３９４インターフェースボードにおいて、初期設定として、電子機器固有の情報を含むセルフＩＤパケットデータを形成し、ネットに接続されている他の電子機器に送信可能な状態になるのを待ってからネットワーク認識処理（バスリセット）を実行し、当該バスリセット後にネットワークに接続する他の電子機器に対してセルフＩＤパケットの配信を行う。これにより、より高度かつ複雑な初期設定の実行を可能にし、汎用性の高いＩＥＥＥ１３９４インターフェースボードの設計が可能になる。
【図面の簡単な説明】
【図１】  ＩＥＥＥ１３９４インターフェースボードを使用したネットワークの一例を示す図である。
【図２】  ＩＥＥＥ１３９４のプロトコルに従い生成されるセルフＩＤパケット信号の構成を示す図である。
【図３】  実施の形態に係るＩＥＥＥ１３９４インターフェースボードの構成を示す図である。
【図４】  外部メモリに記憶されている９バイトデータの内容を示す図である。
【図５】  外部メモリ制御部の構成を示す図である。
【図６】  ＰＨＹチップ内の構成を示す図である。
【符号の説明】
１  ＩＥＥＥ１３９４インターフェースボード、２，７  レジスタ、３  ＰＨＹチップ、４  外部メモリ、５  外部メモリ制御部、ＬＩＮＫチップ、７  ＧＵＩＤレジスタ、８  ＰＣＩ_Ｉ／Ｆ制御回路、９  メモリ、１０  ＣＰＵ、１１  ＰＣＩバス、１２  リセット回路、１００  コンピュータ、２００  プリンタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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