(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲート電極及びこのゲート電極上にゲート電極上部絶縁膜を形成する工程と、
前記半導体基板上、前記ゲート電極周囲上及び前記ゲート電極上部絶縁膜上に、第１拡散層マスク材として、リソグラフィーの反射防止膜として用いられる乳酸エチル及び１−メトキシ−２−プロピルアセテートを主成分として、アクリルポリマー、芳香族硫黄化合物、及びグリコールウリル樹脂を少量含有した混合物を形成する工程と、
前記第１拡散層マスク材上にレジストを形成し、前記レジストに開口を設けて、前記開口部分の前記第１拡散層マスク材を前記ゲート電極及び前記ゲート電極上部絶縁膜側面に残すように、除去する工程と、
残された前記第１拡散層マスク材をマスクとして前記半導体基板中に第１拡散層を形成する工程と、
灰化処理によって、残された前記第１拡散層マスク材を除去する工程と、
前記ゲート電極及び前記ゲート電極上部絶縁膜をマスクとして、前記半導体基板中に第２拡散層を形成する工程と、
前記ゲート電極及前記ゲート電極上部絶縁層側面にゲート側壁を形成する工程と、
前記ゲート側壁に接し、かつ、前記第１拡散層に接続する電極コンタクトを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１拡散層マスク材を前記ゲート電極及び前記ゲート電極上部絶縁膜側面に残すように、除去する工程において、形成される前記第１拡散層の前記半導体基板中の位置に応じた厚さを有して、前記第１拡散層マスク材が残るように除去されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
半導体基板上に第１ゲート電極を形成し、この第１ゲート電極上に第１ゲート電極上部絶縁膜を形成する工程と、
前記半導体基板上に第２ゲート電極を形成し、この第２ゲート電極上に第２ゲート電極上部絶縁膜を形成する工程と、
前記半導体基板上、前記第１ゲート電極周囲上、前記第１ゲート電極上部絶縁膜上、前記第２ゲート電極周囲上及び前記第２ゲート電極上部絶縁膜上にリソグラフィーの反射防止膜として用いられる乳酸エチル及び１−メトキシ−２−プロピルアセテートを主成分として、アクリルポリマー、芳香族硫黄化合物、及びグリコールウリル樹脂を少量含有した混合物を第１拡散層マスク材として形成する工程と、
前記第１拡散層マスク材上に第１レジストを形成する工程と、
前記第１領域の前記第１レジストを除去する工程と、
前記第１拡散層マスク材を前記第１ゲート電極側面及び前記第１ゲート電極上部絶縁膜側面に第１の厚さ分残すように、前記第１ゲート電極周辺から除去する工程と、
前記第１ゲート電極側面及び前記第１ゲート電極上部絶縁膜側面に残された前記第１拡散層マスク材をマスクとして前記半導体基板中に第１拡散層を形成する工程と、
灰化処理によって、残された前記第１レジスト及び前記第１拡散層マスク材を除去する工程と、
前記半導体基板上、前記第１ゲート電極周囲上、前記第１ゲート電極上部絶縁膜上、前記第２ゲート電極周囲上及び前記第２ゲート電極上部絶縁膜上にリソグラフィーの反射防止膜として用いられる乳酸エチル及び１−メトキシ−２−プロピルアセテートを主成分として、アクリルポリマー、芳香族硫黄化合物、及びグリコールウリル樹脂を少量含有した混合物を第２拡散層マスク材として形成する工程と、
前記第２拡散層マスク材上に第２レジストを形成する工程と、
前記第２領域の前記第２レジストを除去する工程と、
前記第２拡散層マスク材を前記第２ゲート電極側面及び前記第２ゲート電極上部絶縁膜側面に前記第１の厚さと異なる第２の厚さ分残すように、前記第２ゲート電極周辺から除去する工程と、
前記第２ゲート電極側面及び前記第２ゲート電極上部絶縁膜側面に残された前記第２拡散層マスク材をマスクとして前記半導体基板中に第２拡散層を形成する工程と、
灰化処理によって、残された前記第２レジスト及び前記第２拡散層マスク材を除去する工程と、
前記第１ゲート電極側面及び前記第１ゲート電極上部絶縁層側面に第１ゲート側壁を形成する工程と、
前記第２ゲート電極側面及び前記第２ゲート電極上部絶縁層側面に第２ゲート側壁を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記第２ゲート電極側面及び前記第２ゲート電極上部絶縁層側面に第２ゲート側壁を形成する工程の後に、
前記第１ゲート側壁に接し、かつ、前記第１拡散層に接続する第１電極コンタクトを形成する工程と、
前記第２ゲート側壁に接し、かつ、前記第２拡散層に接続する第２電極コンタクトを形成する工程と、
を有することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
灰化処理によって、残された前記第１レジスト及び前記第１拡散層マスク材を除去する工程は、前記第１領域の第１拡散層マスク材を除去し、前記第１ゲート電極及び前記第１ゲート電極上部絶縁膜をマスクとして、前記半導体基板中に第３拡散層を形成し、残された前記第１レジスト及び前記第１拡散層マスク材を除去する工程からなることを特徴とする請求項３または請求項４に記載の半導体装置の製造方法。
【請求項６】
灰化処理によって、残された前記第２レジスト及び前記第２拡散層マスク材を除去する工程の後に、前記第１ゲート電極及び前記第１ゲート電極上部絶縁膜をマスクとして、前記半導体基板中に第３拡散層を形成し、前記第２ゲート電極及び前記第２ゲート電極上部絶縁膜をマスクとして、前記半導体基板中に第４拡散層を形成する工程をさらに有することを特徴とする請求項３または請求項４に記載の半導体装置の製造方法。
【請求項７】
残された前記第２拡散層マスク材を除去する工程の後に、加熱を行い、半導体基板中の第１拡散層及び第２拡散層中の不純物を活性化する工程をさらに有することを特徴とする請求項３乃至６に記載のいずれか１項の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，微細なゲート長を有する半導体装置に係り、特に高集積化された電界効果トランジスタを有する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路の高集積・微細化に伴い，より小さな面積に，より高密度で素子を形成することが必要になっているが、電界効果型トランジスタを有する半導体のトランジスタゲート長が短くなるにつれ、短チャネル効果やホットキャリア注入によるトランジスタの劣化が顕著に現れ、半導体装置の高集積化・微細化を進める上で大きな問題点となってきた。
【０００３】
例えば、通常の電圧で使用する電界効果トランジスタでは、ゲート長が０．４μｍ程度までの大きさの場合には、短チャネル効果は特には顕著な問題とはなっていない。
【０００４】
ここで、短チャネル効果は、電界効果トランジスタのゲート長が小さくなるに従って、閾値電圧が低下してしまう現象である。例えば、ゲート長が０．２５μｍよりも短くなると、急激に閾値が下がってしまう。この場合は、トランジスタの漏れ電流が急激に増加し、スイッチとしての機能が無くなり、半導体装置としての正常動作が得られなくなってしまう。
【０００５】
また、ホットキャリア注入によるトランジスタの劣化は、ゲート長が短くなり、動作電圧が低下していない場合には、トランジスタの劣化が顕著となる。すなわち、ゲート酸化膜にキャリアが注入されることにより、閾値が低下してしまう。
【０００６】
すなわち、動作電圧が高い場合、閾値が１０％低下するまでの時間は短くなる。同じゲート長であっても、動作電圧が高くなるにつれて、閾値が低下するまでの時間は急激に短くなる。
【０００７】
しかし、ＤＲＡＭなどにおいては、動作電圧を低下させることは難しく、かつ、大記憶容量を小面積で実現するためには高集積化を図ることが必要であるので、ゲート長を短くしなければならず、短チャネル効果及びホットキャリア注入によるトランジスタの劣化が生じてしまう。
【０００８】
この問題点を解決するために、電極部の接合深さを浅くしたり、電極形成後の熱工程を低温化したりするなど様々な工夫がなされている。
【０００９】
すなわち、ソース・ドレインの接合深さを浅くして、ゲートでトランジスタのオン／オフを制御できる範囲に電極を形成して、電極部の接合深さを浅くする。
【００１０】
また、ソース・ドレインの接合を形成した後、通常の熱処理工程において、９００℃以下に下げて熱処理工程の低温化を図る。なお、活性化工程で行う高速昇高温でも、９５０℃で、１０秒あるいは、１０００℃で、５秒程度の短時間の熱処理を行う。
【００１１】
このように電極形成後の熱処理工程を低温化することで、浅く形成されたソース・ドレインを、形成後にさらに接合深さを延ばすことがなくなる。例えば、ＲＴＡ（Rapid  Thermal  Anneal：高速昇高温）で電極形成後の熱工程を行い、不純物を格子位置まで移動させるに十分な温度まで昇温させて、それ以上に不必要な熱を加えないようにする。
【００１２】
例えば、ホットキャリア注入によるトランジスタの劣化を防ぐため、図２３に示すように、ＬＤＤ（Lightly Doped Drain）構造を採用し電界緩和を行い、シリコン窒化膜等をスペーサ材料として電極引き出し部の配線コンタクトを自己整合的に作成し素子の高集積化を行っている。
【００１３】
すなわち、図２３に示されるように半導体基板１００上にゲート酸化膜１０１を介在させてゲート電極１０２が形成されている。ゲート電極１０２上にはシリコン窒化膜１０３が形成されている。また、ゲート電極１０２側面にはゲート後酸化膜１０４が形成されている。シリコン窒化膜１０３及びゲート後酸化膜１０４に接してシリコン窒化膜スペーサ１０５が設けられている。
【００１４】
このシリコン窒化膜スペーサ１０５をマスクとして半導体基板１００中に不純物が注入された高濃度電極拡散層１０６がソース・ドレインとして機能するように設けられている。また、この高濃度電極拡散層１０６よりもゲート電極１０２側の半導体基板１００中にＬＤＤ１０７が形成されている。
【００１５】
次に、図１７乃至図２３を用いて、従来のＬＤＤトランジスタの製造方法を説明する。
【００１６】
図１７に示されるように、半導体基板１００上にゲート酸化膜１０１を形成し、その上に所定形状のゲート電極１０２、シリコン窒化膜１０３を順次形成する。
【００１７】
次に、図１８に示されるようにゲート電極１０２側面及び半導体基板１００の露出した表面上にゲート後酸化膜１０４を形成する。
【００１８】
次に、図１９に示されるようにシリコン窒化膜１０３、ゲート電極１０２、ゲート後酸化膜１０４をマスクとして、半導体基板１００中にＬＤＤ１０７を形成する。
【００１９】
次に、図２０に示されるように全面にシリコン窒化膜スペーサ１０５を形成する。
【００２０】
次に、図２１に示されるようにシリコン窒化膜１０３上、半導体基板１００上のシリコン窒化膜スペーサ１０５を除去して、ゲート電極１０２の側壁部分のみにシリコン窒化膜スペーサ１０５を形成する。
【００２１】
次に、図２２に示されるようにシリコン窒化膜１０３、シリコン窒化膜スペーサ１０５をマスクとして、高濃度電極拡散層１０６を形成する。
【００２２】
次に、図２３に示されるように高濃度電極拡散層１０６に接続するための電極コンタクト１０８をシリコン窒化膜スペーサ１０５に接して設ける。
【００２３】
さらに、微細化に伴って電極部の接合深さのプロセス熱工程による変化を最小限に押さえるために高濃度電極先づくり、低濃度(ＬＤＤ)電極後作りの製造方法も必要になってきている。
【００２４】
すなわち、図２４乃至図２９を用いて従来の高濃度電極先作り、低濃度(ＬＤＤ)電極後作りの製造方法を説明する。
【００２５】
まず、図２４に示されるように半導体基板１００上にゲート酸化膜１０１、ゲート電極１０２、シリコン窒化膜１０３を順次、形成する。
【００２６】
次に、図２５に示されるようにゲート電極１０２側面及び半導体基板１００表面上にゲート後酸化膜１０４を形成する。
【００２７】
次に、図２６に示されるように全面にシリコン窒化膜スペーサ１０５を形成する。
【００２８】
次に、図２７に示されるようにシリコン窒化膜１０３及びゲート電極１０２側壁以外からシリコン窒化膜スペーサ１０５を除去して、側壁形状とし、シリコン窒化膜１０３、ゲート電極１０２、及びシリコン窒化膜スペーサ１０５をマスクとして、高濃度電極拡散層１０６を不純物注入により形成する。
【００２９】
次に、図２８に示されるようにシリコン窒化膜スペーサ１０５をウエットエッチングにより除去し、ゲート電極１０２及びゲート後酸化膜１０４をマスクとして、ＬＤＤ１０７を半導体基板１００中に形成する。
【００３０】
次に、図２９に示されるように高濃度電極拡散層１０６に接続するコンタクト電極１０８を形成する。
【００３１】
また半導体装置の用途が多様化するにつれて、一つの集積回路に多数の機能を持たせることが重要になっており、かかる目的を達成するためには多種類の電界効果型トランジスタを一つの集積回路上に形成しなくてはならない。
【００３２】
すなわち、半導体記憶装置においては、メモリセルのトランジスタ、ロジック部のトランジスタ、入出力部のトランジスタなど機能に応じて、各トランジスタの特性を異ならせて、最適化が図られている。
【００３３】
次に、多種類の電界効果型トランジスタを一つの集積回路上に形成する製造方法を図３０乃至図３７を用いて説明する。
【００３４】
図３０に示されるように、スイッチングトランジスタ領域１１０、大電流トランジスタ領域１１１、低電圧トランジスタ領域１１２が半導体基板１００上に設けられる。それぞれの領域において、ゲート電極１０２、ゲート電極１０２上に形成されたシリコン窒化膜１０３、ゲート電極１０２側面上にゲート後酸化膜１０４が設けられる。なお、図示しないが実際には素子分離領域がスイッチングトランジスタ領域１１０、大電流トランジスタ領域１１１、低電圧トランジスタ領域１１２のそれぞれの間に設けられている。
【００３５】
次に、図３１に示されるようにスイッチングトランジスタ領域１１０以外にフォトリソグラフィを行うためのフォトレジスト１１３を形成する。スイッチングトランジスタ領域１１０において、シリコン窒化膜１０３、ゲート電極１０２側面上にゲート後酸化膜１０４をマスクとして、ＬＤＤ１１４が形成される。つづいて、フォトレジスト１１３を除去後、スペーサとなるシリコン窒化膜をＣＶＤ法にて全面に形成し、アニ−ルを行う。
【００３６】
次に、図３２に示されるようにシリコン窒化膜スペーサ１１５を各トランジスタ側壁に形成し、スイッチングトランジスタ領域１１０以外にフォトリソグラフィを行うためのフォトレジスト１１６を形成する。スイッチングトランジスタ領域１１０におけるシリコン窒化膜１０３、及びシリコン窒化膜スペーサ１１５をマスクとして、高濃度電極１１７を形成する。
【００３７】
次に、図３３に示されるようにシリコン窒化膜スペーサ１１５を除去し、大電流トランジスタ領域１１１以外にフォトリソグラフィを行うためのフォトレジスト１１８を形成する。大電流トランジスタ領域１１１において、シリコン窒化膜１０３、ゲート電極１０２側面上にゲート後酸化膜１０４をマスクとして、ＬＤＤ１１９が形成される。つづいて、フォトレジスト１１８を除去後、スペーサとなるシリコン窒化膜をＣＶＤ法にて全面に形成し、アニ−ルを行う。
【００３８】
次に、図３４に示されるようにシリコン窒化膜スペーサ１２０を各トランジスタ側壁に形成し、大電流トランジスタ領域１１１以外にフォトリソグラフィを行うためのフォトレジスト１２１を形成する。大電流トランジスタ領域１１１におけるシリコン窒化膜１０３、及びシリコン窒化膜スペーサ１２０をマスクとして、高濃度電極１２２を形成する。
【００３９】
次に、図３５に示されるようにシリコン窒化膜スペーサ１２０を除去し、低電圧トランジスタ領域１１２以外にフォトリソグラフィを行うためのフォトレジスト１２３を形成する。低電圧トランジスタ領域１１２において、シリコン窒化膜１０３、ゲート電極１０２側面上にゲート後酸化膜１０４をマスクとして、ＬＤＤ１２４が形成される。つづいて、フォトレジスト１２３を除去後、スペーサとなるシリコン窒化膜をＣＶＤ法にて全面に形成し、アニ−ルを行う。
【００４０】
次に、図３６に示されるようにシリコン窒化膜スペーサ１２５を各トランジスタ側壁に形成し、低電圧トランジスタ領域１１２以外にフォトリソグラフィを行うためのフォトレジスト１２６を形成する。低電圧トランジスタ領域１１２におけるシリコン窒化膜１０３、及びシリコン窒化膜スペーサ１２５をマスクとして、高濃度電極１２７を形成する。
【００４１】
次に、図３７に示されるようにフォトレジスト１２６を及びシリコン窒化膜スペーサ１２５を除去して、３種類のトランジスタが半導体基板上に形成される。
【００４２】
なお、特開平１１−３１２７４０号公報の図３乃至図６などに、ＭＯＳトランジスタのゲートをマスクとして半導体基板中に低濃度不純物拡散層を形成し、さらに有機膜からなるゲート側壁を形成し、ゲート側壁をマスクとして、半導体基板中に高濃度拡散層を形成し、側壁を灰化により、除去して、厚い側壁を形成して工程を削減しつつ、拡散層の濃度勾配を緩和する製造方法が記載されている。
【００４３】
【発明が解決しようとする課題】
従来、電極先作りの製造方法にてトランジスタを形成するに当たっては、図２４乃至２９に示すように、複雑な工程を採用しなければならず、また、電極形成のコンタクトをシリコン窒化膜の側壁を利用し自己整合的に形成することが困難であり、高性能の電界効果型トランジスタを少ない工程数でかつ高い集積度で形成するための大きな障害となっていた。
【００４４】
ここで、高性能電界効果トランジスタとは、ゲート長が０．１μｍ程度以下の場合であっても、ゲート長が短くなることによるトランジスタの閾値の現象が回路動作の設計値から、ずれない性能を有することを指す。
【００４５】
従来の電極先作りプロセスを用いて、短チャネル効果を抑制した場合であっても、ソース・ドレインへのコンタクト形成にあたって、ゲート側壁自己整合方法を採用しなければ、ゲートとソース・ドレインコンタクトとの距離を大きく設定しなければならない。すなわち、ゲートとソース・ドレインコンタクトとの距離をＰＥＰ（Photo  Engraving  Process）のマスクの合わせ余裕を見積もった値分、大きく設定する必要がある。このため、半導体装置のチップサイズを大きく設定する必要が出てくる。
【００４６】
また、スペーサを一旦、除去した後に、再度、スペーサを形成し直すことで、電極形成のコンタクトを自己整合的に形成することは、スペーサ形成には多数回の加熱工程が必要であるため,製造工程の長期化、複雑化を招き、困難であった。
【００４７】
すなわち、スペーサ形成の際には、熱ＣＶＤ（Chemical  Vapor  Deposition）法を用いて、例えば６５０℃の環境下でＴＥＯＳ膜を堆積させたり、７２５℃の環境下でシリコンナイトライド膜を堆積させている。この形成方法では、１分あたり１０-3μｍ程度の遅い速度でスペーサとなる材料を成膜しているため、所望の厚さになるまでには、１時間程度の時間を要してしまい、製造工程の効率向上の妨げとなっている。
【００４８】
さらに、一回目にスペーサを形成する際に、ＣＶＤ法を利用していることから、熱が半導体基板に加わり、不純物拡散層の分布が乱れ、さらにもう一度、コンタクト形成の際の自己整合用スペーサを形成することは、不純物拡散層の分布の乱れである異常拡散がより一層、顕著になり、半導体装置の特性の悪化が起こりやすくなる。
【００４９】
さらに、一旦ＣＶＤ法を用いて形成されたスペーサを除去する際には、膜の性質上、シリコンナイトライド膜と酸化膜との選択比を大きく保って、ウエットエッチングする必要がある。その場合でも、ゲート電極下のゲート酸化膜がその側面からエッチングされて、トランジスタの特性に悪影響が及ぶ可能性がある。
【００５０】
また、半導体の用途が多様化するにつれて、一つの集積回路に多数の機能を持たせることが重要になっており、かかる目的を達成するためには多種類の電界効果型トランジスタを一つの集積回路上に形成しなくてはならない。
【００５１】
従来方法でこの目的を達成するには、電極構造の最適化を行うため多数の熱工程を用いＴＥＤ効果(Transient Enhanced Diffusion)を抑制した上で、電極構造の接合深さをそれぞれの電界効果型トランジスタで最適化しなければならず、非常に複雑な工程を要し、かつ制御性よく多数の電界効果型トランジスタを作成することが困難であった。
【００５２】
すなわち、図３０乃至３７に示されるように高濃度のソース・ドレイン電極を先に作るためのスペーサを形成し、ＰＥＰを行い、イオン注入を行う。その後、スペーサを剥離し、ＬＤＤ用のＰＥＰを行い、再度イオン注入を行う。その後、ＲＴＡを行うという一連の製造工程をトランジスタの種類に分だけ、繰り返し異なるトランジスタごとに行う必要が生じてしまい、非常に複雑な工程となっていた。
【００５３】
また、各トランジスタの工程において、最初のスペーサごとに打ち込んだソース・ドレインが、他のトランジスタの形成工程中における加熱過程で、ゲート下に、その拡散層長が延びてしまう現象が起きてしまう。さらに、ＲＩＥ工程がゲート周囲の半導体基板上に形成された酸化膜の位置で、停止させる。
【００５４】
しかし、半導体基板表面に形成された酸化膜がＲＩＥにより部分ごとにその厚さが異なってしまい、均一な膜厚とはなっていない。そのため、イオン注入を行う前の半導体基板表面上に残存した酸化膜の厚さのばらつきが大きくなり、イオン注入の際に半導体基板中に打ち込まれる深さのばらつきが大きくなって、不純物が形成される領域の制御性が悪化してしまう。
【００５５】
ＴＥＤ効果は、不純物導入のイオン注入において、導入された欠陥を介して、通常よりも早い速度で拡散することである。ＴＥＤ効果により、不純物を格子間位置に留めておくと、その不純物がＴＥＤ効果により異常に早く拡散する。従って、熱が加わる前に、必ず活性化のＲＴＡなどのアニ−ルを行い、不純物を適正な格子位置に移動させることが必要である。
【００５６】
ここで、ＴＥＤ効果を生じさせる熱はＣＶＤ法によりシリコン酸化膜を堆積させる際の熱程度でも生じてしまうため、ＴＥＤ効果による不純物の異常拡散を防ぐには、絶縁膜などの堆積工程ごとにアニ−ルを繰り返し行う必要がある。
【００５７】
すなわち、従来はＳｉＮやＳｉＯ2で、スペーサが形成されていて、熱ＣＶＤにより、６５０℃から７２５℃程度の２段階の加熱工程を施して、スペーサが形成されるまでには多くの時間を要していた。
【００５８】
さらに形成されたスペーサを除去するには、ウエットエッチングやドライエッチングを用いる必要があり、工程の複雑化を招いていた。
【００５９】
本発明の目的は以上のような従来技術の課題を解決することにある。
【００６０】
特に、本発明の目的は、高性能な電界効果型トランジスタを、用途に合わせて製造工程の複雑化を招くことなく、作成することができ、かつ半導体装置の集積度を画期的に向上させることが可能な半導体装置及びその製造方法を提供することである。
【００６１】
【課題を解決するための手段】
上記目的を達成するために、本発明の特徴は、半導体基板上にゲート電極及びこのゲート電極上にゲート電極上部絶縁膜を形成する工程と、前記半導体基板上、前記ゲート電極周囲上及び前記ゲート電極上部絶縁膜上に、第１拡散層マスク材として、リソグラフィーの反射防止膜として用いられる乳酸エチル及び１−メトキシ−２−プロピルアセテートを主成分として、アクリルポリマー、芳香族硫黄化合物、及びグリコールウリル樹脂を少量含有した混合物を形成する工程と、前記第１拡散層マスク材上にレジストを形成し、前記レジストに開口を設けて、前記開口部分の前記第１拡散層マスク材を前記ゲート電極及び前記ゲート電極上部絶縁膜側面に残すように、除去する工程と、残された前記第１拡散層マスク材をマスクとして前記半導体基板中に第１拡散層を形成する工程と、灰化処理によって、残された前記第１拡散層マスク材を除去する工程と、前記ゲート電極及び前記ゲート電極上部絶縁膜をマスクとして、前記半導体基板中に第２拡散層を形成する工程と、前記ゲート電極及前記ゲート電極上部絶縁層側面にゲート側壁を形成する工程と、前記ゲート側壁に接し、かつ、前記第１拡散層に接続する電極コンタクトを形成する工程とを有することを特徴とする半導体装置の製造方法である。
【００６２】
さらに、本発明の別の特徴は、半導体基板上に第１ゲート電極を形成し、この第１ゲート電極上に第１ゲート電極上部絶縁膜を形成する工程と、前記半導体基板上に第２ゲート電極を形成し、この第２ゲート電極上に第２ゲート電極上部絶縁膜を形成する工程と、前記半導体基板上、前記第１ゲート電極周囲上、前記第１ゲート電極上部絶縁膜上、前記第２ゲート電極周囲上及び前記第２ゲート電極上部絶縁膜上にリソグラフィーの反射防止膜として用いられる乳酸エチル及び１−メトキシ−２−プロピルアセテートを主成分として、アクリルポリマー、芳香族硫黄化合物、及びグリコールウリル樹脂を少量含有した混合物を第１拡散層マスク材として形成する工程と、前記第１拡散層マスク材上に第１レジストを形成する工程と、前記第１領域の前記第１レジストを除去する工程と、前記第１拡散層マスク材を前記第１ゲート電極側面及び前記第１ゲート電極上部絶縁膜側面に第１の厚さ分残すように、前記第１ゲート電極周辺から除去する工程と、前記第１ゲート電極側面及び前記第１ゲート電極上部絶縁膜側面に残された前記第１拡散層マスク材をマスクとして前記半導体基板中に第１拡散層を形成する工程と、灰化処理によって、残された前記第１レジスト及び前記第１拡散層マスク材を除去する工程と、前記半導体基板上、前記第１ゲート電極周囲上、前記第１ゲート電極上部絶縁膜上、前記第２ゲート電極周囲上及び前記第２ゲート電極上部絶縁膜上にリソグラフィーの反射防止膜として用いられる乳酸エチル及び１−メトキシ−２−プロピルアセテートを主成分として、アクリルポリマー、芳香族硫黄化合物、及びグリコールウリル樹脂を少量含有した混合物を第２拡散層マスク材として形成する工程と、前記第２拡散層マスク材上に第２レジストを形成する工程と、前記第２領域の前記第２レジストを除去する工程と、前記第２拡散層マスク材を前記第２ゲート電極側面及び前記第２ゲート電極上部絶縁膜側面に前記第１の厚さと異なる第２の厚さ分残すように、前記第２ゲート電極周辺から除去する工程と、前記第２ゲート電極側面及び前記第２ゲート電極上部絶縁膜側面に残された前記第２拡散層マスク材をマスクとして前記半導体基板中に第２拡散層を形成する工程と、灰化処理によって、残された前記第２レジスト及び前記第２拡散層マスク材を除去する工程と、前記第１ゲート電極側面及び前記第１ゲート電極上部絶縁層側面に第１ゲート側壁を形成する工程と、前記第２ゲート電極側面及び前記第２ゲート電極上部絶縁層側面に第２ゲート側壁を形成する工程と、を有することを特徴とする半導体装置の製造方法である。
【００６４】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には、同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は、現実のものとは異なる。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。
【００６５】
（第１の実施の形態）
本発明による第１の実施の形態を図１乃至図１０を用いて説明する。ここでは、本発明を利用した高濃度ソース・ドレイン電極先作りプロセスを使用したＬＤＤ型電界効果型トランジスタの製造方法を説明する。
【００６６】
ここで、高濃度ソース・ドレイン電極先作りとは、ソース・ドレイン電極となる高濃度拡散層を先に作成し、その後にＬＤＤ層を形成する方法を意味する。
【００６７】
このように高濃度ソース・ドレイン電極先作りの製造方法を用いることで、従来生じていたＬＤＤ形成後のスペーサ形成時の熱工程による拡散により、ＬＤＤ層がゲート下に延びてしまい、トランジスタ特性が設計値からずれてしまうことを防止できる。
【００６８】
図２は、半導体基板１上にゲート酸化膜２を形成し、その上にゲート電極材料を堆積して、シリコン窒化膜４をマスク材として加工して、ゲート電極３を形成した後の断面形状を示す。
【００６９】
次に、図３に示されるようにゲート電極３表面を必要に応じて酸化して、ゲート後酸化膜５をゲート電極３の側面及び半導体基板１表面上に形成する。ゲート後酸化膜５は例えば、膜厚約１０ｎｍ程度で形成されている。
【００７０】
なお、シリコン窒化膜４表面には後酸化膜は形成されない。
【００７１】
すなわち、ゲート電極越しにＬＤＤ領域形成のための不純物イオン注入を行う際に、ゲート材料に不純物が打ち込まれることを防止するために、ゲート電極表面を酸化することが適切である。
【００７２】
次に図４に示す様に、有機膜被覆層（通常はリソグラフィー用の反射防止膜）６を必要膜厚に応じて塗布した後にリソグラフィー用のレジスト７を塗布し、電極形成用のリソグラフィーを行う。有機膜の塗布工程は例えば１分以内で、行うことができ、きわめて短時間で形成できる。
【００７３】
ここで、使用される有機膜被覆層としては、常温又は、２５０℃程度までの温度の下で、塗布が可能であることが必要である。また、１０-1μｍ程度の厚さの膜が形成された有機膜被覆層上に追従性良く形成できる性質、すなわちカバレッジが良好な性質を持った有機膜であることが必要である。さらに有機膜に求められる性質としては、有機膜形成後に有機膜上にレジストを形成しても膜の性質が悪化しないことが必要である。さらにＲＩＥを用いて、レジストと選択比を取りながら加工が可能であり、イオン注入のマスク材として利用が可能であることが必要である。さらに、レジストの剥離工程において、簡単に剥離できる性質が有機膜に求められる。
【００７４】
上述のような性質を有する有機膜は、リソグラフィー用の反射防止膜として用いられている有機膜が利用できる。有機膜としては例えば、乳酸エチル及び１−メトキシ−２−プロピルアセテートを主成分として、さらにアクリルポリマー、芳香族硫黄化合物、及びグリコールウリル樹脂を少量含有した混合物などが利用できる。リソグラフィー用の反射防止膜は、下地の凹凸による反射を防止するために、レジスト下に塗布していたのに対して、本実施の形態では、下地の反射を防止することを主目的とするのではなく、加工用の膜として用いている。
【００７５】
ここで、有機膜の膜厚は、例えば、約０．０１μｍ程度から約０．数μｍ程度の厚さが用いられ、特に約０．０７μｍから約０．１μｍ程度の膜厚が好ましい。すなわち、後の工程で形成するＬＤＤ領域が形成される部分の長さに対応した分の厚さをこの有機膜の膜厚となるように形成する。
【００７６】
次に、図５に示されるように、レジストを堆積し、リソグラフィーにて開口を設けて、異方性ドライエッチングにより全面に対して加工を行い、開口部分以外のレジストが覆っている部分の下方の電極形成部には有機膜被覆層が残る。こうして、有機膜被覆層スペーサ８をゲート３側面に形成し、他の領域からは有機膜被覆層は除去する。
【００７７】
次に、図６に示されるように、ゲート３、ゲート３上のシリコン窒化膜４、ゲート３側面の有機膜被覆層スペーサ８をマスクとして、不純物注入を行って、高濃度ソース・ドレイン拡散層９を形成する。
【００７８】
この工程において、従来例の図２０において示した工程の形態と比べて、スペーサ材料が異なることで、スペーサ形成時の温度を下げることが可能となる。このため、ウエル部分の不純物濃度プロファイルが加熱の影響でなだらかになってしまう現象を抑制できる。また、さらにスペーサのＲＩＥ加工において、半導体基板表面上に酸化膜が残る量を従来例に比べて減らすことが可能である。
【００７９】
この時、電極形成部以外の部分においてはリソグラフィー用のフォトレジストで覆われており不純物は注入されない。
【００８０】
次に、図７に示されるようにその後通常のリソグラフィー後のレジスト剥離処理を行った段階で、高濃度のソース・ドレイン拡散層９が簡単に形成される。
【００８１】
すなわち、スペーサのみを剥離し、ゲート電極上のシリコン酸化膜を残した形状がレジスト剥離処理を行うことで、得ることができる。形成された有機膜の側壁は、灰化処理で剥離する。有機膜はウエットエッチングを用いて除去する必要がないため、ゲート酸化膜側面への悪影響がなく、トランジスタ特性の悪化が防止できる。
【００８２】
これに対し、従来例では、図２７と図２８に示される工程の間においては、ゲート電極上のシリコン窒化膜が、スペーサ窒化膜を剥離する工程で、剥がれて、本実施の形態のような形状は得ることはできない。
【００８３】
ここで、高濃度ソース・ドレインは、通常用いられる高濃度のソース・ドレインを指し、例えば１０15／ｃｍ2台のイオン注入時のドーズ量の不純物が含有されている。すなわち、少なくとも１×１０17／ｃｍ3から２×１０17／ｃｍ3以上であり、ピーク位置では、１×１０20／ｃｍ 3を越える濃度で形成されている。
【００８４】
次に、図８に示されるように、シリコン窒化膜４、ゲート３、及びゲート後酸化膜５をマスクとして、半導体基板１中に必要に応じて比較的濃度の低いＬＤＤ或いは比較的濃度の高いエクステンションと呼ばれる不純物注入を行い、ＬＤＤ（エクステンション）１０を得る。
【００８５】
ここで、比較的濃度の低いＬＤＤは、例えば１×１０13／ｃｍ2程度のイオン注入ドーズ量であり、ピーク位置では例えば１×１０18／ｃｍ3程度の濃度である。
【００８６】
比較的濃度の高いエクステンションでは、例えば、１×１０14／ｃｍ2程度のイオン注入ドーズ量であり、ピーク位置では例えば１×１０19／ｃｍ3程度の濃度である。この後で、半導体基板中に形成されたソース・ドレイン高濃度拡散層９及びＬＤＤ（エクステンション）１０内の不純物を活性化させるために加熱を行う。
【００８７】
次に、図９に示されるように、必要に応じてシリコン窒化膜等でスペーサ１１を形成すれば自己整合的に電極コンタクトを形成することが出来る。このスペーサの厚さは、トランジスタの耐圧により、例えば０．２μｍ程度の厚さで形成される。
【００８８】
次に、図１に示されるように全面にＣＶＤ等により絶縁膜を被覆した後、コンタクトホールを開孔し、そこに導電膜を埋めこみ、所望の電極を接続して半導体装置が得られる。
【００８９】
スペーサ１１に接して、ソース・ドレイン高濃度拡散層９に接続するようにコンタクト電極１２を形成する。こうして、ゲート側壁に設けられたスペーサ１１に自己整合的にコンタクト電極１２が形成できることで、高集積化を図ることができる。
【００９０】
このようにスペーサ１１に自己整合的にコンタクト電極１２を形成できることで、ソース・ドレイン高濃度拡散層９の領域内にコンタクト電極１２との位置合わせ余裕を設けておく必要が無く、トランジスタ動作を行う上で、必要最小限の領域をソース・ドレイン高濃度拡散層９の領域として形成すればよい。
【００９１】
こうして、本実施の形態の半導体装置は、半導体基板１と、この半導体基板１上に形成されたゲート電極３と、このゲート電極３側面に接して設けられたスペーサ１１と、前記ゲート電極３上に形成され、前記スペーサ１１に側面を囲われたゲート電極上部絶縁膜４と、前記スペーサ１１に接して設けられたコンタクト電極１２と、このコンタクト電極１２に接続され、前記スペーサ１１以外の膜である有機膜８をマスクとして用いて、前記半導体基板１中に形成された高濃度ソース・ドレイン拡散層９と、この高濃度ソース・ドレイン拡散層９形成後に、前記半導体基板１中に前記ゲート電極３をマスクとして形成されたＬＤＤ（エクステンション）１０とを有して構成される。
【００９２】
形成された有機膜被覆層スペーサを灰化処理で剥離するが、この灰化処理は加熱工程でないため、通常のイオン注入やＰＥＰにおいて使用される加熱工程以外に本実施の形態を行うことで、加熱を行う必要や製造工程の追加はない。そのため、ショートチャネル効果やホットキャリア注入によるトランジスタの劣化を招くことを防止できる。このように本実施の形態では、ゲート長が０．１μｍ程度以下のトランジスタであっても高集積化を果たしつつ、トランジスタの高性能化を得ることができる。
【００９３】
なお、製造方法において、図２に示される工程の前に半導体基板表面全体にＮＭＯＳトランジスタ形成の場合、非常に薄い濃度のリンなどの不純物を導入してもよい。
【００９４】
さらに、図９に示される工程の後に、有機膜被覆層スペーサ及びゲートをマスクとして、ハロー（Ｈａｌｏ）イオン注入として、半導体基板表面に対して角度２０度でＮＭＯＳトランジスタ形成の場合、ホウ素などの不純物を例えば、濃度約４×１０13／ｃｍ2程度で導入してもよい。このハローイオン注入が行われて、ハロー不純物領域１３がＬＤＤ１０を囲むように形成された状態は図１０に示される。
【００９５】
なお、さらに不純物注入の注入角度、ドーズ量などを変えて、多数回有機膜被覆層スペーサを用いて、不純物導入、加熱を行うことで多段階の不純物領域を半導体基板中に設けることも可能である。
【００９６】
さらに、有機膜被覆層スペーサを半導体基板中に導入する多段階の不純物領域に合わせて、複数回、異なる膜厚で形成し、不純物導入、加熱、側壁除去の工程を繰り返すことで、より複雑な多種類の不純物拡散層をゲート近傍の半導体基板中に形成することも可能である。
【００９７】
（第２の実施の形態）
本実施の形態にかかる半導体装置の製造方法を図１１乃至図１６を用いて説明する。
【００９８】
図１１に示すように半導体基板１上にそれぞれトランジスタが形成されて、スイッチングトランジスタが形成されるスイッチングトランジスタ領域２０、大電流トランジスタが形成される大電流トランジスタ領域２１、低電圧トランジスタが形成される低電圧トランジスタ領域２２が設けられる。各トランジスタは、第１の実施の形態同様に、半導体基板１上に、ゲート酸化膜２を介してゲート３が設けられている。
【００９９】
ゲート３の側面には、ゲート後酸化膜５が形成されている。ゲート３上表面上には、シリコン窒化膜４が形成されている。ここで、各トランジスタ上方に有機膜が形成され、半導体基板１、ゲート後酸化膜５、シリコン窒化膜４の全表面が覆われている。ここで、まず大電流トランジスタ領域２１のみをレジスト２３から露出させて、リソグラフィーを行う。
【０１００】
次に、大電流トランジスタ領域２１内のトランジスタの側壁のみに有機膜スペーサ２４を形成し、大電流トランジスタ領域２１内からは他の有機膜を除去する。その後、有機膜スペーサ２４を不純物注入のマスクとして利用し、高濃度ソース／ドレイン領域２５を形成する。大きい電流駆動力が必要な大電流トランジスタ領域２１においては、ゲート端から高濃度ソース・ドレインまでの距離を短くするなどの設定をスペーサの膜厚を変更して、調整することで、より大きい電流値を取ることができる。
【０１０１】
次に、図１２に示されるように、有機膜被覆層６を灰化処理と洗浄処理によって剥離すれば、高温の熱工程を経ること無しに電界効果型トランジスタが形成できる。ここで、高温の熱工程とは、スペーサ酸化膜、窒化膜を熱ＣＶＤで堆積する工程を指し、本実施の形態によれば、反射防止膜の塗布によりスペーサを形成することで、このような高温の熱工程が不要となる。ここで、有機膜スペーサ２４を除去した後、シリコン窒化膜４、ゲート３、ゲート後酸化膜５をマスクとして、半導体基板１中に不純物を注入して、ＬＤＤ２６を形成する。
【０１０２】
この後、スイッチングトランジスタ領域２０、低電圧トランジスタ領域２３を順次、同様にそれぞれ最適な特性となるようにスペーサの厚さや不純物濃度を調整して、製造する。
【０１０３】
ここで、電界効果トランジスタを最適化するとは、各トランジスタのゲート長が微細化されて短い状況でも、閾値が設計値からずれることを防止するように、実効ゲート長を設定することをいう。
【０１０４】
スイッチング特性が重要な機能であるスイッチングトランジスタ領域２０では、ゲート端から高濃度ソース・ドレインまでの距離を長くし、スペーサの膜厚を変更して、調整することで、カットオフ特性を向上させる。また、低電圧トランジスタ領域では、小面積化のために、ゲート端から高濃度ソース・ドレインまでの距離を短く設定する。
【０１０５】
その後、フォトレジストと有機膜被覆層を灰化処理と洗浄処理によって剥離し、活性化のアニ−ルを行って電界効果型トランジスタを形成する。ここで、図１３に示されるように有機膜からなる有機膜スペーサ２４を除去した後、シリコン窒化膜４、ゲート３、ゲート後酸化膜５をマスクとして、半導体基板１中に不純物を注入して、ＬＤＤ層２６を形成する。
【０１０６】
ここで、ＬＤＤ層はゲート長が短い場合、あるいは、ソース・ドレインの電界が極度に強い場合などに形成することが好ましい。
【０１０７】
次に、図１４に示されるように他のトランジスタ領域において最適な側壁厚さとなるように新たに第２有機膜被覆層２７を全面に形成する。以下、既に形成されたトランジスタ領域と同様にレジスト２８を用いて、高濃度ソース・ドレイン領域を形成し、第２有機膜被覆層２７を除去し、ＬＤＤを形成し、さらに他のトランジスタ領域を順次、同様の製造工程を繰り返すことで形成する。
【０１０８】
図１４の工程の後に、通常、層間絶縁膜などを上に堆積するが、その堆積工程の前であって、半導体装置内の全てのトランジスタを形成後、アニ−ルを１回行う。ここで、アニ−ルの温度は例えば、１０５０℃で、３秒間のアニ−ルから９５０℃で、１０秒間程度のアニ−ルの範囲内にて実施する。
【０１０９】
次に、図１５に示されるように必要に応じてシリコン窒化膜等でスペーサ１１を形成すれば自己整合的に電極コンタクトを形成することが出来る。このスペーサの厚さは、トランジスタの耐圧により、例えば０．２μｍ程度の厚さで形成される。
【０１１０】
次に、全面にＣＶＤ等により絶縁膜を被覆した後、コンタクトホールを開孔し、そこに導電膜を埋めこみ、所望の電極を接続して図１５に示した半導体装置を得る。
【０１１１】
スペーサ１１に接して、ソース・ドレイン高濃度拡散層９に接続するようにコンタクト電極１２を形成する。こうして、ゲート側壁に設けられたスペーサ１１に自己整合的にコンタクト電極１２が形成できることで、高集積化を図ることができる。
【０１１２】
このように半導体装置内の全てのトランジスタについて、同様の手法を用いて、最適な電界効果トランジスタを形成することができる。この後に不純物活性化のアニールを一回行えば最終的にＴＥＤ効果による異常拡散を抑え、各電界効果トランジスタが最適にかつ容易なプロセスで形成することができる。
【０１１３】
すなわち、本実施の形態ではスペーサの形成にあたって、熱工程が無く、反射防止膜の塗布のみでスペーサが形成できる。このため、スペーサ形成を異種のトランジスタごとに必要回数分繰り返し行っても、熱によるＴＥＤ効果やＲＩＥによる酸化膜の膜減り現象が生じることはない。このように、トランジスタごとに設計された位置に対して正確に不純物を注入して、不純物拡散層を形成することができる。
【０１１４】
このように必要回数分、トランジスタごとにスペーサ形成、イオン注入、スペーサ除去の工程を繰り返し行っても、それぞれの工程中には、熱工程が存在しないため、ＴＥＤ効果が生じる可能性は低い。全てのトランジスタの形成工程が終了した時点で、例えば層間絶縁膜を形成する工程における熱の影響によるＴＥＤ効果を抑制するために、１回のみ不純物を活性化させるためのＲＴＡを実施する。
【０１１５】
様々な電界効果型トランジスタが混在する半導体集積回路において効率よく様々な用途に応じた電界効果型トランジスタを作成することが可能になる。
【０１１６】
ここで、オフ状態の時に電流を流さず、オン状態の時に少量の電流が流れることで十分なスイッチングとランジスタと、大電流を流すことが必要な大電流トランジスタとを同一半導体装置上に搭載する場合、スイッチングトランジスタの側壁はその厚さが例えば、ゲート幅が０．７５μｍ程度より小さい場合、０．３μｍ程度と厚めに設定する。
【０１１７】
また、大電流トランジスタでは、ゲート幅が０．７５μｍ程度より小さい場合、その側壁は０．２μｍから千分の数μｍ程度の薄い膜厚とする。大電流トランジスタでは、側壁を薄くすることで、ＬＤＤ長を短くして, 寄生抵抗の上昇を防いでいる。
【０１１８】
本実施の形態においても、第１の実施の形態同様にハロー不純物領域を形成することができる。
【０１１９】
さらに、第１の実施の形態同様に有機膜被覆層スペーサ形成、半導体基板への不純物導入、加熱、有機膜被覆層スペーサ除去の工程を複数回導入する不純物や有機膜被覆層スペーサの膜厚を変えて繰り返すことにより、複数種類の不純物領域を半導体基板上に形成することができる。
【０１２０】
本実施の形態によれば、メモリと論理回路などを混載した混載半導体装置において、トランジスタごとに最適化されたトランジスタを工程数の増加を抑制して、製造することが可能である。すなわち、トランジスタごとの様様なゲート長に合わせ込むようにそれぞれのソース・ドレインを形成する際に、サイズの異なるトランジスタごとに個別にスペーサの堆積、ＰＥＰ、イオン注入、スペーサの剥離、ＲＴＡといった一連の製造工程の繰り返しを避けることが可能である。このように本実施の形態では、ＰＥＰとイオン注入の製造工程をサイズの異なるトランジスタごとに繰り返すことで、混載半導体装置を得ることができ、製造工程数が大幅に削減できる。
【０１２１】
本実施の形態においても第１の実施の形態同様の効果を有している。
【０１２２】
（第２の実施の形態の変形例）
本変形例では、特徴の異なるトランジスタであってもそれぞれのＬＤＤ領域が同じ特性で形成できる場合に適用できる。この場合、図１６に示されるようにトランジスタ領域ごとに高濃度ソース・ドレイン領域を順次形成して、有機膜をすべて除去した後に、それぞれのゲート、ゲート上のシリコン窒化膜、ゲート後酸化膜をマスクとして、ＬＤＤ領域を不純物注入により形成できる。レジストと有機膜被覆層を灰化処理と洗浄処理によって剥離すれば、高温の熱工程を経ること無しに電界効果型トランジスタが形成できる。ここで、高温の熱工程とは、スペーサ酸化膜、窒化膜を熱ＣＶＤで堆積する工程を指し、本実施の形態によれば、反射防止膜の塗布によりスペーサを形成することで、このような高温の熱工程が不要となる。
【０１２３】
このように形成することで、ＬＤＤ領域形成工程を１度に行い、工程数を削減することができる。また、最適な電界効果型トランジスタを高温の熱工程を経ること無しに最適に形成することができる。全てのトランジスタの形成工程が終了した時点で、例えば層間絶縁膜を形成する工程における熱の影響によるＴＥＤ効果を抑制するために、１回のみ不純物を活性化させるためのＲＴＡを実施する。
【０１２４】
本実施の形態においても、第１の実施の形態同様にハロー不純物領域を形成することができる。
【０１２５】
さらに、第１の実施の形態同様に有機膜被覆層スペーサ形成、半導体基板への不純物導入、加熱、有機膜被覆層スペーサ除去の工程を複数回導入する不純物や有機膜被覆層スペーサの膜厚を変えて繰り返すことにより、複数種類の不純物領域を半導体基板上に形成することができる。
【０１２６】
なお、上記各実施の形態において、有機膜を用いてスペーサを形成していたが、有機膜と同様の特性を有する膜であれば、無機膜など他の膜を用いることも可能である。
【０１２７】
本発明はＤＲＡＭなどの揮発性半導体記憶装置、不揮発性半導体記憶装置、論理ＬＳＩ、又はメモリ混載論理ＬＳＩなど大規模集積回路を有する半導体装置において適用される。
【０１２８】
【発明の効果】
本発明によれば、高性能な電界効果型トランジスタを、用途に合わせて製造工程の複雑化を招くことなく、作成することができ、かつ半導体装置の集積度を画期的に向上させることが可能な半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態における半導体装置の構造を示す断面図。
【図２】  本発明の第１の実施の形態における半導体装置の製造方法の一工程を示す断面図。
【図３】  本発明の第１の実施の形態における半導体装置の製造方法の一工程を示す断面図。
【図４】  本発明の第１の実施の形態における半導体装置の製造方法の一工程を示す断面図。
【図５】  本発明の第１の実施の形態における半導体装置の製造方法の一工程を示す断面図。
【図６】  本発明の第１の実施の形態における半導体装置の製造方法の一工程を示す断面図。
【図７】  本発明の第１の実施の形態における半導体装置の製造方法の一工程を示す断面図。
【図８】  本発明の第１の実施の形態における半導体装置の製造方法の一工程を示す断面図。
【図９】  本発明の第１の実施の形態における半導体装置の製造方法の一工程を示す断面図。
【図１０】  本発明の第１の実施の形態における半導体装置の製造方法の一工程を示す断面図。
【図１１】  本発明の第２の実施の形態における半導体装置の製造方法の一工程を示す断面図。
【図１２】  本発明の第２の実施の形態における半導体装置の製造方法の一工程を示す断面図。
【図１３】  本発明の第２の実施の形態における半導体装置の製造方法の一工程を示す断面図。
【図１４】  本発明の第２の実施の形態における半導体装置の製造方法の一工程を示す断面図。
【図１５】  本発明の第２の実施の形態における半導体装置の構造を示す断面図。
【図１６】  本発明の第２の実施の形態の変形例における半導体装置の製造方法の一工程を示す断面図。
【図１７】  従来のＬＤＤ構造の半導体装置の製造方法の一工程を示す断面図。
【図１８】  従来のＬＤＤ構造の半導体装置の製造方法の一工程を示す断面図。
【図１９】  従来のＬＤＤ構造の半導体装置の製造方法の一工程を示す断面図。
【図２０】  従来のＬＤＤ構造の半導体装置の製造方法の一工程を示す断面図。
【図２１】  従来のＬＤＤ構造の半導体装置の製造方法の一工程を示す断面図。
【図２２】  従来のＬＤＤ構造の半導体装置の製造方法の一工程を示す断面図。
【図２３】  従来のＬＤＤ構造の半導体装置の構造を示す断面図。
【図２４】  従来の電極先作りＬＤＤ構造の半導体装置の製造方法の一工程を示す断面図。
【図２５】  従来の電極先作りＬＤＤ構造の半導体装置の製造方法の一工程を示す断面図。
【図２６】  従来の電極先作りＬＤＤ構造の半導体装置の製造方法の一工程を示す断面図。
【図２７】  従来の電極先作りＬＤＤ構造の半導体装置の製造方法の一工程を示す断面図。
【図２８】  従来の電極先作りＬＤＤ構造の半導体装置の製造方法の一工程を示す断面図。
【図２９】  従来の電極先作りＬＤＤ構造の半導体装置の製造方法の一工程を示す断面図。
【図３０】  従来の複数のトランジスタを最適化する半導体装置の製造方法の一工程を示す断面図。
【図３１】  従来の複数のトランジスタを最適化する半導体装置の製造方法の一工程を示す断面図。
【図３２】  従来の複数のトランジスタを最適化する半導体装置の製造方法の一工程を示す断面図。
【図３３】  従来の複数のトランジスタを最適化する半導体装置の製造方法の一工程を示す断面図。
【図３４】  従来の複数のトランジスタを最適化する半導体装置の製造方法の一工程を示す断面図。
【図３５】  従来の複数のトランジスタを最適化する半導体装置の製造方法の一工程を示す断面図。
【図３６】  従来の複数のトランジスタを最適化する半導体装置の製造方法を示す断面図。
【図３７】  従来の複数のトランジスタを最適化する半導体装置の製造方法を示す断面図。
【符号の説明】
１  半導体基板
２  ゲート酸化膜
３  ゲート
４  シリコン窒化膜
５  ゲート後酸化膜
６  有機膜被覆層
７，２８  レジスト
８  有機膜被覆層スペーサ
９，２５  高濃度ソース・ドレイン拡散層
１０，２６  ＬＤＤ（エクステンション）
１１  スペーサ
１２  コンタクト電極
１３  ハロー不純物領域
２０  スイッチングトランジスタ領域
２１  大電流トランジスタ領域
２２  低電圧トランジスタ領域
２３  フォトレジスト
２４  有機膜スペーサ
２７  第２有機被膜
【図１】
0004052622.tif 000002
【図２】
0004052622.tif 000003
【図３】
0004052622.tif 000004
【図４】
0004052622.tif 000005
【図５】
0004052622.tif 000006
【図６】
0004052622.tif 000007
【図７】
0004052622.tif 000008
【図８】
0004052622.tif 000009
【図９】
0004052622.tif 000010
【図１０】
0004052622.tif 000011
【図１１】
0004052622.tif 000012
【図１２】
0004052622.tif 000013
【図１３】
0004052622.tif 000014
【図１４】
0004052622.tif 000015
【図１５】
0004052622.tif 000016
【図１６】
0004052622.tif 000017
【図１７】
0004052622.tif 000018
【図１８】
0004052622.tif 000019
【図１９】
0004052622.tif 000020
【図２０】
0004052622.tif 000021
【図２１】
0004052622.tif 000022
【図２２】
0004052622.tif 000023
【図２３】
0004052622.tif 000024
【図２４】
0004052622.tif 000025
【図２５】
0004052622.tif 000026
【図２６】
0004052622.tif 000027
【図２７】
0004052622.tif 000028
【図２８】
0004052622.tif 000029
【図２９】
0004052622.tif 000030
【図３０】
0004052622.tif 000031
【図３１】
0004052622.tif 000032
【図３２】
0004052622.tif 000033
【図３３】
0004052622.tif 000034
【図３４】
0004052622.tif 000035
【図３５】
0004052622.tif 000036
【図３６】
0004052622.tif 000037
【図３７】
0004052622.tif 000038