【手続補正書】
【提出日】平成20年4月23日(2008.4.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＣＰＵを含む複数の回路ブロック、及び少なくとも１つのリコンフィギュラブル回路を具備する情報処理装置であって、
前記リコンフィギュアラブル回路は、
前記複数の回路ブロックのそれぞれの動作状況を示す信号を入力する入力手段と、
前記入力手段により入力される前記動作状況を示す信号を基に前記回路ブロックのいずれかにおける不具合の発生を検知する不具合検知手段と、
前記不具合検知手段により前記不具合の発生が検知されると前記ＣＰＵに割り込みを発生する割り込み信号発生手段とを有し、
前記ＣＰＵは、前記割り込み信号発生手段により発生された割り込みに応じて前記不具合を発生した回路ブロックを初期化することを特徴とする情報処理装置。
【請求項２】
ＣＰＵを含む複数の回路ブロック、及び少なくとも１つのリコンフィギュラブル回路を具備する情報処理装置であって、
前記リコンフィギュアラブル回路は、
前記複数の回路ブロックのそれぞれの動作状況を示す信号を入力する入力手段と、
前記入力手段により入力される前記動作状況を示す信号を基に前記回路ブロックのいずれかにおける不具合の発生を検知する不具合検知手段と、
前記不具合検知手段により前記不具合の発生が検知されるとリセット信号を発生するリセット手段とを有し、
前記リセット手段により発生されたリセット信号に応じて、前記リコンフィギュアラブル回路の動作プログラムを更新する更新手段と、
を有することを特徴とする情報処理装置。
【請求項３】
前記リコンフィギュアラブル回路の前記動作プログラムを不揮発で書換え可能に記憶するメモリを更に有することを特徴とする請求項２に記載の情報処理装置。
【請求項４】
ＣＰＵを含む複数の回路ブロック、及び少なくとも１つのリコンフィギュラブル回路を具備する情報処理装置における制御方法であって、
前記複数の回路ブロックのそれぞれの動作状況を示す信号を入力する入力工程と、
前記入力工程で入力される前記動作状況を示す信号を基に前記回路ブロックのいずれかにおける不具合の発生を検知する不具合検知工程と、
前記不具合検知工程で前記不具合の発生が検知されると前記ＣＰＵに割り込みを発生する割り込み信号発生工程と、
前記割り込み信号発生工程により発生された割り込みに応じて前記不具合を発生した回路ブロックを初期化する工程と、
を有することを特徴とする情報処理装置における制御方法。
【請求項５】
ＣＰＵを含む複数の回路ブロック、及び少なくとも１つのリコンフィギュラブル回路を具備する情報処理装置における制御方法であって、
前記複数の回路ブロックのそれぞれの動作状況を示す信号を入力する入力工程と、
前記入力工程で入力される前記動作状況を示す信号を基に前記回路ブロックのいずれかにおける不具合の発生を検知する不具合検知工程と、
前記不具合検知工程で前記不具合の発生が検知されるとリセット信号を発生するリセット工程と、
前記リセット工程で発生されたリセット信号に応じて、前記リコンフィギュアラブル回路の動作プログラムを更新する更新工程と、
を有することを特徴とする情報処理装置における制御方法。
【請求項６】
前記リコンフィギュアラブル回路の前記動作プログラムを不揮発で書換え可能に記憶するメモリを更に有することを特徴とする請求項５に記載の情報処理装置における制御方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
本発明の一態様に係る情報処理装置は以下のような構成を備える。即ち、
ＣＰＵを含む複数の回路ブロック、及び少なくとも１つのリコンフィギュラブル回路を具備する情報処理装置であって、
前記リコンフィギュアラブル回路は、
前記複数の回路ブロックのそれぞれの動作状況を示す信号を入力する入力手段と、
前記入力手段により入力される前記動作状況を示す信号を基に前記回路ブロックのいずれかにおける不具合の発生を検知する不具合検知手段と、
前記不具合検知手段により前記不具合の発生が検知されるとリセット信号を発生するリセット手段とを有し、
前記リセット手段により発生されたリセット信号に応じて、前記リコンフィギュアラブル回路の動作プログラムを更新する更新手段とを有することを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
本発明の一態様に係る情報処理装置における制御方法は以下のような工程を備える。即ち、
ＣＰＵを含む複数の回路ブロック、及び少なくとも１つのリコンフィギュラブル回路を具備する情報処理装置における制御方法であって、
前記複数の回路ブロックのそれぞれの動作状況を示す信号を入力する入力工程と、
前記入力工程で入力される前記動作状況を示す信号を基に前記回路ブロックのいずれかにおける不具合の発生を検知する不具合検知工程と、
前記不具合検知工程で前記不具合の発生が検知されるとリセット信号を発生するリセット工程と、
前記リセット工程で発生されたリセット信号に応じて、前記リコンフィギュアラブル回路の動作プログラムを更新する更新工程とを有することを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
図１１は、本実施の形態２において、図４に示したブロックＣ１０５が不具合の状態を検出して、リコンフィギュアラブル回路１０２が初期化要求信号１０１１を出力して論理回路を再構成する場合の状態遷移図の例である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正の内容】
【００６７】
【図１】本発明の実施の形態１に係る集積回路の構成を示すブロック図である。
【図２】本実施の形態に係る集積回路において、ＣＰＵが内部ブロック及び内部ブロックの両ＤＭＡデータ転送を起動する場合の動作例を示すフローチャートである。
【図３】本実施の形態に係る集積回路の内部ブロックＡと内部ブロックＢの調停回路の状態遷移例を示す図である。
【図４】本実施の形態に係る集積回路の内部ブロックＡと内部ブロックＢの調停回路の状態遷移例を示す図である。
【図５】本実施の形態に係る集積回路の調停回路の状態遷移例を示す図である。
【図６】本実施の形態に係るリコンフィギュアラブル回路を構成するアルゴリズムの例を示すフローチャートである。
【図７】本実施の形態に係る書き換え可能なフラッシュメモリのメモリマップを説明する図である。
【図８】デッドロック不具合に対処するソフトウェアによるワークアラウンド回避プログラムのアルゴリズムを説明するフローチャートである。
【図９】本実施の形態に係るフラッシュメモリを書き換える処理を説明するフローチャートである。
【図１０】本発明の実施の形態２に係る集積回路の回路構成を示すブロック図である。
【図１１】本実施の形態２において、図４に示したブロックＣが不具合の状態を検出して、リコンフィギュアラブル回路が初期化要求信号を出力して論理回路を再構成する場合の状態遷移図の例である。
【図１２】本実施の形態２に係るリコンフィギュアラブル回路を構成するアルゴリズムの例を示すフローチャートである。
【図１３】本実施の形態２に係るフラッシュメモリのメモリ空間を説明する図である。