(57)【特許請求の範囲】
【請求項１】
半導体薄膜を高分子基板表面上でパターニングすることにより、半導体の島を形成し、半導体薄膜に対してエネルギービーム処理を施す一方、高分子基板表面上の第1の絶縁層上にマスキング層を積層することにより、高分子基板をエネルギービームの照射に対して遮蔽するようにした、半導体の島から形成された薄膜電子回路を具えた電子デバイスの製造方法において、
（ａ）前記高分子基板に使用する高分子材料の最高使用温度より低い温度で長時間加熱して、前記高分子基板を前収縮させる工程と、
（ｂ）前記第1の絶縁層を、過程（ａ）での長時間加熱温度よりも低い温度で、前記前収縮の高分子基板上に堆積し、続いて、前記マスキング層を、前記高分子基板の表面全体に対して連続な層となるように前記第1の絶縁層上に堆積する工程と、
（ｃ）前記マスキング層が前記高分子基板の前記表面の全体に対して、連続層として形成された状態で、前記半導体薄膜にエネルギービーム処理を施す工程と、さらに、
（ｄ）前記半導体の島が存在している部分を除いて、前記高分子基板の表面から、前記マスキング層及び前記第1の絶縁層を除去する工程と、
を含むことを特徴とする電子デバイスの製造方法。
【請求項２】
前記半導体薄膜を、エネルギービーム処理工程（ｃ）に際して、前記高分子基板の表面全体に亙って連続な層を形成し、かつ前記半導体薄膜の材料のエネルギービーム吸収深さよりも大きな膜厚となるように、前記第1の絶縁層上に堆積したことを特徴とする請求項1に記載の電子デバイスの製造方法。
【請求項３】
前記工程（ｂ）が、前記高分子基板上に、前記第1の絶縁層、前記マスキング層、第2の絶縁層及び前記半導体薄膜を順次堆積する工程を含み、さらに、前記工程（ｄ）が、前記第2の絶縁層、前記マスキング層及び前記第1の絶縁層を、前記高分子基板から、前記半導体薄膜より形成された半導体の島が存在している部分を除いて除去する工程を含むことを特徴とする、請求項1に記載の電子デバイスの製造方法。
【請求項４】
前記第2の絶縁層を前記第1の絶縁層の堆積温度よりも高い温度で堆積することを特徴とする、請求項3に記載の電子デバイスの製造方法。
【請求項５】
前記マスキング層が前記エネルギービーム処理工程（ｃ）における入射エネルギービームを吸収することにより前記工程（ａ）の長時間加熱温度よりも高い温度に加熱され、かつ前記第1の絶縁層が前記高分子基板と、前記マスキング層との間で熱バリヤーとして作用することにより、前記高分子基板の温度を前記工程（ａ）の長時間加熱温度よりも低くしたことを特徴とする、請求項1〜4のいずれか一に記載の電子デバイスの製造方法。
【請求項６】
前記マスキング層を前記工程（ｃ）における入射エネルギービームを反射する作用を有する金属から形成することを特徴とする、請求項3又は4のいずれか一に記載の電子デバイスの製造方法。
【請求項７】
前記マスキング層を前記工程（ｃ）における入射エネルギービームを吸収する半導体材料から形成し、かつ前記マスキング層の膜厚を前記半導体材料のエネルギービームの吸収深さよりも大きくしたことを特徴とする、請求項3〜5のいずれか一に記載の電子デバイスの製造方法。
【請求項８】
前記マスキング層を前記半導体薄膜と同一の半導体材料を使用し、かつ前記半導体薄膜の堆積温度よりも低い温度条件で形成するとともに、前記マスキング層の膜厚が前記半導体薄膜の膜厚よりも大きいことを特徴とする、請求項7に記載の電子デバイスの製造方法。
【請求項９】
前記マスキング層及び前記第2の絶縁層を前記工程（ａ）における長時間加熱温度よりも低い温度で堆積することを特徴とする、請求項3〜8のいずれか一に記載の電子デバイスの製造方法。
【請求項１０】
前記エネルギービーム処理工程（ｃ）に際して、前記半導体薄膜を前記高分子基板の表面全体に亙って連続な層となるように形成し、かつ前記エネルギービーム処理工程（ｃ）後において、前記半導体薄膜をエッチング除去することにより前記半導体シリコンの島を形成することを特徴とする、請求項1〜9のいずれか一に記載の電子デバイスの製造方法。
【請求項１１】
前記エネルギービーム処理工程（ｃ）前に、半導体薄膜をエッチング除去して半導体の島を形成することを特徴とする、請求項3〜9のいずれか一に記載の電子デバイスの製造方法。
【発明の詳細な説明】
本発明は、高分子基板をマスキングして、この高分子基板上の半導体薄膜にエネルギービーム処理（例えば、薄膜の結晶成長のため）を施して、薄膜電子回路を具えた電子デバイスを製造する方法に関する。本発明でいうデバイスには、大面積イメージセンサー、フラットパネルディスプレイ（例えば、液晶ディスプレイ）、又はその他の大面積電子デバイス（例えば、薄膜データ記憶装置、薄膜メモリーデバイス、又は熱イメージデバイス）が含まれる。また、本発明は、このような方法により製造されたデバイスに関する。
廉価な絶縁基板上への薄膜トランジスタ（以後、TFTという）及び／又はその他の半導体回路素子からなる薄膜回路の研究開発は、大面積エレクトロニクス応用技術の観点より、近年ますます盛んになってきている。これらの回路素子は、アモルファス又は多結晶の半導体薄膜から形成された半導体の島（separate semiconductor island）状構造を有し、セルマトリックス、例えば、米国特許USP5,130,829の明細書に記載されているようなフラットパネルディスプレイにおいて、スッチング素子を形成している。この米国特許における総ての内容は、この明細書に含まれるものとする。
セルマトリックスの集積駆動回路のような、薄膜回路（多結晶シリコンを使用する場合が多い）の製造技術及び集積技術が近年発達してきている。回路速度を増加させるためには、結晶性に優れるとともに高移動度を有する半導体材料を、TFT回路素子における薄膜島状構造に使用することが望ましい。しかしながら、TFTマトリックスの漏れ電流を低く押さえるためには、低結晶性の材料（代表的なものとしては、アモルファスシリコン）をTFTに使用する事が望ましい。また、異なる結晶性を有する2つの半導体薄膜を堆積する代わりに、通常はレーザを用いたエネルギービームを、1つの薄膜のある一定部分に照射することにより、その部分の結晶性を高めるという方法が知られている。さらに、薄膜回路の製造方法として、半導体薄膜へ注入されたドーパントにアニーリング処理を施すために、同様にエネルギービーム処理を実施する方法が知られている。この半導体薄膜は、エネルギービーム処理によって、非常に高い温度（例えば、1200℃を超える温度）に達する。
これらの大面積電子デバイスの多くは、低コスト、低重量、及び／又は物理的柔軟性の観点から、基板材料として高分子材料を用いる方が望ましい状況になってきている。しかしながら、前記したような処理において使用され、かつ基板を異常な高温状態にするエネルギービームを高分子基板に使用すると、電気的な絶縁特性の劣化及び基板自体の溶解及び燃焼というような、好ましくない結果をもたらすことになる。
公開日本特許出願の特開平05-326402号の英文抄録（Vol 18,No141）及び公開公報の図面には、高分子基板上に形成された、厚いセラミック又は多孔質の薄膜上に何らの変形及び／又は組成変化を起こすことなく半導体薄膜を堆積するという、レーザ結晶化処理についての開示がなされている。このセラミック又は多孔質薄膜の形成は、MgO、Al2O3、Cr2O3、NiO、ZrO2、UO2などの材料を用いて、薄膜電子回路の製造に際しては一般的に用いられることのない、レーザアブレーション法で行う。
公開日本特許出願の特開平04-332134号の英文抄録（Vol 17,No178）及び公開公報の図面には、高分子基板上の薄膜電子回路を具えた電子デバイスの製造方法が開示されている。これらは、半導体薄膜を、高分子基板の表面上において、各々分離した島状になるようにパターニングし、そして、半導体薄膜をエネルギービーム処理するとともに、前記高分子基板表面上の第1の絶縁層上にマスキング層を設け、前記高分子基板を前記エネルギービームの照射から遮蔽するという製造方法を開示する。
このよく既知の方法においては、半導体薄膜（特開平04-332134号公報の第2図において符号6で示される）を、エネルギービーム処理を施す前に島状（20、21）にパターニングする。マスキング層（4）は、前記高分子基板表面上の第1の絶縁層（2）上に形成された、これら分離した島（20、21）の間に位置する。このマスキング層（4）は、Al、Cr、Taのような反射作用を有する金属から形成されている。さらに、エネルギービーム（11）による処理前に、島（20、21）状に形成されているTFTのゲート電極を作成するため、マスキング層（4）をパターニングする。また、前記エネルギービーム処理に際し、第2の絶縁層（5）をマスキング層（4）上に積層する。第2の絶縁層（5）は、TFTのゲート誘電体薄膜として作用するものである。
本発明は、半導体薄膜を高分子基板表面上でパターニングすることにより、半導体の島を形成し、半導体薄膜に対してエネルギービーム処理を施す一方、高分子基板表面上の第1の絶縁層上にマスキング層を積層することにより、高分子基板をエネルギービームの照射に対して遮蔽するようにした、半導体の島から形成された薄膜電子回路を具えた電子デバイスの製造方法において、
（ａ）前記高分子基板に使用する高分子材料の最高使用温度より低い温度で長時間加熱して、前記高分子基板を前収縮（pre-shrinking）させる工程と、
（ｂ）その後、前記第1の絶縁層を、工程（ａ）での長時間加熱温度よりも低い温度で前記前収縮させた高分子基板上に堆積し、続いて、前記マスキング層を、前記高分子基板の表面全体に亙って連続な層となるように前記第1の絶縁層上に堆積する工程と、
（ｃ）前記マスキング層が、前記高分子基板の表面の全体に亙って、連続層として積層された状態で、前記半導体薄膜にエネルギービーム処理を施す工程と、さらに、
（ｄ）その後、前記半導体薄膜から形成された前記半導体の島が存在している部分を除いて、前記高分子基板の表面から、前記マスキング層及び前記第1の絶縁層を除去する工程とを含むことを特徴とするものである。
本発明は、高分子基板上とその上に形成された薄膜電子回路の密着性の問題に関して、本発明者が認識し、解決したことに基づいてなされたものである。したがって、本発明に先立って、本発明者は、薄膜電子回路と高分子基板の密着性が弱いのは、エネルギービーム及びそれに基づく熱的な影響から高分子基板を保護すること、さらに、半導体の島を電気的に絶縁することを目的として望ましい層構造を採ることにより、前記高分子基板表面で応力が発生することに起因することを見いだした。また、本発明者は、問題となる応力の大部分が、高分子基板、マスキング層及び絶縁層に使用する材料の熱膨張係数が異なることに起因すると確信している。
これらの応力は、本発明によりかなりの量を減らすことができる。すなわち、本発明は、（ｉ）長時間加熱により、高分子基板を前収縮させ、（ii）この長時間加熱温度より低い温度で、前収縮させた基板上に第1の絶縁層を堆積し、（iii）マスキング層を連続層として形成するとともに、半導体薄膜に該エネルギービーム処理を施し、さらに（iv）その後、半導体薄膜から形成された半導体の島が存在する部分を除いて、前記高分子基板の表面から、前記マスキング層及び前記第1の絶縁層を除去するものである。高分子基板の表面から絶縁層及びマスキング層を除去すると、デバイスの製造工程やデバイスの操作過程において、密着性に重大な影響を与える温度サイクルから発生する応力の大部分を取り除くことができる。低い温度で第1の絶縁層を堆積すると、異なる熱膨張の効果（第1の絶縁層において応力を生じさせる）を減らすことができる。後に記載するように、本発明の薄膜電子回路においては、絶縁層及びマスキング層を既に一般的に使用されている材料を用いて形成する。
ある1つの態様においては、半導体薄膜自身をマスキング層として第1の絶縁層上に堆積する。したがって、本発明の一つの態様としては、半導体薄膜を高分子基板表面上でパターニングすることにより半導体の島を形成し、半導体薄膜に対してエネルギービーム処理を施す一方、高分子基板表面上の第1の絶縁層上に半導体薄膜を連続層として形成することにより、高分子基板をエネルギービームの照射から遮蔽するようにした、半導体の島から形成された薄膜電子回路を具えた電子デバイスの製造方法において、
（ａ）前記高分子基板に使用する高分子材料の最高使用温度より低い温度で長時間加熱して、前記高分子基板を前収縮させる工程と、
（ｂ）前記第1の絶縁層を、工程（ａ）での長時間加熱温度よりも低い温度で前記前収縮させた高分子基板上に堆積し、続いて、前記半導体薄膜を、前記高分子基板の表面全体に亙って連続な層となるように堆積する工程と、
（ｃ）前記半導体薄膜が、前記高分子基板の表面の全体に亙って連続層として形成された状態で、前記半導体薄膜にエネルギービーム処理を施す工程と、さらに、
（ｄ）その後、前記半導体薄膜から形成された、前記半導体の島が存在している部分を除いて、前記高分子基板の表面から、前記半導体薄膜及び前記第1の絶縁層を除去する工程とを含むことを特徴とする製造方法を提供する。
本発明における第1の態様において前記高分子基板を十分に保護するためには、エネルギービーム照射工程（ｃ）において、前記半導体薄膜を前記高分子基板の表面上全体に亙って連続な層とする必要があり、さらに好ましくは、前記半導体膜厚を半導体材料のエネルギービームの吸収深さよりも大きくし、少なくとも熱拡散長さ程度の厚さとする。代表的な薄膜シリコン材料において、紫外エキシマレーザ波長の吸収深さはおおよそ0.01μｍ以下であるが、熱拡散長さはそれよりも1桁大きい。
ある種のデバイス製造工程では、エネルギービーム処理前、例えば、ドーパントが注入された領域においてレーザアニーリングが施される前に、半導体の島を形成することが好ましい。また、半導体の島を、比較的薄い、例えば、約0.05μｍあるいはそれ以下の厚さの半導体薄膜から形成することが好ましい。さらに、本発明者は、応力を減少させるために低い温度で第1の絶縁層を堆積すると、電気的絶縁特性が劣化する恐れがあり、さらに半導体の島からなる薄膜電子回路においては、さらに優れた電気的絶縁特性が要求されることを見いだしている。本発明の第1の態様におけるこのような問題は、本発明の第2の態様において解決される。すなわち、半導体薄膜の下に分離したマスキング層を設けるものである。
したがって、本発明の第2の態様は、半導体薄膜を高分子基板表面上でパターニングすることにより半導体の島を形成し、半導体薄膜に対してエネルギービーム処理を施す一方、高分子基板上の第1の絶縁層上にマスキング層を設けて、エネルギービームの照射から高分子基板を遮蔽するようにした、半導体の島から形成された薄膜電子回路を具えた電子デバイスの製造方法において、
（ａ）前記高分子基板に使用する高分子材料の最高使用温度より低い温度で長時間加熱して、前記高分子基板を前収縮させる工程と、
（ｂ）前記第1の絶縁層を、工程（ａ）での長時間加熱温度よりも低い温度で前記前収縮させた高分子基板上に堆積し、続いて、前記マスキング層を、前記高分子基板の表面全体に亙って連続な層となるように堆積し、さらに、続いて、第2の絶縁層を、前記マスキング層上に堆積する工程と、
（ｃ）前記マスキング層が、前記高分子基板の前記表面の全体に亙って連続層ととなるように形成された状態で、前記半導体薄膜にエネルギービーム処理を施す工程と、さらに、（ｄ）その後、前記半導体薄膜から得られた前記半導体の島の部分を除いて、前記高分子基板の表面から、少なくとも前記第2の絶縁層及び前記マスキング層を除去する工程とを含むことを特徴とするものである。
応力を減少させるためには、前記マスキング層及び前記第1の絶縁層もまた、工程（ａ）の長時間加熱温度よりも低い温度で堆積することが好ましい。また、基板表面の応力を最小にするためには、第1の絶縁層を第2の絶縁層よりも低い温度で堆積する。前記第2の絶縁層よりも低い温度で堆積した前記第1の絶縁層の電気的絶縁特性は、前記第2の絶縁層の電気的絶縁特性よりも劣っている。しかしながら、前記半導体の島は前記第2の絶縁層上に局在しており、そして、高い温度で堆積された前記第2の絶縁層は、優れた電気的絶縁特性を有する。
半導体薄膜の結晶成長の特性の観点からは、半導体薄膜は、使用する半導体材料のエネルギービームの吸収深さよりも大きく、かつ使用する半導体材料の熱拡散長さと同程度の膜厚を有している方が有利である。この状況において、エネルギービームを発生させるためには、エキシマレーザを使用するのが便利である。しかしながら、この状況下においても、異なる熱膨張によって生じる応力を基板全体に亙って均一なものとするため、及びピンホールが半導体薄膜又は半導体の島に存在することに起因する、エネルギービーム照射からの高分子基板の保護のために、エネルギービーム処理に際して、半導体薄膜又は半導体の島の下に連続層としてのマスキング層を設けることが有利である。
マスキング層が、工程（ｂ）において入射エネルギービームを反射する作用を有する金属（例えば、Cr、Ta、Al、W、Mo、Ag、Ti）からなる場合は、反射ビームが、半導体薄膜上の装置によって再度反射されないように、装置のデザインについては十分な注意が必要である。このような再度の反射は、局部的に過度の照射を生じ、半導体薄膜又は半導体の島及びマスキング層に局部的な過熱スポットを発生させる。このため、反射型のマスキング層の使用は避け、マスキング層において入射ビームの吸収を最大限にする方が有利である。これらの利点は、マスキング層を、入射エネルギービームを吸収し、かつエネルギービームの吸収深さよりも大きな膜厚を有する半導体材料から形成することによって、直ちに達成されるものである。絶縁層と半導体薄膜を連続して堆積するため、マスキング層として半導体を使用すると、絶縁層とマスキング層を同一バッチ内で堆積することができてさらに有利である。応力を減らすためには、この半導体マスキング層を、それに続く半導体薄膜の堆積温度よりも低い温度で堆積しても良い。
半導体マスキング層のビームが照射される部分は、入射ビームの吸収によってかなりの高温（例えば、1200℃以上）にまで達する。したがって、好ましくは、第1の絶縁層を、かかる加熱状態から高分子基板を保護するための熱バリヤーとして作用するように最適化する。一般に、第1の絶縁層は、上層からの熱拡散、及び／又は不純物の拡散という悪影響から高分子基板を遮蔽すべく、バリヤー層としての役目をする。
第1及び第2の絶縁層には、薄膜回路技術において既に使用されている種々の絶縁材料を使用することができる。例えば、酸化シリコン及び／又は窒化シリコン及び／又は酸化窒化シリコンである。
エネルギービーム処理工程（ｂ）に際しては、半導体薄膜を高分子基板の表面全体に亙って連続的な層となるように形成する。そして、エネルギービーム処理工程（ｂ）の後、半導体薄膜を部分的にエッチング除去し半導体の島を形成する。しかしながら、本発明における絶縁層及びマスキング層は、また、予め半導体の島が形成された状態、すなわち、エネルギービーム処理過程（ｂ）前において、半導体薄膜が部分的にエッチング除去されて、半導体の島が形成されているような場合でも、高分子基板の保護に対して適している。
本発明におけるこれらの及びその他の特徴、及び有利な点は、添付した図面に関連づけて以下に記載された本発明の実施例（あくまでも一例）において、詳しく説明がなされる。
第2図から第6図、並びに第8図及び第9図に示された断面図は、あくまでも図面としての役割のためのものであり、スケール的に正確なものではない。これら断面図における各部分の大きさや比率は、図面中での説明を正確かつ簡便なものとするために、相対的に誇張して、あるいは縮小して記載されている。また、符号は、同一の部分を示すことを明確にするために、総ての図において同一とした。
第1図から第6図は、半導体の島1a、1bから形成された薄膜電子回路を具えた大面積電子デバイスの製造過程を示したものである。この方法においては、半導体薄膜1を高分子基板10の表面15の上方で半導体の島1a、1bにパターニングする（第4図参照）。その後、半導体薄膜1は、エネルギービーム20による処理（第3図参照）、及び／又はエネルギービーム30による処理（第4図参照）を実施する一方、高分子基板10を前記表面15上の第1の絶縁層11上に形成されたマスキング層13によって、エネルギービーム20及び30の照射から遮蔽する。
本発明による方法は、
（ａ）高分子基板10に使用する高分子材料の最高使用温度より低い温度で、長時間加熱することにより高分子基板10を前収縮させる工程（第1図参照）と、
（ｂ）第1の絶縁層11を、工程（ａ）での長時間加熱温度よりも低い温度で堆積し、続いて、マスキング層13を、基板の表面15の全体に亙って連続な層となるように堆積し、さらに、続いて、第2の絶縁層12を、前記連続的なマスキング層13上に堆積する工程（第2及び第3図参照）と、
（ｃ）マスキング層13が高分子基板10の前記表面15の全体に亙って、連続層として形成された状態で、半導体薄膜1、1a、1bにエネルギービーム処理20、30を施す工程（第3及び第4図参照）と、さらに、
（ｄ）その後、半導体薄膜1から得られた、半導体の島1a、1bの部分を除いて、高分子基板10の前記表面15から、第2の絶縁層12及びマスキング層13、さらには第1の絶縁層11を除去する工程とを含むことを特徴とするものである（第5図参照）。
本発明の方法は、高分子基板に隣接して存在する絶縁層及びマスキング層11〜13の層構成中に生じる歪みを減少させる。さらに、過程（ｄ）の後においても基板表面15において発生し、結果として層構成11〜13中に残存することになる応力をも減少させる。このように半導体の島1a、1bと高分子基板10との密着性は、かなりの程度改善される。
以下、第1図から第6図を参照して、上述した態様に基づく実施例を説明する。この例において、薄膜電子回路は、いわゆる自己整合型の薄膜トランジスター（TFT）を具えている。このTFTは、半導体の島1a、1b中にソース及びドレイン電極領域22、23が形成され、さらにチャネル領域21が形成されている（第4図〜第6図参照）。これらのソース及びドレイン領域22、23を、最も一般的には、ドーパントをイオン注入することによって形成する。そしてこの後、注入されたドーパントの活性を高めるためにレーザビーム30によってアニール処理を施す（第4図参照）。これらのTFTのチャネル領域21は、レーザビーム20を使用した結晶成長によって形成した高移動度多結晶材料からなる。したがって、この例では、2つのエネルギービーム20を使用する。第3図及び第4図ともに、エネルギービーム20及びエネルギービーム30を各々矢印を用いて表しているが、これらビーム20及び30はともに単一のビームであり、これらを基板10上で走査させて使用する。代表的には、これら単一のエネルギービーム20及び30のビーム幅は、約104μｍ、すなわち約1ｃｍのオーダーである。
ほとんどの場合、薄膜電子回路のTFTは個々に半導体の島1a、1bを有している。そして、これらTFTの島1a、1bの大きさは、約30×30μｍ程度である。また、これら個々の島の間隔は、おおよそ5〜10μｍ程度である。代表的な大面積電子デバイスにおいては、シリコンの島1a、1bの占有率は、高分子基板10の全表面15に対して50％以下（例えば、1〜25％）である。しかしながら、本発明における応力の減少は、高分子基板15上の回路密度を高めることを可能にするものである。
本発明でいう大面積電子デバイスには、例えば、USP5,130,829に記載されているような薄膜セルマトリックスを有するフラット型パネルディスプレイや、同様な基板10上に集積薄膜駆動電子回路を有するフラット型パネルディスプレイが含まれ、さらには、大面積のイメージセンサーやデータ記憶装置、メモリーデバイスをも含むものである。デバイス基板10の製造に際しては、各種市販の高分子材料を用いることができる。高分子基板10は、それ自体が耐熱性を有し、単独で使用可能な高分子フィルムから造られるか、あるいは、他の耐熱性を有する材料で造られたフィルム上に、高分子材料を塗布してなる多層フィルムから造られる。大面積電子デバイスの基板10の材料として、ポリイミドが最も頻繁に用いられる。
ポリイミドの最高使用温度は、一般的には約300℃にも達する。高分子材料の最高使用温度とは、高分子材料を長時間加熱してもその特性、例えば、柔軟性や電気的絶縁特性を保持することが可能な、最高保持温度より決定されるものである。基板10としての使用に適した高分子材料を、最高使用温度とともに例示すると、以下の材料が挙げられる。
ポリエーテルスルホン（PES）                      220℃
ポリアクリレート（PAR）                          180℃
ポリエーテルイミド（PEI）                        170℃
ポリエチレンナフタレート（PEN）                  150℃
ポリエチレンテレフタレート（PET）                130℃
高分子基板10とその上に形成された薄膜電子回路の間の密着性は、高分子基板10とその上に積層された各層11、13、12、1から形成される層構造との間で発生する応力によって、好ましくない影響を受ける。最も好ましくない影響（本発明においては存在しない）は、（ｉ）高分子基板10上に各層11、13、12、1を堆積する際の、高分子基板10の長時間の加熱とそれに続く冷却、並びに（ii）エネルギービーム処理中の半導体薄膜1及びマスキング層13のビーム加熱から潜在的に生じる。この堆積によって生じる潜在的な問題は、高分子基板の表面15の全体に亙って、各層11、13、12及び1が連続な層となるように一定時間（通常は1時間以上）堆積することにより、この連続堆積のある段階において、基板温度が基板材料の最高使用温度に近接することに起因する。また、エネルギービーム処理によって生じる潜在的な問題は、半導体薄膜及びマスキング層がビームの照射を受けると、その温度が高分子基板10の最高使用温度、並びにその上に各層11、13、12及び1を堆積する際の温度よりも高い温度に達すること、さらに、高分子基板の表面15の全体に亙って、連続した層構造（少なくとも層11及び層13）を有することに起因する。本発明によれば、これらの応力を十分に取り除くことができる。
各層11、13、12及び1を連続して堆積する前に、高分子基板10を、第1の絶縁層11の温度より高いが、基板材料の最高使用温度よりは低い温度で、長時間加熱して前収縮させる。好ましくは、高分子基板10の長時間加熱は、高分子基板の表面15から、各層11〜13からなる層構造を除去する前の、連続した製造工程（ｂ）及び（ｃ）において高分子基板10が受ける最高保持温度に相当する温度で実施する。第1図の2つの曲線は、それぞれ200℃及び250℃における、時間ｔ（hour）に対するポリイミド基板10の前収縮率を表したものである。200℃及び250℃の各々のアニーリング温度において、ポリイミド基板10の収縮率R（ppm/h）と時間ｔとは、比較的簡単な関係になることが分かる。寸法の変化は、室温（20℃）に冷却した後に測定したものであり、加熱温度（200℃及び250℃）において測定したものではない。したがって、ポリイミド基板10の熱膨張に関連した寸法変化は第1図からは除かれている。
ポリイミド基板10を、それぞれ200℃及び250℃に加熱すると、ポリイミド基板10は、第1図にしたがって、それぞれ約700及び2000ppm/hの割合で収縮を開始する。25×25ｃｍの高分子基板表面15の場合には、103ppmの寸法変化率は、250μｍの寸法変化を生じさせる。この寸法変化（本発明に含まれる、その他のあらゆる要素を無視すると）は、高分子基板10と、この基板上に250μｍの寸法変化を生じさせる温度で、1時間堆積することにより形成された層構造との間に大きな応力を生じさせる。200℃で5〜10時間、又は250℃で約10時間アニーリングすると、収縮率は約10ppm/hにまで減少する。25×25ｃｍの表面では、10ppm/hの寸法変化率は2.5μｍに相当する。好ましくは、アニーリング処理は、連続した製造工程において生じる寸法変化に起因した潜在的な応力が十分に減少し、大面積の基板15、例えば、0.5×0.5ｍあるいは1.0×1.0ｍの大きさの基板の使用が可能となるまで、長時間行う。例えば、200℃において50時間という長時間加熱を実施することにより、収縮率は、1ppm/h（すなわち、1ｍ当たり1μｍ）以下にまで減少する。250℃でのアニーリング処理は、収縮率Ｒが2ppm/hで飽和してしまうため、200℃でのアニール処理に比べ効果は少ない。したがって、ポリイミドを基板材料として用いた本実施例では、200℃、100時間加熱が最も有利な前収縮を実施するための条件であるということになる。この条件では、収縮率は1ppm/hよりはるかに小さい値を示す。
第2図に記載されているように、半導体薄膜1を堆積し、この半導体薄膜から半導体の島1a、1bを形成する以前に、絶縁層及びマスキング層11〜13からなる層構成を、前収縮させた高分子基板10の上に形成する。各層11〜13は、公知のプラズマ励起化学気相成長法（ＰＥＣＶＤ）によって、例えば、100℃から200℃の低温で堆積する。堆積に際しては、基板表面を常法により予め洗浄しておく。
第2図の層構成に示されている絶縁層11及び12は、酸化シリコン及び／又は窒化シリコンから形成されており、マスキング層13は、吸収作用のあるシリコンで形成されている。ポリイミド又はＰＥＳを高分子基板10の材料として用いると、絶縁層11を、100℃から200℃の温度範囲で、約0.2μｍ程度の厚さに堆積することができる。堆積温度は、堆積槽内の高分子基板10が設置されている、加熱ベースプレートの温度によって決まるものである。高分子基板10が設置されているベースプレートは堆積槽内での移動が可能であるため、高分子基板10を堆積過程の途中で外気に晒すことなく、各槽11、13、12及び1を同一バッチで連続して堆積することができる。100℃から200℃（250℃において前収縮させたポリイミド基板10を使用する場合は250℃）の温度範囲で、約0.1μｍの厚さにシリコンマスキング層13を堆積する。層11及び13を低温で堆積すると、高分子基板10との熱膨張差に起因した応力の発生を抑制することができ、その結果、高分子基板の表面15で発生する応力を減少させることができる。しかしながら、100℃から150℃の範囲の温度で堆積した絶縁層11は、多孔質かつおそらくは高濃度に水分を含有することに起因して、電気的絶縁特性はあまり良好ではない。しかしながら、これらの要因は、層11の断熱特性にはさほど影響を与えない。第2の絶縁層においては優れた電気的絶縁特性が要求されるため、例えば、少なくとも200℃、さらにポリイミド基板10が使用される場合は250℃の高温で、第2の絶縁層12を堆積する。第2の絶縁層12は、第1の絶縁層11よりも大きな膜厚を有する。このように高分子基板10に隣接した第1の絶縁層11の膜厚が小さいと、高分子基板表面15において発生する応力がさらに減少し、高分子基板10と各層11〜13との密着性改善にとって有利になる。第7図には、第1の絶縁層11及び第2の絶縁層12の、各温度に対して選択すべき膜厚ｔが示されている。
また、薄膜回路素子としてのシリコン薄膜1を、高分子基板10上に積層された各層11〜13からなる層構成上に公知の方法によって堆積する。例えば、シリコン薄膜1を、100℃から250℃の低い温度条件で、プラズマ励起化学気相成長法（ＰＥＣＶＤ）によりアモルファス状態に堆積する。得られたシリコン薄膜1は水素を含んでいるので、シリコン薄膜1は、通常a-Si:Hとして知られた組成を有している。シリコン薄膜1の膜厚は、一般的には0.1μｍ以下であり、例えば0.05μｍ以下の値である。各層11〜13で構成される層構造中の応力を減少させるべく、シリコン薄膜1の堆積温度よりも低い温度で、シリコンからなるマスキング層13を堆積する。さらに、エネルギービーム20及び30の吸収を高めるために、マスキング層13の膜厚はシリコン薄膜1の膜厚よりも大きくする。
第3図は、シリコン薄膜1の少なくとも一部を結晶化させるための、レーザ処理工程を表したものである。エネルギービーム20としては、エキシマレーザによって生成される紫外領域波長のパルスレーザを使用する。紫外領域波長のレーザビーム20は、半導体薄膜1及び／又はマスキング層13に使用する半導体材料の吸収深さの制御が可能であるという公知の利点を有する。シリコン薄膜1の膜厚は、薄膜の材料であるシリコンの、ビーム20に対する吸収深さよりも大きく、熱拡散長さよりも若干小さくする。シリコンマスキング層13の膜厚は、シリコンの熱拡散長さよりも大きくする。このようにすると、シリコン薄膜1のピンホール等を通ってくるレーザ光から、高分子基板10を有効に遮蔽することができる。
第3図のレーザ結晶化処理においては、KrFパルスレーザの248ｎｍ波長を用い、1パルス当たり100〜300J/cmのレーザパルスをシリコン薄膜1に照射する。パルス間隔はナノ秒の単位である。シリコン薄膜1の結晶化には、単一パルス又は多重パルス（例えば、5〜10パルス）を使用する。第3図に表されたようなレーザ処理を実施すると、アモルファス状態のシリコン薄膜1は、多結晶シリコンへと変化する。多結晶シリコンの結晶粒の大きさは、通常0.1〜0.3μｍである。Ｎチャネル型TFTの多結晶材料中における電界効果による電子の移動度は、通常50〜200cm/V・sの範囲である。
第3図において、レーザビーム20が照射されると、シリコン薄膜1はその大部分が溶解する。溶解したシリコンの温度は約1250℃である。第1の絶縁層11及び第2の絶縁層12は、第3図のレーザビーム処理工程における加熱から高分子基板10を保護するための熱バリヤーとして作用する。
第7図は、レーザパルス20を20ナノ秒以下の間照射したときの第1の絶縁層11及び／又は第2の絶縁層12の膜厚ｔと膜厚方向の温度の減少の関係を表したものである。第7図から明らかなように、約200ｎｍの膜厚の酸化シリコンを用いると、約1200℃の表面温度を50℃以下の周囲温度にまで減少させることができる。したがって、第3図に表されているように、高分子基板10をレーザ照射による熱の影響から十分に保護することができる。
第3図において、シリコン薄膜1は、高分子基板10の表面全体に亙って連続的な薄膜状態を呈している。すなわち、半導体の島1a、1bは、このレーザ処理工程において、未だ形成されていない状態である。0.3μｍの膜厚を有する第2の絶縁層12は、シリコン薄膜1がレーザビーム20を透過させてしまうようなピンホール、あるいはその他の欠陥を有する部分を除くと、シリコン薄膜1の下側に存在する優れた熱バリヤーとして作用する。このような欠陥が存在する部分を除くと、溶解したシリコン薄膜1の下に積層されている第1の絶縁層11の温度は、第1の絶縁層11を堆積したときの温度よりも低くなっている。そして、シリコン薄膜1の下方にある第1の絶縁層11中の応力が増加することはない。シリコン薄膜1に前記したような欠陥が存在すると、レーザビーム20は、シリコン薄膜1の下側に積層されたシリコンマスキング層13に吸収される。これにより、シリコンマスキング層13の上面は局部的に溶解するが、0.2μｍ膜厚の第1の絶縁層11及びシリコンマスキング層13下部の未溶解の部分は、高分子基板10に対する優れた熱バリヤーとしての役割を果たす。したがって、シリコン薄膜1及びシリコンマスキング層13は、レーザビーム20の照射によって、高分子基板の前収縮アニーリング温度（第1図では、200℃又は250℃）よりもはるかに高い温度にまで加熱されるが、第1の絶縁層11及び第2の絶縁層12が熱バリヤーとして作用するため、高分子基板10の温度を、前収縮アニーリング温度よりも低い状態に保っておくことができるのである。
第3図に表された結晶成長工程の後、高分子基板10を乾燥し、続いて、フォトリソグラフィ及びエッチング工程において、シリコン薄膜から公知の方法を用いて回路素子としてのシリコンの島1a、1bを形成する。TFTにおいては、シリコンの島1a、1b上に公知の方法により絶縁ゲート電極24、25を形成する。絶縁ゲート構造24、25は、誘電体薄膜24及びその上のゲート電極25を具える。フォトリソグラフィ及びエッチング工程により絶縁ゲート構造24、25のパターニングを実施した後、シリコンの島1a、1bの間に存在する第2の絶縁層12をエッチングして除去する。
自己整合型TFTにおいては、この絶縁ゲート構造24、25を、ソース及びドレイン電極領域22、23を形成するためのドーパントイオンのイオン注入35から、チャネル領域21を遮蔽するために、注入マスクとしての既知の方法で使用する。ドーパントイオン35としては、Ｎチャネル型TFTの場合、リン又はヒ素を使用する。ソース及びドレイン電極領域22、23に注入されたドーパントイオンを活性化させる目的で、次に、レーザアニーリング処理を実施する。簡略化の目的で、第4図には、レーザビーム30及びドーパントイオンのイオン注入35の双方が表されている。しかしながら、当業者であれば、実際の操作では、ドーパントイオンのイオン注入35の後にデバイスを注入装置からはずして、その後レーザビーム30の照射のためにレーザ処理装置へ移動させるものであることは容易に理解することができる。
第4図に表されたレーザ処理と第3図に表されたレーザ処理とは、各層1、11及び13からなる層構造、並びにレーザビーム20及び30のエネルギー状態の点で相違する。すなわち、第3図のシリコン薄膜1は、高分子基板の表面15上全体に亙って連続な層状態を呈しているが、第4図においては、シリコン薄膜1は、レーザビーム処理前にエッチング除去されて、シリコンの島1a、1bの状態を呈している。第4図においては、レーザビーム30は、シリコンの島1a、1b間に存在するシリコンマスキング層13に照射される。したがって、シリコンマスキング層13は、レーザビーム30が照射される領域においては、第1の熱吸収層としての作用する。同様に、下地層として存在している第1の絶縁層11は、高分子基板10を保護するための熱拡散バリヤーとして作用する。しかしながら、第4図において、注入したドーパントをアニーリングするために使用するレーザビーム30のエネルギーは、第3図おいて、結晶成長のために使用するエネルギービーム20のエネルギーよりも一般的には小さい。このため、シリコンマスキング層13及びシリコンの島1a、1bにおいて、レーザビームが照射されることにより部分的な溶解が発生するとしても、第2図に示されたシリコン薄膜1に比べ、その溶解する膜厚方向の深さは一般には小さい。
シリコンマスキング層13の膜厚が0.1μｍであり、第1の絶縁層11の膜厚が0.2μｍである場合においては、第1の絶縁層11及びシリコンマスキング層13の溶解があまり進んでいない部分が、熱バリヤー層として作用して熱拡散を減少させるため、シリコンの島1a、1bの間に位置する高分子基板10の部分はこの熱の影響から保護される。第1の絶縁層11は、第2の絶縁層12よりも低温で堆積されるが、断熱特性においては大差がない。したがって、0.2μｍ膜厚の第1の絶縁層11及び未溶解のシリコンマスキング層13により、150℃以下の温度、すなわち、高分子基板10の前収縮処理のためのアニーリング温度以下の温度では、シリコンの島1a、1bの間に位置する高分子基板の表面15を十分に保護することができる。
第4図に表されたレーザビーム処理は、本発明の製造方法における最後のレーザビーム処理である。その後、第5図に示されているように、第1及び第2の絶縁層11、12並びにマスキング層13を、シリコンの島1a、1bが存在している部分を除いて、高分子基板の表面15からエッチング除去する。ここでいうエッチングとは、高分子基板10を乾燥した後、フォトリソグラフィ工程及びエッチング工程を実施することをいう。一方、フォトレジストパターン38を用いて、シリコンの島1a、1bからなるTFTが、エッチングされないようにマスキングする。マスクされることにより高分子基板10上に残された各層11〜13の部分は、TFTのシリコンの島1a、1bのプラットフォーム状又はペデスタル状の支持台座の役割を果たす。
第4図に表されているように、シリコンの島1a、1bが存在しない領域のマスキング層13の少なくとも上部層は、堆積時の温度よりも十分に高い温度状態になる。この結果、エネルギービーム30の照射加熱によって、シリコンの島1a、1bが存在しないシリコンマスキング層13の部分及び第1の絶縁層11の部分に内部応力が発生する。さらには、これらの層中で組成の変化が生じる可能性にもつながる。しかしながら、第1の絶縁層11及びマスキング層13中で応力が発生した部分は、第5図に示されているように、支持台座形成工程において除去されるため、最終的に得られるデバイス中に前記応力が残存することはない。
最終的な薄膜回路素子を得るには、更なる工程を施す必要がある。例えば、絶縁層41を、高分子基板10上の台状に形成された各層11〜13上のシリコンの島1a、1b上に堆積する。次に、ゲート電極25並びにソース及びドレイン領域22、23上に形成された絶縁層41中に接触窓を形成するために、高分子基板10を乾燥した後、フォトリソグラフィ及びエッチングを行う。また、個々の回路素子に対しての結線及び内部結線42〜45を形成すべく金属薄膜を堆積し、さらに、フォトリソグラフィ及びエッチング処理を実施することによって、この金属薄膜をパターニングする。このようにして得たデバイス構造を第6図に示す。絶縁層41は最終的な製造工程において堆積されるため、薄膜の連続堆積、レーザビームによる結晶化、ドーパントの注入、及びレーザビームによるドーパントアニーリング処理において発生する熱の影響を受けることがない。したがって、絶縁層41は、高分子基板10と接触した部分において適度な密着性を有する。しかしながら、密着性を改善するためには、製造工程あるいは動作中において生じる温度変化に対して、特別な措置を採ることが望ましい。例えば、絶縁層41を堆積後に低温度状態に置いたり、高分子基板10上の、支持台座11〜13間における結線及び内部結線が形成されていない絶縁層41の領域をエッチング除去したりすることが考えられる。
最終的に得られるTFT構造は、分離した多結晶シリコンの島1a、1bを不活性化させるために、好ましくは、水素化処理を行う。この処理は通常、水素雰囲気中で、高分子基板材料の最高使用温度（ポリアミドに対しては300℃）近傍において約1時間加熱して行う。この処理は、高分子基板10の前収縮温度（第1図では200℃又は250℃）よりも高い温度で行うが、半導体薄膜1及び各層11〜13は既に島状になっているため、この層構造内で過度の応力が発生することはない。これは、この島状の部分が熱膨張しても、各部分がこの膨張に応じて互いに移動することができるからである。さらに、この水素化処理では、水素化温度前後でランピングするため、急激な温度変化を避けることができる。
本発明の範囲内において、さらなる変更及び変形を行うことができる。例えば、第4図に示されている絶縁ゲート電極構造24、25のパターニングに際し、イオン注入によりソース及びドレイン領域22、23を形成する部分のゲート誘電体薄膜24をエッチング除去し、続いて、シリコンの島1a、1bの間に存在する第2の絶縁層12をエッチング除去する。第8図は、絶縁層12及びマスキング層13がエッチング除去されずに残ったままの状態で、ドーパント注入35及びドーパントのレーザアニーリング工程30を実施する変形例を示している。第6図において示されているように、最終的なデバイスの製造工程においてこれら絶縁層12及びマスキング層13を除去する。第3図は、連続層状態のシリコン薄膜1へレーザビーム20を照射することによって、結晶を成長させる工程を表したものである。しかしながら、第3図に示された結晶成長工程前に、半導体薄膜1を除去してシリコンの島1a、1bを形成することもできる。これにより、第1の絶縁層11の膜厚を大きくすることができる。
第2図から第6図に示されている態様では、第3図のレーザビーム20による結晶成長化処理、及び第4図のレーザビーム30によるドーパントのアニーリング処理という、2つのレーザ処理が示されているが、本発明の場合、必ずしも2つのレーザ処理を行う必要はなく、どちらか一方のレーザ処理を実施すれば本発明の目的は達せられる。例えば、第3図に示された結晶成長化処理を省略した場合、自己整合型TFTは、アモルファスシリコンチャネル領域21、並びにソース及びドレイン領域22、23から形成されることになる。また、あらかじめドーピングされた薄膜を堆積する場合は、ソース及びドレイン領域22、23を形成するTFTに対しては、第4図に示されているようなドーパントのアニーリング処理を実施する必要はなく、第3図に示されたような、レーザビーム20による結晶成長化処理を実施することにより、多結晶シリコンチャネル領域21を形成する。
第2図から第6図及び第8図に示された態様においては、半導体薄膜1の他に分離したマスキング層13を用いている。これにより、非常に効果的かつ応用自在な層構成を提供することができる。第9図は、第1の絶縁層11上に、半導体薄膜1自体をマスキング層として形成した場合を示している。したがって、本発明におけるこの態様は、高分子基板10の表面15に形成された第1の絶縁層11上に、シリコン薄膜1を連続層の状態に形成し、かつ、この連続層状態のシリコン薄膜1にレーザビーム20を照射するとともに、連続層状態のシリコン薄膜1自体が高分子基板10をエネルギービーム20から遮蔽して、半導体の島1a、1bを有する薄膜電子回路を具える、電子デバイスを製造する方法を提供するものである。すなわち、この方法は以下の工程を具えるものである。
（ａ）第1図と同様な方法により、基板に使用する高分子材料の最高使用温度より低い温度で、長時間加熱することにより高分子基板を前収縮させる工程と、
（ｂ）その後、第1の絶縁層11を、工程（ａ）での長時間加熱温度よりも低い温度で堆積し、続いて、半導体薄膜1を、基板の前記表面の全体に亙って連続な層となるように堆積する工程と、（ｃ）第9図に示されているように、半導体薄膜1が前記高分子基板10の表面の全体に亙って、連続層として積層された状態で、半導体薄膜1にエネルギービーム処理を施す工程と、さらに、
（ｃ）その後、半導体薄膜1から得られた半導体の島1a、1bが存在する部分を除いて、前記高分子基板の表面から、半導体薄膜及び第1の絶縁層11を除去する工程。
第9図に示された製造方法では、高分子基板10を十分に保護するために、半導体薄膜1は、エネルギービーム処理工程（ｃ）において、高分子基板の表面15の全体に亙って連続な層となっており、また、半導体材料の熱拡散長さよりも大きな膜厚を有していることが好ましい。したがって、第9図に示された態様では、半導体薄膜1が0.1μｍ程度の膜厚を有し、第1の絶縁層11が0.3μｍ程度の膜厚を有していることが好ましい。
第2図から第9図におけるエネルギービーム20及び30は、レーザによって発生させられるものである。レーザビーム20は、結晶化状態及び加熱状態をコントロールするために用いられる。しかしながら、第3図又は第9図の結晶成長工程、及び／又は、特に、第4図又は第8図に示されているドーパントのアニーリング工程においては、他の形態のエネルギービーム（例えば、電子ビームや高パワーのランプ）を使用することもできる。したがって、高強度ランプに短時間照射させることにより、各層11〜13で高分子基板10を保護した状態において、第3図、第4図、第8図及び第9図に示されたエネルギービーム処理を実施することができる。
多結晶シリコンの自己整合型TFTの製造工程については、第4図から第6図及び第8図に示されている。しかしながら、シリコン薄膜1から形成されたシリコンの島を有する、他の型の薄膜回路素子を製造することもできる。例えば、シリコンの島1a、1b上にソース及びドレイン領域22、23を形成する代わりに、シリコンの島1a、1b上にドーピングされた薄膜を堆積することによっても、ソース及びドレイン領域22、23を形成することができる。この場合には、いわゆるコプレーナー型（coplaner type）のTFTが製造される。ソース及びドレイン領域22、23が、第2の絶縁層12上にドーピングされる半導体薄膜の堆積によって形成された場合には、いわゆるスタッガード型（staggered type）のTFTが製造される。さらに、第2の絶縁層12上に絶縁ゲート構造24、25を形成し、ソース及びドレイン領域22、23を分離したシリコンの島1a、1b上のドーピングされた半導体薄膜から形成した場合は、いわゆるインバーテッド・スタッガード型（inverted staggered type）のTFTが製造される。
第4図のシリコンの島1a、1bは、第3図における結晶化工程で結晶化させた多結晶シリコンから形成されるが、第3図のレーザ照射は、薄膜1の任意に選択した部分にのみ行うこともできる。この場合、レーザ照射されない部分はアモルファス状態で残存するため、この部分においては、アモルファスシリコンのTFTが形成されることになる。したがって、このデバイスは、多結晶シリコンのTFTとアモルファスのTFTとが共存したものとなる。
本発明の方法によれば、TFT以外の他の薄膜回路素子を製造することもできる。例えば、アモルファスシリコンの島の中にシリコン薄膜ダイオードを形成することもできる。このダイオードはいわゆるa-Si:Hピン型（a-Si:H PIN type）と呼ばれ、ドーピングされていない薄膜を、Ｐ型にドープされた薄膜と、Ｎ型にドープされた薄膜とで挟んだ構造を有するものである。このようなダイオードは、大面積イメージセンサーのピクセルホトダイオードを構成する。
当業者であれば、本開示に対して、さらなる改良と変更を加えることができる。例えば、薄膜回路を具えた電子デバイス、半導体デバイス、及び本明細書中に記載したような構成部品におけるデザインや製造方法、並びに使用方法として公知の改良や変更を加えることができる。本出願においては、ある特定の形態においてクレームしているが、クレームされているか否かにかかわらず、さらに、技術的課題を同じにするか否かにかかわらず、本発明は、本開示から自明の範囲にある、あらゆる新規な特徴及びその結合を含むものである。また、出願人は、本出願の継続中あるいはこの出願に基づく他の出願において、新たなクレームを作成する可能性があることを指摘しておく。
【図面の簡単な説明】
第1図は、200℃（摂氏温度）及び250℃でアニーリングした基板に対しての、アニール時間（hour）に対する高分子基板の収縮率Ｒ（ppm/h）の関係を示したグラフである。
第2図は、前収縮させた基板上へ電子デバイスを製造する過程を示した部分断面図である。
第3図は、前収縮させた基板上へ電子デバイスを製造する過程を示した部分断面図である。
第4図は、前収縮させた基板上へ電子デバイスを製造する過程を示した部分断面図である。
第5図は、前収縮させた基板上へ電子デバイスを製造する過程を示した部分断面図である。
第6図は、前収縮させた基板上へ電子デバイスを製造する過程を示した部分断面図である。
第7図は、絶縁層の厚さｔ（μｍ）に対するシリコン薄膜の温度Ｔ（℃）の関係を示したグラフである。
第8図は、第2図から第6図と同様の断面図であり、本発明の異なる態様を説明したものである。
第9図は、第2図から第6図と同様の断面図であり、本発明の異なる態様を説明したものである。
【図１】
0004044137.tif 000002
【図２】
0004044137.tif 000003
【図３】
0004044137.tif 000004
【図４】
0004044137.tif 000005
【図５】
0004044137.tif 000006
【図６】
0004044137.tif 000007
【図７】
0004044137.tif 000008
【図８】
0004044137.tif 000009
【図９】
0004044137.tif 000010