【手続補正書】
【提出日】平成20年4月4日(2008.4.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  データの読出動作および書込動作を実行することが可能な動作状態と、前記データを保持するスタンバイ状態とを有する半導体記憶装置であって、
行列状に配置される複数のメモリセルを含むメモリセルアレイと、
前記複数のメモリセルが保持する前記データを、外部から命令されることなくリフレッシュする完全ヒドゥンリフレッシュ手段とを含み、
前記完全ヒドゥンリフレッシュ手段は、前記半導体記憶装置の状態に応じて、リフレッシュ動作を実行し、
前記完全ヒドゥンリフレッシュ手段は、
前記リフレッシュ動作の実行を指令するリフレッシュ指令信号を出力するリフレッシュ回路と、
前記リフレッシュ指令信号に応答して前記リフレッシュ動作を実行するための制御回路とを含み、
前記リフレッシュ回路は、
前記複数のメモリセルが保持するデータをリフレッシュするために必要な時間間隔で、サイクル信号を出力するタイマ回路と、
前記サイクル信号に応答して、前記リフレッシュ指令信号を活性化する指令信号活性化回路と、
前記活性化されたリフレッシュ指令信号を出力するか否かを判定する判定回路とを含む、半導体記憶装置。
【請求項２】  前記判定回路は、前記半導体記憶装置が前記スタンバイ状態のときに前記活性化されたリフレッシュ指令信号を出力すると判定する、請求項１に記載の半導体記憶装置。
【請求項３】  前記判定回路は、前記半導体記憶装置が前記読出動作を終了した後、前記活性化されたリフレッシュ指令信号を出力すると判定する、請求項１に記載の半導体記憶装置。
【請求項４】  前記判定回路は、前記半導体記憶装置が前記書込動作を終了した後、前記活性化されたリフレッシュ指令信号を出力すると判定する、請求項１に記載の半導体記憶装置。
【請求項５】  前記判定回路は、前記半導体記憶装置を動作状態とするための制御信号が非活性化状態のときに、前記活性化されたリフレッシュ指令信号を出力すると判定する請求項２に記載の半導体記憶装置。
【請求項６】  前記判定回路は、前記半導体記憶装置を読出動作モードとするための制御信号が活性化状態から非活性化状態に遷移したときに、前記活性化されたリフレッシュ指令信号を出力すると判定する請求項３に記載の半導体記憶装置。
【請求項７】  前記判定回路は、前記半導体記憶装置を書込動作モードとするための制御信号が活性化状態から非活性化状態に遷移したときに、前記活性化されたリフレッシュ指令信号を出力すると判定する請求項４に記載の半導体記憶装置。
【請求項８】  データの読出動作および書込動作を実行することが可能な動作状態を有する半導体記憶装置であって、
行列状に配置される複数のメモリセルを含むメモリセルアレイと、
前記複数のメモリセルのいずれかを選択するアドレス選択回路と、
前記複数のメモリセルに対するリフレッシュ動作の実行を指令するためのリフレッシュ指令信号を、前記半導体記憶装置の外部から入力される信号に依存せずに生成して出力するリフレッシュ回路と、
前記リフレッシュ指令信号に基づいて前記アドレス選択回路を制御することにより、前記リフレッシュ動作を実行する制御回路とを備え、
前記リフレッシュ回路は、
周期的に活性化されるサイクル信号を、前記半導体記憶装置の外部から入力される信号に依存せずに生成するタイマー回路と、
前記サイクル信号に基づいて活性化される第１のリフレッシュ制御信号を生成する第１のリフレッシュ制御回路と、
前記読出動作の終了タイミングに基づいて活性化される第２のリフレッシュ制御信号を生成する第２のリフレッシュ制御回路と、
前記第１のリフレッシュ制御信号および前記第２のリフレッシュ制御信号に基づいて前記リフレッシュ指令信号を生成する論理回路とを含む、半導体記憶装置。
【請求項９】  前記第２のリフレッシュ制御回路は、前記読出動作終了後、所定時間幅を有するパルス信号を前記第２のリフレッシュ制御信号として出力する請求項８に記載の半導体記憶装置。
【請求項１０】  データの読出動作および書込動作を実行することが可能な動作状態を有する半導体記憶装置であって、
行列状に配置される複数のメモリセルを含むメモリセルアレイと、
前記複数のメモリセルのいずれかを選択するアドレス選択回路と、
前記複数のメモリセルに対するリフレッシュ動作の実行を指令するためのリフレッシュ指令信号を、前記半導体記憶装置の外部から入力される信号に依存せずに生成して出力するリフレッシュ回路と、
前記リフレッシュ指令信号に基づいて前記アドレス選択回路を制御することにより、前記リフレッシュ動作を実行する制御回路とを備え、
前記リフレッシュ回路は、
周期的に活性化されるサイクル信号を、前記半導体記憶装置の外部から入力される信号に依存せずに生成するタイマー回路と、
前記サイクル信号に基づいて活性化される第１のリフレッシュ制御信号を生成する第１のリフレッシュ制御回路と、
前記書込動作の終了タイミングに基づいて活性化される第２のリフレッシュ制御信号を生成する第２のリフレッシュ制御回路と、
前記第１のリフレッシュ制御信号および前記第２のリフレッシュ制御信号に基づいて前記リフレッシュ指令信号を生成する論理回路とを含む、半導体記憶装置。
【請求項１１】  前記第２のリフレッシュ制御回路は、前記書込動作終了後、所定時間幅を有するパルス信号を前記第２のリフレッシュ制御信号として出力する請求項１０に記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
【課題を解決するための手段】
この発明による半導体記憶装置は、データの読出動作および書込動作を実行することが可能な動作状態と、データを保持するスタンバイ状態とを有する半導体記憶装置であって、行列状に配置される複数のメモリセルを含むメモリセルアレイと、複数のメモリセルが保持するデータを、外部から命令されることなくリフレッシュする完全ヒドゥンリフレッシュ手段とを含み、完全ヒドゥンリフレッシュ手段は、半導体記憶装置の状態に応じて、リフレッシュ動作を実行する。そして、完全ヒドゥンリフレッシュ手段は、リフレッシュ動作の実行を指令するリフレッシュ指令信号を出力するリフレッシュ回路と、リフレッシュ指令信号に応答してリフレッシュ動作を実行するための制御回路とを含み、リフレッシュ回路は、複数のメモリセルが保持するデータをリフレッシュするために必要な時間間隔で、サイクル信号を出力するタイマ回路と、サイクル信号に応答して、リフレッシュ指令信号を活性化する指令信号活性化回路と、活性化されたリフレッシュ指令信号を出力するか否かを判定する判定回路とを含む。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】削除
【補正の内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】削除
【補正の内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】削除
【補正の内容】
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】削除
【補正の内容】
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
したがって、上記半導体記憶装置では、書込動作または読出動作が終了後にリフレッシュ動作が実行されることから、書込動作または読出動作とリフレッシュ動作とが同じタイミングで行われることはない。よって安定したリフレッシュ動作の実施が可能である。
好ましくは、判定回路は、半導体記憶装置を動作状態とするための制御信号が非活性化状態のときに、活性化されたリフレッシュ指令信号を出力すると判定する。
好ましくは、判定回路は、半導体記憶装置を読出動作モードとするための制御信号が活性化状態から非活性化状態に遷移したときに、活性化されたリフレッシュ指令信号を出力すると判定する。
好ましくは、判定回路は、半導体記憶装置を書込動作モードとするための制御信号が活性化状態から非活性化状態に遷移したときに、活性化されたリフレッシュ指令信号を出力すると判定する。
この発明による半導体記憶装置は、データの読出動作および書込動作を実行することが可能な動作状態を有する半導体記憶装置であって、行列状に配置される複数のメモリセルを含むメモリセルアレイと、複数のメモリセルのいずれかを選択するアドレス選択回路と、複数のメモリセルに対するリフレッシュ動作の実行を指令するためのリフレッシュ指令信号を、半導体記憶装置の外部から入力される信号に依存せずに生成して出力するリフレッシュ回路と、リフレッシュ指令信号に基づいてアドレス選択回路を制御することにより、リフレッシュ動作を実行する制御回路とを備え、リフレッシュ回路は、周期的に活性化されるサイクル信号を、半導体記憶装置の外部から入力される信号に依存せずに生成するタイマー回路と、サイクル信号に基づいて活性化される第１のリフレッシュ制御信号を生成する第１のリフレッシュ制御回路と、読出動作の終了タイミングに基づいて活性化される第２のリフレッシュ制御信号を生成する第２のリフレッシュ制御回路と、第１のリフレッシュ制御信号および第２のリフレッシュ制御信号に基づいてリフレッシュ指令信号を生成する論理回路とを含む。
好ましくは、第２のリフレッシュ制御回路は、読出動作終了後、所定時間幅を有するパルス信号を第２のリフレッシュ制御信号として出力する。
この発明による半導体記憶装置は、データの読出動作および書込動作を実行することが可能な動作状態を有する半導体記憶装置であって、行列状に配置される複数のメモリセルを含むメモリセルアレイと、複数のメモリセルのいずれかを選択するアドレス選択回路と、複数のメモリセルに対するリフレッシュ動作の実行を指令するためのリフレッシュ指令信号を、半導体記憶装置の外部から入力される信号に依存せずに生成して出力するリフレッシュ回路と、リフレッシュ指令信号に基づいてアドレス選択回路を制御することにより、リフレッシュ動作を実行する制御回路とを備え、リフレッシュ回路は、周期的に活性化されるサイクル信号を、半導体記憶装置の外部から入力される信号に依存せずに生成するタイマー回路と、サイクル信号に基づいて活性化される第１のリフレッシュ制御信号を生成する第１のリフレッシュ制御回路と、書込動作の終了タイミングに基づいて活性化される第２のリフレッシュ制御信号を生成する第２のリフレッシュ制御回路と、第１のリフレッシュ制御信号および第２のリフレッシュ制御信号に基づいてリフレッシュ指令信号を生成する論理回路とを含む。
好ましくは、第２のリフレッシュ制御回路は、書込動作終了後、所定時間幅を有するパルス信号を第２のリフレッシュ制御信号として出力する。