【手続補正書】
【提出日】平成20年6月10日(2008.6.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
２Ｎ（Ｎは自然数）個のデジタル信号を蓄積し、各ビットの並び順を逆転させたビットリバーサルの位置に並び替えたデジタル信号を出力する第１のバッファと、
２Ｍ（Ｍは自然数、但し、Ｍ≦Ｎ）個のデジタル信号を蓄積し、ビットリバーサルの位置に並び替えたデジタル信号を出力する第２のバッファと、
前記第１のバッファから出力されたデジタル信号に対する第１のバタフライ演算処理と、前記第２のバッファから出力されたデジタル信号に対する第２のバタフライ演算処理とを行う第１の高速フーリエ変換処理部と、
前記第１のバタフライ演算処理後のデジタル信号に対して、バタフライ演算処理を行う第２の高速フーリエ変換処理部と、
前記第２のバタフライ演算処理後のデジタル信号に対して、バタフライ演算処理を行う第３の高速フーリエ変換処理部と、
を有する高速フーリエ変換回路。
【請求項２】
前記第１の高速フーリエ変換処理部は、
前記第１のバタフライ演算処理および前記第２のバタフライ演算処理に使用する係数を共用する、
請求項１記載の高速フーリエ変換回路。
【請求項３】
２Ｎ（Ｎは自然数）個のデジタル信号を蓄積し、各ビットの並び順を逆転させたビットリバーサルの位置に並び替えたデジタル信号を出力する第１のバッファと、
２Ｍ（Ｍは自然数、但し、Ｍ≦Ｎ）個のデジタル信号を蓄積し、ビットリバーサルの位置に並び替えたデジタル信号を出力する第２のバッファと、
前記第１のバッファから出力されたデジタル信号に対する第１のバタフライ演算処理と、前記第２のバッファから出力されたデジタル信号に対する第２のバタフライ演算処理とを行う第１の高速フーリエ変換処理部と、
前記第１のバタフライ演算処理後のデジタル信号に対する第３のバタフライ演算処理と、前記第２のバタフライ演算処理後のデジタル信号に対する第４のバタフライ演算処理とを行う第２の高速フーリエ変換処理部と、
前記第３のバタフライ演算処理後のデジタル信号に対して、バタフライ演算処理を行う第３の高速フーリエ変換処理部と、
を有する高速フーリエ変換回路。
【請求項４】
前記第１の高速フーリエ変換処理部は、
前記第１のバタフライ演算処理および前記第２のバタフライ演算処理に使用する係数を共用し、
前記第２の高速フーリエ変換処理部は、
前記第３のバタフライ演算処理および前記第４のバタフライ演算処理に使用する係数を共用する、
請求項３記載の高速フーリエ変換回路。
【請求項５】
前記第２の高速フーリエ変換処理部で行われるバタフライ演算処理は、パイプライン型である、請求項１記載の高速フーリエ変換回路。
【請求項６】
前記第２の高速フーリエ変換処理部で行われるバタフライ演算処理は、メモリベース型である、請求項１記載の高速フーリエ変換回路。
【請求項７】
前記第３の高速フーリエ変換処理部で行われるバタフライ演算処理は、パイプライン型である、請求項３記載の高速フーリエ変換回路。
【請求項８】
前記第３の高速フーリエ変換処理部で行われるバタフライ演算処理は、メモリベース型である、請求項３記載の高速フーリエ変換回路。
【請求項９】
前記第１の高速フーリエ変換処理部は、
前記第１のバタフライ演算処理および前記第２のバタフライ演算処理に供給するバッファ出力を切り替えるスイッチを有し、
前記スイッチを切り替えて、前記第１のバッファおよび前記第２のバッファのいずれか一方のバッファから出力されたデジタル信号に対して、前記第１のバタフライ演算処理および前記第２のバタフライ演算処理を行う、
請求項１または請求項３記載の高速フーリエ変換回路。
【請求項１０】
２Ｎ（Ｎは自然数）個のデジタル信号を蓄積し、各ビットの並び順を逆転させたビットリバーサルの位置に並び替えたデジタル信号を出力する第１のバッファと、
２Ｎ−１個のデジタル信号を蓄積し、ビットリバーサルの位置に並び替えたデジタル信号を出力する第２のバッファと、
前記第１のバッファの後段側に接続され、デジタル信号を蓄積するＮ個のデータ蓄積部と、
前記第２のバッファの後段側に接続され、デジタル信号を蓄積する（Ｎ−１）個のデータ蓄積部と、
前記Ｎ個のデータ蓄積部に蓄積されたデジタル信号に対する１段目からＮ段目のバタフライ演算処理と、前記（Ｎ−１）個のデータ蓄積部に蓄積されたデジタル信号に対する１段目から（Ｎ−１）段目のバタフライ演算処理とを行うＮ個のバタフライ演算部と、
前記第１のバッファまたは前記第２のバッファならびに前記Ｎ個のバタフライ演算部から入力したデジタル信号の出力先を切り替えるＮ個のスイッチと、を有し、
前記Ｎ個のスイッチは、それぞれ、
入力したデジタル信号を設定に応じて次段のデータ蓄積部または次段のスイッチに出力する、
高速フーリエ変換回路。
【請求項１１】
請求項１から請求項１０のいずれかに記載の高速フーリエ変換回路を有する通信装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
この回路１においては、Ｐ（＝２０４８）ポイントのＦＦＴ処理を必要とするＯＦＤＭ（Orthogonal Frequency Division Multiplexing：直交周波数分割多重）方式と、Ｑ（＝６４）ポイントのＦＦＴ処理を必要とするＯＦＤＭ方式とに対応する場合、いずれもＰポイントのＦＦＴ処理を行う。ここで、ＱポイントのＦＦＴ処理を必要とするＯＦＤＭ方式の信号を受信する場合には、合成器２０において受信信号とゼロ信号生成回路１８から出力されるゼロ値のデータとを合成することにより、Ｑ本のパラレルデータをＰ本のパラレルデータに変換することによって、ＰポイントのＦＦＴ処理を行う。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明の高速フーリエ変換回路は、２Ｎ（Ｎは自然数）個のデジタル信号を蓄積し、各ビットの並び順を逆転させたビットリバーサルの位置に並び替えたデジタル信号を出力する第１のバッファと、２Ｍ（Ｍは自然数、但し、Ｍ≦Ｎ）個のデジタル信号を蓄積し、ビットリバーサルの位置に並び替えたデジタル信号を出力する第２のバッファと、前記第１のバッファから出力されたデジタル信号に対する第１のバタフライ演算処理と、前記第２のバッファから出力されたデジタル信号に対する第２のバタフライ演算処理とを行う第１の高速フーリエ変換処理部と、前記第１のバタフライ演算処理後のデジタル信号に対して、バタフライ演算処理を行う第２の高速フーリエ変換処理部と、前記第２のバタフライ演算処理後のデジタル信号に対して、バタフライ演算処理を行う第３の高速フーリエ変換処理部と、を有する構成を採る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
また、本発明の高速フーリエ変換回路は、２Ｎ（Ｎは自然数）個のデジタル信号を蓄積し、各ビットの並び順を逆転させたビットリバーサルの位置に並び替えたデジタル信号を出力する第１のバッファと、２Ｍ（Ｍは自然数、但し、Ｍ≦Ｎ）個のデジタル信号を蓄積し、ビットリバーサルの位置に並び替えたデジタル信号を出力する第２のバッファと、前記第１のバッファから出力されたデジタル信号に対する第１のバタフライ演算処理と、前記第２のバッファから出力されたデジタル信号に対する第２のバタフライ演算処理とを行う第１の高速フーリエ変換処理部と、前記第１のバタフライ演算処理後のデジタル信号に対する第３のバタフライ演算処理と、前記第２のバタフライ演算処理後のデジタル信号に対する第４のバタフライ演算処理とを行う第２の高速フーリエ変換処理部と、前記第３のバタフライ演算処理後のデジタル信号に対して、バタフライ演算処理を行う第３の高速フーリエ変換処理部と、を有する構成を採る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
また、本発明の高速フーリエ変換回路は、２Ｎ（Ｎは自然数）個のデジタル信号を蓄積し、各ビットの並び順を逆転させたビットリバーサルの位置に並び替えたデジタル信号を出力する第１のバッファと、２Ｎ−１個のデジタル信号を蓄積し、ビットリバーサルの位置に並び替えたデジタル信号を出力する第２のバッファと、前記第１のバッファの後段側に接続され、デジタル信号を蓄積するＮ個のデータ蓄積部と、前記第２のバッファの後段側に接続され、デジタル信号を蓄積する（Ｎ−１）個のデータ蓄積部と、前記Ｎ個のデータ蓄積部に蓄積されたデジタル信号に対する１段目からＮ段目のバタフライ演算処理と、前記（Ｎ−１）個のデータ蓄積部に蓄積されたデジタル信号に対する１段目から（Ｎ−１）段目のバタフライ演算処理とを行うＮ個のバタフライ演算部と、前記第１のバッファまたは前記第２のバッファならびに前記Ｎ個のバタフライ演算部から入力したデジタル信号の出力先を切り替えるＮ個のスイッチと、を有し、前記Ｎ個のスイッチは、それぞれ、入力したデジタル信号を設定に応じて次段のデータ蓄積部または次段のスイッチに出力する、構成を採る。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
ここで、ｋ１（Ｎ、ｎ）＝２Ｎ−Ｎ×（０、１、…、２Ｎ−２、２Ｎ−１）であるため、（式１５）は、次の（式１６）で表される。
Ｗ１（Ｎ、ｎ）
＝ｅｘｐ（−ｊ２π／２Ｎ×（０、１、…、２Ｎ−２、２Ｎ−１））  …（式１６）
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
ここで、（式１９）は、ｋ２（Ｍ、ｎ）＝２Ｍ−Ｍ×（０、１、…、２Ｍ−２、２Ｍ−１）であるため、次の（式２０）で表される。
Ｗ２（Ｍ、ｎ）
＝ｅｘｐ（−ｊ２π／２Ｍ×（０、１、…、２Ｍ−２、２Ｍ−１））  …（式２０）
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１０２
【補正方法】変更
【補正の内容】
【０１０２】
また、上記のように、ＦＦＴ回路１００が、更にスイッチ１９１、１９２を有する場合（図６のＦＦＴ回路１００ｃ参照）、例えば、ＩＥＥＥ８０２.１１ａ方式で通信を行っていないときは、スイッチ１９１を切り替えることで、第１のバッファ１１１から第１−１のデータ蓄積部１１２−１と第２−１のデータ蓄積部１１４−１とに、２５個ずつデジタル信号を蓄積し、第１−１のデータ蓄積部１１２−１と第２−１のデータ蓄積部１１４−１とを、１つの２６個のデジタル信号を蓄積するデータ蓄積部とみなすことができ、高速にＦＦＴ処理を行うことができる。
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2007148623.tif 000001
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2007148623.tif 000002
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2007148623.tif 000003
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2007148623.tif 000004
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正の内容】
【図１１】
2007148623.tif 000005