【手続補正書】
【提出日】平成20年9月17日(2008.9.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シリアルバスに適合した第１の入出力インターフェイス回路と、
上記シリアルバスとの間で上記第１の入出力インターフェイス回路を介して入出力される信号に対応した回路動作を行う内部回路と、
識別情報が格納される不揮発性記憶回路と、
上記不揮発性記憶回路に格納された内部識別情報と、上記シリアルバスを介して供給される入力信号に含まれる外部識別情報とを比較する比較回路と、
上記比較回路の一致検出信号により上記シリアルバスを介して引き続き供給される入力信号に応答し、かかる入力信号に対応した回路動作を行う制御回路とを備え、
上記内部識別情報は、不揮発性記憶回路に格納された識別情報が所定の状態となることを条件に読み出されて所定の記憶回路に転送されたものであることを特徴とする半導体装置。
【請求項２】
請求項１において、
電源電圧を受ける供給電圧検出回路を更に備え、
上記所定の状態は、上記電源電圧が第１レベルに上昇したことを上記供給電圧検出回路によって検出されることにより設定されるものであることを特徴とする半導体装置。
【請求項３】
請求項１において、
上記所定の状態は、電源投入後に最初にシリアルバスを介して供給される所定の入力信号により設定されることを特徴とする半導体装置。
【請求項４】
請求項１において、
リセット信号入力端子を有し、
上記所定の状態は、上記リセット信号入力端子に所定の信号が入力されることにより設定されることを特徴とする半導体装置。
【請求項５】
請求項１ないし４のいずれかにおいて、
上記制御回路による回路動作は、
上記入力信号に応答して上記不揮発性記憶回路に対する識別情報の書き換え動作と、
上記入力信号に応答して上記内部回路に向けた動作とを含むことを特徴とする半導体装置。
【請求項６】
シリアルバスに適合した第１の入出力インターフェイス回路と、
上記シリアルバスとの間で上記第１の入出力インターフェイス回路を介して入出力される信号に対応した回路動作を行う内部回路と、
識別情報が格納される不揮発性記憶回路と、
上記不揮発性記憶回路に格納された内部識別情報と、上記シリアルバスを介して供給される入力信号に含まれる外部識別情報とを比較する比較回路と、
上記比較回路の一致検出信号により上記シリアルバスを介して引き続き供給される入力信号に応答し、かかる入力信号に対応した回路動作を行う制御回路とを備え、
上記シリアルバスに適合し、上記第１のインターフェイス回路に一端が接続された配線手段と、
上記配線手段の他端に接続された第２の入出力インターフェイス回路と、
上記第２の入出力インターフェイス回路を介して設けられる信号処理回路とを更に備え、
上記制御回路による回路動作は、
上記入力信号に応答して上記不揮発性記憶回路に対する識別情報の書き換え動作と、上記入力信号に応答して上記内部回路に向けた動作とを含み、
上記第２の入出力インターフェイス回路と信号処理回路とは第１半導体チップに搭載され、第２半導体チップに上記第１入出力インターフェイス回路、内部回路及び不揮発性記憶回路、比較回路及び制御回路が搭載され、
上記第１半導体チップと上記第２半導体チップは、一体的に封止されることを特徴とする半導体装置。
【請求項７】
請求項６において、
上記配線手段は、
第１半導体チップの第２の入出力インターフェイス回路に対応したボンディングパッドとリードとを接続する第１ボンディングワイヤと、
上記第２半導体チップの第１の入出力インターフェイス回路に対応したボンディングパッドと上記リードとを接続する第２ボンディングワイヤとにより構成されることを特徴とする半導体装置。
【請求項８】
請求項６又は７において、
上記第１半導体チップの信号処理回路は、プロセッサユニットと、かかるプロセッサユニットによる信号処理の手順が書き込まれたＲＯＭとを含み、
上記第２半導体チップの内部回路は、上記識別情報が格納される不揮発性記憶回路と異なるアドレス空間が割り得てられたメモリ回路を備えてなることを特徴とする半導体装置。
【請求項９】
請求項８において、
上記メモリ回路は、上記識別情報が格納される不揮発性記憶回路と同じ構造のメモリセルを用いて構成されるものであることを特徴とする半導体装置。
【請求項１０】
請求項５又は９において、
上記内部回路は、ＣＭＯＳ回路により構成されるものであり、
上記識別情報が格納される不揮発性記憶回路は、上記ＣＭＯＳ回路の製造プロセスにより形成される単層ゲート構造の不揮発性メモリセルからなることを特徴とする半導体装置。
【請求項１１】
請求項１ないし１０のいずれかにおいて、
上記内部識別情報は、第１内部識別情報と第２内部識別情報を有し、
上記比較回路と制御回路とは、シリアルバスを介して供給される第１入力信号に含まれる第３外部識別情報と、上記不揮発性記憶回路に格納された上記第１内部識別情報とを比較し、上記第１内部識別情報と第３外部識別情報とが一致した場合、上記第１入力信号に含まれる第４外部識別情報と、上記不揮発性記憶回路に格納された第２内部識別情報を比較し、第２内部識別情報と第４外部識別情報が一致することを条件として、上記第１入力信号に続いてシリアルバスを介して供給される第２入力信号により上記第１内部識別情報を変更を行う動作が可能にされることを特徴とする半導体装置。
【請求項１２】
シリアルバスに適合した入出力インターフェイス回路と、
上記シリアルバスとの間で上記入出力インターフェイス回路を介して入出力される信号に対応した回路動作を行う内部回路と、
識別情報が格納される不揮発性記憶回路とを備え、
上記内部回路は、内部状態が第１状態になった場合に、上記シリアルバスを介して供給される入力信号により上記識別情報を変更する動作を含み、
上記識別情報は、第１識別情報と第２識別情報を有し、
上記内部回路は、シリアルバスを介して供給される第１入力信号に含まれる第３識別情報と、上記不揮発性記憶回路に格納された第１識別情報とを比較し、上記第１識別情報と第３識別情報とが一致した場合、上記第１入力信号に含まれる第４識別情報と、上記不揮発性記憶回路に格納された第２識別情報を比較し、第２識別情報と第４識別情報が一致することを条件として上記第１状態となり、上記第１入力信号に続いてシリアルバスを介して供給される第２入力信号により上記第１識別情報の変更を行う動作が可能にされることを特徴とする半導体装置。
【請求項１３】
請求項１ないし１２のいずれかにおいて、
上記シリアルバスは、ＩＩＣバスであることを特徴とする半導体装置。
【請求項１４】
シリアルバスに適合した入出力インターフェイス回路と、
上記シリアルバスとの間で上記第１の入出力インターフェイス回路を介して入出力される信号に対応した回路動作を行う内部回路と、
識別情報が格納される不揮発性記憶回路とをそれぞれ備えた複数の半導体装置を含み、 上記各半導体装置の内部回路は、内部状態が第１状態になった場合に、上記シリアルバスを介して供給される入力信号により上記識別情報を変更する動作を行い、
上記各半導体装置の識別情報は、第１識別情報と第２識別情報からなり、
上記各半導体装置の内部回路は、シリアルバスを介して供給される第１入力信号に含まれる第３識別情報と、上記不揮発性記憶回路に格納された第１識別情報とを比較し、上記第１識別情報と第３識別情報とが一致した場合、上記第１入力信号に含まれる第４識別情報と、上記不揮発性記憶回路に格納された第２識別情報を比較し、第２識別情報と第４識別情報が一致することを条件として上記第１状態となり、上記第１入力信号に続いてシリアルバスを介して供給される第２入力信号により上記第１識別情報の変更を行う動作が可能にされて、個々の半導体装置の識別情報が互いに異なる情報に設定されてなることを特徴とする情報処理システム。
【請求項１５】
請求項１４において、
上記シリアルバスは、ＩＩＣバスであることを特徴とする情報処理システム。