(57)【特許請求の範囲】
【請求項１】
（ａ）ｎチャネル型ＭＩＳＦＥＴが形成される第１の領域および第３の領域およびｐチャネル型ＭＩＳＦＥＴが形成される第２および第４の領域であって、
半導体基板に垂直な方向に対して注入角度θで、斜めイオン注入法により前記ｎチャネル型ＭＩＳＦＥＴのポケットイオン領域を形成する際に、
前記第２の領域上に形成されるレジスト膜の端部から、前記レジスト膜の膜厚Ｈおよび前記角度θとのｔａｎの積である距離Ｓ１以内に形成された第１の領域と、
前記第４の領域上に形成されるレジスト膜の端部から、前記レジスト膜の膜厚Ｈおよび前記角度θとのｔａｎの積である距離Ｓ１より離れた位置に形成された第３の領域を有する前記半導体基板を準備する工程と、
（ｂ）前記第１から第４の領域上に、ゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に高融点金属膜を形成し、パターニングすることによってゲート電極を形成する工程と、
（ｄ）前記第２および第４の領域上に膜厚Ｈのレジスト膜を形成する工程と、
（ｅ）前記ゲート電極の長さ方向の一の側面に対してθの角度であって、半導体基板表面に対して（９０°−θ）の角度である第１方向および前記ゲート電極の長さ方向の他の側面に対してθの角度であって、半導体基板表面に対して（９０°−θ）の角度である第２方向からｐ型の不純物を注入することにより第１のポケットイオン領域を形成する工程と、
（ｆ）前記ゲート電極の幅方向の一の側面に対してθの角度であって、半導体基板表面に対して（９０°−θ）の角度である第３方向および前記ゲート電極の幅方向の他の側面に対してθの角度であって、半導体基板表面に対して（９０°−θ）の角度である第４方向からｐ型の不純物を注入することにより第２のポケットイオン領域を形成する工程と、
（ｇ）前記ゲート電極の両側にｎ型の不純物を注入することによりソース、ドレイン領域を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
第１の領域に形成されたｎチャネル型ＭＩＳＦＥＴおよび第２の領域に形成されたｐチャネル型ＭＩＳＦＥＴは、２つの駆動用ｎチャネル型ＭＩＳＦＥＴおよび２つの負荷用ｐチャネル型ＭＩＳＦＥＴを有し、それぞれの入出力部が交差接続された前記２つの駆動用ｎチャネル型ＭＩＳＦＥＴおよび２つの負荷用ｐチャネル型ＭＩＳＦＥＴから成る２つのＣＭＩＳインバータを有するメモリセルを構成していることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項３】
前記第１の領域のｎチャネル型ＭＩＳＦＥＴの第２のポケットイオン領域は、前記第３の領域のｎチャネル型ＭＩＳＦＥＴの第２のポケットイオン領域より不純物濃度が低いことを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項４】
（ａ）ｎチャネル型ＭＩＳＦＥＴが形成される第１および第３の領域およびｐチャネル型ＭＩＳＦＥＴが形成される第２および第４の領域であって、
半導体基板に垂直な方向に対して注入角度θで、斜めイオン注入法により前記ｐチャネル型ＭＩＳＦＥＴのポケットイオン領域を形成する際に、
前記第１の領域上に形成されるレジスト膜の端部から、前記レジスト膜の膜厚Ｈおよび前記角度θとのｔａｎの積である距離Ｓ以内に形成された第２の領域と、
前記第３の領域上に形成されるレジスト膜の端部から、前記レジスト膜の膜厚Ｈおよび前記角度θとのｔａｎの積である距離Ｓより離れた位置に形成された第４の領域を有する前記半導体基板を準備する工程と、
（ｂ）前記第１から第４の領域上に、ゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に高融点金属膜を形成し、パターニングすることによってゲート電極を形成する工程と、
（ｄ）前記第１および第３の領域上に膜厚Ｈのレジスト膜を形成する工程と、
（ｅ）前記ゲート電極の長さ方向の一の側面に対してθの角度であって、半導体基板表面に対して（９０°−θ）の角度である第１方向および前記ゲート電極の長さ方向の他の側面に対してθの角度であって、半導体基板表面に対して（９０°−θ）の角度である第２方向からｎ型の不純物を注入することにより第１のポケットイオン領域を形成する工程と、
（ｆ）前記ゲート電極の幅方向の一の側面に対してθの角度であって、半導体基板表面に対して（９０°−θ）の角度である第３方向および前記ゲート電極の幅方向の他の側面に対してθの角度であって、半導体基板表面に対して（９０°−θ）の角度である第４方向からｎ型の不純物を注入することにより第２のポケットイオン領域を形成する工程と、
（ｇ）前記ゲート電極の両側にｐ型の不純物を注入することによりソース、ドレイン領域を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項５】
第１の領域に形成されたｎチャネル型ＭＩＳＦＥＴおよび第２の領域に形成されたｐチャネル型ＭＩＳＦＥＴは、２つの駆動用ｎチャネル型ＭＩＳＦＥＴおよび２つの負荷用ｐチャネル型ＭＩＳＦＥＴを有し、それぞれの入出力部が交差接続された前記２つの駆動用ｎチャネル型ＭＩＳＦＥＴおよび２つの負荷用ｐチャネル型ＭＩＳＦＥＴから成る２つのＣＭＩＳインバータを有するメモリセルを構成していることを特徴とする請求項４記載の半導体集積回路装置の製造方法。
【請求項６】
前記第２の領域のｐチャネル型ＭＩＳＦＥＴの第２のポケットイオン領域は、前記第４の領域のｐチャネル型ＭＩＳＦＥＴの第２のポケットイオン領域より不純物濃度が低いことを特徴とする請求項４記載の半導体集積回路装置の製造方法。
【請求項７】
請求項２記載の半導体集積回路装置の製造方法は、さらに、前記交差接続部間に外部容量を形成する工程であって、
前記２つのＣＭＩＳインバータの一方を構成する駆動用ｎチャネル型ＭＩＳＦＥＴのゲート電極上および前記２つのＣＭＩＳインバータの他方を構成する負荷用ｐチャネル型ＭＩＳＦＥＴのドレイン上に延在する配線を形成する工程と、
前記配線上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に上部電極を形成する工程と、
からなる外部容量を形成する工程を有することを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項５記載の半導体集積回路装置の製造方法は、さらに、前記交差接続部間に外部容量を形成する工程であって、
前記２つのＣＭＩＳインバータの一方を構成する駆動用ｎチャネル型ＭＩＳＦＥＴのゲート電極上および前記２つのＣＭＩＳインバータの他方を構成する負荷用ｐチャネル型ＭＩＳＦＥＴのドレイン上に延在する配線を形成する工程と、
前記配線上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に上部電極を形成する工程と、
からなる外部容量を形成する工程を有することを特徴とする半導体集積回路装置の製造方法。
【請求項９】
前記第２のポケットイオン領域を形成する工程は、前記第１の領域をレジスト膜で覆い、第１の領域に形成されるｎチャネル型ＭＩＳＦＥＴの第２のポケットイオン領域を形成しないことを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項１０】
前記第２のポケットイオン領域を形成する工程は、前記第２の領域をレジスト膜で覆い、第２の領域に形成されるｐチャネル型ＭＩＳＦＥＴの第２のポケットイオン領域を形成しないことを特徴とする請求項４記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、６個のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を用いてメモリセルを構成したＳＲＡＭ（Static Random Access Memory）を有する半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
パソコンやワークステーション用のキャッシュメモリには、６個のＭＩＳＦＥＴを用いてメモリセルを構成したＳＲＡＭが使用されている。この種のＳＲＡＭについては、例えば、特開平９−１２９７５３号公報、特開平９−５５４４０号公報、特開平９−３６２５２号公報などにその記載がある。
【０００３】
一方、ＭＩＳＦＥＴの微細化に伴い、短チャネル効果によるソース、ドレイン間の耐圧低下が問題となっている。即ち、ＭＩＳＦＥＴの微細化に伴い、チャネル長（ゲート電極の幅）が短くなると、ソースおよびドレインから延びてくる空乏層がつながってしまう。このような状態では、ドレイン電界がソースにまで影響を及ぼし、ソース近傍の拡散電位を下げるため、チャネルが形成されなくてもソース、ドレイン間に電流が流れるようになる（パンチスルー現象）。このパンチスルー現象が起こり始めると、ドレイン電流は、ドレイン電圧の増加とともに急増し、飽和電流が流れなくなる。
【０００４】
そこで、低濃度半導体領域と高濃度半導体領域とから構成されるＬＤＤ（Lightly doped Drain）構造のソース、ドレイン構造が採用され、さらには、ソース、ドレインの下方にソース、ドレインを構成する不純物とは反対の導電型の不純物からなる領域（ポケットイオン領域）を形成することによって、ソースおよびドレインから延びる空乏層の広がりを抑えて、パンチスルー現象の発生を抑制している。
【０００５】
【発明が解決しようとする課題】
このポケットイオン領域は、ソース、ドレイン下のみならず、ソース、ドレイン下からチャネル領域にわたって形成するのが効果的である。この際、チャネル領域上にはゲート電極が存在するため斜めイオン注入法を用いてポケットイオン領域を形成する必要がある。
【０００６】
一方、前述のごとくＳＲＡＭセルは、２個の駆動用ｎチャネル型ＭＩＳＦＥＴ、２個の転送用ｎチャネル型ＭＩＳＦＥＴおよび２個の負荷用ｐチャネル型ＭＩＳＦＥＴの計６個のＭＩＳＦＥＴを有し、２個の駆動用ｎチャネル型ＭＩＳＦＥＴおよび２個の負荷用ｐチャネル型ＭＩＳＦＥＴは、一対のCMＯＳインバータを構成している。
【０００７】
従って、前述のポケットイオン領域を形成するためのイオン注入（以下ポケットイオン注入という）を行うには、まず、駆動用ｎチャネル型ＭＩＳＦＥＴおよび転送用ｎチャネル型ＭＩＳＦＥＴ上をレジスト膜で覆い、負荷用ｐチャネル型ＭＩＳＦＥＴに対しポケットイオン注入を行い、ｎチャネル型ＭＩＳＦＥＴにｐチャネル型ＭＩＳＦＥＴ用のポケットイオン（ｎ型）が注入されないようにする必要がある。逆に、駆動用ｎチャネル型ＭＩＳＦＥＴおよび転送用ｎチャネル型ＭＩＳＦＥＴのポケットイオン注入の際には、負荷用ｐチャネル型ＭＩＳＦＥＴ上をレジスト膜で覆い、ｐチャネル型ＭＩＳＦＥＴにｎチャネル型ＭＩＳＦＥＴ用のポケットイオン（ｐ型）が注入されないようにする。
【０００８】
さらに、前述のｐチャネル型ＭＩＳＦＥＴとｎチャネル型ＭＩＳＦＥＴとが近接している領域では、レジスト膜で遮蔽される領域にはポケットイオンを注入することができない。従って、追って詳細に説明するように、ｎチャネル型ＭＩＳＦＥＴ上のレジスト膜端部とｐチャネル型ＭＩＳＦＥＴが形成されるアクティブ領域との距離Ｓが、レジスト膜厚Ｈとイオン注入角度θのｔａｎとの積より大きくなるように（Ｓ＞Ｈｔａｎθ）、ｐチャネル型ＭＩＳＦＥＴが形成されるアクティブ領域が配置される。また、ｎチャネル型ＭＩＳＦＥＴが形成されるアクティブ領域の場合も同様に、ｐチャネル型ＭＩＳＦＥＴ上のレジスト膜端部とｎチャネル型ＭＩＳＦＥＴが形成されるアクティブ領域との距離Ｓが、レジスト膜厚Ｈとイオン注入角度θのｔａｎとの積より大きくなるように（Ｓ＞Ｈｔａｎθ）配置される。
【０００９】
しかしながら、レジスト膜厚Ｈやイオン注入角度θは、レジスト材料やその露光精度およびＭＩＳＦＥＴの特性の確保から、ほぼ規定の値となるため、必然的にレジスト膜端部とアクティブ領域との距離Ｓは定められ、セル面積の縮小化が困難であった。
【００１０】
また、レジスト膜端部から前記距離Ｓ離れた位置にアクティブ領域を形成しても、追って詳細に説明するように、マスクずれによりレジスト膜が所望の位置からずれて形成された場合には、ポケットイオンを注入することができない領域が生じ、ポケットイオン濃度のばらつきによりＳＲＡＭセルを構成するＭＩＳＦＥＴの閾値電圧Ｖｔｈのばらつきが生じる。
【００１１】
本発明の目的は、半導体集積回路装置、例えば、ＳＲＡＭの面積の縮小化を図る技術を提供することにある。
【００１２】
本発明の他の目的は、半導体集積回路装置、例えば、ＳＲＡＭを構成するＭＩＳＦＥＴの閾値電圧Ｖｔｈのばらつきを抑え、その特性を向上させる技術を提供することにある。
【００１３】
本発明の前記目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
（１）本発明は、メモリセル用ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの第２のポケットイオン領域の不純物濃度を、周辺回路用ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの第２のポケットイオン領域の不純物濃度より低くした。
【００１６】
（２）また、第１の領域と、前記第１の領域から第１距離Ｄ１離れた位置にある第２の領域に形成されたｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの第２のポケットイオン領域の不純物濃度を、第３の領域と、前記第３の領域から第２距離Ｄ２離れた第４の領域に形成されたｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの第２のポケットイオン領域の不純物濃度より低くした。このように、メモリセル用ＭＩＳＦＥＴもしくは近接した領域に形成されるｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの第２のポケットイオン領域の不純物濃度を、例えば、４方向から注入される不純物のうち一方向からの不純物を注入されないようにすることによって、低く均一にすることができ閾値電圧Ｖｔｈのばらつきを防止することができる。また、面積の縮小化を図ることができる。
【００１７】
（３）また、斜めイオン注入法により第１の領域にポケットイオン領域を形成する際に、第２の領域上に形成されるレジスト膜の端部から、前記レジスト膜の膜厚Ｈおよびイオン注入角度θとのｔａｎの積である距離Ｓ１以内に第１の領域を配置し、斜めイオン注入を行ったので、４方向から注入される不純物のうち一方向からの不純物が注入されないため、ポケットイオン領域の不純物濃度のばらつきを抑え、閾値電圧Ｖｔｈのばらつきを防止することができる。また、面積の縮小化を図ることができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
（実施の形態１）
図１は、実施の形態１であるＳＲＡＭのメモリセルを示す等価回路図である。図示のように、このメモリセルＭＣは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 、一対の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 および一対の転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 により構成されている。駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 はｎチャネル型ＭＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 はｐチャネル型ＭＩＳＦＥＴで構成されている。
【００２０】
メモリセルＭＣを構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ1 および負荷用ＭＩＳＦＥＴＱｐ1 は、CMＯＳインバータＩＮＶ1 を構成し、駆動用ＭＩＳＦＥＴＱｄ2 および負荷用ＭＩＳＦＥＴＱｐ2 は、CMＯＳインバータＩＮＶ2 を構成している。これら一対のCMＯＳインバータＩＮＶ1,ＩＮＶ2 の相互の入出力端子（蓄積ノードＡ、Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子（蓄積ノードＡ）は、転送用ＭＩＳＦＥＴＱｔ1 のソース、ドレイン領域の一方に接続され、他方の入出力端子（蓄積ノードＢ）は、転送用ＭＩＳＦＥＴＱｔ2 のソース、ドレイン領域の一方に接続されている。
【００２１】
さらに、転送用ＭＩＳＦＥＴＱｔ1 のソース、ドレイン領域の他方はデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ2 のソース、ドレイン領域の他方はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の各ソース領域）は電源電圧（Ｖcc) に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 の各ソース領域）は基準電圧（Ｖss) に接続されている。
【００２２】
上記回路の動作を説明すると、一方のCMＯＳインバータＩＮＶ1 の蓄積ノードＡが高電位（“Ｈ" ）であるときには、駆動用ＭＩＳＦＥＴＱｄ2 がＯＮになるので、他方のCMＯＳインバータＩＮＶ2 の蓄積ノードＢが低電位（“Ｌ" ）になる。従って、駆動用ＭＩＳＦＥＴＱｄ1 がＯＦＦになり、蓄積ノードＡの高電位（“Ｈ" ）が保持される。すなわち、一対のCMＯＳインバータＩＮＶ1,ＩＮＶ2 を交差結合させたラッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。
【００２３】
転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ" ）であるときには、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 がＯＮになり、ラッチ回路と相補性データ線（データ線ＤＬ，バーＤＬ）とが電気的に接続されるので、蓄積ノードＡ、Ｂの電位状態（“Ｈ" または“Ｌ" ）がデータ線ＤＬ、／ＤＬに現れ、メモリセルＭＣの情報として読み出される。
【００２４】
メモリセルＭＣに情報を書き込むには、ワード線ＷＬを“Ｈ" 電位レベル、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 をＯＮ状態にしてデータ線ＤＬ、／ＤＬの情報を蓄積ノードＡ、Ｂに伝達する。
【００２５】
次に、本実施の形態のメモリセルの構成を図２および図３を用いて説明する。図２は、メモリセル約１個分の領域を示す半導体基板の平面図であり、図３は、図２の断面図であり、左側は、図２のＡ−Ａ断面図、右側は、図２のＢ−Ｂ断面図を示す。なお、図２には、メモリセルを構成する各導電層とこれらの導電層を接続する接続孔のみを示し、各導電層間に形成された絶縁膜は図示しない。
【００２６】
図２および図３に示すように、メモリセルＭＣを構成する６個のＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２、Ｑｄ１、Ｑｄ２、Ｑｐ１、Ｑｐ２）のうちｎチャネル型ＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２、Ｑｄ１、Ｑｄ２）は、活性領域Ａｐ（ｐ型ウエル３）上に形成されている。また、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）は、活性領域Ａｎ（ｎ型ウエル４）上に形成されている。これら活性領域Ａｎ、Ａｐは、酸化シリコン膜５が埋め込まれた素子分離２で囲まれ、活性領域Ａｎ、Ａｐ上にはゲート電極Ｇが平行に形成されている。負荷用ＭＩＳＦＥＴＱｐ１のゲート電極および駆動用ＭＩＳＦＥＴＱｄ１のゲート電極とは共通であり、また、負荷用ＭＩＳＦＥＴＱｐ2のゲート電極および駆動用ＭＩＳＦＥＴＱｄ2のゲート電極とは共通である。
【００２７】
このゲート電極Ｇは、多結晶シリコン膜９ａ、ＷＮ膜（図示せず）およびＷ膜９ｂからなり、窒化シリコン膜１０およびサイドウォール膜１６で、その上部および側部が覆われ、その下部にはゲート絶縁膜８が形成されている。
【００２８】
また、このゲート電極Ｇの両側の半導体基板１中には、ＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２、Ｑｄ１、Ｑｄ２、Ｑｐ１、Ｑｐ２）のＬＤＤ型ソース、ドレインを構成する半導体領域１３、１４、１７、１８（図２においては図示せず）が形成されている。また、この半導体領域１３、１４の下部には、ポケットイオン領域ＰＫｐ１、ＰＫｐ２、ＰＫｎ１、ＰＫｎ２が形成されている。なお、このポケットイオン領域ＰＫｐ１、ＰＫｐ２、ＰＫｎ１、ＰＫｎ２の構成については、追って詳細に説明する。
【００２９】
さらに、ＬＤＤ型ソース、ドレインを構成する半導体領域１３、１４、１７、１８上には、ソース、ドレインと第1層配線（図示せず）との接続のためのプラグＰ１や、ソース、ドレインとゲート電極Ｇとを接続するダマシン配線ＭＤ１、ＤＭ２が形成されている。即ち、駆動用ＭＩＳＦＥＴＱｄ1のドレインは、ダマシン配線ＭＤ１により駆動用ＭＩＳＦＥＴＱｄ2のゲート電極（負荷用ＭＩＳＦＥＴＱｐ2のゲート電極）に接続され、駆動用ＭＩＳＦＥＴＱｄ2のドレインは、ダマシン配線ＭＤ２により駆動用ＭＩＳＦＥＴＱｄ１のゲート電極（負荷用ＭＩＳＦＥＴＱｐ１のゲート電極）に接続されている。なお、駆動用ＭＩＳＦＥＴＱｄ1のドレインは、後述する第１層配線により負荷用ＭＩＳＦＥＴＱｐ1のドレインに接続され、駆動用ＭＩＳＦＥＴＱｄ2のドレインは、後述する第１層配線により負荷用ＭＩＳＦＥＴＱｐ２のドレインに接続されている。また、負荷用ＭＩＳＦＥＴＱｐ1のソース（負荷用ＭＩＳＦＥＴＱｐ２のソース）は、電源電圧Ｖｃｃが供給される第１層配線に接続され、駆動用ＭＩＳＦＥＴＱｄ1のソース（駆動用ＭＩＳＦＥＴＱｄ２のソース）は、基準電位Ｖｓｓが供給される第１層配線に接続されている。
【００３０】
図４は、上記したメモリセルＭＣを複数配置する場合のレイアウトを示す半導体基板１の平面図である。図中の破線で囲まれた矩形の領域は、メモリセルＭＣ１個分の占有領域を示している。このようにメモリセルＭＣを繰り返しパターンで複数配置することにより、メモリセルアレイが構成される。この場合、メモリセルＭＣ１、ＭＣ２と線対称にメモリセルＭＣ３、ＭＣ４がレイアウトされ、メモリセルＭＣ３、ＭＣ４と線対称にメモリセルＭＣ５、ＭＣ６がレイアウトされている。、なお、図４には、ゲート電極Ｇと活性領域Ａｎ、Ａｐのみを明示し、ダマシン配線ＭＤ１、ＭＤ２およびプラグＰ１を省略している。
【００３１】
また、図５に示すように、メモリセルアレイＭＣ１〜ＭＣ４の周辺には、ロジック回路等が形成される周辺回路領域（図５の右側）が存在し、相補型（Complementary）のＭＩＳＦＥＴ等が形成されている。図６に図５のＣ−Ｃ断面図を示す。図５および図６に示すように、周辺回路領域のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴは、それぞれ活性領域Ａｐ（ｐ型ウエル３）および活性領域Ａｎ（ｎ型ウエル４）上に形成されている。これら活性領域Ａｎ、Ａｐは、酸化シリコン膜５が埋め込まれた素子分離２で囲まれ、活性領域Ａｎ、Ａｐ上にはゲート電極Ｇが平行に形成されている。ｎチャネル型ＭＩＳＦＥＴのゲート電極およびｐチャネル型ＭＩＳＦＥＴのゲート電極とは共通である。
【００３２】
このゲート電極Ｇは、多結晶シリコン膜９ａ、ＷＮ膜（図示せず）およびＷ膜９ｂからなり、窒化シリコン膜１０およびサイドウォール膜１６で、その上部および側部が覆われ、その下部にはゲート絶縁膜８が形成されている。
【００３３】
また、このゲート電極Ｇの両側の半導体基板１中には、ＭＩＳＦＥＴのＬＤＤ型ソース、ドレインを構成する半導体領域１３、１４、１７、１８（図２においては図示せず）が形成されている。また、この半導体領域１３、１４の下部には、ポケットイオン領域ＰＫｐ１、ＰＫｐ２、ＰＫｎ１、ＰＫｎ２が形成されている。なお、このポケットイオン領域ＰＫｐ１、ＰＫｐ２、ＰＫｎ１、ＰＫｎ２については、追って詳細に説明する。
【００３４】
さらに、ＬＤＤ型ソース、ドレインを構成する半導体領域１３、１４、１７、１８上には、ソース、ドレインと第1層配線（図示せず）との接続のためのプラグＰ１が形成されている。また、ゲート電極Ｇの端部には、ゲート電極Ｇと第１層配線等とを接続するためのコンタクト部ＣＴが形成されている。
【００３５】
次に、上記のように構成された本実施の形態のＳＲＡＭの製造方法を図７〜図２９を用いて説明する。
【００３６】
まず、図７および図８に示すように、半導体基板１中に素子分離２を形成する。この素子分離２は、以下のように形成する。例えば１〜１０Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板１をエッチングすることにより深さ２５０nm程度の素子分離溝を形成する。なお、図７は、メモリセル形成領域、図８は、周辺回路形成領域を示す。
【００３７】
その後、半導体基板１を約１０００℃で熱酸化することによって、溝の内壁に膜厚１０nm程度の薄い酸化シリコン膜（図示せず）を形成する。この酸化シリコン膜は、溝の内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝の内部に埋め込まれる酸化シリコン膜５と半導体基板１との界面に生じるストレスを緩和するために形成する。
【００３８】
次に、溝の内部を含む半導体基板１上にＣＶＤ（Chemical Vapor deposition）法で膜厚４５０〜５００nm程度の酸化シリコン膜５を堆積し、化学的機械研磨（CMＰ；Chemical Mechanical Polishing）法で溝の上部の酸化シリコン膜５を研磨し、その表面を平坦化する。
【００３９】
次に、半導体基板１にｐ型不純物（ホウ素）およびｎ型不純物（例えばリン）をイオン打ち込みした後、約１０００℃の熱処理で上記不純物を拡散させることによって、メモリセル形成領域および周辺回路形成領域の半導体基板１にｐ型ウエル３およびｎ型ウエル４を形成する。
【００４０】
次に、図９、図１０に示すように、フッ酸系の洗浄液を用いて半導体基板１（ｐ型ウエル３およびｎ型ウエル４）の表面をウェット洗浄した後、約８００℃の熱酸化でｐ型ウエル３およびｎ型ウエル４のそれぞれの表面に膜厚６nm程度の清浄なゲート酸化膜８を形成する。なお、図９は、メモリセル形成領域、図１０は、周辺回路形成領域を示す。
【００４１】
次に、ゲート酸化膜８の上部に膜厚１００nm程度の低抵抗多結晶シリコン膜９ａをＣＶＤ法で堆積する。続いて、その上部にスパッタリング法で膜厚１０nm程度のＷＮ膜（図示せず）と膜厚５０nm程度のタングステン等の高融点金属から成るＷ膜９ｂとを堆積し、さらにその上部にＣＶＤ法で膜厚２００nm程度の窒化シリコン膜１０を堆積する。次に、上記Ｗ膜９ｂの応力緩和とＷＮ膜のデンシファイ（緻密化）とを目的として、窒素などの不活性ガス雰囲気中で約８００℃の熱処理を行う。
【００４２】
次に、フォトレジスト膜（図示せず）をマスクにして窒化シリコン膜１０をドライエッチングすることにより、ゲート電極を形成する領域に窒化シリコン膜１０を残す。
【００４３】
次に、窒化シリコン膜１０をマスクにしてＷ膜９ｂ、ＷＮ膜（図示せず）および多結晶シリコン膜９ａをドライエッチングすることにより、メモリセル形成領域および周辺回路形成領域に多結晶シリコン膜９ａ、ＷＮ膜およびＷ膜９ｂからなるゲート電極Ｇを形成する。
【００４４】
次に、メモリセル形成領域および周辺回路形成領域のｐ型ウエル３上のゲート電極Ｇの両側にｎ型不純物（リン）を注入することによってｎ-型半導体領域１３を形成し、また、メモリセル形成領域および周辺回路形成領域のｎ型ウエル４上にｐ型不純物（ヒ素）を注入することによってｐ-型半導体領域１４を形成する。
【００４５】
次いで、短チャネル効果を抑制するため、メモリセル形成領域および周辺回路形成領域のｎ-型半導体領域１３の下部に、ｐ型不純物を注入することによってｐ型ポケットイオン領域ＰＫｐ１、ＰＫｐ２を形成し、また、ｐ-型半導体領域１４の下部に、ｎ型不純物を注入することによってｎ型ポケットイオン領域ＰＫｎ１、ＰＫｎ２を形成する。
【００４６】
このｐ型およびｎ型のポケットイオン領域ＰＫｐ１、ＰＫｐ２、ＰＫｎ１、ＰＫｎ２の形成工程を図１１〜図２１までを参照しながら詳細に説明する。
【００４７】
まず、ｎチャネル型ＭＩＳＦＥＴ上をレジスト膜で覆い、ｐチャネル型ＭＩＳＦＥＴ形成領域にｎ型ポケットイオンＰＫｎ１、ＰＫｎ２領域を形成する。
【００４８】
図１１は、メモリセル形成領域のｐチャネル型ＭＩＳＦＥＴ、例えばＱｄ1のゲート電極Ｇおよびソース、ドレイン領域の拡大図である。図１２は、周辺回路形成領域のｐチャネル型ＭＩＳＦＥＴのゲート電極Ｇおよびソース、ドレイン領域の拡大図である。
【００４９】
図１１および図１２に示すように、メモリセル形成領域および周辺回路形成領域のｎ型ウエル上４のゲート電極Ｇの両側にｎ型不純物（リン）を注入する。この不純物の注入に際しては、ｐ-型半導体領域１４の下部のみならず、ｐ-型半導体領域１４の下部からゲート電極Ｇの下部（チャネル領域）まで不純物を注入するため、いわゆる斜めイオン注入法を用いて不純物の注入を行う。この際、周辺回路領域においては、ゲート電極が紙面縦方向（図５参照）のみならず横方向にも延在し得るため、ゲート電極に対し４方向から不純物の注入を行う。
【００５０】
ここで、４方向とは、図１３（ａ）および（ｂ）に示すように、ゲート電極の長さ方向の側面Ｌ１に対してθの角度であって、半導体基板表面に対して（９０°−θ）の角度である第１方向（１）、ゲート電極の長さ方向の側面Ｌ２に対してθの角度であって、半導体基板表面に対して（９０°−θ）の角度である第２方向（２）、ゲート電極の幅方向の側面Ｈ１に対してθの角度であって、半導体基板表面に対して（９０°−θ）の角度である第３方向（３）およびゲート電極の幅方向の側面Ｈ２に対してθの角度であって、半導体基板表面に対して（９０°−θ）の角度である第４方向（４）をいう。図１３（ａ）は、ゲート電極に対する不純物の注入方向を上面から見た図で、図１３（ｂ）は、ゲート電極の断面図に対する不純物の注入方向を示した図である。
【００５１】
また、図１３（ｂ）に示すように、第１方向（１）および第２方向（２）からの不純物の注入により浅くかつゲート電極Ｇの下部（チャネル領域）まで延在する第１のポケットイオン領域ＰＫｎ１が形成され、第３方向（３）および第４方向（４）からの不純物の注入により第１のポケットイオン領域より深い第２のポケットイオン領域ＰＫｎ２が形成される。
【００５２】
しかしながら、図１４に示すように、メモリセル形成領域においては、ｐチャネル型ＭＩＳＦＥＴＱｐ１、Ｑｐ２のポケットイオン注入時には、ｎチャネル型ＭＩＳＦＥＴＱｔ１、Ｑｔ２、Ｑｄ１、Ｑｄ２形成領域上がレジスト膜Ｒｎ１、Ｒｎ２で覆われており、メモリセルＭＣ１、ＭＣ２のｐチャネル型ＭＩＳＦＥＴＱｐ１、Ｑｐ２形成領域は、レジスト膜Ｒｎ１による遮蔽領域Ｓ１内に存在するため、前記第３方向（３）から注入される不純物は注入されない（図１５（ａ）参照）。一方、メモリセルＭＣ３、ＭＣ４のｐチャネル型ＭＩＳＦＥＴＱｐ１、Ｑｐ２ｋレイ正領域は、レジスト膜Ｒｎ２による遮蔽領域Ｓ２内に存在するため、前記第４方向（４）から注入される不純物は注入されない（図１５（ｂ）参照）。なお、図１５（ａ）は、図１４のＤ−Ｄ断面図、図１５（ｂ）は、図１４のＥ−Ｅ断面図である。
【００５３】
従って、図１１および図１５に示す、第１のポケットイオン領域ＰＫｎ１は、第１方向（１）および第２方向（２）の２方向から不純物が注入されるのに対し、第２のポケットイオン領域ＰＫｎ２は、第３方向（３）もしくは第４方向（４）の１方向からしか不純物が注入されないため、第２のポケットイオン領域ＰＫｎ２は、第１のポケットイオン領域ＰＫｎ１より不純物濃度が低くなる。
【００５４】
また、前記遮蔽領域Ｓ１、Ｓ２とは、レジスト膜Ｒｎ１およびＲｎ２のｐチャネル型ＭＩＳＦＥＴの側の端部ＰＲｎ１、ＰＲｎ２から、レジスト膜の膜厚Ｈと不純物注入角度θのｔａｎとの積から得られる距離Ｓ（Ｓ＝Ｈｔａｎθ）だけ離れた領域をいう。なお、レジスト膜Ｒｎ１、Ｒｎ２は、本来レジストで覆うべき領域（この場合、活性領域Ａｐ）およびその端部からマスク合わせ時のずれ量を考慮した合わせ余裕分離れた領域を少なくとも覆う必要がある。なお、本実施の形態の場合、レジスト膜の膜厚Ｈは、１．０μｍ、不純物注入角度θは、２０°であり、距離Ｓは、０．３６μｍとなる。
【００５５】
このように、ｐチャネル型ＭＩＳＦＥＴＱｐ１、Ｑｐ２を遮蔽領域Ｓ１、Ｓ２内に形成したのでのｐチャネル型ＭＩＳＦＥＴＱｐ１、Ｑｐ２のポケットイオン注入時には、第３方向（３）もしくは第４方向（４）の１方向からしか不純物が注入されないため、レジスト膜のマスクずれにより第２のポケットイオン領域ＰＫｎ２の不純物濃度のばらつきによる閾値電圧Ｖｔｈのばらつきを防止することができる。
【００５６】
また、ｐチャネル型ＭＩＳＦＥＴＱｐ１、Ｑｐ２を遮蔽領域Ｓ１、Ｓ２内に形成したのでセル面積の縮小化を図ることができる。
【００５７】
即ち、図１６（ａ）に示すように、前記第１〜第４方向すべてから不純物を注入する場合、前記遮蔽領域Ｓ１、Ｓ２を避けてｐチャネル型ＭＩＳＦＥＴＱｐ１、Ｑｐ２を形成する必要があり、即ち、ｐチャネル型ＭＩＳＦＥＴＱｐ１、Ｑｐ２形成領域を、少なくともレジスト膜の端部ＰＲｎ１、ＰＲｎ２からレジスト膜の膜厚Ｈと不純物注入角度θのｔａｎとの積から得られる距離Ｓ１、Ｓ２離さなければならず、セル面積の縮小化が困難であった。
【００５８】
また、ｐチャネル型ＭＩＳＦＥＴＱｐ１、Ｑｐ２形成領域を、少なくともレジスト膜の端部ＰＲｎ１、ＰＲｎ２からレジスト膜の膜厚Ｈと不純物注入角度θのｔａｎとの積から得られる距離Ｓ１、Ｓ２離したレイアウトとしても、レジスト膜形成時にマスクずれが生じた場合（図１６（ｂ））には、ｐチャネル型ＭＩＳＦＥＴＱｐ１、Ｑｐ２形成領域中に、前記第１〜第４方向すべてから不純物を注入される領域αとレジスト膜に遮蔽され不純物を注入することができない領域βが生じ、第２のポケットイオン領域ＰＫｎ２の不純物濃度にばらつきが生じる。この不純物濃度のばらつきによりＭＩＳＦＥＴの閾値電圧Ｖｔｈがばらついてしまう。
【００５９】
しかしながら、前述の通り本実施の形態においては、閾値電圧Ｖｔｈのばらつきを防止することができ、また、セル面積の縮小化を図ることができる。
【００６０】
一方、図１７に示すように、周辺回路形成領域においては、ｎチャネル型ＭＩＳＦＥＴ形成領域上がレジスト膜Ｒｎ３で覆われているが、ｐチャネル型ＭＩＳＦＥＴ形成領域は、レジスト膜Ｒｎ３による遮蔽領域Ｓ３を避けて設けられている。即ち、本実施の形態の場合、レジスト膜の膜厚Ｈは、１．０μｍ、不純物注入角度θは、２０°であるため、Ｓ３は、０．３６μｍとなるが、本実施の形態の場合、周辺回路形成領域においては、ｐチャネル型ＭＩＳＦＥＴ形成領域Ａｎとｎチャネル型ＭＩＳＦＥＴ形成領域Ａｐとの距離は、０．８μｍであるため、前記第１〜第４方向すべてから不純物が注入される。
【００６１】
従って、図１２に示す周辺回路形成領域の第２のポケットイオン領域ＰＫｎ２は、第３方向（３）もしくは第４方向（４）の１方向からしか不純物が注入されないメモリセル形成領域の第２のポケットイオン領域ＰＫｎ２（図１１）より不純物濃度が高くなる。
【００６２】
次いで、レジスト膜Ｒｎ１、Ｒｎ２およびＲｎ３を除去し、ｐチャネル型ＭＩＳＦＥＴ形成領域上をレジスト膜Ｒｐ１、Ｒｐ２等で覆い、ｎチャネル型ＭＩＳＦＥＴ形成領域にｐ型ポケットイオン領域ＰＫｐ１、ＰＫｐ２を形成する。なお、ｐ型ポケットイオン領域ＰＫｐ１、ＰＫｐ２を形成した後、ｎ型ポケットイオン領域ＰＫｎ１、ＰＫｎ２を形成してもよい。
【００６３】
図１８は、メモリセル形成領域のｎチャネル型ＭＩＳＦＥＴ、例えばＱｄ1のゲート電極Ｇおよびソース、ドレイン領域の拡大図である。図１９は、周辺回路形成領域のｎチャネル型ＭＩＳＦＥＴのゲート電極Ｇおよびソース、ドレイン領域の拡大図である。
【００６４】
図１８および図１９に示すように、メモリセル形成領域および周辺回路形成領域のｐ型ウエル３上のゲート電極Ｇの両側にｐ型不純物（ヒ素）を注入する。この不純物の注入の際も、ｎ型ポケットイオン領域ＰＫｎ１、ＰＫｎ２形成時と同様に、斜めイオン注入法を用いて、ゲート電極Ｇに対し４方向から不純物の注入を行う。
【００６５】
また、図２０に示すように、メモリセル形成領域においては、ｎチャネル型ＭＩＳＦＥＴＱｔ１、Ｑｔ２、Ｑｄ１、Ｑｄ２のポケットイオン注入時には、ｐチャネル型ＭＩＳＦＥＴ２Ｑｐ１、Ｑｐ２形成領域上がレジスト膜Ｒｐ１、Ｒｐ２で覆われており、メモリセルＭＣ３、ＭＣ４のｎチャネル型ＭＩＳＦＥＴＱｔ１、Ｑｔ２、Ｑｄ１、Ｑｄ２形成領域は、レジスト膜Ｒｐ１による遮蔽領域Ｓ４内に存在するため、前記第３方向から注入される不純物は注入されない。一方、メモリセルＭＣ５、ＭＣ６のｎチャネル型ＭＩＳＦＥＴＱｔ１、Ｑｔ２、Ｑｄ１、Ｑｄ２形成領域は、レジスト膜Ｒｐ２による遮蔽領域Ｓ５内に存在するため、前記第４方向から注入される不純物は注入されない。
【００６６】
従って、図１８に示す、第１のポケットイオン領域ＰＫｐ１は、第１方向（１）および第２方向（２）の２方向から不純物が注入されるのに対し、第２のポケットイオン領域ＰＫｐ２は、第３方向（３）もしくは第４方向（４）の１方向からしか不純物が注入されないため、第２のポケットイオン領域ＰＫｐ２は、第１のポケットイオン領域ＰＫｐ１より不純物濃度が低くなる。
【００６７】
一方、図２１に示すように、周辺回路領域においては、ｐチャネル型ＭＩＳＦＥＴ形成領域上がレジスト膜Ｒｐ３で覆われているが、ｎチャネル型ＭＩＳＦＥＴ形成領域は、レジスト膜Ｒｐ３による遮蔽領域Ｓ６を避けて設けられているため、ｐチャネル型ＭＩＳＦＥＴのゲート電極Ｇにおいては、前記第１〜第４方向すべてから不純物を注入される。
【００６８】
従って、図１９に示す周辺回路形成領域の第２のポケットイオン領域ＰＫｐ２は、第３方向（３）もしくは第４方向（４）の１方向からしか不純物が注入されないメモリセル形成領域の第２のポケットイオン領域ＰＫｐ２（図１８）より不純物濃度が高くなる。
【００６９】
このように、ｎチャネル型ＭＩＳＦＥＴＭＩＳＦＥＴＱｔ１、Ｑｔ２、Ｑｄ１、Ｑｄ２形成領域を遮蔽領域Ｓ４、Ｓ５内に形成したのでｎチャネル型ＭＩＳＦＥＴＱｔ１、Ｑｔ２、Ｑｄ１、Ｑｄ２のポケットイオン注入時には、第３方向（３）もしくは第４方向（４）の１方向からしか不純物が注入されないため、ｐ型ポケットイオン領域形成時と同様に、レジスト膜Ｒｐ１、Ｒｐ２のマスクずれにより第２のポケットイオン領域ＰＫｐ２の不純物濃度のばらつきによる閾値電圧Ｖｔｈのばらつきを防止することができる。
【００７０】
また、ｎチャネル型ＭＩＳＦＥＴＱｔ１、Ｑｔ２、Ｑｄ１、Ｑｄ２形成領域を遮蔽領域Ｓ４、Ｓ５内に形成したのでセル面積の縮小化を図ることができる。
【００７１】
次いで、図２２および図２３に示すように、半導体基板１上にＣＶＤ法で膜厚４０nm程度の窒化シリコン膜を堆積した後、異方的にエッチングすることによって、ゲート電極Ｇの側壁にサイドウォールスペーサ１６を形成する。なお、図２２は、メモリセル形成領域、図２３は、周辺回路形成領域を示す。
【００７２】
次に、ｐ型ウエル３にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ+型半導体領域１７（ソース、ドレイン）を形成し、ｎ型ウエル４にｐ型不純物（ホウ素）をイオン打ち込みすることによってｐ+型半導体領域１８（ソース、ドレイン）を形成する。
【００７３】
ここまでの工程で、メモリセルＭＣを構成する６個のＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 および負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 ）および周辺回路を構成するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが完成する。
【００７４】
続いて、図２４、２５に示すように、半導体基板１の表面を洗浄した後、半導体基板１の露出部（ｎ+型半導体領域１７、ｐ+型半導体領域１８）上に、シリコン膜を選択成長させる。次いで、スパッタ法によりＣｏ膜およびＴｉ膜を順次堆積する。次いで、６００℃で１分間の熱処理を施し、前記シリコン膜とＣｏ膜との接触部にＣｏＳｉ2層１９を形成する。なお、図２４は、メモリセル形成領域、図２５は、周辺回路形成領域を示す。
【００７５】
次いで、未反応のＣｏ膜およびＴｉ膜をエッチングにより除去した後、７００から８００℃で、１分間程度の熱処理を施し、ＣｏＳｉ2層１９を低抵抗化する。
【００７６】
次いで、半導体基板１上にＣＶＤ法で膜厚５０nm程度の窒化シリコン膜２０を堆積し、続いて窒化シリコン膜１７の上部にＣＶＤ法で膜厚７００nm〜８００nm程度の酸化シリコン膜２１を堆積した後、酸化シリコン膜２１をCMＰ法で研磨してその表面を平坦化する。なお、窒化シリコン膜１７は、後述するコンタクトホールＣ１等の形成時のエッチングストッパーとしての役割を果たす。
【００７７】
次に、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで酸化シリコン膜２１をドライエッチングし、続いて窒化シリコン膜２０をドライエッチングすることによって、ｎ+型半導体領域１７（ソース、ドレイン）およびｐ+型半導体領域１８（ソース、ドレイン）上にコンタクトホールＣ１および配線溝ＨＭＤを形成する。なお、この配線溝ＨＭＤは、ＭＩＳＦＥＴＱｄ１、Ｑｄ２のゲート電極Ｇ上まで延在している（図２）。
【００７８】
次いで、コンタクトホールＣ１および配線溝ＨＭＤ内に導電性膜を埋め込むことによりプラグＰ１および配線ＭＤ１、ＭＤ２を形成する。まず、コンタクトホールＣ１および配線溝ＨＭＤの内部を含む酸化シリコン膜２１の上部にスパッタ法により膜厚１０nm程度のＴｉ膜（図示せず）および膜厚５０nm程度のＴｉＮ膜を順次し、５００〜７００℃で１分間熱処理を施す。次いでＣＶＤ法によりＷ膜を堆積し、エッチバックもしくはCMＰを施し、コンタクトホール外部のＴｉ膜、ＴｉＮ膜およびＷ膜を除去することによりプラグＰ１および配線ＭＤ１、ＭＤ２を形成する。
【００７９】
以上の工程により、図２および図３を用いて説明したＳＲＡＭメモリセルおよびその周辺回路が形成される。
【００８０】
この後、プラグＰ１および配線ＭＤ上に第１層配線Ｍ１および第２層配線Ｍ２が形成される。引き続き、これらの配線の形成工程について説明する。
【００８１】
続いて、図２４、２５に示すように、酸化シリコン膜２１、プラグＰ１および配線ＭＤ上に、酸化シリコン膜２２、２３を順次ＣＶＤ法により堆積する。次に、プラグＰ１および配線ＭＤ１、ＭＤ２と第１層配線とのコンタクト領域上の酸化シリコン膜２３、２２をエッチングにより除去することによりコンタクトホールＣ２を形成する。
【００８２】
次いで、コンタクトホールＣ２内を含む酸化シリコン膜２３上に反射防止膜（図示せず）を形成し、コンタクトホールＣ２内を反射防止膜で埋め込む。さらに、第１層配線形成予定領域上の反射防止膜および酸化シリコン膜２３をエッチングすることにより配線溝ＨＭ１を形成する。次に、コンタクトホール内Ｃ２に残存した反射防止膜を除去しする。以上の工程により、第１層配線用の配線溝ＨＭ１と、第２層配線とプラグＰ１および配線ＭＤとを接続するためのコンタクトホールＣ２が形成される。
【００８３】
なお、第１層配線形成予定領域上の酸化シリコン膜２３をエッチングすることにより、配線溝ＨＭ１を形成した後、配線溝ＨＭ１内を反射防止膜等で埋め込んだ後、コンタクトホールＣ２を形成してもよい。また、酸化シリコン膜２２、２３の膜種を変更すれば、エッチングレートが異なり、容易にコンタクトホールＣ２および配線溝ＨＭ１を形成することができる。また、酸化シリコン膜２２と２３との間に、エッチングストッパーとして窒化シリコン膜を形成してもよい。
【００８４】
次に、配線溝ＨＭ１およびコンタクトホールＣ２内を含む酸化シリコン膜２３上に窒化チタンからなるバリア層をＣＶＤ法により堆積し、次いで、バリア層上に銅膜を電解メッキ法により形成する。次に、配線溝ＨＭ１およびコンタクトホールＣ２外部の銅膜およびバリア層をCMＰにより除去して、第１層配線Ｍ１および第１層配線Ｍ１と配線ＭＤ１、ＭＤ２およびプラグＰ１との接続部を形成する。
【００８５】
図２６に、第１層配線Ｍ１形成後のメモリセル約１個分の領域を示す半導体基板の平面図を示す。
【００８６】
次に、図２７および図２８に示すように、酸化シリコン膜２３および第１層配線Ｍ１に、第１層配線Ｍ１を構成する銅膜の拡散を防止するために、窒化シリコン膜２４をＣＶＤ法により堆積した後、第１層配線と同様に、第２層配線を形成する。まず、酸化シリコン膜２５、２６を順次堆積し、第１層配線Ｍ１と第２層配線とのコンタクト領域上の酸化シリコン膜２５、２６および窒化シリコン膜２４をエッチングにより除去することによりコンタクトホールＣ３を形成する。なお、図２７は、メモリセル形成領域、図２８は、周辺回路形成領域を示す。
【００８７】
次いで、コンタクトホールＣ３内を含む酸化シリコン膜２６上に反射防止膜（図示せず）を形成し、コンタクトホールＣ３内を反射防止膜で埋め込む。さらに、第２層配線形成予定領域上の反射防止膜および酸化シリコン膜２６をエッチングすることにより配線溝ＨＭ２を形成する。次に、コンタクトホールＣ３内に残存した反射防止膜を除去しする。
【００８８】
次に、配線溝ＨＭ２およびコンタクトホールＣ３内を含む酸化シリコン膜２６上に窒化チタンからなるバリア層をＣＶＤ法により堆積し、次いで、バリア層上に銅膜を電解メッキ法により形成する。次に、配線溝ＨＭ２およびコンタクトホールＣ３外部の銅膜およびバリア層をCMＰにより除去して、第２層配線Ｍ２および第１層配線Ｍ１と第２層配線Ｍ２との接続部を形成する。
【００８９】
図２９に、第２層配線Ｍ２形成後のメモリセル約１個分の領域を示す半導体基板の平面図を示す。
【００９０】
なお、本実施の形態においては、第１層配線Ｍ１および第２層配線Ｍ２の形成に際し、これら配線と下層配線との接続部を同時に形成するいわゆるデュアルダマシン法を用いたが、接続部を形成した後、配線を形成するシングルダマシン法を用いることも可能である。
【００９１】
（実施の形態２）
図３０は、実施の形態２であるのＳＲＡＭのメモリセルを示す等価回路図である。図３０に示すように、、駆動用ＭＩＳＦＥＴＱｄ1 および負荷用ＭＩＳＦＥＴＱｐ1のゲート電極部と、駆動用ＭＩＳＦＥＴＱｄ2 および負荷用ＭＩＳＦＥＴＱｐ2のゲート電極部に、容量素子Ｃが接続されている。その他の構成は、実施の形態１の場合と同じであるためその説明を省略する。
【００９２】
次に、実施の形態２であるのＳＲＡＭのの製造方法を図３１〜図３５を用いて説明する。なお、周辺回路形成領域については、実施の形態１の場合と同様であるため、メモリセル形成領域についてのみ説明する。また、メモリセル形成領域において、図２２を用いて説明したサイドウォール１６形成工程までは、実施の形態１の場合と同様であるためその説明を省略する。
【００９３】
まず、実施の形態１で説明した図２２に示す半導体基板１を準備し、図３１に示すように、半導体基板１上にＣＶＤ法で膜厚５０nm程度の窒化シリコン膜２０を堆積し、続いて窒化シリコン膜２０の上部にＣＶＤ法で膜厚７００nm〜８００nm程度の酸化シリコン膜２１を堆積した後、酸化シリコン膜２１をCMＰ法で研磨してその表面を平坦化する。なお、窒化シリコン膜２０は、後述するコンタクトホールＣ１等の形成時のエッチングストッパーとしての役割を果たす。
【００９４】
次に、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで酸化シリコン膜２１をドライエッチングし、続いて窒化シリコン膜２０をドライエッチングすることによって、ｎ+型半導体領域１７（ソース、ドレイン）およびｐ+型半導体領域１８（ソース、ドレイン）上にコンタクトホールＣ１および配線溝ＨＭＤ１、ＨＭＤ２２を形成する。ここで、図３２に示すように、配線溝ＨＭＤ１は、ＭＩＳＦＥＴＱｄ２のゲート電極上まで延在し、配線溝ＨＭＤ２２は、ＭＩＳＦＥＴＱｄ１のゲート電極上およびＭＩＳＦＥＴＱｐ２のドレイン領域まで延在している。
【００９５】
次いで、コンタクトホールＣ１および配線溝ＨＭＤ１、ＨＭＤ２２内に導電性膜を埋め込むことによりプラグＰ１および配線ＭＤ１、ＭＤ２２を形成する。まず、コンタクトホールＣ１および配線溝ＨＭＤ１、ＨＭＤ２２の内部を含む酸化シリコン膜２１の上部にスパッタ法により膜厚１０nm程度のＴｉ膜（図示せず）および膜厚５０nm程度のＴｉＮ膜を順次し、５００〜７００℃で１分間熱処理を施す。次いでＣＶＤ法によりＷ膜を堆積し、エッチバックもしくはCMＰを施し、コンタクトホール外部のＴｉ膜、ＴｉＮ膜およびＷ膜を除去することによりプラグＰ１および配線ＭＤ１、ＭＤ２２を形成する。この配線ＭＤ２２は、前述したように、ＭＩＳＦＥＴＱｄ１のゲート電極上およびＭＩＳＦＥＴＱｐ２のドレイン領域まで延在している（図３２）。
【００９６】
続いて、酸化シリコン膜２１上に窒化シリコン膜２０１を形成しする。この窒化シリコン膜２０１は、下部電極となる配線ＭＤ２２と後述する上部電極ＵＬとの間に形成され、容量絶縁膜となる。
【００９７】
次に、窒化シリコン膜２０１上に、スパッタ法によりＴｉＮ膜を堆積し、パターニングすることによって、配線ＭＤ２２上およびＭＩＳＦＥＴＱｄ１のソースとＭＩＳＦＥＴＱｐ１のドレイン間上に延在する上部電極ＵＬを形成する（図３３）。
【００９８】
このように本実施の形態においては、実施の形態１と同様に、ＭＩＳＦＥＴＱｔ１、Ｑｔ２、Ｑｄ１、Ｑｄ２、Ｑｐ１、Ｑｐ２を遮蔽領域Ｓ１、Ｓ２内に形成したのでポケットイオン注入時には、第３方向（３）もしくは第４方向（４）の１方向からしか不純物が注入されないため、第２のポケットイオン領域ＰＫｎ２、ＰＫｐ２の不純物濃度のばらつきによる閾値電圧Ｖｔｈのばらつきを防止することができる。また、セル面積の縮小化を図ることができる。
【００９９】
さらに、クロスカップル間（図３１のノードＡＢ間）に配線ＭＤ２２、窒化シリコン膜２０１および下部電極ＵＬから成る容量素子Ｃを形成したので、情報をより安定して保持することができる。即ち、第２のポケットイオン領域ＰＫｎ２、ＰＫｐ２に１方向からしか不純物が注入されないため閾値電位Ｖｔが低下し、サージ電圧等によりＭＩＳＦＥＴＱｐ１等が動作してしまう恐れがある。しかしながら、クロスカップル間（ノードＡＢ間）に容量素子Ｃを形成しておけば、この容量素子Ｃにサージ電圧等による電化が蓄積される。従って、ＭＩＳＦＥＴの情報をより安定して保持することができる。
【０１００】
次に、上部電極ＵＬ上に、実施の形態１の場合と同様に、第１層配線Ｍ１および第２層配線Ｍ２を形成する。
【０１０１】
まず、プラグＰ１、配線ＭＤ１および上部電極ＵＬ上に、酸化シリコン膜２２、２３を順次ＣＶＤ法により堆積する。次いで、プラグＰ１および配線ＭＤ１と第１層配線とのコンタクト領域上の酸化シリコン膜２３、２２をエッチングにより除去することによりコンタクトホールＣ２を形成する、次いで、コンタクトホールＣ３内を反射防止膜（図示せず）で埋め込む。さらに、第１層配線形成予定領域上の反射防止膜および酸化シリコン膜２６をエッチングすることにより配線溝ＨＭ２を形成する。なお、配線溝ＨＭ１を形成した後、コンタクトホールＣ２を形成してもよい。また、酸化シリコン膜２２、２３の膜種を変更することにより、容易にコンタクトホールＣ２および配線溝ＨＭ１を形成することができる。また、酸化シリコン膜２２と２３との間に、エッチングストッパーとして窒化シリコン膜を形成してもよい。
【０１０２】
次に、配線溝ＨＭ１およびコンタクトホールＣ２内を含む酸化シリコン膜２３上に窒化チタンからなるバリア層をＣＶＤ法により堆積し、次いで、バリア層上に銅膜を電解メッキ法により形成する。次に、配線溝ＨＭ１およびコンタクトホールＣ２外部の銅膜およびバリア層をCMＰにより除去して、第１層配線Ｍ１および第１層配線Ｍ１と配線ＭＤ１、ＭＤ２２およびプラグＰ１との接続部を形成する。
【０１０３】
図３４に、第１層配線形成後のメモリセル約１個分の領域を示す半導体基板の平面図を示す。
【０１０４】
次に、酸化シリコン膜２３および第１層配線Ｍ１に、第１層配線を構成する銅膜の拡散を防止するために、窒化シリコン膜２４をＣＶＤ法により堆積した後、酸化シリコン膜２５、２６を順次堆積する。次に、第１層配線Ｍ１と第２層配線とのコンタクト領域上の酸化シリコン膜２５、２６および窒化シリコン膜２４をエッチングにより除去することによりコンタクトホールＣ３を形成する。
【０１０５】
次いで、コンタクトホールＣ３内を反射防止膜（図示せず）で埋め込み、さらに、第２層配線形成予定領域上の反射防止膜および酸化シリコン膜２６をエッチングすることにより配線溝ＨＭ２を形成する。
【０１０６】
次に、配線溝ＨＭ２およびコンタクトホールＣ３内を含む酸化シリコン膜２６上に窒化チタンからなるバリア層をＣＶＤ法により堆積し、次いで、バリア層上に銅膜を電解メッキ法により形成する。次に、配線溝ＨＭ２およびコンタクトホールＣ３外部の銅膜およびバリア層をCMＰにより除去して、第２層配線Ｍ２および第１層配線Ｍ１と第２層配線Ｍ２との接続部を形成する。
【０１０７】
図３５に、第２層配線Ｍ２形成後のメモリセル約１個分の領域を示す半導体基板の平面図を示す。
【０１０８】
なお、本実施の形態においては、第１層配線および第２層配線の形成に際し、これら配線と下層配線との接続部を同時に形成するいわゆるデュアルダマシン法を用いたが、接続部を形成した後、配線を形成するシングルダマシン法を用いることも可能である。
【０１０９】
（実施の形態３）
実施の形態１および２においては、メモリセル形成領域および周辺回路形成領域のｎチャネル型ＭＩＳＦＥＴのポケットイオン領域ＰＫｐ１、ＰＫｐ２を同一工程で形成したが、別工程で形成することも可能である。即ち、メモリセル形成領域のポケットイオン注入の際には、周辺回路形成領域をレジスト膜で覆い、メモリセル形成領域のｎチャネル型ＭＩＳＦＥＴのポケットイオン領域ＰＫｐ１、ＰＫｐ２形成後、周辺回路形成領域のポケットイオン領域ＰＫｐ１、ＰＫｐ２を形成する。ｐチャネル型ＭＩＳＦＥＴのポケットイオン領域ＰＫｎ１、ＰＫｎ２についても同様である。
【０１１０】
また、この際、メモリセル形成領域のポケットイオン注入時には、実施の形態１で説明した第１および第２の方向からのみ不純物注入を行うことも可能である。この場合、メモリセル形成領域の第２のポケットイオン領域ＰＫｎ２、ＰＫｐ２は形成されない。従って、第２のポケットイオン領域ＰＫｎ２、ＰＫｐ２の不純物濃度のばらつきによる閾値電圧Ｖｔｈのばらつきを防止することができる。
【０１１１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１１２】
特に、本発明においては、微細化が要求されるＳＲＡＭのメモリセル形成領域に本発明を適用したが、図３６に示すようなＤＲＡＭ（Dynamic Random Access Memory）内部に形成されるセンスアンプ部ＳＡ等、微細な領域にｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが形成される半導体集積回路装置に広く適用することができる。なお、図３６中、ＤＭＣは、ＤＲＡＭメモリセルを示し、転送用ＭＩＳＦＥＴＱＳとキャパシタＣとから成り、ワード線ＷＬとビット線ＢＬに接続されている。また、センスアンプ部ＳＡは、交差結合された一対のCMＯＳインバータＩＮＶ1,ＩＮＶ2 から成り、ビット線ＢＬ間に接続されている。
【０１１３】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【０１１４】
本発明によれば、第１の領域（例えば、ｐチャネル型ＭＩＳＦＥＴ形成領域）を、ポケットイオン領域を形成する際に第２の領域（例えば、ｎチャネル型ＭＩＳＦＥＴ形成領域）上に形成されるレジスト膜の端部から、前記レジスト膜の膜厚Ｈおよびイオン注入角度θとのｔａｎの積である距離Ｓ１以内に配置し、斜めイオン注入を行ったので、４方向から注入される不純物のうち一方向からの不純物が注入されないため、第１の領域内のＭＩＳＦＥＴのポケットイオン領域の不純物濃度のばらつきを抑え、閾値電圧Ｖｔｈのばらつきを防止することができる。また、面積の縮小化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１であるＳＲＡＭのメモリセルを示す等価回路図である。
【図２】本発明の実施の形態１であるＳＲＡＭメモリセル約１個分の領域を示す半導体基板の平面図である。
【図３】本発明の実施の形態１であるＳＲＡＭメモリセル約１個分の領域を示す半導体基板の断面図である。
【図４】本発明の実施の形態１であるＳＲＡＭメモリセル形成領域を示す半導体基板の要部平面図である。
【図５】本発明の実施の形態１であるＳＲＡＭメモリセル形成領域および周辺回路形成領域を示す半導体基板の要部平面図である。
【図６】本発明の実施の形態１であるＳＲＡＭ周辺回路形成領域を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１であるＳＲＡＭメモリセル形成領域の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１であるＳＲＡＭ周辺回路形成領域の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１であるＳＲＡＭメモリセル形成領域の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１であるＳＲＡＭ周辺回路形成領域の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１であるＳＲＡＭメモリセル形成領域の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態１であるＳＲＡＭ周辺回路形成領域の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態１であるＳＲＡＭメモリセル形成領域および周辺回路形成領域の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態１であるＳＲＡＭメモリセル形成領域の製造方法を示す半導体基板の要部平面図である。
【図１５】本発明の実施の形態１であるＳＲＡＭメモリセル形成領域の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の効果を示すための図である。
【図１７】本発明の実施の形態１であるＳＲＡＭ周辺回路形成領域の製造方法を示す半導体基板の要部平面図である。
【図１８】本発明の実施の形態１であるＳＲＡＭメモリセル形成領域の製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の実施の形態１であるＳＲＡＭ周辺回路形成領域の製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態１であるＳＲＡＭメモリセル形成領域の製造方法を示す半導体基板の要部平面図である。
【図２１】本発明の実施の形態１であるＳＲＡＭ周辺回路形成領域の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の実施の形態１であるＳＲＡＭメモリセル形成領域の製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態１であるＳＲＡＭ周辺回路形成領域の製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の実施の形態１であるＳＲＡＭメモリセル形成領域の製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の実施の形態１であるＳＲＡＭ周辺回路形成領域の製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の実施の形態１であるＳＲＡＭメモリセル形成領域の製造方法を示す半導体基板の要部平面図である。
【図２７】本発明の実施の形態１であるＳＲＡＭメモリセル形成領域の製造方法を示す半導体基板の要部断面図である。
【図２８】本発明の実施の形態１であるＳＲＡＭ周辺回路形成領域の製造方法を示す半導体基板の要部断面図である。
【図２９】本発明の実施の形態１であるＳＲＡＭメモリセル形成領域の製造方法を示す半導体基板の要部平面図である。
【図３０】本発明の実施の形態２であるＳＲＡＭのメモリセルを示す等価回路図である。
【図３１】本発明の実施の形態２であるＳＲＡＭメモリセル形成領域の製造方法を示す半導体基板の要部断面図である。
【図３２】本発明の実施の形態２であるＳＲＡＭメモリセル形成領域の製造方法を示す半導体基板の要部平面図である。
【図３３】本発明の実施の形態１であるＳＲＡＭメモリセル形成領域の製造方法を示す半導体基板の要部平面図である。
【図３４】本発明の実施の形態２であるＳＲＡＭメモリセル形成領域の製造方法を示す半導体基板の要部平面図である。
【図３５】本発明の実施の形態２であるＳＲＡＭメモリセル形成領域の製造方法を示す半導体基板の要部平面図である。
【図３６】本発明の他の実施の形態であるＤＲＡＭメモリセル内のセンスアンプ部を示す回路図である。
【符号の説明】
１  半導体基板
２  素子分離
３  ｐ型ウエル
４  ｎ型ウエル
５  酸化シリコン膜
８  ゲート酸化膜
Ｇ  ゲート電極
９ａ  多結晶シリコン膜
９ｂ  Ｗ膜
１０  酸化シリコン膜
１３  ｎ-型半導体領域
１４  ｐ-型半導体領域
ＰＫｐ１、ＰＫｎ１  第１のポケットイオン領域
ＰＫｐ２、ＰＫｎ２  第２のポケットイオン領域
１６  サイドウォールスペーサ
１７  ｎ+型半導体領域
１８  ｐ+型半導体領域
１９  ＣｏＳｉ膜
２０  窒化シリコン膜
２１  酸化シリコン膜
Ｃ１  コンタクトホール
Ｐ１  プラグ
ＭＤ１、ＭＤ２  配線
ＨＭＤ  配線溝
Ｌ１、Ｌ２  ゲート側面
Ｈ１、Ｈ２  ゲート側面
Ｒｎ１、Ｒｎ２  レジスト膜
ＰＲｎ１、ＰＲｎ２  レジスト膜端部
Ｓ１、Ｓ２  遮蔽領域
Ｈ  レジスト膜圧
θ  イオン注入角度
α  不純物が注入される領域
β  不純物を注入することができない領域
Ｒｎ３  レジスト膜
Ｓ３  遮蔽領域
Ｓ４、Ｓ５  遮蔽領域
Ｒｐ１、Ｒｐ２  レジスト膜
ＰＲｐ１、ＰＲｐ２  レジスト膜端部
Ｒｐ３  レジスト膜
Ｓ６  遮蔽領域１７
２２、２３  酸化シリコン膜
Ｃ２  コンタクトホール
ＨＭ１  配線溝
Ｍ１  第１層配線
２４  窒化シリコン膜
２５、２６  酸化シリコン膜
Ｃ３  コンタクトホール
ＨＭ１、ＨＭ２２  配線溝
Ｍ２  第２層配線
ＭＤ２２  配線
２０１  窒化シリコン膜
ＵＬ  上部電極
ＭCMＣ１〜ＭＣ６  メモリセル
ＣＴ  コンタクトホール
ＷＬ  ワードライン
ＤＬ、／ＤＬ  データ線
Ｑｔ１、Ｑｔ２  転送用ＭＩＳＦＥＴ
Ｑｄ１、Ｑｄ２  駆動用ＭＩＳＦＥＴ
Ｑｐ１、Ｑｐ２  負荷用ＭＩＳＦＥＴ
Ｖｃｃ  電源電圧
Ｖｓｓ  基準電圧
ＩＮＶ１、ＩＮＶ２  インバータ
Ａ、Ｂ  蓄積ノード
Ａｐ  ｐ型活性領域
Ａｎ  ｎ型活性領域
Ｃ  外部容量
ＤＭＣ  ＤＲＡＭメモリセル
ＢＬ  ビット線
ＳＡ  センスアンプ
ＣＴ  コンタクトホール
Ｌ１、Ｌ２、Ｈ１、Ｈ２  ゲート電極側面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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