(57)【特許請求の範囲】
【請求項１】
複数のマークを持つアライメントマークの位置を検出する位置検出方法であって、
前記アライメントマークをセンサ上に結像するステップと、
前記センサで得られた前記アライメントマークの生信号に対して、ゼロ位相フィルタ処理をフィルタ次数を変えながら繰り返し行い、複数のフィルタ次数のそれぞれにおける前記生信号のエッジを求めるステップと、
前記複数のフィルタ次数のそれぞれにおいて求めた前記生信号のエッジに基づいて、前記複数のフィルタ次数のそれぞれにおける前記複数のマークの間隔を求めるステップと、
前記複数のフィルタ次数において求めた前記複数のマークの間隔を評価基準として、前記複数のフィルタ次数から最適なフィルタ次数を選択するステップと、
ゼロ位相フィルタ処理を前記最適なフィルタ次数で行うことで求められた前記生信号のエッジに基づいて、前記アライメントマークの位置を決定するステップと、
を有することを特徴とする位置検出方法。
【請求項２】
前記最適なフィルタ次数を選択するステップでは、前記複数のマークの間隔の設計値からのばらつきが所定の閾値を下回り、かつ、最も次数が小さいフィルタ次数を、前記最適なフィルタ次数として選択することを特徴とする請求項１記載の位置検出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は例えば半導体製造用の露光装置において第１物体のレチクル面上に形成されているIC,LSI,VLSI等の微細な電子回路パターンと第２物体のウエハの相対的な位置合わせ（アライメント）を行う為の位置検出方法及び露光装置に関するものである。本発明は特にウエハプロセス誤差であるWIS(Wafer Induced shift)を発生しうる状況においても、アライメントを高精度に行う必要のある位置検出方法及び露光装置に関する。
【０００２】
【従来の技術】
半導体デバイス製造用の投影露光装置においては、回路の微細化及び高密度化に伴い、レチクル面上の回路パターンをウエハ面上により高い解像力で投影露光できることが要求されている。回路パターンの投影解像力は投影光学系の開口数（NA）と露光波長に依存するので、高解像度化の方法としては、投影光学系のNAを大きくする方法や露光波長をより短波長化する方法が採用されている。後者の方法に関し、露光光源は、g線からi線に移行し、更にi線からエキシマレーザに移行しつつある。また、エキシマレーザにおいても、その発振波長が248nm及び193nmの露光装置が既に実用化され使用されている。
【０００３】
現在では発振波長を更に短波長化した、波長157nmのVUVの露光方式、13nmのEUV露光方式が次世代の露光方式の候補として検討されている。
【０００４】
また、半導体デバイスの製造プロセスも多様化しており、露光装置の深度不足の問題を解決する平坦化技術として、W-CMP(Tungsten Chemical Mechanical Polishing)プロセス等の技術も注目されている。また、半導体デバイスの構造や材料も多種多様であり、例えば、GaAs、InP等の化合物を組み合わせて構成したP-HEMT(Pseudomorphic High Electron Mobility Transistor)やM-HEMT(Metamorphe-HEMT)や、SiGe、SiGeC等を使用したHBT（Heterojunction Bipolar Transistor）が提案されている。
【０００５】
一方、回路パターンの微細化に伴い、回路パターンが形成されているレチクルとそれが投影されるウエハとを高精度にアライメントすることも要求されており、その必要精度は回路線幅の1/3であり、例えば、現状の180ｎｍデザインにおける必要精度はその1/3の60nmである。
【０００６】
露光装置におけるアライメント方法としては、ウエハ上に構成されるアライメントマークの光学像をＣＣＤカメラ等の撮像素子上に結像し、その電気信号を画像処理しウエハ上のマークの位置検出を行っている。
【０００７】
一般にレチクルとウエハとのアライメントを行う際にアライメント精度を劣化させる大きな要因として、
（１）レジストのアライメントマーク近傍での膜厚の不均一性
（２）アライメントマークの形状の非対称性
が挙げられている。これらウエハに起因するアライメント誤差要因のことをWIS（Wafer Induced Shift）と呼んでいる。
【０００８】
【発明が解決しようとする課題】
露光装置の三大性能のひとつ、実素子ウエハでの重ね合わせ精度を向上させることは、半導体素子の性能および、製造の歩留まりを向上させるために必須の課題と言える。しかしながら、CMP(Chemical Mechanical Polishing)プロセスなど特殊な半導体製造技術の導入により、回路パターンの構造は良いが、位置検出用マークに欠陥が発生する問題が発生するようになった。これは、回路パターンの微細化に伴い、回路パターンとアライメントマークの線幅の差が大きくなって、成膜や、エッチング、CMPなどのプロセス条件が微細な回路パターン（線幅0.1〜0.15μｍ）には最適化されているが、線幅の大きなアライメントマーク(線幅0.6〜4.0μｍ)には最適化されていないために生じる場合が多い。
【０００９】
アライメントマークの線幅を回路パターンの線幅に合わせようとすると、アライメントに用いる顕微鏡の分解能が足りないため、信号強度またはコントラストが減少し、アライメント信号の安定性が悪化する。回路パターンと同等の線幅のアライメントマークを検出できる顕微鏡にするには、大きなNA、短い波長のアライメント光源が必要となり、投影光学系なみの顕微鏡になり、装置コストが上がるなど別の問題も新たに発生してしまう。
【００１０】
現在、このような状況下では、プロセスの条件を変更して、アライメントマークと回路パターンの双方で適切な条件になるように、試行錯誤で条件出しを行ったり、アライメントマークの線幅を何種類か製作して露光評価して、もっとも良いと思われる線幅のアライメントマークを用いるようにしている。
【００１１】
したがって、最適な条件（パラメータ）を決定するまでに膨大な時間を要していた。また、一旦パラメータが決定された後であっても、例えばウエハプロセス誤差WISが発生した場合には、それに応じた製造プロセスの変更に伴って製造装置のパラメータを再度変更する必要が生じる場合があり、この場合にも膨大な時間を要する。更に今後は、回路パターンの微細化が進むと共に、新た半導体プロセスの導入や、ウエハ径の300mm化などにより、回路パターンとアライメントマークの双方をウエハ全面で欠陥無く製造することがますます困難になると予想される。
【００１２】
図5は、従来の位置検出用マークの検出信号例である。図5の（A）に示されるように複数のマーク生信号からマーク位置を検出するためには、そのマークのエッジを検出する手法が一般によく知られている。
【００１３】
エッジ検出とは、マーク生信号（A）に対する一次微分（B）の極大、極小となる位置を求める手法であるが、センサからの生信号をそのまま一次微分した場合、図中（B）のように高周波ノイズの影響を大きく受けてしまう。そこで、何らかの前処理（フィルタ処理）が必要になってくるが、例えば図中(C)のようにゼロ位相フィルタ処理を行ったあとに、一次微分を行い、エッジ検出を行うことがあげられる。ここで、本実施形態におけるゼロ位相フィルタとは、順方向でフィルタ処理した後、フィルタ処理したデータ列を逆にして、再度フィルタリングを行うことと定義する。従って、ゼロ位相フィルタによって得られるデータ列は、厳密に位相歪みがゼロになり、図５における紙面横軸の位相情報は不変となる。
【００１４】
このとき、ゼロ位相フィルタのパラメータ（次数）をいくつに決定するかは、明確な判定基準はなく、例えば、マーク生信号とフィルタ処理後の信号とを波形レベルで比較して、残差の二乗和を最小にする手法や、両者の周波数特性を比較して高周波ノイズ成分が除去されているか確認する方法などにより、最適なパラメータ（次数）を決定しているのが現状である。
【００１５】
ただし、このときウエハプロセス誤差WISなどの影響でマークの生信号が低周波成分でだまされていたとすると、このフィルタ後の信号にも歪成分が残るため、そのWISがエッジ検出、最終的にはマーク位置検出にまで影響を及ぼすことになる。
【００１６】
【課題を解決するための手段】
本発明は、上記の背景に鑑みてなされたものであり、その目的は、アライメントマークの欠陥や、レジスト塗布むらなどのウエハプロセス誤差WISがあった場合でも、フィルタ処理に代表される前処理のパラメータを決定する際に必要な評価基準を提案し、正確かつ迅速にアライメントが実行できる位置検出方法を提供することにある。
【００１７】
この目的を達成するために、本発明の一側面としての位置検出方法は、複数のマークを持つアライメントマークの位置を検出する位置検出方法であって、前記アライメントマークをセンサ上に結像するステップと、前記センサで得られた前記アライメントマークの生信号に対して、ゼロ位相フィルタ処理をフィルタ次数を変えながら繰り返し行い、複数のフィルタ次数のそれぞれにおける前記生信号のエッジを求めるステップと、前記複数のフィルタ次数のそれぞれにおいて求めた前記生信号のエッジに基づいて、前記複数のフィルタ次数のそれぞれにおける前記複数のマークの間隔を求めるステップと、前記複数のフィルタ次数において求めた前記複数のマークの間隔を評価基準として、前記複数のフィルタ次数から最適なフィルタ次数を選択するステップと、ゼロ位相フィルタ処理を前記最適なフィルタ次数で行うことで求められた前記生信号のエッジに基づいて、前記アライメントマークの位置を決定するステップと、を有することを特徴とする。
【００２１】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施形態を説明する。
【００２２】
図１は本発明の半導体露光装置の概略図である。なお、本発明のポイントとなる部分以外は図示していない。露光装置１は、ある回路パターンの描画されたレチクル１０を縮小投影する縮小投影光学系１１と前工程で下地パターンおよびアライメントマークの形成されたウエハ１２を保持するウエハチャック１３とウエハ１２を所定の位置に位置決めするウエハステージ１４と、ウエハ上のアライメントマークの位置を計測するアライメント検出光学系１５等から構成されている。
【００２３】
次に、アライメント検出の原理について説明する。図２はアライメント検出光学系15の主要構成要素を示したものである。光源18からの照明光は、ビームスプリッタ１９で反射し、レンズ20を通り、ウエハ12上のアライメントマーク30を照明する。アライメントマーク30からの回折光はレンズ20、ビームスプリッタ19、レンズ21を通り、ビームスプリッタ22で分割され、それぞれCCDセンサ23,24で受光させる。ここで、アライメントマーク30は、レンズ20,21により100倍程度の結像倍率で拡大され、CCDセンサ23、24に結像される。CCDセンサ23、24はそれぞれ、アライメントマーク30のＸ方向のずれ計測用、アライメントマーク30のY方向のずれ計測用になっており、光軸に対して、90度回転させて設置している。
【００２４】
Ｘ方向とＹ方向の計測原理は同じなので、以下はＸ方向の位置計測について説明する。
【００２５】
次に位置検出用のアライメントマークについて説明する。
【００２６】
図３のように、計測方向（Ｘ方向）に4μｍ、非計測方向（Ｙ方向）に30μｍの短冊型の位置検出用マークが、Ｘ方向にある設計値（L=20μｍ）間隔で複数本並んでいる。マークの断面構造はエッチング処理によって、凹形状をしている。なお実際は、そのマーク上にレジストが塗布されているが、図示していない。
【００２７】
次に、この複数の位置検出用マークに対して、照明光を照射して得られる反射光をCCDセンサによって受光した結果を図4に示す。図4のような4本のマーク信号に対して、適切な信号処理を行い、それぞれのマーク位置（紙面左から順にM1、M2、M3、M4）を検出するものである。
【００２８】
本発明における第１の実施形態は、位置検出用マークの生信号に対して、ゼロ位相フィルタ処理を行い、得られたフィルタ処理後の波形からエッジを求める方式である。なお、フィルタ処理後の波形からエッジを求める方式はいくつかあげられるが、例えば、一次微分の波形に対する極大、極小位置付近の数点をガウス関数で近似して極大、極小位置をサブピクセル精度で求めてもよい。
【００２９】
ここで一次微分とは、具体的には離散的なデータＹｉに対して処理されるものであるため、正確には差分である。なお、Ｙｉにおける微分値Ｙ'iは次式のような近似を用いると微分の評価点がずれないので好ましい。
【外１】
0004072408.tif 000002
【００３０】
図９のフローチャートに従って第１の実施形態を説明すると、ゼロ位相フィルタの次数をパラメータに設定する（Ｓ１０１０）。
【００３１】
つづいて、第1の処理としてS1020でゼロ位相フィルタ処理を行う。S1030ではゼロ位相フィルタの次数を変えて、フィルタ処理を繰り返す。
【００３２】
次に、第2の処理として、フィルタ処理後の波形の1次微分から複数のエッジを求め（S1040）、S1050において、S1040で検出された複数のエッジを用いて4つのマーク位置M1、M2、M3、M4を算出し、それぞれのマーク間隔L1、L2、L3を求める。
【００３３】
ゼロ位相フィルタ処理の次数をパラメータとして、上記マーク間隔L1、L2、L3をプロットしたものを図６に示す。
【００３４】
さらに、ゼロ位相フィルタ処理の次数をパラメータとして、評価基準であるマーク間隔の設計値LからのばらつきINDを式（2）のように定義する。
【外２】
0004072408.tif 000003
【００３５】
なお、第1の実施形態は、位置検出用マークが4つなので、マーク間隔は3つであるが、一般にN個のマーク間隔に対しては、INDは式（3）のように定義される。
【外３】
0004072408.tif 000004
【００３６】
ゼロ位相フィルタ処理の次数をパラメータとして、第1の実施形態におけるマーク間隔の設計からのばらつきをプロットしたものを図7に示す。
図7によれば、ゼロ位相フィルタ処理の次数を低次から高次へ上げていった際に、INDが図中Aで示される閾値を下回る値を最適パラメータと決定し、そのパラメータにおけるマーク位置を採用する。
【００３７】
なお、図7の場合、パラメータの次数を大きくしすぎると、フィルタ処理後の波形がなまってしまうため、正確にエッジを検出することができなくなる。そのために、逆にマーク間隔の設計値からのずれは大きくなってしまう。したがって、この場合には、最適なパラメータは閾値を下回る値のうちもっとも次数が小さいもの（図７の場合は、次数は４）を選択する。
【００３８】
本実施形態を別の見方をすれば、閾値内に入っている処理パラメータ（次数）の中から、最も小さいものを選択しているので、閾値内の必要精度の中では、フィルタ処理の実行時間は最小となっている。
【００３９】
従って、アライメントを迅速に実行することができ、スループットを低下させていないことにもなる。
【００４０】
（発明のその他の実施例）
次に、本発明の第2の実施形態を説明する。
【００４１】
第2の実施形態は、マーク生信号に対して、多項式近似を行い、得られた多項式からエッジを求める方式である。なお、多項式からエッジを求める方式は、多項式の2次微分のゼロクロスを求めればいいので、第1の実施形態に比べて、解析的で容易に求まる利点がある。
【００４２】
つまり、ｎ次多項式を
【外４】
0004072408.tif 000005
【００４３】
と定義すると、その2次微分のゼロクロスは式（5）を解けばよい。
【外５】
0004072408.tif 000006
【００４４】
図９のフローチャートに沿って、第2の実施形態を説明すると、まず、S1010において多項式の次数をパラメータに設定する。次にS1020で多項式近似を行う。S1030では多項式の次数を変えて多項式近似を繰り返す。
【００４５】
そして、近似して得られた複数の多項式のエッジを2次微分のゼロクロスから求め（S1040）、S1040では、S1040で検出されたエッジを用いて４つのマーク位置M1、M2、M3、M4を算出し、そのマーク間隔L1、L2、L3を求める。さらに、多項式の次数をパラメータとして、評価基準であるマーク間隔の設計値Lからのばらつきを求める。なお、評価基準は第1の実施形態と同様に式（2）とする。
【００４６】
第2の実施形態におけるマーク間隔の設計からのばらつきを図８に示す。
【００４７】
INDが図８によれば、多項式の次数を低次から高次へ上げていった際に、図中Aで示される閾値を下回る値のうちもっとも次数の小さい値（図８の場合は、次数はn6）を最適パラメータと決定し、そのパラメータにおけるマーク位置を採用する。
【００４８】
次に、本発明の第1の実施形態および第2の実施形態において記載されているマーク間隔の設計値Lについて補足する。
【００４９】
今後、さらなるアライメントの高精度化が要求されると、今までは問題とならなかったマーク間隔の設計値からのばらつきの閾値が1nmを問題とするオーダーになる場合が想定される。
【００５０】
この場合には、レチクルのマーク描画誤差が無視できなくなるため、一度、アライメントマークが入ったレチクルを露光して、レジスト像の間隔を計測して、その計測値を新たな設計値としてテーブルに持つことが有効である。
【００５１】
次に実施形態の方法を利用したデバイスの製造方法の実施形態を説明する。
【００５２】
図１０は微小デバイス（ICやLSI等の半導体チップ、液晶パネル、CCD、薄膜磁気ヘッド、マイクロマシン等）の製造フローを示す。
【００５３】
ステップ１（回路設計）では半導体デバイスの回路設計を行う。ステップ２（マスク製作）では設計した回路パターンを形成したマスクを制作する。一方、ステップ３（ウエハ製造）ではシリコン等の材料を用いてウエハを製造する。ステップ４（ウエハプロセス）では前工程 と呼ばれ、上記用意したマスクとウエハを用いて、リソグラフィー技術によってウエハ上に実際の回路を形成する。次にステップ５（組み立て）は後工程と呼ばれ、ステップ４によって作製されたウエハを用いて半導体チップ化する工程であり、アッセンブリ工程（ダイシング、ボンディング）、パッケージング工程（チップ封入）等の工程を含む。ステップ６（検査）ではステップ５で作製された半導体デバイスの動作確認テスト、耐久性テスト等の検査を行う。こうした工程を経て半導体デバイスが完成し、これが出荷（ステップ７）される。
【００５４】
図１１は上記ウエハプロセスの詳細なフローを示す。ステップ１１（酸化）ではウエハの表面を酸化させる。ステップ１２（CVD）ではウエハ表面に絶縁膜を形成する。ステップ１３（電極形成）ではウエハ上に電極を蒸着によって形成する。ステップ１４（イオン打込み）ではウエハにイオンを打ち込む。ステップ１５（レジスト処理）ではウエハに感光剤を塗布する。ステップ１６（露光）では上記説明した露光装置によってマスクの回路パターンをウエハに焼付露光する。ステップ１７（現像）では露光したウエハを現像する。ステップ１８（エッチング）では現像したレジスト像以外の部分を削り取る。ステップ１９（レジスト剥離）ではエッチングが済んで不要となったレジストを取り除く。これらのステップを繰り返し行うことによって、ウエハ上に多重に回路パターンが形成される。
【００５５】
本実施例の製造方法を用いれば、従来は製造が難しかった高集積度の半導体デバイスを製造することができる。
【００５６】
（他の適用例）
なお、本発明の実施形態における画像処理方式は、いずれも明視野照明での画像処理を用いていることから、適用先を露光装置のアライメントに限定することはない。例えば、重ね合わせ検査装置やCD-SEM、AFMといった高精度計測系のプリアライメント時に、本実施形態を適用することも可能である。
【００５７】
【発明の効果】
本発明は、位置検出用マーク信号からマークの位置を検出する上で、マークの欠陥やレジスト塗布むらなどのウエハプロセス誤差WIS（Wafer  Induced  Shift）がある場合においても、処理パラメータを評価基準に従って最適化することにより、そのマークの位置を高精度に位置検出することができるようになる。特に本発明を半導体露光装置のアライメントに適用した場合は、WISの影響を受けにくくなり、アライメント精度を向上させることができ、ひいては半導体素子製造工程において歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】本発明における半導体露光装置の概略を示す図。
【図２】本発明における位置検出光学系を示す図。
【図３】本発明における位置検出用マークの構造を示す図。
【図４】本発明におけるマーク信号の例を示す図。
【図５】本発明における従来例を示す図。
【図６】本発明における第1の実施形態を説明する図。
【図７】本発明における第1の実施形態を説明する図。
【図８】本発明における第2に実施形態を説明する図。
【図９】本発明における処理のフローチャートを示す図。
【図１０】半導体デバイスの製造フローを示す図。
【図１１】ウエハプロセスの詳細なフローを示す図。
【符号の説明】
１  半導体露光装置
１０  レチクル
１１  縮小投影光学系
１２  ウエハ
１３  ウエハチャック
１４  ウエハステージ
１５  アライメントスコープ
１６  アライメント信号処理部
１７  中央処理装置
１８  アライメント用光源
１９、２２  ビームスプリッタ
２０、２１  レンズ
２３、２４  CCDセンサ
３０  アライメントマーク
【図１】
0004072408.tif 000007
【図２】
0004072408.tif 000008
【図３】
0004072408.tif 000009
【図４】
0004072408.tif 000010
【図５】
0004072408.tif 000011
【図６】
0004072408.tif 000012
【図７】
0004072408.tif 000013
【図８】
0004072408.tif 000014
【図９】
0004072408.tif 000015
【図１０】
0004072408.tif 000016
【図１１】
0004072408.tif 000017