【手続補正書】
【提出日】平成20年3月18日(2008.3.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】                明細書
【発明の名称】            半導体集積回路装置、および配線方法
【特許請求の範囲】
【請求項１】  複数の基本セルと複数の接続端子とが形成されるパターン層と、
前記パターン層より上層にあって、前記基本セル間を跨いで固定された電源配線を形成しない第１金属配線層と、
前記第１金属配線層より上層にあって、前記基本セル間を跨いで固定された電源配線を形成する第２金属配線層とを備え、
前記複数の基本セルと前記電源配線とは、前記複数の接続端子を介して接続されることを特徴とする半導体集積回路装置。
【請求項２】  前記接続端子を２種以上備え、
前記各接続端子に接続される前記基本セル間に配線されるべき配線の配線方向は、
互いに直交する第１及び第２配線方向を含む異なる配線方向であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】  前記接続端子は、
前記基本セル間に配線されるべき配線と同じ配線層を備えることを特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項４】  前記接続端子は、
前記基本セル間に配線されるべき配線と同じ配線層を含むスタックＶＩＡを備えることを特徴とする請求項１乃至３の少なくとも何れか１項に記載の半導体集積回路装置。
【請求項５】  前記基本セル間に配線されるべき配線は、
前記基本セル、前記基本セルを２以上備えて特定の回路機能を奏するブロックセル、及び前記ブロックセルを２以上備えるマクロセルを相互に結線する配線であることを特徴とする請求項１乃至４の少なくとも何れか１項に記載の半導体集積回路装置。
【請求項６】  前記基本セル間に配線されるべき配線は、
電源配線及び接地配線を含み、
前記接続端子は、
前記基本セルへの電源供給端子及び接地電位供給端子を含むことを特徴とする請求項１乃至５の少なくとも何れか１項に記載の半導体集積回路装置。
【請求項７】  前記固定された電源配線の配線方向および配線幅は、選択可能であることを特徴とする付記１乃至６の少なくとも何れか１項に記載の半導体集積回路装置。
【請求項８】  前記固定された電源配線の配線幅は、前記基本セルの幅を越えた幅で形成されることを特徴とする請求項１乃至７の少なくとも何れか１項に記載の半導体集積回路装置。
【請求項９】  前記固定された電源配線は、配線禁止領域を迂回する迂回ルートを形成することを特徴とする請求項１乃至８の少なくとも何れか１項に記載の半導体集積回路装置。
【請求項１０】  レイアウトにおける基本単位を構成し、前記基本単位間に共通に配線される固定配線を備えておらず、上位の配線層と接続されるべき接続端子を備えている基本セルを、２以上配置する半導体集積回路装置に配線を施すに当たり、前記基本セル間の対応する前記接続端子間を前記上位の配線層で接続する上位配線の配線方向及び配線幅を適宜に選択した上で、前記上位配線を優先して配線することを特徴とする配線方法。
【請求項１１】  前記上位配線の配線幅を、前記基本セルを越えて面状に形成することを特徴とする請求項１０に記載の配線方法。
【請求項１２】  他の配線、あるいは他の前記上位配線に対して、前記上位配線を別階層の配線層で形成することを特徴とする請求項１０または１１に記載の配線方法。
【請求項１３】  前記各上位配線の配線経路中に配線禁止領域が存在する場合、前記各上位配線の配線経路を適宜に屈曲させることにより、前記配線禁止領域を適宜に迂回することを特徴とする請求項１０乃至１２の少なくとも何れか１項に記載の配線方法。
【請求項１４】  レイアウトにおける基本単位を構成し、前記基本単位間に共通に配線される固定配線を備えておらず、上位の配線層と接続されるべき接続端子を備えている基本セルを、２以上配置した半導体集積回路装置に配線を施すに当たり、上位配線を、他の配線と共に自動配線処理により配線することを特徴とする配線方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置のレイアウトにおける基本単位を構成する基本セルを使用した半導体集積回路装置、および配線方法に関するものであり、特に、ゲートアレイ方式やスタンダードセル方式の半導体集積回路装置に使用される基本セルを使用した半導体集積回路装置、および配線方法に関するものである。
【０００２】
【従来の技術】
従来より、基本セルをマトリクス状に配置して構成した機能回路ブロックを、配置するゲートアレイ方式やスタンダードセル方式等の半導体集積回路装置がある。図１２に基本セル１００の１例を示す。基本セル１００に電源電圧ＶＤＤ及び接地電位ＶＳＳを供給するために、基本セル１００内に電源電圧配線ＶＤＤ及び接地電位配線ＶＳＳである、いわゆるパワーレールＶＤＤ、ＶＳＳを備えている。また接続端子２、３は、ＰＭＯＳトランジスタのＮ型ウェル領域、及びＮＭＯＳトランジスタのＰ型ウェル領域の各々を、電源電圧ＶＤＤ、及び接地電位ＶＳＳにバイアスするために配置されている。
【０００３】
パワーレールＶＤＤ、ＶＳＳ、また接続端子２、３を基本セル１００内に固定して設定しておけば、基本セル１００をマトリクス状に配置した場合（図１３、１４、参照）、パワーレールＶＤＤ、ＶＳＳ、また接続端子２、３は所定の配線トラックに配置されることとなる。そこで予め、基本セル１００内に、基本セル１００列の延長方向（基本セル１００の横方向）の配線トラック仕様に合致するように、基本セル１００間の接続端子２、３を含んでパワーレールＶＤＤ、ＶＳＳを配置しておくことが一般的に行われている。これにより、機能回路ブロック２００を構成するために基本セル１００をマトリクス状に配置した時点で、パワーレールＶＤＤ、ＶＳＳも同時に行われる。図１４に示すように、基本セル１００を配置することにより、パワーレールＶＤＤ、ＶＳＳが、基本セル１００列の延長方向（基本セル１００の横方向）の配線トラックに沿って平行に配線されることとなる。そして、これらのパワーレールＶＤＤ、ＶＳＳは回路動作上重要な配線であるため、最下層のメタル配線層Ｍ１で構成されることが一般的である。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来技術の基本セル１００においては、機能回路ブロックを構成するために基本セル１００をマトリクス状に配置すると同時にパワーレールＶＤＤ、ＶＳＳの配線が完了するものの、パワーレールＶＤＤ、ＶＳＳの配線方向、配線幅、及び配線層を最下層のメタル配線層Ｍ１から変更することができないという問題がある。
【０００５】
図１３に、４つの基本セル１００Ａ、１００Ｂ、１００Ｃ、１００Ｄを２×２のマトリクス状に配置して、図３に示す機能回路を機能回路ブロック２００に構成した場合のレイアウト例を示す。図から明らかなようにパワーレールＶＤＤ、ＶＳＳは最下層のメタル配線層Ｍ１で構成され、基本セル１００Ａ乃至１００Ｄ列の延長方向（基本セル１００Ａ乃至１００Ｄの横方向）の配線トラックに沿って所定配線幅で配線される。従って、ＮＯＲ１を構成する基本セル１００Ｃからの出力、及びＮＯＲ２を構成する基本セル１００Ｄからの出力と、これらの出力が入力されるＮＡＮＤ１を構成する基本セル１００Ａ、１００Ｂの所定ゲートとの間には、最下層のメタル配線層Ｍ１で構成されたパワーレールＶＤＤ、ＶＳＳが配線されている。ゲートアレイ方式やスタンダードセル方式の半導体集積回路装置においては、機能回路ブロック間の配線に上位階層のメタル配線層を使用し、機能回路ブロック内の配線においては、信号配線は、パワーレールＶＤＤ、ＶＳＳと同様に最下層のメタル配線層Ｍ１で構成することが一般的である。このためＮＯＲ１とＮＡＮＤ１との接続にはＶＩＡ１０１Ａ及び１０１Ｃを介して上層のメタル配線層Ｍ２により、またＮＯＲ２とＮＡＮＤ１との接続にはＶＩＡ１０１Ｂ及び１０１Ｄを介して上層のメタル配線層Ｍ２により、最下層のメタル配線層Ｍ１で構成されたパワーレールＶＤＤ、ＶＳＳをまたぐことが必要となる。機能回路ブロックが大きな回路構成になるに従いパワーレールＶＤＤ、ＶＳＳをまたぐ必要が多くなり、メタル配線の自由度を損なうと共にメタル配線構成が複雑になる。更に上層のメタル配線層Ｍ２での配線箇所が増大するので、上層のメタル配線層Ｍ２の配線領域を損なう。また、基本セル１００に固定されたパワーレールＶＤＤ、ＶＳＳを有した状態で、同層の配線層を使用してその他の信号配線等も配線する場合には、必要配線トラックを増加させることが必要となり、基本セル１００のセル高さを高くする必要がある。これは半導体集積回路の高集積化の妨げとなり問題である。
【０００６】
また、図１４に示すように、パワーレールＶＤＤ、ＶＳＳの配線方向、配線幅、及び配線層が固定であるので、基本セル１００（Ｍ、Ｎ）（Ｍ、Ｎは、１以上の整数）をマトリクス状に配置して構成される機能回路ブロック３００の回路仕様に合致したパワーレールＶＤＤ、ＶＳＳの配線となるような配線変更はできない。即ち、高速な回路動作を行う機能回路ブロックや大きな負荷を駆動する機能回路ブロックに対して所望の回路動作を行なわせるために充分な電源供給能力を確保できない虞がある。また消費電流が少ない機能回路ブロックに対して必要以上の電源供給能力を有する配線ピッチとなり高集積化の妨げとなる虞がある。
【０００７】
更に図１４において、基本セル１００（Ｍ、Ｎ）におけるパワーレールＶＤＤ、ＶＳＳの配線方向、配線幅、及び配線層は固定であるので、この基本セル１００（Ｍ、Ｎ）を配置した機能回路ブロック３００においても固定される。この機能回路ブロック３００を配置してゲートアレイ方式やスタンダードセル方式の半導体集積回路装置を構成する場合、機能回路ブロック３００におけるパワーレールＶＤＤ、ＶＳＳの配線方向、配線幅、及び配線層は固定されてしまう。従って、機能回路ブロック３００周辺のパワーレールＶＤＤ、ＶＳＳの配線状況に適合させて機能回路ブロック３００を配置することができない場合があり、ゲートアレイ方式やスタンダードセル方式の半導体集積回路装置の高集積化を図ることができない虞があり問題である。
【０００８】
本発明は前記従来技術の問題点を解消するためになされたものであり、基本セルを利用して機能回路ブロックあるいは半導体集積回路装置をレイアウトする際、配線の自由度を向上させることのできる半導体集積回路装置、および配線方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
前記目的を達成するために、本発明に係る半導体集積回路装置は、複数の基本セルと複数の接続端子とが形成されるパターン層と、パターン層より上層にあって、基本セル間を跨いで固定された電源配線を形成しない第１金属配線層と、第１金属配線層より上層にあって、基本セル間を跨いで固定された電源配線を形成する第２金属配線層とを備え、複数の基本セルと電源配線とは、複数の接続端子を介して接続されることを特徴とする。
【００１０】
本発明の半導体集積回路装置では、基本セルを跨いで固定された電源配線は、第１金属配線層によっては形成されず、第１金属配線層より上層にある第２金属配線層により形成される。そして、複数の基本セルと電源配線とは、複数の接続端子を介して接続される。
【００１１】
これにより、基本セル間に共通に配線される固定された電源配線による制約を受けず自在に配線を行うことができる。更に基本セルを配置して機能回路ブロックを構成する場合には、固定された電源配線がないため、機能回路ブロック内の配線を自由に設定、変更することができ、固定された電源配線とその他の信号配線とのレイアウト上の相互の干渉を回避することができる。即ち、上層の配線を使用して下層の配線をまたぐ配線構成を必要最低限に抑えることができ、配線の自由度を最大限に確保することができるので、配線構成を単純にすることができると共に、上層配線の配線領域を必要以上に損なうことがない。
また基本セル間に配線される固定された電源配線を上位の配線層である第２金属配線層で自由に設定できるので、両配線を同一の配線層により構成する場合に比して基本セルのセル高さを抑えたまま必要配線トラックを確保することができる。従って、効率的な配線構成とコンパクトな基本セル高さを実現して半導体集積回路装置の高集積化に寄与するところ大である。また機能回路ブロックの回路動作仕様に応じて自由に基本セル間に配線されるべき配線の配線方向、配線幅、及び配線層を設定することができるので、各回路動作仕様に適した配線により最適な回路動作を実現することができる。更に基本セルをマトリクス状に配置した機能回路ブロックを配置するゲートアレイ方式やスタンダードセル方式の半導体集積回路装置において、機能回路ブロックにおける配線状況に合わせて基本セル間に配線されるべき配線の配線方向、配線幅、及び配線層を自由に設定することができ、効率的な機能回路ブロックの配置配線を実現して半導体集積回路装置の高集積化を図ることができる。
【００１２】
また、接続端子を２種以上備え、互いの接続端子は、他の接続端子に接続される基本セル間に配線されるべき配線の配線方向とは異なる位置に配置されることが好ましい。
【００１３】
この構成では、２種以上の接続端子が、各々に接続される基本セル間に配線されるべき配線の配線方向とは異なる位置に配置されており、接続端子に接続される基本セル間に配線されるべき配線同士が干渉することはない。
【００１４】
これにより、基本セル間に配線されるべき配線同士が同一の配線層で構成されている場合でも、これらの配線が相互に交差することなく配線方向を設定することができる。
【００１５】
また、各接続端子は、Ｘ座標及びＹ座標が共に異なる位置に配置され、個々の接続端子に接続される基本セル間に配線されるべき配線が、ＸあるいはＹ方向の相互に直交する２方向の何れの方向に相互に交差することなく配線することができることが好ましい。
【００１６】
また、本発明に係る半導体集積回路装置は、更に、接続端子は、基本セル間に配線されるべき配線と同じ配線層を含むスタックＶＩＡを備えることを特徴とする。
【００１７】
接続端子は、スタックＶＩＡを介して基本セル間に配線されるべき配線に接続される。
【００１８】
これにより、スタックＶＩＡに含まれる配線層を基本セル間に配線されるべき配線の配線層として使用することができるので、基本セル間に配線されるべき配線として選択できる配線層をスタックＶＩＡに含まれる配線層の中から適宜に選択することができ、配線の自由度を高めることができる。
また、基本セル間に配線されるべき配線は、基本セル、基本セルを２以上備えて特定の回路機能を奏するブロックセル、及びブロックセルを２以上備えるマクロセルを相互に結線する配線であることが好ましい。
【００１９】
また、本発明に係る半導体集積回路装置は、更に、基本セル間に配線されるべき配線は、電源配線及び接地配線を含み、接続端子は、基本セルへの電源供給端子及び接地電位供給端子を含むことを特徴とする。
【００２０】
基本セル間に配線されるべき配線は電源配線及び接地配線を含んでおり、更に接続端子は基本セルへの電源供給端子及び接地電位供給端子を含んでおり、基本セル間に配線されるべき配線を接続端子に接続することにより、基本セルに電源電圧及び接地電位を供給する。
【００２１】
これにより、基本セルへの電源電圧及び接地電位の供給配線を自由に設定することができ、機能回路ブロックの回路動作仕様に伴う消費電流に応じて電源電圧配線及び接地配線の配線方向、配線幅、及び配線層を自由に設定することができる。各回路動作仕様に伴う消費電流に適した電源供給及び接地供給により最適な回路動作を実現することができる。また基本セルをマトリクス状に配置した機能回路ブロックを配置するゲートアレイ方式やスタンダードセル方式の半導体集積回路装置において、機能回路ブロック間における配線状況に合わせて電源電圧配線及び接地配線の配線方向、配線幅、及び配線層を自由に設定することができ、効率的な機能回路ブロックの電源供給及び接地供給を実現して半導体集積回路装置の高集積化を図ることができる。
【００２２】
また、固定された電源配線の配線方向および配線幅は、選択可能であることが好ましい。また、固定された電源配線の配線幅は、基本セルの幅を越えた幅で形成されることが好ましい。また、固定された電源配線は、配線禁止領域を迂回する迂回ルートを形成することがこのましい。
また、本発明に係る配線方法は、レイアウトにおける基本単位を構成し、前記基本単位間に共通に配線される固定配線を備えておらず、上位の配線層と接続されるべき接続端子を備えている基本セルを、２以上配置する半導体集積回路装置に配線を施すに当たり、基本セル間の対応する接続端子間を上位の配線層で接続する上位配線の配線方向及び配線幅を適宜に選択して上位配線を優先して配線することを特徴とする。
【００２３】
【００２４】
これにより、上位配線による制約を受けず自在に配線を行なうことができる基本セル、及び上位配線が固定されていない基本セルを配置するため、自由に内部配線を設定、変更することができる機能回路ブロックにより、半導体集積回路装置を構成するので、上位配線とその他の信号配線との間の相互の干渉を回避することができる。そして上層の配線により下層の配線をまたぐ配線構成を必要最低限に抑えて、構成が単純で、自由度が大きく効率的な配線構成とし、上層の配線の配線領域を必要以上に損なうことがない。上位配線を基本セル内の配線とは別に上位の配線層で自由に設定できるので、両配線を同一の配線層により構成する場合に比して基本セルのセル高さを抑えたままで必要となる配線トラックを確保することができるコンパクトな基本セル高さを有した半導体集積回路装置を提供することができる。また機能回路ブロックの回路動作仕様に応じて自由に上位配線の配線方向、配線幅を設定することができるので、各回路動作仕様に適した上位配線により最適な回路動作を有した半導体集積回路装置を提供することができる。更に機能回路ブロック間の配置状況に合わせて上位配線の配線方向、配線幅を自由に設定することができ、効率的な機能回路ブロックの配置配線を実現して半導体集積回路装置の高集積化を図ることができる。
【００２５】
また上位配線の配線幅を基本セルの高さを越えて面状に形成してやれば、電源電圧あるいは接地電位の配線プレーンを半導体集積回路装置内の機能回路ブロックを覆うようにして形成することができ、ノイズ緩和策として好ましいものである。この場合、上位配線が２種以上ある場合には、上位配線毎に異なる配線層を設定することにより、多重の面状構造を有する配線プレーンを形成することができる。
【００２６】
また、各上位配線の配線経路中に配線禁止領域が存在する場合、各上位配線の配線経路を適宜に屈曲させることにより、配線禁止領域を適宜に迂回することが好ましい。
【００２７】
【００２８】
これにより、上位配線の配線経路中にも、個別に配線禁止領域を設定することができ、この場合には、適宜に上位配線を迂回させることができるので、上位配線を自由に配線することができる。上位配線と配線禁止領域との間の相互の干渉を回避することができる。また、配線禁止領域の迂回部の前後においては、上位配線の配線トラックは不変であるので、隣接部との配線接続関係を崩すことなく必要最小限の上位配線の迂回路により配線禁止領域を迂回して柔軟に配線を施すことができる。
【００２９】
また、本発明に係る配線方法は、レイアウトにおける基本単位を構成し、基本単位間に共通に配線される固定配線を備えておらず、上位の配線層と接続されるべき接続端子を備えている基本セルを、２以上配置した半導体集積回路装置に配線を施すに当たり、上位配線を、他の配線と共に自動配線処理により配線するものである。
【００３０】
【００３１】
【００３２】
【００３３】
【発明の実施の形態】
以下、本発明の半導体集積回路装置、および配線方法について具体化した実施形態を図１乃至１１に基づき図面を参照しつつ詳細に説明する。図１は、本実施形態の基本セルを示すレイアウト図である。図２は、本実施形態の基本セルを使用して構成した機能回路ブロックを示すレイアウト図である。図３は、図２における機能回路ブロックを示す回路図である。図４は、本実施形態の基本セルをマトリクス状に配置した場合におけるパワーレールの第１具体例を示すレイアウト図である。図５は、本実施形態の基本セルをマトリクス状に配置した場合におけるパワーレールの第２具体例を示すレイアウト図である。図６は、本実施形態の基本セルをマトリクス状に配置した場合におけるパワーレールの第３具体例を示すレイアウト図である。図７は、本実施形態の基本セルをマトリクス状に配置した場合におけるパワーレールの第４具体例を示すレイアウト図である。図８は、本実施形態の基本セルをマトリクス状に配置した場合におけるパワーレールの第５具体例を示すレイアウト図である。図９は、本実施形態の機能回路ブロックを半導体集積回路装置に配置する場合のパワーレールの第６具体例を示すレイアウト図である。図１０は、本実施形態における配線装置の構成図である。図１１は、本実施形態の基本セルを使用した機能回路ブロックへの配線方法のフロー図である。
【００３４】
図１に示す本発明の実施形態の基本セル１は、従来技術における基本セル１００（図１２、参照）と同様に、１組のＰ型拡散領域４とＮ型拡散領域５を２本のポリシリコンゲート６、７が分割することにより、２本のポリシリコンゲート６、７で挟まれた領域を共通のソースあるいはドレイン領域として、２つのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを構成している。これらのＰＭＯＳ及びＮＭＯＳトランジスタは、各々Ｎ型ウェル領域及びＰ型ウェル領域（不図示）内に構成されており、接続端子２、３は、Ｎ型及びＰ型ウェル領域への電源電圧ＶＤＤ及び接地電位ＶＳＳを供給するための接続端子である。メタル配線層とＮ型及びＰ型ウェル領域とのコンタクト構造として構成することができるほか、基本セル１を実現する製造プロセスに応じて多層のメタル配線層とＮ型及びＰ型ウェル領域とのスタックＶＩＡ構造として構成することもできる。本実施形態では、これらの接続端子２、３、そして２つのＰＭＯＳ及びＮＭＯＳトランジスタへの電源電圧ＶＤＤ及び接地電位ＶＳＳの供給配線であるパワーレールＶＤＤ、ＶＳＳは配置されていない。
【００３５】
図２に、４つの基本セル１Ａ、１Ｂ、１Ｃ、１Ｄを２×２のマトリクス状に配置して、図３に示す機能回路を実現した機能回路ブロック２０のレイアウト例を示す。基本セル１Ａ、１Ｂ、１Ｃ、１ＤにはパワーレールＶＤＤ、ＶＳＳが配置されていないので、機能回路ブロック２０内のメタル配線を最下層のメタル配線層Ｍ１の接続によりレイアウトする際、パワーレールＶＤＤ、ＶＳＳをまたぐという制約がなく最下層のメタル配線層Ｍ１のみで自由に接続することができる。具体的には、ＮＯＲ１を構成する基本セル１Ｃからの出力、及びＮＯＲ２を構成する基本セル１Ｄからの出力と、これらの出力が入力されるＮＡＮＤ１を構成する基本セル１Ａ、１Ｂの所定ゲートとの間に、最下層のメタル配線層Ｍ１で構成されたパワーレールＶＤＤ、ＶＳＳが存在しないので、この間のメタル配線を最下層のメタル配線層Ｍ１により直接に接続することができる。尚、ＮＡＮＤ１を構成する基本セル１Ａ、１ＢのＮＭＯＳトランジスタへの接地電位ＶＳＳの供給、及びＮＯＲ１、２を構成する基本セル１Ｃ、Ｄへの電源電圧ＶＤＤの供給は、スタックＶＩＡ構造を有する接続端子３Ａ、２Ｄに、図示しない上層のメタル配線層を接続することにより行うことができる。
【００３６】
従って、基本セル１内のメタル配線を、基本セル間に配線されるべき配線であるパワーレールＶＤＤ、ＶＳＳによる制約を受けずに自在に行うことができる。更に４つの基本セル１Ａ乃至１Ｄを配置して機能回路ブロック２０を構成する場合には、パワーレールＶＤＤ、ＶＳＳが固定されていないため、機能回路ブロック２０内のメタル配線を自由に設定、変更することができ、パワーレールＶＤＤ、ＶＳＳとその他の信号配線とのレイアウト上の相互の干渉を回避することができる。即ち、上層のメタル配線層Ｍ２を使用して最下層のメタル配線層Ｍ１をまたぐメタル配線構成を必要最低限に抑えることができ、メタル配線の自由度を最大限に確保することができるので、メタル配線構成を単純にすることができると共に、上層のメタル配線層Ｍ２の配線領域を必要以上に損なうことがない。またパワーレールＶＤＤ、ＶＳＳ等を基本セル１内のメタル配線層とは別に上層のメタル配線層Ｍ２で自由に設定できるので、両配線を同一のメタル配線層により構成する場合に比して基本セル１のセル高さを抑えたまま必要配線トラックを確保することができる。従って、効率的な配線構成とコンパクトな基本セル１の高さを実現して半導体集積回路装置の高集積化に寄与するところ大である。また機能回路ブロック２０の回路動作仕様に応じて自由にパワーレールの配線方向、配線幅、及び配線層を設定することができるので、各回路動作仕様に適したパワーレールＶＤＤ、ＶＳＳにより最適な回路動作を実現することができる。
【００３７】
またスタックＶＩＡを構成するメタル配線層をパワーレールＶＤＤ、ＶＳＳのメタル配線層として使用することができるので、パワーレールＶＤＤ、ＶＳＳとして選択できるメタル配線層の階層をスタックＶＩＡを構成する配線層の中から適宜に選択することができ、配線の自由度を高めることができる。
【００３８】
図４には、基本セル１（Ｍ、Ｎ）（Ｍ、Ｎは、１以上の整数）をＭ×Ｎのマトリクス状に配置した機能回路ブロック３１におけるパワーレールＶＤＤ、ＶＳＳの配線状況を示す第１具体例である。機能回路ブロック３１内のメタル配線を最下層のメタル配線層Ｍ１で構成しておき、基本セル１（Ｍ、Ｎ）における接続端子２、３（図１、参照）をスタックＶＩＡ構造として、上層のメタル配線層Ｍ２で構成したパワーレールＶＤＤ、ＶＳＳを接続すれば機能回路ブロック３１内のメタル配線とパワーレールＶＤＤ、ＶＳＳとを相互に干渉することなく配置することができる。また機能回路ブロック３１内のメタル配線のうちパワーレールＶＤＤ、ＶＳＳの配線方向と同一方向のメタル配線をパワーレールＶＤＤ、ＶＳＳのメタル配線層と同じメタル配線層とし、直交するメタル配線を異なるメタル配線層として構成することもできる。
【００３９】
第１具体例のパワーレールＶＤＤ、ＶＳＳのメタル配線方式は、機能回路ブロック３１の回路動作が比較的低速である等の理由により回路動作における消費電流が少なく、電源供給能力を強化する必要のない場合に適用して好適なパワーレールＶＤＤ、ＶＳＳの構成である。パワーレールＶＤＤ、ＶＳＳの配線方向を基本セル１（Ｍ、Ｎ）の高さ方向とすることにより配線ピッチ大きくすることができ、限られた基本セル１の高さにおいてパワーレールＶＤＤ、ＶＳＳ間の配線領域を広く確保することができるので、パワーレールＶＤＤ、ＶＳＳと同じメタル配線層による配線トラックを最大限確保することができる。効率的な配線構成とコンパクトな基本セル１（Ｍ、Ｎ）の高さを実現して半導体集積回路装置の高集積化に寄与するところ大である。
【００４０】
図５は、図４と同様な基本セル１（Ｍ、Ｎ）の配置に対して、パワーレールＶＤＤ、ＶＳＳの配線方向を９０度回転した場合を示す第２具体例である。機能回路ブロック３２内のメタル配線を最下層のメタル配線層Ｍ１で構成しておき、基本セル１（Ｍ、Ｎ）における接続端子２、３（図１、参照）をスタックＶＩＡ構造として、上層のメタル配線層Ｍ２で構成したパワーレールＶＤＤ、ＶＳＳを接続すれば、機能回路ブロック３２内のメタル配線とパワーレールＶＤＤ、ＶＳＳとを相互に干渉することなく配置することができる。また機能回路ブロック３２内のメタル配線のうちパワーレールＶＤＤ、ＶＳＳの配線方向と同一方向のメタル配線をパワーレールＶＤＤ、ＶＳＳのメタル配線層と同じメタル配線層とし、直交するメタル配線を異なるメタル配線層として構成することもできる。
【００４１】
第２具体例のパワーレールＶＤＤ、ＶＳＳのメタル配線方式は、機能回路ブロック３２の回路動作が高速である等の理由により回路動作における消費電流が大きく、電源供給能力を強化する必要がある場合に適用して好適なパワーレールＶＤＤ、ＶＳＳの構成である。パワーレールＶＤＤ、ＶＳＳの配線方向を基本セル１（Ｍ、Ｎ）の幅方向にすることにより配線ピッチを狭くすることができ、基本セル１（Ｍ、Ｎ）当りの電源供給能力を向上させることができる。
【００４２】
第１及び第２具体例における基本セル１（Ｍ、Ｎ）では、パワーレールＶＤＤ、ＶＳＳを接続すべき接続端子２、３（図１、参照）のＸ座標及びＹ座標が共に異なる位置に配置されているので、基本セル１（Ｍ、Ｎ）をマトリクス状に配置した機能回路ブロック３１、３２へのパワーレールＶＤＤ、ＶＳＳの配線方向を、Ｘ方向あるいはＹ方向の互い直交する２方向の何れの方向にも相互に交差することなく配線することができる。
【００４３】
従って、基本セル１（Ｍ、Ｎ）へのパワーレールＶＤＤ、ＶＳＳを自由に設定することができ、機能回路ブロック３１、３２の回路動作仕様に伴う消費電流に応じてパワーレールＶＤＤ、ＶＳＳの配線方向、配線幅、及び配線層を自由に設定することができる。各回路動作仕様に伴う消費電流に適した電源供給及び接地供給により最適な回路動作を実現することができる。
【００４４】
図６は、図４の第１具体例におけるパワーレールＶＤＤ、ＶＳＳの配線幅を太く強化した第３具体例である。機能回路ブロック３３内のメタル配線を、図４における機能回路ブロック３１内のメタル配線と同様に、最下層のメタル配線層Ｍ１で構成しておき、基本セル１（Ｍ、Ｎ）における接続端子２、３（図１、参照）をスタックＶＩＡ構造として、上層のメタル配線層Ｍ２で構成したパワーレールＶＤＤ、ＶＳＳを接続する。機能回路ブロック３３内のメタル配線とパワーレールＶＤＤ、ＶＳＳとは相互に干渉することはないので、パワーレールＶＤＤ、ＶＳＳのメタル配線幅を任意に設定して、機能回路ブロック３３の回路動作仕様に応じた消費電流に適合した電源供給能力にすることができる。尚、図６に示すように、パワーレールＶＤＤ、ＶＳＳを機能回路ブロック３３を覆うように配置する場合、機能回路ブロック３３内の信号配線領域を確保するためには、パワーレールＶＤＤ、ＶＳＳ用のメタル配線層を最上層のメタル配線層で行えば、両メタル配線間に干渉はなく好都合である。パワーレールＶＤＤ、ＶＳＳを上層のメタル配線層Ｍ２で行う場合には、機能回路ブロック３３内のメタル配線を最下層のメタル配線層Ｍ１で行うが、パワーレールＶＤＤ、ＶＳＳのメタル配線を図示しない更に上層のメタル配線層で行えば、機能回路ブロック３３内の配線を最上層を除く多層のメタル配線層で行うことができる。
【００４５】
図７に示す第３具体例は、パワーレールＶＤＤ、ＶＳＳを、各々異なるメタル配線層で面状に構成したものである。機能回路ブロック３４内のメタル配線を、図４における機能回路ブロック３１内のメタル配線と同様に、最下層のメタル配線層Ｍ１で構成しておき、更に基本セル１（Ｍ、Ｎ）における接続端子２、３（図１、参照）をスタックＶＩＡ構造としておく。パワーレールＶＤＤ、ＶＳＳのうち接地電位ＶＳＳの供給には、上層のメタル配線層Ｍ２を面状に構成して接続端子２のスタックＶＩＡ構造における上層のメタル配線層Ｍ２と接続する。この場合、接続端子３を構成するスタックＶＩＡ構造の上層のメタル配線層Ｍ２とは接続されないように、面状構造の上層のメタル配線層Ｍ２のうち接続端子３の位置している部分には開孔を設けておく。パワーレールＶＤＤ、ＶＳＳのうち電源電圧ＶＤＤの供給には、上層のメタル配線層Ｍ２より更に上層のメタル配線層Ｍ３を面状に構成して接続端子３のスタックＶＩＡ構造における更に上層のメタル配線層Ｍ３と接続する。機能回路ブロック３４内のメタル配線とパワーレールＶＤＤ、ＶＳＳとは相互に干渉することはないので、機能回路ブロック３４内の信号配線の制約を受けることなく機能回路ブロック３４全面を覆うようにパワーレールＶＤＤ、ＶＳＳのメタル配線を面状に構成することができる。尚、メタル配線層が４層以上の多層構成の場合には、パワーレールＶＤＤ、ＶＳＳ用のメタル配線層を最上層から２層のメタル配線層で行えば、機能回路ブロック３４内の信号配線に供することができるメタル配線層の数を２層以上確保することができ信号配線の自由度を高めることができて好都合である。
【００４６】
従って、パワーレールＶＤＤ、ＶＳＳによる制約を受けず自在にメタル配線を行なうことができる基本セル１（Ｍ、Ｎ）、及びこの基本セル１（Ｍ、Ｎ）を配置して機能回路ブロック３４を構成した場合に、パワーレールＶＤＤ、ＶＳＳが固定されていないため、自由に内部のメタル配線を設定、変更することができ、パワーレールＶＤＤ、ＶＳＳとその他の信号配線との間の相互の干渉を回避することができる。そしてパワーレールＶＤＤ、ＶＳＳを基本セル１（Ｍ、Ｎ）内の最下層のメタル配線層Ｍ１とは別に上層のメタル配線層Ｍ２、Ｍ３で面状に設定できるので、両メタル配線を同一のメタル配線層により構成する場合に比して基本セル１（Ｍ、Ｎ）のセル高さを抑えたままで必要となる配線トラックを確保することができるコンパクトな基本セル高さを有した半導体集積回路装置を提供することができる。またパワーレールＶＤＤ、ＶＳＳを基本セル１（Ｍ、Ｎ）の高さを越えて全体を覆うように面状に形成するので、パワーレールＶＤＤ、ＶＳＳの配線プレーンを形成することができ、ノイズ緩和策として好適な構成とすることができる。この場合、パワーレールＶＤＤ、ＶＳＳ等が２種以上ある場合には、パワーレールＶＤＤ、ＶＳＳ等毎に異なるメタル配線層を設定してやれば多重の面状構造を有する配線プレーンを形成することができる。
【００４７】
図８の第５具体例は、図４の第１具体例と同様に基本セル１（Ｍ、Ｎ）をＭ×Ｎのマトリクス状に配置した機能回路ブロック３５におけるパワーレールＶＤＤ、ＶＳＳの配線状況を示す。図４の第１具体例と異なる部分は、基本セル１（１、３）と基本セル１（２、３）とを接続するメタル配線Ｌを、パワーレールＶＤＤ、ＶＳＳの配線に使用する上層のメタル配線層Ｍ２で構成した点である。このため、メタル配線ＬとパワーレールＶＤＤ、ＶＳＳとの干渉を避けるため、メタル配線Ｌ及びレイアウト上必要なメタル配線間の間隔を考慮したデザインルールにより、パワーレールＶＤＤ、ＶＳＳの配線禁止領域Ｚが発生する。本来であれば、パワーレールＶＤＤ、ＶＳＳと直交するメタル配線Ｌは、パワーレールＶＤＤ、ＶＳＳの配線とは干渉しない最下層のメタル配線層Ｍ１により構成することが原則である。しかしながら、メタル配線Ｌの間に最下層のメタル配線層Ｍ１による配線があり、メタル配線Ｌを、上層のメタル配線層Ｍ２で構成してこの最下層のメタル配線層Ｍ１をまたぐ必要がある場合がある。第５具体例では、基本セル１（Ｍ、Ｎ）にパワーレールＶＤＤ、ＶＳＳが配置されていないことを利用して、機能回路ブロック３５を構成した場合のメタル配線の状況から、メタル配線Ｌを最下層のメタル配線層Ｍ１で構成できない場合には、上層のメタル配線Ｍ２でも構成することができることを示している。この場合には、機能回路ブロック３５内において配線禁止領域Ｚを迂回してパワーレールＶＤＤ、ＶＳＳを配線することができる。そしてこの迂回経路は機能回路ブロック３５内に限定されるので、機能回路ブロック３５の端部におけるパワーレールＶＤＤ、ＶＳＳの配線トラックに影響を与えることもなく、隣接する機能回路ブロックとの配線接続関係を崩すことなく、基本セル間に配線されるべき配線を必要最小限の迂回により柔軟に配線を施すことができる。
【００４８】
従って、パワーレールＶＤＤ、ＶＳＳの配線経路中にも、個別に配線禁止領域Ｚを設定することができ、この場合には、適宜にパワーレールＶＤＤ、ＶＳＳを迂回させることができるので、パワーレールＶＤＤ、ＶＳＳを自由に配線することができる。パワーレールＶＤＤ、ＶＳＳと配線禁止領域Ｚとの間の相互の干渉を回避することができる。また、配線禁止領域Ｚを迂回する前後においては、パワーレールＶＤＤ、ＶＳＳの配線トラックは不変であるので、半導体集積回路装置において隣接する機能回路ブロックとの配線接続関係を崩すことなく必要最小限のパワーレールＶＤＤ、ＶＳＳの迂回により配線禁止領域Ｚを迂回して柔軟にメタル配線を施すことができる。
【００４９】
図９の第６具体例は、機能回路ブロック３６をマクロセルとしてゲートアレイ方式やスタンダードセル方式の半導体集積回路装置５０Ａ、５０Ｂに配置する場合を示す。半導体集積回路装置５０Ａ、５０ＢにおけるパワーレールＶＤＤ、ＶＳＳの配線方向は、半導体集積回路装置５０Ａ、５０Ｂのレイアウト状況、あるいはデザインルール等の仕様により個別に異なることが一般的である。また、機能回路ブロック３６を配置する位置によってもパワーレールＶＤＤ、ＶＳＳの配線方向は異なるものである。第６実施形態では、機能回路ブロック３６を配置する位置におけるパワーレールＶＤＤ、ＶＳＳの配線方向が、半導体集積回路装置５０Ａの場合Ｘ方向（横方向）であるが、半導体集積回路装置５０ＢではＹ方向（縦方向）となる。そこで機能回路ブロック３６を、パワーレールＶＤＤ、ＶＳＳが配置されていない基本セル１により構成してやれば、機能回路ブロック３６を半導体集積回路装置５０Ａ、５０Ｂに配置する際、半導体集積回路装置５０Ａ、５０ＢにおけるパワーレールＶＤＤ、ＶＳＳの配線状況に応じて、適宜に機能回路ブロック３６のパワーレールＶＤＤ、ＶＳＳ配線方向を変更することができ、機能回路ブロック３６の配置を簡易且つ確実に行うことができる。また、機能確認の完了した機能回路ブロック３６を予めマクロセルライブラリ、即ちＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ）として所有している場合、パワーレールＶＤＤ、ＶＳＳを機能回路ブロック３６内の信号配線に影響を受けない上層のメタル配線にて構成するようにしてやることにより、半導体集積回路装置５０Ａ、５０ＢにおけるパワーレールＶＤＤ、ＶＳＳの配線状況に応じて、適宜に機能回路ブロック３６のパワーレールＶＤＤ、ＶＳＳ配線方向を変更することができる。
【００５０】
従って、機能回路ブロック３６を配置するゲートアレイ方式やスタンダードセル方式の半導体集積回路装置５０Ａ、５０Ｂにおいて、機能回路ブロック３６Ａ、３６Ｂ間の配置位置に合わせてパワーレールＶＤＤ、ＶＳＳの配線方向、配線幅、及び配線層を自由に設定することができ、効率的な機能回路ブロック３６Ａ、３６Ｂの配置配線を実現して半導体集積回路装置５０Ａ、５０Ｂの高集積化を図ることができる。
【００５１】
図１０における配線装置４１は、中央処理装置（以下、ＣＰＵと略記する。）４２を中心にバス４８を介して、メモリ４３、磁気ディスク装置４４、表示装置（以下、ＣＲＴと略記する。）４５、キーボード４６、及び外部記録媒体駆動装置４７が相互に接続されており、更に外部記録媒体駆動装置４７にＣＤＲＯＭや磁気媒体等の外部記録媒体４９が着脱可能に設置される構成である。
【００５２】
後述の図１１に示す本実施形態の基本セル１を使用した機能回路ブロックへの配線方法のフローを実行するプログラムは、配線装置４１内のメモリ４３や磁気ディスク装置４４等に記録されている他、ＣＤＲＯＭや磁気媒体等の外部記録媒体４９に記録されている場合には外部記録媒体駆動装置４７を介してメモリ４３、磁気ディスク装置４４等に記録され、あるいは直接ＣＰＵ４２に転送される。またこのとき、パワーレールＶＤＤ、ＶＳＳ等の配線方向、配線幅、配線優先順位、配線層、及び配線経路中の配線禁止領域Ｚを含む配線情報を、必要に応じて設定する配線情報設定手段は、キーボード４６により設定され、またはＣＤＲＯＭや磁気媒体等の外部記録媒体４９等により設定され構成される。また設定された各種配線情報は、メモリ４３や磁気ディスク装置４４等の配線情報記憶手段に格納される。また、メモリ４３や磁気ディスク装置４４等の配線情報記憶手段には、基本セル１の接続端子の配置位置も格納される。上記プログラムの処理に従って制御手段としてのＣＰＵ４２等からの指令により必要に応じてこれらの情報が参照されて配線処理が行なわれる。そして処理中の配線処理状況をＣＲＴ４５等の確認手段により確認しながら配線処理を進め、配線処理結果は、メモリ４３や磁気ディスク装置４４、あるいは外部記録媒体駆動装置４７を介してＣＤＲＯＭ、磁気媒体等の外部記録媒体４９等に配線データ格納手段に格納される。
【００５３】
図１１のフロー図は、本実施形態の基本セル１を使用した機能回路ブロックにメタル配線を施す場合の配線方法を示している。ステップ（以下、Ｓと略記する。）１において、キーボードあるいは磁気ディスク４４、外部記録装置４９等によりパワーレールＶＤＤ、ＶＳＳの配線を優先する設定がされる場合には（Ｓ１：ＹＥＳ）、更にパワーレール配線の配線方向、配線幅、及び使用するメタル配線層を設定する（Ｓ２）。そして機能回路ブロック中に配線禁止領域が存在するか否かの判断を行う（Ｓ３）。存在すると判断される場合には（Ｓ３：ＹＥＳ）、その配線禁止領域を迂回する迂回経路を決定する（Ｓ４）。迂回経路が決定され、あるいは配線禁止領域が存在しないと判断された後（Ｓ３：ＮＯ）、パワーレールＶＤＤ、ＶＳＳの配線を実施する（Ｓ５）。配線終了後、信号配線等のパワーレールＶＤＤ、ＶＳＳ以外のメタル配線を実行すべく設定されていれば（Ｓ６：ＹＥＳ）、自動配線処理のルーチンへ移行し自動配線を行う（Ｓ８）。自動配線の終了、あるいはその他の信号配線を行う必要がなければ（Ｓ６：ＮＯ）配線処理を終了する。一方、Ｓ１において、パワーレールＶＤＤ、ＶＳＳの配線を優先しない旨の設定がされている場合には（Ｓ１：ＮＯ）、パワーレールＶＤＤ、ＶＳＳをその他の信号配線と同様に自動配線処理を行うメタル配線として設定した上で（Ｓ７）、自動配線処理のルーチンへ移行し自動配線を行う（Ｓ８）。自動配線の終了により配線処理は終了する。尚、Ｓ８に示す自動配線処理は、公知の自動配線プログラムを使用することができる。
【００５４】
従って、パワーレールＶＤＤ、ＶＳＳによる制約を受けず自在にメタル配線を行なうことができる基本セル１、及び基本セル１にパワーレールＶＤＤ、ＶＳＳが固定されていないため、基本セル１を配置した機能回路ブロックにおいて、相互の干渉なく自由に配線を設定、変更することができる配線方法を、図１０の配線装置において実行することができる。更に機能回路ブロック間の配置状況に合わせてパワーレールＶＤＤ、ＶＳＳの配線方向、配線幅、及び配線層を自由に設定することができ、効率的な機能回路ブロックの配置配線を実現して半導体集積回路装置の高集積化を図ることができる。また基本セル１をマトリクス状に構成した機能回路ブロックを配置するゲートアレイ方式やスタンダードセル方式の半導体集積回路装置において、機能回路ブロック間の配置状況に合わせてパワーレールＶＤＤ、ＶＳＳの配線方向、配線幅、及び配線層を自由に設定することができる配線方法を、図１０の配線装置において実行することができる。
【００５５】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態の第１乃至第３具体例においては、機能回路ブロック内の電源電圧配線ＶＤＤ及び接地電位配線ＶＳＳを最下層のメタル配線層Ｍ１により構成しておき、パワーレールＶＤＤ、ＶＳＳを上層のメタル配線Ｍ２により構成する場合を例に説明をしたが、これに限定されるものではなく、機能回路ブロック内の電源電圧配線ＶＤＤ及び接地電位配線ＶＳＳを上層のメタル配線により構成することもできる。またパワーレールＶＤＤ、ＶＳＳについては、上層のメタル配線Ｍ２より更に上層のメタル配線により構成することもできる。そしてこの時の接続端子２、３を、スタックＶＩＡにより構成することとすれば、各層のメタル配線層と接続することができる。
【００５６】
また、第５具体例においては、上層のメタル配線層Ｍ２において、パワーレールＶＤＤ、ＶＳＳが配線禁止領域Ｚを迂回する場合を例に説明したが、これに限定されるものではなく、パワーレールＶＤＤ、ＶＳＳを構成するメタル配線層であれば、他の階層のメタル配線層においても同様に迂回路を形成することができることは言うまでもない。
【００５７】
また、配線方法のフロー図においては、パワーレールＶＤＤ、ＶＳＳのメタル配線を優先する場合、優先せずその他の信号配線と同様に扱い自動配線処理を行う場合、またパワーレールＶＤＤ、ＶＳＳのメタル配線を優先する際、配線禁止領域を迂回する場合、更にその他の信号配線については配線処理を行わずパワーレールＶＤＤ、ＶＳＳのメタル配線についてのみ、配線処理を行う場合のそれぞれについて適宜処理フローが分岐されるフロー図を例に説明したが、これに限定されるものではなく、各々の処理を単独で、あるいは任意の組み合わせで配線方法の処理フローを実行するようにしても良い。
【００５８】
また、本実施形態においては、メタル配線についての例を説明をしたが、これに限定されるものではなく、メタル配線に代えて、多結晶シリコンやシリサイド等のその他の配線材料で配線する場合、また多結晶シリコンやシリサイド等とメタル配線との任意の組合わせにより配線する場合等にも同様に適用することができる。
【００５９】
（付記１）  半導体集積回路装置のレイアウトにおける基本単位を構成する基本セルにおいて、
前記基本セルは、前記基本セル間に共通に配線される固定配線を備えておらず、上位の配線層と接続されるべき接続端子を備えることを特徴とする基本セル。
（付記２）  前記上位の配線層で、前記基本セル間に配線されるべき配線を配線することを特徴とする請求項１に記載の基本セル。
（付記３）  前記接続端子を２種以上備え、
前記各接続端子に接続される前記基本セル間に配線されるべき配線の配線方向は、
互いに直交する第１及び第２配線方向を含む異なる配線方向であることを特徴とする付記１又は２に記載の基本セル。
（付記４）  前記接続端子は、
前記基本セル間に配線されるべき配線と同じ配線層を備えることを特徴とする付記１乃至３の少なくとも何れか１項に記載の基本セル。
（付記５）  前記接続端子は、
前記基本セル間に配線されるべき配線と同じ配線層を含むスタックＶＩＡを備えることを特徴とする付記１乃至３の少なくとも何れか１項に記載の基本セル。
（付記６）  前記基本セル間に配線されるべき配線は、
前記基本セル、前記基本セルを２以上備えて特定の回路機能を奏するブロックセル、及び前記ブロックセルを２以上備えるマクロセルを相互に結線する配線であることを特徴とする付記１乃至５の少なくとも何れか１項に記載の基本セル。
（付記７）  前記基本セル間に配線されるべき配線は、
電源配線及び接地配線を含み、
前記接続端子は、
前記基本セルへの電源供給端子及び接地電位供給端子を含むことを特徴とする付記１乃至６の少なくとも何れか１項に記載の基本セル。
（付記８）  付記１乃至７の少なくとも何れか１項に記載の２以上の基本セルと、
適宜に選択される所定配線方向及び所定配線幅で、前記基本セル間の対応する前記接続端子間を前記上位の配線層で接続する上位配線とを備えることを特徴とする半導体集積回路装置。
（付記９）  前記上位配線は、
前記所定配線幅が、前記基本セルを越えて面状に形成されることを特徴とする付記８に記載の半導体集積回路装置。
（付記１０）  前記上位配線は、
他の配線、あるいは前記他の上位配線に対して、別階層の配線層で形成されることを特徴とする付記８に記載の半導体集積回路装置。
（付記１１）  前記上位配線は、
配線経路中に存在する配線禁止領域に対して、適宜に迂回路を形成することを特徴とする付記８に記載の半導体集積回路装置。
（付記１２）  付記１乃至７の少なくとも何れか１項に記載の基本セルを２以上配置する半導体集積回路装置に配線を施すに当たり、前記基本セル間の対応する前記接続端子間を前記上位の配線層で接続する上位配線の配線方向及び配線幅を適宜に選択した上で、前記上位配線を優先して配線することを特徴とする配線方法。
（付記１３）  前記上位配線の配線幅を、前記基本セルを越えて面状に形成することを特徴とする付記１２に記載の配線方法。
（付記１４）  他の配線、あるいは他の前記上位配線に対して、前記上位配線を別階層の配線層で形成することを特徴とする付記１２に記載の配線方法。
（付記１５）  前記各上位配線の配線経路中に配線禁止領域が存在する場合、前記各上位配線の配線経路を適宜に屈曲させることにより、前記配線禁止領域を適宜に迂回することを特徴とする付記１２に記載の配線方法。
（付記１６）  付記１乃至７の少なくとも何れか１項に記載の基本セルを２以上配置した半導体集積回路装置に配線を施すに当たり、上位配線を、他の配線と共に自動配線処理により配線することを特徴とする配線方法。
（付記１７）  付記１２乃至１６の少なくとも何れか１項に記載の配線方法を実施するため、
前記接続端子の配置位置を含む基本セル情報を格納するセル情報記憶手段と、
前記基本セル間の対応する前記接続端子を接続する前記上位配線の配線方向、配線幅、配線優先順位、配線層、及び配線経路中の配線禁止領域を含む配線情報を、必要に応じて設定する配線情報設定手段と、
前記配線情報設定手段により設定される各種配線情報を格納する配線情報記憶手段と、
前記セル情報記憶手段に格納された前記接続端子の配置位置に基づき、前記配線情報記憶手段に格納された前記上位配線の配線方向、配線幅、配線優先順位、及び配線層に従い、配線経路中の配線禁止領域を迂回しながら配線処理を行う制御手段と、
前記制御手段により行われる配線処理状況を確認する確認手段と、
前記制御手段により行われた配線処理結果を格納する配線データ格納手段とを備えることを特徴とする配線装置。
（付記１８）  前記配線情報設定手段には、前記上位配線の配線優先順位は格納されず、
前記制御手段は、前記上位配線を他の配線と共に自動配線処理により配線処理することを特徴とする付記１７に記載の配線装置。
（付記１９）  付記１２乃至１６の少なくとも何れか１項に記載の配線方法を、付記１７あるいは１８に記載の配線装置において実行することが可能な配線処理プログラムを格納する記録媒体。
【００６０】
【発明の効果】
本発明によれば、基本セル内には固定配線を備えず、基本セル間に配線されるべき配線に接続する接続端子を配置しておき、２以上の基本セルを配置して機能回路ブロックあるいは半導体集積回路装置をレイアウトする際、基本セル間に配線されるべき配線の配線自由度を向上させることのできる半導体集積回路装置、および配線方法を提供することが可能となる。
【図面の簡単な説明】
【図１】
本実施形態の基本セルを示すレイアウト図である。
【図２】
本実施形態の基本セルを使用して構成した機能回路ブロックを示すレイアウト図である。
【図３】
図２における機能回路ブロックを示す回路図である。
【図４】
本実施形態の基本セルをマトリクス状に配置した場合におけるパワーレールの第１具体例を示すレイアウト図である。
【図５】
本実施形態の基本セルをマトリクス状に配置した場合におけるパワーレールの第２具体例を示すレイアウト図である。
【図６】
本実施形態の基本セルをマトリクス状に配置した場合におけるパワーレールの第３具体例を示すレイアウト図である。
【図７】
本実施形態の基本セルをマトリクス状に配置した場合におけるパワーレールの第４具体例を示すレイアウト図である。
【図８】
本実施形態の基本セルをマトリクス状に配置した場合におけるパワーレールの第５具体例を示すレイアウト図である。
【図９】
本実施形態の機能回路ブロックを半導体集積回路装置に配置する場合のパワーレールの第６具体例を示すレイアウト図である。
【図１０】
本実施形態における配線装置の構成図である。
【図１１】
本実施形態の基本セルを使用した機能回路ブロックへの配線方法のフロー図である。
【図１２】
従来技術の基本セルを示すレイアウト図である。
【図１３】
従来技術の基本セルを使用して構成した機能回路ブロックを示すレイアウト図である。
【図１４】
従来技術の基本セルをマトリクス状に配置した場合におけるパワーレールの具体例を示すレイアウト図である。
【符号の説明】
１、１Ａ、１Ｂ、１Ｃ、１Ｄ
基本セル
２、２Ａ、２Ｂ、２Ｃ、２Ｄ、３、３Ａ、３Ｂ、３Ｃ、３Ｄ
接続端子
２０、３１、３２、３３、３４、３５、３６、３６Ａ、３６Ｂ
機能回路ブロック
４１              配線装置
４２              ＣＰＵ
４３              メモリ
４４              磁気ディスク
４５              ＣＲＴ
４６              キーボード
４７              外部記録媒体駆動装置
４８              バス
４９              外部記録媒体
５０Ａ、５０Ｂ    半導体集積回路装置
Ｍ１              最下層のメタル配線層
Ｍ２、Ｍ３        上層のメタル配線層
Ｚ                配線禁止領域