(57)【特許請求の範囲】
【請求項１】
メモリセルアレイに接続されるデータバスと、前記メモリセルアレイのコラムを選択するコラム選択線が、メモリセルアレイのリード時とライト時で各々独立に設けられた半導体記憶装置において、
リード専用コラム選択線と隣り合うリード専用データバスとの間に、
前記リード専用コラム選択線に供給される信号の変化時点と同時点で変化しない信号を伝送する配線であって、前記メモリセルアレイにデータをライトする際に前記メモリセルアレイのコラムを選択するライト専用コラム選択線をシールド用配線として配置したことを特徴とする半導体記憶装置。
【請求項２】
メモリセルアレイに接続されるデータバスと、前記メモリセルアレイのコラムを選択するコラム選択線が、メモリセルアレイのリード時とライト時で各々独立に設けられた配置された半導体記憶装置において、
ライト専用コラム選択線と隣り合うライト専用データバスとの間に、
前記ライト専用コラム選択線に供給される信号の変化時点と同時点で変化しない信号を伝送する配線であって、前記メモリセルアレイからデータをリードする際に前記メモリセルアレイのコラムを選択するリード専用コラム選択線をシールド用配線として配置したことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特にデータバスをコラム選択線から電気的にシールドするための配線の配置に関するものである。
【０００２】
【従来の技術】
図１は、ＤＲＡＭの１つである従来のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）のブロック図を示したものである。ＳＤＲＡＭ１００は、主に、コマンドデコーダ１０１、コラムコントロール回路１０２、ローコントロール回路１０３および、メモリセルアレイの複数のバンク１１８−１〜１１８−Ｎよりなる。バンク１１８−１から１１８ーＮは各々、ローアドレスバッファ１０４、ローデコーダ１０５、メモリセルアレイ１０６、コラムアドレスバッファ１０７、コラムデコーダ１０８、センスアンプ１０９、リードアンプ１１０とライトアンプ１１１から成るリードライトアンプ１２０、入出力コントロール回路１１２より成る。ＳＤＲＡＭ１００には、クロックＣＬＫ，ローアドレスストローブ信号ＲＡＳ、コラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ，チップセレクト信号ＣＳ、クロックイネーブル信号ＣＫＥ、アドレス信号Ａ０〜Ａ１５が入力され、前記入力信号に従ってデータＤＱが入出力される。ＳＤＲＡＭ１００では、コマンドデコーダ１０１と入出力コントロール回路１１２は、クロックＣＬＫに同期して動作する。ローアドレスストローブ信号ＲＡＳ、コラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ，チップセレクト信号ＣＳ、クロックイネーブル信号ＣＫＥで定義される、コマンドはコマンドデコーダ１０１によりデコードされる。
【０００３】
コマンドデコーダ１０１の出力は、コラムコントロール回路１０２及びローコントロール回路１０３に供給される。ローコントロール回路１０３は、ローアドレスバッファ１０４を制御して、アドレス信号Ａ０〜Ａ１５をローアドレスバッファ１０４を介して、ローデコーダ１０５に送る。ローデコーダ１０５は、アドレス信号Ａ０〜Ａ１５をデコードしてワード線１１３を介してメモリセル１０６の中のデータを読み書きするセルを選択する。
【０００４】
一方、コラムコントロール回路１０２は、コラムアドレスバッファ１０７を制御して、アドレス信号Ａ０〜Ａ１５をコラムアドレスバッファ１０７を介して、コラムデコーダ１０８に送る。コラムデコーダ１０８は、アドレス信号Ａ０〜Ａ１５をデコードしてコラム選択線１１５を介してセンスアンプ１０６の中のデータを読み書きするセンスアンプを選択する。コラムコントロール回路１０２は、コマンドデコーダ１０１の出力に従って、メモリセル１０６からデータを読み出すときには、リードアンプ１１０を選択する。選択されたセルのデータは、センスアンプ１０９からリードアンプ１１０を介して入出力コントロール回路１１２に送られデータＤＱとして出力される。コラムコントロール回路１０２は、コマンドデコーダ１０１の出力に従って、メモリセル１０６にデータを書き込むときには、ライトアンプ１１１を選択する。データＤＱは、入出力コントロール回路１１２から、ライトアンプ１１１に送られ、センスアンプ１０９を介して、メモリセル１０６に書き込まれる。
【０００５】
図２は、２５６ＭビットのＳＤＲＡＭの構成の概略を示したものである。図２（Ａ）は、２５６ＭビットのＳＤＲＡＭの全体の概略構成を示したものである。ＳＤＲＡＭ１００は、４個の６４Ｍビットブロック２０１から成り、６４Ｍビットのブロック２０１は、４つのバンクＢａｎｋ０からＢａｎｋ３から構成される。図２（Ｂ）は、６４Ｍビットのブロック２０１の中のＢａｎｋ０の構成を示したものである。Ｂａｎｋ０は、図 1の１１８に対応するもので、縦１６個のブロックと横８個のセグメントに分割された小ブロック２０２、センスアンプＳ／Ａｓ、データバスアンプＡＭＰｓ、メインローデコーダＭＷ／Ｄｓ、サブローデコーダＳＷ／Ｄｓ、コラムデコーダＣ／Ｄｓから構成される。センスアンプＳ／Ａｓは図１のセンスアンプ１０９に、データバスアンプＡＭＰｓは図１のリードライトアンプ１２０に、メインローデコーダＭＷ／Ｄｓ及びサブローデコーダＳＷ／Ｄｓは図１のローデコーダ１０５に、コラムデコーダＣ／Ｄｓは図１のコラムデコーダ１０８に、それぞれ対応するものである。
【０００６】
１個の小ブロック２０２は、１２８ｋビットのメモリセルから構成される。１２８ｋビットのメモリセルからなる小ブロック２０２は、その周囲に、サブローデコーダＳＷ／ＤｓとセンスアンプＳ／Ａｓが配置される。コラムデコーダＣ／ＤｓとデータバスアンプＡＭＰｓは各列の上下に配置される。また、メインローデコーダＭＷ／Ｄｓは各行毎に配置される。図２（Ｃ）は、Ｂａｎｋ０の１行の構成を示したものである。各行には、行と平行にコア用電源配線２０１が配置される。また、各行に直行する方向に、コラムデコーダＣ／Ｄｓから出力されるコラム選択線１１５及び、データバス１２１が配置される。即ち、コラム選択線１１５とデータバス１２１は、Ｂａｎｋ０上を、列方向に平行に配置されている。
【発明が解決しようとする課題】
しかしながら、上述した従来技術には、次のような問題がある。
【０００７】
図３は、従来のコラム選択線ＣＬＡ，ＣＬＢとデータバス１２１の配置及びメモリセル１０６からデータを読み出す場合の信号を示したものである。図３（Ａ）のＣＬＡ及びＣＬＢは図２（Ｂ）の２本のコラム選択線１１５を又, データバス１２１は図２（Ｂ）のコラム選択線と平行に配置されたデータバス１２１を示したものである。コラム選択線ＣＬＡと平行に配置されたデータバス１２１の間には容量値Ｃｐの結合容量３１０が、またデータバス１２１とグランド間には容量値Ｃｄｂの容量３１１が存在する。集積度が低いＤＲＡＭにおいては、コラム選択線ＣＬＡと平行に配置されたデータバス１２１の間の距離は広かったので、コラム選択線ＣＬＡと平行に配置されたデータバス１２１の間の結合容量３１０の容量値Ｃｐは小さく、従ってコラム選択線ＣＬＡとデータバス１２１の間相互干渉は小さかった。しかし、近年ＤＲＡＭは、高集積化を行うために、プロセスの微細化が進み、更に, バンド幅の向上の観点からデータバスの多ビット化が進んだために、コラム選択線ＣＬＡとデータバス１２１の間の距離が短くなった。このため、コラム選択線ＣＬＡとデータバス１２１の間の結合容量３１０の容量値Ｃｐが大きくなり、従って、相互干渉が大きくなった。特にリード時のデータバスに関しては、高速化、低消費電力化の観点から、小振幅動作をさせることが多く、結合容量３１０による電圧振幅の減少が問題となっている。
【０００８】
図３（Ｂ）は、結合容量３１０の容量値Ｃｐが小さく相互干渉が小さい場合のコラム選択線ＣＬＢの信号３０１とデータバス１２１の信号３０２および、データバスアンプＡＭＰｓの活性化信号３０３を示したものである。又、図３（Ｃ）は、結合容量３１０の容量値Ｃｐが大きく相互干渉が大きい場合のコラム選択線ＣＬＡの信号３０４とデータバス１２１の信号３０２および、データバスアンプＡＭＰｓの活性化信号３０３を示したものである。図３（Ｂ）では、コラム選択線ＣＬＢの信号３０１の立ち上がりと同時に、データバス１２１の信号３０２は、徐々に単調に変化し、ある値Ｖｄｂだけ低下した時に、データバスアンプＡＭＰｓの活性化信号３０３が変化し、データバスアンプＡＭＰｓはデータバス１２１のデータをセンスする。
【０００９】
一方、図３（Ｃ）においては、コラム選択線ＣＬＡと平行に配置されたデータバス１２１の結合容量３１０により、クロストークによる電位変動Ｖｐが発生する。データバス１２１が、コラム選択線ＣＬＡより受ける電位変動Ｖｐは、コラム選択線の信号３０４の電圧振幅をＶｃｌとすると、
Ｖｐ＝Ｃｐ×Ｖｃｌ／（Ｃｄｂ＋Ｃｐ）
である。従って、データバス１２１の信号３０２は、コラム選択線ＣＬＡの信号３０４の立ち上がり時点でいったん電圧Ｖｐだけ大きくなり、そこから、図３（Ｂ）のデータバス１２１の信号線３０２と同じ傾斜で変化する。従って、図３（Ｂ）に示したデータバスアンプＡＭＰｓの活性化信号３０３はデータバス１２１の信号３０２が更に、電圧Ｖｐだけ変化して電圧Ｖｄｂに達するまで活性化を待たなければならない。従って、コラム選択線ＣＬＡの信号３０４の立ち上がり時点を起点とした、データバスアンプＡＭＰｓの活性化信号３０３の変化するまでの時点を、図３（Ｂ）の場合と比較して、遅しなければならないという結果となる。
【００１０】
また、電圧Ｖｐが大きく、データバス１２１の信号線３０２がある時点までにＶｄｂまで達することができない場合には、データバスアンプＡＭＰｓが活性化されても正しいデータを出力することができないために、データバスアンプＡＭＰｓが誤動作をすることとなる。このような場合には、データバスアンプＡＭＰｓを活性化させる時点を更に遅らせなければならない。このように、コラム選択線ＣＬＡと、平行に配置されたデータバス１２１の結合容量３１０によってデータバス１２１の動作の低速化を招く結果となる。これは、メモリセル１０６からデータを読み出す場合及び、メモリセル１０６にデータを書き込む場合の両方で発生する。
【００１１】
本発明の目的は、コラム選択線と平行に配置されたデータバスの結合容量の容量値を低下させ、データバスの高速化を行うことができる半導体記憶装置を提供することである。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明は次のように構成される。
【００１３】
請求項１は、メモリセルアレイに接続されるデータバスと、前記メモリセルアレイのコラムを選択するコラム選択線が、メモリセルアレイのリード時とライト時で各々独立に設けられた半導体記憶装置において、
リード専用コラム選択線と隣り合うリード専用データバスとの間に、
前記リード専用コラム選択線に供給される信号の変化時点と同時点で変化しない信号を伝送する配線であって、前記メモリセルアレイにデータをライトする際に前記メモリセルアレイのコラムを選択するライト専用コラム選択線をシールド用配線として配置したことを特徴とする。
【００１４】
請求項１によれば、リード専用コラム選択線と隣り合うリード専用データバスとの間にライト専用コラム選択線をシールド用配線として配置することにより、前記リード専用データバスと、前記リード専用コラム選択線の間が電気的にシールドされるので、前記リード専用データバスと、前記リード専用コラム選択線の間の結合容量が減少する。これにより、前記リード専用データバスと、前記リード専用コラム選択線の間の相互干渉が無くなるので前記メモリセルアレイに記憶されたデータを出力するための前記リード専用データバスの高速化を行うことができる半導体記憶装置を得ることができる。
【００１５】
請求項２は、メモリセルアレイに接続されるデータバスと、前記メモリセルアレイのコラムを選択するコラム選択線が、メモリセルアレイのリード時とライト時で各々独立に設けられた半導体記憶装置において、
ライト専用コラム選択線と隣り合うライト専用データバスとの間に、
前記ライト専用コラム選択線に供給される信号の変化時点と同時点で変化しない信号を伝送する配線であって、前記メモリセルアレイからデータをリードする際に前記メモリセルアレイのコラムを選択するリード専用コラム選択線をシールド用配線として配置したことを特徴とする。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２４】
本発明の第１実施例を、図４を用いて説明する。図４は、図２（Ｃ）に示すＳＤＲＡＭのコア用電源配線２１０、コラム選択線１１５およびデータバス１２１の配置を示したものである。本実施例では、コラム選択線及びデータバスはリード時又はライト時でそれぞれ共用であるとする。即ち、図１に示されたセンスアンプ１０９の選択は、リード時及びライト時共に共通のコラム選択線１１５で行うものとする。又、センスアンプ１０９とリードライトアンプ１２０の間のデータの送受信は、リード時及びライト時共に共通又は、リード時専用又は、ライト時専用のデータバス１２１で行うものとする。
【００２５】
図４は、コラム選択線ＣＬＡと平行に配置されたデータバス１２１の間に、コア部に電源を供給する電源配線を網目状に配置した例と信号波形を示したものである。図４（Ａ）のコア用電源配線２０１は、図２（Ｃ）に示したコア用電源配線２０１と同一である。コア用電源配線２０１と直交するように、電源配線４０１をコラムデコーダ１０８から出力されるコラム選択線ＣＬＡとリードライトアンプ１２０に接続されるデータバス１２１の間に配置する。電源配線４０１は、データバス１２１と平行である。
【００２６】
ここで、コラム選択線ＣＬＡと電源配線４０１との間の結合容量４０３の容量値を、Ｃｐ’とする。また、電源配線４０１とデータバス１２１の間の結合容量４０４の容量値も、Ｃｐ’である。この容量値Ｃｐ’は、図３に示したコラム選択線ＣＬＡとデータバス１２１の間の結合容量３１０の容量値Ｃｐより若干大きい値である。Ｃｐ’が固定電位の電源配線４０１に接続されているので、データバス１２１はコラム選択線ＣＬＡとシールドされる。また、電源配線４０１をコラム選択線ＣＬＡとデータバス１２１の間に配置したことによって、コラム選択線ＣＬＡとデータバス１２１の間の結合容量を容量の直列効果により小さくすることができる。コラム選択線４０５とデータバス１２１の間についても同様に、結合容量を減少させることができる。
【００２７】
図４（Ｂ）は、コラム選択線ＣＬＡの信号３０４とデータバス１２１の信号３０２および、データバスアンプＡＭＰｓの活性化信号３０３を示したものである。図３（Ｂ）で示したのと同様に、コラム選択線ＣＬＡとデータバス１２１の間に結合容量によって、クロストークによる電位変動Ｖｐが発生することなく、コラム選択線ＣＬＡの信号３０４の立ち上がりと同時に、データバス１２１の信号３０２は、徐々に単調に変化し、ある値Ｖｄｂだけ低下した時に、データバスアンプＡＭＰｓの活性化信号３０３が変化し、データバスアンプＡＭＰｓをデータバス１２１をセンスする。
【００２８】
以上のように、電源配線４０１がコラム選択線ＣＬＡとデータバス１２１の間の電気的シールドとして作用し、コラム選択線ＣＬＡとデータバス１２１の間の結合容量値Ｃｐを低下させることができるので、データバス１２１の高速化を行うことができる半導体記憶装置を提供することができる。
【００２９】
また、本実施例では、コア部の電源配線が多くなるので、コア部の電源配線の総面積が大きくなってコア部の電源配線の抵抗値が下がる。このため、コア部の電源変動を小さくできるので、コア部の電源を更に安定に供給できるという格別の効果も有する。
【００３０】
また、本実施例では、コア部に電源を供給する電源配線を網目状に配置した例について説明したが、網目状で無い電源配線でも同一の効果が得られることは明らかである。
【００３１】
以上の説明では、シールド配線として、コア部に電源を供給する電源配線を配置した例について説明したが、シールド配線として、コア部にグランド電位を供給するグランド配線を配置しても同一の効果が得られることは明らかである。
【００３２】
次に、本発明の第２実施例を、図５を用いて説明する。図５はリードまたはライト専用のコラム選択線とリード又はライト専用のデータバスの間に、シールド配線としてとして機能するライト又はリード専用のコラム選択線を配置した例を示したものである。本実施例では、コラム選択線及びデータバスはリード時又はライト時でそれぞれ独立であるとする。即ち、図１に示したコラムデコーダ１０８はリード時はリード専用コラムデコーダ５０５とライト専用コラムデコーダ５０６を持つ。そして、図１に示されたセンスアンプ１０９の選択は、リード時はリード専用コラムデコーダ５０５に接続されたリード専用コラム選択線５０１、５０４、５０８，５０９で、又、ライト時はライト専用コラムデコーダ５０６に接続されたライト専用コラム選択線５０２、５０３、５０７で別々に行うものとする。又、センスアンプ１０９とリードライトアンプ１２０の間のデータの送受信は、リード時はリードアンプ１１０に接続されたリード専用データバス１１６で、又ライト時はライトアンプ１１１に接続されたライト専用データバス１１７で別々に行うものとする。本実施例では、リード専用コラム選択線５０１とリード専用データバス１１６の間に、ライト専用コラム選択線５０２を配置し、また、ライト専用コラム選択線５０７とライト専用データバス１１７の間に、リード専用コラム選択線５０８を配置する。
【００３３】
先ず最初に、リード専用コラム選択線５０１とリード専用データバス１１６の間に、ライト専用コラム選択線５０２を配置した場合について説明する。
【００３４】
リード専用コラム選択線５０１とライト専用コラム選択線５０２との間の結合容量５１０の容量値を、Ｃｐ’とする。この場合、ライト専用コラム選択線５０２とリード専用データバス１１６の間の結合容量５１１の容量値も、Ｃｐ’である。この容量値Ｃｐ’は、図３に示したコラム選択線ＣＬＡとデータバス１２１の間の結合容量３１０の容量値Ｃｐより若干大きい値である。Ｃｐ’が固定電位のライト専用コラム選択線５０２に接続されているので、リード専用コラム選択線５０１とリード専用データバス１１６の間がシールドされる。また、ライト専用コラム選択線５０２をリード専用コラム選択線５０１とリード専用データバス１１６の間に配置したことによって、リード専用コラム選択線５０１とリード専用データバス１１６の間の結合容量を容量の直列効果により小さくにすることができる。ライト専用コラム選択線５０２は、ライトを行うときのみにだけ信号が変化するので、リード専用コラム選択線５０１でメモリセル１０６を選択してリード専用データバス１１６上のデータをデータバスアンプ１１０に送って増幅する際には、動作しない。従って、第１の実施例で図４を用いて説明したのと同様に、リード専用コラム選択線５０１とリード専用データバス１１６の間の結合容量によるクロストークによって、リード専用コラム選択線５０１の信号が立ち上がるときに、リード専用データバス１１６の電位変動Ｖｐが発生することがない。
【００３５】
以上のように、リード専用コラム選択線５０１とリード専用データバス１１６の間の結合容量値Ｃｐを低下させることができるので、データバス１１６の高速化を行うことができる半導体記憶装置を提供することができる。
【００３６】
以上は、リード専用コラム選択線５０１とリード専用データバス１１６の間に、ライト専用コラム選択線５０２を配置した場合について説明たものであるが、ライト専用コラム選択線５０７とライト専用データバス１１７の間に、リード専用コラム選択線５０８を配置する場合もまったく同様である。
【００３７】
次に、本発明の第３実施例を、図６を用いて説明する。図６はリードまたはライト専用のコラム選択線とリード又はライト専用のデータバスの間に、ライト又はリード専用のデータバスを配置した例を示したものである。本実施例では、コラム選択線及びデータバスはリード時又はライト時でそれぞれ独立に動作するものとする。即ち、図１に示されたセンスアンプ１０９の選択は、リード時はリード専用コラムデコーダ５０５に接続されたリード専用コラム選択線５０１、５０４で、又、ライト時はライト専用コラムデコーダ５０６に接続されたライト専用コラム選択線５０７、６０１で別々に行うものとする。又、センスアンプ１０９とリードライトアンプ１２０の間のデータの送受信は、リード時はリードアンプ１１０に接続されたリード専用データバス１１６−１、１１６−２、１１６−３で、又ライト時はライトアンプ１１１に接続されたライト専用データバス１１７−１、１１７−２、１１７−３で別々に行うものとする。本実施例では、リード専用コラム選択線５０１とリード専用データバス１１６−１の間にライト専用データバス１１７−１を配置し、リード専用コラム選択線５０４とリード専用データバス１１６−１の間にライト専用データバス１１７−２を配置し、また、ライト専用コラム選択線５０７とライト専用データバス１１７−３の間にリード専用データバス１１６−２配置し、ライト専用コラム選択線６０１とライト専用データバス１１７−３の間にリード専用データバス１１６−３を配置する。
【００３８】
先ず最初に、リード専用コラム選択線５０１とリード専用データバス１１６−１の間に、ライト専用データバス１１７−１を配置した場合について以下に説明する。
【００３９】
リード専用コラム選択線５０１とライト専用データバス１１７−１との間の結合容量６０２の容量値を、Ｃｐ’とする。また、ライト専用データバス１１７−１とリード専用データバス１１６−１の間の結合容量６０３の容量値も、Ｃｐ’である。この容量値Ｃｐ’は、図３に示したコラム選択線ＣＬＡとデータバス１２１の間の結合容量３１０の容量値Ｃｐより若干大きい値である。Ｃｐ’が固定電位のライト専用データバス１１７−１に接続されているので、リード専用コラム選択線５０１とリード専用データバス１１６−１の間がシールドされる。また、ライト専用データバス１１７−１をリード専用コラム選択線５０１とリード専用データバス１１６−１の間に配置したことによって、リード専用コラム選択線５０１とリード専用データバス１１６−１の間の結合容量を容量の直列効果により小さくにすることができる。ライト専用データバス１１７−１は、ライトを行うときのみにだけ信号が変化するので、リード専用コラム選択線５０１でメモリセル１０６を選択してリード専用データバス１１６−１からデータをリードアンプ１１０に送る際には、動作しない。従って、第１の実施例で図４を用いて説明したのと同様に、リード専用コラム選択線５０１とリード専用データバス１１６−１の間の結合容量によるクロストークによって、リード専用コラム選択線５０１の信号が立ち上がるときに、リード専用データバス１１６−１の電位変動Ｖｐが発生することがない。
【００４０】
以上のように、リード専用コラム選択線５０１とリード専用データバス１１６−１の間の結合容量値Ｃｐを低下させることができるので、データバス１１６−１の高速化を行うことができる半導体記憶装置を提供することができる。
【００４１】
以上は、リード専用コラム選択線５０１とリード専用データバス１１６−１の間に、ライト専用データバス１１７−１を配置した場合について説明たものであるが、ライト専用コラム選択線５０７とライト専用データバス１１７−３の間に、リード専用データバス１１６−２を配置する場合もまったく同様である。
【００４２】
次に、本発明の第４実施例を、図７を用いて説明する。図７はリードライト共用のコラム選択線とリード専用のデータバスの間にのみ、ライト専用のデータバスを配置した例を示したものである。本実施例では、コラム選択線は、リードライト共用とし、又データバスはリード時又はライト時でそれぞれ独立であるとする。即ち、図１に示されたセンスアンプ１０９の選択は、リード時もライト時もコラムデコーダ１０８に接続されたコラム選択線１１５で行うものとする。又、センスアンプ１０９とリードライトアンプ１２０の間のデータの送受信は、リード時はリードアンプ１１０に接続されたリード専用データバス１１６−１、１１６−２で、又ライト時はライトアンプ１１１に接続されたライト専用データバス１１７−１、１１７−２、１１７−３、１１７−４で別々に行うものとする。本実施例では、コラム選択線１０８とリード専用データバス１１６−１の間にライト専用データバス１１７−１、１１７−２を配置し、コラム選択線１０８とリード専用データバス１１６−２の間にライト専用データバス１１７−３、１１７−４を配置する。
【００４３】
コラム選択線１１５とリード専用データバス１１６−１の間に、ライト専用データバス１１７−１を配置した場合について以下に説明する。
【００４４】
コラム選択線１１５とライト専用データバス１１７−１との間の結合容量７０１の容量値は、Ｃｐ’とする。また、ライト専用データバス１１７−１とリード専用データバス１１６−１の間の結合容量７０２の容量値も、Ｃｐ’である。この容量値Ｃｐ’は、図３に示したコラム選択線ＣＬＡとデータバス１２１の間の結合容量３１０の容量値Ｃｐより若干大きい値である。Ｃｐ’が固定電位のライト専用データバス１１７−１に接続されているので、コラム選択線１１５とリード専用データバス１１６−１の間はシールドされる。また、ライト専用データバス１１７−１をコラム選択線１１５とリード専用データバス１１６−１の間に配置したことによって、コラム選択線１１５とリード専用データバス１１６−１の間の結合容量を容量の直列効果により小さくにすることができる。ライト専用データバス１１７−１は、ライトを行うときのみにだけ信号が変化するので、コラム選択線１１５でメモリセル１０６を選択してリード専用データバス１１６−１からデータをデータバスアンプ１１０に送る際には、動作しない。従って、第１の実施例で図４を用いて説明したのと同様に、コラム選択線１１５とリード専用データバス１１６−１の間の結合容量によるクロストークによって、コラム選択線１１５の信号が立ち上がるときに、リード専用データバス１１６−１の電位変動Ｖｐが発生することがない。
【００４５】
以上のように、コラム選択線１１５とリード専用データバス１１６−１の間の結合容量値Ｃｐを低下させることができるので、データバス１１６−１の高速化を行うことができる半導体記憶装置を提供することができる。
【００４６】
以上の実施例で説明したように、コラム選択線とデータバスの間に、コラム選択線と同時のタイミングで変化しないシールド線として働く配線を配置することによって、コラム選択線とデータバスの間の結合容量値を低下させることができる。
【００４７】
また、本発明は、コラム選択線とデータバスの間に限定されず、他の配線間にも適用することができる。
【００４８】
以上本発明をまとめると、次の通りである。
【００４９】
（１）メモリセルアレイに接続されるデータバスと、前記メモリセルアレイのコラムを選択するコラム選択線が配置された半導体記憶装置において、
前記コラム選択線と隣り合う前記データバスの間に、シールド用配線を配置したことを特徴とする半導体記憶装置。
【００５０】
（２）（１）記載の前記シールド用配線は、
前記コラム選択線と隣り合う前記データバスの間に、前記コラム選択線と隣り合う前記データバスの間の結合容量を低下させるための配線であることを特徴とする半導体記憶装置。
【００５１】
（３）（１）記載の前記シールド用配線は、
前記コラム選択線と隣り合う前記データバスの間に、前記選択線に供給される信号の変化時点と同時点で変化しない信号を伝送する配線であることを特徴とする半導体記憶装置。
【００５２】
（４）（１）記載の前記シールド用配線は、電源を供給する電源配線であることを特徴とする半導体記憶装置。
【００５３】
（５）（１）記載の前記シールド用配線は、グランド電位を供給するグランド配線であることを特徴とする半導体記憶装置。
【００５４】
（６）（４）記載の前記電源配線は、前記半導体記憶装置のコア部に電源を供給することを特徴とする半導体記憶装置。
【００５５】
（７）（４）記載の前記電源配線は、前記半導体記憶装置のコア部に電源を供給する網目状の形状の電源配線であることを特徴とする半導体記憶装置。
【００５６】
（８）（３）記載の前記コラム選択線に供給される信号の変化時点と同時点で変化しない信号を伝送する前記配線は、メモリセルアレイに記憶されたデータを出力するための出力専用データバスと、メモリセルアレイに記憶されたデータを出力をする際に前記メモリセルアレイをのコラムを選択する出力専用コラム選択線の間に配置された、前記メモリセルアレイにデータを入力する際に前記メモリセルアレイのコラムを選択する入力専用コラム選択線であることを特徴とする半導体記憶装置。
【００５７】
（９）（３）記載の前記コラム選択線に供給される信号の変化時点と同時点で変化しない信号を伝送する前記配線は、前記メモリセルアレイにデータを入力するための入力専用データバスと、前記メモリセルアレイにデータを入力する際に前記メモリセルアレイのコラムを選択する入力専用コラム選択線の間に配置された、前記メモリセルアレイからデータを出力する際に前記メモリセルアレイのコラムを選択する出力専用コラム選択線であることを特徴とする半導体記憶装置。
（１０）（３）記載の前記コラム選択線に供給される信号の変化時点と同時点で変化しない信号を伝送する前記配線は、前記メモリセルアレイに記憶されたデータを出力するための出力専用データバスと前記メモリセルアレイからデータを入出力する際に前記メモリセルアレイのコラムを選択する入出力共用コラム選択線の間に配置された前記メモリセルアレイにデータを入力するための入力専用データバスであることを特徴とする半導体記憶装置。
【００５８】
【発明の効果】
以上詳細に説明したように、本発明によれば、コラム選択線とデータバスの間の結合容量値Ｃｐを低下させることができるので、データバスの高速化を行うことができる半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】従来のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）のブロック図である。
【図２】２５６ＭビットのＳＤＲＡＭの構成の概略を示したを示す図である。
【図３】図３は、従来のコラム選択線とデータバスの配置とメモリセルからデータを読み出す場合の信号を示した図である。
【図４】コラム選択線ＣＬＡと平行に配置されたデータバスの間に、コア部に電源を供給する電源配線を配置した例と信号波形を示す図である。
【図５】リードまたはライト専用のコラム選択線とリード又はライト専用のデータバスの間に、ライト又はリード専用のコラム選択線を配置した例を示す図である。
【図６】リードまたはライト専用のコラム選択線とリード又はライト専用のデータバスの間に、ライト又はリード専用のデータバスを配置した例である。
【図７】リードライト共用のコラム選択線とリード専用のデータバスの間に、ライト専用のデータバスを配置した例である。
【符号の説明】
１０６  メモリセル
１０８  コラムデコーダ
１０９  センスアンプ
１１０  リードアンプ
１１１  ライトアンプ
１１５  コラム選択線
１１６  リード専用データバス
１１７  ライト専用データバス
１２０  リードライトアンプ
１２１  データバス
３１０  結合容量
４０３，４０４，５１０，５１１，６０２，６０３，７０１，７０２  結合容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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