【誤訳訂正書】
【提出日】平成20年5月16日(2008.5.16)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
ａ）メモリアレイと、
ｂ）外部のシリアルデータをｎビットのパラレルデータへ変換し、内部のｎビットのパラレルデータを外部の受信部へ送信するためにシリアルデータへ変換するように構成された複数のポートと、
ｃ）複数のポートバッファと
を備えているマルチポートメモリアーキテクチャであって、
前記複数のポートバッファのそれぞれは、
前記複数のポートの一つ以上に前記ｎビットのパラレルデータを送信するように構成された第一の読み出しラインを有する読み出し部、および前記ポートの一つ以上から前記ｎビットのパラレルデータを受信するように構成された第一の書き込みラインを有する書き込み部を有しており、
前記第一の書き込みラインと前記第一の読み出しラインのそれぞれはｋ個のエントリを有し、
前記ｋ個は複数であり、前記複数のポートバッファの全ては、（ｉ）第一の共通バス上で前記メモリアレイにｋ＊ｎビットの前記データの第一のブロックを送信し、（ｉｉ）第二の共通バス上で前記メモリアレイからｋ＊ｎビットの前記データの第二のブロックを受信するように構成されているマルチポートメモリアーキテクチャ。
【請求項２】
前記メモリアレイは複数のページを備えており、前記ページのそれぞれは、固有のメモリページアドレスによって識別可能および／あるいはアクセス可能であり、前記データの第一のブロックおよび第二のブロックのそれぞれは、前記データの一ページを含んでいる請求項１に記載のマルチポートメモリアーキテクチャ。
【請求項３】
前記読み出し部は前記第一の読み出しラインおよび第二の読み出しラインを備え、前記読み出しラインのそれぞれは、前記ｎビットのパラレルデータを前記複数のポートの1つ以上に送信するように構成され、
前記書き込み部は前記第一の書き込みラインおよび第二の書き込みラインを備え、前記書き込みラインのそれぞれは、前記ｎビットのパラレルデータを前記複数のポートの1つ以上から受信するように構成されている
請求項１に記載のマルチポートメモリアーキテクチャ。
【請求項４】
前記メモリアレイは、前記第一の共通バスに結合された単一のデータ書き込みポートおよび前記第二の共通バスに結合された単一のデータ読み出しポートを有している
請求項１に記載のマルチポートメモリアーキテクチャ。
【請求項５】
請求項１に記載のマルチポートメモリアーキテクチャを備えたネットワークスイッチであって、
前記複数のポートバッファのそれぞれが、（i）第一のデータパスに沿って前記データを複数の前記ポートへ送信し、（ii）第二のデータパスに沿って前記データを複数の前記ポートから受信し、かつ前記第一のデータパス及び前記第二のデータパスが先入れ先出し（ＦＩＦＯ）メモリを有さないネットワークスイッチ。
【請求項６】
メモリにデータを書き込む方法であって、
ａ）複数のポートの１つでシリアルデータをｎビット幅のパラレルデータに変換するステップであって、ｎビットのデータは１ワードを構成するステップと、
ｂ）複数のポートバッファの１つで前記ｎビット幅のパラレルデータのｋワード長のブロックをバッファリングするステップであって、前記複数のポートバッファのそれぞれはｋ個のエントリを有する第一の書き込みラインを有し、ここでｋは複数個であり、前記複数のポートバッファのそれぞれは、前記複数のポートの一つ以上から前記ｎビット幅のパラレルデータを受信し、第一の共通バス上で前記メモリへｋ＊ｎビットのデータの第１のブロックを送信するように構成されたステップと、
ｃ）前記ｋ＊ｎビットのデータを前記メモリに実質的に同時に書き込むステップと
を包含する方法。
【請求項７】
ｋ＊ｎビットのデータ全てを前記メモリに実質的に同時に書き込むために、複数のメモリアドレスのうちの一つを特定するステップをさらに包含している請求項６に記載の方法。
【請求項８】
前記シリアルデータを前記ｎビット幅のパラレルデータに変換する処理は第一の周波数で行われ、前記バッファリングの処理は第二の周波数で行われ、前記ｋ＊ｎビットのデータを実質的に同時に書き込む処理は第三の周波数で行われ、前記第一の周波数は前記第三の周波数とは異なっている請求項７に記載の方法。
【請求項９】
メモリからデータを読み出す方法であって、
ａ）ｋは複数であり、前記メモリからｋ＊ｎビットのデータをｋ＊ｎビット幅のバス上に実質的に同時に出力するステップと、
ｂ）前記ｋ＊ｎビットのデータをｎビット幅のｋワードのパラレルデータとして複数のポートバッファの１つにバッファリングするステップであって、前記複数のポートバッファのそれぞれは、第１の読み出しラインを有する読み出し部を備え、前記第１の読み出しラインはｋ個のエントリを有し、前記複数のポートバッファのそれぞれは前記ｎビット幅のパラレルデータを前記複数のポートの１つ以上に送信するように構成され、ｎビットのデータが１つのワードを形成するステップと、
ｃ）前記ｎビット幅のパラレルデータを、前記ｎビット幅のパラレルデータを受信する前記複数のポートの１つ以上において、前記メモリから外的に読み出されるシリアルデータに変換するステップと
を包含している方法。
【請求項１０】
前記ｋ＊ｎビットのデータを実質的に同時に読み出す処理は第１の周波数で行われ、前記ｋ＊ｎビットのデータをｎビット幅のデータのｋ個のワードとしてバッファリングする処理は第２の周波数で行われ、前記ｎビットのデータを前記シリアルデータへ変換する処理は第３の周波数で行われ、前記第１の周波数は前記第３の周波数とは異なる請求項９に記載の方法。
【請求項１１】
前記複数のポートバッファが前記メモリアレイと密に連結されている請求項１に記載のマルチポートメモリアーキテクチャ。
【請求項１２】
前記メモリアレイに書き込まれるべきデータのコピーを記憶する読み出し専用レジスタを更に備える請求項１に記載のマルチポートメモリアーキテクチャ。
【請求項１３】
前記複数のポートのそれぞれが互いに独立して動作し、かつ前記メモリアレイ及び前記複数のポートバッファに対して非同期に動作する請求項１に記載のマルチポートメモリアーキテクチャ。
【請求項１４】
前記複数のポートバッファは、前記メモリアレイよりも高い周波数で動作する請求項１３に記載のマルチポートメモリアーキテクチャ。
【請求項１５】
前記複数のポートのそれぞれが互いに独立して動作し、かつ前記メモリ及び前記複数のポートバッファに対して非同期に動作する請求項６に記載の方法。
【請求項１６】
前記複数のポートバッファは、前記メモリよりも高い周波数で動作する請求項１５に記載の方法。
【請求項１７】
前記複数のポートのそれぞれが互いに独立して動作し、かつ前記メモリ及び前記複数のポートバッファに対して非同期に動作する請求項９に記載の方法。
【請求項１８】
前記複数のポートバッファは、前記メモリよりも高い周波数で動作する請求項１７に記載の方法。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】００２９
【訂正方法】変更
【訂正の内容】
【００２９】
本アーキテクチャは、さまざまなレートで、および／あるいは時間領域にわたってデータを処理および／あるいは転送することを可能にする。例えば、メモリアレイは第一の周波数で動作し、ポートのそれぞれは、第一の周波数よりも大きい、または小さい第二の周波数で独立して動作してもよい。例えば、図２に戻ると、ポート１３０〜１４４の受信部あるいは送信部は、約１０ＭＨｚ、１００ＭＨｚ、１ＧＨｚ、約２ＧＨｚ、あるいは約３．１２５ＧＨｚのレートでデータを受信あるいは送信してもよい。また、各ポートは、他のポートの動作周波数とは独立した周波数で動作してもよい。しかしながら、メモリアレイ１１０およびポートバッファ１２０〜１２７は、一般的には１００ＭＨｚから４００ＭＨｚの周波数で動作するが、ポートバッファ１２０〜１２７は、メモリアレイ１１０と必ずしも同じ周波数で動作しない。さらに、メモリアレイ１１０およびポートバッファ１２０〜１２７は互いに同期して動作してもよく、ポート１３０〜１４４のそれぞれは、（ｉ）メモリアレイ１１０およびポートバッファ１２０〜１２７および（ｉｉ）他のポートに対して非同期に動作する。したがって、ポートバッファ１２０〜１２７は、ポート領域のそれぞれとメモリ領域との間での時間領域バッファ（あるいはスイッチ）として独立して機能する。