(57)【特許請求の範囲】
【請求項１】
バイポーラトランジスタの製造方法において、
（ａ）第１導電型の半導体単結晶基体の表面の一部もしくは全面を第２導電型に反転させた後、全面に第２導電型の半導体膜をエピタキシャル成長させ、さらに、前記反転させた第２導電型領域上部の一部分にコレクタ領域となる柱状の半導体領域を形成する工程と、
（ｂ）全面に第１の酸化膜を堆積し、これを平坦化し、さらに前記柱状の半導体領域の表面を露出させた後、残存している第１の酸化膜の表面部分をさらにエッチングし、残存した第１の酸化膜を薄膜化する工程と、
（ｃ）露出した柱状の半導体領域の表面を酸化して第２の酸化膜を生成し、全面に第１の窒化膜を堆積させた後、さらに第３の酸化膜を堆積させ、該第３の酸化膜を異方性エッチングして、段差の側壁部にのみ酸化膜をサイドウォール状に残存させた後、全面に第１の多結晶半導体膜を生成させ、さらに平坦化を行い、前記柱状の半導体領域の上面に堆積させた第１の窒化膜を露出させる工程と、
（ｄ）残存している前記第１の多結晶半導体膜の表面から選択的に第２の多結晶半導体膜の成長を行わせて、横方向にも、該多結晶半導体膜を成長させ、さらにこの表面を酸化し第４の酸化膜を生成する工程と、
（ｅ）表面に露出した第１の窒化膜を選択的に除去し、さらにサイドエッチも行い、その後、除去された第１の窒化膜下部の第２の酸化膜を除去し、前記柱状の半導体領域の上面と上端付近の側壁部、さらに前記第１及び第２の多結晶半導体膜の一部も露出させる工程と、
（ｆ）部分的に露出した柱状の半導体領域、部分的に露出した第１及び第２の多結晶半導体膜に選択的に第１導電型の半導体膜を選択成長させ、この時、単結晶半導体膜からは、ベース領域となる単結晶半導体膜がエピタキシャル成長し、多結晶半導体膜からは多結晶半導体膜が成長しベース電極が形成され、ベース領域と多結晶半導体膜とのコンタクトを取る工程と、
（ｇ）さらに表面を酸化して第５の酸化膜を生成し、さらに第２の窒化膜の生成と連続的な異方性エッチングにより、前記島状領域の上部の段差側壁部にのみサイドウォールを形成し、さらに露出した第５の酸化膜をエッチングして露出させたベース領域となる単結晶半導体膜の上部に第３の多結晶半導体膜を生成する工程とを施すことを特徴とするバイポーラトランジスタの製造方法。
【請求項２】
請求項１記載のバイポーラトランジスタの製造方法において、前記第１導電型の半導体膜のエピタキシャル選択成長を、ドーピングされていない半導体膜の成長と、ドーピングされた半導体膜の成長の２段階で行うことを特徴とするバイポーラトランジスタの製造方法。
【請求項３】
請求項１記載のバイポーラトランジスタの製造方法において、前記第１導電型の半導体膜のエピタキシャル選択成長を、複数のステップに分割し、その内の幾つかの工程にはシリコンの材料ガスだけではなく、ゲルマニウムの材料ガスも反応ガス中に混入させ、成長材料をシリコンとゲルマニウムの合金とすることを特徴とするバイポーラトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に、バイポーラ型ＬＳＩの製造方法に関するものである。
【０００２】
【従来の技術】
近年ＣＭＯＳＬＳＩは、そのゲート長の短縮により、トランジスタの高速性能は大幅に向上し、０．３〜０．４μｍクラスでは、最大遮断周波数ｆＴは２０ＧＨｚ〜３０ＧＨｚ程度を実現していると言われており、現在主流のバイポーラのｆＴとほぼ同じレベルに達している。また、単位ゲート当たりの遅延時間が２０ｐｓｅｃ以下のものも報告されており、ＥＣＬ（Ｅｍｉｔｔｅｒ  Ｃｏｕｐｌｅｄ  Ｌｏｇｉｃ）に匹敵する。その意味で、基本的論理演算のみのディジタル回路においては、ＣＭＯＳが集積度や消費電力のみならず、高速性能に関しても既に優位と言える。
【０００３】
しかし、アナログ系のＩＣやトランジスタの差動対を必要とする電流モードの高速論理回路に関しては事情が異なる。アナログ系ＩＣには容量負荷が内部と外部に付加されるため、一般的に高い電流駆動能力が必要とされる場合が多い。ところが原理的にＣＭＯＳでは、Ｉds（ドレイン・ソース間電流）がほぼ（Ｖg −ＶT ）〔ゲート−閾値電圧〕の２乗に比例するのに対し、バイポーラはＩe （エミッタ電流）がｅｘｐ（Ｖbe）〔ベース・エミッタ間電圧〕に比例するため、ｇｍ（コンダクタンス）に決定的な違いが生じ、バイポーラがかなり優位になる。
【０００４】
特に、高電流域でこのことが顕著である。このため、容量負荷（配線容量、外部負荷等）への遅延依存率が大きく異なり、ＣＭＯＳでは、例えば、Ｇｂｐｓ帯の伝送用ＩＣで必要となるディジタル系以外の前置アンプ、ＡＧＣ（自動利得制御）アンプ、レーザー駆動用ＩＣにはほとんど適用が不可能である。
【０００５】
また、電流モードの高速論理回路を構成した場合、バイポーラが約８０ｍＶのドライブ電圧で、差動対のスイッチングが可能なのに対して、ＣＭＯＳでは最低３００ｍＶが必要となる。
【０００６】
このような理由から、原理的にＣＭＯＳＬＳＩでは実現不可能なデバイス機能があり、このような領域においてはバイポーラＬＳＩの高い電流駆動能力を兼ね備えた高速性能の重要性がますます高くなっている。
【０００７】
バイポーラトランジスタの電流駆動能力は、根本的には飽和電流ＩS で決定される。その飽和電流ＩS が高いと、同じＶbeで高いＩe が得られる。さらに、飽和電流Ｉs はエミッタ面積に比例し、ベース幅とベース濃度に反比例する。これは、ベースキャリア濃度×ベース幅であるガンメル数を一定にした場合は、飽和電流Ｉs はエミッタ面積に比例することを意味する。
【０００８】
よって、電流駆動能力を劣化させないためには、エミッタ面積を小さくしないことが望ましい。さらに、高速性能を向上させるためには、ベース幅の短縮や、ベース・コレクタ接合容量の低減、そして入力インピーダンスであるベース抵抗の削減が重要である。
【０００９】
このような目的で高速化を実現してきたプロセスを以下に説明する。
【００１０】
図３は従来のバイポーラトランジスタの主要な部分の製造工程断面図である。
【００１１】
以下、従来のバイポーラトランジスタの製造方法について図３を参照しながら説明する。
【００１２】
（１）まず、図３（ａ）に示すように、Ｐ型のウエハ基板に、高濃度のＳｂをドープした島状の埋め込みＮ型コレクタ領域２０１を形成し、ウエハ全面に１×１０16／ｃｍ3 程度のリンをドープしたＮ型エピタキシャル層２０２を形成し、さらにトランジスタ形成領域を残して、公知のホトリソ技術により、選択酸化膜を部分的に形成して、いわゆるフィールド酸化膜２０３を形成する。
【００１３】
（２）次に、図３（ｂ）に示すように、アクティブ領域を１０００Å程度熱酸化した酸化膜２０４を形成した後、全面に多結晶シリコン膜２０５を１０００Å程度生成し、その後、その多結晶シリコン膜２０５の表面を２００Å程度熱酸化して酸化膜２０６を形成する。さらに、全面にシリコン窒化膜２０７をＬＰＣＶＤにより１０００Å程度生成した後、公知のホトリソ技術によりアクティブ領域の中心部分を０．５μｍ程度の幅でレジストのスリットをパターニングした後、連続的な異方性エッチングにより、前記シリコン窒化膜２０７、酸化膜２０６、多結晶シリコン膜２０５を開口する。
【００１４】
さらに、全面にシリコン窒化膜を５００Å程度ＬＰＣＶＤにより生成した後、異方性エッチングにより、このシリコン窒化膜をエッチングして、前記開口部の側壁にのみ窒化膜のサイドウォール２０７Ａ、２０７Ｂを形成する。
【００１５】
（３）次いで、図３（ｃ）に示すように、希釈ＨＦ溶液等により露出した酸化膜２０４をエッチングし、さらにオーバーエッチングにより、横方向に１５００Å程度サイドエッチさせる。
【００１６】
（４）次に、図３（ｄ）に示すように、選択的なエピタキシャル成長法により、２×１０18／ｃｍ3 程度のボロンを含んだシリコン膜を１０００Å程度成長させる。この時、単結晶露出部には、シリコン結晶がエピタキシャル成長し、多結晶シリコンの露出部には、多結晶シリコンが成長する。
【００１７】
これにより、トランジスタの真性ベース２０８が形成され、この真性ベース２０８への電気的な入出力を行う多結晶シリコン電極とのコンタクトが自己整合的に形成される。さらに、選択成長のため、表面に露出したシリコン窒化膜やシリコン酸化膜等の絶縁膜上へのシリコン膜の成長は起こらない。
【００１８】
その後、全面を薄く熱酸化した後、ＣＶＤ酸化膜を５００Å程度生成した後、エッチバックして、真性ベース２０８上のシリコンを露出させると共に、サイドウォール状のＣＶＤ酸化膜２０９Ａ、２０９Ｂを形成させる。
【００１９】
（５）最後に、図３（ｅ）に示すように、リンを２×１０21／ｃｍ3 程度にドーピングした多結晶シリコン膜２１０を、露出した真性ベース２０８上部にのみ選択的に成長させた後、真性ベース２０８へ熱処理によりリンを浅く拡散させ、真性エミッタ２１１を形成させる。
【００２０】
このようにして、バイポーラトランジスタを製造したので、バイポーラトランジスタのベース抵抗、ベース幅そしてベース・コレクタ接合容量を大幅に削減し、トランジスタの高速性能として、最大遮断周波数および最大発振周波数共に３０ＧＨｚ以上の高速性能のトランジスタが実現している。
【００２１】
【発明が解決しようとする課題】
以上述べたように、自己整合技術により、多結晶シリコンベース電極を、活性ベースの近傍まで近づけ、さらに選択エピタキシャル成長技術によるベース形成と、前記多結晶シリコン電極とのコンタクト形成を実現することにより、ベース抵抗の削減と遮断周波数の向上が可能となり、以前に比べバイポーラＩＣの高速性能が大幅に改善された。
【００２２】
しかしながら、１０Ｇｂｐｓ以上の超高速光伝送用ＬＳＩに代表されるデバイスを実現するためには、トランジスタの高速性能のさらなる改善が要求される。具体的に改善の余地がある部分は、前記プロセスにおいては、前記図３（ａ）及び図３（ｂ）に示すように、主要部分の形成に２枚のホトリソマスクを使用しているため、合わせ余裕の必要がある等の問題があり、コレクタ・ベース接合容量に影響する面積が増加してしまう。また、真性ベースからの取り出し部分にトータルのベース抵抗を増大させてしまう領域があることである。
【００２３】
本発明は、上記問題点を除去し、ホトリソ工程による主要部分の形成を低減させるとともに、トータルのベース抵抗を低減することができるバイポーラトランジスタの製造方法を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
〔１〕バイポーラトランジスタの製造方法において、第１導電型の半導体単結晶基体の表面の一部もしくは全面を第２導電型に反転させた後、全面に第２導電型の半導体膜をエピタキシャル成長させ、さらに、前記反転させた第２導電型領域上部の一部分にコレクタ領域となる柱状の半導体領域（１０２）を形成する工程と、全面に第１の酸化膜（１０３）を堆積し、これを平坦化し、さらに前記柱状の半導体領域（１０２）の表面を露出させた後、残存している第１の酸化膜（１０２）の表面部分をさらにエッチングし、残存した第１の酸化膜（１０３）を薄膜化する工程と、露出した柱状の半導体領域の表面を酸化して第２の酸化膜（１０４）を生成し、全面に第１の窒化膜（１０５）を堆積させた後、さらに第３の酸化膜（１０６）を堆積させ、この第３の酸化膜（１０６）を異方性エッチングして、段差の側壁部にのみ酸化膜をサイドウォール状に残存させた後、全面に第１の多結晶半導体膜（１０７）を生成させ、さらに平坦化を行い、前記柱状の半導体領域（１０２）の上面に堆積させた第１の窒化膜（１０５）を露出させる工程と、残存している前記第１の多結晶半導体膜（１０５）の表面から選択的に第２の多結晶半導体膜（１０８）の成長を行わせて、横方向にも、該多結晶半導体膜（１０８）を成長させ、さらにこの表面を酸化し第４の酸化膜（１０９）を生成する工程と、表面に露出した第１の窒化膜（１０５）を選択的に除去し、さらにサイドエッチも行い、その後、除去された第１の窒化膜下部の第２の酸化膜（１０４）を除去し、前記柱状の半導体領域（１０２）の上面と上端付近の側壁部、さらに前記第１及び第２の多結晶半導体膜（１０７，１０８）の一部も露出させる工程と、部分的に露出した柱状の半導体領域、部分的に露出した第１及び第２の多結晶半導体膜（１０７，１０８）に選択的に第１導電型の半導体膜を選択成長させ、この時、単結晶半導体膜からは、ベース領域（１１０）となる単結晶半導体膜がエピタキシャル成長し、多結晶半導体膜（１０７、１０８）からは多結晶半導体膜が成長しベース電極（１０８Ａ，１０８Ｂ）が形成され、ベース領域（１１０）と多結晶半導体膜（１０７，１０８）とのコンタクトを取る工程と、さらに表面を酸化して第５の酸化膜を生成し、さらに第２の窒化膜（１１１）の生成と連続的な異方性エッチングにより、前記島状領域の上部の段差側壁部にのみサイドウォール（１１１Ａ，１１１Ｂ）を形成し、さらに露出した第５の酸化膜をエッチングして露出させたベース領域（１１０）となる単結晶半導体膜の上部に第３の多結晶半導体膜（１１２）を生成する工程とを施すようにしたものである。
【００２５】
〔２〕上記〔１〕記載のバイポーラトランジスタの製造方法において、前記第１導電型の半導体膜のエピタキシャル選択成長を、ドーピングされていない半導体膜の成長と、ドーピングされた半導体膜の成長の２段階で行うようにしたものである。
【００２６】
〔３〕上記〔１〕記載のバイポーラトランジスタの製造方法において、前記第１導電型の半導体膜のエピタキシャル選択成長を、複数のステップに分割し、その内の幾つかの工程にはシリコンの材料ガスだけではなく、ゲルマニウムの材料ガスも反応ガス中に混入させ、成長材料をシリコンとゲルマニウムの合金とするようにしたものである。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について詳細に説明する。
【００２８】
図１は本発明の第１実施例を示すバイポーラトランジスタの製造工程断面図（その１）、図２はそのバイポーラトランジスタの製造工程断面図（その２）である。
【００２９】
以下、本発明の第１実施例を示すバイポーラトランジスタの製造方法について図１及び図２を参照しながら説明する。
【００３０】
（１）まず、図１（ａ）に示すように、Ｐ型シリコン基板の表面に部分的に島状のＳｂを１×１０19／ｃｍ3 以上にドープしたＮ型コレクタ領域１０１を形成後、全面にリンを１×１０16／ｃｍ3 程度含んだエピタキシャル層１０２を０．７μｍ程度形成する。
【００３１】
次に、公知のホトリソエッチング技術により、０．７μｍ程度の幅で深さ８０００Å程度の島状領域を残してパターニングする。さらに、全面にＣＶＤシリコン酸化膜（第１の酸化膜）１０３を１００００Å程度生成した後、これをＣＭＰ（化学的機械的研磨法）により研磨し、前記島状領域の表面を露出させる。
【００３２】
（２）次いで、図１（ｂ）に示すように、シリコン酸化膜１０３を２０００Å程度、希釈ＨＦによりエッチングする。
【００３３】
（３）次に、図１（ｃ）に示すように、エピタキシャル層（シリコン）１０２表面の露出した部分を１００Å程度熱酸化し、酸化膜１０４（第２の酸化膜）を形成した後、１０００Å程度のシリコン窒化膜１０５（第１のシリコン窒化膜）をＬＰＣＶＤにより形成する。
【００３４】
（４）次いで、図１（ｄ）に示すように、ＮＳＧ膜（第３の酸化膜）１０６を３０００Å程度生成した後、ＲＩＥ（反応性イオンエッチング）により異方性エッチングし、サイドウォール１０６Ａ、１０６Ｂを残存させる。さらに、全面に多結晶シリコン膜１０７（第１の多結晶シリコン膜）を３０００Å程度生成させた後、ＣＭＰにより研磨して前記シリコン窒化膜１０５を露出させる。
【００３５】
（５）さらに、図１（ｅ）に示すように、露出している多結晶シリコン膜１０７から、選択的に多結晶シリコン膜１０８（第２の多結晶シリコン膜）を１０００Å程度等方的に成長させた後、表面を５００Å程度熱酸化し、酸化膜１０９（第４の酸化膜）を形成する。
【００３６】
（６）さらに、図２（ａ）に示すように、熱リン酸により、表面に露出しているシリコン窒化膜１０５（第１のシリコン窒化膜）を除去し、さらにサイドエッチも行い、その後、表面の熱酸化膜を希釈ＨＦ酸により除去する。
【００３７】
（７）その後、図２（ｂ）に示すように、ベース電極となる多結晶シリコン中にのみ、ボロンのイオン注入を行う。そのボロン濃度は１×１０20／ｃｍ3 程度にする。次に、選択的なエピタキシャル成長法により、２×１０18／ｃｍ3 程度のボロンを含んだシリコン膜（真性ベース）１１０を１０００Å程度成長させる。
【００３８】
この時、単結晶露出部には、シリコン結晶がエピタキシャル成長し、多結晶シリコン１０７，１０８の露出部には、多結晶シリコンが成長する。これにより、トランジスタの真性ベース１１０の形成と、ここへの電気的な入出力を行う多結晶シリコン電極（ベース電極）１０８Ａ，１０８Ｂとのコンタクトが自己整合的に形成される。この工程では、選択成長のため、表面に露出したシリコン窒化膜やシリコン酸化膜等の絶縁膜上へのシリコン膜の成長は起こらない。
【００３９】
その後、表面のシリコンを１００Å程度熱酸化し、酸化膜１１０Ａ（第５の酸化膜）を形成する。
【００４０】
（８）次に、全面への５００Å程度のシリコン窒化膜１１１（第２のシリコン窒化膜）を生成し、図２（ｃ）に示すように、その後、異方性エッチングにより、シリコン窒化膜のサイドウォール１１１Ａ，１１１Ｂを形成する。その後、酸化膜１１０Ａを除去する。
【００４１】
（９）次に、図２（ｄ）に示すように、リンを２×１０21／ｃｍ3 程度にドーピングした多結晶シリコン膜１１２（第３の多結晶シリコン膜）を露出した真性ベース１１０上部にのみ選択的に成長させた後、熱処理により、リンを浅く真性ベース１１０へ拡散させ、真性エミッタ１１３を形成する。
【００４２】
このように、第１実施例によれば、図１（ａ）の工程における１回のホトリソ工程で、主要部分の形成を行うのみで、それ以降のトランジスタの活性領域と、その近傍の寄生容量や、寄生抵抗を支配する領域を自己整合的に形成することができるので、エミッタの開口幅だけではなく、バイポーラＩＣの広帯域化の鍵であるベース・コレクタ接合容量を大幅に削減することが可能になる。
【００４３】
さらに、真性ベースから、多結晶シリコンのベース電極へ接続するリンクベース付近の抵抗成分も削減されるので、トランジスタの高速化や低ノイズ化に極めて有効となる。
【００４４】
次に、本発明の第２実施例について説明する。
【００４５】
第１実施例の中で、選択的なエピタキシャル成長により、トランジスタの真性ベースと多結晶ベース電極への接続を行う工程において、エピタキシャル成長を２段階で行う。すなわち、第１のステップで、ボロンのドーピングされていないシリコンを成長させた後、第２のステップで、ドーピングされたシリコンを成長させる。両ステップの合計堆積膜厚は、第１実施例と同じにする。
【００４６】
ところで、選択的ベース形成工程においては、多結晶のベース電極と確実なコンタクトを得るためには、必要最低限の膜厚が構造的に規定される。これは、生成前に除去されるシリコン窒化膜の膜厚と酸化膜の膜厚による。全てをドーピングしたシリコンで成長させると、真性ベースの膜厚が短縮できず、その結果、トランジスタの遮断周波数の改善ができない。
【００４７】
ところが、第２実施例に示すように、エピタキシャル成長を２段階で行うと、前記窒化膜厚や酸化膜厚とは完全に独立に、実効ベース幅が設計でき、プロセス上の自由度が大幅に改善される。
【００４８】
次に、本発明の第３実施例について説明する。
【００４９】
上記した第２実施例の中で、選択的なエピタキシャル成長によりトランジスタの真性ベースと多結晶ベース電極への接続を行う工程において、ドーピング層のエピタキシャル成長中に、材料ガスとしてＧｅＨ4 も添加し、Ｓｉ中にＧｅを１０％程度含んだシリコンを成長させる。さらに、ベース幅を３００Å程度となし、ピークキャリア濃度を、５×１０19／ｃｍ3 程度に高める。さらに、最終工程で行われるエミッタ中のリン濃度は、５×１０19／ｃｍ3 程度とし、ベースキャリア濃度と同じレベルにする。
【００５０】
このように、第３実施例によれば、エミッタ・ベース接合がヘテロ接合となるので、ベースキャリア濃度がエミッタのキャリア濃度とほぼ同じであっても、十分な注入効率が得られ、トランジスタのゲインを確保することができる。
【００５１】
そのため、ベース濃度をエミッタの濃度を考慮せずに上げることができるので、ベース幅を極限に短縮しても、パンチスルー耐圧の劣化を防ぐことができる。
【００５２】
さらに、ベースキャリア濃度を上げられるので、真性のベース抵抗の削減も可能になり、トランジスタの高速化を達成することができる。
【００５３】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【００５４】
【発明の効果】
以上、詳細に説明したように、本発明によれば、以下のような効果を奏することができる。
【００５５】
（Ａ）請求項１記載の発明によれば、１回のホトリソ工程による主要部分の形成を行うのみで、それ以降のトランジスタの活性領域とその近傍の寄生容量や、寄生抵抗を支配する領域を自己整合的に形成することができるので、エミッタの開口幅だけではなく、バイポーラＩＣの広帯域化の鍵であるベース・コレクタ接合容量を大幅に削減することが可能になる。
【００５６】
さらに、真性ベースから、多結晶シリコンのベース電極へ接続するリンクベース付近の抵抗成分も削減されるので、トランジスタの高速化や低ノイズ化を図ることができる。
【００５７】
（Ｂ）請求項２記載の発明によれば、上記（Ａ）の効果を奏することができるのに加えて、ベース領域の選択的エピタキシャル成長を２段階で行うようにしたので、前記窒化膜厚や酸化膜厚とは完全に独立に、実効ベース幅が設計でき、プロセス上の自由度を大幅に改善することができる。
【００５８】
（Ｃ）請求項３記載の発明によれば、上記（Ａ）の効果を奏することができるのに加えて、エミッタ・ベース接合がヘテロ接合となるので、ベースキャリア濃度がエミッタのキャリア濃度とほぼ同じであっても十分な注入効率が得られ、トランジスタのゲインが確保できる。
【００５９】
したがって、ベース濃度をエミッタの濃度を考慮せずに上げられるので、ベース幅を極限に、短縮しても、パンチスルー耐圧の劣化を防ぐことができる。
【００６０】
さらに、ベースキャリア濃度を上げることができるので、真性のベース抵抗の削減も可能になり、トランジスタの高速化が達成される。
【図面の簡単な説明】
【図１】  本発明の第１実施例を示すバイポーラトランジスタの製造工程断面図（その１）である。
【図２】  本発明の第１実施例を示すバイポーラトランジスタの製造工程断面図（その２）である。
【図３】  従来のバイポーラトランジスタの主要な部分の製造工程断面図である。
【符号の説明】
１０１    Ｎ型コレクタ領域
１０２    エピタキシャル層
１０３    シリコン酸化膜（第１の酸化膜）
１０４    酸化膜（第２の酸化膜）
１０５    シリコン窒化膜（第１の窒化膜）
１０６    ＮＳＧ膜（第３の酸化膜）
１０６Ａ，１０６Ｂ，１１１Ａ、１１１Ｂ    サイドウォール
１０７    第１の多結晶シリコン膜
１０８    第２の多結晶シリコン膜
１０８Ａ，１０８Ｂ    ベース電極
１０９    酸化膜（第４の酸化膜）
１１０    ボロンを含んだシリコン膜（真性ベース）
１１０Ａ    酸化膜（第５の酸化膜）
１１１    シリコン窒化膜（第２の窒化膜）
１１２    多結晶シリコン膜（第３の多結晶シリコン膜）
１１３    真性エミッタ
【図１】
0004147605.tif 000002
【図２】
0004147605.tif 000003
【図３】
0004147605.tif 000004