(57)【要約】本開示は、ソフトデータを判定する装置及び方法を含む。いくつかの実施形態は、メモリセルのデータ状態に関連するソフトデータを判定することを含む。いくつかの実施形態で、ソフトデータは、メモリセルに、単一のステップ感知動作を行うことによって判定されても良い。【選択図】図３
2017520074.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルのデータ状態に関連するソフトデータを判定することを備えるメモリの動作方法であって、前記ソフトデータは、前記メモリセルに、単一のステップ感知動作を行うことによって判定される、前記方法。
【請求項２】
前記メモリセルに、前記単一のステップ感知動作を行うことによって、前記メモリセルの前記データ状態を判定することを含む、請求項１に記載の方法。
【請求項３】
前記メモリセルに、前記単一のステップ感知動作を行うことが、前記メモリセルに関連する単一の値を感知することを含み、前記ソフトデータは、前記単一の値に基づいて判定される、請求項１に記載の方法。
【請求項４】
前記メモリセルに、前記単一のステップ感知動作を行うことが、前記メモリセルに、単一のステップ感知信号を印加することを含む、請求項１から３のいずれか１項に記載の方法。
【請求項５】
前記単一のステップ感知動作を行うことが、アクティブ感知動作を行うことを備える、請求項１から３のいずれか１項に記載の方法。
【請求項６】
メモリセルのアレイ、及び前記アレイのメモリセルに、単一のステップ感知動作を行い、前記単一のステップ感知動作に基づいて前記メモリセルのデータ状態に関連するソフトデータを判定する感知回路を動作するように構成されたコントローラを備える装置。
【請求項７】
前記コントローラが、前記単一のステップ感知動作を行って、前記メモリセルに関連する電流を感知し、前記感知された電流に基づいて、前記ソフトデータを判定する前記感知回路を動作させるように構成された、請求項６に記載の装置。
【請求項８】
前記メモリセルに関連する前記電流が、前記メモリセルが結合したデータ線の電流である、請求項７に記載の装置。
【請求項９】
前記コントローラが、前記感知された電流に基づいて、前記単一のステップ感知動作の間前記メモリセルに結合したキャパシタンスに関連する電圧を判定し、前記判定された電圧に基づいて、前記ソフトデータを判定することによって、前記感知された電流に基づいて、前記ソフトデータを判定する前記感知回路を動作させるように構成された、請求項７に記載の装置。
【請求項１０】
前記感知回路が、前記判定された電圧をデジタル値に変換するように構成されたアナログ―デジタルコンバータを含み、前記デジタル値が、前記ソフトデータに対応する、請求項９に記載の装置。
【請求項１１】
前記アナログ―デジタルコンバータが、インバータを備える、請求項１０に記載の装置。
【請求項１２】
メモリセルに、単一のステップ感知動作を行って、前記メモリセルのデータ状態および前記メモリセルの前記データ状態に関連する少なくとも２つのソフトデータの値を判定することを備える、メモリの動作方法。
【請求項１３】
前記単一のステップ感知動作を行うことが、前記メモリセルに関連する電流を感知することを含み、前記メモリセルの前記データ状態及び前記少なくとも２つのソフトデータの値を判定することが、前記感知された電流に基づいて、前記単一のステップ感知動作の間前記メモリセルに結合したキャパシタンスに関連する電圧を判定し、前記判定された電圧をデジタル値に変換することを備え、前記デジタル値は、前記データ状態及び前記少なくとも２つのソフトデータの値に対応する、請求項１２に記載の方法。
【請求項１４】
前記単一のステップ感知動作の間前記メモリセルに結合した前記キャパシタンスに関連する前記電圧（Ｖ）が、
Ｖ＝Ｖｃｃ−（（Ｉｓｅｎ  ｘ  ｔｓｅｎ）／Ｃ）により与えられ、
ここで、Ｖｃｃは、前記単一のステップ感知動作に関連する供給電圧であり、Ｉｓｅｎは、前記感知された電流であり、ｔｓｅｎは、前記単一のステップ感知動作の持続時間であり、Ｃは、前記キャパシタンスである、請求項１３に記載の方法。
【請求項１５】
前記少なくとも２つのソフトデータの値を用いて、前記メモリセルの前記判定されたデータ状態に関連するエラーを訂正することを含む、請求項１２から１４のいずれか１項に記載の方法。
【請求項１６】
前記少なくとも２つのソフトデータの値は、前記メモリセルの前記データ状態に関連するしきい値電圧分布内に、前記メモリセルに関連するしきい値電圧の位置を示す、請求項１２から１４のいずれか１項に記載の方法。
【請求項１７】
前記単一のステップ感知動作が、マルチレベルセル感知動作である、請求項１２から１４のいずれか１項に記載の方法。
【請求項１８】
メモリセルのアレイ及びコントローラを備える装置であって、前記コントローラが、前記アレイのメモリセルに、単一のステップ感知動作を行って、前記メモリセルに関連する単一の値を感知し、前記単一の値に基づいて、前記メモリセルのデータ状態に関連するソフトデータの値を判定する感知回路を作動させるように構成され、前記コントローラが、前記判定されたソフトデータの値を用いて前記メモリセルの前記データ状態に関連するエラーを訂正するように構成されたエラー訂正コンポーネントを含む、前記装置。
【請求項１９】
前記エラー訂正コンポーネントが、低密度パリティ検査エラー訂正コンポーネントである、請求項１８に記載の装置。
【請求項２０】
前記単一の値が、前記メモリセルに関連する電流である、請求項１８に記載の装置。
【請求項２１】
前記コントローラが、前記単一の値に基づいて、前記単一のステップ感知動作の間前記メモリセルに結合したキャパシタンスに関連する電圧を判定し、前記判定された電圧に基づいて、前記ソフトデータの値を判定することによって、前記ソフトデータの値を判定する前記動作回路を動作させるように構成された、請求項１８から２０のいずれか１項に記載の装置。
【請求項２２】
メモリセルのアレイ、及び前記アレイのメモリセルに、単一のステップ感知動作を行って、前記メモリセルに関連する単一の値を感知し、前記単一の値に基づいて、前記メモリセルのデータ状態を判定し、前記単一の値に基づいて、前記メモリセルの前記データ状態に関連する少なくとも２つのソフトデータの値を判定する感知回路を動作させるように構成されたコントローラを備える、装置。
【請求項２３】
前記コントローラが、前記単一のステップ感知動作に関連する供給電圧、前記単一のステップ感知動作の持続時間、及び前記メモリセルに結合したキャパシタンスの静電容量に基づいて、前記データ状態及び前記少なくとも２つのソフトデータの値を判定する前記感知回路を動作させるように構成された、請求項２２に記載の装置。
【請求項２４】
前記少なくとも２つのソフトデータの値が、前記メモリセルに関連するしきい値電圧が前記メモリセルの前記データ状態に対応するかどうかの可能性を示す、請求項２２から２３のいずれか１項に記載の装置。
【請求項２５】
メモリセルのアレイ、及び単一の感知信号を用いて前記アレイのメモリセルに、単一のステップ感知動作を行い、前記単一のステップ感知動作に基づいて、前記メモリセルのデータ状態に関連する少なくとも２つのソフトデータの値を判定する感知回路を動作させるように構成されたコントローラを備える、装置。
【請求項２６】
前記単一の感知信号が、ステップ感知信号である、請求項２５に記載の装置。
【請求項２７】
前記ステップ感知信号がステップダウンする、請求項２６に記載の装置。
【請求項２８】
前記コントローラが、前記ステップ感知信号がステップダウンしながら、前記少なくとも２つのソフトデータの値を判定する前記感知回路を作動させるように構成された、請求項２７に記載の装置。
【請求項２９】
前記ステップ感知信号がステップアップする、請求項２６に記載の装置。
【請求項３０】
前記コントローラが、前記ステップ感知信号がステップアップしながら、前記少なくとも２つのソフトデータの値を判定する前記感知回路を作動させるように構成された、請求項２９に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に、半導体メモリ及び方法に関し、より具体的には、ソフトデータの判定に関する。
【背景技術】
【０００２】
メモリ装置は、通常、コンピュータまたは他の電子装置内の内部回路、半導体回路、集積回路、及び／または外部リムーバブル装置として設けられる。揮発性メモリ及び不揮発性メモリを含む多くの異なるタイプのメモリが存在する。揮発性メモリは、そのデータを維持するのに電力を必要とすることがあり、中でもランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、及び同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）を含むことがある。不揮発性メモリは、電源が入っていないとき保存データを保持することができ、中でもＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗性ランダムアクセスメモリ（ＲＲＡＭ）、及び磁気ランダムアクセスメモリ（ＭＲＡＭ）を含むことがある。
【０００３】
メモリ装置は、共に組み合わされて、ソリッドステートドライブ（ＳＳＤ）を形成し得る。ＳＳＤは、他の種々のタイプの不揮発性メモリ及び揮発性メモリの中でも、不揮発性メモリ（例えば、ＮＡＮＤフラッシュメモリ及び／またはＮＯＲフラッシュメモリ）を含むことがあり、かつ／または、揮発性メモリ（例えば、ＤＲＡＭ及び／またはＳＲＡＭ）を含むことがある。フラッシュメモリ装置は、例えば、フローティングゲートなどの電荷保存構造にデータを保存しているメモリセルを含むことがあり、広範囲の電子アプリケーション用の不揮発性メモリとして使用しても良い。フラッシュメモリ装置は、高い記憶密度、高い信頼性、及び低い消費電力を可能にする１トランジスタメモリセルを用いても良い。
【０００４】
アレイアーキテクチャのメモリセルは、目標（例えば、所望）状態にプログラムされ得る。例えば、メモリセルの電荷保存構造（例えば、フローティングゲート）に、セルを特定のデータ状態にプログラムするように、電荷を配置または除去し得る。メモリセルの電荷保存構造の保存された電荷は、セルのしきい値電圧（Ｖｔ）を示し得る。
【０００５】
例えば、シングルレベルセル（ＳＬＣ）は、２進単位の１または０で表し得る２つの異なるデータ状態のうち目標とされた１つにプログラムし得る。２つより多いデータ状態（例えば、１１１１、０１１１、００１１、１０１１、１００１、０００１、０１０１、１１０１、１１００、０１００、００００、１０００、１０１０、００１０、０１１０、及び１１１０）のうち目標とされた１つにプログラムし得るフラッシュメモリセルもある。そのようなセルは、マルチステートメモリセル、マルチユニットセル、またはマルチレベルセル（ＭＬＣ）と称しても良い。ＭＬＣは、各セルは１桁より多く（例えば、１ビットより多く）表し得るので、メモリセルの数を増やすことなしに、より高密度のメモリをもたらし得る。
【０００６】
フラッシュメモリセルの状態は、セルの電荷保存構造（例えば、Ｖｔ）の保存された電荷を感知することによって判定し得る。しかし、例えば、読み出しディスターブ、プログラムディスターブ、及び／または電荷の損失（例えば、電荷漏洩）などのいくつかの機構によって、メモリセルのＶｔは変化し得る。Ｖｔに変化が起こった結果として、セルの状態が感知されるときエラーが起こることがある。例えば、セルは、目標状態以外の状態（例えば、セルがプログラムされた状態と異なる状態）であると感知されることがある。そのようなエラーは、エラーを修正するのにセルのデータ状態に関連するソフトデータを用いても良い例えば低密度パリティ検査（ＬＤＰＣ）ＥＣＣスキームなどのエラー訂正コード（ＥＣＣ）スキームによって訂正し得る。
【図面の簡単な説明】
【０００７】
【図１】本開示のいくつかの実施形態によるメモリアレイの一部の概略図を示す。
【図２】いくつかのしきい値電圧分布、感知電圧、及び感知動作に関連するデータ割当の図を示す。
【図３】本開示のいくつかの実施形態による感知回路の概略図を示す。
【図４Ａ】本開示のいくつかの実施形態による単一の感知動作に関連するタイミング図の例を示す。
【図４Ｂ】本開示のいくつかの実施形態による単一の感知動作に関連するタイミング図の追加例を示す。
【図５】本開示のいくつかの実施形態によるメモリ装置の形の装置のブロック図を示す。
【発明を実施するための形態】
【０００８】
本開示は、ソフトデータを判定する装置及び方法を含む。いくつかの実施形態は、メモリセルのデータ状態に関連するソフトデータを判定することを含み、ソフトデータは、メモリセルに、単一のステップ感知動作を行うことによって判定される。
【０００９】
ハードデータは、１つまたは複数のメモリセルに保存され、例えば感知（例えば、読み出し）動作に応答してホストに与えられるバイナリデータの値を指し得る。種々の例で、メモリセルの感知されたデータ状態に（例えば、ハードデータに）関連するソフトデータも判定し得る。ソフトデータは、例えば、ハードデータの質及び／または信頼性（例えば、読み出されたハードデータを保存しているセルのまたは別のデータを保存しているセルの可能性に関する情報）を示し得る。よって、ソフトデータは、他の利益の中でもとりわけ、精度及び／または信頼度を高める（例えば、エラー率を下げる）、かつ／またはメモリの寿命を延ばすなどの利益をもたらし得る。
【００１０】
本開示の実施形態は、メモリセルのデータ状態に（例えば、ハードデータに）関連するソフトデータを、セルに、単一の（例えば、たった１つの）感知動作を行うことによって、判定し得る。例えば、本開示の実施形態で、ハードデータの値といくつかのソフトデータの値の両方を判定するのに、同じ感知動作を用いることができる。それに対して、先の手法で、ソフトデータを判定するのに、セルに、複数の（例えば、１つより多い）別々の感知動作を行う必要があることがある。例えば、先の手法で、ハードデータを判定する感知動作に加えて（例えば、それとは別々に）、セルに、１つまたは複数の感知動作を行うことによって、ソフトデータを判定することがある。本開示の実施形態は、単一の感知動作を行うことによって、ソフトデータを判定し得るので、本開示の実施形態は、ソフトデータを判定するのに複数の感知動作を用いる先の手法より速くソフトデータを判定することができ、これにより、そのような先の手法と比較して、メモリの効率及び／または性能（例えば、速度）を高めることができる。
【００１１】
明細書内で用いるように、「いくつかの」何かは、１つまたは複数の何かを指し得る。例えば、いくつかのメモリセルは、１つまたは複数のメモリセルを指し得る。さらに、明細書内で用いるような、特に図面の参照数字に関する記号「Ｎ」及び「Ｍ」は、そのように指定されたいくつかの特定の特徴が、本開示のいくつかの実施形態に含まれ得ることを示す。
【００１２】
明細書内の図は、先頭の桁が図面の図の番号に相当し、残りの桁が図面の要素またはコンポーネントを識別するナンバリング慣習にしたがっている。異なる図の同様の要素またはコンポーネントは、同様の桁を用いて同一とみなされても良い。例えば、１００は、図１で、要素「００」を参照しても良く、同様の要素は、図５で、５００と称されても良い。
【００１３】
図１は、本開示のいくつかの実施形態によるメモリアレイ１００の一部の概略図を示す。図１の実施形態は、ＮＡＮＤアーキテクチャ不揮発性メモリアレイを示す。しかし、明細書内で記述した実施形態は、この例に限定されない。図１に示すように、メモリアレイ１００は、アクセス線（例えば、ワード線１０５−１、・・・、１０５−Ｎ）及びデータ線（例えば、ビット線）１０７−１、１０７−２、１０７−３、・・・、１０７−Ｍを含む。デジタル環境で対応しやすくするために、ワード線１０５−１、・・・、１０５−Ｎの数及びビット線１０７−１、１０７−２、１０７−３、・・・、１０７−Ｍの数は、いくらかの２のべき乗になり得る（例えば、２５６のワード線に４０９６のビット線）。
【００１４】
メモリアレイ１００は、ＮＡＮＤストリング１０９−１、１０９−２、１０９−３、・・・、１０９−Ｍを含む。各ＮＡＮＤストリングは、ワード線１０５−１、・・・、１０５−Ｎにそれぞれ通信可能に結合した不揮発性メモリセル１１１−１、・・・、１１１−Ｎを含む。各ＮＡＮＤストリング（及びその構成メモリセル）は、ビット線１０７−１、１０７―２、１０７−３、・・・、１０７−Ｍにも関連する。各ＮＡＮＤストリング１０９−１、１０９−２、１０９−３、・・・、１０９−Ｍの不揮発性メモリセル１１１−１、・・・、１１１−Ｎは、ソース選択ゲート（ＳＧＳ）（例えば、電界効果トランジスタ（ＦＥＴ））１１３とドレイン選択ゲート（ＳＧＤ）（例えば、ＦＥＴ）１１９の間で直列に接続されている。各ソース選択ゲート１１３は、ソース選択線１１７の信号に応答して、それぞれのＮＡＮＤストリングを共通ソース１２３に選択的に結合するように構成され、各ドレイン選択ゲート１１９は、ドレイン選択線１１５の信号に応答して、それぞれのＮＡＮＤストリングをそれぞれのビット線に選択的に結合するように構成される。
【００１５】
図１に示した実施形態に示すように、ソース選択ゲート１１３のソースは、共通ソース１２３に接続される。ソース選択ゲート１１３のドレインは、対応するＮＡＮＤストリング１０９−１のメモリセル１１１−１に接続される。ドレイン選択ゲート１１９のドレインは、ドレインコンタクト１２１−１で、対応するＮＡＮＤストリング１０９−１のビット線１０７−１に接続される。ドレイン選択ゲート１１９のソースは、対応するＮＡＮＤストリング１０９−１のメモリセル１１１−Ｎ（例えば、フローティングゲートトランジスタ）に接続される。
【００１６】
いくつかの実施形態で、不揮発性メモリセル１１１−１、・・・、１１１−Ｎの構成に、フローティングゲート及びコントロールゲートなどの電荷保存構造が含まれる。不揮発性メモリセル１１１−１、・・・、１１１−Ｎは、ワード線１０５−１、・・・、１０５−Ｎにそれぞれ結合されたコントロールゲートを有する。不揮発性メモリセル１１１−１、・・・、１１１−Ｎの「列」は、ＮＡＮＤストリング１０９−１、１０９−２、１０９−３、・・・、１０９−Ｍを構成し、所与のビット線１０７−１、１０７−２、１０７−３、・・・、１０７−Ｍにそれぞれ結合する。不揮発性メモリセルの「行」は、所与のワード線１０５−１、・・・、１０５−Ｎに共通に結合したメモリセルである。「列」及び「行」という用語の使用は、不揮発性メモリセルの特定の直線状の（例えば、垂直の及び／または水平の）向きを意味することを意図していない。ＮＯＲアレイアーキテクチャは、メモリセルのストリングが選択ゲートの間で並列に結合されるであろうことを除いては、同様に配置される。
【００１７】
選択されたワード線（例えば、１０５−１、・・・、１０５―Ｎ）に結合したセルのサブセットは、一緒に（例えば、同時に）プログラムかつ／または感知（例えば、読み出し）され得る。プログラム動作（例えば、書き込み動作）は、選択されたワード線に、その選択されたアクセス線に結合した選択されたセルのしきい値電圧（Ｖｔ）を目標（例えば、所望）データ状態に相当する所望のプログラム電圧レベルまで上げるために、いくつかのプログラムパルス（例えば、１６Ｖ−２０Ｖ）を印加することを含み得る。
【００１８】
読み出し動作またはプログラム検証動作などの感知動作は、選択されたセルのデータ状態（例えば、ハードデータの値）を判定するために、選択されたセルに結合したビット線の電圧及び／または電流の変化を感知することを含み得る。明細書内でさらに記述するように、感知動作（例えば、選択されたセルのハードデータの値を判定するのに用いる同じ感知動作）を、選択されたセルのデータ状態に関連するソフトデータを判定するのにも用いることができる。感知動作は、選択されたメモリセルに関連するビット線（例えば、ビット線１０７−１）に、ソース（例えば、ソース１２３）に供給した電圧より大きい電圧（例えば、バイアス電圧）を供給する（例えば、バイアスをかける）ことを含み得る。感知動作は、代替的に、ビット線をプリチャージし、選択されたセルが導通し始めるとディスチャージし、ディスチャージを感知することを含み得る。本開示の実施形態による感知動作の例は、明細書内でさらに記述する。
【００１９】
選択されたセルの状態の感知は、ストリングの非選択のセルに結合したワード線に非選択のセルのＶｔに関わらず非選択のセルを導通状態にするのに十分ないくつかのパス信号（例えば、読み出しパス電圧）を供給しながら、選択されたワード線にいくつかのステップ感知信号（例えば、異なる読み出し電圧レベルを含むステップ感知信号）を供給することを含み得る。読み出されかつ／または検証されている選択されたセルに対応するビット線は、選択されたセルが選択されたワード線に印加された特定の感知電圧に応答して導通するかどうかを判定するように感知され得る。例えば、明細書内でさらに記述するように、選択されたセルのデータ状態及びデータ状態に関連するソフトデータは、選択されたセルに対応するビット線の電流に基づいて判定され得る。
【００２０】
選択されたセルが導通状態であるとき、ストリングの一端のソースコンタクトとストリングの他端のビット線コンタクトの間で電流が流れる。このように、選択されたセルの感知に関連する電流は、ストリングの他のセルのそれぞれ及び選択トランジスタを通って流される。
【００２１】
図２は、いくつかのしきい値電圧（Ｖｔ）分布、感知電圧、及び感知動作に関連するデータ（例えば、ハードデータ及びソフトデータ）の割当の図２０１を示す。図２に示す２つのＶｔ分布２２５−１及び２２５−２は、２ビット（例えば、４状態）のマルチレベルメモリセルに相当し得る。このように、図２に示さないが、２ビットメモリセルは、２つのさらなるＶｔ分布（例えば、４つのデータ状態の各々に相当する分布）を含むであろう。この例で、データ状態Ｌ１及びＬ２に相当するＶｔ分布のみを示す。本開示の実施形態は、２ビットメモリセルに限定されない。
【００２２】
図２に示すように、Ｖｔ分布２２５−１及び２２５−２は、メモリセルがプログラムされ得る２つの目標データ状態（例えば、それぞれＬ１及びＬ２）を表す。各目標データ状態は、それに対応する下位ページデータの値及び上位ページデータの値を有する。この例で、データ状態Ｌ１は、データ「１１」（例えば、下位ページデータの値が１及び上位ページデータの値が１）に相当し、データ状態Ｌ２は、データ「０１」（例えば、下位ページデータの値が１及び上位ページデータの値が０）に相当する。すなわち、目標状態Ｌ１及びＬ２の上位ページのハードデータの値は、それぞれ１及び０である。目標状態Ｌ１及びＬ２の下位ページのハードデータの値は、各々１である。しかし、本開示の実施形態は、これらの特定のデータの割当に限定されない。
【００２３】
Ｖｔ分布２２５−１及び２２５−２は、Ｖｔ分布の曲線の高さがＶｔ分布内で特定の電圧にプログラムされたいくつかのセルを示すもの（例えば、平均で）として、対応する目標状態（例えば、それぞれＬ１及びＬ２）にプログラムされたいくつかのメモリセルを表し得る。Ｖｔ分布の曲線の幅は、特定の目標状態を表す電圧の幅を示す（例えば、Ｌ２のＶｔ分布の曲線２２５−２の幅は、ハードデータの値０１に対応する電圧の幅を表す）。
【００２４】
感知（例えば、読み出し）動作の間、Ｖｔ分布２２５−１とＶｔ分布２２５−２の間に位置する感知（例えば、読み出し）電圧は、状態Ｌ１と状態Ｌ２を区別するのに用いることができる。ＮＡＮＤストリングの選択されたメモリセルに行われる読み出し動作の際、ストリングの非選択のメモリセルは、導通状態となるように、パス電圧でバイアスをかけられ得る。ストリングのすべてのセルが導通状態であるとき、電流は、ストリングの一端のソースコンタクトとストリングの他端のドレイン線コンタクトの間を流れ得る。このように、明細書内にさらに記述するように、選択されたセルのデータ状態は、（例えば、（選択されたワード線を介して）セルのコントロールゲートに印加された特定の読み出し電圧に応答して）選択されたセルが導通し始めるとき特定のストリングに対応するビット線で感知された電流に基づいて判定され得る。
【００２５】
メモリセルの各データ状態（例えば、Ｌ１及びＬ２）は、それに関連するソフトデータを有し得る。例えば、各データ状態に関連するＶｔ分布（例えば、２２５−１または２２５−２）は、それに割り当てられたソフトデータの値（例えば、ビット）を有し得る。図２に示す例で、２つのビットを、データ状態に関連するソフトデータ（例えば、質及び／または信頼性の情報）を提供するのに用いる。
【００２６】
メモリセルのデータ状態に関連するソフトデータ（例えば、ソフトデータの値）は、メモリセルのデータ状態に関連するＶｔ分布内の、メモリセルに関連するＶｔの位置を示し得る。例えば、図２に示す実施形態で、データ状態Ｌ２に関連するソフトデータ００は、メモリセルのＶｔがＶｔ分布２２５−２内の、参照電圧Ｒ５よりも大きい電圧に位置すること（例えば、メモリセルのＶｔがＶｔ分布２２５−２の真ん中に向かって位置すること）を示し、データ状態Ｌ１に関連するソフトデータ００は、メモリセルのＶｔがＶｔ分布２２５−１内の、参照電圧Ｒ１より小さい電圧に位置すること（例えば、メモリセルのＶｔがＶｔ分布２２５−１の真ん中に向かって位置すること）を示す。
【００２７】
さらに、データ状態Ｌ２に関連するソフトデータ１０は、メモリセルのＶｔがＶｔ分布２２５−２内の、参照電圧Ｒ４と参照電圧Ｒ５の間の電圧に位置することを示し、データ状態Ｌ１に関連するソフトデータ１０は、メモリセルのＶｔが参照電圧Ｒ１と参照電圧Ｒ２の間の電圧に位置することを示す（例えば、ソフトデータ１０は、メモリセルのＶｔが、ソフトデータ００よりＶｔ分布の縁により近く位置することを示す）。さらに、データ状態Ｌ２に関連するソフトデータ１１は、メモリセルのＶｔが参照電圧Ｒ３と参照電圧Ｒ４の間の電圧に位置することを示し、データ状態Ｌ１に関連するソフトデータ１１は、メモリセルのＶｔが参照電圧Ｒ２と参照電圧Ｒ３の間の電圧に位置することを示す。このように、ソフトデータ１１は、セルがもともとプログラムされていた目標状態にハードデータが整合する信頼性が低いことを示しても良い。
【００２８】
メモリセルのデータ状態に関連するソフトデータ（例えば、ソフトデータの値）は、メモリセルに関連するＶｔがメモリセルのデータ状態に対応するかどうかの可能性も示し得る。例えば、図２に示す実施形態で、データ状態Ｌ２に関連するソフトデータ００は、メモリセルのＶｔがデータ状態Ｌ２（例えば、上位ページのハードデータが０）に対応する可能性が高いことを示し、データ状態Ｌ２に関連するソフトデータ１０は、メモリセルのＶｔがデータ状態Ｌ２に対応する可能性が中程度（例えば、強い可能性より少ない可能性）であることを示し、データ状態Ｌ２に関連するソフトデータ１１は、メモリセルのＶｔがデータ状態Ｌ２に対応する可能性が低い（例えば、中程度の可能性より少ない可能性）ことを示す。さらに、データ状態Ｌ１に関連するソフトデータ００は、メモリセルのＶｔがデータ状態Ｌ１（例えば、上位ページのハードデータが１）に対応する可能性が高いことを示し、データ状態Ｌ１に関連するソフトデータ１０は、メモリセルのＶｔがデータ状態Ｌ１に対応する可能性が中程度であることを示し、データ状態Ｌ１に関連するソフトデータ１１は、メモリセルのＶｔがデータ状態Ｌ１に対応する可能性が低いことを示す。
【００２９】
本開示の実施形態は、図２に示す参照電圧及び／またはソフトデータの割当に限定されない。例えば、Ｖｔ分布内のより正確なＶｔの位置及び／またはＶｔがデータ状態に対応するかどうかのより正確な可能性を示すのに、より多くのソフトデータの割当を用いることができる。しかし、簡潔さ、及び本開示の実施形態を不明確にしないために、５つの参照電圧及び６つの異なるハードデータの質及び／または信頼性のレベルを表す６つのソフトデータの値（例えば、６つの異なるソフトデータの可能性）を図２に示した。
【００３０】
明細書内でさらに記述するように、メモリセルのデータ状態に関連するソフトデータの値（例えば、少なくとも２つのソフトデータの値）は、メモリセルに、単一の（例えば、たった１つの）感知動作を行うことによって、判定され得る。例えば、明細書内でさらに記述するように、メモリセルのデータ状態に関連するソフトデータの値は、セルのデータ状態を判定するのに用いる同じ感知動作を用いて判定され得る。それに対して、先の手法で、セルのデータ状態に関連するソフトデータを判定するのに、メモリセルに、複数の（例えば、１つより多い）別々の感知動作を行う必要があることがある。例えば、先の手法で、ハードデータを判定する感知動作に加えて（例えば、それとは別々に）、セルに、１つまたは複数の感知動作を行うことによって、ソフトデータを判定しても良い。本開示の実施形態は、単一の感知動作を行うことによって、ソフトデータを判定し得るので、本開示の実施形態は、ソフトデータを判定するのに複数の感知動作を用いる先の手法より速くソフトデータを判定することができ、これにより、そのような先の手法と比較すると、メモリの効率及び／または性能（例えば、速度）を高め得る。
【００３１】
図３は、本開示のいくつかの実施形態による感知回路３０２の概略図を示す。感知回路３０２は、セルのデータ状態（例えば、ハードデータの値）及び関連するソフトデータ（例えば、ソフトデータの値）を判定するのに、メモリセル（例えば、図１に関連して先に記述したメモリセル１１１−１、・・・、１１１−Ｎ）に、単一の（例えば、たった１つの）感知動作を行い得る。単一の感知動作は、例えば、アクティブビット線感知動作（例えば、アクティブビット線と称し得る単一のビット線が選択的に感知回路３０２に結合する感知動作）などのアクティブ感知動作であり得る。すなわち、感知回路３０２は、アクティブビット線感知回路（例えば、単一のビット線に選択的に結合され得る回路）であり得る。しかし、本開示の実施形態は、特定のタイプの感知回路または感知動作に限定されない。
【００３２】
図３に示すように、感知回路３０２は、図１に関連して先に記述したメモリアレイ１００のビット線１０７−１、１０７−２、１０７−３、・・・、１０７−Ｍ及びソース１２３などのメモリアレイのビット線及びソースに結合（例えば、選択的に結合）し得る。単一の感知動作の間、単一の感知信号を選択されたセルが結合したワード線（例えば、図１に関連して先に記述したワード線１０５−１、・・・、１０５−Ｎ）に供給することによって、アレイの選択されたメモリセル（例えば、セルのコントロールゲート）に単一の感知信号（例えば、読み出し電圧）を印加し得る。すなわち、単一の感知動作は、単一の感知信号のみを用いて、行い得る。単一の感知信号は、例えば、明細書内でさらに記述するように（例えば、図４Ａ及び図４Ｂに関連して）、ステップ感知信号であり得る。
【００３３】
選択されたメモリセルに印加されている単一の感知信号に応答して、感知回路３０２は、選択されたセルが結合したビット線（例えば、アクティブビット線）の電流を感知し得る。すなわち、単一の感知動作は、選択されたメモリセルに関連する単一の値（例えば、選択されたセルが結合したビット線の電流）のみを感知し得る。この単一の値（例えば、感知されたビット線の電流）は、選択されたセルのしきい値電圧と直接的に相関があり得る。よって、選択されたセルのデータ状態及びそれに関連するソフトデータは、感知された単一の値に基づいて（例えば、感知されたビット線の電流に基づいて）判定され得る。
【００３４】
例えば、図３に示すように、感知回路３０２は、選択されたセルが結合したビット線に結合したトランジスタ３３４及びキャパシタンス３３６（例えば、ディスクリートコンデンサまたは寄生キャパシタンス）、供給電圧ノード３３０（例えば、Ｖｃｃ）に結合したトランジスタ３３２（例えば、ビット線プリチャージトランジスタ）、ならびにトランジスタ３３２及びトランジスタ３３４に結合したトランジスタ３３８（例えば、ビット線クランプトランジスタ）を含み得る。感知動作の間、トランジスタ３３４は、キャパシタンス３３６を浮かせるように動作させることができ、選択されたセルが結合したビット線の電流（例えば、ビット線電流）は流れ、トランジスタ３３８及びトランジスタ３３２を介して感知されることができる。トランジスタ３３２及びトランジスタ３３８は、ビット線電流を吸い込むように動作させることができ、これにより、キャパシタンス３３６から電荷を吸い込むことができる。このように、感知されたビット線電流（Ｉｓｅｎ）は、
Ｉｓｅｎ＝Ｃ３３６  ｘ  （（Ｖｃｃ−Ｖ３３６）／ｔｓｅｎ）により与えられ得る。ここで、Ｃ３３６は、キャパシタンス３３６の静電容量であり、Ｖｃｃは、供給電圧３３０であり、Ｖ３３６は、感知動作の間、キャパシタンス３３６を通した電圧であり、ｔｓｅｎは、感知動作の持続時間（例えば、感知動作が続く時間の量）である。よって、感知動作の間、キャパシタンス３３６を通した電圧（Ｖ３３６）は、
Ｖ３３６＝Ｖｃｃ−（（Ｉｓｅｎ×ｔｓｅｎ）／Ｃ３３６）により与えられ得る。
すなわち、感知動作の間、キャパシタンス３３６を通した電圧は、感知されたビット線電流に基づいて判定し得る。
【００３５】
そうすると、選択されたセルのデータ状態及びそれに関連するソフトデータを、感知動作の間キャパシタンス３３６を通した電圧に基づいて判定し得る。例えば、図３に示すように、感知回路３０２は、キャパシタンス３３６及び選択されたセルが結合したビット線に結合したアナログ―デジタル（ＡＤＣ）コンバータ３４２、ならびに／またはキャパシタンス３３６に（例えば、ＡＤＣコンバータ３４２に結合したプレートとは反対のキャパシタンス３３６のプレートに）結合したブーストドライバ３４４を含み得る。ＡＤＣコンバータ３４２及び／またはブーストドライバ３４４は、感知動作の間キャパシタンス３３６を通した電圧を、選択されたセルのデータ状態及び関連したソフトデータに対応するデジタル値（例えば、図２に関連して先に記述したデジタル値）に変換し（例えば、ＡＤＣ変換を行い）得る。すなわち、ＡＤＣコンバータ３４２及び／またはブーストドライバ３４４は、感知動作の間キャパシタンス３３６を通した電圧のＡＤＣ変換（例えば、変換）を行うことによって、選択されたセルのデータ状態及びそれに関連するソフトデータをコードし得る。ＡＤＣコンバータ３４２及び／またはブーストドライバ３４４は、例えば、ＰＭＯＳインバータなどのインバータであり得る。しかし、本開示の実施形態は、特定のタイプのＡＤＣコンバータまたはブーストドライバに限定されない。
【００３６】
図４Ａは、本開示の１つまたは複数の実施形態による単一の感知動作に関連するタイミング図４０３の例を示す。図４Ｂは、本開示の１つまたは複数の実施形態による単一の感知動作に関連するタイミング図４０４の追加例を示す。明細書内で先に記述したように、選択されたセルのデータ状態及び関連するソフトデータの値を判定するのに、メモリセルのアレイ（例えば、図１に関連して先に記述したアレイ１００）に、単一の感知動作を行い得る。図４Ａ及び図４Ｂに示す例で、単一の感知動作は、マルチレベルセル感知動作（例えば、マルチレベルメモリセルのデータ状態及びそれに関連するソフトデータを判定する感知動作）であり得る。
【００３７】
タイミング図４０３及びタイミング図４０４は、本開示による単一の感知動作に関連するいくつかの波形（例えば、波形４５１、４５３、４５８、及び４６０）を示す。波形４５１は、アレイの非選択のワード線（例えば、選択されたセルを含むストリングの非選択のメモリセルに結合したワード線）に供給されたパス信号を表す。初期の時間（例えば、時間ｔ０）で、非選択のワード線は、図４Ａ及び図４Ｂに示すように、パス電圧（例えば、読み出しパス電圧）４５２まで上昇する。明細書内で先に記述したように、パス信号を非選択のワード線に供給する（例えば、非選択のワード線をパス電圧４５２まで上昇させる）ことによって、非選択のセルを導通状態にし得る。
【００３８】
波形４５３及び波形４６０は、各々、アレイの選択されたワード線（例えば、選択されたセルに結合したワード線）に供給される単一の感知信号を表す。明細書内で先に記述したように、選択されたワード線に単一の感知信号を供給することによって、選択されたセルに（例えば、セルのコントロールゲートに）単一の感知信号を印加し得る。
【００３９】
図４Ａ及び図４Ｂに示した例で、単一の感知信号はステップ感知信号である。図４Ａで示した例で、ステップ感知信号は、ステップダウンする。すなわち、初期の時間ｔ０で、選択されたワード線は、電圧レベル４５４まで上昇する。次いで、選択されたワード線は、図４Ａに示すように、時間ｔ２で電圧レベル４５５までステップダウンし（例えば、下降し）、さらに、時間ｔ４で電圧レベル４５６までステップダウンし、さらに、時間ｔ６で電圧レベル４５７までステップダウンする。図４Ｂに示す例で、ステップ感知信号は、ステップアップする。すなわち、初期の時間ｔ０で、選択されたワード線は、電圧レベル４６１まで上昇する。次いで、選択されたワード線は、時間ｔ２で電圧レベル４６２までステップアップし（例えば、上昇し）、さらに、時間ｔ４で電圧レベル４６３までステップアップし、さらに、時間ｔ６で電圧レベル４６４までステップアップする。しかし、本開示の実施形態は、図４Ａ及び図４Ｂに示すステップ感知信号に限定されない。
【００４０】
波形４５８は、図３に関連して先に記述したトランジスタ３３４に供給される信号を表す。図４Ａ及び図４Ｂに示すように、信号は、単一の感知信号を選択されたワード線に供給しながら（例えば、感知信号が、それぞれ異なる電圧レベルを通してステップダウンまたはステップアップした後で）、トランジスタ３３４に供給され得るが、感知信号が感知信号のそれぞれ異なる電圧レベルからステップアップまたはステップダウンしながら、トランジスタ３３４に供給されなくても良い（例えば、電圧レベル４５９まで下げても良いし、電源を切っても良い）。例えば、図４Ａに示す例で、信号は、電圧４５４、４５５、４５６、及び４５７を選択されたワード線に供給しながら（例えば、時間ｔ１から時間ｔ２まで、時間ｔ３から時間ｔ４まで、時間ｔ５から時間ｔ６まで、時間ｔ７から時間ｔ８まで）、トランジスタ３３４に供給され得るが、感知信号が電圧レベル４５４から電圧レベル４５５まで（例えば、時間ｔ２から時間ｔ３まで）ステップダウンしながらではなく、感知信号が電圧レベル４５５から電圧レベル４５６まで（例えば、時間ｔ４から時間ｔ５まで）ステップダウンしながらではなく、感知信号が電圧レベル４５６から電圧レベル４５７まで（例えば、時間ｔ６から時間ｔ７まで）ステップダウンしながらではなく、または感知信号が電圧レベル４５７から（例えば、時間ｔ８から時間ｔ９まで）ステップダウンしながらではない。図４Ｂで示す例で、信号は、電圧４６１、４６２、４６３、及び４６４を選択されたワード線に供給しながら（例えば、時間ｔ１から時間ｔ２まで、時間ｔ３から時間ｔ４まで、時間ｔ５から時間ｔ６まで、時間ｔ７から時間ｔ８まで）、トランジスタ３３４に供給され得るが、感知信号が電圧レベル４６１から電圧レベル４６２まで（例えば、時間ｔ２から時間ｔ３まで）ステップアップしながらではなく、感知信号が電圧レベル４６２から電圧レベル４６３まで（例えば、時間ｔ４から時間ｔ５まで）ステップアップしながらではなく、感知信号が電圧レベル４６３から電圧レベル４６４まで（例えば、時間ｔ６から時間ｔ７まで）ステップアップしながらではなく、または感知信号が電圧レベル４６４から（例えば、時間ｔ８から時間ｔ９まで）ステップダウンしながらではない。信号をトランジスタ３３４に供給することによって、図３に関連して先に記述したように、キャパシタンス３３６を浮かせ得る。
【００４１】
選択されたセルが結合したビット線の電流（例えば、ビット線電流）を、波形４５８が表す信号をトランジスタ３３４に供給しながら（例えば、波形４５３および波形４６０が表す単一の感知信号のそれぞれ異なる電圧レベルを、選択されたワード線に供給しながら）、感知し得る。例えば、図４Ａ及び図４Ｂに示す例で、ビット線電流は、時間ｔ１から時間ｔ２まで、時間ｔ３から時間ｔ４まで、時間ｔ５から時間ｔ６まで、時間ｔ７から時間ｔ８まで、感知され得る。ビット線電流は、例えば、図３に関連して先に記述した感知回路３０２によって、感知され得る。
【００４２】
選択されたセルのデータ状態及びそれに関連するソフトデータは、明細書内で先に記述したように（例えば、図３に関連して）、感知されたビット線電流に基づいて判定され得る。データ状態及び関連したソフトデータは、波形４５８が表す信号をトランジスタ３３４に供給していない状態で（例えば、波形４５３及び波形４６０が表す単一の感知信号が、それぞれの電圧レベルを通してステップアップまたはステップダウンしながら）、判定され得る。例えば、図４Ａ及び図４Ｂに示す例で、データ状態及びソフトデータは、時間ｔ２から時間ｔ３まで、時間ｔ４から時間ｔ５まで、時間ｔ６から時間ｔ７まで、時間ｔ８から時間ｔ９まで、判定され得る。
【００４３】
単一の感知信号がそれぞれの電圧レベルを通してステップアップまたはステップダウンしながら、ソフトデータを判定することによって、本開示の実施形態は、ソフトデータを、先の手法（例えば、ソフトデータを判定するのに異なるディスクリート読み出し電圧を用いる複数の別個の感知動作を用いる手法）より速く判定し得る。よって、本開示の実施形態による、ソフトデータを、単一の感知信号が異なるそれぞれの電圧レベルを通してステップアップまたはステップダウンしながら、判定することによって、そのような先の手法と比較して、メモリの効率及び／または性能（例えば、速度）を高めることができる。明細書内で記述した実施形態によって得られたソフトデータは、エラー検出／訂正コンポーネント（例えば、ＬＤＰＣ）によって用いられて、先の手法と比較してより効率的なやり方でエラーを検出かつ／または訂正し得る。
【００４４】
図５は、本開示のいくつかの実施形態によるメモリ装置５７０の形の装置のブロック図を示す。明細書内で用いるように、「装置」は、例えば回路、ダイ、モジュール、装置、またはシステムなどの、種々の構造または構造の組み合わせのいずれかを指し得るが、これに限定されない。
【００４５】
図５に示すように、メモリ装置５７０は、メモリアレイ５００に結合したコントローラ５７２及び感知回路５０２を含む。感知回路５０２は、例えば、図３に関連して先に記述した感知回路３０２であり得る。例えば、感知回路３０２は、明細書内で先に記述したように、単一の感知動作を行うことによって、メモリアレイ５００のメモリセルのデータ状態及びそれに関連するソフトデータ（例えば、ソフトデータの値）を判定し得る。メモリアレイ５００は、例えば、図１に関連して先に記述したメモリアレイ１００であり得る。１つのメモリアレイを図５に示したが、本開示の実施形態は、そのように限定されない（例えば、メモリ装置５７０は、コントローラ５７２に結合した１つより多いメモリアレイを含み得る）。
【００４６】
コントローラ５７２は、例えば、制御回路及び／または論理回路（例えば、ハードウェア及び／またはファームウェア）を含み得る。例えば、コントローラ５７２は、図５に示すように、エラー訂正コード（ＥＣＣ）コンポーネント５７４を含み得る。ＥＣＣコンポーネント５７４は、メモリアレイ５００のメモリセルのデータ状態を感知するときに起こるエラーを訂正するのに、感知回路３０２によって判定されたソフトデータを使用し得る。例えば、ＥＣＣコンポーネント５７４は、エラーを訂正するのに、低密度パリティ検査（ＬＤＰＣ）ＥＣＣスキームでソフトデータを使用し得る。すなわち、ＥＣＣコンポーネント５７４は、ＬＤＰＣ  ＥＣＣコンポーネントであり得る。
【００４７】
コントローラ５７２は、メモリアレイ５００と同一の物理デバイス（例えば、同一のダイ）に含まれることがあり、または、メモリアレイ５００を含む物理デバイスに通信可能に結合した異なる物理デバイスに含まれることがある。いくつかの実施形態で、コントローラ５７２のコンポーネントは、複数の物理デバイスに散在し得る（例えば、アレイと同一のダイにいくつかのコンポーネントがあり、異なるダイ、モジュール、またはボードにいくつかのコンポーネントがある）。
【００４８】
コントローラ５７２は、メモリアレイ５００のメモリセルのデータ状態及びそれに関連するソフトデータを判定するのに、本開示のいくつかの実施形態による感知動作を行う感知回路５０２を動作し得る。例えば、本開示のいくつかの実施形態によって、コントローラ５７２は、感知回路５０２を動作して、セルに単一の感知動作を行うことによりセルのデータ状態に関連するソフトデータの値を判定し得る。
【００４９】
図５に示す実施形態は、本開示の実施形態を不明確にしないために示していない追加の回路を含み得る。例えば、メモリ装置５７０は、Ｉ／Ｏ回路を通してＩ／Ｏコネクタに供給されたアドレス信号をラッチするアドレス回路を含み得る。アドレス信号は、メモリアレイ５００にアクセスするのに、行デコーダ及び列デコーダによって受信されデコードされ得る。
【００５０】
特定の実施形態を明細書内に示し、記述したが、当業者は、同じ結果を達成するように計算された構成が、示した特定の実施形態に代わり得ることを理解されよう。この開示は、本開示のいくつかの実施形態の適合または修正を対象とすることを意図している。上記の記載は、実例的に記載され、限定的ではないことを理解されよう。上記の実施形態の組み合わせ、及び明細書内で具体的に記述されていない他の実施形態は、上記の記載を検討している当業者には明らかであろう。本開示のいくつかの実施形態の範囲は、上記の構造及び方法が用いられた他の適用を含む。したがって、本開示のいくつかの実施形態の範囲は、添付の特許請求の範囲、及びそのような請求項が権利化される均等物の全範囲を参照して決定するべきである。
【００５１】
前述の発明を実施するための形態で、いくつかの特徴は、開示を簡素化する目的で、単一の実施形態にグループ化されている。この開示方法は、本開示の開示された実施形態は各請求項に明確に記述された特徴以上の特徴を用いなければならないという意図を表していると解釈されるものではない。むしろ、以下の特許請求の範囲が表すように、発明の主題は、単一の開示された実施形態のすべての特徴よりも少ない。したがって、以下の特許請求の範囲は、各請求項が分離された実施形態としてそれ自体存在する状態で、発明を実施するための形態に組み込まれる。
【図１】
2017520074.tif 000003
【図２】
2017520074.tif 000004
【図３】
2017520074.tif 000005
【図４Ａ】
2017520074.tif 000006
【図４Ｂ】
2017520074.tif 000007
【図５】
2017520074.tif 000008
【手続補正書】
【提出日】平成28年11月24日(2016.11.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルのデータ状態に関連するソフトデータを判定することを備えるメモリの動作方法であって、前記ソフトデータは、前記メモリセルに、単一のステップ感知動作を行うことによって判定される、前記方法。
【請求項２】
前記メモリセルに、前記単一のステップ感知動作を行うことは、前記メモリセルに単一のステップ感知信号を印加することを含む、請求項１に記載の方法。
【請求項３】
前記方法は、前記メモリセルに、前記単一のステップ感知動作を行うことによって、前記メモリセルのデータ状態を判定することを含む、請求項２に記載の方法。
【請求項４】
前記メモリセルに、前記単一のステップ感知動作を行うことが、前記メモリセルに関連する単一の値を感知することを含み、前記ソフトデータは、前記単一の値に基づいて判定される、請求項３に記載の方法。
【請求項５】
前記単一のステップ感知動作を行うことが、アクティブ感知動作を行うことを備える、請求項４に記載の方法。
【請求項６】
メモリセルのアレイ、及び前記アレイのメモリセルに、単一のステップ感知動作を行い、前記単一のステップ感知動作に基づいて前記メモリセルのデータ状態に関連するソフトデータを判定する感知回路を動作するように構成されたコントローラを備える装置。
【請求項７】
前記コントローラが、前記単一のステップ感知動作を行って、前記メモリセルに関連する電流を感知し、前記感知された電流に基づいて、前記ソフトデータを判定する前記感知回路を動作させるように構成された、請求項６に記載の装置。
【請求項８】
前記メモリセルに関連する前記電流が、前記メモリセルが結合したデータ線の電流である、請求項７に記載の装置。
【請求項９】
前記コントローラが、前記感知された電流に基づいて、前記単一のステップ感知動作の間前記メモリセルに結合したキャパシタンスに関連する電圧を判定し、前記判定された電圧に基づいて、前記ソフトデータを判定することによって、前記感知された電流に基づいて、前記ソフトデータを判定する前記感知回路を動作させるように構成された、請求項８に記載の装置。
【請求項１０】
前記感知回路が、前記判定された電圧をデジタル値に変換するように構成されたアナログ―デジタルコンバータを含み、前記デジタル値が、前記ソフトデータに対応する、請求項９に記載の装置。
【請求項１１】
メモリセルに、単一のステップ感知動作を行って、前記メモリセルのデータ状態および前記メモリセルの前記データ状態に関連する少なくとも２つのソフトデータの値を判定することを備える、メモリの動作方法。
【請求項１２】
前記単一のステップ感知動作を行うことが、前記メモリセルに関連する電流を感知することを含み、前記メモリセルの前記データ状態及び前記少なくとも２つのソフトデータの値を判定することが、前記感知された電流に基づいて、前記単一のステップ感知動作の間前記メモリセルに結合したキャパシタンスに関連する電圧を判定し、前記判定された電圧をデジタル値に変換することを備え、前記デジタル値は、前記データ状態及び前記少なくとも２つのソフトデータの値に対応する、請求項１１に記載の方法。
【請求項１３】
前記単一のステップ感知動作の間前記メモリセルに結合した前記キャパシタンスに関連する前記電圧（Ｖ）が、
Ｖ＝Ｖｃｃ−（（Ｉｓｅｎ  ｘ  ｔｓｅｎ）／Ｃ）により与えられ、
ここで、Ｖｃｃは、前記単一のステップ感知動作に関連する供給電圧であり、Ｉｓｅｎは、前記感知された電流であり、ｔｓｅｎは、前記単一のステップ感知動作の持続時間であり、Ｃは、前記キャパシタンスである、請求項１２に記載の方法。
【請求項１４】
前記少なくとも２つのソフトデータの値を用いて、前記メモリセルの前記判定されたデータ状態に関連するエラーを訂正することを含む、請求項１３に記載の方法。
【請求項１５】
前記少なくとも２つのソフトデータの値は、前記メモリセルの前記データ状態に関連するしきい値電圧分布内に、前記メモリセルに関連するしきい値電圧の位置を示す、請求項１４に記載の方法。
【国際調査報告】
2017520074.tif 000009
2017520074.tif 000010
2017520074.tif 000011
2017520074.tif 000012