(57)【特許請求の範囲】
【請求項１】
電極パッドと、
該電極パッドと電源端子との間に接続されるＭＯＳトランジスタと、
該ＭＯＳトランジスタのバックゲートに対し第１のインピーダンスを付与するインピーダンス付与手段と、
前記電源端子に電圧が印加された後、前記インピーダンス付与手段が付与する第１のインピーダンスよりも低い第２のインピーダンスにするように切換動作を行うスイッチと、
を備えたことを特徴とする半導体装置の保護回路。
【請求項２】
電極パッドと、
該電極パッドと接地との間に接続されるＭＯＳトランジスタと、
該ＭＯＳトランジスタのバックゲートに対し第１のインピーダンスを付与するインピーダンス付与手段と、
電源端子に電圧が印加された後、前記インピーダンス付与手段が付与する第１のインピーダンスよりも低い第２のインピーダンスにするように切換動作を行うスイッチと、
を備えたことを特徴とする半導体装置の保護回路。
【請求項３】
前記ＭＯＳトランジスタの信号電極と電極パッドとを接続する配線に接続されるサージ保護回路、を更に備えたことを特徴とする請求項１または２に記載の半導体装置の保護回路。
【請求項４】
電極パッドと、
該電極パッドと電源端子との間に接続される第１のＭＯＳトランジスタと、
該電極パッドと接地との間に接続される第２のＭＯＳトランジスタと、
該第２のＭＯＳトランジスタのバックゲートに対し第１のインピーダンスを付与するインピーダンス付与手段と、
前記電源端子に電圧が印加された後、前記インピーダンス付与手段が付与する第１のインピーダンスよりも低い第２のインピーダンスにするように切換動作を行うスイッチと、
を備えたことを特徴とする半導体装置の保護回路。
【請求項５】
前記第１のＭＯＳトランジスタはＰＭＯＳトランジスタであり、前記第２のＭＯＳトランジスタはＮＭＯＳトランジスタであることを特徴とする請求項４に記載の半導体装置の保護回路。
【請求項６】
前記スイッチは、前記第２のＭＯＳトランジスタと、前記接地との間に接続されるＭＯＳトランジスタとからなり、前記電源端子に電圧が印加された後、該ＭＯＳトランジスタが導通状態になることを特徴とする請求項４に記載の半導体装置の保護回路。
【請求項７】
前記電極パッドは出力電極パッドであり、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタは、それぞれ出力ＭＯＳトランジスタであることを特徴とする請求項４に記載の半導体装置の保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置（ＣＭＯＳ集積回路）を構成するＭＯＳトランジスタの静電破壊を防止する半導体装置の保護回路に関するものである。
【０００２】
【従来の技術】
近年の半導体集積回路は、ＭＯＳトランジスタ技術を中心に展開され、微細加工技術の進展によって大規模化・高速化が進められている。現在のＭＯＳ集積回路では、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート電極をつないで入力端子とし、両ドレイン電極をつないで出力端子とした相補形ＭＯＳ回路（ＣＭＯＳ回路）を構成する技術が中心になっている。
【０００３】
ところで、ＣＭＯＳ回路を構成するＭＯＳトランジスタのゲート電極は、高絶縁された電極とこの絶縁された電極に薄い高絶縁の膜を介した別の電極とから構成され、これら電極間にコンデンサが形成される。よって、このコンデンサ部分が帯電すると、そのトランジスタに接続された電極パッドを介して外部に瞬間的に高電圧を与えてしまうおそれがある。その結果、他のトランジスタ等がサージ破壊されたり、寿命が短くなったりする。
【０００４】
また、逆に、外部の機械的スイッチや半導体スイッチのスイッチング動作によって、トランジスタに接続された電極パッドに瞬間的に高電圧が印加されると、そのトランジスタのコンデンサ部分が充電され、高電圧が発生し、静電破壊されたり、寿命が短くなったりする。
【０００５】
したがって、このようなサージ破壊や静電破壊に対する対策は、半導体集積回路では、製品の高信頼性を保つために重要な要素である。その一方で、近年の半導体集積回路の縮小化および微細化によって、静電破壊対策の実効を図ることが困難になってきている。
【０００６】
以下に、図１０と図１１を参照して、従来の半導体集積回路（半導体装置）で採用されている静電破壊対策について説明する。図１０は、従来の静電破壊対策を施した半導体装置の一例を示す回路図である。図１１は、図１０に示す半導体装置の動作を説明するための断面構造図である。
【０００７】
図１０では、ＮＭＯＳトランジスタ回路に対する静電破壊対策方法が示されている。図１０において、ＮＭＯＳトランジスタ１０１は、ドレイン電極Ｄが電極パッド１０２に接続され、ソース電極ＳとバックゲートＢが接地（ＧＮＤ）に接続されている。
【０００８】
このＮＭＯＳトランジスタ１０１のドレイン電極Ｄと電極パッド１０２との接続ラインにサージ保護回路１０３が設けられている。サージ保護回路１０３は、２つのダイオードＤ１１，Ｄ１２の直列回路で構成されている。ダイオードＤ１１は、カソードが電源１０４に接続され、アノードが接続ラインに接続されている。ダイオードＤ１２は、カソードが接続ラインに接続され、アノードが接地（ＧＮＤ）に接続されている。
【０００９】
この構成によれば、電極パッド１０２に正方向のサージ電圧が印加されると、ダイオードＤ１１が導通し、サージ電流が電源１０４側に向けて流れるので、ＮＭＯＳトランジスタ１０１のドレイン電極Ｄに流れ込む電流が少なくなる。また、電極パッド１０２に負方向のサージ電圧が印加されると、ダイオードＤ１２が導通し、サージ電流が接地（ＧＮＤ）側から電極パッド１０２側に向けて流れるので、ＭＯＳトランジスタ１０１のドレイン電極Ｄから流れ出す電流が少なくなる。したがって、ＮＭＯＳトランジスタ１０１が破壊されることはなく、サージ破壊が防止される。
【００１０】
ところが、図１１に示すように、ＮＭＯＳトランジスタ１０１のバックゲートＢが形成されるＰ＋拡散層１１１が接地（ＧＮＤ）に接続されているので、電極パッド１０２から見たＮＭＯＳトランジスタ１０１の入力インピーダンスがサージ保護回路１０３よりも低くなると、サージ電流はドレイン電極Ｄが形成されるＮ拡散層１１２とＰ−ウエル１１３との接合面を貫通し、Ｐ＋拡散層１１１やＰ−基板１１４を通り接地（ＧＮＤ）に抜けてしまい、これらの接合面の静電破壊を引き起こす。
【００１１】
このため、従来では、トランジスタサイズを大きくすることにより、ドレイン電極Ｄが形成されるＮ拡散層１１２とＰ−ウエル１１３との間での逆耐圧が大きくなるようにし、上記静電破壊を防止していた。しかしながら、チップサイズの縮小化によるトランジスタサイズの縮小と、それに伴うプロセスの微細化により、ドレイン電極Ｄが形成されるＮ拡散層１１２が一層薄膜化されるので、サージ耐圧を充分に得ることが困難になってきている。
【００１２】
そこで、本出願人は、充分に微細化されたＭＯＳトランジスタにて構成されても静電破壊を防止することができる半導体装置を開発し、先に出願した（未公開：特願２００１−３５０１号）。以下、図７を参照して、概要を説明する。なお、図７は、本出願人が先に出願した静電破壊対策を施した半導体装置の構成を示す回路図である。
【００１３】
図７では、ＣＭＯＳ集積回路を構成するＭＯＳトランジスタが抜き出して示されている。すなわち、図７（ａ）は、ＰＭＯＳトランジスタに静電破壊対策を施した場合の構成例である。図７（ｂ）は、ＮＭＯＳトランジスタに静電破壊対策を施した場合の構成例である。
【００１４】
図７（ａ）において、ＰＭＯＳトランジスタ２１は、ソース電極Ｓが電源２４に接続され、ドレイン電極Ｄが電極パッド２２に接続されている。このＰＭＯＳトランジスタ２１に対し、サージ保護回路２３が設けられている。
【００１５】
サージ保護回路２３は、２つのダイオードＤ１，Ｄ２の直列回路で構成されている。ダイオードＤ１は、カソードが電源２４に接続されている。ダイオードＤ２は、アノードが接地（ＧＮＤ）に接続されている。そして、ダイオードＤ１のアノードとダイオードＤ２のカソードが共通にＰＭＯＳトランジスタ２１のドレイン電極Ｄと電極パッド２２との接続ラインに接続されている。
【００１６】
この構成において、電極パッド２２から見たＰＭＯＳトランジスタ２１の入力インピーダンスをサージ保護回路２３のそれよりも高くする目的で、ＰＭＯＳトランジスタ２１のバックゲートＢと電源２４との間に、抵抗素子２５が設けられている。
【００１７】
したがって、電極パッド２２にサージ電圧が印加された場合に、抵抗素子２５の存在によってＰＭＯＳトランジスタ２１のバックゲートＢを介してサージ電流が流れてしまうのを防ぐことができ、ＰＭＯＳトランジスタ２１の静電破壊や短命化を防ぐことが可能となる。
【００１８】
また、図７（ｂ）において、ＮＭＯＳトランジスタ３１は、ドレイン電極Ｄが電極パッド３２に接続され、ソース電極Ｓと接地（ＧＮＤ）に接続されている。このＮＭＯＳトランジスタ３１に対し、サージ保護回路３３が設けられている。
【００１９】
サージ保護回路３３は、２つのダイオードＤ３，Ｄ４の直列回路で構成されている。ダイオードＤ３は、カソードが電源２４に接続されている。ダイオードＤ４は、アノードが接地（ＧＮＤ）に接続されている。そして、ダイオードＤ３のアノードとダイオードＤ２のカソードが共通にＮＭＯＳトランジスタ３１のドレイン電極Ｄと電極パッド３２との接続ラインに接続されている。
【００２０】
この構成において、電極パッド３２から見たＮＭＯＳトランジスタ３１の入力インピーダンスをサージ保護回路３３のそれよりも高くする目的で、ＮＭＯＳトランジスタ３１のバックゲートＢと接地（ＧＮＤ）との間に、抵抗素子３５が設けられている。
【００２１】
したがって、電極パッド３２にサージ電圧が印加された場合に、抵抗素子３５の存在によってＮＭＯＳトランジスタ３１のバックゲートＢを介してサージ電流が流れてしまうのを防ぐことができ、ＮＭＯＳトランジスタ３１の静電破壊や短命化を防ぐことが可能となる。
【００２２】
【発明が解決しようとする課題】
しかしながら、上記のようにＭＯＳトランジスタのバックゲートを高インピーダンスに設計すると、当該半導体装置に電源を印加して動作させた実使用時においては、外乱によって電位が容易に変化し、寄生素子の発生し易い状態ができてしまうという問題がある。以下、図８と図９を参照して、具体的に説明する。なお、図８は、図７に示す半導体装置であるＣＭＯＳ集積回路の内部構成と動作を説明するための断面構造図である。図９は、ラッチアップ現象を説明する回路図である。
【００２３】
図８に示すように、ＣＭＯＳ回路４０は、ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ３１とが相補接続された構造になっている。図８において、Ｐ−基板４１の表面両端側には、Ｐ＋拡散層４２，４３がそれぞれ形成されている。Ｐ＋拡散層４２，４３の間には、Ｎ＋フローティング層４５を介してＮ−ウェル４６とＰ−ウェル４７とが形成されている。
【００２４】
Ｎ−ウェル４６には、バックゲートＢのＮ＋拡散層４８と、ソース電極Ｓが形成されるＰ拡散層４９と、ドレイン電極Ｄが形成されるＰ拡散層５０とがそれぞれ形成され、Ｐ拡散層４９とＰ拡散層５０との間には、ゲート電極Ｇが設けられている。これらによってＰＭＯＳトランジスタ２１が構成される。
【００２５】
Ｐ−ウェル４７には、ドレイン電極Ｄが形成されるＮ拡散層５１と、ソース電極が形成されるＮ拡散層５２と、バックゲートＢのＰ＋拡散層５３とがそれぞれ形成され、Ｎ拡散層５１とＰ拡散層５２との間には、ゲート電極Ｇが設けられている。これらによってＮＭＯＳトランジスタ３１が構成される。
【００２６】
このようなＣＭＯＳ回路４０において、電極パッド２２にサージ電圧が加わった場合、ＰＭＯＳトランジスタ２１のＰ拡散層５０とＮ−ウエル４６との接合面にサージ電流が流れようとするが、抵抗素子２５の存在によって、ＰＭＯＳトランジスタ２１のバックゲートＢのインピーダンスがサージ保護回路２３のそれよりも高くなっているので、サージ保護回路２３に流れていく。これにより、上記接合面の静電破壊を防止することができる。
【００２７】
また、電極パッド３２にサージ電圧が加わった場合、ＮＭＯＳトランジスタ３１のＮ拡散層５１とＰ−ウエル４７との接合面にサージ電流が流れようとするが、抵抗素子３５の存在によって、ＮＭＯＳトランジスタ３１のバックゲートのインピーダンスがサージ保護回路３３のそれよりも高くなっているので、サージ電流はサージ保護回路３３に流れていく。これにより、上記接合面の静電破壊を防止することができる。
【００２８】
ところが、ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ３１のバックゲートＢが高インピーダンスであると、寄生素子としてＰＮＰトランジスタ６１とＮＰＮトランジスタ６２が発生し易くなる。ＰＮＰトランジスタ６１は、Ｎ−ウエル層４６をベースとし、Ｎ−ウエル層４６のＰ拡散層４９をエミッタとし、Ｐ−ウエル４７をコレクタとしている。ＮＰＮトランジスタ６２は、Ｐ−ウエル４７をベースとし、Ｐ−ウエル４７のＮ拡散層５２をエミッタとし、Ｎ−ウエル層４６をコレクタとしている。これらは、図９に示す接続関係をもって発生する。
【００２９】
図９に示すように、ＰＮＰトランジスタ６１のベース電極はＮＰＮトランジスタ６２のコレクタ電極と共に抵抗素子２５を介して電源２４に接続され、ＰＮＰトランジスタ６１のエミッタ電極は直接電源２４に接続されている。また、ＮＰＮトランジスタ６２のベース電極はＰＮＰトランジスタ６１のコレクタ電極と共に抵抗素子３５を介して接地（ＧＮＤ）に接続され、ＮＰＮトランジスタ６２のエミッタ電極は直接接地（ＧＮＤ）に接続されている。
【００３０】
つまり、ＰＮＰトランジスタ６１とＮＰＮトランジスタ６２は、正帰還を持つサイリスタを構成している。これらのトランジスタの電流増幅率がある条件を満たし、いずれかが導通すると、接合面を経由して電源２４と接地（ＧＮＤ）との間に多大な電流が流れ、素子が破壊するラッチアップ現象が生ずる。したがって、ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ３１のバックゲートＢが高インピーダンスであるということは、ラッチアップの耐量を下げる要因となる。
【００３１】
この発明は、上記に鑑みてなされたもので、微細化される半導体集積回路である半導体装置のラッチアップの発生と静電破壊とを防止することができる半導体装置の保護回路を得ることを目的とする。
【００３２】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかる半導体装置の保護回路は、電極パッドと、該電極パッドと電源端子との間に接続されるＭＯＳトランジスタと、該ＭＯＳトランジスタのバックゲートに対し第１のインピーダンスを付与するインピーダンス付与手段と、前記電源端子に電圧が印加された後、前記インピーダンス付与手段が付与する第１のインピーダンスよりも低い第２のインピーダンスにするように切換動作を行うスイッチとを備えたことを特徴とする。
【００３３】
この発明によれば、ＣＭＯＳ集積回路を構成するＭＯＳトランジスタは、インピーダンス付与手段によってバックゲートに高インピーダンスが付与される。電源が投入されてない状態では、バックゲートは高インピーダンス状態を維持する。電源投入後においては、前記ＣＭＯＳ集積回路の電源で駆動されるスイッチによって、各ＭＯＳトランジスタに前記インピーダンス付与手段が付与する高インピーダンスが低インピーダンス化される。
【００３８】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる半導体装置の保護回路の好適な実施の形態を詳細に説明する。なお、以下に示す各実施の形態では、保護回路を静電破壊防止回路と称している。
【００３９】
実施の形態１．
図１は、この発明の実施の形態１である半導体装置の静電破壊防止回路の構成を示す図である。図１（ａ）は、半導体装置であるＣＭＯＳ集積回路を構成するＭＯＳトランジスタのうちのＰＭＯＳトランジスタに対する静電破壊防止回路の構成例である。図１（ｂ）は、半導体装置であるＣＭＯＳ集積回路を構成するＭＯＳトランジスタのうちのＮＭＯＳトランジスタに対する静電破壊防止回路の構成例である。図１（ｃ）は、出力回路に用いられるＣＭＯＳインバータに対する静電破壊防止回路の構成例である。
【００４０】
図１（ａ）において、ＰＭＯＳトランジスタ１は、ソース電極Ｓが電源（Ｖｄｄ１）２に接続され、ドレイン電極Ｄが電極パッド３に接続されている。このＰＭＯＳトランジスタ１に対して、抵抗素子４とＰＭＯＳトランジスタ５とインバータ６とが設けられている。
【００４１】
ＰＭＯＳトランジスタ１のバックゲートＢには、抵抗素子４の一端とＰＭＯＳトランジスタ５のドレイン電極Ｄとが接続され、電源（Ｖｄｄ１）２に接続されるＰＭＯＳトランジスタ１のソース電極Ｓには、抵抗素子４の他端とＰＭＯＳトランジスタ５のソース電極Ｓとが接続されている。そして、ＰＭＯＳトランジスタ５のゲート電極Ｇは、インバータ６を介して電源（Ｖｄｄ２）７に接続されている。
【００４２】
抵抗素子４は、ＰＭＯＳトランジスタ１のバックゲートＢを高インピーダンスに設定するために設けられている。また、ＰＭＯＳトランジスタ５は、ＰＭＯＳトランジスタ１のバックゲートＢのインピーダンスを低インピーダンス状態と高インピーダンス状態とに切り換えて設定するスイッチとして機能するようになっている。
【００４３】
また、図１（ｂ）において、ＮＭＯＳトランジスタ１１は、ソース電極Ｓが接地（ＧＮＤ）に接続され、ドレイン電極Ｄが電極パッド１２に接続されている。このＮＭＯＳトランジスタ１１に対して、抵抗素子１３とＮＭＯＳトランジスタ１４とが設けられている。
【００４４】
ＮＭＯＳトランジスタ１１のバックゲートＢには、抵抗素子１３の一端とＮＭＯＳトランジスタ１４のドレイン電極Ｄとが接続されている。抵抗素子１３の他端とＮＭＯＳトランジスタ１４のソース電極Ｓは、ＮＭＯＳトランジスタ１１のソース電極Ｓと同様に接地（ＧＮＤ）に接続されている。そして、ＮＭＯＳトランジスタ１４のゲート電極Ｇは、直接電源（Ｖｄｄ２）７に接続されている。
【００４５】
抵抗素子１３は、ＮＭＯＳトランジスタ１１のバックゲートＢを高インピーダンスに設定するために設けられている。また、ＮＭＯＳトランジスタ１４は、ＮＭＯＳトランジスタ１１のバックゲートＢのインピーダンスを低インピーダンス状態と高インピーダンス状態とに切り換えて設定するスイッチとして機能するようになっている。
【００４６】
また、図１（ｃ）において、出力回路に用いられるＣＭＯＳインバータは、図１（ａ）に示すＰＭＯＳトランジスタ１のゲート電極Ｇと図１（ｂ）に示すＮＭＯＳトランジスタ１１のゲート電極Ｇとを接続して入力端子とし、ＰＭＯＳトランジスタ１のドレイン電極ＤとＮＭＯＳトランジスタ１１のドレイン電極Ｄとを接続して出力端子としたもので、その出力端子は共通の電極パッド１５に接続されている。
【００４７】
ここで、電源（Ｖｄｄ１）２と電源（Ｖｄｄ２）７は、別個独立の電源である。具体的には、例えば、当該半導体装置であるＣＭＯＳ集積回路には、電源入力端子として、電源（Ｖｄｄ１）２用の端子と電源（Ｖｄｄ２）７用の端子とが設けられるとしている。また、図１（ａ）に示すインバータ６の電源には、電源（Ｖｄｄ１）２ではなく、例えば電源（Ｖｄｄ２）７が用いられる。
【００４８】
次に、図１〜図３を参照して、実施の形態１による半導体装置の静電破壊防止回路の動作について説明する。なお、図２は、図１（ｃ）に示すＣＭＯＳインバータの内部構成と静電破壊防止回路の動作とを説明するための断面構造図である。図３は、図１に示す半導体装置の静電破壊防止回路によるサイリスタ動作抑圧を説明する図である。
【００４９】
まず、ＣＭＯＳインバータの内部構成を説明する。図２に示すように、ＣＭＯＳインバータ１５０は、ＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ１１とが相補接続された構造になっている。図２において、Ｐ−基板１５１の表面両端側には、Ｐ＋拡散層１５２，１５３がそれぞれ形成されている。Ｐ＋拡散層１５２，１５３の間には、Ｎ＋フローティング層１５５を介してＮ−ウェル１５６とＰ−ウェル１５７とが形成されている。
【００５０】
Ｎ−ウェル１５６には、バックゲートＢのＮ＋拡散層１５８と、ソース電極Ｓが形成されるＰ拡散層１５９と、ドレイン電極Ｄが形成されるＰ拡散層１６０とがそれぞれ形成され、Ｐ拡散層１５９とＰ拡散層１６０との間には、ゲート電極Ｇが設けられている。これらによってＰＭＯＳトランジスタ１が構成される。
【００５１】
Ｐ−ウェル１５７には、ドレイン電極Ｄが形成されるＮ拡散層１６１と、ソース電極が形成されるＮ拡散層１６２と、バックゲートＢのＰ＋拡散層１６３とがそれぞれ形成され、Ｎ拡散層１６１とＮ拡散層１６２との間には、ゲート電極Ｇが設けられている。これらによってＮＭＯＳトランジスタ１１が構成される。電極パッド１５には、ＰＭＯＳトランジスタ１のＮ拡散層１６０とＮＭＯＳトランジスタ１１のＮ拡散層１６１とが接続されている。
【００５２】
また、ＰＭＯＳトランジスタ１のゲート電極ＧとＮＭＯＳトランジスタ１１のゲート電極Ｇとは、共通に接続されている。そして、ＰＭＯＳトランジスタ１では、バックゲートＢのＮ＋拡散層１５８には、ＰＭＯＳトランジスタ５のドレイン電極Ｄが接続され、また抵抗素子４を介して電源（Ｖｄｄ１）２とソース電極ＳのＰ拡散層１６０とに接続されている。
【００５３】
また、ＮＭＯＳトランジスタ１１では、バックゲートＢのＰ＋拡散層１６３には、ＮＭＯＳトランジスタ１４のドレイン電極Ｄが接続され、また抵抗素子１３を介して接地（ＧＮＤ）とソース電極ＳのＮ拡散層１６２とに接続されている。
【００５４】
ここで、図２では、寄生素子としてＰＮＰトランジスタ６１とＮＰＮトランジスタ６２が発生することが示されている。ＰＮＰトランジスタ１７１は、Ｎ−ウエル層１５６をベースとし、Ｎ−ウエル層１５６のＰ拡散層１５９をエミッタとし、Ｐ−ウエル１５７をコレクタとしている。ＮＰＮトランジスタ１７２は、Ｐ−ウエル１５７をベースとし、Ｐ−ウエル１５７のＮ拡散層１６２をエミッタとし、Ｎ−ウエル層１５６をコレクタとしている。これらの寄生トランジスタとＰＭＯＳトランジスタ５およびＮＭＯＳトランジスタ１４との関係は図３に示すようになっている。
【００５５】
図３において、ＰＮＰトランジスタ１７１のベース電極はＮＰＮトランジスタ１７２のコレクタ電極と共に抵抗素子４を介して電源２に接続されるとともに、ＰＭＯＳトランジスタ５のドレイン電極Ｄに接続されている。ＰＮＰトランジスタ１７１のエミッタ電極は直接電源２に接続されている。また、ＮＰＮトランジスタ１７２のベース電極はＰＮＰトランジスタ１７１のコレクタ電極と共に抵抗素子１３を介して接地（ＧＮＤ）に接続されとともに、ＮＭＯＳトランジスタ１４のドレイン電極Ｄに接続されている。ＮＰＮトランジスタ１７２のエミッタ電極は直接接地（ＧＮＤ）に接続されている。
【００５６】
つまり、ＰＮＰトランジスタ１７１とＮＰＮトランジスタ１７２は、正帰還を持つサイリスタを構成しているが、これらのベース電位がＰＭＯＳトランジスタ５およびＮＭＯＳトランジスタ１４によって制御可能になっている。
【００５７】
さて、図１〜図３において、半導体装置であるＣＭＯＳ集積回路に電源が入っていない状態において電極パッド３にサージ電圧などの外乱が印加されると、ドレイン電極ＤとバックゲートＢとの間に形成されるダイオードによって電源（Ｖｄｄ１）２の電圧が一時的に高電位になる場合がある。
【００５８】
このような場合には、ＰＭＯＳトランジスタ５の駆動電源である電源（Ｖｄｄ２）７は、電源（Ｖｄｄ１）２とは別電源であるので、ＰＭＯＳトランジスタ５は、導通状態になることなく、電源（Ｖｄｄ１）２の電圧が一時的に高電位になっている期間でも確実に非導通状態となる。図１（ａ）に示すインバータ６が電源（Ｖｄｄ１）２を使用しないとした理由もこの動作を確実にするためである。
【００５９】
したがって、電源（Ｖｄｄ１）２の電圧が一時的に高電位になる場合には、ＰＭＯＳトランジスタ１は、バックゲートＢが抵抗素子４によって高インピーダンス状態になるので、当該半導体装置の輸送時や実装作業時にサージ電圧が印加される等の外乱があっても、ＰＭＯＳトランジスタ１は、静電破壊から有効に保護される。
【００６０】
また、半導体装置であるＣＭＯＳ集積回路に電源が投入されると、ＰＭＯＳトランジスタ５およびＮＭＯＳトランジスタ１４は、それぞれ導通状態となり、ＰＭＯＳトランジスタ１およびＮＭＯＳトランジスタ１１は、それぞれバックゲートＢが低インピーダンス状態になる。したがって、図３に示すように、寄生素子としてのＰＮＰトランジスタ１７１とＮＰＮトランジスタ１７２のベース・エミッタ間電圧の上昇が抑制されるので、それらがサイリスタとして動作することが抑圧され、ラッチアップ現象の発生が防止される。
【００６１】
このように、実施の形態１によれば、電源が入っていない状態では、バックゲートを高インピーダンス状態に維持し、電源が投入されるとバックゲートを低インピーダンス状態に切り換えるようにしたので、サージ破壊や静電破壊を防止することができ、またラッチアップ破壊を防止することができる。
【００６２】
実施の形態２．
図４は、この発明の実施の形態２である半導体装置の静電破壊防止回路の構成を示す図である。図４（ａ）は、半導体装置であるＣＭＯＳ集積回路を構成するＭＯＳトランジスタのうちのＰＭＯＳトランジスタに対する静電破壊防止回路の構成例である。図４（ｂ）は、半導体装置であるＣＭＯＳ集積回路を構成するＭＯＳトランジスタのうちのＮＭＯＳトランジスタに対する静電破壊防止回路の構成例である。なお、図１（ｃ）に対応するＣＭＯＳインバータは、図示省略した。
【００６３】
なお、図４では、実施の形態１（図１）で示した構成と同一ないしは同等である構成部分には、同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。
【００６４】
図４に示すように、実施の形態２では、実施の形態１（図１）で示した構成において、遅延回路（ＤＬ）９，１６が設けられている。それに伴い、電源は、単一の電源（Ｖｄｄ１）２になっている。
【００６５】
図４（ａ）において、遅延回路（ＤＬ）９は、インバータ６の出力端とＰＭＯＳトランジスタ５のゲート電極Ｇとの間に設けられている。また、遅延回路（ＤＬ）１６は、電源（Ｖｄｄ１）２とＮＭＯＳトランジスタ１４のゲート電極Ｇとの間に設けられている。
【００６６】
これらの遅延回路（ＤＬ）９，１６は、例えば、抵抗素子とキャパシタ素子とで構成され、電源（Ｖｄｄ１）２が一時的に高電位側に変化するときに、ＰＭＯＳトランジスタ５およびＮＭＯＳトランジスタ１４が、所定期間内確実に非導通状態を維持できるようにするために設けられている。
【００６７】
この実施の形態２では、電源が入った状態では、実施の形態１と同様の動作が行われるので、説明を省略する。ここでは、電源が入っていない状態において電源（Ｖｄｄ１）２が一時的に高電位側に変化するときの動作について説明する。
【００６８】
半導体装置であるＣＭＯＳ集積回路に電源が入っていない状態において電極パッド３にサージ電圧などの外乱が印加され、電源（Ｖｄｄ１）２の電圧が一時的に高電位になる場合には、遅延回路（ＤＬ）９は、ＰＭＯＳトランジスタ５のゲート電位が徐々に低レベルに到達するように、また遅延回路（ＤＬ）１６は、ＮＭＯＳトランジスタ１４のゲート電位が徐々に高レベルに到達するように、電源（Ｖｄｄ１）２の電位を遅延させてＰＭＯＳトランジスタ５およびＮＭＯＳトランジスタ１４のゲート電極Ｇに伝達する。
【００６９】
遅延回路（ＤＬ）９，１６の遅延時間が、外乱印加時間よりも十分に長ければ、ＰＭＯＳトランジスタ５およびＮＭＯＳトランジスタ１４のゲート電極Ｇには、ＯＮ動作させる電圧は印加されないことになる。したがって、ＰＭＯＳトランジスタ５およびＮＭＯＳトランジスタ１４の駆動電源を保護対象であるＰＭＯＳトランジスタ１の電源と同じ電源（Ｖｄｄ１）２を使用しても、ＰＭＯＳトランジスタ５およびＮＭＯＳトランジスタ１４は、電源電圧が一時的に高電位となる期間では、確実に非導通状態を維持することができる。つまり、半導体装置であるＣＭＯＳ集積回路に電源が入っていない状態では、ＰＭＯＳトランジスタ１およびＮＭＯＳトランジスタ１１のバックゲートＢを高インピーダンス状態に確実に設定することができる。
【００７０】
このように、実施の形態２によれば、遅延回路を設けたので、単一の電源であっても、実施の形態１と同様に、電源が入っていない状態ではサージ破壊や静電破壊を防止することができ、また電源が入った状態ではラッチアップ破壊を防止することができる。
【００７１】
実施の形態３．
図５は、この発明の実施の形態３である半導体装置の静電破壊防止回路の構成を示す図である。図５（ａ）は、半導体装置であるＣＭＯＳ集積回路を構成するＭＯＳトランジスタのうちのＰＭＯＳトランジスタに対する静電破壊防止回路の構成例である。図５（ｂ）は、半導体装置であるＣＭＯＳ集積回路を構成するＭＯＳトランジスタのうちのＮＭＯＳトランジスタに対する静電破壊防止回路の構成例である。なお、図１（ｃ）に対応するＣＭＯＳインバータは、図示省略した。
【００７２】
なお、図５では、実施の形態１（図１）で示した構成と同一ないしは同等である構成部分には、同一の符号が付されている。ここでは、この実施の形態３に関わる部分を中心に説明する。
【００７３】
図５に示すように、実施の形態３では、実施の形態１（図１）で示した構成において、従来例（図１０）で示したダイオード構成のサージ保護回路２３，３３が設けられている。この実施の形態３は、図７に示した本出願人の先の出願である半導体装置への適用例（その１）であるということができる。
【００７４】
図５（ａ）において、サージ保護回路２３は、２つのダイオードＤ１，Ｄ２の直列回路からなり、その順方向側端が電源（Ｖｄｄ１）に接続され、逆方向側端が接地（ＧＮＤ）に接続され、２つのダイオードＤ１，Ｄ２の接続端がＰＭＯＳトランジスタ１のドレイン電極Ｄと電極パッド３との接続線に接続されている。
【００７５】
また、図５（ｂ）において、サージ保護回路３３は、２つのダイオードＤ３，Ｄ４の直列回路からなり、その順方向側端が電源（Ｖｄｄ１）に接続され、逆方向側端が接地（ＧＮＤ）に接続され、２つのダイオードＤ３，Ｄ４の接続端がＮＭＯＳトランジスタ１１のドレイン電極Ｄと電極パッド１２との接続線に接続されている。
【００７６】
この構成によれば、電極パッド３，１２にサージ電圧などの外乱が印加されると、ダイオードＤ１，Ｄ３がオン動作を行い、サージ電流がダイオードＤ１，Ｄ３を介して電源（Ｖｄｄ１）２側に流れるので、ＰＭＯＳトランジスタ１およびＮＭＯＳトランジスタ１１の負担が軽減され、耐量を高めることができる。
【００７７】
したがって、実施の形態３によれば、実施の形態１と同様に、電源が入っていない状態ではサージ破壊や静電破壊を防止することができ、また電源が入った状態ではラッチアップ破壊を防止することができる。加えて、サージ保護回路を設けたので、電源が入っていない状態において保護対象であるＭＯＳトランジスタの耐量を高めることができる。
【００７８】
実施の形態４．
図６は、この発明の実施の形態４である半導体装置の静電破壊防止回路の構成を示す図である。図６（ａ）は、半導体装置であるＣＭＯＳ集積回路を構成する２つのＭＯＳトランジスタのうちのＰＭＯＳトランジスタに対する静電破壊防止回路の構成例である。図６（ｂ）は、半導体装置であるＣＭＯＳ集積回路を構成する２つのＭＯＳトランジスタのうちのＮＭＯＳトランジスタに対する静電破壊防止回路の構成例である。なお、図１（ｃ）に対応するＣＭＯＳインバータは、図示省略した。
【００７９】
なお、図６では、実施の形態２（図４）で示した構成と同一ないしは同等である構成部分には、同一の符号が付されている。ここでは、この実施の形態４に関わる部分を中心に説明する。
【００８０】
図６に示すように、実施の形態４では、実施の形態２（図４）で示した構成において、従来例（図１０）で示したダイオード構成のサージ保護回路２３，３３が設けられている。この実施の形態４は、図７に示した本出願人の先の出願である半導体装置への適用例（その２）であるということができる。
【００８１】
サージ保護回路２３，３３の接続関係は、実施の形態３（図５）に示したのと同様である。また動作も、実施の形態３（図５）で説明したので、再述は省略する。
【００８２】
したがって、実施の形態４によれば、実施の形態２と同様に、電源が入っていない状態ではサージ破壊や静電破壊を防止することができ、また電源が入った状態ではラッチアップ破壊を防止することができる。加えて、サージ保護回路を設けたので、電源が入っていない状態において保護対象であるＭＯＳトランジスタの耐量を高めることができる。
【００８３】
なお、各実施の形態で示したインピーダンス付与手段である抵抗素子としては、例えば、半導体層にて形成される抵抗体や、バックゲートを接地または電源に導く配線の抵抗成分などを用いることができる。
【００８４】
【発明の効果】
以上説明したように、この発明によれば、ＣＭＯＳ集積回路を構成するＭＯＳトランジスタは、インピーダンス付与手段によってバックゲートに高インピーダンスが付与される。電源が投入されてない状態では、バックゲートは高インピーダンス状態を維持する。電源投入後においては、前記ＣＭＯＳ集積回路の電源で駆動されるスイッチによって、各ＭＯＳトランジスタに前記インピーダンス付与手段が付与する高インピーダンスが低インピーダンス化される。したがって、電源が投入されてない状態では、サージ破壊や静電破壊を防止することができ、また電源が投入されている状態では、ラッチアップ破壊を防止することができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１である半導体装置の静電破壊防止回路の構成を示す図である。
【図２】  図１（ｃ）に示すＣＭＯＳインバータの内部構成と静電破壊防止回路の動作とを説明するための断面構造図である。
【図３】  図１に示す半導体装置の静電破壊防止回路によるサイリスタ動作抑圧を説明する図である。
【図４】  この発明の実施の形態２である半導体装置の静電破壊防止回路の構成を示す図である。
【図５】  この発明の実施の形態３である半導体装置の静電破壊防止回路の構成を示す図である。
【図６】  この発明の実施の形態４である半導体装置の静電破壊防止回路の構成を示す図である。
【図７】  本出願人が先に出願した静電破壊対策を施した半導体装置の構成を示す回路図である。
【図８】  図７に示す半導体装置の動作を説明するための断面構造図である。
【図９】  ラッチアップ現象を説明する回路図である。
【図１０】  従来の静電破壊対策を施した半導体装置の一例を示す回路図である。
【図１１】  図１０に示す半導体装置の動作を説明するための断面構造図である。
【符号の説明】
１  ＰＭＯＳトランジスタ、２  電源（Ｖｄｄ１）、３，１２，１５  電極パッド、４，１３  抵抗素子（インピーダンス付与手段）、５  ＰＭＯＳトランジスタ（スイッチ）、６  インバータ、７  電源（Ｖｄｄ２）、９，１６  遅延回路（ＤＬ）、１１  ＮＭＯＳトランジスタ、１４  ＮＭＯＳトランジスタ（スイッチ）、２３，３３  サージ保護回路、１５０  ＣＭＯＳインバータ、１５１  Ｐ−基板、１５２，１５３  Ｐ＋拡散層、１５５  Ｎ＋フローティング層、１５６  Ｎ−ウェル、１５７  Ｐ−ウェル、１５８  Ｎ＋拡散層、１５９，１６０  Ｐ拡散層、１６１，１６２  Ｎ拡散層、１７１  寄生ＰＮＰトランジスタ、１７２  寄生ＮＰＮトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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