【手続補正書】
【提出日】平成20年8月8日(2008.8.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項９
【補正方法】変更
【補正の内容】
【請求項９】  行列状に配置される複数のメモリセルを含み、行方向に沿って複数のブロックに分割されるメモリアレイを備え、
各前記メモリセルの電気抵抗は、第１および第２のデータ書込電流によって磁気的に書込まれた記憶データに応じて変化し、
メモリセル行にそれぞれ対応して設けられ、各々が、活性化時において、データ書込対象に選択された選択メモリセルを含む選択行に対して、前記第１のデータ書込電流を流すための複数のライトディジット線と、
Ｌ個（Ｌ：２以上の自然数）のメモリセル列ごとに配置され、活性化時において、前記第２のデータ書込電流を流すためのメインライトビット線と、
メモリセル列にそれぞれ対応して設けられるとともに、同一メモリセル列において前記各ブロックごとに分割配置される複数のサブライトビット線とを備え、
各前記サブライトビット線は、対応するメモリセルに対して、対応するメインライトビット線よりも近くに配置され、
各メモリセルブロックにおいて、各前記メインライトビット線ごとに設けられ、対応するメインライトビット線とＬ本のサブライトビット線との間の接続を制御するための接続制御部をさらに備え、
前記接続制御部は、前記選択メモリセルが含まれるブロックにおいて、前記選択メモリセルに対応する選択サブライトビット線を、対応する前記メインライトビット線と接続するとともに、それ以外のサブライトビット線の各々を対応するメインライトビット線から電気的に切離す、薄膜磁性体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
この発明のさらに他の構成に従う薄膜磁性体記憶装置は、行列状に配置される複数のメモリセルを含み、行方向に沿って複数のブロックに分割されるメモリアレイを備える。各メモリセルの電気抵抗は、第１および第２のデータ書込電流によって磁気的に書込まれた記憶データに応じて変化する。薄膜磁性体記憶装置は、メモリセル行にそれぞれ対応して設けられ、各々が、活性化時において、データ書込対象に選択された選択メモリセルを含む選択行に対して、第１のデータ書込電流を流すための複数のライトディジット線と、Ｌ個（Ｌ：２以上の自然数）のメモリセル列ごとに配置され、活性化時において、第２のデータ書込電流を流すためのメインライトビット線と、メモリセル列にそれぞれ対応して設けられるとともに、同一メモリセル列において各ブロックごとに分割配置される複数のサブライトビット線とを備える。各サブライトビット線は、対応するメモリセルに対して、対応するメインライトビット線よりも近くに配置される。薄膜磁性体記憶装置は、各メモリセルブロックにおいて、各メインライトビット線ごとに設けられ、対応するメインライトビット線とＬ本のサブライトビット線との間の接続を制御するための接続制御部をさらに備え、接続制御部は、選択メモリセルが含まれるブロックにおいて、選択メモリセルに対応する選択サブライトビット線を、対応するメインライトビット線と接続するとともに、それ以外のサブライトビット線の各々を対応するメインライトビット線から電気的に切離す。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正の内容】
【００６５】
図２は、図１に示したメモリアレイ１０の構成を説明するための図である。
図２を参照して、メモリアレイ１０は、サブワードドライバ帯５２およびサブコラムドライバ帯５５に囲まれたメモリセルブロック５０に細分化されている。メモリアレイ１０全体では、メモリセルブロック５０は、ｍ行×ｎ列（ｎ，ｍ：自然数）に行列状に配置されている。以下においては、選択メモリセルが属するメモリセルブロックを、単に選択メモリセルブロックと称する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正の内容】
【００６７】
各メモリセルブロック５０において、ＭＴＪメモリセルは、行列状に配置される。各メモリセル行ごとに、データ読出用のサブワード線ＳＷＬと、データ書込用のライトディジット線ＷＤＬとが配置される。すなわち、ライトディジット線ＷＤＬは、各サブブロックごとに独立に、各メモリセル行に対応して配置される。実施の形態１に従う構成においては、行選択のための上位信号線として、メインワード線ＭＷＬがサブワード線ＳＷＬおよびライトディジット線ＷＤＬと階層的に設けられる。メインワード線ＭＷＬは、複数のメモリセル行ごとに、行方向に互いに隣り合うｎ個のメモリセルブロックにまたがって共通に配置される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００８６
【補正方法】変更
【補正の内容】
【００８６】
サブロウデコーダ８０は、サブワードドライバ７０に保持される対応するメモリセル行のデコード結果に基づいて、サブワード線ＳＷＬおよびライトディジット線ＷＤＬの活性化を制御する。サブワード線ＳＷＬおよびライトディジット線ＷＤＬは、各メモリセルブロック内において、同一のメモリセル行に属するＭＴＪメモリセルＭＣに対応するように配置される。一方、同一のメモリセル列に属するＭＴＪメモリセルＭＣに対しては、ライトビット線ＷＢＬおよびリードビット線ＲＢＬが配置される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００９３
【補正方法】変更
【補正の内容】
【００９３】
データ読出時およびデータ書込時の各々において、ノードＮｄには、対応するメモリセル行のデコード結果が保持される。すなわち、選択メモリセルブロックの選択行に対応するノードＮｄは、Ｈレベル（電源電圧Ｖｃｃ）に設定され、それ以外では、ノードＮｄは、Ｌレベル（接地電圧Ｖｓｓ）に設定される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１０６
【補正方法】変更
【補正の内容】
【０１０６】
図６を参照して、列方向のデータ書込電流±Ｉｗを流すためのサブライトビット線ＳＷＢＬは、図２２に示したライトビット線ＷＢＬに相当し、磁気トンネル接合部ＭＴＪと近接するように配置される。メインライトビット線ＭＷＢＬは、サブライトビット線ＳＷＢＬよりも上層に配置される。したがって、サブライトビット線ＳＷＢＬは、磁気トンネル接合部ＭＴＪ（ＭＴＪメモリセル）に対して、メインライトビット線ＭＷＢＬよりも近くに配置される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１８６
【補正方法】変更
【補正の内容】
【０１８６】
たとえば、マルチセレクション信号ＭＳＬａ，ＭＳＬｂの両方を活性化すると、メモリアレイ上の全てのライトディジット線ＷＤＬを並列に活性化できる。また、マルチセレクション信号ＭＳＬａおよびＭＳＬｂの一方を活性化すると、メモリアレイ上の１／２のライトディジット線ＷＤＬを並列に活性化できる。特に、マルチセレクション信号ＭＳＬａとＭＳＬｂとを交互に活性化することによって、１本毎のライトディジット線ＷＤＬを交互に活性化することができる。一方、マルチセレクション信号ＭＳＬａ，ＭＳＬｂの両方が非活性化される場合には、メモリアレイ上の１／４のライトディジット線ＷＤＬを並列に活性化できる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０２１１
【補正方法】変更
【補正の内容】
【０２１１】
図１９には、Ｋ＝２とした場合の構成が示される。この場合には、奇数番目のメインライトビット線同士を接合するためのマルチセレクション制御スイッチ４２０ａと、偶数番目のメインライトビット線同士を電気的に結合するためのマルチセレクション制御スイッチ４２０ｂとは、異なるマルチセレクション信号ＭＳＬｃおよびＭＳＬｄによってそれぞれ制御される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０２１４
【補正方法】変更
【補正の内容】
【０２１４】
次いで、マルチセレクション信号ＭＳＬａおよびＭＳＬｂの設定に応じて、メモリアレイ全体の１／４、１／２または全てのライトディジット線ＷＤＬが並列に活性化されて、各々に中間的な行方向のデータ書込電流Ｉｐｔが流される（ステップＳ１２０）。さらに、第１番目のメインライトビット線ＭＷＢＬ１および最終のメインライトビット線ＭＷＢＬｋが、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓにそれぞれ接続された状態で、メモリアレイ全体の１／４、１／２またはすべてのサブライトビット線ＳＷＢＬが活性化されて、テストパターン１に従った方向に列方向のデータ書込電流が流される。この場合において、図１８および図１９で説明したように、列方向のデータ書込電流は、活性化されたメインライトビット線ＭＷＢＬおよびサブライトビット線ＳＷＢＬが、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの間に互いに直列に接続された電流経路を流れる（ステップＳ１３０）。
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】変更
【補正の内容】
【図１６】
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【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図１９
【補正方法】変更
【補正の内容】
【図１９】
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