(57)【特許請求の範囲】
【請求項１】
半導体基板と、
行方向及び列方向に沿って、それぞれの方向に複数個配置されており、前記行方向に沿う長軸及び前記列方向に沿う短軸を有する活性領域を限定するために前記半導体基板に形成された素子分離膜と、
前記活性領域と交差して前記活性領域の短軸方向に延びる複数個のゲートと、前記各ゲート両側の活性領域に形成された第１及び第２ソース／ドレーン領域と、
前記第１及び第２ソース／ドレーン領域の上面に各々接しながら同じ大きさを有する第１及び第２自己整列コンタクトパッドと、
前記第２自己整列コンタクトパッドの上面の一部及び側壁と前記第２自己整列コンタクトパッドと同一列に位置する素子分離膜の上面に接するコンタクトプラグと、
前記コンタクトプラグの上面に接しながら前記活性領域が形成されていない行毎に形成されて前記活性領域の長軸方向に延びるビットラインと、を含むことを特徴とする半導体素子。
【請求項２】
前記ゲートは前記活性領域当たり２つずつ交差することを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記活性領域の長軸方向に隣接する第１自己整列コンタクトパッド間の素子分離膜の上面に接する第３自己整列コンタクトパッドをさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記コンタクトプラグの側壁と底面を取り囲む障壁金属膜をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記障壁金属膜はＴｉ膜とＴｉＮ膜との複合膜であることを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記ビットラインは導電性リセス防止膜、ビットライン導電層及びビットラインキャッピング層からなる積層体と、前記積層体の側壁を取り囲むビットラインスペーサとを含むことを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記リセス防止膜はＴｉ膜とＴｉＮ膜との複合膜であることを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記コンタクトプラグは前記第２自己整列コンタクトパッドと同一列に位置する第３自己整列コンタクトパッドの上面の一部及び側壁にさらに接することを特徴とする請求項３に記載の半導体素子。
【請求項９】
長軸及び短軸を有する複数個の活性領域を限定するように半導体基板に素子分離膜を形成する段階と、
前記素子分離膜が形成された前記半導体基板上に前記活性領域と交差して前記活性領域の短軸方向に延びる複数個のゲートを形成する段階と、
前記各ゲート両側の活性領域に第１及び第２ソース／ドレーン領域を形成する段階と、
前記第１及び第２ソース／ドレーン領域が形成された前記半導体基板上に、前記ゲート間の空間を完全に埋め込みつつ平坦化された上面を有する層間絶縁膜を形成する段階と、
前記層間絶縁膜上に前記活性領域が形成されていない行毎に前記活性領域の長軸方向に延びるライン状のフォトレジストパターンを形成する段階と、
前記第１及び第２ソース／ドレーン領域の上面を各々露出させるコンタクトホールが形成されるように前記フォトレジストパターンをマスクとして前記層間絶縁膜をエッチングする段階と、
前記フォトレジストパターンを除去する段階と、前記ゲートの上面と段差の生じないように前記コンタクトホールに導電物質を埋め込んで前記第１及び第２ソース／ドレーン領域の上面に各々接する第１及び第２自己整列コンタクトパッドを形成する段階と、
前記第１及び第２自己整列コンタクトパッドが形成された前記半導体基板上に他の層間絶縁膜を形成する段階と、
前記層間絶縁膜と他の層間絶縁膜を貫通して前記第２自己整列コンタクトパッドの上面の一部及び側壁と、前記第２自己整列コンタクトパッドと同一列に位置する素子分離膜の上面に接するコンタクトプラグを形成する段階と、
前記他の層間絶縁膜上に前記活性領域が形成されていない行毎に前記コンタクトプラグの上面に接しながら前記活性領域の長軸方向に延びるビットラインを形成する段階とを含むことを特徴とする半導体素子の製造方法。
【請求項１０】
前記ゲートは前記活性領域当たり２つずつ交差するように形成することを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１１】
前記ゲートを形成する段階は、
前記素子分離膜が形成された半導体基板上にゲート絶縁膜、ゲート電極及びキャッピング層を順次的に形成する段階と、
前記ゲート絶縁膜、ゲート電極及びキャッピング層をパターニングする段階と、前記パターニングされたゲート絶縁膜、ゲート電極及びキャッピング層の側壁を取り囲むゲートスペーサを形成する段階とを含み、前記キャッピング層及びゲートスペーサは前記層間絶縁膜及びエッチング選択比を有する絶縁膜より形成することを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１２】
前記第１及び第２ソース／ドレーン領域を形成する段階以後に、
前記ゲート間の空間を完全に埋め込まない厚さで物質膜を形成する段階をさらに含み、前記物質膜は前記層間絶縁膜及びエッチング選択比を有する絶縁膜で形成されて、前記層間絶縁膜をエッチングする段階でエッチングされることを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１３】
前記コンタクトプラグを形成する段階は、
前記第２自己整列コンタクトパッドの上面の一部及び側壁と、
前記第２自己整列コンタクトパッドと同一列に位置して、前記第２自己整列コンタクトパッドの前行または次行に位置する素子分離膜の上面を露出させるコンタクトホールが形成されるように、前記層間絶縁膜と他の層間絶縁膜をエッチングする段階と、
前記コンタクトホールを完全に埋め込む導電膜を形成する段階と、
前記他の層間絶縁膜の上面が露出されるように前記導電膜の上面を平坦化する段階とを含むことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１４】
前記層間絶縁膜と他の層間絶縁膜をエッチングする段階以後に、
前記コンタクトホールの内壁と底面に障壁金属膜を形成する段階をさらに含むことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１５】
前記障壁金属膜としてＴｉ膜とＴｉＮ膜との複合膜を形成することを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１６】
前記第１及び第２ソース／ドレーン領域と同一行に位置する素子分離膜の上面に接する第３自己整列コンタクトパッドを形成する段階をさらに含んでおり、前記コンタクトプラグは前記コンタクトプラグが前記第２自己整列コンタクトパッドと同一列に位置する第３自己整列コンタクトパッドの上面の一部及び側壁にさらに接するように形成することを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１７】
前記ビットラインを形成する段階は、
前記コンタクトプラグが形成された前記半導体基板上に導電性リセス防止膜、ビットライン導電層及びビットラインキャッピング層を順次的に形成する段階と、
前記リセス防止膜、ビットライン導電層及びビットラインキャッピング層をパターニングする段階と、
前記パターニングされたリセス防止膜、ビットライン導電層及びビットラインキャッピング層の側壁を取り囲むビットラインスペーサを形成する段階とを含むことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１８】
前記リセス防止膜としてＴｉ膜とＴｉＮ膜との複合膜を形成することを特徴とする請求項１７に記載の半導体素子の製造方法。
【請求項１９】
前記フォトレジストパターンを形成する段階は、前記フォトレジストパターンが前記活性領域と同一行に位置する素子分離膜の上面を覆う突出部を有するように形成することを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項２０】
前記突出部は前記素子分離膜の両側のゲート上まで拡張されるように形成することを特徴とする請求項１９に記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に係り、特に自己整列コンタクトパッド（ｓｅｌｆ−ａｌｉｇｎｅｄ  ｃｏｎｔａｃｔ  ｐａｄ：以下ＳＡＣと称する）を備えた半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
半導体素子の高集積化につれて素子間の距離が狭くなり、素子が形成される領域も狭くなりつつある。これに伴って、コンタクト領域も縮小してコンタクトマージンが減少されるので、フォトリソグラフィック工程におけるアライメントマージンが減る。このため高集積半導体素子のコンタクトパッドを形成する方法として、アライメントマージンが改善できるＳＡＣを形成する方法が提案されている。
【０００３】
図１、図２、図３Ａ、図３Ｂ、図４Ａ及び図４Ｂを参照して従来のＳＡＣを備えた半導体素子及びその製造方法を説明する。
【０００４】
図１及び図２は従来のＳＡＣを具備する半導体素子の製造方法を順次的に示した平面図である。図３Ａ及び図３Ｂは各々図１のａ−ａ’線及びｂ−ｂ’線に沿って切開された断面図である。図４Ａ及び図４Ｂは各々図２のａ−ａ’線及びｂ−ｂ’線に沿って切開された断面図である。
【０００５】
まず、図１、図３Ａ及び図３Ｂを参照すれば、半導体基板１０に活性領域１５を限定する素子分離膜２０を形成する。活性領域１５は長軸及び短軸を有する。
【０００６】
半導体基板１０上に前記活性領域１５と交差して前記活性領域１５の短軸方向に延びる複数個のゲート３５を形成する。
【０００７】
このゲート３５はゲート絶縁膜２２、ゲート電極２５、及びキャッピング層２７からなる積層体と、この積層体の側壁を取り囲むスペーサ３０を含む。
【０００８】
ゲート３５は前記活性領域１５当たり２つずつ配置される。
【０００９】
ここで、前記キャッピング層２７とスペーサ３０は後続の工程において形成する層間絶縁膜とエッチング選択比を有する窒化膜で形成する。
【００１０】
次に、前記ゲート３５両側の活性領域１５に不純物をイオン注入して、第１及び第２ソース／ドレーン領域４０ａ、４０ｂを形成する。隣接した前記ゲート３５間の空間を完全に埋め込む層間絶縁膜４５を形成した後、前記層間絶縁膜４５の上面を平坦化する。
【００１１】
次いで、前記層間絶縁膜４５上にＳＡＣ形成のために島（ｉｓｌａｎｄ）状のフォトレジストパターン５０を形成する。このフォトレジストパターン５０は前記活性領域１５が形成されていない行毎に前記活性領域１５と同じ大きさに形成される。
【００１２】
図２、図４Ａ及び図４Ｂを参照すれば、前記第１及び第２ソース／ドレーン領域４０ａ、４０ｂの上面を各々露出させるコンタクトホールＨ11、Ｈ12が形成されるように、前記フォトレジストパターン５０をマスクとして前記層間絶縁膜４５をエッチングする。
【００１３】
前記フォトレジストパターン５０を除去した後に、前記コンタクトホールＨ11、Ｈ12を完全に埋め込むドーピングされたポリシリコン膜を形成する。前記キャッピング層２７の上面が露出されるように前記ドーピングされたポリシリコン膜と層間絶縁膜４５の上面を平坦化する。これで、前記第１及び第２ソース／ドレーン領域４０ａ、４０ｂの上面に各々接する第１及び第２ＳＡＣ５５ａ、５５ｂが形成される。
【００１４】
前記コンタクトホールのエッチング工程においては、窒化膜に対する層間絶縁膜のエッチング選択比が高くなるようにＣ4Ｆ8またはＣ5Ｆ8などのガスを使用する。このようなガスを使用する工程では多量のポリマーが生じる。コンタクトホールの縦横比が大きいと、生じたポリマーをコンタクトホール内から取り除けないため、エッチング停止現象が生じやすい。したがって、通常の半導体素子の製造工程においてはエッチング停止現象が生じないようにエッチング時間を延長して過度エッチングを行う。
【００１５】
ところが、フォトレジストパターンが占める面積が小さければ、過度エッチング時にフォトレジストパターンの最上部が変形される問題が生じる。そして、フォトレジストパターンの倒れ現象が生じることもある。前記島状のフォトレジストパターン５０はこのような短所がある。特に、前記フォトレジストパターン５０のエッジ部位が薄く形成されるので隣接した第１ＳＡＣ５５ａの間が完璧に分離されず、ブリッジが生じる。
【００１６】
一方、エッチング工程時に必要なエッチングガス量はエッチングされる面積に比例するので、広幅のコンタクトホールは狭幅のコンタクトホールに比べてエッチング速度が遅い。
【００１７】
フォトレジストパターンを島状に形成すると、第１ＳＡＣ５５ａが形成されるコンタクトホールＨ11より第２ＳＡＣ５５ｂが形成されるコンタクトホールＨ12の幅が広いため、各コンタクトホールＨ11、Ｈ12間にエッチング速度の差が生じる。したがって、いずれか一方のコンタクトホールにエッチングガス量を合わせると、残りのコンタクトホールを所望の形態に形成することができないという問題がある。
【００１８】
【発明が解決しようとする課題】
本発明は、このような問題点を解決するために案出されたものであって、本発明の目的は、隣接したＳＡＣの間が完璧に分離された半導体素子を提供することである。
【００１９】
本発明の他の目的は、ＳＡＣが形成されるコンタクトホールをエッチングする時にコンタクトホールの幅が異なって発生するエッチング不均一を解決できる半導体素子の製造方法を提供することである。
【００２０】
【課題を解決するための手段】
前記目的を達成するために、本発明に係る半導体素子は半導体基板と、行方向及び列方向に沿って、それぞれの方向に複数個配置されており、前記行方向に沿う長軸及び前記列方向に沿う短軸を有する活性領域を限定するために前記半導体基板に形成された素子分離膜と、前記活性領域と交差して前記活性領域の短軸方向に延びる複数個のゲートと、前記各ゲート両側の活性領域に形成された第１及び第２ソース／ドレーン領域と、前記第１及び第２ソース／ドレーン領域の上面に各々接しながら同じ大きさを有する第１及び第２自己整列コンタクトパッドと、前記第２自己整列コンタクトパッドの上面の一部及び側壁と前記第２自己整列コンタクトパッドと同一列に位置する素子分離膜の上面に接するコンタクトプラグと、前記コンタクトプラグの上面に接しながら前記活性領域が形成されていない行毎に形成されて前記活性領域の長軸方向に延びるビットラインと、を含む。
【００２１】
本発明に係る半導体素子において、前記複数個の活性領域は行（ｒｏｗ）及び列（ｃｏｌｕｍｎ）に沿って配置されて、前記第２のＳＡＣの上面一部及び側壁と、前記第２のＳＡＣと同一列に位置する素子分離膜の上面に接するコンタクトプラグ、及び前記コンタクトプラグの上面に接しながら前記活性領域が形成されていない行毎に形成されて前記活性領域の長軸方向に延びるビットラインをさらに含むことができる。
【００２２】
本発明に係る半導体素子において、前記第１及び第２ソース／ドレーン領域と同一行に位置する素子分離膜の上面に接する第３ＳＡＣをさらに含むことができる。この場合、前記コンタクトプラグは前記第２ＳＡＣと同一列に位置する第３ＳＡＣの上面の一部及び側壁にさらに接することができる。
【００２３】
前記他の目的を達成するために本発明に係る半導体素子の製造方法においては、長軸及び短軸を有する複数個の活性領域を限定するように半導体基板に素子分離膜を形成する。前記素子分離膜が形成された前記半導体基板上に前記活性領域と交差して前記活性領域の短軸方向に延びる複数個のゲートを形成する。前記各ゲート両側の活性領域に第１及び第２ソース／ドレーン領域を形成する。前記第１及び第２ソース／ドレーン領域が形成された前記半導体基板上に、前記ゲート間の空間を完全に埋め込みつつ平坦化した上面を有する層間絶縁膜を形成する。前記層間絶縁膜上に前記活性領域が形成されていない行毎に前記活性領域の長軸方向に延びるライン状のフォトレジストパターンを形成する。前記第１及び第２ソース／ドレーン領域の上面を各々露出させるコンタクトホールが形成されるように前記フォトレジストパターンをマスクとして前記層間絶縁膜をエッチングした後、前記フォトレジストパターンを除去する。前記ゲートの上面と段差の生じないように前記コンタクトホールに導電物質を埋め込んで前記第１及び第２ソース／ドレーン領域の上面に各々接する第１及び第２ＳＡＣを形成する。さらに前記第１及び第２自己整列コンタクトパッドが形成された前記半導体基板上に他の層間絶縁膜を形成する段階と、前記層間絶縁膜と他の層間絶縁膜を貫通して前記第２自己整列コンタクトパッドの上面の一部及び側壁と、前記第２自己整列コンタクトパッドと同一列に位置する素子分離膜の上面に接するコンタクトプラグを形成する段階と、前記他の層間絶縁膜上に前記活性領域が形成されていない行毎に前記コンタクトプラグの上面に接しながら前記活性領域の長軸方向に延びるビットラインを形成する段階とを含む。
【００２４】
本発明に係る半導体素子の製造方法において、前記第１及び第２ソース／ドレーン領域を形成する段階以後に、前記ゲート間の空間を完全に埋め込まない厚さで物質膜を形成する段階をさらに含むことができる。この際に、前記物質膜は前記層間絶縁膜及びエッチング選択比を有する絶縁膜より形成されて、前記層間絶縁膜をエッチングする段階でエッチングされる。
【００２５】
本発明に係る半導体素子の製造方法において、前記第１及び第２ＳＡＣを形成する段階以後に、前記第１及び第２ＳＡＣが形成された前記半導体基板上に他の層間絶縁膜を形成した後、前記層間絶縁膜と他の層間絶縁膜を貫通して前記第２ＳＡＣの上面の一部及び側壁と、前記第２ＳＡＣと同一列に位置する素子分離膜の上面に接するコンタクトプラグとをさらに形成し得る。そして、前記他の層間絶縁膜上に前記活性領域が形成されていない行毎に前記コンタクトプラグの上面に接しながら前記活性領域の長軸方向に延びるビットラインをさらに形成することができる。
【００２６】
本発明に係る半導体素子の製造方法において、前記第１及び第２ソース／ドレーン領域と同一行に位置する素子分離膜の上面に接する第３ＳＡＣを形成する段階をさらに含んでおり、前記コンタクトプラグは前記第２ＳＡＣと同一列に位置する第３ＳＡＣの上面の一部及び側壁にさらに接するように形成することもできる。
【００２７】
本発明に係る半導体素子の製造方法において、前記フォトレジストパターンを形成する段階は、前記フォトレジストパターンが前記活性領域と同一行に位置する素子分離膜の上面を覆う突出部を有するように形成できる。この時、前記突出部は前記素子分離膜の両側のゲート上まで拡張されるように形成し得る。
【００２８】
本発明によれば、隣接したＳＡＣ間が完璧に分離された半導体素子が製造できる。そして、ＳＡＣが形成されるコンタクトホールをエッチングする時にコンタクトホールの幅が異なって発生されるエッチング不均一を解決することができる。
【００２９】
【発明の実施の形態】
以下、添付した図面に基づいて本発明の実施の形態を詳しく説明する。しかし、本発明の実施の形態は多様な他の形態に変形でき、本発明の範囲が後述する実施の形態によって限定されると解釈されてはならない。本発明の実施の形態は当業者に本発明をより完全に説明するために提供することである。したがって、図面における要素の形状などはより明確な説明を強調するために誇張されたものであり、図面において同じ符号で表された要素は同じ要素を意味する。また、ある層が他の層または半導体基板の「上」にあると記載された場合に、前記ある層は前記他の層または半導体基板に直接接触してもよく、または、その間に第３の層が介在されていても良い。
【００３０】
第１の実施の形態
図５、図６、図７Ａ、図７Ｂ、図８Ａ及び図８Ｂは、本発明の第１の実施の形態による半導体素子及びその製造方法を説明する図面である。
【００３１】
図５及び図６は本発明の第１の実施の形態による半導体素子の製造方法を順次的に示した平面図である。図７Ａ及び図７Ｂは各々図５のａ−ａ’線及びｂ−ｂ’線に沿って切開された断面図である。図８Ａ及び図８Ｂは各々図６のａ−ａ’線及びｂ−ｂ’線に沿って切開された断面図である。
【００３２】
まず、図５、図７Ａ及び図７Ｂを参照すれば、半導体基板１１０に複数個の活性領域１１５を限定するように素子分離膜１２０を形成する。この活性領域１１５はジグザグに（換言すれば、行及び列に沿って）配置されて長軸と短軸とを有する。
【００３３】
この活性領域１１５と交差して前記活性領域１１５の短軸方向Ｙに延びる複数個のゲート１３５を形成する。このゲート１３５は前記活性領域１１５当たり２つずつ交差するように形成する。
【００３４】
前記ゲート１３５はゲート絶縁膜１２２、ゲート電極１２５及びキャッピング層１２７からなる積層体と、前記積層体の側壁を取り囲むゲートスペーサ１３０を含むように形成する。
【００３５】
前記ゲート電極１２５としてドーピングされたポリシリコン膜を形成する。必要によって、ポリサイド構造になるように前記ゲート電極１２５としてドーピングされたポリシリコン膜とタングステンシリサイド膜の二重膜を形成しても良い。
【００３６】
前記キャッピング層１２７とゲートスペーサ１３０は後続工程で形成する層間絶縁膜及びエッチング選択比を有する絶縁膜より形成する。例えば、窒化膜または酸化窒化膜で形成する。
【００３７】
次に、前記各ゲート１３５の両側の活性領域１１５に不純物をイオン注入して第１及び第２ソース／ドレーン領域１４０ａ、１４０ｂを形成する。前記ゲート１３５間の空間を完全に埋め込まない程度の厚さで物質膜（分離して図示せず）を形成した後に、前記ゲート１３５間の空間を完全に埋め込む層間絶縁膜１４５を形成する。前記層間絶縁膜１４５の上面をエッチ・バックまたは化学機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：以下ＣＭＰと称する）により平坦化する。
【００３８】
図面において前記層間絶縁膜１４５の高さを前記ゲート１３５より高く示したが、前記層間絶縁膜１４５は前記ゲート１３５と同じ高さで形成しても良い。
【００３９】
前記物質膜は前記層間絶縁膜１４５とエッチング選択比を有する絶縁膜で形成する。例えば、窒化膜または酸化窒化膜で形成する。これは、後続工程において前記層間絶縁膜１４５をエッチングする間に前記物質膜がエッチング終末点として作用するようにするためである。
【００４０】
次いで、前記層間絶縁膜１４５上にフォトレジスト膜を塗布する。前記フォトレジスト膜が、前記活性領域１１５が形成されていない行だけにライン状に存在するように露光及び現像する。露光時の反射を減らすために、前記層間絶縁膜１４５とフォトレジスト膜との間にも反射防止膜を介在させ得る。こうして、ＳＡＣ形成のためのフォトレジストパターン１５０が形成される。前記フォトレジストパターン１５０は前記活性領域１１５が形成されていない行毎に前記活性領域１１５の長軸方向Ｘに延びるライン状に形成される。
【００４１】
したがって、従来の島状のフォトレジストパターンに比べてフォトレジスト膜が占める面積を十分に確保できて、フォトレジスト膜の厚さを増加させることができる。フォトレジストパターンの崩れ現象が減少し、フォトレジストパターンのエッジ部位が変形される現象が防止できる。
【００４２】
図６、図８Ａ及び図８Ｂを参照すれば、前記フォトレジストパターン１５０をマスクとして前記層間絶縁膜１４５をエッチングする。前記物質膜は前記層間絶縁膜１４５とエッチング選択比を有する絶縁膜に形成するので、前記物質膜は前記層間絶縁膜１４５をエッチングする間にエッチング終末点として作用する。
【００４３】
前記物質膜までエッチングすることによって、前記第１及び第２ソース／ドレーン領域１４０ａ、１４０ｂと、前記第１及び第２ソース／ドレーン領域１４０ａ、１４０ｂと同一行に位置する素子分離膜１２０の上面を各々露出させるコンタクトホールＨ21、Ｈ22、Ｈ23とを形成する。前記フォトレジストパターン１５０がライン状であるため全てのコンタクトホールが同じ大きさに形成される。よって、コンタクトホールの幅が相異なって生じるエッチング不均一が解決できる。
【００４４】
前記フォトレジストパターン１５０を除去した後に、前記コンタクトホールＨ21、Ｈ22、Ｈ23を完全に埋め込む導電膜を形成する。前記導電膜として、ドーピングされたポリシリコン膜を形成し得る。
【００４５】
次に、前記キャッピング層１２７が露出されるまで前記導電膜と層間絶縁膜１４５の上面をエッチ・バックまたはＣＭＰにより平坦化する。これによって、第１、第２及び第３ＳＡＣ１５５ａ、１５５ｂ、１５５ｃが形成される。前記第１、第２及び第３ＳＡＣ１５５ａ、１５５ｂ、１５５ｃは前記ゲート１３５の上面と同じ高さであり、前記第１及び第２ソース／ドレーン領域１４０ａ、１４０ｂと、前記第１及び第２ソース／ドレーン領域１４０ａ、１４０ｂと同一行に位置する素子分離膜１２０の上面に各々接して、相等しい大きさを有する。ライン状のフォトレジストパターンを形成することによってフォトレジストパターンのエッジ部位が変形する現象が防止されるので、隣接したＳＡＣ間は完璧に分離される。
【００４６】
第２の実施の形態
度９、図１０、図１１Ａ、図１１Ｂ、図１２Ａ及び図１２Ｂは本発明の第２の実施の形態による半導体素子及びその製造方法を説明するための図面である。
【００４７】
図９及び図１０は本発明の第２実施の形態による半導体素子の製造方法を順次的に示した平面図である。図１１Ａ及び図１１Ｂは各々図９のａ−ａ’線及びｂ−ｂ’線に沿って切開された断面図である。図１２Ａ及び図１２Ｂは各々図１０のａ−ａ’線及びｂ−ｂ’線に沿って切開された断面図である。本第２の実施の形態においては前述した第１の実施の形態と同じ要素に対しは同じ符号を付する。また、本第２の実施の形態は前述した第１の実施の形態に後続する工程である。
【００４８】
図９、図１１Ａ及び図１１Ｂを参照すれば、前述した第１の実施の形態の工程を進行した後に、図６に示されたの結果物である半導体基板上に他の層間絶縁膜１６０を形成する。
【００４９】
前記第２ＳＡＣ１５５ｂの上面一部及び側壁と、前記第２ＳＡＣ１５５ｂと同一列に位置して前記第２ＳＡＣ１５５ｂの次行に位置する素子分離膜１２０の上面を露出させるコンタクトホールＨ24が形成されるように、前記層間絶縁膜１４５と他の層間絶縁膜１６０をエッチングする。示されたように、前記コンタクトホールＨ24は前記第２ＳＡＣ１５５ｂと同一列に位置する第３ＳＡＣ１５５ｃの上面一部及び側壁を露出させることもできる。
【００５０】
前記コンタクトホールＨ24の内壁と底面に障壁金属膜１６３を形成する。前記障壁金属膜は後続工程で前記コンタクトホールＨ24に埋め込められる導電膜が金属膜の場合、金属原子が前記層間絶縁膜１４５、１６０内に広がることを防止する。前記障壁金属膜としてＴｉ膜とＴｉＮ膜との複合膜を形成し得る。前記Ｔｉ膜とＴｉＮ膜との複合膜は化学的気相蒸着法によって形成できる。
【００５１】
次に、前記コンタクトホールＨ24を完全に埋め込む導電膜を形成する。前記導電膜として金属膜であるＷ膜を形成し得る。前記他の層間絶縁膜１６０の上面が露出されるように前記導電膜の上面をエッチ・バックまたはＣＭＰにより平坦化する。
【００５２】
これにより、前記層間絶縁膜１４５と他の層間絶縁膜１６０を貫通して前記第２ＳＡＣ１５５ｂの上面の一部及び側壁と、前記第２ＳＡＣ１５５ｂと同一列に位置する素子分離膜１２０の上面及び前記第２ＳＡＣ１５５ｂと同一列に位置する第３ＳＡＣ１５５ｃの上面の一部及び側壁に接するコンタクトプラグ１６５が形成される。
【００５３】
従来は第２ＳＡＣ５５ｂが第１ＳＡＣ５５ａより大きく形成されていたため、コンタクトプラグが前記第２ＳＡＣ５５ｂの上面に接して形成される。本発明によれば、前記コンタクトプラグ１６５は前記素子分離膜１２０の上面に接して形成されるが、前記第２ＳＡＣ１５５ｂの側壁にも接するために前記活性領域１１５と電気的に連結される。前記コンタクトプラグ１６５は従来のコンタクトプラグに比べて大きく形成し得る。
【００５４】
図１０、図１２Ａ及び図１２Ｂを参照すれば、前記他の層間絶縁膜１６０上に前記活性領域１１５が形成されていない行毎に前記コンタクトプラグ１６５の上面に接しながら前記活性領域１１５の長軸方向Ｘに延びるビットライン１８０を形成する。前記ビットライン１８０の幅が前記コンタクトプラグ１６５の幅より小さく形成される。
【００５５】
このために、前記コンタクトプラグ１６５が形成された半導体基板上に導電性リセス防止膜１６７、ビットライン導電層１７０及びビットラインキャッピング層１７２を順次的に形成する。前記ビットライン導電層１７０として金属膜のＷ膜を形成し得る。前記キャッピング層１７２上に前記活性領域１１５が形成された行毎にビットライン形成のためのフォトレジストパターン（図示せず）を形成する。
【００５６】
前記フォトレジストパターンをマスクとして前記ビットラインキャッピング層１７２及びビットライン導電層１７０をパターニングする。次に、前記リセス防止膜１６７までパターニングする。前記リセス防止膜１６７は前記ビットラインキャッピング層１７２及びビットライン導電層１７０をパターニングする間、前記コンタクトプラグ１６５の表面がリセスされることを防止する。前記フォトレジストパターンを除去した後に、前記パターニングされたリセス防止膜１６７、ビットライン導電層１７０及びビットラインキャッピング層１７２の側壁を取り囲むビットラインスペーサ１７５を形成する。
【００５７】
前記リセス防止膜１６７には導電性膜を形成せねばならず、Ｔｉ膜とＴｉＮ膜との複合膜を形成し得る。前記Ｔｉ膜とＴｉＮ膜との複合膜は化学的気相蒸着法により形成し得る。前記リセス防止膜１６７にＴｉ膜とＴｉＮ膜との複合膜を形成すると、前記リセス防止膜１６７は障壁金属膜の役割も兼ねることができる。
【００５８】
第３の実施の形態
図１３、図１４、図１５Ａ、図１５Ｂ、図１６Ａ及び図１６Ｂは本発明の第３の実施の形態による半導体素子及びその製造方法を説明するための図面である。図１３及び図１４は本発明の第３の実施の形態による半導体素子の製造方法を順次的に示した平面図である。図１５Ａ及び図１５Ｂは各々図１３のａ−ａ’線及びｂ−ｂ’線に沿って切開された断面図である。図１６Ａ及び図１６Ｂは各々図１４のａ−ａ’線及びｂ−ｂ’線に沿って切開した断面図である。本第３の実施の形態においては前述した第１の実施の形態と同じ要素に対しては同じ符号を付する。また、本第３の実施の形態はＳＡＣ形成のためのフォトレジストパターンを形成する以前の工程は前述した第１の実施の形態と同様である。
【００５９】
図１３、図１５Ａ及び図１５Ｂを参照すれば、前述した第１の実施の形態と同様に層間絶縁膜１４５を形成する工程まで行う。
【００６０】
次いで、前記層間絶縁膜１４５上に前記活性領域１１５が形成されていない行毎に前記活性領域１１５の長軸方向Ｘに延びるライン状のフォトレジストパターン１５０’を形成する。この時、前記フォトレジストパターン１５０’が前記活性領域１１５と同一行に位置する素子分離膜１２０の上面を覆う突出部１５０ａを有するように形成する。示されたように、従来の島状のフォトレジストパターン５０に比べてフォトレジスト膜が占める面積を十分に確保できて、フォトレジスト膜の厚さを増加させ得る。したがって、フォトレジストパターンの崩れ現象が減少し、フォトレジストパターンのエッジ部位が変形される現象が防止される。
【００６１】
図１４、図１６Ａ及び図１６Ｂを参照すれば、前記第１及び第２ソース／ドレーン領域１４０ａ、１４０ｂの上面を各々露出させるコンタクトホールＨ21、Ｈ22が形成されるように前記フォトレジストパターン１５０’をマスクとして前記層間絶縁膜１４５をエッチングする。ライン状のフォトレジストパターンを形成することによって全てのコンタクトホールが同じ大きさで形成される。したがって、コンタクトホールの相異なる幅によって生じるエッチング不均一が解決できる。
【００６２】
前記フォトレジストパターン１５０を除去した後に、前記ゲート１３５の上面と同じ高さであり、前記第１及び第２ソース／ドレーン領域１４０ａ、１４０ｂの上面に各々接する第１及び第２ＳＡＣ１５５ａ、１５５ｂを形成する。前記第１及び第２ＳＡＣ１５５ａ、１５５ｂは相等しい大きさを有する。ライン状のフォトレジストパターンを形成することによって、フォトレジストパターンのエッジ部位が変形される現象を防止したので、隣接したＳＡＣは相互完璧に分離される。
【００６３】
第４の実施の形態
図１７、図１８Ａ及び図１８Ｂは本発明の第４の実施の形態による半導体素子及びその製造方法を説明する図面である。図１７は本発明の第４の実施の形態による半導体素子の製造方法を説明する平面図である。図１８Ａ及び図１８Ｂは各々図１７のａ−ａ’線及びｂ−ｂ’線に沿って切開された断面図である。本第４の実施の形態において前述した第３の実施の形態と同じ要素に対しては同じ符号を付する。また、本第４の実施の形態は前述した第３の実施の形態に後続する工程である。
【００６４】
図１７、図１８Ａ及び図１８Ｂを参照すれば、図１４に示された結果物である半導体基板上に他の層間絶縁膜１６０を形成する。
【００６５】
前記第２ＳＡＣ１５５ｂの上面一部及び側壁と、前記第２ＳＡＣ１５５ｂと同一列に位置して前記第２ＳＡＣ１５５ｂの次行に位置する素子分離膜１２０の上面を露出させるコンタクトホールＨ34が形成されるように、前記層間絶縁膜１４５と他の層間絶縁膜１６０をエッチングする。前記コンタクトホールＨ34の内壁と底面に障壁金属膜１６３を形成する。
【００６６】
前記障壁金属膜は後続工程において前記コンタクトホールＨ34に埋め込まれる導電膜が金属膜である場合、金属原子が前記層間絶縁膜１４５、１６０内に広がることを防止する。前記障壁金属膜としてＴｉ膜とＴｉＮ膜との複合膜を形成し得る。前記Ｔｉ膜とＴｉＮ膜との複合膜は化学的気相蒸着法により形成し得る。
【００６７】
次に、前記コンタクトホールＨ34内に導電物質を埋め込んで前記第２ＳＡＣ１５５ｂの上面の一部及び側壁と、前記第２ＳＡＣ１５５ｂと同一列に位置する素子分離膜１２０の上面に接するコンタクトプラグ１６５’を形成する。前記導電物質として金属のＷを埋め込んでも良い。
【００６８】
従来は第２ＳＡＣ５５ｂが第１ＳＡＣ５５ａより大きく形成されるので、コンタクトプラグが前記第２ＳＡＣ５５ｂの上面に接して形成される。本発明によれば、前記コンタクトプラグ１６５’は前記素子分離膜１２０の上面に接して形成されるが、前記第２ＳＡＣ１５５ｂの側壁にも接するために前記活性領域１１５と電気的に連結される。
【００６９】
前記コンタクトプラグ１６５’は従来のコンタクトプラグに比べて大きく形成し得る。以後には図１０、図１２Ａ及び図１２Ｂを参照して説明したようなビットライン形成工程を進行することができる。
【００７０】
第５の実施の形態
図１９は本発明の第５の実施の形態による半導体素子及びその製造方法を説明する平面図である。本第５の実施の形態においては前述した第３の実施の形態と同じ要素に対しては同じ符号を付する。また、本第５の実施の形態はＳＡＣ形成のためのフォトレジストパターンを形成する工程以外には前述した第３の実施の形態と同様である。
【００７１】
図１９を参照すれば、前述した第３の実施の形態と同様に層間絶縁膜１４５を形成する工程までに行う。
【００７２】
次いで、前記層間絶縁膜１４５上に前記活性領域１１５が形成されていない行毎に前記活性領域１１５の長軸方向Ｘに延びるライン状のフォトレジストパターン１５０”を形成する。
【００７３】
この時、前記フォトレジストパターン１５０”は前記活性領域１１５と同一行に位置する素子分離膜１２０の上面を覆う突出部１５０ｂを有するように形成する。
【００７４】
この突出部１５０ｂは前記素子分離膜１２０両側のゲート１３５上まで拡張されるように形成される。以後には図１４、図１５Ａ及び図１５Ｂを参照して説明した工程と同様に進行する。
【００７５】
この工程に後続して、第４の実施の形態と同じ工程を進行しても良い。
【００７６】
本第５の実施の形態によれば、図１９に示されたように、従来の島状のフォトレジストパターン５０に比べてフォトレジスト膜が占める面積を十分に確保でき、フォトレジスト膜の厚さを増加させることができる。したがって、フォトレジストパターンの倒れさ現象が減少し、フォトレジストパターンのエッジ部位が変形される現象が防止される。ライン状のフォトレジストパターンを形成することによって、全てのコンタクトホールが同じ高さで形成される。したがって、コンタクトホールの幅が異なって発生されるエッチング不均一が解決される。フォトレジストパターンのエッジ部位が変形される現象を防止したので、隣接するＳＡＣ間は完璧に分離される。
【００７７】
以上、本発明を好ましい実施の形態を上げて詳細に説明したが、本発明はこれらの実施の形態に限定されず、本発明の技術的思想内で当業者によって多様な変形が可能なのは明白である。例えば、本発明の実施の形態による半導体素子及び製造方法においては前記活性領域を実質的に一字状に形成したが、当業者によっては前記活性領域を実質的にＴ字状に形成し得る。前記活性領域が実質的にＴ字状に形成された場合には、前記第３ＳＡＣは前記活性領域の上面に接して形成される。
【００７８】
【発明の効果】
以上説明したように、本発明によれば、ＳＡＣ形成のためのフォトレジストパターンをライン状で形成する。したがって、従来に比べてフォトレジスト膜が占める面積を十分に確保できて、フォトレジスト膜の厚さを増加させ得る。フォトレジストパターンの崩れ現象が減少し、フォトレジストパターンのエッジ部位が変形される現象が防止され、従来より良好なパターンを具現できる。これによって、隣接したＳＡＣが相互完璧に分離される。
【００７９】
そして、全てのＳＡＣが同じ大きさで形成される。したがって、ＳＡＣが形成されるコンタクトホールのエッチング時、コンタクトホールの幅が異なって生じるエッチング不均一が解決される。結果的に、従来より高再現性のＳＡＣを形成できる。
【図面の簡単な説明】
【図１】  従来のＳＡＣを備えた半導体素子及びその製造方法を説明する図面である。
【図２】  従来のＳＡＣを備えた半導体素子及びその製造方法を説明する図面である。
【図３】  Ａ及びＢは、従来のＳＡＣを備えた半導体素子及びその製造方法を説明する図面である。
【図４】  Ａ及びＢは、従来のＳＡＣを備えた半導体素子及びその製造方法を説明する図面である。
【図５】  本発明の第１の実施の形態による半導体素子及びその製造方法を説明する図面である。
【図６】  本発明の第１の実施の形態による半導体素子及びその製造方法を説明する図面である。
【図７】  Ａ及びＢは、本発明の第１の実施の形態による半導体素子及びその製造方法を説明する図面である。
【図８】  Ａ及びＢは、本発明の第１の実施の形態による半導体素子及びその製造方法を説明する図面である。
【図９】  本発明の第２の実施の形態による半導体素子及びその製造方法を説明する図面である。
【図１０】  本発明の第２の実施の形態による半導体素子及びその製造方法を説明する図面である。
【図１１】  Ａ及びＢは、本発明の第２の実施の形態による半導体素子及びその製造方法を説明する図面である。
【図１２】  Ａ及びＢは、本発明の第２の実施の形態による半導体素子及びその製造方法を説明する図面である。
【図１３】  本発明の第３の実施の形態による半導体素子及びその製造方法を説明する図面である。
【図１４】  本発明の第３の実施の形態による半導体素子及びその製造方法を説明する図面である。
【図１５】  Ａ及びＢは、本発明の第３の実施の形態による半導体素子及びその製造方法を説明する図面である。
【図１６】  Ａ及びＢは、本発明の第３の実施の形態による半導体素子及びその製造方法を説明する図面である。
【図１７】  本発明の第４の実施の形態による半導体素子及びその製造方法を説明する図面である。
【図１８】  Ａ及びＢは、本発明の第４の実施の形態による半導体素子及びその製造方法を説明する図面である。
【図１９】  本発明の第５の実施の形態による半導体素子及びその製造方法を説明する図面である。
【符号の説明】
１１０…半導体基板
１１５…活性領域
１２０…素子分離膜
１３５…ゲート
１４０ａ、１４０ｂ…第１及び第２ソース／ドレーン領域
１４５…層間絶縁膜
１５０…フォトレジストパターン
【図１】
0004167448.tif 000002
【図２】
0004167448.tif 000003
【図３】
0004167448.tif 000004
【図４】
0004167448.tif 000005
【図５】
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【図６】
0004167448.tif 000007
【図７】
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【図８】
0004167448.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0004167448.tif 000017
【図１７】
0004167448.tif 000018
【図１８】
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【図１９】
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