【手続補正書】
【提出日】平成20年5月26日(2008.5.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  テストモードと通常モードとを動作モードとして有する半導体記憶装置であって、
複数の領域に分割されるメモリセルアレイと、
前記複数の領域にそれぞれ対応して設けられデータ伝達を行なう複数の読出データ線と、
前記複数の領域にそれぞれ対応して設けられデータ伝達を行なう複数の書込データ線と、
不揮発的に置換情報を保持し、前記置換情報に応じたシフト制御信号を出力する置換制御回路と、
使用する読出データ線を前記複数の読出データ線のうちから所定数選択し、かつ、使用する書込データ線を前記複数の書込データ線のうちから前記所定数選択するデータ線シフト回路とを備え、
前記データ線シフト回路は、
前記通常モードでは、前記シフト制御信号に応じて前記複数の書込データ線のうちの第１、第２の書込データ線のいずれか一方を第１の入力ノードに接続し、前記テストモードでは前記第１の書込データ線を前記第１の入力ノードに接続する第１のスイッチ回路と、
前記通常モードでは、前記シフト制御信号に応じて前記複数の読出データ線のうちの第１、第２の読出データ線のいずれか一方を第１の出力ノードに接続し、前記テストモードでは、前記第１の読出データ線を前記第１の出力ノードに接続する第２のスイッチ回路と、
前記テストモードにおいて活性化し、前記第１の書込データ線のデータを前記第１の読出データ線に伝達する第１のデータ伝達回路とを含む、半導体記憶装置。
【請求項２】  前記第１の入力ノードに書込データ信号を出力し、前記第１の出力ノードから出力される読出データ信号を受ける入出力回路をさらに備え、
前記入出力回路は、
書込データバスから前記書込データ信号を受けて前記第１の入力ノードに与える入力回路と、
前記第１の出力ノードから出力される前記読出データ信号を受けて読み出しデータバスに出力する出力回路とを含み、
前記第１のデータ伝達回路は、
前記第１の書込データ線のデータを前記第１の読出データ線に伝達する経路上に設けられ、前記テストモードにおいて導通状態となり、前記通常モードにおいて非導通状態となる第１のトランスミッションゲート回路を含む、請求項１に記載の半導体記憶装置。
【請求項３】  前記データ線シフト回路は、
前記テストモードにおいては、シフトイネーブル信号を活性化し、前記通常モードにおいては、前記シフト制御信号に応じて前記シフトイネーブル信号を活性化する信号出力部をさらに含み、
前記第１のスイッチ回路は、
前記第１の書込データ線と前記第１の入力ノードとの間に接続され、前記シフトイネーブル信号の活性化、非活性化に応じてそれぞれ非導通状態、導通状態となる第２のトランスミッションゲート回路と、
前記第２の書込データ線と前記第１の入力ノードとの間に接続され、前記シフトイネーブル信号の活性化、非活性化に応じてそれぞれ導通状態、非導通状態となる第３のトランスミッションゲート回路とを含み、
前記第２のスイッチ回路は、
前記第１の読出データ線と前記第１の出力ノードとの間に接続され、前記シフトイネーブル信号の活性化、非活性化に応じてそれぞれ非導通状態、導通状態となる第４のトランスミッションゲート回路と、
前記第２の読出データ線と前記第１の出力ノードとの間に接続され、前記シフトイネーブル信号の活性化、非活性化に応じてそれぞれ導通状態、非導通状態となる第５のトランスミッションゲート回路とを含む、請求項２に記載の半導体記憶装置。
【請求項４】  前記第１の入力ノードに書込データ信号を出力し、前記第１の出力ノードから出力される読出データ信号を受ける入出力回路をさらに備え、
前記入出力回路は、
データバスから前記書込データ信号を受けて前記第１の入力ノードに与える入力回路と、
前記第１の出力ノードから出力される前記読出データ信号を受けて前記データバスに出力する出力回路とを含み、
前記第１のデータ伝達回路は、
前記第１の書込データ線の書込データを前記第１の読出データ線に伝達する経路上に設けられ、前記書込データを保持するフリップフロップ回路と、
前記テストモードにおいて活性化し、前記フリップフロップ回路の出力を反転するクロックドインバータとを含む、請求項１に記載の半導体記憶装置。
【請求項５】  前記データ線シフト回路は、
前記テストモードにおいては、シフトイネーブル信号を活性化し、前記通常モードにおいては、前記シフト制御信号に応じて前記シフトイネーブル信号を活性化する信号出力部をさらに含み、
前記第１のスイッチ回路は、
前記第１の書込データ線と前記第１の入力ノードとの間に接続され、前記シフトイネーブル信号の活性化、非活性化に応じてそれぞれ非導通状態、導通状態となる第１のトランスミッションゲート回路と、
前記第２の書込データ線と前記第１の入力ノードとの間に接続され、前記シフトイネーブル信号の活性化、非活性化に応じてそれぞれ導通状態、非導通状態となる第２のトランスミッションゲート回路とを含み、
前記第２のスイッチ回路は、
前記第１の読出データ線と前記第１の出力ノードとの間に接続され、前記シフトイネーブル信号の活性化、非活性化に応じてそれぞれ非導通状態、導通状態となる第３のトランスミッションゲート回路と、
前記第２の読出データ線と前記第１の出力ノードとの間に接続され、前記シフトイネーブル信号の活性化、非活性化に応じてそれぞれ導通状態、非導通状態となる第４のトランスミッションゲート回路とを含む、請求項４に記載の半導体記憶装置。
【請求項６】  前記データ線シフト回路は、
前記テストモードにおいて活性化し、前記第２の書込データ線のデータを前記第２の読出データ線に伝達する第２のデータ伝達回路をさらに含む、請求項１に記載の半導体記憶装置。
【請求項７】  前記第１、第２のデータ伝達回路は、それぞれ第１、第２のテスト信号の活性化に応じてデータ伝達を行い、
前記データ線シフト回路は、
前記テストモードにおいては、前記第１のテスト信号の活性化に応じてシフトイネーブル信号を非活性化し、前記第２のテスト信号の活性化に応じて前記シフトイネーブル信号を活性化し、前記通常モードにおいては、前記シフト制御信号に応じて前記シフトイネーブル信号を活性化する信号出力部をさらに含み、
前記第１のスイッチ回路は、
前記第１の書込データ線と前記第１の入力ノードとの間に接続され、前記シフトイネーブル信号の活性化、非活性化に応じてそれぞれ非導通状態、導通状態となる第１のトランスミッションゲート回路と、
前記第２の書込データ線と前記第１の入力ノードとの間に接続され、前記シフトイネーブル信号の活性化、非活性化に応じてそれぞれ導通状態、非導通状態となる第２のトランスミッションゲート回路とを含み、
前記第２のスイッチ回路は、
前記第１の読出データ線と前記第１の出力ノードとの間に接続され、前記シフトイネーブル信号の活性化、非活性化に応じてそれぞれ非導通状態、導通状態となる第３のトランスミッションゲート回路と、
前記第２の読出データ線と前記第１の出力ノードとの間に接続され、前記シフトイネーブル信号の活性化、非活性化に応じてそれぞれ導通状態、非導通状態となる第４のトランスミッションゲート回路とを含む、請求項６に記載の半導体記憶装置。
【請求項８】  前記複数の読出データ線は、
複数の正規読出データ線と、
冗長読出データ線とを含み、
前記複数の書込データ線は、
複数の正規書込データ線と、
冗長書込データ線とを含む、請求項１に記載の半導体記憶装置。
【請求項９】  テストモードと通常モードとを動作モードとして有する半導体記憶装置であって、
複数の領域に分割されるメモリセルアレイと、
前記複数の領域にそれぞれ対応して設けられデータ伝達を行なう複数のデータ線と、
不揮発的に置換情報を保持し、前記置換情報に応じたシフト制御信号を出力する置換制御回路と、
使用するデータ線を前記複数のデータ線のうちから所定数選択するデータ線シフト回路とを備え、
前記データ線シフト回路は、
前記通常モードでは、前記シフト制御信号に応じて前記複数のデータ線のうちの第１、第２のデータ線のいずれか一方を第１のノードに接続し、前記テストモードでは前記第１、第２のデータ線の両方を前記第１のノードと接続する第１のスイッチ回路と、
前記テストモードにおいて活性化し、前記第１のデータ線のデータを前記第２のデータ線に伝達するデータ伝達回路とを含む、半導体記憶装置。
【請求項１０】  前記データ伝達回路は、前記第１のデータ線に伝達された信号を第１のテスト制御信号に応じてテストデータとして取込み、前記テストデータを第２のテスト制御信号に応じて前記第２のデータ線に出力し、
データバスと、
前記データバスから信号を前記第１のテスト制御信号に応じて受けて前記第１のノードに向けて出力し、前記第１のノードから前記第２のテスト制御信号に応じて信号を受けて前記データバスに向けて出力する入出力回路とをさらに備える、請求項９に記載の半導体記憶装置。
【請求項１１】  前記データ伝達回路は、
前記第１のテスト制御信号に応じて導通し、前記第１のデータ線上の信号を伝達するトランスミッションゲートと、
前記トランスミッションゲートによって伝達された信号を保持するラッチ回路と、
前記第２のテスト制御信号に応じて前記ラッチ回路の出力を前記第２のデータ線に出力するクロックドインバータとを含む、請求項１０に記載の半導体記憶装置。
【請求項１２】  前記複数のデータ線は、
複数の正規データ線と、
冗長データ線とを含む、請求項９に記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
請求項９に記載の半導体記憶装置は、テストモードと通常モードとを動作モードとして有する半導体記憶装置であって、複数の領域に分割されるメモリセルアレイと、複数の領域にそれぞれ対応して設けられデータ伝達を行なう複数のデータ線と、不揮発的に置換情報を保持し、置換情報に応じたシフト制御信号を出力する置換制御回路と、使用するデータ線を複数のデータ線のうちから所定数選択するデータ線シフト回路とを備え、データ線シフト回路は、通常モードでは、シフト制御信号に応じて複数のデータ線のうちの第１、第２のデータ線のいずれか一方を第１のノードに接続し、テストモードでは第１、第２のデータ線の両方を第１のノードと接続する第１のスイッチ回路と、テストモードにおいて活性化し、第１のデータ線のデータを第２のデータ線に伝達するデータ伝達回路とを含む。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正の内容】
【００６８】
［実施の形態２］
実施の形態２では、書込データ線と読出データ線が分離されそれぞれにシフトスイッチを有しているが、外部とのデータの入出力は共通する入出力データバスによって行なう場合について説明する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００８４
【補正方法】変更
【補正の内容】
【００８４】
ＮＯＲ回路８０は、シフト制御信号ＳＦＴ＜ｉ＞とテスト制御信号ＴＭＢＵＳＣＨＫ２とを受ける。ＮＯＲ回路８２は、テスト制御信号ＴＭＢＵＳＣＨＫ１とＮＯＲ回路８０の出力とを受けて信号ＳＦＴＥ＜ｉ＞を出力する。インバータ７６はテスト制御信号ＴＭＢＵＳＣＨＫ２を受けて反転する。トランスミッションゲート回路７８は、ノードＮ７にノードＡが接続され、ノードＮ５にノードＢが接続され、インバータ７６の出力をノードＥに受ける。なおトランスミッションゲート回路７８の構成は、図４に示したトランスミッションゲート回路３４と同様であり説明は繰返さない。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００９０
【補正方法】変更
【補正の内容】
【００９０】
一方、テスト制御信号ＴＭＢＵＳＣＨＫ２をＨレベルに設定し、かつ、テスト制御信号ＴＭＢＵＳＣＨＫ１をＬレベルに設定した場合、クロックドインバータ７４は活性化状態にあり、一方クロックドインバータ６４は非活性化状態にある。また、トランスミッションゲート回路４４，４０は非導通状態であり、トランスミッションゲート回路４６，４２は導通状態である。Ｄフリップフロップ７２は、クロック信号ＣＬＫの立上がりレベルに同期して入力ノードＡに与えられた信号を出力ノードＢから出力する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１００
【補正方法】変更
【補正の内容】
【０１００】
シフトスイッチ回路２２ｄは、さらに、ノードＮ１１がノードＢに接続され、ノードＮ１２がノードＡに接続され、信号ＳＦＴＥ０をノードＥに受けるトランスミッションゲート回路１１４と、ノードＮ１２にノードＢが接続され、ノードＮ１４にノードＡが接続され、インバータ１０２の出力をノードＥに受けるトランスミッションゲート回路１０４と、ノードＮ１７にノードＡが接続され、ノードＮ１３にノードＢが接続され、インバータ１０２の出力をノードＥに受けるトランスミッションゲート回路１０６と、ノードＮ１３がノードＡに接続され、ノードＮ１１がノードＢに接続され、信号ＳＦＴＥ１をノードＥに受けるトランスミッションゲート回路１１６と、ノードＮ１２とノードＮ１３との間に接続されるデータ伝達回路１０８とを含む。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１０６
【補正方法】変更
【補正の内容】
【０１０６】
時刻ｔ３において信号ＴＭＢＵＳＣＨＫ１をＨレベルに設定すると、テストモードに設定されてシフト制御信号ＳＦＴＥ０，ＳＦＴＥ１はともにＨレベルに変化する。また、トランスミッションゲート回路１０４，１０６は非導通状態となり、メモリセルアレイ側とノードＮ１２，Ｎ１３は切離される。時刻ｔ４において信号ＴＭＢＵＳＣＨＫ１をＨレベルに設定したまま信号ＴＭＢＵＳＣＨＫＷをＨレベルに設定すると、トランスミッションゲート回路１１８は導通状態となり、インバータ１２０，１２２で構成されるラッチ回路にライトデータが書込まれる。そして信号ＴＭＢＵＳＣＨＫＷをＬレベルにすると、ノードＮ１５，Ｎ１６に書込データが保持される。