(57)【要約】  複数の半導体構成素子（１）を製造する方法において、ａ）第１半導体層（２１）と、第２半導体層（２２）と、前記第１半導体層と前記第２半導体層との間に配置された、放射を生成及び／又は受信するために設けられた活性領域（２５）とを有する半導体積層体（２）を用意するステップと、ｂ）前記第２半導体層の、前記第１半導体層とは反対の側に、第１端子層（３１）を形成するステップと、ｃ）前記半導体積層体を貫通する複数の切欠部（２９）を形成するステップと、ｄ）前記第１半導体層と前記第１端子層との間に導電接続を形成するために、前記切欠部内に導電層（４）を形成するステップと、ｅ）複数の半導体構成素子に個別化するステップであって、この際に、前記半導体積層体から、前記複数の切欠部のうちの少なくとも１つの切欠部を有する、それぞれの半導体構成素子につき１つずつの半導体本体（２０）が形成され、前記少なくとも１つの切欠部は、前記半導体本体を平面図で見たときに前記半導体本体によって完全に取り囲まれている、ステップと、を有することを特徴とする方法が提示される。さらには、半導体構成素子が提示される。
2017512380.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体構成素子（１）を製造する方法において、
ａ）第１半導体層（２１）と、第２半導体層（２２）と、前記第１半導体層と前記第２半導体層との間に配置された、放射を生成及び／又は受信するために設けられた活性領域（２５）とを有する半導体積層体（２）を用意するステップと、
ｂ）前記第２半導体層の、前記第１半導体層とは反対の側に、第１端子層（３１）を形成するステップと、
ｃ）前記半導体積層体を貫通する複数の切欠部（２９）を形成するステップと、
ｄ）前記第１半導体層と前記第１端子層との間に導電接続を形成するために、前記切欠部内に導電層（４）を形成するステップと、
ｅ）複数の半導体構成素子に個別化するステップであって、この際に、前記半導体積層体から、前記複数の切欠部のうちの少なくとも１つの切欠部を有する、それぞれの半導体構成素子につき１つずつの半導体本体（２０）が形成され、前記少なくとも１つの切欠部は、前記半導体本体を平面図で見たときに前記半導体本体によって完全に取り囲まれている、ステップと、
を有することを特徴とする方法。
【請求項２】
前記活性領域と前記導電層との間に電気的絶縁のために分離層（７３）を被着させ、
前記分離層（７３）は、少なくとも前記第２半導体層及び前記活性領域の高さまで、前記切欠部の側面（２９０）を被覆している、
請求項１記載の方法。
【請求項３】
前記分離層を形成するために、前記分離層のための材料を、前記切欠部を有する前記半導体積層体の上に全面的に被着させ、
前記半導体積層体の前記半導体層の主延在平面に対して斜め又は垂直に延在する面だけが前記分離層によって被覆されたまま留まるように、前記材料を、方向選択的なエッチング方法によって除去する、
請求項１又は２記載の方法。
【請求項４】
後続の別の方向選択的なエッチング方法によって前記分離層の別の材料を除去し、前記切欠部内にて前記第１半導体層を部分的に露出させる、
請求項３記載の方法。
【請求項５】
前記別の方向選択的なエッチング方法によって、前記第１端子層を露出させる、
請求項４記載の方法。
【請求項６】
前記切欠部を形成する前に、前記半導体積層体と前記第１端子層との間に、開口部（７１２）を有する第１絶縁層（７１）を形成し、
前記切欠部を、前記半導体積層体を平面図で見たときに前記開口部に重なるように形成する、
請求項１から３のいずれか１項記載の方法。
【請求項７】
前記ステップｃ）の前に、前記半導体積層体のための成長基板（２００）を除去する、
請求項１から６のいずれか１項記載の方法。
【請求項８】
前記導電層を被着させる前に、前記半導体積層体の上に、複数の開口部（８１）を有するマスク層（８）を被着させ、
それぞれの切欠部は、平面図で見たときに前記複数の開口部のうちの１つの内側に完全に配置されており、前記第１半導体層は、前記切欠部の側方では部分的に前記マスク層を有さない、
請求項１から７のいずれか１項記載の方法。
【請求項９】
前記開口部は、前記半導体積層体からの距離が大きくなるにつれて先細り、
平面図で見たときに、前記開口部内に堆積される前記導電層の材料が、前記マスク層の上に堆積される前記導電層の材料に重なるように、前記導電層のための材料を、前記半導体積層体の主延在平面に対して垂直に延在する垂直方向に対して斜めに延在する主堆積方向に堆積させる、
請求項８記載の方法。
【請求項１０】
前記導電層の上にカバー層（７４）を被着させ、
前記カバー層を、前記第１半導体層の材料除去のためにマスクとして使用する、
請求項１から９のいずれか１項記載の方法。
【請求項１１】
前記ステップｂ）と前記ステップｃ）との間に、前記半導体積層体を支持体に固定させる、
請求項１から１０のいずれか１項記載の方法。
【請求項１２】
半導体構成素子（１）において、
前記半導体構成素子（１）は、
第１半導体層（２１）と、第２半導体層（２２）と、前記第１半導体層と前記第２半導体層との間に配置された、放射を生成及び／又は受信するために設けられた活性領域（２５）とを備える半導体本体（２０）を有し、
・前記第２半導体層の、前記第１半導体層とは反対の側に、第１端子層（３１）が配置されており、
・前記半導体本体は、少なくとも１つの切欠部（２９）を有し、前記切欠部（２９）は、前記半導体本体を貫通して延在しており、前記半導体本体を平面図で見たときに前記半導体本体によって完全に取り囲まれており、
・前記少なくとも１つの切欠部内に、導電層（４）が配置されており、前記導電層は、前記第１半導体層と前記第１端子層との間に導電接続を形成する、
ことを特徴とする、半導体構成素子。
【請求項１３】
前記導電層は、前記少なくとも１つの切欠部内にて前記第１半導体層に直接的に相接している、
請求項１２記載の半導体構成素子。
【請求項１４】
前記導電層は、前記第１半導体層の、前記活性領域とは反対側にある放射通過面（１１）の上に部分的に配置されている、
請求項１２又は１３記載の半導体構成素子。
【請求項１５】
前記第１半導体層は、コンタクト層（２１０）を有し、
前記コンタクト層（２１０）は、前記半導体構成素子を平面図で見たときに前記導電層の下側だけに形成されている、
請求項１２から１４のいずれか１項記載の半導体構成素子。
【請求項１６】
前記第１端子層と前記第２半導体層との間に、前記第２半導体層の電気的コンタクトのための第２端子層（３２）が配置されている、
請求項１２から１５のいずれか１項記載の半導体構成素子。
【請求項１７】
請求項１から１１のいずれか１項記載の方法に基づいて製造されている、
請求項１２から１６のいずれか１項記載の半導体構成素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、半導体構成素子を製造する方法、及び、半導体構成素子に関する。
【０００２】
例えば、ガリウムヒ素又はインジウムリンをベースにした発光ダイオードのようなオプトエレクトロニクス半導体構成素子では、多くの場合、電流拡散のため、電気的コンタクトのため、及び電流印加のために、放射出射側にある金属グリッドが使用される。しかしながらこの金属グリッドは、部分的な遮蔽や、電流印加及び発光の不均一性をもたらし、これによって効率が低下してしまう。
【０００３】
課題は、効率の高さにおいて優れた半導体構成素子を、簡単且つ確実に製造することができる方法を提供することである。さらには、高効率の半導体構成素子を提供すべきである。
【０００４】
上記の課題は、とりわけ独立請求項の対象によって解決される。実施形態又は発展形態は、従属請求項の対象である。
【０００５】
複数の半導体構成素子、とりわけ複数のオプトエレクトロニクス半導体構成素子を製造する方法が提供される。
【０００６】
少なくとも１つの実施形態によれば、本方法は、半導体積層体を用意するステップを含む。前記半導体積層体は、とりわけ放射を生成及び／又は受信するために設けられた活性領域を有する。放射を生成するために設けられた半導体チップの場合には、活性領域は、好ましくは量子構造を有する。量子構造という用語は、本明細書においてはとりわけ、電荷担体が閉じ込め（"confinement "）によってそのエネルギ状態を量子化することのできるあらゆる構造を含意している。とりわけ量子構造という用語には、量子化の次元数に関する規定は含まれない。従って、量子構造という用語には、とりわけ量子井戸、量子細線、及び、量子ドット、並びにこれらの構造の全ての組み合わせが含まれる。例えば、活性領域は、複数の量子層を備える多重量子構造を有することができ、この場合には、隣り合う量子層同士の間にそれぞれ１つのバリア層が配置されている。
【０００７】
前記半導体積層体はさらに、例えば第１半導体層と第２半導体層とを含み、前記第１半導体層と前記第２半導体層との間には活性領域が配置されている。有利には、第１半導体層と第２半導体層とは、導電型の点において少なくとも部分的に互いに異なっている。例えば、第１半導体層はｎ型導電性であって、且つ、第２半導体層はｐ型導電性であるか、又はそれぞれその逆である。
【０００８】
少なくとも１つの実施形態によれば、本方法は、前記第２半導体層の、前記第１半導体層とは反対の側に、第１端子層を形成するステップを含む。第１端子層は、とりわけ例えばスパッタリング又は蒸着による半導体積層体のエピタキシャル堆積が完了した後に形成される。すなわち第１端子層は、半導体積層体の外側に配置されている。
【０００９】
少なくとも１つの実施形態によれば、本方法は、前記半導体積層体を貫通する複数の切欠部を形成するステップを含む。前記複数の切欠部は、前記半導体積層体の半導体層の主延在平面に対して垂直に延在する垂直方向に、前記半導体積層体を完全に貫通して延在している。半導体積層体の材料の除去は、半導体積層体の相対する両側から別個の製造ステップで実施することもできる。とりわけ、第１端子層が被着される前に、のちに切欠部となる領域において半導体積層体の材料を除去することができる。
【００１０】
少なくとも１つの実施形態によれば、本方法は、前記切欠部内に導電層を形成するステップを含む。前記導電層は、とりわけ前記第１半導体層と前記第１端子層との間に導電接続を形成するために設けられている。例えば、前記導電層は、とりわけ切欠部内にて前記第１端子層に少なくとも部分的に直接的に相接している。
【００１１】
少なくとも１つの実施形態によれば、本方法は、複数の半導体構成素子に個別化するステップを含む。とりわけ、前記半導体積層体から、前記複数の切欠部のうちの少なくとも１つの切欠部を有する、それぞれの半導体構成素子につき１つずつの半導体本体が形成される。前記少なくとも１つの切欠部は、前記半導体本体を平面図で見たときに前記半導体本体によって完全に取り囲まれている。換言すると、切欠部の全周に沿って半導体積層体の材料が形成されている。すなわち切欠部は、半導体本体の縁部には位置していない。
【００１２】
個別化する前に、既に半導体積層体を個々の半導体本体に分割しておくことができ、例えば、個々の半導体本体を水平方向に画定する分離トレンチを用いて分割しておくことができる。分離トレンチは、切欠部と共通の１つのステップで形成することができる。これに代えて、切欠部と分離トレンチとを順次連続する複数の製造ステップで形成することも考えられる。切欠部及び／又は分離トレンチの形成は、例えば湿式化学エッチング又は乾式化学エッチングによって実施される。さらには、半導体積層体を、個別化する際に初めて個々の半導体本体に分割することもできる。
【００１３】
本方法の少なくとも１つの実施形態では、第１半導体層と、第２半導体層と、前記第１半導体層と前記第２半導体層との間に配置された、放射を生成及び／又は受信するために設けられた活性領域とを有する半導体積層体が用意される。前記第２半導体層の、前記第１半導体層とは反対の側に、第１端子層が形成される。前記半導体積層体を貫通する複数の切欠部が形成される。前記第１半導体層と前記第１端子層との間に導電接続を形成するために、前記切欠部内に導電層が形成される。複数の半導体構成素子に個別化され、この際に、前記半導体積層体から、前記複数の切欠部のうちの少なくとも１つの切欠部を有する、それぞれの半導体構成素子につき１つずつの半導体本体が形成され、前記少なくとも１つの切欠部は、前記半導体本体を平面図で見たときに前記半導体本体によって完全に取り囲まれている。
【００１４】
切欠部と、切欠部内に配置された導電層とによって、半導体積層体の、第１半導体層とは反対の側から、第１半導体層の電気的コンタクトを実施することが可能となる。第１半導体層の電気的コンタクト及び電流拡散のために第１半導体層の上に設けられる金属グリッドを、省略することが可能となる。
【００１５】
半導体本体は、それぞれ２つ以上の切欠部を有することができる。こうすると、放射放出構成素子の場合には、電荷担体注入を水平方向に均一に実施することが可能となる。放射レシーバの場合には、複数の切欠部を設けると、電荷担体が第１端子層に到達する前の、放射吸収によって活性領域で形成される電荷担体のための半導体本体内の経路長が短縮される。
【００１６】
本方法の少なくとも１つの実施形態によれば、前記複数の切欠部を形成する前に、前記半導体積層体のための成長基板が除去される。成長基板は、例えば機械的及び／又は化学的な方法によって実施することができる。これに代えて又はこれに加えて、レーザ剥離方法を実施してもよい。例えば、成長基板の除去は、第１端子層の形成と、複数の切欠部の形成との間に実施される。成長基板が除去された半導体構成素子は、薄膜半導体構成素子とも呼ばれる。
【００１７】
少なくとも１つの実施形態によれば、本方法は、前記活性領域と前記導電層との間に電気的絶縁のために分離層を被着させるステップを含み、前記分離層は、少なくとも前記第２半導体層及び前記活性領域の高さまで、前記切欠部の側面を被覆している。
【００１８】
しかしながら、分離層を用いることなく、半導体積層体と導電層との間の電気的な絶縁を実施することも可能であり、例えば空隙によって、又はショットキーコンタクトによって、又はオーミック特性と高い接触抵抗とを有するコンタクトの形成によって、又は例えばイオン注入のような、半導体積層体のドーピングによる選択的な局所的変化によって、実施することも可能である。
【００１９】
とりわけ、前記分離層を形成するために、前記分離層のための材料が、前記切欠部を有する前記半導体積層体の上に全面的に被着される。分離層のための材料を全面的に堆積させることに代えて、材料を部分的にだけ、とりわけ切欠部の領域だけに被着させることも考えられる。
【００２０】
次いで、前記半導体積層体の前記半導体層の主延在平面に対して斜め又は垂直に延在する面だけが、とりわけ前記切欠部の側面だけが前記分離層によって被覆されたまま留まるように、とりわけ全面的に被着された前記材料を、方向選択的なエッチング方法によって除去することができる。
【００２１】
分離層の材料は、とりわけ全面的にエッチング方法に曝される。すなわち、従来の方法とは異なり、分離層の材料が除去される領域と、分離層の材料が半導体積層体上に残留する領域とを画定するためのマスクは使用されない。
【００２２】
方向選択的なエッチング方法は、とりわけ垂直方向において水平方向よりも速いエッチング速度を有する。例えば、方向選択的なエッチング方法としては、乾式化学エッチング方法、例えば反応性イオンエッチングが適している。
【００２３】
例えば、垂直方向におけるエッチング速度は、水平方向におけるエッチング速度の少なくとも２倍速く、好ましくは少なくとも５倍速い。
【００２４】
とりわけ、方向選択的なエッチング方法が実施された後には、切欠部の底面と、第１半導体層によって形成される放射通過面とは、分離層の材料を有さないか、又は、少なくとも切欠部の側面に比べて格段に低減された厚さ、例えば切欠部の側面における層の厚さの２０％以下の厚さを有する。
【００２５】
本方法の少なくとも１つの実施形態によれば、後続の別の方向選択的なエッチング方法によって前記分離層の別の材料が除去され、前記切欠部内にて前記第１半導体層が部分的に露出される。とりわけ切欠部の側面の部分領域にて、半導体層を露出させることができる。例えばこの部分領域は、放射通過面に相接している領域である。放射通過面上にて、分離層の材料を全面的に除去すること、又は部分的にのみ除去することができる。
【００２６】
本方法の少なくとも１つの実施形態によれば、前記別の方向選択的なエッチング方法によって、前記第１端子層が露出される。すなわち、垂直方向において半導体積層体と第１端子層との間に配置された材料において、前記別の方向選択的なエッチング方法が実施される前に、とりわけ切欠部の底面の下側にある材料が部分的に完全に除去され、これによって第１端子層にアクセス可能となる。例えば、前記別の方向選択的なエッチング方法によって、誘電性材料が、とりわけ誘電性材料だけが除去される。
【００２７】
本方法の少なくとも１つの実施形態によれば、前記切欠部が形成される前に、前記半導体積層体と前記第１端子層との間に、開口部を有する第１絶縁層が形成され、前記切欠部は、前記半導体積層体を平面図で見たときに前記開口部に重なるように形成される。とりわけ、半導体積層体を貫通する切欠部は、第１絶縁層の開口部の内側に完全に延在している。つまり、半導体積層体を貫通する切欠部を形成した後、第１端子層を露出させるために絶縁層の材料を追加的に除去する必要はない。開口部は、とりわけ絶縁層の切欠部と同じ１つの製造ステップで形成することができ、この切欠部を通って、第２半導体層の電気的コンタクトが実施される。
【００２８】
少なくとも１つの実施形態によれば、本方法は、前記導電層を被着させる前に、前記半導体積層体の上に、複数の開口部を有するマスク層を被着させるステップであって、それぞれの切欠部は、平面図で見たときに前記複数の開口部のうちの１つの内側に完全に配置されている、ステップを含む。前記第１半導体層は、例えば前記切欠部の側方では部分的に前記マスク層を有さない。マスク層のためには、例えばフォトレジストが適している。
【００２９】
本方法の少なくとも１つの実施形態によれば、前記開口部は、前記半導体積層体からの距離が大きくなるにつれて先細る。平面図で見たときに、前記開口部内に堆積される前記導電層の材料が、前記マスク層の上に堆積される前記導電層の材料に重なるように、前記導電層のための材料が、とりわけ垂直方向に対して斜めに延在する主堆積方向に堆積される。すなわち開口部内において、導電層の材料は、第１半導体層を部分的に被覆しており、とりわけ切欠部の側方にて第１半導体層を被覆している。
【００３０】
導電層の形成を、２つ以上のサブステップで実施することもできる。例えば、例えばガルバニック堆積と、場合によってはガルバニック堆積された材料の裏切削とによって切欠部が完全に充填されるように、導電層を形成することもできる。
【００３１】
さらには、導電層を全面的に堆積させた後、マスク層を用いて、このマスク層によって被覆されていない領域において導電層を局所的に除去することも可能である。
【００３２】
さらには、導電層のために、ＴＣＯ（transparent conductive oxide 透明導電性酸化物）材料を使用することができる。この場合には、導電層を半導体積層体上に広範囲に留めることも可能となる。
【００３３】
本方法の少なくとも１つの実施形態によれば、前記導電層の上にカバー層が被着される。前記カバー層は、とりわけ後続して行われる前記第１半導体層の材料除去のためにマスクとして使用される。
【００３４】
しかしながら、とりわけ導電層が材料除去のための方法に対して充分な耐久性を有する場合には、導電層の上にカバー層を被着する代わりに、導電層そのものをマスクとして使用することも可能である。乾式化学的な除去方法、例えばハロゲン含有プラズマを用いたプラズマエッチング方法の場合には、例えばニッケルを含有する導電層がハードマスクとして適している。これに代えて、導電層を侵食しないか、又は少なくともほんの僅かしか侵食しない湿式化学的な方法を使用してもよい。
【００３５】
カバー層は、とりわけマスク層を除去する前に被着される。すなわちカバー層は、マスク層の開口部内にも、マスク層そのものの上にも被着される。マスク層が除去された後には、マスク層によって被覆されていない領域にだけカバー層が残留する。
【００３６】
第１半導体層の材料除去によって、第１半導体層の一部である吸収性のコンタクト層を例えば部分的に除去することができ、及び／又は、出射パターニングを形成することができる。コンタクト層は、とりわけ導電層によって第１半導体層のコンタクト性能を改善するために設けられている。好ましくは、コンタクト層は、第１半導体層の、コンタクト層に相接する材料よりも少なくとも２倍の濃度でドーピングされている。
【００３７】
しかしながら、このような出射パターニングを、より早い段階で、とりわけ導電層を被着させる前に形成することも可能である。例えば、成長基板を除去した直後に出射パターニングを形成してもよい。
【００３８】
少なくとも１つの実施形態によれば、本方法は、とりわけ前記第１端子層の形成と前記切欠部の形成との間に、前記半導体積層体を支持体に固定させるステップを含む。前記支持体は、とりわけ前記半導体積層体を機械的に安定させるために使用される。前記固定は、例えばろう接層又は接着剤層のような接続層を用いて実施することができる。
【００３９】
少なくとも１つの実施形態によれば、半導体構成素子は、第１半導体層と、第２半導体層と、前記第１半導体層と前記第２半導体層との間に配置された、放射を生成及び／又は受信するために設けられた活性領域とを備える半導体本体を有する。前記第２半導体層の、前記第１半導体層とは反対の側に、第１端子層が配置されている。前記半導体本体は、少なくとも１つの切欠部を有し、前記切欠部は、前記半導体本体を貫通して延在しており、前記半導体本体を平面図で見たときに前記半導体本体によって完全に取り囲まれている。前記少なくとも１つの切欠部内に、導電層が配置されており、前記導電層は、前記第１半導体層と前記第１端子層との間に導電接続を形成する。
【００４０】
本半導体構成素子の少なくとも１つの実施形態によれば、前記導電層は、前記少なくとも１つの切欠部内にて前記第１半導体層に直接的に相接している。例えば、少なくとも１つの切欠部の側面は、導電層と第１半導体層とが相接している部分領域を有する。すなわち切欠部の側面を介して、第１半導体層と導電層との間の導電接続を実現することが可能である。換言すると、切欠部内における導電層と第１半導体層との間には、電気絶縁性材料、とりわけ分離層が、少なくとも部分的に設けられていない。
【００４１】
本半導体構成素子の少なくとも１つの実施形態によれば、前記導電層は、前記第１半導体層の、前記活性領域とは反対側にある放射通過面の上に部分的に配置されている。この場合には、切欠部の側面を介したコンタクトに代えて又はこれに加えて、放射通過面から第１半導体層の電気的コンタクトが実施される。
【００４２】
本半導体構成素子の少なくとも１つの実施形態によれば、前記第１半導体層は、コンタクト層を有する。前記コンタクト層は、とりわけ前記第１半導体層の、前記コンタクト層に相接している材料よりも高い濃度のドーピングを有する。とりわけ、前記コンタクト層は、前記第１半導体層の、前記活性領域とは反対の側に相接している。
【００４３】
本半導体構成素子の少なくとも１つの実施形態によれば、前記コンタクト層は、前記半導体構成素子を平面図で見たときに前記導電層の下側だけに形成されている。すなわち導電層の側方では、コンタクト層が除去されている。従って、コンタクト層による放射吸収の危険性を充分に回避することができる。
【００４４】
本半導体構成素子の少なくとも１つの実施形態によれば、前記第１端子層と前記第２半導体層との間に、前記第２半導体層の電気的コンタクトのための第２端子層が配置されている。第２端子層又は第２端子層の部分層は、活性領域にて生成又は受信すべき放射に対するミラー層として構成することができる。例えばミラー層は、生成又は受信すべき放射のピーク波長に対して少なくとも６０％、好ましくは少なくとも８０％の反射率を有する。
【００４５】
有利には、第２端子層は、第１端子層とは電気的に絶縁されており、例えば第１端子層と第２端子層との間に配置される絶縁層を用いて電気的に絶縁されている。
【００４６】
半導体本体は、半導体構成素子を平面図で見たときに、外部で電気的コンタクトさせるためのコンタクト、例えばボンディングワイヤ接続のためのボンディングパッドを有さない。コンタクトの配置構成は、広範囲に選択可能である。例えば、半導体構成素子は、１つの表側のコンタクトと１つの裏側のコンタクトを有することができ、又は、２つの表側のコンタクトを有することができ、又は、２つの裏側のコンタクトを有することができる。ここでの表側とは、半導体本体の放射通過面が形成されている方の側であると理解される。
【００４７】
上述した製造方法は、半導体構成素子を製造するために特に適している。従って、方法に関連して説明した特徴は、半導体構成素子のためにも参照することができ、その逆もまた同様である。
【００４８】
さらなる特徴、実施形態、及び利点は、図面に関連した以下の実施例の説明から明らかとなる。
【図面の簡単な説明】
【００４９】
【図１】図１Ａ〜１Ｎは、概略断面図で示された各中間ステップに基づく、半導体構成素子を製造する方法の実施例を示す図である。
【図２】図２Ａ〜２Ｂは、概略断面図で示された各中間ステップに基づく、半導体構成素子を製造する方法のそれぞれ１つの別の実施例を示す図である。
【図３】半導体構成素子の１つの実施例を示す図である。
【図４】半導体構成素子の１つの実施例を示す図である。
【図５】半導体構成素子の１つの実施例を示す図である。
【００５０】
図面において、同じ、又は同じ種類、又は同じ機能を有する要素同士には、同一の参照符号が付されている。
【００５１】
図面、及び、図面に図示された要素同士の寸法比率は、縮尺通りであると見なすべきではない。それどころか、個々の要素、とりわけ層厚さは、より良好に図示するため及び／又はより良好に理解するために過度に大きく図示していることがある。
【００５２】
図１Ａ〜１Ｎに基づいて、半導体構成素子、とりわけオプトエレクトロニクス半導体構成素子を製造する方法の１つの実施例について説明する。簡単に図示するために、個別化ステップにおいて厳密に１つの半導体構成素子が形成されることとなる１つの部分だけが切り取られて示されている。製造される半導体構成素子は、例えばルミネセンスダイオードのような放射エミッタ、若しくは、例えばフォトダイオード又は太陽電池のような放射レシーバとすることができる。
【００５３】
電磁放射を生成及び／又は受信するために設けられた活性領域２５を備える半導体積層体２が用意される。図示された実施例では、活性領域２５は、放射を生成するために構成されており、量子構造を有する。量子構造は、複数の量子層２５１を含み、隣り合う量子層同士の間には１つのバリア層２５２が配置されている。簡単に図示するために図１Ａには２つの量子層しか図示していないが、活性領域は、３つ以上の量子層を有することも可能である。以降の図面では、活性領域２５の構造は、簡単に図示するために明示的には示されていない。活性領域２５は、第１半導体層２１と第２半導体層２２との間に配置されている。図示された実施例では、第１半導体層２１は、活性領域２５とは反対の側にコンタクト層２１０を有する。コンタクト層２１０は、後続の方法ステップにおいて第１半導体層を簡単に電気的コンタクトさせるために使用される。有利には、コンタクト層２１０は、第１半導体層の、コンタクト層に相接している材料よりも高い濃度のドーピングを有し、例えば少なくとも１×１０１８ｃｍ−３のドーピングを有する。しかしながら、このようなコンタクト層は、必ずしも必要というわけではない。
【００５４】
第１半導体層２１と第２半導体層２２とは、導電型の点において互いに異なっている。例えば、第１半導体層２１はｎ型導電性であって、且つ、第２半導体層２２はｐ型導電性であるか、又はそれぞれその逆である。半導体積層体２の堆積は、成長基板２００上にて例えばエピタキシャル堆積、例えばＭＯＶＰＥによって実施される。
【００５５】
半導体積層体、とりわけ活性領域２５は、好ましくはＩＩＩ−Ｖ系化合物半導体材料を含む。
【００５６】
ＩＩＩ−Ｖ系化合物半導体材料は、紫外線スペクトル領域（Alx Iny Ga1-x-y N）から可視スペクトル領域（とりわけ青色放射から緑色放射のためのAlx Iny Ga1-x-y N、又は、とりわけ黄色放射から赤色放射のためのAlx Iny Ga1-x-y P）を経て赤外線スペクトル領域（Alx Iny Ga1-x-y As）までにおける放射生成のために特に適している。この場合には、それぞれ０≦ｘ≦１、０≦ｙ≦１、及びｘ＋ｙ≦１であり、とりわけｘ≠１、ｙ≠１、ｘ≠０、及び／又はｙ≠０である。とりわけ上述した材料系からなるＩＩＩ−Ｖ系化合物半導体材料によれば、放射生成時に高い内部量子効率を実現することがさらに可能である。
【００５７】
成長基板２００とは反対の側には、複数の凹部２６０を備えるパターニング２６が形成される（図１Ｂ）。このパターニングは、とりわけ導波路効果を低減するために、及び、放射放出構成素子の場合には出射効率を改善するために設けられている。パターニング２６は、例えばマイクロプリズムの形態で構成することができる。しかしながら、別の構成も考えられ、例えば粗面化のような不規則なパターニングも考えられる。
【００５８】
半導体積層体２の上には、第１絶縁層７１が形成される。第１絶縁層７１は、切欠部７１１を有する。第２半導体層の電気的コンタクトは、第１絶縁層の切欠部を介してのみ実施される。絶縁層の上には、第２端子層３２が形成される。第２端子層３２は、一例として第１部分層３２１とミラー層３２２とを有する。第１部分層は、切欠部７１１内に形成されており、第２半導体層２２の電気的コンタクトのために使用される。しかしながら、第１絶縁層は、必ずしも必要というわけではない。第２端子層が第２半導体層に広範囲に相接していることも考えられる。さらなる中間ステップでは、第１部分層３２１は、簡単に図示するために明示的には示されていない。
【００５９】
本明細書では、個々の層を“第１絶縁層”及び“第２絶縁層”のようなナンバリングの形態で記載しているが、これは個々の層を簡単に指示する目的でなされたものであり、各層の製造順序を含意するためになされているわけではない。さらには、例えば“第２絶縁層”という表現は、必ずしも第１絶縁層の存在を必要とするわけではない。
【００６０】
第２端子層３２はさらに、切欠部３２５を有する。この切欠部内では、第２半導体層２２は金属材料を有さない。
【００６１】
次いで、図１Ｃに図示されるように、第２端子層３２の上に第１端子層３１が被着される。第２端子層３２は、第１端子層３１と第２半導体層２２との間に部分的に延在している。第１端子層と第２端子層との間の電気的絶縁のために、これらの層の間に第２絶縁層７２が形成されている。第２絶縁層は、半導体積層体を全面的に被覆している。さらには、第２端子層の切欠部３２５内では、第２絶縁層が第１絶縁層７１に相接している。
【００６２】
第２端子層３２の切欠部３２５の領域では、第１端子層３１と第２半導体層２２との間に金属材料は存在しない。
【００６３】
第１端子層３１は、半導体積層体２を全面的に被覆している。つまり、第１端子層３１を形成するために、リソグラフィによるパターニング方法は必要とされない。
【００６４】
次いで、半導体積層体は、例えばろう接層又は導電性接着剤層のような接続層５５によって支持体５に固定される。第２半導体層２２は、半導体積層体の、支持体５に面した側に配置されている（図１Ｄ）。
【００６５】
支持体は、半導体積層体２の機械的安定化のために使用されており、従って、成長基板２００はこのためにはもはや不要であり、除去することができる（図１Ｅ）。成長基板の除去は、例えば研削、ラッピング、又は研磨のように機械的に実施すること、及び／若しくは、例えば湿式化学エッチング又は乾式化学エッチングのように化学的に実施することが可能である。
【００６６】
とりわけ、成長基板は、第１サブステップにおいて機械的に薄化することができる。第２サブステップにおいて、残留する残りの部分を化学的な除去方法によって除去することができる。これに代えて、支持体への固定時に、既に成長基板２００を除去しておくことも考えられる。この場合には、支持体への固定時に、例えば一時的な補助支持体によって半導体積層体を安定化させることができる。
【００６７】
図１Ｆに図示されるように、支持体５とは反対の側から、半導体積層体２を完全に貫通して延在する切欠部２９が形成される。それと同時に、半導体積層体２を水平方向に互いに離間した複数の半導体本体２０に分割するための分離トレンチ２８が形成される。切欠部２９と分離トレンチ２８とを１つの製造ステップで形成することにより、製造時のコストが削減される。しかしながら、切欠部と分離トレンチとを互いに別個のステップで順次に形成することも可能である。切欠部と分離トレンチとは、水平方向に互いに離間されており、従って、個々の半導体本体の切欠部は、それぞれ全周に沿って半導体本体の材料によって取り囲まれている。切欠部２９及び／又は分離トレンチ２８は、垂直のエッジ、すなわち垂直方向に対して平行に延在するエッジを有することができる。これに代えて、垂直方向に対して斜めのエッジを形成することもでき、この場合には、切欠部２９及び／又は分離トレンチ２８の断面は、支持体５の方向に先細る。
【００６８】
半導体積層体の切欠部２９は、平面図で見たときに第２端子層３２５の切欠部３２５に重なっている。とりわけ、切欠部２９は、第２端子層３２５の切欠部３２５の内側に完全に延在している。
【００６９】
次いで、分離層７３のための材料が、コンファーマブルに作用する方法、例えばＣＶＤ法（chemical vapour deposition）又は原子層堆積法（atomic layer deposition, ALD）によって堆積される。コンファーマブルに堆積される層は、その下に位置する材料の形状の凹凸に追従する。分離層の材料は、半導体積層体を全面的に被覆し、とりわけ切欠部２９の側面及び分離トレンチ２８の側面も被覆する。
【００７０】
図１Ｇに図示されるように、分離層７３には方向選択的なエッチング方法が全面的に施され、これによって、半導体積層体２の半導体層の主延在面に対して平行に延在する面から、分離層の材料が取り除かれる。従って、分離層７３は、主延在面に対して斜め又は垂直に延在する側面にのみ、とりわけ切欠部２９の側面２９０及び分離トレンチ２８の側面にのみ依然として存在している。
【００７１】
つまり、方向選択的なエッチング方法により、切欠部の領域で切欠部２９の側面を電気的に絶縁させる分離層を、このためのリソグラフィ方法を必要とすることなく形成することが可能となる。それどころか、分離層７３の形成は自己整合的に実施される。コーティングされた切欠部を形成するための、互いに調整される２つのリソグラフィ方法を省略することによって、切欠部２９の水平方向の寸法を縮小することができる。このようにして、切欠部２９を形成することによって失われる、活性領域２５の成分が減少する。例えば、方向選択的なエッチング方法としては、例えば反応性イオンエッチングのような乾式化学エッチング方法が適している。
【００７２】
次いで、図１Ｈに図示されるように、半導体積層体２の上にマスク層８、例えばフォトレジスト層が被着される。このマスク層は、該マスク層内に開口部８１が形成されるように形成され、この場合、半導体積層体２を平面図で見たときに、切欠部２９は、この開口部８１の内側に完全に配置されている。開口部８１の断面積は、半導体積層体２からの距離が大きくなるにつれて減少し、従って、アンダーカット領域が形成される。
【００７３】
次いで、図１Ｉに図示されるように、さらなる別の方向選択的な方法によって分離層７３の材料が除去される。この別の方向選択的な方法も、垂直方向において水平方向よりも速いエッチング速度を有する。これによって、側面２９を被覆している材料が垂直方向に除去される。従って、切欠部２９の側面２９０は、第１半導体層２１が露出しているそれぞれ１つの部分領域２９１を有する。部分領域は、とりわけコンタクト層２１０に相接している。
【００７４】
さらには、この別の方向選択的なエッチング方法によって、切欠部２９の底部において切欠部２９と第１端子層３１との間に存在する材料が除去され、これによって第１端子層３１が露出される。とりわけこのステップでは、切欠部２９の領域において第２絶縁層７２の材料が除去される。第１端子層３１の露出は、第２端子層の切欠部３２５内にて実施される。つまり、露出させる際に金属材料を除去する必要がない。
【００７５】
次いで、図１Ｊに図示されるように、半導体積層体２の上に導電層４が全面的に被着される。導電層４の材料は、切欠部２９の側面２９０とマスク層８とを被覆している。好ましくは、導電層の堆積は、垂直方向に対して斜めに延在する主堆積方向（矢印９５で図示されている）に実施され、これにより、半導体積層体を平面図で見たときにマスク層８によって覆われている、第１半導体層の部分領域も、導電層によって被覆されることとなる。すなわち、導電層４の、第１半導体層の上に堆積された材料と、マスク層の上に堆積された材料とは、平面図で見たときに部分的に重なっている。好ましくは、導電層の堆積中に半導体積層体が回転され、これによって導電層４は、第１半導体層上で切欠部２９を完全に取り囲む。
【００７６】
次いで、カバー層７４が、好ましくはここでも垂直方向に対して斜めに延在する主堆積方向に、全面的に堆積される（図１Ｋ）。
【００７７】
マスク層８が除去された後（図１Ｌ）には、半導体積層体の、以前はマスク層によって被覆されていた領域は、カバー層７４を有さない。とりわけカバー層７４は、導電層４を完全に被覆している。
【００７８】
ここで、カバー層７４は、半導体積層体２の材料除去のためのマスクとして使用することができる（図１Ｍ）。材料除去時には、コンタクト層２１０がカバー層７４及び導電層４の下側だけに依然として存在することとなるように、コンタクト層２１０を部分的に除去することができる。コンタクト層２１０によって、導電層４との良好なオーミックコンタクトを実現することができる。導電層４の側方ではコンタクト層２１０の材料が除去されており、これによって、コンタクト層２１０による放射吸収の危険性が低減されている。これによって、良好な電気的コンタクト性と、それと同時に吸収損失の低減とが、簡単且つ確実に実現される。とりわけ、このために追加的なフォトリソグラフィステップは必要ない。
【００７９】
半導体積層体の材料の材料除去時にはさらに、例えば粗面の形態の出射パターニング２７を形成することができる。
【００８０】
次いで、図１Ｎに図示されるように、半導体積層体の上にオプションとしてパッシベーション層７５が被着される。パッシベーション層の上に追加的に放射変換層を形成することも（明示的に図示せず）、又は、パッシベーション層の中に放射変換材料を設けることも考えられる。
【００８１】
支持体５は、半導体積層体２とは反対の側から薄化される。これによって構造高さを低減することができる。支持体は、薄化される前には、比較的厚い厚さに基づいて高い機械的頑強性を有しうる。これに代えて、完成した半導体構成素子にとって望ましい最終厚さを既に有している支持体の上に、半導体積層体２を被着させることも可能である。
【００８２】
支持体５の、半導体積層体２とは反対の側に、第１コンタクト６１が形成される。この実施例では、第１コンタクト６１は、支持体５と第１端子層３１と導電層４とを介して第１半導体層２１に接続されている。半導体本体２０の側方において、支持体５の、半導体積層体２に面した側に、第２コンタクト６２が形成され、この第２コンタクト６２は、第２端子層３２を介して第２半導体層２２を電気的コンタクトさせるために使用される。
【００８３】
第１コンタクト６１と第２コンタクト６２との間に外部電圧を印加することによって、活性領域２５の相対する両側から電荷担体を注入することができ、そこで電荷担体は、放射を放出しながら再結合することができる。
【００８４】
複数の個々の半導体構成素子を形成するために、このようにして製造された複合体は、個別化線９に沿って個別化（分割）される。これによって、製造された半導体構成素子は、それぞれ支持体５の一部と、少なくとも１つの切欠部２９を備える１つの半導体本体２０とを有する。
【００８５】
上述した方法によって、半導体構成素子を簡単且つ確実に製造することができ、この場合には、半導体本体２、とりわけ放射通過面１１は、電流分布のためのパターニングと、例えばワイヤボンディング接続のための外部の電気的コンタクトとを有さない。活性領域２５の、支持体５とは反対の側に配置された第１半導体層２１の電気的コンタクトは、切欠部２９を介して実施することができ、切欠部２９は、該切欠部内にて導電層４が第２半導体層２２と活性領域２５とから電気的に絶縁されるように、自己整合的なプロセスで簡単且つ確実に製造することが可能である。
【００８６】
図１Ｎは、このようにして製造された半導体構成素子１の１つの実施例を図示している。この半導体構成素子１は、単なる一例であるが、裏側の第１コンタクト６１と、とりわけ半導体本体２の側方に配置された表側のコンタクト６２とを有する。
【００８７】
第１絶縁層７１、第２絶縁層７２、分離層７３、カバー層７４、及びパッシベーション層７５は、好ましくはそれぞれ１つの電気絶縁性材料、例えば酸化ケイ素のような酸化物、又は、例えば窒化ケイ素のような窒化物を含む。
【００８８】
第１端子層３１、第２端子層３２、第１コンタクト６１、及び第２コンタクト６２は、好ましくはそれぞれ１つの金属を含むか、若しくは、金属又は金属合金からなる。各層は、それぞれ単一の層から形成することも、又は、複数の層から形成することも可能である。
【００８９】
方法に関する別の１つの実施例が、図２Ａに図示された中間ステップに基づいて示されている。この実施例は、図１Ａ〜１Ｎに関連して説明された実施例に実質的に相当する。
【００９０】
図２Ａは、実質的に図１Ｂに相当する。図１Ｂとは異なり、第２端子層３２の切欠部３２５は、パターニング２６の凹部２６０ａの１つの中に位置している。好ましくは、凹部２６０ａの水平方向の寸法は、第２端子層３２の切欠部３２５が完全にこの凹部の内側に位置するような大きさである。残りの凹部２６０は、より小さい水平方向の寸法を有していてよい。つまり、半導体積層体を貫通する切欠部を後続して形成する際に、もはや半導体積層体の厚さ全体を除去する必要がなくなる（図１Ｆを参照）。
【００９１】
さらなる製造ステップは、第１実施例に関連して説明したように実施することができる。
【００９２】
方法に関する別の１つの実施例が、図２Ｂに図示された中間ステップに基づいて示されている。この実施例は、図２Ａに関連して説明された実施例に実質的に相当する。図２Ａとは異なり、図２Ｂに図示された中間ステップでは、第１絶縁層７１が、のちに半導体積層体を貫通する切欠部２９となる領域において開口部７１２を有するように形成される。この開口部を通して、導電層４を介した第１端子層３１の電気的コンタクトを実施することができる（図１Ｊを参照）。つまり、図１Ｉに図示された中間ステップとは異なり、切欠部２９内の半導体積層体を除去した後に、第１絶縁層を部分的に除去する必要がなくなる。従って、第１端子層３１の露出が簡単になる。
【００９３】
切欠部７１１と同じように開口部７１２内にも、第２半導体層２２の電気的コンタクトのために設けられる、第２端子層の第１部分層３２１を被着させることができる。次いで、開口部内にあるこの第１部分層を除去することができ、とりわけ、第２端子層３２をパターニングするステップにおいて除去することができる。
【００９４】
従って、開口部７１２を形成するために追加的なリソグラフィマスクを不要にすることを、簡単に実現することができる。すなわち、第１半導体層２１の電気的コンタクトのための開口部７１２と、第２半導体層２２の電気的コンタクトのための切欠部７１１とを、１つの共通の方法で形成することが可能となる。
【００９５】
さらなる方法ステップは、第１実施例に関連して説明したように実施することができる。図２Ｂに図示された実施例はさらに、第１実施例のためにも適している。
【００９６】
図１Ｎに図示された実施例とは異なり、図３に図示された半導体構成素子１の実施例は、２つの表側のコンタクトを有する。つまり、第１コンタクト６１は、支持体５の裏側にではなく、半導体本体２０の側方に同様にして配置されている。この場合には、支持体５も電気絶縁性に構成することができる。
【００９７】
図４に図示された実施例は、図１Ｎに図示された実施例のように表側のコンタクトと裏側のコンタクトとを有する。図１Ｎとは異なり、第１半導体層２１に導電接続されている第１コンタクト６１が、表側のコンタクトである。第２半導体層２２に接続された第２コンタクト６２は、裏側のコンタクトである。すなわちこの場合には、活性領域２５の、支持体に面した側に配置された半導体層、つまり第２半導体層２２を、支持体を貫通して裏側のコンタクトに外部で電気的コンタクトさせることが可能である。
【００９８】
図５に図示された実施例では、図１Ｎに関連して説明した実施例とは異なり、第１コンタクト６１と第２コンタクト６２とが支持体５の裏側に形成されている半導体構成素子１が図示されている。この場合には、支持体５は、スルーコンタクト５１を有する。半導体構成素子１の２つのコンタクトには、裏側からアクセス可能である。支持体５は、切欠部を備える支持体本体５０を含み、これらの切欠部を垂直方向に貫通するようにスルーコンタクトが延在している。支持体本体の、半導体本体２０に面した主平面と、半導体本体とは反対側にある主平面とは、部分的に、とりわけスルーコンタクト５１の領域において、支持体絶縁層５７によって被覆されている。第１端子層３１と第２端子層３２とは、中間空間５６を介して互いに電気的に絶縁されている。この中間空間には例えば空気又は保護ガスのようなガスを充填することができるか、又は、真空にすることができる。これに代えて、電気絶縁性の固体の材料で中間空間を充填することも可能である。
【００９９】
本願は、独国特許出願公開第１０２０１４１０２０２９号明細書の優先権を主張するものであり、この明細書の開示内容は、参照によって本願に組み込まれる。
【０１００】
本発明は、実施例に基づく記載によって限定されていない。それどころか、本発明には、あらゆる新しい特徴や、特許請求の範囲に記載された特徴のとりわけ全ての組み合わせを含むあらゆる組み合わせが、たとえこれらの特徴又は組み合わせそのものが特許請求の範囲又は実施例に明示的に記載されていない場合であっても含まれる。
【図１Ａ】
2017512380.tif 000003
【図１Ｂ】
2017512380.tif 000004
【図１Ｃ】
2017512380.tif 000005
【図１Ｄ】
2017512380.tif 000006
【図１Ｅ】
2017512380.tif 000007
【図１Ｆ】
2017512380.tif 000008
【図１Ｇ】
2017512380.tif 000009
【図１Ｈ】
2017512380.tif 000010
【図１Ｉ】
2017512380.tif 000011
【図１Ｊ】
2017512380.tif 000012
【図１Ｋ】
2017512380.tif 000013
【図１Ｌ】
2017512380.tif 000014
【図１Ｍ】
2017512380.tif 000015
【図１Ｎ】
2017512380.tif 000016
【図２Ａ】
2017512380.tif 000017
【図２Ｂ】
2017512380.tif 000018
【図３】
2017512380.tif 000019
【図４】
2017512380.tif 000020
【図５】
2017512380.tif 000021
【手続補正書】
【提出日】平成28年10月18日(2016.10.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の半導体構成素子（１）を製造する方法において、
ａ）第１半導体層（２１）と、第２半導体層（２２）と、前記第１半導体層と前記第２半導体層との間に配置された、放射を生成及び／又は受信するために設けられた活性領域（２５）とを有する半導体積層体（２）を用意するステップと、
ｂ）前記第２半導体層の、前記第１半導体層とは反対の側に、第１端子層（３１）を形成するステップと、
ｃ）前記半導体積層体を貫通する複数の切欠部（２９）を形成するステップと、
ｄ）前記第１半導体層と前記第１端子層との間に導電接続を形成するために、前記切欠部内に導電層（４）を形成するステップと、
ｅ）複数の半導体構成素子に個別化するステップであって、この際に、前記半導体積層体から、前記複数の切欠部のうちの少なくとも１つの切欠部を有する、それぞれの半導体構成素子につき１つずつの半導体本体（２０）が形成され、前記少なくとも１つの切欠部は、前記半導体本体を平面図で見たときに前記半導体本体によって完全に取り囲まれている、ステップと、
を有し、
・前記活性領域と前記導電層との間に電気的絶縁のために分離層を被着させ、前記分離層は、少なくとも前記第２半導体層及び前記活性領域の高さまで、前記切欠部の側面を被覆しており、
・前記側面を被覆している前記分離層の材料は、前記側面が、前記第１半導体層が前記分離層を有さない部分領域を含むように除去される、
ことを特徴とする方法。
【請求項２】
前記分離層を形成するために、前記分離層のための材料を、前記切欠部を有する前記半導体積層体の上に全面的に被着させ、
前記半導体積層体の前記半導体層の主延在平面に対して斜め又は垂直に延在する面だけが前記分離層によって被覆されたまま留まるように、前記材料を、方向選択的なエッチング方法によって除去する、
請求項１記載の方法。
【請求項３】
後続の別の方向選択的なエッチング方法によって前記分離層の別の材料を除去し、前記切欠部内にて前記第１半導体層を部分的に露出させる、
請求項２記載の方法。
【請求項４】
前記別の方向選択的なエッチング方法によって、前記第１端子層を露出させる、
請求項３記載の方法。
【請求項５】
前記切欠部を形成する前に、前記半導体積層体と前記第１端子層との間に、開口部（７１２）を有する第１絶縁層（７１）を形成し、
前記切欠部を、前記半導体積層体を平面図で見たときに前記開口部に重なるように形成する、
請求項１又は２記載の方法。
【請求項６】
前記ステップｃ）の前に、前記半導体積層体のための成長基板（２００）を除去する、
請求項１から５のいずれか１項記載の方法。
【請求項７】
前記導電層を被着させる前に、前記半導体積層体の上に、複数の開口部（８１）を有するマスク層（８）を被着させ、
それぞれの切欠部は、平面図で見たときに前記複数の開口部のうちの１つの内側に完全に配置されており、前記第１半導体層は、前記切欠部の側方では部分的に前記マスク層を有さない、
請求項１から６のいずれか１項記載の方法。
【請求項８】
前記開口部は、前記半導体積層体からの距離が大きくなるにつれて先細り、
平面図で見たときに、前記開口部内に堆積される前記導電層の材料が、前記マスク層の上に堆積される前記導電層の材料に重なるように、前記導電層のための材料を、前記半導体積層体の主延在平面に対して垂直に延在する垂直方向に対して斜めに延在する主堆積方向に堆積させる、
請求項７記載の方法。
【請求項９】
前記導電層の上にカバー層（７４）を被着させ、
前記カバー層を、前記第１半導体層の材料除去のためにマスクとして使用する、
請求項１から８のいずれか１項記載の方法。
【請求項１０】
前記ステップｂ）と前記ステップｃ）との間に、前記半導体積層体を支持体に固定させる、
請求項１から９のいずれか１項記載の方法。
【請求項１１】
半導体構成素子（１）において、
前記半導体構成素子（１）は、
第１半導体層（２１）と、第２半導体層（２２）と、前記第１半導体層と前記第２半導体層との間に配置された、放射を生成及び／又は受信するために設けられた活性領域（２５）とを備える半導体本体（２０）を有し、
・前記第２半導体層の、前記第１半導体層とは反対の側に、第１端子層（３１）が配置されており、
・前記半導体本体は、少なくとも１つの切欠部（２９）を有し、前記切欠部（２９）は、前記半導体本体を貫通して延在しており、前記半導体本体を平面図で見たときに前記半導体本体によって完全に取り囲まれており、
・前記少なくとも１つの切欠部内に、導電層（４）が配置されており、前記導電層は、前記第１半導体層と前記第１端子層との間に導電接続を形成しており、
・前記半導体構成素子は、分離層（７３）を有し、前記分離層（７３）は、少なくとも前記第２半導体層及び前記活性領域の高さまで、前記切欠部の側面（２９０）を被覆しており、
・前記側面は、前記第１半導体層が前記分離層を有さない部分領域（２９１）を含む、
ことを特徴とする、半導体構成素子。
【請求項１２】
前記導電層は、前記少なくとも１つの切欠部内にて前記第１半導体層に直接的に相接している、
請求項１１記載の半導体構成素子。
【請求項１３】
前記導電層は、前記第１半導体層の、前記活性領域とは反対側にある放射通過面（１１）の上に部分的に配置されている、
請求項１１又は１２記載の半導体構成素子。
【請求項１４】
前記第１半導体層は、コンタクト層（２１０）を有し、
前記コンタクト層（２１０）は、前記半導体構成素子を平面図で見たときに前記導電層の下側だけに形成されている、
請求項１１から１３のいずれか１項記載の半導体構成素子。
【請求項１５】
前記第１端子層と前記第２半導体層との間に、前記第２半導体層の電気的コンタクトのための第２端子層（３２）が配置されている、
請求項１１から１４のいずれか１項記載の半導体構成素子。
【請求項１６】
請求項１から１０のいずれか１項記載の方法に基づいて製造されている、
請求項１１から１５のいずれか１項記載の半導体構成素子。
【国際調査報告】
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