【手続補正書】
【提出日】平成20年6月17日(2008.6.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  半導体基板に形成された複数のソース／ドレイン領域と、第１の方向に沿って配列され、各々のゲート幅方向は前記第１の方向と垂直な第２の方向と一致する複数のゲート電極とを有するトランジスタ形成領域と、
各々は、前記複数のゲート電極のうちの一つと、前記複数のソース／ドレイン領域のうちの二つとにより構成される複数の電界効果トランジスタとを備え、
前記複数の電界効果トランジスタは、
前記複数のソース／ドレイン領域の第２の方向に沿った長さである活性領域幅が異なるものを２種以上含み、前記複数のゲート電極の各々のゲート幅は、最も長い活性領域幅以上に設けられる、半導体装置。
【請求項２】  前記複数のゲート電極の各々は、互いに隣接する前記ゲート電極の対向する側壁の間隔が略同一に設けられる、請求項１に記載の半導体装置。
【請求項３】  前記複数のゲート電極は、同一ゲート長を有する、請求項１に記載の半導体装置。
【請求項４】  当該半導体装置は、複数の前記トランジスタ形成領域を含み、前記トランジスタ形成領域が前記第２の方向に並んで配置される、請求項１から３のいずれかに記載の半導体装置。
【請求項５】  当該半導体装置は、複数の前記トランジスタ形成領域を有し、前記トランジスタ形成領域が前記第１の方向に並んで配置され、
前記トランジスタ形成領域の間には、第１補助パターン電極が設けられ、
前記第１補助パターン電極は、前記ゲート電極と同一ゲート長に設けられるとともに、両側の前記トランジスタ形成領域に設けられる前記ゲート電極のゲート長方向のピッチを同一とする位置に設けられ、前記第１補助パターン電極のゲート幅方向の両端部は、前記ゲート電極の前記第２の方向の両端部と同一またはそれを外側に超えるように設けられる、請求項３に記載の半導体装置。
【請求項６】  前記第１の方向において、前記トランジスタ形成領域と隣接しない側の最も外側に位置する前記ゲート電極の外側には、第２補助パターン電極が設けられ、
前記第２補助パターン電極は、前記ゲート電極と同一ゲート長に設けられるとともに、前記ゲート電極の前記第１の方向のピッチと同一に配置され、前記第２補助パターン電極の前記第２の方向の両端部が、前記ゲート電極の前記第２の方向の両端部と同一またはそれを外側に超えるように設けられる、請求項３に記載の半導体装置。
【請求項７】  選択された前記ゲート電極の前記第２の方向の端部に、任意形状のゲート配線部が設けられる、請求項１から６のいずれかに記載の半導体装置。
【請求項８】  前記複数のゲート電極は、電気的に孤立した少なくとも一つのゲート電極を含み、それ以外のゲート電極にはそのゲート電極の第１の方向に沿った長さよりも長い幅をもつ配線部が接続される、請求項１から６のいずれかに記載の半導体装置。
【請求項９】  前記トランジスタ形成領域内の前記ゲート電極は、半導体装置の動作に寄与する第１ゲート電極と、半導体装置の動作に寄与しない第２ゲート電極とを含む、請求項１から８のいずれかに記載の半導体装置。
【請求項１０】  選択された前記ゲート電極は、前記第２の方向の一端から他端までが一部材で構成される、請求項１から９のいずれかに記載の半導体装置。
【請求項１１】  選択された前記ゲート電極は、前記第２の方向の一端から他端にかけて２以上に分割される、請求項１から９のいずれかに記載の半導体装置。
【請求項１２】  互いに隣接する前記活性領域の上記第１の方向の間隔が略同一に設けられる、請求項１に記載の半導体装置。
【請求項１３】  前記トランジスタ形成領域に一つのスタンダードセルが構成される、請求項１に記載の半導体装置。
【請求項１４】  請求項１から１３のいずれかに記載の半導体装置を、行方向および列方向に複数配置して、半導体集積回路を構成したことを特徴とする、半導体装置。
【請求項１５】  基本ゲート回路またはブロック回路を構成する機能ブロックを複数備えた半導体装置において、
前記機能ブロックの少なくとも１つは、
半導体基板の表面上に形成された第１のゲート電極と、前記半導体基板中に形成された第１のソース／ドレイン領域とを備えた第１のトランジスタと、
前記半導体基板の表面上に形成され前記第１のゲート電極と同じ方向に延在する第２のゲート電極と、前記半導体基板中に形成された第２のソース／ドレイン領域とを備えた第２のトランジスタと、
前記第１のゲート電極と前記第２のゲート電極との間に形成され、前記第１および第２のゲート電極と同じ方向に延在し、トランジスタの動作に寄与しない第３のゲート電極と、を備えた半導体装置。
【請求項１６】  前記第３のゲート電極は、前記第１のトランジスタが形成された第１の活性領域外および前記第２のトランジスタが形成された第２の活性領域外に配設されていることを特徴とする、請求項１５に記載の半導体装置。
【請求項１７】  前記機能ブロックに隣接して配設された他の機能ブロックをさらに有し、
前記他の機能ブロックは、前記機能ブロックと隣接する側の最も外側に位置し、前記第１から第３のゲート電極と同じ方向に延在する第４のゲート電極を備え、
前記第１のゲート電極は、前記他の機能ブロックと隣接する側の最も外側に位置し、
前記第１のゲート電極と前記第４のゲート電極との間に形成され、前記第１から第４のゲート電極と同じ方向に延在し、トランジスタの動作に寄与しない第５のゲート電極とを備えた、請求項１５に記載の半導体装置。
【請求項１８】  前記ゲート電極はそれぞれ、互いに隣接する前記ゲート電極の対向する側壁の間隔が略同一に設けられる、請求項１５から請求項１７のいずれか１項に記載の半導体装置。
【請求項１９】  基本ゲート回路またはブロック回路を構成する第１および第２の機能ブロックを備えた半導体装置において、
前記第１の機能ブロックは、
半導体基板の表面上に形成され前記第２の機能ブロックに隣接する側の最も外側に位置する第１のゲート電極と、前記半導体基板中に形成された第１のソース／ドレイン領域とを備えた第１のトランジスタを有し、
前記第２の機能ブロックは、
前記半導体基板の表面上に形成され前記第１の機能ブロックに隣接する側の最も外側に位置し、前記第１のゲート電極と同じ方向に延在する第２のゲート電極と、前記半導体基板中に形成された第２のソース／ドレイン領域とを備えた第２のトランジスタを有し、
前記第１のゲート電極と前記第２のゲート電極との間に形成され、前記第１および第２のゲート電極と同じ方向に延在し、トランジスタの動作に寄与しない第３のゲート電極と、を備えた半導体装置。
【請求項２０】  前記第３のゲート電極は、前記第１のトランジスタが形成された第１の活性領域外および前記第２のトランジスタが形成された第２の活性領域外に配設されていることを特徴とする、請求項１９に記載の半導体装置。
【請求項２１】  前記第１から第３のゲート電極はそれぞれ、互いに隣接する前記ゲート電極の対向する側壁の間隔が略同一に設けられる、請求項１９または請求項２０に記載の半導体装置。
【請求項２２】  半導体基板の表面上に形成された第１のゲート電極と、前記半導体基板中に配設された第１の活性領域中に形成された第１のソース／ドレイン領域とを備えた第１のトランジスタと、
前記半導体基板の表面上に形成され前記第１のゲート電極と同じ方向に延在する第２のゲート電極と、前記半導体基板中に配設された第２の活性領域中に形成された第２のソース／ドレイン領域とを備えた第２のトランジスタと、
前記第１のゲート電極と前記第２のゲート電極との間の前記第１および第２の活性領域外に、前記第１および第２のゲート電極と同じ方向に延在して形成され、前記第１および第２のゲート電極に対向する側壁の間隔が略同一に設けられ、トランジスタの動作に寄与しない第３のゲート電極と、を備えた半導体装置。