(57)【特許請求の範囲】
【請求項１】
ＣＡＳレイテンシ信号に応じて出力制御クロック信号を伝送するクロック信号伝送回路であり、データが外部クロック信号に同期されて出力させるべく制御するための前記出力制御クロック信号の全体遅延時間を変化させる前記クロック信号伝送回路と、
前記クロック信号伝送回路を介して伝送される前記出力制御クロック信号に応じ、リードマスタ信号を順次にシフトして、それぞれが前記データの出力区間を指示する多数の出力信号を発するサンプリング回路と、
前記ＣＡＳレイテンシ信号に応じ、前記サンプリング回路の多数の出力信号のうちの一つを選択し、前記選択された出力信号を出力制御信号として出力する選択回路とを備え、
前記全体遅延時間は前記リードマスタ信号の第１クロッキングを制御し、前記リードマスタ信号に同期する内部クロック信号の位相を前記出力制御クロック信号の位相よりリードさせるために設定されており、
前記内部クロック信号は前記外部クロック信号が所定時間ほど遅延されて発せられる信号であり、
前記リードマスタ信号が一回シフトするために必要な最大時間は前記外部クロック信号の周期より短い、ことを特徴とする同期式半導体メモリ装置の出力制御信号発生回路。
【請求項２】
前記クロック信号伝送回路は、
ＣＡＳレイテンシが２である時、前記出力制御クロック信号を前記サンプリング回路に伝送する第１クロック信号伝送回路と、
第１及び第２遅延回路を含み、前記ＣＡＳレイテンシが３である時、前記第１及び第２遅延回路を介して前記全体遅延時間ほど遅延された出力制御クロック信号と、前記第２遅延回路を介して遅延された出力制御クロック信号とをそれぞれ前記サンプリング回路に伝送する第２クロック信号伝送回路とを備えることを特徴とする請求項１に記載の同期式半導体メモリ装置の出力制御信号発生回路。
【請求項３】
前記クロック信号伝送回路は、
第３，第４及び第５遅延回路を含み、前記ＣＡＳレイテンシが４である時、前記第３，第４及び第５遅延回路を介して前記全体遅延時間ほど遅延された出力制御クロック信号と、前記第４及び第５遅延回路を介して遅延された出力制御クロック信号と、
前記第５遅延回路を介して遅延された出力制御クロック信号とをそれぞれ前記サンプリング回路に伝送する第３クロック信号伝送回路と、
第６，第７，第８及び第９遅延回路を含み、前記ＣＡＳレイテンシが５である時、前記第６，第７，第８及び第９遅延回路を介して前記全体遅延時間ほど遅延された出力制御クロック信号と、前記第７，第８及び第９遅延回路を介して遅延された出力制御クロック信号と、前記第８及び第９遅延回路を介して遅延された出力制御クロック信号と、前記第９遅延回路を介して遅延された出力制御クロック信号とをそれぞれ前記サンプリング回路に伝送する第４クロック信号伝送回路をさらに備え、
前記第１及び第２遅延回路を介して遅延される第１遅延時間、前記第３，第４及び第５遅延回路を介して遅延される第２遅延時間、及び前記第６，第７，第８及び第９遅延回路を介して遅延される第３遅延時間のそれぞれは前記第１遅延時間、第２遅延時間及び第３遅延時間の順に長くなることを特徴とする請求項２に記載の同期式半導体メモリ装置の出力制御信号発生回路。
【請求項４】
前記サンプリング回路は、
前記第１、第２、第３及び第４クロック信号伝送回路を介して伝送される出力制御クロック信号に応じ、前記リードマスタ信号をシフトさせる第１フリップフロップと、
前記第２、第３及び第４クロック信号伝送回路を介して伝送される出力制御クロック信号に応じ、前記第１フリップフロップの出力信号をシフトさせる第２フリップフロップと、
前記第３及び第４クロック信号伝送回路を介して伝送される出力制御クロック信号に応じ、前記第２フリップフロップの出力信号をシフトさせる第３フリップフロップと、
前記第４クロック信号伝送回路を介して伝送される出力制御クロック信号に応じ、前記第３フリップフロップの出力信号をシフトさせる第４フリップフロップとを備えることを特徴とする請求項３に記載の同期式半導体メモリ装置の出力制御信号発生回路。
【請求項５】
前記第１クロック信号伝送回路は、
前記ＣＡＳレイテンシが２であることを示す第１ＣＡＳレイテンシ信号の活性化に応じ、前記出力制御クロック信号をバッファリングする第１イネーブリングゲート回路と、
前記第１ＣＡＳレイテンシ信号の活性化に応じ、前記第１イネーブリングゲート回路から出力される出力制御クロック信号を前記サンプリング回路に伝送する伝送回路とを備えることを特徴とする請求項４に記載の同期式半導体メモリ装置の出力制御信号発生回路。
【請求項６】
前記第２クロック信号伝送回路は、
前記ＣＡＳレイテンシが３であることを示す第２ＣＡＳレイテンシ信号の活性化に応じて前記出力制御クロック信号をバッファリングし、前記バッファリングされた出力制御クロック信号を前記第２遅延回路に伝送する第２イネーブリングゲート回路と、
前記第２ＣＡＳレイテンシ信号に応じ、前記第２遅延回路を介して遅延される出力制御クロック信号を前記サンプリング回路に伝送する第１伝送回路と、
前記第２ＣＡＳレイテンシ信号に応じ、前記第１及び第２遅延回路を介して遅延される出力制御クロック信号を前記サンプリング回路に伝送する第２伝送回路とをさらに備えることを特徴とする請求項４に記載の同期式半導体メモリ装置の出力制御信号発生回路。
【請求項７】
前記第３クロック信号伝送回路は、
前記ＣＡＳレイテンシ数が４であることを示す第３ＣＡＳレイテンシ信号の活性化に応じて前記出力制御クロック信号をバッファリングし、前記バッファリングされた出力制御クロック信号を前記第５遅延回路に伝送する第３イネーブリングゲート回路と、
前記第３ＣＡＳレイテンシ信号に応じ、前記第５遅延回路を介して遅延される出力制御クロック信号を前記サンプリング回路に伝送する第１伝送回路と、
前記第３ＣＡＳレイテンシ信号に応じ、前記第４及び第５遅延回路を介して遅延される出力制御クロック信号を前記サンプリング回路に伝送する第２伝送回路と、
前記第３ＣＡＳレイテンシ信号に応じ、前記第３，第４及び第５遅延回路を介して遅延される出力制御クロック信号を前記サンプリング回路に伝送する第３伝送回路とをさらに備えることを特徴とする請求項４に記載の同期式半導体メモリ装置の出力制御信号発生回路。
【請求項８】
前記第４クロック信号伝送回路は、
前記ＣＡＳレイテンシが５であることを示す第４ＣＡＳレイテンシ信号の活性化に応じて前記出力制御クロック信号をバッファリングし、前記バッファリングされた出力制御クロック信号を前記第９遅延回路に伝送する第４イネーブリングゲート回路と、
前記第４ＣＡＳレイテンシ信号に応じ、前記第８及び第９遅延回路を介して遅延される出力制御クロック信号を前記サンプリング回路に伝送する第１伝送回路と、
前記第４ＣＡＳレイテンシ信号に応じ、前記第７，第８及び第９遅延回路を介して遅延される出力制御クロック信号を前記サンプリング回路に伝送する第２伝送回路と、
前記第４ＣＡＳレイテンシ信号に応じ、前記第６，第７，第８及び第９遅延回路を介して遅延される出力制御クロック信号を前記サンプリング回路に伝送する第３伝送回路とをさらに備えることを特徴とする請求項４に記載の同期式半導体メモリ装置の出力制御信号発生回路。
【請求項９】
前記サンプリング回路は、
前記第１クロック信号伝送回路を介して伝送される出力制御クロック信号に応じて前記リードマスタ信号をサンプリングし、前記サンプリングされたリードマスタ信号を第１リードマスタ信号として出力し、前記第１リードマスタ信号を前記選択回路に伝送する第１サンプリング回路と、
前記第１及び第２遅延回路を介して遅延される出力制御クロック信号と、前記第２遅延回路を介して遅延される出力制御クロック信号とに応じて前記リードマスタ信号をサンプリングし、前記サンプリングされたリードマスタ信号を第２リードマスタ信号として出力し、前記第２リードマスタ信号を前記選択回路に伝送する第２サンプリング回路と、
前記第３，第４及び第５遅延回路を介して遅延される出力制御クロック信号と、前記第４及び第５遅延回路を介して遅延される出力制御クロック信号と、前記第５遅延回路を介して遅延される出力制御クロック信号とに応じて前記リードマスタ信号をサンプリングし、前記サンプリングされたリードマスタ信号を第３リードマスタ信号として出力し、前記第３リードマスタ信号を前記選択回路に伝送する第３サンプリング回路と、
前記第６，第７，第８及び第９遅延回路を介して遅延される出力制御クロック信号と、前記第７，第８及び第９遅延回路を介して遅延される出力制御クロック信号と、前記第８及び第９遅延回路を介して遅延される出力制御クロック信号と、前記第９遅延回路を介して遅延される出力制御クロック信号とに応じて前記リードマスタ信号とをサンプリングし、前記サンプリングされたリードマスタ信号を第４リードマスタ信号として出力し、前記第４リードマスタ信号を前記選択回路に伝送する第４サンプリング回路とを備えることを特徴とする請求項３に記載の同期式半導体メモリ装置の出力制御信号発生回路。
【請求項１０】
前記第１クロック信号伝送回路は、
前記ＣＡＳレイテンシが２であることを示す第１ＣＡＳレイテンシ信号の活性化に応じ、前記出力制御クロック信号をバッファリングする第１イネーブリングゲート回路を備え、
前記第１イネーブリングゲート回路から出力される出力制御クロック信号は前記サンプリング回路に伝送されることを特徴とする請求項９に記載の同期式半導体メモリ装置の出力制御信号発生回路。
【請求項１１】
前記第２クロック信号伝送回路は、
前記ＣＡＳレイテンシが３であることを示す第２ＣＡＳレイテンシ信号の活性化に応じ、前記出力制御クロック信号をバッファリングする第２イネーブリングゲート回路をさらに備え、
前記第２イネーブリングゲート回路から出力される出力制御クロック信号は前記第２遅延回路に伝送されることを特徴とする請求項９に記載の同期式半導体メモリ装置の出力制御信号発生回路。
【請求項１２】
前記第３クロック信号伝送回路は、
前記ＣＡＳレイテンシが４であることを示す第３ＣＡＳレイテンシ信号の活性化に応じ、前記出力制御クロック信号をバッファリングする第３イネーブリングゲート回路をさらに備え、
前記第３イネーブリングゲート回路から出力される出力制御クロック信号は前記第５遅延回路に伝送されることを特徴とする請求項９に記載の同期式半導体メモリ装置の出力制御信号発生回路。
【請求項１３】
前記第４クロック信号伝送回路は、
前記ＣＡＳレイテンシが５であることを示す第４ＣＡＳレイテンシ信号の活性化に応じ、前記出力制御クロック信号をバッファリングする第４イネーブリングゲート回路をさらに備え、
前記第４イネーブリングゲート回路から出力される出力制御クロック信号は前記第９遅延回路に伝送されることを特徴とする請求項９に記載の同期式半導体メモリ装置の出力制御信号発生回路。
【請求項１４】
ａ）ＣＡＳレイテンシ信号に応じて出力制御クロック信号を伝送する伝送段階であり、データが外部クロック信号に同期されて出力させるべく制御するための前記出力制御クロック信号の全体遅延時間が変更される前記伝送段階と、
ｂ）前記ａ）段階で伝送された出力制御クロック信号に応じ、前記データの出力区間を指示するリードマスタ信号を順次にシフトするシフト段階と、
ｃ）前記ＣＡＳレイテンシ信号に応じ、前記ｂ）段階でシフトされたリードマスタ信号のうちの一つを選択して前記選択されたリードマスタ信号を出力制御信号として出力する選択段階とを備えており、
前記全体遅延時間は前記リードマスタ信号の第１クロッキングを制御し、前記リードマスタ信号に同期する内部クロック信号の位相を前記出力制御クロック信号の位相よりリードさせるために設定されており、
前記内部クロック信号は前記外部クロック信号を所定時間ほど遅延して発せられ、
前記ｂ）段階で前記リードマスタ信号が一回シフトするのに必要な最大時間は前記外部クロック信号の周期より短い、ことを特徴とする同期式半導体メモリ装置の出力制御信号発生方法。
【請求項１５】
前記ｂ）段階は、
ＣＡＳレイテンシが３である時、第１及び第２遅延回路を介して前記全体遅延時間ほど遅延される出力制御クロック信号に応じて前記リードマスタ信号をシフトし、前記第２遅延回路を介して遅延される出力制御クロック信号に応じて前記シフトされたリードマスタ信号をシフトするシフト段階であることを特徴とする請求項１４に記載の同期式半導体メモリ装置の出力制御信号発生方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は同期式半導体メモリ装置にかかわり、より詳細には同期式半導体メモリ装置の出力制御信号発生回路及び出力制御信号発生方法に関する。
【０００２】
【従来の技術】
コンピュータシステムにてメインメモリとして使われる半導体メモリ装置はメモリセルにデータを入力し、メモリセルからデータを出力することによりその役割を果たす。前記半導体メモリ装置のデータ入力／出力速度はコンピュータシステムの動作速度を決定するのに非常に重要な要素である。半導体メモリ装置の動作速度を向上させるために、コンピュータシステムから発せられるクロック信号に同期して内部回路が制御される同期式ダイナミックランダムアクセスメモリ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）装置が使われてきた。
【０００３】
一般的に、同期式半導体メモリ装置（ＳＤＲＡＭ）は動作周波数を高めるためにＣＡＳ（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）レイテンシの機能を使用する。ＣＡＳレイテンシはリード命令の印加時間から出力データ信号が有効であると見なされうるまでに必要な時間遅延と定義される。このような時間遅延は、外部クロック信号に同期されるリード命令と共に発せられた外部クロック信号のサイクル（周期）の整数倍として表現できる。
【０００４】
前記実際時間遅延ｔＡＡは与えられたＳＤＲＡＭの場合一定なので、ＣＡＳレイテンシはＳＤＲＡＭの動作周波数の関数として変更されうる。例えば、時間遅延ｔＡＡが１５ｎｓであって動作周波数が２００ＭＨｚである場合、外部クロック信号の周期が５ｎｓなのでＣＡＳレイテンシは３になるが、時間遅延ｔＡＡが１５ｎｓであって動作周波数が３３３ＭＨｚである場合、外部クロック信号の周期が３ｎｓなのでＣＡＳレイテンシは５になる。
【０００５】
図１は従来のＳＤＲＡＭの出力制御信号発生回路を示す回路図である。図１を参照すれば、出力制御信号発生回路１００はマルチプレクサ１１０及びシフトレジスタ１２０を備える。
【０００６】
シフトレジスタ１２０は出力制御クロック信号ＰＣＬＫＤＱに応じ、リードマスタ信号ＲＭを順次にシフトさせる。出力制御クロック信号ＰＣＬＫＤＱはＳＤＲＡＭに含まれた遅延同期ループ回路ＤＬＬ（図示せず）を介して発せられる信号であり、データ信号が外部クロック信号（図示せず）に同期されて出力させるべく制御する信号である。
【０００７】
一般的に、出力制御クロック信号ＰＣＬＫＤＱはｔＡＣ（外部クロックからデータが出力されるまでの時間）が０であるという条件を満足するために、外部クロック信号の発生前に発せられる。リードマスタ信号ＲＭはデータの出力区間を指示する信号であり、前記外部クロック信号を所定時間だけ遅延した内部クロック信号（図示せず）に同期される信号である。
【０００８】
マルチプレクサ１１０はＣＡＳレイテンシの活性化を示すそれぞれのＣＡＳレイテンシ信号ＣＬ２，ＣＬ３，ＣＬ４，ＣＬ５に応じ、シフトレジスタ１２０の出力信号ＲＭ＿Ｓ１Ａ，ＲＭ＿Ｓ２Ａ，ＲＭ＿Ｓ３Ａ，ＲＭ＿Ｓ４Ａのうちの一つを出力制御信号ＬＡＴＥＮＣＹとして選択的に出力する。出力制御信号ＬＡＴＥＮＣＹは、適切なデータ出力時間区間においてデータを出力（すなわち、活性化）させるために、ＳＤＲＡＭに含まれた出力バッファ（図示せず）に印加される。
【０００９】
図２はＣＡＳレイテンシが３である時に図１に示された出力制御信号発生回路の動作を示すタイミングダイヤグラムである。
【００１０】
内部クロック信号ＰＣＬＫは、周期がＴＣＣ１である外部クロック信号ＥＣＬＫに基づいて発せられ、外部クロック信号ＥＣＬＫの立上がりエッジから時間Ｔ１だけ遅延される。出力制御クロック信号ＰＣＬＫＤＱは外部クロック信号ＥＣＬＫの一部分であるＥＣＬＫ１の立上がりエッジより時間Ｔ２だけ先に発せられるべく設定される。
【００１１】
図１に示された回路の大きな短所は、出力制御クロック信号ＰＣＬＫＤＱが一般的に内部クロック信号ＰＣＬＫの位相に同期されたリードマスタ信号ＲＭよりリードする（位相が進んだ状態となる）ので、無効であるリードマスタ信号ＲＭがＣＡＳレイテンシが３である場合を例としている図２に示された第１サイクルにてサンプリングされてしまう場合があるということである。したがって、有効なリードマスタ信号ＲＭをサンプリングするために、出力制御クロック信号ＰＣＬＫＤＱは時間ＴＤだけ遅延される必要がある。前記遅延時間ＴＤ及びその結果として現れる遅延された出力制御クロック信号ＰＣＬＫＤＱ＿Ｄが図２に示され、前記遅延時間ＴＤは数式表現である（ＴＣＣ１−Ｔ２）＋ＴＤ＞Ｔ１，ＴＤ＞Ｔ１−（ＴＣＣ１−Ｔ２）により表現されうる。
【００１２】
一般的に、遅延同期ループ回路ＤＬＬを使用する装置にて、出力制御クロック信号ＰＣＬＫＤＱはｔＡＣ＝０であるという条件を満足するために外部クロック信号より先に発せられ、出力制御クロック信号ＰＣＬＫＤＱの初期活性化時間は一定に（すなわち、動作周波数と関係がなく）設定される。従って、外部クロック信号ＥＣＬＫの周波数が高まるにつれ（すなわち、外部クロック信号ＥＣＬＫの周期ＴＣＣ１が狭まるにつれ）、遅延時間ＴＤも変化させる必要がある。しかしながら、従来の同期回路には多様な同期遅延に対する手段がないので、無効である出力信号がさらに高いクロック周波数から発せられ、それによりＳＤＲＡＭから無効である出力データが提供されてしまう場合がありうる。
【００１３】
【発明が解決しようとする課題】
本発明の目的は、ＣＡＳレイテンシに応じて出力制御クロック信号の遅延時間を変化させることができ、前記変化させた多様な遅延時間を有する出力制御クロック信号により出力制御信号を発するＳＤＲＡＭの出力制御信号発生回路及び出力制御信号発生方法を提供することである。
【００１４】
【課題を解決するための手段】
本発明の実施形態の特徴によれば、ＳＤＲＡＭの出力制御信号発生回路は、ＣＡＳレイテンシ信号に応じて出力制御クロック信号を伝送するクロック信号伝送回路であり、データが外部クロック信号に同期されて出力させるべく制御するための前記出力制御クロック信号の全体遅延時間を変化させる前記クロック信号伝送回路と、前記クロック信号伝送回路を介して伝送される出力制御クロック信号に応じ、リードマスタ信号を順次にシフトして、それぞれが前記データの出力区間を指示する多数の出力信号を発するサンプリング回路と、前記ＣＡＳレイテンシ信号に応じ、前記サンプリング回路の多数の出力信号のうちの一つを選択し、前記選択された出力信号を出力制御信号として出力する選択回路とを備え、前記全体遅延時間は前記リードマスタ信号の第１クロッキングを制御し、前記リードマスタ信号に同期する内部クロック信号の位相を前記出力制御クロック信号の位相よりリードさせる（進んだ状態にする）ために設定されており、前記内部クロック信号は前記外部クロック信号が所定時間ほど遅延されて発せられる信号であり、前記リードマスタ信号が一回シフトするために必要な最大時間は前記外部クロック信号の周期より短い、ことを特徴とする。
【００１７】
本発明の実施形態のさらに他の特徴によれば、前記クロック信号伝送回路はＣＡＳレイテンシが２である時、前記出力制御クロック信号を前記サンプリング回路に伝送する第１クロック信号伝送回路と、第１及び第２遅延回路を含み、前記ＣＡＳレイテンシが３である時、前記第１及び第２遅延回路を介して前記全体遅延時間ほど遅延された出力制御クロック信号と、前記第２遅延回路を介して遅延された出力制御クロック信号とをそれぞれ前記サンプリング回路に伝送する第２クロック信号伝送回路と、第３，第４及び第５遅延回路を含み、前記ＣＡＳレイテンシが４である時、前記第３，第４及び第５遅延回路を介して前記全体遅延時間ほど遅延された出力制御クロック信号と、前記第４及び第５遅延回路を介して遅延された出力制御クロック信号と、前記第５遅延回路を介して遅延された出力制御クロック信号とをそれぞれ前記サンプリング回路に伝送する第３クロック信号伝送回路と、第６，第７，第８及び第９遅延回路を含み、前記ＣＡＳレイテンシが５である時、前記第６，第７，第８及び第９遅延回路を介して前記全体遅延時間ほど遅延された出力制御クロック信号と、前記第７，第８及び第９遅延回路を介して遅延された出力制御クロック信号と、前記第８及び第９遅延回路を介して遅延された出力制御クロック信号と、前記第９遅延回路を介して遅延された出力制御クロック信号とをそれぞれ前記サンプリング回路に伝送する第４クロック信号伝送回路とを備え、前記第１及び第２遅延回路を介して遅延される第１遅延時間、前記第３，第４及び第５遅延回路を介して遅延される第２遅延時間及び前記第６，第７，第８及び第９遅延回路を介して遅延される第３遅延時間のそれぞれは前記第１遅延時間、第２遅延時間及び第３遅延時間の順に長くなる。
【００１８】
本発明の実施形態の特徴によれば、ＳＤＲＡＭの出力制御信号発生方法は、ａ）ＣＡＳレイテンシ信号に応じて出力制御クロック信号を伝送する伝送段階であり、データが外部クロック信号に同期されて出力させるべく制御するための前記出力制御クロック信号の全体遅延時間が変更される前記伝送段階、ｂ）前記ａ）段階で伝送された出力制御クロック信号に応じ、前記データの出力区間を指示するリードマスタ信号を順次にシフトするシフト段階、ｃ）前記ＣＡＳレイテンシ信号に応じ、前記ｂ）段階に徐シフトされたリードマスタ信号のうちの一つを選択して前記選択されたリードマスタ信号を出力制御信号として出力する選択段階を備えており、前記全体遅延時間は前記リードマスタ信号の第１クロッキングを制御し、前記リードマスタ信号に同期する内部クロック信号の位相を前記出力制御クロック信号の位相よりリードさせる（進んだ状態とする）ために設定されており、前記内部クロック信号は前記外部クロック信号を所定時間ほど遅延して発せられ、前記ｂ）段階で前記リードマスタ信号が一回シフトするのに必要な最大時間は前記外部クロック信号の周期より短い、ことを特徴とする。
【００２１】
本発明のＳＤＲＡＭの出力制御信号発生回路及び出力制御信号発生方法は、ＣＡＳレイテンシにより出力制御クロック信号の全体遅延時間を変化させることができ、異なる遅延時間を有する出力制御クロック信号により出力制御信号を発することによって相対的に高い周波数で動作するＳＤＲＡＭの誤動作を防止できる。
【００２２】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
【００２３】
図３は本発明の第１実施形態によるＳＤＲＡＭの出力制御信号発生回路を示す回路図である。図３を参照すれば、出力制御信号発生回路３００は、望ましくは選択回路３１０、サンプリング回路３３０及びクロック信号伝送回路３４０を備える。
【００２４】
クロック信号伝送回路３４０は第１クロック信号伝送回路ＣＴ１、第２クロック信号伝送回路ＣＴ２、第３クロック信号伝送回路ＣＴ３及び第４クロック信号伝送回路ＣＴ４を備える。クロック信号伝送回路ＣＴ１ないしＣＴ４は出力制御クロック信号ＰＣＬＫＤＱ遅延が唯一であるというそれぞれの選択可能な経路を提供する。前記選択された特定経路は所望のＣＡＳレイテンシの関数であり、それぞれの経路は、望ましくはそれぞれのイネーブリング信号ＣＬ２ないしＣＬ５により制御される論理回路（すなわち、図３に例として示されたＡＮＤゲート）によりゲートされる。このような方式で、リードマスタ信号ＲＭはリード動作が完了する前にデータを有効にすべく制御された時間量の間、遅延される。
【００２５】
第１クロック信号伝送回路ＣＴ１は、望ましくは伝送回路３４１及びＡＮＤ回路３４３のような論理イネーブル回路を備える。ＡＮＤ回路３４３はＣＡＳレイテンシが２であることを示す第１ＣＡＳレイテンシ信号ＣＬ２の活性化に応じ、出力制御クロック信号ＰＣＬＫＤＱを伝送回路３４１に伝送する。伝送回路３４１は第１ＣＡＳレイテンシ信号ＣＬ２に応じ、出力制御クロック信号ＰＣＬＫＤＱをノードＡに伝送する。伝送回路３４１は公知技術である伝送ゲートを含みうる。出力制御クロック信号ＰＣＬＫＤＱはＳＤＲＡＭに含まれた遅延同期ループ回路（図示せず）を介して発せられうる信号であり、データ信号を外部クロック信号（図示せず）に同期されて出力されるべく制御する信号である。出力制御クロック信号ＰＣＬＫＤＱは、望ましくはｔＡＣ（外部クロックからデータが出力されるまでの時間）が０であるという条件を満足するために、前記データ信号を出力する外部クロック信号の発生前に発せられる。
【００２６】
第２クロック信号伝送回路ＣＴ２は、望ましくは伝送回路３５１，３５３、第１遅延回路３５５、第２遅延回路３５７及びＡＮＤ回路３５９のような論理イネーブル回路を備える。ＡＮＤ回路３５９はＣＡＳレイテンシが３であることを示す第２ＣＡＳレイテンシ信号ＣＬ３の活性化に応じ、出力制御クロック信号ＰＣＬＫＤＱを第２遅延回路３５７に伝送する。伝送回路３５３は第２ＣＡＳレイテンシ信号ＣＬ３に応じ、第２遅延回路３５７を介して遅延される出力制御クロック信号ＰＣＬＫＤＱをノードＢに伝送する。第２遅延回路３５７を介して遅延される出力制御クロック信号ＰＣＬＫＤＱは第１遅延回路３５５を介して遅延されて伝送回路３５１に伝送される。伝送回路３５１は第２ＣＡＳレイテンシ信号ＣＬ３に応じ、第１及び第２遅延回路３５５，３５７を介して遅延される出力制御クロック信号ＰＣＬＫＤＱをノードＡに伝送する。伝送回路３５１，３５３それぞれは伝送ゲートを含みうる。
【００２７】
出力制御クロック信号ＰＣＬＫＤＱが第１及び第２遅延回路３５５，３５７を介して遅延される第１遅延時間はサンプリング回路３３０にてリードマスタ信号ＲＭの第１クロッキングに必要な時間であり、リードマスタ信号ＲＭに同期する内部クロック信号（図示せず）の位相が出力制御クロック信号ＰＣＬＫＤＱの位相よりリードするための時間として設定される。リードマスタ信号ＲＭはデータの出力区間を指示する信号であり、前記内部クロック信号は外部クロック信号を所定の時間遅延して発せられる信号である。
【００２８】
第３クロック信号伝送回路ＣＴ３は、望ましくは伝送回路３６１，３６２，３６３、第３，第４，第５遅延回路３６４，３６５，３６６及びＡＮＤ回路３６７のような論理イネーブル回路を備える。ＡＮＤ回路３６７はＣＡＳレイテンシが４であることを示す第３ＣＡＳレイテンシ信号ＣＬ４に応じて出力制御クロック信号ＰＣＬＫＤＱを第５遅延回路３６６に伝送する。伝送回路３６３は第３ＣＡＳレイテンシ信号ＣＬ４に応じ、第５遅延回路３６６を介して遅延される出力制御クロック信号ＰＣＬＫＤＱをノードＣに伝送する。伝送回路３６２は第３ＣＡＳレイテンシ信号ＣＬ４に応じ、第４及び第５遅延回路３６５，３６６を介して遅延される出力制御クロック信号ＰＣＬＫＤＱをノードＢに伝送する。伝送回路３６１は第３ＣＡＳレイテンシ信号ＣＬ４に応じ、第３，第４及び第５遅延回路３６４，３６５，３６６を介して遅延される出力制御クロック信号ＰＣＬＫＤＱをノードＡに伝送する。それぞれの伝送回路３６１，３６２，３６３は伝送ゲートを含みうる。
【００２９】
出力制御クロック信号ＰＣＬＫＤＱが第３，第４及び第５遅延回路３６４，３６５，３６６を介して遅延される第２遅延時間はサンプリング回路３３０にてリードマスタ信号ＲＭの第１クロッキングに必要な時間であり、リードマスタ信号ＲＭに同期する前記内部クロック信号の位相が出力制御クロック信号ＰＣＬＫＤＱの位相よりリードするための時間として設定される。
【００３０】
第４クロック信号伝送回路ＣＴ４は、望ましくは伝送回路３７１，３７２，３７３、第６遅延回路３７４、第７遅延回路３７５、第８遅延回路３７６、第９遅延回路３７７及びＡＮＤ回路３７８のような論理イネーブル回路を備える。ＡＮＤ回路３７８はＣＡＳレイテンシが５であることを示す第４ＣＡＳレイテンシ信号ＣＬ５の活性化に応じ、出力制御クロック信号ＰＣＬＫＤＱを第９遅延回路３７７に伝送する。第９遅延回路３７７を介して遅延された出力制御クロック信号ＰＣＬＫＤＱはノードＤに伝送される。伝送回路３７３は第４ＣＡＳレイテンシ信号ＣＬ５に応じ、第８及び第９遅延回路３７６，３７７を介して遅延される出力制御クロック信号ＰＣＬＫＤＱをノードＣに伝送する。伝送回路３７２は第４ＣＡＳレイテンシ信号ＣＬ５に応じ、第７，第８及び第９遅延回路３７５，３７６，３７７を介して遅延される出力制御クロック信号ＰＣＬＫＤＱをノードＢに伝送する。伝送回路３７１は第４ＣＡＳレイテンシ信号ＣＬ５に応じ、第６，第７，第８及び第９遅延回路３７４，３７５，３７６，３７７を介して遅延される出力制御クロック信号ＰＣＬＫＤＱをノードＡに伝送する。伝送回路３７１，３７２，３７３それぞれは伝送ゲートを含みうる。
【００３１】
出力制御クロック信号ＰＣＬＫＤＱが第６，第７，第８及び第９遅延回路３７４，３７５，３７６，３７７を介して遅延される第３遅延時間はサンプリング回路３３０にてリードマスタ信号ＲＭの第１クロッキングに必要な時間であり、リードマスタ信号ＲＭに同期する前記内部クロック信号の位相が出力制御クロック信号ＰＣＬＫＤＱの位相よりリードするための時間として設定される。前記第１遅延時間、第２遅延時間及び第３遅延時間（すなわち、第２伝送回路、第３伝送回路及び第４伝送回路ＣＴ２，ＣＴ３，ＣＴ４に対応するそれぞれの全体遅延時間）において、遅延時間は前記第１遅延時間、第２遅延時間及び第３遅延時間の順序に長くなる。
【００３２】
サンプリング回路３３０は、望ましくは４つのフリップフロップ３３１，３３３，３３５，３３７を備え、フリップフロップ３３１，３３３，３３５，３３７はＤフリップフロップでありうる。第１フリップフロップ３３１はクロック信号伝送回路３４０を介してノードＡに伝送される出力制御クロック信号ＰＣＬＫＤＱに応じ、リードマスタ信号ＲＭをサンプリングして前記サンプリングされたリードマスタ信号ＲＭを第１リードマスタ信号ＳＲＭ１として出力する。第２フリップフロップ３３３はクロック信号伝送回路３４０を介してノードＢに伝送される出力制御クロック信号ＰＣＬＫＤＱに応じ、第１リードマスタ信号ＳＲＭ１をサンプリングして前記サンプリングされた第１リードマスタ信号ＳＲＭ１を第２リードマスタ信号ＳＲＭ２として出力する。
【００３３】
同様に、第３フリップフロップ３３５はクロック信号伝送回路３４０を介してノードＣに伝送される出力制御クロック信号ＰＣＬＫＤＱに応じ、第２リードマスタ信号ＳＲＭ２をサンプリングして前記サンプリングされた第２リードマスタ信号ＳＲＭ２を第３リードマスタ信号ＳＲＭ３として出力する。最後に、第４フリップフロップ３３７はクロック信号伝送回路３４０を介してノードＤに伝送される出力制御クロック信号ＰＣＬＫＤＱに応じ、第３リードマスタ信号ＳＲＭ３をサンプリングして前記サンプリングされた第３リードマスタ信号ＳＲＭ３を第４リードマスタ信号ＳＲＭ４として出力する。
【００３４】
サンプリング回路３３０に含まれたフリップフロップによりリードマスタ信号ＲＭを一回シフトするために必要な時間は、望ましくは前記外部クロック信号の一周期より短い。例えば、ＣＡＳレイテンシが３である場合、リードマスタ信号ＲＭをシフトさせるノードＡでの（すなわち、第１及び第２遅延回路３５５，３５７を介して遅延される）出力制御クロック信号ＰＣＬＫＤＱの立上がりエッジと、第１リードマスタ信号ＳＲＭ１をシフトさせるノードＢでの（第２遅延回路３５７を介して遅延される）出力制御クロックＰＣＬＫＤＱの立上がりエッジ相互間の時間間隔は前記外部クロック信号の周期より短い。
【００３５】
すなわち、選択された遅延経路のそれぞれの遅延要素は時間遅延を挿入し、第２フリップフロップ３３３がレジスタチェーン内の第１フリップフロップ（すなわち、フリップフロップ３３１）が自体のＤ入力信号をサンプリングした後で第１リードマスタ信号ＳＲＭ１をサンプリングする。フリップフロップ３３１の出力信号ＳＲＭ１は遅延された出力制御クロック信号ＰＣＬＫＤＱの正の遷移時にだけフリップフロップ３３３によりサンプリングされて第２リードマスタ信号ＳＲＭ２として出力されうる。それにより全体周期の時間遅延が挿入される。類似の動作が前記レジスタチェーン内の残りのフリップフロップに適用されるためにそれぞれのフリップフロップは追加的なクロック周期遅延を挿入する。従って、特有な遅延経路の特徴を示すステージが多ければ多いほど、より多くのクロックサイクル等が挿入される。所望の時間遅延を生成する多くの手段があるが、このような手段は公知技術である能動遅延素子と受動遅延素子またはデジタル手段とアナログ手段とを利用する。
【００３６】
選択回路３１０は、望ましくは４つの伝送ゲート及び４つのインバータを備える。選択回路３１０はＣＡＳレイテンシ信号ＣＬ２，ＣＬ３，ＣＬ４，ＣＬ５に応じ、リードマスタ信号ＳＲＭ１，ＳＲＭ２，ＳＲＭ３，ＳＲＭ４のうちの一つを選択し、前記選択されたリードマスタ信号を出力制御信号ＬＡＴＥＮＣＹとして出力する。出力制御信号ＬＡＴＥＮＣＹは前記データ信号を活性化させるために前記ＳＤＲＡＭに含まれた出力バッファ（図示せず）に印加され、リードサイクルの適切な時間区間の間、出力される。
【００３７】
従って、本発明の第１実施形態によるＳＤＲＡＭの出力制御信号発生回路３００は所望のＣＡＳレイテンシの選択により出力制御クロック信号の全体遅延時間及び多様な中間遅延時間を変化させることができる。ここで、前記それぞれの全体遅延時間はサンプリング回路３３０にてリードマスタ信号ＲＭの第１クロッキングに必要な時間であり、前記それぞれの中間遅延時間はサンプリング回路３３０にて前記サンプリングされるリードマスタ信号の第２クロッキングまたは第３クロッキングまたは第４クロッキングに必要な時間である。前記遅延経路選択は出力制御クロック信号に同期する有効な遅延された出力制御信号を発する。前述の説明から、本発明がＣＡＳレイテンシが任意の値であっても容易に適用できるということは本発明の技術分野に属する当業者には明白なことである。
【００３８】
図４は本発明の第２実施形態によるＳＤＲＡＭの出力制御信号発生回路を示す回路図である。図４を参照すれば、出力制御信号発生回路４００は、望ましくは選択回路４１０、４つのサンプリング回路４２０，４４０，４６０，４８０及び４つのクロック信号伝送回路４３０，４５０，４７０，４９０を備える。
【００３９】
第１クロック信号伝送回路４３０は、望ましくはＡＮＤ回路４３１のような論理イネーブル回路を備える。ＡＮＤ回路４３１はＣＡＳレイテンシが２であることを指示する第１ＣＡＳレイテンシ信号ＣＬ２の活性化に応じ、出力制御クロック信号ＰＣＬＫＤＱを第１サンプリング回路４２０のクロック信号入力端子ＣＫに伝送する。第１クロック信号伝送回路４２０のクロッキングは前記第１実施形態でのようにサンプリングされたリードマスタ信号ＲＭを第１リードマスタ信号ＯＲＭ１として出力する。前記第１実施形態と同様に、出力制御クロック信号ＰＣＬＫＤＱは前記ＳＤＲＡＭの遅延同期ループ回路（図示せず）を介して発せられうる信号であり、データ信号を前記外部クロック信号（図示せず）に同期して出力すべく制御する。前記第１実施形態のように、出力制御クロック信号ＰＣＬＫＤＱは、望ましくはｔＡＣ（外部クロックからデータが出力するまでの時間）が０であるという条件を満足するために前記データを出力する前記外部クロック信号の発生前に発せられる。
【００４０】
第２クロック信号伝送回路４５０は第１遅延回路４５１、第２遅延回路４５３及びＡＮＤ回路４５５のような論理イネーブル回路を備える。ＡＮＤ回路４５５はＣＡＳレイテンシが３であることを示す第２ＣＡＳレイテンシ信号ＣＬ３の活性化に応じ、出力制御クロック信号ＰＣＬＫＤＱを第２遅延回路４５３に伝送する。第２遅延回路４５３を介して遅延される出力制御クロック信号ＰＣＬＫＤＱは第２サンプリング回路４４０に含まれたフリップフロップ４４３のクロック信号入力端子ＣＫに伝送される。第１及び第２遅延回路４５１，４５３を介して遅延される出力制御クロック信号ＰＣＬＫＤＱは第２サンプリング回路４４０に含まれたフリップフロップ４４１のクロック信号入力端子ＣＫに伝送される。
【００４１】
出力制御クロック信号ＰＣＬＫＤＱが第１及び第２遅延回路４５１，４５３を介して遅延される第４遅延時間は第２サンプリング回路４４０のリードマスタ信号ＲＭの第１クロッキングのために必要であり、リードマスタ信号ＲＭに同期される前記内部クロック信号（図示せず）の位相が出力制御クロック信号ＰＣＬＫＤＱの位相よりリードすべく設定される。前記第１実施形態でのようにリードマスタ信号ＲＭはデータの出力区間を指示する信号であり、前記内部クロック信号は前記外部クロック信号を所定の時間量だけ遅延することにより発せられる信号である。
【００４２】
第３クロック信号伝送回路４７０は、望ましくは第３遅延回路４７１、第４遅延回路４７３、第５遅延回路４７５及びＡＮＤ回路４７７のような論理イネーブル回路を備える。ＡＮＤ回路４７７はＣＡＳレイテンシが４であることを示す第３ＣＡＳレイテンシ信号ＣＬ４の活性化に応じ、出力制御クロック信号ＰＣＬＫＤＱを第５遅延回路４７５に伝送する。第５遅延回路４７５を介して遅延される出力制御クロック信号ＰＣＬＫＤＱは第３サンプリング回路４６０に含まれたフリップフロップ４６５のクロック信号入力端子ＣＫに伝送される。第４及び第５遅延回路４７３，４７５を介して遅延される出力制御クロック信号ＰＣＬＫＤＱは第３サンプリング回路４６０に含まれたフリップフロップ４６３のクロック信号入力端子ＣＫに伝送される。第３，第４及び第５遅延回路４７１，４７３，４７５を介して遅延される出力制御クロック信号ＰＣＬＫＤＱは第３サンプリング回路４６０に含まれたフリップフロップ４６１のクロック信号入力端子ＣＫに伝送される。
【００４３】
出力制御クロック信号ＰＣＬＫＤＱが第３，第４及び第５遅延回路４７１，４７３，４７５を介して遅延される第５遅延時間は第３サンプリング回路４６０の第１クロッキングのために必要であり、リードマスタ信号ＲＭに同期される前記内部クロック信号（図示せず）の位相が出力制御クロック信号ＰＣＬＫＤＱの位相よりリードすべく設定される。
【００４４】
第４クロック信号伝送回路４９０は、望ましくは第６遅延回路４９１、第７遅延回路４９３、第８遅延回路４９５、第９遅延回路４９７及びＡＮＤ回路４９９のような論理イネーブル回路を備える。ＡＮＤ回路４９９はＣＡＳレイテンシ５であることを示す第４ＣＡＳレイテンシ信号ＣＬ５の活性化に応じ、出力制御クロック信号ＰＣＬＫＤＱを第９遅延回路４９７に伝送する。第９遅延回路４９７を介して遅延される出力制御クロック信号ＰＣＬＫＤＱは第４サンプリング回路４８０に含まれたフリップフロップ４８７のクロック信号入力端子ＣＫに伝送される。第８及び第９遅延回路４９５，４９７を介して遅延される出力制御クロック信号ＰＣＬＫＤＱは第４サンプリング回路４８０に含まれたフリップフロップ４８５のクロック信号入力端子ＣＫに伝送される。第７，第８及び第９遅延回路４９３，４９５，４９７を介して遅延される出力制御クロック信号ＰＣＬＫＤＱは第４サンプリング回路４８０に含まれたフリップフロップ４８３のクロック信号入力端子ＣＫに伝送される。第６，第７，第８及び第９遅延回路４９１，４９３，４９５，４９７を介して遅延される出力制御クロック信号ＰＣＬＫＤＱは第４サンプリング回路４８０に含まれたフリップフロップ４８１のクロック信号入力端子ＣＫに伝送される。
【００４５】
出力制御クロック信号ＰＣＬＫＤＱが第６，第７，第８及び第９遅延回路４８１，４８３，４８５，４８７を介して遅延される第６遅延時間は第４サンプリング回路４８０のリードマスタ信号ＲＭの第１クロッキングのために必要であり、リードマスタ信号ＲＭに同期する前記内部クロック信号（図示せず）の位相が出力制御クロック信号ＰＣＬＫＤＱの位相よりリードすべく設定される。前記第４遅延時間、第５遅延時間及び第６遅延時間（すなわち、第２ないし第４クロック信号伝送回路４５０，４７０，４９０に対応するそれぞれの全体遅延時間）において、遅延時間は第４遅延時間、第５遅延時間及び第６遅延時間の順に長くなる。
【００４６】
第１サンプリング回路４２０は、望ましくはＤフリップフロップを備える。前述の如く、前記Ｄフリップフロップは第１クロック信号伝送回路４３０から伝送される出力制御クロック信号ＰＣＬＫＤＱに応じ、リードマスタ信号ＲＭをサンプリングして前記サンプリングされたリードマスタ信号ＲＭを第１リードマスタ信号ＯＲＭ１として出力する。
【００４７】
第２サンプリング回路４４０は、望ましくは二つのＤフリップフロップ４４１，４４３を備え、Ｄフリップフロップ４４１の出力端ＱはＤフリップフロップ４４３の入力端Ｄに連結される。第２サンプリング回路４４０は第１及び第２遅延回路４５１，４５３を介して遅延される出力制御クロック信号ＰＣＬＫＤＱと、第２遅延回路４５３を介して遅延される出力制御クロック信号ＰＣＬＫＤＱとに応じ、リードマスタ信号ＲＭをサンプリングして前記サンプリングされたリードマスタ信号ＲＭを第２リードマスタ信号ＯＲＭ２として出力する。
【００４８】
第３サンプリング回路４６０は、望ましくは３つのＤフリップフロップ４６１，４６３，４６５を備える。Ｄフリップフロップ４６１の出力端Ｑ及びＤフリップフロップ４６３の入力端Ｄと、Ｄフリップフロップ４６３の出力端Ｑ及びＤフリップフロップ４６５の入力端Ｄはそれぞれ相互に連結される。第３サンプリング回路４６０は第３，第４及び第５遅延回路４７１，４７３，４７５を介して遅延される出力制御クロック信号ＰＣＬＫＤＱと、第４及び第５遅延回路４７３，４７５を介して遅延される出力制御クロック信号ＰＣＬＫＤＱと、第５遅延回路４７５を介して遅延される出力制御クロック信号ＰＣＬＫＤＱとに応じ、リードマスタ信号ＲＭをサンプリングして前記サンプリングされたリードマスタ信号ＲＭを第３リードマスタ信号ＯＲＭ３として出力する。
【００４９】
第４サンプリング回路４８０は、望ましくは４つのＤフリップフロップ４８１，４８３，４８５，４８７を備える。Ｄフリップフロップ４８１の出力端Ｑ及びＤフリップフロップ４８３の入力端Ｄと、Ｄフリップフロップ４８３の出力端ＱとＤフリップフロップ４８５の入力端Ｄと、Ｄフリップフロップ４８５の出力端ＱとＤフリップフロップ４８７の入力端Ｄとはそれぞれ相互に連結される。第４サンプリング回路４８０は第６，第７，第８及び第９遅延回路４９１，４９３，４９５，４９７を介して遅延される出力制御クロック信号ＰＣＬＫＤＱと、第７，第８及び第９遅延回路４９３，４９５，４９７を介して遅延される出力制御クロック信号ＰＣＬＫＤＱと、第８及び第９遅延回路４９５，４９７を介して遅延される出力制御クロック信号ＰＣＬＫＤＱと、第９遅延回路４９７を介して遅延される出力制御クロック信号ＰＣＬＫＤＱとに応じ、リードマスタ信号ＲＭをサンプリングして前記サンプリングされたリードマスタ信号ＲＭを第４リードマスタ信号ＯＲＭ４として出力する。
【００５０】
第１実施形態と同様に、サンプリング回路４４０，４６０，４８０に含まれたＤフリップフロップによりシフトされるリードマスタ信号ＲＭが一回シフトするために必要な時間は前記外部クロック信号の周期より短い。例えば、ＣＡＳレイテンシが３である時、リードマスタ信号ＲＭをシフトさせる第１及び第２遅延回路４５１，４５３を介して遅延される出力制御クロック信号ＰＣＬＫＤＱの立上がりエッジと、前記シフトされたリードマスタ信号ＲＭをシフトさせる第２遅延回路４５３を介して遅延される出力制御クロックＰＣＬＫＤＱの立上がりエッジ相互間の時間間隔は前記外部クロック信号の周期より短い。
【００５１】
選択回路４１０は、望ましくは４つの伝送ゲート及び４つのインバータを備える。選択回路４１０はＣＡＳレイテンシ信号ＣＬ２，ＣＬ３，ＣＬ４及びＣＬ５に応じ、リードマスタ信号ＯＲＭ１，ＯＲＭ２，ＯＲＭ３，ＯＲＭ４のうちの一つを選択し、前記選択されたリードマスタ信号を出力制御信号ＬＡＴＥＮＣＹとして出力する。
【００５２】
図５はＣＡＳレイテンシが３である時に本発明の第１実施形態によるＳＤＲＡＭの出力制御信号発生回路の望ましい動作を示す例示的なタイミングダイヤグラムである。
【００５３】
周期がＴＣＣ１である外部クロック信号ＥＣＬＫの一部分であるＥＣＬＫ１の立上がりエッジに同期されてリード命令が印加される。内部クロック信号ＰＣＬＫも外部クロック信号ＥＣＬＫの一部分であるＥＣＬＫ１の立上がりエッジに同期されて発せられ、外部クロック信号ＥＣＬＫから時間Ｔ１だけ遅延される。リードマスタ信号ＲＭは内部クロック信号ＰＣＬＫに同期されて発せられる。周期がＴＣＣ１である出力制御クロック信号ＰＣＬＫＤＱは外部クロック信号ＥＣＬＫの一部分であるＥＣＬＫ２の立上がりエッジより時間Ｔ２だけ先に発せられる。出力制御クロック信号ＰＣＬＫＤＱ上に「ＶＡＬＩＤ  ＰＣＬＫＤＱ」として示された時間は、データ信号が外部クロック信号ＥＣＬＫの一部分であるＥＣＬＫ４に同期されて出力させるべく制御するために設定されている。すなわち、ＣＡＳレイテンシが３である時、第１有効データは前記リード命令が印加された後で第４外部クロックサイクルＥＣＬＫ４にて出力される。また、第４外部クロックサイクルＥＣＬＫ４に対応する出力制御クロック信号ＰＣＬＫＤＱは前記ｔＡＣ＝０であるという条件を満足するために第４外部クロックサイクルＥＣＬＫ４より先に活性化される。
【００５４】
第１出力制御クロック信号ＰＣＬＫＤＱ＿ＤＡは出力制御クロック信号ＰＣＬＫＤＱから遅延時間ＴＤ２＿３＋ＴＤ１＿３後に図３の第１及び第２遅延回路３５５，３５７を介して発せられてノードＡに伝送される。ここで、遅延時間ＴＤ２＿３＋ＴＤ１＿３はリードマスタ信号ＲＭをサンプリングするために必要な時間である。第１出力制御クロック信号ＰＣＬＫＤＱ＿ＤＡはリードマスタ信号ＲＭをサンプリングして第１リードマスタ信号ＳＲＭ１を発する。
【００５５】
第２出力制御クロック信号ＰＣＬＫＤＱ＿ＤＢは出力制御クロック信号ＰＣＬＫＤＱから遅延時間ＴＤ２＿３後に図３の第２遅延回路３５７を介して発せられ、ノードＢに伝送される。第２出力制御クロック信号ＰＣＬＫＤＱ＿ＤＢは第１リードマスタ信号ＳＲＭ１を第２出力制御クロック信号ＰＣＬＫＤＱ＿ＤＢの第２立上がりエッジにてサンプリングして第２リードマスタ信号ＳＲＭ２を発する。第２リードマスタ信号ＳＲＭ２は伝播遅延され、第２ＣＡＳレイテンシ信号ＣＬ３を選択回路３１０に印加することにより出力制御信号ＬＡＴＥＮＣＹとして発せられる。図５にて、「ＶＡＬＩＤ  ＰＣＬＫＤＱ」が出力制御信号ＬＡＴＥＮＣＹが論理ハイ状態に活性化される時間区間内に含まれるということが分かる。外部クロック信号ＥＣＬＫの一部分であるＥＣＬＫ４の立上がりエッジにて、前記データは前記ｔＡＣ＝０であるという条件を満足すれば出力されうる。
【００５６】
リードマスタ信号ＲＭをサンプリングする第１出力制御クロック信号ＰＣＬＫＤＱ＿ＤＡの立上がりエッジ及び第１リードマスタ信号ＳＲＭ１をサンプリングする第２出力制御クロック信号ＰＣＬＫＤＱ＿ＤＢの立上がりエッジ相互間の時間間隔はＴＣＣ１−ＴＤ１＿３である。従って、前記時間間隔は外部クロック信号ＥＣＬＫの周期ＴＣＣ１より短いので、第１クロッキング後にリードマスタ信号ＲＭをサンプリングする時間が短縮されうる。
【００５７】
図６はＣＡＳレイテンシが５である時に本発明の第１実施形態によるＳＤＲＡＭの出力制御信号発生回路の動作を示す例示的なタイミングダイヤグラムである。
【００５８】
周期がＴＣＣ２である外部クロック信号ＥＣＬＫの一部分であるＥＣＬＫ１の立上がりエッジに同期されてリード命令が印加される。内部クロック信号ＰＣＬＫも外部クロック信号ＥＣＬＫの一部分であるＥＣＬＫ１の立上がりエッジに同期されて発せられ、外部クロック信号ＥＣＬＫの立上がりエッジから時間Ｔ１だけ遅延される。リードマスタ信号ＲＭは内部クロック信号ＰＣＬＫに同期されて発せられる。周期がＴＣＣ２である出力制御クロック信号ＰＣＬＫＤＱは外部クロック信号ＥＣＬＫの一部分であるＥＣＬＫ２に含まれた立上がりエッジより時間Ｔ２だけ先に発せられる。図６にて、出力制御クロック信号ＰＣＬＫＤＱ上の「ＶＡＬＩＤ  ＰＣＬＫＤＱ」と示された時間は、データ信号を外部クロック信号ＥＣＬＫの一部分であるＥＣＬＫ６に同期されて出力させるべく制御するために設定されている。すなわち、ＣＡＳレイテンシが５である時、第１有効データが前記リード命令が印加された後で第６クロックサイクルＥＣＬＫ６にて出力される。また、第６外部クロックサイクルに対応する出力制御クロック信号ＰＣＬＫＤＱは前記ｔＡＣ＝０であるという条件を満足するために第６クロックサイクルＥＣＬＫ６より先に活性化される。
【００５９】
第１出力制御クロック信号ＰＣＬＫＤＱ＿ＤＡは出力制御クロック信号ＰＣＬＫＤＱから遅延時間ＴＤ１＿５＋ＴＤ２＿５＋ＴＤ３＿５＋ＴＤ４＿５後に図３の第６，第７，第８及び第９遅延回路３７４，３７５，３７６，３７７を介して発せられ、ノードＡに伝送される。ここで、遅延時間ＴＤ１＿５＋ＴＤ２＿５＋ＴＤ３＿５＋ＴＤ４＿５は有効なリードマスタ信号ＲＭをサンプリングするために必要な時間である。第１出力制御クロック信号ＰＣＬＫＤＱ＿ＤＡはリードマスタ信号ＲＭをサンプリングして第１リードマスタ信号ＳＲＭ１を発する。
【００６０】
第２出力制御クロック信号ＰＣＬＫＤＱ＿ＤＢは出力制御クロック信号ＰＣＬＫＤＱから遅延時間ＴＤ２＿５＋ＴＤ３＿５＋ＴＤ４＿５後に図３の第７，第８及び第９遅延回路３７５，３７６，３７７を介して遅延されてノードＢに伝送される。第２出力制御クロック信号ＰＣＬＫＤＱ＿ＤＢは第１リードマスタ信号ＳＲＭ１を第２出力制御クロック信号ＰＣＬＫＤＱ＿ＤＢの第２立上がりエッジにてサンプリングして第２リードマスタ信号ＳＲＭ２を発する。
【００６１】
第３出力制御クロック信号ＰＣＬＫＤＱ＿ＤＣは出力制御クロック信号ＰＣＬＫＤＱから遅延時間ＴＤ３＿５＋ＴＤ４＿５後に図３の第８及び第９遅延回路３７６，３７７を介して発せられ、ノードＣに伝送される。第３出力制御クロック信号ＰＣＬＫＤＱ＿ＤＣは第２リードマスタ信号ＳＲＭ２を第３出力制御クロック信号ＰＣＬＫＤＱ＿ＤＣの第３立上がりエッジにてサンプリングして第３リードマスタ信号ＳＲＭ３を発する。
【００６２】
第４出力制御クロック信号ＰＣＬＫＤＱ＿ＤＤは出力制御クロック信号ＰＣＬＫＤＱから遅延時間ＴＤ４＿５後に図３の第９遅延回路３７７を介して発せられ、ノードＤに伝送される。第４出力制御クロック信号ＰＣＬＫＤＱ＿ＤＤは第３リードマスタ信号ＳＲＭ３を第４出力制御クロック信号ＰＣＬＫＤＱ＿ＤＤの第４立上がりエッジにてサンプリングして第４リードマスタ信号ＳＲＭ４を発する。第４リードマスタ信号ＳＲＭ４は伝播遅延されて選択回路３１０に第４ＣＡＳレイテンシ信号ＣＬ５を印加することにより出力制御信号ＬＡＴＥＮＣＹとして発せられる。図６にて、「ＶＡＬＩＤ  ＰＣＬＫＤＱ」が出力制御信号ＬＡＴＥＮＣＹが論理ハイ状態に活性化される時間区間内に含まれうるということが分かる。外部クロック信号ＥＣＬＫの一部分であるＥＣＬＫ６の立上がりエッジにて、前記データがｔＡＣ＝０であるという条件を満足すれば出力される。
【００６３】
リードマスタ信号ＲＭをサンプリングする第１出力制御クロック信号ＰＣＬＫＤＱ＿ＤＡの立上がりエッジ及び第１リードマスタ信号ＳＲＭ１をサンプリングする第２出力制御クロック信号ＰＣＬＫＤＱ＿ＤＢの立上がりエッジ相互間の時間間隔はＴＣＣ２−ＴＤ１＿５である。第１リードマスタ信号ＳＲＭ１をサンプリングする第２出力制御クロック信号ＰＣＬＫＤＱ＿ＤＢの立上がりエッジ及び第２リードマスタ信号ＳＲＭ２をサンプリングする第３出力制御クロック信号ＰＣＬＫＤＱ＿ＤＣの立上がりエッジ相互間の時間間隔はＴＣＣ２−ＴＤ２＿５である。そして、第２リードマスタ信号ＳＲＭ２をサンプリングする第３出力制御クロック信号ＰＣＬＫＤＱ＿ＤＣの立上がりエッジ及び第３リードマスタ信号ＳＲＭ３をサンプリングする第４出力制御クロック信号ＰＣＬＫＤＱ＿ＤＤの立上がりエッジ相互間の時間間隔はＴＣＣ２−ＴＤ３＿５である。従って、前記それぞれの時間間隔ＴＣＣ２−ＴＤ１＿５，ＴＣＣ２−ＴＤ２＿５，ＴＣＣ２−ＴＤ３＿５は外部クロック信号ＥＣＬＫの周期ＴＣＣ２より短いので、第１クロッキング後にリードマスタ信号ＲＭをサンプリングする時間が短縮されうる。
【００６４】
本発明の技術分野に属する当業者によれば、図４に示された本発明の第２実施形態によるＳＤＲＡＭの出力制御信号発生回路の動作を示すタイミングダイヤグラムは図３に示された前記第１実施形態についての図５及び図６を基準に前述されたタイミングダイヤグラムに類似していることは理解される。従って、本明細書では簡潔な説明のために重複された説明が省略される。
【００６５】
本発明は図面に示された１実施形態を参考に説明されたが、それは例示的なものに過ぎず、本技術分野の当業者ならばこれから多様な変形及び均等な他実施形態が可能であるという点を理解することができる。従って、本発明の真の技術的保護範囲は特許請求に示される技術的思想により決まるべきである。
【００６６】
【発明の効果】
本発明のＳＤＲＡＭの出力制御信号発生回路及び出力制御信号発生方法はＣＡＳレイテンシにより出力制御クロック信号の全体遅延時間を変化させることができ、変化させた遅延時間を有する出力制御クロック信号により出力制御信号を発することによって相対的に高い周波数で動作するＳＤＲＡＭの誤動作を防止できる。
【図面の簡単な説明】
【図１】  図１は従来のＳＤＲＡＭに含まれた出力制御信号発生回路を示す回路図である。
【図２】  ＣＡＳレイテンシが３である時に図１に示された出力制御信号発生回路の動作を示すタイミングダイヤグラムである。
【図３】  本発明の第１実施形態によるＳＤＲＡＭの出力制御信号発生回路を示す回路図である。
【図４】  本発明の第２実施形態によるＳＤＲＡＭの出力制御信号発生回路を示す回路図である。
【図５】  ＣＡＳレイテンシが３である時に本発明の第１実施形態によるＳＤＲＡＭの出力制御信号発生回路の動作を示す例示的なタイミングダイヤグラムである。
【図６】  ＣＡＳレイテンシが５である時に本発明の第１実施形態によるＳＤＲＡＭの出力制御信号発生回路の動作を示す例示的なタイミングダイヤグラムである。
【符号の説明】
３００…出力制御信号発生回路、
３１０…選択回路、
３３０…サンプリング回路、
３３１，３３３，３３５，３３７…フリップフロップ、
３４０…クロック信号伝送回路、
３４３，３５９，３６７，３７８…ＡＮＤ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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