(57)【特許請求の範囲】
【請求項１】
各々複数のメモリセルを備える複数のメモリブロックと、
リフレッシュが実行されているアドレスと、コマンドを実行するロウアドレスとを比較する比較器を備え、
前記複数のメモリブロックの各々は、
前記メモリブロックの動作を制御するメモリブロック制御回路と、
前記複数のメモリセルを選択するために設けられた複数のワード線と、
選択されたメモリセルのデータが出力されるビット線と、
前記選択されたメモリセルのリフレッシュ開始後に前記ビット線に出力される前記選択されたメモリセルのデータを一時的に格納するレジスタと、
前記選択されたメモリセルのリフレッシュ開始後に前記ビット線に出力される前記選択されたメモリセルのデータを前記選択されたメモリセルのリフレッシュ開始後のリフレッシュ中断禁止期間に前記レジスタに転送する転送ゲートと、
前記転送ゲートを制御する転送ゲート制御回路と、
前記ビット線のプリチャージを制御するプリチャージ制御回路を備え、
前記プリチャージ制御回路は、前記ビット線のプリチャージ期間を制御するプリチャージ期間制御回路を備え、
前記プリチャージ期間制御回路は、前記選択されたメモリセルのリフレッシュ開始後、前記転送ゲートが導通とされた時から、前記リフレッシュ中断禁止期間後のリフレッシュ中断可能期間において前記選択されたメモリセルのリフレッシュが中断されるまでの時間を測定してリフレッシュ時間測定信号を発生するリフレッシュ時間測定信号発生回路を備え、
前記選択されたメモリセルがリフレッシュされているときに、前記選択されたメモリセルを含むメモリブロックに対するコマンドが与えられた場合において、前記比較器が、リフレッシュが実行されているアドレスと、前記コマンドを実行するロウアドレスとが不一致と判断したときは、前記メモリブロック制御回路は、前記リフレッシュ中断可能期間に前記選択されたメモリセルのリフレッシュを中断する制御を行い、
次に、前記プリチャージ制御回路は、前記リフレッシュ時間測定信号発生回路が発生する前記リフレッシュ時間測定信号に基づいて、前記選択されたメモリセルのリフレッシュ中断期間が長いほど、前記選択されたメモリセルのリフレッシュ中断後のプリチャージ期間が短くなるように調整して前記ビット線のプリチャージを制御し、
次に、前記メモリブロック制御回路は、前記コマンドを実行する制御を行い、
次に、前記転送ゲート制御回路は、前記レジスタに格納されているデータを前記ビット線に戻す制御を行い、
次に、前記メモリブロック制御回路は、前記選択されたメモリセルのリフレッシュを再開する制御を行うことを特徴とする半導体記憶装置。
【請求項２】
前記転送ゲート制御回路は、前記リフレッシュ中断禁止期間に、センスアンプにより増幅されている前記ビット線上のデータを前記レジスタに転送するように前記転送ゲートを制御することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記転送ゲート制御回路は、前記リフレッシュ中断禁止期間に、センスアンプにより増幅される前の前記ビット線上のデータを前記レジスタに転送するように前記転送ゲートを制御することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記選択されたメモリセルがリフレッシュされているときに、前記選択されたメモリセルを含むメモリブロックに対するコマンドが与えられた場合において、前記比較器が、リフレッシュが実行されているアドレスと、前記コマンドを実行するロウアドレスが一致すると判断したときは、前記メモリブロック制御回路は、前記選択されたメモリセルのリフレッシュを完成させる制御を行い、
次に、前記メモリブロック制御回路は、前記コマンドを実行する制御を行うことを特徴とする請求項１、２又は３記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭ（dynamic random access memory）のように、データ保持にリフレッシュを必要とする半導体記憶装置、及び、このような半導体記憶装置を使用する電子装置、並びに、このような電子装置に、たとえば、データ待避用の半導体記憶装置として使用して好適な半導体記憶装置などに関する。
【０００２】
【従来の技術】
たとえば、ＤＲＡＭは、これまで、パソコンやサーバ等の主記憶に使用されてきたが、近年、インターネットの発達やモバイル技術の進化等により、携帯電話等の簡易端末にも大容量のＤＲＡＭが搭載される時代になりつつある。
【０００３】
【発明が解決しようとする課題】
現在、携帯電話等の簡易端末にはＳＲＡＭ（static random access memory ）が搭載されているが、ＳＲＡＭに代わり、あるいは、ＳＲＡＭと共にＤＲＡＭを搭載しようとする場合、ＤＲＡＭは、ＳＲＡＭと異なり、データ保持にリフレッシュが必要であることを考慮しなければならない。
【０００４】
このことから、第１に、携帯電話等の簡易端末に搭載するＤＲＡＭは、コントローラによる制御が容易なものであること、第２に、ＤＲＡＭを搭載する携帯電話等の簡易端末は、主電池が切れたり、外れたりして、主電池による電源電圧の供給が途絶えた場合に、ＤＲＡＭのリフレッシュによるバックアップ用電池の消費を出来る限り少なくすることができるものであることが要請される。
【０００５】
本発明は、かかる点に鑑み、データ保持にリフレッシュを必要とする半導体記憶装置であって、コントローラによる制御を容易にした半導体記憶装置を提供することを第１の目的とし、データ保持にリフレッシュを必要とする半導体記憶装置と、コントローラとを備える電子装置であって、コントローラによる半導体記憶装置の制御を容易にした電子装置を提供することを第２の目的とし、他の半導体記憶装置からのデータ待避を容易に行うことができるようにした半導体記憶装置を提供することを第３の目的とし、データの待避を容易にした半導体記憶装置などを提供することを第４の目的とする。
【０００６】
【課題を解決するための手段】
本発明中、第１の発明は、データ保持にリフレッシュを必要とする半導体記憶装置であって、リフレッシュ期間中、外部にビジー信号を出力するように構成されているというものである。
【０００７】
データ保持にリフレッシュを必要とする半導体記憶装置と、この半導体記憶装置を制御するコントローラとを備える電子装置における半導体記憶装置に第１の発明の半導体記憶装置を適用する場合には、コントローラは、半導体記憶装置がリフレッシュ期間中であるか否かを知ることができるので、コントローラによる半導体記憶装置の制御の容易化を図ることができる。
【０００８】
本発明中、第２の発明は、データ保持にリフレッシュを必要とする半導体記憶装置と、この半導体記憶装置を制御するコントローラとを備える電子装置であって、半導体記憶装置は、リフレッシュ期間中、外部にビジー信号を出力するように構成され、コントローラは、ビジー信号を受信することができるように構成されているというものである。
【０００９】
第２の発明によれば、コントローラは、半導体記憶装置がリフレッシュ期間中であるか否かを知ることができるので、データ保持にリフレッシュを必要とする半導体記憶装置と、この半導体記憶装置を制御するコントローラとを備える電子装置に関し、コントローラによる半導体記憶装置の制御の容易化を図ることができる。
【００１０】
本発明中、第３の発明は、半導体記憶装置であって、外部から自動書込みを指示されたときは、書込みデータを内部で発生するアドレスに自動的に書込む自動書込み手段と、自動書込み動作中は、自動書込み動作中であることを明示する自動書込み動作中明示信号を外部に出力する自動書込み中明示信号出力手段とを備えているというものである。
【００１１】
第３の発明によれば、外部から自動書込みを指示されたときは、書込みデータを内部で発生するアドレスに自動的に書込む自動書込み手段を備えているので、たとえば、第１の半導体記憶装置と、この第１の半導体記憶装置を制御するコントローラとを備える電子装置に、第１の半導体記憶装置が記憶するデータを待避させるための第２の半導体記憶装置を設けようとする場合において、第２の発明を第２の半導体記憶装置として使用する場合には、第１の半導体記憶装置のデータの待避を容易に行うことができる。
【００１２】
本発明中、第４の発明は、外部から自動読出しを指示されたときは、自動読出しのためのアドレス信号を発生するアドレスカウンタと、自動読出しするデータの転送先が出力するアクセスの受け付けを許可するか否かを示すアクセス受け付け許否信号を受信するアクセス受け付け許否信号受信手段とを含み、外部から自動読出しを指示され、かつ、前記アクセス受け付け許否信号がアクセスの受け付けを許可しているときは、データを自動的に読出す自動読出し手段を備えているというものである。
【００１３】
第４の発明によれば、外部から自動読出しを指示され、かつ、データの転送先が出力するアクセス受け付け許否信号がアクセスの受け付けを許可しているときは、データを自動的に読出す自動読出し手段を備えているので、データ転送の必要がある場合（たとえば、データ待避の必要がある場合）に、アクセス受け付け許否信号を出力するデータ転送先（データ待避先）に、データを容易に転送（待避）させることができる。
【００１４】
【発明の実施の形態】
以下、図１〜図４５を参照して、本発明の半導体記憶装置の第１実施形態〜第８実施形態及び本発明の電子装置の第１実施形態〜第６実施形態について説明する。
【００１５】
本発明の電子装置の第１実施形態・・図１、図２
図１は本発明の電子装置の第１実施形態の要部を示す回路図であり、図１中、１はＤＲＡＭ、２はＤＲＡＭ１を制御するコントローラ、３はコマンドバス、アドレスバス及びデータバス等のバスである。
【００１６】
ここに、ＤＲＡＭ１は、リフレッシュを自己管理し、リフレッシュ時期になると、ＢＵＳＹ１信号線４にビジー信号ＢＵＳＹ１を出力し、かつ、内部回路でリフレッシュアドレスを発生してリフレッシュを実行し、リフレッシュが終了したときは、ビジー信号ＢＵＳＵ１を解除するように構成されている。
【００１７】
また、コントローラ２は、ＤＲＡＭ１からＢＵＳＹ１信号線４に出力されたビジー信号ＢＵＳＹ１を受信することができるように構成されており、ビジー信号ＢＵＳＹ１を受信したときは、たとえば、ビジー信号ＢＵＳＹ１が解除されるまで、ＤＲＡＭ１に対するアクセスを停止するように構成されている。
【００１８】
なお、本明細書では、ビジー信号ＢＵＳＵＹ１が出力されるとは、ビジー信号ＢＵＳＹ１がＬレベルとされることをいい、ビジー信号ＢＵＳＵＹ１が解除されるとは、ビジー信号ＢＵＳＹ１がＨレベルとされることをいう。
【００１９】
図２はＤＲＡＭ１及びコントローラ２の動作例を示すタイムチャートであり、図２Ａはコントローラ２から出力予定のコマンド、図２Ｂはコントローラ２から実際に出力されるコマンド、図２ＣはＤＲＡＭ１から出力されるビジー信号ＢＵＳＹ１を示している。
【００２０】
すなわち、この例は、コントローラ２がコマンドＣ１〜Ｃ７を順に出力する予定である場合において、コマンドＣ１〜Ｃ４が実際に順に出力され、コマンドＣ４が出力されている時に、ＤＲＡＭ１からビジー信号ＢＵＳＹ１が出力された場合を示している。
【００２１】
この場合、ＤＲＡＭ１は、ビジー信号ＢＵＳＹ１の出力時に既にコマンドＣ４を入力しているので、コマンドＣ４を実行した後、リフレッシュを実行し、リフレッシュが終了すると、ビジー信号ＢＵＳＹ１を解除するように動作する。
【００２２】
これに対して、コントローラ２は、ビジー信号ＢＵＳＹ１を受信したときは、コマンドＣ４に続くコマンドＣ５以下の出力を停止してＤＲＡＭ１に対するアクセスを停止し、ビジー信号ＢＵＳＹ１が解除されると、コマンドＣ５以下を順に出力してＤＲＡＭ１に対するアクセスを再開することになる。
【００２３】
このように、本発明の電子装置の第１実施形態によれば、ＤＲＡＭ１は、リフレッシュを自己管理し、リフレッシュ時期になると、ビジー信号ＢＵＳＹ１をＢＵＳＹ１信号線４に出力し、かつ、内部回路でリフレッシュアドレスを発生してリフレッシュを実行するように構成されているので、コントローラ２によるＤＲＡＭ１のリフレッシュ管理が不必要となる。
【００２４】
また、コントローラ２は、ビジー信号ＢＵＳＹ１を受信することにより、ＤＲＡＭ１がリフレッシュ期間に入ったことを知り、ＤＲＡＭ１に対するアクセスを停止することができるので、コントローラ２によるＤＲＡＭ１に対するアクセス制御が容易となる。
【００２５】
したがって、本発明の電子装置の第１実施形態を携帯電話等の簡易端末に適用し、携帯電話等の簡易端末にリフレッシュを必要とするＤＲＡＭを搭載するようにしても、コントローラによるＤＲＡＭの制御を容易に行うことができる。
【００２６】
本発明の半導体記憶装置の第１実施形態・・図３〜図１０
図３は本発明の半導体記憶装置の第１実施形態の要部を示す回路図であり、本発明の半導体記憶装置の第１実施形態は、図１に示すＤＲＡＭ１に使用することができるものである。
【００２７】
図３中、５はコントローラからのコマンド信号を入力してデコードするコマンドデコーダ、６はコントローラからのアドレス信号Ａ０〜Ａｎを入力してラッチするアドレス入力回路、７はライトデータ／リードデータＤＱ０〜ＤＱｎの入出力を行うデータ入出力回路である。
【００２８】
また、８はリフレッシュを自己管理するリフレッシュ制御回路、９はリフレッシュ制御回路８に制御されてビジー信号ＢＵＳＹ１を出力するＢＵＳＹ１出力回路、１０はリフレッシュ制御回路８に制御されてリフレッシュアドレスを出力するリフレッシュカウンタである。
【００２９】
また、１１−０、１１−１はバンクアドレス信号により選択されるバンク（ＢＡＮＫ）と呼ばれるメモリ領域であり、バンク１１−０、１１−１は同一回路構成とされており、バンク１１−０において、１２−０〜１２−３はブロックと呼ばれるメモリ領域である。
【００３０】
ブロック１２−０〜１２−３は同一回路構成とされており、ブロック１２−０において、１３はメモリセルが配列されてなるメモリセルアレイ、１４はロウアドレス信号をデコードしてワード線の選択を行うロウデコーダ、１５はメモリセルアレイ１３からのリードデータの増幅を行うセンスアンプ、１６はコラムアドレス信号をデコードしてコラムの選択を行うコラムデコーダである。
【００３１】
また、１７はブロック１２−０〜１２−３により共有されるデータバス、１８はブロック１２−０〜１２−３により共有されるライトアンプ／センスバッファ、１９はバンク１１−０の動作を制御する制御回路である。
【００３２】
また、２０は制御回路１９に制御されて、リード／ライト時には、アドレス入力回路６から出力されるロウアドレス信号を選択し、リフレッシュ時には、リフレッシュカウンタ１０から出力されるリフレッシュアドレスを選択するセレクタ、２１はセレクタ２０から出力されるアドレス信号をラッチするアドレスラッチ回路である。
【００３３】
図４はリフレッシュ制御回路８、ＢＵＳＹ１出力回路９及びリフレッシュカウンタ１０の構成を示す回路図であり、図４中、Ｃｏｍは外部からコマンド信号をデコードしてなる内部コマンド信号、２３はバンク１１−１が備える制御回路、ＲＡＳｚはラス系の回路を活性化するラス系活性化信号であり、本発明の半導体記憶装置の第１実施形態では、リフレッシュは、各ロウアドレスごとに、バンク１１−０、１１−１の順に交互に行われるものとする。
【００３４】
また、リフレッシュ制御回路８において、２４は定期的にリフレッシュ時期を知らせるリフレッシュ制御信号Ｒｅｆ１を発生するＲｅｆ１発生回路であり、リフレッシュ時期の管理は、本発明の半導体記憶装置の第１実施形態の内部にオシレータを搭載して時間を測定することにより行うようにしても良いし、あるいは、本発明の半導体記憶装置の第１実施形態を使用する電子装置に備えられる水晶発振器等からのクロック信号を利用して時間を測定することにより行うようにしても良い。
【００３５】
また、２５はビジー信号ＢＵＳＹ１の出力とコントローラからのコマンドの出力とが同時に行われた場合に、コマンドの実行を優先するために、リフレッシュカウンタ１０の動作開始をコマンドの実行が終了するまで遅延させるためのリフレッシュ制御信号Ｒｅｆｚを発生するＲｅｆｚ発生回路である。
【００３６】
また、２６はコマンドデコーダ５から出力される内部コマンド信号Ｃｏｍとリフレッシュ制御信号Ｒｅｆ１とをＮＡＮＤ処理するＮＡＮＤ回路、２７はＮＡＮＤ回路２６の出力Ｓ２６によりＯＮ、ＯＦＦが制御されるＮＭＯＳトランジスタである。
【００３７】
また、２８はＮＭＯＳトランジスタ２７を介して供給されるリフレッシュ制御信号Ｒｅｆ１とリフレッシュ制御信号ＲｅｆｚとをＮＯＲ処理するＮＯＲ回路、２９はＮＯＲ回路２８の出力を反転してリフレッシュ制御信号ＲＥＦを出力するインバータである。
【００３８】
また、リフレッシュカウンタ１０において、３０はリフレッシュ制御信号ＲＥＦをトリガ信号としてカウント動作を開始してリフレッシュアドレスを出力するカウンタ、３１はカウンタ３０の出力をＮＡＮＤ処理するＮＡＮＤ回路、３２はＮＡＮＤ回路３１の出力を反転してリフレッシュの終了を知らせるリフレッシュ終了信号Ｒｅｆ−ｅｎｄを出力するインバータである。
【００３９】
また、ＢＵＳＹ１出力回路９において、３３はリフレッシュ制御信号Ｒｅｆ１をセット信号、リフレッシュ終了信号Ｒｅｆ−ｅｎｄをリセット信号として入力されるＲＳフリップフロップ回路、３４はＲＳフリップフロップ回路３３の正相出力Ｑを反転してビジー信号ＢＵＳＹ１を出力するインバータである。
【００４０】
図５はＲｅｆｚ発生回路２５の構成を示す回路図であり、図５中、３６、３７はフリップフロップ回路を構成するＮＡＮＤ回路、３８はＮＡＮＤ回路３６の出力を反転遅延する反転遅延回路であり、３９はインバータ、４０は抵抗、４１はキャパシタである。また、４２はＮＡＮＤ回路３６の出力と反転遅延回路３８の出力とをＮＯＲ処理してリフレッシュ制御信号Ｒｅｆｚを出力するＮＯＲ回路である。
【００４１】
図６はリフレッシュ制御回路８、ＢＵＳＹ１出力回路９及びリフレッシュカウンタ１０の第１動作例を示す波形図であり、図６Ａはコントローラから出力されるコマンド、図６Ｂはリフレッシュ制御信号Ｒｅｆ１、図６Ｃはビジー信号ＢＵＳＹ１、図６Ｄは内部コマンド信号Ｃｏｍ、図６Ｅはラス系活性化信号ＲＡＳｚ、図６Ｆはリフレッシュ制御信号ＲＥＦ、図６Ｇはカウンタ３０の出力を示している。
【００４２】
図６はコントローラからコマンドが出力されていないときに、Ｒｅｆ１発生回路２４からリフレッシュ制御信号Ｒｅｆ１が出力された場合（リフレッシュ制御信号Ｒｅｆ１がＨレベルとされた場合）を示している。
【００４３】
この場合には、まず、リセットされていたＲＳフリップフロップ回路３３がリフレッシュ制御信号Ｒｅｆ１によりセットされ、ＲＳフリップフロップ回路３３の正相出力Ｑ＝Ｈレベルとなり、ビジー信号ＢＵＳＹ１が出力される（ビジー信号ＢＵＳＹ１＝Ｌレベルとなる）。
【００４４】
また、この場合には、内部コマンド信号Ｃｏｍ＝Ｌレベル、ＮＡＮＤ回路２６の出力Ｓ２６＝Ｈレベルとなり、ＮＭＯＳトランジスタ２７＝ＯＮとなると共に、ラス系活性化信号ＲＡＳｚ＝Ｌレベルとなり、Ｒｅｆｚ発生回路２５においては、ＮＡＮＤ回路３７の出力＝Ｈレベル、ＮＡＮＤ回路３６の出力＝Ｌレベル、反転遅延回路３８の出力＝Ｈレベル、リフレッシュ制御信号Ｒｅｆｚ＝Ｌレベルとなる。
【００４５】
この結果、Ｒｅｆ１発生回路２４から出力されるリフレッシュ制御信号Ｒｅｆ１は、ＮＭＯＳトランジスタ２７を介して、ＮＯＲ回路２８に供給されるが、ＮＯＲ回路２８は、リフレッシュ制御信号Ｒｅｆ１に対してインバータとして機能することになるので、リフレッシュ制御信号ＲＥＦとして、リフレッシュ制御信号Ｒｅｆ１が出力され、カウンタ３０が起動される。
【００４６】
すなわち、コントローラからコマンドが出力されていないときに、Ｒｅｆ１発生回路２４からリフレッシュ制御信号Ｒｅｆ１が出力された場合には、ビジー信号ＢＵＳＹ１がＬレベルにされた後、直ちに、カウンタ３０からリフレッシュアドレスが出力されリフレッシュが実行されることになる。
【００４７】
その後、リフレッシュアドレスが全て出力され、カウンタ３０の出力が全てＨレベルになると、ＮＡＮＤ回路３１の出力＝Ｌレベル、リフレッシュ終了信号Ｒｅｆ−ｅｎｄ＝Ｈレベルとなり、ＲＳフリップフロップ回路３３はリセットされ、ＲＳフリップフロップ回路３３の正相出力Ｑ＝Ｌレベル、ビジー信号ＢＵＳＹ１＝Ｈレベルとなり、ビジー信号ＢＵＳＹ１は解除される。
【００４８】
図７はリフレッシュ制御回路８、ＢＵＳＹ１出力回路９及びリフレッシュカウンタ１０の第２動作例を示す波形図であり、図７Ａはコントローラから出力予定のコマンド、図７Ｂはコントローラから実際に出力されるコマンド、図７Ｃはリフレッシュ制御信号Ｒｅｆ１、図７Ｄはビジー信号ＢＵＳＹ１、図７Ｅは内部コマンド信号Ｃｏｍ、図７Ｆはラス系活性化信号ＲＡＳｚ、図７ＧはＮＡＮＤ回路２６の出力Ｓ２６、図７Ｈリフレッシュ制御信号Ｒｅｆｚ、図７Ｉはリフレッシュ制御信号ＲＥＦ、図７Ｊはカウンタ３０の出力を示している。
【００４９】
図７はコントローラからのコマンドの入力とリフレッシュ制御信号Ｒｅｆ１の出力とが同時であった場合を示している。具体的には、コントローラからコマンドＣ１、Ｃ２、Ｃ３が連続して出力される予定であった場合において、コマンドＣ１の入力とリフレッシュ制御信号Ｒｅｆ１の出力とが同時であった場合を示している。
【００５０】
この場合には、まず、リセットされていたＲＳフリップフロップ回路３３がリフレッシュ制御信号Ｒｅｆ１によりセットされ、ＲＳフリップフロップ回路３３の正相出力Ｑ＝Ｈレベルとなり、ビジー信号ＢＵＳＹ１が出力される（ビジー信号ＢＵＳＹ１＝Ｌレベルとなる）。
【００５１】
また、この場合には、内部コマンド信号Ｃｏｍ＝Ｈレベル、ＮＡＮＤ回路２６の出力＝Ｌレベルとなり、ＮＭＯＳトランジスタ２７＝ＯＦＦとなるので、リフレッシュ制御信号Ｒｅｆ１がＮＯＲ回路２８に供給されることはない。
【００５２】
そして、その後、リフレッシュ制御信号Ｒｅｆ１がＬレベルになると、ＮＡＮＤ回路２６の出力Ｓ２６＝Ｈレベル、ＮＭＯＳトランジスタ２７＝ＯＮとなり、ＮＯＲ回路２８はリフレッシュ制御信号Ｒｅｆｚに対してインバータとして機能することになり、この場合には、リフレッシュ制御信号ＲＥＦとして、リフレッシュ制御信号Ｒｅｆｚが出力されることになる。
【００５３】
また、内部コマンド信号Ｃｏｍ＝Ｈレベル、ＮＡＮＤ回路２６の出力Ｓ２６＝Ｌレベルとなることにより、Ｒｅｆｚ発生回路２５においては、ＮＡＮＤ回路３６の出力＝Ｈレベル、リフレッシュ制御信号Ｒｅｆｚ＝Ｌレベルになり、その後、反転遅延回路３８の出力＝Ｈレベルとなり、リフレッシュ制御信号Ｒｅｆｚ＝Ｌレベルが維持される。
【００５４】
また、内部コマンド信号Ｃｏｍ＝Ｈレベルとなることにより、ラス系活性化信号ＲＡＳｚ＝Ｈレベルとなるが、コマンドＣ１の実行が終了すると、ラス系活性化信号ＲＡＳｚ＝Ｌレベルとなり、この結果、Ｒｅｆｚ発生回路２５においては、ＮＡＮＤ回路３７の出力＝Ｈレベル、ＮＡＮＤ回路３６の出力＝Ｌレベルとなり、リフレッシュ制御信号Ｒｅｆｚ＝Ｈレベルとなり、その後、反転遅延回路３８の出力＝Ｈレベルとなることによりリフレッシュ制御信号Ｒｅｆｚ＝Ｌレベルとなる。
【００５５】
したがって、コマンドＣ１の入力とリフレッシュ制御信号Ｒｅｆ１の出力とが同時であった場合には、ビジー信号ＢＵＳＹ１がＬレベルにされるが、コマンドＣ１の実行が終了した後、カウンタ３０からリフレッシュアドレスが出力され、リフレッシュが実行されることになる。
【００５６】
そして、その後、リフレッシュアドレスが全て出力され、カウンタ３０の出力が全てＨレベルになると、ＮＡＮＤ回路３１の出力＝Ｌレベル、リフレッシュ終了信号Ｒｅｆ−ｅｎｄ＝Ｈレベルとなり、ＲＳフリップフロップ回路３３は、リフレッシュ終了信号Ｒｅｆ−ｅｎｄによりリセットされ、ＲＳフリップフロップ回路３３の正相出力Ｑ＝Ｌレベル、ビジー信号ＢＵＳＹ１＝Ｈレベルとなり、ビジー信号ＢＵＳＹ１は解除される。
【００５７】
このように、本発明の半導体記憶装置の第１実施形態では、コントローラからのコマンドの入力とリフレッシュ制御信号Ｒｅｆ１の出力とが同時であった場合には、コマンドの実行が優先され、コマンドの実行の後、リフレッシュが行われることになる。
【００５８】
図８はコマンドデコーダ５の構成を示す回路図であり、図８中、４４はコントローラからのコマンド信号をバッファリングする入力バッファ、４５はビジー信号ＢＵＳＹ１を反転するインバータである。
【００５９】
また、４６−０、４６−ｍは入力バッファ４４から出力されるコマンドの伝送を制御する伝送ゲートの一部であり、４７−０、４７−ｍはビジー信号ＢＵＳＹ１によりＯＮ、ＯＦＦが制御されるＮＭＯＳトランジスタ、４８−０、４８−ｍはインバータ４５の出力によりＯＮ、ＯＦＦが制御されるＰＭＯＳトランジスタである。なお、伝送ゲート４６−０、４６−ｍ間に存在する伝送ゲート４６−１〜４６−（ｍ−１）は図示を省略している。
【００６０】
伝送ゲート４６−０〜４６−ｍは、ビジー信号ＢＵＳＹ１＝Ｈレベルの場合にはＯＮ、ビジー信号ＢＵＳＹ１＝Ｌレベルの場合にはＯＦＦとされるものであり、リフレッシュ期間中に、仮に、コントローラからコマンドが出力されたとして、コマンド信号の取り込みが行われることはない。
【００６１】
また、４９は入力バッファ４４から伝送ゲート４６−０〜４６−ｍを介して供給されるコマンド信号をデコードして内部コマンド信号Ｃｏｍを出力するコントロールデコーダである。
【００６２】
図９はアドレス入力回路６の構成を示す回路図であり、図９中、５１はコントローラからのアドレス信号Ａ０〜Ａｎをバッファリングする入力バッファ、５２はビジー信号ＢＵＳＹ１を反転するインバータである。
【００６３】
また、５３−０、５３−ｎは入力バッファ５１から出力されるアドレス信号Ａ０〜Ａｎの伝送を制御する伝送ゲートの一部であり、５４−０〜５４−ｎはビジー信号ＢＵＳＹ１によりＯＮ、ＯＦＦが制御されるＮＭＯＳトランジスタ、５５−０、５５−ｎはインバータ５２の出力によりＯＮ、ＯＦＦが制御されるＰＭＯＳトランジスタである。なお、伝送ゲート５３−０、５３−ｎ間に存在する伝送ゲート５３−１〜５３−（ｎ−１）は図示を省略している。
【００６４】
伝送ゲート５３−０〜５３−ｎは、ビジー信号ＢＵＳＹ１＝Ｈレベルの場合にはＯＮ、ビジー信号ＢＵＳＹ１＝Ｌレベルの場合にはＯＦＦとされるものであり、リフレッシュ期間中に、仮に、コントローラからアドレス信号Ａ０〜Ａｎが出力されても、アドレス信号Ａ０〜Ａｎの取り込みが行われることはない。また、５６は入力バッファ５１から伝送ゲート５３−０〜５３−ｎを介して供給されるアドレス信号Ａ０〜Ａｎをラッチするアドレスラッチ回路である。
【００６５】
このように、本発明の半導体記憶装置の第１実施形態によれば、リフレッシュ制御回路８によりリフレッシュを自己管理し、リフレッシュ時期になると、処理中のコマンドがない場合は直ちに、処理中のコマンドがある場合にはコマンド実行後、リフレッシュカウンタ１０から出力されるリフレッシュアドレスに基づいてリフレッシュを行うことができるように構成されているので、コントローラによるリフレッシュ管理が不必要となる。
【００６６】
また、本発明の半導体記憶装置の第１実施形態によれば、リフレッシュ時期になると、ＢＵＳＹ１出力回路９からビジー信号ＢＵＳＹ１を出力するように構成されているので、コントローラは、ビジー信号ＢＵＳＹ１を受信することにより、本発明の半導体記憶装置の第１実施形態がリフレッシュ期間にあることを知ることができるので、コントローラによるアクセス制御が容易となる。
【００６７】
更に、本発明の半導体記憶装置の第１実施形態によれば、コマンドの入力とビジー信号ＢＵＳＹ１の出力とが同時の場合には、コマンドの実行を優先するように構成されているので、コントローラは、コマンドの入力とビジー信号ＢＵＳＹ１の出力とが同時の場合であっても、このコマンドを再び出力する必要がなく、この点からも、コントローラによるアクセス制御が容易となる。
【００６８】
なお、本発明の半導体記憶装置の第１実施形態によれば、ビジー信号ＢＵＳＹ１の出力中は、コマンドデコーダ５はコマンドの取り込みを行わないように制御されると共に、アドレス入力回路６はアドレス信号を取り込まないように制御されるので、コントローラは、図１０に示すように、ビジー信号ＢＵＳＹ１が出力されている間は、本発明の半導体記憶装置の第１実施形態に取り込まれなかったコマンドを繰り返して出力するようにしても良い。
【００６９】
本発明の半導体記憶装置の第２実施形態・・図１１〜図１４
図１１は本発明の半導体記憶装置の第２実施形態の要部を示す回路図である。本発明の半導体記憶装置の第２実施形態は、図１に示すＤＲＡＭ１に使用することができるものである。
【００７０】
本発明の半導体記憶装置の第２実施形態は、図３に示す本発明の半導体記憶装置の第１実施形態が設けていないＢＵＳＹ１ａ発生回路５８及びＢＵＳＹ１ｂ発生回路５９を設けると共に、図３に示す本発明の半導体記憶装置の第１実施形態が設けるコマンドデコーダ５及びアドレス入力回路６と回路構成の異なるコマンドデコーダ６０及びアドレス入力回路６１を設け、その他については、図３に示す本発明の半導体記憶装置の第１実施形態と同様に構成したものである。
【００７１】
ＢＵＳＹ１ｂ発生回路５９は、ビジー信号ＢＵＳＹ１を入力して、ビジー信号ＢＵＳＹ１ｂを出力するものであり、ビジー信号ＢＵＳＹ１ｂは、図１４Ｅに示すように、ビジー信号ＢＵＳＹ１がＬレベルからＨレベルに変化した場合に、ＨレベルからＬレベルに変化し、その後、一定期間経過後にＨレベルに変化するものである。
【００７２】
ＢＵＳＹ１ａ発生回路５８は、ビジー信号ＢＵＳＹ１、ＢＵＳＹ１ｂを入力して、ビジー信号ＢＵＳＹ１ａを出力するものであり、ビジー信号ＢＵＳＹ１ａは、図１４Ｄに示すように、ビジー信号ＢＵＳＹ１がＨレベルからＬレベルに変化した場合に、ＨレベルからＬレベルに変化し、その後、ビジー信号ＢＵＳＹ１ｂがＬレベルからＨレベルに変化した場合に、ＬレベルからＨレベルに変化するものである。
【００７３】
図１２はコマンドデコーダ６０の構成を示す回路図である。図１２中、６３はコントローラからのコマンド信号をバッファリングする入力バッファ、６４はコマンド信号をデコードして内部コマンド信号Ｃｏｍを出力するコントロールデコーダ、６５はコマンド信号を一時保管するレジスタである。
【００７４】
また、６６はビジー信号ＢＵＳＹ１ａにより動作が制御される切換えスイッチ回路であり、ビジー信号ＢＵＳＹ１ａ＝Ｈレベルの場合には、入力バッファ６３から出力されるコマンド信号をコントロールデコーダ６４に伝送し、ビジー信号ＢＵＳＹ１ａ＝Ｌレベルの場合には、入力バッファ６３から出力されるコマンド信号をレジスタ６５に供給するものである。
【００７５】
また、６７はビジー信号ＢＵＳＹ１ｂにより動作が制御される接続スイッチ回路であり、ビジー信号ＢＵＳＹ１ｂ＝Ｌレベルの場合にはＯＮとなり、レジスタ６５に一時保管されているコマンド信号をコントロールデコーダ６４に供給し、ビジー信号ＢＵＳＹ１ｂ＝Ｈレベルの場合にはＯＦＦとなるものである。
【００７６】
図１３はアドレス入力回路６１の構成を示す回路図である。図１３中、６９はコントローラからのアドレス信号Ａ０〜Ａｎをバッファリングする入力バッファ、７０はアドレス信号Ａ０〜Ａｎをラッチするアドレスラッチ回路、７１はアドレス信号Ａ０〜Ａｎを一時保管するレジスタである。
【００７７】
また、７２はビジー信号ＢＵＳＹ１ａにより動作が制御される切換えスイッチ回路であり、ビジー信号ＢＵＳＹ１ａ＝Ｈレベルの場合には、入力バッファ６９から出力されるアドレス信号Ａ０〜Ａｎをアドレスラッチ回路７０に伝送し、ビジー信号ＢＵＳＹ１ａ＝Ｌレベルの場合には、入力バッファ６９から出力されるアドレス信号Ａ０〜Ａｎをレジスタ７１に供給するものである。
【００７８】
また、７３はビジー信号ＢＵＳＹ１ｂにより動作が制御される接続スイッチ回路であり、ビジー１信号ＢＵＳＹ１＝Ｌレベルの場合にはＯＮとなり、レジスタ７１に一時保管されているアドレス信号Ａ０〜Ａｎをアドレスラッチ回路７０に供給し、ビジー信号ＢＵＳＹ１ｂ＝Ｈレベルの場合にはＯＦＦとなるものである。
【００７９】
図１４は本発明の半導体記憶装置の第２実施形態の動作を示す波形図であり、図１４Ａはコントローラから出力されるコマンド、図１４Ｂはリフレッシュ制御信号Ｒｅｆ１、図１４Ｃはビジー信号ＢＵＳＹ１、図１４Ｄはビジー信号ＢＵＳＹ１ａ、図１４Ｅはビジー信号ＢＵＳＹ１ｂ、図１４Ｆはコマンドデコーダ６０の入力バッファ６３の出力、図１４Ｇはコマンドデコーダ６０のレジスタ６５の出力、図１４Ｈはラス系活性化信号ＲＡＳｚを示している。
【００８０】
図１４はコントローラからコマンドＣ１が出力された後、リフレッシュ制御回路８のＲｅｆ１発生回路２４からリフレッシュ制御信号Ｒｅｆ１が出力され、これに応じて、ＢＵＳＹ１出力回路９からビジー信号ＢＵＳＹ１が出力されたが、コントローラからコマンドＣ１に続いてコマンドＣ２が出力された場合を示している。
【００８１】
この場合、コマンドＣ１は、コマンドデコーダ６０において、入力バッファ６３及び切換えスイッチ回路６６を介してコントローラデコーダ６４に伝送されてデコードされ、コマンドＣ１が実行される。
【００８２】
また、図１４Ｂに示すように、リフレッシュ制御回路８のＲｅｆ１発生回路２４からリフレッシュ制御信号Ｒｅｆ１が出力されることにより、図１４Ｃに示すように、ＢＵＳＹ１出力回路９からビジー信号ＢＵＳＹ１が出力され（ビジー信号ＢＵＳＹ１がＬレベルとされ）、コマンドＣ１の実行後、リフレッシュが行われる。
【００８３】
他方、ビジー信号ＢＵＳＹ１がＬレベルに変化することを受けてビジー信号ＢＵＳＹ１ａがＨレベルからＬレベルに変化し、コントローラから出力されるコマンドＣ２は、コマンドデコーダ６０において、入力バッファ６３及び切換えスイッチ回路６６を介してレジスタ６５に一時保管される。
【００８４】
そして、リフレッシュが終了し、ビジー信号ＢＵＳＹ１がＬレベルからＨレベルに変化すると（ビジー信号ＢＵＳＹ１が解除されると）、これを受けて、ビジー信号ＢＵＳＹ１ｂがＨレベルからＬレベルに変化し、コマンドデコーダ６０のレジスタ６５に一時保管されているコマンドＣ２が接続スイッチ回路６７を介してコントローラデコーダ６４に供給されてデコードされ、コマンドＣ２が実行される。
【００８５】
本発明の半導体記憶装置の第２実施形態によれば、リフレッシュ制御回路８によりリフレッシュを自己管理し、リフレッシュ時期になると、処理中のコマンドがない場合は直ちに、処理中のコマンドがある場合にはコマンド実行後、リフレッシュカウンタ１０から出力されるリフレッシュアドレスに基づいてリフレッシュを行うことができるように構成されているので、コントローラによるリフレッシュ管理が不必要となる。
【００８６】
また、本発明の半導体記憶装置の第２実施形態によれば、リフレッシュ時期になると、ＢＵＳＹ１出力回路９からビジー信号ＢＵＳＹ１を出力するように構成されているが、リフレッシュ中であっても、コマンド信号及びアドレス信号を受け付けることができるので、コントローラは、本発明の半導体記憶装置の第２実施形態がリフレッシュ中であっても、本発明の半導体記憶装置の第２実施形態にアクセスすることができ、効率的な動作を行うことができる。
【００８７】
本発明の電子装置の第２実施形態・・図１５
図１５は本発明の電子装置の第２実施形態の要部を示す回路図であり、本発明の電子装置の第２実施形態は、図１に示す本発明の電子装置の第１実施形態が設けるコントローラ２と回路構成の異なるコントローラ７５を設け、その他については、本発明の電子装置の第１実施形態と同様に構成したものである。
【００８８】
コントローラ７５は、ＤＲＡＭ１（図３に示す本発明の半導体記憶装置の第１実施形態又は図１１に示す本発明の半導体記憶装置の第２実施形態等）が備えるリフレッシュカウンタ１０と同様のリフレッシュカウンタ７６を設け、ＤＲＡＭ１からのビジー信号ＢＵＳＹ１を受信するごとに、リフレッシュカウンタ７６を起動し、ＤＲＡＭ１がリフレッシュしているアドレスを確認することができるようにしたものである。
【００８９】
そこで、ＤＲＡＭ１として、たとえば、図３に示す本発明の半導体記憶装置の第１実施形態又は図１１に示す本発明の半導体記憶装置の第２実施形態を使用する場合、バンク１１−０、１１−１を独立で動作させるようにし、一方のバンクがリフレッシュ中でも、他方のバンクは、リード／ライトを行うことができるようにしておけば、コントローラ７５は、リフレッシュ中のバンクを避けて、他のバンクをアクセスすることが可能となる。
【００９０】
このように構成された本発明の電子装置の第２実施形態によれば、図１に示す本発明の電子装置の第１実施形態と同様の作用効果を得ることができると共に、コントローラ７５は、ＤＲＡＭ１内のリフレッシュ中以外のバンクにアクセスすることができるので、動作の効率化を図ることができる。
【００９１】
本発明の電子装置の第３実施形態・・図１６
図１６は本発明の電子装置の第３実施形態の要部を示す回路図であり、図１６中、７８はＤＲＡＭ、７９はＤＲＡＭ７８を制御するコントローラ、８０はコマンドバス、アドレスバス及びデータバス等のバスである。
【００９２】
ＤＲＡＭ７８は、リフレッシュを自己管理し、リフレッシュの時期になると、内部でリフレッシュアドレスを発生してリフレッシュを開始し、リフレッシュ中にコントローラ７９からコマンドが出力されたときは、このコマンドを入力し、リフレッシュ中にメモリセルからビット線に出力されたデータを所定の内部回路に待避させてリフレッシュを中断し、入力したコマンドを実行し、その後、待避したデータをビット線に戻してリフレッシュを再開するように構成したものである。
【００９３】
本発明の電子装置の第３実施形態によれば、ＤＲＡＭ７８は、リフレッシュを自己管理し、リフレッシュ時期になると、内部でリフレッシュアドレスを発生してリフレッシュを実行するように構成されているので、コントローラ７９によるＤＲＡＭ７８のリフレッシュ管理が不必要である。
【００９４】
また、ＤＲＡＭ７８は、リフレッシュ中にコントローラ７９からコマンドが出力された場合、リフレッシュを中断して、コントローラ７９から出力されたコマンドを実行し、その後、リフレッシュを再開するように構成されているので、コントローラ７９は、ＤＲＡＭ７８がリフレッシュ中であるか否かを判断することなく、ＤＲＡＭ７８にアクセスすることができる。
【００９５】
したがって、本発明の電子装置の第３実施形態を携帯電話等の簡易端末に適用し、携帯電話などの簡易端末にリフレッシュを必要とするＤＲＡＭを搭載するようにしても、コントローラによるＤＲＡＭの制御を容易に行うことができる。
【００９６】
本発明の半導体記憶装置の第３実施形態・・図１７〜図３２
図１７は本発明の半導体記憶装置の第３実施形態の要部を示す回路図であり、本発明の半導体記憶装置の第３実施形態は、図１６に示すＤＲＡＭ７８に使用することができるものである。
【００９７】
図１７中、８２はコントローラからのコマンド信号をデコードするコマンドデコーダ、８３はコントローラからのアドレス信号Ａ０〜Ａｎを入力するアドレス入力回路、８４はライトデータ／リードデータＤＱ０〜ＤＱｎの入出力を行うデータ入出力回路である。
【００９８】
また、８５はリフレッシュを自己管理し、定期的にリフレッシュ制御信号ＲＥＦを出力するリフレッシュ制御回路、８６はリフレッシュ制御信号ＲＥＦをトリガ信号としてリフレッシュアドレスを出力するリフレッシュカウンタ、８７はアドレス入力回路８３から出力されるロウアドレスとリフレッシュカウンタ８６から出力されているリフレッシュアドレスとを比較する比較器である。
【００９９】
また、８８−０、８８−１はバンクアドレス信号により選択されるバンクであり、バンク８８−０、８８−１は同一回路構成とされており、バンク８８−０において、８９−０〜８９−３はブロックである。ブロック８９−０〜８９−３は同一回路構成とされており、ブロック８９−０において、９０はメモリセルアレイ、９１はロウデコーダ、９２はセンスアンプ、９３はコラムデコーダである。
【０１００】
また、９４はリフレッシュ時にビット線にリード途中のデータを一時的に格納するためのデータレジスタ、９５はビット線とデータレジスタとの接続を図る転送ゲート、９６は転送ゲートのＯＮ、ＯＦＦを制御する転送ゲート信号を発生する転送ゲート信号発生回路である。
【０１０１】
また、９７はブロック８９−０〜８９−３により共有されるデータバス、９８はブロック８９−０〜８９−３により共有されるライトアンプ／センスバッファ、９９はバンク８８−０の動作を制御する制御回路である。
【０１０２】
また、１００は制御回路９９に制御されて、リード／ライト時には、アドレス入力回路８３から出力されるロウアドレス信号を選択し、リフレッシュ時には、リフレッシュカウンタ８６から出力されるリフレッシュアドレスを選択するセレクタ、１０１はセレクタ１００から出力されるアドレス信号をラッチするアドレスラッチ回路である。
【０１０３】
図１８はデータレジスタ９４及び転送ゲート９５の構成を示す回路図である。図１８中、ＢＬ０、／ＢＬ０、ＢＬｘ、／ＢＬｘはビット線、１０３−０、１０３−ｘはフリップフロップ、１０４−０、１０４−ｘ、１０５−０、１０５−ｘはインバータ、１０６−０、１０６−ｘ、１０７−０、１０７−ｘは転送ゲート信号によりＯＮ、ＯＦＦが制御されるＮＭＯＳトランジスタである。
【０１０４】
図１９、図２０は本発明の半導体記憶装置の第３実施形態の第１、第２動作例を従来のＤＲＡＭの場合との比較で示す波形図であり、図１９Ａ、図２０Ａは従来のＤＲＡＭの動作例、図１９Ｂは本発明の半導体記憶装置の第３実施形態の第１動作例、図２０Ｂは本発明の半導体記憶装置の第３実施形態の第２動作例を示している。
【０１０５】
これら動作例は、ワード線ＷＬ０により選択されているメモリセルのリフレッシュ中に、ワード線ＷＬ１により選択されるメモリセルに対するアクセスがあった場合を示しており、従来のＤＲＡＭの場合には、ワード線ＷＬ０により選択されているメモリセルのリフレッシュ中には、ワード線ＷＬ１により選択されるメモリセルのリード又はライトを行うことができないので、図１９Ａ及び図２０Ａに示すように、ワード線ＷＬ０により選択されているメモリセルのリフレッシュが終了してから、ワード線ＷＬ１により選択されるメモリセルのリード又はライトを行うことになる。
【０１０６】
これに対して、本発明の半導体記憶装置の第３実施形態の第１動作例の場合においては、図１９Ｂに示すように、ワード線ＷＬ０により選択されるメモリセルのリフレッシュが開始されると、センスアンプによるビット線ＢＬ、／ＢＬ間の電位差の拡大途中に、転送ゲート信号がＨレベルとされ、ビット線ＢＬ、／ＢＬに出力されているメモリセルのデータＤ０がデータレジスタ９４に待避され、ワード線ＷＬ０が非選択とされ、かつ、転送ゲート信号がＬレベルとされる。
【０１０７】
そして、ワード線ＷＬ１が選択されて、リード又はライトが行われ、その後、ワード線ＷＬ１が非選択とされ、リード又はライトが終了すると、転送ゲート信号がＨレベルとなり、転送ゲート９５がＯＮとされ、データレジスタ９４に格納されているデータがビット線ＢＬ、／ＢＬに転送されると共に、ワード線ＷＬ０が再び選択され、ワード線ＷＬ０により選択されるメモリセルのリフレッシュが再開される。
【０１０８】
また、本発明の半導体記憶装置の第３実施形態の第２動作例の場合においては、図２０Ｂに示すように、ワード線ＷＬ０により選択されるメモリセルのリフレッシュが開始されると、センスアンプによりビット線ＢＬ、／ＢＬ間の電位差が拡大される前に、すなわち、メモリセルによりビット線ＢＬ、／ＢＬ間に電位差が発生した段階で、転送ゲート信号がＨレベルとされ、ビット線ＢＬ、／ＢＬに出力されているメモリセルのデータＤ０がデータレジスタ９４に待避され、転送ゲート信号がＬレベルにされ、更に、ワード線ＷＬ０が非選択とされる。
【０１０９】
そして、ワード線ＷＬ１が選択されて、リード又はライトが行われ、その後、ワード線ＷＬ１が非選択とされ、リード又はライトが終了すると、転送ゲート信号がＨレベルとなり、転送ゲート９５がＯＮとされ、データレジスタ９４に格納されているデータがビット線ＢＬ、／ＢＬに転送されると共に、ワード線ＷＬ０が選択され、ワード線ＷＬ０により選択されるメモリセルのリフレッシュが再開される。なお、本発明の半導体記憶装置の第３実施形態の第２動作例は、本発明の半導体記憶装置の第３実施形態の第１動作例の場合よりもワード線ＷＬ１のリード又はライト動作を高速化したものである。
【０１１０】
このように、本発明の半導体記憶装置の第３実施形態では、リフレッシュ中に外部からアクセスがあると、リフレッシュは、リフレッシュ途中時のビット線ＢＬ、／ＢＬ上のデータをデータレジスタ９４に待避させるリフレッシュステップ１と、外部からのアクセスに基づくコマンドの実行が終了した後にデータレジスタ９４に格納されているデータをビット線ＢＬ、／ＢＬに転送してリフレッシュを再開するリフレッシュステップ２の２個のステップにより実行される。
【０１１１】
図２１は本発明の半導体記憶装置の第３実施形態の第３動作例を示すタイムチャートであり、本発明の半導体記憶装置の第３実施形態の第３動作例は、リフレッシュステップ１と、リフレッシュステップ２との間に、複数のワード線を順に選択し、これら複数のワード線により選択されるメモリセルのリード又はライトを行うというものである。
【０１１２】
図２２は本発明の半導体記憶装置の第３実施形態の第４動作例を示す波形図であり、ワード線ＷＬ０のリフレッシュ時に、外部からアクセスがなかった場合を示している。この場合、リフレッシュは、リフレッシュステップ１、２を連続することにより実行される。なお、この場合には、リフレッシュステップ２における転送ゲートのＯＮ動作は行わないようにした方が好適である。
【０１１３】
図２３は本発明の半導体記憶装置の第３実施形態の第５動作例及び第６動作例を示すタイムチャートであり、図２３Ａは第５動作例、図２３Ｂは第６動作例を示している。
【０１１４】
ここに、本発明の半導体記憶装置の第３実施形態の第５動作例は、ワード線ＷＬ０をリフレッシュのために選択中に、コントローラからワード線ＷＬ０に対するアクセスがあった場合を示しており、この場合には、リフレッシュステップ１及びリフレッシュステップ２が連続して行われ、そして、リフレッシュステップ２から引き続きワード線ＷＬ０により選択されるメモリセルのリード又はライトが行われるというものである。
【０１１５】
この動作は、比較器８７において、アドレス入力回路８３から出力されるロウアドレスとリフレッシュカウンタ８６から出力されるリフレッシュアドレスとを比較し、アドレス入力回路８３から出力されるロウアドレスとリフレッシュカウンタ８６から出力されているリフレッシュアドレスとが一致しているときに行われるものであり、このようにすることにより、リフレッシュ中のメモリセルからのデータのリード又はライトを行うことが可能となる。
【０１１６】
また、本発明の半導体記憶装置の第３実施形態の第６動作例は、ワード線ＷＬ０をリフレッシュのために選択中に、コントローラからワード線ＷＬ１、ＷＬ０に対するアクセスが連続してあった場合を示しており、この場合には、リフレッシュステップ１が行われた後、ワード線ＷＬ１により選択されるメモリセルのリード又はライトが行われ、続いて、リフレッシュステップ２が行われ、そして、リフレッシュステップ２から引き続きワード線ＷＬ０により選択されるメモリセルのリード又はライトが行われるというものである。
【０１１７】
この動作は、比較器８７において、アドレス入力回路８３から出力されるロウアドレスとリフレッシュカウンタ８６から出力されるリフレッシュアドレスとを比較し、アドレス入力回路８３から出力されるロウアドレスとリフレッシュカウンタ８６から出力されているリフレッシュアドレスとが一致していないときに行われるものであり、このようにすることにより、リフレッシュ中のメモリセルからのデータのリード又はライトを行うことが可能となる。
【０１１８】
図２４は本発明の半導体記憶装置の第７動作例を説明するための波形図であり、リフレッシュが開始された初期の段階で、データレジスタ９４へのデータ転送が終了されるまでの期間をリフレッシュ中断禁止期間、それ以降をリフレッシュ中断可能期間とし、リフレッシュを中断してリード又はライトを行う場合に必要とするプリチャージ期間をリフレッシュを中断した時点により調整するというものである。
【０１１９】
すなわち、図２５に示すように、リフレッシュ中断禁止期間以降は、プリチャージが始まるまでのどの時点（たとえば、Ｐ１、Ｐ２、Ｐ３）でもリフレッシュ中断が可能であるが、リフレッシュ中断後のプリチャージに必要な期間は、ビット線の開き幅、すなわち、リフレッシュが中断された時点により異なることになる。
【０１２０】
たとえば、Ｐ１、Ｐ２又はＰ３でリフレッシュが中断された場合、あるいは、リフレッシュが中断されなかった場合、プリチャージに必要な時間は、Ｐ１で中断された場合、Ｐ２で中断された場合、Ｐ３で中断された場合、リフレッシュが中断されなかった場合の順に長くなる。
【０１２１】
このように、リフレッシュ中断が早い場合は、その後に続く、プリチャージ期間は短くてすみ、次のリード又はライトを早く開始できるので、これを達成することができるプリチャージ信号発生回路を備えることが好適である。
【０１２２】
図２６は本発明の半導体記憶装置の第３実施形態が備えるプリチャージ信号発生回路の構成を示す回路図である。図２６中、１０９、１１０はフリップフロップ回路を構成するＮＡＮＤ回路、１１１、１１２はインバータ、１１３はプリチャージ信号の長さ、すなわち、プリチャージ期間を制御するプリチャージ期間制御回路である。
【０１２３】
図２７はプリチャージ期間制御回路１１３の構成を示す回路図である。図２７中、１１５は可変遅延回路、１１６は可変遅延回路１１５の遅延時間を制御する遅延時間制御信号ＳＤ１〜ＳＤ４を出力する遅延時間制御回路であり、遅延回路１１５において、１１７、１１８はインバータ、１１９〜１２２は遅延時間制御信号ＳＤ１〜ＳＤ４によりＯＮ、ＯＦＦが制御されるＮＭＯＳトランジスタ、１２３〜１２６はキャパシタである。
【０１２４】
図２８は遅延時間制御回路１１６の構成を示す回路図である。図２８中、１２８はラス系活性化信号ＲＡＳｚを入力してリセット信号Ｓ１を出力するリセット信号発生回路、１２９はリフレッシュ中断禁止期間になるとＨレベルとなるリフレッシュ中断禁止信号Ｋ１及び内部コマンド信号Ｃｏｍを入力してリフレッシュ時間測定信号Ｓ３を発生するリフレッシュ時間測定信号発生回路である。
【０１２５】
また、１３０〜１３３は遅延回路であり、１３４〜１４１はインバータ、１４２〜１４５はキャパシタである。これら遅延回路１３０〜１３３の合計遅延時間はリフレッシュ中断可能期間となるように、遅延回路１３０〜１３３の遅延時間が設定される。
【０１２６】
また、１４６はリフレッシュ時間測定信号Ｓ３を反転するインバータ、１４７〜１５０はＰＭＯＳトランジスタ及びＮＭＯＳトランジスタからなる転送ゲートであり、リフレッシュ時間測定信号Ｓ３＝Ｈレベル、インバータ１４６の出力＝Ｌレベルの場合にＯＮ、リフレッシュ時間測定信号Ｓ３＝Ｌレベル、インバータ１４６の出力＝Ｈレベルの場合にＯＦＦとされるものである。
【０１２７】
また、１５１〜１５４は遅延回路１３０〜１３３の出力ＳＤ１１〜ＳＤ１４をラッチするラッチ回路、１５５〜１５８はラッチ回路１５１〜１５４の出力を反転して遅延時間制御信号ＳＤ１〜ＳＤ４を出力するインバータである。
【０１２８】
また、１５９〜１６２はラッチ回路１５１〜１５４をリセットするリセット用のＰＭＯＳトランジスタであり、リセット信号Ｓ１によりＯＮ、ＯＦＦが制御され、リセット信号Ｓ１＝Ｌレベルの場合にＯＮ、リセット信号Ｓ１＝ＨＬレベルの場合にＯＦＦとされるものである。
【０１２９】
図２９はリセット信号発生回路１２８の構成を示す回路図である。図２９中、１６４〜１６６はラス系活性化信号ＲＡＳｚを反転遅延する反転遅延回路を構成するインバータ、１６７はラス系活性化信号ＲＡＳｚとインバータ１６６の出力とをＮＡＮＤ処理してリセット信号Ｓ１を出力するＮＡＮＤ回路である。
【０１３０】
図３０はリフレッシュ時間測定信号発生回路１２９の構成を示す回路図であり、図３０中、１７０〜１７２はリフレッシュ中断禁止信号Ｋ１を反転遅延する反転遅延回路を構成するインバータ、１７３はリフレッシュ中断禁止信号Ｋ１とインバータ１７２の出力とをＮＯＲ処理するＮＯＲ回路、１７４、１７５はＮＯＲ回路１７３の出力と内部コマンド信号Ｃｏｍとを入力とするフリップフロップ回路を構成するＮＯＲ回路、１７６はＮＯＲ回路１７４の出力を反転してリフレッシュ時間測定信号Ｓ３を出力するインバータである。
【０１３１】
図３１は遅延時間制御回路１１６の動作を示す波形図であり、図３１Ａはラス系活性化信号ＲＡＳｚ、図３１Ｂはリセット信号Ｓ１、図３１Ｃはリフレッシュ中断禁止信号Ｋ１、図３１Ｄはリフレッシュ時間測定信号発生回路１２９のＮＯＲ回路１７３の出力Ｓ２、図３１Ｅは内部コマンド信号Ｃｏｍ、図３１Ｆはリフレッシュ時間測定信号Ｓ３、図３１Ｇは遅延回路１３０の出力ＳＤ１１、図３１Ｈは遅延回路１３１の出力ＳＤ１２、図３１Ｉは遅延回路１３２の出力ＳＤ１３、図３１Ｊは遅延回路１３３の出力ＳＤ１４を示している。
【０１３２】
ここに、リフレッシュを行うために、ラス系活性化信号ＲＡＳｚがＬレベルからＨレベルに立ち上がると、リセット信号発生回路１２８からＬレベルのリセット信号Ｓ１が出力され、ＰＭＯＳトランジスタ１５９〜１６２＝ＯＮ、ラッチ回路１５１〜１５４の出力＝Ｌレベル、遅延時間制御信号ＳＤ１〜ＳＤ４＝Ｈレベルとされる。
【０１３３】
また、リフレッシュ中断禁止期間になると、Ｈレベルからなるリフレッシュ中断禁止信号Ｋ１が出力され、リフレッシュ時間測定信号発生回路１２９のＮＯＲ回路１７３の出力Ｓ２は、一時的にＨレベルとなり、この結果、リフレッシュ時間測定信号Ｓ３＝Ｈレベルとなり、これが遅延回路１３０〜１３３により遅延されると共に、転送ゲート１４７〜１５０はＯＮとなる。
【０１３４】
その後、たとえば、遅延回路１３０、１３１の出力ＳＤ１１、ＳＤ１２がＨレベル、遅延回路１３２、１３３の出力ＳＤ１３、ＳＤ１４がＬレベルのときに、コマンド信号Ｃｏｍが出力されると、転送ゲート１４７〜１５０＝ＯＦＦとなり、ラッチ回路１５１〜１５４は、遅延回路１３０〜１３３の出力ＳＤ１１〜ＳＤ１４をラッチすることになる。
【０１３５】
この結果、この場合には、ラッチ回路１５１、１５２の出力＝Ｌレベル、ラッチ回路１５３、１５４の出力＝Ｈレベル、遅延時間制御信号ＳＤ１、ＳＤ２＝Ｈレベル、遅延時間制御信号ＳＤ３、ＳＤ４＝Ｌレベルとなり、遅延時間はキャパシタ１２３、１２４の分だけとなる。すなわち、本発明の半導体記憶装置の第３実施形態においては、リフレッシュ時間測定信号Ｓ３の長さによりプリチャージ時間が設定されることになる。
【０１３６】
したがって、図２６に示すプリチャージ信号発生回路によれば、リフレッシュ時間の長さに応じた長さのプリチャージ信号、たとえば、図２５において、Ｐ１でリフレッシュが中断された場合は、キャパシタ１２３による遅延時間を幅とするプリチャージ信号を発生し、Ｐ２でリフレッシュが中断された場合は、キャパシタ１２３、１２４による遅延時間を幅とするプリチャージ信号を発生し、Ｐ３でリフレッシュが中断された場合は、キャパシタ１２３〜１２５による遅延時間を幅とするプリチャージ信号を発生し、リフレッシュ中断されなかった場合には、キャパシタ１２３〜１２６による遅延時間を幅とするプリチャージ信号を発生することができる。
【０１３７】
図３２は本発明の半導体記憶装置の第３実施形態の動作例を示す波形図であり、図３２Ａはラス系活性化信号ＲＡＳｚ、図３２Ｂはリフレッシュタイミング信号、図３２Ｃは転送ゲート信号、図３２Ｄはリフレッシュ中断禁止信号Ｋ１、図３２Ｅは内部コマンド信号Ｃｏｍ、図３２Ｆはリフレッシュ時間測定信号Ｓ３、図３２Ｇはライトバックフラグ信号、図３２Ｈはプリチャージ信号、図３２Ｉはライトバック開始信号、図３２Ｊはライトバック終了測定信号、図３２Ｋはライトバック終了信号である。
【０１３８】
すなわち、本発明の半導体記憶装置の第３実施形態においては、リフレッシュ時期が到来すると、リフレッシュタイミング信号が発生し、これに従いラス系活性化信号ＲＡＳｚが発生し、そこから、リフレッシュ途中のビット線上のデータをデータレジスタ９４に転送する転送ゲート信号とリフレッシュ中断禁止期間を設定するリフレッシュ中断禁止信号Ｋ１が発生する。
【０１３９】
そして、ビット線上のデータのデータレジスタ９４への転送が終了すると、リフレッシュ中断禁止信号Ｋ１が解除され、それ以降は、コマンドが入力された場合、それに応じて、リフレッシュが中断される。なお、リフレッシュ中断禁止期間中にコマンドが入力された場合には、リフレッシュ中断禁止信号Ｋ１の解除後、直ちに、リフレッシュが中断される。
【０１４０】
リフレッシュが中断されると、リフレッシュ中断禁止信号Ｋ１が解除されてからコマンドが入力されるまでの期間を測定するためのリフレッシュ時間測定信号Ｓ３が生成され、このリフレッシュ時間測定信号Ｓ３の長さによりプリチャージ時間が設定される。
【０１４１】
また、本発明の半導体記憶装置の第３実施形態においては、リフレッシュを中断してコマンドを実行した場合、コマンド実行後のリフレッシュステップ２において実行すべきデータレジスタ９４からのデータのビット線へのライトバックの必要性を明示するためのライトバックフラグ信号がリフレッシュが中断されることに従い発生される。
【０１４２】
また、ライトバックフラグ信号が出力されており、かつ、コマンドの実行が終了され（内部コマンド信号Ｃｏｍ＝Ｌレベル）の場合においては、プリチャージが行われると、ライトバック開始信号がＨレベルとされ、プリチャージが終了すると、ライトバック開始信号がＬレベルとされる、ラス系活性化信号ＲＡＳｚがライトバックのためにＨレベルとされると共に、ライトバック終了測定信号がＨレベルとされる。
【０１４３】
ここに、ライトバック終了測定信号は、ライトバックに必要な時間が経過すると、ＨレベルからＬレベルに戻るものであり、ライトバック終了信号は、ラス系活性化信号ＲＡＳｚがライトバック終了測定信号よりも遅くＬレベルに変化する場合には、Ｈレベルのパルスとなり、ライトバックが終了したことを示し、ラス系活性化信号ＲＡＳｚがライトバック終了測定信号よりも先にＬレベルに変化する場合（ライトバック中にコマンドが入力された場合）には、Ｌレベルを維持して、ライトバックが終了していないことを示す信号である。したがって、ライトバック中にコマンドが入力された場合には、ライトバックを中断し、コマンドが実行された後、ライトバックが実行される。
【０１４４】
本発明の半導体記憶装置の第３実施形態によれば、リフレッシュ制御回路８５によりリフレッシュを自己管理し、リフレッシュ時期になると、処理中のコマンドがない場合は直ちに、処理中のコマンドがある場合にはコマンド実行後、リフレッシュカウンタ８６から出力されるリフレッシュアドレスに基づいてリフレッシュを行うことができるように構成されているので、コントローラによるリフレッシュ管理が不必要となる。
【０１４５】
また、リフレッシュ中であっても、コマンド信号を受け付けることができ、コマンド信号を受け付けたときは、リフレッシュを中断してコマンドを実行し、その後、リフレッシュを再開することができるので、コントローラは、本発明の半導体記憶装置の第３実施形態がリフレッシュを行っているか否かを監視することなく、本発明の第３実施形態にアクセスすることができるので、コントローラの効率的な動作を図ることができる。
【０１４６】
本発明の電子装置の第４実施形態・・図３３
図３３は本発明の電子装置の第４実施形態の要部を示す回路図である。図３３中、１７８はＤＲＡＭ、１７９はＤＲＡＭ１７８を制御するコントローラ、１８０はＤＲＡＭ１７８が記憶するデータの待避のために使用するフラッシュメモリ、１８１はコマンドバス、アドレスバス及びデータバス等のバスであり、フラッシュメモリ１８０は、リード／ライト／消去動作中、すなわち、アクセスの受け付けを許可できない場合には、ビジー信号ＢＵＳＹ２を出力するように構成されている。
【０１４７】
ここに、コントローラ１７９は、主電池が切れたり、外れたりして、主電池からの電源電圧の供給が途絶えたときは、コマンド信号及びアドレス信号を全てＬレベルにするように構成されている。
【０１４８】
また、ＤＲＡＭ１７８は、コントローラ１７９から出力されるコマンド信号及びアドレス信号が全てＬレベルの場合、フラッシュメモリ１８０からビジー信号ＢＵＳＹ２が出力されていない場合には、データ待避のために内部のアドレスカウンタから発生させるアドレスに従って、データを自動的にデータバスに出力するように構成されている。
【０１４９】
また、フラッシュメモリ１８０は、コントローラ１７９から出力されるコマンド信号及びアドレス信号が全てＬレベルの場合、ＤＲＡＭ１７８から出力されるデータを内部のアドレスカウンタから発生させるアドレスに基づいて自動的にライトするように構成されている。
【０１５０】
このように構成された本発明の電子装置の第４実施形態によれば、主電池が切れたり、外れたりして、主電池による電源電圧の供給が途絶えた場合に、ＤＲＡＭ１７８のデータをリフレッシュを必要としないフラッシュメモリ１８０に待避させることができる。
【０１５１】
したがって、本発明の電子装置の第４実施形態をＤＲＡＭを搭載する携帯電話などの簡易端末に適用する場合には、主電池が切れたり、外れたりして、主電池による電源電圧の供給が途絶えた場合に、ＤＲＡＭ１７８のリフレッシュによるバックアップ用電池の消費を出来る限り少なくすることができる。
【０１５２】
また、フラッシュメモリ１８０は、リード／ライト／消去動作中は、ビジー信号ＢＵＳＹ２を出力するように構成され、ＤＲＡＭ１７８は、ビジー信号ＢＵＳＹ２が出力されている期間を利用してリフレッシュを行うことができるように構成されているので、データ待避中であっても、リフレッシュを行うことができ、必要なデータの保持を行うことができる。
【０１５３】
なお、本発明の電子装置の第４実施形態においては、ＤＲＡＭ１７８が記憶するデータの待避先として不揮発性半導体記憶装置であるフラッシュメモリを設けるようにした場合について説明したが、リフレッシュを必要としない種々の半導体記憶装置を使用することができる。
【０１５４】
本発明の半導体記憶装置の第４実施形態・・図３４、図３５
図３４は本発明の半導体記憶装置の第４実施形態の要部を示す回路図であり、本発明の半導体記憶装置の第４実施形態は、図３３に示す本発明の電子装置の第４実施形態が備えるＤＲＡＭ１７８に使用することができるものである。
【０１５５】
図３４中、１８３はコントローラ１７９からのコマンド信号をデコードするコマンドデコーダ、１８４はコントローラ１７９からのアドレス信号Ａ０〜Ａｎを入力するアドレス入力回路、１８５はリード／ライトデータＤＱ０〜ＤＱｎの入出力を行うデータ入出力回路である。
【０１５６】
また、１８６はコントローラ１７９からのコマンド信号をＮＯＲ処理するＮＯＲ回路、１８７はコントローラ１７９からのアドレス信号Ａ０〜ＡｎをＮＯＲ処理するＮＯＲ回路、１８８はＮＯＲ回路１８６、１８７の出力をＮＡＮＤ処理するＮＡＮＤ回路である。
【０１５７】
ここに  ＮＯＲ回路１８６の出力は、コマンド信号が全てＬレベルの場合のみＨレベルとなり、ＮＯＲ回路１８７の出力は、アドレス信号Ａ０〜Ａｎが全てＬレベルの場合のみＨレベルとなるので、ＮＡＮＤ回路１８８の出力は、コマンド信号及びアドレスＡ０〜Ａｎが全てＬレベルの場合のみＬレベルとなり、この場合には、自動的にデータ待避モードとなる。
【０１５８】
また、１８９はフラッシュメモリ１８０からのビジー信号ＢＵＳＹ２を受信するためのＢＵＳＹ２入力バッファ、１９０はデータの待避を制御するデータ待避制御回路であり、データ待避制御回路は、ＮＡＮＤ回路１８８の出力がＬレベルになると、すなわち、コントローラ１７９からのコマンド信号及びアドレス信号が全てＬレベルになると、ＢＵＳＹ２入力バッファ１８９を活性化するビジーイネーブル信号ＢＥＮを出力すると共に、データ待避制御信号ＥＳＣを出力し、その後、ＢＵＳＹ２入力バッファ１８９がビジー信号ＢＵＳＹ２を入力するごとに、データ待避制御信号ＥＳＣを出力するというものである。
【０１５９】
また、１９１はデータ待避制御信号ＥＳＣを受けて、待避させるべきデータのアドレスを出力するデータ待避アドレスカウンタ、１９２はデータ待避制御信号ＥＳＣを受けてリフレッシュ制御信号ＲＥＦを出力するリフレッシュ制御回路、１９３はリフレッシュ制御信号ＲＥＦをトリガ信号としてリフレッシュアドレスを出力するリフレッシュカウンタである。
【０１６０】
また、１９４−０、１９４−１はバンクアドレス信号により選択されるバンクであり、バンク１９４−０、１９４−１は同一回路構成とされており、バンク１９４−０において、１９５−０〜１９５−３は図３に示すブロック１２−０〜１２−３と同様に構成されたブロックである。
【０１６１】
また、１９６はブロック１９５−０〜１９５−３により共有されるデータバス、１９７はブロック１９５−０〜１９５−３により共有されるライトアンプ／センスバッファ、１９８はバンク１９４−０の動作を制御する制御回路である。
【０１６２】
また、１９９は制御回路１９８に制御されて、リード／ライト時には、アドレス入力回路１８４から出力されるロウアドレス信号を選択し、リフレッシュ時には、リフレッシュカウンタ１９３から出力されるリフレッシュアドレスを選択し、データ待避時には、データ待避アドレスカウンタ１９１から出力されるデータ待避アドレスを選択するセレクタである。また、２００はセレクタ１９９から出力されるアドレス信号をラッチするアドレスラッチ回路、２０１はコラムアドレスカウンタである。
【０１６３】
図３５は本発明の半導体記憶装置の第４実施形態を図３３に示す電子装置のＤＲＡＭ１７８に適用した場合の動作例を示す波形図であり、図３５Ａは主電池から供給される電源電圧、図３５Ｂはコントローラから出力されるコマンド信号及びアドレス信号、図３５Ｃはビジーイネーブル信号ＢＥＮ、図３５Ｄはデータ待避信号ＥＳＣ、図３５Ｅは出力データ、図３５Ｆはフラッシュメモリの動作状態、図３５Ｇはビジー信号ＢＵＳＹ２を示している。
【０１６４】
図３３に示す電子装置においては、主電池からの電源電圧が途絶えると、コントローラ１７９から出力されるコマンド信号及びアドレス信号は全てＬレベルとなり、本発明の半導体記憶装置の第４実施形態においては、ＮＡＮＤ回路１８８の出力＝Ｌレベルとなるので、ビジーイネーブル信号ＢＥＮがＨレベルとなり、ＢＵＳＹ２入力回路１８９が活性化されると共に、最初のデータ待避制御信号ＥＳＣが出力されてデータ待避モードに設定され、最初の待避データＤ０が出力され、これがフラッシュメモリ１８０に書き込まれ、この間、ビジー信号ＢＵＳＹ２＝Ｌレベルとなり、ライト中であることが表示される。ビジー信号ＢＵＳＹ２＝Ｌレベルの間、データ待避制御信号ＥＳＣは停止し、リフレッシュが再開される。
【０１６５】
その後、フラッシュメモリ１８０において待避データＤ０のライトが終了すると、ビジー信号ＢＵＳＹ２＝Ｈレベルとなり、これがＢＵＳＹ２入力回路１８９を介してデータ待避制御回路１９０に供給され、２番目のデータ待避制御信号ＥＳＣが出力され、これに対応して、２番目の待避データＤ１が出力され、これがフラッシュメモリ１８０に書き込まれ、この間、ビジー信号ＢＵＳＹ２＝Ｌレベルとなり、ライト中であることが表示される。ビジー信号ＢＵＳＹ２＝Ｌレベルの間、データ待避制御信号ＥＳＣは停止し、リフレッシュが再開される。
【０１６６】
その後、フラッシュメモリ１８０においてデータＤ１のライトが終了すると、ビジー信号ＢＵＳＹ２＝Ｈレベルとなり、これがＢＵＳＹ２入力回路１８９を介してデータ待避制御回路１９０に供給され、３番目のデータ待避制御信号ＥＳＣが出力され、これに対応して、３番目の待避データＤ１が出力され、これがフラッシュメモリ１８０に書き込まれ、この間、ビジー信号ＢＵＳＹ２＝Ｌレベルとなり、ライト中であることが表示される。以下、待避データがなくなるまで、同様の動作が繰り返される。
【０１６７】
このように、本発明の半導体記憶装置の第４実施形態によれば、これを図３３のＤＲＡＭ１７８に適用した場合、主電池が切れたり、外れたりして、主電池による電源電圧の供給が途絶えた場合に、本発明の半導体記憶装置の第４実施形態が記憶するデータをリフレッシュを必要としないフラッシュメモリ１８０に待避させることができる。
【０１６８】
したがって、本発明の電子装置の第４実施形態をＤＲＡＭを搭載する携帯電話などの簡易端末に適用する場合には、主電池が切れたり、外れたりして、主電池による電源電圧の供給が途絶えた場合に、ＤＲＡＭ１７８のリフレッシュによるバックアップ用電池の消費を出来る限り少なくすることができる。
【０１６９】
本発明の電子装置の第５実施形態・・図３６
図３６は本発明の電子装置の第５実施形態の要部を示す回路図であり、本発明の電子装置の第５実施形態は、図３３に示す本発明の電子装置の第４実施形態が備えるＤＲＡＭ１７８及びフラッシュメモリ１８０と回路構成の異なるＤＲＡＭ２０３及びフラッシュメモリ２０４を設け、その他については、図３３に示す本発明の電子装置の第４実施形態と同様に構成したものである。
【０１７０】
ここに、ＤＲＡＭ２０３は、出力データと共に、出力データの取り込みのタイミングを指示するデータストローブ信号ＱＳを出力するように構成されており、フラッシュメモリ２０４は、ＤＲＡＭ２０３からのデータストローブ信号ＱＳを受信し、データストローブ信号ＱＳの指示するタイミングでＤＲＡＭ２０３からの出力データの取り込みを行うことができるように構成されている。
【０１７１】
このように構成された本発明の電子装置の第５実施形態によれば、図３３に示す本発明の電子装置の第４実施形態と同様の効果を得ることができると共に、ＤＲＡＭ２０３からのデータの取り込み制御を容易に行うことができる。
【０１７２】
本発明の半導体記憶装置の第５実施形態・・図３７、図３８
図３７は本発明の半導体記憶装置の第５実施形態の要部を示す回路図であり、本発明の半導体記憶装置の第５実施形態は、図３６に示す本発明の電子装置の第５実施形態が備えるＤＲＡＭ２０３として使用することができるものである。
【０１７３】
本発明の半導体記憶装置の第５実施形態は、データ待避用クロックを発生するデータ待避用クロック発生回路２０６及びデータストローブ信号ＱＳを発生するＱＳ出力回路２０７を設け、データ待避動作時に、データ待避用クロック発生回路２０６からデータ待避用クロックを発生し、データ待避アドレスカウンタ１９１やＱＳ出力回路２０７等をデータ待避用クロックに同期させて動作させ、出力データとデータストローブ信号ＱＳとの出力タイミングが適正となるようにし、その他については、図３４に示す本発明の半導体記憶装置の第４実施形態と同様に構成したものである。
【０１７４】
ここに、データ待避用クロック発生回路２０６は、オシレータを内蔵することによりデータ待避用クロックを発生するようにしても良いし、あるいは、本発明の半導体記憶装置の第５実施形態を使用する電子装置に備えられる水晶発振器等からのクロック信号を利用してデータ待避用クロックを発生するようにしても良い。
【０１７５】
図３８は本発明の半導体記憶装置の第５実施形態を図３６に示す電子装置のＤＲＡＭ２０３に適用した場合の動作例を示す波形図であり、図３８Ａは主電池から供給される電源電圧、図３８Ｂはコントローラから出力されるコマンド信号及びアドレス信号、図３８Ｃはビジーイネーブル信号ＢＥＮ、図３８Ｄはデータ待避信号ＥＳＣ、図３５Ｅはデータ待避用クロック発生回路２０６から出力されるデータ待避用クロックＥＣＫ、図３５Ｆは出力データ、図３８Ｇはデータストローブ信号ＱＳ、図３８Ｈはフラッシュメモリ２０４の動作状態、図３８Ｉはビジー信号ＢＵＳＹ２を示している。
【０１７６】
図３６に示す電子装置においては、主電池からの電源電圧が途絶えると、コントローラ１７９から出力されるコマンド信号及びアドレス信号は全てＬレベルとなり、本発明の半導体記憶装置の第５実施形態においては、ＮＡＮＤ回路１８８の出力＝Ｌレベルとなるので、ビジーイネーブル信号ＢＥＮがＨレベルとなり、ＢＵＳＹ２入力回路１８９及びデータ待避用クロック発生回路２０６が活性化されると共に、最初のデータ待避制御信号ＥＳＣが出力されてデータ待避モードとなり、最初の待避データＤ０が出力され、これがフラッシュメモリ２０４に書き込まれ、この間、ビジー信号ＢＵＳＹ２＝Ｌレベルとなり、ライト中であることが表示される。ビジー信号ＢＵＳＹ２＝Ｌレベルの間、データ待避制御信号ＥＳＣは停止し、リフレッシュが再開される。
【０１７７】
その後、フラッシュメモリ２０４において待避データＤ０のライトが終了すると、ビジー信号ＢＵＳＹ２＝Ｈレベルとなり、この結果、これがＢＵＳＹ２入力回路１８９を介してデータ待避制御回路１９０に供給され、２番目のデータ待避制御信号ＥＳＣが出力され、これに対応して、２番目の待避データＤ１が出力されると共に、データストローブ信号ＱＳが出力され、待避データＤ１がフラッシュメモリ２０４に書き込まれ、この間、ビジー信号ＢＵＳＹ２＝Ｌレベルとなり、ライト中であることが表示される。ビジー信号ＢＵＳＹ２＝Ｌレベルの間、データ待避制御信号ＥＳＣは停止し、リフレッシュが再開される。
【０１７８】
その後、フラッシュメモリ２０４においてデータＤ１のライトが終了すると、ビジー信号ＢＵＳＹ２＝Ｈレベルとなり、この結果、これがＢＵＳＹ２入力回路１８９を介してデータ待避制御回路１９０に供給され、３番目のデータ待避制御信号が出力され、これに対応して、３番目の待避データＤ１が出力されると共に、データストローブ信号ＱＳが出力され、待避データＤ２がフラッシュメモリ２０４に書き込まれ、この間、ビジー信号ＢＵＳＹ２＝Ｌレベルとなり、ライト中であることが表示される。以下、待避データがなくなるまで、同様の動作が繰り返される。
【０１７９】
本発明の半導体記憶装置の第５実施形態によれば、これを、図３６に示すＤＲＡＭ２０３に適用する場合には、図３４に示す本発明の半導体記憶装置の第４実施形態と同様の効果を得ることができると共に、フラッシュメモリ２０４による待避データの取り込み制御を容易に行うことができる。
【０１８０】
本発明の電子装置の第６実施形態・・図３９、図４０
図３９は本発明の電子装置の第６実施形態の要部を示す回路図であり、本発明の電子装置の第６実施形態は、図３３に示す本発明の電子装置の第４実施形態が備えるＤＲＡＭ１７８及びフラッシュメモリ１８０と回路構成の異なるＤＲＡＭ２０９及びフラッシュメモリ２１０を設け、その他については、図３３に示す本発明の電子装置の第４実施形態と同様に構成したものである。
【０１８１】
ここに、ＤＲＡＭ２０９は、ビジー信号ＢＵＳＹ２を入力するＢＵＳＹ２入力回路２１１及びデータストローブ信号ＱＳを出力するＱＳ信号出力回路２１２を内蔵し、ビジー信号入力端子及びデータストローブ信号出力端子として兼用する外部端子２１３を設けて構成されている。
【０１８２】
また、フラッシュメモリ２１０は、ビジー信号ＢＵＳＹ２を出力するＢＵＳＹ２出力回路２１４及びデータストローブ信号ＱＳを入力するＱＳ入力回路２１５を内蔵し、ビジー信号出力端子及びデータストローブ信号入力端子として兼用する外部端子２１６を設けて構成されている。
【０１８３】
図４０はＢＵＳＹ２入力回路２１１、ＱＳ出力回路２１２、ＢＵＳＹ２出力回路２１４及びＱＳ入力回路２１５の構成例を示す回路図である。図４０中、ＢＵＳＹ２入力回路２１１において、２１８はビジー信号ＢＵＳＹ２入力用のインバータ、ＱＳ出力回路２１２において、２１９はデータストローブ信号ＱＳ出力用のＮＭＯＳトランジスタである。
【０１８４】
また、ＢＵＳＹ２出力回路２１４において、２２０はビジー信号ＢＵＳＹ２出力用のＮＭＯＳトランジスタ、ＱＳ入力回路２１５において、２２１はデータストローブ信号ＱＳ入力用のインバータである。
【０１８５】
なお、この場合、ＱＳ出力回路２１２及びＢＵＳＹ２出力回路２１４はオープインドレイン出力とされているので、ビジー信号ＢＵＳＹ２及びデータストローブ信号ＱＳの信号レベルを確保させるために、ＢＵＳＹ２／ＱＳ共通線２２２と電源ＶＤＤとの間に高抵抗２２３を必要とする。
【０１８６】
このように構成された本発明の電子装置の第６実施形態によれば、図３３に示す本発明の電子装置の第４実施形態と同様の効果を得ることができると共に、ＤＲＡＭ２０９からのデータの取り込み制御を容易に行うことができ、しかも、ＤＲＡＭ２０９及びフラッシュメモリ２１０の外部端子の数を減らすことができる。
【０１８７】
本発明の半導体記憶装置の第６実施形態・・図４１〜図４３
図４１は本発明の半導体記憶装置の第６実施形態の要部を示す回路図であり、本発明の半導体記憶装置の第６実施形態は、図３９に示す本発明の電子装置の第６実施形態が備えるＤＲＡＭ２０９に使用することができるものである。
【０１８８】
本発明の半導体記憶装置の第６実施形態は、ビジー信号入力端子及びデータストローブ信号出力端子として兼用する外部端子２２５を設け、外部端子２２５とＢＵＳＹ２入力回路１８９の入力端子２２６及びＱＳ出力回路２０７の出力端子２２７とを接続し、その他については、図３７に示す本発明の半導体記憶装置の第５実施形態と同様に構成したものである。
【０１８９】
図４２は本発明の半導体記憶装置の第６実施形態を図３９に示す電子装置のＤＲＡＭ２０９に適用した場合の動作例を示す波形図であり、図４２Ａは主電池から供給される電源電圧、図４２Ｂはコントローラから出力されるコマンド信号及びアドレス信号の状態、図４２Ｃはビジーイネーブル信号ＢＥＮ、図４２Ｄはデータ待避信号ＥＳＣ、図４２Ｅは出力データ、図４２ＦはＢＵＳＹ２／ＱＳ共通線の電位、図４２Ｇはフラッシュメモリ２１０の状態を示している。
【０１９０】
図３９に示す電子装置においては、主電池からの電源電圧が途絶えると、コントローラ１７９から出力されるコマンド信号及びアドレス信号は全てＬレベルとなり、本発明の半導体記憶装置の第６実施形態においては、ＮＡＮＤ回路１８８の出力＝Ｌレベルとなるので、ビジーイネーブル信号ＢＥＮがＨレベルとなり、ＢＵＳＹ２入力回路１８９が活性化され、最初のデータ待避制御信号ＥＳＣが出力され、最初の待避データＤ０が出力されると共に、ＢＵＳＹ２／ＱＳ共通線にはＬレベルからなるデータストローブ信号ＱＳが出力され、待避データＤ０がＱＳに同期してフラッシュメモリ２１０に取り込まれ、これがフラッシュメモリ２１０に書き込まれ、この間、ＢＵＳＹ２／ＱＳ共通線には、Ｌレベルからなるビジー信号ＢＵＳＹ２が出力され、ライト中であることが表示される。
【０１９１】
その後、フラッシュメモリ２１０における待避データＤ０のライトが終了すると、ＢＵＳＹ２／ＱＳ共通線＝Ｈレベルとされ、この結果、これがＢＵＳＹ２入力回路１８９を介してデータ待避制御回路１９０に供給され、２番目のデータ待避制御信号ＥＳＣが出力され、これに対応して、２番目の待避データＤ１が出力されると共に、ＢＵＳＹ２／ＱＳ共通線にはＬレベルからなるデータストローブ信号ＱＳが出力され、待避データがＱＳに同期してフラッシュメモリ２１０に取り込まれ、これがフラッシュメモリ２１０に書き込まれ、この間、ＢＵＳＹ２／ＱＳ共通線には、Ｌレベルからなるビジー信号ＢＵＳＹ２が出力され、ライト中であることが表示される。
【０１９２】
その後、フラッシュメモリ２１０における待避データＤ１のライトが終了すると、ＢＵＳＹ２／ＱＳ共通線＝Ｈレベルとされ、この結果、これがＢＵＳＹ２入力回路１８９を介してデータ待避制御回路１９０に供給され、３番目のデータ待避制御信号ＥＳＣが出力され、これに対応して、２番目の待避データＤ２が出力されると共に、ＢＵＳＹ２／ＱＳ共通線にはＬレベルからなるデータストローブ信号ＱＳが出力され、待避データＤ２がデータストローブ信号ＱＳに同期してフラッシュメモリ２１０に取り込まれ、これがフラッシュメモリ２１０に書き込まれ、この間、ＢＵＳＹ２／ＱＳ共通線には、Ｌレベルからなるビジー信号ＢＵＳＹ２が出力され、ライト中であることが表示される。
【０１９３】
このように、本発明の半導体記憶装置の第６実施形態によれば、これを図３９に示すＤＲＡＭ２０９に適用する場合には、図３７に示す本発明の半導体記憶装置の第５実施形態と同様の効果を得ることができると共に、外部端子の数を減らすことができる。なお、図４３に示すように、複数バイトの待避データをバーストモードで連続してまとめて出力するようにしても良い。
【０１９４】
本発明の半導体記憶装置の第７実施形態・・図４４
図４４は本発明の半導体記憶装置の第７実施形態の要部を示す回路図であり、本発明の半導体記憶装置の第７実施形態は、図３６に示すＤＲＡＭ２０３に使用することができるものである。
【０１９５】
本発明の半導体記憶装置の第７実施形態は、データ待避アドレスカウンタ１９１から出力されるデータ待避アドレスと、リフレッシュカウンタ１９３から出力されるリフレッシュアドレスとを比較する比較器２２９と、この比較器２２９の出力Ｎ２をゲート信号として、リフレッシュ制御回路１９２から出力されるリフレッシュ制御信号ＲＥＦの伝送を制御するＡＮＤ回路２３０とを設け、その他については、図３７に示す本発明の半導体記憶装置の第５実施形態と同様に構成したものである。
【０１９６】
比較器２２９は、データ待避制御回路１９０から出力される制御信号Ｎ１に制御されるものであり、制御信号Ｎ１＝Ｈレベルの場合に比較動作を行うものであるが、制御信号Ｎ１は、データ待避モード時にはＨレベル、その他の場合には、Ｌレベルとされ、比較器２２９の出力Ｎ２は、リフレッシュアドレスがデータ待避アドレスよりも大きい場合のみＨレベルとなり、その他の場合には、Ｌレベルを維持するようにされている。
【０１９７】
ここに、データ待避時に、比較器２２９の出力＝Ｈレベルの場合、すなわち、出力されたリフレッシュアドレスが出力されたデータ待避アドレスよりも大きく、出力されたリフレッシュアドレスのデータが待避されていない場合には、リフレッシュ制御信号ＲＥＦが出力されることになるので、出力されたリフレッシュアドレスについてリフレッシュが行われることになる。
【０１９８】
これに対して、比較器２２９の出力＝Ｌレベルの場合、すなわち、出力されたリフレッシュアドレスが出力されたデータ待避アドレスよりも小さく、出力されたリフレッシュアドレスのデータが既に待避されている場合には、リフレッシュ制御信号ＲＥＦがＡＮＤ回路２３０から出力されることはないので、出力されたリフレッシュアドレスについてリフレッシュが行われることはない。
【０１９９】
このように、本発明の半導体記憶装置の第７実施形態によれば、図３７に示す本発明の半導体記憶装置の第５実施形態と同様の効果を得ることができると共に、既に待避させたデータのアドレスについては、リフレッシュされることがないので、バックアップ用の電池の消費を図３７に示す本発明の半導体記憶装置の第５実施形態の場合よりも少なくすることができる。
【０２００】
本発明の半導体記憶装置の第８実施形態・・図４５
図４５は本発明の半導体記憶装置の第８実施形態の要部を示す回路図であり、本発明の半導体記憶装置の第８実施形態は、図３４に示す本発明の半導体記憶装置の第４実施形態が備えるバンク１９４−０、１９４−１と回路構成の異なるバンク２３２−０、２３２−１を設け、その他については、図３４に示す本発明の半導体記憶装置の第４実施形態と同様に構成したものである。
【０２０１】
ここに、バンク２３２−０、２３２−１は、同一回路構成とされており、バンク２３２−０において、２３３−０〜２３３−３はブロックである。ブロック２３３−０〜２３３−３は同一回路構成とされており、ブロック２３３−０において、２３４はメモリセルアレイ、２３５はロウデコーダ、２３６はセンスアンプ、２３７はコラムデコーダ、２３８はデータ待避動作時、制御回路２３９に接続されて、メモリセルアレイ２３４からリードしたデータを後述するシリアルレジスタに転送するための転送ゲートである。
【０２０２】
また、２４０はブロック２３３−０〜２３３−３により共有されるシリアルレジスタ、２４１はブロック２３３−０〜２３３により共有されるライトアンプ／センスバッファであり、センスバッファは、データ待避時は、シリアルレジスタ２４０から出力されるデータをデータ入出力回路１８５に供給するように動作する。バンク２３２−０、２３２−１のその他の部分については、図３４に示すバンク１９４−０、１９４−１と同様に構成されている。
【０２０３】
すなわち、本発明の半導体記憶装置の第８実施形態は、待避データを行ごとに、シリアルレジスタ２４０に格納し、このシリアルレジスタ２４０に格納された待避データをセンスバッファ及びデータ入出力回路１８５を介して出力させるというものである。
【０２０４】
このように構成された本発明の半導体記憶装置の第８実施形態によれば、待避データの出力中にリフレッシュ動作を行うことができるので、動作の効率化を図ることができる。
【０２０５】
ここで、本発明の半導体記憶装置及び電子装置を整理すると、本発明の半導体記憶装置及び電子装置には、以下のような半導体記憶装置及び電子装置が含まれる。
【０２０６】
（１）  データ保持にリフレッシュを必要とする半導体記憶装置であって、リフレッシュ期間中、外部にビジー信号を出力するように構成されていることを特徴とする半導体記憶装置。
【０２０７】
（２）  前記（１）に記載の半導体記憶装置において、リフレッシュ時期が到来したことを検出し、リフレッシュを自己管理するリフレッシュ制御回路を備えていることを特徴とする半導体記憶装置。
【０２０８】
（３）  前記（２）に記載の半導体記憶装置において、タイマー回路を内蔵し、前記リフレッシュ制御回路は、前記タイマー回路の出力に基づいてリフレッシュ時期が到来したことを検出することを特徴とする半導体記憶装置。
【０２０９】
（４）  前記（２）に記載の半導体記憶装置において、前記リフレッシュ制御回路は、外部から供給されるクロック信号に基づいてリフレッシュ時期が到来したことを検出することを特徴とする半導体記憶装置。
【０２１０】
（５）  前記（２）、（３）又は（４）に記載の半導体記憶装置において、前記ビジー信号を発生するビジー信号発生回路と、外部から供給されるコマンド信号をデコードするコマンドデコーダとを備え、前記リフレッシュ制御回路は、リフレッシュ時期が到来したことを示すリフレッシュ制御信号を発生し、前記コマンドデコーダで処理を開始した又は処理中のコマンドがない場合は、リフレッシュ制御信号に応じてリフレッシュを開始させ、前記コマンドデコーダで処理を開始した又は処理中のコマンドがある場合は、その処理を待ってリフレッシュを開始させ、前記ビジー信号発生回路は、リフレッシュ制御信号に応答してビジー信号を発生し、リフレッシュが終了したら、前記ビジー信号を解除することを特徴とする半導体記憶装置。
【０２１１】
（６）  前記（５）に記載の半導体記憶装置において、前記ビジー信号を発生している間は、外部からのコマンド信号及びアドレス信号を取り込まないことを特徴とする半導体記憶装置。
【０２１２】
（７）  前記（５）に記載の半導体記憶装置において、前記ビジー信号の発生中に外部から供給されたコマンド信号を一時保管するレジスタを備え、リフレッシュ終了後に前記レジスタに保管されたコマンドを優先的に処理することを特徴とする半導体記憶装置。
【０２１３】
（８）  前記（１）〜（７）のいずれかに記載の半導体記憶装置と、この半導体記憶装置を制御するコントローラとを備え、前記コントローラは、前記半導体記憶装置からビジー信号が出力されている間は、前記半導体記憶装置にアクセスしないことを特徴とする電子装置。
【０２１４】
（９）  前記（１）〜（７）のいずれかに記載の半導体記憶装置と、この半導体記憶装置を制御するコントローラとを備え、前記コントローラは、半導体記憶装置からビジー信号が出力されている間は、同一のコマンドを繰り返し出力することを特徴とする電子装置。
【０２１５】
（１０）  前記（１）〜（４）のいずれかに記載の半導体記憶装置と、この半導体記憶装置を制御するコントローラとを備え、前記コントローラは、半導体記憶装置のリフレッシュカウンタに対応するカウンタを備え、前記半導体記憶装置からビジー信号が出力されたときは、カウンタを動作させることを特徴とする電子装置。
【０２１６】
（１１）  或るワード線により選択されているメモリセルのリフレッシュ中に、前記或るワード線を含むメモリブロックに対するコマンドを受け付け、前記或るワード線により選択されているメモリセルのリフレッシュを中断してコマンドを実行し、前記或るワード線により選択されるメモリセルのリフレッシュを再開することを特徴とする半導体記憶装置。
【０２１７】
（１２）  前記（１１）に記載の半導体記憶装置において、リフレッシュ中のメモリセルのデータを待避させるデータ待避用レジスタと、前記データ待避用レジスタにデータを転送する転送ゲートとを備え、コマンドの実行は、前記転送ゲートにより前記データ待避用レジスタにリフレッシュ中のメモリセルのデータを転送してから行い、リフレッシュ再開時、前記データ待避用レジスタからデータを返送することを特徴とする半導体記憶装置。
【０２１８】
（１３）  前記（１２）に記載の半導体記憶装置において、再開したリフレッシュ実行中に第２のコマンドを受け付け、再開したリフレッシュを中断して第２のコマンドを実行し、リフレッシュを再開することを特徴とする半導体記憶装置。
【０２１９】
（１４）  前記（１２）又は（１３）に記載の半導体記憶装置において、前記転送ゲートは、センスアンプで増幅中のビット線上のデータを前記データ待避用レジスタに転送することを特徴とする半導体記憶装置。
【０２２０】
（１５）  前記（１２）又は（１３）に記載の半導体記憶装置において、前記転送ゲートは、センスアンプで増幅していないビット線上のデータを前記データ待避用レジスタに転送することを特徴とする半導体記憶装置。
【０２２１】
（１６）  前記（１２）に記載の半導体記憶装置において、リフレッシュ中のアドレスとコマンドを実行するためのロウアドレスとを比較する比較器を備え、リフレッシュ中のアドレスとコマンドを実行するためのロウアドレスとが一致していない場合は、リフレッシュを中断してコマンドを実行し、リフレッシュ中のアドレスと前記コマンドを実行するためのロウアドレスとが一致している場合は、リフレッシュを終了し、ビット線のプリチャージを行わないで前記コマンドを実行することを特徴とする半導体記憶装置。
【０２２２】
（１７）  前記（１６）に記載の半導体記憶装置において、リフレッシュ中のアドレスと前記コマンドを実行するためのロウアドレスとが一致していないことによりリフレッシュを中断した場合には、リフレッシュ開始からリフレッシュ中断までの長さにより、リフレッシュ中断に続くプリチャージ期間の長さを調整することを特徴とする半導体記憶装置。
【０２２３】
（１８）  外部から自動読出しを指示されたときは、自動読出しのためのアドレス信号を発生するアドレスカウンタと、自動読出しするデータの転送先が出力するアクセスの受け付けを許可するか否かを示すアクセス受け付け許否信号を受信するアクセス受け付け許否信号受信手段とを含み、外部から自動読出しを指示され、かつ、前記アクセス受け付け許否信号がアクセスの受け付けを許可しているときは、データを自動的に読出す自動読出し手段を備えていることを特徴とする半導体記憶装置。
（１９）  前記（１８）に記載の半導体記憶装置において、通常動作モードにおいては、外部から入力されたアドレス信号に基づく第１のアドレスを選択してデコーダに伝達し、自動読み出しモードにおいては、前記自動読み出しアドレスカウンタで発生した第２のアドレスを選択しデコーダに伝達するセレクタを備えていることを特徴とする半導体記憶装置。
【０２２４】
（２０）  前記（１９）に記載の半導体記憶装置において、データ保持にリフレッシュを必要とするメモリセルが配列されたメモリ領域と、リフレッシュアドレスを発生するリフレッシュカウンタを備え、前記セレクタは、通常動作モードにおいては、第１のアドレスとリフレッシュアドレスを切り替え、前記自動読み出しモードにおいては、前記第２のアドレスと前記リフレッシュアドレスを切り替えることを特徴とする半導体記憶装置。
【０２２５】
（２１）  前記（２０）に記載の半導体記憶装置において、前記アクセス受け付け許否信号がアクセスの受け付けを許可していない間にリフレッシュを行うことを特徴とする半導体記憶装置。
【０２２６】
（２２）  前記（１８）に記載の半導体記憶装置において、データストローブ信号発生回路を備え、前記自動読み出しモードにおいては、データと共にデータストローブ信号を出力することを特徴とする半導体記憶装置。
【０２２７】
（２３）  前記（２２）に記載の半導体記憶装置において、データストローブ信号に同期して連続した所定の複数個のデータを出力することを特徴とする半導体記憶装置。
【０２２８】
（２４）  前記（２３）に記載の半導体記憶装置において、クロック信号を発生するクロック発生回路を備え、前記クロック信号に基づいてデータとデータストローブとを出力することを特徴とする半導体記憶装置。
【０２２９】
（２５）  前記（２４）に記載の半導体記憶装置において、オシレータを内蔵し、前記クロック発生回路は、前記オシレータの出力に基づいてクロック信号を発生することを特徴とする半導体記憶装置。
【０２３０】
（２６）  前記（２４）に記載の半導体記憶装置において、前記クロック発生回路は、外部から供給される外部クロック信号に基づいてクロック信号を発生することを特徴とする半導体記憶装置。
【０２３１】
（２７）  前記（２２）又は（２３）に記載の半導体記憶装置において、前記データストローブ信号と前記データ受け付け許否信号信号は、共通の端子から入出力されることを特徴とする半導体記憶装置。
【０２３２】
（２８）  前記（２０）に記載の半導体記憶装置において、前記第２のアドレス信号と前記リフレッシュアドレス信号を比較する比較器を備え、前記比較器の比較結果に基づきリフレッシュを実施することを特徴とする半導体記憶装置。
【０２３３】
（２９）  前記（２３）に記載の半導体記憶装置において、複数のデータを取り込みシリアルに出力するシリアルレジスタと、メモリセルの一部のデータを前記シリアルレジスタに転送する転送ゲートとを備え、前記自動読み出しモードにおいては、前記シリアルレジスタにデータを転送し、前記シリアルレジスタを介して出力することを特徴とする半導体記憶装置。
【０２３４】
（３０）  外部から自動書込みを指示されたときは、書込みデータを内部で発生するアドレスに自動的に書込む自動書込み手段と、自動書込み動作中は、自動書込み動作中であることを明示する自動書込み動作中明示信号を外部に出力する自動書込み中明示信号出力手段とを備えていることを特徴とする半導体記憶装置。
【０２３５】
（３１）  前記（３０）に記載の半導体記憶装置において、データストローブ信号入力回路を備え、前記自動書込みモードにおいて、データストローブ信号に同期して書込みデータを取り込むことを特徴とする半導体記憶装置。
【０２３６】
（３２）  前記（１８）〜（２９）のいずれかに記載の半導体記憶装置と、前記（３０）又は（３１）に記載の半導体記憶装置とを備える電子装置。
【０２３７】
【発明の効果】
以上のように、本発明中、第１の発明によれば、データ保持にリフレッシュを必要とする半導体記憶装置に関し、リフレッシュ期間中、外部にビジー信号を出力するように構成するとしたことにより、データ保持にリフレッシュを必要とする半導体記憶装置と、この半導体記憶装置を制御するコントローラとを搭載する電子装置における半導体記憶装置に第１の発明の半導体記憶装置を使用する場合には、コントローラは、半導体記憶装置がリフレッシュ期間中であるか否かを知ることができるので、コントローラによる半導体記憶装置の制御の容易化を図ることができる。
【０２３８】
第２の発明によれば、データ保持にリフレッシュを必要とする半導体記憶装置と、この半導体記憶装置を制御するコントローラとを搭載する電子装置に関し、半導体記憶装置は、リフレッシュ期間中、外部にビジー信号を出力するように構成し、コントローラは、ビジー信号を受信することができるように構成するとしたことにより、コントローラは、半導体記憶装置がリフレッシュ期間中であるか否かを知ることができるので、コントローラによる半導体記憶装置の制御の容易化を図ることができる。
【０２３９】
また、第３の発明によれば、半導体記憶装置に関し、外部から自動書込みを指示されたときは、書込みデータを内部で発生するアドレスに自動的に書込む自動書込み手段を備えるとしたので、たとえば、第１の半導体記憶装置と、第１の半導体記憶装置を制御するコントローラとを備える電子装置において、第１の半導体記憶装置のデータを待避させるための第２の半導体記憶装置を設けようとする場合、第２の発明を第２の半導体記憶装置として使用する場合には、第１の半導体記憶装置のデータの待避を容易に行うことができる。
【０２４０】
また、第４の発明によれば、外部から自動読出しを指示され、かつ、データの転送先が出力するアクセス受け付け許否信号がデータの受け付けを許可しているときは、データを自動的に読出す自動読出し手段を備えているので、データ転送の必要がある場合（たとえば、データ待避の必要がある場合）に、データ受け付け許否信号を出力するデータ転送先（データ待避先）にデータを容易に転送（待避）させることができる。
【図面の簡単な説明】
【図１】本発明の電子装置の第１実施形態の要部を示す回路図である。
【図２】本発明の電子装置の第１実施形態が備えるＤＲＡＭ及びコントローラの動作例を示すタイムチャートである。
【図３】本発明の半導体記憶装置の第１実施形態の要部を示す回路図である。
【図４】本発明の半導体記憶装置の第１実施形態が備えるリフレッシュ制御回路、ＢＵＳＹ１出力回路及びリフレッシュカウンタの構成を示す回路図である。
【図５】本発明の半導体記憶装置の第１実施形態が備えるリフレッシュ制御回路が備えるＲｅｆｚ発生回路の構成を示す回路図である。
【図６】本発明の半導体記憶装置の第１実施形態が備えるリフレッシュ制御回路、ＢＵＳＹ１出力回路及びリフレッシュカウンタの第１動作例を示す波形図である。
【図７】本発明の半導体記憶装置の第１実施形態が備えるリフレッシュ制御回路、ＢＵＳＹ１出力回路及びリフレッシュカウンタの第２動作例を示す波形図である。
【図８】本発明の半導体記憶装置の第１実施形態が備えるコマンドデコーダの構成を示す回路図である。
【図９】本発明の半導体記憶装置の第１実施形態が備えるアドレス入力回路の構成を示す回路図である。
【図１０】本発明の電子装置の第１実施形態が備えるコントローラの動作例を示す波形図である。
【図１１】本発明の半導体記憶装置の第２実施形態の要部を示す回路図である。
【図１２】本発明の半導体記憶装置の第２実施形態が備えるコマンドデコーダの構成を示す回路図である。
【図１３】本発明の半導体記憶装置の第２実施形態が備えるアドレス入力回路の構成を示す回路図である。
【図１４】本発明の半導体記憶装置の第２実施形態の動作を示す波形図である。
【図１５】本発明の電子装置の第２実施形態の要部を示す回路図である。
【図１６】本発明の電子装置の第３実施形態の要部を示す回路図である。
【図１７】本発明の半導体記憶装置の第３実施形態の要部を示す回路図である。
【図１８】本発明の半導体記憶装置の第３実施形態が備えるデータレジスタ及び転送ゲートの構成を示す回路図である。
【図１９】本発明の半導体記憶装置の第３実施形態の第１動作例を従来のＤＲＡＭの場合との比較で示す波形図である。
【図２０】本発明の半導体記憶装置の第３実施形態の第２動作例を従来のＤＲＡＭの場合との比較で示す波形図である。
【図２１】本発明の半導体記憶装置の第３実施形態の第３動作例を示すタイムチャートである。
【図２２】本発明の半導体記憶装置の第３実施形態の第４動作例を示す波形図である。
【図２３】本発明の半導体記憶装置の第３実施形態の第５動作例及び第６動作例を示すタイムチャート
【図２４】本発明の半導体記憶装置の第３実施形態の第７動作例を説明するための波形図である。
【図２５】本発明の半導体記憶装置の第３実施形態の第７動作例を説明するための波形図である。
【図２６】本発明の半導体記憶装置の第３実施形態が備えるプリチャージ信号発生回路の構成を示す回路図である。
【図２７】本発明の半導体記憶装置の第３実施形態が備えるプリチャージ信号発生回路が備えるプリチャージ期間制御回路の構成を示す回路図である。
【図２８】本発明の半導体記憶装置の第３実施形態が備えるプリチャージ信号発生回路が備える遅延時間制御回路の構成を示す回路図である。
【図２９】本発明の半導体記憶装置の第３実施形態が備えるプリチャージ信号発生回路が備えるリセット信号発生回路の構成を示す回路図である。
【図３０】本発明の半導体記憶装置の第３実施形態が備えるプリチャージ信号発生回路が備えるリフレッシュ時間測定信号発生回路の構成を示す回路図である。
【図３１】本発明の半導体記憶装置の第３実施形態が備える遅延時間制御回路の動作を示す波形図である。
【図３２】本発明の半導体記憶装置の第３実施形態の動作例を示す波形図である。
【図３３】本発明の電子装置の第４実施形態の要部を示す回路図である。
【図３４】本発明の半導体記憶装置の第４実施形態の要部を示す回路図である。
【図３５】本発明の半導体記憶装置の第４実施形態を図３３に示す電子装置のＤＲＡＭに適用した場合の動作例を示す波形図である。
【図３６】本発明の電子装置の第５実施形態の要部を示す回路図である。
【図３７】本発明の半導体記憶装置の第５実施形態の要部を示す回路図である。
【図３８】本発明の半導体記憶装置の第５実施形態を図３６に示す電子装置のＤＲＡＭに適用した場合の動作例を示す波形図である。
【図３９】本発明の電子装置の第６実施形態の要部を示す回路図である。
【図４０】本発明の電子装置の第６実施形態が備えるＤＲＡＭのＢＵＳＹ２入力回路、ＱＳ出力回路及びフラッシュメモリのＢＵＳＹ２出力回路、ＱＳ入力回路の構成例を示す回路図である。
【図４１】本発明の半導体記憶装置の第６実施形態の要部を示す回路図である。
【図４２】本発明の半導体記憶装置の第６実施形態を図３９に示す電子装置のＤＲＡＭに適用した場合の動作例を示す波形図である。
【図４３】本発明の半導体記憶装置の第６実施形態を図３９に示す電子装置のＤＲＡＭに適用した場合の他の動作例を示す波形図である。
【図４４】本発明の半導体記憶装置の第７実施形態の要部を示す回路図である。
【図４５】本発明の半導体記憶装置の第８実施形態の要部を示す回路図である。
【符号の説明】
ＢＵＳＹ１  ビシー信号
ＢＵＳＹ２  ビシー信号
ＱＳ  データストローブ信号
【図１】
0004106811.tif 000002
【図２】
0004106811.tif 000003
【図３】
0004106811.tif 000004
【図４】
0004106811.tif 000005
【図５】
0004106811.tif 000006
【図６】
0004106811.tif 000007
【図７】
0004106811.tif 000008
【図８】
0004106811.tif 000009
【図９】
0004106811.tif 000010
【図１０】
0004106811.tif 000011
【図１１】
0004106811.tif 000012
【図１２】
0004106811.tif 000013
【図１３】
0004106811.tif 000014
【図１４】
0004106811.tif 000015
【図１５】
0004106811.tif 000016
【図１６】
0004106811.tif 000017
【図１７】
0004106811.tif 000018
【図１８】
0004106811.tif 000019
【図１９】
0004106811.tif 000020
【図２０】
0004106811.tif 000021
【図２１】
0004106811.tif 000022
【図２２】
0004106811.tif 000023
【図２３】
0004106811.tif 000024
【図２４】
0004106811.tif 000025
【図２５】
0004106811.tif 000026
【図２６】
0004106811.tif 000027
【図２７】
0004106811.tif 000028
【図２８】
0004106811.tif 000029
【図２９】
0004106811.tif 000030
【図３０】
0004106811.tif 000031
【図３１】
0004106811.tif 000032
【図３２】
0004106811.tif 000033
【図３３】
0004106811.tif 000034
【図３４】
0004106811.tif 000035
【図３５】
0004106811.tif 000036
【図３６】
0004106811.tif 000037
【図３７】
0004106811.tif 000038
【図３８】
0004106811.tif 000039
【図３９】
0004106811.tif 000040
【図４０】
0004106811.tif 000041
【図４１】
0004106811.tif 000042
【図４２】
0004106811.tif 000043
【図４３】
0004106811.tif 000044
【図４４】
0004106811.tif 000045
【図４５】
0004106811.tif 000046