(57)【特許請求の範囲】
【請求項１】
第１の厚さのＳＯＩ層上にゲート領域を確定する窒化物層をパターン形成するステップと、
前記窒化物層をマスクとして前記ゲート領域にリセスを形成するように前記ＳＯＩ層をエッチングするステップと、
チャネル部分の厚さを第２の厚さになるように、前記ゲート領域のリセスの底面及び側面を酸化し、前記側壁のエッジ部がバーズビーク状になるように犠牲酸化物層を形成するステップと、
前記犠牲酸化物層を除去するステップと、
前記エッジ部に内部スペーサを形成するステップと、
前記リセスを含む前記窒化物層にポリシリコンを堆積するステップと、
前記窒化物層が露出するまで前記ポリシリコンを研磨することにより、下部エッジが内部スペーサに挟まれるゲート電極を形成するステップと、
前記ゲート電極に隣接した前記窒化物層を前記ＳＯＩ層上から除去するステップと、
前記ゲート電極に隣接したＳＯＩ層にドーパントを注入することによりドレイン構造およびソース構造を形成するステップと備え、
前記内部スペーサは、前記ゲート電極と前記ドレイン構造および前記ソース構造とを分離し、前記ゲート領域の容量を低下させることを特徴とする、
隆起型ソース／ドレイン電界効果トランジスタの形成方法。
【請求項２】
前記犠牲酸化物層を形成した後に、前記ゲート領域にドーパントを注入し所定の閾値Ｖｔを選択するステップと、
を更に含む請求項１に記載の方法。
【請求項３】
ドレイン構造およびソース構造を形成するステップは、
前記第１の厚さの前記ＳＯＩ層に前記ゲート電極をマスクとしてドーパントを注入するステップと、
前記ドーパントを前記ドレイン構造およびソース構造領域内に拡散させるステップと、
を更に含む請求項１に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般にＣＭＯＳ構造に関し、より詳細には、シリコンの選択的エピタキシャル成長を利用せずに、ソース／ドレインおよびチャネルの厚さに差をつけることによって、ＳＯＩ上に、ＣＭＯＳ用の高性能で自己整合された低抵抗隆起型ソース／ドレインを実現する方法に関する。
【０００２】
【従来の技術】
相補形金属酸化膜半導体（ＣＭＯＳ）は、ランダム・アクセス・メモリ（ＲＡＭ）および高速データ交換用の電子部品である。ＣＭＯＳ半導体は、高速および低電力の用途に向け、２つの相補形金属酸化膜電界効果トランジスタで作製される。多くの設計が開発されてきたが、シリコンの場合、低ゲート電圧で制御可能なチャネルを有する高性能構造を製作する能力が高いことから、最近ではシリコン・オン・インシュレータ（Silicon On Insulator）が関心を集めている。
【０００３】
高性能ＣＭＯＳを製作するため、シリコン・オン・インシュレータ（ＳＯＩ）のシリコンの膜厚が薄くなるほど、ソース／ドレイン領域の厚さをＳＯＩの厚さよりも厚くすることが必要になる。これは主に、ＳＯＩ膜が薄くなるにつれ、ソース／ドレイン・コンタクト用のケイ化物を形成するのに用いられるＳｉ材料の量が減少することに起因するものである。さらに、ソース／ドレイン領域が薄くなると直列抵抗が増大するので、オン電流が低下する可能性がある。
【０００４】
ケイ化物コンタクト抵抗も含めた全体的なソース／ドレイン直列抵抗を維持しまたは低下させるため、２つの方法を使用して隆起型ソース／ドレイン（ＲＳＤ）構造を形成してきた。第１に、シリコンを選択的にエピタキシャル成長させる方法が使用されてきたが、この方法は、ソース／ドレイン上およびポリ・ゲートの最上部にシリコンを成長させ、ゲート側壁スペーサ上にはシリコンを残さない。
【０００５】
この方法の１つの重要な制約とは、エピタキシャル成長を７５０℃程度の高温で行わなければならないことであり、それによって大部分のドーパントにかなりの過渡的増速拡散（ＴＥＤ）が生じる。ハロー／エクステンション（extension）領域での不要なドーパントの再分布により、デバイスの性能および短チャネル・イミュニティが低下する。さらに、ＳＯＩ膜が非常に薄い場合、化学気相成長法に用いるある特定の器具で生じ得る炭素の汚染に起因したシリコンの凝集を引き起こさずに、エピタキシャル・シリコンを形成することが、困難になる可能性がある。
【０００６】
別法として、ソース／ドレイン上にＳｉＧｅを選択的にエピタキシャル成長させる方法が使用されてきたが、この方法では、かなりのＧｅフラクション（fraction）がもたらされる。この方法の利点とは、高温で生じる可能性のある大量のドーパントのＴＥＤが無くなることである。
【０００７】
しかしＧｅは、その拡散障壁としての固有の機能により、ケイ化物コンタクトの形成およびコンタクト抵抗を低下させることが知られている。この望ましくない結果を回避するために、ＴＥＤを引き起こす可能性がある高温プロセスを使用して、ＳｉＧｅの表面を別のエピタキシャル・シリコンでキャップすることが必要である。Ｇｅフラクションが多いと、エクステンション部からケイ化物コンタクトまでのＲＳＤ層の広がり抵抗が増大する可能性がある。また、エピ層の厚さ、Ｇｅフラクション、および温度によって、ＳｉＧｅとＳＯＩのＳｉ膜との界面にミスフィット転位などの拡張欠陥が形成される可能性があり、これが特に接合漏れ（junction leakage）につながる可能性がある。
【０００８】
本発明は、一般にＣＭＯＳ構造に関し、より詳細には、シリコンの選択的エピタキシャル成長を利用することなく、ＳＯＩ上に、ＣＭＯＳ用の自己整合型隆起ソース／ドレインを実現する方法に関する。
【０００９】
【発明が解決しようとする課題】
本発明の一態様では、ＳＯＩ上にＣＭＯＳ用の自己整合型隆起ソース／ドレインを実現する方法が、シリコンの選択的エピタキシャル成長を利用することなく提供される。
【００１０】
【課題を解決するための手段】
本発明の好ましい実施形態による主な目的は、エピタキシによる異物形成を引き起こすことなく、より厚いソース／ドレインを構築する方法を提供することである。この目的およびその他の目的を推進するために、薄くなったＳＯＩ層上のソース／ドレイン領域を厚くするのではなく、既存のＳＯＩ層に自己整合型エッチングを行って、エッチングされていないソース／ドレイン領域よりも薄いチャネル領域を形成する方法が提供される。
【００１１】
本発明の好ましい実施形態は、部分空乏層形ＳＯＩ（partially-depleted SOI）上のＣＭＯＳデバイスに関する短チャネル・イミュニティを増大させる。この目的およびその他の目的を推進するため、ゲート長が短くなるのに合わせてチャネル厚を調整する。このため、ＳＯＩ上のＣＭＯＳには、チャネル厚とチャネル長との制御可能な比が与えられる。例えば、チャネル厚の増加は短チャネル長で制御する。
【００１２】
【発明の実施の形態】
本発明の実施形態では、ＣＭＯＳ構造に、非エピタキシャル隆起型ソース／ドレインおよび自己整合型ゲートが設けられる。本発明の方法を使用することによって、非エピタキシャル隆起型ソース／ドレインを備えたＣＭＯＳ構造を形成することが可能である。
【００１３】
本発明の形成方法
次に図面を参照すると、より詳細には図１を参照すると、本発明による製作プロセスの、例示的な一実施形態の流れ図が示されている。図１に示される製作プロセスはいくつかの実施形態について記述しており、それらのいずれも好ましい実施形態のいずれか１つに必ずしも必要とされるものではないが、依然として本発明の一部をなすことができるものである。
【００１４】
プロセス・ステップ１００〜２００では、酸化物層および窒化物層を堆積させる。図２を参照されたい。酸化物は、窒化物層からの応力を緩和するためのものであり、エッチングを停止させるためのものでもある。窒化物の厚さは、最終のポリ・ゲート厚に一致するように、かつポリ・ゲートを画定するマスクに一致するように調節することができる。したがってプロセス・ステップ１００では、ゲート導体ラインの側壁に沿って絶縁材料が形成される。
【００１５】
この絶縁材料には、酸化物、ならびに窒化ケイ素を含めることができるが、これらに限定するものではない。窒化ケイ素は、窒化ケイ素スペーサの形成に使用することができ、反応性イオン・エッチング（ＲＩＥ）技法を使用して堆積させることができる。共形窒化ケイ素層は、酸化物層上に堆積させる。共形窒化物層は、活性領域上と、活性領域間の分離領域上にも形成することができる。
【００１６】
プロセス・ステップ３００では、チャネルを画定するために、酸化物層およびＳＯＩを貫くようにリセス部がエッチングされる。図３を参照されたい。窒化物のエッチングを酸化物上で停止させ、残った窒化物をマスクとして使用して、ＳｉＯおよびＳｉをエッチングする。このステップの代替の実施形態は、露出したシリコン膜を完全にエッチングし、側壁上にＳｉ種子を使用して選択的エピ／ポリ成長を行うことである。チャネル厚が初期のＳＯＩの厚さよりも薄くなる選択的エピ／ポリの部分成長によって、チャネルが画定されることになる。このチャネルに高品質のシリコン・エピを得るために、エピ／ポリ成長後に高温アニール（１０００℃を超える）を行うことによって、エピ／ポリ層を完全に再結晶させることができる。
【００１７】
プロセス・ステップ４００では、犠牲酸化（sacrificial oxidation）を行って、プロセスの最終段階でゲートのコーナにスペーサ領域を形成するのに望ましいバーズ・ビークを形成する。図４を参照されたい。薄膜ＳＯＩの場合、酸化は、表面だけではなく埋め込まれた酸化物（ＢＯＸ）の界面にも生じる。これが生じるメカニズムは、酸化物拡散または示差熱効果（differential thermal effect）の可能性がある。ＢＯＸ上に形成された酸化物の厚さは、ゲート・ノッチが小さくなるにつれて薄くなる可能性がある。その結果、最終構造ではゲート長が短くなるにつれてチャネルが厚くなる。ＳＯＩデバイスの部分空乏層形動作では、このチャネル厚の調整が、より良好なＶｔロールオフ制御を行う際の利点になる可能性がある。したがってチャネル厚は、ゲート／長さに依存する。
【００１８】
任意選択のステップ５００は、主として長チャネルＶｔを得るために、チャネル注入によって十分にドーピングを行うことを含むと考えられる。図５を参照されたい。
【００１９】
プロセス・ステップ６００では、犠牲酸化物のエッチングを行う。シリコンの表面を清浄にしてゲート酸化物を形成する。ゲート・エッジ付近には、結果的にシリコンの輪郭も実現される。図６を参照されたい。
【００２０】
プロセス・ステップ７００では、後続のスペーサ・プロセスに備えて薄いパッド酸化物の堆積を行う。図７を参照されたい。プロセス・ステップ８００では、ゲートとＳ（ソース）／Ｄ（ドレイン）を分離するため、かつ最終デバイス構造でのフリンジング容量を低下させるため、酸化物スペーサ形成を行う。図８を参照されたい。
【００２１】
プロセス・ステップ９００では、ゲート誘電体の形成を行う。図９を参照されたい。高ｋ誘電体を使用する場合、側壁にも堆積させて、プロセス・ステップ８００で堆積させたポリ・ゲートを封じ込める。
【００２２】
プロセス・ステップ１０００では、ゲート・リセス部内と窒化物層の内側および上面に、ゲート・ポリの堆積を行う。図１０を参照されたい。したがってリセス部に充填した後、プロセス・ステップ１１００ではポリシリコンの除去を行う。このプロセス・ステップでは、ポリシリコンを窒化物層の上面が見えるまで研磨し、窒化物層の上面より下まで研磨することがなお好ましい。ポリシリコンの研磨は化学的機械研磨（ＣＭＰ）によって行うことが好ましい。図１１を参照されたい。
【００２３】
プロセス・ステップ１２００では窒化物層をエッチング除去し、プロセス・ステップ１３００ではポリ再酸化を行う。図１２〜１３を参照されたい。ｎ＋非晶質／多結晶シリコンに、キャッピング窒化物層のレベルの下までリセス部を形成するために、等方性ドライ・エッチングを利用することができる。前者のプロセス・ステップでは、キャッピング窒化物層までシリコンを選択的にエッチングする。このようにして、キャッピング窒化物層のエッチングを最小限に抑える。このステップでは、ゲート間のポリシリコン・スタッドと、隣接するスタッドとを分離する。
【００２４】
プロセス・ステップ１４００では、Ｓ／Ｄおよびハローに注入を行う。完全空乏層形デバイスと部分空乏層形デバイスでは、ＳＯＩの膜厚に応じてこのプロセスの詳細が異なる。完全空乏層形デバイスに最適な注入プロセスでは、段階的ハロー・ドーピング・プロフィルに関する問題が無いと考えられる。図１４を参照されたい。
【００２５】
プロセス・ステップ１５００では、ゲートとＳ／Ｄを分離するために、低温スペーサの形成を行う。このプロセスは、化学的気相成長法（ＣＶＤ）ツーリング・プロセスを使用して行い、好ましくはプラズマ増速化学気相成長法（ＰＥＣＶＤ）を使用し、適切な温度で、好ましくは約６００℃またはそれ以下の温度で行う。図１５を参照されたい。
【００２６】
プロセス・ステップ１６００では、ドーパントを活性化するために、急速熱アニール（Rapid Thermal Anneal）（ＲＴＡ）を行う。典型的なＲＴＡは、Ａｒ中またはＮ2中、約９００〜１０００℃で５〜３０秒間行うことができる。これは、Ｓ／Ｄおよびハローをドーピングするための、第１の熱ステップとしての役割も果たすことができる。図１６を参照されたい。
【００２７】
プロセス・ステップ１７００では、コンタクトを得るためにケイ化（silicidation）を行う。表面にＧｅが全く無いと、ケイ化の潜在的な問題またはコンタクト抵抗の低下、あるいはその両方が回避される。図１７を参照されたい。
【００２８】
（本発明のデバイス構造）
次に図２〜１７を参照すると、図１のプロセスの流れ図から選択されたステップに対応する断面が記載されている。図１８は、本発明の最終構造を示す。
【００２９】
図２は、その上にキャッピング窒化物材料が形成されているゲート導体ラインを有する埋込み型酸化物界面（ＢＯＸ）１０上に配置されたＳＯＩ５を示す。具体的には、ゲート導体は、絶縁層２０上に形成された窒化物層１５を含み、この酸化物絶縁層２０は、前記窒化物層１５と前記ＳＯＩ５の間に配置されている。絶縁材料は、酸化物でも窒化ケイ素でもよい。絶縁層の厚さは、好ましくは１５０ｎｍであるが、約３０〜３００ｎｍの範囲内でよい。また、窒化物層の厚さはおよそ５０〜３００ｎｍの範囲でよいが、１５０ｎｍが好ましい。使用する場合、側壁の酸化物の厚さは５ｎｍが好ましいが、約１〜１０ｎｍの範囲でよい。
【００３０】
図３は、反応性イオン・エッチング（ＲＩＥ）技法によるチャネルの画定を示す。さらに、絶縁材料は、ゲート導体ラインの側壁に沿って形成することができる。これらの絶縁材料には、酸化物ならびに窒化ケイ素を含めることができるが、これらに限定するものではない。
【００３１】
図４は、プロセスの最終段階でゲートのコーナにスペーサ領域を形成するのに望ましいバーズ・ビーク３０をもたらす犠牲酸化を示す。薄膜ＳＯＩの場合、酸化は、表面だけではなくＢＯＸ界面１０にも生じる。形成された酸化物の厚さは、ゲート・ノッチが小さくなるほど薄くなる。この結果、最終的にゲート長が短くなるにつれてチャネルはより厚くなる。ＳＯＩデバイスの部分空乏層形動作では、このチャネル厚の調整が、より良好なＶｔロールオフ制御を行う際の利点になる可能性がある。
【００３２】
当業者なら、結果的に生じるチャネルによって、チャネル厚とゲート長の適切な比が得られることを理解するであろう。特に、最終構造では、チャネルが厚くなるほどゲート長が短くなる。
【００３３】
図５は、主として長チャネルＶｔを得るために、チャネル注入によってドーピングを行う任意選択のステップを示す。
【００３４】
図６は、ゲート酸化物を形成するために、シリコン表面の犠牲酸化物をエッチングして清浄にする状態を示す。ゲート・エッジ付近では、シリコンの、結果的に生じる輪郭４０も実現される。
【００３５】
図７は、後続のスペーサ・プロセスに備えて窒化物層１５上に堆積させた、薄いパッド酸化物４５を示す。
【００３６】
図８は、ゲート導体ライン間にスペーサ５０を形成する状態を示す。スペーサ５０は、反応性イオン・エッチング（ＲＩＥ）技法を使用して堆積させた酸化物スペーサであることが好ましい。スペーサの厚さは３０ｎｍが好ましいが、約１０〜１００ｎｍの範囲の厚さでよい。酸化物スペーサの形成は、ゲートとＳ／Ｄを分離するために、また最終デバイス構造でのフリンジング容量を低下させるために行う。
【００３７】
図９は、ゲート誘電体の形成を示す。高ｋ誘電体を使用する場合、側壁にも堆積させることが好ましく、ポリ・ゲートを封じ込める。
【００３８】
図１０は、このように形成された構造上に堆積させアニールしたポリシリコン６０の層を示す。得られたポリシリコンの厚さは、形成されたゲート導体ラインのレベルを超えるが、ゲート導体ラインの最上部が見えるまで研磨され、好ましくはゲート導体ラインの下まで研磨される。ポリシリコン層の厚さは３００ｎｍが好ましいが、約１００〜８００ｎｍの範囲の厚さでよい。
【００３９】
図１１は、リセス部に充填した後のポリシリコン６０の除去を示す。このプロセス・ステップでは、窒化物層１５の最上部が見えるまでポリシリコン６０を研磨し、窒化物層１５の下まで研磨することがなお好ましい。ポリシリコン６０の研磨は、化学的機械研磨（ＣＭＰ）によって行うことが好ましい。等方性ドライ・エッチングを利用して、ポリシリコン６０に、キャッピング窒化物層１５のレベルの下までリセス部を形成することができる。
【００４０】
図１２は、窒化物層１５をエッチング除去するプロセスを示す。
【００４１】
図１３は、ポリ層６０上に堆積させた、ＴＥＯＳ層７５またはその他の適切な酸化物を示す。酸化物層７５の厚さは５０ｎｍが好ましい。酸化物層７５を平坦化することができるが、これは任意選択のステップである。この実施形態での研磨は「ブラインド（ｂｌｉｎｄ）」研磨であり、最終の酸化物層の厚さはゲート導体ラインを超えると考えられる。酸化物層７５の厚さは約３０〜１００ｎｍの範囲でよい。
【００４２】
図１４は、Ｓ／Ｄおよびハローの注入を示す。ＳＯＩの膜厚により、完全空乏形層形デバイスと部分空乏層形デバイスではこのプロセスの詳細が異なる。完全空乏層形デバイスに最適な注入プロセスでは、段階的ハロー・ドーピング・プロフィルに関する問題が無い。
【００４３】
図１５は、ゲートとＳ／Ｄを分離するための低温スペーサ８５を示す。ソース／ドレイン酸化物の範囲は約５０〜５００Åの間であり、好ましくは５０〜３００Åの間である。このプロセスは、化学的気相成長法（ＣＶＤ）ツーリング・プロセス、好ましくはプラズマ増速化学気相成長法（ＰＥＣＶＤ）を使用して、適切な温度、好ましくは約６００℃またはそれ以下の温度で行う。
【００４４】
図１６は、ドーパントを活性化するための急速熱アニール（ＲＴＡ）を示す。これは、Ｓ／Ｄおよびハローのドーピングのための第１の熱ステップとしての役割をすることもできる。本質的にシリコン・オン・インシュレータ層中のドーパントは、アニールの結果、チャネル領域全体に再分布する。
【００４５】
図１７は、コンタクトのケイ化を示す。表面にＧｅが全く無いと、ケイ化物形成の潜在的問題またはコンタクト抵抗の低下、あるいはその両方が回避される。
【００４６】
図１８は、本発明の最終構造を示す。詳細には、非エピタキシャル隆起型ソース／ドレインおよび自己整合型ゲートを備えたＣＭＯＳ構造である。次いで従来のバック・エンド処理（back end processing）を行う。
【００４７】
本発明を好ましい実施形態について述べてきたが、当業者なら、本発明を、上述の特許請求の範囲の精神および範囲内で修正を加えて実施することができることを理解するであろう。
【００４８】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００４９】
（１）所望のチャネル厚に対応させて、コンタクトをケイ化するのに十分な第１の厚さからコンタクトをケイ化するのに十分な第２の厚さのシリコン層のゲート領域をエッチングするステップと、
前記ゲート領域にゲート構造を形成するステップと、
前記第１の厚さの領域内の前記ゲート構造に隣接したドレイン構造およびソース構造を形成するステップと
を含む、隆起型ソース／ドレイン電界効果トランジスタの形成方法。
（２）前記第１の厚さの前記シリコン層にドーパントを注入するステップと、
前記ドーパントを前記第２の厚さの領域内に拡散させるステップと
をさらに含む、上記（１）に記載の方法。
（３）前記第２の厚さを調整するステップをさらに含む、上記（１）に記載の方法。
（４）第２の厚さがゲート領域の長さに依存する、上記（１）に記載の方法。
（５）第２の厚さがゲート領域の幅に依存する、上記（１）に記載の方法。
（６）シリコン・オン・インシュレータ層を形成するステップであって、前記シリコン・オン・インシュレータ層の上面および下面にはそれぞれ第１および第２のリセス部を画定する部分があり、リセス部間のシリコンがチャネル領域を画定するようになされるステップと、
上面および下面を有する埋込み型酸化物界面を形成するステップであって、埋込み型酸化物界面の上面が、シリコン・オン・インシュレータ層の下面の第２のリセス部に係る隆起部分を有するものであるステップと、
上部ソースおよびドレイン領域を形成するステップであって、上部ソースおよびドレイン領域が、シリコン・オン・インシュレータ層の上面の上方に形成されるものであるステップと、
シリコン・オン・インシュレータ層の上面のリセス部にゲートを形成するステップと
を含む、隆起型ソース／ドレイン電界効果トランジスタの形成方法。
（７）シリコン・オン・インシュレータ層に不純物を注入するステップと、
ドーパントがチャネル領域内に再分布するように、不純物を活性化するステップと
をさらに含む、上記（６）に記載の方法。
（８）コンタクトをケイ化するステップをさらに含む、上記（６）に記載の方法。
（９）隆起部分が酸化物成長により得られる、上記（６）に記載の方法。
（１０）埋込み型酸化物界面の隆起部分の寸法がゲート長に依存する、上記（６）に記載の方法。
（１１）チャネル長が増すにつれて酸化物成長が増大する、上記（１０）に記載の方法。
（１２）埋込み型酸化物界面の隆起部分の寸法がゲート幅に依存する、上記（１０）に記載の方法。
（１３）シリコン・オン・インシュレータ層の第１のリセス部に酸化物スペーサを形成するステップをさらに含む、上記（６）に記載の方法。
（１４）上部ソースおよびドレイン領域が、ゲートとソースおよびドレインとを分離するための酸化物スペーサを利用することによって形成される、上記（６）に記載の方法。
（１５）所望のチャネル厚に対応させて、コンタクトをケイ化するのに十分な第１の厚さからコンタクトをケイ化するのに十分な第２の厚さのシリコン層のゲート領域と、
前記ゲート領域のゲート構造と、
前記第１の厚さの領域内の前記ゲート構造に隣接したドレイン構造およびソース構造と
を含む、隆起型ソースおよびドレイン電界効果トランジスタ。
（１６）第２の厚さがゲート領域の長さに依存する上記（１５）に記載の隆起型ソース／ドレイン電界効果トランジスタ。
（１７）第２の厚さがゲート領域の幅に依存する、上記（１６）に記載の隆起型ソース／ドレイン電界効果トランジスタ。
【図面の簡単な説明】
【図１】ＳＯＩ上にＣＭＯＳ用の自己整合型隆起ソース／ドレインを形成する、本発明のプロセスの例示的な流れ図である。
【図２】図１のステップによりＳＯＩ上にＣＭＯＳ用の自己整合型隆起ソース／ドレインを形成する段階を示す図である。
【図３】図１のステップによりＳＯＩ上にＣＭＯＳ用の自己整合型隆起ソース／ドレインを形成する段階を示す図である。
【図４】図１のステップによりＳＯＩ上にＣＭＯＳ用の自己整合型隆起ソース／ドレインを形成する段階を示す図である。
【図５】図１のステップによりＳＯＩ上にＣＭＯＳ用の自己整合型隆起ソース／ドレインを形成する段階を示す図である。
【図６】図１のステップによりＳＯＩ上にＣＭＯＳ用の自己整合型隆起ソース／ドレインを形成する段階を示す図である。
【図７】図１のステップによりＳＯＩ上にＣＭＯＳ用の自己整合型隆起ソース／ドレインを形成する段階を示す図である。
【図８】図１のステップによりＳＯＩ上にＣＭＯＳ用の自己整合型隆起ソース／ドレインを形成する段階を示す図である。
【図９】図１のステップによりＳＯＩ上にＣＭＯＳ用の自己整合型隆起ソース／ドレインを形成する段階を示す図である。
【図１０】図１のステップによりＳＯＩ上にＣＭＯＳ用の自己整合型隆起ソース／ドレインを形成する段階を示す図である。
【図１１】図１のステップによりＳＯＩ上にＣＭＯＳ用の自己整合型隆起ソース／ドレインを形成する段階を示す図である。
【図１２】図１のステップによりＳＯＩ上にＣＭＯＳ用の自己整合型隆起ソース／ドレインを形成する段階を示す図である。
【図１３】図１のステップによりＳＯＩ上にＣＭＯＳ用の自己整合型隆起ソース／ドレインを形成する段階を示す図である。
【図１４】図１のステップによりＳＯＩ上にＣＭＯＳ用の自己整合型隆起ソース／ドレインを形成する段階を示す図である。
【図１５】図１のステップによりＳＯＩ上にＣＭＯＳ用の自己整合型隆起ソース／ドレインを形成する段階を示す図である。
【図１６】図１のステップによりＳＯＩ上にＣＭＯＳ用の自己整合型隆起ソース／ドレインを形成する段階を示す図である。
【図１７】図１のステップによりＳＯＩ上にＣＭＯＳ用の自己整合型隆起ソース／ドレインを形成する段階を示す図である。
【図１８】本発明の、ＳＯＩ上のＣＭＯＳ用自己整合型隆起ソース／ドレインを示す図である。
【符号の説明】
５  ＳＯＩ
１０  ＢＯＸ
１５  窒化物層
２０  絶縁層
３０  バーズ・ビーク
４５  パッド酸化物
５０  スペーサ
６０  ポリシリコン層
７５  ＴＥＯＳ層
８５  低温スペーサ
【図１】
0004119663.tif 000002
【図２】
0004119663.tif 000003
【図３】
0004119663.tif 000004
【図４】
0004119663.tif 000005
【図５】
0004119663.tif 000006
【図６】
0004119663.tif 000007
【図７】
0004119663.tif 000008
【図８】
0004119663.tif 000009
【図９】
0004119663.tif 000010
【図１０】
0004119663.tif 000011
【図１１】
0004119663.tif 000012
【図１２】
0004119663.tif 000013
【図１３】
0004119663.tif 000014
【図１４】
0004119663.tif 000015
【図１５】
0004119663.tif 000016
【図１６】
0004119663.tif 000017
【図１７】
0004119663.tif 000018
【図１８】
0004119663.tif 000019