(57)【特許請求の範囲】
【請求項１】
半導体デバイスをテストするためのイベント型半導体テストシステムにおいて、
互いに独立して動作することができ、被試験デバイス（ＤＵＴ）をテストするために、デバイスピンに割り当てられる複数のピンユニットであって、その各ピンユニットは、対応するデバイスピンに印加するテスト信号を形成するためのイベントタイミングデータを格納するイベントメモリと、そのピンユニットの全体動作を制御するとともに、イベントメモリからのイベントタイミングデータに基づいてテスト信号を生成し、ＤＵＴの応答出力を評価するイベントコントローラと、により構成され、
上記複数のピンユニットの各イベントコントローラと接続し、対応するピンユニットについてのイベントコントローラによる上記応答出力の評価に基づいて、現在実行しているテストの終了を示すテスト終了信号を発生するためのテスト終了信号発生手段であり、そのテスト終了信号は、他のピンユニットのテスト終了信号と互いに独立して発生され、各ピンユニット内のイベントコントローラと通信し、
上記複数のピンユニットのそれぞれと接続し、イベントタイミングデータを含むテストプログラムを各ピンユニット内のイベントメモリに供給することにより、イベント型テストシステムの全体的動作を制御するシステムコントローラと、
により構成され、上記テスト信号の各変化点であるイベントのタイミングは、直前のイベントからの時間差として上記イベントタイミングデータに記述され、各ピンユニットのテスト終了信号は、システムコントローラにより指定された条件により選択され、その選択されたテスト終了信号は、システムコントローラ及び他のピンユニットに供給されることを特徴とするイベント型半導体テストシステム。
【請求項２】
上記テスト終了信号は、各ピンユニットに入力として供給されるテスト終了入力信号と、各ピンユニットから出力信号として形成されるテスト終了出力信号とにより構成される、請求項１に記載のイベント型半導体テストシステム。
【請求項３】
上記システムコントローラは、テスト終了信号を発生したピンユニットに次のテストプログラムを供給して、それによりそのピンユニットにおいて次のテストを実行する、請求項１に記載のイベント型半導体テストシステム。
【請求項４】
上記テスト終了信号発生手段は、ピンユニットからのテスト終了信号を選択するための条件を格納した出力制御レジスタを有し、そのテスト終了信号の選択条件は、システムコントローラにより、テストプログラムを介して指定される、請求項１に記載のイベント型半導体テストシステム。
【請求項５】
上記テスト終了信号発生手段は、ピンユニットからのテスト終了信号を選択するための条件を格納した出力制御レジスタを有し、そのテスト終了信号の選択条件は、システムコントローラにより、テストプログラムを介して指定され、上記テスト終了信号発生手段はさらにその出力制御レジスタにより示された上記選択条件に基づいて、上記ピンユニットからのテスト終了信号を選択するためのゲート回路と、その選択されたテスト終了信号を他のピンユニットおよび上記システムコントローラに伝送するためのドライバとを有する、請求項１に記載のイベント型半導体テストシステム。
【請求項６】
上記テスト終了信号を伝送するための上記ドライバの出力は、ワイアド・オアの方式により互いに接続されている、請求項５に記載のイベント型半導体テストシステム。
【請求項７】
上記ピンユニットのそれぞれは、上記イベントタイミングデータをスケーリング係数に比例した値に変更するためのイベントスケーラと、そのイベントスケーラからの変更されたイベントタイミングデータに基づいてイベントを形成するための遅延コントローラと、その遅延コントローラからのイベントをテスト信号として所定の振幅値とスルーレートにより被試験デバイスに供給するためのピンエレクトロニクスとをさらに有する、請求項１に記載のイベント型半導体テストシステム。
【請求項８】
半導体デバイスをテストするためのイベント型半導体テストシステムにおいて、互いに独立して動作することができ、被試験デバイス（ＤＵＴ）をテストするために、デバイスピンに割り当てられる複数のピンユニットであって、その各ピンユニットは、対応するデバイスピンに印加するテスト信号を形成するためのイベントタイミングデータを格納するイベントメモリと、そのピンユニットの全体動作を制御するとともに、イベントメモリからのイベントタイミングデータに基づいてテスト信号を生成し、ＤＵＴの応答出力を評価するイベントコントローラと、により構成され、
それぞれが上記ピンユニットを複数有して構成された複数のピンユニットグループであり、それらのピンユニットはそのピンユニットグループに自由に割り当てられ、
上記複数のピンユニットの各イベントコントローラと接続し、対応するピンユニットグループについてのイベントコントローラによる上記応答出力の評価に基づいて、現在実行しているテストの終了を示すテスト終了信号を発生するためのテスト終了信号発生手段であり、そのテスト終了信号は、他のピンユニットグループのテスト終了信号から独立して上記ピンユニットグループ毎に発生され、各ピンユニット内のイベントコントローラと通信し、
上記複数のピンユニットのそれぞれと接続し、イベントタイミングデータを含むテストプログラムを各ピンユニット内のイベントメモリに供給することにより、イベント型テストシステムの全体的動作を制御するシステムコントローラと、
により構成され、上記テスト信号の各変化点であるイベントのタイミングは、直前のイベントからの時間差として上記イベントタイミングデータに記述され、各ピンユニットグループのテスト終了信号は、システムコントローラにより指定された条件により選択され、その選択されたテスト終了信号は、システムコントローラ及び他のピンユニットに供給されることを特徴とするイベント型半導体テストシステム。
【請求項９】
上記テスト終了信号は、同一ピンユニットグループ内の各ピンユニットに入力として供給されるテスト終了入力信号と、同一ピンユニットグループ内の各ピンユニットから出力信号として形成されるテスト終了出力信号とにより構成される、請求項８に記載のイベント型半導体テストシステム。
【請求項１０】
上記システムコントローラは、テスト終了信号を発生したピンユニットグループ内のピンユニットに次のテストプログラムを供給して、それによりそのピンユニットグループにおいて次のテストを実行する、請求項８に記載のイベント型半導体テストシステム。
【請求項１１】
上記テスト終了信号発生手段は、ピンユニットからのテスト終了信号を選択するための条件を格納した出力制御レジスタを有し、そのテスト終了信号の選択条件は、システムコントローラにより、テストプログラムを介して指定される、請求項８に記載のイベント型半導体テストシステム。
【請求項１２】
上記テスト終了信号発生手段は、ピンユニットからのテスト終了信号を選択するための条件を格納した出力制御レジスタを有し、そのテスト終了信号の選択条件は、システムコントローラにより、テストプログラムを介して指定され、上記テスト終了信号発生手段はさらにその出力制御レジスタにより示された上記選択条件に基づいて、上記ピンユニットからのテスト終了信号を選択するためのゲート回路と、その選択されたテスト終了信号を他のピンユニットおよび上記システムコントローラに伝送するためのドライバとを有する、請求項８に記載のイベント型半導体テストシステム。
【請求項１３】
上記テスト終了信号を伝送するための上記ドライバの出力は、ワイアド・オアの方式により互いに接続されている、請求項１２に記載のイベント型半導体テストシステム。
【請求項１４】
上記ピンユニットのそれぞれは、上記イベントタイミングデータをスケーリング係数に比例した値に変更するためのイベントスケーラと、そのイベントスケーラからの変更されたイベントタイミングデータに基づいてイベントを形成するための遅延コントローラと、その遅延コントローラからのイベントをテスト信号として所定の振幅値とスルーレートにより被試験デバイスに供給するためのピンエレクトロニクスとをさらに有する、請求項８に記載のイベント型半導体テストシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体デバイスをテストするためのイベント型半導体テストシステムに関する。特に本発明は、テストシステム内で２以上のピンユニットグループがそれぞれ互いに独立してテスト動作を行い、テスト終了を示す信号を各ピンユニットあるいは各ピンユニットグループに対応して複数個独立して発生する手段を有するイベント型テストシステムに関する。
【０００２】
【従来の技術】
ＩＣテスタのような半導体テストシステムによって、ＩＣやＬＳＩ等の半導体デバイスをテストする場合には、被試験デバイスに、あらかじめ定めたテストタイミングで該当するデバイスピンに、ＩＣテスタにより形成されたテスト信号（テストパターン）を供給する。そしてＩＣテスタは、被試験デバイスから、テスト信号に応答した出力信号を受信する。その出力信号を、ストローブ信号により所定のタイミングでサンプリングし、期待値データと比較することにより、被試験デバイスが正常に機能しているかを検証する。
【０００３】
伝統的な半導体テストシステムでは、テスト信号やストローブ信号のタイミングは、半導体テストシステムのテスタレートまたはテスタサイクルを基準として定義されている。更に、テスト信号の波形やベクターも、各テスタサイクルに基づいて定義されている。このようなテストシステムは、サイクル型テストシステムと称されている。サイクル型テストシステムでは、各種の異なるタイプのデータを各テスタサイクルとの関係において規定することを必要とするため、テスト信号等の発生のためのデータの記述やそのデータ処理は複雑になる。従って、サイクル型テストシステムは、各テスタピンのハードウエアとソフトウエアがそれぞれ独立した、いわゆるパーピンアーキテクチャを実現することが難しい。
【０００４】
第１図は、このようなサイクル型テストシステムの例を示す概念図である。第１図では、シーケンスコントローラ１２は、半導体テストシステム内に搭載されるテストプロセッサであり、テストシステム全体の動作を制御する。シーケンスコントローラ１２からのアドレスデータに基づいて、パターンメモリ１４は、各テスタサイクルにおけるパターンデータと波形データを発生する。パターンデータと波形データは、ピンデータセレクタ１６を介して、ピンデータフォーマッタ１７に供給される。シーケンスコントローラ１２からのアドレスデータによって、タイミングメモリ１３から発生されるタイミングデータは、典型的には、各テスタサイクルの開始点を基準とした遅延時間により特定したデータとなっている。このタイミングデータも、ピンデータフォーマッタ１７に供給される。
【０００５】
ピンデータフォーマッタ１７は、パターンメモリ１４からのパターンデータと波形データ、及びタイミングメモリ１３からのタイミングデータに基づいて、テスト信号やストローブ信号を形成する。ピンドライバ・コンパレータ１８は、テスト信号に所定の振幅とスルーレートを付加して被試験デバイス（ＤＵＴ）１９に印加する。ピンデータセレクタ１６は、対応するテスタピンのパターンデータと波形データを選択的にピンデータフォーマッタ１７に送信する。即ち、ピンデータフォーマッタ１７は、各テスタピン（テストチャンネル）と各データフォーマッタとが１対１の対応関係として構成された多数のデータフォーマッタを有している。同様に、ピンドライバ・コンパレータ１８も、多数のテスタピンに対応する多数のドライバとコンパレータにより構成される。
【０００６】
ピンドライバ・コンパレータ１８は、テスト信号を印加した結果としてＤＵＴ１９から出力されるデバイス応答信号を受信する。この応答信号は、ピンドライバ・コンパレータ１８において、ストローブ信号のタイミングにおいて、あらかじめ定められたスレッショルド電圧を基準として、アナログコンパレータによりロジック信号に変換される。その結果得られたロジック信号は、ロジックコンパレータにより期待値データと比較される。このロジック比較の結果は、ＤＵＴのパス・フェイルを示し、ＤＵＴ１９のアドレスに対応するフェイルメモリ１５に格納される。フェイルメモリ１５に格納されたテスト結果は、フェイル解析において使用される。
【０００７】
上述のサイクル型テストシステムでは、全てのテスタピン（デバイスピン）は、パターンデータとタイミングデータをそれぞれ格納するパターンメモリ１４とタイミングメモリ１３における同じメモリ領域を共用している。即ち、各テスタピンは、それぞれ互いに独立して動作することはできない。このように同じメモリ格納領域を共有する方法では、テストプログラムを、全てのテスタピンについて、最初から最後まで実行させなければならない。従って、サイクル型テストシステムは本質的に、１のテスト終了の表示、すなわちテスト終了（ＥＯＴ）信号、の発生機構を必要とする。
【０００８】
このような従来技術のテストシステムにより、最近の複雑な半導体デバイスをテストする場合において、被試験デバイスに２またはそれ以上の異なる機能ブロックが含まれているときは、テスト時間が増加するという問題が生じる。例えば、システム・オン・チップ（ＳＯＣ）のＩＣデバイスは、意図する総合的な機能を実現するために、複数の機能ブロックすなわちコアを有している。典型的なＳＯＣデバイスは、そのＳＯＣデバイスを構成する各機能ブロック（コアやモジュール）用に、複数のクロック周波数を必要とする。これらのクロック周波数は、共通の高調波周波数を何ら有せず、したがって互いに非同期の関係となっていることが多い。
【０００９】
ＳＯＣデバイスの例を第２図に示す。この例は、典型的なマルチメデイアＳＯＣである。ＳＯＣ１９は、ＰＬＬ（フェーズロックループ）２２、ＴＶエンコーダ２３、メモリコントローラ２４、表示コントローラ２５、ＰＣＩ（周辺装置接続）モジュール２６、ＲＩＳＣ（縮小命令コンピュータ）２７、及びＭＰＥＧエンジン２８、を含むいくつかの機能ブロックや機能コアを有する。第２図は、各機能コアは、互いに非同期のクロック周波数を有することを示している。
【００１０】
この例の各機能コアは、それぞれ異なるクロック周波数で動作するため、各機能コアについてのテストは、それぞれ別個に実行しなければならない。しかし、サイクル型テストシステムでは、テスト信号とストローブ信号は、同じパターンメモリとタイミングメモリからのデータに基づいて形成されるので、互いに非同期なテスト信号を同時に生成することは不可能である。すなわち、従来技術によるサイクル型テストシステムは、それぞれ異なるタイプのテストを同時に並列的に実施することはできない。すなわち従来のテストシステムでは各機能コアを、１個づつ個別に直列的にテストしなければならない。このため、全体としてのテスト時間は、全ての機能コアのテスト時間を合計したものになる。
【００１１】
第３図は、第２図のＳＯＣ１９をテストするプロセス例を示している。前述のように、各機能コアは、テスト開始ｔ０からテスト終了ｔｅまで１個づつ直列的にテストされる。テストシステムは、ＰＣＩブロックを、テスト開始ｔ０からテスト終了ｔ１までの間テストし、次にＲＩＳＣブロックを、テスト開始ｔ１からテスト終了ｔ２までの間テストし、という具合にテストを実行する。結果として、１つの機能コアがテストされている間に（第３図の実線）、他の全てのコアは遊んでいる状態となっている（第３図の点線）。従って、第２図のＳＯＣデバイスのテストを全て完了するまでには非常に長い時間を要する。
【００１２】
【発明が解決しようとする課題】
従って、本発明の目的は、互いに異なるタイプの複数のテストを同時に並列に実行することができるイベント型テストシステムを提供することにある。
【００１３】
また、本発明の他の目的は、複数のテスト終了信号を生成する手段を用いて、それぞれ異なる複数のテストを同時に並列的に行うことのできるイベント型テストシステムを提供することである。
【００１４】
また、本発明の更に他の目的は、各ピンユニットグループがそれぞれ互いに独立してテスト動作を行うことができ、それぞれのピンユニットグループについてのテスト終了を、他のピンユニットグループから互いに独立して形成することのできるイベント型テストシステムを提供することである。
【００１５】
【課題を解決するための手段】
本発明は、イベント型テストシステムであり、ＤＵＴにテスト信号を供給するために各種のタイミングを有したイベントを生成し、ストローブ信号のタイミングでＤＵＴ出力を取り出して評価することにより被試験デバイス（ＤＵＴ）をテストするものである。イベント型テストシステムは、複数のテスタピンのグループ、あるいはテスト動作を互いに独立に実行できる複数のピンユニットグループを自由に組み合わせて構成することができる。各ピンユニットグループについてのテストの開始および終了のタイミングは、複数のテスト終了信号を生成する手段により互いに独立に形成される。
【００１６】
本発明では、イベント型テストシステムは、被試験デバイス（ＤＵＴ）をテストするために、デバイスピンに割り当てる複数のピンユニットを有する。その各ピンユニットは互いに独立して動作することができる。各ピンユニットは、対応するデバイスピンに印加するテスト信号を形成するためのイベントタイミングデータを格納するイベントメモリと、ピンユニットの全体動作を制御するとともに、イベントメモリからのイベントタイミングデータによりテスト信号を生成し、ＤＵＴの応答出力を評価するイベントコントローラとにより構成されている。
【００１７】
イベント型テストシステムは更に、テスト終了信号の発生手段とシステムコントローラを有する。テスト終了信号発生手段は、対応するピンユニットについての現在のテストの終了を示すテスト終了信号を発生し、そのテスト終了信号は、他のピンユニットのテスト終了信号と互いに独立している。システムコントローラは、各ピンユニット内のイベントコントローラと通信し、イベントタイミングデータを含むテストプログラムを各ピンユニット内のイベントメモリに供給することにより、イベント型テストシステムの全体的動作を制御する。各ピンユニットのテスト終了信号は、システムコントローラで特定された条件により選択され、その選択されたテスト終了信号は、システムコントローラ及び他のピンユニットに供給される。
【００１８】
本発明によれば、イベント型テストシステムは、半導体デバイスを評価するためのテスト信号における各イベントを、イベントメモリ内に格納するイベントデータに基づいて各種のタイミングで生成することができる。本発明のイベント型テストシステムは、複数のテスタピンのグループ、あるいはテスト動作を互いに独立に実行できる複数のピンユニットグループを自由に組み合わせて構成することができる。各ピンユニットグループについてのテストの開始および終了のタイミングは、複数のテスト終了信号を生成する手段により互いに独立して発生される。
【００１９】
従って、本発明のイベント型テストシステムは、互いに異なる複数のテストを同時に並行して実行することができる。更に、本発明のイベント型テストシステムは、複数のピンユニットをいくつかのピンユニットグループに自由に割り当てることができ、対応するピンユニットグループについてのテストの終了を示すテスト終了信号を複数発生することができる。各ピンユニットグループは、テスト動作を他のピンユニットグループから独立して実行する。従って、本発明のイベント型テストシステムは、互いに異なる複数のテストを同時に並列に実行することができる。
【００２０】
【発明の実施の形態】
第４図は、本発明のイベント型テストシステムの基本的構成例を示している。本発明のイベント型テストシステムでは、各テスタピンは互いに独立してテスト動作を行い、互いに独立してテスト終了信号を発生する。イベント型テストシステムでは、所望のテスト信号とストローブ信号は、イベントメモリからのイベントデータに基づいて、各ピン毎に（パーピン）直接に形成される。例えばシステム・オン・チップ（ＳＯＣ）デバイスの機能コア等の機能ブロックは、複数のデバイスピンを通して互いにインタフェースするので、イベント型テストシステムのピンユニット（テスタピン）は、実際のテスト動作においては、複数のピンユニットグループ（テスタモジュール）に分けられる。例えば、イベント型テストシステムは、８個のピンユニットグループを有し、各ピンユニットグループには３２個あるいは６４個のピンユニットを割り当てる。本発明では、各ピンユニットグループは他のピンユニットグループと別個独立に動作する。各ピンユニットグループは、意図したテストが終了したとき、あるいは被試験デバイス（ＤＵＴ）にフェイルが検出された場合等に、テスト終了信号（ＥＯＴ）を発生する。
【００２１】
イベント型テストシステムにおいて、イベントとは被試験デバイスのテストに使用する信号のロジック状態の変化点を意味する。例えば、このような変化点は、テスト信号の立ち上がりエッジや下りエッジ、ストローブ信号のタイミングエッジ等である。イベントのタイミングは、基準時間点からの時間長として定められる。例えば、このような基準時間点は、以前のイベントのタイミングであり、このようなイベントのタイミングは、直前のイベントと現在のイベント間の時間差で表現される。このような基準時間点は、あるいはまた、全てのイベントに共通の固定した開始時間点である。
【００２２】
イベント型テストシステムのタイミングメモリ（イベントメモリ）に格納するタイミングデータは、サイクル型テストシステムにおけるような各テスタサイクル毎に、そのテスタサイクルとの関連で波形、ベクター、遅延時間の各データを記述するような、複雑なデータを必要としないので、そのタイミングデータの記述は大幅に単純化できる。イベント型テストシステムでは、テスト信号とストローブ信号は、イベントタイミングデータから直接に形成することが出来る。このような単純性のために、各テスタピン（ピンユニット）を別個独立に動作させることができる。
【００２３】
イベント型テストシステムでは、上述のように、イベントメモリに格納する各イベントのタイミングデータは、例えば現在のイベントと直前のイベントとの間の時間差で表現される。このような近接した２のイベント間の時間差（デルタタイム）は、固定の開始時間点からの時間差（絶対時間）と異なりその値は小さいので、メモリ内のデータビット数を少なくすることができ、その結果全体として必要なメモリ容量を減少させることができる。
【００２４】
高いタイミング精度によりイベントを生成するためには、イベント間の時間長（遅延時間値）は、基準クロックサイクルの整数倍（整数部またはイベントカウント）データと、基準クロックサイクルの端数（端数部またはイベントバーニア）データとの組み合わせにより規定される。イベントカウントとイベントバーニア間のタイミング関係例を第５図（Ａ）−第５図（Ｅ）のタイミングチャートに示す。この例では、第５図（Ａ）の基準クロックは、基準クロックサイクル（基準クロック周期）Ｔを有している。イベント０、イベント１、及びイベント２は、第５図（Ｃ）に示すようなタイミング関係となっている。
【００２５】
イベント０を基準にしてイベント１を規定するために、２つのイベント間の時間差（遅延時間）△Ｖ1がイベントメモリに格納される。イベント２のタイミングは、イベント１からの時間差（遅延時間）△Ｖ2として規定される。同様に、第５図（Ｅ）のイベント３のタイミングは、イベント２からの時間差（遅延時間）△Ｖ3で定められる。イベント型テストシステムでは、イベントメモリ内のタイミングデータは、現在のイベントの最終的なタイミングを形成するために、以前の全てのイベントのデータを読み出し、その時間差を合計する。
【００２６】
従って、第５図（Ｃ）の例では、イベント１を生成するには、第５図（Ｂ）のタイミング関係に基づいて、Ｎ1Ｔがイベントカウントであり基準ＴのＮ1倍であることを示し、△1Ｔがイベントバーニアであり、基準クロック周期Ｔの端数分を示している。同様に、イベント０を基準にして第５図（Ｅ）のイベント３を生成するには、以前の全てのイベントのタイミングデータを加算して、Ｎ3Ｔ＋△3Ｔで表現される総合的な時間差を算出する。Ｎ3Ｔはイベントカウントであり、基準クロック周期ＴのＮ3倍であることを示し、△3Ｔはイベントバーニアであり、基準クロック周期Ｔの端数であることを示す。
【００２７】
第４図に戻り、本発明のイベント型テストシステムは、多数のピンユニット３１（テスタピンまたはイベントテスタ）を有し、各ピンユニットは互いに独立して、対応するＤＵＴのピンにテスト信号を供給し、そのＤＵＴの応答出力を評価することができる。第４図の例では、個数２５６のピンユニット３１1−３１256が、イベント型テストシステムに搭載されている。ドライバ５２および５４は、ピンユニット３１1−３１256との間でテスト終了信号を受信しあるいは送信する。システムコントローラ３０（ホストコンピュータ）は、システムバス３３を介して全てのピンユニット３１と通信し、イベント型テストシステムの総合的動作を制御する。
【００２８】
各ピンユニット３１は、イベントメモリ４１、イベントコントローラ４３、イベントスケーラ４５、遅延コントローラ４７、及びピンエレクトロニクス（ＰＥ）４９を有している。各ピンユニットにおいて、イベントメモリ４１は、基本的にイベントタイミングデータとイベントタイプデータで構成するイベントデータを格納する。一般に、イベントタイミングデータは、２つの隣接したイベント間の時間差を規定している。このようなイベントタイミングデータは、第５図（Ｂ）と第５図（Ｅ）に示すように、基準点から現在のイベントまでの総合的延期時間を生成するために用いられる。イベントタイプデータは、第５図（Ｃ）と第５図（Ｅ）に示すドライブイベントとサンプリングイベントのようなイベントの種類を規定する。
【００２９】
イベントコントローラ４３は、マイクロプロセッサのようなコントローラであり、ピンユニット３１の全体動作を制御する。イベントコントローラ４３は、システムバス３３を介して、システムコントローラ（ホストコンピュータ）３０からインストラクションを受信し、ピンユニット３１にテストプログラムをロードして、そのテストプログラムを実行する。イベントコントローラ４３は、被試験デバイスの所定ピンにテスト信号を供給し、被試験デバイスの応答出力を評価する。またイベントコントローラ４３は、イベントメモリ４１からのイベントタイミングデータを加算して、各イベントの総合的な遅延時間を算出する。さらにイベントコントローラ４３は、アドレスシーケンサとして機能し、他のピンユニットと別個独立して、該当するピンユニット内のイベントメモリ４１にアドレスデータを供給する。
【００３０】
第５図に示すように、イベントタイミングデータにより規定される２つの隣接するイベント間の時間差は、基準クロック周期の整数倍データと端数データとして構成されている。従って、総合的遅延時間を算出するプロセスでは、端数データの合計が基準クロック周期よりも大きくなる場合が生じ、その際にはキャリーオーバー（桁上げ）動作を行う。
【００３１】
イベントスケーラ４５は、イベントコントローラ４３からの総合的遅延時間データをスケーリング（拡大縮小）するために用いられる。イベントスケーラ４５は、総合的遅延時間データを、スケーリング係数に比例した値に変更する。遅延コントローラ４７は、イベントスケーラ４５からスケーリングされた総合的遅延時間に基づいて、ドライブイベントやサンプリングイベント等のテストパターンを生成する。テストパターンは、ピンエレクトロニクス４９を介してＤＵＴに印加される。ピンエレクトロニクス４９は、ＤＵＴにテストパターン（ドライブイベント）を送信するドライバと、サンプリングイベントのタイミングに基づいてＤＵＴからの応答出力を比較するコンパレータを有している。
【００３２】
各ピンユニット３１は、同じテストシステム内において、それぞれ独立して動作を開始しかつ停止することができる。例えば、対応するデバイスピンにエラーが検出された場合には、ピンユニットはそのテスト動作を停止する。本発明では、各ピンユニットは、そのようなテスト終了信号（ＥＯＴ）を他のピンユニットに送信し、他のピンユニットからのテスト終了信号（ＥＯＴ）を受信する。ドライバ５２と５４は、ピンユニットとピンユニット間のテスト終了信号の送受のためのバッファとして機能する。第６図を参照して後で説明するが、ドライバ５２と５４は、さらに、指定された条件を基にしてテスト終了信号を選択するための手段を有している。
【００３３】
本発明において、各ピンユニット３１は、テスト終了の出力信号（ＥＯＴ−Ｏｕｔ）と、テスト終了の入力信号（ＥＯＴ−Ｉｎ）の２種のテスト終了信号を取り扱う。第４図に示す各ピンユニットのイベントコントローラ４３は、テスト終了出力信号（ＥＯＴ−Ｏｕｔ信号）を発生し、かつテスト終了入力信号（ＥＯＴ−Ｉｎ信号）を受信する。例えば、テスト終了入力信号（ＥＯＴ−Ｉｎ信号）は、そのテストユニットによるテストプログラムの実行を停止するために用いられ、テスト終了出力信号（ＥＯＴ−Ｏｕｔ信号）は、システムのサービスを要求するためのシステムインタラプトとして用いられる。
【００３４】
第６図は、ピンユニット３１により、テスト終了出力信号（ＥＯＴ−Ｏｕｔ信号）を発生するための回路構成例を示す。イベントコントローラ４３は、ＤＵＴの対応するピンにおいて検出したフェイルの各種タイプによるテスト終了、ユーザーが指定した条件によるテスト終了、あるいはテストプログラムの完了によるテスト終了等を含む各種の条件によりテスト終了信号を生成する。出力コントロールレジスタ５８は、イベントコントローラ４３からの１またはそれ以上のテスト終了信号のタイプを選択するために設けられている。システムコントローラ３０からのシステムプログラムにより、出力コントロールレジスタ５８の内容を制御する。
【００３５】
アンドゲート５５1−５５8は、それぞれイベントコントローラ４３の出力と出力コントロールレジスタ５８とに接続され、選択されたテスト終了信号だけがドライバ５７1−５７8で発生される。ドライバ５７1−５７8の出力は、ワイヤード・ＯＲの形態で接続されている。図には無いが、イベントコントローラ４３に供給されるテスト終了入力（ＥＯＴ−Ｉｎ）信号を発生するための回路構成も、上述した構成と同様にして形成できる。そのテスト終了入力信号用の回路構成において、上記の出力コントロールレジスタ５８と同様な入力コントロールレジスタを、イベントコントローラ４３に送信するテスト終了入力（ＥＯＴ−Ｉｎ）信号のタイプを選択するための選択信号を形成するために用いることができる。
【００３６】
被試験デバイスは、例えば３２またはそれ以上のような多数のＩ／Ｏピンを有するため、ピンユニット３１を、いくつかのピンユニットグループ（テスタモジュール）に分割して用いることが好ましい。例えば、本発明のテストシステムは、互いに独立して動作できる８個の異なるピンユニットグループに分けて構成している。従って、２５６個のピンユニット３１1−３１256を有する第４図の例では、各ピンユニットグループ（テスタモジュール）は、３２個のピンユニットを有し、同じグループ内の３２個のピンユニットについては、同一のテスト終了信号が割り当てられる。
【００３７】
このような構成例を第７図に示しており、８個のテスト終了出力（ＥＯＴ−Ｏｕｔ）信号と８個のテスト終了入力（ＥＯＴ−Ｉｎ）信号が、８個のピンユニットグループにそれぞれ割り当てられている。この例では、テスト終了入力（ＥＯＴ−Ｉｎ）線１とテスト終了出力（ＥＯＴ−Ｏｕｔ）線１は、ピンユニット３１1−３１32を有する第１ピンユニットグループに割り当てられている。テスト終了入力（ＥＯＴ−Ｉｎ）線２とテスト終了出力（ＥＯＴ−Ｏｕｔ）線２は、ピンユニット３１33−３１64を有する第２ピンユニットグループに割り当てられている。このようにして、テスト終了入力（ＥＯＴ−Ｉｎ）線１−８とテスト終了出力（ＥＯＴ−Ｏｕｔ）線１−８は、それぞれピンユニット３１1−３１256による該当グループに割り当てられる（第７図では簡略のため１６０個のピンユニットのみを示している）。
【００３８】
第４図に基づいて上述したように、各ピンユニット３１には、上記のイベントコントローラ４３のように、テスト終了信号を発生するためのロジック回路を有している。テスト終了信号は、出力コントロールレジスタ５８（第６図）を介して、システムソフトウエアにより指定された各種条件に基づいて発生される。選択されたテスト終了信号は、例えば第６図に示すようなワイヤード・ＯＲ（オープン・ドレイン）の形式で出力される。このような８個のオープン・ドレインのテスト終了出力信号は、テスト終了出力（ＥＯＴ−Ｏｕｔ）線１−８のいずれか１つに接続されている。同様に、８個のオープン・ドレインのテスト終了入力信号は、テスト終了入力（ＥＯＴ−Ｉｎ）線１−８のいずれか１つに接続されている。
【００３９】
前述のように、テスト終了（ＥＯＴ）信号の機能は、同じピンユニットグループ（テスタモジュール）内の全てのピンユニットに、テストプログラムの実行を停止させるためのリクエスト、システムサービスのリクエスト、および現在のテストを停止して、次のテストへ移行するリクエスト等である。したがって、８個のピンユニットグループ（テスタモジュール）は、被試験デバイスについて、それぞれ異なる８個のテストを同時に並列に実行することができる。
【００４０】
第８図は、第２図に示すシステムオンチップ（ＳＯＣ）ＩＣを評価する場合における各機能コアについての、テスト時間の割り当て例を示している。すなわち第８図は、第３図に示す従来技術によるテスト時間の割り当てに対し、本発明により、テスト時間の大幅な短縮が可能であることを示している。この例では、イベントテストシステムは、第１のピンユニットグループ（ピンユニット３１1ー３１32）及びテスト終了線１を、被試験デバイスのＰＣＩコアに割り当てる。また第２のピンユニットグループ（ピンユニット３１33ー３１64）およびテスト終了線２を、被試験デバイスのＲＩＳＣコアに割り当てる、等のように各機能コアについてのピンユニットグループとテスト終了線をそれぞれ割り当てる。
【００４１】
したがって、ＰＣＩ、ＲＩＳＣ、メモリコントローラ、エンコーダ、およびディスプレイの各機能コアは、それぞれピンユニットグループ（テスタモジュール）１ー５によりテストされ、テスト終了線１ー５がそれぞれピンユニットグループ１ー５に割り当てられている。各機能コアのテストの終了において、テスト終了信号が発生されて、システムコントローラ３０にサービスを要求する。このテスト終了信号を検出すると、システムコントローラ３０は、他のピンユニットグループにおけるテストプログラムの実行を妨げることなく、該当するピンユニットグループに次のテストプログラムをロードし、その該当する機能コアについて次のテストプログラムを開始する。
【００４２】
第８図において、Ａ、Ｂ、Ｃの３種のテストプログラムを、被試験システムオンチップ（ＳＯＣ）のテストに用いると想定する。それぞれの機能コアについてのテストプログラムＡの実行により、それぞれＥＯＴ信号が検出されると、テストシステムは、次のテストプログラムＢをロードする。更に、それぞれの機能コアについてテストプログラムＢを実行して、それぞれＥＯＴ信号が検出されると、次のテストプログラムＣをロードする。各テストプログラムは、それぞれ別個独立に各機能コアについて実施できるので、完全な並列テストが実行でき、全体としてのテスト時間を大幅に減少することができる。
【００４３】
第９図（Ａ）と第９図（Ｂ）は、本発明のサイクル型テストシステムと、従来技術におけるイベント型テストシステムとの間の、メモリ管理構造の相違を示す。従来のテストシステムでは、単一のアドレスシーケンサにより、パターンメモリによるテストパターンの発生とフェイルメモリにおけるフェイル情報の格納の各動作を制御している。
【００４４】
従って、第９図（Ａ）に示すように、例えばフェイル解析のプロセスでは、フェイルメモリは、順次直列的にアクセスされるので、全ての機能コアについてフェイル解析を完了するためには、長い解析時間を必要とする。本発明のイベント型テストシステムでは、各ピンユニットは、別個独立したフェイルメモリとメモリアドレスシーケンサを有している。従って、テストの実行時に、フェイル情報をフェイルメモリに並列に同時に格納することができ、またフェイル解析の段階でフェイル情報を並列に同時に読み出すことにより、フェイル解析の時間を大幅に減少させることができる。
【００４５】
本発明の他の特徴は、デバイステスト用のテストパターン発生を単純化できることである。従来技術によるサイクル型テストシステムを用いる場合には、個別のテストパターンを発生させることは、デバイスのテスト時間が増加するために推奨されない。サイクル型テストシステムにより、被試験デバイス（ＤＵＴ）を複数の機能ブロックとして並列にテストするための複数のテストパターンブロックを作成するには、非常に煩雑な計画と多大な労力を必要とする。またそのようなテストパターンを作成できたとしても、各機能ブロックに対する無駄時間を省くことは、事実上不可能である。しかし本発明のイベント型テストシステムによる、複数のテスト終了を用いた実施例では、テストプログラムの開発者は、個々の機能ブロックのテストの範囲にのみ注目すればよい。各機能ブロックのためのテストパターンは、単一のイベントのテストプログラムとして扱われる。これにより、同一のテスト時間内で、ＤＵＴの各機能ブロックについてより多くのテストを実施できる。
【００４６】
本発明の更に他の特徴は、テストシステムの規模や構成を自由に変更できる（スケーラブル）構造となっていることである。本発明のテストシステムは、各テスト終了信号の形成のためのコントロールロジックが同一なので、テストシステムのピンユニットの構成や割り当てを自由に変更できる。各テスト終了信号のグループ（ピンユニットグループ）は、２個のピンユニットのような少数のピンユニット構成からシステム全体における全てのピンユニットのように多数のピンユニット構成まで含むことができる。このようなテストシステムの構造により、次世代のテストシステムへの拡張、例えば被試験デバイスのピン数がさらに増大する場合にも対応できる。
【００４７】
好ましい実施例しか明記していないが、上述した開示に基づき、添付した請求の範囲で、本発明の精神と範囲を離れることなく、本発明の様々な形態や変形が可能である。
【００４８】
【発明の効果】
本発明によれば、イベント型テストシステムは、半導体デバイスを評価するためのテスト信号における各イベントを、イベントメモリ内に格納するイベントデータに基づいて各種のタイミングで生成することができる。本発明のイベント型テストシステムは、複数のテスタピンのグループ、あるいはテスト動作を互いに独立に実行できる複数のピンユニットグループを自由に組み合わせて構成することができる。各ピンユニットグループについてのテストの開始および終了のタイミングは、複数のテスト終了信号を生成する手段により互いに独立して発生される。
【００４９】
従って、本発明のイベント型テストシステムは、互いに異なる複数のテストを同時に並行して実行することができる。更に、本発明のイベント型テストシステムは、複数のピンユニットをいくつかのピンユニットグループに自由に割り当てることができ、対応するピンユニットグループについてのテストの終了を示すテスト終了信号を複数生成することができる。各ピンユニットグループは、テスト動作を他のピンユニットグループから独立して実行する。従って、本発明のイベント型テストシステムは、互いに異なる複数のテストを同時に並列に実行することができる。
【図面の簡単な説明】
【図１】従来技術によるサイクル型テストシステムの基本的構成例を示す概念ブロック図である。
【図２】複数の機能コアを有するシステム・オン・チップ（ＳＯＣ）である被試験デバイスの例を示すブロック図である。
【図３】第１図のサイクル型テストシステムにより、第２図のシステム・オン・チップ（ＳＯＣ）をテストする場合のテストプロセスを示すタイミングチャートである。
【図４】複数のテスト終了信号を生成することのできる機能を有した本発明のイベント型テストシステムの基本的構成例を示す概念ブロック図である。
【図５】イベント型テストシステムにおける、発生すべきイベント間のタイミング関係とそれに対応するタイミングデータの例を示すタイミング図である。
【図６】本発明のイベント型テストシステムによるテスト終了信号の生成ロジック部の回路構成例を示す回路図である。
【図７】ピンユニットを８個のピンユニットグループに分けた例を示す概念図であり、各ピンユニットグループは、３２のピンユニットを有し、他のグループとは別個独立にテスト終了信号を発生する。
【図８】本発明のイベント型テストシステムにより、第２図のシステム・オン・チップ（ＳＯＣ）デバイスをテストする際のテストプロセス例を示すタイミングチャートである。
【図９】従来技術によるサイクル型テストシステムと本発明のイベント型テストシステム間でのメモリ管理の相違を示すための概念図である。
【符号の説明】
３０  システムコントローラ（ホストコンピュータ）
３１  ピンユニット
３３  システムバス
４１  イベントメモリ
４３  イベントコントローラ
４５  イベントスケーラ
４７  遅延コントローラ
４９  ピンエレクトロニクス（ＰＥ）
５２  ドライバ
５４  ドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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