(57)【特許請求の範囲】
【請求項１】
ＮＡＮＤ回路動作とＮＯＲ回路動作との間で切り替え可能な論理変換回路であって、
前記論理変換回路は、複数の信号入力部（６５）、出力端子（７０）、制御端子（６７）、電源電圧供給端子（７１）、ｎチャネル型ＭＩＳトランジスタ（６１）、および電位発生装置（Ｅｇｎ）、
を備えており、
前記ｎチャネル型ＭＩＳトランジスタ（６１）は、ソース端子（６２）、ドレイン端子（６３）、ゲート絶縁膜（６６）、およびフローティングゲート（６４）を備えており、
前記出力端子（７０）は、前記ドレイン端子（６３）に接続されており、
前記電源電圧供給端子（７１）は、負荷抵抗素子（６９）を介して前記ドレイン端子（６３）に接続されており、
前記ソース端子（６２）は接地されており、
前記複数の信号入力部（６５）は、それぞれ、入力端子（６５ａ）および常誘電体膜（６５ｃ）を有すると共に、前記各常誘電体膜（６５ｃ）の一方の面は前記各入力端子（６５ａ）に接続されており、前記各常誘電体膜（６５ｃ）の他方の面はいずれも前記フローティングゲート（６４）に接続されており、
前記制御端子（６７）と前記フローティングゲート（６４）との間に前記電位発生装置（Ｅｇｎ）が介在しており、
前記電位発生装置（Ｅｇｎ）は、
第１の半導体層と、
上記第１の半導体層の上に形成された第１のゲート絶縁膜と、上記第１のゲート絶縁膜の上に形成された第１のゲート電極（２１１）と、上記第１の半導体層内における上記第１のゲート電極の両側方に位置する領域に形成された第１，第２のＰ型拡散領域とを有する第１のＭＩＳＦＥＴ（５６）と、
第２の半導体層と、
上記第２の半導体層の上に形成された第２のゲート絶縁膜と、上記第２のゲート絶縁膜の上に形成された第２のゲート電極（２１２）と、上記第２の半導体層内における上記第２のゲート電極の両側方に位置する領域に形成された第１，第２のＮ型拡散領域とを有する第２のＭＩＳＦＥＴ（５４）と、
上記第１，第２のゲート電極に共通に接続される第１の電極（５２）と、該第１の電極（５２）に対向する第２の電極（５０）と、上記第１の電極（５２）−第２の電極（５０）間に介在する強誘電体膜とを有する強誘電体キャパシタ（５１）と、
上記第２のＭＩＳＦＥＴ（５４）の第１のＮ型拡散領域に第１の電圧を供給するための第１の電圧供給部（５３）と、
上記第１のＭＩＳＦＥＴ（５６）の第１のＰ型拡散領域に上記第１の電圧よりも低い接地電圧を供給するための第２の電圧供給部（５７）と、
上記各ＭＩＳＦＥＴの第２のＰ型拡散領域及びＮ型拡散領域に共通に接続され、上記強誘電体キャパシタ（５１）の上記第２の電極（５２）に入力された電圧に応じた出力電圧を出力するための電圧出力部（５５）とを備え、
前記第１のＭＩＳＦＥＴ（５６）の基板電位は前記第１の電圧であり、
前記第２のＭＩＳＦＥＴ（５４）の基板電位は前記第２の電圧であり、
前記第２の電極（５０）が前記制御端子（６７）と接続されており、
前記電圧出力部（５５）が前記フローティングゲート（６４）と接続されており、
前記制御端子（６７）にパルス信号を印加する前においては、前記ｎチャネル型ＭＩＳトランジスタ（６１）の閾値電圧は、複数の信号入力部（６５）のいずれかに論理値「１」が印加されるときの前記フローティングゲート（６４）の電位より小さくすることによって、前記論理変換回路はＮＯＲ回路として動作し、
前記制御端子（６７）にパルス信号を印加することによって、ＮＯＲ回路からＮＡＮＤ回路に切り替えられ、
前記制御端子（６７）にパルス信号を印加した後においては、前記ｎチャネル型ＭＩＳトランジスタ（６１）の閾値電圧は、複数の信号入力部（６５）のいずれかに論理値「０」が印加されるときの前記フローティングゲート（６４）の電位より大きくすることによって、前記論理変換回路はＮＡＮＤ回路として動作し、
前記強誘電体膜の分極をリセットすることによって、ＮＡＮＤ回路からＮＯＲ回路に切り替えられる、
論理変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は論理変換回路に関する。
【背景技術】
【０００２】
近年の半導体集積回路技術の進展は目覚しく、単なるメモリ素子以外にも様々な高機能論理集積回路が開発されている。しかし、これらの論理回路は２値の信号を用いて演算を行なうという点で、ＬＳＩの出現以来、論理の進化は進んでいないとも言える。現在の半導体集積回路では、このような２値の演算では単純な数値計算に対しては非常に高速な演算が可能であるが、パターン認識や画像の処理といったむしろ人間には容易な演算には膨大な時間を要してしまうという不利益がある。
【０００３】
この従来ＬＳＩが不得手な演算処理を高速に行える素子として、生物の脳のように動作するコンピュータ、すなわち神経回路コンピュータ（ニューロコンピュータ）を開発しようという研究が一方で行われている。このニューロコンピュータは、多数のニューロン素子を神経回路のように接続した構造を有している。
【０００４】
従来のニューロン素子は、ほとんどがＣＭＩＳデバイスで製造されており、その場合、学習によって回路の動作を変化させていくという学習機能は持っていなかった。例えば、特許文献１には、ＭＩＳＦＥＴのゲート電極に容量結合する多数の入力部を配置したＭＩＳ型ニューロン素子が記載されている。これは、容量結合を利用して、複数の入力端子の各信号強度と結合強度との積を入力部の数だけ足し合わせる演算を行うものであるが、演算結果を学習効果として保存する機能は有していない。
【０００５】
それに対し、近年、強誘電体の残留分極を用いて学習機能を実現するための第１の従来例に係る提案が出されてきている。例えば、特許文献２には、ＭＩＳＦＥＴのゲート電極に容量結合する複数の入力部を配置したＭＩＳ型ニューロン素子において、入力部の全ての容量絶縁膜を強誘電体によって構成することが記載されている。また、特許文献３には、ＭＩＳＦＥＴのゲート電極に容量結合する複数の入力部を配置したＭＩＳ型ニューロン素子において、出力側であるＭＩＳＦＥＴのゲート絶縁膜を強誘電体によって構成した素子が記載されている。
【０００６】
また、ＬＳＩは非常な速度で発達し、トランジスタの微細化と高集積化が進んでいる。しかし、トランジスタの微細化とチップ面積の巨大化により、歩留まりの向上が困難となっている。また、回路規模は非常に大規模になり、多品種少量生産のシステムＬＳＩが主流を占めているため、設計に多大な人員と時間を要してしまう。このため、開発期間の短縮化が容易ではなくなっている。このような問題を解決するものとして、リコンフィグラブル回路が注目されている。リコンフィグラブル回路とは、ＬＳＩの製造後に回路の仕様の変更を伴う書き換えを可能にする回路である。その一例として、ＦＰＧＡ（Field Programmable Gate Array ）やＣＰＬＤ（ComplexProgrammable Logic Device ）などがあげられる。これらは、基本論理ブロックを多段に組み合わせて変更可能な論理回路を実現することを可能としている。つまり、このＦＰＧＡ／ＣＰＬＤでは、プログラム素子としてスイッチ素子やマルチプレクサを用い、これらの素子により基本論理回路の組み合わせで機能を決定している。しかし、これらの方式では、基本論理ブロックの冗長回路の占める面積が大きく、配線が長くなってしまう。一方、強誘電体を用いて、プログラム素子そのものが論理の変換を可能とする素子が提案されている（例えば、非特許文献１を参照。）。
【０００７】
図１５は、上記公報に記載されている第２の従来例に係るニューロン素子の等価回路図である。この例では、パルス信号によって、強誘電体キャパシタに残留電荷を生じさせて、この残留電荷を利用して、フローティングゲートの電位を制御することにより、ＮＯＲ回路とＮＡＮＤ回路との論理変換回路の実現を試みている。
【０００８】
図１５に示すように、この論理変換回路は、ｎチャネル型ＭＩＳトランジスタ（ＮＭＩＳＦＥＴ５１０）を備えている。ここで、ＮＭＩＳＦＥＴ５１０のゲート電極は、他の端子に接続されていないフローティング状態であるフローティングゲート５０６である。ソースは接地され、ドレインは出力端子５０９に接続されている。出力端子５０９は、電源電圧ＶDDを供給するための電源電圧供給端子５０７に負荷抵抗素子５０８を介して接続されている。
【０００９】
また、フローティングゲート５０６に容量結合する２個の入力端子５００，５０１と、入力端子５００，５０１とフローティングゲート５０６との間に介在する常誘電体キャパシタ５０３，５０４と、制御信号を受ける制御端子５０２と、制御端子５０２とフローティングゲート５０６との間に介在する強誘電体キャパシタ５０５とを備えている。
【００１０】
ここで、入力端子５００からの入力信号の論理をＸ１、入力端子５０１からの入力信号をＸ２、制御端子５０２の電荷量をＣＲ、フローティングゲート５０６の電荷量φＦ、出力端子５０９からの出力信号の論理をＹとする。また、ＮＭＩＳＦＥＴ５１０の閾値電圧を０Ｖとする。さらに、Ｘ１，Ｘ２を”１”としたとき、常誘電体キャパシタ５０３，５０４の各上部電極（入力端子側の電極）に電荷量Ｑ０が誘起されるものとする。
【００１１】
図１６は、制御端子５０２に負のパルス信号を加えたときの入力信号Ｘ１，Ｘ２に対する各部の電荷量を出力信号Ｙの論理値とを表にして示す図である。
【００１２】
まず、制御端子５０２に負の電圧のパルス信号を加えることにより、強誘電体キャパシタ５０５の上部電極に電荷量−Ｑ０／２の残留電荷を発生させる。このとき、フローティングゲート５０６の電荷量φＦは、図１６に示すようになる。このとき、フローティングゲート５０６の電荷が正であれば、ＳｉＯ2 ／Ｓｉ界面にチャネルが形成され、ＭＯＳトランジスタがＯＮとなるから、出力値Ｙは図１６に示す値になる。図１６からわかるように、このときの回路動作はＮＯＲ回路動作となる。
【００１３】
図１７は、制御端子５０２にさらに振幅の大きい負のパルス信号を加えたときの入力信号Ｘ１，Ｘ２に対する各部の電荷量を出力信号Ｙの論理値とを表にして示す図である。
【００１４】
まず、制御端子５０２にさらに振幅の大きい負の電圧のパルス信号を加えることにより、強誘電体キャパシタ５０５の上部電極に電荷量−３Ｑ０／２の残留電荷を発生させる。このとき、フローティングゲート５０６の電荷量φＦは、図１７に示すようになる。
【００１５】
フローティングゲート５０６の電荷が正であれば、ＳｉＯ2 ／Ｓｉ界面にチャネルが形成され、ＮＭＩＳＦＥＴ５１０がＯＮとなるから、出力値Ｙは図１７に示すようになる。図１７からわかるように、このときの回路動作はＮＡＮＤ回路動作となる。このように、強誘電体キャパシタの残留電荷を制御することによって、ＮＯＲ回路とＮＡＮＤ回路との論理変換回路であるプログラム素子が実現可能である。
【特許文献１】特許第３１２２７５６号公報
【特許文献２】特許第２９２９９０９号公報
【特許文献３】特許第２９４２０８８号公報
【非特許文献１】川口直一，尹聖民，徳光永輔、「第６１回応用物理学会学術講演会講演予稿集」、６ａ-ｇ-１
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかし、上記第２の従来例に係る論理変換回路においては、強誘電体キャパシタ５０５の強誘電体膜に生じる残留電荷がフローティングゲート５０６の電位φＦに影響されるという不具合があった。
【００１７】
ここで、強誘電体膜に印加される電圧（制御端子側を正とする）をＶferrとすると、Ｖferrは、下記式（１０１）
Ｖferr＝ＣＲ−φＦ＝−φＦ                              （１０１）
により表される。
【００１８】
ここで、制御端子５０２にパルス信号が印加されていない領域に注目して、考察を進める。このとき、式（１０１）より、強誘電体膜に印加される電圧は、フローティングゲート５０６の電位φＦに依存していることが分かる。φＦは入力によって変動するので、式（１０１）より強誘電体膜に印加される電圧は必ず変動する。これにより、強誘電体膜に誘起される残留電荷が変動してしまうという不具合があった。この不具合について、図を参照しながら説明する。
【００１９】
図１８（ａ），（ｂ）は、それぞれ順に、第２の従来例に係る論理変換回路のフローティングゲートの電位の時間変化を示すタイミングチャート、及び強誘電体膜に印加される電圧の時間変化を示すタイミングチャートである。ここで、論理値”０”の電圧値を０Ｖ、論理値”１”の電圧値を５Ｖとする。入力端子５００，５０１にそれぞれ（０，０），（１，１），（０，１），（１，０）を入力した後、制御端子５０２に−１０Ｖのパルス信号を印加し、強誘電体キャパシタ５０５に残留電荷を誘起させる。その後、入力端子５００，５０１にそれぞれ（０，０），（１，１），（０，１），（１，０）の入力を繰り返し入力する。
【００２０】
このとき、図１８（ａ）からわかるように、強誘電体膜に印加される電圧は、パルス信号を加えない領域でも変動していることが分かる。つまり、図１８（ａ）の領域Ｒｘに示すように、パルス信号が印加される前の入力（０，１）に対するフローティングゲート５０６の電位φＦと、入力（１，０）に対する電位φＦとが互いに異なっている。これは、前述したように、入力端子に入力信号が印加されると、強誘電体キャパシタの強誘電体膜に印加される電圧が変動するためである。また、図１８（ａ）の領域Ｒｙに示すように、パルス信号が制御端子５０２に印加された後において、１回目と２回目の同じ入力に対するフローティングゲートの電位φＦが互いに異なっている。これも、入力端子に電圧が加えられると、強誘電体キャパシタの強誘電体膜に印加される電圧が一定しない結果、強誘電体キャパシタの残留電荷が変動するためである。
【００２１】
このように、第２の従来例のＮＯＲ回路とＮＡＮＤ回路との論理変換回路においては、強誘電体キャパシタの残留電荷が他の入力端子に加わる電圧によって変動する結果、強誘電体キャパシタで誘起される残留電荷を安定に保持できず、論理変換機能が不安定になってしまうという不具合があった。
【００２２】
本発明の目的は、安定した論理変換回路を提供することにある。
【課題を解決するための手段】
【００２３】
上記課題を解決する本発明は、ＮＡＮＤ回路動作とＮＯＲ回路動作との間で切り替え可能な論理変換回路であって、
前記論理変換回路は、複数の信号入力部（６５）、出力端子（７０）、制御端子（６７）、電源電圧供給端子（７１）、ｎチャネル型ＭＩＳトランジスタ（６１）、および電位発生装置（Ｅｇｎ）、
を備えており、
前記ｎチャネル型ＭＩＳトランジスタ（６１）は、ソース端子（６２）、ドレイン端子（６３）、ゲート絶縁膜（６６）、およびフローティングゲート（６４）を備えており、
前記出力端子（７０）は、前記ドレイン端子（６３）に接続されており、
前記電源電圧供給端子（７１）は、負荷抵抗素子（６９）を介して前記ドレイン端子（６３）に接続されており、
前記ソース端子（６２）は接地されており、
前記複数の信号入力部（６５）は、それぞれ、入力端子（６５ａ）および常誘電体膜（６５ｃ）を有すると共に、前記各常誘電体膜（６５ｃ）の一方の面は前記各入力端子（６５ａ）に接続されており、前記各常誘電体膜（６５ｃ）の他方の面はいずれも前記フローティングゲート（６４）に接続されており、
前記制御端子（６７）と前記フローティングゲート（６４）との間に前記電位発生装置（Ｅｇｎ）が介在しており、
前記電位発生装置（Ｅｇｎ）は、
第１の半導体層と、
上記第１の半導体層の上に形成された第１のゲート絶縁膜と、上記第１のゲート絶縁膜の上に形成された第１のゲート電極（２１１）と、上記第１の半導体層内における上記第１のゲート電極の両側方に位置する領域に形成された第１，第２のＰ型拡散領域とを有する第１のＭＩＳＦＥＴ（５６）と、
第２の半導体層と、
上記第２の半導体層の上に形成された第２のゲート絶縁膜と、上記第２のゲート絶縁膜の上に形成された第２のゲート電極（２１２）と、上記第２の半導体層内における上記第２のゲート電極の両側方に位置する領域に形成された第１，第２のＮ型拡散領域とを有する第２のＭＩＳＦＥＴ（５４）と、
上記第１，第２のゲート電極に共通に接続される第１の電極（５２）と、該第１の電極（５２）に対向する第２の電極（５０）と、上記第１の電極（５２）−第２の電極（５０）間に介在する強誘電体膜とを有する強誘電体キャパシタ（５１）と、
上記第２のＭＩＳＦＥＴ（５４）の第１のＮ型拡散領域に第１の電圧を供給するための第１の電圧供給部（５３）と、
上記第１のＭＩＳＦＥＴ（５６）の第１のＰ型拡散領域に上記第１の電圧よりも低い接地電圧を供給するための第２の電圧供給部（５７）と、
上記各ＭＩＳＦＥＴの第２のＰ型拡散領域及びＮ型拡散領域に共通に接続され、上記強誘電体キャパシタ（５１）の上記第２の電極（５２）に入力された電圧に応じた出力電圧を出力するための電圧出力部（５５）とを備え、
前記第１のＭＩＳＦＥＴ（５６）の基板電位は前記第１の電圧であり、
前記第２のＭＩＳＦＥＴ（５４）の基板電位は前記第２の電圧であり、
前記第２の電極（５０）が前記制御端子（６７）と接続されており、
前記電圧出力部（５５）が前記フローティングゲート（６４）と接続されており、
前記制御端子（６７）にパルス信号を印加する前においては、前記ｎチャネル型ＭＩＳトランジスタ（６１）の閾値電圧は、複数の信号入力部（６５）のいずれかに論理値「１」が印加されるときの前記フローティングゲート（６４）の電位より小さくすることによって、前記論理変換回路はＮＯＲ回路として動作し、
前記制御端子（６７）にパルス信号を印加することによって、ＮＯＲ回路からＮＡＮＤ回路に切り替えられ、
前記制御端子（６７）にパルス信号を印加した後においては、前記ｎチャネル型ＭＩＳトランジスタ（６１）の閾値電圧は、複数の信号入力部（６５）のいずれかに論理値「０」が印加されるときの前記フローティングゲート（６４）の電位より大きくすることによって、前記論理変換回路はＮＡＮＤ回路として動作し、
前記強誘電体膜の分極をリセットすることによって、ＮＡＮＤ回路からＮＯＲ回路に切り替えられる。
【発明の効果】
【００２４】
本発明により、安定した論理変換回路の提供を図ることができる。
【発明を実施するための最良の形態】
【００２５】
（本実施形態に係る論理変換回路に用いられる電位発生装置）
図１（ａ），（ｂ）は、それぞれ順に、本実施形態に係る論理変換回路に用いられる電位発生装置の平面図およびXIb-XIb 線における断面図である。
【００２６】
図１（ａ），（ｂ）において、２００は入力電極、２０１は強誘電体キャパシタの上部電極、２０２は強誘電体キャパシタの強誘電体膜、２０３は強誘電体キャパシタの下部電極、２０４はコンタクト、２０５はＰ型ＭＩＳトランジスタ（以下、ＰＭＩＳという）の基板電極つまりＰＭＩＳ基板電極、２０６はＮ型ＭＩＳトランジスタ（以下、ＮＭＩＳという）のＮＭＩＳ基板電極、２０７はＰＭＩＳドレイン電極、２０８は出力電極、２０９はＮＭＩＳドレイン電極、２１０ａは第１の層間絶縁膜、２１０ｂは第２の層間絶縁膜、２１１は多結晶ポリシリコンからなるＰＭＩＳゲート電極、２１２はＮＭＩＳゲート電極、２１３はＰＭＩＳドレイン領域、２１４はＰＭＩＳソース領域、２１５はＮＭＩＳソース領域、２１６ａはＮＭＩＳドレイン領域、２１７はＮ型ウェル領域、２１８はＰ型ウェル領域、２１９はＬＯＣＯＳ酸化膜、２２０はＮ型トリプルウェル領域、２２１はＰ型Ｓｉ基板、２２２はＮ型高濃度コンタクト領域、２２３はＰ型高濃度コンタクト領域である。なお、図１（ａ），（ｂ）には図示されていないが、ＰＭＩＳゲート電極２１１とＮ型ウェル領域２１６との間、ＮＭＩＳゲート電極２１２とＰ型ウェル領域２１７との間には、シリコン酸化膜，シリコン酸窒化膜などのゲート絶縁膜がそれぞれ介在している。
【００２７】
図１（ａ），（ｂ）に示すように、Ｐ型Ｓｉ基板２２１内には、Ｎ型ウェル領域２１６と、Ｐ型ウェル領域２１７とが設けられており、Ｐ型ウェル領域２１７の下面及び側面はＮ型トリプルウェル領域２２０によって囲まれている。また、Ｐ型Ｓｉ基板２２１の表面部には、トランジスタ等が設けられる活性領域を囲むＬＯＣＯＳ酸化膜２１９が形成されている。また、Ｐ型Ｓｉ基板２２１の上には、厚いシリコン酸化膜からなる第１の層間絶縁膜２１０ａと第２の層間絶縁膜２１０ｂとが順次形成されている。
【００２８】
そして、この電位発生装置は、Ｎ型ウェル領域２１７上に形成されたＰ型ＭＩＳトランジスタ（ＰＭＩＳ）と、Ｐ型ウェル領域２１８上に形成されたＮ型ＭＩＳトランジスタ（ＮＭＩＳ）とを備えている。ＰＭＩＳソース領域２１４とＮＭＩＳソース領域２１５とが共通の出力電極２０８にコンタクト２０４を介して電気的に接続されている。また、ＮＭＩＳドレイン領域２１６は、電源電圧を受けるＮＭＩＳドレイン電極２０９にコンタクト２０４を介して電気的に接続され、ＰＭＩＳドレイン領域２１３は、接地電圧を受けるＰＭＩＳドレイン電極２０７にコンタクト２０４を介して電気的に接続されている。出力電極２０８，ＰＭＩＳドレイン電極２０７及びＮＭＩＳドレイン電極２０９は、いずれも第２の層間絶縁膜２１０ｂの上に形成されている。また、第２の層間絶縁膜２１０ｂの上に、ＰＭＩＳ基板電極２０５と、Ｐ型ウェル領域２１７とが設けられている。Ｎ型ウェル領域２１６内にはＮ型高濃度コンタクト領域２２２が形成されており、ＰＭＩＳ基板電極２０５は、Ｎ型高濃度コンタクト領域２２２にコンタクト２０４を介して電気的に接続されている。Ｐ型ウェル領域２１７内にはＰ型高濃度コンタクト領域２２３が形成されており、ＮＭＩＳ基板電極２０６は、Ｐ型高濃度コンタクト領域２２３にコンタクト２０４を介して電気的に接続されている。
【００２９】
強誘電体キャパシタは、第１の層間絶縁膜２１０ａの上に形成された下部電極２０３と、下部電極２０３の上に形成された強誘電体膜２０２と、強誘電体膜２０２の上に形成された上部電極２０１とによって構成されている。強誘電体キャパシタの下部電極２０３は、ＰＭＩＳゲート電極２１１及びＮＭＩＳゲート電極２１２に電気的に接続され、強誘電体キャパシタの上部電極２０１は、第２の層間絶縁膜２１０ｂの上に設けられた入力電極２００に接続されている。
【００３０】
入力電極２００に入力電圧が印加されると、強誘電体膜２０２に比べてゲート絶縁膜の容量値が非常に小さい場合には、強誘電体膜２０２に加わる電圧が小さくなるため、強誘電体膜２０２の残留分極が小さくなり、下部電極２０３の電圧，つまりＰＭＩＳゲート電極２１１及びＮＭＩＳゲート電極２１２に印加されるゲートバイアスは小さくなる。また、強誘電体膜２０２に比べてゲート絶縁膜の容量値が非常に大きい場合には、強誘電体膜２０２への分配電圧は増すが、やがて分極は飽和してくるため、Ｖ＝Ｑ／Ｃからわかるように、下部電極２０３の電圧，つまりＰＭＩＳゲート電極２１１及びＮＭＩＳゲート電極２１２に印加されるゲートバイアスはやはり小さくなる。このように、ゲートバイアスを最大にするためには、強誘電体膜２０２とゲート絶縁膜との容量比を最適な値にしなければならない。従って、強誘電体膜２０２とゲート絶縁膜との材料，膜厚を変えないとすると、強誘電体膜２０２とゲート絶縁膜との面積比が重要になる。ここでは、第１の層間絶縁膜２１０ａ上に強誘電体膜２０２を形成しているため、強誘電体膜２０２とゲート絶縁膜との比を容易に調整することができる。
【００３１】
次に、この電位発生装置の製造方法について説明する。
【００３２】
まず、Ｐ型Ｓｉ基板２２１上に、素子分離としてＬＯＣＯＳ酸化膜２１９を形成する。次に、各ＭＩＳトランジスタの基板電位を独立に制御するために、ＮＭＩＳトランジスタが形成される領域に、高エネルギーのＡｓイオン注入によってＮ型トリプルウェル領域２２０を形成する。Ｎ型トリプルウェル領域２２０は、図示されていないがコンタクトを介して電位制御用電極に接続されており、Ｐ型ウェル領域２１７とＮ型トリプルウェル領域２２０が順方向バイアスにならないようにＮ型トリプルウェル領域２２０の電位が制御される。
【００３３】
なお、各基板領域の電位を互いに独立に制御するために、ここでは、Ｎ型トリプルウェルを用いたが、ＳＯＩ技術を用いてもよい。
【００３４】
次に、Ａｓイオン注入によってＮ型ウェル領域２１６を、Ｂイオン注入によってＰ型ウェル領域２１７をそれぞれ形成する。
【００３５】
その後、基板上に、厚み１０ｎｍのゲート絶縁膜と、厚み４００ｎｍの多結晶シリコン膜とを形成した後、多結晶シリコン膜をパターニングすることによって、ゲート長５μｍ，ゲート幅５０μｍのＰＭＩＳゲート電極２１１と、ゲート長５μｍ，ゲート幅２５μｍのＮＭＩＳゲート電極２１２とを形成する。
【００３６】
そして、ＰＭＩＳゲート電極２１１をマスクの一部として用いたＢイオン注入により、Ｎ型ウェル領域２１６内にＰＭＩＳドレイン領域２１３とＰＭＩＳソース領域２１４とを形成する。同様に、ＮＭＩＳゲート電極２１２をマスクの一部として用いたＡｓイオン注入により、Ｐ型ウェル領域２１７内にＮＭＩＳドレイン領域２１６ａとＮＭＩＳソース領域２１５とを形成する。
【００３７】
次に、コンタクト抵抗を低減するために、各ゲート電極２１１，２１２と、各ソース領域２１４，２１５と、各ドレイン領域２１３，２１６ａと、各高濃度コンタクト領域２２２，２２３との表面部をシリサイド化する。その後、基板上に、プラズマＣＶＤによるＴＥＯＳ膜を堆積して第１の層間絶縁膜２１０ａを堆積する。
【００３８】
次に、第１の層間絶縁膜２１０ａを貫通して各ゲート電極２１１，２１２に到達するホールを形成した後、ホールを埋めるタングステン等のコンタクト２０４を形成する。その後、ＣＶＤ法により、第１の層間絶縁膜２１０ａ及びコンタクト２０４の上に、密着層としてＴｉＮを堆積した後、スパッタリング法を用いてＰｔ膜（白金膜）を堆積する。そして、Ｐｔ膜及びＴｉＮ膜をパターニングして下部電極２０３を形成する。そして、ここでは、下部電極２０３及び第１の層間絶縁膜２１０ａの上に、基板温度６００℃程度で面積５０μｍ2 ，膜厚４００μｍのチタン酸鉛ランタン（（Ｐｂ0.85（Ｌａ0.1 Ｔｉ0.9 ）0.15Ｏ3 ）膜であるＰＬＴ膜をスパッタリング法によって堆積した後、ＰＬＴ膜をパターニングして、下部電極２０３の上に強誘電体膜２０２を形成する。その後、強誘電体膜２０２，下部電極２０３及び第１の層間絶縁膜２１０ａの上に、スパッタリング法により、Ｐｔ膜を堆積した後、Ｐｔ膜をパターニングして、強誘電体膜２０２の上に、上部電極２０１を形成する。
【００３９】
次に、基板上に、ＴＥＯＳからなる第２の層間絶縁膜２１０ｂを堆積し、第２の層間絶縁膜２１０ｂを貫通して、各ソース領域２１４，２１５と、各ドレイン領域２１３，２１６と、各高濃度コンタクト領域２２２，２２３とに到達するホールを形成した後、ホールをタングステン等によって埋めてコンタクト２０４を形成する。そして、第２の層間絶縁膜２１０ｂの上に、ＰＭＩＳドレイン電極２０７，出力電極２０８，ＮＭＩＳドレイン電極２０９，ＰＭＩＳ基板電極２０５，ＮＭＩＳ基板電極２０６，入力電極２００などを含むＡｌ配線を形成する。
【００４０】
このＡｌ配線において、強誘電体キャパシタの上部電極２０１に電気的に接続される入力電極２００は入力信号を受ける電極であり、ＰＭＩＳソース領域２１４とＮＭＩＳソース領域２１５とに電気的に接続される出力電極２０８は出力信号を出力する電極である。ＮＭＩＳドレイン電極２０９とＰＭＩＳ基板電極２０５とは、電源電圧ＶDDを供給する電源電圧供給部（図示せず）に接続されている。ＰＭＩＳドレイン電極２０７とＮＭＩＳ基板電極２０６とは、接地電圧ＶSSを供給する接地（図示せず）に接続されている。
【００４１】
なお、ここでは、Ｐ型Ｓｉ基板を用いたが、Ｎ型Ｓｉ基板を用いても構わない。
【００４２】
図２は、この電位発生装置の等価回路図である。図２に示すように、第２のＭＩＳＦＥＴであるＮ型ＭＩＳトランジスタ（ＮＭＩＳＦＥＴ）５４と第１のＭＩＳＦＥＴであるＰ型ＭＩＳトランジスタ（ＰＭＩＳＦＥＴ）５６との共通のゲート電極であるゲート部５２に、第１のキャパシタである強誘電体キャパシタ５１が接続されている回路と等価である。
【００４３】
そして、Ｎ型ＭＩＳトランジスタ５４の一方の拡散領域であるソースとＰ型ＭＩＳトランジスタ５６のソースとが互いに接続され、かつ、出力端子５５に接続されている。Ｎ型ＭＩＳトランジスタ５４の他方の拡散領域であるドレインが電源電圧ＶDDを供給する電源電圧供給部５３に接続され、Ｐ型ＭＩＳトランジスタ５６のドレインが接地電圧ＶSSを供給する接地５７に接続されている。また、Ｎ型ＭＩＳトランジスタ５４の基板電位は接地電圧ＶSSであり、Ｐ型ＭＩＳトランジスタ５６の基板電位は電源電圧ＶDDである。このように、ソースから出力を取り出す回路は、ソースフォロア回路と呼ばれている。
【００４４】
ここで、この電位発生装置であるソースフォロア回路の動作について説明する。ゲート部５２の電位（ゲートバイアス）がＶｇであり、出力端子５５の電位がＶｓであるとする。Ｎ型ＭＩＳトランジスタ５４が飽和領域で動作しており、Ｐ型ＭＩＳトランジスタ５６がオフ状態にあるものとする。Ｎ型ＭＩＳトランジスタ５４の閾値電圧をＶtn、Ｐ型ＭＩＳトランジスタ５６の閾値電圧をＶtpとすると、Ｎ型ＭＩＳトランジスタ５４に流れる電流Ｉｓは、下記式（２）
Ｉｓ＝μｎ・Ｃox・Ｗｎ（Ｖｇ−Ｖｓ−Ｖtn）2 ／２Ｌｎ        （２）
で表される。ただし、μｎは電子の移動度、Ｃoxはゲート絶縁膜の容量、Ｗｎはゲート幅、Ｌｎはゲート長である。
【００４５】
Ｐ型ＭＩＳトランジスタ５６はオフ状態であるので、非常に大きい抵抗とみなせる。このため、Ｉｓはほぼ０である。したがって、式（２）より、出力端子５５の電位Ｖｓは、下記式（３）
Ｖｓ＝Ｖｇ−Ｖtn                                            （３）
により表される。
【００４６】
つまり、出力端子５５の電位Ｖｓは、ゲート部の電位ＶｇからＮ型ＭＩＳトランジスタ５４の閾値電圧Ｖtnだけ小さくなった値となる。そして、出力端子５５の電位Ｖｓの範囲は、ＶSSからＶDDまでの間である。このように、ソースフォロア回路により、入力がほぼそのまま次段の回路に伝達される。さらに、ソースフォロア回路と前段又は次段の回路との間の相互の影響が小さいため、ソースフォロア回路は、回路と回路との間に挿入される緩衝増幅器（バッファ）として使用される。
【００４７】
この電位発生装置は、ソースフォロア回路を構成する２つのＭＩＳトランジスタ５４，５６と、各ＭＩＳトランジスタ５４，５６の共通のゲート電極であるゲート部５２と入力端子５０との間に強誘電体キャパシタ５１を設けて構成されている。そして、強誘電体キャパシタ５１の分極によってゲート部５２に電荷が誘起されると、これにより生じた電位によりソースフォロア回路の出力端子５５から出力するための電圧信号を不揮発で生成することができる。
【００４８】
次に、この電位発生装置の動作特性について、図３，図４を参照しながら説明する。以下の動作説明においては、電源電圧ＶDDを０Ｖとし、接地電圧ＶSSを−５Ｖとする。また、Ｎ型ＭＩＳトランジスタ５４の閾値電圧を１．０Ｖとし、Ｐ型ＭＩＳトランジスタ５６の閾値電圧を−１．０Ｖとする。
【００４９】
図３（ａ），（ｂ）は、それぞれ順に、入力端子５０の電圧の時間変化を示すタイムチャート、及びゲート部５２及び出力端子５５の電圧の時間変化を示すタイムチャートである。
【００５０】
図３（ａ）に示すように、入力端子５０に−１０Ｖのパルス信号が入力されると、強誘電体キャパシタ５１に残留分極が生じる。図３（ｂ）に示すように、パルス信号が通過した後も、強誘電体キャパシタ５１の残留分極により、ゲート部５２の電位が−０．８５Ｖに保持される。次に、このゲート部５２の電位が上述のソースフォロア回路を通って出力端子５５に伝達されるので、図３（ｂ）に示すように、パルス信号が通過した後も、出力端子５５の電位が−２．２Ｖに保持される。このように、入力端子５０にパルス信号を入力することで、入力端子５０の電位が０Ｖに戻った後も、強誘電体キャパシタ５１の分極により出力端子５５に、負の電位が保持されている。この不揮発性のバイアスにより、入力端子５０に常時電圧を印加しなくても、出力端子５５の電位を所望の電位に保持することが可能になり、消費電力を抑制することができる。
【００５１】
次に、この電位発生装置の回路動作におけるゲート部５２の電位の安定性について、図４を参照しながら説明する。
【００５２】
図４（ａ），（ｂ），（ｃ）は、それぞれ順に、ゲート部５２の電位安定性を調べるためのテスト用回路の構成を示す回路図、入力端子５０の電位の時間変化を示すタイムチャート、及びゲート部５２の電位の時間変化を示すタイムチャートである。
【００５３】
図４（ａ）に示すように、このテスト用回路は、図２に示す電位発生装置に加えて、第２の入力端子５９と、この第２の入力端子５９と電位発生装置の出力端子５５との間に介在する容量値０．１ｐＦの常誘電体キャパシタ５８とを備えている。入力端子５０に−１０Ｖのパルス信号を入力すると、ゲート部５２に−１．０８Ｖの電位が発生する。その後、第２の入力端子５９に５Ｖのパルス信号を入力することにより、パルス信号の立ち上がり時，立ち下がり時に、それぞれ各ＭＩＳトランジスタ５４，５６と常誘電体キャパシタ５８とに過渡電流が流れ、ゲート部５２の電位がやや変動するが、ゲート部５２の電位の安定な領域では、ゲート部５２の電位はほぼ安定して−１．００Ｖになり、元の設定電圧に復帰することがわかる。
【００５４】
このため、この電位発生装置においては、従来例のように強誘電体キャパシタの出力電位が変動したときでも、強誘電体キャパシタに誘起された電荷は変動せず、残留分極が安定に保持される。また、過渡電流は、ＭＩＳトランジスタの閾値電圧を大きくすることにより抑制することが可能であるが、閾値電圧を大きくすると、式（３）からわかるように、出力に影響を与え、さらに、電位伝達時においてＭＩＳトランジスタが飽和領域で動作しなくなるため、あまり閾値電圧を大きくすることはできない。
【００５５】
それに対し、この電位発生装置では、上述したように、Ｎ型ＭＩＳトランジスタの閾値電圧は１．０Ｖで、Ｐ型ＭＩＳトランジスタの閾値電圧は−１．０Ｖであり、各ＭＩＳトランジスタの閾値電圧をそれほど大きくしなくても、最適動作を得ることができる。このように、強誘電体キャパシタ５１にソースフォロア回路を接続して電位発生装置を構成することにより、第２の入力端子５９にパルス信号を加えて出力端子５５の電位を変動させても、ゲート部５２の電位はほとんど変動しなかった。
【００５６】
以上のように、この電位発生装置によると、強誘電体キャパシタ５１を利用することにより、入力端子５０に常時電圧を加えなくても、残留分極により、出力端子５５の電位，つまり出力信号の電圧をほぼ一定に保持することが可能である。これにより、この電位発生装置を利用した回路の消費電力の低減を実現することができる。
【００５７】
特に、強誘電体キャパシタ５１の出力側電極にソースフォロア回路を接続することにより、ソースフォロア回路の出力部（出力端子５５）に電圧変動が加わっても、強誘電体キャパシタ５１に発生する残留分極にはほとんど影響を与えることがない。すなわち、残留分極によって誘起された電位が、ソースフォロア回路を通ることにより、安定して次段の回路に伝達される。
【００５８】
なお、ここでは、強誘電体キャパシタの強誘電体膜を構成する材料としてＰＬＴを用いたが、本発明の強誘電体膜はヒステリシス性のある分極特性を示す材料であればよい。例えば、チタン酸ビスマス（Ｂｉ4Ｔｉ3Ｏ12）（ＢＩＴ）、タンタル酸ストロンチウムビスマス（ＳｒＢｉ2Ｔａ2Ｏ9）（Ｙ１）、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ0.45Ｔｉ0.55）Ｏ3 ）（ＰＺＴ）などの強誘電体材料や、電荷の偏りを利用してデータを保存する高分子化合物などを、本発明の電位発生装置の強誘電体キャパシタ中の強誘電体膜として用いることにより、本実施形態と同様の作用効果が得られる。
【００５９】
（参考例１としての電位発生装置）
図５は、参考例１としての電位発生装置の等価回路である。
【００６０】
同図に示すように、この電位発生装置は、図２に示す電位発生装置とほぼ同じ要素を備えているが、本実施形態においては、Ｎ型ＭＩＳトランジスタ５４のゲートが接地５７に接続されて、接地電位ＶSSに維持される点が、図２とは異なっている。
【００６１】
この電位発生装置の動作特性は、図２とほぼ同じであるが、ここでは、Ｎ型ＭＩＳトランジスタ５４が高抵抗体として機能するので、Ｐ型ＭＩＳトランジスタ５６の閾値電圧Ｖptを大きくすることなく、過渡電流を非常に少なくできるという利点がある。
【００６２】
なお、Ｎ型ＭＩＳトランジスタ５４に代えて、高い抵抗値をもつ抵抗素子を配置してもよい。
【００６３】
（参考例２としての電位発生装置）
図６は、参考例２としての電位発生装置の等価回路図である。
【００６４】
同図に示すように、この電位発生装置は、図２に示す電位発生装置とほぼ同じ要素を備えているが、本実施形態においては、Ｐ型ＭＩＳトランジスタ５６のゲートが電源電圧供給部５３に接続されて、電源電圧ＶDDに維持される点が、図２とは異なっている。
【００６５】
この電位発生装置の動作特性は、図２とほぼ同じであるが、ここでは、Ｐ型ＭＩＳトランジスタ５６が高抵抗体として機能するので、Ｎ型ＭＩＳトランジスタ５４の閾値電圧Ｖpnを大きくすることなく、過渡電流を非常に少なくできるという利点がある。
【００６６】
なお、Ｐ型ＭＩＳトランジスタ５６に代えて、高い抵抗値をもつ抵抗素子を配置してもよい。
【００６７】
（第１の実施形態）
図７は、第１の実施形態に係る論理変換回路の等価回路図である。
【００６８】
本実施形態の論理変換回路は、ソース端子６２と、ドレイン端子６３と、ゲート絶縁膜６６と、ゲート電極とを有するｎチャネル型ＭＩＳトランジスタ（ＮＭＩＳＦＥＴ６１）を備えている。ここで、ＮＭＩＳＦＥＴ６１のゲート電極は、他の端子に接続されていないフローティング状態であるフローティングゲート６４である。ソース端子６２は、ＮＭＩＳＦＥＴ６１の基板領域と共に接地され、ドレイン端子６３は出力端子７０に接続されている。出力端子７０は、電源電圧ＶDDを供給するための電源電圧供給端子７１に負荷抵抗素子６９を介して接続されている。
【００６９】
また、フローティングゲート６４に容量結合する２個の信号入力部６５が設けられている。信号入力部６５は、入力端子６５ａと、入力端子６５ａに接続される入力ゲート電極６５ｂと、入力ゲート電極６５ｂとフローティングゲート６４との間に介在する常誘電体膜６５ｃとによって構成されている。つまり、入力ゲート電極６５ｂとフローティングゲート６４とは、常誘電体膜６５ｃによって容量結合している。ただし、信号入力部６５は、３つ以上設けられていてもよい。
【００７０】
そして、本実施形態においては、制御信号を受ける制御端子６７と、フローティングゲート６４との間に図２に示す電位発生装置が介在している。すなわち、制御端子６７と電位発生装置の入力端子５０とが接続され、電位発生装置の出力端子５５とフローティングゲート６４とが接続されている。
【００７１】
本実施形態では、入力部６５の各常誘電体膜６５ｃの容量値を０．５ｐＦとし、負荷抵抗素子６９の電気抵抗を１００ｋΩとする。また、Ｎ型ＭＩＳトランジスタ６１のゲート長を１０μｍ、ゲート幅を５０μｍとし、閾値電圧を−０．８Ｖとする。電源電圧供給端子７１の電圧ＶDDを５Ｖとする。
【００７２】
次に、本実施形態の回路の動作特性について図８（ａ），（ｂ）及び図９を参照しながら説明する。
【００７３】
図８（ａ），（ｂ）は、それぞれ順に、２つの入力部６５の各入力端子６５ａに入力される入力信号の論理値を変化させたときのフローティングゲート６４の電位の時間変化を示すタイムチャート、及び強誘電体キャパシタ５１に印加される電圧の時間変化を示すタイムチャートである。ここでは、２つの入力部６５の各入力端子６５ａに、（０，０），（１，１），（０，１），（１，０）の論理値信号を入力した後、制御端子６７に−１０Ｖのパルス信号を印加し、強誘電体キャパシタ５１の強誘電体膜に残留電荷を発生させる。その後、２つの入力部６５の各入力端子６５ａに、論理値信号（０，０），（１，１），（０，１），（１，０）を繰り返して入力する。
【００７４】
このとき、図８（ａ），（ｂ）からわかるように、強誘電体キャパシタ５１に印加される電圧は、パルス信号を印加していない領域では、ほぼ一定である。これは、本実施形態の論理変換回路のフローティングゲート６４は、図４（ａ）に示す常誘電体キャパシタ５８の出力端子５５につながる電極に相当することから、図４（ｃ）に示すように、出力端子５５に印加される電圧の変動によっては強誘電体キャパシタにつながるゲート部５２の電圧が変動を受けていないからもわかる。つまり、本実施形態の論理変換回路においては、フローティングゲート６４と制御端子６７との間に、図２に示す電位発生装置Ｅgnが介在していることにより、フローティングゲート６４の電位ＶF が強誘電体キャパシタ５１の強誘電体膜に印加される電圧に影響をほとんど与えることがなく、強誘電体膜の電圧をほぼ一定に保持することができる。
【００７５】
具体的には、図８（ａ）の領域Ｒｘに示すように、制御端子６７にパルス信号が印加される前においては、論理値（０，１）の入力を受けたときのフローティングゲート６４の電位と、論理値（１，０）の入力を受けたときのフローティングゲート６４の電位とがほぼ同じである。また、図８（ａ）の領域Ｒｙに示すように、制御端子６７にパルス信号が印加された後において、１回目と２回目の同じ論理値の入力を受けたときのフローティングゲート６４の電位がほぼ同じである。これは、強誘電体に加わる電圧がほとんど変動せず、強誘電体に誘起される残留電荷が変動しないからである。
【００７６】
図９は、図８（ａ）と同じ論理値入力に対する出力端子７０の電位Ｖout の時間変化を示すタイムチャートである。この例では、Ｎ型ＭＩＳトランジスタ６１の閾値電圧を、制御端子６７にパルス信号を加える前において、２つの入力部６５のどちらかに論理値”１”が印加されるときのフローティングゲート６４の電位より小さくし、制御端子６７にパルス信号が印加された後において、２つの入力部６５のどちらかに論理値”０”が印加されるときのフローティングゲート６４の電位より大きくしている。図９に示されるように、本実施形態の論理変換回路は、制御端子６７にパルス信号が印加される前はＮＯＲ回路として動作しており、制御端子６７にパルス信号が印加された後はＮＡＮＤ回路として動作している。
【００７７】
本実施形態では、前述したようにＮ型ＭＩＳトランジスタの閾値電圧を−０．８Ｖとした。さらに、強誘電体キャパシタに誘起された残留電荷によって論理の変換が可能であることがわかる。このように、本実施形態により、強誘電体膜に誘起される残留電荷が変動しないため、論理変換回路の回路動作が従来例に比べて極めて安定になることが実現された。また、本実施形態の回路動作がＮＡＮＤ回路として動作しているとき、強誘電体の分極をリセットすることにより、ＮＡＮＤ回路動作からＮＯＲ回路動作に切り換えることが可能であることは言うまでもない。
【００７８】
なお、本実施形態では、インバータ回路として、Ｎ型ＭＩＳトランジスタと負荷抵抗の回路を用いたが、Ｐ型ＭＩＳトランジスタと負荷抵抗を用いても構わない。
【００７９】
（第１の参考形態）
図１０は、第１の参考形態に係る論理変換回路の等価回路図である。本参考形態に係る論理変換回路は、図７に示す構造における負荷抵抗素子６９に代えて、ＮＭＩＳＦＥＴ６１に直列に接続されるｐチャネル型ＭＩＳトランジスタ（ＰＭＩＳＦＥＴ７３）を備えている。つまり、ＣＭＩＳデバイスからなるインバータ回路を設けている。そして、ＰＭＩＳＦＥＴ７３のソースは電源電圧ＶDDを供給する電源電圧供給部に接続され、ＰＭＩＳＦＥＴ７３のドレインは、ＮＭＩＳＦＥＴ６１のドレインに接続されている。出力端子７０は、ＮＭＩＳＦＥＴ６１のドレイン及びＰＭＩＳＦＥＴ７３のドレインに接続されている。また、フローティングゲート６４は、ＮＭＩＳＦＥＴ６１及びＰＭＩＳＦＥＴ７３に跨って設けられており、フローティングゲート６４とＰＭＩＳＦＥＴ７３の基板領域との間には、常誘電体膜７４が介在している。
【００８０】
本参考形態の回路構成は、第１の実施形態とほぼ同じであるが、インバータ回路がＣＭＩＳ回路によって構成されている点が異なる。本参考形態における回路の動作特性は、第１の実施形態と同じである。特に、本参考形態では、第１の実施形態に比べ、インバータ回路にＣＭＩＳ回路を用いているため、消費電力をさらに抑制することが可能となる。
【００８１】
また、図１０に示す構成により、強誘電体キャパシタ５１（図２参照）の強誘電体膜に印加される電圧が図７に示すフローティングゲート６４の電位の変動による影響をほとんど受けないので、パルス信号を図８（ａ）（ｂ）に示すようなタイミングで印加する必要はない。つまり、入力信号の値に拘わらずパルス信号を印加して、論理変換回路の機能をＮＯＲ回路動作とＮＡＮＤ回路動作との間で切り換えることができる利点がある。
【００８２】
（参考形態２）
図１１は、参考形態２に係る半導体集積回路装置の構成を示すブロック回路図である。同図に示すように、本参考形態２の半導体集積回路装置は、アレイ状に配置された論理変換回路８０を備え、各論理変換回路８０同士がスイッチ素子８１を介して配線８２により接続された構造となっている。本実施形態における各論理変換回路８０としては、第１の実施形態に係る論理変換回路（図７参照）が用いられる。そして、アレイの列に沿って延びる第１の制御信号線８３と、アレイの行に沿って延びる第２の制御信号線８４とを備え、第１制御信号線８３及び第２制御信号線８４から供給される制御信号により、各論理変換回路８０がＮＯＲ動作又はＮＡＮＤ動作を制御信号に応じて切り換えられる。
【００８３】
本参考形態２によると、選択された第１制御信号線８３に−５Ｖのパルス状の電圧信号を、選択された第２制御信号線８４に−５Ｖのパルス状の電圧信号を同時に加えることによって、選択された第１制御信号線８３と選択された第２制御信号線８４との交点に位置する論理変換回路８０のみの回路動作の切り換え（ＮＯＲ動作又はＮＡＮＤ動作の切り換え）を行なうことができる。このように、第１，第２制御信号線８３，８４による論理変換回路８０の回路動作の制御を行なうことが可能となる。
【００８４】
また、本参考形態２では、スイッチ素子８１としてヒューズトランジスタを用いており、半導体集積回路装置の基本的な構造を形成した後に、製品の種類や用途に応じて、ヒューズトランジスタの断接を行なって、半導体集積回路の仕様や論理を最終的に再構成するという設計の柔軟性を実現することができる。
【００８５】
また、スイッチ素子８１として、ＭＩＳトランジスタ，フラッシュ型ＥＥＰＲＯＭ，ＭＦＭＩＳなどを用いることができる。その場合には、スイッチ素子８１を利用して、半導体集積回路の仕様や論理を使用中に再構成することが可能になる。
【００８６】
（参考形態３）
図１２（ａ），（ｂ）は、参考形態３に係るＭＩＳＦＥＴの構成を示す平面図及び縦断面図である。本実施形態のＭＩＳＦＥＴ９０は、例えば、図２に示す電位発生装置中のＮＭＩＳＦＥＴ５４又はＰＭＩＳＦＥＴ５６である。
【００８７】
本参考形態３のＭＩＳＦＥＴ９０は、ゲート電極９１と、ゲート電極９１の下方に設けられたゲート絶縁膜９２と、Ｓｉ基板内に形成されたソース領域９３及びドレイン領域９４に加えて、ゲート電極９１の側面上に設けられたサイドウォール９５を備えている。すなわち、ゲート電極９１の側面上にサイドウォール９５を形成した後、ゲート電極９１及びサイドウォール９５をマスクの一部として用いて、Ａｓイオン又はＢイオンを注入することにより、ソース領域９３及びドレイン領域９４を形成する。このような製造方法によって形成されたＭＩＳＦＥＴにおいては、ゲート長をＬｇ，ゲート幅をＷｇ，ゲート・ソースオーバーラップ量をＬgsとすると、ゲート−チャネル領域間の容量Ｃoxと、ゲート・ソースオーバーラップ容量Ｃgsとは、それぞれ下記式（４），（５）
Ｃox＝（ε・ε0 ・Ｌｇ・Ｗｇ）／ｔox                        （４）
Ｃds＝（ε・ε0 ・Ｌgs・Ｗｇ）／ｔox                        （５）
によって表される。
【００８８】
したがって、Ｌｇ＞＞Ｌgsであれば、Ｃox＞＞Ｃgsとなり、以下の作用により、強誘電体膜の分極の変動をより効果的に抑制することができる。
【００８９】
図１３（ａ），（ｂ），（ｃ）は、それぞれ順に、本参考形態３のＭＩＳＦＥＴが配置される電位発生装置の等価回路図，入力端子から入力するときのソースフォロア回路の等価キャパシタＣ１を示す回路図，及び出力端子の電位が変動するときのソースフォロア回路の等価キャパシタを示す回路図である。図１３（ｂ），（ｃ）には、等価キャパシタＣ１，Ｃ２として、ＮＭＩＳＦＥＴ５４又はＰＭＩＳＦＥＴ５６のいずれか一方のキャパシタしか示されていないが、図１３（ａ）委に示す構造の場合には、双方のＭＩＳＦＥＴ５４，５６に等価キャパシタＣ１，Ｃ２がそれぞれ存在する。
【００９０】
図１３（ａ）に示す電位発生装置の入力端子５０から書き込み用電圧が印加された場合には、図１３（ｂ）に示すように、等価キャパシタＣ１は、ゲート・チャネル間容量Ｃoxと、ゲート・ソースオーバーラップ容量Ｃgsとが並列に接続された状態になる。そして、強誘電体キャパシタ５１に印加される電圧Ｖｆと、ＭＩＳＦＥＴに印加される電圧Ｖｃとの分配比がほぼ同じになるように最適化することにより、強誘電体膜に十分大きい電圧が印加され、大きい残留分極が得られる。
【００９１】
また、図１３（ｃ）に示すように、電位発生装置の出力端子５５の電位が変動した場合には、ソースフォロア回路の等価キャパシタＣ２は、ゲート・ソースオーバーラップ容量Ｃgsだけになる。したがって、容量Ｃgsを、例えばＣgs≒Ｃox／１００のように、十分小さく設定しておくことにより、強誘電体キャパシタ５１に分配される電圧Ｖｆを等価キャパシタＣ２に印加される電圧に比べて十分小さくすることができる。よって、出力端子５５の電圧変動によっても強誘電体膜の分極状態がほとんど影響を受けないことになる。
【００９２】
例えば、図７に示す論理変換回路の電位発生装置Ｅgn中のＮＭＩＳＦＥＴ又はＰＭＩＳＦＥＴを本実施形態のＭＩＳＦＥＴ９０により構成することにより、強誘電体膜への書き込み機能を高く維持しつつ、フローティングゲート（図７に示すフローティングゲート６４）の電圧の変動による強誘電体膜の分極の変動を抑制することができる。
【００９３】
本参考形態３の電位発生装置は、図１０に示す第２の実施形態の論理変換回路や、図１１に示す参考形態２における論理変換回路にも適用することができる。
【００９４】
（参考形態４）
本参考形態４においては、図２に示す電位発生装置の構造において、出力端子５５の電位に応じて電源電圧ＶDDと接地電圧ＶSSとの電位を変化させるようにする。つまり、図７に示すように、電位発生装置Ｅgnが論理変換回路中に組み込まれたときには、フローティングゲート６４（図７参照）の電位に応じて電源電圧ＶDDと接地電圧ＶSSとを変化させることになる。
【００９５】
図２に示す電位発生装置において、出力端子５５（フローティングゲート）の電位は、ＶSSからＶDDまでの範囲にある。
【００９６】
そして、電源電圧ＶDDを５Ｖとし、接地電圧ＶSSを−５Ｖとすると、出力端子５５（フローティングゲート）の電位が１Ｖのときには、ＰＭＩＳＦＥＴ５６のソース・ドレイン間電圧は６Ｖと非常に大きくなる。
【００９７】
一方、電源電圧ＶDDを５Ｖとし、接地電圧ＶSSを０Ｖとすると、出力端子５５（フローティングゲート）の電位が１Ｖのときには、ＰＭＩＳＦＥＴ５６のソース・ドレイン間電圧は１Ｖと非常に小さくなる。
【００９８】
そこで、出力端子５５（フローティングゲート）の電位が正のときには、ＶDD＝５（Ｖ），ＶSS＝０（Ｖ）とし、出力端子５５（フローティングゲート）の電位が負のときには、ＶDD＝０（Ｖ），ＶSS＝−５（Ｖ）とすることにより、ソース・ドレイン間電圧を適正な範囲に維持することができる。そして、このことにより、ゲート・ソース間の電圧を小さくすることができるので、強誘電体膜に印加される電圧を小さく維持することができ、強誘電体膜の分極の変動を抑制することができる。
【００９９】
本実施形態の電位発生装置は、図１０に示す参考形態１の論理変換回路や、図１１に示す参考形態２における論理変換回路にも適用することができる。
【０１００】
（参考形態５）
図１４は、参考形態５に係る電位発生装置の等価回路図である。同図に示すように、本参考形態５の電位発生装置は、図２に示す電位発生装置の入力端子５０にパストランジスタ９６を接続した構造を有している。パストランジスタ９６のゲートには、制御信号端子９８が接続され、基板領域にはバックゲート端子９９が接続され、ソースには入力端子５０が接続され、ドレインには前段入力端子９７が接続されている。
【０１０１】
そして、制御信号端子９８には、図８（ａ）に示すパルス信号が入力されたときのみパストランジスタ９６をＯＮとし、それ以外のときにはＯＦＦとするゲートバイアスが印加される。また、バックゲート端子９９には、パストランジスタ９６がＯＮのときには０Ｖの電圧が印加され、パストランジスタ９６がＯＦＦのときには−１Ｖの電圧が印加される。言い換えると、パストランジスタ９６のＯＦＦ時には、ＯＮ時よりも−１Ｖだけ基板領域の電圧が低く設定される。
【０１０２】
本参考形態５によると、このようなパストランジスタ９６のＯＮ，ＯＦＦ制御及びバックゲート端子９９の電圧制御により、パストランジスタ９６がＯＦＦになっていると、ドレイン・ソース容量Ｃdsが小さいので、強誘電体キャパシタ５１には電圧がほとんど分配されずに、ドレイン・ソース容量Ｃdsに電圧が大きく分配される。その結果、強誘電体キャパシタ５１の分極の変動を抑制することができる。
【産業上の利用可能性】
【０１０３】
本発明によれば、安定した論理変換回路が提供される。
【図面の簡単な説明】
【０１０４】
【図１】（ａ），（ｂ）は、それぞれ順に、電位発生装置の平面図およびXIb-XIb 線における断面図である。
【図２】図１の電位発生装置の等価回路図である。
【図３】（ａ），（ｂ）は、それぞれ順に、入力端子の電圧の時間変化を示すタイムチャート、及びゲート部及び出力端子の電圧の時間変化を示すタイムチャートである。
【図４】（ａ），（ｂ），（ｃ）は、それぞれ順に、ゲート部の電位安定性を調べるためのテスト用回路の構成を示す回路図、入力端子の電位の時間変化を示すタイムチャート、及びゲート部の電位の時間変化を示すタイムチャートである。
【図５】本発明の参考例１としての電位発生装置の等価回路である。
【図６】本発明の参考例２としての電位発生装置の等価回路図である。
【図７】本発明の第１の実施形態に係る論理変換回路の等価回路図である。
【図８】（ａ），（ｂ）は、それぞれ順に、第１の実施形態における２つの入力部の各入力端子に入力される入力信号の論理値を変化させたときのフローティングゲートの電位の時間変化を示すタイムチャート、及び強誘電体キャパシタに印加される電圧の時間変化を示すタイムチャートである。
【図９】第１の実施形態における図８（ａ）と同じ論理値入力に対する出力端子の電位の時間変化を示すタイムチャートである。
【図１０】本発明の参考形態１に係る論理変換回路の等価回路図である。
【図１１】本発明の参考形態２に係る論理変換回路の構成を示すブロック回路図である。
【図１２】（ａ），（ｂ）は、本発明の参考形態３に係るＭＩＳＦＥＴの構成を示す平面図及び縦断面図である。
【図１３】（ａ），（ｂ），（ｃ）は、それぞれ順に、参考形態３のＭＩＳＦＥＴが配置される電位発生装置の等価回路図，入力端子から入力するときのソースフォロア回路の等価キャパシタを示す回路図，及び出力端子の電位が変動するときのソースフォロア回路の等価キャパシタを示す回路図である。
【図１４】参考形態５に係る電位発生装置の等価回路図である。
【図１５】従来の公報に記載されている第２の従来例に係るニューロン素子（論理変換回路）の等価回路図である。
【図１６】従来例における制御端子に負のパルス信号を加えたときの入力信号に対する各部の電荷量を出力信号の論理値とを表にして示す図である。
【図１７】従来例における制御端子にさらに振幅の大きい負のパルス信号を加えたときの入力信号に対する各部の電荷量を出力信号Ｙの論理値とを表にして示す図である。
【図１８】（ａ），（ｂ）は、それぞれ順に、従来例に係るニューロン素子のフローティングゲートの電位の時間変化を示すタイミングチャート、及び強誘電体膜に印加される電圧の時間変化を示すタイミングチャートである。
【符号の説明】
【０１０５】
５０  第２の電極
５１  強誘電体キャパシタ
５２  第１の電極
５３  第１の電圧供給部
５４  第２のＭＩＳＦＥＴ
５５  電圧出力部
５７  第２の電圧供給部
５６  第１のＭＩＳＦＥＴ
５８  常誘電体キャパシタ
６１  ｎチャネル型ＭＩＳトランジスタ
６２  ソース端子
６３  ドレイン端子
６４  フローティングゲート
６５  複数の信号入力部
６５ａ  入力端子
６５ｃ  常誘電体膜
６６  ゲート絶縁膜
６７  制御端子
６９  負荷抵抗素子
７０  出力端子
７１  電源電圧供給端子
２１１  第１のゲート電極
２１２  第２のゲート電極
Ｅｎｇ  電位発生装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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