(57)【特許請求の範囲】
【請求項１】
セルアレー領域と周辺回路領域を定義するため半導体基板上に素子隔離領域を形成する段階と、
前記セルアレー領域の半導体基板上に第１ゲート電極、周辺回路領域の半導体基板上に第２ゲート電極及び第３ゲート電極を形成する段階と、
前記第２ゲート電極及び前記第３ゲート電極をマスクとして用い、前記第２ゲート電極及び前記第３ゲート電極の両側の半導体基板上に低濃度第１導電型不純物イオンを注入して第１導電型の第１不純物注入層を形成する段階と、
前記第１ゲート電極、第２ゲート電極及び第３ゲート電極の両側壁に第１スペーサをそれぞれ形成する段階と、
前記第１ゲート電極及び前記第１ゲート電極の第１スペーサをマスクとして用いて前記第１ゲート電極の第１スペーサ両側の半導体基板上に低濃度第１導電型不純物イオンを注入して第１導電型の第２不純物注入層を形成する段階と、
前記第３ゲート電極及び前記第３ゲート電極の第１スペーサをマスクとして用いて前記第３ゲート電極の第１スペーサ両側の半導体基板上に低濃度第２導電型不純物イオンを注入して第２導電型の第３不純物注入層を形成する段階と、
前記第１、第２及び第３ゲート電極を含んで前記半導体基板上にスペーサ形成用絶縁膜を形成する段階と、
前記周辺回路領域の前記スペーサ形成用絶縁膜をエッチングして前記第２ゲート電極及び第３ゲート電極の両側壁の第１スペーサ上に第２スペーサを形成する段階と、
前記第２ゲート電極及びその第１及び第２スペーサをマスクとして用い、前記第２ゲート電極の第１及び第２スペーサ両側の半導体基板上に高濃度第１導電型不純物イオンを注入して第１導電型の第４不純物注入層を形成する段階と、
前記第３ゲート電極及び第３ゲート電極の第１及び第２スペーサをマスクとして用い、前記第３ゲート電極の第２スペーサ両側の高濃度第２導電型不純物イオンを注入して第２導電型の第５不純物注入層を形成する段階とを含む半導体装置の製造方法。
【請求項２】
前記第１不純物注入層のイオンの拡散度は前記第２不純物注入層のイオンの拡散層より相対的に小さいことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１乃至第３ゲート電極はポリシリコンで形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１不純物注入層の形成段階は、５×１０12ｉｏｎｓ／ｃｍ2のドーズを有するヒ素を用いて５０ｋｅＶのエネルギーで遂行されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第２不純物注入層の形成段階は、５×１０12ｉｏｎｓ／ｃｍ2のドーズを有するリンを用いて３０ｋｅＶのエネルギーで遂行されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記第３不純物注入層の形成段階は、１×１０13ｉｏｎｓ／ｃｍ2のドーズを有する三フッ化ホウ素及びホウ素中選択された一つのイオンを用いて２０ｋｅＶのエネルギーで遂行されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記第４不純物注入層の形成段階は、５×１０15ｉｏｎｓ／ｃｍ2のドーズを有するヒ素を用いて５０ｋｅＶのエネルギーで遂行されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記第５不純物注入層の形成段階は、５×１０15ｉｏｎｓ／ｃｍ2のドーズを有する三フッ化ホウ素及びホウ素イオン中選択された一イオンを用いて２０ｋｅＶのエネルギーで遂行されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項９】
前記第５不純物注入層を形成する段階に後続するシリサイド膜形成工程で、前記セルアレー領域に残されたスペーサ形成用絶縁膜はセルアレー領域におけるシリサイド化を防止する障壁膜作用をすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１０】
前記第５不純物注入層形成後、周辺回路領域の半導体基板、第２及び第３ゲート電極上にシリサイド膜を形成する段階と、
半導体基板上に層間絶縁膜を形成する段階と、
前記セルアレー領域の第１ゲート電極の一側にある半導体基板の一部が露出される時まで前記層間絶縁膜の一部をエッチングしてコンタクトホールを形成し、前記スペーサ形成用絶縁膜がエッチング停止層として作用する段階を付加的に含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１１】
前記層間絶縁膜のエッチング比は、スペーサ形成用絶縁膜のエッチング比より５倍大きいことを特徴とする請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものであり、より詳しくはＤＲＡＭ装置の製造方法に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭ装置は、セルアレー領域と周辺回路領域に大別されるが、セルアレー領域には複数のメモリセルがマトリックス（matrix）形態で形成され、周辺回路領域にはメモリセルを駆動させるための回路が形成される。
【０００３】
セルアレー領域と周辺回路領域にそれぞれ形成されるトランジスタはそれぞれその用途が違うためその用途に合うようにトランジスタの特性が最適化される必要がある。従って、セルアレー領域のトランジスタは低濃度不純物領域からなる単一ソース／ドレーン領域のみで構成され、周辺回路領域のトランジスタはＬＤＤ構造（lightly Doped Drain Structure）を有するソース／ドレーン領域で構成される。
セルアレー領域と周辺回路領域のトランジスタにおいて、セルアレー領域のトランジスタは、単一スペーサを含み、周辺回路領域のトランジスタは、二重構造を持っていることを特徴とする。
【０００４】
図１乃至図３は、従来のＤＲＡＭ装置の製造方法によるＤＲＡＭ装置を示す断面である。
まず、図１乃至図３を参照すると、図１は、セルアレー領域の第１ＮＭＯＳトランジスタを示す。半導体基板上に形成されたゲート電極１２と、ゲート電極１２の両側壁に形成された約７００Å−８００Å範囲内の厚さを有するスペーサ１４、そしてスペーサ１４両側の半導体基板１０内に形成された低濃度ｎ型不純物領域１６ａを含む。
【０００５】
図２は、周辺回路領域の第２ＮＭＯＳトランジスタを示し、図３は、周辺回路領域のＰＭＯＳトランジスタを示す。第２ＮＭＯＳトランジスタは、半導体基板１０上に形成されたゲート電極１２、ゲート電極１２両側壁に約７００Å−８００Å範囲内の厚さを有するスペーサ１４を含み、ゲート電極１２両側の半導体基板内に形成された低濃度ｎ型不純物領域１５ａとスペーサ１４両側の半導体基板１０内に形成された高濃度ｎ型不純物領域１６ｂを含む。従って、第２ＮＭＯＳはＬＤＤ構造を有するようになる。
【０００６】
図３を参照すると、ＰＭＯＳは、半導体基板１０上に形成されたゲート電極１２、ゲート電極１２両側壁に約７００Å−８００Å範囲内の厚さを有するスペーサ１４を含み、ゲート電極１２両側の半導体基板内に形成された低濃度ｐ型またはｎ型不純物領域１５ｂとスペーサ１４両側の半導体基板１０内に形成された高濃度ｐ型不純物領域１６ｃを含む。従って、ＰＭＯＳはＬＤＤ構造を有する。
【０００７】
ｎ型不純物領域を構成するｎ型不純物としてはリン(Ｐ)、ヒ素(Ａｓ)等がある。ところがヒ素はリンより相対的に分子量が大きく重いため、イオン注入時、半導体基板に損傷を与えて漏洩電流を発生させる短所があって、リンはヒ素に比べて相対的に拡散度が大きいため、トランジスタの短チャンネル効果（short channel effect）を発生させる短所がある。
【０００８】
従って、確実なオン／オフ(ＯＮ／ＯＦＦ)機能と長いリフレッシュ時間のため、漏洩電流の減少が強く要求されるセルアレー領域のトランジスタには、リンが用いられることが一般的であり、周辺回路領域のトランジスタでは、長チャンネル（long channel）トランジスタの場合、リンイオンが用いられ、短チャンネル（short channel）の場合、漏洩電流の損失があってもトランジスタの基本特性のためヒ素が用いられることが一般的である。
【０００９】
前述したように、リンイオンは拡散度が大きいため短チャンネル効果を増大させる短所があるので、セルアレー領域にあるＮＭＯＳトランジスタにおいて、まずゲート電極両側壁にスペーサが形成された後、ゲート電極とスペーサがマスクとして用いられるイオン注入工程でｎ型不純物注入層が形成され、最大の有効チャンネル長さが確保される。ところが、この場合ｎ型不純物がゲート電極の両側半導体基板内まで拡散できるように熱処理工程が遂行されるが、所望の位置までｎ型不純物が拡散されることを制御することが難しく、周辺回路領域の不純物も同時に拡散されて周辺回路領域にあるトランジスタの有効チャンネル長さが減少される。これにより、素子失敗（fail）が発生される。
【００１０】
特に、周辺回路領域のＰＭＯＳを構成しているｐ型不純物領域は、極めて大きい拡散度を有するホウ素で形成されるため、ＰＭＯＳは、有効チャンネル長さの減少による影響をさらに大きく受けることになる。
【００１１】
前述のように、図３は、周辺回路領域のＰＭＯＳを示す。図３で低濃度ｐ型不純物領域が低濃度ｎ型不純物領域１６ｃに置き換えられて形成できる。このように低濃度ｎ型不純物領域に低濃度ｐ型不純物領域が置き換えられれば、セルアレー領域の低濃度ｎ型不純物を拡散させるための熱処理工程時、ＰＭＯＳの有効チャンネル長さを減少させる問題を防止できる。
【００１２】
しかし、ＰＭＯＳトランジスタの構造を図３に示されたように形成する場合、後続熱処理工程により高濃度ｐ型不純物が必ず低濃度ｎ型不純物領域とオーバーラップする必要があるため、スペーサの厚さ及び熱処理条件をよく調節しなければならない難しさがある。そして、高濃度のｐ型不純物の拡散により、ＬＤＤ領域の低濃度ｎ型領域１６ｃの不純物が拡散されるがｐ型不純物の濃度が約１００倍以上であるため、相変らずＬＤＤ領域がｐ型高濃度を保持するようになる。従って、ホットキャリア効果を十分に防止できない新しい問題が発生される。
【００１３】
【発明が解決しようとする課題】
本発明は、上述の諸般問題を解決するために提案されたものとして、後続熱処理工程時トランジスタの不純物イオンを側面拡散することによって、トランジスタの有効チャンネル長さが減少されることを防止でき、短チャンネル効果を防止でき、ホットキャリア効果を防止できるため向上された半導体装置の製造方法を提供する。
【００１４】
【課題を解決するための手段】
（構成）
上述の目的を達成するために提案された本発明の特徴によると、半導体装置の製造方法は、セルアレー領域と周辺回路領域を定義するため半導体基板上に素子隔離領域を形成する段階と、セルアレー領域の半導体基板上に第１ゲート電極、周辺回路領域の半導体基板上に第２ゲート電極及び第３ゲート電極を形成する段階と、第２ゲート電極及び第３ゲート電極をマスクとして用い、第２ゲート電極及び第３ゲート電極の両側の半導体基板上に低濃度不純物イオンを注入して第１導電型の第１不純物注入層を形成する段階と、第１ゲート電極、第２ゲート電極及び第３ゲート電極の両側壁に第１スペーサを形成する段階と、第１ゲート電極及び第１スペーサをマスクとして用いて第１ゲート電極の第１スペーサ両側の半導体基板上に低濃度不純物イオンを注入して第１導電型の第２不純物注入層を形成する段階と、第３ゲート電極及びその第１スペーサをマスクとして用いて第３ゲート電極の第１スペーサ両側の半導体基板上に低濃度不純物イオンを注入して第２導電型の第３不純物注入層を形成する段階と、第１、第２及び第３ゲート電極を含んで半導体基板上にスペーサ形成用絶縁膜を形成する段階と、周辺回路領域のスペーサ形成用絶縁膜をエッチングして第２ゲート電極及び第３ゲート電極の両側壁の第１スペーサ上に第２スペーサを形成する段階と、第２ゲート電極及びその第１及び第２スペーサをマスクとして用い、第２ゲート電極の第１及び第２スペーサ両側の半導体基板上に高濃度不純物イオンを注入して第１導電型の第４不純物注入層を形成する段階と、第３ゲート電極及びその第１及び第２スペーサをマスクとして用い、第３ゲート電極の第２スペーサ両側の高濃度ｐ型第５不純物イオンを注入して第２導電型の第５不純物注入層を形成する段階とを含む。
【００１５】
上述の目的を達成するため提案された本発明の他の特徴によると、半導体装置の製造方法は、半導体基板上にゲート電極を形成する段階と、ゲート電極をマスクとして用いてゲート電極両側の半導体基板上に低濃度第１導電型不純物イオンを注入して第１不純物注入層を形成する段階と、ゲート電極の両側壁に第１スペーサを形成する段階と、第１スペーサとゲート電極をマスクとして用いて第１スペーサ両側の半導体基板上に低濃度第２導電型不純物イオンを注入して第２不純物注入層を形成する段階と、第１スペーサ上に第２スペーサを形成する段階と、第１スペーサ、第２スペーサ及びゲート電極をマスクとして用い、高濃度第２導電型不純物イオンを注入して第３不純物注入層を形成する段階と、不純物注入層が拡散するように熱処理し、第１不純物注入層と第２不純物注入層が拡散して相互オーバーラップされるようにする段階とを含む。
【００１６】
図３０を参照すると、本発明の実施例による新規な半導体装置の製造方法は、ゲート電極両側の半導体基板上に低濃度第１導電型不純物イオンを注入し、ゲート電極の両側壁に第１スペーサ両側の半導体基板上に低濃度第２導電型不純物イオンを注入し、ゲート電極の両側壁に第１及び第２スペーサ両側の半導体基板上に高濃度第２導電型不純物イオンを注入する。次に注入されたイオンを熱処理を通して拡散させる。このような半導体装置の製造方法によって、拡散工程中二重ＬＤＤ構造が形成でき、短チャンネル効果とホットキャリア効果を防止できる。
【００１７】
【発明の実施の形態】
図４乃至図３１、図５乃至図３２及び図６乃至図３３は本発明によるＤＲＡＭ装置の製造方法を順次に示す図面である。
【００１８】
まず、図４乃至図６を参照すると、まず半導体基板１００内にセルアレー領域と周辺回路領域を定義して素子隔離領域(図示せず）が形成される。半導体基板１００上に導電膜、例えば、ポリシリコン膜が蒸着された後、これがパターニングされて図４に示された、セルアレー領域の第１ＮＭＯＳトランジスタの第１ゲート電極１０２ａ、図５に示された、周辺回路領域第２ＮＭＯＳトランジスタの第２ゲート電極１０２ｂ及び図６に示された、周辺回路領域のＰＭＯＳトランジスタの第３ゲート電極１０２ｃがそれぞれ形成される。
【００１９】
デザインルールに対してセルアレー領域が周辺回路領域よりもっと集積的な影響を受けるためセルアレー領域に形成される第１ＮＭＯＳトランジスタの第１ゲート電極幅が周辺回路領域に形成されるトランジスタの第２ゲート電極の幅及び第３ゲート電極の幅より相対的に小さい。ゲート電極は、ポリシリコン膜で形成される。
【００２０】
ゲート電極１０２ａを含み、半導体基板１００上にフォトレジスト膜が形成された後、フォトエッチング技術でフォトレジスト膜がエッチングされて周辺回路領域を露出させる第１フォトレジスト膜パターン１０３が形成される。すなわち、セルアレー領域は第１フォトレジスト膜パターン１０３により遮られるようになる。
【００２１】
続いて、第１フォトレジスト膜パターン１０３と周辺回路領域ゲート電極１０２ｂ，１０２ｃをマスクとして用いられて低濃度ｎ型不純物イオン、例えば、ヒ素イオンが半導体基板１００上に注入されて低濃度ｎ型第１不純物注入層１０４ｂ，１０４ｃが形成される。この場合、５×１０12ｉｏｎｓ／ｃｍ2のドーズを有するヒ素が５０ｋｅＶのエネルギーで注入される。
【００２２】
図７乃至図９を参照すると、第１フォトレジスト膜パターン１０３が除去された後、ゲート電極１０２（１０２ａ，１０２ｂ，１０２ｃ）を含んで半導体基板１００上にスペーサ形成のための絶縁膜が形成される。例えば、シリコン窒化膜が形成される。絶縁膜が異方性エッチングされてセルアレー領域と周辺回路領域のゲート１０２（１０２ａ，１０２ｂ，１０２ｃ）の両側壁にそれぞれ約４００Åの厚さを有する第１スペーサ１０６（１０６ａ，１０６ｂ，１０６ｃ）が形成される。
【００２３】
図１０乃至図１２を参照すると、前述したような方法で、セルアレー領域を露出させる第２フォトレジスト膜パターン１０７が形成される。すなわち、周辺回路領域は第２フォトレジスト膜パターン１０７で遮られるようになる。フォトレジスト膜パターン１０７と第１ゲート電極１０２ａ及び第１スペーサ１０６ａがマスクとして用いられて低濃度ｎ型不純物イオン、例えば、リンイオンが半導体基板に注入され、セルアレー領域にあるＮＭＯＳトランジスタの第１スペーサ１０６ａ両側の半導体基板１００内に低濃度ｎ型第２不純物注入層１０８ａが形成される。この場合、５×１０12ｉｏｎｓ／ｃｍ2のドーズを有するリンが３０ｋｅＶのエネルギーで注入される。この場合第２不純物注入層１０８ａのリンイオンは第１不純物注入層１０４（１０４ｂ，１０４ｃ）のヒ素イオンより相対的に拡散度がさらに大きい。
【００２４】
図１３乃至図１５を参照すると、第２フォトレジスト膜パターン１０７が除去された後、周辺回路領域にＰＭＯＳトランジスタが形成される領域を露出させる第３フォトレジスト膜パターン１０９が形成される。すなわち、セルアレー領域と第２ＮＭＯＳ領域は第３フォトレジスト膜パターン１０９により遮られるようになる。
【００２５】
第３フォトレジスト膜パターン１０９、第３ゲート電極１０２ｃ及び第１スペーサ１０６ｃがマスクとして用いられてｐ型不純物イオン、例えば、ホウ素または三フッ化ホウ素(ＢＦ3)イオンが注入されて低濃度ｐ型第３不純物注入層１１０ｃが形成される。この場合、１×１０13ｉｏｎｓ／ｃｍ2のドーズを有するホウ素または三フッ化ホウ素が２０ｋｅＶのエネルギーで注入される。
【００２６】
次に、図１６乃至図１８を参照すると、第３フォトレジスト膜パターン１０９が除去された後、ゲート電極１０２（１０２ａ，１０２ｂ，１０２ｃ）を含んで半導体基板１００上にセルアレー領域のシリサイド化防止及び第２スペーサ形成用絶縁膜１１２、例えば、シリコン窒化膜が形成される。
【００２７】
図１９乃至図２１を参照すると、半導体基板１００上の周辺回路領域を露出させる第４フォトレジスト膜パターン１１１が形成された後、第４フォトレジスト膜パターン１１１がマスクとして用いられ、絶縁膜１１２が異方性エッチングされ、周辺回路領域にあるゲート電極１０２ｂ，１０２ｃの両側の第１スペーサ１０６ｂ，１０６ｃ上に約４００Åの厚さを有する第２スペーサ１１２ｂ，１１２ｃが形成されて二重スペーサが構成される。
【００２８】
そして、エッチング工程中、第４フォトレジスト膜パターン１１１により遮られてエッチングされずに残っているセルアレー領域のスペーサ形成用絶縁膜１１２ａは後続工程でシリサイド防止膜として作用する。第４フォトレジスト膜パターン１１１が除去される。
【００２９】
図２２乃至図２４を参照すると、周辺回路領域の第２ＮＭＯＳが形成される領域を露出させる第５フォトレジスト膜パターン１１３が形成される。すなわち、セルアレー領域と周辺回路領域のＰＭＯＳ領域は第５フォトレジスト膜パターン１１３により遮られる。第５フォトレジスト膜パターン１１３、ゲート電極１０２ｂ、第１スペーサ１０６ｂ及び第２スペーサ１１２ｂがマスクとして用いられて高濃度ｎ型第３不純物イオン、例えば、ヒ素イオンが半導体基板内に注入されて高濃度ｎ型第４不純物注入層１１４ｂが形成される。この場合、５×１０15ｉｏｎｓ／ｃｍ2のドーズを有するヒ素が５０ｋｅＶのエネルギーで注入される。
【００３０】
図２５乃至図２７を参照すると、第５フォトレジスト膜パターン１１３が除去された後、前述した方法で半導体基板１００上に周辺回路領域のＰＭＯＳトランジスタが形成される領域が露出されるよう第６フォトレジスト膜パターン１１５が形成される。第６フォトレジスト膜パターン１１５、第３ゲート電極１０２ｃ、第１スペーサ１０６ｃ及び第２スペーサ１１２ｃがマスクとして用いられ、ｐ型不純物イオン、例えば、三フッ化ホウ素やホウ素がイオン注入されて高濃度ｐ型第５不純物注入層１１６ｃが形成される。この場合５×１０15ｉｏｎｓ／ｃｍ2のドーズを有する三フッ化ホウ素やホウ素が２０ｋｅＶのエネルギーで注入される。
【００３１】
その結果、ＰＭＯＳゲート電極両側の半導体基板内に低濃度のｎ型第１不純物注入層１０４ｃ、低濃度のｐ型第３不純物注入層１１０ｃ及び高濃度のｐ型第５不純物注入層１１６ｃが形成される。そして、第６フォトレジスト膜パターン１１５が除去される。
【００３２】
図２８乃至図３０を参照すると、ＤＲＡＭ装置の消費電力を低め、動作速度を向上させるためのシリサイド膜形成工程が進められる。半導体基板全面にＴｉ、Ｔａ、ＣｏまたはＭｏのような転移金属膜（図示せず）が積層される。続いて熱処理工程が遂行され、転移メタルが周辺回路領域にあるゲート電極１０２の上部、すなわち、ポリシリコン膜の上部と周辺回路領域に露出されたシリコン基板１００と反応してシリサイド膜が形成されるようにする。シリサイド膜形成工程間、セルアレー領域に形成されているスペーサ形成用絶縁膜１１２ａはセルアレー領域にシリサイド膜が形成されることを防止する。これはセルアレー領域にあるトランジスタにシリサイド化反応を許すようになると漏洩電流が大きくなる問題が生じるためである。
【００３３】
このシリサイド膜形成工程における熱により、不純物注入層が拡散してセルアレー領域の第１ゲート電極両側の半導体基板内に低濃度ｎ型第２不純物領域１０８ａが形成され、周辺回路領域の第２ゲート電極両側の半導体基板１００内に低濃度ｎ型第１不純物領域１０４ｂ、第２ゲート電極の第２スペーサ両側の半導体基板内に高濃度ｎ型第４不純物領域１１４ｂが形成され、周辺回路領域の第３ゲート電極両側の半導体基板１００内に低濃度ｎ型第１不純物領域１０４ｃ、第３ゲート電極の第１スペーサ１０６ｃ両側の半導体基板内に低濃度ｐ型第３不純物領域１１０ｃが形成され、第３ゲート電極の第２スペーサ１１２ｃ両側の半導体基板内に高濃度ｐ型第５不純物領域１１６ｃが形成される。
【００３４】
後続膜形成時、半導体装置に加えられる熱により第３ゲート電極両側の低濃度ｎ型第１不純物領域１０４ｃと低濃度ｐ型第３不純物領域１１０ｃがオーバーラップ（overlap）されてｎ型第１不純物領域１０４ｃが低濃度のｐ型不純物領域に変わるようになる。
シリサイド膜形成後、シリサイド防止膜１１２ａ、シリサイド膜１１８及び第２スペーサ１１２ｂがエッチングされない選択的エッチングに、未反応状態で残っている転移金属膜が除去される。その結果、ソース／ドレーン領域の面抵抗を低めてＤＲＡＭの動作速度が向上される。
【００３５】
図３１乃至図３３を参照すると、半導体基板１００上に層間絶縁膜１２０を形成した後、層間絶縁膜１２０上にセルアレー領域の導電層間の電気的連結のためのコンタクトホールを定義し、前述したような方法で第７フォトレジスト膜パターン(図示せず）が形成される。第７フォトレジスト膜パターンをマスクとして用いる異方性エッチング工程でコンタクトホールが形成される。異方性エッチング工程では、層間絶縁膜のエッチング比がスペーサ形成用絶縁膜１１２ａのエッチング比に比べて少なくとも５倍は大きいため自己整列型コンタクトホールが形成でき、過度なエッチングにより半導体基板が損傷されることを最大限減少でき、安定した半導体装置の形成が容易になる。
【００３６】
セルアレー領域のＮＭＯＳトランジスタは単一スペーサと低濃度のｎ型不純物領域１０８ａからなる単一ソース／ドレーン領域で構成されている。反面、周辺回路領域のトランジスタは二重スペーサで構成されている。そして周辺回路領域のＮＭＯＳトランジスタは低濃度のｎ型不純物領域１０４ｂと高濃度のｎ型不純物領域１１４ｂからなるＬＤＤ構造のソース／ドレーン領域で構成される反面周辺回路領域のＰＭＯＳトランジスタは低濃度のｎ型不純物領域１０４ｃ、低濃度のｐ型不純物領域１１０ｃ及び高濃度のｐ型不純物領域１１６ｃで重なった二重ＬＤＤ構造のソース／ドレーン領域で構成される。
【００３７】
周辺回路領域のＰＭＯＳトランジスタが二重ＬＤＤ構造で形成されるため短チャンネル効果を防止でき、ホットキャリア効果を効果的に減少させることができる。またセルアレー領域ではシリサイド防止膜でありながら、導電層連結のためのエッチング停止層を備えることによって工程を単純化して安定した素子具現をできる。
【００３８】
図面及び詳細な説明で本発明の望ましい実施例が記述され、特定用語が用いられたが、これは前記特許請求の範囲に開示されている発明の範囲を制限しようとする目的とするものではなく、技術的な概念として用いられたものである。従って、本発明は常時実施例に限らず当業者の水準でその変形及び改良が可能である。特に素子の特性によってセルアレー部には自己整列型コンタクトホールを構成することにエッチング停止層として用いられる反面、周辺回路の場合は、シリサイドが形成されない二重構造の半導体装置の構造を具現したり、周辺回路のみシリサイド構造を有する反面セルアレー部はエッチング停止層の用途で用いない場合もある。
【００３９】
【発明の効果】
本発明による半導体装置の製造方法では周辺回路領域のＰＭＯＳトランジスタのソース／ドレーン領域を低濃度のｎ型不純物領域、低濃度のｐ型不純物領域及び高濃度のｐ型不純物領域で重なった二重ＬＤＤ構造で形成する。従って、拡散度がｐ型不純物より低い低濃度のｎ型不純物領域がチャンネルに隣接して存在するためセルアレー領域のｎ型不純物領域がゲートのへり部分まで拡散できるようにする後続熱処理工程時ＰＭＯＳトランジスタの不純物領域の側面拡散による有効チャンネル長さが減少する問題を防止でき、また、ｎ型不純物領域が図３に示されている従来のＬＤＤ構造のｎ型不純物領域に比べて薄いため低濃度のｐ型不純物領域がｎ型不純物領域と容易にオーバーラップできる。そして、高濃度のｐ型不純物領域と低濃度のｎ型不純物領域が直接接触せずに低濃度のｐ型不純物の拡散により低濃度ｎ型不純物領域がオーバーラップされてホットキャリア効果が生じることを防止できる効果がある。
【図面の簡単な説明】
【図１】  従来のＤＲＡＭ装置の製造方法によるＤＲＡＭ装置を示す断面図である。
【図２】  従来のＤＲＡＭ装置の製造方法によるＤＲＡＭ装置を示す断面図である。
【図３】  従来のＤＲＡＭ装置の製造方法によるＤＲＡＭ装置を示す断面図である。
【図４】  本発明であるＤＲＡＭ装置の製造方法によって周辺回路領域に低濃度ｎ型不純物注入層が形成されたＤＲＡＭ装置を示す断面図である。
【図５】  本発明であるＤＲＡＭ装置の製造方法によって周辺回路領域に低濃度ｎ型不純物注入層が形成されたＤＲＡＭ装置を示す断面図である。
【図６】  本発明であるＤＲＡＭ装置の製造方法によって周辺回路領域に低濃度ｎ型不純物注入層が形成されたＤＲＡＭ装置を示す断面図である。
【図７】  本発明であるＤＲＡＭ装置の製造方法によって第１スペーサが形成されたＤＲＡＭ装置を示す断面図である。
【図８】  本発明であるＤＲＡＭ装置の製造方法によって第１スペーサが形成されたＤＲＡＭ装置を示す断面図である。
【図９】  本発明であるＤＲＡＭ装置の製造方法によって第１スペーサが形成されたＤＲＡＭ装置を示す断面図である。
【図１０】  本発明であるＤＲＡＭ装置の製造方法によってセルアレー領域に低濃度ｎ型不純物注入層が形成されたＤＲＡＭ装置を示す断面図である。
【図１１】  本発明であるＤＲＡＭ装置の製造方法によってセルアレー領域に低濃度ｎ型不純物注入層が形成されたＤＲＡＭ装置を示す断面図である。
【図１２】  本発明であるＤＲＡＭ装置の製造方法によってセルアレー領域に低濃度ｎ型不純物注入層が形成されたＤＲＡＭ装置を示す断面図である。
【図１３】  本発明であるＤＲＡＭ装置の製造方法によって周辺回路領域に低濃度ｐ型不純物注入層が形成されたＤＲＡＭ装置を示す断面図である。
【図１４】  本発明であるＤＲＡＭ装置の製造方法によって周辺回路領域に低濃度ｐ型不純物注入層が形成されたＤＲＡＭ装置を示す断面図である。
【図１５】 本発明であるＤＲＡＭ装置の製造方法によって周辺回路領域に低濃度ｐ型不純物注入層が形成されたＤＲＡＭ装置を示す断面図である。
【図１６】  本発明であるＤＲＡＭ装置の製造方法によって第２スペーサ形成用絶縁膜が形成されたＤＲＡＭ装置を示す断面図である。
【図１７】  本発明であるＤＲＡＭ装置の製造方法によって第２スペーサ形成用絶縁膜が形成されたＤＲＡＭ装置を示す断面図である。
【図１８】  本発明であるＤＲＡＭ装置の製造方法によって第２スペーサ形成用絶縁膜が形成されたＤＲＡＭ装置を示す断面図である。
【図１９】  本発明であるＤＲＡＭ装置の製造方法によって周辺回路領域に第２スペーサが形成されたＤＲＡＭ装置を示す断面図である。
【図２０】  本発明であるＤＲＡＭ装置の製造方法によって周辺回路領域に第２スペーサが形成されたＤＲＡＭ装置を示す断面図である。
【図２１】  本発明であるＤＲＡＭ装置の製造方法によって周辺回路領域に第２スペーサが形成されたＤＲＡＭ装置を示す断面図である。
【図２２】  本発明であるＤＲＡＭ装置の製造方法によって周辺回路領域に高濃度ｎ型不純物注入層が形成されたＤＲＡＭ装置を示す断面図である。
【図２３】  本発明であるＤＲＡＭ装置の製造方法によって周辺回路領域に高濃度ｎ型不純物注入層が形成されたＤＲＡＭ装置を示す断面図である。
【図２４】  本発明であるＤＲＡＭ装置の製造方法によって周辺回路領域に高濃度ｎ型不純物注入層が形成されたＤＲＡＭ装置を示す断面図である。
【図２５】  本発明であるＤＲＡＭ装置の製造方法によって周辺回路領域に高濃度ｐ型不純物注入層が形成されたＤＲＡＭ装置を示す断面図である。
【図２６】  本発明であるＤＲＡＭ装置の製造方法によって周辺回路領域に高濃度ｐ型不純物注入層が形成されたＤＲＡＭ装置を示す断面図である。
【図２７】  本発明であるＤＲＡＭ装置の製造方法によって周辺回路領域に高濃度ｐ型不純物注入層が形成されたＤＲＡＭ装置を示す断面図である。
【図２８】  本発明であるＤＲＡＭ装置の製造方法によって周辺回路領域にシリサイド膜が形成され、注入層がある程度拡散されたＤＲＡＭ装置を示す断面図である。
【図２９】  本発明であるＤＲＡＭ装置の製造方法によって周辺回路領域にシリサイド膜が形成され、注入層がある程度拡散されたＤＲＡＭ装置を示す断面図である。
【図３０】  本発明であるＤＲＡＭ装置の製造方法によって周辺回路領域にシリサイド膜が形成され、注入層がある程度拡散されたＤＲＡＭ装置を示す断面図である。
【図３１】  本発明であるＤＲＡＭ装置の製造方法によってセルアレー領域にコンタクトホールが形成されたＤＲＡＭ装置を示す断面図である。
【図３２】  本発明であるＤＲＡＭ装置の製造方法によってセルアレー領域にコンタクトホールが形成されたＤＲＡＭ装置を示す断面図である。
【図３３】  本発明であるＤＲＡＭ装置の製造方法によってセルアレー領域にコンタクトホールが形成されたＤＲＡＭ装置を示す断面図である。
【符号の説明】
１００  半導体基板
１０２  ゲート電極
１０４ｂ，１０４ｃ  低濃度ｎ型第１不純物注入層
１０８ａ  低濃度ｎ型第２不純物注入層
１０６  第１スペーサ
１１２ｂ，１１２ｃ  第２スペーサ
１１０ｃ  低濃度ｐ型第３不純物注入層
１１２、１２０  絶縁膜
１１４ｂ  高濃度ｎ型第４不純物注入層
１１６ｃ  高濃度ｐ型第５不純物注入層
１１８  シリサイド膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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