【手続補正書】
【提出日】平成20年9月25日(2008.9.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のＳＲＡＭセルを備えるＳＲＡＭアレイであって、
前記ＳＲＡＭセルの各々が、ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって、各交差結合インバータがＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、
一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、を備え、
前記ＳＲＡＭセルの少なくとも２つの隣り合うＮＦＥＴがボディ領域間に漏れ経路を共有し、さらに、少なくとも２つの隣り合うＮＦＥＴが、ソース／ドレイン拡散領域とそれぞれのボディ領域の間に位置付けされた前記ソース・ドレイン拡散領域の下の漏れ経路拡散領域とを有し、ここで、前記ソース／ドレイン拡散領域は前記表面シリコン層の中に部分的に延び、かつ前記漏れ経路拡散領域は前記ソース／ドレイン拡散の底から下に前記ＳＯＩ埋込み酸化物層まで延びており、さらに、前記漏れ経路拡散領域が、前記ソース／ドレイン拡散と同じドーパント型を前記ソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらす、ＳＲＡＭアレイ。
【請求項２】
前記ソース／ドレイン拡散領域の下の前記漏れ経路拡散領域が、前記ソース／ドレイン拡散領域と異なる種を逆ドープされている、請求項１に記載のＳＲＡＭアレイ。
【請求項３】
各ＳＲＡＭセルが６トランジスタＣＭＯＳ  ＳＲＡＭセルであり、前記６トランジスタＣＭＯＳ  ＳＲＡＭセルの４個のＮＦＥＴのボディ領域が、隣り合う浅いソース／ドレイン拡散の下に形成された漏れ経路拡散領域で互いに全て連結されている、請求項１に記載のＳＲＡＭアレイ。
【請求項４】
前記漏れ経路拡散領域を共有する前記ＮＦＥＴの１つが前記パス・ゲートＮＦＥＴの１つであり、かつ前記漏れ経路拡散領域を共有する他のＮＦＥＴが前記インバータＮＦＥＴの１つである、請求項１に記載のＳＲＡＭアレイ。
【請求項５】
前記ＮＦＥＴが（１００）結晶方位シリコン領域に製造されている、請求項１に記載のＳＲＡＭアレイ。
【請求項６】
前記ＰＦＥＴが（１１０）結晶方位シリコン領域に製造されている、請求項１に記載のＳＲＡＭアレイ。
【請求項７】
ＳＲＡＭアレイの中の一対の隣り合うＳＲＡＭセルであって、
前記対が第１のＳＲＡＭセルおよび第２のＳＲＡＭセルを備え、前記隣り合うＳＲＡＭセルの各々が、
ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって、各交差結合インバータがＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、
一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、を備え、
前記第１のＳＲＡＭセルの前記ＮＦＥＴの少なくとも１つと前記第２のＳＲＡＭセルの前記ＮＦＥＴの少なくとも１つとが、ボディ領域間に漏れ経路を共有し、前記漏れ経路を共有する前記それぞれのＮＦＥＴが互いに隣接し、さらに、前記少なくとも２つの隣り合うＮＦＥＴがソース／ドレイン拡散領域とそれぞれのボディ領域の間に位置付けされた前記ソース／ドレイン拡散領域の下の漏れ経路拡散領域とを有し、ここで、前記ソース／ドレイン拡散領域は前記表面シリコン層の中に部分的に延び、かつ前記漏れ経路拡散領域は前記ソース／ドレイン拡散の底から下に前記ＳＯＩ埋込み酸化物層まで延びており、さらに、前記漏れ経路拡散領域が、前記ソース／ドレイン拡散と同じドーパント型を前記ソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらす、一対の隣り合うＳＲＡＭセル。
【請求項８】
ＳＲＡＭアレイの中の一対の隣り合うＳＲＡＭセルであって、
前記対が第１のＳＲＡＭセルおよび第２のＳＲＡＭセルを備え、前記隣り合うＳＲＡＭセルの各々が、
ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって、各交差結合インバータがＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、
一対のビット線を前記交差結合インバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、を備え、
前記第１のＳＲＡＭセルの前記ＰＦＥＴの少なくとも１つと前記第２のＳＲＡＭセルの前記ＰＦＥＴの少なくとも１つとが、ボディ領域間に漏れ経路を共有し、前記漏れ経路を共有する前記それぞれのＰＦＥＴが互いに隣接し、さらに、前記少なくとも２つの隣り合うＰＦＥＴがソース／ドレイン拡散領域とそれぞれのボディ領域の間に位置付けされた前記ソース・ドレイン拡散領域の下の漏れ経路拡散領域とを有し、ここで、前記ソース／ドレイン拡散領域は前記表面シリコン層の中に部分的に延び、かつ前記漏れ経路拡散領域は前記ソース／ドレイン拡散の底から下に前記ＳＯＩ埋込み酸化物層まで延びており、さらに、前記漏れ経路拡散領域が、前記ソース／ドレイン拡散と同じドーパント型を前記ソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらす、一対の隣り合うＳＲＡＭセル。
【請求項９】
ＳＲＡＭアレイの中の一対の隣り合うＳＲＡＭセルであって、前記対が第１のＳＲＡＭセルおよび第２のＳＲＡＭセルを備え、前記ＳＲＡＭセルの各々が２つの縦の辺および２つの横の辺を有し、前記隣り合うＳＲＡＭセルが縦の辺を共有し、前記隣り合うＳＲＡＭセルの各々が、
ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって、交差結合ＣＭＯＳインバータ各々がＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、
一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、を備え、
前記パス・ゲートＮＦＥＴおよびインバータＮＦＥＴの各１つが前記ＳＲＡＭセルの横の辺の各々に沿って位置付けされており、それによって、前記ＳＲＡＭセルの同じ横の辺に接して位置付けされた前記パス・ゲートＮＦＥＴおよびインバータＮＦＥＴが、ひとつの対を構成し、かつ隣り合う浅いソース／ドレイン拡散の下に形成された漏れ経路拡散領域で連結されたボディ領域を有し、ここで、前記浅いソース／ドレイン拡散領域は前記表面シリコン層の中に部分的に延び、かつ前記漏れ経路拡散領域は前記ソース／ドレイン拡散の底から下に前記ＳＯＩ埋込み酸化物層まで延びており、さらに、前記漏れ経路拡散領域が、前記ソース／ドレイン拡散と同じドーパント型を前記ソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらす、一対の隣り合うＳＲＡＭセル。
【請求項１０】
行と列の形に構成された複数のＳＲＡＭセルを備えるＳＲＡＭアレイであって、前記ＳＲＡＭセルの各々が２つの縦の辺および２つの横の辺を有し、前記ＳＲＡＭセルが、
ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって、各交差結合インバータがＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、
一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、をさらに備え、そして、
前記ＳＲＡＭセルの少なくとも２つの隣り合うＮＦＥＴがボディ領域間に漏れ経路を共有し、さらに、前記少なくとも２つの隣り合うＮＦＥＴがソース／ドレイン拡散領域とそれぞれのボディ領域の間に位置付けされた前記ソース／ドレイン拡散領域の下の漏れ経路拡散領域とを有し、ここで、前記ソース／ドレイン拡散領域は前記表面シリコン層の中に部分的に延び、かつ前記漏れ経路拡散領域は前記ソース／ドレイン拡散の底から下に前記ＳＯＩ埋込み酸化物層まで延びており、さらに、前記漏れ経路拡散領域が、前記ソース／ドレイン拡散と同じドーパント型を前記ソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらし、そして、
前記ＳＲＡＭアレイの特定の行に配列された前記ＳＲＡＭセルの各々が、前記行の終端点と一致する各々の１つの縦の辺を有する少なくとも２つの前記ＳＲＡＭセルを除いて、同じ行に位置付けされた２つの他のＳＲＡＭセルと縦の辺を共有し、さらに、前記漏れ経路拡散領域で連結されたボディ領域を有する前記ＳＲＡＭアレイの前記特定の行に配列された各ＳＲＡＭセルの前記少なくとも２つの隣り合うＮＦＥＴが、前記行の終端点と一致する１つの縦の辺を有する前記少なくとも２つの前記ＳＲＡＭセルを除いて、隣り合う浅いソース／ドレイン拡散領域の下に位置付けされた漏れ経路拡散領域で前記ＳＲＡＭセルと縦の辺を共有する隣り合うＳＲＡＭセルに含まれたＮＦＥＴのボディ領域にさらに連結されたボディ領域を有し、そして、その前記行の終端点と一致する１つの縦の辺を有する前記少なくとも２つの前記ＳＲＡＭセルが、隣り合う浅いソース／ドレイン拡散領域の下に位置付けされた漏れ経路拡散領域で、前記行の前記終端点の反対側の縦の辺に接した１つのＳＲＡＭセルに位置付けされたＮＦＥＴのボディ領域に連結されたボディ領域を有する少なくとも一対のＮＦＥＴを有し、それによって、
隣り合う浅いソース／ドレイン拡散領域の下に位置付けされた漏れ経路拡散領域で連結されたボディ領域を有するＮＦＥＴの連続したチェーンが、前記ＳＲＡＭアレイの前記特定の行の端から端まで存在している、ＳＲＡＭアレイ。
【請求項１１】
ＣＭＯＳ混成方位基板に製造されたマイクロプロセッサであって、
前記マイクロプロセッサが論理部分およびキャッシュ・メモリ部分を備え、前記キャッシュ・メモリ部分が少なくとも１つのＣＭＯＳ  ＳＲＡＭアレイをさらに備え、そして、
前記論理部分が、（１１０）結晶方位バルク・シリコン領域に製造されたＰＦＥＴおよび（１００）結晶方位ＳＯＩシリコン領域に製造されたＮＦＥＴを一部に備え、ここで、前記論理部分の前記ＮＦＥＴが浮遊ボディ領域を有し、さらに、
前記ＣＭＯＳ  ＳＲＡＭアレイが、（１１０）結晶方位シリコン領域に製造されたＰＦＥＴおよび（１００）結晶方位ＳＯＩシリコン領域に製造されたＮＦＥＴを一部に備えている複数のＣＭＯＳ  ＳＲＡＭセル備え、ここで、前記ＣＭＯＳ  ＳＲＡＭセルの前記ＮＦＥＴの少なくとも一部が、隣り合う浅いソース／ドレイン拡散の下に形成された漏れ経路拡散領域で隣り合うＮＦＥＴのボディ領域に連結されたボディ領域を有し、前記ソース／ドレイン拡散領域は表面シリコン層の中に部分的に延び、かつ前記漏れ経路拡散領域は前記ソース／ドレイン拡散の底から下にＳＯＩ埋込み酸化物層まで延びており、さらに、前記漏れ経路拡散領域が、前記ソース／ドレイン拡散と同じドーパント型を前記ソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらす、マイクロプロセッサ。
【請求項１２】
複数のＳＲＡＭセルを備えるＳＲＡＭアレイを形成する方法であって、前記ＳＲＡＭセルの各々がＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータを備え、各交差結合インバータがＮＦＥＴおよびＰＦＥＴを備え、そして、前記ＳＲＡＭセルが、一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートをさらに備えており、
シリコン・ウェーハに埋込み酸化物層を形成するステップであって、前記埋込み酸化物層が表面シリコン層とシリコン基板の間に位置付けされるステップと、
前記表面シリコン層のボディ領域の上に複数のＰＦＥＴゲートおよびＮＦＥＴゲートを形成するステップと、
少なくとも一対の隣り合うＮＦＥＴボディ領域の間に漏れ経路拡散領域を形成するステップと、を備え、前記漏れ経路拡散領域が、他のステップで形成されるべき浅いソース／ドレイン拡散と同じドーパント型を前記浅いソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらし、前記漏れ経路拡散領域が前記埋込み酸化物層まで延びており、さらに、  前記漏れ経路拡散領域の上に前記浅いソース／ドレイン拡散を形成するステップとを備え、
前記浅いソース／ドレイン拡散が前記表面シリコン層の中に部分的に延びている方法。
【請求項１３】
高性能シリコン基板に製造された周辺論理と、
複数のＳＲＡＭセルで構成されたＳＲＡＭアレイと、を備えるＳＲＡＭメモリであって、
前記ＳＲＡＭセルが、行と列に配列され、さらに、
ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって、交差結合ＣＭＯＳインバータ各々がＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、
一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、を備え、
ビット線と一致するＳＲＡＭセルの列に沿って配列されたＮＦＥＴのボディ領域が、隣り合う浅いソース／ドレイン拡散領域の下の漏れ経路拡散領域で連結され、それによって、連結されたボディ領域のチェーンを形成しているＳＲＡＭメモリ。
【請求項１４】
ＣＭＯＳ用のＮＦＥＴおよびＰＦＥＴで構成された前記ＮＦＥＴがバルク・シリコン領域に製造され、前記ＰＦＥＴがＳＯＩシリコン領域に製造され、前記ＰＦＥＴのボディ領域が浮遊である周辺論理と、
複数のＳＲＡＭセルで構成されたＳＲＡＭアレイと、を備えるＳＲＡＭメモリであって、
前記ＳＲＡＭセルが、行と列に配列され、さらに、
ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって、交差結合ＣＭＯＳインバータ各々がＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、
一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、を備え、
ビット線と一致するＳＲＡＭセルの列に沿ったＮＦＥＴのボディ領域が、隣り合う浅いソース／ドレイン拡散の下の漏れ経路拡散領域で連結され、それによって、連結されたボディ領域のチェーンを形成しているＳＲＡＭメモリ。
【請求項１５】
ＳＲＡＭアレイ部分および周辺論理部分で構成されたＳＲＡＭメモリを形成する方法であって、前記ＳＲＡＭアレイ部分が複数のＳＲＡＭセルで構成され、前記ＳＲＡＭセルの各々がＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータをさらに備え、各交差結合インバータがＮＦＥＴおよびＰＦＥＴを備え、そして、前記ＳＲＡＭセルが、一対のビット線を前記交差結合ＣＭＯＳインバータに結合する一対のＮＦＥＴパス・ゲートをさらに備えており、
シリコン・ウェーハに高性能シリコン基板部分を形成するステップと、
前記シリコン・ウェーハの前記高性能シリコン基板部分に前記ＳＲＡＭメモリの前記周辺論理部分を構成する回路を形成するステップと、
表面シリコン層とシリコン基板の間に位置付けされた埋込み酸化物層を前記シリコン・ウェーハに形成し、
前記表面シリコン層のボディ領域の上に複数のＰＦＥＴゲートおよびＮＦＥＴゲートを形成し、
少なくとも一対の隣り合うＮＦＥＴボディ領域の間に漏れ経路拡散領域を形成し、ここで、前記漏れ経路拡散領域は、他のステップで形成されるべき浅いソース／ドレイン拡散と同じドーパント型を前記浅いソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらし、前記漏れ経路拡散領域は前記埋込み酸化物層まで延びているものであり、そして
前記表面シリコン層の中に部分的に延びている前記浅いソース／ドレイン拡散を前記漏れ経路拡散領域の上に形成することによって、前記ＳＲＡＭメモリの前記ＳＲＡＭアレイ部分を形成するステップと、を備える方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】ＳＲＡＭアレイ、ＳＲＡＭセル、マイクロプロセッサ、ＳＲＡＭメモリ、及びその形成する方法
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
したがって、理解されることであるが、上述の説明は、例示および制限しない例示として、漏れ経路拡散領域で連結されたＦＥＴのボディ領域を有するＣＭＯＳＳＯＩＳＲＡＭアレイを作るための発明者が現在考える最善の方法および装置について、完全で有益な説明を与えた。当業者は理解することであろうが、本明細書で説明した様々な実施形態は、個々に、または本明細書で説明した１つまたは複数の他の実施形態と組み合わせて、または本明細書で説明したものと異なるＳＯＩＣＭＯＳ  ＳＲＡＭアーキテクチャと組み合わせて、実施することができる。さらに、当業者は理解することであろうが、本発明は、説明した実施形態以外で実施することができ、これらの説明した実施形態は、制限する目的でなく説明の目的のために示され、したがって、本発明は次の特許請求の範囲によってのみ制限される。
以下本発明の内容は次の通りである。
（１）
複数のＳＲＡＭセルを備えるＳＲＡＭアレイであって、
前記ＳＲＡＭセルの各々が、ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって、各交差結合インバータがＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、
一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、を備え、
前記ＳＲＡＭセルの少なくとも２つの隣り合うＮＦＥＴがボディ領域間に漏れ経路を共有し、さらに、少なくとも２つの隣り合うＮＦＥＴが、ソース／ドレイン拡散領域とそれぞれのボディ領域の間に位置付けされた前記ソース・ドレイン拡散領域の下の漏れ経路拡散領域とを有し、ここで、前記ソース／ドレイン拡散領域は前記表面シリコン層の中に部分的に延び、かつ前記漏れ経路拡散領域は前記ソース／ドレイン拡散の底から下に前記ＳＯＩ埋込み酸化物層まで延びており、さらに、前記漏れ経路拡散領域が、前記ソース／ドレイン拡散と同じドーパント型を前記ソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらす、ＳＲＡＭアレイ。
（２）
前記ソース／ドレイン拡散領域の下の前記漏れ経路拡散領域が、前記ソース／ドレイン拡散領域と異なる種を逆ドープされている、（１）に記載のＳＲＡＭアレイ。
（３）
各ＳＲＡＭセルが６トランジスタＣＭＯＳ  ＳＲＡＭセルであり、前記６トランジスタＣＭＯＳ  ＳＲＡＭセルの４個のＮＦＥＴのボディ領域が、隣り合う浅いソース／ドレイン拡散の下に形成された漏れ経路拡散領域で互いに全て連結されている、（１）に記載のＳＲＡＭアレイ。
（４）
前記漏れ経路拡散領域を共有する前記ＮＦＥＴの１つが前記パス・ゲートＮＦＥＴの１つであり、かつ前記漏れ経路拡散領域を共有する他のＮＦＥＴが前記インバータＮＦＥＴの１つである、（１）に記載のＳＲＡＭアレイ。
（５）
前記ＮＦＥＴが（１００）結晶方位シリコン領域に製造されている、（１）に記載のＳＲＡＭアレイ。
（６）
前記ＰＦＥＴが（１１０）結晶方位シリコン領域に製造されている、（１）に記載のＳＲＡＭアレイ。
（７）
ＳＲＡＭアレイの中の一対の隣り合うＳＲＡＭセルであって、
前記対が第１のＳＲＡＭセルおよび第２のＳＲＡＭセルを備え、前記隣り合うＳＲＡＭセルの各々が、
ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって、各交差結合インバータがＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、
一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、を備え、
前記第１のＳＲＡＭセルの前記ＮＦＥＴの少なくとも１つと前記第２のＳＲＡＭセルの前記ＮＦＥＴの少なくとも１つとが、ボディ領域間に漏れ経路を共有し、前記漏れ経路を共有する前記それぞれのＮＦＥＴが互いに隣接し、さらに、前記少なくとも２つの隣り合うＮＦＥＴがソース／ドレイン拡散領域とそれぞれのボディ領域の間に位置付けされた前記ソース／ドレイン拡散領域の下の漏れ経路拡散領域とを有し、ここで、前記ソース／ドレイン拡散領域は前記表面シリコン層の中に部分的に延び、かつ前記漏れ経路拡散領域は前記ソース／ドレイン拡散の底から下に前記ＳＯＩ埋込み酸化物層まで延びており、さらに、前記漏れ経路拡散領域が、前記ソース／ドレイン拡散と同じドーパント型を前記ソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらす、一対の隣り合うＳＲＡＭセル。（８）
前記漏れ経路拡散領域を共有する前記第１および第２のＳＲＡＭセルの前記ＮＦＥＴのボディ領域が、前記漏れ経路拡散領域を通して外部バイアス電圧に結合されている、（７）に記載の一対の隣り合うＳＲＡＭセル。
（９）
前記漏れ経路拡散領域を共有する前記第１および第２のＳＲＡＭセルの前記ＮＦＥＴのボディ領域が、前記漏れ経路拡散領域を通して接地に結合されている、（７）に記載の一対の隣り合うＳＲＡＭセル。
（１０）
前記漏れ経路拡散領域を共有する前記第１および第２の隣り合うＳＲＡＭセルの前記ＮＦＥＴの各々のボディ領域が、隣り合う浅いソース／ドレイン拡散の下に形成された前記漏れ経路拡散領域で、それぞれのＳＲＡＭセルの他の隣り合うＮＦＥＴのボディ領域に連結されている、（７）に記載の一対の隣り合うＳＲＡＭセル。
（１１）
ボディ領域間に前記漏れ経路拡散領域を共有する前記第１および第２のＳＲＡＭセルの前記ＮＦＥＴの各々がパス・ゲートＮＦＥＴであり、そして、前記漏れ経路拡散領域によって前記パス・ゲートＮＦＥＴのボディ領域に連結されたボディ領域を有する前記それぞれのＳＲＡＭセルのＮＦＥＴがインバータＮＦＥＴである、（１０）に記載の一対の隣り合うＳＲＡＭセル。
（１２）
ボディ領域間に前記漏れ経路拡散領域を共有する前記第１および第２のＳＲＡＭセルの前記ＮＦＥＴの各々がインバータＮＦＥＴであり、そして、前記漏れ経路拡散領域によって前記インバータＮＦＥＴのボディ領域に連結されたボディ領域を有する前記それぞれのＳＲＡＭセルのＮＦＥＴがパス・ゲートＮＦＥＴである、（１０）に記載の一対の隣り合うＳＲＡＭセル。
（１３）
各ＳＲＡＭセルが６トランジスタＳＲＡＭセルであり、前記６トランジスタＣＭＯＳ  ＳＲＡＭセルの各々の４個のＮＦＥＴのボディ領域が、隣り合う浅いソース／ドレイン拡散の下に形成された前記漏れ経路拡散領域で互いに全て連結されている、（７）に記載の一対の隣り合うＳＲＡＭセル。
（１４）
ＳＲＡＭアレイの中の一対の隣り合うＳＲＡＭセルであって、
前記対が第１のＳＲＡＭセルおよび第２のＳＲＡＭセルを備え、前記隣り合うＳＲＡＭセルの各々が、
ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって、各交差結合インバータがＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、
一対のビット線を前記交差結合インバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、を備え、
前記第１のＳＲＡＭセルの前記ＰＦＥＴの少なくとも１つと前記第２のＳＲＡＭセルの前記ＰＦＥＴの少なくとも１つとが、ボディ領域間に漏れ経路を共有し、前記漏れ経路を共有する前記それぞれのＰＦＥＴが互いに隣接し、さらに、前記少なくとも２つの隣り合うＰＦＥＴがソース／ドレイン拡散領域とそれぞれのボディ領域の間に位置付けされた前記ソース・ドレイン拡散領域の下の漏れ経路拡散領域とを有し、ここで、前記ソース／ドレイン拡散領域は前記表面シリコン層の中に部分的に延び、かつ前記漏れ経路拡散領域は前記ソース／ドレイン拡散の底から下に前記ＳＯＩ埋込み酸化物層まで延びており、さらに、前記漏れ経路拡散領域が、前記ソース／ドレイン拡散と同じドーパント型を前記ソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらす、一対の隣り合うＳＲＡＭセル。（１５）
ＳＲＡＭアレイの中の一対の隣り合うＳＲＡＭセルであって、前記対が第１のＳＲＡＭセルおよび第２のＳＲＡＭセルを備え、前記ＳＲＡＭセルの各々が２つの縦の辺および２つの横の辺を有し、前記隣り合うＳＲＡＭセルが縦の辺を共有し、前記隣り合うＳＲＡＭセルの各々が、
ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって、交差結合ＣＭＯＳインバータ各々がＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、
一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、を備え、
前記パス・ゲートＮＦＥＴおよびインバータＮＦＥＴの各１つが前記ＳＲＡＭセルの横の辺の各々に沿って位置付けされており、それによって、前記ＳＲＡＭセルの同じ横の辺に接して位置付けされた前記パス・ゲートＮＦＥＴおよびインバータＮＦＥＴが、ひとつの対を構成し、かつ隣り合う浅いソース／ドレイン拡散の下に形成された漏れ経路拡散領域で連結されたボディ領域を有し、ここで、前記浅いソース／ドレイン拡散領域は前記表面シリコン層の中に部分的に延び、かつ前記漏れ経路拡散領域は前記ソース／ドレイン拡散の底から下に前記ＳＯＩ埋込み酸化物層まで延びており、さらに、前記漏れ経路拡散領域が、前記ソース／ドレイン拡散と同じドーパント型を前記ソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらす、一対の隣り合うＳＲＡＭセル。
（１６）
前記第１のＳＲＡＭセルの横の辺の各々に沿って配列された前記対のパス・ゲートＮＦＥＴおよびインバータＮＦＥＴのボディ領域が、隣り合う浅いソース／ドレイン拡散の下に形成された漏れ経路拡散領域で、前記隣り合う第２のＳＲＡＭセルの前記対のパス・ゲートＮＦＥＴおよびインバータＮＦＥＴのボディ領域に連結されている、（１５）に記載の一対の隣り合うＳＲＡＭセル。
（１７）
前記ＳＲＡＭセルの各々において、前記インバータＰＦＥＴの１つが、前記ＳＲＡＭセルの各々の横の辺に沿って位置付けされた前記対のパス・ゲートＮＦＥＴとインバータＮＦＥＴの中間に、前記ＳＲＡＭセルの縦の辺の各々に沿って位置付けされている、（１５）に記載の一対の隣り合うＳＲＡＭセル。
（１８）
前記隣り合う第１および第２のＳＲＡＭセルの共有される縦の辺に沿って位置付けされた前記ＰＦＥＴのボディ領域が、隣り合う浅いソース／ドレイン拡散の下に形成された漏れ経路拡散領域で連結されている、（１７）に記載の一対の隣り合うＳＲＡＭセル。
（１９）
前記第１のＳＲＡＭセルの第１の横の辺に接し、かつ前記第１のＳＲＡＭセルの前記共有される縦の辺に沿って、前記第１のＳＲＡＭセルの前記ＮＦＥＴパス・ゲートの１つのボディ領域が、隣り合う浅いソース／ドレイン拡散の下に形成された漏れ経路拡散領域で、前記第２のＳＲＡＭセルの前記ＮＦＥＴパス・ゲートの１つのボディ領域に連結されている、（１６）に記載の一対の隣り合うＳＲＡＭセル。
（２０）
前記第１のＳＲＡＭセルの第１の横の辺に接し、かつ前記第１のＳＲＡＭセルの前記共有される縦の辺に沿って、前記第１のＳＲＡＭセルの前記インバータＮＦＥＴの１つのボディ領域が、隣り合う浅いソース／ドレイン拡散の下に形成された漏れ経路拡散領域で、前記第２のＳＲＡＭセルの前記インバータＮＦＥＴの１つのボディ領域に連結されている、（１６）に記載の一対の隣り合うＳＲＡＭセル。
（２１）
漏れ経路拡散領域を共有する前記第１および第２のＳＲＡＭセルの前記ＮＦＥＴのボディ領域が、前記漏れ経路拡散領域を通して外部バイアス電圧に結合されている、（１６）に記載の一対の隣り合うＳＲＡＭセル。
（２２）
漏れ経路拡散領域を共有する前記第１および第２のＳＲＡＭセルの前記ＮＦＥＴのボディ領域が、前記漏れ経路拡散領域を通して接地に結合されている、（１６）に記載の一対の隣り合うＳＲＡＭセル。
（２３）
行と列の形に構成された複数のＳＲＡＭセルを備えるＳＲＡＭアレイであって、前記ＳＲＡＭセルの各々が２つの縦の辺および２つの横の辺を有し、前記ＳＲＡＭセルが、
ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって、各交差結合インバータがＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、
一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、をさらに備え、そして、
前記ＳＲＡＭセルの少なくとも２つの隣り合うＮＦＥＴがボディ領域間に漏れ経路を共有し、さらに、前記少なくとも２つの隣り合うＮＦＥＴがソース／ドレイン拡散領域とそれぞれのボディ領域の間に位置付けされた前記ソース／ドレイン拡散領域の下の漏れ経路拡散領域とを有し、ここで、前記ソース／ドレイン拡散領域は前記表面シリコン層の中に部分的に延び、かつ前記漏れ経路拡散領域は前記ソース／ドレイン拡散の底から下に前記ＳＯＩ埋込み酸化物層まで延びており、さらに、前記漏れ経路拡散領域が、前記ソース／ドレイン拡散と同じドーパント型を前記ソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらし、そして、
前記ＳＲＡＭアレイの特定の行に配列された前記ＳＲＡＭセルの各々が、前記行の終端点と一致する各々の１つの縦の辺を有する少なくとも２つの前記ＳＲＡＭセルを除いて、同じ行に位置付けされた２つの他のＳＲＡＭセルと縦の辺を共有し、さらに、前記漏れ経路拡散領域で連結されたボディ領域を有する前記ＳＲＡＭアレイの前記特定の行に配列された各ＳＲＡＭセルの前記少なくとも２つの隣り合うＮＦＥＴが、前記行の終端点と一致する１つの縦の辺を有する前記少なくとも２つの前記ＳＲＡＭセルを除いて、隣り合う浅いソース／ドレイン拡散領域の下に位置付けされた漏れ経路拡散領域で前記ＳＲＡＭセルと縦の辺を共有する隣り合うＳＲＡＭセルに含まれたＮＦＥＴのボディ領域にさらに連結されたボディ領域を有し、そして、その前記行の終端点と一致する１つの縦の辺を有する前記少なくとも２つの前記ＳＲＡＭセルが、隣り合う浅いソース／ドレイン拡散領域の下に位置付けされた漏れ経路拡散領域で、前記行の前記終端点の反対側の縦の辺に接した１つのＳＲＡＭセルに位置付けされたＮＦＥＴのボディ領域に連結されたボディ領域を有する少なくとも一対のＮＦＥＴを有し、それによって、
隣り合う浅いソース／ドレイン拡散領域の下に位置付けされた漏れ経路拡散領域で連結されたボディ領域を有するＮＦＥＴの連続したチェーンが、前記ＳＲＡＭアレイの前記特定の行の端から端まで存在している、ＳＲＡＭアレイ。
（２４）
前記ＳＲＡＭアレイの前記特定の行に沿って配列された各ＳＲＡＭセルの少なくとも１つのＰＦＥＴのボディ領域が、隣り合う浅いソース／ドレイン拡散領域の下に位置付けされた漏れ経路拡散領域で、縦の辺を共有する隣り合うＳＲＡＭセルに位置付けされたＰＦＥＴのボディ領域に連結されている、（２３）に記載のＳＲＡＭアレイ。
（２５）
前記特定の行の終端点の１つと一致する縦の辺を有する前記ＳＲＡＭセルの少なくとも１つの漏れ経路拡散領域を（ボディ領域間に）共有する前記少なくとも２つのＮＦＥＴが、前記特定の行の終端点の１つと一致する横の辺でバイアス電圧に結合されたボディ領域を有している、（２３）に記載のＳＲＡＭアレイ。
（２６）
前記特定の行の終端点の１つと一致する縦の辺を有する前記ＳＲＡＭセルの少なくとも１つの漏れ経路拡散領域を（ボディ領域間に）共有する前記少なくとも２つのＮＦＥＴが、前記特定の行の終端点の１つと一致する横の辺で接地に結合されたボディ領域を有している、（２３）に記載のＳＲＡＭアレイ。
（２７）
ＣＭＯＳ混成方位基板に製造されたマイクロプロセッサであって、
前記マイクロプロセッサが論理部分およびキャッシュ・メモリ部分を備え、前記キャッシュ・メモリ部分が少なくとも１つのＣＭＯＳ  ＳＲＡＭアレイをさらに備え、そして、
前記論理部分が、（１１０）結晶方位バルク・シリコン領域に製造されたＰＦＥＴおよび（１００）結晶方位ＳＯＩシリコン領域に製造されたＮＦＥＴを一部に備え、ここで、前記論理部分の前記ＮＦＥＴが浮遊ボディ領域を有し、さらに、
前記ＣＭＯＳ  ＳＲＡＭアレイが、（１１０）結晶方位シリコン領域に製造されたＰＦＥＴおよび（１００）結晶方位ＳＯＩシリコン領域に製造されたＮＦＥＴを一部に備えている複数のＣＭＯＳ  ＳＲＡＭセル備え、ここで、前記ＣＭＯＳ  ＳＲＡＭセルの前記ＮＦＥＴの少なくとも一部が、隣り合う浅いソース／ドレイン拡散の下に形成された漏れ経路拡散領域で隣り合うＮＦＥＴのボディ領域に連結されたボディ領域を有し、前記ソース／ドレイン拡散領域は表面シリコン層の中に部分的に延び、かつ前記漏れ経路拡散領域は前記ソース／ドレイン拡散の底から下にＳＯＩ埋込み酸化物層まで延びており、さらに、前記漏れ経路拡散領域が、前記ソース／ドレイン拡散と同じドーパント型を前記ソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらす、マイクロプロセッサ。
（２８）
複数のＳＲＡＭセルを備えるＳＲＡＭアレイを形成する方法であって、前記ＳＲＡＭセルの各々がＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータを備え、各交差結合インバータがＮＦＥＴおよびＰＦＥＴを備え、そして、前記ＳＲＡＭセルが、一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートをさらに備えており、
シリコン・ウェーハに埋込み酸化物層を形成するステップであって、前記埋込み酸化物層が表面シリコン層とシリコン基板の間に位置付けされるステップと、
前記表面シリコン層のボディ領域の上に複数のＰＦＥＴゲートおよびＮＦＥＴゲートを形成するステップと、
少なくとも一対の隣り合うＮＦＥＴボディ領域の間に漏れ経路拡散領域を形成するステップと、を備え、前記漏れ経路拡散領域が、他のステップで形成されるべき浅いソース／ドレイン拡散と同じドーパント型を前記浅いソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらし、前記漏れ経路拡散領域が前記埋込み酸化物層まで延びており、さらに、  前記漏れ経路拡散領域の上に前記浅いソース／ドレイン拡散を形成するステップとを備え、
前記浅いソース／ドレイン拡散が前記表面シリコン層の中に部分的に延びている方法。
（２９）
高性能シリコン基板に製造された周辺論理と、
複数のＳＲＡＭセルで構成されたＳＲＡＭアレイと、を備えるＳＲＡＭメモリであって、
前記ＳＲＡＭセルが、行と列に配列され、さらに、
ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって、交差結合ＣＭＯＳインバータ各々がＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、
一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、を備え、
ビット線と一致するＳＲＡＭセルの列に沿って配列されたＮＦＥＴのボディ領域が、隣り合う浅いソース／ドレイン拡散領域の下の漏れ経路拡散領域で連結され、それによって、連結されたボディ領域のチェーンを形成しているＳＲＡＭメモリ。
（３０）
前記周辺論理の前記高性能シリコン基板が歪みシリコン領域を備えている、（２９）に記載のＳＲＡＭメモリ。
（３１）
前記周辺論理の前記高性能シリコン基板が混成方位基板を備え、前記ＮＦＥＴが（１００）結晶方位シリコン領域に製造され、前記ＰＦＥＴが（１１０）結晶方位シリコン領域に製造される、（２９）に記載のＳＲＡＭメモリ。
（３２）
ビット線と一致するＳＲＡＭセルの列が第１のＳＲＡＭセルで始まり、最後のＳＲＡＭセルで終り、前記第１のＳＲＡＭセルと前記最後のＳＲＡＭセルの間に配列された中間のＳＲＡＭセルがあり、ＮＦＥＴの連結されたボディ領域の前記チェーンが、前記列に沿って前記第１のＳＲＡＭセルおよび前記最後のＳＲＡＭセルで選択的なバイアス電圧に結合されている、（２９記載のＳＲＡＭメモリ。
（３３）
前記選択的なバイアス電圧が接地である、（３２）に記載のＳＲＡＭメモリ。
（３４）
前記第１のＳＲＡＭセルで始まり、前記最後のＳＲＡＭセルで終わり、かつ前記ビット線と一致する前記列が、１６個のＳＲＡＭセルを備えている、（３２）に記載のＳＲＡＭメモリ。
（３５）
前記ビット線と一致する各ＳＲＡＭセルの辺は、前記ビット線の行に直交して走る各ＳＲＡＭセルの辺に比べて比較的短く、それによって、前記ビット線の行と一致する前記ＳＲＡＭセルの辺の前記減少した寸法が、前記ビット線の行に沿って前記ＮＦＥＴのボディ領域をつなぐ漏れ経路領域で形成される経路の抵抗を減少させるのに役立つ、（３２）に記載のＳＲＡＭメモリ。
（３６）
ＣＭＯＳ用のＮＦＥＴおよびＰＦＥＴで構成された前記ＮＦＥＴがバルク・シリコン領域に製造され、前記ＰＦＥＴがＳＯＩシリコン領域に製造され、前記ＰＦＥＴのボディ領域が浮遊である周辺論理と、
複数のＳＲＡＭセルで構成されたＳＲＡＭアレイと、を備えるＳＲＡＭメモリであって、
前記ＳＲＡＭセルが、行と列に配列され、さらに、
ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって、交差結合ＣＭＯＳインバータ各々がＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、
一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、を備え、
ビット線と一致するＳＲＡＭセルの列に沿ったＮＦＥＴのボディ領域が、隣り合う浅いソース／ドレイン拡散の下の漏れ経路拡散領域で連結され、それによって、連結されたボディ領域のチェーンを形成しているＳＲＡＭメモリ。
（３７）
隣り合うＳＲＡＭセルの少なくとも２つのＰＦＥＴが、隣り合う浅いソース／ドレイン拡散領域の下の前記漏れ経路拡散領域で連結されている、（３６）に記載のＳＲＡＭメモリ。
（３８）
ビット線と一致するＳＲＡＭセルの列が第１のＳＲＡＭセルで始まり、最後のＳＲＡＭセルで終り、前記第１のＳＲＡＭセルと最後のＳＲＡＭセルの間に配列された中間のＳＲＡＭセルがあり、ＮＦＥＴの連結されたボディ領域の前記チェーンが、前記列に沿って前記第１のＳＲＡＭセルおよび前記最後のＳＲＡＭセルで選択的なバイアス電圧に結合されている、（３６）に記載のＳＲＡＭメモリ。
（３９）
ＳＲＡＭアレイ部分および周辺論理部分で構成されたＳＲＡＭメモリを形成する方法であって、前記ＳＲＡＭアレイ部分が複数のＳＲＡＭセルで構成され、前記ＳＲＡＭセルの各々がＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータをさらに備え、各交差結合インバータがＮＦＥＴおよびＰＦＥＴを備え、そして、前記ＳＲＡＭセルが、一対のビット線を前記交差結合ＣＭＯＳインバータに結合する一対のＮＦＥＴパス・ゲートをさらに備えており、
シリコン・ウェーハに高性能シリコン基板部分を形成するステップと、
前記シリコン・ウェーハの前記高性能シリコン基板部分に前記ＳＲＡＭメモリの前記周辺論理部分を構成する回路を形成するステップと、
表面シリコン層とシリコン基板の間に位置付けされた埋込み酸化物層を前記シリコン・ウェーハに形成し、
前記表面シリコン層のボディ領域の上に複数のＰＦＥＴゲートおよびＮＦＥＴゲートを形成し、
少なくとも一対の隣り合うＮＦＥＴボディ領域の間に漏れ経路拡散領域を形成し、ここで、前記漏れ経路拡散領域は、他のステップで形成されるべき浅いソース／ドレイン拡散と同じドーパント型を前記浅いソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらし、前記漏れ経路拡散領域は前記埋込み酸化物層まで延びているものであり、そして
前記表面シリコン層の中に部分的に延びている前記浅いソース／ドレイン拡散を前記漏れ経路拡散領域の上に形成することによって、前記ＳＲＡＭメモリの前記ＳＲＡＭアレイ部分を形成するステップと、を備える方法。
（４０）
前記高性能シリコン基板部分が、（１００）結晶方位シリコン領域および（１１０）結晶方位シリコン領域を有する混成方位基板を備える、（３９）に記載の方法。
（４１）
前記高性能シリコン基板部分が歪みシリコン領域を備える、（３９）に記載の方法。