【手続補正書】
【提出日】平成20年3月10日(2008.3.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
それぞれＭＯＳトランジスタとキャパシタを含み、前記ＭＯＳトランジスタのゲートが選択端子とされ、ソースおよびドレインの一方が入出力端子とされ、ソースおよびドレインの他方が前記キャパシタの蓄積ノードに接続される複数のメモリセルと、
前記複数のメモリセルの前記選択端子にそれぞれ接続される複数のワード線と、
前記複数のメモリセルの前記入出力端子にそれぞれ接続される相補ビット線と、
前記相補ビット線の一端に接続され、前記相補ビット線の電圧差を増幅しラッチを行うセンスアンプとを備えた半導体記憶装置であって、
前記複数のワード線の中のいずれかのワード線が活性化された後、前記センスアンプが活性化され、前記相補ビット線のうちの一方のビット線が第１の電圧に増幅され、他方のビット線が前記第１の電圧よりも低い第２の電圧に増幅された段階で、前記第１の電圧に増幅されたビット線を、第１の時間にて前記第１の電圧よりも低い第３の電圧に下げ、その後に前記いずれかのワード線を非活性化する手段を有することを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記センスアンプは、第１および第２のＰチャネル型ＭＯＳトランジスタと、第１および第２のＮチャネル型ＭＯＳトランジスタを含み、
前記第１のＰチャネル型ＭＯＳトランジスタは、ソースがＰ側共通ソース端子に接続され、ゲートが前記相補ビット線のうちの第２のビット線に接続され、ドレインが前記相補ビット線のうちの第１のビット線に接続されており、
前記第２のＰチャネル型ＭＯＳトランジスタは、ソースが前記Ｐ側共通ソース端子に接続され、ゲートが前記第１のビット線に接続され、ドレインが前記第２のビット線に接続されており、
前記第１のＮチャネル型ＭＯＳトランジスタは、ソースがＮ側共通ソース端子に接続され、ゲートが前記第２のビット線に接続され、ドレインが前記第１のビット線に接続されており、
前記第２のＮチャネル型ＭＯＳトランジスタは、ソースが前記Ｎ側共通ソース端子に接続され、ゲートが前記第１のビット線に接続され、ドレインが前記第２のビット線に接続されており、
前記複数のワード線の中のいずれかのワード線が活性化された後、前記Ｐ側共通ソース端子が前記第１の電圧に駆動され、前記Ｎ側共通ソース端子が前記第２の電圧に駆動された段階で、前記Ｐ側共通ソース端子を前記第１の時間にて前記第１の電圧よりも低い第４の電圧に駆動し、その後に前記いずれかのワード線を非活性化する手段を有することを特徴とする半導体記憶装置。
【請求項３】
請求項２記載の半導体記憶装置において、
前記第４の電圧は、前記第３の電圧から前記第１または前記第２のＰチャネル型ＭＯＳトランジスタのしきい値電圧を引いた値よりも低いことを特徴とする半導体記憶装置。
【請求項４】
請求項２記載の半導体記憶装置において、
前記第１の時間は、前記半導体記憶装置にプリチャージコマンドが入力された時間よりも遅いことを特徴とする半導体記憶装置。
【請求項５】
請求項２記載の半導体記憶装置において、
前記いずれかのワード線が活性化された後、前記Ｐ側共通ソース端子を、前記第１の電圧よりも高い第５の電圧に駆動し、その後、前記第１の電圧に駆動し、更にその後、前記第１の時間にて前記第４の電圧に駆動する手段を有することを特徴とする半導体記憶装置。
【請求項６】
請求項２記載の半導体記憶装置において、
複数のプレート線を備え、
前記複数のプレート線は、前記複数のメモリセル内で前記蓄積ノードと反対側の前記キャパシタのノードとなるプレート端子にそれぞれ接続され、
前記複数のプレート線の中の同一のプレート線には、前記複数のワード線の中の同一のワード線に接続される前記複数のメモリセルの前記プレート端子のみが接続されることを特徴とする半導体記憶装置。
【請求項７】
請求項６記載の半導体記憶装置において、
前記キャパシタは、前記キャパシタの一方の電極が層間絶縁膜の孔の内壁に形成されたシリンダ形状であることを特徴とする半導体記憶装置。
【請求項８】
請求項６記載の半導体記憶装置において、
前記相補ビット線は、前記複数のワード線の中の同一のワード線と交差し、互いに隣接して配置されることを特徴とする半導体記憶装置。
【請求項９】
請求項６記載の半導体記憶装置において、
前記相補ビット線は、前記複数のワード線の中の同一のワード線と交差し、間に１本のビット線を挟んで配置されることを特徴とする半導体記憶装置。
【請求項１０】
請求項６記載の半導体記憶装置において、
前記相補ビット線は、前記センスアンプを中心に互いに反対方向に延伸し、
前記センスアンプが前記複数のワード線の延伸する方向に複数配置されることで、前記相補ビット線を含む複数のビット線が互いに隣接して配置され、
前記複数のワード線間のピッチは、前記複数のビット線間のピッチと同じかまたは広いことを特徴とする半導体記憶装置。
【請求項１１】
請求項６記載の半導体記憶装置において、
前記相補ビット線は、前記センスアンプを中心に互いに反対方向に延伸し、
前記センスアンプが前記複数のワード線の延伸する方向に複数配置されることで、前記相補ビット線を含む複数のビット線が互いに隣接して配置され、
前記複数のワード線間のピッチは、前記複数のビット線間のピッチよりも狭いことを特徴とする半導体記憶装置。
【請求項１２】
それぞれＭＯＳトランジスタとキャパシタを含み、前記ＭＯＳトランジスタのゲートが選択端子とされ、ソースおよびドレインの一方が入出力端子とされ、ソースおよびドレインの他方が前記キャパシタの蓄積ノードに接続される複数のメモリセルと、
前記複数のメモリセルの前記選択端子にそれぞれ接続される複数のワード線と、
前記複数のメモリセルの前記入出力端子にそれぞれ接続される相補ビット線と、
前記複数のメモリセルのキャパシタにて、前記蓄積ノードの反対側の端子にそれぞれ接続される複数のプレート線と、
前記相補ビット線の一端に接続され、前記相補ビット線の電圧差を増幅しラッチを行うセンスアンプとを備えた半導体記憶装置であって、
前記複数のワード線の中のいずれかのワード線が活性化された後、前記センスアンプが活性化され、前記相補ビット線の中の一方のビット線が第１の電圧に増幅され、他方のビット線が前記第１の電圧よりも低い第２の電圧に増幅された段階で、前記いずれかのワード線に対応するプレート線を、第２の時間にて第６の電圧から前記第６の電圧よりも高い第７の電圧に駆動する手段と、
前記第１の電圧に増幅されたビット線を、第１の時間にて前記第１の電圧よりも低い第３の電圧に下げ、その後に前記いずれかのワード線を非活性化する手段とを有することを特徴とする半導体記憶装置。
【請求項１３】
請求項１２記載の半導体記憶装置において、
前記第１の時間は、前記第２の時間とほぼ同時であることを特徴とする半導体記憶装置。
【請求項１４】
請求項１２記載の半導体記憶装置において、
前記いずれかのワード線に対応するプレート線は、前記いずれかのワード線が活性化された後で前記センスアンプが活性化される前に、前記第７の電圧から前記第６の電圧に駆動されることを特徴とする半導体記憶装置。
【請求項１５】
請求項１２記載の半導体記憶装置において、
前記いずれかのワード線に対応するプレート線は、前記センスアンプが活性化された後で前記第２の時間よりも前に、前記第７の電圧から前記第６の電圧に駆動されることを特徴とする半導体記憶装置。
【請求項１６】
それぞれＭＯＳトランジスタとキャパシタを含み、前記ＭＯＳトランジスタのゲートが選択端子とされ、ソースおよびドレインの一方が入出力端子とされ、ソースおよびドレインの他方が前記キャパシタの蓄積ノードに接続される複数のメモリセルと、
前記複数のメモリセルの前記選択端子にそれぞれ接続される複数のワード線と、
前記複数のメモリセルの前記入出力端子にそれぞれ接続される相補ビット線と、
前記相補ビット線の一端に接続され、前記相補ビット線の電圧差を増幅しラッチを行うセンスアンプと、
前記センスアンプに接続されるＰ側共通ソース線およびＮ側共通ソース線と、
前記Ｐ側共通ソース線を駆動する第１、第２および第３のドライバとを備え、
前記センスアンプは、第１および第２のＰチャネル型ＭＯＳトランジスタと、第１および第２のＮチャネル型ＭＯＳトランジスタを含み、
前記第１のＰチャネル型ＭＯＳトランジスタは、ソースがＰ側共通ソース端子に接続され、ゲートが前記相補ビット線のうちの第２のビット線に接続され、ドレインが前記相補ビット線のうちの第１のビット線に接続されており、
前記第２のＰチャネル型ＭＯＳトランジスタは、ソースが前記Ｐ側共通ソース端子に接続され、ゲートが前記第１のビット線に接続され、ドレインが前記第２のビット線に接続されており、
前記第１のＮチャネル型ＭＯＳトランジスタは、ソースがＮ側共通ソース端子に接続され、ゲートが前記第２のビット線に接続され、ドレインが前記第１のビット線に接続されており、
前記第２のＮチャネル型ＭＯＳトランジスタは、ソースが前記Ｎ側共通ソース端子に接続され、ゲートが前記第１のビット線に接続され、ドレインが前記第２のビット線に接続されており、
前記第１のドライバは、第１の電源電圧に接続され、前記第２のドライバは、第４の電源電圧に接続され、前記第３のドライバは、第５の電源電圧に接続されることを特徴とする半導体記憶装置。
【請求項１７】
請求項１６記載の半導体記憶装置において、
前記第４の電源電圧は、前記第１の電源電圧の半分よりも低いことを特徴とする半導体記憶装置。
【請求項１８】
請求項１６記載の半導体記憶装置において、
前記第１および前記第４の電源電圧は、それぞれ、外部電源電圧を降圧回路で降圧することでチップ内部で生成され、
前記第５の電源電圧は、前記外部電源電圧をそのまま用いて生成されることを特徴とする半導体記憶装置。
【請求項１９】
それぞれＭＯＳトランジスタとキャパシタを含み、前記ＭＯＳトランジスタのゲートが選択端子とされ、ソースおよびドレインの一方が入出力端子とされ、ソースおよびドレインの他方が前記キャパシタの蓄積ノードに接続される複数のメモリセルと、
前記複数のメモリセルにおける前記蓄積ノードと反対側の前記キャパシタのノードにそれぞれ接続された複数のプレート線と、
前記複数のメモリセルの前記選択端子にそれぞれ接続される複数のワード線と、
前記複数のメモリセルの前記入出力端子にそれぞれ接続される相補ビット線と、
前記相補ビット線の一端に接続され、前記相補ビット線の電圧差を増幅しラッチを行うセンスアンプと、
前記センスアンプに接続され、前記相補ビット線の高レベル側の電圧を供給するためのＰ側共通ソース線と、
前記センスアンプに接続され、前記相補ビット線の低レベル側の電圧を供給するためのＮ側共通ソース線と、
ソースおよびドレインの一方が、前記相補ビット線の高レベル側の書き込み電圧となる第１の電源電圧に接続され、他方が、前記Ｐ側共通ソース線に接続された第３のＭＯＳトランジスタと、
ソースおよびドレインの一方が、前記第１の電源電圧よりも低い第４の電源電圧に接続され、他方が、前記Ｐ側共通ソース線に接続された第４のＭＯＳトランジスタと、
前記Ｐ側共通ソース線と前記Ｎ側共通ソース線に接続され、前記Ｐ側共通ソース線と前記Ｎ側共通ソース線を同一の電圧にプリチャージするプリチャージ回路と、
前記複数のプレート線に接続され、書き込みおよび読み出し動作時に前記複数のプレート線の電圧を所定の値に変動させるプレートドライバとを有することを特徴とする半導体記憶装置。
【請求項２０】
請求項１９記載の半導体記憶装置において、
前記第３のＭＯＳトランジスタは、Ｐチャネル型ＭＯＳトランジスタであり、
前記第４のＭＯＳトランジスタは、Ｎチャネル型ＭＯＳトランジスタであることを特徴とする半導体記憶装置。
【請求項２１】
ワード線と、
２本のビット線からなり、前記ワード線との間で２つの交点を備える相補ビット線と、
ＭＯＳトランジスタおよびキャパシタを含み、前記ＭＯＳトランジスタのゲートが前記ワード線に接続され、ソース又はドレインの一方が前記相補ビット線の一方のビット線に接続され、ソース又はドレインの他方が前記キャパシタに接続されたダイナミック型メモリセルと、
前記相補ビット線の一端側に配置され、前記相補ビット線の電圧差を増幅するラッチ回路からなるセンスアンプと、を備え、
前記ワード線と前記相補ビット線とが成す２つの交点のいずれにも、前記ダイナミック型メモリセルが設けられ、
前記２つの交点にそれぞれ設けられたダイナミック型メモリセルにおける前記キャパシタの他端は、同一のプレート線に接続され、
前記ダイナミック型メモリセルからデータを読み出す際に、前記ワード線が活性化され、前記相補ビット線に相補の信号が発生し、前記プレート線のレベルが、第７の電圧から、前記第７の電圧よりも低い第６の電圧に駆動されることを特徴とする半導体記憶装置。
【請求項２２】
請求項２１記載の半導体記憶装置において、
前記相補ビット線のうち一方のビット線が第１の電圧に増幅され、他方のビット線が前記第１の電圧よりも低い第２の電圧に増幅された後、第２の時間に前記プレート線のレベルが前記第６の電圧から、前記第７の電圧に駆動され、第１の時間において前記第１の電圧に増幅されたビット線が、前記第１の電圧よりも低い第３の電圧に下げられた後、前記ワード線が非活性化されることを特徴とする半導体記憶装置。
【請求項２３】
請求項２２記載の半導体記憶装置において、
前記第１の時間と前記第２の時間がほぼ同時であることを特徴とする半導体記憶装置。
【請求項２４】
センスアンプが動作している間にメモリセルのプレート電極を駆動することを特徴とする半導体記憶装置。