【手続補正書】
【提出日】平成20年7月17日(2008.7.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】半導体基板にフローティングゲートメモリーセルの半導体メモリーアレーを形成し、各メモリーセルがフローティングゲート、第１端子、それらの間のチャンネル領域を有する第２端子、及びコントロールゲートを備えた自己整列方法であって、
ａ）基板上に複数の離隔された離隔領域を形成する工程であって、それらの領域が、互いに実質的に平行でかつ第１の方向に延在し、隣り合う離隔領域の各対の間にアクティブ領域を持ち、該アクティブ領域の各々が、半導体基板上の絶縁材料の第１層と、該絶縁材料の第１層上の導電材料の第１層とを備える、工程と、
ｂ）前記アクティブ領域及び離隔領域にまたがる複数の離隔された第１のトレンチを形成する工程であって、それらのトレンチが、互いに実質的に平行でかつ第１の方向とほぼ直交する第２の方向に延在し、さらに、各アクティブ領域内の前記導電性材料の第１層を露出させ、各第１トレンチが切り込みが形成された側壁を持つ、工程と、
ｃ）前記導電性材料の第１層の上方に隣接して配置されたアクティブ領域の各々に絶縁材料の第２層を形成する工程と、
ｄ）前記第１トレンチの各々に第２導電材料を充填して第２導電材料のブロックを形成する工程であって、各アクティブ領域内の各ブロックに関して、そのブロックが絶縁材料の前記第２層に隣接し、基板から絶縁されており、さらに、そのブロックが、第１のトレンチの側壁内の切り込みによって形成された突出部を備え、それが絶縁材料の第２層及び導電材料の第１層の上方に配置されている、工程と、
ｅ）複数の第１端子を基板に形成する工程であって、各アクティブ領域内で、各第１端子が１つのブロックと隣接する、工程と、
ｆ）複数の第２端子を基板に形成する工程であって、各アクティブ領域内で、各第２端子が前記第１端子から離隔されるとともに、導電材料の第１層の下方にある、工程とを含む方法。
【請求項２】請求項１の方法において、各ブロックの下方の部分は前記第１導電層に隣接するとともに、前記第２絶縁層により前記第１導電層から絶縁されている方法。
【請求項３】請求項１の方法において、前記絶縁材料の第２層の形成工程は、前記第１のトレンチの側壁に絶縁体を形成する工程と、前記導電性材料の第１層の上方表面に絶縁体を形成する工程とを含む方法。
【請求項４】請求項１の方法において、さらに、
前記アクティブ領域及び離隔領域にまたがって複数の離隔された第２のトレンチを形成する工程であって、前記第２トレンチが互いに平行でかつ第２の方向に延在し、前記第２トレンチの各々が、選択されたブロックの対の間に形成され、さらに、前記導電材料の第１層及び絶縁材料の第１層を貫通して前記第２端子を露出させる、工程と、
前記第２のトレンチの側壁に沿って絶縁材料の第３層を形成する工程と、
前記第２のトレンチの各々に導電性材料を充填する工程であって、該材料が前記絶縁材料の第３層によって前記第１の導電層から絶縁されている、工程とを含む方法。
【請求項５】請求項１の方法において、前記ブロックの各々が前記突出部の下方にあるノッチを持つコントロールゲートを形成する方法。
【請求項６】請求項１の方法において、前記第１のトレンチの形成が、
前記導電性材料の第１層の上方に少なくとも１つの層を形成する工程と、
前記少なくとも１つの層の要素を通じて選択的にエッチング処理をして、前記第１トレンチの頂部を形成する工程と、
前記第１トレンチの各々の側壁上に側壁スペーサを形成する工程と、
前記第１トレンチの各々の前記側壁スペーサの間で前記導電性材料の第１層を通じてエッチング処理をして前記第１トレンチの底部を形成する工程と、
前記第１トレンチの各々から前記側壁スペーサを除去する工程とを含み、
前記第１トレンチの前記底部が前記第１トレンチの頂部の幅よりも狭い幅を持つ方法。
【請求項７】請求項１の方法において、さらに、前記第２導電性材料のブロックの各々に金属化されたシリコンの層を形成する工程を含む方法。
【請求項８】請求項１の方法において、
前記第１トレンチの形成工程に、前記アクティブ領域及び離隔領域にまたがって前記第１トレンチの選択された対の間に中間トレンチを形成する工程を含み、その中間トレンチが、互いに平行でかつ第２方向に延在するようにすることを含み、さらに、
前記第１トレンチの充填に、前記中間トレンチに第２の導電性材料を充填して該中間トレンチ内に第２の導電性材料のブロックを形成することを含む方法。
【請求項９】請求項８の方法において、さらに、前記第２導電性材料のブロックの各々に金属化されたシリコンの層を形成する工程を含む方法。
【請求項１０】請求項８の方法において、さらに、
前記アクティブ領域及び離隔領域にまたがって、実質的に平行でかつ前記第２の方向に延在する複数の離隔された第２トレンチを形成する工程であって、該第２トレンチが前記中間トレンチから前記第２導電性材料を除去することによって形成され、さらに、前記導電性材料の第１層及び前記絶縁材料の第１層を通じて前記中間トレンチを延在させて前記第２端子を露出させる工程と、
前記第２トレンチの側壁に沿って絶縁材料の第３層を形成する工程と、
前記第２トレンチの各々に、前記絶縁材料の第３層によって前記第１導電層から絶縁される導電性材料を充填する工程とを含む方法。
【請求項１１】請求項１の方法において、さらに、
導電性材料のブロックの各々の側壁に沿って絶縁材料の側壁スペーサを形成する工程と、
前記側壁スペーサの１つと直ぐに隣り合う第１端子の各々に金属化されたシリコンの層を形成する工程であって、該金属化されたシリコンの層の各々が前記側壁スペーサの１つと自己整列する工程とを含む方法。
【請求項１２】請求項１１の方法において、さらに、
前記第２導電性材料のブロックの各々に金属化されたシリコンの層を形成する工程であって、前記第１トレンチの各々に関して、第１トレンチの側壁が前記金属化されたシリコンの端部と前記第２導電性材料のブロックの端部とを整列する工程と、
前記金属化されたシリコンの層の上方に絶縁材料の第３層を形成する工程であって、前記第１トレンチの各々に関して、第１トレンチの側壁が、前記絶縁材料の第３層の端部を、前記金属化されたシリコンの端部と前記第２導電性材料のブロックの端部とに整列させる工程とを含む方法。
【請求項１３】請求項１１の方法において、さらに、
前記金属化されたシリコンの各層の上方でかつそれに自己整列された側壁スペーサに対し導電性材料を形成する工程を含む方法。
【請求項１４】請求項１１の方法において、前記側壁スペーサの各々を形成する工程に、側壁スペーサと導電性材料の側壁との間に絶縁材料の層を形成する工程を含む方法。
【請求項１５】請求項１の方法において、さらに、
導電性材料の各ブロックの側壁に沿って絶縁材料の第２の側壁スペーサを形成して、該第２の側壁スペーサの対が、互いに隣り合うが離隔されており、第１の端子の１つが実質的にそれらの間に存在するようにする工程と、
１つの第１端子に対応する第２側壁スペーサの対の間の第１端子の１つに金属化されたシリコンの層を形成し、金属化されたシリコンの層が、第２側壁スペーサの対応する対によって前記１つの第１端子と自己整列されるようにする工程と、
前記アクティブ領域の上方にパッシベーション材料の層を形成する工程と、
前記パッシベーション材料を通じてコンタクト開口を形成する工程であって、各コンタクト開口に関して、
コンタクト開口が下方に延在して前記金属化されたシリコン層の１つを露出させ、
コンタクト開口が第２側壁スペーサの対応する対によって画定された下方部分を持ち、さらに、
コンタクト開口が第２側壁スペーサの対応する対の間の空間よりも広い空間の上方部分を持つ工程と、
コンタクト開口の各々を導電性材料で充填する工程とを含む方法。
【請求項１６】請求項１の方法において、さらに、
前記アクティブ領域及び離隔領域にまたがって複数の離隔された第２のトレンチを形成する工程であって、前記第２トレンチが互いに平行でかつ第２の方向に延在し、前記第２トレンチの各々が、第２の導電性材料のブロックの１に隣接し、前記導電性材料の第１層の一部を露出させる工程を含む方法。
【請求項１７】請求項１６の方法において、さらに、
前記第２トレンチの側壁に沿って絶縁材料の第３層を形成する工程と、
各第２トレンチの内の導電性材料の第１層の露出された部分にレンズ形状の酸化物層を形成する工程とを含む方法。
【請求項１８】請求項１の方法において、第１トレンチの各々に関して、該第１トレンチが、上方部分及び下方部分を持ち、上方部分が下方部分の幅よりも広く、
該第１トレンチの側壁内の切り込みが前記第１トレンチの上方部分と前記第１トレンチの下方部分との間に形成された方法。
【請求項１９】請求項１８の方法において、各ブロックの下方部分が前記第１導電層の隣に配置され、前記第２絶縁層によってそれから絶縁されている方法。
【請求項２０】電気的にプログラム可能及び消去可能なメモリデバイスのアレーであって、
第１の導電型の半導体材料の基板と、
基板上に互いに実質的に平行で第１の方向に延在するように形成された離隔された離隔領域であって、隣接する離隔領域の各対の間にはアクティブ領域が存在する離隔領域とを備え、
各アクティブ領域が、第１の方向に延在する複数のメモリーセルを備え、各メモリーセルが、
基板に形成された第２の導電型の第１及び第２の離隔された端子であって、それらの間の基板にはチャンネル領域を備える第１及び第２の離隔された端子と、
前記チャンネル上及び前記基板上に配置された第１の絶縁層と、
前記第１の絶縁層上に配置され、前記チャンネル領域の一部及び第２端子の一部の上方に延在する導電性のフローティングゲートと、
該フローティングゲートの上方に隣接して配置され、貫通する電荷のファウラー・ノルドハイム・トンネルを許容する厚さを持つ第２絶縁層と、
該第２絶縁層及びフローティングゲートに隣接して配置されたほぼ平坦な側面と、この平坦な側面部からフローティングゲートの上方に部分的に延びるように突き出てそれから絶縁されている突出部とを備える導電性のコントロールゲートとを備えるアレー。
【請求項２１】請求項２０のアレーにおいて、前記コントロールゲートの各々が隣接する離隔領域を横切って前記第１の方向とほぼ直行する第２の方向に延出し、隣接するアクティブ領域内のコントロールゲートと電気的に接続されるアレー。
【請求項２２】請求項２０のアレーにおいて、前記コントロールゲートは前記突出部の下方にノッチを形成するアレー。
【請求項２３】請求項２０のアレーにおいて、前記コントロールゲートの各々は第１の部分及び第２の部分を持ち、該第１の部分がほぼ矩形状に形成されて第２絶縁層及びフローティングゲートの近くに配置され、前記第２の部分が、ほぼ矩形状に形成されて前記第１の部分の幅よりも広い幅を持ち、それにより、第２の部分の一部が、第２絶縁層の一部及びフローティングゲートの一部の上方に延在するアレー。
【請求項２４】半導体基板にフローティングゲートメモリーセルの半導体メモリーアレーを形成し、各メモリーセルが、フローティングゲート、第１端子、第２端子、それらの間にあるチャンネル領域及びコントロールゲートを持つ方法であって、
ａ）基板上に複数の離隔された離隔領域を形成する工程であって、前記離隔領域が互いに実質的に平行で第１の方向に延在しており、隣接する離隔領域の各対の間にアクティブ領域が存在し、アクティブ領域の各々が、半導体基板上の絶縁材料の第１層と、該絶縁材料の第１層上の導電材料の第１層とからなる、工程と、
ｂ）前記アクティブ領域及び離隔領域を横切って複数の離隔された第１トレンチを形成する工程であって、前記第１トレンチが互いに実質的に平行で、前記第１の方向とほぼ直行する第２の方向に延在しており、さらに、各アクティブ領域内の導電材料の第１層を露出する工程と、
ｃ）各アクティブ領域内に、導電性材料の第１層の上方に隣接して配置された絶縁材料の第２層を形成する工程と、
ｄ）前記第１トレンチの側面上に第１の側壁スペーサを形成する工程と、
ｅ）前記第１の側壁スペーサの各々に第２の側壁スペーサを形成する工程と、
ｆ）各アクティブ領域に第２のトレンチを形成する工程であって、各第２のトレンチが、第１の側壁スペーサの１つの直ぐ近くに隣接する側壁を有する、工程と、
ｇ）前記第１の側壁スペーサを除去して各第２のトレンチの側面に切り込みを形成する工程と、
ｈ）各第２のトレンチを第２の導電材料で充填して第２の導電材料のブロックを形成する工程であって、各アクティブ領域内の各ブロックに関して、前記ブロックが絶縁材料の第２層に隣接するとともに前記基板から絶縁されており、さらに、前記ブロックが、絶縁材料の第２層及び導電材料の第１層の上方に配置された第２のトレンチの側面の切り込みによって形成された突出部を備える、工程と、
ｉ）前記基板に複数の第１端子を形成し、各アクティブ領域内において各第１端子がブロックの１つと隣接するようにする工程と、
ｊ）前記基板に複数の第２端子を形成し、各アクティブ領域内において各第２端子が第１端子から離隔されるとともに導電材料の第１層の下方に存在するようにする工程とを含む方法。
【請求項２５】請求項２４の方法において、前記第１のスペーサの各々は前記絶縁材料の第２層の直ぐ上方に形成される方法。
【請求項２６】請求項２４の方法において、前記第２のスペーサの各々は前記絶縁材料の第２層の直ぐ上方に形成される方法。
【請求項２７】請求項２４の方法において、各ブロックの下方の部分は、前記第１導電層の近くに配置され、前記第２絶縁層によってそれから絶縁されている方法。
【請求項２８】請求項２４の方法において、各ブロックは、前記突出部の真下にノッチを持つコントロールゲートを形成する方法。
【請求項２９】請求項２４の方法において、前記第２トレンチの形成工程には、前記アクティブ領域において導電材料の第１層を露出させる工程を含む方法。
【請求項３０】請求項２９の方法において、前記絶縁材料の第２層の形成工程には、第２トレンチの側面に絶縁要素を形成する工程と、前記導電材料の第１層の上方表面上に絶縁要素を形成する工程とを含む方法。
【請求項３１】請求項２４の方法において、さらに、前記第２のトレンチの各々に絶縁材料の第３層を形成する工程と、前記第２のトレンチの各々に導電性材料を充填する工程であって、該材料が前記絶縁材料の第３層によって前記第１の導電層から絶縁されている、工程と含む方法。
【請求項３２】請求項２４の方法において、前記第１のトレンチの形成が、
前記導電性材料の第１層の上方少なくとも１つの層を形成する工程と、
前記少なくとも１つの層を通じて選択的にエッチング処理をして、前記第１トレンチの頂部を形成し、次に前記第１及び第２スペーサを前記第１トレンチ内に形成する工程と、各第１トレンチの第２の側壁スペーサの間においてかつ導電材料の第１層を通じてエッチング処理をして前記第１のトレンチの底部を形成する工程とを含み、前記第１トレンチの前記底部が前記第１トレンチの頂部の幅よりも狭い幅を持つ方法。
【請求項３３】請求項２４の方法において、さらに、
前記導電材料の各ブロックの側面に沿って絶縁材料の第３の側壁スペーサを形成する工程と、
前記第３の側壁スペーサの１つの直ぐ隣にある各第２端子に金属化されたシリコン層を形成する工程であって、該金属化されたシリコンの各層が前記第３の側壁スペーサの１つと自己整列する工程とを含む方法。
【請求項３４】請求項３３の方法において、さらに、
前記第２導電性材料のブロックの各々に金属化されたシリコンの層を形成する工程であって、前記第２トレンチの各々に関して、第２トレンチの側壁が前記金属化されたシリコンの端部と前記第２導電性材料のブロックの端部とを整列する工程と、
ブロックを前記第２導電材料の各ブロックに隣接して形成する工程と、
前記金属化されたシリコンの層の上方に絶縁材料の第３層を形成する工程であって、前記ブロックの各々に関して、前記ブロックの側壁が、前記絶縁材料の第３層の端部を、前記金属化されたシリコンの端部と前記第２導電材料のブロックの端部とに整列させる工程とを含む方法。
【請求項３５】請求項３３の方法において、さらに、前記金属化されたシリコンの層の各々の上方でかつそれに自己整列された第３の側壁スペーサに対し導電性材料を形成する工程を含む方法。
【請求項３６】請求項３３の方法において、前記第３側壁スペーサの各々の形成工程に、前記第３側壁スペーサと導電材料のブロックの側壁との間に絶縁材料の層を形成する工程を含む方法。
【請求項３７】請求項２４の方法において、さらに、
前記導電材料の各ブロックの側壁に沿って絶縁材料の第３側壁スペーサを形成して、第３側壁スペーサが互いに隣接するが離隔されており、第１端子の１つが実質的にそれらの間に存在するようにする工程と、
１つの第１端子に対応する第３側壁スペーサの対の間の第１端子の各々に金属化されたシリコンの層を形成し、その金属化されたシリコンの層が第３の側壁スペーサの対応する対によって１つの第１端子と自己整列するようにする工程と、
前記アクティブ領域上にパッシベーション材料の層を形成する工程と、
前記パッシベーション材料を通じてコンタクト開口を形成する工程であって、各コンタクト開口に関して、
該コンタクト開口が、下方に延びて前記金属化されたシリコン層の１つを露出させ、
該コンタクト開口が、第３側壁スペーサの対応する対によって画定された下方部分を持ち、さらに、
該コンタクト開口が、前記第３側壁スペーサの対応する対の間の空間より広い上方部分を持つ工程と、
前記コンタクト開口の各々に、導電材料を充填する工程とを含む方法。