(57)【特許請求の範囲】
【請求項１】
第１トレンチが形成された第１領域及び第２トレンチが形成された第２領域が限定された半導体基板と、
前記第１トレンチの内側表面に形成された第１側壁酸化膜と、
前記第２トレンチの内側表面に形成され、第１側壁酸化膜よりも薄い第２側壁酸化膜と、
前記第１及び第２側壁酸化膜の表面に各々形成されるストレス緩衝用ライナーと、
前記第１及び第２トレンチの内部に埋め込まれる絶縁物とを含み、
前記第１領域はＰ-ＦＥＴの間を分離する領域であり、前記第２領域はＮ-ＦＥＴの間、Ｎ-ＦＥＴとＰ-ＦＥＴとの間、Ｎ-ＦＥＴとその他の回路素子との間、Ｐ-ＦＥＴとその他の回路素子との間、及びその他の回路素子の間を分離する領域であることを特徴とするＳＴＩ構造を有する半導体デバイス。
【請求項２】
前記第１側壁酸化膜は、１００〜３００Åの厚さを有することを特徴とする請求項１に記載のＳＴＩ構造を有する半導体デバイス。
【請求項３】
前記第２側壁酸化膜は、２０〜１００Åの厚さを有することを特徴とする請求項１に記載のＳＴＩ構造を有する半導体デバイス。
【請求項４】
Ｐ-ＦＥＴ及びその他の回路素子が形成されるコア領域と周辺領域及びメモリ素子が形成されるセル領域に区分され、コア領域、周辺領域及びセル領域に形成される素子を分離するための第１及び第２トレンチが形成された半導体基板と、
前記第１トレンチの内側表面に形成された第１側壁酸化膜と、
前記第２トレンチの内側表面に形成され、第１側壁酸化膜よりも薄い第２側壁酸化膜と、
前記第１及び第２側壁酸化膜の表面に各々形成されるストレス緩衝用ライナーと、
前記第１及び第２トレンチの内部に埋め込まれる絶縁物とを含み、
前記第１トレンチは前記コア領域及び前記周辺領域に形成され、前記第２トレンチは前記セル領域に形成されることを特徴とするＳＴＩ構造を有する半導体デバイス。
【請求項５】
前記第１側壁酸化膜は、１００〜３００Åの厚さを有することを特徴とする請求項４に記載のＳＴＩ構造を有する半導体デバイス。
【請求項６】
前記第２側壁酸化膜は、２０〜１００Åの厚さを有することを特徴とする請求項４に記載のＳＴＩ構造を有する半導体デバイス。
【請求項７】
前記第１トレンチは前記コア領域及び前記周辺領域のうちＰ-ＦＥＴの間を分離するための領域に形成され、前記第２トレンチは前記セル領域と前記コア及び周辺領域のうちＮ-ＦＥＴの間、Ｎ-ＦＥＴとＰＦＥＴとの間、Ｎ-ＦＥＴとその他の回路素子との間、Ｐ-ＦＥＴとその他の回路素子との間、及びその他の回路素子の間を分離する領域に形成されることを特徴とする請求項４に記載のＳＴＩ構造を有する半導体デバイス。
【請求項８】
前記第１側壁酸化膜は、１００〜３００Åの厚さを有することを特徴とする請求項７に記載のＳＴＩ構造を有する半導体デバイス。
【請求項９】
前記第２側壁酸化膜は、２０〜１００Åの厚さを有することを特徴とする請求項８に記載のＳＴＩ構造を有する半導体デバイス。
【請求項１０】
前記絶縁物は、高密度プラズマ絶縁膜であることを特徴とする請求項４に記載のＳＴＩ構造を有する半導体デバイス。
【請求項１１】
第１トレンチが形成された第１領域及び第２トレンチが形成された第２領域を有する半導体基板と、
第１トレンチの内側表面に形成される第１側壁酸化膜と、
第２トレンチの内側表面に形成され、前記第１側壁酸化膜よりも薄い第２側壁酸化膜と、
前記第１及び第２トレンチを埋め込む絶縁膜とを含み、
前記第１領域はＰ-ＦＥＴの間を含み、前記第２領域はＮ-ＦＥＴの間、Ｎ-ＦＥＴとＰ-ＦＥＴとの間、Ｎ-ＦＥＴとその他の回路素子との間、ＰＦＥＴとその他の回路素子との間、及びその他の回路素子の間の領域を含むことを特徴とするＳＴＩ構造を有する半導体デバイス。
【請求項１２】
半導体基板の選択された領域に第１トレンチ及び第２トレンチを形成する段階と、
前記第１トレンチの内側表面に第１側壁酸化膜を形成し、第２トレンチの内側表面に第１側壁酸化膜よりも薄く第２側壁酸化膜を形成する段階と、
前記第１及び第２側壁酸化膜の表面にストレス緩衝用ライナーを形成する段階と、
前記第１及び第２トレンチに絶縁物を埋め込む段階とを含み、
前記第１トレンチはＰ-ＦＥＴの間を分離するためのトレンチであり、第２トレンチはＮ-ＦＥＴの間、Ｎ-ＦＥＴとＰ-ＦＥＴとの間、Ｎ-ＦＥＴとその他の回路素子との間、Ｐ-ＦＥＴとその他の回路素子との間、及びその他の回路素子の間を分離するためのトレンチであることを特徴とするＳＴＩ構造を有する半導体デバイスの製造方法。
【請求項１３】
前記第１及び第２側壁酸化膜を形成する段階は、
前記第１及び第２トレンチの内側表面に初期酸化膜を形成する段階と、
前記第２トレンチの初期酸化膜を選択的に除去する段階と、
前記第１トレンチの初期酸化膜及び第２トレンチの内側表面を酸化して、第１及び第２側壁酸化膜を形成する段階とを含むことを特徴とする請求項１２に記載のＳＴＩ構造を有する半導体デバイスの製造方法。
【請求項１４】
前記第２トレンチの初期酸化膜は、等方性エッチング方式により除去することを特徴とする請求項１３に記載のＳＴＩ構造を有する半導体デバイスの製造方法。
【請求項１５】
前記第２トレンチの初期酸化膜を除去する段階で、前記初期酸化膜は、第２トレンチの内側表面に選択された厚さだけ残留するようにエッチングすることを特徴とする請求項１３に記載のＳＴＩ構造を有する半導体デバイスの製造方法。
【請求項１６】
前記第２トレンチの初期酸化膜は、等方性エッチング方式により除去することを特徴とする請求項１５に記載のＳＴＩ構造を有する半導体デバイスの製造方法。
【請求項１７】
前記第１及び第２側壁酸化膜を形成する段階は、
前記第１及び第２トレンチの内壁に第１側壁酸化膜を選択された厚さに形成する段階と、
前記第２トレンチの内壁の第１側壁酸化膜を所定厚さだけエッチングして第２側壁酸化膜を形成する段階とを含むことを特徴とする請求項１２に記載のＳＴＩ構造を有する半導体デバイスの製造方法。
【請求項１８】
Ｐ-ＦＥＴ及びその他の回路素子が形成されるコア領域と周辺領域及びメモリ素子が形成されるセル領域に限定される半導体基板を提供する段階と、
前記半導体基板のコア領域、周辺領域及びセル領域の素子分離領域に第１及び第２トレンチを形成する段階と、
前記第１及び第２トレンチの内側表面に初期酸化膜を形成する段階と、
前記第２トレンチの内部の初期酸化膜を除去する段階と、
前記第１トレンチの初期酸化膜及び前記第２トレンチの内側表面を酸化して、第１及び第２トレンチの内側表面に第１側壁酸化膜及び前記第１側壁酸化膜よりも薄い第２側壁酸化膜を形成する段階と、
前記第１及び第２側壁酸化膜の表面にストレス緩衝用ライナーを形成する段階と、
前記第１及び第２トレンチの内部に絶縁物を埋め込む段階とを含み、
前記第１トレンチは前記コア及び周辺領域に形成し、前記第２トレンチは前記セル領域に形成することを特徴とするＳＴＩ構造を有する半導体デバイスの製造方法。
【請求項１９】
前記初期酸化膜を形成する段階は、前記第１及び第２トレンチの内側表面を熱酸化して形成することを特徴とする請求項１８に記載のＳＴＩ構造を有する半導体デバイスの製造方法。
【請求項２０】
前記第２トレンチの初期酸化膜を除去する段階は、
前記第２トレンチ領域が露出されるように半導体基板の上部にフォトレジストパターンを形成する段階と、
前記露出された第２トレンチの初期酸化膜を等方性エッチングする段階と、
前記フォトレジストパターンを除去する段階とを含むことを特徴とする請求項１９に記載のＳＴＩ構造を有する半導体デバイスの製造方法。
【請求項２１】
前記露出された第２トレンチの内部の初期酸化膜を等方性エッチングする段階で、前記酸化膜をトレンチの内部に所定厚さだけ残留するようにエッチングすることを特徴とする請求項２０に記載のＳＴＩ構造を有する半導体デバイスの製造方法。
【請求項２２】
前記第１トレンチは前記コア及び周辺領域のうちＰ-ＦＥＴの間を分離する領域に形成し、前記第２トレンチはセル領域と、コア及び周辺領域のうちＮ-ＦＥＴの間、Ｎ-ＦＥＴとＰ-ＦＥＴとの間、Ｎ-ＦＥＴとその他の回路素子との間、Ｐ-ＦＥＴとその他の回路素子との間、及びその他の回路素子の間を分離する領域に形成することを特徴とする請求項２０に記載のＳＴＩ構造を有する半導体デバイスの製造方法。
【請求項２３】
前記トレンチの内部に絶縁物を埋め込む段階は、
前記トレンチが十分に埋め込まれるように絶縁物を形成する段階と、
前記絶縁物を半導体基板の表面が露出されるように平坦化する段階とを含むことを特徴とする請求項１８に記載のＳＴＩ構造を有する半導体デバイスの製造方法。
【請求項２４】
前記絶縁物は、高密度プラズマ酸化膜であることを特徴とする請求項２３に記載のＳＴＩ構造を有する半導体デバイスの製造方法。
【請求項２５】
Ｐ-ＦＥＴ及びその他の回路素子が形成されるコア領域と周辺領域及びメモリ素子が形成されるセル領域に限定される半導体基板を提供する段階と、
前記半導体基板のコア領域、周辺領域及びセル領域の素子分離予定領域に第１及び第２トレンチを形成する段階と、
前記第１及び第２トレンチの内側表面に第１側壁酸化膜を所定厚さに形成する段階と、
前記第２トレンチの内部の第１側壁酸化膜を所定厚さだけエッチングして、第２側壁酸化膜を形成する段階と、
前記第１及び第２側壁酸化膜の表面にストレス緩衝用ライナーを形成する段階と、
前記第１及び第２トレンチの内部に絶縁物を埋め込む段階とを含み、
前記第１トレンチは前記コア及び周辺領域に形成し、前記第２トレンチは前記セル領域に形成することを特徴とするＳＴＩ構造を有する半導体デバイスの製造方法。
【請求項２６】
前記第１側壁酸化膜を形成する段階は、前記第１及び第２トレンチの内側表面を熱酸化して形成することを特徴とする請求項２５に記載のＳＴＩ構造を有する半導体デバイスの製造方法。
【請求項２７】
前記第２トレンチの第１側壁酸化膜を所定厚さだけエッチングする段階は、
前記第２トレンチが露出されるように半導体基板の上部にフォトレジストパターンを形成する段階と、
前記露出された第２トレンチの第１側壁酸化膜を所定厚さだけエッチングする段階と、
前記フォトレジストパターンを除去する段階とを含むことを特徴とする請求項２６に記載のＳＴＩ構造を有する半導体デバイスの製造方法。
【請求項２８】
前記第１トレンチは前記コア及び周辺領域のうちＰ-ＦＥＴの間を分離する領域に形成し、前記第２トレンチはセル領域と、コア及び周辺領域のうちＮ-ＦＥＴの間、Ｎ-ＦＥＴとＰ-ＦＥＴとの間、Ｎ-ＦＥＴとその他の回路素子との間、Ｐ-ＦＥＴとその他の回路素子との間、及びその他の回路素子の間を分離する領域に形成することを特徴とする請求項２７に記載のＳＴＩ構造を有する半導体デバイスの製造方法。
【請求項２９】
前記トレンチの内部に絶縁物を埋め込む段階は、
前記トレンチが十分に埋め込まれるように絶縁物を形成する段階と、
前記絶縁物を半導体基板の表面が露出されるように平坦化する段階とを含むことを特徴とする請求項２５に記載のＳＴＩ構造を有する半導体デバイスの製造方法。
【請求項３０】
前記絶縁物は、高密度プラズマ酸化膜であることを特徴とする請求項２９に記載のＳＴＩ構造を有する半導体デバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は素子分離膜を有する半導体デバイス及びその製造方法に係り、より具体的には、浅いトレンチ分離（ＳＴＩ；Shallow Trench Isolation）構造を有する半導体デバイス及びその製造方法に関する。
【０００２】
【従来の技術】
半導体技術の進歩、さらには、半導体素子の高速化、高集積化が進展しつつある。これにより、パターンに対する微細化の必要性が次第に高まりつつあり、パターンの寸法面でも高精度化が要求されている。これは、半導体素子において、広い領域を占める素子分離領域にも適用される。
【０００３】
従来の半導体デバイスの素子分離膜としては、ＬＯＣＯＳ酸化膜がほとんど用いられていた。しかし、ＬＯＣＯＳ方式の素子分離膜は、その縁部に嘴状のバーズビーク現象が生じ、アクティブ領域の面積を縮めるほか、漏れ電流を生じるという短所があった。
【０００４】
現在では、狭い幅を有すると共に、優れた素子分離特性を有するＳＴＩ素子分離膜が広く採用されている。
【０００５】
図１を参照すれば、半導体基板１０の上部に素子分離領域を露出させるための遮断パターン（図示せず）を形成する。この時、半導体基板１０はセル領域、コア領域及び周辺領域に区分される。また、遮断パターンとしては、酸化膜及びシリコン窒化膜の積層膜が用いられる。遮断パターンをマスクとして露出された半導体基板１０を定まった深さにエッチングする。これにより、半導体基板１０内にトレンチｔ１、ｔ２が形成される。ここで、ｔ１はセル領域に形成されるトレンチであり、ｔ２はコア領域及び周辺領域に形成されるトレンチである。また、トレンチｔ１、ｔ２を形成するためのエッチング工程は、例えば、プラズマガスを用いたドライエッチング方式により行われる。
【０００６】
この時、トレンチｔ１、ｔ２を形成するためのドライエッチング工程中に、トレンチｔ１、ｔ２の内側表面にシリコン格子欠陥及びダメージが生じる場合がある。従来には、このようなシリコン格子欠陥及びダメージを減らすために、トレンチｔ１、ｔ２の内側表面を熱酸化して側壁酸化膜１２を形成していた。この時、側壁酸化膜１２は５０〜１００Å以下の薄膜に形成される。また、側壁酸化膜１２の形成により、トレンチｔ１、ｔ２の角部に生じる尖点が除去される。
【０００７】
その後、側壁酸化膜１２の表面にシリコン窒化膜ライナー１４を形成する。この時、シリコン窒化膜ライナー１４は、知られたように、シリコンよりなる半導体基板１０と以降にトレンチｔ１、ｔ２内に埋め込まれるシリコン酸化膜との間の熱膨張係数の違いによるストレスの発生を防止する役割をする。
【０００８】
トレンチｔ１、ｔ２が十分に埋め込まれるように、半導体基板１０の結果物の上部に絶縁物、例えば、高密度プラズマ(High DensiTy Plasma、以下、ＨＤＰ）酸化膜を蒸着する。次に、ＨＤＰ酸化膜及び遮断パターンを半導体基板１０の表面が露出されるように化学的機械的研磨(Chemical Mechanical Polishing、以下、ＣＭＰ）して、トレンチｔ１、ｔ２内にＨＤＰ酸化膜を埋め込む。これにより、ＳＴＩ膜１６が完成される。
【０００９】
しかし、側壁酸化膜１２を薄膜に均一に形成することにより、次のような問題が生じる。
【００１０】
図２Ａ及び図２Ｂを参照すれば、一般に、高集積半導体モストランジスタのホットキャリアは高いエネルギーを有しているため、薄膜のゲート酸化膜２２にはね上がったり、あるいは側壁酸化膜１２を貫通してＳＴＩ膜１６に浸透し易い。ここで、ＳＴＩ膜１６に浸透されるホットキャリアはほとんど負電荷、すなわち、電子１００であって、ＳＴＩ膜１６内のシリコン窒化膜ライナー１４及びシリコン窒化膜ライナー１４と側壁酸化膜１２との界面にトラップされ易い。この時、側壁酸化膜１２の厚さが、前述のように極めて薄膜であるため、電子１００は極めて密にトラップされる。このように、ＳＴＩ膜１６の縁部に電子１００が密集すれば、ＭＯＳトランジスターが形成される半導体基板１０の正電荷、すなわち、ホール１０２がＳＴＩ膜１６の外周に誘起される。この時、電子１００がシリコン窒化膜ライナー１４及びシリコン窒化膜ライナー１４と側壁酸化膜１２との界面に極めて密にトラップされているため、半導体基板１０内のホール１０２も同様に極めて密に集まる。
【００１１】
ここで、Ｎ−チャネル電界効果トランジスタ（N-channel field effect Transistor、以下、Ｎ-ＦＥＴ）は、図２Ａに示されたように、主キャリアが電子１００であるため、たとえ、ＳＴＩ膜１６の外周にホール１０２が密集されていても、電子１００が主キャリアとして作用するＮ型接合領域２６ａ、２６ｂの間にパスが形成されない。
【００１２】
しかし、Ｐ−チャネル電界効果トランジスタ(P-channel field effect Transistor、以下、Ｐ-ＦＥＴ）は、公知のように、主キャリアがホール１０２であるため、図２Ｂに示されたように、ＳＴＩ膜１６の外周に密に配列されたホール１０２がＳＴＩ膜１６を挟んで分離されたＰ型接合領域２８ａ、２８ｂの間を接続させる電流パスＩとして作用する。これにより、ＳＴＩ膜１６により素子分離されたとしても、隣接するＰ-ＦＥＴの間には進行性スタンバイ電流などの漏れ電流が生じてしまい、Ｐ-ＦＥＴ特性が劣化する。ここで、符号２４はＭＯＳＦＥＴのゲート電極である。
【００１３】
さらに、ＳＴＩ膜１６とアクティブ領域との界面（以下、境界面）に位置するＰ-ＦＥＴの場合には、薄膜の側壁酸化膜１２を挟んでＰ-ＦＥＴのチャネル領域（図示せず）及び電子がトラップされたシリコン窒化膜ライナー１４が対峙する。したがって、シリコン窒化膜ライナー１４にトラップされた電子により、境界面に位置するＰ-ＦＥＴのチャネル領域にホールが誘起され易く、Ｐ-ＦＥＴのターンオン時に誘起されたホールがターンオン時に容易に除去されず、残留してしまう。これにより、境界面に形成されるＰ-ＦＥＴのチャネル長が次第に短くなり、しきい電圧が変わる。このため、Ｐ-ＦＥＴの素子特性が変わる。
【００１４】
前記のように、Ｐ-ＦＥＴでの問題点を解決するために、側壁酸化膜１２を全体的に厚くする技術が提案されている。
【００１５】
しかしながら、側壁酸化膜１２が全体的に厚くなれば、側壁酸化膜１２を通じてオキシダントが浸透され易い。このように、オキシダントの浸透により、ストレッジキャパシタと接続されるセル領域のＮ-ＦＥＴのストレスが増える。これにより、ストレッジキャパシタのデータリテンションタイム、すなわち、リフレッシュタイムが格段に短縮され、その結果、ＤＲＡＭ素子の特性が劣化する。
【００１６】
すなわち、ＳＴＩの側壁酸化膜１２を、Ｐ-ＦＥＴに進行性スタンバイ電流が生じない程度の厚さに全領域に亘って同一に形成すれば、Ｐ-ＦＥＴの進行性スタンバイ電流は減り、セル領域のストレッジキャパシタのデータリテンションタイムが短縮される。これに対し、ＳＴＩの側壁酸化膜１２を、適宜なＤＲＡＭのデータリテンションタイムが確保できる程度の厚さに全領域に亘って同一に形成すれば、ＤＲＡＭのデータリテンションタイムは確保できるが、Ｐ-ＦＥＴには深刻な進行性スタンバイ電流が生じ、その結果、Ｐ-ＦＥＴの素子特性が確保し難い。
【００１７】
これにより、各領域の側壁酸化膜を均一に形成すれば、セル領域のＮ-ＦＥＴ及びコア領域と周辺領域のＰ-ＦＥＴが同時に優れた特性を有し難い。
【００１８】
【発明が解決しようとする課題】
そこで、本発明の目的は、Ｐ-ＦＥＴの進行性スタンバイ電流を減らしながら、Ｐ-ＦＥＴの素子特性を確保すると共に、ＤＲＡＭなどのメモリ素子の特性を向上させることのできる、ＳＴＩ構造を有する半導体デバイスを提供することである。
【００１９】
また、本発明の他の目的は、前記ＳＴＩ構造を有する半導体デバイスの製造方法を提供することである。
【００２０】
【課題を解決するための手段】
前記目的を達成するために、本発明の一観点の一実施形態によるＳＴＩ構造を有する半導体デバイスは、第１トレンチが形成された第１領域及び第２トレンチが形成された第２領域が限定された半導体基板と、前記第１トレンチの内側表面に形成された第１側壁酸化膜と、前記第２トレンチの内側表面に形成され、第１側壁酸化膜よりも薄い第２側壁酸化膜と、前記第１及び第２側壁酸化膜の表面に各々形成されるストレス緩衝用ライナーと、前記第１及び第２トレンチの内部に埋め込まれる絶縁物とを含むことを特徴とする。
【００２１】
また、本発明の他の実施形態によるＳＴＩ構造を有する半導体デバイスは、Ｐ-ＦＥＴ及びその他の回路素子が形成されるコア領域と周辺領域及びメモリ素子が形成されるセル領域に区分され、コア領域、周辺領域及びセル領域に形成される素子を分離するための第１及び第２トレンチが形成された半導体基板と、前記第１トレンチの内側表面に形成された第１側壁酸化膜と、前記第２トレンチの内側表面に形成され、第１側壁酸化膜よりも薄い第２側壁酸化膜と、前記第１及び第２側壁酸化膜の表面に各々形成されるストレス緩衝用ライナーと、前記第１及び第２トレンチの内部に埋め込まれる絶縁物とを含むことを特徴とする。
【００２２】
ここで、前記第１トレンチは前記コア領域及び前記周辺領域に形成され、前記第２トレンチは前記セル領域に形成される。また、第１トレンチは前記コア領域及び前記周辺領域のうちＰ-ＦＥＴの間を分離するための領域に形成され、前記第２トレンチは前記セル領域と前記コア及び周辺領域のうちＮ-ＦＥＴの間、Ｎ-ＦＥＴとＰ-ＦＥＴとの間、Ｎ-ＦＥＴとその他の回路素子との間、Ｐ-ＦＥＴとその他の回路素子との間、及びその他の回路素子の間を分離する領域に形成される。ここで、前記第１側壁酸化膜は、Ｐ-ＦＥＴに進行性スタンバイ電流の発生を阻止できる程度の厚さを有し、前記第２側壁酸化膜は、定まったメモリ素子のデータリテンションタイムが短縮されない程度の厚さを有する。
【００２３】
また、本発明の他の観点の一実施形態によるＳＴＩ構造を有する半導体デバイスの製造方法は、下記の通りである。
まず、半導体基板の選択された領域に第１トレンチ及び第２トレンチを形成する。次に、前記第１トレンチの内側表面に第１側壁酸化膜を形成し、第２トレンチの内側表面に第２側壁酸化膜を形成する。次に、前記第１及び第２トレンチに絶縁物を埋め込む。この時、第１及び第２側壁酸化膜を形成する段階で、前記第１側壁酸化膜は、第１側壁酸化膜よりも薄く形成する。
【００２４】
また、本発明の他の実施形態によるＳＴＩ構造を有する半導体デバイスの製造方法は、下記の通りである。
【００２５】
まず、Ｐ-ＦＥＴ及びその他の回路素子が形成されるコア領域と周辺領域及びメモリ素子が形成されるセル領域に限定される半導体基板を提供する。次に、前記第１及び第２トレンチの内側表面に初期酸化膜を形成した後、前記第２トレンチの内部の初期酸化膜を除去する。次に、第１トレンチの初期酸化膜及び前記第２トレンチの内側表面を酸化して、第１及び第２トレンチの内側表面に第１及び第２側壁酸化膜を形成する。次に、第１及び第２側壁酸化膜の内部に絶縁物を埋め込む。この時、第１側壁酸化膜は、前記第２側壁酸化膜よりも相対的に厚く形成される。
【００２６】
また、本発明の他の実施形態によるＳＴＩ構造を有する半導体デバイスの製造方法は、下記の通りである。
【００２７】
まず、Ｐ-ＦＥＴ及びその他の回路素子が形成されるコア領域と周辺領域及びメモリ素子が形成されるセル領域に限定される半導体基板の素子分離予定領域に第１及び第２トレンチを形成する。次に、前記第１及び第２トレンチの内側表面に第１側壁酸化膜を所定厚さに形成した後、第２トレンチの内部の第１側壁酸化膜を所定厚さだけエッチングして、第２側壁酸化膜を形成する。次に、第１及び第２トレンチの内部に絶縁物を埋め込む。
【００２８】
ここで、前記第１トレンチは前記コア及び周辺領域に形成し、前記第２トレンチは前記セル領域に形成する。
あるいは、前記第１トレンチは前記コア及び周辺領域のうちＰ-ＦＥＴの間を分離する領域に形成し、前記第２トレンチはセル領域と、コア及び周辺領域のうちＮ-ＦＥＴの間、Ｎ-ＦＥＴとＰ-ＦＥＴとの間、Ｎ-ＦＥＴとその他の回路素子との間、Ｐ-ＦＥＴとその他の回路素子との間、及びその他の回路素子の間を分離する領域に形成する。
【００２９】
ここで、第１トレンチの第１側壁酸化膜はＰ-ＦＥＴに進行性スタンバイ電流の発生を阻止できる程度の厚さに形成し、第２側壁酸化膜はメモリ素子の定まったデータリテンションタイムが短縮されない程度の厚さに形成する。
【００３０】
【発明の実施の形態】
以下、添付した図面に基づき、本発明の望ましい実施形態について詳細に説明する。
【００３１】
ここで、本発明の実施形態を各種に変形でき、本発明の範囲が後述する実施形態に限定されることはない。本発明の実施形態はこの分野における通常の知識を有した者に本発明をより完全に説明するために提供されるものである。したがって、図中の要素の形状等はより明確な説明のために誇張されており、図中、同一の要素には同一の符号を使用した。また、ある層が他の層または半導体基板の“上”にあると記載されている場合、ある層は前記他の層または半導体基板に直接的に接触して存在することもできれば、それらの間に第３の層が挟まれることもできる。
【００３２】
第１実施形態
まず、図３Ａを参照すれば、半導体基板２０の上部に素子分離領域が露出されるように遮断パターン２２を形成する。この時、半導体基板２０は所定の不純物を含む基板であって、メモリ素子が形成されるセル領域とＰ-ＦＥＴが要求されるコア領域及び周辺領域に区分される。また、図中には、セル領域Ａ１及びコア領域または周辺領域Ａ２が示されている。遮断パターン２２はシリコン物質とのエッチング選択比に優れていると共に、酸化を抑える物質が用いられ、例えば、シリコン酸化膜及びシリコン窒化膜の積層膜が用いられる。
【００３３】
その後、遮断パターン２２をマスクとして半導体基板２０を所定深さだけドライエッチングする。これにより、半導体基板２０内に第１及び第２トレンチＴ１、Ｔ２が形成される。ここで、トレンチＴ１、Ｔ２はＳＴＩを形成するための浅いトレンチである。また、第１トレンチＴ１はコア及び周辺領域Ａ２に形成されるトレンチであり、第２トレンチＴ２はセル領域Ａ１に形成されるトレンチである。さらに、第２トレンチＴ２は素子が密集されたセル領域Ａ１に形成されるため、コアまたは周辺領域Ａ２に形成される第１トレンチＴ２よりもその幅が狭い。この時、トレンチＴ１、Ｔ２を形成するためのエッチング工程としては、プラズマを用いたドライエッチング工程が用いられ、これにより、トレンチＴ１、Ｔ２の表面にシリコン格子欠陥及びダメージが生じうる。合わせて、トレンチＴ１、Ｔ２の角部には尖点が存在する場合がある。
【００３４】
次に、図３Ｂに示されたように、トレンチＴ１、Ｔ２の内側表面を熱酸化して、トレンチＴ１、Ｔ２の内部に熱酸化膜２４を形成する。熱酸化工程によりトレンチＴ１、Ｔ２の内部に生じた格子欠陥及びダメージが治され、トレンチＴ１、Ｔ２の尖点が除去される。ここで、“トレンチＴ１、Ｔ２の内側表面”は、トレンチＴ１、Ｔ２の内側壁及び底面を含む。
【００３５】
図３Ｃを参照すれば、セル領域Ａ１の第２トレンチＴ２部分が露出されるように、公知のフォトリソグラフィ工程によりフォトレジストパターン２６を形成する。この時、フォトレジストパターン２６はＰ-ＦＥＴが要求されるコア領域及び周辺領域Ａ２をいずれも遮へいするように形成される。次に、露出されたセル領域Ａ１の熱酸化膜２４を等方性エッチング方式により除去する。この時、熱酸化膜２４の等方性エッチングは、ウェットまたはドライエッチングである。これにより、セル領域Ａ１のトレンチＴ２の内部が露出される。このような等方性エッチング方法により、トレンチＴ２の両側上端に位置する遮断パターン２２のシリコン酸化膜がなくなりうる。これにより、トレンチＴ２の上端角部がよりなだらかになる。
【００３６】
図３Ｄを参照すれば、フォトレジストパターン２６（図３Ｃを参照）を、例えば、プラズマアッシング等の方式により除去する。次に、半導体基板の結果物を熱酸化する。これにより、第１トレンチＴ１の内部には第１トレンチＴ１に残留する熱酸化膜２４が再酸化され、その結果、熱酸化膜２４よりも厚い第１側壁酸化膜２８が形成される。
【００３７】
第２トレンチＴ２には露出されたベアシリコンが熱酸化されるため、第１側壁酸化膜２８よりは薄い第２側壁酸化膜３０が形成される。この時、第１側壁酸化膜２８は、第２側壁酸化膜３０の厚さ及び熱酸化膜２４の厚さを合計した厚さを有する。望ましくは、第１側壁酸化膜２８は、以降に形成されるストレス緩衝用ライナーにトラップされた電荷が半導体基板２０内に浸透することを防止できる程度の厚さ、例えば、約１００〜３００Å程度に形成される。また、第２側壁酸化膜３０はＤＲＡＭ素子のデータリテンションタイムが短縮されない程度の厚さ、例えば、２０〜１００Åの厚さに形成される。これにより、コア領域及び周辺領域Ａ２に形成される第１トレンチＴ１内の側壁酸化膜２８とセル領域Ａ１に形成される第２トレンチＴ２内の側壁酸化膜３０とは相異なる厚さを有する。
【００３８】
次に、図３Ｅを参照すれば、遮断パターン（図示せず）の表面及びトレンチＴ１、Ｔ２の内部の第１及び第２側壁酸化膜２８、３０の表面にストレス緩衝用ライナー３２を形成する。この時、ストレス緩衝用ライナー３０は、公知のように、後続する熱工程に際し、シリコンよりなる半導体基板２０とトレンチＴ１、Ｔ２の内部に埋め込まれるシリコン酸化膜との間の熱膨張係数の違いによるストレスを緩衝させるために挟まれる。このストレス緩衝用ライナー３２は、望ましくは、第１及び第２側壁酸化膜２８、３０よりも薄く形成され、例えば、シリコン窒化膜ＳｉxＮyまたはシリコン窒酸化膜ＳｉＯＮが用いられる。次に、層間埋込み特性に優れたトレンチ埋込み用絶縁膜、例えば、高密度プラズマ酸化膜をトレンチＴ１、Ｔ２が十分に埋め込まれるように蒸着する。次に、半導体基板２０の表面が露出されるまでトレンチ埋込み用絶縁膜、ストレス緩衝用ライナー３２及び遮断パターン２２をＣＭＰする。これにより、第１及び第２トレンチＴ１、Ｔ２内に絶縁膜が埋め込まれてＳＴＩ膜３４が完成される。
【００３９】
図４は、コア領域または周辺領域、特にＰ-ＦＥＴを限定するトレンチ内に形成された側壁酸化膜の厚さによるスタンバイ電流を示したものであって、側壁酸化膜ＳＷoxの厚さを３０Å、５０Å、８０Å及び１１０Åに各々変えつつスタンバイ電流を測定した結果を示したグラフである。ここで、◆、◇は側壁酸化膜が３０Åである時のスタンバイ電流を表わし、△、▲は側壁酸化膜が５０Åである時のスタンバイ電流を表わす。また、□、■は側壁酸化膜が８０Åである時のスタンバイ電流を表わし、○、●は側壁酸化膜が１１０Åである時のスタンバイ電流を表わす。合わせて、オープンされた図形はＰ-ＦＥＴを駆動させた後１時間内に測定されたスタンバイ電流を表わし、マーキングされた図形はＰ-ＦＥＴを駆動させた後、４８時間が経った後に測定されたスタンバイ電流を表わす。また、グラフのｘ軸は側壁酸化膜の厚さを表わし、ｙ軸は進行性スタンバイ電流を表わす。
【００４０】
この図面によれば、Ｐ-ＦＥＴを駆動させた直後には、たとえ、側壁酸化膜の厚さを薄く形成しても、スタンバイ電流がほとんど生じない。しかし、約４８時間が経った後、スタンバイ電流が生じ、このスタンバイ電流の量は側壁酸化膜の厚さと反比例する。すなわち、Ｐ-ＦＥＴを限定するトレンチＴ１の側壁酸化膜４０を相対的に厚くするほど、スタンバイ電流の量が著しく減るということが分かる。これにより、この実施形態のように、Ｐ-ＦＥＴが要求されるコア領域及び周辺領域のトレンチ内に厚目の側壁酸化膜を形成することにより、スタンバイ電流を低減することができる。
【００４１】
この実施形態によれば、一回のマスク使用によりセル領域トレンチの側壁酸化膜の厚さとコア領域及び周辺領域トレンチの側壁酸化膜の厚さとを別々に形成できる。これにより、ＤＲＡＭ素子のデータリテンションタイムを確保でき、その結果、進行性スタンバイ電流の発生可能性を減らしうる。
【００４２】
第２実施形態
この実施形態は、トレンチＴ１、Ｔ２の形成工程から熱酸化膜２４の形成工程までは前述した第１実施形態と同様なため、それ以降の部分についてのみ述べる。
【００４３】
まず、図５Ａを参照すれば、フォトレジストパターン２６をセル領域Ａ１が露出されるようにフォトリソグラフィ工程により形成する。次に、露出されたセル領域Ａ１の熱酸化膜２４を等方性エッチング方式によりエッチングする。この時、熱酸化膜２４は、第２トレンチＴ２内に所定厚さだけ残留するようにエッチングされる。熱酸化膜２４を残留させる理由は、シリコンよりなる半導体基板２０が疏水性であるため等方性エッチング中にダメージを与えやすく、したがって、これを防止するためである。ここで、触れていない符号２４ａは所定厚さだけエッチング処理された熱酸化膜である。
【００４４】
次に、図５Ｂに示されたように、フォトレジストパターン２６（図５Ａを参照）を公知の方法により除去する。次に、第１トレンチＴ１及び第２トレンチＴ２内の熱酸化膜２４、２４ａを再度酸化して、第１及び第２側壁酸化膜２８、３０を形成する。ここで、第２トレンチＴ２内の熱酸化膜２４ａは第１トレンチＴ１内の熱酸化膜２４ａよりも薄いため、第２側壁酸化膜３０が第１側壁酸化膜２８よりも薄く形成される。
【００４５】
次に、図示してはいないが、ストレス緩衝用ライナーを形成する工程及び絶縁物を埋め込む工程は前述した第１実施形態と同一である。
本実施形態によれば、熱酸化膜を一部残すようにエッチングして、半導体基板に追加的に生じるダメージを低減できる。
【００４６】
第３実施形態
本実施形態は、トレンチＴ１、Ｔ２を形成する工程までは前述した第１実施形態と同一なため、その以降の部分についてのみ述べる。
【００４７】
図６Ａを参照すれば、トレンチＴ１、Ｔ２の内側表面を熱酸化して、第１側壁酸化膜４０を形成する。この時、第１側壁酸化膜４０は、コア領域及び周辺領域Ａ２のＰ-ＦＥＴにスタンバイ電流が防止できる程度、すなわち、後続工程により形成されるストレス緩衝用ライナーにトラップされた電荷が基板の内部に浸透することを防止できる程度の厚さ、例えば、１００〜３００Åの厚さに形成される。
【００４８】
次に、図６Ｂに示されたように、コア領域及び周辺領域Ａ２を遮へいするように公知のフォトリソグラフィ工程によりフォトレジストパターン２６を形成する。次に、フォトレジストパターン２６により露出されたセル領域Ａ１のトレンチＴ２内の第１側壁酸化膜４０を所定厚さだけエッチングして、第２側壁酸化膜４２を形成する。この時、第２側壁酸化膜４２は、ＤＲＡＭ素子のリテンションタイムが短縮されない程度の厚さ、例えば、２０〜１００Åの厚さが残留するようにエッチングされる。これにより、コア領域及び周辺領域Ａ２のトレンチＴ１の内部には厚目の第１側壁酸化膜４０が形成され、セル領域A１のトレンチＴ２の内部には薄目の第２側壁酸化膜４２が形成される。
【００４９】
次に、図６Ｃを参照すれば、フォトレジストパターン２６を公知の方式により除去する。次に、第１及び第２側壁酸化膜４０、４２の表面にストレス緩衝用ライナーを形成する工程、トレンチＴ１、Ｔ２内に絶縁膜を埋め込む工程は前述した第１実施形態と同一である。
【００５０】
本実施形態のように、全体的に側壁酸化膜を厚く形成し、セル領域の側壁酸化膜の一部を除去して、領域別に厚さが相異なる側壁酸化膜を形成できる。
【００５１】
第４実施形態
本実施形態によるＳＴＩ構造を有する半導体デバイスの製造方法は、前述した第１実施形態ないし第３実施形態のうちいずれか一つの実施形態と同一であり、ＳＴＩ膜の位置だけが異なる。
【００５２】
すなわち、前述した第１実施形態ないし第３実施形態において、厚目の第１側壁酸化膜２８、４０はＰ-ＦＥＴが要求されるコア領域及び周辺領域のトレンチＴ１に形成され、薄目の第２側壁酸化膜３０、４２はセル領域のトレンチＴ２に形成されていた。
【００５３】
しかし、本実施形態では、厚目の第１側壁酸化膜２８または４０はコア領域及び周辺領域のうちＰ-ＦＥＴの間を限定するためのトレンチＴ３内に形成される。また、薄目の第２側壁酸化膜３０または４２はセル領域のトレンチＴ２だけではなく、コア領域及び周辺領域のトレンチＴ１のうちＰ-ＦＥＴの間を限定するトレンチを除いたその他の回路素子を限定するトレンチＴ４に各々形成される。すなわち、本実施形態において、第２側壁酸化膜３０または４２が形成されるトレンチはＮ-ＦＥＴの間、Ｎ-ＦＥＴとＰ-ＦＥＴとの間、Ｎ-ＦＥＴとその他の回路素子との間、Ｐ-ＦＥＴとその他の回路素子との間、及びその他の回路素子の間に位置できる。
【００５４】
この時、製造方法は前述した第１〜第３実施形態のうちいずれか一つと同一であり、各実施形態においてフォトレジストパターンを形成する時、セル領域を露出させると同時に、コア領域及び周辺領域のトレンチＴ１のうちＰ-ＦＥＴを限定するトレンチＴ３を除いたその他のトレンチＴ４部分をさらに露出させた後に工程を行えばよい。ここで、触れていない符号ＮＡはセル領域及びＰ-ＦＥＴを限定するトレンチを除いた領域を表わし、ＰＡはＰ-ＦＥＴを限定するトレンチが形成される領域を表わす。
【００５５】
【発明の効果】
以上述べたように、本発明によれば、セル領域内の素子を分離するトレンチ内にはＤＲＡＭ素子のリテンションタイムが短縮されないように薄目の側壁酸化膜を形成し、Ｐ-ＦＥＴを限定するトレンチ内には進行性スタンバイ電流が生じないように厚目の側壁酸化膜を形成する。これにより、ＤＲＡＭ素子の特性を改善でき、その結果、Ｐ-ＦＥＴ領域に漏れ電流が減る。
【００５６】
さらに、本発明の要旨を逸脱しない範囲であれば、各種の実施形態が可能である。
【図面の簡単な説明】
【図１】  従来のＳＴＩ構造を有する半導体デバイスを説明するための断面図である。
【図２Ａ】  従来のＳＴＩ構造により分離されたＮ-ＦＥＴを示した断面図である。
【図２Ｂ】  従来のＳＴＩ構造により分離されたＰ-ＦＥＴを示した断面図である。
【図３Ａ】  本発明の第１実施形態によるＳＴＩ構造を有する半導体デバイスの製造方法を説明するための各工程別断面図である。
【図３Ｂ】  本発明の第１実施形態によるＳＴＩ構造を有する半導体デバイスの製造方法を説明するための各工程別断面図である。
【図３Ｃ】  本発明の第１実施形態によるＳＴＩ構造を有する半導体デバイスの製造方法を説明するための各工程別断面図である。
【図３Ｄ】  本発明の第１実施形態によるＳＴＩ構造を有する半導体デバイスの製造方法を説明するための各工程別断面図である。
【図３Ｅ】  本発明の第１実施形態によるＳＴＩ構造を有する半導体デバイスの製造方法を説明するための各工程別断面図である。
【図４】  Ｐ-ＦＥＴ限定用トレンチ内の側壁酸化膜の厚さによるスタンバイ電流を示したグラフである。
【図５Ａ】  本発明の第２実施形態を説明するための各工程別断面図である。
【図５Ｂ】  本発明の第２実施形態を説明するための各工程別断面図である。
【図６Ａ】  本発明の第３実施形態を説明するための各工程別断面図である。
【図６Ｂ】  本発明の第３実施形態を説明するための各工程別断面図である。
【図６Ｃ】  本発明の第３実施形態を説明するための各工程別断面図である。
【図７】  本発明の第４実施形態を説明するためのＳＴＩ構造を有する半導体デバイスの断面図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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