【手続補正書】
【提出日】平成20年10月22日(2008.10.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
トレンチ・キャパシタ・アレイを含む構造であって、  ＳＯＩ（semiconductor-on-insulator）層と、前記ＳＯＩ層の下にある埋込酸化物（「ＢＯＸ」）層と、前記ＢＯＸ層の下にある埋込半導体領域とを含むＳＯＩ基板であって、前記埋込半導体領域は、横方向に延びる第１のユニタリ半導体領域を含む、ＳＯＩ基板と、  少なくとも一部が前記ＢＯＸ層の下に配設されたトレンチ・キャパシタ・アレイであって、各トレンチ・キャパシタは、前記第１のユニタリ半導体領域内に配設されたトレンチの内壁に沿って延びるノード誘電体層を含み、各トレンチ・キャパシタは、前記第１のユニタリ半導体領域の少なくとも一部を含む共通のユニタリ埋込キャパシタ・プレートを共有し、前記ユニタリ埋込キャパシタ・プレートは、ｎ型およびｐ型から選択された第１の単一導電型を有し、少なくとも前記埋込キャパシタ・プレートの上部境界は、前記基板の主要表面に平行に、前記アレイ全体にわたって横方向に延びる面を画定する、トレンチ・キャパシタ・アレイと、  を含む構造。
【請求項２】
前記第１のユニタリ半導体領域は、前記基板のある区域のほぼ全体にわたって延びる、請求項１に記載の構造。
【請求項３】
前記埋込半導体領域はさらに、前記第１のユニタリ半導体領域の下にある第２のユニタリ半導体領域を含み、前記第２のユニタリ半導体領域は、ｎ型およびｐ型から選択された導電型であり、前記第１の単一導電型の反対の第２の単一導電型を有する、請求項１に記載の構造。
【請求項４】
前記埋込半導体領域は、本質的に単結晶半導体からなり、前記第１のユニタリ半導体領域は高濃度ドープされ、前記第２のユニタリ半導体領域は低濃度ドープされる、請求項３に記載の構造。
【請求項５】
前記第１のユニタリ半導体領域は、本質的に、多結晶半導体およびアモルファス半導体の少なくとも１つからなる、請求項３に記載の構造。
【請求項６】
前記第１のユニタリ半導体領域は、第１の半導体材料組成を有し、前記第２のユニタリ半導体領域は、前記第１の半導体材料組成と異なる第２の半導体材料組成を有する、請求項３に記載の構造。
【請求項７】
前記第１の半導体材料組成はシリコン・ゲルマニウムを含み、前記第２の半導体材料組成はシリコン・ゲルマニウムを含まない、請求項６に記載の構造。
【請求項８】
前記ＢＯＸ層を貫通して前記埋込半導体領域を延びる導電コンタクト・ビアをさらに備え、前記導電コンタクト・ビアは、前記アレイの前記トレンチの深さにほぼ等しい深さを有し、前記アレイの前記トレンチの直径よりも実質的に大きい直径を有する、請求項１に記載の構造。
【請求項９】
前記基板はさらに、上縁部が前記埋込酸化物層の下縁部に沿って延び、下縁部が前記第１のユニタリ半導体領域の前記上側境界に沿って延びる第２のユニタリ半導体領域を備え、前記第２のユニタリ半導体層は、ｎ型およびｐ型から選択された導電型であり、前記第１の単一導電型の反対の第２の単一導電型を有する、請求項１に記載の構造。
【請求項１０】
前記第２のユニタリ半導体領域に導電的に接触し、前記第１のユニタリ半導体領域には                                                                       導電的に接触しないボディ・コンタクト・ビアをさらに備える、請求項９に記載の構造。
【請求項１１】
請求項１に記載の構造を含むメモリ・セル・アレイ構造であって、前記基板の単結晶領域内に配設されたトランジスタ・アレイをさらに備え、前記トランジスタ・アレイは、前記トレンチ・キャパシタ・アレイの前記トレンチ・キャパシタのそれぞれに導電的に接続されたトランジスタを含む、メモリ・セル・アレイ構造。
【請求項１２】
トレンチ・キャパシタ・アレイを含む構造であって、  半導体領域を含む基板と、  トレンチ・キャパシタ・アレイであって、各トレンチ・キャパシタは、前記半導体領域内に配設されたトレンチの内壁に沿って延びるノード誘電体層を含み、各トレンチ・キャパシタは、ｎ型またはｐ型から選択された第１の単一導電型だけを有する共通のユニタリ埋込キャパシタ・プレートを共有する、トレンチ・キャパシタ・アレイと、  前記半導体領域を延びる導電コンタクト・ビアであって、前記導電コンタクト・ビアの深さは、前記トレンチ・キャパシタの深さにほぼ等しい、導電コンタクト・ビアと、  を含む構造。
【請求項１３】
前記導電コンタクト・ビアの幅は、前記トレンチ・キャパシタの幅よりも実質的に広い、請求項１２に記載の構造。
【請求項１４】
前記基板はさらに、埋込酸化物（「ＢＯＸ」）層と、前記ＢＯＸ層の上に重なる本質的に単結晶半導体からなる表面層とを含み、前記半導体領域は、前記ＢＯＸ層の下にある埋込半導体領域である、請求項１２に記載の構造。
【請求項１５】
トレンチ・キャパシタ・アレイを含む構造を形成する方法であって、  半導体領域を含む基板を準備するステップと、  前記半導体領域内にトレンチ・アレイをエッチングするステップと、  前記半導体領域内に、前記トレンチの深さにほぼ等しい深さのコンタクト・ホールをエッチングするステップと、  前記トレンチの内壁に沿って延びるトレンチ・キャパシタを形成するステップであって、各トレンチ・キャパシタは、前記半導体領域の少なくとも一部を含む共通のユニタリ埋込キャパシタ・プレートを共有し、前記共通のユニタリ埋込キャパシタ・プレートは、ｎ型およびｐ型から選択された第１の単一導電型だけを有する、ステップと、  前記コンタクト・ホール内に、前記ユニタリ埋込キャパシタ・プレートに導電的に接触するコンタクト・ビアを形成するステップと  を含む、方法。
【請求項１６】
前記トレンチ・アレイおよび前記コンタクト・ホールは、同じマスク・レベルを使用して同時にエッチングされる、請求項１５に記載の方法。
【請求項１７】
前記トレンチ・キャパシタおよび前記コンタクト・ビアは、  前記トレンチ・アレイの前記内壁に沿って、かつ、前記コンタクト・ホールの内壁に沿ってノード誘電体層を堆積させるステップと、  導電材料の第１回目の堆積を行い、前記トレンチを完全に充填し、少なくとも前記コンタクト・ホールの前記内壁の内側を覆うステップと、  前記トレンチからは前記導電材料を除去せずに、前記コンタクト・ホールから前記導電材料を除去するステップと、  少なくとも前記コンタクト・ホールの底部から前記ノード誘電体層を除去するステップと、  導電材料の第２回目の堆積を行い、前記コンタクト・ホールを充填し、前記コンタクト・ビアを形成するステップと、  を含む、請求項１５に記載の方法。
【請求項１８】
前記コンタクト・ホールから前記第１回目に堆積させた導電材料を除去するステップは、前記トレンチを完全に充填するための前記導電材料の前記第１回目の堆積ステップ後に、追加のマスク層を設けずに実施する、請求項１７に記載の方法。
【請求項１９】
前記共通のユニタリ埋込キャパシタ・プレートは、前記基板のある区域のほぼ全体にわたって延びる、請求項１５に記載の方法。
【請求項２０】
前記コンタクト・ホールは、前記基板の主要表面に平行な横方向の第１の最大幅を有し、前記第１の最大幅は、前記トレンチの前記横方向の第２の最大幅よりも実質的に広い、請求項１５に記載の方法。
【請求項２１】
請求項１５に記載のトレンチ・キャパシタ・アレイを含む構造を形成する方法を含む、メモリ・セル・アレイを形成する方法であって、前記基板の単結晶領域内にトランジスタ・アレイを形成するステップをさらに含み、前記トランジスタ・アレイは、前記アレイの前記トレンチ・キャパシタのそれぞれに導電的に接続されたトランジスタを含む、方法。