(57)【特許請求の範囲】
【請求項１】
小振幅出力バッファを備えた半導体集積回路装置であって、
入力されたデータに基づいて出力する電流の方向ならびに電流レベルを制御するレベル生成制御部と、
前記半導体集積回路装置の外部に設けられ、前記レベル生成制御部から出力される電流が流される終端抵抗と、
前記レベル生成制御部から出力された電流レベルによって前記終端抵抗に発生する電位差が前記小振幅出力バッファの電圧振幅規定値よりも少ない場合に、その規定値に見合った電流レベルに出力を補正するレベル補正部とを備え、
前記レベル補正部は、前記終端抵抗に発生する電位をゲートとドレインとに接続した複数のＭＯＳトランジスタよりなる出力バッファを備えたことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、前記出力バッファに、動作制御信号に基づいて前記レベル生成制御部と前記レベル補正部との動作を任意に停止させる動作制御部を設けたことを特徴とする半導体集積回路装置。
【請求項３】
請求項１または２記載の半導体集積回路装置において、前記出力バッファに前記レベル補正部を２つ以上設け、制御信号によって前記２つ以上のレベル補正部の動作を選択的に制御して電流レベルを補正することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、出力バッファにおける電流レベルの自動補正技術に関し、特に、小振幅出力バッファを有した半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明者が検討したところによれば、高速動作が要求される半導体集積回路装置の出力バッファとして、ＩＥＥＥ（Ｔｈｅ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｉｃａｌ  ａｎｄ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｅｎｇｉｎｅｅｒｓ  Ｉｎｃ）におけるＬＶＤＳ（Ｌｏｗ−Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｓ）規格によって取り決められた、いわゆる、小振幅出力バッファがある。
【０００３】
この小振幅出力バッファには、電源側と基準電位側とに定電流ＭＯＳトランジスタが設けられている。この定電流ＭＯＳトランジスタを介して入力側回路に設けられた終端抵抗の一方の端部から他方の端部、または他方の端部から一方の端部のいずれかの方向に電流を流す。
【０００４】
終端抵抗の両端部には、電圧降下によって発生した電位差が生じる。この電位差に基づいて入力側回路に設けられた差動入力バッファが動作し、この差動入力バッファによりハイレベル／ローレベルの信号出力が行われる。
【０００５】
この差動入力バッファの入力部には小振幅電圧が入力され、この振幅電圧は、基準振幅電圧値、最大振幅電圧値、および最小振幅電圧値などがＬＶＤＳによって規定されている。
【０００６】
なお、この種の半導体集積回路装置について詳しく述べてある例としては、昭和５４年４月３０日、株式会社オーム社発行、大須賀  節雄（著）、「ハードウェアの知識」Ｐ１８２があり、この文献には、ＣＰＵにおけるバッファを介した入出力制御が記載されている。
【０００７】
【発明が解決しようとする課題】
ところが、上記のような半導体集積回路装置の小振幅バッファでは、次のような問題点があることが本発明者により見い出された。
【０００８】
すなわち、定電流ＭＯＳトランジスタが、製造ばらつきなどによって電気的特性が大きくばらついてしまうと、差動入力バッファに出力する電圧振幅レベルがばらついてしまい、ＬＶＤＳの規格値を満足することができずに動作が不安定となる恐れがある。
【０００９】
本発明の目的は、出力バッファの電流レベルを自己補正することにより、回路動作を大幅に安定化させることができる半導体集積回路装置を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１２】
すなわち、本発明の半導体集積回路装置は、入力されたデータに基づいて出力する電流の方向ならびに電流レベルを制御するレベル生成制御部と、当該レベル生成制御部から出力された電流レベルが設定値よりも少ない場合に、その規格値に見合った電流レベルに出力を補正するレベル補正部と、該レベル生成制御部から出力される電流が流される終端抵抗と、当該終端抵抗に発生する電位差によってデータがハイレベルかローレベルかを判断し、そのデータのレベル変換を行うレベル変換／判断部とよりなる出力バッファを備えたものである。
【００１３】
また、本発明の半導体集積回路装置は、前記出力バッファに、動作制御信号に基づいてレベル生成制御部とレベル補正部との動作を任意に停止させる動作制御部を設けたものである。
【００１４】
さらに、本発明の半導体集積回路装置は、入力されたデータに基づいて外部接続された終端抵抗に出力する電流の方向ならびに電流レベルを制御するレベル生成制御部と、当該レベル生成制御部から出力された電流レベルが設定値よりも少ない場合に、その規格値に見合った電流レベルに出力を補正するレベル補正部とよりなる出力バッファを備えたものである。
【００１５】
それらにより、プロセスの製造ばらつきによってレベル生成制御部定から出力される電流レベルが小さくなっても規定値に見合ったレベルに自動的に補正することができる。
【００１６】
また、本発明の半導体集積回路装置は、前記出力バッファに、動作制御信号に基づいてレベル生成制御部とレベル補正部との動作を任意に停止させる動作制御部を設けたものである。
【００１７】
それにより、任意に出力バッファの動作を停止させることができるので、プローブ検査や不良解析などを効率よく行うことができる。
【００１８】
さらに、本発明の半導体集積回路装置は、前記出力バッファにレベル補正部を２つ以上設け、制御信号によって２つ以上のレベル補正部の動作を選択的に制御して電流レベルを補正するものである。
【００１９】
それにより、電流レベルの補正をより細かく行うことができる。
【００２０】
以上のことにより、出力バッファの動作を安定化することができ、かつプロセスの製造ばらつきに起因する歩留まりを低下することができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２２】
（実施の形態１）
図１は、本発明の実施の形態１による小振幅出力バッファの回路図である。
【００２３】
本実施の形態１において、半導体集積回路装置には、小振幅出力バッファ（出力バッファ）１が設けられている。この小振幅出力バッファ１は、ＩＥＥＥにおけるＬＶＤＳの規格に見合った小振幅差動インターフェイスである。
【００２４】
また、小振幅出力バッファ１は、ＬＶＤＳレベル生成回路（レベル生成制御部）２と、ＬＶＤＳレベル補正回路（レベル補正部）３とによって構成されている。小振幅出力バッファ１には、２つの出力部４，５が設けられており、これら出力部４，５には、同じくＬＶＤＳ規格によって規定された１００Ω程度の終端抵抗Ｒの端部がそれぞれ接続されている。
【００２５】
この終端抵抗Ｒの端部には、それぞれ差動入力バッファＳＢの一方の入力部ならびに他方の入力部がそれぞれ接続されており、差動入力バッファＳＢの出力部からハイ（Ｈｉ）レベルまたはロー（Ｌｏｗ）レベルのデータ出力が行われる。
【００２６】
また、出力部４、５は、半導体集積回路装置の外部端子とそれぞれ接続されており、終端抵抗Ｒならびに差動入力バッファＳＢは、該外部端子を介して半導体集積回路装置の外部に設けられいる。
【００２７】
ＬＶＤＳレベル生成回路２は、ＰチャネルＭＯＳであるトランジスタ６〜８、ＮチャネルＭＯＳであるトランジスタ９〜１１、およびインバータ１２によって構成されている。
【００２８】
また、ＬＶＤＳレベル補正回路３は、トランジスタ１３〜２０から構成されており、トランジスタ１３，１４，１７，１８は、ＰチャネルＭＯＳであり、トランジスタ１５，１６，１９，２０は、ＮチャネルＭＯＳである。
【００２９】
インバータ１２の入力部、トランジスタ８，１０，１３，１６のそれぞれのゲートには、小振幅出力バッファ１の前段に接続された回路から出力される出力信号（データ）が入力される入力部と接続されている。インバータ１２の出力部には、トランジスタ７，９，１７，２０のゲートが接続されている。
【００３０】
トランジスタ６の一方の接続部には、所定の電圧の電源電圧が供給されており、ゲートには、基準電位が接続されている。さらに、トランジスタ６の他方の接続部には、トランジスタ７，８の一方の接続部がそれぞれ接続されている。
【００３１】
トランジスタ７の他方の接続部には、トランジスタ９の一方の接続部、トランジスタ１８，１９のゲート、トランジスタ１８の他方の接続部、ならびにトランジスタ１９の一方の接続部がそれぞれ接続されている。このトランジスタ１８の他方の接続部、トランジスタ１９の一方の接続部は、出力部５と接続されている。
【００３２】
トランジスタ８の他方の接続部には、トランジスタ１０の一方の接続部、トランジスタ１４，１５のゲート、トランジスタ１４の他方の接続部、ならびにトランジスタ１５の一方の接続部が接続されている。また、トランジスタ１４の他方の接続部、トランジスタ１５の一方の接続部は、出力部４と接続されている。
【００３３】
トランジスタ９の他方の接続部には、トランジスタ１０の他方の接続部およびトランジスタ１１の一方の接続部が接続されている。トランジスタ１１のゲートには、前述した電源電圧が供給されており、他方の接続部には基準電位が接続されている。
【００３４】
トランジスタ１３の一方の接続部には、電源電圧が供給され、他方の接続部には、トランジスタ１４の一方の接続部が接続されている。トランジスタ１５の他方の接続部には、トランジスタ１６の一方の接続部が接続され、トランジスタ１６の他方の接続部には、基準電位が接続されている。
【００３５】
また、トランジスタ１７の一方の接続部には、電源電圧が供給され、他方の接続部には、トランジスタ１８の一方の接続部が接続されている。トランジスタ１９の他方の接続部には、トランジスタ２０の一方の接続部が接続されており、トランジスタ２０の他方の接続部には、基準電位が接続されている。
【００３６】
次に、本実施の形態の作用について説明する。
【００３７】
まず、たとえば、出力信号としてローレベルの信号が小振幅出力バッファ１に入力された場合、トランジスタ８，１０，１３，１６のゲートには、それぞれローレベルの信号が入力され、トランジスタ７，９，１７，２０のゲートには、インバータ１２によって反転されたハイレベルの信号が、それぞれ入力される。
【００３８】
トランジスタ８，９，１３，２０はそれぞれＯＮとなり、トランジスタ７，１０，１６，１７はそれぞれＯＦＦとなる。また、トランジスタ６，１１は、常時ＯＮとなった定電流源となっている。
【００３９】
よって、電流は、トランジスタ６からトランジスタ８を介して終端抵抗Ｒを流れた後、トランジスタ９，１１を介して基準電位に流れることになる。この終端抵抗Ｒに生じる電位差によって差動入力バッファＳＢが動作する。
【００４０】
この時、終端抵抗Ｒによって発生する電位差をＬＶＤＳ規格に見合った値にするために前述した定電流源であるトランジスタ６，１１によって電流制限を行っている。
【００４１】
これらトランジスタ６，１１の電気的特性が、プロセスの製造ばらつきなどによって変化してしまうと電流値も変化してしまうことになる。トランジスタ６の電流駆動能力が小さい場合には、トランジスタ８から出力されるハイレベル、すなわち、出力部４におけるハイレベルが下がってしまうことになる。
【００４２】
トランジスタ８から出力されるハイレベルが下がることによって、トランジスタ１４のゲートに入力されるハイレベルも下がることになる。トランジスタ１４はＰチャネルＭＯＳであるので、ゲートに入力されるハイレベルが下がることによってより強くＯＮすることになり、トランジスタ１３，１４を介してトランジスタ６における電流供給の不足分が補正されて電流が流されることになる。
【００４３】
一方、トランジスタ１１の電流駆動能力が小さい場合には、出力部５のローレベルが上がってしまうことになる。出力部５におけるローレベルが上がることによって、トランジスタ１９のゲートに入力されるローレベルも上がることになる。トランジスタ１９はＮチャネルＭＯＳであるので、ゲートに入力されるローレベルが上がることによってより強くＯＮすることになり、トランジスタ１９，２０によってトランジスタ１１を介して流れる電流の不足分を補正して流すことができる。
【００４４】
また、出力信号としてハイレベルの信号が小振幅出力バッファ１に入力された場合には、トランジスタ６，７から終端抵抗Ｒを介してトランジスタ１０，１１に電流が流れることになるので、トランジスタ６の電流駆動能力が小さい場合には、トランジスタ１８がより強くＯＮし、トランジスタ１７，１８を介してトランジスタ６における電流供給の不足分が補正される。
【００４５】
さらに、トランジスタ１１の電流駆動能力が小さい場合には、トランジスタ１５がより強くＯＮすることになり、トランジスタ１５，１６によってトランジスタ１１を介して流れる電流の不足分を補正することができる。
【００４６】
それにより、本実施の形態１によれば、定電流源用のトランジスタ６，１１に製造ばらつきがあっても、ＬＶＤＳレベル補正回路３が小振幅出力バッファ１から出力される信号レベルをＬＶＤＳの規定値に見合ったレベルに自動的に補正するので、小振幅出力バッファ１の動作を安定化することができ、かつプロセスの製造ばらつきに起因する歩留まりを低下することができる。
【００４７】
（実施の形態２）
図２は、本発明の実施の形態２による小振幅出力バッファの回路図である。
【００４８】
本実施の形態２においては、半導体集積回路装置に設けられた小振幅出力バッファ（出力バッファ）１ａが、ＬＶＤＳレベル生成回路２、ＬＶＤＳレベル補正回路３ならびにテスト回路（動作制御部）２１から構成されている。このテスト回路２１は、プローブ検査時などにおいて小振幅出力バッファ１ａから出力される信号を停止させる。
【００４９】
また、ＬＶＤＳレベル生成回路２は、前記実施の形態１と同様に、トランジスタ６〜８、トランジスタ９〜１１およびインバータ１２によって構成され、ＬＶＤＳレベル補正回路３も前記実施の形態１と同様に、トランジスタ１３〜２０から構成されている。
【００５０】
また、テスト回路２１は、インバータ２２〜２４、スイッチング素子２５〜２８、ＰチャネルＭＯＳであるトランジスタ２９，３０、およびＮチャネルＭＯＳであるトランジスタ３１，３２によって構成されている。
【００５１】
スイッチング素子２５〜２８は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとからなり、それぞれのトランジスタの一方の接続部ならびに他方の接続部がそれぞれ接続されている。これらスイッチング素子２５〜２８は、ＮチャネルＭＯＳトランジスタのゲートである第１制御端子と、ＰチャネルＭＯＳトランジスタのゲートである第２制御端子とに入力される信号に基づいてＯＮ（導通）／ＯＦＦ（非導通）制御が行われる。
【００５２】
インバータ２２〜２４の入力部には、前述したプローブ検査時などに半導体集積回路装置に設けられたテスト信号用外部端子から入力されるテスト信号（動作制御信号）ＴＳがそれぞれ入力されるように接続されている。
【００５３】
インバータ２２の出力部には、トランジスタ２９のゲート、スイッチング素子２５，２６の第１制御端子がそれぞれ接続されている。インバータ２３の出力部には、トランジスタ３０のゲート、スイッチング素子２７，２８の第２制御端子が、それぞれ接続されている。
【００５４】
さらに、インバータ２４の出力部には、トランジスタ１１のゲートが接続されている。トランジスタ６，３１，３２、スイッチング素子２５〜２８の第２制御端子には、前述したテスト信号用外部端子を介してテスト信号ＴＳが入力されるように接続されている。ここで、トランジスタ６のゲートは基準電位と、トランジスタ１１のゲートは電源電圧とそれぞれ接続されておらず、前述したテスト信号外部端子だけが接続されている。
【００５５】
トランジスタ２９，３０の一方の接続部には、電源電圧が供給され、トランジスタ２９の他方の接続部には、トランジスタ１４のゲートおよびスイッチング素子２５の他方の接続部が接続されており、スイッチング素子２５，２６の一方の接続部には、小振幅出力バッファ１ａの出力部４が接続されている。
【００５６】
スイッチング素子２６の他方の接続部には、トランジスタ３１の一方の接続部、トランジスタ１５のゲートが接続されており、トランジスタ３１の他方の接続部には、基準電位が接続されている。
【００５７】
トランジスタ３０の他方の接続部には、トランジスタ１８のゲートならびにスイッチング素子２７の他方の接続部が接続されている。このスイッチング素子２７の一方の接続部には、スイッチング素子２８の一方の接続部、および出力部５が接続されている。
【００５８】
スイッチング素子２８の他方の接続部には、トランジスタ３２の一方の接続部およびトランジスタ１９のゲートが接続されている。よって、トランジスタ１４，１５のゲートは、スイッチング素子２５，２６を介してトランジスタ８の他方の接続部と接続され、トランジスタ１８，１９のゲートは、スイッチング素子２７，２８を介してトランジスタ７の他方の接続部と接続されることになる。
【００５９】
次に、小振幅出力バッファ１ａにテスト信号ＴＳが入力された場合に動作を説明する。
【００６０】
プローブ検査などの検査を行う場合、テスト信号ＴＳとしてハイレベルの信号がテスト信号用外部端子から入力される。トランジスタ６のゲートには、ハイレベル、トランジスタ１１のゲートには、ローレベルの信号がそれぞれ入力されるので、これらトランジスタ６，１１はＯＦＦとなり、ＬＶＤＳレベル生成回路２は動作停止となる。
【００６１】
また、トランジスタ２９のゲート、スイッチング素子２５，２６の第１制御端子にはインバータ２２を介してローレベルの信号が入力され、トランジスタ３１のゲート、スイッチング素子２５，２６の第２制御端子にはハイレベルの信号が入力される。
【００６２】
同様に、トランジスタ３０のゲート、スイッチング素子２７，２８の第１制御端子にはインバータ２３を介してローレベルの信号が入力され、トランジスタ３２のゲート、スイッチング素子２７，２８の第２制御端子にはハイレベルの信号が入力される。
【００６３】
よって、スイッチング素子２５〜２８はすべてＯＦＦとなり、トランジスタ２９〜３２はすべてＯＮとなる。トランジスタ１４，１８のゲートには、ハイレベルの信号が入力され、トランジスタ１５，１９のゲートには、ローレベルの信号が入力されることになり、トランジスタ１４，１５，１８，１９がすべてＯＦＦとなる。よって、ＬＶＤＳレベル生成回路２、ＬＶＤＳレベル補正回路３の動作を停止させることができる。
【００６４】
また、通常の動作時には、テスト信号用外部端子が基準電位と接続されており、トランジスタ６のゲートにはローレベル、トランジスタ１１にはハイレベルの信号が入力されるので、トランジスタ６，１１がＯＮとなり、定電流が供給されるのでＬＶＤＳレベル生成回路２は動作状態となる。
【００６５】
トランジスタ２９のゲート、スイッチング素子２５〜２８の第１制御端子にはインバータ２２，２３を介してハイレベルの信号が入力され、トランジスタ３０，３１のゲート、スイッチング素子２５〜２７の第２制御端子にはローレベルの信号が入力される。
【００６６】
スイッチング素子２５〜２８はすべてＯＮとなり、トランジスタ２９〜３２はすべてＯＦＦとなるので、トランジスタ１４，１５のゲートがトランジスタ８の他方の接続部と接続され、トランジスタ１８，１９のゲートがトランジスタ７の他方の接続部と接続されることになり、ＬＶＤＳレベル補正回路３が動作する。
【００６７】
それにより、本実施の形態２においては、テスト回路２１を設けることにより、小振幅電圧レベルであるＬＶＤＳレベル補正回路３の動作を、電源電圧〜基準電位のフル振幅させることなく停止させることができる。
【００６８】
また、ＬＶＤＳレベル生成回路２ならびにＬＶＤＳレベル補正回路３の動作をテスト信号ＴＳに基づいて任意に停止することができるので、プローブ検査などを効率よく行うことができる。
【００６９】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７０】
前記実施の形態１，２においては、１つのＬＶＤＳレベル補正回路を設けたが、１つのＬＶＤＳレベル生成回路に対して複数のＬＶＤＳレベル補正回路を設けるようにしてもよい。
【００７１】
たとえば、４つのＬＶＤＳレベル補正回路３1 〜３4 を設けた場合について説明する。
【００７２】
この場合、図３に示すように、それぞれのＬＶＤＳレベル補正回路３1 〜３4 は、制御信号Ｓ１〜Ｓ４によってそれぞれのＬＶＤＳレベル補正回路３1 〜３4 におけるＯＮ／ＯＦＦ動作が制御される。
【００７３】
それにより、小振幅出力バッファ１から出力される信号レベルを細かく補正することができ、小振幅出力バッファ１の動作をより安定化することができる。
【００７４】
また、それぞれのＬＶＤＳレベル補正回路３1 〜３4 における補正用に用いられるトランジスタのゲート幅を異なった値に形成することにより、より細かい補正を行うことができる。
【００７５】
さらに、前記実施の形態１，２では、終端抵抗および差動入力バッファを半導体集積回路装置外部に設けたが、これら終端抵抗、差動入力バッファ（レベル変換／判断部）を含めて半導体集積回路装置の小振幅出力バッファ（出力バッファ）を構成してもよい。
【００７６】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００７７】
（１）本発明によれば、出力バッファにレベル補正回路を設けたことにより、プロセスの製造ばらつきなどによってレベル生成制御部定から出力される電流レベルが小さくなっても規定値に見合ったレベルに自動的に補正することができるので出力バッファの動作を安定化することができる。
【００７８】
（２）また、本発明では、出力バッファに動作制御部を設けることにより、レベル生成制御部およびレベル補正部の動作を任意に停止させることができるので、プローブ検査や不良解析などを効率よく行うことができる。
【００７９】
（３）さらに、本発明においては、出力バッファにレベル補正部を２つ以上設け、制御信号によって２つ以上のレベル補正部の動作を選択的に制御することにより、電流レベルの補正をより細かく行うことができる。
【００８０】
（４）また、本発明によれば、上記（１）〜（３）により、半導体集積回路装置の信頼性を向上でき、かつプロセスの製造ばらつきに起因する歩留まりを低下することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による小振幅出力バッファの回路図である。
【図２】本発明の実施の形態２による小振幅出力バッファの回路図である。
【図３】本発明の他方の実施の形態による小振幅出力バッファのブロック図である。
【符号の説明】
１  小振幅出力バッファ（出力バッファ）
１ａ  小振幅出力バッファ（出力バッファ）
２  ＬＶＤＳレベル生成回路（レベル生成制御部）
３  ＬＶＤＳレベル補正回路（レベル補正部）
３1 〜３4   ＬＶＤＳレベル補正回路（レベル補正部）
４，５  出力部
６〜１１  トランジスタ
１２  インバータ
１３〜２０  トランジスタ
２１  テスト回路（動作制御部）
２２〜２４  インバータ
２５〜２８  スイッチング素子
２９〜３２  トランジスタ
Ｒ  終端抵抗
ＳＢ  差動入力バッファ
ＴＳ  テスト信号（動作制御信号）
Ｓ１〜Ｓ４  制御信号
【図１】
0004167756.tif 000002
【図２】
0004167756.tif 000003
【図３】
0004167756.tif 000004