(57)【特許請求の範囲】
【請求項１】
多数のテストチャンネルを有し、そのテストチャンネルを経由して被試験デバイス（ＤＵＴ）のデバイスピンにテストパターンを印加して、そのＤＵＴの応答出力を検証するための半導体テストシステムにおいて、
それぞれが上記テストチャンネルの一部を形成する複数のピンユニットを有する複数のピンカードと、
その各ピンカードに搭載され、そのピンカードに設けられた上記ピンユニットにおけるテスト用パラメータの誤差要因を補償するための校正データを格納するための不揮発性メモリと、
その対応するピンカードの全てのピンユニットについて校正データの管理と校正プロセスを実行をするために各ピンカードに設けられたマイクロプロセッサと、
を有し、上記各ピンユニットはイベントテスタとして構成され、直前のイベントを基準とした時間差によりそのイベントの変化点を定義するイベントデータをイベントメモリに格納し、そのイベントデータによりテストパターンやストローブ信号を直接的に発生することを特徴とする半導体テストシステム。
【請求項２】
上記校正データは、ＤＵＴのテストにおいて上記ピンカードにおいて用いられる上記テスト用パラメータの誤差要因を補償するためのデータを含む、請求項１に記載の半導体テストシステム。
【請求項３】
上記校正データは、テストパターンのタイミングや基準電圧、ストローブ信号のタイミング、および基準比較電圧を含む上記テスト用パラメータの誤差要因を補償するためのデータを有する、請求項１に記載の半導体テストシステム。
【請求項４】
ＤＵＴに固有でありかつそのＤＵＴを搭載し、ＤＵＴに信号を受信送信するための信号路を有するパフォーマンスボードと、
そのパフォーマンスボードとテストシステムのメインフレーム間に設けられ、上記複数のピンカードと上記パフォーマンスボードを相互接続するためのピンフィクスチャと、
を更に有する、請求項１に記載の半導体テストシステム。
【請求項５】
上記校正データは、テストパターンのタイミングや基準電圧、ストローブ信号のタイミング、基準比較電圧、および上記パフォーマンスボードやピンフィクスチャにおける信号伝搬遅延時間を含む上記テスト用パラメータの誤差要因を補償するためのデータを有する、請求項４に記載の半導体テストシステム。
【請求項６】
上記各ピンユニットは、
現在イベントのタイミングを直前のイベントからの遅延時間として表現したタイミングデータを各イベントについて格納するためのイベントメモリと、
アドレスデータを発生し、そのアドレスデータを上記イベントメモリに供給するためのアドレスシーケンサと、そのイベントメモリからのタイミングデータに基づいてテストパターンを形成する手段と、
そのテストパターンをＤＵＴの対応するピンに供給し、そのＤＵＴからの応答出力信号を受信するドライバ・コンパレータと、
により構成される、請求項１に記載の半導体テストシステム。
【請求項７】
上記イベントメモリに格納されるタイミングデータは、基準クロックの整数倍であるイベントカウントデータと、基準クロックの端数であるイベントバーニアデータにより構成される、請求項６に記載の半導体テストシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＩＣ等の半導体デバイスをテストする半導体テストシステムに関する。特に本発明は、各ピンカード内に設けた不揮発性メモリに、テストシステムの各ピンに関するテスト精度に影響する各種のパラメータについての校正データを格納するように構成したイベント型テストシステムに関する。
【０００２】
【従来の技術】
ＩＣテスタのような半導体テストシステムにより、ＩＣやＬＳＩ等の半導体デバイスをテストする場合には、被試験デバイスには、あらかじめ定めたテストタイミングにおいて、デバイスピンにＩＣテスタにより発生したテスト信号あるいはテストパターンを印加する。そしてＩＣテスタは、被試験デバイスからテスト信号に応答して発生した出力信号を受信する。その出力信号を、所定のタイミングでストローブ信号によりストローブすなわちサンプル（標本化）し、被試験デバイスが正常に機能しているかを検証するために、期待値データと比較する。
【０００３】
テスト信号は、意図した振幅、インピーダンス、及びスルーレートを形成するためのドライバを経由して、被試験デバイスに供給される。被試験デバイスから出力した応答信号は、アナログコンパレータにより、あらかじめ定めたストローブ信号のタイミングで抽出（サンプル）されて、スレッショルド電圧と比較される。ドライバとアナログコンパレータは、一般に、ピンエレクトロニクスというブロックに形成されている。ピンエレクトロニクスは、テスト信号や応答信号のアナログ電圧値や、ＤＣパラメータ測定のための電圧値と電流値に関わる構成を有しているので、正確な測定結果を確保するためには、ピンエレクトロニクスにおける各種のパラメータを校正する必要がある。この発明は、そのような半導体テストシステムの校正データを格納する技術に関するものである。
【０００４】
伝統的な半導体テストシステムにおいて、テスト信号やストローブ信号等のタイミングは、半導体テストシステムのテスタレート、あるいはテスタサイクルに基づいて定められている。そのようなテストシステムは、サイクル型テストシステムとも呼ばれる。また、イベント型テストシステムと呼ばれる他の種類のテストシステムがあり、このテストシステムでは、テスト信号とストローブ信号は、イベントメモリからのデータに基づき、各ピン毎（パーピン）に直接的に形成される。本発明は、このようなイベント型テストシステムに最も適しているが、パーピン構造を有する伝統的なサイクル型テストシステムにも用いることが出来る。
【０００５】
イベント型テストシステムでは、イベントの概念、即ち被試験デバイスのテストに用いる信号のロジック状態の変化点としての概念を用いている。例えば、このような変化点には、テスト信号の立ち上がりエッジや下りエッジ、あるいはストローブ信号のタイミングエッジ等がある。イベントのタイミングは、基準時間点からの時間長として定義される。一般に、このような基準時間点からの時間長は、直前イベントからの時間差（デルタタイム）の総和として形成される。他の手法として、全イベントと共通した基準時間点からの絶対的な時間長として形成してもよい。
【０００６】
イベント型テストシステムでは、タイミングメモリ（イベントメモリ）のタイミングデータは、各テストサイクル毎に波形、ベクター、遅延量等の複雑な情報を含む必要がないので、タイミングデータの記述を大幅に単純化することが出来る。イベント型テストシステムでは、上述のように、一般にイベントメモリに格納する各イベントのタイミング（イベント）データは、直前イベントと現在イベント間の時間差で表現している。そのような近接イベント間の時間差（デルタタイム）は、所定の開始点からの時間差（絶対時間）とは異なりその値は小さいので、メモリ内のデータビット数も小さくでき、メモリ容量を縮小させることができる。
【０００７】
上述のように、半導体テストシステム内のピンエレクトロニクス回路は、デバイスパラメータの正確な測定を実現するために、校正を必要とする。半導体テストシステムにおいて必要となる校正データの例として、（１）基準ドライブ電圧の補償、（２）基準比較（スレッショルド）電圧の補償、（３）ドライブ電流の負荷の補償、（４）テストピンに接続したＤＣパラメータ（ＤＣ電圧およびＤＣ電流）測定回路の補償、（５）比較動作のトリガに用いるタイミングストローブの補償、および（６）テストピンのステイミュラス（テスト信号）の駆動に用いるタイミングトリガの補償、等が含まれる。上記の例の他にも、テスト結果の精度と確度に影響をおよぼす誤差要因がある。そのような誤差要因には、ピンカードと被試験デバイス間に備えられているパフォーマンスボードやピンフィクスチャにおける信号伝搬遅延時間が含まれる。
【０００８】
従って、テストシステムの所定の時間間隔毎に、あるいは各パワーアップ（電源投入）毎に、上記の各種パラメータの補償を行うことができるように、校正データをテストシステムに保持する効果的な方法を確立する必要がある。
【０００９】
【発明が解決しようとする課題】
従って、本発明の目的は、複数のピンカードを有する半導体テストシステムの各ピンカードに校正データを格納するようにした半導体テストシステムを提供することにある。この半導体テストシステムにおいて、複数のピンカードの各ピンカードは、複数のピンユニットを有しており、その各ピンユニットは、イベント型テスタとして構成されている。
【００１０】
また、本発明の他の目的は、複数のピンユニットを有する各ピンカードに、そのピンユニットに関する各種パラメータの校正データを格納するための不揮発性メモリを搭載した半導体テストシステムを提供することにある。
【００１１】
また、本発明の更に他の目的は、複数のピンユニットを有する各ピンカードに、そのピンユニットに関する各種パラメータの校正データを格納するための不揮発性メモリと、そのピンカードの校正プロセスを実施するためのプロセッサとを搭載したイベント型半導体テストシステムを提供することにある。
【００１２】
また、本発明の更に他の目的は、用いられるピンカードの全ての校正データを、費用効率が高く、エラーがなく、かつ安全で単純な校正データの管理方法を有するイベント型半導体テストシステムを提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、ＤＵＴにテスト信号を供給し、ストローブ信号のタイミングでＤＵＴの出力を評価するために、各種のタイミングのイベントを形成することにより、被試験デバイス（ＤＵＴ）をテストする半導体テストシステムに関する。これらのイベントのタイミングは、イベントメモリ内のタイミングデータを変更することによって、自由に変更できる。
【００１４】
本発明において、半導体テストシステムは多数のテストチャンネルを有し、そのテストチャンネルを経由して被試験デバイス（ＤＵＴ）のデバイスピンにテストパターンを印加して、そのＤＵＴの応答出力を検証する。この半導体テストシステムは、それぞれが上記テストチャンネルの一部を形成する複数のピンユニットを有する複数のピンカードと、その各ピンカードに搭載され、そのピンカードに設けられた上記ピンユニットにおけるテスト用パラメータの誤差要因を補償するための校正データを格納する不揮発性メモリと、その対応するピンカードの全てのピンユニットについて校正データの管理と校正プロセスを実行をするために各ピンカードに設けられたマイクロプロセッサとを有し、上記各ピンユニットはイベントテスタとして構成され、直前のイベントを基準とした時間差によりそのイベントの変化点を定義するイベントデータをイベントメモリに格納し、そのイベントデータによりテストパターンやストローブ信号を直接的に発生する。
【００１５】
上記校正データは、ＤＵＴのテストにおいて、ピンカードにおいて用いられる上記テスト用パラメータの誤差要因を補償するためのデータを含む。例えば、上記校正データは、テストパターンのタイミングや基準電圧、ストローブ信号のタイミング、および基準比較電圧のような上記テスト用パラメータの誤差要因を補償するためのデータである。
【００１６】
本発明のイベント型テストシステムはさらに、ＤＵＴに固有でありかつそのＤＵＴを搭載し、ＤＵＴに信号を受信送信するための信号路を有するパフォーマンスボードと、そのパフォーマンスボードとテストシステムのメインフレーム間に設けられ、上記複数のピンカードと上記パフォーマンスボードを相互接続するためのピンフィクスチャとを有している。このような構成において、上記校正データには、テストパターンのタイミングや基準電圧、ストローブ信号のタイミング、基準比較電圧、および上記パフォーマンスボードやピンフィクスチャにおける信号伝搬遅延時間のような上記テスト用パラメータの誤差要因を補償するためのデータを含めることが好ましい。
【００１７】
本発明によれば、半導体テストシステムは、ピンカード内の全てのピンユニットにおけるテスト用パラメータの誤差要因を補償するための校正データを格納する不揮発性メモリを各ピンカードに有するように構成されている。校正データを格納するメモリは、該当するピンカードに固定的に搭載されているため、テストシステムのメーカーやユーザーによるピンカードの在庫保管プロセスや、ピンカードの取り替え、及び校正データの更新等における校正データの管理が大幅に単純化される。ピンカードには、それぞれにマイクロプロセッサが搭載されているので、ピンカードに有する複数のピンユニットのデータマッピング（データ分配）等の校正プロセスも単純化される。本発明のイベント型テストシステムによれば、全てのピンカードにおいて、費用効率が高く、エラーがなく、かつ安全で単純な校正データの管理が実現できる。
【００１８】
【発明の実施の形態】
第１図は、半導体テストシステムの基本構成を示す概念ブロック図であり、そのテストシステムは好ましくはイベント型テストシステムである。この例においてイベント型テストシステムは、システムバス（ピンバス）１４に接続したホストコンピュータ１２とバスインターフェイス１３、インターナルバス１５、アドレスコントロールロジック１８、フェイルメモリ１７、イベントカウントメモリ２０とイベントバーニアメモリ２１により構成するイベントメモリ、イベントサミング・スケーリングロジック２２、イベント発生器２４、及びピンエレクトロニクス（ドライバとコンパレータ）２６を有している。イベント型テストシステムは、ピンエレクトロニクス２６に接続された被試験デバイス（ＤＵＴ）２８を評価する。一般にそのようは被試験デバイスには、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）やフラッシュメモリ等のメモリＩＣ、マイクロプロセッサやデジタル信号プロセッサ等のロジックＩＣ等が含まれる。
【００１９】
ホストコンピュータ１２の例としては、ＵＮＩＸ、ウインドウＮＴ、またはＬＩＮＵＸオペレーテイングシステムを搭載したワークステーションである。ホストコンピュータ１２は、テスト動作の開始と停止、テストプログラムや他のテストコンデイション（条件）のロード、ホストコンピュータによるテスト結果解析を行うためのユーザーインターフェイスとして機能する。ホストコンピュータ１２は、システムバス１４とバスインターフェイス１３とを介して、ハードウエア・テストシステムとインターフェイスする。図には無いが、ホストコンピュータ１２は、好ましくは他のテストシステムまたはコンピュータネットワークからテスト情報を受信送信するために、コミュニケーション・ネットワーク（通信回線）に接続される。
【００２０】
インターナルバス１５は、ハードウエア・テストシステム内のバスであり、アドレスコントロールロジック１８、フェイルメモリ１７、イベントサミング・スケーリングロジック２２、イベント発生器２４のような、ほとんどの機能ブロックと接続している。アドレスコントロールロジック１８の例は、ハードウエア・テストシステム専用のテスタプロセッサであり、一般にユーザーがアクセスすることは出来ない。アドレスコントロールロジック１８は、ホストコンピュータ１２からのテストプログラムとテスト条件に基づき、テストシステム内の他の機能ブロックにインストラクションを供給する。フェイルメモリ１７は、例えばＤＵＴ２８のフェイル情報のようなテスト結果を、アドレスコントロールロジック１８の定めるアドレスに格納する。フェイルメモリ１７に格納された情報は、被試験デバイスのフェイル解析において使用される。
【００２１】
アドレスコントロールロジック（アドレスシーケンサ）１８は、イベントカウントメモリ２０とイベントバーニアメモリ２１にアドレスデータを供給する。実際のテストシステムでは、イベントカウントメモリとイベントバーニアメモリのセットが多数個用いられ、それぞれがテストシステムのテスタピンに対応した構成となっている。イベントカウントメモリとイベントバーニアメモリは、テスト信号やストローブ信号を形成するための各イベントのタイミングデータを格納する。イベントカウントメモリは、基準クロックの整数倍（整数部）であるタイミングデータを格納し、イベントバーニアメモリは、基準クロックの端数（端数部）であるタイミングデータを格納する。例えば、各イベントのタイミングデータは、直前のイベントからの時間差（遅延時間、またはデルタタイム）として表現されている。
【００２２】
イベントサミング・スケーリングロジック２２は、イベントカウントメモリ２０とイベントバーニアメモリ２１からのデルタタイミングデータを用いて、各イベントの総合的タイミングを示すデータを生成する。即ち、このような総合的タイミングは、それまでの全てのイベントの整数倍データと端数データを合計することで形成される。タイミングデータを合計する際に、端数データ（整数倍データのオフセット）のキャリーオーバーの動作が、イベントサミング・スケーリングロジック２２で行われる。更に、総合的タイミングを生成する際に、その総合タイミングを所望の比率で変更するために、タイミングデータにスケーリングファクタを乗算してもよい。
【００２３】
イベント発生器２４は、イベントサミング・スケーリングロジック２２からの総合的タイミングデータに基づいてイベントを実際に生成する。このようにして生成したイベント（テスト信号やストローブ信号）は、ピンエレクトロニクス２６を介してＤＵＴ２８に供給される。ピンエレクトロニクス２６は複数の素子で形成され、その各素子はＤＵＴ２８との入力・出力関係を確立するためドライバ、コンパレータ、及びスイッチにより構成されている。
【００２４】
第２図は、ドライバ３５とアナログコンパレータ３６を有するピンエレクトロニクス２６のより詳細な構成を示すブロック図である。イベント発生器２４はドライブイベントを発生し、そのドライブイベントは、ドライバ３５を介してテスト信号（テストパターン）としてＤＵＴ２８の入力ピンに印加される。イベント発生器２４は、更に、ＤＵＴ２８の出力信号をサンプリングするため、ストローブ信号としてサンプリングイベントを発生し、そのサンプリングイベントは、アナログコンパレータ３６にストローブ信号として印加される。アナログコンパレータ３６の出力信号は、パターンコンパレータ３８により、イベント発生器２４からの期待値データと比較される。両者間にミスマッチがあった場合は、第１図のフェイルメモリ１７にフェイル信号が送信される。
【００２５】
図には無いが、ピンエレクトロニクス２６には、ＤＣパラメータテストを行うための電気回路も含まれている。ＤＣパラメータテストでは、被試験デバイスのピンに基準ＤＣ電圧を供給するとともに、特定のピンに流れるＤＣ電流値を測定し、あるいは基準ＤＣ電流を被試験デバイスのピンに供給するとともに、特定のピンにおけるＤＣ電圧値を測定する等のテストを行う。ピンエレクトロニクス２６には、被試験デバイスに供給する電源電圧値を変更したり、デバイスピンに接続するターミナルレジスタ（終端抵抗）値を変更するための回路を有することもある。
【００２６】
上述のように、ピンエレクトロニクス２６には各種のアナログパラメータが関与しており、このようなパラメータは、テストシステムに用いられた素子、テストシステム内の物理的な位置や配置、及び時間や環境の変化により変化する。従って、被試験デバイスの正確なテスト結果を確保するには、このようなパラメータを校正する必要がある。
【００２７】
半導体テストシステムに必要可能となる校正データのタイプの例をここで再度説明する。それらの校正データは、（１）基準ドラブ電圧の補償、（２）基準比較（スレッショルド）電圧の補償、（３）ドライブ電流の負荷の補償、（４）テストピンに接続したＤＣパラメータ（ＤＣ電圧およびＤＣ電流）測定回路の補償、（５）比較動作のトリガに用いるタイミングストローブの補償、および（６）テストピンのステイミュラス（テスト信号）の駆動に用いるタイミングトリガの補償に用いるものである。
【００２８】
また、実際のテストシステムでは、テスト信号は、パフォーマンスボードとピンフィクスチャ（パフォーマンスボートアダプタ）を介して、被試験デバイスに供給されることに留意する必要がある。第３図は、被試験デバイスとピンエレクトロニクス（ピンカード上に搭載される）間に、パフォーマンスボードとピンフィクスチャを有したイベント型テストシステムの外観例を示す概念図である。パフォーマンスボードとピンフィクスチャにおける信号伝搬遅延時間は、被試験デバイスのテスト精度と確度に影響を与える。
【００２９】
第３図の例において、被試験デバイス（ＤＵＴ）２８は、そのデバイスに固有のパフォーマンスボード４８上に配置される。メインフレーム４４は、複数のピンカードを搭載している。パフォーマンスボードとピンカード（図には無い）間は、ピンフィクスチャ（パフォーマンスボードアダプタ）４７によりインターフェイスされている。一般に、ピンフィクスチャは、ピンカードをパフォーマンスボード４８と電気的接続するためのポゴピン等の複数のコンタクトピンを有する機械的ブロックである。
【００３０】
上述のように、半導体テストシステムは、半導体デバイスのパラメータの正確な測定をするために、テストシステムの各種のパラメータを校正しなければならない。校正データは、テスタのメーカーから入手し、ファクトリー校正データとして記憶デバイスに格納される。校正データはさらに、ユーザにより修正が加えられたり、新たなデータが追加されたりして、フィールド校正データとして記憶デバイスに格納されることもある。各種のパラメータに関わる誤差要因は、この校正データを用いて、所定の時間間隔の校正により、または各パワーアップ（電源オン）毎の校正により補償される。
【００３１】
第４図は、テストシステムに校正データを格納するための本発明の基本的コンセプトを示す概念図である。本発明では、各ピンカード４３は、校正データを格納するためのメモリを有している。メモリは、フラッシュメモリ等の不揮発性メモリであり、電源がオフのときであってもデータを保持する。不揮発性メモリ７５は、ピンカード４３内に設けられた複数のピンユニット６６の全ての校正データを格納する。このような不揮発性メモリは、個別メモリあるいは他の記憶デバイスの１部のような各種の形態をとることができる。
【００３２】
本発明の第４図のより詳細な説明に入る前に、発明者が用いたことのある以前のアプローチについて第５図のブロック図により説明する。この例では、全てのピンカードの校正データ、即ちテストシステムの全てのピンユニットの校正データを、外部の記憶デバイスに格納している。第５図の例は、この発明の譲受人の内部知識、またはトレードシークレットであり、本発明の発明者らにより検討されたものであるが、それは公知あるいは公用にはなっておらず、したがって本発明に対する従来技術とはならない。
【００３３】
外部の記憶デバイス７７は、ピンカードの全てのピンユニットに関するファクトリー校正データとフィールド校正データを格納する。記憶デバイス７７は、例えばピンカードとは分離した、フロッピーデスクやコンパクトデイスク等の記憶デバイスであり、テスタコントローラのホストコンピュータに挿入して校正データを読み出す。各ピンユニットの校正データは、例えばホストコンピュータ等で準備されるマッピングファイル７８により分配される。
【００３４】
この発明の発明者は、第５図のようなテストシステムのピンカードと分離して外部の記憶デバイス７７を設けた構成は、以下のような不利益があることを見いだした。
【００３５】
校正項目とその校正データは、ピンカードの在庫管理や、ピンカードをテストシステムに組み込む際あるいはテストシステムの修理等のメインテナンスに用いられる際に、常に確実に追跡されている必要がある。第５図のようにピンカードと記憶デバイスが分離していると、全体としての製造コストやメインテナンスコストが増大する。また、外部記憶デバイスにおける校正データと目的とするピンカードを関連させるのためには、システム構成ソフトウエアとしてより複雑なものが必要となるため、ソフトウエアのコストも増大することになる。更に、ピンカードの外部に校正データを保管する方法の場合は、さらに下記のような問題が生ずる：
【００３６】
（１）テストシステムは、外部の記憶デバイスに格納された校正データを探してそれを読み出し、その読み出したデータをピンカードに分配する必要がある。
（２）外部の記憶デバイスが壊れると、全てのピンカードの校正データは失われ、テストシステムの全ピンについて、新たにファクトリ校正データが必要となる。これは、装置の移動や特別な校正設備の接続等に伴う非常に長時間のプロセスが必要となる。
（３）ピンカードを新たなテストシステム内に搭載した場合、そのピンカードの校正データをコピーし、新たなシステムのカードスロットの位置に配置しなければならない。
（４）テストシステムに新たなピンカードを搭載する場合は、そのピンカードのデータを含めたピンカード校正ファイルと、そのテストシステムの校正データ分配ファイルの更新が必要となる。
（５）メインテナンスのために、テストシステムからいくつかのピンカードを取り外した場合、そのピンカードを元に戻すときに、完全に以前と同じスロットに搭載するように注意する必要がある。
【００３７】
第４図に示す本発明に戻り、本発明においては校正データは、各ピンカード４３内に搭載された不揮発性メモリ７５に格納されている。校正メモリは、不揮発性メモリであり、電源パワーがオフのときであってもデータを維持できる。各ピンカードは、マイクロプロセッサを有し、これにより校正メモリのデータを読み出し、ピンユニットのレジスタ（図には無い）にそのデータを書き込む。本発明において、対象とするピンカードの不揮発性メモリに、校正データを格納することによる利点は下記のとおりである：
【００３８】
（１）ピンカードの固定した位置にピンカードの校正情報が存在するので、簡単にハードウエア内に配置することが出来る。
（２）各ピンカードには、オリジナルのファクトリー校正データを格納しており、付加的なデータファイルを搭載する必要がない。
（３）ユーザは、いかなるピンカードのスロット位置についてのマッピングファイルも維持管理する必要がない。このマッピングファイルの管理は、各ピンカードの不揮発性メモリに格納されたデータに基づいて自動的に実施される。
（４）ユーザは、いかなるピンカードの校正ファイルも維持管理する必要がない。この校正ファイルの管理は、各ピンカードの不揮発性メモリに格納されたデータに基づいて自動的に実施される。
【００３９】
（５）システムの外部に保持すべき情報が減少するために、さらに校正データがその対応するピンカードと直接的に固定的に結合しているために、テストシステムの信頼性が向上する。
（６）テストシステムは、不揮発性メモリ内の校正データを、時間の経過により使用素子の値が変化した場合の誤差を補償をするための新たな校正データにより容易に更新出来る。
（７）補償する対象としてのテストシステムのピンカードのそれぞれに校正データを効率的に格納出来る。
（８）不揮発性メモリに格納した校正データは、試験デバイスに印加する信号の発生やそのデバイス出力信号の測定に用いるプロセッサにより読み出される。
【００４０】
第６図は、本発明のイベント型半導体テストシステムの基本的構成例を示すブロック図である。このテストシステムは、複数のピンカード４３を有している。更に、各ピンカードは、複数のピンユニット（イベントテスタ）６６を有しており、これらのピンユニットは例えば３２個のテスタピンに対応して３２個設けられている。第６図のテストシステムでは、複数のピンカード４３は、システムバス（ピンバス）１４を介して、テストシステムのホストコンピュータであるテスタコントローラで制御されている。
【００４１】
第６図において、ピンカード４３は、被試験デバイス２８にテストパターン（テスト信号）を供給し、テストパターンの印加に応答して被試験デバイスから出力した信号を検証する。テストシステムは、ピンカード４３と被試験デバイス２８間に、上述した第３図に示すピンフィクスチャ４７とパフォーマンスボード４８を有している。
【００４２】
各ピンカード４３は、例えば３２個のテスタピン用としてピンユニット６６1−６６2、インターフェイス５３、マイクロプロセッサ６７、及び不揮発性メモリ７５をそれぞれ有している。各ピンユニット６６は、イベント型テストシステムにおける各テスタピンに対応しており、同一のテスタボード（ピンカード）内では互いに同一の構造となっている。この例では、ピンユニット６６は、イベントメモリ６０、イベント実施部（イベントサミング・スケーリングとイベント生成）５８、ピンエレクトロニクス（ドライバとコンパレータ）２６、及びテスト結果（フェイル）メモリ５７を有している。不揮発性メモリ７５は、他のデータとともに、上述の校正データを格納する。
【００４３】
イベントメモリ６０は、テストパターンを生成するためのイベントデータを格納する。イベント実施部５８は、イベントメモリ６０からのイベントデータに基づいてテストパターンを生成する。テストパターンは、ピンエレクトロニクス２６を介して、被試験デバイスに供給される。被試験デバイスの出力信号は、ピンエレクトロニクス２６のコンパレータにより期待値信号と比較される。その比較結果をフェイルメモリ５７に格納する。
【００４４】
第６図の点線に示すように、被試験デバイス２８とピンエレクトロニクス２６の間は、ピンフィクスチャ４７とパフォーマンスボード４８によりインターフェイスされている。このため、ピンエレクトロニクス（ドライバ）２６から被試験デバイス２８に送信されるテスト信号は、ピンフィクスチャ４７やパフォーマンスボード４８における信号伝搬遅延時間による誤差要因の影響を受ける可能性がある。同様に、被試験デバイス２８からピンエレクトロニクス（コンパレータ）２６に送信されるデバイス出力信号も、ピンフィクスチャ４７やパフォーマンスボード４８の信号伝搬遅延時間による誤差要因の影響を受ける可能性がある。
【００４５】
従って、第７図は、本発明の別の態様を示す概念ブロック図であり、校正データには、パフォーマンスボードとピンフィクスチャにおける伝搬遅延時間を補償するためのデータも校正データ中に含むようにしている。ピンフィクスチャ４７やパフォーマンスボード４８の伝搬遅延時間に関する情報は、ピンカード４３に直接関係していないが、各ピンユニットの総合的な信号通路長に関係している。従って、（１）パフォーマンスボードに固有の信号伝搬遅延時間についての校正データと、（２）ピンカードとピンフィクスチャ間の伝搬遅延時間についての校正データを、ピンカード４３内の不揮発性メモリ７５に校正データとして格納することは有益である。
【００４６】
第８図は、テストシステムのパワーアップ（電源投入）の際に、誤差を補償するための校正プロセスを開始するためのプログラムをＣプログラミング言語で記述した例を示す。このＣランゲージの例では、不揮発性メモリは「ＣＡＬＩＢＲＡＴＩＯＮ＿ＭＥＭＯＲＹ」でアクセスされ、ピンユニットは「ＰＩＮ＿ＵＮＩＴ」でアクセスされている。テストシステムのパワーがオンとなったとき、各ピンカードに搭載したプロセッサは、初期化のためのパワーアップ機能を実行した後、この校正プロセスを開始する。第８図に示すプログラム記述は、単なる例であり、本発明のコンセプトの範囲で、他の方法により校正プロセスを実行することが可能である。
【００４７】
好ましい実施例しか明記していないが、上述した開示に基づき、添付した請求の範囲で、本発明の精神と範囲を離れることなく、本発明の様々な形態や変形が可能である。
【００４８】
【発明の効果】
本発明によれば、半導体テストシステムは、ピンカード内の全てのピンユニットにおける誤差要因を補償するための校正データを格納する不揮発性メモリを各ピンカードに有するように構成されている。校正データを格納するメモリは、該当するピンカードに固定的に搭載されているため、テストシステムのメーカーやユーザーによるピンカードの在庫保管プロセスや、ピンカードの取り替え、及び校正データの更新等における校正データの管理が大幅に単純化される。ピンカードには、それぞれにマイクロプロセッサが搭載されているので、ピンカードに有する複数のピンユニットのデータマッピング（データ分配）等の校正プロセスも単純化される。本発明のイベント型テストシステムによれば、全てのピンカードにおいて、費用効率が高く、エラーがなく、かつ安全で単純な校正データの管理が実現できる。
【図面の簡単な説明】
【図１】本発明のイベント型テストシステムの基本的構成を示す概略ブロック図である。
【図２】第１図のピンエレクトロニクスのより詳細なブロック図であり、イベント発生器からのドライブイベント（テスト信号）とサンプリングイベント（ストローブ信号）に関する構成を示している。
【図３】被試験デバイスとピンカード間に設けられたパフォーマンスボードとピンフィクスチャを有するイベント型テストシステムの外観例を示す概略図である。
【図４】テストシステムの各ピンカードに設けられた不揮発性メモリに校正データを格納するように構成した本発明の基本的コンセプトを示す概略図である。
【図５】テストシステムの校正データを格納するための他のアプローチを示す概略ブロック図であり、ピンカードとは別に、その外部に記憶デバイスを設けている。
【図６】複数のピンユニット、すなわちイベントテスタを各ピンカードに構成し、そのピンカードを複数用いて構成したイベント型テストシステムの構成例を示すブロック図である。
【図７】パフォーマンスボードとピンフィクスチャにおける信号伝搬遅延時間を補償するためのデータを校正データに含むように構成した本発明の他の実施例を示す概略ブロック図である。
【図８】テストシステムのパワーアップ（電源投入）の際に、校正プロセスを開始するためのプログラムを、Ｃプログラミング言語により記述した例を示す。
【符号の説明】
４３  ピンカード
６６  ピンユニット
７５  不揮発性メモリ
【図１】
0004106197.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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