【手続補正書】
【提出日】平成20年6月18日(2008.6.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
書き込みモード、読み出しモード及びバイパスモードを有する半導体記憶部を備える半導体装置であって、
前記半導体記憶部は、
所定方向に配列された複数のメモリセルをそれぞれが有する第１及び第２のメモリセルアレイと、
前記第１及び第２のメモリセルアレイにそれぞれ対応して設けられ、それぞれにデータが入力される第１及び第２の入力ポートと、
前記第１及び第２のメモリセルアレイにそれぞれ対応して設けられ、それぞれからデータが出力される第１及び第２の出力ポートと、
前記第１及び第２のメモリセルアレイのそれぞれにおける前記複数のメモリセルにそれぞれ接続された複数の読み出しワード線と、
前記第１及び第２のメモリセルアレイのそれぞれにおける前記複数のメモリセルにそれぞれ接続された複数の書き込みワード線と、
前記書き込みモード時に前記複数の書き込みワード線のいずれか一つを活性化し、前記読み出しモード時に前記複数の読み出しワード線のいずれか一つを活性化するデコーダ回路と、
前記第１及び第２の入力ポートに入力されたデータをそれぞれ受けて出力する第１及び第２の入力バッファ回路と、
前記第１の入力バッファ回路から前記第１のメモリセルアレイまで延在し、前記第１の入力バッファ回路から出力されるデータを前記第１のメモリセルアレイまで伝達する第１の書き込みビット線と、
前記第２の入力バッファ回路から前記第２のメモリセルアレイまで延在し、前記第２の入力バッファ回路から出力されるデータを前記第２のメモリセルアレイまで伝達する第２の書き込みビット線と、
受けたデータを前記第１及び第２の出力ポートにそれぞれ出力する第１及び第２の出力バッファ回路と、
前記第１のメモリセルアレイから前記第１の出力バッファ回路まで延在し、前記第１のメモリセルアレイからのデータを前記第１の出力バッファ回路まで伝達する第１の読み出しビット線と、
前記第２のメモリセルアレイから前記第２の出力バッファ回路まで延在し、前記第２のメモリセルアレイからのデータを前記第２の出力バッファ回路まで伝達する第２の読み出しビット線と、
前記第１の入力バッファ回路から前記第１の出力バッファ回路まで延在し、前記第１の入力ポートから前記第１の入力バッファ回路に入力されたデータを前記第１の出力バッファ回路まで伝達する第１のバイパス線と、
前記第２の入力バッファ回路から前記第２の出力バッファ回路まで延在し、前記第２の入力ポートから前記第２の入力バッファ回路に入力されたデータを前記第２の出力バッファ回路まで伝達する第２のバイパス線と
を備え、
前記第１の出力バッファ回路は、前記読み出しモード時には前記第１の読み出しビット線によって伝達されるデータを前記第１の出力ポートに出力し、前記バイパスモード時には前記第１のバイパス線によって伝達されるデータを前記第１の出力ポートに出力し、
前記第２の出力バッファ回路は、前記読み出しモード時には前記第２の読み出しビット線によって伝達されるデータを前記第２の出力ポートに出力し、前記バイパスモード時には前記第２のバイパス線によって伝達されるデータを前記第２の出力ポートに出力し、
平面視上のレイアウト構造において、
前記第１のメモリセルアレイは、前記第１の入力バッファ回路と前記第１の出力バッファ回路とに挟まれて配置されており、
前記第２のメモリセルアレイは、前記第２の入力バッファ回路と前記第２の出力バッファ回路とに挟まれて配置されており、
前記第１のバイパス線は、前記第１及び第２のメモリセルアレイの間を通って配置されている、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記半導体装置は互いに積層された複数の配線層を有し、
レイアウト構造において、
平面視上では、前記第１の書き込みビット線及び前記第１の読み出しビット線は、前記第１のメモリセルアレイにおける前記複数のメモリセルが形成されている領域上に配置されており、前記第２の書き込みビット線及び前記第２の読み出しビット線は、前記第２のメモリセルアレイにおける前記複数のメモリセルが形成されている領域上に配置されており、
前記第１及び第２のバイパス線と、前記第１及び第２の書き込みビット線と、前記第１及び第２の読み出しビット線とは、同一配線層に配置されている、半導体装置。
【請求項３】
書き込みモード、読み出しモード及びバイパスモードを有する半導体記憶部を備える半導体装置であって、
前記半導体記憶部は、
所定方向に配列された複数のメモリセルを有するメモリセルアレイと、
データが入力される入力ポートと、
データが出力される出力ポートと、
前記メモリセルアレイにおける前記複数のメモリセルにそれぞれ接続された複数の読み出しワード線と、
前記メモリセルアレイにおける前記複数のメモリセルにそれぞれ接続された複数の書き込みワード線と、
前記書き込みモード時に前記複数の書き込みワード線のいずれか一つを活性化し、前記読み出しモード時に前記複数の読み出しワード線のいずれか一つを活性化するデコーダ回路と、
前記入力ポートに入力されたデータを受けて出力する入力バッファ回路と、
前記入力バッファ回路から前記メモリセルアレイまで延在し、前記入力バッファ回路から出力されるデータを前記メモリセルアレイまで伝達する書き込みビット線と、
受けたデータを前記出力ポートに出力する出力バッファ回路と、
前記メモリセルアレイから前記出力バッファ回路まで延在し、前記メモリセルアレイからのデータを前記出力バッファ回路まで伝達する読み出しビット線と、
前記入力バッファ回路から前記出力バッファ回路まで延在し、前記入力ポートから前記入力バッファ回路に入力されたデータを前記出力バッファ回路まで伝達するバイパス線と、
前記メモリセルアレイに電源電位を与える電源配線と、
前記メモリセルアレイに接地電位を与える接地配線と
を備え、
前記出力バッファ回路は、前記読み出しモード時には前記読み出しビット線によって伝達されるデータを前記出力ポートに出力し、前記バイパスモード時には前記バイパス線によって伝達されるデータを前記出力ポートに出力し、
平面視上のレイアウト構造において、
前記メモリセルアレイは、前記入力バッファ回路と前記出力バッファ回路とに挟まれて配置されており、
前記バイパス線、前記書き込みビット線、前記読み出しビット線、前記電源配線及び前記接地配線は、前記メモリセルアレイにおける前記複数のメモリセルが形成されている領域上に配置されている、半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記半導体装置は互いに積層された複数の配線層を有し、
レイアウト構造において、前記バイパス線、前記書き込みビット線、前記読み出しビット線、前記電源配線及び前記接地配線は、同一配線層に配置されている、半導体装置。
【請求項５】
請求項３に記載の半導体装置であって、
前記半導体装置は互いに積層された複数の配線層を有し、
レイアウト構造において、
前記書き込みビット線、前記読み出しビット線、前記電源配線及び前記接地配線は、同一配線層に配置されており、
前記バイパス線は、平面視上で前記電源配線あるいは前記接地配線に重なるようにこれらとは別の配線層に配置されている、半導体装置。
【請求項６】
請求項１及び請求項２のいずれか一つに記載の半導体装置であって、
前記第１及び第２の出力バッファ回路のそれぞれは、センスアンプ回路と出力選択回路とを有し、
前記第１及び第２の出力バッファ回路における前記センスアンプ回路は、前記第１及び第２の読み出しビット線によって伝達されるデータをそれぞれ増幅して出力し、
前記第１及び第２の出力バッファ回路における前記出力選択回路は、前記読み出しモード時には前記第１及び第２の出力バッファ回路における前記センスアンプ回路の出力を前記第１及び第２の出力ポートにそれぞれ出力し、前記バイパスモード時には前記第１及び第２のバイパス線によって伝達されるデータを前記第１及び第２の出力ポートにそれぞれ出力し、
平面視上のレイアウト構造において、
前記第１のメモリセルアレイと、前記第１の出力バッファ回路の前記センスアンプ回路と、前記第１の出力バッファ回路の前記出力選択回路とは、この順で一列に配置されており、
前記第２のメモリセルアレイと、前記第２の出力バッファ回路の前記センスアンプ回路と、前記第２の出力バッファ回路の前記出力選択回路とは、この順で一列に配置されている、半導体装置。
【請求項７】
請求項３乃至請求項５のいずれか一つに記載の半導体装置であって、
前記出力バッファ回路は、
前記読み出しビット線によって伝達されるデータを増幅して出力するセンスアンプ回路と、
前記読み出しモード時には前記センスアンプ回路の出力を前記出力ポートに出力し、前記バイパスモード時には前記バイパス線によって伝達されるデータを前記出力ポートに出力する出力選択回路と
を有し、
平面視上のレイアウト構造において、
前記メモリセルアレイと、前記センスアンプ回路と、前記出力選択回路とは、この順で一列に配置されている、半導体装置。
【請求項８】
書き込みモード、読み出しモード及びバイパスモードを有する半導体記憶部を備える半導体装置であって、
前記半導体記憶部は、
所定方向に配列された複数のメモリセルを有するメモリセルアレイと、
データが入力される入力ポートと、
データが出力される出力ポートと、
前記メモリセルアレイにおける前記複数のメモリセルにそれぞれ接続された複数の読み出しワード線と、
前記メモリセルアレイにおける前記複数のメモリセルにそれぞれ接続された複数の書き込みワード線と、
前記書き込みモード時に前記複数の書き込みワード線のいずれか一つを活性化し、前記読み出しモード時に前記複数の読み出しワード線のいずれか一つを活性化するデコーダ回路と、
前記入力ポートに入力されたデータを受けて出力する入力バッファ回路と、
前記入力バッファ回路から前記メモリセルアレイまで延在し、前記入力バッファ回路から出力されるデータを前記メモリセルアレイまで伝達する書き込みビット線と、
受けたデータを前記出力ポートに出力する出力バッファ回路と、
前記メモリセルアレイから前記出力バッファ回路まで延在し、前記メモリセルアレイからのデータを前記出力バッファ回路まで伝達する読み出しビット線と
を備え、
前記書き込みビット線は前記メモリセルアレイから前記出力バッファ回路にまで延長されており、
前記出力バッファ回路は、前記読み出しモード時には前記読み出しビット線によって伝達されるデータを前記出力ポートに出力し、前記バイパスモード時には前記書き込みビット線によって伝達されるデータを前記出力ポートに出力する、半導体装置。
【請求項９】
請求項８に記載の半導体装置であって、
前記入力バッファ回路は、
前記書き込みモード時には前記入力ポートに入力されたデータを制御信号に基づいて出力し、前記バイパスモード時には前記制御信号に関わらず前記入力ポートに入力されたデータを出力するデータ切換回路と
前記データ切換回路から出力されるデータを受けて前記書き込みビット線に出力するビット線ドライバ回路と
を有し、
前記出力バッファ回路は、
前記読み出しビット線によって伝達されるデータを増幅して出力するセンスアンプ回路と、
前記読み出しモード時には前記センスアンプ回路の出力を前記出力ポートに出し、前記バイパスモード時には前記書き込みビット線によって伝達されるデータを前記出力ポートに出力する出力選択回路と
を有する、半導体装置。
【請求項１０】
請求項８及び請求項９のいずれか一つに記載の半導体装置であって、
平面視上のレイアウト構造では、前記メモリセルアレイは前記入力バッファ回路と前記出力バッファ回路とに挟まれて配置されている、半導体装置。
【請求項１１】
請求項８に記載の半導体装置であって、
前記メモリセルアレイは、前記所定方向に配列された前記複数のメモリセルから成る第１のメモリセル列と、前記所定方向に配列された複数のメモリセルから成る第２のメモリセル列とを有し、
前記複数の読み出しワード線は、前記第１及び第２のメモリセル列のそれぞれにおける前記複数のメモリセルにそれぞれ接続されており、
前記複数の書き込みワード線は、前記第１及び第２のメモリセル列のそれぞれにおける前記複数のメモリセルにそれぞれ接続されており、
前記書き込みビット線は、前記入力バッファ回路から前記第１のメモリセル列まで延在し、前記入力バッファ回路から出力されるデータを前記第１のメモリセル列まで伝達する第１の書き込みビット線と、前記入力バッファ回路から前記第２のメモリセル列まで延在し、前記入力バッファ回路から出力されるデータを前記第２のメモリセル列まで伝達する第２の書き込みビット線とを含み、
前記読み出しビット線は、前記第１のメモリセル列から前記出力バッファ回路まで延在し、前記第１のメモリセル列からのデータを前記出力バッファ回路まで伝達する第１の読み出しビット線と、前記第２のメモリセル列から前記出力バッファ回路まで延在し、前記第２のメモリセル列からのデータを前記出力バッファ回路まで伝達する第２の読み出しビット線とを含み、
前記第１の書き込みビット線は前記第１のメモリセル列から前記出力バッファ回路にまで延長されており、
前記入力バッファ回路は、前記入力ポートに入力されたデータを、前記書き込みモード時には第１の選択信号に基づいて前記第１及び第２の書き込みビット線のどちらか一方に出力し、前記バイパスモード時には前記第２の書き込みビット線には出力せずに前記第１の書き込みビット線に出力し、
前記出力バッファ回路は、前記読み出しモード時には第２の選択信号に基づいて前記第１及び第２の読み出しビット線によって伝達されるデータのどちらか一方を前記出力ポートに出力し、前記バイパスモード時には前記第１の書き込みビット線によって伝達されるデータを前記出力ポートに出力する、半導体装置。
【請求項１２】
書き込みモード、読み出しモード及びバイパスモードを有する半導体記憶部を備える半導体装置であって、
前記半導体記憶部は、
所定方向に配列された複数のメモリセルを有するメモリセルアレイと、
データが入力される入力ポートと、
データが出力される出力ポートと、
前記メモリセルアレイにおける前記複数のメモリセルにそれぞれ接続された複数の読み出しワード線と、
前記メモリセルアレイにおける前記複数のメモリセルにそれぞれ接続された複数の書き込みワード線と、
前記書き込みモード時に前記複数の書き込みワード線のいずれか一つを活性化し、前記読み出しモード時に前記複数の読み出しワード線のいずれか一つを活性化するデコーダ回路と、
前記入力ポートに入力されたデータを受けて出力する入力バッファ回路と、
前記入力バッファ回路から前記メモリセルアレイまで延在し、前記入力バッファ回路から出力されるデータを前記メモリセルアレイまで伝達する書き込みビット線と、
受けたデータを前記出力ポートに出力する出力バッファ回路と、
前記メモリセルアレイから前記出力バッファ回路まで延在し、前記メモリセルアレイからのデータを前記出力バッファ回路まで伝達する読み出しビット線と
を備え、
前記読み出しビット線は前記メモリセルアレイから前記入力バッファ回路にまで延長されており、
前記入力バッファ回路は、前記書き込みモード時には前記入力ポートに入力されたデータを前記読み出しビット線には出力せずに前記書き込みビット線に出力し、前記バイパスモード時には前記入力ポートに入力されたデータを前記読み出しビット線に出力する、半導体装置。
【請求項１３】
請求項１２に記載の半導体装置であって、
前記入力バッファ回路は、
前記入力ポートに入力されたデータを、前記読み出しモード時及び前記書き込みモード時には前記読み出しビット線には出力せず、前記バイパスモード時には前記読み出しビット線に出力するビット線切換回路と、
前記書き込みモード時には前記入力ポートに入力されたデータを制御信号に基づいて前記書き込みビット線に出力するビット線ドライバ回路と
を有する、半導体装置。
【請求項１４】
所定方向に配列された複数のメモリセルを有するメモリセルアレイと、
外部から入力されたデータを受ける入力バッファ回路と、
前記メモリセルから読み出されたデータを外部に出力する出力バッファ回路と
を備え、
前記メモリセルアレイは、
前記入力バッファ回路から出力されるデータを前記メモリセルに伝達する書き込みビット線と、
前記メモリセルから読み出されるデータを前記出力バッファ回路に伝達する出力ビット線とをさらに有し、
前記書き込みビット線は、前記入力バッファ回路、前記メモリセルアレイおよび前記出力バッファ回路に接続される半導体装置。
【請求項１５】
請求項１４に記載の半導体装置であって、
前記半導体装置は書き込みモード、読み出しモード及びバイパスモードを有し、
前記出力バッファ回路は、前記読み出しモード時には前記読み出しビット線によって伝達されるデータを出力し、前記バイパスモード時には前記書き込みビット線によって伝達されるデータを出力する、半導体装置。
【請求項１６】
所定方向に配列された複数のメモリセルを有するメモリセルアレイと、
外部から入力されたデータを受ける入力バッファ回路と、
前記メモリセルから読み出されたデータを外部に出力する出力バッファ回路と
を備え、
前記メモリセルアレイは、前記所定方向に配列された前記複数のメモリセルから成る第１のメモリセル列と、前記所定方向に配列された複数のメモリセルから成る第２のメモリセル列とを有し、
前記入力バッファ回路から前記第１のメモリセル列まで延在し、前記入力バッファ回路から出力されるデータを前記第１のメモリセル列まで伝達する第１の書き込みビット線と、
前記入力バッファ回路から前記第２のメモリセル列まで延在し、前記入力バッファ回路から出力されるデータを前記第２のメモリセル列まで伝達する第２の書き込みビット線と、
前記第１のメモリセル列から前記出力バッファ回路まで延在し、前記第１のメモリセル列からのデータを前記出力バッファ回路まで伝達する第１の読み出しビット線と、
前記第２のメモリセル列から前記出力バッファ回路まで延在し、前記第２のメモリセル列からのデータを前記出力バッファ回路まで伝達する第２の読み出しビット線と
をさらに備え、
前記第１の書き込みビット線は、前記入力バッファ回路、前記第１のメモリセル列および前記出力バッファ回路に接続される、半導体装置。
【請求項１７】
請求項１６に記載の半導体装置であって、
前記半導体装置は書き込みモード、読み出しモード及びバイパスモードを有し、
外部から前記入力バッファ回路に第１の選択信号、前記出力バッファ回路に第２の選択信号が入力され、
前記入力バッファ回路は、入力ポートに入力されたデータを、前記書き込みモード時には前記第１の選択信号に基づいて前記第１及び第２の書き込みビット線のどちらか一方に出力し、前記バイパスモード時には前記第１の書き込みビット線に出力し、
前記出力バッファ回路は、前記読み出しモード時には第２の選択信号に基づいて前記第１及び第２の読み出しビット線によって伝達されるデータのどちらか一方を出力し、前記バイパスモード時には前記第１の書き込みビット線によって伝達されるデータを出力する、半導体装置。
【請求項１８】
請求項１４乃至１７のいずれか一つに記載の半導体装置であって、
前記メモリセルアレイは、前記入力バッファ回路と前記出力バッファ回路との間に配置される、半導体装置。