(57)【要約】  複数のラインインターフェースが、複数のラインインターフェースを介して拡散信号を受信するように構成される。拡散信号は、連続するシンボルの間の保証されたシンボル間状態遷移を有するシンボルを搬送する。拡散信号は、第1のラインインターフェース上の第1の信号を含む複数の遷移信号によって規定される。クロック信号は、第1の信号の第1のインスタンスと第1の信号の遅延された第2のインスタンスとの間の比較に基づいて抽出される。第1の信号の遅延された第2のインスタンスは、クロック信号に基づいてサンプリングされてシンボル出力を与える。クロック抽出回路は、複数の遷移信号の中の第2の信号の第1のインスタンスと、第2の信号の遅延された第2のインスタンスとの間の追加の比較に基づいてクロック信号を生成するようにさらに適合され、第1および第2の信号は、異なるラインインターフェースを介して受信された同時信号である。
2017512436.tif 000002
【特許請求の範囲】
【請求項１】
複数のラインインターフェースを介して分配された拡散信号を受信するように構成された複数のラインインターフェースであって、前記拡散信号が、連続するシンボルの間の保証されたシンボル間状態遷移を有するシンボルを搬送し、前記拡散信号が、第1のラインインターフェース上の第1の信号を含む複数の状態遷移信号によって規定される、複数のラインインターフェースと、
前記第1の信号の第1のインスタンスと前記第1の信号の遅延された第2のインスタンスとの間の比較に基づいてクロック信号を取得するように適合されたクロック抽出回路と、
前記クロック信号に基づいて前記第1の信号の前記遅延された第2のインスタンスをサンプリングしてシンボル出力を与えるように適合されたネガティブホールドタイム論理回路とを備える、レシーバ回路。
【請求項２】
前記ラインインターフェースに結合された複数の差動レシーバをさらに備え、前記第1の信号が差動信号である、請求項1に記載のレシーバ回路。
【請求項３】
前記ラインインターフェースに結合された複数のシングルエンドレシーバをさらに備え、前記第1の信号がシングルエンド信号である、請求項1に記載のレシーバ回路。
【請求項４】
前記拡散信号が、N階乗(N!)符号化信号、3相符号化信号、またはN相符号化信号のうちの1つである、請求項1に記載のレシーバ回路。
【請求項５】
前記クロック抽出回路が、前記複数の状態遷移信号の中の受信された第2の信号の第1のインスタンスと、前記第2の信号の遅延された第2のインスタンスとの間の追加の比較に基づいて前記クロック信号を生成するようにさらに適合され、前記第1の信号および前記第2の信号が、異なるラインインターフェースを介して受信された同時信号である、請求項1に記載のレシーバ回路。
【請求項６】
前記ネガティブホールドタイム論理回路が、前記複数のラインインターフェースの各々に対する別々のネガティブホールドタイム論理デバイスを含み、別々のネガティブホールドタイム論理デバイスの各々が、前記クロック信号に基づいて前記複数の状態遷移信号の中の別個の受信された信号の遅延されたインスタンスを同時にサンプリングして別個のシンボル出力を与えるように適合される、請求項1に記載のレシーバ回路。
【請求項７】
前記クロック抽出回路が、
前記第1の信号の前記第1のインスタンス(SI)と前記第1の信号の前記遅延されたインスタンス(SD)とを比較して比較信号(NE)を出力する比較器と、
前記比較信号(NE)を受信して前記比較信号のフィルタ処理済みバージョン(NEFLT)を出力するセットリセットラッチデバイスと、
前記比較信号の前記フィルタ処理済みバージョン(NEFLT)を遅延させて前記比較信号の遅延されたフィルタ処理済みバージョン(NEFLTD)を出力する第1のアナログ遅延デバイスとを含み、前記比較信号の前記遅延されたフィルタ処理済みバージョン(NEFLTD)が前記セットリセットラッチデバイスをリセットする働きをする、請求項1に記載のレシーバ回路。
【請求項８】
前記ネガティブホールドタイム論理回路が、前記第1の信号の前記遅延された第2のインスタンス(SD)を受信してシンボル(S)を出力するフリップフロップデバイスを含み、前記フリップフロップデバイスが、前記比較信号の前記フィルタ処理済みバージョン(NEFLT)によってトリガされる、請求項7に記載のレシーバ回路。
【請求項９】
前記第1の信号の前記第1のインスタンスを遅延させて、前記第1の信号の前記遅延された第2のインスタンスを出力する第2のアナログ遅延デバイスをさらに備える、請求項7に記載のレシーバ回路。
【請求項１０】
前記第1の信号の前記第1のインスタンスを捕捉して前記第1の信号の前記遅延された第2のインスタンスを出力するラッチデバイスと、
前記比較信号(NE)を遅延させ、前記遅延された比較信号(NED)を使用して前記ラッチデバイスをトリガする第2のアナログ遅延デバイスとをさらに備える、請求項7に記載のレシーバ回路。
【請求項１１】
前記第1の信号の前記第1のインスタンスを捕捉し、前記比較信号の前記フィルタ処理済みバージョン(NEFLT)または前記比較信号の前記遅延されたフィルタ処理済みバージョン(NEFLTD)のいずれかが論理ハイ状態にある間に前記第1の信号の前記遅延された第2のインスタンスを出力するラッチデバイスをさらに備える、請求項7に記載のレシーバ回路。
【請求項１２】
前記比較信号の前記フィルタ処理済みバージョン(NEFLT)および前記比較信号の前記遅延されたフィルタ処理済みバージョン(NEFLTD)を入力として受信して前記ラッチデバイスをトリガするために使用される信号を出力するORゲートをさらに備える、請求項11に記載のレシーバ回路。
【請求項１３】
レシーバ回路上で動作可能な方法であって、
前記複数のラインインターフェースを介して分配された拡散信号を受信するステップであって、前記拡散信号が、連続するシンボルの間の保証されたシンボル間状態遷移を有するシンボルを搬送し、前記拡散信号が、第1のラインインターフェース上の第1の信号を含む複数の状態遷移信号によって規定される、ステップと、
前記第1の信号の第1のインスタンスと前記第1の信号の遅延された第2のインスタンスとの間の比較に基づいてクロック信号を取得するステップと、
前記クロック信号に基づいて前記第1の信号の前記遅延された第2のインスタンスをサンプリングしてシンボル出力を与えるステップとを含む、方法。
【請求項１４】
前記第1の信号が差動信号である、請求項13に記載の方法。
【請求項１５】
前記第1の信号がシングルエンド信号である、請求項13に記載の方法。
【請求項１６】
前記拡散信号が、N階乗(N!)符号化信号、3相符号化信号、またはN相符号化信号のうちの1つである、請求項13に記載の方法。
【請求項１７】
前記第1の信号の前記遅延された第2のインスタンスの前記サンプリングが、ネガティブホールドタイム論理回路を使用して行われる、請求項13に記載の方法。
【請求項１８】
前記複数の状態遷移信号の中の受信された第2の信号の第1のインスタンスと、前記第2の信号の遅延された第2のインスタンスとの間の追加の比較に基づいて前記クロック信号を生成するステップをさらに含み、前記第1の信号および前記第2の信号が、異なるラインインターフェースを介して受信された同時信号である、請求項13に記載の方法。
【請求項１９】
前記クロック信号に基づいて前記複数の状態遷移信号の中の複数の別個の信号の遅延されたインスタンスを同時にサンプリングして別個のシンボル出力を与えるステップをさらに含む、請求項13に記載の方法。
【請求項２０】
クロック信号を取得するステップが、
前記第1の信号の前記第1のインスタンス(SI)と前記第1の信号の前記遅延されたインスタンス(SD)とを比較して比較信号(NE)を与えるステップと、
前記比較信号(NE)をラッチして前記比較信号のフィルタ処理済みバージョン(NEFLT)を取得するステップと、
前記比較信号の前記フィルタ処理済みバージョン(NEFLT)を遅延させて前記比較信号の遅延されたフィルタ処理済みバージョン(NEFLTD)を与えるステップとを含み、前記比較信号の前記遅延されたフィルタ処理済みバージョン(NEFLTD)が、前記比較信号(NE)をラッチする働きをする、請求項13に記載の方法。
【請求項２１】
前記第1の信号の前記第1のインスタンスを遅延させて前記第1の信号の前記遅延された第2のインスタンスを取得するステップをさらに含む、請求項20に記載の方法。
【請求項２２】
前記第1の信号の前記第1のインスタンスを捕捉して前記第1の信号の前記遅延された第2のインスタンスを取得するステップと、
前記比較信号(NE)を遅延させ、前記遅延された比較信号(NED)を使用して前記比較信号(NE)の前記ラッチをトリガするステップとをさらに含む、請求項20に記載の方法。
【請求項２３】
前記第1の信号の前記第1のインスタンスを捕捉し、前記比較信号の前記フィルタ処理済みバージョン(NEFLT)または前記比較信号の前記遅延されたフィルタ処理済みバージョン(NEFLTD)のいずれかが論理ハイ状態にある間に前記第1の信号の前記遅延された第2のインスタンスを取得するステップをさらに含む、請求項20に記載の方法。
【請求項２４】
前記複数のラインインターフェースを介して分配された拡散信号を受信するための手段であって、前記拡散信号が、連続するシンボルの間の保証されたシンボル間状態遷移を有するシンボルを搬送し、前記拡散信号が、第1のラインインターフェース上の第1の信号を含む複数の状態遷移信号によって規定される、手段と、
前記第1の信号の第1のインスタンスと前記第1の信号の遅延された第2のインスタンスとの間の比較に基づいてクロック信号を取得するための手段と、
前記クロック信号に基づいて前記第1の信号の前記遅延された第2のインスタンスをサンプリングしてシンボル出力を与えるための手段とを含む、レシーバ回路。
【請求項２５】
前記複数の状態遷移信号の中の受信された第2の信号の第1のインスタンスと、前記第2の信号の遅延された第2のインスタンスとの間の追加の比較に基づいて前記クロック信号を生成するための手段をさらに含み、前記第1の信号および前記第2の信号が、異なるラインインターフェースを介して受信された同時信号である、請求項24に記載のレシーバ回路。
【請求項２６】
前記クロック信号に基づいて前記複数の状態遷移信号の中の複数の別個の信号の遅延されたインスタンスを同時にサンプリングして別個のシンボル出力を与えるための手段をさらに含む、請求項24に記載のレシーバ回路。
【請求項２７】
クロック信号を取得することが、
前記第1の信号の前記第1のインスタンス(SI)と前記第1の信号の前記遅延されたインスタンス(SD)とを比較して比較信号(NE)を与えるための手段と、
前記比較信号(NE)をラッチして前記比較信号のフィルタ処理済みバージョン(NEFLT)を取得するための手段と、
前記比較信号の前記フィルタ処理済みバージョン(NEFLT)を遅延させて前記比較信号の遅延されたフィルタ処理済みバージョン(NEFLTD)を与えるための手段とを含み、前記比較信号の前記遅延されたフィルタ処理済みバージョン(NEFLTD)が、前記比較信号(NE)をラッチする働きをする、請求項24に記載のレシーバ回路。
【請求項２８】
前記第1の信号の前記第1のインスタンスを遅延させて前記第1の信号の前記遅延された第2のインスタンスを取得するための手段をさらに含む、請求項27に記載のレシーバ回路。
【請求項２９】
前記第1の信号の前記第1のインスタンスを捕捉して前記第1の信号の前記遅延された第2のインスタンスを取得するための手段と、
前記比較信号(NE)を遅延させ、前記遅延された比較信号(NED)を使用して前記比較信号(NE)の前記ラッチをトリガするための手段とをさらに含む、請求項27に記載のレシーバ回路。
【請求項３０】
前記第1の信号の前記第1のインスタンスを捕捉し、前記比較信号の前記フィルタ処理済みバージョン(NEFLT)または前記比較信号の前記遅延されたフィルタ処理済みバージョン(NEFLTD)のいずれかが論理ハイ状態にある間に前記第1の信号の前記遅延された第2のインスタンスを取得するための手段をさらに含む、請求項27に記載のレシーバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、その全体が本出願の譲受人に譲渡され、参照により本明細書に明確に組み込まれる、2014年8月13日に出願された「Compact and Fast N-Factorial Single Data Rate Clock and Data Recovery Circuits」と題する米国実用特許出願第14/459,132号と、2014年4月14日に出願された「N Factorial Dual Data Rate Clock and Data Recovery」と題する米国実用特許出願第14/252,450号と、2014年3月26日に出願された「Circuit To Recover A Clock Signal From Multiple Wire Data Signals That Changes State Every State Cycle And Is Immune To Data Inter-Lane Skew As Well As Data State Transition Glitches」と題する米国実用特許出願第14/199,322号と、2014年3月19日に出願された「Multi-Wire Open-Drain Link with Data Symbol Transition Based Clocking」と題する米国実用特許出願第14/220,056号とに対する優先権およびそれらの利益を主張する。
【０００２】
本開示は、一般に、ホストプロセッサとカメラまたはセンサなどの周辺デバイスとの間のインターフェースに関し、より詳細には、Nワイヤ通信インターフェース上でのシングルデータレートデータ転送のためのクロック生成を改善することに関する。
【背景技術】
【０００３】
セルラー電話など、モバイルデバイスの製造業者は、モバイルデバイスの構成要素を、異なる製造業者を含む様々なソースから取得し得る。たとえば、セルラー電話におけるアプリケーションプロセッサは第1の製造業者から取得されることがあり、セルラー電話のディスプレイは第2の製造業者から取得されることがある。アプリケーションプロセッサおよびディスプレイまたは他のデバイスは、標準ベースのまたはプロプライエタリな物理インターフェースを使用して相互接続され得る。たとえば、ディスプレイは、モバイル業界プロセッサインターフェースアライアンス(MIPI)によって規定されたディスプレイシステムインターフェース(DSI)規格に準拠するインターフェースを提供し得る。
【０００４】
一例では、マルチ信号データ転送システムは、3相またはN階乗(N!)の低電圧差動シグナリング(LVDS)などのマルチワイヤ差動シグナリングを使用し得、トランスコーディング(たとえば、ある符号化タイプから別の符号化タイプへのデジタル対デジタルデータ変換)は、クロック情報を別個のデータレーン(差動伝送経路)の中で送る代わりにシンボルサイクルごとにシンボル遷移を発生させることによって、シンボルクロック情報を埋め込むように実行され得る。トランスコーディングによってクロック情報を埋め込むことは、クロックとデータ信号との間のスキューを最小限に抑えるための、ならびにクロック情報をデータ信号から復元するための位相ロックループ(PLL)の必要をなくすための効果的な方法である。
【０００５】
クロックおよびデータ復元(CDR)回路は、データ信号ならびに複数のデータ信号からのクロック信号を抽出するデコーダ回路である。しかしながら、データ信号の状態遷移がクロックイベントを表す複数のデータ信号からのクロック復元は、データ遷移時間における中間のまたは判定不能のデータ信号状態によって、データ信号または異常信号のレーン間スキューに起因して、その復元されたクロック信号上に意図しないスパイクパルスをこうむることが多い。たとえば、そのようなクロック信号は、ジッタの影響を受けやすいことがある。ジッタは、信号が遷移すべき時点に対して、信号遷移がどれだけ早いかまたは遅いかということである。ジッタは、送信エラーを引き起こすので、および/または送信速度を制限するので、望ましくない。復元クロック信号は、複数のワイヤ/導体の中に符号化されるデータシンボルを抽出するために使用され得る。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
したがって、アナログ遅延を最小化し、ジッタへの耐性があり、異なる数の導体を有するマルチ信号システムにおいて拡張性があるクロック復元回路が必要である。
【課題を解決するための手段】
【０００７】
レシーバ回路は、複数のラインインターフェースと、複数のレシーバと、クロック抽出回路と、ネガティブホールドタイム論理回路とを備え得る。複数のラインインターフェースは、複数のラインインターフェースを介して分配された拡散信号を受信するように構成されてよく、拡散信号は、連続するシンボルの間の保証されたシンボル間状態遷移(guaranteed symbol-to-symbol state transition)を有するシンボルを搬送し、拡散信号は、第1のラインインターフェース上の第1の信号を含む複数の状態遷移信号によって規定される。複数のレシーバは、ラインインターフェースに結合され得る。一例では、複数のレシーバは差動レシーバであってよく、第1の信号は差動信号である。別の例では、複数のレシーバはシングルエンドレシーバであってよく、第1の信号はシングルエンド信号である。様々な例では、拡散信号は、N階乗(N!)符号化信号、3相符号化信号、および/またはN相符号化信号のうちの1つであってよい。
【０００８】
クロック抽出回路は、第1の信号の第1のインスタンスと第1の信号の遅延された第2のインスタンスとの間の比較に基づいてクロック信号を取得するように適合されてよい。ネガティブホールドタイム論理回路は、クロック信号に基づいて第1の信号の遅延された第2のインスタンスをサンプリングしてシンボル出力を与えるように適合されてよい。
【０００９】
一実装形態では、クロック抽出回路は、複数の状態遷移信号の中の受信された第2の信号の第1のインスタンスと、第2の信号の遅延された第2のインスタンスとの間の追加の比較に基づいてクロック信号を生成するようにさらに適合されてよく、第1の信号および第2の信号は、異なるラインインターフェースを介して受信された同時信号である。
【００１０】
一実装形態では、ネガティブホールドタイム論理回路は、複数のラインインターフェースの各々に対する別々のネガティブホールドタイム論理デバイスを含んでよく、別々のネガティブホールドタイム論理デバイスの各々は、クロック信号に基づいて複数の状態遷移信号の中の別個の受信された信号の遅延されたインスタンスを同時にサンプリングして別個のシンボル出力を与えるように適合される。
【００１１】
一例では、クロック抽出回路は、(a)第1の信号の第1のインスタンス(SI)と第1の信号の遅延されたインスタンス(SD)とを比較して比較信号(NE)を出力する比較器、(b)比較信号(NE)を受信して比較信号のフィルタ処理済みバージョン(NEFLT)を出力するセットリセットラッチデバイス、および/または(c)比較信号のフィルタ処理済みバージョン(NEFLT)を遅延させて比較信号の遅延されたフィルタ処理済みバージョン(NEFLTD)を出力する第1のアナログ遅延デバイスを含んでよく、比較信号の遅延されたフィルタ処理済みバージョン(NEFLTD)は、セットリセットラッチデバイスをリセットする働きをする。
【００１２】
ネガティブホールドタイム論理回路は、第1の信号の遅延された第2のインスタンス(SD)を受信してシンボル(S)を出力するフリップフロップデバイスを含んでよく、フリップフロップデバイスは、比較信号のフィルタ処理済みバージョン(NEFLT)によってトリガされる。
【００１３】
加えて、いくつかの実装形態では、レシーバ回路は、第1の信号の第1のインスタンスを遅延させて第1の信号の遅延された第2のインスタンスを出力する第2のアナログ遅延デバイスを含んでよい。
【００１４】
加えて、他の実装形態では、レシーバ回路は、(a)第1の信号の第1のインスタンスを捕捉して第1の信号の遅延された第2のインスタンスを出力するラッチデバイス、および/または(b)比較信号(NE)を遅延させ、遅延された比較信号(NED)を使用してラッチデバイスをトリガする第2のアナログ遅延デバイスを含んでよい。
【００１５】
さらに他の実装形態では、レシーバ回路は、(a)第1の信号の第1のインスタンスを捕捉し、比較信号のフィルタ処理済みバージョン(NEFLT)または比較信号の遅延されたフィルタ処理済みバージョン(NEFLTD)のいずれかが論理ハイ状態にある間に第1の信号の遅延された第2のインスタンスを出力するラッチデバイス、および/または(b)比較信号のフィルタ処理済みバージョン(NEFLT)および比較信号の遅延されたフィルタ処理済みバージョン(NEFLTD)を入力として受信してラッチデバイスをトリガするために使用される信号を出力するORゲートを含んでよい。
【００１６】
加えて、レシーバ回路上で動作可能な方法は、(a)複数のラインインターフェースを介して分配された拡散信号を受信するステップであって、拡散信号は、連続するシンボルの間の保証されたシンボル間状態遷移を有するシンボルを搬送し、拡散信号は、第1のラインインターフェース上の第1の信号を含む複数の状態遷移信号によって規定される、ステップ、(b)第1の信号の第1のインスタンスと第1の信号の遅延された第2のインスタンスとの間の比較に基づいてクロック信号を取得するステップ、および/または(c)クロック信号に基づいて第1の信号の遅延された第2のインスタンスをサンプリングしてシンボル出力を与えるステップを含み得る。様々な例では、第1の信号は、差動信号またはシングルエンド信号であってよい。一例では、拡散信号は、N階乗(N!)符号化信号、3相符号化信号、および/またはN相符号化信号のうちの1つであってよい。いくつかの実装形態では、第1の信号の遅延された第2のインスタンスのサンプリングは、ネガティブホールドタイム論理回路を使用して行われてよい。
【００１７】
一例では、方法は、複数の状態遷移信号の中の受信された第2の信号の第1のインスタンスと、第2の信号の遅延された第2のインスタンスとの間の追加の比較に基づいてクロック信号を生成するステップをさらに含んでよく、第1の信号および第2の信号は、異なるラインインターフェースを介して受信された同時信号である。
【００１８】
別の例では、方法は、クロック信号に基づいて複数の状態遷移信号の中の複数の別個の信号の遅延されたインスタンスを同時にサンプリングして別個のシンボル出力を与えるステップをさらに含んでよい。
【００１９】
いくつかの例示的な実装形態では、クロック信号を取得するステップは、(a)第1の信号の第1のインスタンス(SI)と第1の信号の遅延されたインスタンス(SD)とを比較して比較信号(NE)を与えるステップ、(b)比較信号(NE)をラッチして比較信号のフィルタ処理済みバージョン(NEFLT)を取得するステップ、および/または(c)比較信号のフィルタ処理済みバージョン(NEFLT)を遅延させて比較信号の遅延されたフィルタ処理済みバージョン(NEFLTD)を与えるステップを含んでよく、比較信号の遅延されたフィルタ処理済みバージョン(NEFLTD)は、比較信号(NE)をラッチする働きをする。第1の例では、方法は、第1の信号の第1のインスタンスを遅延させて第1の信号の遅延された第2のインスタンスを取得するステップをさらに含んでよい。第2の例では、方法は、(a)第1の信号の第1のインスタンスを捕捉して第1の信号の遅延された第2のインスタンスを取得するステップ、および/または(b)比較信号(NE)を遅延させ、遅延された比較信号(NED)を使用して比較信号(NE)のラッチをトリガするステップをさらに含んでよい。第3の例では、方法は、第1の信号の第1のインスタンスを捕捉し、比較信号のフィルタ処理済みバージョン(NEFLT)または比較信号の遅延されたフィルタ処理済みバージョン(NEFLTD)のいずれかが論理ハイ状態にある間に第1の信号の遅延された第2のインスタンスを取得するステップをさらに含んでよい。
【図面の簡単な説明】
【００２０】
【図１】集積回路(IC)デバイス間で通信リンクを採用し得る装置を示す図である。
【図２】集積回路デバイス間のデータリンクを採用する装置のためのシステムアーキテクチャを示す図である。
【図３】複数の導体A、BおよびCの間の差動信号によって規定されるトランスミッタデバイスベースの状態とレシーバデバイスベースの状態との間の一般的な3ワイヤ差動シグナリング方式を示す図である。
【図４】基本的なN階乗マルチワイヤインターフェースの一例を示す図である。
【図５】M=3およびN=3に対して構成されるMワイヤ、N相極性符号化トランスミッタの一例を示す図である。
【図６】円形の状態遷移図に基づく3相変調データ符号化方式を使用するシグナリングの一例を示す図である。
【図７】3相インターフェースの中の例示的なレシーバを示すブロック図である。
【図８】マルチワイヤインターフェースからのクロックおよびデータ復元のいくつかの態様を示す例示的なCDR回路を含む概略図である。
【図９】CDR回路によって生成されるいくつかの信号のタイミングの一例を示す図である。
【図１０】マルチワイヤインターフェースからのクロックおよびデータ復元のいくつかの態様を示す例示的なCDR回路を含むブロック図である。
【図１１】典型的な動作状態の下でのCDR回路の動作を示すタイミング図である。
【図１２】マルチワイヤインターフェースからのクロックおよびデータ復元のいくつかの態様を示す例示的なCDR回路を含むブロック図である。
【図１３】典型的な動作状態の下でのCDR回路の動作を示すタイミング図である。
【図１４】マルチワイヤインターフェースからのクロックおよびデータ復元のいくつかの態様を示す例示的なCDR回路を含む概略図である。
【図１５】クロックおよびデータ復元のための方法を示す図である。
【発明を実施するための形態】
【００２１】
図面に関して、ここで様々な態様について記述する。以下の説明では、説明の目的で、1つまたは複数の態様を完全に理解できるように多数の具体的な詳細を記載する。しかし、そのような態様がこれらの具体的な詳細なしに実行され得ることは、明らかであり得る。
【００２２】
本明細書で説明するいくつかの態様は、電話、モバイルコンピューティングデバイス、アプライアンス、自動車用電子機器、アビオニクスシステムなどの、モバイル装置の下位構成要素である電子デバイス間に配備される通信リンクに対して適用可能であり得る。モバイル装置の例は、セルラーフォン、スマートフォン、セッション開始プロトコル(SIP)電話、ラップトップ、ノートブック、ネットブック、スマートブック、携帯情報端末(PDA)、衛星ラジオ、全地球測位システム(GPS)デバイス、マルチメディアデバイス、ビデオデバイス、デジタルオーディオプレーヤ(たとえば、MP3プレーヤ)、カメラ、ゲームコンソール、ウェアラブルコンピューティングデバイス(たとえば、スマートウォッチ、ヘルスもしくはフィットネストラッカーなど)、アプライアンス、センサ、自動販売機、または任意の他の同様の機能デバイスを含む。
【００２３】
概説
本明細書では、制限された数のアナログ遅延を有するジッタ耐性技法を実装する、様々なクロック復元回路が提供される。一例では、レシーバ回路は、複数のラインインターフェースを介して分配された拡散信号を受信するように適合され、拡散信号は、連続するシンボルの間の保証されたシンボル間状態遷移を有するシンボルを搬送する。拡散信号は、第1のラインインターフェース上の第1の信号を含む複数の状態遷移信号によって規定される。いくつかの例では、第1の信号は、差動信号またはシングルエンド信号であってよい。第1の信号は、複数のラインインターフェースを介して拡散して受信されることがあるが、シンボルごとに保証された状態遷移を有するシンボルを搬送する単一信号に組み合わされてもよい。保証された状態遷移によって、第1の信号はまた、状態遷移信号と呼ばれることがある。
【００２４】
次いで、クロック信号は、第1の信号の第1のインスタンスと第1の信号の遅延された第2のインスタンスとの間の比較に基づいて抽出または取得され得る。第1の信号の遅延された第2のインスタンスは、クロック信号に基づいてサンプリングされてシンボル出力を与え得る。受信された第1の信号は、連続するシンボルの間の保証されたシンボル間状態遷移を有するシンボルを搬送するので、これらの遷移は検出されて、クロック信号を生成するために使用される。
【００２５】
別の特徴によれば、クロック信号は、複数の状態遷移信号の中の受信された第2の信号の第1のインスタンスと、第2の信号の遅延された第2のインスタンスとの間の追加の比較に基づいてさらに生成されてよく、第1の信号および第2の信号は、異なるラインインターフェースを介して受信された同時信号である。
【００２６】
例示的な動作環境
図1は、集積回路(IC)デバイス間で通信リンクを採用し得る装置を示す。一例では、装置100は、RFトランシーバを通じて、無線アクセスネットワーク(RAN)、コアアクセスネットワーク、インターネット、および/または別のネットワークと通信するワイヤレス通信デバイスを含み得る。装置100は、処理回路102に動作可能に結合される通信トランシーバ106を含み得る。処理回路102は、特定用途向けIC(ASIC)108など、1つまたは複数のICデバイスを含み得る。ASIC108は、1つまたは複数の処理デバイス、論理回路などを含み得る。処理回路102は、処理回路102によって実行され得る命令、およびデータを保持することができるメモリ112などのプロセッサ可読ストレージを含み得、かつ/またはそれに結合され得る。処理回路102は、オペレーティングシステム、およびワイヤレスデバイスのメモリデバイス112などの記憶媒体内に存在するソフトウェアモジュールの実行をサポートし可能にするアプリケーションプログラミングインターフェース(API)110レイヤのうちの、1つまたは複数によって制御され得る。メモリデバイス112は、読取り専用メモリ(ROM)もしくはランダムアクセスメモリ(RAM)、電気的消去可能プログラマブルROM(EEPROM)、フラッシュカード、または処理システム内およびコンピューティングプラットフォーム内で使用され得る任意のメモリデバイスを含み得る。処理回路102は、装置100を構成および操作するために使用される操作パラメータおよび他の情報を保持し得るローカルデータベース114を含み得るか、またはそれにアクセスし得る。ローカルデータベース114は、データベースモジュール、フラッシュメモリ、磁気媒体、EEPROM、光媒体、テープ、ソフトディスクまたはハードディスクなどのうちの1つまたは複数を使用して実装され得る。処理回路はまた、構成要素の中でも、アンテナ122、ディスプレイ124などの外部デバイス、ボタン128、キーパッド126などのオペレータ制御装置に動作可能に結合され得る。
【００２７】
本明細書で説明する1つまたは複数の態様によれば、図1に示す構成要素のうちの1つまたは複数は、マルチワイヤ(Nワイヤ)通信システム(たとえば、N階乗(N!)符号化、およびN相符号化)における差動信号遷移内に埋め込まれたクロックを復元するために、クロックおよびデータ復元を実装し得る。「ワイヤ」、「導体」、「コネクタ」、および/または「ライン」という用語は、差動信号が送信され得る電気経路を指すために互換的に使用され得ることに留意されたい。
【００２８】
図2は、様々な下位構成要素を接続するために通信リンク220を使用するモバイル装置などの、装置200のいくつかの態様を示すブロック概略図200である。一例では、装置200は、通信リンク220を介してデータおよび制御情報を交換する複数のICデバイス202および230を含む。通信リンク220は、互いに極近傍に配置されるか、または装置200の異なる部分に物理的に配置されるICデバイス202および230を接続するために使用され得る。一例では、通信リンク220は、ICデバイス202および230を担持するチップキャリア、基板または回路板上に設けられ得る。別の例では、第1のICデバイス202は、フリップフォンのキーパッドセクション内に配置され得、一方、第2のICデバイス230は、フリップフォンのディスプレイセクション内に配置され得る。別の例では、通信リンク220の一部分は、ケーブル接続または光接続を含み得る。
【００２９】
通信リンク220は、複数のチャネル222、224および226を提供し得る。1つまたは複数のチャネル226は、双方向性であってよく、半二重モードおよび/または全二重モードで動作し得る。1つまたは複数のチャネル222および224は、一方向性であってよい。通信リンク220は、非対称であってよく、一方向において高い帯域幅を提供する。本明細書で説明する一例では、第1の通信チャネル222は順方向リンク222と呼ばれることがあり、第2の通信チャネル224は逆方向リンク224と呼ばれることがある。ICデバイス202および230の両方が通信リンク220上で送信および受信するように構成される場合でも、第1のICデバイス202はホストシステムまたはトランスミッタとして指定され得、第2のICデバイス230はクライアントシステムまたはレシーバとして指定され得る。一例では、順方向リンク222は、第1のICデバイス202から第2のICデバイス230へデータを通信するとき、より高いデータレートで動作し得、逆方向リンク224は、第2のICデバイス230から第1のICデバイス202へデータを通信するとき、より低いデータレートで動作し得る。
【００３０】
ICデバイス202および230は、各々、プロセッサあるいは他の処理回路もしくは処理デバイスおよび/またはコンピューティング回路もしくはコンピューティングデバイス206、236を有し得る。一例では、第1のICデバイス202は、ワイヤレストランシーバ204およびアンテナ214を介するワイヤレス通信を維持することを含む、装置200のコア機能を実行し得、第2のICデバイス230は、ディスプレイコントローラ232を管理するかまたは動作させるユーザインターフェースをサポートし得る。一例では、第2のICデバイス230は、カメラコントローラ234を使用するカメラまたはビデオ入力デバイスの動作を制御するように適合され得る。ICデバイス202および230のうちの1つまたは複数によってサポートされる他の特徴は、キーボード、音声認識構成要素、および他の入力デバイスまたは出力デバイスを含み得る。ディスプレイコントローラ232は、液晶ディスプレイ(LCD)パネル、タッチスクリーンディスプレイ、インジケータなどのディスプレイをサポートする回路およびソフトウェアドライバを含み得る。記憶媒体208および238は、それぞれのプロセッサ206および236、ならびに/またはICデバイス202および230の他の構成要素によって使用される命令およびデータを保持するように適合された、一時的記憶デバイスおよび/または非一時的記憶デバイスを含み得る。各プロセッサ206、236ならびにその対応する記憶媒体208および238、ならびに他のモジュールおよび回路の間の通信は、それぞれ、1つまたは複数のバス212および242によって容易にされる場合がある。
【００３１】
逆方向リンク224は、順方向リンク222と同じ様式で操作され得、順方向リンク222および逆方向リンク224は、同等の速度または異なる速度で送信することが可能であり得、ここで速度は、データ転送レートおよび/またはクロックレートとして表され得る。順方向および逆方向のデータレートは、アプリケーションに応じて桁が実質的に同じであるかまたは桁が異なることがある。一部の用途では、単一の双方向リンク226は、第1のICデバイス202と第2のICデバイス230との間の通信をサポートすることができる。順方向リンク222および/または逆方向リンク224は、たとえば、順方向リンク222および逆方向リンク224が同じ物理接続を共有し、半二重様式で動作するとき、双方向モードで動作するように構成可能であり得る。一例では、通信リンク220は、工業規格または他の規格に従って第1のICデバイス202と第2のICデバイス230との間で制御情報、コマンド情報および他の情報を通信するように操作され得る。
【００３２】
一例では、順方向リンク222および逆方向リンク224は、ディスプレイリフレッシュのために810Mbpsでピクセルデータを配信する、フレームバッファなしで毎秒80フレームのLCDドライバICの、ワイドビデオグラフィックスアレイ(WVGA)をサポートするように構成されるかまたは適合されてもよい。別の例では、順方向リンク222および逆方向リンク224は、ダブルデータレート同期型ダイナミックランダムアクセスメモリ(SDRAM)などのダイナミックランダムアクセスメモリ(DRAM)間の通信を可能にするように構成され得るか、またはそのように適合され得る。符号化デバイス202および/または230は、クロック遷移ごとに複数のビットを符号化することができ、ワイヤの複数のセットが、SDRAMからのデータ、制御信号、アドレス信号などを送信および受信するために使用され得る。
【００３３】
順方向リンク222および逆方向リンク224は、特定用途向け業界規格に適合し得るか、または準拠し得る。一例では、MIPI規格は、アプリケーションプロセッサICデバイス202と、モバイルデバイス内のカメラまたはディスプレイをサポートするICデバイス230との間の物理レイヤインターフェースを定義する。MIPI規格は、モバイルデバイス用のMIPI仕様に適合する製品の動作特性を支配する仕様を含む。MIPI規格は、相補型金属酸化物半導体(CMOS)並列バスを使用するインターフェースを定義し得る。
【００３４】
図2の通信リンク220は、(N本のワイヤとして示す)複数の信号ワイヤを含むワイヤ接続バスとして実装され得る。N本のワイヤは、シンボルの中で符号化されたデータを搬送するように構成され得、ここで、クロック情報は、複数のワイヤを介して送信されるシンボルのシーケンス内に埋め込まれる。Nワイヤインターフェースとともに使用される符号化技法の例は、N階乗(N!)符号化およびN相符号化を含む。
【００３５】
本明細書で説明する1つまたは複数の態様によれば、図2に示すICデバイス202および/または230(および/またはそれらの中の構成要素)は、マルチワイヤ(Nワイヤ)通信システム(たとえば、N階乗(N!)符号化、およびN相符号化)における差動信号遷移内に埋め込まれたクロックを復元するために、クロックおよびデータ復元を実装し得る。
【００３６】
例示的な符号化技法
図3は、複数の導体/ワイヤA、BおよびCの間の差動信号によって規定されるトランスミッタデバイス300ベースの状態とレシーバデバイス301ベースの状態との間の一般的な3ワイヤ差動シグナリング方式を示す。特定のサイクル内の(たとえば、3またはそれ以上の導体からの)差動値の組合せが、状態またはシンボルを規定し得る。トランスミッタデバイス300およびレシーバデバイス301は、マルチラインバス308を介して通信し得る。この例では、3本のラインA、BおよびCが、バス308のために使用される。レシーバデバイス301は、レシーバデバイス301をバス308に結合するために3ポートレシーバ310を含み得る。
【００３７】
クロック信号は、シンボル変化がサイクルごとに存在することを保証することによって、この3ワイヤ差動シグナリング内に埋め込まれる。差動信号からクロック信号を抽出するクロックデータ復元回路もまた、ジッタを最小化しなければならない。このクロック信号は、3ワイヤ差動信号内でシンボルの復号を同期させるために使用され得る。いくつかの論理回路はジッタを最小化する働きをすることがあるが、これらは、比較的多数の論理デバイスを必要とし、そのことは、nワイヤ差動シグナリングにスケールアップするときに問題となる。
【００３８】
一例では、差動信号符号化は、信号をトランスミッタデバイス300からレシーバデバイス301に送信するために使用され得る。したがって、複数のレシーバ312の各々は、3ラインA、BおよびCのうちの2本を取って異なる信号を与えるように構成され得る。たとえば、第1のラインAおよび第2のラインBは、第1の差動信号RX_AB 314を与えるように働き、第2のラインBおよび第3のラインCは、第2の差動信号RX_BC 316を与えるように働き、第1のラインAおよび第3のラインCは、第3の差動信号RX_CA 318を与えるように働くことができる。これらの差動信号314、316および318は、デコーダ回路320への入力として働き得る。デコーダ回路320は、3つの差動信号RX_AB 314、RX_BC 316およびRX_CA 318を復号して、6つの状態XM、YM、ZM、ZP、YPおよびXPを出力する。一例では、6つの状態XM、YM、ZM、ZP、YPおよびXPの各々はシンボルを表し得、使用される符号化は、送信される信号に対するシンボル間状態遷移を保証する。差動信号RX_AB 314、RX_BC 316およびRX_CA 318の組合せは、拡散信号と呼ばれることがあり、拡散信号はシンボルを搬送する。それらの保証された状態遷移によって、差動信号RX_AB 314、RX_BC 316およびRX_CA 318の各々は、状態遷移信号と呼ばれることがある。
【００３９】
この例では、レシーバ312は、2本の異なるワイヤ(たとえば、AB、BC、AC)から2つの信号を入力として取り、差動信号(すなわち、2つの入力信号の間の差分である出力信号)を出力する差動レシーバとして示されている。一例では、2本のワイヤ/導体の間の電圧差が、差動信号を規定し得る。別の例では、各ワイヤ/導体内の電流フロー方向もまた、(単独でまたは電圧と組み合わせて)差動信号を規定するために使用され得る。
【００４０】
状態図303は、3本の導体A、BおよびC 308によって搬送される差動信号314、316および318によって規定され得る6つの状態XM、YM、ZM、ZP、YPおよびXPを示す。観察され得るように、3つの差動信号314、316および318にわたる電圧レベルは、1およびゼロ(0)の異なる組合せにマッピングされ得る。たとえば、状態XMに対する差動信号電圧レベルは「011」と関連付けられ、状態YMは「101」と関連付けられ、状態ZPは「001」と関連付けられ、状態ZMは「110」と関連付けられ、状態YPは「010」と関連付けられ、状態XPは「100」と関連付けられ得る。
【００４１】
状態の中に符号化される情報(たとえば、1状態当たり3ビット)に加えて、情報はまた、状態間の遷移に基づいて符号化され得る。任意の2つの状態(XM、YM、ZM、ZP、YPおよびXP)の間の遷移は、中間状態を横断することなしに単一のステップの中で発生することに留意されたい。したがって、状態図303に基づく差動データ送信方式には、状態遷移復号の問題は存在しない。
【００４２】
バス308の導体の各々は、ハイに駆動されてよく、ローに駆動されてよく、または駆動されなくてよく、1本の導体だけは、いずれの単一のサイクルにおいても駆動されない。一実施形態では、(たとえば、レシーバデバイス301内のデコーダ320によって受信された)3つの差動信号RX_AB 314、RX_BC 316およびRX_CA 318は、それぞれ、導体Bに対する導体A、導体Cに対する導体B、および導体Aに対する導体Cの間で、正の差動電圧として論理1に、および負の差動電圧として論理0に定義される。3つの差動信号314、316および318の例示的な波形は、図304に示されている。
【００４３】
6つの可能な状態(導体Bに対する導体A、導体Cに対する導体B、および導体Aに対する導体Cの間でゼロの差動電圧を生じる状態を除く)は、状態図303による信号RX_AB 314、RX_BC 316およびRX_CA 318の状態によってXM、YM、ZM、ZP、YPおよびXPとして定義される。
【００４４】
6つの可能な状態XM、YM、ZM、ZP、YP、XP、およびXMに対応する状態信号は、レシーバデバイス301内のデコーダブロック320(DEC)によって差動信号RX_AB 314、RX_BC 316およびRX_CA 318から生成され、状態信号の例示的な波形が図305に示されている。
【００４５】
一実施形態では、状態XM、YM、ZM、ZP、YP、XPまたはXMから異なる状態への状態遷移は、常に、状態遷移が、トランスミッタデバイス300からレシーバデバイス301に送信されるべきデータを表す方法で任意の単一のサイクルにおいて発生する。
【００４６】
代替実施形態では、シングルエンドシグナリングが、マルチラインバス308の導体/ワイヤA、B、C上で使用され得る。シングルエンドシグナリングの一例では、1本の導体/ワイヤが、信号を表す変動電圧を伝送し、一方、別の導体/ワイヤが、基準電圧(たとえば、グランド)に接続されてよい。そのようなシングルエンドシグナリングの場合、トランスミッタデバイス300は、複数のシングルエンドオープンドレイン(トランジスタ)ドライバを含んでよく、各ドライバは、マルチラインバス308の単一のワイヤ/導体A、B、Cに結合される。レシーバデバイス301は、1つまたは複数のシングルエンドレシーバ(たとえば、相補型金属酸化物半導体(CMOS)トランジスタ)を含んでよく、各シングルエンドレシーバは、マルチラインバス308の単一のワイヤ/導体A、B、Cに結合される。トランスミッタデバイス300は、入力ビットを受信し、それらをシングルエンド信号に符号化し、シングルエンド信号をマルチラインバス308の各ワイヤ/導体A、B、Cによってシングルエンドドライバを経てレシーバデバイス301に送信することができる。レシーバデバイス301は、シングルエンド信号をシングルエンドレシーバを介してマルチラインバス308の各ワイヤ/導体A、B、Cを経て受信し、シングルエンド信号を復号し、出力ビットを生成する。このシングルエンドシステムでは、デコーダ320は、1つまたは複数の受信されたシングルエンド信号からクロック信号が抽出されるようにクロックおよびデータ回復(CDR)機能を含んでよい。
【００４７】
図4は、2つのデバイス402と420との間に設けられたNワイヤインターフェース400の上で使用されるN階乗(N!)符号化の例を示す図である。トランスミッタ402において、トランスコーダ406は、データ404およびクロック情報を、N本のワイヤ414のセットを介して送信されるべきシンボルの中で符号化するために使用され得る。クロック情報は、送信クロック412から導出され得、シグナリング状態遷移がNC2個の信号のうちの少なくとも1つの上の連続したシンボル間で発生することを確実にすることによって、NC2個の差動信号の中でN本のワイヤ414を介して送信されるシンボルのシーケンスの中で符号化され得る。N本のワイヤ414を駆動するためにN!符号化が使用されるとき、シンボルの各ビットは、差動ラインドライバ410のセットのうちの1つによって差動信号として送信され、ここで、ラインドライバ410のセットの中の差動ドライバは、N本のワイヤの異なるペアに結合されている。ワイヤペアの利用可能な組合せの数(NC2)は、N本のワイヤ414を介して送信され得る信号の数を決定する。シンボルの中で符号化され得るデータビット404の数は、各シンボル送信区間に対して利用可能な、利用可能なシグナリング状態の数に基づいて計算され得る。
【００４８】
終端インピーダンス(通常は抵抗性の)は、N本のワイヤ414の各々を、終端ネットワーク416の中の共通の中心点418に結合する。N本のワイヤ414のシグナリング状態が、各ワイヤに結合されている差動ドライバ410に起因すると考えられる終端ネットワーク416の中の電流の組合せを反映することが理解されよう。中心点418がヌルポイントであり、それによって、終端ネットワーク416の中の電流が中心点において互いを消去することがさらに理解されよう。
【００４９】
リンクの中のNC2個の信号のうちの少なくとも1つが連続したシンボルの間で遷移するので、N!符号化方式は、別個のクロックチャネルおよび/または非ゼロ復帰復号を使用する必要がない。事実上、各トランスコーダ406は、各シンボルがその直前にあるシンボルと異なるシンボルのシーケンスを生成することによって、遷移がN本のワイヤ414の上で送信されるシンボルの各ペアの間で発生することを確実にする。図4に示す例では、4本のワイヤが設けられ(N=4)、4本のワイヤは4C2=6通りの差動信号を搬送することができる。トランスコーダ406は、N本のワイヤ414の上での送信用の未加工シンボルを生成するためのマッピング方式を使用し得る。トランスコーダ406は、データビット404を遷移番号のセットにマッピングし得る。遷移番号は、選択される未加工シンボルが先行する未加工シンボルと異なるように、直前にあるシンボルの値に基づいて送信用の未加工シンボルを選択するために使用され得る。未加工シンボルは、N本のワイヤ414を介した送信用のシンボルのシーケンスを取得するために、シリアライザ408によって直列化され得る。一例では、遷移番号は、連続した未加工シンボルのうちの1番目を参照して、連続した未加工シンボルのうちの2番目に対応するデータ値を探索するために使用され得る。レシーバ420において、トランスコーダ428は、たとえば、ルックアップテーブルの中で、連続した未加工シンボルのペア間の差を特徴づける遷移番号を決定するためのマッピングを使用し得る。トランスコーダ406、428は、未加工シンボルのすべての連続したペアが相異なる2シンボルを含むことに基づいて動作する。
【００５０】
トランスミッタ402におけるトランスコーダ406は、あらゆるシンボル遷移においてN!-1通りの利用可能なシグナリング状態の間で選択し得る。一例では、4!のシステムは、各シンボル遷移において送信されるべき次のシンボルに対して4!-1=23通りのシグナリング状態を形成する。ビットレートは、送信クロックサイクル当たりのlog2(available_states)として計算され得る。
【００５１】
本明細書で開示されるいくつかの態様によれば、デュアルデータレート(DDR)シグナリングは、送信クロック412の各期間の中で2つのシンボルを送信することによって、インターフェース帯域幅を増大させるために使用され得る。シンボル遷移は、ダブルデータレート(DDR)クロッキングを使用するシステムでの送信クロックの立上りエッジと立下りエッジの両方において発生する。送信クロックサイクル内の総利用可能状態は、(N!-1)2=(23)2=529であり、2つのシンボルにわたって送信され得るデータビット404の数は、log2(529)=9.047ビットとして計算され得る。
【００５２】
受信デバイス420は、ラインレシーバ422のセットを使用してシンボルのシーケンスを受信し、ここで、ラインレシーバ422のセットの中の各レシーバは、N本のワイヤ414のうちの1つのペア上でのシグナリング状態の差を決定する。したがって、NC2個のレシーバが使用され、ここで、Nはワイヤの数を表す。NC2個のレシーバ422は、対応する数の未加工シンボルを出力として生成する。示される4ワイヤの例では、4本のワイヤ414の上で受信される信号は、CDR424およびデシリアライザ426に供給される未加工シンボル信号432を生成するための6個のレシーバ(4C2=6)によって処理される。未加工シンボル信号432は、N本のワイヤ414のシグナリング状態の見本であり、CDR424は、未加工シンボル信号432を処理して、デシリアライザ426によって使用され得る受信クロック信号434を生成し得る。
【００５３】
受信クロック信号434は、トランスコーダ428によって供給される受信データ430を処理するために外部回路によって使用され得るDDRクロック信号であり得る。トランスコーダ428は、各シンボルをその直前にあるものと比較することによって、デシリアライザ426からの受信シンボルのブロックを復号する。トランスコーダ428は、トランスミッタ402に供給されたデータ404に相当する出力データ430を生成する。
【００５４】
いくつかの他のマルチワイヤインターフェースは、複数のワイヤを介してデータを送信するためにN相符号化を使用する。
【００５５】
図4に示すシステムはまた、差動シグナリングおよび差動ドライバ410ならびに差動レシーバ422の代わりに、トランスミッタデバイス402とレシーバデバイス420との間のシングルエンドシグナリングおよびシングルエンドドライバ/レシーバを使用して実装され得ることに留意されたい。シングルエンドシグナリングおよびシングルエンドドライバ/レシーバがトランスミッタデバイス402とレシーバデバイス420との間で使用されるとき、図4に示す終端ネットワーク416は除外されてよい。
【００５６】
図5は、M=3およびN=3に対して構成されるMワイヤ、N相極性符号化トランスミッタの一例を示す図500である。3ワイヤ、3相エンコーダに対して開示される原理および技法は、Mワイヤ、N相極性エンコーダの他の構成に適用され得る。
【００５７】
N相極性符号化が使用されるとき、Mワイヤバス上の信号ワイヤ510a、510bおよび510cなどの導体は、駆動されないか、正に駆動されるか、または負に駆動され得る。非駆動信号ワイヤ510a、510bまたは510cは、高インピーダンス状態にあり得る。非駆動信号ワイヤ510a、510bまたは510cは、駆動された信号ワイヤ上にもたらされる正電圧レベルと負電圧レベルとの間の実質的に中間に存在する電圧レベルに向かって、少なくとも部分的にプルまたは駆動され得る。非駆動信号ワイヤ510a、510bまたは510cは、それを通して流れる電流を有し得ない。図6に示す例では、ドライバ508(図5)のセットは、各信号ワイヤ510a、510bおよび510cが、送信されるシンボルに対して3つの状態(+1、-1、および0として示す)のうちの1つであり得るように、各シンボル送信区間に対して各信号ワイヤ510a、510bおよび510cの状態を制御し得る。一例では、ドライバ508は、単一レベル電流モードドライバを含み得る。別の例では、ドライバ508は、2つの信号510aおよび510bの上で反対の極性の電圧を駆動し得、第3の信号510cは高インピーダンスにあり、かつ/またはグランドへプルされる。各シンボル送信区間に対して、少なくとも1つの信号が非駆動(0)状態にあり、正(+1状態)に駆動される信号の数は、負(-1状態)に駆動される信号の数に等しく、それにより、レシーバへ流れる電流の合計は常にゼロである。連続したシンボル送信区間の各ペアに対して、少なくとも1つの信号ワイヤ510a、510bまたは510cは、2つのシンボル送信区間の中で相異なる状態を有する。
【００５８】
図5に示す例では、16ビットデータ418がマッパー502へ入力され、マッパー502は、入力データ518を、信号ワイヤ510a、510bおよび510cを介して連続的に送信するための7シンボル512にマッピングする。7シンボル512は、たとえば、パラレル/シリアル変換器504を使用して直列化され得る。3ワイヤ、3相エンコーダ506は、マッパーによって生成された7シンボル512を一回に1シンボルとして受信し、各シンボル区間に対する各信号ワイヤ510a、510bおよび510cの状態を計算する。エンコーダ506は、入力シンボルならびに信号ワイヤ510a、510bおよび510cの前の状態に基づいて、信号ワイヤ510a、510bおよび510cの状態を選択する。
【００５９】
Mワイヤ、N相符号化の使用により、いくつかのビットが複数のシンボルの中で符号化されることが可能になり、この場合、シンボル当たりのビットは整数でない。3ワイヤシステムの簡単な例では、同時に駆動され得る2本のワイヤの3つの利用可能な組合せが存在し、同時に駆動されるワイヤのペアに極性の2つの可能な組合せが存在し、6つの可能な状態が得られる。各遷移は現在の状態から発生するので、6つの状態のうちの5つは、遷移ごとに利用可能である。少なくとも1つのワイヤの状態が、各遷移において変化する必要がある。5つの状態に対して、log2(5)Simbol≒2.32ビットが、シンボルごとに符号化され得る。したがって、シンボル当たり2.32ビットを搬送する7つのシンボルが16.24ビットを符号化できるので、マッパーは、16ビットワードを受容し得、それを7つのシンボルに変換し得る。言い換えれば、5つの状態を符号化する7シンボルの組合せは、57(78,125)通りの順列を有する。したがって、7シンボルが使用されて、16ビットとしての216(65,536)通りの順列を符号化し得る。
【００６０】
図6は、円形の状態遷移図650に基づく3相変調データ符号化方式を使用するシグナリング600の一例を示す。データ符号化方式によれば、3相信号は2つの方向に回転することができ、3つの導体510a、510bおよび510cの上で送信され得る。3つの信号の各々は、導体510a、510b、510cの上で独立に駆動される。3つの信号の各々は3相信号を含み、各導体510a、510bおよび510cの上の信号は他の2つの導体510a、510bおよび510cの上の信号に対して120度位相がずれている。任意の時点において、3つの導体510a、510b、510cの各々は、状態{+1、0、-1}のうちの相異なる1つにある。任意の時点において、3ワイヤシステムにおける3つの導体510a、510b、510cの各々は、他の2本のワイヤと異なる状態にある。しかしながら、3つを越える導体すなわちワイヤが使用されるとき、ワイヤの2つ以上のペアは同じ状態にあってよい。示される符号化方式はまた、情報を、アクティブに+1状態および-1状態に駆動される2つの導体510a、510bおよび/または510cの極性に符号化する。極性は、示されている状態のシーケンスに関して608において示される。
【００６１】
示されている3ワイヤの例の中の任意の位相状態において、導体510a、510b、510cのうちの厳密に2つは、その位相状態に対して事実上差動信号である信号を搬送し、第3の導体510a、510bまたは510cは駆動されない。各導体510a、510b、510cに関する位相状態は、導体510a、510bまたは510cと、少なくとも1つの他の導体510a、510bおよび/または510cとの間の電圧差によって、または導体510a、510bまたは510cの中の電流フローの方向もしくは電流フローがないことによって、決定され得る。状態遷移図650に示すように、3つの位相状態(S1、S2およびS3)が定義される。信号は、位相状態S1から位相状態S2へ、位相状態S2から位相状態S3へ、および/または位相状態S3から位相状態S1へ、時計回りに循環することができ、信号は、位相状態S1から位相状態S3へ、位相状態S3から位相状態S2へ、および/または位相状態S2から位相状態S1へ、反時計回りに循環することができる。Nの他の値に関して、N個の状態間の遷移が、対応する状態図に従って随意に定義されて、状態遷移間の循環的な回転を得ることができる。
【００６２】
3ワイヤ、3相通信リンクの例では、状態遷移における時計回りの回転(S1〜S2)、(S2〜S3)、および/または(S3〜S1)は、論理1を符号化するために使用され得、状態遷移における反時計回りの回転(S1〜S3)、(S3〜S2)、および/または(S2〜S1)は論理0を符号化するために使用され得る。したがって、1ビットは、各遷移において、信号が時計回りに「回転する」のかそれとも反時計回りに「回転する」のかを制御することによって符号化され得る。たとえば、論理1は、3本のワイヤ510a、510b、510cが位相状態S1から位相状態S2へ遷移するときに符号化され得、論理0は、3本のワイヤ510a、510b、510cが位相状態S1から位相状態S3へ遷移するときに符号化され得る。示されている簡単な3ワイヤの例では、回転の方向は、3本のワイヤ510a、510b、510cのうちの遷移の前後で駆動されないものに基づいて、容易に決定され得る。
【００６３】
情報はまた、駆動される導体510a、510b、510cの極性、または2つの導体510a、510b、510cの間での電流フローの方向に符号化され得る。信号602、604、および606は、3ワイヤ、3相リンクの中の各位相状態において、それぞれ導体510a、510b、510cに印加される電圧レベルを示す。任意の時間において、第1の導体510a、510b、510cは正電圧(たとえば、+V)に結合され、第2の導体510a、510b、510cは、負電圧(たとえば、-V)に結合され、第3の導体510a、510b、510cは、開回路であってよく、または他の方法で駆動されなくてもよい。したがって、ある極性符号化状態は、第1および第2の導体510a、510b、510cの間の電流フロー、または第1および第2の導体510a、510b、510cの電圧極性によって決定され得る。いくつかの実施形態では、データの2ビットが各位相遷移において符号化され得る。デコーダは、信号の位相回転の方向を決定して第1のビットを取得することができ、第2のビットは、信号602、604および606のうちの2つの間での極性の違いに基づいて決定され得る。回転の方向を決定したデコーダは、2つのアクティブな導体510a、510bおよび/もしくは510cの間に印加されている電圧の現在の位相状態および極性、または2つのアクティブな導体510a、510bおよび/もしくは510cを通る電流フローの方向を決定することができる。
【００６４】
本明細書で説明される3ワイヤ、3相リンクの例では、データの1ビットは、3ワイヤ、3相リンクの中の回転または位相変化に符号化され得、さらなるビットは、駆動される2本のワイヤの極性に符号化され得る。いくつかの実施形態は、現在の状態から可能な状態のいずれかへの遷移を可能にすることによって、3ワイヤ、3相符号化システムの各遷移の中で2つを越えるビットを符号化する。3つの回転位相および各位相に対する2つの極性が与えられると、現在の任意の状態から5つの状態が利用可能であるような6つの状態が定義される。したがって、シンボル(遷移)当たりlog2(5)≒2.32ビットが存在し得、マッパーは16ビットワードを受容し得、それを7シンボルに変換し得る。
【００６５】
図7は、3相インターフェースの中の例示的なレシーバを示すブロック概略図700である。複数の比較器702および1つのデコーダ704は、3本の伝送線路または導体712a、712bおよび712cの各々の状態、ならびに前のシンボル期間中に送信された状態と比較した3本の伝送線路の状態の変化のデジタル表現を提供するように構成される。示される例から見られ得るように、遷移の発生が比較器702の出力に基づいてデコーダ704によって検出および復号され得るように、各導体712a、712bまたは712cの電圧が他の2つの導体712a、712bおよび/または712cの電圧と比較されて、各導体712a、712bまたは712cの状態を決定し得る。7つの連続した状態は、シリアル/パラレル変換器またはデシリアライザ706によって組み立てられ、シリアル/パラレル変換器またはデシリアライザ706は、先入れ先出しバッファ(FIFO)710の中にバッファリングされ得る16ビットのデータを取得するためにデマッパー708によって処理されるべき7シンボルのセットを生成する。デコーダ704は、受信クロック716を、送信されたシンボルの連続したペアの間でのシグナリング状態における遷移から抽出するように構成されるCDR回路714を含み得る。
【００６６】
【表１】
2017512436.tif 000003
【００６７】
Table 1(表1)は、差動レシーバ702の動作を示す。この例では、ワイヤの+1状態が電圧+Vボルトとして表され、ワイヤの-1状態が0ボルトとして表され、非駆動状態が+V/2ボルトとして表されるかまたは近似されるように、ワイヤ状態は、3ワイヤ712a、712bおよび712cの上の電圧振幅に符号化され得る。詳細には、Table 1(表1)は、3ワイヤ3相極性符号化システムの中の各ワイヤに対する差動レシーバ702の出力を示す。レシーバ/デコーダは、復号された各シンボルに対して、レシーバのデジタル出力部においてコードを出力するように構成され得る。
【００６８】
いくつかのNワイヤインターフェースは、DDRクロッキングの使用を通じて帯域幅の増大をもたらすように適合され得、それによって、新しいシンボルが送信クロックの立上りエッジと立下りエッジの両方において送信される。しかしながら、従来のCDR回路は、DDRクロッキングに応答できないことがあり、かつ/または従来のCDR回路は、N!ワイヤまたはN相のインターフェースの最大可能な動作速度を制限することがある。
【００６９】
第1の例示的なクロックおよびデータ復元回路
図8は、マルチワイヤインターフェースからのクロックおよびデータ復元のいくつかの態様を示す例示的なCDR回路808を含む概略図800である。
【００７０】
図9は、CDR回路808によって生成されるいくつかの信号のタイミングの一例を示す。CDR回路808は、シングルエンドのマルチワイヤ通信リンクを使用するインターフェースを含めて、N!符号化、N相符号化、およびシンボル遷移クロッキングを使用する他の符号化方式を使用するインターフェースを含む様々なマルチワイヤインターフェースとともに使用されてよい。
【００７１】
レシーバ回路800は、4ワイヤ終端ネットワーク804と、複数のレシーバ(Rcvrs)806と、クロックおよびデータ復元回路808とを含んでよい。一例では、クロックは、4本のワイヤまたは導体802にわたって分配される拡散信号内のシンボル遷移の中に埋め込まれる。CDR回路808は、4本のワイヤまたは導体802を介して受信された拡散信号からクロックシンボルおよびデータシンボルを抽出するように構成されてもよい。拡散信号は、第1のラインインターフェース、導体、またはワイヤ上の第1の信号を含む複数の遷移信号によって規定され得る。CDR回路808は、比較器810と、セットリセットラッチ814と、第1のアナログ遅延デバイスS 818と、第2のアナログ遅延デバイスT 822とを含んでよい。クロック抽出回路809は、比較器810と、セットリセットラッチ814と、第1のアナログ遅延デバイスS 818とによって規定され得る。クロック抽出回路809は、受信された第1の信号における状態遷移からクロック信号を取得するために使用され得る信号を抽出するように適合され得る。拡散信号は、連続するシンボルの間の保証されたシンボル間状態遷移を有するシンボルを搬送するので、これらの遷移は、クロック信号を生成するために検出されて使用される。クロック信号は、ジッタ補償を使用して取得されてよく、複数のレシーバ806を介して分配された拡散信号からシンボルをサンプリングする働きをする。
【００７２】
比較器810は、第1の信号の第1のインスタンス(SI)830と第1の信号の遅延された(すなわち、第2のアナログ遅延デバイスT 822によって遅延された)第2のインスタンス(SD)832とを比較し得、比較器810は、比較信号(NE信号)812を出力する。セットリセットラッチ814は、NE信号812を比較器810から受信し得、比較信号のフィルタ処理されたバージョン(NEFLT信号)816を提供する。第1のアナログ遅延デバイスS 818は、NEFLT信号816を受信し、NEFLT信号816の遅延されたインスタンスをNEFLTD信号820として出力する。NEFLTD信号820は、セットリセットラッチ814の出力が遅延Sの後でリセットされるように、セットリセットラッチ814に対するリセット入力として働く。一例では、NEFLT信号816は、サンプルシンボルに対するクロック信号として使用されてよい。
【００７３】
第2のアナログ遅延デバイス822は、第1の信号の第1のインスタンス(SI)830を受信し得、第1の信号の遅延された第2のインスタンス(SD)832を比較器810に供給する。一例では、複数のワイヤまたは導体802にわたって分配された拡散信号は、複数の別個の状態遷移信号を含むかまたは複数の別個の状態遷移信号によって規定されてよく、複数の別個の状態遷移信号は、組み合わされると、連続するシンボルの間の保証されたシンボル間状態遷移を有するシンボルを搬送する。たとえば、図3の差動シグナリングを使用する3本の導体の場合、拡散信号は、差動信号RX_AB 314、RX_BC 316またはRX_CA 318の組合せによって規定され得る。第1の信号は、差動信号RX_AB 314、RX_BC 316またはRX_CA 318のうちの1つであってよい。第1の信号の第1のインスタンス(SI)830は、たとえば、差動信号RX_AB 314、RX_BC 316またはRX_CA 318のうちのいずれか1つの全部または一部分/区分を含んでよい。
【００７４】
フリップフロップデバイス826はまた、第1の信号の遅延された第2のインスタンス(SD)832を受信し得、NEFLT信号816によってトリガされるシンボル(S)834を出力する。すなわち、フリップフロップデバイス826は、NEFLT信号816上の立上りエッジによってトリガされる。したがって、第2のアナログ遅延デバイス822は、NE信号812を生成する働きをする。次に、NE信号812は、フリップフロップデバイス826のラッチングクロックとして働くNEFLT信号816を生成する働きをする。
【００７５】
動作においては、現在のシンボル(S0)904と次のシンボル(S1)906との間で遷移が発生したとき、SI信号830の状態が変化し始める。NE信号812は、比較器810がまず、SI信号830とSD信号832との間の差を検出し、それによってセットリセットラッチ814が非同期的にセットされたときにハイに遷移する。したがって、NEFLT信号816がハイに遷移し、このハイ状態は、NEFLTD信号820がハイになったときにセットリセットラッチ814がリセットされるまで維持される。NEFLT信号816は、NE信号812の立上りエッジに応答してハイ状態に遷移し、NEFLT信号816は、第1のアナログ遅延デバイスS 818に起因する遅延の後のNEFLTD信号820の立上りエッジに応答してロー状態に遷移する。
【００７６】
シンボル902、904、906、908、および910間の遷移が生じたときに、ワイヤ間スキュー、信号オーバーシュート、信号アンダーシュート、クロストークなどに起因してSI信号830上において1つまたは複数の中間状態または不定状態920、924、926、928が生じる場合がある。SI 830上の中間状態は、無効データと見なされる場合があり、比較器810の出力が短周期の間ロー状態に向かって戻るときに、これらの中間状態がNE信号812においてスパイク944、946、948、および950を生じさせる場合がある。スパイク944、946、948、および950は、セットリセットラッチ814によって出力されるNEFLT信号816に影響を及ぼさない。セットリセットラッチ814は、NE信号812上のスパイク944、946、948、および950をNEFLT信号816から効果的にブロックしならびに/あるいはフィルタ処理する。
【００７７】
フリップフロップデバイス826は、SI信号830における入力シンボル902、904、906、908、および910が、フリップフロップデバイス826によってラッチされるかまたは捕捉される前に変化することが可能であるので負保持時間(-ht)を有してもよい。たとえば、SD信号832における各シンボル902'、904'、906'、および908'は、SI信号830において入力シンボル902、904、906、908、および910が変化した後に生じるNEFLT信号816の立上りクロックエッジにおいてフリップフロップデバイス826によってセットまたは捕捉される。
【００７８】
CDR回路808に示す様々な要素は、様々なサブ回路によって実装されてよい。たとえば、セットリセットラッチ814は、第1の論理回路814'として実装されてよく、アナログ遅延Sデバイス818は、一連のインバータ818'として実装されてよく、比較器810は、第2の論理回路810'として実装されてよい。
【００７９】
第1の論理回路814'は、インバータ840と、ORゲート842と、第1のNANDゲート844と、第2のNANDゲート846とを含んでよい。
【００８０】
第2の論理回路810'は、その出力がすべてNANDゲート850への入力として働く複数のXNORゲート848を含んでよい。NANDゲート850の出力は、NE信号812として働き得る。XNORゲート848の各々への入力信号SI[x]の各々は、拡散信号の一部を搬送する別個の状態遷移信号に対応し得る。たとえば、図3の差動シグナリングの場合、第1の信号SI[0]は第1の差動信号RX_AB 314であり、第2の信号SI[1]は第2の差動信号RX_BC 316であり、第3の信号SI[2]は第3の差動信号RX_CA 318であり得る。
【００８１】
CDR回路808はジッタに対する耐性があるが、それは、2×nC2のフリップフロップを必要とせず、nC2のアナログ遅延および2×nC2の入力比較器のみを使用して達成され、ここでnC2はワイヤペア(n)の利用可能な組合せの数である。たとえば、米国特許第8064535号において、図13は、2×nC2のフリップフロップ(すなわち、6つのワイヤペアの組合せに対して12のフリップフロップ)およびnC2+1のアナログ遅延(すなわち、6つのワイヤペアの組合せに対して7つのアナログ遅延)を使用するクロックおよびデータ復元回路を示す。フリップフロップとアナログ遅延の両方は、CDR回路に含めるには高価なリソースであるので、それらの使用を最小化することが望ましい。これに比べて、図8において、CDR回路808は、nC2+1のアナログ遅延818および822(すなわち、6つのワイヤペアの組合せに対して7つのアナログ遅延)とnC2のXNORゲート848(すなわち、6つのワイヤペアの組合せに対して6つの比較器ゲート)とを使用して実装され得る。
【００８２】
第2の例示的なクロックおよびデータ復元回路
図10は、マルチワイヤインターフェースからのクロックおよびデータ復元のいくつかの態様を示す例示的なCDR回路1008を含むブロック図1000である。
【００８３】
図11は、典型的な動作状態の下でのCDR回路1008の動作を示すタイミング図1100である。CDR回路1008は、シングルエンドのマルチワイヤ通信リンクを使用するインターフェースを含めて、N!符号化、N相符号化、およびシンボル遷移クロッキングを使用する他の符号化方式を使用するインターフェースを含む様々なマルチワイヤインターフェースとともに使用されてよい。
【００８４】
レシーバ回路1000は、4ワイヤ終端ネットワーク1004と、複数のレシーバ1006と、クロックおよびデータ復元回路1008とを含んでよい。一例では、クロックは、4本のワイヤまたは導体1002にわたって分配される拡散信号内のシンボル遷移の中に埋め込まれる。
【００８５】
CDR回路1008は、4本のワイヤまたは導体1002を介して受信された拡散信号からクロックシンボルおよびデータシンボルを抽出するように構成されてもよい。拡散信号は、第1のラインインターフェース、導体、またはワイヤ上の第1の信号を含む複数の遷移信号によって規定され得る。CDR回路1008は、比較器1010と、セットリセットラッチ1014と、第1のアナログ遅延デバイスS 1018と、第2のアナログ遅延デバイスT 1022と、レベルラッチ1028とを含んでよい。クロック抽出回路1009は、比較器1010と、セットリセットラッチ1014と、第1のアナログ遅延デバイスS 1018とによって規定され得る。クロック抽出回路1009は、受信された第1の信号内の状態遷移からクロック信号を取得するために使用され得る信号を抽出するように適合されてよい。受信された拡散信号は、連続するシンボルの間の保証されたシンボル間状態遷移を有するシンボルを搬送するので、これらの遷移は、クロック信号を生成するために検出されて使用される。クロック信号は、ジッタ補償を使用して取得され、複数のレシーバ1006を介して分配された拡散信号からシンボルをサンプリングするように働くことができる。
【００８６】
比較器1010は、第1の信号の第1のインスタンス(SI)1030と第1の信号の遅延された第2のインスタンス(SD)1032とを比較し得、比較器1010は、比較信号(NE信号)1012を出力する。セットリセットラッチ1014は、NE信号1012を比較器1010から受信し得、比較信号のフィルタ処理済みバージョン信号(NEFLT信号)1016を作成する。第1のアナログ遅延デバイスS 1018は、NEFLT信号1016を受信し、NEFLT信号1016の遅延されたインスタンスをNEFLTD信号1020として出力する。NEFLTD信号1020は、セットリセットラッチ1014の出力が遅延Sの後でリセットされるように、セットリセットラッチ1014に対するリセット入力として働く。一例では、NEFLT信号1016は、サンプルシンボルに対するクロック信号として使用され得る。
【００８７】
CDR回路1008に示す様々な要素は、様々なサブ回路によって実装され得る。たとえば、セットリセットラッチ1014は、第1の論理回路814'(図8)として実装されてよく、アナログ遅延Sデバイス1018は、一連のインバータ818'として実装されてよく、比較器1010は、第2の論理回路810'(図8)として実装されてよい。
【００８８】
一例では、ワイヤまたは導体1002にわたって分配された拡散信号は、複数の別個の遷移信号を含んでよく、複数の別個の遷移信号は、組み合わされると、連続するシンボルの間の保証されたシンボル間状態遷移を有するシンボルを搬送する。たとえば、図3の差動シグナリングを使用する3本の導体の場合、拡散信号は、差動信号RX_AB 314、RX_BC 316またはRX_CA 318の組合せによって規定され得る。第1の信号は、差動信号RX_AB 314、RX_BC 316またはRX_CA 318のうちの1つであってよい。第1の信号の第1のインスタンス(SI)830は、たとえば、差動信号RX_AB 314、RX_BC 316またはRX_CA 318のうちのいずれか1つの全部または一部分/区分を含んでよい。
【００８９】
レベルラッチ1028は、第1の信号の第1のインスタンス(SI)1030を受信し、第1の信号の遅延された第2のインスタンス(SD)1032を比較器1010に供給する。レベルラッチ1028は、NE信号1012の遅延されたインスタンスによってトリガされる。フリップフロップデバイス1026はまた、第1の信号の遅延された第2のインスタンス(SD)1032を受信してよく、NEFLT信号1016によってトリガされるシンボル(S)1034を出力する。すなわち、フリップフロップデバイス1026は、NEFLT信号1016上の立上りエッジによってトリガされる。したがって、レベルラッチ1028および第2のアナログ遅延デバイス1022は、NE信号1012を生成する働きをする。次に、NE信号1012は、フリップフロップデバイス1026のラッチングクロックとして働くNEFLT信号1016を生成する働きをする。
【００９０】
動作においては、現在のシンボル(S0)1104と次のシンボル(S1)1106との間で遷移が発生したとき、SI信号1030の状態が変化し始める。NE信号1012は、比較器1010がまず、SI信号1030とSD信号1032との間の差を検出し、それによってセットリセットラッチ1014が非同期的にセットされたときにハイに遷移する。したがって、NEFLT信号1016がハイに遷移し、このハイ状態は、NEFLTD信号1020がハイになったときにセットリセットラッチ1014がリセットされるまで維持される。NEFLT信号1016は、NE信号1012の立上りエッジに応答してハイ状態に遷移し、NEFLT信号1016は、第1のアナログ遅延デバイスS 1018に起因する遅延の後のNEFLTD信号1020の立上りエッジに応答してロー状態に遷移する。
【００９１】
シンボル1102、1104、1106、1108、および1110間の遷移が生じたときに、ワイヤ間スキュー、信号オーバーシュート、信号アンダーシュート、クロストークなどに起因してSI信号1030上において1つまたは複数の中間状態または不定状態1120、1124、1126、1128が生じる場合がある。SI信号1030上の中間状態は、無効データと見なされる場合があり、比較器1010の出力が短周期の間ロー状態に向かって戻るときに、これらの中間状態がNE信号1012においてスパイク1144、1146、1148、および1150を生じさせる場合がある。スパイク1144、1146、1148、および1150は、セットリセットラッチ1014によって出力されるNEFLT信号1016に影響を及ぼさない。セットリセットラッチ1014は、NE信号1012上のスパイク1144、1146、1148、および1150をNEFLT信号1016から効果的にブロックしならびに/あるいはフィルタ処理する。
【００９２】
フリップフロップデバイス1026は、SI信号1030における入力シンボル1102、1104、1106、1108、および1110が、フリップフロップデバイス1026によってラッチされるかまたは捕捉される前に変化することが可能であるので負保持時間(-ht)を有してもよい。たとえば、SD信号1032における各シンボル1102'、1104'、1106'、および1108'は、SI信号1030において入力シンボル1102、1104、1106、1108、および1110が変化した後に生じるNEFLT信号1016の立上りクロックエッジにおいてフリップフロップデバイス1026によってセットまたは捕捉される。
【００９３】
図8の第1のCDR回路808と比較して、図10の第2のCDR回路1008は、SD信号1032内のより広いおよび/またはより安定なシンボルを提供する。特に、NE信号の遅延されたバージョン(信号NED1024)を使用してレベルラッチ1028をトリガすることによって、第1の信号の遅延された第2のインスタンス(SD信号1032)の安定なバージョンが、より迅速にラッチされ得、安定なより広いシンボルがもたらされる。たとえば、図9において、シンボルS1 906'は、SD信号832において幅Aを有し得る一方で、図11において、対応するシンボルS1 1106'は、SD信号1032において幅Bを有し得、ここで幅B>幅Aである。SD信号1032の安定なシンボル部分はこの手法ではより広いので、これは、より広いサンプリングマージンを提供し、したがって図8および図9の手法に対してより速い送信リンクが可能になり得る。
【００９４】
2×nC2のフリップフロップおよびnC2+1のアナログ遅延を使用する、米国特許第8064535号の図13のCDR回路に対して、図10のCDR回路1008は、2つのアナログ遅延1018および1022と、nC2のレベルラッチ1028と、nC2のXNORゲート848とだけを使用して実装される。一般に、レベルラッチ1028は、実装するために、(リソースの観点から)アナログ遅延よりコストがかからない。同じく、フリップフロップは実装するために2つのレベルのラッチを取るので、レベルラッチは、リソースの観点からフリップフロップより安価である。
【００９５】
第3の例示的なクロックおよびデータ復元回路
図12は、マルチワイヤインターフェースからのクロックおよびデータ復元のいくつかの態様を示す例示的なCDR回路1208を含むブロック図1200である。
【００９６】
図13は、典型的な動作状態の下でのCDR回路1208の動作を示すタイミング図1300である。CDR回路1208は、シングルエンドのマルチワイヤ通信リンクを使用するインターフェースを含めて、N!符号化、N相符号化、およびシンボル遷移クロッキングを使用する他の符号化方式を使用するインターフェースを含む様々なマルチワイヤインターフェースとともに使用されてよい。
【００９７】
レシーバ回路1200は、4ワイヤ終端ネットワーク1204と、複数のレシーバ1206と、クロックおよびデータ復元回路1208とを含み得る。一例では、クロックは、4本のワイヤまたは導体1202にわたって受信される拡散信号内のシンボル遷移の中に埋め込まれる。拡散信号は、第1のラインインターフェース、導体、またはワイヤ上の第1の信号を含む複数の遷移信号によって規定され得る。CDR回路1208は、4本のワイヤまたは導体1202を介して受信された拡散信号からクロックシンボルおよびデータシンボルを抽出するように構成されてもよい。CDR回路1208は、比較器1210と、セットリセットラッチ1214と、第1のアナログ遅延デバイスS 1218と、レベルラッチ1228とを含み得る。クロック抽出回路1209は、比較器1210と、セットリセットラッチ1214と、第1のアナログ遅延デバイスS 1218とによって規定され得る。クロック抽出回路1209は、信号からクロック信号を取得するために使用され得る信号を抽出するように適合され得る。クロック信号は、ジッタ補償を使用して取得されてよく、複数のレシーバ1206を介して受信された拡散信号における状態遷移からシンボルをサンプリングする働きをする。
【００９８】
比較器1210は、第1の信号の第1のインスタンス(SI)1230と第1の信号の遅延された第2のインスタンス(SD)1232とを比較し得、比較器1210は、比較信号(NE信号)1212を出力する。セットリセットラッチ1214は、NE信号1212を比較器1210から受信し得、比較信号のフィルタ処理済みバージョン(NEFLT信号)1216を提供する。第1のアナログ遅延デバイスS 1218は、NEFLT信号1216を受信し、NEFLT信号1216の遅延インスタンスをNEFLTD信号1220として出力する。NEFLTD信号1220は、セットリセットラッチ1214の出力が遅延Sの後でリセットされるように、セットリセットラッチ1214に対するリセット入力として働く。一例では、NEFLT信号1216は、サンプルシンボルに対するクロック信号として使用され得る。
【００９９】
CDR回路1008に示す様々な要素は、様々なサブ回路によって実装され得る。たとえば、セットリセットラッチ1214は、第1の論理回路814'(図8)として実装されてよく、アナログ遅延Sデバイス1218は、一連のインバータ818'として実装されてよく、比較器1210は、第2の論理回路810'(図8)として実装されてよい。
【０１００】
一例では、ワイヤまたは導体1202にわたって分配された拡散信号は、複数の別個の遷移信号を含んでよく、複数の別個の遷移信号は、組み合わされると、連続するシンボルの間の保証されたシンボル間状態遷移を有するシンボルを搬送する。たとえば、図3の差動シグナリングを使用する3本の導体の場合、拡散信号は、差動信号RX_AB 314、RX_BC 316またはRX_CA 318の組合せによって規定され得る。第1の信号は、差動信号RX_AB 314、RX_BC 316またはRX_CA 318のうちの1つであってよい。第1の信号の第1のインスタンス(SI)830は、たとえば、差動信号RX_AB 314、RX_BC 316またはRX_CA 318のうちのいずれか1つの全部または一部分/区分を含んでよい。
【０１０１】
レベルラッチ1228は、第1の信号の第1のインスタンス(SI)1230を受信し、第1の信号の遅延された第2のインスタンス(SD)1232を供給する。レベルラッチ1228は、NEFLT1216とNEFLTD信号1220とを入力として有するORゲート1222の結果の出力NEFLT_COMP 1236によってトリガされる。
【０１０２】
レベルラッチ1228は、第1の信号の第1のインスタンス(SI)1230を受信し、第1の信号の遅延された第2のインスタンス(SD)1232を比較器1210に供給する。レベルラッチ1228は、NE信号1212の遅延されたインスタンスによってトリガされる。フリップフロップデバイス1226はまた、第1の信号の遅延された第2のインスタンス(SD)1232を受信し得、NEFLT信号1216によってトリガされるシンボル(S)1234を出力する。すなわち、フリップフロップデバイス1226は、NEFLT信号1216上の立上りエッジによってトリガされる。したがって、レベルラッチ1228は、NE信号1212を生成する働きをする。次に、NE信号1212は、フリップフロップデバイス1226のラッチングクロックとして働くNEFLT信号1216を生成する働きをする。
【０１０３】
動作においては、現在のシンボル(S0)1304と次のシンボル(S1)1306との間で遷移が発生したとき、SI信号1230の状態が変化し始める。NE信号1212は、比較器1210がまず、SI信号1230とSD信号1232との間の差を検出し、それによってセットリセットラッチ1214が非同期的にセットされたときにハイに遷移する。したがって、NEFLT信号1216がハイに遷移し、このハイ状態は、NEFLTD信号1220がハイになったときにセットリセットラッチ1214がリセットされるまで維持される。NEFLT信号1216は、NE信号1212の立上りエッジに応答してハイ状態に遷移し、NEFLT信号1216は、第1のアナログ遅延デバイスS 1218に起因する遅延の後のNEFLTD信号1220の立上りエッジに応答してロー状態に遷移する。
【０１０４】
シンボル1302、1304、1306、1308、および1310間の遷移が生じたときに、ワイヤ間スキュー、信号オーバーシュート、信号アンダーシュート、クロストークなどに起因してSI信号1230上において1つまたは複数の中間状態または不定状態1320、1324、1326、1328が生じる場合がある。SI信号1230上の中間状態は、無効データと見なされる場合があり、比較器1210の出力が短周期の間ロー状態に向かって戻るときに、これらの中間状態がNE信号1212においてスパイク1344、1346、1348、および1350を生じさせる場合がある。スパイク1344、1346、1348、および1350は、セットリセットラッチ1214によって出力されるNEFLT信号1216に影響を及ぼさない。セットリセットラッチ1214は、NE信号1212上のスパイク1344、1346、1348、および1350をNEFLT信号1216から効果的にブロックしならびに/あるいはフィルタ処理する。
【０１０５】
フリップフロップデバイス1226は、SI信号1230における入力シンボル1302、1304、1306、1308、および1310が、フリップフロップデバイス1226によってラッチされるかまたは捕捉される前に変化することが可能であるので負保持時間(-ht)を有してもよい。たとえば、SD信号1232における各シンボル1302'、1304'、1306'、および1308'は、SI信号1230において入力シンボル1302、1304、1306、1308、および1310が変化した後に生じるNEFLT信号1216の立上りクロックエッジにおいてフリップフロップデバイス1226によってセットまたは捕捉される。
【０１０６】
図8の第1のCDR回路808および図10の第2のCDR回路1008と比較して、この第3のCDR回路1208は、第2のアナログ遅延デバイスTなしに実装されながら、依然として、図8および図10の手法に対して、SD信号1232内により広いまたはより安定なシンボルを供給する。図12のCDR回路1208は、最小の遅延を達成しながら、シンボル(S)1234を出力するために有効なデータをサンプリングすることを保証するための一方法である。図10の遅延Tは、製造工程、電気的経路長さ、温度などの変動による遅延の変動を考慮するために安全マージンを持たなければならないので、図10のCDR回路1008は、図12の遅延(すなわち、ORゲート1222によって生じる遅延)と同等に小さい遅延T(すなわち、第2のアナログ遅延デバイスT 1022)を作成することはできないことに留意されたい。
【０１０７】
特に、NE信号(信号NEFLT_COMP 1236)の遅延されたバージョンを使用してレベルラッチ1228をトリガすることによって、第1の信号の遅延された第2のインスタンス(SD信号1232)の安定なバージョンが、より迅速にラッチされ得、安定なより広いシンボルがもたらされる。たとえば、図9において、シンボルS1 906'は、SD信号832において幅Aを有し得る一方で、図13において、対応するシンボルS1 1306'は、SD信号1232において幅Bを有し得、ここで幅B>幅Aである。SD信号1232の安定なシンボル部分はこの手法ではより広いので、これは、より広いサンプリングマージンを提供し、したがって図8および図9の手法に対してより速い送信リンクが可能になり得る。
【０１０８】
2×nC2のフリップフロップおよびnC2+1のアナログ遅延を使用する、米国特許第8064535号の図13のCDR回路に対して、図12のCDR回路1208は、1つのアナログ遅延1218と、nC2のレベルラッチ1228と、nC2のXNORゲート848とだけを使用して実装される。一般に、レベルラッチ1228は、実装するために、(リソースの観点から)アナログ遅延よりコストがかからない。
【０１０９】
例示的な一般的なクロックおよびデータ復元回路
図14は、マルチワイヤインターフェースからのクロックおよびデータ復元のいくつかの態様を示す例示的なCDR回路1408を含む概略図1400である。CDR回路1408は、差動信号および/またはシングルエンド信号を搬送するインターフェースを含む、多様なマルチワイヤインターフェースとともに使用されてよい。様々な例では、N階乗(N!)符号化信号、3相符号化信号、および/またはN相符号化信号が、マルチワイヤインターフェースを介して受信され得る。加えて、シンボル遷移クロッキングを使用する他の符号化方式もまた、マルチワイヤインターフェースを介して信号を送信するために使用され得る。
【０１１０】
レシーバ回路1400は、4ワイヤ終端ネットワーク1404と、複数のレシーバ1406と、クロックおよびデータ復元回路1408とを含んでよい。一例では、レシーバ1406は、(たとえば、その出力が2つの入力信号の間の差分である)差動レシーバであってよい。別の例では、レシーバ1406は、(たとえば、その出力がグランドなどの基準に対するその入力信号である)シングルエンドレシーバであってよい。シングルエンドレシーバが使用されるとき、終端ネットワーク1404は、除外されてよい。
【０１１１】
一例では、クロックは、4本のワイヤまたは導体1402にわたってシンボル遷移の中に埋め込まれる。CDR回路1408は、4本のワイヤまたは導体1402を介して受信された信号からクロックシンボルおよびデータシンボルを抽出するように構成されてもよい。
【０１１２】
(たとえば、複数のレシーバ1406によって規定される)複数のラインインターフェースは、複数のラインインターフェースを介して分配された拡散信号を受信するように構成されてよく、拡散信号は、連続するシンボルの間の保証されたシンボル間状態遷移を有するシンボルを搬送する。拡散信号は、第1のラインインターフェース上の第1の信号を含む複数の遷移信号によって規定され得る。一例では、第1の信号は、差動信号またはシングルエンド信号であってよい。拡散信号は、N階乗(N!)符号化信号、3相符号化信号、および/またはN相符号化信号のうちの1つであってよい。
【０１１３】
CDR回路1408は、クロック抽出回路1410と、遅延回路1422と、ネガティブホールドタイム論理回路1426とを含んでよい。クロック抽出回路1410は、拡散信号内の状態遷移からクロック信号を取得するように適合されてよい。クロック信号は、ジッタ補償を使用して取得されてよく、複数のレシーバ1406を介して分配された、受信された拡散信号からシンボルをサンプリングする働きをする。たとえば、クロック信号は、第1の信号の第1のインスタンスSI[a] 1430と第1の信号の遅延された第2のインスタンスSD[a] 1432との間の比較に基づくことができる。拡散信号は、連続するシンボルの間の保証されたシンボル間状態遷移を有するシンボルを搬送するので、これらの遷移は、クロック信号を生成するために検出されて使用される。第1の信号の遅延された第2のインスタンスSD[a] 1432は、遅延回路1422(たとえば、図8の遅延デバイスT 822、図10の第2のアナログ遅延デバイスT 1022およびレベルラッチ1028、および/または図12のORゲート1222およびレベルラッチ1228)によって取得され得ることに留意されたい。
【０１１４】
クロック抽出回路1410の様々な例は、NEFLT信号816、1016および/または1216がクロック信号として働き得る図8、図10および図12において見出される。
【０１１５】
クロック抽出回路1410は、第1の信号の第1のインスタンスSI[a] 1430と第1の信号の遅延された第2のインスタンスSD[a] 1432との間の比較に基づいてクロック信号を生成するように適合されてよい。たとえば、NEFLT信号816、1016および/または1216は、図8、図10および図12において生成され、シンボル抽出のためのサンプリングクロック信号として働き得る。
【０１１６】
一例では、拡散信号はワイヤまたは導体1002にわたって分配され、複数の別個の遷移信号を含んでよく、複数の別個の遷移信号は、組み合わされると、連続するシンボルの間の保証されたシンボル間状態遷移を有するシンボルを搬送する。たとえば、図3の差動シグナリングを使用する3本の導体の場合、第1の信号は、差動信号RX_AB 314、RX_BC 316およびRX_CA 318の組合せによって規定され得る。第1の信号の第1のインスタンス(SI)830は、たとえば、差動信号RX_AB 314、RX_BC 316またはRX_CA 318のうちのいずれか1つを含んでよい。
【０１１７】
一実装形態では、クロック抽出回路1410は、複数の状態遷移信号の中の第2の信号の第1のインスタンスSI[b]と、第2の信号の遅延された第2のインスタンスSD[b]との間の追加の比較に基づいてクロック信号1414を生成するようにさらに適合されてよく、第1の信号SI[a]および第2の信号SI[b]は、異なるラインインターフェース(複数のレシーバ1406) を介して受信された同時信号であり得る。
【０１１８】
ネガティブホールドタイム論理回路1426は、クロック信号に基づいて第1の信号の遅延された第2のインスタンスSD[a] 1432をサンプリングしてシンボル出力S[a] 1434を供給するように適合されてよい。一実装形態では、ネガティブホールドタイム論理回路1426は、複数のラインインターフェースの各々に対する別々のネガティブホールドタイム論理デバイスを含み、別々のネガティブホールドタイム論理デバイスの各々は、クロック/トリガ信号1414に基づいて別個の信号SD[a]、SD[b]、SD[c]、...、SD[n]の遅延されたインスタンスを同時にサンプリングして別個のシンボル出力S[a]、S[b]、S[c]、...、S[n]を供給するように適合されてよい。
【０１１９】
図15は、クロックおよびデータ復元のための方法を示す。拡散信号は、複数のラインインターフェースを介して分配されて受信されてよく、拡散信号は、連続するシンボルの間の保証されたシンボル間状態遷移を有するシンボルを搬送し、拡散信号は、第1のラインインターフェース上の第1の信号を含む複数の遷移信号によって規定される1502。様々な実装形態では、第1の信号は、差動信号またはシングルエンド信号であってよい。いくつかの例では、拡散信号は、N階乗(N!)符号化信号、3相符号化信号、および/またはN相符号化信号のうちの1つであってよい。
【０１２０】
クロック信号は、第1の信号の第1のインスタンスと第1の信号の遅延された第2のインスタンスとの間の比較に基づいて取得され得る1504。第1の信号の遅延された第2のインスタンスは、クロック信号に基づいてサンプリングされてシンボル出力を与え得る1506。第1の信号の遅延された第2のインスタンスのサンプリングは、ネガティブホールドタイム論理回路を使用して行われてよい。
【０１２１】
クロック信号は、複数の状態遷移信号の中の第2の信号の第1のインスタンスと、第2の信号の遅延された第2のインスタンスとの間の追加の比較に基づいて生成されてよく、第1の信号および第2の信号は、異なるラインインターフェースを介して受信された同時信号であり得る。複数の別個の受信された信号の遅延されたインスタンスは、クロック信号に基づいて別個のシンボル出力を供給するために同時にサンプリングされてもよい。
【０１２２】
一例では、クロック信号を取得するステップは、(a)第1の信号の第1のインスタンス(SI)と第1の信号の遅延されたインスタンス(SD)とを比較して比較信号(NE)を与えるステップ、(b)比較信号(NE)をラッチして比較信号のフィルタ処理済みバージョン(NEFLT)を取得するステップ、および/または(c)比較信号のフィルタ処理済みバージョン(NEFLT)を遅延させて比較信号の遅延されたフィルタ処理済みバージョン(NEFLTD)を与えるステップを含んでよく、比較信号の遅延されたフィルタ処理済みバージョン(NEFLTD)は、比較信号(NE)をラッチする働きをする。
【０１２３】
図8および図9に示す第1の態様によれば、方法は、第1の信号の第1のインスタンスを遅延させて第1の信号の遅延された第2のインスタンスを取得するステップをさらに含んでよい。
【０１２４】
図10および図11に示す第2の態様によれば、方法は、(a)第1の信号の第1のインスタンスを捕捉して第1の信号の遅延された第2のインスタンスを取得するステップ、および/または(b)比較信号(NE)を遅延させ、遅延された比較信号(NED)を使用して比較信号(NE)のラッチをトリガするステップをさらに含んでよい。
【０１２５】
図12および図13に示す第3の態様によれば、方法は、第1の信号の第1のインスタンスを捕捉し、比較信号のフィルタ処理済みバージョン(NEFLT)または比較信号の遅延されたフィルタ処理済みバージョン(NEFLTD)のいずれかが論理ハイ状態にある間に第1の信号の遅延された第2のインスタンスを取得するステップをさらに含んでよい。
【０１２６】
開示したプロセスにおけるステップの特定の順序または階層は、代表的な方法の実例であることが理解される。設計上の選好に基づいて、プロセスにおけるステップの特定の順序または階層は再構成されてもよいことを理解されたい。添付の方法クレームは、様々なステップの要素を例示的な順序で提示したものであり、提示された特定の順序または階層に限定されることを意味するものではない。
【０１２７】
上記の態様、構成、および実施形態は、具体的な細部を用いて詳細に説明したが、図1、図2、図3、図4、図5、図6、図7、図8、図9、図10、図11、図12、図13、図14、および/または図15に示される構成要素、ステップ、特徴および/または機能のうちの1つまたは複数は、単一の構成要素、ステップ、特徴または機能としての再構成および/または組合せが施されてもよく、あるいは、いくつかの構成要素、ステップ、または機能において具現されてもよい。また、本開示から逸脱することなく追加の要素、構成要素、ステップ、および/または機能が追加されるか、または利用されないことがある。図1、図2、図4、図5、図7、図8、図10、図12および/もしくは図14に示す装置、デバイス、ならびに/または構成要素は、図3、図6、図9、図11、図13、および/もしくは図15に説明する方法、特徴、パラメータ、ならびに/またはステップのうちの1つまたは複数を行う、あるいは採用するように構成可能である。本明細書で説明する新規のアルゴリズムはまた、ソフトウェアにおいて効率的に実装され、かつ/またはハードウェアに埋め込まれてもよい。
【０１２８】
また、少なくともいくつかの実装形態が、流れ図、フロー図、構造図、またはブロック図として表されるプロセスとして説明されたことに留意されたい。流れ図は動作を逐次プロセスとして説明する場合があるが、動作の多くを並列にまたは同時に実行することができる。さらに、動作の順序は入れ替えられてもよい。プロセスは、その動作が完了したとき、終了する。プロセスは、方法、関数、手順、サブルーチン、サブプログラムなどに対応し得る。プロセスが関数に対応するとき、その終了は、呼出し関数またはmain関数への関数のリターンに対応する。本明細書において説明される種々の方法は、非一時的機械可読媒体、コンピュータ可読媒体、および/またはプロセッサ可読記憶媒体に記憶し、1つまたは複数のプロセッサ、機械、および/またはデバイスによって実行することができるプログラミング(たとえば命令および/またはデータ)によって、部分的にまたは完全に実現することができる。
【０１２９】
さらに、本明細書で開示する実施形態に関して説明する様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、ハードウェア、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、またはそれらの任意の組合せとして実装されてもよいことが当業者には諒解されよう。この互換性を明確に示すために、種々の例示的な構成要素、ブロック、モジュール、回路、およびステップについて、全般的にそれらの機能に関して上記で説明した。そのような機能がハードウェアとして実現されるかソフトウェアとして実現されるかは、特定の適用例およびシステム全体に課される設計制約に応じて決まる。
【０１３０】
本明細書で説明し、添付の図面に示す例に関連する様々な特徴は、本開示の範囲から逸脱することなく、異なる例および実装形態で実装されてもよい。したがって、いくつかの特定の構成および配置が説明され、添付の図面において図示されてきたが、説明された実施形態への種々の他の追加および変更、ならびに実施形態からの削除が当業者には明らかになるので、そのような実施形態は例示にすぎず、本開示の範囲を制限するものではない。したがって、本開示の範囲は、以下の特許請求の範囲の文言、および法的均等物によってのみ決定される。
【符号の説明】
【０１３１】
100  装置
102  処理回路
106  通信トランシーバ
108  特定用途向けIC(ASIC)
110  アプリケーションプログラミングインターフェース(API)
112  メモリデバイス
114  ローカルデータベース
122  アンテナ
124  ディスプレイ
126  キーパッド
128  ボタン
200  装置
202  ICデバイス、符号化デバイス
204  ワイヤレストランシーバ
206  コンピューティング回路、コンピューティングデバイス、プロセッサ
208  記憶媒体
212  バス
214  アンテナ
220  通信リンク
222  チャネル、順方向リンク
224  チャネル、逆方向リンク
226  チャネル
230  ICデバイス、符号化デバイス
232  ディスプレイコントローラ
234  カメラコントローラ
236  コンピューティング回路、コンピューティングデバイス、プロセッサ
238  記憶媒体
242  バス
300  トランスミッタデバイス
301  レシーバデバイス
303  状態図
304  図
305  図
308  マルチラインバス
310  3ポートレシーバ
312  レシーバ
314  第1の差動信号RX_AB
316  第2の差動信号RX_BC
318  第3の差動信号RX_CA
320  デコーダ回路
400  Nワイヤインターフェース
402  トランスミッタ
404  データビット
406  トランスコーダ
408  シリアライザ
410  差動ラインドライバ
412  送信クロック
414  N本のワイヤ
416  終端ネットワーク
418  中心点
420  レシーバデバイス
422  ラインレシーバ
424  クロックおよびデータ復元(CDR)
426  デシリアライザ
428  トランスコーダ
430  出力データ
432  未加工シンボル信号
434  受信クロック信号
500  図
502  マッパー
504  パラレル/シリアル変換器
506  エンコーダ、3ワイヤ、3相エンコーダ
508  ドライバ
510a  信号ワイヤ、導体
510b  信号ワイヤ、導体
510c  信号ワイヤ、導体
512  7シンボル
518  入力データ
600  シグナリング
602  信号
604  信号
606  信号
608  極性
650  円形の状態遷移図
700  ブロック概略図
702  比較器
704  デコーダ
706  デシリアライザ
708  デマッパー
710  先入れ先出しバッファ(FIFO)
712a  導体
712b  導体
712c  導体
714  CDR回路
716  受信クロック
800  概略図、レシーバ回路
802  ワイヤ、導体
804  4ワイヤ終端ネットワーク
806  レシーバ
808  データ復元回路、CDR回路
809  クロック抽出回路
810  比較器
810'  第2の論理回路
812  比較信号(NE信号)
814  セットリセットラッチ
814'  第1の論理回路
816  比較信号のフィルタ処理済みバージョン(NEFLT)信号
818  第1のアナログ遅延デバイスS
818'  一連のインバータ
820  比較信号の遅延されたフィルタ処理済みバージョン(NEFLTD)信号
822  第2のアナログ遅延デバイスT
826  フリップフロップデバイス
830  第1の信号の第1のインスタンス(SI)
832  第1の信号の遅延された第2のインスタンス(SD)
834  シンボル(S)
840  インバータ
842  ORゲート
844  第1のNANDゲート
846  第2のNANDゲート
848  XNORゲート
850  NANDゲート
902  入力シンボル
902'  シンボル
904  入力シンボル
904'  シンボル
906  入力シンボル
906'  シンボル
908  入力シンボル
908'  シンボル
910  入力シンボル
920  中間状態
924  中間状態
926  中間状態
928  中間状態
944  スパイク
946  スパイク
948  スパイク
950  スパイク
1000  ブロック図
1002  4本のワイヤまたは導体
1004  4ワイヤ終端ネットワーク
1006  レシーバ
1008  CDR回路
1009  クロック抽出回路
1010  比較器
1012  比較信号(NE信号)
1014  セットリセットラッチ
1016  NEFLT信号
1018  第1のアナログ遅延デバイスS
1020  NEFLTD信号
1022  第2のアナログ遅延デバイスT
1024  NE信号の遅延されたバージョン(信号NED)
1026  フリップフロップデバイス
1028  レベルラッチ
1030  第1の信号の第1のインスタンス(SI)
1032  第1の信号の遅延された第2のインスタンス(SD)
1034  シンボル(S)
1100  タイミング図
1102  入力シンボル
1102'  シンボル
1104  入力シンボル
1104'  シンボル
1106  入力シンボル
1106'  シンボルS1
1108  入力シンボル
1108'  シンボル
1110  入力シンボル
1120  中間状態
1124  中間状態
1126  中間状態
1128  中間状態
1144  スパイク
1146  スパイク
1148  スパイク
1150  スパイク
1200  ブロック図、レシーバ回路
1202  4本のワイヤまたは導体
1204  4ワイヤ終端ネットワーク
1206  レシーバ
1208  クロックおよびデータ復元回路
1209  クロック抽出回路
1210  比較器
1212  比較信号(NE信号)
1214  セットリセットラッチ
1216  NEFLT信号
1218  第1のアナログ遅延デバイスS
1220  NEFLTD信号
1222  ORゲート
1226  フリップフロップデバイス
1228  レベルラッチ
1230  第1の信号の第1のインスタンス(SI)
1232  第1の信号の遅延された第2のインスタンス(SD)
1234  シンボル(S)
1236  出力NEFLT_COMP
1300  タイミング図
1302  入力シンボル
1302'  シンボル
1304  入力シンボル
1304'  シンボル
1306  入力シンボル
1306'  シンボルS1
1308  入力シンボル
1308'  シンボル
1310  入力シンボル
1320  中間状態
1324  中間状態
1326  中間状態
1328  中間状態
1344  スパイク
1346  スパイク
1348  スパイク
1350  スパイク
1400  概略図
1402  4本のワイヤまたは導体
1404  4ワイヤ終端ネットワーク
1406  レシーバ
1408  CDR回路
1410  クロック抽出回路
1414  クロック信号
1422  遅延回路
1426  ネガティブホールドタイム論理回路
1430  第1の信号の第1のインスタンスSI[a]
1432  第1の信号の遅延された第2のインスタンスSD[a]
1434  シンボル出力S[a]
【図１】
2017512436.tif 000004
【図２】
2017512436.tif 000005
【図３】
2017512436.tif 000006
【図４】
2017512436.tif 000007
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【手続補正書】
【提出日】平成28年9月1日(2016.9.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のラインインターフェースを介して分配された拡散信号を受信するように構成された複数のラインインターフェースであって、前記拡散信号が、連続するシンボルの間の保証されたシンボル間状態遷移を有するシンボルを搬送し、前記拡散信号が、第1のラインインターフェース上の第1の信号および第2のラインインターフェース上の第2の信号を含む複数の状態遷移信号によって規定される、複数のラインインターフェースと、
前記第1の信号の第1のインスタンスと前記第1の信号の遅延された第2のインスタンスとの間の比較、および前記第2の信号の第1のインスタンスと前記第2の信号の遅延された第2のインスタンスとの間の比較に基づいてクロック信号を取得するように適合されたクロック抽出回路と、
前記クロック信号に基づいて前記第1の信号の前記遅延された第2のインスタンスをサンプリングしてシンボル出力を与えるように適合されたネガティブホールドタイム論理回路とを備える、レシーバ回路。
【請求項２】
前記複数のラインインターフェースに結合された複数の差動レシーバをさらに備え、前記第1の信号が差動信号である、請求項1に記載のレシーバ回路。
【請求項３】
前記ラインインターフェースに結合された複数のシングルエンドレシーバをさらに備え、前記第1の信号がシングルエンド信号である、請求項1に記載のレシーバ回路。
【請求項４】
前記拡散信号が、N階乗(N!)符号化信号、3相符号化信号、または3相以上を有するN相符号化信号のうちの1つである、請求項1に記載のレシーバ回路。
【請求項５】
前記第1の信号および前記第2の信号が、異なるラインインターフェースを介して受信された同時信号である、請求項1に記載のレシーバ回路。
【請求項６】
前記ネガティブホールドタイム論理回路が、前記複数のラインインターフェースの各々に対する別々のネガティブホールドタイム論理デバイスを含み、別々のネガティブホールドタイム論理デバイスの各々が、前記クロック信号に基づいて前記複数の状態遷移信号の中の別個の受信された信号の遅延されたインスタンスを同時にサンプリングして別個のシンボル出力を与えるように適合される、請求項1に記載のレシーバ回路。
【請求項７】
前記クロック抽出回路が、
前記第1の信号の前記第1のインスタンス(SI)と前記第1の信号の前記遅延されたインスタンス(SD)とを比較して比較信号(NE)を出力する比較器と、
前記比較信号(NE)を受信して前記比較信号のフィルタ処理済みバージョン(NEFLT)を出力するセットリセットラッチデバイスと、
前記比較信号の前記フィルタ処理済みバージョン(NEFLT)を遅延させて前記比較信号の遅延されたフィルタ処理済みバージョン(NEFLTD)を出力する第1のアナログ遅延デバイスとを含み、前記比較信号の前記遅延されたフィルタ処理済みバージョン(NEFLTD)が前記セットリセットラッチデバイスをリセットする働きをする、請求項1に記載のレシーバ回路。
【請求項８】
前記ネガティブホールドタイム論理回路が、前記第1の信号の前記遅延された第2のインスタンス(SD)を受信してシンボル(S)を出力するフリップフロップデバイスを含み、前記フリップフロップデバイスが、前記比較信号の前記フィルタ処理済みバージョン(NEFLT)によってトリガされる、請求項7に記載のレシーバ回路。
【請求項９】
前記第1の信号の前記第1のインスタンスを遅延させて、前記第1の信号の前記遅延された第2のインスタンスを出力する第2のアナログ遅延デバイスをさらに備える、請求項7に記載のレシーバ回路。
【請求項１０】
前記第1の信号の前記第1のインスタンスを捕捉して前記第1の信号の前記遅延された第2のインスタンスを出力するラッチデバイスと、
前記比較信号(NE)を遅延させ、前記遅延された比較信号(NED)を使用して前記ラッチデバイスをトリガする第2のアナログ遅延デバイスとをさらに備える、請求項7に記載のレシーバ回路。
【請求項１１】
前記第1の信号の前記第1のインスタンスを捕捉し、前記比較信号の前記フィルタ処理済みバージョン(NEFLT)または前記比較信号の前記遅延されたフィルタ処理済みバージョン(NEFLTD)のいずれかが論理ハイ状態にある間に前記第1の信号の前記遅延された第2のインスタンスを出力するラッチデバイスをさらに備える、請求項7に記載のレシーバ回路。
【請求項１２】
前記比較信号の前記フィルタ処理済みバージョン(NEFLT)および前記比較信号の前記遅延されたフィルタ処理済みバージョン(NEFLTD)を入力として受信して前記ラッチデバイスをトリガするために使用される信号を出力するORゲートをさらに備える、請求項11に記載のレシーバ回路。
【請求項１３】
レシーバ回路上で動作可能な方法であって、
複数のラインインターフェースを介して分配された拡散信号を受信するステップであって、前記拡散信号が、連続するシンボルの間の保証されたシンボル間状態遷移を有するシンボルを搬送し、前記拡散信号が、第1のラインインターフェース上の第1の信号および第2のラインインターフェース上の第2の信号を含む複数の状態遷移信号によって規定される、ステップと、
前記第1の信号の第1のインスタンスと前記第1の信号の遅延された第2のインスタンスとの間の比較、および前記第2の信号の第1のインスタンスと前記第2の信号の遅延された第2のインスタンスとの間の比較に基づいてクロック信号を取得するステップと、
前記クロック信号に基づいて前記第1の信号の前記遅延された第2のインスタンスをサンプリングしてシンボル出力を与えるステップとを含む、方法。
【請求項１４】
前記第1の信号がシングルエンド信号である、請求項13に記載の方法。
【請求項１５】
前記拡散信号が、N階乗(N!)符号化信号、3相符号化信号、または3相以上を有するN相符号化信号のうちの1つである、請求項13に記載の方法。
【請求項１６】
前記第1の信号の前記遅延された第2のインスタンスの前記サンプリングが、ネガティブホールドタイム論理回路を使用して行われる、請求項13に記載の方法。
【請求項１７】
前記第1の信号および前記第2の信号が、異なるラインインターフェースを介して受信された同時信号である、請求項13に記載の方法。
【請求項１８】
前記クロック信号に基づいて前記複数の状態遷移信号の中の複数の別個の信号の遅延されたインスタンスを同時にサンプリングして別個のシンボル出力を与えるステップをさらに含む、請求項13に記載の方法。
【請求項１９】
クロック信号を取得するステップが、
前記第1の信号の前記第1のインスタンス(SI)と前記第1の信号の前記遅延されたインスタンス(SD)とを比較して比較信号(NE)を与えるステップと、
前記比較信号(NE)をラッチして前記比較信号のフィルタ処理済みバージョン(NEFLT)を取得するステップと、
前記比較信号の前記フィルタ処理済みバージョン(NEFLT)を遅延させて前記比較信号の遅延されたフィルタ処理済みバージョン(NEFLTD)を与えるステップとを含み、前記比較信号の前記遅延されたフィルタ処理済みバージョン(NEFLTD)が、前記比較信号(NE)をラッチする働きをする、請求項13に記載の方法。
【請求項２０】
前記第1の信号の前記第1のインスタンスを遅延させて前記第1の信号の前記遅延された第2のインスタンスを取得するステップをさらに含む、請求項19に記載の方法。
【請求項２１】
前記第1の信号の前記第1のインスタンスを捕捉して前記第1の信号の前記遅延された第2のインスタンスを取得するステップと、
前記比較信号(NE)を遅延させ、前記遅延された比較信号(NED)を使用して前記比較信号(NE)の前記ラッチをトリガするステップとをさらに含む、請求項19に記載の方法。
【請求項２２】
前記第1の信号の前記第1のインスタンスを捕捉し、前記比較信号の前記フィルタ処理済みバージョン(NEFLT)または前記比較信号の前記遅延されたフィルタ処理済みバージョン(NEFLTD)のいずれかが論理ハイ状態にある間に前記第1の信号の前記遅延された第2のインスタンスを取得するステップをさらに含む、請求項19に記載の方法。
【請求項２３】
複数のラインインターフェースを介して分配された拡散信号を受信するための手段であって、前記拡散信号が、連続するシンボルの間の保証されたシンボル間状態遷移を有するシンボルを搬送し、前記拡散信号が、第1のラインインターフェース上の第1の信号および第2のラインインターフェース上の第2の信号を含む複数の状態遷移信号によって規定される、手段と、
前記第1の信号の第1のインスタンスと前記第1の信号の遅延された第2のインスタンスとの間の比較、および前記第2の信号の第1のインスタンスと前記第2の信号の遅延された第2のインスタンスとの間の比較に基づいてクロック信号を取得するための手段と、
前記クロック信号に基づいて前記第1の信号の前記遅延された第2のインスタンスをサンプリングしてシンボル出力を与えるための手段とを含む、レシーバ回路。
【請求項２４】
前記第1の信号および前記第2の信号が、異なるラインインターフェースを介して受信された同時信号である、請求項23に記載のレシーバ回路。
【請求項２５】
前記クロック信号に基づいて前記複数の状態遷移信号の中の複数の別個の信号の遅延されたインスタンスを同時にサンプリングして別個のシンボル出力を与えるための手段をさらに含む、請求項23に記載のレシーバ回路。
【請求項２６】
クロック信号を取得することが、
前記第1の信号の前記第1のインスタンス(SI)と前記第1の信号の前記遅延されたインスタンス(SD)とを比較して比較信号(NE)を与えるための手段と、
前記比較信号(NE)をラッチして前記比較信号のフィルタ処理済みバージョン(NEFLT)を取得するための手段と、
前記比較信号の前記フィルタ処理済みバージョン(NEFLT)を遅延させて前記比較信号の遅延されたフィルタ処理済みバージョン(NEFLTD)を与えるための手段とを含み、前記比較信号の前記遅延されたフィルタ処理済みバージョン(NEFLTD)が、前記比較信号(NE)をラッチする働きをする、請求項23に記載のレシーバ回路。
【請求項２７】
前記第1の信号の前記第1のインスタンスを遅延させて前記第1の信号の前記遅延された第2のインスタンスを取得するための手段をさらに含む、請求項26に記載のレシーバ回路。
【請求項２８】
前記第1の信号の前記第1のインスタンスを捕捉して前記第1の信号の前記遅延された第2のインスタンスを取得するための手段と、
前記比較信号(NE)を遅延させ、前記遅延された比較信号(NED)を使用して前記比較信号(NE)の前記ラッチをトリガするための手段とをさらに含む、請求項26に記載のレシーバ回路。
【請求項２９】
前記第1の信号の前記第1のインスタンスを捕捉し、前記比較信号の前記フィルタ処理済みバージョン(NEFLT)または前記比較信号の前記遅延されたフィルタ処理済みバージョン(NEFLTD)のいずれかが論理ハイ状態にある間に前記第1の信号の前記遅延された第2のインスタンスを取得するための手段をさらに含む、請求項26に記載のレシーバ回路。
【国際調査報告】
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