【手続補正書】
【提出日】平成20年10月7日(2008.10.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項５
【補正方法】変更
【補正の内容】
【請求項５】
ゲート端子を第１の電圧信号入力端子（Ｉｎ１）に接続し、ドレイン端子を接地した第１のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ１）と、
ソース端子およびゲート端子を前記第１のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ１）のソース端子および第１の電圧信号出力端子（Ｏｕｔ１）に接続し、ドレイン端子を前記第１のバイアス電圧出力端子（Ｂ１）に接続した第１のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ３）と
で構成され第１のソースフォロワ回路と、
ゲート端子を第２の電圧信号入力端子（Ｉｎ２）に接続し、ドレイン端子を接地した第２のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２）と、
ソース端子およびゲート端子を前記第２のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２）のソース端子および第２の電圧信号出力端子（Ｏｕｔ２）に接続し、ドレイン端子を前記第２のバイアス電圧出力端子（Ｂ２）に接続した第２のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ４）と
で構成される第２のソースフォロワ回路と、
ゲート端子を第２のバイアス電圧出力端子（Ｂ２）に接続し、ソース端子を第１のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ３）のドレイン端子に接続し、ドレイン端子を電源電圧に固定した第３のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ５）により構成される第１のカスコード回路と、
ゲート端子を第１のバイアス電圧出力端子（Ｂ１）に接続し、ソース端子を第２のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ４）のドレイン端子に接続し、ドレイン端子を電源電圧に固定した第４のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ６）により構成される第２のカスコード回路と
を備えることを特徴とする請求項４に記載の電圧レベルシフト回路。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項６
【補正方法】変更
【補正の内容】
【請求項６】
ゲート端子を第１の電圧信号入力端子（Ｉｎ１）に接続し、ドレイン端子を接地した第１のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ１）と、
ソース端子およびゲート端子を、前記第１のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ１）のソース端子、第１の電圧信号出力端子（Ｏｕｔ１）および第１のバイアス電圧出力端子（Ｂ１）に接続した第１のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ３）と
で構成される第１のソースフォロワ回路と、
ゲート端子を第２の電圧信号入力端子（Ｉｎ２）に接続し、ドレイン端子を接地した第２のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２）と、
ソース端子およびゲート端子を、前記第２のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２）のソース端子、第２の電圧信号出力端子（Ｏｕｔ２）および第２のバイアス電圧出力端子（Ｂ２）に接続した第２のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ４）と
で構成される第２のソースフォロワ回路と、
ゲート端子を第２のバイアス電圧出力端子（Ｂ２）に接続し、ソース端子を第１のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ３）のドレイン端子に接続し、ドレイン端子を電源電圧に固定した第３のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ５）により構成される第１のカスコード回路と、
ゲート端子を第１のバイアス電圧出力端子（Ｂ１）に接続し、ソース端子を第２のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ４）のドレイン端子に接続し、ドレイン端子を電源電圧に固定した第４のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ６）により構成される第２のカスコード回路と
を備えることを特徴とする請求項４に記載の電圧レベルシフト回路。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項７
【補正方法】変更
【補正の内容】
【請求項７】
ゲート端子を第１の電圧信号入力端子（Ｉｎ１１）に接続し、ドレイン端子を接地した第１のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２１）と、
ドレイン端子を前記第１のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２１）のソース端子および第１の電圧信号出力端子（Ｏｕｔ１１）に接続し、定電流負荷となる第２のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２２）と
で構成される第１のソースフォロワ回路と、
ゲート端子を第２の電圧信号入力端子（Ｉｎ１２）に接続し、ドレイン端子を接地した第３のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２３）と、
ドレイン端子を前記第３のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２３）のソース端子および第２の電圧信号出力端子（Ｏｕｔ１２）に接続し、定電流負荷となる第４のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２４）と
で構成される第２のソースフォロワ回路と、
ゲート端子を固定電位に接続し、ソース端子を前記第２のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２２）および第４のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２４）のソース端子に接続し、ドレイン端子を電源電圧に固定したＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ２６）により構成されるカスコード回路と、
前記第２のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２２）および第４のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２４）と共に、カレントミラー回路を構成し、前記第２のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２２）および第４のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２４）に参照電流（Ｉｒｅｆ）と同じ電流を流すための第５のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２５）と
を備えることを特徴とする電圧レベルシフト回路。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
しかしながら、エラーアンプ１０１は、図６（Ｂ）に示すような、ＭＯＳトランジスタを使用した差動増幅回路が使用されることが多い。この差動増幅回路（エラーアンプ）１０１においては、Ｎチャネルエンハンスメント型ＭＯＳトランジスタＭ１１のＶｄｓ(ドレイン−ソース間電圧)は２００ｍＶ程度であり、また、Ｎチャネルエンハンスメント型ＭＯＳトランジスタＭ９のＶｇｓ（ゲート−ソース間電圧）は、４００ｍＶ程度であり、差動増幅回路の入力端子ＩＮ＋およびＩＮ−には、６００ｍＶ以上の入力信号が必要となる。したがって、基準電圧Ｖｒｅｆ（３１５ｍＶ程度の信号）や電圧フィードバック信号ＶＦＢを電圧レベルシフト回路１００より直流電位をレベルシフトし、６００ｍＶ以上の信号として差動増幅回路（エラーアンプ）１０１に入力する必要がある。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
また、本発明の電圧レベルシフト回路は、ゲート端子を第１の電圧信号入力端子（Ｉｎ１）に接続し、ドレイン端子を接地した第１のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ１）と、ソース端子およびゲート端子を前記第１のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ１）のソース端子および第１の電圧信号出力端子（Ｏｕｔ１）に接続し、ドレイン端子を前記第１のバイアス電圧出力端子（Ｂ１）に接続した第１のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ３）とで構成される第１のソースフォロワ回路と、ゲート端子を第２の電圧信号入力端子（Ｉｎ２）に接続し、ドレイン端子を接地した第２のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２）と、ソース端子およびゲート端子を前記第２のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２）のソース端子および第２の電圧信号出力端子（Ｏｕｔ２）に接続し、ドレイン端子を前記第２のバイアス電圧出力端子（Ｂ２）に接続した第２のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ４）とで構成される第２のソースフォロワ回路と、ゲート端子を第２のバイアス電圧出力端子（Ｂ２）に接続し、ソース端子を第１のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ３）のドレイン端子に接続し、ドレイン端子を電源電圧に固定した第３のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ５）により構成される第１のカスコード回路と、ゲート端子を第１のバイアス電圧出力端子（Ｂ１）に接続し、ソース端子を第２のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ４）のドレイン端子に接続し、ドレイン端子を電源電圧に固定した第４のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ６）により構成される第２のカスコード回路とを備えることを特徴とする。
このような構成により、第１のソースフォロワ回路に直列に接続された第１のカスコード回路（Ｍ５）のゲート端子を、第２のソースフォロワ回路のバイアス電圧出力端子（Ｂ２）に接続する。また、第２のソースフォロワ回路に直列に接続された第２のカスコード回路（Ｍ６）のゲート端子を、第１のソースフォロワ回路のバイアス電圧出力端子（Ｂ１）に接続する。このようにして、第１のカスコード回路のバイアス電圧と、第２のカスコード回路のバイアス電圧とが等しくなるように相補に制御する。
これにより、差動増幅回路の入力に電圧レベルシフト回路を使用する場合に、各々の電圧レベルシフト回路における入出力電位差を精度よく同一に保つことができ、また、ソースフォロワ回路における電源変動除去比を高めることができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
また、本発明の電圧レベルシフト回路は、ゲート端子を第１の電圧信号入力端子（Ｉｎ１）に接続し、ドレイン端子を接地した第１のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ１）と、ソース端子およびゲート端子を、前記第１のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ１）のソース端子、第１の電圧信号出力端子（Ｏｕｔ１）および第１のバイアス電圧出力端子（Ｂ１）に接続した第１のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ３）とで構成される第１のソースフォロワ回路と、ゲート端子を第２の電圧信号入力端子（Ｉｎ２）に接続し、ドレイン端子を接地した第２のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２）と、ソース端子およびゲート端子を、前記第２のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２）のソース端子、第２の電圧信号出力端子（Ｏｕｔ２）および第２のバイアス電圧出力端子（Ｂ２）に接続した第２のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ４）とで構成される第２のソースフォロワ回路と、ゲート端子を第２のバイアス電圧出力端子（Ｂ２）に接続し、ソース端子を第１のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ３）のドレイン端子に接続し、ドレイン端子を電源電圧に固定した第３のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ５）により構成される第１のカスコード回路と、ゲート端子を第１のバイアス電圧出力端子（Ｂ１）に接続し、ソース端子を第２のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ４）のドレイン端子に接続し、ドレイン端子を電源電圧に固定した第４のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ６）により構成される第２のカスコード回路とを備えることを特徴とする。
このような構成により、第１のソースフォロワ回路に直列に接続された第１のカスコード回路（Ｍ５）のゲート端子を、第２のソースフォロワ回路の第２のバイアス電圧出力端子（Ｂ２）に接続する。また、第２のソースフォロワ回路に直列に接続された第２のカスコード回路（Ｍ６）のゲート端子を、第１のソースフォロワ回路の第１のバイアス電圧出力端子（Ｂ１）に接続する。このようにして、第１のカスコード回路のバイアス電圧と、第２のカスコード回路のバイアス電圧とが等しくなるように相補に制御する。
これにより、差動増幅回路の入力に電圧レベルシフト回路を使用する場合に、各々の電圧レベルシフト回路における入出力電位差を精度よく同一に保つことができ、また、ソースフォロワ回路における電源変動除去比を高めることができる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
また、本発明の電圧レベルシフト回路は、ゲート端子を第１の電圧信号入力端子（Ｉｎ１１）に接続し、ドレイン端子を接地した第１のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２１）と、ドレイン端子を前記第１のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２１）のソース端子および第１の電圧信号出力端子（Ｏｕｔ１１）に接続し、定電流負荷となる第２のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２２）とで構成される第１のソースフォロワ回路と、ゲート端子を第２の電圧信号入力端子（Ｉｎ１２）に接続し、ドレイン端子を接地した第３のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２３）と、ドレイン端子を前記第３のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２３）のソース端子および第２の電圧信号出力端子（Ｏｕｔ１２）に接続し、定電流負荷となる第４のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２４）とで構成される第２のソースフォロワ回路と、ゲート端子を固定電位に接続し、ソース端子を前記第２のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２２）および第４のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２４）のソース端子に接続し、ドレイン端子を電源電圧に固定したＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ２６）により構成されるカスコード回路と、前記第２のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２２）および第４のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２４）と共に、カレントミラー回路を構成し、前記第２のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２２）および第４のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２４）に参照電流（Ｉｒｅｆ）と同じ電流を流すための第５のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２５）とを備えることを特徴とする。
このような構成により、第１のソースフォロワ回路と第２のソースフォロワ回路に、１つの共通のカスコード回路を付加する。また、第１のソースフォロワ回路と第２のソースフォロワ回路の定電流負荷となるトランジスタには、カレントミラー回路により同一の定電流を流すようにする。
これにより、差動増幅回路の入力に電圧レベルシフト回路を使用する場合に、各々の電圧レベルシフト回路における入出力電位差を精度よく同一に保つことができ、また、ソースフォロワ回路における電源変動除去比を高めることができる。