(57)【特許請求の範囲】
【請求項１】
外部より入力された周期Ｔの基準クロック信号を入力とし、該基準クロック信号をＴ／ｎ（ｎ＞１、ｎは整数）ずつ遅延させ位相の異なるｎ個のクロック信号を生成する位相クロック生成部と、
外部より入力されたｍ（ｍ＞１、ｍは整数）個の制御信号に基づき前記位相クロック生成部で生成された位相の異なるｎ個のクロック信号の中から位相の異なるｍ個のクロック信号をそれぞれ選択する位相選択部と、
同期検出部から検出信号が入力されるまでは前記基準クロック信号を選択し、同期検出部から検出信号が入力された後は前記位相選択部で選択されたクロック信号を選択するｍ個のクロック選択部と、
前記外部より入力された基準クロック信号に対して非同期であるトリガ信号が有効になると、前記クロック選択部から出力される基準クロック信号をもとにトリガ信号に同期した同期クロックを生成して同期検出部に出力するとともに、該同期検出部への同期クロックの出力後に前記クロック選択部から入力される前記位相選択部で選択されたクロック信号を出力クロックとして出力するｍ個の同期クロック生成部と、
前記同期クロック生成部から出力される同期クロック信号の信号変化を検出した場合に検出信号を前記クロック選択部に出力するｍ個の同期検出部と、
を備えることを特徴とする同期クロック位相制御回路。
【請求項２】
前記位相クロック生成部にＤＬＬ回路を用いることを特徴とする請求項１に記載の同期クロック位相制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、カラー複写機やカラーレーザービームプリンタなどの印字制御を行うためのクロック信号の制御を行う同期クロック位相制御回路に関するものである。
【０００２】
【従来の技術】
複写機やレーザービームプリンタなどの印字制御においては、紙面の印刷領域をライン毎に制御を行うため、トリガ信号に同期した同期クロック信号が用いられる。図５は、入力クロックを用いてトリガ信号に同期した同期クロック信号を発生させる同期クロックジェネレータにおける入出力信号のタイムチャートである。図５では、トリガ信号は、ローアクティブの信号であり、トリガ信号が“Ｌｏｗ”の時に有効（アサート）となり、同期クロック信号の出力を停止する。また、トリガ信号が“Ｌｏｗ”から“Ｈｉｇｈ”に変化（ネゲート）すると、この変化時点から所定の同期クロックスタート時間を経た後、トリガ信号に同期した同期クロック信号が出力される。この同期クロック信号を用いて紙面の印刷領域のライン制御を行っている。
【０００３】
モノクロ複写機、モノクロプリンタの場合は、印字する色は１色であるので、同期クロック信号が１本で制御が可能である。しかし、カラー複写機やカラーレーザービームプリンタの場合はＹ（イエロー）、Ｍ（マゼンタ）、Ｃ（シアン）、Ｋ（ブラック）の計４本の同期クロック信号が必要となる。
【０００４】
カラー複写機やカラーレーザービームプリンタなどの印刷技術では、色の３原色であるＹ、Ｍ、Ｃの３色の減法混色で様々な色を実現している。原理的には、色の３原色で全ての色を再現できるが、黒に関しては、３色の混色ではややくすんだ黒になってしまうため、Ｙ、Ｍ、Ｃの３色にＫを加えた４色を用いる場合が多く、Ｙ、Ｍ、Ｃ、Ｋの順番で印刷していく。また、カラー複写機やカラーレーザービームプリンタは高度な画像処理が要求されるため、４色の印刷を制御するためには、上述した４本の同期クロック信号が、１本の同期クロックを基準にして異なる遅延（位相）を有することが必要である。具体的には、例えば、Ｙを制御する周期Ｔのクロックを基準として、Ｍを制御するクロックはＴ／ｎ、Ｃを制御するクロックは２Ｔ／ｎ、Ｋを制御するクロックは３Ｔ／ｎの遅延した周期Ｔのクロックでなければならない。さらに、これら４本のクロックは、トリガ信号に同期する同期クロックでなければならない。
【０００５】
【発明が解決しようとする課題】
しかしながら、入力クロックに対して非同期の単一のトリガ信号から異なる位相を有する４本の同期クロック信号を得ることは難しく、従来は、各色単位でトリガ信号を設定するか、外付け素子を用いてクロックの遅延の微調整を行っている。そのため、クロックの制御回路が複雑になったり、素子数が増えてしまうという問題があった。
【０００６】
この発明は上記に鑑みてなされたもので、カラー複写機やカラーレーザービームプリンタの印字制御を行う複数のクロックの位相制御を単一トリガ入力を用いて行うことが可能な同期クロック位相制御回路を得ることを目的としている。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、この発明にかかる同期クロック位相制御回路は、外部より入力された周期Ｔのクロック信号を基準クロック信号とし、該基準クロック信号をＴ／ｎ（ｎ＞１、ｎは整数）ずつ遅延させた位相の異なるｎ個のクロック信号を生成する位相クロック生成部と、外部より入力されたｍ（ｍ＞１、ｍは整数）個の制御信号に基づき前記位相クロック生成部で生成された位相の異なるｎ個のクロック信号の中から位相の異なるｍ個のクロック信号をそれぞれ選択する位相選択部と、同期検出部の出力に基づき、前記外部より入力されたクロック信号および前記位相選択部で選択されたクロック信号のいずれかを選択するｍ個のクロック選択部と、前記外部より入力されたクロック信号に対して非同期であるトリガ信号に、前記クロック選択部で選択されたクロック信号を同期させて出力するｍ個の同期クロック生成部と、前記同期クロック生成部で出力されるクロック信号が前記トリガ信号に同期したことを検出するｍ個の同期検出部とを備えることを特徴とする。
【０００８】
この発明によれば、周期Ｔの入力クロック信号を基準クロックとして、Ｔ／ｎ（ｎ＞１、ｎは整数）ずつ遅延させた位相の異なるｎ個のクロックを生成し、生成されたｎ個のクロックからｍ（ｍ＞１、ｍは整数）個の遅延のクロックを選択しておき、入力クロック信号と非同期のトリガ信号がネゲートすると、基準クロックを用いてトリガ信号と同期を取り、同期が取れた後、予め選択しておいたｍ個のクロックを出力するようにしている。
【０００９】
この発明にかかる同期クロック位相制御回路は、上記の発明において、前記位相クロック生成部にＤＬＬ回路を用いることを特徴とする。
【００１０】
この発明によれば、位相クロック生成部にＤＬＬ回路を用いるようにしている。
【００１１】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる同期クロック位相制御回路の好適な実施の形態を詳細に説明する。
【００１２】
実施の形態１．
図１〜図３を用いてこの発明の実施の形態１を説明する。図１は、実施の形態１の同期クロック位相制御回路の構成を示すブロック図である。この実施の形態１の同期クロック位相制御回路は、位相選択部１０と、Ｔ／８ステップ位相クロック生成部２０と、クロック選択部３０Ｙ、３０Ｍ、３０Ｃ、３０Ｋと、同期クロック生成部４０Ｙ、４０Ｍ、４０Ｃ、４０Ｋと、同期検出部５０Ｙ、５０Ｍ、５０Ｃ、５０Ｋを備えている。
【００１３】
位相選択部１０は、Ｙ、Ｍ、Ｃ、Ｋそれぞれのクロックの位相を指定するための外部入力信号であるＹ位相制御信号、Ｍ位相制御信号、Ｃ位相制御信号、Ｋ位相制御信号に基づいて、Ｔ／８ステップ位相クロック生成部２０から入力される８つのクロック入力ＣＬＫ０〜ＣＬＫ７からクロックを選択し、Ｙ位相制御信号で選択されたクロックＣＬＫＹをクロック選択部３０Ｙに、Ｍ位相制御信号で選択されたクロックＣＬＫＭをクロック選択部３０Ｍに、Ｃ位相制御信号で選択されたクロックＣＬＫＣをクロック選択部３０Ｃに、Ｋ位相制御信号で選択されたクロックＣＬＫＫをクロック選択部３０Ｋにそれぞれ出力する。
【００１４】
Ｔ／８ステップ位相クロック生成部２０は、周期Ｔの入力クロックＣＬＫを基準クロックとして、Ｔ／８ずつ遅延させた８つのクロックを生成し位相選択部１０に出力する。
【００１５】
図１に示したクロック選択部３０Ｙ、３０Ｍ、３０Ｃ、３０Ｋは全て同じ機能を備えている。クロック選択部３０Ｙは、同期検出部５０Ｙから出力される選択信号ＳＥＬＹに基づいて入力クロックＣＬＫと位相選択部１０から出力されたクロックＣＬＫＹのどちらか一方を選択し、選択したクロックを同期クロック生成部４０Ｙに出力する。
【００１６】
図１に示した同期クロック生成部４０Ｙ、４０Ｍ、４０Ｃ、４０Ｋは全て同じ機能を備えている。同期クロック生成部４０Ｙは、図５に示したように、外部入力されるトリガ信号ＴＲを用いてクロック選択部３０Ｙから出力されたクロックからトリガ信号ＴＲに同期した同期クロック信号ＣＬＫＤを生成し、生成した同期クロック信号ＣＬＫＤを同期検出部５０Ｙに出力する。
【００１７】
図１に示した同期検出部５０Ｙ、５０Ｍ、５０Ｃ、５０Ｋは全て同じ機能を備えている。同期検出部５０Ｙは、同期クロック生成部４０Ｙがトリガ信号ＴＲに同期した同期クロック信号を出力したときにこれを検出し、検出信号ＳＥＬＹをクロック選択部３０Ｙに出力する。
【００１８】
つぎに、図２および図３のタイムチャートを参照してこの実施の形態１の同期クロック位相制御回路の動作を説明する。図２は、この実施の形態１の同期クロック位相制御回路全体のタイムチャートであり、図３は、Ｔ／８ステップ位相クロック生成部２０で生成されるクロックＣＬＫ０〜７と入力クロックＣＬＫの位相関係を示すタイムチャートである。
【００１９】
Ｔ／８ステップ位相クロック生成部２０は、入力クロックＣＬＫを基準クロックとして、基準クロックと同位相のＣＬＫ０を含め、Ｔ／８ずつ位相が遅延する８つのクロックＣＬＫ０〜７を生成し、位相選択部１０に出力する。
【００２０】
この場合、Ｙ位相制御信号には“００１”、Ｍ位相制御信号には、“０１０”、Ｃ位相制御信号には“０１１”、Ｋ位相制御信号には“１００”が入力されているので、位相選択部１０は、ＹクロックＣＬＫＹにクロックＣＬＫ１を、ＭクロックＣＬＫＭにクロックＣＬＫ２を、ＣクロックＣＬＫＣにクロックＣＬＫ３を、ＫクロックＣＬＫＫにクロックＣＬＫ４をそれぞれ選択し、クロック選択部３０Ｙ、３０Ｍ、３０Ｃ、３０Ｋにそれぞれ出力する。
【００２１】
トリガ信号ＴＲは、時刻ｔ0まではネゲートなので、同期検出部５０Ｙ、５０Ｍ、５０Ｃ、５０Ｋは時刻ｔ0までクロックの同期を検出していない。したがって、この期間には、クロック選択部３０Ｙは入力クロックＣＬＫとＹクロックＣＬＫＹのうち、入力クロックＣＬＫを同期クロック生成部４０Ｙに出力する。クロック選択部３０Ｍ、３０Ｃ、３０Ｋについても同様で、入力クロックＣＬＫが選択されて同期クロック生成部４０Ｍ、４０Ｃ、４０Ｋに出力される。
【００２２】
時刻ｔ0にトリガ信号ＴＲがネゲートすると同期クロック生成部４０Ｙ、４０Ｍ、４０Ｃ、４０Ｋは、クロック選択部３０Ｙ、３０Ｍ、３０Ｃ、３０Ｋから出力されたクロック（この場合入力クロックＣＬＫ）をもとに、図５に示した同期クロックジェネレータのタイムチャート同様に、トリガ信号ＴＲに同期した同期クロックＣＬＫＤを生成し、同期検出部５０Ｙに出力する。
【００２３】
同期検出部５０Ｙは、同期クロック生成部４０Ｙから出力された同期クロックＣＬＫＤの立ち上がりを検出すると（この場合時刻ｔ1）、クロック選択部３０Ｙへ出力しているクロック選択信号ＳＥＬＹを位相選択部１０の出力であるＹクロックＣＬＫＹを選択するように変化させる（この場合は、“Ｌｏｗ”から“Ｈｉｇｈ”に変化させる）。同様にして、同期検出部５０Ｍ、５０Ｃ、５０Ｋもクロック選択部３０Ｍ、３０Ｃ、３０Ｋに出力しているクロック選択信号ＳＥＬＭ、ＳＥＬＣ、ＳＥＬＫを位相選択部１０の出力であるＭクロックＣＬＫＭ、ＣクロックＣＬＫＣ、ＫクロックＣＬＫＫを選択するように変化させる。この結果、クロック選択部３０Ｙ、３０Ｍ、３０Ｃ、３０Ｋからは、ＹクロックＣＬＫＹ（クロックＣＬＫ１）、ＭクロックＣＬＫＭ（クロックＣＬＫ２）、ＣクロックＣＬＫＣ（クロックＣＬＫ３）、ＫクロックＣＬＫＫ（クロックＣＬＫ４）が出力される。
【００２４】
同期クロック生成部４０Ｙは、クロック選択部３０Ｙから入力されたＹクロックＣＬＫＹをＹ用同期クロック信号ＣＬＫＹＯとして出力する。同様にして、同期クロック生成部４０Ｍ、４０Ｃ、４０Ｋは、ＭクロックＣＬＫＭ、ＣクロックＣＬＫＣ、ＫクロックＣＬＫＫを、Ｍ用同期クロック信号ＣＬＫＭＯ、Ｃ用同期クロック信号ＣＬＫＣＯ、Ｋ用同期クロック信号ＣＬＫＫＯとしてそれぞれ出力する。
【００２５】
このように実施の形態１では、Ｔ／８ステップ位相クロック生成部２０で、予め入力クロックの位相をＴ／８ずつ遅延させた８本のクロックを生成し、位相選択部１０で、Ｙ位相制御信号、Ｍ位相制御信号、Ｃ位相制御信号、Ｋ位相制御信号に従いＹ、Ｍ、Ｃ、Ｋ用の制御クロックをＴ／８ステップ位相クロック生成部２０で生成された８本のクロックからそれぞれ選択しておく。一方Ｙ、Ｍ、Ｃ、Ｋ用の同期クロック生成部は、入力クロックを基準として外部入力されるトリガ信号ＴＲと同期をとり、同期が取れた時点で選択しておいたＹ、Ｍ、Ｃ、Ｋ用の制御クロックを出力するようにしているため、外部で調整することなく単一トリガ入力でトリガ入力に同期した４本の遅延時間が異なるクロックを出力することができる。
【００２６】
なお、入力クロックを基準にして異なる遅延の位相を有するクロックの生成は８本に限るものではなく、入力クロックの周期Ｔを均等に分割した遅延Ｔ／ｎ（ｎ＞１、ｎは整数）であればかまわない。
【００２７】
また、外部より入力される制御信号もＹ、Ｍ、Ｃ、Ｋ等に限らずｍ（ｍ＞１、ｍは整数）個でもよい。また、それに伴い、位相の異なるクロック信号も、クロック選択部も、同期クロック生成部も、同期検出部もｍ個あればよい。
【００２８】
実施の形態２．
図４を用いてこの発明の実施の形態２を説明する。この実施の形態２は、実施の形態１の入力クロックを基準としてＴ／８ずつ遅延させ異なる位相を有する８本のクロックを生成するＴ／８ステップ位相クロック生成部２０をＤＬＬ（Delay Locked Loop）回路で実現するものである。
【００２９】
図４は、実施の形態２の同期クロック位相制御回路の構成を示すブロック図である。図１に示した実施の形態１と同じ機能を持つ構成部分には同一符号を付し、重複する説明は省略する。
【００３０】
Ｔ／８ステップ位相クロック生成部６０は、遅延回路６１と、位相比較器６２と、チャージポンプ６３と、ＬｏｗＰａｓｓＦｉｌｔｅｒ６４を備えている。
【００３１】
遅延回路６１は、入力信号の遅延を任意に変更可能な８個の遅延素子６１ａ〜６１ｈで構成され、これらの遅延素子６１ａ〜６１ｈは周期Ｔの入力クロックの位相をＴ／８ずつ遅延させ８本のクロックを出力する。
【００３２】
位相比較器６２は、入力クロックの位相と遅延回路６１の最終段のクロック出力の位相を比較し、２つの位相差成分をパルス状の位相差信号として出力する。
【００３３】
チャージポンプ６３は、位相比較器６２から出力された位相差信号を遅延回路６１の遅延調整に用いられるレベルに昇圧する。
【００３４】
ＬｏｗＰａｓｓＦｉｌｔｅｒ６４は、チャージポンプ６３で昇圧された位相差信号の高周波成分を遮断し、遅延回路６１の遅延制御信号を出力する。
【００３５】
つぎに、この実施の形態２の同期クロック位相制御回路の動作を説明する。入力クロックＣＬＫは、Ｔ／８ステップ位相クロック生成部６０の遅延回路６１と位相比較器６２に入力される。遅延回路６１に入力された入力クロックＣＬＫは、遅延素子６１ａ〜６１ｈで入力クロックＣＬＫの周期Ｔに対してＴ／８ずつ遅延され、入力クロックＣＬＫと同位相のクロックＣＬＫ０を含む８本のクロックＣＬＫ０〜７を生成し、生成されたクロックＣＬＫ０〜７は、位相選択部１０に出力される。
【００３６】
位相比較器６２は、入力クロックＣＬＫと遅延回路６１の最終段の遅延素子６１ｈを通過したクロックＣＬＫ０の位相を比較する。クロックＣＬＫ０は、Ｔ／８の遅延を有する遅延素子を８段（遅延素子６１ａ〜６１ｈ）通過しているので、その遅延時間は（Ｔ／８）×８＝Ｔとなり、入力クロックＣＬＫと同位相でなければならない。クロックＣＬＫ０の位相が入力クロックＣＬＫに対して遅れている場合は、遅延回路６１の遅延素子６１ａ〜６１ｈの遅延時間を少なくするように、クロックＣＬＫ０の位相が入力クロックＣＬＫに対して進んでいる場合は、遅延回路６１の遅延素子６１ａ〜６１ｈの遅延時間を増やすように微調整を行う必要がある。位相比較器６２は、入力クロックＣＬＫとクロックＣＬＫ０の位相比較を行い、位相差成分信号をチャージポンプ６３に出力する。
【００３７】
チャージポンプ６３は、位相比較器６２から出力された位相差成分信号を遅延回路６１の遅延素子６１ａ〜６１ｈの遅延調整が可能なレベルに昇圧する。チャージポンプ６３で昇圧された位相差成分信号は、ＬｏｗＰａｓｓＦｉｌｔｅｒ６４で高周波成分を除去され遅延回路６１に入力される。遅延回路６１は、ＬｏｗＰａｓｓＦｉｌｔｅｒ６４から出力された位相差成分信号に基づき、遅延素子６１ａ〜６１ｈがＴ／８の遅延になるよう調整する。
【００３８】
Ｔ／８ステップ位相クロック生成部６０から出力されたＴ／８ずつ位相が遅延した８つのクロックを位相選択部１０がＹ位相制御信号、Ｍ位相制御信号、Ｃ位相制御信号、Ｋ位相制御信号に基づいて選択し、トリガ信号ＴＲがネゲートし、同期クロック生成部４０Ｙ、４０Ｍ、４０Ｃ、４０Ｋそれぞれがクロック選択部３０Ｙ、３０Ｍ、３０Ｃ、３０Ｋで選択された入力クロックＣＬＫを基準にトリガ信号ＴＲに同期したクロックを生成し、トリガ信号ＴＲに同期したクロックが生成されたことを同期検出部５０Ｙ、５０Ｍ、５０Ｃ、５０Ｋが検出し位相選択部１０で選択したクロックに切り換えてトリガ信号ＴＲに同期し、異なる遅延を有する４本のクロック、Ｙ用同期クロック信号ＣＬＫＹＯ、Ｍ用同期クロック信号ＣＬＫＭＯ、Ｃ用同期クロック信号ＣＬＫＣＯ、Ｋ用同期クロック信号ＣＬＫＫＯを出力する動作については、図２のタイムチャートを参照して説明した実施の形態１の動作と同様となるので、ここではその説明を省略する。
【００３９】
本出願人は、特開平４−３６３９１４号公報、特開平５−１１０３８８号公報、特開平５−０２９８９１号公報において、高周波クロックを用いずに高い同期精度を有し、基準となる基本クロック信号に対してどのようなタイミングで非同期トリガ信号が供給されても、この非同期トリガ信号の立下りから実質的に一定の時間だけシフトさせて出力クロック信号を発生させるクロック発生回路を既に出願している。これらのクロック発生回路を本発明の同期クロック生成部４０Ｙ、４０Ｍ、４０Ｃ、４０Ｋに適用すれば、高周波クロックを用いずにＹ、Ｍ、Ｃ、Ｋの各色での制御クロックを単一トリガに同期して異なる遅延をもつクロックを生成することができる。
【００４０】
このように実施の形態２では、Ｔ／８ステップ位相クロック生成部６０をＤＬＬ回路で実現して、Ｔ／８ステップ位相クロック生成部２０で、予め入力クロックの位相をＴ／８ずつ遅延させた８本のクロックを生成し、位相選択部１０で、Ｙ位相制御信号、Ｍ位相制御信号、Ｃ位相制御信号、Ｋ位相制御信号に従いＹ、Ｍ、Ｃ、Ｋ用の制御クロックをＴ／８ステップ位相クロック生成部２０で生成された８本のクロックからそれぞれ選択しておく。一方Ｙ、Ｍ、Ｃ、Ｋ用の同期クロック生成部は、入力クロックを基準として外部入力されるトリガ信号ＴＲと同期をとり、同期がとれた時点で選択しておいたＹ、Ｍ、Ｃ、Ｋ用の制御クロックを出力するようにしているため、単一トリガ入力でトリガ入力に同期した４本の遅延時間が異なるクロックをＹ、Ｍ、Ｃ、Ｋ各色の制御クロックとして出力することができる。
【００４１】
また、Ｔ／８ステップ位相クロック生成部６０をＤＬＬ回路で実現し、同期クロック生成部４０Ｙ、４０Ｍ、４０Ｃ、４０Ｋに本出願人が既に出願しているクロック生成回路を適用することで、本発明の同期クロック位相制御回路を１チップのＬＳＩとして実現することができる。
【００４２】
【発明の効果】
以上説明したように、この発明にかかる同期クロック位相制御回路によれば、周期Ｔの入力クロック信号を基準クロックとして、Ｔ／ｎ（ｎ＞１、ｎは整数）ずつ遅延させた位相の異なるｎ個のクロックを生成し、生成されたｎ個のクロックからｍ（ｍ＞１、ｍは整数）個の遅延のクロックを選択しておき、入力クロック信号と非同期のトリガ信号がネゲートすると、基準クロックを用いてトリガ信号と同期を取り、同期が取れた後、予め選択しておいたｍ個のクロックを出力するようにしているため、単一トリガ入力でトリガ入力に同期した複数の遅延時間が異なるクロックを外部で微調整することなしに得ることができる。
【００４３】
つぎの発明によれば、位相クロック生成部にＤＬＬ回路を用いるようにしているため、１チップのＬＳＩとして実現することができる。
【図面の簡単な説明】
【図１】  実施の形態１の同期クロック位相制御回路の構成を示すブロック図である。
【図２】  実施の形態１の同期クロック位相制御回路の動作を説明するためのタイムチャートである。
【図３】  図１に示すＴ／８ステップ位相クロック生成部の動作を説明するためのタイムチャートである。
【図４】  実施の形態２の同期クロック位相制御回路の構成を示すブロック図である。
【図５】  従来の技術の同期クロックジェネレータのタイムチャートである。
【符号の説明】
１０  位相選択部、２０，６０  Ｔ／８ステップ位相クロック生成部、３０Ｙ，３０Ｍ，３０Ｃ，３０Ｋ  クロック選択部、４０Ｙ，４０Ｍ，４０Ｃ，４０Ｋ同期クロック生成部、５０Ｙ，５０Ｍ，５０Ｃ，５０Ｋ  同期検出部、６１ａ，６１ｂ，６１ｃ，６１ｄ，６１ｅ，６１ｆ，６１ｇ，６１ｈ  遅延素子、６２位相比較器、６３  チャージポンプ、６４  ＬｏｗＰａｓｓＦｉｌｔｅｒ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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