(57)【特許請求の範囲】
【請求項１】
クロック信号が入力され、動作状態を設定するためのワードラインイネーブル命令、プリチャージ命令、オートプリチャージ制御信号及びモードレジスターセット信号を生成する状態制御手段と、
入力されるアドレスをバッファするアドレスバッファと、
前記モードレジスターセット信号及び前記アドレスバッファのアドレスを利用して決定した動作モード信号を出力するモードレジスターと、
前記モードレジスターセット信号及び前記アドレスバッファのアドレスを利用して前記クロック信号の周波数を格納及び判別し、該判別結果に対応して複数の周波数情報信号を出力する周波数レジスターと、
前記ワードラインイネーブル命令、前記プリチャージ命令、前記オートプリチャージ制御信号、前記動作モード信号及び前記複数の周波数情報信号に応じてワードラインのディスエーブルタイミングを制御する駆動手段とを備えていることを特徴とする同期式半導体メモリ装置。
【請求項２】
前記駆動手段は、
前記複数の周波数情報信号に応じて、前記状態制御手段の出力信号と前記動作モード信号とを利用してバースト終了を知らせるバースト終了命令を生成して出力するバースト制御手段、
前記バースト終了命令及び前記状態制御手段の出力信号を利用してオートプリチャージを行うオートプリチャージ命令を出力するオートプリチャージ制御手段、及び
前記オートプリチャージ命令及び前記状態制御手段の出力信号を利用して前記ワードラインを駆動するロー制御手段を備えていることを特徴とする請求項１に記載の同期式半導体メモリ装置。
【請求項３】
前記バースト制御手段は、
前記クロック信号のクロック数をカウントし、前記バースト終了命令を出力するタイミングを制御するバーストカウンターを備えていることを特徴とする請求項２に記載の同期式半導体メモリ装置。
【請求項４】
前記バースト制御手段は、
前記複数の周波数情報信号に応じて生成された前記バースト終了命令を遅延させることによって、前記バースト終了命令を出力するタイミングを制御する遅延手段を備えていることを特徴とする請求項２に記載の同期式半導体メモリ装置。
【請求項５】
前記バースト制御手段は、
入力される前記クロック信号のパルス幅を調整し、該調整後のクロック信号を使用して前記バースト終了命令を出力するタイミングを制御するパルス幅調節手段を備えていることを特徴とする請求項２に記載の同期式半導体メモリ装置。
【請求項６】
前記周波数レジスターは、
前記クロック信号の異なる周波数に対応する複数の情報を記録する記録手段を備え、
前記状態制御手段の出力信号によって前記記録手段に記録された複数の情報の中から選択された情報に対応して前記複数の周波数情報信号を出力することを特徴とする請求項１に記載の同期式半導体メモリ装置。
【請求項７】
前記クロック信号は、外部から入力された外部クロック信号であることを特徴とする請求項１に記載の同期式半導体メモリ装置。
【請求項８】
前記クロック信号は、外部から入力されたクロック信号を利用して生成された内部クロック信号であることを特徴とする請求項１に記載の同期式半導体メモリ装置。
【請求項９】
クロック信号が入力され、動作状態を設定するためのワードラインイネーブル命令、プリチャージ命令、オートプリチャージ制御信号及びモードレジスターセット信号を生成する状態制御手段と、
入力されるアドレスをバッファするアドレスバッファと、
前記モードレジスターセット信号及び前記アドレスバッファのアドレスを利用して決定した動作モード信号を出力するモードレジスターと、
前記クロック信号の周波数を検出し、前記検出周波数に対応した複数の周波数情報信号を出力する周波数検出器と、
前記ワードラインイネーブル命令、前記プリチャージ命令、前記オートプリチャージ制御信号、前記動作モード信号及び前記複数の周波数情報信号に応じてワードラインのディスエーブルタイミングを制御する駆動手段とを備えていることを特徴とする同期式半導体メモリ装置。
【請求項１０】
クロック信号が入力され、動作状態を設定するためのワードラインイネーブル命令、プリチャージ命令、オートプリチャージ制御信号及びモードレジスターセット信号を生成する状態制御手段と、
入力されるアドレスをバッファするアドレスバッファと、
前記モードレジスターセット信号及び前記アドレスバッファのアドレスを利用して決定した動作モード信号を出力するモードレジスターと、
複数個のヒューズを備え、前記クロック信号の周波数に応じて前記ヒューズを切断し、前記アドレスバッファのアドレスを利用して、前記クロック信号の周波数に対応した複数の周波数情報信号を出力するヒューズ部と、
前記ワードラインイネーブル命令、前記プリチャージ命令、前記オートプリチャージ制御信号、前記動作モード信号及び前記複数の周波数情報信号に応じてワードラインのディスエーブルタイミングを制御する駆動手段とを備えていることを特徴とする同期式半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は同期式半導体メモリ装置に関し、特に、クロック信号に対応する周波数情報を利用して、メモリセルへのアクセス動作（以下、セル動作という）におけるプリチャージのタイミングを設定し、高周波数のクロック信号に対しても正常に動作するクロック周波数情報を利用してセル動作を制御する同期式半導体メモリ装置に関する。
【０００２】
【従来の技術】
一般に、同期式半導体メモリ装置は、入出力レジスターを使用して、入出力される全ての入出力信号をクロック信号に同期させ、メモリセルに対するデータの入出力動作を行う。
【０００３】
このような同期式半導体メモリ装置の動作原理を簡単に説明すれば、次の通りである。
【０００４】
先ず、メモリセルからのデータ読出（以下、リードという）動作においては、クロック信号の立上りエッジでチップ選択信号／ＣＳからローアドレスストローブ信号／ＲＡＳが生成され、そのローアドレスストローブ信号／ＲＡＳがイネーブルの間にローアドレスが入力され、このローアドレスに対応するワードラインが選択される。
【０００５】
次いで、選択されたワードラインに接続されたメモリセルのデータがそれぞれのビットラインに出力され、このビットラインに出力されたデータはセンスアンプによりセンシング及び増幅される。
【０００６】
クロック信号の次の立上りエッジで生成されたカラムアドレスストローブ信号／ＣＡＳがイネーブルの間に、カラムアドレスが入力され、カラムデコーダにより選択されたビットラインに出力されている増幅されたデータがデータバスに出力され、入出力レジスターに入力された後、クロック信号ＣＬＫに同期して出力される。
【０００７】
一方、メモリセルへのデータ書込（以下、ライトという）動作においては、クロック信号の立上りエッジでチップ選択信号／ＣＳからローアドレスストローブ信号／ＲＡＳが生成され、そのローアドレスストローブ信号／ＲＡＳがイネーブルの間にローアドレスが入力され、このローアドレスに対応するワードラインが選択される。
【０００８】
このとき外部からデータが入力され、入出力レジスターに一時的に記録され、クロック信号に同期してデータバスに出力される。
【０００９】
次いで、クロック信号の次の立上りエッジで生成されたカラムアドレスストローブ信号／ＣＡＳがイネーブルの間に、カラムアドレスが入力され、カラムデコーダにより選択されたビットラインに、入出力レジスターからデータバスに出力されたデータが出力され、選択されたワードラインに接続されたメモリセルに、ビットラインに出力されたデータが記録される。
【００１０】
このように、入出力レジスターを使用することによって、プリチャージ等の内部動作をクロック信号ＣＬＫに同期して制御することが可能となり、半導体メモリ装置は高速動作を行うことができる。
【００１１】
同期式半導体メモリ装置の全ての動作モードは、レベル化された信号の代りにその動作モードの状態（state）を表わす命令（command）により制御される。
【００１２】
ここで、各命令はクロック信号に同期して設定されるが、一つの動作は複数のクロックサイクルに渡り、クロック信号のクロックサイクルごとに特定の動作状態が存在する。
【００１３】
即ち、同期式半導体メモリ装置の動作は複数の動作状態から構成されている。
【００１４】
従って、各クロックサイクルにおいて、状態を指定するための状態装置（finite state machine）が必要であり、この状態装置に入力信号／ＣＡＳ、／ＲＡＳ、／ＣＳ、／ＷＥ及びクロック信号ＣＬＫ等を入力し、対応する命令を出力することにより、動作状態を順次進めることができる。
【００１５】
ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ等の制御信号等は、クロック信号の一周期の間のみ信号をイネーブルさせると内部レジスターに記録されるため、レジスターの内容を変えない限り入力された状態がそのまま維持されることになる。
【００１６】
従って、クロック信号のパルス幅に適合させて入力される外部信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、及び／ＷＥ等の組み合わせにより半導体メモリ装置の動作状態が決定される。このような動作状態は半導体メモリ装置内の命令デコーダにより解読され、その動作状態に該当する命令が出力されて、その命令に従つて半導体メモリ装置動作が行われる。
【００１７】
以下、命令による半導体メモリ装置の動作を具体的に説明する。先ず、リード動作を例に挙げて説明すれば、クロック信号の立上りエッジでワードラインイネーブル命令ＡＣＴとローアドレスが入力され、半導体メモリ装置がアクティブ状態に設定される。このとき、ワードラインはローアドレスにより選択される。
【００１８】
次いで、リード命令が入力され、カラムアドレスが入力されると、センスアンプにより増幅されてビットラインに出力されたデータが、データバスに出力され、入出力レジスターに記録され、クロック信号ＣＬＫに同期して外部に出力される。
【００１９】
ここで、リード命令が入力された後、有効なデータが出力されるまでの時間（以下、カスレイテンシーＣＬ（ＣＡＳ latency）という）はクロックサイクルの整数倍である。
【００２０】
カスレイテンシーＣＬ後に、連続的に所定の個数（以下、バースト長（burst length）という）のデータが出力される。
【００２１】
リード命令が入力された後、バースト長のデータを読み取ってから自動的にプリチャージ状態に設定される（以下、オートプリチャージ（auto precharge）という）。
【００２２】
ここで、オートプリチャージの動作は、バースト長のデータを読み取った後、入力されたバースト終了命令ＢＥＮＤに応じてオートプリチャージ命令ＡＰＣＧを生成してワードラインをディスエーブルさせ、プリチャージを行う動作である。
【００２３】
一方、ライト動作においては、クロック信号の立上りエッジでワードラインイネーブル命令ＡＣＴとローアドレスが入力され、半導体メモリ装置がアクティブ状態に設定される。このとき、ワードラインはローアドレスにより選択される。
【００２４】
次いで、ライト命令が入力され、カラムアドレスが入力されると、クロック信号ＣＬＫに同期して入出力レジスターに記録されたデータをデータバスに出力し、カラムアドレスに該当するビットラインにデータを出力し、選択されたワードラインに接続されたメモリセルにデータを記録する。
【００２５】
ライト命令が入力された後、バースト長のデータを読み取った後、オートプリチャージ命令により自動的にプリチャージ状態に設定される。
【００２６】
このように、リード動作又はライト動作は、ワードラインイネーブル命令ＡＣＴとローアドレスにより選択されたワードラインをアクティブにし、選択されたメモリセルに記録されたデータを読み取るか、又は選択されたメモリセルに入力されたデータを書き込む動作であり、パラメーターにより予め設定された周期に従って行われるため、高周波数のクロック信号が入力される場合、セルノードＣＮの電位が十分に高くならない状態でリード動作又はライト動作が行われ、バースト終了命令ＢＥＮＤが入力されてオートプリチャージ命令ＡＰＣＧが発生し、ワードラインがディスエーブルされてプリチャージされるため、有効なデータをリード又はライトできず、セル動作が正常に行なわれない問題が発生する。
【００２７】
【発明が解決しようとする課題】
上記の問題を解決するために、本発明の目的は、クロック信号の周波数に応じてワードラインのディスエーブルタイミングを変更することによって、セル動作不良を防止することができる同期式半導体メモリ装置を提供することにある。
【００２８】
【課題を解決するための手段】
本発明に係る同期式半導体メモリ装置は、クロック信号が入力され、動作状態を設定するためのワードラインイネーブル命令、プリチャージ命令、オートプリチャージ制御信号及びモードレジスターセット信号を生成する状態制御手段と、入力されるアドレスをバッファするアドレスバッファと、前記モードレジスターセット信号及び前記アドレスバッファのアドレスを利用して決定した動作モード信号を出力するモードレジスターと、前記モードレジスターセット信号及び前記アドレスバッファのアドレスを利用して前記クロック信号の周波数を格納及び判別し、該判別結果に対応して複数の周波数情報信号を出力する周波数レジスターと、前記ワードラインイネーブル命令、前記プリチャージ命令、前記オートプリチャージ制御信号、前記動作モード信号及び前記複数の周波数情報信号に応じてワードラインのディスエーブルタイミングを制御する駆動手段を備えていることを特徴とする。
【００２９】
また、本発明に係る同期式半導体メモリ装置は、クロック信号が入力され、動作状態を設定するためのワードラインイネーブル命令、プリチャージ命令、オートプリチャージ制御信号及びモードレジスターセット信号を生成する状態制御手段と、入力されるアドレスをバッファするアドレスバッファと、前記モードレジスターセット信号及び前記アドレスバッファのアドレスを利用して決定した動作モード信号を出力するモードレジスターと、前記クロック信号の周波数を検出し、前記検出周波数に対応した複数の周波数情報信号を出力する周波数検出器と、前記ワードラインイネーブル命令、前記プリチャージ命令、前記オートプリチャージ制御信号、前記動作モード信号及び前記複数の周波数情報信号に応じてワードラインのディスエーブルタイミングを制御する駆動手段とを備えていることを特徴とするものであってもよい。
【００３０】
さらに、本発明に係る同期式半導体メモリ装置は、クロック信号が入力され、動作状態を設定するためのワードラインイネーブル命令、プリチャージ命令、オートプリチャージ制御信号及びモードレジスターセット信号を生成する状態制御手段と、入力されるアドレスをバッファするアドレスバッファと、前記モードレジスターセット信号及び前記アドレスバッファのアドレスを利用して決定した動作モード信号を出力するモードレジスターと、複数個のヒューズを備え、前記クロック信号に応じて前記ヒューズを切断し、前記アドレスバッファのアドレスを利用して、前記クロック信号の周波数に対応した複数の周波数情報信号を出力するヒューズ部と、前記ワードラインイネーブル命令、前記プリチャージ命令、前記オートプリチャージ制御信号、前記動作モード信号及び前記複数の周波数情報信号に応じてワードラインのディスエーブルタイミングを制御する駆動手段とを備えていることを特徴とするものであってもよい。
【００３１】
【発明の実施の形態】
以下、添付の図面を参照して本発明に係る実施の形態を詳細に説明する。
【００３２】
図１は、本発明の実施の形態に係る同期式半導体メモリ装置の主要部分の構成を示すブロック図である。
【００３３】
図１に示されているように、本実施の形態に係る同期式半導体メモリ装置は、動作状態を設定する状態制御部１と、入力されるアドレスＡｉをバッファするアドレスバッファ２と、状態制御部１から出力されるモードレジスターセット信号ＭＲＳ及びアドレスバッファ２から出力される内部アドレスＡＤＤｉを利用して動作モードを設定するモードレジスター３と、入力されるクロック信号ＣＬＫの周波数情報を出力する周波数レジスター４と、ワードラインを駆動する駆動部５と、入力データＤＩＮ及び出力データＤＯＵＴをバッファするデータ入出力バッファ６と、データ入出力バッファ６を介して、入力データＤＩＮを記録し、又は記録されたデータを出力データＤＯＵＴとして出力するメモリ部７とを備えて構成されている。
【００３４】
状態制御部１は、外部クロック信号ＣＬＫ、チップ選択信号／ＣＳ、ライトイネーブル信号／ＷＥ、ローアドレスストローブ信号／ＲＡＳ及びカラムアドレスストローブ信号／ＣＡＳが入力され、セル動作状態を設定するために、ワードラインイネーブル命令ＡＣＴ、プリチャージ命令ＰＲＥ、オートプリチャージ制御信号ＷＴＡＰＣＧ（write with auto precharge）及びモードレジスターセット信号ＭＲＳを出力する。
【００３５】
周波数レジスター４は、使用可能な複数の外部クロック信号ＣＬＫの周波数に関する情報を内部のレジスター（図示せず）に記録しており、状態制御部１が出力するモードレジスターセット信号ＭＲＳ及びアドレスバッファ２が出力する内部アドレスＡＤＤｉを利用し、外部クロック信号ＣＬＫの周波数情報として低周波制御信号ＦＬ及び高周波制御信号ＦＨを出力する。
【００３６】
ここで、周波数情報である低周波制御信号ＦＬ及び高周波制御信号ＦＨは、外部クロック信号ＣＬＫの周波数に応じて各々の信号レベルが設定される。  モードレジスターセット信号ＭＲＳは、モードレジスター３を制御するための信号であるが、周波数レジスター４を制御する制御信号にも用いられる。
【００３７】
高周波制御信号ＦＨは、外部から入力されるクロック信号ＣＬＫが高周波数の信号であるときにイネーブルされ、低周波制御信号ＦＬは、クロック信号ＣＬＫが低周波数の信号であるときにイネーブルされるフラグ（flag）信号である。
【００３８】
例えば、133ＭＨｚを低周波数、166ＭＨｚを高周波数と定義した場合、同期式半導体メモリ装置が133ＭＨｚで動作するときに低周波制御信号ＦＬがイネーブルされ、166ＭＨｚで動作するときに高周波制御信号ＦＨがイネーブルされる。
【００３９】
駆動部５は、状態制御部１のオートプリチャージ制御信号ＷＴＡＰＣＧにより制御され、モードレジスター３が出力するバースト長信号ＢＬ並びに周波数レジスター４が出力する低周波制御信号ＦＬ及び高周波制御信号ＦＨを利用してバースト終了命令ＢＥＮＤを生成して出力するバースト制御部８と、状態制御部１が出力するオートプリチャージ制御信号ＷＴＡＰＣＧにより制御され、バースト制御部８のバースト終了命令ＢＥＮＤを利用してオートプリチャージ命令ＡＰＣＧを生成して出力するオートプリチャージ制御部９と、ワードラインイネーブル命令ＡＣＴ及びプリチャージ命令ＰＲＥにより制御され、オートプリチャージ命令ＡＰＣＧを利用してワードラインをイネーブル又はディスエーブルさせ、プリチャージを行なうロー制御部１０とを備えている。
【００４０】
ここで、バースト制御部８は、バースト終了命令ＢＥＮＤを出力するタイミングを決定するための複数のパラメーターを有し、これらのパラメーターには、周波数レジスター４の低周波制御信号ＦＬがイネーブルされた場合と、高周波制御信号ＦＨがイネーブルされた場合とでそれぞれ異なる値が設定され、モードレジスター３が出力するバースト長信号ＢＬを利用して、バースト長だけのデータが入力された後さらにパラメーターに応じた時間が経過した後にバースト終了命令ＢＥＮＤを出力する。
【００４１】
即ち、ライト後オートプリチャージを行う命令ＷＴＡにより最後の入力データが入力された後、ワードラインイネーブル命令ＡＣＴが入力されるまでの時間（Last Data in to Active）を表わすパラメーターｔＤＡＬが、低周波制御信号ＦＬがイネーブルされたときは３クロックに設定され、高周波制御信号ＦＨがイネーブルされたときは４クロックに設定される。
【００４２】
従って、最後のデータが入力された後、ロープリチャージを指示可能となるまでの時間、即ちバースト終了命令ＢＥＮＤを出力するまでの時間を表わすパラメーターｔＲＤＬは、低周波制御信号ＦＬがイネーブルされた場合、１クロックに設定され、高周波制御信号ＦＨがイネーブルされた場合、２クロックに設定される。
【００４３】
パラメータに応じた時間が経過した後にバースト終了命令ＢＥＮＤを出力する動作は、バースト制御部８にバーストカウンター（図示省略）を備えて、外部クロック信号ＣＬＫのクロック数をカウントすることによって実行され得る。
【００４４】
オートプリチャージ制御部９は、状態制御部１が出力するオートプリチャージ制御信号ＷＴＡＰＣＧ、及びバースト制御部８が出力するバースト終了命令ＢＥＮＤを利用してオートプリチャージ命令ＡＰＣＧを生成して出力する。
【００４５】
ロー制御部１０は、オートプリチャージ制御部９が出力するオートプリチャージ命令ＡＰＣＧに応じて状態制御部１のワードラインイネーブル命令ＡＣＴ及びプリチャージ命令ＰＲＥを利用し、ワードラインをイネーブル又はディスエーブルさせてプリチャージを行なう。
【００４６】
図２及び図３は、本実施の形態に係る同期式半導体メモリ装置の動作タイミングを示すタイミング図であり、パラメーターｔＤＡＬの設定が各々異なる場合のタイミング図である。
【００４７】
先ず、図２は、低周波数の外部クロック信号ＣＬＫが入力される場合の本実施の形態に係る同期式半導体メモリ装置の動作を示すタイミング図である。
【００４８】
低周波数の外部クロック信号ＣＬＫが入力されると、周波数レジスター４によって低周波制御信号ＦＬがイネーブルされる。
【００４９】
ここで、低周波制御信号ＦＬがイネーブルされた場合、パラメーターｔＤＡＬが３クロックに設定される。即ち、パラメーターｔＲＤＬが１クロックに設定され、ロープリチャージ時間（Row Precharge time）を表わすパラメーターｔＲＰが２クロックに設定される。
【００５０】
従って、バースト制御部８は、状態制御部１が、ライト後オートプリチャージを行う命令ＷＴＡに従い、ライト後オートプリチャージを行うフラグ信号であるオートプリチャージ制御信号ＷＴＡＰＣＧをイネーブルすることによって、最後の入力データＤＩＮが入力された後の外部クロック信号ＣＬＫの最初のパルスの立上りエッジでバースト終了命令ＢＥＮＤを生成して出力する。
【００５１】
バースト終了命令ＢＥＮＤが出力された場合、オートプリチャージ制御部９はそのバースト終了命令ＢＥＮＤを利用してオートプリチャージ命令ＡＰＣＧを生成し、ロー制御部１０は、オートプリチャージ制御部９が出力するオートプリチャージ命令ＡＰＣＧを利用してワードライン制御信号ＷＬＣＯＮを生成し、ワードラインをディスエーブルさせてプリチャージを行なう。図２には、ワードラインイネーブル命令ＡＣＴによって、イネーブル（ハイレベルに設定）されたワードライン制御信号ＷＬＣＯＮが、セルノードＣＮの電位が十分に高くなった後に、ディスエーブル（ローレベルに設定）されていることが示されている。
【００５２】
一方、図３は、高周波数の外部クロック信号ＣＬＫが入力される場合の本実施の形態に係る同期式半導体メモリ装置の動作を示すタイミング図である。
【００５３】
高周波数の外部クロック信号ＣＬＫが入力されると、周波数レジスター４によって高周波制御信号ＦＨがイネーブルされる。
【００５４】
ここで、高周波制御信号ＦＨがイネーブルされた場合は、パラメーターｔＤＡＬが４クロックに設定される。即ち、パラメーターｔＲＤＬ及びｔＲＰが２クロックに設定される。
【００５５】
従って、バースト制御部８は、状態制御部１が、ライト後オートプリチャージを行う命令ＷＴＡに従い、ライト後オートプリチャージを行うフラグ信号であるオートプリチャージ制御信号ＷＴＡＰＣＧをイネーブルすることによって、最後の入力データＤＩＮが入力された後の外部クロック信号ＣＬＫの２番目のパルスの立上りエッジでバースト終了命令ＢＥＮＤを生成して出力する。
【００５６】
バースト終了命令ＢＥＮＤが出力された場合、オートプリチャージ制御部９はそのバースト終了命令ＢＥＮＤを利用してオートプリチャージ命令ＡＰＣＧを生成し、ロー制御部１０は、オートプリチャージ制御部９が出力するオートプリチャージ命令ＡＰＣＧを利用してワードライン制御信号ＷＬＣＯＮを生成し、ワードラインをディスエーブルさせてプリチャージを行なう。図２と同様に図３においても、ワードラインイネーブル命令ＡＣＴによって、イネーブル（ハイレベルに設定）されたワードライン制御信号ＷＬＣＯＮが、セルノードＣＮの電位が十分に高くなった後に、ディスエーブル（ローレベルに設定）されていることが示されている。
【００５７】
このように、低周波数の外部クロック信号ＣＬＫが入力される場合と、高周波数の外部クロック信号ＣＬＫが入力される場合とで、パラメーターｔＤＡＬ、ｔＲＤＬにそれぞれ異なる値を設定することによって、高周波数の外部クロック信号ＣＬＫが入力された場合においても、セルノードＣＮの電位が十分に高くなった後に、ワードラインがディスエーブルされるため、リード又はライト動作の不良を防ぐことができる。
【００５８】
例えば、半導体メモリ装置が、133ＭＨｚ及び166ＭＨｚの周波数の外部クロック信号ＣＬＫに同期して動作可能である場合、133ＭＨｚの外部クロック信号ＣＬＫを低周波と定義し、166ＭＨｚの外部クロック信号ＣＬＫを高周波と定義すれば、133ＭＨｚの外部クロック信号ＣＬＫが入力される場合、低周波制御信号ＦＬがイネーブルされてｔＤＡＬ＝３、ｔＲＤＬ＝１と設定され、166ＭＨｚの外部クロック信号ＣＬＫが入力される場合、高周波制御信号ＦＨがイネーブルされてｔＤＡＬ＝４、ｔＲＤＬ＝２と設定される。
【００５９】
従って、166ＭＨｚの外部クロック信号ＣＬＫが入力される場合においても、133ＭＨｚの外部クロック信号ＣＬＫが入力される場合と同じパラメーター、即ちｔＤＡＬ＝３、ｔＲＤＬ＝１が設定されていれば、セルノードＣＮの電位が十分に高くなる前にプリチャージ動作が行われるために動作不良が発生することがあるが、本実施の形態に係る半導体メモリ装置では、上記したようにｔＤＡＬ＝４、ｔＲＤＬ＝２と設定されるため、セルノードＣＮの電位が十分高くなった後にプリチャージが行われるので動作不良を防ぐことができる。
【００６０】
図４は、本発明の別の実施の形態に係る同期式半導体メモリ装置の主要部分の構成を示すブロック図である。
【００６１】
図４に示された同期式半導体メモリ装置は、図１に示された同期式半導体メモリ装置と同様に、状態制御部１１、アドレスバッファ１２、モードレジスター１３、駆動部１５、データ入出力バッファ１６、及びメモリ部１７を備えて構成され、駆動部１５はバースト制御部１８、オートプリチャージ制御部１９、及びロー制御部２０を備えている。
【００６２】
そして、図４に示された同期式半導体メモリ装置は、図１に示された同期式半導体メモリ装置と異なる構成要素として、周波数レジスター４の代わりに周波数検出器１４を備えている。
【００６３】
周波数検出器１４は、入力された外部クロック信号ＣＬＫの周波数を検出し、検出された結果に対応して周波数情報である低周波制御信号ＦＬ及び高周波制御信号ＦＨを出力する。
【００６４】
例えば、半導体メモリ装置が133ＭＨｚ及び166ＭＨｚの周波数を有する外部クロック信号ＣＬＫに同期して動作可能である場合、133ＭＨｚの外部クロック信号ＣＬＫを低周波と定義し、166ＭＨｚの外部クロック信号ＣＬＫを高周波と定義すれば、133ＭＨｚの周波数の外部クロック信号ＣＬＫが入力される場合、低周波数制御信号ＦＬがイネーブルされ、166ＭＨｚの周波数の外部クロック信号ＣＬＫが入力される場合、高周波数制御信号ＦＨがイネーブルされる。
【００６５】
周波数情報である低周波制御信号ＦＬ及び高周波制御信号ＦＨの信号レベルに応じた本実施の形態に係る同期式半導体メモリ装置の動作は、図１に示されている実施の形態に係る同期式半導体メモリ装置の動作と同様であり、ここでは動作説明を省略する。
【００６６】
ここで、周波数検出器１４には、同期式半導体メモリ装置に一般的に備えられているＤＬＬ（delay locked loop）回路に用いられている周波数検出器を使用することができる。
【００６７】
図５は、本発明のさらに別の実施の形態に係る同期式半導体メモリ装置の主要部分の構成を示すブロック図である。
【００６８】
図５に示された同期式半導体メモリ装置は、図１に示された同期式半導体メモリ装置と同様に、状態制御部２１、アドレスバッファ２２、モードレジスター２３、駆動部２５、データ入出力バッファ２６、及びメモリ部２７を備えて構成され、駆動部２５はバースト制御部２８、オートプリチャージ制御部２９、及びロー制御部３０を備えている。
【００６９】
そして、図５に示された同期式半導体メモリ装置は、図１に示された同期式半導体メモリ装置と異なる構成要素として、周波数レジスター４の代わりに、複数のヒューズを備えて構成されるヒューズ部２４を備えている。
【００７０】
ヒューズ部２４は、入力された外部クロック信号ＣＬＫの周波数を検出し、その検出された結果に対応して所定のヒューズを切断して内部の電気回路を変更し、外部クロック信号ＣＬＫの周波数情報として、低周波制御信号ＦＬ又は高周波制御信号ＦＨを出力する。
【００７１】
例えば、半導体メモリ装置が133ＭＨｚ及び166ＭＨｚの周波数を有する外部クロック信号ＣＬＫに同期して動作可能である場合、133ＭＨｚの外部クロック信号ＣＬＫを低周波と定義し、166ＭＨｚの外部クロック信号ＣＬＫを高周波と定義すれば、133ＭＨｚの周波数の外部クロック信号ＣＬＫが入力される場合、低周波に対応するヒューズを切断することによって低周波数制御信号ＦＬがイネーブルされ、166ＭＨｚの周波数の外部クロック信号ＣＬＫが入力される場合、高周波数に対応するヒューズを切断することによって高周波数制御信号ＦＨがイネーブルされる。
【００７２】
周波数情報である低周波数制御信号ＦＬ及び高周波数制御信号ＦＨの信号レベルに応じた本実施の形態に係る同期式半導体メモリ装置の動作は、図１に示されている実施の形態に係る同期式半導体メモリ装置の動作と同様であり、ここでは動作説明を省略する。
【００７３】
以上の本発明に係る３種類の実施の形態の説明において、外部から入力される外部クロック信号ＣＬＫに対して周波数情報である低周波制御信号ＦＬ及び高周波ＦＨを決定したが、外部クロック信号ＣＬＫから生成される内部クロック信号を使用して低周波制御信号ＦＬ及び高周波ＦＨを決定することも可能である。
【００７４】
また、同期式半導体メモリ装置が、133ＭＨｚ、166ＭＨｚの２種類のクロックで動作可能である場合を説明したが、動作可能な外部クロック信号ＣＬＫの周波数が３種類以上の場合にも、それぞれの動作クロックに対応した周波数情報を生成してセル動作の制御に使用することが可能である。
【００７５】
例えば、同期式半導体メモリ装置が100ＭＨｚ、133ＭＨｚ及び166ＭＨｚで動作可能な場合、それぞれに対応して低周波制御信号ＦＬ、中間周波信号ＦＭ又は高周波制御信号ＦＨを生成し、バースト制御部８、１８、２８がこれらの信号に対応した値がパラメーターｔＤＡＬ、ｔＲＤＬに設定されるようにすることが可能である。また、低周波制御信号ＦＬ及び高周波制御信号ＦＨの組合せによって、周波数情報を伝達することも可能である。例えば、100ＭＨｚ、166ＭＨｚの場合、低周波制御信号ＦＬ又は高周波制御信号ＦＨの一方をイネーブルに設定し、他方をディスエーブルに設定し、133ＭＨｚの場合、低周波制御信号ＦＬ及び高周波制御信号ＦＨの両方をイネーブルに設定することが可能である。
【００７６】
また、バースト制御部８、１８、２８に、バーストカウンターの代わりに遅延回路（図示省略）を装備し、周波数レジスター４の低周波制御信号ＦＬがイネーブルされた場合、バースト終了命令ＢＥＮＤを直ちに出力し、高周波制御信号ＦＨがイネーブルされた場合、バースト終了命令ＢＥＮＤを遅延回路により遅延させた後に出力し、セルノードＣＮの電位が十分に充電された後にプリチャージが行なわれるようにすることが可能である。
【００７７】
また、バースト制御部８、１８、２８に、バーストカウンターの代わりにパルス幅調節回路（図示省略）を装備し、高周波制御信号ＦＨがイネーブルされた場合に、バースト制御部８、１８、２８の内部で使用する外部クロック信号ＣＬＫのパルス幅を伸長して、低周波制御信号ＦＬがイネーブルされた場合と同程度の時間経過の後にバースト終了命令ＢＥＮＤが立ち上がるように設定することによって、セルノードＣＮの電位が十分に充電された後にプリチャージが行なわれるようにすることも可能である。
【００７８】
また、図１に示した実施の形態において、モードレジスターセット信号ＭＲＳに対応する別の制御信号を状態制御部１で生成し、この制御信号によって周波数レジスター４を制御することが可能である。
【００７９】
また、ＤＤＲ（Double Data Rate）ＳＤＲＡＭ（Synchronous ＤＲＡＭ）の場合には、ＤＤＲ ＳＤＲＡＭで一般的に使用されるが同期式半導体メモリ装置では使用されない複数のモードを制御するために用いられるＥＭＲＳ（extended ＭＲＳ）を、モードレジスターセット信号ＭＲＳに対応する信号として使用して周波数レジスター４を制御することも可能である。
【００８０】
【発明の効果】
上記したように、本発明に係る同期式半導体メモリ装置は、同期の基準信号として使用されるクロック信号の周波数に対応する周波数情報を生成し、その周波数情報を利用してワードラインがディスエーブルされるタイミングを適切に設定することによって、メモリセルへのアクセス時における動作不良を防止し、アクセス効率を高めることができる。
【００８１】
さらに、本発明に係る同期式半導体メモリ装置は、同期の基準信号として使用されるクロック信号の周波数を検出し、その検出された結果に対応する周波数情報を生成し、その周波数情報を利用してワードラインがディスエーブルされるタイミングを適切に設定することによって、メモリセルへのアクセス時における動作不良を防止し、アクセス効率を高めることができる。
【００８２】
なお、本発明について、好ましい実施の形態に基づいて説明したが、これらの実施の形態は例示を目的とするものであり、当業者であれば、本発明に係る技術思想の範囲内で種々の改良、変更、付加等が可能であり、このような改良、変更、付加等も、本発明の技術的範囲に属するものである。
【図面の簡単な説明】
【図１】  本発明の実施の形態に係る同期式半導体メモリ装置の主要部分の構成を示すブロック図である。
【図２】  図１に示した同期式半導体メモリ装置に低周波数のクロック信号が入力される場合の動作タイミング図である。
【図３】  図１に示した同期式半導体メモリ装置に高周波数のクロック信号が入力される場合の動作タイミング図である。
【図４】  本発明の別の実施の形態に係る同期式半導体メモリ装置の主要部分の構成を示すブロック図である。
【図５】  本発明のさらに別の実施の形態に係る同期式半導体メモリ装置の主要部分の構成を示すブロック図である。
【符号の説明】
１、１１、２１      状態制御部
２、１２、２２      アドレスバッファ
３、１３、２３      モードレジスター
４      周波数レジスター
５、１５、２５      駆動部
６、１６、２６      データ入出力バッファ
７、１７、２７      メモリ部
８、１８、２８      バースト制御部
９、１９、２９      オートプリチャージ制御部
１０、２０、３０      ロー制御部
１４      周波数検出器
２４      ヒューズ部
【図１】
0004168232.tif 000002
【図２】
0004168232.tif 000003
【図３】
0004168232.tif 000004
【図４】
0004168232.tif 000005
【図５】
0004168232.tif 000006