【手続補正書】
【提出日】平成20年10月1日(2008.10.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体構造を形成する方法であって、
（ａ）単結晶シリコン基板を用意するステップと、
（ｂ）前記基板の上面にハードマスク層を形成するステップと、
（ｃ）光リソグラフィ・プロセスを行わずに、マスキング・パターンをもつナノマスク層を前記ハードマスク層の上面に形成するステップと、
（ｄ）前記マスキング・パターンを前記ハードマスク層にエッチングして、パターン化されたハードマスク層の上面から前記基板の上面まで延びる開口部を、該開口部又は該開口部間の隔たり、若しくは該開口部と該開口部間の隔たりとの両方がパターン化されたハードマスク層の上面に平行に延びる少なくとも１つの空間的広がり（ｓｐａｔｉａｌ  ｅｘｔｅｎｔ）を個別に有する形態で、パターン化されたハードマスク層を形成するステップと、
（ｅ）前記ナノマスク層を除去した後に、前記パターン化されたハードマスク層の開口部を埋める単結晶ＩＶ族半導体層を、前記パターン化されたハードマスク層の上面に形成するステップと、
を含む方法。
【請求項２】
前記単結晶ＩＶ族半導体層が、エピタキシャルシリコン、エピタキシャルゲルマニウム、又はシリコンとゲルマニウムのエピタキシャル混合物を堆積することによって形成されることを特徴とする請求項１に記載の方法。
【請求項３】
（ｆ）前記ＩＶ族半導体層をアニーリングするステップをさらに含む、請求項１に記載の方法。
【請求項４】
（ｆ）前記単結晶ＩＶ族半導体層の上面を平坦化するために化学機械研磨を行うステップをさらに含む、請求項１に記載の方法。
【請求項５】
前記パターン化されたハードマスク層がハードマスクのアイランドを含むか、又は前記開口部が前記パターン化されたハードマスク層内における穴であることを特徴とする請求項１に記載の方法。
【請求項６】
前記パターン化されたハードマスク層の上面が、前記単結晶ＩＶ族半導体層の上面より約２０ナノメートル乃至約３００ナノメートル下にあることを特徴とする請求項１に記載の方法。
【請求項７】
前記ナノマスク層が２つ又はそれ以上の異なるポリマーを含むブロックコポリマー層からなり、該ブロックコポリマー層から前記ポリマーのうちの１つの全て又は一部が除去されることを特徴とする請求項１に記載の方法。
【請求項８】
前記ナノマスク層がナノ結晶を含むことを特徴とする請求項１に記載の方法。
【請求項９】
前記単結晶ＩＶ族半導体層の上面にゲート誘電体を形成するステップと、  
前記ゲート誘電体の上面にゲート電極を形成するステップと、
前記ゲート電極の両側において前記単結晶ＩＶ族半導体層にソース及びドレインを形成するステップと、
をさらに含む、請求項１に記載の方法。
【請求項１０】
前記ステップ（ｂ）と前記ステップ（ｃ）との間で、前記ソース及び前記ドレインの形成のために確保された前記単結晶ＩＶ族半導体層の領域上の前記ハードマスク層の上面に保護層を形成するステップをさらに含み、前記保護層は、前記マスキング・パターンが前記ハードマスク層に転写されるのを防止することを特徴とする請求項９に記載の方法。
【請求項１１】
前記少なくとも１つの空間的広がりが、約２ナノメートル乃至約１００ナノメートルであることを特徴とする請求項１に記載の方法。
【請求項１２】
前記単結晶ＩＶ族半導体層がＳｉｘＧｅｙを含み、ここでｘ＝０から１及びｙ＝ｘ−１であることを特徴とする請求項１に記載の方法。
【請求項１３】
半導体構造を形成する方法であって、
（ａ）単結晶シリコン基板を用意するステップと、
（ｂ）前記基板の上面にダミー・ゲートを形成するステップと、
（ｃ）光リソグラフィ・プロセスを行わずに、マスキング・パターンをもつナノマスク層を前記基板の上面及び前記ダミー・ゲートの上面に形成するステップと、
（ｄ）前記ダミー・ゲートによって前記基板がカバーされていない場所で前記マスキング・パターンを前記基板にエッチングして、前記基板の上面から所定の距離だけ前記基板の中に延びる開口部を、該開口部又は該開口部間の隔たり、若しくは該開口部と該開口部間の隔たりとの両方が前記パターン化された層の上面に平行に延びる少なくとも１つの空間的広がりを個別に有する形態で、前記基板にパターン化されたシリコン領域を形成するステップと、
（ｅ）前記ナノマスク層を除去した後に、前記基板の上面及び前記開口部の側壁に保護層を形成するステップと、
（ｆ）前記開口部の底面において露出された前記基板を酸化させて、パターン化された埋設二酸化ケイ素層を形成するステップと、
（ｇ）前記開口部の前記側壁から前記保護層を除去するステップと、
（ｈ）前記開口部を単結晶ＩＶ族半導体材料で埋めるステップと、
を含む方法。
【請求項１４】
前記ステップ（ｈ）が、前記開口部にポリ−ＳｉｘＧｅｙ、ここでｘ＝０から１及びｙ＝ｘ−１、を選択的に堆積させ、前記ＳｉｘＧｅｙをアニーリングすることを含む、請求項１３に記載の方法。
【請求項１５】
前記開口部が、エピタキシャルＳｉｘＧｅｙを前記開口部に堆積させることによって、単結晶ＳｉｘＧｅｙ、ここでｘ＝０から１及びｙ＝ｘ−１、で埋められることを特徴とする請求項１３に記載の方法。
【請求項１６】
前記基板の前記ダミー・ゲートの両側にソース及びドレインを形成するステップと、
前記ダミー・ゲート及び前記ダミー・ゲートによってカバーされない前記基板の上面に平坦化層を形成するステップと、
前記平坦化層の上面と前記ダミー・ゲートの上面を共面化するステップと、
前記ダミー・ゲートを除去するステップと、
前記ダミー・ゲートを除去することによって露出された前記基板の上面にゲート誘電体を形成するステップと、
前記ソース及び前記ドレインと自己位置合わせするゲート電極を前記ゲート誘電体の上面に形成するステップと、
をさらに含む、請求項１３に記載の方法。
【請求項１７】
前記パターン化された埋設二酸化ケイ素層が前記ソース及び前記ドレインの下に延びることを特徴とする請求項１６に記載の方法。
【請求項１８】
前記パターン化された埋設二酸化ケイ素層が前記ゲート電極の下に完全には延びないことを特徴とする請求項１６に記載の方法。
【請求項１９】
前記ステップ（ａ）の前に、前記基板に埋設された酸素リッチ層を形成することをさらに含む、請求項１３に記載の方法。
【請求項２０】
前記開口部が、前記基板の上面から前記酸素リッチ層に延びることを特徴とする請求項１９に記載の方法。
【請求項２１】
半導体構造を形成する方法であって、
（ａ）単結晶シリコン基板を用意するステップと、
（ｂ）前記基板の上面にダミー・ゲートを形成するステップと、
（ｃ）光リソグラフィ・プロセスを行わずに、マスキング・パターンをもつナノマスク層を前記基板の上面及び前記ダミー・ゲートの上面に形成するステップと、
（ｄ）前記ダミー・ゲートによって前記基板がカバーされていない場所で前記マスキング・パターンを前記基板にエッチングして、前記基板の上面から所定の距離だけ前記基板の中に延びる開口部を、該開口部又は該開口部間の隔たり、若しくは該開口部と前記該開口部間の隔たりとの両方が前記パターン化された層の上面に平行に延びる少なくとも１つの空間的広がりを個別に有する形態で、前記基板に形成するステップと、
（ｅ）前記基板をアニーリングして、前記基板の上面に隣接してシリコンをリフローさせ、前記基板の上面から前記開口部をシールオフし、前記開口部を埋設間隙に合体させるステップと、
を含む方法。
【請求項２２】
前記基板の前記ダミー・ゲートの両側にソース及びドレインを形成するステップと、
前記ダミー・ゲート及び前記ダミー・ゲートによってカバーされない前記基板の上面に平坦化層を形成するステップと、
前記平坦化層の上面と前記ダミー・ゲートの上面を共面化するステップと、
前記ダミー・ゲートを除去するステップと、
前記ダミー・ゲートを除去することによって露出された前記基板の上面にゲート誘電体を形成するステップと、  前記ソース及び前記ドレインと自己位置合わせするゲート電極を前記ゲート誘電体の上面に形成するステップと、
をさらに含む、請求項２１に記載の方法。
【請求項２３】
前記１つ又はそれ以上の埋設間隙が前記ソースの下に延び、１つ又はそれ以上の埋設間隙が前記ドレインの下に延びることを特徴とする請求項２２に記載の方法。
【請求項２４】
半導体構造であって、
シリコン下層と、前記シリコン下層の上面上のパターン化された埋設酸化物層とを含み、前記パターン化された埋設酸化物層が開口部を有し、該開口部が前記パターン化された埋設酸化物層を通って延び、かつ、単結晶ＩＶ族半導体材料で埋められており、前記パターン化された埋設酸化物層の上に単結晶ＩＶ族半導体層があり、前記開口部の幅又は前記開口部間の隔たり、若しくは前記開口部と前記開口部間の隔たりとの両方が、光リソグラフィにより画定可能な寸法より小さい少なくとも１つの空間的広がりを個別に有し、前記少なくとも１つの空間的広がりが基板の上面に平行に延びるようにされた基板と、
前記シリコン基板の上面のゲート誘電体と、
前記ゲート誘電体の上面のゲート電極と、
前記基板に形成された前記ゲート電極の両側のソース及びドレインと、
を含む半導体構造。
【請求項２５】
前記パターン化された埋設酸化物層が、前記ソース及び前記ドレインの下では延びないが前記ゲート電極の下では延びることを特徴とする請求項２４に記載の構造。
【請求項２６】
前記パターン化された埋設酸化物層が、前記ゲート電極の下に延び、かつ前記ソース及び前記ドレインの下に部分的に延びることを特徴とする請求項２４に記載の構造。
【請求項２７】
前記ソース及び前記ドレインの下に延びる連続埋設酸化物層をさらに含み、前記パターン化された埋設酸化物層が前記ゲート電極の下に延びることを特徴とする請求項２４に記載の構造。
【請求項２８】
半導体構造であって、
シリコン基板と、
前記シリコン基板の上面のゲート誘電体と、
前記ゲート誘電体の上面のゲート電極と、
前記基板に形成された前記ゲート電極の両側のソース及びドレインと、
前記ソースの下の前記基板の第１の間隙又は間隙の群と、
前記ドレインの下の前記基板の第２の間隙又は間隙の群と、
を含む半導体構造。
【請求項２９】
前記第１又は前記第２の間隙の最上面が、前記基板の上面より約２０ナノメートルから約３００ナノメートルまでの間だけ下にあり、又は、前記基板の上面に最も近い前記第１及び前記第２群の間隙の最上面が、前記基板の上面より約２０ナノメートル乃至約３００ナノメートル下にあることを特徴とする請求項２８に記載の構造。
【請求項３０】
前記第１及び前記第２の間隙又は間隙群は、前記ゲート電極の下には延びないことを特徴とする請求項２８に記載の構造。
【請求項３１】
前記第１及び前記第２の間隙又は間隙群は、前記ゲート電極の下に部分的に延びることを特徴とする請求項２８に記載の構造。