【手続補正書】
【提出日】平成20年7月17日(2008.7.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】 半導体基板のフローティングゲートメモリセルの半導体メモリアレイを形成する自己整合方法であって、各メモリセルは、フローティングゲートと、第１の端子と、その間にチャネル領域を持つ第２の端子と、コントロールゲートとを有し、該方法は、
ａ）互いに概ね平行であり、第１の方向に延びる基板上に、隣接する各絶縁領域間に活性領域を持つ、複数の離隔した絶縁領域を形成するステップであって、該活性領域は、半導体基板上に絶縁材料の第１の層と、絶縁材料の第１の層上に導電性材料の第１の層を備える、形成ステップと、
ｂ）互いに概ね平行であり、前記第１の方向と概ね垂直な第２の方向に延びる、前記活性領域及び絶縁領域を横切る複数の離隔した第１のトレンチを形成するステップであって、該第１のトレンチのそれぞれがその中に形成されるくぼみを持つ側壁を有する、形成ステップと、
ｃ）導電性材料の第１のブロックを形成するために、前記第１のトレンチのそれぞれを導電性材料で満たすステップであって、各活性領域の該第１のブロックのために、前記第１のブロックは、導電性材料の前記第１の層に隣接し、それから絶縁される前記第１のトレンチ側壁のくぼみの下に形成される下部と、該くぼみの上部に形成される上部とを含む、充填ステップと、
ｄ）前記基板に複数の第１の端子を形成するステップであって、各前記活性領域では、該第１の端子のそれぞれは、導電性材料の前記第１のブロックの一つに隣接し、電気的に接続される、形成ステップと、
ｅ）前記基板に複数の第２の端子を形成するステップであって、各前記活性領域では、該第２の端子のそれぞれは、前記第１の端子から離隔される、形成ステップと、
を有することを特徴とする自己整合方法。
【請求項２】 導電性材料の前記第１のブロックは、概ねＴ型であることを特徴とする請求項１記載の方法。
【請求項３】 導電性材料の前記第１のブロックのそれぞれ上に金属化シリコンの層を形成するステップを更に有することを特徴とする請求項１記載の方法。
【請求項４】 導電性材料の第１のブロックを形成する前に、第１のトレンチに導電性材料の第２の層を形成するステップを更に有することを特徴とする請求項１記載の方法。
【請求項５】 第１のトレンチのそれぞれの側壁に沿って絶縁材料の第２の層を形成するステップであって、各第１のブロックの下部及び上部が絶縁材料の第２の層によって導電性材料の第１の層から絶縁される、形成ステップを更に有することを特徴とする請求項１記載の方法。
【請求項６】 互いに及び第１のトレンチと概ね平行である複数の離隔された第２のトレンチを形成するステップと、
第２のトレンチに導電性材料の第２のブロックを形成するステップであって、導電性材料の各第２のブロックのために、第２のブロックは、導電性材料の第１の層に隣接して配置され、それから絶縁される下部と、導電性材料の第１の層上に配置され、それから絶縁される上部とを含む、形成ステップと、
を更に有することを特徴とする請求項１記載の方法。
【請求項７】 導電性材料の第２のブロックのそれぞれ上に金属化シリコンの層を形成するステップを更に有することを特徴とする請求項６記載の方法。
【請求項８】 第１のトレンチの形成ステップは、
導電性材料の第１の層上に第１の材料の少なくとも一つの層を形成するステップと、
第１のトレンチの上部を形成するために、前記第１の材料の少なくとも一つの層を通して、選択的にエッチングするステップと、
第１のトレンチの底表面に沿って第２の材料の少なくとも一つの層を形成するステップと、
第１のトレンチのそれぞれの側壁上に側壁スペーサを形成するステップと、
導電性材料の第１の層の部分を曝すために、第１のトレンチのそれぞれの側壁スペーサ間に、前記第２の材料の少なくとも一つの層を通してエッチングするステップと、
第１のトレンチの底部分を形成するために、導電性材料の第１の層の曝された部分をエッチングするステップと、
を有し、側壁くぼみは、第１のトレンチの上部と底部の間に形成されることを特徴とする請求項１記載の方法。
【請求項９】 各導電性材料の側壁に沿って絶縁材料の側壁スペーサを形成するステップと、
第２の端子のそれぞれ上に金属化シリコンの層を形成するステップであって、金属化シリコンの層のそれぞれは、側壁スペーサの一つに自己整合される、形成ステップと、
を更に有することを特徴とする請求項６記載の方法。
【請求項１０】 金属化シリコンの層のそれぞれ上で、その上に自己整合された側壁スペーサに対して導電性材料を形成するステップを更に有することを特徴とする請求項９記載の方法。
【請求項１１】 前記側壁スペーサのそれぞれの形成ステップは、側壁スペーサと導電性材料の第２のブロックの側壁との間に、絶縁材料の層を形成するステップを含むことを特徴とする請求項９記載の方法。
【請求項１２】 第２のトレンチ内に、導電性材料の第２のブロックに隣接して材料の第３のブロックを形成するステップと、
導電性材料の第２のブロックのそれぞれ上に金属化シリコンの層を形成するステップであって、各第２のトレンチのために、材料の第３のブロックの一つの側壁は、導電性材料の第２のブロックの端部に金属化シリコン層の端部を整合する、形成ステップと、
金属化シリコンの層上に絶縁材料の第２の層を形成するステップであって、各第２のトレンチのために、材料の第３のブロックの一つの側壁は、金属化シリコンの端部と導電性材料の第２のブロックのそれぞれとに、絶縁材料の第２の層の端部を整合する、形成ステップと、
を更に有することを特徴とする請求項６記載の方法。
【請求項１３】 側壁スペーサの対が概ねその間の第２の端子の一つに隣接するが、それとは互いに離隔するように、導電性材料の各第２のブロックの側壁に沿って、絶縁材料の側壁スペーサを形成するステップと、金属化シリコンの層が側壁スペーサの対応する対によって第２の端子の一つに自己整合されるように、該第２の端子の一つに対応する側壁スペーサ対間の第２の端子の各一つ上に金属化シリコンの層を形成するステップと、
導電性材料の第２のブロック上に保護絶縁材料の層を形成するステップと、
活性領域上にパッシベーション材料の層を形成するステップと、
パッシベーション材料を通してコンタクト孔を形成するステップであって、該コンタクト孔は、金属化シリコン層の一つに向かって下方に延伸し、その部分を曝し、側壁スペーサの対応する対によって境界をなす下部を有し、側壁スペーサの対応する対間の間隔より広い上部を有する、形成ステップと、
導電性材料で各コンタクト孔を満たすステップと、
を更に有することを特徴とする請求項６記載の方法。
【請求項１４】 前記第１のトレンチのそれぞれは、上部及び下部を有し、上部は下部より大きい幅を有し、
各第１のブロック下部は、第１のトレンチの一つの下部の一つに形成され、
各第１のブロック上部は、第１のトレンチの一つの上部の一つに形成されることを特徴とする請求項１記載の方法。
【請求項１５】 第１の伝導型の半導体材料の基板と、
それぞれの隣接する絶縁領域対間に活性領域を持つ、概ね互いに平行であり、第１の方向に延びる前記基板上に形成される離隔された絶縁領域と、
前記第１の方向に延びるメモリセル対の縦列を含む前記活性領域のそれぞれであって、該メモリセル対のそれぞれは、前記第１及び第２の領域の間の基板に形成されるチャネル領域を持つ第２の伝導型を有する該基板で離隔される第１の領域及び第２の領域対と、前記チャネル領域上に含む前記基板の上に配置される第１の絶縁層と、それぞれが前記第１の絶縁層の上に配置され、前記チャネル領域の一つの一部及び前記第１の領域の一部を超えて延伸する電気的に導電性のフローティングゲート対と、前記基板の前記第１の領域の上に配置され、それに電気的に接続される電気的に導電性のソース領域であって、前記フローティングゲート対に隣接して配置され、それから絶縁される下部と、前記フローティングゲート対の上に配置され、それから絶縁される上部とを有するソース領域とを含む、前記活性領域のそれぞれと、
を備えることを特徴とする電気的にプログラム及び消去可能なメモリ装置のアレイ。
【請求項１６】 前記ソース領域上部は、ソース領域下部よりも大きい幅を有することを特徴とする請求項１５記載の装置。
【請求項１７】 前記ソース領域は、概ねＴ型の断面を有することを特徴とする請求項１６記載の装置。
【請求項１８】 前記ソース領域のそれぞれは、前記第１の方向に概ね垂直な第２の方向に、前記活性領域及び絶縁領域を渡って延び、該活性領域のそれぞれでメモリセル対の一つを遮断することを特徴とする請求項１５記載の装置。
【請求項１９】 前記メモリセル対のそれぞれは、各フローティングゲート上で、それに隣接して配置され、それを通じて電荷のFowler-Nordheim tunneling（ファウラー・ノルドハイムトンネリング）を可能にする厚さを有する第２の絶縁層と、
第１及び第２の部分をそれぞれ有し、第１のコントロールゲート部分が第２の絶縁層及びフローティングゲートの一つに隣接して配置され、第２のコントロールゲート部分が第２の絶縁層の一部及びフローティングゲートの一つの一部上に配置される、電気的に導電性のコントロールゲート対と、
を更に備えることを特徴とする請求項１５記載の装置。
【請求項２０】 前記コントロールゲートのそれぞれは、前記第１の方向に概ね垂直な第２の方向に、前記活性領域及び絶縁領域を渡って延び、該活性領域のそれぞれでメモリセル対の一つを遮断することを特徴とする請求項１９記載の装置。
【請求項２１】 第１の伝導型の半導体材料の基板と、
その間にチャネル領域を持つ、第２の伝導型の基板の第１及び第２の離隔領域と、
前記基板の上に配置される第１の絶縁層と、
前記第１の絶縁層の上に配置され、前記チャネル領域の一部と前記第１の領域の一部を越えて延伸する電気的に導電性のフローティングゲートと、
前記基板の第１の領域の上に配置され、それと電気的に接続される電気的に導電性のソース領域であって、前記フローティングゲートに隣接して配置され、それから絶縁される下部と、前記フローティングゲートの上に配置され、それから絶縁される上部とを有する、ソース領域と、
を備えることを特徴とする電気的にプログラム及び消去可能なメモリ装置。
【請求項２２】 前記ソース領域上部は、前記ソース領域下部よりも大きい幅を有することを特徴とする請求項２１記載の装置。
【請求項２３】 前記ソース領域は、概ねＴ型の断面を有することを特徴とする請求項２２記載の装置。
【請求項２４】 前記フローティングゲート上で、それに隣接して配置され、それを通じて電荷のFowler-Nordheim tunneling（ファウラー・ノルドハイムトンネリング）を可能にする厚さを有する第２の絶縁層と、
第１及び第２の部分をそれぞれ有し、第１のコントロールゲート部分が第２の絶縁層及びフローティングゲートに隣接して配置され、第２のコントロールゲート部分が第２の絶縁層の一部及びフローティングゲートの一部上に配置される、電気的に導電性のコントロールゲート対と、
を更に備えることを特徴とする請求項２１記載の装置。