(57)【特許請求の範囲】
【請求項１】
直流入力電源に接続されたスイッチング回路と、前記スイッチング回路の一方の出力に接続された第一のインダクタと、前記スイッチング回路の他方の出力と前記インダクタとの間に接続された１次巻線を有するトランスと、前記トランスの２次巻線に接続され、前記トランスの出力電圧を整流する出力整流回路と、前記出力整流回路に接続され、少なくとも第二のインダクタを含み、前記出力整流回路の出力電圧を平滑する出力平滑回路と、制御回路と、前記スイッチング回路のオン／オフを制御するドライブ回路と、前記スイッチング回路に対するスイッチング動作の指示に応答して、前記第二のインダクタに流れるインダクタ電流の値を検出する電流検出回路とを備え、前記制御回路が、前記電流検出回路によって検出された前記インダクタ電流の値ＩＬを補正する補正手段を含み、前記補正手段が、次式（１）に基づいて、
△ｉ＝（Ｖ２−Ｖ０）Ｔｄｅｌａｙ／Ｌｆ      （式１）
前記電流検出回路によって検出された前記インダクタ電流の値ＩＬと前記インダクタ電流のピーク値ＩＬ’との誤差△ｉを算出し（ここに、Ｖ２は前記出力整流回路の出力電圧、Ｖ０は前記出力平滑回路の出力電圧であり、Ｔｄｅｌａｙは、前記制御回路から前記ドライブ回路に入力される入力信号に対する前記ドライブ回路の前記スイッチング回路への出力信号の遅延時間である。）、次式（２）に基づいて、前記電流検出回路によって検出された前記インダクタ電流の値ＩＬを、実質的に前記インダクタ電流のピーク値ＩＬ’に補正して、前記ドライブ回路を駆動することを特徴とするスイッチング電源装置。
ＩＬ’＝ＩＬ＋△ｉ                          （式２）
【請求項２】
前記補正手段による前記電流検出回路によって検出された前記インダクタ電流の値ＩＬの補正が、ソフトウェア的に実行されることを特徴とする請求項１に記載のスイッチング電源装置。
【請求項３】
前記補正手段による前記誤差△ｉの算出および前記電流検出回路によって検出された前記インダクタ電流の値ＩＬの補正の少なくとも一方が、ハードウェア的に実行されることを特徴とする請求項１に記載のスイッチング電源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチング電源装置に関し、さらに詳細には、正しい動作タイミングを得ることができるスイッチング電源装置に関する。
【０００２】
【従来の技術】
従来より、スイッチング電源装置として、いわゆるＤＣ／ＤＣコンバータが知られている。代表的なＤＣ／ＤＣコンバータは、スイッチング回路を用いて直流入力を一旦交流に変換した後、トランスを用いてこれを変圧（昇圧または降圧）し、さらに、出力回路を用いてこれを直流に変換する装置であり、これによって入力電圧とは異なる電圧を持った直流出力を得ることができる。
【０００３】
ここで、ＤＣ／ＤＣコンバータに用いられる出力回路として、チョークインプット方式平滑回路が用いられることがある。ＤＣ／ＤＣコンバータの出力回路としてチョークインプット方式平滑回路を用いた場合、出力電圧やインダクタ電流等を監視することにより、出力電圧が一定値となるようにスイッチング回路の動作制御がなされる。
【０００４】
このような動作制御を行う例としては、特開平１１−２０６１１９号公報に記載されたスイッチング電源装置がある。
【０００５】
同公報に記載されたスイッチング電源装置では、所定のタイミングにて出力電圧やインダクタ電流等をサンプリングし、これに基づき所定のアルゴリズムに沿った演算を行うことによって動作タイミングを決定している。
【０００６】
【発明が解決しようとする課題】
一般に、スイッチング電源装置のスイッチング回路には、駆動能力の大きいスイッチ素子（トランジスタ等）が用いられるため、かかるスイッチ素子のオン／オフを制御するためにはドライブ回路が用いられることが多い。一方、演算に用いられるインダクタ電流等のデータは、所定のタイミング、たとえば、スイッチ素子がターンオフしたタイミングにおける値を用いる必要がある。
【０００７】
ところが、ドライブ回路は所定の遅延を有することから、スイッチングを指示したタイミングと実際にスイッチ素子がターンオフするタイミングとの間には所定のズレが生じる。このため、スイッチングを指示するタイミングに応答してインダクタ電流等をサンプリングすると、サンプリングのタイミングが所望のタイミングからずれてしまい、誤差を含んだデータをサンプリングすることになってしまう。かかる誤差のため、演算の結果得られる動作タイミングにも狂いを生じるので、必ずしもスイッチング回路の正しい動作タイミングを得ることができなかった。
【０００８】
したがって、本発明の目的は、スイッチング回路のスイッチ素子を制御するための信号経路に遅延が存在する場合であっても、正しい動作タイミングを得ることができるスイッチング電源装置を提供することである。
【０００９】
【課題を解決するための手段】
本発明のかかる目的は、直流入力電源に接続されたスイッチング回路と、前記スイッチング回路の一方の出力に接続された第一のインダクタと、前記スイッチング回路の他方の出力と前記インダクタとの間に接続された１次巻線を有するトランスと、前記トランスの２次巻線に接続され、前記トランスの出力電圧を整流する出力整流回路と、前記出力整流回路に接続され、少なくとも第二のインダクタを含み、前記出力整流回路の出力電圧を平滑する出力平滑回路と、制御回路と、前記スイッチング回路のオン／オフを制御するドライブ回路と、前記スイッチング回路に対するスイッチング動作の指示に応答して、前記第二のインダクタに流れるインダクタ電流の値を検出する電流検出回路とを備え、前記制御回路が、前記電流検出回路によって検出された前記インダクタ電流の値ＩＬを補正する補正手段を含み、前記補正手段が、次式（１）に基づいて、
△ｉ＝（Ｖ２−Ｖ０）Ｔｄｅｌａｙ／Ｌｆ      （式１）
前記電流検出回路によって検出された前記インダクタ電流の値ＩＬと前記インダクタ電流のピーク値ＩＬ’との誤差△ｉを算出し（ここに、Ｖ２は前記出力整流回路の出力電圧、Ｖ０は前記出力平滑回路の出力電圧であり、Ｔｄｅｌａｙは、前記制御回路から前記ドライブ回路に入力される入力信号に対する前記ドライブ回路の前記スイッチング回路への出力信号の遅延時間である。）、次式（２）に基づいて、前記電流検出回路によって検出された前記インダクタ電流の値ＩＬを、実質的に前記インダクタ電流のピーク値ＩＬ’に補正して、前記ドライブ回路を駆動することを特徴とするスイッチング電源装置。
ＩＬ’＝ＩＬ＋△ｉ                          （式２）
【００１０】
本発明によれば、スイッチング回路のオン／オフを制御するドライブ回路に遅延が存在する場合であっても、電流検出回路によって検出されたインダクタ電流の値ＩＬが実質的に前記インダクタ電流のピーク値ＩＬ’に補正されるから、ドライブ回路の遅延を考慮した正しいインダクタ電流の値を得ることができ、したがって、正しい動作タイミングを得ることが可能となる。
【００１１】
本発明の好ましい実施態様においては、前記補正手段による前記電流検出回路によって検出された前記インダクタ電流の値ＩＬの補正が、ソフトウェア的に実行される。
【００１２】
本発明の別の好ましい実施態様においては、前記補正手段による前記誤差△ｉの算出および前記電流検出回路によって検出された前記インダクタ電流の値ＩＬの補正の少なくとも一方が、ハードウェア的に実行される。
【００１８】
本発明の前記目的はまた、スイッチング動作により直流入力を交流に変換する直流−交流変換手段と、少なくともインダクタを有し前記交流を直流出力に変換する交流−直流変換手段と、前記直流−交流変換手段の前記スイッチング動作を制御する制御回路とを備え、前記制御回路が、前記インダクタに流れるインダクタ電流の値を周期的に検出する第１の手段と、少なくとも前記第１の手段による検出結果に基づいて前記直流−交流変換手段に対し前記スイッチング動作を指示する第２の手段とを含み、前記第１の手段による前記検出が、前記第２の手段により前記指示が行われた後、所定時間経過後に行われることを特徴とするスイッチング電源装置によって達成される。
【００１９】
本発明によれば、直流−交流変換手段によるスイッチング動作を制御するための信号経路に遅延が存在する場合であっても、インダクタ電流の検出が、直流−交流変換手段に対するスイッチング動作の指示から所定時間経過後に行われることから、かかる遅延を考慮した正しいインダクタ電流の値を得ることができる。このため、正しい動作タイミングを得ることが可能となる。
【００２０】
本発明の好ましい実施態様においては、前記所定時間が、前記第２の手段が前記直流−交流変換手段に対して前記スイッチング動作を指示してから、前記直流−交流変換手段が前記スイッチング動作を行うまでの遅延時間に実質的に等しい。
【００２１】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の好ましい実施態様について詳細に説明する。
【００２２】
図１は、本発明の好ましい実施態様にかかるスイッチング電源装置を示す回路図である。
【００２３】
図１に示されるように、本実施態様にかかるスイッチング電源装置は、直流入力電源１に接続されたスイッチング回路２と、スイッチング回路２の一方の出力に接続されたインダクタ３と、スイッチング回路２の他方の出力とインダクタ３との間に接続された１次巻線を有するメイントランス４と、メイントランス４の２次巻線に接続された出力整流回路５と、出力整流回路５に接続された出力平滑回路６と、制御回路７と、ドライブ回路８とを備え、出力平滑回路６の出力は負荷９に接続されている。
【００２４】
スイッチング回路２は、直流入力電源１間に直列に接続されたスイッチ素子１１及び１２と、同じく直流入力電源１間に直列に接続されたスイッチ素子１３及び１４とを備え、スイッチ素子１１及び１２の節点はインダクタ３を介してメイントランス４の１次巻線の一端に接続されるとともに、スイッチ素子１３及び１４の節点はメイントランス４の１次巻線の他端に直接接続されている。図１に示されるように、本実施態様においては、スイッチ素子１１〜１４として、ｎチャンネル型のＭＯＳＦＥＴを用いている。
【００２５】
インダクタ３は、スイッチ素子１１〜１４が有する寄生容量とともに共振回路を構成する。これにより、スイッチ素子１１〜１４のターンオンはＺＶＳ（Ｚｅｒｏ  Ｖｏｌｔａｇｅ  Ｓｗｉｔｃｈｉｎｇ）が可能となるので、スイッチングロスが低減されるとともに、ノイズの発生が抑えられる。
【００２６】
メイントランス４は、１次巻線と２次巻線との巻数比が１：ｍであるトランスであり、図１に示されるように２つの２次巻線を備えている。これら２つの２次巻線の中点は、負荷９の負側端子に接続される。以下、メイントランス４の１次巻線に発生する電圧をＶ１と定義する。
【００２７】
出力整流回路５は、メイントランス４の２次巻線の端部にそれぞれアノードが接続された２つのダイオード１５及び１６を備えており、これら２つのダイオードのカソードは共通接続されている。以下、これら２つのダイオード１５及び１６の共通カソード接続点を「整流点」と呼び、ここに現れる電圧をＶ２と定義する。
【００２８】
出力平滑回路６は、上記整流点と負荷９の正側端子との間に接続されたインダクタ１７と、負荷９の両端間に接続されたコンデンサ１８とを備える。以下、負荷９の両端間に現れる電圧を「出力電圧（Ｖｏ）」と呼び、負荷９に流れる電流を「出力電流（Ｉｏ）」と呼ぶ。また、インダクタ１７に流れる電流を「インダクタ電流ＩＬ」と呼ぶ。図１に示されるように、負荷９の負側端子とメイントランス４との間には、インダクタ電流ＩＬを検出する電流検出回路１９が設けられている。
【００２９】
制御回路７は、出力電圧Ｖｏをサンプル／ホールドするサンプル／ホールド回路２１と、電流検出回路１９により検出されたインダクタ電流ＩＬをサンプル／ホールドするサンプル／ホールド回路２２と、整流点の電圧Ｖ２をサンプル／ホールドするサンプル／ホールド回路２３と、これらサンプル／ホールド回路２１〜２３に保持されたアナログ値をそれぞれデジタル値に変換するＡ／Ｄコンバータ２４〜２６と、これらＡ／Ｄコンバータ２４〜２６からのデジタル出力に基づいて所定の演算を行う演算部２７と、演算部２７による演算結果に基づき、スイッチ素子１１〜１４に与えるべき位相制御信号（ｇｓ１１〜ｇｓ１４）を生成する位相制御信号生成部２８とを備える。サンプル／ホールド回路２１及び２２によるサンプリングは、演算部２７により生成されるサンプリング信号Ｓに応答して行われる。
【００３０】
図２は、ドライブ回路８の内部構成を概略的に示す回路図である。
【００３１】
図２に示されるように、ドライブ回路８は４つのドライバ３１〜３４からなる。ドライバ３１〜３４は、それぞれ対応する位相制御信号（ｇｓ１１〜ｇｓ１４）を受けてこれをスイッチング回路２のスイッチ素子１１〜１４を駆動可能な電圧、電流レベルに増幅した位相制御信号（ＧＳ１１〜ＧＳ１４）を生成し、これを対応するスイッチ素子１１〜１４のゲートにそれぞれ供給する。尚、ドライバ３１〜３４には、いずれも所定の遅延が存在するため、出力される位相制御信号（ＧＳ１１〜ＧＳ１４）の波形は、入力された位相制御信号（ｇｓ１１〜ｇｓ１４）の波形よりも当該遅延分だけ遅れた波形となる。
【００３２】
図３は、本実施態様にかかるスイッチング電源装置の基本動作を示す動作波形図である。
【００３３】
本実施態様にかかるスイッチング電源装置の基本的な動作は次の通りである。すなわち、ＧＳ１１及びＧＳ１４がいずれもハイレベルである期間、すなわちスイッチ素子１１及び１４がともにオンしている期間においてメイントランス４の１次巻線に直流入力電源１からの入力電圧Ｖｉｎを一方向に印加し、ＧＳ１２及びＧＳ１３がいずれもハイレベルである期間、すなわちスイッチ素子１２及び１３がともにオンしている期間においてメイントランス４の１次巻線に直流入力電源１からの入力電圧Ｖｉｎを逆方向に印加することによって、メイントランス４の１次巻線に発生する電圧Ｖ１を交流波形とする。かかる交流波形の波高値は、メイントランス４の２次巻線においてｍ倍とされ、さらに出力整流回路５によって整流される。
【００３４】
ここで、図３においてＧＳ１１及びＧＳ１４がいずれもハイレベルである期間、並びに、ＧＳ１２及びＧＳ１３がいずれもハイレベルである期間の初期において、電圧Ｖ１、Ｖ２の電圧が発生せず、インダクタ電流ＩＬが下がり続けているのは、インダクタ１７のエネルギー回生が終了していないためである。
【００３５】
図３に示されるように、整流点の電圧Ｖ２の波形は、波高値がＶｉｎ×ｍである所定の幅を持ったパルス波形となり、その時間平均値が出力電圧Ｖｏとなる。したがって、出力電圧Ｖｏの値を制御するためには、ＧＳ１１及びＧＳ１４の位相並びにＧＳ１２及びＧＳ１３の位相を制御すればよい。さらに、インダクタ電流ＩＬの波形は、整流点の電圧波形Ｖ２及びインダクタ１７のインダクタンスにより決まるリプル電流を出力電流Ｉｏに重畳した波形となる。
【００３６】
さて、出力電圧Ｖｏを所望の一定値に保持するためには、位相制御信号（ｇｓ１１とｇｓ１４）の位相差及び位相制御信号（ｇｓ１２とｇｓ１３）の位相差を制御する必要があるが、かかる制御は、位相制御信号生成部２８が生成する位相制御信号の１周期の整数倍ごとに行われるサンプリングの結果に基づき、所定の演算を行うことによって行われる。かかる演算を正しく行うためには、一例として、インダクタ電流ＩＬのピークにおいてサンプリングを実行することが必要である。
【００３７】
ここで、インダクタ電流ＩＬのピークにおいてサンプリングを実行するためには、位相制御信号ＧＳ１１またはＧＳ１２の立ち下がりに応答してサンプリング信号Ｓを発生させればよいが、上述のとおり、ドライブ回路８を構成するドライバ３１〜３４の遅延により、ドライブ回路８に出力される位相制御信号（ＧＳ１１〜ＧＳ１４）の波形と入力される位相制御信号（ｇｓ１１〜ｇｓ１４）の波形とは一致しない。一方、演算部２７内の各種内部信号は、位相制御信号（ｇｓ１１〜ｇｓ１４）の波形と実質的に一致しているので、このような内部信号を用いてサンプリング信号Ｓを発生させると、サンプリングのタイミングがインダクタ電流ＩＬのピークからずれてしまう。
【００３８】
図４は、位相制御信号（ｇｓ１１〜ｇｓ１４）及び位相制御信号（ＧＳ１１〜ＧＳ１４）とインダクタ電流ＩＬの波形との関係を拡大して示すタイミング図である。
【００３９】
図４に示されるように、仮に、位相制御信号ｇｓ１１の立ち下がりエッジに応答してインダクタ電流ＩＬの値をサンプリングした場合、得られる値は、インダクタ電流ＩＬのピークよりも誤差△ｉだけ少ない値となる。このことは、位相制御信号ｇｓ１２の立ち下がりエッジに応答してインダクタ電流ＩＬの値をサンプリングした場合も同様である。
【００４０】
このため、本実施態様によるスイッチング電源装置においては、上記誤差△ｉを考慮してインダクタ電流ＩＬの補正が行われる。以下、インダクタ電流ＩＬの補正方法及び補正後のインダクタ電流ＩＬ（補正インダクタ電流ＩＬ’）に基づき位相制御信号（ｇｓ１１とｇｓ１４）の位相及び位相制御信号（ｇｓ１２とｇｓ１３）の位相を決定する方法について、詳細に説明する。
【００４１】
図５は、スイッチング回路２の動作タイミングを決定するアルゴリズムを示すフローチャートである。かかるアルゴリズムに沿った演算は、演算部２７内において、ソフトウェア的に実行される。
【００４２】
まず、演算部２７が位相制御信号ｇｓ１１の発生タイミングに応答してサンプリング信号Ｓを発生させると、これに応答して、サンプル／ホールド回路２１〜２３によるサンプリングが行われる（ステップＳ１）。上述のとおり、サンプル／ホールド回路２１は出力電圧Ｖｏをサンプリングし、サンプル／ホールド回路２２は電流検出回路１９により検出されたインダクタ電流ＩＬをサンプリングし、サンプル／ホールド回路２３は整流点の電圧Ｖ２をサンプリングする。これらサンプル／ホールド回路２１〜２３にそれぞれ保持されたアナログ値である出力電圧Ｖｏ、インダクタ電流ＩＬ及び電圧Ｖ２は、それぞれＡ／Ｄコンバータ２４〜２６によってデジタル信号に変換され、演算部２７に供給される。
【００４３】
かかるデジタル信号を受けた演算部２７においては、まず、式（１）に基づいて誤差△ｉが計算される（ステップＳ２）。
【００４４】
【数１】
0004167811.tif 000002
ここで、Ｔｄｅｌａｙは、位相制御信号（ｇｓ１１〜ｇｓ１４）に対する位相制御信号（ＧＳ１１〜ＧＳ１４）の遅延時間であり、ドライブ回路８を構成するドライバ３１〜３４の遅延時間と実質的に一致する。但し、ドライバ３１〜３４以外に、位相制御信号（ＧＳ１１〜ＧＳ１４）に実質的な遅延をもたらす要因が存在すれば、これをも考慮してＴｄｅｌａｙを決定することが好ましい。また、Ｌｆは、インダクタ１７のインダクタンスである。
【００４５】
このようにして誤差△ｉが求められると、次に、式（２）に基づいて補正インダクタ電流ＩＬ’が計算される（ステップＳ３）。
【００４６】
【数２】
0004167811.tif 000003
このようにして得られた補正インダクタ電流ＩＬ’の値は、インダクタ電流ＩＬのピーク値と実質的に等しくなる。
【００４７】
このようにして補正インダクタ電流ＩＬ’が求められると、補正インダクタ電流ＩＬ’等を用いて、位相制御信号（ｇｓ１１〜ｇｓ１４）を生成するための制御信号が実際に生成される（ステップＳ４）。
【００４８】
次に、制御信号の生成（ステップＳ４）について詳細に説明する。
【００４９】
図６は、制御信号の生成（ステップＳ４）をより詳細に示すフローチャートである。
【００５０】
制御信号の生成（ステップＳ４）においては、まず、式（３）に基づいて電流指令値ｉｒ（ｎ＋１）が計算される（ステップＳ１１）。ここで、電流指令値ｉｒ（ｎ＋１）とは、サンプリング点（ｎ＋１）におけるインダクタ電流ＩＬの制御目標値である。
【００５１】
【数３】
0004167811.tif 000004
ここで、ｎはサンプリング点を示す任意の正の整数である。△Ｖｏ（ｎ−１）とは、サンプリング点（ｎ−１）において得られた検出値を元に演算された△Ｖｏの値を指す。尚、Ｖｒｅｆは、要求される出力電圧値（基準電圧値）であり、Ｋ１及びＫ２はいずれも回路定数である。
【００５２】
このようにして電流指令値ｉｒ（ｎ＋１）が求められると、次に、式（４）に基づいて入力電圧推定値ｔｐｖ（ｎ）が計算される（ステップＳ１２）。ここで、入力電圧推定値ｔｐｖ（ｎ）とは、サンプリング点ｎ−１において検出された値を元に演算された値のことで、Ｔｓｗ／Ｖｓ（ｎ）で表すことができる。ここで、Ｔｓｗは、スイッチング周期の１／２、Ｖｓ（ｎ）は、入力電圧Ｖｉｎ（ｎ）にトランスの２次側巻数ｍを掛けたもので、ｍ×Ｖｉｎ（ｎ）である。
【００５３】
【数４】
0004167811.tif 000005
ここで、Ｋは回路定数であり、ｉｅ（ｎ−１）は推定電流値である。推定電流値ｉｅ（ｎ）とは、サンプリング点（ｎ）において予想されるインダクタ電流ＩＬの値である。式（４）では、サンプリング点（ｎ−２）にて得られた検出値を元に演算された推定電流値ｉｅ（ｎ−１）と、サンプリング点（ｎ−２）にて得られた検出値を元に演算された入力電圧推定値ｔｐｖ（ｎ−１）とを用いているので、初期状態のように推定電流値ｉｅ（ｎ−１）や入力電圧推定値ｔｐｖ（ｎ−１）が存在しない場合には、推定電流値ｉｅ（ｎ−１）が０（ゼロ）、入力電圧推定値ｔｐｖ（ｎ−１）が所定の値として計算される。
【００５４】
このようにして入力電圧推定値ｔｐｖ（ｎ）が求められると、次に、式（５）に基づいてしきい値Ｖｄ（ｎ）が計算される（ステップＳ１３）。
【００５５】
【数５】
0004167811.tif 000006
しきい値Ｖｄ（ｎ）の計算においては、演算部２７内のテーブル３０が参照される。すなわち、ステップＳ２にて求められた入力電圧推定値ｔｐｖ（ｎ）をアドレスとしたメモリの読み出しが行われ、ここに格納されたデータであるｔａｂｌｅ（ｔｐｖ（ｎ））が用いられる。かかるテーブル３０のアドレス（入力電圧推定値ｔｐｖ（ｎ））とこれに対応するデータ（ｔａｂｌｅ（ｔｐｖ（ｎ）））との関係を一般式で表すと、式（６）のとおりとなる。
【００５６】
【数６】
0004167811.tif 000007
ここで、Ｌｆは、インダクタ１７のインダクタンスである。
【００５７】
このようにしてしきい値Ｖｄが求められると、次に、しきい値Ｖｄ（ｎ）と基準電圧値Ｖｒｅｆとが比較される（ステップＳ１４）。
【００５８】
かかる比較は、インダクタ電流ＩＬが連続状態であるか不連続状態であるかを判断するために行われ、しきい値Ｖｄ（ｎ）が基準電圧値Ｖｒｅｆよりも大きければ連続状態であると判断され、しきい値Ｖｄ（ｎ）が基準電圧値Ｖｒｅｆよりも小さければ不連続状態であると判断される。ここで、連続状態とは、インダクタ電流ＩＬが常に流れている状態をいい、駆動している負荷９が大きい場合（出力電流Ｉｏが大きい場合）にこの状態となる。一方、不連続状態とは、インダクタに電流ＩＬが間欠的に流れている状態をいい、駆動している負荷９が小さい場合（出力電流Ｉｏが小さい場合）にこの状態となる。
【００５９】
具体的には、図３に示されるように、インダクタ電流ＩＬの波形の下端が０Ａ（アンペア）以上である状態が連続状態である。
【００６０】
図７は、インダクタ電流ＩＬの波形の下端が０Ａである状態を示す波形図である。図７に示されるように、インダクタ電流ＩＬの波形の下端が０Ａとなった場合における出力電流Ｉｏの値をＩｃｐと定義する。
【００６１】
出力電流Ｉｏの値がＩｃｐよりもさらに低下すると、インダクタ１７にはインダクタ電流ＩＬが間欠的に流れるようになる。すなわち、不連続状態となる。
【００６２】
図８は、インダクタ電流ＩＬが不連続状態である場合を示す波形図である。
【００６３】
すなわち、出力電流Ｉｏの値がＩｃｐである場合（図７）を境として、出力電流Ｉｏがこれよりも大きい場合にはインダクタ電流ＩＬは連続状態（図３）となり、これよりも小さい場合にはインダクタ電流ＩＬは不連続状態（図８）となる。インダクタ電流ＩＬの連続状態と不連続状態との境界を規定する出力電流量Ｉｃｐは、不連続点（臨界点）と呼ばれる。
【００６４】
さて、ステップＳ１４における判断の結果、しきい値Ｖｄ（ｎ）が基準電圧値Ｖｒｅｆよりも大きい（連続状態）と判断されれば、次に、式（７）に基づいて推定電流値ｉｅ（ｎ）が計算される（ステップＳ１５）。
【００６５】
【数７】
0004167811.tif 000008
ここで、ｖｉｒ（ｎ）は指令電圧値、すなわちサンプリング点（ｎ）における出力電圧Ｖｏの制御目標値である。式（７）では、サンプリング点（ｎ−２）にて得られた検出値を元に演算された指令電圧値ｖｉｒ（ｎ−１）を用いているので、初期状態のように指令電圧値ｖｉｒ（ｎ−１）が存在しない場合には、これが０（ゼロ）として計算される。
【００６６】
このようにして推定電流値ｉｅ（ｎ）が求められると、次に、式（８）に基づいて指令電圧値ｖｉｒ（ｎ）が計算される（ステップＳ１６）。
【００６７】
【数８】
0004167811.tif 000009
そして、指令電圧値ｖｉｒ（ｎ）が求められると、次に、式（９）に基づいて位相ｐｈａｓｅ（ｎ）が計算される（ステップＳ１７）。
【００６８】
【数９】
0004167811.tif 000010
位相ｐｈａｓｅ（ｎ）は、サンプリング点（ｎ）において位相制御信号生成部２８により生成すべき位相制御信号（ｇｓ１１とｇｓ１４）の位相及び位相制御信号（ｇｓ１２とｇｓ１３）の位相を決定する情報であり、位相制御信号生成部２８はこれを受けて位相制御信号（ｇｓ１１とｇｓ１４）の位相及び位相制御信号（ｇｓ１２とｇｓ１３）の位相を決定する。
【００６９】
一方、ステップＳ１４における判断の結果、しきい値Ｖｄ（ｎ）が基準電圧値Ｖｒｅｆよりも小さい（不連続状態）と判断されれば、ステップＳ１３において得られたしきい値Ｖｄ（ｎ）をそのまま指令電圧値ｖｉｒ（ｎ）とし（ステップＳ１８）、次いで、式（１０）に基づいて推定電流値ｉｅ（ｎ）が計算される（ステップＳ１９）。
【００７０】
【数１０】
0004167811.tif 000011
その後、上述と同様にして、式（９）に基づいて位相ｐｈａｓｅ（ｎ）が計算され（ステップＳ１７）、かかる位相ｐｈａｓｅ（ｎ）に基づいて位相制御信号（ｇｓ１１〜ｇｓ１４）を生成するための制御信号が生成される。
【００７１】
図９（ａ）は、従来のスイッチング電源装置において、過電流時における出力電流Ｉｏと出力電圧Ｖｏとの関係（出力電圧垂下特性）を入力電圧Ｖｉｎごとに示すグラフであり、図９（ｂ）は、本実施態様にかかるスイッチング電源装置において、過電流時における出力電流Ｉｏと出力電圧Ｖｏとの関係（出力電圧垂下特性）を入力電圧Ｖｉｎごとに示すグラフである。いずれも、出力電流Ｉｏが８５Ａに制限されるよう制御している。
【００７２】
図９（ａ）に示されるように、出力電流Ｉｏが８５Ａに制限されるよう制御しても、従来のスイッチング電源装置においては、入力電圧Ｖｉｎ及び出力電圧Ｖｏによって出力電流Ｉｏが大きく変動していることが分かる。これは、サンプリング信号Ｓの発生タイミングがインダクタ電流ＩＬのピークからずれているために、適切な位相ｐｈａｓｅ（ｎ）が得られなかったためである。これに対して、図９（ｂ）に示されるように、本実施態様にかかるスイッチング電源装置においては、入力電圧Ｖｉｎ及び出力電圧Ｖｏの広い範囲に亘って、出力電流Ｉｏが８５Ａに制限されていることが分かる。
【００７３】
このように、本実施態様においては、実際に検出されたインダクタ電流ＩＬの値を補正し、補正後のインダクタ電流ＩＬ’に基づいて位相ｐｈａｓｅ（ｎ）を生成しているので、適切な位相ｐｈａｓｅ（ｎ）を得ることが可能となる。
【００７４】
また、本実施態様においては、検出された出力電圧Ｖｏ及び補正インダクタ電流ＩＬ’に基づき算出された入力電圧推定値ｔｐｖ（ｎ）を用い、これに基づいてしきい値Ｖｄ（ｎ）を算出し、さらにかかるしきい値Ｖｄ（ｎ）と基準電圧値Ｖｒｅｆとを比較することによってインダクタ電流ＩＬが連続状態であるか不連続状態であるかを判断しているため、入力電圧があらかじめ定められた値とは異なる場合、特に、入力電圧が変動している場合であっても、入力電圧推定値ｔｐｖ（ｎ）に基づいて上記判断を正確に行うことが可能となる。
【００７５】
しかも、本実施態様においては、インダクタ電流ＩＬが不連続状態であると判断された場合、上記出力電圧Ｖｏ及び補正インダクタ電流ＩＬ’を用いて求められたしきい値Ｖｄ（ｎ）を指令電圧値ｖｉｒ（ｎ）としているので、入力電圧があらかじめ定められた値とは異なる場合、特に、入力電圧が変動している場合であっても、ステップＳ１７において、適切な位相ｐｈａｓｅ（ｎ）を得ることが可能となる。
【００７６】
これにより、本実施態様にかかるスイッチング電源装置おいては、入力電圧が変動する場合であっても、スイッチング回路２の正しい動作タイミングを得ることができるので、インダクタ電流ＩＬが連続状態である場合及び不連続状態である場合のいずれにおいても、出力電圧Ｖｏを所望の値（Ｖｒｅｆ）に安定させることができる。
【００７７】
また、制御信号の生成（ステップＳ４）は、図６に示したアルゴリズムに限らず、異なるアルゴリズムに沿って行っても構わない。
【００７８】
図１０は、他のアルゴリズムによる制御信号の生成（ステップＳ４）を詳細に示すフローチャートである。
【００７９】
本アルゴリズムによる制御信号の生成においては、まず、式（３）に基づいて電流指令値ｉｒ（ｎ＋１）が計算され（ステップＳ２１）、次いで、式（４）に基づいて入力電圧推定値ｔｐｖ（ｎ）が計算される（ステップＳ２２）。すなわち、これらステップＳ２１及びＳ２２は、図６に示したステップＳ１１及びＳ１２と同様である。
【００８０】
このようにして電流指令値ｉｒ（ｎ＋１）及び入力電圧推定値ｔｐｖ（ｎ）が求められると、次に、電流指令値ｉｒ（ｎ＋１）と規定値ｉｄとが比較される（ステップＳ２３）。
【００８１】
かかる比較は、インダクタ電流ＩＬが連続状態であるか不連続状態であるかを判断するために行われ、電流指令値ｉｒ（ｎ＋１）が規定値ｉｄよりも大きければ連続状態であると判断され、電流指令値ｉｒ（ｎ＋１）が規定値ｉｄよりも小さければ不連続状態であると判断される。ここで、規定値ｉｄは、スイッチング電源装置の仕様によって定められた定格入力電圧範囲内の任意の１点の値より算出した不連続点（臨界点）であり、本実施態様においては、仕様によって定められた標準入力電圧値を用いて算出されている。
【００８２】
かかる判断の結果、電流指令値ｉｒ（ｎ＋１）が規定値ｉｄよりも大きい（連続状態）と判断されれば、次に、式（７）に基づいて推定電流値ｉｅ（ｎ）が計算され（ステップＳ２４）、次いで、式（８）に基づいて指令電圧値ｖｉｒ（ｎ）が計算され（ステップＳ２５）、さらに、式（９）に基づいて位相ｐｈａｓｅ（ｎ）が計算される（ステップＳ２６）。すなわち、これらステップＳ２４〜及びＳ２６は、図６に示したステップＳ１５〜Ｓ１７と同様である。
【００８３】
一方、ステップＳ２３における判断の結果、電流指令値ｉｒ（ｎ＋１）が規定値ｉｄよりも小さい（不連続状態）と判断されれば、次に、式（１１）に基づいて指令電圧値ｖｉｒ（ｎ）が計算される（ステップＳ２７）。
【００８４】
【数１１】
0004167811.tif 000012
このようにして指令電圧値ｖｉｒ（ｎ）が求められると、次に、式（１０）に基づいて推定電流値ｉｅ（ｎ）が計算される（ステップＳ２８）。すなわち、本ステップＳ２８は、図６に示したステップＳ１９と同様である。
【００８５】
そして、指令電圧値ｖｉｒ（ｎ）が求められると、次に、式（９）に基づいて位相ｐｈａｓｅ（ｎ）が計算され（ステップＳ２６）、かかる位相ｐｈａｓｅ（ｎ）に基づいて位相制御信号（ｇｓ１１〜ｇｓ１４）を生成するための制御信号が生成される。
【００８６】
本アルゴリズムにより制御信号の生成（ステップＳ４）を行えば、演算部２７内のテーブル３０を設ける必要はない。このため、演算部２７に必要とされる回路規模を小さくすることが可能となる。
【００８７】
図１１は、さらに他のアルゴリズムによる制御信号の生成（ステップＳ４）を詳細に示すフローチャートである。
【００８８】
本アルゴリズムは、上記アルゴリズムにおけるステップＳ２７及びＳ２８をステップＳ３７に置き換えたものであり、その他のステップＳ３１〜Ｓ３６はそれぞれ上記アルゴリズムにおけるステップＳ２１〜Ｓ２６と同じ内容である。
【００８９】
ステップＳ３７においては、推定電流値ｉｅ（ｎ）及び指令電圧値ｖｉｒ（ｎ）が強制的に０（ゼロ）とされ、これにより、位相ｐｈａｓｅ（ｎ）とＴｓｗとが等しくなる。上述のとおり、Ｔｓｗは位相制御信号生成部２８により生成される位相制御信号の周期であるので、位相ｐｈａｓｅ（ｎ）がＴｓｗと等しいということは、位相制御信号ｇｓ１１とｇｓ１４の重なり部分が無くなるとともに、位相制御信号ｇｓ１２とｇｓ１３の重なり部分が無くなることを意味する。これにより、スイッチング回路２において電力の出力がなくなる。
【００９０】
本アルゴリズムにより制御信号の生成（ステップＳ４）を行う場合も、演算部２７内のテーブル３０を設ける必要がないため、演算部２７に必要とされる回路規模を小さくすることが可能となる。
【００９１】
次に、本発明の好ましい他の実施態様にかかるスイッチング電源装置について説明する。
【００９２】
上記実施態様にかかるスイッチング電源装置では、誤差△ｉの計算（ステップＳ２）及び補正インダクタ電流ＩＬ’の計算（ステップＳ３）をソフトウェア的に行っているのに対し、本実施態様にかかるスイッチング電源装置においては、これらをハードウェア的に行っている点で異なる。その他の部分は上記実施態様にかかるスイッチング電源装置と同様であるので、重複する説明は省略する。
【００９３】
図１２は、誤差△ｉの計算（ステップＳ２）及び補正インダクタ電流ＩＬ’の計算（ステップＳ３）を行うためのハードウェア構成を示すブロック図である。
【００９４】
図１２に示されるように、本実施態様においては、サンプル／ホールド回路２１からのアナログ出力（出力電圧Ｖｏ）及びサンプル／ホールド回路２３からのアナログ出力（電圧Ｖ２）を受けて減算を行う減算器３５と、減算器３５からの出力を受ける増幅器３６と、サンプル／ホールド回路２２からのアナログ出力（インダクタ電流ＩＬ）及び増幅器３６の出力を受けて加算を行う加算器３７とを備える。
【００９５】
減算器３５は、サンプル／ホールド回路２３に保持されたアナログ値からサンプル／ホールド回路２１に保持されたアナログ値を減じる。これにより、減算器３５のアナログ出力は、
Ｖ２−Ｖｏ
の値を示すことになる。
【００９６】
増幅器３６は、Ｔｄｅｌａｙ／Ｌｆのゲイン（増幅率）を有する。これにより、増幅器３６のアナログ出力は、
（Ｖ２−Ｖｏ）Ｔｄｅｌａｙ／Ｌｆ
の値を示すことになる。
【００９７】
加算器３７は、サンプル／ホールド回路２３に保持されたアナログ値と増幅器３６より出力されるアナログ値とを加算する。これにより、加算器３７のアナログ出力は、
ＩＬ＋（Ｖ２−Ｖｏ）Ｔｄｅｌａｙ／Ｌｆ
の値を示すことになり、補正インダクタ電流ＩＬ’を示すアナログ値の生成が完了する。
【００９８】
このようにして生成された補正インダクタ電流ＩＬ’を示すアナログ値は、Ａ／Ｄコンバータ２５に供給され、デジタル信号に変換されることになる。以下、Ａ／Ｄコンバータ２５によってデジタル信号に変換された補正インダクタ電流ＩＬ’の値は、Ａ／Ｄコンバータ２４及び２６によってそれぞれデジタル信号に変換された出力電圧Ｖｏ及び電圧Ｖ２の値とともに演算部２７に供給され、上記実施態様と同様のアルゴリズムに沿って演算される。
【００９９】
このように、本実施態様においては、誤差△ｉの計算（ステップＳ２）及び補正インダクタ電流ＩＬ’の計算（ステップＳ３）をハードウェア的に行っているので、これらの計算は極めて高速に行われる。このため、これら計算を行うことによるパフォーマンスの低下を効果的に防ぐことができる。
【０１００】
尚、上記実施態様においては、誤差△ｉの計算（ステップＳ２）及び補正インダクタ電流ＩＬ’の計算（ステップＳ３）の両方をハードウェア的に行っているが、これらの一方のみをハードウェア的に行っても構わない。
【０１０１】
次に、本発明の好ましいさらに他の実施態様にかかるスイッチング電源装置について説明する。
【０１０２】
図１３は、本発明の好ましいさらに他の実施態様にかかるスイッチング電源装置を示す回路図である。
【０１０３】
図１３に示されるように、本実施態様にかかるスイッチング電源装置においては、図１に示されるスイッチング電源装置が備える制御回路７が制御回路３８に置き換えられている。制御回路３８には、サンプリング信号Ｓを遅延させる遅延回路３９が備えられており、サンプル／ホールド回路２１及び２２には、かかる遅延回路３９により遅延された遅延サンプリング信号Ｓ’が供給されている。
【０１０４】
ここで、遅延回路３９の遅延時間はＴｄｅｌａｙに設定されている。上述のとおり、Ｔｄｅｌａｙは、位相制御信号（ｇｓ１１〜ｇｓ１４）に対する位相制御信号（ＧＳ１１〜ＧＳ１４）の遅延時間であり、ドライブ回路８を構成するドライバ３１〜３４の遅延時間と実質的に一致する。但し、ドライバ３１〜３４以外に、位相制御信号（ＧＳ１１〜ＧＳ１４）に実質的な遅延をもたらす要因が存在すれば、これをも考慮してＴｄｅｌａｙを決定することが好ましい。
【０１０５】
このように、本実施態様においては、サンプリング信号Ｓを遅延させる遅延回路３９を備えているので、サンプル／ホールド回路２１及び２２は、遅延サンプリング信号Ｓ’を用いてサンプリングを行うことができる。上述のとおり、遅延回路３９の遅延時間はＴｄｅｌａｙに設定されているため、インダクタ電流ＩＬがピークを示すタイミングにおいてサンプリングを行うことができる。
【０１０６】
尚、本実施態様においては、スイッチング回路２の動作タイミングを決定するアルゴリズムにおいて、図５に示したステップＳ２及びＳ３は省略され、電流検出回路１９により検出されたインダクタ電流ｉｌは補正されることなくそのまま以下の演算（ステップＳ４）において用いられる。
【０１０７】
本発明は、以上の実施態様に限定されることなく、特許請求の範囲に記載された発明の範囲内で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１０８】
すなわち、本発明の適用が可能なスイッチング電源装置としては、図１に示した回路構成からなるスイッチング電源装置に限らず、他の回路構成からなるスイッチング電源装置についても適用可能である。他の回路構成からなるスイッチング電源装置の一例を図１４に示す。本発明を、図１４に示される回路構成からなるスイッチング電源装置に適用した場合には、スイッチ素子１０のオン期間をｔｏｎに基づいて定めればよい。もちろん、これ以外の回路構成を有するスイッチング電源装置にも本発明は適用可能であり、回路構成に応じ、スイッチング回路に対する制御を、位相ｐｈａｓｅ、オン期間ｔｏｎのみならず、デューティ、オフ期間、周波数等の信号を用いて行っても構わない。
【０１０９】
また、上記各実施態様においては、整流点の電圧Ｖ２を実際に測定しているが、そのかわりに、検出されたインダクタ電流ＩＬと出力電圧ＶｏよりＶｓの値を推定し、これをＶ２としても構わない。この場合、図１２に示したように、誤差△ｉの計算（ステップＳ２）及び補正インダクタ電流ＩＬ’の計算（ステップＳ３）をハードウェア的に行う場合には、デジタル値として設定された値Ｖ２をＤ／Ａコンバータによりアナログ値に変換し、これを減算器３５に供給すればよい。
【０１１０】
さらに、メイントランス４の２次側電圧や、ダイオード１５又は１６の両端間の電圧を測定し、これを整流点の電圧Ｖ２の代わりに用いても構わない。また、インダクタ１７の両端間の電圧Ｖ２−Ｖｏを測定し、これを用いても構わない。
【０１１１】
【発明の効果】
以上説明したように、本発明によれば、スイッチング回路のスイッチ素子を制御するための信号経路に遅延が存在する場合であっても、正しい動作タイミングを得ることができるスイッチング電源装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の好ましい実施態様にかかるスイッチング電源装置を示す回路図である。
【図２】ドライブ回路８の内部構成を概略的に示す回路図である。
【図３】本発明の好ましい実施態様にかかるスイッチング電源装置の基本動作を示す動作波形図である。
【図４】ＰＷＭ波（ｇｓ１１〜ｇｓ１４）及びＰＷＭ波（ＧＳ１１〜ＧＳ１４）とインダクタ電流ＩＬの波形との関係を拡大して示すタイミング図である。
【図５】スイッチング回路２の動作タイミングを決定するアルゴリズムを示すフローチャートである。
【図６】制御信号の生成（ステップＳ４）をより詳細に示すフローチャートである。
【図７】インダクタ電流ＩＬの波形の下端が０Ａである状態を示す波形図である。
【図８】インダクタ電流ＩＬが不連続状態である場合を示す波形図である。
【図９】（ａ）は、従来のスイッチング電源装置において、過電流時における出力電流Ｉｏと出力電圧Ｖｏとの関係（出力電圧垂下特性）を入力電圧Ｖｉｎごとに示すグラフであり、（ｂ）は、本実施態様にかかるスイッチング電源装置において、過電流時における出力電流Ｉｏと出力電圧Ｖｏとの関係（出力電圧垂下特性）を入力電圧Ｖｉｎごとに示すグラフである。
【図１０】他のアルゴリズムによる制御信号の生成（ステップＳ４）を詳細に示すフローチャートである。
【図１１】さらに他のアルゴリズムによる制御信号の生成（ステップＳ４）を詳細に示すフローチャートである。
【図１２】誤差△ｉの計算（ステップＳ２）及び補正インダクタ電流ＩＬ’の計算（ステップＳ３）を行うためのハードウェア構成を示すブロック図である。
【図１３】本発明の好ましいさらに他の実施態様にかかるスイッチング電源装置を示す回路図である。
【図１４】他の回路構成からなるスイッチング電源装置の一例を示す回路図である。
【符号の説明】
１  直流入力電源
２  スイッチング回路
３  インダクタ
４  メイントランス
５  出力整流回路
６  出力平滑回路
７  制御回路
８  ドライブ回路
９  負荷
１０〜１４  スイッチ素子
１５，１６  ダイオード
１７  インダクタ
１８  コンデンサ
１９  電流検出回路
２１〜２３  サンプル／ホールド回路
２４〜２６  Ａ／Ｄコンバータ
２７  演算部
２８  ＰＷＭ波形生成部
３１〜３４  ドライバ
３５  減算器
３６  増幅器
３７  加算器
３８  制御回路
３９  遅延回路
【図１】
0004167811.tif 000013
【図２】
0004167811.tif 000014
【図３】
0004167811.tif 000015
【図４】
0004167811.tif 000016
【図５】
0004167811.tif 000017
【図６】
0004167811.tif 000018
【図７】
0004167811.tif 000019
【図８】
0004167811.tif 000020
【図９】
0004167811.tif 000021
【図１０】
0004167811.tif 000022
【図１１】
0004167811.tif 000023
【図１２】
0004167811.tif 000024
【図１３】
0004167811.tif 000025
【図１４】
0004167811.tif 000026