(57)【特許請求の範囲】
【請求項１】
半導体基板の上部に対して第１導電型の第１の不純物を注入することにより、チャネル領域となる第１導電型の拡散層を形成する工程と、
前記半導体基板の上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体基板の上に前記ゲート電極を含む全面にわたって絶縁膜からなる注入保護膜を形成する工程と、
前記ゲート電極の側面に前記注入保護膜を介してサイドウォールを形成する工程と、
前記ゲート電極及びサイドウォールをマスクとして前記半導体基板に対して第２導電型の第２の不純物を前記注入保護膜を通して注入することにより、第２導電型の第１の高濃度拡散層を形成する工程と、
前記サイドウォールを除去した後、前記ゲート電極をマスクとして前記半導体基板における前記ゲート電極の側面の下側に位置するエクステンション領域に、第１導電型の第３の不純物を前記注入保護膜を通して注入することにより、前記エクステンション領域をアモルファス化する工程と、
前記エクステンション領域をアモルファス化する工程よりも後に、前記ゲート電極をマスクとして前記半導体基板に対して第２導電型の第４の不純物を前記注入保護膜を通して注入し熱処理を行なうことにより、前記エクステンション領域に前記第１の高濃度拡散層よりも浅い接合深さを持つ第２導電型の第２の高濃度拡散層を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の高濃度拡散層を形成する工程は、前記第２の不純物の注入を行なった半導体基板に対して熱処理を行なう工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板は少なくともその上部がシリコンからなり、
前記第２の高濃度拡散層を形成する工程の後に、
前記ゲート電極の側面に絶縁膜からなるサイドウォールを形成する工程と、
前記注入保護膜における前記半導体基板の上に露出する部分を除去した後、前記半導体基板の上に前記ゲート電極を含む全面にわたって金属膜を堆積し、堆積した金属膜と前記ゲート電極及び半導体基板との接合面を互いに反応させることにより、前記ゲート電極及び第２の高濃度拡散層の上部にシリサイド膜を自己整合的に形成する工程とをさらに備えていることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第３の不純物は、インジウムイオン又はアンチモンイオンであることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項５】
少なくとも上部がシリコンからなる半導体基板における前記上部に対して第１導電型の第１の不純物を注入することにより、チャネル領域となる第１導電型の拡散層を形成する工程と、
前記半導体基板の上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体基板の上に前記ゲート電極を含む全面にわたって絶縁膜からなる注入保護膜を形成する工程と、
前記ゲート電極の側面に前記注入保護膜を介して絶縁膜からなるサイドウォールを形成する工程と、
前記ゲート電極及びサイドウォールをマスクとして前記半導体基板に対して第２導電型の第２の不純物を前記注入保護膜を通して注入することにより、第２導電型の第１の高濃度拡散層を形成する工程と、
前記注入保護膜における前記半導体基板の上に露出する部分を除去した後、前記半導体基板の上に前記ゲート電極を含む全面にわたって金属膜を堆積し、堆積した金属膜と前記ゲート電極及び半導体基板との接合面を互いに反応させることにより、前記ゲート電極及び第１の高濃度拡散層の上部にシリサイド膜を自己整合的に形成する工程と、
前記サイドウォールを除去した後、前記ゲート電極及びシリサイド膜をマスクとして前記半導体基板における前記ゲート電極の側面の下側に位置するエクステンション領域に、第１導電型の第３の不純物を前記注入保護膜を通して注入することにより、前記エクステンション領域を選択的にアモルファス化する工程と、
前記エクステンション領域を選択的にアモルファス化する工程よりも後に、前記ゲート電極をマスクとして前記半導体基板に対して第２導電型の第４の不純物を前記注入保護膜を通して注入し熱処理を行なうことにより、前記エクステンション領域に前記第１の高濃度拡散層よりも浅い接合深さを持つ第２導電型の第２の高濃度拡散層を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項６】
前記第１の高濃度拡散層を形成する工程は、前記第２の不純物の注入を行なった半導体基板に対して熱処理を行なう工程を含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記金属膜は、チタンとコバルトとからなる積層体又はチタンとコバルトとの合金からなることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記第３の不純物は、インジウムイオン又はアンチモンイオンであることを特徴とする請求項５〜７のうちのいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、高集積化を可能とする高速で且つ低消費電力のＭＯＳ型の半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路の超高集積化に伴って、ＭＯＳ型半導体装置、とりわけＭＯＳ型トランジスタを微細化することが強く要望されている。ＭＯＳ型トランジスタの微細化には半導体基板に形成する拡散層の接合深さを浅くする、いわゆる浅接合を持つトランジスタの製造方法が必須となる。
【０００３】
以下、従来のＭＯＳ型トランジスタの製造方法を図面に基づいて説明する。
【０００４】
図８（ａ）〜図８（ｅ）は従来のＭＯＳ型トランジスタの製造方法の工程順の断面構成を示している。
【０００５】
まず、図８（ａ）に示すように、Ｐ型シリコンからなる半導体基板１０１上に、ゲート酸化膜１０２を介してポリシリコンからなるゲート電極１０３を選択的に形成する。
【０００６】
次に、図８（ｂ）に示すように、半導体基板１０１の上部に対してゲート電極１０３をマスクとしてＮ型の第１の不純物イオンを注入することにより、浅いＮ型のエクステンション拡散層１０１ａを形成する。
【０００７】
次に、図８（ｃ）に示すように、半導体基板１０１上の全面に、温度が７００℃前後の比較的低温でシリコン窒化膜又はシリコン酸化膜を堆積し、続いて、堆積したシリコン窒化膜に対して異方性のエッチバックを行なって、ゲート電極１０３の側面上にサイドウォール１０４を形成する。
【０００８】
次に、図８（ｄ）に示すように、半導体基板１０１の上部に対してゲート電極１０３及びサイドウォール１０４をマスクとしてＮ型の第２の不純物イオンをエクステンション拡散層１０１ａよりも深くなるように注入することにより、高濃度ソースドレイン拡散層１０１ｂを形成する。その後、温度が９００℃〜１０００℃程度で加熱時間が１０秒程度の熱処理である、いわゆる急速熱処理（ＲＴＡ）を行なって、エクステンション拡散層１０１ａ及びソースドレイン拡散層１０１ｂにおける不純物イオンをそれぞれ活性化する。
【０００９】
次に、図８（ｅ）に示すように、スパッタリング法により、半導体基板１０１上の全面に膜厚が約１０ｎｍのコバルト又はチタンからなる金属膜及び膜厚が約２０ｎｍのチタン窒化膜を順次堆積し、続いて、温度が５５０℃程度で加熱時間が１０秒間程度の熱処理を行ない、さらに、チタン窒化膜と未反応の金属膜を硫酸と過酸化水素と水との混合液で選択的にエッチングして除去する。次に、温度が約８００℃で加熱時間が１０秒間程度の熱処理を行なって、金属膜における半導体基板１０１及びゲート電極１０３との接合面に、膜厚が３０ｎｍ程度の金属シリサイド１０５を自己整合的に形成する。
【００１０】
従来のＭＯＳ型トランジスタは、このようにして第１の不純物イオン及び第２の不純物イオンの注入エネルギーを低エネルギー化することによりエクステンション拡散層１０１ａ及びソースドレイン拡散層１０１ｂの各接合深さを浅くしようとしている。このとき、ソースドレイン拡散層１０１ｂの寄生抵抗値を小さくするために、Ｎ型の第１及び第２の不純物イオンの注入ドーズ量を増やす傾向にある。
【００１１】
【発明が解決しようとする課題】
しかしながら、前記従来のＭＯＳ型トランジスタの製造方法は、イオン注入を高ドーズ化し且つ低エネルギー化すると、サイドウォール形成時の低温熱処理によって不純物イオンの過渡増速拡散が起こり、設計通りの接合深さを得ることができないという問題がある。ここで、過度増速拡散とは、結晶格子中の格子間に過剰に存在する点欠陥と注入された不純物イオンとが相互作用によって拡散し、不純物イオンがその熱平衡状態の拡散係数以上に拡散してしまう現象のことをいう。
【００１２】
この過度増速拡散により、各拡散層１０１ａ、１０１ｂの基板主面方向と深さ方向とのそれぞれの断面における不純物濃度分布が、不純物濃度の基板表面からの深さに対する傾きが一定値ではなく、不純物濃度が低濃度になるに連れて小さくなり、すそ広がりの形状を有していることにより、各拡散層１０１ａ、１０１ｂの抵抗値が高くなる。
【００１３】
また、トランジスタの実際の動作に寄与しない不純物イオンの不活性領域が形成されるため、不純物イオンにおける注入濃度と拡散後の活性化濃度との比率（活性化率）が小さくなるという問題をも有している。活性化率が十分に大きくなっていないと、ソースドレイン拡散層１０１ｂの寄生抵抗が高くなってしまう。また、不純物イオンの活性化率が小さいと、これを補うために注入ドーズ量を多くする必要がでてくることは、前述した通りである。
【００１４】
ところで、サイドウォール１０４の形成時の低温熱処理を回避する方法の１つとして、Ｎ型の第２の不純物を注入した後にサイドウォール１０４を除去し、Ｎ型のエクステンション用の第１の不純物を注入するという方法がある。しかしながら、この方法では、金属シリサイド１０５の形成時に、再びサイドウォールを形成する必要が生じ、このサイドウォール形成時の低温熱処理が加わって、結局過度増速拡散が生じることになる。
【００１５】
このように、不純物イオンの過渡増速拡散を抑制しない限り、今以上の浅い接合深さを得ることはできない。例えば、０．１μｍのＣＭＯＳプロセスにおいては、エクステンション拡散層１０１ａの接合深さとして２０ｎｍ〜３０ｎｍの値が要求される。ところが、サイドウォール形成時の低温熱処理によって生じる過渡増速拡散により、不純物イオンが数十ｎｍも移動することが予測される。このことは、半導体装置の微細化を進めると、不純物イオンをいくら低エネルギー化しても、後工程の熱処理によって接合の界面が目標値よりも深くなってしまうことを意味している。
【００１６】
本発明は、前記従来の問題を解決し、過度増速拡散を抑制することにより浅い接合深さを持つ半導体装置を実現できるようにすることを目的とする。
【００１７】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、半導体装置の製造方法を、ゲート電極のサイドウォールを除去した後、半導体基板におけるゲート電極の側面の下側に位置するエクステンション領域及びその下側のポケット領域に、チャネル領域と同一導電型の不純物を注入保護膜を通して注入することにより、エクステンション領域を積極的にアモルファス化する構成とする。
【００１８】
具体的に、本発明に係る第１の半導体装置の製造方法は、半導体基板の上部に対して第１導電型の第１の不純物を注入することにより、チャネル領域となる第１導電型の拡散層を形成する工程と、半導体基板の上にゲート絶縁膜を介してゲート電極を形成する工程と、半導体基板の上に全面にわたって絶縁膜からなる注入保護膜を形成する工程と、ゲート電極の側面に注入保護膜を介してサイドウォールを形成する工程と、ゲート電極及びサイドウォールをマスクとして半導体基板に対して第２導電型の第２の不純物を注入保護膜を通して注入することにより、第２導電型の第１の高濃度拡散層を形成する工程と、サイドウォールを除去した後、ゲート電極をマスクとして半導体基板におけるゲート電極の側面の下側に位置するエクステンション領域に、第１導電型の第３の不純物を注入保護膜を通して注入することにより、エクステンション領域をアモルファス化する工程と、ゲート電極をマスクとして半導体基板に対して第２導電型の第４の不純物を注入保護膜を通して注入し熱処理を行なうことにより、エクステンション領域に第１の高濃度拡散層よりも浅い接合深さを持つ第２導電型の第２の高濃度拡散層を形成する工程とを備えている。
【００１９】
第１の半導体装置の製造方法によると、ゲート電極及びサイドウォールをマスクとして半導体基板に対して不純物を注入保護膜を通して注入することにより、ソースドレイン領域となる第１の高濃度拡散層を形成しておき、サイドウォールを除去した後、半導体基板におけるゲート電極の側面の下側に位置するエクステンション領域にチャネル領域と同一導電型の不純物を注入保護膜を通して注入することにより、エクステンション領域をアモルファス化する。その後、ゲート電極をマスクとして半導体基板に対してソースドレイン領域と同一導電型の不純物を注入保護膜を通して注入し熱処理を行なうことにより、エクステンション領域に第１の高濃度拡散層よりも浅い接合深さを持つ第２の高濃度拡散層を形成する。これにより、エクステンション領域がプリアモルファス化されるため、過度増速拡散の原因となる過剰点欠陥が減少する。その上、サイドウォールを形成して除去した後に第２の高濃度拡散層を形成するため、該第２の高濃度拡散層がサイドウォール形成時の低温熱処理にさらされることがなくなるので、第２の高濃度拡散層を浅い接合にすることができる。さらに、ソースドレイン領域となる第１の高濃度拡散層の不純物注入を注入保護膜を通して行なうため、第１の高濃度拡散層をも浅い接合とすることができる。
【００２０】
第１の半導体装置の製造方法において、第１の高濃度拡散層を形成する工程が、第２の不純物の注入を行なった半導体基板に対して熱処理を行なう工程を含むことが好ましい。このようにすると、増速拡散の原因となる過剰点欠陥を減少させることができるため、第１の高濃度拡散層の接合深さを浅くすることができる。加えて、後工程のエクステンション拡散層形成時に、過剰点欠陥がエクステンション領域に回り込むことを防ぐことができるので、エクステンション領域である浅い第２の高濃度拡散層の接合深さを確実に浅くすることができる。
【００２１】
なお、本明細書において、プリアモルファス化とは、エクステンション領域である第２の高濃度拡散層を形成するよりも前に、エクステンション領域をアモルファス化することをいう。
【００２２】
第１の半導体装置の製造方法は、半導体基板が少なくともその上部がシリコンからなり、第２の高濃度拡散層を形成する工程の後に、ゲート電極の側面に絶縁膜からなるサイドウォールを形成する工程と、注入保護膜における半導体基板の上に露出する部分を除去した後、半導体基板の上にゲート電極を含む全面にわたって金属膜を堆積し、堆積した金属膜とゲート電極及び半導体基板との接合面を互いに反応させることにより、ゲート電極及び第２の高濃度拡散層の上部にシリサイド膜を自己整合的に形成する工程とをさらに備えていることが好ましい。このようにすると、エクステンション領域及び注入条件によっては該エクステンション領域の下側のポケット領域までがアモルファス化されているため、シリサイド膜形成用の新たなサイドウォールを形成したとしても各高濃度拡散層の過度増速拡散を抑制できる。
【００２３】
第１の半導体装置の製造方法において、第３の不純物が質量数が相対的に大きいイオンからなることが好ましい。このようにすると、エクステンション領域のプリアモルファス化を確実に行なうことができる。
【００２４】
本発明に係る第２の半導体装置の製造方法は、少なくとも上部がシリコンからなる半導体基板における上部に対して第１導電型の第１の不純物を注入することにより、チャネル領域となる第１導電型の拡散層を形成する工程と、半導体基板の上にゲート絶縁膜を介してゲート電極を形成する工程と、半導体基板の上にゲート電極を含む全面にわたって絶縁膜からなる注入保護膜を形成する工程と、ゲート電極の側面に注入保護膜を介して絶縁膜からなるサイドウォールを形成する工程と、ゲート電極及びサイドウォールをマスクとして半導体基板に対して第２導電型の第２の不純物を注入保護膜を通して注入することにより、第２導電型の第１の高濃度拡散層を形成する工程と、注入保護膜における半導体基板の上に露出する部分を除去した後、半導体基板の上にゲート電極を含む全面にわたって金属膜を堆積し、堆積した金属膜とゲート電極及び半導体基板との接合面を互いに反応させることにより、ゲート電極及び第１の高濃度拡散層の上部にシリサイド膜を自己整合的に形成する工程と、サイドウォールを除去した後、ゲート電極及びシリサイド膜をマスクとして半導体基板におけるゲート電極の側面の下側に位置するエクステンション領域に、第１導電型の第３の不純物を注入保護膜を通して注入することにより、エクステンション領域を選択的にアモルファス化する工程と、ゲート電極をマスクとして半導体基板に対して第２導電型の第４の不純物を注入保護膜を通して注入し熱処理を行なうことにより、エクステンション領域に第１の高濃度拡散層よりも浅い接合深さを持つ第２導電型の第２の高濃度拡散層を形成する工程とを備えている。
【００２５】
第２の半導体装置の製造方法によると、ゲート電極及びサイドウォールをマスクとして半導体基板に対して不純物を注入保護膜を通して注入することにより、ソースドレイン領域となる第１の高濃度拡散層を形成する。続いて、注入保護膜における半導体基板の上に露出する部分を除去した後、半導体基板の上にゲート電極を含む全面に金属膜を堆積し、堆積した金属膜とゲート電極及び半導体基板との接合面を互いに反応させて、ゲート電極及び第１の高濃度拡散層の上部にシリサイド膜を自己整合的に形成する。その後、サイドウォールを除去し、半導体基板におけるゲート電極の側面の下側に位置するエクステンション領域を選択的にアモルファス化しておき、続いて、ゲート電極をマスクとして半導体基板に対して不純物を注入保護膜を通して注入し熱処理を行なうことにより、エクステンション領域に第２の高濃度拡散層を形成する。このように、エクステンション領域がプリアモルファス化されるため、過度増速拡散の原因となる過剰点欠陥が減少する。その上、サイドウォールを形成して除去した後に第２の高濃度拡散層を形成するため、該第２の高濃度拡散層がサイドウォール形成時の低温熱処理にさらされることがなくなるので、第２の高濃度拡散層を浅い接合にすることができる。また、サイドウォールを除去するよりも前に、ゲート電極及び第１の高濃度拡散層の上部をシリサイド化するため、シリサイド化のためのサイドウォールを新たに設ける必要がなくなる。また、第１の高濃度拡散層の上部をシリサイド化した後に、エクステンション領域を選択的にプリアモルファス化するため、第１の高濃度拡散層の表面がシリサイド膜に保護されてアモルファス化されなくなるので、第１の高濃度拡散層の表面の近傍に転位ループが形成されず、該転位ループによるリーク電流の発生を防止することができる。
【００２６】
第２の半導体装置の製造方法において、第１の高濃度拡散層を形成する工程が、第２の不純物の注入を行なった半導体基板に対して熱処理を行なう工程を含むことが好ましい。
【００２７】
第２の半導体装置の製造方法において、金属膜がチタンとコバルトとからなる積層体又はチタンとコバルトとの合金からなることが好ましい。このようにすると、金属シリサイドの耐熱性が向上するため、シリサイド膜を確実に形成できる。
【００２８】
第２の半導体装置の製造方法において、第３の不純物が質量数が相対的に大きいイオンからなることが好ましい。
【００２９】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【００３０】
図１（ａ）〜図１（ｄ）及び図２（ａ）〜図２（ｄ）は第１の実施形態に係るＭＯＳ型トランジスタの製造方法の工程順の断面構成を示している。
【００３１】
まず、図１（ａ）に示すように、Ｐ型シリコンからなる半導体基板１１に対して、Ｐ型で相対的に質量数が大きい不純物イオン、例えばインジウム（Ｉｎ）イオンを注入エネルギーが約２００ＫｅＶで且つ注入ドーズ量が約１×１０12／ｃｍ2 の注入条件で注入する。イオン注入に続いて、昇温レートが約１００℃／秒で１０２５℃程度の高温にまで昇温し、この温度を最長で１０秒間程度保持する短時間の熱処理、すなわち急速熱処理（ＲＴＡ）を行なうことにより、半導体基板１１の上部にチャネル領域となるＰ型拡散層１１ａを形成する。
【００３２】
次に、図１（ｂ）に示すように、半導体基板１１の上に、膜厚が３ｎｍ程度のゲート絶縁膜１２を形成し、該ゲート絶縁膜１２の上に膜厚が２５０ｎｍ程度の多結晶シリコンからなるゲート電極１３を形成する。続いて、半導体基板１１の上にゲート電極１３を含む全面にわたって膜厚が５ｎｍ程度のシリコン酸化膜からなる注入保護膜１４を形成する。
【００３３】
次に、図１（ｃ）に示すように、ゲート電極１３を覆うように注入保護膜１４の上に全面にわたって膜圧が５０ｎｍ程度のシリコン窒化膜を堆積し、堆積したシリコン窒化膜に対して、基板面に垂直な方向に強い異方性を有する異方性エッチングを行なうことにより、ゲート電極１３のゲート長方向側の側面にシリコン窒化膜からなる第１のサイドウォール１５を形成する。
【００３４】
次に、図１（ｄ）に示すように、ゲート電極１３及び第１のサイドウォール１５をマスクとして、半導体基板１１に対してＮ型の不純物イオンである、例えばヒ素（Ａｓ）イオンを注入保護膜１４を通して、注入エネルギーが約３０ＫｅＶで且つ注入ドーズ量が約３×１０15／ｃｍ2 の注入条件で注入する。注入後に、昇温レートが約１００℃／秒で１０２５℃程度の高温にまで昇温し、この温度を１０秒間程度保持する急速熱処理を行なうことにより、半導体基板１１のソースドレイン領域にＮ型の第１の高濃度拡散層１６を形成する。
【００３５】
次に、図２（ａ）に示すように、第１のサイドウォール１５をフッ酸と熱リン酸との混合液を用いて除去し、その後、ゲート電極１３をマスクとして半導体基板１１におけるゲート電極１３の側面の下側に位置するポケット領域に、Ｐ型で質量数が相対的に大きい不純物イオンである、例えばＩｎイオンを注入保護膜１４を通して、注入エネルギーが約２００ｋｅＶで且つ注入ドーズ量が約５×１０13／ｃｍ2 の注入条件で注入することにより、Ｐ型のポケット拡散層１７を形成する。この重イオンであるＩｎイオンを用いた、いわゆるポケット注入を行なうことにより、上部にエクステンション領域を含むポケット拡散層１７を選択的にプリアモルファス化する。
【００３６】
次に、図２（ｂ）に示すように、ゲート電極１３をマスクとして半導体基板１１に対して、Ｎ型の不純物イオンである、例えばＡｓイオンを注入保護膜１４を通して、注入エネルギーが約１０ｋｅＶで且つ注入ドーズ量が約５×１０14／ｃｍ2 の注入条件で注入する。Ａｓイオンを注入した後に、昇温レートが約１００℃／秒で１０２５℃程度の高温にまで昇温し、この温度を１０秒間程度保持する急速熱処理を行なって、注入されたＡｓイオンを活性化することにより、半導体基板１１におけるポケット拡散層１７の上部に位置するエクステンション領域に、第１の高濃度拡散層１６よりも浅い接合深さを持つＮ型の第２の高濃度拡散層１８を形成する。
【００３７】
次に、図２（ｃ）に示すように、再度、ゲート電極１３を覆うように注入保護膜１４の上に全面にわたって膜圧が５０ｎｍ程度のシリコン窒化膜を堆積し、堆積したシリコン窒化膜に対して、基板面に垂直な方向に強い異方性を有する異方性エッチングを行なうことにより、ゲート電極１３のゲート長方向側の側面にシリコン窒化膜からなる第２のサイドウォール１９を形成する。続いて、注入保護膜１４におけるゲート電極１３の上面部分及び第２の高濃度拡散層１８の上面部分をエッチングにより除去する。
【００３８】
次に、図２（ｄ）に示すように、スパッタ法を用いて、半導体基板１１の上にゲート電極１３及び第２のサイドウォール１９を含む全面にわたって、例えば膜厚が３０ｎｍ程度のチタン（Ｔｉ）からなる金属膜を堆積し、その後、加熱温度が約６８０℃で１０秒間程度の急速熱処理を行なうことにより、堆積した金属膜とゲート電極１３及び半導体基板１１の第２の高濃度拡散層１８との接合面を互いに反応させる。続いて、ゲート電極１３及び第２の高濃度拡散層１８と未反応の金属膜を硫酸と過酸化水素と水との混合液により選択的にエッチングして除去する。その後、加熱温度が約９００℃で１０秒間程度の急速熱処理を行なうことにより、ゲート電極１３及び第２の高濃度拡散層１８の上部に膜厚が約５０ｎｍの金属シリサイド膜２０を自己整合的に形成する。
【００３９】
図３（ａ）及び図３（ｂ）は、図２（ｄ）に示すＭＯＳ型トランジスタにおける第２の高濃度拡散層１８の不純物濃度分布であって、図３（ａ）はＡ1 −Ａ2 線に沿った基板表面からの深さ方向の不純物濃度を表わし、図３（ｂ）はＢ1 −Ｂ2 線に沿った基板面方向の不純物濃度を表わしている。ここで、各グラフにおける縦軸は不純物濃度ＣA の対数表示としている。
【００４０】
図３（ａ）からも分かるように、第１の実施形態によると、図２（ａ）に示す工程においてＮ型の第１の高濃度拡散層１６を形成した後に、半導体製造プロセスにおいて質量数が相対的に大きい重イオンであるＩｎイオンを注入してＰ型のポケット拡散層１７を形成する際に、その上部にエクステンション領域を含むポケット拡散層１７をＩｎイオンによる注入ダメージにより積極的にアモルファス化する。このように、上部にエクステンション領域を含むポケット拡散層１７を、エクステンション拡散層である第２の高濃度拡散層１７を形成する前にアモルファス化、すなわちプリアモルファス化するため、第２の高濃度拡散層１７を形成する際の過度増速拡散の原因となる過剰点欠陥を減少させることができる。さらに、プリアモルファス化により、第２の高濃度拡散層１７のＡｓイオンの注入時に発生するチャネリングをも抑制でき、その結果、第２の高濃度拡散層１７の接合面が浅くなるので、短チャネル効果を抑制することができる。
【００４１】
その上、ゲート電極１３の形成後に半導体基板１１上の全面にシリコン酸化膜からなる注入保護膜１４を設けているため、第１の高濃度拡散層１６及び第２の高濃度拡散層１８の接合深さをそれぞれ浅くできると共に、図３（ｂ）からも分かるように、第２の高濃度拡散層１８におけるＡｓイオンのゲート電極１３の下側の領域への回り込みをも抑制できる。
【００４２】
また、第１の実施形態においては、チャネル領域であるＰ型拡散層１１ａを形成する不純物イオンに質量数が相対的に大きいＩｎイオンを用いているため、半導体基板１１における表面近傍の領域では不純物濃度が小さく、表面近傍の領域から離れた領域では急峻な不純物濃度分布を形成できるので、トランジスタの駆動力を低下させることなく微細化を図ることができる。その上、チャネル領域に対する重イオンの注入後に急速熱処理を行なうため、半導体基板１１のＩｎイオンによる結晶ダメージを確実に且つ速やかに回復することができる。
【００４３】
また、図１（ｄ）に示すソースドレイン領域に対するイオン注入及び図２（ｂ）に示すエクステンション領域に対するイオン注入の後に行なう、加熱温度が１０００℃を超える急速熱処理によって、不純物の固溶限界を上げ、クラスタ化を抑制することができる。その上、１００℃／秒の高い昇温レートとにより、注入ダメージが速やかに回復して拡散の増速が抑制されるため、第１の高濃度拡散層１６及び第２の高濃度拡散層１８の各不純物イオンの活性効率が向上し、各高濃度拡散層１６、１８における基板面方向と深さ方向との各接合面の不純物濃度勾配が１×１０6 (ａｔｏｍ/ｃｍ3 )/μｍ以上となるプロファイルを実現できる。
【００４４】
このように、不純物の注入濃度から拡散後の不純物濃度への指標である活性効率が上昇することにより、各高濃度拡散層１６、１８の寄生抵抗が小さくなり、トランジスタの駆動力が向上すると共に、第２の高濃度拡散層１８が浅い接合深さを有することにより、短チャネル効果を抑制することができる。また、図２（ｄ）に示す工程において、第２の高濃度拡散層１８を形成した後に、金属シリサイド膜２０の形成用の第２のサイドウォール１９を形成しても、ポケット拡散層１７がアモルファス化されているため、第２のサイドウォール１９を形成する際の低温熱処理にさらされても、第２の高濃度拡散層１８における過度増速拡散が抑制される。
【００４５】
なお、第１の実施形態においては、第１の高濃度拡散層１６及び第２の高濃度拡散層１８の注入ごとに急速熱処理を行なっているが、第２の高濃度拡散層１８の注入後のみに限って行なってもよい。
【００４６】
また、図１（ｃ）における第１のサイドウォール１５の形成時に、注入保護膜１４の露出部分を除去してもよい。但し、この場合には、第１の高濃度拡散層１６の不純物プロファイルが除去する前と大きく変わることがないように、Ａｓイオンの注入条件として、例えば、注入エネルギーを約３０ｋｅＶとし、注入ドーズ量を約３．６×１０15／ｃｍ2 とすることが好ましい。
【００４７】
また、ゲート電極１３に多結晶シリコンを用いたが、ポリメタルを用いてもよい。
【００４８】
また、第１のサイドウォール１５及び第２のサイドウォール１９にシリコン窒化膜を用いたが、ＴＥＯＳ膜を用いてもよい。なお、サイドウォール１５、１９をＴＥＯＳ膜で形成する場合には、注入保護膜１４をシリコン窒化膜により形成することが好ましい。
【００４９】
また、金属シリサイド膜２０にチタンシリサイドを用いたが、コバルトシリサイドであってもよい。
【００５０】
また、ＭＯＳ型トランジスタをＮチャネルＭＯＳ型トランジスタとしたが、代わりにＰチャネルＭＯＳ型トランジスタとしてもよい。ＰチャネルＭＯＳ型トランジスタとする場合には、チャネル領域及びポケット領域に注入するＮ型の重イオンとして、アンチモン（Ｓｂ）イオンを用いることが好ましい。
【００５１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【００５２】
図４（ａ）〜図４（ｄ）及び図５（ａ）〜図５（ｄ）は第２の実施形態に係るＭＯＳ型トランジスタの製造方法の工程順の断面構成を示している。
【００５３】
まず、図４（ａ）に示すように、Ｐ型シリコンからなる半導体基板２１に対して、Ｐ型不純物イオンである、例えばホウ素（Ｂ）イオンを、注入エネルギーが約２００ＫｅＶで且つ注入ドーズ量が約１×１０12／ｃｍ2 の注入条件で注入する。イオン注入に続いて、昇温レートが約１００℃／秒で１０２５℃程度の高温にまで昇温し、この温度を最長で１０秒間程度保持する急速熱処理を行なうことにより、半導体基板２１の上部にチャネル領域となるＰ型拡散層２１ａを形成する。
【００５４】
次に、図４（ｂ）に示すように、半導体基板２１の上に、膜厚が３ｎｍ程度のゲート絶縁膜２２を形成し、該ゲート絶縁膜２２の上に膜厚が２５０ｎｍ程度の多結晶シリコンからなるゲート電極２３を形成する。続いて、半導体基板２１の上にゲート電極２３を含む全面にわたって膜厚が５ｎｍ程度のシリコン酸化膜からなる注入保護膜２４を形成する。
【００５５】
次に、図４（ｃ）に示すように、ゲート電極２３を覆うように注入保護膜２４の上に全面にわたって膜圧が５０ｎｍ程度のシリコン窒化膜を堆積し、堆積したシリコン窒化膜に対して異方性エッチングを行なうことにより、ゲート電極２３のゲート長方向側の側面にシリコン窒化膜からなるサイドウォール２５を形成する。
【００５６】
次に、図４（ｄ）に示すように、ゲート電極２３及びサイドウォール２５をマスクとして、半導体基板２１に対してＮ型不純物イオンである、例えばＡｓイオンを注入保護膜２４を通して、注入エネルギーが約３０ＫｅＶで且つ注入ドーズ量が約３×１０15／ｃｍ2 の注入条件で注入する。注入後に、昇温レートが約１００℃／秒で１０２５℃程度の高温にまで昇温し、この温度を１０秒間程度保持する急速熱処理を行なうことにより、半導体基板２１のソースドレイン領域にＮ型の第１の高濃度拡散層２６を形成する。
【００５７】
次に、図５（ａ）に示すように、注入保護膜２４におけるゲート電極２３の上面部分及び第１の高濃度拡散層２６の上面部分をエッチングにより除去し、続いて、スパッタ法を用いて、半導体基板２１の上にゲート電極２３及びサイドウォール２５を含む全面にわたって、例えば膜厚が３０ｎｍ程度のＴｉからなる金属膜２７Ａを堆積する。
【００５８】
次に、図５（ｂ）に示すように、加熱温度が約６８０℃で１０秒間程度の急速熱処理を行なうことにより、堆積した金属膜２７Ａとゲート電極２３及び半導体基板２１の第１の高濃度拡散層２６との接合面を互いに反応させる。続いて、ゲート電極２３及び第１の高濃度拡散層２６と未反応の金属膜を硫酸と過酸化水素と水との混合液により選択的にエッチングして除去する。その後、加熱温度が約９００℃で１０秒間程度の急速熱処理を行なうことにより、ゲート電極２３及び第１の高濃度拡散層２６の上部に膜厚が約５０ｎｍの金属シリサイド膜２７Ａを自己整合的に形成する。
【００５９】
次に、図５（ｃ）に示すように、サイドウォール２５をフッ酸と熱リン酸との混合液を用いて除去し、その後、ゲート電極２３をマスクとして半導体基板２１におけるゲート電極２３の側面の下側に位置するポケット領域に、Ｐ型で質量数が相対的に大きい不純物イオンである、例えばＩｎイオンを注入保護膜２４を通して、注入エネルギーが約２００ｋｅＶで且つ注入ドーズ量が約５×１０13／ｃｍ2 の注入条件で注入することにより、Ｐ型のポケット拡散層２８を形成する。この重イオンによるポケット注入を行なうことにより、上部にエクステンション領域を含むポケット拡散層２８を選択的にプリアモルファス化する。
【００６０】
次に、図５（ｄ）に示すように、ゲート電極２３及び金属シリサイド膜２７Ｂをマスクとして半導体基板２１に対して、Ｎ型の不純物イオンである、例えばＡｓイオンを注入保護膜２４を通して、注入エネルギーが約１０ｋｅＶで且つ注入ドーズ量が約５×１０14／ｃｍ2 の注入条件で選択的に注入する。Ａｓイオンの選択的注入の後に、昇温レートが約１００℃／秒で１０２５℃程度の高温にまで昇温し、この温度を１０秒間程度保持する急速熱処理を行なって、注入されたＡｓイオンを活性化することにより、半導体基板２１のエクステンション領域に、第１の高濃度拡散層２６よりも浅い接合深さを持つＮ型の第２の高濃度拡散層２９を形成する。
【００６１】
この後に、ポケット拡散層２８に対して、例えばＢイオンを注入保護膜２４を通して、注入エネルギーが約３０ｋｅＶで且つ注入ドーズ量が約１×１０13／ｃｍ2 の注入条件で選択的に注入すると、短チャネル効果をさらに抑制できる。
【００６２】
以上説明したように、第２の実施形態によると、図４（ｄ）に示す工程においてＮ型の第１の高濃度拡散層２６を形成し、図５（ｂ）に示す工程においてゲート電極２３及び第１の高濃度拡散層２６の上に金属シリサイド膜２７Ｂを形成する。その後、図５（ｃ）に示す工程において、ゲート電極２３及び金属シリサイド膜２７Ｂをマスクとし、質量数が相対的に大きいＩｎイオンを注入してＰ型のポケット拡散層２８を形成する際に、その上部にエクステンション領域を含むポケット拡散層２８をＩｎイオンによる注入ダメージにより選択的に且つ積極的にアモルファス化する。このように、ポケット拡散層２８を、エクステンション拡散層である第２の高濃度拡散層２９を形成するよりも前にプリアモルファス化するため、第２の高濃度拡散層２９を形成する際の過度増速拡散の原因となる過剰点欠陥を減少させることができる。さらに、プリアモルファス化により、第２の高濃度拡散層２９のＡｓイオンの注入時に発生するチャネリングをも抑制できるので、第２の高濃度拡散層２９の接合面を浅くでき、短チャネル効果を抑制できる。
【００６３】
その上、ゲート電極２３の形成後に半導体基板２１上の全面にシリコン酸化膜からなる注入保護膜２４を設けているため、第１の高濃度拡散層２６及び第２の高濃度拡散層２９の接合深さをそれぞれ浅くできると共に、第２の高濃度拡散層２９におけるＡｓイオンのゲート電極２３の下側の領域への回り込みをも抑制できる。
【００６４】
加えて、比較的低温の熱処理を行なうサイドウォール２５及び金属シリサイド膜２７Ｂを形成した後に、エクステンション領域である第２の高濃度拡散層２９を形成するため、第２の高濃度拡散層２９が過度増速拡散の要因にもなる低温熱処理にさらされることがない。
【００６５】
また、図４（ｄ）に示すソースドレイン領域に対するイオン注入及び図５（ｄ）に示すエクステンション領域に対するイオン注入後に行なう急速熱処理によって、第１の高濃度拡散層２６及び第２の高濃度拡散層２９の各不純物イオンの活性効率が向上するため、各高濃度拡散層２６、２９における基板面方向と深さ方向との各接合面の不純物濃度勾配が１×１０6 (ａｔｏｍ/ｃｍ3 )/μｍ以上となるプロファイルを実現できる。
【００６６】
このように、不純物の注入濃度から拡散後の不純物濃度への指標である活性効率が上昇することにより、トランジスタの駆動力が向上すると共に、第２の高濃度拡散層２９が浅い接合深さを有することにより、短チャネル効果を抑制することができる。
【００６７】
なお、第２の実施形態においては、第１の高濃度拡散層２６及び第２の高濃度拡散層２９の注入ごとに急速熱処理を行なっているが、第２の高濃度拡散層２９の注入後のみに限って行なってもよい。
【００６８】
また、第２の実施形態においては、図５（ｃ）に示すように、Ｉｎイオンによるポケット注入を行なう際に、第１の高濃度拡散層２６を金属シリサイド膜２７Ｂによりマスクしながら行なうため、第１の高濃度拡散層２６の表面の近傍がアモルファス化されることがない。これにより、第２の高濃度拡散層２９を形成する際の熱処理時に、アモルファス層とクリスタル層との界面に転位ループが生じないため、該転位ループによる接合リークが発生する虞がない。
【００６９】
また、図４（ｃ）におけるサイドウォール２５の形成時に、注入保護膜２４における露出部分を除去してもよい。但し、この場合には、第１の高濃度拡散層２６の不純物プロファイルが除去する前と大きく変わることがないように、Ａｓイオンの注入条件として、例えば、注入エネルギーを約３０ｋｅＶとし、注入ドーズ量を約３．６×１０15／ｃｍ2 とすることが好ましい。
【００７０】
また、ゲート電極２３に多結晶シリコンを用いたが、ポリメタルを用いてもよい。
【００７１】
また、サイドウォール２５にシリコン窒化膜を用いたが、ＴＥＯＳ膜を用いてもよい。なお、サイドウォール２５をＴＥＯＳ膜で形成する場合には、注入保護膜２４をシリコン窒化膜により形成することが好ましい。
【００７２】
また、金属シリサイド膜２７Ｂにチタンシリサイドを用いたが、コバルトシリサイドであってもよい。さらに好ましくは、シリサイド化する金属膜２７Ａを、チタンとコバルトとからなる積層体又はこれらの合金から構成することが好ましい。このようにすると、金属シリサイド膜２７Ｂの耐熱性が向上するため、安定した金属シリサイド膜２７Ｂを形成できる。
【００７３】
また、ＭＯＳ型トランジスタをＮチャネルＭＯＳ型トランジスタとしたが、代わりにＰチャネルＭＯＳ型トランジスタとしてもよい。ＰチャネルＭＯＳ型トランジスタとする場合には、チャネル領域及びポケット領域に注入するＮ型の重イオンとして、アンチモン（Ｓｂ）イオンを用いることが好ましい。
【００７４】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【００７５】
図６（ａ）〜図６（ｄ）及び図７（ａ）〜図７（ｃ）は第３の実施形態に係るＭＯＳ型トランジスタの製造方法の工程順の断面構成を示している。
【００７６】
まず、図６（ａ）に示すように、Ｐ型シリコンからなる半導体基板３１に対して、Ｐ型で質量数が相対的に大きい不純物イオンである、例えばインジウム（Ｉｎ）イオンを、注入エネルギーが約２００ＫｅＶで且つ注入ドーズ量が約１×１０12／ｃｍ2 の注入条件で注入する。イオン注入に続いて、昇温レートが約１００℃／秒で１０２５℃程度の高温にまで昇温し、この温度を最長で１０秒間程度保持する急速熱処理を行なうことにより、半導体基板３１の上部にチャネル領域となるＰ型拡散層３１ａを形成する。
【００７７】
次に、図６（ｂ）に示すように、半導体基板３１の上に、膜厚が３ｎｍ程度のゲート絶縁膜３２を形成し、該ゲート絶縁膜３２の上に膜厚が２５０ｎｍ程度の多結晶シリコンからなるゲート電極３３を形成する。続いて、半導体基板３１の上にゲート電極３３を含む全面にわたって膜厚が５ｎｍ程度のシリコン酸化膜からなる注入保護膜３４を形成する。
【００７８】
次に、図６（ｃ）に示すように、ゲート電極３３を覆うように注入保護膜３４の上に全面にわたって膜圧が５０ｎｍ程度のシリコン窒化膜を堆積し、堆積したシリコン窒化膜に対して異方性エッチングを行なうことにより、ゲート電極３３のゲート長方向側の側面にシリコン窒化膜からなるサイドウォール３５を形成する。
【００７９】
次に、図６（ｄ）に示すように、ゲート電極３３及びサイドウォール３５をマスクとして、半導体基板３１に対してＮ型不純物イオンである、例えばＡｓイオンを注入保護膜３４を通して、注入エネルギーが約３０ＫｅＶで且つ注入ドーズ量が約３×１０15／ｃｍ2 の注入条件で注入する。注入後に、昇温レートが約１００℃／秒で１０２５℃程度の高温にまで昇温し、この温度を１０秒間程度保持する急速熱処理を行なうことにより、半導体基板３１のソースドレイン領域にＮ型の第１の高濃度拡散層３６を形成する。
【００８０】
次に、図７（ａ）に示すように、注入保護膜３４におけるゲート電極３３の上面部分及び第１の高濃度拡散層３６の上面部分をエッチングにより除去し、続いて、スパッタ法を用いて、半導体基板３１の上にゲート電極３３及びサイドウォール３５を含む全面にわたって、例えば膜厚が３０ｎｍ程度のＴｉからなる金属膜３７Ａを堆積する。
【００８１】
次に、図７（ｂ）に示すように、その後、加熱温度が約６８０℃で１０秒間程度の急速熱処理を行なうことにより、堆積した金属膜３７Ａとゲート電極３３及び半導体基板３１の第１の高濃度拡散層３６との接合面を互いに反応させる。続いて、ゲート電極３３及び第１の高濃度拡散層３６と未反応の金属膜を硫酸と過酸化水素と水との混合液により選択的にエッチングして除去する。その後、加熱温度が約９００℃で１０秒間程度の急速熱処理を行なうことにより、ゲート電極３３及び第１の高濃度拡散層３６の上部に膜厚が約５０ｎｍの金属シリサイド膜３７Ｂを自己整合的に形成する。
【００８２】
次に、図７（ｃ）に示すように、サイドウォール３５をフッ酸と熱リン酸との混合液を用いて除去し、その後、ゲート電極３３をマスクとして半導体基板３１におけるゲート電極３３の側面の下側に位置するポケット領域に、Ｐ型で質量数が相対的に大きい不純物イオンである、例えばＩｎイオンを注入保護膜３４を通して、注入エネルギーが約２００ｋｅＶで且つ注入ドーズ量が約５×１０13／ｃｍ2 の注入条件で注入することにより、Ｐ型のポケット拡散層３８を形成する。この重イオンによるポケット注入を行なうことにより、上部にエクステンション領域を含むポケット拡散層３８を選択的にプリアモルファス化する。
【００８３】
次に、図７（ｄ）に示すように、ゲート電極３３及び金属シリサイド膜３７Ｂをマスクとして半導体基板３１に対して、Ｎ型の不純物イオンである、例えばＡｓイオンを注入保護膜３４を通して、注入エネルギーが約１０ｋｅＶで且つ注入ドーズ量が約５×１０14／ｃｍ2 の注入条件で選択的に注入する。Ａｓイオンの注入後に、昇温レートが約１００℃／秒で１０２５℃程度の高温にまで昇温し、この温度を１０秒間程度保持する急速熱処理を行なって、注入されたＡｓイオンを活性化することにより、半導体基板３１のエクステンション領域に、第１の高濃度拡散層３６よりも浅い接合深さを持つＮ型の第２の高濃度拡散層３９を形成する。
【００８４】
この後に、ポケット拡散層３８に対して、例えばＢイオンを注入保護膜３４を通して、注入エネルギーが約３０ｋｅＶで且つ注入ドーズ量が約１×１０13／ｃｍ2 の注入条件で選択的に注入すると、短チャネル効果をさらに抑制できる。
【００８５】
以上説明したように、第３の実施形態によると、図６（ｄ）に示す工程においてＮ型の第１の高濃度拡散層３６を形成し、図７（ｂ）に示す工程においてゲート電極３３及び第１の高濃度拡散層３６の上に金属シリサイド膜３７Ｂを形成する。その後、図７（ｃ）に示す工程において、ゲート電極３３及び金属シリサイド膜３７Ｂをマスクとし、質量数が相対的に大きいＩｎイオンを注入してＰ型のポケット拡散層３８を形成する際に、その上部にエクステンション領域を含むポケット拡散層３８をＩｎイオンによる注入ダメージにより選択的に且つ積極的にアモルファス化する。このように、ポケット拡散層３８を、エクステンション拡散層である第２の高濃度拡散層３９を形成するよりも前にプリアモルファス化するため、第２の高濃度拡散層３９を形成する際の過度増速拡散の原因となる過剰点欠陥を減少させることができる。さらに、プリアモルファス化により、第２の高濃度拡散層３９のＡｓイオンの注入時に発生するチャネリングをも抑制できるので、第２の高濃度拡散層３９の接合面を浅くでき、短チャネル効果を抑制できる。
【００８６】
その上、ゲート電極３３の形成後に半導体基板３１上の全面にシリコン酸化膜からなる注入保護膜３４を設けているため、第１の高濃度拡散層３６及び第２の高濃度拡散層３９の接合深さをそれぞれ浅くできると共に、第２の高濃度拡散層３９におけるＡｓイオンのゲート電極３３の下側の領域への回り込みをも抑制できる。
【００８７】
加えて、比較的低温の熱処理を行なうサイドウォール３５及び金属シリサイド膜３７Ｂを形成した後に、エクステンション領域である第２の高濃度拡散層３９を形成するため、第２の高濃度拡散層３９が過度増速拡散の要因にもなる低温熱処理にさらされることがない。
【００８８】
また、第３の実施形態の特徴として、チャネル領域であるＰ型拡散層３１ａを形成する不純物イオンに質量数が相対的に大きいＩｎイオンを用いているため、半導体基板３１における表面近傍の領域では不純物濃度が小さく、表面近傍の領域から離れた領域では急峻な不純物濃度分布を形成できるので、トランジスタの駆動力を低下させることなく微細化を図ることができる。その上、チャネル領域に対する重イオンの注入後に急速熱処理を行なうため、半導体基板３１のＩｎイオンによる結晶ダメージを確実に且つ速やかに回復することができる。
【００８９】
また、図６（ｄ）に示すソースドレイン領域に対するイオン注入及び図７（ｄ）に示すエクステンション領域に対するイオン注入後に行なう急速熱処理によって、第１の高濃度拡散層３６及び第２の高濃度拡散層３９の各不純物イオンの活性効率が向上するため、各高濃度拡散層３６、３９における基板面方向と深さ方向との各接合面の不純物濃度勾配が１×１０6 (ａｔｏｍ/ｃｍ3 )/μｍ以上となるプロファイルを実現できる。
【００９０】
このように、不純物の注入濃度から拡散後の不純物濃度への指標である活性効率が上昇することにより、トランジスタの駆動力が向上すると共に、第２の高濃度拡散層３９が浅い接合深さを有することにより、短チャネル効果を抑制することができる。
【００９１】
なお、第３の実施形態においても、第１の高濃度拡散層３６及び第２の高濃度拡散層３９の注入ごとに急速熱処理を行なっているが、第２の高濃度拡散層３９の注入後のみに限って行なってもよい。
【００９２】
また、第３の実施形態においては、図７（ｃ）に示すように、Ｉｎイオンによるポケット注入を行なう際に、第１の高濃度拡散層３６を金属シリサイド膜３７Ｂによりマスクしながら行なうため、第１の高濃度拡散層３６の表面の近傍がアモルファス化されることがない。これにより、第２の高濃度拡散層３９を形成する際の熱処理時に、アモルファス層とクリスタル層との界面に転位ループが生じないため、該転位ループによる接合リークが発生する虞がない。
【００９３】
また、図６（ｃ）におけるサイドウォール３５の形成時に、注入保護膜３４における露出部分を除去してもよい。但し、この場合には、第１の高濃度拡散層３６の不純物プロファイルが除去する前と大きく変わることがないように、Ａｓイオンの注入条件として、例えば、注入エネルギーを約３０ｋｅＶとし、注入ドーズ量を約３．６×１０15／ｃｍ2 とすることが好ましい。
【００９４】
また、ゲート電極３３に多結晶シリコンを用いたが、ポリメタルを用いてもよい。
【００９５】
また、サイドウォール３５にシリコン窒化膜を用いたが、ＴＥＯＳ膜を用いてもよい。なお、サイドウォール３５をＴＥＯＳ膜で形成する場合には、注入保護膜３４をシリコン窒化膜により形成することが好ましい。
【００９６】
また、金属シリサイド膜３７Ｂにチタンシリサイドを用いたが、コバルトシリサイドであってもよい。さらに好ましくは、シリサイド化する金属膜３７Ａを、チタンとコバルトとからなる積層体又はこれらの合金から構成することが好ましい。このようにすると、金属シリサイド膜３７Ｂの耐熱性が向上するため、安定した金属シリサイド膜３７Ｂを形成できる。
【００９７】
また、ＭＯＳ型トランジスタをＮチャネルＭＯＳ型トランジスタとしたが、代わりにＰチャネルＭＯＳ型トランジスタとしてもよい。ＰチャネルＭＯＳ型トランジスタとする場合には、チャネル領域及びポケット領域に注入するＮ型の重イオンとして、アンチモン（Ｓｂ）イオンを用いることが好ましい。
【００９８】
【発明の効果】
本発明に係る半導体装置の製造方法によると、エクステンション領域をプリアモルファス化するため、該エクステンション領域に過度増速拡散の原因となる過剰点欠陥が減少する。その上、サイドウォールを形成して除去した後に、ソースドレイン領域である第１の高濃度拡散層におけるエクステンション領域である第２の高濃度拡散層を形成するため、該第２の高濃度拡散層がサイドウォール形成時の低温熱処理にさらされることがなくなるので、第２の高濃度拡散層を浅い接合にすることができる。さらに、第１の高濃度拡散層の不純物注入を注入保護膜を通して行なうため、第１の高濃度拡散層をも浅い接合とすることができる。これにより、第１及び第２のソースドレイン領域の寄生抵抗が減少し、半導体装置の駆動力を低下させることなく微細化を実現できる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は本発明の第１の実施形態に係るＭＯＳ型半導体装置の製造方法を示す工程順の構成断面図である。
【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係るＭＯＳ型半導体装置の製造方法を示す工程順の構成断面図である。
【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に係るＭＯＳ型半導体装置の不純物濃度分布を示し、（ａ）は基板の深さ方向の不純物濃度を表わすグラフであり、（ｂ）は基板面方向の不純物濃度を表わすグラフである。
【図４】（ａ）〜（ｄ）は本発明の第２の実施形態に係るＭＯＳ型半導体装置の製造方法を示す工程順の構成断面図である。
【図５】（ａ）〜（ｄ）は本発明の第２の実施形態に係るＭＯＳ型半導体装置の製造方法を示す工程順の構成断面図である。
【図６】（ａ）〜（ｄ）は本発明の第３の実施形態に係るＭＯＳ型半導体装置の製造方法を示す工程順の構成断面図である。
【図７】（ａ）〜（ｄ）は本発明の第３の実施形態に係るＭＯＳ型半導体装置の製造方法を示す工程順の構成断面図である。
【図８】（ａ）〜（ｅ）は従来のＭＯＳ型トランジスタの製造方法を示す工程順の構成断面図である。
【符号の説明】
１１    半導体基板
１１ａ  Ｐ型拡散層
１２    ゲート絶縁膜
１３    ゲート電極
１４    注入保護層
１５    第１のサイドウォール
１６    第１の高濃度拡散層
１７    ポケット拡散層
１８    第２の高濃度拡散層
１９    第２のサイドウォール
２０    金属シリサイド膜
２１    半導体基板
２１ａ  Ｐ型拡散層
２２    ゲート絶縁膜
２３    ゲート電極
２４    注入保護層
２５    サイドウォール
２６    第１の高濃度拡散層
２７Ａ  金属膜
２７Ｂ  金属シリサイド膜
２８    ポケット拡散層
２９    第２の高濃度拡散層
３１    半導体基板
３１ａ  Ｐ型拡散層
３２    ゲート絶縁膜
３３    ゲート電極
３４    注入保護層
３５    サイドウォール
３６    第１の高濃度拡散層
３７Ａ  金属膜
３７Ｂ  金属シリサイド膜
３８    ポケット拡散層
３９    第２の高濃度拡散層
【図１】
0004167381.tif 000002
【図２】
0004167381.tif 000003
【図３】
0004167381.tif 000004
【図４】
0004167381.tif 000005
【図５】
0004167381.tif 000006
【図６】
0004167381.tif 000007
【図７】
0004167381.tif 000008
【図８】
0004167381.tif 000009