【手続補正書】
【提出日】平成20年11月5日(2008.11.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成され、且つ、第１領域と第２領域とを有する入出力回路部と、
前記半導体基板上に形成され、第１および第２電源配線と、前記第１および第２電源配線よりも下層に位置する第１配線とを有する多層配線構造と、
前記第１および第２電源配線よりも上層に位置し、且つ、前記入出力回路部と電気的に接続するボンディングパッドと、
を有する半導体装置であって、
前記第１領域は、前記第２領域よりも前記半導体装置の外周部に近い領域であり、
前記第１電源配線は、前記第１領域上を通過するように配置されており、
前記第２電源配線は、前記第２領域上を通過するように配置されており、
前記第１領域と第２領域の間には、引き出し領域が設けられており、
前記第１配線は、前記引き出し領域で、前記第１および第２電源配線よりも上層に引き出され、前記ボンディングパッドに電気的に接続しており、
前記ボンディングパッドは、前記第１電源配線上に位置しており、且つ、前記第２電源配線上には位置してないことを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板に形成された入出力回路部と、
前記入出力回路部より上層に形成された第１配線と、
前記第１配線より上層に形成された第１電源配線、及び、前記第１電源配線とは異なる電位を供給するための第２電源配線と、
前記第１及び第２電源配線よりも上層に形成され、且つ、前記第１配線を介して前記入出力回路部と電気的に接続するボンディングパッドと、
前記ボンディングパッド上に形成された絶縁膜と、
前記ボンディングパッドの表面を露出するように前記絶縁膜に形成された開口部とを有する半導体装置であって、
前記入出力回路部は、第１領域、第２領域、及び、前記第１領域と前記第２領域との間に位置する引き出し領域を有し、
前記第１領域は前記第２領域よりも前記半導体装置の外周部に近い領域であり、
前記第１配線は前記引き出し領域上に位置しており、
前記第１電源配線は前記第１領域上に位置しており、
前記第２電源配線は前記第２領域上に位置しており、
前記ボンディングパッドは前記第１領域上に位置しており、
前記開口部は前記第１領域上に位置しており、且つ、前記第２領域上には位置していないことを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記第１または第２電源配線のどちらか一方が、接地電位を供給するための配線であることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記ボンディングパッドが信号の入力または出力用のボンディングパッドであることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記入出力回路部は、第１および第２ＭＩＳＦＥＴ素子と、第１および第２抵抗素子と、第１および第２ダイオード素子とを有することを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１および第２電源配線は、前記半導体装置の外周部に沿って延在し、
前記第１ＭＩＳＦＥＴ素子を形成した領域、前記第１抵抗素子を形成した領域、前記第１ダイオード素子を形成した領域、前記引き出し領域、前記第２ダイオード素子を形成した領域、前記第２抵抗素子を形成した領域および前記第２ＭＩＳＦＥＴ素子を形成した領域は、前記第１および第２電源配線の延在方向と交差する方向に、順に配置されていることを特徴とする半導体装置。
【請求項７】
請求項５または６記載の半導体装置において、
前記ボンディングパッドは、前記第１ダイオード素子を介して前記第１電源配線に接続され、前記第２ダイオード素子を介して前記第２電源配線に接続され、前記第１抵抗素子を介して前記第１ＭＩＳＦＥＴ素子のソースまたはドレインの一方に電気的に接続され、且つ、前記第２抵抗素子を介して前記第２ＭＩＳＦＥＴ素子のソースまたはドレインの一方に電気的に接続されており、
前記第１ＭＩＳＦＥＴ素子のソースまたはドレインの他方は、前記第１電源配線に接続され、
前記第２ＭＩＳＦＥＴ素子のソースまたはドレインの他方は、前記第２電源配線に接続されていることを特徴とする半導体装置。
【請求項８】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記入出力回路部は、第１抵抗素子、第２抵抗素子、第１ダイオード素子及び第２ダイオード素子を有することを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置において、
前記第１配線は、前記入出力回路部上に形成された第１層間絶縁膜中に埋め込まれて形成されており、
前記第１電源配線、及び、前記第２電源配線は、前記第１配線、及び、前記第１層間絶縁膜上に形成された第２層間絶縁膜中に埋め込まれて形成されていることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第１配線、前記第１電源配線、及び、前記第２電源配線は、銅を主成分として形成されていることを特徴とする半導体装置。
【請求項１１】
半導体基板と、
前記半導体基板に形成された第１及び第２入出力回路部と、
前記第１及び第２入出力回路部より上層に形成された第１及び第２配線と、
前記第１及び第２配線より上層に形成された第１電源配線と、
前記第１及び第２配線より上層に形成され、且つ、前記第１電源配線とは異なる電位を供給するための第２電源配線と、
前記第１及び第２電源配線よりも上層に形成され、且つ、前記第１配線を介して前記第１入出力回路部と電気的に接続する第１ボンディングパッドと、
前記第１及び第２電源配線よりも上層に形成され、且つ、前記第２配線を介して前記第２入出力回路部と電気的に接続する第２ボンディングパッドと、
前記第１及び第２ボンディングパッド上に形成された絶縁膜と、
前記第１ボンディングパッドの表面を露出するように前記絶縁膜に形成された第１開口部と、
前記第２ボンディングパッドの表面を露出するように前記絶縁膜に形成された第２開口部とを有する半導体装置であって、
前記第１入出力回路部は、第１領域、第２領域、及び、前記第１領域と前記第２領域との間に位置する第１引き出し領域を有し、
前記第２入出力回路部は、第３領域、第４領域、及び、前記第３領域と前記第４領域との間に位置する第２引き出し領域を有し、
前記第１及び第３領域は、前記第２及び第４領域よりも前記半導体装置の外周部に近い領域であり、
前記第１配線は前記第１引き出し領域上に位置しており、
前記第２配線は前記第２引き出し領域上に位置しており、
前記第１及び第２電源配線は、前記半導体装置の外周部に沿った第１方向に延在しており、
前記第１電源配線は前記第１及び第３領域上に位置しており、
前記第２電源配線は前記第２及び第４領域上に位置しており、
前記第１ボンディングパッドは前記第１領域上に位置しており、
前記第２ボンディングパッドは前記第４領域上に位置しており、
前記第１開口部は前記第１領域上に位置しており、且つ、前記第２領域上には位置しておらず、
前記第２開口部は前記第４領域上に位置しており、且つ、前記第３領域上には位置していないことを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記第１または第２電源配線のどちらか一方は、接地電位を供給するための配線であることを特徴とする半導体装置。
【請求項１３】
請求項１１または１２記載の半導体装置において、
前記第１または第２ボンディングパッドのどちらか一方は、信号の入力または出力用のボンディングパッドであることを特徴とする半導体装置。
【請求項１４】
請求項１１〜１３のいずれか１項に記載の半導体装置において、
前記第１入出力回路部は、第１および第２ＭＩＳＦＥＴ素子と、第１および第２抵抗素子と、第１および第２ダイオード素子とを有していることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記第１ＭＩＳＦＥＴ素子、前記第１抵抗素子、前記第１ダイオード素子、前記第１引き出し領域、前記第２ダイオード素子、前記第２抵抗素子および前記第２ＭＩＳＦＥＴ素子は、前記第１方向と交差する第２方向に沿って順に配置されていることを特徴とする半導体装置。
【請求項１６】
請求項１４または１５記載の半導体装置において、
前記第１ボンディングパッドは、前記第１ダイオード素子を介して前記第１電源配線に接続され、前記第２ダイオード素子を介して前記第２電源配線に接続され、前記第１抵抗素子を介して前記第１ＭＩＳＦＥＴ素子のソースまたはドレインの一方に電気的に接続され、且つ、前記第２抵抗素子を介して前記第２ＭＩＳＦＥＴ素子のソースまたはドレインの一方に電気的に接続されており、
前記第１ＭＩＳＦＥＴ素子のソースまたはドレインの他方は、前記第１電源配線に接続され、
前記第２ＭＩＳＦＥＴ素子のソースまたはドレインの他方は、前記第２電源配線に接続されていることを特徴とする半導体装置。
【請求項１７】
請求項１１〜１３のいずれか１項に記載の半導体装置において、
第２入出力回路部は、第１抵抗素子、第２抵抗素子、第１ダイオード素子及び第２ダイオード素子を有することを特徴とする半導体装置。
【請求項１８】
請求項１１〜１７のいずれか１項に記載の半導体装置において、
前記第１及び第２配線は、それぞれ、前記第１及び第２入出力回路部上に形成された第１層間絶縁膜中に埋め込まれて形成されており、
前記第１電源配線、及び、前記第２電源配線は、それぞれ、前記第１配線、前記第２配線、及び、前記第１層間絶縁膜上に形成された第２層間絶縁膜中に埋め込まれて形成されていることを特徴とする半導体装置。
【請求項１９】
請求項１８に記載の半導体装置において、
前記第１配線、前記第２配線、前記第１電源配線、及び、前記第２電源配線は、銅を主成分として形成されていることを特徴とする半導体装置。