【誤訳訂正書】
【提出日】平成20年1月24日(2008.1.24)
【誤訳訂正１】
【訂正対象書類名】明細書
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【書類名】    明細書
【発明の名称】ネットワーク内でファジー論理プロセッサを使用するための方法及び装置
【特許請求の範囲】
【請求項１】
ネットワーク内でファジー論理プロセッサを使用するための方法において、
前記ネットワークによって伝送されたメッセージを読み取るための読み取りルールを、前記ファジー論理プロセッサのルールメモリ内に格納し、
前記ネットワーク上にメッセージが検出されたときに前記読み取りルールを用いてメッセージを取り出し、メッセージ内に存在するデータ要素をファジー論理プロセッサの処理入力へと入力し、
前記ファジー論理プロセッサの前記ルールメモリ内に処理ルールを格納し、
前記ファジー論理プロセッサの前記処理入力に入力されてきたデータ要素を処理するために前記処理ルールを適用する
段階を含む方法。
【請求項２】
前記ファジー論理プロセッサによって、前記ファジー論理プロセッサの入力マルチプレクサを制御することを含む請求項１に記載の方法。
【請求項３】
ルールメモリ内の処理ルールを有し、データ入力回路と、処理モードにおいて前記データ入力回路に送信されてきたデータ要素に対して前記処理ルールを適用して決定信号を生成する回路とを有するファジー論理プロセッサにおいて、当該ファジー論理プロセッサが
前記データ入力回路とネットワークとの間に配置されたインターフェースと、
前記ネットワークによって伝送されたメッセージを読み取るための、ルールメモリ内に格納された読み取りルールと、
第１段階で、前記読み取りルールを伝送されたメッセージに適用してメッセージを読み取って取り出し、それに従って前記データ入力回路を制御するための回路と、
第２段階で、前記データ入力回路に存在するデータ要素を処理する回路と
を含むファジー論理プロセッサ。
【請求項４】
前記インターフェースが当該ファジー論理プロセッサによって制御されるマルチプレクサを有する請求項３に記載のファジー論理プロセッサ。
【請求項５】
前記マルチプレクサが、ビットコントローラと、前記ビットコントローラによって受け取られて処理されたメッセージを保持するための一連のレジスタとを有する請求項４に記載のファジー論理プロセッサ。
【請求項６】
前記ルールメモリ内にルールを書き込むための回路を更に有する請求項３に記載のファジー論理プロセッサ。
【請求項７】
ファジー論理プロセッサを使用するための方法であって、
前記ファジー論理プロセッサのルールメモリ内に処理ルールを格納する段階と、
ネットワークによって伝送されるメッセージを読み取るための読み取りルールを前記ルールメモリ内に格納する段階と、
ネットワークによって伝送されたメッセージを受ける段階と、
処理ルールを用いてメッセージを処理してデータを抽出する段階と、
メッセージ内のデータをファジー論理プロセッサの入力に送る段階と、
メッセージで伝送された決定を供給することによってファジー論理処理を前記データに適用する段階と
を含む方法。
【請求項８】
前記ルールメモリを書き換える段階を更に含む請求項７に記載の方法。
【請求項９】
ネットワークからのメッセージをマルチプレクサを介してファジー論理プロセッサに送る段階と、前記ファジー論理プロセッサから制御信号を前記マルチプレクサに供給する段階とを更に含む請求項７に記載の方法。
【請求項１０】
前記ファジー論理プロセッサによって実行されるメンバーシップ関数ごとに一連のルールを規定する段階と、前記ファジー論理プロセッサによって動作される制御信号に基づいて前記ルールを実行する段階とを更に含む請求項７に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ネットワーク内でファジー論理プロセッサを使用するための方法及び装置、並びにファジー論理プロセッサを対象とするものである。本発明の目的は、ネットワークに分散されている利用価値の高い複数のデバイスと、ローカルモードでの使用が知られているファジー論理プロセッサとの間の関係を単純化することにある。
【０００２】
【従来技術】
ネットワークに複数のデバイスが分散されて設けられているシステムでは、このシステムに接続された各デバイスを、リソース（アクチュエータ）又は利用可能な情報の情報源であると考えることができる。
【０００３】
ホームオートメーションシステムの分野では、様々なネットワークが知られている。特に、ＨＳ(HOME SYSTEM)ＢａｔｉＢＵＳ、ＣＡＮ等と呼ばれるシステムがある。これらネットワークの動作原理は、通信プロトコルを使用することにある。ネットワーク上を伝達される各メッセージは、プリアンブル、ヘッダ、ソースアドレス、宛先アドレス、制御レジスタ、データ要素、及び、肯定応答又はエラー訂正フィールドを有する。
【０００４】
プリアンブルは一般に、メッセージの始まりを表す識別子を有する。この識別子は、最も重要な用途としては同期化のために使用されるもので「ＳＴＡＲＴ」として知られ、種々の形態を取ることができる。例えば、２本のワイヤがデータの伝送に用いられ、残り２本のワイヤがクロック信号の伝送及び電力供給のために用いられる４線式バスでは、識別子ＳＴＡＲＴは、クロックが低レベルにある時の２本のデータ用ワイヤ上の遷移によって検出される。キャリヤ電流回路では、それは典型的な変調周波数の信号であってもよい。各種ネットワークについて、別の方式が適用可能である。
【０００５】
例として、図３には、ネットワーク上を送信されるメッセージの例を示す。ここに示した任意の例では、メッセージは２５６バイトのフレームを有する。これら２５６バイトのうち、最初の１２８バイトがメッセージの配達情報部分に相当する。しかしながら、それよりも少ないバイト、例えばわずか１１バイトを使うようなプロトコルを規定することも可能である。図３に示すように、プリアンブル用に１バイト、ヘッダ用に１５バイト、ソースアドレス及び宛先アドレス用にそれぞれ１６バイト、並びに制御レジスタ用に８０バイトを使用する。ヘッダ及びアドレスに、１バイトのみ使用することも可能であり、更に任意の中間的な長さ又は１〜１５バイトの長さ以上を使用することも可能である。残り１２８バイトはデータ要素を伝送するために使用される。
【０００６】
図２は、ネットワークＲを示す概念図であり、ここでは３つのアクチュエータデバイス、すなわち、１つのベンチレータ（換気機）、１つの加熱ラジエータ（輻射暖房器）及び１つの民生用電気機器がネットワークに接続されている。更に、検出器又は制御ボタンａ〜ｄがネットワークＲに接続されている。ネットワークＲは、ツイストペア、電力線、赤外線、無線又はその他の形式にすることができる。
【０００７】
全てのデバイスが同一ネットワークＲに接続されているので、配達情報部分のバイトを解釈してデータ部分のバイトを抽出し、それらの処理が行われるようにすることができるインターフェースを、各デバイスに設ける必要がある。合衆国特許第5,537,651号及び第5,535,344号明細書には、各デバイス、特にアクチュエータデバイス、例えばベンチレータ、加熱ラジエータ及び民生用電気機器に設置されて、それらのデバイスにネットワークＲ上で伝送されるメッセージを理解させるためのインターフェースが記載されている。
【０００８】
周知のインターフェースは、受け取ったメッセージを読むことによってネットワーク内の日常動作を制御するためにローカルシーケンサを使用する。この方法の問題点は、必要となるプロセッサのコスト及び複雑さにある。実際、ファジー論理プロセッサが複雑な状況をわずかなコストでどの程度管理することができるかは、プロセッサが処理しなければならないデータを簡単な方法でどの程度まで受け取ることができるかによって決まる。物事を簡単にするために、現在市販のファジー論理プロセッサ、例えばＷＡＲＰ１、ＷＡＲＰ２又はＷＡＲＰ３（エスジェーエストムソン ミクロエレクトロニクス社製） は、データ要素用に少なくとも８つの入力及びコマンド用に２つの出力を有し、全て価格は10フラン、つまり２ドル以下で提供されている。更に、上記特許に記載のようなインターフェースを製造するには同じ程度のコストがかかる。これは、ネットワーク内で使用可能なファジー論理プロセッサの製造には現在のところ本来のコストの２倍が必要であることを意味する。更にそのようなプロセッサは開発が困難である。
【０００９】
【発明が解決しようとする課題】
本発明の１つの実施例では、ローカルシーケンサの機能を実行するファジー論理プロセッサを使用することによって、このコストと複雑さに関する問題を解決せんとするものである。ローカルシーケンサは実際上プロセッサでなければならない。ファジー論理プロセッサは、その特異的な動作のために、普通のプロセッサとして挙動するようには普通構成されてはいない。この特異的な特徴について以下に説明する。普通のプロセッサは命令レジスタと１つ以上のデータ入／出力レジスタとを有していることを思い出されたい。普通のプロセッサは、データ要素を入力として受ける論理ゲートのアレーによって構成される。これらの論理ゲートは、命令レジスタ内に存在する命令コードの関数として有効化される。このような動作は、そのままではファジー論理プロセッサで行うことができない。
【００１０】
【課題を解決するための手段】
本発明は、特定の構成により、ファジー論理プロセッサを用いてデータ要素（これらデータ要素はその後ファジー論理プロセッサ自身によって処理されなければならない)を抽出することが可能である。
【００１１】
本発明の実施例では、ファジー論理プロセッサは２段階で動作する。第１段階では、ファジー論理プロセッサはメッセージを受け取り、これを処理してデータ要素を抽出する。第２段階で、抽出されたデータ要素がファジー論理プロセッサの入力に入力され、それらデータ要素に周知のファジー論理処理が施されるようになっている。
【００１２】
【発明の実施の形態】
従って、本発明の対象は、ネットワーク内でファジー論理プロセッサを使用するための方法であって、ファジー論理プロセッサのルールメモリ内に処理ルールを格納し、これらの処理ルールを、ファジー論理プロセッサの入力に存在するデータ要素の処理に適用するという段階を含む方法にある。この方法では更に、ネットワーク内を伝送されているメッセージの読み取りを可能にするために、ファジー論理プロセッサのルールメモリ内に読み取りルールを格納し、更にネットワーク上でメッセージが検出された時に、この読み取りルールを用いてメッセージを取り出す。その後、メッセージ内に存在するデータ要素をファジー論理プロセッサの処理入力へと供給する。
【００１３】
本発明の対象は更に、ルールメモリ内に処理ルールを有し、データ入力回路と、処理モードにおいてその処理ルールを前記データ入力回路に送られてきたデータ要素に適用して決定信号を発生する回路とを含むファジー論理プロセッサにある。このファジー論理プロセッサは更に、前記データ入力回路とネットワークとの間に配置されたインターフェースを具備しており、ネットワークを介して伝送されるメッセージを読み取るためにルールメモリ内に格納されている読み取りルールを含む。ファジー論理プロセッサは、第１段階において、伝送されてきたメッセージに対して読み取りルールを適用してそのメッセージを読み取って取り出して 、それに従って前記データ入力回路を制御するように構成された回路と、第２段階において、前記データ入力回路内に存在するデータ要素を処理するように構成された回路とを含む。
【００１４】
以下の説明及び添付した図面から、本発明がより明らかに理解されよう。これらの図面は単に例として挙げたものであり、何ら本発明の範囲を限定するものではない。
【００１５】
【実施例】
図１は、本発明の実施例によるファジー論理プロセッサ１を示す。ファジー論理プロセッサ１は、論理処理ユニット２を有し、この論理処理ユニット２はファジー論理演算の処理専用となっている。ファジー論理プロセッサ１は更にルールメモリ３並びにメンバーシップ関数メモリ４を備える。ファジー論理プロセッサ１は、ネットワークＲからの処理するデータ要素を受け取るために少なくとも入力５〜７を有する。ここに挙げる実施例では、周知のファジー論理プロセッサは12、10又は８個の別々の入力を有することができる。処理が行われたならば、論理処理ユニット２がバス８において入手可能な決定信号を発生させる。バス８は、例えば、制御すべきデバイス、例えば図２のベンチレータに直接接続される。
【００１６】
以下、ファジー論理プロセッサの動作について非常に簡単な説明を行い、このファジー論理プロセッサのネットワーク接続の特定の構成においてこの動作がいかに利用されるかを具体的に説明する。
【００１７】
処理すべきデータ要素、例えば部屋Ａ（図示せず） 内の温度ｔＡが測定され、信号ＭＡに変換される。信号ＭＡはファジー論理プロセッサ１の入力のうちの１つ、つまり入力５に送られる。従来技術において、その接続は直接である（固定されている）。
【００１８】
メンバーシップ関数メモリ４内には、何組かの対応表が存在する。例えば部屋Ａの温度に関して５つの対応表が存在する。これら５つの表に従って、この温度ｔＡが、非常に寒い、寒い、正常、暑い又は非常に暑いのいずれかと判断される（もっともらしさを０〜１で数量化して） 。これら５つの表のうちの１つ、例えば「正常」表では、ｔＡの値が19℃〜21℃であればもっともらしさ１（正常な温度）に対応することになろう。16℃〜19℃及び24℃〜21℃では、もっともらしさは０から１まで変化する。上記の値よりも高温あるいは低温では、温度は正常でないと見なされ、正常な温度におけるもっともらしさはゼロになる。
【００１９】
従って、部屋Ａ内で測定された温度の値ＭＡについて、上記５つのメンバーシップ関数表が５つの値を与えることになる。５つのメンバーシップ係数を知るには、５種類の表について５回の読み取りを行うだけでよい。
【００２０】
表の複数の読み取りを行うこの動作は図１のユニット９によって行われる。このユニット９はファジー論理プロセッサにとって特異なものである。ユニット９は実際上読み取り回路であり、表を一括して読み取るために、すなわち入力５〜７に入力されるデータ要素に対応するメンバーシップ関数ｆを一括して読み取るための副回路１０〜１２を有する。既に述べたように、信号ＭＡをユニット９へ送ることで５つのメンバーシップ係数ａ１、ａ２、-ａ５（各メンバーシップ関数に対して１つの係数）を自動生成する。これは別の部屋：部屋Ｂ（図示せず）に設けた別の検出器からの別の信号の場合にも可能である。対応する係数ａ１〜ａ５、ｂ１〜ｂ５は論理処理ユニット２のデータ入力に送られる。この自動動作はファジー論理プロセッサの標準的モード動作の１つである。最後の入力が、データ要素の標準的プロセッサのデータレジスタへの入力に対応する。
【００２１】
ルールメモリ内に格納されているルールの型の例は『ＭＡがメンバーシップ関数１に属する場合及びＭＢがメンバーシップ関数１に属する場合及び・・・、そのときには、発生すべき決定は・・・と等しくなる』である。
【００２２】
この型の複数のルールがメモリ３に格納されている。処理時に、論理処理ユニット２は全てのルールを検査して考慮する。例えば、部屋Ａ内の温度が正常の場合、メンバーシップ関数『非常に寒い』内のメンバーシップ係数はゼロになる、すなわちａ１がゼロになる（結果としてａ１に関係する全てのルールが除外される）。他のルール、０ではないメンバーシップ係数によるルールが単位決定信号となる。単位決定信号は一般にルールそれ自体に含まれている。単位決定信号を結合するための決定結合デバイス１３において、単位決定信号は互いに結合され、セットアップ信号を生成してバス８上に出力する。全てのルールの検査及び決定の動作は、ファジー論理プロセッサの別の典型的で（及び不変の）動作の形式である。
【００２３】
最も一般的な結合は、除外されなかった全てのルールに対して生成された単位決定信号の平均をとることである。全てのルールの検査はルールメモリ３に内蔵される全てのルールＲ１、Ｒ２、・・・Ｒｍをファジー論理プロセッサ１の『命令レジスタ』に同時又は連続してロードすることになる。更に、論理処理ユニット２の論理ゲートの構造は、単位決定信号の生成のために、標準的な構造とは全く異なり、従って独特な動作を必要とすることは理解できよう。これは要約的な説明であるが、ファジー論理プロセッサの特殊な動作は理解できるであろう。
【００２４】
本発明の実施例では、ファジー論理プロセッサ１の入力５〜７をネットワークＲに接続可能にするためにマルチプレクサ１４を間に置く。一例として、このマルチプレクサ１４は、ビットコントローラ１５と、受け取ったメッセージの全て又は一部のバイト、例えば図３に示すメッセージの全てのバイトを保持するための一連のレジスタ１６とを有する。ビットコントローラ１５は、ネットワークＲとレジスタ１６との間でインターフェースを形成する。これは全ての必要な復調器を有する。マルチプレクサ１４は更に分配回路１７を有し、この役目はファジー論理プロセッサ１の入力５〜７に適切なデータ要素を分配する点にある。入力５〜７は、単一線で示されているが、バスにすることもできる。更にリンクは直列リンクの代わりに並列にすることもできる。
【００２５】
本発明の実施例では、決定信号を伝える制御バス８は分配回路１７の制御入力に供給されるように分岐されている。
【００２６】
以下、本発明の原理を説明する。レジスタ１６に入力されて保持されているメッセージは２段階で処理される。メッセージの最初の部分はファジー論理プロセッサ１の特別な入力（これはこの目的のための入力を意味する）に送信される。この特別な入力は少なくとも入力５〜７を含み、少なくとも５つの他の入力を含むことができる。これらの入力はバスＲ（すなわちネットワークＲ）からの信号を受ける。例えば、この入力はファジー論理プロセッサ１の８個の利用可能な入力の内の第８（又は第１）番目の入力にすることもできる。以下、この段階を実行する方法を説明する。
【００２７】
実際には１個の特別な入力を用いる代わりに、４個の特別な入力を下記のように使用する。符号化の第１レベル、実際にはプリアンブルに対応する第１バイトを第１の特別な入力に入力する。次の符号化レベル、実際にはソースアドレスを示すバイト１７〜３２を第２の特別な入力に入力する。次の符号化レベルすなわち宛先アドレスを示すバイト３３〜４８を第３の特別な入力に供給し、次の符号化レベルすなわち制御レジスタを示すバイト４９〜１２８を第４の特別な入力に供給する。
【００２８】
変形例では、メッセージの配達情報部分（最初の１２８バイト）の処理に割り当てられた専用の特別な入力は存在しないが、例えば、最初の４つの入力によって第１段階で実行される処理動作が行われ、その後、最初の４つの入力は通常の動作に戻る。
【００２９】
プリアンブル信号は通常４つのゼロ、その後に１０１０が続く。この信号はシステム、特にビットコントローラ１５を同期化するために使用される。この信号の数値は１０である。本発明の実施例では、このプリアンブル信号は、第１の特別な入力で受けた信号が０〜３２の範囲である場合、それは送信であると処理される。信号が１０の場合はネットワーク上でのメッセージの伝送が検出される。第２の特別な入力に送られた信号は、その値が０〜３２の範囲の場合、その温度を送信している検出器は検出器Ａであると判定される。この値が３３〜６４の範囲の場合は、検出器Ｂである。この値が６５〜９６の範囲の場合は検出器Ｃであり、以下同様である。更に、信号の値が２２２〜２５６の範囲の場合は、システムを制御するコントロールステーション１９（図２）であると判定される。
【００３０】
第３の特別な入力には、宛先アドレスが入力される。ルールでは、その値が、例えばベンチレータを示す１２８〜１５２であると確認された場合、本実施例では、ベンチレータに設けられたファジー論理プロセッサ２０宛である。第４の特別な入力には、制御レジスタに対応する信号が入力される。この信号が、例えば、６４より小さいの場合、それに続くデータ要素（次の１２８バイト）は測定値を示すことが規則によって定められている。更に、この値が６４より大きいの場合、それに続くデータ要素は直接的な決定として解釈されなければならない。
【００３１】
換言すれば、処理される特別な入力に関するユニット９すなわち副回路１０〜１２の一部は、表読み取り動作をし、論理処理ユニット２の入力に、対応するメンバーシップ関数をセットアップする。本発明の独特な特徴の第一は、適用される表及びルールが、通信プロトコルのメッセージの読み取りのための表及びルールであることにある。
【００３２】
これはネットワーク上の検出器Ａによって送信されたメッセージであるので、検出器Ａによって用意されたこのメッセージは、ベンチレータのアドレス及びその付属ファジー論理プロセッサ２０のアドレスを宛先アドレスとして含む。その結果、ファジー論理プロセッサ２０は、第１の特別な入力によって、それが送信であることを確認する。更に、その第２の特別な入力によって、関係するものが検出器Ａであることを確認する。第３の特別な入力によって（それがファジー論理プロセッサ２０に）直接宛てたものであることを確認し、第４の特別な入力によって、考慮すべき測定データ要素が、そのメッセージの末尾の１２８バイトであることを確認する。従って、決定結合デバイス１３によって生成された第１コマンドは、分配回路１７の制御入力に直接供給されるコマンドであり、その結果、１２８バイトの有効なメッセージデータはファジー論理プロセッサ１の入力５に供給される。２つの段階は分配回路１７内に丸付き数字１及び丸付き数字２でそれぞれ示されている。第１段階では、レジスタ１６の全バイトの前半は特別な（又は一時的に特別な）入力に供給される。第２段階では、データ要素が処理される。検出器Ｂが関係する場合は入力６が選択される。
【００３３】
特別な入力を規定するよりも、検出器Ａ及びＢから来る信号の処理を通常行う（すなわちメモリ４内の表を読み取って）回路１０及び１１は、２段階で作業するほうがよい。第１段階では、メッセージの様々な配達情報部分のメンバーシップ関数の決定に対応する表を読み取って、測定されたデータ要素の宛先を確認する。
【００３４】
『if-then』型のルールの単位決定信号は、平均値を用いて決定結合デバイス１３によって計算することができる。更にルール自体によって求めることもできる。従って、上記の状況に固有なメンバーシップ係数が全て１の場合、その結果は、制御ワードをバス８上に通過させることができる。この制御ワードは、分配回路１７が単独で理解でき、分配回路１７のパラメータをセットする。制御ワードは、先ず第１に、マルチプレクサ１４のアドレスを有し、次いで、レジスタ１６を入力５に通信可能にする電気的状態に制御する。
【００３５】
別の動作方法はコントロールステーション１９から強制的動作を命令しようとする点にある。この場合は、図３に示すメッセージは、ソースアドレスとして、メッセージのソースがコントロールステーション１９であるとファジー論理プロセッサ１に認識させることができる値を有する。制御レジスタ内の値は、例えば６４以上で、メッセージの残りの部分のデータ要素（次の１２８バイト）はそのままファジー論理プロセッサ１の制御バス８に、命令として、供給されなければならないことを示している。これは結果としてセットモードを生じさせる。
【００３６】
以下、このセットモードの開始方法、次いで、バス８に接続されたメモリ３又は４に対して書き込む回路２１を動作させることによって、ルールメモリ又はメンバーシップ関数メモリを変更するためにセットモードを如何に使用するかの方法を説明する。一般に、ファジー論理プロセッサは書き込み回路を有していない。本発明の実施例では、ファジー論理プロセッサは書き込み回路を有する。書き込み回路２１は更に、ファジー論理プロセッサ１によって、論理処理ユニット２及び書き込み回路２１にバス８で接続された決定結合デバイス１３を介して制御されている。
【００３７】
決定信号として入力に受けたデータ要素の転送を実施する単純な方法は下記の型のルールのセットアップに含まれる。
『データ要素ｘが入力された場合、そのときは決定＝ｘ』
従って、これらのルールは、１つの４ビット制御ワードを用いた単純な実施例では、下記の型の１６のルールに等しいと言える。
0000の場合、そのときは0000
0001の場合、そのときは0001
0010の場合、そのときは0010
以下同様。
【００３８】
一連の特殊なルールはこの目的のために定義される。従って、ルールメモリ３内では、処理ルールが存在し（これは標準的な場合）、メッセージ読み取りルールが存在し（これは上述した場合）更にメモリ３又は４に書き込むルールが存在する。これらのルールは、読み取りルールを用いて処理して動作が書き込み動作であると肯定応答された時に、論理処理ユニット２にロードされる。制御レジスタゾーンにロードされた値が適正である場合、それが書き込み動作であると肯定応答される。この方法で、データ要素は転記されてそのまま実行できる。残りの１２８バイトのデータ要素は、書き込み回路のアドレス、書き込みモードでこの書き込み回路をバイアスするための電気的状態、及びルールメモリに格納すべきデータ要素及びアドレスを有するようにすることができる。例えば、書き込みに有効な制御ワードは特定の構成Ｘ（ｎビットからなる）を有する場合、ルール『入力でデータＸが入力された場合、そのときは出力はＸ』が生じ、更に入力が値Ｘの場合、もっともらしさの係数が１（でなければ０）のメンバーシップ関数が生じる。
【００３９】
一例では、メンバーシップ関数0000のデータ要素0000のメンバーシップ係数は１である。従って、データ要素0000が入力に存在する時、メンバーシップ関数0000は信号１を出力し、その該当ルール（これは『メンバーシップ関数１＝１の場合、そのときは出力コマンドは0000』であると規定している）は、コマンド信号0000を発生する。これは望ましい書き込み信号である。制御レジスタゾーンに含まれる信号がセットモードを即座に実行することを示す時、全てを検討する必要なく、ルールメモリ３に基づいて一連の特定のルールを使用するようにすることも可能である。従って、データ要素を処理し、メッセージを取り出し、メモリーへ書き込み又はアクチュエータ、ベンチレータの機能をセットし、さもなければ、メモリ３又は４又は任意の他のメモリに新規のルール又は新規のメンバーシップ関数を格納するかどうかに基づいて、ルールの種類を異なるものとにすることができる。すなわち、恒久的なセッティングはルールを変更することで得られ、一時的なセッティングはメッセージで伝送された決定を即座に実行することで得られる。これは『データ要素が関数Ｙに属する場合、そのときは、決定はデータ要素を含むレジスタに含まれる値に等しい』型のルールを用いて得られる。
【００４０】
上記の実施例は本発明の少なくとも１つの実施例を説明したものであり、種々の変更及び改良は当業者によって容易に行われよう。この変更及び改良は本発明の精神を逸脱しない範囲で行われるものである。従って、上記説明は単なる実施例で限定されるものではない。本発明は特許請求の範囲とこれに相当する規定によってのみ限定されるものである。
【図面の簡単な説明】
【図１】２段階制御回路を備えた本発明の実施例のファジー論理プロセッサを示す。
【図２】アクチュエータを検出デバイスに接続するホームオートメーションネットワークを示す概念図。
【図３】図２のネットワーク上で伝送されるメッセージを記号で示した図。
【符号の説明】
１  ファジー論理プロセッサ          ２  論理処理ユニット
３  ルールメモリ                    ４  メンバーシップ関数メモリ
５〜７  入力                        ８  バス
９  ユニット                        １０〜１２  副回路
１３  決定結合デバイス              １４  マルチプレクサ
１５  ビットコントローラ            １６  レジスタ
１７  分配回路                      １９  コントロールステーション
２１  書き込み回路
【誤訳訂正２】
【訂正対象書類名】図面
【訂正対象項目名】図２
【訂正方法】変更
【訂正の内容】
【図２】
1998340191.tif 000001