(57)【特許請求の範囲】
【請求項１】
通信システムにおいて変調されて送信された記号の各ビットの対数尤度比を演算するための方法であって、前記記号は、対応する特性を有する所定のマッピング方式に従う１つ以上のビットを含み、前記方法は、
前記変調された記号を受信して、少なくとも１つの受信器で前記変調された記号を復調する段階と、
前記所定のマッピング方式の前記対応する特性に基づく所定の論理条件を用いて、対数尤度比を求めるために用いられる演算ステップを省くことによって、前記復調された記号の前記１つ以上の各ビットに対して、対応する対数尤度比を計算する段階と、
を含み、
前記所定のマッピング方式は、平方カルノマッピングを含み、また、前記所定のマッピング方式の前記対応する特性は、３ビット以上を有する記号中における各記号の所定の２ビットを除く前記各記号における前記１つ以上のビット全てに対して、横軸及び縦軸に関する記号値の集合の線対称性を含み、また、前記２つの所定のビットの各々は、前記横軸又は縦軸に関して対向する側における記号とは反対の値を有し、
前記復調された記号の値は、符号ビット、１つ以上の整数ビット、１つ以上の小数ビットを有する２の補数としてフォーマット化され、
前記所定の論理条件は、
ａ）２の補数の、前記符号ビット、前記１つ以上の整数ビット、及び前記１つ以上の小数ビットを用いて、前記横軸及び縦軸の方向において中間差分演算を実施することであって、前記中間差分演算は、前記カルノマッピングされた記号の集合における前記記号ビットの非対称及び対称特性に基づき、前記復調された記号の絶対値及び前記復調された記号の前記1つ以上の小数ビットの関数として複数の差分値を実現する、中間差分演算を実施すること、
ｂ）前記復調された記号の各特定のビットに対して予め定められた選択基準に基づき、前記複数の差分値から１つ以上の値を選択することによって、対応する１及びゼロのビット値をそれぞれ有する前記カルノマッピングされた記号の集合の対応する２つの最近接集合点に対して、前記復調された記号における各ビットの２つの最小距離を求めることであって、前記選択基準は、前記カルノマッピングの特性に基づく、各ビットの２つの最小距離を求めること、
ｃ）前記求められた各ビットの２つの最小距離を平方し、前記平方の差をとり前記復調された記号の各ビットの前記対数尤度比を得ること、
を含むことを特徴とする方法。
【請求項２】
請求項１に記載の方法であって、
前記記号は、ｌｏｇ2Ｍビットから構成され、またＭ−ａｒｙ直交振幅変調方式に基づき変調され、前記Ｍ−ａｒｙ直交振幅変調方式は、６４個の記号を有し、また各記号は６ビットから構成されることを特徴とする方法。
【請求項３】
通信システムによって受信される復調された記号の各ビットの対数尤度比を求めるための装置であって、前記復調された記号の値は、符号ビット、１つ以上の整数ビット、１つ以上の小数ビットを有する２の補数としてフォーマット化されており、前記装置は、
Ｍ−ａｒｙ直交振幅変調に基づき変調され、復調された記号を受信するように構成された受信部と、
前記受信部により受信された前記復調された記号の１つ以上の特性を求めるように構成された組合せ論理回路であって、前記１つ以上の特性は、前記復調された記号の符号と、記号のカルノマッピングの集合の軸と前記軸上の所定値を基準とした前記復調された記号の位置情報とを含む、組合せ論理回路と、
複数の第１加算装置であって、各々、前記受信部により受信された前記復調された記号の絶対値又は該記号の値の前記１つ以上の小数ビットに対して対応する整数を加算する加算処理を実施し、その結果生じる値を出力するように構成された前記第１加算装置と、
対をなすように配置された複数のマルチプレクサであって、各々、前記複数の第１加算装置のうちの１つ以上から出力された特定の結果値を受信するように構成され、また、前記組合せ論理回路によって求められた前記復調された記号の前記１つ以上の特性のうちの少なくとも１つの特性の状態に基づいて前記受信された結果値のうちの１つを出力する前記マルチプレクサと、
前記マルチプレクサの対に対応して、対をなして配置された複数の平方ブロックであって、各々、前記複数のマルチプレクサのうちの対応する１つに接続され、前記対応する１つのマルチプレクサによって出力された前記特定の結果値を平方するように構成された前記平方ブロックと、
複数の第２加算装置であって、各々、対応して配置された前記複数の平方ブロック対の出力間における差を演算するように構成された前記第２加算装置と、を含み、前記差は、前記復調された記号の特定ビットに対する対数尤度比を表し、
前記復調された記号は、平方カルノマッピング方式を含む所定のマッピング方式に基づき変調されていたものであり、前記複数の第１加算装置の加算処理は、前記カルノマッピング方式の特性に基づき予め決定されており、
前記カルノマッピング方式の特性は、３ビット以上を有する記号中における各記号の所定の２ビットを除く前記各記号における前記１つ以上のビット全てに対して、横軸及び縦軸に関する記号値の集合の線対称性を含み、また、前記２つの所定のビットの各々は、前記横軸又は縦軸に関して対向する側における記号とは反対の値を有することを特徴とする装置。
【請求項４】
請求項３に記載の装置であって、
前記２つの所定ビットの各ビットの場合、１つの軸の片側にある記号は、第１の２進数値に設定された前記所定のビットを有し、前記軸の他の対向する側にある残りの記号は、第２の２進数値に設定された前記所定の有効ビットを有することを特徴とする装置。
【請求項５】
請求項３に記載の装置であって、
前記複数の第１加算装置は、並列に配置され、第１クロックによって制御される出力装置を有し、
前記複数のマルチプレクサは、並列に配置され、第２クロックによって制御される出力装置を有し、
前記複数の第２加算装置は、並列に配置され、第３クロックによって制御される出力装置を有することを特徴とする装置。
【請求項６】
請求項３に記載の装置であって、
前記受信部は、前記記号の値を、前記符号ビット、前記１つ以上の整数ビット、前記１つ以上の少数ビットに分離し、前記記号の値の絶対値を導出するように構成されたことを特徴とする装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的に通信システムに関し、特に、符号分割多元接続（ＣＤＭＡ）システムにおいて伝送に供する符号化データビットの復調及び復号化のための方法に関する。
【０００２】
【従来の技術】
様々な通信システムがこの分野では知られている。多くのシステムにおいて、情報信号が搬送信号に変調され、第１の地点から第２の地点へ伝送される。第２の地点では、この情報信号は復調され元に戻される。
【０００３】
通常、そのようなシステムで用いられる通信経路は、帯域幅等の様々な制約を有している。その結果、実用上は、与えられた時間の間、通信経路がサポートし得る情報の品質を制約する上限が存在する。他の変調手法に対して、通信経路の情報処理量を効果的に増やす様々な変調手法が提案されている。
【０００４】
１つの変調手法は、Ｍ−ａｒｙ直交振幅変調（ＱＡＭ）である。ＱＡＭは、（各々異なる組合せの位相と振幅を有することによって互いに識別される）Ｍ個の変調値の集合を提供し、ここで各集合点は、複数の情報ビットを表す。ＣＤＭＡシステムにおいてスペクトル効率を大きくするために、例えば、より高次の変調が用いられる。一般的に、Ｍ−ａｒｙＱＡＭシステムにおいて各記号によって表されるビットの数は、ｌｏｇ2Ｍに等しい。例えば、１６ＱＡＭは、各々ｌｏｇ2１６すなわち４つの情報ビットを表す１６個の異なる集合点（Ｉ及びＱ軸を有する複素デカルト平面の各象限において４つの点）を用いる。他の例は、６４−ＱＡＭであるが、ここでは、６４個の集合点が各々ｌｏｇ2６４すなわち６つの情報ビットの組合せを表す。
【０００５】
図１は、複素数の実数部（すなわち、Ｉ）を表す横軸と虚数部（すなわち、Ｑ）を表す縦軸によって定義される複素平面上において、各々６ビットの組合せを表す６４点のマップである６４−ＱＡＭ通信システム用の集合を示す。通信チャネル上で送信されるＱＡＭ情報記号（更にパイロット及び同期記号）は、ある基準からの搬送波の振幅と位相角変位を用いて、情報を搬送するために変調される搬送信号の離散的なパケットである。ＱＡＭ情報記号は、（原点からの長さ又は距離として表される）大きさと（座標軸の１つを基準にして測る角度）位相角Φを有するベクトルで表す複素量として図１の集合上に表される。（ビットが情報源からの直列ビットストリームからの）６個の２進数字の起こり得る６４個の異なるビットパターンに対応する６４個の異なる大きさと位相角の組合せを有する６４−ＱＡＭシステムにおいて、集合上の６４点は各々、６ビットの１つの組合せを表すものとして識別される。
【０００６】
（直交座標において５Ｉ＋５Ｑとして表され、長さ＝（５2＋５2）／２と５／５の逆正接すなわち実数軸に対して４５度に等しい位相角１０２を有する）ベクトル１００は、集合において点１０４を指す。この点は、一連の６個の２進数字（例、００００００）を表すものとして図１に示される。点１０６（−１Ｉ−１Ｑ）によって表される他のＱＡＭ記号がこの集合中に図示されており、もう１つの一連の６個の２進数字（例、１１００１１）を表している。
【０００７】
どのような変調方式の場合でも、変調器は、受信した符号化ビットの対数尤度比（ＬＬＲ）を復調器に提供するのが好ましい。図２に示すように、ＣＤＭＡシステムの受信器２００には、復調器２０４から復調済記号を受信し、復調済記号の各ビットに対するＬＬＲを算出する対数尤度比演算器２０２が含まれる。復号器２０６は、対数尤度比演算器２０２によって演算されたＬＬＲを受信し、受信したＬＬＲに基づき個々のビットを復号する。
【０００８】
二次元の変調（つまり、ＩとＱ成分を有する変調）が、２ｂｐｓ／Ｈｚより大きいスペクトル効率を生み出す場合、各符号化されたビットは、直交記号成分にマッピングできない。その結果、ビットＬＬＲは、復調済記号と集合記号間のユークリッド距離から算出せねばならない。時間ｋにおいて受信された記号ｙ（ｙkと呼ぶ）に対応する実際の各ｊ番目ビットのＬＬＲは、次の関係式によって求められる。
【０００９】
【数１】
0004084059.tif 000002
ここで、ｕk,j は、時間ｋにおける記号ｕの仮定ｊ番目ビット値であり、Ｐは、ｙkが受信された記号である場合、ｕkのｊ番目のビットがゼロ又は１の２進数の値である確率を表す。この式は、送信された記号が全て同じ確率で発生するものと仮定すると、次の数式になる。
【００１０】
【数２】
0004084059.tif 000003
確率Ｐは、チャネル補正が完璧であることを仮定すると、実数と虚数成分が独立であるように、次の関係式によって表される。
【００１１】
【数３】
0004084059.tif 000004
加算的なガウス分布の雑音を仮定すると、上記式は次の数式になる。
【００１２】
【数４】
0004084059.tif 000005
ここで、Ｄk2は、受信された記号と仮定記号間の平方ユークリッド距離、σ2は、ガウス分布雑音の分散である。従って、平方ユークリッド距離Ｄk2は、次の関係式によって表されるように、実数（ｒ）と虚数（ｉ）成分の両方の受信された記号と仮定記号間の差の平方を加算することによって算出される。
【００１３】
【数５】
0004084059.tif 000006
式（４）を式（２）に代入すると、平方ユークリッド距離に基づきＬＬＲを算出することができ、次の関係式を得る。
【００１４】
【数６】
0004084059.tif 000007
この関係式は、１及びゼロの値をそれぞれ有する受信された記号と仮定記号間の最小平方距離の差を唯単にとることによって近似し得る。従って、式（６）は次の関係式になり、ＬＬＲを近似する。
【００１５】
【数７】
0004084059.tif 000008
ここで、記号中のビットｕk,j のＬＬＲは、その特定のビットが１に等しい場合、受信された記号とＱＡＭ集合点間の最小距離の差を演算することによって、また、その特定のビットがゼロに等しい場合、受信された記号とＱＡＭ集合点間の最小距離を演算することによって求められる。Ｍ−ａｒｙＱＡＭシステムにおいて、ｍが記号当たりのビット数である場合、Ｍ個の記号は２mに等しい。従って、ｍ個のＬＬＲ演算が、１変調記号当たり必要である（すなわち、その記号中のｍ個のビット各々に対するＬＬＲを求める場合）。ｍ個のＬＬＲ計算を求めるために、まず、記号のＱＡＭ集合において、受信されたＱＡＭ記号と各ＱＡＭ記号間のＭ個の平方ユークリッド距離（Ｄ2）を求めなければならない。上記の数学的な演算によって、各受信された変調記号に対するＬＬＲ値の演算には、Ｍ個の平方ユークリッド距離の演算（すなわち、各々２つの乗算と１つの加算が伴うＤ2計算）、その記号中におけるｍビット全ての１及びゼロの特定のビット値に対応する最小平方ユークリッド距離を求めるためのビット当たりＭ個の比較／選択（すなわち、ｕ＝１の場合、ｍｉｎＤ2値（ｕ＝０の場合、Ｍ／２個の比較／選択とｍｉｎＤ2値の数（Ｍ／２個の比較／選択）、次にこの合計への記号中におけるｍ個の総ビットによる乗算、及び上記式（７）に示す値の間の差を求めるためのｍ個の加算が必要である。従って、受信されたＱＡＭ変調記号当たり必要な演算の総数は、２Ｍ個の乗算プラスｍ・Ｍ個の比較／選択プラスＭ＋ｍ個の加算である。
【００１６】
【発明が解決しようとする課題】
本出願が教示する内容は、様々なクロックレートの如何なるレートでも利点を有するが、低減されたフレーム処理時間を図示するために、ＣＤＭＡシステムのクロックレートを３２ｘ１．２２８８ＭＨｚ又は３９．３２１６ＭＨｚであると仮定する。通常、乗算処理を完了するには２クロック周期、加算処理には１クロック周期、比較／選択処理には２クロック周期が必要である。従って、例えば、記号当たり６ビットの５３７６個の記号を含む６４−ＱＡＭ変調によるフレームの処理に要する時間は、約１５０ｍｓである。この時間の長さは、高速データチャネルに必要な５乃至２０ｍｓフレームターンアラウンドタイムよりかなり大きいため問題になる。並列化やパイプライン化等の手法を用いて、演算時間を低減してもよいが、それでも、受信器スループットレートを高速データチャネルにおけるフレームターンアラウンドタイム程度に低減するには不充分である。
【００１７】
従って、ＬＬＲの演算時間を、ＱＡＭ変調済記号をビット復調する受信器におけるフレーム時間の程度に低減する必要があり、特に６４−ＱＡＭ等高次の場合、必要である。
【００１８】
【課題を解決するための手段】
上述の問題点は、本発明が開示する方法と装置によって解決される。具体的には、ＱＡＭ信号を特定のマッピング方式でマッピングすることによって、所定の特定のマッピング方式の特性に基づいて演算段階を省き、ＱＡＭ記号の各ビットに対する対数尤度比の計算時間を低減できる。好適には、この信号はカルノマッピングされ、またグレイコード化され、これによって、ＱＡＭ集合の対称特性に基づき演算段階が省けるように、この集合に対称性が導入される。
【００１９】
具体的には、本発明によれば、通信システムにおいて送信される記号の各ビットの対数尤度比を演算するための方法であって、対応する特性を有する所定のマッピング方式に基づき、１つ以上のビットから構成される記号を変調する段階と、前記変調された記号を少なくとも１つの受信器に送信する段階と、前記変調された記号を受信し、少なくとも１つの受信器で前記変調された記号を復調する段階と、前記所定のマッピング方式の前記対応する特性に基づく所定の論理条件により、対数尤度比を求めるために用いられる演算ステップを省くことによって、前記復調された記号の前記１つ以上の各ビットに対して、対応する対数尤度比を計算する段階と、を含むことを特徴とする方法が提供される。
【００２０】
上記方法において、前記所定のマッピング方式には、平方カルノマッピングが含まれ、また、３ビット以上を有する記号中における各記号の所定の２ビットを除き、前記所定のマッピング方式の前記対応する特性には、前記集合の前記各記号における前記１つ以上のビット全てに対して、横軸及び縦軸に関する記号値集合の線対称性が含まれ、また、前記２つの所定のビットは、前記横軸及び縦軸のそれぞれ対向する側にある記号の場合反対の値を有する。
【００２１】
これにおいて、前記記号値は、符号ビット、１つ以上の整数ビット、１つ以上の少数ビットを有する２の補数としてフォーマット化され、前記所定の論理条件は、ａ）２の補数の、前記符号ビット、前記１つ以上の整数ビット、及び前記１つ以上の少数ビットを用いて、前記横軸及び縦軸の方向において中間差演算を実施することを含み、前記差演算は、前記カルノマッピングされた記号集合における前記記号ビットの非対称及び対称特性に基づき、複数の異なる値を実現し、ｂ）また、前記復調済記号の各特定のビットに対して予め定められた選択基準に基づき、前記複数の異なる値から１つ以上の値を選択することによって、対応する１及びゼロのビット値をそれぞれ有する前記カルノマッピングされた記号集合の対応する２つの最近接集合点に対して、前記受信された復調済記号における各ビットの２つの最小距離を求めることを含み、前記選択基準は、前記カルノマッピングの特性に基づいており、ｃ）さらに、各ビットの前記求められた２つの最小距離を平方し、前記平方の差をとり前記復調された記号の各ビットの前記対数尤度比を得ることを含む。
【００２２】
上記方法において、前記記号は、ｌｏｇ2Ｍビットから構成され、またＭ−ａｒｙ直交振幅変調方式に基づき変調され、前記Ｍ−ａｒｙ直交振幅変調方式は、６４個の記号を有し、また各記号は６ビットから構成される。
【００２３】
本発明によれば、また、通信システムによって受信される復調済記号の各ビットの対数尤度比を求めるための装置であって、Ｍ−ａｒｙ直交振幅変調に基づき変調された復調済記号を受信するように構成された受信部と、前記受信された復調済記号の１つ以上の特性を求めるように構成された組合せ論理回路と、複数の第１加算装置であって、各々、前記受信された復調済記号の一部へ対応する値の対応する加算処理を実施し、その結果生じる対応する値を出力するように構成された前記第１加算装置と、対をなして配置された複数のマルチプレクサであって、各々、１つ以上の前記複数の第１加算装置から、前記結果値の特定の値を受信するように構成され、また、前記組合せ論理回路によって求められた前記受信された復調済記号における前記１つ以上の特性の内、少なくとも１つの状態に基づいて前記入力された結果値の１つを出力する前記マルチプレクサと、前記複数のマルチプレクサに対応して、対をなして配置された複数の平方ブロックであって、各々、対応する１つの前記複数のマルチプレクサに接続され、前記対応するマルチプレクサによって出力された前記特定の結果を平方するように構成された前記平方ブロックと、複数の第２加算装置であって、各々、対応して配置された前記複数の平方ブロック対の出力間における差を演算するように構成された前記第２加算装置と、を含み、前記差は、前記復調済記号の特定ビットに対する対数尤度比を表すことを特徴とする装置が提供される。
【００２４】
上記装置において、前記復調済記号は、平方カルノマッピング方式を含む所定のマッピング方式に基づき変調され、前記複数の第１加算装置の加算処理は、前記カルノマッピング方式の特性に基づき予め決定される。
【００２５】
これにおいて、前記カルノマッピング方式の特性には、３ビット以上を有する記号中における各記号の所定の２ビットを除き、前記集合の前記各記号における前記１つ以上のビット全てに対して、横軸及び縦軸に関する記号値集合の線対称性が含まれ、また、前記２つの所定のビットは、前記横軸及び縦軸のそれぞれ対向する側にある記号の場合反対の値を有し、また、前記２つの所定ビットの各ビットの場合、１つの軸の片側にある記号は、第１の２進数値に設定された前記所定のビットを有し、前記軸の他の対向する側にある残りの記号は、第２の２進数値に設定された前記所定の有効ビットを有する。
【００２６】
また、前記組合せ論理回路によって求められる前記１つ以上の特性には、前記復調済記号の符号と、記号のカルノマッピング集合の軸と前記軸上の所定値を基準とした前記復調済記号の位置情報と、が含まれる。
【００２７】
さらに、前記複数の第１加算装置は、並列に配置され、第１クロックによって制御される出力装置を有し、前記複数のマルチプレクサは、並列に配置され、第２クロックによって制御される出力装置を有し、前記複数の第２加算装置は、並列に配置され、第３クロックによって制御される出力装置を有する。
【００２８】
また、前記復調済記号値は、符号ビット、１つ以上の整数ビット、１つ以上の少数ビットを有する２の補数としてフォーマット化され、前記受信部は、前記記号値を、前記符号ビット、前記１つ以上の整数ビット、前記１つ以上の少数ビットに分離し、前記記号の絶対値を導出するように構成される。
【００２９】
【発明の実施の形態】
図３は、一例として６４‐ＱＡＭ正方集合を示すが、この６４個の各点は、６ビットの特定のビット配列に対応している。６ビットの各配列は、最上位ビットから最下位ビットまでｉ1 ｑ1 ｉ2 ｑ2 ｉ3 ｑ3 の形式で表記されている。重要なことは、“ｉ”ビットは各々、縦座標であるＱ軸とは独立であり、“ｑ”ビットは各々、横座標であるＩ軸とは独立なことである。例えば、“ｉ”ビットは、図３のデカルト座標の“Ｉ”すなわち横座標軸に沿って（すなわち、行に沿って）変化するが、“Ｑ”すなわち縦座標軸方向の集合点は全て常に同じである（すなわち、横座標方向の列間で変化する）。例えば、Ｑ軸右の第２列にあるビットｉ2 は全てゼロであり、一方Ｑ軸右の第３列の記号用ｉ2 ビットは全て１である。カルノマッピングされたＱＡＭ信号のこの性質を更に示すために、座標上部と座標左側に示す線は、ビット値が１である集合点の部分集合を表し、一方、線の無い所は、対応するビット値がゼロである点の部分集合を表す。例えば、ビットｉ1 の値が１に等しい点の部分集合は全てデカルト平面の左半分にあり、一方ｉ1 の値がゼロに等しい点の部分集合は右半分の平面にある。
【００３０】
以下の検討において、特定ビットに対する集合の真領域とは、そのビットの値が所望の値に等しい点の部分集合を指す。偽領域は真領域の補集合である。例として、ｉ1 がゼロに等しい場合、図３に示すように真領域は右側平面であり、偽領域は左側平面である。他の例として、ビットｑ3 がゼロに等しい集合点の部分集合の場合、真領域は、図３におけるデカルト座標の横軸上方及び下方の第２行と第３行から構成され、偽領域は、横軸上方及び下方の第１行と第４行から構成される。
【００３１】
更に、カルノマッピングされたＱＡＭ信号はまた、任意の記号に隣接する記号が１ビット値だけ変化するように、グレイコード化される。例えば、ビット００００００を表す記号３００は、４つの集合点３０２、３０４、３０６、３０８、と隣り合っており、２つはＩ方向に又２つはＱ方向にあり、これらは１ビット値だけ異なる。例えば、直下に位置する点３０２の値は、０００００１であり、この場合、ビットｑ3 のみ値が異なっている。
【００３２】
復調済記号のソフト値は、以下の関係による２の補数としてフォーマット化される。
Ｉ＝ｓｘｘｘ．ｘｘｘ＝ｓｉ．ｆ
ここで、ｉは整数部ビットを指し、ｆは小数部ビットであり、ｓは符合ビットを表す。数学的には、Ｉは以下の数式で表すことができる。
【００３３】
【数８】
0004084059.tif 000009
これは、Ｎ個の整数ビットとＭ個の小数部ビットで表される数の場合である。復調されたＱＡＭ記号もまたＩ＋ｊＱの形で表される。
【００３４】
図３に示すカルノマッピングされたＱＡＭ信号集合の特定の性質と特性によって、ＬＬＲ演算が簡略化される。１つの特性として、図３の集合は、デカルト平面の対向する半分の平面上で反対の値をそれぞれ有する２つの最上位ビットｉ1 とｑ1 を除く全てのビットに対して、水平Ｉ軸と垂直Ｑ軸に関して線対称である。２つの最上位ビットを除く他のビットがデカルト平面の対向する半分の平面上で反対の値を有するように、記号のカルノマッピングは異なってもよいことに留意されたい。しかしながら、一般的に、２ビットのみが線対称ではなく、これらの２ビットは１つのｉビットと１つのｑビットから構成される。他の特徴として、ビットｉj 又はｑj の対数尤度比は、復調済記号の直交成分とは独立である。具体的には、ビットｉj はＱ直交成分とは独立であり、またビットｑj はＩ直交成分とは独立である。従って、上記数式（７）で与えられたように、平方ユークリッド距離の演算は、大幅に簡略化できるが、これは、この演算には水平距離か垂直距離のいずれかを含めばよく、両方を含む必要が無いためである。従って、Ｉj とＱj ビットに対する対数尤度比の演算は、それぞれ以下の数式によって与えられる。
【００３５】
【数９】
0004084059.tif 000010
【数１０】
0004084059.tif 000011
ここで、ΔＩj とΔＱj はそれぞれ、復調済記号とビットの値がゼロか１のいずれかに等しい点との間の水平及び垂直距離である。
【００３６】
ＬＬＲ演算を簡略化し得るカルノマッピングされた信号のまた他の性質として、復調済記号が特定のビットの偽領域にある場合、最近接点は、真領域と偽領域の間の境界線に最も近い行又は列にある。従って、最近接点までの距離は、復調済記号から境界線までの距離の大きさに１をプラスした値となる。ここでは１の値が加算されるが、これは、図３のカルノマップにおける境界線が、２の距離で間隔を置いた行と列の中間に設定されるためである。従って、行又は列からそれらの中間にある境界線までの距離は１である。しかしながら、他の実施形態では、２以外の行と列間の距離を用いる場合、復調済記号から境界線までの距離の大きさに異なる値が加えられることがある。更に、復調済記号が特定のビットに対して真領域にある場合、最近接点までの距離は、復調済記号成分Ｉの整数部分ｉが偶数であるか奇数であるかによって、小数部分ｆ又は１−ｆに等しい。
【００３７】
次に、これらの特性に基づき、本発明の教示によりアルゴリズムをフォーマット化し、これによって、各ビットのＬＬＲを計算する演算の数を低減する。以下の検討において開示するアルゴリズムは６４‐ＱＡＭ集合の場合である。
【００３８】
上述の数式９を用いて、最上位ビットｉ1 に対する対数尤度比は以下の数式を用いて算出する。
【００３９】
【数１１】
0004084059.tif 000012
ここで、Ｉ1 は、第１ビットＩ1 の２の補数でフォーマット化された点である。この場合、復調済記号ビットＩ1 と値がゼロのビットＩ1 を有する集合点との間の最小距離は、最上位ビットがゼロに等しくなる３２記号全ての平方ユークリッド距離を計算するよりもむしろ、以下の関係を用いて求めることができる。
【００４０】
まず、Ｉの値がゼロ以下である場合、復調済記号は、図３に示すデカルト平面の左側にあることが知られている。従って、次に、ゼロに等しいｉ1 ビットを有する集合点までの最小距離は、１（すなわち、この値は任意であるが、図３に示すように好適には１であり、ここで、集合点の第１列は横座標軸上で１の値に設定されている）プラスＩの絶対値（すなわち、Ｉはゼロ以下すなわち負であるため絶対値を採用しなければならない）になる。
【００４１】
次に、Ｉの値がゼロより大きい場合、ゼロに等しいビットＩ1 を有する集合点までの最小距離は、復調済記号の値Ｉの整数部が偶数であるか奇数であるかによって、容易に求め得る。整数部が奇数の場合、最小値は２の補数でフォーマット化された復調済記号の小数部に唯単に等しい。例えば、復調済記号の位置がデカルト平面のＩ方向において３．９である場合、最も近い集合点は、値が３の第２列の集合点になる。従って、復調済記号と集合点間のＩ軸に沿った距離は、０．９であり、これはＩの小数部ｆである。一方、復調済２の補数記号の整数部ｉが偶数の場合、最小値は１−ｆに等しい。例えば、復調済記号がＩ方向において４．１にある場合、最も近い集合点は、デカルト平面のＩ軸に沿う５の第３列にある。従って、距離は、１マイナス小数部ｆ（すなわち、０．１）、すなわち、０．９である。
【００４２】
最後に、復調済記号がデカルト平面のＩ軸上で値８を超える位置にある場合、最上位ビットｉ1 がゼロに等しい集合記号までの最小距離は、値Ｉと７の右にある最終列間との差になる。しかしながら、デカルト平面上で７と８の間にある復調済記号値は、先に検討した条件によって既に明らかにされており、距離は数式１プラスＩマイナス８で算出される。
【００４３】
前述の条件は、数学的にｉ1 ＝０として以下のように示される。
【００４４】
【数１２】
0004084059.tif 000013
同様に、ビットｉ1 ＝１の場合、復調済記号と集合点間の距離の最小値は、以下に挙げる自明の条件を用いて算出し得る。
【００４５】
【数１３】
0004084059.tif 000014
復調済のＩ記号値がＱ軸上にある場合、右半分のデカルト平面における点がゼロとなるように、任意にアルゴリズムが設定されることに留意されたい。しかしながら、一方、ゼロ値は、左半分のデカルト平面における値の一部であると考え得る。
【００４６】
同様に、ビットｉ2 のＬＬＲを求める場合、更に図３に示すカルノマッピングされた集合の特性を利用して、ＬＬＲの導出に必要な演算の数を低減する。ここで、ｉ2 ビットは、デカルト平面両側の外側２列に対して同じであり、一方Ｑ軸の各側の内側２列は、それらの特定の集合点に対して同じ値である。従って、カットオフ点は値４であり、この値は、Ｑ軸のいずれかの側にある２領域間に位置する。以下、それぞれｉ2 値がゼロ及び１に等しい場合の最小距離を求めるアルゴリズム中で用いる特定の数式であり、また上記数式９を利用してｉ2 のＬＬＲを求めるために用いる数式でもある。
【００４７】
ｉ2 ＝０と仮定すると、
【００４８】
【数１４】
0004084059.tif 000015
ｉ2 ＝１と仮定すると、
【００４９】
【数１５】
0004084059.tif 000016
最後に、最終ｉビットｉ3 を計算するために、カルノマッピングされた集合の特定の特性を再度利用して、このビットに対するＬＬＲを求めるために必要な平方ユークリッド距離の演算を低減する。以下は、ｉ3 に対して同じビット値を有するＱ軸の両側にある内側と外側の列の特性を有する図３の特定のカルノマッピングされた６４‐ＱＡＭ集合に対して、ｉ3 に対するＬＬＲの演算に用いる条件である。
【００５０】
ｉ3 ＝０と仮定すると、
【００５１】
【数１６】
0004084059.tif 000017
ｉ3 ＝１と仮定すると、
【００５２】
【数１７】
0004084059.tif 000018
更に、Ｑj ビットもまた、距離がＩ方向ではなくＱ方向である点を除いて、Ｉj ビットに対して用いる同じ手法を用いて算出する。以下は、ビットＱ1 のＬＬＲを求めるためのアルゴリズムに用いる数式の例である。
【００５３】
ｑ1 ＝０と仮定すると、
【００５４】
【数１８】
0004084059.tif 000019
ｑ1 ＝１と仮定すると、
【００５５】
【数１９】
0004084059.tif 000020
本検討では、上述したビットｉ2 とｉ3 それぞれの演算に対して必然的な結果であることから、ビットＱ2 とＱ3 に対するＬＬＲの演算の検討は割愛する。
【００５６】
図４に、前述のアルゴリズムの実施に用い得る論理装置のブロック図を示す。この装置は、図２に示すように対数尤度比演算器２０２内で用い得る。特に、ｓｉ．ｆの２の補数形態でフォーマット化される復調済記号は、この論理装置に入力され、ここで個々の成分が、符号ｓ、整数及び小数部ｉ．ｆ（整数部ｉは単独、また小数部ｆは単独）に分割される。２の補数記号を各成分に分割する前に、絶対値ブロック４０２を用いて、２の補数記号から符合部Ｓを除く。この値は各々組合せ論理回路４０４に入力され、次に、入力された値によって多数のフラグを演算する。例えば、Ｉの値がゼロより大きい場合、論理回路４０４はフラグを出力し、整数値がそれぞれ偶数又は奇数の場合あるいはＩの絶対値が特定の数値を上回る又は下回る間にある場合、偶数か奇数の表示を出力する。論理回路によってこれらのフラグが用いられ、後述するように、様々な入力のいずれを出力するかを判断し、また様々な入力のいずれがＩ軸方向の様々な値を基準としたＩの位置を本質的に示すかを判断する。
【００５７】
論理回路には、多数の加算ブロック、４０６、４０８、４１０、４１２、４１４、４１６、４１８、４２０、４２２、４２４が含まれ、これらは全て受信記号の絶対値｜Ｉ｜を入力として受信する。この値に対して、様々な値が加算又は減算され、その結果生じる値は各決定マルチプレクサへの入力に用いられる。しかしながら、決定マルチプレクサへの入力前に、加算ブロックから生じる値は、クロックΦ１で同期が取られるＤフリップフロップ（すなわち、４２６、４２８、４３０、４３２、４３４、４３６、４３８、４４０、４４２及び４４２）によって時間制御される。従って、これらの値は全て、同時に並列計算され、決定マルチプレクサに送られる。これら決定マルチプレクサの各々は、２つ以上の入力ビットを受信するが、これは組合せ論理回路４０４から出力されるフラグ値から構成される。更に、マルチプレクサ各々を用いて、以下の式で示す最小距離を表す入力の１つから構成される値を出力する。
【００５８】
【数２０】
0004084059.tif 000021
マルチプレクサが出力する決定値は、入力された特定のフラグ値に基づいており、また特定のビットＩj や、距離がゼロの値あるいは１の値に対応するのかに基づき、最小距離を求める前述の条件に対応する。更に、マルチプレクサは対になってゼロと１の両方に対応してΔＩj 値を出力することに留意されたい。例えば、マルチプレクサ４４６と４５４はそれぞれ、以下の式で示す値を、クロックΦ２でトリガがかけられるＤ同期フリップフロップ４４８と４５６に出力する。
【００５９】
【数２１】
0004084059.tif 000022
【数２２】
0004084059.tif 000023
図４からわかるように、ビットＩ2 とＩ3 に対するΔＩ値を求めるために、マルチプレクサの同様の対（例えば、４６２と４７０、また４７８と４８６）がそれぞれ配置される。Ｄフリップフロップ４４８、４５６、４６４、４７２、４８０、４８８は全て同時に同期が取られ、ゼロ又は１の値に対応するΔＩj の値を、そこに入力される値を平方するように配置された乗算器（すなわち、４５０、４５８、４６６、４７４、４８２、４９０）にそれぞれ送る。乗算器を各々対（すなわち、４５０と４５８、４６６と４７４、４８２と４９０）にした場合、平方された結果生じた値が、平方された最小距離を減算するそれぞれの加算ブロック４５２、４６８、４８４に出力され、これによって、数式７において前に述べた関係に基づきＬＬＲを算出する。各加算ブロック４５２、４６８、４８４は、同期が取られたＤフリップフロップに入力されるが、これらは、クロックΦ３で並列に同期が取られ、Ｉj ビットに対するＬＬＲ値を同時に出力する。Ｑ成分のＬＬＲを演算するために用いる装置は、図４に示す装置と同一であることに留意されたい。
【００６０】
図４の構成の利点は、全ての動作が論理的な組合せであり、これによって、動作の実行は単一クロックと同期が取られ、また単一クロック周期内で実施し得ることである。従って、組合せ論理回路４０４から出力されるフラグの演算と、Ｄフリップフロップ４２６、４２８、４３０、４３２、４３４、４３６、４３８、４４０、４４２、４４４によって出力される中間演算は（Ｑ成分に対しても同様）、単一クロック周期内で実施できる。同様に、最小距離は、マルチプレクサとそれらに伴うフラグ入力装置を介して、同様に単一クロック周期上で導き出し得る。入力値を平方するように構成された乗算器が実行する乗算動作は、実行に２クロック周期が必要である。最後に、ラッチされたＬＬＲは、クロックΦ３からの単一クロック周期内でＤフリップフロップ４６０、４７６、４９２を介して送られる。
【００６１】
従って、復調済記号のＬＬＲ演算に必要なクロック周期の総数は５である。従って、５３７６個の記号フレームの処理時間は、既に用いた同じ３２×１．２２８８ＭＨｚのクロックレートを仮定した場合、約０．６８４ミリ秒である。例えば、図４に示す装置を用いて実施する上述のアルゴリズムを用いると、５３７６個の６４‐ＱＡＭ記号フレームに対するビットＬＬＲの演算に必要な時間は、約１５０ミリ秒から１ミリ秒未満に低減される。従って、６４‐ＱＡＭ変調システムにおけるビットＬＬＲの演算は、高速データチャネルの場合も実行可能である。
【００６２】
【発明の効果】
上述した本出願の教示により、高速データ通信チャネルにおけるビット復号を実行可能な形で用い得るようにする６４‐ＱＡＭ記号通信システムにおいてビットＬＬＲの演算に必要な時間が極めて大幅に低減される。本方法と装置は、６４‐ＱＡＭのみならず、記号の集合が平方カルノマッピングされ得るあらゆるＭ‐ａｒｙＱＡＭ変調システムにも適用されることに留意されたい。更に、添付の請求項とそれらと同等なものの公正な範囲から逸脱することなく、上述の具体的に開示した実施形態以外の他の実施形態も考案し得ることは、当業者には明らかであろう。
【図面の簡単な説明】
【図１】  ６４−ＱＡＭシステムの記号を示すデカルト座標のグラフ。
【図２】  通信システムにおける受信器のブロック図。
【図３】  デカルト座標のグラフであり、本発明の教示内容に基づく６４−ＱＡＭ通信システムにおけるカルノマッピング、グレイコード化した集合記号を示す。
【図４】  本発明の教示内容に基づく６４−ＱＡＭ通信システムにおける各Ｉ成分ビットに対するＬＬＲ値を算出するために用いる論理回路の概略図。
【符号の説明】
Ｉ・・・ 実数軸、Ｑ・・・ 虚数軸、１０４・・・ 点、１００・・・ ベクトル、１０２・・・ 位相角、１０６・・・ 点、２００・・・ 受信器、２０２・・・ 対数尤度比演算器、２０４・・・ 復調器、２０６・・・ ビット復号器、４０２・・・ 絶対値ブロック、４０４・・・ 組合せ論理回路、４０６、４０８、４１０、４１２、４１４、４１６、４１８、４２０、４２２、４２４・・・ 加算ブロック、４２６、４２８、４３０、４３２、４３４、４３６、４３８、４４０、４４２、４４４、４４８、４５６、４６０、４６４、４７２、４７６、４８０、４８８、４９２・・・ Ｄフリップフロップ、４５０、４５８、４６６、４７４、４８２、４９０・・・ 乗算器、４４６、４５４、４６２、４７０、４７８、４８６・・・ マルチプレクサ。
【図１】
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【図２】
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【図３】
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【図４】
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