(57)【特許請求の範囲】
【請求項１】
複数の磁気抵抗素子をメモリセルとして用いる半導体記憶装置において、メモリセルの記憶データを判別する機能と、各メモリセルの抵抗値の絶対値に相関のある特性値と所望のしきい値とを比較しメモリセルの良否を判定する機能とを有し、さらに前記メモリセルの記憶データを判別する機能と前記メモリセルの良否を判定する機能との内いずれを機能させるかを選択する制御回路を有し、さらに参照電圧もしくは参照電流を発生させる回路を備え、その参照電圧もしくは参照電流が前記メモリセルの良否を判定する機能を有する判別器に入力され、該参照電圧もしくは参照電流が所望のメモリセル群の評価結果により決定され、その値を記憶する回路を有することを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルの記憶データを判別する機能と前記メモリセルの良否を判定する機能とが、同一の判別器を用いて達成されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記参照電圧もしくは参照電流を発生させる回路は、参照電圧もしくは参照電流を２種類以上発生させることができ、かつ制御信号によりいずれを出力するかが切り替えられることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
メモリセルの良否の判定結果を記憶する機能を持つことを特徴とする請求項１から３のいずれかに記載の半導体記憶装置。
【請求項５】
前記記憶された判定結果に従いアクセスするメモリセルを制御する機能を有することを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
磁気抵抗素子をメモリセルとする半導体記憶装置を使用する方法において、各メモリセルの磁化状態を設定する手段と、各メモリセルの抵抗値を評価する手段と、評価結果に従いメモリセルの良、不良を判定する手順と、不良と判定されたメモリセルを記録する手段とを含んでおり、さらに予め所望のメモリセル群の評価を行う手順を含み、前記メモリセルの良、不良を判定する手順においては、予め求められた前記所望のメモリセル群の評価結果を参照することを特徴とする半導体記憶装置の使用方法。
【請求項７】
磁気抵抗素子をメモリセルとする半導体記憶装置を使用する方法において、各メモリセルの磁化状態を設定する手順と、各メモリセルの抵抗値を評価する手段と、評価結果に従いメモリセルの良、不良を判定する手順と、不良と判定されたメモリセルを使用しないように内部に記憶する手順とを含んでおり、さらに予め所望のメモリセル群の評価を行う手順を含み、前記メモリセルの良、不良を判定する手順においては、予め求められた前記所望のメモリセル群の評価結果を参照することを特徴とする半導体記憶装置の使用方法。
【請求項８】
不良と判定されたメモリセルを、別に用意されたメモリセルにより代替させる手順をさらに含むことを特徴とする請求項６または７に記載の半導体記憶装置の使用方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置とその使用方法に関し、特に磁気抵抗素子をメモリセルとしてを用いた半導体記憶装置およびその使用方法に関するものである。
【０００２】
【従来の技術】
磁気抵抗素子の例として、トンネル絶縁膜を２つの磁性体間に挟み磁性体の磁化状態によって変化するトンネル絶縁膜の抵抗値により情報を記憶するトンネル磁気抵抗（Tunneling Magnetoresistance）素子（以下、ＴＭＲという）が知られている。図１０は、に2000 IEEE International Solid-State Circuits Conference DIGEST OF TECHNICAL PAPERS (pp.128-129)で報告されたＴＭＲの例である。図１０ではＦｅＭｎ（１０ｎｍ）で形成された反強磁性体層１０１、ＣｏＦｅ（２．４ｎｍ）で形成された強磁性体ピン層１０２、Ａｌ2 Ｏ3 で形成されたトンネル絶縁層１０３、ＮｉＦｅ（５ｎｍ）で形成された強磁性体フリー層１０４が積層されている。反強磁性体層１０１と強磁性体フリー層１０２には電圧が印加できるよう、導体配線が接続されている。強磁性体ピン層１０２の磁化方向は、反強磁性体層１０１によりある方向に固定される。強磁性体フリー層１０４は、ある方向に磁化し易いように形成されており、その磁化方向は、外部から磁場を印加することにより変化させることができる。膜の水平方向のうち、磁化し易い方向を容易軸、容易軸に垂直で磁化し難い方向を困難軸と呼ぶ。フリー層１０４とピン層１０２との間に電圧を印加するとトンネル絶縁膜１０３を通して電流が流れる。このトンネル電流は、強磁性体フリー層１０４と強磁性体ピン層１０２の磁化方向の関係に基づく抵抗値の変化に伴い変化する。即ち磁化方向が同じ場合は、抵抗が低くなり、反対向きの場合は、抵抗が高くなる。
【０００３】
次に、図１１を用いてＴＭＲを不揮発性メモリの記憶素子として用いた例を示す。これは、2000 IEEE International Solid-State Circuits Conference DIGEST OF TECHNICAL PAPERS (pp.130-131)で報告されたものである。この従来例ではアレイ状に配置されたＴＭＲ１０５の上下に交差する１対の配線が設置される。上部配線（Ｂ１、Ｂ２）１０６は、ＴＭＲ１０５の強磁性体フリー層１０４と接続されており、ＴＭＲ１０５の反強磁性体層１０１は、第３の配線１０７を介して下層に形成されたトランジスタ１０８のドレインに接続されている。第３の配線１０７は、上部配線１０６と交差する下部配線（Ｄ１、Ｄ２、Ｄ３）１０９に接続されている。２つの配線（Ｂ、Ｄ）１０６、１０９に電流を流すことによって交差部およびその近傍に合成磁場を発生させ、電流の方向により強磁性体フリー層１０４の磁化方向を設定する。これによりＴＭＲ１０５の抵抗値を変化させることができる。
【０００４】
データの読み出しは、読み出すＴＭＲ１０５に接続されたトランジスタ１０８を配線Ｗ（読み出しワード線１１０）によりオン状態にして、上部配線１０６よりＴＭＲ１０５に電圧を印加した時、トランジスタ１０８から出力される電圧または電流を評価することによって行う。別の読み出し方法として、あるメモリセルの出力電圧または電流を得た後、そのメモリセルに既知のデータを書き込み、再度出力電圧または電流を得、両者の比較からデータを判別する方法（以下、２回読み出し型）、および、２つのメモリセルを用いて１つに書き込みたいデータを書き込み、もう一方に相補データを書き込み、それぞれの出力電圧（電流）の大小でデータを判別する方法（以下、相補型）もある。
【０００５】
次に、図１２を用いて従来の磁気抵抗素子を用いた不揮発性メモリの読み出し回路について説明する。これは、米国特許第6,111,781号明細書に記載されている回路の一部である。この従来例は、ワード線１１１、ビット線１１２、ＴＭＲ１１３、参照線１１４、読み出しワード線１１５、ワード線制御回路１１６、選択トランジスタ１１７、判別器１１８、接地トランジスタ１１９、ビット線選択トランジスタ１２０、トランジスタ１２１、ビット線／参照線選択回路１２２とからなる。ＴＭＲ１１３の一方の電極は、ビット線１１２または参照線１１４に接続され、もう一方は、選択トランジスタ１１７を介してアースに接続される。選択トランジスタ１１７のゲートは、読み出しワード線（ＷＲ１、ＷＲ２）１１５に接続され、ワード線制御回路１１６により制御される。ビット線１１２の片端は、ビット線／参照線選択回路１２２に接続され、もう一方は、ビット線選択トランジスタ１２０を介して判別器１１８の片方の入力端子に接続される。判別器１１８の入力部は、接地トランジスタ１１９を介してアースに接続される。参照線１１４の片端は、ビット線／参照線選択回路１２２に接続され、もう一方は、トランジスタ１２１を介して判別器１１８のもう一方の入力端子に接続される。ワード線１１１は、ＴＭＲ１１３の近傍に配置され、その両端にはワード線制御回路１１６が接続される。
【０００６】
ＴＭＲであるメモリセルＣ１へのデータを書き込みは、ワード線Ｗ１とビット線Ｂ１に電流を流し、合成磁場を発生させることにより行われる。メモリセルＣ１のデータを読み出す場合には、ビット線Ｂ１のビット線選択トランジスタ１２０とトランジスタ１２１をオン状態にして、さらに読み出しワード線（ＷＲ１）１１５によりメモリセルＣ１の選択トランジスタ１１７をオンにする。判別器１１８によりビット線（Ｂ１）１１２とメモリセルＣ１を流れる電流と、参照線（ＲＦ）１１４と参照セルＲ１を流れる電流とを比較して、判定結果、すなわち読み出しデータを出力する。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の磁気抵抗素子をアレイ状に配置したメモリでは、あるメモリセルの書き込み特性に問題がある場合、そのメモリセルに書き込みを行わないように制御する必要がある。特に前述の２回読み出し型と相補型では、初期的にはデータを書き込むことができてもメモリセルが劣化し書き込みができなくなる可能性が高い。この現象について説明する。
【０００８】
通常半導体記憶装置の良品、不良品の選別は、データを書き込み、そのデータが正常に読み出せるかどうかで行われる。磁気抵抗素子の抵抗値はばらつきを持つため、データが正常に読み書きでき良品と判断されても、内部に欠陥を持つ磁気抵抗素子が含まれる可能性がある。一般的に欠陥を持つ磁気抵抗素子は、抵抗値が平均的な抵抗値と大きく異なる値を示す。とくに２回読み出し型と相補型では比較する２つの抵抗値の差がデータ読み出しに問題なければ良品と判断されるため、欠陥を含む磁気抵抗素子が良品と見なされる可能性が高い。今１つのメモリセルが１ｋΩで、磁化状態による抵抗変化が１０％の磁気抵抗素子があるとする。これを１００等分したブロックの集まりと考えると、１つのブロックは１００ｋΩとなる。このうちひとつのブロックが異常により低抵抗となり１０ｋΩになったとする。このとき全体としての磁化状態による抵抗変化は９％となり、元の１０％から１％しか変化しないため、異常なのかばらつきなのか判定することは困難である。このため欠陥を持つ磁気抵抗素子を含む半導体装置を良品と判断し、使用後の劣化によりデータが書き込めない、または読み出せなくなるという問題があった。
本発明の目的は、信頼性の高い磁性体素子を用いた半導体記憶装置およびその使用方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成するため、本発明によれば、複数の磁気抵抗素子をメモリセルとして用いる半導体記憶装置において、メモリセルの記憶データを判別する機能と、各メモリセルの抵抗値の絶対値に相関のある特性値と所望のしきい値とを比較しメモリセルの良否を判定する機能とを有し、さらに前記メモリセルの記憶データを判別する機能と前記メモリセルの良否を判定する機能との内いずれを機能させるかを選択する制御回路を有し、さらに参照電圧もしくは参照電流を発生させる回路を備え、その参照電圧もしくは参照電流が前記メモリセルの良否を判定する機能を有する判別器に入力され、該参照電圧もしくは参照電流が所望のメモリセル群の評価結果により決定され、その値を記憶する回路を有することを特徴とする半導体記憶装置、が提供される。
また、上記の目的を達成するため、本発明によれば、磁気抵抗素子をメモリセルとする半導体記憶装置を使用する方法において、予め所望のメモリセル群の評価を行う手順を含み、前記メモリセルの良、不良を判定する手順においては、予め求められた前記所望のメモリセル群の評価結果を参照し、各メモリセルの磁化状態を設定する手段と、各メモリセルの抵抗値を評価する手段と、評価結果に従いメモリセルの良、不良を判定する手順と、不良と判定されたメモリセルを記録する手段とを含むことを特徴とする半導体記憶装置の使用方法、が提供される。
また、上記の目的を達成するため、本発明によれば、磁気抵抗素子をメモリセルとする半導体記憶装置を使用する方法において、予め所望のメモリセル群の評価を行う手順を含み、前記メモリセルの良、不良を判定する手順においては、予め求められた前記所望のメモリセル群の評価結果を参照し、各メモリセルの磁化状態を設定する手順と、各メモリセルの抵抗値を評価する手段と、評価結果に従いメモリセルの良、不良を判定する手順と、不良と判定されたメモリセルを使用しないように内部に記憶する手順とを含むことを特徴とする半導体記憶装置の使用方法、が提供される。
【００１０】
（作用）
将来不良となる要因を抱えたメモリセルは抵抗値が平均値からずれて形成されている場合が多い。しかし、抵抗値が異常で将来的に不良セルとなる可能性の高いセルであっても磁化状態による抵抗変化量の変化が小さいため、従来の、メモリセルに書き込み／読み出しを行い書き込まれた通りのデータが読み出せるか否かによって良否を判定する方式では、その検出が困難である。本発明の半導体記憶装置においては、磁化の状態が特定の状態にセットされた磁気抵抗素子の抵抗値の絶対値が評価できるようになされており、この評価に基づいてメモリセルの良否が判定される。この方式によれば、評価時点において正常に動作するが将来不良となる可能性の高いセルを検出することが可能であり、そのセルを予め使用しないようにすることができる。あるいはそのようなセルを一定個数以上含む半導体記憶装置を不良品としてリジェクトすることができる。したがって、本発明によれば、欠陥を含むメモリセルを使用してしまう可能性を低く抑えることができ、またメモリセルのうち使用するメモリセルの抵抗値を所望の範囲内に設定することが可能であり、信頼性の高い半導体記憶装置を提供することが可能になる。
【００１１】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に即し図面を参照して詳細に説明する。
（第１の実施例）
図１を参照しながら、本発明の第１の実施例を説明する。図１は、第１の実施例の半導体記憶装置の回路概要図である。本実施例の半導体記憶装置は、ワード線（Ｗ１、Ｗ２、Ｗ３）５０、ビット線（Ｂ１、Ｂ２）５１、ＴＭＲ（Ｃ１）５２、選択トランジスタ５３、読み出しワード線（ＷＲ１、ＷＲ２、ＷＲ３）５４、ワード線制御回路５５、ワード線終端回路５６、ビット線制御回路５７、ビット線選択トランジスタ５８、切り替えトランジスタ５９、ビット線終端回路６０、判別器６１、参照電圧発生器６２、アナログ／デジタル（Ａ／Ｄ）変換器６６、演算回路６７とを有する。
【００１２】
ワード線５０とビット線５１とは、互いに交差するように配置され、ＴＭＲ５２は、ワード線５０とビット線５１との交差部に配置される。各ＴＭＲ５２は、ビット線５１の電流方向による磁場で磁化状態が決定される。ＴＭＲ５２の一方の電極は、ワード線５０に接続され、もう一方の電極は、選択トランジスタ５３のソース・ドレインを介してビット線５１に接続される。選択トランジスタ５３のゲートは、読み出しワード線５４に接続され、読み出しワード線５４は、ワード線制御回路５５に接続される。
【００１３】
ワード線５０の一端はワード線制御回路５５に接続され、その他端はワード線終端回路５６に接続される。ワード線制御回路５５は、所望の読み出しワード線５４に電位を設定する機能と、書き込み電流、読み出し電圧を発生し、所望のワード線５０に印加する機能とを持つ。ビット線５１の一端は、書き込み電流を発生させ、所望のビット線に電流を流す機能と、ビット線を切り離す機能とを持つビット線制御回路５７に、その他端はビット線選択トランジスタ５８に接続される。ビット線選択トランジスタ５８の出力端は、共通に接続されると共に二つの切り替えトランジスタ５９に接続される。切り替えトランジスタ５９の一方はビット線終端回路６０に接続され、他方は判別器６１の一方の入力端子とＡ／Ｄ変換器６６とに接続される。判別器６１のもう一方の入力端子には、参照電圧発生器６２の出力端子が接続される。判別器６１は、制御端子６３の信号により２つの入力の比較を行い、大小の判別結果を出力する。参照電圧発生器６２は、制御端子６４の制御信号に従い読み出し用参照電圧と選別用参照電圧の２種類の参照電位を発生する機能をもつ。
制御端子６４は、１００ｋΩ抵抗を介して接地されている。接地状態では読み出し用参照電圧が出力され、電圧印加状態では選別用参照電圧が出力される。Ａ／Ｄ変換器６６の出力は、演算回路６７に入力され、演算回路６７の出力は、参照電圧発生器６２に入力される。参照電圧発生器６２は、この値を不揮発に記憶する機能を持つ。ビット線選択トランジスタ５８と切り替えトランジスタ５９をつなぐ配線は、接地トランジスタ６５を介してアースに接続される。
【００１４】
次に、この半導体記憶装置の使用方法について図２を用いて説明する。半導体記憶装置は、ＴＭＲを記憶素子とした不揮発性メモリを構成している。
ワード線Ｗ１とビット線Ｂ１の交差点のメモリセルＣ１にデータを書き込む場合について説明する。全てのトランジスタがオフ状態された状態から、ビット線Ｂ１のビット線選択トランジスタ５８と、ビット線終端回路６０に接続する切り替えトランジスタ５９をオン状態にする。ワード線制御回路５５によりワード線Ｗ１に電流を流し、ビット線制御回路５７によりビット線Ｂ１にデータに相当する方向の電流を流すと、交差点にあるメモリセル、ＴＭＲ５２（Ｃ１）には合成磁場が印加され、ビット線の電流方向に従ってフリー層が磁化される。電流を止めた後も、フリー層が強磁性体であるため、磁化方向は、保持される。
【００１５】
次に、データの読み出しについて、ビット線Ｂ１とワード線Ｗ１との交差部に配置されたＴＭＲ（Ｃ１）を例に挙げ、説明する。ビット線Ｂ１をビット線制御回路５７により切断し、ビット線Ｂ１のビット線選択トランジスタ５８と、判別器６１に接続する切り替えトランジスタ５９をオン状態にする（ビット線終端回路６０に接続する切り替えトランジスタ５９はオフ状態を維持）。接地トランジスタ６５を一度オン状態にして配線を接地し、またオフ状態にする。ワード線Ｗ１に０．５Ｖ程度を印加する。１００ｎｓ経過後、制御端子６３に信号を与え判別器６１を起動し、制御端子６４がオープン状態の電圧発生器６２から出力される読み出し用参照電圧と比較し、大小に応じて電源電圧または接地電位を出力することでデータを読み出す。読み出し時のビット線電位は、書き込んだデータにより抵抗が異なるため、データにより変化する。読み出し時の参照電圧は、２つのデータでのビット線電位の間となる値とする。
【００１６】
次に、出荷前の検査時にこの半導体記憶装置の不良メモリセルを調査する方法について図３を用いて説明する。まず、ワード線Ｗ１の全てのメモリセルに“０”を書き込む。このとき、ＴＭＲ５２は、高抵抗状態とする。次に、各メモリセルのデータを読み出すが、このときのビット線電位をＡ／Ｄ変換器６６でデジタル値に変換し、演算回路６７に蓄える。最大、最小のデータを除いたデータで平均値を計算し、その値を参照電圧発生器６２に送る。
参照電圧発生器６２は、この値を専用に用意したメモリセルに記憶し、読み出し用参照電圧を出力する場合には、設計時に予定されるデータによる抵抗変化分の半分の電圧をこの値に加えた電圧を出力する。選別用参照電圧を出力する場合は、この値の１０５％の電圧を出力する。次に、全てのメモリセルにデータ“０”書き込み処理を行い、各メモリセルの磁化状態を同じにする。外部磁場を印加して磁化状態を設定してもよい。次に各メモリセルのデータを読み出す。このとき制御端子６４に電位を与え、参照電圧発生器６２から選別用参照電位を出力させる。判別器６１により選別用参照電位より読み出し電圧が高いと判断された場合、不良セルとして判断することができる。
【００１７】
この選別用参照電位は、ＴＭＲの設計抵抗値を元に値を決定しその値を出力するよう半導体装置設計時に回路を組んでもよいし、チップ内で演算処理する代わりにビット線電位を半導体記憶装置外部に出力させて別の装置で処理し、参照電圧の値を半導体記憶装置に指示してもよい。この場合、半導体記憶装置に指示電圧を発生させる機能が必要となる。磁気抵抗素子としてＴＭＲをあげたが、磁性体自身の磁気抵抗効果を用いたり、数ｎｍ程度の導電体膜を２つの磁性体で挟んだＧＭＲと呼ばれる素子を用いてもよい。パッケージング前に選別を行う場合、選別後は制御端子６４を使用しないため、パッケージングの際には外部端子に接続しなくてよい。パッケージング後に選別を行う場合は外部端子に接続する場合もある。
この抵抗変化を評価する方法の効果について説明する。１つのメモリセルが１ｋΩで、磁化状態による抵抗変化が１０％の磁気抵抗素子があるとする。１００個のブロックで構成されるとすると１つのブロックは１００ｋΩとなるが、このひとつのブロックが異常により低抵抗となり１０ｋΩになったとする。このとき本実施例の方法で着目する抵抗値は、元の抵抗値に対して８％強変化することになる。このことより前述の磁化状態抵抗変化量の変化である１％より感度よく異常を検出することができることがわかる。
【００１８】
この実施例の半導体記憶装置においては、抵抗値の低いメモリセルを容易に検出することができ、この結果をもとに危険なメモリセルにアクセスしないで使用することができる。また半導体記憶装置に不良セルと判別されたメモリセルの位置情報をメモリセルの一部の一部を利用して書き込むか、もしくはＥＥＰＲＯＭを作りこんでおいて書き込み、自動的に他の代替メモリセルにアクセスする機能を持つ回路を内蔵させてもよい。
【００１９】
（第１の参考例）
次に、図４を参照して本発明の第１の参考例を説明する。
図４は、この参考例の半導体記憶装置の回路概要図である。本参考例の半導体記憶装置は、ワード線５０、ビット線５１、ＴＭＲ５２、ワード線制御回路５５、ワード線終端回路５６、ビット線制御回路５７、ビット線選択トランジスタ５８、切り替えトランジスタ５９、ビット線終端回路６０、判別器６１、参照電圧発生器６２、参照電圧用トランジスタ７０とを有する。ワード線５０とビット線５１は互いに交差するように敷設され、ＴＭＲ５２は、ワード線５０とビット線５１の交差部に配置される。各ＴＭＲ５２は、ビット線５１の電流方向による磁場で磁化状態が決定される。ＴＭＲ５２の一方の電極は、ワード線５０に接続され、もう一方の電極はビット線５１に接続される。ワード線５０の一端にはワード線制御回路５５が接続され、その他端にはワード線終端回路５６が接続される。ワード線制御回路５５は、書き込み電流、読み出し電圧を発生し、所望のワード線５０に印加する機能とを持つ。ビット線５１の両端には書き込み電流を発生させ、所望のビット線に電流を流す機能と、ビット線を切り離す機能とを持つビット線制御回路５７とビット線選択トランジスタ５８がそれぞれ接続される。ビット線選択トランジスタ５８の出力端は共通に接続されると共に、三つの切り替えトランジスタ５９に接続される。ビット線選択トランジスタ５８の出力は、切り替えトランジスタ５９を介してビット線終端回路６０と判別器６１の２つの入力端子へ選択入力される。判別器６１の片方の入力端子には参照電圧用トランジスタ７０を介して参照電圧発生器６２の出力が入力される。判別器６１は、制御端子６３の信号により２つの入力の比較を行い、大小の判別結果を出力する。参照電圧発生器６２は、選別用参照電圧を発生する機能をもつ。ビット線選択トランジスタ５８と切り替えトランジスタ５９をつなぐ配線は、接地トランジスタ６５を介してアースに接続される。
【００２０】
この半導体記憶装置の使用方法について図５を用いて説明する。この半導体装置は、ＴＭＲを記憶素子とした不揮発性メモリを構成している。
まず、ワード線Ｗ１とビット線Ｂ１の交差点のメモリセルＣ１にデータを書き込む場合について説明する。全てのトランジスタがオフ状態にある状態からビット線Ｂ１のビット線選択トランジスタ５８と、ビット線終端回路６０に接続する切り替えトランジスタ５９をオン状態にする。ワード線制御回路５５によりワード線Ｗ１に電流を流し、ビット線制御回路５７によりビット線Ｂ１にデータに相当する方向の電流を流すと、交差点にあるＴＭＲ５２には合成磁場が印加され、ビット線Ｂ１の電流方向に従ってＴＭＲのフリー層が磁化される。電流を止めた後も、フリー層は、強磁性体であるため磁化方向は保持される。
次に、データの読み出しについて説明する。ビット線Ｂ１をビット線制御回路５７により切断し、ビット線Ｂ１のビット線選択トランジスタ５８と、判別器６１の第１の入力端子に接続する切り替えトランジスタ５９をオン状態にし、ビット線終端回路６０に接続する切り替えトランジスタ５９をオフ状態にする。接地トランジスタ６５を一度オン状態にして配線を接地し、またオフ状態にする。ワード線Ｗ１に０．５Ｖ程度を印加する。１００ｎｓ経過後、切り替えトランジスタ５９をオフ状態にする。
【００２１】
次に，メモリセルＣ１（ＴＭＲ）にデータ“０”を書き込む。ビット線Ｂ１をビット線制御回路５７により切断し、ビット線Ｂ１のビット線選択トランジスタ５８と、判別器６１の第２の入力端子に接続する切り替えトランジスタ５９をオン状態にし、ビット線終端回路６０に接続する切り替えトランジスタ５９をオフ状態にする。接地トランジスタ６５を一度オン状態にして配線を接地し、またオフ状態にする。ワード線Ｗ１に０．５Ｖ程度を印加する。１００ｎｓ経過後、制御端子６３に信号を与え判別器６１を起動し、検出電位に設計時に予定されるデータによる抵抗変化分の半分の電圧を加えた電圧と先に読み出された電位との比較を行い、大小に応じて電源電圧または接地電位を出力することでデータを読み出す。この参考例の方法では同じメモリセルから発生する電位を比較するため、特性にメモリセル間ばらつきがあってもマージンを持った読み出しが可能である。
【００２２】
次に、出荷前の検査時に本半導体装置の不良メモリセルを調査する方法について図６を用いて説明する。まず、全てのメモリセルにデータ“０”書き込み処理を行い、各メモリセルの磁化状態を同じにする。外部磁場を印加して磁化状態を設定してもよい。次に、各メモリセルのデータを読み出す。この場合、前述の読み出し手順において判別器６１の第１の入力端子に読み出しを行った時点で判別器６１を起動する。このとき参照電圧用トランジスタ７０をオン状態にして、参照電圧発生器６２の選別用参照電位を判別器６１の第２の入力端子に与えておく。判別器６１により選別用参照電位より読み出し電圧が高いと判断された場合、不良メモリセルとして判断することができる。この選別用参照電位は、高抵抗状態ＴＭＲの設計抵抗値の９５％の値に対応するよう回路設計する。
この半導体記憶装置においては、２回読み出し方法を用いたＭＲＡＭにおいて、抵抗値を用いた判別を行い異常なメモリセルを容易に検出することができる。また、この第１の参考例に第１の実施例で述べた手法を適用することも可能である。
【００２３】
（第２の参考例）
次に、図７を参照して本発明の第２の参考例を説明する。
図７は、この参考例の半導体記憶装置の回路概要図である。この半導体記憶装置は、ワード線５０、ビット線５１、ＴＭＲ５２、ワード線制御回路５５、ワード線終端回路５６、ビット線制御回路５７、ビット線選択トランジスタ５８、切り替えトランジスタ５９、ビット線終端回路６０、判別器６１、参照電圧発生器６２、参照電圧用トランジスタ７０とを有する。ワード線５０とビット線５１は互いに交差するように敷設され、ＴＭＲ５２は、ワード線５０とビット線５１の交差部に配置される。各ＴＭＲ５２は、ビット線５１の電流方向による磁場で磁化状態が決定される。ＴＭＲ５２の一方の電極はワード線５０に接続され、もう一方の電極は、ビット線５１に接続される。ワード線５０の一端はワード線制御回路５５に接続され、その他端はワード線終端回路５６に接続される。ワード線制御回路５５は、書き込み電流、読み出し電圧を発生し、所望のワード線５０に印加する機能を持つ。ビット線５１の一端はビット線制御回路５７に接続され、その他端はビット線選択トランジスタ５８に接続される。ビット線制御回路５７は、書き込み電流を発生させ、所望のビット線に電流を流す機能と、ビット線を切り離す機能とを持っている。
【００２４】
ビット線選択トランジスタ５８の出力端は、同一系統同士で共通に接続され、切り替えトランジスタ５９を介してビット線終端回路６０と判別器６１の入力端子に接続される。ビット線には２つの系統（Ｂ１、Ｂ２系およびＢ１′、Ｂ２′系）があり、それぞれ判別器６１の第１の入力端子、第２の入力端子に接続される。判別器６１の２つ入力端子には参照電圧用トランジスタ７０を介して参照電圧発生器６２の出力が入力される。判別器６１は、制御端子６３の信号により２つの入力の比較を行い、大小の判別結果を出力する。参照電圧発生器６２は、選別用参照電圧を発生する機能をもつ。ビット線選択トランジスタ５８と切り替えトランジスタ５９をつなぐ配線は、接地トランジスタ６５を介してアースに接続される。
この半導体記憶装置の使用方法について図８を用いて説明する。半導体記憶装置は、ＴＭＲを記憶素子とした不揮発性メモリを構成している。この参考例は、２つのメモリセルを用いて１つのデータを記憶する相補型である。ワード線Ｗ１とビット線Ｂ１、Ｂ１′の交差点の１対のメモリセルＣ１、Ｃ１′に１つのデータを書き込む場合について説明する。全てのトランジスタがオフとなった状態からビット線Ｂ１、Ｂ１′のビット線選択トランジスタ５８と、ビット線終端回路６０に接続する切り替えトランジスタ５９をオン状態にする。
【００２５】
ワード線制御回路５５によりワード線Ｗ１に電流を流し、ビット線制御回路５７によりビット線Ｂ１にデータに相当する方向の電流を、ビット線Ｂ１′に逆方向の電流を流すと、交差点にあるＴＭＲ５２には合成磁場が印加され、ビット線の電流方向に従ってＴＭＲのフリー層が磁化される。このときＴＭＲ（Ｃ１）とＴＭＲ（Ｃ１′）の磁化方向が異なるため、抵抗値も異なる。電流を止めた後もフリー層が強磁性体であるため磁化方向は、保持される。
次に、データの読み出しについて説明する。ビット線Ｂ１、Ｂ１′をビット線制御回路５７により切断し、ビット線Ｂ１、Ｂ１′のビット線選択トランジスタ５８と、判別器６１の２つの入力端子に接続する切り替えトランジスタ５９をオン状態に、ビット線終端回路６０に接続する切り替えトランジスタ５９をオフ状態にする。トランジスタ６５を一度オン状態にして配線を接地し、またオフ状態にする。ワード線Ｗ１に０．５Ｖ程度を印加する。１００経過後、制御端子６３に信号を与え判別器６１を起動し、２つの読み出し電位の比較を行い、大小に応じて電源電圧または接地電位を出力することでデータを読み出す。
【００２６】
次に、出荷前の検査時にこの半導体記憶装置の不良メモリセルを調査する方法について図９を用いて説明する。まず、全てのメモリセルにデータ“０”書き込み処理を行い、各メモリセルの磁化状態を同じにする。外部磁場を印加して磁化状態を設定してもよい。つぎに１つずつメモリセルのデータ読み出し処理を行う。この場合、ビット線Ｂ１、Ｂ２の系統のメモリセルを読み出す場合、ビット線Ｂ１、Ｂ２のビット線選択トランジスタ５８をオン状態にし、判別器６１の第２の入力端子の参照電圧用トランジスタ７０をオン状態にして、参照電圧発生器６２の選別用参照電位を判別器６１の第２の入力端子に与える。ビット線Ｂ１′、Ｂ２′の系統のメモリセルを読み出す場合、ビット線Ｂ１′、Ｂ２′のビット線選択トランジスタ５８をオン状態にし、判別器６１の第１の入力端子の参照電圧用トランジスタ７０をオン状態にする。判別器６１により選別用参照電位より読み出し電圧が高いと判断された場合、不良メモリセルとして判断することができる。この選別用参照電位は、高抵抗状態ＴＭＲの設計抵抗値の９５％の値に相当するよう回路設計する。
この半導体記憶装置の相補型読み出し方法を用いたＭＲＡＭにおいて、抵抗値を用いた判別を行い異常なメモリセルを容易に検出することができる。またこの第２の参考例に第１の実施例で述べた手法を適用することも可能である。
【００２７】
以上好ましい実施例について説明したが、本発明はこの実施例に限定されるものではなく、本発明の要旨を逸脱することのない範囲内において適宜の変更が可能なものである。例えば、実施例ではデータの読み出しをビット線の電位を参照電圧発生器の電圧と比較することによって行っていたが、これに代えビット線を流れる電流と参照電流発生器の電流とを比較するようにしても良い。この場合、読み出し時には、所望のセルの接続されたワード線は接地され、判別器に用意された定電圧源から、選択されたビット線を介してＴＭＲ、ワード線へ電流が注入される。また、実施例では、検査時にＴＭＲを“０”（高抵抗状態）に設定していたが、逆に低抵抗状態に設定することもできる。
【００２８】
【発明の効果】
以上説明したように、本発明によれば、抵抗値を用いた良否の判別を行っているので、異常なメモリセル（磁気抵抗素子）を感度よく検出することができる。これにより信頼性の高い半導体装置を提供することができる。また、メモリセルを構成する磁気抵抗素子のうち使用する素子の抵抗値を所望の範囲内に設定することができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施例を示す回路概要図。
【図２】  本発明の第１の実施例の書き込み、読み出し動作方法を示すタイミングチャート。
【図３】  本発明の第１の実施例の検査時の動作方法を示すタイミングチャート。
【図４】  本発明の第１の参考例を示す回路概要図。
【図５】  本発明の第１の参考例の書き込み、読み出し動作方法を示すタイミングチャート。
【図６】  本発明の第１の参考例の検査時の動作方法を示すタイミングチャート。
【図７】  本発明の第２の参考例を示す回路概要図。
【図８】  本発明の第２の参考例の書き込み、読み出し動作方法を示すタイミングチャート。
【図９】  本発明の第２の参考例の検査時の動作方法を示すタイミングチャート。
【図１０】  従来の技術例を示す断面図。
【図１１】  従来の技術例を示す遮光層。
【図１２】  従来の技術例を示す回路概要図。
【符号の説明】
５０    ワード線
５１    ビット線
５２    ＴＭＲ
５３    選択トランジスタ
５４    読み出しワード線
５５    ワード線制御回路
５６    ワード線終端回路
５７    ビット線制御回路
５８    ビット線選択トランジスタ
５９    切り替えトランジスタ
６０    ビット線終端回路
６１    判別器
６２    参照電圧発生器
６３、６４    制御端子
６５    接地トランジスタ
６６    Ａ／Ｄ変換器
６７    演算回路
７０  参照電圧トランジスタ
１０１    反強磁性体層
１０２    強磁性体ピン層
１０３    トンネル絶縁層
１０４    強磁性体フリー層
１０５    ＴＭＲ
１０６    上部配線
１０７    第３の配線
１０８    トランジスタ
１０９    下部配線
１１０    読み出しワード線
１１１    ワード線
１１２    ビット線
１１３    ＴＭＲ
１１４    参照線
１１５    読み出しワード線
１１６    ワード線制御回路
１１７    選択トランジスタ
１１８    判別器
１１９    接地トランジスタ
１２０    ビット線選択トランジスタ
１２１    トランジスタ
１２２    ビット線／参照線選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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