【手続補正書】
【提出日】平成19年12月10日(2007.12.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正の内容】
【請求項６】  前記複数の第１のビット線と階層的に設けられ、前記データ読出時において、前記アドレス選択された列に対応する第１のビット線と選択的に結合される第２の読出データ線をさらに備え、
前記読出ゲート回路は、
前記第１の読出データ線と前記第２の電圧との間に、前記第２の読出データ線の電圧に応じた電流経路を形成するための電流制御回路を有する、請求項１記載の薄膜磁性体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項８
【補正方法】変更
【補正の内容】
【請求項８】  前記複数の第１のビット線のそれぞれの相補ビット線として設けられる複数の第２のビット線と、
前記第１の読出データ線の相補データ線として設けられる第２の読出データ線と、
前記第１および第２の抵抗値の中間の抵抗値を有し、各々が前記第１および第２のビット線のいずれかと結合される複数のダミーメモリセルと、
前記複数のダミーメモリセルを選択するための複数のダミー読出ワード線とをさらに備え、
前記複数の読出ワード線は、前記データ読出時において、第１の電圧に設定された前記複数の第１および第２のビット線の一方と前記第２の電圧との間に、前記アドレス選択された行に対応する前記磁性体メモリセルをそれぞれ電気的に結合し、
前記複数のダミー読出ワード線は、前記データ読出時において、前記第１の電圧に設定された前記複数の第１および第２のビット線の他方と前記第２の電圧との間に、前記ダミーメモリセルをそれぞれ電気的に結合し、
前記読出ゲート回路は、前記複数の第１および第２のビット線のうちの前記アドレス選択された前記列に対応する１本ずつの電圧レベルに応じて、前記第１および第２の読出データ線の電圧レベルを設定し、
前記データ読出回路は、前記第１および第２の読出データ線間の電圧差に応じて、読出データのデータレベルを設定する、請求項１記載の薄膜磁性体記憶装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項９
【補正方法】変更
【補正の内容】
【請求項９】  通常動作モードとテストモードとを有する薄膜磁性体記憶装置であって、
行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、
前記複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有し、
前記磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において行選択結果に応じて選択的に活性化される複数の書込ワード線と、
活性化された前記複数の書込ワード線に対して、第１の制御ノードの電圧レベルに応じた電流量の前記第１のデータ書込電流を供給するための書込ワード線ドライバと、
前記データ書込時において、第２の制御ノードの電圧レベルに応じた電流量の前記第２のデータ書込電流を供給するためのデータ書込回路と、
前記磁性体メモリセルの列に対応してそれぞれ設けられ、前記データ書込時において、列選択結果に応じて前記データ書込回路と選択的に接続される複数のビット線とを備え、
前記書込ワード線ドライバおよび前記データ書込回路の少なくとも一方は、前記テストモード時において、前記第１および第２の制御ノードの対応する一方の電圧レベルを外部から設定するための入力端子を有する、薄膜磁性体記憶装置。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】請求項１５
【補正方法】変更
【補正の内容】
【請求項１５】  前記第１および第２のビット線の各々は、メモリアレイ上の所定領域において互いに交差するように、第１および第２の金属配線層を用いて形成され、
各磁性体メモリセルは、前記第１の金属配線層において、前記第１および第２のビット線の一方と結合され、
前記薄膜磁性体記憶装置は、さらに、
前記磁性体メモリセルの行に対応してそれぞれ設けられ、データ読出時において行選択結果に応じて選択的に活性化される複数の読出ワード線と、
前記第１および第２の抵抗値の中間の抵抗値を有し、各々が前記第１および第２のビット線のいずれかと結合される複数のダミーメモリセルと、
前記複数のダミーメモリセルを選択するための複数のダミー読出ワード線と、
前記複数の第１および第２のビット線のうちの、選択された前記列に対応する１本ずつの電圧差に応じて、読出データのデータレベルを設定するデータ読出回路とを備え、
前記複数の読出ワード線および前記複数のダミー読出ワード線は、前記行選択結果に応じてデータ読出電流を流すために、第１の電圧に設定された前記複数の第１および第２のビット線と第２の電圧との間に、前記磁性体メモリセルおよび前記ダミーメモリセルをそれぞれ電気的に結合する、請求項１３記載の薄膜磁性体記憶装置。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】請求項１６
【補正方法】変更
【補正の内容】
【請求項１６】  行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、
前記複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有する磁気記憶部を含み、
前記磁性体メモリセルの列に対応してそれぞれ設けられ、データ書込時に前記第１のデータ書込電流を選択的に流すために設けられる複数のビット線と、
前記磁性体メモリセルの行に対応してそれぞれ設けられ、前記データ書込時において前記第２のデータ書込電流を流すためにアドレス選択結果に応じて選択的に活性化される複数の書込ワード線とを備え、
各前記書込ワード線は、半導体基板上において、前記磁気記憶部を上下方向に挟んで配置される第１および第２の金属配線層にそれぞれ形成される、第１および第２のサブ書込ワード線を含み、
各前記書込ワード線に対応して設けられ、各前記第１および第２のサブ書込ワード線の間を電気的に結合するための結合回路をさらに備え、
前記第２のデータ書込電流は、前記結合回路によって電気的に結合された前記第１および第２のサブライトワード線を往復する電流として流れる、薄膜磁性体記憶装置。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】請求項１７
【補正方法】変更
【補正の内容】
【請求項１７】  前記薄膜磁性体記憶装置は、さらに、
前記複数の書込ワード線に対応してそれぞれ設けられ、前記アドレス選択結果に応じて、前記複数の書込ワード線のうちの対応する１つに含まれる前記第１のサブ書込ワード線の一端を第１の電圧に設定するための複数の書込ワードドライバを備え、
各前記第２のサブ書込ワード線の一端は、第２の電圧と結合され、
前記結合回路は、
前記第１および第２のサブ書込ワード線の各々の他端同士の間を結合するための配線を含む、請求項１６記載の薄膜磁性体記憶装置。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】請求項２０
【補正方法】変更
【補正の内容】
【請求項２０】  行列状に配置された複数の磁性体メモリセルを含むメモリアレイを備え、
前記複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有する磁気記憶部を含み、
前記磁性体メモリセルの行に対応して設けられ、データ読出時において、行選択結果に応じて第１の電圧に駆動される複数の読出ワード線と、
前記行に対応して設けられ、データ書込時において前記第１のデータ書込電流を流すために行選択結果に応じて選択的に活性化される複数の書込ワード線と、
前記磁性体メモリセルの列に対応して、前記複数の書込ワード線と交差する方向に設けられ、各々が前記磁気記憶部と結合される複数のビット線とを備え、
前記複数のビット線のうちの列選択結果に応じて選択される１本は、前記データ読出時およびデータ書込時において、データ読出電流および前記第２のデータ書込電流をそれぞれ流し、
各前記磁性体メモリセルは、さらに、
前記磁気記憶部と前記読出ワード線との間に接続される整流素子を含む、薄膜磁性体記憶装置。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】請求項２７
【補正方法】変更
【補正の内容】
【請求項２７】  行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、
前記複数の磁性体メモリセルの各々は、
第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有する磁気記憶部と、
データ読出時において前記磁気記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、
前記磁性体メモリセルの行に対応してそれぞれ設けられ、データ読出時において、アドレス選択結果に応じて対応する前記メモリセル選択ゲートを作動させるための複数の読出ワード線と、
前記磁性体メモリセルの列に対応してそれぞれ設けられ、データ書込時において前記第１のデータ書込電流を流すためにアドレス選択結果に応じて選択的に活性状態に駆動される複数の書込ワード線と、
前記行に対応してそれぞれ設けられ、前記データ書込時において前記第２のデータ書込電流を流すための複数の書込データ線と、
前記列に対応してそれぞれ設けられ、前記データ読出時において前記データ読出電流を流すための複数の読出データ線とを備え、
隣接する前記磁性体メモリセルは、前記複数の書込ワード線、前記複数の読出ワード線、前記複数の書込データ線、および前記複数の読出データ線のうちの少なくとも１つのうちの対応する１本を共有する、薄膜磁性体記憶装置。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】請求項３３
【補正方法】変更
【補正の内容】
【請求項３３】  前記複数の読出データ線のうちの２本ずつは、前記データ読出時において読出データ線対を構成し、
同一の前記読出ワード線によって選択される複数個の前記磁性体メモリセルは、前記読出データ線対を構成する２本の読出データ線の一方ずつとそれぞれ接続され、
前記データ読出電流は、列選択結果に対応する前記読出データ線対を構成する２本の読出データ線の各々に対して供給され、
前記複数の書込データ線のうちの２本ずつは、前記データ書込時において書込データ線対を構成し、
前記データ書込時において同一の前記書込ワード線によって選択される複数個の前記磁性体メモリセルは、前記書込データ線対を構成する２本の書込データ線の一方ずつとそれぞれ接続され、
前記薄膜磁性体記憶装置は、
アドレス選択結果に応じて選択される前記書込データ線対を構成する２本の書込データ線を高電位状態および低電位状態の一方ずつに設定するためのデータ書込制御回路と、
前記データ書込時において、各前記書込データ線対を構成する２本の書込データ線の間を短絡するための短絡回路とをさらに備える、請求項２７または２８に記載の薄膜磁性体記憶装置。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】請求項３５
【補正方法】変更
【補正の内容】
【請求項３５】  行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、
前記複数の磁性体メモリセルの各々は、
第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有する磁気記憶部と、
データ読出時において前記記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、
前記磁性体メモリセルの行に対応してそれぞれ設けられ、データ読出時において、アドレス選択結果に応じて対応する前記メモリセル選択ゲートを作動させるための複数の読出ワード線と、
前記行に対応してそれぞれ設けられ、前記データ書込時において前記第１のデータ書込電流を流すための複数の書込データ線と、
前記列に対応してそれぞれ設けられる複数の共通配線とを備え、
前記複数の共通配線の各々は、前記データ読出時において、前記アドレス選択結果に応じて前記データ読出電流の供給を選択的に受け、
前記複数の共通配線の各々は、前記データ書込時において、前記アドレス選択結果に応じて、前記第２のデータ書込電流を流すために第１の電圧に選択的に駆動され、
第１の電圧とは異なる第２の電圧と各前記共通配線との間を、前記データ書込時および前記データ読出時のそれぞれにおいて結合および遮断する電流制御回路をさらに備え、
隣接する前記磁性体メモリセルは、前記複数の書込データ線、前記複数の読出ワード線および前記複数の共通配線のうちの少なくとも１つのうちの対応する１本を共有する、薄膜磁性体記憶装置。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】請求項４１
【補正方法】変更
【補正の内容】
【請求項４１】  前記複数の共通配線のうちの２本ずつは、前記データ読出時において読出データ線対を構成し、
同一の前記読出ワード線によって選択される複数個の前記磁性体メモリセルは、前記読出データ線対を構成する２本の共通配線の一方ずつとそれぞれ接続され、
前記データ読出電流は、列選択結果に対応する前記読出データ線対を構成する２本の共通配線の各々に対して供給され、
前記複数の書込データ線のうちの２本ずつは、前記データ書込時において書込データ線対を構成し、
前記データ書込時において同一の前記共通配線によって選択される複数個の前記磁性体メモリセルは、前記書込データ線対を構成する２本の書込データ線の一方ずつとそれぞれ接続され、
前記薄膜磁性体記憶装置は、
行選択結果に応じて選択される前記書込データ線対を構成する２本の書込データ線を高電位状態および低電位状態の一方ずつに設定するためのデータ書込制御回路と、
前記データ書込時において、各前記書込データ線対を構成する２本の書込データ線の間を短絡するための短絡回路とをさらに備える、請求項３５または３６に記載の薄膜磁性体記憶装置。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
図８７は、行列状に集積配置されたＭＴＪメモリセルを示す概念図である。
図８７を参照して、半導体基板上に、ＭＴＪメモリセルを行列状に配置することによって、高集積化されたＭＲＡＭデバイスを実現することができる。図８７においては、ＭＴＪメモリセルをｎ行×ｍ列（ｎ，ｍ：自然数）に配置する場合が示される。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
この結果、これらの配線においてエレクトロマイグレーション等による断線や配線間短絡が発生すると、ＭＲＡＭデバイスの動作信頼性が損なわれるおそれがある。さらに、データ書込電流が大きくなった場合には、これによって生じる磁気ノイズの影響も無視できなくなるおそれがある。したがって、より小さいデータ書込電流によって、データ書込を実行できる構成とすることが望ましい。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
請求項６記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、複数の第１のビット線と階層的に設けられ、データ読出時において、アドレス選択された列に対応する第１のビット線と選択的に結合される第２の読出データ線をさらに備える。読出ゲート回路は、第１の読出データ線と第２の電圧との間に、第２の読出データ線の電圧に応じた電流経路を形成するための電流制御回路を有する。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
請求項８記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、複数の第１のビット線のそれぞれの相補ビット線として設けられる複数の第２のビット線と、第１の読出データ線の相補データ線として設けられる第２の読出データ線と、第１および第２の抵抗値の中間の抵抗値を有し、各々が第１および第２のビット線のいずれかと結合される複数のダミーメモリセルと、複数のダミーメモリセルを選択するための複数のダミー読出ワード線とをさらに備える。複数の読出ワード線は、データ読出時において、第１の電圧に設定された複数の第１および第２のビット線の一方と第２の電圧との間に、アドレス選択された行に対応する磁性体メモリセルをそれぞれ電気的に結合し、複数のダミー読出ワード線は、データ読出時において、第１の電圧に設定された複数の第１および第２のビット線の他方と第２の電圧との間に、ダミーメモリセルをそれぞれ電気的に結合する。読出ゲート回路は、複数の第１および第２のビット線のうちのアドレス選択された列に対応する１本ずつの電圧レベルに応じて、第１および第２の読出データ線の電圧レベルを設定する。データ読出回路は、第１および第２の読出データ線間の電圧差に応じて、読出データのデータレベルを設定する。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
請求項９記載の薄膜磁性体記憶装置は、通常動作モードとテストモードとを有する薄膜磁性体記憶装置であって、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有し、磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において行選択結果に応じて選択的に活性化される複数の書込ワード線と、活性化された複数の書込ワード線に対して、第１の制御ノードの電圧レベルに応じた電流量の第１のデータ書込電流を供給するための書込ワード線ドライバと、データ書込時において、第２の制御ノードの電圧レベルに応じた電流量の第２のデータ書込電流を供給するためのデータ書込回路と、磁性体メモリセルの列に対応してそれぞれ設けられ、データ書込時において、列選択結果に応じてデータ書込回路と選択的に接続される複数のビット線とを備え、書込ワード線ドライバおよびデータ書込回路の少なくとも一方は、テストモード時において、第１および第２の制御ノードの対応する一方の電圧レベルを外部から設定するための入力端子を有する。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正の内容】
【００６５】
請求項１５記載の薄膜磁性体記憶装置は、請求項１３記載の薄膜磁性体記憶装置であって、第１および第２のビット線の各々は、メモリアレイ上の所定領域において互いに交差するように、第１および第２の金属配線層を用いて形成され、各磁性体メモリセルは、第１の金属配線層において、第１および第２のビット線の一方と結合される。薄膜磁性体記憶装置は、さらに、磁性体メモリセルの行に対応してそれぞれ設けられ、データ読出時において行選択結果に応じて選択的に活性化される複数の読出ワード線と、第１および第２の抵抗値の中間の抵抗値を有し、各々が第１および第２のビット線のいずれかと結合される複数のダミーメモリセルと、複数のダミーメモリセルを選択するための複数のダミー読出ワード線と、複数の第１および第２のビット線のうちの、選択された列に対応する１本ずつの電圧差に応じて、読出データのデータレベルを設定するデータ読出回路とを備える。複数の読出ワード線および複数のダミー読出ワード線は、行選択結果に応じてデータ読出電流を流すために、第１の電圧に設定された複数の第１および第２のビット線と第２の電圧との間に、磁性体メモリセルおよびダミーメモリセルをそれぞれ電気的に結合する。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正の内容】
【００６６】
請求項１６記載の薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有する磁気記憶部を含み、磁性体メモリセルの列に対応してそれぞれ設けられ、各々が、データ書込時に第１のデータ書込電流を選択的に流すために設けられる複数のビット線と、磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において第２のデータ書込電流を流すためにアドレス選択結果に応じて選択的に活性化される複数の書込ワード線とを備え、各書込ワード線は、半導体基板上において、磁気記憶部を上下方向に挟んで配置される第１および第２の金属配線層にそれぞれ形成される、第１および第２のサブ書込ワード線を含み、薄膜磁性体記憶装置は、各書込ワード線に対応して設けられ、各第１および第２のサブ書込ワード線の間を電気的に結合するための結合回路をさらに備え、第２のデータ書込電流は、結合回路によって電気的に結合された第１および第２のサブライトワード線を往復する電流として流れる。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正の内容】
【００６７】
請求項１７記載の薄膜磁性体記憶装置は、請求項１６記載の薄膜磁性体記憶装置であって、複数の書込ワード線に対応してそれぞれ設けられ、アドレス選択結果に応じて、複数の書込ワード線のうちの対応する１つに含まれる第１のサブ書込ワード線の一端を第１の電圧に設定するための複数の書込ワードドライバを備え、各第２のサブ書込ワード線の一端は、第２の電圧と結合され、結合回路は、第１および第２のサブ書込ワード線の各々の他端同士の間を結合するための配線を含む。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正の内容】
【００７０】
請求項２０記載の薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルを含むメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有する磁気記憶部を含み、磁性体メモリセルの行に対応して設けられ、データ読出時において、行選択結果に応じて第１の電圧に駆動される複数の読出ワード線と、行に対応して設けられ、データ書込時において第１のデータ書込電流を流すために行選択結果に応じて選択的に活性化される複数の書込ワード線と、磁性体メモリセルの列に対応して、複数の書込ワード線と交差する方向に設けられ、各々が磁気記憶部と結合される複数のビット線とを備え、複数のビット線のうちの列選択結果に応じて選択される１本は、データ読出時およびデータ書込時において、データ読出電流および第２のデータ書込電流をそれぞれ流し、各磁性体メモリセルは、さらに、磁気記憶部と読出ワード線との間に接続される整流素子を含む。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正の内容】
【００７７】
請求項２７記載の薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有する磁気記憶部と、データ読出時において磁気記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、磁性体メモリセルの行に対応してそれぞれ設けられ、データ読出時において、アドレス選択結果に応じて対応するメモリセル選択ゲートを作動させるための複数の読出ワード線と、磁性体メモリセルの列に対応してそれぞれ設けられ、データ書込時において第１のデータ書込電流を流すためにアドレス選択結果に応じて選択的に活性状態に駆動される複数の書込ワード線と、行に対応してそれぞれ設けられ、データ書込時において第２のデータ書込電流を流すための複数の書込データ線と、列に対応してそれぞれ設けられ、データ読出時においてデータ読出電流を流すための複数の読出データ線とを備え、隣接する磁性体メモリセルは、複数の書込ワード線、複数の読出ワード線、複数の書込データ線、および複数の読出データ線のうちの少なくとも１つのうちの対応する１本を共有する。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００８３
【補正方法】変更
【補正の内容】
【００８３】
請求項３３記載の薄膜磁性体記憶装置は、請求項２７または２８に記載の薄膜磁性体記憶装置であって、複数の読出データ線のうちの２本ずつは、データ読出時において読出データ線対を構成し、同一の読出ワード線によって選択される複数個の磁性体メモリセルは、読出データ線対を構成する２本の読出データ線の一方ずつとそれぞれ接続され、データ読出電流は、列選択結果に対応する読出データ線対を構成する２本の読出データ線の各々に対して供給され、複数の書込データ線のうちの２本ずつは、データ書込時において書込データ線対を構成し、データ書込時において同一の書込ワード線によって選択される複数個の磁性体メモリセルは、書込データ線対を構成する２本の書込データ線の一方ずつとそれぞれ接続される。薄膜磁性体記憶装置は、アドレス選択結果に応じて選択される書込データ線対を構成する２本の書込データ線を高電位状態および低電位状態の一方ずつに設定するためのデータ書込制御回路と、データ書込時において、各書込データ線対を構成する２本の書込データ線の間を短絡するための短絡回路とをさらに備える。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００８５
【補正方法】変更
【補正の内容】
【００８５】
請求項３５記載の薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有する磁気記憶部と、データ読出時において記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、磁性体メモリセルの行に対応してそれぞれ設けられ、データ読出時において、アドレス選択結果に応じて対応するメモリセル選択ゲートを作動させるための複数の読出ワード線と、行に対応してそれぞれ設けられ、データ書込時において第１のデータ書込電流を流すための複数の書込データ線と、列に対応してそれぞれ設けられる複数の共通配線とを備え、複数の共通配線の各々は、データ読出時において、アドレス選択結果に応じてデータ読出電流の供給を選択的に受け、複数の共通配線の各々は、データ書込時において、アドレス選択結果に応じて、第２のデータ書込電流を流すために第１の電圧に選択的に駆動され、第１の電圧とは異なる第２の電圧と各共通配線との間を、データ書込時およびデータ読出時のそれぞれにおいて結合および遮断する電流制御回路をさらに備え、隣接する磁性体メモリセルは、複数の書込データ線、複数の読出ワード線および複数の共通配線のうちの少なくとも１つのうちの対応する１本を共有する。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００９１
【補正方法】変更
【補正の内容】
【００９１】
請求項４１記載の薄膜磁性体記憶装置は、請求項３５または３６に記載の薄膜磁性体記憶装置であって、複数の共通配線のうちの２本ずつは、データ読出時において読出データ線対を構成し、同一の読出ワード線によって選択される複数個の磁性体メモリセルは、読出データ線対を構成する２本の共通配線の一方ずつとそれぞれ接続され、データ読出電流は、列選択結果に対応する読出データ線対を構成する２本の共通配線の各々に対して供給され、複数の書込データ線のうちの２本ずつは、データ書込時において書込データ線対を構成し、データ書込時において同一の共通配線によって選択される複数個の磁性体メモリセルは、書込データ線対を構成する２本の書込データ線の一方ずつとそれぞれ接続される。薄膜磁性体記憶装置は、行選択結果に応じて選択される書込データ線対を構成する２本の書込データ線を高電位状態および低電位状態の一方ずつに設定するためのデータ書込制御回路と、データ書込時において、各書込データ線対を構成する２本の書込データ線の間を短絡するための短絡回路とをさらに備える。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正の内容】
【００９９】
図２を参照して、メモリアレイ１０は、ｎ行×ｍ列（ｎ，ｍ：自然数）に配列される、図８３に示した構成を有するＭＴＪメモリセルＭＣを有する。ＭＴＪメモリセルの行（以下、単に「メモリセル行」とも称する）に対応して、リードワード線ＲＷＬ１〜ＲＷＬｎおよびライトワード線ＷＷＬ１〜ＷＷＬｎがそれぞれ設けられる。ＭＴＪメモリセルの列（以下、単に「メモリセル列」とも称する）に対応して、ビット線対ＢＬＰ１〜ＢＬＰｍをそれぞれ構成するビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍがそれぞれ設けられる。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０１０９
【補正方法】変更
【補正の内容】
【０１０９】
読出／書込制御回路５０は、データ書込回路５１ａと、データ読出回路５５ａと、メモリセル列に対応してそれぞれ設けられる、ライトコラム選択ゲートＷＣＳＧ１〜ＷＣＳＧｍ、リードコラム選択ゲートＲＣＳＧ１〜ＲＣＳＧｍおよびリードゲートＲＧ１〜ＲＧｍとを含む。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】０１１１
【補正方法】変更
【補正の内容】
【０１１１】
たとえば、ライトコラム選択ゲートＷＣＳＧ１は、ライトデータバスＷＤＢとビット線ＢＬ１との間に結合されるＮ型ＭＯＳトランジスタと、ライトデータバス／ＷＤＢとビット線／ＢＬ１との間に電気的に結合されるＮ型ＭＯＳトランジスタとを有する。これらのＭＯＳトランジスタは、ライトコラム選択線ＷＣＳＬ１の電圧レベルに応じてオン／オフする。すなわち、ライトコラム選択線ＷＣＳＬ１が選択状態（Ｈレベル）に活性化された場合には、ライトコラム選択ゲートＷＣＳＧ１は、ライトデータバスＷＤＢおよび／ＷＤＢをビット線ＢＬ１および／ＢＬ１とそれぞれ電気的に結合する。その他のメモリセル列に対応してそれぞれ設けられるライトコラム選択ゲートＷＣＳＧ２〜ＷＣＳＧｍも同様の構成を有する。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】０１１６
【補正方法】変更
【補正の内容】
【０１１６】
データ書込電流供給回路５２は、さらに、内部ノードＮｗ０から動作電流の供給を受けて動作するインバータ１５４、１５５および１５６を有する。インバータ１５４は、書込データＤＩＮの電圧レベルを反転して内部ノードＮｗ１に伝達する。インバータ１５５は、書込データＤＩＮの電圧レベルを反転してインバータ１５６の入力ノードに伝達する。インバータ１５６は、インバータ１５５の出力を反転して内部ノードＮｗ２に伝達する。したがって、データ書込回路５１ａは、書込データＤＩＮの電圧レベルに応じて、内部ノードＮｗ１およびＮｗ２の電圧を電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方ずつに設定する。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】０１３８
【補正方法】変更
【補正の内容】
【０１３８】
既に説明したように、データ書込回路５１ａは、ライトデータバスＷＤＢおよび／ＷＤＢの電圧を、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓのいずれか一方ずつに設定する。たとえば、書込データＤＩＮのデータレベルがＬレベルである場合には、図３に示されるノードＮｗ２およびＮｗ１の電圧は、それぞれ電源電圧Ｖｃｃおよび接地電圧Ｖｓｓに設定されるので、ライトデータバスＷＤＢにＬレベルデータを書込むためのデータ書込電流−Ｉｗが流される。データ書込電流−Ｉｗは、ライトコラム選択ゲートＷＣＳＧを介してビット線ＢＬに供給される。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】０１４０
【補正方法】変更
【補正の内容】
【０１４０】
さらに、ライトワード線ＷＷＬのうちのいずれか１本が、行選択結果に応じて選択状態（Ｈレベル）に活性化されて、データ書込電流Ｉｐが流される。したがって、列選択結果に対応するメモリセル列において、選択されたライトワード線ＷＷＬに対応するＭＴＪメモリセルに対して、データ書込が実行される。このとき、ビット線ＢＬと結合されるメモリセルＭＣに対しては、Ｌレベルデータが書込まれ、ビット線／ＢＬと結合されるメモリセルＭＣに対してはＨレベルデータが書込まれる。
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】０１４１
【補正方法】変更
【補正の内容】
【０１４１】
書込データＤＩＮのデータレベルがＨレベルである場合には、ノードＮｗ１およびＮｗ２の電圧の設定が上記の場合とは反対となり、ビット線ＢＬおよび／ＢＬに対して、上記と逆方向のデータ書込電流が流れされてデータ書込が実行される。このようにして、書込データＤＩＮのデータレベルに応じた方向を有するデータ書込電流±Ｉｗがビット線ＢＬおよび／ＢＬに供給される。
【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】０１５４
【補正方法】変更
【補正の内容】
【０１５４】
すなわち、ビット線ＢＬの電圧がビット線／ＢＬの電圧よりも高い場合には、リードゲートＲＧによって、リードデータバス／ＲＤＢの方が、リードデータバスＲＤＢよりもより強く接地電圧Ｖｓｓ側に駆動される（図５における電圧変化ΔＶｂ１＞ΔＶｂｍ）。このようにして生じたリードデータバスＲＤＢおよび／ＲＤＢの間の電圧差をデータ読出回路５５ａによって増幅して、Ｈレベルの読出データＤｏｕｔを出力することができる。
【手続補正３３】
【補正対象書類名】明細書
【補正対象項目名】０１６１
【補正方法】変更
【補正の内容】
【０１６１】
図６を参照して、実施の形態１の変形例１においては、プリチャージトランジスタ６４−１ａ，６４−１ｂ〜６４−ｍａ，６４−ｍｂは、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍを電源電圧Ｖｃｃにプリチャージするために設けられる点で実施の形態１と異なる。また、データ書込回路５１ａに代えて、データ書込回路５１ｂが配置され、データ読出回路５５ａに代えてデータ読出回路５５ｂが配置される。その他の構成については、図２と同様であるので詳細な説明は繰返さない。
【手続補正３４】
【補正対象書類名】明細書
【補正対象項目名】０１７７
【補正方法】変更
【補正の内容】
【０１７７】
読出／書込制御回路６０は、ライトデータベース／ＷＤＢとビット線ＢＬ１〜ＢＬｍとの間にそれぞれ設けられるビット線電流制御トランジスタ６３−１〜６３−ｍを有する。ビット線電流制御トランジスタ６３−１〜６３−ｍは、ライトコラム選択ゲートＷＣＳＧ１〜ＷＣＳＧｍと同様に、ライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍの電圧に応じてそれぞれオン／オフする。
【手続補正３５】
【補正対象書類名】明細書
【補正対象項目名】０１９４
【補正方法】変更
【補正の内容】
【０１９４】
リードゲートＲＣＧは、リードデータバスＲＤＢと接地電圧Ｖｓｓとの間に直列に結合されるＮ型ＭＯＳトランジスタＱｃ１およびＱｃ３と、リードデータバス／ＲＤＢと接地電圧Ｖｓｓとの間に直列に結合されるＮ型ＭＯＳトランジスタＱｃ２およびＱｃ４とを有する。トランジスタＱｃ１およびＱｃ２のゲートには制御信号ＲＥが入力される。トランジスタＱｃ３およびＱｃ４のゲートは、データ入出力線／ＩＯおよびＩＯとそれぞれ接続される。
【手続補正３６】
【補正対象書類名】明細書
【補正対象項目名】０２００
【補正方法】変更
【補正の内容】
【０２００】
また、図６の場合と同様に、データ書込回路５１ａおよびデータ読出回路５５ａに代えてデータ書込回路５１ｂおよびデータ読出回路５５ｂを配置するとともに、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍのプリチャージ電圧を電源電圧Ｖｃｃとすることによって、実施の形態１の変形例１と同様に、ビット線における電圧低下速度に応じたデータ読出を実行することも可能である。
【手続補正３７】
【補正対象書類名】明細書
【補正対象項目名】０２０４
【補正方法】変更
【補正の内容】
【０２０４】
データ書込電流調整回路２００は、データ書込電流供給回路５２中の電流源１５３の電流量を制御するための基準電圧Ｖｒｗを出力する。データ書込電流供給回路５２は、電流源１５３に相当する、ゲートに基準電圧Ｖｒｗの入力を受けるＮチャネルＭＯＳトランジスタを有する。したがって、データ書込電流供給回路５２において、トランジスタ１５２との間でカレントミラーを構成するトランジスタ１５１によってノードＮｗ０に供給される電流量、すなわちデータ書込電流±Ｉｗの電流量は、基準電圧Ｖｒｗに応じて調整することができる。
【手続補正３８】
【補正対象書類名】明細書
【補正対象項目名】０２１５
【補正方法】変更
【補正の内容】
【０２１５】
ワードドライバＷＷＤ１〜ＷＷＤｎは、データ書込時において、選択行に対応するライトワード線ＷＷＬに対して、データ書込電流Ｉｐを供給する。
【手続補正３９】
【補正対象書類名】明細書
【補正対象項目名】０２１８
【補正方法】変更
【補正の内容】
【０２１８】
ノードＮｐ１は、トランジスタ３３ａおよび３３ｂのゲートと電気的に結合される。トランジスタ３４のゲートにはデータ書込電流調整回路が出力する基準電圧Ｖｒｐが入力される。これにより、トランジスタ３４は、基準電圧Ｖｒｐに応じた電流量を流す電流源として動作する。一方、トランジスタ３３ａ、３３ｂおよび３４によってカレントミラー回路が構成されるので、データ書込電流供給回路３２によってノードＮｐ０に供給される電流量、すなわちデータ書込電流Ｉｐの電流量を、データ書込電流調整回路２１０が出力する基準電圧Ｖｒｐに応じて調整することができる。
【手続補正４０】
【補正対象書類名】明細書
【補正対象項目名】０２１９
【補正方法】変更
【補正の内容】
【０２１９】
データ書込電流調整回路２１０は、図１２で説明したデータ書込電流調整回路２００と同様の構成を有する。
【手続補正４１】
【補正対象書類名】明細書
【補正対象項目名】０２２７
【補正方法】変更
【補正の内容】
【０２２７】
図１４を参照して、データ書込電流調整回路２３０は、データ書込電流の電流量を調整するための基準電圧Ｖｒｅｆを出力する。なお、図１４に示すデータ書込電流調整回路２３０は、ビット線に対するデータ書込電流±Ｉｗを調整するためのデータ書込電流調整回路２００およびライトワード線に対するデータ書込電流Ｉｐを調整するためのデータ書込電流調整回路２１０のいずれとも置き換えて適用することができる。
【手続補正４２】
【補正対象書類名】明細書
【補正対象項目名】０２３８
【補正方法】変更
【補正の内容】
【０２３８】
通常動作時においては、制御信号ＴＴはＬレベルに非活性化されるので、論理ゲート２６１〜２６３の出力信号はそれぞれＨレベルに設定される。これに応答して、トランスファーゲートＴＧｔ１〜Ｔｇｔ３はいずれもオンするので、分圧比αは、ヒューズ素子２５１〜２５３に対するブロー有／無に応じて決定される。
【手続補正４３】
【補正対象書類名】明細書
【補正対象項目名】０２４５
【補正方法】変更
【補正の内容】
【０２４５】
なお、図１４においては、外部から基準電圧を入力するための、基準電圧外部入力端子２０２（２１２）および２０４（２１４）と、トランスファーゲートＴＧｆ１（ＴＧｆ３）およびＴＧｆ２（ＴＧｆ４）とを併有する構成を示しているが、これらの要素を省略して、基準電圧Ｖｒｅｆを直接トランジスタ１５３（３４）のゲートに入力する構成としてもデータ書込電流のチューニングテストを実行できる。
【手続補正４４】
【補正対象書類名】明細書
【補正対象項目名】０２５４
【補正方法】変更
【補正の内容】
【０２５４】
図１５に示される構成のＭＲＡＭデバイスにおいては、データ読出時におけるセンス電流Ｉｓをデータ読出回路５５ｄによって供給する必要がある。
【手続補正４５】
【補正対象書類名】明細書
【補正対象項目名】０２６４
【補正方法】変更
【補正の内容】
【０２６４】
読出／書込制御回路６０は、メモリセル列にそれぞれ対応して設けられるイコライズトランジスタ６２−１〜６２−ｍを有する。イコライズトランジスタ６２は、ビット線イコライズ信号ＢＬＥＱに応答して、異なる金属配線層に形成されたビット線ＢＬと／ＢＬとの間を短絡する。ビット線イコライズ信号ＢＬＥＱは、実施の形態１で説明したのと同様に、活性化／非活性化される。
【手続補正４６】
【補正対象書類名】明細書
【補正対象項目名】０２７０
【補正方法】変更
【補正の内容】
【０２７０】
図１８は、実施の形態３に従うビット線の第２の配置例を示す構造図である。
図１８を参照して、ライトワード線ＷＷＬは、金属配線層Ｍ３に配置される。ビット線ＢＬおよび／ＢＬは、磁気トンネル接合部ＭＴＪを上下方向に挟むように、異なる金属配線層Ｍ２およびＭ４にそれぞれ配置される。このような構成としても、データ書込電流±Ｉｗによって生じる磁界の方向は図１７の場合と同様である。したがって、図１７に示す構造を採用した場合と同様の効果を得ることができる。
【手続補正４７】
【補正対象書類名】明細書
【補正対象項目名】０２８５
【補正方法】変更
【補正の内容】
【０２８５】
その他の部分の構成およびデータ読出時およびデータ書込時における基本動作は、図１５の場合と同様であるので、詳細な説明は繰返さない。
【手続補正４８】
【補正対象書類名】明細書
【補正対象項目名】０２９４
【補正方法】変更
【補正の内容】
【０２９４】
再び図２０を参照して、サブライトワード線ＷＷＬｌおよびＷＷＬｕにそれぞれ逆方向のデータ書込電流Ｉｐを流すことにより、図１６および図１７の場合と同様に、サブライトワード線ＷＷＬｕおよびＷＷＬｌによって磁気トンネル接合部ＭＴＪにそれぞれ生じるデータ書込磁界は、同一方向に作用する。
【手続補正４９】
【補正対象書類名】明細書
【補正対象項目名】０３１３
【補正方法】変更
【補正の内容】
【０３１３】
なお、実施の形態３の変形例３から５においては、本来データ書込動作には無関係なダミーメモリセルＤＭＣに対しても、メモリセルＭＣに対応するのと同様の構成を有する、ダミーライトワード線ＤＷＷＬ１，ＤＷＷＬ２およびライトワードドライバＤＷＷＤ１，ＤＷＷＤ２と、ライトワード線電流制御スイッチＤＴＳＷ１およびＤＴＳＷ２とのうちの少なくとも一方が配置される。
【手続補正５０】
【補正対象書類名】明細書
【補正対象項目名】０３１４
【補正方法】変更
【補正の内容】
【０３１４】
ただし、ダミーメモリセルＤＭＣに対して、データ書込電流を流す必要はないため、ダミーメモリセルに対応するライトワードドライバＤＷＷＤ１およびＤＷＷＤ２の入力は、電源電圧Ｖｃｃに固定される。したがって、ダミーライトワード線ＤＷＷＬ１，ＤＷＷＬ２は、常時非活性状態（接地電圧Ｖｓｓ）に維持されており、電流が流されることはない。さらに、対応するライトワード線電流制御スイッチＤＴＳＷを構成するＮ型ＭＯＳトランジスタのゲートは、接地電圧Ｖｓｓに固定されて、ターンオフ状態が維持される。
【手続補正５１】
【補正対象書類名】明細書
【補正対象項目名】０３２７
【補正方法】変更
【補正の内容】
【０３２７】
このようにして流されるデータ書込電流Ｉｐおよび±Ｉｗによって、ＭＴＪメモリセルに対するデータ書込が実行される。この場合において、リードワード線ＲＷＬが電源電圧Ｖｃｃに設定されていることから、データ書込時においては、アクセスダイオードＤＭは確実にオフされる。したがって、図９０に示されたＭＴＪメモリセルと比較して、データ書込動作の安定化を図ることができる。
【手続補正５２】
【補正対象書類名】明細書
【補正対象項目名】０３３６
【補正方法】変更
【補正の内容】
【０３３６】
図２８を参照して、半導体基板上に、ＭＴＪメモリセルを行列状に配することによって、高集積化したＭＲＡＭデバイスを実現することができる。図２８においては、ＭＴＪメモリセルＭＣＤをｎ行×ｍ列に配置する場合が示される。
【手続補正５３】
【補正対象書類名】明細書
【補正対象項目名】０３３７
【補正方法】変更
【補正の内容】
【０３３７】
既に説明したように、各ＭＴＪメモリセルＭＣＤに対して、ビット線ＢＬ、ライトワード線ＷＷＬおよびリードワード線ＲＷＬを配置する必要がある。したがって、行列状に配置されたｎ×ｍ個のＭＴＪメモリセルに対して、ｎ本のライトワード線ＷＷＬ１〜ＷＷＬｎおよびリードワード線ＲＷＬ１〜ＲＷＬｎと、ｍ本のビット線ＢＬ１〜ＢＬｍとが配置される。
【手続補正５４】
【補正対象書類名】明細書
【補正対象項目名】０３５５
【補正方法】変更
【補正の内容】
【０３５５】
さらに、読出／書込制御回路５０，６０についても、メモリアレイ１０に行方向に隣接して配置される書込制御回路５０ｗ，６０ｗおよび読出制御回路５０ｒに分割して配置される。
【手続補正５５】
【補正対象書類名】明細書
【補正対象項目名】０３６４
【補正方法】変更
【補正の内容】
【０３６４】
データ書込時においては、ライトワード線ＷＷＬおよびライトビット線ＷＢＬにそれぞれデータ書込電流が流され、これらのデータ書込電流によってそれぞれ生じる磁界の和が、一定磁界すなわち図８６に示されるアステロイド特性線を超える領域に達することによって、磁気トンネル接合部ＭＴＪに記憶データが書込まれる。
【手続補正５６】
【補正対象書類名】明細書
【補正対象項目名】０３８２
【補正方法】変更
【補正の内容】
【０３８２】
図３５を参照して、実施の形態５に従うメモリアレイ１０においては、図３２に示される構成を有するメモリセルＭＣが行列状に配置される。リードワード線ＲＷＬおよびライトワード線ＷＷＬは、行方向および列方向に沿ってそれぞれ配置され、リードビット線ＲＢＬおよびライトビット線ＷＢＬは、列方向および行方向に沿ってそれぞれ配置される。
【手続補正５７】
【補正対象書類名】明細書
【補正対象項目名】０３８５
【補正方法】変更
【補正の内容】
【０３８５】
たとえば、第１番目および第２番目のメモリセル列に属するメモリセル群は、同一のリードビット線ＲＢＬ１を共有し、第３番目および第４番目のメモリセル列に属するメモリセル群は、同一のリードビット線ＲＢＬ２を共有する。さらに、第２番目および第３番目のメモリセル行に属するメモリセル群によって、ライトビット線ＷＢＬ２が共有される。以降のメモリセル行およびメモリセル列に対しても、リードビット線ＲＢＬおよびライトビット線ＷＢＬは、同様に配置される。
【手続補正５８】
【補正対象書類名】明細書
【補正対象項目名】０３９２
【補正方法】変更
【補正の内容】
【０３９２】
図３６は、データ読出回路５５ｅの構成を示す回路図である。
図３６を参照して、データ読出回路５５ｅは、図１５に示したデータ読出回路５５ｄと比較して、ノードＮｒ１に対してのみセンス電流Ｉｓを供給する点で異なる。これに対応して、図１５に示されたトランジスタ１６４は省略され、参照電圧Ｖｒｒは、トランジスタ１６３のゲートのみに入力される。
【手続補正５９】
【補正対象書類名】明細書
【補正対象項目名】０３９３
【補正方法】変更
【補正の内容】
【０３９３】
データ読出回路５５ｅは、センス電流Ｉｓによって生じる電圧降下を、基準となる電圧降下ΔＶｒと比較して読出データＤＯＵＴのデータレベルを検知する。ΔＶｒは、Ｈレベルデータを読出した場合におけるデータ線の電圧降下をΔＶｈとし、Ｌレベルデータを読出した場合におけるデータ線の電圧降下をΔＶｌとすると、ΔＶｈとΔＶｌとの中間値となるように設定される。
【手続補正６０】
【補正対象書類名】明細書
【補正対象項目名】０３９８
【補正方法】変更
【補正の内容】
【０３９８】
ライトビット線ＷＢＬは、ライトワード線ＷＷＬと直交する方向に、メモリセル行に対応して設けられる。したがって、ライトビット線ＷＢＬごとに設けられたライトロウ選択線およびライトロウ選択ゲートによって、データ書込に関する行選択が実行される。
【手続補正６１】
【補正対象書類名】明細書
【補正対象項目名】０４０２
【補正方法】変更
【補正の内容】
【０４０２】
ビット線電流制御トランジスタ６３は、対応するライトビット線ＷＢＬとライトデータ線／ＷＤＬとの間に電気的に結合されて、対応するライトロウ選択線ＷＲＳＬの電圧に応じてオン／オフする。
【手続補正６２】
【補正対象書類名】明細書
【補正対象項目名】０４０３
【補正方法】変更
【補正の内容】
【０４０３】
ライトデータ線ＷＤＬおよび／ＷＤＬに対しては，図７に示したデータ書込電流５１ｂによってデータ書込電流±Ｉｗが供給される。したがって、行デコーダ２０における行選択結果に応じて、選択されたメモリセル行に対応するライトビット線ＷＢＬにデータ書込電流±Ｉｗを流すことができる。
【手続補正６３】
【補正対象書類名】明細書
【補正対象項目名】０４０７
【補正方法】変更
【補正の内容】
【０４０７】
このような構成とすることにより、データ書込時においては、選択されたメモリセル行に対応するライトビット線ＷＢＬに対して、ライトデータ線ＷＤＬ〜ライトロウ選択ゲートＷＲＳＧ〜ライトビット線ＷＢＬ〜ビット線電流制御トランジスタ６３〜ライトデータ線／ＷＤＬの経路にデータ書込電流±Ｉｗを流すことができる。なお、データ書込電流±Ｉｗの方向は、実施の形態１におけるライトデータバスＷＤＢ，／ＷＤＢと同様にライトデータ線ＷＤＬ，／ＷＤＬの電圧を設定することによって制御できる。したがって、実施の形態１と同様に、データ書込に関連する周辺回路、すなわちデータ書込回路５０ｗおよび読出／書込制御回路６０の構成を簡易にすることができる。
【手続補正６４】
【補正対象書類名】明細書
【補正対象項目名】０４１１
【補正方法】変更
【補正の内容】
【０４１１】
既に説明したように、データ書込時においては、ライトビット線ＷＢＬおよびライトワード線ＷＷＬの両方にデータ書込電流を流すことが必要である。
【手続補正６５】
【補正対象書類名】明細書
【補正対象項目名】０４１２
【補正方法】変更
【補正の内容】
【０４１２】
図３４に示したように実施の形態５に従うＭＴＪメモリセルの構成においては、高さ方向におけるライトビット線ＷＢＬと磁気トンネル接合部ＭＴＪとの間の距離は、ライトワード線ＷＷＬと磁気トンネル接合部ＭＴＪとの間の距離よりも大きい。したがって、データ書込時において、磁気トンネル接合部ＭＴＪとの間の距離が大きいライトビット線ＷＢＬに対して、より大きな電流を流す必要が生じる。
【手続補正６６】
【補正対象書類名】明細書
【補正対象項目名】０４７１
【補正方法】変更
【補正の内容】
【０４７１】
磁気トンネル接合部ＭＴＪは、第２の金属配線層Ｍ２および第３の金属配線層Ｍ３の間に配置される。ライトビット線ＷＢＬは、磁気トンネル接合部ＭＴＪと電気的に結合されて、第３の金属配線層Ｍ３に配置される。ライトワード線ＷＷＬは、第２の金属配線層Ｍ２に設けられる。この際に、ライトワード線ＷＷＬの配置は、磁気トンネル接合部ＭＴＪとの間における磁気カップリングを高めることができるように配置される。
【手続補正６７】
【補正対象書類名】明細書
【補正対象項目名】０４７５
【補正方法】変更
【補正の内容】
【０４７５】
図４４を参照して、実施の形態６に従うメモリアレイ１０においては、図４２に示される構成を有するメモリセルＭＣが行列状に配置される。リードワード線ＲＷＬおよびライトワード線ＷＷＬは、行方向および列方向に沿ってそれぞれ配置され、リードビット線ＲＢＬおよびライトビット線ＷＢＬは、列方向および行方向に沿ってそれぞれ配置される。
【手続補正６８】
【補正対象書類名】明細書
【補正対象項目名】０４７７
【補正方法】変更
【補正の内容】
【０４７７】
たとえば、第１番目および第２番目のメモリセル列に属するメモリセル群は、同一のリードビット線ＲＢＬ１を共有し、第３番目および第４番目のメモリセル列に属するメモリセル群は、同一のリードビット線ＲＢＬ２を共有する。さらに、第２番目および第３番目のメモリセル行に属するメモリセル群によって、ライトビット線ＷＢＬ２が共有される。以降のメモリセル行およびメモリセル列に対しても、リードビット線ＲＢＬおよびライトビット線ＷＢＬは、同様に配置される。
【手続補正６９】
【補正対象書類名】明細書
【補正対象項目名】０４８６
【補正方法】変更
【補正の内容】
【０４８６】
すでに説明したように、実施の形態６に従うＭＴＪメモリセルにおいては、ライトワード線ＷＷＬに対して、相対的に大きなデータ書込電流を流す必要がある。したがって、ライトワード線ＷＷＬを隣接するメモリセル間で共有して配線ピッチを確保することにより、ライトワード線ＷＷＬの配線幅すなわち断面積を確保して電流密度を抑制できる。この結果、ＭＲＡＭデバイスの信頼性を向上させることができる。さらに、すでに説明したように、これらの配線の材質をエレクトロマイグレーション耐性を考慮して選択することも動作信頼性の向上に効果がある。
【手続補正７０】
【補正対象書類名】明細書
【補正対象項目名】０４８８
【補正方法】変更
【補正の内容】
【０４８８】
図４６を参照して、実施の形態６の変形例２に従うメモリアレイ１０においては、列方向に隣接するメモリセルによって、同一のリードワード線ＲＷＬがさらに共有される。たとえば、第２番目および第３番目のメモリセル行に属するメモリセル群は、同一のリードワード線ＲＷＬ２を共有する。以降のメモリセル行に対しても、リードワード線ＲＷＬは、同様に配置される。
【手続補正７１】
【補正対象書類名】明細書
【補正対象項目名】０５０３
【補正方法】変更
【補正の内容】
【０５０３】
［実施の形態６の変形例５］
実施の形態６の変形例５においては、実施の形態６の変形例３に示した折返し型ビット線構成に加えて、隣接するメモリセル間におけるリードワード線ＲＷＬの共有が図られる。
【手続補正７２】
【補正対象書類名】明細書
【補正対象項目名】０５０６
【補正方法】変更
【補正の内容】
【０５０６】
読出／書込制御回路６０は、実施の形態６の変形例３と同様に配置されるイコライズトランジスタ６２、プリチャージトランジスタ６４およびライトビット線電圧制御トランジスタ６５を含む。
【手続補正７３】
【補正対象書類名】明細書
【補正対象項目名】０５２３
【補正方法】変更
【補正の内容】
【０５２３】
たとえば、第１番目および第２番目のメモリセル列に属するメモリセル群は、同一のリードビット線ＲＢＬ１を共有し、第３番目および第４番目のメモリセル列に属するメモリセル群は、同一のリードビット線ＲＢＬ２を共有する。さらに、第２番目および第３番目のメモリセル行に属するメモリセル群によって、ライトビット線ＷＢＬ２が共有される。以降のメモリセル行およびメモリセル列に対しても、リードビット線ＲＢＬおよびライトビット線ＷＢＬは、同様に配置される。
【手続補正７４】
【補正対象書類名】明細書
【補正対象項目名】０５２７
【補正方法】変更
【補正の内容】
【０５２７】
すでに説明したように、実施の形態７に従うＭＴＪメモリセルにおいては、ライトビット線ＷＢＬに対して、相対的に大きなデータ書込電流を流す必要がある。したがって、ライトビット線ＷＢＬを隣接するメモリセル間で共有して配線ピッチを確保することにより、ライトビット線ＷＢＬの配線幅すなわち断面積を確保して電流密度を抑制できる。この結果、ＭＲＡＭデバイスの信頼性を向上させることができる。さらに、すでに説明したように、これらの配線の材質をエレクトロマイグレーション耐性を考慮して選択することも動作信頼性の向上に効果がある。
【手続補正７５】
【補正対象書類名】明細書
【補正対象項目名】０５３５
【補正方法】変更
【補正の内容】
【０５３５】
図５４を参照して、実施の形態７の変形例２に従うメモリアレイ１０においては、列方向に隣接するメモリセルによって、同一のリードワード線ＲＷＬが共有される。たとえば、第２番目および第３番目のメモリセル行に属するメモリセル群は、同一のリードワード線ＲＷＬ２を共有する。以降のメモリセル行に対しても、リードワード線ＲＷＬは、同様に配置される。
【手続補正７６】
【補正対象書類名】明細書
【補正対象項目名】０５３６
【補正方法】変更
【補正の内容】
【０５３６】
さらに、行方向に隣接するメモリセルによって、同一のライトワード線ＷＷＬが共有される。たとえば、第２番目および第３番目のメモリセル列に属するメモリセル群は、同一のライトワード線ＷＷＬ２を共有する。以降のメモリセル列に対しても、ライトワード線ＲＷＬは、同様に配置される。
【手続補正７７】
【補正対象書類名】明細書
【補正対象項目名】０５３７
【補正方法】変更
【補正の内容】
【０５３７】
ここで、データ読出およびデータ書込を正常に実行するためには、同一のリードワード線ＲＷＬもしくはライトワード線ＷＷＬによって選択される複数メモリセルＭＣが、同一のリードビット線ＲＢＬもしくはライトビット線ＷＢＬに同時に結合されないことが必要である。したがって、リードビット線ＲＢＬおよびライトビット線ＷＢＬは、各メモリセル列および各メモリセル行ごとにそれぞれ配置され、さらに、メモリセルＭＣは交互配置される。
【手続補正７８】
【補正対象書類名】明細書
【補正対象項目名】０５５１
【補正方法】変更
【補正の内容】
【０５５１】
なお、図５６の構成では、データ書込系の信号配線のうち、ライトワード線ＷＷＬを隣接メモリセル間で共有する構成を示したが、ライトワード線に代えてライトビット線ＷＢＬを共有する構成とすることも可能である。ただし、この場合には、ライトワード線ＷＷＬは共有することができず各メモリセル列ごとに配置する必要がある。いずれの配線を共有して配線ピッチを緩和するかについては、磁気トンネル接合部ＭＴＪからの距離等を考慮して定めればよい。
【手続補正７９】
【補正対象書類名】明細書
【補正対象項目名】０５５４
【補正方法】変更
【補正の内容】
【０５５４】
図５７を参照して、実施の形態７の変形例５に従うメモリアレイ１０においては、列方向に隣接するメモリセルは、同一のリードワード線ＲＷＬを共有する。
【手続補正８０】
【補正対象書類名】明細書
【補正対象項目名】０５６３
【補正方法】変更
【補正の内容】
【０５６３】
図５９は、実施の形態８に従うＭＪＴメモリセルの配置を示す構造図である。
図５９を参照して、実施の形態８に従うＭＴＪメモリセルにおいては、図５１に示した実施の形態７に従うＭＴＪメモリセルの構造と比較して、ライトワード線ＷＷＬとリードビット線ＲＢＬの配置される位置が入れ替わっている。すなわち、ライトワード線ＷＷＬは、第１の金属配線層Ｍ１に設けられて、アクセストランジスタＡＴＲのソース／ドレイン領域１１０と結合される。一方、リードビット線ＲＢＬは、磁気トンネル接合部ＭＴＪと電気的に結合するように第３の金属配線層Ｍ３に設けられる。
【手続補正８１】
【補正対象書類名】明細書
【補正対象項目名】０５６８
【補正方法】変更
【補正の内容】
【０５６８】
図６０を参照して、実施の形態８に従うメモリアレイにおいては、図５８に示される構成を有するメモリセルＭＣが行列状に配置される。リードワード線ＲＷＬおよびライトワード線ＷＷＬは、行方向および列方向に沿ってそれぞれ配置され、リードビット線ＲＢＬおよびライトビット線ＷＢＬは、列方向および行方向に沿ってそれぞれ配置される。
【手続補正８２】
【補正対象書類名】明細書
【補正対象項目名】０５６９
【補正方法】変更
【補正の内容】
【０５６９】
行方向に隣接するメモリセルは、ライトワード線ＷＷＬを共有する。
たとえば、第１番目および第２番目のメモリセル列に属するメモリセル群は、同一のライトワード線ＷＷＬ１を共有し、第３番目および第４番目のメモリセル列に属するメモリセル群は、同一のライトワード線ＷＷＬ２を共有する。以降のメモリセル列に対しても、ライトワード線ＷＷＬは、同様に配置される。
【手続補正８３】
【補正対象書類名】明細書
【補正対象項目名】０５８２
【補正方法】変更
【補正の内容】
【０５８２】
図６２を参照して、実施の形態８の変形例２に従うメモリアレイ１０においては、列方向に隣接するメモリセルによって、同一のリードワード線ＲＷＬが共有される。たとえば、第２番目および第３番目のメモリセル行に属するメモリセル群は、同一のリードワード線ＲＷＬ２を共有する。以降のメモリセル行に対しても、リードワード線ＲＷＬは、同様に配置される。
【手続補正８４】
【補正対象書類名】明細書
【補正対象項目名】０５８４
【補正方法】変更
【補正の内容】
【０５８４】
ここで、データ読出を正常に実行するためには、同一のリードワード線ＲＷＬによって選択される複数メモリセルＭＣが、同一のリードビット線ＲＢＬに同時に結合されないことが必要である。したがって、リードビット線ＲＢＬは、各メモリセル行ごとに配置され、さらに、メモリセルＭＣは交互配置される。
【手続補正８５】
【補正対象書類名】明細書
【補正対象項目名】０５９８
【補正方法】変更
【補正の内容】
【０５９８】
なお、図６４の構成では、データ書込系の信号配線のうち、ライトワード線ＷＷＬを隣接メモリセル間で共有する構成を示したが、ライトワード線に代えてライトビット線ＷＢＬを共有する構成とすることも可能である。ただし、この場合には、ライトワード線ＷＷＬは共有することができず各メモリセル列ごとに配置する必要がある。いずれの配線を共有して配線ピッチを緩和するかについては、磁気トンネル接合部ＭＴＪからの距離等を考慮して定めればよい。
【手続補正８６】
【補正対象書類名】明細書
【補正対象項目名】０６０１
【補正方法】変更
【補正の内容】
【０６０１】
図６５を参照して、実施の形態８の変形例５に従うメモリアレイ１０においては、列方向に隣接するメモリセルは、同一のリードワード線ＲＷＬを共有する。
【手続補正８７】
【補正対象書類名】明細書
【補正対象項目名】０６１１
【補正方法】変更
【補正の内容】
【０６１１】
図６７を参照して、データ書込時においては、ライトビット線ＷＢＬにデータ書込電流±Ｉｗが流される。また、後に説明する電流制御トランジスタのオンによって、列選択結果に応じて選択列に対応する共通配線ＣＭＬにデータ書込電流Ｉｐが流れる。このように、データ書込時における共通配線ＣＭＬの電圧および電流は、図３３に示されるライトワード線ＷＷＬと同様に設定される。
【手続補正８８】
【補正対象書類名】明細書
【補正対象項目名】０６２５
【補正方法】変更
【補正の内容】
【０６２５】
図６９を参照して、実施の形態９に従うメモリアレイ１０においては、図６６に示される構成を有するメモリセルＭＣが行列状に配置される。リードワード線ＲＷＬおよびライトビット線ＷＢＬは、行方向に沿って配置される。共通配線ＣＭＬは、列方向に沿って配置される。
【手続補正８９】
【補正対象書類名】明細書
【補正対象項目名】０６３５
【補正方法】変更
【補正の内容】
【０６３５】
図７０を参照して、実施の形態９の変形例１に従うメモリアレイ１０においては、隣接するメモリセルは、同一のライトビット線ＷＢＬを共有する。たとえば、第２番目および第３番目のメモリセル行に属するメモリセル群は、同一のライトビット線ＷＢＬ２を共有する。以降のメモリセル列に対しても、ライトビット線ＷＢＬは、同様に配置される。
【手続補正９０】
【補正対象書類名】明細書
【補正対象項目名】０６３６
【補正方法】変更
【補正の内容】
【０６３６】
データ書込を正常に実行するためには、同一の共通配線ＣＭＬおよび同一のライトビット線ＷＢＬの交点に配置されるメモリセルＭＣが複数個存在しないことが必要である。したがって、共通配線ＣＭＬは各列ごとに配置され、さらに、メモリセルＭＣは交互配置される。
【手続補正９１】
【補正対象書類名】明細書
【補正対象項目名】０６４７
【補正方法】変更
【補正の内容】
【０６４７】
図７２を参照して、行列状に配置された実施の形態９に従う構成のメモリセルに対して、隣接する２個のメモリセル列によって形成されるメモリセル列の組ごとに、対応する２本の共通配線ＣＭＬを用いて折返し型ビット線構成が実現される。たとえば、第１番目および第２番目のメモリセル列にそれぞれ対応する共通配線ＣＭＬ１およびＣＭＬ２（／ＣＭＬ１）によって、リードビット線対に相当するデータ線対を構成することができる。
【手続補正９２】
【補正対象書類名】明細書
【補正対象項目名】０６７７
【補正方法】変更
【補正の内容】
【０６７７】
また、実施の形態１０に従うＭＴＪメモリセルにおいては、磁気トンネル接合部ＭＴＪとの間の距離は、ライトワード線ＷＷＬとして機能する共通配線ＣＭＬの方が、ライトビット線ＷＢＬよりも大きくなる。この結果、実施の形態１０に従うＭＴＪメモリセルにおいては、共通配線ＣＭＬに相対的に大きなデータ書込電流を流す必要がある。
【手続補正９３】
【補正対象書類名】明細書
【補正対象項目名】０６８０
【補正方法】変更
【補正の内容】
【０６８０】
リードワード線ＲＷＬおよびライトビット線ＷＢＬは、行方向に沿って配置される。共通配線ＣＭＬは、列方向に沿って配置される。
【手続補正９４】
【補正対象書類名】明細書
【補正対象項目名】０６８７
【補正方法】変更
【補正の内容】
【０６８７】
図７８を参照して、実施の形態１０の変形例１に従うメモリアレイ１０においては、隣接するメモリセルは、同一のライトビット線ＷＢＬを共有する。たとえば、第２番目および第３番目のメモリセル行に属するメモリセル群は、同一のライトビット線ＷＢＬ２を共有する。以降のメモリセル行に対しても、ライトビット線ＷＢＬは、同様に配置される。
【手続補正９５】
【補正対象書類名】明細書
【補正対象項目名】０６８８
【補正方法】変更
【補正の内容】
【０６８８】
データ書込を正常に実行するためには、同一の共通配線ＣＭＬおよび同一のライトビット線ＷＢＬの交点に配置されるメモリセルＭＣが複数個存在しないことが必要である。したがって、共通配線ＣＭＬは各行ごとに配置され、さらに、メモリセルＭＣは交互配置される。
【手続補正９６】
【補正対象書類名】明細書
【補正対象項目名】０６９８
【補正方法】変更
【補正の内容】
【０６９８】
図８０を参照して、行列状に配置された実施の形態１０に従う構成のメモリセルに対して、隣接する２個のメモリセル列によって形成されるメモリセル列の組ごとに、対応する２本の共通配線ＣＭＬを用いて折返し型ビット線構成が実現される。たとえば、第１番目および第２番目のメモリセル列にそれぞれ対応する共通配線ＣＭＬ１およびＣＭＬ２（／ＣＭＬ１）によって、リードビット線対に相当するデータ線対を構成することができる。
【手続補正９７】
【補正対象書類名】明細書
【補正対象項目名】０７０７
【補正方法】変更
【補正の内容】
【０７０７】
一方、データ書込時においては、ライトビット線ＷＢＬを共有するために、折返し型ビット線構成に基づくデータ書込を行なうことはできない。したがって、実施の形態１０の変形例４においては、ライトビット線ＷＢＬの選択に関連する周辺回路は、図６９に示したのと同様に配置される。これにより、実施の形態１０の場合と同様に、簡易な回路構成のデータ書込回路５１ｂを用いて，データ書込を実行することができる。
【手続補正９８】
【補正対象書類名】明細書
【補正対象項目名】０７１３
【補正方法】変更
【補正の内容】
【０７１３】
一方、複数のメモリセル行間で共有されるリードワード線ＲＷＬが活性化されるデータ読出時においては、折返し型ビット線構成に基づくデータ読出を行なうことはできない。したがって、実施の形態１０の変形例５においては、リードビット線ＲＢＬとして機能する共通配線ＣＭＬの選択に関連する周辺回路は、図６９に示したのと同様に配置される。
【手続補正９９】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2002197852.tif 000001
【手続補正１００】
【補正対象書類名】図面
【補正対象項目名】図１５
【補正方法】変更
【補正の内容】
【図１５】
2002197852.tif 000002
【手続補正１０１】
【補正対象書類名】図面
【補正対象項目名】図２８
【補正方法】変更
【補正の内容】
【図２８】
2002197852.tif 000003
【手続補正１０２】
【補正対象書類名】図面
【補正対象項目名】図４０
【補正方法】変更
【補正の内容】
【図４０】
2002197852.tif 000004
【手続補正１０３】
【補正対象書類名】図面
【補正対象項目名】図９１
【補正方法】変更
【補正の内容】
【図９１】
2002197852.tif 000005