【手続補正書】
【提出日】平成20年1月25日(2008.1.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の走査線及び複数のデータ線を有する表示パネルに表示される少なくとも１画面分のデータを格納する表示メモリを含む集積回路装置であって、
前記表示メモリは、その各々が複数のワード線と、複数のビット線と、複数のメモリセルと、ワード線制御回路と、をそれぞれ含む複数のＲＡＭブロックを含み、
前記複数のＲＡＭブロックの各々は、前記複数のビット線の延びる第１の方向に沿って配置され、
前記複数のメモリセルの各々は、短辺及び長辺を有し、
前記複数のビット線は前記複数のメモリセルの前記長辺の延びる方向に沿って形成され、
前記複数のワード線は前記複数のメモリセルの前記短辺の延びる方向に沿って形成されていることを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記複数のＲＡＭブロックの各々は、一回のワード線の選択によってＭ（Ｍは２以上の整数）ビットのデータを出力するセンスアンプ回路を含み、
前記複数のＲＡＭブロックの各々には、前記複数のワード線の延びる第２の方向に沿って少なくともＭ×Ｌ（Ｌは２以上の整数）個のメモリセルが配列され、
前記センスアンプ回路には、一回のワード線の選択によってＭ×Ｌビットのデータが供給されることを特徴とする集積回路装置。
【請求項３】
請求項２において、
前記センスアンプ回路は、センスアンプ用選択信号に基づいて、前記Ｍ×ＬビットのデータのうちのＭビットのデータを検出して出力することを特徴とする集積回路装置。
【請求項４】
請求項２又は３において、
前記ワード線制御回路は、前記表示パネルを水平走査駆動する一水平走査期間において、前記複数のワード線からワード線をＮ（Ｎは２以上の整数）回選択することを特徴とする集積回路装置。
【請求項５】
請求項４において、
前記ワード線制御回路は、
前記一水平走査期間において選択されるＮ本のワード線を互いに異なるように、選択制御し、
前記表示パネルを垂直走査駆動する一垂直走査期間において、前記複数のワード線のうちの同一のワード線をＬ回選択することを特徴とする集積回路装置。
【請求項６】
請求項４において、
前記ワード線制御回路は、前記一水平走査期間においてワード線がＮ回選択される際に、前記複数のワード線のうちの同一のワード線をＬ（Ｌ≦Ｎ）回選択することを特徴とする集積回路装置。
【請求項７】
請求項５又は６において、
前記表示パネルの前記複数の走査線の本数をＳＣＮ本とした場合、
前記複数のＲＡＭブロックの各々には、前記第１の方向に沿って少なくとも（Ｎ×ＳＣＮ／Ｌ）個のメモリセルが配列されていることを特徴とする集積回路装置。
【請求項８】
請求項４乃至７のいずれかにおいて、
Ｍの値は、前記複数のデータ線の本数をＤＬＮ本、前記複数のデータ線に対応する各画素の階調ビット数をＧ、前記複数のＲＡＭブロックのブロック数をＢＮＫと定義した場合に以下の式で与えられることを特徴とする半導体装置。
【数１】
2007012939.tif 000001
【請求項９】
請求項１乃至８のいずれかにおいて、
前記一水平走査期間に前記表示メモリから読み出されたデータに基づいて、前記表示パネルに設けられた前記複数のデータ線を駆動するデータ線ドライバをさらに有する集積回路装置。
【請求項１０】
請求項９において、
前記データ線ドライバは、前記複数のＲＡＭブロックに対応した数の複数のデータ線ドライバブロックを含み、
前記複数のデータ線ドライバブロックは、前記第１の方向に沿って配置されていることを特徴とする集積回路装置。
【請求項１１】
請求項１０において、
前記複数のデータ線ドライバブロックは、前記複数のＲＡＭブロックのいずれかと前記第１の方向に隣接するように配置されていることを特徴とする集積回路装置。
【請求項１２】
請求項１０又は１１において、
前記複数のデータ線ドライバブロックの各々は、第１〜第Ｎの分割データ線ドライバを含み、
前記第１〜第Ｎの分割データ線ドライバには、第１〜第Ｎのラッチ信号が供給され、
前記第１〜第Ｎの分割データ線ドライバは、前記第１〜第Ｎのラッチ信号に基づいて、対応するＲＡＭブロックから入力されたデータをラッチすることを特徴とする集積回路装置。
【請求項１３】
請求項１０乃至１２のいずれかにおいて、
前記複数のＲＡＭブロックの端辺のうち、前記複数のデータ線ドライバブロックと隣接する辺と対向する辺は、前記複数のＲＡＭブロックのいずれかと隣接する辺であることを特徴とする集積回路装置。
【請求項１４】
請求項１乃至１３のいずれかにおいて、
前記ワード線制御回路は、ワード線制御信号に基づいてワード線の選択を行い、
前記複数のデータ線を駆動する際には、前記複数のＲＡＭブロックの各々の前記ワード線制御回路に、同一の前記ワード線制御信号が供給されることを特徴とする集積回路装置。
【請求項１５】
請求項１０乃至１４のいずれかにおいて、
前記複数のデータ線ドライバブロックは、データ線制御信号に基づいてデータ線を駆動し、
前記複数のデータ線を前記データ線ドライバが駆動する際には、前記複数のデータ線ドライバブロックの各々に、同一の前記データ線制御信号が供給されることを特徴とする集積回路装置。
【請求項１６】
請求項１乃至１５に記載の集積回路装置と、表示パネルと、を含むことを特徴とする電子機器。
【請求項１７】
請求項１６において、
前記集積回路装置は、前記表示パネルを形成する基板に実装されていることを特徴とする電子機器。
【請求項１８】
請求項１７において、
前記集積回路装置の前記複数のワード線が、前記表示パネルに設けられた前記複数のデータ線が延びる方向と平行になるように前記表示パネルを形成する基板に前記集積回路装置が実装されていることを特徴とする電子機器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
本発明は、複数の走査線及び複数のデータ線を有する表示パネルに表示される少なくとも１画面分のデータを格納する表示メモリを含む集積回路装置であって、前記表示メモリは、その各々が複数のワード線と、複数のビット線と、複数のメモリセルと、ワード線制御回路と、をそれぞれ含む複数のＲＡＭブロックを含み、前記複数のＲＡＭブロックの各々は、前記複数のビット線の延びる第１の方向に沿って配置され、前記複数のメモリセルの各々は、短辺及び長辺を有し、前記複数のビット線は前記複数のメモリセルの前記長辺の延びる方向に沿って形成され、前記複数のワード線は前記複数のメモリセルの前記短辺の延びる方向に沿って形成されている集積回路装置に関する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【００７１】
データ線駆動セル１１０は、例えば出力回路１４０、ＤＡＣ１２０及びラッチ回路１３０を含むが、これに限定されない。例えば、出力回路１４０は外部に設けられても良い。なお、出力回路１４０は、図６（Ａ）の出力回路１０４でも良いし、図６（Ｂ）の出力回路１０２でもよい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１０９
【補正方法】変更
【補正の内容】
【０１０９】
また、図１４では一例として各データ線ドライバ１００Ａ、１００Ｂをそれぞれｋ＝２分割する構成が示されているが、これに限定されない。例えば３分割でも良いし、４分割でも良い。そして、例えばデータ線ドライバ１００Ａを３分割した場合、３分割されたものに同じラッチ信号ＳＬＡを供給するようにすればよい。また、１Ｈ読み出し回数と等しい分割数ｋの変形例として、ｋ＝３分割した場合には、それぞれをＲ用サブピクセルデータ、Ｇ用サブピクセルデータ、Ｂ用サブピクセルデータのドライバとすることができる。その構成を図１６に示す。図１６では、３つに分割されたデータ線ドライバ１０１Ａ１、１０１Ａ２、１０１Ａ３が示されている。データ線ドライバ１０１Ａ１は、データ線駆動セル１１１Ａ１を含み、データ線ドライバ１０１Ａ２は、データ線駆動セル１１１Ａ２を含み、データ線ドライバ１０１Ａ３は、データ線駆動セル１１１Ａ３を含む。