【手続補正書】
【提出日】平成20年4月16日(2008.4.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１１
【補正方法】変更
【補正の内容】
【請求項１１】
前記行選択信号は、
前記偶数番目の複数のワード線を選択するための第１の選択信号と、
前記奇数番目の複数のワード線を選択するための第２の選択信号とを有し、
前記制御回路は、外部から入力されるクロック信号に応じて前記第１の選択信号を出力し、前記クロック信号に応じて前記第２の選択信号を出力し、前記クロック信号の１周期ごとに前記第１の選択信号と前記第２の選択信号とを切替えて出力し、
前記第１および第２の選択信号は、ともに、前記クロック信号の立ち上がり時に活性化され、前記クロック信号の立ち下がり時に非活性化される、請求項１０に記載のスタティック型半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
図２では、複数のデータ線対のうち、データ線ＬＷＤ、データ線ＬＷＤ＿Ｎからなる１つのデータ線対が代表的に示される。データ線ＬＷＤには対応する各ビット線対の第１のビット線（図２におけるビット線ＢＩＴ０，ＢＩＴ１等）が共通に接続される。データ線ＬＷＤ＿Ｎには対応する各ビット線対の第２のビット線（図２におけるビット線ＢＩＴ＿Ｎ０，ＢＩＴ＿Ｎ１等）が共通に接続される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正の内容】
【００６４】
図７を参照して、層（Ｃ）の上に形成される層（Ｄ）について説明する。層（Ｃ）において形成された１層目のアルミニウム配線１Ａと直角方向に２層目のアルミニウム配線２１Ａ〜２５Ａが形成される。２層目のアルミニウム配線２１Ａは接地線ＶＳＬ１であり、２層目のアルミニウム配線２２Ａはビット線ＢＩＴであり、２層目のアルミニウム配線２３Ａは電源線ＶＤＬであり、２層目のアルミニウム配線２４Ａはビット線ＢＩＴ＿Ｎであり、２層目のアルミニウム配線２５Ａは接地線ＶＳＬ２である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正の内容】
【００６５】
コンタクトホールＣＨ１は、接地線ＶＳＬ１としての２層目のアルミニウム配線２１Ａを１層目のアルミニウム配線１Ａに接続する。コンタクトホールＣＨ２は、ビット線ＢＩＴとしての２層目のアルミニウム配線２２Ａを１層目のアルミニウム配線１Ａに接続する。コンタクトホールＣＨ３，４は、電源線ＶＤＬとしての２層目のアルミニウム配線２３Ａを１層目のアルミニウム配線１Ａに接続する。コンタクトホールＣＨ５は、ビット線ＢＩＴ＿Ｎとしての２層目のアルミニウム配線２４Ａを１層目のアルミニウム配線１Ａに接続する。コンタクトホールＣＨ６は、接地線ＶＳＬ２としての２層目のアルミニウム配線２５Ａを１層目のアルミニウム配線１Ａに接続する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正の内容】
【００７９】
時刻ｔ２では信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴがＨレベルからＬレベルに変化するのでＰチャネルＭＯＳトランジスタＭ０，Ｍ１の各々はオンする。電源ノードＶＤＤとノードＶＤＭ０とが接続されるとともに電源ノードＶＤＤとノードＶＤＭ１とが接続される。よってノードＶＤＭ０，ＶＤＭ１の電位は上昇し、電源電位に達する。電位ＶＤＭはノードＶＤＭ０の電位を示す。電位ＶＤＭは時刻ｔ２３以前には接地電位レベルの電位であるが時刻ｔ２３において上昇を始め、時刻ｔ２４において電源電位レベルに達する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００９７
【補正方法】変更
【補正の内容】
【００９７】
図１１において、各メモリセルＭＣは「１」のデータを記憶しているが、「０」のデータが書き込まれるものとする。データ書込時におけるライトドライバＷＤをＮチャネルＭＯＳトランジスタＮＭ１とＰチャネルＭＯＳトランジスタＰＭ１とで等価的に示す。なお、ＮチャネルＭＯＳトランジスタＮＭ１はゲートが電源ノードＶＤＤに接続され、一方端がビット線ＢＩＴに接続され、他方端が接地ノードに接続される。ＰチャネルＭＯＳトランジスタＰＭ１はゲートが接地ノードに接続され、一方端がビット線ＢＩＴ＿Ｎに接続され、他方端が電源ノードＶＤＤに接続される。よってデータ書き込み時にはＮチャネルＭＯＳトランジスタＮＭ１およびＰチャネルＭＯＳトランジスタＰＭ１はともにオンしている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１０８
【補正方法】変更
【補正の内容】
【０１０８】
なお、図１５に示すメモリセルＭＣ１においてもワード線ＷＬ１の電位がＨレベルに設定されている状態において、図１３のＮチャネルＭＯＳトランジスタＮＭ１，ＮＭ２によりノードＶＤＭの電位を引き下げられる。
この場合、ノードＶＤＭに蓄積された電荷や、ビット線対ＢＩＴ，ＢＩＴ＿Ｎに蓄積された電荷はライトドライバＷＤによって放電されるが電源ノードＶＤＤから接地ノードへの電流は流れないので各メモリセルを構成するＣＭＯＳインバータ回路に貫通電流が流れることを防ぐことができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１３３
【補正方法】変更
【補正の内容】
【０１３３】
ビット線対はＹ軸に対して反転せずに配置される。メモリセルＭＣ００の左側にはビット線ＢＩＴ０が配置され、メモリセルＭＣ００の右側にはビット線ＢＩＴ＿Ｎ０が配置される。また、メモリセルＭＣ１０の左側にはビット線ＢＩＴ１が配置され、メモリセルＭＣ１０の右側にはビット線ＢＩＴ＿Ｎ１が配置される。すなわち行方向に沿ってビット線ＢＩＴ０，ＢＩＴ＿Ｎ０，ＢＩＴ１，ＢＩＴ＿Ｎ１と配置される。要するに第１のビット線（ビット線ＢＩＴ０，ＢＩＴ１等）と第２のビット線（ＢＩＴ＿Ｎ０，ＢＩＴ＿Ｎ１等）とは行方向に、第１のビット線、第２のビット線の順に繰り返し配置される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１３４
【補正方法】変更
【補正の内容】
【０１３４】
つまり、メモリセルＭＣ００は対応するワード線（図示せず）の選択時にノードＮ１とノードＮ２とがビット線ＢＩＴ０とビット線ＢＩＴ＿Ｎ０とにそれぞれ接続される。メモリセルＭＣ１０は、対応するワード線の選択時にノードＮ１とノードＮ２とがビット線ＢＩＴ＿Ｎ１とビット線ＢＩＴ１とに接続される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１３７
【補正方法】変更
【補正の内容】
【０１３７】
図２５を参照して、表は複数の偶数行（ロウ）のワード線および複数の奇数行のワード線がＨレベルであり、ビット線ＢＩＴがＨレベルであり、ビット線ＢＩＴ＿ＮがＬレベルである場合における各メモリセルに含まれるノードＮ１，Ｎ２のレベルおよびアクセストランジスタＡのゲートに入力される電位のレベルを示す。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１３９
【補正方法】変更
【補正の内容】
【０１３９】
図２６は、図２３に示す複数のメモリセルに対して「０」のデータを書き込んだ場合における各メモリセルのノードＮ１，Ｎ２の電位状態を表形式で示す図である。図２６を参照して、図２５と同様に各メモリセルに含まれるノードＮ１，Ｎ２のレベルおよびアクセストランジスタＡのゲートに入力される電位のレベルを示す。なお、複数のメモリセルに対して「０」のデータを書き込んだ場合にはビット線ＢＩＴはＬレベルになり、ビット線ＢＩＴ＿ＮはＨレベルになる。