【手続補正書】
【提出日】平成20年1月25日(2008.1.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の走査線及び複数のデータ線を有する表示パネルに表示される画像情報のうち、少なくとも１画面分の画像情報を格納する表示メモリを含む集積回路装置であって、
前記表示メモリは、その各々が第１及び第２のＲＡＭブロック領域をそれぞれ含む複数のＲＡＭブロックを含み、
前記複数のＲＡＭブロックの各々は、前記第１及び第２のＲＡＭブロック領域にそれぞれ設けられた複数のワード線を制御するワード線制御回路を含み、
前記ワード線制御回路は、前記第１のＲＡＭブロック領域と前記第２のＲＡＭブロック領域との間に配置され、
前記第１及び第２のＲＡＭブロック領域は第１の方向に沿って配置され、
前記複数のワード線は、前記第１の方向に沿って延在形成されていることを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記ワード線制御回路は、
前記表示パネルの前記複数のデータ線を駆動する場合には、前記第１のＲＡＭブロック領域のワード線及び前記第２のＲＡＭブロック領域のワード線の双方を選択し、
ホスト側からのアクセスの際に、前記第１及び第２のＲＡＭブロック領域のうちのいずれかのアクセス対象となるＲＡＭブロック領域のワード線を選択し、前記第１及び第２のＲＡＭブロック領域のうちの非アクセス対象のＲＡＭブロック領域のワード線を非選択状態に設定することを特徴とする集積回路装置。
【請求項３】
請求項２において、
ホスト側からのアクセスの際には、
前記複数のＲＡＭブロックのうちの非アクセス対象のＲＡＭブロックでは、前記ワード線制御回路は、前記第１及び第２のＲＡＭブロック領域のワード線を非選択状態に設定することを特徴とする集積回路装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第１及び第２のＲＡＭブロック領域には、複数のビット線が前記第１の方向に垂直な第２の方向に沿って延在形成され、
前記複数のＲＡＭブロックは、前記第２の方向に沿って配置されていることを特徴とする集積回路装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記第１のＲＡＭブロック領域には、前記複数のワード線が延びる方向に沿ってＬ（Ｌは正の整数）個のメモリセルが配列され、
前記第２のＲＡＭブロック領域には、前記複数のワード線が延びる方向に沿って（Ｌ＋α（αは正の整数））個のメモリセルが配列されていることを特徴とする集積回路装置。
【請求項６】
請求項５において、
前記複数のＲＡＭブロックの各々は、複数のセンスアンプで構成されるセンスアンプ回路を含み、
前記センスアンプ回路は、前記表示パネルの前記複数のデータ線を駆動する場合に、１回のワード線選択により前記第１のＲＡＭブロック領域のＬ個のメモリセル及び前記第２のＲＡＭブロック領域の（Ｌ＋α）個のメモリセルの合計（２Ｌ＋α）個のメモリセルに格納されている（２Ｌ＋α）ビットのデータを受け、（２Ｌ＋α）ビットのデータのうちのＭ（Ｍ≦２Ｌ、Ｍは正の整数）ビットのデータを選択して前記複数のデータ線を駆動するためのデータとして出力することを特徴とする集積回路装置。
【請求項７】
請求項６において、
前記複数のＲＡＭブロックの数と等しい数の複数のデータ線ドライバブロックをさらに含み、前記複数のデータ線ドライバブロックの各々は、前記複数のデータ線の一部を駆動し、
前記複数のＲＡＭブロックの各々は、前記選択されたＭビットのデータを対応するデータ線ドライバブロックに供給することを特徴とする集積回路装置。
【請求項８】
請求項７において、
前記ワード線制御回路は、前記表示パネルを水平走査駆動する一水平走査期間において、少なくとも１本のワード線をＮ（Ｎは２以上の整数）回選択し、
前記複数のデータ線ドライバブロックの各々は、前記一水平走査期間において、Ｎ×Ｍビットのデータをラッチすることを特徴とする集積回路装置。
【請求項９】
請求項６乃至８のいずれかにおいて、
（２Ｌ＋α）＝２Ｍであることを特徴とする集積回路装置。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記ワード線制御回路は、ワード線を選択するためのワード線アドレスを受けてその一致検出を行う複数の一致検出回路と、その各々が前記第１のＲＡＭブロック領域の前記複数のワード線と前記複数の一致検出回路の出力ノードとの間に設けられた複数の第１論理積回路と、その各々が前記第２のＲＡＭブロック領域の前記複数のワード線と前記複数の一致検出回路の出力ノードとの間に設けられた複数の第２論理積回路と、を含み、
前記複数の第１及び第２論理積回路の一方の入力には、前記複数の一致検出回路の出力ノードからの出力信号が供給され、
前記複数の第１論理積回路の他方の入力には、前記第１のＲＡＭブロック領域を選択するための第１のＲＡＭブロック領域選択信号が供給され、
前記複数の第２論理積回路の他方の入力には、前記第２のＲＡＭブロック領域を選択するための第２のＲＡＭブロック領域選択信号が供給されることを特徴とする集積回路装置。
【請求項１１】
請求項１０において、
前記表示パネルの前記複数のデータ線を駆動する場合には、
前記第１及び第２のＲＡＭブロック領域選択信号がアクティブに設定され、
前記複数の第１及び第２論理回路のうち、前記ワード線アドレスの一致を検出した一致検出回路からの信号を受ける第１及び第２論理回路は、前記第１及び第２のＲＡＭブロック領域のワード線を選択することを特徴とする集積回路装置。
【請求項１２】
請求項１０又は１１において、
ホスト側からのアクセスの場合には、
ホスト側からのアクセスの対象となるＲＡＭブロックに設けられたワード線制御回路に供給される第１及び第２のＲＡＭブロック領域選択信号は、それらの一方がアクティブに、それらの他方がノンアクティブになるように排他的に制御され、
ホスト側からのアクセスの対象となるＲＡＭブロック領域が前記第１のＲＡＭブロック領域である場合には、前記第１のＲＡＭブロック領域選択信号はアクティブに設定され、
ホスト側からのアクセスの対象となるＲＡＭブロック領域が前記第２のＲＡＭブロック領域である場合には、前記第２のＲＡＭブロック領域選択信号はアクティブに設定され、
前記第１のＲＡＭブロック領域選択信号がアクティブに設定されている場合には、前記複数の第１論理回路のうち、前記ワード線アドレスの一致を検出した一致検出回路からの信号を受ける第１論理回路が、前記第１のＲＡＭブロック領域のワード線を選択し
前記第２のＲＡＭブロック領域選択信号がアクティブに設定されている場合には、前記複数の第２論理回路のうち、前記ワード線アドレスの一致を検出した一致検出回路からの信号を受ける第２論理回路が、前記第２のＲＡＭブロック領域のワード線を選択することを特徴とする集積回路装置。
【請求項１３】
請求項１０乃至１２のいずれかにおいて、
ホスト側からのアクセスの際には、
前記複数のＲＡＭブロックのうちのホスト側からのアクセスの対象とならないＲＡＭブロックの前記ワード線制御回路には、ノンアクティブに設定された第１及び第２のＲＡＭブロック領域選択信号が供給されることを特徴とする集積回路装置。
【請求項１４】
請求項１乃至１３のいずれかにおいて、
前記複数のワード線は、前記表示パネルに設けられた前記複数のデータ線が延びる方向と平行になるように形成されていることを特徴とする集積回路装置。
【請求項１５】
請求項１乃至１４のいずれかに記載の集積回路装置と、表示パネルと、を含むことを特徴とする電子機器。
【請求項１６】
請求項１５において、
前記集積回路装置は、前記表示パネルを形成する基板に実装されていることを特徴とする電子機器。