(57)【要約】  特定の実施形態では、方法は、半導体デバイスのダミーゲートに第１のスペーサ構造を形成するステップと、第１のスペーサ構造に犠牲スペーサを形成するステップとを含む。方法はまた、半導体デバイスの構造をエッチングして開口を生成するステップと、開口を介して犠牲スペーサを除去するステップと、材料を堆積して開口を閉鎖しギャップを画定するステップとを含む。
2017512383.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスのダミーゲートに第１のスペーサ構造を形成するステップと、
前記第１のスペーサ構造に犠牲スペーサを形成するステップと、
構造をエッチングして開口を生成するステップと、
前記開口を介して前記犠牲スペーサを除去し、材料を堆積して前記開口を閉鎖しギャップを画定するステップとを含む、方法。
【請求項２】
前記構造が前記犠牲スペーサと接触しており、前記構造をエッチングするステップが前記犠牲スペーサの一部分を露出する、請求項１に記載の方法。
【請求項３】
前記構造がフィンの一部分を含み、前記構造をエッチングするステップが前記フィンの一部分を除去するステップを含む、請求項１に記載の方法。
【請求項４】
前記構造が、前記第１のスペーサ構造、第２のスペーサ構造、またはこれらの組合せを含み、前記構造をエッチングするステップが、前記第１のスペーサ構造の一部分、前記第２のスペーサ構造の一部分、またはこれらの組合せを除去するステップを含む、請求項１に記載の方法。
【請求項５】
前記材料が第３のスペーサ構造に対応し、前記第３のスペーサ構造が、前記第１のスペーサ構造、前記第２のスペーサ構造、または両方と接触している、請求項４に記載の方法。
【請求項６】
前記半導体デバイスのスペーサが、前記第１のスペーサ構造、前記第２のスペーサ構造、および前記第３のスペーサ構造を含む、請求項５に記載の方法。
【請求項７】
前記材料が、前記半導体デバイスのソース／ドレイン領域のソース／ドレイン領域材料に対応し、前記材料を堆積するステップが、前記半導体デバイスの前記ソース／ドレイン領域をエピタキシャル成長するステップを含む、請求項１に記載の方法。
【請求項８】
前記開口が、前記第１のスペーサ構造、第２のスペーサ構造、誘電層、前記ダミーゲート、またはこれらの組合せによって画定される、請求項１に記載の方法。
【請求項９】
前記ダミーゲートをゲートにより置換するステップをさらに含み、前記開口が、前記第１のスペーサ構造、第２のスペーサ構造、誘電層、前記ゲート、またはこれらの組合せによって画定される、請求項１に記載の方法。
【請求項１０】
前記犠牲スペーサに第２のスペーサ構造を形成するステップをさらに含む、請求項１に記載の方法。
【請求項１１】
前記第２のスペーサ構造の一部分が前記第１のスペーサ構造の一部分に形成される、請求項１０に記載の方法。
【請求項１２】
前記材料の一部分が、前記第１のスペーサ構造と前記第２のスペーサ構造との間に配置される、請求項１０に記載の方法。
【請求項１３】
前記第１のスペーサ構造が第１の材料を含み、前記第２のスペーサ構造が前記第１の材料を含む、請求項１０に記載の方法。
【請求項１４】
前記半導体デバイスのスペーサが、前記第１のスペーサ構造および前記第２のスペーサ構造を含む、請求項１０に記載の方法。
【請求項１５】
ゲートと、
コンタクトと、
前記コンタクトに電気的に結合されるソース／ドレイン領域とを含み、
前記ソース／ドレイン領域が前記ゲートと前記コンタクトとの間に配置されるギャップを画定し、前記ギャップの高さが前記ゲートの高さ未満である、半導体デバイス。
【請求項１６】
前記ゲート、前記コンタクト、および前記ソース／ドレイン領域が、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスに含まれる、請求項１５に記載の半導体デバイス。
【請求項１７】
前記ゲート、前記コンタクト、および前記ソース／ドレイン領域が、携帯電話、セルラー電話、ポータブルコンピュータ、ラジオ、衛星ラジオ、通信デバイス、ポータブル音楽プレーヤ、ポータブルデジタルビデオプレーヤ、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、モバイル位置データユニット、またはこれらの組合せに組み込まれる、請求項１５に記載の半導体デバイス。
【請求項１８】
前記ゲート、前記コンタクト、および前記ソース／ドレイン領域が、セットトップボックス、エンターテインメントユニット、固定位置データユニット、デスクトップコンピュータ、モニタ、コンピュータモニタ、テレビジョン、チューナー、音楽プレーヤ、デジタル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、またはこれらの組合せに組み込まれる、請求項１５に記載の半導体デバイス。
【請求項１９】
プロセッサによって実行されると、前記プロセッサに、半導体デバイスの形成を開始させるプロセッサ実行可能命令を含み、
前記半導体デバイスが、
半導体デバイスのダミーゲートに第１のスペーサ構造を形成すること、
前記第１のスペーサ構造に犠牲スペーサを形成すること、
構造をエッチングして開口を生成すること、および、
前記開口を介して前記犠牲スペーサを除去し、材料を堆積して前記開口を閉鎖しギャップを画定することによって形成される、非一時的コンピュータ可読媒体。
【請求項２０】
前記半導体デバイスがさらに、
前記半導体デバイスの基板に前記ダミーゲートを形成すること、
前記ダミーゲートを除去してキャビティを生成すること、および、
前記キャビティにゲートを形成することによって形成され、
前記ゲートが前記半導体デバイスのチャネル領域に結合される、請求項１９に記載の非一時的コンピュータ可読媒体。
【請求項２１】
前記チャネル領域が前記基板のフィンに含まれる、請求項２０に記載の非一時的コンピュータ可読媒体。
【請求項２２】
前記ダミーゲートが前記犠牲スペーサを除去する前に除去される、請求項２０に記載の非一時的コンピュータ可読媒体。
【請求項２３】
前記犠牲スペーサが前記ダミーゲートを除去する前に除去される、請求項２０に記載の非一時的コンピュータ可読媒体。
【請求項２４】
前記半導体デバイスがさらに、前記ゲートを形成したことに続いてコンタクトを形成することによって形成され、前記コンタクトが、前記半導体デバイスのソース／ドレイン領域に電気的に結合される、請求項２０に記載の非一時的コンピュータ可読媒体。
【請求項２５】
前記半導体デバイスがさらに、
前記半導体デバイスの基板にソース／ドレイン領域を形成すること、
前記ソース／ドレイン領域に誘電層を形成すること、
前記誘電層の一部分を除去してキャビティを生成すること、および、
前記キャビティにコンタクトを形成することによって形成され、
前記コンタクトが前記ソース／ドレイン領域に電気的に結合される、請求項１９に記載の非一時的コンピュータ可読媒体。
【請求項２６】
前記コンタクトが前記犠牲スペーサを除去する前に形成される、請求項２５に記載の非一時的コンピュータ可読媒体。
【請求項２７】
前記犠牲スペーサが前記コンタクトを形成する前に除去される、請求項２５に記載の非一時的コンピュータ可読媒体。
【請求項２８】
半導体デバイスのチャネル領域を活性化するための手段であって、前記チャネル領域が前記半導体デバイスのソース／ドレイン領域に結合される、手段と、
前記ソース／ドレイン領域に結合される、電流を導通させるための手段とを含み、
前記ソース／ドレイン領域が、活性化するための前記手段と導通させるための前記手段との間に配置されるギャップを画定し、前記ギャップの高さが前記チャネル領域を活性化するための前記手段の高さ未満である、装置。
【請求項２９】
前記チャネル領域を活性化するための前記手段が前記半導体デバイスのゲートを含み、電流を導通させるための前記手段がコンタクトを含む、請求項２８に記載の装置。
【請求項３０】
活性化するための前記手段および導通させるための前記手段が、携帯電話、セルラー電話、ポータブルコンピュータ、ラジオ、衛星ラジオ、通信デバイス、ポータブル音楽プレーヤ、ポータブルデジタルビデオプレーヤ、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、モバイル位置データユニット、セットトップボックス、エンターテインメントユニット、固定位置データユニット、デスクトップコンピュータ、モニタ、コンピュータモニタ、テレビジョン、チューナー、音楽プレーヤ、デジタル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、またはこれらの組合せに組み込まれる、請求項２８に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権の主張
本出願は、参照によりその内容全体が本明細書に明確に組み込まれる、同一出願人が所有する２０１４年３月１０日に出願された米国仮特許出願第６１／９５０，６８１号、および２０１４年７月２５日に出願された米国本特許出願第１４／３４１，５６８号の優先権を主張する。
【０００２】
本開示は全般に、中にギャップが画定されている半導体デバイスに関する。
【背景技術】
【０００３】
技術の進歩は、より小型な装置とより強力なコンピューティングデバイスをもたらした。たとえば、小型、軽量で、ユーザによって容易に携帯されるポータブルワイヤレス電話、携帯情報端末（ＰＤＡ）、およびページングデバイスなどのワイヤレスコンピューティングデバイスを含む、様々なポータブルパーソナルコンピューティングデバイスが現在存在している。より具体的には、セルラー電話、インターネットプロトコル（ＩＰ）電話のようなポータブルワイヤレス電話は、ワイヤレスネットワークを通じて音声およびデータパケットを通信することができる。さらに、多くのそのようなワイヤレス電話は、その中に組み込まれた他のタイプのデバイスを含む。たとえば、ワイヤレス電話はまた、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤを含み得る。また、そのようなワイヤレス電話は、インターネットにアクセスするために使用され得るウェブブラウザアプリケーションのようなソフトウェアアプリケーションを含む、実行可能命令を処理することができる。このように、これらのワイヤレス電話はかなりのコンピューティング能力を含み得る。
【０００４】
ワイヤレスコンピューティングデバイスのようなポータブルパーソナルコンピューティングデバイスは、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスのような半導体デバイスを含み得る。ＦｉｎＦＥＴデバイスは、１つまたは複数のフィンを伴って形成され得る。ＦｉｎＦＥＴデバイスが単一のフィンを含むとき、フィンの形状により、ＦｉｎＦＥＴの駆動強度（たとえば、交流電流のような電流）が比較的低いレベルに制限され得る。より高い駆動強度を可能にするために、ＦｉｎＦＥＴデバイスは複数のフィンを伴って形成され得る。しかしながら、複数のフィンは、ＦｉｎＦＥＴデバイスの交流電流の性能を制約する（たとえば、制限する）寄生容量をもたらし得る。
【発明の概要】
【課題を解決するための手段】
【０００５】
本開示は、中にギャップ（たとえば、エアギャップおよび／または真空ギャップ）が画定されている半導体デバイスを提供する。たとえば、半導体デバイスのソース／ドレイン領域がギャップを画定し得る。ＦｉｎＦＥＴデバイスのような半導体デバイスを形成する方法は、半導体デバイスのダミーゲート（たとえば、ダミーゲートの側壁）に第１のスペーサ材料を堆積するステップを含み得る。方法はまた、第１のスペーサ材料に犠牲スペーサを堆積するステップと、犠牲スペーサに第２のスペーサ材料を堆積するステップとを含み得る。第２のスペーサ材料は、第１のスペーサ材料と接触していてよい。方法はさらに、第１のスペーサ材料と第２のスペーサ材料との間の犠牲スペーサを除去して、第１のスペーサ材料と第２のスペーサ材料との間に（開口を有する）キャビティを生成するステップを含み得る。たとえば、犠牲スペーサ材料は、開口を通じて除去（たとえば、エッチング）され得る。方法は、開口を充填して、第１のスペーサ材料の一部分および第２のスペーサ材料の一部分によって画定されるギャップを築くステップを含み得る。開口は、第３のスペーサ材料（たとえば、スペーサキャップ）またはソース／ドレイン領域材料によって充填（たとえば、閉鎖）され得る。ギャップは、半導体デバイスのソース／ドレイン領域によって画定され得る。加えて、説明のための非限定的な例として、ギャップは、第１のスペーサ材料、第２のスペーサ材料、第３のスペーサ材料、半導体デバイスの基板（たとえば、フィン）、またはこれらの組合せによって画定され得る。ギャップの高さは、半導体デバイスのゲートの高さ未満であり得る。ギャップは、ギャップを含まない半導体デバイスと比較して、寄生容量の低減を可能にでき、半導体デバイスの駆動強度を上げることができる。
【０００６】
特定の実施形態では、方法は、半導体デバイスのダミーゲートに接して第１のスペーサ構造を形成するステップと、第１のスペーサ構造に接して犠牲スペーサを形成するステップとを含む。方法はまた、半導体デバイスの構造をエッチングして開口を生成するステップと、開口を通じて犠牲スペーサを除去するステップと、材料を堆積して開口を閉鎖しギャップを画定するステップとを含む。
【０００７】
別の特定の実施形態では、半導体デバイスは、ゲート、コンタクト、およびソース／ドレイン領域を含む。ソース／ドレイン領域は、コンタクトに電気的に結合され、ゲートとコンタクトとの間に配置されたギャップを画定する。ギャップの高さは、ゲートの高さ未満である。
【０００８】
別の特定の実施形態では、非一時的コンピュータ可読媒体は、プロセッサによって実行されると、プロセッサに、半導体デバイスの形成を開始させる命令を含む。半導体デバイスは、半導体デバイスのダミーゲートに接して第１のスペーサ構造を形成することによって、および、第１のスペーサ構造に接して犠牲スペーサを形成することによって、形成される。半導体デバイスはさらに、構造をエッチングして開口を生成することによって形成される。半導体デバイスはさらに、開口を通じて犠牲スペーサを除去することによって、および、材料を堆積して開口を閉鎖しギャップを画定することによって、形成される。
【０００９】
別の特定の実施形態では、装置は、半導体デバイスのチャネル領域を活性化するための手段を含む。チャネル領域は、半導体デバイスのソース／ドレイン領域に結合される。装置はさらに、電流を導通させるための手段を含み、導通させるための手段は、ソース／ドレイン領域に結合される。ソース／ドレイン領域は、活性化するための手段と導通させるための手段との間に配置されたギャップを画定する。ギャップの高さは、チャネル領域を活性化するための手段の高さ未満である。
【００１０】
開示される実施形態の少なくとも１つによって提供される１つの特定の利点は、画定されたギャップを有しないデバイス（たとえば、ＦｉｎＦＥＴ）と比較した、寄生容量（たとえば、ゲート容量）の低減とＡＣ性能の改善である。開示される実施形態の少なくとも１つによって提供される別の特定の利点は、画定されたギャップを有しないＦｉｎＦＥＴデバイスと比較して、ＦｉｎＦＥＴトランジスタの遅延時間が減り得ること、および／またはスイッチのエネルギーが減り得ることである。
【００１１】
本開示の他の態様、利点、および特徴は、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲というセクションを含む、本出願全体の検討の後に明らかとなるであろう。
【図面の簡単な説明】
【００１２】
【図１Ａ】ギャップを画定するソース／ドレイン領域を含む第１の半導体デバイスの部分的な図である。
【図１Ｂ】ギャップを画定するソース／ドレイン領域を含む第２の半導体デバイスの部分的な図である。
【図２】ギャップを画定するソース／ドレイン領域を含む半導体デバイスを製作する第１のプロセスの少なくとも１つの段階の第１の説明のための図である。
【図３】ダミーゲートに接してハードマスクを形成した後の半導体デバイスを製作する第１のプロセスの少なくとも１つの段階の第２の説明のための図である。
【図４】第１のスペーサ構造を形成した後の半導体デバイスを製作する第１のプロセスの少なくとも１つの段階の第３の説明のための図である。
【図５】犠牲スペーサを形成した後の半導体デバイスを製作する第１のプロセスの少なくとも１つの段階の第４の説明のための図である。
【図６】第２のスペーサ構造を形成した後の半導体デバイスを製作する第１のプロセスの少なくとも１つの段階の第５の説明のための図である。
【図７】半導体デバイスのフィンの一部分を除去した後で半導体デバイスを製作する第１のプロセスの少なくとも１つの段階の第６の説明のための図である。
【図８】犠牲スペーサを除去した後の半導体デバイスを製作する第１のプロセスの少なくとも１つの段階の第７の説明のための図である。
【図９】ソース／ドレイン領域を形成した後の半導体デバイスを製作する第１のプロセスの少なくとも１つの段階の第８の説明のための図である。
【図１０】誘電材料が堆積された後の、かつ平坦化が実行された後の半導体デバイスを製作する第１のプロセスの少なくとも１つの段階の第９の説明のための図である。
【図１１】ダミーゲートが除去された後の半導体デバイスを製作する第１のプロセスの少なくとも１つの段階の第１０の説明のための図である。
【図１２】ゲートを形成した後の半導体デバイスを製作する第１のプロセスの少なくとも１つの段階の第１１の説明のための図である。
【図１３】キャビティを形成した後の半導体デバイスを製作する第１のプロセスの少なくとも１つの段階の第１２の説明のための図である。
【図１４】コンタクトを形成した後の半導体デバイスを製作する第１のプロセスの少なくとも１つの段階の第１３の説明のための図である。
【図１５】半導体デバイスのフィンの一部分を除去した後の半導体デバイスを製作する第２のプロセスの少なくとも１つの段階の第１の説明のための図である。
【図１６】ソース／ドレイン領域を形成した後の半導体デバイスを製作する第２のプロセスの少なくとも１つの段階の第２の説明のための図である。
【図１７】誘電材料が堆積された後の、かつ平坦化が実行された後の半導体デバイスを製作する第２のプロセスの少なくとも１つの段階の第３の説明のための図である。
【図１８】犠牲スペーサの一部分を露出した後の半導体デバイスを製作する第２のプロセスの少なくとも１つの段階の第４の説明のための図である。
【図１９】犠牲スペーサを除去した後の半導体デバイスを製作する第２のプロセスの少なくとも１つの段階の第５の説明のための図である。
【図２０】第３のスペーサ材料を形成した後の半導体デバイスを製作する第２のプロセスの少なくとも１つの段階の第６の説明のための図である。
【図２１】平坦化が実行された後の半導体デバイスを製作する第２のプロセスの少なくとも１つの段階の第７の説明のための図である。
【図２２】ダミーゲートが除去された後の半導体デバイスを製作する第２のプロセスの少なくとも１つの段階の第８の説明のための図である。
【図２３】ゲートを形成した後の半導体デバイスを製作する第２のプロセスの少なくとも１つの段階の第９の説明のための図である。
【図２４】キャビティを形成した後の半導体デバイスを製作する第２のプロセスの少なくとも１つの段階の第１０の説明のための図である。
【図２５】コンタクトを形成した後の半導体デバイスを製作する第２のプロセスの少なくとも１つの段階の第１１の説明のための図である。
【図２６】ギャップを画定するソース／ドレイン領域を含む半導体デバイスを製作する第３のプロセスの少なくとも１つの段階の第１の説明のための図である。
【図２７】ダミーゲートが除去された後の半導体デバイスを製作する第３のプロセスの少なくとも１つの段階の第２の説明のための図である。
【図２８】ゲートを形成した後の半導体デバイスを製作する第３のプロセスの少なくとも１つの段階の第３の説明のための図である。
【図２９】キャビティを形成した後の半導体デバイスを製作する第３のプロセスの少なくとも１つの段階の第４の説明のための図である。
【図３０】コンタクトを形成した後の半導体デバイスを製作する第３のプロセスの少なくとも１つの段階の第５の説明のための図である。
【図３１】犠牲スペーサの一部分を露出した後で半導体デバイスを製作する第３のプロセスの少なくとも１つの段階の第６の説明のための図である。
【図３２】犠牲スペーサを除去した後の半導体デバイスを製作する第３のプロセスの少なくとも１つの段階の第７の説明のための図である。
【図３３】第３のスペーサ材料を形成した後の、かつ平坦化が実行された後の半導体デバイスを製作する第１のプロセスの少なくとも１つの段階の第８の説明のための図である。
【図３４】図１Ａ〜図１Ｂの半導体デバイスを形成する方法の説明のための実施形態の流れ図である。
【図３５】図１Ｂの半導体デバイスを形成する方法の第１の説明のための実施形態の流れ図である。
【図３６】図１Ｂの半導体デバイスを形成する方法の第２の説明のための実施形態の流れ図である。
【図３７】図１Ａの半導体デバイスを形成する方法の説明のための実施形態の流れ図である。
【図３８】図１Ａまたは図１Ｂの半導体デバイスを含むデバイスのブロック図である。
【図３９】図１Ａまたは図１Ｂの半導体デバイスを含むデバイスを製作するための製造プロセスの説明のための実施形態のデータフロー図である。
【発明を実施するための形態】
【００１３】
本開示の特定の実施形態が、図面を参照して以下で説明される。説明において、共通の特徴は、図面全体で共通の参照番号により指定される。
【００１４】
図１Ａを参照すると、中にギャップが画定されている半導体デバイス１００の図が示されている。半導体デバイス１００は、説明のための非限定的な例として、１つまたは複数のフィンを含むＦｉｎＦＥＴデバイスのような電界効果トランジスタ（ＦＥＴ）デバイス、ｐ型金属酸化物半導体（ｐＭＯＳ）デバイスまたはｎ型金属酸化物半導体（ｎＭＯＳ）デバイスのような金属酸化物半導体（ＭＯＳ）デバイスを含んでよく、またはそれらに対応してよい。
【００１５】
半導体デバイス１００は、基板１０６、１つまたは複数のソース／ドレイン領域１４０、誘電材料１８０（たとえば、誘電層）、１つまたは複数のコンタクト１８４、スペーサ１３６、およびゲート１５０を含み得る。基板１０６は、説明のための非限定的な例として、シリコンウェハのようなウェハと関連付けられてよく、かつ／またはウェハから形成されてよい。基板１０６は、シリコン（Ｓｉ）基板を含み得る。基板１０６は、半導体デバイス１００のチャネル領域と関連付けられるフィン部分を含み得る。
【００１６】
ゲート１５０は、基板１０６に結合されてよく（たとえば接触していてよく）、たとえば基板１０６のフィン部分に結合されてよい。ゲート１５０は、コンフォーマル酸化物層（たとえば、高Ｋ（ＨｉＫ）材料）、ゲート材料（たとえば、金属）、またはこれらの組合せを含み得る。ゲート１５０は、高さｈｇａｔｅを有し得る。ゲート１５０の高さｈｇａｔｅは、基板１０６の表面に対して決定され得る。たとえば、ゲート１５０の高さｈｇａｔｅは、ゲート１５０の上面からゲート１５０の底面までの距離に基づいて決定され得る。ゲート１５０の底面は、基板１０６のチャネル領域の表面のような、基板１０６の表面と接触していてよい。
【００１７】
半導体デバイス１００は２つのソース／ドレイン（Ｓ／Ｄ）領域１４０を有するものとして示されているが、ソース／ドレイン領域１４０の１つがソース領域として指定されてよく、他方のソース／ドレイン領域１４０がドレイン領域として指定されてよい。ソース／ドレイン領域１４０の各々が、対応するコンタクト１８４に結合され得る。コンタクト１８４は金属を含み得る。各コンタクト１８４は、対応するソース／ドレイン領域１４０と接触していてよい。代替的に、または追加で、各コンタクト１８４は、シリサイドのような１つまたは複数の構造を通じて、対応するソース／ドレイン領域１４０に電気的に結合され得る。
【００１８】
スペーサ１３６は、ゲート１５０とコンタクト１８４との間に配置され得る。スペーサ１３６は単一のスペーサ構造として示されているが、図１Ｂを参照して本明細書でさらに説明されるように、スペーサ１３６は１つまたは複数の副構造を含んでよい。説明のための非限定的な例として、スペーサ１３６は、酸化物または窒化物（たとえば、シリコン（Ｓｉ）、炭素（Ｃ）、ホウ素（Ｂ）、またはこれらの組合せを含む窒化物）のような、１つまたは複数の材料を含み得る。
【００１９】
半導体デバイス１００の１つまたは複数の構成要素（たとえば、１つまたは複数の構造）は、ギャップ１２０を画定し得る。たとえば、図１Ａに示されるように、スペーサ１３６および１つまたは複数のソース／ドレイン領域１４０がギャップ１２０を画定し得る。加えて、図１Ｂに示されるように、基板１０６もギャップ１２０を画定し得る。ギャップ１２０は、高さｈｇａｐを有し得る。ギャップ１２０の高さｈｇａｐは、ギャップ１２０の上側境界からギャップ１２０の下側境界までの距離に基づいて決定され得る。ギャップ１２０の上側境界は、スペーサ１３６の表面によって築かれ得る。ギャップ１２０の下側境界は、ソース／ドレイン領域１４０の表面によって築かれ得る。ギャップ１２０の高さｈｇａｐは、ゲート１５０の高さｈｇａｔｅ未満である。
【００２０】
半導体デバイス１００の動作の間、半導体デバイス１００のゲート１５０およびコンタクト１８４（たとえば、ソース／ドレイン電極）は、半導体デバイス１００の動作に従ってバイアスされ得る。半導体デバイス１００がオン状態にあるとき、ゲート１５０は、チャネル領域を活性化して、基板１０６を通る（たとえば、半導体デバイス１００のフィンを通る）キャリア経路のような、第１のソース／ドレイン領域１４０（たとえば、ソース領域）から第２のソース／ドレイン領域１４０（たとえば、ドレイン領域）へのキャリア経路を有効にし得る。半導体デバイス１００がオフ状態にあるとき、ゲート１５０はチャネル領域を活性化しなくてよく、キャリア経路は有効にされなくてよい（たとえば、キャリア経路は閾値未満の動作状態において無効にされる）。
【００２１】
空気により満たされたギャップまたは真空ギャップのようなギャップ１２０があることにより、半導体デバイス１００は有利なことに、複数のフィンを有し画定されたギャップを有しないＦｉｎＦＥＴデバイスと比較して、寄生容量（たとえば、ゲート容量）が低減し、ＡＣ性能が改善し得る。加えて、ＦｉｎＦＥＴトランジスタの遅延時間および／または半導体デバイス１００と関連付けられるスイッチのエネルギーが、有利なことに低減され得る。
【００２２】
図１Ｂを参照すると、中にギャップが画定されている半導体デバイス１００の図が示されている。半導体デバイス１６０は、図１Ａの半導体デバイス１００を含んでよく、またはそれに対応してよい。たとえば、半導体デバイス１００は、ＦｉｎＦＥＴデバイスのような電界効果トランジスタ（ＦＥＴ）デバイスを含んでよく、またはそれに対応してよい。
【００２３】
スペーサ１３６は、第１のスペーサ構造１３６ａ、第２のスペーサ構造１３６ｂ、および第３のスペーサ構造１３６ｃのような、１つまたは複数の副構造を含み得る。スペーサ１３６は３つの副構造を含むものとして示されているが、スペーサ１３６は、３つ未満の副構造または４つ以上の副構造を含み得る。
【００２４】
説明のための非限定的な例として、第１のスペーサ構造１３６ａは酸化物または窒化シリコンを含んでよく、第２のスペーサ構造１３６ｂは酸化物または窒化シリコンを含んでよい。第１のスペーサ構造１３６ａの第１のスペーサ材料および第２のスペーサ構造１３６ｂの第２のスペーサ材料は、同じ材料であってよく、または異なる材料であってよい。説明のための非限定的な例として、第３のスペーサ構造１３６は、窒化物（たとえば、シリコン（Ｓｉ）、炭素（Ｃ）、ホウ素（Ｂ）、またはこれらの組合せを含む窒化物）のような、第３のスペーサ材料を含み得る。
【００２５】
ギャップ１２０の高さｈｇａｐは、ギャップ１２０の上側境界からギャップ１２０の下側境界までの距離に基づいて決定され得る。ギャップ１２０の上側境界は、第３のスペーサ構造１３６ｃの表面のような、スペーサ１３６の表面によって築かれ得る。ギャップ１２０の下側境界は、ソース／ドレイン領域１４０の表面および／または基板１０６の表面（たとえば、基板１０６のチャネル領域の表面）によって築かれ得る。ギャップ１２０の高さｈｇａｐは、ゲート１５０の高さｈｇａｔｅ未満である。
【００２６】
半導体デバイス１６０は、半導体デバイス１００と同様の方式で動作し得る。半導体デバイス１６０は有利なことに、複数のフィンを有し画定されたギャップを有しないＦｉｎＦＥＴデバイスと比較して、寄生容量（たとえば、ゲート容量）が低減し、ＡＣ性能が改善し得る。加えて、ＦｉｎＦＥＴトランジスタの遅延時間および／または半導体デバイス１６０と関連付けられるスイッチのエネルギーが、有利なことに低減され得る。
【００２７】
図２を参照すると、ギャップを画定するソース／ドレイン領域を含む半導体デバイスを製作する第１のプロセスの少なくとも１つの段階の第１の説明のための図が示されており、全体的に２００と指定される。ＦｉｎＦＥＴデバイスのような半導体デバイスは、図１Ａの半導体デバイス１００に対応し得る。ウェハ２０２に対してシャロートレンチ分離（ＳＴＩ）を実行してフィンを形成した後の、図２に図示されるようなウェハ２０２が示されている。たとえば、ウェハ２０２は、フィンを形成するためにＳＴＩの間にエッチングされ得る。説明のための非限定的な例として、ウェハ２０２は、シリコン（Ｓｉ）基板のような基板１０６を含み得る。したがって、フィンはシリコン（Ｓｉ）を含み得る。単一のフィンが示されているが、基板１０６は２つ以上のフィンを含み得る。
【００２８】
図３を参照すると、ダミーゲートに接してハードマスクを形成した後の半導体デバイスを製作する第１のプロセスの少なくとも１つの段階の第２の説明のための図が示されており、全体的に３００と指定される。ダミーゲート３０４は、ウェハ２０２の上に（たとえば、基板１０６の上に）形成され得る。たとえば、ダミーゲート３０４は、フィンの少なくとも一部分に接して形成され得る。例示すると、ダミーゲート３０４は、ウェハ２０２に、かつ基板１０６に堆積され得る。説明のための非限定的な例として、ダミーゲート３０４は、アモルファスシリコン（ａ−Ｓｉ）またはポリシリコンを含み得る。ハードマスク３１０は、ダミーゲート３０４の上に形成され得る。たとえば、ハードマスク３１０は、ダミーゲート３０４の表面（たとえば、上面）に堆積され得る。ハードマスク３１０は酸化物を含み得る。
【００２９】
図４を参照すると、第１のスペーサ材料を形成した後の半導体デバイスを製作する第１のプロセスの少なくとも１つの段階の第３の説明のための図が示されており、全体的に４００と指定される。第１のスペーサ構造１３６ａは、ダミーゲート３０４に接して形成され得る。たとえば、第１のスペーサ構造１３６ａは、ダミーゲート３０４に第１のスペーサ材料を堆積することによって形成され得る。第１のスペーサ構造１３６ａはダミーゲート３０４の側壁に堆積され得るので、第１のスペーサ構造１３６ａはダミーゲート３０４と接触している。第１のスペーサ構造１３６ａは、ウェハ２０２の上に、かつ基板１０６の上に形成され得る。第１のスペーサ構造１３６ａ（たとえば、第１のスペーサ材料）は、窒化シリコン（ＳｉＮ）または酸化物を含み得る。第１のスペーサ構造１３６ａの形成の一部として、またはそれに加えて、エッチングが実行され得る。
【００３０】
図５を参照すると、犠牲スペーサを形成した後の半導体デバイスを製作する第１のプロセスの少なくとも１つの段階の第３の説明のための図が示されており、全体的に５００と指定される。犠牲スペーサ５２２は、第１のスペーサ構造１３６ａの少なくとも一部分に接してコンフォーマルに形成され得る。犠牲スペーサ５２２は、ウェハ２０２の上に、かつ基板１０６の上に形成され得る。犠牲スペーサ５２２は、炭素を含む材料を含み得る。犠牲スペーサ５２２の断面の厚みは、第１のスペーサ構造１３６ａの断面の厚みよりも大きくてよい。
【００３１】
犠牲スペーサ５２２の形成の一部として、またはそれに加えて、エッチングが実行され得る。たとえば、犠牲スペーサ５２２は、第１のスペーサ構造１３６ａの表面の一部分を露出するようにエッチングされ得る。代替的に、犠牲スペーサ５２２をエッチングした後で、犠牲スペーサ５２２は、第１のスペーサ構造１３６ａの全体を覆い得る。
【００３２】
図６を参照すると、第２のスペーサ材料を形成した後の半導体デバイスを製作する第１のプロセスの少なくとも１つの段階の第５の説明のための図が示されており、全体的に６００と指定される。図６は、半導体デバイスのフィンを通る断面６５０も含む。第２のスペーサ構造１３６ｂは、第１のスペーサ構造１３６ａおよび／または犠牲スペーサ５２２に接して形成され得る。たとえば、第２のスペーサ構造１３６ｂの第２のスペーサ材料は、第１のスペーサ構造１３６ａおよび犠牲スペーサ５２２に堆積され得るので、第２のスペーサ構造１３６ｂは、第１のスペーサ構造１３６ａの表面の一部分および犠牲スペーサ５２２の表面の少なくとも一部分と接触している。第２のスペーサ構造１３６ｂおよび第１のスペーサ構造１３６ａが接触しているとき、第１のスペーサ構造１３６ａおよび第２のスペーサ構造１３６ｂは、スペーサ１３６と総称的に呼ばれ得る。第２のスペーサ構造１３６ｂは、ウェハ２０２の上に、かつ基板１０６の上に形成され得る。したがって、犠牲スペーサ５２２は、第１のスペーサ構造１３６ａと第２のスペーサ構造１３６ｂとの間に配置され得る。
【００３３】
第２のスペーサ構造１３６ｂの第２のスペーサ材料は、第１のスペーサ構造１３６ａの第１のスペーサ材料と同じ材料を含んでよく、または、第１のスペーサ材料とは異なる材料であってよい。たとえば、第２のスペーサ材料は、窒化シリコン（ＳｉＮ）または酸化物を含み得る。第２のスペーサ構造１３６ｂの形成の一部として、またはそれに加えて、エッチングが実行され得る。第２のスペーサ構造１３６ｂの断面の厚みは、犠牲スペーサ５２２の断面の厚み未満であってよい。
【００３４】
図７を参照すると、半導体デバイスのフィンの一部分を除去した後の半導体デバイスを製作する第１のプロセスの少なくとも１つの段階の第６の説明のための図が示されており、全体的に７００と指定される。図７は、半導体デバイスのフィンを通る断面７５０も含む。ソース／ドレイン（Ｓ／Ｄ）領域と関連付けられる、フィンの一部分のような基板１０６の一部分が除去され得る。たとえば、１つまたは複数のＳ／Ｄ領域と関連付けられる基板１０６の一部分（たとえば、フィン）はエッチングされ得る（たとえば、くぼみが形成され得る）が、チャネル領域と関連付けられる基板１０６の別の部分は除去されない。基板１０６のその一部分がエッチングされた後、基板１０６のその一部分の表面はウェハ２０２の表面よりも低くなり得る。基板１０６のその一部分の除去は、第２のスペーサ構造１３６ｂと接触しているフィンの特定の部分を除去することを含み得る。第２のスペーサ構造１３６ｂと接触しているフィンの特定の部分の除去は、犠牲スペーサ５２２の一部分を露出し得る。加えて、犠牲スペーサ５２２と接触しているフィンの別の特定の部分もエッチングされ得る。基板のその一部分の除去は、犠牲スペーサ５２２がそれを通じて除去され得る、開口７１２を築き得る。
【００３５】
図８を参照すると、犠牲スペーサを除去した後の半導体デバイスを製作する第１のプロセスの少なくとも１つの段階の第７の説明のための図が示されており、全体的に８００と指定される。図８は、半導体デバイスのフィンを通る断面８５０も示す。犠牲スペーサ５２２は、化学ガスまたは反応性ガスの化学反応を使用して除去され得る。たとえば、エッチング動作を実行することなく犠牲スペーサ５２２を除去するために、水素反応または標準的なクリーン１タイプが使用され得る。犠牲スペーサ５２２の除去は、第１のスペーサ構造１３６ａまたは第２のスペーサ構造１３６ｂに影響を与えないことがある（たとえば、それらを除去しないことがある）。犠牲スペーサ５２２の除去は、第１のスペーサ構造１３６ａおよび第２のスペーサ構造１３６ｂによって画定されるキャビティ８４２を生成し得る。キャビティ８４２はまた、基板１０６（たとえば、フィン）および／またはウェハ２０２によって画定され得る。
【００３６】
図９を参照すると、ソース／ドレイン領域を形成した後の半導体デバイスを製作する第１のプロセスの少なくとも１つの段階の第８の説明のための図が示されており、全体的に９００と指定される。図９は、半導体デバイスのフィンを通る断面９５０も示す。ソース／ドレイン（ＳＤ）領域１４０は、基板１０６のくぼんだ部分（たとえば、フィン）の上に、および／またはウェハ２０２の上に形成され得る（たとえば、持ち上げられ得る）。たとえば、ソース／ドレイン（ＳＤ）領域１４０は、基板１０６のその一部分（たとえば、フィン）にエピタキシャルに堆積され得る（たとえば、エピタキシャル成長され得る）。Ｓ／Ｄ領域１４０は、図８のキャビティ８４２の中へと少なくとも途中まで延びてよく、犠牲スペーサ５２２がそれを通じて除去された開口７１２を遮蔽（たとえば、閉鎖）してよい。犠牲スペーサ５２２がそれを通じて除去された開口７１２を閉鎖することによって、ギャップ１２０（たとえば、エアギャップまたは真空ギャップ）が、スペーサ１３６の少なくとも一部分（たとえば、第１のスペーサ構造１３６ａおよび第２のスペーサ構造１３６ｂ）によって画定され得る。ギャップ１２０はさらに、ウェハ２０２および／またはＳ／Ｄ領域１４０によって画定され得る。加えて、または代替的に、ギャップ１２０はさらに、基板１０６（たとえば、フィン）によって画定され得る。
【００３７】
図１０を参照すると、誘電材料が堆積された後の、かつ平坦化が実行された後の半導体デバイスを製作する第１のプロセスの少なくとも１つの段階の第９の説明のための図が示されており、全体的に１０００と指定される。図１０は、半導体デバイスのフィンを通る断面１０５０も示す。誘電材料１８０が、ウェハ２０２の上に堆積され得る。たとえば、誘電材料１８０は、シリコン含有材料を含み得る。誘電材料１８０が堆積された後で、誘電材料１８０およびハードマスク３１０の一部分を除去するために、化学機械平坦化（ＣＭＰ）（たとえば、化学機械研磨）が実行され得る。ハードマスク３１０を除去することによって、ＣＭＰは、ダミーゲート３０４の上面のようなダミーゲート３０４を露出し得る。
【００３８】
図１１を参照すると、ダミーゲートが除去された後と半導体デバイスを製作する第１のプロセスの少なくとも１つの段階の第１０の説明のための図が示されており、全体的に１１００と指定される。図１１は、半導体デバイスのフィンを通る断面１１５０も示す。キャビティ１１４４を築く（たとえば、形成する）ために、ダミーゲート３０４が除去され得る。たとえば、ダミーゲート３０４は、チャネル領域と関連付けられる基板１０６の少なくとも一部分（たとえば、フィン）を露出するために、エッチングされ得る。ダミーゲート３０４は、ドライエッチング、ウェットエッチング、またはこれらの組合せを使用して除去され得る。
【００３９】
図１２を参照すると、ゲートを形成した後の半導体デバイスを製作する第１のプロセスの少なくとも１つの段階の第１１の説明のための図が示されており、全体的に１２００と指定される。図１２は、半導体デバイスのフィンを通る断面１２５０も示す。ゲート１５０が、図１１のキャビティ１１４４に形成（たとえば、堆積）され得る。たとえば、ゲート１５０は、図１１のキャビティ１１４４において露出される基板１０６の一部分（たとえば、フィン）に接して（たとえばそれを覆って）形成され得る。ゲート１５０は、高ｋ材料を含み得る。単一の材料層として示されているが、説明のための非限定的な実施形態として、ゲート１５０は、酸化物層、高ｋゲート誘電体、および／または金属ゲート層（たとえば、金属ゲート材料）のような、１つまたは複数の層（たとえば、１つまたは複数の材料）を含み得る。
【００４０】
図１３を参照すると、キャビティを形成した後の半導体デバイスを製作する第１のプロセスの少なくとも１つの段階の第１２の説明のための図が示されており、全体的に１３００と指定される。図１３は、半導体デバイスのフィンを通る断面１３５０も示す。キャビティ１３４６を生成するために、コンタクトのパターニングが実行され得る。たとえば、キャビティ１３４６（たとえば、トレンチ）を生成し、Ｓ／Ｄ領域１４０の一部分（たとえば、表面）を露出するために、エッチングプロセスが使用され得る。キャビティ１３４６は、第２のスペーサ構造１３６ｂの表面のような、スペーサ１３６の一部分を露出しなくてよい。
【００４１】
図１４を参照すると、コンタクトを形成した後の半導体デバイスを製作する第１のプロセスの少なくとも１つの段階の第１３の説明のための図が示されており、全体的に１４００と指定される。図１４は、半導体デバイスの線Ａ−Ａを通る断面１４５０も示す。コンタクト１８４が、図１３のキャビティ１３４６の中に形成され得る。特定の実施形態では、コンタクト１８４はスペーサ１３６に接触しない。コンタクト１８４は金属材料を含み得る。図１４の半導体デバイスは、図１Ａの半導体デバイス１００を含んでよく、またはそれに対応してよい。
【００４２】
半導体デバイスは有利なことに、ギャップ１２０を画定するスペーサ１３６を含み得る。ギャップ１２０は、寄生容量（たとえば、ゲート１５０とコンタクト１８４との間の容量のようなゲート容量）を低減し得る。加えて、ギャップ１２０は、画定されたギャップを有しないＦｉｎＦＥＴデバイスと比較して、ＡＣ性能の改善を実現し得る。
【００４３】
図１５を参照すると、半導体デバイスのフィンの一部分を除去した後の半導体デバイスを製作する第２のプロセスの少なくとも１つの段階の第１の説明のための図が示されており、全体的に１５００と指定される。図１５は、半導体デバイスのフィンを通る断面１５５０も示す。ソース／ドレイン（Ｓ／Ｄ）領域と関連付けられる、基板１０６の一部分（たとえば、フィンの一部分）が除去され得る。たとえば、１つまたは複数のＳ／Ｄ領域と関連付けられる基板１０６の一部分はエッチングされ得る（たとえば、くぼみが生成され得る）が、チャネル領域と関連付けられるフィンの別の部分は除去されない。基板１０６のその一部分がエッチングされた後で、第２のスペーサ構造１３６ｂの一部分および犠牲スペーサ５２２の一部分が露出され得る。図１５の半導体デバイスは、図７に示されるような半導体デバイスを含んでよく、またはそれに対応してよい。たとえば、図２〜図６を参照して示されるプロセスの１つまたは複数の段階のような１つまたは複数の段階が、第２のプロセスの少なくとも１つの段階の図１５００に先行し得る。
【００４４】
図１６を参照すると、ソース／ドレイン領域の形成が実行された後の半導体デバイスを製作する第２のプロセスの少なくとも１つの段階の第２の説明のための図が示されており、全体的に１６００と指定される。図１６は、半導体デバイスのフィンを通る断面１６５０も示す。ソース／ドレイン（ＳＤ）領域１４０は、基板１０６のくぼんだ部分の上に、および／またはウェハ２０２の上に形成され得る（たとえば、持ち上げられ得る）。たとえば、ソース／ドレイン（ＳＤ）領域１４０は、基板１０６のその一部分にエピタキシャルに堆積され得る（たとえば、エピタキシャル成長され得る）。Ｓ／Ｄ領域１４０は、犠牲スペーサ５２２および／またはスペーサ１３６（たとえば、第２のスペーサ構造１３６ｂ）と接触していてよい。
【００４５】
図１７を参照すると、誘電材料が堆積された後の、かつ平坦化が実行された後の半導体デバイスを製作する第２のプロセスの少なくとも１つの段階の第３の説明のための図が示されており、全体的に１７００と指定される。図１７は、半導体デバイスのフィンを通る断面１７５０も示す。誘電材料１８０が、ウェハ２０２の上に堆積され得る。たとえば、誘電材料１８０は、シリコン含有材料を含み得る。誘電材料１８０が堆積された後で、誘電材料１８０およびハードマスク３１０の一部分を除去するために、化学機械平坦化（ＣＭＰ）（たとえば、化学機械研磨）が実行され得る。ハードマスク３１０を除去することによって、ＣＭＰは、ダミーゲート３０４の表面のようなダミーゲート３０４を露出し得る。加えて、または代替的に、ＣＭＰは、スペーサ１３６の表面（たとえば、第１のスペーサ構造１３６ａおよび／または第２のスペーサ構造１３６ｂ）を露出し得る。
【００４６】
図１８を参照すると、犠牲スペーサの一部分を露出した後の半導体デバイスを製作する第２のプロセスの少なくとも１つの段階の第４の説明のための図が示されており、全体的に１８００と指定される。図１８は、半導体デバイスのフィンを通る断面１８５０も示す。スペーサ１３６の一部分（第１のスペーサ構造１３６ａおよび／または第２のスペーサ構造１３６ｂを含む）は、犠牲スペーサ５２２の一部分を露出するように除去され得る。たとえば、スペーサ１３６の一部分は、犠牲スペーサ５２２の表面を露出するようにエッチングされ得る。スペーサ１３６のその一部分を除去することで、キャビティ１８４２が生成され得る。キャビティ１８４２は、ダミーゲート３０４、第１のスペーサ構造１３６ａ、犠牲スペーサ５２２、第２のスペーサ構造１３６ｂ、誘電材料１８０、またはこれらの組合せによって画定され得る。スペーサ１３６のその一部分が犠牲スペーサ５２２を露出するように除去された後で、犠牲スペーサ５２２とダミーゲート３０４との間に位置する第１のスペーサ構造１３６ａの一部分が露出され得る。加えて、スペーサ１３６のその一部分が犠牲スペーサ５２２を露出するように除去された後で、犠牲スペーサ５２２と誘電材料１８０との間に位置する第２のスペーサ構造１３６ｂの一部分が露出され得る。キャビティ１８４２は、犠牲スペーサ５２２がそれを通じて除去され得る、開口１８１２を有し得る。
【００４７】
図１９を参照すると、犠牲スペーサを除去した後の半導体デバイスを製作する第２のプロセスの少なくとも１つの段階の第５の説明のための図が示されており、全体的に１９００と指定される。図１９は、半導体デバイスのフィンを通る断面１９５０も示す。犠牲スペーサ５２２は、化学ガスまたは反応性ガスの化学反応を使用して除去され得る。たとえば、エッチング動作を実行することなく犠牲スペーサ５２２を除去するために、水素反応または標準的なクリーン１タイプが使用され得る。犠牲スペーサ５２２が、図１８の開口１８１２を通じて除去され得る。犠牲スペーサ５２２の除去は、第１のスペーサ構造１３６ａまたは第２のスペーサ構造１３６ｂに影響を与えないことがある（たとえば、それらを除去しないことがある）。キャビティ１８４２が基板１０６（たとえば、フィン）および／またはＳ／Ｄ領域１４０によって画定されるように、犠牲スペーサ５２２の除去はキャビティ１８４２を延長し得る。
【００４８】
図２０を参照すると、第３のスペーサ材料を形成した後の半導体デバイスを製作する第２のプロセスの少なくとも１つの段階の第６の説明のための図が示されており、全体的に２０００と指定される。図２０は、半導体デバイスのフィンを通る断面２０５０も含む。第３のスペーサ構造１３６ｃは、半導体デバイスに接して形成され得る。たとえば、第３のスペーサ構造１３６ｃは、半導体デバイスにノンコンフォーマルに堆積され得る。第３のスペーサ構造１３６ｃは、図１９のキャビティ１８４２の中へと少なくとも途中まで延びてよく、犠牲スペーサ５２２がそれを通じて除去された開口１８１２を遮蔽（たとえば、閉鎖）してよい。犠牲スペーサ５２２がそれを通じて除去された開口１８１２を閉鎖することによって、ギャップ１２０（たとえば、エアギャップまたは真空ギャップ）は、第３のスペーサ構造１３６ｃ、第１のスペーサ構造１３６ａ、および／または第２のスペーサ構造１３６ｂの少なくとも一部分によって画定され得る。ギャップ１２０はさらに、ウェハ２０２、基板１０６、および／またはＳ／Ｄ領域１４０によって画定され得る。加えて、または代替的に、ギャップ１２０はさらに、フィンによって画定され得る。
【００４９】
説明のための非限定的な例として、第３のスペーサ構造１３６ｃは、窒化シリコン、または炭素（Ｃ）もしくはホウ素（Ｂ）を含む窒化物などの別の窒化物のような、第３のスペーサ材料を含み得る。第３のスペーサ材料は、第１のスペーサ構造１３６ａの第１のスペーサ材料および／もしくは第２のスペーサ構造１３６ｂの第２のスペーサ材料と同じ材料であってよく、または異なる材料であってよい。第３のスペーサ構造１３６ｃは、ギャップ１２０を築き画定するためのキャップまたは封止として動作するように構成され得る。
【００５０】
図２１を参照すると、平坦化が実行された後の半導体デバイスを製作する第２のプロセスの少なくとも１つの段階の第７の説明のための図が示されており、全体的に２１００と指定される。図２１は、半導体デバイスのフィンを通る断面２１５０も示す。第３のスペーサ構造１３６ｃの一部分を除去し、それによって、第１のスペーサ構造１３６ａ、第２のスペーサ構造１３６ｂ、および第３のスペーサ構造１３６ｃを含むスペーサ１３６を築くために、化学機械平坦化（ＣＭＰ）（たとえば、化学機械研磨）が実行され得る。第３のスペーサ構造１３６ｃのその一部分を除去することによって、ＣＭＰは、ダミーゲート３０４の表面のようなダミーゲート３０４を露出し得る。加えて、または代替的に、第３のスペーサ構造１３６ｃのその一部分を除去することによって、ＣＭＰは誘電材料の表面を露出し得る。
【００５１】
図２２を参照すると、ダミーゲートが除去された後の半導体デバイスを製作する第２のプロセスの少なくとも１つの段階の第８の説明のための図が示されており、全体的に２２００と指定される。図２２は、半導体デバイスのフィンを通る断面２２５０も示す。キャビティ２２４４を築くために、ダミーゲート３０４が除去され得る。たとえば、ダミーゲート３０４は、チャネル領域と関連付けられる基板１０６の少なくとも一部分（たとえば、フィン）を露出するために、エッチングされ得る。ダミーゲート３０４は、ドライエッチング、ウェットエッチング、またはこれらの組合せを使用して除去され得る。
【００５２】
図２３を参照すると、ゲートを形成した後の半導体デバイスを製作する第２のプロセスの少なくとも１つの段階の第９の説明のための図が示されており、全体的に２３００と指定される。図２３は、半導体デバイスのフィンを通る断面２３５０も示す。ゲート１５０が、図２２のキャビティ２２４４に形成（たとえば、堆積）され得る。たとえば、ゲート１５０は、図２２のキャビティ２２４４において露出される基板１０６の一部分（たとえば、フィン）に接して（たとえばそれを覆って）形成され得る。ゲート１５０は、高ｋ材料を含み得る。説明のための非限定的な実施形態として、ゲート１５０は、酸化物層、高ｋゲート誘電体、および／または金属ゲート層（たとえば、金属ゲート材料）のような、１つまたは複数の層（たとえば、１つまたは複数の材料）を含み得る。
【００５３】
図２４を参照すると、キャビティを形成した後の半導体デバイスを製作する第２のプロセスの少なくとも１つの段階の第１０の説明のための図が示されており、全体的に２４００と指定される。図２４は、半導体デバイスのフィンを通る断面２４５０も示す。キャビティ２４４６を生成するために、コンタクトのパターニングが実行され得る。たとえば、キャビティ２４４６（たとえば、トレンチ）を生成し、Ｓ／Ｄ領域１４０の一部分（たとえば、表面）を露出するために、エッチングプロセスが使用され得る。特定の実施形態では、キャビティ２４４６は、第２のスペーサ構造１３６ｂまたは第３のスペーサ構造１３６ｃの表面のような、スペーサ１３６の一部分を露出しない。
【００５４】
図２５を参照すると、コンタクトを形成した後の半導体デバイスを製作する第２のプロセスの少なくとも１つの段階の第１１の説明のための図が示されており、全体的に２５００と指定される。図２５は、半導体デバイスの線Ｂ−Ｂを通る断面２５５０も示す。コンタクト１８４が、図２４のキャビティ２４４６の中に形成され得る。コンタクト１８４はスペーサ１３６に接触しなくてよい。コンタクト１８４は金属材料であってよい。図２５の半導体デバイスは、図１Ｂの半導体デバイス１６０を含んでよく、またはそれに対応してよい。
【００５５】
半導体デバイスは有利なことに、ギャップ１２０を画定するスペーサ１３６を含み得る。ギャップ１２０は、寄生容量（たとえば、ゲート１５０とコンタクト１８４との間の容量のようなゲート容量）を低減し得る。加えて、ギャップ１２０は、画定されたギャップを有しないＦｉｎＦＥＴデバイスと比較して、ＡＣ性能の改善を実現し得る。
【００５６】
図２６を参照すると、誘電材料が堆積された後の、かつ平坦化が実行された後の半導体デバイスを製作する第３のプロセスの少なくとも１つの段階の第１の説明のための図が示されており、全体的に２６００と指定される。図２６は、半導体デバイスのフィンを通る断面２６５０も示す。誘電材料１８０が、ウェハ２０２の上に堆積され得る。たとえば、誘電材料１８０は、シリコン含有材料を含み得る。誘電材料１８０が堆積された後で、誘電材料１８０およびハードマスク３１０の一部分を除去するために、化学機械平坦化（ＣＭＰ）（たとえば、化学機械研磨）が実行され得る。ハードマスク３１０を除去することによって、ＣＭＰは、ダミーゲート３０４の表面のようなダミーゲート３０４を露出し得る。加えて、または代替的に、ＣＭＰは、スペーサ１３６の表面（たとえば、第１のスペーサ構造１３６ａおよび／または第２のスペーサ構造１３６ｂ）を露出し得る。
【００５７】
図２７を参照すると、ダミーゲートが除去された後の半導体デバイスを製作する第３のプロセスの少なくとも１つの段階の第２の説明のための図が示されており、全体的に２７００と指定される。図２７は、半導体デバイスのフィンを通る断面２７５０も示す。キャビティ２７４４を築くために、ダミーゲート３０４が除去され得る。たとえば、ダミーゲート３０４は、チャネル領域と関連付けられる基板１０６の少なくとも一部分（たとえば、フィン）を露出するために、エッチングされ得る。ダミーゲート３０４は、ドライエッチング、ウェットエッチング、またはこれらの組合せを使用して除去され得る。
【００５８】
図２８を参照すると、ゲートを形成した後の半導体デバイスを製作する第３のプロセスの少なくとも１つの段階の第３の説明のための図が示されており、全体的に２８００と指定される。図２８は、半導体デバイスのフィンを通る断面２８５０も示す。ゲート１５０が、図２７のキャビティ２７４４に形成（たとえば、堆積）され得る。たとえば、ゲート１５０は、図２７のキャビティ２７４４において露出される基板１０６の一部分（たとえば、フィン）に接して（たとえばそれを覆って）形成され得る。ゲート１５０は、高ｋ材料を含み得る。説明のための非限定的な実施形態として、ゲート１５０は、酸化物層、高ｋゲート誘電体、および／または金属ゲート層（たとえば、金属ゲート材料）のような、１つまたは複数の層（たとえば、１つまたは複数の材料）を含み得る。
【００５９】
図２９を参照すると、キャビティを形成した後の半導体を製作する第３のプロセスの少なくとも１つの段階の第３の説明のための図が示されており、全体的に２９００と指定される。図２９は、半導体デバイスのフィンを通る断面２９５０も示す。キャビティ２９４６を生成するために、コンタクトのパターニングが実行され得る。たとえば、キャビティ２９４６（たとえば、トレンチ）を生成し、Ｓ／Ｄ領域１４０の一部分（たとえば、表面）を露出するために、エッチングプロセスが使用され得る。特定の実施形態では、キャビティ２９４６は、第２のスペーサ構造１３６ｂの表面のような、スペーサ１３６の一部分を露出しない。
【００６０】
図３０を参照すると、コンタクトを形成する半導体デバイスを製作する第３のプロセスの少なくとも１つの段階の第５の説明のための図が示されており、全体的に３０００と指定される。図３０は、半導体デバイスのフィンを通る断面３０５０も示す。コンタクト１８４が、図２９のキャビティ２９４６の中に形成され得る。特定の実施形態では、コンタクト１８４はスペーサ１３６に接触しない。コンタクト１８４は金属材料であってよい。
【００６１】
図３１を参照すると、犠牲スペーサの一部分を露出した後の半導体を製作する第３のプロセスの少なくとも１つの段階の第６の説明のための図が示されており、全体的に３１００と指定される。図３１は、半導体デバイスのフィンを通る断面３１５０も含む。スペーサ１３６の一部分（第１のスペーサ構造１３６ａおよび第２のスペーサ構造１３６ｂを含む）は、犠牲スペーサ５２２の一部分を露出するように除去され得る。たとえば、スペーサ１３６の一部分は、犠牲スペーサ５２２の表面を露出するようにエッチングされ得る。スペーサ１３６のその一部分を除去することで、キャビティ３１４２が生成され得る。キャビティ１８４２は、ゲート１５０、第１のスペーサ構造１３６ａ、犠牲スペーサ５２２、第２のスペーサ構造１３６ｂ、誘電材料１８０、またはこれらの組合せによって画定され得る。スペーサ１３６のその一部分が犠牲スペーサ５２２を露出するように除去された後で、犠牲スペーサ５２２とゲート１５０との間に位置する第１のスペーサ構造１３６ａの一部分が露出され得る。加えて、スペーサ１３６のその一部分が犠牲スペーサ５２２を露出するように除去された後で、犠牲スペーサ５２２と誘電材料１８０との間に位置する第２のスペーサ構造１３６ｂの一部分が露出され得る。キャビティ３１４２は、犠牲スペーサ５２２がそれを通じて除去され得る、開口３１１２と関連付けられ得る。
【００６２】
図３２を参照すると、犠牲スペーサを除去した後の半導体デバイスを製作する第３のプロセスの少なくとも１つの段階の第７の説明のための図が示されており、全体的に３２００と指定される。図３２は、半導体デバイスのフィンを通る断面３２５０も示す。犠牲スペーサ５２２は、化学ガスまたは反応性ガスの化学反応を使用して除去され得る。たとえば、エッチング動作を実行することなく犠牲スペーサ５２２を除去するために、水素反応または標準的なクリーン１タイプが使用され得る。犠牲スペーサ５２２の除去は、第１のスペーサ構造１３６ａまたは第２のスペーサ構造１３６ｂに影響を与えない（たとえば、それらを除去する）ことがある。キャビティ３１４２が基板１０６（たとえば、フィン）および／またはＳ／Ｄ領域１４０によって画定されるように、犠牲スペーサ５２２の除去はキャビティ３１４２を延長し得る。
【００６３】
図３３を参照すると、第３のスペーサ材料を形成した後の、かつ平坦化が実行された後の半導体デバイスを製作する第３のプロセスの少なくとも１つの段階の第８の説明のための図が示されており、全体的に３３００と指定される。図３３は、半導体デバイスの線Ｃ−Ｃを通る断面３３５０も示す。第３のスペーサ構造１３６ｃは、半導体デバイスに接して形成され得る。たとえば、第３のスペーサ構造１３６ｃは、半導体デバイスにコンフォーマルに堆積され得る。第３のスペーサ構造１３６ｃは、図３２のキャビティ３１４２の中へと少なくとも途中まで延びてよく、犠牲スペーサ５２２がそれを通じて除去された開口３１１２を遮蔽（たとえば、閉鎖）してよい。開口３１１２を閉鎖することによって、ギャップ１２０（たとえば、エアギャップまたは真空ギャップ）は、第３のスペーサ構造１３６ｃ、第１のスペーサ構造１３６ａ、および／または第２のスペーサ構造１３６ｂによって画定され得る。ギャップ１２０はさらに、ウェハ２０２、基板１０６、および／またはＳ／Ｄ領域１４０によって画定され得る。加えて、または代替的に、ギャップ１２０はさらに、フィンによって画定され得る。
【００６４】
特定の実施形態では、第３のスペーサ構造１３６ｃは、窒化シリコン、または、炭素もしくはホウ素を含む窒化物のような別の窒化物を含む。第３のスペーサ構造１３６ｃは、第１のスペーサ構造１３６ａおよび／もしくは第２のスペーサ構造１３６ｂと同じ材料であってよく、または異なる材料であってよい。第３のスペーサ構造１３６ｃは、ギャップ１２０を築き画定するためのキャップまたは封止として動作するように構成され得る。図３２の半導体デバイスは、図１Ｂの半導体デバイス１６０を含んでよく、またはそれに対応してよい。
【００６５】
半導体デバイスは有利なことに、ギャップ１２０を画定するスペーサ１３６を含み得る。ギャップ１２０は、寄生容量（たとえば、ゲート１５０とコンタクト１８４との間の容量のようなゲート容量）を低減し得る。加えて、ギャップ１２０は、画定されたギャップを有しないＦｉｎＦＥＴデバイスと比較して、ＡＣ性能の改善を実現し得る。
【００６６】
図３４を参照すると、半導体デバイスを形成する方法３４００の第１の説明のための実施形態の流れ図が示されている。半導体は、説明のための非限定的な例として、１つまたは複数のフィンを含むＦｉｎＦＥＴのような電界効果トランジスタ（ＦＥＴ）、または、ｐ型金属酸化物半導体（ｐＭＯＳ）デバイスもしくはｎ型金属酸化物半導体（ｎＭＯＳ）デバイスのような金属酸化物半導体（ＭＯＳ）を含み得る。たとえば、半導体デバイスは、図１Ａの半導体デバイス１００、図１Ｂの半導体デバイス１６０、図２〜図１４によって示されるプロセスに従って形成された半導体デバイス、図１５〜図２５によって示されるプロセスに従って形成された半導体デバイス、または、図２６〜図３３によって示されるプロセスに従って形成された半導体デバイスを含み得る。
【００６７】
方法３４００は、３４０２において、半導体デバイスのダミーゲートに接して第１のスペーサ構造を形成するステップを含む。第１のスペーサ構造は、酸化物または窒化物を含み得る。ダミーゲートは、半導体デバイスの基板に接して形成され得る。たとえば、第１のスペーサ構造は、図１Ａ〜図１Ｂのスペーサ１３６、もしくは図１Ｂおよび図４の第１のスペーサ構造１３６ａ、もしくはこれらの組合せを含んでよく、またはこれらに対応してよい。ダミーゲートは、図３のダミーゲート３０４を含んでよく、またはそれに対応してよい。
【００６８】
方法３４００はさらに、３４０４において、第１のスペーサ材料に接して犠牲スペーサを形成するステップを含む。犠牲スペーサは、図５の犠牲スペーサ５２２を含んでよく、またはそれに対応してよい。
【００６９】
方法３４００はさらに、３４０６において、構造をエッチングして開口を生成するステップを含む。この構造は、犠牲スペーサに接触していてよい（たとえば、隣接していてよい）。この構造をエッチングすることで、犠牲スペーサの一部分が露出され得る。この構造は、図１Ａ〜図１Ｂの基板１０６のような基板（たとえば、基板のフィン部分）を含んでよく、または、この構造は、第１のスペーサ構造および／または第２のスペーサ構造を含んでよい。第２のスペーサ構造は、図１Ａ〜図１Ｂのスペーサ１３６、もしくは図１Ｂおよび図６の第２のスペーサ構造１３６ｂ、もしくはこれらの組合せを含んでよく、またはこれらに対応してよい。開口は、図７の開口７１２、図１８の開口１８１２、または図３１の開口３１１２に対応し得る。
【００７０】
方法３４００はさらに、３４０８において、開口を介して犠牲スペーサを除去するステップと、材料を堆積して開口を閉鎖しギャップを画定するステップとを含む。犠牲スペーサ５２２は、化学ガスまたは反応性ガスの化学反応を使用して除去され得る。たとえば、エッチング動作を実行することなく犠牲スペーサ５２２を除去するために、水素反応または標準的なクリーン１タイプが使用され得る。材料は、エピタキシャル成長されることによって、たとえば基板上にエピタキシャル成長されることによって、堆積され得る。材料は、図１Ａ〜図１Ｂのソース／ドレイン領域１４０のソース／ドレイン材料、または、図１Ｂの第３のスペーサ構造１３６ｃの材料を含み得る。ギャップは、図１Ａ〜図１Ｂのギャップ１２０を含んでよく、またはそれに対応してよい。ギャップは、図１Ａ〜図１Ｂのソース／ドレイン領域１４０のような、半導体デバイスのソース／ドレイン領域の一部分によって画定され得る。ギャップは、半導体デバイスのゲートとソース／ドレイン領域に結合されるコンタクトとの間に配置され得る。ギャップは、半導体デバイスと関連付けられる寄生容量を低減し得る。
【００７１】
特定の実施形態では、第２のスペーサ構造は犠牲スペーサに接して形成され得る。たとえば、第２のスペーサ構造は、第１のスペーサ構造の一部分に接して形成され得る。半導体デバイスのスペーサ（たとえば、図１Ｂのスペーサ１３６）は、少なくとも第１のスペーサ構造および第２のスペーサ構造を含む。第１のスペーサ構造および第２のスペーサ構造は、同じ材料を含み得る。材料の一部分は、第１のスペーサ構造と第２のスペーサ構造との間に配置され得る。第１のスペーサ構造および第２のスペーサ構造は、ギャップを画定し得る。
【００７２】
別の特定の実施形態では、方法３４００は、開口を築くことを含み得る。開口は、半導体デバイスのフィンの一部分（たとえば、図７の開口７１２）のような、基板の一部分を除去することによって生成され得る。代替的に、開口は、第１のスペーサ構造の一部分、第２のスペーサ構造の一部分、犠牲スペーサの一部分、またはこれらの組合せ（たとえば、図１８の開口１８１２または図３１の開口３１１２）を除去することによって生成され得る。たとえば、開口は、第１のスペーサ構造、第２のスペーサ構造、誘電層、ダミーゲート、またはこれらの組合せによって画定され得る。別の例として、開口は、第１のスペーサ構造、第２のスペーサ構造、誘電層、ゲート、またはこれらの組合せによって画定され得る。
【００７３】
別の特定の実施形態では、図１１のキャビティ１１４４、図２２のキャビティ２２４４、または図２７のキャビティ２７４４のようなキャビティを生成するために、ダミーゲートが除去され得る。たとえば、犠牲スペーサを除去する前に、ダミーゲートが除去され得る。別の例として、ダミーゲートを除去する前に、犠牲スペーサが除去され得る。ゲートは、図１Ａ〜図１Ｂのゲート１５０のように、キャビティ中に形成され得る。ゲートは、半導体デバイスのフィンに含まれるチャネルのような、基板のチャネル領域に結合され得る。ゲートは高Ｋ材料を含み得る。図１Ａ〜図１Ｂのコンタクト１４８のようなコンタクトは、ゲートの形成に続いて形成され得る。コンタクトは、半導体デバイスのソース／ドレイン領域に電気的に結合され得る。
【００７４】
特定の実施形態では、ソース／ドレイン領域は、半導体デバイスの基板および図１Ａ〜図１Ｂの誘電材料１８０のような誘電層に接して形成され、ソース／ドレイン領域に堆積される。図１３のキャビティ１３４６、図２４のキャビティ２４４６、または図２９のキャビティ２９４６のようなキャビティを生成するために、誘電層の一部分が除去されてよく、コンタクトがキャビティ中に形成されてよい。たとえば、コンタクトは、犠牲スペーサを除去する前に形成され得る。別の例として、コンタクトは、犠牲スペーサを除去する前に形成され得る。
【００７５】
方法３４００は、半導体デバイスのゲートとコンタクトとの間に配置されるギャップを画定するために使用され得る。ギャップは、寄生容量（たとえば、ゲートとコンタクトとの間の容量のようなゲート容量）を低減し得る。加えて、ギャップは、画定されたギャップを有しない半導体デバイスと比較して、ＡＣ性能の改善を実現し得る。
【００７６】
図３５を参照すると、半導体デバイスを形成する方法３５００の説明のための実施形態の流れ図が示されている。たとえば、半導体デバイスは、図１Ｂの半導体デバイス１６０、または図２６〜図３３によって示されるプロセスに従って形成される半導体デバイスを含み得る。
【００７７】
方法３５００は、３５０２において、基板に対してシャロートレンチ分離を実行するステップを含み得る。たとえば、基板は、図１Ｂの基板１０６、図２のウェハ２０２、もしくはこれらの組合せを含んでよく、またはそれらに対応してよい。
【００７８】
方法３５００はさらに、３５０４において、基板の一部分を覆ってダミーゲートを形成するステップと、ダミーゲートに接してハードマスクを形成するステップとを含み得る。ダミーゲートおよびハードマスクは、それぞれ、図３のダミーゲート３０４およびハードマスク３１０を含んでよく、またはそれらに対応してよい。
【００７９】
方法３５００はまた、３５０６において、ダミーゲートに第１のスペーサ材料を堆積するステップを含み得る。第１のスペーサ材料は、ダミーゲートに直接堆積されてよく、かつ／または、ダミーゲートと接触していてよい。第１のスペーサ材料は、図１Ｂのスペーサ１３６（たとえば、第１のスペーサ構造１３６ａ）を含んでよく、またはそれに対応してよい。
【００８０】
方法３５００はさらに、３５０８において、第１のスペーサ材料に犠牲スペーサを堆積するステップを含み得る。犠牲スペーサは、第１のスペーサ材料に直接堆積されてよく、かつ／または、第１のスペーサ材料と接触していてよい。犠牲スペーサは、図５の犠牲スペーサ５２２を含んでよく、またはそれに対応してよい。
【００８１】
方法３５００はまた、３５１０において、犠牲スペーサに第２のスペーサ材料を堆積するステップを含み得る。第２のスペーサは、第１のスペーサ材料、犠牲スペーサ、もしくはこれらの組合せに直接堆積されてよく、かつ／または、それらと接触していてよい。第２のスペーサは、図１Ｂのスペーサ１３６（たとえば、第２のスペーサ構造１３６ｂ）を含んでよく、またはそれに対応してよい。第２のスペーサ材料が堆積された後で、エッチングプロセスが実行され得る。
【００８２】
方法３５００はさらに、３５１２において、基板の一部分を除去するステップを含み得る。除去される基板のその一部分は、半導体デバイスのソース／ドレイン領域に対応し得る。加えて、または代替的に、除去される基板のその一部分は、基板のフィンの一部分を含んでよく、またはそれに対応してよい。
【００８３】
方法３５００はまた、３５１４において、ソース／ドレイン領域を形成するステップと、誘電材料を堆積するステップとを含み得る。ソース／ドレイン領域および誘電材料は、それぞれ、図１Ｂのソース／ドレイン領域１４０および図１Ｂの誘電材料１８０を含んでよく、またはそれらに対応してよい。誘電材料が堆積された後で、誘電材料およびハードマスクの一部分を除去するために、化学機械平坦化（ＣＭＰ）（たとえば、化学機械研磨）プロセスが実行され得る。ハードマスクを除去することによって、ＣＭＰは、ダミーゲートの表面のようなダミーゲートを露出し得る。
【００８４】
方法３５００はさらに、３５１６において、ダミーゲートを除去してキャビティを築くステップと、３５１８において、キャビティ中にゲートを形成するステップとを含み得る。キャビティは、図２７のキャビティ２７４４を含んでよく、またはそれに対応してよい。ゲートは、図１Ｂのゲート１５０を含んでよく、またはそれに対応してよい。
【００８５】
方法３５００はまた、３５２０において、コンタクトを形成するステップを含み得る。コンタクトを形成するために、誘電材料の一部分が、図２９のキャビティ２９４６のようなキャビティ（たとえば、トレンチ）を形成するように除去されてよく、コンタクトがキャビティ中に形成されてよい。コンタクトは、図１Ｂのコンタクト１８４を含んでよく、またはそれに対応してよい。
【００８６】
方法３５００はさらに、３５２２において、犠牲スペーサの一部分を露出するステップと、３５２４において、犠牲スペーサを除去するステップとを含み得る。犠牲スペーサは、スペーサの一部分（第１のスペーサ材料および第２のスペーサ材料を含む）を除去することによって露出され得る。たとえば、スペーサのその一部分を除去するステップは、第１のスペーサ材料の一部分、第２のスペーサ材料の一部分、またはこれらの組合せを除去するステップを含み得る。スペーサのその一部分の除去は、犠牲スペーサがそれを通じて除去され得る、図３１の開口３１１２のような開口を築き得る。
【００８７】
方法３５００はまた、３５２６において、第３のスペーサ材料を堆積するステップを含み得る。第３のスペーサ材料が、開口を閉鎖（たとえば、充填）するように堆積され得る。開口を閉鎖するステップは、エアギャップまたは真空ギャップのようなギャップを画定し得る。ギャップは、図１Ｂのギャップ１２０を含んでよく、またはそれに対応してよい。第３のスペーサ材料は、第３のスペーサ構造１３６ｃを含んでよく、またはそれに対応してよい。第３のスペーサ材料が堆積された後で、第３のスペーサ材料の一部分を除去するために、ＣＭＰプロセスが実行され得る。
【００８８】
方法３５００は、半導体デバイスのゲートとコンタクトとの間に配置されるギャップを画定するために使用され得る。ギャップは、寄生容量（たとえば、ゲートとコンタクトとの間の容量のようなゲート容量）を低減し得る。加えて、ギャップは、画定されたギャップを有しない半導体デバイスと比較して、ＡＣ性能の改善を実現し得る。
【００８９】
図３６を参照すると、半導体デバイスを形成する方法３６００の説明のための実施形態の流れ図が示されている。たとえば、半導体デバイスは、図１Ｂの半導体デバイス１６０、または図１５〜図２５によって示されるプロセスに従って形成される半導体デバイスを含み得る。
【００９０】
方法３６００は、３６０２において、ソース／ドレイン領域を形成するステップと、誘電材料を堆積するステップとを含み得る。ソース／ドレイン領域および誘電材料は、それぞれ、図１Ｂのソース／ドレイン領域１４０および図１Ｂの誘電材料１８０を含んでよく、またはそれらに対応してよい。誘電材料が堆積された後で、誘電材料およびハードマスクの一部分を除去するために、化学機械平坦化（ＣＭＰ）（たとえば、化学機械研磨）プロセスが実行され得る。ハードマスクを除去することによって、ＣＭＰは、ダミーゲートの表面のようなダミーゲートを露出し得る。代替的に、または加えて、ＣＭＰプロセスは、第１のスペーサ材料および第２のスペーサ材料によって形成されるスペーサの表面のようなスペーサを露出し得る。第１のスペーサ材料および第２のスペーサ材料は、それぞれ、第１のスペーサ構造１３６ａおよび図１Ｂの第２のスペーサ構造１３６ｂを含んでよく、またはそれらに対応してよい。
【００９１】
方法３６００はさらに、３６０４において、犠牲スペーサの一部分を露出するステップと、３６０６において、犠牲スペーサを除去するステップとを含み得る。犠牲スペーサは、スペーサの一部分（第１のスペーサ材料および第２のスペーサ材料を含む）を除去することによって露出され得る。たとえば、スペーサのその一部分を除去するステップは、第１のスペーサ材料の一部分、第２のスペーサ材料の一部分、またはこれらの組合せを除去するステップを含み得る。スペーサのその一部分の除去は、犠牲スペーサがそれを通じて除去され得る、図１８の開口１８１２のような開口を築き得る。
【００９２】
方法３６００はまた、３６０８において、第３のスペーサ材料を堆積するステップを含み得る。第３のスペーサ材料が、開口を閉鎖（たとえば、充填）するように堆積され得る。開口を閉鎖するステップは、エアギャップまたは真空ギャップのようなギャップを画定し得る。ギャップは、図１Ｂのギャップ１２０を含んでよく、またはそれに対応してよい。第３のスペーサ材料は、図１Ｂの第３のスペーサ構造１３６ｃを含んでよく、またはそれに対応してよい。第３のスペーサ材料が堆積された後で、第３のスペーサ材料の一部分を除去するために、ＣＭＰプロセスが実行され得る。
【００９３】
方法３６００はまた、３６１０において、ダミーゲートを除去してキャビティを築くステップと、３６１２において、キャビティ中にゲートを形成するステップとを含み得る。キャビティは、図２２のキャビティ２２４４を含んでよく、またはそれに対応してよい。ゲートは、図１Ｂのゲート１５０を含んでよく、またはそれに対応してよい。
【００９４】
方法３６００はさらに、３６１４において、コンタクトを形成するステップを含み得る。コンタクトを形成するために、誘電材料の一部分が、図２４のキャビティ２４４６のようなキャビティ（たとえば、トレンチ）を形成するように除去されてよく、コンタクトがキャビティ中に形成されてよい。コンタクトは、図１Ｂのコンタクト１８４を含んでよく、またはそれに対応してよい。
【００９５】
方法３６００は、半導体デバイスのゲートとコンタクトとの間に配置されるギャップを画定するために使用され得る。ギャップは、寄生容量（たとえば、ゲートとコンタクトとの間の容量のようなゲート容量）を低減し得る。加えて、ギャップは、画定されたギャップを有しない半導体デバイスと比較して、ＡＣ性能の改善を実現し得る。
【００９６】
図３７を参照すると、半導体デバイスを形成する方法３７００の説明のための実施形態の流れ図が示されている。たとえば、半導体デバイスは、図１Ａの半導体デバイス１００、または図２〜図１４によって示されるプロセスに従って形成される半導体デバイスを含み得る。
【００９７】
方法３７００はさらに、３７０２において、開口を介して犠牲スペーサを除去するステップを含み得る。犠牲スペーサは、図５の犠牲スペーサ５２２を含んでよく、またはそれに対応してよい。開口は、図７の開口７１２を含んでよく、またはそれに対応してよい。
【００９８】
方法３７００はさらに、３７０４において、ソース／ドレイン領域を形成するステップと、誘電材料を堆積するステップとを含み得る。ソース／ドレイン領域は、ソース／ドレイン領域をエピタキシャル成長することによって形成され得る。ソース／ドレイン領域を形成するステップは、開口を閉鎖し、エアギャップまたは真空ギャップのようなギャップを画定し得る。ソース／ドレイン領域および誘電材料は、それぞれ、図１Ａのソース／ドレイン領域１４０および図１Ａの誘電材料１８０を含んでよく、またはそれらに対応してよい。誘電材料が堆積された後で、誘電材料およびハードマスクの一部分を除去するために、化学機械平坦化（ＣＭＰ）（たとえば、化学機械研磨）プロセスが実行され得る。ハードマスクを除去することによって、ＣＭＰは、ダミーゲートの表面のようなダミーゲートを露出し得る。
【００９９】
方法３７００はまた、３７０６において、ダミーゲートを除去してキャビティを築くステップと、３７０８において、キャビティ中にゲートを形成するステップとを含み得る。キャビティは、図１１のキャビティ１１４４を含んでよく、またはそれに対応してよい。ゲートは、図１Ａのゲート１５０を含んでよく、またはそれに対応してよい。
【０１００】
方法３７００はさらに、３７１０において、コンタクトを形成するステップを含み得る。コンタクトを形成するために、誘電材料の一部分が、図１３のキャビティ１３４６のようなキャビティ（たとえば、トレンチ）を形成するように除去されてよく、コンタクトがキャビティ中に形成されてよい。コンタクトは、図１Ａのコンタクト１８４を含んでよく、またはそれに対応してよい。
【０１０１】
方法３７００は、半導体デバイスのゲートとコンタクトとの間に配置されるギャップを画定するために使用され得る。ギャップは、寄生容量（たとえば、ゲートとコンタクトとの間の容量のようなゲート容量）を低減し得る。加えて、ギャップは、画定されたギャップを有しない半導体デバイスと比較して、ＡＣ性能の改善を実現し得る。
【０１０２】
図３４〜図３７の方法は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）デバイス、特定用途向け集積回路（ＡＳＩＣ）、中央処理装置（ＣＰＵ）のような処理ユニット、デジタル信号プロセッサ（ＤＳＰ）、コントローラ、別のハードウェアデバイス、ファームウェアデバイス、またはこれらの任意の組合せによって実施され得る。例として、図３４〜図３７の方法は、製作機器を制御するための命令を実行する、１つまたは複数のプロセッサによって実行され得る。
【０１０３】
図３８を参照すると、ワイヤレス通信デバイス３８００の特定の例示的実施形態のブロック図が示されている。デバイス３８００は、図１Ａの半導体デバイス１００、図１Ｂの半導体デバイス１６０、図２〜図１４によって示されるプロセスに従って形成された半導体デバイス、図１５〜図２５によって示されるプロセスに従って形成された半導体デバイス、図２６〜図３３によって示されるプロセスに従って形成された半導体デバイス、図３４〜図３７の方法の少なくとも１つを使用して形成された半導体デバイス、または、これらの組合せを含み得る。
【０１０４】
デバイス３８００は、メモリ３８３２に結合された、デジタル信号プロセッサ（ＤＳＰ）のようなプロセッサ３８１０を含む。プロセッサ３８１０は、半導体デバイス３８６４を含み得る。たとえば、半導体デバイス３８６４は、図１Ａの半導体デバイス１００、図１Ｂの半導体デバイス１６０、図２〜図１４によって示されるプロセスに従って形成された半導体デバイス、図１５〜図２５によって示されるプロセスに従って形成された半導体デバイス、図２６〜図３３によって示されるプロセスに従って形成された半導体デバイス、図３４〜図３７の方法の少なくとも１つを使用して形成された半導体デバイス、または、これらの組合せであり得る。
【０１０５】
メモリ３８３２は、コンピュータ可読命令またはプロセッサ可読命令のような、命令３８６８（たとえば、実行可能命令）を含む。命令３８６８は、プロセッサ３８１０のようなコンピュータによって実行可能である１つまたは複数の命令を含み得る。
【０１０６】
図３８はまた、プロセッサ３８１０とディスプレイ３８２８とに結合されたディスプレイコントローラ３８２６を示す。コーダ／デコーダ（コーデック）３８３４は、プロセッサ３８１０にも結合され得る。スピーカー３８３６およびマイクロフォン３８３８は、コーデック３８３４に結合され得る。
【０１０７】
図３８はまた、ワイヤレスコントローラのようなワイヤレスインターフェース３８４０がプロセッサ３８１０とアンテナ３８４２とに結合され得ることを示す。特定の実施形態では、プロセッサ３８１０、ディスプレイコントローラ３８２６、メモリ３８３２、コーデック３８３４、およびワイヤレスインターフェース３８４０が、システムインパッケージまたはシステムオンチップデバイス３８２２に含まれる。特定の実施形態では、入力デバイス３８３０および電源３８４４がシステムオンチップデバイス３８２２に結合される。その上、特定の実施形態では、図３８に示されるように、ディスプレイ３８２８、入力デバイス３８３０、スピーカー３８３６、マイクロフォン３８３８、アンテナ３８４２、および電源３８４４は、システムオンチップデバイス３８２２の外部にある。しかしながら、ディスプレイ３８２８、入力デバイス３８３０、スピーカー３８３６、マイクロフォン３８３８、アンテナ３８４２、および電源３８４４の各々は、インターフェースまたはコントローラのようなシステムオンチップデバイス３８２２の構成要素に結合され得る。半導体デバイス３８６４はプロセッサ３８１０に含まれるものとして示されるが、半導体デバイス３８６４は、デバイス３８００の別の構成要素またはデバイス３８００に結合された構成要素に含まれ得る。たとえば、半導体デバイス３８６４は、メモリ３８３２、ワイヤレスインターフェース３８４０、電源３８４４、入力デバイス３８３０、ディスプレイ３８２８、ディスプレイコントローラ３８２６、コーデック３８３４、スピーカー３８３６、またはマイクロフォン３８３８に含まれ得る。
【０１０８】
図１〜図３８の説明された実施形態の１つまたは複数とともに、半導体デバイスのチャネル領域を活性化するための手段を含み得る装置が開示される。チャネル領域は、半導体デバイスのソース／ドレイン領域に結合され得る。活性化するための手段は、図１Ａ〜図１Ｂのゲート１５０、チャネル領域を活性化するように構成される１つまたは複数の他の構造、デバイス、もしくは回路、またはこれらの任意の組合せに対応し得る。
【０１０９】
装置はまた、電流を導通させるための手段を含み得る。導通させるための手段は、ソース／ドレイン領域に結合され得る。ソース／ドレイン領域は、活性化するための手段と導通させるための手段との間に配置されたギャップを画定し得る。ギャップの高さは、チャネル領域を活性化するための手段の高さ未満である。導通させるための手段は、図１Ａ〜図１Ｂのコンタクト１８４、電流を導通させるように構成される１つまたは複数の他の構造、デバイス、もしくは回路、またはこれらの任意の組合せに対応し得る。
【０１１０】
図１〜図３８の説明された実施形態とともに、３４０２における図３４の方法３４００もしくは３５０６における図３５の方法３５００によって説明されたような、または、ダミーゲートに第１のスペーサ構造の第１のスペーサ材料を堆積することによる、または、ダミーゲートへの第１のスペーサ構造の第１のスペーサ材料のエピタキシャル成長による、または、半導体デバイスのダミーゲートに接して第１のスペーサ構造を形成するように構成される１つまたは複数の他のプロセスによる、またはこれらの任意の組合せによる、半導体デバイスのダミーゲートに接して第１のスペーサ構造を形成するための第１のステップを含み得る方法が開示される。
【０１１１】
方法はまた、３４０４における図３４の方法３４００もしくは３５０８における図３５の方法３５００によって説明されたような、または、第１のスペーサ構造に犠牲スペーサの犠牲スペーサ材料を堆積することによる、または、第１のスペーサ構造への犠牲スペーサの犠牲スペーサ材料のエピタキシャル成長による、または、第１のスペーサ構造に接して犠牲スペーサを形成するように構成される１つまたは複数の他のプロセスによる、または、これらの任意の組合せによる、第１のスペーサ構造に接して犠牲スペーサを形成するための第２のステップを含み得る。
【０１１２】
方法はまた、３４０６における図３４の方法３４００、３５２２における図３５の方法３５００、３６０４における図３６の方法３６００によって説明されたような、または、構造、基板の一部分、第１のスペーサ構造、および／もしくは第２のスペーサ構造をエッチングして開口を生成することによる、または、化学ガスもしくは反応性ガスの化学反応を使用して構造をエッチングすることによる、または、構造をエッチングするように構成される１つまたは複数のプロセッサによる、または、これらの任意の組合せによる、構造をエッチングして開口を生成する第３のステップを含み得る。
【０１１３】
方法はまた、３４０８における図３４の方法３４００、３５２４における図３５の方法３５００、３６０６における図３６の方法３６００、もしくは３７０２における図３７の方法３７００によって説明されるような、または、化学物質、水素反応、標準的なクリーン１タイプ、もしくは反応性ガスの化学反応を使用して開口を介して犠牲スペーサを除去することによる、または、開口を介して犠牲スペーサを除去するように構成される１つまたは複数の他のプロセスによる、または、これらの任意の組合せによる、開口を介して犠牲スペーサを除去するための第４のステップを含み得る。
【０１１４】
方法はまた、材料を堆積して開口を閉鎖するための第５のステップを含み得る。犠牲スペーサを除去して材料を堆積することで、ギャップが画定され得る。材料を堆積するための第５のステップは、３４０８における図３４の方法３４００、３５２６における図３５の方法３５００、３６０８における図３６の方法３６００、もしくは３７０４における図３７の方法３７００を実行するステップ、または、第３のスペーサ構造と関連付けられる第３のスペーサ材料を堆積して開口を閉鎖するステップ、または、開口を閉鎖するための第３のスペーサ構造の第３のスペーサ材料のエピタキシャル成長、または、ソース／ドレイン領域と関連付けられるソース／ドレイン材料を堆積して開口を閉鎖するステップ、または、ソース／ドレイン領域と関連付けられるソース／ドレイン材料をエピタキシャル成長して開口を閉鎖するステップ、または、材料を堆積して開口を閉鎖するように構成される１つまたは複数の他のプロセス、またはこれらの任意の組合せを含み得る。
【０１１５】
開示される実施形態の１つまたは複数が、通信デバイス、固定位置データユニット、モバイル位置データユニット、携帯電話、セルラー電話、衛星電話、コンピュータ、タブレット、ポータブルコンピュータ、またはデスクトップコンピュータを含み得る、デバイス３８００のようなシステムまたは装置において実装され得る。代替的に、または加えて、デバイス３８００は、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビジョン、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、データもしくはコンピュータ命令を記憶するか取り出す任意の他のデバイス、またはそれらの組合せを含み得る。別の説明のための非限定的な例として、システムまたは装置は、携帯電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニットのような遠隔ユニット、携帯情報端末のようなポータブルデータユニット、全地球測位システム（ＧＰＳ）対応デバイス、ナビゲーションデバイス、メータ読取り機器のような固定位置データユニット、またはデータもしくはコンピュータ命令を記憶するか取り出す任意の他のデバイス、またはそれらの任意の組合せを含み得る。
【０１１６】
上述の開示されるデバイスおよび機能は、コンピュータ可読媒体に記憶されたコンピュータファイル（たとえばＲＴＬ、ＧＤＳＩＩ、ＧＥＲＢＥＲなど）の中に設計および構成され得る。いくつかの、またはすべてのそのようなファイルが、そのようなファイルに基づいてデバイスを製作する製作関係者に提供され得る。得られる製品は半導体ウェハを含み、次いで半導体ウェハが半導体ダイへと切断され、半導体チップへとパッケージングされる。次いでチップが、上で説明されたデバイスにおいて利用される。図３９は、電子デバイス製造プロセス３９００の特定の説明のための実施形態を示す。
【０１１７】
物理的なデバイス情報３９０２が、製造プロセス３９００において、研究用コンピュータ３９０６などにおいて受け取られる。物理的なデバイス情報３９０２は、図１Ａの半導体デバイス１００、図１Ｂの半導体デバイス１６０、図２〜図１４によって示されるプロセスに従って形成された半導体デバイス、図１５〜図２５によって示されるプロセスに従って形成された半導体デバイス、図２６〜図３３によって示されるプロセスに従って形成された半導体デバイス、図３４〜図３７の方法の少なくとも１つを使用して形成された半導体デバイス、または、これらの組合せのような、半導体デバイスの少なくとも１つの物理特性を表す設計情報を含み得る。たとえば、物理的なデバイス情報３９０２は、研究用コンピュータ３９０６に接続されたユーザインターフェース３９０４を介して入力される物理パラメータ、材料特性、および構造情報を含み得る。研究用コンピュータ３９０６は、メモリ３９１０のようなコンピュータ可読媒体（たとえば、非一時的コンピュータ可読媒体）に結合された、１つまたは複数の処理コアのようなプロセッサ３９０８を含む。メモリ３９１０は、プロセッサ３９０８に、物理デバイス情報３９０２をファイルフォーマットに適合するように変換させ、ライブラリファイル３９１２を生成させるように実行可能なコンピュータ可読命令を記憶し得る。
【０１１８】
特定の実施形態では、ライブラリファイル３９１２は、変換された設計情報を含む、少なくとも１つのデータファイルを含む。たとえば、ライブラリファイル３９１２は、電子設計自動化（ＥＤＡ）ツール３９２０とともに使用するために提供される、図１Ａの半導体デバイス１００、図１Ｂの半導体デバイス１６０、図２〜図１４によって示されるプロセスに従って形成された半導体デバイス、図１５〜図２５によって示されるプロセスに従って形成された半導体デバイス、図２６〜図３３によって示されるプロセスに従って形成された半導体デバイス、図３４〜図３７の方法の少なくとも１つを使用して形成された半導体デバイス、または、これらの組合せを含むデバイスを含む半導体デバイスのライブラリを含み得る。
【０１１９】
ライブラリファイル３９１２は、メモリ３９１８に結合された、１つまたは複数の処理コアのようなプロセッサ３９１６を含む設計用コンピュータ３９１４において、ＥＤＡツール３９２０とともに使用され得る。ＥＤＡツール３９２０は、ライブラリファイル３９１２の、図１Ａの半導体デバイス１００、図１Ｂの半導体デバイス１６０、図２〜図１４によって示されるプロセスに従って形成された半導体デバイス、図１５〜図２５によって示されるプロセスに従って形成された半導体デバイス、図２６〜図３３によって示されるプロセスに従って形成された半導体デバイス、図３４〜図３７の方法の少なくとも１つを使用して形成された半導体デバイス、またはこれらの組合せを含む回路を設計用コンピュータ３９１４のユーザが設計することを可能にするための、プロセッサ実行可能命令としてメモリ３９１８に記憶され得る。たとえば、設計用コンピュータ３９１４のユーザが、設計用コンピュータ３９１４に結合されたユーザインターフェース３９２４を介して回路設計情報３９２２を入力し得る。回路設計情報３９２２は、図１Ａの半導体デバイス１００、図１Ｂの半導体デバイス１６０、図２〜図１４によって示されるプロセスに従って形成された半導体デバイス、図１５〜図２５によって示されるプロセスに従って形成された半導体デバイス、図２６〜図３３によって示されるプロセスに従って形成された半導体デバイス、図３４〜図３７の方法の少なくとも１つを使用して形成された半導体デバイス、またはこれらの組合せのような半導体デバイスの、少なくとも１つの物理特性を表す設計情報を含み得る。例示すると、回路設計特性は、特定の回路の識別および回路設計における他の要素に対する関係、位置情報、フィーチャのサイズ情報、相互接続情報、または半導体デバイスの物理的特性を表す他の情報を含み得る。
【０１２０】
設計用コンピュータ３９１４は、回路設計情報３９２２を含む設計情報をファイルフォーマットに準拠するように変換するように構成され得る。例示すると、ファイルフォーマットは、平面の幾何学的形状、テキストラベル、およびグラフィックデータシステム（ＧＤＳＩＩ）ファイルフォーマットのような階層的なフォーマットでの回路レイアウトについての他の情報を表す、データベースのバイナリファイルフォーマットを含み得る。設計用コンピュータ３９１４は、他の回路または情報に加えて、図１Ａの半導体デバイス１００、図１Ｂの半導体デバイス１６０、図２〜図１４によって示されるプロセスに従って形成された半導体デバイス、図１５〜図２５によって示されるプロセスに従って形成された半導体デバイス、図２６〜図３３によって示されるプロセスに従って形成された半導体デバイス、図３４〜図３７の方法の少なくとも１つを使用して形成された半導体デバイス、またはこれらの組合せを記述する情報を含むＧＤＳＩＩファイル３９２６のような変換された設計情報を含む、データファイルを生成するように構成され得る。例示すると、データファイルは、図１Ａの半導体デバイス１００、図１Ｂの半導体デバイス１６０、図２〜図１４によって示されるプロセスに従って形成された半導体デバイス、図１５〜図２５によって示されるプロセスに従って形成された半導体デバイス、図２６〜図３３によって示されるプロセスに従って形成された半導体デバイス、図３４〜図３７の方法の少なくとも１つを使用して形成された半導体デバイス、または、これらの組合せを含み、かつシステムオンチップ（ＳＯＣ）内の追加の電子回路および構成要素も含む、ＳＯＣに対応する情報を含み得る。
【０１２１】
ＧＤＳＩＩファイル３９２６は、ＧＤＳＩＩファイル３９２６の中の変換された情報に従って、図１Ａの半導体デバイス１００、図１Ｂの半導体デバイス１６０、図２〜図１４によって示されるプロセスに従って形成された半導体デバイス、図１５〜図２５によって示されるプロセスに従って形成された半導体デバイス、図２６〜図３３によって示されるプロセスに従って形成された半導体デバイス、図３４〜図３７の方法の少なくとも１つを使用して形成された半導体デバイス、またはこれらの組合せを製造するための、製作プロセス３９２８において受け取られ得る。たとえば、デバイス製造プロセスは、代表的なマスク３９３２として示される、フォトリソグラフィプロセスとともに使用されることになるマスクのような、１つまたは複数のマスクを生成するために、マスク製造業者３９３０にＧＤＳＩＩファイル３９２６を提供することを含み得る。マスク３９３２は、１つまたは複数のウェハ３９３３を生成するために製作プロセスの間に使用されてよく、１つまたは複数のウェハ３９３３は、試験され、代表的なダイ３９３６のようなダイへと分離されてよい。ダイ３９３６は、図１Ａの半導体デバイス１００、図１Ｂの半導体デバイス１６０、図２〜図１４によって示されるプロセスに従って形成された半導体デバイス、図１５〜図２５によって示されるプロセスに従って形成された半導体デバイス、図２６〜図３３によって示されるプロセスに従って形成された半導体デバイス、図３４〜図３７の方法の少なくとも１つを使用して形成された半導体デバイス、またはこれらの組合せを含むデバイスを含む、回路を含む。
【０１２２】
たとえば、製作プロセス３９２８は、製作プロセス３９２８を開始および／または制御するための、プロセッサ３９３４およびメモリ３９３５を含み得る。メモリ３９３５は、コンピュータ可読命令またはプロセッサ可読命令のような、実行可能命令を含み得る。実行可能命令は、プロセッサ３９３４のようなコンピュータによって実行可能な１つまたは複数の命令を含み得る。
【０１２３】
製作プロセス３９２８は、完全に自動化された、または部分的に自動化された製作システムによって実施され得る。たとえば、製作プロセス３９２８は、スケジュールに従って自動化され得る。製作システムは、半導体デバイスを形成するために１つまたは複数の動作を実行するための製作機器（たとえば、処理ツール）を含み得る。たとえば、製作機器は、１つまたは複数の材料を堆積し、１つまたは複数の材料をエピタキシャル成長し、１つまたは複数の材料をコンフォーマルに堆積し、ハードマスクを塗布し、エッチングマスクを塗布し、エッチングを実行し、平坦化を実行し、ダミーゲート積層体を形成し、ゲート積層体を形成し、標準的なクリーン１タイプを実行するなどするように構成され得る。
【０１２４】
製作システム（たとえば、製作プロセス３９２８を実行する自動化されたシステム）は、分散型アーキテクチャ（たとえば、階層構造）を有し得る。たとえば、製作システムは、分散型アーキテクチャに従って分散された、プロセッサ３９３４のような１つもしくは複数のプロセッサ、メモリ３９３５のような１つもしくは複数のメモリ、および／またはコントローラを含み得る。分散型アーキテクチャは、１つまたは複数の低レベルシステムの動作を制御または開始する高レベルプロセッサを含み得る。たとえば、製作プロセス３９２８の高レベル部分は、プロセッサ３９３４のような１つまたは複数のプロセッサを含んでよく、低レベルシステムは各々、１つまたは複数の対応するコントローラを含んでよく、または、１つまたは複数の対応するコントローラによって制御されてよい。特定の低レベルシステムの特定のコントローラは、特定の高レベルシステムから１つまたは複数の命令（たとえば、コマンド）を受信することができ、サブコマンドを下位のモジュールまたはプロセスツールに出すことができ、特定の高レベルシステムに状態データを通信し戻すことができる。１つまたは複数の低レベルシステムの各々は、製作機器の１つまたは複数の対応する部分（たとえば、処理ツール）と関連付けられ得る。特定の実施形態では、製作システムは、製作システム内に分散された複数のプロセッサを含み得る。たとえば、低レベルシステム構成要素のコントローラは、プロセッサ３９３４のようなプロセッサを含み得る。
【０１２５】
代替的には、プロセッサ３９３４は、製作システムの高レベルシステム、サブシステム、または構成要素の一部であり得る。別の実施形態では、プロセッサ３９３４は、製作システムの様々なレベルおよび構成要素における分散処理を含む。
【０１２６】
したがって、プロセッサ３９３４は、プロセッサ３９３４によって実行されると、プロセッサ３９３４に半導体デバイスの形成を開始または制御させるプロセッサ実行可能命令を含んでよく、半導体デバイスは、半導体デバイスのダミーゲートに接して第１のスペーサ構造を形成することによって、第１のスペーサ構造に接して犠牲スペーサを形成することによって、開口を介して犠牲スペーサを除去することによって、材料を堆積してその材料がギャップを画定する開口を閉鎖することによって、形成される。たとえば、第１のスペーサ構造は、分子線エピタキシャル成長ツール、流動性化学蒸着（ＦＣＶＤ）ツール、コンフォーマル堆積ツール、またはスピンオン堆積ツールのような、１つまたは複数のドーピングツールによって形成され得る。別の例として、犠牲スペーサは、分子線エピタキシャル成長ツール、流動性化学蒸着（ＦＣＶＤ）ツール、コンフォーマル堆積ツール、またはスピンオン堆積ツールのような、１つまたは複数の堆積ツールによって形成され得る。別の例として、犠牲スペーサは、化学除去ツール、反応性ガス除去ツール、水素反応除去ツール、または標準的なクリーン１タイプ除去ツールのような、１つまたは複数の除去ツールによって除去され得る。別の例として、材料は、分子線エピタキシャル成長ツール、流動性化学蒸着（ＦＣＶＤ）ツール、コンフォーマル堆積ツール、またはスピンオン堆積ツールのような、１つまたは複数の堆積ツールによって堆積され得る。
【０１２７】
メモリ３９３５に含まれる実行可能命令は、図１Ａの半導体デバイス１００、図１Ｂの半導体デバイス１６０、図２〜図１４によって示されるプロセスに従って形成された半導体デバイス、図１５〜図２５によって示されるプロセスに従って形成された半導体デバイス、図２６〜図３３によって示されるプロセスに従って形成された半導体デバイス、図３４〜図３７の方法の少なくとも１つを使用して形成された半導体デバイス、またはこれらの組合せのような半導体デバイスの形成を、プロセッサ３９３４が開始することを可能にし得る。特定の実施形態では、メモリ３９３５は、図２〜図３３に示されるプロセスのいずれかの少なくとも一部分、図３４〜図３７の方法のいずれかの少なくとも一部分、またはこれらの任意の組合せに従って、電界効果トランジスタ（ＦＥＴ）または相補型金属酸化物半導体（ＣＭＯＳ）デバイスのような半導体デバイスの形成をプロセッサ３９３４に開始させるようにプロセッサ３９３４によって実行可能な、コンピュータ実行可能命令を記憶する非一時的コンピュータ可読媒体である。たとえば、コンピュータ実行可能命令は、プロセッサ３９３４に半導体デバイスの形成を開始させるように実行可能であり得る。半導体デバイスは、半導体デバイスのダミーゲートに接して第１のスペーサ構造を形成することによって、第１のスペーサ構造に接して犠牲スペーサを形成することによって、構造をエッチングして開口を生成することによって、開口を介して犠牲スペーサを除去することによって、および、材料を堆積してその材料がギャップを画定する開口を閉鎖することによって、形成され得る。
【０１２８】
説明のための例として、プロセッサ３９３４は、半導体デバイスのダミーゲートに接して第１のスペーサ構造を形成するための、第１のステップを開始または制御することができる。たとえば、プロセッサ３９３４は、半導体デバイスのダミーゲートに接して第１のスペーサ構造を形成するための第１のステップを実行するように製作機器の１つまたは複数の部分を制御する、１つまたは複数のコントローラに埋め込まれてよく、またはそれらに結合されてよい。プロセッサ３９３４は、３４０２における図３４の方法３４００、３５０６における図３５の方法３５００によって説明されたような１つまたは複数のプロセスを制御することによって、ダミーゲートへの第１のスペーサ構造の第１のスペーサ材料のエピタキシャル堆積を制御することによって、ダミーゲートへの第１のスペーサ構造の第１のスペーサ材料の堆積を制御することによって、半導体デバイスのダミーゲートに接して第１のスペーサ構造を形成するように構成される１つまたは複数の他のプロセスを制御することによって、またはこれらの任意の組合せによって、半導体デバイスのダミーゲートに接して第１のスペーサ構造を形成するための第１のステップを制御することができる。
【０１２９】
プロセッサ３９３４はまた、第１のスペーサ構造に接して犠牲スペーサを形成するための第２のステップを制御することができる。たとえば、プロセッサ３９３４は、第１のスペーサ構造に接して犠牲スペーサを形成するための第２のステップを実行するように製作機器の１つまたは複数の部分を制御する、１つまたは複数のコントローラに埋め込まれてよく、またはそれらに結合されてよい。プロセッサ３９３４は、３４０４における図３４の方法３４００、３５０８における図３５の方法３５００によって説明されたような１つまたは複数のプロセスを制御することによって、少なくともキャビティにおける高移動度チャネル材料の堆積を制御することによって、キャビティにおける高移動度材料のエピタキシャル成長を制御することによって、第１のスペーサ構造に接して犠牲スペーサを形成するように構成される１つまたは複数の他のプロセスを制御することによって、またはこれらの組合せによって、第１のスペーサ構造に接して犠牲スペーサを形成するための第２のステップを制御することができる。
【０１３０】
プロセッサ３９３４はまた、構造をエッチングして開口を生成するための第３のステップを制御することができる。たとえば、プロセッサ３９３４は、構造をエッチングして開口を生成するための第３のステップを実行するように製作機器の１つまたは複数の部分を制御する、１つまたは複数のコントローラに埋め込まれてよく、またはそれらに結合されてよい。プロセッサ３９３４は、３４０６における図３４の方法３４００、３５２２における図３５の方法３５００、３６０４における図３６の方法３６００によって説明されたような１つまたは複数のプロセスを制御することによって、構造をエッチングして開口を生成することによって、基板の一部分をエッチングして開口を生成することによって、第１のスペーサ構造の一部分をエッチングして開口を生成することによって、第２のスペーサ構造の一部分をエッチングして開口を生成することによって、化学物質を使用して構造をエッチングすることによって、反応性ガスの化学反応を使用して構造をエッチングすることによって、構造をエッチングするように構成される１つまたは複数のプロセスによって、または、これらの組合せによって、構造をエッチングして開口を生成するための第３のステップを制御することができる。
【０１３１】
プロセッサ３９３４はまた、開口を介して犠牲スペーサを除去するための第４のステップを制御することができる。たとえば、プロセッサ３９３４は、開口を介して犠牲スペーサを除去するための第４のステップを実行するように製作機器の１つまたは複数の部分または構成要素を制御する、１つまたは複数のコントローラに埋め込まれてよく、またはそれらに結合されてよい。プロセッサ３９３４は、３４０８における図３４の方法３４００、３５２４における図３５の方法３５００、３６０６における図３６の方法３６００、または３７０２における図３７の方法３７００によって説明されるような１つまたは複数のプロセスを制御することによって、開口を介して犠牲スペーサの犠牲スペーサ材料の除去を制御することによって、開口を介して犠牲スペーサを除去するための化学物質の使用を制御することによって、開口を介して犠牲スペーサを除去するための反応性ガスの化学反応の使用を制御することによって、開口を介して犠牲スペーサを除去するための水素反応の使用を制御することによって、開口を介して犠牲スペーサを除去するための標準的なクリーン１タイプの使用を制御することによって、開口を介して犠牲スペーサを除去するように構成される１つまたは複数の他のプロセスを制御することによって、またはこれらの任意の組合せによって、開口を介して犠牲スペーサを除去するための第４のステップを制御することができる。
【０１３２】
プロセッサ３９３４はまた、材料を堆積して開口を閉鎖するための第５のステップを制御することができる。たとえば、プロセッサ３９３４は、材料を堆積して開口を閉鎖するための第５のステップを実行するように製作機器の１つまたは複数の部分を制御する、１つまたは複数のコントローラに埋め込まれてよく、またはそれらに結合されてよい。犠牲スペーサを除去して材料を堆積することで、ギャップが画定され得る。プロセッサ３９３４は、３４０８における図３４の方法３４００、３５２６における図３５の方法３５００、３６０８における図３６の方法３６００、３７０４における図３７の方法３７００によって説明されたような１つまたは複数のプロセスを制御することによって、開口を閉鎖するための第３のスペーサ構造と関連付けられる第３のスペーサ材料の堆積を制御することによって、開口を閉鎖するための第３のスペーサ構造の第３のスペーサ材料のエピタキシャル成長を制御することによって、開口を堆積するためのソース／ドレイン領域と関連付けられるソース／ドレイン材料の堆積を制御することによって、開口を閉鎖するためのソース／ドレイン領域と関連付けられるソース／ドレイン材料のエピタキシャル成長を制御することによって、材料を堆積して開口を閉鎖するように構成される１つまたは複数の他のプロセスを制御することによって、またはこれらの任意の組合せによって、材料を堆積して開口を閉鎖するための第５のステップを制御することができる。
【０１３３】
ダイ３９３６はパッケージングプロセス３９３８に提供されてよく、ここで、ダイ３９３６は代表的なパッケージ３９４０に組み込まれる。たとえば、パッケージ３９４０は、システムインパッケージ（ＳｉＰ）構成のように、単一のダイ３９３６または複数のダイを含み得る。パッケージ３９４０は、電子デバイスエンジニアリング連合評議会（ＪＥＤＥＣ）規格のような１つまたは複数の規格または仕様に準拠するように構成され得る。
【０１３４】
パッケージ３９４０に関する情報は、コンピュータ３９４６に記憶されるコンポーネントライブラリなどを介して、様々な製品設計者に配布され得る。コンピュータ３９４６は、メモリ３９５０に結合された１つまたは複数の処理コアのようなプロセッサ３９４８を含み得る。ユーザインターフェース３９４４を介してコンピュータ３９４６のユーザから受け取られたＰＣＢ設計情報３９４２を処理するために、プリント回路基板（ＰＣＢ）ツールがプロセッサ実行可能命令としてメモリ３９５０に記憶され得る。ＰＣＢ設計情報３９４２は、回路基板上でのパッケージングされた半導体デバイスの物理的な位置情報を含んでよく、パッケージングされた半導体デバイスは、図１Ａの半導体デバイス１００、図１Ｂの半導体デバイス１６０、図２〜図１４によって示されるプロセスに従って形成された半導体デバイス、図１５〜図２５によって示されるプロセスに従って形成された半導体デバイス、図２６〜図３３によって示されるプロセスに従って形成された半導体デバイス、図３４〜図３７の方法の少なくとも１つを使用して形成された半導体デバイス、またはこれらの組合せを含むパッケージ３９４０に対応する。
【０１３５】
コンピュータ３９４６は、回路基板上でのパッケージングされた半導体デバイスの物理的な位置情報ならびに配線およびビアのような電気的接続のレイアウトを含むデータを伴うＧＥＲＢＥＲファイル３９５２のようなデータファイルを生成するために、ＰＣＢ設計情報３９４２を変換するように構成されてよく、ここで、パッケージングされた半導体デバイスは、図１Ａの半導体デバイス１００、図１Ｂの半導体デバイス１６０、図２〜図１４によって示されるプロセスに従って形成された半導体デバイス、図１５〜図２５によって示されるプロセスに従って形成された半導体デバイス、図２６〜図３３によって示されるプロセスに従って形成された半導体デバイス、図３４〜図３７の方法の少なくとも１つを使用して形成された半導体デバイス、またはこれらの組合せを含むパッケージ３９４０に対応する。他の実施形態では、変換されたＰＣＢ設計情報によって生成されるデータファイルは、ＧＥＲＢＥＲフォーマット以外のフォーマットを有し得る。
【０１３６】
ＧＥＲＢＥＲファイル３９５２は、基板組立プロセス３９５４において受け取られてよく、ＧＥＲＢＥＲファイル３９５２内に記憶されている設計情報に従って製造される代表的なＰＣＢ３９５６のようなＰＣＢを生成するために使用されてよい。たとえば、ＧＥＲＢＥＲファイル３９５２は、ＰＣＢ生産プロセスの様々なステップを実行するために、１つまたは複数の機械にアップロードされ得る。ＰＣＢ３９５６には、パッケージ３９４０を含む電子部品が実装され、代表的なプリント回路アセンブリ（ＰＣＡ）３９５８が形成され得る。
【０１３７】
ＰＣＡ３９５８は、製品製造プロセス３９６０において受け取られ、第１の代表的な電子デバイス３９６２および第２の代表的な電子デバイス３９６４のような１つまたは複数の電子デバイスに組み込まれ得る。たとえば、第１の代表的な電子デバイス３９６２、第２の代表的な電子デバイス３９６４、または両方が、図３８のワイヤレス通信デバイス３８００を含んでよく、またはそれに対応してよい。説明のための非限定的な例として、第１の代表的な電子デバイス３９６２、第２の代表的な電子デバイス３９６４、または両方が、通信デバイス、固定位置データユニット、モバイル位置データユニット、携帯電話、セルラー電話、衛星電話、コンピュータ、タブレット、ポータブルコンピュータ、またはデスクトップコンピュータを含み得る。代替的に、または加えて、第１の代表的な電子デバイス３９６２、第２の代表的な電子デバイス３９６４、または両方が、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビジョン、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、データもしくはコンピュータ命令を記憶するか取り出す任意の他のデバイス、またはこれらの組合せを含んでよく、これらへと、図１Ａの半導体デバイス１００、図１Ｂの半導体デバイス１６０、図２〜図１４によって示されるプロセスに従って形成された半導体デバイス、図１５〜図２５によって示されるプロセスに従って形成された半導体デバイス、図２６〜図３３によって示されるプロセスに従って形成された半導体デバイス、図３４〜図３７の方法の少なくとも１つを使用して形成された半導体デバイス、またはこれらの組合せが組み込まれる。別の説明のための非限定的な例として、電子デバイス３９６２および３９６４の１つまたは複数は、携帯電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末のようなポータブルデータユニット、全地球測位システム（ＧＰＳ）対応デバイス、ナビゲーションデバイス、メータ検針機器のような固定位置データユニット、または、データもしくはコンピュータ命令を記憶するか取り出す任意の他のデバイス、またはこれらの任意の組合せのような、遠隔ユニットを含み得る。図３９は本開示の教示による遠隔ユニットを示すが、本開示はこれらの図示されるユニットに限定されない。本開示の実施形態は、メモリおよびオンチップ回路を含む能動集積回路を含む任意のデバイスにおいて適切に利用され得る。
【０１３８】
図１Ａの半導体デバイス１００、図１Ｂの半導体デバイス１６０、図２〜図１４によって示されるプロセスに従って形成された半導体デバイス、図１５〜図２５によって示されるプロセスに従って形成された半導体デバイス、図２６〜図３３によって示されるプロセスに従って形成された半導体デバイス、図３４〜図３７の方法の少なくとも１つを使用して形成された半導体デバイス、またはこれらの組合せを含むデバイスは、説明のためのプロセス３９００において説明されたように、製造され、加工され、電子デバイスへと組み込まれ得る。図１〜図３８に関して開示される実施形態の１つまたは複数の態様は、ライブラリファイル３９１２、ＧＤＳＩＩファイル３９２６（たとえば、ＧＤＳＩＩフォーマットを有するファイル）、およびＧＥＲＢＥＲファイル３９５２（たとえば、ＧＥＲＢＥＲフォーマットを有するファイル）のような、様々な処理段階において含まれ、さらには、研究用コンピュータ３９０６のメモリ３９１０、設計用コンピュータ３９１４のメモリ３９１８、コンピュータ３９４６のメモリ３９５０、基板組立プロセス３９５４のような様々な段階において使用される１つまたは複数の他のコンピュータまたはプロセッサ（図示されず）のメモリに記憶され、また、マスク３９３２、ダイ３９３６、パッケージ３９４０、ＰＣＡ３９５８、プロトタイプ回路もしくはデバイス（図示されず）のような他の製品、またはこれらの任意の組合せのような１つまたは複数の他の物理的な実施形態に組み込まれ得る。物理的なデバイス設計から最終製品までの製品の様々な代表的な段階が示されているが、他の実施形態では、より少数の段階が使用されてよく、または、追加の段階が含まれてよい。同様に、プロセス３９００は、プロセス３９００の様々な段階を実行する単一のエンティティまたは１つまたは複数のエンティティによって実行され得る。
【０１３９】
図１〜図３９の１つまたは複数は、本開示の教示に従ったシステム、装置、および／または方法を示し得るが、本開示は、これらの示されたシステム、装置、および／または方法に限定されない。本開示の実施形態は、メモリ、プロセッサ、およびオンチップ回路を含む集積回路を含む任意のデバイスにおいて、適切に採用され得る。
【０１４０】
図１〜図３９の１つまたは複数は、本開示の教示に従ったシステム、装置、および／または方法を示し得るが、本開示は、これらの示されたシステム、装置、および／または方法に限定されない。本明細書で例示または説明されるような、図１〜図３９のいずれの図の１つまたは複数の機能または構成要素も、図１〜図３９の別の図の１つまたは複数の他の部分と組み合わされ得る。したがって、本明細書で説明されるいずれの単一の実施形態も、限定するものとして見なされるべきではなく、本開示の実施形態は、本開示の教示から逸脱することなく適切に組み合わされ得る。
【０１４１】
当業者はさらに、本明細書で開示される実施形態に関連して説明された様々な説明のための論理ブロック、構成、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、または両方の組合せとして実装され得ることを理解するだろう。様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップは全般に、それらの機能の観点から上で説明されてきた。そのような機能が、ハードウェアとして実装されるか、プロセッサ実行可能命令として実装されるかは、具体的な適用例と、システム全体に課される設計制約とによって決まる。当業者は、説明された機能を各々の具体的な適用例のために様々な方法で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱をもたらすものと解釈されるべきでない。
【０１４２】
本明細書で開示される実施形態に関して説明される方法またはアルゴリズムのステップは、直接ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、またはこの２つの組合せにおいて具現化され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、プログラム可能読取り専用メモリ（ＰＲＯＭ）、消去可能プログラム可能読取り専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラム可能読取り専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読取り専用メモリ（ＣＤ−ＲＯＭ）、または当技術分野において既知の任意の他の形の非一時的記憶媒体内に存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替形態では、記憶媒体はプロセッサと一体であってよい。プロセッサおよび記憶媒体は、特定用途向け集積回路（ＡＳＩＣ）中に存在し得る。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末中に存在し得る。代替的には、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末中に個別の構成要素として存在し得る。
【０１４３】
開示された実施形態の前述の説明は、開示された実施形態を当業者が生成または使用することを可能にするために提供される。これらの実施形態に対する様々な変更は、当業者には容易に明らかになり、本明細書において定義された原理は、本開示の範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本開示は、本明細書において示される実施形態に限定されるものではなく、以下の特許請求の範囲によって定義される原理および新規の特徴と一致する可能な最も広い範囲を与えられるべきである。
【符号の説明】
【０１４４】
１００  半導体デバイス
１０６  基板
１２０  ギャップ
１３６  スペーサ
１３６ａ  第１のスペーサ構造
１３６ｂ  第２のスペーサ構造
１３６ｃ  第３のスペーサ構造
１４０  ソース／ドレイン領域
１５０  ゲート
１６０  半導体デバイス
１８０  誘電材料
１８４  コンタクト
２０２  ウェハ
３００  図
３０４  ダミーゲート
３１０  ハードマスク
４００  図
５００  図
５２２  犠牲スペーサ
６００  図
６５０  断面
７００  図
７１２  開口
７５０  断面
８００  図
８４２  キャビティ
８５０  断面
９００  図
９５０  断面
１０００  図
１０５０  断面
１１００  図
１１４４  キャビティ
１１５０  断面
１２００  図
１２５０  断面
１３００  図
１３４６  キャビティ
１３５０  断面
１４００  図
１４５０  断面
１５００  図
１５５０  断面
１６００  図
１６５０  断面
１７００  図
１７５０  断面
１８００  図
１８１２  開口
１８４２  キャビティ
１８５０  断面
１９００  図
１９５０  断面
２０００  図
２０５０  断面
２１００  図
２１５０  断面
２２００  図
２２４４  キャビティ
２２５０  断面
２３００  図
２３５０  断面
２４００  図
２４４６  キャビティ
２４５０  断面
２５００  図
２５５０  断面
２６００  図
２６５０  断面
２７００  図
２７４４  キャビティ
２７５０  断面
２８００  図
２８５０  断面
２９００  図
２９４６  キャビティ
２９５０  断面
３０００  図
３０５０  断面
３１００  図
３１１２  開口
３１４２  キャビティ
３１５０  断面
３２００  図
３２５０  断面
３３００  図
３３５０  断面
３４００  方法
３５００  方法
３６００  方法
３７００  方法
３８００  ワイヤレス通信デバイス
３８１０  プロセッサ
３８２２  システムオンチップデバイス
３８２６  ディスプレイコントローラ
３８２８  ディスプレイ
３８３０  入力デバイス
３８３２  メモリ
３８３４  コーデック
３８３６  スピーカー
３８３８  マイクロフォン
３８４０  ワイヤレスインターフェース
３８４２  アンテナ
３８４４  電源
３８６４  半導体デバイス
３８６８  命令
３９００  電子デバイス製造プロセス
３９０２  物理的なデバイス情報
３９０４  ユーザインターフェース
３９０６  研究用コンピュータ
３９０８  プロセッサ
３９１０  メモリ
３９１２  ライブラリファイル
３９１４  設計用コンピュータ
３９１６  プロセッサ
３９１８  メモリ
３９２０  ＥＤＡツール
３９２２  回路設計情報
３９２４  ユーザインターフェース
３９２６  ＧＤＳＩＩファイル
３９２８  製作プロセス
３９３０  マスク製造業者
３９３２  マスク
３９３３  ウェハ
３９３４  プロセッサ
３９３５  メモリ
３９３６  ダイ
３９３８  パッケージングプロセス
３９４０  パッケージ
３９４２  ＰＣＢ設計情報
３９４４  ユーザインターフェース
３９４６  コンピュータ
３９４８  プロセッサ
３９５０  メモリ
３９５２  ＧＥＲＢＥＲファイル
３９５４  基板組立プロセス
３９５６  ＰＣＢ
３９５８  ＰＣＡ
３９６０  製品製造プロセス
３９６２  電子デバイス１
３９６４  電子デバイス２
【図１Ａ】
2017512383.tif 000003
【図１Ｂ】
2017512383.tif 000004
【図２】
2017512383.tif 000005
【図３】
2017512383.tif 000006
【図４】
2017512383.tif 000007
【図５】
2017512383.tif 000008
【図６】
2017512383.tif 000009
【図７】
2017512383.tif 000010
【図８】
2017512383.tif 000011
【図９】
2017512383.tif 000012
【図１０】
2017512383.tif 000013
【図１１】
2017512383.tif 000014
【図１２】
2017512383.tif 000015
【図１３】
2017512383.tif 000016
【図１４】
2017512383.tif 000017
【図１５】
2017512383.tif 000018
【図１６】
2017512383.tif 000019
【図１７】
2017512383.tif 000020
【図１８】
2017512383.tif 000021
【図１９】
2017512383.tif 000022
【図２０】
2017512383.tif 000023
【図２１】
2017512383.tif 000024
【図２２】
2017512383.tif 000025
【図２３】
2017512383.tif 000026
【図２４】
2017512383.tif 000027
【図２５】
2017512383.tif 000028
【図２６】
2017512383.tif 000029
【図２７】
2017512383.tif 000030
【図２８】
2017512383.tif 000031
【図２９】
2017512383.tif 000032
【図３０】
2017512383.tif 000033
【図３１】
2017512383.tif 000034
【図３２】
2017512383.tif 000035
【図３３】
2017512383.tif 000036
【図３４】
2017512383.tif 000037
【図３５】
2017512383.tif 000038
【図３６】
2017512383.tif 000039
【図３７】
2017512383.tif 000040
【図３８】
2017512383.tif 000041
【図３９】
2017512383.tif 000042
【手続補正書】
【提出日】平成28年9月13日(2016.9.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体デバイスのダミーゲートに第１のスペーサ構造を形成するステップと、
前記第１のスペーサ構造に犠牲スペーサを形成するステップと、
構造をエッチングして開口を生成するステップであって、前記構造がフィンの一部分を含み、前記構造をエッチングするステップが前記フィンの一部分を除去するステップを含む、ステップと、
前記開口を介して前記犠牲スペーサを除去し、材料を堆積して前記開口を閉鎖しギャップを画定するステップとを含む、方法。
【請求項２】
前記構造が前記犠牲スペーサと接触しており、前記構造をエッチングするステップが前記犠牲スペーサの一部分を露出する、請求項１に記載の方法。
【請求項３】
前記ダミーゲートが前記半導体デバイスの基板に形成され、前記フィンの前記一部分が前記犠牲スペーサと前記基板との間に位置する、請求項１に記載の方法。
【請求項４】
前記構造が、前記第１のスペーサ構造、第２のスペーサ構造、またはこれらの組合せを含み、前記構造をエッチングするステップが、前記第１のスペーサ構造の一部分、前記第２のスペーサ構造の一部分、またはこれらの組合せを除去するステップを含む、請求項１に記載の方法。
【請求項５】
前記材料が第３のスペーサ構造に対応し、前記第３のスペーサ構造が、前記第１のスペーサ構造、前記第２のスペーサ構造、または両方と接触している、請求項４に記載の方法。
【請求項６】
前記半導体デバイスのスペーサが、前記第１のスペーサ構造、前記第２のスペーサ構造、および前記第３のスペーサ構造を含む、請求項５に記載の方法。
【請求項７】
前記材料が、前記半導体デバイスのソース／ドレイン領域のソース／ドレイン領域材料に対応し、前記材料を堆積するステップが、前記半導体デバイスの前記ソース／ドレイン領域をエピタキシャル成長するステップを含む、請求項１に記載の方法。
【請求項８】
前記開口が、前記第１のスペーサ構造、第２のスペーサ構造、誘電層、前記ダミーゲート、またはこれらの組合せによって画定される、請求項１に記載の方法。
【請求項９】
前記ダミーゲートをゲートにより置換するステップをさらに含み、前記開口が、前記第１のスペーサ構造、第２のスペーサ構造、誘電層、前記ゲート、またはこれらの組合せによって画定される、請求項１に記載の方法。
【請求項１０】
前記犠牲スペーサに第２のスペーサ構造を形成するステップをさらに含む、請求項１に記載の方法。
【請求項１１】
前記第２のスペーサ構造の一部分が前記第１のスペーサ構造の一部分に形成される、請求項１０に記載の方法。
【請求項１２】
前記材料の一部分が、前記第１のスペーサ構造と前記第２のスペーサ構造との間に配置される、請求項１０に記載の方法。
【請求項１３】
前記第１のスペーサ構造が第１の材料を含み、前記第２のスペーサ構造が前記第１の材料を含む、請求項１０に記載の方法。
【請求項１４】
前記半導体デバイスのスペーサが、前記第１のスペーサ構造および前記第２のスペーサ構造を含む、請求項１０に記載の方法。
【請求項１５】
ゲートと、
コンタクトと、
スペーサ構造と、
前記コンタクトに電気的に結合されるソース／ドレイン領域とを含み、
前記ソース／ドレイン領域のエピタキシャル成長された材料および前記スペーサ構造が前記ゲートと前記コンタクトとの間に配置されるギャップを画定し、前記エピタキシャル成長された材料が前記ギャップの開口を閉鎖し、前記ギャップの高さが前記ゲートの高さ未満である、半導体デバイス。
【請求項１６】
前記ゲート、前記コンタクト、および前記ソース／ドレイン領域が、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスに含まれる、請求項１５に記載の半導体デバイス。
【請求項１７】
前記ゲート、前記コンタクト、および前記ソース／ドレイン領域が、携帯電話、セルラー電話、ポータブルコンピュータ、ラジオ、衛星ラジオ、通信デバイス、ポータブル音楽プレーヤ、ポータブルデジタルビデオプレーヤ、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、モバイル位置データユニット、またはこれらの組合せに組み込まれる、請求項１５に記載の半導体デバイス。
【請求項１８】
前記ゲート、前記コンタクト、および前記ソース／ドレイン領域が、セットトップボックス、エンターテインメントユニット、固定位置データユニット、デスクトップコンピュータ、モニタ、コンピュータモニタ、テレビジョン、チューナー、音楽プレーヤ、デジタル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、またはこれらの組合せに組み込まれる、請求項１５に記載の半導体デバイス。
【請求項１９】
プロセッサによって実行されると、前記プロセッサに、半導体デバイスの形成を開始させるプロセッサ実行可能命令を含み、
前記半導体デバイスが、
半導体デバイスのダミーゲートに第１のスペーサ構造を形成すること、
前記第１のスペーサ構造に犠牲スペーサを形成すること、
構造をエッチングして開口を生成することであって、前記構造がフィンの一部分を含み、前記構造をエッチングするステップが前記フィンの一部分を除去するステップを含む、生成すること、および、
前記開口を介して前記犠牲スペーサを除去し、材料を堆積して前記開口を閉鎖しギャップを画定することによって形成される、非一時的コンピュータ可読媒体。
【請求項２０】
前記半導体デバイスがさらに、
前記半導体デバイスの基板に前記ダミーゲートを形成すること、
前記ダミーゲートを除去してキャビティを生成すること、および、
前記キャビティにゲートを形成することによって形成され、
前記ゲートが前記半導体デバイスのチャネル領域に結合される、請求項１９に記載の非一時的コンピュータ可読媒体。
【請求項２１】
前記チャネル領域が前記フィンに含まれる、請求項２０に記載の非一時的コンピュータ可読媒体。
【請求項２２】
前記ダミーゲートが前記犠牲スペーサを除去する前に除去される、請求項２０に記載の非一時的コンピュータ可読媒体。
【請求項２３】
前記犠牲スペーサが前記ダミーゲートを除去する前に除去される、請求項２０に記載の非一時的コンピュータ可読媒体。
【請求項２４】
前記半導体デバイスがさらに、前記ゲートを形成したことに続いてコンタクトを形成することによって形成され、前記コンタクトが、前記半導体デバイスのソース／ドレイン領域に電気的に結合される、請求項２０に記載の非一時的コンピュータ可読媒体。
【請求項２５】
前記半導体デバイスがさらに、
前記半導体デバイスの基板にソース／ドレイン領域を形成すること、
前記ソース／ドレイン領域に誘電層を形成すること、
前記誘電層の一部分を除去してキャビティを生成すること、および、
前記キャビティにコンタクトを形成することによって形成され、
前記コンタクトが前記ソース／ドレイン領域に電気的に結合される、請求項１９に記載の非一時的コンピュータ可読媒体。
【請求項２６】
前記コンタクトが前記犠牲スペーサを除去する前に形成される、請求項２５に記載の非一時的コンピュータ可読媒体。
【請求項２７】
前記犠牲スペーサが前記コンタクトを形成する前に除去される、請求項２５に記載の非一時的コンピュータ可読媒体。
【請求項２８】
半導体デバイスのチャネル領域を活性化するための手段であって、前記チャネル領域が前記半導体デバイスのソース／ドレイン領域に結合される、手段と、
前記ソース／ドレイン領域に結合される、電流を導通させるための手段とを含み、
前記ソース／ドレイン領域のエピタキシャル成長された材料およびスペーサ構造が、活性化するための前記手段と導通させるための前記手段との間に配置されるギャップを画定し、前記エピタキシャル成長された材料が前記ギャップの開口を閉鎖し、前記ギャップの高さが活性化するための前記手段の高さ未満である、装置。
【請求項２９】
活性化するための前記手段が前記半導体デバイスのゲートを含み、導通させるための前記手段がコンタクトを含む、請求項２８に記載の装置。
【請求項３０】
活性化するための前記手段および導通させるための前記手段が、携帯電話、セルラー電話、ポータブルコンピュータ、ラジオ、衛星ラジオ、通信デバイス、ポータブル音楽プレーヤ、ポータブルデジタルビデオプレーヤ、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、モバイル位置データユニット、セットトップボックス、エンターテインメントユニット、固定位置データユニット、デスクトップコンピュータ、モニタ、コンピュータモニタ、テレビジョン、チューナー、音楽プレーヤ、デジタル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、またはこれらの組合せに組み込まれる、請求項２８に記載の装置。
【国際調査報告】
2017512383.tif 000043
2017512383.tif 000044
2017512383.tif 000045
2017512383.tif 000046
2017512383.tif 000047