(57)【特許請求の範囲】
【請求項１】
画面に表示される映像部の画素データとこれに続く前記映像部以外の画素データとを含む水平走査方向の１ラインの前記画素データを順次入力してシリアルデータからパラレルデータに順次変換するシリアル／パラレル変換回路と、
水平走査方向の１ライン分の画素データを少なくとも記憶可能な記憶装置であって、書込状態では前記パラレルデータを入力して記憶し、読出状態では前記パラレルデータを出力する記憶装置と、
前記記憶装置に前記シリアル／パラレル変換回路からのパラレルデータが供給されている期間では前記画素データの転送周期毎にレベルが切り換わる書込／読出制御信号を前記記憶装置に供給して、前記記憶装置を前記転送周期毎に書込状態と読出状態とに切り換えさせる制御信号生成回路と、
前記パラレルデータを前記記憶装置に書き込む書込アドレスを示す書込アドレスデータを書込状態の前記記憶装置に供給し、前記パレレルデータを前記記憶装置から読み出す読出アドレスを示す読出アドレスデータを読出状態の前記記憶装置に供給し、前記読出アドレスデータが示す読出アドレスを該読出アドレスデータに前後して供給される前記書込アドレスデータが示す書込アドレスに先行させるようにしたアドレスカウンタと、
読出状態の前記記憶装置から出力された前記パラレルデータをシリアルデータに変換して前記画素データをシリアル出力するパラレル／シリアル変換回路と、
を有し、
前記パラレル／シリアル変換回路は、
読出状態の前記記憶装置から出力されたパラレルデータをラッチするラッチ回路と、
該ラッチ回路から出力されたパラレルデータを入力し、該パラレルデータを構成する画素データを前記ラッチ時刻から前記転送周期毎に切り換えて出力する切換回路と、
を有しており、
該切換回路は、
前記映像部の画素データを出力する場合は、前記ラッチ回路から供給されているパラレルデータのうち一方の入力端子に供給されている画素データを出力した後に、他方の入力端子に供給されている画素データを出力し、
前記映像部以外の画素データを出力する場合は、前記ラッチ回路から供給されているパラレルデータのうち前記他方の入力端子に供給されている画素データを出力した後に、前記一方の入力端子に供給されている画素データを出力する
データ処理装置。
【請求項２】
前記アドレスカウンタは、前記映像部のパラレルデータ数を示すデータを記憶した記憶回路を有する
請求項１記載のデータ処理装置。
【請求項３】
前記シリアル／パラレル変換回路が１ラインの最初の画素データを入力する時刻と、前記データ処理装置が１ラインの最初の画素データを出力する時刻とを同じにする遅延回路を有する
請求項１記載のデータ処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は画素データを処理するデータ処理装置に係り、特に画像を左右反転させる画素データを得ることができるデータ処理装置に関する。
【０００２】
【従来の技術】
画像の左右反転を実現するには、ＲＡＭ（Random Access Memory）等の記憶装置を用い、画素データを逐次処理する必要がある。
従来のデータ処理装置の構成を図１と図２に例示する。
【０００３】
図１のデータ処理装置１００は、２個のＲＡＭ１２，１３を用いる。
図１のデータ処理装置１００では、入力信号ＳINとして画素データＡ0 を入力し、該画素データＡ0 はラッチ回路１１に供給される。
【０００４】
ラッチ回路１１にラッチされて出力された画素データＡ1 は、ＲＡＭ１２，１３のデータ入力端子ＤＩに供給される。
ＲＡＭ１２，１３のアドレス入力端子ＡＤＤには、制御回路１５からのアドレスデータＳＡが供給される。
ＲＡＭ１３の書込／読出制御用の入力端子ＸＲＤには、制御回路１５からの書込／読出制御信号ＳＸが反転されて供給される。
ＲＡＭ１２の書込／読出制御用の入力端子ＸＲＤには、書込／読出制御信号ＳＸＮが反転されて供給される。書込／読出制御信号ＳＸＮは、書込／読出制御信号ＳＸを反転回路１４で反転して得られる。
【０００５】
ＲＡＭ１２，１３は、書込／読出制御用の入力端子ＸＲＤに供給されるデータにより、書込状態または読出状態に切り換わる。
ＲＡＭ１２は、書込／読出制御信号ＳＸが論理値１の場合は書込状態となり、論理値０の場合は読出状態となる。
ＲＡＭ１３は、書込／読出制御信号ＳＸが論理値１の場合は読出状態となり、論理値０の場合は書込状態となる。
【０００６】
ＲＡＭ１２，１３は、書込状態の時に、データ入力端子ＤＩに供給された画素データＡ1 を、アドレスデータＳＡが示す書込アドレスに格納する。
ＲＡＭ１２，１３のデータ出力端子ＤＯは、読出状態の時に、アドレスデータＳＡが示す読出アドレスに格納されている画素データを出力する。
【０００７】
ＲＡＭ１２，１３から出力された画素データＡ2 ，Ａ3 は、ラッチ回路１６，１７に各々供給される。
ラッチ回路１６にラッチされて出力された画素データＡ4 は、切換回路１８の一方の入力端子に供給される。
ラッチ回路１７にラッチされて出力された画素データＡ5 は、切換回路１８の他方の入力端子に供給される。
【０００８】
切換回路１８の制御端子には書込／読出制御信号ＳＸが供給される。
切換回路１８は、書込／読出制御信号ＳＸが論理値１の場合は、前記他方の入力端子を選択して、前記他方の入力端子に供給されている画素データＡ5 を出力データＡ6 としてラッチ回路１９に供給する。
書込／読出制御信号ＳＸが論理値０の場合は、前記一方の入力端子を選択して、前記一方の入力端子に供給されている画素データＡ4 を出力データＡ6 としてラッチ回路１９に供給する。
ラッチ回路１９は、ラッチ回路１９にラッチされて出力された画素データＡ7 を出力信号ＳOUT とする。
【０００９】
制御回路１５は、水平走査方向の１ライン交互に順方向と逆方向にアドレスをカウントしてアドレスデータＳＡを生成する。
これにより、記憶装置に最初に格納された画素データを最後に出力することができ、最後に格納された画素データを最初に出力することができ、この出力画素データを１ラインづつ走査して表示装置に画像表示することで、左右反転された画像を得ることができる。
【００１０】
図２のデータ処理装置２００では、１個のデュアルポートＲＡＭ２２を用いる。
図２のデータ処理装置２００では、入力信号ＳINとして画素データＢ0 を入力し、該画素データＢ0 をラッチ回路２１に供給する。
【００１１】
ラッチ回路２１にラッチされて出力された画素データＢ1 は、デュアルポートＲＡＭ２２のデータ入力端子ＤＩに供給される。
デュアルポートＲＡＭ２２の書込アドレス入力端子ＷＡＤＤには、制御回路２５からの書込アドレスデータＳＷが供給される。
デュアルポートＲＡＭ２２の読出アドレス入力端子ＲＡＤＤには、制御回路２５からの読出アドレスデータＳＲが供給される。
【００１２】
デュアルポートＲＡＭ２２は、データ入力端子ＤＩに供給された画素データＢ1 を、書込アドレスデータＳＷが示す書込アドレスに格納する。
デュアルポートＲＡＭ２２は、読出アドレスデータＳＲが示す読出アドレスに格納されている画素データを、データ出力端子ＤＯから出力する。
【００１３】
デュアルポートＲＡＭ２２から出力された画素データＢ2 は、ラッチ回路２６に供給される。
ラッチ回路２６は、ラッチ回路２６がラッチして出力した画素データＢ3 を出力信号ＳOUT とする。
【００１４】
制御回路１５は、読出アドレスデータＳＲと書込アドレスデータＳＷを同一にならないように生成する。
制御回路１５は、読出アドレスを水平走査方向の１ライン交互に順方向と逆方向にカウントして、読出アドレスデータＳＲを生成する。
制御回路１５は、書込アドレスを水平走査方向の１ライン交互に順方向と逆方向にカウントして、書込アドレスデータＳＷを生成する。
これにより、記憶装置に最初に格納された画素データを最後に出力することができ、最後に格納された画素データを最初に出力することができ、この出力画素データを１ラインづつ走査して表示装置に画像表示することで、左右反転された画像を得ることができる。
【００１５】
図１のデータ処理装置１００では、１ライン分の画素データを記憶するシングルポートＲＡＭが２個必要である。
図２のデータ処理装置２００では、１ライン分の画素データを記憶するデュアルポートＲＡＭが必要である。
一方、１ライン分の画素データを記憶するデュアルポートＲＡＭは、その回路構成により、１ライン分の画素データを記憶するシングルポートＲＡＭの約２倍の回路規模を有する。
【００１６】
特開平７ー１５２９０５号公報には、左右反転の画像処理を行う画像データ処理装置が開示されており、この画像データ処理装置は、シリアル／パラレル変換回路と、記憶装置と、パラレル／シリアル変換回路とを有している。
この画像データ処理装置は、該公報の図３に示されるように、ＲＡＭ等の半導体記憶装置で構成されたメモリ部に書き込んだデータを書込みの直後に読み出す構成である。また、１ラインの画素データのうち、画面に表示される映像部以外の画素データの処理に関する記載がない。更に、画像の左右反転、拡大、縮小などの処理を行うので、１フレーム分の画素データを記憶する記憶装置が必要となる。
【００１７】
【発明が解決しようとする課題】
従来のデータ処理装置では、１ラインの画素データとして映像部の画素データに続いて映像部以外の画素データが入力されると、映像部以外の画素データが出力され、続いて映像部の画素データが出力されるため、映像部の画素データと映像部以外の画素データとが併せて入力順の逆順に出力される。
本発明の目的は、１ラインの画素データが映像部の画素データとこれに続く映像部以外の画素データとを含む場合に、映像部の画素データと映像部以外の画素データとが併せて入力順の逆順に出力されることを防ぐことができるデータ処理装置を提供することにある。
【００１８】
【課題を解決するための手段】
本発明のデータ処理装置では、画面に表示される映像部の画素データとこれに続く前記映像部以外の画素データとを含む水平走査方向の１ラインの前記画素データを順次入力してシリアルデータからパラレルデータに順次変換するシリアル／パラレル変換回路と、水平走査方向の１ライン分の画素データを少なくとも記憶可能な記憶装置であって、書込状態では前記パラレルデータを入力して記憶し、読出状態では前記パラレルデータを出力する記憶装置と、前記記憶装置に前記シリアル／パラレル変換回路からのパラレルデータが供給されている期間では前記画素データの転送周期毎にレベルが切り換わる書込／読出制御信号を前記記憶装置に供給して、前記記憶装置を前記転送周期毎に書込状態と読出状態とに切り換えさせる制御信号生成回路と、前記パラレルデータを前記記憶装置に書き込む書込アドレスを示す書込アドレスデータを書込状態の前記記憶装置に供給し、前記パレレルデータを前記記憶装置から読み出す読出アドレスを示す読出アドレスデータを読出状態の前記記憶装置に供給し、前記読出アドレスデータが示す読出アドレスを該読出アドレスデータに前後して供給される前記書込アドレスデータが示す書込アドレスに先行させるようにしたアドレスカウンタと、読出状態の前記記憶装置から出力された前記パラレルデータをシリアルデータに変換して前記画素データをシリアル出力するパラレル／シリアル変換回路と、を有し、前記パラレル／シリアル変換回路は、読出状態の前記記憶装置から出力されたパラレルデータをラッチするラッチ回路と、該ラッチ回路から出力されたパラレルデータを入力し、該パラレルデータを構成する画素データを前記ラッチ時刻から前記転送周期毎に切り換えて出力する切換回路とを有しており、該切換回路は、前記映像部の画素データを出力する場合は、前記ラッチ回路から供給されているパラレルデータのうち一方の入力端子に供給されている画素データを出力した後に、他方の入力端子に供給されている画素データを出力し、前記映像部以外の画素データを出力する場合は、前記ラッチ回路から供給されているパラレルデータのうち前記他方の入力端子に供給されている画素データを出力した後に、前記一方の入力端子に供給されている画素データを出力する。
【００２１】
本発明のデータ処理装置は、１ラインの画素データのうち映像部の画素データをシリアル／パラレル変換回路への入力順とは逆順でシリアル出力し、続いて映像部以外の画素データをシリアル出力する。
本発明では、画素データの転送周期毎に記憶装置が書込状態と読出状態に切り換わる。
読出アドレスデータが示す読出アドレスを、該読出アドレスデータに前後して供給される書込アドレスデータが示す書込アドレスに先行させるようにしたので、先に入力したラインのパラレルデータが記憶装置から読み出される。
【００２２】
【発明の実施の形態】
以下、本発明の実施形態を添付図面を参照して説明する。
図３は、本発明のデータ処理装置の一実施形態を説明するブロック図である。
【００２３】
このデータ処理装置３００は、シリアル／パラレル変換回路５０と、パラレル／シリアル変換回路６０と、ラッチ回路３７，３８と、シングルポートＲＡＭ等の記憶装置３３と、制御回路３５とを有する。ラッチ回路３７，３８は遅延回路を構成する。
シリアル／パラレル変換回路５０は、ラッチ回路３１，３２を有する。
パラレル／シリアル変換回路６０は、ラッチ回路３４と切換回路３６と排他的論理和回路３９を有する。制御回路３５は、アドレスカウンタ４１と制御信号生成回路４２を有する。
データ処理装置３００では、シリアルデータで構成される入力信号ＳINが入力され、シリアルデータで構成される出力信号ＳOUT が出力される。
【００２４】
データ処理装置３００では、画面に表示される映像部の画素データとこれに続く前記映像部以外の画素データとを含む水平走査方向の１ラインの前記画素データを順次入力してシリアルデータからパラレルデータに順次変換するシリアル／パラレル変換回路５０と、水平走査方向の１ライン分の画素データを記憶する記憶装置であって、書込状態では前記パラレルデータを入力して記憶し、読出状態では前記パラレルデータを出力する記憶装置３３と、前記記憶装置３３に前記シリアル／パラレル変換回路５０からのパラレルデータが供給されている期間では前記画素データの転送周期Ｔ毎にレベルが切り換わる書込／読出制御信号ＳＸを前記記憶装置３３に供給して、前記記憶装置３３を前記転送周期Ｔ毎に書込状態と読出状態とに切り換えさせる制御信号生成回路４２と、前記パラレルデータを前記記憶装置３３に書き込む書込アドレスを示す書込アドレスデータを書込状態の前記記憶装置３３に供給し、前記パレレルデータを前記記憶装置３３から読み出す読出アドレスを示す読出アドレスデータを読出状態の前記記憶装置３３に供給し、前記読出アドレスデータが示す読出アドレスを該読出アドレスデータに前後して供給される前記書込アドレスデータが示す書込アドレスに先行させるようにしたアドレスカウンタ４１と、読出状態の前記記憶装置３３から出力された前記パラレルデータをシリアルデータに変換して前記画素データをシリアル出力するパラレル／シリアル変換回路６０とを有する。
【００２５】
データ処理装置３００は、１ラインの画素データのうち映像部の画素データをシリアル／パラレル変換回路５０への入力順とは逆順でシリアル出力し、続いて映像部以外の画素データすなわちオプティカルブラック部の画素データをシリアル出力する。
このデータ処理装置３００では、映像部の画素データをシリアル／パラレル変換回路５０への入力順とは逆順でシリアル出力し、続いてオプティカルブラック部の画素データをシリアル／パラレル変換回路５０への入力順とは同順でシリアル出力する。
データ処理装置３００では、画素データの転送周期Ｔ毎に記憶装置３３が書込状態と読出状態に切り換わる。
読出アドレスデータが示す読出アドレスを、該読出アドレスデータに前後して供給される書込アドレスデータが示す書込アドレスに先行させるようにしたので、先に入力したラインのパラレルデータが記憶装置３３から読み出される。
【００２６】
アドレスカウンタ４１は、偶数番目に入力したラインの前記画素データにより構成されたパラレルデータに対しては、該パラレルデータの書込アドレスをその初期値から順方向にカウントし、該パラレルデータの読出アドレスを所定値から逆方向にカウントし、奇数番目に入力したラインの前記画素データにより構成されたパラレルデータに対しては、該パラレルデータの読出アドレスを前記初期値から順方向にカウントし、該パラレルデータの書込アドレスを前記所定値から逆方向にカウントする。
アドレスカウンタ４１は、各ラインの前記画素データのうち前記映像部以外の画素データにより構成されたパラレルデータに対しては、該パラレルデータの書込アドレスおよび読出アドレスを前記所定値の次の値から順方向にカウントする。
アドレスカウンタ４１は、前記読出アドレスが逆方向にカウントされて前記初期値となった場合は、その次の読出アドレスを前記所定値の次の値とし、前記書込アドレスが逆方向にカウントされて前記初期値となった場合は、その次の書込アドレスを前記所定値の次の値とする。
前記所定値は、偶数番目に入力したラインの前記画素データにより構成されたパラレルデータの書込アドレスをその初期値から順方向にカウントした場合に、該ラインの画素データのうち前記映像部の画素データにより構成されたパラレルデータの書込アドレスの最終値である。
【００２７】
アドレスカウンタ４１により、記憶装置３３に書き込まれた映像部のパラレルデータは書込順とは逆順に読み出され、続いて映像部以外のオプティカルブラック部のパラレルデータが読み出される。
アドレスカウンタ４１は、前記映像部のパラレルデータ数を示すデータを記憶した記憶回路４１Ｍを有する。
制御信号生成回路４２は、書込／読出制御信号ＳＸを生成して入力端子ＸＲＤに供給し、ホールド信号ＨＯＬＤを生成してラッチ回路３４および排他的論理和回路３９に供給し、オプティカル制御信号ＯＰＢを生成して排他的論理和回路３９に供給する。排他的論理和回路３９の出力信号は、切換を制御する制御信号として切換回路３６に供給される。
【００２８】
パラレル／シリアル変換回路６０は、読出状態の記憶装置３３から出力されたパラレルデータをラッチするラッチ回路３４と、該ラッチ回路３４から出力されたパラレルデータを入力し、該パラレルデータを構成する画素データを前記ラッチ時刻から転送周期Ｔ毎に切り換えて出力する切換回路３６と、排他的論理和（Exclusive OR）回路３９とを有しており、該切換回路３６は、映像部の画素データを出力する場合は、ラッチ回路３４から供給されているパラレルデータのうち一方の入力端子に供給されている画素データを出力した後に、他方の入力端子に供給されている画素データを出力し、オプティカルブラック部の画素データを出力する場合は、ラッチ回路３４から供給されているパラレルデータのうち前記他方の入力端子に供給されている画素データを出力した後に、前記一方の入力端子に供給されている画素データを出力する。
ラッチ回路３７，３８は、シリアル／パラレル変換回路５０が１ラインの最初の画素データを入力する時刻Ｔ0 と、前記データ処理装置が１ラインの最初の画素データを出力する時刻Ｔ0 とを同じにする遅延回路を構成する。
【００２９】
データ処理装置３００では、ｎビットの画素データＣ0 がラッチ回路３１に供給されている。
ラッチ回路３１がラッチして出力されたｎビットの画素データＣ1 は、ラッチ回路３２に供給されると共に、記憶装置３３のデータ入力端子ＤＩに供給される。
ラッチ回路３２がラッチして出力されたｎビットの画素データＣ2 は、記憶装置３３のデータ入力端子ＤＩに供給される。
記憶装置３３のデータ入力端子ＤＩは、ｎビットの画素データＣ1 とｎビットの画素データＣ2 とを、パラレルデータとして入力する。
【００３０】
制御回路３５のアドレスカウンタ４１からは、アドレスデータＳＡが記憶装置３３のアドレス入力端子ＡＤＤに供給される。
制御回路３５の制御信号生成回路４２からは、書込／読出制御信号ＳＸが記憶装置３３の書込／読出制御用の入力端子ＸＲＤに供給される。
書込／読出制御信号ＳＸがローレベル（Ｌレベル）のときに、入力端子ＸＲＤはハイレベル（Ｈレベル）となり、記憶装置３３は書込状態となる。
書込／読出制御信号ＳＸがハイレベル（Ｈレベル）のときに、入力端子ＸＲＤはローレベル（Ｌレベル）となり、記憶装置３３は読出状態となる。
【００３１】
書込状態の記憶装置３３は、アドレス入力端子ＡＤＤに供給されるアドレスデータＳＡが示す書込アドレスに、パラレルデータＣ1 ，Ｃ2 を格納する。
書込状態の記憶装置３３には、アドレスデータＳＡは、書込アドレスデータとして供給される。
読出状態の記憶装置３３は、アドレス入力端子ＡＤＤに供給されるアドレスデータＳＡが示す読出アドレスに格納されているパラレルデータをデータ出力端子ＤＯから出力する。
読出状態の記憶装置３３には、アドレスデータＳＡは、読出アドレスデータとして供給される。
記憶装置３３から出力されたｎビットの画素データＣ1 とｎビットの画素データＣ2 からなるパラレルデータは、ラッチ回路３４に供給される。
【００３２】
ラッチ回路３４は、ラッチして出力したパラレルデータＣ5 ，Ｃ6 を切換回路３６に供給する。
切換回路３６の一方の入力端子には、ｎビットの画素データＣ5 が供給され、他方の入力端子には、ｎビットの画素データＣ6 が供給される。
ラッチ回路３４には、ホールド信号ＨＯＬＤが供給される。
例えば、ラッチ回路３４はホールド信号ＨＯＬＤの立ち上がりエッジのタイミングでパラレルデータＣ3 ，Ｃ4 をラッチする。
【００３３】
切換回路３６は、排他的論理和回路３９の出力信号がＨレベルのときに、前記他方の端子を選択して、映像部の画素データではシリアル／パラレル変換回路５０に後に入力したほうの画素データＣ5 を、ラッチ回路３７に画素データＣ7 として供給する。
切換回路３６は、排他的論理和回路３９の出力信号がＬレベルのときに、前記一方の端子を選択して、映像部の画素データではシリアル／パラレル変換回路５０に先に入力したほうの画素データＣ6 を、ラッチ回路３７に画素データＣ7 として供給する。
【００３４】
ラッチ回路３７は、ラッチして出力したｎビットの画素データＣ8 をラッチ回路３８に供給する。
ラッチ回路３８がラッチして出力したｎビットの画素データＣ9 は出力信号Ｓout となる。
データ処理装置３００は、映像部の画素データを入力順とは逆順に出力し、オプティカルブラック部の画素データを入力順とは同順に出力する。
【００３５】
図４〜図６は、図３のデータ処理装置３００の動作を説明するタイムチャートである。入力信号ＳINが、偶数番目に入力したラインの画素データのシリアルデータである場合を示す。
各時刻を画素データの転送周期Ｔ毎にＴ00〜Ｔ03，Ｔ0 〜Ｔ766 に区分している。
１ラインの画素データのうち、画面に表示される映像部の画素データ数は７２４であり、これに続くオプティカルブラック部の画素データ数は４０である。
図４〜図６では、書込アドレスはアドレス０から順方向にカウントしており、先のラインのパラレルデータを読み出す読出アドレスもアドレス０から順方向にカウントしている。
【００３６】
図４において、オプティカル制御信号ＯＰＢはＬレベルである。
図４において、時刻Ｔ01〜Ｔ02では、アドレス入力端子ＡＤＤには、読出アドレスデータが供給され、この読出アドレスデータが示す読出アドレスは０である。
入力端子ＸＲＤは、Ｌレベルとなっており、記憶装置３３は読出状態である。
データ出力端子ＤＯからは、アドレス０に格納されていた２ｎビットの画素データ＜７２２＞，＜７２３＞がパラレルデータとして出力される。
画素データ＜７２２＞とは、奇数番目に入力したラインの画素データのうち、シリアル／パラレル変換回路５０が７２２番目に入力した画素データを意味する。
画素データ＜７２３＞とは、奇数番目に入力したラインの画素データのうち、シリアル／パラレル変換回路５０が７２３番目に入力した画素データを意味する。
同様に、画素データ＜Ａ＞とは、奇数番目に入力したラインの画素データのうち、シリアル／パラレル変換回路５０がＡ番目に入力した画素データを意味する。Ａは０以上の整数である。
【００３７】
時刻Ｔ02〜Ｔ03では、Ｈレベルのホールド信号ＨＯＬＤが出力される。
画素データ＜７２３＞はラッチ回路３４から切換回路３６を経てラッチ回路３７に供給されている。
【００３８】
時刻Ｔ03〜Ｔ0 では、Ｌレベルのホールド信号ＨＯＬＤが出力される。
画素データ＜７２２＞はラッチ回路３４から切換回路３６を経てラッチ回路３７に供給されている。
画素データ＜７２３＞は、ラッチ回路３７にラッチされている。
入力端子ＸＲＤは、Ｌレベルとなっており、記憶装置３３は読出状態である。
アドレス入力端子ＡＤＤには、読出アドレスデータが供給され、この読出アドレスデータが示す読出アドレスは１である。
データ出力端子ＤＯからは、アドレス１に格納されていた２ｎビットの画素データ＜７２０＞，＜７２１＞がパラレルデータとして出力される。
【００３９】
時刻Ｔ0 〜Ｔ1 では、Ｈレベルのホールド信号ＨＯＬＤが出力される。
画素データ＜７２０＞，＜７２１＞は、ラッチ回路３４にラッチされており、、画素データ＜７２１＞は、ラッチ回路３４から切換回路３６を経てラッチ回路３７に供給されている。
画素データ＜７２２＞は、ラッチ回路３７にラッチされている。
画素データ＜７２３＞は、ラッチ回路３８にラッチされており、出力されている。
画素データ（０）が、ラッチ回路３１に供給されている。
【００４０】
時刻Ｔ1 〜Ｔ2 では、Ｌレベルのホールド信号ＨＯＬＤが出力される。
画素データ＜７２０＞は、ラッチ回路３４から切換回路３６を経てラッチ回路３７に供給されている。
画素データ＜７２１＞は、ラッチ回路３７にラッチされている。
画素データ＜７２２＞は、ラッチ回路３８にラッチされており、出力されている。
入力端子ＸＲＤは、Ｌレベルとなっており、記憶装置３３は読出状態である。
アドレス入力端子ＡＤＤには、読出アドレスデータが供給され、この読出アドレスデータが示す読出アドレスは２である。
データ出力端子ＤＯからは、アドレス２に格納されていた２ｎビットの画素データ＜７１８＞，＜７１９＞がパラレルデータとして出力される。
画素データ（０）は、ラッチ回路３１にラッチされている。
画素データ（１）が、ラッチ回路３１に供給されている。
画素データ（０）とは、偶数番目に入力したラインの画素データのうち、シリアル／パラレル変換回路５０が０番目に（最初に）入力した画素データを意味する。
画素データ（１）とは、偶数番目に入力したラインの画素データのうち、シリアル／パラレル変換回路５０が１番目に入力した画素データを意味する。
同様に、画素データ（Ａ）とは、偶数番目に入力したラインの画素データのうち、シリアル／パラレル変換回路５０がＡ番目に入力した画素データを意味する。
【００４１】
時刻Ｔ2 〜Ｔ3 では、Ｈレベルのホールド信号ＨＯＬＤが出力される。
画素データ＜７１８＞，＜７１９＞は、ラッチ回路３４にラッチされており、、画素データ＜７１９＞は、ラッチ回路３４から切換回路３６を経てラッチ回路３７に供給されている。
画素データ＜７２０＞は、ラッチ回路３７にラッチされている。
画素データ＜７２１＞は、ラッチ回路３８にラッチされており、出力されている。
画素データ（２）が、ラッチ回路３１に供給されている。
画素データ（１）は、ラッチ回路３１にラッチされている。
画素データ（０）は、ラッチ回路３２にラッチされている。
画素データ（０），（１）が、パラレルデータとしてデータ入力端子ＤＩに供給されている。
入力端子ＸＲＤは、Ｈレベルとなっており、記憶装置３３は書込状態である。
アドレス入力端子ＡＤＤには、書込アドレスデータが供給され、この書込アドレスデータが示す書込アドレスは０である。
記憶装置３３のアドレス０には、画素データ（０），（１）が格納される。
【００４２】
時刻Ｔ3 〜Ｔ4 では、Ｌレベルのホールド信号ＨＯＬＤが出力される。
画素データ＜７１８＞は、ラッチ回路３４から切換回路３６を経てラッチ回路３７に供給されている。
画素データ＜７１９＞は、ラッチ回路３７にラッチされている。
画素データ＜７２０＞は、ラッチ回路３８にラッチされており、出力されている。
入力端子ＸＲＤは、Ｌレベルとなっており、記憶装置３３は読出状態である。
アドレス入力端子ＡＤＤには、読出アドレスデータが供給され、この読出アドレスデータが示す読出アドレスは３である。
データ出力端子ＤＯからは、アドレス３に格納されていた２ｎビットの画素データ＜７１６＞，＜７１７＞がパラレルデータとして出力される。
画素データ（１）は、ラッチ回路３２にラッチされている。
画素データ（２）は、ラッチ回路３１にラッチされている。
画素データ（３）が、ラッチ回路３１に供給されている。
このようにして、画素データの転送周期Ｔ毎に所定の動作が行われる。
【００４３】
図４のタイムチャートの続きを、図５に示す。
図５において、時刻Ｔ722 〜Ｔ723 では、Ｈレベルのオプティカル制御信号ＯＰＢが出力される。
画素データ＜７２４＞，＜７２５＞は、ラッチ回路３４にラッチされており、、画素データ＜７２４＞は、ラッチ回路３４から切換回路３６を経てラッチ回路３７に供給されている。
画素データ＜０＞は、ラッチ回路３７にラッチされている。
画素データ＜１＞は、ラッチ回路３８にラッチされており、出力されている。
画素データ（７２２）が、ラッチ回路３１に供給されている。
画素データ（７２１）は、ラッチ回路３１にラッチされている。
画素データ（７２０）は、ラッチ回路３２にラッチされている。
画素データ（７２０），（７２１）が、パラレルデータとしてデータ入力端子ＤＩに供給されている。
入力端子ＸＲＤは、Ｈレベルとなっており、記憶装置３３は書込状態である。
アドレス入力端子ＡＤＤには、書込アドレスデータが供給され、この書込アドレスデータが示す書込アドレスは３６０である。
記憶装置３３のアドレス３６０には、画素データ（７２０），（７２１）が格納される。
【００４４】
時刻Ｔ723 〜Ｔ724 では、Ｌレベルのホールド信号ＨＯＬＤが出力される。
画素データ＜７２５＞は、ラッチ回路３４から切換回路３６を経てラッチ回路３７に供給されている。
画素データ＜７２４＞は、ラッチ回路３７にラッチされている。
画素データ＜０＞は、ラッチ回路３８にラッチされており、出力されている。
入力端子ＸＲＤは、Ｌレベルとなっており、記憶装置３３は読出状態である。
アドレス入力端子ＡＤＤには、読出アドレスデータが供給され、この読出アドレスデータが示す読出アドレスは３６３である。
データ出力端子ＤＯからは、アドレス３６３に格納されていた２ｎビットの画素データ＜７２６＞，＜７２７＞がパラレルデータとして出力される。
画素データ（７２１）は、ラッチ回路３２にラッチされている。
画素データ（７２２）は、ラッチ回路３１にラッチされている。
画素データ（７２３）が、ラッチ回路３１に供給されている。
【００４５】
時刻Ｔ724 〜Ｔ725 では、Ｈレベルのホールド信号ＨＯＬＤが出力される。
画素データ＜７２６＞，＜７２７＞は、ラッチ回路３４にラッチされており、、画素データ＜７２６＞は、ラッチ回路３４から切換回路３６を経てラッチ回路３７に供給されている。
画素データ＜７２５＞は、ラッチ回路３７にラッチされている。
画素データ＜７２４＞は、ラッチ回路３８にラッチされており、出力されている。
画素データ（７２４）が、ラッチ回路３１に供給されている。
画素データ（７２３）は、ラッチ回路３１にラッチされている。
画素データ（７２２）は、ラッチ回路３２にラッチされている。
画素データ（７２２），（７２３）が、パラレルデータとしてデータ入力端子ＤＩに供給されている。
入力端子ＸＲＤは、Ｈレベルとなっており、記憶装置３３は書込状態である。
アドレス入力端子ＡＤＤには、書込アドレスデータが供給され、この書込アドレスデータが示す書込アドレスは３６１である。
記憶装置３３のアドレス３６１には、画素データ（７２２），（７２３）が格納される。
このようにして、画素データの転送周期Ｔ毎に所定の動作が行われる。オプティカルブラック部の入力時刻と出力時刻を時刻Ｔ724 に一致させている。
【００４６】
図５のタイムチャートの続きを、図６に示す。
時刻Ｔ761 〜Ｔ762 では、Ｌレベルのホールド信号ＨＯＬＤが出力され、Ｈレベルのオプティカル制御信号ＯＰＢが出力される。
画素データ＜７６３＞は、ラッチ回路３４から切換回路３６を経てラッチ回路３７に供給されている。
画素データ＜７６２＞は、ラッチ回路３７にラッチされている。
画素データ＜７６１＞は、ラッチ回路３８にラッチされており、出力されている。
入力端子ＸＲＤは、Ｌレベルとなっており、記憶装置３３は読出状態である。
画素データ（７５９）は、ラッチ回路３２にラッチされている。
画素データ（７６０）は、ラッチ回路３１にラッチされている。
画素データ（７６１）が、ラッチ回路３１に供給されている。
【００４７】
時刻Ｔ762 〜Ｔ763 では、Ｈレベルのホールド信号ＨＯＬＤが出力され、Ｌレベルのオプティカル制御信号ＯＰＢが出力される。
画素データ＜７６３＞は、ラッチ回路３７にラッチされている。
画素データ＜７６２＞は、ラッチ回路３８にラッチされており、出力されている。
画素データ（７６２）が、ラッチ回路３１に供給されている。
画素データ（７６１）は、ラッチ回路３１にラッチされている。
画素データ（７６０）は、ラッチ回路３２にラッチされている。
画素データ（７６０），（７６１）が、パラレルデータとしてデータ入力端子ＤＩに供給されている。
入力端子ＸＲＤは、Ｈレベルとなっており、記憶装置３３は書込状態である。
アドレス入力端子ＡＤＤには、書込アドレスデータが供給され、この書込アドレスデータが示す書込アドレスは３８０である。
記憶装置３３のアドレス３８０には、画素データ（７６０），（７６１）が格納される。
【００４８】
時刻Ｔ763 〜Ｔ764 では、Ｌレベルのホールド信号ＨＯＬＤが出力される。
画素データ＜７６３＞は、ラッチ回路３８にラッチされており、出力されている。
入力端子ＸＲＤは、Ｌレベルとなっており、記憶装置３３は読出状態である。
画素データ（７６１）は、ラッチ回路３２にラッチされている。
画素データ（７６２）は、ラッチ回路３１にラッチされている。
画素データ（７６３）が、ラッチ回路３１に供給されている。
【００４９】
時刻Ｔ764 〜Ｔ765 では、Ｈレベルのホールド信号ＨＯＬＤが出力される。
画素データ（７６３）は、ラッチ回路３１にラッチされている。
画素データ（７６２）は、ラッチ回路３２にラッチされている。
画素データ（７６２），（７６３）が、パラレルデータとしてデータ入力端子ＤＩに供給されている。
入力端子ＸＲＤは、Ｈレベルとなっており、記憶装置３３は書込状態である。
アドレス入力端子ＡＤＤには、書込アドレスデータが供給され、この書込アドレスデータが示す書込アドレスは３８１である。
記憶装置３３のアドレス３８１には、画素データ（７６２），（７６３）が格納される。
【００５０】
時刻Ｔ765 〜Ｔ766 では、Ｌレベルのホールド信号ＨＯＬＤが出力される。
入力端子ＸＲＤは、Ｌレベルとなっており、記憶装置３３は読出状態である。
画素データ（７６３）は、ラッチ回路３２にラッチされている。
シリアル／パラレル変換回路５０からのパラレルデータが供給されている期間は、時刻Ｔ2 〜時刻Ｔ765 となる。
【００５１】
図７〜図９は、図３のデータ処理装置３００の動作を説明するタイムチャートである。入力信号ＳINが、奇数番目に入力したラインの画素データのシリアルデータである場合を示す。
各時刻を画素データの転送周期Ｔ毎にＴ00〜Ｔ03，Ｔ0 〜Ｔ766 に区分している。
１ラインの画素データのうち、画面に表示される映像部の画素データ数は７２４であり、それ以外の画素データ数は４０である。
図７〜図９では、書込アドレスはアドレス３６１から逆方向にカウントしており、先のラインのパラレルデータを読み出す読出アドレスも逆方向にカウントしている。
【００５２】
図７において、オプティカル制御信号ＯＰＢは、Ｌレベルである。
図７において、時刻Ｔ01〜Ｔ02では、アドレス入力端子ＡＤＤには、読出アドレスデータが供給され、この読出アドレスデータが示す読出アドレスは３６１である。
入力端子ＸＲＤは、Ｌレベルとなっており、記憶装置３３は読出状態である。
データ出力端子ＤＯからは、アドレス３６１に格納されていた２ｎビットの画素データ（７２２），（７２３）がパラレルデータとして出力される。
【００５３】
時刻Ｔ02〜Ｔ03では、Ｈレベルのホールド信号ＨＯＬＤが出力される。
画素データ（７２３）はラッチ回路３４から切換回路３６を経てラッチ回路３７に供給されている。
【００５４】
時刻Ｔ03〜Ｔ0 では、Ｌレベルのホールド信号ＨＯＬＤが出力される。
画素データ（７２２）はラッチ回路３４から切換回路３６を経てラッチ回路３７に供給されている。
画素データ（７２３）は、ラッチ回路３７にラッチされている。
入力端子ＸＲＤは、Ｌレベルとなっており、記憶装置３３は読出状態である。
アドレス入力端子ＡＤＤには、読出アドレスデータが供給され、この読出アドレスデータが示す読出アドレスは３６０である。
データ出力端子ＤＯからは、アドレス３６０に格納されていた２ｎビットの画素データ（７２０），（７２１）がパラレルデータとして出力される。
【００５５】
時刻Ｔ0 〜Ｔ1 では、Ｈレベルのホールド信号ＨＯＬＤが出力される。
画素データ（７２０），（７２１）は、ラッチ回路３４にラッチされており、、画素データ（７２１）は、ラッチ回路３４から切換回路３６を経てラッチ回路３７に供給されている。
画素データ（７２２）は、ラッチ回路３７にラッチされている。
画素データ（７２３）は、ラッチ回路３８にラッチされており、出力されている。
画素データ＜０＞が、ラッチ回路３１に供給されている。
【００５６】
時刻Ｔ1 〜Ｔ2 では、Ｌレベルのホールド信号ＨＯＬＤが出力される。
画素データ（７２０）は、ラッチ回路３４から切換回路３６を経てラッチ回路３７に供給されている。
画素データ（７２１）は、ラッチ回路３７にラッチされている。
画素データ（７２２）は、ラッチ回路３８にラッチされており、出力されている。
入力端子ＸＲＤは、Ｌレベルとなっており、記憶装置３３は読出状態である。
アドレス入力端子ＡＤＤには、読出アドレスデータが供給され、この読出アドレスデータが示す読出アドレスは３５９である。
データ出力端子ＤＯからは、アドレス３５９に格納されていた２ｎビットの画素データ（７１８），（７１９）がパラレルデータとして出力される。
画素データ＜０＞は、ラッチ回路３１にラッチされている。
画素データ＜１＞が、ラッチ回路３１に供給されている。
【００５７】
時刻Ｔ2 〜Ｔ3 では、Ｈレベルのホールド信号ＨＯＬＤが出力される。
画素データ（７１８），（７１９）は、ラッチ回路３４にラッチされており、、画素データ（７１９）は、ラッチ回路３４から切換回路３６を経てラッチ回路３７に供給されている。
画素データ（７２０）は、ラッチ回路３７にラッチされている。
画素データ（７２１）は、ラッチ回路３８にラッチされており、出力されている。
画素データ＜２＞が、ラッチ回路３１に供給されている。
画素データ＜１＞は、ラッチ回路３１にラッチされている。
画素データ＜０＞は、ラッチ回路３２にラッチされている。
画素データ＜０＞，＜１＞が、パラレルデータとしてデータ入力端子ＤＩに供給されている。
入力端子ＸＲＤは、Ｈレベルとなっており、記憶装置３３は書込状態である。
アドレス入力端子ＡＤＤには、書込アドレスデータが供給され、この書込アドレスデータが示す書込アドレスは３６１である。
記憶装置３３のアドレス３６１には、画素データ＜０＞，＜１＞が格納される。
【００５８】
時刻Ｔ3 〜Ｔ4 では、Ｌレベルのホールド信号ＨＯＬＤが出力される。
画素データ（７１８）は、ラッチ回路３４から切換回路３６を経てラッチ回路３７に供給されている。
画素データ（７１９）は、ラッチ回路３７にラッチされている。
画素データ（７２０）は、ラッチ回路３８にラッチされており、出力されている。
入力端子ＸＲＤは、Ｌレベルとなっており、記憶装置３３は読出状態である。
アドレス入力端子ＡＤＤには、読出アドレスデータが供給され、この読出アドレスデータが示す読出アドレスは３５８である。
データ出力端子ＤＯからは、アドレス３５８に格納されていた２ｎビットの画素データ（７１６），（７１７）がパラレルデータとして出力される。
画素データ＜１＞は、ラッチ回路３２にラッチされている。
画素データ＜２＞は、ラッチ回路３１にラッチされている。
画素データ＜３＞が、ラッチ回路３１に供給されている。
このようにして、画素データの転送周期Ｔ毎に所定の動作が行われる。
【００５９】
図７のタイムチャートの続きを、図８に示す。
図８において、時刻Ｔ721 〜Ｔ722 では、Ｌレベルのホールド信号ＨＯＬＤが出力され、Ｌレベルのオプティカル制御信号ＯＰＢが出力される。
画素データ（０）は、ラッチ回路３４から切換回路３６を経てラッチ回路３７に供給されている。
画素データ（１）は、ラッチ回路３７にラッチされている。
画素データ（２）は、ラッチ回路３８にラッチされており、出力されている。
入力端子ＸＲＤは、Ｌレベルとなっており、記憶装置３３は読出状態である。
アドレス入力端子ＡＤＤには、読出アドレスデータが供給され、この読出アドレスデータが示す読出アドレスは３６２である。
データ出力端子ＤＯからは、アドレス３６２に格納されていた２ｎビットの画素データ（７２４），（７２５）がパラレルデータとして出力される。
画素データ＜７１９＞は、ラッチ回路３２にラッチされている。
画素データ＜７２０＞は、ラッチ回路３１にラッチされている。
画素データ＜７２１＞が、ラッチ回路３１に供給されている。
【００６０】
時刻Ｔ722 〜Ｔ723 では、Ｈレベルのホールド信号ＨＯＬＤが出力され、Ｈレベルのオプティカル制御信号ＯＰＢが出力される。
画素データ（７２４），（７２５）は、ラッチ回路３４にラッチされており、、画素データ（７２４）は、ラッチ回路３４から切換回路３６を経てラッチ回路３７に供給されている。
画素データ（０）は、ラッチ回路３７にラッチされている。
画素データ（１）は、ラッチ回路３８にラッチされており、出力されている。
画素データ＜７２２＞が、ラッチ回路３１に供給されている。
画素データ＜７２１＞は、ラッチ回路３１にラッチされている。
画素データ＜７２０＞は、ラッチ回路３２にラッチされている。
画素データ＜７２０＞，＜７２１＞が、パラレルデータとしてデータ入力端子ＤＩに供給されている。
入力端子ＸＲＤは、Ｈレベルとなっており、記憶装置３３は書込状態である。
アドレス入力端子ＡＤＤには、書込アドレスデータが供給され、この書込アドレスデータが示す書込アドレスは１である。
記憶装置３３のアドレス１には、画素データ＜７２０＞，＜７２１＞が格納される。
【００６１】
時刻Ｔ723 〜Ｔ724 では、Ｌレベルのホールド信号ＨＯＬＤが出力される。
画素データ（７２５）は、ラッチ回路３４から切換回路３６を経てラッチ回路３７に供給されている。
画素データ（７２４）は、ラッチ回路３７にラッチされている。
画素データ（０）は、ラッチ回路３８にラッチされており、出力されている。
入力端子ＸＲＤは、Ｌレベルとなっており、記憶装置３３は読出状態である。
アドレス入力端子ＡＤＤには、読出アドレスデータが供給され、この読出アドレスデータが示す読出アドレスは３６３である。
データ出力端子ＤＯからは、アドレス３６３に格納されていた２ｎビットの画素データ（７２６），（７２７）がパラレルデータとして出力される。
画素データ＜７２１＞は、ラッチ回路３２にラッチされている。
画素データ＜７２２＞は、ラッチ回路３１にラッチされている。
画素データ＜７２３＞が、ラッチ回路３１に供給されている。
【００６２】
時刻Ｔ724 〜Ｔ725 では、Ｈレベルのホールド信号ＨＯＬＤが出力される。
画素データ（７２６），（７２７）は、ラッチ回路３４にラッチされており、、画素データ（７２６）は、ラッチ回路３４から切換回路３６を経てラッチ回路３７に供給されている。
画素データ（７２５）は、ラッチ回路３７にラッチされている。
画素データ（７２４）は、ラッチ回路３８にラッチされており、出力されている。
画素データ＜７２４＞が、ラッチ回路３１に供給されている。
画素データ＜７２３＞は、ラッチ回路３１にラッチされている。
画素データ＜７２２＞は、ラッチ回路３２にラッチされている。
画素データ＜７２２＞，＜７２３＞が、パラレルデータとしてデータ入力端子ＤＩに供給されている。
入力端子ＸＲＤは、Ｈレベルとなっており、記憶装置３３は書込状態である。
アドレス入力端子ＡＤＤには、書込アドレスデータが供給され、この書込アドレスデータが示す書込アドレスは０である。
記憶装置３３のアドレス０には、画素データ＜７２２＞，＜７２３＞が格納される。
このようにして、画素データの転送周期Ｔ毎に所定の動作が行われる。オプティカルブラック部の入力時刻と出力時刻を時刻Ｔ724 に一致させている。
オプティカルブラック部のパラレルデータの書込アドレスはアドレス３６２から開始して順方向にカウントしている。
先のラインのパラレルデータの読出アドレスは、アドレス０の次にアドレス３６２として順方向にカウントしている。
【００６３】
図８のタイムチャートの続きを、図９に示す。
時刻Ｔ761 〜Ｔ762 では、Ｌレベルのホールド信号ＨＯＬＤが出力され、Ｈレベルのオプティカル制御信号ＯＰＢが出力される。
画素データ（７６３）は、ラッチ回路３４から切換回路３６を経てラッチ回路３７に供給されている。
画素データ（７６２）は、ラッチ回路３７にラッチされている。
画素データ（７６１）は、ラッチ回路３８にラッチされており、出力されている。
入力端子ＸＲＤは、Ｌレベルとなっており、記憶装置３３は読出状態である。
画素データ＜７５９＞は、ラッチ回路３２にラッチされている。
画素データ＜７６０＞は、ラッチ回路３１にラッチされている。
画素データ＜７６１＞が、ラッチ回路３１に供給されている。
【００６４】
時刻Ｔ762 〜Ｔ763 では、Ｈレベルのホールド信号ＨＯＬＤが出力され、Ｌレベルのオプティカル制御信号ＯＰＢが出力される。
画素データ（７６３）は、ラッチ回路３７にラッチされている。
画素データ（７６２）は、ラッチ回路３８にラッチされており、出力されている。
画素データ＜７６２＞が、ラッチ回路３１に供給されている。
画素データ＜７６１＞は、ラッチ回路３１にラッチされている。
画素データ＜７６０＞は、ラッチ回路３２にラッチされている。
画素データ＜７６０＞，＜７６１＞が、パラレルデータとしてデータ入力端子ＤＩに供給されている。
入力端子ＸＲＤは、Ｈレベルとなっており、記憶装置３３は書込状態である。
アドレス入力端子ＡＤＤには、書込アドレスデータが供給され、この書込アドレスデータが示す書込アドレスは３８０である。
記憶装置３３のアドレス３８０には、画素データ＜７６０＞，＜７６１＞が格納される。
【００６５】
時刻Ｔ763 〜Ｔ764 では、Ｌレベルのホールド信号ＨＯＬＤが出力される。
画素データ（７６３）は、ラッチ回路３８にラッチされており、出力されている。
入力端子ＸＲＤは、Ｌレベルとなっており、記憶装置３３は読出状態である。
画素データ＜７６１＞は、ラッチ回路３２にラッチされている。
画素データ＜７６２＞は、ラッチ回路３１にラッチされている。
画素データ＜７６３＞が、ラッチ回路３１に供給されている。
【００６６】
時刻Ｔ764 〜Ｔ765 では、Ｈレベルのホールド信号ＨＯＬＤが出力される。
画素データ＜７６３＞は、ラッチ回路３１にラッチされている。
画素データ＜７６２＞は、ラッチ回路３２にラッチされている。
画素データ＜７６２＞，＜７６３＞が、パラレルデータとしてデータ入力端子ＤＩに供給されている。
入力端子ＸＲＤは、Ｈレベルとなっており、記憶装置３３は書込状態である。
アドレス入力端子ＡＤＤには、書込アドレスデータが供給され、この書込アドレスデータが示す書込アドレスは３８１である。
記憶装置３３のアドレス３８１には、画素データ＜７６２＞，＜７６３＞が格納される。
【００６７】
時刻Ｔ765 〜Ｔ766 では、Ｌレベルのホールド信号ＨＯＬＤが出力される。
入力端子ＸＲＤは、Ｌレベルとなっており、記憶装置３３は読出状態である。
画素データ＜７６３＞は、ラッチ回路３２にラッチされている。
【００６８】
以上のようなタイムチャートで、図３のデータ処理装置は動作する。
例えば、シリアルデータの先頭の画素データを時刻Ｔ01で検出すると、その先頭の画素データが時刻Ｔ0 でラッチ回路３１に入力するように、遅延回路を設ける。
ホールド信号ＨＯＬＤは、時刻Ｔ02から転送周期Ｔ毎にＨレベルとＬレベルに交互に変化させ、例えば３８２回Ｈレベルとする。
オプティカル制御信号ＯＰＢは、ホールド信号ＨＯＬＤが３６３回目にＨレルになるのと同時にＨレベルにし、それから転送周期Ｔの４０倍の時間が経過した時にＬレベルにする。
書込／読出制御信号ＳＸは、入力端子ＸＲＤが時刻Ｔ2 から転送周期Ｔ毎にＨレベルとＬレベルに交互に変化するように、出力を行い、例えば入力端子ＸＲＤを３８２回Ｈレベルとする。
読出アドレスの初期値は予め設定しておき、偶数番目に入力したラインのパラレルデータを記憶装置３３から読み出す読出アドレスではアドレス３６１から逆方向にカウントを開始し、奇数番目に入力したラインのパラレルデータを記憶装置３３から読み出す読出アドレスではアドレス０から順方向にカウントを開始する。
書込アドレスの初期値は予め設定しておき、偶数番目に入力したラインの書込アドレスではアドレス０から順方向にカウントを開始し、奇数番目に入力したラインの書込アドレスではアドレス３６１から逆方向にカウントを開始する。
【００６９】
映像部の画素データ数は７２４なので、そのパラレルデータ数は７２４／２である３６２となる。アドレスは０から開始するので、アドレス０〜３６１で該パラレルデータを記憶装置３３に格納することができる。
オプティカルブラック部の画素データ数は４０なので、そのパラレルデータ数は４０／２である２０となる。アドレスは３６２から開始することで、アドレス３６２〜３８１で該パラレルデータを記憶装置３３に格納することができる。
アドレスを逆方向にカウントして０になった場合は、次のアドレスを３６２に設定することで、記憶装置３３のオプティカルブラック部のパラレルデータにアクセスすることができる。
【００７０】
【発明の効果】
本発明のデータ処理装置によれば、水平走査方向の１ライン分の画素データを記憶する記憶容量のシングルポートＲＡＭの記憶装置を用いて、画像を左右反転させる画素データを得ることができる。
本発明のデータ処理装置によれば、１ラインの画素データが映像部の画素データとこれに続く映像部以外の画素データとを含む場合に、映像部の画素データのみを入力順とは逆順に出力することができ、映像部の画素データととこれに続く映像部以外の画素データとが併せて入力順とは逆順に出力されることを防ぐことができる。
【図面の簡単な説明】
【図１】従来のデータ処理装置を示すブロック図である。
【図２】従来のデータ処理装置を示すブロック図である。
【図３】本発明のデータ処理装置の一例を示すブロック図である。
【図４】図３のデータ処理装置の動作を、偶数番目に入力したラインの画素データを入力信号とする場合について説明するタイムチャートである。
【図５】図３のデータ処理装置の動作を、偶数番目に入力したラインの画素データを入力信号とする場合について説明するタイムチャートである。
【図６】図３のデータ処理装置の動作を、偶数番目に入力したラインの画素データを入力信号とする場合について説明するタイムチャートである。
【図７】図３のデータ処理装置の動作を、奇数番目に入力したラインの画素データを入力信号とする場合について説明するタイムチャートである。
【図８】図３のデータ処理装置の動作を、奇数番目に入力したラインの画素データを入力信号とする場合について説明するタイムチャートである。
【図９】図３のデータ処理装置の動作を、奇数番目に入力したラインの画素データを入力信号とする場合について説明するタイムチャートである。
【符号の説明】
１１，１６，１７，２１，２６，３１，３２，３４，３７，３８…ラッチ回路、３９…排他的論理和回路、１２，１３，３３…記憶装置（シングルポートＲＡＭ）、１４…反転回路、１５，２５，３５…制御回路、１８，３６…切換回路、２２…記憶装置（デュアルポートＲＡＭ）、４１…アドレスカウンタ、４１Ｍ…記憶回路、４２…制御信号生成回路、１００，２００，３００…データ処理装置、Ａ0 〜Ａ7 ，Ｂ0 〜Ｂ2 ，Ｃ0 〜Ｃ9 …画素データ、ＨＯＬＤ…ホールド信号、ＯＰＢ…オプティカル制御信号、ＳＡ…アドレスデータ、ＳＸ…書込／読出制御信号。
【図１】
0004106736.tif 000002
【図２】
0004106736.tif 000003
【図３】
0004106736.tif 000004
【図４】
0004106736.tif 000005
【図５】
0004106736.tif 000006
【図６】
0004106736.tif 000007
【図７】
0004106736.tif 000008
【図８】
0004106736.tif 000009
【図９】
0004106736.tif 000010