(57)【特許請求の範囲】
【請求項１】
イメージセンサーを構成する画素回路において、画素毎に固有の検知受光信号の読み出し増幅率を、前記画素回路が利得係数βを電気的にアナログ変調できるＭＯＳトランジスタを信号読出し増幅に用いることによって、周辺画素を含む近傍検知受光信号の平均信号で変調することを特徴とする、半導体撮像素子。
【請求項２】
前記画素回路において、前記ＭＯＳトランジスタの利得係数βを変調するためのβ制御ゲートには、周辺の平均受光量信号が入力されることを特徴とする、請求項１に記載の半導体撮像素子。
【請求項３】
前記周辺の平均受光量信号は、ウェルと基板間で形成されるダイオードと、前記ウェルの形状で設定される画素間の接続抵抗によって与えられることを特徴とする、請求項２に記載の半導体撮像素子。
【請求項４】
各画素の受光信号を与えるフォトダイオードを、前記ウェル内に形成することを特徴とする、請求項３に記載の半導体撮像素子。
【請求項５】
複数の画素を備え、
各前記画素は、自身および自身の周辺に配置された他の複数の画素のうちの少なくとも一部の画素における光量に応じて調整される信号増幅率に従って、前記自身における入射光量に応じた電気信号を生成する画像信号生成回路と、
前記自身への入射光量に応じた第１の電位を第１のノードに生成するための第１の受光検知素子と、
前記少なくとも一部の画素への入射光量に応じた第２の電位を第２のノードに生成するための第２の受光検知素子とを含み、
前記画像信号生成回路は、前記第１および第２の電位の積に応じて前記電気信号を生成する、半導体撮像素子。
【請求項６】
前記信号増幅率は、前記少なくとも一部の画素における平均光量に応じて設定される、請求項５に記載の半導体撮像素子。
【請求項７】
前記複数の画素のそれぞれにおける前記信号増幅率は、前記少なくとも一部の画素における平均光量が小さい領域において、前記平均光量が大きい領域よりも相対的に大きく設定される、請求項５に記載の半導体撮像素子。
【請求項８】
前記第１の電位は、前記自身への入射光量の増加に応じて上昇し、前記第２の電位は、前記少なくとも一部の画素への入射光量の増加に応じて下降する、請求項７に記載の半導体撮像素子。
【請求項９】
前記第１の電位は、前記自身への入射光量の増加に応じて下降し、
前記第２の電位は、前記少なくとも一部の画素への入射光量の増加に応じて上昇する、請求項７に記載の半導体撮像素子。
【請求項１０】
前記第１の受光検知素子は、前記第１のノードから第１の固定電圧へ向かう方向を順方向として、前記第１のノードおよび前記第１の固定電圧の間に接続された第１のダイオードを有し、
前記第２の受光検知素子は、第２の固定電圧から前記第２のノードへ向かう方向を順方向として、前記第２のノードおよび前記第２の固定電圧の間に接続された第２のダイオードを有し、
前記少なくとも一部の画素において、前記第２のノード同士は抵抗成分を介して電気的に結合される、請求項７に記載の半導体撮像素子。
【請求項１１】
前記第１の受光検知素子は、第１の固定電圧から前記第１のノードへ向かう方向を順方向として、前記第１の固定電圧および前記第１のノードの間に接続された第１のダイオードを有し、
前記第２の受光検知素子は、前記第２のノードから第２の固定電圧へ向かう方向を順方向として、前記第２のノードおよび前記第２の固定電圧の間に接続された第２のダイオードを有し、
前記少なくとも一部の画素において、前記第２のノード同士は抵抗成分を介して電気的に結合される、請求項７に記載の半導体撮像素子。
【請求項１２】
前記画像信号生成回路は、制御ゲートへの印加電圧に応じて利得係数をアナログ変調可能な電界効果型トランジスタを含み、
前記電界効果型トランジスタの前記制御ノードは、前記第２のノードと接続され、
前記電界効果型トランジスタは、前記利得係数に従って前記第１のノードの電位を増幅することによって前記電気信号を生成する、請求項７に記載の半導体撮像素子。
【請求項１３】
前記半導体撮像素子は、第１導電型の基板上に生成され、
前記半導体撮像素子は、
前記基板上に形成された、前記第１導電型とは反対導電型の第２導電型のウェル領域をさらに備え、
前記第２の受光検知素子は、前記基板および前記ウェル領域の間の接合を用いて形成されるダイオードを有する、請求項７に記載の半導体撮像素子。
【請求項１４】
前記第２のノードは、前記ウェル領域に相当する、請求項１３に記載の半導体撮像素子。
【請求項１５】
前記半導体撮像素子は、
前記ウェル領域内に形成された前記第１導電型の第１拡散領域と、
前記第１拡散領域内に形成された前記第２導電型の第２拡散領域とをさらに備え、
前記第１および第２拡散領域は、各前記画素ごとに独立に設けられ、
前記第１の受光検知素子は、前記第１拡散領域および前記第２拡散領域の間の接合を用いて形成されるダイオードを有する、請求項１３に記載の半導体撮像素子。
【請求項１６】
前記第１および第２のノードの電位を所定周期で所定電位にそれぞれリセットするためのリセット回路をさらに備える、請求項７に記載の半導体撮像素子。
【請求項１７】
所定周期で前記第１のノードの電位を所定電位にリセットするとともに、前記第２のノードを固定のバイアス電圧と抵抗成分を介して電気的に結合するためのリセット回路をさらに備える、請求項７に記載の半導体撮像素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ヒトの視覚感知特性に近い受光感知特性を実現する半導体撮像素子に関し、より特定的には、視野内に輝度差が大きい領域が混在しても、全領域で十分なコントラストを検知することができる半導体撮像装置に関する。従って、この発明技術は、高い視覚感知能力を有した撮像装置として様々な状況下で使用される、屋外を含む監視用カメラや車載用カメラなどに利用できる。
【０００２】
【従来の技術】
ＣＣＤ（Charge-coupled device）やＣＭＯＳ（complementary mental-oxide semiconductor）イメージャーなどの固体撮像素子、所謂、半導体イメージセンサー（以下、「半導体撮像素子」とも称する）は、ビデオカメラやデジタルカメラを始めとして、今や携帯電話などにも内蔵されるようになり、廉価で消費電力の少ない撮像素子として広く普及している。
【０００３】
しかしながら、半導体撮像素子の感知能力は、ヒトの視覚感知と比べて、大きく劣っている。ヒトの視覚では、一視野内に、４〜５桁程度の輝度分布があっても、明るい所と暗い所のコントラストを十分に検知することが可能である。この優れたコントラスト感知能力は、網膜内にある受光細胞が、その光感応特性を個々の細胞毎に調整できる機能によって実現されている。
【０００４】
これに対して、従来の半導体撮像素子では、全ての画素が同じ受光特性であることから、視野内の明るい所と暗い所で十分なコントラストを同時に得ることが困難であった。
【０００５】
【発明が解決しようとする課題】
図１４および図１５は、従来の半導体撮像素子による撮像例を示す第１および第２の図である。
【０００６】
図１４および図１５を参照して、これらの撮像例は、晴れた昼間に蛍光灯を点灯した室内から窓外を含む光景を撮影したものである。このような光景は、日常生活において、よく目にする、ありふれた状景である。このような普段の光景において、ヒトの目では、室内も窓外の光景も難無く十分なコントラストで見えることは、経験上、明白である。
【０００７】
しかしながら、従来の半導体撮像素子では、図１４の撮像例のように、室内を見えるように画素の受光感度特性を調整すると、窓の外が明るくなり過ぎて、明るい部分のコントラストを検知することができなくなる。一方、図１５の撮像例のように、窓外の光景を十分なコントラストで見えるように調整すると、今度は室内が暗くなり過ぎて、暗い部分のコントラストを検知することが困難となる。このように、従来のイメージセンサーでは、視野内に明るい領域と暗い領域とが同時に混在する場合には、全領域で十分なコントラストを検知する能力が、ヒトの視覚検知と比べて大きく劣っていることが分かる。
【０００８】
したがって、従来の半導体撮像素子をヒトの視覚に代わる視覚情報検知装置として用いるためには、このコントラスト感知能力の低さが、実用化する上で解決しなければならない、大きな課題の一つである。
【０００９】
次に、図１６を用いて従来の半導体撮像素子のコントラスト検知能力の低さを説明する。
【００１０】
一般的に、晴れた昼間の屋外の照度は、数万ルクス程度である。一方、蛍光灯を点灯した室内の照度は、太陽光が射し込まない所で約５００ルクス程度で、暗い所では１００ルクス以下になる。つまり、図１４および１５に示した撮像例では、図１６内の輝度分布例で示すように、窓外の輝度分布と、室内の暗い部分（顔部分）の輝度分布は、各々の平均値で２〜３桁も差があることになる。
【００１１】
図１４の撮像例では、室内の比較的明るい領域（５００ルクス以下）において十分なコントラストを感知できるように、画素の受光感度特性が図１６に示す感度直線になるように調整されている。しかし、既に述べたように、従来の半導体撮像素子では全ての画素が同じ感度特性を有しているので、このような受光感度特性で撮像すると、窓外の明るい部分は受光感度が飽和してしまい真っ白となる。一方、暗い部分においても、全体の１／５以下の振幅となり十分なコントラストを得ることができないことが分かる。このように、従来の半導体撮像素子では、我々が日常で多く遭遇する状景にすら、十分なコントラストを感知することができないことになる。
【００１２】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、一視野内の輝度分布が大きい場合であっても、明るい部分と暗い部分とを十分なコントラストで検知可能な半導体撮像素子を提供することである。
【００１３】
【課題を解決するための手段】
この発明に従う半導体撮像素子は、イメージセンサーを構成する画素回路において、画素毎に固有の信号増幅率を調整できる機能を備えたことを特徴とする。
【００１４】
好ましくは、画素回路は、画素固有の検知受光信号の読み出し増幅率を、周辺画素を含む近傍検知受光信号の平均信号で変調することを特徴とする。
【００１５】
さらに好ましくは、画素回路は、利得係数βを電気的にアナログ変調できるＭＯＳトランジスタを信号読出し増幅に用いることを特徴とする。
【００１６】
特にこのような構成においては、画素回路において、ＭＯＳトランジスタの利得係数βを変調するためのβ制御ゲートには、周辺の平均受光量信号が入力される。
【００１７】
あるいは好ましくは、周辺の平均受光量信号は、ウェルと基板間で形成されるダイオードと、ウェルの形状で設定される画素間の接続抵抗によって与えられることを特徴とする。
【００１８】
さらに好ましくは、各画素の受光信号を与えるフォトダイオードを、ウェル内に形成することを特徴とする。
【００１９】
この発明の他の構成に従う半導体撮像素子は、複数の画素を備える。各画素は、自身および自身の周辺に配置された他の複数の画素のうちの少なくとも一部の画素における光量に応じて調整される信号増幅率に従って、自身における入射光量に応じた電気信号を生成する画像信号生成回路を含む。
【００２０】
好ましくは、信号増幅率は、少なくとも一部の画素における平均光量に応じて設定される。
【００２１】
また好ましくは、複数の画素のそれぞれにおける信号増幅率は、少なくとも一部の画素における平均光量が小さい領域において、平均光量が大きい領域よりも相対的に大きく設定される。
【００２２】
あるいは好ましくは、各画素は、自身への入射光量に応じた第１の電位を第１のノードに生成するための第１の受光検知素子と、少なくとも一部の画素への入射光量に応じた第２の電位を第２のノードに生成するための第２の受光検知素子とをさらに含む。画像信号生成回路は、第１および第２の電位の積に応じて電気信号を生成する。
【００２３】
さらに好ましくは、第１の電位は、自身への入射光量の増加に応じて上昇し、第２の電位は、少なくとも一部の画素への入射光量の増加に応じて下降する。
【００２４】
あるいは、さらに好ましくは、第１の電位は、自身への入射光量の増加に応じて下降し、第２の電位は、少なくとも一部の画素への入射光量の増加に応じて上昇する。
【００２５】
また、さらに好ましくは、第１の受光検知素子は、第１のノードから第１の固定電圧へ向かう方向を順方向として、第１の固定電圧および第１のノードの間に接続された第１のダイオードを有し、第２の受光検知素子は、第２の固定電圧から第２のノードへ向かう方向を順方向として、第２のノードおよび第２の固定電圧の間に接続された第２のダイオードを有する。少なくとも一部の画素において、第２のノード同士は抵抗成分を介して電気的に結合される。
【００２６】
また、さらに好ましくは、第１の受光検知素子は、第１の固定電圧から第１のノードへ向かう方向を順方向として、第１の固定電圧および第１のノードの間に接続された第１のダイオードを有し、第２の受光検知素子は、第２のノードから第２の固定電圧へ向かう方向を順方向として、第２のノードおよび第２の固定電圧の間に接続された第２のダイオードを有する。少なくとも一部の画素において、第２のノード同士は抵抗成分を介して電気的に結合される。
【００２７】
あるいは好ましくは、画像信号生成回路は、制御ゲートへの印加電圧に応じて利得係数をアナログ変調可能な電界効果型トランジスタを含む。電界効果型トランジスタの制御ノードは、第２のノードと接続され、電界効果型トランジスタは、利得係数に従って第１のノードの電位を増幅することによって電気信号を生成する。
【００２８】
また好ましくは、半導体撮像素子は、第１導電型の基板上に生成され、基板上に形成された、第１導電型とは反対導電型の第２導電型のウェル領域をさらに備える。第２の受光検知素子は、基板およびウェル領域の間の接合を用いて形成されるダイオードを有する。
【００２９】
さらに好ましくは、第２のノードは、ウェル領域に相当する。
あるいは、さらに好ましくは、半導体撮像素子は、ウェル領域内に形成された第１導電型の第１拡散領域と、第１拡散領域内に形成された第２導電型の第２拡散領域とをさらに備える。第１および第２拡散領域は、各画素ごとに独立に設けられ、第１の受光検知素子は、第１拡散領域および第２拡散領域の間の接合を用いて形成されるダイオードを有する。
【００３０】
また好ましくは、半導体撮像素子は、第１および第２のノードの電位を所定周期で所定電位にそれぞれリセットするためのリセット回路をさらに備える。
【００３１】
あるいは好ましくは、半導体撮像素子は、所定周期で第１のノードの電位を所定電位にリセットするとともに、第２のノードを固定のバイアス電圧と抵抗成分を介して電気的に結合するためのリセット回路をさらに備える。
【００３２】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照して詳細に説明する。なお、以下の説明において、同一または相当部分については同一の参照符号を付すものとする。
【００３３】
［実施の形態１］
図１は、本発明の実施の形態に従う半導体撮像素子の構成を示す概略ブロック図である。
【００３４】
図１を参照して、本発明に従う半導体撮像素子１は、複数の画素ＰＸが行列状に配置された画素アレイ２と、読出制御回路３と、リセット回路５と、電源回路７とを備える。
【００３５】
読出制御回路３は、画素アレイ２における画像データ生成タイミングを制御するための制御信号ＲＤを生成する。リセット回路５は、各画素ＰＸにおける受光検知素子の状態を定期的にリセットする。リセット回路５によるリセット動作タイミングは、読出制御回路３からのリセット信号Ｒｓｔ０，Ｒｓｔ１によって制御される。電源回路７は、画素アレイ２内の各画素に対して、電源電圧Ｖｄおよび接地電圧ＧＮＤを供給する。
【００３６】
図２は、各画素の構成を説明するブロック図である。図２においては、行列状に配置された複数の画素のうちの、第ｉ行・第ｊ列（ｉ，ｊ：自然数）の画素ＰＸ（ｉ，ｊ）および、これに隣接する画素群が代表的に示される。
【００３７】
図２を参照して、各画素ＰＸは、受光検知素子であるフォトダイオードＰＤ０，ＰＤ１と、画素信号生成回路１０と、画素データ生成回路１５とを含む。
【００３８】
フォトダイオードＰＤ１は、当該画素における入射光量に応じた電位を有する信号を生成する。フォトダイオードＰＤ０は、周辺領域の複数の画素中のフォトダイオードＰＤ０と、抵抗成分を介して電気的に結合される。これにより、各画素のフォトダイオードＰＤ０は、当該画素の周辺領域における平均光量に対応する電位を有する信号を生成することができる。
【００３９】
図２の構成例においては、各画素は、隣接する４個の画素との間でフォトダイオードＰＤ０同士が電気的に結合されている。たとえば、画素ＰＸ（ｉ，ｊ）は、画素ＰＸ（ｉ，ｊ＋１）、ＰＸ（ｉ，ｊ−１）、ＰＸ（ｉ−１，ｊ）およびＰＸ（ｉ＋１，ｊ）との間で電気的に結合される。しかし、本願発明の適用は、このような構成に限定されず、各画素のフォトダイオードＰＤ０は、周囲に配置された任意の個数の他の画素のフォトダイオードＰＤ０と接続する構成とすることができる。
【００４０】
画素信号生成回路１０は、フォトダイオードＰＤ０およびＰＤ１のそれぞれの出力に応じて、制御信号ＲＤに応答したタイミングで、当該画素での入射光量に応じた画像信号を出力信号として生成する。画像信号は、フォトダイオードＰＤ０の出力、すなわち当該画素の周辺領域における平均光量に基づいて自動調整された受光感度特性（信号増幅率）に従って、フォトダイオードＰＤ１の出力、すなわち当該画素での光量に応じた強度を有する。
【００４１】
したがって、各画素の受光感度特性は、当該画素の周辺領域における平均光量に基づいて自動調整されることになる。具体的には、各画素において、周辺の平均光量に反比例して、その画素の受光感度（信号増幅率）を大きくするように設定すればよい。すなわち、各画素は、暗い領域においては受光感度を相対的に大きく設定し、明るい領域においては受光感度を相対的に小さく設定するような自動調整機能を有する。
【００４２】
画素データ生成回路１５は、画素信号生成回路１０からの出力信号（画素信号）をアナログ／デジタル変換して画像データＤＡＴを生成し、かつ生成された画像データを一時的に保持する。画像データ生成回路１５に保持された画像データＤＡＴは、図示しない走査回路を用いて、画素単位、画素の行単位あるいは列単位、もしくは画素アレイ一括で、任意の範囲ごとに半導体撮像素子外部から読出すことができる。なお、図示しない各画素においても、その内部構成および、周囲の画素との間における接続関係は、同様である。
【００４３】
図３は、各画素の構成を詳細に示す回路図である。
図３を参照して、画素への入射光量に応じた電位Ｖａを与えるフォトダイオードＰＤ１と、周辺の平均光量に応じた電位Ｖｂを与えるフォトダイオードＰＤ０とを有し、それぞれのフォトダイオードによって与えられた電位ＶａおよびＶｂの積算結果を画素信号として読み出す回路構成となっている。
【００４４】
フォトダイオードＰＤ１は、ノードＮａから電源電圧Ｖｄへ向かう方向を順方向として、ノードＮａおよび電源電圧Ｖｄの間に接続される。フォトダイオードＰＤ０は、接地電圧ＧＮＤからノードＮｂへ向かう方向を順方向として、ノードＮｂおよび接地電圧ＧＮＤの間に接続される。
【００４５】
リセット回路５は、ノードＮａとリセット電圧Ｖｔとの間に接続されたリセット用トランジスタＴｒ１と、ノードＮｂとリセット電圧Ｖｄｍとの間に接続されたリセット用トランジスタＴｒ０とを有する。リセット用トランジスタＴｒ０おょびＴｒ１は、リセット信号Ｒｓｔ０およびＲｓｔ１にそれぞれ応答してターンオンする。
【００４６】
リセット電圧Ｖｔは、リセット時に、フォトダイオードＰＤ１に所定の逆バイアス電圧を印加するための電圧であり、接地電圧ＧＮＤを用いることもできる。同様に、リセット電圧Ｖｄｍは、リセット時に、フォトダイオードＰＤ０に所定の逆バイアス電圧を印加するための電圧であり、電源電圧Ｖｄを用いることもできる。これらのバイアス電圧については、たとえば図１に示した電源回路７から供給する構成とすることができる。
【００４７】
したがって、リセット回路５によるリセット動作によって、ノードＮａおよＮｂは、所定電圧（Ｖｔ，Ｖｄｍ）と接続される。その後、フォトダイオードＰＤ１には、当該画素での光量に応じた逆方向電流が生じるので、電位Ｖａは、当該画素の受光量に応じて時間的に変化する。
【００４８】
図２で説明したように、各画素中のノードＮｂは、他の画素中のノードＮｂと抵抗成分を介して電気的に結合される。たとえば、図３の構成においては、たとえば、画素ＰＸ（ｉ，ｊ）中のノードＮｂは、上側（ｕｐ）の画素ＰＸ（ｉ−１，ｊ）、下側（ｄｏｗｎ）の画素ＰＸ（ｉ＋１，ｊ）、左側（１ｅｆｔ）の画素ＰＸ（ｉ，ｊ−１）および右側（ｒｉｇｈｔ）の画素ＰＸ（ｉ，ｊ＋１）のそれぞれの内部のノードＮｂと、抵抗成分を介して電気的に結合されている。
【００４９】
したがって、ノードＮｂの電位は、当該画素内のフォトダイオードＰＤ０に生じる逆方向電流のみならず、電気的に結合された他の画素内のフォトダイオードＰＤ０に生じる逆方向電流の影響を受けて時間的に変化する。このように、周辺の画素内のフォトダイオードＰＤ０同士を抵抗成分を介して接続することによって、当該画素の周辺光量に反比例した電位ＶｂをノードＮｂに生成できる。
【００５０】
画素信号生成回路１０は、積算器ＰＵと読出選択スイッチトランジスタＴｒ２とを有する。積算器ＰＵは、ノードＮａおよびＮｂのそれぞれの電位ＶａおよびＶｂの積に相関する電流ｉを、ノードＮｃおよび接地電圧ＧＮＤの間に生成する。すなわち、積算器ＰＵの電流特性式はｉ＝ｆ（Ｖａ×Ｖｂ）で示され、電流ｉは、電位ＶａおよびＶｂの積にほぼ比例する。
【００５１】
読出選択スイッチトランジスタＴｒ２は、制御信号ＲＤの活性化タイミングにおけるノードＮｃの電位を画像信号ＯＵＴとして出力する。
【００５２】
このような構成とすることにより、ノードＮａの電位Ｖａが同レベルであっても、周辺の平均光量が少ない画素、つまり暗い部分の画素においては、ノードＮｃの電位は、相対的に高くなり、周辺の平均光量が多い画素、つまり明るい部分の画素では、ノードＮｃの電位は、相対的に低くなる。したがって、各画素の受光感度を、暗い領域においては大きくし明るい領域では小さくする、画素毎の信号増幅率制御を実現している。
【００５３】
図４は、本発明に従う半導体撮像素子の画素特性を示す概念図およびその撮像例を示す図である。
【００５４】
図４を参照して、本発明に従う半導体撮像素子においては、受光感度特性を各画素毎に自動調整する機能を備えることによって、各画素毎に、周辺の平均光量に反比例してその画素における感度直線（信号増幅率）を変化させるような（暗い所程増幅率を大きくする）、自動調整機能が実現される。さらに、このような機能を搭載した半導体撮像素子において、視野内の最も明るい部分で十分なコントラストが維持できるように全画素共通の蓄積時間（露光時間）を調整すれば、暗い部分の信号がその周辺の暗さに応じて増幅されるので、暗い部分のコントラストが増強され、画面の全領域で十分なコントラストが検知できるようになる。露光時間は、リセット信号Ｒｓｔ０，Ｒｓｔ１に応答してリセット動作が実行されてから、制御信号ＲＤが活性化されるまでの期間に相当し、読出制御回路３によって設定される。この結果、図４に示される撮像例のように、明るい部分も暗い部分も十分なコントラストで検知できる半導体撮像素子を実現することができる。
【００５５】
［実施の形態２］
実施の形態２においては、このような信号増幅率制御に適した、積算器ＰＵの構成について説明する。実施の形態２においては、制御ゲートへの入力電圧に応じて利得係数βを制御することが可能なＭＯＳトランジスタ（以下、「Ａ−ＭＯＳ（Adjustable β-MOS）デバイス」とも称する）を用いて、画素毎に受光感度特性を自動調整する機能を実現する。
【００５６】
図５は、Ａ−ＭＯＳデバイスの素子構成例を示す概念図である。
図５を参照して、Ａ−ＭＯＳデバイスは、通常のＭＯＳトランジスタと同様の通常ゲートＧＲ、ソースＳＲおよびドレインＤＲに加えて、通常ゲートと一定角度を持つように形成される制御ゲートＣＧをさらに有する。
【００５７】
図６は、Ａ−ＭＯＳデバイスの素子構成パラメータを示す概念図である。
図６を参照して、Ａ−ＭＯＳデバイスは、通常ゲートＧＲのゲート長Ｌｒ、ゲート幅Ｗｒおよび、通常ゲートＧＲと制御ゲートＣＧとの成す角度θを素子構成パラメータとして有する。
【００５８】
図７は、Ａ−ＭＯＳデバイスにおけるβ変調の原理を説明する概念図である。図７（ａ）を参照して、制御ゲートＣＧ下チヤネルのコンダクタンスが通常ゲートと同等となるように、制御ゲートＣＧの印加電圧を設定した場合には、図中にハッチングで示した部分が実効的なゲート領域となる。すなわち、実効的なゲート長Ｌは、通常ゲートＧＲのゲート長Ｌｒよりも長くなり、実効的なゲート幅Ｗは、通常ゲートＧＲのゲート幅Ｗｒよりも狭くなるので、利得係数βは低下する。
【００５９】
一方、図７（ｂ）を参照して、制御ゲートＣＧ下のチヤネルのコンダクタンスが通常ゲートよりも十分に大きくなるように、制御ゲートＣＧの印加電圧を設定した場合には、実効的なゲート幅Ｗおよびゲート長Ｌは、通常ゲートＧＲのゲート幅Ｗｒおよびゲート長Ｌｒと同等となる。
【００６０】
このように、Ａ−ＭＯＳデバイスは、制御ゲートＣＧの印加電圧を変えることで、実効的なゲート長Ｌおよびゲート幅Ｗをアナログ的に変調することができる。その結果、Ａ−ＭＯＳデバイスは、制御ゲート電圧による利得係数βのアナログ変調を実現している。このようにＡ−ＭＯＳデバイスは、１０〜１０００倍程度のβ変調特性を、比較的コンパクトに実現できる特長を有している。Ａ−ＭＯＳデバイスにおける利得係数βの変調特性は、図６に示したパラメータによって設定することができる。
【００６１】
図８は、実施の形態２に従う各画素の構成を示す回路図である。
図８を参照して、実施の形態２に従う構成においては、積算器ＰＵに代えて、ノードＮｃおよび接地電圧ＧＮＤの間に電気的に結合されるＡ−ＭＯＳトランジスタＴｒ４が設けられる。Ａ−ＭＯＳトランジスタＴｒ４の通常ゲートＧＲは、ノードＮａと接続され、制御ゲートＣＧは、ノードＮｂと接続される。
【００６２】
このように、実施の形態２においては、画素への入射光量に応じて電位が変わるフォトダイオードＰＤ１がＡ−ＭＯＳトランジスタＴｒ４の通常ゲートに接続され、周辺の平均光量に応じた電位ノードＮｂがＡ−ＭＯＳトランジスタＴｒ４の制御ゲートに接続された構成になっている。すでに説明したように、周辺の平均光量に応じた電位は、周辺の画素と抵抗成分を介して接続された平均光量検出用のフォトダイオードＰＤ０によって与えられる。
【００６３】
この構成によって、周辺の平均光量が少ない画素、つまり暗い部分の画素では、Ａ−ＭＯＳトランジスタの利得係数βを大きくし、明るい部分の画素ではβを小さくする画素毎の制御を実現している。言い換えれば、Ａ−ＭＯＳトランジスタによって、図３に示した積算器ＰＵの機能を実現することができる。
【００６４】
このような画素毎のβ調整によって、実施の形態１と同様に、暗い部分の画素における信号増幅率は明るい部分の画素よりも大きくなる。その結果、暗い所のコントラストを高めることが可能となる。リセット回路５および、各画素のその他の部分の構成は、実施の形態１と同様であるので、詳細な説明は繰り返さない。
【００６５】
このように、Ａ−ＭＯＳデバイスを各画素の信号読み出し増幅トランジスタとして用いれば、Ａ−ＭＯＳデバイスの制御ゲートに周辺平均光量を示す電圧を与えるだけの比較的簡単な回路構成で、周辺が暗い時にその画素の増幅率を１００倍程度まで高める自動調整機能を実現できると共に、この画素毎の自動調整機能を搭載することで生じる画素面積の増大を抑えることができる。
【００６６】
［実施の形態３］
実施の形態３においては、各画素に設けられる２個のフォトダイオードの効率的な配置について説明する。
【００６７】
図９は、実施の形態３に従うフォトダイオードの配置例を示す構造図である。図９を参照して、半導体撮像素子が形成されるＰ型シリコン基板（Ｐ−ｓｕｂ）２０と、Ｐ型シリコン基板２０上に設けられたＮウェル２１との間に形成されるＰＮ接合を用いて、周辺領域の平均光量を検知するためのフォトダイオードＰＤ０が構成される。
【００６８】
さらに、当該Ｎウェル２１内に形成されたＰ+領域２２と、Ｐ+領域２２内に形成されたＮ+領域２３との間で形成されるＰＮ接合を用いて、当該画素への入射光量を検知するためのフォトダイオードＰＤ１が構成される。なお、Ｐ+領域２２およびＮ+領域２３の不純物濃度は、Ｐ型シリコン基板２０およびＮウェル２１よりも比較的高い。
【００６９】
Ｐ+領域２２およびＮ+領域２３は、画素ごとに独立に設けられる。また、同一のＮウェル２１内に作製された複数の画素間は、Ｎウェルの拡散抵抗を介して電気的に結合される。すなわち、各画素におけるＮウェル２１は、図３の回路構成におけるノードＮｂに相当する。したがって、同一のＮウェル２１に作製された複数の画素間でノードＮｂが電気的に結合されて、平均光量が検知される。
【００７０】
あるいは、画素アレイ２全体を同一のＮウェル上に形成してもよい。この場合には、各画素において、当該画素のフォトダイオードＰＤ０と、他の画素のフォトダイオードＰＤ０との間の電気抵抗値は、画素間の距離に対応して増大する。したがって、各画素におけるノードＮｂの電位Ｖｂは、近接する画素への入射光量の影響を相対的に大きく受けるので、結果的には電位Ｖｂによって画素周辺領域の平均光量を検知することができる。
【００７１】
実施の形態３に従うフォトダイオードの配置によれば、各画素に設けられる２個のフォトダイオードが縦構造で配置されている。さらに、周辺の画素間におけるフォトダイオード間の抵抗接続を、特別な配線等を設けることなくＮウェルの形状で構成できる。したがって、各画素および画素アレイの面積の増大を防ぐことができる。
【００７２】
［実施の形態４］
図１０は、実施の形態４に従う画素の構成を示す回路図である。
【００７３】
図１０を図８と比較して、実施の形態４に従う構成においては、フォトダイオードＰＤ０に対応して設けられるリセット用トランジスタＴｒ０に代えて、抵抗器Ｒ０が、リセット電圧（たとえば電源電圧Ｖｄ）とノードＮｂとの間に接続される。その他の部分の構成は、図８と同様であるので、詳細な説明は繰り返さない。
【００７４】
このような構成としても、ノードＮｂは、当該画素および当該画素と電気的に結合された周辺画素内のフォトダイオードＰＤ０への入射光量に応じた電位に落ち着くので、実施の形態１または２における構成と同様に、ノードＮｂの電位Ｖｂによって画素周辺領域の平均光量を検知できる。したがって、周辺平均光量の検知動作について定期的なリセット操作を必要としないので、リセット回路５の構成を簡略化できる。なお、同様の構成は、実施の形態１に従う図３に示した回路構成に対しても適用できる。
【００７５】
［実施の形態５］
図１１は、実施の形態５に従う画素の構成を示す回路図である。
【００７６】
図１１を図８と比較して、実施の形態５に従う構成においては、実施の形態２に従う構成から、フォトダイオードの配置が入換えられている。すなわち、フォトダイオードＰＤ０は、ノードＮｂから電源電圧Ｖｄへ向かう方向を順方向として、ノードＮｂおよび電源電圧Ｖｄの間に接続され、フォトダイオードＰＤ１は、接地電圧ＧＮＤからノードＮａへ向かう方向を順方向として、接地電圧ＧＮＤおよびノードＮａの間に接続される。これに対応して、読出選択スイッチトランジスタＴｒ２およびＡ−ＭＯＳトランジスタＴｒ４は、Ｎチヤネル型からＰチヤネル型に変更される。なお、同様の構成は、実施の形態１に従う図３に示した回路構成に対しても適用できる。
【００７７】
図１２は、実施の形態５に従うフォトダイオードの配置例を示す構造図である。
【００７８】
図１２を参照して、実施の形態５においては、半導体撮像素子が形成されるＮ型シリコン基板（Ｎ−Ｓｕｂ）３０上に設けられたＰウェル３１との間に形成されるＰＮ接合を用いて、画素周辺領域の平均光量を検知するためのフォトダイオードＰＤ０が構成される。さらに、当該Ｐウェル３１内に形成されたＮ+領域３２と、Ｎ+領域３２内に形成されたＰ+領域３３との問で形成されるＰＮ接合を用いて、当該画素への入射光量を検知するためのフォトダイオードＰＤ１が構成される。
【００７９】
図９に示した構造と同様に、Ｎ+領域３２およびＰ+領域３３は、画素ごとに独立に設けられ、Ｎ+領域３２およびＰ+領域３３の不純物濃度は、Ｎ型シリコン基板３０およびＰウェル３１よりも比較的高い。また、Ｐウェル３１の設計については、図９におけるＮウェル２１と同様にすればよい。
【００８０】
このように、フォトダイオードの配置を入換えた構成としても、実施の形態１または２と同様に、各画素毎において周辺平均光量に応じて感度直線（増幅率）を変化させるような自動調整機能を実現して、画面の全領域で十分なコントラストが検知できるようになる。さらに、実施の形態３と同様に、各画素ごとに２個のフォトダイオードを必要とする構成においても、各画素および画素アレイの面積の増大を防ぐことができる。
【００８１】
［実施の形態６］
図１３は、実施の形態６に従う画素の構成を示す回路図である。
【００８２】
図１３を図１１と比較して、実施の形態６に従う構成においては、フォトダイオードＰＤ０に対応して設けられるリセット用トランジスタＴｒ０に代えて、抵抗器Ｒ０が、リセット電圧である接地電圧ＧＮＤとノードＮｂとの間に接続される。その他の部分の構成は、図１１と同様であるので、詳細な説明は繰り返さない。
【００８３】
このように、フォトダイオードの配置を入換えた構成においても、実施の形態４と同様に、リセット回路５の構成を簡略化した上で、画面の全領域で十分なコントラストが検知できるようになる。また、図１３に従う回路構成においても、各画素に必要な２個のフォトダイオードＰＤ０，ＰＤ１は、図１２の構造図と同様に、各画素および画素アレイの面積の増大を防止して配置できる。
【００８４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８５】
【発明の効果】
以上説明したように、この発明によれば、一般にＣＭＯＳイメージセンサーはＳ／Ｎ比が６０〜６５ｄＢ程度なので、画面の中で最も暗い所の画質を２０ｄＢ程度まで許せば、本発明の半導体撮像素子（イメージセンサー）は、数百倍程度の平均輝度差まで、十分なコントラストを全画面で検知できると見積られる。
【００８６】
また、本発明の半導体撮像素子（イメージセンサー）は、受光感度特性を画素毎にアナログ調整できる機能を、コンパクトに実装できるので、従来のイメージセンサーと比べて感度および解像度で劣ることがない。
【００８７】
さらに、本発明の半導体撮像素子（イメージセンサー）は、従来のイメージセンサーでは検知することが困難だった、同一視野内の大きな輝度差の画像を、十分なコントラストで検知することができ、ヒトの知覚能力に近い優れた撮像装置として利用することができる。従って、このイメージセンサーは、監視装置や車載用カメラ等の、急激な環境変化への対応が要求される分野で威力を発揮できる。
【図面の簡単な説明】
【図１】  本発明の実施の形態に従う半導体撮像素子の構成を示す概略ブロック図である。
【図２】  各画素の構成を説明するブロック図である。
【図３】  各画素の構成を詳細に示す回路図である。
【図４】  本発明に従う半導体撮像素子の画素特性を示す概念図およびその撮像例を示す図である。
【図５】  Ａ−ＭＯＳデバイスの素子構成例を示す概念図である。
【図６】  Ａ−ＭＯＳデバイスの素子構成パラメータを示す概念図である。
【図７】  Ａ−ＭＯＳデバイスにおけるβ変調の原理を説明する概念図である。
【図８】  実施の形態２に従う各画素の構成を示す回路図である。
【図９】  実施の形態３に従うフォトダイオードの配置例を示す構造図である。
【図１０】  実施の形態４に従う画素の構成を示す回路図である。
【図１１】  実施の形態５に従う画素の構成を示す回路図である。
【図１２】  実施の形態５に従うフォトダイオードの配置例を示す構造図である。
【図１３】  実施の形態６に従う画素の構成を示す回路図である。
【図１４】  従来の半導体撮像素子による撮像例を示す第１の図である（室内可視）。
【図１５】  従来の半導体撮像素子による撮像例を示す第２の図である（室外可視）。
【図１６】  従来の半導体撮像素子のコントラスト検知能力の低さを説明する図である。
【符号の説明】
１  半導体撮像素子
２  画素アレイ
３  読出制御回路
５  リセット回路
７  電源回路
１０  画素信号生成回路
１５  画素データ生成回路
２０  Ｐ型シリコン基板
２１  Ｎウェル
２２，３３  Ｐ+領域（不純物濃度が比較的高い）
２３，３２  Ｎ+領域（不純物濃度が比較的高い）
３０  Ｎ型シリコン基板
ＣＧ  制御ゲート
ＧＮＤ  接地電圧
ＧＲ  通常ゲート
Ｌ  実効ゲート長（Ａ−ＭＯＳトランジスタ）
Ｎａ，Ｎｂ，Ｎｃ  ノード
ＯＵＴ  画像信号
ＰＤ０  フォトダイオード（周辺画素平均受光検知用）
ＰＤＩ  フォトダイオード（当該画素内受光検知用）
ＰＵ  積算器
ＰＸ  画素
Ｒ０  抵抗器
Ｒｓｔ０，Ｒｓｔ１  リセット信号
Ｔｒ０，Ｔｒ１  リセット用トランジスタ
Ｔｒ２  読出選択スイッチトランジスタ
Ｔｒ４  Ａ−ＭＯＳトランジスタ（Adjustable−ＭＯＳトランジスタ）
Ｖｄ  電源電圧
Ｖｄｍ，Ｖｔ  リセット電圧
Ｗ  実効ゲート幅（Ａ−ＭＯＳトランジスタ）
β  利得係数
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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