(57)【特許請求の範囲】
【請求項１】
ビット線対とワード線の交差部にメモリセルが配置され、複数個のセルアレイブロックに分割されたメモリセルアレイと、
このメモリセルアレイの複数個のセルアレイブロックにまたがって連続的に、複数のビット線対毎に一本の割合で配設されたデータ線対と、
このデータ線対がデータバッファを介して接続される外部入出力端子と、
前記メモリセルアレイから読み出された又は前記メモリセルアレイに書き込むデータをセンス増幅するためのセンスアンプ列と、
このセンスアンプ列を介して選択されたビット線対をデータ線対に接続するためのカラム選択スイッチ回路と、
このカラム選択スイッチ回路を制御してセルアレイブロック内の一つのビット線対をセルアレイブロックの片側のセンスアンプ列を介して一つのデータ線対に接続する第１の動作モードと、セルアレイブロック内の複数のビット線対をセルアレイブロックの両側のセンスアンプ列を介して同時に一つのデータ線に接続する第２の動作モードとを設定可能としたデコーダ回路と、
を備え、
前記セルアレイブロックは、隣接するビット線対が、半ピッチずつずれて配置されてセルアレイブロックの両側のセンスアンプ列に交互に接続された折返しビット線構造を有し、且つ第２の動作モードにおいて一つのデータ線から隣接するビット線対に転送されたデータが、一つのワード線と隣接するビット線対により選択される二つのメモリセルに逆極性電位で書かれるように、メモリセルの配置及びビット線対とデータ線対の接続関係が設定されている
ことを特徴とする半導体記憶装置。
【請求項２】
前記第２の動作モードは、同一データを複数アドレスに同時書き込みするデータ書き込みモードであることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第２の動作モードは、同一データを複数アドレスのメモリセルに同時書き込みするデータ書き込みモードであり、このデータ書き込みモードでは複数アドレスのメモリセルの半分ずつに互いに逆極性電位で書き込むことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記データ線対の数と前記外部入出力端子の本数が等しいことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
一つのデータ線対に対して前記カラムスイッチ回路を介して接続されるべきビット線対が２Ｎ個であり、
前記セルアレイブロックの両側に配置されるセンスアンプ列に沿って、前記カラム選択スイッチ回路を制御するＮ本ずつ２組のカラム選択線が配置されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記デコーダ回路は、
カラムアドレスをデコードしてセルアレイブロックを選択するブロック選択デコード部と、
カラムアドレスをデコードして前記各センスアンプ列に沿って配置された各組のＮ本のカラム選択線の中から一本を選択するカラム選択線選択デコード部と、
カラムアドレスとブロックライトイネーブル信号の論理により前記カラム選択線選択デコード部を制御して、カラム選択線の一つの組を活性にすることにより１つのビット線対を一つのデータ線対に接続する第１の動作モードと、カラム選択線の２組を同時に活性にすることにより複数個のビット線対を同時に一つのデータ線に接続する第２の動作モードとの切り替えを行うモード切り替えゲート部と
を有することを特徴とする請求項５記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複数アドレスへの同時データ書き込みを可能とする半導体記憶装置に関する。
【０００２】
【従来の技術】
画像処理用の半導体メモリにおいては、高速の画像表示制御のために、書き込み時のデータ転送レートを上げるべく、１データサイクル中に複数のアドレスに同時にデータ書き込みを行う機能（ブロックライト機能）を持つ。この様な機能は、シンクロナスグラフィックＲＡＭ（ＳＧＲＡＭ）やＶＲＡＭ等で実現されている。
【０００３】
これらの半導体メモリでは、図８に示すように、複数のメモリセルアレイから外部入出力端子（Ｉ／Ｏ端子）数の数倍のビット幅の内部データバスを配設し、この内部データバスをアドレスの下位ビットを用いてデコードしてＩ／Ｏ端子に接続する方式が用いられている。図８の例では、カラムアドレスの下位２ビットデータを用いて、４系統の内部データ線を選択してＩ／Ｏ端子に接続する。ブロックライトは、マルチプレクサによりＩ／Ｏ端子からの同一データを同時に４系統の内部データ線に転送して、４つの内部アドレスに同時に書き込みを行う。
【０００４】
【発明が解決しようとする課題】
ＤＲＡＭやＳＤＲＡＭにおいて、データ転送レートを向上させるためにビット幅を大きくし、Ｉ／Ｏバスを多くしたものでは、内部データバスをＩ／Ｏバスの数倍に大きくすると、面積のオーバーヘッドが著しくなる。即ち、複数の内部データバスを１本のＩ／Ｏバスに接続するためには、１本の内部データバスの幅をＩ／Ｏバスのそれに比べて数分の１に小さくしなければならない。しかし配線幅の縮小に限界があれば、内部データバス全体の幅は極めて大きなものとなり、チップ面積が増大してしまう。
【０００５】
この様な面積のオーバーヘッドを解消するためには、内部データバス構造を下位の内部データバスと上位の内部データバス（グローバルデータバス）からなる階層構造とすることが有効である。下位の内部データバスは複数本ずつ選択的にグローバルデータバスに接続されるようにする。そして、グローバルデータバスの本数をＩ／Ｏバスの本数と等しくする。
【０００６】
しかし、このような構成では、グローバルデータバスとＩＯバスの本数が等しいため、１データサイクル中に複数のアドレスに同時にデータ書き込みを行うブロックライトを実現できない。
【０００７】
この発明は、上記事情を考慮してなされたもので、チップ面積の増大を伴うことなく、複数アドレスへの同時データ書き込みを可能とする半導体記憶装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、ビット線対とワード線の交差部にメモリセルが配置され、複数個のセルアレイブロックに分割されたメモリセルアレイと、このメモリセルアレイの複数個のセルアレイブロックにまたがって連続的に、複数のビット線対毎に一本の割合で配設されたデータ線対と、このデータ線対がデータバッファを介して接続される外部入出力端子と、前記メモリセルアレイから読み出された又は前記メモリセルアレイに書き込むデータをセンス増幅するためのセンスアンプ列と、このセンスアンプ列を介して選択されたビット線対をデータ線対に接続するためのカラム選択スイッチ回路と、このカラム選択スイッチ回路を制御してセルアレイブロック内の一つのビット線対をセルアレイブロックの片側のセンスアンプ列を介して一つのデータ線対に接続する第１の動作モードと、セルアレイブロック内の複数のビット線対をセルアレイブロックの両側のセンスアンプ列を介して同時に一つのデータ線に接続する第２の動作モードとを設定可能としたデコーダ回路と、を備え、前記セルアレイブロックは、隣接するビット線対が、半ピッチずつずれて配置されてセルアレイブロックの両側のセンスアンプ列に交互に接続された折返しビット線構造を有し、且つ第２の動作モードにおいて一つのデータ線から隣接するビット線対に転送されたデータが、一つのワード線と隣接するビット線対により選択される二つのメモリセルに逆極性電位で書かれるように、メモリセルの配置及びビット線対とデータ線対の接続関係が設定されていることを特徴とする。
【０００９】
第２の動作モードは具体的には、同一データを複数アドレスに同時書き込みするデータ書き込みモードである。
また第２の動作モードでは、好ましくは、複数アドレスのメモリセルの半分ずつに互いに逆極性電位で書き込むものとする。
【００１０】
この発明において好ましくは、データ線対の数と外部入出力端子の本数は等しいものとする。この発明において例えば、一つのデータ線対に対してカラムスイッチ回路を介して接続されるべきビット線対は２Ｎ個であり、セルアレイブロックの両側に配置されるセンスアンプ列に沿って、カラム選択スイッチ回路を制御するＮ本ずつ２組のカラム選択線が配置される。
【００１１】
この場合デコーダ回路は、カラムアドレスをデコードしてセルアレイブロックを選択するブロック選択デコード部と、カラムアドレスをデコードして前記各センスアンプ列に沿って配置された各組のＮ本のカラム選択線の中から一本を選択するカラム選択線選択デコード部と、カラムアドレスとブロックライトイネーブル信号の論理により前記カラム選択線選択デコード部を制御して、カラム選択線の一つの組を活性にすることにより１つのビット線対を一つのデータ線対に接続する第１の動作モードと、カラム選択線の２組を同時に活性にすることにより複数個のビット線対を同時に一つのデータ線に接続する第２の動作モードとの切り替えを行うモード切り替えゲート部とを備えて構成される。
【００１３】
この発明によると、セルアレイブロックに分割されたメモリセルアレイ上に、複数のビット線対毎に一本の割合でデータ線対を配設して、一つのデータ線対を一つのビット線対に接続する第１の動作モードと、一つのデータ線対を同時に複数対のビット線対に接続する第２の動作モードを実現している。第２の動作モードによれば、１データサイクルで複数対のビット線にデータを同時転送して複数アドレスに同一データを書き込むというブロックライト機能が得られる。従ってこの発明によると、データ線対を外部入出力端子と同数として、チップ面積の増大を招くことなく、ブロックライト機能が実現できる。
【００１４】
【発明の実施の形態】
以下、図面を参照して、この発明の実施例を説明する。
図１は、この発明の一実施例によるＤＲＡＭのブロック構成である。図では、一例としてシンクロナスＤＲＡＭを示しているが、この発明はこれに限られるわけではない。メモリセルアレイ１は、ビット線対とワード線の各交差部にダイナミック型メモリセルを配列形成して構成される。アドレスバッファ２は、外部から供給されるアドレスＡＤＤを取り込む。取り込まれたアドレスをデコードしてメモリセルアレイ１のカラム及びロウ選択を行うために、カラムデコーダ３及びロウデコーダ４が設けられている。メモリセルアレイ１のデータ読み出し／書き込みを行うためにセンスアンプ回路（Ｉ／Ｏゲートを含む）５が設けられ、センスアンプ回路５と外部入力端子Ｉ／Ｏとの間のデータ転送を行うためにデータバッフア６が設けられている。
【００１５】
クロック同期によるデータ読み出し／書き込みを行うために、外部クロックＣＬＫを取り込むクロックバッフア７が設けられている。外部からの各種コマンドを取り込んでデコードするためにコマンドデコーダ８が設けられている。これらのクロックバッファ７及びコマンドデコーダ８は、クロックイネーブル信号ＣＫＥにより活性化される。デコードされたコマンドとクロックバッファ７から得られるクロックによりデータ読み出し／書き込みのための各種制御信号を生成するために、制御信号発生回路９が設けられている。制御信号発生回路９は、メモリセルアレイ１を含むコア回路部に対して、プリチャージ制御、センスアンプ活性化制御等の各種制御信号を生成するものである。モードレジスタ１０は、バースト長等のモードを予め設定するためのもので、このモード設定レジスタ１０の出力により制御信号発生回路９が制御される。
【００１６】
図２は、メモリセルアレイ１とセンスアンプ回路５及びデータバッファ６の部分のより具体的な構成を示している。メモリセルアレイ１は図示のように、複数個（図の場合４個）のセルアレイブロック１１（１１ａ，１１ｂ，１１ｃ，１１ｄ）に分けられ、各セルアレイブロック１１の間に、図１のセンスアンプ回路５を構成するセンスアンプ列１２（１２12，１２23，１２34）が配置されている。各センスアンプ列１２は、隣接するセルアレイブロック１１で共有されており、いわゆる共有センスアンプ方式が用いられている。
【００１７】
この実施例においては、メモリセルアレイ１には、複数のセルアレイブロック１１上にまたがって連続的に複数のデータ線対ＤＱ，ｂＤＱ（ＤＱ１，ｂＤＱ１，ＤＱ２，ｂＤＱ２，…，ＤＱＮ，ｂＤＱＮ）が配設されている。これらのデータ線対ＤＱ，ｂＤＱは、後述するように各セルアレイブロック１１内のビット線対と選択的に接続される。データ線対ＤＱ，ｂＤＱはデータバッフア６を介して、外部入力端子Ｉ／Ｏ（Ｉ／Ｏ1 ，Ｉ／Ｏ2 ，…，Ｉ／Ｏn ）と接続される。
【００１８】
この実施例では、面積の増大を防止するために、データ線対ＤＱ，ｂＤＱの数と外部入出力端子Ｉ／Ｏの数は、等しくｎ（例えば、ｎ＝１２８）である。従って、データ線対ＤＱ，ｂＤＱと入出力端子Ｉ／Ｏの間で、ブロックライト機能を実現するためにデータ線対ＤＱ，ｂＤＱを多重化することはできない。しかしこの実施例の場合、一つのデータ線対ＤＱ，ｂＤＱのデータを、同時に一つのセルアレイブロック１１内の異なるアドレスに書き込むという、ブロックライト機能を選択可能としている。その詳細は以下に説明する。
【００１９】
図３はこの実施例において、４対のビット線（ＢＬ０，ｂＢＬ０），（ＢＬ１，ｂＢＬ１），（ＢＬ２，ｂＢＬ２），（ＢＬ３，ｂＢＬ３）につき１対のデータ線ＤＱ，ｂＤＱを配置して、４：１のマルチプレクスを実現する場合の具体的な構成を示している。セルアレイブロック１１2 とその両側に配置されたセンスアンプ列１２12，１２23との間には、センスアンプ列１２12，１２23を選択的にセルアレイブロック１１2 に接続するために転送ゲート２１12，２１23が設けられている。またセンスアンプ列１２12，１２23のノードはそれぞれカラム選択線ＣＳＬ０〜３により制御されるカラム選択スイッチ回路２２12，２２23を介してデータ線ＤＱ，ｂＤＱに接続される。
【００２０】
図３の例では、４つのビット線対ＢＬ，ｂＢＬが、セルアレイブロック１１の両側に配置されたセンスアンプ列１２により１対のデータ線ＤＱ，ｂＤＱに接続可能とされている。このため、各センスアンプ列１２に沿って２本ずつのカラム選択線ＣＳＬ０，ＣＳＬ２の組と、ＣＳＬ１，ＣＳＬ３の組が配置されている。しかしより一般的には、Ｎ対のビット線に対して１対のデータ線が配置され、セルアレイブロックの両側にはＮ本ずつの２組のカラム選択線が配置されるようにすることができる。
【００２１】
セルアレイブロック１１内をより具体的に説明する。セルアレイブロック１１には、ワード線ＷＬ（ＷＬ１，ＷＬ２，…）により選択されて、対をなすビット線ＢＬ，ｂＢＬとの間でデータの授受が行われる１トランジスタ／１キャパシタ構成のメモリセルＭＣ（ＭＣ１，ＭＣ２，…）が配列形成されている。隣接するビット線対は、半ピッチずつずれた状態で配置されて交互に両側のセンスアンプ列１２に接続される折返しビット線構造としている。具体的に図３に示す４対のビット線のうち、第１のビット線対ＢＬ０，ｂＢＬ０は、ＮＭＯＳトランジスタＱ１１，Ｑ１２を介してセンスアンプＳ／Ａ０のセンスノードＮＡ，ＮＢに接続されている。第１のビット線対ＢＬ0 ，ｂＢＬ0 と半ピッチずれて配置された第２のビット線対ｂＢＬ１，ＢＬ１は、ＮＭＯＳトランジスタＱ２１，Ｑ２２を介してセンスアンプＳ／Ａ１のセンスノードＮＡ，ＮＢに接続されている。
【００２２】
同様に、第３のビット線対ＢＬ２，ｂＢＬ２は、ＮＭＯＳトランジスタＱ１３，Ｑ１４を介してセンスアンプＳ／Ａ２のセンスノードＮＡ，ＮＢに接続されている。第３のビット線対ＢＬ0 ，ｂＢＬ0 と半ピッチずれて配置された第４のビット線対ｂＢＬ３，ＢＬ３は、ＮＭＯＳトランジスタＱ２３，Ｑ２４を介してセンスアンプＳ／Ａ３のセンスノードＮＡ，ＮＢに接続されている。
【００２３】
転送ゲート２１12，２１23内のトランジスタＱ１１〜Ｑ１４、Ｑ２１〜Ｑ２４はそれぞれ、スイッチ制御線ＳＷ12，ＳＷ23により制御される。
センスアンプＳＡ０のセンスノードＮＡ，ＮＢは、カラム選択線ＣＳＬ０により制御されるＮＭＯＳトランジスタＱ３１，Ｑ３２を介してデータ線対ＤＱ，ｂＤＱに接続されている。センスアンプＳＡ１のセンスノードＮＡ，ＮＢは、カラム選択線ＣＳＬ１により制御されるＮＭＯＳトランジスタＱ４１，Ｑ４２を介してデータ線対ＤＱ，ｂＤＱに接続されている。センスアンプＳＡ２のセンスノードＮＡ，ＮＢは、カラム選択線ＣＳＬ２により制御されるＮＭＯＳトランジスタＱ３３，Ｑ３４を介してデータ線対ＤＱ，ｂＤＱに接続されている。センスアンプＳＡ３のセンスノードＮＡ，ＮＢは、カラム選択線ＣＳＬ３により制御されるＮＭＯＳトランジスタＱ４３，Ｑ４４を介してデータ線対ＤＱ，ｂＤＱに接続されている。
【００２４】
この実施例においては、あるワード線ＷＬにより選択されて隣接する２対のビット線対に接続される二つのメモリセルＭＣには、データ線対ＤＱ，ｂＤＱを伝搬する同じデータが転送された場合に互いに反転されて書かれるように、メモリセルＭＣの配置と、ビット線対とデータ線対の接続関係が設定されている。例えば、半ピッチずつずれて隣接するビット線対（ＢＬ０，ｂＢＬ０）とビット線対（ＢＬ１，ｂＢＬ１）に着目して説明すると次の通りである。ビット線ＢＬ０は、ＭＯＳトランジスタＱ１１，Ｑ３１を介してデータ線ＤＱに接続され、ビット線ｂＢＬ０は、ＭＯＳトランジスタＱ１２，Ｑ３２を介してデータ線ｂＤＱに接続されている。一方、ビット線ＢＬ１はＭＯＳトランジスタＱ２２，Ｑ４２を介してデータ線ｂＤＱに接続され、ビット線ｂＢＬ１はＭＯＳトランジスタＱ２１，Ｑ４１を介してデータ線ＤＱに接続されている。そして、ワード線ＷＬ１とビット線ＢＬ０，ＢＬ１との交差部にそれぞれメモリセルＭＣ１，ＭＣ２が配置
され、ワード線ＷＬ２とビット線ｂＢＬ１，ｂＢＬ０との交差部にそれぞれメモリセルＭＣ３，ＭＣ４が配置されている。
【００２５】
従って例えばワード線ＷＬ１が選択されたとき、これとビット線ＢＬ０，ＢＬ１との交差部にそれぞれ配置されるメモリセルＭＣ１，ＭＣ２には、データ線ＤＱ，ｂＤＱ上を転送されるデータが、一方にはＨレベルデータとして、他方にはＬレベルデータとして、互いに逆極性で書き込まれることになる。
【００２６】
ビット線対ＢＬ２，ｂＢＬ２とこれに隣接するビット線対ＢＬ３，ｂＢＬ３との間についても同様である。
このように、隣接するビット線対に同時に逆データが書かれるようにすることは、選択されたメモリセルのセルキャパシタを介してビット線とセルプレートが容量結合するときのセルプレート電位の変動を抑制する上で有効である。即ち通常のブロックライト動作では、同時に書き込まれるビット線数が多くなり、複数のビット線を介して対応するメモリセルに同時に同極性データが書き込まれると、プレート電位がセルキャパシタの容量結合により大きく変動するという問題がある。この実施例の場合、前述のように、データ線ＤＱに接続されるビット線ＢＬ０がＨレベルになるとき、データ線ｂＤＱに接続されるビット線ＢＬ１はＬレベルになる。これらのビット線ＢＬ０，ＢＬ１とワード線ＷＬ１の交差部に配置された二つのメモリセルＭＣ１，ＭＣ２への同時データ書き込み動作は、メモりセルＭＣ１，ＭＣ２ではそれぞれのセルキャパシタに対して、一方が充電で他方が放電という動作になる。従って、二つのメモリセルＭＣ１，ＭＣ２への逆データの同時書き込みは、セルプレートの電位を上昇させる方向と電位を低下させる方向、即ちセルプレートの電位変動を相殺する方向に作用することになる。
【００２７】
センスアンプ列１２の各センスアンプＳＡは、ＰＭＯＳフリップフロップとＮＭＯＳフリップフロップを組み合わせた周知のフリップフロップ型センスアンプである。またセンスアンプＳＡには通常ビット線イコライズ回路が付随するが、これは省略している。
【００２８】
この実施例においては、データバッファ６を介して外部から一つのデータ線対ＤＱ，ｂＤＱに転送されたデータを、一つのセルアレイブロックの一つのビット線対ＢＬ，ｂＢＬに転送してデータ書き込みを行う通常の動作モード（第１の動作モード）と、一つのデータ線対ＤＱ，ｂＤＱに転送されたデータを一つのセルアレイブロックの二つのビット線対ＢＬ，ｂＢＬに同時に転送して２アドレス分のデータ書き込みを行う動作モード（第２の動作モード）の切り替えを可能としている。
【００２９】
図４及び図５は、上述のような二つの動作モードの切替を可能とするための、カラムデコーダ３の部分の具体的な構成例を示している。カラムデコーダ３は、図５に示すブロック選択デコード部５１と、図４に示すカラム選択線選択デコード部４１、及び動作モード切り替えゲート部４３を有する。
【００３０】
図５に示すブロック選択デコード部５１は、カラムアドレスＣＡ０〜ＣＡ３の上位２ビットデータＣＡ２，ＣＡ３をデコードして、４個のセルアレイブロック１１の選択を行う部分である。このブロック選択デコード部５１は、カラムアドレスのビットデータＣＡ２，ＣＡ３と、インバータＧ４５，Ｇ４６によるＣＡ２，ＣＡ３の反転データとの全ての組み合わせの一致検出を行うＮＡＮＤゲートＧ４１〜Ｇ４４を用いて構成されている。このブロック選択デコード部５１の４本の出力線が、ＣＡ２，ＣＡ３によりいずれか一つが活性となるブロック選択信号線ＹＡ０〜ＹＡ３となる。
【００３１】
図４に示すカラム選択線選択デコード部４１は、より下位のビットデータＣＡ１をデコードして、各セルアレイブロック１１の両側に配置された各組２本ずつのカラム選択線のうち一本を選択するための回路部である。このカラム選択線選択デコード部４１は、各カラム選択線にそれぞれ出力端子が接続された二入力ＡＮＤゲートＧ１１〜Ｇ１６により構成されている。センスアンプ列１２12部に配設された２本のカラム選択線ＣＳＬ０，ＣＳＬ２を駆動するＡＮＤゲートＧ１２，Ｇ１１の組の各一つの入力端子は、ビットデータＣＡ１がそのまま入る選択信号線ＣＳＥＬ０と、ビットデータＣＡ１をインバータ４２により反転したデータが入る選択信号線ＣＳＥＬ１に接続されている。センスアンプ列１２23部に配設された２本のカラム選択線ＣＳＬ１，ＣＳＬ３を駆動するＡＮＤゲートＧ１３，Ｇ１４の組の各一つの入力端子はそれぞれ選択信号線ＣＳＥＬ０とＣＳＥＬ１に接続されている。同様に、センスアンプ列１２34部に配設された２本のカラム選択線ＣＳＬ２，ＣＳＬ０を駆動するＡＮＤゲートＧ１５，Ｇ１６の組の各一つの入力端子はそれぞれ選択信号線ＣＳＥＬ０とＣＳＥＬ１に接続されている。そして、これらの各ＡＮＤゲートの組の残りの入力端子はそれぞれの組毎に共通に、制御ノードＮ１，Ｎ２，Ｎ３に接続されている。
【００３２】
制御ノードＮ１〜Ｎ３は、通常動作を行う第１の動作モードでは、ブロック選択信号線ＹＡ０〜ＹＡ３により制御されていずれか一つが活性になり、ブロックライトを行う第２の動作モードでは同時に二つが活性になるという制御が行われる。この様な制御を行うために、ブロック選択信号線ＹＡ０〜ＹＡ３と制御ノードＮ１〜Ｎ３の間に、カラムアドレスの最下位ビットＣＡ０とブロックライトイネーブル信号ＢＷＥが入力される動作モード切り替えゲート部４３が設けられている。二本の制御線Ｙ０ｔ，Ｙ０ｃが、セルアレイブロック１１の両側の２本ずつのカラム選択線のいずれを選択するかを決定するモード切り替え制御線である。これらの制御線とブロック選択信号線ＹＡ０〜ＹＡ３の一致検出を行うために、ＡＮＤゲート対（Ｇ２２，Ｇ２３），（Ｇ２５，Ｇ２６），（Ｇ２８，Ｇ２９）が設けられている。これらのＡＮＤゲート対の出力はそれぞれＯＲゲートＧ２１，Ｇ２４，Ｇ２７を介して、制御ノードＮ１〜Ｎ３に接続されている。
【００３３】
モード切り替え制御線Ｙ０ｔ，Ｙ０ｃを、第１の動作モードで選択的に活性にし、第２の動作モードで同時に活性にするために、インバータＧ３１とＮＡＮＤゲートＧ３２，Ｇ３３が設けられている。即ち、カラムアドレスの最下位ビットＣＡ０とその反転データがそれぞれＮＡＮＤゲートＧ３３，Ｇ３２の一つの入力端子に入り、ＮＡＮＤゲートＧ３３，Ｇ３２の他の入力端子には、ブロックライトイネーブル信号ｂＢＷＥが入る。これにより、ブロックライトイネーブル信号ｂＢＷＥがＨのとき、モード切り替え制御線Ｙ０ｔ，Ｙ０ｃは、カラムアドレスＣＡ０のＨ，Ｌに応じて一方がＨ、他方がＬになる（第１の動作モード）。ブロックライトイネーブル信号ｂＢＷＥがＬになると、モード切り替え制御線Ｙ０ｔ，ｙ０ｃは、カラムアドレスＣＡ０の如何に拘わらず、同時にＨとなる（第２の動作モード）。
【００３４】
なお、ブロックライトイネーブル信号ｂＢＷＥは、具体的には、ＤＲＡＭに入力されるチップセレクト信号その他の信号の適当な組み合わせにより予め定義されるものである。外部からブロックライトのコマンドを供給すると、図１のコマンドデコーダ８でデコードされて、制御信号発生回路９からブロックライトイネーブル信号ｂＢＷＥが出力されることになる。
【００３５】
図６は、データバッファ６の構成例を示している。図示のようにこの実施例では、内部のデータ線対ＤＱ，ｂＤＱの数と、外部の入出力端子Ｉ／Ｏの数が等しい。メモリセルから各データ線対ＤＱ，ｂＤＱに転送されたデータは、差動アンプ６１により増幅されて出力ラッチ６２に取り込まれる。出力ラッチ６２に保持されたデータは、出力バッファ６３を介して入出力端子Ｉ／Ｏに取り出される。入出力端子Ｉ／Ｏに与えられた入力データは、入力バッファ６５を介して入力ラッチ６５に取り込まれる。入力ラッチ６５に保持されたデータは、反転バッファ６６及び非反転バッファ６７を介してデータ線ＤＱ，ｂＤＱに供給される。
【００３６】
この実施例による二つの動作モードを、具体的に、図３及び図４において２番目のセルアレイブロック１１2 が選択された場合に着目して説明する。このとき、ブロックデコード部５１により、ブロック選択信号線ＹＡ１がＨである。従ってモード切り替えゲート部４２内でＡＮＤゲートＧ２３，Ｇ２５が、一つの入力がＨである選択状態になる。
【００３７】
通常の第１の動作モードでは、ブロックライトイネーブル信号ｂＢＷＥはＨであり、カラムアドレスＣＡ０のＨ，Ｌに応じて、モード切り替え制御線Ｙ０ｔがＨ，Ｙ０ｃがＬとなる。モード切り替え制御線Ｙ０ｔがＨのとき、ＡＮＤゲートＧ２３の出力がＨ、従って制御ノードＮ１がＨになる。逆に、モード切り替え制御線Ｙ０ｃがＨのとき、ＡＮＤゲートＧ２５の出力がＨ、従って制御ノードＮ２がＨになる。これは、セルアレイブロック１１2 の左右の２本ずつのカラム選択線の組のうち、左側の組又は右側の組いずれかが選択されたことを意味する。カラム選択線デコード部４１では、カラムアドレスＣＡ１により、選択信号線ＣＳＥＬ０，ＣＳＥＬ１のいずれか一方がＨとなる。従って、制御ノードＮ１，Ｎ２と、これらの選択信号線ＣＳＥＬ０，ＣＳＥＬ１の論理により、カラム選択線ＣＳＬ０〜ＣＳＬ３の中の一本がＨになる。そして、選択されたカラム選択線により、データ線対ＤＱ，ｂＤＱを伝搬するデータは、センスアンプ列１２12又は１２23の一方を介して、図３に示す４対のビット線ＢＬ，ｂＢＬのいずれか一つに転送される。ビット線に転送されたデータは、ロウデコーダにより選択されたワード線ＷＬにつながるメモリセルＭＣに書き込みがなされる。
【００３８】
次に第２の動作モード、即ちブロックライトモードでは、ブロックライトイネーブル信号ｂＢＷＥはＬとなり、カラムアドレスＣＡ０が無視される。このときモード制御線Ｙ０ｔ，Ｙ０ｃは共にＨとなり、モード切り替えゲート部４２ではＡＮＤゲートＧ２３，Ｇ２５の出力が同時にＨ、従って二つの制御ノードＮ１，Ｎ２が同時にＨになる。そして、カラムアドレスＣＡ１がＨであれば、カラム選択線デコード部４１ではＡＮＤゲートＧ１２，Ｇ１３の出力が同時にＨ、従ってセルアレイブロック１１2 を挟んで両側のカラム選択線ＣＳＬ０，ＣＳＬ１が同時にＨになる。これにより、データ線ＤＱ，ｂＤＱを伝搬するデータは、セルアレイブロック１１2 の両側のカラムスイッチ回路２２12，２２23を介し、センスアンプ列１２12，１２23を介して、二つのビット線対ＢＬ０，ｂＢＬ０とＢＬ１，ｂＢＬ１に同時に転送される。即ち、同一データが２アドレスに同時に書き込まれることになる。図７は、上述したブロックライトの様子を示している。
【００３９】
以上のようにこの実施例では、メモリセルアレイ上に、ビット線対との間で４：１のマルチプレクスを可能とするデータ線対を複数のセルアレイブロックにまたがって配設し、且つ一つのデータ線対上のデータを一つのビット線対に転送する第１の動作モードと、一つのデータ線対上のデータを同時に二つのビット線対に転送する第２の動作モードとを切り替え可能としている。しかもこの実施例では、データ線対の数と外部入出力端子数を等しくしている。従って、従来のように外部入出力端子とデータ線の間で多重化する方式と異なり、チップ面積の増大を招くことなく、ブロックライトの機能を実現できる。
【００４０】
なお実施例で示した４：１の多重化は、一例に過ぎず、同様の手法で１６：１等といった多重化も可能である。
また実施例では、２アドレス分の同時書き込みを示したが、４アドレス或いは８アドレス分の同時書き込みも同様の手法で実現できる。
【００４１】
更に実施例ではシンクロナスＤＲＡＭを説明したが、通常のＤＲＡＭにもこの発明を同様に適用することが可能である。
更にまた実施例では、隣接するセルアレイブロックでセンスアンプを共有する共有センスアンプ方式のＤＲＡＭを説明したが、この発明は共有センスアンプ方式でないＤＲＡＭにも有効である。
【００４２】
【発明の効果】
以上述べたようにこの発明によれば、メモリセルアレイ上で複数のビット線対を一つのデータ線対に接続する多重化を実現し、チップ面積の増大を招くことなく、１データサイクルで複数アドレスに同時にデータ書き込みを行うことが可能とした半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】この発明の一実施例によるシンクロナスＤＲＡＭのブロック構成を示す。
【図２】同実施例のメモリセルアレイのセルアレイブロック構成を示す。
【図３】同実施例のサブセルアレイの具体的構成の示す。
【図４】同実施例のカラムデコーダ部の具体的構成を示す。
【図５】同実施例のカラムデコーダの中のブロック選択デコード部の構成を示す。
【図６】同実施例のデータバッファ部の具体的構成を示す。
【図７】同実施例のブロックライト動作を示すタイミング図である。
【図８】従来のブロックライト機能を持つメモリの構成を示す。
【符号の説明】
１…メモリセルアレイ、２…アドレスバッファ、３…カラムデコーダ、４…ロウデコーダ、５…センスアンプ回路、６…データバッファ、７…クロックバッファ、８…コマンドデコーダ、９…制御信号発生回路、１０…モードレジスタ、１１…セルアレイブロック、１２…センスアンプ列、ＤＱ，ｂＤＱ…データ線対、ＢＬ，ｂＢＬ…ビット線対、ＷＬ…ワード線、ＭＣ…メモリセル、２１…転送ゲート、２２…カラムスイッチ回路、ＣＳＬ…カラム選択線、４１…カラム選択線選択デコード部、４２…モード切り替えゲート部、５１…ブロック選択デコード部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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