(57)【特許請求の範囲】
【請求項１】
電子回路が組み込まれた半導体基板の所定の空き領域に光活性層を含む光半導体素子が組み込まれた光電子集積回路装置を製造する方法であって、
第１の仮基板上に光活性層を含む半導体材料からなる積層構造体を形成する工程と、
前記積層構造体を前記第１の仮基板に接する面と反対側の面で加熱により剥離可能な接着剤を介して第２の仮基板に接合する工程と、
前記第２の仮基板に前記積層構造体を接合させた状態で前記第１の仮基板を除去し、かつ該積層構造体をエッチング処理して積層構造を有する複数の光半導体部分を形成する工程と、
前記第２の仮基板に接合されている前記複数の光半導体部分を前記半導体基板の前記各空き領域に結合する工程と、
前記各結合された複数の光半導体部分から前記第２の仮基板を除去する工程と、
を含むことを特徴とする光電子半導体集積回路装置の製造方法。
【請求項２】
前記エッチング処理は、フォトリソグラフィにより形成されるフォトレジストをエッチングマスクとするエッチング処理である請求項１記載の製造方法。
【請求項３】
前記エッチング処理により、前記積層構造体の処理に加えて、該積層構造体を支持する前記第２の仮基板が溝状に、エッチング処理を受ける請求項１記載の製造方法。
【請求項４】
前記光半導体部分と前記半導体基板との結合は、当該結合のための両接合面を洗浄した後、該両接合面における直接接合下での熱処理により行われる請求項１記載の製造方法。
【請求項５】
前記光半導体部分と前記半導体基板との結合は、当該結合のための両接合面に適用される接着剤を用いて行われる請求項１記載の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、発光ダイオードやレーザ半導体のような光電素子を電子回路に組み込んで形成される光電子半導体集積回路装置の製造方法に関する。
【０００２】
【従来の技術】
光通信あるいはその情報処理システムでは、電子回路が組み込まれた半導体基板に、例えば発光ダイオードのような光電半導体素子を組み込んで形成される光半導体集積回路装置が用いられている。
【０００３】
ところで、電子回路を構成する半導体材料と、光電素子を構成する半導体材料との間に、格子常数、熱膨張係数等の物性に十分な整合性があれば、電子回路が組み込まれた半導体基板に、光電素子材料からなる光活性層等を直接的に作り込むことができる。しかしながら、両者間には、十分な整合性が得られない。
【０００４】
そのため、例えば特開平６−９００６１号公報に開示されているように、光電素子のための活性層を含む積層構造体を、これに整合性に優れた半導体基板を仮基板として、その上に成長させている。
その後、積層構造体をその仮基板と一体的に所望の大きさに劈開して得られた光電素子チップを反転させた状態で、電子回路が組み込まれた半導体基板に接合された後、光電素子チップから仮基板を除去することにより、電子回路が組み込まれた半導体基板への光電子素子の組み込みがなされている。
【０００５】
また、例えば、本願発明者により、特願平７−１８１１９７号により、仮半導体基板上に形成された活性層を含む積層構造体を、反転させた状態で第２の仮基板であるガラス基板に移し替えた後、第１の仮基板である仮半導体基板を除去し、その後、活性層を含む積層構造体を所望の大きさに劈開して得られた光電素子チップをさらに反転させた状態で、すなわち当初から見て非反転状態で、電子回路が組み込まれた半導体基板に接合した後、光電素子チップから仮基板を除去することが提案された。
これによれば、より良好な結晶性を有する光電子半導体集積回路装置を得ることができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、前記したような従来の製造方法では、いずれも、光活性層を含む半導体材料からなる積層構造体を劈開して、個々の光電子素子に分離した後、それらの光電子素子が、個々に、電子回路を組み込んだ半導体基板に組み込まれている。
【０００７】
そのため、個々の光電子素子を半導体基板に組み込むについて、その素子の取り扱いを容易とする上で、各光電子素子のコンパクト化に大きな制限が付されており、この制限が光電子半導体集積回路の高集積化に大きな障害となっていた。また、多数の光電子素子を１つの半導体基板に組み込むとき、相互に独立したそれぞれの光電子素子を所定箇所に位置決める必要があることから、多数の光電子素子を含む光電子半導体集積回路装置の製造は、複雑であり、容易ではなかった。
【０００８】
【課題を解決するための手段】
本発明は、以上の点を解決するために、次の構成を採用する。
〈構成〉
本発明は、電子回路が組み込まれた半導体基板の所定の空き領域に光活性層を含む光半導体素子が組み込まれた光電子集積回路装置を製造する方法であって、第１の仮基板上に光活性層を含む半導体材料からなる積層構造体を形成する工程と、前記積層構造体を前記第１の仮基板に接する面と反対側の面で加熱により剥離可能な接着剤を介して第２の仮基板に接合する工程と、前記第２の仮基板に前記積層構造体を接合させた状態で前記第１の仮基板を除去し、かつ該積層構造体をエッチング処理して積層構造を有する複数の光半導体部分を形成する工程と、前記第２の仮基板に接合されている前記複数の光半導体部分を前記半導体基板の前記各空き領域に結合する工程と、前記各結合された複数の光半導体部分から前記第２の仮基板を除去する工程とを含むことを特徴とする。
【０００９】
〈作用〉
本発明に係る前記製造方法では、光活性層を含む積層構造体は、第２の仮基板に支持された状態で、必要な部分が残されるように、エッチング処理を受ける。
そのため、必要な部分として残された光半導体部分は、第２の仮基板上に保持され、従って、これら光半導体部分が従来のような劈開により個々に分離されることはなく、この仮基板に保持された必要な光半導体部分を一括的に半導体基板に移し替えることができることから、個々の光半導体部分の大きさを従来よりも小さくしても、それらの取り扱いに従来のような困難が生じることはない。
【００１０】
また、多数の光半導体部分を前記半導体基板に移し替えるに際し、各光半導体部分は、所定間隔で仮基板上に保持されていることから、個々に位置決めする必要はなく、複数の光半導体部分を前記半導体基板の所定箇所に一括的に位置決めることができる。
【００１１】
必要な光半導体部分を残すためのエッチング処理では、フォトリソグラフィにより形成されるフォトレジストをエッチングマスクとして利用することができる。
このフォトリソグラフィ技術を利用することにより、１mm2以下の微細な面積を有する光半導体部分を所望箇所に高い精度で形成することができ、この光半導体部分から微細な光電素子を高精度で半導体基板上に形成することができる。
【００１２】
光半導体部分のためのエッチング処理で、積層構造体の処理に加えて、該積層構造体を支持する第２の仮基板を溝状に、エッチング処理することができる。
第２の仮基板に支持された光半導体部分を半導体基板上に結合するに先立って、このようなエッチング処理を仮基板に施すことにより、半導体基板上に盛り上がって形成された回路パターン部分の頂部の高さ寸法が光半導体部分の厚さ寸法よりもたとえ大きくとも、回路パターン部分の頂部と仮基板との当接による干渉を防止することができ、これにより、光半導体部分と半導体基板との接合が可能となる。
【００１３】
光半導体部分と半導体基板との結合は、当該結合のための両接合面を洗浄した後、該接合面の直接接合下での熱処理により行なうことができる。
また、この熱処理による直接接合に代えて、両接合面に例えばポリイミドのような電気絶縁性を示す接着剤を適用することができる。
【００１４】
積層構造体を得るために、その材料をこれと整合性に優れた第１の仮基板上に結晶成長させることができる。第１の仮基板上に形成された積層構造体をこの第１の仮基板に接する面と反対側の面で、例えばワックスのような、加熱により剥離可能の接着剤を介して、支持部材として適正な平坦面および弾性を有する、例えば、１００〜２００μｍの厚さ寸法を有するガラス板のような第２の仮基板に結合した後、第１の仮基板を除去する。
これにより、積層構造体は、第２の仮基板を支持部材として、第２の仮基板に支持された状態で、前記したエッチング処理を受ける。
【００１５】
前記したように、積層構造体をその一方の面で支持する第１の仮基板からその他方の面で支持する第２の仮基板に移し替えることにより、整合性に優れた第１の仮基板側にあって結晶性および平坦性に優れた前記一方の面を積層構造体の半導体基板への接合面として利用することができる。
【００１７】
【発明の実施の形態】
以下、本発明を図示の実施の形態について詳細に説明する。
〈具体例１〉
図１は、本発明に係る光電子半導体集積回路装置１０の製造方法を概略的に示す。
図１に示す例では、光電子半導体集積回路装置１０に含まれる光半導体素子１１は、後述するように、例えばそれぞれがInＰからなる一対のクラッド層（１２ａおよび１２ｂ）間にInGaAsP からなる光活性層（１３）が配置された、いわゆるダブルヘテロ接合構造を有する発光ダイオードからなる発光デバイスである。
【００１８】
InGaAsP からなる光活性層およびInＰからなるクラッド層を含む積層構造体の結晶材料に関しては、格子定数および熱膨張係数等についての整合性を有する半導体基板として、一般的には、InＰ基板が選択される。
このInＰ基板を第１の仮基板１４として、図１（ａ）に示されているように、例えば約３５０μｍの厚さ寸法を有する第１の仮基板１４上に、ｐ型InGaAsＰからなるエッチングストッパ層１５、および数μｍの厚さ寸法を有する積層構造体１６が形成される。
【００１９】
積層構造体１６は、図１（ａ）に拡大して示す円形領域に明示されているように、エッチングストッパ層１５上に積層される例えばｐ型InＰからなる第１のクラッド層１２ａ、ｎ型またはｐ型のInGaAsP からなる光活性層１３、ｎ型InＰからなる第２のクラッド層１２ｂおよびｐ型InGaAsからなるキャップ層１７を備える。
これら積層構造体１６を構成する各層１２ａ、１２ｂ、１３および１７と、エッチングストッパ層１５は、例えばエピタキシャル法により、第１の仮基板１４上に順次積層される。
【００２０】
エッチングストッパ層１５は、後述するように、積層構造体１６から第１の仮基板１４をエッチングにより除去するとき、エッチング液から積層構造体１６を保護する作用をなす。
また、キャップ層１７は、その下の第２のクラッド層１２ｂを保護し、かつ後述する電極とのオーミック接触を可能とする。
【００２１】
整合性に優れた第１の仮基板１４上に、エッチングストッパ層１５を介して順次積層された積層構造体１６は、第１の仮基板１４から大きく隔たった位置で成長したキャップ層１７に比較して、第１の仮基板１４に近接した位置で成長した第１のクラッド層１２ａは、結晶性および平坦性に優れる。
【００２２】
第１の仮基板１４上に形成された積層構造体１６上には、加熱により剥離可能な例えばワックスのような接着剤１８を介して、第２の仮基板１９が結合される。
第２の仮基板１９として、例えば０．１３〜０．１７mmの厚さ寸法を有するガラス板を用いることができ、ガラス板と同様な平坦面および弾力性を有する板状部材を適宜採用することができる。
【００２３】
接着剤１８として、例えば軟化点がほぼ１００℃を示すワックスを用いることができる。また、接着剤１８として、ワックスに限らず、同様な軟化点を示しかつ後述する第１の仮基板１４およびエッチングストッパ層１５の除去のためのエッチング、さらには積層構造体１６の洗浄に対して、耐性を示す接着剤を適宜選択することができる。
【００２４】
積層構造体１６への第２の仮基板１９の結合により、積層構造体１６はその第１のクラッド層１２ａ側である一方の面で第１の仮基板１４に結合され、またキャップ層１７の側である他方の面で、接着剤１８を介して第２の仮基板１９に結合される。
その後、積層構造体１６からは、図１（ｂ）に示されているように、第１の仮基板１４およびエッチングストッパ層１５が除去される。
【００２５】
第１の仮基板１４の除去には、エッチングストッパ層１５に比較して第１の仮基板１４に対するエッチング特性に優れたエッチング液を用いることにより、エッチングストッパ層１５で積層構造体１６を保護することができる。
また、第１の仮基板１４の除去後、積層構造体１６に比較してエッチングストッパ層１５に対するエッチング特性に優れたエッチング液を用いる。
このエッチングストッパ層１５および２段階のエッチングの採用ことにより、積層構造体１６に大きな損傷を与えることなく、第１の仮基板１４およびエッチングストッパ層１５を確実に除去することができる。
【００２６】
このエッチングストッパ層１５および第１の仮基板１４の除去により、積層構造体１６は、平坦性および結晶性に優れた前記一方の面を露出させた状態で、第２の仮基板１９に移し替えられ、この第２の仮基板１９に支持されることとなる。
【００２７】
この積層構造体１６は、図１（ｃ）に示されているように、電子回路が組み込まれた、例えば、ＳｉＬＳＩウエハのようなＳｉからなる半導体基板２０の回路パターン部分２１間の所定の空き領域２２に対応する部分１６ａが残り、他の部分が除去されるように、選択的にエッチング処理を受ける。
【００２８】
このエッチング処理では、図示しないが従来よく知られたフォトリソグラフィ技術を用いることが望ましい。
フォトリソグラフィ技術によれば、積層構造体１６の前記一方の面に均一にフォトレジストが塗布される。このフォトレジストは、フォトマスクを通して、部分的に露光を受ける。フォトレジストの露光後の現像処理により、フォトレジストは、フォトマスクのパターンを転写される。このパターンを転写されたフォトレジストをエッチングマスクとして、積層構造体１６は、部分的なエッチング処理を受ける。この選択的なエッチング処理により、積層構造体１６の、空き領域２２に対応した部分、すなわち積層構造体（光半導体）部分１６ａが選択的に残される。
【００２９】
積層構造体１６の選択的なエッチング処理により、所望の積層構造体部分１６ａを形成するについて、前記したフォトリソグラフィ技術を採用することにより、平面で見て一辺の寸法が例えば数十〜数百μｍの微小な積層構造体部分１６ａを、所望の空き領域２２に対応するように、高い精度で、比較的容易に形成することができる。
【００３０】
積層構造体部分１６ａの形成後、第２の仮基板１９に支持された各積層構造体部分１６ａの第１のクラッド層１２ａの表面および半導体基板２０の空き領域２２の表面が、例えば硫酸：水：過酸化水素水の比が３：１：１で構成される洗浄液を用いて、洗浄される。この洗浄により、相互の接合面となる第１のクラッド層１２ａの表面および半導体基板２０の空き領域２２の表面に親水性が与えられる。
【００３１】
積層構造体部分１６ａおよび半導体基板２０が前記した洗浄を受けた後、図１（ｄ）に示されているように、半導体基板２０の空き領域２２およびこれに対応する、第２の仮基板１９に支持された積層構造体部分１６ａのそれぞれの接合面が相互に密着するように、積層構造体部分１６ａおよび半導体基板２０は、室温下で、接合される。
【００３２】
この積層構造体部分１６ａおよび半導体基板２０の接合に際し、相対的な位置決めを容易とする上で、各積層構造体部分１６ａの平面寸法を対応する空き領域２２のそれよりも例えば数μｍ程度小さく設定しておくことが望ましい。この両者の寸法差により、積層構造体部分１６ａを支持する第２の仮基板１９と、半導体基板２０との位置合わせに、数μｍの誤差許容量（トレランス）を与えることができる。
【００３３】
積層構造体部分１６ａおよび半導体基板２０の接合後、図１（ｅ）に示されているように、積層構造体部分１６ａからこれらを一括的に支持する第２の仮基板１９が除去される。
この第２の仮基板１９の除去のために、第２の仮基板１９および半導体基板２０を含む結合体は、ワックス１８を溶かすための溶剤に浸される。
この溶剤の溶解作用により、ワックス１８が除去され、半導体基板２０の空き領域２２に接合された各積層構造体部分１６ａから、これらを支持する第２の仮基板１９が剥離することにより、この第２の仮基板１９が除去される。溶剤の溶解作用を促進するために、前記溶剤を加熱することが望ましい。
【００３４】
第２の仮基板１９の除去後、各積層構造体部分１６ａと半導体基板２０との接合強度の増大のために、両者は、例えば約４００℃の環境下で３０分間のアニーリング処理を受ける。このアニーリング温度に至る昇温および降温における温度勾配は、例えば２００℃／時間程度の緩やかな温度勾配とすることが望ましい。
【００３５】
半導体基板２０への積層構造体部分１６ａの接合が強化された後、光活性層１３を含む各積層構造体部分１６ａを基に、図１（ｆ）に示すような光半導体素子１１が形成される。
【００３６】
図２は、積層構造体部分１６ａを基に、光半導体素子１１として、発光ダイオードからなる発光デバイス１１を製造する例を示す。
図２（ａ）に示されるように、回路パターン部分２１が組み込まれた半導体基板２０の空き領域２２に、積層構造体部分１６ａが接合される。
この積層構造体部分１６ａは、図１に沿って説明したとおり、半導体基板２０に接合する第１のクラッド層１２ａ、光活性層１３、第２のクラッド層１２ｂおよびキャップ層１７からなる積層構造を備える。
【００３７】
積層構造体部分１６ａの上面側に位置するキャップ層１７の表面の中央部には、図２（ｂ）に示すように、キャップ層１７の表面よりも小さな上側電極２３が形成される。
次に、上側電極２３をマスクとして、積層構造体部分１６ａは、エッチング処理を受ける。
このエッチング処理により、積層構造体部分１６ａは、そのキャップ層１７から光活性層１３に至る各層の両側部分が除去され、図２（ｃ）に示されているように、第１のクラッド層１２ａの上面が部分的に露出する。この露出面には、下側電極２４が形成される。
【００３８】
下側電極２４には、図２（ｄ）に示されているように、該下側電極を回路パターン部分２１の所定の電極部分に接続する下側配線２５が施され、該下側配線上に層間絶縁膜２６が形成された後、層間絶縁膜２６上に上側電極２３を回路パターン部分２１の所定の電極部分に接続する上側配線２７が形成される。
【００３９】
これら下側配線２５および上側配線２７による結線により、回路パターン部分２１が形成された半導体基板２０上に、光活性層１３で発光する従来よく知られた発光ダイオード１１が形成され、この発光ダイオードからなる光半導体素子１１が組み込まれた光電子半導体集積回路装置１０が得られる。
【００４０】
光電子半導体集積回路装置１０の前記製造方法では、前記したように、光活性層１３を含む積層構造体１６は、仮基板１９に支持された状態で、必要な部分１６ａが残されるように、エッチング処理を受ける。
また、各積層構造体部分１６ａは、仮基板１９に一体的に保持された状態で、一括的に半導体基板２０に移し替えられる。
【００４１】
そのため、必要な部分として残された積層構造体部分１６ａを半導体基板２０に接合するについて、個々の積層構造体部分１６ａを取り扱う必要はなく、仮基板１９上の全ての積層構造体部分１６ａを一括的に取り扱うことができる。
また、積層構造体部分１６ａの大きさを従来ような劈開によって得られる大きさよりも小さくすることができ、しかも積層構造体部分１６ａの半導体基板２０への接合時は、各積層構造体部分１６ａが仮基板１９によって一体的に支持されていることから、各積層構造体部分１６ａを小さくすることで、それらの取り扱いに大きな支障が生じることはない。
【００４２】
このことから、積層構造体部分１６ａの大きさを従来よりも小さくしても、それらの取り扱いに従来のような困難が生じることはない。また、多数の積層構造体部分１６ａを半導体基板２０に移し替えるに際し、各積層構造体部分１６ａを個々に位置決める必要はなく、複数の積層構造体部分１６ａを半導体基板２０の所定箇所２２に一括的に位置決めることができる。
従って、本発明に係る前記製造方法によれば、製造工程の煩雑化および複雑化を招くことなく、光半導体素子１１の小型化を実現することができ、光電子半導体集積回路装置１０の高集積度化を達成することができる。
【００４３】
〈具体例２〉
図３は、具体例２についての製造工程を概略的に示す。
具体例１では、第２の仮基板１９に支持された積層構造体１６をエッチング処理により、部分的に除去して、積層構造体部分１６ａを得るために、図３（ａ）に示されるように、ワックス１８が露出すると、エッチング処理が終了される。
しかしながら、エッチング手段を変えることにより、図３（ｂ）に示されているように、必要に応じて、ワックス１８および仮基板１９をその板厚方向へ部分的に除去することができる。
【００４４】
ワックスからなる接着剤１８のためのエッチング手段として、例えば酸素（Ｏ2 ）プラズマエッチングを採用することができる。また、ガラスからなる仮基板１９のためのエッチング手段として、例えばＨＦ水溶液を用いることができる。
これら接着剤１８および仮基板１９のエッチング処理により、図３（ｃ）に示されているように、第２の仮基板１９には、半導体基板２０に形成された回路パターン部分２１に対応する部分で、この回路パターン部分２１の頂部を受け入れる溝部１９ａが形成される。
【００４５】
従って、積層構造体部分１６ａの厚さ寸法よりも回路パターン部分２１の高さ寸法が大きいとき、それらの差に応じて、図３に示したとおり、接着剤１８をエッチング処理し、さらに必要に応じて、仮基板１９をエッチング処理することにより、回路パターン部分２１の頂部と接着剤１８または仮基板１９との干渉を防止し、積層構造体部分１６ａおよび半導体基板２０の接合を実現することが可能となる。
【００４６】
前記したところでは、積層構造体部分と半導体基板との接合を、両者の直接接合の例について説明したが、両者間の接合に、例えばポリイミドのような電気絶縁性を示す接着剤を適用することができる。
また、本願発明をダブルヘテロ接合構造を有する発光ダイオードについて、説明したが、ホモ接合、シングルヘテロ接合構造等の接合の如何に拘わらず、ホトダイオード、半導体レーザ等の種々の光半導体素子を含む光電子半導体集積回路装置の製造に、本願発明を適用することができる。
【００４７】
さらに、具体例では、光半導体素子の半導体材料がInＰおよびInGaAsP であり、電子回路基板のための半導体材料がＳｉである組み合わせを示したが、GaAs／AlGaAs発光素子とＳｉ電子回路基板との組み合わせ、およびInＰ／InGaAsP 発光素子とGaAs電子回路基板との組み合わせ等、本願発明は、種々の材料の組み合わせで実現することができる。
【００４８】
また、光半導体素子として、半導体レーザが組み込まれるとき、その半導体レーザが面発光型の場合、光活性層を含む積層構造体に、反射面を規定する積層部分が作り込まれる。また、半導体レーザが端面発光型では、積層構造体部分１６ａの形成のためのエッチングに、異方性を示す反応性イオンエッチングのようなドライエッチングを採用することができ、このドライエッチングにより、発光端面を形成することができる。
【００４９】
【発明の効果】
本発明に係る前記製造方法では、前記したように、積層構造体は仮基板に支持された状態で、必要な部分が残されるように、エッチング処理を受けることから、必要な部分として残された積層構造体部分は、仮基板上に保持され、これら積層構造体部分が個々に分離されることはなく、この仮基板に保持された必要な積層構造体部分を一括的に位置決めすることができ、また半導体基板に一括的に結合することができることから、個々の積層構造体部分の大きさを従来よりも小さくしても、それらの取り扱いは比較的容易となる。
【００５０】
従って、本発明によれば、高集積化が可能でありかつ製造が比較的容易な光電子半導体集積回路装置の製造方法が提供される。
【図面の簡単な説明】
【図１】本発明に係る光半導体集積回路装置の製造方法の具体例を概略的に示す工程図である。
【図２】図１に示した光半導体集積回路装置の発光デバイスの製造工程を概略的に示す工程図である。
【図３】本発明に係る光半導体集積回路装置の製造方法の他の具体例を概略的に示す図１と同様な図面である。
【符号の説明】
１０  光電子半導体集積回路装置
１１  光半導体素子
１２（１２ａ、１２ｂ）  クラッド層
１３  光活性層
１４  第１の仮基板
１５  エッチングストッパ層
１６  積層構造体
１７  キャップ層
１８  接着剤
１９  第２の仮基板
１９ａ  溝
２０  半導体基板
２１  回路パターン部分
２２  空き領域
【図１】
0004168460.tif 000002
【図２】
0004168460.tif 000003
【図３】
0004168460.tif 000004