(57)【特許請求の範囲】
【請求項１】
第１と第２の主面を有し、前記第１および第２の主面のいずれかに少なくとも一つの段差により形成された凹部を有する高抵抗の第１導電型の半導体基板と、
前記半導体基板の前記凹部が形成された領域に少なくともその１部が形成された、低不純物濃度の第２導電型リサーフからなる電界緩和構造と、
前記半導体基板の前記凹部が形成された前記第１および第２の主面のいずれかの側に形成され、前記リサーフより高不純物濃度の第２導電型アノード層を有する電力用ダイオード、
とを具備し、
前記電力用ダイオードの前記アノード層が形成された前記半導体基板の高抵抗部分の厚さが、前記電界緩和構造下の前記半導体基板の高抵抗部分の厚さよりも小さく、
前記リサーフは、前記半導体基板の前記第１の主面または第２の主面に形成された前記凹部を取り囲み、前記電力用ダイオードの前記アノード層に接していることを特徴とする高耐圧電力用半導体装置。
【請求項２】
前記電力用ダイオードの前記アノード層が、前記第１導電型の半導体基板との界面に複数の段差を有することを特徴とする請求項１に記載の高耐圧電力用半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ダイオードやＩＧＢＴ等の高耐圧電力用半導体素子を含む半導体装置に関する。
【０００２】
【従来の技術】
電力制御を行なう高耐圧半導体装置に用いられる高耐圧半導体素子の１つとして、高耐圧ダイオードがある。図５５に、従来の高耐圧ダイオードの断面図を示す。
【０００３】
図５５において、８１は高抵抗の第１のｎ型カソード層（半導体基板）を示しており、このｎ型カソード層８１の表面には、第１のｐ型アノード層８２が選択的に形成されている。この第１のｐ型アノード層８２の表面には、高不純物濃度の第２のｐ型アノード層８３が選択的に形成されている。
【０００４】
また、ｎ型カソード層８１の表面には、電界緩和構造（接合終端構造）である低不純物濃度のｐ型リサーフ層８４がｐ型アノード層に接してその周囲に形成されている。さらに、ｎ型カソード層８１の表面には、高不純物濃度のｎ型チャネルストッパ層８５がｐ型リサーフ層８４から所定距離離れてその外側に形成されている。
【０００５】
また、第２のｐ型アノード層８３の縁から第１のｐ型アノード層８２、ｐ型リサーフ層８４、ｎ型カソード層８１、ｎ型チャネルストッパ層８５にまたがる領域上には高抵抗膜８６が設けられている。なお、高抵抗膜８６の代わりに、絶縁膜が設けられているものもある。
【０００６】
一方、高抵抗の第１のｎ型カソード層８１の裏面には、それよりも高不純物濃度の第２のｎ型カソード層８７が形成されている。このｎ型カソード層８７にはカソード電極８８が設けられている。また、第２のｐ型アノード層８３にはアノード電極８９、ｎ型チャネルストッパ層８５には電極９０が設けられている。９１は絶縁膜を示している。
【０００７】
しかしながら、この種の従来の高耐圧ダイオードには、以下のような問題がある。すなわち、高耐圧化を図るために、ｎ型カソード層８１を厚くする必要があるが、ｎ型カソード層８１が厚くなると、その分、順方向電圧降下、逆回復損失が大きくなるなど素子特性が劣化するという問題が起こる。最悪の場合、装置の破壊につながる。
【０００８】
一方、インバータ回路やチョッパ回路等のスイッチング回路に対して、装置の小型化と高性能化のニーズが近年ますます強くなっている。
【０００９】
図５６は、従来のＩＧＢＴを用いたインバータの主回路構成を示す。インバータ回路では、モータ制御のように負荷にインダクタンス成分を含むため、スイッチング素子（ここでは、ＩＧＢＴ）Ｔｒ１−Ｔｒ４を選択的にターンオフしたとき、負荷のインダクタンスに蓄えられたエネルギーを放出する必要がある。この電気エネルギーを還流するために、還流ダイオードＤ１−Ｄ４がＩＧＢＴに逆並列に接続される。
【００１０】
このような従来の半導体装置では、ＩＧＢＴと還流ダイオードのそれぞれにおいて、電源電圧以上の耐圧を得るために、半導体チップ内で一定面積以上の接合終端領域が必要となる。このため、チップ面積の縮小が難しく、高電流密度化が困難である。また、モジュールとする場合、ＩＧＢＴに個別素子の還流ダイオードが外付けで接続される。すなわち、ＩＧＢＴチップと還流ダイオードチップが同一基板上に載置され、それぞれチップ上の電極と外部導出電極の間が配線で接続される。この構成では、接続配線のインダクタンスのために、高速化が困難である。
【００１１】
また、ＩＧＢＴ単体についても、低損失化が求められている。図５７は、この種のＩＧＢＴの構成を示す断面図である。このＩＧＢＴでは、高抵抗のｎ型ベース層（半導体基板）１０１の一方の面にｐ型ドレイン層１０２が形成されている。一方、ｎ型ベース層１０１の他方の面にｐ型ベース層１０４が選択的に形成され、ｐ型ベース層１０４内にはｎ型ソース層１０５が形成されている。さらに、ｎ型ベース層１０１とｎ型ソース層１０５との間のｐ型ベース層１０４上には、ゲート絶縁膜１０６を介してゲート電極１０７が形成されている。なお、これらゲート電極１０７、ゲート絶縁膜１０６、ｐ型ベース層１０４、ｎ型ベース層１０１及びｎ型ソース層１０５により、ＣＨ１をチャネル領域とする電子注入用ＭＯＳＦＥＴが構成されている。ｐ型ドレイン層１０２上にはドレイン電極１０８が形成され、ｎ型ソース層１０５上及びｐ型ベース層１０４上にはソース電極１０９が形成されている。
【００１２】
次に、このような半導体装置の動作を説明する。ドレイン電極１０８に正電圧、ソース電極１０９に負電圧が印加されている時、ソースよりも正となる正電圧をゲート電極１０７に印加すると、ｐ型ベース層１０４のゲート電極１０７に接した表面がｎ型に反転し、電子ｅがｎ型ソース層１０５から反転層を介してｎ型ベース層１０１に注入されてｐ型ドレイン層１０２に到達する。これに伴い、ｐ型ドレイン層２から正孔ｈがｎ型ベース層１０１に注入される。このようにｎ型ベース層１０１に電子ｅと正孔ｈの両方が注入され、伝導度変調が起こってオン電圧が低減可能となる。
【００１３】
一方、ターンオフ動作の際には、ソースに対して負である負電圧が絶縁ゲート１０７に印加される。これにより、ゲート電極１０７直下に形成されていた反転層が消失して電子注入が止まる。一方、ｎ型ベース層１０１中の正孔ｈは、その一部がｐ型ベース層１０４を介してソース電極１０９に排出され、残りの正孔ｈは、電子ｅと再結合して消滅する。これにより、半導体装置はターンオフする。
【００１４】
しかしながら、上述のような従来のＩＧＢＴでは、その導通状態において、電子ｅ及び正孔ｈがｎベース層１０１とｐ型ドレイン層１０２との間に形成されるｐｎ接合によるポテンシャル障壁を越える必要がある。すなわち、図５８の電流−電圧特性図に示すように、ｐｎ接合による電圧降下として、約０．７Ｖ程度のビルトイン電圧分だけオン抵抗が増大する。このため、従来のＩＧＢＴでは、導通状態のオン抵抗を十分に低減できないという問題がある。
【００１５】
【発明が解決しようとする課題】
上述の如く、従来の高耐圧ダイオードは、高耐圧化を図るために、ｎ型カソード層（半導体基板）を厚くする必要があった。しかしながら、ｎ型カソード層が厚くなると、順方向電圧降下、逆回復損失等の素子特性が劣化するという問題があった。
【００１６】
本発明の第１の目的は、素子特性の劣化を招かずに、必要な耐圧を確保できる高耐圧電力用半導体装置を提供することにある。
【００１７】
また、従来の電力用半導体装置では、スイッチング素子に還流ダイオードを外付けで逆並列接続するために高電流密度化が難しく、接続配線のために高速化が困難であるという問題がある。
【００１８】
本発明の第２の目的は、従来よりも構成が簡素で小型化と高性能化が図れる電力用半導体装置を提供することにある。
【００１９】
また、従来の電力用半導体装置では、オン電圧をビルトイン電圧以下には低減し得ないという問題がある。
【００２０】
本発明の第３の目的は、通電時に零電圧から電流が立上がると共に、低電流領域から高電流領域に亙ってオン抵抗が小さい電力用半導体装置を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するために、本発明の高耐圧電力用半導体装置は、第１と第２の主面を有し、前記第１および第２の主面のいずれかに少なくとも一つの段差により形成された凹部を有する高抵抗の第１導電型の半導体基板と、前記半導体基板の前記凹部が形成された領域に少なくともその１部が形成された、低不純物濃度の第２導電型リサーフからなる電界緩和構造と、前記半導体基板の前記凹部が形成された前記第１および第２の主面のいずれかの側に形成され、前記リサーフより高不純物濃度の第２導電型アノード層を有する電力用ダイオードとを具備し、前記電力用ダイオードの前記アノード層が形成された前記半導体基板の高抵抗部分の厚さが、前記電界緩和構造下の前記半導体基板の高抵抗部分の厚さよりも小さく、前記リサーフは前記半導体基板の前記第１の主面または第２の主面に形成された前記凹部を取り囲み前記電力用ダイオードの前記アノード層に接していることを特徴とする。
【００２３】
前記電力用ダイオードの前記アノード層が、前記第１導電型の半導体基板との界面に複数の段差を有することを特徴とする。
【００２８】
したがって、電界緩和構造の効率を高めるために半導体基板を厚くしても、高耐圧半導体素子の順方向電圧降下、逆回復損失等の素子特性の劣化を招かずに済む。
【００２９】
また、半導体ウェハが大口径化するにつれ、強度の観点から半導体基板を厚くせざるを得ない場合でも、高耐半導体素子の厚さは凹部の深さに対応した薄いものとすることができる。これにより、素子特性の劣化を招かずに、半導体基板の厚さを任意に設定することができ、必要な耐圧を確保できる高耐圧半導体装置を実現できるようになる。
【００３０】
また、本発明によれば、半導体基板との界面に複数の段差を有する電界緩和構が用いられているので、段差がない従来の電界緩和構造が用いられた場合に比べて、電界が集中する箇所が増し、電界を積分して得られる耐圧が高くなる。これにより、従来の電界緩和構造に比べて、耐圧の高い高耐圧半導体装置を実現できるようになる。
【００３１】
また、本発明では、高抵抗の第１導電型の半導体基板として、第１の主面（表面）と第２の主面（裏面）に凹部が形成されたものを用いてもよい。そして、高耐圧半導体素子が表面と裏面の凹部との間の部分に形成されている。このため、半導体基板が厚くても、高耐圧半導体素子の厚さは凹部の深さに対応した薄いものとなる。
【００３２】
表面に段差を設ける場合には、微細パターン形成プロセスによる制約で段差をあまり大きくできないの対し、裏面に段差を設ける場合には、このような制約がなく、広範囲で半導体基板の厚さを設定することができる。これにより、素子特性の劣化を招かずに、半導体基板の厚さを広範囲で任意に設定することができ、必要な耐圧を確保できる高耐圧半導体装置を実現できるようになる。
【００４６】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。まず、本発明の第１の態様の実施形態（第１乃至第１５の実施形態）を説明する。これらの実施形態では、第１導電型がｎ型の場合を説明するが、ｎ型に代えてｐ型とすることも可能である。また、上記の実施形態を通じて、同一箇所には、同一番号を付して、重複する説明を省略する。
【００４７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る高耐圧半導体装置の要部を示す断面図である。本実施形態では、高耐圧半導体素子として高耐圧ダイオードを用いている。
【００４８】
図１において、１は高抵抗の第１のｎ型カソード層（半導体基板）を示しており、このｎ型カソード層１の表面には、凹部が形成されている。この凹部の底部の表面には、第１のｐ型アノード層２が選択的に形成されている。この第１のｐ型アノード層２の表面には、高不純物濃度の第２のｐ型アノード層３が選択的に形成されている。
【００４９】
また、ｎ型カソード層１の表面には、電界緩和構造（接合終端構造）である低不純物濃度のｐ型リサーフ層４が第１のｐ型アノード層２に接してその周囲に形成されている。この場合、ｐ型リサーフ層４は、ｎ型カソード層１の凹部の底部および側面部からその外側の基板表面にかけて形成されている。
【００５０】
さらに、ｎ型カソード層１の表面には、接合終端構造である高不純物濃度のｎ型チャネルストッパ層５がｐ型リサーフ層４から所定距離離れてその外側に形成されている。
【００５１】
また、第２のｐ型アノード層３の縁から第１のｐ型アノード層２、ｐ型リサーフ層４、ｎ型カソード層１、ｎ型チャネルストッパ層５にまたがる領域上にはＳＩＰＯＳ（semi-insulating polycrystalline silicon ）膜等の高抵抗膜６が設けられている。なお、高抵抗膜６の代わりに、絶縁膜を設けても良い。
【００５２】
一方、第１のｎ型カソード層１の裏面には、それよりも高不純物濃度の第２のｎ型カソード層７が形成されている。このｎ型カソード層７にはカソード電極８が設けられている。また、第２のｐ型アノード層３にはアノード電極９、そしてｎ型チャネルストッパ層５には電極１０が設けられている。電極１０は耐圧を安定させるために必要な予備電極であるが、これをカソード電極としてアノード電極９との間に横型ダイオード構造を構成することも可能である。なお、１１は絶縁膜である。
【００５３】
本実施形態では、ｎ型カソード層１の表面に凹部が形成され、この凹部の厚さの薄い領域にダイオードが形成されている。すなわち、本実施形態では、ｎ型カソード層１（半導体基板）が厚くても、ダイオードとして動作する部分の厚さは凹部の深さに対応した薄いものとなる。したがって、ｎ型カソード層１を厚くしても、順方向電圧降下、逆回復損失等の素子特性の劣化を招かずに済む。
【００５４】
また、本実施形態によれば、以下の理由によっても、上記の特徴が得られる。
本実施形態の素子を従来構造のそれと比較する。まず、従来の場合、図２に示すように、ｐ型リサーフ層４が形成される領域には段差がなく、電界が集中する箇所は図中Ａ、Ｂ、Ｃで示した３つの箇所である。それぞれの箇所の電界強度を図２の下部に示す。従来は耐圧を高くするためには、基板厚を大きくする必要があり、このため定常オン損失、ターンオン損失が大きくなっていた。
【００５５】
一方、本実施形態の場合、ｐ型リサーフ層４が形成される領域に段差があり、図３に示すように、電界が集中する箇所はＡ、Ｂ、Ｃ、Ｄで示した４つの箇所である。すなわち、本実施形態では段差があるので、電界が集中する箇所が１つ増える。
【００５６】
したがって、本実施形態によれば、従来に比べて、電界を積分して得られる耐圧が高くなるので、半導体基板の厚さが同じでもより高耐圧の半導体素子を実現することができる。
【００５７】
なお、ｐ型リサ−フ層４を設けず、凹部の厚さの薄い領域に素子を形成することだけでも、順方向電圧降下、逆回復損失等の素子特性の劣化を防止することは可能である。また、ｐ型リサーフ層４が形成されている領域に、２個、３個と段差がある場合には更に高耐圧の半導体素子を実現することが可能である。
【００５８】
次に凹部の深さと電界分布との関係について説明する。
【００５９】
図４に、凹部の深さが浅い場合の電界分布を示す。この深さでは、半導体素子の内の主素子部分（Ａ−Ａ´間の領域）はｐ型リサーフ層４に比べて電界が低く余裕があるので、ブレークダウンはｐ型リサーフ層４で起こる。したがって、凹部をもっと深い領域まで形成し、通電損失とターンオフ損失を小さくしても耐圧は落ちることはない。
【００６０】
図５に、凹部の深さが中間の場合の電界分布を示す。この深さでは、主素子の電界とｐ型リサーフ層４のそれとが同じ大きさであるため、ブレークダウンは素子とｐ型リサーフ層４とで同時に起こる。
【００６１】
図６に、凹部の深さが深い場合の電界分布を示す。この深さでは、主素子はｐ型リサーフ層４に比べて電界が大きいので、ブレークダウンは主素子で起こる。すなわち、全体の耐圧は主素子耐圧（主素子設計）のみで決まり、ｐ型リサーフ層４等の電界緩和構造にはよらない。この場合、図５の場合に比べて、耐圧の絶対値は低下するが、同時に順方向電圧降下、逆回復損失が減少し、損失特性が格別に優れた半導体素子を得ることができる。また、ブレークダウンが半導体表面から離れたＡ点で起こるので、表面の影響を受けにくく耐圧の安定した半導体素子を実現することができる。
【００６２】
高耐圧素子としては、図５、図６のように設計することが望ましい。本発明によれば、電流通過部の基板厚を薄く、電界緩和構造（リサーフ層等）の基板厚を厚くすることにより、定常オン損失、ターンオン損失を小さくすることができ、平坦接合並みの耐圧を得ることが可能である。
【００６３】
図７に、凹部の素子構造の形成方法を示す。
【００６４】
まず、図７（ａ）に示すようにｎ型ベース層１（半導体基板）が用意され、次に図７（ｂ）に示すように、ｎ型ベース層１の表面に凹部が形成される。
【００６５】
次に図７（ｃ）に示すように、凹部およびその周囲のｎ型ベース層１の表面にｐ型不純物イオンＩp-が図示しないマスクを用いて選択的に注入される。
【００６６】
次に図７（ｄ）に示すように、凹部底部のｎ型ベース層１の表面にｐ型不純物イオンＩp が図示しないマスクを用いて選択的に注入される。この場合、ｐ型不純物イオンＩp のドーズ量は、ｐ型不純物イオンＩp-のそれよりも多くされる。
【００６７】
最後に、図７（ｅ）に示すように、アニールを行なうことによって、ｐ型アノード層２、ｐ型リサーフ層４が完成する。
【００６８】
なお、この例では、ｐ型アノード層３を省略したが、ｐ型アノード層３を形成する場合には、例えば、図７（ｄ）の工程の後に、ｐ型不純物イオンＩｐ- の注入領域の表面に、さらに高不純物濃度のｐ型不純物イオンを選択的に注入すれば良い。
【００６９】
図８、図９に、本実施形態の変形例を示す。図８の素子では、凹部の段差が２段になっている。また、図９の素子では、凹部の段差が３段になっている。このように段差を多くすることにより、電界緩和構造の屈曲部の曲率半径が大きくなり、耐圧が向上する。これにより、薄い基板厚の素子を容易に作製することができる。なお、凹部の段差は４段以上であっても良い。
【００７０】
（第２の実施形態）
図１０は、本発明の第２の実施形態に係る高耐圧半導体装置の要部を示す断面図である。
【００７１】
本実施例が第１の実施例と異なる点は、半導体素子の内ｐ型リサーフ層４を形成する領域のみに凹部を形成したことにある。ｐ型リサーフ層４はｎ型カソード層１の凹部の底部および側面部からその外側の表面にかけて形成され、その結果、ｐ型のリサーフ層４とｎ型カソード層１との界面に２段の段差が形成されている。したがって、本実施形態によれば、電界緩和構造における屈曲部の曲率半径が大きくなり、電界を積分して得られる耐圧が高くなる。
【００７２】
（第３の実施形態）
図１１は、本発明の第３の実施形態に係る高耐圧半導体装置の要部を示す断面図である。
【００７３】
本実施形態が第２の実施形態と異なる点は、ｐ型リサーフ層４の外周部が凹部の底部を越えないように形成したことにある。この場合も、電界を積分して得られる耐圧が高くなるので、第２の実施形態と同様な効果が得られる。
【００７４】
（第４の実施形態）
図１２は、本発明の第４の実施形態に係る高耐圧半導体装置の要部を示す断面図である。
【００７５】
本実施形態が第１の実施形態と異なる点は、電界緩和構造（接合終端構造）として、ｐ型リサーフ層４の代わりに高不純物濃度のｐ型ガードリング層１２を用いたことにある。なお、ｐ型ガードリング層１２は凹部以外の領域に形成しても良い。
【００７６】
本実施形態でも、ｎ型カソード層１（半導体基板）が厚くても、素子の厚さは凹部の深さに対応した薄いものとなる。したがって、必要な耐圧を確保するために、ｐ型ガードリング層１２を設けるとともに、ｎ型カソード層１を厚くしても、順方向電圧降下、逆回復損失等の素子特性の劣化を招かずに済む。
【００７７】
（第５の実施形態）
図１３は、本発明の第５の実施形態に係る高耐圧半導体装置の要部を示す断面図である。
【００７８】
本実施形態が第１の実施形態と異なる点は、ｐ型リサーフ層４の表面に、凹部の段差部に接するように、高不純物濃度の第２のｐ型リサーフ層１３を選択的に形成したことにある。第２のｐ型リサーフ層１３は、基板段差部表面の不安定箇所を覆って安定化している。
【００７９】
本実施形態でも第１の実施形態と同様な効果が得られるが、第２のｐ型リサーフ層１３を設けた分その効果が安定して得られる。
【００８０】
（第６の実施形態）
図１４は、本発明の第６の実施形態に係る高耐圧半導体装置の要部を示す断面図である。
【００８１】
本実施形態が第１の実施形態と異なる点は、ｐ型リサーフ層４の形成領域に凹部の段差が存在せず、凹部の段差が主素子領域のみに存在することにある。その結果、ｐ型アノード層２，３に段差が形成されている。
【００８２】
本実施形態でも、ｎ型カソード層１（半導体基板）が厚くても、主素子の厚さは凹部の深さに対応した薄いものとなる。したがって、必要な耐圧を確保するために、ｐ型リサーフ層４を設けるとともに、ｎ型カソード層１を厚くしても、順方向電圧降下、逆回復損失等の素子特性の劣化を招かずに済む。
【００８３】
図１５に、凹部の素子構造の形成方法を示す。
まず、図１５（ａ）に示すようにｎ型ベース層１（半導体基板）が用意され、次に図１５（ｂ）に示すように、ｎ型ベース層１の表面に凹部が形成される。
【００８４】
次に図１５（ｃ）に示すように、凹部およびその周囲のｎ型ベース層１の表面にｐ型不純物イオンＩｐ- が図示しないマスクを用いて選択的に注入される。
【００８５】
次に図１５（ｄ）に示すように、凹部およびその周囲（ただし、ｐ型不純物イオンＩｐ- の注入領域よりも内側）のｎ型ベース層１の表面にｐ型不純物イオンＩｐが図示しないマスクを用いて選択的に注入される。この場合、ｐ型不純物イオンＩｐのドーズ量は、ｐ型不純物イオンＩｐ- のそれよりも多くする。
【００８６】
最後に、図１５（ｅ）に示すように、アニールを行なうことによって、ｐ型アノード層２、ｐ型リサーフ層４が完成する。
【００８７】
なお、この例では、ｐ型アノード層３を省略したが、ｐ型アノード層３を形成する場合には、例えば、図１５（ｄ）の工程の後に、凹部およびその周囲（ただし、ｐ型不純物イオンＩｐの注入領域よりも内側）の表面に、さらに高不純物濃度のｐ型不純物イオンを選択的に注入すれば良い。
【００８８】
図１６に、本実施形態の変形例を示す。この素子では、素子領域に段差が１つの凹部が２つ形成されている。ウェハ強度やエッチング加工での形状制御などプロセス上の制約から、凹部を形成する領域の寸法が制限されている場合に有効である。なお、凹部の数は３つ以上でも良い。
【００８９】
（第７の実施形態）
図１７は、本発明の第７の実施形態に係る高耐圧半導体装置を示す断面図である。本実施形態が第１の実施形態と異なる点は、凹部（第１の凹部）の底部にさらに第２の凹部が設けられ、この第２の凹部を含む第１の凹部の底部にｐ型アノード層２，３が形成されていることにある。本実施形態でも、第１の実施形態と同様な効果が得られる。
【００９０】
（第８の実施形態）
図１８は、本発明の第８の実施形態に係る高耐圧半導体装置の要部を示す断面図である。本実施形態では、高耐圧半導体素子としてＩＧＢＴを用いている。
【００９１】
図１８において、２１は高抵抗のｎ型ベース層を示しており、このｎ型ベース層２１の表面には凹部が形成されており、この凹部の底部表面には第１のｐ型ベース層２２が選択的に形成されている。この第１のｐ型ベース層２２が形成された領域にはそれを貫通する深さの高不純物濃度の第２のｐ型ベース層２３が選択的に形成されている。
【００９２】
ｐ型ベース層２２，２３の表面には高不純物濃度のｎ型ソース層２４が選択的に形成されており、このｎ型ソース層２４とｎ型ベース層２１とで挟まれた領域のｐ型ベース層２２上にはゲート絶縁膜２５を介してゲート電極２６が配設されている。
【００９３】
また、ｎ型ベース層２１の表面には、電界緩和構造（接合終端構造）である低不純物濃度のｐ型リサーフ層２７がｐ型ベース層２３に接してその周囲に形成されている。この場合、ｐ型リサーフ層２７は、ｎ型ベース層２１の凹部の底部および側面部からその外側の表面にかけて形成されている。なお、ここでのｐ型ベース層２３は、凹部に形成された半導体装置のうち最も外側のものである。
【００９４】
さらに、ｎ型ベース層２１の表面には、接合終端構造である高不純物濃度のｎ型チャネルストッパ層２８がｐ型リサーフ層２７から所定距離離れてその外側に形成されている。また、第２のｐ型ベース層２３の縁からｐ型リサーフ層２７、ｎ型ベース層２１、ｎ型チャネルストッパ層２８にまたがる領域上には、ＳＩＰＯＳ膜等の高抵抗膜２９が設けられている。なお、高抵抗膜２９の代わりに、絶縁膜を設けても良い。
【００９５】
一方、高抵抗の第１のｎ型ベース層２１の裏面には、それよりも高不純物濃度の第２のｎ型ベース層３０が形成されており、このｎ型ベース層３０の表面には高不純物濃度のｐ型ドレイン層３１が形成されている。このｐ型ドレイン層３１にはドレイン電極３２が設けられている。また、ｎ型ソース層２４にはソース電極３３が設けられている。このソース電極３３はｐ型ベース層２３にもコンタクトしている。そして、ｎ型チャネルストッパ層２８には電極３４が設けられている。なお、３５は絶縁膜を示している。
【００９６】
本実施形態では、ｎ型ベース層２１の表面に凹部が形成され、この凹部の厚さの薄い領域にＩＧＢＴが形成されている。すなわち、ｎ型ベース層２１（半導体基板）が厚くても、ＩＧＢＴの厚さは凹部の深さに対応した薄いものとなる。
【００９７】
したがって、必要な耐圧を確保するために、ｐ型リサーフ層２７を設けるとともに、ｎ型ベース層２１を厚くしても、順方向電圧降下、ターンオフ特性等の素子特性の劣化を招かずに済む。
【００９８】
また、本実施形態によれば、以下の理由によっても、上記の効果を得ることができる。すなわち、本実施形態の場合、ｐ型リサーフ層２７が形成される領域に段差があり、電界が集中する箇所が従来よりも増える。したがって、電界を積分して得られる耐圧が高くなる。
【００９９】
なお、凹部の厚さの薄い領域に素子を形成すること単独でも、あるいはｎ型ベース層２１との界面に複数の段差を有するｐ型リサーフ層２７を形成すること単独でも、上記の効果を得ることが可能である。
【０１００】
（第９の実施形態）
図１９は、本発明の第９の実施形態に係る高耐圧半導体装置の要部を示す断面図である。本実施形態が第８の実施形態と異なる点は、ｐ型リサーフ層２７の形成領域に凹部の段差が存在せず、凹部の段差が主素子領域のみに存在することにある。
【０１０１】
本実施形態でも、ｎ型ベース層２１（半導体基板）が厚くても、主素子の厚さは凹部の深さに対応した薄いものとなる。したがって、必要な耐圧を確保するために、ｐ型リサーフ層２７を設けるとともに、ｎ型ベース層２１を厚くしても、順方向電圧降下、ターンオフ特性等の素子特性の劣化を招かずに済む。
【０１０２】
（第１０の実施形態）
図２０は、本発明の第１０の実施形態に係る高耐圧半導体装置の要部を示す断面図である。本実施形態が第１の実施形態と異なる点は、凹部をｎ型カソード層１の裏面（アノード側の主面と反対側の面）に形成し、かつ凹部がｐ型アノード層２，３と対向するように形成したことにある。
【０１０３】
本実施形態によれば、ｎ型カソード層１（半導体基板）が厚くても、主素子の厚さは裏面の凹部の深さに対応した薄いものとなる。したがって、必要な耐圧を確保するために、ｐ型リサーフ層４を設けるとともに、ｎ型カソード層１を厚くしても、順方向電圧降下、逆回復損失等の素子特性の劣化を招かずに済む。
【０１０４】
図２１に、本実施形態の変形例を示す。この素子では、ｐ型アノード層２，３と対向する領域のｎ型カソード層１の裏面に、段差が１つの凹部が２つ形成されている。ウェハ強度やエッチング加工での形状制約などプロセス上の制約から凹部を形成する場合の寸法が制限されている場合に有効である。
【０１０５】
（第１１の実施形態）
図２２は、本発明の第１１の実施形態に係る高耐圧半導体装置の要部を示す断面図である。本実施形態の素子は、第１０の実施形態と第１の実施形態とを組み合わせた例である。すなわち、図１の素子において、そのｎ型ベース層１の裏面に、アノード層２，３と対向するように凹部が設けられている。本実施形態でも第１、第１０の実施形態と同様な効果が得られる。
【０１０６】
図２３に、素子の基本構造の形成方法を示す。
まず、図２３（ａ）に示すように、第１の実施形態で説明した方法に従って、表面（主接合側）に素子構造が形成される。
【０１０７】
次に図２３（ｂ）に示すように、ｎ型ベース層１の裏面に凹部を形成した後、図２３（ｃ）に示すように、裏面全面にｎ型不純物イオンＩn が注入される。
【０１０８】
最後に、図２３（ｄ）に示すように、アニールを行なうことによって、ｎ型カソード層７を形成して、素子の基本構造が完成する。
【０１０９】
図２４に、他の形成方法を示す。図２３に示した方法は、ｎ型ベース層の表面に素子構造を形成した後に、その裏面に素子構造（ｎ型カソード層７）を形成する方法であるが、図２４に示す方法ではその形成順序が逆になっている。
【０１１０】
すなわち、まず、図２４（ａ），（ｂ）に示すように、ｎ型ベース層１（半導体基板）が用意され、その裏面に凹部が形成される。
【０１１１】
次に図２４（ｃ）、（ｄ）に示すように、裏面全面にｎ型不純物イオンＩn を注入した後、アニールを行なうことによって、ｎ型カソード層７が形成される。
【０１１２】
最後に、図２４（ｅ）に示すように、第１の実施形態で説明した方法に従って、表面（主接合側）に素子構造が形成される。
【０１１３】
図２５、図２６にそれぞれさらに別の形成方法を示す。図２５の形成方法は、図２３の形成方法とは逆に、裏面全面にｎ型不純物イオンＩn が注入され、ｎ型カソード層７３が形成された後に凹部が形成されるものである。同様に、図２６の形成方法は、図２４の形成方法とは逆に、裏面全面にｎ型不純物イオンＩn が注入され、ｎ型カソード層７が形成された後に凹部が形成されるものである。
【０１１４】
図２５、図２６の形成方法によれば、素子領域のｎ型カソード層７の表面濃度を下げることができるので、ダイオードの逆回復時のテール電流が低減され、逆回復損失の小さなダイオードを実現することができる。
【０１１５】
（第１２の実施形態）
図２７は、本発明の第１２の実施形態に係る高耐圧半導体装置の要部を示す断面図である。本実施形態が第６の実施形態と異なる点は、凹部の素子構造の形成方法にある。すなわち、本実施形態では、凹部の素子構造の形成方法で、ｐ型アノード層２を形成した後に凹部を形成している点が異なっている。
【０１１６】
図２８に、凹部の素子構造の形成方法を示す。まず、図２８（ａ）、（ｂ）に示すように、ｎ型ベース層１（半導体基板）が用意され、その表面の一部にｐ型不純物イオンＩｐ- が注入される。
【０１１７】
次に図２８（ｃ）に示すように、ｐ型不純物イオンＩｐ- が注入された領域の一部にｐ型不純物イオンＩｐが注入される。この場合、ｐ型不純物イオンＩｐのドーズ量は、ｐ型不純物イオンＩｐ- のそれよりも多くされる。
【０１１８】
次に図２８（ｄ）に示すように、アニールを行なうことによって、ｐ型アノード層２、ｐ型リサーフ層４が形成される。
【０１１９】
最後に、図２８（ｅ）に示すように、ｐ型アノード層２の表面がエッチングされ、凹部が形成されて、凹部領域の基本構造が完成する。
【０１２０】
なお、この例では、ｐ型アノード層３を省略したが、ｐ型アノード層３を形成する場合には、例えば、図２８（ｅ）の工程の後に、ｐ型不純物イオンＩp の注入領域の表面に、さらに高不純物濃度のｐ型不純物イオンを選択的に注入すれば良い。
【０１２１】
図２９に、本実施形態の変形例を示す。この素子では段差が１つの凹部が５つ形成されている。なお、段差の数はこれに限定されるものではない。このようにしても主素子領域のベース厚を実質的に薄くすることができるので、同様な効果を得ることができる。
【０１２２】
（第１３の実施形態）
図３０は、本発明の第１３の実施形態に係る高耐圧半導体装置の要部を示す断面図である。
【０１２３】
本実施形態が第１２の実施形態と異なる点は、高不純物濃度のｐ型アノード層３が無いことにある。これによってｐ型アノード層２の表面濃度を下げることができるので、ダイオードの逆回復時の最大逆方向電流が低減され、逆回復損失の小さなダイオードを実現することができる。ただし、本実施形態では、第６の実施形態よりもｐ型アノード層２の面積は広くしてある。これにより、順方向電圧ＶF を低く保つことができる。
【０１２４】
（第１４の実施形態）
図３１は、本発明の第１４の実施形態に係る高耐圧半導体装置の要部を示す断面図である。
【０１２５】
本実施例の特徴は、ｎ型カソード層７に図２０の素子の特徴に加えて、裏面の凹部の底部および側壁部に接するところのｎ型カソード層４の表面に、高不純物濃度のｎ型カソード層１４を形成したことにある。これにより、電子の注入効率がより高くなり、特に順方向電圧降下を低くした場合に有効である。
【０１２６】
図３１に、本実施形態の変形例を示す。この素子では、裏面に段差が１つの凹部を３つ形成したことにある。なお、凹部の数は２つでも４つ以上でも良い。
【０１２７】
（第１５の実施形態）
図３３は、本発明の第１５の実施形態に係る高耐圧半導体装置の要部を示す断面図である。本実施形態の特徴は、第１４の実施形態の高耐圧半導体装置において、高不純物濃度のｎ型カソード層１４を省き、素子構造を簡略したことにある。
【０１２８】
次に、本発明の第２の態様の実施形態（第１６乃至第２１の実施形態）を説明する。なお、上記の実施形態では第１導電型層としてｎ型、第２導電型層としてｐ型を用いているが、導電型を逆にしてもよい。また、同一箇所には、同一番号を付して、重複する説明を省略する。
【０１２９】
（第１６の実施形態）
図３４は、本発明の第１６の実施形態に係る電力用半導体装置の断面図を示す。図３４において、４１は高抵抗のｎ型ベース層（半導体基板）を示しており、このｎ型ベース層４１の一方の面（裏面）には、選択的に凹部が形成されている。
【０１３０】
ｎ型ベース層４１の凹部が形成されていない領域４０ａの裏面には、ｐ型ドレイン層４２が形成されており、他方の面（表面）には、ｐ型ベース層４３が選択的に形成されている。ｐ型ベース層４３内にはｎ型ソース層４４が形成されている。ｎ型ベース層４１とｎ型ソース層４４との間のｐ型ベース層４３上には、ゲート絶縁膜４５を介してゲート電極４６が形成されている。なお、これらゲート電極４６、ゲート絶縁膜４５、ｐ型ベース層４３、ｎ型ベース層４１及びｎ型ソース層４４により、ＣＨ１をチャネル領域とする電子注入用ＭＯＳＦＥＴが構成されている。
【０１３１】
一方、ｎ型ベース層４１の凹部の底面（裏面）と側壁には、ｎ型カソード層４７が形成されている。また、ｎ型ベース層４１の他方の面（表面）で凹部と対向する領域には、ｐ型アノード層４８が形成されている。
【０１３２】
さらに、ｐ型ドレイン層４２上及びｎ型カソード層４７上には、両層４２，４７に接してドレイン電極（第２の主電極）４９が形成されている。また、ｎ型ソース層４４、ｐ型ベース層４３上には、両層に接してソース電極５０ａが形成されている。ｐ型アノード層４８上にはソース電極（アノード電極）５０ｂが形成されている。電極５０ａと電極５０ｂにより、第１の主電極が構成され、ゲート電極４６が副電極となる。なお、複数のソース電極、複数のゲート電極は、それぞれ相互に接続されており、図中では結線で摸式的に表されている。
【０１３３】
上記の構成により、凹部が形成された領域４０ｂにはダイオードが構成され、凹部が形成されない領域４０ａにはＩＧＢＴが構成されている。
【０１３４】
ＩＧＢＴ領域４０ａとダイオード領域４０ｂの間で、絶縁膜５１の下の領域４０ｃは、ＩＧＢＴとダイオードの分離領域である。この領域の幅Ｌは、キャリアの拡散長Ｌｄ以上とするのが望ましい。すなわち、キャリアのライフタイムをτ、拡散係数をＤとしたとき、次の関係が満足されるようにする。
【０１３５】
Ｌ  >   Ｌｄ＝（Ｄτ）1/2 
あるいは、分離領域４０ｃに、後述のライフタイムキラーを含ませてもよい。
【０１３６】
次に、このような半導体装置の動作を説明する。ドレイン電極４９に正電圧、ソース電極５０ａに負電圧が印加されている時、ソースよりも正となる正電圧をゲート電極４６に印加すると、ｐ型ベース層４３のゲート電極４６に接した表面がｎ型に反転し、電子ｅがｎ型ソース層４４から反転層を介してｎ型ベース層４１ａに注入されてｐ型ドレイン層４２に到達する。これに伴い、ｐ型ドレイン層４２から正孔ｈがｎ型ベース層４１に注入される。このようにｎ型ベース層４１に電子ｅと正孔ｈの両方が注入され、伝導度変調が起こってオン電圧が低減される。
【０１３７】
一方、ターンオフ動作の際には、ソースに対して負である負電圧が絶縁ゲート４６に印加される。これにより、ゲート電極４６直下に形成されていた反転層が消失して電子注入が止まる。一方、ｎ型ベース層４１ａ中の正孔ｈは、その一部がｐ型ベース層４３を介してソース電極５０ａに排出され、残りの正孔ｈは、電子ｅと再結合して消滅する。これにより、半導体装置はターンオフする。
【０１３８】
上記のような機構により、例えば図５６において、インバータのＴｒ１とＴｒ４がオンしている状態（図５６の（ｉ）の状態）において、上側アーム素子Ｔｒ１がターンオフすると、誘導負荷による逆起電力が発生し、下側アーム素子Ｔｒ２のドレイン電極（図３４の参照番号４９）が負に、ソース電極（図３４の参照番号５０ａ）が正にバイアスされる。この過程で、下側アーム素子のソース電極５０ａの電圧が上昇して、ｐ型アノード層４８とｎ型ベース層４１ｂより構成されるｐｎ接合が順バイアスされると、ｐ型アノード層４８からｎ型ベース層４１ｂに正孔ｈが注入され、同時にｎ型カソード層４７から電子ｅが注入されて、素子が逆方向にターンオンする。この結果、ｎ型ベース層４１ｂで伝導度変調が起こり、ダイオード領域４０ｂが低オン電圧で通電する（図５６の（ｉｉ）の状態）。
【０１３９】
この場合、ダイオードを構成する高抵抗ベース層（基板）４１ｂの厚さＷ２はＩＧＢＴを構成する高抵抗ベース層（基板）４１ａの厚さＷ１よりも薄いので、素子を逆方向に導通させた場合、低いオン電圧で通電することができる。
【０１４０】
つぎに、再びＴｒ１がターンオンすると、Ｔｒ２の極性が反転し、逆回復電流（図５６の（ｉｉｉ））が流れ、負荷電流（図５６の（ｉ））に重畳される。この現象は、一般にスイッチング素子（ＩＧＢＴ）のターンオン損失を増大させるが、本発明のダイオード部分は低オン抵抗であるため、高速化を図ることができる。
【０１４１】
なお、分離領域４０ｃは、ダイオードが逆回復する際、ＩＧＢＴ領域に拡散したキャリアにより、ＩＧＢＴのｐ型エミッタ４２から正孔が逆注入したり、あるいはＩＧＢＴのｎ型ソース４４が局所的にラッチアップしたりするのを抑制する。
【０１４２】
以上のように、本発明の電力用半導体装置は、逆並列還流ダイオードの機能が内蔵され、順方向においてスイッチング機能を有し、逆方向において導通特性を有する。すなわち、誘導負荷により逆起電力が発生すると、半導体装置が逆方向にターンオンし、低いオン電圧で通電する。
【０１４３】
図３５は、本発明の電力用半導体装置の原理を説明するための特性図である。図３５（ａ）は、ＩＧＢＴ領域４０ａの表面から裏面にかけての深さ方向の電界強度を示す。ＩＧＢＴは、ノンパンチスルー型のデバイスであるので、電界強度はｎ型ベース層４１ａの中でゼロに達している。一方、図３５（ｂ）のダイオードの電界強度は、ダイオードがパンチスルー型の構造を有しているので、ｎ型ベース層４１ｂの中では、図３５（ａ）のｎ型ベース層４１ａと同じ傾斜でもって、アノード側からカソード側に向けて減少していくが、ｎ型カソード層４７の中で急激に減少してゼロとなる。さらに、図３５（ａ）と図３５（ｂ）のそれぞれの電界強度の積分値は等しくなる。
【０１４４】
図３６は、ダイオード（パンチスルー型）とＩＧＢＴ（ノンパンチスルー型）のｎ型ベース層の厚さと耐圧の関係を示したグラフである（基板の比抵抗が３０Ω・ｃｍ場合）。ダイオードとＩＧＢＴが同じ耐圧（例えば６００Ｖ）であるめには、ダイオードで約３５μｍ、ＩＧＢＴで約７５μｍあれば良いことがわかる。もし、ダイオードの厚さをＩＧＢＴに合わせて厚く（７５μｍ）作ったとすると、ダイオードの耐圧は６００Ｖ以上得られるが、オン電圧が過大なダイオードが得られる。このように、本発明ではＩＧＢＴとダイオードがそれぞれ最適なｎ型ベース厚を有する構造を提供している。
【０１４５】
次に、図３７を参照して、本発明の電力用半導体装置の製造方法を説明する。
【０１４６】
まず、図３７（ａ）に示すように、ｎ型ベース層となる半導体基板４１を用意する。次に、図３７（ｂ）に示すように、ｎ型ベース基板の表面に、ＩＧＢＴのｐベース層となる複数のｐウェル４３と、ダイオードのｐ型アノードとなるｐ型層４８を形成する。ｐウェル４３の中には、それぞれｎ型ソース層４３を形成し、隣接するｐウェル間に露出するｎ型ベース基板の表面には、ｐウェル４３、ｎ型ソース層４４の上部に延在するように、ゲート絶縁膜４５を介してゲート電極４６を形成する。同時に、ｎ型ソース層４４とｐウェル４３に接するようにソース電極５０ａを形成し、ｐ型アノード層４８の上にはアノード電極５０ｂを形成する。さらに、ＩＧＢＴ領域４０ａとダイオード領域４０ｂの間に分離領域４０ｃ用の絶縁膜５１を形成する。
【０１４７】
次に、図３７（ｃ）に示すように、ｎ型ベース基板４１裏面のダイオード領域４０ｂに相当する部分をＲＩＥを用いてドライエッチングし、凹部５２を形成する。さらに、この凹部を含めてｎ型ベース基板４１の裏面全面に、ｎ型不純物５３、例えばリン（Ｐ）をイオン注入する。
【０１４８】
次に、図３８（ｄ）に示すように、ｎベース基板４１裏面の凹部が形成されていない領域（ＩＧＢＴ領域）４１ａにｐ型不純物イオン５４、例えばボロン（Ｂ）をイオン注入する。この時、ｐ型不純物イオン５４のドーズ量は、ｎ型不純物イオン５３のそれよりも多くする。例えば、ｎ型不純物イオンとしてリンを２×１０15ｃｍ-2、ｐ型不純物としてボロンを５×１０15ｃｍ-2のドーズ量で注入する。
【０１４９】
続いて、アニールを行うことにより、図３８（ｅ）に示すように、ＩＧＢＴ領域４０ａの裏面にｐ型層４２、ダイオード領域４０ｂの裏面にｎ型層４７を形成する。
【０１５０】
なお、ＩＧＢＴ形成領域４０ａに相当する領域は、電子線やプロトンなどの粒子線を照射する。また、ダイオード領域４０ｂ、分離領域４０ｃに相当する領域は、キャリアのライフタイムを減少させるライフタイムキラーとしてＡｕ，Ｐｔ，Ｆｅ等の重金属を堆積拡散する。
【０１５１】
上記の図３７（ｃ）乃至図３８（ｅ）の工程は、図３９のように変形して実施してもよい。すなわち、ｎ型ベース基板４１の裏面に予めｐ型イオン５４をイオン注入しておき（図３９（ａ））、その後図３９（ｂ）に示すように、凹部５２を形成する。続いてｎ型イオン５３をｎ型ベース基板４１の裏面全体にイオン注入する。その後アニールを行うことにより、図３９（ｃ）に示すようにｐ型層４２とｎ型層４７を形成する。
【０１５２】
以上で、逆並列還流ダイオードの機能が内蔵され、順方向においてスイッチング機能を有し、逆方向において導通特性を有する高電力半導体装置が完成する。
【０１５３】
図３４では、本発明の半導体装置の部分的な断面図のみが示されているが、半導体装置全体としては、図４０の平面図に示すような構成とすることができる。図４０において、５６はリサーフ、ガードリング等が形成される接合終端領域である。図４０（ａ）は角型チップを示し、ＩＧＢＴ領域４０ａがダイオード領域４０ｂで取り囲まれている。図４０（ｂ）も角型チップを示し、ＩＧＢＴ領域４０ａとダイオード領域４０ｂとが並列に形成されている。図４０（ｃ）は、図４０（ａ）の構成を丸型にしたものである。
【０１５４】
なお、図４０（ｂ）において、ＩＧＢＴ領域４０ａと接合終端領域５６とのＢ−Ｂ線に沿った断面は、例えば第１の態様の図１８に示したように、ＩＧＢＴ領域の最も外側に接合終端構造が形成される。ダイオード領域４０ｂと接合終端領域５６との接続構造にも、第１の態様で述べた種々の構造が適用できる。
【０１５５】
このように形成された半導体装置は、誘導負荷により逆起電力が発生すると、逆方向にターンオンする。その際、ダイオードは低オン電圧で導通される。よって、外付けの逆並列還流ダイオードが不要となり、高電流密度化と高速化が図られて、小型で高性能な半導体装置が実現される。
【０１５６】
（第１７の実施形態）
図４１は、本発明の第１７の実施形態に係る電力用半導体装置の要部断面図である。
【０１５７】
本実施形態が第１６の実施形態と異なる点は、ダイオード領域４０ｂの裏面に形成される凹部が機械的研削やウエットエッチングにより形成され、凹部の側壁部が斜めに形成されていることである。これらの方法を用いると、凹部の深さを深く形成できるという利点がある。機械的研削は、弗硝酸等によるウェットエッチングと併用してもよく、ウェットエッチングは、水酸化カリウム（ＫＯＨ）等を使用することができる。
【０１５８】
（第１８の実施形態）
図４２は、本発明の第１８の実施形態に係る電力用半導体装置の要部断面図である。
【０１５９】
本実施形態が第１７の実施形態と異なる点は、ＩＧＢＴのゲート電極５０ａがトレンチの中に形成されていることである。トレンチゲートの形成は、ＲＩＥなどを使用すればよく、良く知られているので説明を省略する。
【０１６０】
このような構成であっても、第１６の実施形態と同様な効果を得ることができ、かつＩＧＢＴのオン電圧を一層低減できる。
【０１６１】
（第１９の実施形態）
図４３は、本発明の第１９の実施形態に係る電力用半導体装置の要部断面図である。
【０１６２】
本実施形態が第１６の実施形態と異なる点は、ＩＧＢＴ領域４０ａとダイオード領域４０ｂが同一の厚さの基板上に形成されていることである。その代わり、ダイオード領域４０ｂのｐ型アノード層４８が深く形成されている。
【０１６３】
このため、ダイオード領域４０ｂの耐圧を実質的に決定するｎ型ベース層４１ｂの厚さＷ２´は、ＩＧＢＴ領域４０ａの耐圧を実質的に決定するｎ型ベース層４１ａの厚さＷ１´との間に、Ｗ２´＜Ｗ１´なる関係を有する。
【０１６４】
このような、このような構成であっても、第１６の実施形態と同様な効果を得ることができる。
【０１６５】
（第２０の実施形態）
図４４は、本発明の第２０の実施形態に係る電力用半導体装置の要部断面図である。
【０１６６】
本実施形態が第１６の実施形態と異なる点は、ダイオード領域４０ｂのｐ型アノード層４８をとり囲み、これより深く形成されたｐ- 型層５７を有する点である。このｐ- 型層５７は、アノード層４８からのホールの注入量を実質的に低減する働きをする。
【０１６７】
（第２１の実施形態）
図４５は、本発明の第２１の実施形態に係る電力用半導体装置の要部断面図である。
【０１６８】
本実施形態が第１６の実施形態と異なる点は、ダイオード領域４０ｂがｎ型ベース基板４１の表面に形成された凹部に設けられていることである。Ｎ型ベース基板４１の裏面は平坦にされており、ＩＧＢＴ領域４０ａのｎ型ベース基板の厚さＷ１と、ダイオード領域のn 型ベース基板の厚さＷ２との間には、Ｗ１> Ｗ２の関係が成り立つ。
【０１６９】
このような構成であっても第１６の実施形態と同様な効果を得ることができる。
【０１７０】
次に、本発明の第３の態様の電力用半導体装置の実施形態（第２２乃至第２６の実施形態）を説明する。なお、これらの実施形態では第１導電型層としてｎ型、第２導電型層としてｐ型を用いているが、導電型を逆にしてもよい。また、同一箇所には同一番号を付して、重複する説明を省略する。
【０１７１】
（第２２の実施形態）
図４６は、本発明の第２２の実施形態に係る電力用半導体装置の要部断面図を示す。図４６において、６１は高抵抗のｎ型ベース層（半導体基板）を示しており、このｎ型ベース層６１の一方の面（裏面）には、凹部が形成されている。この裏面で凹部が形成されていない領域６０ａにｐ型ドレイン層６２が形成され、凹部が形成された領域６０ｂにｎ型ドレイン層６３が形成されている。
【０１７２】
一方、ｎ型ベース層６１の他方の面（表面）には、複数のｐ型ベース層６４が選択的に形成され、各ｐ型ベース層６４内にはｎ型ソース層６５が形成されている。さらに、ｎ型ベース層６１とｎ型ソース層６５との間のｐ型ベース層６４上には、ゲート絶縁膜６６を介してゲート電極６７が形成されている。なお、これらゲート電極６７、ゲート絶縁膜６６、ｐ型ベース層６４、ｎ型ベース層６１及びｎ型ソース層６５により、ＣＨ１をチャネル領域とする電子注入用ＭＯＳＦＥＴが構成されている。
【０１７３】
ｐ型ドレイン層６２上及びｎ型ドレイン層６３上には、両層６２，６３に接してドレイン電極（第２の主電極）６８が形成されている。また、ｎ型ソース層６５上及びｐ型ベース層６４上には、両層６５，６４に接してソース電極（第１の主電極）６９が形成されている。ゲート電極６９が副電極となる。なお、複数のソース電極、複数のゲート電極は、それぞれ相互に接続されており、図中では結線で摸式的に表されている。
【０１７４】
上記のように、ｐ型ドレイン層６２が形成された領域６０ａにはＩＧＢＴが構成されており、ｎ型ドレイン層６３が形成された領域６０ｂには、パワーＭＯＳＦＥＴが構成されている。
【０１７５】
以上のように、本発明の電力用半導体装置は、ＩＧＢＴとＭＯＳＦＥＴとが並列接続され、かつＭＯＳＦＥＴを構成する高抵抗のｎ型ベース層（基板）６１ｂの厚さＷ２がＩＧＢＴを構成する高抵抗のｎ型ベース層（基板）６１ａの厚さＷ１より小さいことが特徴である。
【０１７６】
次に、このような半導体装置の動作を説明する。ドレイン電極６８に正電圧、ソース電極６９に負電圧が印加されている時、ソースよりも正となる正電圧がゲート電極６９に印加されると、ｐ型ベース層６４のゲート電極６７に接した表面がｎ型に反転し、電子ｅがｎ型ソース層６５から反転層を介してｎ型ベース層６１に注入される。
【０１７７】
ここで、ドレイン電流が小さくドレイン電圧も小さい場合、ｎ型ベース層６１に注入された電子ｅは、ｐ型ドレイン層６２とｎ型ベース層６１とによって構成されるｐｎ接合のビルトインポテンシャルを越えることができない。このため、電子ｅはｐ型ドレイン層６２には流れ込まず、ｎ型ドレイン層６３に流れ込む。すなわち低電流領域では、ソース電極６９、ｎ型ソース層６５、反転層（チャネル）ＣＨ１、ｎ型ベース層６１ｂ、ｎ型ドレイン層６３、ドレイン電極６８を結ぶ経路が多数キャリアの流路となるので、ｐｎ接合に起因する電圧降下が生じず、零電圧から電流が立ち上がる。
【０１７８】
次に、電流が増加してドレイン電圧が上昇してくると、上記ｐｎ接合が順バイアスされて、電子ｅはビルトインポテンシャルを越えてｐ型ドレイン層６２に流入するようになる。これに伴い、ｐ型ドレイン層６２からｎ型ベース層６１に正孔ｈが注入される。結果的に、ｎ型ベース層６１に電子ｅと正孔ｈの両方が注入され、伝導度変調が起こる。これにより半導体装置は低オン電圧で導通する。
【０１７９】
特に、本発明の半導体装置では、ＭＯＳＦＥＴを構成する高抵抗ベース層（基板）６１ｂの厚さＷ２がＩＧＢＴを構成する高抵抗ベース層（基板）６１ａの厚さＷ１よりも薄いことから、低電流領域でのオン抵抗を極めて小さくできる。以上の機構により、本発明の半導体装置では、低電流領域から高電流領域に亙って、オン抵抗を低減することができる。図４７は、このような本発明の半導体装置のオン特性を説明する特性図である。
【０１８０】
また、ＭＯＳＦＥＴは、パンチスルー構造を有しているので、図３５を使用して説明した特徴は、本実施形態の半導体装置にもそのまま当てはめることができる。
【０１８１】
一方、ターンオフ動作の際には、ソースに対して負である負電圧が絶縁ゲート６７に印加される。これにより、ゲート電極６７直下に形成されていた反転層が消失して電子注入が止まる。一方、ｎ型ベース層６１中の正孔ｈは、その一部がｐ型ベース層６４を介してソース電極６９に排出され、残りの正孔ｈは、電子ｅと再結合して消滅する。これにより、半導体装置はターンオフする。
【０１８２】
次に、図４８、図４９を参照して、本発明の電力用半導体装置の製造方法を説明する。
【０１８３】
まず、図４８（ａ）に示すように、ｎ型ベース層となる半導体基板６１を用意する。次に、図４８（ｂ）に示すように、ｎ型ベース基板の上面に、ＭＯＳＦＥＴおよびＩＧＢＴのｐベース層となる複数のｐウェル６３を形成する。ｐウェル６３の中には、それぞれｎ型ソース層６５を形成し、隣接するｐウェル間に露出するｎ型ベース基板の表面には、ｐウェル６３、ｎ型ソース６５の上部に延在するように、ゲート絶縁膜６６を介してゲート電極６７を形成する。同時に、ソース電極６８を形成する。
【０１８４】
次に、図４８（ｃ）に示すように、ｎ型ベース基板６１裏面のＭＯＳＦＥＴ領域６０ｂに相当する部分をＲＩＥを用いてドライエッチングし、凹部７０を形成する。続いて、ＩＧＢＴ形成領域６０ａに相当する領域に、電子線やプロトン等の粒子線を照射する。さらに、この凹部を含めてｎ型ベース基板６１の裏面全面に、ｎ型不純物７１、例えばリン（Ｐ）をイオン注入する。
【０１８５】
次に、図４９（ｄ）に示すように、ｎベース基板６１裏面の凹部が形成されていない領域（ＩＧＢＴ領域）６１ａにｐ型不純物イオン７２、例えばボロン（Ｂ）をイオン注入する。この時、ｐ型不純物イオン７２のドーズ量は、ｎ型不純物イオン７１のそれよりも多くする。例えば、ｎ型不純物イオンとしてリンを２×１０15ｃｍ-2、ｐ型不純物としてボロンを５×１０15ｃｍ-2のドーズ量で注入する。
【０１８６】
続いて、アニールを行うことにより、図４９（ｅ）に示すように、ＩＧＢＴ領域６０ａの裏面にｐ型ドレイン層６２、ＭＯＳＦＥＴ領域６０ｂの裏面にｎ型ドレイン層６３を形成する。
【０１８７】
上記の図４８（ｃ）乃至図４９（ｅ）の工程は、図５０ように変形して実施してもよい。すなわち、ｎ型ベース基板６１の裏面に予めｐ型イオン７２をイオン注入しておき（図５０（ａ））、その後図５０（ｂ）に示すように、凹部７２を形成する。続いてｎ型イオン７１をｎ型ベース基板６１の裏面全体にイオン注入する。その後アニールを行うことにより、図５０（ｃ）に示すようにｐ型ドレイン層６２とｎ型ドレイン層６３を形成する。
【０１８８】
以上で、ＭＯＳＦＥＴとＩＧＢＴが並列接続された電力用半導体装置が完成する。
【０１８９】
図４６では、本発明の半導体装置の部分的な断面図のみが示されているが、半導体装置全体としては、第１６の実施形態と同様に、図４０の平面図に示すような構成とすることができる。図４０において、４０ｂをＭＯＳＦＥＴ領域と読み替えれば、そのまま本実施形態に適用することができる。
【０１９０】
以上のように、本発明によれば、低電流領域では主に、ソース電極６９、ｎ型ソース層６５、反転層（チャネル）ＣＨ１、ｎ型ベース層６１ｂ、ｎ型ドレイン層６３、ドレイン電極６８を結ぶ経路が多数キャリアの流路となるので、ｐｎ接合に起因する電圧降下が生じず、零電圧から電流が立ち上がる。一方、高電流領域では、ｐ型ドレイン層６２からｎ型ベース層６１ａに少数キャリアが注入されるので、伝導度変調が起きる。従って、低電流領域から高電流領域に亙って、オン抵抗を低減することができる。
【０１９１】
（第２３の実施形態）
図５１は、本発明の第２３の実施形態に係る電力用半導体装置の要部断面図である。
【０１９２】
本実施形態が第２２の実施形態と異なる点は、ＭＯＳＦＥＴ領域６０ｂの裏面に形成される凹部が機械的研削やウエットエッチングにより形成され、凹部の側壁部が斜めに形成されていることである。これらの方法を用いると、凹部の深さを深く形成できるという利点がある。機械的研削は、弗硝酸等によるウェットエッチングと併せておこなってもよく、ウェットエッチングは、水酸化カリウム（ＫＯＨ）等を用いて行うことができる。
【０１９３】
（第２４の実施形態）
図５２は、本発明の第２４の実施形態に係る電力用半導体装置の要部断面図である。
【０１９４】
本実施例が第２３の実施形態と異なる点は、ＩＧＢＴ若しくはＭＯＳＦＥＴのゲート電極６７がトレンチの中に形成されていることである。トレンチゲートはＲＩＥ等を用いて形成すればよく、その形成方法は良く知られているので説明を省略する。
【０１９５】
このような、このような構成であっても、第２３の実施形態と同様な効果をえることができ、かつＩＧＢＴおよびＭＯＳＦＥＴをさらに低オン抵抗化できる。
【０１９６】
（第２５の実施形態）
図５３は、本発明の第２５の実施形態に係る電力用半導体装置の要部断面図である。
【０１９７】
本実施例が第２３の実施形態と異なる点は、ＩＧＢＴ領域６０ａとＭＯＳＦＥＴ領域６０ｂとの間に分離領域６０ｃを有することである。分離領域６０は、本発明の素子がターンオフする際、ＭＯＳＦＥＴ領域に拡散した正孔により、ＭＯＳＦＥＴ領域の動作のアンバランスが生じるのを抑制するためのものである。分離領域６０ｃの幅が、キャリアの拡散長より短い場合は、ＩＧＢＴと同様に、ライフタイムキラーを導入するのが望ましい。７３は、分離領域上に設けられた絶縁膜である。
【０１９８】
（第２６の実施形態）
図５４は、本発明の第２６の実施形態に係る電力用半導体装置の要部断面図である。
【０１９９】
本実施形態が第２３の実施形態と異なる点は、ＭＯＳＦＥＴ領域６０ｂがｎ型ベース基板６１の表面に形成された凹部に設けられていることである。Ｎ型ベース基板６１の裏面は平坦にされており、ＩＧＢＴ領域６０ａのｎ型ベース基板の厚さＷ１と、ＭＯＳＦＥＴ領域のｎ型ベース基板の厚さＷ２との間には、Ｗ１> Ｗ２の関係が成り立つ。
【０２００】
このような構成であっても第２３の実施形態と同様な効果を得ることができる。
【０２０１】
【発明の効果】
以上詳述したように本発明の第１の態様によれば、半導体基板に凹部を形成することによって、高耐圧半導体素子が形成される領域を薄くしたり、半導体基板との界面に複数の段差を有する電界緩和構造を用いることにより、必要な耐圧を確保するために、電界緩和構造を用いるとともに、半導体基板を厚くしても、高耐圧半導体素子の順方向電圧降下、逆回復損失等の素子特性の劣化を防止できる高耐圧半導体装置を実現できるようになる。
【０２０２】
また、本発明の第２の態様によれば、逆並列還流ダイオードの機能が内蔵され、順方向においてスイッチング機能を有し、逆方向において導通特性を有する。これにより、誘導負荷により逆起電力が発生すると、半導体装置は逆方向にターンオフする。その際、ダイオードは低オン電圧で導通される。もって、逆並列還流ダイオードが不要となる結果、高電流密度化と高速化が図られて、小型で高性能な半導体装置が実現される。
【０２０３】
また、本発明の第３の態様によれば、低電流領域では主に、薄い高抵抗ベース層を有するＭＯＳＦＥＴ領域をキャリアが流れ、高電流領域ではＩＧＢＴ領域を流れる。これにより、低電流領域ではｐｎ接合に起因する電圧降下が生じないので、零電圧から電流が立ち上がり、高電流領域では、ｐ型ドレイン層から少数キャリアが注入されるので、伝導度変調が起きる。従って、低電流領域から高電流領域に亙って、オン抵抗を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る高耐圧半導体装置の要部を示す断面図。
【図２】従来のｐ型リサーフ層を用いた高耐圧半導体装置の断面図に、電界強度のプロファイルを併記した図。
【図３】第１の実施形態における電界分布を説明するための断面図に、電界強度のプロファイルを併記した図。
【図４】第１の実施形態において凹部の深さが浅い場合の高耐圧半導体装置の断面図に、電界強度のプロファイルを併記した図。
【図５】第１の実施形態において凹部の深さが中間の場合の高耐圧半導体装置の断面図に、電界強度のプロファイルを併記した図。
【図６】第１の実施形態において凹部の深さが深い場合の高耐圧半導体装置の断面図に、電界強度のプロファイルを併記した図。
【図７】第１の実施形態における凹部の素子構造の形成方法を段階的に示す断面図。
【図８】第１の実施形態の高耐圧半導体装置の変形例を示す断面図。
【図９】第１の実施形態の高耐圧半導体装置の他の変形例を示す断面図。
【図１０】本発明の第２の実施形態に係る高耐圧半導体装置の要部を示す断面図。
【図１１】本発明の第３の実施形態に係る高耐圧半導体装置の要部を示す断面図。
【図１２】本発明の第４の実施形態に係る高耐圧半導体装置の要部を示す断面図。
【図１３】本発明の第５の実施形態に係る高耐圧半導体装置の要部を示す断面図。
【図１４】本発明の第６の実施形態に係る高耐圧半導体装置の要部を示す断面図。
【図１５】本発明の凹部の素子構造の形成方法を段階的に示す半導体装置の断面図。
【図１６】図１５の高耐圧半導体装置の変形例を示す断面図。
【図１７】本発明の第７の実施形態に係る高耐圧半導体装置を示す断面図。
【図１８】本発明の第８の実施形態に係る高耐圧半導体装置の要部を示す断面図。
【図１９】本発明の第９の実施形態に係る高耐圧半導体装置の要部を示す断面図。
【図２０】本発明の第１０の実施形態に係る高耐圧半導体装置の要部を示す断面図。
【図２１】図２０の高耐圧半導体装置の変形例を示す断面図。
【図２２】本発明の第１１の実施形態に係る高耐圧半導体装置の要部を示す断面図。
【図２３】図２２の高耐圧半導体装置の基本構造の形成方法を段階的に示す断面図。
【図２４】図２２の高耐圧半導体装置の基本構造の他の形成方法を段階的に示す断面図。
【図２５】図２２の高耐圧半導体装置の基本構造のさらに他の形成方法を段階的に示す断面図。
【図２６】図２２の高耐圧半導体装置の基本構造のさらに他の形成方法を段階的に示す断面図。
【図２７】本発明の第１２の実施形態に係る高耐圧半導体装置の要部を示す断面図。
【図２８】図２７の凹部の素子構造の形成方法を段階的に示す断面図。
【図２９】図２７の高耐圧半導体装置の変形例を示す断面図。
【図３０】本発明の第１３の実施形態に係る高耐圧半導体装置の要部を示す断面図。
【図３１】本発明の第１４の実施形態に係る高耐圧半導体装置の要部を示す断面図。
【図３２】図２９の高耐圧半導体装置の変形例を示す断面図。
【図３３】本発明の第１５の実施形態に係る高耐圧半導体装置の要部を示す断面図。
【図３４】本発明の第１６の実施形態に係る電力用半導体装置の要部を示す断面図。
【図３５】（ａ）、（ｂ）は、それぞれ図３４のＩＧＢＴ部、ダイオード部の電界強度のプロファイルを示す図。
【図３６】パンチスルー型素子（ダイオード等）とノンパンチスルー型素子（ＩＧＢＴ等）について、ｎ型ベース層の厚さと耐圧の関係を比較した図。
【図３７】図３４の電力用半導体装置の基本構造の製造方法を段階的に示す断面図。
【図３８】図３７に続く工程を示す断面図。
【図３９】図３７（ｃ）乃至図３８（ｅ）に対応する他の製造方法を示す断面図。
【図４０】図３４の電力用半導体装置が採り得る平面形状を示した図で、図３４は、図４０（ａ），（ｂ），（ｃ）の各々のＡ−Ａ線に沿った断面図に相当。
【図４１】本発明の第１７の実施形態に係る電力用半導体装置の要部を示す断面図。
【図４２】本発明の第１８の実施形態に係る電力用半導体装置の要部を示す断面図。
【図４３】本発明の第１９の実施形態に係る電力用半導体装置の要部を示す断面図。
【図４４】本発明の第２０の実施形態に係る電力用半導体装置の要部を示す断面図。
【図４５】本発明の第２１の実施形態に係る電力用半導体装置の要部を示す断面図。
【図４６】本発明の第２２の実施形態に係る電力用半導体装置の要部を示す断面図。
【図４７】図４６の電力用半導体装置の電圧−電流特性を説明するための特性図。
【図４８】図４６の電力用半導体装置の基本構造の製造方法を段階的に示す断面図。
【図４９】図４８に続く工程を示す断面図。
【図５０】図４８（ｃ）乃至図４９（ｅ）に対応する他の製造方法を示す断面図。
【図５１】本発明の第２３の実施形態に係る電力用半導体装置の要部を示す断面図。
【図５２】本発明の第２４の実施形態に係る電力用半導体装置の要部を示す断面図。
【図５３】本発明の第２５の実施形態に係る電力用半導体装置の要部を示す断面図。
【図５４】本発明の第２６の実施形態に係る電力用半導体装置の要部を示す断面図。
【図５５】従来の高耐圧ダイオードの主要部の素子構造を示す部分断面図。
【図５６】従来のＩＧＢＴを用いたインバータの主要部の回路構成図。
【図５７】従来のＩＧＢＴの主要部の断面図。
【図５８】ＩＧＢＴの電圧−電流特性を示す特性図。
【符号の説明】
１…第１のｎ型カソード層（半導体基板）
２…第１のｐ型アノード層
３…第２のｐ型アノード層
４…ｐ型リサーフ層（電界緩和構造）
５…ｎ型チャネルストッパ層
６…高抵抗膜
７…ｎ型カソード層
８…カソード電極
９…アノード電極
１０…電極
１１…絶縁膜
１２…ｐ型ガードリング層
１３…ｐ型リサーフ層（電界緩和構造）
１４…高濃度ｎカソード層
２１…第１のｎ型ベース層（半導体基板）
２２…第１のｐ型ベース層
２３…第２のｐ型ベース層
２４…ｎ型ソース層
２５…ゲート絶縁膜
２６…ゲート電極
２７…ｐ型リサーフ層
２８…ｎ型チャネルストッパ層
２９…高抵抗膜
３０…第２のｎ型ベース層
３１…ｐ型ドレイン層
３２…ドレイン電極
３３…ソース電極
３４…電極
３５…絶縁膜
【図１】
0004167313.tif 000002
【図２】
0004167313.tif 000003
【図３】
0004167313.tif 000004
【図４】
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【図５】
0004167313.tif 000006
【図６】
0004167313.tif 000007
【図７】
0004167313.tif 000008
【図８】
0004167313.tif 000009
【図９】
0004167313.tif 000010
【図１０】
0004167313.tif 000011
【図１１】
0004167313.tif 000012
【図１２】
0004167313.tif 000013
【図１３】
0004167313.tif 000014
【図１４】
0004167313.tif 000015
【図１５】
0004167313.tif 000016
【図１６】
0004167313.tif 000017
【図１７】
0004167313.tif 000018
【図１８】
0004167313.tif 000019
【図１９】
0004167313.tif 000020
【図２０】
0004167313.tif 000021
【図２１】
0004167313.tif 000022
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
0004167313.tif 000027
【図２７】
0004167313.tif 000028
【図２８】
0004167313.tif 000029
【図２９】
0004167313.tif 000030
【図３０】
0004167313.tif 000031
【図３１】
0004167313.tif 000032
【図３２】
0004167313.tif 000033
【図３３】
0004167313.tif 000034
【図３４】
0004167313.tif 000035
【図３５】
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【図３６】
0004167313.tif 000037
【図３７】
0004167313.tif 000038
【図３８】
0004167313.tif 000039
【図３９】
0004167313.tif 000040
【図４０】
0004167313.tif 000041
【図４１】
0004167313.tif 000042
【図４２】
0004167313.tif 000043
【図４３】
0004167313.tif 000044
【図４４】
0004167313.tif 000045
【図４５】
0004167313.tif 000046
【図４６】
0004167313.tif 000047
【図４７】
0004167313.tif 000048
【図４８】
0004167313.tif 000049
【図４９】
0004167313.tif 000050
【図５０】
0004167313.tif 000051
【図５１】
0004167313.tif 000052
【図５２】
0004167313.tif 000053
【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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