(57)【特許請求の範囲】
【請求項１】
その内部に特定情報が設定され、前記特定情報が所定の動作において外部から参照可能にされてなる半導体集積回路装置であって、
不揮発性メモリからなり、前記特定情報と前記特定情報のエラーの検出を可能とするエラー検出情報とを格納する情報格納部と、
前記特定情報と前記エラー検出情報との参照によって前記特定情報を検査する情報検査部と、
設定素子を持ち、前記設定素子によって回路動作を設定せしめる設定回路と、
を備え、
前記情報格納部における特定情報が、複数のビットからなるデジタルデータであり、前記エラー検出情報が、前記特定情報に対するパリティビットであり、
前記情報検査部が、前記特定情報および前記エラー検出情報をその入力とするパリティチェック回路からなり、
前記設定回路は、半導体メモリのための冗長回路からなり、
前記設定素子と不揮発性メモリは、同じ書き込み方法による書き込みが可能なヒューズ素子からなり、
前記情報格納部のためのヒューズ素子を、前記冗長回路のためのヒューズ素子と同列に直線状に形成したことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、前記パリティチェック回路が、前記冗長回路のためのヒューズ素子の近傍に形成されていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置におけるトレーサビリティの向上技術に関し、特に、トレーサビリティを向上させるために書き込まれる付加情報のテスト時間短縮に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
一般に、半導体集積回路装置のような半導体装置には、製品型名のような比較的単純な表示がインク印刷法やレーザマーキング法のようなマーキング法によって付けられる。その種の表示には、略号化された製品製造時期情報や製品ロット情報が含まれることもある。
【０００３】
ある種の半導体集積回路装置に対しては、より緻密な製品管理を可能とするように、より情報量の多い特定の情報、ないしは付加情報を付与することが行われている。すなわち、その種の特定情報ないしは付加情報は、その情報量の多さに応じて、たとえば、製品製造来歴の詳細を明らかにすることを可能とする。これに応じて、半導体集積回路装置の不具合が生じたときの来歴トレースを含めて解析を容易にする。その種の特定情報ないしは付加情報は、半導体集積回路装置のトレイサビリティを確保する技術の範囲にある。
【０００４】
特定情報ないしは付加情報は、電気的に読み出し可能なように、半導体チップなどに書き込まれる。
【０００５】
付加情報などを半導体チップに記録する技術としては、特開平０４−１１１４３８号公報に示されるように、該半導体チップ上に複数のヒューズを形成し、任意のヒューズを切断することによって付加情報を格納したり、特開平０７−３０７２５７号公報に示されるように、半導体チップに不揮発性のメモリセルからなる記録領域を形成し、それらメモリセルに付加情報を格納するものなどがある。
【０００６】
【発明が解決しようとする課題】
上述のような特定情報は、それが書き込まれた後に、その書き込みが最適に行われたかをチェックする必要がある。なお、その種のチェックは、単独に行われてもよいが、半導体集積回路装置が所定の機能通りに動作するかを確認する、いわゆるファンクションテスト時に合わせて行われる方がより好適である。すなわち、それらのテストないしチェックが同じテストステージのもとで同じファンクションテストを利用できるからである。
【０００７】
ところが、上記のような半導体集積回路装置における特定情報の確認技術では、次のような問題点があることが本発明者により見い出された。
【０００８】
たとえば、特定情報の１つとして半導体ウエハを製造した月のコードが半導体チップに書き込まれている場合、テスタは、その半導体チップをテストするために、１月から１２月までの各月コード毎の１２種類の期待値パターンないしはファンクションテスト用のプログラムを必要とすることになる。その結果、コスト、および工数などが大きくなってしまうという問題がある。
【０００９】
また、前述したテスト時に、製造月の異なる半導体チップが混在した場合には、製造月の異なる半導体チップ毎に、適応した製造月毎のテストプログラムにそれぞれ変更しなければならず、テストプログラムの変更ミスなどが生じてしまう恐れがある。
【００１０】
さらに、トレイサビリティを上げるために特定情報のビット数を多くした場合、前述した期待値パターンも増大することになり、テスト時間が長くなってしまい、半導体集積回路装置の製造効率が低下してしまうという問題がある。
【００１１】
本発明の目的は、トレーサビリティを向上するための特定情報量が大きくなっても、短時間で容易に、かつ確実に付加情報が正しい書き込みであるかを確認することのできる半導体集積回路装置を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１４】
すなわち、本発明の半導体集積回路装置は、特定情報と該特定情報のエラーの検出を可能とするエラー検出情報とを格納する情報格納部と、該情報格納部に格納された特定情報とエラー検出情報との参照によって特定情報を検査する情報検査部とを備えたものである。
【００１５】
前記情報格納部に格納される特定情報は、好適には複数のビットからなるデジタルデータであり、エラー検出情報は、特定情報に付加されるパリティビットであり、前記情報検査部は、特定情報とエラー検出情報とを入力とするパリティチェック回路からなるものである。
【００１６】
さらに、前記情報格納部は、不揮発性メモリからなるものである。
【００１７】
また、前記不揮発性メモリは、ヒューズからなる。半導体集積回路装置が半導体メモリとその欠陥救済のために冗長回路とを持つような構成の場合、言い換えると、特定回路とそれに対する設定回路とを持つ場合、前記情報格納部のための不揮発性メモリと、前記設定回路のための設定素子は、好適には実質的に同じ構造を持つようにされる。具体的には、半導体メモリのための冗長回路における設定素子が欠陥救済用ヒューズから構成される場合、前記不揮発性メモリもまたヒューズから構成される。より好適には、特定情報ヒューズ回路は、救済用ヒューズに設けられる。
【００１８】
さらに、好適には、前記特定情報用ヒューズは、救済用ヒューズと同列に直線状に配列される。
【００１９】
また、前記パリティチェック回路は、救済用ヒューズ回路の近傍に形成されているものである。
【００２０】
さらに、前記複数のビットからなる特定情報をあるビット単位毎の複数群となし、各群毎にパリティビットを備えたものである。
【００２１】
さらに、本発明に関連する半導体集積回路装置の製造方法は、特定情報と該特定情報のエラーの検出を可能とするエラー検出情報とを格納する情報格納部と、該情報格納部に格納された特定情報とエラー検出情報との参照によって特定情報を検査する情報検査部とが備えられた半導体集積回路装置において以下の工程を含む製造方法であって、
（ａ）特定情報とエラー検出情報とを情報格納部に格納する工程、
（ｂ）情報検査部が、情報格納部に格納された特定情報、およびエラー検出情報から特定情報の内容を検査する工程。
【００２２】
さらに、本発明に関連する半導体集積回路装置の製造方法は、救済用ヒューズをヒューズ設定ないしはヒューズ処理することによって不良ビットを冗長ビットに置換せしめ、冗長回路の救済用ヒューズ回路と、ヒューズにより設定される特定情報と該特定情報のエラーの検出を可能とするパリティビットとを格納する情報格納部と、該情報格納部に格納された特定情報とパリティビットからパリティチェックを行い、特定情報を検査する情報検査部とが備えられ、該救済用ヒューズ回路と該情報格納部とが実質的に同じ領域に配置される半導体集積回路装置において以下の工程を含む製造方法であって、
（ａ）メモリ回路のテストを行い、該メモリ回路に欠陥がある場合に、救済用ヒューズ回路の救済用ヒューズをヒューズ処理し、冗長救済を行うとともに、特定情報ヒューズをヒューズ設定することによって、特定情報、ならびにパリティビットを書き込む工程、
（ｂ）情報格納部に書き込まれた特定情報、およびパリティビットのパリティチェックを前記情報検査部が行い、前記特定情報を検査する工程。
【００２３】
以上のことにより、情報格納部に格納された特定情報が正しいかを短時間に、かつ高精度にテストすることができ、半導体集積回路装置のテストコストを低減することができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２５】
図１は、本発明の一実施の形態による半導体集積回路装置における要部のレイアウト図、図２は、図１の半導体集積回路装置に設けられた冗長用ヒューズ救済部のレイアウト説明図、図３は、図２の冗長用ヒューズ救済部の付加情報ヒューズ回路に設けられたヒューズの平面図、図４は、図３のヒューズのＡ−Ｂ断面図、図５は、図１の半導体集積回路装置に書き込まれる付加情報の説明図、図６は、図５の付加情報の書き込みレイアウト例を示す説明図、図７は、図１の半導体集積回路装置に書き込まれた付加情報のパリティチェックの説明図、図８は、図１の半導体集積回路装置における検査工程を説明するフローチャートである。
【００２６】
本実施の形態において、半導体集積回路装置１は、多数のＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）を有した、いわゆる、ロジック混載ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である。
【００２７】
半導体集積回路装置１は、図１のようなレイアウトとされたＤＲＡＭマクロ２〜９、パリティチェック論理部（情報検査部、パリティチェック論理回路）１０、ならびにロジック回路を持つ。
【００２８】
ＤＲＡＭマクロ２〜９は、それぞれがＤＲＡＭとして機能する回路ブロックである。パリティチェック論理部１０は、半導体集積回路装置１のトレーサビリティを向上させるための情報である付加情報（特定情報）ＶＢをパリティチェックする論理回路であり、たとえば、排他的論理和回路（ＥＯＲ）によって構成されている。
【００２９】
ロジック回路は、半導体集積回路装置１におけるすべての制御を司るマイクロプロセッサなどのロジック制御部と、入出力されるデータを一時的に格納するメモリ部１１とから構成されている。
【００３０】
この半導体集積回路装置１における半導体チップＣＨのレイアウト構成について以下さらに説明する。
【００３１】
半導体チップＣＨは、たとえば、単結晶シリコンなどの半導体基板上に半導体素子が形成されており、図１に示すように、該半導体チップＣＨの上方には、４つのＤＲＡＭマクロ２〜５が形成されている。また、半導体チップＣＨの下方には、４つのＤＲＡＭマクロ６〜９が形成されている。
【００３２】
さらに、ＤＲＡＭマクロ２〜９の所定の位置には、冗長用ヒューズ救済部（救済用ヒューズ回路）１２〜１９が形成されている。冗長用ヒューズ救済部１２，１３は、ＤＲＡＭマクロ２，３の下部にそれぞれ隣接するように形成されている。同様に、冗長用ヒューズ救済部１４，１５は、ＤＲＡＭマクロ４，５の下部にそれぞれ隣接するように形成されている。
【００３３】
また、冗長用ヒューズ救済部１６，１７、および冗長用ヒューズ救済部１８，１９は、ＤＲＡＭマクロ６，７、ＤＲＡＭマクロ８，９の上部にそれぞれ隣接するように形成されている。
【００３４】
これら冗長用ヒューズ救済部１２〜１９には複数の救済用ヒューズが設けられており、欠陥によって不良になったメモリセル、あるいはラインを、予備ラインに置き換えて救済するために、欠陥個所に対応するアドレスをスペア部分に割り付けるプログラミング手段として用いられる。
【００３５】
さらに、冗長用ヒューズ救済部１２〜１９には、付加情報ＶＢが格納される付加情報ヒューズ回路（情報格納部）２０〜２７がそれぞれ設けられている。
【００３６】
半導体チップＣＨの中央部近傍には、ＤＲＡＭマクロ２〜５に備えられたＩ／Ｏ部２８、ならびにＤＲＡＭマクロ６〜９に備えられたＩ／Ｏ部２９がそれぞれ設けられている。
【００３７】
また、メモリ部１１は、たとえば９つのメモリ１１ａ〜１１ｉから構成されており、これらメモリ１１ａ〜１１ｈは、ＳＲＡＭ（Ｓｔａｔｉ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）からなる。
【００３８】
メモリ１１ａは、半導体チップＣＨの中央部に、Ｉ／Ｏ部２８とＩ／Ｏ部２９との間に設けられており、メモリ１１ｂ〜１１ｅは、Ｉ／Ｏ部２８に隣接してＤＲＡＭマクロ２〜５の近傍にそれぞれ形成されている。メモリ１１ｆ〜１１ｉは、Ｉ／Ｏ部２９に隣接してＤＲＡＭマクロ６〜９の近傍にそれぞれ形成されている。
【００３９】
パリティチェック論理部１０は、４つのパリティチェック論理回路１０ａ〜１０ｄから構成されており、これらパリティチェック論理回路１０ａ〜１０ｄは、付加情報ヒューズ回路２０〜２７に書き込まれた付加情報ＶＢのデジタルデータを排他的論理和演算し、１ビットのチェックデータとして出力する。
【００４０】
ここで、ＤＲＡＭマクロ２に設けられた冗長用ヒューズ救済部１２のレイアウトについて説明する。
【００４１】
冗長用ヒューズ救済部１２は、図２に示すように、上方に６つの救済用ヒューズ回路１２1 〜１２6 が形成されており、下方にも、６つの救済用ヒューズ回路１２7 〜１２12が形成されている。
【００４２】
救済用ヒューズ回路１２1 〜１２3 ，１２5 ，１２6 には、３０本の救済用ヒューズがそれぞれ設けられており、救済用ヒューズ回路１２7 〜１２12には、２２本の救済用ヒューズがそれぞれ設けられている。
【００４３】
そして、救済用ヒューズ回路１２4 にも３０本のヒューズが設けられているが、これら３０本のヒューズのうち、２３本が救済用ヒューズであり、残る７本のヒューズＦ（図３）によって付加情報ヒューズ回路２０が構成されている。よって、付加情報ヒューズ回路２０には、７ビットの付加情報ＶＢが書き込まれることになる。
【００４４】
これら救済用ヒューズ回路１２1 〜１２6 ，１２7 〜１２12における救済用ヒューズは、図２の縦方向に一列にそれぞれ形成されている。また、救済用ヒューズ回路１２4 の７本のヒューズＦも、同様に２３本の救済用ヒューズと同一列となるように形成されている。
【００４５】
これによって、救済用ヒューズをヒューズ処理する工程で、付加情報ヒューズ回路２０のヒューズＦをヒューズ処理することができるとともに、ヒューズ処理時のレーザビームなどのアライメントを容易に行うことができる。
【００４６】
この図２では、ＤＲＡＭマクロ２に設けられた冗長用ヒューズ救済部１２について説明したが、ＤＲＡＭマクロ３〜９に設けられた冗長用ヒューズ救済部１３〜１９においても同様の構成からなり、付加情報ヒューズ回路２１〜２７には、７本のヒューズＦがそれぞれ設けられている。
【００４７】
よって、付加情報ヒューズ回路２０〜２７には、合計５６ビット分の付加情報ＶＢを書き込むことが可能となるが、５６ビットの付加情報ＶＢのうち、再下位の１ビットはパリティビット（エラー検出情報）ＰＢとして書き込まれる。
【００４８】
上のように、各ＤＲＡＭマクロ２〜９の冗長用ヒューズ救済部１２〜１９に付加情報ＶＢを分散配置する構成は、ヒューズ救済部領域を適切に利用可能にする。この分散配置は、付加情報ＶＢのためのヒューズを特定の１箇所のように集中配置するような場合と異なり、複数のＤＲＡＭマクロとロジック回路とのレイアウトの大幅変更を必要としない。この特徴は、たとえば、各ＤＲＡＭマクロの動作タイミングの微妙な変化を回避できる点が有利である。
【００４９】
また、付加情報ヒューズ回路２０（〜２７）に用いられるヒューズＦについて説明する。
【００５０】
ヒューズＦは、特に制限されないが、溶断型のヒューズとされる。溶断型のヒューズは、レーザビームのような溶断エネルギによってヒューズ処理が行われる。ヒューズＦは、図３、図４に示すように、半導体デバイスや配線層などが形成され、その上部に窒化シリコン（Ｓｉ−Ｎ）などからなる絶縁膜Ｚ１、およびポリイミドなどからなる絶縁膜Ｚ２が形成された半導体基板の最上配線層Ｈに形成されている。
【００５１】
この最上配線層は、上方から下方にかけて金（Ａｕ）の配線Ｈ１、ニッケル（Ｎｉ）の配線Ｈ２、クローム（Ｃｒ）の配線Ｈ３からなる。
【００５２】
ヒューズＦの一方の接続部には、たとえば、タングステンなどからなるコンタクトホールＣ１を介して、下層のアルミニウム配線層に形成された電源電圧が供給される電源配線が接続されており、該ヒューズＦの他方の接続部には、コンタクトホールＣ２を介して同じくアルミニウム配線層に形成された所定の信号配線に接続されている。
【００５３】
また、ヒューズＦは、クロームの配線Ｈ３のみによって形成されており、金の配線Ｈ１、およびニッケルの配線Ｈ２は形成されていない。これにより、ヒューズＦを容易に切断することができる。
【００５４】
次に、本実施の形態における半導体集積回路装置１の検査工程について、図１図２、図５の付加情報の説明図、図６の付加情報の書き込み例を示す図、図７の付加情報のパリティチェックの説明図、および図８のフローチャートを用いて説明する。
【００５５】
まず、半導体集積回路装置１におけるロジック回路に設けられたマイクロプロセッサなどの論理機能、および電気的特性などを測定するロジックテストをロジックテスタなどを用いて行い（ステップＳ１０１）、不良があるか否かを判定し（ステップＳ１０２）、不良品と良品とに半導体集積回路装置１を選別する。
【００５６】
その後、メモリ部１１におけるＳＲＡＭメモリテストをメモリテスタなどを用いて行い（ステップＳ１０３）、該メモリ部１１に不良があるか否かを判定し（ステップＳ１０４）、不良品と良品とに半導体集積回路装置１を選別する。
【００５７】
その後、良品の半導体集積回路装置１は、ＤＲＡＭマクロ２〜９のメモリデバイスにおけるＤＲＡＭメモリテストがメモリテスタによって行われる（ステップＳ１０５）。
【００５８】
メモリデバイスに欠陥がある場合には、冗長用ヒューズ救済部１２〜１９に設けられた任意の救済用ヒューズを、たとえばレーザビームなどによって切断して冗長救済を行う（ステップＳ１０６）。
【００５９】
この冗長救済の際には、同時に、付加情報ヒューズ回路２０〜２７のヒューズＦも切断され、任意の付加情報ＶＢが書き込まれる。これによって、付加情報ＶＢの書き込みによる新たな工程が不要となり、付加情報ＶＢの書き込みを効率よく行うことができる。
【００６０】
ここで、付加情報ＶＢについて説明する。
【００６１】
付加情報ＶＢは、図５に示すように、たとえば、フォーマットコード、配線着工年度、配線ロット月コード、配線ロット番号、配線ロット番号サフィックス、ウエハ番号、チップアドレス（Ｘ）、チップアドレス（Ｙ）、ならびにタイミングのトリミングなどからなる。
【００６２】
フォーマットコードは、付加情報ＶＢとして書き込まれる項目の書き込み順番を定義したコードであり、２ビットが割り当てられている。配線着工年度は、配線ロットの着工年度を西暦の下一桁によって示すコードであり、３ビットが割り当てられている。また、この配線着工年度の情報においては、着工年度だけでなく、割り当てるビット数を増やして配線ロットの着工月日までを示すようにしてもよい。
【００６３】
配線ロット月コードは、半導体ウエハの月ロットを示したコードであり、４ビットが割り当てられている。配線ロット番号は、たとえば、１０進数４桁のロット番号からなる半導体ウエハのロットを示すコードであり、１４ビットが割り当てられている。
【００６４】
配線ロット番号サフィックスは、ＤＲＡＭマクロ２〜９のメモリテストを行った回数を示すコードであり、５ビットが割り当てられている。ウエハ番号は、それぞれのロットにおいて半導体ウエハに付与された番号であり、５ビットが割り当てられている。
【００６５】
さらに、チップアドレス（Ｘ）、チップアドレス（Ｙ）は、半導体ウエハにおける各々の半導体チップＣＨにおけるＸ座標、およびＹ座標を示す位置データであり、それぞれ４ビットが割り当てられている。
【００６６】
よって、付加情報ＶＢには、付加情報ヒューズ回路２０〜２７に設けられた５６ビットのうち、４９ビットが用いられており、その他１ビットがパリティビットＰＢとして用いられる。
【００６７】
さらに、図６に付加情報ＶＢの書き込み例を示す。
【００６８】
この図６の左側から右側にかけては、ＤＲＡＭマクロ２〜９の付加情報ヒューズ回路２０〜２７にそれぞれ設けられた付加情報ＶＢを書き込む７本のヒューズＦを示しており、Ｂｉｔ０〜Ｂｉｔ６の７ビットがそれぞれ付加情報ＶＢとして書き込まれる。
【００６９】
ＤＲＡＭマクロ２における付加情報ヒューズ回路２０のＢｉｔ４、Ｂｉｔ５には、ＤＲＡＭクロックのクロック位相を調整したトリミング情報が書き込まれている。付加情報ヒューズ回路２０のＢｉｔ６、および付加情報ヒューズ回路２１のＢｉｔ０には、ローカルクロックを調整したトリミング情報が書き込まれている。
【００７０】
また、ＤＲＡＭマクロ３における付加情報ヒューズ回路２１のＢｉｔ１、Ｂｉｔ２には、ＤＲＡＭマクロのクロック位相を調整したトリミング情報が書き込まれており、付加情報ヒューズ回路２１のＢｉｔ３、Ｂｉｔ４には、ＳＲＡＭパルスのクロック位相を調整したトリミング情報が書き込まれている。
【００７１】
付加情報ヒューズ回路２１のＢｉｔ５、Ｂｉｔ６には、フォーマットコードが書き込まれ、ＤＲＡＭマクロ４における付加情報ヒューズ回路２２のＢｉｔ０〜Ｂｉｔ２には、配線着工年度が書き込まれている。
【００７２】
さらに、付加情報ヒューズ回路２２のＢｉｔ３〜Ｂｉｔ６には、配線ロット月コードが書き込まれている。ＤＲＡＭマクロ５における付加情報ヒューズ回路２３のＢｉｔ０〜Ｂｉｔ６、およびＤＲＡＭマクロ６における付加情報ヒューズ回路２４のＢｉｔ０〜Ｂｉｔ６には、配線ロット番号が書き込まれている。
【００７３】
ＤＲＡＭマクロ７における付加情報ヒューズ回路２５のＢｉｔ０〜Ｂｉｔ４には、配線ロット番号サフィックスが書き込まれており、付加情報ヒューズ回路２５のＢｉｔ５、Ｂｉｔ６、ならびにＤＲＡＭマクロ８における付加情報ヒューズ回路２６のＢｉｔ０〜Ｂｉｔ２には、ウエハ番号が書き込まれている。
【００７４】
付加情報ヒューズ回路２６のＢｉｔ３〜Ｂｉｔ６には、Ｘ座標のチップアドレスが書き込まれ、ＤＲＡＭマクロ９における付加情報ヒューズ回路２７のＢｉｔ０〜Ｂｉｔ３には、Ｙ座標のチップアドレスが書き込まれている。付加情報ヒューズ回路２７のＢｉｔ４には、パリティチェックを行うためのパリティビットＰＢが書き込まれている。
【００７５】
そして、ステップＳ１０６の処理における冗長救済が終了すると、ＤＲＡＭマクロ２〜９に不良があるか否かを判定し（ステップＳ１０７）、半導体集積回路装置１を選別する。
【００７６】
その後、半導体集積回路装置１のファンクションテストを行い（ステップＳ１０８）、該半導体集積回路装置１に不良があるか否かを判定する（ステップＳ１０９）。
【００７７】
このファンクションテストは、半導体集積回路装置１が所定の機能通りに動作するか否かを確認するテストであり、テストパターンを入力端子に順次印加して、出力端子に現れるパターンが期待値通りであるかの比較チェックを行う。
【００７８】
その後、付加情報ＶＢのパリティチェックを行い（ステップＳ１１０）、付加情報ＶＢが正しく書き込まれているか否かをチェックする（ステップＳ１１１）。この場合、パリティチェックによって付加情報ＶＢが正しく書き込まれているかを確認するので、ビット数が多い付加情報ＶＢであっても短時間で効率よく、かつ容易に確認が可能である。
【００７９】
ここで、付加情報ＶＢのパリティチェックにおける確認テスト技術について説明する。
【００８０】
半導体集積回路装置１において、図７に示すように、ＤＲＡＭマクロ２〜９に設けられた付加情報ヒューズ回路２０〜２７のヒューズＦには、ラッチＬがそれぞれ接続されている。
【００８１】
これらラッチＬには、ヒューズＦが切断されている場合には’１’（ハイレベル）が書き込まれ、該ヒューズＦが切断されていない場合には’０’（ローレベル）が書き込まれる。
【００８２】
ラッチＬは、ラッチＬＰを介してパリティチェックを行うパリティチェック論理部１０に接続されている。パリティチェック論理部１０では、入力された付加情報ＶＢ、およびパリティビットＰＢを排他的論理和演算し、パリティチェックを行う。
【００８３】
そして、パリティチェック論理部１０によるパリティチェックが終了すると、パリティチェック後の１ビットのチェック信号が出力バッファＢ１を介してテスタＴＥに出力され、付加情報ＶＢが正しいか否かの判断が行われる。
【００８４】
また、ラッチＬＰはバウンダリスキャンラッチであり、不良解析時などの際にはシフトレジスタ動作を行い、バッファＢ２を介して付加情報ＶＢの読み出しを行うこともできる。
【００８５】
そして、ステップＳ１１０処理において、パリティチェックによって付加情報ＶＢが正しく書き込まれていると判定された良品の半導体集積回路装置１が製品出荷される（ステップＳ１１２）。
【００８６】
それにより、本実施の形態においては、半導体集積回路装置１の付加情報ヒューズ回路２０〜２７に書き込まれた付加情報ＶＢをパリティチェックによって確認することにより、該付加情報ＶＢのテスト時間を大幅に削減することができる。
【００８７】
また、ビット数の多い付加情報ＶＢを短時間でテストすることができるので、該付加情報ＶＢの情報量を多くすることができ、半導体集積回路装置１のトレーサビリティをより向上でき、不良解析などを容易にかつ短時間で行うことができる。
【００８８】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８９】
たとえば、前記実施の形態では、付加情報の最下位ビットにパリティビットＰＢを付加する構成としている。この実施の形態であっても、ヒューズプログラミング技術の水準に従えば、充分なチェックが可能となる、しかし、２ビットエラーのようにエラーがあるにもかかわらずにパリティチェックの結果として正常と判断されてしまうことを回避することが必要な場合には、図９に示すように、付加情報ＶＢをあるビット毎に分割し、その分割したビット毎にパリティビットＰＢを設けるようにしてもよい。
【００９０】
それにより、トレーサビリティを向上させるために付加情報ＶＢのビット数を大幅に増やした際でも、パリティチェックだけで高精度に付加情報ＶＢの書き込み確認を行うことができる。
【００９１】
ヒューズは、溶断型のヒューズに替えてアンチヒューズと称されるようなヒューズ処理によって実質的な遮断状態から接続状態に変化するヒューズであってもよい。
【００９２】
また、前記実施の形態によれば、付加情報、およびパリティビットを、救済用ヒューズ回路内に設けられた付加情報ヒューズ回路に書き込む構成としたが、これら付加情報とパリティビットとの書き込みはヒューズ以外でもよく、たとえば、不揮発性半導体メモリからなる付加情報格納部を設け、該付加情報格納部に付加情報とパリティビットとを記憶させるようにしてもよい。
【００９３】
さらに、前記実施の形態においては、書き込んだ付加情報にパリティビットを付加し、パリティチェックする構成としたが、付加情報と同じ内容の情報もしくはそれと相補関係の反転情報を、エラー検出情報として格納し、該付加情報をチェックする際には、付加情報、およびエラー検出情報を読み出し、これら付加情報もしくはその反転情報とエラー検出情報とを比較するようにしてもよい。
【００９４】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００９５】
（１）付加情報格納部に格納された付加情報が正しいかを短時間に、かつ高精度にテストすることができ、テストコストを低減することができる。
【００９６】
（２）トレーサビリティ向上のために記入する付加情報を増やすことができ、半導体集積回路装置の不良解析などを容易に行うことができる。
【００９７】
（３）上記（１）、（２）により、半導体集積回路装置のの信頼性を向上することができるとともに、半導体集積回路装置の製造コストを小さくすることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による半導体集積回路装置における要部のレイアウト図である。
【図２】図１の半導体集積回路装置に設けられた冗長用ヒューズ救済部のレイアウト説明図である。
【図３】図２の冗長用ヒューズ救済部の付加情報ヒューズ回路に設けられたヒューズの平面図である。
【図４】図３のヒューズのＡ−Ｂ断面図である。
【図５】図１の半導体集積回路装置に書き込まれる付加情報の説明図である。
【図６】図５の付加情報の書き込みレイアウト例を示す説明図である。
【図７】図１の半導体集積回路装置に書き込まれた付加情報のパリティチェックの説明図である。
【図８】図１の半導体集積回路装置における検査工程を説明するフローチャートである。
【図９】本発明の他の実施の形態によ半導体集積回路装置に書き込まれる付加情報の他の例を示した説明図である。
【符号の説明】
１  半導体集積回路装置
２〜９  ＤＲＡＭマクロ
１０  パリティチェック論理部（情報検査部、パリティチェック回路）
１０ａ〜１０ｄ  パリティチェック論理回路
１１  メモリ部
１１ａ〜１１ｉ  メモリ
１２  冗長用ヒューズ救済部（救済用ヒューズ回路）
１２1 〜１２6   救済用ヒューズ回路
１２7 〜１２12  救済用ヒューズ回路
１３〜１９  冗長用ヒューズ救済部（救済用ヒューズ回路）
２０〜２７  付加情報ヒューズ回路（情報格納部）
２８，２９  Ｉ／Ｏ部
ＶＢ  付加情報（特定情報）
ＣＨ  半導体チップ
Ｆ  ヒューズ
Ｚ１  絶縁膜
Ｚ２  絶縁膜
Ｈ  上配線層
Ｃ１，Ｃ２  コンタクトホール
Ｌ  ラッチ
ＬＰラッチ
Ｂ１  バッファ
Ｂ２  バッファ
ＴＥ  テスタ
【図１】
0004199430.tif 000002
【図２】
0004199430.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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