【手続補正書】
【提出日】平成20年10月20日(2008.10.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の電源ノードと中間ノード及び第２の電源ノードとの間に設けられる第１の保護回路と、
前記第２の電源ノードと前記中間ノードとの間に設けられる第２の保護回路とを含み、
前記第１の保護回路は、
前記第１の電源ノードと前記中間ノードとの間に設けられ、前記第１の電源ノードから前記中間ノードへの方向を順方向とする第１のダイオードと、
前記第１の電源ノードと前記中間ノードとの間に設けられ、前記中間ノードから前記第１の電源ノードへの方向を順方向とする第２のダイオードと、
前記第２の電源ノードと前記中間ノードとの間に設けられ、前記第２の電源ノードから前記中間ノードへの方向を順方向とし、第２導電型基板と前記第２導電型基板の上の第１の第１導電型ウェルがトリプルウェル構造を構成する場合に、前記第２導電型基板と前記第１の第１導電型ウェルとの間の接合面に形成される第１の寄生ダイオードとを含み、
前記第２の保護回路は、
前記第２の電源ノードと前記中間ノードとの間に設けられ、前記第２の電源ノードから前記中間ノードへの方向を順方向とする第３のダイオードと、
前記第２の電源ノードと前記中間ノードとの間に設けられ、前記中間ノードから前記第２の電源ノードへの方向を順方向とする第４のダイオードと、
前記第２の電源ノードと前記中間ノードとの間に設けられ、前記第２の電源ノードから前記中間ノードへの方向を順方向とし、前記第２導電型基板と前記第２導電型基板の上の第２の第１導電型ウェルがトリプルウェル構造を構成する場合に、前記第２導電型基板と前記第２の第１導電型ウェルとの間の接合面に形成される第２の寄生ダイオードとを含むことを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記第１のダイオードは、第１の第２導電型拡散領域とその下の第１の第１導電型ウェルとの間の接合面に形成され、
前記第２のダイオードは、第１の第１導電型拡散領域とその下の第１の第２導電型ウェルとの間の接合面に形成され、
前記第３のダイオードは、第２の第２導電型拡散領域とその下の第２の第１導電型ウェルとの間の接合面に形成され、
前記第４のダイオードは、第２の第１導電型拡散領域とその下の第２の第２導電型ウェルとの間の接合面に形成されることを特徴とする集積回路装置。
【請求項３】
請求項１又は２において、
第３の電源ノードと前記中間ノード及び前記第２の電源ノードとの間に設けられる第３の保護回路を含み、
前記第３の保護回路は、
前記第３の電源ノードと前記中間ノードとの間に設けられ、前記第３の電源ノードから前記中間ノードへの方向を順方向とする第５のダイオードと、
前記第３の電源ノードと前記中間ノードとの間に設けられ、前記中間ノードから前記第３の電源ノードへの方向を順方向とする第６のダイオードと、
前記第２の電源ノードと前記中間ノードとの間に設けられ、前記第２の電源ノードから前記中間ノードへの方向を順方向とし、トリプルウェル構造を構成する第２導電型基板とその上の第３の第１導電型ウェルとの間の接合面に形成される第３の寄生ダイオードとを含むことを特徴とする集積回路装置。
【請求項４】
請求項３において、
前記第５のダイオードは、第３の第２導電型拡散領域とその下の第３の第１導電型ウェルとの間の接合面に形成され、
前記第６のダイオードは、第３の第１導電型拡散領域とその下の第３の第２導電型ウェルとの間の接合面に形成されることを特徴とする集積回路装置。
【請求項５】
請求項３又は４において、
シリアルバスを介してデータ転送を行う物理層回路を含む高速インターフェース回路ブロックと、少なくとも１つの他の回路ブロックとを含み、
前記高速インターフェース回路ブロックは、
第１、第２の保護回路ブロックを含み、
前記第１、第２の保護回路ブロックの各々は、前記高速インターフェース回路ブロックの電源と前記他の回路ブロックの電源との間に設けられる少なくとも１つの保護回路を含み、
前記第１の保護回路ブロックは、前記第１の保護回路と、前記第２の保護回路と、前記第３の保護回路を含み、
前記第２の保護回路ブロックは、前記第１の保護回路と同じ回路構成の第４の保護回路と、前記第２の保護回路と同じ回路構成の第５の保護回路と、前記第３の保護回路と同じ回路構成の第６の保護回路を含み、
前記第１の保護回路ブロックは、前記高速インターフェース回路ブロックの短辺を第１の辺とした場合に、前記第２の保護回路ブロックよりも前記第１の辺側に配置され、
前記第２の保護回路ブロックは、前記高速インターフェース回路ブロックの前記第１の辺に対向する辺を第３の辺とした場合に、前記第１の保護回路ブロックよりも前記第３の辺側に配置されることを特徴とする集積回路装置。
【請求項６】
請求項５において、
前記物理層回路は、前記第１、第２の保護回路ブロックの間に配置されることを特徴とする集積回路装置。
【請求項７】
請求項５又は６において、
前記第１の辺から前記第３の辺へと向かう方向を第１の方向とし、前記第１の方向の反対方向を第３の方向とした場合に、前記物理層回路の前記第３の方向側に前記第１の保護回路ブロックが配置され、前記物理層回路の前記第１の方向側に前記第２の保護回路ブロックが配置されることを特徴とする集積回路装置。
【請求項８】
請求項５乃至７のいずれかにおいて、
前記高速インターフェース回路ブロックは、前記物理層回路と、ロジック回路を含み、
前記高速インターフェース回路ブロックの前記第１の辺から前記第３の辺へと向かう方向を第１の方向とし、前記高速インターフェース回路ブロックの長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記ロジック回路は、前記物理層回路の前記第２の方向側に配置されることを特徴とする集積回路装置。
【請求項９】
請求項８において、
前記他の回路ブロックとして、表示制御信号を生成するドライバ用ロジック回路ブロックを含み、
前記ドライバ用ロジック回路ブロックは、前記ロジック回路の前記第２の方向側に配置されることを特徴とする集積回路装置。
【請求項１０】
請求項８又は９において、
前記物理層回路の前記第１の方向での長さをＬ１とし、前記ロジック回路の前記第１の方向での長さをＬ２とした場合に、Ｌ２＞Ｌ１であることを特徴とする集積回路装置。
【請求項１１】
請求項１０において、
前記第１の方向の反対方向を第３の方向とした場合に、前記物理層回路の前記第３の方向側の第１の領域に前記第１の保護回路ブロックが配置され、前記物理層回路の前記第１の方向側の第２の領域に前記第２の保護回路ブロックが配置されることを特徴とする集積回路装置。
【請求項１２】
請求項１１において、
前記第１、第２の領域に、前記高速インターフェース回路ブロックの高電位側電源と低電位側電源の間に設けられるキャパシタが形成されるキャパシタ領域が配置されることを特徴とする集積回路装置。
【請求項１３】
請求項５乃至１２のいずれかにおいて、
前記高速インターフェース回路ブロックは、前記物理層回路と、ロジック回路と、共用電源の電源線を含み、
前記第１の保護回路ブロックは、
前記第１の電源ノードである前記物理層回路の電源と、前記中間ノードである前記共用電源との間に設けられる前記第１の保護回路と、
前記第３の電源ノードである前記ロジック回路の電源と、前記共用電源との間に設けられる前記第２の保護回路と、
前記第２の電源ノードである前記他の回路ブロックの電源と、前記共用電源との間に設けられる前記第３の保護回路を含み、
前記第２の保護回路ブロックは、
前記物理層回路の電源と前記共用電源との間に設けられる前記第４の保護回路と、
前記ロジック回路の電源と前記共用電源との間に設けられる前記第５の保護回路と、
前記他の回路ブロックの電源と前記共用電源との間に設けられる前記第６の保護回路を含むことを特徴とする集積回路装置。
【請求項１４】
請求項１３において、
前記高速インターフェース回路ブロックの前記第１の辺から前記第３の辺へと向かう方向を第１の方向とし、前記第１の方向の反対方向を第３の方向とした場合に、
前記第１の保護回路の前記第３の方向側に前記第２の保護回路が配置され、
前記第４の保護回路の前記第１の方向側に前記第５の保護回路が配置されることを特徴とする集積回路装置。
【請求項１５】
請求項１４において、
前記第１の保護回路と前記物理層回路を接続する第１の電源線の前記第３の方向側に、前記第２の保護回路と前記ロジック回路を接続する第２の電源線が配線され、
前記第４の保護回路と前記物理層回路を接続する第４の電源線の前記第１の方向側に、前記第５の保護回路と前記ロジック回路を接続する第５の電源線が配線されることを特徴とする集積回路装置。
【請求項１６】
請求項１乃至１５のいずれかに記載の集積回路装置と、
前記集積回路装置により駆動される表示パネルと、
を含むことを特徴とする電子機器。