【手続補正書】
【提出日】平成19年12月21日(2007.12.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電源供給端子と、
第１方向に延在する複数のワード線と前記複数のワード線と交差する第２方向に延在する複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置される複数のメモリセルとを含むメモリアレイと、
前記複数のワード線の夫々に接続される複数のワードドライバ回路と、
前記複数のビット線に接続される複数の読み出し回路と書き込み回路と、
前記電源供給端子に供給される電源を変換して内部回路に供給する電源回路とを有する半導体装置であって、
電源電位が変動したことを検出する回路とを有し、
前記複数のメモリセルの夫々は、前記複数のビット線のうち対応する１本に互いに直列接続された選択素子と記憶素子とを有し、前記選択素子の制御電極が前記複数のワード線のうち対応する１本に接続されて構成され、
前記記憶素子は、抵抗値の変化でデータを記憶し、電流を流すことによって情報を書き換えられるものであって、
前記電源電位が変動したことを検出する回路により、電源電位が変動することを検出した場合に、前記ワード線により前記選択素子を非選択とすることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記電源電位が変動したことを検出する回路は、前記電源供給端子に電源が投入されたことを電源電位の変動として検知し、前記ワード線により前記選択素子を非選択として前記記憶素子への電流経路を遮断することを特徴とする半導体装置。
【請求項３】
請求項１において、
前記電源電位が変動したことを検出する回路は、前記電源供給端子の電位が所定の電位以下になったことを検知し、前記ワード線により前記選択素子を非選択として前記記憶素子への電流経路を遮断することを特徴とする半導体装置。
【請求項４】
請求項１において、
前記複数の電源回路は、前記メモリセルへデータを書き込むための電圧発生回路を含むことを特徴とする半導体装置。
【請求項５】
請求項１において、
前記複数の電源回路は、前記記憶素子に第１レベルのデータを書き込むために第１の電圧を発生する第１の電源回路と、前記記憶素子に第２レベルのデータを書き込むための第２の電圧を発生する第２の電源回路と、前記記憶素子に格納されたデータを読み出すための第３の電圧を発生する第３の電源回路とを有し、
前記第２の電圧は、前記第１の電圧より小さく、前記第３の電圧より大きいことを特徴とする半導体装置。
【請求項６】
請求項１において、
前記電源供給端子に印加される第１の電源電圧を前記記憶素子に第１レベルのデータを書き込むために用い、
前記複数の電源回路は、前記記憶素子に第２レベルのデータを書き込むために第２の電圧を発生する第２の電源回路と、前記記憶素子に格納されたデータを読み出すための第３の電圧を発生する第３の電源回路とを有し、
前記第２の電圧は、前記第１の電源電圧より小さく、前記第３の電圧より大きいことを特徴とする半導体装置。
【請求項７】
請求項１において、前記選択素子は、ｎチャネルＭＯＳトランジスタであることを特徴とする半導体装置。
【請求項８】
請求項１において、前記記憶素子は、相変化素子であることを特徴とする半導体装置。
【請求項９】
電源供給端子と、
複数のビット線と、前記複数のビット線上に配置される複数のメモリセルとを含むメモリアレイと、
前記複数のビット線に接続される複数の読み出し回路と書き込み回路と、
前記電源供給端子に供給される電源を変換して内部回路に供給する電源回路とを有する半導体装置であって、
電源電位が変動したことを検出する回路とを有し、
前記複数のメモリセルの夫々は、前記複数のビット線のうち対応する１本とソース電極との間に接続された記憶素子とを有し、
前記記憶素子は、抵抗値に対応して情報を記憶し、電流を流すことによって情報を書き換えられるものであって、
前記電源電位が変動したことを検出する回路により、電源電位が変動することを検出した場合に、前記ビット線と前記ソース線を等電位とすることを特徴とする半導体装置。
【請求項１０】
請求項９において、
前記複数のビット線と交差する複数のワード線をさらに有し、
前記複数のメモリセルは、前記複数のビット線と前記複数のワード線の交点に配置され、
前記複数のメモリセルの夫々は、選択素子をさらに有し、
前記選択素子と前記記憶素子は、前記複数のビット線のうち対応する１本とソース電極との間に直接に接続されることを特徴とする半導体装置。
【請求項１１】
請求項９において、
前記電源電位が変動したことを検出する回路は、前記電源供給端子に電源が投入されたことを電源電位の変動として検知し、前記ビット線と前記ソース線を等電位とすることを特徴とする半導体装置。
【請求項１２】
請求項９において、
前記電源電位が変動したことを検出する回路は、前記電源供給端子の電位が所定の電位以下になったことを検知し、前記ビット線と前記ソース線を等電位とすることを特徴とする半導体装置。
【請求項１３】
請求項９において、
前記複数の電源回路は、前記メモリセルへのデータの書き込みのための電圧発生回路を含むことを特徴とする半導体装置。
【請求項１４】
請求項９において、
前記記憶素子に第１レベルのデータを書き込むための第１の電圧を発生する第１の電源回路と、前記記憶素子に第２レベルのデータを書き込むための第２の電圧を発生する第２の電源回路と、前記記憶素子に格納されたデータを読み出すための第３の電圧を発生する第３の電源回路とを有し、
前記第２の電圧は、前記第１の電圧より小さく、前記第３の電圧より大きいことを特徴とする半導体装置。
【請求項１５】
請求項９において、
前記電源供給端子に印加される第１の電源電圧を前記記憶素子に第１レベルのデータを書き込むために用い、
前記複数の電源回路は、前記記憶素子に第２レベルのデータを書き込むための第２の電源電圧を発生する第２の電源回路と、前記記憶素子に格納されたデータを読み出すための第３の電源電圧を発生する第３の電源回路とを有し、
前記第２の電圧は、前記第１の電源電圧より小さく、前記第３の電圧より大きいことを特徴とする半導体装置。
【請求項１６】
請求項９において、
前記選択素子は、ｎチャネルＭＯＳトランジスタであることを特徴とする半導体装置。
【請求項１７】
請求項９において、前記記憶素子は、相変化素子であることを特徴とする半導体装置。
【請求項１８】
アドレスに基づいてメモリセルにアクセスする半導体装置であって、
前記アドレスは、ロウアドレスとカラムアドレスを含み、
第１方向に延在する複数のワード線と前記複数のワード線と交差する第２方向に延在する複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置される複数のメモリセルとを含むメモリアレイと、
前記複数のワード線の夫々に接続される複数のワードドライバ回路と、
前記複数のビット線に接続され、前記複数のビット線の一部を選択して複数の読み出し回路と複数の書き込み回路に接続するカラム選択回路と、
前回のアクセスサイクルに係るロウアドレスとカラムアドレスを記憶するアドレス保持回路と、
アドレス比較回路とを有し、
前記ワード線は前記ロウアドレスをデコードして選択され、前記カラム選択回路は前記カラムアドレスをデコードして選択され、
前記アドレス比較回路は、今回のアクセスサイクルに係るロウアドレスとカラムアドレスと、前記アドレス保持回路に保持された前記ロウアドレスと前記カラムアドレスとを比較するものであり、
前記複数のメモリセルの夫々は、前記複数のビット線のうち対応する１本に互いに直列接続された選択素子と記憶素子とを有し、前記選択素子の制御電極が前記複数のワード線のうち対応する１本に接続されて構成され、
前記記憶素子は、抵抗値の変化でデータを記憶するものであり、
連続する読み出しアクセスサイクルに於いて、前記アドレス比較回路が今回のアクセスサイクルに係るロウアドレスとカラムアドレスとがともに前回のアクセスサイクルに係るロウアドレスとカラムアドレスと等しいことを検出した場合には、前記ワード線をオンしないことを特徴とする半導体装置。
【請求項１９】
請求項１８において、前記半導体装置は、さらにプリチャージ回路を有し、
前記プリチャージ回路は前記カラム選択回路によって選択される前記ビット線をプリチャージし、前記メモリアレイ内の他のビット線をプリチャージしないことを特徴とする半導体装置。
【請求項２０】
請求項１８において、前記半導体装置は、連続する読み出しアクセスサイクルに於いて、前記アドレス比較回路が今回のアクセスサイクルに係るロウアドレスとカラムアドレスとがともに前回のアクセスサイクルに係るロウアドレスとカラムアドレスとそれぞれ等しいことを検出した場合には、前記読み出し回路の値を出力することを特徴とする半導体装置。
【請求項２１】
請求項１８において、前記記憶素子は、相変化素子であることを特徴とする半導体装置。
【請求項２２】
第１方向に延在する複数のワード線と前記複数のワード線と交差する第２方向に延在する複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置される複数のメモリセルとを含むメモリアレイと、
前記複数のワード線の夫々に接続される複数のワードドライバ回路と、
前記複数のビット線に接続される複数の読み出し回路と書き込み回路と、
エラーを訂正する回路を有し、
前記複数のメモリセルの夫々は、前記複数のビット線のうち対応する１本に互いに直列接続された選択素子と記憶素子とを有し、前記選択素子の制御電極が前記複数のワード線のうち対応する１本に接続されて構成され、
前記記憶素子は、抵抗値の変化でデータを記憶するものであり、
前記エラー訂正回路によりエラービットを検出した場合に、前記エラー訂正回路で訂正されたデータを書き込むことを特徴とする半導体装置。
【請求項２３】
請求項２２において、前記記憶素子は、相変化素子であることを特徴とする半導体装置。
【請求項２４】
請求項２３において、
前記エラー訂正回路によりエラービットを検出した場合に、前記相変化素子の非結晶化のみを行なうことを特徴とする半導体装置。
【請求項２５】
請求項２２において、前記エラー訂正のための読み出しは、通常の読み出しよりも少ないマージンで実行することを特徴とする半導体装置。
【請求項２６】
請求項２２において、前記リセット動作は、通常のアクセスサイクルに隠蔽されることを特徴とする半導体装置。