【手続補正書】
【提出日】平成20年1月21日(2008.1.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリセルを行列状に配置したメモリセルアレイを有する半導体記憶装置であって、
前記複数のメモリセルは、互いに隣接した２つのメモリセルから成る複数のメモリセル対から構成され、
前記複数のメモリセル対の夫々は、第１書込みトランジスタと第１読出しトランジスタと第２書込みトランジスタと第２読出しトランジスタとを有し、
前記第１読出しトランジスタと前記第１書込みトランジスタは第１メモリセルを構成し、前記第２読出しトランジスタと前記第２書込みトランジスタは第２メモリセルを構成し、
前記第１読出しトランジスタの制御電極が前記第１書込みトランジスタのソースあるいはドレインの一方に接続され、
前記第２読出しトランジスタの制御電極が前記第２書込みトランジスタのソースあるいはドレインの一方に接続され、
前記第１読出しトランジスタのソースあるいはドレインの一方、及び前記第２読出しトランジスタのソースあるいはドレインの一方が、同一の読出しワード線に接続され、
前記第１書込みトランジスタのソースあるいはドレインの他方、及び前記第２書込みトランジスタのソースあるいはドレインの他方が、同一の書込みビット線に接続されていることを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記第１読出しトランジスタのソースあるいはドレインの他方は、前記第２読出しトランジスタのソースあるいはドレインの他方が接続された第２読出しビット線とは異なる第１読出しビット線に接続され、
ラッチ機能を備えたセンスアンプが前記第１読出しビット線に接続されていることを特徴とする半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置において、
前記第１読出しトランジスタのソースあるいはドレインの他方は、前記第２読出しトランジスタのソースあるいはドレインの他方が接続された第２読出しビット線とは異なる第１読出しビット線に接続され、
前記第１読出しトランジスタは、前記第１読出しトランジスタのソースあるいはドレインの他方から、前記第１読出しビット線方向には電流が流れず、前記第１読出しビット線から前記第１読出しトランジスタのソースあるいはドレインの他方の方向には電流が流れるように、前記第１読出しトランジスタのソースあるいはドレインの他方と前記第１読出しビット線との間に第１ショットキー接続を有することを特徴とする半導体記憶装置。
【請求項４】
請求項１記載の半導体記憶装置において、
前記第１読出しトランジスタのソースあるいはドレインの他方は、前記第１読出しトランジスタを含む前記メモリセル対に隣接する他のメモリセル対に含まれる第３読出しトランジスタのソースあるいはドレインの一方と共有し、
前記第３読出しトランジスタのソースあるいはドレインの他方は、前記第１読出しトランジスタとは異なる読出しワード線に接続されていることを特徴とする半導体記憶装置。
【請求項５】
請求項１記載の半導体記憶装置において、
前記第１及び第２書込みトランジスタの夫々は、前記ソースと前記ドレイン間を接続するチャネル領域がシリコン薄膜で形成されている薄膜トランジスタであることを特徴とする半導体記憶装置。
【請求項６】
請求項５記載の半導体記憶装置において、
前記薄膜トランジスタのソースとドレイン間を流れる電流が、基板に対して垂直な方向に流れることを特徴とする半導体記憶装置。
【請求項７】
請求項５記載の半導体記憶装置において、
前記薄膜トランジスタは、前記チャネル領域を形成するシリコン薄膜の厚さが５ｎｍ以下であることを特徴とする半導体記憶装置。
【請求項８】
請求項１記載の半導体記憶装置において、
前記第１及び第２読出しトランジスタの制御電極の夫々を記憶ノードとし、
書込み動作時の前記書込みビット線の電位によって異なる電荷量を前記記憶ノードに蓄積し、
前記記憶ノードの蓄積電荷量により前記第１及び第２読出しトランジスタの夫々のチャネル領域のコンダクタンスを制御し、
前記コンダクタンスは、前記記憶ノードがハイレベルに対応する電位のとき高く、前記記憶ノードがローレベルに対応する電位のときに低くなることを特徴とする半導体記憶装置。
【請求項９】
請求項８記載の半導体記憶装置において、
前記第１読出しトランジスタのソースあるいはドレインの他方は、前記第２読出しトランジスタのソースあるいはドレインの他方が接続された第２読出しビット線とは異なる第１読出しビット線に接続され、
前記第１読出しトランジスタのチャネル導電型がｎ型の場合は、前記読出しワード線及び前記第１読出しビット線の電位を、前記記憶ノードのハイレベルに対応する電位から前記第１読出しトランジスタのしきい値電圧を引いた電位より大きい値とすることで、前記第１読出しトランジスタを非導通とし、前記読出しワード線の電位を、前記記憶ノードのハイレベルに対応する電位から前記第１読出しトランジスタのしきい値電圧を引いた電位より小さい値とし、前記記憶ノードのローレベルに対応する電位から前記第１読出しトランジスタのしきい値電圧を引いた電位より大きい値とすることで、前記第１読出しトランジスタが記憶情報に応じて導通、あるいは非導通となり、
前記第１読出しトランジスタのチャネル導電型がｐ型の場合は、前記読出しワード線及び前記第１読出しビット線の電位を、前記記憶ノードのハイレベルに対応する電位から前記第１読出しトランジスタのしきい値電圧を引いた電位より小さい値とすることで、前記第１読出しトランジスタを非導通とし、前記読出しワード線の電位を、前記記憶ノードのハイレベルに対応する電位から前記第１読出しトランジスタのしきい値電圧を引いた電位より大きい値とし、前記記憶ノードのローレベルに対応する電位から前記第１読出しトランジスタのしきい値電圧を引いた電位より小さい値とすることで、前記第１読出しトランジスタが記憶情報に応じて導通、あるいは非導通となり、
前記第１読出しビット線の電位が記憶情報に応じて異なる電位となることで読出し動作を行うことを特徴とする半導体記憶装置。
【請求項１０】
請求項９記載の半導体記憶装置において、
前記メモリセル対において、前記読出し動作時に前記第１及び第２読出しビット線に現れる記憶情報に応じた電位を、前記第１及び第２読出しビット線と前記センスアンプの間に接続されている選択トランジスタによってセンスアンプに入力し、
前記センスアンプによって記憶情報を判別し、
前記書込みビット線に記憶情報に応じた電位を出力し、
１回の前記読出しワード線の電位の変化で、前記メモリセル対の両方に対して前記記憶ノードに記憶情報の書き戻し動作を行うことを特徴とする半導体記憶装置。
【請求項１１】
請求項１０記載の半導体記憶装置において、
前記書き戻し動作において、前記メモリセル対の２つのメモリセルの記憶情報に対し、前記選択トランジスタによって一方のメモリセル対に対してのみ書き戻し動作を行い、
前記書き戻し動作が終了した後、再度、前記同一の読出しワード線の電位を変化し、前記選択トランジスタによって他方のメモリセル対の書き戻し動作を行うことを特徴とする半導体記憶装置。
【請求項１２】
請求項１記載の半導体記憶装置において、
前記第１読出しトランジスタのソースあるいはドレインの他方は、前記第２読出しトランジスタのソースあるいはドレインの他方が接続された第２読出しビット線とは異なる第１読出しビット線に接続され、
前記第１及び第２メモリセルを１つの単位として各々背反する記憶情報を記憶し、
前記第１あるいは第２の一方の読出しビット線の電位に対する参照電位として、前記第１あるいは第２の他方の読出しビット線の電位を用い、
１回の前記読出しワード線の電位の変化で、前記同一の書込みビット線に接続された２つのメモリセルの記憶ノードに記憶情報の書き戻し動作を行うことを特徴とする半導体記憶装置。
【請求項１３】
請求項１記載の半導体記憶装置において、
前記第１及び第２読出しトランジスタのソース及びドレインと前記読出しワード線とを形成する拡散領域が格子状に配置されていることを特徴とする半導体記憶装置。
【請求項１４】
請求項１記載の半導体記憶装置において、
前記第１書込みトランジスタの制御電極が第１書込みワード線に接続され、
前記第２書込みトランジスタの制御電極が、前記第１書込みワード線とは異なる第２書込みワード線に接続されていることを特徴とする半導体記憶装置。