【手続補正書】
【提出日】平成20年7月18日(2008.7.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１４
【補正方法】変更
【補正の内容】
【請求項１４】
基板上にチャネル領域を有する半導体層を形成する工程と、
前記半導体層を貫通し基板表面へ達する貫通孔を形成する工程と、
前記半導体層表面にソース及びドレイン及びゲート電極を形成する工程と、
前記電極のいずれかと電気的に接続される導電性材料を形成する工程と、前記基板を半導体層より分離する工程と、
前記貫通孔を介して前記電極と電気的に接続される配線金属を形成する工程を含むことを特徴とする電界効果トランジスタ集積回路の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
以上の通り、高周波トランジスタ用として有望である窒化物半導体を準ミリ波帯以上の周波数帯へ適用する上では、受動素子部分も含めた集積回路化が必要不可欠である。このような高周波数帯ではインダクタやキャパシタといった受動部品としてではなく、例えば基板裏面にグランドとしての全面金属と表面側に配線金属を形成した、いわゆるマイクロストリップ線路や、グランドを上記配線金属の両側方に形成したコプレーナ線路などを受動素子として集積化するのが一般的である。マイクロストリップ線路はグランドを裏面側に形成するためより小チップ面積化が可能であるが、基板を貫通させる孔を介して表面側と裏面側の金属配線を接続するという特別なプロセス技術の確立が必要となる。一般に窒化物半導体の結晶成長に広く用いられているサファイア基板を使用した場合、サファイア基板はドライエッチングでの加工が困難であり、上記の貫通孔いわゆるビアホールを形成することが不可能であるため、コプレーナ線路を用いて受動素子が作製され、準ミリ波帯用の集積回路が実現されている。前述の140GHzのfmaxを有するリセス構造電界効果トランジスタとコプレーナ線路を集積化した2段増幅器が作製され、21.6GHzにて13dBの高利得と広帯域動作及び優れた歪特性が確認されている（非特許文献３を参照。）。
【非特許文献１】T.Murata et al., IEEE Trans. Electron Devices, 52 (2005) 1042.
【非特許文献２】M.Higashiwaki et al., Jpn. J.Appl. Phys., 44 (2005) L475.
【非特許文献３】M.Nishijima et al., 2005 IEEE MTT-S IMS Digest, Session TU4B.
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
しかしながら、従来のGaN系電界効果トランジスタ集積回路ではコプレーナ線路を用い
ており、グランドをチップ表面側にて形成しているため小チップ面積化に限界があるという課題があった。また、線路両側方のグランドを同電位にするために、さらにエアブリッジ構造などの配線を施す必要があるため、製造プロセスがかえって複雑になるという課題もあった。また、サファイア基板を用いているため放熱に限界があり、高出力動作時の特性向上に限界があるということも課題であった。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
本発明の電界効果トランジスタ集積回路及びその製造方法によれば、結晶成長に用いた基板に貫通孔を形成することなく、マイクロストリップ線路を容易に形成できるので、より小さなチップ面積で電界効果トランジスタ集積回路を実現することが可能となる。さらに、前記マイクロストリップ線路を構成する配線金属と導電性材料の間に低誘電率膜を挿入することで、より導体損失の小さなマイクロストリップ線路を実現できる。また、電界効果トランジスタ集積回路を放熱に優れた基板に接着させ、放熱に優れた集積回路を実現できる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
図３は第２の実施例における、エピタキシャル成長に用いた基板を分離除去し形成する窒化物半導体を用いた電界効果トランジスタの構造を示している。ここでは例えば厚さ150μm以上の半絶縁性SiC基板の上にAu/AuSn/Au電極が形成されており、この電極はAuメッキにより構成されるドレイン及びゲート電極の配線金属と接続されている。これらの配線金属より上方にSiNパッシベーション膜、電界効果トランジスタを構成する電極、n型AlGaN層、アンドープGaN層、AlNバッファ層、BCB膜、表面側のソース配線金属がこの順に形成されており、前記n型AlGaN層の一部の表面が例えば選択酸化やイオン注入により高抵抗化されている。さらに、前記SiN膜にドレイン及びゲート電極下方にて貫通穴が形成され、前記Au/AuSn/Au電極と前記ソース及びドレイン電極が電気的に接続されている。前記AlNバッファ層、アンドープGaN及びｎ型AlGaN層にソース電極の上方にて貫通穴が形成され、その上方にソース電極用Auメッキ配線が形成されている。Au/AuSn/Au電極をチップの外部へ引き出し電界効果トランジスタを形成する。電極を引き出す形態としては上方の電界効果トランジスタの面積を下方の半絶縁性SiC基板の面積を小さくして引き出し部分を設ける、あるいは半絶縁性SiC基板にも貫通孔を設けてSiC基板の裏面側にも電極パターンを形成することが考えられる。ここでは前記ｎ型AlGaN層あるいは前記高抵抗化領域上に配線金属を形成し、前記ソース電極用Auメッキとの間にマイクロストリップ線路を形成し、これを前記電界効果トランジスタの一つあるいは複数個と組み合わせてミリ波集積回路を形成する形でも良い。本実施例においては、BCB膜を厚膜化することで寄生容量を低減できるので、高周波特性に優れた電界効果トランジスタを実現することが可能となる。また、エピタキシャル成長に用いた基板に貫通孔を開けることなくエピタキシャル成長層のみに貫通孔を開ける工程のみでマイクロストリップ線路を実現でき、より簡便に小さなチップ面積で高周波集積回路を形成できる。BCBは前述の通り低誘電率であるため、より導体損失の小さなマイクロストリップ線路を実現できる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
図５は第３の実施例における、エピタキシャル成長に用いた基板を分離除去し形成する窒化物半導体を用いた電界効果トランジスタの構造を示している。ここでは例えば厚さ150μm以上のSi(100)基板の上にAu/AuSn/Au電極、ソース電極用Auメッキ配線、アンドープGaN層、n型AlGaN層がこの順に形成されており、n型AlGaN層とアンドープGaN層の一部に高抵抗化領域が、n型AlGaN層表面にソース・ドレイン及びゲート電極が形成されている。前記ソース電極とソース電極用Auメッキ配線はアンドープGaN層及びn型AlGaN層内に形成された貫通孔を介して接続されている。ｎ型AlGaN層に接する形で形成された電極及びｎ型AlGaN層の上部にSiN膜が形成され、前記SiN膜にドレイン電極及びゲートパッド電極上部にて開口部が形成されている。この開口部を介して、SIN表面にドレイン電極用Auメッキ配線とゲート電極用Auメッキ配線が形成されている。これらの配線金属は前記ソース電極用Auメッキとの間にマイクロストリップ線路を形成し、これを前記電界効果トランジスタの一つあるいは複数個と組み合わせてミリ波集積回路を形成する形でも良い。本実施例においては、サファイア基板を分離しSi基板上に転写することで放熱に優れた電界効果トランジスタを実現することが可能となる。また、エピタキシャル成長に用いた基板に貫通孔を開けることなくエピタキシャル成長層のみに貫通孔を開ける工程のみでマイクロストリップ線路を実現でき、より簡便に小さなチップ面積で高周波集積回路を形成できる。