(57)【特許請求の範囲】
【請求項１】
ビット線と、前記ビット線と平行する方向に配置された第１信号線及び第２信号線と、前記ビット線を前記第１信号線又は前記第２信号線の何れか一方に接続制御するための第１スイッチ回路及び第２スイッチ回路と、前記第１信号線と前記第２信号線との間に配置されるメモリセルと、を有し、
前記メモリセルはソース・ドレイン経路が直列接続される第１トランジスタと電荷蓄積領域を有する第２トランジスタとを有し、半導体基板上に形成した前記第１トランジスタの拡散層領域が前記第１信号線に接続され、同半導体基板上に形成した前記第２トランジスタの拡散層領域が前記第２信号線に接続された不揮発性記憶装置の書込み方法であって、
書込み動作に際して、前記第２スイッチ回路をオフ状態として前記第２信号線に所定の第１電圧を印可すると共に、前記第１スイッチ回路をオン状態として前記ビット線に書込みデータに応じた書込み値電圧又は前記書込み値電圧よりも高い非書込み値電圧を印可し、それを前記第１信号線に伝播させ、前記第２トランジスタのゲート電極に書込み値電圧を印加し、前記第１トランジスタのゲート電極に前記書込み値電圧と非書込み値電圧の間の電圧を印加することにより、前記メモリセルが書込対象となる場合は前記第１トランジスタがオン状態となり、前記第１信号線と前記第２信号線との間を前記第１トランジスタと前記第２トランジスタを介して電流が流れることにより前記第２トランジスタの電荷蓄積領域に電荷が注入され、前記メモリセルが書込み非対象となる場合は前記第１トランジスタがオフ状態となり、前記第１信号線と前記第２信号線との間に前記第１トランジスタと前記第２トランジスタを介して電流が流れないことにより前記第２トランジスタの電荷蓄積領域に電荷が注入されないことで情報の記憶を可能とする不揮発性記憶装置の書込み方法。
【請求項２】
ベリファイ動作に際して、前記第１スイッチ回路をオン状態とし前記第２スイッチ回路をオフ状態とすることにより前記ビット線と前記第１信号線とを接続状態として、書込み非対象の前記メモリセルに接続されるビット線に印加された前記書込みデータに応じた電圧を前記ビット線に印可し、前記第１トランジスタのゲート電極に前記ビット線に印加されている電圧との関係においてオン状態となる電圧を印可し、前記第２トランジスタのゲート電極には読出し電圧を印加することにより前記第２トランジスタのオン状態に応じた前記ビット線の電圧レベルを検出することにより、当該メモリセルの書込み完了を判定し、
前記書込み動作の後、前記ベリファイ動作の前において前記ビット線はディスチャージされることを特徴とする請求項１に記載の不揮発性記憶装置の書込み方法。
【請求項３】
前記ビット線と平行する方向に配置された第３信号線をさらに有し、前記第２信号線と前記第３信号線との間に第２メモリセルが配置され、
前記第２信号線に前記第２メモリセルの前記第１トランジスタが接続され、前記第３信号線に前記第２メモリセルの前記第１トランジスタが接続され、
前記第２メモリセルへの書込み動作において、前記第１スイッチ回路に代えて前記第２スイッチ回路をオン状態とすることにより前記ビット線に印可した電圧を前記第１信号線に伝播させ、前記第３信号線に前記第１電圧を印可し、
前記第２メモリセルへのベリファイ動作において、前記第１スイッチ回路に代えて前記第２スイッチ回路をオン状態とすることにより前記ビット線と前記第２信号線とを接続状態とすることを特徴とする請求項２に記載の不揮発性記憶装置の書込み方法。
【請求項４】
前記第２信号線と前記第３信号線には第３スイッチ回路と第４スイッチ回路とを有し、前記第３スイッチ回路と前記第４スイッチ回路との一方がオン状態となることにより、前記第１電圧を前記第２信号線と前記第３信号線との一方に印加することを特徴とする請求項３に記載の不揮発性記憶装置の書込み方法。
【請求項５】
前記メモリセルは多値記憶可能であり、前記ベリファイ動作において前記第２トランジスタのゲート電極に印加される読出し電圧を変化させることにより前記メモリセルに書き込まれた多値情報を弁別することを特徴とする請求項４に記載の不揮発性記憶装置の書込み方法。
【請求項６】
前記ベリファイ動作による前記メモリセルの書込み完了判定において、書込み未完了と判定されることに応じて前記書込み動作を繰り返すことを特徴とする請求項２または３のいずれかに記載の不揮発性記憶装置の書込み方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的に書込み消去可能な不揮発性メモリにおける書込み制御方式に適用して有効な技術に関し、例えば所定の単位で一括してデータの消去が可能なフラッシュメモリに利用して有効な技術に関する。
【０００２】
【従来の技術】
フラッシュメモリは、コントロールゲートおよびフローティングゲートを有する２層ゲート構造のＭＯＳＦＥＴからなる不揮発性記憶素子をメモリセルとして使用している。従来、フラッシュメモリにおける書き込み方式には、ＦＮトンネル現象を利用する方式とホットエレクトロンを利用する方式とがある。ＦＮトンネル現象を利用する方式は、コントロールゲートと基板（もしくはウェル領域）との間またはコントロールゲートとソースまたはドレインとの間に電圧を印加してＦＮトンネル現象を利用してフローティングゲートに電荷を注入させたり放出させたりしてしきい値を変化させる方式である。
【０００３】
一方、ホットエレクトロンを利用する方式は、コントロールゲートに高電圧を印加した状態でソース・ドレイン間に電流を流してチャネルで発生したホットエレクトロンをフローティングゲートに注入してしきい値を変化させる方式である。なお、ホットエレクトロン方式の場合、フローティングゲートからの電荷の引き抜きは一般にＦＮトンネルで行なう。また、いずれの書込み方式を採用する場合も、フラッシュメモリにおけるデータの消去は、１本のワード線に接続されたメモリセル（セクタ）またはウェル領域やソース線を共通にする複数のセクタ（ブロック）を単位として行なわれるように構成されることが多い。
【０００４】
【発明が解決しようとする課題】
図１６に、従来のＦＮトンネルによる書込み方式におけるメモリセルへの印加電圧の例（書込みによりメモリセルのしきい値を高くする方式）を示す。このうち（Ａ）は選択すなわち書込みを行なうメモリセルの印加電圧、（Ｂ）は非選択すなわち書込みを行なわないメモリセルの印加電圧である。同図に示されているように、選択メモリセルのソースおよびドレインには０Ｖの電圧が印加される一方、非選択メモリセルのソースおよびドレインには５Ｖの書込み阻止電圧が印加される。
【０００５】
ところで、フラッシュメモリには、図１７（Ａ）のような記憶素子Ｑｍが直列に接続されたＮＡＮＤ型と呼ばれるメモリアレイと、図１７（Ｂ）のような記憶素子Ｑｍが並列に接続されたＡＮＤ型と呼ばれるメモリアレイとがある。
【０００６】
このうちＡＮＤ型のメモリアレイにおいては、図１７（Ｂ）に示されているように、記憶素子Ｑｍのドレインが接続されたローカルビット線ＬＢＬが選択ＭＯＳＦＥＴ  Ｑｓを介して主ビット線ＧＢＬに接続されるように構成されることが多い。かかるメモリアレイにおいて、図１６のような書込み方式を採用した場合、書込みデータに応じて主ビット線およびローカルビット線を介して記憶素子Ｑｍに５Ｖのような書込み阻止電圧を印加させるようにすると、メモリアレイの記憶容量が増加するほどビット線の長さが長くなりビット線の数も多くなるため、ビット線の負荷容量が大きくなりビット線が所定の電位に到達するまでの時間が長くなって書込み所要時間が長くなるとともに、消費電力も多くなるという課題がある。
【０００７】
また、書込み阻止電圧を昇圧回路のような内部電源回路で発生するものにおいては、ビット線の負荷容量が大きくなると内部電源回路の電源供給能力を大きくする必要があるため、回路の占有面積が大きくなってチップサイズを増大させてしまう。さらに、ＦＮトンネルによる書込み方式を採用した場合、メモリセル間の絶縁のためセル間に素子分離領域を設ける必要があるとともに、ホットエレクトロン方式に比べてメモリセルを構成する素子の耐圧を高くする必要があるため微細化が困難となり集積度が上がらないという不具合もある。
【０００８】
この発明の目的は、トータルの書込み所要時間を短縮可能なフラッシュメモリのような不揮発性記憶装置を提供することにある。
【０００９】
この発明の他の目的は、消費電力を低減可能なフラッシュメモリのような不揮発性記憶装置を提供することにある。
【００１０】
この発明のさらに他の目的は、メモリアレイの集積度を向上させることができる不揮発性記憶装置を提供することにある。
【００１１】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１３】
すなわち、複数のワード線およびビット線と、前記ワード線のいずれかに接続されたメモリセルが複数個並列に接続されてなる複数のメモリセル列とを備え、前記各メモリセル列の第１の共通接続ノードは第１のスイッチ手段を介して前記ビット線に接続可能にされ、前記メモリセル列の第２の共通接続ノードは第２のスイッチ手段を介して共通電圧供給線に接続可能にされたメモリアレイを有する不揮発性記憶装置の書込み方法において、書込み動作に際して前記第２のスイッチ手段を介して前記メモリセル列の第１の共通接続ノードに前記ビット線と反対側の前記共通電圧供給線から書込みのための第１の電圧を充電した後に、前記ビット線には書込みデータに応じて前記第１の電圧よりも小さな第２の電圧を選択的に印加するとともに前記第１および第２のスイッチ手段を制御して書込みを行ないたい選択メモリセルには電流を流し充電した第１の電圧を放電し、書込みを行ないたくない非選択メモリセルには電流を流さないようにした後に前記ワード線のいずれかに書込みのための第３の電圧を印加して選択的にメモリセルに対して書込みを行なうようにしたものである。
【００１４】
より具体的には、複数のメモリセルがローカルビット線とローカルドレイン線との間に並列に接続されてなるいわゆるＡＮＤ型のメモリアレイを有する不揮発性記憶装置において、ローカルビット線とローカルドレイン線との間を短絡可能なスイッチＭＯＳＦＥＴを設けて共通ドレイン線側（主ビット線の反対側）から書込み阻止電圧を供給してローカルビット線およびローカルドレイン線をプリチャージした後、書込みデータに応じて主ビット線に０Ｖまたは前記書込み阻止電圧よりも小さな電圧を印加し、ローカルビット線と主ビット線との間の選択ＭＯＳＦＥＴのゲートに上記主ビット線の印加電圧と同程度の電圧を印加して選択ＭＯＳＦＥＴを選択的に導通させて書込みを行いたい選択メモリセルが接続されているローカルビット線のプリチャージ電荷を主ビット線側に引き抜いてから、ワード線に書込み電圧を印加して書込みを行ないたい選択メモリセルにＦＮトンネルにより電子をフローティングゲートに注入させるようにしたものである。
【００１５】
上記した手段によれば、書込みに際して予め書込み阻止電圧までプリチャージする必要があるのは比較的寄生容量の小さなローカルビット線とローカルドレイン線であり、主ビット線は書込み阻止電圧よりも小さな電圧まで上げてやれば良いので、主ビット線を予め書込み阻止電圧までプリチャージする従来方式に比べて、主ビット線をプリチャージするのに要する時間を短縮して書込み速度を速くすることができるとともに書込み時における内部電源回路の負荷容量を低減し消費電力を大幅に少なくすることができる。
【００１６】
また、上記の場合に、前記第３のスイッチ手段としての選択ＭＯＳＦＥＴを導通させる制御信号の電位は、書込みデータに応じて前記ビット線に印加される前記第２の電圧と同一かより高いレベルとする。これにより、前記第３のスイッチ手段としての選択ＭＯＳＦＥＴを、選択的に電圧が印加されたビット線に対応して選択的に導通させて、ローカルビット線の書込み電圧を選択的に引き下げて所望のメモリセルに対してのみ書込みを行なわせることができる。
【００１７】
さらに、前記書込み動作後に、前記ビット線を放電するとともに前記共通電圧供給線の電位を接地電位に切り換えて、前記第１および第２のスイッチ手段としての選択ＭＯＳＦＥＴを導通させて前記第１の共通接続ノードとしてのローカルビット線および前記第２の共通接続ノードとしてのローカルドレイン線を放電した後に書込みベリファイのための読出し動作に移行するようにする。これにより、書込みベリファイのための読出し動作への移行制御が簡単になるとともに、書込み動作後に速やかにベリファイ読出し動作へ移行することができる。
【００１８】
また、前記メモリセルが、ローカルビット線もしくはローカルドレイン線間に直列形態に接続されたスイッチ素子と記憶素子とから構成されているいわゆるＡＧ―ＡＮＤ型の不揮発性記憶装置において、書込み動作に際して前記スイッチ素子をオフさせた状態で主ビット線と反対側の前記ローカルドレイン線に共通電圧供給線から書込みのための比較的高い電圧を供給するとともに、前記主ビット線および該主ビット線に接続されたローカルビット線には書込みデータに応じて比較的小さな電圧を選択的に印加して充電した後に、前記ワード線のいずれかに書込みのための高電圧を印加するとともに前記記憶素子と直列のスイッチ素子を導通させて、書込みを行ないたい選択メモリセルには電流を流し、書込みを行ないたくない非選択メモリセルには電流を流さないようにして選択的にメモリセルに対して書込みを行なうようにした。
【００１９】
上記した手段によっても、書込みに際して予め比較的高い書込み電圧までプリチャージする必要があるのは比較的寄生容量の小さなローカルドレイン線であり、主ビット線およびローカルビット線はローカルドレイン線の書込み電圧よりも小さな電圧まで上げてやれば良いので、主ビット線を予め書込みドレイン電圧までプリチャージする従来方式に比べて、主ビット線をプリチャージするのに要する時間を短縮して書込み速度を速くすることができるとともに、書込み時における内部電源回路の負荷容量を低減し消費電力を大幅に少なくすることができる。
【００２０】
また、前記書込み動作時に前記記憶素子と直列のスイッチ素子を導通させる制御信号の電位は前記ビット線に印加される電圧とほぼ同一のレベルとする。これにより、記憶素子と直列のスイッチ素子を、選択的に電圧が印加された主ビット線に対応して選択的に導通させて、所望のメモリセルに対してのみ書込みを行なわせることができる。
【００２１】
さらに、前記書込み動作後に、前記ビット線を放電するとともに前記共通電圧供給線の電位を接地電位に切り換えて、前記第１の共通接続ノードおよび前記第２の共通接続ノードとしてのローカルドレイン線を放電した後に書込みベリファイのための読出し動作に移行するようにする。これにより、書込みベリファイのための読出し動作への移行制御が簡単になるとともに、書込み動作後に速やかにベリファイ読出し動作へ移行することができる。
【００２２】
また、前記ビット線（主ビット線）には前記第１のスイッチ手段を介して２つのメモリセル列が接続可能にされているものにおいて、奇数番目のメモリセル列の前記第１の共通接続ノードを前記第１のスイッチ手段により前記ビット線に接続させるときは前記第２のスイッチ手段により前記第２の共通接続ノードを前記共通電圧供給線に接続させるとともに、偶数番目のメモリセル列の前記第２の共通接続ノードを前記第１のスイッチ手段により前記ビット線に接続させるときは前記第１のスイッチ手段により前記第２の共通接続ノードを前記共通電圧供給線に接続させるようにする。これにより、奇数列のメモリセル列と偶数列のメモリセル列に対してビット線の共通化が可能になり、トータルのビット線の数さらにはビット線の容量を減らし、さらに書込み速度を速くすることができるとともに、消費電力を低減することができる。
【００２３】
さらに、前記選択ワード線に接続されている全メモリセル列を対象にして同時に消去動作を行なうものにおいて、前記選択ワード線に接続されている奇数列目の全メモリセル列または偶数列目の全メモリセル列を対象にしてそれぞれ同時に前記書込み動作を行なうようにする。これにより、奇数列目のメモリセル列と偶数列目のメモリセル列に対してビット線の共通化を図っても、消去は１本の選択ワード線に接続されている全メモリセル列を対象にして同時に消去動作を行なうことができる。
【００２４】
また、前記選択メモリセルの書込み電流や書込みベリファイのための読出し電流が流される方向は、読出し時に選択メモリセルに電流が流される方向と同一となるようにする。これにより、電流の流れる方向によってメモリセルのしきい値が異なってしまうのを回避して、正確なデータの読出しが可能となる。
【００２５】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００２６】
図１は、本発明を適用して好適な不揮発性記憶装置としてのフラッシュメモリの一例のブロック図を示す。特に制限されるものでないが、図１のフラッシュメモリは１つのメモリセルに２ビットのデータを記憶可能な多値メモリとして構成され、単結晶シリコンのような１個の半導体チップ上に形成される。
【００２７】
特に制限されるものでないが、図１のフラッシュメモリでは、メモリアレイ１０は２つのメモリマットＭＡＴ−Ｕ，ＭＡＴ−Ｄで構成され、２つのマット間に各マット内のビット線ＢＬに接続され読出し信号の増幅およびラッチやビット線のプリチャージ等を行なうセンスラッチ回路１１が配置されている。以下、このセンスラッチ回路１１の増幅動作とラッチ動作を行なう部分をセンスラッチと称し、ＳＬＴと記す。また、マットの外側すなわちビット線ＢＬを挟んでセンスラッチ回路１１と反対側にそれぞれ書込み、読出しデータを一時保持したりビット線のプリチャージ等を行なうデータラッチ回路１２ａ，１２が配置されている。
【００２８】
以下、このデータラッチ回路１２ａ，１２ｂのラッチ動作を行なう部分をデータラッチと称し、ＤＬＴと記す。なお、本明細書においては、特に断わらない限り、ビット線とはセンスアンプに接続される主ビット線を意味する。これに対して、ローカルビット線とは選択スイッチおよび主ビット線を介して間接的にセンスアンプに接続されるものを指す。
【００２９】
図１の実施例において、メモリマットＭＡＴ−Ｕ，ＭＡＴ−Ｄにはそれぞれ、フローティングゲートとコントロールゲートとを有する２層ゲート構造のＭＯＳＦＥＴにより構成されたメモリセルがマトリックス状に配置され、同一行のメモリセルのコントロールゲートは連続して形成されてワード線ＷＬを構成し、同一列のメモリセルのドレインは共通のビット線ＢＬに接続可能にされている。
【００３０】
また、メモリアレイ１０には、各メモリマットＭＡＴ−Ｕ，ＭＡＴ−Ｄに対応してそれぞれＸ系のアドレスデコーダ（ワードデコーダ）１３ａ，１３ｂが設けられている。該デコーダ１３ａ，１３ｂにはデコード結果に従って各メモリマット内の１本のワード線ＷＬを選択レベルに駆動するワードドライブ回路が含まれる。
【００３１】
１４ａ，１４ｂ，１４ｃはＹ系のアドレスをデコードするデコーダ回路である。図１には示されていないが、このデコーダの出力によって選択的にオン、オフされてセンスラッチ回路１１やデータラッチ回路１２ａ，１２ｂのラッチを選択するＹゲート（カラムスイッチ）は、センスラッチ回路１１やデータラッチ回路１２ａ，１２ｂ内に設けられている。また、１５ａ，１５ｂは、外部から供給される書込みデータを上記データラッチ１２ａ，１２ｂに渡したり、データラッチ１２ａ，１２ｂにラッチされた読出しデータを増幅したりするメインアンプである。
【００３２】
図１のフラッシュメモリは、特に制限されないが、外部のコントロール装置から与えられるコマンド（命令）を解釈し当該コマンドに対応した処理を実行すべくメモリ内部の各回路に対する制御信号を順次形成して出力する制御回路（シーケンサ）２０を備えており、コマンドが与えられるとそれを解読して自動的に対応する処理を実行するように構成されている。前記制御回路２０は、例えばコマンドを実行するのに必要な一連のマイクロ命令群が格納されたＲＯＭ（リード・オンリ・メモリ）２１を備え、マイクロ命令が順次実行されてチップ内部の各回路に対する制御信号を形成するように構成される。
【００３３】
また、上記制御回路２０は、内部の状態を反映するステータスレジスタ２２を備え、このステータスレジスタ２２の状態に応じて外部からのアクセスが可能か否か示すレディ／ビジー信号Ｒ／Ｂが生成されて外部へ出力される。さらに、この実施例のフラッシュメモリには、発振回路２３が設けられ、制御回路２０はこの発振回路２３で生成されたシステムクロック信号φｓに同期して動作するように構成されている。
【００３４】
また、図１の多値フラッシュメモリには、外部から入力されるデータ信号やアドレス信号、制御信号を取り込んだり、メモリアレイから読み出されたデータ信号や前記ステータスレジスタ２２の内容等を外部へ出力するための入出力バッファ回路３１、外部から入力されるアドレス信号を取り込んでカウントアップ動作しＹ系のアドレスを発生するアドレスカウンタ３２、外部から入力された２ビットの書込みデータを多値書込みのために変換し変換後のデータをメインアンプ１５ａ，１５ｂに振り分けたりメインアンプ１５ａ，１５ｂで増幅された読出しデータを逆変換したりするデータ制御回路３３、前記制御回路２０からの制御信号に基づいて前記センスラッチ回路１１やデータラッチ回路１２ａ，１２ｂに対する動作タイミング信号を生成して供給するタイミング制御回路３４、センスラッチ回路１１により読み出されたデータに基づいて書込みが終了したか判定を行なうオール判定回路３５、メモリアレイ１０への書込みや消去に使用される高電圧を発生する電源回路４０等が設けられている。なお、この実施例では、上記データとコマンド、アドレスは、共通の入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から前記入出力バッファ回路３１により時分割で入出力されるように構成されている。
【００３５】
前記電源回路４０は、書込み電圧等の基準となる電圧を発生する基準電圧発生回路４１や外部から供給される電源電圧Ｖccに基づいて書込み電圧、消去電圧、読出し電圧、ベリファイ電圧等チップ内部で必要とされる電圧を発生するチャージポンプなどの昇圧回路からなる内部電源発生回路４２、メモリの動作状態に応じてこれらの電圧の中から所望の電圧を選択してＸデコーダ１３ａ，１３ｂ等に供給する電源切替え回路４３、これらの回路を制御する電源制御回路４４等からなる。なお、図１において、５１は外部から例えば５Ｖあるいは３．３Ｖのような電源電圧Ｖccが印加される電源電圧端子、５２は同じく接地電位Ｖssが印加される電源電圧端子（グランド端子）であり、電源回路からの電源を受ける回路を除くメモリアレイの周辺回路は電源電圧Ｖｃｃで動作する。
【００３６】
外部のＣＰＵなどのコントロール装置から前記フラッシュメモリに入力される制御信号としては、例えばリセット信号ＲＥＳやチップ選択信号ＣＥ、書込み制御信号ＷＥ、出力制御信号ＯＥ、コマンドもしくはデータ入力かアドレス入力かを示すためのコマンドイネーブル信号ＣＤＥ、システムクロックＳＣ等がある。コマンドとアドレスはコマンドイネーブル信号ＣＤＥと書込み制御信号ＷＥとに従って、制御回路２０とアドレスカウンタ３２にそれぞれ取り込まれ、書込みデータはコマンドイネーブル信号ＣＤＥがコマンドもしくはデータ入力を示しているときに、システムクロックＳＣが入力されることでこのクロックに同期してデータ制御回路３３に取り込まれる。
【００３７】
図２には本発明を適用して好適なメモリアレイ１０の具体例（いわゆるＡＮＤ型）を示す。図２には、２つのメモリマットで構成されている実施例のメモリアレイ１０のうち、片方のメモリマットの具体例が示されている。同図に示すように、各メモリマットは、列方向に配列され各々ソースおよびドレインが共通接続された並列形態のｎ個（例えば２５６個）のメモリセル（フローティングゲートを有するＭＯＳＦＥＴ）ＭＣ１〜ＭＣｎからなるメモリ列ＭＣＣが行方向（ワード線ＷＬ方向）および列方向（ビット線ＧＢＬ方向）にそれぞれ複数個配設されている。特に制限されるものでないが、１本のワード線には約１万６千個のメモリセルが接続される。
【００３８】
センスラッチＳＬＴの一方の入出力ノードには、伝送ＭＯＳＦＥＴ  Ｑｔ１１，Ｑｔ１２……を介して一方のメモリマットの主ビット線ＧＢＬ１１，ＧＢＬ１２，……が接続され、センスラッチＳＬＴの他方の入出力ノードには、伝送ＭＯＳＦＥＴ  Ｑｔ２１，Ｑｔ２２……を介して一方のメモリマットの主ビット線ＧＢＬ２１，ＧＢＬ２２，……が接続され、両方のメモリマットの主ビット線の電位差で読出しデータをセンスするように構成されている。
【００３９】
各メモリ列ＭＣＣは、ｎ個のメモリセルＭＣ１〜ＭＣｎおよび１個のショートＭＯＳＦＥＴ  Ｑｓｔのソースおよびドレインがそれぞれ共通のローカルビット線ＬＢＬおよび共通のローカルドレイン線ＬＤＬに接続され、ローカルビット線ＬＢＬは選択ＭＯＳＦＥＴ  Ｑｓｂを介して主ビット線ＧＢＬに、またローカルドレイン線ＬＤＬは選択ＭＯＳＦＥＴ  Ｑｓｄを介して共通ドレイン線ＣＤＬに接続可能にされている。メモリアレイが複数のブロックに分割され、各ブロックごとに設けられたローカルビット線ＬＢＬが選択ＭＯＳＦＥＴ  Ｑｓｂを介して主ビット線ＧＢＬに接続される構成にされることにより、ローカルビット線ＬＢＬのプリチャージに要する消費電力を低減することができる。
【００４０】
ローカルビット線ＬＢＬおよびローカルドレイン線ＬＤＬを共通にする上記複数のメモリ列のうちワード線方向に配設されているもの（これを１ブロックと称する）は半導体基板上の同一のウェル領域ＷＥＬＬ内に形成され、データ消去時にはそのウェル領域ＷＥＬＬおよびローカルドレイン線ＬＤＬに０Ｖのような電位を与え、ウェル領域を共通にするワード線に−１６Ｖのような負電圧を印加して、ＦＮトンネル現象を利用してブロック内のメモリセルのフローティングゲートから負電荷を引き抜くことで、セクタ単位もしくはブロック単位で一括消去が可能にされている。
【００４１】
なお、データ消去時には切替えスイッチＳＷ１が接地電位側に接続されて、共通ドレイン線ＣＤＬを介して各メモリセルのドレインに０Ｖの電位が印加されるように構成されている。このとき、ビット線側の選択ＭＯＳＦＥＴ  Ｑsｂはオフされ、ショートＭＯＳＦＥＴ  Ｑｓｔはオンされ、ローカルビット線ＬＢＬはオン状態にされたショートＭＯＳＦＥＴ  Ｑｓｔを通してソース側の電圧が伝えられることで０Ｖのような電位にされる。
【００４２】
図３には本実施例のＡＮＤ型メモリアレイにおける書込み動作の手順が、また図４にはそのタイミングチャートが示されている。
【００４３】
図３に示されているように、データ書込み時には、ローカルビット線ＬＢＬ上の選択ＭＯＳＦＥＴ  Ｑｓｂをオフさせた状態で、先ず制御信号ＳＨｉを５Ｖのような選択レベルに立ち上げてショートＭＯＳＦＥＴ  Ｑｓｔをオンさせる（ステップＳ１，タイミングｔ１）。続いて、切替えスイッチＳＷ１をドレイン充電電圧Ｖｗｄ側に接続させた状態で、制御信号ＳＤｉを５Ｖのような選択レベルに立ち上げて共通ドレイン側の選択ＭＯＳＦＥＴ  Ｑｓｄをオンさせる（ステップＳ２）。これによって、ローカルドレイン線ＬＤＬおよびローカルビット線ＬＢＬが例えば５Ｖのような電圧Ｖｗｄに充電される（ステップＳ３）。
【００４４】
次に、センスラッチＳＬＴに保持されている書込みデータに基づいて主ビット線ＧＢＬを選択的にプリチャージする（ステップＳ４）。具体的には、書込みを行ないたいメモリセルが接続された主ビット線ＧＢＬは０Ｖを保持させ、書込みを行なわないメモリセルが接続された主ビット線ＧＢＬは外部からの電源電圧Ｖｃｃよりも低い０．８Ｖのような電位にプリチャージする。
【００４５】
しかる後、制御信号ＳＤｉを０Ｖに立ち下げて共通ドレイン側の選択ＭＯＳＦＥＴ  Ｑｓｄをオフさせ、引き続き制御信号ＳＳｉを０．８Ｖのような選択レベルに立ち上げてローカルビット線側の選択ＭＯＳＦＥＴ  Ｑｓｂをオンさせる（ステップＳ５，タイミングｔ２）。すると、プリチャージされている主ビット線ＧＢＬの電位は０．８Ｖで、プリチャージされていない主ビット線ＧＢＬの電位は０Ｖであるので、プリチャージされていない主ビット線ＧＢＬに接続されている選択ＭＯＳＦＥＴ  Ｑｓｂはオンされるが、プリチャージされている主ビット線ＧＢＬに接続されている選択ＭＯＳＦＥＴ  Ｑｓｂはゲートとソースが同一電位であるためオンされない。そのため、プリチャージされている主ビット線ＧＢＬに対応するローカルビット線はドレイン充電電圧Ｖｗｄを保持し、プリチャージされていない主ビット線ＧＢＬに対応するローカルビット線は０Ｖにディスチャージされる。
【００４６】
次に、制御信号ＳＨｉと制御信号ＳＳｉを０Ｖに立ち下げてショートＭＯＳＦＥＴ  Ｑｓｔとローカルビット線側の選択ＭＯＳＦＥＴ  Ｑｓｂをオフさせる（ステップＳ６，タイミングｔ３）。それから、ワード線に１４Ｖのような書込み電圧を印加する（ステップＳ７，タイミングｔ４）。すると、非選択のローカルビット線はドレイン充電電圧Ｖｗｄを保持しているため、非選択メモリセルの基板−フローティングゲート間の電界が緩和されＦＮトンネル電流が流れず、メモリセルのしきい値は変化されない。
【００４７】
一方、選択ローカルビット線は０Ｖにディスチャージされているため、ＦＮトンネル電流により負電荷がフローティングゲートに注入されてメモリセルのしきい値が高くされる書込みが行なわれる（図４の期間Ｔ１）。
【００４８】
上記書込み動作が終了するとベリファイ読出し動作（ステップＳ８，期間Ｔ２）を行ない、メモリセルのしきい値ＶthがベリファイレベルＶwvよりも高くなったか否か判定する（ステップＳ９）。そして、しきい値ＶthがベリファイレベルＶwvよりも高くなっていれば書込み動作を終了し、しきい値ＶthがベリファイレベルＶwvよりも高くなっていないときはステップＳ１へ戻って再度書込みを行なう。
【００４９】
なお、上記ベリファイ読出しは、図４に示されているように、ワード線ＷＬと共通ドレイン線ＣＤＬの電位を立ち下げた後（タイミングｔ５）、制御信号ＳＤｉと制御信号ＳＳｉを立ち上げて選択ＭＯＳＦＥＴ  ＱｓｂとＱｓｄをオンさせ（タイミングｔ６）、ローカルビット線ＬＢＬとローカルドレイン線ＬＤＬをディスチャージさせる（期間Ｔ２１）。しかる後、制御信号ＳＤｉを立ち下げて選択ＭＯＳＦＥＴ  Ｑｓｂをオフさせ（タイミングｔ７）、センスラッチＳＬＴにより主ビット線ＧＢＬの電位を０．８Ｖ程度までプリチャージする（期間Ｔ２２）。
【００５０】
続いて、再び制御信号ＳＤｉを立ち上げて選択ＭＯＳＦＥＴ  Ｑｓｂをオンさせるとともに、ワード線ＷＬを立ち上げる（タイミングｔ８）。そして、選択ワード線に接続されているメモリセルのしきい値に応じてメモリセルに電流が流れて主ビット線ＧＢＬの電位が変化したか否かをセンスラッチＳＬＴにより増幅する（期間Ｔ２３）。その後、センスラッチＳＬＴの保持データをチェックしてすべての書込みが終了したか否かのオール判定を行なう（期間Ｔ２４）。
【００５１】
図５には本発明を適用して好適なメモリアレイ１０の他の実施例（いわゆるＡＧ−ＡＮＤ型）を示す。この実施例のメモリアレイは、同図に示すように、フローティングゲートを有する不揮発性記憶素子としてのＭＯＳＦＥＴ  Ｑｍと該記憶素子Ｑｍとチャネルが直列をなすように構成されたアシストゲートＭＯＳＦＥＴ  ＱａとによってメモリセルＭＣが構成されている。
【００５２】
かかる構成を有するｎ個（例えば２５６個）のメモリセルＭＣ１〜ＭＣｎが列方向に配列され各々記憶素子ＱｍのソースもしくはドレインとおよびアシストゲートＭＯＳＦＥＴ  Ｑａのドレインもしくはソースが共通接続された並列形態のメモリ列ＭＣＣが、行方向（ワード線ＷＬ方向）および列方向（ビット線ＧＢＬ方向）にそれぞれ複数個配設されて、メモリアレイが構成されている。
【００５３】
そして、同一行のメモリセルの記憶素子Ｑｍのゲートがワード線ＷＬを構成もしくはワード線に接続され、奇数番目のメモリ列のアシストゲートＭＯＳＦＥＴＱａのゲートには共通の制御信号ＡＧ０が、また偶数番目のメモリ列のアシストゲートＭＯＳＦＥＴ  Ｑａのゲートには共通の制御信号ＡＧ１が印加されて、制御されるように構成されている。
【００５４】
さらに、この実施例のメモリアレイにおいては、ローカルビット線とローカルドレイン線（もしくはローカルソース線）とを兼用するローカルドレイン線ＬＤＬがワード線と交差する方向に配設されている。そして、１本のローカルドレイン線ＬＤＬには、その両側に位置するメモリセルＭＣｉの記憶素子Ｑｍのソースもしくはドレインと、ＭＣｉ+1のアシストゲートＭＯＳＦＥＴ  Ｑａのドレインもしくはソースが接続されている。
【００５５】
そして、各ローカルドレイン線ＬＤＬの一端は選択ＭＯＳＦＥＴ  Ｑｓｂ１，Ｑｓｂ２……を介して２本ずつそれぞれ共通の主ビット線ＧＢＬ１，ＧＢＬ２……に接続可能にされているとともに、他端は選択ＭＯＳＦＥＴ  Ｑｓｄ１，Ｑｓｄ２……を介して共通ドレイン線（もしくは共通ソース線）ＣＤＬに接続可能にされている。また、ローカルドレイン線ＬＤＬを対応する主ビット線ＧＢＬに接続可能にする選択ＭＯＳＦＥＴ  Ｑｓｂ１，Ｑｓｂ２……のうち奇数番目のローカルドレイン線ＬＤＬ上の選択ＭＯＳＦＥＴ  Ｑｓｂと偶数番目のローカルドレイン線ＬＤＬ上の選択ＭＯＳＦＥＴ  Ｑｓｄは、異なる制御信号ＳＳ０ｉとＳＳ１ｉによりオン、オフ制御される。
【００５６】
一方、ローカルドレイン線ＬＤＬを共通ドレイン線ＣＤＬに接続可能にする選択ＭＯＳＦＥＴ  Ｑｓｄ１，Ｑｓｄ２……のうち奇数番目のローカルドレイン線ＬＤＬ上の選択ＭＯＳＦＥＴ  Ｑｓｂと偶数番目のローカルドレイン線ＬＤＬ上の選択ＭＯＳＦＥＴ  Ｑｓｄは、同時にハイレベルになることがない異なる制御信号ＳＤ０ｉとＳＤ１ｉによりオン、オフ制御されるように構成されている。さらに、制御信号ＳＳ０ｉ，ＳＳ１ｉとＳＤ０ｉ，ＳＤ１ｉも、ある１本のローカルドレイン線ＬＤＬ上に着目すると、主ビット線側の選択ＭＯＳＦＥＴ  Ｑｓｂと共通ドレイン線ＣＤＬ側の選択ＭＯＳＦＥＴ  Ｑｓｄを同時にオン状態にすることがないように形成される。
【００５７】
なお、共通ドレイン線ＣＤＬには切替えスイッチＳＷ２を介し手Ｖｓｓ（０Ｖ）または５Ｖのような書込み電圧Ｖｗｄが印加される。図５には示されていないが、隣接する２本のローカルドレイン線ＬＤＬが選択ＭＯＳＦＥＴ  Ｑｓｂを介して接続されている主ビット線ＧＢＬは、ワード線ＷＬと交差する方向に延設され、その一端は前記センスラッチＳＬＴに、また他端はデータラッチＤＬＴに接続される。
【００５８】
ここで、この実施例のＡＧ―ＡＮＤ型メモリアレイにおけるデータの書込み動作の原理を、図６を用いて説明する。この実施例のメモリアレイの書込みは、奇数番目の列のメモリセルの書込みと偶数番目の列のメモリセルの書込みとが、時分割で別々に行なわれる。
【００５９】
奇数番目の列のメモリセルへのデータの書込み時には、図６（Ａ）に示すように、奇数列目の主ビット線側の選択ＭＯＳＦＥＴ  Ｑｓｂ１，Ｑｓｂ３……をオンさせ、共通ドレイン線ＣＤＬ側の選択ＭＯＳＦＥＴ  Ｑｓｄ１，Ｑｓｄ３……をオフさせるとともに、偶数列目の主ビット線側の選択ＭＯＳＦＥＴ  Ｑｓｂ２，Ｑｓｂ４……をオフさせ、共通ドレイン線ＣＤＬ側の選択ＭＯＳＦＥＴ  Ｑｓｄ２，Ｑｓｄ４……をオンさせた状態で、共通ドレイン線ＣＤＬから５Ｖのような電圧Ｖｗｄを偶数番目のローカルドレイン線ＬＤＬ２，ＬＤＬ４……に印加する。
【００６０】
また、主ビット線ＧＢＬからは、書込みデータに応じてしきい値を変化させたいメモリセル（選択メモリセル）が接続されている主ビット線には０Ｖを、そしてしきい値を変化させたくないメモリセル（選択メモリセル）が接続されている主ビット線には０．８Ｖをそれぞれ印加して、オンされている奇数列目の選択ＭＯＳＦＥＴ  Ｑｓｂ１，Ｑｓｂ３……を介して奇数番目のローカルドレイン線ＬＤＬ１，ＬＤＬ３……に主ビット線の電圧を伝達する。さらにこのとき、制御信号ＡＧ０を０．６Ｖのような電位に立ち上げて奇数列目のメモリセルのアシストゲートＭＯＳＦＥＴ  Ｑａをオン状態にさせるとともに、ワード線を書込み選択レベルの１５Ｖのような高電圧に立ち上げる。
【００６１】
すると、選択メモリセル（例えばＭＣ１１）の記憶素子Ｑｍのソースとドレインには、奇数番目のローカルドレイン線ＬＤＬ１，ＬＤＬ３……から０Ｖが、また偶数番目のローカルドレイン線ＬＤＬ２，ＬＤＬ４……から５Ｖが供給される。そのため、選択メモリセル（ＭＣ１１）のコントロールゲートＣＧ、アシストゲートＡＧおよびソースＳ、ドレインＤへの印加電圧は図７（Ａ）のようになり、ビット線側から共通ドレイン線側へ向かってドレイン電流が流れて発生したホットエレクトロンがフローティングゲートＦＧに注入されてしきい値が変化する。
【００６２】
一方、非選択メモリセル（例えばＭＣ３１）の記憶素子Ｑｍのソースとドレインには、奇数番目のローカルドレイン線ＬＤＬ１，ＬＤＬ３……から０．８Ｖが、また偶数番目のローカルドレイン線ＬＤＬ２，ＬＤＬ４……から５Ｖが供給されるそのため、非選択メモリセル（ＭＣ３１）のコントロールゲートＣＧ、アシストゲートＡＧおよびソースＳ、ドレインＤへの印加電圧は図７（Ｂ）のようになり、ドレイン電流が流れずしきい値は変化しないこととなる。
【００６３】
偶数番目の列のメモリセルへのデータの書込み時には、図６（Ｂ）に示すように、偶数番目の主ビット線側の選択ＭＯＳＦＥＴ  Ｑｓｂ２，Ｑｓｂ４……をオンさせ、共通ドレイン線ＣＤＬ側の選択ＭＯＳＦＥＴ  Ｑｓｄ２，Ｑｓｄ４……をオフさせるとともに、奇数列目の主ビット線側の選択ＭＯＳＦＥＴ  Ｑｓｂ１，Ｑｓｂ３……をオフさせ、共通ドレイン線ＣＤＬ側の選択ＭＯＳＦＥＴ  Ｑｓｄ１，Ｑｓｄ３……をオンさせた状態で、共通ドレイン線ＣＤＬから５Ｖのような電圧を偶数番目のローカルドレイン線ＬＤＬ１，ＬＤＬ３……に印加する。そして、その後は奇数列目のメモリセルへのデータの書込みと同様の動作により、選択メモリセルのしきい値を変化させ、非選択メモリセルのしきい値は変化させないようにすることができる。
【００６４】
上記のように、この実施例のＡＧ―ＡＮＤ型メモリアレイにおいては、共通ドレイン線ＣＤＬおよびそれに接続されたローカルドレイン線ＬＤＬに比べて寄生容量がかなり大きい主ビット線ＧＢＬを書込みデータに応じて０．８Ｖにプリチャージするだけで良く、従来のように主ビット線を５Ｖのような電圧にプリチャージする必要がないので、ビット線の電圧立上げ時間を短縮できるとともに、消費電力を大幅に低減することができる。
【００６５】
しかも、ＡＧ―ＡＮＤ型メモリアレイにおいては、アシストゲートＭＯＳＦＥＴ  Ｑａにより隣接する記憶素子Ｑｍ間の電気的な分離を行なうことができ、通常のＡＮＤ型メモリアレイで隣接する記憶素子間の電気的な分離のために設けている分離領域が不要になるので、高集積化も達成される。具体的には、ＡＧ―ＡＮＤ型メモリアレイにおけるメモリセルは、図１５に示すような構造とすることができる。
【００６６】
図１５において、ＳＵＢは半導体基板、ＷＥＬＬはウェル領域、ＳＤはアシストゲートＭＯＳＦＥＴ  Ｑａおよび記憶素子Ｑｍのソース・ドレインとしての拡散領域で、この実施例ではローカルドレイン線ＬＤＬを兼ねている。また、ＡＧはアシストゲートＭＯＳＦＥＴ  Ｑａのゲート電極、ＦＧは記憶素子Ｑｍのフローティングゲート電極、ＷＬはワード線で記憶素子Ｑｍのコントロールゲート電極でもある。図１５より、ＡＧ―ＡＮＤ型メモリアレイにおいては、アシストゲートＡＧを０ＶにしてＭＯＳＦＥＴ  Ｑａをオフさせればコントロールゲート（ＷＬ）がハイレベルにされソース・ドレインＳＤ間に電位差があっても記憶素子Ｑｍに流れる電流を遮断できるので、記憶素子間の分離領域が不要になり、高集積化も達成されることが分かる。なお、ウェル領域ＷＥＬＬとゲート電極ＡＧ，ＦＧとワード線ＷＬとの間はそれぞれ絶縁膜により絶縁されている。
【００６７】
図８には本実施例のＡＧ−ＡＮＤ型メモリアレイにおける書込み動作の手順が、また図９にはそのタイミングチャートが示されている。以下、奇数列目のメモリセルにデータの書込みを行なう場合を例にとって説明する。
【００６８】
奇数列目のメモリセルにデータ書込み時には、先ずローカルビット線ＬＢＬ上の選択ＭＯＳＦＥＴ  Ｑｓｂ，Ｑｓｄをすべてオフさせた状態で、共通ドレイン線ＣＤＬにドレイン充電電圧Ｖｗｄを印加する（ステップＳ１１）。続いて、センスラッチＳＬＴに保持されている書込みデータに応じて主ビット線ＧＢＬを選択的にプリチャージする（ステップＳ１２）。具体的には、書込みを行ないたいメモリセルが接続された主ビット線ＧＢＬは０Ｖを保持させ、書込みを行なわないメモリセルが接続された主ビット線ＧＢＬは０．８Ｖのような電位にプリチャージする。
【００６９】
次に、制御信号ＳＳ０ｉとＳＤ０ｉを７Ｖのような選択レベルに立ち上げて、奇数番目のローカルビット線ＬＢＬ上の選択ＭＯＳＦＥＴ  Ｑｓｂと偶数番目のローカルビット線ＬＢＬ上の選択ＭＯＳＦＥＴ  Ｑｓｄをオンさせる（ステップＳ１３，タイミングｔ１１）。これによって、偶数番目のローカルドレイン線ＬＤＬはＶｗｄに充電され、奇数番目のローカルドレイン線ＬＤＬは書込みデータに応じて選択的に０．８Ｖに充電される。
【００７０】
しかる後、ワード線に１４Ｖのような書込み電圧を印加する（ステップＳ４，タイミングｔ１２）。また、書込み対象としている奇数列目のメモリセルに対応したアシストゲートを制御する制御信号ＡＧ０を０．６Ｖのような電圧に立ち上げる（ステップＳ５，タイミングｔ１３）。すると、プリチャージされている主ビット線ＧＢＬに接続された非選択のローカルドレイン線ＬＤＬの電位は０．８Ｖで、プリチャージされていない主ビット線ＧＢＬに接続された選択ローカルドレイン線ＬＤＬの電位は０Ｖであるので、０．８Ｖの電位のローカルドレイン線ＬＤＬに接続されているメモリセルのアシストゲートＭＯＳＦＥＴ  Ｑａはオンされないが、０Ｖの電位のローカルドレイン線ＬＤＬに接続されているメモリセルのアシストゲートＭＯＳＦＥＴ  Ｑａはオンされる。
【００７１】
そのため、オンされないアシストゲートＭＯＳＦＥＴ  Ｑａのメモリセルの記憶素子Ｑｍのチャネルには電流が流れず、メモリセルのしきい値は変化されない。一方、オンされたいアシストゲートＭＯＳＦＥＴ  Ｑａのメモリセルの記憶素子ＱｍのチャネルにはＱａ側に向かって電流が流れ、発生したホットエレクトロンがフローティングゲートに注入されてメモリセルのしきい値が高くされる書込みが行なわれる（期間Ｔ１１）。
【００７２】
上記書込み動作が終了すると、選択ワード線ＷＬの電位を選択レベルから０Ｖへ立ち下げるとともに、アシストゲートを制御する制御信号ＡＧ０および共通ドレイン線ＣＤＬの電位を０Ｖに立ち下げて、ローカルドレイン線ＬＤＬをリセットする動作（ステップＳ１６，期間Ｔ１２）。それから、ベリファイ動作（ステップＳ１７，期間Ｔ２０）を行ない、メモリセルのしきい値ＶthがベリファイレベルＶwv（例えば４Ｖ）よりも高くなったか否か判定する（ステップＳ１８）。そして、しきい値ＶthがベリファイレベルＶwvよりも高くなっていれば書込み動作を終了し、しきい値ＶthがベリファイレベルＶwvよりも高くなっていないときはステップＳ１１へ戻って再度書込みを行なう。
【００７３】
なお、上記ベリファイ読出しは、図９に示されているように、制御信号ＡＧ０を書込みの時の０．６Ｖよりも高い２Ｖに立ち上げてアシストゲートＭＯＳＦＥＴ  Ｑａを充分にオンさせた状態で制御信号ＳＳ０ｉとＳＤ０ｉを立ち下げ偶数番目のローカルビット線ＬＢＬ上の選択ＭＯＳＦＥＴ  Ｑｓｄをオフさせてから、センスラッチにより主ビット線ＧＢＬの電位を０．８Ｖ程度までプリチャージする（タイミングｔ１６，期間Ｔ２２）。
【００７４】
続いて、再び制御信号ＳＤ１ｉを立ち上げて偶数番目のローカルビット線ＬＢＬ上の選択ＭＯＳＦＥＴ  Ｑｓｄをオンさせるとともに、ワード線ＷＬを立ち上げる（タイミングｔ１７）。そして、選択ワード線に接続されているメモリセルのしきい値に応じてメモリセルに電流が流れて主ビット線ＧＢＬの電位が変化したか否かをセンスラッチにより増幅する（期間Ｔ２３）。その後、センスラッチの保持データをチェックしてすべての書込みが終了したか否かのオール判定を行なう（期間Ｔ２４）。
【００７５】
次に、この実施例のＡＧ―ＡＮＤ型メモリアレイにおけるデータの読出し動作の原理を、図１０を用いて説明する。この実施例のメモリアレイの読出しは、奇数番目の列のメモリセルの読出しと偶数番目の列のメモリセルの読出しとが、時分割で別々に行なわれる。ただし、１回１回の読出し動作のタイミングは、図９に示されているベリファイの場合と同様である。
【００７６】
奇数番目の列のメモリセルからのデータの読出し時には、図１０（Ａ）に示すように、偶数列目の主ビット線側の選択ＭＯＳＦＥＴ  Ｑｓｂ２，Ｑｓｂ４……をオフさせ、共通ドレイン線ＣＤＬ側の選択ＭＯＳＦＥＴ  Ｑｓｄ２，Ｑｓｄ４……をオンさせるとともに、奇数列目の主ビット線側の選択ＭＯＳＦＥＴ  Ｑｓｂ１，Ｑｓｂ３，Ｑｓｂ５……をオンさせ、共通ドレイン線ＣＤＬ側の選択ＭＯＳＦＥＴ  Ｑｓｂ１，Ｑｓｂ３，Ｑｓｂ５……をオフさせた状態で、共通ドレイン線ＣＤＬから０Ｖのような電圧を偶数番目のローカルドレイン線ＬＤＬ２，ＬＤＬ４……に印加する。
【００７７】
また、主ビット線は例えば０．８Ｖのような電位にそれぞれプリチャージして、オンされている奇数列目の選択ＭＯＳＦＥＴ  Ｑｓｂ１，Ｑｓｂ３，Ｑｓｂ５……を介して主ビット線ＧＢＬから奇数番目のローカルドレイン線ＬＤＬ１，ＬＤＬ３……に主ビット線の電圧を伝達する。さらにこのとき、制御信号ＡＧ０を立ち上げて奇数列目のメモリセルのアシストゲートＭＯＳＦＥＴ  Ｑａをオン状態にさせるとともに、ワード線を読出し選択レベルの電圧（２値の場合にはたとえば４Ｖ、また多値の場合には例えば１．３Ｖ，２．６Ｖ，４．０Ｖなど）に立ち上げる。
【００７８】
すると、選択メモリセル（例えばＭＣ１１）の記憶素子Ｑｍのソースとドレインには、奇数番目のローカルドレイン線ＬＤＬ１，ＬＤＬ３……から０．８Ｖが、また偶数番目のローカルドレイン線ＬＤＬ２，ＬＤＬ４……から０Ｖが供給されるため、記憶素子Ｑｍのしきい値に応じてドレイン電流が流れたり、流れなかったりする。これにより、ドレイン電流が流れたときは主ビット線ＧＢＬの電位が０Ｖに変化し、ドレイン電流が流れなかったときは主ビット線ＧＢＬは０．８Ｖの電位を保持する。この主ビット線ＧＢＬの電位がセンスラッチにより検出されて読出しデータが得られることとなる。
【００７９】
偶数番目の列のメモリセルからのデータの読出し時には、図１０（Ｂ）に示すように、偶数列目の主ビット線側の選択ＭＯＳＦＥＴ  Ｑｓｂ２，Ｑｓｂ４……をオンさせ、共通ドレイン線ＣＤＬ側の選択ＭＯＳＦＥＴ  Ｑｓｄ２，Ｑｓｄ４……をオフさせるとともに、奇数列目の主ビット線側の選択ＭＯＳＦＥＴ  Ｑｓｂ１，Ｑｓｂ３……をオフさせ、共通ドレイン線ＣＤＬ側の選択ＭＯＳＦＥＴ  Ｑｓｄ１，Ｑｓｄ３……をオンさせた状態で、共通ドレイン線ＣＤＬから０Ｖのような電圧を奇数番目のローカルドレイン線ＬＤＬ１，ＬＤＬ３……に印加する。
【００８０】
また、主ビット線は０．８Ｖにそれぞれプリチャージして、オンされている偶数列目の選択ＭＯＳＦＥＴ  Ｑｓｂ２，Ｑｓｂ４……を介して主ビット線ＧＢＬから偶数番目のローカルドレイン線ＬＤＬ２，ＬＤＬ４……に主ビット線の電圧を伝達する。さらにこのとき、制御信号ＡＧ０を立ち上げて偶数列目のメモリセルのアシストゲートＭＯＳＦＥＴ  Ｑｂをオン状態にさせるとともに、ワード線を読出し選択レベルの１．３Ｖ，２．６Ｖ，４．０Ｖのような電圧に立ち上げる。これによって、選択ワード線に接続されている偶数列目のメモリセルからデータの読出しを行なうことができる。
【００８１】
なお、この実施例のＡＧ―ＡＮＤ型メモリアレイにおけるデータの消去は、図７（Ｃ）に示すように、メモリセルのコントロールゲートＣＧに−１６Ｖのような負電圧、アシストゲートＡＧに２Ｖのような正電圧、ソースＳとドレインＤおよびウェルＷＥＬＬに０Ｖを印加して、ＦＮトンネル現象でフローティングゲートＦＧから負電荷を基板側へ引き抜くことで行なわれる。また、データ消去は奇数列と偶数列に関係なく同一のワード線に接続されている全メモリセルを対象にして一括で行なわれる。
【００８２】
図１１には、この実施例のＡＧ―ＡＮＤ型メモリアレイにおける上記のような書込み動作と読出し動作および消去動作を可能にするアレイ周辺のセンスラッチＳＬＴおよびデータラッチＤＬＴを含めた回路の具体例を示す。なお、図１１には、１本の主ビット線に関わる回路が、メモリセルが省略された状態で示されており、ハッチングが付されている部分がメモリセル列ＭＣＣである。
【００８３】
図１１に示されているように、主ビット線ＧＢＬに接続されたセンスラッチＳＬＴおよびデータラッチＤＬＴは、それぞれＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴからなる２つのＣＭＯＳインバータの入出力端子が交差結合されたフリップフロップ回路により構成されている。そして、上記センスラッチＳＬＴの一方の入出力ノードＮLに一方のメモリマット内の主ビット線ＧＢＬLが伝送ＭＯＳＦＥＴ  ＱｔLを介して接続されている。また、フリップフロップＦＦの他方の入出力ノードＮRには、他方のメモリマット内の主ビット線ＧＢＬRが伝送ＭＯＳＦＥＴ  ＱｔRを介して接続されている。なお、回路はセンスラッチＳＬＴを挟んで対称であるので、以下、左側の主ビット線ＧＢＬL側の構成について説明する。
【００８４】
上記センスラッチＳＬＴの左側の入出力端子ＮLにはセンスラッチリセット用のＭＯＳＦＥＴＱｄ１が接続されている。また、各主ビット線ＧＢＬLにはプリチャージ用のＭＯＳＦＥＴ  Ｑｐ１，Ｑｐ２とディスチャージ用のＭＯＳＦＥＴＱｄ２が接続され、このうちＱｐ１はＭＯＳＦＥＴ  Ｑｃを介して電源電圧ＦＰＣが供給される端子に接続され、ＱｃのゲートはセンスラッチＳＬＴの入出力ノードＮLに接続されその保持データに応じてオン、オフされ、ＰＣＬが０．８Ｖ＋Ｖｔｈ（しきい値電圧）のような電位にされることにより、センスラッチＳＬＴの保持データが“１”のときに対応する主ビット線ＧＢＬLを０．８Ｖにプリチャージする。
【００８５】
プリチャージＭＯＳＦＥＴ  Ｑｐ２はそのゲート制御信号ＲＰＣＬが０．８Ｖ＋Ｖｔｈのような電位にされることにより主ビット線ＧＢＬLを０．８Ｖに、また反対側のメモリマットでは信号ＲＰＣＬが０．４Ｖ＋Ｖｔｈのような電位にされることにより主ビット線ＧＢＬRを０．４Ｖにプリチャージする。また、プリチャージＭＯＳＦＥＴ  Ｑｐ２は、主ビット線ＧＢＬをディスチャージする際にも利用される。一方、ディスチャージ用ＭＯＳＦＥＴ  Ｑｄ２は、主ビット線ＧＢＬをディスチャージしたり、消去時にウェル領域と同一の電位（０Ｖ）を印加するのに使用される。このようにＱｐ２とＱｄ２の両方を用いて容量の大きな主ビット線ＧＢＬの電荷を引き抜くことにより、電位の立ち下げを速くして次の動作への移行を早めることができる。
【００８６】
さらに、上記センスラッチＳＬＴの入出力端子ＮLにはカラムスイッチＭＯＳＦＥＴ（Ｙゲート）Ｑｙを介して、他端がメインアンプ１５ａに接続されたコモン入出力線ＣＩ／Ｏに接続可能にされている。また、上記センスラッチＳＬＴの入出力ノードＮLにはオール“０”判定用のＭＯＳＦＥＴ  Ｑａｔのゲートが接続されており、センスラッチＳＬＴの保持データが“１”であると対応するＭＯＳＦＥＴ  Ｑａｔがオンされて電流が流れるため、この電流を検出することで全てのセンスラッチＳＬＴの保持データが“０”であるか否か判定することができる。各主ビット線ＧＢＬL（ＧＢＬR）の判定用ＭＯＳＦＥＴ  ＱａｔのドレインＥＣL（ＥＣR）は共通結合されてオール判定回路３５に接続される。図示しないが、センスラッチＳＬＴの右側の入出力ノードＮRおよび主ビット線ＧＢＬRにも、左側と同様な素子Ｑｐ１，Ｑｐ２，Ｑｄ１，Ｑｄ２，Ｑｃ，Ｑｙ，Ｑａｔが接続されている。
【００８７】
主ビット線ＧＢＬLの他端とデータラッチＤＬＴの一方の入出力ノードＮ１との間にも、上記と同様な動作をするＭＯＳＦＥＴ  ＱｔL’Ｑｐ１’，Ｑｄ１’，Ｑｃ’，Ｑｙ’が接続されている。また、データラッチＤＬＴの他方の入出力ノードＮ２には、主ビット線ＧＢＬLの電位を判別するため、プリチャージレベル（０．８Ｖ）の半分の参照電圧０．４Ｖを供給する素子Ｑｒと、データラッチＤＬＴのラッチデータをコモンＩ／Ｏ線ＣＩ／Ｏを介してメインアンプへ出力するためのＹゲートＭＯＳＦＥＴ  Ｑｙ”が接続されている。図示しないが、反対側の主ビット線ＧＢＬRの他端にも、上記ＭＯＳＦＥＴ  ＱｔL’Ｑｐ１’，Ｑｄ１’，Ｑｃ’，Ｑｙ’，Ｑｒ，Ｑｙ”と同様な動作をする素子およびデータラッチが接続されている。
【００８８】
次に、上記実施例のメモリアレイにおいて、１つのメモリセルに４値のデータを記憶させる場合の動作について説明する。１つのメモリセルに４値のデータを記憶させる場合、２ビットのデータに基づいて例えば図１２（Ａ）に示すように、各記憶素子のしきい値が４つの分布のいずれかに入るように書込みが行なわれる。
【００８９】
具体的には、この実施例においては、２ビットのデータが“０，１”のときはしきい値が最も高くなるように、またデータが“０，０”のときはしきい値が２番目に高くなるように、データが“１，０”のときはしきい値が３番目に高くなるように、それぞれ書込みが行なわれ、データが“１，１”のときはしきい値が最も低くなるようにされる。この実施例においては、記憶データ“１，１”に対応するしきい値が最も低い状態は、記憶素子のフローティングゲートから負電荷が引き抜かれた消去状態とされる。
【００９０】
図１３には、本実施例のフラッシュメモリにおける多値のデータの書込み手順が示されている。なお、この書込みが開始される前にメモリアレイ内のすべてのメモリセルは、しきい値が最も低い消去状態にされる。
【００９１】
図１３に示されているように、書込みはしきい値の最も高い状態に対応されるデータ“０，１”対応するデータをセンスラッチＳＬＴと１対のデータラッチＤＬＴにラッチする処理（ステップＳ２１）から行なわれる。具体的には、データ“０，１”の書込みに際しては、図１２（Ｂ）の第１欄に示されているように、センスラッチＳＬＴのメモリアレイリマットＭＡＴｕ側のノードＮLがハイレベル（３．３Ｖ）になり、メモリアレイリマットＭＡＴｕ側のデータラッチＤＬＴｕのビット線側のノードがロウレベル（０Ｖ）、メモリアレイリマットＭＡＴｄ側のデータラッチＤＬＴｄのビット線側のノードがハイレベル（３．３Ｖ）になるようにメインアンプからデータが転送される。なお、図１２（Ｂ）において、符号“Ｈ”はハイレベル（３．３Ｖ）を、また“Ｌ”はロウレベル（０Ｖ）を意味している。このようなデータは、例えば外部から入力された２ビットのデータをデータ制御回路３３で変換することで生成することができる。あるいは、２ビットのデータの一方を一旦データラッチもしくはセンスラッチへ送って、ビット線上で反転処理や論理演算処理などを行なうことで、図１２（Ｂ）のようなデータをセットさせるようにしてもよい。
【００９２】
ここで、２ビットの書込みデータの転送は、１対のデータラッチＤＬＴに対してのみ行ない、センスラッチへは、データラッチからビット線ＧＢＬを介して転送するように構成することもできる。また、データの読出しの際には、センスラッチＳＬＴで検出された読出しデータを選択メモリマット側のデータラッチＤＬＴへそれぞれビット線ＧＢＬを介して転送し、データラッチで３．３Ｖのような振幅の信号に増幅してコモンＩ／Ｏ線を介してデータラッチからメインアンプへ順次転送するように構成されている。
【００９３】
そして、上記のようにして書込みデータがセンスラッチＳＬＴと１対のデータラッチＤＬＴにラッチされると、そのデータに基づいて書込み処理（ステップＳ２２）が実行される。この書込みは、センスラッチの選択マット側の入出力ノードが“Ｈ”レベルにされているビット線に接続されているメモリセルに対して書込み電圧を印加することで行なわれる。この書込みデータのラッチは、メモリアレイ内の全ビット線に対応して設けられている全てのセンスラッチＳＬＴとデータラッチＤＬＴに対して行なうことで、１本のワード線に接続されているメモリセルの半分（奇数列目または偶数列目）に対する書込み処理を同時に行なうことが可能である。
【００９４】
１回の書込み動作が終わるとベリファイ読出しを行ない、オール判定回路によりすべてのセンスラッチのデータが“１”になったか否かを判定することで書込みの終了判定が行なわれる（ステップＳ２３）。そして、書込みが未終了であれば、ステップＳ２２へ戻って再度書込み処理を行なう。
【００９５】
なお、この場合における書込みは、最初の書込み処理でしきい値が充分に変化しなかったもののみを対象する。書込み後のベリファイ処理では、書込みによりしきい値が変化していなかったメモリセルに対応するセンスラッチの選択マット側のノードにロウレベルが読み出されて保持され、書込みが不要なメモリセルおよび書込みによりしきい値が充分に変化したメモリセルに対応するセンスラッチの選択マット側のノードにハイレベルが読み出されて保持されるようにされているので、ベリファイ処理によりセンスラッチに残っているデータ（選択マット側のノードがハイレベルの状態）を用いて、全ビット線を選択プリチャージして再書込みを行なうことで既に書込みが終了しているメモリセルに対して再度書込み電圧が印加されてさらにしきい値が変化してしまうのを回避することができる。
【００９６】
データ“０，１”の書込みが終了すると次はデータ“０，０”のラッチと書込み、ベリファイ（ステップＳ２４〜Ｓ２６）が行なわれる。データ“０，０”の書込みに際しては、図１２（Ｂ）の第２欄に示されているように、センスラッチＳＬＴのメモリアレイリマットＭＡＴｕ側のノードＮLがロウレベル（０Ｖ）になり、メモリアレイリマットＭＡＴｕ側のデータラッチＤＬＴｕのビット線側のノードＮ１がハイレベル（０．８Ｖ）、メモリアレイリマットＭＡＴｄ側のデータラッチＤＬＴｄのビット線側のノードがハイレベル（０．８Ｖ）になるようにメインアンプからデータが転送される。
【００９７】
データ“０，０”の書込みが終了すると次はデータ“１，０”のラッチと書込み、ベリファイ（ステップＳ２７〜Ｓ２９）が行なわれる。データ“１，０”の書込みに際しては、図１２（Ｂ）の第３欄に示されているように、センスラッチＳＬＴのメモリアレイリマットＭＡＴｕ側のノードＮLがロウレベル（０Ｖ）になり、メモリアレイリマットＭＡＴｕ側のデータラッチＤＬＴｕのビット線側のノードＮ１がロウレベル（０Ｖ）、メモリアレイリマットＭＡＴｄ側のデータラッチＤＬＴｄのビット線側のノードがロウレベル（０Ｖ）になるようにメインアンプからデータが転送される。
【００９８】
データ“１，０”の書込みが終了すると、ベリファイ電圧をワード線に印加してデータ“１，１”に対応するメモリセルのしきい値が変化していないかの判定が行なわれる（ステップＳ３０）。その後、データ“１，０”に対応するメモリセルのしきい値が変化していないかの判定と、データ“０，０”に対応するメモリセルのしきい値が変化していないかの判定とが行なわれる（ステップＳ３１，Ｓ３２）。そして、これらの判定でしきい値が変化したものがなければ書込みが正常に終了し、しきい値が変化したものがあれば書込み異常として終了する。
【００９９】
図１４には、上記ステップＳ２２で行なわれる書込み処理およびステップＳ２３のベリファイ処理のより詳しい手順が示されている。
【０１００】
ステップＳ２１でのセンスラッチＳＬＴへの書込みデータのラッチが完了すると、センスラッチＳＬＴのラッチデータに基づく選択プリチャージが行なわれる（ステップＳ２０１）。この選択プリチャージは、制御信号ＰＣによりプリチャージＭＯＳＦＥＴ  Ｑｐ１をオンさせることで行なう。Ｑｐ１をオンさせたときにセンスラッチＳＬＴのラッチデータがハイレベルであれば、プリチャージＭＯＳＦＥＴ  Ｑｐ１と直列のＭＯＳＦＥＴ  ＱｃのゲートにセンスラッチＳＬＴの出力ノードＮｕ（Ｎｄ）の電圧が印加されているため、Ｑｃがオンされてビット線ＧＢＬはハイレベルにプリチャージされる。
【０１０１】
また、ビット線ＧＢＬと選択すべきメモリ列のローカルドレイン線ＬＤＬとの間の選択ＭＯＳＦＥＴ  Ｑｓｂを、偶数列もしくは奇数列のメモリセルのいずれ書込みを行なうかに応じてオンさせて、ローカルドレイン線ＬＤＬも同時にプリチャージさせる。一方、この時、プリチャージされたローカルドレイン線ＬＤＬと反対側のローカルドレイン線ＬＤＬと共通ドレイン線ＣＤＬとの間の選択ＭＯＳＦＥＴ  Ｑｓｂをオンさせて、反対側のローカルドレイン線ＬＤＬを５Ｖのような電位を印加する。
【０１０２】
ビット線のプリチャージに際しては、制御信号ＰＣを０．８＋Ｖｔｈ（Ｑｐ１のしきい値電圧）とすることで、ビット線ＧＢＬを０．８Ｖにプリチャージさせることができる。なお、原理的にはセンスラッチＳＬＴにより直接ビット線ＧＢＬをプリチャージさせることも可能であるが、そのようにするとビット線ＧＢＬの負荷容量が非常に大きいためセンスラッチＳＬＴが誤って反転してしまうおそれがある。しかるに、実施例のように、間接的にプリチャージすることでセンスラッチの誤反転を回避することができる。センスラッチＳＬＴのラッチデータがロウレベルであれば、プリチャージＭＯＳＦＥＴ  Ｑｐ１と直列のＭＯＳＦＥＴ  Ｑｃはオンされないためビット線ＧＢＬはプリチャージされない。
【０１０３】
次に、制御信号ＴＲをハイレベルに立ち上げてビット線ＧＢＬ上の伝送ＭＯＳＦＥＴ  ＱｔL（ＱｔR）をオンさせて、センスラッチＳＬＴとビット線ＧＢＬとを接続し、ビット線ＧＢＬの選択プリチャージ電位を保持する（ステップＳ２０２）。このとき、制御信号ＴＲを０．８＋Ｖｔｈ（Ｑｃのしきい値電圧）とすることで、ビット線ＧＢＬの電位を０．８Ｖにクランプさせる。このように、センスラッチＳＬＴとビット線ＧＢＬとを接続しているのは、プリチャージＭＯＳＦＥＴ  Ｑｐ１とＱｃによるプリチャージでは、非選択のビット線ＧＢＬの電位がビット線間のカップリング容量で浮き上がっているので、非選択のビット線ＧＢＬの電位を０Ｖに安定されるためである。
【０１０４】
その後、選択ワード線ＷＬを１４Ｖのような高電圧に立ち上げるとともに、偶数列もしくは奇数列のメモリセルのアシストゲートＭＯＳＦＥＴ  Ｑａをオンさせて、メモリセルの記憶素子Ｑｍに所定時間書込み電圧を印加して書込みを行なわせる（ステップＳ２０３）。ステップＳ２０３はステップＳ２０２とほぼ同時に行なうようにしても良い。
【０１０５】
書込みが終了すると、伝送ＭＯＳＦＥＴ  ＱｔL（ＱｔR）をオフさせた状態で制御信号ＤＤＣを立ち上げてＭＯＳＦＥＴ  Ｑｄ２をオンさせてビット線ＧＢＬをディスチャージさせるとともに、ビット線側の選択ＭＯＳＦＥＴ  Ｑｓｂをオフした状態で、共通ドレイン線ＣＤＬをグランド側に接続した状態で選択ＭＯＳＦＥＴ  Ｑｓｄをオンさせてローカルドレイン線ＬＤＬをディスチャージさせる（ステップＳ２０４）。
【０１０６】
しかる後、書込みベリファイのために制御信号ＲＰＣを立ち上げてプリチャージＭＯＳＦＥＴ  Ｑｐ２をオンさせて選択メモリマット側の全ビット線ＧＢＬを一括して０．８Ｖのような電位にプリチャージする（ステップＳ２０５）。このとき、非選択側のメモリマットではＭＯＳＦＥＴ  Ｑｐ２をオンさせて全ビット線ＧＢＬを一括して０．４Ｖのような選択側の半分の電位にプリチャージする。
【０１０７】
また、ローカルドレイン線ＬＤＬの選択ＭＯＳＦＥＴ  Ｑｓｂを、書込みを行なったメモリセルが偶数列か奇数列かに応じてオンさせて、ローカルドレイン線ＬＤＬも同時にプリチャージさせる。一方、プリチャージされたローカルドレイン線ＬＤＬと反対側のローカルドレイン線ＬＤＬと共通ドレイン線ＣＤＬとの間の選択ＭＯＳＦＥＴ  Ｑｓｂをオンさせて、反対側のローカルドレイン線ＬＤＬに０Ｖの電位を印加しておく。
【０１０８】
続いて、ワード線にベリファイのための電圧を印加するとともに、選択マット側および非選択マット側の伝送ＭＯＳＦＥＴ  Ｑｔをオンさせてビット線ＧＢＬをセンスラッチＳＬＴに接続する（ステップＳ２０６）。また、偶数列または奇数列のアシストゲートＭＯＳＦＥＴ  Ｑａをオンさせる。これによって、メモリセルの読出しが行なわれ、選択メモリセルのしきい値が高ければ電流は流れず、ビット線ＧＢＬはプリチャージレベルを維持し、選択メモリセルのしきい値が低ければ電流が流れて、ビット線ＧＢＬがディスチャージされて０Ｖに変化する。引き続き非選択メモリセルに接続されているビット線ＧＢＬを選択プリチャージ（ステップＳ２０７）し、非選択メモリセルに対するマスク処理を行う。最終的にビット線の電位変化は、センスラッチにより非選択マットのビット線の電位と比較されて読出しデータが検出される（ステップＳ２０８）。
【０１０９】
本発明者らが検討したところによると、アシストゲートＭＯＳＦＥＴを設けて、主ビット線側から書込み阻止電圧を印加してホットエレクトロンを記憶素子のフローティグゲートに注入することによりデータの書込みを行なうように構成されたメモリアレイでは、ベリファイ動作の際にプリチャージ方式を採用すると、書込みデータと読出しデータの論理が逆になってしまい、ビット線上での論理反転動作が必要となるが、本実施例のメモリアレイではそのような論理反転が不要であることが分かった。
【０１１０】
次に、各センスラッチＳＬＴにラッチされているデータに基づいて、センスラッチの非選択マット側の入出力ノードがすべてロウレベルになっているか否かのオールゼロ判定を行なう（ステップＳ２０９）。このオールゼロ判定は、各ビット線ＧＢＬにゲートが接続されているＭＯＳＦＥＴ  Ｑａｚのドレイン電圧がロウレベルに立ち下がっているか否かをオール判定回路３５により判定することで行なわれる。オール判定用のＭＯＳＦＥＴ  Ｑａｚはドレインが互いに共通接続されているため、ゲート電圧が１つでもハイレベルであると共通ドレイン線の電位が下がるので、オール判定回路３５が共通ドレイン線の電位を検出することでオールゼロの判定を行なうことでができる。
【０１１１】
判定の結果、オールゼロであれば次のデータの書込み処理のためのデータラッチへ移行し、オールゼロでないときはステップＳ２０１へ戻って再書込みを行なう。このとき、ビット線の選択プリチャージはセンスラッチＳＬＴに残っているデータに基づいて行なわれる。つまり、書込みデータの再ラッチは行なわない。
【０１１２】
次に、本実施例の多値フラッシュメモリにおけるデータの読出しについて簡単に説明する。
【０１１３】
データの読出しは、１本のワード線に接続されているメモリセルの半分（偶数列もしくは奇数列）に対して、ワード線の電位を変えて３回に亘って行なわれる。３回の読出し動作の際にワード線に印加される電圧Ｖｒ１，Ｖｒ２，Ｖｒ３は、図１２（Ａ）に示されているしきい値分布のほぼ中間の値が選択され、例えば１．５Ｖ，２．８Ｖ，４．２Ｖである。これらの電圧による読出しは、高い方から低い方へ順番に行なわれる。低い方から高い方へ順番に行なうことも可能である。１回の読出し動作の具体的な手順は、前述した書込みの際のベファイとほぼ同じであり、選択側マットのビット線を０．８Ｖに、また非選択側マットのビット線を０．４Ｖにそれぞれプリチャージしてから行なわれる。
【０１１４】
データ読出しとベリファイとの差異は、データ読出しでは、センスラッチＳＬＴにより検出されたデータがビット線を介してデータラッチＤＬＴに転送され、データラッチで３．３Ｖのような振幅に増幅されてコモンＩ／Ｏ線を介してメインアンプ１５ａ，１５ｂに送られる点にある。そして、メインアンプで増幅された３個のデータはデータ制御回路３３に送られて、ここで元の２ビットのデータに変換されて外部端子より出力される。
【０１１５】
具体的には、読出し電圧Ｖｒ１，Ｖｒ２，Ｖｒ３に基づいて１つのメモリセルから読み出される１回目と２回目と３回目のデータは、選択メモリセルのしきい値Ｖｔｈに応じて、次の表１のようになる。データ制御回路３３では、これらのデータに基づいて表１の右欄のような２ビットのデータを復元する。
【０１１６】
【表１】
0004084922.tif 000002
【０１１７】
なお、３回の読出しデータに基づく２ビットのデータの復元は、それぞれの読出しデータを１本のビット線に対応した一対のデータラッチと中央のセンスラッチにそれぞれラッチして、ビット線上で論理演算を行ない、その結果を一対のデータラッチにラッチしてからメインアンプへ送るように構成することも可能である。かかるビット線上での論理演算による元の２ビットデータの復元は、既に提案されている技術であり本願発明の要旨ではないので、詳細な説明は省略する。
【０１１８】
ここでは、センスラッチＳＬＴにより検出されたデータをビット線を介してデータラッチＤＬＴに転送し、データラッチで０−３Ｖのような振幅に増幅する動作について説明する。
【０１１９】
データの読出し際しては、先ず、制御信号ＲＰＣを立ち上げてプリチャージＭＯＳＦＥＴ  Ｑｐ２をオンさせて選択メモリマット側の全ビット線ＧＢＬを一括して０．８Ｖのような電位にプリチャージする。このとき、非選択側のメモリマットではＭＯＳＦＥＴ  Ｑｐ２をオンさせて全ビット線ＧＢＬを一括して０．４Ｖのような選択側の半分の電位にプリチャージする。
【０１２０】
また、ローカルドレイン線ＬＤＬの選択ＭＯＳＦＥＴ  Ｑｓｂをオンさせて、ローカルドレイン線ＬＤＬも同時にプリチャージさせる。一方、プリチャージされたローカルドレイン線ＬＤＬと反対側のローカルドレイン線ＬＤＬと共通ドレイン線ＣＤＬとの間の選択ＭＯＳＦＥＴ  Ｑｓｂをオンさせて、反対側のローカルドレイン線ＬＤＬに０Ｖの電位を印加しておく。
【０１２１】
続いて、ワード線に読出しのための電圧を印加するとともに、選択マット側および非選択マット側の伝送ＭＯＳＦＥＴ  Ｑｔをオンさせてビット線ＧＢＬをセンスラッチＳＬＴに接続する。これによって、メモリセルの読出しが行なわれ、選択メモリセルのしきい値が高ければ電流は流れず、ビット線ＧＢＬはプリチャージレベルを維持し、選択メモリセルのしきい値が低ければ電流が流れて、ビット線ＧＢＬがディスチャージされて０Ｖに変化する。そして、このビット線の電位変化は、センスラッチにより非選択マットのビット線の電位と比較されて読出しデータが検出される。
【０１２２】
次に、ビット線上のセンスアンプ側の伝送ＭＯＳＦＥＴ  Ｑｔをオフ、データラッチ側の伝送ＭＯＳＦＥＴ  Ｑｔ’をオンさせた状態で、制御信号ＰＣを立ち上げてプリチャージＭＯＳＦＥＴ  Ｑｐ１をオンさせ、ビット線の選択プリチャージを行なう。具体的には、ＭＯＳＦＥＴ  Ｑｐ１をオンさせたときにセンスラッチＳＬＴのラッチデータがハイレベルであれば、プリチャージＭＯＳＦＥＴ  Ｑｐ１と直列のＭＯＳＦＥＴ  ＱｃのゲートにセンスラッチＳＬＴの出力ノードＮｕ（Ｎｄ）の電圧が印加されているため、Ｑｃがオンされてビット線ＧＢＬはハイレベルにプリチャージされる。
【０１２３】
また、データ読出しの際のビット線のプリチャージでは、制御信号ＰＣを１．２＋Ｖｔｈ（Ｑｐ１のしきい値電圧）とすることで、ビット線ＧＢＬを１．２Ｖにプリチャージさせることができる。
【０１２４】
その後、ビット線上の伝送ＭＯＳＦＥＴ  Ｑｔ’をオフさせた状態でデータラッチＤＬＴに電源として３Ｖを印加することでデータラッチを活性化させる。すると、０−１．２Ｖの振幅の信号が０−３Ｖの振幅の信号に増幅される。そして、増幅された読出し信号は、ＹゲートＭＯＳＦＥＴ  Ｑｙ’，Ｑｙ”をオンさせることで、コモンＩ／Ｏ線ＣＩ／Ｏを介してメインアンプに伝達される。特に制限されるものでないが、この実施例ではデータラッチＤＬＴの増幅信号は差動で出力されるように構成されている。
【０１２５】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図５の実施例のＡＧ―ＡＮＤ型メモリアレイにおいては、１本のビット線ＧＢＬに対して２本のローカルドレイン線ＬＤＬを選択ＭＯＳＦＥＴ  Ｑｓｂにより接続可能に構成されているが、図２の実施例のＡＮＤ型メモリアレイと同様に、ビット線に接続可能なローカルビット線とビット線に接続不能なローカルドレイン線とを設け、この間に複数のメモリセルを並列に接続してメモリセル列を構成したメモリアレイに対しても本発明を適用することができる。そして、その場合には、書込み時と読出し時で電流の流れる方向を一致させるようにすることができ、それによって、電流の流れる方向によってメモリセルのしきい値が見かけ上変化するのを回避することができる。また、実施例においては、多値のフラッシュメモリを例にとって説明したが、２値のフラッシュメモリに対しても同様に適用することができる。
【０１２６】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリに適用した場合について説明したが、本発明にそれに限定されるものでなく、フローティングゲートを有するＭＯＳＦＥＴを記憶素子とする不揮発性記憶装置一般に利用することができる。
【０１２７】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、フラッシュメモリのような不揮発性記憶装置において、トータルの書込み所要時間を短縮することができるとともに、消費電力を低減することが可能になる。
【図面の簡単な説明】
【図１】本発明を適用して好適な不揮発性半導体記憶装置としてのフラッシュメモリの一例を示すブロック図である。
【図２】本発明を適用して好適なメモリアレイの具体例（いわゆるＡＮＤ型）を示す回路構成図である。
【図３】本実施例のＡＮＤ型メモリアレイにおける書込み動作の手順を示すフローチャートである。
【図４】本実施例のＡＮＤ型メモリアレイにおける書込み時の動作タイミングを示すタイミングチャートである。
【図５】本発明を適用して好適なメモリアレイの他の具体例（いわゆるＡＧ−ＡＮＤ型）を示す回路構成図である。
【図６】本発明を適用したＡＧ−ＡＮＤ型メモリアレイにおける書込み時の電圧の供給の仕方を示す回路説明図である。
【図７】本発明を適用したＡＧ−ＡＮＤ型メモリアレイにおける書込み時の選択メモリセルと非選択メモリセルのバイアス状態および消去時のバイアス状態を示す断面説明図である。
【図８】本発明を適用したＡＧ−ＡＮＤ型メモリアレイにおける書込み動作手順を示すフローチャートである。
【図９】本発明を適用したＡＧ−ＡＮＤ型メモリアレイにおける書込み時の動作タイミングを示すタイミングチャートである。
【図１０】本発明を適用したＡＧ−ＡＮＤ型メモリアレイにおける読出し時の電圧の供給の仕方を示す回路説明図である。
【図１１】本発明を適用したＡＧ−ＡＮＤ型メモリアレイにおけるメモリアレイ周辺の回路の具体例を示す回路構成図である。
【図１２】本発明を適用したＡＧ−ＡＮＤ型メモリアレイにおける多値データの書込み時の記憶素子のしきい値の分布およびセンスラッチおよびデータラッチへのデータの設定の仕方を示す説明図である。
【図１３】本発明を適用したＡＧ−ＡＮＤ型メモリアレイにおける多値データの書込み動作手順を示すフローチャートである。
【図１４】図１３の書込み処理のより詳しい手順を示すフローチャートである。
【図１５】本発明を適用したＡＧ−ＡＮＤ型メモリアレイの具体的な構造の例を示す断面図である。
【図１６】従来のＦＮトンネルによる書込み方式におけるメモリセルへの印加電圧の例を示す断面説明図である。
【図１７】従来のフラッシュメモリにおけるメモリアレイの構成例を示す回路図である。
【符号の説明】
１０  メモリアレイ
１１（ＳＬＴ）  センス＆ラッチ回路
１２ａ，１２（ＤＬＴ）  データラッチ
１３ａ，１３ｂ  ワードデコーダ
１４ａ，１４ｂ，１４ｃ  Ｙアドレスデコーダ
１５ａ，１５ｂ  メインアンプ
２０  制御回路
２１  マイクロ命令ＲＯＭ
２２  ステータスレジスタ
２３  発振回路
３１  入出力バッファ
３２  アドレスカウンタ
３３  データ制御回路
４０  内部電源回路
４１  基準電圧発生回路
４２  内部電源発生回路（昇圧回路）
４３  電源切替え回路
４４  電源制御回路
ＭＡＴ−Ｕ，ＭＡＴ−Ｄ  メモリマット
ＭＣＣ  メモリ列
ＭＣ    メモリセル
ＷＬ    ワード線
ＧＢＬ  主ビット線
ＬＢＬ  ローカルビット線
ＬＤＬ  ローカルドレイン線
ＬＳＬ  ローカルソース線
ＣＤＬ  共通ドレイン線
ＳＬＴ  センスラッチ
ＤＬＴ  データラッチ
Ｑｓｂ，Ｑｓｄ  選択スイッチＭＯＳＦＥＴ
Ｑａ  アシストゲートＭＯＳＦＥＴ
【図１】
0004084922.tif 000003
【図２】
0004084922.tif 000004
【図３】
0004084922.tif 000005
【図４】
0004084922.tif 000006
【図５】
0004084922.tif 000007
【図６】
0004084922.tif 000008
【図７】
0004084922.tif 000009
【図８】
0004084922.tif 000010
【図９】
0004084922.tif 000011
【図１０】
0004084922.tif 000012
【図１１】
0004084922.tif 000013
【図１２】
0004084922.tif 000014
【図１３】
0004084922.tif 000015
【図１４】
0004084922.tif 000016
【図１５】
0004084922.tif 000017
【図１６】
0004084922.tif 000018
【図１７】
0004084922.tif 000019