【手続補正書】
【提出日】平成19年11月19日(2007.11.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  半導体基板の主表面のメモリ領域に形成される半導体記憶装置であって、
前記メモリ領域内の中央領域にそれぞれ集合して配置される第１、第２の入出力端子群と、
前記中央領域を取り囲む周囲領域に配置され、前記第１の入出力端子群とデータ授受を行なう複数の第１のメモリブロックと、
前記周囲領域内において、前記中央領域に対してそれぞれ前記複数の第１のメモリブロックと対称となる位置に配置され、かつ、前記第１のメモリブロックと共に前記中央領域を取り囲むように配置され、前記第２の入出力端子群とデータ授受を行なう複数の第２のメモリブロックと、
前記第１の入出力端子群と前記複数の第１のメモリブロックとを結ぶ第１のデータバスと、
前記第２の入出力端子群と前記複数の第２のメモリブロックとを結ぶ第２のデータバスとを備える、半導体記憶装置。
【請求項２】  前記周囲領域は、第１、第２の領域に分割され、
前記複数の第１のメモリブロックは、前記第１の領域に集合的に配置され、
前記複数の第２のメモリブロックは、前記第２の領域に集合的に配置される、請求項１に記載の半導体記憶装置。
【請求項３】  前記半導体記憶装置は、複数の上位側のビットと複数の下位側のビットを含む複数ビットのデータを外部と授受し、
前記第１の入出力端子群は、前記複数の上位側のビットの授受を行ない、
前記第２の入出力端子群は、前記複数の下位側のビットの授受を行なう、請求項１に記載の半導体記憶装置。
【請求項４】  前記メモリ領域は、３行３列の９領域に分割され、
前記中央領域は、前記９領域のうちの第２行第２列の領域であり、
前記周囲領域は、前記第２行第２列を取り囲む、前記９領域のうちの８領域であり、
前記８領域には、前記複数の第１、第２のメモリブロックのうちの１つのメモリブロックがそれぞれ配置される、請求項１に記載の半導体記憶装置。
【請求項５】  前記第１のデータバスは、
前記周囲領域における配線幅よりも配線幅が広く、かつ、前記周囲領域における隣接配線との間隔が広く配置されたデータ伝達線の部分を前記中央領域に含む、請求項１に記載の半導体記憶装置。
【請求項６】  半導体基板の主表面のメモリ領域に形成される半導体記憶装置であって、
前記メモリ領域内の中央領域にそれぞれ集合して配置される第１、第２の入出力端子群と、
前記中央領域を取り囲む周囲領域に配置され、前記第１の入出力端子群とデータ授受を行なう複数の第１のメモリブロックと、
前記周囲領域内において、前記第１のメモリブロックと共に前記中央領域を取り囲むように配置され、前記第２の入出力端子群とデータ授受を行なう複数の第２のメモリブロックと、
前記第１の入出力端子群と前記複数の第１のメモリブロックとを結ぶ第１のデータバスと、
前記第２の入出力端子群と前記複数の第２のメモリブロックとを結ぶ第２のデータバスとを備え、
前記第２のデータバスは、
前記複数の第２のメモリブロックのうちの１つとデータ授受する第１のサブデータバスと、
前記複数の第２のメモリブロックのうちの他の１つとデータ授受する第２のサブデータバスとを含み、
前記中央領域に配置され、アドレス信号に応じて、前記第１、第２のサブデータバスのいずれか一方を選択して、前記第２の入出力端子群とデータ授受を行なう選択回路とを備える、半導体記憶装置。
【請求項７】  前記選択回路は、
前記アドレス信号に応じて前記第１、第２のサブデータバスのいずれか一方を選択するセレクタと、
前記セレクタを介して伝達される読出データを増幅するリードデータアンプと、
前記リードデータアンプの出力を前記第２の入出力端子群に出力する出力バッファと、
前記第２の入出力端子群に外部から与えられる入力データ信号を受ける入力バッファと、
前記アドレス信号に応じて前記第１、第２のサブデータバスのいずれか一方を選択し、前記入力バッファの出力に応じて選択されたサブデータバスを駆動するバスドライバを含む、請求項６に記載の半導体記憶装置。
【請求項８】  前記選択回路は、
前記第２の入出力端子群とデータ授受を行なうメインデータバスと、
前記アドレス信号に応じて前記メインデータバスと前記第１のサブデータバスとを接続する第１のスイッチ回路と、
前記アドレス信号に応じて前記メインデータバスと前記第２のサブデータバスとを接続する第２のスイッチ回路とを含む、請求項６に記載の半導体記憶装置。
【請求項９】  前記メモリ領域は、３行３列の９領域に分割され、
前記中央領域は、前記９領域のうちの第２行第２列の領域であり、
前記周囲領域は、前記第２行第２列を取り囲む、前記９領域のうちの８領域であり、
前記８領域には、前記複数の第１、第２のメモリブロックのうちの１つのメモリブロックがそれぞれ配置される、請求項６に記載の半導体記憶装置。
【請求項１０】  前記第１のデータバスは、
前記周囲領域における配線幅よりも配線幅が広く、かつ、前記周囲領域における隣接配線との間隔が広く配置されたデータ伝達線の部分を前記中央領域に含む、請求項６に記載の半導体記憶装置。
【請求項１１】  複数のバンクを有する半導体記憶装置であって、
半導体基板、
前記半導体基板は３行３列の９領域に分割され、前記９領域の２行２列目の中央領域に列をなして配置された外部とのデータの授受を行なう複数の上位入出力端子を含む第１の入出力端子群、
前記中央領域に列をなして配置された外部とのデータの授受を行なう複数の下位入出力端子を含み、前記第１の入出力端子群と並行に配置される第２の入出力端子群、
前記中央領域を取り囲む８つの周囲領域のうちの第１から第４の領域に配置され、前記第１の入出力端子群とデータ授受を行なう複数の第１のメモリブロック、
前記８つの周囲領域のうち前記中央領域を中心に前記第１〜４の領域と対象に位置する第５から第８の領域に配置され、前記第１の入出力端子群とデータ授受を行なう複数の第２のメモリブロックを備え、
前記複数のバンクの各バンクは、前記第１のメモリブロックと第２のメモリブロックとを含む、半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
たとえば、半導体記憶装置４０の中央領域ＣＥＮに対して点対称をなす位置に配置される２つのメモリアレイの一方が下位データ入出力端子ＬＤＱに対応したメモリアレイであるときは、他方は、上位データ入出力端子ＵＤＱに対応したメモリアレイとなるようにメモリアレイを配置する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
具体的には、図２において第１行第１列のメモリアレイＡＬは下位データ入出力端子ＬＤＱに対応したメモリアレイであり、中央領域ＣＥＮに対してメモリアレイＡＬと点対称をなす位置である第３行第３列に配置されるメモリアレイＣＵは、上位データ入出力端子ＵＤＱに対応して設けられるメモリアレイＣＵである。また、第１行第２列、第２行第３列、第３行第１列には下位データ入出力端子に対応するメモリアレイＤＬ，ＣＬ，ＢＬが配置されており、これらとそれぞれ点対称な位置をなす第３行第２列、第２行第１列、第１行第３列の領域には上位データ入出力端子に対応するメモリアレイＢＵ，ＡＵ，ＤＵが配置されている。このように配置を行なうと、下位側のデータバス４２および上位側のデータバス４４は、ともに総延長が７Ｌとなる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００８３
【補正方法】変更
【補正の内容】
【００８３】
メモリアレイＤＵに対応するロウデコーダ帯ＲＤは、メモリアレイＤＵの第２行第３列の領域側の長辺に沿って設けられる。メモリアレイＤＵに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＤＵの第３行第２列の領域側の短辺に沿って設けられる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１１４
【補正方法】変更
【補正の内容】
【０１１４】
図８を参照して、半導体記憶装置１１０には、図５で示した半導体記憶装置７０と同様なメモリアレイの配置が採用されている。そしてメモリアレイＢＬとメモリアレイＡＬに対してデータの伝達を行なうためのサブデータバス１１２は、その中点付近でサブデータバスＳＤＢ＿Ｓと接続される。サブデータバスＳＤＢ＿Ｓは、サブデータバス１１２とデータ入出力端子ＬＤＱとの間でデータの伝達を行なう。メモリアレイＤＬおよびメモリアレイＣＬにデータを伝達するためのサブデータバス１１４は、サブデータバスＳＤＢ＿Ｎに接続される。サブデータバスＳＤＢ＿Ｎは、サブデータバス１１４とデータ入出力端子ＬＤＱとの間のデータの伝達を行なう。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１１８
【補正方法】変更
【補正の内容】
【０１１８】
以上説明したように、実施の形態２では、あるデータ入出力端子に対応するデータバスを複数のサブデータバスから構成し、たとえばパッド近傍に設けられた選択回路でそのうちの１つを選択することでデータバス総延長を抑制できる。したがってデータバス上のデータ伝播特性を改善することができる。また、より好ましくは、メモリアレイの配置に工夫を加えることでさらに一層のデータバスの総延長の抑制が可能となる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１３２
【補正方法】変更
【補正の内容】
【０１３２】
なお、図９、図１０では、下位側データ入出力端子ＬＤＱに対応するデータバスのみが代表的に図示されているが、上位側のデータ入出力端子ＵＤＱに対しても同様な階層データバスの構成を採用している。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１３３
【補正方法】変更
【補正の内容】
【０１３３】
すなわち、図示しないが図９に示した構成では、メモリアレイＡＵ，ＢＵにデータ伝達を行なうための第１のローカルデータバスがローカルデータバス１２２に沿って設けられ、メモリアレイＤＵ，ＣＵにデータ伝達を行なうための第２のローカルデータバスがローカルデータバス１２４に沿って設けられている。そして、これら２つのローカルデータバスのいずれか１つを選択し上位側のデータ入出力端子ＵＤＱとの間でデータの授受を行なうために、中央領域に配置され、上位側のデータ入出力端子ＵＤＱに接続されるメインデータバスと、その両端に配置される２つのスイッチが設けられている。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１３４
【補正方法】変更
【補正の内容】
【０１３４】
同様に、図示しないが図１０では、メモリアレイＡＵ，ＢＵにデータ伝達を行なうための第１のローカルデータバスと、メモリアレイＤＵ，ＣＵにデータ伝達を行なうための第２のローカルデータバスが設けられている。そして、これら２つのローカルデータバスのいずれか１つを選択し上位側のデータ入出力端子ＵＤＱとの間でデータの授受を行なうために、中央領域に配置され、上位側のデータ入出力端子ＵＤＱに接続されるメインデータバスと、その両端に配置される２つのスイッチが設けられている。