【手続補正書】
【提出日】平成19年11月29日(2007.11.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
システマティックジッタを最小化するよう平衡回路を最適化する方法であって、
少なくとも４つのシングルエンド端子を具備する前記平衡回路のＳパラメータを取得するステップと、
前記平衡回路の前記シングルエンド端子の中の１つに組み込まれ、前記平衡回路の差動／コモンモード変換混合モード伝送Ｓパラメータの大きさを削減する遅延ラインの遅延値を決定するステップを、
含む最適化方法。
【請求項２】
前記遅延値を決定するステップが、
前記シングルエンド端子の伝送Ｓパラメータを周波数の関数として取得するステップと、
第１の入力端子および第１の出力シングルエンド端子と、第２の入力端子および第２の出力シングルエンド端子との間の周波数ドメイン関数を時間ドメインのインパルス応答に変換したものを取得するステップと、
前記遅延値を示すべく、前記第１の入力端子および第１の出力シングルエンド端子と、前記第２の入力端子および第２の出力シングルエンド端子との間の電気長差を決定するステップを、
含むことを特徴とする請求項１に記載の最適化方法。
【請求項３】
前記平衡回路に前記遅延値を数学的に組み込むことにより最適遅延値を決定するステップと、
前記遅延値と組み合わされた前記平衡回路の前記混合モードＳパラメータを決定するステップと、
前記遅延値と組み合わされた前記平衡回路の差動／コモンモード変換混合モード伝送パラメータを最小化するよう前記遅延値を調整するステップを、
さらに含むことを特徴とする請求項２に記載の最適化方法。
【請求項４】
前記最適遅延値を決定するステップが、
前記差動／コモンモード変換混合モード伝送パラメータを時間ドメインにおける等価物であるインパルス関数に変換するステップと、
前記変換された差動／コモンモード変換混合モード伝送パラメータをデジタルビットシーケンスと畳み込み、シミュレートされた差動／コモンモード変換出力応答を生成するステップと、
前記遅延値を調整して、前記シミュレートされた差動／コモンモード変換出力応答の振幅を最小化するステップを、
含むことを特徴とする請求項３に記載の最適化方法。
【請求項５】
前記混合モードＳパラメータの純粋な差動伝送応答を時間ドメイン表現のインパルス応答に変換するステップと、
前記時間ドメイン表現をデジタルビットパターンと畳み込み、前記デジタルビットパターンに対する、前記遅延ラインと組み合わされた前記平衡回路の出力応答をシミュレートするステップとを、
さらに含むことを特徴とする請求項１に記載の最適化方法。
【請求項６】
差動／コモンモード変換混合モード伝送Ｓパラメータを時間ドメイン表現のインパルス応答に変換するステップと、
前記時間ドメイン表現をデジタルビットパターンと畳み込み、前記デジタルビットパターンに対する、前記遅延ラインと組み合わされた前記平衡回路の差動／コモンモード変換出力応答を生成するステップとを、
さらに含むことを特徴とする請求項１に記載の最適化方法。
【請求項７】
前記遅延値を決定するステップが、前記デジタルビットパターンに対する、前記遅延ラインと組み合わされた前記平衡回路の前記差動／コモンモード変換出力応答の振幅を最小化するために、前記遅延値を選択するステップを、さらに含むことを特徴とする請求項６に記載の最適化方法。
【請求項８】
平衡回路を最適化するシステムであって、
少なくとも４つのシングルエンド端子を具備する前記平衡回路のＳパラメータを取得する手段と、
遅延値を決定し、それにより、前記平衡回路の前記シングルエンド端子の中の１つに組み込まれ前記遅延値を実質的に有する遅延線が、前記遅延値を実質的に有する前記遅延線と組み合わされた前記平衡回路の差動／コモンモード変換混合モード伝送Ｓパラメータを最小化する処理装置を、
備える最適化システム。
【請求項９】
前記処理装置が、
前記シングルエンド端子のＳパラメータを取得し、
第１の入力端子および第１の出力シングルエンド端子と、第２の入力端子および第２の出力シングルエンド端子との間の伝送パラメータを時間ドメインのインパルス応答に変換し、
前記遅延値を示すべく、前記第１の入力端子および第１の出力シングルエンド端子と、前記第２の入力端子および第２の出力シングルエンド端子との間の電気長差を決定することにより、
前記遅延値を決定することを特徴とする請求項８に記載の最適化システム。
【請求項１０】
前記処理装置が、
前記平衡回路に前記遅延ラインを数学的に組み込むことにより最適遅延値を決定し、
前記遅延ラインと組み合わされた前記平衡回路の前記混合モードＳパラメータを決定し、
前記平衡回路の差動／コモンモード変換混合モード伝送パラメータを最小化するよう前記遅延値を調整することにより、
前記最適遅延値を決定することを特徴とする請求項９に記載の最適化システム。
【請求項１１】
前記処理装置が、
周波数の関数としての前記差動／コモンモード変換混合モード伝送パラメータを前記差動／コモンモード変換混合モード伝送パラメータの時間ドメインにおける等価物に変換し、
前記変換された差動／コモンモード変換混合モード伝送パラメータを時間ドメインで表現されるデジタルビットシーケンスと畳み込み、シミュレートされた差動／コモンモード変換出力応答を生成し、
前記遅延値を調整して、前記シミュレートされた差動／コモンモード変換出力応答の振幅を最小化することにより、
前記最適遅延値を決定することを特徴とする請求項１０に記載の最適化システム。
【請求項１２】
前記処理装置が、
前記混合モードＳパラメータの純粋な差動伝送応答を時間ドメイン表現のインパルス応答に変換し、
前記時間ドメイン表現をデジタルビットパターンと畳み込み、前記デジタルビットパターンに対する、前記組み合わせ回路の純粋な差動出力応答をシミュレートする、
ことを特徴とする請求項８に記載の最適化システム。
【請求項１３】
前記処理装置が、
差動／コモンモード変換混合モードＳパラメータを時間ドメイン表現のインパルス応答に変換し、
前記時間ドメイン表現をデジタルビットパターンと畳み込み、前記デジタルビットパターンに対する、前記遅延ラインと組み合わされた前記平衡回路の差動／コモンモード変換出力応答を生成する、
ことを特徴とする請求項８に記載の最適化システム。
【請求項１４】
前記処理装置が、前記遅延値を決定する際に、前記デジタルビットパターンに対する、前記組み合わせ回路の前記差動／コモンモード変換出力応答の振幅を最小化するために、前記遅延値を選択することを特徴とする請求項１３に記載の最適化システム。
【請求項１５】
処理装置に
少なくとも４つのシングルエンド端子を具備する平衡回路のＳパラメータを取得するステップと、
前記平衡回路の前記シングルエンド端子の中の１つに組み込まれ、前記遅延値を有する無損失遅延ラインと組み合わされた前記平衡回路の差動／コモンモード変換混合モード伝送Ｓパラメータの大きさを削減する遅延値を決定するステップを、
実施させるためのプログラムを含むコンピュータ読み取り可能な記録媒体を備える製品。
【請求項１６】
前記遅延値を決定するステップが、
前記シングルエンド端子の伝送Ｓパラメータを取得するステップと、
第１の入力端子および第１の出力シングルエンド端子と、第２の入力端子および第２の出力シングルエンド端子との間の伝送パラメータを時間ドメインのインパルス応答に変換したものを取得するステップと、
前記遅延値を示すべく、前記第１の入力端子および第１の出力シングルエンド端子と、前記第２の入力端子および第２の出力シングルエンド端子との間の電気長差を決定するステップを、
含むことを特徴とする請求項１５に記載の製品。
【請求項１７】
前記プログラムが前記処理装置に
前記遅延値を有する遅延ラインを前記平衡回路に数学的に組み込むことにより最適遅延値を決定するステップと、
前記遅延ラインと組み合わされた前記平衡回路の前記混合モードＳパラメータを決定するステップと、
前記差動／コモンモード変換混合モード伝送パラメータを最小化するよう前記遅延値を調整するステップを、
さらに実施させることを特徴とする請求項１６に記載の製品。
【請求項１８】
前記最適遅延値を決定するステップが、
前記差動／コモンモード変換混合モード伝送パラメータを時間ドメインにおける等価物に変換するステップと、
前記変換された差動／コモンモード変換混合モード伝送パラメータをデジタルビットシーケンスと畳み込み、シミュレートされた差動／コモンモード変換出力応答を生成するステップと、
前記遅延値を調整して、前記シミュレートされた差動／コモンモード変換出力応答の振幅を最小化するステップを、
含むことを特徴とする請求項１７に記載の製品。
【請求項１９】
前記混合モードＳパラメータの純粋な差動伝送応答を時間ドメイン表現のインパルス応答に変換するステップと、
前記時間ドメイン表現をデジタルビットパターンと畳み込み、前記デジタルビットパターンに対する、前記遅延ラインと組み合わされた前記平衡回路の出力応答をシミュレートするステップとを、
さらに含むことを特徴とする請求項１８に記載の最適化方法。
【請求項２０】
前記混合モードＳパラメータの差動／コモンモード変換混合モード伝送Ｓパラメータを時間ドメイン表現のインパルス応答に変換するステップと、
前記時間ドメイン表現をデジタルビットパターンと畳み込み、前記デジタルビットパターンに対する、前記遅延ラインと組み合わされた前記平衡回路の差動／コモンモード変換出力応答を生成するステップとを、
さらに含むことを特徴とする請求項１９に記載の最適化方法。
【請求項２１】
前記遅延値を決定するステップが、前記デジタルビットパターンに対する、前記遅延ラインと組み合わされた前記平衡回路の前記差動／コモンモード変換出力応答の振幅を最小化するために、前記遅延値を選択するステップを、さらに含むことを特徴とする請求項２０に記載の最適化方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
添付図面の中の図３を参照すれば、このＤＵＴ１００の混合モードＳパラメータの大きさが周波数の関数として示されている。混合モードＳパラメータのＳｄｄ象限は、ＤＵＴ１００の純粋な差動および対象信号を表している。混合モードＳパラメータＳｄｄ２１（３００）は、平衡ＤＵＴ１００の望ましい装置出力応答を判定するための純粋な差動伝送パラメータを表している。混合モードＳパラメータのＳｄｃおよびＳｃｄ象限は、それぞれ放射と感受性のレベルを示すＤＵＴ１００の変換モードを表している。混合モードＳパラメータＳｃｄ２１（３０２）は、平衡ＤＵＴ１００のＤＵＴ差動出力応答における望ましくない又は出力応答エラー信号を判定するための差動／コモンモード変換伝送パラメータを表している。混合モードＳパラメータのＳｃｃ象限は、ＤＵＴ１００の純粋なコモンモード応答を表しており、本説明においては使用しない。この図３の混合モードＳパラメータは、計測対象であって未補正のＤＵＴ１００について示されている。この図３を参照すれば、当業者であれば理解するように、純粋な差動伝送パラメータＳｄｄ２１の周波数応答は、１２ＧＨｚの周辺において大きな周波数依存性の信号劣化を示している。又、この図３に示されているように、ＤＵＴ１００の差動／コモンモード変換伝送パラメータＳｃｄ２１の周波数応答は、周波数レンジの大きな部分にわたって大きなモード変換特性を示している。差動からコモンモードへのモード変換により、差動出力用の信号エネルギーがコモンモードに転換される。そして、このコモンモードへのエネルギーの転換により、差動出力応答の信号ジッタと信号振幅劣化が発生する。従って、この差動信号のコモンモードへの変換を極小化することにより、ＤＵＴ１００の差動出力応答を改善することが望ましい。分析的な観点から、この目標は、純粋な差動伝送パラメータＳｄｄ２１の周波数応答の大きさを極大化すると共に、差動／コモンモード伝送パラメータＳｃｄ２１の周波数応答の大きさを極小化することによって実現することができる。