(57)【特許請求の範囲】
【請求項１】
平面的に行列状に配置された複数の磁気抵抗素子を含み、Ｌ個（ただし、Ｌは２以上の整数である）の磁気抵抗素子行毎に複数の行ブロックに分割されたメモリアレイと、
それぞれ複数の磁気抵抗素子列に対応して列方向に沿って前記複数の行ブロックに共通に配置された複数の第１信号線と、
それぞれ前記複数の磁気抵抗素子列に対応して列方向に沿って前記行ブロック毎に配置された複数の第２信号線とを備え、
各磁気抵抗素子列のうちの各行ブロックに含まれるＬ個の磁気抵抗素子は、対応する第１信号線と第２信号線の間に並列に接続され、
さらに、それぞれ前記複数の行ブロックに対応して設けられ、各々がデータ読出し時の行選択結果に応じて選択的に活性化される複数のワード線と、
それぞれ前記複数の第２信号線に対応して設けられ、各々が、対応の第２信号線と固定電位の間に接続され、ゲートが対応のワード線に接続される複数のアクセストランジスタとを備え、
前記複数のアクセストランジスタは、前記複数のワード線の各ワード線に接続されるアクセストランジスタ毎に群を成して対応の行ブロックの磁気抵抗素子行に並列に配置され、かつ、前記複数の行ブロックのうちの隣接する第１および第２の行ブロックに対応するアクセストランジスタ群は、前記第１および第２の行ブロックの間の領域に互いに隣接して配置される、薄膜磁性体記憶装置。
【請求項２】
前記第１および第２の行ブロックに対応するアクセストランジスタ群は前記第１および第２の行ブロックの境界線に対して対称的に配置される、請求項１に記載の薄膜磁性体記憶装置。
【請求項３】
前記複数の第２信号線は、前記第１および第２の行ブロック間の境界で斜め形状に分離される、請求項１に記載の薄膜磁性体記憶装置。
【請求項４】
１回のデータ読出動作内に少なくとも１回設けられる所定期間において、アクセス対象に選択された選択磁気抵抗素子に対応する第２信号線は、第１の電圧と結合され、
前記薄膜磁性体記憶装置は、
各前記所定期間において、前記選択磁気抵抗素子に対応する第１信号線と電気的に結合されるデータ線と、
各前記所定期間において、前記データ線を第２の電圧と結合する読出電流供給回路と、
前記選択磁気抵抗素子の記憶データに応じた読出データを生成するためのデータ読出回路とを備え、
前記データ読出回路は、
前記選択磁気抵抗素子が前記データ読出動作前と同様の磁化方向を有する第１の状態で設けられた前記所定期間における前記データ線の電圧を第１の内部ノードに保持するための第１の電圧保持部と、
所定磁界が印加されて前記選択磁気抵抗素子の磁化方向が前記第１の状態から変化する第２の状態で設けられた前記所定期間における前記データ線の電圧と、前記第１の内部ノードとの電圧との差に応じて前記読出データを生成する電圧比較部とを有する、請求項１に記載の薄膜磁性体記憶装置。
【請求項５】
前記薄膜磁性体記憶装置は、前記複数の磁気抵抗素子のうちの１つに対して、前記記憶データを書込むためのデータ書込磁界を印加する書込制御回路をさらに備え、
前記選択磁気抵抗素子は、前記１回のデータ読出動作において、前記第１の状態の後に、前記書込制御回路によって所定レベルの記憶データを書込まれて前記第２の状態へ変化し、
前記書込制御回路は、前記１回のデータ読出動作内において、生成された前記読出データと同一のレベルの前記記憶データを前記選択磁気抵抗素子に再書込する、請求項４に記載の薄膜磁性体記憶装置。
【請求項６】
前記選択磁気抵抗素子は、前記第２の状態の後に、前記書込制御回路によって、前記所定レベルとは異なるレベルの記憶データを書込まれて第３の状態へ変化し、
前記データ読出回路は、前記第２の状態での前記所定期間における前記データ線の電圧を第２の内部ノードに保持するための第２の電圧保持部をさらに有し、
前記電圧比較部は、前記第１および第２の内部ノードの電圧、ならびに、前記第３の状態での前記所定期間における前記データ線の電圧に応じて、前記読出データを生成する、請求項５に記載の薄膜磁性体記憶装置。
【請求項７】
前記書込制御回路は、前記再書込の実行前における前記選択磁気抵抗素子の記憶データと、前記生成された読出データのレベルとが同一である場合には、前記再書込を中止する、請求項５または請求項６に記載の薄膜磁性体記憶装置。
【請求項８】
各前記磁気抵抗素子は、前記記憶データに応じて、磁化容易軸方向に沿った方向に磁化され、
前記薄膜磁性体記憶装置は、前記選択磁気抵抗素子に対して、磁化困難軸方向に沿った所定のバイアス磁界を印加するためのバイアス磁界印加部をさらに備え、
前記選択磁気抵抗素子は、前記バイアス磁界の印加時において、前記第１の状態から前記第２の状態に変化する、請求項４に記載の薄膜磁性体記憶装置。
【請求項９】
バイアス磁界印加部は、
複数の磁気抵抗素子行にそれぞれ対応して配置される複数のライトディジット線と、
行選択結果に応じて、選択行に対応するライトディジット線を活性化するための行ドライバとを含み、
データ書込動作において、前記行ドライバによって活性化されたライトディジット線には、前記磁化困難軸方向に沿った所定の磁界を発生させるための電流が流され、
前記行ドライバ部は、前記データ読出時の前記第２の状態において、前記選択行に対応するライトディジット線を、前記データ書込動作時と同様に活性化する、請求項８に記載の薄膜磁性体記憶装置。
【請求項１０】
前記電圧比較部は、
前記選択磁気抵抗素子と電気的に結合されたデータ線の電圧と第１の内部ノードとの電圧差を増幅するためのセンスアンプと、
前記第１の状態において、前記センスアンプの出力ノードと前記第１の内部ノードとを接続するとともに、前記第２の状態において、前記センスアンプの出力ノードと前記第１の内部ノードとを切離すスイッチ回路と、
前記第２の状態において、前記出力ノードの電圧に応じて前記読出データを生成する読出データ生成回路とを有する、請求項４に記載の薄膜磁性体記憶装置。
【請求項１１】
前記複数の磁気抵抗素子の全ては、有効ビットとしてデータ記憶を実行する、請求項４に記載の薄膜磁性体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を有するメモリセルを備えたランダムアクセスメモリに関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.等の技術文献に開示されている。
【０００４】
図２２は、トンネル接合部を有するメモリセル（以下、単にＭＴＪメモリセルとも称する）の構成を示す概略図である。
【０００５】
図２２を参照して、ＭＴＪメモリセルは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよび接地電圧線ＧＬとの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、電界効果トランジスタが適用される。
【０００６】
ＭＴＪメモリセルに対しては、データ書込時およびデータ読出時においてデータ書込電流およびデータ読出電流をそれぞれ流すためのビット線ＢＬと、データ書込時にデータ書込電流を流すためのライトディジット線ＷＤＬと、データ読出を指示するためのワード線ＷＬと、データ読出時にトンネル磁気抵抗素子ＴＭＲを接地電圧ＧＮＤにプルダウンするための接地電圧線ＧＬとが配置される。
【０００７】
データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、接地電圧線ＧＬ（接地電圧ＧＮＤ）およびビット線ＢＬの間に電気的に結合される。
図２３は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【０００８】
図２３を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された磁化方向を有する磁性体層（以下、単に固定磁化層とも称する）ＦＬと、データ書込電流によって生じるデータ書込磁界に応じた方向に磁化される磁性体層（以下、単に自由磁化層とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリアＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または反対方向に磁化される。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬの間の磁化方向の相対関係によって変化する。具体的には、固定磁化層ＦＬおよび自由磁化層ＶＬの間で磁化方向が揃っている場合には、両者の磁化方向が反対である場合に比べて、電気抵抗は小さくなる。
【００１０】
データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびライトディジット線ＷＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。すなわち、自由磁化層ＶＬの磁化方向は、ビット線ＢＬおよびライトディジット線ＷＤＬをそれぞれ流れるデータ書込電流の向きによって決定される。
【００１１】
図２４は、データ書込電流と自由磁化層ＶＬの磁化との関係を示す概念図である。
【００１２】
図２４を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびライトディジット線ＷＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１３】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００１４】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１５】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。
【００１６】
ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ライトディジット線ＷＤＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１７】
図２５は、ＭＴＪメモリセルからのデータ読出を説明する概念図である。
図２５を参照して、データ読出時においては、アクセストランジスタＡＴＲは、ワード線ＷＬの活性化に応答してターンオンする。これにより、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤでプルダウンされた状態でビット線ＢＬと電気的に結合される。
【００１８】
この状態で、ビット線ＢＬを所定電圧でプルアップすれば、ビット線ＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルの記憶データのレベルに応じたメモリセル電流Ｉｃｅｌｌが通過する。たとえば、このメモリセル電流Ｉｃｅｌｌを所定の基準電流と比較することにより、ＭＴＪメモリセルから記憶データを読出すことができる。
【００１９】
このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲの電気抵抗ＲｍａｘおよびＲｍｉｎと、記憶データのレベル（“１”および“０”）とをそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【００２０】
なお、データ読出時においても、トンネル磁気抵抗素子ＴＭＲにデータ読出電流が流れるが、データ読出電流Ｉｓは、一般的に上述したデータ書込電流には１〜２桁程度小さくなるように設定される。したがって、データ読出時におけるデータ読出電流Ｉｓの影響によって、ＭＴＪメモリセルの記憶データが誤って書換えられる可能性は小さい。
【００２１】
図２６は、半導体基板上に作製されたＭＴＪメモリセルの構造図である。
図２６を参照して、半導体主基板ＳＵＢ上に形成されたアクセストランジスタＡＴＲは、ｎ型領域であるソース／ドレイン領域３１０および３２０と、ゲート領域３３０とを有する。ソース／ドレイン領域３１０は、コンタクトホール３４１に形成される金属膜を介して、接地電圧線ＧＬと電気的に結合される。
【００２２】
ライトディジット線ＷＤＬは、接地電圧線ＧＬの上層に設けられた金属配線層に形成される。トンネル磁気抵抗素子ＴＭＲは、ライトディジット線ＷＤＬの上層側に配置される。トンネル磁気抵抗素子ＴＭＲは、ストラップＳＬおよびコンタクトホール３４０に形成された金属膜を介して、アクセストランジスタＡＴＲのソース／ドレイン領域３２０と電気的に結合される。ストラップＳＬは、トンネル磁気抵抗素子ＴＭＲをアクセストランジスタＡＴＲと電気的に結合するために設けられ、導電性の物質で形成される。
【００２３】
ビット線ＢＬは、トンネル磁気抵抗素子ＴＭＲと電気的に結合されて、トンネル磁気抵抗素子ＴＭＲの上層側に設けられる。既に説明したように、データ書込時においては、ビット線ＢＬおよびライトディジット線ＷＤＬの両方にデータ書込電流を流す必要がある。一方、データ読出時においては、ワード線ＷＬをたとえば高電圧状態に活性化することによって、アクセストランジスタＡＴＲがターンオンする。これにより、アクセストランジスタＡＴＲを介して接地電圧ＧＮＤにプルダウンされたトンネル磁気抵抗素子が、ビット線ＢＬと電気的に結合される。
【００２４】
データ書込電流およびデータ読出電流が流されるビット線ＢＬおよびデータ書込電流が流されるライトディジット線ＷＤＬは、金属配線層を用いて形成される。一方、ワード線ＷＬは、アクセストランジスタＡＴＲのゲート電圧を制御するために設けられるので、電流を積極的に流す必要はない。したがって、集積度を高める観点から、ワード線ＷＬは、独立した金属配線層を新たに設けることなく、ゲート３３０と同一の配線層に、ポリシリコン層やポリサイド層などを用いて形成されるのが一般的である。
【００２５】
【発明が解決しようとする課題】
しかしながら、図２６に示されるように、ＭＴＪメモリセルに対するデータ読出を実行するために、トンネル磁気抵抗素子ＴＭＲとアクセストランジスタＡＴＲとを電気的に結合するためのストラップＳＬおよびコンタクトホール３４０を、ライトディジット線ＷＤＬを回避して設ける必要がある。これにより、複数のＭＴＪメモリセルを集積配置したＭＲＡＭデバイスを形成する場合において、レイアウト制約によって高集積化が妨げられて、アレイ面積が増大してしまう。
【００２６】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、磁気抵抗素子が集積配置されるメモリアレイの小面積化を図ることが可能な薄膜磁性体記憶装置を提供することである。
【００２７】
【課題を解決するための手段】
この発明に従う薄膜磁性体記憶装置は、平面的に行列状に配置された複数の磁気抵抗素子を含み、Ｌ個（ただし、Ｌは２以上の整数である）の磁気抵抗素子行毎に複数の行ブロックに分割されたメモリアレイと、それぞれ複数の磁気抵抗素子列に対応して列方向に沿って複数の行ブロックに共通に配置された複数の第１信号線と、それぞれ複数の磁気抵抗素子列に対応して列方向に沿って行ブロック毎に配置された複数の第２信号線とを備える。各磁気抵抗素子列のうちの各行ブロックに含まれるＬ個の磁気抵抗素子は、対応する第１信号線と第２信号線の間に並列に接続される。薄膜磁性体記憶装置は、さらに、それぞれ複数の行ブロックに対応して設けられ、各々がデータ読出し時の行選択結果に応じて選択的に活性化される複数のワード線と、それぞれ複数の第２信号線に対応して設けられ、各々が、対応の第２信号線と固定電位の間に接続され、ゲートが対応のワード線に接続される複数のアクセストランジスタとを備える。複数のアクセストランジスタは、複数のワード線の各ワード線に接続されるアクセストランジスタ毎に群を成して対応の行ブロックの磁気抵抗素子行に並列に配置され、かつ、複数の行ブロックのうちの隣接する第１および第２の行ブロックに対応するアクセストランジスタ群は、第１および第２の行ブロックの間の領域に互いに隣接して配置される。
【００２８】
好ましくは、第１および第２の行ブロックに対応するアクセストランジスタ群は第１および第２の行ブロックの境界線に対して対称的に配置される。
【００２９】
また好ましくは、複数の第２信号線は、第１および第２の行ブロック間の境界で斜め形状に分離される。
【００３０】
あるいは好ましくは、１回のデータ読出動作内に少なくとも１回設けられる所定期間において、アクセス対象に選択された選択磁気抵抗素子に対応する第２信号線は、第１の電圧と結合され、薄膜磁性体記憶装置は、各所定期間において、選択磁気抵抗素子に対応する第１信号線と電気的に結合されるデータ線と、各所定期間において、データ線を第２の電圧と結合する読出電流供給回路と、選択磁気抵抗素子の記憶データに応じた読出データを生成するためのデータ読出回路とを備え、データ読出回路は、選択磁気抵抗素子がデータ読出動作前と同様の磁化方向を有する第１の状態で設けられた所定期間におけるデータ線の電圧を第１の内部ノードに保持するための第１の電圧保持部と、所定磁界が印加されて選択磁気抵抗素子の磁化方向が第１の状態から変化する第２の状態で設けられた所定期間におけるデータ線の電圧と、第１の内部ノードとの電圧との差に応じて読出データを生成する電圧比較部とを有する。
【００３１】
さらに好ましくは、薄膜磁性体記憶装置は、複数の磁気抵抗素子のうちの１つに対して、記憶データを書込むためのデータ書込磁界を印加する書込制御回路をさらに備え、選択磁気抵抗素子は、１回のデータ読出動作において、第１の状態の後に、書込制御回路によって所定レベルの記憶データを書込まれて第２の状態へ変化し、書込制御回路は、１回のデータ読出動作内において、生成された読出データと同一のレベルの記憶データを選択磁気抵抗素子に再書込する。
【００３２】
また、さらに好ましくは、選択磁気抵抗素子は、第２の状態の後に、書込制御回路によって、所定レベルとは異なるレベルの記憶データを書込まれて第３の状態へ変化し、データ読出回路は、第２の状態での所定期間におけるデータ線の電圧を第２の内部ノードに保持するための第２の電圧保持部をさらに有し、電圧比較部は、第１および第２の内部ノードの電圧、ならびに、第３の状態での所定期間におけるデータ線の電圧に応じて、読出データを生成する。
【００３３】
特にこのような構成においては、書込制御回路は、再書込の実行前における選択磁気抵抗素子の記憶データと、生成された読出データのレベルとが同一である場合には、再書込を中止する。
【００３４】
また、さらに好ましくは、各トンネル磁気抵抗素子は、記憶データに応じて、磁化容易軸方向に沿った方向に磁化され、薄膜磁性体記憶装置は、選択磁気抵抗素子に対して、磁化困難軸方向に沿った所定のバイアス磁界を印加するためのバイアス磁界印加部をさらに備える。
【００３５】
特にこのような構成においては、バイアス磁界印加部は、複数の磁気抵抗素子行にそれぞれ対応して配置される複数のライトディジット線と、行選択結果に応じて、選択行に対応するライトディジット線を活性化するための行ドライバとを含み、データ書込動作において、行ドライバによって活性化されたライトディジット線には、磁化困難軸方向に沿った所定の磁界を発生させるための電流が流され、行ドライバ部は、データ読出時の第２の状態において、選択行に対応するライトディジット線を、データ書込動作時と同様に活性化する。
【００３６】
あるいは、さらに好ましくは、電圧比較部は、選択磁気抵抗素子と電気的に結合されたデータ線の電圧と第１の内部ノードとの電圧差を増幅するためのセンスアンプと、第１の状態において、センスアンプの出力ノードと第１の内部ノードとを接続するとともに、第２の状態において、センスアンプの出力ノードと第１の内部ノードとを切離すスイッチ回路と、第２の状態において、出力ノードの電圧に応じて読出データを生成する読出データ生成回路とを有する。
【００３７】
また、さらに好ましくは、複数の磁気抵抗素子の全ては、有効ビットとしてデータ記憶を実行する。
【００３８】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、図中における同一符号は、同一または相当部分を示すものとする。
【００３９】
［実施の形態１］
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００４０】
図１を参照して、実施の形態に従うＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、入力データＤＩＮの書込および出力データＤＯＵＴの読出を実行する。
【００４１】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配置されたＭＴＪメモリセルＭＣを含むメモリアレイ１０とを備える。
【００４２】
後の説明で明らかになるように、本発明の実施の形態においては、複数のトンネル磁気抵抗素子ＴＭＲによってアクセストランジスタＡＴＲを共有する構成とするので、メモリアレイ１０においては、複数のトンネル磁気抵抗素子ＴＭＲの各々が、ＭＴＪメモリセルＭＣとして機能する。したがって、メモリアレイ１０に行列状に配置された複数のトンネル磁気抵抗素子ＴＭＲの行および列を、メモリセル行およびメモリセル列ともそれぞれ称する。
【００４３】
トンネル磁気抵抗素子ＴＭＲの構成およびデータ記憶原理は、図２３〜図２５で説明したのと同様であるので詳細な説明は繰り返さない。各トンネル磁気抵抗素子ＴＭＲは、Ｈレベル（“１”）およびＬレベル（“０”）の一方を記憶データとして記憶し、記憶データのレベルに応じて電気抵抗が変化する。
【００４４】
図１においては、代表的に示される１個のＭＴＪメモリセルＭＣ（トンネル磁気抵抗素子ＴＭＲ）と、これに対応するワード線ＷＬ、ライトディジット線ＷＤＬおよびビット線ＢＬの配置が示される。ワード線ＷＬおよびライトディジット線ＷＤＬは、行方向に沿って配置される。ビット線ＢＬは、列方向に沿って配置される。
【００４５】
データ書込時には、選択メモリセルに対応するメモリセル行（以下、選択行とも称する）のライトディジット線ＷＤＬと、選択メモリセルに対応するメモリセル列（以下、選択列とも称する）のビット線ＢＬとに対して、行方向および列方向のデータ書込電流がそれぞれ流される。また、データ読出時においては、選択メモリセルに対応するワード線ＷＬが活性化されて、データ読出電流が選択メモリセルおよびビット線ＢＬを通過する。
【００４６】
メモリアレイ１０における、ＭＴＪメモリセルおよび上述した信号線群の配置については後ほど詳細に説明する。なお、以下においては、信号、信号線およびデータ等の２値的な高電圧状態（電源電圧Ｖｃｃ）および低電圧状態（固定電圧Ｖｓｓ／接地電圧ＧＮＤ）を、それぞれ「Ｈレベル」および「Ｌレベル」とも称する。
【００４７】
ＭＲＡＭデバイス１は、さらに、アドレス信号によって示されるロウアドレスＲＡをデコードして、メモリアレイ１０における行選択を実行するための行選択回路２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡをデコードして、メモリアレイ１０における列選択を実行するための列選択回路２５と、読出／書込制御回路３０および３５とを備える。
【００４８】
読出／書込制御回路３０および３５は、データ書込時においてビット線ＢＬにデータ書込電流を流すための回路、データ読出時においてビット線ＢＬにデータ読出電流を流すための回路、およびデータ読出時に出力データＤＯＵＴを生成するための回路等を総称したものである。また、各ライトディジット線ＷＤＬは、メモリアレイ１０を挟んで行選択回路２０と反対側の領域において、接地電圧ＧＮＤと結合される。
【００４９】
図２は、実施の形態１に従うメモリアレイの構成例を詳細に示す回路図である。
【００５０】
図２を参照して、メモリアレイ１０に行列状に配置された複数のＭＴＪメモリセルＭＣ（トンネル磁気抵抗素子ＴＭＲ）は、行方向に沿って複数の行ブロックＲＢ（１）〜ＲＢ（Ｍ）に分割される（Ｍ：２以上の整数）。行ブロックＲＢ（１）〜ＲＢ（Ｍ）の各々は、Ｌ個（Ｌ：２以上の整数）のメモリセル行を有する。図２には、一例として、Ｌ＝４の場合の構成が示されている。なお、以下においては、行ブロックＲＢ（１）〜ＲＢ（Ｍ）を総称して、単に行ブロックＲＢとも称する。
【００５１】
各メモリセル列において、行ブロックＲＢ（１）〜ＲＢ（Ｍ）にそれぞれ対応して、列方向に沿った信号線として配置されるストラップＳＬが設けられる。さらに、各ストラップＳＬに対応して、アクセストランジスタＡＴＲが配置される。すなわち、各メモリセル列において、アクセストランジスタＡＴＲおよびストラップＳＬは、行グループにそれぞれ対応してＭ個ずつ配置される。
【００５２】
各メモリセル列において、同一の行ブロックに属する４個（Ｌ個）のトンネル磁気抵抗素子ＴＭＲは、同一のストラップＳＬと結合される。すなわち、各ストラップＳＬおよびアクセストランジスタＡＴＲは、同一メモリセル列において、同一行ブロックに対応するＬ個のトンネル磁気抵抗素子ＴＭＲによって共有される。
【００５３】
さらに、行ブロックＲＢ（１）〜ＲＢ（Ｍ）にそれぞれ対応して、複数のワード線ＷＬ（１）〜ＷＬ（Ｍ）が配置される。同一の行ブロックに対応する複数のアクセストランジスタＡＴＲの各ゲートは、対応するワード線と結合される。たとえば、図２に示される、行ブロックＲＢ（１）に対応するアクセストランジスタＡＴＲの各ゲートは、共通のワード線ＷＬ（１）と結合される。各アクセストランジスタＡＴＲは、対応するストラップＳＬと固定電圧Ｖｓｓ（たとえば、接地電圧ＧＮＤ）との間に電気的に結合される。なお、以下においては、ワード線ＷＬ（１）〜ＷＬ（Ｍ）を総称する場合には、単にワード線ＷＬと称することとする。
【００５４】
また、ビット線ＢＬは、メモリセル列にそれぞれ対応して、列方向に沿って配置され、ライトディジット線ＷＤＬは、メモリセル行にそれぞれ対応して、行方向に沿って配置される。
【００５５】
行選択回路２０は、データ読出において、ワード線ＷＬ（１）〜ＷＬ（Ｍ）のうちの選択メモリセルに対応する１本を、行選択結果に応じて選択的に活性化する。ワード線ＷＬの活性化によって、選択メモリセルと結合されたストラップ（以下、「選択ストラップ」とも称する）が固定電圧Ｖｓｓと結合される。この結果、選択メモリセルを含む、当該選択ストラップと結合されたＬ個のトンネル磁気抵抗素子ＴＭＲ（以下、「選択メモリセル群」とも称する）が、対応するビット線ＢＬと固定電圧Ｖｓｓとの間に接続される。
【００５６】
したがって、データ読出時には、選択列のビット線ＢＬには、選択メモリセル群全体の電気抵抗に応じたデータ読出電流Ｉｓが流れる。詳細は後程説明するが、本発明の実施の形態に従うＭＲＡＭデバイスにおけるデータ読出は、当該選択メモリセル群に含まれる１個の選択メモリセルの通過電流（電気抵抗）を検知するために、当該選択メモリセル群を通過するデータ読出電流Ｉｓに基づいて、リファレンスセルを設けないいわゆる「セルフリファレンス読出」によって実行される。
【００５７】
行選択回路２０は、データ書込時において、行選択結果に応じて選択されたライトディジット線ＷＤＬを活性化するために電源電圧Ｖｃｃと結合する。これにより、活性化されたライトディジット線ＷＤＬは、その両端を電源電圧Ｖｃｃおよび固定電圧Ｖｓｓとそれぞれ接続される。したがって、活性化されたライトディジット線ＷＤＬに対して、行方向のデータ書込電流Ｉｐを流すことができる。行方向のデータ書込電流Ｉｐは、書込データのレベルに関らず一定方向である。
【００５８】
一方、行選択回路２０は、非選択のライトディジット線ＷＤＬについては、固定電圧Ｖｓｓに維持する。これにより、非選択のライトディジット線ＷＤＬに行方向のデータ書込電流Ｉｐが流れることはない。詳細は後程説明するが、データ書込時において、選択列のビット線ＢＬには、書込データに応じた方向に、データ書込電流＋Ｉｗまたは−Ｉｗが流される。
【００５９】
この結果、対応するライトディジット線ＷＤＬおよびビット線ＢＬの両方にデータ書込電流が流されたトンネル磁気抵抗素子ＴＭＲに対して、磁気的なデータ書込が実行される。
【００６０】
次に、メモリアレイのレイアウトについて説明する。
図３は、実施の形態１に従うメモリアレイにおけるＭＴＪメモリセルのレイアウト例を示す図である。図３の中央部には、２つの行ブロック隣接部分における４列分のメモリセルの平面図が示されている。
【００６１】
この平面図を参照すると、メモリセル行にそれぞれ対応するライトディジット線ＷＤＬが行方向に沿って配置され、メモリセル列にそれぞれ対応するビット線ＢＬが列方向に沿って配置されている。
【００６２】
図３中に斜線で示される、ビット線ＢＬとライトディジット線ＷＤＬとの交点の各々に対応して、ＭＴＪメモリセルとして機能するトンネル磁気抵抗素子ＴＭＲが配置される。各メモリセル列において、４個（Ｌ個）のトンネル磁気抵抗素子ＴＭＲによって共有されるように、ストラップＳＬが配置される。
【００６３】
図３にはさらに、サブアレイＳＡの平面図上におけるＰ−Ｑ断面図およびＲ−Ｓ断面図が示される。
【００６４】
Ｐ−Ｑ断面図を参照して、アクセストランジスタＡＴＲのソース／ドレイン領域３１０は、図示しないコンタクトホールを介して固定電圧Ｖｓｓ（接地電圧ＧＮＤ）と電気的に結合されている。ソース／ドレイン領域３２０は、コンタクトホール３４０を介して、対応するストラップＳＬと電気的に結合される。アクセストランジスタＡＴＲのゲート領域３３０には、行方向に延在してワード線ＷＬが配置される。また、ワード線ＷＬとストラップＳＬとの中間層には、ライトディジット線ＷＤＬが行方向に延在して配置されている。
【００６５】
また、図３中のＲ−Ｓ断面図には、ライトディジット線ＷＤＬに対応した断面図が示される。なお、当該Ｒ−Ｓ断面図においては、ライトディジット線ＷＤＬの上層側のみが図示されている。
【００６６】
ライトディジット線ＷＤＬは、トンネル磁気抵抗素子ＴＭＲにデータを書込むためのデータ書込電流を流すので、トンネル磁気抵抗素子ＴＭＲの直下領域に配置される。したがって、ライトディジット線ＷＤＬの上層には、ストラップＳＬおよびビット線ＢＬと電気的に結合されたトンネル磁気抵抗素子ＴＭＲが配置される。なお、上述したように、同一行グループ内において、列方向に隣接する複数のトンネル磁気抵抗素子ＴＭＲは、共通のストラップＳＬと結合される。
【００６７】
このように、ストラップＳＬを複数のトンネル磁気抵抗素子で共有する構成とすることにより、アクセストランジスタＡＴＲの配置個数を削減して、メモリアレイの小面積化を図ることができる。
【００６８】
図４は、アクセストランジスタＡＴＲの共有によるメモリアレイの小面積効果を説明する図である。
【００６９】
図４を参照して、最小の配線幅で示される最小設計単位をＦで示すと、１個のトンネル磁気抵抗素子ＴＭＲの面積は、通常４〜８Ｆ2程度となる。図４においては、１個のトンネル磁気抵抗素子ＴＭＲの面積が４Ｆ2であるものとする。
【００７０】
また、アクセストランジスタＡＴＲの配置に伴うメモリセル面積の増加をαＦ2とすると、図２２に示した、各メモリセルごとにアクセストランジスタＡＴＲを配置する、すなわち、同一ストラップに接続されるメモリセル数が１である構成では、ＭＴＪメモリセル１個当たりの有効メモリセルサイズは、（４＋α）Ｆ2で示される。
【００７１】
これに対して、本発明の実施の形態に従うメモリアレイ構成においては、同一ストラップに接続されるメモリセル数をＭとすると、ＭＴＪメモリセル１個当たりの有効メモリセルサイズを、（４＋α／Ｍ）Ｆ2に抑制することができる。この結果、アクセストランジスタＡＴＲによる面積の増大が抑制され、ＭＴＪメモリセルが集積配置されるメモリアレイを小面積化することができる。
【００７２】
さらに、図３に示した様に、各トンネル磁気抵抗素子ＴＭＲに対応して、アクセストランジスタＡＴＲとトンネル磁気抵抗素子ＴＭＲとの間を電気的に結合するためのコンタクトホール３４０を配置する必要がなくなる。この結果、各トンネル磁気抵抗素子ＴＭＲごとにアクセストランジスタＡＴＲを設ける構成と比較して、トンネル磁気抵抗素子ＴＭＲの行方向配置ピッチおよび列方向配置ピッチは縮小されるので、この点からも、メモリアレイの小面積化を図ることができる。
【００７３】
次に、実施の形態１に従うメモリアレイに対するデータ書込およびデータ読出動作について詳細に説明する。
【００７４】
図５は、実施の形態１に従うメモリアレイに対してデータ読出動作およびデータ書込動作を実行するための回路群の構成を示す回路図である。
【００７５】
図５を参照して、トンネル磁気抵抗素子ＴＭＲは、既に説明したように、磁化方向に応じた電気抵抗を有する。すなわち、データ読出前においては、各ＭＴＪメモリセルにおいて、トンネル磁気抵抗素子ＴＭＲは、Ｈレベル（“１”）およびＬレベル（“０”）のいずれかのデータを記憶するために、所定の方向に沿って磁化されて、その電気抵抗はＲｍａｘおよびＲｍｉｎのいずれかに設定される。各トンネル磁気抵抗素子ＴＭＲは、対応するビット線ＢＬおよびストラップＳＬの間に接続される。
【００７６】
各ストラップＳＬは、対応するアクセストランジスタＡＴＲを介して、電圧線ＧＬと結合される。電圧線ＧＬは、固定電圧Ｖｓｓ（接地電圧ＧＮＤ）を伝達する。これにより、対応するワード線ＷＬがＨレベルに活性化される選択行ブロックにおいて、各トンネル磁気抵抗素子ＴＭＲは、固定電圧Ｖｓｓおよび対応するビット線ＢＬの間に電気的に結合される。
【００７７】
次に、メモリアレイ１０における行選択を実行するための行選択回路２０の回路構成について説明する。
【００７８】
行選択回路２０は、各メモリセル行に対応して設けられるトランジスタスイッチ８０，９０と、各行グループに対応して設けられるトランジスタスイッチ８５，９５とを有する。たとえば、トランジスタスイッチ８０，８５，９０，９５の各々は、ＮチャネルＭＯＳトランジスタで構成される。トランジスタスイッチ８０，９０は、対応するメモリセル行のデコード結果を示すデコード信号Ｒｄに基づいて、対応するライトディジット線ＷＤＬの活性化を制御する。トランジスタスイッチ８５，９５は、対応する行グループのデコード結果を示すデコード信号Ｒｄ＃に基づいて、対応するワード線ＷＬの活性化を制御する。
【００７９】
デコード信号ＲｄおよびＲｄ＃は、図示しないデコード回路によって得られ、対応するメモリセル行および行グループが選択メモリセルを含む場合に、Ｈレベル（電源電圧Ｖｃｃ）にそれぞれ設定される。すなわち、選択メモリセルに対応するデコード信号ＲｄおよびＲｄ＃はＨレベル（電源電圧Ｖｃｃ）に設定され、それ以外のデコード信号ＲｄおよびＲｄ＃は、Ｌレベル（固定電圧Ｖｓｓ／接地電圧ＧＮＤ）に設定される。デコード信号ＲｄおよびＲｄ＃は、ノードＮｄおよびＮｄ＃にそれぞれ伝達される。少なくとも、１回のデータ読出動作および１回のデータ書込動作内において、各ノードＮｄおよびＮｄ＃のレベルは保持される。
【００８０】
トランジスタスイッチ８０は、ノードＮｄおよびライトディジット線ＷＤＬの一端側の間に設けられ、トランジスタスイッチ９０は、ライトディジット線ＷＤＬの他端側および固定電圧Ｖｓｓの間に設けられる。トランジスタスイッチ８０のゲートには、制御信号ＷＥが与えられ、トランジスタスイッチ９０は、そのゲートに電源電圧Ｖｃｃが与えられるので、常にオン状態を維持する。
【００８１】
したがって、制御信号ＷＥの活性化（Ｈレベル）に応答して、対応するデコード信号ＲｄがＨレベルに設定されたライトディジット線ＷＤＬには、トランジスタスイッチ８０から９０へ向かう所定方向のデータ書込電流Ｉｐが流れる。一方、対応するデコード信号ＲｄがＬレベルに設定されたライトディジット線ＷＤＬは、その両端が固定電圧Ｖｓｓ（接地電圧ＧＮＤ）に設定されるので、制御信号ＷＥの活性化期間においても、データ書込電流は流れない。
【００８２】
トランジスタスイッチ８５は、ノードＮｄ＃およびワード線ＷＬの一端側の間に設けられ、トランジスタスイッチ９５は、ワード線ＷＬの他端側および固定電圧Ｖｓｓ（接地電圧ＧＮＤ）の間に設けられる。トランジスタスイッチ８５のゲートには、制御信号ＲＥが与えられ、トランジスタスイッチ９５のゲートには、制御信号ＲＥの反転信号／ＲＥが与えられる。
【００８３】
したがって、制御信号ＲＥの活性化（Ｈレベル）に応答して各トランジスタスイッチ９５がターンオフすることにより、各ワード線ＷＬは固定電圧Ｖｓｓ（接地電圧ＧＮＤ）と切離される。さらに、トランジスタスイッチ８５は、制御信号ＲＥに応答してターンオンして、ノードＮｄの電圧、すなわち対応する行ブロックのデコード信号Ｒｄ＃に応じて、対応するワード線ＷＬを活性化（Ｈレベル）する。
【００８４】
これに応答して、選択行ブロックに対応するアクセストランジスタＡＴＲがターンオンすることにより、ビット線ＢＬおよび固定電圧Ｖｓｓの間に、ストラップＳＬを介してＬ個のトンネル磁気抵抗素子ＴＭＲ（選択メモリセル群）が並列に接続される。一方、対応するデコード信号Ｒｄ＃がＬレベルに設定された行ブロックにおいては、対応するワード線ＷＬは非活性化（Ｌレベル）されるので、アクセストランジスタＡＴＲは、オフされたままである。このようにして、メモリアレイ１０における行選択動作が実行される。
【００８５】
同様の構成は、各ワード線ＷＬおよび各ライトディジット線ＷＤＬに対応して同様に設けられる。なお、図５に示されるように、トランジスタスイッチ８０，８５，９０，９５を、各メモリセル行および各行ブロックごとに、千鳥状に交互配置すれば、行選択回路２０を小面積で効率的に構成できる。
【００８６】
読出／書込制御回路３０は、ライトドライバ制御回路１５０と、スイッチ回路１６０とを含む。ライトドライバ制御回路１５０は、コントロール回路５からの動作指示に応答して、ノードＮ４に伝達された書込データＷＤおよび列選択回路２５からの列選択結果に応じて、メモリセル列ごとに書込制御信号ＷＤＴａ，ＷＤＴｂを設定する。後ほど詳細に説明するように、ライトドライバ制御回路１５０は、データ書込動作時の他に、データ読出動作内においても、所定のタイミングで選択メモリセルに対するデータ書込を実行する。
【００８７】
スイッチ回路１６０は、ノードＮｒおよびＮｗの一方を、選択的にノードＮ４と接続する。通常のデータ書込動作時においては、スイッチ回路１６０は、入力バッファ１７５から入力データＤＩＮが伝達されるノードＮｗをノードＮ４と接続する。
【００８８】
読出／書込制御回路３０は、さらに、メモリセル列ごとに配置されたライトドライバＷＤＶｂを含む。同様に、読出／書込制御回路３５は、メモリセル列ごとに設けられたライトドライバＷＤＶａを含む。各メモリセル列において、ライトドライバＷＤＶａは、対応する書込制御信号ＷＤＴａに応じて、対応するビット線ＢＬの一端側を、電源電圧Ｖｃｃおよび固定電圧Ｖｓｓ（接地電圧ＧＮＤ）のいずれかで駆動する。同様に、ライトドライバＷＤＶｂは、対応する書込制御信号ＷＤＴｂに応じて、対応するビット線ＢＬの他端側を、電源電圧Ｖｃｃおよび固定電圧Ｖｓｓ（接地電圧ＧＮＤ）のいずれかで駆動する。
【００８９】
データ書込時において、選択列に対応する書込制御信号ＷＤＴａおよびＷＤＴｂは、書込データＷＤのレベルに応じて、ＨレベルおよびＬレベルの一方ずつに設定される。たとえば、Ｈレベル（“１”）のデータを書込む場合には、ライトドライバＷＤＶａからＷＤＶｂへ向かう方向にデータ書込電流＋Ｉｗを流すために、書込制御信号ＷＤＴａがＨレベルに設定され、ＷＤＴｂがＬレベルに設定される。反対に、Ｌレベル（“０”）のデータを書込む場合には、ライトドライバＷＤＶｂからＷＤＶａへ向かう方向にデータ書込電流−Ｉｗを流すために、書込制御信号ＷＤＴｂがＨレベルに設定され、ＷＤＴａはＬレベルに設定される。以下においては、異なる方向のデータ書込電流＋Ｉｗおよび−Ｉｗを総称して、データ書込電流±Ｉｗとも表記する。
【００９０】
非選択列においては、書込制御信号ＷＤＴａおよびＷＤＴｂの各々は、Ｌレベルに設定される。また、データ書込動作時以外においても、書込制御信号ＷＤＴａおよびＷＤＴｂは、Ｌレベルに設定される。
【００９１】
対応するライトディジット線ＷＤＬおよびビット線ＢＬの両方にデータ書込電流Ｉｐおよび±Ｉｗがそれぞれ流されるトンネル磁気抵抗素子ＴＭＲにおいて、データ書込電流±Ｉｗの方向に応じた書込データが磁気的に書込まれる。
【００９２】
同様の構成は、各メモリセル列のビット線ＢＬに対応して同様に設けられる。なお、図５の構成において、ライトドライバＷＤＶａおよびＷＤＶｂの駆動電圧を、固定電圧Ｖｓｓ（接地電圧ＧＮＤ）および電源電圧Ｖｃｃ以外の電圧とすることも可能である。
【００９３】
次に、メモリアレイ１０からのデータ読出動作について説明する。
読出／書込制御回路３０は、さらに、選択メモリセルの電気抵抗に応じた電圧を伝達するためのデータ線ＤＩＯと、データ線ＤＩＯおよび各ビット線ＢＬの間に設けられた読出選択ゲートＲＳＧとを含む。読出選択ゲートＲＳＧのゲートには、対応するメモリセル列の選択状態を示すリードコラム選択線ＲＣＳＬが結合される。各リードコラム選択線ＲＣＳＬは、対応するメモリセル列が選択された場合にＨレベルに活性化される。同様の構成は、各メモリセル列に対応して設けられる。すなわち、データ線ＤＩＯはメモリアレイ１０上のビット線ＢＬによって共有される。
【００９４】
このような構成とすることにより、選択メモリセル群は、データ読出時において、選択列のビット線ＢＬおよび対応する読出選択ゲートＲＳＧを介してデータ線ＤＩＯと電気的に結合される。
【００９５】
読出／書込制御回路３０は、さらに、データ読出回路１００と、データ読出電流供給回路１０５とをさらに含む。
【００９６】
データ読出電流供給回路１０５は、電源電圧Ｖｃｃおよびデータ線ＤＩＯの間に電気的に結合された電流供給トランジスタ１０７を有する。電流供給トランジスタ１０７は、制御信号／ＲＥ（データ読出時にＬレベルに活性化）を受けるＰチャネルＭＯＳトランジスタで構成される。電流供給トランジスタ１０７は、データ読出時において、データ線ＤＩＯを電源電圧Ｖｃｃと結合することによって、データ読出電流Ｉｓを生じさせる。
【００９７】
データ読出電流Ｉｓは、データ線ＤＩＯ〜選択列の読出選択ゲートＲＳＧ〜選択列のビット線ＢＬ〜選択メモリセル群（トンネル磁気抵抗素子ＴＭＲ）〜アクセストランジスタＡＴＲ〜電圧線ＧＬ（固定電圧Ｖｓｓ）の経路を通過する。これに応じて、データ線ＤＩＯには、選択メモリセルを含む選択メモリセル群の電気抵抗に応じた電圧が生じる。
【００９８】
データ読出回路１００は、さらに、スイッチ回路１１０と、電圧保持キャパシタ１１１〜１１３と、センスアンプ１２０，１２５，１３０と、ラッチ回路１４０とを含む。
【００９９】
スイッチ回路１１０は、１回のデータ読出動作において、ノードＮ１〜Ｎ３のうちの順番に選択される１個ずつを、データ線ＤＩＯと接続する。電圧保持キャパシタ１１１〜１１３は、ノードＮ１〜Ｎ３のそれぞれの電圧を保持するために設けられる。
【０１００】
センスアンプ１２０は、ノードＮ１およびＮ２の電圧差を増幅して出力する。センスアンプ１２５は、ノードＮ１およびＮ３の電圧差を増幅して出力する。センスアンプ１３０は、センスアンプ１２０および１２５のそれぞれの出力間の電圧差を増幅して出力する。ラッチ回路１４０は、所定タイミングにおけるセンスアンプ１３０の出力電圧をラッチして、選択メモリセルの記憶データに応じたレベルを有する読出データＲＤをノードＮｒへ出力する。
【０１０１】
ノードＮｒへ出力された読出データＲＤは、出力バッファ１７０を介して、データ出力端子４ａからの出力データＤＯＵＴとして出力される。一方、データ入力端子４ｂへの入力データＤＩＮは、入力バッファ１７５を介して、ノードＮｗに伝達される。
【０１０２】
既に説明したように、通常のデータ書込動作時においては、スイッチ回路１６０は、ノードＮｗをノードＮ４と接続する。一方、データ読出動作時においては、スイッチ回路１６０は、コントロール回路５からの指示に応じて、読出データＲＤを選択メモリセルに再び書込むために、ノードＮｒとノードＮ４の間を電気的に結合する。
【０１０３】
次に、このように構成された読出／書込制御回路による実施の形態１に従うデータ読出動作について詳細に説明していく。
【０１０４】
図６は、実施の形態１に従うメモリアレイに対する１回のデータ読出動作を説明するフローチャートである。
【０１０５】
図６を参照して、実施の形態１に従う構成においては、１回のデータ読出動作が開始されると（ステップＳ１００）、まず初期データ読出動作として、選択メモリセルの磁化方向がデータ読出動作前と同様である状態、すなわち、選択メモリセルが本来読出されるべき記憶データを保持した状態においてデータ読出を実行する。初期データ読出動作時におけるデータ線ＤＩＯの電圧（以下、単に「データ線電圧」とも称する）は、ノードＮ１に伝達され保持される（ステップＳ１１０）。
【０１０６】
次に、所定書込動作１として、選択メモリセルへ所定レベル（たとえば“１”）のデータが書込まれる。すなわち、選択メモリセルは、所定レベルのデータを書込むためのデータ書込磁界の印加を受ける（ステップＳ１２０）。さらに、選択メモリセルへ当該所定レベル（“１”）のデータが書込まれた状態での、選択メモリセル群を対象とするデータ読出が所定読出動作１として実行される。このときのデータ線電圧は、ノードＮ２へ保持される（ステップＳ１３０）。
【０１０７】
その後、さらに、所定書込動作２として、選択メモリセルに対して、所定書込動作１とは異なるレベル（たとえば“０”）のデータが書込まれる。すなわち、選択メモリセルは、このようなレベルのデータを書込むためのデータ書込磁界の印加を受ける（ステップＳ１４０）。さらに、選択メモリセルへ当該“０”データが書込まれた状態での、選択メモリセル群を対象とするデータ読出が所定読出動作２として実行される。このときのデータ線電圧は、ノードＮ３へ保持される（ステップＳ１５０）。
【０１０８】
所定読出動作１および所定読出動作２の各々において、先行する所定書込動作１または所定書込動作２における強制的な書込データレベルが選択メモリセルの記憶データと一致しているときは、データ線電圧は初期データ読出時と同レベルとなる。一方、先行する所定書込動作１または所定書込動作２で選択メモリセルの記憶データと異なるレベルのデータを強制的に書込んだときには、後続の所定読出動作１または所定読出動作１において、データ線電圧は初期データ読出時と比較して、上昇あるいは下降する。
【０１０９】
初期データ読出動作から所定読出動作２までが終了した時点で、ノードＮ１〜Ｎ３には、初期データ読出動作、所定読出動作１および所定読出動作２のそれぞれにおけるデータ線電圧が保持される。この状態で、ノードＮ１〜Ｎ３の電圧比較に基づいて、選択メモリセルからの記憶データを示す読出データＲＤを確定する（ステップＳ１６０）。データ線電圧は、選択メモリセルのみならず選択メモリセル群全体の電気抵抗に応じたレベルを示すが、上記の３つの読出動作間でのデータ線電圧の比較を行なうことによって、選択メモリセルの記憶データを抽出して検知することができる。
【０１１０】
さらに、読出データＲＤの確定後において、選択メモリセルに対して、読出データＲＤの再書込が実行される（ステップＳ１７０）。これにより、読出動作シーケンス内で所定のデータ書込を受けた選択メモリセルについて、その記憶データを再現して、データ読出前の状態を再現することができる。
【０１１１】
図７は、初期データ読出動作時における読出／書込制御回路の動作を説明する回路図である。
【０１１２】
図７を参照して、１回のデータ読出動作内において、選択行に対応するデコード信号Ｒｄおよび選択行ブロックに対応するデコード信号Ｒｄ＃は、Ｈレベルに維持されている。初期データ読出動作時には、制御信号ＲＥがＨレベル、制御信号ＷＥがＬレベルに設定される。さらに、図中に斜線で示されたＭＴＪメモリセルがアクセス対象となる選択メモリセルである場合には、対応するワード線ＷＬおよびリードコラム選択線ＲＣＳＬがＨレベルに活性化される。これに応じて、対応する読出選択ゲートＲＳＧおよび選択メモリセルのアクセストランジスタＡＴＲがターンオンして、対応するビット線ＢＬおよびストラップＳＬの間に並列に接続された選択メモリセル群に相当する複数のトンネル磁気抵抗素子ＴＭＲをデータ読出電流Ｉｓが通過する。
【０１１３】
これにより、データ線ＤＩＯには、選択メモリセルが本来の記憶データを保持した状態における、選択メモリセル群の記憶データに応じた電圧が発生する。スイッチ回路１１０は、初期データ読出動作時には、データ線ＤＩＯをノードＮ１と接続する。ノードＮ１の電圧は、電圧保持キャパシタ１１１によって保持される。
【０１１４】
図８は、所定書込動作１における読出／書込制御回路の動作を説明する回路図である。
【０１１５】
図８を参照して、所定書込動作１においては、制御信号ＲＥがＬレベル、制御信号ＷＥがＨレベルに設定される。さらに、各リードコラム選択線ＲＣＳＬがＬレベルに非活性化されて、各メモリセル列において読出選択ゲートＲＳＧがオフされる。これにより、各ビット線ＢＬは、データ線ＤＩＯと切離される。さらに、スイッチ回路１１０は、データ線ＤＩＯを、ノードＮ１〜Ｎ３のいずれとも接続しない。ライトドライバ制御回路１５０に対しては、コントロール回路５から“１”データを書込むための動作指示が発せられる。
【０１１６】
したがって、選択行のライトディジット線ＷＤＬが活性化されて、データ書込電流Ｉｐを流される。また、選択列のビット線においては、所定データ（“１”）を書込むためのデータ書込電流＋Ｉｗが、ライトドライバＷＤＶａからＷＤＶｂに向かう方向に選択列のビット線上を流される。
【０１１７】
すなわち、ライトドライバ制御回路１５０は、コントロール回路５からの書込指示に応答して、選択列の書込制御信号ＷＤＴａをＨレベルに、ＷＤＴｂをＬレベルに設定する。なお、他のメモリセル列に対応する書込制御信号ＷＤＴａおよびＷＤＴｂはいずれもＬレベルに設定される。これにより、選択メモリセルに対しては、所定レベルのデータ（“１”）が強制的に書込まれる。これに対して、選択メモリセル群の他のメモリセルの記憶データは、変化しない。
【０１１８】
図９は、所定読出動作１における読出／書込制御回路の動作を説明する回路図である。
【０１１９】
図９を参照して、所定読出動作１においては、制御信号ＲＥがＨレベル、制御信号ＷＥがＬレベルに設定される。さらに、選択メモリセルからのデータ読出を再び実行するために、対応するワード線ＷＬおよびリードコラム選択線ＲＣＳＬがＨレベルへ活性化される。さらに、スイッチ回路１１０は、データ線ＤＩＯをノードＮ２と接続する。ノードＮ２の電圧は、電圧保持キャパシタ１１２によって保持される。
【０１２０】
したがって、図６中のステップＳ１３０に対応する所定読出動作１では、選択メモリセルが “１”データを記憶する状態でのデータ線電圧が、ノードＮ２に伝達され保持される。
【０１２１】
図１０は、所定書込動作２における読出／書込制御回路の動作を説明する回路図である。
【０１２２】
図１０を参照して、所定書込動作２においては、所定書込動作１のときと同様に、制御信号ＲＥがＬレベル、制御信号ＷＥがＨレベルに設定されるとともに、各ビット線ＢＬはデータ線ＤＩＯと切離される。さらに、スイッチ回路１１０は、データ線ＤＩＯを、ノードＮ１〜Ｎ３のいずれとも接続しない。ライトドライバ制御回路１５０に対しては、コントロール回路５から“０”データを書込むための動作指示が発せられる。
【０１２３】
したがって、対応するライトディジット線ＷＤＬが活性化されてデータ書込電流Ｉｐが流される。また、選択列のビット線においては、このようなデータ（“０”）を書込むためのデータ書込電流−Ｉｗが、ライトドライバＷＤＶｂからＷＤＶａに向かう方向に選択列のビット線上を流される。
【０１２４】
すなわち、ライトドライバ制御回路１５０は、コントロール回路５からの書込指示に応答して、選択列の書込制御信号ＷＤＴａをＬレベルに、ＷＤＴｂをＨレベルに設定する。なお、他のメモリセル列に対応する書込制御信号ＷＤＴａおよびＷＤＴｂはいずれもＬレベルに設定される。これにより、選択メモリセルに対しては、所定書込動作１とは異なるレベルのデータ（“０”）が強制的に書込まれる。一方で、選択メモリセル群に属する他のメモリセルの記憶データは、所定書込動作１と同様に、変化しない。
【０１２５】
図１１は、所定読出動作２における読出／書込制御回路の動作を説明する回路図である。
【０１２６】
図１１を参照して、所定読出動作２においても、制御信号ＲＥがＨレベル、制御信号ＷＥがＬレベルに設定される。さらに、選択メモリセルからのデータ読出を再び実行するために、対応するワード線ＷＬおよびリードコラム選択線ＲＣＳＬがＨレベルへ活性化される。さらに、スイッチ回路１１０は、データ線ＤＩＯをノードＮ３と接続する。ノードＮ３の電圧は、電圧保持キャパシタ１１３によって保持される。
【０１２７】
したがって、図６中のステップＳ１５０に対応する所定読出動作２では、選択メモリセルが “０”データを記憶する状態でのデータ線電圧が、ノードＮ２に伝達され保持される。
【０１２８】
これにより、所定読出動作２の終了時において、電圧保持キャパシタ１１１に〜１１３によって、ノードＮ１〜Ｎ３には、初期データ読出動作、所定読出動作１および所定読出動作２のそれぞれにおけるデータ線電圧が保持される。
【０１２９】
したがって、センスアンプ１２０および１２５のいずれか一方において、２つの入力電圧が同レベルになるため、その出力がほとんど増幅されない。一方、他方のセンスアンプにおいては、その出力電圧は大きく振幅する。具体的には、選択メモリセルの記憶データが“１”である場合には、センスアンプ１２０の出力がほとんど増幅されない一方で、センスアンプ１２５の出力はフル振幅まで増幅される。反対に、選択メモリセルの記憶データが“０”であった場合には、センスアンプ１２５の出力がほとんど増幅されない一方で、センスアンプ１２０の出力はフル振幅まで増幅される。
【０１３０】
２段目のセンスアンプ１３０は、１段目のセンスアンプ１２０および１２５からの出力電圧の比較に応じて、選択メモリセルの記憶データに応じた電圧を生成する。センスアンプ１３０の出力は、図６中のステップＳ１６０に示した読出データ確定動作に対応するタイミングで、ラッチ回路１４０に保持される。ラッチ回路１４０は、保持電圧に応じた読出データＲＤをノードＮｒに生成する。
【０１３１】
図１２は、データ再書込動作における読出／書込制御回路の動作を説明する回路図である。
【０１３２】
図１２を参照して、データ再書込動作時においては、強制的なデータ書込を実行された選択メモリセルに対して、読出データＲＤが再書込される。すなわち、スイッチ回路１６０は、ノードＮｒとＮ４との間を接続する。また、ライトドライバ制御回路１５０に対しては、コントロール回路５から再書込動作を実施するための動作指示が発せられる。
【０１３３】
したがって、ライトドライバ制御回路１５０は、選択列のビット線ＢＬにおいて、読出データＲＤのレベルに応じた方向のデータ書込電流＋Ｉｗまたは−Ｉｗを生じさせるように、対応する書込制御信号ＷＤＴａおよびＷＤＴｂのレベルを設定する。同様に、制御信号ＷＥもオンされて、選択行のライトディジット線ＷＤＬにデータ書込電流Ｉｐが流される。
【０１３４】
これにより、データ読出動作前における選択メモリセルの記憶データに対応する読出データＲＤが選択メモリセルに再書込されるので、選択メモリセルの状態は、データ読出動作前の状態に復帰する。
【０１３５】
図１３は、実施の形態１に従うメモリアレイに対するデータ読出動作を説明する動作波形図である。
【０１３６】
図１３を参照して、図６に示した１回のデータ読出動作を構成する各動作は、たとえばクロック信号ＣＬＫに同期して実行させることができる。
【０１３７】
すなわち、クロック信号ＣＬＫの活性化エッジである時刻ｔ０において、チップセレクト信号ＣＳおよびリードコマンドＲＣが取込まれると、初期データ読出動作が実行される。初期データ読出動作においては、選択行のワード線ＷＬが活性化されるとともに、選択列のビット線ＢＬにはデータ読出電流Ｉｓが供給される。データ読出電流Ｉｓによってデータ線ＤＩＯに生じた電圧、すなわち、選択メモリセルが本来の記憶データ保持する状態でのデータ線電圧は、ノードＮ１に伝達され保持される。
【０１３８】
次のクロック活性化エッジに対応する時刻ｔ１から、所定書込動作１が実行される。これに対応して、選択行のライトディジット線ＷＤＬにデータ書込電流Ｉｐが流され、選択列のビット線ＢＬにはデータ書込電流＋Ｉｗが流されて、選択メモリセルに対して、所定レベルのデータ（“１”）が強制的に書込まれる。
【０１３９】
さらに、次のクロック活性化エッジである時刻ｔ２からは所定読出動作１が実行される。すなわち、選択行のワード線ＷＬが活性化された状態で、選択列のビット線ＢＬに対してデータ読出電流Ｉｓが供給される。データ読出電流Ｉｓによってデータ線ＤＩＯに生じた電圧、すなわち、選択メモリセルが“１”データを保持する状態でのデータ線電圧は、ノードＮ２に伝達され保持される。
【０１４０】
次のクロック活性化エッジである時刻ｔ３からは所定書込動作２が実行される。これにより、選択行のライトディジット線ＷＤＬにデータ書込電流Ｉｐが流され、選択列のビット線ＢＬにはデータ書込電流−Ｉｗが流されて、選択メモリセルに対して、所定書込動作１とは異なるレベルのデータ（“０”）が強制的に書込まれる。
【０１４１】
さらに、次のクロック活性化エッジである時刻ｔ４からは所定読出動作２が実行される。すなわち、選択行のワード線ＷＬが活性化された状態で、選択列のビット線ＢＬに対してデータ読出電流Ｉｓが供給される。選択メモリセルが“０”データを保持する状態でのデータ線電圧は、ノードＮ３に伝達され、保持される。
【０１４２】
所定読出動作２の実行によって、ノードＮ１〜Ｎ３において、選択メモリセルが記憶データ、データ“１”およびデータ“０”を保持する状態にそれぞれ対応するデータ線電圧電圧が保持される。したがって、ノードＮ１〜Ｎ３の電圧に基づいて読出データＲＤを生成することができる。
【０１４３】
さらに、次のクロック活性化エッジに相当する時刻ｔ５より、読出データＲＤに応じた出力データＤＯＵＴがデータ出力端子４ａから出力される。これと並列して、選択メモリセルに対するデータ再書込動作が実行される。すなわち、選択行のライトディジット線ＷＤＬにデータ書込電流Ｉｐが流され、選択列のビット線ＢＬには、読出データＲＤのレベルに応じて、データ書込電流＋Ｉｗまたは−Ｉｗが流される。これにより、選択メモリセルに対して、読出データＲＤと同一レベルのデータが書込まれて、選択メモリセルは、データ読出動作前と同様の状態に復帰する。
【０１４４】
なお、図５に示された、１ビットのデータ読出およびデータ書込を実行するための構成を１つのブロックとして、ＭＲＡＭデバイスを複数のブロックから構成することもできる。図１３には、このような構成におけるデータ読出動作が合わせて示される。
【０１４５】
複数のブロックを有するＭＲＡＭデバイスにおいては、各ブロックに対して、図６に示したフローで構成されるデータ読出動作が並列に実行される。すなわち、図５と同様の構成を有する他のブロックにおいても、同様のデータ読出動作が実行されて、時刻ｔ４において、各ブロックにおいて選択メモリセルからの読出データＲＤが生成される。
【０１４６】
このような構成においては、たとえば、次のクロック活性化エッジに相当する時刻ｔ５から、複数ブロックのそれぞれからの読出データＲＤを、バースト的に出力データＤＯＵＴとして出力することができる。図１３においては、時刻ｔ５においては、１つのブロックからの読出データＲＤに対応して、出力データＤＯＵＴとして“０”が出力され、次のクロック活性化エッジである時刻ｔ６からは、他の１つのブロックにおける読出データＲＤに対応して、出力データＤＯＵＴとして “１”が出力される動作例が示される。
【０１４７】
なお、図１３においては、クロック信号ＣＬＫの活性化エッジにそれぞれ応答して、１回のデータ読出動作を構成する各動作を実行する構成を示したが、本願発明の適用はこのような動作に限定されるものではない。すなわち、クロック信号ＣＬＫに応答して、内部でさらにタイミング制御信号を生成して、このタイミング制御信号に応答して、クロック信号ＣＬＫの１クロックサイクル内で、図６に示した１回のデータ読出動作を実行する構成としてもよい。このような、１回のデータ読出動作に要するクロックサイクル数（クロック信号ＣＬＫ）については、１回のデータ読出動作の所要時間と、動作クロックであるクロック信号ＣＬＫの周波数との関係に応じて、適宜定めることができる。
【０１４８】
このように、実施の形態１に従う構成のメモリアレイにおいては、アクセストランジスタＡＴＲを共有するために、複数のトンネル磁気抵抗素子ＴＭＲ（選択メモリセル群）を並列にデータ読出電流が流れるが、選択メモリセルへの所定データ書込の前後でデータ読出をそれぞれ実行して、両者におけるデータ線電圧を比較することによって、当該選択メモリセルに含まれる１個の選択メモリセルの記憶データを抽出して検知することができる。
【０１４９】
さらに、選択メモリセルに対するデータ読出動作において、リファレンスセルを用いることなく、選択メモリセル群に対するアクセスのみでデータ読出を実行できる。すなわち、同一のメモリセル、同一のビット線、同一のデータ線および同一のセンスアンプ等が含まれる同一のデータ読出経路によって実行される電圧比較に基づいて、セルフリファレンス方式でデータ読出が実行される。
【０１５０】
この結果、データ読出経路を構成する各回路における製造ばらつきに起因するオフセット等の影響を回避して、データ読出動作を高精度化できる。すなわち、選択メモリセルからのデータ読出を、リファレンスセル等の他のメモリセルや、これに付随するデータ読出回路系との比較に基づいて実行するよりも、製造ばらつき等の影響を排除して、高精度のデータ読出を実行することが可能となる。また、リファレンスセルが不要であるので、各ＭＴＪメモリセルにデータ記憶を実行させて、全てのＭＴＪメモリセルを有効ビットとして用いることができる。
【０１５１】
［実施の形態１の変形例］
図１４は、実施の形態１の変形例に従う１回のデータ読出動作を説明するフローチャートである。
【０１５２】
図１４を参照して、実施の形態１の変形例に従うデータ読出動作においては、図６に示したフローチャートと比較して、読出データを確定するステップＳ１６０と、データ再書込動作を実行するステップＳ１７０との間に、データ再書込動作の要否を判定するステップＳ１６５がさらに備えられる点で異なる。
【０１５３】
ステップＳ１６５においては、ステップＳ１６０で確定された読出データＲＤが、所定書込動作２で書込まれたデータ（“０”）と同一であるかどうかが判定される。両者のレベルが同一である場合には、データ再書込動作の実行前において、選択メモリセルの記憶データが、後続のステップＳ１７０で再書込しようとするデータ（読出データＲＤ）と既に同じレベルであるため、データ再書込動作を実行する必要がない。
【０１５４】
このように、データ再書込動作の実行前における選択メモリセルの記憶データが、確定された読出データＲＤと同一のレベルである場合には、データ再書込動作（ステップＳ１７０）をスキップして、１回のデータ読出動作を終了する（ステップＳ１８０）。両者が不一致である場合には、実施の形態１と同様に、データ再書込動作を実行する（ステップＳ１７０）。この結果、不要な再書込動作を省略して、データ読出動作時の消費電流を削減することが可能となる。
【０１５５】
なお、実施の形態１およびその変形例においては、所定書込動作１および所定書込動作２において、“１”および“０”をそれぞれ強制的に書込む動作例について説明したが、これらの動作におけるデータレベルの設定は反対であってもよい。すなわち、所定書込動作１において“０”データを書込み、所定書込動作２において“１”データを書込む構成とすることも可能である。
【０１５６】
また、実施の形態１およびその変形例においては、２種類のデータレベル“１”および“０”のそれぞれに対応した２回ずつの所定書込動作および所定読出動作を、１回のデータ読出動作内で実行する構成について説明したが、いずれか一方のデータレベルのみに対応した、１回ずつの所定書込動作および所定読出動作を１回のデータ読出動作内で実行する構成とすることもできる。
【０１５７】
このような構成とした場合には、初期データ読出動作でのデータ線電圧と、所定書込動作後における所定読出動作でのデータ線電圧との間に、所定レベル以上の電圧差が生じているかどうかに基づいて、読出データＲＤを生成する構成とすればよい。たとえば、図５に示したデータ読出回路１００において、ノードＮ３に対応する電圧保持キャパシタ１１３およびセンスアンプ１２５の配置を省略するとともに、センスアンプ１３０への入力の一方を中間的な基準電圧とすれば、このようなデータ読出を実行することができる。これにより、データ読出回路１００の部品点数を削減して、小面積化および低コスト化を図ることができる。
【０１５８】
［実施の形態２］
実施の形態２においては、実施の形態１で示したメモリアレイ構成に対して、より簡略化された構成のデータ読出回路を用いて、セルフリファレンス方式のデータ読出を実行する構成について説明する。
【０１５９】
図１５は、実施の形態２に従うデータ読出動作の原理を説明するための概念図である。図１５には、ＭＴＪメモリセルに対して供給されるデータ書込電流および、ＭＴＪメモリセルの電気抵抗の関係（ヒステリシス特性）が示される。
【０１６０】
図１５を参照して、横軸には、ビット線を流れるビット線電流Ｉ（ＢＬ）が示され、縦軸にはＭＴＪメモリセルの電気抵抗Ｒｃｅｌｌが示される。ビット線電流Ｉ（ＢＬ）によって生じる磁界は、ＭＴＪメモリセルの自由磁化層ＶＬにおいて、磁化容易軸方向（ＥＡ）に沿った方向を有する。一方、ライトディジット線ＷＤＬを流れるディジット線電流Ｉ（ＷＤＬ）によって生じる磁界は、自由磁化層ＶＬにおいて、磁化困難軸方向（ＨＡ）に沿った方向を有する。
【０１６１】
したがって、ビット線電流Ｉ（ＢＬ）が、自由磁化層ＶＬの磁化方向を反転させるためのしきい値を超えると、自由磁化層ＶＬの磁化方向が反転されて、メモリセル抵抗Ｒｃｅｌｌが変化する。図１５においては、プラス方向のビット線電流Ｉ（ＢＬ）がしきい値を超えて流された場合にはメモリセル抵抗Ｒｃｅｌｌが最大値Ｒｍａｘとなり、マイナス方向のビット線電流Ｉ（ＢＬ）がしきい値を超えて流された場合には、メモリセル抵抗Ｒｃｅｌｌが最小値Ｒｍｉｎとなる。このようなビット線電流Ｉ（ＢＬ）のしきい値は、ライトディジット線ＷＤＬを流れる電流Ｉ（ＷＤＬ）によって異なる。
【０１６２】
まず、ライトディジット線ＷＤＬを流れるディジット線電流Ｉ（ＷＤＬ）＝０である場合におけるメモリセル抵抗Ｒｃｅｌｌのヒステリシス特性が、図１２中に点線で示される。この場合における、ビット線電流Ｉ（ＢＬ）のプラス方向およびマイナス方向のしきい値を、それぞれＩｔ０および−Ｉｔ０とする。
【０１６３】
これに対して、ライトディジット線ＷＤＬに電流が流される場合には、ビット線電流Ｉ（ＢＬ）のしきい値が低下する。図１５には、ディジット線電流Ｉ（ＷＤＬ）＝Ｉｐである場合のメモリセル抵抗Ｒｃｅｌｌのヒステリシス特性が実線で示される。ディジット線電流Ｉ（ＷＤＬ）によって生じる磁化困難軸方向の磁界の影響によって、ビット線電流Ｉ（ＢＬ）のプラス方向およびマイナス方向のしきい値は、それぞれＩｔ１（Ｉｔ１＜Ｉｔ０）および−Ｉｔ１（−Ｉｔ１＞−Ｉｔ０）に変化する。このヒステリシス特性は、データ書込動作時におけるメモリセル抵抗Ｒｃｅｌｌの挙動を示している。したがって、データ書込動作時におけるビット線電流Ｉ（ＢＬ）、すなわちデータ書込電流＋Ｉｗおよび−Ｉｗは、Ｉｔ１＜＋Ｉｗ＜Ｉｔ０および−Ｉｔ０＜−Ｉｗ＜−Ｉｔ１の範囲に設定されている。
【０１６４】
一方、データ読出動作時におけるビット線電流Ｉ（ＢＬ）、すなわちデータ読出電流Ｉｓは、選択メモリセルや寄生容量等をＲＣ負荷として接続されたデータ線ＤＩＯの充電電流として流れるので、データ書込時におけるビット線電流Ｉ（ＢＬ）、すなわちデータ書込電流±Ｉｗと比較すると、２〜３桁小さいレベルとなるのが一般的である。したがって、図１５中では、データ読出電流Ｉｓ≒０とみなすことができる。
【０１６５】
データ読出前の状態においては、図１５中における（ａ）または（ｃ）の状態、すなわち選択メモリセルが電気抵抗ＲｍｉｎまたはＲｍａｘのいずれかを有するように、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層の磁化方向が設定されている。
【０１６６】
図１６は、図１５に示した各状態におけるトンネル磁気抵抗素子の磁化方向を説明する概念図である。
【０１６７】
図１６（ａ）は、図１５（ａ）における状態の磁化方向を示している。この状態においては、自由磁化層ＶＬの磁化方向と、固定磁化層ＦＬの磁化方向とは平行であるので、メモリセル抵抗Ｒｃｅｌｌは、最小値Ｒｍｉｎに設定される。
【０１６８】
図１６（ｃ）は、図１５（ｃ）における状態の磁化方向を示している。この状態においては、自由磁化層ＶＬの磁化方向と、固定磁化層ＦＬの磁化方向とは反平行（逆方向）であるので、メモリセル抵抗Ｒｃｅｌｌは、最大値Ｒｍａｘに設定される。
【０１６９】
この状態から、ライトディジット線ＷＤＬに対して所定電流（たとえばデータ書込電流Ｉｐ）を流すと、自由磁化層ＶＬの磁化方向は、反転される状態には至らないものの、ある程度回転されて、トンネル磁気抵抗素子ＴＭＲの電気抵抗Ｒｃｅｌｌが変化する。
【０１７０】
たとえば、図１６（ｂ）に示されるように、図１６（ａ）の磁化状態から、ディジット線電流Ｉ（ＷＤＬ）による磁化困難軸（ＨＡ）方向の所定バイアス磁界がさらに印加された場合には、自由磁化層ＶＬの磁化方向は、いくらか回転して、固定磁化層ＦＬの磁化方向と所定の角度を成すようになる。これにより、図１６（ｂ）に対応する磁化状態では、メモリセル抵抗Ｒｃｅｌｌは、最小値ＲｍｉｎからＲｍ０に上昇する。
【０１７１】
同様に、図１６（ｃ）の磁化状態から、同様の所定バイアス磁界がさらに印加された場合には、自由磁化層ＶＬの磁化方向はいくらか回転して、固定磁化層ＦＬの磁化方向と所定の角度を成すようになる。これにより、図１６（ｄ）に対応する磁化状態では、メモリセル抵抗Ｒｃｅｌｌは、最大値ＲｍａｘからＲｍ１に下降する。
【０１７２】
このように、磁化困難軸（ＨＡ）方向のバイアス磁界を印加することによって、最大値Ｒｍａｘに対応するデータを記憶するＭＴＪメモリセルのメモリセル抵抗Ｒｃｅｌｌが低下する一方で、最小値Ｒｍｉｎに対応するデータを記憶するＭＴＪメモリセルのメモリセル抵抗Ｒｃｅｌｌは上昇する。
【０１７３】
このように、ある記憶データが書込まれたＭＴＪメモリセルに対して、磁化困難軸方向のバイアス磁界を印加すれば、記憶データに応じた極性の電気抵抗の変化をメモリセル抵抗Ｒｃｅｌｌに生じさせることができる。すなわち、バイアス磁界の印加に応答して生じるメモリセル抵抗Ｒｃｅｌｌの変化は、記憶データレベルに応じて、異なる極性を有する。実施の形態２においては、このようなＭＴＪメモリセルの磁化特性を利用したデータ読出を実行する。
【０１７４】
図１７は、実施の形態２に従う読出／書込制御回路の構成を示す回路図である。
【０１７５】
図１７を参照して、実施の形態２に従う構成においては、図２に示した実施の形態１に従う構成と比較して、読出／書込制御回路３０が、データ読出回路１００に代えてデータ読出回路２００を含む点と、スイッチ回路１６０の配置が省略される点とが異なる。メモリアレイ１０を始めとするその他の部分の構成は、実施の形態１と同様であるので、詳細な説明は繰り返さない。
【０１７６】
データ読出回路２００は、データ線ＤＩＯとノードＮ１およびＮ２との間に設けられるスイッチ回路２１０と、ノードＮ１およびＮ２にそれぞれ対応して設けられる電圧保持キャパシタ２１１および２１２と、センスアンプ２２０および２３０と、ラッチ回路２４０とを有する。
【０１７７】
スイッチ回路２１０は、１回のデータ読出動作において、ノードＮ１およびＮ２のうちの順番に選択される１個ずつを、データ線ＤＩＯと接続する。電圧保持キャパシタ２１１および２１２は、ノードＮ１およびＮ２のそれぞれの電圧を保持するために設けられる。
【０１７８】
センスアンプ２２０は、ノードＮ１およびＮ２の電圧差を増幅する。２段目のセンスアンプ２３０は、センスアンプ２２０の出力をさらに増幅してラッチ回路２４０に伝達する。ラッチ回路２４０は、所定タイミングにおけるセンスアンプ２３０の出力をフル振幅まで増幅するとともにラッチして、選択メモリセルの記憶データに応じたレベルを有する読出データＲＤをノードＮｒへ出力する。
【０１７９】
実施の形態２に従う１回のデータ読出動作は、実施の形態１における初期データ読出動作に相当する第１の読出動作と、選択列のライトディジット線ＷＤＬにバイアス電流を流した状態で実行される第２の読出動作とから構成される。特に、データ書込時にライトディジット線ＷＤＬを流されるデータ書込電流Ｉｐを当該バイアス電流としても用いることができる。この場合には、データ読出時にバイアス電流を供給するための回路を新たに配置する必要がないので、回路構成を簡略化できる。
【０１８０】
第１の読出動作においては、選択メモリセルに対応するライトディジット線ＷＤＬに電流が流されていない状態（Ｉ（ＷＤＬ）＝０）、すなわち、選択メモリセルの磁化方向がデータ読出動作前と同様である状態において、共通のストラップに結合された選択メモリセル群を対象とするデータ読出が実行される。スイッチ回路２１０は、データ線ＤＩＯとノードＮ１とを接続する。これにより、第１の読出動作におけるデータ線電圧は、電圧保持キャパシタ２１１によって、ノードＮ１に保持される。
【０１８１】
次に、第２の読出動作においては、選択行に対応するライトディジット線ＷＤＬにバイアス電流を流した状態（Ｉ（ＷＤＬ）＝Ｉｐ）で、すなわち、選択メモリセルに対して磁化困難軸方向に沿った所定のバイアス磁界が作用した状態で、選択メモリセル群を対象とするデータ読出が実行される。
【０１８２】
第２のデータ読出時において、スイッチ回路２１０は、データ線ＤＩＯをノードＮ２と接続する。したがって、第２のデータ読出時におけるデータ線電圧は、ノードＮ２に伝達され、電圧保持キャパシタ２１２によって保持される。
【０１８３】
既に説明したように、このようなバイアス磁界を作用させることによって、選択メモリセルのメモリセル抵抗Ｒｃｅｌｌは、第１の読出動作時、すなわちデータ読出動作前から、記憶データレベルに応じた極性で変化する。これにより、第２の読出動作時におけるデータ線ＤＩＯの電圧は、選択メモリセルの記憶データに応じて、第１の読出動作時よりも上昇あるいは下降する。
【０１８４】
具体的には、選択メモリセルに電気抵抗Ｒｍａｘに対応する記憶データ（たとえば“１”）が記憶されている場合には、第１の読出動作時よりも第２の読出動作時の方が、データ線電圧は高くなる。これは、ディジット線電流Ｉ（ＷＤＬ）によるバイアス磁界の作用によって選択メモリセルのメモリセル抵抗Ｒｃｅｌｌが小さくなるのに応じて、選択メモリセル群の通過電流が増加するためである。これに対して、選択メモリセルに電気抵抗Ｒｍｉｎに対応する記憶データ（たとえば“０”）が記憶されている場合には、第１の読出動作時よりも第２の読出動作時の方が、データ線電圧は低くなる。これは、ディジット線電流Ｉ（ＷＤＬ）によるバイアス磁界の作用によって選択メモリセルのメモリセル抵抗Ｒｃｅｌｌが大きくなるのに応じて、選択メモリセル群の通過電流が減少するためである。
【０１８５】
センスアンプ２２０は、ノードＮ１およびＮ２にそれぞれ保持された電圧、すなわち第１および第２の読出動作のそれぞれにおけるデータ線電圧を比較する。第２の読出動作の実行後に、センスアンプ２２０の出力をさらに増幅するセンスアンプ２３０の出力をラッチ回路２４０によって増幅およびラッチして読出データＲＤを生成することにより、読出データＲＤは、選択メモリセルの記憶データに応じたレベルを有することになる。
【０１８６】
このように、実施の形態２に従う構成においては、実施の形態１に従う構成のように所定レベルの記憶データを強制的に書込む所定書込動作およびこれに伴う所定読出動作を必要としない。
【０１８７】
また、ライトディジット線ＷＤＬを流れるバイアス電流（データ書込電流Ｉｐ）によって選択メモリセルに印加される磁界によっては、トンネル磁気抵抗素子ＴＭＲの磁化方向は反転されない。したがって、バイアス磁界を消滅させた時点において、選択メモリセルの磁化方向は、データ読出動作前と同一の状態に復帰するので、１回のデータ読出動作において、実施の形態１のようなデータ再書込動作も不要である。
【０１８８】
この結果、ライトドライバ制御回路１５０は、コントロール回路５の指示に応じて、データ書込動作の書込シーケンスにのみ従って動作する。また、読出データＲＤをライトドライバ制御回路１５０に伝達するためのスイッチ回路１６０の配置は不要となり、ライトドライバ制御回路１５０は、データ入力端子４ｂへの入力データＤＩＮに基づいて、書込制御信号ＷＤＴａおよびＷＤＴｂを生成すればよい。
【０１８９】
図１８は、実施の形態２に従うデータ読出動作を説明する動作波形図である。
図１８を参照して、実施の形態２に従う１回のデータ読出動作は、たとえばクロック信号ＣＬＫに同期して実行させることができる。
【０１９０】
すなわち、クロック信号ＣＬＫの活性化エッジである時刻ｔ０において、チップセレクト信号ＣＳおよびリードコマンドＲＣが取込まれると、初期データ読出動作に相当する第１の読出動作が実行される。第１の読出動作においては、選択行ブロックのワード線ＷＬが活性化されるとともに、選択列のビット線ＢＬにはデータ読出電流Ｉｓが供給される。データ読出電流Ｉｓによってデータ線ＤＩＯに生じた電圧、すなわち、選択メモリセルの磁化方向がデータ読出動作前と同様である状態で、選択メモリセル群をデータ読出電流Ｉｓが通過したときのデータ線電圧は、ノードＮ１に伝達され、保持される。
次のクロック活性化エッジに対応する時刻ｔ１から、第２の読出動作が実行される。すなわち、選択行のライトディジット線ＷＤＬに対して、データ書込電流Ｉｐと同等のバイアス電流が流された状態で、選択行のワード線ＷＬが活性化されるとともに、選択列のビット線ＢＬに対してデータ読出電流Ｉｓが供給される。この結果、選択メモリセルに所定のバイアス磁化が印加された状態で、選択メモリセル群をデータ読出電流Ｉｓが通過したときのデータ線電圧は、ノードＮ２に伝達され保持される。したがって、第２の読出動作以後において、ノードＮ１およびＮ２の電圧比較に基づいて読出データＲＤを生成することができる。
【０１９１】
さらに、次のクロック活性化エッジに相当する時刻ｔ２より、読出データＲＤに応じた出力データＤＯＵＴがデータ出力端子４ａから出力される。
【０１９２】
なお、実施の形態２に従う構成においても、図１３で説明したのと同様に、図１７に示された、１ビットのデータ読出およびデータ書込を実行するための構成を１つのブロックとして、ＭＲＡＭデバイスを複数のブロックから構成することもできる。この場合においても、各ブロックに対して同様のデータ読出動作を並列に実行することにより、時刻ｔ１から実行される第２の読出動作によって、各ブロックにおいて選択メモリセルからの読出データＲＤを生成することができる。したがって、次のクロック活性化エッジに相当する時刻ｔ２から、複数ブロックのそれぞれからの読出データＲＤを、バースト的に出力データＤＯＵＴとして出力することができる。図１８においては、時刻ｔ２において、１つのブロックからの読出データＲＤに対応して、“０”が出力データＤＯＵＴとして出力され、次のクロック活性化エッジである時刻ｔ３からは、他の１つのブロックにおける読出データＲＤに対応して、“１”が出力データＤＯＵＴとしてが出力される動作例が示される。
【０１９３】
なお、図１８においても、クロック信号ＣＬＫの活性化エッジにそれぞれ応答して、１回のデータ読出動作を構成する各動作を実行する構成を示したが、本願発明の適用はこのような動作に限定されるものではない。すなわち、クロック信号ＣＬＫに応答して、内部でさらにタイミング制御信号を生成して、このタイミング制御信号に応答して、クロック信号ＣＬＫの１クロックサイクル内で、実施の形態２に従う１回のデータ読出動作を実行する構成としてもよい。既に説明したように、１回のデータ読出動作に要するクロックサイクル数（クロック信号ＣＬＫ）については、１回のデータ読出動作の所要時間と、動作クロックの周波数との関係に応じて、適宜定めることができる。
【０１９４】
このように、実施の形態２に従う構成によれば、実施の形態１と同様のメモリアレイに対して、セルフリファレンス方式で高精度のデータ読出を実行できる。さらに、データ読出回路におけるセンスアンプの配置個数を減少し、かつ比較の対象となる電圧の数を減少させることができるので、データ読出回路の部品点数削減による小面積化および低コスト化とともに、電圧比較動作におけるオフセットの影響を軽減して、データ読出動作のさらなる高精度化を図ることができる。
【０１９５】
さらに、データ読出動作における選択メモリセルへのデータ再書込動作が不要となるので、実施の形態１に従うデータ読出動作よりも高速化が可能となる。
【０１９６】
［実施の形態２の変形例］
図１９は、実施の形態２の変形例に従う読出／書込制御回路の構成を示す回路図である。
【０１９７】
図１９を参照して、実施の形態２の変形例に従う構成においては、図１７に示した実施の形態２に従う構成と比較して、読出／書込制御回路３０は、データ読出回路２００に代えてデータ読出回路４００を備える点で異なる。その他の部分の構成および動作については、実施の形態２と同様であるので詳細な説明は繰返さない。
【０１９８】
データ読出回路４００は、データ線ＤＩＯおよびノードＮｆの電圧差を増幅するセンスアンプ４１０と、センスアンプ４１０の出力をノードＮｆにフィードバックするための負帰還スイッチ４２０と、ノードＮｆの電圧を保持するための電圧保持キャパシタ４２５と、センスアンプ４１０の出力をさらに増幅するためのセンスアンプ４３０と、センスアンプ４３０の出力を所定のタイミングで増幅およびラッチして、ノードＮｒへ読出データＲＤを生成するラッチ回路４４０とを含む。
【０１９９】
実施の形態２の変形例に従うデータ読出動作においては、ディジット線電流Ｉ（ＷＤＬ）＝０であり、かつ、負帰還スイッチ４２０がオンされた状態において、選択メモリセルに対応するワード線ＷＬおよびリードコラム選択線ＲＣＳＬがＨレベルに活性化される。これにより、選択メモリセルを含む選択メモリセル群に対して、実施の形態２における第１の読出動作と同様のデータ読出が実行される。
【０２００】
第１の読出動作においては、センスアンプ４１０における負帰還によって、ノードＮｆの電圧は、データ線ＤＩＯの電圧へ、すなわち選択メモリセルの記憶データに応じた電圧へ近づいていく。ノードＮｆの電圧が、安定した状態に達すると、負帰還スイッチ４２０がオフされる。
【０２０１】
負帰還スイッチ４２０がオフされた後に、選択メモリセルに対応するワード線ＷＬおよびリードコラム選択線ＲＣＳＬの活性状態が維持された状態で、さらに、選択行のライトディジット線ＷＤＬに対してバイアス電流が徐々に流され始める。これに応じて、選択メモリセルに対して所定のバイアス磁界が印加された状態下で、選択メモリセル群に対して実施の形態２における第２の読出動作と同様のデータ読出を実行できる。
【０２０２】
この結果、選択メモリセルのメモリセル抵抗Ｒｃｅｌｌが、記憶データレベルに応じた極性で変化する。これに応じて、データ線ＤＩＯの電圧も、選択メモリセルの記憶データレベルに応じて、徐々に上昇あるいは下降していく。
【０２０３】
したがって、センスアンプ４１０の出力も、選択メモリセルの記憶データレベルに応じて異なる極性を有することになる。この結果、負帰還スイッチ４２０がオフされ、かつライトディジット線ＷＤＬにバイアス電流Ｉｐが流された後の所定タイミングにおけるセンスアンプ４１０の出力に応じて、選択メモリセルの記憶データレベルに対応したレベルを有する読出データＲＤを生成できる。このように、実施の形態２の変形例に従うデータ読出動作においては、実施の形態２における第１および第２の読出動作が連続的に実行される。
【０２０４】
このような構成とすることにより、実施の形態２と同様に、高精度かつ高速のデータ読出を実行することができる。さらに、実施の形態２の変形例に従う構成においては、単一のセンスアンプ４１０の負帰還を用いて、選択メモリセルの記憶データに応じたデータ線電圧を得ることができるので、センスアンプでのオフセットを抑制して、データ読出をさらに高精度化することができる。
【０２０５】
［実施の形態３］
実施の形態３においては、ＭＴＪメモリセルをさらに効率的に配置したメモリアレイの構成について説明する。
【０２０６】
図２０は、実施の形態３に従うメモリアレイの構成例を詳細に示す回路図である。
【０２０７】
図２０には、各行ブロックＲＢが８個のメモリセル行を有する場合、すなわち、Ｌ＝８の場合におけるメモリアレイ構成が示される。したがって、同一のストラップＳＬは、８個のトンネル磁気抵抗素子ＴＭＲと結合されている。さらに、実施の形態３に従う構成においては、隣接する２個ずつの行ブロックに対応するアクセストランジスタＡＴＲは、隣接して配置される。
【０２０８】
図２０には、隣接する行ブロックＲＢ（１）およびＲＢ（２）に対応する部分の構成が代表的に示される。ビット線ＢＬ１に対応する第１番目のメモリセル列においては、行ブロックＲＢ（１），ＲＢ（２）…に対応して、ストラップＳＬ１１，ＳＬ１２…およびアクセストランジスタＡＴＲ１１，ＡＴＲ１２…がそれぞれ配置される。行ブロックＲＢ（１）に対応するアクセストランジスタ群の各ゲートはワード線ＷＬ（１）と接続され、行ブロックＲＢ（２）に対応するアクセストランジスタ群の各ゲートはワード線ＷＬ（２）と接続される。
【０２０９】
各メモリセル列において、アクセストランジスタＡＴＲ１１に代表される行ブロックＲＢ（１）に対応するアクセストランジスタ群は、アクセストランジスタＡＴＲ１２に代表される行ブロックＲＢ（２）に対応するアクセストランジスタとそれぞれ隣接して設けられる。図示しないが、たとえば、次の２個の行ブロックＲＢ（３）およびＲＢ（４）にそれぞれ対応するアクセストランジスタ群についても、これらの行ブロック間の領域に隣接して配置される。
【０２１０】
図２１は、実施の形態３に従うメモリアレイにおけるＭＴＪメモリセルのレイアウト例を示す図である。
【０２１１】
図２１においては、２つの行ブロックの境界部分の構成が代表的に示される。同一のメモリセル列において、隣接する２個の行ブロックにそれぞれ対応するストラップＳＬａおよびＳＬｂの断面図Ｐ−Ｑを参照して、ストラップＳＬａおよびＳＬｂにそれぞれ対応するアクセストランジスタＡＴＲａおよびＡＴＲｂは、これらの行ブロックの境界線に対して対称的に配置される。すなわち、アクセストランジスタＡＴＲａのソース／ドレイン領域３１０ａ，３２０ａおよびゲート３３０ａと、アクセストランジスタＡＴＲｂのソース／ドレイン領域３１０ｂ，３２０ｂおよびゲート３３０ｂとは、水平方向に対称配置されている。
これにより、アクセストランジスタＡＴＲの配置領域を、実施の形態１に従うメモリアレイ構成よりも削減して、さらに小面積化を図ることができる。さらに、隣接するストラップＳＬａ，ＳＬｂを完全な矩形状とするのではなく、境界部を斜め形状にすることによって、これらの配置ピッチを縮小して、さらにメモリアレイを小面積化できる。このような、ストラップ形状の調整は、ストラップ形成時に用いられるマスク形状によって適宜設計することができる。
【０２１２】
実施の形態３に従うメモリアレイに対するデータ書込およびデータ読出は、実施の形態１，２およびそれらの変形例と同様に実行できるので、詳細な説明は繰り返さない。
【０２１３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２１４】
【発明の効果】
請求項１および２の薄膜磁性体記憶装置は、磁気抵抗素子とアクセストランジスタ等の他の素子との間を電気的に結合するために設けられるレイアウト制約の厳しいコンタクトホールを第２信号線ごとに設ければよく、各磁気抵抗素子ごとに配置する必要がない。したがって、メモリアレイの小面積化を図ることができる。また、複数の磁気抵抗素子によって１個のアクセストランジスタを共有できるので、アクセストランジスタの配置個数を削減できる。また、アクセストランジスタを効率的に配置できるので、メモリアレイをさらに小面積化することができる。
【０２１６】
請求項３に記載の薄膜磁性体記憶装置は、第２信号線の配置ピッチを縮小できるので、メモリアレイをさらに小面積化することができる。
【０２１７】
請求項４および１１に記載の薄膜磁性体記憶装置は、請求項１に従う薄膜磁性体記憶装置が奏する効果に加えて、同一の第２信号線と接続されるＬ個の磁気抵抗素子へのアクセスによって、Ｌ個の磁気抵抗素子のうちの１個の選択磁気抵抗素子の記憶データを抽出して読出すことができる。さらに、リファレンスセルを用いないセルフリファレンス方式によってデータ読出を実行するので、同一の磁気抵抗素子群およびデータ線等が含まれる同一のデータ読出経路によって得られた電圧間の比較に基づいてデータ読出を実行できる。したがって、データ読出経路を構成する各回路における製造ばらつきに起因するオフセット等の影響を回避して、データ読出動作を高精度化できる。
【０２１８】
請求項５および６に記載の薄膜磁性体記憶装置は、１回のデータ読出動作内に、選択磁気抵抗素子への所定レベルのデータ書込前および書込後のそれぞれにデータ読出を実行し、両者の比較によって、請求項４に記載の薄膜磁性体記憶装置が奏する効果を享受する。さらに、１回のデータ読出動作内において、読出データを選択磁気抵抗素子に再書込するので、選択磁気抵抗素子の状態を、データ読出動作前の状態に復帰させることができる。
【０２１９】
請求項７に記載の薄膜磁性体記憶装置は、再書込動作の実行前における選択磁気抵抗素子の記憶データが、確定された読出データと同一のレベルである場合には、再書込動作を中止する。この結果、請求項５または６に記載の薄膜磁性体記憶装置が奏する効果に加えて、不要な再書込動作を省略して、データ読出動作時の消費電流を削減することが可能となる。
【０２２０】
請求項８に記載の薄膜磁性体記憶装置は、選択磁気抵抗素子に対する所定レベルのデータ書込を伴うことなく、セルフリファレンス方式に基づく高精度のデータ読出を実行できる。したがって、請求項４に記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出動作における選択磁気抵抗素子への再書込動作が不要であるので、データ読出動作の高速化を図ることができる。
【０２２１】
請求項９に記載の薄膜磁性体記憶装置は、データ書込時に磁化困難軸方向に沿った所定の磁界を発生させるためライトディジット線を用いて、データ読出動作に必要なバイアス磁界を印加することができる。したがって、バイアス磁界を供給するための回路を新たに配置する必要がないので、請求項８に記載の薄膜磁性体記憶装置が奏する効果に加えて、回路構成を簡略化できる。
【０２２２】
請求項１０に記載の薄膜磁性体記憶装置は、センスアンプの負帰還を用いて、選択磁気抵抗素子からの記憶データに応じたデータ線電圧を得ることができる。したがって、請求項４に記載の薄膜磁性体記憶装置が奏する効果に加えて、センスアンプで生じるオフセットを抑制して、データ読出をさらに高精度化することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態に従うＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【図２】  実施の形態１に従うメモリアレイの構成例を詳細に示す回路図である。
【図３】  実施の形態１に従うメモリアレイにおけるＭＴＪメモリセルのレイアウト例を示す図である。
【図４】  アクセストランジスタＡＴＲの共有によるメモリアレイの小面積効果を説明する図である。
【図５】  実施の形態１に従うメモリアレイに対してデータ読出動作およびデータ書込動作を実行するための回路群の構成を示す回路図である。
【図６】  実施の形態１に従うメモリアレイに対する１回のデータ読出動作を説明するフローチャートである。
【図７】  初期データ読出動作時における読出／書込制御回路の動作を説明する回路図である。
【図８】  所定書込動作１における読出／書込制御回路の動作を説明する回路図である。
【図９】  所定読出動作１における読出／書込制御回路の動作を説明する回路図である。
【図１０】  所定書込動作２における読出／書込制御回路の動作を説明する回路図である。
【図１１】  所定読出動作２における読出／書込制御回路の動作を説明する回路図である。
【図１２】  データ再書込動作における読出／書込制御回路の動作を説明する回路図である。
【図１３】  実施の形態１に従うメモリアレイに対するデータ読出動作を説明する動作波形図である。
【図１４】  実施の形態１の変形例に従う１回のデータ読出動作を説明するフローチャートである。
【図１５】  実施の形態２に従うデータ読出動作の原理を説明するための概念図である。
【図１６】  図１５に示した各状態におけるトンネル磁気抵抗素子の磁化方向を説明する概念図である。
【図１７】  実施の形態２に従う読出／書込制御回路の構成を示す回路図である。
【図１８】  実施の形態２に従うデータ読出動作を説明する動作波形図である。
【図１９】  実施の形態２の変形例に従う読出／書込制御回路の構成を示す回路図である。
【図２０】  実施の形態３に従うメモリアレイの構成例を詳細に示す回路図である。
【図２１】  実施の形態３に従うメモリアレイにおけるＭＴＪメモリセルのレイアウト例を示す図である。
【図２２】  ＭＴＪメモリセルの構成を示す概略図である。
【図２３】  ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図２４】  データ書込電流と自由磁化層ＶＬの磁化との関係を示す概念図である。
【図２５】  ＭＴＪメモリセルからのデータ読出を説明する概念図である。
【図２６】  半導体基板上に作製されたＭＴＪメモリセルの構造図である。
【符号の説明】
１  ＭＲＡＭデバイス、１０  メモリアレイ、２０  行選択回路、２５  列選択回路、３０，３５  読出／書込制御回路、８０，８５，９０，９５  トランジスタスイッチ、１００，２００，４００  データ読出回路、１０５  データ読出電流供給回路、１１０，１６０，２１０，  スイッチ回路、１１１〜１１３，２１１，２１２，４２５  電圧保持キャパシタ、１２０，１２５，１３０，２２０，２３０，４１０，４３０  センスアンプ、１４０，２４０，４４０  ラッチ回路、１５０  ライトドライバ制御回路、３１０，３２０  ソース／ドレイン領域、３３０  ゲート領域、３４０，３４１  コンタクトホール、４２０  負帰還スイッチ、ＡＤＤ  アドレス信号、ＡＴＲ，ＡＴＲａ，ＡＴＲｂ  アクセストランジスタ、ＢＬ，ＢＬ１，ＢＬ２  ビット線、ＤＩＯ  データ線、ＤＯＵＴ  出力データ、Ｉｐ  データ書込電流（バイアス電流）、ＭＣ  メモリセル、ＲＢ（１）〜ＲＢ（Ｍ）  行ブロック、Ｒｄ，Ｒｄ＃  デコード信号、ＳＬ，ＳＬ１１，ＳＬ１２，ＳＬａ，ＳＬｂ  ストラップ、ＴＭＲ  トンネル磁気抵抗素子、ＷＤＬ  ライトディジット線、ＷＬ，ＷＬ１，ＷＬ２  ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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