【手続補正書】
【提出日】平成20年1月18日(2008.1.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個（但し、Ｎ≧２）のメモリユニットと、
（Ｄ）Ｍ×Ｎ本のプレート線、
から成り、
Ｎ個のメモリユニットは、層間絶縁層を介して積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は、選択用トランジスタを介してビット線に接続され、
第ｎ番目（但し、ｎ＝１，２・・・Ｎ）のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は、第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されていることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項２】
上方に位置するメモリユニットのメモリセルを構成する強誘電体層の結晶化温度は、下方に位置するメモリユニットのメモリセルを構成する強誘電体層の結晶化温度よりも低いことを特徴とする請求項１に記載の強誘電体型不揮発性半導体メモリ。
【請求項３】
（Ａ）ビット線と、
（Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ番目（但し、ｎ＝１，２・・・Ｎ）のメモリユニットにおける共通の第１の電極は、第ｎ番目の選択用トランジスタを介してビット線に接続され、
第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されていることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項４】
Ｎ個のメモリユニットは層間絶縁層を介して積層されていることを特徴とする請求項３に記載の強誘電体型不揮発性半導体メモリ。
【請求項５】
（Ａ）ビット線と、
（Ｂ）２Ｎ個（但し、Ｎ≧１）の選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、２Ｎ個のメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第（２ｎ−１）番目（但し、ｎ＝１，２・・・Ｎ）のメモリユニットにおける共通の第１の電極は、第（２ｎ−１）番目の選択用トランジスタを介してビット線に接続され、
第２ｎ番目のメモリユニットにおける共通の第１の電極は、第２ｎ番目の選択用トランジスタを介してビット線に接続され、
第（２ｎ−１）番目のメモリユニットを構成する第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルと、第２ｎ番目のメモリユニットを構成する第ｍ番目のメモリセルは、第２の電極を共有しており、該共有された第ｍ番目の第２の電極は第ｍ番目のプレート線に接続されていることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項６】
（Ａ−１）第１のビット線と、
（Ｂ−１）Ｎ個（但し、Ｎ≧１）の第１の選択用トランジスタと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）の第１のメモリセルから構成された、Ｎ個の第１のサブメモリユニットと、
（Ｄ−１）Ｎ個の第１のサブメモリユニット間において、Ｎ個の第１のサブメモリユニットのそれぞれを構成する第１のメモリセルで共通とされたＭ本のプレート線、
から成る第１のメモリユニット、並びに、
（Ａ−２）第２のビット線と、
（Ｂ−２）Ｎ個の第２の選択用トランジスタと、
（Ｃ−２）それぞれがＭ個の第２のメモリセルから構成された、Ｎ個の第２のサブメモリユニットと、
（Ｄ−２）Ｎ個の第２のサブメモリユニット間において、Ｎ個の第２のサブメモリユニットのそれぞれを構成する第２のメモリセルで共通とされ、且つ、前記第１のメモリユニットを構成するＭ本のプレート線と共通のＭ本のプレート線、
から成る第２のメモリユニットから構成され、
第１のサブメモリユニットは、層間絶縁層を介して、第２のサブメモリユニットと積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１のメモリユニットにおいて、第ｎ番目（但し、ｎ＝１，２・・・Ｎ）の第１のサブメモリユニットを構成する第１のメモリセルの第１の電極は、第ｎ番目の第１のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第１の選択用トランジスタを介して第１のビット線に接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）の第１のメモリセルの第２の電極は共通の第ｍ番目のプレート線に接続されており、
第２のメモリユニットにおいて、第ｎ番目の第２のサブメモリユニットを構成する第２のメモリセルの第１の電極は、第ｎ番目の第２のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第２の選択用トランジスタを介して第２のビット線に接続され、第ｍ番目の第２のメモリセルの第２の電極は共通の第ｍ番目のプレート線に接続されていることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項７】
上方に位置するサブメモリユニットのメモリセルを構成する強誘電体層の結晶化温度は、下方に位置するサブメモリユニットのメモリセルを構成する強誘電体層の結晶化温度よりも低いことを特徴とする請求項６に記載の強誘電体型不揮発性半導体メモリ。
【請求項８】
第１のビット線及び第２のビット線は同一のセンスアンプに接続されていることを特徴とする請求項６に記載の強誘電体型不揮発性半導体メモリ。
【請求項９】
（Ａ−１）第１のビット線と、
（Ｂ−１）Ｎ個（但し、Ｎ≧１）の第１の選択用トランジスタと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）の第１のメモリセルから構成された、Ｎ個の第１のサブメモリユニットと、
（Ｄ−１）Ｎ個の第１のサブメモリユニット間において、Ｎ個の第１のサブメモリユニットのそれぞれを構成する第１のメモリセルで共通とされたＭ本のプレート線、
から成る第１のメモリユニット、並びに、
（Ａ−２）第２のビット線と、
（Ｂ−２）Ｎ個の第２の選択用トランジスタと、
（Ｃ−２）それぞれがＭ個の第２のメモリセルから構成された、Ｎ個の第２のサブメモリユニットと、
（Ｄ−２）Ｎ個の第２のサブメモリユニット間において、Ｎ個の第２のサブメモリユニットのそれぞれを構成する第２のメモリセルで共通とされ、且つ、前記第１のメモリユニットを構成するＭ本のプレート線と共通のＭ本のプレート線、
から成る第２のメモリユニットから構成され、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１のメモリユニットにおいて、第ｎ番目（但し、ｎ＝１，２・・・Ｎ）の第１のサブメモリユニットを構成する第１のメモリセルの第１の電極は、第ｎ番目の第１のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第１の選択用トランジスタを介して第１のビット線に接続され、
第２のメモリユニットにおいて、第ｎ番目の第２のサブメモリユニットを構成する第２のメモリセルの第１の電極は、第ｎ番目の第２のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第２の選択用トランジスタを介して第２のビット線に接続され、
第１のメモリユニットにおける第ｎ番目の第１のサブメモリユニットを構成する第ｍ番目（但し、ｍ＝１，２・・・Ｍ）の第１のメモリセルと、第２のメモリユニットにおける第ｎ番目の第２のサブメモリユニットを構成する第ｍ番目の第２のメモリセルは、第２の電極を共有しており、該共有された第２の電極は第ｍ番目のプレート線に接続されていることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項１０】
第１のビット線及び第２のビット線は同一のセンスアンプに接続されていることを特徴とする請求項９に記載の強誘電体型不揮発性半導体メモリ。
【請求項１１】
第１の電極と強誘電体層と第２の電極とから成るメモリセルが、層間絶縁層を介して積層されて成る強誘電体型不揮発性半導体メモリであって、
上方に位置するメモリセルを構成する強誘電体層の結晶化温度は、下方に位置するメモリセルを構成する強誘電体層の結晶化温度よりも低いことを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項１２】
強誘電体層を有するキャパシタ部を備えたメモリセルが、複数、配列されて成るメモリユニットを備え、選択されたメモリセルへのアクセス時、非選択のメモリセルにディスターブが発生する構造を有する強誘電体型不揮発性半導体メモリであって、
キャパシタ部に接続され、出力が負の温度特性を有する電源電圧回路を備えていることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項１３】
キャパシタ部の一端はビット線に接続され、他端はプレート線に接続され、
電源電圧回路は、ビット線に接続され、若しくは、プレート線に接続され、若しくは、ビット線及びプレート線に接続されていることを特徴とする請求項１２に記載の強誘電体型不揮発性半導体メモリ。
【請求項１４】
電源電圧回路は、
（ａ）参照電圧回路と、
（ｂ）参照電圧回路から出力された参照電圧が第１の入力部に入力される比較器と、
（ｃ）比較器からの出力電圧に従って、比較器からの出力電圧に負のフィードバックをかける回路、
から成ることを特徴とする請求項１２に記載の強誘電体型不揮発性半導体メモリ。
【請求項１５】
強誘電体層を有するキャパシタ部を備えたメモリセルが、複数、配列されて成るメモリユニットを備え、選択されたメモリセルへのアクセス時、非選択のメモリセルにディスターブが発生する構造を有する強誘電体型不揮発性半導体メモリであって、
キャパシタ部の一端はビット線に接続され、他端はプレート線に接続され、
ビット線に接続された、クランプ電圧が負の温度特性を有するクランプ回路を備えていることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項１６】
プレート線に接続された電源電圧回路を更に備え、
該電源電圧回路の出力は負の温度特性を有することを特徴とする請求項１５に記載の強誘電体型不揮発性半導体メモリ。
【請求項１７】
クランプ回路は、ドレイン部とゲート部が短絡されたＰＭＯＳ型ＦＥＴを直列に接続した構造を有することを特徴とする請求項１５に記載の強誘電体型不揮発性半導体メモリ。
【請求項１８】
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成されたメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は、選択用トランジスタを介してビット線に接続され、各メモリセルを構成する第２の電極はプレート線に接続されている強誘電体型不揮発性半導体メモリであって、
（Ｅ）共通の第１の電極の電位変化を検出し、該検出結果をビット線に電流又は電圧として伝達する信号検出回路、
を備えていることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項１９】
選択用トランジスタ及び信号検出回路は半導体基板上に設けられており、メモリユニットは半導体基板上に形成された絶縁層上に設けられていることを特徴とする請求項１８に記載の強誘電体型不揮発性半導体メモリ。
【請求項２０】
（Ａ）ビット線と、
（Ｂ）書込用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成されたメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は、書込用トランジスタを介してビット線に接続され、各メモリセルを構成する第２の電極はプレート線に接続されている強誘電体型不揮発性半導体メモリであって、
（Ｅ）検出用トランジスタ、及び、
（Ｆ）読出用トランジスタ、
を更に備え、
検出用トランジスタの一端は所定の電位を有する配線に接続され、他端は読出用トランジスタを介してビット線に接続され、
各メモリセルに記憶されたデータの読み出し時、読出用トランジスタが導通状態とされ、各メモリセルに記憶されたデータに基づき共通の第１の電極に生じた電位により、検出用トランジスタの動作が制御されることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項２１】
Ｍの値は、２≦Ｍ≦１２８を満足することを特徴とする請求項２０に記載の強誘電体型不揮発性半導体メモリ。
【請求項２２】
（Ａ）ビット線と、
（Ｂ）書込用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個（但し、Ｎ≧２）のメモリユニットと、
（Ｄ）Ｎ個の選択用トランジスタと、
（Ｅ）Ｎ個のメモリユニットのそれぞれを構成するメモリセルで共通とされたＭ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第ｎ番目（ｎ＝１，２・・・Ｎ）のメモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は、第ｎ番目の選択用トランジスタ及び書込用トランジスタを介してビット線に接続され、第ｍ番目（ｍ＝１，２・・・Ｍ）メモリセルを構成する第２の電極は共通の第ｍ番目のプレート線に接続されている強誘電体型不揮発性半導体メモリであって、
（Ｆ）検出用トランジスタ、及び、
（Ｇ）読出用トランジスタ、
を更に備え、
検出用トランジスタの一端は所定の電位を有する配線に接続され、他端は読出用トランジスタを介してビット線に接続され、
第ｎ番目のメモリユニットを構成する各メモリセルに記憶されたデータの読み出し時、第ｎ番目の選択用トランジスタ及び読出用トランジスタが導通状態とされ、各メモリセルに記憶されたデータに基づき共通の第１の電極に生じた電位により、検出用トランジスタの動作が制御されることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項２３】
Ｍの値は、２≦Ｍ≦１２８を満足することを特徴とする請求項２２に記載の強誘電体型不揮発性半導体メモリ。
【請求項２４】
（Ａ−１）第１のビット線と、
（Ｂ−１）Ｎ個（但し、Ｎ≧１）の第１の選択用トランジスタと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）の第１のメモリセルから構成された、Ｎ個の第１のサブメモリユニットと、
（Ｄ−１）Ｎ個の第１のサブメモリユニット間において、Ｎ個の第１のサブメモリユニットのそれぞれを構成する第１のメモリセルで共通とされたＭ本のプレート線、
から成る第１のメモリユニット、並びに、
（Ａ−２）第２のビット線と、
（Ｂ−２）Ｎ個の第２の選択用トランジスタと、
（Ｃ−２）それぞれがＭ個の第２のメモリセルから構成された、Ｎ個の第２のサブメモリユニットと、
（Ｄ−２）Ｎ個の第２のサブメモリユニット間において、Ｎ個の第２のサブメモリユニットのそれぞれを構成する第２のメモリセルで共通とされ、且つ、前記第１のメモリユニットを構成するＭ本のプレート線と共通のＭ本のプレート線、
から成る第２のメモリユニットから構成され、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１のメモリユニットにおいて、第ｎ番目（但し、ｎ＝１，２・・・Ｎ）の第１のサブメモリユニットを構成する第１のメモリセルの第１の電極は、第ｎ番目の第１のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第１の選択用トランジスタを介して第１のビット線に接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）の第１のメモリセルの第２の電極は共通の第ｍ番目のプレート線に接続されており、
第２のメモリユニットにおいて、第ｎ番目の第２のサブメモリユニットを構成する第２のメモリセルの第１の電極は、第ｎ番目の第２のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第２の選択用トランジスタを介して第２のビット線に接続され、第ｍ番目の第２のメモリセルの第２の電極は共通の第ｍ番目のプレート線に接続されている強誘電体型不揮発性半導体メモリの駆動方法であって、
プレート線を共有した第１のサブメモリユニットにおける第１のメモリセル及び第２のサブメモリユニットにおける第２のメモリセルに記憶されたデータの読み出し及びデータの再書き込みを、１回のプレート線の電位立ち上げ及び電位立ち下げにて行うことを特徴とする強誘電体型不揮発性半導体メモリの駆動方法。
【請求項２５】
第１のビット線と第２のビット線との間には、第１のメモリセル及び第２のメモリセルのそれぞれに記憶されたデータをラッチするための２Ｎ個のラッチ回路が設けられており、
第（２ｎ−１）番目のラッチ回路にラッチされたデータに基づき、第ｎ番目の第１のサブメモリユニットを構成する第１のメモリセルへのデータの再書き込みを行い、第２ｎ番目のラッチ回路にラッチされたデータに基づき、第ｎ番目の第２のサブメモリユニットを構成する第２のメモリセルへのデータの再書き込みを行うことを特徴とする請求項２４に記載の強誘電体型不揮発性半導体メモリの駆動方法。
【請求項２６】
Ｎ≧２であり、
第１のビット線と第２のビット線との間には、第１のメモリセル及び第２のメモリセルに記憶されたデータをラッチするためのＮ個のラッチ回路が設けられており、
第ｎ番目のラッチ回路にラッチされたデータに基づき、第ｎ番目の第１のサブメモリユニットを構成する第１のメモリセル及び第ｎ番目の第２のサブメモリユニットを構成する第２のメモリセルへのデータの再書き込みを行うことを特徴とする請求項２４に記載の強誘電体型不揮発性半導体メモリの駆動方法。
【請求項２７】
（Ａ−１）第１のビット線と、
（Ｂ−１）Ｎ個（但し、Ｎ≧１）の第１の選択用トランジスタと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）の第１のメモリセルから構成された、Ｎ個の第１のサブメモリユニットと、
（Ｄ−１）Ｎ個の第１のサブメモリユニット間において、Ｎ個の第１のサブメモリユニットのそれぞれを構成する第１のメモリセルで共通とされたＭ本のプレート線、
から成る第１のメモリユニット、並びに、
（Ａ−２）第２のビット線と、
（Ｂ−２）Ｎ個の第２の選択用トランジスタと、
（Ｃ−２）それぞれがＭ個の第２のメモリセルから構成された、Ｎ個の第２のサブメモリユニットと、
（Ｄ−２）Ｎ個の第２のサブメモリユニット間において、Ｎ個の第２のサブメモリユニットのそれぞれを構成する第２のメモリセルで共通とされ、且つ、前記第１のメモリユニットを構成するＭ本のプレート線と共通のＭ本のプレート線、
から成る第２のメモリユニットから構成され、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１のメモリユニットにおいて、第ｎ番目（但し、ｎ＝１，２・・・Ｎ）の第１のサブメモリユニットを構成する第１のメモリセルの第１の電極は、第ｎ番目の第１のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第１の選択用トランジスタを介して第１のビット線に接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）の第１のメモリセルの第２の電極は共通の第ｍ番目のプレート線に接続されており、
第２のメモリユニットにおいて、第ｎ番目の第２のサブメモリユニットを構成する第２のメモリセルの第１の電極は、第ｎ番目の第２のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第２の選択用トランジスタを介して第２のビット線に接続され、第ｍ番目の第２のメモリセルの第２の電極は共通の第ｍ番目のプレート線に接続されている強誘電体型不揮発性半導体メモリであって、
更に、第１のビット線と第２のビット線との間には、第１のメモリセル及び第２のメモリセルに記憶されたデータをラッチするためのＰ個のラッチ回路が設けられていることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項２８】
Ｎ≧１であり、Ｐ＝２Ｎを満たすことを特徴とする請求項２７に記載の強誘電体型不揮発性半導体メモリ。
【請求項２９】
Ｎ≧２であり、Ｐ＝Ｎを満たすことを特徴とする請求項２７に記載の強誘電体型不揮発性半導体メモリ。
【請求項３０】
第１のメモリユニットを構成する第１のサブメモリユニットのそれぞれは層間絶縁層を介して積層されており、第２のメモリユニットを構成する第２のサブメモリユニットのそれぞれは層間絶縁層を介して積層されていることを特徴とする請求項２７に記載の強誘電体型不揮発性半導体メモリ。
【請求項３１】
第１のメモリユニットを構成する第１のサブメモリユニットと第２のメモリユニットを構成する第２のサブメモリユニットとは、層間絶縁層を介して積層されていることを特徴とする請求項２７に記載の強誘電体型不揮発性半導体メモリ。
【請求項３２】
（Ａ）ビット線と、
（Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ番目（但し、ｎ＝１，２・・・Ｎ）のメモリユニットにおける共通の第１の電極は、第ｎ番目の選択用トランジスタを介してビット線に接続され、
第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されている強誘電体型不揮発性半導体メモリの駆動方法であって、
Ｎ個のメモリユニットにおいて、プレート線を共有したメモリセルに記憶されたデータの読み出し及びデータの再書き込みを、１回のプレート線の電位立ち上げ及び電位立ち下げにて行うことを特徴とする強誘電体型不揮発性半導体メモリの駆動方法。
【請求項３３】
Ｎ個のメモリユニットは層間絶縁層を介して積層されていることを特徴とする請求項３２に記載の強誘電体型不揮発性半導体メモリの駆動方法。
【請求項３４】
（Ａ）ビット線と、
（Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ番目（但し、ｎ＝１，２・・・Ｎ）のメモリユニットにおける共通の第１の電極は、第ｎ番目の選択用トランジスタを介してビット線に接続され、
第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されている強誘電体型不揮発性半導体メモリの駆動方法であって、
Ｎ個のメモリユニットにおいて、プレート線を共有したメモリセルに記憶されたデータの読み出しを、先ず、該プレート線にパルスを与え、次いで、Ｎ個の選択用トランジスタを順次選択して行うことを特徴とする強誘電体型不揮発性半導体メモリの駆動方法。
【請求項３５】
Ｎ個のメモリユニットは層間絶縁層を介して積層されていることを特徴とする請求項３４に記載の強誘電体型不揮発性半導体メモリの駆動方法。
【請求項３６】
（Ａ）ビット線と、
（Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ番目（但し、ｎ＝１，２・・・Ｎ）のメモリユニットにおける共通の第１の電極は、第ｎ番目の選択用トランジスタを介してビット線に接続され、
第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されている強誘電体型不揮発性半導体メモリであって、
更に、ビット線には、メモリセルに記憶されたデータをラッチするため、少なくともＮ個のラッチ回路が接続されていることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項３７】
第ｎ番目（但し、ｎ＝１，２・・・Ｎ）のラッチ回路は、第ｎ番目のメモリユニットのそれぞれを構成するメモリセルに記憶されたデータをラッチすることを特徴とする請求項３６に記載の強誘電体型不揮発性半導体メモリ。
【請求項３８】
Ｎ個のメモリユニットは層間絶縁層を介して積層されていることを特徴とする請求項３６に記載の強誘電体型不揮発性半導体メモリ。