(57)【特許請求の範囲】
【請求項１】
複数の加入者端末各々と交換機との間に介在設置される加入者インタフェース装置内部に、該加入者端末各々を終端すべく、該加入者端末対応に設けられている加入者インタフェース回路に対する起動方法であって、上記加入者インタフェース回路各々に給電が行われている状態で、該加入者インタフェース回路各々は、上記交換機が送信する加入者インタフェース回路対応フレーム同期信号の受信を待って順次初期起動された上、動作可能状態に移行されるようにした加入者インタフェース回路起動方法。
【請求項２】
複数の加入者端末各々と交換機との間に介在設置される加入者インタフェース装置内部に、該加入者端末各々を終端すべく、該加入者端末対応に設けられている加入者インタフェース回路に対する起動方法であって、上記加入者インタフェース回路各々に給電が行われている状態で、該加入者インタフェース回路各々は、上記交換機が送信する加入者インタフェース回路対応フレーム同期信号の受信を待って順次初期起動されるに際しては、初期起動処理として、少なくともプログラムメモリとしてのROM上に格納されているファームウェアの、CPUからアクセス可とされたRAM上への転送記憶処理が行なわれた上、動作可能状態に移行されるようにした加入者インタフェース回路起動方法。
【請求項３】
複数の加入者端末各々と交換機との間に介在設置される加入者インタフェース装置内部に、該加入者端末各々を終端すべく、該加入者端末対応に設けられている加入者インタフェース回路であって、ファームウェアが事前格納されるプログラムメモリとしてのROMと、該ROMからファームウェアが転送記憶され、かつCPUからアクセス可とされたRAMと、上記ROMから上記RAMへのファームウェア転送記憶処理を行なうブート回路と、加入者インタフェース回路自体に給電が行われている状態で、該加入者インタフェース回路対応のフレーム同期信号の受信を待って、所定期間の間、上記ブート回路にファームウェア転送記憶処理を行なわしめる時分割制御回路とを少なくとも含む加入者インタフェース回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の加入者端末各々と交換機との間に介在設置される加入者インタフェース装置内部に、それら加入者端末各々を終端すべく、加入者端末対応に設けられている加入者インタフェース回路を消費電力少なくして起動する加入者インタフェース回路起動方法、更には、そのような起動方法が適用可とされた加入者インタフェース回路に関するものである。
【０００２】
【従来の技術】
図６には交換局舎に設置の交換機から加入者端末までの間の構成が示されているが、この構成とその動作概要について説明すれば以下のようである。
即ち、同一交換局舎６００内には交換機６０１と加入者インタフェース装置６０３とが設置された上、遠隔地に散在設置されている多数の加入者端末６０５各々は加入者線６０６、加入者インタフェース装置６０３を介し交換機６０２に収容されたものとなっている。その加入者インタフェース装置６０３内には、加入者端末６０５対応に加入者インタフェース回路６０７〜６１０が設けられた上、その加入者端末６０５が終端されているものである。加入者インタフェース装置６０３内にはまた、それら加入者インタフェース回路６０７〜６１０各々に給電を行う電源供給装置６０４や、加入者インターフェース回路６０７〜６１０各々からの上り信号を時分割多重した上、交換機６０１に上りデータ６１４として送出する多重回路６１２、交換機６０１からの時分割多重状態の下りデータ６０２を加入者インターフェース回路６０７〜６１０対応に分離した上、加入者インタフェース回路６０７〜６１０に下り信号として分配供給する分離回路６１３が設けられたものとなっている。
【０００３】
さて、その全体としての動作について説明すれば、電源供給装置６０４から給電されれば、加入者インタフェース回路６０７〜６１０各々では初期起動動作が行われた上、交換機６０１との間で信号が送受信可能な動作状態に移行されるものとなっている。この動作状態では、交換機６０１からの同期信号１０１（これについては後述するところであるが、共通クロックと加入者インタフェース回路対応のフレーム同期信号とから構成）による分離制御下に、交換機６０１からの、音声等の時分割多重された下りデータ６０２は分離回路６１３にて分離された上、加入者インタフェース回路６０７〜６１０各々に下り信号として分配されている一方、交換機６０１からの同期信号１０１による多重制御下に、加入者インターフェース回路６０７〜６１０各々からの上り信号は多重回路６１２にて時分割多重された上、上りデータ６１４として交換機６０１に送出されているものである。
【０００４】
ここで、説明の簡単化上、加入者インタフェース回路６０７〜６１０各々は同一構成であるとして、その一例での具体的構成は図７に示すようである。図示のように、加入者インタフェース回路１００は、ＣＰＵ１０６を中心として、そのプロセッサバスにはＲＡＭ１０７やブート回路１０３が収容されたものとなっている。加入者インタフェース回路１００に電源供給装置６０４から給電が行われるに際して、その電源が十分安定するまでの間、パワーオンリセット回路１０４により加入者インタフェース回路１００自体での動作は強制的に全面停止されたものとなっている。やがて、その電源が十分安定し、その全面停止が解除される際には、パワーオンリセット回路１０４からは起動指示１０８がブート回路１０３に発せられ、これにもとづきブート回路１０３による読出し制御下に、ＲＯＭ１０５からはファームウェアが読み出された上、ＲＡＭ１０７上に転送記憶せしめられることで、初めて加入者インタフェース回路１００はそのファームウェア上で動作可能状態に移行されているものである。
【０００５】
以上のように、本例での加入者インタフェース回路１００では、初期起動動作として主にブート動作、即ち、ブート回路１０３による、ＲＯＭ１０５上のファームウェアのＲＡＭ１０７への転送記憶が主に行われているが、このようなブート動作が必要とされているのは、今後での通信サービスの多様化や拡張性を考慮の上、それに迅速に対処可能とするために他ならない。ＲＯＭ１０５はファームウェア格納用プログラムメモリとして使用されているわけであるが、この場合でのＲＯＭ１０５は、具体的には、書き替え可能な不揮発性メモリ（フラッシュメモリ等）として構成されるものとなっている。但し、そのようなＲＯＭ１０５は書き替え可能である反面、それからの読出し動作速度が低く、したがって、高速動作可能なＲＡＭ１０７上でファームウェアを動作させる必要があることから、初期起動の際に、ブート動作が必要とされているものである。尤も、今後での通信サービスの多様化や拡張性を考慮する必要がない場合には、ＲＯＭ１０５として高速読出し可なものを採用の上、プロセッサバスにプログラムメモリとして直接収容せしめる構成も考えられるものとなっている。その際には、ＲＡＭ１０７は専らワーク用メモリとして使用されればよいものである。したがって、この構成ではブート動作は不要とされるが、ブート動作の要否に拘らず、一般的に電源投入直後に行われる初期起動動作としては、各種ハードウェア状態の初期設定動作やＲＡＭの正常性確認動作等が挙げられ、これら動作時での起動電流も考慮される必要があるものとなっている。
【０００６】
ところで、以上のようにして、電源供給装置６０４から給電が行われた場合に、加入者インタフェース回路６０７〜６１０各々で一斉に初期起動動作としてブート動作が行われるとすれば、その際での消費電流（Ｉ）６１１としては、無視され得ない程に大きくなるというものである。図９には、加入者インタフェース回路１回路分についての、初期起動時とそれ以降での時間ｔ経過に伴う消費電流Ｉの変化が示されているが、これから、ファームウェア起動期間（ファームウェア読出し期間）９００での消費電流ｉが、ファームウェア起動完了から動作状態までの期間９０１でのそれや、ファームウェア動作期間９０２でのそれに比し大きいことが判る。したがって、加入者インタフェース回路ｎ回路分についての、初期起動時とそれ以降での時間ｔ経過に伴う消費電流Ｉの変化は、図１０に示す如くになるというものである。但し、図中での期間１０００，１００１，１００２はそれぞれ期間９００，９０１，９０２に時間長さ上、実質同一である。期間１０００での消費電流Ｉは最大消費電流値＝ｎ×ｉとされていることから、この最大消費電流値から、電源供給装置６０４としての電流容量はｎ×ｉ以上として決定されているものである。
【０００７】
最後に、加入者インタフェース回路各々が動作状態に移行された後での動作について説明すれば、交換機６０１と加入者インタフェース回路６０７〜６１０各々と間での音声等のデータ送受信は、交換機からの同期信号１０１に同期して行われたものとなっている。この同期信号１０１は、図８に示すように、交換機６０１と加入者インタフェース回路６０７〜６１０各々が音声等のデータ送受信を行うための共通クロック８００と、加入者インタフェース回路６０７〜６１０各々に収容されている加入者端末の音声等のデータ送受信タイミングを示す加入者インタフェース回路対応のフレーム同期信号３０３，３０５，３０７，３０９とから構成されており、フレーム同期信号３０３，３０５，３０７，３０９はそれぞれ加入者インタフェース回路６０７，６０８，６０９，６１０に対応したものとなっている。期間３００はまた、加入者インタフェース回路６０７，６０８，６０９，６１０各々でのデータ送受信時間帯を示す。図８から判るように、フレーム同期信号３０３，３０５，３０７，３０９は期間３００分の位相差を保って順次出現していることから、加入者インタフェース回路６０７，６０８，６０９，６１０各々は自己に割当てされている期間３００を利用の上、交換機６０１との間で音声等のデータを送受信し得るものである。より具体的に説明すれば、加入者インタフェース回路信号６０７〜６１０各々からの上り信号は、対応するフレーム同期信号３０３，３０５，３０７，３０９の出現を待って期間３００分の間のみ多重回路６１２から順次送出されているものである。この結果として、それら上り信号は多重回路６１２から時分割多重された状態の上りデータ２１４として交換機６０１に送出されているものである。これとは逆に、交換機６０１からの下りデータ６０２については、対応するフレーム同期信号３０３，３０５，３０７，３０９の出現を待って期間３００分の間のみ、分離回路６１３から加入者インタフェース回路信号６０７〜６１０各々には順次下り信号が分配されているものである。
【０００８】
【発明が解決しようとする課題】
ところで、「住宅地エリアおよびビジネスエリアの光化推進に向けて」（ＮＴＴ技術ジャーナル  １９９６．７の頁８２〜８５）等に記載されているように、近年、通信網の光ファイバー化の進展に伴い、加入者インタフェース装置に対しては、それ自体が交換局舎内ではなく、遠隔地やユーザビル、柱上等に設置され得ることが要求されているのが実情である。このような要求に対しては、加入者インタフェース装置自体の小型化は必須とされているが、その小型化上の１阻害要因としては、加入者インタフェース装置内に組込される電源供給装置自体の小型化が困難なことが挙げられるものとなっている。これは、電源供給装置はその寸法形状が、一般に加入者インタフェース装置内での消費電力に依存しており、その消費電力が大なる程にその大型化は回避不可とされているからである。換言すれば、電源供給装置自体の小型化を図るには、加入者インタフェース装置内での消費電力は大幅に低減化される必要があるというものである。
【０００９】
よって、本発明の第１の目的は、加入者インタフェース装置が交換局舎から遠隔設置される場合であっても、その加入者インタフェース装置自体が小型化、小電流容量化され得る上で好適とされた加入者インタフェース回路起動方法を供するにある。
本発明の第２の目的は、そのような起動方法が適用可とされ、かつ今後での通信サービスの多様化や拡張性に迅速に対処可とされた加入者インタフェース回路を供するにある。
【００１０】
【課題を解決するための手段】
上記第１の目的は、加入者インタフェース回路各々に給電が行われている状態で、該加入者インタフェース回路各々は、別途得られている加入者インタフェース回路対応フレーム同期信号の出現を待って順次初期起動された上、動作可能状態に移行されることで達成される。
上記第２の目的はまた、ファームウェアが事前格納されるプログラムメモリとしてのＲＯＭと、該ＲＯＭからファームウェアが転送記憶され、かつＣＰＵからアクセス可とされたＲＡＭと、上記ＲＯＭから上記ＲＡＭへのファームウェア転送記憶処理を行うブート回路と、加入者インタフェース回路自体に給電が行われている状態で、該加入者インタフェース回路対応のフレーム同期信号の出現を待って、所定期間の間、上記ブート回路にファームウェア転送記憶処理を行わしめる時分割制御回路とを少なくとも具備せしめることで達成される。
【００１１】
【発明の実施の形態】
以下、加入者インタフェース回路の初期起動動作時に、例えばファームウェアブート動作が行われるものとして、本発明の実施形態を図１から図５により説明する。
先ず本発明による加入者インタフェース回路についての具体的説明に先立って、それら加入者インタフェース回路間での動作概要について説明しておく。本発明に係る加入者インタフェース装置にはｎ個の加入者インタフェース回路＃１〜＃ｎが設けられているものとして、図３に加入者インタフェース回路＃１，＃２，＃３，＃ｎそれぞれに対応したフレーム同期信号３０３，３０５，３０７，３０９および起動時状態３０４，３０６，３０８，３１０を示す。また、期間３００は既述の図８でのものと同様、加入者インタフェース回路＃１，＃２，＃３，＃ｎ各々でのデータ送受信時間帯を、更に、３０１，３０２はそれぞれブート時間、待機時間を示す。
【００１２】
既述のように、交換機と加入者インタフェース回路＃１間で音声等のデータ送受信はフレーム同期信号３０３に同期して行われており、このような事情は他の加入者インタフェース回路＃２，＃３，＃ｎ各々でも同様とされているが、加入者インタフェース回路＃１，＃２，＃３，＃ｎ各々でのデータ送受信は期間３００相当の位相差を以て順次行われるものとなっている。さて、本発明による場合、加入者インタフェース回路＃１，＃２，＃３，＃ｎ各々に割当てられている期間３００を利用の上、加入者インタフェース回路＃１，＃２，＃３，＃ｎ各々が順次初期起動されるものとなっている。その初期起動の際のみ、ブート動作によりファームウェアがＲＯＭからＲＡＭ上に転送記憶されているものである。
【００１３】
図４に本発明による加入者インタフェース回路１回路分についての、初期起動時とそれ以降での時間ｔ経過に伴う消費電流Ｉの変化を示す。図中での期間４００〜４０２はそれぞれ、図９に示す９００〜９０２に実質的に同一とされていることから、加入者インタフェース回路個々での動作としては、これまでのものと同様となっている。ただ、本発明による加入者インタフェース回路ｎ回路分についての、初期起動時とそれ以降での時間ｔ経過に伴う消費電流Ｉの変化は、既述の図１０に示すものとは大いに異なり、図５に示す如くになるというものである。即ち、期間５００〜５０２はそれぞれ、図１０に示す期間１０００〜１００２に相当するも（但し、期間５００での時間長さは期間１０００のｎ倍とされる）、期間５００での消費電流は期間１０００でのそれの１／ｎのｉに低減化されており、加入者インタフェース回路１回路分の消費電流に抑制され得るものである。
【００１４】
さて、本発明について具体的に説明すれば、図１に本発明による加入者インタフェース回路の一例での具体的構成を示す。図示のように、図７に示すものと異なるところは、ブート回路１０３に対しては、時分割制御を行う時分割制御回路１０２が新たに設けられたものとなっている。したがって、電源投入直後に電源が安定したことに伴い、ブート回路１０３にパワーオンリセット回路１０４から起動指示１０８があったとしても、ブート動作、即ち、直ちにブート回路１０３によりＲＯＭ１０５からファームウェアが読み出された上、ＲＡＭ１０７に転送記憶されることはなく、時分割制御回路１０２からの起動信号を待って、ブート回路１０３では初めてブート動作が開始されるものとなっている。本発明による加入者インタフェース回路各々での起動信号の発生タイミングは、期間３００相当の位相差を以て順次ずらされていることで、所期の目的が達成されているものである。
【００１５】
図２にはそのブート回路１０３および時分割制御回路１０２のより具体的な回路構成が示されているが、これによりブート動作を詳細に説明すれば以下のようである。
即ち、先ず時分割制御回路１０２から説明すれば、時分割制御回路１０２は外部からの同期信号１０１、特に共通クロック２００（既述の共通クロック８００に相当）とその加入者インタフェース回路１００対応のフレーム同期信号２０１にもとづいて動作しているが、カウンタ２０２では共通クロック２００が常時カウント可とされているも、フレーム同期信号２０１が受信される度に、そのカウンタ２０２でのカウント動作は一旦リセットされるものとなっている。ここで、例えば期間３００での時間長さが共通クロック２００周期の３２周期分に相当するとすれば、共通クロック２００が３２個カウントされるまでは、論理回路２０３からは起動信号２０５として“Ｈ”が出力されているも、３２個カウントされた時点以降は起動信号２０５として“Ｌ”が出力されるものとなっている。したがって、その起動信号２０５と共通クロック２００とをＡＮＤ回路２０４で論理積すれば、その論理積結果として期間３００相当の間のみ、共通クロック２００が起動信号２０６として抽出され得るものである。このように、起動信号２０５，２０６の発生タイミングはフレーム同期信号２０１の出現タイミングに依存しているものである。
【００１６】
因みに、ここで、遅ればせながら、本発明に係る加入者インタフェース装置が交換局舎より遠隔に設置される場合に、共通クロック２００と各加入者インタフェース回路対応のフレーム同期信号が如何に交換機から伝送されるかについて、簡単ながら説明すれば以下のようである。
即ち、例えば交換機からは、加入者インタフェース回路＃１対応のフレーム同期信号に同期した状態として、特定データパターンがデータ先頭等に付加された状態として加入者インタフェース装置に伝送されるものとなっている。その加入者インタフェース装置では、内部自走クロック（伝送データのビットレートよりもその周波数は大）によりその特定データパターンが抽出・検出されることで、先ず加入者インタフェース回路＃１対応のフレーム同期信号のタイミングが作成されているものである。一方、交換機からの伝送データのビットレートは予め知れていることから、内部自走クロックが適当に分周・位相調整されることで、そのビットレートの共通クロック２００が得られるものとなっている。したがって、加入者インタフェース回路＃１対応のフレーム同期信号のタイミングを基準として、その共通クロック２００により残りの加入者インタフェース回路＃２〜＃ｎ対応のフレーム同期信号のタイミングが順次作成され得るものである。
【００１７】
さて、引続きブート回路１０３での動作について説明すれば、パワーオンリセット回路１０４から起動指示１０８があった場合に、初期状態としてプリセット状態におかれていたフリップフロップ（以下、単にＦＦと称す）２１２はリセット状態におかれ、そのＱ出力が“Ｌ”状態におかれることで、ブート回路１０３は動作可能状態におかれるものとなっている。この動作可能状態で、やがて、時分割制御回路１０２から期間３００を示す起動信号２０５が論理回路（１入力否定２入力ＮＡＮＤ回路）２１４へ入力されると、その期間３００の間のみ、ＲＯＭ１０５へのアドレス制御信号２１６はアクセスイネーブル状態“Ｌ”におかれ、ＲＯＭ１０５からの読出しが許容されているものである。
【００１８】
一方、また、その期間３００の間、時分割制御回路１０２から起動信号２０６が論理回路（１入力否定２入力ＡＮＤ回路）２０８へ入力されれば、起動信号２０６は論理回路２０８からそのまま透過出力された上、加算器２１０に＋１更新用動作クロックとして入力されるものとなっている。加算器２１０ではその動作クロックに同期して、スタートアドレスレジスタ２０７からのスタートアドレスを初期値として、スタートアドレスがクロック周期毎に順次＋１更新された上、出力バッファ回路２１８からアドレスバス２１５上に読出しアドレスとして順次出力されているものである。その読出しアドレスに応答して、ＲＯＭ１０５からはファームウェアを構成するデータがデータバス２１７上に順次読み出された上、入力バッファ回路２１９を介しデータ受信部２１３に入力されるが、データ受信部２１３では、論理回路２０８からの起動信号２０６をデータ受信クロックとし動作することで、ＲＡＭ１０７へのデータ転送が行われているものである。
【００１９】
また、加算器２１０でのスタートアドレス更新動作に並行しては、その更新結果とストップアドレスレジスタ２０９からのストップアドレスとが排他的論理和（ＥＯＲ）回路２１１で比較されているが、やがて、その更新結果がストップアドレスに一致したことを以てＦＦ２１２がプリセットされれば、それまでの一連のブート動作は停止されているものである。他の加入者インタフェース回路各々でも、その加入者インタフェース回路対応のフレーム同期信号を待って、同様なブート動作が行われているものである。ブート動作以外の何等かの処理が初期起動の際に行われる場合にも、その初期起動に本発明が適用されることによって、加入者インタフェース装置での起動電流が低減され得、その分、加入者インタフェース装置自体の小型化や小電流容量化、経済化が図れるものである。
【００２０】
最後に、本発明による効果の程について考察すれば、例えば加入者インタフェース回路１回路当りの起動電流を６０ｍＡ、動作状態での電流を４０ｍＡとすると、１加入者インタフェース装置に加入者インタフェース回路が１００回路分、搭載されている場合、これまでにあっては、加入者インタフェース装置の起動電流は６０ｍＡ×１００回路＝６Ａ、動作状態でのそれは４０ｍＡ ×１００回路＝４Ａとなる。しかしながら、本発明による場合、加入者インタフェース装置での起動電流は６０ｍＡ×１回路=６０ｍＡ、動作状態でのそれは４０ｍＡ×１００回路＝４Ａとなる。従来にあっては、専ら初期起動時での消費電流を考慮の上、電源供給装置として電流容量が決定されていたが、本発明による場合には、通常の動作状態時での消費電流からその電流容量が決定され得るものとなっている。即ち、電源供給装置としての電流容量は従来に比し約２／３に低減化され得、その分、電源供給装置自体の大幅な小型化、経済化が図れるものとなっている。
【００２１】
【発明の効果】
以上、説明したように、請求項１，２による場合は、加入者インタフェース装置が交換局舎から遠隔設置される場合であっても、その加入者インタフェース装置自体が小型化、小電流容量化され得る上で好適とされた加入者インタフェース回路起動方法が、また、請求項３による場合には、そのような起動方法が適用可とされ、かつ今後での通信サービスの多様化や拡張性に迅速に対処可とされた加入者インタフェース回路がそれぞれ得られるものとなっている。
【図面の簡単な説明】
【図１】図１は、本発明による加入者インタフェース回路の一例での具体的構成を示す図
【図２】図２は、その加入者インタフェース回路における要部の一例での具体的構成を示す図
【図３】図３は、本発明による加入者インタフェース回路間での動作概要を示す図
【図４】図４は、本発明による加入者インタフェース回路１回路分についての、初期起動時とそれ以降での時間ｔ経過に伴う消費電流Ｉの変化を示す図
【図５】図５は、本発明による加入者インタフェース回路ｎ回路分についての、初期起動時とそれ以降での時間ｔ経過に伴う消費電流Ｉの変化を示す図
【図６】図６は、交換局舎に設置の交換機から加入者端末までの間の構成を示す図
【図７】図７は、加入者インタフェース回路の一例での具体的構成を示す図
【図８】図８は、加入者インタフェース回路各々が動作状態に移行された後での動作を説明するための図
【図９】図９は、加入者インタフェース回路１回路分についての、初期起動時とそれ以降での時間ｔ経過に伴う消費電流Ｉの変化を示す図
【図１０】図１０は、加入者インタフェース回路ｎ回路分についての、初期起動時とそれ以降での時間ｔ経過に伴う消費電流Ｉの変化を示す図
【符号の説明】
１００…加入者インタフェース回路、１０１…同期信号（共通クロックおよび加入者インタフェース回路対応のフレーム同期信号から構成）、１０２…時分割制御回路、１０３…ブート回路、１０４…パワーオンリセット回路、１０５…ＲＯＭ、１０６…ＣＰＵ、１０７…ＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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