(57)【特許請求の範囲】
【請求項１】
半導体基板に絶縁膜により分離されて半導体層が形成された基板と、
この基板の前記半導体層に第１導電型の第１エミッタ層、第２導電型の第１ベース層、第１導電型の第２ベース層及び第２導電型の第２エミッタ層が横方向に形成され、その第２ベース層上に第１のワード線に接続される第１のゲート電極が形成されたサイリスタと、
前記基板の前記半導体層に形成されて、ソース、ドレイン拡散層の一方が前記サイリスタの第２エミッタ層と共有され、他方がビット線に接続され、第２のワード線に接続される第２のゲート電極を有するトランジスタと、
を有し、
前記基板上に、前記サイリスタと前記トランジスタにより構成される複数のメモリセルがマトリクス配列されてセルアレイが構成され、
前記セルアレイ上で前記第１及び第２のワード線が互いに並行して配設され、前記ビット線が前記第１及び第２のワード線と交差して配設されている半導体装置であって、
前記基板の前記半導体層は、素子分離絶縁膜によりストライプ状の複数の素子形成領域に区画され、
各素子形成領域に、隣接するメモリセルの間で前記サイリスタの第１エミッタ層を共有し且つ、前記トランジスタの前記ビット線に接続される拡散層を共有して、複数個のメモリセルが配列されている
ことを特徴とする半導体装置。
【請求項２】
前記素子分離絶縁膜は、前記半導体層の下の前記絶縁膜に達する深さに形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板に絶縁膜により分離されて半導体層が形成された基板と、
この基板の前記半導体層に第１導電型の第１エミッタ層、第２導電型の第１ベース層、第１導電型の第２ベース層及び第２導電型の第２エミッタ層が横方向に形成され、その第２ベース層上に第１のワード線に接続される第１のゲート電極が形成されたサイリスタと、
前記基板の前記半導体層に形成されて、ソース、ドレイン拡散層の一方が前記サイリスタの第２エミッタ層と共有され、他方がビット線に接続され、第２のワード線に接続される第２のゲート電極を有するトランジスタと、
を有し、
前記基板上に、前記サイリスタと前記トランジスタにより構成される複数のメモリセルがマトリクス配列されてセルアレイが構成され、
前記セルアレイ上で前記第１及び第２のワード線が互いに並行して配設され、前記ビット線が前記第１及び第２のワード線と交差して配設されている半導体装置であって、
前記サイリスタの第１エミッタ層は、前記半導体層の第１ベース層及びその下の前記絶縁膜を貫通して前記半導体基板に達するように形成された孔に埋め込まれた第１導電型のプラグにより形成されており、前記半導体基板が複数のメモリセルに共通の前記基準電位端子として供される
ことを特徴とする半導体装置。
【請求項４】
半導体基板に絶縁膜により分離されて半導体層が形成された基板と、
この基板の前記半導体層に第１導電型の第１エミッタ層、第２導電型の第１ベース層、第１導電型の第２ベース層及び第２導電型の第２エミッタ層が横方向に形成され、その第２ベース層上に第１のワード線に接続される第１のゲート電極が形成されたサイリスタと、
前記基板の前記半導体層に形成されて、ソース、ドレイン拡散層の一方が前記サイリスタの第２エミッタ層と共有され、他方がビット線に接続され、第２のワード線に接続される第２のゲート電極を有するトランジスタと、
を有し、
前記基板上に、前記サイリスタと前記トランジスタにより構成される複数のメモリセルがマトリクス配列されてセルアレイが構成され、
前記セルアレイ上で前記第１及び第２のワード線が互いに並行して配設され、前記ビット線が前記第１及び第２のワード線と交差して配設されている半導体装置であって、
最小加工寸法をＦとして、前記第１及び第２のワード線がライン／スペース＝Ｆ／Ｆで形成され、前記ビット線がライン／スペース＝Ｆ／Ｆで形成されて、１メモリセル当たりの面積が８Ｆ2に設定されている
ことを特徴とする半導体装置。
【請求項５】
半導体基板に絶縁膜により分離されて半導体層が形成された基板と、
この基板の前記半導体層に第１導電型の第１エミッタ層、第２導電型の第１ベース層、第１導電型の第２ベース層及び第２導電型の第２エミッタ層が横方向に形成され、その第２ベース層上に第１のワード線に接続される第１のゲート電極が形成されたサイリスタと、
前記基板の前記半導体層に形成されて、ソース、ドレイン拡散層の一方が前記サイリスタの第２エミッタ層と共有され、他方がビット線に接続され、第２のワード線に接続される第２のゲート電極を有するトランジスタと、
を有し、
前記基板上に、前記サイリスタと前記トランジスタにより構成される複数のメモリセルがマトリクス配列されてセルアレイが構成され、
前記セルアレイ上で前記第１及び第２のワード線が互いに並行して配設され、前記ビット線が前記第１及び第２のワード線と交差して配設されている半導体装置であって、
前記基板の前記半導体層は、素子分離絶縁膜により島状の複数の素子形成領域に区画され、
各素子形成領域に、隣接するメモリセルの間で前記トランジスタの前記ビット線に接続される拡散層を共有し、サイリスタの第１エミッタ層を個別に形成して、複数個のメモリセルが配列されている
ことを特徴とする半導体装置。
【請求項６】
前記サイリスタの第１エミッタ層は、前記半導体層の第１ベース層内に拡散形成され、前記第１のワード線の方向に第１エミッタ層を共通接続する基準電位供給線が配設されている
ことを特徴とする請求項５記載の半導体装置。
【請求項７】
隣接するメモリセルの間の前記サイリスタの第１エミッタ層の間にある素子分離絶縁膜上に前記基準電位供給線と並行するダミーワード線が配設されている
ことを特徴とする請求項６記載の半導体装置。
【請求項８】
ゲート付きサイリスタとこれに直列接続されるトランジスタにより１メモリセルが構成される半導体装置の製造方法であって、
半導体基板に絶縁膜により分離されて形成された第１導電型の半導体層に、素子分離絶縁膜により挟まれた素子形成領域を区画する工程と、
前記素子形成領域上に並行するように、サイリスタの第１導電型の第２ベース層上に位置する第１のゲート電極とトランジスタの第２のゲート電極とを形成する工程と、
前記素子形成領域に、前記第２のゲート電極の両側に第２導電型のソース及びドレイン拡散層を形成し、同時に前記第１のゲート電極の両側に前記ソース及びドレイン拡散層の一方と共通の第２導電型の第２エミッタ層及び第２導電型の第１ベース層を形成するイオン注入工程と、
前記第１ベース層及びその下の前記絶縁膜を貫通する孔を形成し、この孔に前記半導体基板に接触するように前記サイリスタの第１導電型の第１エミッタ層となるプラグを埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記素子分離絶縁膜は、前記半導体層に前記絶縁膜に達する深さの溝を形成して、この溝に埋め込まれる
ことを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記イオン注入工程の後、前記第１及び第２のゲート電極の側壁に側壁絶縁膜を形成する工程と、
引き続き層間絶縁膜を堆積してその表面を平坦化する工程とを有し、
前記プラグは、前記第１のゲート電極に隣接する位置で前記層間絶縁膜と前記第１ベース層及びその下の前記絶縁膜を貫通して形成された孔に埋め込まれる
ことを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１１】
ゲート付きサイリスタとこれに直列接続されるトランジスタにより１メモリセルが構成される半導体記憶装置の製造方法であって、
半導体基板に絶縁膜により分離されて形成された第１導電型の半導体層に、素子分離絶縁膜を形成して素子形成領域を区画する工程と、
前記素子形成領域上に並行するように、サイリスタの第１導電型の第２ベース層上に位置する第１のゲート電極とトランジスタの第２のゲート電極とを形成する工程と、
前記素子形成領域に、前記第２のゲート電極の両側に第２導電型のソース及びドレイン拡散層を形成し、同時に前記第１のゲート電極の両側に前記ソース及びドレイン拡散層の一方と共通の第２導電型の第２エミッタ層及び第２導電型の第１ベース層を形成するイオン注入工程と、
前記第１ベース層内に選択的に前記サイリスタの第１導電型の第１エミッタ層を形成する工程と、
前記イオン注入工程の後、前記第１及び第２のゲート電極の側壁に側壁絶縁膜を形成する工程と、
引き続き層間絶縁膜を堆積してその表面を平坦化する工程とを有し、
前記第１エミッタ層は、前記第１のゲート電極に隣接する位置で前記層間絶縁膜に形成された孔を介して前記第１ベース層内に選択的なイオン注入を行うことにより形成される
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ゲート付きサイリスタとトランジスタにより１メモリセルが構成される半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
近年、ＤＲＡＭは微細化が進むにつれて、キャパシタンス確保と、トランジスタのオフ時のリーク電流低減が難しくなり、データ電荷保持が困難になりつつある。また、将来的に低消費電力化の観点から有望視されているＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いてＤＲＡＭを形成することは、トレンチキャパシタやスタックトキャパシタ形成工程でのプロセスミスマッチングが大きく、高集積化が難しいという問題がある。
【０００３】
一方ＳＲＡＭは、キャパシタを用いないため、ＳＯＩ基板との相性はよいが、セル構成上、単位セル面積が大きく、ＤＲＡＭに比べて高集積化が難しい。
これに対して最近、サイリスタの負性微分抵抗特性を利用して高集積化を可能とする新しいＳＲＡＭセル構成が提案されている（F.Nemati et al, "A Novel Thyristor-based SRAM Cell (T-RAM) for High-Speed,Low-Voltage, Giga-scale Memories" IEDM99,pp.283-286参照）。
【０００４】
図１９は、そのメモリセルの等価的構造を示し、図２０は同じく等価回路を示している。このＳＲＡＭセルは、ゲート付きサイリスタＴＨとこれに直列接続されたトランジスタＴＲにより構成される。サイリスタＴＨは、基板上に縦型にｐｎｐｎ構造を形成して構成される。サイリスタＴＨのｐ型ベース層を取り囲むようにゲート電極が形成される。トランジスタＴＲは、サイリスタＴＨのｎ型エミッタ層（カソード層）と共有する拡散層をもって形成される。
【０００５】
サイリスタＴＨのｐ型エミッタ層（アノード層）は、基準電位Ｖｒｅｆに接続され、ゲート電極はワード線ＷＬ２に接続される。トランジスタＴＲのゲート電極は別のワード線ＷＬ１に接続され、トランジスタの一方の拡散層はビット線ＢＬに接続される。この様な構成として、サイリスタＴＨの負性微分抵抗特性上で、例えばオン状態をデータ“１”、オフ状態をデータ“０”として記憶する。具体的にデータ書き込み時は、ワード線ＷＬ１，ＷＬ２に電源電位Ｖｄｄを与え、ビット線ＢＬにデータ“０”の場合Ｖｄｄ、データ“１”の場合接地電位ＧＮＤを与える。基準電位Ｖｒｅｆは、Ｖｄｄより小さい正電位とする。これにより、データ“１”の場合、サイリスタＴＨがターンオンし、データ“０”の場合はオフを保つ。書き込まれたデータは、ワード線ＷＬ１をＶｄｄより小さい所定の保持電圧ＶＬとして保持することができる。
【０００６】
【発明が解決しようとする課題】
上述したＳＲＡＭセルは、素子数が２個であり、通常のＳＲＡＭに比べて少ないため、８Ｆ2（Ｆは最小加工寸法）の単位セル面積が実現可能であるとされている。
しかし、図１９に示すように、▲１▼サイリスタＴＨは立体構造を有し、トランジスタＴＲは通常の平面構造を有するため、二つのゲート電極を同時に形成することは難しい、▲２▼サイリスタが縦型であるため、その不純物ドーピングも容易ではない、▲３▼基板上には大きな段差が発生する、▲４▼基板上部に、２本のワード線、１本のビット線及び基準電位線を必要とし配線数が多い、といった問題がある。これらの理由で、８Ｆ2の単位セル面積を実現することは簡単ではない。
【０００７】
この発明は、上記事情を考慮してなされたもので、簡単な構造で小さい単位セル面積を得ることが可能なＳＲＡＭセルを持つ半導体装置とその製造方法を提供することを目的としている。
【０００８】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板に絶縁膜により分離されて半導体層が形成された基板と、この基板の前記半導体層にｐｎｐｎ構造が横方向に形成されたゲート付きサイリスタと、前記基板の前記半導体層に形成されて前記サイリスタの一端に接続されたトランジスタと、を有することを特徴とする。
【０００９】
この発明に係る半導体装置は、より具体的には、半導体基板に絶縁膜により分離されて半導体層が形成された基板と、この基板の前記半導体層に第１導電型の第１エミッタ層、第２導電型の第１ベース層、第１導電型の第２ベース層及び第２導電型の第２エミッタ層が横方向に形成され、その第２ベース層上に第１のワード線に接続される第１のゲート電極が形成されたサイリスタと、前記基板の前記半導体層に形成されて、ソース、ドレイン拡散層の一方が前記サイリスタの第２エミッタ層と共有され、他方がビット線に接続され、第２のワード線に接続される第２のゲート電極を有するトランジスタと、を有することを特徴とする。
【００１０】
この発明によると、ＳＲＡＭセルを構成するゲート付きサイリスタとトランジスタが、サイリスタを横型として、半導体基板に絶縁膜により分離されて半導体層が形成された基板（いわゆるＳＯＩ基板）に形成される。従って、サイリスタのゲート電極とトランジスタのゲート電極は、同じ電極材料膜を用いて同時にパターン形成することができる。しかも、表面に大きな段差が形成されることもない。従って、小さいセル占有面積を実現することが容易である。具体的に、最小加工寸法をＦとして、第１及び第２のワード線を全体としてライン／スペース＝Ｆ／Ｆで形成し、ビット線をライン／スペース＝Ｆ／Ｆで形成して、１メモリセル当たりの面積８Ｆ2に設定することが容易である。
【００１１】
この発明において、実際のＳＲＡＭ構成は、ＳＯＩ基板上にサイリスタとこれに直列接続されたトランジスタにより構成される複数のメモリセルがマトリクス配列されてセルアレイが構成される。そしてサイリスタの第１のゲート電極が接続される第１のワード線とトランジスタの第２のゲート電極が接続される第２のワード線とが互いに並行して配設され、ビット線が第１及び第２のワード線と交差して配設される。
【００１２】
またセルアレイは、ＳＯＩ基板の半導体層が素子分離絶縁膜によりストライプ状の複数の素子形成領域に区画され、各素子形成領域に、隣接するメモリセルの間でサイリスタの第１エミッタ層を共有し且つ、トランジスタのビット線に接続される拡散層を共有して、複数個のメモリセルが配列される。この場合、素子分離絶縁膜は好ましくは、ＳＯＩ基板の半導体層の下の絶縁膜に達する深さに形成される。
【００１３】
サイリスタの第１エミッタ層は、例えば、半導体層の第１ベース層及びその下の絶縁膜を貫通して半導体基板に達するように形成された孔に埋め込まれた第１導電型のプラグにより形成される。これにより、半導体基板が複数のメモリセルに共通の基準電位端子として供されることになり、表面の配線数を減らすことができる。
【００１４】
サイリスタの第１エミッタ層はまた、半導体層の第１ベース層の内部に拡散形成することもできる。この場合、第１エミッタ層は、隣接するメモリセルの間で共有して形成することもできるし、隣接するメモリセルの間で個別に形成することもできる。いずれの場合も、第１エミッタ層は、第１のワード線の方向に配設される基準電位供給線に接続される。
【００１５】
この発明はまた、ゲート付きサイリスタとこれに直列接続されるトランジスタにより１メモリセルが構成される半導体装置の製造方法であって、半導体基板に絶縁膜により分離されて形成された第１導電型の半導体層に、素子分離絶縁膜により挟まれた素子形成領域を区画する工程と、前記素子形成領域上に並行するように、サイリスタの第１導電型の第２ベース層上に位置する第１のゲート電極とトランジスタの第２のゲート電極とを形成する工程と、前記素子形成領域に、前記第２のゲート電極の両側に第２導電型のソース及びドレイン拡散層を形成し、同時に前記第１のゲート電極の両側に前記ソース及びドレイン拡散層の一方と共通の第２導電型の第２エミッタ層及び第２導電型の第１ベース層を形成するイオン注入工程と、前記第１ベース層及びその下の前記絶縁膜を貫通する孔を形成し、この孔に前記半導体基板に接触するように前記サイリスタの第１導電型の第１エミッタ層となるプラグを埋め込む工程と、を有することを特徴とする。
【００１６】
この発明は更に、ゲート付きサイリスタとこれに直列接続されるトランジスタにより１メモリセルが構成される半導体装置の製造方法であって、半導体基板に絶縁膜により分離されて形成された第１導電型の半導体層に、素子分離絶縁膜を埋め込んで素子形成領域を区画する工程と、前記素子形成領域上に並行するように、サイリスタの第１導電型の第２ベース層上に位置する第１のゲート電極とトランジスタの第２のゲート電極とを形成する工程と、前記素子形成領域に、前記第２のゲート電極の両側に第２導電型のソース及びドレイン拡散層を形成し、同時に前記第１のゲート電極の両側に前記ソース及びドレイン拡散層の一方と共通の第２導電型の第２エミッタ層及び第２導電型の第１ベース層を形成するイオン注入工程と、前記第１ベース層内に選択的に前記サイリスタの第１導電型の第１エミッタ層を形成する工程と、を有することを特徴とする。
【００１７】
この発明の製造方法によると、ＳＯＩ基板を用いて、サイリスタを横型に形成するため、サイリスタとトランジスタのゲート電極を同じ電極材料膜を用いて同じ平面内でパターン形成することができる。これにより、小さいセル占有面積を実現することができる。
【００１８】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の実施の形態によるＳＲＡＭセルアレイの平面図であり、図２Ａ、図２Ｂ及び図２Ｃはそれぞれ、図１のＡ−Ａ’，Ｂ−Ｂ’及びＣ−Ｃ’断面図である。図３（ａ）（ｂ）は、隣接する二つのＳＲＡＭセル部分の等価構造と等価回路を示している。
【００１９】
ＳＲＡＭセルアレイは、シリコン基板１１上にシリコン（ＢＯＸ）酸化膜１２により絶縁分離されたシリコン層１３が形成されたＳＯＩ基板１０に形成されている。シリコン基板１１とシリコン層１３は共にボロンをドープしてｐ型としている。この様なＳＯＩ基板１０のシリコン層１３は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）による素子分離絶縁膜２０により、ストライプ状の素子形成領域に区画され、各素子形成領域に、ゲート付きサイリスタＴＨとトランジスタＴＲとからなるメモリセルが、ビット線コンタクト３６を挟んで対称配置となるように配列形成されている。
【００２０】
ｐ型にドープされたシリコン層１３上に、ゲート絶縁膜３１を介してゲート電極３２（即ち、サイリスタＴＨのゲート電極３２（ＴＨ）とトランジスタＴＲのゲート電極３２（ＴＲ））が形成される。これらのゲート電極３２は、ストライプ状の複数の素子形成領域を横切るように連続的にパターン形成されて、並行するワード線ＷＬ１，ＷＬ２となる。
【００２１】
ゲート電極３２に自己整合的にｎ型拡散層２１，２２，２３が形成される。ｎ型拡散層２１，２２は、トランジスタＴＲのソース、ドレイン拡散層である。またｎ型拡散層２１は、サイリスタＴＨのｎ型エミッタ（カソード）層でもあり、ｎ型拡散層２２は、サイリスタＴＨのｎ型ベース層である。そして、ｎ型ベース層となるｎ型拡散層２２を貫通するように埋め込まれたｐ+型多結晶シリコンからなるプラグ２４が、サイリスタのｐ型エミッタ（アノード）層となる。即ち、サイリスタＴＨは、ゲート電極３２（ＴＨ）直下のシリコン層１３をｐ型ベースとして、横方向にｐｎｐｎ構造が作られている。
【００２２】
プラグ２４は、隣接する２つのセルのサイリスタＴＨの共通アノード端子であり、これはシリコン層１３及びその下の酸化膜１２を貫通する孔に埋め込まれて、シリコン基板１１に接触する。これにより、シリコン基板１１が、図３に示す基準電子端子Ｖｒｅｆとして用いられる。
【００２３】
トランジスタＴＲ及びサイリスタＴＨが形成された面は、層間絶縁膜２５により覆われ、この上にワード線ＷＬ１，ＷＬ２と直交するビット線（ＢＬ）３７が配設される。ビット線３７は、層間絶縁膜３５に埋め込まれたビット線コンタクト３６を介して、トランジスタＴＲのｎ型拡散層２３に接続される。
【００２４】
この様に、ＳＯＩ基板を用いて、図３に示す等価構造と等価回路をもって、横型のサイリスタＴＨとトランジスタＴＲからなるＳＲＡＭセルを形成している。図１には、破線で単位セル領域を示している。デザインルール（最小加工寸法）をＦとして、図１に示すように、ワード線ＷＬ１，ＷＬ２をライン／スペース＝Ｆ／Ｆで形成し、同様にビット線ＢＬをライン／スペース＝Ｆ／Ｆで形成すると、単位セル面積は、８Ｆ2となる。
【００２５】
この実施の形態の具体的な製造工程を、図４〜図８を参照して説明する。これら図４〜図８の（ａ）（ｂ）（ｃ）はそれぞれ、図２Ａ，図２Ｂ，図２Ｃに断面に対応する。図４（ａ）（ｂ）（ｃ）に示すように、ＳＯＩ基板１０のシリコン基板１１とシリコン層１３にはまず、ボロンをドープしてｐ型層とする。そして、シリコン層１３をＲＩＥによりエッチングして、シリコン酸化膜１２に達する深さの素子分離溝を形成し、この素子分離溝に素子分離絶縁膜２０を埋め込む。これより、シリコン層１３は、互いに分離されたストライプ状の複数の素子形成領域として区画される。
【００２６】
この後、図５（ａ）（ｂ）（ｃ）に示すように、シリコン層１３上にゲート絶縁膜を介してゲート電極３２をパターン形成する。具体的にゲート電極３２は、多結晶シリコン膜３２ａとＷＳｉ膜３２ｂの積層膜を用い、この上にシリコン窒化膜３４ａを重ねて、リソグラフィとＲＩＥによりパターン形成して、ワード線ＷＬ１，ＷＬ２を得る。そして、ゲート電極３２をマスクとしてＡｓイオン注入を行い、シリコン酸化膜１２に達する深さにｎ型拡散層２１ａ，２２ａ，２３ａを形成する。これらのｎ型拡散層２１ａ，２２ａ，２３ａはそれぞれ、図２Ａに示すｎ型拡散層２１，２２，２３のうちの比較的低濃度層となる。
【００２７】
続いて、図６（ａ）（ｂ）（ｃ）に示すように、シリコン窒化膜の堆積と全面エッチングにより、ゲート電極３２の側壁側壁絶縁膜３４ｂを形成する。そしてＰイオン注入を行い、各ｎ型拡散層２１ａ，２２ａ，２３ａ内にｎ+型拡散層２１ｂ，２２ｂ，２３ｂを形成する。
【００２８】
次に、図７（ａ）（ｂ）（ｃ）に示すように、５０ｎｍ程度の薄いシリコン窒化膜３４ｃを全面に堆積した後、更に層間絶縁膜３５の一部となる、ＴＥＯＳを用いたシリコン酸化膜（ＴＥＯＳ酸化膜）３５ａをワード線ＷＬ１，ＷＬ２を埋め込むように堆積する。このＴＥＯＳ酸化膜３５は、その後ＣＭＰ処理により平坦化して、各ワード線ＷＬ１，ＷＬ２のスペースを埋める。
【００２９】
次いで、図８（ａ）（ｂ）（ｃ）に示すように、隣接するセルのサイリスタＴＨに共通のアノードとなる位置、即ちサイリスタＴＨのゲート電極３２（ＴＨ）からなる隣接するワード線ＷＬ２の間に、プラグ２４を埋め込む。この工程は具体的には、まずリソグラフィとＲＥＩによりシリコン基板１１まで達するコンタクト孔を形成する。このとき、ＲＩＥは、ＴＥＯＳ酸化膜２５ａ、シリコン窒化膜３４ｃ、シリコン層１３、シリコン酸化膜１２と多層に及ぶため、その都度ガス条件を変えて、ゲート電極３２を覆うシリコン窒化膜３４が膜減りしないように気を付ける。またこのＲＩＥにより、Ｐがドープされたｎ+型拡散層２２ｂはほぼ除去される。そして、ｐ+型多結晶シリコンの堆積と全面エッチングを行って、コンタクト孔にプラグ２４を埋め込む。プラグ２４の上面はゲート電極３２による段差の中程に位置するようにする。
【００３０】
以上により、プラグ２４をｐ型エミッタとする横型サイリスタＴＨが完成する。そして、プラグ２４が接続されるシリコン基板１１が基準電位Ｖｒｅｆの供給端子となる。またこの後の熱処理により、Ｐイオン注入によるｎ+型拡散層２１ｂ，２２ｂ，２３ｂと、Ａｓイオン注入によるｎ型拡散層２１ａ，２２ａ，２３ａとほぼ同じ領域となり、これらが一体のｎ型拡散層２１，２２，２３となる。Ｐイオンの法が拡散速度が速いためである。
【００３１】
この後、図２Ａ，図２Ｂ，図３Ｃに示すように、ＴＥＯＳ酸化膜による層間絶縁膜３５を堆積し、ＣＭＰ処理により平坦化する。そして、リソグラフィとＲＩＥによりビット線コンタクト位置、即ち隣接するセルのトランジスタＴＲの共通拡散層位置にコンタクト孔を、ゲート電極３２（ＴＲ）にセルフアラインされた状態で形成し、このコンタクト孔にｎ+型多結晶シリコンによるビット線コンタクト用プラグ３６を埋め込む。その後、バリアメタルとＡｌ膜を堆積し、リソグラフィとＲＩＥによりビット線３７をパターン形成する。
【００３２】
以上のような工程で、横型サイリスタを持つＳＲＡＭセルアレイが得られる。この実施の形態の製造工程は、ＳＯＩ基板の酸化膜を貫通するコンタクト孔加工の工程を除き、通常のトランジスタ形成工程と変わららない。従って、周辺ロジック回路とのプロセスミスマッチングは少なく、ロジック混載メモリとしても有効である。しかも、サイリスタとトランジスタが同様の平面構造を持つから、８Ｆ2のセル面積を容易に実現することができる。
また、ＳＯＩ基板のシリコン基板を基準電位Ｖｒｅｆ端子として用いるから、上部に多数の配線を形成することよる面積ロスを回避することができる。更にシリコン基板に高濃度にｐ型不純物をドープすれば、低抵抗の基準電位端子線となる。
【００３３】
この実施の形態によるＳＲＡＭセルの動作モードを図９に示す。ホールド状態は、サイリスタＴＨのゲートであるワード線ＷＬ２を接地電位ＧＮＤとし、トランジスタＴＲのゲートであるワード線ＷＬ１を電源Ｖｄｄより低い所定の保持電位ＶＬとして、トランジスタＴＲに僅かに電流が流れる状態で、図１０に示すデータ“０”（サイリスタがオフ），“１”（サイリスタがオン）の状態を保持する。
【００３４】
リード時は、選択ワード線ＷＬ１にＶｄｄを与えてトランジスタＴＲをオンにする。これにより、図１１に示すように、“１”データの場合にはセル電流が流れ、“０”データではセル電流が流れず、この電流差によりデータを判別することができる。ライト時は、選択ワード線ＷＬ１，ＷＬ２にＶｄｄを与え、“０”書き込みの場合はビット線ＢＬにＶｄｄを、“１”書き込みの場合はビット線ＢＬに接地電位ＧＮＤを与える。これによりに、図１２に示すように、“１”書き込みの場合はサイリスタＴＨがターンオンし、“０”書き込みの場合はサイリスタＴＨがオフを保つことにより、ホールド状態に戻すと、図１０の状態が得られることになる。
【００３５】
図１３は、この発明の別の実施の形態によるＳＲＡＭセルアレイのレイアウトを示し、図１４Ａ，図１４Ｂ，図１４Ｃはそれぞれ、図１３のＡ−Ａ’，Ｂ−Ｂ’，Ｃ−Ｃ’断面を示している。基本的なセルアレイ構成は、先の実施の形態と同様であり、対応する部分には先の実施の形態と同一符号を付して詳細な説明は省く。
【００３６】
この実施の形態の先の実施の形態との相違を説明すれば、先の実施の形態では、サイリスタＴＨのｐ+型エミッタ（アノード）層となるプラグ２４を、シリコン層１３、更にその下の酸化膜１２を貫通する孔に埋め込むようにして、各素子形成領域毎に別々に形成した。これに対してこの実施の形態では、図１３及び図１４Ａに示すように、隣接するワード線ＷＬ２の間に、ｐ+型多結晶シリコンによる基準電位供給線４１を連続的に形成している。この基準電位供給線４１は、それ自体はサイリスタのｐ型エミッタにはならない。即ち図１４Ａに示すように、隣接するワード線ＷＬ２の間のｎ型拡散層２２の内部に、隣接するサイリスタの共通のｐ+型エミッタ層４２を酸化膜１２に達する深さに拡散形成している。基準電位供給線４１は、ワード線方向にｐ+型エミッタ層４２を共通接続する配線となる。従って、先の実施の形態と異なり、シリコン層１３及びその下の酸化膜１２を貫通する深いコンタクトは要らない。
【００３７】
この実施の形態のセルアレイの製造工程も基本的に先の実施の形態と同様である。異なるのは、先の実施の形態における図８（ａ）（ｂ）（ｃ）の工程である。この工程で、コンタクト孔は、隣接するワード線ＷＬ２の間に基準電位線４１を埋め込むに必要なストライプ状に、且つシリコン層１３を露出させる深さで形成される。そしてこのコンタクト孔を介して高濃度のＢイオン注入を行うことにより、ｎ型拡散層２２内にｐ+型エミッタ層４２を形成する。その後、ｐ+型多結晶シリコンの堆積と全面エッチングにより、ｐ+型エミッタ層４２を連結するように、コンタクト孔に基準電位供給線４１を埋め込み形成する。
【００３８】
この実施の形態の場合、サイリスタＴＨのｐｎｐｎ構造は、単結晶のシリコン層１３内に拡散のみにより形成され、先の実施の形態のように多結晶シリコンをｐｎｐｎ構造に含まない。先の実施の形態のように、多結晶シリコンと単結晶シリコンとの界面を素子内に含むと、その界面が空乏層に含まれたときにリーク源となる可能性があるが、この実施の形態ではその様なリーク源が形成されることはない。
【００３９】
図１５は更に別の実施の形態によるセルアレイのレイアウトを示し、図１６はそのＡ−Ａ’断面を示している。基本的な構成は、図１３及び図１４Ａ〜図１４Ｃで示した実施の形態と同様である。異なる点はこの実施の形態の場合、素子形成領域を２セル単位で島状に区画しており、その島状の素子形成領域内で二つのセルがビット線３７に接続されるトランジスタ拡散層２３を共有するが、サイリスタのｐ+型エミッタ４２については、ビット線方向に隣接するメモリセルの間で個別に形成している点である。そして、ｐ+型エミッタ４２は、ワード線ＷＬ１，ＷＬ２と並行する、ｐ+型多結晶シリコンにより形成された基準電位（Ｖｒｅｆ）供給線４１に接続される。
【００４０】
先の実施の形態のように、隣接セルの間で基準電位Ｖｒｅｆを共有にした場合、あるメモリセルに“０”データを書き込む動作において、同じビット線に接続された非選択セルのサイリスタに逆電圧がかかって、データ破壊が生じるおそれがある。この実施の形態の場合、ビット線方向に並ぶセルについて、基準電位Ｖｒｅｆをセル毎に個別に制御できるようにすることで、確実な選択書き込みが可能になる。
【００４１】
図１７及び図１８は、更に図１５及び図１６に示した実施の形態を基本として、これを変形した実施の形態である。この実施の形態の場合、ビット線方向に２セル毎に形成される素子分離絶縁膜２０上に、トランジスタのゲート３２（ＴＲ）、サイリスタのゲート３２（ＴＨ）と同時に形成されるダミーワード線３２ａを配設している。この様にすれば、サイリスタのｐ+型エミッタ４２を共通接続する基準電位供給線４１を、このダミーワード線３２ａとこれに隣接するサイリスタのワード線ＷＬ２の間にセルフアラインで埋め込み形成することができる。
【００４２】
【発明の効果】
以上述べたようにこの発明によれば、ＳＲＡＭセルを構成するゲート付きサイリスタとトランジスタが、サイリスタを横型としてＳＯＩ基板に形成される。従って、サイリスタのゲート電極とトランジスタのゲート電極は、同じ電極材料膜を用いて同時にパターン形成することができ、表面に大きな段差が形成されることもなく、小さいセル占有面積を実現することが容易である。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＳＲＡＭセルアレイの平面図である。
【図２Ａ】図１のＡ−Ａ’断面図である。
【図２Ｂ】図１のＢ−Ｂ’断面図である。
【図２Ｃ】図１のＣ−Ｃ’断面図である。
【図３】同ＳＲＡＭセルの等価構造と等価回路を示す図である。
【図４】同実施の形態の製造工程における素子分離工程を示す図である。
【図５】同実施の形態の製造工程におけるゲート電極形成及びｎ型拡散層形成の工程を示す図である。
【図６】同実施の形態の製造工程におけるゲート側壁絶縁膜形成及びｎ+型拡散層形成の工程を示す図である。
【図７】同実施の形態の製造工程における平坦化工程を示す図である。
【図８】同実施の形態の製造工程におけるプラグ埋め込み工程を示す図である。
【図９】同実施の形態のＳＲＡＭの動作モードを示す図である。
【図１０】データ保持時の特性を示す図である。
【図１１】データリード時の特性を示す図である。
【図１２】データライト時の特性を示す図である。
【図１３】この発明の他の実施の形態によるＳＲＡＭセルアレイの平面図である。
【図１４Ａ】図１３のＡ−Ａ’断面図である。
【図１４Ｂ】図１３のＢ−Ｂ’断面図である。
【図１４Ｃ】図１３のＣ−Ｃ’断面図である。
【図１５】この発明の他の実施の形態によるＳＲＡＭセルアレイの平面図である。
【図１６】図１５のＡ−Ａ’断面図である。
【図１７】この発明の他の実施の形態によるＳＲＡＭセルアレイの平面図である。
【図１８】図１７のＡ−Ａ’断面図である。
【図１９】従来提案されているサイリスタの微分負性抵抗を利用するＳＲＡＭセルの構造を示す図である。
【図２０】同ＳＲＡＭセルの等価回路である。
【符号の説明】
１０…ＳＯＩ基板、１１…シリコン基板、１２…酸化膜、１３…シリコン層、２０…素子分離絶縁膜、２１，２２，２３…ｎ型拡散層、２４…ｐ型プラグ（ｐ型エミッタ層）、３１…ゲート絶縁膜、３２…ゲート電極（ワード線ＷＬ１，ＷＬ２）、３４…シリコン窒化膜、３５…層間絶縁膜、３６…ビット線コンタクトプラグ、３７…ビット線（ＢＬ）、４１…基準電位線、４２…ｐ+型エミッタ層。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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