(57)【特許請求の範囲】
【請求項１】
入力端子（Ｖｉｎ）と、出力端子（Ｖｏｕｔ）と、基準端子と、制御端子（ＣＴＲＬ）とを有し、
主端子を各々前記入力端子と前記出力端子に接続するゲートターン−オフサイリスタ（Ｔｈ）と、
前記入力端子と前記サイリスタのカソードゲートの間に接続される抵抗Ｒと、主端子を各々前記サイリスタのカソードゲートと前記基準端子の間に接続するトランジスタ（Ｔ）と、
前記出力端子と前記トランジスタのベースとの間に接続されるアバランシェダイオード（Ｚ）とを有することを特徴とするスイッチングＤ．Ｃ．電圧制御回路。
【請求項２】
前記抵抗（Ｒ）が前記サイリスタのアノードゲートとカソードゲートの間に接続される請求項１記載のスイッチングＤ．Ｃ．電圧制御回路。
【請求項３】
Ｐ型絶縁壁（１２）により２つのウェルに分割されるＮ型基板（１０）を含み、サイリスタが第１のウェルに横型に形成され、トランジスタが第２のウェルにたて型に形成され、アバランシェダイオードが前記トランジスタのＮ+ 型領域（２５）とベース領域（２２）の間に接合により実現される、請求項１の制御回路を実施するためのモノリシック素子。
【請求項４】
サイリスタを含むウェルの裏側表面がＰ+ 型拡散領域（１８）を含む請求項３記載の素子。
【請求項５】
裏側表面に、絶縁壁の下の絶縁層（３０）を含む請求項３記載の素子。
【請求項６】
抵抗（Ｒ）がカソードゲート領域（１５）に接触する軽くドープされたＰ型層（１９）から形成される請求項３記載の素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はスイッチングＤ．Ｃ．電圧制御回路に関する。
【０００２】
【従来の技術】
そのような回路を図１に１で示す。入力はＤ．Ｃ．電圧Ｖｉｎに結合し、出力ＶｏｕｔはＶｉｎが変化したとき又は負荷Ｌの電流Ｉｏｕｔが変化したとき可能な限定一定でなければならない。この回路は制御入力ＣＴＲＬを有し、出力をＶｏｕｔ又は０にする。この回路の応用は、自動車分野では、ＬＥＤ（発光ダイオード）の供給電源である。ＬＥＤは、例えば、自動車の第３テールライトとして用いられる。従って、電圧Ｖｉｎは自動車の電池電圧で、従って大きく変動する。
【０００３】
下記では、簡単のため、電圧ＶｉｎとＶｏｕｔは接地に対して正であると仮定する。
【０００４】
図２は電圧制御回路の基本回路を示す。電圧制御はアバランシェダイードＺにより行われ、そのアノードは接地され、カソードは制御された出力電圧端子Ｖｏｕｔと、抵抗Ｒ１を介して入力端子Ｖｉｎに結合する。トランジスタＴＲ１によるスイッチが端子Ｖｏｕｔと接地との間にもうけられる。このトランジスタのベースは制御電圧ＣＴＲＬを受け取る。従って、トランジスタがオフのとき、電圧ＶｏｕｔはアバランシェダイオードＺのアバランシェ電圧にほぼ等しく、出力に現れる。
【０００５】
この回路はいくつかの欠点を有する。第１の欠点は電力抵抗Ｒ１の存在である。例えば、出力電圧Ｖｏｕｔが１０Ｖに制御されるとき、電圧Ｖｉｎが３０Ｖに上昇すると、抵抗の両端の電圧降下は２０Ｖであり、抵抗が５０オームの場合、消費電力は１ワットとなる。そのような電力抵抗は高価である。図２の回路の別の欠点は、アバランシェダイオードＺの電流が、電圧Ｖｉｎが変化したとき、大きく変化することである。その結果、出力電圧の変動が大きくなる。
【０００６】
別の直列抵抗回路を図３に示す。抵抗Ｒ１は図２と同様にＶｉｎとＶｏｕｔの間に接続される。アバランシェダイオードＺはトランジスタＴＲ１のベースとコレクタの間に接続される。そのトランジスタ自身はＶｏｕｔと接地の間に接続される。バイアス抵抗Ｒ２がトランジスタＴＲ１のベースとエミッタの間に接続される。この場合、公称制御電圧はアバランシェダイオードの電圧にトランジスタＴＲ１のベース／エミッタ電圧を加えたものである。この回路も主電流回路に直列抵抗が使用される欠点がある。図２の回路の利点は電圧Ｖｉｎの変動に伴う電圧Ｖｏｕｔの変動が小さいことである。
【０００７】
直列抵抗をもった回路の欠点を避けるための従来の技術として、入力端子Ｖｉｎと出力端子Ｖｏｕｔの間に直列に電力抵抗より安価な半導体素子を挿入する回路が知られている。この半導体素子は電力回路の電流を遮断することができ、従って、０出力電圧が所望のときの損失は限定される。
【０００８】
図４はゲートターンオフ（ＧＴＯ）サイリスタをもつ回路の例である。ＧＴＯサイリスタＴｈ１はアノードが端子Ｖｉｎに、カソードが端子Ｖｏｕｔに接続される。抵抗Ｒ３はアノードゲートとカソードゲートの間に接続される。カソードゲートはアバランシェダイオードＺと、必要により、温度補償用の順方向バイアスされたダイオードｄを介して接地される。トランジスタＴＲ２はサイリスタＴｈ１のカソードゲートと接地の間に接続される。トランジスタＴＲ２のベースは制御端子とＣＴＲＬに接続される。トランジスタがオフのとき、抵抗Ｒ３によるゲートバイアスのためサイリスタは通常オンである。出力電圧Ｖｏｕｔはカソード／ゲート電圧降下とアバランシェダイオードの電圧に制御される。トランジスタＴＲ２がオンになると、サイリスタはオフになり電圧Ｖｏｕｔはほぼ０になる。アノードゲートは使用せずに、抵抗Ｒ３をサイリスタのアノードに直接接続してもよい。図示の回路は電圧源が自動車のバッテリのときに起こりがちな、電圧Ｖｉｎのバイアスが逆転したときの保護が可能である利点がある。
【０００９】
図５に半導体素子を使用した別の回路を示す。サイリスタＴｈ１はトランジスタＴＲ３に置換されている。その他の回路素子は図４と同じである。この回路はゲインの高いトランジスタを必要とするという欠点を有し、このようなトランジスタは高い直流ブレイクダウン電圧のパワートランジスタの場合は入手困難である。
【００１０】
【発明が解決しようとする課題】
本発明の目的は入出力間に半導体素子をもつ図４、図５のファミリー回路で、電圧制御特性を改善することにある。
【００１１】
本発明の別の目的は、そのような回路の、単一の半導体素子の形態での集積回路化にある。
【００１２】
【課題を解決するための手段】
本発明によるスイッチングＤ．Ｃ．電圧制御回路は、入力端子と、出力端子と、基準端子と、制御端子とを有し、主端子を各々入出力端子の間に結合するゲートターンオフサイリスタと、入力端子とサイリスタのカソードゲートの間に結合する抵抗と、主端子をサイリスタのカソードゲートと基準端子の間に結合するトランジスタと、出力端子とトランジスタのベースの間に結合するアバランシェダイオードとを有する。
【００１３】
本発明の実施例によると、抵抗はサイリスタのアノードゲートとカソードゲートの間に結合される。
【００１４】
本発明は又上記回路を実現するモノリシック素子を提供する。該回路は、Ｐ型絶縁壁により２つのウェルに分割されるＮ型基板を有し、サイリスタは第１のウェルに横型に形成され、トランジスタは第２のウェルにたて型に形成される。アバランシェダイオードはＮ+ 型領域とトランジスタのベース領域の間に形成される。
【００１５】
本発明の実施例によると、サイリスタを含むウェルの裏面はＰ+ 型拡散領域を含む。
【００１６】
本発明の実施例によると、素子は、裏側に、絶縁壁の下の絶縁層を含む。
【００１７】
本発明の実施例によると、抵抗はカソードゲート領域と接触する軽くドープされたＰ型層を有する。
【００１８】
【発明の実施の形態】
図６に示すように、本発明による制御回路は直列半導体素子を有し、この素子はＧＴＯ型のサイリスタである。
【００１９】
電圧ＶｉｎとＶｏｕｔが正のときは、サイリスタアノードは端子Ｖｉｎに、サイリスタカソードは端子Ｖｏｕｔに接続される。サイリスタのアノード、又はアノードゲート、はバイアス抵抗Ｒによりカソードゲートに接続される。サイリスタＴｈのカソードゲートはＮＰＮトランジスタＴのコレクタに接続され、このトランジスタのエミッタは接地される。出力端子Ｖｏｕｔは、アバランシェダイオードＺを介してトランジスタＴのベースに接続される。トランジスタＴのベースは制御端子ＣＴＲＬに結合し、ＧＴＯサイリスタＴｈ１をオフにしたいときはトランジスタを飽和させる。
【００２０】
この回路は従来の回路に比べて少なくとも次の３つの利点のひとつを有する。（ａ）自然に温度制御される。
（ｂ）出力電圧はより安定である。
（ｃ）集積回路化が容易である。
【００２１】
第１の利点、つまり温度制御は、アバランシェダイオードＺが、トランジスタＴのベース／エミッタ接合と直列接続されることによりもたらされる。
【００２２】
第２の利点、つまり入力電圧が変化したときの出力電圧の安定性は、実験により確認され、次の表により図４と図６の比較を示す。
【００２３】
表１は室温での特性を示し、表２は１００℃での動作を示す。これらの表で、ＩｉｎとＩｏｕｔは各々入力電流と出力電流であり（ｍＡ）、電圧はボルトである。アバランシェダイオードＺのアバランシェ電圧は１０Ｖである。
【００２４】
【表１】
0004106772.tif 000002
【００２５】
【表２】
0004106772.tif 000003
【００２６】
これらの表から、入力電圧が十分であれば、出力電圧Ｖｏｕｔ及び出力電流Ｉｏｕｔは、本発明の装置の方が図４の装置より安定であることがわかる。同様の比較は他の従来技術との間でも可能である。図４が本発明に最も近いので、図４との比較を更に行う。
【００２７】
表３は、入力電圧Ｖｉｎが一定（２０Ｖ）で負荷が変動したときの出力電圧Ｖｏｕｔの安定性を示す。負荷の抵抗はＲｏｕｔで示す。Ｖｚはアバランシェダイオード（公称電圧１０Ｖ）の両端の実効電圧を示し、ＶｂｅはトランジスタＴの実効ベース−エミッタ電圧を示す。
【００２８】
【表３】
0004106772.tif 000004
【００２９】
さらに、前述のごとく、本発明の別の利点は、図６の回路が、パワートランジスタのゲインが低い従来のサイリスタ集積技術を使用した集積化に適していることである。
【００３０】
図７は集積構造の例である。この構造はＮ型基板１０を有し、Ｐ型拡散壁１２で分離された２つのウェルを有する。
【００３１】
ＧＴＯ型サイリスタは図７の左側のウェルに構成される横型サイリスタである。トランジスタＴとアバランシェダイオードＺは図７の右側のウェルに構成される。
【００３２】
横型サイリスタＴｈは参照番号１４、１０、１５、１６で示されるＰＮＰＮ領域を有する。領域１４はサイリスタアノードに対応し領域１０は半導体基板に対応し、領域１５はカソードゲート領域に対応し、領域１６はカソードに対応する。好ましくは、裏側に、Ｐ+ 型領域をもうけ、ＧＴＯサイリスタの感度を改善する。
【００３３】
アノードゲートとカソードゲートの間の抵抗Ｒは集積形態で実現され、カソードゲート領域１５と領域１９とのコンタクトを提供する金属２０との間の軽くドープしたＰ型領域１９と、基板１０（アノードゲート領域に対応）に対応する。
【００３４】
図７の右側のウェルには、トランジスタＴが垂直形態で実現される。このトランジスタは裏側のＮ+ 型コレクタ領域２１と、表側表面のＰ型ベース領域２２を有し、後者２２の中にＮ+ 型エミッタ拡散２３が作られる。ベース領域２２にはＮ+ 型領域２５が形成され、このベース領域と共にアバランシェダイオードＺに対応する。
【００３５】
出力端子及び別の素子との結合のための金属も図示されている。裏側表面で絶縁壁１２の下に、Ｐ+ 領域１８とＮ+ 領域２１に達する絶縁層３０がもうけられ、裏側金属は裏側表面全体とコンタクト領域１８、２１の上に一様にもうけられる。絶縁層３０はサイリスタとトランジスタの接続を防止する。ゲート端子Ｇはワイヤにより裏側金属に接続される。
【図面の簡単な説明】
【図１】制御回路のブロック図である。
【図２】従来のスイッチング制御回路である。
【図３】従来のスイッチング制御回路である。
【図４】従来のスイッチング制御回路である。
【図５】従来のスイッチング制御回路である。
【図６】本発明によるスイッチング制御回路である。
【図７】図６の回路を実現する素子の断面図である。
【符号の説明】
Ｔｈ  サイリスタ
Ｔ  トランジスタ
Ｚ  アバランシェダイオード
Ｒ  抵抗
ＣＴＲＬ  制御端子
【図１】
0004106772.tif 000005
【図２】
0004106772.tif 000006
【図３】
0004106772.tif 000007
【図４】
0004106772.tif 000008
【図５】
0004106772.tif 000009
【図６】
0004106772.tif 000010
【図７】
0004106772.tif 000011