(57)【特許請求の範囲】
【請求項１】
メモリセルアレイと、
クロックを取り込んで内部クロックを発生するクロックバッファと、
このクロックバッファから発生される内部クロックによりアドレス信号を取り込むアドレスバッファと、
このアドレスバッファから出力される内部アドレス信号をデコードして前記メモリセルアレイのワード線を選択するための、第１段デコーダ及びこの第１段デコーダの出力を更にデコードして選択ワード線を活性化する第２段デコーダを含むアドレスデコード回路と、
前記クロックバッファから出力される内部クロックに基づいて前記アドレスデコード回路のうち第２段デコーダの活性化タイミングを制御するタイミングパルスを発生するパルス発生回路とを有し、
前記アドレスバッファは、取り込まれたアドレス信号を一時保持する第１のラッチ回路を有し、前記アドレスデコード回路のうち第２段デコーダは前記第１段デコーダから転送されたデコード出力を一時保持する第２のラッチ回路を有し、
前記パルス発生回路は、一定パルス幅の第１のタイミングパルスと、クロックの周期に応じてパルス幅が変化する第２のタイミングパルスとを発生するものであり、
前記第２段デコーダは、
前記第１段デコーダから転送される複数個のデコード出力がそれぞれゲートに入力される、複数個直列接続されて一端が第１の電源端子に接続されたデコード用トランジスタ列と、
このデコード用トランジスタ列の他端と前記第２のラッチ回路の入力ノードとの間に設けられて前記第２のタイミングパルスにより駆動される第１のスイッチング用トランジスタと、
前記第２のラッチ回路の入力ノードと第２の電源端子の間に設けられて前記第１のタイミングパルスにより前記第１のスイッチングトランジスタと相補的にオンオフ駆動される第２のスイッチング用トランジスタと
を有する
ことを特徴とする半導体メモリ集積回路。
【請求項２】
前記第２段デコーダは、
前記第１段デコーダから転送される複数個のデコード出力がそれぞれゲートに入力される、複数個直列接続されたデコード用トランジスタ列と、
このデコード用トランジスタ列と前記第２のラッチ回路の入力ノードとの間に設けられて前記タイミングパルスにより駆動されるスイッチング用トランジスタと
を有することを特徴とする請求項１記載の半導体メモリ集積回路。
【請求項３】
メモリセルアレイと、
クロックを取り込んで内部クロックを発生するクロックバッファと、
このクロックバッファから発生される内部クロックによりアドレス信号を取り込むアドレスバッファと、
このアドレスバッファから出力される内部アドレス信号をデコードして前記メモリセルアレイのワード線を選択するための、第１段デコーダ及びこの第１段デコーダの出力を更にデコードして選択ワード線を活性化する第２段デコーダを含むアドレスデコード回路と、
前記クロックバッファから出力される内部クロックに基づいて前記アドレスデコード回路のうち第２段デコーダの活性化タイミングを制御するタイミングパルスを発生するパルス発生回路と
を有し、
前記アドレスバッファは、取り込まれたアドレス信号を一時保持する第１のラッチ回路を有すると共に、前記アドレスデコード回路のうち第２段デコーダは前記第１段デコーダから転送されたデコード出力を一時保持する第２のラッチ回路を有し、
前記パルス発生回路は、一定パルス幅の第１のタイミングパルスと、クロックの周期に応じてパルス幅が変化する第２のタイミングパルスとを発生するものであり、かつ
前記第２段デコーダは、
前記第１段デコーダから転送される複数個のデコード出力がそれぞれゲートに入力される、複数個直列接続されて一端が第１の電源端子に接続されたデコード用トランジスタ列と、
このデコード用トランジスタ列の他端と前記第２のラッチ回路の入力ノードとの間に設けられて前記第２のタイミングパルスにより駆動される第１のスイッチング用トランジスタと、
前記第２のラッチ回路の入力ノードと第２の電源端子の間に設けられて前記第１のタイミングパルスにより前記第１のスイッチングトランジスタと相補的にオンオフ駆動される第２のスイッチング用トランジスタとを有する
ことを特徴とする半導体メモリ集積回路。
【請求項４】
前記第１のスイッチング用トランジスタと前記第２のラッチ回路の入力ノードとの間に不良アドレスの置換のためのヒューズが挿入されている
ことを特徴とする請求項１又は３記載の半導体メモリ集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、クロック同期式の半導体メモリ集積回路に係り、特にアドレスデコード回路の改良に関する。
【０００２】
【従来の技術】
図１４は、従来のクロック同期式の半導体メモリ集積回路のブロック構成を示している。外部クロックＣＬＫはクロックバッファ１により取り込まれて、内部クロックＣＫ１，ＣＫ２が発生される。アドレス信号は、クロックＣＫ１に同期してアドレスバッファ８に取り込まれ、そのうちロウアドレスはプリデコーダ６及びロウデコーダ７により段階的にデコードされてメモリセルアレイ１のワード線ＷＬが選択される。
【０００３】
プリデコーダ回路６には、クロックバッファ４から得られる内部クロックＣＫ２と、内部クロックＣＫ１に基づいてパルス発生回路５で作られるタイミングパルスＰＵＬＳＥとが供給されている。タイミングパルスＰＵＬＳＥは、ロウデコーダ７へのプリデコード出力ＰＤ１の転送タイミングを調整するために用いられるものである。
【０００４】
カラムアドレスはカラムデコーダ９によりデコードされ、そのデコード出力によりカラムゲート３が選択駆動されてメモリセルアレイ１のビット線が選択される。ワード線ＷＬとビット線ＢＬにより選択されるメモリセルＭＣのデータはビット線ＢＬに読み出されてセンスアンプ２により検知増幅され、データバッファ１０を介して取り出される。
【０００５】
大規模半導体メモリでは、メモリセルアレイ１は例えば、図１５に示すように、複数のメモリセクション１−１〜１−ｎに分けられている。そしてこれらのメモリセクション１−１〜１−ｎにまたがってメインワード線ＭＷＬが配設され、各セクション毎に配設されたワード線ＷＬは、セクション選択信号ＳＳＬ１〜ＳＳＬｎにより選択的にメインワード線ＭＷＬに接続されるようになっている。
【０００６】
図１６は、図１４におけるロウ系（ワード線選択系）の具体的な構成例を示している。アドレスバッファ８は、クロックＣＫ１により取り込まれるアドレスデータを一時保持するための、インバータＩＮＶ４，ＩＮＶ５により構成されたラッチ回路（マスターラッチ）を有する。プリデコーダ６は、複数のメインワード線ＭＷＬをグループ分けして選択するために、メインワード線ＭＷＬの束の中の１本を選択するプリデコード部６ａとメインワード線ＭＷＬの束を選択するためのプリデコード部６ｂとを有する。
【０００７】
プリデコード部６ａ，６ｂはそれぞれ、アドレスバッファ８から供給される内部アドレスＡ０をクロックＣＫ２によりデコードするＮＡＮＤゲートＮＡＮＤ１，ＮＡＮＤ３を有する。またそのデコード出力を一時保持するために、インバータ（ＩＮＶ９，ＩＮＶ１０），（ＩＮＶ１３，ＩＮＶ１４）により構成されたラッチ回路（スレーブラッチ）を有する。プリデコード部６ａにおいてラッチされたデコード出力は、パルス発生回路５により作られるタイミングパルスＰＵＬＳＥにより活性化されるＮＡＮＤゲートＮＡＮＤ２により取り出されて、出力ＰＤ１としてロウデコーダ７に送られる。他のプリデコーダ部６ｂのラッチデータは、タイミングパルスによる調整を受けずに、インバータＩＮＶ１５，ＩＮＶ１６を介して出力ＰＤ２としてロウデコーダ７に送られる。
【０００８】
パルス発生回路５は、外部から取り込まれたアドレスがプリデコーダ６でデコードされるまでの論理段数（遅延）を考慮してタイミングパルスＰＵＬＳＥを発生する。具体的に図１６の例では、奇数段のインバータＩＮＶ２４−ＩＮＶ２６とＮＡＮＤゲートＮＡＮＤ５の部分が内部クロックＣＫ１の立ち上がりエッジを検出するエッジ検出回路５１を構成している。また偶数段のインバータＩＮＶ２８−ＩＮＶ３１とＮＯＲゲートＮＯＲ１の部分はパルス幅を決定するパルス幅設定回路５２を構成している。これによりパルス発生回路５は、クロックＣＫ１の立ち上がりに同期して、インバータＩＮＶ２８−ＩＮＶ３１の遅延により決まるパルス幅のタイミングパルスＰＵＬＳＥを発生する。
【０００９】
ロウデコーダ７は、プリデコード出力ＰＤ２を更にデコードするＮＡＮＤゲートＮＡＮＤ４と、その出力により制御されてプリデコード出力ＰＤ１をメインワード線ＭＷＬに転送するための転送ゲートトランジスタＭ１，Ｍ２を有する。即ちプリデコード出力ＰＤ２が成立（オール“１”）したロウデコーダでは、ＮＡＮＤゲートＮＡＮＤ４の出力が“Ｌ”となり、これにより転送ゲートトランジスタＭ１，Ｍ２がオンとなってプリデコード出力ＰＤ１がメインワード線ＭＷＬに供給される。
【００１０】
図１７は、以上のロウ系アドレスデコード回路のタイミングを、外部クロックＣＬＫからワード線活性化までについて示している。タイミングパルスＰＵＬＳＥは前述のように、プリデコード出力ＰＤ１，ＰＤ２が確定するタイミングを挟んで一定のパルス幅を持つように発生される。これによりプリデコード出力ＰＤ１，ＰＤ２が更にロウデコーダ７でデコードされて、メインワード線ＭＷＬの選択、更にワード線ＷＬの選択が行われる。なおロウデコーダ７において、転送ゲートトランジスタＭ１，Ｍ２の後に挿入した３個のインバータＩＮＶ１８−ＩＮＶ２０は波形成形のためである。転送ゲートトランジスタＭ１，Ｍ２では“Ｈ”レベル減衰があり、これを１個のインバータのみでは十分に信号レベルを補償できないためである。また、メインワード線ＭＷＬが選択された後に更に、セクション選択信号ＳＳＬがにより活性化されるＮＯＲゲートＮＯＲ２により、ワード線ＷＬが選択されることになる。
【００１１】
【発明が解決しようとする課題】
図１６に示した従来のクロック同期式によるアドレスデコード回路において、高速化を実現するには、アドレスバッファ８からプリデコーダ６までの論理段数で決まる遅延をできるだけ小さくし、またパルス発生回路５が発生するタイミングパルスＰＵＬＳＥの立ち上がりをできるだけ速くすることが好ましい。しかし、これらの部分は既に必要最小限の論理段数で構成されており、各論理段の遅延を小さくできない限り、大幅な高速化は難しい。
【００１２】
図１６の回路構成において高速化を阻害しているのは、むしろ、タイミングパルスＰＵＬＳＥの発生タイミング以降のワード線ＷＬが選択されるまでの論理段数である。即ち図１６では、タイミングパルスＰＵＬＳＥ発生からワード線ＷＬの選択までの論理段数は、転送ゲートトランジスタ（Ｍ１，Ｍ２）を１論理段と考えれば、７論理段（ＮＡＮＤ２、ＩＮＶ１１、（Ｍ１，Ｍ２）、ＩＮＶ１８−２０、ＮＯＲ２）あることになり、これにより、ワード線活性化までに大きな遅延が生じている。図１７には、タイミングパルスＰＵＬＳＥの立ち上がりから選択ワード線ＷＬの活性化までの遅れをτ２として示している。
【００１３】
また、半導体メモリの大容量化に伴い、ロウ系ビット数が２倍になれば、ロウデコーダの数が２倍になり、１つのプリデコーダ当たりの負荷が２倍になる。これにより、プリデコーダ出力ＰＤ１，ＰＤ２の遅延が大きくなる。この遅延を小さくするには、プリデコーダの出力バッファ段、即ち図１６におけるインバータＩＮＶ１１，ＩＮＶ１６のサイズを大きくすることが考えられる。しかし、大きな負荷となるロウデコーダの入力波形の改善には限りがあり、また出力バッファサイズを大きくすることにより消費電力が増大するという別の問題が生じる。
【００１４】
この発明は、上記事情を考慮してなされたもので、クロック入力からワード線活性化までの論理段数を減らして高速化を図った半導体メモリ集積回路を提供することを目的としている。
【００１５】
【課題を解決するための手段】
この発明の一実施形態に係る半導体メモリ集積回路は、メモリセルアレイと、クロックを取り込んで内部クロックを発生するクロックバッファと、このクロックバッファから発生される内部クロックによりアドレス信号を取り込むアドレスバッファと、このアドレスバッファから出力される内部アドレス信号をデコードして前記メモリセルアレイのワード線を選択するための、第１段デコーダ及びこの第１段デコーダの出力を更にデコードして選択ワード線を活性化する第２段デコーダを含むアドレスデコード回路と、前記クロックバッファから出力される内部クロックに基づいて前記アドレスデコード回路のうち第２段デコーダの活性化タイミングを制御するタイミングパルスを発生するパルス発生回路とを有し、前記アドレスバッファは、取り込まれたアドレス信号を一時保持する第１のラッチ回路を有し、前記アドレスデコード回路のうち第２段デコーダは前記第１段デコーダから転送されたデコード出力を一時保持する第２のラッチ回路を有することを特徴とする。
【００１６】
この発明によると、アドレスデコード回路の第１段デコーダはクロックによるタイミング制御がされず、第２段デコーダについてタイミング制御されるようにしている。これにより、クロック入力から選択ワード線活性化までの論理遅延を従来方式より小さくすることができ、高速化が図られる。
【００１８】
この発明において、アドレスデコード回路の第２段デコーダは例えば、第１段デコーダから転送される複数個のデコード出力がそれぞれゲートに入力される、複数個直列接続されたデコード用トランジスタ列と、このデコード用トランジスタ列と第２のラッチ回路の入力ノードとの間に設けられてタイミングパルスにより駆動されるスイッチング用トランジスタとを有するものとする。
【００１９】
更にこの発明において、パルス発生回路は、一定パルス幅の第１のタイミングパルスと、クロックの周期に応じてパルス幅が変化する第２のタイミングパルスとを発生するものとすることができる。この場合、アドレスデコーダ回路の第２段デコーダは、第１段デコーダから転送される複数個のデコード出力がそれぞれゲートに入力される、複数個直列接続されて一端が第１の電源端子に接続されたデコード用トランジスタ列と、このデコード用トランジスタ列の他端と第２のラッチ回路の入力ノードとの間に設けられて第２のタイミングパルスにより駆動される第１のスイッチング用トランジスタと、第２のラッチ回路の入力ノードと第２の電源端子の間に設けられて第１のタイミングパルスにより第１のスイッチングトランジスタと相補的にオンオフ駆動される第２のスイッチング用トランジスタとを備えて構成される。
【００２０】
この発明の他の実施形態に係る他の半導体メモリ集積回路は、メモリセルアレイと、クロックを取り込んで内部クロックを発生するクロックバッファと、このクロックバッファから発生される内部クロックによりアドレス信号を取り込むアドレスバッファと、このアドレスバッファから出力される内部アドレス信号をデコードして前記メモリセルアレイのワード線を選択するための、第１段デコーダ及びこの第１段デコーダの出力を更にデコードして選択ワード線を活性化する第２段デコーダを含むアドレスデコード回路と、前記クロックバッファから出力される内部クロックに基づいて前記アドレスデコード回路のうち第２段デコーダの活性化タイミングを制御するタイミングパルスを発生するパルス発生回路とを有し、前記パルス発生回路は、一定パルス幅の第１のタイミングパルスと、クロックの周期に応じてパルス幅が変化する第２のタイミングパルスとを発生することを特徴とする。
【００２１】
この発明の更に他の実施形態に係る他の半導体メモリ集積回路は、メモリセルアレイと、クロックを取り込んで内部クロックを発生するクロックバッファと、このクロックバッファから発生される内部クロックによりアドレス信号を取り込むアドレスバッファと、このアドレスバッファから出力される内部アドレス信号をデコードして前記メモリセルアレイのワード線を選択するための、第１段デコーダ及びこの第１段デコーダの出力を更にデコードして選択ワード線を活性化する第２段デコーダを含むアドレスデコード回路と、前記クロックバッファから出力される内部クロックに基づいて前記アドレスデコード回路のうち第２段デコーダの活性化タイミングを制御するタイミングパルスを発生するパルス発生回路とを有し、前記アドレスバッファは、取り込まれたアドレス信号を一時保持する第１のラッチ回路を有すると共に、前記アドレスデコード回路のうち第２段デコーダは前記第１段デコーダから転送されたデコード出力を一時保持する第２のラッチ回路を有し、前記パルス発生回路は、一定パルス幅の第１のタイミングパルスと、クロックの周期に応じてパルス幅が変化する第２のタイミングパルスとを発生するものであり、かつ前記第２段デコーダは、前記第１段デコーダから転送される複数個のデコード出力がそれぞれゲートに入力される、複数個直列接続されて一端が第１の電源端子に接続されたデコード用トランジスタ列と、このデコード用トランジスタ列の他端と前記第２のラッチ回路の入力ノードとの間に設けられて前記第２のタイミングパルスにより駆動される第１のスイッチング用トランジスタと、前記第２のラッチ回路の入力ノードと第２の電源端子の間に設けられて前記第１のタイミングパルスにより前記第１のスイッチングトランジスタと相補的にオンオフ駆動される第２のスイッチング用トランジスタとを有することを特徴とする。
【００２２】
更にこの発明において、第１のスイッチング用トランジスタと第２のラッチ回路の入力ノードの間に不良アドレスの置換を行うためのヒューズが挿入されているものとすることができる。また、複数個のデコード用トランジスタ列の間で一部のトランジスタを共有とすることもできる。
【００２３】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、この発明の実施の形態による半導体メモリ集積回路のロウ系に着目したブロック構成を示している。基本的なメモリ構成は従来と同様であり、メモリセルアレイ１は、スタティック型メモリセルＭＣを配列形成したもので、図１５に示したように複数セクションに分けられているものとする。アドレスバッファ８に取り込まれたロウアドレスを段階的にデコードしてワード線ＷＬを選択的に活性化するために、第１段デコーダであるプリデコーダ６と、そのデコード出力を更にデコードする第２段デコーダであるロウデコーダ７が設けられている。
【００２４】
クロックバッファ４により外部クロックＣＬＫを取り込み、内部クロックＣＫ１によりアドレスバッファ８が同期制御される。パルス発生回路５は、この実施の形態の場合、クロックＣＫ１に基づいて二種のタイミングパルスＰＵＬＳＥ，ＰＵＬＳＥＮを発生する。これらのタイミングパルスＰＵＬＳＥ，ＰＵＬＳＥＮは、後に詳細に説明するが、外部クロックＣＬＫが低速の場合には同じタイミングとパルス幅を有し、外部クロックＣＬＫが高速になると、一方のパルスＰＵＬＳＥＮが外部クロックＣＬＫの周期に応じてパルス幅が狭くなるものである。
【００２５】
パルス発生回路５から発生されるタイミングパルスＰＵＬＳＥ，ＰＵＬＳＥＮは、共にロウデコーダ７に供給される。従来と異なり、プリデコーダ６には、クロックやタイミングパルスは供給されない。即ちこの実施の形態の場合、アドレスバッファ８とロウデコーダ７がラッチ回路を内蔵して、それぞれマスターラッチとスレーブラッチを構成する。プリデコーダ６はラッチ機能を持たず、デコードのみを行うように構成されている。
【００２６】
図２は、図１の各部の具体的な構成を示している。アドレスバッファ８は、クロックＣＫ１により活性化されるクロックト・インバータＩＮＶ２によりアドレス取り込みが行われる。入力されたアドレスは、インバータＩＮＶ４，ＩＮＶ５の逆並列接続によるラッチ回路（マスターラッチ）に保持される。アドレスバッファ８から出力される内部アドレスＡ０は、プリデコーダ６に転送される。プリデコーダ６は、デコードゲートであるＮＡＮＤゲートＮＡＮＤ１と、その出力段に３段設けられたインバータＩＮＶ８−１０により構成され、前述のようにラッチ回路は内蔵しない。
【００２７】
プリデコーダ６のデコード出力ＰＤが入力されるロウデコーダ７は、パルス発生回路５から供給されるタイミングパルスＰＵＬＳＥ，ＰＵＬＳＥＮにより制御されて、プリデコーダ６のデコード出力ＰＤをデコードするものであるが、インバータＩＮＶ１１，ＩＮＶ１２を逆並列接続したラッチ回路（スレーブラッチ）を有する。ラッチ回路の入力ノードＮ１と電源端子ＶＤＤの間にはＰＭＯＳトランジスタＭ１が接続されている。このＰＭＯＳトランジスタＭ１のゲートはタイミングパルスＰＵＬＳＥにより駆動される。ラッチ回路の入力ノードＮ１と接地端子ＶＳＳの間には、タイミングパルスＰＵＬＳＥＮにより制御されるＮＭＯＳトランジスタＭ２を介して、デコードゲートとなる所定数のＮＭＯＳトランジスタ列Ｍ３〜Ｍ５が直列接続されている。ロウデコーダ７のラッチ回路出力は１段のインバータＩＮＶ１３を介してメモリセルアレイ１のメインワード線ＭＷＬに接続されている。
【００２８】
パルス発生回路５は、クロックＣＫ１の立ち上がりエッジを検出するエッジ検出回路５１と、このエッジ検出回路５１の出力に基づいて所定パルス幅のタイミングパルスＰＵＬＳＥを発生するパルス幅設定回路５２を有する。奇数段のインバータＩＮＶ１６−ＩＮＶ１８とＮＡＮＤゲートＮＡＮＤ２の部分がッジ検出回路５１を構成している。また偶数段のインバータＩＮＶ２０−ＩＮＶ２３とＮＯＲゲートＮＯＲ１の部分がパルス幅設定回路５２を構成している。これによりパルス発生回路５は、クロックＣＫ１の立ち上がりに同期して、インバータＩＮＶ２０−ＩＮＶ２３の遅延により決まるパルス幅の第１のタイミングパルスＰＵＬＳＥを発生する。
【００２９】
パルス発生回路５は更に、パルス幅設定回路５２のＮＯＲゲートＮＯＲ１の出力と、クロックＣＫ１をインバータＩＮＶ２５により反転した信号との論理をとるＮＯＲゲートＮＯＲ２を有する。このＮＯＲゲートＮＯＲ２の出力が第２のタイミングパルスＰＵＬＳＥＮとなる。第１のタイミングパルスＰＵＬＳＥは、パルス幅が偶数段のインバータチェーンＩＮＶ２０−２３により一義的に決まる。これに対して第２のタイミングパルスＰＵＬＳＥＮは、クロックＣＫ１の立ち下がりによってもパレス幅が制限される。即ち、クロックＣＫ１の“Ｈ”レベル幅がある程度大きいときは、第２のタイミングパルスＰＵＬＳＥＮは、第１のタイミングパルスＰＵＬＳＥと同じ幅を持ち、クロックＣＫ１の“Ｈ”レベル幅が小さい（周期が短い）高速クロックの場合には第２のタイミングパルスＰＵＬＳＥＮの立ち下がりがクロックＣＫ１の立ち下がりで規定されるものとなる。
【００３０】
具体的にこの実施の形態でのアドレス入力からワード線選択まで動作を図３のタイミング図を参照して説明する。外部アドレスＡｄｄｒｅｓｓが入力されると、その後立ち上がる内部クロックＣＫ１によりアドレスバッファ８に取り込まれる。アドレスバッファ８から出力される内部アドレスＡ０は、プリデコーダ６によりデコードされて、プリデコード出力ＰＤが得られる。クロックＣＫ１の立ち上がりからこのアドレスデコード出力ＰＤが得られるまでには、各論理段の転送遅延がある。
【００３１】
タイミングパルスＰＵＬＳＥは、プリデコード出力ＰＤが得られるタイミングより僅かに後に立ち上がり、一定幅Ｔ１を持つように設計されている。図３では外部クロックＣＬＫの幅（“Ｈ”レベル幅）Ｔ０に対して、タイミングパルスＰＵＬＳＥの幅Ｔ１が小さい場合を示している。この場合、第２のタイミングパルスＰＵＬＳＥＮは、第１のタイミングパルスＰＵＬＳＥと同じ立ち上がりタイミングで且つ同じパルス幅を有する。
【００３２】
第１及び第２のタイミングパルスＰＵＬＳＥ，ＰＵＬＳＥＮが“Ｈ”になると、ロウデコーダ７のＰＭＯＳトランジスタＭ１がオフ、ＮＭＯＳトランジスタＭ２がオンになる。プリデコーダ出力ＰＤがオール“１”（＝“Ｈ”）となるロウデコーダ７では、デコードゲートであるＮＭＯＳトランジスタＭ３，Ｍ４，Ｍ５が全てオンになり、ラッチ回路のノードＮ１が“Ｌ”に引き下げられる。これが“選択状態”であり、選択メインワード線ＭＷＬが“Ｌ”となる。そして、セクション選択信号ＳＳＬが“Ｌ”（選択）であるセクションについて、ワード線ＷＬが“Ｈ”の活性状態となる。
【００３３】
このとき、アドレス入力からワード線選択までの遅延を考える。タイミングパルスＰＵＬＳＥの立ち上がりタイミングは、従来方式と同様にアドレスバッファ及びプリデコーダの論理段の遅延によりほぼ決定される。従って遅延が問題になるのは、このタイミングパルスＰＵＬＳＥが立ち上がった後の遅れである。この実施の形態の場合、タイミングパルスＰＵＬＳＥの立ち上がりから選択ワード線ＷＬの活性化までの遅れの原因となる論理段は、ロウデコーダ７のスイッチング段（Ｍ１，Ｍ２）、インバータＩＮＶ１１，ＩＮＶ１２によるラッチ回路、インバータＩＮＶ３、及びＮＯＲゲートＮＯＲ３の４論理段である。これは、図１６で説明した従来方式の場合の７論理段のほぼ半分である。
【００３４】
図１６に示す従来方式の場合、ロウデコーダ７では、３個のインバータＩＮＶ１８−２０が波形成形のために設けられていたが、この実施の形態ではロウデコーダ７はラッチ回路を持ち、これが十分な“Ｈ”レベル出力を出すことができるため、波形成形の処理は必要がなく、従ってその出力段には１段のインバータＩＮＶ１３しか挿入されていない。このため、タイミングパルスＰＵＬＳＥの立ち上がりから選択ワード線ＷＬの活性化までの遅れはτ１は、図１７に示した従来方式での遅れτ２に比べて小さくなる。これにより、クロック入力からワード線活性化までの高速化が図られる。
【００３５】
一方、この実施の形態においては、外部クロックの高速化に応じて、第２のタイミングパルスＰＵＬＳＥＮのパルス幅が変調される結果、高速化が図られる。この点を具体的に説明する。まず従来方式では、タイミングパルスＰＵＬＳＥの幅がメインワード線ＭＷＬ、従ってワード線ＷＬの活性状態の幅に対応しており、これは外部クロックＣＬＫの幅に依らない。この実施の形態の場合も、外部クロックＣＬＫの幅がＴ０と大きい場合は、従来と同様であり、タイミングパルスＰＵＬＳＥ，ＰＵＬＳＥＮの幅によりメインワード線ＭＷＬ及びワード線ＷＬの活性状態幅が決定されている。
【００３６】
これに対して、外部クロックＣＬＫを高速化して、その幅が図３に破線で示したように小さくなったとする。このとき、パルス発生回路５では、ＮＯＲゲートＮＯＲ２へのクロック入力の立ち下がりタイミングが早まる結果、第２のタイミングパルスＰＵＬＳＥＮの立ち下がり早くなり、パルス幅がＴ２と小さくなる。タイミングパルスＰＵＬＳＥ，ＰＵＬＳＥＮが同じであったときは、ロウデコーダ７では、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２が同時に、一方はオン、他方はオフに遷移した。
【００３７】
これに対して、第２のタイミングパルスＰＵＬＳＥＮの立ち下がりが早くなると、第１のタイミングパルスＰＵＬＳＥの“Ｈ”によりＰＭＯＳトランジスタＭ１がオフで、第２のタイミングパルスＰＵＬＳＥＮが“Ｌ”でＮＭＯＳトランジスタＭ２がオフの状態が発生する。この状態は、ラッチ回路の入力ノードＮ１をフローティング状態、即ちロウデコーダ７を非活性状態にする。但し、ラッチ回路はそれ以前のデータを保持しメインワード線ＭＷＬ及びワード線ＷＬは擬似的に活性状態を保つ。そして、その後タイミングパルスＰＵＬＳＥが立ち下がって、ＰＭＯＳトランジスタＭ１がオンすることにより、メインワード線ＭＷＬおよびワード線ＷＬは非活性状態になる。即ちこの実施の形態の場合、外部クロックＣＬＫの高速化に対応してタイミングパルスＰＵＬＳＥＮが変調され、ロウデコーダ７を実質的に非活性状態にするタイミングが早められる。従って、高速クロックに対応して高速アクセスが可能になる。
【００３８】
更に、従来はロウデコーダは、ＣＭＯＳ構成のＮＡＮＤゲートが用いられているのに対して、この実施の形態では入力ゲート部がＮＭＯＳトランジスタのゲートのみであるから、プリデコーダ６の負荷容量が小さい。従って負荷容量による遅延が小さく、その分高速化が可能となっている。
また、従来の方式では、プリデコーダに二種のデコード部が必要であったのに対し、この実施の形態ではプリデコーダは一種のデコード部のみで構成されている。ロウデコーダ７についても従来は転送ゲート部とＮＡＮＤゲートの組み合わせが用いられていたのに対し、この実施の形態では直列接続されたＮＭＯＳトランジスタのデコード部とこれを活性化するスイッチング部のみで構成される。従って従来に比べて、回路は簡単でチップ面積の縮小が可能であり、また回路調整も容易である。
【００３９】
また現在の半導体メモリシステムでは、書き込み動作を読み出し動作に対して数クロック遅らせて実行するレイトライトという方式が用いられる場合がある。この場合、リードアドレスとライトアドレスの切り換えをラッチ回路内蔵のプリデコーダで制御しようとすると、プリデコーダの構成は複雑なものとなる。これに対してこの実施の形態の場合、プリデコーダはラッチ回路を持たず、ロジック回路のみであるため、リードアドレスとライトアドレスの切り換えは容易である。
【００４０】
なお実施の形態では、外部クロックＣＬＫの立ち上がりエッジを基準としてタイミングパルスＰＵＬＳＥ，ＰＵＬＳＥＮを発生させる例を示したが、立ち下がりエッジを基準とする方式とすることも可能であり、また両エッジをタイミング基準として利用する方式の場合もこの発明は有効である。
【００４１】
［実施の形態２］
図４は、実施の形態２による半導体メモリ集積回路の要部構成を、図２に対応させて示している。図２と異なる点は、パルス発生回路５が従来と同様に、一種のタイミングパルスＰＵＬＳＥのみを発生するようにしている点である。このタイミングパルスＰＵＬＳＥは、ロウデコーダ７の活性化用のＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２のゲートに共通に入力される。
【００４２】
先の実施の形態で説明した二つのタイミングパルスＰＵＬＳＥ，ＰＵＬＳＥＮは、外部クロックＣＬＫのパルス幅が大きい場合には同じものとなる。従って、外部クロックＣＬＫの周期が大きいシステムのみを対象とする場合には、この実施の形態のように一つのタイミングパルスＰＵＬＳＥのみで動作可能である。これにより、信号配線数を減らすことができ、回路はより簡単なものとなる。
【００４３】
［実施の形態３］
図５は、ロウデコーダ７の他の構成例である。先の実施の形態に対応させれば、ＰＭＯＳトランジスタ列Ｍ１−Ｍ３がプリデコード出力ＰＤが入るデコードゲートである。但し、プリデコード出力ＰＤがオール“０”（＝“Ｌ”）で選択状態となる。ＰＭＯＳトランジスタＭ４には、タイミングパルスＰＵＬＳＥＮの反転信号／ＰＵＬＳＥＮ、ＮＭＯＳトランジスタＭ５にはタイミングパルスＰＵＬＳＥの反転信号／ＰＵＬＳＥが入る。これにより、先の実施の形態のロウデコーダと同じ機能が得られる。但し、タイミングパルスが一種のＰＵＬＳＥのみである図４の回路方式の場合には、／ＰＵＬＳＥＮは／ＰＵＬＳＥとなる。
【００４４】
［実施の形態４］
図６は、ロウデコーダ７の更に他の構成例である。これは実施の形態１のロウデコーダ７と基本的に同じであり、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２の間にヒューズＦｕｓｅ１を挿入している点が異なる。半導体メモリでは通常、冗長回路方式が採用され、不良ロウに対応するロウデコーダは他に置き換えられるから非活性状態に保つことが必要になる。ヒューズＦｕｓｅ１を切断すれば、このロウデコーダ７は常時非活性状態になる。
【００４５】
［実施の形態５］
図７は、ロウデコーダ７の更に他の構成例である。これは、図５のロウデコーダ７を基本として、図６と同様に、冗長回路方式のためにトランジスタＭ４とＭ５の間にヒューズＦｕｓｅ１を挿入したものである。この場合も、ヒューズＦｕｓｅ１を切断すれば、このロウデコーダ７は常時非活性状態になる。
【００４６】
［実施の形態６］
図２及び図４では、一つのロウデコーダ７を示しているが、実際には複数のメインワード線ＭＷＬに対応して複数のロウデコーダが用いられる。図８は、複数個配置されるロウデコーダ７−１，７−２，〜，７−ｎの好ましい関係を示している。各ロウデコーダの基本構成は、図２及び図４と同じである。第１のタイミングパルスＰＵＬＳＥは各ロウデコーダ７−１，７−２，…のＰＭＯＳトランジスタＭ１−１，Ｍ１−２，…に共通に入り、第２のタイミングパルスＰＵＬＳＥＮは同様に各ロウデコーダ７−１，７−２，…のＮＭＯＳトランジスタＭ２−１，Ｍ２−２，…に共通に入る。
【００４７】
プリデコード出力ＰＤの一つは、ＮＭＯＳトランジスタＭ３−１，Ｍ３−２，…のゲートにそれぞれ入る。他の二つのプリデコード出力ＰＤが入るＮＭＯＳトランジスタＭ４，Ｍ５は、複数のロウデコーダ７−１，７−２，…で共有とされている。ここで、ロウデコーダのデコードトランジスタ共有の趣旨は、次の通りである。例えば３ビットａ０，ａ１，ａ２をデコードする８個のロウデコーダを考える。このとき、ａ０，ａ１，ａ２＝０，０，０が成立条件となるロウデコーダ（即ち、実際の入力がオール“１”となる）と、ａ０，ａ１，ａ２＝１，０，０が成立条件となるロウデコーダとでは、上位２ビットａ１，ａ２の部分のゲートを共有できることになる。
この様に、ロウデコーダの一部共有化を行うことにより、回路面積を小さくすることができる。
【００４８】
［実施の形態７］
図９は、図８と同様の趣旨で、図５に示すロウデコーダ構成の場合に、複数個のロウデコーダ７−１，７−２，…でデコードトランジスタＭ１，Ｍ２を共有化した例である。これにより、回路面積を小さくできるという効果が得られる。
【００４９】
［実施の形態８］
図１０は、同様に、図６に示すロウデコーダ構成の場合に、複数個のロウデコーダ７−１，７−２，…でデコードトランジスタＭ４，Ｍ５を共有化した例である。これにより、回路面積を小さくできるという効果が得られる。
【００５０】
［実施の形態９］
図１１は、同様に、図７に示すロウデコーダ構成の場合に、複数個のロウデコーダ７−１，７−２，…でデコードトランジスタＭ１，Ｍ２を共有化した例である。これにより、回路面積を小さくできるという効果が得られる。
【００５１】
［実施の形態１０］
上記各実施の形態で説明したように、ロウデコーダ７のプリデコード出力が入るゲート部は、直列接続されたＮＭＯＳトランジスタのみである。この場合、ロウデコーダ７に設けられるデータラッチ回路が確実に動作するためには、条件が必要となる。この条件を具体的に、図６の構成のロウデコーダを例にとって説明する。
【００５２】
図１２は、図６のロウデコーダ７について、インバータＩＮＶ１，ＩＮＶ２によるラッチ回路部を具体化して示している。このロウデコーダ７は、非選択時、ＰＭＯＳトランジスタＭ１がオン、ＮＭＯＳトランジスタＭ２がオフであり、ノードＡは“Ｈ”の状態にある。タイミングパルスＰＵＬＳＥ＝“Ｈ”，ＰＵＬＳＥＮ＝“Ｈ”が入って、ＰＭＯＳトランジスタＭ１がオフ、ＮＭＯＳトランジスタＭ２がオンになり、更にプリデコード出力ＰＤがオール“Ｈ”の選択状態になると、ＮＭＯＳトランジスタＭ２−Ｍ５がオンとなって、ノードＡの電位は引き下げられる。このとき、図１２に破線Ｂで示すように、インバータＩＮＶ２のＰＭＯＳトランジスタＭ８を介し、ヒューズＦｕｓｅ１、ＮＭＯＳトランジスタＭ２−Ｍ５に電流が流れる。
【００５３】
このとき、ノードＡの電位低下により、ＰＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ７により構成されたインバータＩＮＶ１がオフになるには、ノードＡの電位がインバータＩＮＶ１の回路しきい値以下にまで低下することが必須条件となる。このインバータＩＮＶ１の回路しき値は、ＮＭＯＳトランジスタＭ７とＰＭＯＳトランジスタＭ６のゲートしきい値がほぼ等しい場合には、ほぼＶＤＤ／２である。
【００５４】
図１２に示したように、ヒューズＦｕｓｅ１の等価抵抗及び、ＮＭＯＳトランジスタＭ２−Ｍ５の各等価抵抗を合計した等価抵抗をｒＴとし、インバータＩＮＶ２のＰＭＯＳトランジスタＭ８の負荷抵抗をｒＭ８とする。図１３に示すように、ＮＭＯＳトランジスタＭ２−Ｍ５の部分全体の等価静特性曲線ｒＴと、負荷曲線ｒＭ８の交点電圧ＶＬが、ノードＡの低レベル電圧になる。従って、この交点電圧ＶＬが、インバータＩＮＶ１の回路しきい値以下であることが、ロウデコーダ選択状態でラッチ回路を反転させるに必要な条件ということになる。
【００５５】
この条件を満たすように、ＮＭＯＳトランジスタＭ２−Ｍ５、ヒューズＦｕｓｅ１及びインバータＩＮＶ２のＰＭＯＳトランジスタＭ８のサイズを設計することが必要である。もし、ＰＭＯＳトランジスタＭ８の抵抗が相対的に大きく、その負荷曲線ｒＭ８が図１３の破線で示すような状態では、低レベル側安定点がＶＤＤ／２以下にならず、ラッチ回路は反転できない。従って、図１３に斜線で示した範囲内に低レベル側安定点が来るように、回路設計することが必要となる。
【００５６】
なお同様の関係は、インバータＩＮＶ２を反転させるために、ＰＭＯＳトランジスタＭ１とインバータＩＮＶ２のＮＭＯＳトランジスタＭ９の間にも必要である。また図５，図７に示すロウデコーダの場合にも、同様の条件が必要となる。
【００５７】
【発明の効果】
以上述べたようにこの発明によれば、クロック入力からワード線活性化までの論理段数を少なくして高速化を図った半導体メモリ集積回路を得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態による半導体メモリのロウ系のブロック構成を示す。
【図２】同実施の形態の具体的構成を示す図である。
【図３】同実施の形態の動作タイミング図である。
【図４】他の実施の形態の具体的構成を示す図である。
【図５】他の実施の形態によるロウデコーダの構成を示す図である。
【図６】他の実施の形態によるロウデコーダの構成を示す図である。
【図７】他の実施の形態によるロウデコーダの構成を示す図である。
【図８】他の実施の形態によるロウデコーダの構成を示す図である。
【図９】他の実施の形態によるロウデコーダの構成を示す図である。
【図１０】他の実施の形態によるロウデコーダの構成を示す図である。
【図１１】他の実施の形態によるロウデコーダの構成を示す図である。
【図１２】この発明におけるロウデコーダの必要条件を説明するための等価回路図である。
【図１３】この発明におけるロウデコーダの必要条件を説明するための特性図である。
【図１４】従来の半導体メモリのブロック構成を示す図である。
【図１５】同半導体メモリのメモリセルアレイの構成を示す図である。
【図１６】同半導体メモリのロウ系の構成を示す図である。
【図１７】同半導体メモリのワード線活性化の動作タイミング図である。
【符号の説明】
１…メモリセルアレイ、４…クロックバッファ、５…パルス発生回路、６…プリデコーダ、７…ロウデコーダ、８…アドレスバッファ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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