【手続補正書】
【提出日】平成19年11月28日(2007.11.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  第１のワード線と、第２のワード線と、第１の正相ビット線と、第１の逆相ビット線と、第２の正相ビット線と、第２の逆相ビット線と、
第１のＮチャネル形ＭＯＳトランジスタおよび第１のＰチャネル形ＭＯＳトランジスタを含んでＣＭＯＳインバータを構成する第１のＣＭＯＳインバータと、
第２のＮチャネル形ＭＯＳトランジスタおよび第２のＰチャネル形ＭＯＳトランジスタを含んでＣＭＯＳインバータを構成するとともに、当該ＣＭＯＳインバータの入力端子を第１の記憶ノードとして前記第１のＣＭＯＳインバータの出力端子に接続し、当該ＣＭＯＳインバータの出力端子を第２の記憶ノードとして前記第１のＣＭＯＳインバータの入力端子に接続した第２のＣＭＯＳインバータと、
ゲートを前記第１のワード線に接続し、ドレインを前記第１の正相ビット線に接続し、ソースを前記第１の記憶ノードに接続した第３のＮチャネル形ＭＯＳトランジスタと、
ゲートを前記第１のワード線に接続し、ドレインを前記第１の逆相ビット線に接続し、ソースを前記第２の記憶ノードに接続した第４のＮチャネル形ＭＯＳトランジスタと、
ゲートを前記第２のワード線に接続し、ドレインを前記第２の正相ビット線に接続し、ソースを前記第１の記憶ノードに接続した第５のＮチャネル形ＭＯＳトランジスタと、
ゲートを前記第２のワード線に接続し、ドレインを前記第２の逆相ビット線に接続し、ソースを前記第２の記憶ノードに接続した第６のＮチャネル形ＭＯＳトランジスタと、
を備え、
前記第１および第２のＰチャネル形ＭＯＳトランジスタは、Ｎウエル領域に形成され、前記第１、第３および第５のＮチャネル形ＭＯＳトランジスタは、第１のＰウエル領域に形成され、前記第２、第４および第６のＮチャネル形ＭＯＳトランジスタは、第２のＰウエル領域に形成されたことを特徴とする半導体記憶装置。
【請求項２】  前記第１および第２のＰウエル領域は、前記Ｎウエル領域の両側に形成されたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】  前記第１の正相ビット線、前記第１の逆相ビット線、前記第２の正相ビット線および前記第２の逆相ビット線のそれぞれの延伸方向と、前記第１および第２のＰウエル領域と前記Ｎウエル領域との境界線は、平行であることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】  前記第１および第２のＰウエル領域と前記Ｎウエル領域との境界線は、前記第１および第２のワード線のそれぞれの延伸方向と直交することを特徴とする請求請１または２に記載の半導体記憶装置。
【請求項５】  前記第１のＰチャネル形ＭＯＳトランジスタと、前記第１、第３および第４のＮチャネル形ＭＯＳトランジスタは、それぞれのゲート領域が前記第１のワード線の延伸方向に対して平行であってかつ同一の直線上に位置するように形成され、
前記第２のＰチャネル形ＭＯＳトランジスタと、前記第２、第５および第６のＮチャネル形ＭＯＳトランジスタは、それぞれのゲート領域が前記第２のワード線の延伸方向に対して平行であってかつ同一の直線上に位置するように形成されたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】  前記第３および第５のＮチャネル形ＭＯＳトランジスタは、それぞれのソース拡散領域およびドレイン拡散領域が同一の直線上に位置し、かつ前記第１および第２の正相ビット線の延伸方向に対して平行に配置するように形成され、
前記第４および第６のＮチャネル形ＭＯＳトランジスタは、それぞれのソース拡散領域およびドレイン拡散領域が同一の直線上に位置し、かつ前記第１および第２の逆相ビット線の延伸方向に対して平行に配置するように形成されたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】  前記第３および第５のＮチャネル形ＭＯＳトランジスタのドレイン拡散領域は、共通の第１のｎ＋拡散領域で形成され、
前記第４および第６のＮチャネル形ＭＯＳトランジスタのドレイン拡散領域は、共通の第２のｎ＋拡散領域で形成されたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項８】  前記第１のＮチャネル形ＭＯＳトランジスタのドレイン拡散領域と、前記第３および第５のＮチャネル形ＭＯＳトランジスタのドレイン拡散領域とは、コンタクトホールを介して上層の第１の金属配線により接続され、
前記第２のＮチャネル形ＭＯＳトランジスタのドレイン拡散領域と、前記第４および第６のＮチャネル形ＭＯＳトランジスタのドレイン拡散領域とは、コンタクトホールを介して上層の第２の金属配線により接続されたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項９】  前記第１および第２の金属配線の延伸方向は、前記第１および第２のワード線の延伸方向に対して平行であることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】  前記第１および第２の正相ビット線と、前記第１および第２の逆相ビット線と、電源ラインと、ＧＮＤラインのそれぞれの延伸方向は、前記第１および第２のワード線に対して垂直であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項１１】  前記第１、第３および第５のＮチャネル形ＭＯＳトランジスタのドレイン拡散領域は、共通の第１のｎ＋拡散領域で形成され、
前記第２、第４および第６のＮチャネル形ＭＯＳトランジスタのドレイン拡散領域は、共通の第２のｎ＋拡散領域で形成されたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１２】  前記第１のｎ＋拡散領域と、前記第１のＰチャネル形ＭＯＳトランジスタのドレイン拡散領域とは、コンタクトホールを介して上層の第１の金属配線により接続され、
前記第２のｎ＋拡散領域と、前記第２のＰチャネル形ＭＯＳトランジスタのドレイン拡散領域とは、コンタクトホールを介して上層の第２の金属配線により接続されたことを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１３】  第１のワード線と、第２のワード線と、第１の正相ビット線と、第１の逆相ビット線と、第２の正相ビット線と、
第１のＮチャネル形ＭＯＳトランジスタおよび第１のＰチャネル形ＭＯＳトランジスタを含んでＣＭＯＳインバータを構成する第１のＣＭＯＳインバータと、
第２のＮチャネル形ＭＯＳトランジスタおよび第２のＰチャネル形ＭＯＳトランジスタを含んでＣＭＯＳインバータを構成するとともに、当該ＣＭＯＳインバータの入力端子を第１の記憶ノードとして前記第１のＣＭＯＳインバータの出力端子に接続し、当該ＣＭＯＳインバータの出力端子を第２の記憶ノードとして前記第１のＣＭＯＳインバータの入力端子に接続した第２のＣＭＯＳインバータと、
ゲートを前記第１のワード線に接続し、ドレインを前記第１の正相ビット線に接続し、ソースを前記第１の記憶ノードに接続した第３のＮチャネル形ＭＯＳトランジスタと、
ゲートを前記第１のワード線に接続し、ドレインを前記第１の逆相ビット線に接続し、ソースを前記第２の記憶ノードに接続した第４のＮチャネル形ＭＯＳトランジスタと、
ゲートを前記第１の記憶ノードに接続した第５のＮチャネル形ＭＯＳトランジスタと、
ゲートを前記第２のワード線に接続し、ドレインを前記第２の正相ビット線に接続し、ソースを前記第５のＮチャネル形ＭＯＳトランジスタのドレインに接続した第６のＮチャネル形ＭＯＳトランジスタと、
を備え、
前記第１および第２のＰチャネル形ＭＯＳトランジスタは、Ｎウエル領域に形成され、前記第１および第３のＮチャネル形ＭＯＳトランジスタは、第１のＰウエル領域に形成され、前記第２、第４、第５および第６のＮチャネル形ＭＯＳトランジスタは、第２のＰウエル領域に形成されたことを特徴とする半導体記憶装置。
【請求項１４】  第３のワード線と、第２の逆相ビット線と、
ゲートを前記第２の記憶ノードに接続した第７のＮチャネル形ＭＯＳトランジスタと、
ゲートを前記第３のワード線に接続し、ドレインを前記第２の逆相ビット線に接続し、ソースを前記第７のＮチャネル形ＭＯＳトランジスタのドレインに接続した第８のＮチャネル形ＭＯＳトランジスタと、
を備え、
前記第７および第８のＮチャネル形ＭＯＳトランジスタは、前記第１のＰウエル領域に形成されたことを特徴とする請求項１３に記載の半導体記憶装置。
【請求項１５】  前記第２および第３のワード線を共通の一本のワード線としたことを特徴とする請求項１４に記載の半導体記憶装置。
【請求項１６】  前記第１および第２のＰウエル領域は、前記Ｎウエル領域の両側に形成されたことを特徴とする請求項１３、１４または１５に記載の半導体記憶装置。
【請求項１７】  前記第１の正相ビット線、前記第１の逆相ビット線および前記第２の正相ビット線のそれぞれの延伸方向と、前記第１および第２のＰウエル領域と前記Ｎウエル領域との境界線は、平行であることを特徴とする請求項１３、１４または１５に記載の半導体記憶装置。
【請求項１８】  前記第１および第２のＰウエル領域と前記Ｎウエル領域との境界線は、前記第１および第２のワード線のそれぞれの延伸方向と直交することを特徴とする請求請１３、１４または１５に記載の半導体記憶装置。
【請求項１９】  前記第１のＰチャネル形ＭＯＳトランジスタと、前記第１、第４および第６のＮチャネル形ＭＯＳトランジスタは、それぞれのゲート領域が同一の直線上に位置し、かつ前記第１のワード線の延伸方向に対して平行に配置するように形成され、
前記第２のＰチャネル形ＭＯＳトランジスタと、前記第２、第３および第５のＮチャネル形ＭＯＳトランジスタは、それぞれのゲート領域が同一の直線上に位置し、かつ前記第２のワード線の延伸方向に対して平行に配置するように形成されたことを特徴とする請求項１３、１４または１５に記載の半導体記憶装置。
【請求項２０】  前記第１および第３のＮチャネル形ＭＯＳトランジスタは、前記第１のＮチャネル形ＭＯＳトランジスタのドレイン拡散領域と前記第３のＮチャネル形ＭＯＳトランジスタのソース拡散領域が同一の直線上に位置し、かつ前記第１の正相ビット線の延伸方向に対して平行に配置するように形成され、
前記第２および第４のＮチャネル形ＭＯＳトランジスタは、前記第２のＮチャネル形ＭＯＳトランジスタのドレイン拡散領域と前記第４のＮチャネル形ＭＯＳトランジスタのソース拡散領域が同一の直線上に位置し、かつ前記第１の逆相ビット線の延伸方向に対して平行に配置するように形成され、
前記第５および第６のＮチャネル形ＭＯＳトランジスタは、前記第５のＮチャネル形ＭＯＳトランジスタのドレイン拡散領域と前記第６のＮチャネル形ＭＯＳトランジスタのソース拡散領域が同一の直線上に位置し、かつ前記第２の正相ビット線の延伸方向に対して平行に配置するように形成されたことを特徴とする請求項１３、１４または１５に記載の半導体記憶装置。
【請求項２１】  前記第１のＮチャネル形ＭＯＳトランジスタのドレイン拡散領域と前記第３のＮチャネル形ＭＯＳトランジスタのソース拡散領域は、共通の第１のｎ＋拡散領域で形成され、
前記第２のＮチャネル形ＭＯＳトランジスタのドレイン拡散領域と前記第４のＮチャネル形ＭＯＳトランジスタのソース拡散領域は、共通の第２のｎ＋拡散領域で形成され、
前記第５のＮチャネル形ＭＯＳトランジスタのドレイン拡散領域と前記第６のＮチャネル形ＭＯＳトランジスタのソース拡散領域は、共通の第３のｎ＋拡散領域で形成されたことを特徴とする請求項１３、１４または１５に記載の半導体記憶装置。
【請求項２２】  前記第２のＰチャネル形ＭＯＳトランジスタと前記第２および第５のＮチャネル形ＭＯＳトランジスタとは、それぞれのゲート領域を直線状の共通のポリシリコン配線により接続されたことを特徴とする請求項１３、１４または１５に記載の半導体記憶装置。
【請求項２３】  前記第１および第２の正相ビット線と、前記第１の逆相ビット線と、電源ラインと、ＧＮＤラインのそれぞれの延伸方向は、前記第１および第２のワード線に対して垂直であることを特徴とする請求項１３、１４または１５に記載の半導体記憶装置。
【請求項２４】  前記第１のＰチャネル形ＭＯＳトランジスタと、前記第１、第４、第６および第７のＮチャネル形ＭＯＳトランジスタは、それぞれのゲート領域が前記第１のワード線の延伸方向に対して平行であってかつ同一の直線上に位置するように形成され、
前記第２のＰチャネル形ＭＯＳトランジスタと、前記第２、第３、第５および第８のＮチャネル形ＭＯＳトランジスタは、それぞれのゲート領域が前記第２のワード線の延伸方向に対して平行であってかつ同一の直線上に位置するように形成されたことを特徴とする請求項１４または１５に記載の半導体記憶装置。
【請求項２５】  前記第１および第３のＮチャネル形ＭＯＳトランジスタは、前記第１のＮチャネル形ＭＯＳトランジスタのドレイン拡散領域と前記第３のＮチャネル形ＭＯＳトランジスタのソース拡散領域が前記第１の正相ビット線の延伸方向に対して平行であってかつ同一の直線上に位置するように形成され、
前記第２および第４のＮチャネル形ＭＯＳトランジスタは、前記第２のＮチャネル形ＭＯＳトランジスタのドレイン拡散領域と前記第４のＮチャネル形ＭＯＳトランジスタのソース拡散領域が前記第１の逆相ビット線の延伸方向に対して平行であってかつ同一の直線上に位置するように形成され、
前記第５および第６のＮチャネル形ＭＯＳトランジスタは、前記第５のＮチャネル形ＭＯＳトランジスタのドレイン拡散領域と前記第６のＮチャネル形ＭＯＳトランジスタのソース拡散領域が前記第２の正相ビット線の延伸方向に対して平行であってかつ同一の直線上に位置するように形成され、
前記第７および第８のＮチャネル形ＭＯＳトランジスタは、前記第７のＮチャネル形ＭＯＳトランジスタのドレイン拡散領域と前記第８のＮチャネル形ＭＯＳトランジスタのソース拡散領域が前記第２の逆相ビット線の延伸方向に対して平行であってかつ同一の直線上に位置するように形成されたことを特徴とする請求項１４または１５に記載の半導体記憶装置。
【請求項２６】  前記第１のＮチャネル形ＭＯＳトランジスタのドレイン拡散領域と前記第３のＮチャネル形ＭＯＳトランジスタのソース拡散領域は、共通の第１のｎ＋拡散領域で形成され、
前記第２のＮチャネル形ＭＯＳトランジスタのドレイン拡散領域と前記第４のＮチャネル形ＭＯＳトランジスタのソース拡散領域は、共通の第２のｎ＋拡散領域で形成され、
前記第５のＮチャネル形ＭＯＳトランジスタのドレイン拡散領域と前記第６のＮチャネル形ＭＯＳトランジスタのソース拡散領域は、共通の第３のｎ＋拡散領域で形成され、
前記第７のＮチャネル形ＭＯＳトランジスタのドレイン拡散領域と前記第８のＮチャネル形ＭＯＳトランジスタのソース拡散領域は、共通の第４のｎ＋拡散領域で形成されたことを特徴とする請求項１４または１５に記載の半導体記憶装置。
【請求項２７】  前記第２のＰチャネル形ＭＯＳトランジスタと前記第２および第５のＮチャネル形ＭＯＳトランジスタとは、それぞれのゲート領域を直線状の共通の第１のポリシリコン配線により接続され、
前記第１のＰチャネル形ＭＯＳトランジスタと前記第１および第７のＮチャネル形ＭＯＳトランジスタとは、それぞれのゲート領域を直線状の共通の第２のポリシリコン配線により接続されたことを特徴とする請求項１４または１５に記載の半導体記憶装置。
【請求項２８】 第１のＮチャネル型ＭＯＳトランジスタおよび第１のＰチャネル型ＭＯＳトランジスタにより構成される第１のインバータと第２のＮチャネル型ＭＯＳトランジスタおよび第２のＰチャネル型ＭＯＳトランジスタにより構成される第２のインバータを有し、前記第２のインバータの入力端子を第１の記憶ノードとして前記第１のインバータの出力端子に接続し、前記第２のインバータの出力端子を第２の記憶ノードとして前記第１のインバータの入力端子に接続するメモリセル
前記メモリセルを選択する第１および第２のワード線、
前記メモリセルに対するデータの送受を行う第１の正相データ線と、第１の逆相データ線と、第２の正相データ線、
制御端子が前記第１のワード線に接続され、前記第１の正相データ線と前記第１の記憶ノードとの間に入出力端子が接続された第３のＮチャネル型ＭＯＳトランジスタ、
制御端子が前記第１のワード線に接続され、前記第１の逆相データ線と前記第２の記憶ノードとの間に入出力端子が接続された第４のＮチャネル型ＭＯＳトランジスタ、
制御端子が前記第１の記憶ノードに接続され、入出力端子の一方端子が基準電位に接続された第５のＮチャネル型ＭＯＳトランジスタ、
制御端子が前記第２のワード線に接続され、前記第２の正相データ線と前記第５のＮチャネル型ＭＯＳトランジスタの入出力端子の他方端子との間に入出力端子が接続された第６のＮチャネル型ＭＯＳトランジスタ、を備え、
前記第１および第２のＰチャネル型ＭＯＳトランジスタは、Ｎウエル領域に形成され、前記第１および第３のＮチャネル型ＭＯＳトランジスタは、第１のＰウエル領域に形成され、前記第２、第４、第５および第６のＮチャネル型ＭＯＳトランジスタは、第２のＰウエル領域に形成されたことを特徴とする半導体装置。
【請求項２９】 前記Ｎウエル領域は、前記第１および第２のＰウエル領域の間に形成されたことを特徴とする請求項２８に記載の半導体装置。