(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に形成された第２導電型の第１ウェル領域と、この第１ウェル領域の内部に形成された第１導電型の第２ウェル領域と、この第２ウェル領域に形成された複数のストリングからなるメモリセルアレイであって、前記各ストリングは対応するビットラインに連結されたドレインを有する第１選択トランジスタ、共通ソースラインに連結されたソースを有する第２選択トランジスタ、そして、前記第１選択トランジスタのソースと前記第２選択トランジスタのドレインの間に直列連結された複数のメモリセルで構成されたメモリセルアレイと、前記ストリングの第１選択トランジスタに共通連結された第１選択ラインと、前記ストリングの第２選択トランジスタに共通連結された第２選択ラインと、前記各ストリングのメモリセルに各々連結された複数のワードラインと、前記ストリングの各々に対応するビットラインに各々連結され、前記メモリセルアレイにプログラムされるデータビットを臨時に貯蔵するページバッファとを含み、
同一のワードラインに連結された隣接したメモリセルはフィルード領域によって電気的に分離され、前記同一のワードライン、隣接したメモリセル、そして、フィルード領域は寄生ＭＯＳトランジスタを構成し、前記同一のワードラインは前記寄生ＭＯＳトランジスタのゲートとして動作し、前記隣接したメモリセルのうち、１つのチャンネルは寄生ＭＯＳトランジスタのドレインとして動作し、他の１つのチャンネルは寄生ＭＯＳトランジスタのソースとして動作し、前記隣接したメモリセルの間のフィルード領域に接する第２ウェル領域は前記寄生ＭＯＳトランジスタのチャンネルとして動作する不揮発性半導体メモリ装置をプログラムする方法において、
前記第２ウェル領域が第１供給電圧でバイアスされた状態で、前記ページバッファに貯蔵されたデータビットに従って、前記第１供給電圧及びこの第１供給電圧より高い第２供給電圧のうち、いずれか１つを前記ビットラインに各々供給する段階と、
前記第２ウェル領域がフローティング状態に維持されるように前記第２ウェル領域に印加される前記第１供給電圧を遮断する段階と、
前記第２ウェル領域と前記共通ソースラインとの間のカップリングキャパシタンス及び前記第２ウェル領域と前記第１ウェル領域との間のカップリングキャパシタンスのうち、いずれか１つを通じて前記第２ウェル領域を前記第１供給電圧より低いカップリング電圧でバイアスする段階と、
前記フローティング状態の第２ウェル領域が前記カップリング電圧でバイアスされた状態で、前記ワードラインのうち、選択されたワードラインにプログラム電圧を供給する段階とを備え、
前記第２ウェル領域が間接にバイアスされている間の前記第２ウェル領域の電圧は、前記第２ウェル領域が直接にバイアスされている間の前記第１供給電圧に対して前記プログラム電圧とは逆方向の電圧であることを特徴とする不揮発性半導体メモリ装置のプログラム方法。
【請求項２】
前記第１供給電圧は接地電圧であり、前記第２供給電圧は電源電圧であることを特徴とする請求項１に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項３】
前記カップリング電圧はマイナス電圧であることを特徴とする請求項１に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項４】
前記カップリング電圧は−０．１Ｖ又はそれ以下の電圧であることを特徴とする請求項１に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項５】
第１導電型の半導体基板に形成された第２導電型の第１ウェル領域と、この第１ウェル領域の内部に形成された第１導電型の第２ウェル領域と、この第２ウェル領域に形成された複数のストリングからなるメモリセルアレイであって、前記各ストリングは対応するビットラインに連結されたドレインを有する第１選択トランジスタ、共通ソースラインに連結されたソースを有する第２選択トランジスタ、そして、前記第１選択トランジスタのソースと前記第２選択トランジスタのドレインの間に直列連結された複数のメモリセルで構成されたメモリセルアレイと、前記ストリングの第１選択トランジスタに共通連結された第１選択ラインと、前記ストリングの第２選択トランジスタに共通連結された第２選択ラインと、前記各ストリングのメモリセルに各々連結された複数のワードラインと、前記ストリングの各々に対応するビットラインに各々連結され、前記メモリセルアレイにプログラムされるデータビットを臨時に貯蔵するページバッファとを含み、同一のワードラインに連結された隣接したメモリセルはフィルード領域によって電気的に分離され、前記同一のワードライン、隣接したメモリセル、そして、フィルード領域は寄生ＭＯＳトランジスタを構成し、前記同一のワードラインは前記寄生ＭＯＳトランジスタのゲートとして動作し、前記隣接したメモリセルのうち、１つのチャンネルは寄生ＭＯＳトランジスタのドレインとして動作し、他の１つのチャンネルは寄生ＭＯＳトランジスタのソースとして動作し、前記隣接したメモリセルの間のフィルード領域に接する第２ウェル領域は前記寄生ＭＯＳトランジスタのチャンネルとして動作する不揮発性半導体メモリ装置をプログラムする方法において、
（ａ）前記第２ウェル領域が第１供給電圧でバイアスされ、前記共通ソースラインが前記第１供給電圧より高い第２供給電圧でバイアスされた状態で、前記ページバッファに貯蔵されたデータビットに従って前記第１供給電圧及び前記第２供給電圧のうち、いずれか１つを前記ビットラインに各々供給する段階と、
（ｂ）前記第２ウェル領域がフローティング状態に維持されるように前記第２ウェル領域に印加される前記第１供給電圧を遮断する段階と、
（ｃ）前記第２ウェル領域と前記共通ソースラインとの間のカップリングキャパシタンスを通じて前記第２ウェル領域が前記第１供給電圧より低いカップリング電圧でバイアスされるように、前記共通ソースラインに印加される電圧を前記第２供給電圧からカップリング誘導電圧に低める段階と、
（ｄ）前記フローティング状態の第２ウェル領域が前記カップリング電圧でバイアスされた状態で、前記ワードラインのうち、選択されたワードラインにプログラム電圧を供給する段階とを備え、
前記第２ウェル領域が間接にバイアスされている間の前記第２ウェル領域の電圧は、前記第２ウェル領域が直接にバイアスされている間の前記第１供給電圧に対して前記プログラム電圧とは逆方向の電圧であることを特徴とする不揮発性半導体メモリ装置のプログラム方法。
【請求項６】
前記第１供給電圧は接地電圧であり、前記第２供給電圧は電源電圧であることを特徴とする請求項５に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項７】
前記段階（ａ）の間、プログラムを示すデータビットに対応するビットラインは前記接地電圧が供給され、前の状態の維持を示すデータビットに対応するビットラインは前記電源電圧が供給されることを特徴とする請求項５に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項８】
前記段階（ａ）の間、前記第１選択ラインは前記電源電圧より高い第１パス電圧が供給され、前記第２選択ラインは前記接地電圧が供給され、前記第１パス電圧はプログラム状態を有するメモリセル又は前記第１選択トランジスタをターンオンするのに十分なレベルであることを特徴とする請求項５に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項９】
前記段階（ａ），（ｂ）の間、前記メモリセルアレイのワードラインには前記第１パス電圧が供給されることを特徴とする請求項５に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項１０】
前記ストリング選択ラインの電位は前記段階（ａ）で前記第１パス電圧に維持され、前記第２ウェル領域をフローティングした後、そして、前記段階（ｄ）の前に前記第１パス電圧から電源電圧に低まることを特徴とする請求項５に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項１１】
前記段階（ｄ）で、前記選択されたワードラインにプログラム電圧が印加される時、非選択のワードラインには、前記第１パス電圧より高く、前記プログラム電圧より低い第２パス電圧が供給されることを特徴とする請求項５に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項１２】
前記段階（ｄ）で、前記選択されたワードラインにプログラム電圧が印加される前に、前記第２選択トランジスタの方向で前記選択されたワードラインに隣接した非選択のワードラインには接地電圧が印加され、前記非選択のワードラインに接地電圧が印加される前に、残りの非選択のワードラインには前記第２パス電圧が印加されることを特徴とする請求項１０に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項１３】
前記段階（ｄ）で、前記選択されたワードラインにプログラム電圧が印加される前に、前記選択されたワードラインの上及び下に隣接した２つの非選択のワードラインには接地電圧が印加され、前記非選択のワードラインに接地電圧が印加される前に、残りの非選択のワードラインには前記第２パス電圧が印加されることを特徴とする請求項１０に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項１４】
前記段階（ｄ）の後、前記第２ウェル領域に接地電圧を供給し、前記第１選択ライン、前記ワードライン、前記ビットラインの電圧を接地電圧まで放電する段階を含むことを特徴とする請求項１１、１２又は１３に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項１５】
前記第１ウェル領域と第２ウェル領域は共通バイアス構造に形成されることを特徴とする請求項５に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項１６】
前記カップリング誘導電圧は、前記第２選択トランジスタの突き抜け現象を防止するのに十分な電圧であることを特徴とする請求項５に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項１７】
前記カップリング誘導電圧は約１．４Ｖであることを特徴とする請求項５に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項１８】
前記カップリング電圧は前記選択されたワードラインにプログラム電圧が印加される時、前記寄生ＭＯＳトランジスタをターンオフさせるのに十分なレベルであることを特徴とする請求項５に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項１９】
前記カップリング電圧は前記選択されたワードラインにプログラム電圧が印加される時、前記第１選択トランジスタを通じた漏洩電流を遮断するのに十分なレベルであることを特徴とする請求項５に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項２０】
前記カップリング電圧はマイナス電圧であることを特徴とする請求項５に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項２１】
前記カップリング電圧は−０．１Ｖ又はそれ以下のマイナス電圧である特徴とする請求項５に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項２２】
前記段階（ａ）は前の状態のデータを維持しようとするメモリセルに対応するビットラインが前記第２供給電圧に設定されるのに十分な時間の間、実行されることを特徴とする請求項５に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項２３】
半導体基板のポケットウェルの内部に形成されたメモリセルのアレイを含み、
同一のワードラインに連結された隣接した前記メモリセルはフィルード領域によって電気的に分離され、前記同一のワードライン、隣接したメモリセル、そして、前記フィルード領域は寄生ＭＯＳトランジスタを構成し、前記同一のワードラインは前記寄生ＭＯＳトランジスタのゲートとして動作し、前記隣接したメモリセルのうち、１つのチャンネルは前記寄生ＭＯＳトランジスタのドレインとして動作し、他の１つのチャンネルは前記寄生ＭＯＳトランジスタのソースとして動作し、前記隣接したメモリセルの間のフィルード領域に接する前記ポケットウェルは前記寄生ＭＯＳトランジスタのチャンネルとして動作する不揮発性半導体メモリ装置で前記メモリセルをプログラムする方法において、
第１バイアス電圧で前記ポケットウェルを直接にバイアスする段階と、
前記ポケットウェルがフローティングされるように前記ポケットウェルに印加される前記第１バイアス電圧を遮断する段階と、
前記フローティングされたポケットウェルを間接にバイアスする段階と、
前記ポケットウェルが間接にバイアスされる間、前記メモリセルのうち、１つ又はそれ以上のメモリセルにプログラム電圧を印加する段階とを備え、
前記ポケットウェルが間接にバイアスされている間の前記ポケットウェルの電圧は、前記ポケットウェルが直接にバイアスされている間の前記第１バイアス電圧に対して前記プログラム電圧とは逆方向の電圧であることを特徴とする不揮発性半導体メモリ装置のプログラム方法。
【請求項２４】
前記フローティングされたポケットウェルを間接にバイアスする段階は、前記ポケットウェルの内部にカップリング電圧を誘導する段階を含むことを特徴とする請求項２３に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項２５】
前記フローティングされたポケットウェルを間接にバイアスする段階は、前記ポケットウェルの内部にマイナスカップリング電圧を誘導する段階を含むことを特徴とする請求項２３に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項２６】
前記マイナスカップリング電圧は−０．１Ｖであることを特徴とする請求項２３に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項２７】
前記メモリセルアレイは複数のストリングで構成され、この各ストリングはビットラインに連結された第１選択トランジスタ、共通ソースラインに連結された第２選択トランジスタ、そして、前記第１選択トランジスタと前記第２選択トランジスタとの間に連結された複数のトランジスタセルを含み、そして、前記ポケットウェルの内部にカップリング電圧を誘導する段階は、前記共通ソースラインと前記ポケットウェルを容量的に連結する段階を含むことを特徴とする請求項２４に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項２８】
前記共通ソースラインと前記ポケットウェルを容量的に連結する段階は、前記共通ソースラインにカップリング誘導電圧を印加する段階を含むことを特徴とする請求項２７に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項２９】
前記共通ソースラインにカップリング誘導電圧を印加する段階は、前記共通ソースラインに約１．４Ｖの電圧を印加する段階を含むことを特徴とする請求項２８に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項３０】
前記ポケットウェルは第２ウェルの内部に形成され、前記フローティングされたポケットウェルを間接にバイアスする段階は、前記ポケットウェルの内部のカップリング電圧を前記第２ウェルから誘導する段階を含むことを特徴とする請求項２３に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項３１】
前記ポケットウェルのカップリング電圧を前記第２ウェルから誘導する段階は、前記第２ウェルと前記ポケットウェルを容量的に連結する段階を含むことを特徴とする請求項３０に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項３２】
前記ポケットウェルをバイアスするようにポケットウェルバイアス回路が構成され、前記第２ウェルをバイアスするように第２ウェルバイアス回路が構成され、前記ポケットウェルの内部のカップリング電圧を前記第２ウェルから誘導する段階は、前記第２ウェルバイアス回路を制御する段階を含むことを特徴とする請求項３０に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項３３】
前記ポケットウェルが第１バイアス電圧でバイアスされる時、前記第２ウェルを第２バイアス電圧でバイアスする段階と、
前記第１バイアス電圧が前記ポケットウェルから除去される時、前記第２ウェルを第３バイアス電圧でバイアスする段階を含むことを特徴とする請求項３２に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項３４】
前記第１バイアス電圧と前記第３バイアス電圧は同一の電圧であることを特徴とする請求項３３に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項３５】
前記第１バイアス電圧は電源電圧であり、前記第２バイアス電圧は基準電圧であることを特徴とする請求項３３に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項３６】
半導体基板のポケットウェルの内部に形成されたメモリセルのアレイを含み、
同一のワードラインに連結された隣接した前記メモリセルはフィルード領域によって電気的に分離され、前記同一のワードライン、隣接したメモリセル、そして、前記フィルード領域は寄生ＭＯＳトランジスタを構成し、前記同一のワードラインは前記寄生ＭＯＳトランジスタのゲートとして動作し、前記隣接したメモリセルのうち、１つのチャンネルは前記寄生ＭＯＳトランジスタのドレインとして動作し、他の１つのチャンネルは前記寄生ＭＯＳトランジスタのソースとして動作し、前記隣接したメモリセルの間のフィルード領域に接する前記ポケットウェルは前記寄生ＭＯＳトランジスタのチャンネルとして動作する不揮発性半導体メモリ装置で前記メモリセルをプログラムする方法において、
第１バイアス電圧で前記ポケットウェルをバイアスする段階と、
前記ポケットウェルがフローティングされるように前記ポケットウェルに印加される第１バイアス電圧を遮断する段階と、
前記フローティングされたポケットウェルをカップリング電圧でバイアスする段階と、
前記第１バイアス電圧が前記ポケットウェルから除去される時、前記メモリセルのうち、１つ又はそれ以上のメモリセルをプログラムする段階とを備え、
前記ポケットウェルが間接にバイアスされている間の前記ポケットウェルの電圧は、前記ポケットウェルが直接にバイアスされている間の前記第１バイアス電圧に対して前記プログラム電圧とは逆方向の電圧であることを特徴とする不揮発性半導体メモリ装置のプログラム方法。
【請求項３７】
前記メモリセルのアレイは複数のストリングで構成され、この各ストリングはビットラインに連結された第１選択トランジスタ、共通ソースラインに連結された第２選択トランジスタ、そして、前記第１選択トランジスタと前記第２選択トランジスタとの間に連結された複数のトランジスタセルを含み、そして、前記ポケットウェルをカップリング電圧でバイアスする段階は、前記共通ソースラインと前記ポケットウェルを容量的に連結する段階を含むことを特徴とする請求項３６に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項３８】
前記ポケットウェルは第２ウェルの内部に形成され、前記フローティングされたポケットウェルをカップリング電圧でバイアスする段階は、前記ポケットウェルの内部のカップリング電圧を前記第２ウェルから誘導する段階を含むことを特徴とする請求項３６に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項３９】
前記ポケットウェルをバイアスするようにポケットウェル回路が構成され、前記ポケットウェルが形成された第２ウェルをバイアスするように第２ウェルバイアス回路が構成され、
前記ポケットウェルが第１バイアス電圧でバイアスされる時、前記第２ウェルを第２バイアス電圧でバイアスする段階と、
前記第１バイアス電圧が前記ポケットウェルから除去される時、前記第２ウェルを第３バイアス電圧でバイアスする段階とを含むことを特徴とする請求項３６に記載の不揮発性半導体メモリ装置のプログラム方法。
【請求項４０】
前記第１バイアス電圧と前記第３バイアス電圧は同一の電圧であることを特徴とする請求項３９に記載の不揮発性半導体メモリ装置のプログラム方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体メモリ装置に係り、より詳細には、同一の行の隣接したメモリセルの間に存在する寄生ＭＯＳトランジスタを通じて流れる漏洩電流を遮断すると同時に、ストリング選択トランジスタを通じて流れる漏洩電流を遮断できる不揮発性半導体メモリ装置のプログラム方法に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置に貯蔵されたデータのリフレッシュなしにデータを電気的に消去及びプログラム可能な半導体メモリ装置に対する要求が増加しつつある。又、メモリ装置の貯蔵容量及び集積度を増加させることが主な傾向である。貯蔵されたデータのリフレッシュなしに大容量及び高集積度を提供する不揮発性半導体メモリ装置の一例が、ＮＡＮＤ型フラッシュメモリ装置である。パワーオフの時にも、データを維持するので、そのようなフラッシュメモリ装置は電源が急に遮断される恐れのある電子装置（例えば、携帯用端末器、携帯用コンピュータ等）に幅広く使用されている。
【０００３】
ＮＡＮＤ型フラッシュメモリ装置のような不揮発性半導体メモリ装置は、電気的に消去及びプログラム可能なＲＯＭセル含み、“フラッシュＥＥＰＲＯＭセル”と呼ばれる。通常、フラッシュＥＥＰＲＯＭセルは、セルトランジスタ又は浮遊ゲートトランジスタを含み、トランジスタは基板としてのポケットＰウェル領域に形成され、所定間隔離隔されたＮ型のソース及びドレイン領域、このソース及びドレイン領域の間のチャンネル領域の上に位置し、電荷を貯蔵する浮遊ゲート、そして、浮遊ゲートの上に位置した制御ゲートとを含む。
【０００４】
この分野でよく知られているＮＡＮＤ型フラッシュメモリ装置のアレイ構造を図１３に示す。図１３を参照すると、メモリセルアレイはポケットＰウェル領域に形成され、ビットラインに各々対応する複数のセルストリング１０を含む。ポケットＰウェル領域はＰ型半導体基板のＮウェル領域の内部に形成される（図２参照）。便宜のために、図１３には２つのビットラインＢＬ０，ＢＬ１及びそれに対応する２つのセルストリング１０を示す。各セルストリング１０は第１選択トランジスタとしてのストリング選択トランジスタＳＳＴ、第２選択トランジスタとしての接地選択トランジスタＧＳＴ、そして、選択トランジスタＳＳＴ，ＧＳＴの間に直列に連結された複数のフラッシュＥＥＰＲＯＭセルＭＣｍ（ｍ＝０〜１５）で構成される。ストリング選択トランジスタＳＳＴは対応するビットラインに連結されたドレイン及びストリング選択ラインＳＳＬに連結されたゲートを有し、接地選択トランジスタＧＳＴは共通ソースラインＣＳＬに連結されたソース及び接地選択ラインＧＳＬに連結されたゲートを有する。そして、ストリング選択トランジスタＳＳＬのソース及び接地選択トランジスタＧＳＬのドレインの間にはフラッシュＥＥＰＲＯＭセルＭＣ１５〜ＭＣ０が直列連結され、セルＭＣ１５〜ＭＣ０は対応するワードラインＷＬ１５〜ＷＬ０に各々連結される。
【０００５】
初期に、メモリセルアレイのフラッシュＥＥＰＲＯＭセルは、例えば、−３Ｖのしきい値電圧を有するように消去される。次に、フラッシュＥＥＰＲＯＭセルをプログラムするために、所定時間の間、選択されたフラッシュＥＥＰＲＯＭセルのワードラインに高電圧Ｖｐｇｍを、そして、非選択のワードラインにパス電圧Ｖｐａｓｓを印加することによって、選択されたメモリセルのしきい値電圧がより高いしきい値電圧に変化するに対して、残り（非選択）のＥＥＰＲＯＭセルのしきい値電圧は変化しない。
【０００６】
選択されたワードラインの上に連結された選択されないフラッシュＥＥＰＲＯＭセルをプログラムしないで、同一のワードラインの上に連結された選択されたメモリセルをプログラムしようとする時、問題点が発生する。選択されたワードラインにプログラム電圧が印加される時、プログラム電圧は選択されたフラッシュＥＥＰＲＯＭセルだけでなく同一のワードラインに沿って配列された選択されないフラッシュＥＥＰＲＯＭセルにも印加される。ワードラインの上に連結された選択されないフラッシュＥＥＰＲＯＭセル、特に、選択されたセルに隣接したフラッシュＥＥＰＲＯＭセルがプログラムされる。選択されたワードラインに連結された非選択セルの意図しないプログラムは“プログラムディスターブ（ｐｒｏｇｒａｍ  ｄｉｓｔｕｒｂ）”と呼ばれる。
【０００７】
プログラムディスターブを防止するための方法のうち、１つは自己昇圧スキーム（ｓｅｌｆ−ｂｏｏｓｔｉｎｇ  ｓｃｈｅｍｅ）を利用したプログラム禁止方法である。自己昇圧スキームを利用したプログラム禁止方法は、米国特許第５，６７７，８７３号に“ＭＥＴＨＯＤ  ＯＦ  ＰＲＯＧＲＡＭＭＩＮＧ  ＦＬＡＳＨ  ＥＥＰＲＯＭ  ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥＳ  ＴＯ  ＰＲＥＶＥＮＴ  ＩＮＡＤＶＥＲＴＥＮＴ  ＰＲＯＧＲＡＭＭＩＮＧ  ＯＦ  ＮＯＮＤＥＳＩＧＮＡＴＥＤ  ＮＡＮＤ  ＭＥＭＯＲＹ  ＣＥＬＬＳ  ＴＨＥＲＥＩＮ”の名称で、米国特許第５，９９１，２０２号に“ＭＥＴＨＯＤ  ＦＯＲ  ＲＥＤＵＣＩＮＧ  ＰＲＯＧＲＡＭ  ＤＩＳＴＵＲＢ  ＤＵＲＩＮＧ  ＳＥＬＦ−ＢＯＯＳＴＩＮＧ  ＩＮ  Ａ  ＮＡＮＤ  ＦＬＡＳＨ  ＭＥＭＯＲＹ”の名称で開示されている。
【０００８】
自己昇圧スキームを利用したプログラム禁止方法に従う動作タイミング図を示す図１４を参照すると、接地選択トランジスタＧＳＴのゲートに０Ｖの電圧を印加することによって，接地経路が遮断される。選択ビットライン（例えば、ＢＬ０）には０Ｖの電圧が印加され、非選択ビットライン（例えば、ＢＬ１）には３．３Ｖ又は５Ｖの電源電圧ＶＣＣが印加される。同時に、ビットラインＢＬ１に連結されたストリング選択トランジスタＳＳＴのゲートに電源電圧を印加することによって、ストリング選択トランジスタＳＳＴのソース（又はプログラムが禁止されたセルトランジスタのチャンネル）がＶＣＣ−Ｖｔｈ（Ｖｔｈはストリング選択トランジスタのしきい値電圧）まで充電される。この時、ストリング選択トランジスタＳＳＴは遮断される（又は、シャットオフされる）。前述した一連の動作が実行される区間は“ビットラインセットアップ区間”と呼ばれる。
【０００９】
次に、選択されたワードラインにプログラム電圧Ｖｐｇｍを印加し、選択されないワードラインにパス電圧Ｖｐａｓｓを印加することによって、プログラムが禁止されたセルトランジスタのチャンネル電圧Ｖｃｈａｎｎｅｌが昇圧される。これは浮遊ゲートとチャンネルとの間にＦ−Ｎトンネリングを発生させなく、その結果、プログラムが禁止されたセルトランジスタが初期の消去状態に維持される。前述した一連の動作が実行される区間は“プログラム区間”と呼ばれる。選択されたメモリセルのプログラムが完了すると、ビットラインの電位を放電する放電動作が実行される。ビットラインセットアップ、プログラム及び放電区間の間、図１４に示すように、ポケットＰウェル領域ＰＰＷＥＬＬとＮウェル領域ＮＷＥＬＬは接地電圧でバイアスされる。
【００１０】
【発明が解決しようとする課題】
前述した自己昇圧スキームを利用したプログラム禁止方法がフラッシュメモリ装置に使用される時、問題点がある。詳細には、フラッシュメモリ装置の集積度が増加するのに従って、隣接した信号ラインの間の間隔が徐々に減少し、その結果、隣接した信号ラインの間に存在する寄生キャパシタンス（図１３参照）を通じて隣接した信号ラインの間にカップリングが容易に発生する。例えば、ストリング選択トランジスタＳＳＴに隣接した（又は、すぐ下に位置した）メモリセルＭＣ１５をプログラムする場合、メモリセルＭＣ１５に連結された選択ワードラインＷＬ１５にプログラム電圧Ｖｐｇｍが印加される時、図１４に示すように、ストリング選択ラインＳＳＬの電圧（例えば、電源電圧）が寄生キャパシタンスを通じた選択ワードラインＷＬ１５とのカップリングによって、電源電圧ＶＣＣより高く昇圧される。ストリング選択ラインＳＳＬの電圧上昇はプログラムが禁止されたセルトランジスタのチャンネルに充電された電荷がストリング選択トランジスタ（電圧上昇に従ってシャットオフ状態からシャットオン状態に変化）を通じてビットラインに抜ける。即ち、図１４に示すように、プログラムが禁止されたセルトランジスタのチャンネル電圧Ｖｃｈａｎｎｅｌ（又は、禁止電圧Ｖｉｎｈｉｂｉｔ）がストリング選択ラインＳＳＬの上昇した電圧に比例して、△Ｖ（ワードライン対ストリング選択ラインのカップリング比及びプログラム電圧によって決定される）ほど低まる。これによって、プログラムが禁止されたセルトランジスタがプログラムされるプログラムディスターブが誘発される。
【００１１】
前述したプログラム禁止スキームを使用する時、他の問題点が発生する。即ち、寄生ＭＯＳトランジスタを通じて流れる漏洩電流によってプログラムされるフラッシュＥＥＰＲＯＭセルに隣接したプログラム禁止のフラッシュＥＥＰＲＯＭセルに、プログラムディスターブが発生する。これに関しては詳細に後述される。
【００１２】
図１３の点線Ａ−Ａ’に沿って切るアレイ構造の断面を示す図１５を参照すると、同一のワードラインＷＬ１４に連結されたフラッシュＥＥＰＲＯＭセルはポケットＰウェル領域に形成されたフィルード領域又はフィルード酸化膜領域１２によって電気的に絶縁される。このような構造では、隣接したフラッシュＥＥＰＲＯＭセル、ワードラインＷＬ１４、そしてバルクとしてのポケットＰウェル領域は寄生ＭＯＳトランジスタを形成する。隣接したフラッシュＥＥＰＲＯＭセルのうち、プログラムが禁止されるセルのチャンネル領域は寄生ＭＯＳトランジスタのドレイン領域として作用し、プログラムされるセルのチャンネル領域は寄生ＭＯＳトランジスタのソース領域として作用し、ワードラインＷＬ１４は寄生ＭＯＳトランジスタのゲートとして作用する。そして、寄生ＭＯＳトランジスタのソース及びドレイン領域との間のフィルード領域１２に接するポケットＰウェル領域は寄生ＭＯＳトランジスタのチャンネル領域として作用する。
【００１３】
ワードラインＷＬ１４に印加されるプログラム電圧Ｖｐｇｍが寄生ＭＯＳトランジスタのしきい値電圧より高い場合、寄生ＭＯＳトランジスタはターンオンされる。これによって、プログラムが禁止されるセルのチャンネル領域からプログラムされるセルのチャンネル領域にターンオンされた寄生ＭＯＳトランジスタを通じて漏洩電流が流れる。従って、プログラムが禁止されるセルの自己昇圧されたチャンネル電圧が低まり、その結果、プログラムが禁止されるフラッシュＥＥＰＲＯＭセルにプログラムディスターブが発生する。
【００１４】
このような問題点は寄生ＭＯＳトランジスタのしきい値電圧を増加させることによって防止できる。フィールド領域に不純物を注入することによって、寄生ＭＯＳトランジスタのしきい値電圧を増加させる方法が提案されてきた。このような不純物注入方法はドレイン領域のブレークダウン電圧を減少させる短所がある。又、メモリセルアレイの寸法が減少されることによって、不純物の濃度を増加させることが制限される。ポケットＰウェル領域をマイナス電圧で直接バイアスすることによって、寄生ＭＯＳトランジスタのしきい値電圧を増加させる方法が提案されてきた。しかし、このような方法はポケットＰウェル領域を充電するのに長時間が所要されるので、全体的なプログラム時間が増加する短所がある。
【００１５】
本発明は、同一の行の隣接したメモリセルの間に形成される寄生ＭＯＳトランジスタ及びストリング選択トランジスタのしきい値電圧を増加させることによって、プログラムディスターブを防止できる不揮発性半導体メモリ装置のプログラム方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明の特徴によると、プログラムが禁止されたセルとプログラムされるセルとの間に形成された寄生ＭＯＳトランジスタ及びストリング選択トランジスタを通じた漏洩電流を遮断するための不揮発性半導体メモリ装置のプログラム方法が提供される。不揮発性半導体メモリ装置は、第１導電型（例えば、Ｐ型）の半導体基板に形成された第２導電型（例えば、Ｎ型）の第１ウェル領域と、この第１ウェル領域の内部に形成された第１導電型の第２ウェル領域と、この第２ウェル領域に形成された複数のストリングからなるメモリセルアレイであって、各ストリングは対応するビットラインに連結されたドレインを有する第１選択トランジスタ、共通ソースラインに連結されたソースを有する第２選択トランジスタ、そして、第１選択トランジスタのソースと第２選択トランジスタのドレインとの間に直列連結された複数のメモリセルで構成されたメモリセルアレイと、ストリングの第１選択トランジスタに共通連結された第１選択ラインと、ストリングの第２選択トランジスタに共通連結された第２選択ラインと、各ストリングのメモリセルに各々連結された複数のワードラインと、ストリングの各々に対応するビットラインに各々連結され、メモリセルアレイにプログラムされるデータビットを臨時に貯蔵するページバッファとを含む。プログラム方法においては、先ず、第２ウェル領域が接地電圧でバイアスされた状態で、ページバッファに貯蔵されたデータビットに従って、接地電圧及び電源電圧のうち、いずれか１つがビットラインに各々供給される。次に、第２ウェル領域がフローティング状態に維持されるように第２ウェル領域に印加される接地電圧が遮断される。このような条件下で、第２ウェル領域と共通ソースラインとの間のカップリングキャパシタンス及び第２ウェル領域と第１ウェル領域との間のカップリングキャパシタンスのうち、いずれか１つを通じて第２ウェル領域が接地電圧より低いカップリング電圧でバイアスされる。以降、フローティング状態の第２ウェル領域がカップリング電圧でバイアスされた状態で、ワードラインのうち、選択されたワードラインにプログラム電圧が供給され、非選択のワードラインにパス電圧が供給される。
【００１７】
このような方法によると、プログラムサイクルの間、キャパシタンスカップリングを利用して、第２ウェル領域をマイナス電圧でバイアスすることによって、寄生ＭＯＳトランジスタ及びストリング選択トランジスタのしきい値電圧が増加する。
【００１８】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。本発明によるＮＡＮＤ型フラッシュメモリ装置はポケットＰウェル領域に形成されたメモリセルアレイを含み、メモリ装置のプログラムサイクルは、ビットラインセットアップ区間、ウェルバイアスセットアップ区間、プログラム区間及び放電区間からなる。プログラムサイクルは定まった回数内で反復的に実行され、これは当業者には周知である。本発明によるＮＡＮＤ型フラッシュメモリ装置によると、ビットラインがページバッファに各々ロードされたデータビットに従って電源電圧及び接地電圧のうち、１つで充電されるビットラインセットアップ区間の後に、そして、プログラム区間の前に、ポケットＰウェル領域はフローティング状態でキャパシタンスカップリングによって短時間内にマイナス電圧でバイアスされる。ポケットＰウェル領域をマイナス電圧でバイアスすることによって、隣接したメモリセルの間の寄生ＭＯＳトランジスタ及びストリング選択トランジスタのしきい値電圧が増加する。これは寄生ＭＯＳトランジスタ及びストリング選択トランジスタを通じて流れる漏洩電流が遮断されることを意味する。結果的に、ストリング選択ラインに隣接したワードラインにプログラム電圧が印加される時に発生するプログラムディスターブだけでなく、寄生ＭＯＳトランジスタのターンオン現象によって発生するプログラムディスターブを防止できる。
【００１９】
図１は、本発明の第１実施形態によるＮＡＮＤ型フラッシュメモリ装置を示す構成図である。メモリ装置はメモリセルアレイ１００、行制御回路１１０、ページバッファ回路１２０、共通ソースライン制御回路１３０、そして、ウェルバイアス回路１４０を含む。メモリセルアレイ１００はポケットＰウェル領域内に形成され、ポケットＰウェル領域はＰ型半導体基板に形成されるＮウェル領域の内部に形成される。ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイはビットライン方向に分離された複数のメモリブロックで構成され、これは米国特許第５，５４６，３４１号に“ＮＯＮＶＯＬＡＴＩＬＥ  ＳＥＭＩＣＯＮＤＵＣＴＯＲＭＥＭＯＲＹ”の名称で開示されている。各メモリブロックは対応するポケットＰウェル領域に内部に形成される。便宜のために、ただ１つのメモリブロックに対応する構成要素だけを図１に示す。従って、図１のメモリセルアレイはメモリブロックに対応する。
【００２０】
図１を参照すると、メモリセルアレイ１００は列に沿って配列された複数のセルストリング又はＮＡＮＤストリング１２からなる。各セルストリング１２はストリング選択トランジスタＳＳＴｍ（ｍ＝０，１，２，．．．，ｉ）を含み、ストリング選択トランジスタＳＳＴｍのゲートはストリング選択ラインＳＳＬに連結される。各セルストリング１２は、又、接地選択トランジスタＧＳＴｍを含み、接地選択トランジスタＧＳＴｍのゲートは接地選択ラインＧＳＬに連結される。各セルストリング１２のストリング選択トランジスタＳＳＴｍのソースと接地選択トランジスタＧＳＴｍのドレインとの間には、複数のメモリセル又はフラッシュＥＥＰＲＯＭセルＭＣｎ（ｎ＝０，１，２，．．．，１５）が直列連結される。各セルストリング１２のＥＥＰＲＯＭセルＭＣｎの制御ゲートは対応するワードラインＷＬｊに各々連結される。各ストリング選択トランジスタＳＳＴｍのドレインは対応するビットラインＢＬｍに連結され、各接地選択トランジスタＧＳＴｍのソースは共通ソースラインＣＳＬに連結される。ストリング選択ラインＳＳＬ、ワードラインＷＬｊ、そして、接地選択ラインＧＳＬは行制御回路１１０に電気的に連結される。
【００２１】
行制御回路１１０は、プログラムサイクルのビットラインセットアップ区間、ウェルバイアスセットアップ区間、プログラム区間及び放電区間に従って、選択ラインＳＳＬ，ＧＳＬ及びワードラインＷＬ０〜ＷＬ１５の電位を制御し、これは詳細に後述される。ページバッファ回路１２０はビットラインＢＬｊに各々対応するページバッファを含む。リードサイクルの間、各ページバッファは選択されたセルからデータを感知する機能を実行し、感知されたデータは列パスゲート回路１５０を通じてデータ出力バッファ（図示しない）に伝達される。プログラムサイクルの間、各ページバッファは列パスゲート回路１５０を通じて入出力バッファから印加されるデータを臨時に貯蔵する機能を実行する。即ち、ページバッファはデータ感知及びラッチ機能を有する。
【００２２】
共通ソースラインＣＳＬは共通ソースライン制御回路１３０に連結される。共通ソースライン制御回路１３０は、プログラムサイクルの間、共通ソースラインＣＳＬの電位を制御し、これは詳細に後述される。ウェルバイアス回路１４０はＮウェル領域とポケットＰウェル領域にプログラムサイクルの各区間で必要な電位を共通する。ウェルバイアス回路１４０は、例えば、ＮＭＯＳトランジスタＭＮ１で構成される。ＮＭＯＳトランジスタＭＮ１のゲートは制御信号ＰＰＷＥＬＬＣＴＬを取り込むように連結され、ＮＭＯＳトランジスタＭＮ１のソースは接地され、ＮＭＯＳトランジスタＭＮ１のドレインはＮウェル領域とポケットＰウェル領域に共通に連結される。即ち、本発明の第１実施形態によるフラッシュメモリ装置は共通ウェルバイアス構造を有する。
【００２３】
図１の点線Ｂ−Ｂ’に沿って切る断面を示す図２を参照すると、Ｐ型半導体基板２００にはＮウェル領域２１０が形成され、このＮウェル領域２１０の内部にはポケットＰウェル領域２２０が形成される。ポケットＰウェル領域２２０にはＮ型のソース及びドレイン領域を有する浮遊ゲートトランジスタのメモリセル、ストリング選択トランジスタ、そして、接地選択トランジスタが形成される。Ｎウェル領域２１０とポケットＰウェル領域２２０はウェルバイアス回路１４０から提供されるＶｐｐｗｅｌｌ電圧で共通バイアスされる。ここで、ビットラインとポケットＰウェル領域との間にはカップリングキャパシタンスＣＣＢＬ−ＰＰＷＥＬＬと接合キャパシタンスＣＪＢＬ−ＰＰＷＥＬＬが存在する。共通ソースラインＣＳＬとポケットＰウェル領域２２０との間には接合キャパシタンスＣＣＳＬ−ＰＰＷＥＬＬが存在し、ポケットＰウェル領域２２０と半導体基板２００との間には接合キャパシタンスＣＰＰＷＥＬＬ−ＰＳＵＢが存在する。図２に示すキャパシタンス成分の等化回路を図３に示す。図３で、ビットラインＢＬとポケットＰウェル領域２２０との間のキャパシタンスＣＢＬ−ＰＰＷＥＬＬはカップリングキャパシタンスＣＢＬ−ＰＰＷＥＬＬ成分と接合キャパシタンスＣＪＢＬ−ＰＰＷＥＬＬ成分を合わせたものである。ポケットＰウェル領域２２０と半導体基板２００との間のキャパシタンスＣＰＰＷＥＬＬ−ＰＳＵＢはポケットＰウェル領域２２０とＮ型ウェル領域２１０が共通に連結されているので、Ｎウェル領域２１０と半導体基板２００との間の接合キャパシタンスに該当する。
【００２４】
図４は本発明の第１実施形態によるメモリ装置のプログラム動作を説明するための動作タイミング図である。以下、本発明の第１実施形態によるプログラム方法を、図を参照して、詳細に説明する。前述のように、プログラムサイクルは、ビットラインセットアップ区間、ウェルバイアスセットアップ区間、プログラム区間及び放電区間からなり、定まった回数内で反復的に実行される。説明の便宜のために、２つのビットラインＢＬ０，ＢＬ１を利用してフラッシュメモリ装置のプログラム方法を説明する。プログラムされるデータビット“０”，“１”がビットラインＢＬ０，ＢＬ１に対応するページバッファに各々ロードされたと仮定する。“０”データビットをラッチしたページバッファに対応するビットラインＢＬ０は選択ビットラインと呼び、“１”データビットをラッチしたページバッファに対応するビットラインＢＬ１は非選択ビットラインと呼ぶ。
【００２５】
ビットラインセットアップ区間の間、ストリング選択ラインＳＳＬには電源電圧ＶＣＣより高い第１パス電圧Ｖｐａｓｓが印加され、共通ソースラインＣＳＬには電源電圧ＶＣＣが印加され、接地選択ラインＧＳＬには接地電圧ＧＮＤが印加される。制御信号ＰＰＷＥＬＬＣＴＬが電源電圧ＶＣＣのハイレベルに維持されるので、Ｎウェル領域とポケットＰウェル領域はウェルバイアス回路１４０のＮＭＯＳトランジスタＭＮ１を通じて接地される。全てのワードラインＷＬ０〜ＷＬ１５には第１パス電圧Ｖｐａｓｓ１が印加される。そして、ビットラインＢＬ１は対応するページバッファにロードされたデータビット“１”に従って、電源電圧ＶＣＣに設定されるのに対して、ビットラインＢＬ０は対応するページバッファにロードされたデータビット“０”に従って、接地電圧ＧＮＤに維持される。ビットラインＢＬ１の電位が接地電圧ＧＮＤから電源電圧ＶＣＣに設定される時、ポケットＰウェル領域の電位がバウンシングされる。そのようにバウンシングされた電圧はウェルバイアス回路１４０のＮＭＯＳトランジスタＭＮ１を通じて接地電圧ＧＮＤまで低まる。
【００２６】
この実施形態において、第１パス電圧Ｖｐａｓｓ１はプログラム状態を有するメモリセル又はストリング選択トランジスタをターンオンするのに十分なレベルであり、次の数式を満足する電圧である。
【００２７】
【数１】
0004044760.tif 000002
【００２８】
ここで、Ｖｔｈはプログラム状態を有するメモリセルのしきい値電圧を示し、ＶＢＬはビットライン電圧を示し、Ｖｐａｓｓ２はプログラム区間で選択されないワードラインに印加される電圧（以降、“第２パス電圧”という）を示す。
【００２９】
ストリング選択ラインＳＳＬに第１パス電圧Ｖｐａｓｓ１を印加することによって、ビットラインＢＬ１に対応するストリング内のプログラムが禁止されるメモリセルのチャンネル領域が電源電圧ＶＣＣに十分にプリチャージされる。そして、ビットラインセットアップ区間の間、全てのワードラインＷＬ０〜ＷＬ１５に第１パス電圧Ｖｐａｓｓ１を印加することによって、同一のストリング（ビットラインＢＬ１に対応する）内の残りのメモリセルの前のプログラム状態に関係なく、いつも一定した昇圧電圧を得ることができる。
【００３０】
ビットラインセットアップ区間の後のウェルバイアスセットアップ区間では、ポケットＰウェル領域が共通ソースラインとポケットＰウェル領域との間のキャパシタンスカップリングを通じてマイナス電圧でバイアスされる。詳細に説明すると次のとおりである。制御信号ＰＰＷＥＬＬＣＴＬがハイレベルからローレベルに遷移され、ウェルバイアス回路１４０のＮＭＯＳトランジスタＭＮ１がターンオフされる。これはポケットＰウェル領域がフローティング状態に維持されることを意味する。この時、図４に示すように、共通ソースラインＣＳＬの電位が電源電圧ＶＣＣからカップリング誘導電圧としてのＶｃｓ１電圧（例えば、約１．４Ｖ）まで低まる。ここで、カップリング誘導電圧としてのＶｃｓ１電圧は、接地選択トランジスタＧＳＴｍの突き抜け現象（ｐｕｎｃｈ  ｔｈｒｏｕｇｈ）を防止するのに十分な電圧である。ポケットＰウェル領域の電位ＰＰＷＥＬＬは、共通ソースラインＣＳＬの電圧変化△Ｖに比例して、共通ソースラインＣＳＬとポケットＰウェル領域との間のキャパシタンスカップリングによって、カップリング電圧としてのマイナス電圧Ｖｆｉ（例えば、−０．１Ｖ又はそれ以下の電圧）に低まる。
【００３１】
ここで、Ｖｆｉ電圧は選択されたワードラインにプログラム電圧が印加される時、寄生ＭＯＳトランジスタをターンオフするのに十分なレベルである。又は、Ｖｆｉ電圧は選択されたワードラインにプログラム電圧が印加される時、ストリング選択トランジスタを通じた漏洩電流を遮断するのに十分なレベルである。この実施形態において、Ｖｆｉ電圧レベルは数２に示すように、共通ソースラインＣＳＬとポケットＰウェル領域との間のカップリング比によって決定される。
【００３２】
【数２】
0004044760.tif 000003
【００３３】
ポケットＰウェル領域がマイナス電圧Ｖｆｉでバイアスされるに従って、ソース−バルク（ポケットＰウェル領域）電圧ＶＳＢが電圧Ｖｆｉレベルほど増加する。従って、寄生ＭＯＳトランジスタのしきい値電圧及びストリング選択トランジスタのしきい値電圧が、数３から分かるように、増加された電圧ＶＳＢに比例して増加する。
【００３４】
【数３】
0004044760.tif 000004
【００３５】
図４に示すように、ストリング選択ラインＳＳＬの電圧は、ポケットＰウェル領域が十分にマイナス電圧でバイアスされる時まで、第１パス電圧Ｖｐａｓｓ１に維持される。これはポケットＰウェル領域がキャパシタンスカップリングによってマイナス電圧に低まる時、プログラム禁止チャンネルの電圧又は“１”データビットに対応するストリングのチャンネル電圧がキャパシタンスカップリングによって低まることを防止するためである。ストリング選択ラインＳＳＬの電圧がウェルバイアスセットアップ区間で電源電圧ＶＣＣになる時、ビットラインＢＬ１とそれに対応するストリング１２は電気的に絶縁される。即ち、ビットラインＢＬ１に対応するストリング１２はフローティングされる。
【００３６】
続いて、実質的なプログラム動作が開始されると、選択されたワードライン（例えば、ＷＬ１５）にはプログラム電圧Ｖｐｇｍが印加され、選択されないワードラインＷＬ０〜ＷＬ１４には第２パス電圧Ｖｐａｓｓ２が印加される。ビットラインＢＬ０及び選択ワードラインＷＬ１５によって規定されたフラッシュＥＥＰＲＯＭセルＭＣ１５はＦ−Ｎトンネリング効果によってプログラムされる。前述のように、非選択ビットラインＢ１に対応するセルストリング１２がフローティングされるので、非選択ビットラインＢＬ１及び選択ワードラインＷＬ１５によって規定されたフラッシュＥＥＰＲＯＭセルＭＣ１５、即ち、プログラム禁止セルのチャンネル電圧は自己昇圧メカニズムによって、Ｆ−Ｎトンネリングを防止するのに十分な電圧まで昇圧される。
【００３７】
この時、ポケットＰウェル領域がマイナス電圧Ｖｆｉでバイアスされているので、選択されたワードラインの上の隣接したメモリセルの間に形成される寄生ＭＯＳトランジスタのしきい値電圧が、プログラム電圧Ｖｐｇｍより高まる。従って、寄生ＭＯＳトランジスタはターンオフされ（又は寄生ＭＯＳトランジスタを通じた漏洩経路が遮断され）、自己昇圧スキームに従って増加したプログラム禁止のメモリセルの昇圧されたチャンネル電圧は、損失なしに維持される。又、ストリング選択ラインの電圧が隣接したワードラインにプログラム電圧Ｖｐｇｍが印加されることに従ってバウンシングしても、ストリング選択トランジスタはシャットオフ状態に維持される。これはストリング選択トランジスタＳＳＴｍのしきい値電圧がポケットＰウェル領域にバイアスされたマイナス電圧に従って増加するためである。結果的に、寄生ＭＯＳトランジスタ及びストリング選択トランジスタを通じて流れる漏洩電流によるプログラムディスターブが防止される。
【００３８】
プログラム動作が完了した後、放電区間の間、ビットラインＢＬ０，ＢＬ１、ワードラインＷＬ０〜ＷＬ１５の電位が放電され、ページバッファが初期化される。そして、制御信号ＰＰＷＥＬＬＣＴＬが放電区間でローレベルからハイレベルに遷移するので、ポケットＰウェル領域及びＮウェル領域はウェルバイアス回路１４０のＮＭＯＳトランジスタＭＮ１を通じて接地される。この実施形態において、ポケットＰウェル領域はウェルバイアスセットアップ区間及びプログラム区間の間、フローティング状態に維持される。
【００３９】
本発明のＮＡＮＤ型フラッシュメモリ装置には自己昇圧スキームの代わりにローカル自己昇圧スキームが適用され得る。ローカル自己昇圧スキームは選択されたワードラインに連結された非選択メモリセルの意図しないプログラム、即ち、プログラムディスターブを防止するための他のプログラム禁止方法である。ローカル自己昇圧スキームを利用したプログラム禁止方法は、米国特許第５，７１５，１９４号に“ＢＩＡＳ  ＳＣＨＥＭＥ  ＯＦ  ＰＲＯＧＲＡＭ  ＩＮＨＩＢＩＴ  ＦＯＲ  ＲＡＮＤＯＭ  ＰＲＯＧＲＡＭＭＩＮＧ  ＩＮ  Ａ  ＦＬＡＳＨ  ＭＥＭＯＲＹ”の名称で、そして、米国特許第６，０６１，２７０号に“ＭＥＴＨＯＤ  ＦＯＲ  ＰＲＯＧＲＡＭＭＩＮＧ  Ａ  ＮＯＮ−ＶＯＬＡＴＩＬＥ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥ  ＷＩＴＨ  ＰＲＯＧＲＡＭ  ＤＩＳＴＵＲＢ  ＣＯＮＴＲＯＬ”の名称で開示されている。
【００４０】
ローカル自己昇圧スキームを利用したプログラム禁止方法においては、図６に示すように、選択ワードラインに隣接した２つの非選択ワードライン（以降、“ディカップルワードライン”という）に０Ｖの電圧が印加される。又は、図５に示すように、接地選択ラインの方向で選択ワードラインに隣接した非選択ワードライン（即ち、ディカップルワードライン）だけに０Ｖの電圧が印加される。この時、図７に示すように、他の非選択ワードラインに第２パス電圧Ｖｐａｓｓ２（例えば、１０Ｖ）が印加された後、選択ワードラインにプログラム電圧Ｖｐｇｍが印加される。このようなバイアススキームによって、自己昇圧されるセルトランジスタのチャンネルは選択されたワードラインに制限され、プログラムが禁止されたセルトランジスタのチャンネル昇圧電圧は、自己昇圧スキームを利用したプログラム禁止方法に比べて増加する。従って、プログラムが禁止されたセルトランジスタの浮遊ゲートとチャンネルとの間にＦ−Ｎトンネリングが発生しなく、その結果、プログラムが禁止されたセルトランジスタが初期の消去状態に維持される。
【００４１】
このようなローカル自己昇圧スキームもストリング選択ラインＳＳＬに隣接したワードラインに連結されたセルをプログラムする時、プログラムが禁止されたセルにプログラムディスターブが発生する問題点がある。又、同一のワードラインの上の隣接したメモリセルの間に形成された寄生ＭＯＳトランジスタがターンオンされるのに従って、プログラムが禁止されたセルにプログラムディスターブが発生する問題点を有する。このような問題点も本発明の第１実施形態によるプログラム方法によって防止できる。
【００４２】
図８は本発明の第２実施形態によるＮＡＮＤ型フラッシュメモリ装置を示す構成図である。第２実施形態によるメモリ装置は、メモリセルアレイ３００、行制御回路３１０、ページバッファ回路３２０、共通ソースライン制御回路３３０、そして、ウェルバイアス回路３４０を含む。メモリセルアレイ３００、ページバッファ回路３２０、そして、列パスゲート回路３５０は第１実施形態と同一であるので、詳細は省略する。
【００４３】
行制御回路３１０は、プログラムサイクルのビットラインセットアップ区間、ウェルバイアスセットアップ区間、プログラム区間及び放電区間に従って選択ラインＳＳＬ，ＧＳＬ及びワードラインＷＬ０〜ＷＬ１５の電位を制御し、これは詳細に後述される。共通ソースラインＧＳＬに連結された共通ソースライン制御回路３３０は、プログラムサイクルのビットラインセットアップ区間、ウェルバイアスセットアップ区間、そして、プログラム区間の間、共通ソースラインＣＳＬの電位がＶｃｓｌ電圧（例えば、約１．４Ｖ）に維持されるように制御する。
【００４４】
本発明の第２実施形態によるウェルバイアス回路３４０はＮウェル領域とポケットＰウェル領域にプログラムサイクルの各区間で必要な電位を別途に供給する。ウェルバイアス回路３４０は、例えば、ＮＭＯＳトランジスタＭＮ２及びインバータとして動作するＰＭＯＳ及びＮＭＯＳトランジスタＭＰ１，ＭＮ３で構成される。ＮＭＯＳトランジスタＭＮ２のゲートは制御信号ＰＰＷＥＬＬＣＴＬを取り込むように連結され、ＮＭＯＳトランジスタＭＮ２のソースは接地され、ＮＭＯＳトランジスタＭＮ２のドレインはポケットＰウェル領域に連結される。ＮＭＯＳ及びＰＭＯＳトランジスタＭＮ３，ＭＰ１は制御信号ＮＷＥＬＬＣＴＬによって共通に制御され、それの共通ドレインノードはＮウェル領域に連結される。即ち、本発明の第２実施形態によるフラッシュメモリ装置のＮウェル領域とポケットＰウェル領域が個別的にバイアスされる。
【００４５】
このようなウェルバイアス構造によるキャパシタンス成分を図９に示し、キャパシタンス成分の等価回路を図１０に示す。図９及び図１０から分かるように、ポケットＰウェル領域とＮウェル領域との間に、そして、Ｎウェル領域と半導体基板との間には各々接合キャパシタンス成分ＣＰＰＷＥＬＬ−ＮＷＥＬＬ及びＣＮＷＥＬＬ−ＰＳＵＢが存在する。図１０で、ビットラインとポケットＰウェル領域との間のキャパシタンスＣＢＬ−ＰＰＷＥＬはカップリングキャパシタンスＣＣＢＬ−ＰＰＷＥＬＬ成分と接合キャパシタンスＣＪＢＬ−ＰＰＷＥＬＬ成分を合わせたものである。
【００４６】
図１１は本発明の第２実施形態によるメモリセル装置のプログラム動作を説明するための動作タイミング図である。以下、本発明の第２実施形態によるプログラム方法を、図を参照して、詳細に説明する。前述のように、プログラムサイクルは、ビットラインセットアップ区間、ウェルバイアスセットアップ区間、プログラム区間及び放電区間からなり、定まった回数内で反復的に実行される。説明の便宜のために、２つのビットラインＢＬ０，ＢＬ１を利用してフラッシュメモリ装置のプログラム方法を説明する。プログラムされるデータビット“０”，“１”がビットラインＢＬ０，ＢＬ１に対応するページバッファに各々ロードされたと仮定する。“０”データビットをラッチしたページバッファに対応するビットラインＢＬ０は選択ビットラインと呼び、“１”データビットをラッチしたページバッファに対応するビットラインＢＬ１は非選択ビットラインと呼ぶ。
【００４７】
ビットラインセットアップ区間の間、ストリング選択ラインＳＳＬには電源電圧ＶＣＣより高い第１パス電圧Ｖｐａｓｓが印加され、共通ソースラインＣＳＬにはＶｃｓｌ電圧（例えば、約１．４Ｖ）が印加され、接地選択ラインＧＳＬには接地電圧ＧＮＤが印加される。ここで、Ｖｃｓｌ電圧は接地選択トランジスタＧＳＴｍの突き抜け現象を防止するのに十分な電圧である。制御信号ＰＰＷＥＬＬＣＴＬが電源電圧ＶＣＣのハイレベルに維持されるので、ポケットＰウェル領域はウェルバイアス回路１４０のＮＭＯＳトランジスタＭＮ２を通じて接地される。第２実施形態において、第１パス電圧電圧Ｖｐａｓｓ１は第１実施形態と同一の電圧である。
【００４８】
続いて、制御信号ＮＥＷＬＬＣＴＬが接地電圧ＧＮＤのローレベルに維持されるので、Ｎウェル領域はウェルバイアス回路３４０のＰＭＯＳトランジスタＭＰ１を通じて電源電圧ＶＣＣに連結される。全てのワードラインＷＬ０〜ＷＬ１５には第１パス電圧Ｖｐａｓｓ１が印加される。そして、ビットラインＢＬ１は対応するページバッファにロードされたデータビット“１”に従って、電源電圧ＶＣＣに設定されるのに対して、ビットラインＢＬ０は対応するページバッファにロードされたデータビット“０”に従って、接地電圧ＧＮＤに維持される。ビットラインＢＬ１の電位が接地電圧ＧＮＤから電源電圧ＶＣＣに設定される時、ポケットＰウェル領域の電位がバウンシングされる。そのようにバウンシングされた電圧はウェルバイアス回路３４０のＮＭＯＳトランジスタＭＮ２を通じて接地電圧ＧＮＤまで低まる。
【００４９】
ビットラインセットアップ区間の後のウェルバイアスセットアップ区間では、ポケットＰウェル領域がポケットＰウェルとＮウェル領域との間のキャパシタンスカップリングによってマイナス電圧でバイアスされる。詳細に説明すると次のとおりである。制御信号ＰＰＷＥＬＬＣＴＬがハイレベルからローレベルに遷移され、ウェルバイアス回路１４０のＮＭＯＳトランジスタＭＮ１がターンオフされる。これはポケットＰウェル領域がフローティング状態に維持されることを意味する。この時、図１１に示すように、制御信号ＮＷＥＬＬＣＴＬが電源電圧のハイレベルから接地電圧のローレベルに遷移する。この時、ポケットＰウェル領域の電位ＰＰＷＥＬＬは、Ｎウェル領域の電圧変化△Ｖに比例して、Ｎウェル領域とポケットＰウェル領域との間のキャパシタンスカップリングによってカップリング電圧としてのマイナス電圧Ｖｆｉ（例えば、−０．１Ｖ又はそれ以下の電圧）に低まる。
【００５０】
ここで、Ｖｆｉ電圧は選択されたワードラインにプログラム電圧が印加される時、寄生ＭＯＳトランジスタをターンオフするのに十分なレベルである。又は、Ｖｆｉ電圧は選択されたワードラインにプログラム電圧が印加される時、ストリングトランジスタを通じた漏洩電流を遮断するのに十分な電圧である。この実施形態において、Ｖｆｉ電圧レベルは数４に示すように、ポケットＰウェル領域及びＮウェル領域との間のカップリング比によって決定される。
【００５１】
【数４】
0004044760.tif 000005
【００５２】
ポケットＰウェル領域がマイナス電圧Ｖｆｉでバイアスされるに従って、ソースバルク（ポケットＰウェル領域）電圧ＶＳＢが電圧Ｖｆｉほど増加する。従って、寄生ＭＯＳトランジスタのしきい値電圧及びストリング選択トランジスタのしきい値電圧が、数３から分かるように、増加された電圧ＶＳＢに比例して増加する。
【００５３】
第１実施形態と同様に、図１１に示すように、ストリング選択ラインＳＳＬの電圧は、ポケットＰウェル領域が十分にマイナス電圧でバイアスされる時まで、第１パス電圧Ｖｐａｓｓ１に維持される。以降、ストリング選択ラインＳＳＬの電圧が電源電圧ＶＣＣになる時、ビットラインＢＬ１とそれに対応するストリング１２は電気的に絶縁される。即ち、ビットラインＢＬ１に対応するストリング１２はフローティングされる
【００５４】
続いて、実質的なプログラム動作が開始されると、選択されたワードライン（例えば、ＷＬ１５）にはプログラム電圧Ｖｐｇｍが印加され、選択されないワードラインＷＬ０〜ＷＬ１４には第２パス電圧Ｖｐａｓｓ２が印加される。ビットラインＢＬ０及び選択ワードラインＷＬ１５によって規定されたフラッシュＥＥＰＲＯＭセルＭＣ１５はＦ−Ｎトンネリング効果によってプログラムされる。前述にように、非選択ビットラインＢ１に対応するセルストリング１２がフローティングされるので、非選択ビットラインＢＬ１及び選択ワードラインＷＬ１５によって規定されたフラッシュＥＥＰＲＯＭセルＭＣ１５、即ち、プログラム禁止セルのチャンネル電圧は自己昇圧メカニズムによってＦ−Ｎトンネリングを防止するのに十分な電圧まで昇圧される。
【００５５】
この時、ポケットＰウェル領域がマイナス電圧Ｖｆｉでバイアスされているので、選択されたワードラインの上の隣接したメモリセルの間に形成される寄生ＭＯＳトランジスタのしきい値電圧がプログラム電圧Ｖｐｇｍより高まる。従って、寄生ＭＯＳトランジスタはターンオフされ（又は寄生ＭＯＳトランジスタを通じた漏洩経路が遮断され）、自己昇圧スキームに従って増加したプログラム禁止メモリセルの昇圧されたチャンネル電圧は損失なしに維持される。又、ストリング選択ラインの電圧が隣接したワードラインにプログラム電圧Ｖｐｇｍが印加されるに従ってバウンシングされても、ストリング選択トランジスタはシャットオフ状態に維持される。これはストリング選択トランジスタＳＳＴｍのしきい値電圧がポケットＰウェル領域にバイアスされたマイナス電圧に従って増加するためである。結果的に、寄生ＭＯＳトランジスタ及びストリング選択トランジスタを通じて流れる漏洩電流によるプログラムディスターブが防止される。
【００５６】
プログラム動作が完了した後、放電区間の間、ビットラインＢＬ０，ＢＬ１、ワードラインＷＬ０〜ＷＬ１５の電位が放電され、ページバッファが初期化される。そして、制御信号ＰＰＷＥＬＬＣＴＬが放電区間でローレベルからハイレベルに遷移するので、ポケットＰウェル領域はウェルバイアス回路３４０のＮＭＯＳトランジスタＭＮ２を通じて接地される。制御信号ＮＷＥＬＬＣＴＬは放電動作が終了する時まで、ハイレベルに維持される。この実施形態において、ポケットＰウェル領域はウェルバイアスセットアップ区間及びプログラム区間の間、フローティング状態に維持される。
【００５７】
本発明の第２実施形態によるプログラム方法が前述したローカル自己昇圧スキームを有するメモリ装置に適用される場合、ローカル自己昇圧を利用したプログラム方法を示す動作タイミング図を図１２に示す。このようなローカル自己昇圧スキームもストリング選択ラインＳＳＬに隣接したワードラインに連結されたセルをプログラムする時、プログラムが禁止されたセルにプログラムディスターブが発生する問題点を有する。又、同一のワードラインの上の隣接したメモリセルの間に形成された寄生ＭＯＳトランジスタがターンオンされるに従って、プログラムが禁止されたセルにプログラムディスターブが発生する問題点を有する。このような問題点も本発明の第２実施形態によるプログラム方法によって防止できる。
【００５８】
【発明の効果】
以上のように、本発明によれば、プログラムサイクルの間、キャパシタンスカップリングを利用してポケットＰウェル領域をマイナス電圧でバイアスすることによって、寄生ＭＯＳトランジスタ及びストリング選択トランジスタのしきい値電圧が増加する。その結果、寄生ＭＯＳトランジスタ及びストリング選択トランジスタを通じて流れる漏洩電流のよるプログラムディスターブを防止できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による不揮発性半導体メモリ装置を示す構成図である。
【図２】図１の点線Ｂ−Ｂ’に沿って切る断面図である。
【図３】図２のキャパシタンス成分を示す等価回路図である。
【図４】本発明の第１実施形態によるプログラム方法を説明するための動作タイミング図である。
【図５】ローカル自己昇圧スキームによるワードライン選択方法を示す図である。
【図６】ローカル自己昇圧スキームによるワードライン選択方法を示す図である。
【図７】本発明の第１実施形態によるプログラム方法を適用したローカル自己昇圧動作を示す動作タイミング図である。
【図８】本発明の第２実施形態による不揮発性半導体メモリ装置を示す構成図である。
【図９】図８の点線Ｃ−Ｃ’に沿って切る断面図である。
【図１０】図９のキャパシタンス成分を示す等価回路図である。
【図１１】本発明の第２実施形態によるプログラム方法を説明するための動作タイミング図である。
【図１２】本発明の第２実施形態によるプログラム方法を適用したローカル自己昇圧動作を示す動作タイミング図である。
【図１３】一般的な不揮発性半導体装置のアレイ構造を示す図である。
【図１４】従来技術のプログラム方法によるプログラムディスターブ現象を説明するための動作タイミング図である。
【図１５】図１３の点線Ａ−Ａ’に沿って切る断面図である。
【符号の説明】
１００，３００  メモリセルアレイ
１１０，３１０  行制御回路
１２０，３２０  ページバッファ
１３０，３３０  ＣＳＬ制御回路
１４０，３４０  ウェルバイアス回路
１５０，３５０  列パスゲート回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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