(57)【特許請求の範囲】
【請求項１】
広帯域赤外線画像を放射する装置であって、
a）  反射体層を支持する基板と；
b）  この基板の上方に基板によって支持されてなる放射器画素部材であって、
（i）加熱されると赤外線を放射する材料からなり、
（ii）基板の反射体層の上方に基板との間で空洞を形成するように配設されてなる放射器画素部材と；
c）  放射器画素部材に接続され、この放射器画素部材を加熱するように該部材に電流を選択的に流すための電気的接続手段とを有し；
d）  反射体層と放射器画素部材間の距離を選択して同調した光学空洞を提供し、２〜２０μｍの範囲内の波長帯の放射に対して放射器画素部材の最大の光学的放射率が得られるようにしたことを特徴とした装置。
【請求項２】
放射器画素部材は吸収特性を有する請求項１に記載の装置。
【請求項３】
放射器画素部材は吸収体層を含む請求項１に記載の装置。
【請求項４】
基板は半導体材料からなる請求項１に記載の装置。
【請求項５】
半導体基板上に配設された集積回路を有する請求項４に記載の装置。
【請求項６】
反射体層は赤外線反射体層である請求項５に記載の装置。
【請求項７】
電気的接続手段は集積回路を含む請求項５に記載の装置。
【請求項８】
放射器画素部材の材料は窒化チタンである請求項３に記載の装置。
【請求項９】
複数の放射器画素部材はアレイ状に配設される請求項１に記載の装置。
【請求項１０】
各放射器画素部材は吸収体層を含む請求項９に記載の装置。
【請求項１１】
基板は半導体材料からなる請求項１０に記載の装置。
【請求項１２】
集積回路が半導体基板上に配設されてなる請求項１１に記載の装置。
【請求項１３】
反射体層は赤外線反射体層である請求項１２に記載の装置。
【請求項１４】
電気的接続手段は集積回路を含む請求項１３に記載の装置。
【請求項１５】
放射器画素部材の材料は窒化チタンである請求項１０に記載の装置。
【請求項１６】
基板による放射器画素部材の支持は、基板から放射器画素部材を熱的に絶縁する手段を含む請求項１に記載の装置。
【請求項１７】
基板による各放射器画素部材の支持は、基板から放射器画素部材を熱的に絶縁する手段を含む請求項９に記載の装置。
【請求項１８】
放射器画素部材の上並びにレグの上に配設された電気抵抗材料からなるトレースを含み、さらにレグは基板に物理的、電気的に結合し、基板から放射器画素部材を熱的に絶縁することを容易にする請求項１に記載の装置。
【請求項１９】
集積回路は、画素アドレス指定信号と電圧信号と駆動電圧とを含む電気信号を基板の様々な部分へ経路指定するアドレス手段を含み、さらに、装置は、この電気信号を放射器画素部材に電気的に結合する電子制御手段を具備する請求項１４に記載の装置。
【請求項２０】
放射器画素部材の上並びにレグの上に配設された電気抵抗材料からなるトレースと、このトレースを介して制御された量の電流を駆動する手段とをさらに含み、レグは放射器画素部材を基板に物理的、電気的に結合し、基板から放射器画素部材を熱的に絶縁することを容易にする請求項１９に記載の装置。
【請求項２１】
電子制御手段は、複数の個別画素列群電気配線部にそれぞれ電気的に結合する画素デコーダ／マルチプレクサ選択回路と行イネーブルデコーダとを具備する請求項２０に記載の装置。
【発明の詳細な説明】
発明の分野
本発明は画像投射に関し、特に、密接してパッケージングされ且つ抵抗加熱される微細構造放射器から成り、それらの放射器を駆動するために相対的に少ない量の電力しか必要としないアレイからの赤外線（ＩＲ）画像投射に関する。放射輝度の低い宇宙空間背景をシミュレートするために、微細構造アレイは極低温で動作し、また、地上固定背景に対しては室温で動作する。
発明の背景
ＩＲプロジェクタアレイ技術がめざす第１の目標は、動作中に相対的に小さな電力しか必要としない放射率の高い構造を製造することである。広いダイナミックレンジが可能なＩＲシーンプロジェクタを得る一般的な方式の１つは抵抗器アレイである。
通常ＩＲスペクトル中の放射線を投射するために設計されたアレイは、電子駆動回路に結合する多数の個別の画素構造を有する。特定の光学系の必要条件に適合するように、広範囲にわたる画素サイズやピッチを伴ったアレイを製造できる。従来の技術の代表的なアレイは９６個の画素を有すると考えられ、短波長ＩＲ（ＳＷＩＲ）から長波長ＩＲ（ＬＷＩＲ）にわたる波帯で動作する。所望の波長に合わせて、あるいは動的放射クラッタシーンを生成する又は地球の上部大気の条件をシミュレートした背景に対して複数の互いに無関係に動くターゲットを生成するなどの投射の目的に合わせて、アレイを最適化しても良い。所望の用途のコリメータ光学系及び視野（ＦＯＶ）の条件を考慮して、画素を変形することにより、アレイの熱特性と電気的特性の変化を実現できる。
熱放射投射素子の重要なパラメータは熱時定数「Ｔ」として知られており、加熱された素子とその素子と関連する基板との間の熱コンダクタンスをＧとし、加熱される素子の熱質量をＣとするとき、この熱時定数は「Ｔ」＝Ｃ／Ｇにより定義される。動的ＩＲシーンを表示するために必要な高速性能を得るためには、画素は短い熱時定数を有していなければならない。すなわち、プロジェクタが動作するフレーム速度の何分の一かである熱時定数を示す設計であれば良い。ミリ秒の持続時間の熱時定数が与えられれば、画素ごとに何ミリワットの電力を使用して放射輝度の高いシーンを表示するために、画素を周囲温度より数百度高い温度まで加熱しなければならない。ところが、アレイ中の隣接する画素の間の漏話を制限するためには、隣接する画素と、画素と関連する基板との熱絶縁を維持しなければならない。
アレイの電子回路に依存して画素温度を制御すると共に、フレーム更新から次の更新まで温度を維持して、画素フリッカを減少させる。従来よりＩＲアレイと並んで、ＣＭＯＳ電子アドレス指定回路や製造技法の近年の進歩の結果、電子回路が関連する画素放射器の下方に配設された２レベルＩＲアレイ構造が得られており、これにより、画素がＩＲアレイのほぼ全面を覆うという高いフィルファクタを実現できる。
引例としては、英国特許第ＧＢ−Ａ−２２７４９４３号、世界特許第ＷＯ−Ａ−９３２６０５０号及びＤ．Ｒ．Ｓｔａｕｆｆｅｒ他の「Ｔｈｅｒｍａｌ  ｓｃｅｎｅ  ｐｒｏｊｅｃｔｏｒｓ  ｕｓｉｎｇ  ｍｉｃｒｏｅｍｉｔｔｅｒｓ」（１９９１年１１月刊Ｏｐｔｉｃａｌ  Ｅｎｇｉｎｅｅｒｉｎｇ第３０巻第１１号の１６６４ページ）が挙げられる。
発明の概要
本発明のＩＲシーンプロジェクタアレイの高性能、低電力という特徴は、抵抗加熱される微細構造放射器が小さな電力しか必要とせず、フィルファクタは高く且つ放射率も高いことに起因する高い放射効率によって得られる。さらに、本発明では、製造に際して低温の基板と高温の材料を使用するため、広いダイナミックレンジにわたって応答を示す。
アレイは支持レグで懸垂される２レベルアーキテクチャで動作するので、経路の熱漏れは非常に少なく、また、アレイの電子回路はアレイの下方のコンパクトに且つ効率良く配設されているために、高いフィルファクタが得られる。
真空環境で、熱コンダクタンスの低い材料を使用しているので、アセンブリ全体は熱遷移から絶縁される。光学空洞が同調されるように設計されており、また、アレイの光学的特性を最適化するように放射器と特殊膜を慎重に選択しているため、その結果、高い光学的放射率が得られる。
本発明の低温動作特性は、抵抗器、画素膜及び電子素子を慎重に選択することによって実現される。
放射器抵抗器は以下のことにより広い動作温度範囲を有する。すなわち、熱抵抗係数（ＴＣＲ）をケルビン温度で２０〜６５０度の範囲と負の低い値にすると、電流により駆動される投射駆動モードに理想的に適合し、約４０ｋオームの画素抵抗は低い電流レベルで最適の加熱を行い、また、放射器材料は約１ｋオーム／平方の抵抗を有し、そのため、小さな画素形状にはめ込める４０平方のジグザグパターンを使用することができる。熱に関する放射器の設計は低温、すなわち、窒化シリコン膜を考慮しており、有効高温コンダクタンスを５０％低下させる低温ヒートシンクの実現と、温度従属時定数に合わせた画素構成の事前調整を考慮している。
熱コンダクタンスは放射輝度の減衰を規定し、加熱電力は放射輝度の増加を制御し、融通性に富む構成は広範囲の時定数に対応し且つ再生されない電流ドループは５分後に１パーセント未満しか測定されないので、画素はミリ秒の応答時間を有し、「フリッカ」はない。画素の電界効果トランジスタ（ＦＥＴ）は、放射硬化（ラドハード）ＲＩＣＭＯＳ電子素子の使用によるすぐれた低温特性の恩恵を受け、ＦＥＴのコンダクタンスは２０ケルビン度で２倍改善され、キャリアのフリーズアウトは性能に影響を及ぼさない。画素時定数は、アレイを基板に結合する支持レグの長さを変えることにより調節可能である。
非常に高速の速度性能を達成するために、各放射器画素にコリメート用マイクロレンズアセンブリを結合することにより、放射器をさらに小型にし、その結果、１００％のフィルファクタをシミュレートしつつ、同じ熱コンダクタンスに対してより短い時定数を得ることができる。また、マイクロレンズはより小さな放射器の使用が可能になるので、画素の熱応答時間は短縮され、フレーム速度の増加につながる。
支持された状態の放射器の下方にハイブリッド化画素駆動用電子素子を支持し、ほぼ室温で動作することができる２レベルアーキテクチャは従来の技術と比較して著しい改善を示し、この最新ＩＲシーン投射技術の新たな反復形態を表わしている。
【図面の簡単な説明】
図１は、Ａで本発明の２レベル放射器画素の斜視図を示し、単一の放射器画素と関連する電気回路の概略図を示す。
図２は、本発明による放射器画素の一実施形態の計算上の放射器画素温度勾配のグラフ表示である。
図３は、画像生成装置と、ドライバと、カメラと、表示装置とに結合するシーンプロジェクタアレイの機能素子を示す流れ図である。
図４は、マイクロレンズアセンブリに結合する放射器画素アレイを介して駆動され且つ部分展開横断面図で示される放射器画素アレイを有し、画像を投射するのに適する光学系の立面図である。
図５は、本発明の放射器画素アレイと関連する電子アドレス指定回路の平面図である。
図６は、本発明のアレイで使用される放射器画素を製造するための基本シーケンスを示す流れ図である。
図７は、２ミル画像のフィルファクタが１５％のときと、５０％のときの走査型電子顕微鏡による２枚の顕微鏡写真を示す。
図８は、主としてアレイ中の「死滅」画素を測定する、本発明に従って製造された所定のアレイにおける電流のアレイマップである。
図９は、本発明に従って製造された１つの画素の斜視図と、個々の画素電子回路の概略電気回路図と、本発明に従って製造されたアレイの一部に関するＣＭＯＳ画素電子回路の概略電気回路図とを示す。
図１０は、本発明の電子アドレス指定回路を概略図で示す。
図１１は、放射器画素を支持し、電気的に結合し且つ基板から熱絶縁するために本発明と共に使用可能である「バスケット」接点の側面横断面図である。
図１２は、放射器画素を支持し、電気的に結合し且つ基板から熱絶縁するために本発明と共に使用可能である「プラグ金属」接点の側面横断面図である。
図１３は、本発明のアレイを試験するために使用可能である放射器試験ステーションの側面横断面図である。
図１４は、本発明に従って製造されたアレイのピーク放射器値の時限測定値と時間（ミリ秒単位）との関係のグラフ表示である。
図１５は、画素温度の代表的なＦＥＴ制御と、本発明に従って製造された代表的な画素の電流と電圧の関係とを示す２つのグラフである。
図１６ａ）〜図１６ｃ）は、本発明と共に使用可能である画素抵抗器の構成の平面図である。
好ましい実施形態の説明
図１Ａを参照すると、本発明の２レベルＩＲアレイ１０のアーキテクチャと関連する１つの放射器画素１２を示しており、加えて、図４にさらに示すように、離間した支柱２１に装着されて、各放射器画素１２から発射された放射を集束するコリメート用マイクロレンズアセンブリ２０の使用状況を示す。アレイ１０は、典型的には、基板１６上に位置する関連した放射器画素駆動電子回路１４の上方にそれぞれ少なくとも１つのレグ１８により支持され且つその駆動回路１４に電気的に結合されている複数の放射器画素１２から構成される。画素１２の一実施形態は、窒化シリコン薄膜２４の上にパターニングされたジグザグの抵抗素子２２を構成しており、抵抗素子２２は、レグ１８に沿って基板１６に至る導電トレース２６と、基板上の、この画素をアレイ１０のその他の放射器画素１２と協働して急速にアドレス指定し、それにより、画像を表わす放射を投射できるように適切に接続された適切な電気的カップリング（図１Ｂに示す）とによって、駆動電子回路１４に電気的に結合している。レグ１８は窒化シリコン又は高い熱絶縁性を表わす他の材料で形成されても良い。
駆動電子回路１４は放射器に結合し、トレース２６は、前述のように、放射器画素１２に電気的に結合して、懸重された放射器画素１２を駆動する。アレイ１０の動作中、駆動電子回路１４は各放射器画素１２の温度を制御し、維持する。この回路１４は、アレイ１０を核放射線試験環境の中で使用できるようにするために、放射線硬化されたＣＭＯＳ半導体回路素子から構成されているのが好ましい後述のＣＭＯＳアドレス指定電子回路５０を含む。図５に示すように、アレイ１０の周囲には、複数の列群電子回路３６と、少なくとも１つの行デコーダ３８と、画素デコーダマルチプレクサセレクタ回路４０とから構成され、表示技術では良く知られているように（Ａ．Ｐ．Ｐｒｉｔｃｈａｒｄ及びＳ．Ｐ．ＬａｋｅのＰｒｏｃ．ＳＰＩＥ  １９９４，１８２〜１８８ページを参照）、発射された放射の画像を生成するために個々の放射器画素１２を適切に起動するアドレス電子回路５０がある。デコーダ３８とマルチプレクサ３７は画素パストランジスタ３１をターンオンすることにより、熱絶縁された放射器画素１２と直列に電気接続している駆動ＦＥＴ３３のゲートにアナログ温度等価電圧を印加させる。図５は、アレイパッケージ５０の中に実装された２５６×２５６素子ダイの電気的画素レイアウトの概略図を示す。
アレイ構造の重要な面は基板アドレス電子回路５０である。画素レベルのアドレス電子回路５０は２つの主要な機能を実行する。アドレス電子回路５０は、投射すべき画像が与えられたときにアドレス線を使用して適正な画素を選択するために使用され、その後、フリッカを回避すべく、アドレスフレーム間の画素に書込まれたアナログ温度値を維持するために使用される。行アドレス信号と列アドレス信号は画素レベルのパストランジスタ３１を選択し、パストランジスタ３１はパワーＦＥＴ３３のゲートへアナログ温度信号を伝送し、パワーＦＥＴ３３は画素抵抗器２２を通って流れる電流を制御する。パワーＦＥＴ３３の大きさは画素を通る電流の量を決定し、また、画素の熱コンダクタンスと組合わせられて、極低温基板と放射器画素との画素温度差を規定する。放射器抵抗器２２は、Ｖｄｄ線３４に接触するバイアと、駆動ＦＥＴ３３に接触するバイアとの基板１６のレベルに至る２つのバイアを介して、アドレス電子回路５０に接触している。抵抗器２２及びＦＥＴ３３は、抵抗器とＦＥＴの大きさを適正に選択することにより十分なパワーを供給することによって、画素の温度及び速度範囲に適合するように設計されている。代表的な用途においては、画素加熱効率が高いため、十（１０）ミクロン×五（５）ミクロンのＦＥＴゲート寸法で、十分に数百度の温度上昇が得られる。２ミル平方の小ささに製造できる画素セルの中に全てのセル電子回路１４は容易に収納される。
各放射器画素１２の下方にあるセル電子回路１４はサンプルホールド回路と、駆動トランジスタとを含む。入力線を減らすために、アレイの周囲にモノリシックデジタルデコーダと、アナログバッファドライバとが配置されている。放射器画素から成る５１２×５１２アレイの場合、アレイはアドレス速度に応じて複数の列群に編成される。通常のアドレス時間は画素ごとに一（１）マイクロ秒である。三十（３０）ヘルツで動作するアレイでは、八（８）つの列群で必要な速度が得られる。従って、８つのアナログ温度信号がデジタルアドレス線を使用してアレイ全体へ導かれて行くことになる。９つのデジタル線は５１２の行のうち１つの行を選択し、６つのデジタル線は８つの並列温度信号を適切な列群へ誘導する。５１２×５１２画素のアレイ全体は毎秒三十（３０）フレームでアドレス指定されるように設計されている。各画素は１マイクロ秒でアナログ信号を読取り且つその値をサンプルホールド回路に記憶する。アレイダイの大きさは様々であるが、３．５ミルの画素の場合、アレイの大きさは１．９インチ×１．９インチであり、４インチの半導体ウェハ１６に適合する。アレイサイズが大きいにもかかわらず、電流の均一性は±二・五パーセント（２．５％）以内にあり、機能しない画素は０．７％未満であった。
駆動ＦＥＴ３３に対するゲート電圧は画素電流と温度を確定する。温度情報を含むこのアナログ信号電圧は、画素ホールドコンデンサ３５によって駆動ＦＥＴ３３のゲートに維持される。極低温では、ホールドコンデンサ３５は数十分の時間にわたり１パーセント未満のドループを発生させるのに十分な長さだけ電荷を蓄積し、より速いフレーム速度においてはドループはより少なくなることがわかった。望ましくない画素温度変化の原因の１つは、ホールドコンデンサ３５の底板で電流誘起電圧が変化し、それにより、ゲート電圧が初めに画素に書込まれた値から変化したときに起こる。これは、アレイが大きな電流を搬送しているときに最も重大であり、そのような事態は、アレイの広い領域が高温で動作している場合に起こる。この影響を最小限に抑えるために、Ｖｓｓ、すなわち、接地戻り線を第１の金属と第２の金属の双方に設けることにより、接地戻り線のコンダクタンスを最大にした。加えて、線路を水平方向と垂直方向に十字交差させた。バイアは双方の層を接続するが、図示はされていない。この設計変更は電流経路を二次元シートに分布させる。これは、シーンによって決まる温度変化を減少させ且つアレイ温度の均一性を維持する上で重大であった。
温度変化の第２の原因は、アレイ中のＶｄｄの降下である。この問題を修正するために、Ｖｄｄの変化が電流の変化を発生させず、従って、温度変化が最小となるように、アレイがドライバＦＥＴ３３を飽和状態で動作させるべく設計した。
アレイ１０を介して搬送されるべき画像により要求されるフレーム時間で個々の画素１２をアドレス指定するためには、いくつかの画素を並行してアドレス指定しなければならない。たとえば、１２８×１２８アレイを動作させる場合、行デコーダ３８に対する７つの入力と、列群デコーダ３６からの４つの入力とによって場所が確定される８つの画素へ、８つの列アナログ信号が同時に経路指定される。駆動ＦＥＴ３３のゲートのコンデンサ３５がフレーム速度と比べて長い放電時定数を有するように保証することによって、フリッカの少ない動作が得られる。
極低温で実施された試験に基づけば、５１２×５１２アレイのチャネルごとのアドレス時間は約３００ナノ秒であった。すなわち、２００Ｈｚのフレーム速度で動作する５１２×５１２アレイの場合には、３２のアナログチャネルで必要なアクセス時間が得られる。ビデオフレーム速度がより遅い構成では、アナログチャネルの数と、対応する外部並列駆動線を８まで減らすことができる。
用途によっては、アレイ１０の性能を向上させるために、マイクロレンズアセンブリ２０（図４）を使用しても良い。一実施形態では、マイクロレンズ２０はＳｉウェハをプラズマエッチングでエッチングングすることにより製造される。レンズは３つの個別のマスクレベルを重ね合わせることによって形成されるが、各マスクレベルは先行するレベルの２倍の工程を含むため、工程の総数は２nとなる。放射器とレンズの間隔を適切に（〜２−５ミクロン）とるために、レンズウェハ上に２ミルの高さの独立支柱２１を電気めっきするのが好ましい。後に放射器ダイに接合する際の準備段階として、支柱の上部に薄膜はんだをスパッタ蒸着する。レンズ２０からアレイ１０への物理的アセンブリは、図示されてはいないが、約二（２）ミクロンのアライメント許容差を示す装置であるＩＲアライナを使用して、レンズダイと放射器ダイを１ミクロン以内の精度でアライメントすることにより行われる。それら２つのダイを近接させ、ＩＲアライナでアライメントし、薄膜ヒータ（図示せず）によって、基板の上部の温度を摂氏約２５０度に上昇させて、適切なはんだ流動条件を達成する。
代表的な画素構成の変形としては、特定の光学系の必要条件に適合するように、広範囲の画素サイズとピッチを伴ってアレイを製造することができる。３．５ミルのピッチで画素を含む５１２×５１２アレイは、離れたターゲットパターンを大型コリメーティング光学系に対してビデオフレーム速度までの速度で表示するのに有用である。図７は、１５％のフィルファクタを有する２ミルピッチのアレイを表わす走査型電子顕微鏡（ＳＥＭ）の顕微鏡写真を図７Ａで示し、５０％のフィルファクタを有するアレイを表わす顕微鏡写真を図７Ｂで示す。図７Ａの１５％のフィルファクタをもつアレイは２００Ｈｚのフレーム速度が可能であり、一方、図７Ｂの５０％のフィルファクタをもつアレイは約六十（６０）Ｈｚのフレーム速度が可能であって、それぞれが同じ熱コンダクタンスを有する。レグ１８の長さはフィルファクタが５０％のアレイでは８ミクロン、フィルファクタが１５％のアレイにおいては３０ミクロンであるのが好ましい。一実施形態では、空間分解能を向上させるために、画素は疑似六角形の形状を描くように配列されており、基板と１つの電気接点を共用し、そこで、導電線路３４に電圧（Ｖｄｄ）を供給する駆動バス（図１６ｃ）に電気的に接合している。基板１６は放射器画素１２の高さから約１〜２ミクロン低い位置にあり、複数の導電トレースと、Ｖｄｄ３４と、画素アドレス線３０と、信号電圧線３２とを含む。画素アドレス線３０の一部は基板１６上の、トランジスタラッチ回路３１（図１Ｂに破線で示す）の上に配設される電気接合パッドを形成している。図１６ｃは、２msecの熱時定数を有する２ミルピッチ放射器の拡大図である。
各画素１２は、画素の光学的特性を維持し且つ画素が基板１６と熱接触しないように保証するために、０．数ミクロン以内の凹凸しかない相対的に平坦な上面を有する。処理中、各画素の上面の平坦な形態を維持するのが好ましく、本発明においては、薄膜製造工程に固有の薄膜ストレスを慎重に観測し且つ制御することにより、この平坦さを維持する。
通常の放射器製造工程：大半の放射器構造１０は窒化シリコン（Ｓｉ3Ｎ4）膜６２から形成されている。それらの膜は、基板１６と放射器１２との熱接触を最小にさせるレグ１８を形成する材料の大部分をも成している。一実施形態では、膜６２の中にジグザグ形の抵抗器２２が埋設されている。極低温での動作の場合、そのような抵抗器材料は低いＴＣＲを有し、アレイ１０を処理する際に使用する犠牲エッチング材料に対して耐性を示し且つ数百オーム／平方程度の面積抵抗を有しているべきである。スパッタＴｉＮｘはこの基準に適合する膜の１つである。蒸着中の窒素含有量を変化させることと、後述する蒸着後の熱処理工程とにより、狭い範囲内で膜の組成を変えることができる。
放射器画素に関して、周囲に駆動電子素子１４を含む基板１６の上に犠牲層６０をそれぞれ蒸着し、且つパターニングすることから成る基本製造工程を図６に示す。次に、犠牲層６０の上に窒化シリコン膜６２と、単一抵抗器膜２２の層を交互に蒸着し、パターニングする。抵抗器２２に好ましい材料はＴｉＮｘであるが、これは、通常金属から形成されている基板トレースと接触する。最終製造工程では、適切なエッチングング剤によって犠牲層６０を除去して、自立するマイクロブリッジ型懸垂放射器画素１２を形成する。
通常のダイ処理工程：半導体ウェハ上に完全なアレイ構造を製造するのに先立って、基板上にポリイミドから成る薄い一時パシベーション層を設けて、「ダミー」抵抗器を設置し、この抵抗器を試験のために基板の電子回路に電気的に結合する。試験は単に基板が機能するか否かを指示するだけであり、従って、動作していない基板でそれ以上の労力を処理に費やすことはないので、現時点では、欠陥が存在する可能性のある基板の電子回路の修理は助長されない。試験プロセスの後に、ポリイミドを除去し、試験によって基板が動作していたと指示されれば、本発明に従って本発明をさらに処理する。試験プロセスにポリイミドを選択したのは、ポリイミドが電気絶縁性を有し、熱コンダクタンス特性が低く、応用しやすく且つ周知のエッチングング剤によって完全に除去されると共に、ダミー抵抗器から基板へ電流を搬送するためにポリイミド層の中にメタライズバイアを製造するのが比較的容易だからである。以後の処理に備えて欠陥を取り除くことができるように、ダイシング工程を開始する前に、ウェハレベルでダイを電気的に試験する。次に、ウェハから個々のアレイを切り取る。その後、切り取ったウェハ１０を排気パッケージ又は極低温デューアの中に実装するのが好ましい。ウェハレベルでのダイの電気的試験は、一度に１つの画素をアドレス指定し且つ試験すべき画素がオン／オフされている間にアレイ１０により取り出される電流を測定することにより実行される。図７に示すように、試験アレイのダイごとに電流のマップを生成しても良い。通常、測定はＦＥＴが飽和領域で動作している状態で行われるため、マップは主に「死滅」画素とＦＥＴ電流の均一性を表わす尺度である。死滅画素の数は完成後のアレイの性能に寄与する主な要因である。多くの場合、死滅画素は、画素に電流を供給する基板メタライズ線路３０，３２，３４の間の電気的短絡によって発生する。それらの短絡回路はどの列画素をも欠陥画素にしてしまう影響を生じる可能性がある。死滅画素の第２の原因は、電流が放射器抵抗器２２に到達できないことである。この種の欠陥の通常の原因は、エッチング段階の間に悪影響を受け、切断されてしまった抵抗器の開きであるか、又は抵抗器２２と基板の電子素子１４との電気的接触が悪くなることが原因になるであろう。
アレイの均一性及び欠陥に関する電気的測定：上記の種類の欠陥が観測されたとき、それらの欠陥は、行及び列の故障を伴う１００のダイのうちわずか５つに限られていた。アレイの品質を良く表わす尺度は、平均電流から２０パーセントを越えて外れた電流を有する画素の数である。ダイの中には、１６０００個の画素のうち１つしか死滅画素をもたないものもある。大半のダイについて、画素電流の標準偏差は３から５パーセント範囲であった。
観測した５１２×５１２アレイにおいては、平均電流流れは３パーセントの標準偏差を伴って、１４７マイクロアンペアと測定された。そのようなアレイの２６２１４４個の画素のうち、１９１９個（すなわち、わずか０．７％）が標準偏差範囲から外れており、死滅していたのは全体の画素の中の８９５個（０．３％）であった。残った死滅画素は１つの列と、２つの行の中に含まれていた。尚、このレベルの画素故障は十分に高画質の画素を生成しうるものである。
光学的な構成の利点は、光学的にも一様であるジグザグ形の抵抗器２２に対して抵抗の高い材料を使用することにより得られる。前述のように、窒化シリコンを使用しているため、熱絶縁特性にすぐれ且つ周知の半導体処理技法に従っているので、フィルファクタを非常に高くすることができる。また、ギャップを同調可能な構造を使用しているため、各画素は、ギャップ間隔の関数である放射を投射できる。
代表的には、赤外線シーンプロジェクタを使用して、赤外線感知ハードウェアシステムを試験し、所望の所定の人工シーンに対する動的応答をシミュレートすることができる。多くの場合、それらの試験は赤外線感知ハードウェアの実際の現場での試験に代えて実施でき、従って、試験コストを相当に節約できる。文献から、赤外線シーンプロジェクタアレイによる方法をいくつか利用できる。本発明者は多くの種類のＩＲシーンプロジェクタ技術を調査し、抵抗加熱型赤外線シーンプロジェクタ技術は最も大きな融通性を提供し、周知の方法の中では最も高い性能であるが、２レベル窒化シリコン画素１２のマイクロブリッジ構造は高い放射輝度出力と、少ない電力消費との最良の組合わせであると感じている。後に挙げた種類では、この技法を使用して５１２×５１２の寸法の非常に大型のアレイを製造することができる。
繰り返すと、マイクロブリッジ構造は、標準のＩＣプロセスを使用してアドレス指定電子素子の上面にモノリシックに製造された窒化シリコンマイクロブリッジであるのが好ましい。電子読出し素子は、たとえば、ＣＭＯＳ，ＴＦＴ，ＢｉＣＭＯＳ，バイポーラ，ＧａＡｓデバイス，ＳＯＩデバイスなどのいくつかのデバイスの中の１つであれば良い。一実施形態で使用される特定のデバイスはＣＭＯＳデバイスを使用しており、その場合、放射面がスペースの関係で電子読出し素子と競合しないように、マイクロブリッジ画素１２は各画素の電子読出し素子の上方に懸垂されている。従って、フィルファクタが非常に高い構成を得ることができ、３．５ミルピッチの構成では、この構造を使用して８９％のフィルファクタが得られるであろう。マイクロブリッジ画素１２を構成する窒化シリコン材料によって、マイクロブリッジとシリコン基板との間の熱コンダクタンスを非常に低くすることもできる。この熱絶縁特性は、２５００００個を越える画素が一度にターンオフされるような面積の広いアレイでは特に重要である。通常の実施形態は画素ごとに０．１μＷ／Ｋの電力条件を有していて良く、隣接する画素のクロスカップリングはほとんど存在しない。真空で動作するとき、隣接する画素が共用する接点はシリコン基板への電気的接点のみであり、シリコン基板はヒートシンクとして作用するので、クロスカップリングの量は実質的に零である。マイクロブリッジの薄い横断面しか隣接する画素にさらされないので、放射カップリングも非常に少ない。
犠牲層
真空にしておかないと、（気体分子のブラウン運動を経て）空気のコンダクタンスがマイクロブリッジの熱漏れを約２倍の大きさにしてしまうおそれがあるので、マイクロブリッジ画素構造１２の熱絶縁はデバイスを真空中で動作させることによって助けられる。図６でわかるように、構造を製造するとき、犠牲層の上に構造を形成するのが好ましい。工程の終了時に、犠牲層を除去して、構造をシリコン基板１６から熱絶縁する。ここで示す構造の犠牲層としていくつかの異なる膜を使用しうることは当業者には明らかなことである。
二酸化シリコンは、本発明で犠牲層として使用される、一般に知られ、使用されている誘電体層である。この材料は、周知の湿式エッチング技法によりＨＦに基づく化学作用を利用して除去できるであろう。犠牲層の側方エッチ速度を容易にするために、マイクロブリッジと犠牲層との間に他のエッチ加速層を追加しても良い。この構造の犠牲層として、構造をアンダカットするために酸素プラズマを使用してエッチングできるポリイミドを使用しても良い。そのような乾式エッチ工程の結果、はるかに選択性が高く且つ損傷は少ない構造が製造される。
熱絶縁レグ
面積の広いアレイの場合、これまで説明した構造の熱絶縁機能をいくつかの面で向上させても良い。第１に、熱コンダクタンスを減少させるために、レグ構造を薄くしても良い。レグ１８の厚さをどの程度に制限するかは、使用される材料の機械的強さによって決まる。レグ１８の構造があまりに薄いために構造のゆがみ又は湾曲が生じた場合には、空洞２３は重大な性能の一部を失い、マイクロブリッジの本体、すなわち、画素１２がシリコン基板１６に接触し、その結果、熱絶縁が失われてしまうであろう。発明者の製造過程においては、レグ１８は５０００Åまでの範囲の厚さを有していた。当業者により不適当な実験を行わずに４０００Åというレグ１８の厚さを得られるべきである。
レグの熱抵抗はマイクロブリッジ画素１２の抵抗と比べて大きくなければならない。大きな熱抵抗は、動作中にマイクロブリッジ画素１２の熱勾配が大きくなるのを阻止する。勾配が大きくなると、画素１２の有効放射領域が狭くなり、放射温度が不均一になるという結果を招くであろう。構造を設計している間、レグ１８の長さと、放射器１２の応答速度及びそのフィルファクタとの関係を調整しなければならない。
一実施形態では、マイクロブリッジ構造について高い放射率を得るために、マイクロブリッジ構造はギャップ２３の内部に反射体７０と、吸収対層７２とを使用する。マイクロブリッジ層と、真空ギャップ２３と、反射体７０とから構成されるスタックは、２〜２０μｍの波長帯域の放射に対してＱの低い共振空洞を形成する。抵抗器２２の抵抗率が高いため、放射器の抵抗器パターン２２は放射器空洞２３の総光学的応答を変化させない。これにより、マイクロブリッジに抵抗器パターンが存在するか否かにかかわらず、窒化シリコンマイクロブリッジが覆っている領域の全てにおいて高い放射率が得られる。
マイクロブリッジを製造する場合、窒化シリコン膜は犠牲膜に装着されるときに圧縮応力を受ける。犠牲層のエッチングを経て構造が解放されると、膜の応力は緩和され、ブリッジは接触領域を中心としてねじれる傾向を示す。マイクロブリッジは、その本体がわずかにねじれて、レグはねじり運動から張力を受けるように、四角でマイクロブリッジの本体に装着する構成になっている。すなわち、本体は相対的に小さい応力で平坦な画素構造のままであろうが、この構造を放射器として効率良く動作させるために必要な熱絶縁を維持するためには、平坦な画素構造は重要である。
窒化シリコンマイクロブリッジ画素１２の下方の呼吸体層７２によって、広い帯域にわたり高い放射率が得られる。約〜４００オーム／平方の薄い材料層はスタックの中で最適の呼吸を示し、反射体と真空ギャップによりセットアップされる共振を離調するように作用する。本発明においては、犠牲層のエッチング処理中にエッチング剤に対して弾性を有し且つスパッタ蒸着の間に制御可能であるという理由により、この呼吸体層７２としてＮｉＣｒの薄い層を使用する。
物理的支持，熱絶縁及び導電性接点：
構造全体を支持する強力な接触領域がなければ、低い熱コンダクタンスと高い放射率は可能ではないであろう。同じ構造で、基板１６に電気的，熱的にも適切に接触しなければならない。放射率を最適にするために設計された四分の一波長構造の場合、この接点の足跡を最小にするためには、この接点の深さは１．８μｍまで、一辺は１０μｍ未満でなければならない。アレイの総歩留まりを考えると、そのようなバイアを介して適切な電気的接触を行うことはきわめて重要である。マイクロブリッジ画素１２を貫通するメタライズも、アドレス指定電子素子５０からのメタライズに接触しなければならない。接点は、犠牲層のエッチング中に使用されるエッチング剤に耐えるものでなければならない。この接点を製造するために、２つの方式を使用できる。その第１は図１１に示す「バスケット」接点であって、主として湿式エッチングによる犠牲層プロセスに使用され、第２の方式は、主として乾式エッチングによる犠牲層プロセスに使用される、図１２に示す「プラグ」接点である。これら２つについては、以下にさらに詳細に説明する。
犠牲層を除去するための湿式エッチ工程の間に、エッチング剤が接点領域の下方のプラナリゼーション酸化物に作用を及ぼすこともありうる。バスケット接点の目的は、絶縁と支持の２つの役割を果たすマイクロブリッジ画素１２の機械的に強力な支持体を構成することであり、同時に歩留まりの良い電気的接点を提供する。マイクロブリッジ画素１２からアドレス指定電子素子５０のメタライゼーションに至る電気接点を形成するレグ１８上の段差被覆率を改善するために、接点は２段に形成されている。第１の段はマイクロブリッジの高さから真空ギャップ２３の底まで下がっている。この段の高さは通常は１〜１．８μｍである。段の被覆を容易にするために、側壁はテーパ形状になっている。第２の段はプラナリゼーション酸化物からアドレス指定電子素子に至る。
レグ１８用の金属は、基板１５上の金属への接触を得るためにそれらの段の上でパターニングされる。熱絶縁構造は、熱コンダクタンスを最小にするためにレグ１８上の金属をできる限り薄くすることを必要とする構成である。バスケット接点６０の機械的な強さは、マイクロブリッジ本体でも使用されている窒化シリコン層に起因するものである。犠牲層のエッチングの間に使用されるエッチング剤によって起こりうる作用からレグ金属を遮断するために、レグ金属はそれらの窒化物層の間にはさまれている。
銅をベースとする金属又はアルミニウムをベースとする金属のいずれかを使用するプラグ金属６４をバスケット接点に適用して、レグ金属と基板金属との電気的接触をさらに良く確保しても良い。このプラグ金属６４は、犠牲層エッチングの間に湿式エッチング剤に対してバスケットの底部を密封する。このプラグ金属がないと、湿式エッチ工程におけるエッチング剤が薄膜構造の中の亀裂に侵入して、プラナリゼーション酸化物に作用を及ぼし、バスケット接点が乗っている土台を除去してしまうという事態も起こりうる。プラグ金属６４を加えることにより、エッチング剤がプラナリゼーション酸化物に侵入する可能性は低下する。プラグ金属は接点の機械的強度を向上させ、犠牲層のエッチング後にマイクロブリッジ画素１２が湾曲しないように安定させる。
ポリイミドなどの乾式エッチングされた犠牲層を使用する場合には、プラナリゼーション酸化物は乾式エッチングの影響をはるかに受けにくい。同様に高い電気的歩留まりと機械的強度を得るために、接点領域を著しく簡略化しても良い。プラグ接点は、バスケット接点を製造するプロセスと比較して、プロセス中の２つのマスク層を減少させるであろう。まず、リフトオフ工程によって、プラグ金属６４を蒸着し、パターニングしても良い。レグ金属をプラグ金属のすぐ上でパターニングできるように、プラグ金属の上面は底部の画素窒化物の上面と同じ高さでなければならない。次に、上部ブリッジ窒化物をレグ金属の上に蒸着し、パターニングする。この工程において使用されるポリイミドとメタライゼーションとの間の選択性が高いため、この工程を経た電気的歩留まりはすぐれている。窒化シリコン材料はすぐれた機械的安定度を示し、アレイに十分な機械的歩留まりを与える。
ＴｉＷＮ
本発明ではいくつかの抵抗器材料を使用できるが、適切な光学的特性と、低電流を得るためには、それらの材料は好ましくは１００オームから１Ｋオームの範囲の面抵抗を有していなければならない。抵抗膜は高温でも安定していなければならず、また、再現性をもって蒸着可能でなければならない。蒸着工程の間に気体環境を制御することにより様々な膜抵抗を変化させることができれば、利点が追加される。この条件に適合する遷移金属窒化物はいくつかあるが、おそらく、ＴｉＷＮ及びＴｉＮが最も良いであろう。
スパッタ蒸着ＴｉＷＮがシーンプロジェクタアレイ１０の抵抗器２２の材料として使用されている。この材料は、画素ごとに低い動作電流を維持するために要求される抵抗率の高い膜を形成し、また、同時に、ＴＣＲが非常に低いため、画素は広い温度範囲にわたって動作できる。ここで説明されるシーンプロジェクタ放射器は２０Ｋと１０００Ｋの間で動作する。スパッタリング工程の間の窒素の流量によって材料の抵抗率を確定できるので、ＴｉＷＮ材料の蒸着は制御しやすい。抵抗は３倍の範囲にわたって、製造作業ごとに再現性をもって制御できるであろう。
大きな動作電流に対する大きな許容範囲
５１２×５１２シーンプロジェクタのような面積の広い放射器アレイを動作させる場合、アレイ全体に電力を供給するために要求される電流の量は、バス線の両側で大きな電圧降下を招くであろう。最も重大な電圧変化は接地線で起こり、アナログ電圧は外部接地線を基準としているので、内部接地線の変化はゲート電圧に同じ量の変化を発生させることがわかった。従って、動作条件に応じて、接地線における電圧上昇の量は５０％までの放射輝度損失を生じさせる。
本発明では、接地線の電圧降下を最小限に抑えるために、アレイの接地グリッドを水平方向及び垂直方向に配線している。これにより、バス線の実効抵抗は低下する。電圧降下のロールオフも１つの行又は１つの列にまたがって急激に起こるのではなく、半径方向に徐々に起こるのであるが、これは、従来の技術で知られ且つ実施されているように、バス線が一方向にのみ経路指定された場合である。水平接地線は各画素で垂直接地線に接続して、電流の導線経路を複数形成する。
本発明において採用されているもう１つの有効な抵抗低減技法は、画素ごとに基板を介して接地電位又は基準電位に接続させるというものである。室温のとき、これは各画素の接地電圧の上昇を抑えるのに有効な方法であることがわかる。２ミルピッチの画素の場合、各画素における基板抵抗は通常約１００オームである。ウェハの裏面は、このプロセスを補助するための広い接地接点として働く。
ＶDDバス線の変化も各画素の動作電流に影響を及ぼしかねない。ＦＥＴ電流はピンチオフの後に飽和するので、画素電流はＶDDの変化による影響を比較的受けない。ＦＥＴの大きさと放射器電流を設計するときには、負荷線が飽和領域でＦＥＴＩ〜Ｖ曲線と交差するように、ドライバＦＥＴのバイアス点を慎重に考慮する必要がある。これにより、バス線におけるＶDDの変化が放射器の出力放射輝度に影響を及ぼすのを回避する。
本発明を好ましい実施形態に関連して説明したが、次に示す請求の範囲により定義される本発明の趣旨の中に含まれる変形は当業者には認識されるであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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