(57)【特許請求の範囲】
【請求項１】
テクスチャマッピングを行なうためのテクスチャデータを記憶する第１と第２の座標からなるテクスチャ座標を持つテクスチャメモリと、テクスチャソースデータを第２のテクスチャ座標の値が同じデータ単位に分離して左詰めに整列して前記テクスチャメモリに書き込むデータ整列部と、テクスチャ座標から前記テクスチャメモリのメモリアドレスを生成するテクスチャメモリアドレス生成部と、テクスチャ座標に対応するテクスチャデータを画面表示対象となる画像メモリのポリゴン座標に書き込む画像メモリインターフェースとを備えたことを特徴とする画像処理装置。
【請求項２】
前記テクスチャメモリアドレス生成部は、テクスチャソースデータの横幅の値以上で最も近い２のべき乗の値を新たにテクスチャソースデータの横幅と見なしてメモリアドレスを生成することを特徴とする請求項１記載の画像処理装置。
【請求項３】
前記テクスチャメモリアドレス生成部は、テクスチャソースデータの横幅の値が前記テクスチャメモリの１ワードで記憶できるピクセル数より小さい場合、前記テクスチャメモリが１ワードで記憶できるピクセル数と同じ値を新たにテクスチャソースデータの横幅の値と見なしてメモリアドレスを生成することを特徴とする請求項２記載の画像処理装置。
【請求項４】
前記データ整列部と前記テクスチャメモリとの間に、第２のテクスチャ座標の値が同じデータ単位で変形を施すデータ加工部を備えたことを特徴とする請求項１乃至３記載の画像処理装置。
【請求項５】
前記画像メモリインターフェースは、テクスチャ座標に対応するテクスチャデータが０であれば色データ０を、１であれば色データ１を画面表示対象となる画像メモリのポリゴン座標に書き込むことを特徴とする請求項１乃至４記載の画像処理装置。
【請求項６】
前記データ加工部は、横方向加工、縦方向加工の順に２つの処理を行ない、前記横方向加工において、
拡大縮小モードの第１の値が等倍を示すのであれば、前記データ整列部から出力されたデータをそのまま次に送り、
あるいは、拡大縮小モードの第１の値が半角を示すのであれば、前記データ整列部から出力されたデータに対して、偶数番目のビットと次のビットとの論理和をとって次に送り、
あるいは、拡大縮小モードの第１の値が倍角を示すのであれば、前記データ整列部から出力されたデータに対して、各ビットをそれぞれ２ビットに拡張して次に送り、
前記縦方向加工において、
拡大縮小モードの第２の値が等倍を示すのであれば、前記横方向加工から送られたデータをそのまま出力し、
あるいは、拡大縮小モードの第２の値が半角を示すのであれば、
前記横方向加工から送られたデータに対して、第２のテクスチャ座標の値が偶数座標のデータ列と次のデータ列との論理和をとって出力し、
あるいは、拡大縮小モードの第２の値が倍角を示すのであれば、前記横方向加工から送られたデータに対して、各第２のテクスチャ座標の値毎のデータ列がそれぞれ２回ずつ前記テクスチャメモリに書き込まれるように出力することを特徴とする請求項５記載の画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はコンピュータ・グラフィックスの分野における、テクスチャマッピングおよびパターンを描画する装置に関するものである。
【０００２】
【従来の技術】
近年、コンピュータ・グラフィックスの分野において、テクスチャマッピングを用いた描画処理がよく行なわれる。テクスチャマッピングとは、テクスチャソースデータとして別途定義された模様をポリゴンに貼り付けるものである。図１６はテクスチャマッピングの例を示したもので、ポリゴン（Ｐ０，Ｐ１，Ｐ２，Ｐ３）に対して、テクスチャ（Ｔ０，Ｔ１，Ｔ２，Ｔ３）が対応しているものである。
【０００３】
テクスチャマッピングは、ポリゴン座標（ｘ，ｙ）にテクスチャ座標（ｕ，ｖ）の画素値を反映させることにより実現する。すなわち、ポリゴン座標（ｘ，ｙ）とテクスチャ座標（ｕ，ｖ）の対応を計算する。計算法については、特開平８−１６１５１０号や特開平９−７３５４７号に示されているように１次変換、２次変換やインバースマッピングなどがある。
【０００４】
テクスチャソースデータはメモリに格納され、テクスチャ座標（ｕ，ｖ）からメモリアドレスを算出して対応するデータが取り出される。テクスチャソースデータの横幅をＴＤＸ、１ピクセルのビット数をＰ、メモリ１ワード当たりのビット数をＤとすると、メモリアドレスを算出するための式は以下のようになる。
【０００５】
メモリアドレス＝（ＴＤＸ×ｖ＋ｕ）×Ｐ／Ｄ
ここで、上式において、（ｕ，ｖ）＝（２，１）、ＴＤＸ＝７、Ｐ＝８、Ｄ＝３２を例に挙げると、
メモリアドレス＝（７×１＋２）×８／３２
となり、商が２、余りが１である。
【０００６】
図１７はこの場合のテクスチャメモリに対するテクスチャ座標（ｕ，ｖ）の割り当て状態を示したものである。図中、（０，０）、（０，１）、…とあるのは（ｕ，ｖ）で割り当てられたピクセルデータを意味する。
【０００７】
図１７で示すように、商である２はメモリアドレスを意味し、余りである１は前記メモリアドレスが指すワード内でのピクセル位置を意味する。
【０００８】
【発明が解決しようとする課題】
前記メモリアドレスの計算をハードウェアで行なうためには、乗算器などの演算器を必要とするため回路規模が増大する。
【０００９】
そこで、前記ＴＤＸを２のべき乗に限定すれば、図１８で示すようにｕ，ｖのビット列を組み合わせるだけでメモリアドレスを求めることができる。図１８においては、ｕ，ｖはそれぞれ８ビットずつのデータ幅を持ち、１ピクセルのビット数を８ビット、メモリ１ワード当たりのビット数を３２ビット、メモリのワード数を２５６ワードとする。図中、ｕ［０］，ｕ［１］，…、ｖ［０］，ｖ［１］，…とあるのは、それぞれｕの０ビット目、１ビット目…、ｖの０ビット目、１ビット目…を意味する。
【００１０】
この方法だと組み合わせ回路だけで実現できるので、回路規模が小さく、高速にメモリアドレスを生成することができる。しかし、この場合ＴＤＸを任意に設定することができないという欠点がある。本発明の目的は、テクスチャ座標（ｕ，ｖ）からメモリアドレスを生成する際、ＴＤＸを任意に設定でき、かつ高速にメモリアドレスを生成できる装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明の請求項１にかかる発明は、テクスチャマッピングを行なうためのテクスチャデータを記憶するテクスチャメモリと、テクスチャソースデータを同じｖ座標のデータ毎に分離して左詰めに整列して前記テクスチャメモリに書き込むデータ整列部と、テクスチャ座標（ｕ，ｖ）から前記テクスチャメモリのメモリアドレスを生成するテクスチャメモリアドレス生成部と、テクスチャ座標（ｕ，ｖ）に対応するテクスチャデータを画面表示対象となる画像メモリのポリゴン座標（ｘ，ｙ）に書き込む画像メモリインターフェースとを備えたことを特徴とするものである。
【００１２】
また、本発明の請求項２にかかる発明は、請求項１記載のテクスチャメモリアドレス生成部が、テクスチャソースデータの横幅ＴＤＸ以上で最も近い２のべき乗の値を新たにテクスチャソースデータの横幅と見なしてメモリアドレスを生成することを特徴とするものである。
【００１３】
また、本発明の請求項３にかかる発明は、請求項２記載のテクスチャメモリアドレス生成部が、テクスチャソースデータの横幅ＴＤＸが請求項１記載のテクスチャメモリの１ワードで記憶できるピクセル数より小さい場合、前記テクスチャメモリが１ワードで記憶できるピクセル数と同じ値を新たにテクスチャソースデータの横幅と見なしてメモリアドレスを生成することを特徴とするものである。
【００１４】
また、本発明の請求項４にかかる発明は、請求項１記載のデータ整列部と前記テクスチャメモリの間に、同じｖ座標のデータ単位で変形を施すデータ加工部を備えたことを特徴とするものである。
【００１５】
また、本発明の請求項５にかかる発明は、請求項１記載の画像メモリインターフェースが、テクスチャ座標（ｕ，ｖ）に対応するテクスチャデータが０であれば色データ０を、１であれば色データ１を画面表示対象となる画像メモリのポリゴン座標（ｘ，ｙ）に書き込むことを特徴とするものである。
【００１６】
また、本発明の請求項６にかかる発明は、請求項４記載のデータ加工部が、横方向加工、縦方向加工の順に２つの処理を行ない、前記横方向加工では、拡大縮小モードＷが等倍であれば、前記データ整列部から出力されたデータをそのまま次に送り、拡大縮小モードＷが半角であれば、前記データ整列部から出力されたデータに対して、偶数番目のビットと次のビットとの論理和をとって次に送り、拡大縮小モードＷが倍角であれば、前記データ整列部から出力されたデータに対して、各ビットをそれぞれ２ビットに拡張して次に送り、前記縦方向加工では、拡大縮小モードＨが等倍であれば、前記横方向加工から送られたデータをそのまま出力し、拡大縮小モードＨが半角であれば、前記横方向加工から送られたデータに対して、ｖが偶数座標のデータ列と次のデータ列との論理和をとって出力し、拡大縮小モードＨが倍角であれば、前記横方向加工から送られたデータに対して、各ｖ座標毎のデータ列がそれぞれ２回ずつ前記テクスチャメモリに書き込まれるように出力することを特徴とするものである。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態１について詳しく説明する。
【００１８】
まず、本実施の形態における１ピクセル当たりのデータ幅を８ビットであると定義する。
【００１９】
図１は本発明における画像処理装置の構成を示すブロック図である。図１において、１はソースデータ格納用メモリ、２はデータバッファ、３はデータ整列部、４はテクスチャメモリ、５はテクスチャメモリアクセス制御部、６はテクスチャメモリアドレス生成部、７はセレクタ、８は画像メモリインターフェース、９は画像メモリである。
【００２０】
図中、セレクタの入力側に０と１の数字が記載されているが、これはセレクタを切替える信号であるメモリアクセスモードの値に対応して入力線が選択されることを意味する。
【００２１】
ソースデータ格納用メモリ１は、テクスチャソースデータを格納しておくためのメモリである。前記ソースデータ格納用メモリ１は３２ビットのデータをワード単位で記憶するものとする。データバッファ２は、前記ソースデータ格納用メモリ１から取り出したテクスチャソースデータを一旦蓄え、データ整列部３へテクスチャソースデータを送る役割を持っている。データ整列部３は、前記データバッファ２から送られてくるテクスチャソースデータに対して、異なるｖ座標のデータが混在する場合は同じｖ座標のデータ毎に分離して左詰めに整列し出力する。テクスチャメモリ４は、１ワード当たりのビット数が３２ビット、ワード数が２５６ワードのメモリで、テクスチャマッピングを行なう際には、ここからテクスチャデータが取り出される。
【００２２】
また、前記テクスチャメモリ４は、セレクタ７から出力されるテクスチャメモリアドレスが指し示すアドレスに対して、データの書き込みや読み出しを行なう。テクスチャメモリアクセス制御部５は、テクスチャマッピング処理においてテクスチャメモリ４に対するデータの書き込みや読み出しの制御を行なう。
【００２３】
まず、テクスチャデータをテクスチャメモリ４に格納する時は、テクスチャメモリ４を書き込み状態にし、セレクタ７を制御するメモリアクセスモードを０にする。そしてデータ整列部３から出力されるデータがテクスチャメモリ４のアドレス０から順に書き込まれるようにアドレスＡを０から順にインクリメントして出力する。
【００２４】
次に、テクスチャデータをテクスチャメモリ４から取り出してポリゴンに貼り付ける時は、テクスチャメモリ４を読み出し状態にし、前記メモリアクセスモードを１にする。そしてテクスチャソースデータの横幅であるＴＤＸａ以上で最も近い２のべき乗の値をＴＤＸｂとしてテクスチャメモリアドレス生成部６に送る。
【００２５】
なお、ＴＤＸａがテクスチャメモリ４の１ワードで記憶できるピクセル数より小さい場合、ＴＤＸｂはテクスチャメモリ４が１ワードで記憶できるピクセル数と同じ値に設定される。例えば、ＴＤＸａ＝１の場合、テクスチャメモリ４が１ワードで記憶できるピクセル数は４であるので、ＴＤＸｂ＝４となる。
【００２６】
テクスチャメモリアドレス生成部６は、ＴＤＸｂをテクスチャソースデータの横幅であるとみなして図１８で示したようにＴＤＸを２のべき乗に限定した場合の組み合わせ回路でテクスチャ座標（ｕ，ｖ）からアドレスＢを生成する。セレクタ７は、メモリアクセスモードが０であればアドレスＡを選択し、メモリアクセスモードが１であればアドレスＢを選択して、テクスチャメモリ４に対するテクスチャメモリアドレスとして出力する。画像メモリインターフェース８は、テクスチャメモリ４から出力されたテクスチャデータに対して、図１８中のメモリアドレスが指すワード内でのピクセル位置の項目で示されているようにｕ座標からピクセル位置を決めてテクスチャデータを取り出し、画像メモリ９のポリゴン座標（ｘ，ｙ）に該取り出されたテクスチャデータを書き込む。画像メモリ９は、ポリゴンの各ピクセルデータを格納するためのメモリである。描画した図形をディスプレイなどで表示させる場合は、画像メモリ９に格納されているデータを対象にする。
【００２７】
ここでＴＤＸａ＝７の場合について、テクスチャマッピングを行なう処理の一連の流れを説明する。
【００２８】
まず、ソースデータ格納用メモリ１からテクスチャソースデータを順次取り出し、データバッファ２を通ってデータ整列部３でテクスチャデータを整列してテクスチャメモリ４に格納する。テクスチャメモリアクセス制御部５がメモリアクセスモードを０にするため、テクスチャメモリアドレスとしてアドレスＡが選択される。
【００２９】
図２はソースデータ格納用メモリ１からデータバッファ２、データ整列部３を経て、テクスチャメモリ４に格納されたテクスチャデータの状態を示したものである。
【００３０】
図２（ａ）はソースデータ格納用メモリ１に格納されているデータについて、テクスチャ座標（ｕ，ｖ）の割り当て状態を示したものである。図中、（０，０）、（０，１）、…とあるのは図１７と同様に、（ｕ，ｖ）で割り当てられたピクセルデータを意味する。図２（ｂ）はテクスチャメモリ４に格納されているデータについて、テクスチャ座標（ｕ，ｖ）の割り当て状態を示したものである。図中、Ｘとあるのはどのようなデータであってもよいということを示す。つまり、データ整列部３はＸの部分に適当なデータを入れている。図２（ｂ）から、テクスチャメモリ４には見かけ上ＴＤＸ＝８の場合と同じ状態でテクスチャデータが格納されていることが分かる。テクスチャメモリ４に必要なテクスチャデータが格納された後、ポリゴン座標（ｘ，ｙ）に対して、対応するテクスチャ座標（ｕ，ｖ）のテクスチャデータを貼り付ける処理に移る。テクスチャメモリアクセス制御５がメモリアクセスモードを１にするため、テクスチャメモリアドレスとしてアドレスＢが選択される。
【００３１】
また、ＴＤＸａ＝７以上で最も近い２のべき乗の値である８がＴＤＸｂとして設定される。テクスチャメモリアドレス生成部６は、ＴＤＸｂ＝８をテクスチャソースデータの横幅であるとみなして図１８のＴＤＸが８の場合が示すようにアドレスＢを生成する。
【００３２】
例えば、（ｕ，ｖ）＝（２，１）の場合は図３に示すように、アドレスＢが２、メモリアドレスが指すワード内でのピクセル位置が２となる。（ｕ，ｖ）＝（２，１）において、テクスチャメモリ４に格納されているテクスチャデータが取り出される様子を図４に示す。
【００３３】
このようにして取り出されたテクスチャデータは画像メモリインターフェース８を介して画像メモリ９のポリゴン座標（ｘ，ｙ）に書き込まれる。
【００３４】
以上のように、ＴＤＸが２のべき乗でない場合でも、ＴＤＸを２のべき乗に限定する場合と同じようにメモリアドレス生成を行なえるので、演算器を使ったものと比べて回路規模が小さく、高速にメモリアドレスを生成することができる。
【００３５】
以下、本発明の実施の形態２について詳しく説明する。
【００３６】
図５は本発明における画像処理装置の別の構成を示すブロック図である。この画像処理装置では、テクスチャデータとして１ピクセル当たりのデータ幅が１ビットであるパターンデータを扱う。このようなパターンデータは文字描画によく用いられる。テクスチャメモリ４に格納されるデータが１ピクセル当たり１ビットのデータ幅を持つので、テクスチャメモリアドレス生成部６は図６で示すようにＴＤＸを２のべき乗に限定した場合の組み合わせ回路でテクスチャ座標（ｕ，ｖ）からアドレスＢを生成する。データ整列部３とテクスチャメモリ４の間に、拡大縮小モードＷと拡大縮小モードＨによってパターンデータを加工する役割を持つデータ加工部１０を備えている。データ加工部１０は、データ整列部３によって同じｖ座標のデータ毎に分離して左詰めに整列されたデータに対して、横方向加工、縦方向加工の順に２つの処理を行なう。データ加工部１０に入力される拡大縮小モードＷと拡大縮小モードＨは、それぞれ等倍、半角、倍角の３つのモードがある。
【００３７】
まず、横方向加工について説明する。拡大縮小モードＷが等倍であれば、データ整列部３から出力されたデータをそのまま次に送る。拡大縮小モードＷが半角であれば、データ整列部３から出力されたデータに対して、偶数番目のビットと次のビットとの論理和をとって次に送る。拡大縮小モードＷが倍角であれば、データ整列部３から出力されたデータに対して、各ビットをそれぞれ２ビットに拡張して次に送る。
【００３８】
次に、縦方向加工について説明する。拡大縮小モードＨが等倍であれば、横方向加工から送られたデータをそのまま出力する。拡大縮小モードＨが半角であれば、横方向加工から送られたデータに対して、ｖが偶数座標のデータ列と次のデータ列との論理和をとって出力する。拡大縮小モードＨが倍角であれば、横方向加工から送られたデータに対して、各ｖ座標毎のデータ列がそれぞれ２回ずつテクスチャメモリ４に書き込まれるように出力する。画像メモリインターフェース１１はテクスチャメモリ４から取り出されたパターンデータが０であれば色データ０を、前記パターンデータが１であれば色データ１を画像メモリ９のポリゴン座標（ｘ，ｙ）に書き込む。なお、色データ０，１はそれぞれ１ピクセル当たり８ビットのデータ幅を持つものとする。
【００３９】
ここで、テクスチャソースデータとして図７で示されるような縦×横＝１６×１６の「松」という文字を例に、データ加工部１０によってどのように拡大縮小されるか説明する。
【００４０】
図８は拡大縮小モードＷが半角、拡大縮小モードＨが等倍の場合について、前記テクスチャソースデータのｖ座標が０のデータの変形処理を示す図で、偶数番目のビットと次のビットとの論理和をとっている。以上の処理をすべてのデータに対して施すと、図９のようになる。
【００４１】
図１０は拡大縮小モードＷが等倍、拡大縮小モードＨが半角の場合について、前記テクスチャソースデータのｖ座標が０，１のデータの変形処理を示す図で、ｖが偶数座標のデータ列と次のデータ列との論理和をとっている。以上の処理をすべてのデータに対して施すと、図１１のようになる。
【００４２】
図１２は拡大縮小モードＷが等倍、拡大縮小モードＨが倍角の場合について、前記テクスチャソースデータのｖ座標が０のデータの変形処理を示す図で、データを２列分に拡張している。以上の処理をすべてのデータに対して施すと、図１３のようになる。
【００４３】
図１４は拡大縮小モードＷが倍角、拡大縮小モードＨが等倍の場合について、前記テクスチャソースデータのｖ座標が０のデータの変形処理を示す図で、各ビットをそれぞれ２ビットに拡張している。以上の処理をすべてのデータに対して施すと、図１５のようになる。
【００４４】
なお、図７、図８においてハッチングを施したピクセルは、パターンデータの１に当たるもので、ハッチングを施していないピクセルは、パターンデータの０に当たるものである。
【００４５】
【発明の効果】
本発明によると、任意なＴＤＸを取り扱う場合でもＴＤＸを２のべき乗に限定する場合と同じようにメモリアドレス生成を行なえるので、演算器を使ったものと比べて回路規模が小さく、高速にメモリアドレスを生成することができる。また、テクスチャソースデータの同一ワード内に異なるｖ座標のデータが混在する場合でも同じｖ座標のデータ毎に分離するため、テクスチャデータに対して拡大縮小といった変形処理をハードウェアで高速かつ容易に行なうことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における画像処理装置の構成を示すブロック図
【図２】ソースデータ格納用メモリ１からデータバッファ２、データ整列部３を経て、テクスチャメモリ４に格納されたテクスチャデータの状態を示す図であり、
（ａ）はソースデータ格納用メモリ１に格納されているデータについて、テクスチャ座標（ｕ，ｖ）の割り当て状態を示す図
（ｂ）はテクスチャメモリ４に格納されているデータについて、テクスチャ座標（ｕ，ｖ）の割り当て状態を示す図
【図３】（ｕ，ｖ）＝（２，１）の場合のメモリアドレスとメモリアドレスが指すワード内でのピクセル位置を示す図
【図４】（ｕ，ｖ）＝（２，１）において、テクスチャメモリ４に格納されているテクスチャデータが取り出される様子を示す図
【図５】本発明の実施の形態における別の画像処理装置の構成を示すブロック図
【図６】テクスチャデータが１ピクセル当たり１ビットのデータ幅を持ち、ＴＤＸが２のべき乗に限定された場合のメモリアドレス生成を示す図
【図７】テクスチャソースデータが、縦×横＝１６×１６の「松」という文字であることを示す図
【図８】拡大縮小モードＷが半角、拡大縮小モードＨが等倍の場合について、図７のテクスチャソースデータのｖ座標が０のデータの変形処理を示す図
【図９】拡大縮小モードＷが半角、拡大縮小モードＨが等倍の場合について、図７のテクスチャソースデータをすべて変形処理した図
【図１０】拡大縮小モードＷが等倍、拡大縮小モードＨが半角の場合について、図７のテクスチャソースデータのｖ座標が０，１のデータの変形処理を示す図
【図１１】拡大縮小モードＷが等倍、拡大縮小モードＨが半角の場合について、図７のテクスチャソースデータをすべて変形処理した図
【図１２】拡大縮小モードＷが等倍、拡大縮小モードＨが倍角の場合について、図７のテクスチャソースデータのｖ座標が０のデータの変形処理を示す図
【図１３】拡大縮小モードＷが等倍、拡大縮小モードＨが倍角の場合について、図７のテクスチャソースデータをすべて変形処理した図
【図１４】拡大縮小モードＷが倍角、拡大縮小モードＨが等倍の場合について、図７のテクスチャソースデータのｖ座標が０のデータの変形処理を示す図
【図１５】拡大縮小モードＷが倍角、拡大縮小モードＨが等倍の場合について、図７のテクスチャソースデータをすべて変形処理した図
【図１６】テクスチャマッピングの例を示す図
【図１７】テクスチャメモリに対するテクスチャ座標（ｕ，ｖ）の割り当て状態を示す図
【図１８】テクスチャデータが１ピクセル当たり８ビットのデータ幅を持ち、ＴＤＸが２のべき乗に限定された場合のメモリアドレス生成を示す図
【符号の説明】
１  ソースデータ格納用メモリ
２  データバッファ
３  データ整列部
４  テクスチャメモリ
５  テクスチャメモリアクセス制御部
６  テクスチャメモリアドレス生成部
７  セレクタ
８、１１  画像メモリインターフェース
９  画像メモリ
１０  データ加工部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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