(57)【特許請求の範囲】
【請求項１】
１つの配線層より下層の配線でロジックセルがアレイ状に配置され、前記配線層より上層の配線の接続により論理回路が形成される半導体装置であって、
前記ロジックセルの領域内の前記配線層にランド状に形成された電源配線パターンと、
前記ロジックセルの領域内の前記配線層にランド状に形成されたグランド配線パターンと、
前記ロジックセルの領域内の前記配線層に形成された前記ロジックセルに接続された複数の端子、とを備え、
前記複数の端子は、前記電源配線パターン及び前記グランド配線パターンの少なくとも１つに隣り合うように配置され、
前記複数の端子は、前記上層の配線に無接続の端子を含む
半導体装置。
【請求項２】
前記複数の端子は、更に、互いに接続される可能性のある端子同士が隣り合うように配置されている、請求項１に記載の半導体装置。
【請求項３】
前記複数の端子は、更に、電源に接続される可能性のある端子が前記電源配線パターンに隣り合うように配置されている、請求項２に記載の半導体装置。
【請求項４】
前記複数の端子は、更に、グランドに接続される可能性のある端子が前記グランド配線パターンに隣り合うように配置されている、請求項２又は３に記載の半導体装置。
【請求項５】
前記ロジックセルは、マルチプレクサから構成されている請求項１乃至４の何れか１項に記載の半導体装置。
【請求項６】
前記マルチプレクサは、
第１端子に入力が接続された第１インバータと、
該第１インバータの出力に接続された第２端子と、
第３端子に入力が接続された第２インバータと、
該第２インバータの出力に接続された第４端子と、
第５端子に入力が接続された第３インバータと、
前記第１インバータの出力に入力が接続され、前記第５端子に第１制御入力が接続され、前記第３インバータの出力に第２制御入力が接続された第１トランスファゲートと、
前記第２インバータの出力に入力が接続され、前記第３インバータの出力に第１制御入力が接続され、前記第５端子に第２制御入力が接続された第２トランスファゲートと、
前記第１トランスファゲートの出力及び前記第２トランスファの出力に接続された第６端子、
とを備えた請求項５に記載の半導体装置。
【請求項７】
前記電源配線パターンは、第１電源配線パターンと第２電源配線パターンとから成り、
前記第１端子及び第４端子は、前記第１電源配線パターンと前記グランド配線パターンとの間に配置され、
前記第２端子及び第３端子は、前記グランド配線パターンと前記第２電源配線パターンとの間に配置され、
前記第５端子及び第６端子は、前記第２電源配線パターンと前記ロジックセルの領域の外縁との間に配置されている、請求項６に記載の半導体装置。
【請求項８】
前記第１端子を前記グランド配線パターンに接続し、前記第２端子及び前記第４端子を無接続にすることにより、前記第３端子及び前記第５端子を入力とし、前記第６端子を出力とするＮＡＮＤ回路が形成された請求項７に記載の半導体装置。
【請求項９】
前記第３端子を前記第２電源配線パターンに接続し、前記第２端子及び前記第４端子を無接続にすることにより、前記第１端子及び前記第５端子を入力とし、前記第６端子を出力とするＮＯＲ回路が形成された請求項７に記載の半導体装置。
【請求項１０】
前記第１端子を前記第４端子に接続することにより、前記第３端子及び前記第５端子を入力とし、前記第６端子を出力とするＥＸＯＲ回路が形成された請求項７に記載の半導体装置。
【請求項１１】
前記第２端子を前記第３端子に接続することにより、前記第１端子及び前記第５端子を入力とし、前記第６端子を出力とするＥＸＮＯＲ回路が形成された請求項７に記載の半導体装置。
【請求項１２】
１つの配線層より下層の配線でロジックセルがアレイ状に配置され、前記配線層より上層の配線の接続により論理回路が形成される半導体装置の製造方法であって、
前記ロジックセルの領域内の前記配線層に電源配線パターンをランド状に形成するステップ、
前記ロジックセルの領域内の前記配線層にグランド配線パターンをランド状に形成するステップ、
前記ロジックセルの領域内の前記配線層に前記ロジックセルに接続された複数の端子を形成するステップ、とを備え、
前記複数の端子は、前記電源配線パターン及び前記グランド配線パターンの少なくとも１つに隣り合うように配置され、
前記複数の端子は、前記上層の配線に無接続の端子を含む
半導体装置の製造方法。
【請求項１３】
前記複数の端子を、更に、互いに接続される可能性のある端子同士が隣り合うように配置する、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記複数の端子を、更に、電源に接続される可能性のある端子が前記電源配線パターンに隣り合うように配置する、請求項１２に記載の半導体装置の製造方法。
【請求項１５】
前記複数の端子を、更に、グランドに接続される可能性のある端子が前記グランド配線パターンに隣り合うように配置する、請求項１３又は１４に記載の半導体装置の製造方法。
【請求項１６】
前記ロジックセルは、
第１端子に入力が接続された第１インバータと、
該第１インバータの出力に接続された第２端子と、
第３端子に入力が接続された第２インバータと、
該第２インバータの出力に接続された第４端子と、
第５端子に入力が接続された第３インバータと、
前記第１インバータの出力に入力が接続され、前記第５端子に第１制御入力が接続され、前記第３インバータの出力に第２制御入力が接続された第１トランスファゲートと、
前記第２インバータの出力に入力が接続され、前記第３インバータの出力に第１制御入力が接続され、前記第５端子に第２制御入力が接続された第２トランスファゲートと、
前記第１トランスファゲートの出力及び前記第２トランスファの出力に接続された第６端子、
とを備えたマルチプレクサから構成する請求項１２乃至１５の何れか１項に記載の半導体装置の製造方法。
【請求項１７】
前記電源配線パターンを、第１電源配線パターンと第２電源配線パターンとから構成し、
前記第１端子及び第４端子は、前記第１電源配線パターンと前記グランド配線パターンとの間に配置し、
前記第２端子及び第３端子は、前記グランド配線パターンと前記第２電源配線パターンとの間に配置し、
前記第５端子及び第６端子は、前記第２電源配線パターンと前記ロジックセルの領域の外縁との間に配置する、請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記第１端子を前記グランド配線パターンに接続し、前記第２端子及び前記第４端子を無接続にすることにより、前記第３端子及び前記第５端子を入力とし、前記第６端子を出力とするＮＡＮＤ回路を形成する請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記第３端子を前記第２電源配線パターンに接続し、前記第２端子及び前記第４端子を無接続にすることにより、前記第１端子及び前記第５端子を入力とし、前記第６端子を出力とするＮＯＲ回路を形成する請求項１７に記載の半導体装置の製造方法。
【請求項２０】
前記第１端子を前記第４端子に接続することにより、前記第３端子及び前記第５端子を入力とし、前記第６端子を出力とするＥＸＯＲ回路を形成する請求項１７に記載の半導体装置の製造方法。
【請求項２１】
前記第２端子を前記第３端子に接続することにより、前記第１端子及び前記第５端子を入力とし、前記第６端子を出力とするＥＸＮＯＲ回路を形成する請求項１７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関し、特にロジックセルが配列されたロジックセルアレイの配線を容易にする技術に関する。
【０００２】
【従来の技術】
従来、複数のセルがアレイ状に配置された下地の上に、これら複数のセルを接続するための配線層を形成することによって論理回路を形成し、以て所望の機能を有する半導体装置を製造することが行われている。このようなセルアレイの１つとして、例えばマルチプレクサ、フリップフロップ、インバータといった機能ブロックから成るロジックセルを配列したロジックセルアレイが知られている。
【０００３】
例えば、特表２００１−５２３０４８は、カスタマイズされた回路を形成するための様々なＩＣ素子を相互に接続する「ＡＳＩＣ配線アーキテクチャ」を開示している。図７は、この特表２００１−５２３０４８に開示されたロジックセルの回路を示す論理記号である。このロジックセルは、４入力１出力のマルチプレクサから構成されている。このマルチプレクサは４つのデータ入力端子Ｄ０、Ｄ１、Ｄ２及びＤ３、２つの選択端子Ｓ０及びＳ１、並びに１つの出力端子Ｐを備えている。
【０００４】
図８は、このロジックセルの各端子の配置を示す。端子Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｓ０、Ｓ１及びＰの各々は、電源配線パターンＶＤＤ及びグランド配線パターンＧＮＤを挟んで上下に一対の端子（バイア）から構成されている。各端子は電源配線パターンＶＤＤ及びグランド配線パターンＧＮＤに平行に設けられており、各一対の端子は等電位点を有するように構成されている。
【０００５】
【発明が解決しようとする課題】
上述した従来のロジックセルでは、所望の論理機能を実現するために、入力端子Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｓ１及びＳ２の幾つかは電源配線パターンＶＤＤ又はグランド配線パターンＧＮＤに接続される。このために、上述したように、電源配線パターンＶＤＤ及びグランド配線パターンＧＮＤを挟んで２点ずつ等電位の端子が設けられており、当該ロジックセルの使用／未使用に拘わらず２本の水平トラックが占有される構成になっている。
【０００６】
また、ロジックセルはマルチプレクサ機能を実現するための端子しか備えていないので、このマルチプレクサで実現できる論理回路が限定される。更に、端子の配設位置も特に考慮されていないので、隣り合う入力端子に同電位を与える場合を除き、迂回配線パターンを設ける必要があり、所望の論理機能を有するロジックセルを形成するための配線が複雑になる。その結果、ロジックセル間の配線領域が制約され、配線の迂回による電気特性の悪化や配線性の悪化を招いている。
【０００７】
本発明は、上述した問題を解消するためになされたものであり、その目的は、半導体チップの配線性及び電気特性を向上させることができる半導体装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
以下に、［発明の実施の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
上記目的を達成するために、本発明の第１の態様に係る半導体装置は、セルがアレイ状に配置された下地の上に第１配線層を形成してセルを接続することにより形成されたロジックセルを第２配線層で接続することにより論理回路が形成される半導体装置であって、ロジックセルの領域内の第２配線層にランド状に形成された電源配線パターン（ＶＤＤ１、ＶＤＤ２）と、ロジックセルの領域内の第２配線層にランド状に形成されたグランド配線パターン（ＧＮＤ）と、ロジックセルの領域内の第２配線層に形成されたロジックセルに接続された複数の端子（Ｔ１〜Ｔ６）、とを備え、複数の端子（Ｔ１〜Ｔ６）は、電源配線パターン（ＶＤＤ１、ＶＤＤ２）及びグランド配線パターン（ＧＮＤ）の少なくとも１つに隣り合うように配置されて構成されている。
【００１０】
この半導体装置において、複数の端子（Ｔ１〜Ｔ６）は、更に、互いに接続される可能性のある端子同士が隣り合うように配置することができる。また、複数の端子（Ｔ１〜Ｔ６）は、更に、電源に接続される可能性のある端子が電源配線パターン（ＶＤＤ１、ＶＤＤ２）に隣り合うように配置することができる。また、複数の端子（Ｔ１〜Ｔ６）は、更に、グランドに接続される可能性のある端子がグランド配線パターン（ＧＮＤ）に隣り合うように配置することができる。
【００１１】
また、この半導体装置において、ロジックセルは、マルチプレクサから構成できる。この場合、マルチプレクサは、第１端子（Ｔ１）に入力が接続された第１インバータ（１０）と、該第１インバータ（１０）の出力に接続された第２端子（Ｔ２）と、第３端子（Ｔ３）に入力が接続された第２インバータ（１１）と、該第２インバータ（１１）の出力に接続された第４端子（Ｔ４）と、第５端子（Ｔ５）に入力が接続された第３インバータ（１２）と、第１インバータ（１０）の出力に入力が接続され、第５端子（Ｔ５）に第１制御入力が接続され、第３インバータ（１２）の出力に第２制御入力が接続された第１トランスファゲート（２０）と、第２インバータ（１１）の出力に入力が接続され、第３インバータ（１２）の出力に第１制御入力が接続され、第５端子（Ｔ５）に第２制御入力が接続された第２トランスファゲート（２１）と、第１トランスファゲート（２０）の出力及び第２トランスファの出力に接続された第６端子（Ｔ６）、とから構成できる。
【００１２】
また、この半導体装置において、電源配線パターン（ＶＤＤ１、ＶＤＤ２）は、第１電源配線パターン（ＶＤＤ１）と第２電源配線パターン（ＶＤＤ２）とから構成し、第１端子（Ｔ１）及び第４端子（Ｔ４）は、第１電源配線パターン（ＶＤＤ１）とグランド配線パターン（ＧＮＤ）との間に配置し、第２端子（Ｔ２）及び第３端子（Ｔ３）は、グランド配線パターン（ＧＮＤ）と第２電源配線パターン（ＶＤＤ２）との間に配置し、第５端子（Ｔ５）及び第６端子（Ｔ６）は、第２電源配線パターン（ＶＤＤ２）とロジックセルの領域の外縁との間に配置するように構成できる。
【００１３】
また、この半導体装置において、第１端子（Ｔ１）をグランド配線パターン（ＧＮＤ）に接続し、第２端子（Ｔ２）及び第４端子（Ｔ４）を無接続にすることにより、第３端子（Ｔ３）及び第５端子（Ｔ５）を入力とし、第６端子（Ｔ６）を出力とするＮＡＮＤ回路を構成できる。
【００１４】
また、この半導体装置において、第３端子（Ｔ３）を第２電源配線パターン（ＶＤＤ２）に接続し、第２端子（Ｔ２）及び第４端子（Ｔ４）を無接続にすることにより、第１端子（Ｔ１）及び第５端子（Ｔ５）を入力とし、第６端子（Ｔ６）を出力とするＮＯＲ回路を構成できる。
【００１５】
また、この半導体装置において、第１端子（Ｔ１）を第４端子（Ｔ４）に接続することにより、第３端子（Ｔ３）及び第５端子（Ｔ５）を入力とし、第６端子（Ｔ６）を出力とするＥＸＯＲ回路を構成できる。
【００１６】
更に、この半導体装置において、第２端子（Ｔ２）を第３端子（Ｔ３）に接続することにより、第１端子（Ｔ１）及び第５端子（Ｔ５）を入力とし、第６端子（Ｔ６）を出力とするＥＸＮＯＲ回路を構成できる。
【００１７】
また、本発明の第２の態様に係る半導体装置の製造方法は、上記と同様の目的で、セルがアレイ状に配置された下地の上に第１配線層を形成してセルを接続することにより形成されたロジックセルを第２配線層で接続することにより論理回路が形成される半導体装置の製造方法であって、ロジックセルの領域内の第２配線層に電源配線パターン（ＶＤＤ１、ＶＤＤ２）をランド状に形成するステップ、ロジックセルの領域内の第２配線層にグランド配線パターン（ＧＮＤ）をランド状に形成するステップ、ロジックセルの領域内の第２配線層にロジックセルに接続された複数の端子（Ｔ１〜Ｔ６）を形成するステップ、とを備え、複数の端子（Ｔ１〜Ｔ６）は、電源配線パターン（ＶＤＤ１、ＶＤＤ２）及びグランド配線パターン（ＧＮＤ）の少なくとも１つに隣り合うように配置するように構成されている。
【００１８】
この半導体装置の製造方法においては、複数の端子（Ｔ１〜Ｔ６）を、更に、互いに接続される可能性のある端子同士が隣り合うように配置することができる。また、複数の端子（Ｔ１〜Ｔ６）を、更に、電源に接続される可能性のある端子が電源配線パターン（ＶＤＤ１、ＶＤＤ２）に隣り合うように配置することができる。また、複数の端子（Ｔ１〜Ｔ６）を、更に、グランドに接続される可能性のある端子がグランド配線パターン（ＧＮＤ）に隣り合うように配置することができる。
【００１９】
また、この半導体装置の製造方法においては、ロジックセルは、第１端子（Ｔ１）に入力が接続された第１インバータ（１０）と、該第１インバータ（１０）の出力に接続された第２端子（Ｔ２）と、第３端子（Ｔ３）に入力が接続された第２インバータ（１１）と、該第２インバータ（１１）の出力に接続された第４端子（Ｔ４）と、第５端子（Ｔ５）に入力が接続された第３インバータ（１２）と、第１インバータ（１０）の出力に入力が接続され、第５端子（Ｔ５）に第１制御入力が接続され、第３インバータ（１２）の出力に第２制御入力が接続された第１トランスファゲート（２０）と、第２インバータ（１１）の出力に入力が接続され、第３インバータ（１２）の出力に第１制御入力が接続され、第５端子（Ｔ５）に第２制御入力が接続された第２トランスファゲート（２１）と、第１トランスファゲート（２０）の出力及び第２トランスファの出力に接続された第６端子（Ｔ６）、を備えたマルチプレクサから構成できる。
【００２０】
また、この半導体装置の製造方法において、電源配線パターン（ＶＤＤ１、ＶＤＤ２）を、第１電源配線パターン（ＶＤＤ１）と第２電源配線パターン（ＶＤＤ２）とから構成し、第１端子（Ｔ１）及び第４端子（Ｔ４）は、第１電源配線パターン（ＶＤＤ１）とグランド配線パターン（ＧＮＤ）との間に配置し、第２端子（Ｔ２）及び第３端子（Ｔ３）は、グランド配線パターン（ＧＮＤ）と第２電源配線パターン（ＶＤＤ２）との間に配置し、第５端子（Ｔ５）及び第６端子（Ｔ６）は、第２電源配線パターン（ＶＤＤ２）とロジックセルの領域の外縁との間に配置するように構成できる。
【００２１】
また、この半導体装置の製造方法において、第１端子（Ｔ１）をグランド配線パターン（ＧＮＤ）に接続し、第２端子（Ｔ２）及び第４端子（Ｔ４）を無接続にすることにより、第３端子（Ｔ３）及び第５端子（Ｔ５）を入力とし、第６端子（Ｔ６）を出力とするＮＡＮＤ回路を形成することができる。
【００２２】
また、この半導体装置の製造方法において、第３端子（Ｔ３）を第２電源配線パターン（ＶＤＤ２）に接続し、第２端子（Ｔ２）及び第４端子（Ｔ４）を無接続にすることにより、第１端子（Ｔ１）及び第５端子（Ｔ５）を入力とし、第６端子（Ｔ６）を出力とするＮＯＲ回路を形成することができる。
【００２３】
また、この半導体装置の製造方法において、第１端子（Ｔ１）を第４端子（Ｔ４）に接続することにより、第３端子（Ｔ３）及び第５端子（Ｔ５）を入力とし、第６端子（Ｔ６）を出力とするＥＸＯＲ回路を形成することができる。
【００２４】
また、この半導体装置の製造方法において、第２端子（Ｔ２）を第３端子（Ｔ３）に接続することにより、第１端子（Ｔ１）及び第５端子（Ｔ５）を入力とし、第６端子（Ｔ６）を出力とするＥＸＮＯＲ回路を形成することができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照しながら詳細に説明する。
【００２６】
ロジックセルアレイは、半導体基板上に形成されたＭＯＳトランジスタを例えば３層から成る第１配線層（下層）で電気的に接続することにより形成されるロジックセルと呼ばれる基本回路をアレイ状に配列して形成される。このロジックセルアレイを下地とし、この上に、ユーザが設計した論理回路に従って例えば２層から成る第２配線層（カスタマイズ層）を形成することにより、上記ロジックセルを電気的に接続し、以てユーザが設計した論理回路が搭載された半導体装置が製造される。
【００２７】
図２は、本発明の実施の形態に係るロジックセルの回路構成を示す図である。このロジックセルは、第１段目がインバータで、第２段目がトランスファゲートから成る反転出力タイプの２入力マルチプレクサから構成されている。
【００２８】
このロジックセルは、第１端子Ｔ１、第２端子Ｔ２、第３端子Ｔ３、第４端子Ｔ４、第５端子Ｔ５及び第６端子Ｔ６といった６個の端子と、第１インバータ１０、第２インバータ１１、第３インバータ１２、第１トランスファゲート２０及び第２トランスファゲート２１といった５個の論理素子から構成されている。
【００２９】
第１〜第３インバータ１０〜１２の各々は、例えばＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタとが電源とグランドとの間にシリアルに接続された周知の構造を有し、入力された信号を反転して出力する。この第１〜第３インバータ１０〜１２は、入力容量を小さくするために、小さいサイズのＭＯＳトランジスタから構成されている。
【００３０】
また、第１及び第２トランスファゲート２０及び２１の各々は、ＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタとがパラレルに接続された構造、即ちソース同士及びドレイン同士が接続された構造を有し、ＮチャンネルＭＯＳトランジスタのゲート及びＰチャンネルＭＯＳトランジスタのゲートに供給される信号に応じて、その入力端子に供給される信号を通過させ又はその信号の通過を阻止する。以下では、ＰチャンネルＭＯＳトランジスタのゲートを第１制御入力端子と呼び、ＮチャンネルＭＯＳトランジスタのゲートを第２制御入力端子と呼ぶ。
【００３１】
第１端子Ｔ１は、第１インバータ１０の入力端子に接続されている。第１インバータ１０の出力端子は、第１トランスファゲート２０の入力端子及び第２端子Ｔ２に接続されている。この第２端子Ｔ２は、中間端子と呼ばれる。この中間端子は、ロジックセルを用いて論理機能ブロックを構成する場合に適宜使用することができる。この中間端子が設けられていることにより、このロジックセルで実現できる論理機能ブロックの種類を増やすことができる。例えば、後に図５を参照して説明するＥＸＯＲ回路を簡単に構成できる。
【００３２】
第３端子Ｔ３は、第２インバータ１１の入力端子に接続されている。第２インバータ１１の出力端子は、第２トランスファゲート２１の入力端子及び第４端子Ｔ４に接続されている。この第４端子Ｔ４は、上記第２端子Ｔ２と同様に、中間端子と呼ばれる。この中間端子は、ロジックセルを用いて論理素子を構成する場合に適宜使用することができる。この中間端子が設けられていることにより、このロジックセルで実現できる論理機能ブロックの種類を増やすことができる。例えば、後に図６を参照して説明するＥＸＮＯＲ回路を簡単に構成できる。
【００３３】
第５端子Ｔ５は、第３インバータ１２の入力端子、第１トランスファゲート２０の第１制御入力端子及び第２トランスファゲート２１の第２制御入力端子に接続されている。第３インバータ１２の出力端子は、第１トランスファゲート２０の第２制御入力端子及び第２トランスファゲート２１の第１制御入力端子に接続されている。
【００３４】
第１トランスファゲート２０の出力端子及び第２トランスファゲート２１の出力端子は第６端子Ｔ６に接続されている。
【００３５】
以上のように構成されるロジックセルの動作を説明する。このロジックセルは基本的にマルチプレクサとして機能する。即ち、第５端子Ｔ５に低レベル（Ｌレベル）の信号が入力されると、第１トランスファゲート２０を構成するＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタが双方ともオンにされ、且つ第２トランスファゲート２１を構成するＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタは双方ともオフにされる。その結果、第１端子Ｔ１から入力された信号が、第１インバータ１０で反転され、第１トランスファゲート２０を経由して第６端子Ｔ６から出力される。
【００３６】
一方、第５端子Ｔ５に高レベル（Ｈレベル）の信号が入力されると、第１トランスファゲート２０を構成するＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタが双方ともオフにされ、且つ第２トランスファゲート２１を構成するＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタは双方ともオンにされる。その結果、第３端子Ｔ３から入力された信号が、第２インバータ１１で反転され、第２トランスファゲート２１を経由て第６端子Ｔ６から出力される。
【００３７】
以上の動作により、第５端子Ｔ５に供給される信号のレベルに応じて、第１端子Ｔ１に入力された信号及び第３端子Ｔ３に入力された信号の何れか一方が反転されて第６端子Ｔ６から出力されるという反転出力タイプのマルチプレクサの機能が実現されている。
【００３８】
以上のように構成されるロジックセルの端子Ｔ１〜Ｔ６、第１〜第３インバータ１０〜１２及び第１及び第２トランスファゲート２０及び２１の相互間の接続は、そのロジックセル内部の第１配線層（下層）で行われる。この際、端子Ｔ１〜Ｔ６、電源配線パターン及びグランド配線パターンが、この第１配線層の上に形成される第２配線層（カスタマイズ層）に形成される。第２配線層では、ロジックセルの論理機能及びユーザが設計した論理回路を実現するための各端子、電源配線パターン及びグランド配線パターンの間の配線、並びにロジックセル間の配線が行われる。
【００３９】
次に、上述したロジックセルを第２配線層で配線する場合に、ロジックセル内に形成される電源配線パターン、グランド配線パターン及び端子の配置例を、図１を参照しながら説明する。
【００４０】
１つのロジックセルの領域内には、図１に示すように、該領域に収まるように所定の幅及び長さを有する第１電源配線パターンＶＤＤ１、グランド配線パターンＧＮＤ及び第２電源配線パターンＶＤＤ２がランド状に形成される。第１電源配線パターンＶＤＤ１、グランド配線パターンＧＮＤ及び第２電源配線パターンＶＤＤ２は、略平行に且つ略等間隔で設けられる。なお、第１電源配線パターンＶＤＤ１と第２電源配線パターンＶＤＤ２とは、配置される物理的位置が異なるだけで付与される電位は同じである。
【００４１】
また、第１電源配線パターンＶＤＤ１とグランド配線パターンＧＮＤとの間には第１端子Ｔ１及び第４端子Ｔ４が隣り合うように設けられている。また、グランド配線パターンＧＮＤと第２電源配線パターンＶＤＤ２との間には第２端子Ｔ２及び第３端子Ｔ３が隣り合うように設けられている。更に、第２電源配線パターンＶＤＤ２を挟んで、上記第２端子Ｔ２及び第３端子Ｔ３の反対側には、第５端子Ｔ５及び第６端子Ｔ６が隣り合うように設けられている。
【００４２】
上記第１端子Ｔ１〜第４端子Ｔ４は、電源又はグランドに接続される可能性のある端子である。なお、第５端子Ｔ５は、外部から信号が与えられる端子であり、通常は電源又はグランドに接続されない。また、第６端子Ｔ６は出力端子であり、電源又はグランドに接続されることはない。従って、これら第５端子Ｔ５及び第６端子Ｔ６は、ロジックセルの領域の端部、つまり第２電源配線パターンＶＤＤ２とロジックセルの領域の外縁との間に設けられている。
【００４３】
次に、上記のように構成されるロジックセルを用いて幾つかの論理回路を構成する場合の例を説明する。
【００４４】
図３は、図２に示したロジックセルを用いてＮＡＮＤ回路を構成する場合の例である。図３（Ａ）は、ＮＡＮＤ回路の論理記号を示し、図３（Ｂ）は、ＮＡＮＤ回路を構成する場合の配線パターンを示す。
【００４５】
このＮＡＮＤ回路は、ロジックセルの第１端子Ｔ１をグランド配線パターンＧＮＤ（論理「０」）に接続し、第２端子Ｔ２及び第４端子Ｔ４を無接続にすることによって構成される。この配線により、第３端子Ｔ３（Ａ）及び第５端子Ｔ５（Ｂ）を入力端子とし、第６端子Ｔ６を出力端子（Ｏ）とする２入力のＮＡＮＤ回路が実現されている。
【００４６】
このＮＡＮＤ回路は、図３（Ｂ）に示すように、第１端子Ｔ１を隣り合うグランド配線パターンＧＮＤに直線で接続するだけでよいので、配線パターンは短くて済む。従って、このように構成されるＮＡＮＤ回路によれば、半導体チップの配線性に優れ、しかも良好な電気特性を得ることができる。
【００４７】
図４は、図２に示したロジックセルを用いてＮＯＲ回路を構成した場合の例である。図４（Ａ）は、ＮＯＲ回路の論理記号を示し、図４（Ｂ）は、ＮＯＲ回路を構成する場合の配線パターンを示す。
【００４８】
このＮＯＲ回路は、ロジックセルの第３端子Ｔ３を第２電源配線パターンＶＤＤ２（論理「１」）に接続し、第２端子Ｔ２及び第４端子Ｔ４を無接続にすることによって構成される。この配線により、第１端子Ｔ１（Ａ）及び第５端子Ｔ５（Ｂ）を入力端子とし、第６端子Ｔ６を出力端子（Ｏ）とする２入力のＮＯＲ回路が実現されている。
【００４９】
このＮＯＲ回路は、図４（Ｂ）に示すように、第３端子Ｔ３を隣り合う第２電源配線パターンＶＤＤ２に直線で接続するだけでよいので、配線パターンは短くて済む。従って、このように構成されるＮＯＲ回路によれば、半導体チップの配線性に優れ、しかも良好な電気特性を得ることができる。
【００５０】
図５は、図２に示したロジックセルを用いてＥＸＯＲ回路を構成した場合の例である。図５（Ａ）は、ＥＸＯＲ回路の論理記号を示し、図５（Ｂ）は、ＥＸＯＲ回路を構成する場合の配線パターンを示す。
【００５１】
このＥＸＯＲ回路は、ロジックセルの第１端子Ｔ１と、これに隣り合う第４端子Ｔ４とを接続し、第２端子Ｔ２を無接続にすることによって構成される。この配線より、第３端子Ｔ３（Ａ）及び第５端子Ｔ５（Ｂ）を入力端子とし、第６端子Ｔ６を出力端子（Ｏ）とする２入力のＥＸＯＲ回路が実現されている。
【００５２】
このＥＸＯＲ回路は、図５（Ｂ）に示すように、第１端子Ｔ１を隣り合う第４端子Ｔ４に直線で接続するだけでよいので、配線パターンは短くて済む。従って、このように構成されるＥＸＯＲ回路によれば、半導体チップの配線性に優れ、しかも良好な電気特性を得ることができる。
【００５３】
図６は、図２に示したロジックセルを用いてＥＸＮＯＲ回路を構成した場合の例である。図６（Ａ）は、ＥＸＮＯＲ回路の論理記号を示し、図６（Ｂ）は、ＥＸＮＯＲ回路を構成する場合の配線パターンを示す。
【００５４】
このＥＸＮＯＲ回路は、ロジックセルの第２端子Ｔ２と、これに隣り合う第３端子Ｔ３とを接続し、第４端子Ｔ４を無接続にすることによって構成される。この配線により、第１端子Ｔ１（Ａ）及び第５端子Ｔ５（Ｂ）を入力端子とし、第６端子Ｔ６を出力端子（Ｏ）とする２入力のＥＸＮＯＲ回路が実現されている。
【００５５】
このＥＸＮＯＲ回路は、図６（Ｂ）に示すように、第２端子Ｔ２を隣り合う第３端子Ｔ３に直線で接続するだけでよいので、配線パターンは短くて済む。従って、このように構成されるＥＸＮＯＲ回路によれば、半導体チップの配線性に優れ、しかも良好な電気特性を得ることができる。
【００５６】
以上説明した例は、図１及び図２に示したマルチプレクサの構成を有するロジックセルを用いて実現できる論理回路の一部である。以上の他に、複数のロジックセルを用いてラッチやフリップフロップを構成することもできる。これらの例は、本願出願人が先に出願した特願２０００−３１９２６９に記載されているので参照されたい。
【００５７】
以上説明したように、電源又はグランドに接続される可能性のあるロジックセルの第１端子Ｔ１及び第４端子Ｔ４を、第１電源配線パターンＶＤＤ１とグランド配線パターンＧＮＤとの間に設け、また、第２端子Ｔ２及び第３端子Ｔ３をグランド配線パターンＧＮＤと第２電源配線パターンＶＤＤ２との間に設けたので、マルチプレクサの構成を有するロジックセルを用いて論理機能を実現する場合に、端子をこの端子に隣り合う電源配線パターン又はグランド配線パターンに直線状の配線パターンで接続するか、隣り合う端子同士を直線状の配線パターンで接続するだけでよい、換言すれば迂回配線パターンを設ける必要がないので、配線パターンを短くすることができる。その結果、パターン配線時の配線性を向上させることができると共に、配線による寄生容量を低減させることができ、電気特性を向上させることができる。
【００５８】
また、ロジックセルとして、マルチプレクサの構成を有するロジックセルを採用し、その内部素子から引き出した中間端子、つまり第２端子Ｔ２及び第４端子Ｔ４を設けているので、このロジックセルで実現できる論理機能ブロックの種類を増やすことができ、応用範囲が広がる。
【００５９】
【発明の効果】
以上詳述したように、本発明によれば、半導体チップの配線性及び電気特性を向上させることができる半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置で使用されるロジックセルの電源配線パターン、グランド配線パターン及び端子の配置例を示す図である。
【図２】本発明の実施の形態に係る半導体装置で使用されるロジックセルの構成を示す回路図である。
【図３】本発明の実施の形態に係る半導体装置で使用されるロジックセルを用いてＮＡＮＤ回路を構成した例を示す図である。
【図４】本発明の実施の形態に係る半導体装置で使用されるロジックセルを用いてＮＯＲ回路を構成した例を示す図である。
【図５】本発明の実施の形態に係る半導体装置で使用されるロジックセルを用いてＥＸＯＲ回路を構成した例を示す図である。
【図６】本発明の実施の形態に係る半導体装置で使用されるロジックセルを用いてＥＸＮＯＲ回路を構成した例を示す図である。
【図７】従来のロジックセルの論理記号を示す図である。
【図８】従来のロジックセルの端子、電源配線パターン及びグランド配線パターンの配置を説明するための図である。
【符号の説明】
１０  第１インバータ
１１  第２インバータ
１２  第３インバータ
２０  第１トランスファゲート
２１  第２トランスファゲート
Ｔ１〜Ｔ６  端子
【図１】
0004156864.tif 000002
【図２】
0004156864.tif 000003
【図３】
0004156864.tif 000004
【図４】
0004156864.tif 000005
【図５】
0004156864.tif 000006
【図６】
0004156864.tif 000007
【図７】
0004156864.tif 000008
【図８】
0004156864.tif 000009