(57)【特許請求の範囲】
【請求項１】
半導体薄膜、ゲート電極、ソース電極およびドレイン電極を有する薄膜トランジスタおよび前記薄膜トランジスタのゲート電極に接続された走査ラインが複数の絶縁膜で覆われ、前記走査ラインに接続された走査パッドが前記複数の絶縁膜に形成された開口部を介して露出された半導体パネルの製造方法であって、最上層の前記絶縁膜上にＩＴＯ層を前記薄膜トランジスタのドレイン電極またはソース電極に接続させて形成し、前記走査パッドおよび前記ＩＴＯ層に対応する領域を除く領域における最上層の前記絶縁膜上にレジスト膜を形成し、この状態で前記複数の絶縁膜に前記走査パッドを露出させるための前記開口部をエッチングガスを用いたドライエッチングにより形成し、該ドライエッチングの工程中に、前記走査パッドに発生した電荷によって前記ゲート電極を介して前記半導体薄膜の一面に発生する一方の極性の電荷と、前記ＩＴＯ層に注入され、前記ドレイン電極または前記ソース電極を介して前記半導体薄膜の他面に発生する他方の極性の電荷とを相殺することを特徴とする半導体パネルの製造方法。
【請求項２】
請求項１に記載の発明において、前記複数の絶縁膜は、前記ゲート電極、前記走査ラインおよび前記走査パッドを覆うように設けられたゲート絶縁膜および該ゲート絶縁膜上に設けられたオーバーコート膜からなることを特徴とする半導体パネルの製造方法。
【請求項３】
請求項１または２に記載の発明において、前記ＩＴＯ層は、前記薄膜トランジスタのドレイン電極にデータラインを介して接続されたデータパッドであることを特徴とする半導体パネルの製造方法。
【請求項４】
請求項１または２に記載の発明において、前記ＩＴＯ層は、前記薄膜トランジスタのソース電極に接続された画素電極であることを特徴とする半導体パネルの製造方法。
【請求項５】
請求項１〜４のいずれかに記載の発明において、前記ドライエッチングは、反応性イオンエッチングであることを特徴とする半導体パネルの製造方法。
【請求項６】
請求項１〜４のいずれかに記載の発明において、前記ドライエッチングは、プラズマエッチングであることを特徴とする半導体パネルの製造方法。
【請求項７】
請求項１〜４のいずれかに記載の発明において、前記ドライエッチングは、マイクロ波高周波プラズマエッチングであることを特徴とする半導体パネルの製造方法。
【請求項８】
半導体薄膜の一面側に電気的に結合された第１の導体、前記半導体薄膜の他面側に電気的に結合された第２の導体、および前記半導体薄膜および前記第１の導体を覆う絶縁膜を有し、前記絶縁膜に前記第１の導体の一部を露出する開口部をドライエッチングにより形成する半導体パネルの製造方法において、前記半導体パネルを覆うマスクに、前記第１の導体の一部に対応する第１の開口および前記第２の導体の少なくとも一部を露出する第２の開口を設け、前記ドライエッチングの際に発生する荷電粒子によって、前記第１の導体を介して前記半導体薄膜の一面側に一方の極性の電荷を発生させ、前記第２の導体を介して前記半導体薄膜の他面側に他方の極性の電荷を発生させることにより半導体薄膜内において発生する電荷を相殺させて前記第１の導体の一部に対応する領域の前記絶縁膜をエッチングすることを特徴とする半導体パネルの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は薄膜トランジスタ等の半導体装置が形成された半導体パネルの製造方法に関する。
【０００２】
【従来の技術】
図８は従来の薄膜トランジスタ等の半導体装置が形成された半導体パネルの一例の一部の等価回路的平面図を示したものである。この半導体パネルはガラス基板１を備えている。ガラス基板１上の一点鎖線で囲まれた方形状の表示領域２内には、複数の画素電極３およびこれらの画素電極３にそれぞれ接続された複数の薄膜トランジスタ４がマトリクス状に設けられている。
【０００３】
ガラス基板１上の表示領域２内には、薄膜トランジスタ４に走査信号を供給する複数の走査ライン５が行方向に延びて設けられ、薄膜トランジスタ４にデータ信号を供給する複数のデータライン６が列方向に延びて設けられている。
【０００４】
各走査ライン５の右端部は、ガラス基板１上において表示領域２の右外側の点線で示す半導体チップ搭載領域７内に設けられた走査パッド８に接続されている。各データライン６の下端部は、ガラス基板１上において表示領域２の下外側の点線で示す半導体チップ搭載領域９内に設けられたデータパッド１０に接続されている。
【０００５】
次に、この半導体パネルの一部の具体的な構造の一例について、図９を参照して説明する。この場合、図９の左側にはデータパッド１０の部分を図示し、中央には薄膜トランジスタ４の部分を図示し、右側には走査パッド８の部分を図示している。
【０００６】
まず、薄膜トランジスタ４の部分について説明する。ガラス基板１の上面の所定の箇所には、図８に示す走査ライン５から延出されたゲート電極１１が設けられている。ゲート電極１１等を含むガラス基板１の上面にはゲート絶縁膜１２が設けられている。
【０００７】
ゲート電極１１上におけるゲート絶縁膜１２の上面の所定の箇所には真性アモルファスシリコンからなる半導体薄膜１３が設けられている。半導体薄膜１３の上面ほぼ中央部にはチャネル保護膜１４が設けられている。チャネル保護膜１４の上面両側およびその両側における半導体薄膜１３の上面にはｎ型アモルファスシリコンからなるオーミックコンタクト層１５、１６が設けられている。
【０００８】
一方のオーミックコンタクト層１５の上面にはドレイン電極１７が設けられている。他方のオーミックコンタクト層１６の上面にはソース電極１８が設けられている。両電極１７、１８等を含むゲート絶縁膜１２の上面にはオーバーコート膜１９が設けられている。
【０００９】
ソース電極１８の所定の箇所に対応する部分におけるオーバーコート膜１９にはコンタクトホール２０が設けられている。オーバーコート膜１９の上面の所定の箇所には画素電極３がコンタクトホール２０を介してソース電極１８に接続されて設けられている。
【００１０】
そして、薄膜トランジスタ４は、ゲート電極１１、ゲート絶縁膜１２、半導体薄膜１３、チャネル保護膜１４、オーミックコンタクト層１５、１６、ドレイン電極１７およびソース電極１８により構成されている。
【００１１】
次に、走査パッド８の部分について説明する。ガラス基板１の上面の所定の箇所には走査パッド８が設けられている。走査パッド８の中央部に対応する部分におけるオーバーコート膜１９およびゲート絶縁膜１２には開口部２１が設けられている。従って、走査パッド８は、この開口部２１を介して露出されている。
【００１２】
次に、データパッド１０の部分について説明する。ゲート絶縁膜１２の上面の所定の箇所には、下から順に、真性アモルファスシリコン層１０ａ、ｎ型アモルファスシリコン層１０ｂ、金属層１０ｃが設けられている。金属層１０ｃは、薄膜トランジスタ４の両電極１７、１８と同一の金属膜からなっている。金属層１０ｃの中央部に対応する部分におけるオーバーコート膜１９にはコンタクトホール２２が設けられている。
【００１３】
オーバーコート膜１９の上面の所定の箇所には金属層１０ｄがコンタクトホール２２を介して金属層１０ｃに接続されて設けられている。金属層１０ｄは、画素電極３と同一の金属膜からなっている。そして、データパッド１０は、真性アモルファスシリコン層１０ａ、ｎ型アモルファスシリコン層１０ｂ、金属層１０ｃおよび金属層１０ｄにより構成されている。
【００１４】
次に、この半導体パネルの製造方法の一部について、つまり走査パッド８を露出させるための開口部２１の形成方法について説明する。まず、図１０に示すように、オーバーコート膜１９上に画素電極３等を形成した後に、画素電極３等を含むオーバーコート膜１９の上面にレジスト膜２３を形成する。次に、走査パッド８の中央部に対応する部分におけるレジスト膜２３に開口部２４を形成する。
【００１５】
次に、平行平板型反応性イオンエッチング装置（図示せず）を用い、ＳＦ6とＯ2との混合ガスを用いてドライエッチングを行う。すると、反応室内にプラズマが発生し、その中で気体分子が分解され、プラスにイオン化された荷電粒子２５、ふっ素ラジカル等が生じる。そして、ふっ素ラジカルがレジスト膜２３の開口部２４内の窒化シリコンからなるオーバーコート膜１９の表面と反応し、この反応で生成された揮発性生成物が蒸発してエッチングされ、図９に示すように、開口部２１が形成される。
【００１６】
このとき、反応室内のプラスにイオン化された荷電粒子２５がレジスト膜２３の開口部２４内のオーバーコート膜１９の表面に衝突し、オーバーコート膜１９の表面のエッチングが進行されるが、このエッチング時に、オーバーコート膜１９の表面のマイナスイオンが引き抜かれて反応室内で、イオン化された荷電粒子２５と中和される。このため、レジスト膜２３の開口部２４内のオーバーコート膜１９の表面に、マイナスイオンの引き抜きに応じて、プラスの電荷が発生し、レジスト膜２３の開口部２４内のゲート絶縁膜１２の走査パッド８と接する側にマイナスの電荷が発生する。
【００１７】
レジスト膜２３の開口部２４内のゲート絶縁膜１２の走査パッド８と接する側に発生したマイナスの電荷は、走査パッド８に注入される。走査パッド８に注入されたマイナスの電荷は、図８に示す走査ライン５を介してゲート電極１１に注入される。すると、ゲート絶縁膜１２のゲート電極１１との界面側にプラスの電荷が発生し、ゲート絶縁膜１２の半導体薄膜１３との界面側にマイナスの電荷が発生し、半導体薄膜１３のゲート絶縁膜１２との界面側にプラスの電荷が発生する。しかして、薄膜トランジスタ４および画素電極３に対応する領域はレジスト膜２３で覆われているため、この領域からはイオン化された電荷の注入は行われない。従って、半導体薄膜１３のゲート絶縁膜１２との界面側には、プラスの電荷が残留することになる。
【００１８】
【発明が解決しようとする課題】
このように、従来の半導体パネルでは、走査パッド８を露出させるための開口部２１の形成に起因して、半導体薄膜１３のゲート絶縁膜１２との界面側にプラスの電荷が発生する。しかし、半導体薄膜１３のゲート絶縁膜１２との界面側に発生したプラスの電荷は、そのままトラップされる。このため、通常は、ｎ型ＭＯＳとして動作する薄膜トランジスタ４のしきい値電圧Ｖｔｈはプラス側にシフトし、オン電流が低下し、オフ電流が増加するという問題があった。ここで、薄膜トランジスタ４がｐ型ＭＯＳであれば、しきい値電圧Ｖｔｈはマイナス（絶対値が小さくなる）側にシフトする。薄膜トランジスタの場合に限らず、半導体薄膜を有する半導体装置では、半導体薄膜の表面に電荷がトラップされることによりその特性が変動するものである。
そこで、この発明は、絶縁膜をドライエッチングする際、イオン化された荷電粒子によって半導体薄膜に電荷がトラップされ、半導体装置の特性が変動することを抑制することができる方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
請求項１に記載の発明は、半導体薄膜、ゲート電極、ソース電極およびドレイン電極を有する薄膜トランジスタおよび前記薄膜トランジスタのゲート電極に接続された走査ラインが複数の絶縁膜で覆われ、前記走査ラインに接続された走査パッドが前記複数の絶縁膜に形成された開口部を介して露出された半導体パネルの製造方法であって、最上層の前記絶縁膜上にＩＴＯ層を前記薄膜トランジスタのドレイン電極またはソース電極に接続させて形成し、前記走査パッドおよび前記ＩＴＯ層に対応する領域を除く領域における最上層の前記絶縁膜上にレジスト膜を形成し、この状態で前記複数の絶縁膜に前記走査パッドを露出させるための前記開口部をエッチングガスを用いたドライエッチングにより形成し、該ドライエッチングの工程中に、前記走査パッドに発生した電荷によって前記ゲート電極を介して前記半導体薄膜の一面に発生する一方の極性の電荷と、前記ＩＴＯ層に注入され、前記ドレイン電極または前記ソース電極を介して前記半導体薄膜の他面に発生する他方の極性の電荷とを相殺することを特徴とするものである。
請求項２に記載の発明は、 請求項１に記載の発明において、前記複数の絶縁膜は、前記ゲート電極、前記走査ラインおよび前記走査パッドを覆うように設けられたゲート絶縁膜および該ゲート絶縁膜上に設けられたオーバーコート膜からなることを特徴とするものである。
請求項３に記載の発明は、 請求項１または２に記載の発明において、前記ＩＴＯ層は、前記薄膜トランジスタのドレイン電極にデータラインを介して接続されたデータパッドであることを特徴とするものである。
請求項４に記載の発明は、請求項１または２に記載の発明において、前記ＩＴＯ層は、前記薄膜トランジスタのソース電極に接続された画素電極であることを特徴とするものである。
請求項５に記載の発明は、請求項１〜４のいずれかに記載の発明において、前記ドライエッチングは、反応性イオンエッチングであることを特徴とするものである。
請求項６に記載の発明は、請求項１〜４のいずれかに記載の発明において、前記ドライエッチングは、プラズマエッチングであることを特徴とするものである。
請求項７に記載の発明は、請求項１〜４のいずれかに記載の発明において、前記ドライエッチングは、マイクロ波高周波プラズマエッチングであることを特徴とするものである。
請求項８に記載の発明は、半導体薄膜の一面側に電気的に結合された第１の導体、前記半導体薄膜の他面側に電気的に結合された第２の導体、および前記半導体薄膜および前記第１の導体を覆う絶縁膜を有し、前記絶縁膜に前記第１の導体の一部を露出する開口部をドライエッチングにより形成する半導体パネルの製造方法において、前記半導体パネルを覆うマスクに、前記第１の導体の一部に対応する第１の開口および前記第２の導体の少なくとも一部を露出する第２の開口を設け、前記ドライエッチングの際に発生する荷電粒子によって、前記第１の導体を介して前記半導体薄膜の一面側に一方の極性の電荷を発生させ、前記第２の導体を介して前記半導体薄膜の他面側に他方の極性の電荷を発生させることにより半導体薄膜内において発生する電荷を相殺させて前記第１の導体の一部に対応する領域の前記絶縁膜をエッチングすることを特徴とするものである。
【００２０】
【発明の実施の形態】
図１はこの発明の一実施形態としての薄膜トランジスタが形成された半導体パネルの要部の等価回路的平面図を示したものである。この半導体パネルはガラス基板３１を備えている。ガラス基板３１上の一点鎖線で囲まれた方形状の表示領域３２内には、複数の画素電極３３およびこれらの画素電極３３にそれぞれ接続された複数の薄膜トランジスタ３４がマトリクス状に設けられている。
【００２１】
ガラス基板３１上の表示領域３２内には、薄膜トランジスタ３４に走査信号を供給する複数の走査ライン３５が行方向に延びて設けられ、薄膜トランジスタ３４にデータ信号を供給する複数のデータライン３６が列方向に延びて設けられている。
【００２２】
各走査ライン３５の右端部は、ガラス基板３１上において表示領域３２の右外側の点線で示す半導体チップ搭載領域３７内に設けられた走査パッド３８に接続されている。各データライン３６の下端部は、ガラス基板３１上において表示領域３２の下外側の点線で示す半導体チップ搭載領域３９内に設けられたデータパッド４０に接続されている。
【００２３】
次に、この半導体パネルの一部の具体的な構造の一例について、図２を参照して説明する。この場合、図２の左側にはデータパッド４０の部分を図示し、中央には薄膜トランジスタ３４の部分を図示し、右側には走査パッド３８の部分を図示している。
【００２４】
まず、薄膜トランジスタ３４の部分について説明する。ガラス基板３１の上面の所定の箇所には、図１に示す走査ライン３５から延出されたゲート電極４１が設けられている。ゲート電極４１等を含むガラス基板３１の上面にはゲート絶縁膜４２が設けられている。
【００２５】
ゲート電極４１上におけるゲート絶縁膜４２の上面の所定の箇所には真性アモルファスシリコンからなる半導体薄膜４３が設けられている。半導体薄膜４３の上面ほぼ中央部にはチャネル保護膜４４が設けられている。チャネル保護膜４４の上面両側およびその両側における半導体薄膜４３の上面にはｎ型アモルファスシリコンからなるオーミックコンタクト層４５、４６が設けられている。
【００２６】
一方のオーミックコンタクト層４５の上面にはドレイン電極４７が設けられている。他方のオーミックコンタクト層４６の上面にはソース電極４８が設けられている。両電極４７、４８等を含むゲート絶縁膜４２の上面にはオーバーコート膜４９が設けられている。
【００２７】
ソース電極４８の所定の箇所に対応する部分におけるオーバーコート膜４９にはコンタクトホール５０が設けられている。オーバーコート膜４９の上面の所定の箇所には画素電極３３がコンタクトホール５０を介してソース電極４８に接続されて設けられている。
【００２８】
そして、薄膜トランジスタ３４は、ゲート電極４１、ゲート絶縁膜４２、半導体薄膜４３、チャネル保護膜４４、オーミックコンタクト層４５、４６、ドレイン電極４７およびソース電極４８により構成されている。
【００２９】
次に、走査パッド３８の部分について説明する。ガラス基板３１の上面の所定の箇所には走査パッド３８が設けられている。走査パッド３８の中央部に対応する部分におけるオーバーコート膜４９およびゲート絶縁膜４２には開口部５１が設けられている。従って、走査パッド３８は、この開口部５１を介して露出されている。
【００３０】
次に、データパッド４０の部分について説明する。ゲート絶縁膜４２の上面の所定の箇所には、下から順に、真性アモルファスシリコン層４０ａ、ｎ型アモルファスシリコン層４０ｂ、金属層４０ｃが設けられている。金属層４０ｃは、薄膜トランジスタ３４の両電極４７、４８と同一の金属膜からなっている。金属層４０ｃの中央部に対応する部分におけるオーバーコート膜４９にはコンタクトホール５２が設けられている。
【００３１】
オーバーコート膜４９の上面の所定の箇所にはＩＴＯ層４０ｄがコンタクトホール５２を介して金属層４０ｃに接続されて設けられている。ＩＴＯ層４０ｄは、画素電極３３と同一の金属膜からなっている。そして、データパッド４０は、真性アモルファスシリコン層４０ａ、ｎ型アモルファスシリコン層４０ｂ、金属層４０ｃおよびＩＴＯ層４０ｄにより構成されている。
【００３２】
次に、この半導体パネルの製造方法について説明する。まず、図３に示すように、ガラス基板３１の上面の各所定の箇所にＡｌやＡｌ合金等のＡｌ系金属からなるゲート電極４１を含む走査ライン３５（図１参照）および走査パッド３８を形成する。
【００３３】
次に、ゲート電極４１等を含むガラス基板３１の上面に窒化シリコンからなるゲート絶縁膜４２、真性アモルファスシリコン層６１および窒化シリコン層を連続して成膜し、窒化シリコン層をパターニングすることにより、チャネル保護膜４４を形成する。次に、チャネル保護膜４４を含む真性アモルファスシリコン層６１の上面にｎ型アモルファスシリコン層６２およびＣｒ層６３を連続して成膜する。
【００３４】
次に、Ｃｒ層６３、ｎ型アモルファスシリコン層６２および真性アモルファスシリコン層６１を連続してパターニングすることにより、図４に示すように、ゲート電極４１上のゲート絶縁膜４２上に、半導体薄膜４３、オーミックコンタクト層４５、４６、ドレイン電極４７およびソース電極４８を形成する。
【００３５】
また、データパッド形成領域におけるゲート絶縁膜４２上に、下から順に、真性アモルファスシリコン層４０ａ、ｎ型アモルファスシリコン層４０ｂおよびＣｒからなる金属層４０ｃを形成する。また、図１に示すデータライン３６を、下から順に、真性アモルファスシリコン層、ｎ型アモルファスシリコン層およびＣｒからなる金属層の３層構造として形成する。
【００３６】
次に、図５に示すように、薄膜トランジスタ３４等を含むゲート絶縁膜４２の上面に窒化シリコンからなるオーバーコート膜５９を成膜する。次に、ソース電極４８の所定の箇所に対応する部分におけるオーバーコート膜５９にコンタクトホール５０を形成する。また、金属層４０ｃの中央部に対応する部分におけるオーバーコート膜５９にコンタクトホール５２を形成する。
【００３７】
次に、オーバーコート膜５９の上面等に成膜したＩＴＯ膜をパターニングすることにより、オーバーコート膜５９の上面の所定の箇所に画素電極３３をコンタクトホール５０を介してソース電極４８に接続させて形成する。また、オーバーコート膜５９の上面の他の所定の箇所にＩＴＯ層４０ｄをコンタクトホール５２を介して金属層４０ｃに接続させて形成する。
【００３８】
次に、図６に示すように、画素電極３３等を含むオーバーコート膜５９の上面にレジスト膜６４を形成する。次に、レジスト膜６４に、走査パッド３８の中央部（周縁部を除く）を露出する開口部６５を形成する。また、レジスト膜６４に、画素電極３３の中央部（周縁部を除く）を露出する開口部６６を形成する。さらに、レジスト膜６４に、データパッド４０のＩＴＯ層４０ｄの中央部（周縁部を除く）を露出する開口部６７を形成する。レジスト膜６４に形成する上記の開口部６５、６６、６７は、ウエットエッチングにより同時に形成されるものである。
【００３９】
次に、平行平板型反応性イオンエッチング装置（図示せず）を用い、ＳＦ6とＯ2との混合ガスを用いてドライエッチングを行う。すると、反応室内にプラズマが発生し、その中で気体分子が分解され、プラスにイオン化された荷電粒子６８、ふっ素ラジカル等が生じる。そして、ふっ素ラジカルがレジスト膜６４の開口部６５内の窒化シリコンからなるオーバーコート膜４９の表面（さらには同じく窒化シリコンからなるゲート絶縁膜４２の表面）と反応し、この反応で生成された揮発性生成物が蒸発してエッチングされ、図２に示すように、開口部５１が形成される。
【００４０】
このとき、反応室内のプラスにイオン化された荷電粒子６８がレジスト膜６４の開口部６５内のオーバーコート膜４９の表面に衝突し、オーバーコート膜４９の表面のエッチングが進行されるが、このエッチング時に、オーバーコート膜４９の表面のマイナスイオンが引き抜かれて反応室内で、イオン化された荷電粒子６８と中和される。このため、レジスト膜６４の開口部６５内のオーバーコート膜４９の表面に、マイナスイオンの引き抜きに応じて、プラスの電荷が発生し、レジスト膜６４の開口部６５内のゲート絶縁膜４２の走査パッド３８との界面側にマイナスの電荷が発生する。
【００４１】
レジスト膜６４の開口部６５内のゲート絶縁膜４２の走査パッド３８との界面側に発生したマイナスの電荷は、走査パッド３８に注入される。走査パッド３８に注入されたマイナスの電荷は、図１に示す走査ライン３５を介してゲート電極４１に注入される。すると、ゲート絶縁膜４２のゲート電極４１との界面側にプラスの電荷が発生し、ゲート絶縁膜４２の半導体薄膜４３との界面側にマイナスの電荷が発生し、半導体薄膜４３のゲート絶縁膜４２との界面側にプラスの電荷が発生する。
【００４２】
一方、反応室内のプラスにイオン化された荷電粒子６８がレジスト膜６４の開口部６６、６７内の画素電極３３およびデータパッド４０のＩＴＯ層４０ｄに衝突し、そのプラスの電荷が画素電極３３およびデータパッド４０のＩＴＯ層４０ｄに注入される。
【００４３】
画素電極３３に注入されたプラスの電荷は、ソース電極４８に注入される。すると、他方のオーミックコンタクト層４６のソース電極４８との界面側にマイナスの電荷が発生し、他方のオーミックコンタクト層４６の半導体薄膜４３との界面側にプラスの電荷が発生し、半導体薄膜４３の他方のオーミックコンタクト層４６との界面側にマイナスの電荷が発生する。
【００４４】
データパッド４０のＩＴＯ層４０ｄに注入された電荷は、金属層４０ｃに注入される。金属層４０ｃに注入された電荷は、図１に示すデータライン３６を介してドレイン電極４７に注入される。すると、一方のオーミックコンタクト層４５のドレイン電極４７との界面側にマイナスの電荷が発生し、一方のオーミックコンタクト層４５の半導体薄膜４３との界面側にプラスの電荷が発生し、半導体薄膜４３の一方のオーミックコンタクト層４６との界面側にマイナスの電荷が発生する。
【００４５】
そして、半導体薄膜４３の両オーミックコンタクト層４５、４６との界面側に発生したマイナスの電荷は、半導体薄膜４３のゲート絶縁膜４２との界面側に発生したプラスの電荷と相殺される。この結果、半導体薄膜４３のゲート絶縁膜４２との界面側に発生したプラスの電荷が、そのままトラップされることをなくすことができる。従って、薄膜トランジスタ３４のしきい値電圧Ｖｔｈがプラス側にシフトすることがなく、オン電流の低下およびオフ電流の増加が抑制される。
【００４６】
ところで、オーバーコート膜４９にコンタクトホール５０、５２を形成する際、開口部５１を形成する場合と同様に、平行平板型反応性イオンエッチング装置を用い、ＳＦ6とＯ2との混合ガスを用いてドライエッチングを行う。このため、この段階で、薄膜トランジスタの特性を測定して確認した訳ではないが、理論的には、このオーバーコート膜４９のドライエッチング時に、オーバーコート膜４９の表面にプラスの電荷が発生し、ドレイン電極４７、ソース電極４８との界面側にマイナスの電荷を誘発し、オーミックコンタクト層４５、４６を介して、半導体薄膜４３のオーミックコンタクト層４５、４６との界面側にマイナスの電荷が発生してそのままトラップされているものと思われる。
【００４７】
しかし、オーバーコート膜４９の厚さ方向の一部にコンタクトホール５０、５２を形成するためのエッチング時間は、オーバーコート膜４９およびゲート絶縁膜４２の厚さ方向の全体に開口部５１を形成するためのエッチング時間よりも短い。このため、上述の、半導体薄膜４３のオーミックコンタクト層４５、４６との界面側に発生してそのままトラップされるマイナスの電荷の量は比較的少ない。従って、図６に示す場合には、上述の、半導体薄膜４３のオーミックコンタクト層４５、４６との界面側にトラップされた比較的少量のマイナスの電荷は、半導体薄膜４３のゲート絶縁膜４２との界面側に当初発生するプラスの電荷、すなわち、第４１段落において説明した通り、半導体薄膜４３のゲート絶縁膜４２との界面側に発生するプラスの電荷と相殺される。
【００４８】
そして、その後において、半導体薄膜４３のゲート絶縁膜４２との界面側に発生するプラスの電荷は、オーバーコート膜４９にコンタクトホール５０、５２を形成するドライエッチング時に、画素電極３３およびＩＴＯ層４０ｄを介して、半導体薄膜４３のオーミックコンタクト層４５、４６との界面側に発生するマイナスの電荷と相殺されると考えることができる。つまり、薄膜トランジスタ全体のプロセスを通じ、半導体薄膜４３の一面側と他面側にトラップされる極性が相反する電荷の総量が大略等しくなるようにすることが最も好ましいということになる。
【００４９】
これに対し、図９および図１０に示す従来の場合には、一応、従来技術の課題として説明はしたが、更に詳細には、上述の、半導体薄膜１３のオーミックコンタクト層１５、１６との界面側にトラップされた比較的少量のマイナスの電荷は、半導体薄膜１３のゲート絶縁膜１２との界面側に当初発生するプラスの電荷と相殺されるが、その後において、半導体薄膜１３のゲート絶縁膜１２との界面側に発生するプラスの電荷は、そのままトラップされることになる。つまり、半導体薄膜１３の一面側と他面側にトラップされる極性が相反する電荷の総量が著しく相違する結果、薄膜トランジスタの特性が変動してしまうものと思われる。
【００５０】
ここで、実験結果について説明する。図６に示す本実施形態の製造方法で製造された半導体パネル（以下、本実施形態品という。）と図１０に示す従来の製造方法で製造された半導体パネル（以下、従来品という。）とを用意し、その各薄膜トランジスタのＶｇ（ゲート電圧）−Ｉｄ（ドレイン電流）特性を調べたところ、図７に示す結果が得られた。
【００５１】
図７の実線は本実施形態品の場合であり、点線で示す従来品と比較して、同一のドレイン電流Ｉｄに対応するゲート電圧Ｖｇが全体的にマイナス側にシフトしている。換言すれば、点線で示す従来品の場合には、薄膜トランジスタのしきい値Ｖｔｈがプラス側にシフトしているが、実線で示す本実施形態品の場合には、薄膜トランジスタのしきい値電圧Ｖｔｈがプラス側にシフトしていない。具体的には、本実施形態品のしきい値電圧Ｖｔｈは１．５２Ｖであり、従来品のしきい値電圧Ｖｔｈはそれよりもプラス側にシフトして３．０２Ｖであった。
【００５２】
次に、ゲート電圧を＋１５Ｖとしてオン電流を調べたところ、本実施形態品の場合には９．８６×１０-7Ａであり、従来品（８．０５-7Ａ）の場合よりも約１．２倍の増加を示した。次に、移動度を調べたところ、本実施形態品の場合には０．９５ｃｍ2／Ｖ・ｓであり、従来品（０．９１ｃｍ2／Ｖ・ｓ）の場合よりもやや大きな値を示した。
【００５３】
なお、図６において、画素電極３３とデータパッド４０のＩＴＯ層４０ｄとのうちのいずれか一方をレジスト膜６４で覆うようにしてもよい。また、エッチングガスを用いたドライエッチング装置としては、平行平板型反応性イオンエッチング装置に限らず、平行平板型プラズマエッチング装置やマイクロ波高周波プラズマエッチング装置等であってもよい。さらに、薄膜トランジスタとしては、チャネル保護膜型に限らず、チャネルエッチ型であってもよい。
【００５４】
また、本発明の実施形態として、半導体装置が薄膜トランジスタである場合で説明をしたが、半導体装置は、薄膜トランジスタに限られるものでなく、要は、半導体薄膜の一面側に電気的に結合された第１の導体、前記半導体薄膜の他面側に電気的に結合された第２の導体、および前記半導体薄膜および前記第１の導体を覆う絶縁膜を有し、前記絶縁膜に前記第１の導体の一部を露出する開口部をドライエッチングにより形成する半導体パネルにおいて、該半導体パネルを覆うマスクに、前記第１の導体の一部に対応する第１の開口および前記第２の導体の少なくとも一部を露出する第２の開口を設けて、前記マスクの第１の開口部に対応する前記絶縁膜の部分をドライエッチングする方法全てに適用可能である。
【００５５】
このようにすれば、前記第１の導体上に前記絶縁膜が被覆されているに比し前記第２の導体表面は露出されているので、前記ドライエッチングの際に発生する荷電粒子によって、前記第１の導体を介して前記半導体薄膜の一面側に誘起される電荷と、前記第２の導体を介して前記半導体薄膜の他面側に誘起される電荷とは、逆の極性になり、前記半導体薄膜内において相互に相殺され、前記半導体薄膜にトラップされる電荷をなくすことができる。
【００５６】
【発明の効果】
以上説明したように、この発明によれば、ドライエッチングの際に、第１の導体を介して半導体薄膜の一面側に誘起される電荷と、第２の導体を介して半導体薄膜の他面側に誘起される電荷とが、逆の極性となるようにしたので、半導体薄膜内において相互に相殺され、半導体薄膜にトラップされる電荷をなくすことができ、これにより半導体装置の特性の変動を抑制することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態としての半導体パネルの要部の等価回路的平面図。
【図２】図１に示す半導体パネルの一部の断面図。
【図３】図２に示す半導体パネルの製造に際し、当初の工程の断面図。
【図４】図３に続く工程の断面図。
【図５】図４に続く工程の断面図。
【図６】図５に続く工程の断面図。
【図７】薄膜トランジスタのＶｇ−Ｉｄ特性を説明するために示す図。
【図８】従来の半導体パネルの一例の一部の等価回路的平面図。
【図９】図８に示す半導体パネルの一部の断面図。
【図１０】図９に示す半導体パネルの製造に際し、画素電極等を形成した後に、走査パッドを露出させるための開口部の形成を説明するために示す断面図。
【符号の説明】
３１ガラス基板
３２  表示領域
３３  画素電極
３４  薄膜トランジスタ
３５  走査ライン
３６  データライン
３７  半導体チップ搭載領域
３８  走査パッド
３９  半導体チップ搭載領域
４０  データパッド
４１  ゲート電極
４２  ゲート絶縁膜
４３  半導体薄膜
４４  チャネル保護膜
４５、４６  オーミックコンタクト層
４７  ドレイン電極
４８  ソース電極
４９  オーバーコート膜
６４  レジスト膜
６５、６６、６７  開口部
６８  プラスにイオン化された荷電粒子
【図１】
0004106914.tif 000002
【図２】
0004106914.tif 000003
【図３】
0004106914.tif 000004
【図４】
0004106914.tif 000005
【図５】
0004106914.tif 000006
【図６】
0004106914.tif 000007
【図７】
0004106914.tif 000008
【図８】
0004106914.tif 000009
【図９】
0004106914.tif 000010
【図１０】
0004106914.tif 000011