【手続補正書】
【提出日】平成20年3月27日(2008.3.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】      明細書
【発明の名称】  ディジタルテレビジョン受信機の水平同期
【特許請求の範囲】
【請求項１】  水平同期信号の源と、
第１と第２の高周波数水平駆動信号の源と、
前記水平同期信号と前記第１の水平駆動信号に応答して第１の制御信号を発生する位相検出器と、
第２の制御信号の源と、
前記第１の高周波数での位相がロックされた動作モードについて、前記駆動信号の前記源に前記第１の制御信号を選択的に供給し、前記第２の高周波数での位相がロックされていない動作モードについて、前記駆動信号の前記源に前記第２の制御信号を選択的に供給するスイッチと、
を有することを特徴とする水平同期システム。
【請求項２】  前記駆動信号の源は、
電圧制御発振器と、
前記第一及び第二の高周波のそれぞれでのブランキングの間に異なる数のサンプルを供給するカウンタと、
を有する請求項１記載のシステム。
【請求項３】  前記第二の制御信号の源は、バイナリレート乗算器、バイナリレート乗算器フィルタを有する、
請求項１記載のシステム。
【請求項４】  前記発振器は、水晶発振器を有する、
請求項２記載のシステム。
【請求項５】  前記位相検出器への入力としてパルス幅が伸張されたタイミング信号を発生するために前記駆動信号に応答する回路を更に有する、
請求項１記載のシステム。
【請求項６】  前記駆動信号に応答する前記回路は、ワンショットを有する、
請求項５記載のシステム。
【請求項７】  前記位相検出器は、乗算器を有する、
請求項１記載のシステム。
【請求項８】  前記乗算器は、
ある電位にわたり結合される入力を有し、前記第一の駆動信号に応じて出力として前記第一の高周波でパルスを発生する第一のスイッチと、
前記水平同期信号に応じて、前記第一の高周波出力パルスをサンプリングするために結合される入力を有する第二のスイッチと、
前記サンプリングされたパルスに応じて、前記第一の制御信号を生成する積分器と、
それぞれの入力コンタクトに結合される前記第一及び第二の制御信号を有し、前記駆動信号の前記ソースに結合される出力を有する第三のスイッチと、
を有する請求項７記載のシステム。
【請求項９】  ｆＨである水平同期信号の源と、
ｎｆＨである第１の高周波水平駆動信号及びｍｆＨである第２の高周波数水平駆動信号の源と、前記ｎ≧２，ｍ≧２であり、前記ｎは整数であり、
前記ｆＨである水平同期信号と前記ｎｆＨである第１の水平駆動信号に応答して第１の制御信号を発生する位相検出器と、
第２の制御信号の源と、
前記ｎｆＨである第１の高周波数での位相がロックされた動作モードについて、前記駆動信号の前記源に前記第１の制御信号を選択的に供給し、前記ｍｆＨである第２の高周波数での位相がロックされていない動作モードについて、前記駆動信号の前記源に前記第２の制御信号を選択的に供給するスイッチと、
を有することを特徴とする水平同期システム。
【請求項１０】  前記駆動信号の源は、
電圧制御発振器と、
前記ｎｆＨ及びｍｆＨの周波数でのブランキングの間にサンプル数を変えるカウンタと、
を有する請求項９記載のシステム。
【請求項１１】  前記ｎ＝２及びｍ＝２．１４である、
請求項９記載のシステム。
【請求項１２】  水平同期信号の源と、
第１と第２の高周波数水平駆動信号の源と、
第一の制御信号の源と、
第二の制御信号の源と、
前記駆動信号の源は、前記第一の制御信号に応じて前記第一の高周波での位相がロックされた動作モードを有し、前記第二の制御信号に応じて前記第二の高周波での位相がロックされていない動作モードを有する、
ことを特徴とする水平同期システム。
【請求項１３】  前記水平同期信号の前記源により前記第一の駆動信号の位相をロックする手段を更に有する、
請求項１２記載のシステム。
【請求項１４】  前記駆動信号の源は、制御可能な発振器を有する、
請求項１２記載のシステム。
【請求項１５】  前記発振器は、前記第一及び第二の制御信号の両者に応じて同じ周波数で動作する、
請求項１４記載のシステム。
【請求項１６】  前記駆動信号の源は、前記発振器により計時され、前記第一及び第二の高周波のそれぞれでのブランキングの間に異なる数のサンプルを供給するカウンタを更に有する、
請求項１４記載のシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタルテレビジョン受信機の水平同期信号の分野に関する。
【０００２】
【従来の技術】
アナログビデオ信号は、水平同期を有しかつ、走査周波数はＮＴＳＣシステムで約１５．７３５ｋＨｚである。この同期と走査周波数は、ＰＡＬとＳＥＣＡＭシステムで異なるが、しかし一般的には、同等である。システムに関わらず、これは一般的には、標準水平同期と走者周波数と呼ばれ、しばしば、ｆＨ又は、１ｆＨと記される。インターレース走査よりも、順次走査を提供するテレビジョン受信機は、ＮＴＳＣでは３１．４７ｋＨｚの２ｆＨとよく記される標準同期周波数の２倍の周波数で動作する。そのようなテレビジョン受信機は、ディジタル回路を使用してアナログビデオ入力を、ラインを繰返すか又は補間のいずれかにより、フィールドあたりの水平ラインの数が２倍となるようにアップコンバートする。１ｆＨ入力ビデオ信号に２ｆＨ偏向回路を同期するために、位相検出器が使用される。
【０００３】
例えば、ＭＰＥＧ２フォーマットのビデオ信号を処理するために設計されたディジタルテレビジョン受信機は、約３３．７５ｋＨｚの２．１４ｆＨで動作する水平同期回路を有する。ＭＰＥＧ２信号を処理する回路は、位相検出器の必要を除去するタイムベース補正機能を有する。マイクロプロセッサに応答するバイナリレート乗算器は、発振器を制御し、次に、所望の水平駆動周波数に発振器出力を下げて分周する幾つかのカウンタを駆動する。アップコンバートされたビデオデータは、タイムベース補正が提供されるようにメモリに書き込まれそして、読み出される。
【０００４】
２．１４ｆＨで動作するディジタルテレビジョン受信機では、標準１ｆＨビデオは、単純に、２ｆＨの代わりに２．１４ｆＨにアップコンバートされ、アップコンバージョンは特別な困難性はない。しかし、２．１４ｆＨにアップコンバートされたビデオを表示するときに、予期しないいくつかの問題が発生する。問題の１つは、例えば、アンテナ、ビデオカセットレコーダ及び、ＤＶＤプレーヤからテレビジョン受信機への、１ｆＨＮＴＳＣ信号経路へ偏向電圧と電流を結合することから生じる。これは、例えば、回路基板のグランドループによる、テレビジョン受信機への内部に起こる信号ピックアップと結合にも、同様である。テレビジョン受信機の又は構成部品に外部的に接続された第３の配線グランドは、この信号ピックアップに貢献しうる。この条件の下で、２．１４ｆＨ偏向電流及び/又は電圧は、表示されている入力ＮＴＳＣ信号には非同期であり、結合された信号は水平バーと同じ妨害で走査されたラスタに現れる。
【０００５】
この効果は、２．１４ｆＨの代わりに２ｆＨで偏向回路を動作することにより減少できることがわかる。この状況の下では、結合された妨害は、視覚的には減少されるがしかし、移動するバーが走査にロックされることを除いて水平シェーディングと同様な、水平に移動する水蓄積されたバーとしてラスタに現れる。アプコンバージョン処理は、表示部出力と入力ＮＴＳＣ信号との関係を維持しないので、望まない結合された信号は、移動する。アップコンバートされたＮＴＳＣ信号は、２ｆＨ走査されたラスタに周波数で近いが、これらの信号は同一周波数で無く、且つ位相が同期されていない。
【０００６】
従って、ＭＰＥＧ２フォーマットのディジタルビデオ信号を２．１４ｆＨで表示し且つアップコンバートされた順次走査フォーマットの例えば、ＮＴＳＣの標準ビデオ信号を表示するディジタルテレビジョン受信機を可能とする解決方法が必要とされる。
【０００７】
２．１４ｆＨの代わりに２ｆＨでのアップコンバートされた走査による妨害の視覚性は、２ｆＨ偏向を入力１ｆＨ信号に位相／周波数ロックすることにより、更に減少する。これは、ラスタディスプレイ上の静止した妨害への偏向発生された結合された信号を減少する。この解決方法で、位相検出器内で、１ｆＨビデオ入力信号から得られた１ｆＨ同期／駆動信号が２ｆＨ偏向駆動パルスと比較される。位相検出器の出力は、電圧制御発振器の周波数の制御に使用される。ＭＰＥＧ２ビデオ信号に対する表示画素クロックは、ＶＣＯから得られ、そして、従って、その周波数を制御することは、１ｆＨＮＴＳＣ入力水平同期成分と位相／周波数ロックする２ｆＨ偏向をもたらす位相ロックループを閉じることを可能とする。
【０００８】
しかし、この解決方法は、例えば、ＭＰＥＧ２フォーマットのディジタルビデオ信号を２．１４ｆＨで、そして、ＮＴＳＣ、ＰＡＬ又は、ＳＥＣＡＭフォーマットのアナログビデオ信号を２ｆＨというように、異なる種類のビデオ入力信号に対して２つの異なる水平走査周波数でテレビジョン受信機を動作させるという更なる問題を提示する。
【０００９】
【発明が解決しようとする課題】
本発明は、従来技術の問題点を解決することを目的とする。
【００１０】
【課題を解決するための手段】
従来技術の問題点を解決する本発明の水平同期システムは、水平同期信号の源と、第１と第２の高周波数水平駆動信号の源と、第１の制御信号の源と、第２の制御信号の源とを有し、前記駆動信号の前記源は、前記第１の制御信号に応答する前記第１の高周波数で動作する位相ロックされたモードと、前記第２の制御信号に応答する前記第２の高周波数で動作する位相ロックされていないモードを有する。
【００１１】
システムは更に前記第１の駆動信号を前記水平同期信号と位相同期させる手段を有する。
【００１２】
前記駆動信号の源は、制御可能な発振器を有する。
【００１３】
発振器は、前記第１と第２の制御信号の両方に応答する同じ周波数で、優位に動作する。
【００１４】
前記駆動信号の源は、優位に更に、発振器によりクロックを供給され、且つそれぞれ前記第１と第２の高周波数でブランキング中に異なる数のサンプルを供給するカウンタを有する。
【００１５】
従来技術の問題点を解決する本発明の配置に従った他の水平同期システムは、水平同期信号源と、第１と第２の高周波数水平駆動信号の源と、前記水平同期信号と前記第１の水平駆動信号に応答する第１の制御電圧を発生する位相検出器と、第２の制御信号の源と、前記第１の高周波数での動作の位相がロックしたモードに対して、前記駆動信号の前記源へ前記第１の制御信号を選択的に供給し、且つ、前記第２の高周波数での動作の位相がロックしていないモードに対して、前記駆動信号の前記源へ前記第２の制御信号を選択的に供給するスイッチとを有する。
【００１６】
駆動信号の源は、電圧制御された発振器、及び、それぞれ前記第１と第２の高周波数でブランキング中に異なる数のサンプルを供給するカウンタを有する。
【００１７】
前記第２の制御信号の源は、バイナリレート乗算器と、バイナリレート乗算器フィルタを有する。
【００１８】
システムは、優位に、更に、位相ロックループの応答速度を制御するために、前記駆動信号に応答し且つ、前記位相検出器の入力として時間幅の伸ばされたタイミング信号を発生する回路を有する。
【００１９】
現在好適な実施例に従った水平同期システムでは、ｆＨ水平同期信号の源と、ｎｆＨとｍｆＨの高周波数水平駆動信号の源と、ここで、ｎ≧２、ｍ≧２であり、且つｎは整数であり、前記ｆＨ水平同期信号と前記ｎｆＨの水平駆動信号に応答する第１の制御信号を発生する位相検出器と、第２の制御信号の源と、ｎｆＨでの動作の位相がロックしたモードに対して、前記駆動信号の前記源へ前記第１の制御信号を選択的に供給し、且つ、ｍｆＨでの動作の位相がロックしていないモードに対して、前記駆動信号の前記源へ前記第２の制御信号を選択的に供給するスイッチとを有する。係数ｎは、２に等しく且つ係数ｍは２．１４に等しい。
【００２０】
駆動信号の源は、電圧制御発振器と、ｎｆＨとｍｆＨの周波数で、ブランキング中に、サンプルの数を変えるためのカウンタを有する。
【００２１】
【発明の実施の形態】
本発明の配置に従った多周波数の水平同期システム１０を図１に示す。システムは、発振器２０のオープンループとクローズドループ制御経路を有する動作のモードを選択可能である。発振器２０は、例えば、電圧制御発振器（ＶＣＯ）又は、電圧制御水晶発振器（ＶＣＸＯ）である。オープンループ制御が例えば、ＭＰＥＧ２フォーマットのディジタルビデオ信号を表示するのに使用される。発振器２０は、１３．５ＭＨｚで動作し、そして２７ＭＨｚに２倍され、８１ＭＨｚの画素表示クロックとＭＰＥＧ２システムクロックの基準として使用される。  
オープンループ制御経路は、データバス４０を介して、ディジタル周波数制御値をバイナリー乗算機（ＢＲＭ）２２に供給するマイクロプロセッサ（μＰ）２６が開始する。ディジタル周波数制御値は、ＢＲＭフィルタ２４によりＭＰＥＧ２システムクロック制御電圧に変換される。ライン２５上のＢＲＭフィルタ２４の出力は、最初にフィルターソーススイッチ１８へ入力される。ＭＰＥＧ２システムクロック制御電圧は、マイクロプロセッサ２６により発生される２ｆＨ／２．１４ｆＨ選択信号に応答してフィルターソーススイッチ１８から発振器２０へ供給される。ＢＭＲフィルタ入力は２．１４ｆＨ偏向で使用される制御電圧を表す。選択信号は、直接配線接続により示されているが、しかし、選択制御は、データバス４０により又は、示されていないＳＤＡとＳＣＬを有する種類のシリアルデータとデータ制御バスにより実行され得る。
【００２２】
クロック発生及びカウンタ回路２８は、発振器２０の出力に応答する。ラスタ発生器はクロック発生及びカウンタ回路２８に応答し、次に表示回路３６を駆動する。表示回路は、２．１４ｆＨ駆動信号３７を発生する。現在好適な実施例では、回路クロック発生及びカウンタ回路２８，３０及び、３６は、ＳＴマイクロエレクトロニクスから入手できるＳｔｉ７０００集積回路３８により実現される。
【００２３】
クローズドループ経路は、位相検出器１４を有する。例えば、ＮＴＳＣ，ＰＡＬ又は、ＳＥＣＡＭの標準１ｆＨアナログビデオ信号は、ディジタイザと同期信号分離器１２への入力である。１ｆＨ同期信号１３は、最初に位相検出器１４へ入力される。表示回路３６により発生された駆動信号は、位相検出器１４の第２の入力へもどされる。帰還経路は、３つの異なる実施例を示す、分岐点４２を有する。１つの実施例経路４４は、駆動信号の変更なしに直接的に位相検出器へ導く。この場合には位相検出器は、各１ｆＨ同期パルスの位相を、各多の駆動信号のパルスと比較する。１ｆＨ入力ビデオ信号この場合、駆動信号は２ｆＨ周波数を有する。パルス幅拡張回路４６により表される第２の実施例では、駆動パルスは、約１μ秒の幅から約９μ秒へ伸張される。分周回路４８により表される第３の実施例では、駆動信号は２により分周される。回路４６と４８により表される実施例は、直接経路４４が使用されるときよりも速い応答時間で動作する位相ロックループを可能とする。
【００２４】
位相検出器の出力は、位相検出器フィルタ１６に統合される。統合された出力は、ライン１７を介してフィルターソーススイッチ１８への第２の入力として供給される、位相ロック制御電圧である。位相検出器フィルタ入力は、２ｆＨ偏向に使用される制御信号を表す。
【００２５】
ディジタイザ１２により処理されたアナログビデオ信号は、ライン１５で、１ｆＨから２ｆＨアップコンバージョン回路３２へ供給される。アップコンバージョンは、ディジタルビデオがメモリ３４から読み出されながら、水平ライン数を２倍にすることにより達成される。代わりに、アップコンバージョンは、補間により達成される。アップコンバージョンビデオ信号はメモリ３４から表示回路３６へ読み出され、そして、ビデオ出力信号（ＶＩＤＥＯ  ＯＵＴ）として供給される。アップコンバージョン回路３２も、Ｓｔｉ７０００集積回路の一部である。
【００２６】
２．１４ｆＨの動作中は、位相検出器１４の入力は２．１４ｆＨで、そして、１ｆＨ信号が表示に選択されなくても、位相検出器１４には、１ｆＨ同期信号も供給される。しかし、フィルタソース スイッチは、その時点で、ＭＰＥＧ２システムクロック制御電圧を発振器に供給しており、そして、位相検出器１６の出力は、もし有れば、実効的に無視される。
【００２７】
システムが、２．１４ｆＨ駆動信号の代わりに、２ｆＨ駆動信号を供給するときには、発振器は同じクロック周波数で動作する。発振器の周波数を変化する代わりに、クロック発生とクロック発生及びカウンタ回路２８の動作が、ブランキング中のサンプル数を変化させるように変更される。大きな差は、２ｆＨ駆動信号と１ｆＨ入力信号が位相ロックされることであり、これにより、アンロック動作から生じるノイズを除去又は少なくとも実質的に除去する。
【００２８】
図２は、図１に示すシステム１０の種々の部分を実行する第１の組の実施例を示す。パルス幅拡張回路４６はＣＤ４０９８集積回路Ｕ２，ＣＭＯＳデュアルワンショットとして実現できる。ワンショットは、キャパシタＣ３と抵抗Ｒ２及びＲ３により構成された外部タイミングを、２ｆＨ駆動信号を１μ秒計測時間から９μ秒継続時間へ伸張するのに使用する。
【００２９】
位相検出器１４は、ＭＣ１３９１集積回路Ｕ３、位相検出器を含むテレビジョン水平処理器により実行できる。ワンショットＵ２の出力は、抵抗Ｒ４とＲ５及び、キャパシタＣ４によりフィルタされ、そして、Ｕ３のピン４に与えられる。１ｆＨ水平同期信号は、抵抗Ｒ１及び、キャパシタＣ１によりフィルタされ、そして、Ｕ３のピン３に与えられる。位相検出器の出力は、キャパシタＣ５とＣ６及び、抵抗Ｒ６により構成される積分器として実現される、位相検出器フィルタ１６に与えられる。積分器の出力の電圧は、ＴＬ０８２演算増幅器Ｕ４へ与えられ、ここで電圧は、ＶＣＯ／ＶＣＸＯ２０の範囲に一致するようにスケーリングされる。フィルターソーススイッチ１８はＣＤ４０５３アナログマルチプレクサプレクサ集積回路Ｕ５により実現される。スイッチＡの１つの接点は、オペアンプＵ４のピン１３の出力に接続されている。スイッチＡの他の入力点はＢＭＲフィルタ２４に、抵抗Ｒ２２を介して、Ｕ５のピン１２に接続されている。Ｑ１により実現されるスイッチは、２ｆＨ／２．１４ｆＨ制御信号に応答する、Ｕ５のピン１１上の電圧を制御し、これによりスイッチＡの動作を制御する。スイッチＡは、２ｆＨと２．１４ｆＨのそれぞれの動作に対する発振器２０の制御源として、ＢＭＲフィルタ又は、位相検出器フィルタのいずれかを選択する。
【００３０】
図３は、図１に示すシステム１０の種々の部分を実行する第２の組の実施例を示す。図３の実施例は、周波数を制御するのにバラクタを使用するＶＣＸＯ発振器に特に有益である。この実施例は優位に、図２の位相検出器とスケーラを結合し、これにより部品数を減少し、位相検出器の出力に直接ＶＣＸＯバラクタの要求される０から１５ボルトの範囲を発生させる。このアプローチでは、位相検出器１４は、ＣＤ４０５３ＢアナログマルチプレクサプレクサＵ６で実現され、スイッチＡは、ピン１３の＋１５ボルトとピン１２のグランド間で、偏向に基づく２ｆＨのレートで、スイッチされる。図３のパルス幅拡張回路４６は、トランジスタＱ２とＱ３により構成される部品ワンショット回路により実現される。抵抗Ｒ１０，Ｒ１１，Ｒ１２，Ｒ１３及び、Ｒ１４は、図３に示すように約１μ秒の入力パルスに応答する約９μ秒出力パルスを提供するように選択される。図２と３に示されたパルス幅拡張回路４６の実現は互換性があることに注意する。スイッチＡの２ｆＨのレートの制御は、ピン１１に与えられる幅拡張された２ｆＨ駆動パルスである。
【００３１】
スイッチＢは、１ｆＨ同期成分に応答するトランジスタＱ４により制御される。スイッチＢの出力は、ピン１から、キャパシタＣ１６とＣ１７及び、抵抗Ｒ１８により実現される、位相検出器フィルタ１６へ接続される。集積された電圧は、ピン３のスイッチＣの１つの入力へ接続されている。ＢＲＭフィルタ出力は、ピン５のスイッチＣの他の入力へ接続されている。スイッチＣは、１ｆＨビデオ信号アップコンバージョン動作のための位相検出器出力と、通常のＭＰＥＧ２復号で使用されるＢＲＭ出力の間のＶＣＸＯバラクタに与えられる電圧を切り替える。このアプローチでは、位相検出器フィルタの充電と放電電流の大きさは、主に、現在２０ｋの抵抗Ｒ１７の値により決定される。ロックされた条件では、放電と充電電流の平均値は等しい。
【００３２】
図４は、ピン１５での電圧、ピン１０水平同期システムの電圧及び、ピン１での電流でもある抵抗Ｒ１７を流れる電流を示す。ピン１０の１ｆＨ信号は、ピン１５の２ｆＨ信号を１つおきにサンプルし、抵抗Ｒ１７／ピン１で正と負の電流を生じる。特に、１ｆＨのパルスが発生するときには、積分器は充電又は放電される。１ｆＨのパルスが発生しないときには、積分器の入力はフローティングである。ピン３での統合された電流は、ＶＣＸＯのバラクタを駆動するのにスケーリングされる必要はない。
【００３３】
【発明の効果】
本発明によって、ディジタルテレビジョン受信機の水平同期システムを提供できる。
【図面の簡単な説明】
【図１】
本発明の配置に従った、多周波数の水平同期システムのブロックを示す図である。
【図２】
図１の水平同期システムを実行する第１の実施例の概略を示す図である。
【図３】
図１の水平同期システムを実行する第２の実施例の概略を示す図である。
【図４】
図３の位相検出器の動作を説明するのに有益な波形を示す図である。
【符号の説明】
１０    水平同期システム
１２    ディジタイザと同期信号分離器
１４    位相検出器
１６    位相検出器フィルタ
１８    フィルターソーススイッチ
２０    発振器
２４    ＢＲＭフィルタ
２６    マイクロプロセッサ（μＰ）
２７    マイクロプロセッサ
２８    クロック発生及びカウンタ回路
３０    クロック発生及びカウンタ回路
３２    アップコンバージョン回路
３４    メモリ
３６    表示回路
４０    データバス
４２    分岐点
４６    パルス幅拡張回路
４８    分周回路