(57)【特許請求の範囲】
【請求項１】
データ情報を保持するメモリセルアレイと、
テストクロック信号に応答して外部アドレスを入力するアドレスバッファ回路と、
テスト動作モード時に、外部クロック信号に同期したテスト区間信号を発生するテスト区間信号発生手段と、
前記テスト区間信号に応答して、前記外部クロック信号の周期よりも短い周期を有するテストクロック信号を前記外部クロック信号の半周期の間において発生するテストクロック信号発生手段と、
前記テストクロック信号に応答してテストデータを発生するテストデータ発生手段と、
前記テストクロック信号のサイクルの各々において、前記入力されたアドレスによって指定される前記メモリセルアレイの所定の領域に前記テストデータを書き込む書込手段と、
前記テストクロック信号のサイクルの各々において、前記入力されたアドレスによって指定される前記メモリセルアレイの所定の領域からテストデータを読み出し、前記読み出されたデータをデータラインに出力する出力手段と、
前記データライン上のデータビットを受け入れ、前記データライン上のデータビットが互いに同一の値を有するか否かを判別する判別手段とを含み、
前記判別手段は、判別の結果としてフラグ信号を外部に出力することを特徴とする半導体メモリ装置。
【請求項２】
前記テストデータ発生手段は、前記テストクロック信号のサイクル数が所定の基準サイクル数に到達したか否かを判別し、前記テストクロック信号のサイクル数が前記基準サイクル数に到達した時にクロックディセーブル信号を活性化させることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記テストクロック信号の生成は、前記クロックディセーブル信号の活性化時に停止することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記テストクロック信号発生手段は、前記テスト区間信号が非活性化される時にリセットパルス信号を発生し、前記テストデータ発生手段は、前記リセットパルス信号によって初期化されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記判別手段は、前記テストクロック信号のサイクルごとに前記データラインのうちいずれか一つを通じて伝達されるデータビットが同一の値を有するか否かを判別する手段を含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記フラグ信号のロジック状態は、前記判別手段による判別の結果の全部によって決められることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記判別手段は、前記外部クロック信号のｎ−１番目のサイクルにおいて最後に読み出されたデータビットのうちいずれか一つを前記外部クロック信号のｎ番目のサイクルでラッチし、前記ラッチされたデータビットを前記外部クロック信号のｎ番目のサイクルで外部に出力する手段を含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項８】
データ情報を保持するメモリセルアレイと、
テストクロック信号に応答して外部アドレスを受け入れるアドレスバッファ回路と、
ウェーハテストフラグ信号に応答して動作し、外部クロック信号を受け入れ、ウェーハテスト動作モード時に前記外部クロック信号に応答してテスト区間信号を発生するクロックバッファ回路と、
前記テストクロック信号に応答して、前記外部クロック信号の周期よりも短い周期を有するテストクロック信号を前記外部クロック信号の半周期の間において発生するテストクロック発生回路と、
前記テストクロック信号のサイクル数が基準サイクル数と同一であるか否かを判別し、前記テストクロック発生回路が前記テストクロック信号を発生することを中止させるクロックディセーブル信号を活性化させ、また、前記メモリセルアレイに書き込まれるテストデータを発生するテストクロック制御回路と、
前記テストクロック信号のサイクルごとに、前記入力されたアドレスによって指定されたメモリセルアレイの所定の領域に前記テストデータを書き込む書き込み回路と、
前記テストクロック信号のサイクルごとに、前記入力されたアドレスによって指定されたメモリセルアレイの所定の領域からテストデータを読み出し、前記読み出されたテストデータをデータラインに出力する読み出し回路と、
前記外部クロック信号に応答して第１及び第２ラッチパルス信号を発生する第１ラッチパルス発生回路と、
前記データビットのうちいずれか一つの信号に応答して第３ラッチパルス信号を発生する第２ラッチパルス発生回路と、
前記第１乃至第３ラッチパルス信号に応答して動作し、前記データライン上のデータビットが互いに同一の値を有するか否かを判別し、判別の結果として、フラグ信号を外部に出力する比較回路を含むことを特徴とする半導体メモリ装置。
【請求項９】
前記テストクロック発生回路は、前記テスト区間信号が非活性化される時にリセットパルス信号を発生し、前記テストクロック制御回路は、前記リセットパルス信号によってリセットされることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記比較回路は、前記テストクロック信号のサイクルごとに前記データラインのうちいずれか一つのデータビットが同一の値を有するか否かを判別する回路を含むことを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１１】
前記フラグ信号のロジック状態は、前記比較回路の判別結果によって決められることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記比較回路は、前記外部クロック信号のｎ−１番目のサイクルにおいて最後に読み出されたデータビットのうちのいずれか一つを前記外部クロック信号のｎ番目のサイクルでラッチし、前記ラッチされたデータビットを前記外部クロック信号のｎ番目のサイクルで外部に出力することを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１３】
第１オプション回路と第２オプション回路をさらに含み、前記第１オプション回路は、前記テストクロック発生回路から出力されるテストクロック信号のクロック周期を変更するためのデータを保持するようにプログラムされ、
前記第２オプション回路は、前記テストクロック制御回路によって判別される前記テストクロック信号のサイクル数を変更するためのデータを保持するようにプログラムされることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１４】
前記比較回路は、
前記テストクロック信号のサイクルごとに、
前記データライン上のデータビットが互いに同一であるか否かを検出し、検出の結果として、第１検出信号を出力する第１検出器と、
前記データラインのうちいずれか一つのデータビットが同一の値を有するか否かを前記テストクロック信号のサイクルごとに検出し、検出の結果として、第２検出信号を出力する第２検出器と、
前記第１及び第２検出信号を受け入れ、前記入力された信号のうちいずれか一つの信号が、前記メモリセルアレイから読み出されたデータビットが誤りであることを示すか否かを前記テストクロック信号のサイクルごとに検出する第３検出器と、
前記第１ラッチパルス信号に応答して前記第３検出器の出力を受け入れ、前記フラグ信号を出力する出力回路とを含むことを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１５】
前記比較回路は、
前記第１検出器と前記第２検出器との間に連結され、前記第３ラッチパルス信号に同期して前記第１検出器をラッチする第１ラッチと、
前記データラインのうちいずれか一つと前記第２検出器との間に連結され、前記第３ラッチパルス信号に応答して前記いずれか一つのデータライン上のデータビットをラッチする第２ラッチと、
前記第３検出器と前記出力回路との間に連結され、前記第２ラッチパルス信号に応答して前記第２検出信号をラッチする第３ラッチをさらに含むことを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記比較回路は第４ラッチをさらに含み、
前記第４ラッチは、前記いずれか一つのデータラインと前記出力回路との間に連結され、前記第１ラッチパルス信号に同期して前記いずれか一つのデータライン上のデータをラッチし、
前記第４ラッチにラッチされるデータビットは、前記第２ラッチパルス信号の活性化時に前記出力回路を通じて外部に出力されることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記第４ラッチは、前記外部クロック信号のｎ−１番目のサイクルにおいて最後に読み出されたデータビットのうちいずれか一つを前記外部クロック信号のｎ番目のサイクルでラッチし、前記ラッチされたデータビットを前記外部クロック信号のｎ番目のサイクルで外部に出力することを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記ウェーハテストフラグ信号と所定の制御信号に応答して選択信号を発生する選択信号発生回路と、
前記テストクロック発生回路から出力されるテストデータと外部から供給される外部テストデータを受け入れ、前記選択信号に応答して入力データのうち一つを選択するマルチプレクサ回路とをさらに含み、
前記マルチプレクサ回路によって選択されるデータは、前記書き込み回路に伝達されることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１９】
前記制御信号は外部から供給され、または前記メモリ装置内で生成されることを特徴とする請求項１８に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関するものであり、さらに具体的には、外部クロック信号よりも短い周期を有するテストクロック信号を内部的に生成し、それを利用して構成素子（例えば、メモリセル）に対してより効果的にストレスを与えることができる半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
ＣＭＯＳ集積回路技術の発達により半導体装置の集積度は非常に高くなっており、半導体装置の動作速度もさらに速くなっている。このような趨勢に従ってウェーハレベルテスト装備も高周波数で半導体装置をテストすることができるものでなければならない。しかし、現在においてはウェーハレベルテスト装備が半導体装置の高い周波数または動作速度に対応することができないので、高周波数で動作する半導体装置（例えば、半導体メモリ装置）をテストするために、より高い周波数でウェーハテスト動作が実行されるようにする技術が要求されてきている。このような必要により正常な読み出し及び書き込みのための短いサイクルを有する内部クロック信号を内部的に生成して高周波数で半導体装置をテストすることができる技術が提案されてきている。
【０００３】
そのような技術のうちの一つが“ＥＦＦＩＣＩＥＮＴ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＢＵＲＮ−ＩＮ  ＣＩＲＣＵＩＴ  ＡＮＤ  ＭＥＴＨＯＤ  ＯＦ  ＯＰＥＲＡＴＩＯＮ”というタイトルで米国特許第６，０３８，１８１号公報（ｉｓｓｕｅｄ  ｔｏ  Ｇｅｏｒｇｅ  Ｍ．  Ｂｒａｃｅｒａｓ  ｅｔ．ａｌ  ｏｎ  Ｍａｒ．１４，２０００）に開示されている。図１は従来の技術による半導体装置のブロック図であり、図２は図１に示した半導体メモリ装置の動作タイミング図である。図１及び図２は米国特許第６，０３８，１８１号公報に開示されている。従来の技術の半導体メモリ装置によれば、テスト下のメモリまたはロジック装置にはクロック手段が提供され、前記クロック手段は各パワーサイクルの間、複数の書き込み及び読み出し動作を通じてテスト下の装置各々を動作させる。従来の技術によるウェーハレベルテスト動作は米国特許第６，０３８，１８１号公報に詳細に開示されているので、それに対する説明は省略する。
【０００４】
上述の米国特許第６，０３８，１８１号公報に開示されている半導体メモリ装置は次のような問題点を有する。
【０００５】
１）内部テストクロック信号を発生させるためにメモリセルアレイの内部にダミーワードラインとダミービットラインが実質的なワードライン及びビットラインと別途に形成されるべきである。
【０００６】
２）内部テストクロック信号のサイクル数を計算するために別途のカウンタ３８及びリセット回路４０が必要である。内部テストクロック信号のサイクルが一定であるので、外部クロック信号のハイ区間で生成される内部テストクロック信号のサイクル数が制限される。
【０００７】
３）内部テストクロック信号のサイクル数がＪＴＡＧテストロジック回路３５によってテスト動作の以前に予め設定されるべきである。
【０００８】
４）書き込み動作時に、メモリセルアレイ１２に書き込まれるデータが常に外部から入力されるべきである。
【０００９】
５）メモリセルにストレスを与えた後に、各入出力ピン別にデータを検証する方式が使われるので、入出力ピン各々に比較ラッチ回路３７が必要になり、その結果、チップサイズが大きくなる。
【００１０】
６）１番目の内部テストクロックサイクル時に、メモリセルアレイで読み出されたデータが誤っていた場合、正確な検証をすることができない問題がある。
【００１１】
【特許文献１】
米国特許第６，０３８，１８１号公報
【００１２】
【発明が解決しようとする課題】
本発明の第１の目的は、正常な読み出し及び書き込みのための短いサイクルを有する内部クロック信号を内部的に生成することによって、高周波数でテスト可能な半導体装置を提供することである。
【００１３】
本発明の第２の目的は、ウェーハテスト動作モードでメモリセルにより効果的にストレスを与えることができる半導体メモリ装置を提供することである。
【００１４】
本発明の第３の目的は、外部からデータを受け入れず、ウェーハテスト動作モードでメモリセルにデータを書き込むことができる半導体メモリ装置を提供することである。
【００１５】
本発明の第４の目的は、内部テストクロック信号の周期及びサイクル数を変更することができる半導体メモリ装置を提供することである。
【００１６】
本発明の第５の目的は、テスト時間を短縮させることができる半導体メモリ装置を提供することである。
【００１７】
【課題を解決するための手段】
上述の目的を解決するための本発明の特徴によれば、半導体メモリ装置は、データ情報を保持するメモリセルアレイと、テストクロック信号に応答して外部アドレスを受け入れるアドレスバッファ回路と、ウェーハテストフラグ信号に応答して動作し、外部クロック信号を受け入れ、ウェーハテスト動作モード時に前記外部クロック信号に応答してテスト区間信号を発生するクロックバッファ回路と、前記テスト区間信号に応答して、前記外部クロック信号の周期よりも短い周期を有するテスククロック信号を前記外部クロック信号の半周期の間において発生するテストクロックバッファ回路と、前記テストクロック信号のサイクル数が基準サイクル数と同一であるか否かを判別し、前記テストクロック発生回路が前記テストクロック信号を発生することを中止させるクロックディセーブル信号を活性化させ、また、前記メモリセルアレイに書き込まれるテストデータを発生するテストクロック制御回路と、前記テストクロック信号のサイクルごとに、前記入力されたアドレスによって指定されたメモリセルアレイの所定の領域に前記テストデータを書き込む書き込み回路と、前記テストクロック信号のサイクルごとに、前記入力されたアドレスによって指定されたメモリセルアレイの所定の領域からテストデータを読み出し、前記読み出されたテストデータをデータラインに出力する読み出し回路と、前記外部クロック信号に応答して第１及び第２ラッチパルス信号を発生する第１ラッチパルス発生回路と、前記データビットのうちのいずれか一つの信号に応答して第３パルス活性回路と、前記データビットのうちいずれか一つの信号に応答して第３ラッチパルス信号を発生する第２ラッチパルス発生回路と、前記第１乃至第３ラッチパルス信号に応答して動作し、前記データライン上のデータビットが互いに同一の値を有するか否かを判別し、判別の結果として、フラグ信号を外部に出力し、実際のメモリに保持されているデータを読み出す比較回路とを含む。
【００１８】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００１９】
図３は本発明の望ましい実施形態の半導体メモリ装置のブロック図である。図３を参照すれば、本発明の望ましい実施形態の半導体メモリ装置は、データ情報を保持するためのメモリセルアレイ１１１０を含む。この実施形態において、本発明の半導体メモリ装置がスタティックランダムアクセスメモリ装置に適用されているが、本発明は、他の形態のランダムアクセスメモリ装置にも適用されることができることは自明である。メモリセルアレイ１１１０は、図示しないが、行と列のマトリックス形態で配列された複数のメモリセルを含む。メモリセルは、アドレスバッファ回路１１５０から提供されるアドレスに従ってデコーダ回路１１２０を通じて選択される。選択されたメモリセルには書き込みドライバ回路１１３０を通じてデータか書き込まれ、選択されたメモリセルから感知増幅器回路１１４０を通じてデータが読み出される。このような読み出し及び書き込み動作は、この分野でよく知られている。
【００２０】
続けて、図３を参照すれば、アドレスバッファ回路１１５０は、クロックバッファ回路１１６０から出力されるクロック信号ＫＡＣＢに同期して外部アドレスを受け入れ、入力されたアドレスをデコーダ回路１１２０に供給する。クロックバッファ回路１１６０は、ＪＴＡＧテストロジック回路１１７０から出力されるテストフラグ信号ＳＷＴに応答して動作する。例えば、テストフラグ信号ＳＷＴが非活性化される時（または正常な動作が実行される時）に、クロックバッファ回路１１６０は、外部（例えば、メモリコントローラ）から提供される外部クロック信号ＸＫに同期したＫＡＣＢクロック信号をアドレスバッファ回路１１５０に出力する。この時、ＫＡＣＢクロック信号は、外部クロック信号ＸＫと同一の周期を有する。テストフラグ信号ＳＷＴが活性化される時（またはウェーハテスト動作が実行される時）に、クロックバッファ回路１１６０は、外部（例えば、テスト装備）から提供される外部クロック信号ＸＫに同期したテスト区間信号ＴＥＳＴ＿ＭＤＢを発生する。テスト区間信号ＴＥＳＴ＿ＭＤＢは、アクティブロー信号であり、外部クロック信号ＸＫと同一の周期を有する。すなわち、外部クロック信号ＸＫがローからハイに遷移すれば、テスト区間信号ＴＥＳＴ＿ＭＤＢはハイからローに遷移する。逆に、外部クロック信号ＸＫがハイからローに遷移すれば、テスト区間信号ＴＥＳＴ＿ＭＤＢはローからハイに遷移する。
【００２１】
本発明の望ましい実施形態の半導体メモリ装置は、テストクロック発生回路１１８０、テストクロック制御回路１１９０、及びマルチプレクサ１２００をさらに含む。テストクロック発生回路１１８０は、クロックバッファ回路１１６０から出力されるテスト区間信号ＴＥＳＴ＿ＭＤＢに応答してテストクロック信号ＫＳＣを発生する。例えば、テストクロック発生回路１１８０は、テスト区間信号ＴＥＳＴ＿ＭＤＢの活性化（例えば、ハイからローへの遷移）に応答してテストクロック信号ＫＳＣの発生を開始し、テスト区間信号ＴＥＳＴ＿ＭＤＢの非活性化（例えば、ローからハイへの遷移）に応答してテストクロック信号ＫＳＣの発生を中止する。
【００２２】
この実施形態において、テストクロック信号ＫＳＣは、外部クロック信号ＸＫの周期より非常に短い周期を有する。例えば、テストクロック信号ＫＳＣの周期は、２．５ｎｓ、５．０ｎｓ、７．５ｎｓ及び１０ｎｓのうちいずれか一つでありうる。したがって、外部クロック信号ＸＫの半周期（例えば、ハイ区間）の間、複数のクロックサイクルを有するテストクロック信号ＫＳＣが生成される。テストクロック信号ＫＳＣの周期は、第１オプション回路１２１０内にプログラムされたデータによって変更することができ、これが以下説明される。
【００２３】
テストクロック発生回路１１８０で生成されるテストクロック信号ＫＳＣは、クロックバッファ回路１１６０に伝達される。クロックバッファ回路１１６０は、ウェーハテスト動作モード時に、テストクロック発生回路１１８０から供給されたテストクロック信号ＫＳＣを所定の時間遅延させ、遅延させたクロック信号を反転させて得られたクロック信号ＫＡＣＢをアドレスバッファ回路１１５０に出力する。アドレスバッファ回路１１５０は、クロック信号ＫＡＣＢに同期して外部アドレスを受け入れる。図３から分かるように、テストクロック発生回路１１８０で生成されるテストクロック信号ＫＳＣは、テストクロック制御回路１１９０にも供給される。テストクロック制御回路１１９０は、テストクロック信号ＫＳＣに応答してテストデータＷＢＤＡＴＡを発生し、テストデータＷＢＤＡＴＡはマルチプレクサ１２００を通じてデータ書き込み回路（以後、詳細に説明される）に伝達される。さらに、テストクロック制御回路１１９０は、テストクロック信号ＫＳＣのサイクル数が予め設定された基準サイクル数に到達したか否かを判別する。テストクロック信号ＫＳＣのサイクル数が基準サイクル数に到達した時に、テストクロック制御回路１１９０は、クロックディセーブル信号ＴＥＴＳ＿ＯＦＦＢを活性化させ、これによりテストクロック発生回路１１８０をディセーブルする。すなわち、テストクロック信号ＫＳＣの生成が中断される。テストクロック発生回路１１８０は、テスト区間信号ＴＥＳＴ＿ＭＤＢが非活性化される時に、リセットパルス信号ＲＥＳＥＴを発生する。テストクロック制御回路１１９０は、リセット信号ＲＥＳＥＴによってリセットされる。
【００２４】
この実施形態において、テストクロック制御回路１１９０の基準サイクル数は変更可能である。すなわち、テストクロック制御回路１１９０の基準サイクル数は、第２オプション回路１２２０内にプログラムされたデータによって変更される。これは以後で詳細に説明される。
【００２５】
続けて、図３を参照すれば、マルチプレクサ１２００は、テストクロック制御回路１１９０から出力されるテストデータＷＢＤＡＴＡとＪＴＡＧテストロジック回路１１７０を通じて入力されるデータＴＤ１を受け入れる。マルチプレクサ１２００は、選択信号発生回路１３２０から出力される選択信号ＷＢＴに応答して入力データのうちのいずれか一つを選択する。例えば、選択信号ＷＢＴがローレベルである時に、マルチプレクサ１２００は、ＪＴＡＧテストロジック回路１１７０から出力されるデータＴＤ１を選択する。選択信号ＷＢＴがハイレベルである時に、マルチプレクサ１２００は、テストクロック制御回路１１９０から出力されるテストデータＷＢＤＡＴＡを選択する。選択信号発生回路１３２０は、ＮＤＮＤゲートＧ０とインバーターＩＮＶ０で構成される。ＮＤＮＤゲートＧ０の一入力端子には、ＪＴＡＧテストロジック回路１１７０で出力されるテストフラグ信号ＳＷＴが印加され、ＮＡＮＤゲートＧ０の他の入力端子には、制御信号ＥＮＷＢＴが印加される。制御信号ＥＮＷＢＴは、内部的に生成されたデータを選択するか、または外部（すなわち、ＪＴＡＧテストロジック回路）から提供されるデータを選択するかを示す信号である。制御信号ＥＮＷＢＴは、外部から供給されてもよいし、オプション回路（図示せず）を利用して内部的に生成されてもよい。
【００２６】
本発明の望ましい実施形態の半導体メモリ装置は、データ入力バッファ回路１２３０、入力レジスタ回路１２４０、入力ドライバ回路１２５０、データラインドライバ回路１２６０、データラッチ回路１２７０及びデータ出力バッファ回路１２８０をさらに含む。データ入力バッファ回路１２３０は、ＪＴＡＧテストロジック回路１１７０から出力されるテストフラグ信号ＳＷＴによって制御される。正常な動作モードの間、データ入力バッファ回路１２３０は入力ピンまたは入出力パッド（図示せず）を通じて入力されるデータビットＤＩＮｉ（ｉ＝０〜ｍ）を受け入れ、入力されたデータビットＤＩＮｉを入力レジスタ回路１２４０に出力する。ウェーハテスト動作モードの間、データ入力バッファ回路１２３０は、ＪＴＡＧテストロジック回路１１７０からのテストフラグ信号ＳＷＴに従ってディセーブルされる。入力レジスタ回路１２４０はマルチプレクサ１２００の出力またはデータ入力バッファ回路１２３０の出力をラッチし、そのようにラッチされたデータは、入力ドライバ回路１２５０を通じて書き込みドライバ回路１１３０に伝達される。データラインドライバ回路１２６０は、感知増幅器回路１１４０から出力されるデータビットに応答して対応するデータラインＭＤＬｉを駆動し、データラッチ回路１２７０は、データラインＭＤＬｉ上のデータビットをラッチし、そのようにラッチされたデータは、データ出力バッファ回路１２８０を通じて外部に出力される。よく知られたように、各データラインは相補的なデータ信号を伝達するように一対のデータラインで構成されうる。
【００２７】
この実施形態において、書き込みドライバ回路１１３０、入力レジスタ回路１２４０、及び入力ドライバ回路１２５０は、アドレスバッファ回路１１５０から出力されたアドレスによって指定されたメモリセルアレイ内の該当する領域にデータを書き込むためのデータ書き込み回路を構成する。感知増幅器回路１１４０、データラインドライバ回路１２６０、及びデータラッチ回路１２７０は、アドレスバッファ回路１１５０から出力されたアドレスによって指定されたメモリセルアレイ内の該当する領域からデータを読み出すためのデータ読み出し回路を構成する。
【００２８】
本発明の望ましい実施形態の半導体メモリ装置は、第１ラッチパルス発生回路１２９０、第２ラッチパルス発生回路１３００、及び比較回路１３１０をさらに含む。第１ラッチパルス発生回路１２９０は、外部クロック信号ＸＫに応答して、第１及び第２ラッチパルス信号ＫＤＯ１、ＫＤＯ２と外部クロック信号ＸＫを遅延させた信号ＫＯＤとを発生する。第１ラッチパルス発生回路１２９０は、外部クロック信号ＸＫのローからハイへの遷移に応答して第１ラッチパルス信号ＫＤＯ１を発生し、外部クロック信号ＸＫのハイからローへの遷移に応答して第２ラッチパルス信号ＫＤＯ２を発生する。第１ラッチパルス発生回路１２９０はまた、外部クロック信号ＸＫを遅延させて遅延信号ＫＯＤとして出力する。遅延信号ＫＯＤは、比較回路１３１０のプリチャージ信号として使用され、これについては以後で詳細に説明する。第２ラッチパルス発生回路１２９０は、データラインＭＤＬｉのうちいずれか一つに連結され、データライン上の信号遷移に応答して第３ラッチパルス信号ＫＣＯＮＤを発生する。
【００２９】
図３に示したように、比較回路１３１０は、データラッチ回路１２７０の出力に連結され、第１及び第２ラッチパルス発生回路１２９０、１３００の出力ＫＤＯ１、ＫＤＯ２、ＫＯＤ、ＫＣＯＮＤとＪＴＡＧテストロジック回路１１７０から出力されるテストフラグ信号ＳＷＴに応答して動作する。比較回路１３１０は、テストクロック信号ＫＳＣのサイクルごとに、読み出されたデータビット群が互いに同一の値を有するか否かを判別する。さらに、比較回路１３１０は、テストクロック信号ＫＳＣのサイクルごとに連続して読み出されたデータビット群のうち特定データライン上のデータビットが同一の値を有するか否かを判別する。結果的に、比較回路１３１０は、二つの判別結果の組み合わせとして、ハイレベルまたはローレベルのフラグ信号ＦＬＡＧをテストデータ出力パッドＴＤＯを通じて外部（例えば、テスト装備）に出力する。これと同時に、内部テストクロックの最終サイクルで読み出されたデータを次の外部クロックのロー状態でテストデータ出力パッドＴＤＯを通じて出力する。
【００３０】
図４は図３に示したテストクロック発生回路１１８０の望ましい実施形態を示す回路図である。図４を参照すれば、テストクロック発生回路１１８０は、ＮＡＮＤゲートＧ１、ＮＯＲゲートＧ２、Ｇ３、インバーターＩＮＶ１〜ＩＮＶ１３、パルス発生器ＳＰ１、ＳＰ２、ＳＰ３、ＰＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２、Ｍ３、遅延素子Ｄ１〜Ｄ４、及び選択器ＳＷ１を含み、図面に示したように連結されている。このような回路構成において、ＮＯＲゲートＧ２、Ｇ３、インバーターＩＮＶ９、ＩＮＶ１０、ＩＮＶ１１、遅延素子Ｄ１〜Ｄ４、及び選択器ＳＷ１は、リング発振回路（ｒｉｎｇ  ｏｓｃｉｌｌａｔｏｒ  ｃｉｒｃｕｉｔ）を形成する。遅延素子Ｄ１〜Ｄ４各々は、図５に示したように、二つの短パルス発生器ＳＰと二つの単位遅延ユニットＵＤＣで構成され、図面に示したように連結されている。テストクロック発生回路１１８０の動作は次の通りである。
【００３１】
ここで、クロックバッファ回路１１６０から出力されるテスト区間信号ＴＥＳＴ＿ＭＤＢがローレベルである時に、インバーターＩＮＶ５、ＩＮＶ６で構成されたラッチにハイレベル信号がラッチされていると仮定する。この場合、インバーターＩＮＶ８の出力ＫＳＣ＿ＯＦＦはハイレベルになり、テストクロック信号ＫＳＣはローレベルに維持される。その次に、テスト区間信号ＴＥＳＴ＿ＭＤＢがハイレベルからローレベルに遷移すれば、インバーターＩＮＶ１の出力はハイレベルからローレベルに遷移し、パルス発生器ＳＰ１は短いパルス信号（ｓｈｏｒｔ  ｐｕｌｓｅ  ｓｉｇｎａｌ）ＫＴＢ＿ＭＤＲを発生する。ＰＭＯＳトランジスタＭ１は短パルス信号ＫＴＢ＿ＭＤＲによってターンオンされ、Ｎ１ノードはハイレベルになる。したがって、ラッチＩＮＶ５、ＩＮＶ６にはローレベル信号がラッチされる。ＮＯＲゲートＧ２、Ｇ３の一入力端子にローレベル信号ＫＳＣ＿ＯＦＦが印加されることによって、遅延素子Ｄ１〜Ｄ４を通じて所定の周期を有するテストクロック信号ＫＳＣが発生する。
【００３２】
テストクロック信号ＫＳＣが決められたサイクル数だけ生成された時に、クロックディセーブル信号ＴＥＳＴ＿ＯＦＦＢがハイレベルからローレベルに遷移する。パルス発生器ＳＰ３は、クロックディセーブル信号ＴＥＳＴ＿ＯＦＦＢのハイからローへの遷移に応答してアクティブローパルス信号を発生する。これによってＮＭＯＳトランジスタＭ３がターンオンされ、Ｎ１ノードはローレベルになる。すなわち、ＮＯＲゲートＧ２、Ｇ３の一入力端子にはハイレベル信号ＫＳＣ＿ＯＦＦが印加され、結局、テストクロック信号ＫＳＣの生成が中止される。以後、テスト区間信号ＴＥＳＴ＿ＭＤＢがローレベルからハイレベルに遷移する時（すなわち、外部クロック信号ＸＫがハイからローに遷移を有する時）に、インバーターＩＮＶ２の出力はハイレベルからローレベルに遷移し、パルス発生器ＳＰ２は入力信号のハイからローへの遷移に応答してアクティブローパルス信号を発生する。パルス発生器ＳＰ２から出力されるアクティブローパルス信号は、インバーターＩＮＶ３、ＩＮＶ１２、ＩＮＶ１３を通じてリセット信号Ｒｅｓｅｔとして出力される。リセット信号Ｒｅｓｅｔはテストクロック制御回路１１９０をリセットするのに使用される。
【００３３】
ここで、テストクロック信号ＫＳＣの周期は、選択器ＳＷ１を通じて変更することができる。すなわち、選択器ＳＷ１は、遅延素子Ｄ１〜Ｄ４の出力を受け入れ、第１オプション回路１２１０からの選択信号ＰＳＥＬｉ（ｉ＝１〜４）に応答して入力された信号のうちいずれか一つを選択する。例えば、選択器ＳＷ１は、選択信号ＰＳＥＬ１が活性化される時に遅延素子Ｄ１の出力を選択し、選択器ＳＷ１は選択信号ＰＳＥＬ２が活性化される時に遅延素子Ｄ２の出力を選択し、選択器ＳＷ１は選択信号ＰＳＥＬ３が活性化される時に遅延素子Ｄ３の出力を選択し、選択器ＳＷ１は選択信号ＰＳＥＬ４が活性化される時に遅延素子Ｄ４の出力を選択する。インバーターＩＮＶ９の出力を経由する遅延素子の数が少なければ少ないほど、テストクロック信号ＫＳＣの周期はさらに短くなる。一方、インバーターＩＮＶ９の出力が経由する遅延素子の数が多ければ多いほど、テストクロック信号ＫＳＣの周期はさらに長くなる。このような方式によれば、例えば、テストクロック信号ＫＳＣは２．５ｎｓ、５．０ｎｓ、７．５ｎｓ、及び１０ｎｓのうちいずれか一つの周期を有する。
【００３４】
図６は図３に示したテストクロック制御回路１１９０の望ましい実施形態を示す回路図である。図６を参照すると、テストクロック制御回路１１９０は７個のＴフリップフロップＴＦＦ１〜ＴＦＦ７、ＤフリップフロップＤＦＦ、及び二つの選択器ＳＷ２、ＳＷ３を含み、図面に示したように連結されている。ＴフリップフロップＴＦＦ１〜ＴＦＦ７とＤフリップフロップＤＦＦは、テストクロック発生回路１１８０から出力されるリセット信号ＲＥＳＥＴによってリセットされる。ＴフリップフロップＴＦＦ１〜ＴＦＦ７は、テストクロック信号ＫＳＣを分周するための分周期として動作し、ＤフリップフロップＤＦＦは、最終端に位置するＴフリップフロップＴＦＦ７の出力のローからハイへの遷移をラッチしてハイからローへの遷移を有するクロックディセーブル信号ＴＥＳＴ＿ＯＦＦＢを出力する。ＴフリップフロップＴＦＦ７から出力される信号のローからハイへの遷移は、テストクロック信号ＫＳＣが予め設定されたサイクル数だけ生成されたことを意味する。
【００３５】
ここで、選択器ＳＷ２は、ＴフリップフロップＴＦＦ３、ＴＦＦ４の出力を受け入れ、図３の第２オプション回路１２２０から出力される選択信号ＣＳＥＬ１に応答して入力信号のうちいずれか一つを選択する。選択器ＳＷ３は、ＴフリップフロップＴＦＦ３、ＴＦＦ５の出力を受け入れ、図３の第２オプション回路１２２０から出力される選択信号ＣＳＥＬ２に応答して入力信号のうちいずれか一つを選択する。結果的に、テストクロック信号ＫＳＣが経由するＴフリップフロップの数が変更されることによって、検出しようとするテストクロック信号ＫＳＣのサイクル数も変化する。
【００３６】
分周期を構成するＴフリップフロップＴＦＦ１〜ＴＦＦ７のうちいずれか一つの出力は、メモリセルアレイ１１１０に書き込まれるテストデータＷＢＤＡＴＡとして出力される。これは外部から別途のデータを入力せず、メモリセルアレイ１１１０に書き込まれるデータが内部的に生成されることを意味する。ＴフリップフロップＴＦＦ１〜ＴＦＦ７のうちいずれか一つの出力がメモリセルアレイ１１１０に書き込まれるテストデータＷＢＤＡＴＡとして使用されるので、テストデータパターンを多様に得ることができることは、この分野の通常的な知識を持つ者に自明である。
【００３７】
図７は、図３に示した第２ラッチパルス発生回路１３００の望ましい実施形態を示す回路図である。図７を参照すると、第２ラッチパルス発生回路１３００は、ＮＡＮＤゲートＧ５、ＮＯＲゲートＧ６、インバーターＩＮＶ２８、短パルス発生器ＳＰ、及び遅延ユニットＤＵを含み、図面に示したように連結されている。第２ラッチパルス発生回路１３００は、データラインのうちいずれか一つのデータラインＭＤＬとそれの相補データラインＭＤＬＢに連結され、データラインＭＤＬ上の信号遷移に応答して第３ラッチパルス信号ＫＣＯＮＤを発生する。
【００３８】
図８は図３に示した比較回路１３１０の望ましい実施形態を示す回路図である。図８を参照すると、比較回路１３１０は、第１乃至第３検出器１３１１、１３１２、１３１３、出力ラッチ回路１３１４、ＤフリップフロップＤＦＦ２、ＤＦＦ３、ＤＦＦ４、ＤＦＦ５、マルチプレクサ１３１５、及びインバーターＩＮＶ１４を含む。第１検出器１３１１は、テストクロック信号ＫＳＣのサイクルごとに、データラッチ回路１２７０から出力されるデータビットＭＤＡＴＡｉ（ｉ＝０〜８）を受け入れ、入力されたデータビットＭＤＡＴＡｉが同一の値を有するか否かを検出する。第１検出器１３１１は、検出結果として、ハイレベルまたはローレベルの第１検出信号ＡＩＯ＿ＦＬＡＧを出力する。比較回路１３１０に入力されるデータビットＭＤＡＴＡｉは、メモリ装置の入出力ピン（図示せず）に各々対応する。第１検出器１３１１は、図９に示したように連結された８個の比較器ＣＯＭ１〜ＣＯＭ８で構成される。ここで、各比較器ＣＯＭ１〜ＣＯＭ８は、二つの入力値を比較するように構成されている。各比較器ＣＯＭ１〜ＣＯＭ８は、例えば、排他的ＯＲゲートを利用して実現されることができる。すべてのデータビットＭＤＡＴＡ０〜ＭＤＡＴＡ８が同一の値を有する時に、またはアクセスされたメモリセルが正常である時に、第１検出信号ＡＬＯ＿ＦＬＡＧはハイレベルになる。データビットＭＤＡＴＡ０〜ＭＤＡＴＡ８のうち少なくとも一つが残りのデータビットと異なる値を有する時に、またはアクセスされたメモリセルが非正常である時に、第１検出信号ＡＩＯ＿ＦＬＡＧはローレベルになる。
【００３９】
再び、図８を参照すると、ＤフリップフロップＤＦＦ３は、第２ラッチパルス発生回路１３００からのラッチパルス信号ＤＣＯＮＤに応答して入力されたデータビットＭＤＡＴＡ０〜ＭＤＡＴＡ８のうち特定データビット（例えば、ＭＤＡＴＡ０）をラッチし、そのようにラッチされたデータビットＭＤＡＴＡ０は直接、そしてインバーターＩＮＶ３８を通じて第２検出器１３１２に伝達される。第２検出器１３１２は、ＤフリップフロップＤＦＦ３の出力ＭＤＡＴＡＯＡとインバーターＩＮＶ３８の出力／ＭＤＡＴＡＯＡに応答して、テストクロック信号ＫＳＣのサイクルごとに連続的に読み出されたデータビットＭＤＡＴＡ０が同一の値を有するか否かを検出する。第２検出器１３１２は、検出結果として、ローレベルまたはハイレベルの第２検出信号ＳＩＯ＿ＦＬＡＧを出力し、第２検出信号ＳＩＯ＿ＦＬＡＧは、第３検出器１３１３に伝達される。第２検出器１３１２は、ＰＭＯＳトランジスタＭ４、Ｍ７、ＮＭＯＳトランジスタＭ５、Ｍ６、Ｍ８、Ｍ９インバーターＩＮＶ３９−ＩＮＶ４２、及びＮＡＮＤゲートＧ８を含み、図面に示したように連結される。各対のインバーターＩＮＶ３９、ＩＮＶ４０、及びＩＮＶ４１、ＩＮＶ４２はラッチＬＡＴ１、ＬＡＴ２を構成し、ラッチＬＡＴ１、ＬＡＴ２は、ＫＯＤ信号のロー区間の間、対応するＰＭＯＳトランジスタＭ４、Ｍ７を通じてプリチャージされる。
【００４０】
続けて、ＤフリップフロップＤＦＦ２は、第３ラッチパルス信号ＫＣＯＮＤに応答して第１検出器１３１１から出力される第１検出信号ＡＩＯ＿ＦＬＡＧをラッチし、そのようにラッチされた信号ＡＩＯ＿ＦＬＡＧは、第３検出器１３１３に伝達される。第３検出器１３１３は、ＰＭＯＳトランジスタＭ１０、ＮＭＯＳトランジスタＭ１１〜Ｍ１３、及びインバーターＩＮＶ４３〜ＩＮＶ４７で構成され、図面に示したように連結されている。インバーターＩＮＶ４４、ＩＮＶ４５は、ラッチＬＡＴ３を形成し、ラッチＬＡＴ３はＫ、ＯＤ信号のロー区間の間、ＰＭＯＳトランジスタＭ１０を通じてプリチャージされる。第３検出器１３１３は、第１検出信号ＡＩＯ＿ＦＬＡＧと第２検出信号ＳＩＯ＿ＦＬＡＧを受け入れ、入力された信号ＡＩＯ＿ＦＬＡＧ、ＳＩＯ＿ＦＬＡＧのうちのいずれか一つでもローレベルを有するか否かを検出する。入力信号のローレベルは、現在アクセスされたメモリセル全部またはそのうち少なくとも一つが欠陥があることを意味する。
【００４１】
ＤフリップフロップＤＦＦ４は、第２ラッチパルス信号ＫＤＯ２に応答して第３検出器１３１３の出力をラッチし、ＤフリップフロップＤＦＦ５は、第１ラッチパルス信号ＫＤＯ１に応答して前記特定データライン上のデータビットＭＤＡＴＡ０をラッチする。出力ラッチ回路１３１４は第１ラッチパルス信号ＫＤＯ１に応答してＤフリップフロップＤＦＦ４の出力をラッチし、第２ラッチパルス信号ＫＤＯ２に応答してＤフリップフロップＤＦＦ５の出力をラッチする。出力ラッチ回路１３１４はインバーターＩＮＶ４８〜ＩＮＶ５１と伝送ゲートＴＧ１、ＴＧ２で構成され、図面に示したように連結される。出力ラッチ回路１３１４にラッチされたフラグ信号ＦＬＡＧは、テストフラグ信号ＳＷＴによって制御されるマルチプレクサ１３１５を通じて出力される。マルチプレクサ１３１５は、テストフラグ信号ＳＷＴに応答してＪＴＡＧテストロジック回路１１７０からＤＯＵＴを選択する。最終的に、フラグ信号ＦＬＡＧは、次の外部クロック信号のハイ区間の間、テスト出力パッドＴＤ０に連結される外部テスト装備（図示せず）に伝送される。実際のメモリセルに保持されて比較されたデータは、次の外部クロック信号のロー区間の間、テスト出力パッドＴＤ０に連結される外部テスト装備に伝送される。
【００４２】
図１０及び図１１は、本発明の望ましい実施形態の半導体メモリ装置の動作タイミング図である。本発明の望ましい実施形態の半導体メモリ装置のテスト読み出し／書き込み動作が参照図面に基づいて以下詳細に説明される。本発明の望ましい実施形態によれば、ウェーハテスト動作モード時に、内部的に生成された書き込みデータや外部でＪＴＡＧを通じて受け入れられた書き込みデータは、テスト書き込み動作の間、テストクロック信号ＫＳＣのサイクルごとに、メモリセルアレイに繰り返して書き込まれ、そのように書き込まれたデータは、テスト読み出し動作の間、テストクロック信号ＫＳＣのサイクルごとに、繰り返して読み出される。外部クロック信号ＫＳＣの半周期の間、内部的に生成される短周期のテストクロック信号に従ってデータが読み出され、そして書き込まれるので、メモリセルは同一のテスト時間内で相対的に多いストレスを受けるようになる。次に、内部で生成された書き込みデータを利用してウェーハテスト動作が説明される。
【００４３】
先ず、半導体メモリ装置はウェーハテスト動作モードに進入する。これはＪＴＡＧテストロジック回路１１７０がテストフラグ信号ＳＷＴをハイで活性化させることによって行われる。以後、所定の周期（例えば、２００ｎｓ）を有する外部クロック信号ＸＫがハイレベルに維持される間、外部クロック信号ＸＫより短い周期を有するテストクロック信号ＫＳＣが生成され、テストクロック信号ＫＳＣに同期してテスト書き込み動作が実行される。さらに具体的に説明すれば、次の通りである。
【００４４】
外部クロック信号ＸＫがローレベルからハイレベルに遷移することによって、クロックバッファ回路１１６０は、外部クロック信号ＸＫに同期したテスト区間信号ＴＥＳＴ＿ＭＤＢを活性化させる。テストクロック発生回路１１８０のパルス発生器ＳＰ１は、テスト区間信号ＴＥＳＴ＿ＭＤＢの活性化に従ってアクティブローパルス信号ＫＴＢ＿ＭＤＲを発生する。これはＮＯＲゲートＧ２、Ｇ３の一入力信号ＫＳＣ＿ＯＦＦがローレベルになるようにする。したがって、テストクロック発生回路１１８０内のリング発振器が動作してテストクロック信号ＫＳＣの生成を開始する。
【００４５】
そのように生成されるテストクロック信号ＫＳＣは、クロックバッファ回路１１６０を通じてアドレスバッファ回路１１５０に伝達されると同時に、テストクロック制御回路１１９０に伝達される。アドレスバッファ回路１１５０は、クロックバッファ回路１１６０を通じて伝達されるクロック信号ＫＡＣＢに同期して外部アドレスを受け入れ、デコーダ回路１１２０に伝達する。テストクロック制御回路１１９０は、テストクロック信号ＫＳＣに応答してテストデータＷＢＤＡＴＡを発生する。例えば、テストクロック制御回路１１９０の三番目のＴフリップフロップＴＦＦ３の出力がテストデータＷＢＤＡＴＡとして出力される場合に、テストデータＷＢＤＡＴＡは“００００１１１１”のようなパターンを有する。または、テストクロック制御回路１１９０の最終段のＴフリップフロップＴＦＦ７の出力がテストデータＷＢＤＡＴＡとして出力される場合に、テストデータＷＢＤＡＴＡは“００００００００”のようなパターンを有する。テストデータの各ビット値はテストクロック信号ＫＳＣの一周期の間維持される。
【００４６】
そのように生成されるテストデータＷＢＤＡＴＡは、マルチプレクサ１２００を通じて入力レジスタ回路１２４０に伝達され、入力レジスタ回路１２４０は入力されたテストデータを入力ドライバ１２５０を通じて書き込みドライバ回路１１３０に伝達する。この後、アドレスバッファ回路１１５０から出力されたアドレスに従って指定されるメモリセルアレイ１１１０の特定領域にテストデータがよく知られた方法により書き込まれる。テストクロック信号ＫＳＣのサイクルごとに、特定領域に対する書き込み動作が続けて実行される。
【００４７】
これと同時に、テストクロック制御回路１１９０は、テストクロック信号ＫＳＣが予め設定されたサイクル数だけ生成されたか否かを続けて監視する。テストクロック信号ＫＳＣが予め設定されたサイクル数だけ生成されれば、テストクロック制御回路１１９０は、クロックディセーブル信号ＴＥＳＴ＿ＯＦＦＢをローに活性化させる。クロックディセーブル信号ＴＥＳＴ＿ＯＦＦＢのハイからローへの遷移に従って、テストクロック発生回路１１８０のＮ１ノードは、ＮＭＯＳトランジスタＭ３を通じて接地電圧に連結される。これはＮＯＲゲートＧ２、Ｇ３の一入力信号のハイレベルになるようにする。したがって、テストクロック発生回路１１８０はテストクロック信号ＫＳＣを発生しない。
【００４８】
以後、外部クロック信号ＸＫがハイレベルからローレベルに遷移することによって、テスト区間信号ＴＥＳＴ＿ＯＦＦＢはハイに非活性化される。テスト区間信号ＴＥＳＴ＿ＯＦＦＢのローからハイへの遷移に従って、テストクロック発生回路１１８０内のインバーターＩＮＶ２の出力は、ハイレベルからローレベルに遷移する。テストクロック発生回路１１８０内のパルス発生器ＳＰ２は、入力信号のハイからローへの遷移に応答してアクティブローパルス信号を発生する。パルス発生器ＳＰ２から出力されるアクティブローパルス信号は、インバーターＩＮＶ３、ＩＮＶ１２、ＩＮＶ１３を通じてリセット信号ＲＥＳＥＴとして出力され、テストクロック制御回路１１９０は、リセット信号ＲＥＳＥＴによってリセットされる。
【００４９】
上述のように、外部クロック信号ＸＫのハイ区間の間、テスト書き込み動作がテストクロック信号ＫＳＣのサイクル数だけ反復的に実行される。外部クロック信号ＸＫがローレベルになる時に、半導体メモリ装置はスタンバイ状態になる。外部クロック信号ＸＫがローレベルになる時に、テスト書き込み動作またはテスト読み出し動作が実行される。テスト書き込み動作は先の説明したことと実質的に同一に実行される。一方、テスト読み出し動作は次のように実行される。
【００５０】
外部クロック信号ＸＫが再びローレベルからハイレベルに遷移すれば、外部クロック信号ＸＫよりさらに短い周期を有するテストクロック信号ＫＳＣが生成され、テストクロック信号ＫＳＣに同期してテスト読み出し動作が実行される。さらに具体的に説明すれば、次の通りである。
【００５１】
図１１に示したように、外部クロック信号ＸＫがローレベルからハイレベルに遷移する前に、ＫＯＤ信号（またはプリチャージ信号）はローレベルに維持される。ローレベルのＫＯＤ信号によって比較回路１３１０内のＰＭＯＳトランジスタＭ４、Ｍ７、Ｍ１０がターンオンされることによって、比較回路１３１０のラッチＬＡＴ１、ＬＡＴ２、ＬＡＴ３はローに初期化される。すなわち、検出信号ＡＩＯ＿ＦＬＡＧ、ＳＩＯ＿ＦＬＡＧは全部ハイレベルになる。
【００５２】
その次に、外部クロック信号ＸＫがローレベルからハイレベルに遷移することによって、クロックバッファ回路１１６０は、外部クロック信号ＸＫに同期したテスト区間信号ＴＥＳＴ＿ＭＤＢを活性化させる。テストクロック発生回路１１８０のパルス発生器ＳＰ１は、テスト区間信号ＴＥＳＴ＿ＭＤＢの活性化に従ってアクティブローパルス信号ＫＴＢ＿ＭＤＲを発生する。これはＮＯＲゲートＧ２、Ｇ３の一入力信号ＫＳＣ＿ＯＦＦがローレベルになるようにする。したがって、テストクロック発生回路１１８０内のリング発振器が動作してテストクロック信号ＫＳＣの生成を開始する。
【００５３】
そのように生成されるテストクロック信号ＫＳＣは、クロックバッファ回路１１６０を通じてアドレスバッファ回路１１５０に伝達されると同時に、テストクロック制御回路１１９０に伝達される。アドレスバッファ回路１１５０は、クロックバッファ回路１１６０を通じて伝達されるクロック信号ＫＡＣＢに同期して外部アドレスを受け入れ、デコーダ回路１１２０に伝達する。その次に、感知増幅器回路１１４０は、デコーダ回路１１２０によって指定されたメモリセルアレイ１１１０の該当する領域からデータを読み出し、そのように読み出されたデータビットは、データラインドライバ回路１２６０を通じてデータラインＭＤＬｉ（ｉ＝０〜８）に伝達される。データラッチ回路１２７０は、データラインＭＤＬｉ上のデータビットをラッチする。
【００５４】
テスト読み出し動作の間、データラッチ回路１２７０内にラッチされたデータビットＭＤＡＴＡｉ（ｉ＝０〜８）は、比較回路１３１０に伝達される。比較回路１３１０の第１検出器１３１１は、入力されたデータビットＭＤＡＴＡｉ（ｉ＝０〜８）の全てが同一の値を有するか否かを検出する。例えば、入力されたデータビットＭＤＡＴＡｉ（ｉ＝０〜８）が同一の値を有する時に、第１検出器１３１１は、ハイレベルの第１検出信号ＡＩＯ＿ＦＬＡＧを出力する。入力されたデータビットＭＤＡＴＡｉのうち少なくとも一つが他のデータビットと異なる値を有する時に、第１検出器１３１１は、ローレベルの第１検出信号ＡＩＯ＿ＦＬＡＧを出力する。そのように出力された第１検出信号ＡＩＯ＿ＦＬＡＧは、ラッチパルス信号ＫＣＯＮＤに同期してＤフリップフロップＤＦＦ２にラッチされる。その次に、ＤフリップフロップＤＦＦ２にラッチされた第１検出信号ＡＩＯ＿ＦＬＡＧは、第３検出器１３１３に伝達される。
【００５５】
図１１に示したように、ここで、ラッチパルス信号ＫＣＯＮＤは、 テストクロック信号ＫＳＣのサイクルごとに、特定データラインＭＤＬ上の信号遷移に同期して生成される。
【００５６】
これと同時に、ＤフリップフロップＤＦＦ３は、ラッチパルス信号ＫＣＯＮＤに同期し、入力されたデータビットＭＤＡＴＡｉのうち特定データラインに対応するデータビットＭＤＡＴＡ０をラッチする。そのようにラッチされたデータビットＭＤＡＴＡ０は、インバーターＩＮＶ３８を通じて、そして直接第２検出器１３１２に伝達される。第２検出器１３１２は入力された信号ＭＤＡＴＡＯＡ、／ＭＤＡＴＡＯＡに応答して、前記特定データラインのデータビットＭＤＡＴＡ０がテストクロック信号ＫＳＣの以前のサイクルでアクセスされたものと同一の値を有するか否かを検出する。例えば、以前のサイクルでアクセスされたデータビットＭＤＡＴＡ０が“０”であり、次のサイクルでアクセスされたデータビットＭＤＡＴＡ０が“０”または“１”と仮定する。
【００５７】
このような仮定によれば、以前のサイクルでアクセスされたデータビットＭＤＡＴＡ０が“０”であるので、ＮＡＮＤゲートＧ８の一方の入力はローレベルになり、他方の入力はハイレベルになる。したがって、第２検出信号ＳＩ０＿ＦＬＡＧは続けてハイレベルに維持される。次のサイクルでアクセスされたデータビットＭＤＡＴＡ０が“０”であれば、第２検出信号ＳＩＯ＿ＦＬＡＧの入力信号は、以前のロジック状態を維持する。すなわち、次のサイクルでアクセスされたデータビットＭＤＡＴＡ０が“０”である場合に、第２検出信号ＳＩＯ＿ＦＬＡＧは、続けてハイレベルに維持される。次のサイクルでアクセスされたデータビットＭＤＡＴＡ０が“１”であれば、第２検出信号ＳＩＯ＿ＦＬＡＧの入力信号は全部ハイレベルになる。したがって、第２検出信号ＳＩＯ＿ＦＬＡＧはハイレベルからローレベルに遷移する。
【００５８】
第１検出器１３１１によって検出された結果と第２検出器１３１２によって検出された結果は、第３検出器１３１３に同時に提供される。第３検出器１３１３は、入力された信号ＡＩＯ＿ＦＬＡＧ、ＳＩＯ＿ＦＬＡＧのうち少なくとも一つがローレベルを有するか否かを検出する。入力信号がローレベルを有するというのは、現在アクセスされたメモリセルに欠陥があることを意味する。先に説明した過程、すなわち、感知及び検出過程はテストクロック信号ＫＳＣのサイクルごとに、繰り返して実行される。結果的に、第３検出器１３１３には、テスト区間信号ＴＥＳＴ＿ＭＤＢの活性化区間の間、または外部クロック信号ＸＫのハイ区間の間、繰り返して実行されるテスト読み出し動作の最終結果が一時的に保持される。
【００５９】
図１１に示したように、外部クロック信号ＸＫがローレベルからハイレベルに遷移する時に、第１ラッチパルス発生回路１２９０から第１ラッチパルス信号ＫＤＯ１が生成される。これはＤフリップフロップＤＦＦ５が特定データラインのデータビット（例えば、ＭＤＡＴＡ０）をラッチさせる。ここで、ＤフリップフロップＤＦＦ５にラッチされるデータビットは、テストクロック信号ＸＫの以前のサイクルにおいて最後にアクセスされたデータビットである。第１ラッチパルス信号ＫＤＯ１が生成される時に、出力ラッチ回路１３１４は、第２ラッチパルス信号ＫＤＯ２に同期して動作するＤフリップフロップＤＦＦ３の出力をラッチする。さらに具体的に説明すれば、次の通りである。
【００６０】
外部クロック信号ＸＫのｎ−１番目のサイクルにおいて最後にアクセスされたデータビットは、外部クロック信号ＸＫのｎ番目のサイクルでまたはｎ番目のサイクルの外部クロック信号ＸＫがローからハイに遷移する時に、第１ラッチパルス信号ＫＤＯ１に同期してＤフリップフロップＤＦＦ５にラッチされる。ｎ−１番目のサイクルのテスト結果として、ＤフリップフロップＤＦＦ４の出力は、外部クロック信号ＸＫのｎ番目のサイクルで、またはｎ番目のサイクルの外部クロック信号ＸＫがローからハイに遷移する時に、第１ラッチパルス信号ＫＤＯ１に同期して出力ラッチ回路１３１４を通じてテストデータ出力パッドＴＤＯに伝達される。そして、外部クロック信号ＸＫのｎ番目のサイクルで実行されたテスト読み出し動作の結果を示すＣＯＭＰＡＲＥ＿ＦＬＡＧ信号は、ｎ番目のサイクルの外部クロック信号ＸＫがハイレベルからローレベルに遷移する時（または第２ラッチパルス信号ＫＤＯ２が生成される時）に、第２ラッチパルス信号ＫＤＯ２に同期してＤフリップフロップＤＦＦ４にラッチされる。外部クロック信号ＸＫのｎ−１番目のサイクルにおいて最後にアクセスされたデータビットのうち特定データラインに対応するデータビットとして、ＤフリップフロップＤＦＦ５の出力は、ｎ番目のサイクルの外部クロック信号ＸＫがハイレベルからローレベルに遷移する時（または第２ラッチパルス信号ＫＤＯ２が生成される時）に、第２ラッチパルス信号ＫＤＯ２に同期して出力ラッチ回路１３１４を通じてテストデータ出力パッドＴＤ０に伝達される。
【００６１】
結論的に、外部クロック信号ＸＫのｎ番目のサイクルで第１ラッチパルス信号ＫＤＯ１が生成される時に、ｎ−１番目のサイクルで実行されたテスト読み出し動作の結果ＦＬＡＧがマルチプレクサ１３１５を通じてテストデータ出力パッドＴＤＯに伝達される。そして、外部クロック信号ＸＫのｎ番目のサイクルで第２ラッチパルス信号ＫＤＯ２が生成される時に、外部クロック信号ＸＫのｎ−１番目のサイクルにおいて最後にアクセスされたデータビットＭＤＡＴＡ２がマルチプレクサ１３１５を通じてテストデータ出力パッドＴＤＯに伝達される。
【００６２】
【表１】
0004195309.tif 000002
【００６３】
表１は外部で最終的に判断される結果を示す表であって、外部クロック信号のハイ区間の間出力されるＦＬＡＧ値と外部クロック信号のロー区間の間出力されるＭＤＡＴＡ０Ｂ値に従ってテスト結果が判別される。例えば、ＦＬＡＧ値がハイであり、メモリから読み出されたデータが予想データと比較して一致する場合にのみ該当メモリセルは良好である。
【００６４】
上述の動作が実行されると同時に、テストクロック制御回路１１９０は、テストクロック信号ＫＳＣが予め設定されたサイクル数だけ生成されたか否かを続けて判別する。テストクロック信号ＫＳＣが予め設定されたサイクル数だけ生成されれば、テストクロック制御回路１１９０は、クロックディセーブル信号ＴＥＳＴ＿ＯＦＦＢをローに活性化させる。クロックディセーブル信号ＴＥＳＴ＿ＯＦＦＢのハイからローへの遷移に従って、テストクロック発生回路１１８０のＮ１ノードは、ＮＭＯＳトランジスタＭ３を通じて接地電圧に連結される。これはＮＯＲゲートＧ２、Ｇ３の一入力信号がハイレベルになるようにする。したがって、テストクロック発生回路１１８０はもうテストクロック信号ＫＳＣを発生しない。
【００６５】
以後、外部クロック信号ＸＫがハイレベルからローレベルに遷移することによって、テスト区間信号ＴＥＳＴ＿ＯＦＦＢは、ハイに非活性化される。テスト区間信号ＴＥＳＴ＿ＯＦＦＢのローからハイへの遷移に従って、テストクロック発生回路１１８０内のインバーターＩＮＶ２の出力は、ハイレベルからローレベルに遷移する。テストクロック発生回路１１８０内のパルス発生器ＳＰ２は、入力信号のハイからローへの遷移に応答してアクティブローパルス信号を発生する。パルス発生器ＳＰ２から出力されるアクティブローパルス信号は、インバーターＩＮＶ３、ＩＮＶ１２、ＩＮＶ１３を通じてリセット信号ＲＥＳＥＴとして出力され、テストクロック制御回路１１９０は、リセット信号ＲＥＳＥＴによってリセットされる。
【００６６】
上述のように、外部クロック信号ＸＫのハイ区間の間、テスト読み出し動作がテストクロック信号ＫＳＣのサイクル数だけ繰り返して実行される。外部クロック信号ＸＫがローレベルになる時に、半導体メモリ装置はスタンバイ状態になる。外部クロック信号ＸＫが再びハイレベルになる時に、テスト書き込み動作またはテスト読み出し動作が実行される。テスト書き込み／読み出し動作は先の説明と実質的に同一に実行される。
【００６７】
本発明の実施形態において、外部クロック信号ＸＫがハイレベルからローレベルに遷移する時に、テスト区間信号ＴＥＳＴ＿ＭＤＢがローレベルからハイレベルに遷移する。これはパルス発生器ＳＰ２を動作させる。結果的に、テストクロック発生回路１１８０のリング発振器が動作しないと同時にテストクロック制御回路１１９０がリセット信号ＲＥＳＥＴによって初期化する。
【００６８】
上述のように、外部クロック信号ＸＫの周期よりも短い周期を有するテストクロック信号ＫＳＣが生成される。ここで、テストクロック信号ＫＳＣの周期は第１オプション回路１２１０にプログラムされたデータに従って変更することができる。これはテストクロック信号を生成するために、ダミーワードラインとダミービットラインを別途に形成する必要がないことを、そしてテストクロック信号のサイクル数が制限されないことを意味する。テストクロック制御回路１１９０は、外部からテストデータを別途に受け入れず、テストクロック信号ＫＳＣを利用して内部的にテストデータを生成し、そのように生成されたデータは、テストクロック信号ＫＳＣのサイクルごとに、メモリセル１１１０に書き込まれる。そして、一つの比較回路を利用してデータラインを通じて伝達されるデータビットを一度に点検することができる。
【００６９】
以上で、本発明による回路の構成及び動作を上述の説明及び図面に基づいて図示したが、これは例をあげて説明したことに過ぎず、本発明の技術的思想及び範囲を免脱しない範囲内で多様な変形及び変更が可能なことはもちろんである。
【００７０】
【発明の効果】
本発明の半導体メモリ装置によれば、外部クロック信号（ＸＫ）の半周期の間、内部的に生成されるテストクロック信号を利用して読み出し／書き込み動作を反復的に実行することによって、テスト時間を短縮させることができる。テストクロック信号の周期が外部クロック信号（ＸＫ）の周期よりも短いので、半導体メモリ装置は外部テスト装備が低い周波数のクロック信号を供給しても、高い周波数の内部テストクロック信号に同期して動作する。これによって、高周波数で動作する時に生じうる問題点を事前に見つけ出すことができる。
【図面の簡単な説明】
【図１】従来の技術による半導体メモリ装置のブロック図である。
【図２】図１に示した半導体メモリ装置の動作タイミング図である。
【図３】本発明の望ましい実施形態の半導体メモリ装置のブロック図である。
【図４】図３に示したテストクロック発生回路の望ましい実施形態を示す回路図である。
【図５】図４に示した遅延素子の望ましい実施形態を示す回路図である。
【図６】図３に示したテストクロック制御回路の望ましい実施形態を示す回路図である。
【図７】図３に示した第２ラッチパルス発生回路の望ましい実施形態を示す回路図である。
【図８】図３に示した比較回路の望ましい実施形態を示す図面である。
【図９】図８に示した第１検出器の望ましい実施形態を示す図面である。
【図１０】本発明の望ましい実施形態の半導体メモリ装置の動作タイミング図である。
【図１１】本発明の望ましい実施形態の半導体メモリ装置の動作タイミング図である。
【符号の説明】
１１１０  メモリセルアレイ
１１２０  デコーダ回路
１１４０  感知増幅器回路
１１５０  アドレスバッファ回路
１１６０  クロックバッファ回路
１１７０  ＪＴＡＧテストロジック回路
１１８０  テストクロック発生回路
１１９０  テストクロック制御回路
１２００  マルチプレクサ
１２１０  第１オプション回路
１２２０  第２オプション回路
１２３０  データ入力バッファ回路
１２４０  入力レジスタ回路
１２５０  入力ドライバ回路
１２６０  データラインドライバ回路
１２７０  データラッチ回路
１２８０  データ出力バッファ回路
１２９０  第１ラッチパルス発生回路
１３００  第２ラッチパルス発生回路
１３１０  比較回路
１３２０  選択信号発生回路
【図１】
0004195309.tif 000003
【図２】
0004195309.tif 000004
【図３】
0004195309.tif 000005
【図４】
0004195309.tif 000006
【図５】
0004195309.tif 000007
【図６】
0004195309.tif 000008
【図７】
0004195309.tif 000009
【図８】
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【図９】
0004195309.tif 000011
【図１０】
0004195309.tif 000012
【図１１】
0004195309.tif 000013