(57)【特許請求の範囲】
【請求項１】
半導体層構造内にそれぞれ選択トランジスタとメモリコンデンサを含んでいる多数の個別のメモリセルが備えられており、
互いに平行に延びているビット線（６′）と、互いに平行に延びているワード線（５′）が備えられ、前記ビット線（６′）とワード線（５′）は互いに直角に延びており、
絶縁層（８'）が設けられており、
少なくとも選択トランジスタが絶縁層（８′）の下方に配設されており、
各メモリコンデンサ（１３′、１１′、１６′）が絶縁層（８′）上に配設されており、
メモリコンデンサがそれぞれ柱状の第１の電極（１３′）、メモリ誘電体（１１′）及び条片状の第２の電極（１６′）を含んでいて、前記メモリ誘電体（１１′）は柱状の第１電極（１３′）を環状に囲んでおり、
メモリ誘電体（１１′）が強誘電性又は常誘電性物質を含んでおり、
第１の電極（１３′）、メモリ誘電体（１１′）及び第２の電極（１６′）からなる各メモリコンデンサがそれぞれ前記絶縁層（８′）の上方に配設されており、
前記多数の個別メモリセルの、各条片状の第２の電極（１６′）の側面に沿って配置された各々柱状の第１の電極（１３′）相互間は、該電極を環状に囲む前記メモリ誘電体（１１′）で分離されていることを特徴とするメモリセル装置。
【請求項２】
メモリ誘電体（１１′）がＢａＴｉＯ3、ＳｒＴｉＯ3、（Ｂａ、Ｓｒ）ＴｉＯ3、Ｂａ（Ｔｉ、Ｚｒ）Ｏ3、ジルコン酸チタン酸鉛、Ｂｉ4Ｔｉ3Ｏ12、ＳｒＢｉ2Ｔａ2Ｏ9の物質の少なくとも１つを含んでいることを特徴とする請求項１記載のメモリセル装置。
【請求項３】
ビット線（６′）及びワード線（５′）が絶縁層（８′）の下方に配設されていることを特徴とする請求項１又は２記載のメモリセル装置。
【請求項４】
第２の電極（１６′）が、第１の電極（１３′）及びメモリ誘電体（１１′）の上方に配設されかつ第１の電極（１３′）と絶縁されているコンデンサ板（１７′）により互いに接続されていることを特徴とする請求項１乃至３の１つに記載のメモリセル装置。
【請求項５】
それぞれ選択トランジスタ及びメモリコンデンサを有する個別のメモリセルを多数有している半導体層構造を形成し、
この半導体層構造内にまず選択トランジスタ、ビット線（６′）及びワード線（５′）を形成し、
選択トランジスタを覆う絶縁層（８′）を形成し、
全面的に誘電層（１１′）を施し、
この誘電層（１１′）内に深さが少なくとも誘電層（１１′）の層厚に相当する第１の開口を形成し、
第１の開口内にメモリコンデンサ用の第１の電極（１３′）を形成し、
誘電層（１１′）内に深さが少なくとも誘電層（１１′）の深さに相当する第２の開口（１５′）を形成し、
第２の開口（１５′）内にメモリコンデンサ用の条片状の第２の電極（１６′）を、隣り合う第２の電極（１６′）間に柱状の第１の電極（１３′）の列が位置するように配置し、
それぞれ第１の電極（１３′）と選択トランジスタの１つとの間にセル接触部（９′）を形成することを特徴とするメモリセル装置の製造方法。
【請求項６】
セル接触部（９′）を形成するために絶縁層（８′）内にセル接触部（９′）で満たされる接触孔を開け、第１の開口をセル接触部（９′）の表面が第１の開口内で少なくとも部分的に露出されるように形成することを特徴とする請求項５記載の方法。
【請求項７】
誘電層（１１′）が少なくとも強誘電性又は常誘電性物質からなる層を含んでいることを特徴とする請求項５又は６記載の方法。
【請求項８】
絶縁層（８′）上にまず緩衝層（１０′）を施し、この上に誘電層（１１′）をエピタキシャルに成長させることを特徴とする請求項７記載の方法。
【請求項９】
強誘電性又は常誘電性物質からなる層がＢａＴｉＯ3、ＳｒＴｉＯ3、（Ｂａ、Ｓｒ）ＴｉＯ3、Ｂａ（Ｔｉ、Ｚｒ）Ｏ3、ジルコン酸チタン酸鉛、Ｂｉ4Ｔｉ3Ｏ12、ＳｒＢｉ2Ｔａ2Ｏ9の物質の少なくとも１つを含んでいることを特徴とする請求項７又は８記載の方法。
【請求項１０】
まず第１の開口及び第１の電極（１３′）を形成し、少なくとも第１の電極（１３′）の表面に絶縁層（１４′）を設け、第２の開口（１５′）を形成し、導電層の析出により第２の電極（１６′）及びこの第２の電極（１６′）を電気的に互いに接続するコンデンサ板（１７′）を形成することを特徴とする請求項５乃至９の１つに記載の方法。
【請求項１１】
ビット線（６′）及びワード線（５′）を絶縁層（８′）の下方に形成することを特徴とする請求項５乃至１０の１つに記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセル装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭにも不揮発性メモリにも使用されるメモリセル装置は世代毎に記憶密度が高められている。
【０００３】
ＤＲＡＭセル装置には殆ど専らいわゆる１トランジスタメモリセルが使用される。１トランジスタメモリセルは読出しトランジスタとメモリコンデンサを含んでいる。メモリコンデンサには論理値がゼロ又は１を示す情報が電荷の形で貯えられている。読出しトランジスタをワード線を介して制御することによりこの情報はビット線を介して読み出される。電荷を確実に蓄積し読み出された情報を同時に識別するためメモリコンデンサは最低限の容量を有していなければならない。メモリコンデンサの容量に対する下限は現在のところ２０ｆＦと見られている。
【０００４】
メモリは世代毎に記憶密度が増加するため、１トランジスタメモリセルに必要な面積は世代毎に減らされなければならない。同時にメモリコンデンサの最低限の容量は保持されなければならない。
【０００５】
１メガビット世代までは読出しトランジスタもメモリコンデンサもプレーナデバイスとして形成されてきた。４Ｍビットのメモリセル世代からはメモリセルの面積の更なる削減は読出しトランジスタ及びメモリコンデンサの三次元的配置により達成されている。１つの方法としてはメモリコンデンサをトレンチ内に形成することが行われている。メモリコンデンサの電極はこの場合トレンチの表面に沿って配設されている。それによりメモリコンデンサの容量を左右する有効面積はトレンチの横断面に相当するメモリコンデンサ用基板の表面の所要面積に対して拡大される。
【０００６】
メモリコンデンサの所要面積をそのままか或は減らして記憶容量を増加するもう１つの方法は、メモリコンデンサを積層コンデンサ（ｓｔａｃｋｅｄ  ｃａｐａｃｉｔｏｒ）として形成することにある。その際ワード線の上方に基板と接触化させられるポリシリコンからなる例えば円筒、王冠又はリブ（ＦＩＮ）の形の構造が形成される。このポリシリコン構造はメモリの結節点を構成する。この結節点にはコンデンサ誘電体及びコンデンサ板が設けられる。その際メモリコンデンサには基板表面の上方の自由空間が利用される。ポリシリコン構造が隣接するメモリセルに対して互いに絶縁されている限り、全てのセル面をポリシリコン構造により被覆可能である。このような構想は十分に論理プロセスと両立し得るという利点を有する。
【０００７】
１ギガビット世代のＤＲＡＭのメモリセルの面積は約０．２μｍ2 にすべきである。このような面上にメモリセルコンデンサ用に約２５ｆＦの最低限の容量を実現するためには、トレンチコンデンサの構想では有効なトレンチの深さは、０．３μｍのトレンチ幅及び４ｎｍの厚さの酸化物当量の誘電体では少なくとも８μｍでなければならない。このような寸法を有するトレンチは多大のエッチング時間を必要とする経費のかさむエッチングプロセスでのみ実現できるものである。これに対し積層コンデンサの構想では、メモリセルの所要面積に対するこれらの要件は比較的複雑なポリシリコン構造でのみ実現可能である。これらの複雑な構造は更にそのトポロジにより一層製造を困難なものとする。
【０００８】
単位面積当りに達成可能の容量を更に高めることは、メモリコンデンサ内のメモリ誘電体としていわゆるハイエプシロンの誘電体を使用することにより達成される（これに関しては例えばファザン（Ｐ．Ｃ．Ｆａｚａｎ）による「集積強誘電体（Ｉｎｔｅｇｒａｔｅｄ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ）」第４巻（１９９４年）第２４７〜２５６頁参照）。ハイエプシロンの誘電体は強誘電性又は常誘電性物質である。この構想ではコンデンサは積層コンデンサとして形成される。それにはまず下方の電極を層の析出及び層の構造化により形成する。その上にハイエプシロンの誘電体を析出する。最後に上方のコンデンサ電極を施し、構造化し、電気接触部を設ける。多くの電極材が反応するハイエプシロン誘電体の析出が７００〜８００℃の範囲の温度で行われるので、下方の電極には例えば窒化チタン（ＴｉＮ）、白金、タングステン、酸化ルテニウム（ＲｕＯ2 ）、酸化イリジウム（Ｉｒ2 Ｏ3 ）又はパラジウムのような特殊な物質のみが適している。下方の電極に適する他の物質を求めることは世界的な研究活動の対象である。
【０００９】
【発明が解決しようとする課題】
本発明の課題は、１ギガビット及びそれに次ぐ世代の高集積ＤＲＡＭに適し、公知の解決方法に比べて処理経費を節減して製造可能のメモリセル装置を提供することにある。更にこのようなメモリセル装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
この課題は本発明により、請求項１に記載のメモリセル装置並びに請求項６に記載の製造方法により解決される。
【００１１】
本発明によるメモリセル装置はそれぞれ選択トランジスタ及びメモリコンデンサを含んでいる多数の個別のメモリセルを有している。その際メモリコンデンサは積層コンデンサ（スタックド・キャパシタ）の形式に基づき選択トランジスタの上方の平面内に配設されている。選択トランジスタは絶縁層で覆われている。
【００１２】
メモリコンデンサはそれぞれ第１の電極、メモリ誘電体及び第２の電極を含んでいる。その際第１の電極、メモリ誘電体及び第２の電極はそれぞれ互いに並列して絶縁層の上方に配設されている。メモリコンデンサの容量は第１の電極とメモリ誘電体との間及び第２の電極とメモリ誘電体との間の面積により決定される。この面積従ってメモリコンデンサの容量は本発明による装置では第１及び第２の電極並びにメモリ誘電体の高さにより調整可能である。
【００１３】
縦型のコンデンサを有するメモリ用コンデンサ装置は既にドイツ連邦共和国特許出願公開第４３３６００１号明細書に記載されている。しかしその場合メモリ誘電体としては単結晶の強誘電層が使用されており、従ってコンデンサは単結晶基板に上のみ形成できるものである。従ってこの公知のコンデンサ装置は積層コンデンサ装置には適していない。
【００１４】
メモリ誘電体としては強誘電性及び／又は常誘電性物質が使用される。強誘電性及び常誘電性物質は極性格子を有する結晶物質である。これらの物質内ではイオン結合が支配的である。それらは高い誘電率εを有する。多くの強誘電性及び常誘電性物質の誘電率εは３００〜１０００である。それに対して例えばＳｉＯ2 又はＳｉ3 Ｎ4 のような非晶質の誘電体の誘電率εは約３である。強誘電性及び常誘電性物質中の電荷蓄積が高められていることは分子の双極子による電荷の比較的高い移動で説明される。
【００１５】
ＤＲＡＭ用には常誘電性物質をメモリ誘電体として使用すると有利である。それというのもこれらの物質内では分極は印加された電界に直線的に関係するからである。強誘電性物質は不揮発性メモリに使用すると有利である。それというのもこれらの物質は電界を印加しなくても存在する自発性分極を有するからである。不揮発メモリ内では印加された電界により切換可能の分極方向は論理変数ゼロ又は１に合わせられる。
【００１６】
メモリ誘電体にはジルコン酸チタン酸鉛、ＢａＴｉＯ3 、チタン酸ランタン鉛、タンタル酸ストロンチウムビスマス（ＳｒＢｉ2 Ｔａ2 Ｏ9 ）、チタン酸ビスマス（Ｂｉ4 Ｔｉ3 Ｏ12）の強誘電性物質又はチタン酸バリウムストロンチウム、チタン酸ストロンチウム、ジルコン酸チタン酸バリウムの常誘電性物質を使用する。
【００１７】
本発明によるメモリセル装置の製造にあたってはまず半導体層構造内に選択トランジスタを形成し、絶縁層で覆う。引続きメモリ誘電体用物質からなる誘電層を全面的に施す。この誘電層内にその深さが少なくとも誘電層の厚さに相当する第１の開口を形成する。即ち第１の開口は誘電層の全層厚を貫通している。次に第１の開口内に第１の電極を形成する。更に誘電層内に深さが少なくとも誘電層の厚さに相当する第２の開口を形成する。第２の開口も誘電層の全層厚を横断する。次に第２の開口内にメモリコンデンサ用の第２の電極を形成する。第１の電極とそれぞれ付属する選択トランジスタとの間にセル接触部を形成する。セル接触部は絶縁層内に形成される。第１の開口はそれぞれのセル接触部上に達すると有利である。
【００１８】
本発明方法ではまず誘電層を形成してから初めて第１及び第２の電極を形成するので、第１及び第２の電極は常誘電性又は強誘電性物質からなる誘電層を形成する際に熱負荷に曝されない。従ってメモリコンデンサの第１及び第２の電極用物質の問題点、とりわけ選択トランジスタのドレインとコンデンサの電極との間の導電障壁に対する問題点は解消される。
【００１９】
有利にはワード線及びビット線も同様に誘電層の析出前に形成され、絶縁層で覆われる。次にメモリセル装置はメモリコンデンサを除き常誘電性又は強誘電性物質からなる誘電層で密閉される。ＶＬＳＩコンパチブルでないメモリコンデンサの形成後は補助的なＶＬＳＩ処理工程はもはや必要ではない。
【００２０】
有利には平坦な表面を有する絶縁層を形成する。これは例えば化学機械的研磨により行われる。誘電層は平坦な表面上にスパッタリングにより又はゾル−ゲル法により析出可能である。絶縁層が十分平坦な表面を有していない場合、誘電層はＣＶＤ法により析出される。
【００２１】
絶縁層の表面上にまず緩衝層を施し、その上に強誘電性又は常誘電性物質からなる誘電層を集合組織化して成長させると有利である。従って緩衝層は１００ｎｍ程度の大きさを有する構造化の際にも物質特性の変化しない均一な物質からなる。従って多結晶層を使用した場合小さな構造の場合に粒界により強化される作用により生じる問題は解消される。
【００２２】
緩衝層は有利にはＺｒＯ2 、ＴｉＯ2 又はＴａ2 Ｏ5 から形成される。この緩衝層上に例えばＢｉ4 Ｔｉ3 Ｏ12又はＳｒＢｉ2 Ｔａ2 Ｏ9 のようなＢｉ2 Ｏ3 酸化物層構造を有する強誘電体を直接集合組織化して成長させる。その際Ｂｉ2 Ｏ3 の面はその表面に対して並行に配向させられる。多くの場合使用されるペロブスカイト型構造を有する強誘電性物質（例えばＢａＴｉＯ3 、ＰｂＴｉＯ3 、Ｐｂ（ＺｒＴｉ）Ｏ3 ）のような他の強誘電体を集合組織化して析出する場合にも、まずＺｒＯ2 からなる緩衝層上にＢｉ4 Ｔｉ3 Ｏ12又は類似のものからなる第２の薄層を析出し、その上に強誘電性層を集合組織化して成長させる。
【００２３】
誘電層を強誘電性物質から形成すると、緩衝層上の集合組織化された成長は誘電層が自発性分極の一定の配向を有するという補助的利点を有することになる。強誘電性層の分域内の自発分極は印加された電界の方向に対して平行な面内にある。従って分極は１つの状態から他の状態に切換可能である。このことはＢｉ2 Ｏ3 層に例えばＢｉ4 Ｔｉ3 Ｏ12のような強誘電体を使用した場合特に有利である。それというのもそれらの層では自発性分極の主な成分はＢｉ2 Ｏ3 面に対して平行しており、これを本装置においては完全にデータの蓄積に利用できるからである。
【００２４】
セル接触部を形成するために絶縁層内にセル接触部で満たされる接触孔を形成することは本発明の枠内にある。引続き第１の開口を誘電層内にセル接触部の表面が第１の開口内で少なくとも部分的に露出されるように配設する。引続き第１の開口内に形成された第１の電極はこうして直接セル接触部と接続される。
【００２５】
【実施例】
本発明を実施例及び図面に基づき以下に詳述する。
【００２６】
例えば単結晶シリコンからなる基板１内にこの基板内で隣接する選択トランジスタ対の絶縁のために絶縁構造２を形成する。絶縁構造２は例えばＳｉＯ2 からＬＯＣＯＳ法で選択酸化により又はシャロートレンチ法で絶縁材料で満たされるトレンチのエッチングにより形成される（図１参照）。
【００２７】
引続きソース／ドレイン領域３、ゲート酸化物４及びワード線５として形成されているゲート電極を有する選択トランジスタ対を形成する。選択トランジスタ対はそれぞれ共有のソース／ドレイン領域３を有し、これを介して両選択トランジスタは互いに接続されている。ワード線５はメモリセル装置の上方に切断面に対して垂直に延びている。
【００２８】
ワード線５の上方に切断面に対して並行にビット線６が延びており、それらはそれぞれビット線接触部７を介して選択トランジスタ対の共有ソース／ドレイン領域３と電気的に接続されている。ビット線６及びビット線接触部７は切断面の外側にある切断面に並行して延びているので図１には破線で示されている。
【００２９】
隣接するワード線対に属する選択トランジスタ対は基板１内にそれぞれずらされて配設されている。
【００３０】
絶縁層８は例えばＳｉＯ2 から形成され、選択トランジスタ、ワード線５及びビット線６を完全に覆っている。絶縁層８は例えばＢＰＳＧ（ホウ燐ケイ酸ガラス）により及び引続いての例えば化学機械的研磨による平坦化により形成される。絶縁層８はほぼ平坦な表面を有する。
【００３１】
絶縁層８内に引続き接触孔を開け、セル接触部９を設ける。セル接触部９は例えばタングステンから形成される。セル接触部９はそれぞれ選択トランジスタの外側のソース／ドレイン領域３上に達している（図１参照）。
【００３２】
次に全面的に補助層１０を析出する。補助層１０は例えばＳｉ3 Ｎ4 又はＺｒＯ2 から形成される。
【００３３】
引続き誘電層１１を全面的に析出する。誘電層１１は例えばチタン酸ストロンチウムから６００〜７００℃の温度範囲でスパッタリングにより析出される。この場合誘電層１１は常誘電性物質からなる。或は誘電層１１は強誘電性物質からＢａＴｉＯ3 、Ｂｉ4 ＴｉＯ12又はジルコン酸チタン酸鉛を５００〜７００℃の温度範囲で析出することにより形成してもよい。補助層１０は誘電層１１の析出の際にセル接触部９を不所望な反応から保護する。更に補助層１０はその上に誘電層１１を集合組織化して成長させることのできる緩衝層の作用をする。誘電導１１をＢｉ4 Ｔｉ3 Ｏ12から形成する場合補助層はＺｒＯ2 から形成すると有利である。誘電層１１は例えば５００ｎｍの厚さにスパッタリングにより析出される。
【００３４】
引続き誘電層１１内に第１の開口１２を形成する。この開口の配置はセル接触部の配置に相当し、セル接触部９の表面をそれぞれ少なくとも一部露出する。その際誘電層１１も補助層１０も貫通エッチングされる（図２参照）。第１の開口１２には、例えばアルミニウム、銅又はタングステンから形成され第１の開口１２を有利には完全に満たす第１の電極１３が設けられる。有利には第１の開口１２は接触孔の形を有しており、従って第１の電極１３は柱状に形成されている。
【００３５】
次に例えばＳｉＯ2 からなる絶縁層１４を例えば５０ｎｍ〜２００ｎｍの厚さに全面的に析出する。
【００３６】
引続き絶縁層１４及び誘電層１１を貫通する第２の開口１５を形成する。第２の開口１５内では補助層１０の表面が露出している（図３参照）。第２の開口１５は例えばアルミニウム、銅又はタングステンからなる導電層の析出により満たされる。その際第２の開口１５内に第２の電極１６が形成される。同時に第２の電極１６を電気的に互いに接続するコンデンサ板１７が形成される。
【００３７】
第２の電極１６は第１の電極１３をそれぞれ環状に囲んでいる（図４の平面図参照）。
【００３８】
隣接するメモリセルに属する第２の電極１６は互いにぶつかっており、そのため互いに電気的に接続されている。
【００３９】
第２の電極１６は第１の電極１３に対して構造化された誘電層１１並びに絶縁層１４により絶縁されている。構造化された誘電層１１は柱状の第１の電極１３を同様に環状に囲んでいる。
【００４０】
図４には符号Ｚを有する一点鎖線として表されているメモリセルの面が記入されている。第１の電極１３を最小に形成可能の構造の大きさＦの幅に、構造化された誘電層１１の径を同様にＦに相応して及び同様に第２の電極１６の径をＦに相応して調整すると、メモリセルＺの面積は１６Ｆ2 になる。コンデンサの面積は８Ｆ×高さｈとなり、その際ｈは誘電層１１の高さである。
【００４１】
第２の実施例ではメモリセル装置は図１〜図４により説明されているメモリセル装置と同様に基板１′内に形成されている（図５参照）。このメモリセル装置は基板１′内に絶縁構造２′、ソース／ドレイン領域３′を有する選択トランジスタ、ゲート酸化物４′及びワード線５′、平坦な表面を有する絶縁層８′により覆われているビット線６′及びビット線接触部７′を有する。絶縁層８′内には選択トランジスタのためのセル接触部９′が備えられている。絶縁層８′の上方にはそれぞれ第１の電極１３′、第２の電極１６′及び構造化された誘電層１１′を有するメモリコンデンサが配設されている。構造化された誘電層１１′と絶縁層８′との間には補助層１０′が配設されている。第２の電極１６′はコンデンサ板１７′を介して互いに電気的に接続されている。第１の電極１３′に対して第２の電極１６′及びコンデンサ板１７′は絶縁層１４′を介して絶縁されている。
【００４２】
このメモリセル装置の製造は図１〜図４により説明されたメモリセル装置に相応して行われる。種々の構成部材は第１の実施例の構成部材に相応して形成される。
【００４３】
第１の実施例とは異なり第２の電極１６′は条片状の形を有している。即ち、第１の実施例で用いた第２の電極１６が格子状をなすのに対し、この実施例で用いる電極１６′は図５と６に示すように直線的な帯状をなしている。この帯状の電極１６′を本明細書においては条片状の電極と呼ぶこととする。この条片状の電極１６′は、ワード線５′に並行してメモリセル装置の上方に延びている（図６の平面図参照）。第１の電極１３′は第１の実施例におけるように柱状に形成されている。メモリセルの最小面積Ｚ′はこの第２の実施例では８Ｆ2であり、即ちメモリセル装置は 第２の実施例では一層実装密度を高く形成可能である。コンデンサの面積は２×Ｆ×Ｈであり、その際Ｈは誘電層１１′の厚さである。誘電層１１′の厚さを介してメモリコンデンサのコンデンサ面を調整することができる。
【００４４】
第３の実施例では単結晶シリコンからなる基板１″内に単結晶シリコンからなる絶縁構造２″及びソース／ドレイン領域３″を有する選択トランジスタ、ゲート酸化物４″及びワード線５″が形成される。ビット線６″及びビット線接触部７″、並びにビット線６″、ワード線５″及び選択トランジスタを覆い平坦な表面を有する絶縁層８″を形成する。絶縁層８″内にはセル接触部９″を接触孔の開口及び例えばタングステンの析出により形成する。
【００４５】
絶縁層８″上に補助層１０″が、更にその上に誘電層１１″が施される。ここまでは第１及び第２の実施例の工程が行われる。各構成部材は他の実施例の構成部材に相応して形成される。
【００４６】
引続き誘電層１１″及び補助層１０″内に同時に第１の開口１２″及び第２の開口１５″が形成される。第１の開口１２″はそれぞれセル接触部９″の表面に達している。第２の開口１５″は第１の開口１２″をそれぞれ環状に囲んでいる（図８の平面図参照）。
【００４７】
引続き全面的に第１の開口１２″及び第２の開口１５″をそれぞれ完全に満たす導電層を析出する。導電層はバックエッチされ、その結果第１の開口１２″と第２の開口１５″との間に誘電層１１″の表面が露出している。それにより第１の開口１２″内に第１の電極１３″が、また第２の開口１５″内に第２の電極１６″が生じる。隣接するメモリセルに属する第２の電極１６″は互いにぶつかり合っており、こうして互いに電気的に接続されている。第２の電極１６″は第１の電極１３″とは構造化された誘電層１１″を介して絶縁されている。第２の電極１６″はメモリセル装置の縁部で接触化される。
【００４８】
本発明のこの実施例においては第１の開口１２″及び第２の開口１５″を形成するために唯１つのマスクだけが必要である。第１の電極１３″及び第２の電極１６″の形成には１つの導電層の析出で十分である。第１の電極１３″及び第２の電極１６″は例えばアルミニウム、銅又はタングステンから形成される。
【００４９】
メモリセルの最小面積Ｚ″はこの実施例では第１の実施例におけるように１６Ｆ2であり、その際Ｆは最小に形成可能の構造の大きさである。メモリコンデン サの面積は８Ｆ×ｈであり、その際ｈは誘電層１１″の厚さである。
【００５０】
実施例に示すメモリセルが形成されているセルの形式はしばしばフォールデッド・ビット・ライン・スタックド・セルと云われる。ワード線及びビット線の配列はビットライン形式のコンデンサに相当する。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体層構造の緩衝層及び誘電層を施された選択トランジスタ、ビット線、ワード線、絶縁層及びセル接触部を設けた段階の断面図。
【図２】誘電層内に第１の開口及び第１の電極を形成し、絶縁層を析出した段階の半導体層構造の断面図。
【図３】誘電層内に第２の開口及び第２の電極を形成し、コンデンサ板を形成した段階の半導体層構造の断面図。
【図４】図３をＩＶ−ＩＶ線で切断した半導体層構造の平面図。
【図５】本発明の第２の実施例の半導体層構造の選択トランジスタ、ワード線、ビット線、絶縁層及びセル接触部を備え絶縁層の上方にメモリコンデンサを配設された段階の断面図。
【図６】図５をＶＩ−ＶＩ線で切断した半導体層構造の平面図。
【図７】本発明の第３の実施例の半導体層構造の選択トランジスタ、ビット線、ワード線、絶縁層、セル接触部及びメモリコンデンサを有しその第１及び第２電極を導電層の析出により形成した段階の断面図。
【図８】図７をＶＩＩＩ−ＶＩＩＩ線で切断した半導体層構造の平面図。
【符号の説明】
１、１′、１″  基板
２、２′、２″  絶縁構造
３、３′、３″  ソース／ドレイン領域
４、４′、４″  ゲート酸化物
５、５′、５″  ワード線
６、６′、６″  ビット線
７、７′、７″  ビット線接触部
８、８′、８″  絶縁層
９、９′、９″  セル接触部
１０、１０′、１０″  補助層
１１、１１′、１１″  誘電層
１２、１２′、１２″  第１の開口
１３、１３′、１３″  第１の電極
１４、１４′  絶縁層
１５、１５′、１５″  第２の開口
１６、１６′、１６″  第２の電極
１７、１７′  コンデンサ板
Ｚ、Ｚ′、Ｚ″  メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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