(57)【特許請求の範囲】
【請求項１】
ＡＴＭスイッチを用いたネットワーク層のパケット転送機能を具備したＡＴＭ中継装置において、
ＡＴＭスイッチに関連して設けられ、第１のリンクを介して前記ＡＴＭスイッチからシグナリングパケットを受信してシグナリング処理を行なうシグナリング処理手段と、
このシグナリング処理手段とは別個に設けられ、前記第１のリンクとは物理的に異なる第２のリンクを介してＩＰパケットを受信して、ＩＰパケット転送処理を所定のメモリを用いてハードウェアにて行なうフォワーディング処理手段と、
を具備することを特徴とするＡＴＭ中継装置。
【請求項２】
少なくとも自局宛のパケットおよび前記フォワーディング処理手段によってＩＰパケット転送処理が不可能なＩＰパケットを、前記第１及び第２のリンクとは物理的に異なる第３のリンクを介して受けてＣＰＵ処理を行なうＣＰＵ処理手段をさらに具備することを特徴とする請求項１記載のＡＴＭ中継装置。
【請求項３】
前記シグナリング処理用の第２のリンクと前記ＣＰＵ処理用の第３のリンクとは物理的に同一のリンクであることを特徴とする請求項２記載のＡＴＭ中継装置。
【請求項４】
前記ＡＴＭ中継装置内における、少なくとも自局宛のパケットおよび前記フォワーディング処理手段によってＩＰパケット転送処理が不可能なＩＰパケットの存在可能時間を調整する調整手段を具備することを特徴とする請求項２または３記載のＡＴＭ中継装置。
【請求項５】
ＡＴＭスイッチに関連して設けられ、ネットワーク層におけるＩＰパケット転送機能を具備したルータ装置において、
第１のリンクを介して前記ＡＴＭスイッチからシグナリングパケットを受信してシグナリング処理を行なうシグナリング処理手段と、
このシグナリング処理手段とは別個に設けられ、前記第１のリンクとは物理的に異なる第２のリンクを介してＩＰパケットを受信して、ＩＰパケット転送処理を所定のメモリを用いてハードウェアにて行なうフォワーディング処理手段と、
を具備することを特徴とするルータ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＡＴＭ（Asynchronous  Transfer  Mode）中継装置及びルータ装置に関するものである。
【０００２】
【従来の技術】
ＡＴＭスイッチコア部とＩＰプロセシング部とを備え、ＩＰパケット全てをＩＰプロセシング部のＣＰＵによりソフトウェア処理するホップバイホップ転送と、ＡＴＭパスを確立してハードウェア処理を行なうカットスルー転送とを切り替えながら高速なＩＰパケットの転送を実現した方式にＣＳＲ（Cell  Switch  Router)方式がある。
【０００３】
このようなＣＳＲ方式において、ホップバイホップ転送は従来のＩＰルータ方式と同様に、その転送能力は一般的にはＣＰＵのパフォーマンスに依存する。つまり転送能力を上げるためにはＣＰＵの高速化が一般的な方法である。また、カットスルー転送は、隣接しているＣＳＲノードからＦＴＰやＷＷＷ等の接続時間が長いＩＰパケットの転送を高速に行なう場合に用いられる。また、ＣＳＲ方式においては、カットスルー転送を実現するためのプロトコルとしてＦＡＮＰが用いられる。
【０００４】
従来のＩＰルータでは図９に示すように、通信プロトコルの複数の階層１１のうち、ネットワーク層のみを用いてパケットデータ１２の経路制御を行なっていたが、ＣＳＲは図１０に示すように、ネットワーク層に加えてデータリンク層を用いてパケットデータを高速転送する技術であり、ＣＰＵ（ソフトウェア）によるパケット転送を必要としない高速、高性能ルータである。
【０００５】
図１１（ａ），１１（ｂ）はこのようなＣＳＲの２つのセル転送方式について説明するための図である。
【０００６】
図１１（ａ）において、ホップバイホップ転送時には、隣接中継装置３３からのＩＰパケットはＣＳＲ中継装置３１のＡＴＭスイッチ３１Ｂを介してＩＰプロセシング部３１Ａに送られてＣＰＵによりソフトウェア処理が行われて次の隣接中継装置３３′へと転送される。このとき、隣接中継装置３３とＣＳＲ中継装置３１間には仮想コネクションＶＣ−１が、ＣＳＲ中継装置３１と隣接中継装置３３′間には仮想コネクションＶＣ−２が張られる。３２はＣＳＲにおいて通常用いられるＦＡＮＰと呼ばれる通信プロトコルであり、データリンク層（ＡＴＭ−ＳＷ）においてダイレクトにパケットを転送させるためのパスの確立／解除を行なうためのプロトコルである。
【０００７】
つまり、ＩＰプロセシング部３１Ａによるパケット転送から、ＦＴＰなどのセッションを確立してＡＴＭスイッチ３１Ｂによるカットスルー転送を行なう場合には、図１１（ｂ）に示すように、ＡＴＭパスを確立してＡＴＭレイヤ処理に切り換えるカットスルーパスを確立する。このときの転送処理はＡＴＭスイッチ３１Ｂにて行ない、ＩＰプロセシング部３１Ａはパケット転送処理を行なわない。３８はカットスルー転送時にＣＳＲ中継装置３１と隣接中継装置３３′との間に張られる仮想コネクションＶＣ−３である。
【０００８】
ところで、上記したＣＳＲのカットスルー方式は大きくわけて２つの方式に分けられる。１つはトポロジードリブンと呼ばれる方式で同じサブネット宛、つまりエンド・エンドのＣＳＲにＡＴＭカットスルーパスをはり、データ量の多いパケットの高速転送を連続的に長時間行なう方式である。そうでない場合には通常のルータと同様にしてホップバイホップ転送を行なう。もう一つの方式はフロードリブン方式で、隣接するＣＳＲ（リンク・リンクのＣＳＲ）で上記高速転送を行なう方式である。
【０００９】
上記したフロードリブン方式は、個々の通信（フロー）ごとにカットスルー処理を実施する場合に用いられ、ネットワークの構成変化に柔軟に対応できる、フローごとのきめこまかい品質が要求されるルートやパケット転送が少ないルートに適する、といった特徴がある。一方、トポロジードリブン方式は、同一の相手先ごとに一括してカットスルーを実施する場合に用いられ、大規模ネットワークのバックボーンに適している、大量のパケット転送が見込まれるルートに適している、といった特徴がある。
【００１０】
図１２は従来のＣＳＲ中継装置の概略構成を示す図であり、ＡＴＭスイッチ４２の後段にはＩＰプロセシングとのリンク４４を介してＩＰプロセシング部４１が配置されている。ＡＴＭ  ＵＮＩ（User  Network  Interface）シグナリング処理を行なう場合にはシグナリングセルはシグナリングセル経路４６を介してセル／データユニット組立部（ＳＡＲ： Segmentation  and  Reassembly）４３に供給されてデータユニットに再組み立てられる。このデータユニットはシグナリングデータユニット経路４９を介してＣＰＵを含むソフトウェア処理部４５でＵＮＩシグナリングのための処理が行われる。また、この逆も行なわれる。
【００１１】
また、ＩＰフォワーディングにおいてホップバイホップ転送を行なうときには、ＡＴＭセルはシグナリング以外のセル経路４７を介してセル／データユニット組立部（ＳＡＲ）４３に供給されてデータユニットに再組み立てられる。このデータユニットはシグナリング以外のデータユニット経路４８を介してソフトウェア処理部４５に供給されてパケット転送のための処理を行なう。このような処理の後、再びセル／データユニット組立部４３に転送されてセルに組み立てられた後にＡＴＭスイッチ４２に戻されて次の宛先に転送される。
【００１２】
なお、セル経路４６と４７とは物理的に同一のリンク内を通り、データユニット経路４８と４９とは物理的に同一のソケットである。
【００１３】
【発明が解決しようとする課題】
上記したＣＳＲ方式では、ＰＶＣ(Permanent  Virtual  Connection)とＳＶＣ(Switched  Virtual  Connection )の両方のコネクションにおいて、ＡＴＭ  ＵＮＩシグナリング処理をサポートしており、既存のＡＴＭ網との接続が可能であるが、特に、ＳＶＣをサポートする場合にはシグナリングトラフィック量の増大を回避することと、ＳＶＣ制御のための高速なシグナリング性能が要求される。１本の物理リンクでこの２つのトラフィックを処理そして転送処理しないといけない。
【００１４】
しかしながら、上記した従来のＡＴＭ中継装置はこれらの要件を満たすことができなかった。また、従来のＡＴＭ中継装置では、ＣＳＲ方式でカットスルー転送を行なわないトラフィック、すなわち、ホップバイホップ転送されるパケットの転送能力をソフトウェア（ＣＰＵによる処理）による処理としているため、処理能力はかなり落ちる。
【００１５】
本発明はこのような課題に着目してなされたものであり、その目的とするところは、特にＳＶＣをサポートする場合におけるシグナリングトラフィック量の増大を回避しつつ、ＳＶＣ制御のための高速なシグナリング性能を得ることができ、かつ、ホップバイホップ転送時のパケットの転送能力を向上させることができるＡＴＭ中継装置及びルータ装置を提供することにある。
【００１６】
また、本発明は、ＣＳＲ方式によるネットワークパケット中継装置において、特に自局宛パケット、非ＩＰパケット処理において、ホップバイホップ転送時のパケットの転送能力を大幅に向上させることができるＡＴＭ中継装置を提供することにある。
【００１７】
さらに、本発明は、上記自局宛パケットや宛先不明ＩＰパケット処理において、必要以上にＴＴＬ減算を行わずに自局宛のパケットを確実に受け取ることができ、ネットワークノードに置き換えた場合のパケットの転送距離を向上させることができるＡＴＭ中継装置を提供することにある。
【００１８】
【課題を解決するための手段】
上記の目的を達成するために、第１の発明は、ＡＴＭスイッチを用いたネットワーク層のパケット転送機能を具備したＡＴＭ中継装置において、ＡＴＭスイッチに関連して設けられ、第１のリンクを介して前記ＡＴＭスイッチからシグナリングパケットを受信してシグナリング処理を行なうシグナリング処理手段と、このシグナリング処理手段とは別個に設けられ、前記第１のリンクとは物理的に異なる第２のリンクを介してＩＰパケットを受信して、ＩＰパケット転送処理を所定のメモリを用いてハードウェアにて行なうフォワーディング処理手段とを具備する。
【００１９】
また、第２の発明は、第１の発明において、少なくとも自局宛のパケットおよび前記フォワーディング処理手段によってＩＰパケット転送処理が不可能なＩＰパケットを、前記第１及び第２のリンクとは物理的に異なる第３のリンクを介して受けてＣＰＵ処理を行なうＣＰＵ処理手段をさらに具備する。
【００２０】
また、第３の発明は、第２の発明において、前記シグナリング処理用の第２のリンクと前記ＣＰＵ処理用の第３のリンクとは物理的に同一のリンクである。
【００２１】
また、第４の発明は、第２または第３の発明において、前記ＡＴＭ中継装置内における、少なくとも自局宛のパケットおよび前記フォワーディング処理手段によってＩＰパケット転送処理が不可能なＩＰパケットの存在可能時間を調整する調整手段を具備する。
【００２２】
また、第５の発明は、ＡＴＭスイッチに関連して設けられ、ネットワーク層におけるＩＰパケット転送機能を具備したルータ装置において、第１のリンクを介して前記ＡＴＭスイッチからシグナリングパケットを受信してシグナリング処理を行なうシグナリング処理手段と、このシグナリング処理手段とは別個に設けられ、前記第１のリンクとは物理的に異なる第２のリンクを介してＩＰパケットを受信して、ＩＰパケット転送処理を所定のメモリを用いてハードウェアにて行なうフォワーディング処理手段とを具備する。
【００２３】
【発明の実施の形態】
以下に図面を参照して本発明の一実施形態を詳細に説明する。
【００２４】
図１は本発明の第１実施形態に係るＡＴＭ中継装置が適用されるＣＳＲ中継装置の概略構成を示す図である。本実施形態の構成では、ＡＴＭスイッチ４２はシグナリング用のＩＰプロセシングとのリンク６３を介してＩＰプロセシング部６１に接続されるとともに、シグナリング用のＩＰプロセシングとのリンク６３とは物理的に異なるフォワーディング用のＩＰプロセシングとのリンク４４を介してＩＰプロセシング部６１に接続されている。すなわち、フォワーディング処理（ここではホップバイホップ転送）を行なうパスとシグナリング処理を行なうパスとは物理的に異なっている。
【００２５】
より詳細には、ＡＴＭスイッチ４２はシグナリングセル経路４６を介してシグナリング用のセル／データユニット組立部（以下シグナリング用ＳＡＲと呼ぶ）６２に接続され、このシグナリング用ＳＡＲ６２はシグナリングデータユニット経路９６を介してＣＰＵを含むソフトウェア処理部５２に接続されている。上記したシグナリングセル経路４６、シグナリング用ＳＡＲ６２、シグナリングデータユニット経路９６、ソフトウェア処理部５２はシグナリング処理手段を構成する。
【００２６】
また、ＡＴＭスイッチ４２は上記したシグナリング処理のための経路とは物理的に異なる他のセル経路４７を介してシグナリング用ＳＡＲ６２とは別個に設けられたセル／データユニット組立部（ホップバイホップ転送用ＳＡＲと呼ぶ）４３に接続されている。このホップバイホップ転送用ＳＡＲ４３はデータユニット経路９７を介してＩＰフォワーディング処理部５４に接続されている。上記したセル経路４７、ホップバイホップ転送用ＳＡＲ４３、データユニット経路９７、ＩＰフォワーディング処理部５４はフォワーディング処理手段を構成する。
【００２７】
ここで、本実施形態では、フォワーディング処理としてのホップバイホップ転送能力を向上させる手段としてＩＰレイヤ、ＴＣＰ／ＵＤＰレイヤのへッダ・アドレスをハードウェアにて検出し、連想メモリとハードウェアキャッシュ検索を併用したＩＰパケットのフォワーディングテーブルを用いてＣＰＵによるソフトウェア処理を行なわずに高速にパケットのフォワーディング処理を行なう。このようなフォワーディング処理については本出願人による特願平９−２５２１６１号明細書に記載されている。
【００２８】
以下に図１に示すＣＳＲ中継装置の作用を説明する。図１のＡＴＭスイッチ４２に入力されたセルはその種類に応じてそれぞれ専用のリンクを介してＩＰプロセシング部６１に入力される。すなわち、シグナリングセルであった場合にはシグナリング用ＳＡＲ６２へ転送され、それ以外のセルはホップバイホップ転送用ＳＡＲ４３に転送されて、それぞれのＳＡＲによりデータユニットに再組み立てられる。
【００２９】
シグナリング用ＳＡＲ６２で再組み立てられたデータユニットはＩＰフォワーディング処理部５４に取り込まれることなくソフトウェア処理部５２に直接転送されてＣＰＵによるソフトウェア処理が行われる。
【００３０】
一方、ホップバイホップ転送用ＳＡＲ４３で再組み立てられたデータユニットはＩＰフォワーディング処理部５４に転送されてホップバイホップ転送処理が行なわれる。すなわち、連想メモリのテーブルに登録されているＩＰアドレスに一致するか否かを判断し、一致した場合にはそのアドレス情報に従い、次の中継装置に送られるべきアドレス情報を付け替えた後、ホップバイホップ転送用ＳＡＲ４３で再びセルに組み立てて、ＡＴＭスイッチ４２に送り出される。
【００３１】
ここで、連想メモリのテーブルの書き換えおよび管理はＣＰＵによるソフトウェア処理で行われるものとする。
【００３２】
上記したように、本実施形態ではシグナリングセルとそれ以外のセルとで物理的に異なるリンクで転送して別個にそれぞれの処理を行なうようにしたので、特にＳＶＣをサポートする場合におけるシグナリングトラフィック量の増大を回避しつつ、ＳＶＣ制御のための高速なシグナリング性能を得ることができる。また、ホップバイホップ転送処理については、ソフトウェア処理部５２のＣＰＵに転送して処理を行なうのではなく、ＩＰフォワーディング処理部５４においてハードウェア処理により行なうようにしたのでホップバイホップ転送時のパケットの転送能力を大幅に向上させることができる。
【００３３】
図２は上記した実施形態の変形例を示す図である。この変形例では複数のＩＰプロセシング部６１−１、６１−２、６１−３がＡＴＭスイッチ４２に接続されている。各ＩＰプロセシング部６１−１、６１−２、６１−３は図１に示す構成を有するものとする。このような構成によれば、図１に示すような本実施形態の構成を複数有するので、上記した効果を相乗的に得ることができる。
【００３４】
上記した第１実施形態によれば、ＣＳＲ方式によるネットワークパケット中継装置において、特にＳＶＣをサポートする場合において、シグナリング性能を得ることができ、かつ、ホップバイホップ転送時のパケットの転送能力を大幅に向上させることができる。
【００３５】
以下に本発明の第２実施形態を説明する。第１実施形態で説明したＣＳＲ中継装置では、ＣＳＲ本来の能力を妨げていたホップバイホップの転送能力を向上させるため、ＩＰフォワーディング処理部５４をハードウェア化しているが、このＩＰフォワーディング処理部５４は、プロトコルを含む自局宛ＩＰパケットおよびホップバイホップ転送処理の方法が不明なパケットを判別し、ソフトウェア処理部５２にパケットを受け渡す処理、また、ソフトウェア処理部５２からは、自局発ＩＰパケットおよび上記処理不明であったパケットまたはこのパケットを処理したために発生した、パケットを受け取る処理をしなければならない。
【００３６】
さらに、ＩＰフォワーディング処理部５４に宛先アドレスがエントリされていない場合、ＩＰフォワーディング処理部５４のアドレスエントリが更新される。特に、上記処理不明であったパケットの中には、ＩＰフォワーディング処理部５４にその転送先アドレスがエントリされていないものもあり、対応するパケットを送出する際、ＩＰフォワーディング処理部５４のアドレスエントリの更新を実施することが必要となる場合が増大する。
【００３７】
このような処理は、ＩＰフォワーディング処理部５４本来のホップバイホップの転送能力向上を妨げるとともに、ＩＰフォワーディング処理部５４の構造が複雑になる。
【００３８】
そこで第２実施形態では、ホップバイホップの転送能力をさらに向上させることによるＣＳＲ本来の能力を向上させることができ、かつ、装置の構造を簡略化することができるＡＴＭ中継装置を提供することを意図している。
【００３９】
以下に図面を参照して本発明の第２実施形態を詳細に説明する。図３は本発明の第２実施形態に係るＡＴＭ中継装置が適用されるＣＳＲ中継装置の概略構成を示す図である。本実施形態の構成では、ＡＴＭスイッチ１４２はシグナリング用のＩＰプロセシングとのリンク１６３を介してＩＰプロセシング部１００に接続されるとともに、シグナリング用のＩＰプロセシングとのリンク１６３とは物理的に異なるホップバイホップ転送用のＩＰプロセシングとのリンク１０６を介してＩＰプロセシング部１００に接続されている。
【００４０】
さらに、シグナリングおよびフォワーディング用のＩＰプロセシングとのリンク１６３および１０６とは物理的に異なるソフトウェア処理（ＣＰＵ処理）用のＩＰプロセシングとのリンク１０３を介してＩＰプロセシング部１００に接続されている。このように、フォワーディング処理（ここではホップバイホップ転送）を行なうパスとシグナリング処理を行なうパスとソフトウェア処理を行なうパスとは物理的に異なっている。
【００４１】
より詳細には、ＡＴＭスイッチ１４２はシグナリングセル経路１４６を介してシグナリング用のセル／データユニット組立部（以下シグナリング用ＳＡＲと呼ぶ）１６２に接続され、このシグナリング用ＳＡＲ１６２はシグナリングデータユニット経路２４６を介してＣＰＵを含むソフトウェア処理部１５２に接続されている。上記したシグナリングセル経路１４６、シグナリング用ＳＡＲ１６２、シグナリングデータユニット経路２４６、ソフトウェア処理部１５２はシグナリング処理手段を構成する。
【００４２】
一方、ＡＴＭスイッチ１４２は上記したシグナリング処理のための経路とは物理的に異なる他のセル経路（ホップバイホップセル経路）１０５を介してシグナリング用ＳＡＲ１６２とは別個に設けられたセル／データユニット組立部（ホップバイホップ転送用ＳＡＲと呼ぶ）１０７に接続されている。このホップバイホップ転送用ＳＡＲ１０７はホップバイホップデータユニット経路２０５を介してＩＰフォワーディング処理部２５４に接続されている。上記したセル経路１０５、ホップバイホップ転送用ＳＡＲ１０７、ホップバイホップデータユニット経路２０５、ＩＰフォワーディング処理部２５４はフォワーディング処理手段を構成する。
【００４３】
また、ＡＴＭスイッチ１４２は上記したシグナリングセル経路１４６及びホップバイホップセル経路１０５とは物理的に異なるＣＰＵ処理セル経路１０４を介してＣＰＵ処理用のセル／データユニット組立部１０２に接続されている。このＣＰＵ処理用のセル／データユニット組立部１０２はＣＰＵ処理データユニット経路２０１を介してＣＰＵを含むソフトウェア処理部１５２に接続されている。
【００４４】
ここで、本実施形態では、フォワーディング処理としてのホップバイホップ転送能力を向上させる手段としてＩＰレイヤ、ＴＣＰ／ＵＤＰレイヤのヘッダ・アドレスをハードウェアにて検出し、連想メモリとハードウェアキャッシュ検索を併用したＩＰパケットのフォワーディングテーブルを用いてＣＰＵによるソフトウェア処理を行なわずに高速にパケットのフォワーディング処理を行なうようにしてもよい。このようなフォワーディング処理については特願平９−２５２１６１号明細書に記載されている。
【００４５】
以下に図３に示すＣＳＲ中継装置の作用を説明する。図３のＡＴＭスイッチ１４２に入力されたセルはその種類に応じてそれぞれ専用のリンクを介してＩＰプロセシング部１００に入力される。すなわち、シグナリングセルであった場合にはシグナリング用ＳＡＲ１６２へ転送され、それ以外のセルはホップバイホップ転送用ＳＡＲ１０７に転送されて、それぞれのＳＡＲによりデータユニットに再組み立てられる。
【００４６】
シグナリング用ＳＡＲ１６２で再組み立てられたデータユニットはＩＰフォワーディング処理部２５４に取り込まれることなくソフトウェア処理部１５２に直接転送されてＣＰＵによるソフトウェア処理が行われる。
【００４７】
一方、ホップバイホップ転送用ＳＡＲ１０７で再組み立てられたデータユニットはＩＰフォワーディング処理部２５４に転送されてホップバイホップ転送処理が行なわれる。すなわち、連想メモリのテーブルに登録されているＩＰアドレスに一致するか否かを判断し、一致した場合にはそのアドレス情報に従い、次の中継装置に送られるべきアドレス情報を付け替えた後、ホップバイホップ転送用ＳＡＲ１０７で再びセルに組み立てて、ＡＴＭスイッチ１４２に送り出される。
【００４８】
ここで、連想メモリのテーブルの書換および管理はＣＰＵによるソフトウェア処理で行われるものとする。
【００４９】
また、アドレス情報、つまり具体的にはＶＣ情報、が登録されているＶＣテーブルメモリを有し、パケットのＩＰアドレスが一致した連想メモリの領域に、対応するＶＣ情報が格納されたＶＣテーブルメモリのアドレスが格納されている。ここでは、自局宛てのＩＰアドレスとソフトウェア処理部１５２へ転送されるべく仮想コネクションＶＣ−１１を対応づけておく。さらに、ホップバイホップ転送処理の方法が不明なデータユニットは非ＩＰパケットとして、同様にソフトウェア処理部１５２に転送されるべく仮想コネクションＶＣ−１１を対応づけておく。仮想コネクションＶＣ−１１は複数の仮想コネクションに分割されてもよい。
【００５０】
ＩＰフォワーディング処理部２５４に、ＦＡＮＰプロトコルデータ等の自局宛のＩＰパケットが届くと、パケットはそのＩＰアドレスから仮想コネクションＶＣ−１１に対応するアドレス情報が付与された後、ホップバイホップ転送用ＳＡＲ１０７で再びセルに組み立てられ、ＡＴＭスイッチ１４２に再び送り出される。ＡＴＭスイッチ１４２は、仮想コネクションＶＣ−１１からソフトウェア処理部１５２へ転送されるべきものと判断し、このセルをＣＰＵ処理セル経路１０４を経由して、ＣＰＵ処理用ＳＡＲ１０２に転送し、ＣＰＵ処理用ＳＡＲ１０２ではセルをデータユニットに組み立て、組み立てられたＩＰパケットはＣＰＵによるソフトウェア処理部１５２に受け渡される。
【００５１】
さらに、ＩＰフォワーディング処理部２５４に、ホップバイホップ転送処理の方法が不明なＩＰパケットや非ＩＰパケットのデータユニットが届くと、非ＩＰパケットとして仮想コネクションＶＣ−１１に対応するアドレス情報を付与された後、ホップバイホップ転送用ＳＡＲ１０７で再びセルに組み立てられ、ＡＴＭスイッチ１４２に再び送り出される。
【００５２】
ＡＴＭスイッチ１４２は、仮想コネクションＶＣ−１１からソフトウェア処理部１５２へ転送されるべきものと判断し、このセルをＣＰＵ処理セル経路１０４を経由して、ＣＰＵ処理用ＳＡＲ１０２に転送し、ＣＰＵ処理用ＳＡＲ１０２ではセルをデータユニットに組み立て、組み立てられたデータユニットはＣＰＵによるソフトウェア処理部１５２に受け渡される。
【００５３】
一方、ソフトウェア処理部１５２からの自局発のＩＰパケットは、ソフトウェア処理部１５２で宛先ＩＰアドレスが付与され、ＩＰフォワーディング部２５４のホップバイホップ転送機能によりＩＰパケットを転送するべくＣＰＵ処理用ＳＡＲ１０２で仮想コネクションＶＣ−１１に対応するアドレス情報が付与され、ＡＴＭスイッチ１４２およびセル経路１０５、ＳＡＲ１０７を経由してＩＰフォワーディング処理部２５４へ届けられ、ホップバイホップ転送処理される。
【００５４】
さらに、ＩＰフォワーディング処理部２５４でホップバイホップ転送処理の方法が不明であった非ＩＰパケットのデータユニットは、ＩＰフォワーディング処理部２５４へ転送されることがなく宛先に転送するべく仮想コネクションＶＣ−１０に対応するアドレス情報が付与されて送り出される。
【００５５】
上記したように、本実施形態ではＩＰフォワーディング処理部２５４とソフトウェア処理部１５２とのデータ転送を物理的に分離し、ＩＰフォワーディング処理部２５４の負荷を軽減するようにしたので、ホップバイホップ転送時のパケットの転送能力を向上させ、かつ、ＩＰフォワーディング処理部２５４の構成を簡略化することができる。また、従来の技術がそのまま利用できるため、ＩＰフォワーディング処理部２５４以外の各機能においてもその構成が簡略化できる。
【００５６】
図４は上記した実施形態の変形例を示す図である。この変形例ではシグナリング処理用のリンクとＣＰＵ処理用のリンクがリンク１１１を介してＩＰプロセシング部１００に接続されている。すなわち、ＩＰプロセシング部１００とは物理的に同一のリンクを介して接続されている。このような構成によれば、図３の構成をさらに簡略化できるので、シグナリング処理が少ない通信形態においては上記した効果を相乗的に得ることができる。
【００５７】
上記した第２実施形態によれば、ＣＳＲ方式によるネットワークパケット中継装置において、特に自局宛パケット、非ＩＰパケット処理において、ホップバイホップ転送時のパケットの転送能力を大幅に向上させることができる。
【００５８】
以下に本発明の第３実施形態を説明する。上記した実施形態のＡＴＭ中継装置では、ＩＰフォワーディング処理部２５４を通過するＩＰパケットは、ＩＰフォワーディング処理部２５４を通過する度に実際の処理時間以上にＴＴＬ（Ｔｉｍｅ  Ｔｏ  Ｌｉｖｅ）の減算が実施されてしまい、自局宛パケットが一度ＩＰプロセシング部１００に到達しているにも関わらずＴＴＬ値が減算された結果ソフトウェア処理部１５２に到達しないという不具合がある。また、宛先の不明なＩＰパケットにおいてはＩＰフォワーディング処理部２５４で２回、およびソフトウェア処理部１５２で１回、の少なくとも３回ＴＴＬ値減算が実施されてしまうことにより、ネットワークノードに置き換えた場合の転送距離が短くなったり、ＡＴＭ中継装置内でパケットが廃棄されてしまうという不具合がある。以下にこのような不具合についてさらに説明する。
【００５９】
図５はパケットの流れによるＴＴＬ減算の例を示す。自局宛ＩＰパケットがＩＰパケットの転送経路３０２を転送されるとき、まずＩＰフォワーディング処理部２５４で１回目のＴＴＬ減算が行われる。ここでＩＰフォワーディング処理部２５４での減算値が１、あるいは不図示のＩＰパケットが持っていたＴＴＬ値ａが１の場合には、減算後のＴＴＬ値が０となってしまうのでソフトウェア処理部１５２へＩＰパケットを転送できなくなる。
【００６０】
一方、宛先不明のＩＰパケットについては、ＩＰフォワーディング処理部２５４で１回目、ソフトウェア処理部１５２で２回目および宛先解決後の転送時にＩＰフォワーディング処理部２５４で３回目のＴＴＬ減算が実施される。
【００６１】
ここでＩＰフォワーディング処理部２５４での減算値が１、ソフトウェア処理部１５２での減算値が１の場合、減算後のＴＴＬ値は図示の通りａ−３となる。
【００６２】
ここでＩＰフォワーディング処理部２５４はハードウェアで構成されており、一般に知られているＴＴＬ減算の単位時間より十分短く実現できる。また、ＡＴＭ中継装置全ての処理時間を合わせても単位時間に満たない場合もあり、この場合ＡＴＭ中継装置全体でのＴＴＬ減算値は１にすることができるが、上記に説明した通り、上記した実施形態のＡＴＭ中継装置では減算値が増えてしまう。
【００６３】
そこで、第３実施形態では、必要以上にＴＴＬ減算を行わず、自局宛のパケットを確実に受け取ること、およびネットワークノードに置き換えた場合のパケットの転送距離を向上させるＡＴＭ中継装置を提供することを目的とする。この目的を達成するために、ＡＴＭ中継装置のＩＰフォワーディング処理手段および第３のリンクを介したソフトウェア処理手段に特定のＩＰパケットについてＴＴＬ減算を調整する手段を設けるようにする。以下、第３実施形態について詳細に説明する。
【００６４】
図６は第３実施形態のＡＴＭ中継装置の構成例とＩＰパケットの転送経路およびＴＴＬ減算の例を、図７はＩＰフォワーディング処理部２５４に適用されるＴＴＬ演算処理のフローチャート（ステップＳ４０１〜Ｓ４０５）の例を、図８はソフトウェア処理部１５２に適用されるＴＴＬ演算処理のフローチャート（ステップＳ５０１〜Ｓ５０４）の例を示す図である。
【００６５】
第３実施形態では、ＡＴＭスイッチ１４２は、ＩＰプロセシング部１００とのリンク１１１を介してＩＰプロセシング部１００に接続されるとともに、ＩＰプロセシング部１００とのリンク１１１とは物理的に異なるリンク１０６を介してＩＰプロセシング部１００に接続されている。
【００６６】
すなわち、フォワーディング処理（ここではホップバイホップ転送）を行うパスとシグナリング処理およびソフトウェア処理を行うパスとは物理的に異なっている。
【００６７】
より詳細には、ＡＴＭスイッチ１４２はシグナリングセル経路１４６を介してＳＡＲ１０９に接続され、ＳＡＲ１０９はシグナリングデータユニット経路２４６を介してＣＰＵを含むソフトウェア処理部１５２に接続されている。上記したシグナリングセル経路２４６、ＳＡＲ１０９、ソフトウェア処理部１５２はシグナリング処理手段を構成する。
【００６８】
一方、ＡＴＭスイッチ１４２は上記したシグナリング処理のための経路とは物理的に異なる他のセル経路１０５を介してＳＡＲ１０９とは個別に設けられたＳＡＲ１０７に接続されている。このＳＡＲ１０７はデータユニット経路２０５を介してＩＰフォワーディング処理部２５４に接続されている。上記したセル経路１０５、ＳＡＲ１０７、ＩＰフォワーディング処理部２５４はフォワーディング処理手段を構成する。
【００６９】
さらに、ＡＴＭスイッチ１４２は上記したシグナリングおよびフォワーディング処理のための経路とは異なる他のセル経路１０４を介してＳＡＲ１０９に接続されている。このＳＡＲ１０９はデータユニット経路２０１を介してＣＰＵを含むソフトウェア処理部１５２に接続されている。上記したセル経路１０４、ＳＡＲ１０９、ソフトウェア処理部１５２はパケットのＣＰＵ処理手段を構成する。
【００７０】
上記した構成において、ＩＰフォワーディング処理部２５４は、受信したＩＰパケットの宛先に基づいて自局宛かどうかの判断（ステップＳ４０２ )、あるいは、宛先不明かどうかの判断（ステップＳ４０３）を行なって、ＴＴＬ減算を実施するか否かの判別をしてＴＴＬ減算処理（ステップＳ４０４）を行う。また、ソフトウェア処理部１５２はパケットをＩＰフォワーディング処理部２５４へ再び送出する。ＩＰパケットのＴＴＬ値をＩＰフォワーディング処理部２５４で減算される数値分加算する。
【００７１】
ここで、本実施形態においても、第２実施形態で述べた特願平９−２５２１６１号明細書に記載のハードウェア処理によるフォワーディング処理を行なうようにしてもよい。
【００７２】
以下に図６に示すＡＴＭ中継装置の作用を説明する。ＡＴＭスイッチ１４２に外部から入力されたセルはその種類に応じてそれぞれ専用のリンクを介してＩＰプロセシング部１００に入力される。すなわち、シグナリングセルであった場合にはＳＡＲ１０９へ転送され、それ以外のセルはＳＡＲ１０７に転送されて、それぞれのＳＡＲによりデータユニットに再組み立てられる。
【００７３】
ＳＡＲ１０９で再組み立てられたデータユニットはＩＰフォワーディング処理部２５４に取り込まれることなくソフトウェア処理部１５２に直接転送されてＣＰＵによるソフトウェア処理が行われる。
【００７４】
一方、ＳＡＲ１０７で再組み立てられたデータユニットはＩＰフォワーディング処理部２５４に転送されてＴＴＬ演算を含むホップバイホップ転送処理が行われる。すなわち、連想メモリのテーブルに登録されているＩＰアドレスに一致するか否かを判断し、一致した場合にはそのアドレス情報に従い、ＴＴＬ演算を実施するとともに次の中継装置に送られるべきアドレス情報を付け替えた後、ホップバイポップ転送用ＳＡＲ１０７で再びセルに組み立てて、ＡＴＭスイッチ１４２に送り出される。
【００７５】
ここで、連想メモリのテーブルの書き換えおよび管理はＣＰＵによるソフトウェア処理で行われるものとする。また、アドレス情報、つまり具体的には仮想コネクション（ＶＣ）情報が登録されているＶＣテーブルメモリを有し、パケットのＩＰアドレスが一致した連想メモリの領域に、対応するＶＣ情報が格納されたＶＣテーブルメモリのアドレスが格納されている。
【００７６】
ここでは、自局のＩＰアドレスとＣＰＵ処理部へ転送されるべく仮想コネクションとしてＶＣ＝ＶＣ１を対応づけておく。さらに、ホップバイホップ転送処理の方法が不明なデータユニットは不明ＩＰパケットとして、同様にＶＣ＝ＶＣ１を対応づけておく。ＶＣは複数の仮想コネクションに分割されてもよい。
【００７７】
ＩＰフォワーディング処理部２５４に、ＦＡＮＰプロトコルデータ等の自局宛のＩＰパケットが届くと、ＩＰフォワーディング処理部２５４はＴＴＬ減算を実施しない。この場合、パケットはそのＩＰアドレスからＶＣ＝ＶＣ１に対応するアドレス情報を付与された後、ＳＡＲ１０７で再びセルに組み立てられ、ＡＴＭスイッチ１４２に再び送り出される。
【００７８】
ＡＴＭスイッチ１４２は、ＶＣ＝ＶＣ１から判断し、このセルをＣＰＵ処理セル経路１０４を経由してＳＡＲ１０９に転送し、ＳＡＲ１０９ではセルをデータユニットに組み立て、組み立てられたＩＰパケットはＣＰＵによるソフトウェア処理部１５２にＴＴＬエラー無しに受け渡される。
【００７９】
さらに、ＩＰフォワーディング処理部２５４に、ホップバイホップ転送処理の方法が不明なＩＰパケットのデータユニットが届いた場合にはＴＴＬ減算を実施せず、不明ＩＰパケットとしてＶＣ＝ＶＣ１に対応するアドレス情報を付与された後、ホップバイホップ転送用ＳＡＲ１０７で再びセルに組み立てられ、ＡＴＭスイッチ１４２に再び送り出される。
【００８０】
ＡＴＭスイッチ１４２は、ＶＣ＝ＶＣ１の値に基づきこのセルをＣＰＵ処理セル経路１５２を経由してＳＡＲ１０９に転送し、ＳＡＲ１０９ではセルをデータユニットに組み立て、組み立てられたデータユニットはＣＰＵによるソフトウェア処理部１５２に受け渡される。
【００８１】
ソフトウェア処理部１５２ではＩＰパケットの宛先解析を実施する。ここで自局宛ＩＰパケットおよび次の転送先が不明なＩＰパケットについては以降の転送処理を行わず、それ以外のパケットについてはソフトウェア処理部１５２での処理時間分のＴＴＬ値を減算（図８のステップＳ５０２）するとともに、ＩＰフォワーディング処理部２５４で減算されるＴＴＬ値を１加算（ステップＳ５０３）する。ここで１加算を行なうのは、ＩＰフォワーディング処理部２５４で１減算されてしまうからである。
【００８２】
このＩＰパケットの宛先情報がＩＰフォワーディング処理部１５４に登録された後、ＴＴＬ演算を実施されたパケットは再びＡＴＭスイッチ１４２経由でＩＰフォワーディング処理部２５４に転送される。
【００８３】
ここで、例として図７ではＴＴＬ演算の減算値を１、図８ではＴＴＬ演算の加算値を１、さらにソフトウェア処理部１５２のＴＴＬ減算値を１とすると、図６において、ＩＰフォワーディング処理部２５４において、転送先の不明なＩＰパケットが外部からＩＰパケットの転送路３０２に転送される場合、まずＩＰフォワーディング処理部２５４でのＴＴＬ減算は実施されず、ソフトウェア処理部１５２において元のＴＴＬ値を１つ減算及び１つ加算する。
【００８４】
さらに、ＩＰフォワーディング処理部２５４では一連の処理で宛先が新規に登録されるために、ＴＴＬ値を１つ減算する処理が実施される。つまり、ＩＰパケットが本実施形態のＡＴＭ中継装置に入力されてから送出されるまでのＴＴＬ値は１つだけ減算されることになる。
【００８５】
上記した第３実施形態によれば、ＡＴＭ中継方式によるネットワークパケット中継装置において、特に自局宛パケット、宛先不明ＩＰパケット処理において、ホップバイホップ転送時のパケットの中継装置内でのパケット消去およびネットワーク内転送距離の減少を防ぐ効果が期待できる。すなわち、必要以上にＴＴＬ減算を行わず、自局宛のパケットを確実に受け取ることができ、さらには、ネットワークノードに置き換えた場合のパケットの転送距離を向上させることができる。
【００８６】
【発明の効果】
請求項１または請求項５に記載の発明によれば、特にＳＶＣをサポートする場合におけるシグナリングトラフィック量の増大を回避しつつ、ＳＶＣ制御のための高速なシグナリング性能を得ることができ、かつ、ホップバイホップ転送時のパケットの転送能力を向上させることができるようになる。
【００８７】
また、請求項２に記載の発明によれば、ＣＳＲ方式によるネットワークパケット中継装置において、特に自局宛パケット、非ＩＰパケット処理において、ホップバイホップ転送時のパケットの転送能力を大幅に向上させることができるようになる。
【００８８】
また、請求項３に記載の発明によれば、請求項２に記載の効果に加えて、構成をさらに簡略化できる。
【００８９】
また、請求項４に記載の発明によれば、必要以上にＴＴＬ減算を行わずに自局宛のパケットを確実に受け取ることができ、さらには、ネットワークノードに置き換えた場合のパケットの転送距離を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るＡＴＭ中継装置が適用されるＣＳＲ中継装置の概略構成を示す図である。
【図２】図１に示すＣＳＲ中継装置の変形例を示す図である。
【図３】本発明の第２実施形態に係るＡＴＭ中継装置が適用されるＣＳＲ中継装置の概略構成を示す図である。
【図４】図３に示すＡＴＭ中継装置の変形例を示す図である。
【図５】図４に示すＡＴＭ中継装置の概略構成によるパケットの流れとＴＴＬ演算を示す図である。
【図６】本実施形態のＩＰフォワーディング処理部に適用されるＴＴＬ演算処理のフローチャートを示す図である。
【図７】本発明のソフトウェア処理部に適用されるＴＴＬ演算処理のフローチャートを示す図である。
【図８】本実施形態のＡＴＭ中継装置の概略構成によるパケットの流れとＴＴＬ演算を示す図である。
【図９】ネットワーク層を用いたパケットデータの経路制御を説明するための図である。
【図１０】データリンク層を用いたパケットデータの高速転送を説明するための図である。
【図１１】ＣＳＲのセル転送方式について説明するための図である。
【図１２】従来のＣＳＲ中継装置の概略構成を示す図である。
【符号の説明】
４２…ＡＴＭスイッチ、
４３…セル／データユニット組立部（ホップバイホップ転送用ＳＡＲ）、
４４…ＩＰプロセシングとのリンク（ホップバイホップ転送用）、
４６…シグナリングセル経路、
４７…４６以外のセル経路、
５２…ソフトウェア処理部、
５４…ＩＰフォワーディング処理部、
６１…ＩＰプロセシング部、
６２…セル／データユニット組立部（シグナリング用ＳＡＲ）、
６３…ＩＰプロセシングとのリンク（シグナリング用）
９６…シグナリングデータユニット経路、
９７…９６以外のデータユニット経路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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