【手続補正書】
【提出日】平成20年4月14日(2008.4.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタにおいて、
半導体基板の所定深さに形成され、ソース領域及びドレーン領域のいずれか一方の側にミスアラインされたリセス領域と、
前記リセス領域をギャップ充填して前記半導体基板に所定高さに形成されたゲート電極と、
前記ゲート電極の側面に形成されたスペーサーと、を含み、
前記ソース領域及び前記ドレーン領域は、前記スペーサーが形成されていない前記半導体基板内の領域にドーパント注入して形成されていることを特徴とする、非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
【請求項２】
前記ゲート電極が形成された前記リセス領域は前記ソース領域側にミスアラインされていることを特徴とする、請求項１に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
【請求項３】
前記リセス領域の前記ドレーン領域側の上部エッジには、前記スペーサーに連結される絶縁膜パターンが形成されることを特徴とする、請求項１に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
【請求項４】
前記リセス領域の深さは、５０〜２５００Åであることを特徴とする、請求項１に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
【請求項５】
前記ゲート電極上部に形成されたハードマスクを更に含むことを特徴とする、請求項１に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
【請求項６】
リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタにおいて、
半導体基板の所定深さに形成され、ソース領域及びドレーン領域のいずれか一方の側にミスアラインされ、残り他の領域とは正アラインされたリセス領域と、
前記リセス領域をギャップ充填して前記半導体基板に所定高さに形成されたゲート電極と、
前記リセスされたゲート電極の側面に形成されたスペーサーと、を含み、
前記ソース領域及び前記ドレーン領域は、前記スペーサーが形成されていない前記半導体基板内の領域にドーパント注入して形成されていることを特徴とする、非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
【請求項７】
前記ゲート電極が形成された前記リセス領域は前記ソース領域側にミスアラインされていることを特徴とする、請求項６に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
【請求項８】
前記リセス領域の深さは、５０〜２５００Åであることを特徴とする、請求項６に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
【請求項９】
前記ゲート電極上部に形成されたハードマスクを更に含むことを特徴とする、請求項６に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
【請求項１０】
リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタを製造する方法において、
半導体基板を所定深さまでエッチングしてリセス領域を形成する段階と、
前記リセス領域をギャップ充填しながら前記半導体基板に所定高さに少なくとも１層以上の導電膜を形成する段階と、
前記導電膜をソース領域及びドレーン領域のいずれかの領域に対応する領域とミスアラインされるようにパターニングしてゲート電極を形成する段階と、
前記ゲート電極の側面にスペーサーを形成する段階と、
前記スペーサーが形成されていない前記半導体基板内の領域にドーパントを注入して前記ソース領域及び前記ドレーン領域を形成する段階と、
を含むことを特徴とする、非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項１１】
前記ゲート電極が形成された前記リセス領域は前記ソース領域側にミスアラインされることを特徴とする、請求項１０に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項１２】
前記スペーサーを形成する段階で、前記リセス領域の前記ドレーン領域側の上部エッジに前記スペーサーに連結される絶縁膜パターンを形成することを特徴とする、請求項１０に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項１３】
前記リセス領域の深さは、５０〜２５００Åであることを特徴とする、請求項１０に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項１４】
前記導電膜上部にハードマスクを形成する段階を更に含むことを特徴とする、請求項１０に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項１５】
リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタを製造する方法において、
半導体基板を所定深さまでエッチングしてリセス領域を形成する段階と、
前記リセス領域をギャップ充填しながら前記半導体基板に所定高さに少なくとも１層以上の導電膜を形成する段階と、
前記導電膜をソース領域及びドレーン領域のいずれかの領域に対応する領域とミスアラインしてもう一方の領域と正アラインされるようにパターニングしてゲート電極を形成する段階と、
前記ゲート電極の側面にスペーサーを形成する段階と、
前記スペーサーが形成されていない前記半導体基板内の領域にドーパントを注入して前記ソース領域及び前記ドレーン領域を形成する段階と、
を含むことを特徴とする、非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項１６】
前記ゲート電極が形成された前記リセス領域は前記ソース領域側にミスアラインされることを特徴とする、請求項１５に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項１７】
前記リセス領域の深さは、５０〜２５００Åであることを特徴とする、請求項１５に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項１８】
前記導電膜上部にハードマスクを形成する段階を更に含むことを特徴とする、請求項１５に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
前述の目的を達成するために、本発明の非対称リセスされたゲートを有するＭＯＳＦＥＴは、リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）において、半導体基板の所定深さに形成され、ソース領域及びドレーン領域のいずれか一方の側にミスアラインされたリセス領域と、前記リセス領域をギャップ充填して前記半導体基板に所定高さに形成されたゲート電極と、前記ゲート電極の側面に形成されたスペーサーと、を含み、前記ソース領域及び前記ドレーン領域は、前記スペーサーが形成されていない前記半導体基板内の領域にドーパント注入して形成されていることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
ここで、前記ゲート電極が形成された前記リセス領域がミスアラインされる領域は、前記ソース領域であることが好ましい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
また、前記リセス領域の前記ドレーン領域側の上部エッジには、前記スペーサーに連結される絶縁膜パターンが形成されることが好ましい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
また、前記リセス領域の深さは、５０〜２５００Åであることが好ましい。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
さらに、前記ゲート電極上部に形成されたハードマスクを更に含むことが好ましい。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
本発明の一実施形態においては、本発明の非対称リセスされたゲートを有するＭＯＳＦＥＴは、リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）において、半導体基板の所定深さに形成され、ソース領域及びドレーン領域のいずれか一方の側にミスアラインされ、残り他の領域とは正アラインされたリセス領域と、前記リセス領域をギャップ充填して前記半導体基板に所定高さに形成されたゲート電極と、前記リセスされたゲート電極の側面に形成されたスペーサーと、を含み、前記ソース領域及び前記ドレーン領域は、前記スペーサーが形成されていない前記半導体基板内の領域にドーパント注入して形成されていることを特徴とする。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
ここで、前記ゲート電極が形成された前記リセス領域がミスアラインされる領域は、前記ソース領域であることが好ましい。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
また、前記リセス領域の深さは、５０〜２５００Åであることが好ましい。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
さらに、前記ゲート電極上部に形成されたハードマスクを更に含むことが好ましい。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
また、前述の他の目的を達成するために、本発明の非対称リセスされたゲートを有するＭＯＳＦＥＴの製造方法は、リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を製造する方法において、半導体基板を所定深さまでエッチングしてリセス領域を形成する段階と、前記リセス領域をギャップ充填しながら前記半導体基板に所定高さに少なくとも１層以上の導電膜を形成する段階と、前記導電膜をソース領域及びドレーン領域のいずれかの領域に対応する領域とミスアラインされるようにパターニングしてゲート電極を形成する段階と、前記ゲート電極の側面にスペーサーを形成する段階と、前記スペーサーが形成されていない前記半導体基板内の領域にドーパントを注入して前記ソース領域及び前記ドレーン領域を形成する段階と、を含むことを特徴とする。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
ここで、前記ゲート電極が形成された前記リセス領域がミスアラインされる領域は、前記ソース領域であることが好ましい。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
また、前記スペーサーを形成する段階で、前記リセス領域の前記ドレーン領域側の上部エッジに前記スペーサーに連結される絶縁膜パターンを形成することが好ましい。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
また、前記リセス領域の深さは、５０〜２５００Åであることが好ましい。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
本発明の他の実施形態においては、本発明の非対称リセスされたゲートを有するＭＯＳＦＥＴの製造方法は、リセスされたゲートを有するＭＯＳＦＥＴを製造する方法において、半導体基板を所定深さまでエッチングしてリセス領域を形成する段階と、前記リセス領域をギャップ充填しながら前記半導体基板に所定高さに少なくとも１層以上の導電膜を形成する段階と、前記導電膜をソース領域及びドレーン領域のいずれかの領域に対応する領域とミスアラインしてもう一方の領域と正アラインされるようにパターニングしてゲート電極を形成する段階と、前記ゲート電極の側面にスペーサーを形成する段階及び前記スペーサーが形成されていない前記半導体基板内の領域にドーパントを注入して前記ソース領域及び前記ドレーン領域を形成する段階と、を含むことを特徴とする。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
ここで、前記ゲート電極が形成された前記リセス領域がミスアラインされる領域は、前記ソース領域であることが好ましい。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
また、前記リセス領域の深さは、５０〜２５００Åであることが好ましい。