(57)【特許請求の範囲】
【請求項１】
不揮発性メモリセルを行方向及び列方向に複数配列してなるメモリセルアレイ領域と、
クロック信号に従って、電源電圧に基づいて複数のキャパシタを充電させて、前記電源電圧よりも高い出力電圧を生成するチャージポンプ型昇圧回路と、
前記出力電圧に基づいて、前記メモリセルアレイ領域に配置された前記複数の不揮発性メモリセルを駆動する駆動部と、
前記出力電圧と基準電圧とを比較する比較器と、
前記比較器の出力に基づいて、前記クロック信号の周波数を連続的に可変する可変周波数発振器と、
を有し、
前記昇圧回路は、第１及び第２の昇圧回路と、複数の抵抗器を有して、前記第１の昇圧回路の出力電圧を分圧する分圧回路とを含み、
前記不揮発性メモリセルのリード時、プログラム時及びイレース時には第１の昇圧回路の出力電圧が供給され、スタンバイ時には前記第２の昇圧回路の出力電圧が供給され、
前記第２の昇圧回路の電流駆動能力が前記第１の昇圧回路の電流駆動能力よりも低く設定され、
少なくとも前記第１の昇圧回路に対応して前記比較器及び可変周波数発振器が設けられ、前記比較器は、前記分圧回路にて分圧された電圧と前記基準電圧とを比較し、かつ、前記リード時と、前記プログラム時及び前記イレース時とで、前記複数の抵抗器の少なくとも一つの抵抗値が異なるように設定されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１において、
前記可変周波数発振器は、リング状に接続された複数段の遅延回路を有し、前記複数段の遅延回路に流れる電流が、前記比較器からの出力に基づいて決定されるリングオシレータであることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１または２において、
前記複数の不揮発性メモリセルの各々は、一つのワードゲートと、二つのコントロールゲートとを有するツインメモリセルであり、
前記メモリセルアレイ領域には、前記複数のツインメモリセルに接続された、複数のコントロールゲート線及び複数のビット線とを有し、
前記駆動部は、前記複数のコントロールゲート線を駆動するコントロールゲート駆動部と、前記複数のビット線を駆動するビット線駆動部とを含み、
前記コントロールゲート駆動部及び前記ビット線駆動部は、前記昇圧回路からの出力電圧に基づいて、前記複数のコントロールゲート線及び前記複数のビット線をそれぞれ駆動することを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項３において、
前記複数のツインメモリセルの各々は、第１，第２の不揮発性メモリセルを含み、リード時及びプログラム時に前記第１，第２の不揮発性メモリセルの一方が選択セル、他方が非選択対向セルとされ、
前記昇圧回路と前記コントロールゲート駆動部との間には、前記昇圧回路からの出力電圧をそれぞれレギュレートする第１，第２のレギュレータ回路が設けられ、前記第１のレギュレータ回路は前記プログラム時の前記選択セル用のコントロール電圧を生成し、前記第２のレギュレータ回路は前記リード時及び前記プログラム時の前記非選択対向セル用のコントロール電圧を生成することを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項４において、
電源端子と前記コントロールゲート駆動部との間に、前記電源端子からの電源電圧をレギュレートする第３のレギュレート回路をさらに有し、前記第３のレギュレート回路は、前記リード時の前記選択セル用のコントロール電圧を生成することを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項５において、
前記昇圧回路と前記ビット線駆動部との間に、前記昇圧回路からの出力電圧をレギュレートする第４のレギュレート回路をさらに有し、前記第４のレギュレート回路は、前記プログラム時の前記選択セル用ビット線電圧と、前記イレース時の前記選択セル及び前記非選択対向セル用ビット線電圧とを生成することを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項６において、
前記複数のビット線にそれぞれ接続され、前記ビット線駆動部からの駆動電圧を前記複数のビット線に選択して供給する複数のビット線選択ゲートと、
前記複数のビット線選択ゲートを選択駆動するビット線選択ゲート駆動部と、
をさらに有し、
前記昇圧回路と前記ビット線選択ゲート駆動部との間には、前記昇圧回路からの前記出力電圧をレギュレートする第５のレギュレート回路をさらに有し、前記第５のレギュレート回路は、前記リード時、前記プログラム時及び前記イレース時に、前記複数のビット線選択ゲートを選択駆動する電圧を生成することを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項７において、
前記複数のビット線を複数のデータ入出力端子に選択して接続する複数の列選択ゲートと、
前記複数の列選択ゲートを選択駆動する列選択ゲート駆動部と、
をさらに有し、
前記列選択ゲート駆動部には、前記第５のレギュレート回路からの出力電圧が供給されることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、昇圧回路からの電圧に基づいて駆動される不揮発性メモリセルを備えた不揮発性半導体記憶装置に関する。
【０００２】
【背景技術】
不揮発性半導体記憶装置の一例として、チャネルとゲートとの間のゲート絶縁層が、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層体からなり、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide -Semiconductorまたは-substrate）型が知られている。
【０００３】
このＭＯＮＯＳ型不揮発性半導体記憶装置は、文献（Y.Hayashi,et al,2000 Symposium on VLSI Technology Digest of Technical Papers p.122-p.123）に開示されている。この文献には、１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリセル（ＭＯＮＯＳメモリ素子またはセルともいう）を備えたツインＭＯＮＯＳフラッシュメモリセルが開示されている。すなわち、１つのフラッシュメモリセルが、電荷のトラップサイトを２つ有している。
【０００４】
このような構造を有する複数のツインＭＯＮＯＳフラッシュメモリセルを行方向及び列方向にそれぞれ複数配列させて、メモリセルアレイ領域が構成される。
【０００５】
【発明が解決しようとする課題】
このツインＭＯＮＯＳフラッシュメモリセルを駆動するには、２本のビット線と、１本のワード線と、２本のコントロールゲート線とを要する。ただし、多数のツインメモリセルを駆動するに際して、異なるコントロールゲートであっても同じ電位に設定する場合には、これらの線を共通接続することができる。
【０００６】
この種のフラッシュメモリの動作には、データの消去、プログラム及び読み出しがある。データのプログラム及び読み出しは、通常、８ビットまたは１６ビットの選択セル（選択された不揮発性メモリセル）にて同時に実施される。
【０００７】
このような不揮発性メモリセルを駆動するには、電源電圧及びそれ以下の駆動電圧の他、電源電圧よりも高い駆動電圧を要する。電源電圧より高い駆動電圧は、チャージポンプ型昇圧回路を用いて生成できる。
【０００８】
このチャージポンプ型昇圧回路は、クロック信号に従って、電源電圧に基づいて複数のキャパシタを充電させて、電源電圧よりも高い駆動電圧を生成するものである。この昇圧回路の出力電圧は負荷側にて消費されるため電圧降下が生ずる。そこで、昇圧回路へのクロック信号の供給／停止を制御して昇圧回路の動作をＯＮ／ＯＦＦしていた。昇圧回路の出力電圧が所定値を下回ったら、昇圧回路にクロック信号を供給して、その出力電圧を上昇させてほぼ一定に維持するように制御していた。
【０００９】
この場合、昇圧回路の動作が停止したときの高い出力電圧と、昇圧回路の動作を再開させるときの低い出力電圧との電圧差（リップル）が大きく、結果として不揮発性メモリセルに供給される電圧が安定しなかった。
【００１０】
本発明の目的は、不揮発性メモリセルに供給される電圧を安定させることができる不揮発性半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明に係る不揮発性半導体装置は、
不揮発性メモリセルを行方向及び列方向に複数配列してなるメモリセルアレイ領域と、
クロック信号に従って、電源電圧に基づいて複数のキャパシタを充電させて、前記電源電圧よりも高い出力電圧を生成するチャージポンプ型昇圧回路と、
前記出力電圧に基づいて、前記メモリセルアレイ領域に配置された前記複数の不揮発性メモリセルを駆動する駆動部と、
前記出力電圧と基準電圧とを比較する比較器と、
前記比較器の出力に基づいて、前記クロック信号の周波数を可変する可変周波数発振器と、
を有することを特徴とする。
【００１２】
本発明によれば、チャージポンプ型昇圧回路へのクロック信号を供給／停止するのでなく、クロック信号の周波数が出力電圧に従って連続的に変化するので、その出力電圧に生ずるリップルを充分に小さくすることができる。
【００１３】
本発明に用いられる前記可変周波数発振器は、リング状に接続された複数段の遅延回路を有するリングオシレータにて構成することができる。この場合、複数段の遅延回路に流れる電流が、前記比較器からの出力に基づいて決定されるので、比較器の出力に基づいて各遅延回路での遅延量が決定され、出力周波数を可変できる。
【００１４】
本発明に用いられる前記複数の不揮発性メモリセルの各々は、一つのワードゲートと、二つのコントロールゲートとを有するツインメモリセルとすることができる。そして、前記メモリセルアレイ領域には、前記複数のツインメモリセルに接続された、複数のコントロールゲート線及び複数のビット線とが設けられる。この場合、前記駆動部は、前記複数のコントロールゲート線を駆動するコントロールゲート駆動部と、前記複数のビット線を駆動するビット線駆動部とを含むことができる。このコントロールゲート駆動部及びビット線駆動部は、前記昇圧回路からの出力電圧に基づいて、前記複数のコントロールゲート線及び前記複数のビット線をそれぞれ駆動することになる。
【００１５】
本発明に用いられる前記昇圧回路は第１及び第２の昇圧回路を含むことができる。この場合、リード時、プログラム時及びイレース時には第１の昇圧回路の出力電圧が供給され、スタンバイ時には前記第２の昇圧回路の出力電圧が供給される。そして、第２の昇圧回路の電流駆動能力を第１の昇圧回路の電流駆動能力よりも低く設定することができる。スタンバイ時には負荷側にて消費される電力が少ないので、電流駆動能力を低くして消費電力を低減することができる。
【００１６】
本発明では、複数の抵抗器を有して、前記第１の昇圧回路の出力電圧を分圧する分圧回路をさらに有することができる。この場合、少なくとも前記第１の昇圧回路に対応して前記比較器及び可変周波数発振器が設けられ、前記比較器は、前記分圧回路にて分圧された電圧と前記参照電圧とを比較し、かつ、前記リード時と、前記プログラム時及び前記イレース時とで、前記複数の抵抗器の少なくとも一つの抵抗値が異なるように設定される。
【００１７】
こうすると、第１の昇圧回路からの出力電圧を、前記リード時と、前記プログラム時及び前記イレース時とで異ならせることができる。
【００１８】
本発明に用いられる複数のツインメモリセルの各々は、第１，第２の不揮発性メモリセルを含むことができる。この場合、リード時及びプログラム時に前記第１，第２の不揮発性メモリセルの一方が選択セル、他方が非選択対向セルとされる。前記昇圧回路と前記コントロールゲート駆動部との間には、前記昇圧回路からの出力電圧をそれぞれレギュレートする第１，第２のレギュレータ回路を設けることができる。この場合、前記第１のレギュレータ回路は前記プログラム時の前記選択セル用のコントロール電圧を生成し、前記第２のレギュレータ回路は前記リード時及び前記プログラム時の前記非選択対向セル用のコントロール電圧を生成することができる。
【００１９】
本発明では、電源端子と前記コントロールゲート駆動部との間に、前記電源端子からの電源電圧をレギュレートする第３のレギュレート回路をさらに設けることができる。この第３のレギュレート回路は、リード時の選択セル用のコントロール電圧を生成することができる。
【００２０】
本発明では、前記昇圧回路と前記ビット線駆動部との間には、前記昇圧回路からの前記出力電圧をレギュレートする第４のレギュレート回路をさらに設けることができる。この第４のレギュレート回路は、プログラム時の選択セル用ビット線電圧と、イレース時の選択セル及び非選択対向セル用ビット線電圧とを生成することができる。
【００２１】
本発明では、前記複数のビット線にそれぞれ接続され、前記ビット線駆動部からの駆動電圧を前記複数のビット線に選択して供給する複数のビット線選択ゲートと、前記複数のビット線選択ゲートを選択駆動するビット線選択ゲート駆動部とをさらに設けることができる。そして、前記昇圧回路と前記ビット線選択ゲート駆動部との間には、前記昇圧回路からの前記出力電圧をレギュレートする第５のレギュレート回路をさらに設けることができる。この第５のレギュレート回路は、前記リード時、前記プログラム時及び前記イレース時に、前記複数のビット線選択ゲートを選択駆動する電圧を生成することができる。
【００２２】
本発明では、前記複数のビット線を複数のデータ入出力端子に選択して接続する複数の列選択ゲートと、前記複数の列選択ゲートを選択駆動する列選択ゲート駆動部とをさらに設けることができる。この場合、前記列選択ゲート駆動部には、前記第５のレギュレート回路からの出力電圧を供給すればよい。
【００２３】
本発明は１つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリセルとを有するツインメモリセルを、行方向及び列方向に配列したものにも適用できる。もちろん、ツインメモリセル以外のメモリセル構造を有する不揮発性半導体記憶装置であってもよい。
【００２４】
なお、ツインメモリセルを構成する第１，第２の不揮発性メモリセルの各々は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ膜を電荷のトラップサイトとして有することができる。ただし、これ以外のトラップ構造を採用することができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２６】
（昇圧回路及びその周辺回路）
図１には、不揮発性半導体記憶装置に内蔵される昇圧回路及びその周辺回路が示されている。チャージポンプ型昇圧回路１０は、複数のキャパシタと、それらの接続状態を切り換える複数のスイッチ例えば複数のＮ型ＭＯＳトランジスタとを有する。図１では、２つのキャパシタＣ１，Ｃ２と、３つのＮ型ＭＯＳトランジスタＴ１〜Ｔ３とが設けられている。このチャージポンプ型昇圧回路１０は、複数相例えば２相のクロック信号ＣＫＬ及び／ＣＬＫに従って、電源電圧Ｖｄｄに基づいてキャパシタＣ１，Ｃ２を充電させて、電源電圧Ｖｄｄよりも高い駆動電圧を生成する。
【００２７】
このチャージポンプ型昇圧回路１０の出力電圧ＶOUTは、キャパシタＣLに充電され、不揮発性メモリセル等を駆動する電圧として用いられる。図１の例では、Ｎ型ＭＯＳトランジスタＴ１〜Ｔ３のしきい値をＶｔｈとすると、キャパシタＣLには３×（Ｖｄｄ−Ｖｔｈ）の電圧が充電される。このキャパシタＣLに充電された電圧は負荷側に放電されるので、２相のクロック信号ＣＬＫ，／ＣＬＫを繰り返し入力させることで、キャパシタＣＬに充電される電圧をほぼ一定に維持している。
【００２８】
このチャージポンプ型昇圧回路１０に入力されるクロック信号ＣＬＫ及び／ＣＬＫの周波数を可変制御する周辺回路が設けられている。チャージポンプ型昇圧回路１０の出力線に接続された分圧回路２０は、複数の抵抗器Ｒ１，Ｒ２を有する。抵抗器Ｒ１，Ｒ２にて分圧された電圧と、基準電圧ＶREFとを比較する比較器３０が設けられている。比較器３０の出力ＶCに基づいて、クロック信号ＣＬＫ及び／ＣＬＫの周波数を可変する可変周波数発振器４０が設けられている。この可変周波数発振器４０の出力信号は、偶数個例えば２つのインバータＩＮＶ１，ＩＮＶ２を介してクロック信号ＣＬＫとなる。さらに、可変周波数発振器４０の出力は、奇数個例えば一つのインバータＩＮＶ３を介してクロック信号／ＣＬＫとなる。
【００２９】
図２は、図１に示す可変周波数発振器４０の一例である定電流型リングオシレータの回路図である。図２に示すように、この定電流型リングオシレータ４０には、制御電圧ＶCとして図１に示す比較器３０の出力電圧が供給され、駆動電圧として電源電圧Ｖｄｄが供給される。本実施形態では、電源電圧Ｖｄｄは、中心電圧が例えば１．８Ｖであり、１．６５Ｖ〜１．９５Ｖの範囲で変動する。
【００３０】
この定電流型リングオシレータ４０は、リング状に接続された複数段の遅延回路４０Ａ〜４０Ｅを有する。リング状接続された遅延回路４０Ａ〜４０Ｅの各々は、Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタからなるインバータＩＮＶの共通ゲートに、前段の遅延回路の出力電圧が印加される。
【００３１】
このリングオシレータ４０の動作原理は、奇数段例えば５段の遅延回路４０Ａ〜４０Ｅのうちの初段の遅延回路４０ＡのインバータＩＮＶのゲート入力がＨＩＧＨであると、各段のインバータＩＮＶにて論理が反転され、最終段の遅延回路４０ＥのインバータＩＮＶの出力はＬＯＷとなる。このＬＯＷ出力が初段の遅延回路４０ＡのインバータＩＮＶのゲートに戻し供給されるので、これを繰り返すことで、最終段のインバータＩＮＶの出力はＨＩＧＨ，ＬＯＷを繰り返して発振出力ｆ0が得られる。
【００３２】
ここで、各段の遅延回路４０Ａ〜４０Ｅには、インバータＩＮＶと電源電圧ＶＤＤ側にて直列接続されたＰ型ＭＯＳトランジスタ４１と、インバータＩＮＶと接地電圧側にて直列接続されたＮ型ＭＯＳトランジスタ４２とを有する。そして、各段の遅延回路４０Ａ〜４０Ｅにて、電源電圧Ｖｄｄ側よりＰ型ＭＯＳトランジスタ４１、インバータＩＮＶ及びＮ型ＭＯＳトランジスタ４２を介して接地側に流れる電流Ｉは、比較器３０からの制御電圧ＶCによって定まる。このように、リングオシレータ４０の各段の遅延回路４０Ａ〜４０Ｅに流れる電流Ｉは、制御電圧ＶCにより連続的に可変され、この電流Ｉは各インバータＩＮＶのゲートに流れ込む。各インバータＩＮＶを構成するＰ型及びＮ型ＭＯＳトランジスタはゲート容量を有するので、制御電圧ＶCに応じて各段の遅延回路４０Ａ〜４０Ｅでの遅延時間が制御される。こうしてリングオシレータ４０の出力周波数ｆ0は、制御電圧ＶCに従って連続的に可変される。
【００３３】
さらに、各段の遅延回路４０Ａ〜４０Ｅに流れる電流Ｉは、電源電圧Ｖｄｄの変動に拘らず一定となる。よって、出力周波数ｆ0は制御電圧ＶCによってのみ決定され、電源電圧Ｖｄｄの変動の影響を受けない。
【００３４】
このリングオシレータ４０からの出力周波数ｆ0に基づいて生成される２相のクロックＣＬＫ及び／ＣＬＫもまた、電源電圧Ｖｄｄの変動に拘らず安定すると共に、昇圧回路１０の出力電圧に応じてクロック周波数が連続的に可変される。すなわち、昇圧回路１０の出力電圧が所定値よりも下がればクロック周波数が高くなり、昇圧回路１０の出力電圧が所定値よりも上がればクロック周波数は低くなる。
【００３５】
このように、昇圧回路１０の出力電圧の変動によって、その昇圧回路１０を駆動するクロック信号ＣＬＫ及び／ＣＬＫの周波数を変化させることにより、昇圧回路１０の出力電圧をほぼ一定に維持できる。
【００３６】
従来は、昇圧回路へのクロック信号の周波数を一定とし、そのクロック信号の供給／停止を制御して昇圧回路の動作をＯＮ／ＯＦＦしていた。この場合、昇圧回路の動作が停止したときの高い出力電圧と、昇圧回路の動作を再開させるときの低い出力電圧との電圧差（リップル）が大きく、結果として不揮発性メモリセルに供給される電圧が安定しなかった。
【００３７】
本実施の形態では、昇圧回路１０は常に駆動されており、それを駆動するクロック信号ＣＬＫ及び／ＣＬＫの周波数が出力電圧に従って連続的に変化するので、その出力電圧に生ずるリップルを充分に小さくすることができる。
【００３８】
（ツインメモリセル構造）
図３は不揮発性半導体記憶装置の一断面を示している。図３において、１つのツインメモリセル１００は、Ｐ型ウェル１０２上にゲート酸化膜を介して例えばポリシリコンを含む材料から形成されるワードゲート１０４と、第１，第２のコントロールゲート１０６Ａ，１０６Ｂと、第１，第２のメモリ素子（ＭＯＮＯＳメモリ素子）１０８Ａ，１０８Ｂとを有する。
【００３９】
第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成され、ワードゲート１０４とはそれぞれ電気的に絶縁されている。
【００４０】
第１，第２のメモリ素子１０８Ａ，１０８Ｂの各々は、ＭＯＮＯＳのＭ（金属）に相当するポリシリコンにて形成される第１，第２のコントロールゲート１０６Ａ，１０６Ｂの一つと、Ｐ型ウェル１０２との間に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積層することで構成される。なお、第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導電材で構成することもできる。
【００４１】
このように、１つのツインメモリセル１００は、スプリットゲート（第１，第２のコントロールゲート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂを有し、第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂにて一つのワードゲート１０４を共用している。
【００４２】
この第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂは、それぞれ電荷のトラップサイトとして機能する。第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂの各々は、ＯＮＯ膜１０９にて電荷をトラップすることが可能である。
【００４３】
図３に示すように、行方向（図３に示す第２の方向Ｂ）に間隔をおいて配列された複数のワードゲート１０４は、ポリサイドなどで形成される１本のワード線ＷＬに共通接続されている。
【００４４】
また、図３に示すコントロールゲート１０６Ａ，１０６Ｂは、列方向（図３の紙面に垂直な第１の方向Ａ）に沿って延び、列方向に配列される複数のツインメモリセル１００にて共用される。よって、符号１０６Ａ，１０６Ｂをコントロールゲート線とも称する。
【００４５】
ここで、［ｉ］番目のツインメモリセル１００［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ＋１］のコントロールゲート線１０６Ａとには、例えばワードゲート，コントロールゲート，ワード線よりも上層の金属層で形成されるサブコントロールゲート線ＳＣＧ［ｉ＋１］が接続されている。
【００４６】
Ｐ型ウェル１０２には、［ｉ］番目のツインメモリセル１００［ｉ］のＭＯＮＯＳメモリ素子１０８Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ＋１］のＭＯＮＯＳメモリ素子１０８Ａとに共用される［ｉ＋１］番目の不純物層１１０［ｉ＋１］が設けられている。
【００４７】
これらの不純物層１１０［ｉ］，［ｉ＋１］，［ｉ＋２］は例えばＰ型ウェル内に形成されるｎ型不純物層で、列方向（図３の紙面に垂直な第１の方向Ａ方向）に沿って延び、列方向に配列される複数のツインメモリセル１００にて共用されるサブビット線として機能する。よって、符号１１０［ｉ］，［ｉ＋１］，［ｉ＋２］などをサブビット線ＳＢＬ［ｉ］，［ｉ＋１］，［ｉ＋２］とも称する。
【００４８】
（不揮発性半導体記憶装置の全体構成）
上述のツインメモリセル１００を用いて構成される不揮発性半導体記憶装置の全体構成について、図４（Ａ）〜図４（Ｅ）を参照して説明する。
【００４９】
図４（Ａ）は１チップの不揮発性半導体記憶装置の平面レイアウト図であり、メモリセルアレイ領域２００とグローバルワード線デコーダ２０１とを有する。メモリセルアレイ領域２００は、例えば計６４個の第０〜第６３のセクタ領域２１０を有する。
【００５０】
６４個のセクタ領域２１０は、図４（Ａ）に示すようにメモリセルアレイ領域２００を第２の方向（行方向）Ｂでそれぞれ分割したもので、各セクタ領域２１０は第１の方向（列方向）Ａを長手方向とする縦長形状を有する。データ消去の最小単位がセクタ領域２１０であり、セクタ領域２１０内の記憶データは一括してまたは時分割で消去される。
【００５１】
メモリアレイ領域２００は、例えば４Ｋ本のワード線ＷＬと、４Ｋ本のビット線ＢＬとを有する。ここで、本実施の形態では１本のビット線ＢＬに２つのＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂが接続されるため、４Ｋ本のビット線ＢＬは８Ｋｂｉｔの記憶容量を意味する。各セクタ領域２１０の記憶容量はメモリ全体の記憶容量の１／６４であり、（４Ｋ本のワード線ＷＬ）×（６４本のビット線ＢＬ）×２で定義される記憶容量を有する。
【００５２】
図４（Ｂ）は、図４（Ａ）に示す不揮発性半導体記憶装置の隣り合う２つの第０及び第１のセクタ領域２１０の詳細を示している。図４（Ｂ）に示すように、２つのセクタ２１０の両側に、ローカルドライバ領域（ローカルコントロールゲートドライバ、ローカルビット線選択ドライバ及びローカルワード線ドライバを含む）２２０Ａ，２２０Ｂが配置されている。また、２つのセクタ２１０と２つのローカルドライバ領域２２０Ａ，２２０Ｂの例えば上辺には、セクタ制御回路２２２が配置されている。
【００５３】
各セクタ領域２１０は第２の方向Ｂにて分割され、１６ビットのデータをリード・ライト可能にＩ／Ｏ０〜Ｉ／Ｏ１５用の１６個のメモリブロック（入出力ビットに対応したメモリブロック）２１４を有している。各メモリブロック２１４は、図４（Ｂ）に示すように、４Ｋ（４０９６）本のワード線ＷＬを有する。
【００５４】
図４（Ｃ）に示すように、図４（Ｂ）に示す各一つのセクタ領域２１０は、第１の方向Ａにて８個のラージブロック２１２に分割されている。この各ラージブロック２１２は、図４（Ｄ）に示すように、第１の方向Ａにて８個のスモールブロック２１５に分割されている。
【００５５】
各スモールブロック２１５は、図４（Ｅ）に示すように、６４本のワード線ＷＬを有する。
【００５６】
（セクタ領域の詳細）
図５は、図４（Ａ）に示すセクタ領域０の詳細を示している。図５に示すスモールメモリブロック２１６は、図６に示すように、ツインメモリセル１００を列方向に例えば６４個、行方向に例えば４個配列したものである。一つのスモールメモリブロック２１６には、例えば４本のサブコントロールゲート線ＳＣＧ０〜ＳＣＧ３と、データの入出力線である４本のサブビット線ＳＢＬ０〜ＳＢＬ３と、６４本のワード線ＷＬとが接続されている。
【００５７】
ここで、偶数のサブコントロールゲート線ＳＣＧ０，ＳＣＧ２には、偶数列（第０列または第２列）の複数のツインメモリセルの各々の第２のコントロールゲート１０６Ｂと奇数列（第１列または第３列）の複数のツインメモリセルの各々の第１のコントロールゲート１０６Ａとが共通接続されている。同様に、奇数のサブコントロールゲート線ＳＣＧ１，ＳＣＧ３には、奇数列（第１列または第３列）の複数のツインメモリセルの各々の第２のコントロールゲート１０６Ｂと偶数列（第２列または第４列）の複数のツインメモリセルの各々の第１のコントロールゲート１０６Ａとが共通接続されている。
【００５８】
図５に示すように、一つのメモリブロック２１４内にはスモールメモリブロック２１６が列方向に６４個配列され（この一群がスモールブロック２１５となる）、１６ビットの入出力を行うために、１６個のＩ／Ｏ０〜Ｉ／Ｏ１５に対応した１６個のメモリブロック２１４が行方向に配列されている。
【００５９】
行方向に配列された１６個のスモールメモリブロック２１６の１６本のサブコントロールゲート線ＳＣＧ０が、行方向にメインコントロールゲート線ＭＣＧ０に共通接続されている。同様に、１６本のサブコントロールゲート線ＳＣＧ１はメインコントロールゲート線ＭＣＧ１に、１６本のサブコントロールゲート線ＳＣＧ２はメインコントロールゲート線ＭＣＧ２に、１６本のサブコントロールゲート線ＳＣＧ３はメインコントロールゲート線ＭＣＧ３にそれぞれ共通接続されている。
【００６０】
このセクタ領域０内の各スモールブロック２１５には、コントロールゲート駆動部であるＣＧドライバ３００−０〜３００−６３の一つがそれぞれ設けられている。この各ＣＧドライバ３００−０〜３００−６３には、行方向に延びる上述の４本のメインコントロールゲート線ＭＣＧ０〜ＭＣＧ３が接続されている。
【００６１】
図７は、相隣り合うセクタ領域０とセクタ領域１にそれぞれ属する２つのスモールブロック２１５の関係を示している。セクタ領域０とセクタ領域１とでは６４本のワード線ＷＬ０〜ＷＬ６３が共用されるが、メインコントロールゲート線ＭＣＧ０〜ＭＣＧ３及びメインビット線ＭＢＬはそれぞれ独立して設けられている。特に図７では、セクタ領域０内のスモールブロック２１５に対応するＣＧドライバＣＧＤＲＶ０〜３(図５のドライバ３００−１に相当)と、セクタ領域１内のスモールブロック２１５に対応するＣＧドライバＣＧＤＲＶ０〜３とが示され、ＣＧドライバはスモールブロック２１５毎に独立して設けられている。
【００６２】
スモールブロック２１５毎に配置された各サブビット線ＳＢＬ０（不純物層）は、金属配線であるメインビット線ＭＢＬに共通接続されている。このメインビット線ＭＢＬは、列方向（第１の方向Ａ）に配列されたスモールメモリブロック２１６間で共有されている。このメインビット線ＭＢＬからスモールメモリブロック内の各サブビット線ＳＢＬ０に至る各経路途中には、ビット線選択ゲート２１７Ａ，２１７Ｂが配置されている。なお、例えば奇数本目のサブビット線ＳＢＬには上述のビット線選択ゲート２１７Ａがそれぞれ接続されるのに対して、偶数本目のサブビット線ＳＢＬにはビット線選択ゲート２１７Ｂが接続されている。
【００６３】
隣り合う２つの第０，第１のセクタ領域２１０内の２つのスモールブロック２１５及びその両側のローカルドライバ領域２２０Ａ，２２０Ｂの詳細を図８に示す。図８に示すように、左側のローカルドライバ領域２２０Ａには、図７に示す４つのローカルコントロールゲート線ドライバＣＧＤＲＶ０〜ＣＧＤＲＶ３が配置されている。同様に、右側のローカルドライバ領域２２０Ｂには、図７に示す４つのローカルコントロールゲート線ドライバＣＧＤＲＶ０〜ＣＧＤＲＶ３が配置されている。
【００６４】
また、左側のローカルドライバ領域２２０Ａには、セクタ０，１内の偶数番目のワード線ＷＬ０，２，…６２を駆動するローカルワード線ドライバＷＬＤＲＶ０，…ＷＬＤＲＶ６３が配置されている。右側のローカルドライバ領域２２０Ｂには、セクタ０，１内の奇数番目のワード線ＷＬ１，３，…６３を駆動するローカルワード線ドライバＷＬＤＲＶ１，…ＷＬＤＲＶ６３が配置されている。
【００６５】
さらに、図７及び図８に示すように、右側のローカルドライバ領域２２０Ｂには、セクタ０，１の例えば奇数番目のサブビット線ＳＢＬに接続されたビット線選択ゲート２１７Ａを駆動するローカルビット線ドライバＢＳＲＶ１が配置されている。左側のローカルドライバ領域２２０Ａには、セクタ０，１の例えば偶数番目のサブビット線ＳＢＬに接続されたビット線選択ゲート２１７Ｂを駆動するローカルビット線ドライバＢＳＲＶ０が配置されている。これらドライバＢＳＤＲＶ０，１がビット線駆動部である。
【００６６】
（セクタ０，１の駆動回路）
次に、図９を参照してセクタ０，１内の各スモールブロック２１５内のツインメモリセルを駆動する回路について説明する。
【００６７】
まず、セクタ０〜６３に共用される構成として、プリデコーダ４００と、６４個のグローバルデコーダ４０２−０〜４０２−６３と、Ｙデコーダ４０４とが設けられている。
【００６８】
プリデコーダ４００は、選択対象の不揮発性メモリセル（選択セル）を特定するアドレス信号Ａ［２０−０］をデコードするものである。このアドレス信号Ａ［２０−０］の意味付けを下記の表１に示す。
【００６９】
【表１】
0004168637.tif 000002
【００７０】
表１に示すように、上位のアドレス信号Ａ［２０−１５］で６４セクタの中の一つのセクタが選択され、中位のアドレス信号Ａ［１４−１２］で図６に示す一つのスモールメモリブロック２１６内の４セル（８ビット）の中の１ビットが選択され、下位のアドレス信号Ａ［１１−０］で一つのセクタ内の４０９６本の中の１本のワード線ＷＬが選択される。また、アドレス信号Ａ［１１−９］で一つのセクタ内に存在する８つのラージブロック２１２の中の一つが選択され、アドレス信号Ａ［８−６］で一つのラージブロック２１２内に存在する８つのスモールブロック２１５の中の一つが選択され、アドレス信号Ａ［５−０］で一つのスモールブロック２１５内に存在する６４本のワード線ＷＬの中の１本が選択される。
【００７１】
６４個のグローバルデコーダ４０２−０〜４０２−６３は、下位のアドレス信号Ａ［１１−０］をプリデコーダ４００にてプリデコードした結果に基づいて、６４本のグローバルワード線ＧＷＬ［０］〜ＧＷＬ［６３］をアクティブとする。なお、データリード時とデータプログラム時では１本のグローバルワード線ＧＷＬのみがアクティブ（Ｖｄｄ）とされる。データイレース時で、一つのセクタ内を一括して消去する際には６４本のグローバルワード線ＧＷＬが全てアクティブ（Ｖｄｄ）とされる。このことにより、一つのセクタ内の全てのワード線ＷＬが選択されて、消去用のワード線電圧が供給される。
【００７２】
Ｙデコーダ４０４は、Ｙパス選択ドライバ（列選択駆動部）４１０を介してＹパス回路（列選択ゲート）４１２を駆動して、スモールブロック２１５内の選択されたビット線を、後段のセンスアンプまたはビット線ドライバに接続するものである。
【００７３】
図７及び図８にて既に説明した通り、図９の各スモールブロック２１５の左右には、ローカルドライバ領域２２０Ａ，２２０Ｂが設けられている。
【００７４】
セクタ０，１内の例えば第１行目のスモールメモリブロック０を例に挙げれば、その左側のローカルドライバ領域２２０Ａには、セクタ０内の４本のメインコントロールゲート線ＭＣＧを駆動するコントロールゲート線ドライバＣＧＤＲＶ［３−０］と、セクタ０，１内の偶数本目の３１本のワード線ＷＬを駆動するワード線ドライバＷＬＤＲＶ［３１−０］と、セクタ０，１内の偶数本目のサブビット線ＳＢＬに接続されたビット線選択ゲート２１７Ｂを駆動するビット線選択ゲートドライバＢＳＤＲＶ［０］が配置されている。右側のローカルドライバ領域２２０Ｂには、セクタ１内の４本のメインコントロールゲート線ＭＣＧを駆動するコントロールゲート線ドライバＣＧＤＲＶ［３−０］と、セクタ０，１内の奇数本目の３１本のワード線ＷＬを駆動するワード線ドライバＷＬＤＲＶ［６３−３２］と、セクタ０，１内の奇数本目のサブビット線ＳＢＬに接続されたビット線選択ゲート２１７Ａを駆動するビット線選択ゲートドライバＢＳＤＲＶ［１］が配置されている。
【００７５】
（各種駆動電圧の生成回路）
図３において、例えばツインメモリセル１００［ｉ］が選択された場合、その選択ツインメモリセル１００［ｉ］の一方例えば第２の不揮発性メモリセル１０８Ｂが選択セルに指定され、その他方の第２の不揮発性メモリセル１０８Ａが非選択の対向セルとなる。ツインメモリセル１００［ｉ］と隣接するツインメモリセル１００［ｉ−１］，１００［ｉ＋１］などは非選択とされる。
【００７６】
以上のような定義の下で、リード時、プログラム時及び消去（イレース）時のコントロールゲート線ＣＧ、ビット線ＢＬ及びワード線ＷＬの各電位を、下記の表２に示す。
【００７７】
【表２】
0004168637.tif 000003
【００７８】
表２に示す各種電圧は、図１に示す昇圧回路１０からの出力電圧に基づいて生成され、その電圧生成回路の一例を図１０に示す。図１０には、第１，第２のチャージポンプ型昇圧回路１０Ａ，１０Ｂが設けられている。リード時、プログラム時及びイレース時には第１のチャージポンプ型昇圧回路１０Ａの出力電圧が供給され、スタンバイ時には第２の昇圧回路１０Ｂの出力電圧が供給される。第２のチャージポンプ型昇圧回路１０Ｂの電流駆動能力は、第１のチャージポンプ型昇圧回路１０Ａの電流駆動能力よりも低い。スタンバイ時には負荷側での電流消費が少ないので、スタンバイ時に第２のチャージポンプ型昇圧回路１０Ｂでの消費電力を低減させている。
また、第１のプリチャージ型昇圧回路１０Ａからの出力電圧は、リード時は５Ｖ、プログラム時及びイレース時は８Ｖと異なる。このために、図１に示す分圧回路２０の抵抗器Ｒ１，Ｒ２の少なくとも一方の抵抗値を可変するか、他の抵抗器に切り換え可能である。
【００７９】
図１０に示すように、昇圧回路１０Ａ，１０Ｂとコントロールゲートドライバ（コントロールゲート駆動部）ＣＧＤＲＶとの間には、昇圧回路１０Ａ，１０Ｂからの出力電圧をそれぞれレギュレートする第１，第２のレギュレータ回路５００，５０２が設けられている。第１のレギュレータ回路５００は、プログラム時の選択セル用のコントロール電圧ＶＰＣＧＬ（２．５Ｖ）などを生成する。第２のレギュレータ回路５０２は、リード時、プログラム時の非選択対向セル用のコントロール電圧ＶＰＣＧＨ（３Ｖ，５Ｖ）などを生成する。
【００８０】
電源端子５０４とコントロールゲートドライバＣＤＲＶとの間に、電源端子５０４からの電源電圧Ｖｄｄをレギュレートして、リード時の選択セル用のコントロール電圧ＶＰＣＧＬ（１．５Ｖ）などを生成する第３のレギュレート回路５０６が設けられている。
【００８１】
昇圧回路１０Ａ，１０Ｂとビット線ドライバ（ビット線駆動部）ＢＬＤＲＶとの間には、昇圧回路１０Ａ，１０Ｂからの出力電圧をレギュレートして、プログラム時の選択セル用ビット線電圧（５．０Ｖ）、イレース時の選択セル及び非選択対向セル用ビット線電圧（５．０Ｖ）などの元になる電圧ＶＰＢＬ（５．２Ｖ）を生成する第４のレギュレート回路５０８が設けられている。
【００８２】
なお、ビット線ドライバＢＬＤＲＶからの電圧５．２Ｖは、省スペースのためにゲート幅を小さくした図７のビット線選択ゲート（Ｎ型ＭＯＳトランジスタ）２１７Ａ，２１７Ｂの電流駆動能力を高めるために設定され、ビット線ＢＬには表２の通り電圧５Ｖが印加される。
【００８３】
昇圧回路１０Ａ，１０Ｂとビット線選択ゲートドライバＢＳＤＲＶとの間には、昇圧回路１０Ａ，１０Ｂからの出力電圧をレギュレートして、リード時、プログラム時及びイレース時に、ビット線選択ゲート２１７Ａ，２１７Ｂを選択駆動する電圧ＶＰＢＳ（４．５Ｖ，８Ｖ）を生成する第５のレギュレート回路５１０が設けられている。
【００８４】
また、Ｙパス選択ドライバ（列選択駆動部）４１０（図９参照）には、図１０に示すように第５のレギュレート回路５１０からの出力電圧ＶＰＢＳが、Ｙパス選択ドライバ用電圧ＶＰＹＳとして供給されている。
【００８５】
このように、昇圧回路１０Ａ，１０Ｂからの出力電圧または電源端子５０４からの電源電圧Ｖｄｄを第１〜第５のレギュレート回路にてレギュレートすることで、ツインメモリセル１００を駆動するための表２に示す各種電圧を生成できる。
【００８６】
本実施の形態では、イレース時には選択セル及び非選択対向セルに接続されたコントロールゲート線に負電圧（−３Ｖ）が供給される（表２参照）。このために、図１０に示すように負電圧チャージポンプ５１２が設けられ、イレース時に負電圧（−４Ｖ）を第６のレギュレート回路５１４に供給している。第６のレギュレート回路５１４は、負電圧チャージポンプ５１２からの出力電圧をレギュレートして得られる電圧（−３Ｖ）を、コントロールゲートドライバＣＧＤＲＶに供給している。
【００８７】
また、ワード線ＷＬに駆動電圧を供給する回路は、図１０に示す回路とは別に設けられている。ワード線駆動電圧は、昇圧回路を要せずに電源電圧Ｖｄｄから生成できる。
【００８８】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００８９】
本発明はコントロールゲート電圧の設定に特徴があり、ワード線、ビット線の電圧設定、不揮発性メモリセルのリード動作、プログラム動作及び消去動作の詳細説明は省略したが、必要があれば本願出願人による先願の特願平２００１−１３７１６５等に詳述されている。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る昇圧回路及びその周辺回路の回路図である。
【図２】図１に示す可変周波数発振回路の一例であるリングオシレータの回路図である。
【図３】本発明の実施の形態に係る不揮発性半導体記憶装置に用いられるメモリセルの断面図である。
【図４】図４（Ａ）は図３に示す不揮発性半導体記憶装置全体の平面レイアウト図、図４（Ｂ）は図４（Ａ）中の２つのセクタ領域の平面図、図４（Ｃ）は図４（Ｂ）中の一つのメモリブロックの平面図、図４（Ｄ）は図４（Ｃ）中の一つのラージブロックの平面図、図４（Ｅ）は図４（Ｄ）中の一つのスモールブロックの平面図である。
【図５】図４（Ｂ）に示す一つのセクタ領域の多数のスモールメモリブロックとその配線とを説明するための概略説明図である。
【図６】図５に示すスモールメモリブロックの回路図である。
【図７】図５に示すスモールブロックとローカルドライバ領域との関係を示す図である。
【図８】隣接する２セクタ中の２つのスモールブロックとローカルドライバ領域との関係を示す概略説明図である。
【図９】隣接する２セクタの周辺駆動回路を示すブロック図である。
【図１０】図１に示す昇圧回路からの出力電圧をレギュレートして各駆動部に供給する回路のブロック図である。
【符号の説明】
１００  ツインメモリセル
１０２  Ｐ型ウェル
１０４  ワードゲート
１０６Ａ，１０６Ｂ  コントロールゲート（線）
１０８Ａ，１０８Ｂ  不揮発性メモリセル（ＭＯＮＯＳメモリ素子）
１０９  ＯＮＯ膜
１１０  不純物層（ビット線）
２００  メモリセルアレイ領域
３００，３０１  コントロールゲート駆動部
４００  プリデコーダ
４１０  Ｙパス選択ドライバ（列選択ゲート駆動部）
４１２  Ｙパス回路（列選択ゲート）
５００  第１のレギュレート回路
５０２  第２のレギュレート回路
５０４  電源端子
５０６  第３のレギュレート回路
５０８  第４のレギュレート回路
５１０  第５のレギュレート回路
５１２  負電圧チャージポンプ
５１４  第６のレギュレート回路
ＣＧＤＲＶ  コントロールゲート駆動部
ＢＬＤＲＶ  ビット線駆動部
ＢＳＤＲＶ  ビット線選択ゲート駆動部
ＹＳＤＲＶ  列選択ゲート駆動部
ＶＰＣＧＨ  第１，第２のオーバライド電圧
ＶＰＣＧＬ  第１，第２のコントロールゲート選択電圧
ＩＮＶ  インバータ
ＷＬ  ワード線
ＢＬ  ビット線
ＣＧ  コントロールゲート線
【図１】
0004168637.tif 000004
【図２】
0004168637.tif 000005
【図３】
0004168637.tif 000006
【図４】
0004168637.tif 000007
【図５】
0004168637.tif 000008
【図６】
0004168637.tif 000009
【図７】
0004168637.tif 000010
【図８】
0004168637.tif 000011
【図９】
0004168637.tif 000012
【図１０】
0004168637.tif 000013