(57)【特許請求の範囲】
【請求項１】
少なくとも１つの高周波信号（Ｆｓ）の周波数を第１の選択されたモードにおいて因数Ｎによって分周し、かつ第２の選択されたモードにおいて因数Ｎ＋Ｍによって分周する、特に周波数合成器（１）用のデュアル−モジュラス・プリスケーラ回路において：
非同期タイプの直列に接続された複数の２分周器（１０，１２）であって、前記分周器の１つは、位相が反対の２つの入力信号（Ｆｓ，Ｆｓｂ）を受け取り、互いに関して９０°の位相シフトが行われた４つの信号（Ｆ２Ｉ，Ｆ２Ｉｂ，Ｆ２Ｑ，Ｆ２Ｑｂ）を供給するマスタ−スレーブ・タイプ（１０）である複数の２分周器；
前記２分周器のうちの２つ（１０，１２ａ）の間に挿入され、１番目のマスタ−スレーブ分周器から前記４つの位相シフト後の信号を受け取り、前記４つの位相シフト後の信号のうちの選択された１つを２番目の分周器に供給する位相セレクタ・ユニット（１１）であって、２つの第１の位相シフト後の信号（Ｆ２Ｉ，Ｆ２Ｉｂ）を受け取る第１の選択ブランチ（２１）、２つの第２の位相シフト後の信号（Ｆ２Ｑ，Ｆ２Ｑｂ）を受け取る第２の選択ブランチ（２２）、および各ブランチに接続された選択エレメント（２３）を備え、第１の制御信号（Ｓ０，Ｓ１，Ｓ２）が前記第１および第２のブランチ、および前記選択エレメントに供給され、その結果、選択されたモードの関数として決定される１分周周期内に、選択された前記４つの位相シフト後の信号の１つ（Ｆ２）を１つの出力に供給する位相セレクタ・ユニット；
前記第１の制御信号を前記セレクタ・ユニットに供給する制御ユニットであって、前記２分周器の１つから前記制御ユニット内の動作をクロックする出力信号（２Ｆｄｉｖ）を受け取り、かつ前記モード選択に関する信号を受け取る制御ユニット；を備え、
前記セレクタ・ユニットが、前記制御ユニットから供給される第２の制御信号（Ｃ１，Ｃ２）によって制御されるスイッチング手段（２４，２６）を備え、前記選択ブランチの一方の電源を、他方のブランチが選択されて前記セレクタ・ユニットの前記出力に前記４つの位相シフト後の信号の１つを供給している期間内において遮断することを特徴とするデュアル−モジュラス・プリスケーラ回路。
【請求項２】
各ブランチが、受け取った位相シフト後の信号を増幅するための差動増幅器（２１，２２）から構成され、各増幅器が、前記第１のそれぞれの制御信号（Ｓ１，Ｓ２）の１つによって制御されて、それぞれの出力において前記２つの位相シフト後の信号のうちの１つを供給することを特徴とすると共に、
前記第１のブランチが、位相が反対の２つの位相シフト後の信号（Ｆ２Ｉ，Ｆ２Ｉｂ）を受け取り、前記第２のブランチが、位相が反対の残り２つの位相シフト後の信号（Ｆ２Ｑ，Ｆ２Ｑｂ）を受け取り、かつ前記制御信号が、前記セレクタ・ユニットの前記選択エレメント内において選択された第１と第２の位相シフト後の信号の間の位相切り替えの間に、それぞれのブランチの１つにおける前記第２の位相シフト後の信号の選択が、前記選択エレメント内の位相切り替えに所定期間だけ先行して生ずるべく調整されることを特徴とする請求項１記載のプリスケーラ回路。
【請求項３】
前記位相セレクタ・ユニットが、１番目と２番目の２分周器の間に挿入され、マスタ−スレーブ・タイプの１番目の２分周器（１０）から、前記４つの信号を受け取ることを特徴とすると共に、
第１のモードにおいては６４に等しいとする因数Ｎによる周波数分周を得るため、かつ第２のモードにおいては６４．５に等しいとする因数Ｎ＋Ｍによる周波数分周を得るために非同期タイプの６つの２分周器（１０，１２）を備え、前記第１のモードでは、前記第１の制御信号（Ｃ１，Ｃ２，Ｓ０，Ｓ１，Ｓ２）が、決定された分周周期のそれぞれにおいて変化することなく、その結果、分周周期のそれぞれにおいて前記セレクタ・ユニット内で前記４つの位相シフト後の信号のうちの１つだけが選択され、前記第２のモードでは、決定された分周周期のそれぞれの間に、所定の第１の制御信号が状態を変化させて、第１の位相シフト後の信号と、前記第１の位相シフト後の信号から９０°の位相遅延のある第２の位相シフト後の信号の間の位相切り替えを行い、その結果、分周周期のそれぞれの終了時に前記４つの位相シフト後の信号のうちの異なる１つを１つの出力に供給することを特徴とする請求項１記載のプリスケーラ回路。
【請求項４】
前記スイッチング手段が、前記第２の制御信号の一方（Ｃ１）によって制御され、前記第１の増幅ブランチの前記差動増幅器（２１）に対する電源の接続もしくは遮断を行うための第１のスイッチ（２４）、および前記第２の制御信号の他方（Ｃ２）によって制御され、前記第２の増幅ブランチの前記差動増幅器（２２）に対する電源の接続もしくは遮断を行うための第２のスイッチ（２６）を備えることを特徴とすると共に、
前記第２の制御信号（Ｃ１，Ｃ２）が、前記使用されていないブランチのうちの１つのスイッチを閉じ、対応する増幅器に対して、前記選択エレメント（２３）による前記増幅器の位相シフト後の信号のうちの１つの選択に、所定の時間的期間だけ先行して電力を供給することを特徴とする請求項２記載のプリスケーラ回路。
【請求項５】
前記制御ユニットが、最後から２番目の２分周器の出力信号（２Ｆｄｉｖ）によって同期された態様でクロックされる一連のフリップフロップ（３１，３４，３８）、およびロジック・ゲートの配列を備え、前記セレクタ・ユニットに対して制御信号を供給することを特徴とする請求項１記載のプリスケーラ回路。
【請求項６】
前記制御ユニットは、複数のバイナリ・ワードが決められた位置（ｍ１〜ｍ８）内にストアされる不揮発性メモリ、たとえばＲＯＭタイプのメモリを備え、各バイナリ・ワードは、それぞれの決定された半周期に関する前記第１および第２の制御信号の状態を表し、さらに最後から２番目の２分周器の出力信号によってクロックされるカウンタを備え、前記第２の選択されたモードでは前記カウンタの各遷移において連続するメモリ位置がアドレスされ、前記第１の選択されたモードでは決められたメモリ位置が維持されることを特徴とする請求項１記載のプリスケーラ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、省電力のための手段を備えた位相切り替えデュアル−モジュラス・プリスケーラ回路に関する。
【０００２】
【従来の技術】
デュアル−モジュラス・プリスケーラまたは分周カウンタ回路は、周波数合成器の一部を構成する。この種の回路は、少なくとも１つの高周波信号の周波数を、第１の選択されたモードにおいては因数Ｎにより分周し、第２の選択されたモードにおいては因数Ｎ＋Ｍにより分周する。これには、いくつかの直列に接続された、非同期タイプの２分周器が備わる。この種の２分周器の１つは、位相が反対の２つの入力信号を受け取り、互いに９０°の位相シフトが行われた４つの信号を供給するマスタ−スレーブ・タイプである。またこの回路は、２つの２分周器の間に挿入されて１番目のマスタ−スレーブ分周器の４つの位相シフト後の信号を受け取り、選択された４つの位相シフト後の信号の１つを２番目の分周器に供給する位相セレクタ・ユニットを備える。このセレクタ・ユニットの２つの選択ブランチは、それぞれ４つの位相シフト後の信号のうちの２つを受け取る。各ブランチには、セレクタ・ユニットの選択エレメントが接続されており、選択されたモードの関数として決定される分周周期内に、選択された４つの位相シフト後の信号の１つを前記ユニットの出力に提供する。位相シフト後の信号の選択については、制御ユニットによって第１の制御信号が２つのブランチをはじめ選択エレメントに提供される。
【０００３】
周波数合成器は、ワイヤレス通信システムにおいて、あるいはより一般的に言えば通信システムに使用され、高周波信号を提供する。高周波信号は、たとえば受信したＲＦ信号の復調のための使用に適している。
【０００４】
図１は、デュアル−モジュラス・プリスケーラ回路を伴う従来の周波数合成器の実施形態を示している。このシンセサイザは、第一に、基準発振器を含んでいるが、ここには図示されていない。その発振器は、周波数の安定した基準信号Ｆｒｅｆを位相および周波数検出器２に供給する。この検出器２は、さらに、デュアル−モジュラス・プリスケーラ回路５から分周後の周波数信号Ｆｄｉｖも供給されて、基準信号と分周後の周波数信号の比較を行う。信号ＦｒｅｆおよびＦｄｉｖにおける位相および周波数の差の関数として、この検出器は、比較信号を電圧制御発振器（ＶＣＯ）４に接続されたローパス・フィルタ３に供給する。この電圧制御発振器は、ローパス・フィルタから出力された電圧制御信号を受け取り、その結果、この発振器が、信号ＦｒｅｆとＦｄｉｖの間の比較に応じた少なくとも１つの高周波信号を出力する。
【０００５】
電圧制御発振器は、位相が反対の２つの高周波信号ＦｓおよびＦｓｂをフェーズ・ロック・ループ内のプリスケーラ回路５に提供する差動タイプの発振器とすることができる。したがって、高周波信号ＦｓおよびＦｓｂのうちの少なくとも一方を、たとえば、無線周波数信号受信機内における復調動作に使用することができる。
【０００６】
デュアル−モジュラス・プリスケーラ回路５は、選択されたモードに応じた分周因数で周波数を分周する能力を有している。これを行うためには、２つのカウンタＡ、Ｂを備えたロジック回路が使用されて、プリスケーラ回路にモード選択が供給される。このロジック回路６は、この技術分野においては周知であり、マイクロプロセッサならびに分周後の周波数信号Ｆｄｉｖによって制御される。２つのカウンタＡ、Ｂは、理論上は、同一のクロック信号によって同期してクロックされるが、ゼロ・リセットまでの各カウンタによるカウント数が異なる。つまり、これによってロジック回路６は、所定の周期内において分周モードを変更するようにモード信号をプリスケーラ回路に供給することができる。
【０００７】
いくつかのデュアル−モジュラス・タイプのプリスケーラ回路の例がすでに提案されているが、それらの回路には高速動作が要求されることから、シンプルな固定分周比の分周器に比べて、それらの設計がより困難なものとなっている。この困難の１つに、第１および第２の分周因数に応じた周波数分周を獲得するために、回路のロジック部分が回路全体を低速化させることが挙げられる。
【０００８】
従来の、高速動作が要求されるデュアル−モジュラス・プリスケーラ回路は、分周因数の選択のための第１の同期分周部分と第２の非同期部分を有する。最初の同期分周部分が、もっとも高い周波数において動作する唯一の部分になる。第１の分周器部分に含まれるいくつかのフリップフロップが同一の信号によって、つまり高周波信号である同一の信号によって同期され、高い消費電流を必要とするので、この回路は欠点となり得る。
【０００９】
米国特許第６，０６７，３３９号は、この種のデュアル−モジュラス・プリスケーラ回路を開示している。この回路は、選択されたモードの関数として２つの分周因数に応じた周波数分周の実行を可能にする。たとえば、選択されたモードに応じて、因数を６４もしくは６５、あるいは１２８もしくは１３０に等しくすることができる。この回路は、直列に接続された複数の２分周器を備えており、１つの分周器ユニットが４による、もしくは５による分周を同期して実行する一方、残りは非同期タイプ分周器になる。
【００１０】
この同期分周器ユニットは、この回路による、２つの分周因数のうちの選択された一方を用いた高周波信号の分周を可能にするために、所定数のロジック・パーツを伴って構成される。そのユニットには、第１の２分周器の出力信号である同一のクロック信号によってクロックされる２つのＤタイプのフリップフロップが含まれる。しかしながら、このユニットのフリップフロップの１つは、６５による、もしくは１３０による分周因数を獲得するためにだけ使用される。
【００１１】
通常、このタイプの同期分周器ユニットは、高周波信号を直接受け取ることが意図されている。したがって、この種のプリスケーラ回路の消費電力を抑えることが望まれている場合には、複数のフリップフロップが高周波で動作することが欠点となる。この問題に対する１つの解決策は、米国特許第６，０３７，３３９号に開示された回路によって部分的に与えられている。それには、同期分周器ユニットの手前に非同期タイプの第１の２分周器が配置される。しかしながら、この第１の分周器は、高周波信号を２によって分周するだけであり、それは、このユニットが、いまだ高すぎる周波数において動作しなければならないことを意味する。
【００１２】
この種の回路に伴う別の欠点は、特に第１の２分周器が高周波信号の周波数を下げるために使用されているとすれば、２つの分周因数に応じた周波数分周の正確な調整ができないことである。つまり、互いがより近づいた周波数分周を提供することが不可能になる。
【００１３】
同期分周器ユニットの使用を回避するために、１９９６年７月７日号に公開されたＩＥＥＥ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ  ｊｏｕｒｎａｌ（ＩＥＥＥ集積回路ジャーナル）第３１巻、Ｊａｎ  Ｃｒａｎｉｎｃｋｘ（ジャン・クラニンクス）およびＭｉｃｈｉｅｌ  Ｓ．Ｊ．Ｓｔｅｙａｅｒｔ（マイケルＳ．Ｊ．ステヤート）両氏による論文において、デュアル−モジュラス・プリスケーラ回路が紹介されている。このデュアル−モジュラス・プリスケーラ回路は、直列接続された非同期タイプの２分周器だけを備える。つまり、このデュアル−モジュラス回路は、位相セレクタ・ユニットによって割り込まれる７つの２分周器のチェーンを備え、１２８もしくは１２９による周波数分周を可能にする。最初の２分周器だけがもっとも高い周波数において、言い換えると、少なくとも１つの受け取った高周波信号Ｆｉｎにおいて動作する。
【００１４】
最初の２分周器には、２番目のマスタ−スレーブ・タイプの２分周器が接続されている。この２番目のマスタ−スレーブ分周器は、最初の分周器によって供給された位相が反対の２つの信号を基礎として、互いに関して９０°の位相シフトが行われた４つの信号を位相セレクタ・ユニットに供給する。マスタ−スレーブ分周器によって供給された４つの信号の最初の信号に関して言えば、残りの信号は、９０°、１８０°および２７０°の位相シフトを受ける。セレクタ・ユニットは、４つの位相シフトが行われた信号の増幅ならびに選択を行うための２つの差動増幅器、および４つの信号のうちの選択された１つを出力に供給するための選択手段を備えている。
【００１５】
セレクタ・ユニットは、選択されたモードの関数としてロジック制御ユニットによって制御される。第１の選択されたモードにおいては、前記回路が１２８に等しい分周因数によって高周波信号の周波数の分周を行わなければならない。この場合、すべての分周周期に関してセレクタ・ユニットが４つの信号の１つだけを選択する。第２の選択されたモードにおいては、前記回路が１２９に等しい分周因数によって高周波信号の周波数の分周を行わなければならない。この因数を獲得するためには、セレクタ・ユニット内において、制御ユニットによって生成された制御信号の関数として、位相シフトが行われた４つの信号のうちの２つの信号の間の位相切り替えが行われる。つまり各分周周期において、２番目の分周器によって供給された第１の信号と、第１の信号に対して９０°の位相遅延のある第２の信号の間の位相切り替えが行われる。これを目的として、制御ユニットが最後の２分周器の出力によってクロックされ、その結果、各分周周期における位相切り替えのための制御信号が位相セレクタ・ユニットに供給される。
【００１６】
選択されたモードの関数として制御ユニットの状態を変更するために、ＮＡＮＤ（ナンド）タイプのロジック・ゲートが、モード信号および最後の２分周器からの出力信号を受け取る。モード信号が０の値を有している場合には、制御ユニットにおける出力信号内の変化が影響をもたらさない。それに対して、モード信号が１の値を有している場合には、出力信号がＮＡＮＤゲートによって反転されて制御ユニットをクロックし、セレクタ・ユニットによる信号の位相切り替えの実行が可能になる。
【００１７】
この種のロジック・ゲートならびにＮＡＮＤゲートの構成における１つの欠点は、セレクタ・ユニットの制御部分が完全に同期タイプではなくなることである。その結果、ロジック信号の切り替え遅延を生じる可能性があり、その種の遅延が、セレクタ・ユニットの出力における信号の位相切り替えの間の、電位の低下を防止できるとしてもそれは望ましくない。
【００１８】
Ｃｒａｎｉｎｃｋｘ（クラニンクス）およびＳｔｅｙａｅｒｔ（ステヤート）両氏による論文に開示された解決策のもう１つの欠点は、セレクタ・ユニットの増幅器が、比較的高い周波数信号を増幅するために、かなりの量の電流を消費することである。つまり、分周器チェーン内の２つの２分周器の間に挿入されるセレクタ・ユニットの本質的な目的が、従来のデュアル−モジュラス・プリスケーラ回路に関する回路の消費電力を低減することではないことになる。
【００１９】
【特許文献１】
米国特許第６，０６７，３３９号
【特許文献２】
米国特許第６，０３７，３３９号
【非特許文献１】
Ｊａｎ  Ｃｒａｎｉｎｃｋｘ（ジャン・クラニンクス）およびＭｉｃｈｉｅｌＳ．Ｊ．Ｓｔｅｙａｅｒｔ（マイケルＳ．Ｊ．ステヤート）両氏著：ＩＥＥＥｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ  ｊｏｕｒｎａｌ（ＩＥＥＥ集積回路ジャーナル）第３１巻
【００２０】
【発明が解決しようとする課題】
したがって、本発明の主要な目的は、回路の消費電力を低減するための手段を有する高速デュアル−モジュラス・プリスケーラ回路を提供することによって、従来技術の欠点を克服することである。
【００２１】
【課題を解決するための手段】
そのため本発明は、前述のタイプのデュアル−モジュラス・プリスケーラ回路に関し、それにおいてセレクタ・ユニット内には、制御ユニットから供給される第２の制御信号によって制御されるスイッチング手段が備わり、一方の選択ブランチの電源を、他方のブランチが選択されて、４つの位相シフトが行われた信号の１つをセレクタ・ユニットの出力に供給している期間内において遮断する。
【００２２】
本発明に従ったデュアル−モジュラス・プリスケーラ回路の１つの利点は、回路の速度ならびに切り替えの間における信号の安定性に影響を及ぼすことなく、セレクタ・ユニットの電流を大幅に低減できることである。消費電流の低下は、第１の選択されたモードにおいては５０％を、第２の選択されたモードにおいては２０〜３０％を達成することが可能である。
【００２３】
第１の選択されたモードにおいては、高周波信号の周波数が、たとえば６４に等しい因数Ｎによって分周される。第２の選択されたモードにおいては、高周波信号の周波数が、たとえば６４．５に等しい因数Ｎ＋Ｍによって分周される。したがって第１のモードでは、各分周期間において、セレクタ・ユニットの増幅ブランチの一方に電力供給され、他方のブランチが電源から遮断される。それに対して、第２の選択されたモードでは、各分周期間において、増幅ブランチに対する電力供給と電源からの遮断が逆転して、あるいは交互に行われる。遮断されたブランチには、通常、ブランチの間の切り替えに先行する所定の時間的期間内に電力供給を行う必要があり、そのことから消費電力の節約が２０〜３０％にしかならない。
【００２４】
本発明に従ったデュアル−モジュラス・プリスケーラ回路のもう１つの利点は、充分に近い分周因数を有することが可能になることであり、その結果、周波数合成器のフェーズ・ロック・ループ内において、高周波信号の周波数を精密に調整することが可能になる。
【００２５】
本発明に従ったデュアル−モジュラス・プリスケーラ回路のさらに別の利点は、制御ユニットがより後方の出力信号、つまり分周器のチェーンの最後から２番目の２分周器の出力信号に対応するクロック信号によって同期してクロックされることである。したがって、このクロック信号は、制御ユニット内の動作をクロックするために中断されることはない。さらに、前記制御ユニットによって生成される制御信号から、擾乱および／または遅延が排除される。各制御信号は、各ブランチの増幅器について、信号内におけるそれぞれの変更がセレクタ・ユニットの選択エレメントによって選択される前に安定化される。
【００２６】
ここで、分周器のチェーン内における２分周器の使用、特に非同期タイプのその使用が、前記高速デュアル−モジュラス・プリスケーラ回路の製造を容易にすることに注意が必要である。
【００２７】
デュアル−モジュラス・プリスケーラ回路の目的、利点ならびに特徴は、以下の図に示された実施態様の説明からより明らかなものとなろう。
【００２８】
【発明の実施の形態】
以下の説明において、デュアル−モジュラス・プリスケーラ回路の、この技術分野の当業者に周知のすべてのコンポーネントについては、詳細な説明を省略する。しかしながら以下の説明には、消費電力の低減を可能にする手段、およびその種の回路における信号の切り替えの間に防止する必要があるすべての問題についての詳細が提供されている。
【００２９】
図１を参照して説明を前述したように、デュアル−モジュラス・プリスケーラ回路は周波数合成器の制御ループ内に使用される。このシンセサイザは、たとえば近距離ワイヤレス通信用の小型ポータブル・デバイスに適した無線周波数送信機および／または受信機に使用することができる。近距離通信用の無線周波数信号の周波数は、０．５ＧＨｚに達し、たとえば４３４ＭＨｚになる。一般にこのシンセサイザは、無線周波数信号の復調動作用の高周波信号を供給するために使用される。シンセサイザは、たとえば小型のバッテリまたはアキュームレータを備える腕時計に適合させることができる。つまり、シンセサイザの動作期間にわたり、デュアル−モジュラス・プリスケーラ回路には、わずかな量の電流しか消費しないことが要求される。
【００３０】
本発明のテーマを構成するデュアル−モジュラス・プリスケーラ回路は、部分的には１９９６年７月７日号に公開されたｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ  ＩＥＥＥ  ｊｏｕｒｎａｌ（集積回路ＩＥＥＥジャーナル）第３１巻、Ｊａｎ  Ｃｒａｉｎｉｎｃｋｘ（ジャン・クライニンクス）およびＭｉｃｈｉｅｌ  Ｓ．Ｊ．Ｓｔｅｙａｅｒｔ（マイケルＳ．Ｊ．ステヤート）両氏による論文に示された回路を基礎とする。したがって、本発明のテーマを構成するデュアル−モジュラス・プリスケーラ回路の特定の等価エレメントの設計詳細については、前記論文を参照することができる。
【００３１】
図２に、デュアル−モジュラス・プリスケーラ回路５の各種エレメントを示す。この回路には、第１の選択されたモードにおいて因数Ｎによる分周を、第２の選択されたモードにおいて因数Ｎ＋Ｍによる分周を行うことが意図されている。好ましくは因数Ｎを２のべき乗である６４に等しく設定し、Ｎ＋Ｍを６４．５に等しく設定する。当然のことではあるが、このほかの分周因数の値を選択することも可能である。セレクタ・ユニットが、たとえば２番目と３番目の２分周器の間に挿入される場合には、分周因数が６４または６５になる。
【００３２】
デュアル−モジュラス・プリスケーラ回路５は、非同期２分周器１０、１２の２つの間に挿入される位相セレクタ・ユニット１１、およびセレクタ・ユニットに接続されて、選択されたモードに応じた制御信号ＣＳをそれに供給する位相制御ユニット１３を備えている。
【００３３】
最初の２分周器１０は、マスタ−スレーブ分周器である。この分周器は、位相セレクタ・ユニット１１に、互いに関して９０°の４つの位相シフトが行われた信号Ｆ２Ｉ、Ｆ２Ｉｂ、Ｆ２Ｑ、およびＦ２Ｑｂを、位相が反対の２つの高周波信号Ｆｓ、Ｆｓｂの関数として供給する。これら２つの高周波信号は、シンセサイザの差動電圧制御発振器（ＶＣＯ）によって供給される。ここで注意が必要であるが、この最初のマスタ−スレーブ分周器は、もっとも高い周波数で動作する唯一のエレメントである。
【００３４】
位相セレクタ・ユニット１１は、より詳細については図３を参照して後述するが、最初のマスタ−スレーブ分周器１０と分周器ユニット１２の最初の２分周器の間に挿入されている。第１の選択されたモードでは、位相セレクタ・ユニット１１内において位相切り替えを生じない。したがって、セレクタ・ユニットが行うことは、４つの位相シフト後の信号のうちの１つを選択し、選択した位相シフト後の信号として同じ周波数の出力信号Ｆ２を供給するだけである。同じ位相シフト後の信号が、各分周周期においてセレクタ・ユニットの出力信号Ｆ２を構成する。この分周周期は、プリスケーラ回路の出力における分周後の周波数信号Ｆｄｉｖの周波数に関して定義される。この第１のモードにおいては、制御ユニットから供給される制御信号ＣＳが時間的に変化しない。
【００３５】
第２の選択されたモードでは、各分周周期の最後にセレクタ・ユニット内において位相切り替えを生じる。セレクタ・ユニット内の位相切り替えは、セレクタ・ユニットの入力において受け取った第１の信号と、９０°の位相遅延のある第２の信号の間の遷移に対応する。したがって、位相セレクタ・ユニット１１は、制御信号ＣＳを受け取るが、そのうちのいくつかは、各分周周期１／Ｆｄｉｖにおいて、位相切り替えのために状態を変化させる。各位相シフト後の信号の間の位相差が９０°であり、セレクタ・ユニットに先行する２分周器が１つだけであることから、したがって分周因数を６４．５に等しくすることが可能になる。本発明においては、セレクタ・ユニットに関連づけされている６つの２分周器が使用され、この種の因数が獲得される。位相切り替え、すなわち各分周周期における、４つの位相シフト後の信号のうちの２つの間の遷移については、特に図５ａを参照して説明する。
【００３６】
位相セレクタ・ユニット１１から出力される出力信号Ｆ２の周波数は、分周器ユニット１２の１６分周器１２ａによって分周される。この１６分周器は、単に、直列に接続された４つの非同期タイプの２分周器である。この１６分周器の出力信号２Ｆｄｉｖは、制御ユニットによって処理される動作をクロックするために、位相制御ユニット１３のクロック信号として使用されることになる。最終的に、分周器ユニット１２の最後の２分周器１２ｂからは、周波数合成器の位相および周波数検出器における比較に必要な分周後の周波数信号Ｆｄｉｖが提供される。
【００３７】
位相セレクタ・ユニットは、特に消費電力を低減するためのこの回路の主要エレメントであり、それについて次に図３を参照して説明する。この位相セレクタ・ユニット１１は、２つの選択ブランチから構成される。これらの増幅ブランチは、それぞれ差動増幅器２１および２２を備えている。各増幅器２１または２２は、最初のマスタ−スレーブ分周器から出力された４つの位相シフト後の信号のうちの２つを受け取る。この分周器の信号が相対的に低い振幅を有していることから、これら２つのブランチ増幅器を使用してその信号の増幅を行わなければならない。
【００３８】
増幅器２１は、たとえば正および負の位相信号Ｆ２ＩおよびＦ２Ｉｂ、つまり２つの第１の反対の位相を持つ信号を受け取り、増幅器２２は、正および負の直交信号Ｆ２ＱおよびＦ２Ｑｂ、つまり２つの第２の反対の位相を持つ信号を受け取る。２つの信号からの一方の選択は、各ブランチ内において、第１の制御信号Ｓ１、Ｓ２を使用して行われる。制御信号Ｓ１は、信号Ｆ２Ｉもしくは信号Ｆ２Ｉｂのいずれか一方の選択を可能にする。制御信号Ｓ１が０の値を有しているとき、増幅器２１によって信号Ｆ２Ｉの増幅ならびに選択が行われ、制御信号Ｓ１が１の値を有しているとき、増幅器２１によって逆の信号Ｆ２Ｉｂの増幅ならびに選択が行われる。同様に、制御信号Ｓ２は、信号Ｆ２Ｑもしくは信号Ｆ２Ｑｂのいずれか一方の選択を可能にする。制御信号Ｓ２が０の値を有しているとき、増幅器２２によって信号Ｆ２Ｑの増幅ならびに選択が行われ、制御信号Ｓ２が１の値を有しているとき、増幅器２２によって逆の信号Ｆ２Ｑｂの増幅ならびに選択が行われる。各増幅器に関する位相シフト後の信号の選択が変更可能なことは明らかであるが、本発明については、それぞれの増幅器について上記のように信号を選択するとが好ましい。
【００３９】
これらの増幅器は、たとえば、それぞれ電流源２５および２７によって電力供給され、その電流値Ｉｐは、このデュアル−モジュラス・プリスケーラ回路の迅速な動作を保証できる充分な大きさを有していなければならない。したがって、プリスケーラ回路の消費電力を低減するために、電源のカット・オフ、すなわちその分周周期において使用されていない一方のブランチの増幅器の電流源を遮断することが推奨される。これを行うために、第１のブランチにおいては、第１のスイッチ２４が電流源２５の端子と増幅器２１の電源用端子の間に接続されている。第２のブランチにおいては、第２のスイッチ２６が電流源２７の端子と増幅器２２の電源用端子の間に接続されている。
【００４０】
スイッチ２４、２６は、位相制御ユニットが生成する第２の制御信号によって制御され、各電流源２５、２７の接続もしくは遮断を行う。第１のブランチにおいては、制御信号Ｃ１が１のとき、スイッチ２４が閉じて電流源２５から増幅器２１への電力供給が可能になり、制御信号Ｃ１が０のとき、スイッチ２４が開いて増幅器２１への電力供給が遮断される。第２のブランチにおいては、制御信号Ｃ２が１のとき、スイッチ２６が閉じて電流源２７から増幅器２２への電力供給が可能になり、制御信号Ｃ２が０のとき、スイッチ２６が開いて増幅器２２への電力供給が遮断される。
【００４１】
すでに前述したように、少なくとも１つの分周周期において使用されない各ブランチが電源から遮断される。第１の選択されたモードでは、各分周周期において２つのスイッチのうちの一方２４または２６が開いたままとなり、他方が閉じたままになる。これにより、セレクタ・ユニットにおける消費電力の約５０％が節約される。第２の選択されたモードでは、理論上、各分周周期の後に２つのスイッチ２４および２６の開と閉の逆転または交代が行われて、それぞれの使用されないブランチが電源から遮断される。しかしながら、続く分周周期において、遮断されているブランチの位相シフト後の信号の１つが選択されるとき、遮断されているブランチのスイッチを、そのブランチの信号の選択に所定時間だけ先行して閉じなければならない。この期間は、分周周期の半分に等しくすることができる。これは、信号を安定化させて、位相切り替えの間の問題を防止するために必要になる。
【００４２】
セレクタ・ユニット内に使用されているスイッチ２４、２６は、ＭＯＳタイプのトランジスタ、たとえばＮＭＯＳとすることができる。各トランジスタのゲートが１のとき、そのトランジスタが導通し、対応する増幅器への電力供給が可能になる。各トランジスタのゲートが０のとき、対応する増幅器への電力供給は行われない。当然のことながら、別のタイプのスイッチを使用することも可能である。同様に、電流源によって各増幅器に電力を供給することに代えて、電圧源を使用することもできる。その場合は、各スイッチを、たとえば電圧源の正の端子と、対応する増幅器の電源端子の間に配置することになる。
【００４３】
位相セレクタ・ユニット１１は、さらにそのユニットの出力に供給されることになる位相シフト後の信号の１つを選択するためのエレメント２３を備えている。この選択エレメントは、たとえばマルチプレクサとすることができる。選択エレメントは、信号ＦＩおよびＦＱをそれぞれのブランチから受け取り、さらに第１の制御信号の一部をなす制御信号Ｓ０を受け取る。この信号Ｓ０によって選択エレメント２３は、出力に供給されることになる信号ＦＩおよびＦＱの一方もしくは他方を選択することが可能になる。
【００４４】
プリスケーラまたは分周カウンタ回路が第２の選択されたモードにあるときの、第１および第２の制御信号の状態を図５ｂに示す。ここで気づかれようが、この図において、選択された位相シフト後の信号の１つを供給することになるブランチを選択する前に、２つの信号Ｃ１およびＣ２がそれぞれ状態１になる。制御信号Ｓ０が０の状態から１の状態に移り、第２のブランチの信号の１つを選択するとき、たとえば分周周期の半分の時間だけ手前において信号Ｃ２を１の状態にすることによって、このブランチに対する電力供給をあらかじめ復帰させなければならない。制御信号Ｓ０が１の状態から０の状態に移り、第１のブランチの信号の１つを選択する場合においても、たとえば分周周期の半分の時間だけ手前において信号Ｃ１を１の状態にすることによって、このブランチに対する電力供給をあらかじめ復帰させなければならない。したがって、使用されていないブランチは、分周周期の半分の時間にわたって電源から遮断される。そのため、この第２のモードにおける電流の節約は、約２０〜３０％の間となる。
【００４５】
次に、図４ａおよび４ｂを参照して、位相制御ユニットの２つの実施態様について説明する。
【００４６】
図４ａに示されている位相制御ユニット１３は、モード信号の状態に応じて制御信号Ｓ０、Ｓ１、Ｓ２、Ｃ１、Ｃ２をセレクタ・ユニットに供給するように構成することができる。この第１の実施形態においては、位相制御ユニット１３がシーケンシャル・ロジック部分および結合ロジック部分を備えている。シーケンシャル・ロジック部分は、３つのフリップフロップ３１、３４、３８を備え、結合ロジック部分は、ロジック・ゲート３２、３３、３５、３６、３７、３９〜４３の配列を備える。ここで注意が必要であるが、シーケンシャル・ロジック部分は、単一のクロック信号２Ｆｄｉｖによって同期してクロックされる。このクロック信号は、最後から２番目の２分周器のチェーンの出力信号である。
【００４７】
モード信号が１の状態のときには、すべてのＤタイプのフリップフロップが、信号２Ｆｄｉｖによって生成される各クロック・ストロークにおいて、入力信号の状態をそれぞれの出力Ｑに伝える。それに対してモード信号が０の状態のときには、信号２Ｆｄｉｖによって生成される各クロック・ストロークにおいて各フリップフロップの出力が変化しない。
【００４８】
フリップフロップ３１の出力Ｑとその入力Ｄの間にはインバータ３２が接続されており、その結果、そのインバータによって出力信号Ｒが反転されて信号Ｒｉｎｖが得られる。つまり、各クロック・ストロークにおいて、信号Ｒの状態が変化する。これは、信号Ｒｉｎｖがハイ状態にあるときロー状態からハイ状態に遷移し、信号Ｒｉｎｖがロー状態にあるときハイ状態からロー状態に遷移する。
【００４９】
ＸＯＲ（エクスクルーシブ・オア）ロジック・ゲート３３は、入力において信号Ｒおよび２番目のフリップフロップ３４からの出力信号Ｑを受け取り、２番目のフリップフロップの入力に信号Ｒ１を出力する。ＡＮＤ（アンド）ロジック・ゲート３５は、入力において信号Ｒおよび２番目のフリップフロップからの出力信号Ｑを受け取り、信号ＲＳ０を出力する。ＸＯＲロジック・ゲート３６は、ロジック・ゲート３５から信号ＲＳ０を３番目のフリップフロップ３８からの出力信号Ｑを受け取り、３番目のフリップフロップの入力に信号Ｒ２を供給する。
【００５０】
制御信号Ｓ０は、２番目のフリップフロップ３４の出力信号Ｑに対応する。制御信号Ｓ１は、ＸＯＲロジック・ゲート３７から得られ、その入力は、信号Ｓ０および３番目のフリップフロップ３８の出力信号Ｑを受け取る。最終的に、制御信号Ｓ２は、３番目のフリップフロップ３８の出力信号Ｑに対応する。
【００５１】
第２の制御信号Ｃ１およびＣ２は、制御信号Ｓ０および最初のフリップフロップ３１の出力信号Ｒを基礎として獲得される。ＯＲ（オア）ロジック・ゲート４１は、信号Ｒと、インバータ４０によって反転された制御信号Ｓ０から得られた信号Ｓ０ｂを加算し、信号ＰＷＲ＿Ｉを供給する。ＯＲロジック・ゲート３９は信号Ｒと制御信号Ｓ０を加算し、信号ＰＷＲ＿Ｑを供給する。
【００５２】
マルチプレクサ４３は信号Ｓ０ｂならびに信号ＰＷＲ＿Ｉを受け取る。モードが１であれば、このマルチプレクサ４３が制御信号Ｃ１として信号ＰＷＲ＿Ｉを供給する。モードが０であれば、このマルチプレクサが制御信号Ｃ１として信号Ｓ０ｂを供給する。
【００５３】
マルチプレクサ４２は信号Ｓ０ならびに信号ＰＷＲ＿Ｑを受け取る。モードが１であれば、このマルチプレクサ４２が制御信号Ｃ２として信号ＰＷＲ＿Ｑを供給する。モードが０であれば、このマルチプレクサ４２が制御信号Ｃ２として信号Ｓ０を供給する。
【００５４】
第２の選択されたモードにおける各制御信号の状態、つまりモード信号が１の状態のときの各制御信号の状態を前述した図５ａに示す。
【００５５】
この制御ユニットが比較的複雑であること、および制御信号を供給するためのフリップフロップならびにロジック・ゲートの数が多いことにも関わらず、電力が節約される。制御ユニットは、各ブランチの増幅器の入力に印加される位相シフト後の信号の１６分の１を下回る周波数を有する信号によって動作する。このユニット１３のフリップフロップならびにロジック・ゲートの低い消費電流は、位相セレクタ・ユニット１１に比べると、デュアル−モジュラス・プリスケーラ回路の消費電力に非常にわずかな影響しか及ぼさない。
【００５６】
図４ｂに示されている位相制御ユニット１３は、モード信号の状態に応じて制御信号Ｃ１、Ｃ２、Ｓ０、Ｓ１、およびＳ２を位相セレクタ・ユニットに供給するように構成することができる。この第２の実施形態においては、位相制御ユニット１３が、図示していないカウンタおよびＲＯＭタイプの不揮発性メモリを備えている。
【００５７】
ＲＯＭメモリは、所定数のメモリ位置を有し、そこに所定の時点における各制御信号の状態を表す５ビットのバイナリ・ワードがストアされている。第２の選択されたモードにおいては、すべてのメモリ位置を、カウンタによって連続的に、循環してアドレスすることができる。つまり、このカウンタは、各クロック・ストロークにおいて、メモリ位置ｍ１からｍ８までの先行するアドレスから、連続する次のアドレスに遷移する。このクロック信号は、分周器のチェーンの最後から２番目の２分周器の出力信号２Ｆｄｉｖによって生成される。したがって制御信号は、各クロック・ストロークにおいて、先行するメモリ位置から続くメモリ位置に遷移することによって状態を変化させる。第１の選択されたモードにおいては、唯一のメモリ位置が選択され、一方のアクティブなブランチが選択された信号を供給している間、他方のブランチが遮断される。たとえば、モードが０であるとき、アドレスｍ１におけるメモリ位置を選択することができる。
【００５８】
このＲＯＭメモリを伴う制御ユニットについては、それがこの技術分野における当業者の一般的な知識の一部をなすことから、これ以上の詳細な説明を省略する。
【００５９】
次に、制御信号の関数として行われる位相セレクタ・ユニット内の位相シフト後の信号の切り替えについて、図５ａを参照して説明する。この図は、セレクタ・ユニットにおけるいくつかの信号を詳細に表したグラフである。各分周周期において、セレクタ・ユニット内に生じる４つの位相切り替えｐ１〜ｐ４が示されている。
【００６０】
グラフにおいては、信号Ｆｓ、Ｆ２Ｉ、Ｆ２Ｉｂ、Ｆ２Ｑ、およびＦ２Ｑｂが概略で正弦波の形で示されている。ここで注意が必要であるが、最初のマスタ−スレーブ分周器が高周波で動作する。それが、矩形パルス信号ではなく正弦波の形の信号を用いるとより有利となる理由である。これは、信号が矩形パルスを有する場合に周波数スペクトルが過剰に広くなることを防止し、それによって最初の分周器の消費電力を抑えることが可能になる。
【００６１】
高周波信号Ｆｓは４３４ＭＨｚ台に達する周波数を有する。最初の２分周器の後は、位相シフト後の信号Ｆ２Ｉ、Ｆ２Ｑ、Ｆ２Ｉｂ、Ｆ２Ｑｂがすべて、信号Ｆｓの周波数を２分周した周波数を有する。信号Ｆ２Ｉを基準にすると、信号Ｆ２Ｑは９０°の位相遅延を有しており、信号Ｆ２Ｉｂは１８０°の位相遅延を有しており、信号Ｆ２Ｑｂは２７０°の位相遅延を有している。つまり各信号Ｆ２Ｉ、Ｆ２Ｑ、Ｆ２Ｉｂ、およびＦ２Ｑｂは、信号Ｆｓの半分の周期Ｔ０だけ互いに位相シフトされていることになる。
【００６２】
信号Ｓ２が０の状態であり、信号Ｓ０およびＳ１が０の状態から１の状態に遷移するとき、セレクタ・ユニット内において、第１の位相切り替えｐ１が信号Ｆ２ＩとＦ２Ｑの間に生じる。したがって、選択された位相シフト後の信号の１つを表さなければならない出力信号Ｆ２は、この位相切り替えに起因して、各分周周期の終了時に半周期Ｔ０だけ長いパルスを有する。
【００６３】
信号Ｓ１が１の状態であり、信号Ｓ０が１の状態から０の状態に遷移し、かつ信号Ｓ２が０の状態から１の状態に遷移するとき、セレクタ・ユニット内において、第２の位相切り替えｐ２が信号Ｆ２ＱとＦ２Ｉｂの間に生じる。この場合においても出力信号Ｆ２は、この位相切り替えに起因して、各分周周期の終了時に信号Ｆｓの半周期分だけ長いパルスを有する。
【００６４】
信号Ｓ２が１の状態であり、信号Ｓ０が０の状態から１の状態に遷移し、かつ信号Ｓ１が１の状態から０の状態に遷移するとき、セレクタ・ユニット内において、第３の位相切り替えｐ３が信号Ｆ２ＩｂとＦ２Ｑｂの間に生じる。この場合においても出力信号Ｆ２は、この位相切り替えに起因して、各分周周期の終了時に信号Ｆｓの半周期分だけ長いパルスを有する。
【００６５】
最後に、信号Ｓ１が０の状態であり、信号Ｓ０およびＳ２が１の状態から０の状態に遷移するとき、第４の位相切り替えｐ４が信号Ｆ２ＱｂとＦ２Ｉの間に生じる。この場合においても出力信号Ｆ２は、この位相切り替えに起因して、各分周周期の終了時に信号Ｆｓの半周期分だけ長いパルスを有する。
【００６６】
このように、各分周周期において信号Ｆ２のパルスを信号Ｆｓの半周期分だけ長くすることによって、このプリスケーラ回路が６４．５による信号Ｆｓの分周を行うことは明らかである。
【００６７】
さらにここでは、周波数が２ＧＨｚを超える高周波信号の周波数の分周が、デュアル−モジュラス・プリスケーラ回路によって可能になることに注意が必要である。しかしながら、信号が比較的低い周波数を有しているとき、位相切り替えの間にある程度の電圧降下の問題を生じる可能性がある。
【００６８】
以上の説明から、当業者であれば、特許請求の範囲によって定義される本発明の範囲から逸脱することなく、多くのプリスケーラ回路の変形を考えることが可能である。
【図面の簡単な説明】
【図１】デュアル−モジュラス・プリスケーラ回路を伴う従来の周波数合成器を示したブロック図である。
【図２】本発明に従ったデュアル−モジュラス・プリスケーラ回路を構成する各種エレメントを略図的に示したブロック図である。
【図３】本発明に従ったデュアル−モジュラス・プリスケーラ回路の位相セレクタ・ユニットのコンポーネントを示したブロック図である。
【図４ａ】本発明に従ったデュアル−モジュラス・プリスケーラ回路に用いられる、複数のフリップフロップならびにロジック・ゲートから構成される制御ユニットの第１の実施形態を示したブロック図である。
【図４ｂ】本発明に従ったデュアル−モジュラス・プリスケーラ回路に用いられる、メモリ位置のアドレッシングのための不揮発性メモリならびにカウンタから構成される制御ユニットの第２の実施形態を示した説明図である。
【図５ａ】制御信号の遷移の関数としてセレクタ・ユニット内において位相シフトが行われる信号の間の切り替えをはじめ、位相シフトが行われた信号の位相切り替えの結果としてもたらされるセレクタ・ユニットからの出力信号を示したグラフである。
【図５ｂ】本発明に従ったデュアル−モジュラス・プリスケーラ回路の位相制御ユニットによって生成される第１および第２の制御信号を示したグラフである。
【符号の説明】
５  デュアル−モジュラス・プリスケーラ回路
１０、１２  非同期２分周器
１１  位相セレクタ・ユニット
１２ａ  １６分周器
１３  位相制御ユニット
２１、２２  差動増幅器
２３  選択エレメント
２４  第１のスイッチ
２５、２７  電流源
２６  第２のスイッチ
３１、３４、３８  フリップフロップ
３２、３３、３５、３６、３７、３９〜４３  ロジック・ゲート
４０  インバータ
４１  ＯＲ（オア）ロジック・ゲート
４２、４３  マルチプレクサ
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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