(57)【特許請求の範囲】
【請求項１】
記憶保持動作が必要な随時書き込み読み出し半導体記憶装置とロジックデバイスとを１チップに混載してなる半導体装置であって、
半導体記憶装置における容量素子の形成層と同一の層に前記容量素子とは分離した状態でロジックデバイス系のアナログ容量素子が形成され、
半導体記憶装置の容量素子の誘電体はＯＮＯ容量膜によって構成され、
ロジックデバイス系のアナログ容量素子の誘電体は下部電極の一部を熱酸化して形成した熱酸化膜によって構成されている半導体装置。
【請求項２】
ロジックデバイス系のアナログ容量素子の下部電極及び上部電極はそれぞれ半導体記憶装置の容量素子のストレージノード及びメモリーセルプレートと同一材料で構成されている請求項１に記載の半導体装置。
【請求項３】
ロジックデバイス系のアナログ容量素子の下部電極及び半導体記憶装置の容量素子のストレージノードならびにロジックデバイス系のアナログ容量素子の上部電極及び半導体記憶装置の容量素子のメモリーセルプレートが多結晶シリコンで構成されている請求項１または２に記載の半導体装置。
【請求項４】
半導体基板に記憶保持動作が必要な随時書き込み読み出し半導体記憶装置のスイッチング素子とロジックデバイス系のロジック素子とを形成する工程と、
前記スイッチング素子及びロジック素子上に第一の絶縁膜を形成する工程と、
前記スイッチング素子に位置対応して前記第一の絶縁膜上にストレージノードを形成するとともに前記ロジック素子に位置対応して前記第一の絶縁膜上に下部電極を形成する工程と、
前記ストレージノード上及び下部電極上に第二の絶縁膜を形成する工程と、
前記下部電極に位置対応する第二の絶縁膜を除去する工程と、
前記ストレージノード上の第二の絶縁膜及び前記第二の絶縁膜の除去により露出した下部電極の一部を酸化して半導体記憶装置の容量素子の誘電体を形成するとともにロジックデバイス系のアナログ容量素子の誘電体を形成する工程と、
前記半導体記憶装置の誘電体上にメモリーセルプレートを形成するとともに前記ロジックデバイス系の誘電体上に上部電極を形成する工程とを含む半導体装置の製造方法。
【請求項５】
半導体基板に記憶保持動作が必要な随時書き込み読み出し半導体記憶装置のスイッチング素子とロジックデバイス系のロジック素子とを形成する工程と、
前記スイッチング素子及びロジック素子上に第一の絶縁膜を形成する工程と、
前記スイッチング素子に位置対応して前記第一の絶縁膜上にストレージノードを形成するとともに前記ロジック素子に位置対応して前記第一の絶縁膜上に下部電極を形成する工程と、
前記ストレージノード上及び下部電極上に第二の絶縁膜を形成する工程と、
前記下部電極に位置対応する第二の絶縁膜を除去する工程と、
前記第二の絶縁膜の除去により露出した下部電極に不純物を注入する工程と、
前記ストレージノード上の第二の絶縁膜及び前記不純物が注入された下部電極の一部を酸化して半導体記憶装置の容量素子の誘電体を形成するとともにロジックデバイス系のアナログ容量素子の誘電体を形成する工程と、
前記半導体記憶装置の誘電体上にメモリーセルプレートを形成するとともに前記ロジックデバイス系の誘電体上に上部電極を形成する工程とを含む半導体装置の製造方法。
【請求項６】
下部電極を多結晶シリコンで形成し、その多結晶シリコンに不純物としてリンまたは砒素を注入する請求項５に記載の半導体装置の製造方法。
【請求項７】
ストレージノード及び下部電極を多結晶シリコンで形成し、第二の絶縁膜をシリコン窒化膜で形成し、メモリーセルプレート及び上部電極を多結晶シリコンで形成する請求項４から請求項６までのいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、記憶保持動作が必要な随時書き込み読み出し半導体記憶装置（以下、ＤＲＡＭと記載する（Dynamic Random Access Memory））と半導体ロジックデバイスとを１チップに搭載したＤＲＡＭ・ロジック混載デバイスとしての半導体装置及びその製造方法に関するものである。この種の半導体装置の好適な適用例として１チップマイコンをあげることができる。
【０００２】
【従来の技術】
従来の一般的なＤＲＡＭ・ロジック混載デバイスの製造方法について図１２〜図１５のプロセスフロー断面図を用いて説明する。
【０００３】
まず、図１２に示すように、ｐ型シリコン基板４００に各々の素子を分離するための厚いフィールド酸化膜４０１（３００〜４００ｎｍ程度）を設ける。シリコン基板４００に、ロジックデバイス系のＮＭＯＳトランジスタ４８１が形成されるｐ型導電体のｐウエル４０２（１×１０17／ｃｍ3 程度）と、ロジックデバイス系のＰＭＯＳトランジスタ４８２が形成されるｎ型導電体のｎウエル４０３（１×１０17／ｃｍ3 程度）と、そのｎウエル４０３内にＤＲＡＭの周辺用ＮＭＯＳトランジスタ４８３及びメモリーセル用ＮＭＯＳトランジスタ４８４が形成されるｐ型導電体のｐウエル４０４（１×１０17／ｃｍ3 程度）とを設ける。その後、薄いゲート酸化膜４０５（７〜１２ｎｍ程度）を形成し、次いでｎ型不純物（５×１０20／ｃｍ3 程度）をドーピングした多結晶シリコン（２００〜３００ｎｍ程度）を堆積し、所望の箇所にフォトリソグラフィー技術及びエッチング技術を用いてゲート電極４０６を加工形成する。その後、ロジックデバイス系のＮＭＯＳトランジスタ４８１のソース・ドレインとなるｎ型不純物拡散層４０７、ロジックデバイス系のＰＭＯＳトランジスタ４８２のソース・ドレインとなるｐ型不純物拡散層４０８、ＤＲＡＭの周辺用ＮＭＯＳトランジスタ４８３のソース・ドレインとなるｎ型不純物拡散層４０９及びＤＲＡＭのメモリーセルＮＭＯＳトランジスタ４８４のソース・ドレインとなるｎ型不純物拡散層４１０を設ける。次に層間絶縁膜として、ボロン（Ｂ）及びリン（Ｐ）を各々数％含有しているＳｉＯ2 膜すなわちＢＰＳＧ膜４１１（５００ｎｍ程度）をＣＶＤ法（Chemical Vapor Deposition）で堆積し、８５０℃程度の熱処理を加えてリフローを行い、その表面を平坦化する。
【０００４】
次に、所望の不純物拡散層４０９，４１０とＤＲＡＭのビットラインとを接続するためのコンタクトホール４２０をＢＰＳＧ膜４１１に対するフォトリソグラフィー技術及びエッチング技術により形成する。その後、タングステン（Ｗ）と多結晶シリコンの合金であるポリサイド膜（約３００ｎｍ）をＣＶＤ法によりウエハ全面に堆積し、フォトリソグラフィー技術及びエッチング技術により、コンタクトホール４２０内にコンタクトを形成するとともに所望の箇所にＤＲＡＭのビットライン４２１を形成する。次に層間絶縁膜として、ＢＰＳＧ膜４２２（５００〜１０００ｎｍ程度）をＣＶＤ法で堆積し、８５０℃程度の熱処理を加えてリフローを行い、その表面を平坦化する。
【０００５】
次に、図１３に示すように、所望の不純物拡散層４１０とＤＲＡＭのストレージノード４３２を接続するためのコンタクトホール４３０をＢＰＳＧ膜４１１，４２２に対するフォトリソグラフィー技術及びエッチング技術により形成する。その後、ｎ型不純物（１×１０20／ｃｍ3 程度）をドーピングした多結晶シリコン（２００〜３００ｎｍ程度）を堆積し、フォトリソグラフィー技術及びエッチング技術により、コンタクトホール４３０内にコンタクト４３１を形成するとともにコンタクト４３１に接続する状態で所望の箇所にＤＲＡＭのストレージノード４３２を形成する。その後、ウエハ全面にＳｉＮ膜４３４（５ｎｍ程度）を形成する。
【０００６】
次に、図１４に示すように、ウエハに対して８００℃〜８５０℃程度の熱酸化を行ってＳｉＮ膜４３４の表層一部を酸化し、ＤＲＡＭの容量素子の誘電体としてのＯＮＯ容量膜４４０を形成する（ＯＮＯ：酸化膜−窒化膜−酸化膜）。その後、ｎ型不純物（１×１０20／ｃｍ3 程度）をドーピングした多結晶シリコン（１００ｎｍ程度）を堆積し、フォトリソグラフィー技術及びエッチング技術により、ＤＲＡＭのメモリーセルプレート４４２を所望の箇所に形成する。これによって、ストレージノード４３２とメモリーセルプレート４４２とでＯＮＯ容量膜４４０をサンドイッチしたＤＲＡＭの容量素子を構成する。その後、ＢＰＳＧ膜４４４（５００〜１０００ｎｍ程度）をＣＶＤ法で堆積し、８５０℃程度の熱処理を加えてリフローを行い、その表面を平坦化する。
【０００７】
次に、図１５に示すように、例えば不純物拡散層４０８，４０９と接続するためにＢＰＳＧ膜４１１，４２２，４４４の所望の箇所に対してフォトリソグラフィー技術及びエッチング技術を用いてコンタクトホール４５０を形成する。その後、コンタクトホール４５０にタングステン（Ｗ）のコンタクト４５２をＣＶＤ技術及びエッチング技術により埋め込む。その後、コンタクト４５２に接続する状態で所望の箇所にＡｌ電極４５１を形成する。
【０００８】
【発明が解決しようとする課題】
近年の半導体装置では、その微細化、高機能化が進むことにより、ＤＲＡＭの容量素子と、ロジックデバイス系の高精度で高耐圧のアナログ容量素子である２層多結晶シリコン間の絶縁膜（誘電体）を用いた容量素子とを１チップに搭載してゆくことが非常に重要になってくる。従来、ＤＲＡＭでは大容量が必要なこと及びメモリー保持特性等の観点より容量密度の高い素子を得るために、ＯＮＯ容量膜等の高比誘電率絶縁膜を用いたり、あるいは容量絶縁膜の薄膜化が行われてきた。そのため、その絶縁破壊電圧は例えば０．３５μｍルール程度で約５〜７Ｖ程度と低くなっている。ＤＲＡＭではメモリーセルプレートに電位を加えているために、例えば電源電圧３．３Ｖ系であると、容量絶縁膜に加わる電圧は約１．０〜２．０Ｖ程度であるために前記の絶縁破壊耐圧でもかまわない。
【０００９】
しかし、一般にロジックデバイス系で要求される高精度なアナログ容量素子であると、周辺機器との関係及び今までの資産を使用したいとの観点より、例えば３．３Ｖ系であるとその絶縁破壊耐圧は素子の信頼性を鑑みて約１０Ｖ以上は必要である（好ましくは約１０〜２０Ｖ程度）。従って、ＤＲＡＭ容量素子の構造を、優れたアナログ特性とともに高耐圧が要求されるロジックデバイス系のアナログ容量素子にそのまま適用することは非常に困難である。
【００１０】
一方、優れたアナログ特性とともに高耐圧が要求されるロジックデバイス系のアナログ容量素子としてはゲート電極を容量素子の上部電極とする２層多結晶シリコン間に熱酸化膜を形成した構造が採用されているが、その容量素子をＤＲＡＭの大容量素子にそのまま適用すれば、その面積が大きくなりすぎるため、適用が非常に困難である。
【００１１】
また、ロジックデバイスのゲート電極を上部電極とする２層多結晶シリコンの半導体容量素子とＤＲＡＭデバイスを作製すると、ＤＲＡＭのストレージノードや配線層と基板とのコンタクトが深くなり、従ってコンタクトホールのアスペクト比（深さ：径）が過剰に大きくなってしまい、今後の微細化にはその加工技術としての課題が大きく、またその製造方法は非常に複雑なものとなり、実用上、製造が不可能である。
【００１２】
以上のような理由により、従来の半導体装置及びその製造方法においては、優れたアナログ特性とともに高耐圧が要求されるロジックデバイス系のアナログ容量素子とＤＲＡＭの容量素子とを同時的に１チップに簡単に搭載することができなかったのである。
【００１３】
【課題を解決するための手段】
この課題を解決するために本発明の半導体装置及びその製造方法においては、半導体記憶装置における容量素子とロジックデバイス系のアナログ容量素子とを互いに分離した状態で同一の層に形成してある。すなわち、１チップ上において、半導体記憶装置が高密度に形成されているとともに、ロジックデバイス系のアナログ容量素子が優れたアナログ特性と高耐圧をもつ状態に形成されている。
【００１４】
【発明の実施の形態】
本発明にかかわる請求項１の半導体装置は、記憶保持動作が必要な随時書き込み読み出し半導体記憶装置とロジックデバイスとを１チップに混載してなる半導体装置であって、半導体記憶装置における容量素子の形成層と同一の層に前記容量素子とは分離した状態でロジックデバイス系のアナログ容量素子が形成され、半導体記憶装置の容量素子の誘電体はＯＮＯ容量膜によって構成され、ロジックデバイス系のアナログ容量素子の誘電体は下部電極の一部を熱酸化して形成した熱酸化膜によって構成されている。高密度に配列した半導体記憶装置と優れたアナログ特性と高耐圧をもつロジックデバイス系のアナログ容量素子とが１チップに混載されている。下部電極の表層一部を熱酸化した熱酸化膜をもってアナログ容量素子の誘電体を構成しており、アナログ容量素子の大面積化を避けている。
【００１５】
本発明にかかわる請求項２の半導体装置は、上記請求項１において、ロジックデバイス系のアナログ容量素子の下部電極及び上部電極はそれぞれ半導体記憶装置の容量素子のストレージノード及びメモリーセルプレートと同一材料で構成されている。アナログ容量素子の下部電極がストレージノードと同時に形成され、アナログ容量素子の上部電極がメモリーセルプレートと同時に形成されており、工程数が少ないことから、製造コストが安くなる。
【００１８】
本発明にかかわる請求項３の半導体装置は、上記請求項１または２において、ロジックデバイス系のアナログ容量素子の下部電極及び半導体記憶装置の容量素子のストレージノードならびにロジックデバイス系のアナログ容量素子の上部電極及び半導体記憶装置の容量素子のメモリーセルプレートが多結晶シリコンで構成されている。下部電極、ストレージノード、上部電極、メモリーセルプレートを多結晶シリコンで構成するときは、チタン、コバルト、ニッケル等のシリサイドで構成する場合に比べて工程数が少なくてすみ、製造コストが安くなる。
【００１９】
本発明にかかわる請求項４の半導体装置の製造方法は、半導体基板に記憶保持動作が必要な随時書き込み読み出し半導体記憶装置のスイッチング素子とロジックデバイス系のロジック素子とを形成する工程と、前記スイッチング素子及びロジック素子上に第一の絶縁膜を形成する工程と、前記スイッチング素子に位置対応して前記第一の絶縁膜上にストレージノードを形成するとともに前記ロジック素子に位置対応して前記第一の絶縁膜上に下部電極を形成する工程と、前記ストレージノード上及び下部電極上に第二の絶縁膜を形成する工程と、前記下部電極に位置対応する第二の絶縁膜を除去する工程と、前記ストレージノード上の第二の絶縁膜及び前記第二の絶縁膜の除去により露出した下部電極の一部を酸化して半導体記憶装置の容量素子の誘電体を形成するとともにロジックデバイス系のアナログ容量素子の誘電体を形成する工程と、前記半導体記憶装置の誘電体上にメモリーセルプレートを形成するとともに前記ロジックデバイス系の誘電体上に上部電極を形成する工程とを含んでいる。高密度記憶の半導体記憶装置と優れたアナログ特性と高耐圧をもつロジックデバイス系のアナログ容量素子とを容易に１チップに混載した状態で作製することが可能となる。
【００２０】
本発明にかかわる請求項５の半導体装置の製造方法は、半導体基板に記憶保持動作が必要な随時書き込み読み出し半導体記憶装置のスイッチング素子とロジックデバイス系のロジック素子とを形成する工程と、前記スイッチング素子及びロジック素子上に第一の絶縁膜を形成する工程と、前記スイッチング素子に位置対応して前記第一の絶縁膜上にストレージノードを形成するとともに前記ロジック素子に位置対応して前記第一の絶縁膜上に下部電極を形成する工程と、前記ストレージノード上及び下部電極上に第二の絶縁膜を形成する工程と、前記下部電極に位置対応する第二の絶縁膜を除去する工程と、前記第二の絶縁膜の除去により露出した下部電極に不純物を注入する工程と、前記ストレージノード上の第二の絶縁膜及び前記不純物が注入された下部電極の一部を酸化して半導体記憶装置の容量素子の誘電体を形成するとともにロジックデバイス系のアナログ容量素子の誘電体を形成する工程と、前記半導体記憶装置の誘電体上にメモリーセルプレートを形成するとともに前記ロジックデバイス系の誘電体上に上部電極を形成する工程とを含んでいる。高密度記録の半導体記憶装置と優れたアナログ特性と高耐圧をもつロジックデバイス系のアナログ容量素子とを容易に１チップに混載できるのはもちろん、下部電極に注入する不純物の量によってアナログ容量素子の容量値を制御するもので、所望の容量値のアナログ容量素子を形成することが可能となる。
【００２１】
本発明にかかわる請求項６の半導体装置の製造方法は、上記請求項５において、下部電極を多結晶シリコンで形成し、その多結晶シリコンに不純物としてリンまたは砒素を注入するものである。多結晶シリコンに対するリンまたは砒素の注入によってアナログ容量素子の誘電体を良好に形成する。
【００２２】
本発明にかかわる請求項７の半導体装置の製造方法は、上記請求項４〜６において、ストレージノード及び下部電極を多結晶シリコンで形成し、第二の絶縁膜をシリコン窒化膜で形成し、メモリーセルプレート及び上部電極を多結晶シリコンで形成するものである。より工程数の少ない状態でかつより品質の良い状態でＤＲＡＭ・ロジック混載デバイスとしての半導体装置を作製することが可能となる。
【００２３】
以下、本発明にかかわるＤＲＡＭ・ロジック混載デバイスとしての半導体装置及びその製造方法の具体的な実施の形態を図面に基づいて詳細に説明する。
【００２４】
〔実施の形態１〕
図１〜図５は本発明の実施の形態１にかかわる半導体装置（ＤＲＡＭ・ロジック混載デバイス）の製造方法の一例を示すプロセスフロー断面図である。図１に示すように、ｐ型シリコン基板１００に各々の素子を分離するための厚いフィールド酸化膜１０１（３００〜４００ｎｍ程度）を設ける。シリコン基板１００に、ロジックデバイス系のＮＭＯＳトランジスタ１８１が形成されるｐ型導電体のｐウエル１０２（１×１０17／ｃｍ3 程度）と、ロジックデバイス系のＰＭＯＳトランジスタ１８２が形成されるｎ型導電体のｎウエル１０３（１×１０17／ｃｍ3 程度）と、そのｎウエル１０３内にＤＲＡＭの周辺用ＮＭＯＳトランジスタ１８３及びメモリーセル用ＮＭＯＳトランジスタ１８４が形成されるｐ型導電体のｐウエル１０４（１×１０17／ｃｍ3 程度）とを設ける。なお、ＮＭＯＳトランジスタ１８１、ＰＭＯＳトランジスタ１８２はロジックデバイス系のロジック素子を構成し、ＮＭＯＳトランジスタ１８３，１８４はＤＲＡＭのスイッチング素子を構成している。その後、薄いゲート酸化膜１０５（７〜１２ｎｍ程度）を形成し、次いでｎ型不純物（５×１０20／ｃｍ3 程度）をドーピングした多結晶シリコン（２００〜３００ｎｍ程度）を堆積し、所望の箇所にフォトリソグラフィー技術及びエッチング技術を用いてゲート電極１０６を加工形成する。その後、ロジックデバイス系のＮＭＯＳトランジスタ１８１のソース・ドレインとなるｎ型不純物拡散層１０７、ロジックデバイス系のＰＭＯＳトランジスタ１８２のソース・ドレインとなるｐ型不純物拡散層１０８、ＤＲＡＭの周辺用ＮＭＯＳトランジスタ１８３のソース・ドレインとなるｎ型不純物拡散層１０９及びＤＲＡＭのメモリーセルＮＭＯＳトランジスタ１８４のソース・ドレインとなるｎ型不純物拡散層１１０を設ける。次に、層間絶縁膜として、ボロン（Ｂ）及びリン（Ｐ）を各々数％含有しているＳｉＯ2 膜すなわちＢＰＳＧ膜１１１（５００ｎｍ程度）をＣＶＤ法で堆積し、８５０℃程度の熱処理を加えてリフローを行い、その表面を平坦化する。
【００２５】
次に、所望の不純物拡散層１０９，１１０とＤＲＡＭのビットラインとを接続するためのコンタクトホール１２０をＢＰＳＧ膜１１１に対するフォトリソグラフィー技術及びエッチング技術により形成する。その後、タングステン（Ｗ）と多結晶シリコンの合金であるポリサイド膜（約３００ｎｍ）をＣＶＤ法によりウエハ全面に堆積し、フォトリソグラフィー技術及びエッチング技術により、コンタクトホール１２０内にコンタクトを形成するとともに所望の箇所にＤＲＡＭのビットライン１２１を形成する。次に、層間絶縁膜として、ＢＰＳＧ膜１２２（５００〜１０００ｎｍ程度）をＣＶＤ法で堆積し、８５０℃程度の熱処理を加えてリフローを行い、その表面を平坦化する。
【００２６】
次に、図２に示すように、ＤＲＡＭのメモリーセル用ＮＭＯＳトランジスタ１８４の不純物拡散層１１０とＤＲＡＭのストレージノード１３２を接続するためのコンタクトホール１３０をＢＰＳＧ膜１１１，１２２に対するフォトリソグラフィー技術及びエッチング技術により形成する。その後、ｎ型不純物（１×１０20／ｃｍ3 程度）をドーピングした多結晶シリコン（２００〜３００ｎｍ程度）を堆積し、フォトリソグラフィー技術及びエッチング技術により、不純物拡散層１１０に接続する状態でコンタクトホール１３０内にコンタクト１３１を形成するとともにコンタクト１３１に接続する状態で所望の箇所にＤＲＡＭのストレージノード１３２を形成し、さらにこの点が本発明の特徴の一つであるが、ロジックデバイス系の２層多結晶シリコンで形成することとなるアナログ容量素子の下部電極１３３を前記のｎ型不純物をドーピングした多結晶シリコンによってストレージノード１３２と同時に同一層に形成する。アナログ容量素子の下部電極１３３はストレージノード１３２とは電気的に切り離して形成する。その後、ウエハ全面にＳｉＮ膜１３４（５ｎｍ程度）を形成する。
【００２７】
次に、図３に示すように、そしてこの工程が本発明の特徴の一つであるが、２層多結晶シリコンで形成することとなるアナログ容量素子の下部電極１３３の上部のＳｉＮ膜１３４をフォトリソグラフィー技術及びエッチング技術により除去する（符号の１９０がＳｉＮ膜除去箇所を示す）。
【００２８】
次に、図４に示すように、そしてこの工程が本発明の特徴の一つであるが、ウエハに対して８００℃〜８５０℃程度の熱酸化を行って、ＳｉＮ膜１３４及び２層多結晶シリコンで形成することとなるアナログ容量素子の下部電極１３３の表面一部を酸化する。こうすることにより、ＤＲＡＭの容量素子の誘電体としてのＯＮＯ容量膜１４０（ＯＮＯ：酸化膜−窒化膜−酸化膜）及び２層多結晶シリコンで形成することとなるアナログ容量素子の誘電体としての熱酸化膜１４１を形成する。ここで注意すべきことは、ＤＲＡＭの容量素子の誘電体としてのＯＮＯ容量膜１４０はＳｉＮ膜１３４の熱酸化によって形成されるのに対して、同一工程ではあっても、ロジックデバイス系のアナログ容量素子の誘電体としての熱酸化膜１４１はｎ型不純物（１×１０20／ｃｍ3 程度）をドーピングした多結晶シリコン（２００〜３００ｎｍ程度）よりなる下部電極１３３の表面一部の熱酸化によって形成されるということである。その後、ｎ型不純物（１×１０20／ｃｍ3 程度）をドーピングした多結晶シリコン（１００ｎｍ程度）を堆積し、フォトリソグラフィー技術及びエッチング技術により、ＤＲＡＭのメモリーセルプレート１４２をストレージノード１３２の上方及びその周辺の箇所に形成するとともに、そしてこの工程が本発明の特徴の一つであるが、２層多結晶シリコンで形成するアナログ容量素子の上部電極１４３を下部電極１３３の上方の箇所に形成する。これによって、ストレージノード１３２とメモリーセルプレート１４２とでＯＮＯ容量膜１４０をサンドイッチしたＤＲＡＭの容量素子を構成するとともに、同一の層において下部電極１３３と上部電極１４３とで熱酸化膜１４１をサンドイッチしたロジックデバイス系のアナログ容量素子を構成する。その後、ＢＰＳＧ膜１４４（５００〜１０００ｎｍ程度）をＣＶＤ法で堆積し、８５０℃程度の熱処理を加えてリフローを行い、その表面を平坦化する。
【００２９】
次に、図５に示すように、例えば不純物拡散層１０８，１０９と接続するためにＢＰＳＧ膜１１１，１２２，１４４の所望の箇所に対してフォトリソグラフィー技術及びエッチング技術を用いてコンタクトホール１５０を形成する。その後、コンタクトホール１５０にタングステン（Ｗ）のコンタクト１５２をＣＶＤ技術及びエッチング技術により埋め込む。その後、コンタクト１５２に接続する状態で所望の箇所にＡｌ電極１５１を形成する。
【００３０】
以上のように、ＤＲＡＭの容量素子としては、ストレージノード１３２とメモリーセルプレート１４２との間の容量のための絶縁膜（誘電体）としてＳｉＮ膜１３４を熱酸化した高比誘電率のＯＮＯ容量膜１４０を用いているのに対して、同時に同層に形成されるロジックデバイス系のアナログ容量素子としては、ｎ型不純物をドーピングした多結晶シリコンよりなる下部電極１３３と同じくｎ型不純物をドーピングした多結晶シリコンよりなる上部電極１４３との間の容量のための絶縁膜（誘電体）として前記下部電極１３３の表面一部を熱酸化した熱酸化膜１４１を用いている。その結果として、ＤＲＡＭのＯＮＯ容量膜１４０を用いた容量素子としては、容量密度の高い０．３５μｍルール程度で電源電圧３．３Ｖ系でその絶縁破壊耐圧が約５〜７Ｖ程度のものを形成しているのに対して、ロジックデバイス系のｎ型不純物ドープ多結晶シリコンの熱酸化膜１４１を用いたアナログ容量素子としては、電源電圧３．３Ｖ系で絶縁破壊耐圧が約１０〜２０Ｖ程度の高耐圧でアナログ特性に優れたものを形成することができる。すなわち、ＤＲＡＭの容量素子としては微細で高密度を実現することができながら、ロジックデバイス系のアナログ容量素子としては同様に微細で高耐圧・良アナログ特性を実現することができ、しかもこれが最も重要なことであるが、そのようなＤＲＡＭの容量素子とロジックデバイス系のアナログ容量素子とを複雑な工程を要することなく同時的にかつ簡単な若干の処理を加えるだけで容易に実現することができる画期的な構成となっており、高密度かつ高精度のＤＲＡＭ・ロジック混載デバイスを実用化する上で極めて優れたものである。
【００３１】
なお、本実施の形態１ではｐ型シリコン基板を使用した例で説明したが、これに代えてｎ型シリコン基板を用いてもよい。また、素子分離としては厚いフィールド酸化膜によるいわゆるＬＯＣＯＳ分離（Local Oxidation of Silicon）であったが、シリコン基板をエッチングして形成するトレンチ分離でもかまわない。また、ＤＲＡＭ・ロジック混載デバイスを作製するときにトリプルウエル構造での作製例を示したが、ツインウエルでもかまわない。また、ＤＲＡＭの周辺用ＮＭＯＳトランジスタ１８３とメモリーセル用ＮＭＯＳトランジスタ１８４とを別々に有する例で説明したが、どちらか一方のＮＭＯＳトランジスタでもう一方を代用してもよい。また、ＤＲＡＭの容量絶縁膜（誘電体）としてＯＮＯ容量膜を用いる例を示したが、他の高比誘電率絶縁膜でもよい。また、ＢＰＳＧ膜の平坦化方法を熱処理で行う方法を示したが、ＣＭＰ研磨技術（Chemical MechanicalPolishing ；化学機械研磨）による平坦化でもよい。また、ＯＮＯ等の容量素子を形成する前にその容量素子の下層にビットラインを作成する例を示したが、容量素子の上層にビットラインを作成してもかまわない。また、ビットラインとしてタングステンと多結晶シリコンで形成するポリサイド膜を使用した例を説明したが、Ａｌ合金でもよい。また、ストレージノード１３２をｎ型不純物ドープ多結晶シリコンで形成する例を示したがノンドープ多結晶シリコンでもよい。特に、ストレージノード１３２及び下部電極１３３や、メモリーセルプレート１４２及び上部電極１４３をｎ型不純物をドーピングした多結晶シリコンで形成したが、これに代えて多結晶シリコン上にチタンやコバルトやニッケルを堆積し、加熱によって反応させたシリサイドで形成してもよい。もっとも、多結晶シリコンを用いると、工程数が少なく、効率的な製造が可能である。
【００３２】
〔実施の形態２〕
以下、本発明の実施の形態２にかかわる半導体装置及びその製造方法について図面を参照しながら説明する。図６〜図１０は実施の形態２にかかわる半導体装置（ＤＲＡＭ・ロジック混載デバイス）の製造方法の一例を示すプロセスフロー断面図である。図６に示すように、ｐ型シリコン基板２００に各々の素子を分離するための厚いフィールド酸化膜２０１（３００〜４００ｎｍ程度）を設ける。シリコン基板２００に、ロジックデバイス系のＮＭＯＳトランジスタ２８１が形成されるｐ型導電体のｐウエル２０２（１×１０17／ｃｍ3 程度）と、ロジックデバイス系のＰＭＯＳトランジスタ２８２が形成されるｎ型導電体のｎウエル２０３（１×１０17／ｃｍ3 程度）と、そのｎウエル２０３内にＤＲＡＭの周辺用ＮＭＯＳトランジスタ２８３及びメモリーセル用ＮＭＯＳトランジスタ２８４が形成されるｐ型導電体のｐウエル２０４（１×１０17／ｃｍ3 程度）とを設ける。なお、ＮＭＯＳトランジスタ２８１、ＰＭＯＳトランジスタ２８２はロジックデバイス系のロジック素子を構成し、ＮＭＯＳトランジスタ２８３，２８４はＤＲＡＭのスイッチング素子を構成している。その後、薄いゲート酸化膜２０５（７〜１２ｎｍ程度）を形成し、次いでｎ型不純物（５×１０20／ｃｍ3 程度）をドーピングした多結晶シリコン（２００〜３００ｎｍ程度）を堆積し、所望の箇所にフォトリソグラフィー技術及びエッチング技術を用いてゲート電極２０６を加工形成する。その後、ロジックデバイス系のＮＭＯＳトランジスタ２８１のソース・ドレインとなるｎ型不純物拡散層２０７、ロジックデバイス系のＰＭＯＳトランジスタ２８２のソース・ドレインとなるｐ型不純物拡散層２０８、ＤＲＡＭの周辺用ＮＭＯＳトランジスタ２８３のソース・ドレインとなるｎ型不純物拡散層２０９及びＤＲＡＭのメモリーセルＮＭＯＳトランジスタ２８４のソース・ドレインとなるｎ型不純物拡散層２１０を設ける。次に、層間絶縁膜として、ボロン（Ｂ）及びリン（Ｐ）を各々数％含有しているＳｉＯ2 膜すなわちＢＰＳＧ膜２１１（５００ｎｍ程度）をＣＶＤ法で堆積し、８５０℃程度の熱処理を加えてリフローを行い、その表面を平坦化する。
【００３３】
次に、所望の不純物拡散層２０９，２１０とＤＲＡＭのビットラインとを接続するためのコンタクトホール２２０をＢＰＳＧ膜２１１に対するフォトリソグラフィー技術及びエッチング技術により形成する。その後、タングステン（Ｗ）と多結晶シリコンの合金であるポリサイド膜（約３００ｎｍ）をＣＶＤ法によりウエハ全面に堆積し、フォトリソグラフィー技術及びエッチング技術により、コンタクトホール２２０内にコンタクトを形成するとともに所望の箇所にＤＲＡＭのビットライン２２１を形成する。次に、層間絶縁膜として、ＢＰＳＧ膜２２２（５００〜１０００ｎｍ程度）をＣＶＤ法で堆積し、８５０℃程度の熱処理を加えてリフローを行い、その表面を平坦化する。以上、図６については実施の形態１の場合の図１と同様である。
【００３４】
次に、図７に示すように、ＤＲＡＭのメモリーセル用ＮＭＯＳトランジスタ２８４の不純物拡散層２１０とＤＲＡＭのストレージノード２３２を接続するためのコンタクトホール２３０をＢＰＳＧ膜２１１，２２２に対するフォトリソグラフィー技術及びエッチング技術により形成する。その後、ｎ型不純物（１×１０20／ｃｍ3 程度）をドーピングした多結晶シリコン（２００〜３００ｎｍ程度）を堆積し、フォトリソグラフィー技術及びエッチング技術により、不純物拡散層２１０に接続する状態でコンタクトホール２３０内にコンタクト２３１を形成するとともにコンタクト２３１に接続する状態で所望の箇所にＤＲＡＭのストレージノード２３２を形成し、さらに実施の形態１の場合と同様に、ロジックデバイス系の２層多結晶シリコンで形成することとなるアナログ容量素子の下部電極２３３を前記のｎ型不純物をドーピングした多結晶シリコンによってストレージノード２３２と同時に同一層に形成する。アナログ容量素子の下部電極２３３はストレージノード２３２とは電気的に切り離して形成する。その後、ウエハ全面にＳｉＮ膜２３４（５ｎｍ程度）を形成する。
【００３５】
次に、図８に示すように、そしてこの工程が本発明の特徴の一つであるが、フォトリソグラフィー技術を用いて２層多結晶シリコンで形成することとなるアナログ容量素子の下部電極２３３以外のところにレジスト２９９を塗布する。そして、実施の形態１の場合と同様に、２層多結晶シリコンで形成することとなるアナログ容量素子の下部電極２３３の上部のＳｉＮ膜２３４をエッチング技術を用いて除去する（符号の２９０がＳｉＮ膜除去箇所を示す）。その後、この工程が本発明の特徴の一つであるが、イオン注入技術を用いて２層多結晶シリコンで形成することとなる容量素子の下部電極２３３にリン（Ｐ）を５０ｋｅＶ、１．５×１０16／ｃｍ2 程度の状態で注入し、下部電極２３３における多結晶シリコンの不純物濃度を不純物（Ｐ）のドーピングによって変化させる。
【００３６】
次に、図９に示すように、レジスト２９９を除去した後、実施の形態１の場合と同様に、ウエハに対して８００℃〜８５０℃程度の熱酸化を行って、ＳｉＮ膜２３４及び２層多結晶シリコンで形成することとなるアナログ容量素子の下部電極２３３の表面一部を酸化する。こうすることにより、ＤＲＡＭの容量素子の誘電体としてのＯＮＯ容量膜２４０及び２層多結晶シリコンで形成することとなるアナログ容量素子の誘電体としての熱酸化膜２４１を形成する。ここで注意すべきことは、ＤＲＡＭの容量素子の誘電体としてのＯＮＯ容量膜２４０はＳｉＮ膜２３４の熱酸化によって形成されるのに対して、同一工程ではあっても、ロジックデバイス系のアナログ容量素子の誘電体としての熱酸化膜２４１はｎ型不純物（１×１０20／ｃｍ3 程度）をドーピングした多結晶シリコン（２００〜３００ｎｍ程度）よりなる下部電極２３３の表面一部の熱酸化によって形成されるということである。その後、ｎ型不純物（１×１０20／ｃｍ3 程度）をドーピングした多結晶シリコン（１００ｎｍ程度）を堆積し、フォトリソグラフィー技術及びエッチング技術により、ＤＲＡＭのメモリーセルプレート２４２をストレージノード２３２の上方及びその周辺の箇所に形成するとともに、実施の形態１の場合と同様に、２層多結晶シリコンで形成するアナログ容量素子の上部電極２４３を下部電極２３３の上方の箇所に形成する。これによって、ストレージノード２３２とメモリーセルプレート２４２とでＯＮＯ容量膜２４０をサンドイッチしたＤＲＡＭの容量素子を構成するとともに、同一の層において下部電極２３３と上部電極２４３とで熱酸化膜２４１をサンドイッチしたロジックデバイス系のアナログ容量素子を構成する。その後、ＢＰＳＧ膜２４４（５００〜１０００ｎｍ程度）をＣＶＤ法で堆積し、８５０℃程度の熱処理を加えてリフローを行い、その表面を平坦化する。
【００３７】
次に、図１０に示すように、例えば不純物拡散層２０８，２０９と接続するためにＢＰＳＧ膜２１１，２２２，２４４の所望の箇所に対してフォトリソグラフィー技術及びエッチング技術を用いてコンタクトホール２５０を形成する。その後、コンタクトホール２５０にタングステン（Ｗ）のコンタクト２５２をＣＶＤ技術及びエッチング技術により埋め込む。その後、コンタクト２５２に接続する状態で所望の箇所にＡｌ電極２５１を形成する。
【００３８】
以上のように、実施の形態１の場合と同様に、ＤＲＡＭの容量素子としては、ストレージノード２３２とメモリーセルプレート２４２との間の容量のための絶縁膜（誘電体）としてＳｉＮ膜２３４を熱酸化した高比誘電率のＯＮＯ容量膜２４０を用いているのに対して、同時に同層に形成されるロジックデバイス系のアナログ容量素子としては、ｎ型不純物をドーピングした多結晶シリコンよりなる下部電極２３３と同じくｎ型不純物をドーピングした多結晶シリコンよりなる上部電極２４３との間の容量のための絶縁膜（誘電体）として前記下部電極２３３の表面一部を熱酸化した熱酸化膜２４１を用いている。その結果として、ＤＲＡＭのＯＮＯ容量膜２４０を用いた容量素子としては、容量密度の高い０．３５μｍルール程度で電源電圧３．３Ｖ系でその絶縁破壊耐圧が約５〜７Ｖ程度のものを形成しているのに対して、ロジックデバイス系のｎ型不純物ドープ多結晶シリコンの熱酸化膜２４１を用いたアナログ容量素子としては、電源電圧３．３Ｖ系で絶縁破壊耐圧が約１０〜２０Ｖ程度の高耐圧でアナログ特性に優れたものを形成することができる。すなわち、ＤＲＡＭの容量素子としては微細で高密度を実現することができながら、ロジックデバイス系のアナログ容量素子としては同様に微細で高耐圧・良アナログ特性を実現することができ、しかもこれが最も重要なことであるが、そのようなＤＲＡＭの容量素子とロジックデバイス系のアナログ容量素子とを複雑な工程を要することなく同時的にかつ簡単な若干の処理を加えるだけで容易に実現することができる画期的な構成となっており、高密度かつ高精度のＤＲＡＭ・ロジック混載デバイスを実用化する上で極めて優れたものである。
【００３９】
以上の利点に加えて、本実施の形態２においては次のような利点がある。すなわち、ロジックデバイス系の２層多結晶シリコン間容量素子は、そのｎ型不純物ドープ多結晶シリコンからなる下部電極２３３の不純物の濃度の調整すなわちＰのイオン注入に基づく不純物注入量の調整により酸化膜厚を制御することができる。これは、下部電極２３３に注入した不純物が多いほどその後の酸化工程による増速酸化が進むことによって、注入量が多いほど酸化膜厚が厚くなる原理を利用している。図１１に不純物の注入量に対する容量値を示す。注入量を増加させることにより酸化膜厚を増加させ、その結果として２層多結晶シリコン間容量素子の容量値を減少させるように制御することができる。このことにより、所望の容量値を有する容量素子を簡単に形成することができるのである。なお、図１１における「×１Ｅ１６」は「×１０16」のことであり、「arb.unit」は相対値を表す。
【００４０】
なお、本実施の形態２ではｐ型シリコン基板を使用した例で説明したが、これに代えてｎ型シリコン基板を用いてもよい。また、素子分離としては厚いフィールド酸化膜によるＬＯＣＯＳ分離であったが、シリコン基板をエッチングして形成するトレンチ分離でもかまわない。また、ＤＲＡＭ・ロジック混載デバイスを作製するときにトリプルウエル構造での作製例を示したが、ツインウエルでもかまわない。また、ＤＲＡＭの周辺用ＮＭＯＳトランジスタ２８３とメモリーセル用ＮＭＯＳトランジスタ２８４とを別々に有する例で説明したが、どちらか一方のＮＭＯＳトランジスタでもう一方を代用してもよい。また、ＤＲＡＭの容量絶縁膜（誘電体）としてＯＮＯ容量膜を用いる例を示したが、他の高比誘電率絶縁膜でもよい。また、ＢＰＳＧ膜の平坦化方法を熱処理を行う方法を示したが、ＣＭＰ研磨技術による平坦化でもよい。また、ＯＮＯ等の容量素子を形成する前にその容量素子の下層にビットラインを作成する例を示したが、容量素子の上層にビットラインを作成してもかまわない。また、ビットラインとしてタングステンと多結晶シリコンで形成するポリサイド膜を使用した例を説明したが、Ａｌ合金でもよい。また、ストレージノード２３２をｎ型不純物ドープ多結晶シリコンで形成する例を示したがノンドープ多結晶シリコンでもよい。特に、ストレージノード２３２及び下部電極２３３や、メモリーセルプレート２４２及び上部電極２４３をｎ型不純物をドーピングした多結晶シリコンで形成したが、これに代えて多結晶シリコン上にチタンやコバルトやニッケルを堆積し、加熱によって反応させたシリサイドで形成してもよい。もっとも、多結晶シリコンを用いると、工程数が少なく、効率的な製造が可能である。また、アナログ容量素子の下部電極２３３へのイオン注入による不純物注入工程をＳｉＮ膜を除去してから実施した例を示したが、イオン注入は、ＳｉＮ膜を除去する前でもよく、またＳｉＮ膜堆積前でもよい。また、アナログ容量素子の下部電極２３３への不純物注入においてリン（Ｐ）を用いたが、これに代えて砒素（Ａｓ）を用いてもよく、広くはｎ型の不純物であればよい。
【００４１】
【発明の効果】
記憶保持動作が必要な随時書き込み読み出し半導体記憶装置とロジックデバイスとを１チップに混載してなる半導体装置についての本発明によれば、高密度記憶できる半導体記憶装置と優れたアナログ特性と高耐圧をもつロジックデバイス系のアナログ容量素子とを１チップに混載することができる。また、アナログ容量素子の容量値を所望の値に制御することが可能となっている。
【００４２】
また、記憶保持動作が必要な随時書き込み読み出し半導体記憶装置とロジックデバイスとを１チップに混載してなる半導体装置の製造方法についての本発明によれば、高密度記憶できる半導体記憶装置と優れたアナログ特性と高耐圧をもつロジックデバイス系のアナログ容量素子とを１チップに混載したＤＲＡＭ・ロジック混載デバイスを容易に作製することができる。また、不純物のドーピング量の調整によりアナログ容量素子の容量値を任意に制御することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１にかかわるＤＲＡＭ・ロジック混載デバイスとしての半導体装置のプロセスフロー断面図
【図２】  実施の形態１の半導体装置のプロセスフロー断面図（図１の続き）
【図３】  実施の形態１の半導体装置のプロセスフロー断面図（図２の続き）
【図４】  実施の形態１の半導体装置のプロセスフロー断面図（図３の続き）
【図５】  実施の形態１の半導体装置のプロセスフロー断面図（図４の続き）
【図６】  本発明の実施の形態２にかかわるＤＲＡＭ・ロジック混載デバイスとしての半導体装置のプロセスフロー断面図
【図７】  実施の形態２の半導体装置のプロセスフロー断面図（図６の続き）
【図８】  実施の形態２の半導体装置のプロセスフロー断面図（図７の続き）
【図９】  実施の形態２の半導体装置のプロセスフロー断面図（図８の続き）
【図１０】  実施の形態２の半導体装置のプロセスフロー断面図（図９の続き）
【図１１】  実施の形態２の場合の下部電極へのリン注入量に対する容量素子の容量値を示す図
【図１２】  従来の半導体装置のプロセスフロー断面図
【図１３】  従来の半導体装置のプロセスフロー断面図（図１２の続き）
【図１４】  従来の半導体装置のプロセスフロー断面図（図１３の続き）
【図１５】  従来の半導体装置のプロセスフロー断面図（図１４の続き）
【符号の説明】
１００，２００，４００……ｐ型シリコン基板
１０１，２０１，４０１……フィールド酸化膜
１０２，２０２，４０２……ｐウエル
１０３，２０３，４０３……ｎウエル
１０４，２０４，４０４……ｐウエル
１０５，２０５，４０５……ゲート酸化膜
１０６，２０６，４０６……ゲート電極
１０７，２０７，４０７……ｎ型不純物拡散層
１０８，２０８，４０８……ｐ型不純物拡散層
１０９，２０９，４０９……ｎ型不純物拡散層
１１０，２１０，４１０……ｎ型不純物拡散層
１１１，２１１，４１１……ＢＰＳＧ膜
１８１，２８１，４８１……ロジックデバイス系のＮＭＯＳトランジスタ
１８２，２８２，４８２……ロジックデバイス系のＰＭＯＳトランジスタ
１８３，２８３，４８３……ＤＲＡＭ周辺用ＮＭＯＳトランジスタ
１８４，２８４，４８４……ＤＲＡＭメモリーセル用ＮＭＯＳトランジスタ
１２０，２２０，４２０……コンタクトホール
１２１，２２１，４２１……ポリサイド膜よりなるビットライン
１２２，２２２，４２２……ＢＰＳＧ膜
１３０，２３０，４３０……コンタクトホール
１３１，２３１，４３１……多結晶シリコン
１３２，２３２，４３２……ＤＲＡＭのストレージノード
１３３，２３３……アナログ容量素子の下部電極
１３４，２３４，４３４……ＳｉＮ膜
１９０，２９０……ＳｉＮ膜除去箇所
１４０，２４０，４４０……ＯＮＯ容量膜
１４１，２４１……酸化膜
１４２，２４２，４４２……ＤＲＡＭのメモリーセルプレート
１４３，２４３……アナログ容量素子の上部電極
１４４，２４４，４４４……ＢＰＳＧ膜
１５０，２５０，４５０……コンタクトホール
１５１，２５１，４５１……Ａｌ電極
１５２，２５２，４５２……タングステンのコンタクト
２９９……レジスト
【図１】
0004052729.tif 000002
【図２】
0004052729.tif 000003
【図３】
0004052729.tif 000004
【図４】
0004052729.tif 000005
【図５】
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【図６】
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【図７】
0004052729.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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