(57)【特許請求の範囲】
【請求項１】
メインメモリセルアレイと冗長性メモリセルを有する半導体メモリにおいて、
アドレス情報の記憶のための複数のヒューズが設けられており、該複数のヒューズの各々は、前記メインメモリセルアレイ中の少なくとも１つの欠陥セルのアドレスビットに応じて開状態又は閉状態におかれるものであり、
前記ヒューズ内に記憶されているアドレス情報を前記半導体メモリ作動中に記憶するための複数のラッチが設けられており、該複数のラッチは、前記メインメモリ内の欠陥セルに対する代用としての前記冗長性メモリセルへのデータの記憶を促進するためのものであり、
さらにシリアル転送回路が設けられており、該シリアル転送回路は、前記ヒューズから前記ラッチ方向に前記アドレス情報の少なくともいくつかをシリアルに転送するために作動するものであり、
さらに前記シリアル転送回路には、ヒューズバンクに隣接した第１のシフトレジスタと、フーズラッチに隣接した第２のシフトレジスタと、タイミング・コントロール論理回路が含まれており、該タイミング・コントロール論理回路は、前記ヒューズから対応するラッチへの前記アドレス情報の転送の同期化のために前記各シフトレジスタに接続されていることを特徴とする半導体メモリ。
【請求項２】
前記半導体メモリは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）である、請求項１記載の半導体メモリ。
【請求項３】
前記半導体メモリは、リードフレームオンチップパッケージング技法を用いてパッケージングされており、さらにその中で連続的なＬＯＣテープが前記メモリの横断方向で延在している、請求項１記載の半導体メモリ。
【請求項４】
少なくとも第１と第２のメインメモリセルアレイが含まれており、前記ヒューズラッチは、前記第１と第２のメインメモリセルアレイの間に設けられており、前記ヒューズは前記半導体メモリの領域内で前記ヒューズラッチから間隔をおいて設けられており、前記ＬＯＣテープは、前記第１のメモリセルアレイから前記ヒューズラッチを横断して前記第２のメモリセルアレイの方向に連続的に延在している、請求項３記載の半導体メモリ。
【請求項５】
前記ヒューズとヒューズラッチとの間でｎ個の複数のバスラインによってパラレルにデータの転送が行われている、請求項１記載の半導体メモリ。
【請求項６】
前記ｎは、４〜１０の範囲にある、請求項５記載の半導体メモリ。
【請求項７】
前記ヒューズと少なくとも１つのバスラインの間に接続される複数のスイッチがさらに含まれており、該複数のスイッチは、前記バスライン上のヒューズデータのシリアル転送のために前記第１のレジスタによってシーケンシャルに閉じられるものであり、前記複数のラッチは前記少なくとも１つのバスラインと前記第２のシフトレジスタに接続されるものであり、前記第２のシフトレジスタは、前記少なくとも１つのバスラインから前記ラッチへのヒューズデータのシーケンシャルな転送のために、前記ラッチのラッチセット入力側をシーケンシャルに活動させるものである、請求項１記載の半導体メモリ。
【請求項８】
前記第１及び第２のシフトレジスタは、リングシフトレジスタであり、これらによって前記ヒューズラッチのシーケンシャルなリフレッシュが促進される、請求項１記載の半導体メモリ。
【請求項９】
前記ヒューズは、欠陥セルを含んだ前記メインメモリセルアレイの列のアドレスを記憶する、請求項１記載の半導体メモリ。
【請求項１０】
前記ヒューズは、欠陥セルを含んだ前記メインメモリセルアレイの行のアドレスを記憶する、請求項１記載の半導体メモリ。
【請求項１１】
前記メインメモリセルアレイと前記冗長性メモリセルは、共通のメモリブロックの各部分であり、前記冗長性メモリセルは、前記メモリブロックの個々の列と行を含んでいる、請求項１記載の半導体メモリ。
【請求項１２】
入力されたアドレスが前記ヒューズによって記憶されたアドレスに相応する場合に前記冗長性メモリの列及び行をイネーブルするために前記メモリブロックと前記ヒューズラッチに隣接してヒューズデコーダ回路が設けられている、請求項１１記載の半導体メモリ。
【請求項１３】
複数のメモリブロックを有し、該複数のメモリブロックの各々がメインメモリセルアレイと冗長性メモリセルとを含んでいる、ランダムアクセスメモリ（ＲＡＭ）において、
複数のヒューズバンクが設けられており、該複数のヒューズバンクは前記メモリブロックの１つと関係し、さらにアドレス情報を記憶するための複数のヒューズを含んでおり、該複数のヒューズの各々は、前記メインメモリセルアレイ内の少なくとも１つの欠陥セルのアドレスビットに応じて開状態又は平常対におかれるものであり、
複数のヒューズラッチセクションが設けられており、該複数のヒューズラッチセクションの各々には、前記メインメモリ内の欠陥セルに対する代用としての前記冗長性メモリセル内へのデータの記憶を促進するために、前記ＲＡＭの作動中に前記ヒューズバンクの１つに記憶されたアドレス情報を記憶する複数のヒューズラッチが含まれており、
少なくとも１つの第１のシフトレジスタが、少なくとも１つの前記ヒューズバンクの前記ヒューズに近接して設けられており、
少なくとも１つの第２のシフトレジスタが、少なくとも１つの前記ヒューズラッチセクションに近接して設けられており、
前記ヒューズバンクの１つにおけるヒューズと少なくとも１つのバスラインの間に接続される複数のスイッチが設けられており、該複数のスイッチは、前記バスライン上のヒューズデータのシリアル転送のために前記第１のレジスタによってシーケンシャルに閉じられるものであり、前記第２のシフトレジスタは、前記少なくとも１つのバスラインから前記ラッチへのヒューズデータのシーケンシャルな転送のために、前記ラッチのラッチセット入力側をシーケンシャルに活動させるものであり、
論理回路が設けられており、該論理回路は、他の１つに対する前記レジスタの同期化とヒューズデータ転送のタイミングを制御するために前記第１と第２のレジスタに接続されていることを特徴とする、ランダムアクセスメモリ。
【請求項１４】
前記ランダムアクセスメモリは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）からなっている、請求項１３記載のランダムアクセスメモリ。
【請求項１５】
前記少なくとも１つのバスラインは、ｎ個の複数のバスラインからなっており、この場合前記ｎは、関係するヒューズバンク内のヒューズの数よりも少ない、請求項１３記載のランダムアクセスメモリ。
【請求項１６】
メインメモリセルアレイと、
前記メインメモリの欠陥セルの箇所におけるデータの記憶のための冗長性メモリセルと、
欠陥セル又は欠陥セルを含んだセルグループを表示するアドレス情報記憶のための複数のヒューズと、
前記半導体メモリ作動中に前記ヒューズのアドレス情報を記憶するための複数のヒューズラッチと、
前記ヒューズから前記ラッチ方向に前記アドレス情報の少なくともいくつかをシリアルに転送するために作動するシリアル転送回路とを有し、前記シリアル転送回路には、ヒューズバンクに隣接した第１のシフトレジスタと、フーズラッチに隣接した第２のシフトレジスタと、タイミング・コントロール論理回路が含まれており、該タイミング・コントロール論理回路は、前記ヒューズから対応するラッチへの前記アドレス情報の転送の同期化のために前記各シフトレジスタに接続されている半導体メモリにおける、前記ヒューズからラッチへのアドレス情報の転送のための方法において、
少なくとも１つのバスラインを、前記複数のヒューズと前記複数のラッチとの間に設け、
前記アドレス情報の少なくともいくつかを、前記ヒューズから前記ラッチ方向で少なくとも１つの前記バスラインを介してシリアルに転送することを特徴とする方法。
【請求項１７】
前記少なくとも１つのバスラインは、ｎ個の複数のバスラインからなっており、この場合前記ｎは、前記複数のヒューズの数よりも少なく、これによってｎ個のヒューズのヒューズデータが一度に前記ラッチへ転送される、請求項１６記載の方法。
【請求項１８】
前記ヒューズラッチのシーケンシャルなリフレッシュステップがさらに含まれている、請求項１７記載の方法。
【請求項１９】
前記半導体メモリは、ダイナミックランダムアクセスメモリであり、前記リフレッシュステップは、ＣＡＳ信号とＲＡＳ信号の１つに同期化される、請求項１８記載の方法。
【請求項２０】
前記リフレッシュステップは、固有の供給電圧バンプの識別に基づいて行われる、請求項１８記載の方法。
【請求項２１】
前記半導体メモリは、ダイナミックランダムアクセスメモリであり、前記リフレッシュステップは、所定の数のＲＡＳオンリーリフレッシュ（ＲＯＲ）サイクルに関連した期間中に行われる、請求項１８記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は基本的には、半導体メモリ、詳細には、欠陥メモリセルのアドレスデータを記憶するヒューズと、冗長性メモリセルとを備えたダイナミックＲＡＭのような半導体メモリに関する。
【０００２】
【従来の技術】
現在のＲＡＭにおいては、記憶密度の増加やその複雑性のために、メモリセルアレイ内に全く欠陥のないＲＡＭを製造することは困難である。そのため、これらのデバイスの生産性を高めるために、メモリセルアレイの一部が、冗長性メモリセクションとして設計仕様される。入力されたアドレスがメインメモリの欠陥部分に相応することが検出された場合には、いつでもこの冗長性メモリのメモリセルにアクセスが行われる。オンチップ論理回路は、欠陥のあるメインメモリアドレスの記憶と、冗長性メモリへのデータの読み書きを促進するために用いられる。この論理回路はマルチプルヒューズグループを含んでおり、このグループ内の個々のヒューズが論理状態を表示するために閉じられたり開かれたりする。そのようにして各ヒューズグループは、メインメモリの欠陥セルの又は欠陥セルグループのアドレスに応じて論理語を形成する。
【０００３】
図１には従来のダイナミックＲＡＭ（ＤＲＡＭ）のブロック回路図が集積回路１０の形で示されている。このＤＲＡＭ１０は、ＤＲＡＭメモリブロック１２を含んでいる。このＤＲＡＭメモリブロック１２はＭ行（Ｒ1〜ＲM）Ｎ列（Ｃ1〜ＣN）で構成されるＭ×Ｎメモリセルアレイを有している。図１にはただ１つのメモリブロック１２と所属の回路が示されている。ここにはシングルＤＲＡＭチップ上に設けられた典型的な複数のメモリブロックが存在する。Ｍ×Ｎの各アレイ、Ｋ個の冗長列（ＣN-J〜ＣN；J=K-1）、Ｚ個の冗長行（ＲM-Y〜ＲM;Y=Z-1）は、冗長性メモリのために設計仕様されている。行デコーダ論理回路１３は、行アドレスに応じて１つ又は複数の行Ｒ1〜ＲM-Zのイネーブルのために入力信号ＲＡのパラレル行アドレスを復号化する。同様に１つ又は複数の列（Ｃ1〜ＣN-K）が列アドレス入力信号ＣＡに応じて列デコーダ論理回路１１によりイネーブルされる。データは、行デコーダ１３と列デコーダ１１の両方によってイネーブルされた個々のメモリセル１５へ書き込まれたり、個々のメモリセル１５から読み出される。さらにこのデータは、各セルに接続されたビットラインＢＬ上を流れる。この場合の方向は、読出し/書き込み信号Ｒ/Ｗによってコントロールされる。
【０００４】
列ヒューズバンク及び行ヒューズバンク１８，１８′のそれぞれは、マルチプルヒューズグループを含んでいる。ここでは各ヒューズグループが欠陥列又は欠陥行に対応する列アドレス又は行アドレスを記憶する。各ヒューズは、典型的にはポリシリコン又は金属で形成され、二酸化珪素などの均一の誘電層で覆われたレーザヒュージブルリンクである。ＤＲＡＭが製造された後で、どの行及び/又はどの列が欠陥セルを含んでいるかを検出するために、メモリアレイに関する検査が行われる。電気的な開路を生ぜしめるためのヒューズリンクの選択的なレーザー破壊によって、対応するアドレスがヒューズグループに書き込まれる。各ヒューズグループは、列アドレス又は行アドレスを記憶するために約１０個のヒューズを含んでいる。
【０００５】
ＤＲＡＭをパワーアップする時には、列及び行ヒューズバンクのヒューズ情報がパラレルデータとして相応の列及び行ヒューズラッチ１６，１６′に書き込まれる。これらのヒューズラッチは、チップ動作中に列及び行ヒューズデコーダ１４，１４′との連携によって読み込まれる。列デコーダ論理回路１１へ列アドレス信号ＣＡが入ってくると、列ヒューズデコーダ１４が動的待機状態におかれる。この列ヒューズデコーダ１４は、当該のアドレスをヒューズラッチ１６内に記憶されているアドレスと比較する。これらがマッチしている場合には、列デコーダ論理回路１１はアドレスに応じた列選択ラインＣＳＬiのイネーブルを行わない。その代わりに列ヒューズデコーダ１４が、冗長的な列データ記憶を活性化させるために列選択ラインＣＳＬN-j〜ＣＳＬNの特定の１つをイネーブルする。行ヒューズデコーダ１４′も冗長的行選択ラインＲＳＬM-Y〜ＲＳＬMのいくつかをイネーブルさせるために、同じように、行デコーダ論理回路１３との接続で動作する。
【０００６】
図２には、６４ＭチップとしてのＤＲＡＭの従来形式のアーキテクチャの実施例が示されている。４つの６４Ｍメモリブロック１２ａ〜１２ｄは、それらの間の中央領域で各メモリブロックに隣接する各デコーダ/ヒューズデコーダ２４ａ〜２４ｄと共に領域２０内に設けられている。
【０００７】
各デコーダ/ヒューズデコーダ２４ａ〜２４ｄ（以下では単にデコーダ２４ａ〜２４ｄと称する）は、前述したように列デコーダ論理回路１１を有している。この列デコーダ論理回路１１は、列ヒューズデコーダ１４と連携している。また行デコーダ論理回路１３は行ヒューズデコーダ１４′と連携している。ヒューズラッチ２６ａ〜２６ｄとヒューズバンク２８ａ〜２８ｄは、各デコーダ２４ａ〜２４ｄに隣接している。典型的なＤＲＡＭは、１０００のヒューズを含んでいる。これらの各ヒューズは関連するヒューズラッチと共に存在する。この場合ヒューズバンクは、所要配線コストを最小に抑えるためにヒューズラッチとヒューズデコーダ論理回路に密に配置される。その他のタイミング・コントロール論理回路３１ａ，３１ｂやアドレスバッファ４１等の回路は、メモリブロックから離されて領域３０ａ，３０ｂに配置される。
【０００８】
ＤＲＡＭチップに対して頻繁に使用されるパッケージング技法のタイプは、リードフレームオンチップ（ＬＯＣ）技法として公知である。このＬＯＣ技法では、リードフレームがＬＯＣテープを用いてチップ表面にボンディングされる。リードフレームは、チップ内部の電子素子に対するリード導体又は端子の接続を支持している。ＬＯＣテープは、チップとリードがボンディングワイヤで接続される場合には、“ソフトバッファ”と同じ様にチップ/リードフレーム間の物理的な接続手段として働く。この場合のボンディングは、テープによって支持されるリード領域上でのみ許容される。
【０００９】
既に図２に示されているように、ＬＯＣテープ３２は、２つのメモリブロック１２ａ，１２ｂとオーバーレイ構造でＤＲＡＭ１０の横断方向に延在している。電気的なコンタクトパッド３４の行は、そのレイアウトにおいて上側半部と下側半部の間に配列されている。ボンディングワイヤ２３は、コンタクトパッド３４とリード導体３３を電気的に接続させている。このコンタクトパッド３４に対する電気的な接続にはアドレス入力ライン、Ｒ/Ｗライン等も含まれる。このＬＯＣテープ３２の配置は、信頼性の理由からヒューズバンク２８ａ〜２８ｄの制約を受ける。このＬＯＣテープは吸湿性のため、このテープがヒューズ近傍まで延在している場合には無防備なヒューズ領域が懸念される。従ってＬＯＣテープは、ヒューズバンクへのはみ出しを防ぐためにカットされなければならない。典型的なテープ構成においては、最後の１ｍｍのテープカットの要求も規定される。このテープ全長の短縮は、リードピッチの縮小に結び付く。しかしながらこのリードピッチの縮小は、例えば６４ＭのＤＲＡＭが０.２５μｍ単位の技術に基づいているように、小型のダイサイズへの適応に対し非常に多くのリード導体を必要とするようなメモリに対しては大きな問題となる。例えばチップ長が１０ｍｍのオーダにある場合、１ｍｍのテープカットは、約１０％のリードピッチの縮小化に結び付く。
【００１０】
このＬＯＣテープカットに対する別の選択肢として、ヒューズをチップ上の別の領域（例えば領域３０ａ又は３０ｂ）に移動させることも可能である。しかしながらヒューズを領域３０ａ，３０ｂの箇所に移動させるか又はチップ上のその他の箇所に移動させる場合には、並列したヒューズのデータ転送のためのヒューズラッチとの接続に対して、非常に多くの接続ワイヤが必要となる。さらなる別の選択肢として、ヒューズを専らヒューズラッチやデコーダ論理回路と一緒に移動させることも可能である。しかしながらこれは極端に多くの接続ワイヤが必要になるか速度に対するハンディとなる。それ故に従来技法でのアーキテクチャにおいてはヒューズが、対応するラッチとデコーダ論理回路に密に配置され、ヒューズの移動においては限られた融通性しか備わっていなかった。
【００１１】
【発明が解決しようとする課題】
本発明の課題は、リードピッチの相応の縮小化が避けられないＬＯＣテープカットと、オーバレイ形式の複合的ワイヤリング構成を必要としないメモリアーキテクチャを提供することである。
【００１２】
【課題を解決するための手段】
上記課題は本発明により、アドレス情報の記憶のための複数のヒューズが設けられており、該複数のヒューズの各々は、前記メインメモリセルアレイ中の少なくとも１つの欠陥セルのアドレスビットに応じて開状態又は閉状態におかれるものであり、前記ヒューズ内に記憶されているアドレス情報を前記半導体メモリ作動中に記憶するための複数のラッチが設けられており、該複数のラッチは、前記メインメモリ内の欠陥セルに対する代用としての前記冗長性メモリセルへのデータの記憶を促進するためのものであり、さらにシリアル転送回路が設けられており、該シリアル転送回路は、前記ヒューズから前記ラッチ方向に前記アドレス情報の少なくともいくつかをシリアルに転送するために作動するものであり、さらに前記シリアル転送回路には、ヒューズバンクに隣接した第１のシフトレジスタと、フーズラッチに隣接した第２のシフトレジスタと、タイミング・コントロール論理回路が含まれており、該タイミング・コントロール論理回路は、前記ヒューズから対応するラッチへの前記アドレス情報の転送の同期化のために前記各シフトレジスタに接続されるように構成されて解決される。
【００１３】
本発明は、メインメモリセルと冗長性メモリセルを備え、さらに複数のヒューズを有し、これらのヒューズがそれらの対応するヒューズラッチから物理的に分離された半導体メモリに関するものである。この物理的分離は、ヒューズからラッチ方向へのヒューズデータのシリアル伝送のためのシリアル伝送回路の組み込みによって可能となる。その結果、少ない数のワイヤのみでヒューズとヒューズラッチとの接続がなされ、メモリ内で融通性に富んだヒューズ配置が許容される。
【００１４】
図示の実施例では、これらのヒューズがアドレス情報の記憶のためのヒューズグループに配列され、各ヒューズがメインメモリセル配列内の少なくとも１つの欠陥セルのアドレスビットに応じてそれぞれ開閉状態におかれる。ヒューズラッチは、メインメモリ内の欠陥セルに代わるものとしての冗長性メモリセル内へのデータの記憶促進のために、半導体メモリの作動中にヒューズから受け取ったアドレス情報を記憶する。シリアル転送回路は、ヒューズからヒューズラッチへのいくつかのアドレス情報をシリアルに伝送する。少数のバスラインは、相応に少数のヒューズからのヒューズデータをシーケンシャルに同時に伝送するために用いられる。有利には、ヒューズデータのシーケンシャルな読出しは、従来技法のメモリでの全てのヒューズデータが同時にパラレル転送される時のような大きな電力変動は引き起こさない。
【００１５】
このシリアル転送回路は、ヒューズバンクに隣接した第１のシフトレジスタと、ヒューズラッチに隣接した第２のシフトレジスタと、タイミング・コントロール論理回路とを含んでいる。このタイミング・コントロール論理回路は、相応のラッチへのヒューズデータ転送の同期化のために各シフトレジスタに接続されている。このような構成によって、ヒューズラッチのリフレッシュが低電力消費で実行可能となる。シフトレジスタはこれに対してリングシフトレジスタであってもよい。
【００１６】
半導体メモリは、リードフレームオンチップ（ＬＯＣ）パッケージング技法を用いたＤＲＡＭであってもよい。有利には、ヒューズバンクはメインメモリセルアレイから移動可能なので、ＬＯＣタイプでは、カッティングなしで連続的にメモり横断方向に延在させることもできる。その結果リードピッチは、従来技法の構成に比べてはるかに高められる。
【００１７】
【発明の実施の形態】
次に本発明を図面に基づき詳細に説明する。
【００１８】
本発明は、冗長性メモリセルを有するメモリデバイスに関するものである。この発明は、メモリアレイ内の欠陥メモリセルアドレスの記憶に用いられるヒューズの配置における融通性を高めるものである。このような融通性の向上は、前述したような高密度メモリデバイスの配列構成とその製造をも容易にする。ここでは本発明の詳細な説明に対してＤＲＡＭチップを用いたケースで説明する。しかしながら本発明は広範囲な適用性を有するものである。従って本発明の適用範囲は、当該実施例のみならず、欠陥メモリセルアドレスの記憶に対してヒューズやその他のビット記憶素子が用いられる他のメモリデバイス、例えばＥＤＯ−ＤＲＡＭ、ＳＤＲＡＭ、ＲＡＭＢＵＳ−ＤＲＡＭ、ＳＬＤＲＡＭ、ＭＤＲＡＭ、ＳＲＡＭなどにも及ぶ。
【００１９】
図３には本発明による半導体メモリ５０のアーキテクチャの１つの実施例が概略的に示されている。図示のメモリ５０は例えばＤＲＡＭである。このメモリ５０は、前述したメモリ１０を改良したものであり、ここでは少なくともいくつかのヒューズバンクは、メモリブロック１２ａ〜１２ｄ間のチップ中央領域以外に移動されている。ヒューズバンク２８ａ，２８ｂは領域３０ａ内の区域に移動されている。この区域は、使用されていないシリコン領域であってもよい。その結果ＬＯＣテープはチップ横断方向で連続して延在可能である。これによりリードピッチの増加が得られる。このリードピッチの増加は実現可能である。なぜならリード導体３３が、集中コンタクトパッド３４′,３４″とのワイヤボンディング接続のためのＬＯＣテープ中央部分と接続できるからである。さらにこのメモリ５０では、ヒューズバンクとそれに対応するヒューズラッチとの間のシリアルデータ転送が行われる。それによりヒューズとヒューズラッチの間のワイヤリングも最小になる。
【００２０】
図示の実施例では、比較的低位のヒューズバンク２８ｃ，２８ｄがそれぞれのヒューズラッチ２６ｃ，２６ｄに隣接した先の箇所に残っている。さらにまた選択的にこれらのヒューズバンクはヒューズラッチから離すことも可能である。基本的に本発明では、ヒューズ配置において高い融通性が許容される。これはチップ上の他の回路の配列構成における融通性にも通じる。ヒューズバンク２８ａ，２８ｂの、それらに対応するヒューズラッチ２６ａ，２６ｂからの物理的な分離は、シリアルデータ転送回路（ＳＴＤＣ）１０の使用によって実現される。有利な実施例においては、このシリアルデータ転送回路ＳＴＤＣは、パラレル/シリアルコンバータ５２ａ，５２ｂ（以下では単に(Ｐ/Ｓ)コンバータとも称する）と、シリアル/パラレルコンバータ５４ａ，５４ｂ（以下では単に(Ｓ/Ｐ)コンバータとも称する）と、対応するタイミング・コントロール論理回路５８とをチップ上に含んでいる（例えば前記フレーズ“パラレル/シリアル”には、低減されたライン上のシリアルデータとしてパラレルライン上に生じているデータの転送が含まれ、また前記フレーズ“シリアル/パラレル”には多数のライン上のパラレルデータとして１つ又はそれ以上のライン上のシリアルデータの転送が含まれる）。シリアル/パラレルコンバータ５４ａ，５４ｂは、先のヒューズバンクによって占められていたスペースにおいて各ヒューズラッチ２６ａ，２６ｂに隣接して設けられる。欠陥メモリセルのロケーションに相応するアドレスは、１ビットのアドレスを記憶する各ヒューズを伴うヒューズバンク内に記憶される。例えばこれらのヒューズは、１０ビットの列アドレス又は１０ビットの行アドレスを記憶するための約１０個のヒューズのグループで配列構成されてもよい。チップのパワーアップ中は、ヒューズデータはパラレル線路でシリアルコンバータ５２ａ，５２ｂにパラレル転送される。有利にはこれらの転送は前述したようにシーケンシャルに行われる。
【００２１】
ｎ個のバスラインからなるバス５９は、対応するＳ/Ｐコンバータを有するＰ/Ｓコンバータに接続される。バス５９はＰ/ＳコンバータからのデータをシリアルにＳ/Ｐコンバータに転送する。このＳ/Ｐコンバータは、このデータを、隣接する記憶用ヒューズラッチへパラレルラインで転送する。それぞれのシーケンシャルな転送にはｎ個のヒューズからの情報が含まれる。このｎの数が低ければ低いほど、全ヒューズからラッチへの情報の転送に求められる転送数も増加する。例えば前記ｎが１である極端なケースであれば、各シリアル転送には唯１つのヒューズからの情報が含まれる。つまり、個数が多ければ多いほど、全ヒューズからラッチへの情報記憶に対する所要転送時間の低減によって性能向上が見込まれる。これは付加的なワイヤリングコストのもとでのみ成し遂げられる。それ故にシリアルビットライン５９の個数選択におけるワイヤリングの煩雑性対速度という交換条件が生じる。
【００２２】
理論上前記ｎは、次の条件
１≦ｎ≧Ｇ
で選択することが可能である。この場合前記Ｇはヒューズバンク内のヒューズの数である。しかしながら転送効率の向上のためには、前記ｎはＧがその倍数となるように選択すべきである。さらにｎの上限は、Ｇ/２であるべきである。例えば１つの有利な例として前記ｎを、
１≦ｎ≧Ｇ/２
となるように選択してもよい。
【００２３】
通常ヒューズデータは、メモリチップのパワーアップ過程中に転送される。このパワーアップ過程は典型的には緩慢なので、前記ｎは、ワイヤリングとチップ領域での消費低減のために適度に低く抑えられる。有利には前記ｎは、４〜１０個のバスライン範囲で選択される。このバスラインの数は、従来のパワーアップに対する時間消費の中で、典型的な６４Ｍ  ＤＲＡＭなどの１０００のヒューズに記憶されているアドレスデータのシリアル転送に対しては基本的に十分である。
【００２４】
メモリ５０のヒューズとヒューズラッチ間のシリアルデータ転送の適用のその他の利点は、ヒューズ読出し動作中のパワーサージの低減である。従来技法ではヒューズラッチが典型的にはヒューズデータの転送と同時に切換わり、これがパワーサージを引き起こしていた。シリアル転送技法では、少数のラッチだけが所要期間で活動するのでそのようなパワーサージが回避される。
【００２５】
メモリ５０のその他のアスペクトは、前述した図１と図２のメモリ１０に基本的に同じである。例えばデコーダ２４ａ〜２４ｄは、入力されたアドレスと、対応するヒューズラッチ２６ａ〜２６ｄに記憶されたアドレスを比較するように動作する。当該アドレスが欠陥列又は欠陥行のアドレスに適合している場合には、各デコーダ２４ａ〜２４ｄが、適当な電圧を介して列選択ライン又は行選択ライン上で、関係するメモリブロック１２ａ〜１２ｄ（又はその中の行ないし列部分）の冗長行又は冗長列を活動させる。
【００２６】
図４には例えばＳＤＴＣ１０の概略的なダイヤグラムが示されている。このＳＤＴＣは、ヒューズバンク２８からヒューズラッチ２６へのヒューズデータのシリアル転送に対して実施される。
【００２７】
図中ヒューズバンクはＧ個のヒューズＦ1〜ＦGを含んでいる。つまりこのヒューズラッチバンクは、相応するヒューズＦ1〜ＦGに対しＧ個のラッチＬ1〜ＬGを含んでいる。このＳＤＴＣは、ヒューズＦ1から相応するラッチＬiへ情報を転送する。データバス５９は、ｎ個のバスラインからなり、これらのバスラインはｎ個のヒューズからｎ個の相応するラッチへの情報のシリアルな転送をイネーブルする。それにより全てのヒューズのヒューズラッチへの情報の完全な転送は、Ｇ/ｎの転送を要求する。
【００２８】
シフトレジスタＳＲ1と、Ｓ1〜ＳGのスイッチのセットは、パラレル/シリアル変換機能の実行と共に作動される。各スイッチＳiは、相応するヒューズＦiに接続される。この場合の前記iは１〜Ｇである。前記スイッチは、例えばＦＥＴである。タイミング・コントロール論理回路（ＴＣＬ）５８ａ，５８ｂは、シフトレジスタＳＲ1，ＳＲ2をそれぞれ制御する。図示のようにこのＴＣＬは、入力信号としてパワーオン信号ＰＯＷＥＲＯＮを受け取り、出力信号ＳＥＴ＿１，ＲＥＳＥＴ並びにクロック信号ＣＬＫを形成する。このクロック信号ＣＬＫは、例えばシステムクロックや、ＣＬＫパルスを生ぜしめるセパレートクロックに結合されてもよい。図示の実施例ではＴＣＬ５８ｂが、ＴＣＬ５８ａと、該ＴＣＬ５８ａからのクロック信号ＣＬＫの受信によって同期化されている。シフトレジスタＳＲ1は、ラッチへのヒューズ情報のシリアル転送を初期化するために、ＴＣＬ５８ａの出力に応答する。
【００２９】
このシフトレジスタは、ヒューズラッチへの全てのヒューズ情報の記憶に必要な転送数に応じて例えばＧ/ｎビットからなる。シフトレジスタＳＲ1の各ビットは、ｎ個のスイッチグループに結合される。いくつかのグループ内のスイッチは、シフトレジスタＳＲ1のその他のビットには結合されない。付加的にグループ内のスイッチは、それらに対応するヒューズを、ｎ個のバスラインの固有の１つに接続させる。
【００３０】
ＴＣＬがヒューズバンクからヒューズラッチバンクへのヒューズ情報のシリアル転送を開始した場合には、シフトレジスタＳＲ1は、関係するヒューズからバスで伝送される情報に起因する各クロックサイクルで、スイッチの固有のグループを活動させる。
【００３１】
シフトレジスタＳＲ2は、シリアルからパラレルへの変換機能を実行するためにラッチバンク２６と関連して作動する。シフトレジスタＳＲ2は、ＴＣＬ５８ｂの出力信号に応答する。図示のように別個のＴＣＬは、シフトレジスタＳＲ1とＳＲ2の制御に用いられる。選択的に、共通のＴＣＬは、両シフトレジスタの制御に用いられる。シフトレジスタＳＲ2の各ビットは、データバスからの情報の記憶のためにｎ個のラッチのグループを活動させる。いくつかのグループ内のラッチは、シフトレジスタＳＲ2の他のビットには結合されない。付加的に、グループ内のラッチはｎ個のバスラインの固有の１つからの情報を記憶する。ＴＣＬが、ヒューズバンクからヒューズラッチバンクへのヒューズ情報のシリアル転送を開始したならば、シフトレジスタＳＲ2は、ラッチの固有の１つのグループを各クロック周期で活動させる。このクロック周期はラッチ内へ記憶させるためのバス上の関連するヒューズからの情報に起因するものである。
【００３２】
シフトレジスタのビットは、レジスタセルに対応する。図示のように、シフトレジスタＳＲ1とＳＲ2は、Ｇ/ｎのシフトレジスタセルＣ1〜ＣG/n及びＣ1′〜ＣG/n′からなっている。有利な実施例では各シフトレジスタセルＣ1又はＣ1′（最終セルＣG/n及びＣG/n′を除いて）が２つのフリップフロップＦＦiA,ＦＦiB又はＦＦiA′,ＦＦiB′からそれぞれなっている。セルの“Ａ”フリップフロップの出力Ｘは、シフトレジスタのビットに対応する。この出力Ｘ自体は、ｎ個の固有のヒューズのグループにそれぞれ結合される。“Ａ′”フリップフロップの各出力“Ｘ′”は、ｎ個のラッチの対応するグループの“ラッチセット”入力に結合される。Ａ，Ａ′及びＢ、Ｂ′フリップフロップのＸ、Ｘ′出力は、次に高次のＢ、Ｂ′及びＡ，Ａ′フリップフロップの入力Ｉ，Ｉ′にそれぞれ結合される。前述したようにこれらのシフトレジスタは、シフトライトレジスタである。このシフトライトレジスタとは、クロック周期毎にデータがその中に記憶されて１ビット分右にシフトされるものである。しかしながらその他のシフトレジスタが用いられてもよい。さらにＳＤＴＣが各ヒューズからの情報を対応するラッチに転送するように構成されている限り、例えばシフトレフトレジスタが用いられてもよく、あるいはこれらのシフトライトレジスタとシフトレフトレジスタを組み合わせて用いてもよい。図４の実施例では、ｎ＝４である。それにより４つのヒューズのデータは、バスライン５９1〜５９4上で一度に同時にラッチバンク２６内の相応する４つのラッチへ転送される。
【００３３】
次に図４の回路の作用を図５のタイミングダイヤグラムに基づき説明する。作動時においてメモリが最初のパワーアップを時点ｔ＝ｔ0で実施すると、“ＰＯＷＥＲＯＮ”パルスがＴＣＬ５８に供給される。それに応じてＴＣＬは、シフトレジスタＳＲ1及びＳＲ2内の全てのフリップフロップのリセットのためにリセット信号を形成し論理０を出力する。次に時点ｔ1にて、ＴＣＬ５８内のクロック６３がクロックパルスを形成する。このクロックパルスは、データシフト機能の実行のためにシフトレジスタＳＲ1及びＳＲ2内の各フリップフロップに供給される。例えば最初のクロックパルスの前縁と同期して、ＳＥＴ＿１パルスが形成される。図ではこのＳＥＴ＿１パルスは、アクティブハイ（論理１）パルスである。アクティブロー（論理０）パルスの使用も有効である。有利にはＳＥＴ＿１パルスの幅は、クロックパルスの幅よりもわずかに長い。ＳＥＴ＿１パルスの長さは、シフトレジスタ内でセットを確実にするためにはクロックパルスよりも十分に長くされる。例えばクロックパルスの実施前に、ＳＥＴ＿１パルスがロー（非アクティブ）になるならば、このセットパルスはシフトレジスタ内で失われる。ＳＥＴ＿１パルスは、次のクロックパルスに先行して非アクティブになる。ＳＥＴ＿１パルスは、最も外側の各フリップフロップＦＦ1A及びＦＦ1A′の２つのデータ入力ポートＩ1A及びＩ1A′に供給される。
【００３４】
それに付随して、ＳＥＴ＿１パルスの論理１は、時点ｔ1でＸiA及びＸiA′に転送される。最初のクロックパルスの後縁（時点ｔ2）では、論理１が各フリップフロップＦＦ1B,ＦＦ1B′の出力ポートＸ1B,Ｘ1B′に転送される。その後ＳＥＴ＿１は次のクロックパルスの開始前に時点ｔ3で論理０に落ち、データシフト動作の残余に対して論理０が残る。
【００３５】
ＦＦ1Aの出力ラインＸ1Aは、ＦＥＴＳ1〜Ｓn（図示の実施例ではＳn＝Ｓ4)のゲートに接続されている。ＳＥＴ＿１パルスの論理１が時点ｔ1にてＸ1A,Ｘ1A′に転送されるならば、ＦＥＴＳ1〜Ｓnは、スイッチオンされる。その間、他のフリップフロップＦＦ2A〜ＦＦ(G/4)Aは、予めリセットされているので、それらの出力は全てゼロとなり、他のスイッチＳ5〜ＳGは全てオフとなる。時点ｔ1と次のクロックパルスの前縁（時点ｔ4）の間では、ヒューズＦ1〜Ｆ4のヒューズデータのみがバスライン５９1〜５９4にそれぞれ転送される。いずれかのヒューズＦiが無傷のままである場合には、論理０が対応するライン５９iに転送される。なぜなら全てのヒューズの片側はグランド電位におかれているからである。いずれかのヒューズＦiが溶断した場合には、高インピーダンスがバスラインに生じ、これは関係のあるラッチ回路Ｌiにより例えば論理ハイの表示でもって欠陥とみなされる。例えばこの状態は、バスラインに５Ｖ（なぜならこの電圧では放電されないから）のバイアスをかけるか又は弱いブリーダー回路がチップ上で使用可能である場合に検出できる。選択的に、ヒューズは電圧源に、バスラインはグランドに接続されてもよい。この場合溶断したヒューズは、論理０が転送され、無傷のヒューズは論理１が転送されるものとなる。
【００３６】
スイッチＳ1〜Ｓ4が閉じられている期間の間、すなわち時点ｔ1〜ｔ4の間は出力ポートＸ1A′の論理ハイが、ラッチＬ1〜Ｌ4のラッチセット入力側に供給される。このラッチセット入力側の論理ハイは、ラッチを活動させ、それによってヒューズデータがライン５９1〜５９4上で、ラッチＬ1〜Ｌ4に同時にそれぞれ転送されるべくイネーブルされる。
【００３７】
最初のクロックパルスの後縁では、フリップフロップＦＦ1B,ＦＦ1B′はＳＥＴ＿１パルスを論理ハイで、次のフリップフロップＦＦ2A,ＦＦ2A′の各入力側Ｉ2A,Ｉ2A′に連続的に転送する。第２のクロックパルスの前縁（時点ｔ4）では、Ｉ2A,Ｉ2A′の論理ハイが出力側Ｘ2A,Ｘ2A′に転送される。その間Ｉ1A,Ｉ1A′に現れる論理０がＸ1A,Ｘ1A′に転送される。これはスイッチＳ1〜Ｓ4を閉じさせ、ラッチＬ1〜Ｌ4を無効にさせる。その間スイッチＳ5〜Ｓ8が閉じられ、ラッチＬ5〜Ｌ8がイネーブルされる（これらのラッチはそのラッチセット入力を出力側Ｘ2A,Ｘ2A′に結合させる）。それによりヒューズＦ5〜Ｆ8のヒューズデータのみが時点ｔ4〜ｔ6の間で、関係するヒューズラッチＬ5〜Ｌ8にそれぞれ転送される（後では第３のクロックパルスの前縁に相応する）。このシーケンシャルなヒューズの読出しと転送は、ヒューズＦG-3〜ＦGの最後のセットデータが相応のラッチＬG-3〜ＬGに転送されるまで連続して行われる（特に図４の実施例では最後のシフトレジスタセルＣG/nが１つのフリップフロップＦＦ(G/n)Aを含み、最後のヒューズ読出しはＳＥＴ＿１パルスが論理ハイで、最後のフリップフロップの出力側Ｘ(G/n)Aに転送された場合に実施される）。
【００３８】
図４に示されているようにシフトレジスタＳＲ1及びＳＲ2内の各フリップフロップＦＦiは、トライステートバッファインバータ６１を含んでいてもよい。このインバータ６１はその入力側にフリップフロップデータ入力ポートＩ1Aを有している。クロック信号はインバータ６７に供給される。このインバータ６７の出力側は、バッファ６１のイネーブルポートに接続されている。Ａフリップフロップの各バッファ６１ａは、クロックパルスの上昇縁でイネーブルされる。その間Ｂフリップフロップの各バッファ６１ｂは、負のクロックパルス縁でイネーブルされる。他のインバータ６５はインバータ６１に直列に接続されている。このインバータ６５の出力は、フリップフロップのＸi出力である。フィードバックインバータ６３は、インバータ６５を横断するように接続される。残りの信号はＦＥＴスイッチ６９のゲートに供給される。リセット信号がハイならば、ＦＥＴ６９はオンとなる。これは出力Ｘiをローで駆動させ、それによってフリップフロップがリセットされる。別の有利な実施例では、シフトレジスタ、フリップフロップに対する回路構成が公知の熟練技法で選択的に実行されてもよい。
【００３９】
有利には、図４の回路構成は、関与するヒューズラッチ領域へのルーティングにｎ＋１の最小ワイヤ数しか要求しない（バスライン５９のｎ個のデータワイヤ、同期用のクロックワイヤ６１）。この実現性は十分に高く、領域に関する不都合も最小である。それ故にヒューズ配列構成における融通性のレベルが高い。その上さらにシフトレジスタのレイアウトにおいても２つの金属層と共に埋め込むことができ、それによってデータバスとリセット信号がレジスタ領域を越えて第３の金属層へルーティング可能である。適度に少ないｎ個のバスラインにより（例えば４〜６の範囲）レイアウトが実質的にリードデータバス５９の金属ピッチに左右される。
【００４０】
先に述べたように従来のＤＲＡＭデザインでは、膨大な数のヒューズが必然的に伴っていた。その結果全てのヒューズが並列的に読み出されるメモリでは過大なパワーサージが引き起こされる。しかしながら本発明によるヒューズデータの読出しは、比較的長期に亘って電力消費が分配され、過大なパワーサージが回避される。
【００４１】
従来のＤＲＡＭに伴うその他の本質的な懸念はヒューズデータの信頼性である。パワーオン検出が非常に困難であり、この検出は内部供給電力が過度に低いにもかかわらず、偶発的に生じる。これは無効なヒューズデータがヒューズデコーダに供給されることになりかねない。さらにチップ動作中の供給電圧バンプ（変動）は、ヒューズラッチデータを崩壊させる。
【００４２】
前述したようなヒューズデータの信頼性に関する問題を軽減するために、シリアルデータ転送回路２００は基本的に図６に示されているように構成される。この回路２００は、図４の回路１００の変化例である。シフトレジスタＳＲ1,ＳＲ2は、最後のシフトレジスタセルＣG/n,ＣG/n′に対するフリップフロップＦＦ(G/n)B,ＦＦ(G/n)B′の付加と、最初のフリップフロップ入力ポートＩ1A,Ｉ1A′への出力Ｘ(G/n),Ｘ(G/n)B′のフィードバックにより、それぞれリングシフトレジスタＳＲ1″、ＳＲ2″へ変更されている。この変更は、ヒューズラッチの連続的なアップデートを可能にする。一度ＳＥＴ＿１パルスの論理１が最終出力Ｘ(G/n),Ｘ(G/n)B′に達したならば、この論理１は入力ポートＩ1A,Ｉ1A′へフィードバックされ、実質的に新たなＳＥＴ＿１パルスが作動され、ヒューズＦ1〜ＦGのデータが対応するラッチＬ1〜ＬGへ再度シーケンシャルに転送される。その結果、このリングシフトレジスタの適用によってヒューズラッチは、クロック信号が連続的に形成されている限り常にアップデート可能となる。また付加的にこのクロック信号は、ヒューズラッチの不連続なアップデートを実現するために選択的に一次停止されてもよい。
【００４３】
論理ブロック５８ａ′，５８ｂ′の論理回路の簡素な変更例によれば、クロック信号（ＣＬＫ）を、それぞれの行アドレスストローブ（ＲＡＳ）のローサイクル期間中に活動させることが可能となる。これは図７のタイミングダイヤグラムに示されている。各ＲＡＳパルスの下降縁においては、クロック信号が所定数のパルスで活動可能である。このクロック周波数は、各ＲＡＳローサイクル期間中にクロックパルスの数の変更を調整することができる。電力消費は、自由にトレードオフ可能である。ＲＡＳサイクルの数は、全てのヒューズラッチのリフレッシュに必要とされる。例えば全てのヒューズの完全なリフレッシュは３２のＲＡＳサイクル後に実現される。但しこのヒューズのリフレッシュは、必ずしもＲＡＳに結び付ける必要はない。それは選択的に各ＣＡＳサイクルに結び付けてもよいし、あるいは前述したようなリングシフトレジスタと結び付けて期間全体に亘って連続的な過程で行ってもよい。
【００４４】
ＴＣＬのさらなる変化例によれば、チップパワーオンの後でヒューズラッチを所定数の例えば８つの初期ＲＡＳオンリーリフレッシュ（ＲＯＲ）サイクル期間中にリフレッシュさせることが可能である。ヒューズラッチは、供給電圧（ＶＣＣ）バンプ検出回路（図には示されていない）がＶＣＣバンプを識別した場合に、選択的にリフレッシュ可能である。
【００４５】
前述した説明には多くの実施例が含まれているが、しかしながらこれらの実施例は本発明の範囲を限定するものではなく、それらの優先的な一例に過ぎない。例えば前述の実施例はヒューズを使用した半導体メモリの参考例で説明したが、本発明から利益を得ることのできるヒューズが使用されているメモリも対象となる。これらの熟練した技法にはその他の多くの変化例への可能性が含まれており、これらの変化例は従属請求項にも記載されている。
【図面の簡単な説明】
【図１】従来技法によるＤＲＡＭ集積回路のブロック回路図である。
【図２】従来技法によるＤＲＡＭ配列を示した図である。
【図３】本発明によるメモリアーキテクチャを示した図である。
【図４】ａ，ｂは、ヒューズデータをヒューズラッチへ伝送するシリアルデータ転送回路の概略的なブロック回路図である。
【図５】図４による回路での種々のタイミング信号を示したタイミングチャートである。
【図６】ａ，ｂは、ヒューズラッチのリフレッシュを許容するシリアルデータ転送回路の変化実施例を示した図である。
【図７】低電力消費でヒューズラッチリフレッシュを実行するタイミング信号を示した図である。
【符号の説明】
１０      メモリ
１１      列デコーダ論理回路
１２      メモリブロック
１３      行デコーダ論理回路
１４      列ヒューズデコーダ
１６      列ヒューズラッチ
１８      列ヒューズバンク
２４      デコーダ
２６      ヒューズラッチ
２８      ヒューズバンク
３１      タイミング・コントロール論理回路
３２      ＬＯＣテープ
４１      アドレスバッファ
５０      メモリ
５２      Ｐ/Ｓコンバータ
５４      Ｓ/Ｐコンバータ
５８      タイミング・コントロール論理回路
５９      バスライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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