【手続補正書】
【提出日】平成20年6月23日(2008.6.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
表示ドライバの短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、表示ドライバの長辺である第４の辺から対向する第２の辺へと向かう方向を第２の方向とし、前記第１の方向に沿って３分割された領域を順に第１〜第３の領域とした場合に、
前記第１〜第３の領域のうちの前記第２の領域に配置され、差動信号を用いたシリアルバスを介してデータ転送を行うインターフェース回路ブロックを含み、
前記インターフェース回路ブロックは、複数の入力端子が形成される入力端子形成領域を含み、
前記入力端子形成領域は、前記インターフェース回路ブロック内であって前記第２の辺側に配置されることを特徴とする表示ドライバ。
【請求項２】
請求項１において、
前記第２の領域の中心点を通り前記第２の方向と平行な中心線と、平面視で重なるように前記インターフェース回路ブロックが設けられていることを特徴とする表示ドライバ。
【請求項３】
請求項１又は２において、
前記入力端子形成領域には、前記複数の入力端子の各々が前記第１の方向に沿って所与の間隔で配置され、
前記入力端子形成領域は、前記複数の入力端子の各入力端子間の領域であって、前記複数の入力端子が形成されない複数の入力端子間領域を含み、
前記複数の入力端子間領域の少なくとも一つの領域の半導体層には、保護回路が設けられていることを特徴とする表示ドライバ。
【請求項４】
請求項３において、
前記複数の入力端子の各々が配置されている入力端子配置領域の半導体層には、前記保護回路が形成されていないことを特徴とする表示ドライバ。
【請求項５】
請求項３又は４において、
前記複数の入力端子は、差動信号を前記インターフェース回路ブロックに供給するための複数の差動信号用入力端子を含み、
前記複数の入力端子間領域のうち、前記複数の差動信号用入力端子の少なくとも一つの入力端子に隣接する入力端子間領域の半導体層には、保護回路が設けられていることを特徴とする表示ドライバ。
【請求項６】
請求項５において、
前記複数の差動信号用入力端子の少なくとも一つの差動信号用入力端子に隣接する入力端子間領域の半導体層に設けられた保護回路は、
表示ドライバ用の電源供給線であって、第１の電源電圧を供給するための第１の電源供給線と、前記少なくとも一つの差動信号用入力端子とを接続することを特徴とする表示ドライバ。
【請求項７】
請求項３乃至５のいずれかにおいて、
前記複数の入力端子は、第１の電源電圧を前記インターフェース回路ブロックに供給するための第１の電源用入力端子を含み、
前記複数の入力端子間領域のうち、前記第１の電源用入力端子に隣接する入力端子間領域の半導体層には、保護回路が設けられていることを特徴とする表示ドライバ。
【請求項８】
請求項６において、
前記複数の入力端子は、前記第１の電源電圧を前記インターフェース回路ブロックに供給するための第１の電源用入力端子を含み、
前記複数の入力端子間領域のうち、前記第１の電源用入力端子に隣接する入力端子間領域の半導体層には、保護回路が設けられていることを特徴とする表示ドライバ。
【請求項９】
請求項７又は８において、
前記第１の電源用入力端子に隣接する入力端子間領域の半導体層に設けられた保護回路は、
表示ドライバ用の電源供給線であって、前記第１の電源電圧を供給するための第１の電源供給線と、前記第１の電源用入力端子とを接続することを特徴とする表示ドライバ。
【請求項１０】
請求項７乃至９のいずれかにおいて、
前記複数の入力端子は、前記第１の電源電圧よりも電圧の高い第２の電源電圧を前記インターフェース回路ブロックに供給するための第２の電源用入力端子を含み、
前記複数の入力端子間領域のうち、前記第２の電源用入力端子に隣接する入力端子間領域の半導体層には、保護回路が設けられていることを特徴とする表示ドライバ。
【請求項１１】
請求項１０において、
前記第２の電源用入力端子に隣接する入力端子間領域の半導体層に設けられた保護回路は、
表示ドライバ用の電源供給線であって、前記第１の電源電圧を供給するための第１の電源供給線と、前記第２の電源用入力端子との間に設けられていることを特徴とする表示ドライバ。
【請求項１２】
請求項３乃至１１のいずれかにおいて、
前記複数の入力端子は、
差動信号を前記インターフェース回路ブロックに供給するための複数の差動信号用入力端子と、
第１の電源電圧を前記インターフェース回路ブロックに供給するための複数の第１の電源用入力端子と、
前記第１の電源電圧よりも電圧の高い第２の電源電圧を前記インターフェース回路ブロックに供給するための複数の第２の電源用入力端子と、
を含み、
前記第１の方向に沿って、第１の電源用入力端子、第２の電源用入力端子、第２の電源用入力端子、第１の電源用入力端子、前記複数の差動信号用入力端子、第１の電源用入力端子、第２の電源用入力端子、第２の電源用入力端子、第１の電源用入力端子の順に配置されていることを特徴とする表示ドライバ。
【請求項１３】
請求項３乃至１１のいずれかにおいて、
前記入力端子形成領域は、
第１の電源電圧を前記インターフェース回路ブロックに供給するための複数の第１の電源用入力端子及び前記第１の電源電圧よりも電圧の高い第２の電源電圧を前記インターフェース回路ブロックに供給するための複数の第２の電源用入力端子が配置される第１及び第２の電源系入力端子形成領域と、
差動信号を前記インターフェース回路ブロックに供給するための複数の差動信号用入力端子が配置される差動信号系入力端子形成領域と、
を含み、
前記差動信号系入力端子形成領域は、前記第１の方向に沿って、前記第１及び第２の電源系入力端子形成領域の間に設けられていることを特徴とする表示ドライバ。
【請求項１４】
請求項１３において、
前記第１及び第２の電源系入力端子形成領域の各々では、
前記第１の方向に沿って、第１の電源用入力端子、第２の電源用入力端子、第２の電源用入力端子、第１の電源用入力端子の順に各入力端子が配置されていることを特徴とする表示ドライバ。
【請求項１５】
請求項３乃至１４のいずれかにおいて、
前記インターフェース回路ブロックは、
その各々が差動信号を受信する第１〜第Ｓの受信回路と、
前記第１〜第Ｓの受信回路に定電圧を供給するためのバイアス回路と、
を含み、
前記第１の方向に沿って、第１〜第［Ｓ／２］（［Ｘ］はＸを越えない最大の整数）の受信回路、前記バイアス回路、第（［Ｓ／２］＋１）〜第Ｓの受信回路の順に配置されていることを特徴とする表示ドライバ。
【請求項１６】
請求項１５において、
前記インターフェース回路ブロックは、前記第１〜第Ｓの受信回路からの信号を処理するロジック回路を含み、
表示ドライバの長辺である第２の辺から対向する第４の辺へと向かう方向を第３の方向とした場合に、
前記ロジック回路は、前記第１〜第Ｓの受信回路の前記第３の方向側に配置されていることを特徴とする表示ドライバ。
【請求項１７】
請求項１乃至１６のいずれかにおいて、
前記第１〜第３の領域の各々は、前記表示ドライバの長辺を前記第１の方向にて三等分した各領域にそれぞれ配置されていることを特徴とする表示ドライバ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１３５
【補正方法】変更
【補正の内容】
【０１３５】
【図１】本実施形態に係る表示ドライバを示す図である。
【図２】図２（Ａ）〜図２（Ｃ）は、接触抵抗の変化を説明するための図である。
【図３】本実施形態に係る表示ドライバの回路ブロック図である。
【図４】図４（Ａ）〜図４（Ｂ）は、本実施形態に係るインターフェース回路ブロックの構成例を示す図である。
【図５】図５（Ａ）〜図５（Ｃ）は、本実施形態に係るインターフェース回路ブロックの他の構成例を示す図である。
【図６】図６（Ａ）〜図６（Ｃ）は、入力端子形成領域と電源供給線を示す図である。
【図７】本実施形態に係るインターフェース回路ブロックの回路レイアウトの一例を示す図である。
【図８】図８（Ａ）〜図８（Ｂ）は、本実施形態に係るインターフェース回路ブロックの入力端子間領域と入力端子配置領域を示す図である。
【図９】本実施形態に係るインターフェース回路ブロックの各入力端子の配置例を示す図である。
【図１０】本実施形態に係るインターフェース回路ブロックに設けられる保護回路の配置例を示す図である。
【図１１】図１１（Ａ）〜図１１（Ｃ）は、各入力端子と保護回路との接続を示す図である。
【図１２】本実施形態に係るインターフェース回路ブロックの入力端子と電源供給線を示す図である。
【図１３】図１３（Ａ）は図１２のＡ３−Ａ３断面を示す断面図であり、図１３（Ｂ）は図１２のＡ４−Ａ４断面を示す断面図である。
【図１４】図１４（Ａ）〜図１４（Ｂ）は、保護回路の構成例を示す図である。
【図１５】図１５（Ａ）〜図１５（Ｃ）は、各入力端子と保護回路との接続を示す他の図である。
【図１６】図１６（Ａ）〜図１６（Ｂ）は、各入力端子と保護回路との接続を示す他の図である。
【図１７】図１７（Ａ）〜図１７（Ｂ）は、保護回路の構成例を示す他の図である。
【図１８】図１８（Ａ）〜図１８（Ｂ）は、本実施形態に係るデカップリングコンデンサの接続例を示す図である。
【図１９】図１９（Ａ）は本実施形態に係るインターフェース回路ブロックを示す図であり、図１９（Ｂ）は本実施形態に係る比較例を示す図である。
【図２０】本実施形態に係るインターフェース回路ブロックの信号の流れを説明するための図である。