(57)【特許請求の範囲】
【請求項１】
互いに並列接続可能な複数の負荷抵抗トランジスタと；
互いに並列接続可能なバイアス電流トランジスタと；
前記複数の負荷抵抗トランジスタと前記複数のバイアス電流トランジスタとの間に直列接続されたスイッチングトランジスタと；
負荷抵抗トランジスタ群の中の少なくとも１つを負荷抵抗トランジスタ群の中の別の少なくとも１つと選択的に動作可能に並列接続するように構成されたスイッチング回路、とを備える可変遅延セルであって、
スイッチング回路は少なくとも１つの負荷抵抗トランジスタに対して非能動化制御信号または可変制御信号のいずれかを選択的に付加するよう構成された可変遅延セル。
【請求項２】
可変制御信号はさらに少なくとも１つの負荷抵抗トランジスタを制御するために使用される請求項１に記載の可変遅延セル。
【請求項３】
別のスイッチング回路は少なくとも１つのバイアス電流トランジスタに対して非能動化制御信号または可変能動化制御信号のいずれかを選択的に付加するよう構成された請求項１に記載の可変遅延セル。
【請求項４】
可変能動化制御信号はさらに少なくとも１つのバイアス電流トランジスタを制御するために使用される請求項３に記載の可変遅延セル。
【請求項５】
互いに並列接続可能な別の複数の負荷抵抗トランジスタと；
この別の複数の負荷抵抗トランジスタと複数のバイアス電流トランジスタとの間に直列接続された別のスイッチングトランジスタとを備え、スイッチングトランジスタとこの別のスイッチングトランジスタとが相補的な入力信号によってそれぞれ制御される請求項１に記載の可変遅延セル。
【請求項６】
スイッチング回路が別の負荷抵抗トランジスタ群の中の少なくとも１つを別の負荷抵抗トランジスタ群の中の他の少なくとも１つと選択的に動作可能に並列接続するように構成された請求項５に記載の可変遅延セル。
【請求項７】
スイッチング回路がプログラム可能である請求項１に記載の可変遅延セル。
【請求項８】
別のスイッチング回路がプログラム可能である請求項１に記載の可変遅延セル。
【請求項９】
互いに並列接続可能な複数の負荷抵抗トランジスタと；
互いに並列接続可能な複数のバイアス電流トランジスタと；
これら複数の負荷抵抗トランジスタと複数のバイアス電流トランジスタとの間に直列接続されたスイッチングトランジスタと；
負荷抵抗トランジスタ群の中の少なくとも１つに対して実質的に固定された非能動化制御信号または可変能動化制御信号のいずれかを選択的に付加するように構成されたスイッチング回路と
を含むプログラマブル遅延セル。
【請求項１０】
負荷抵抗トランジスタ群の中の別の少なくとも１つに対して可変能動化制御信号を付加するよう構成された制御回路をさらに含む請求項９に記載のプログラマブル遅延セル。
【請求項１１】
バイアス電流トランジスタ群の中の少なくとも１つに対して実質的に固定された非能動化制御信号または可変能動化制御信号のいずれかを選択的に付加するように構成された別のスイッチング回路をさらに含む請求項９に記載のプログラマブル遅延セル。
【請求項１２】
バイアス電流トランジスタ群の中の別の少なくとも１つに対して可変能動化制御信号を付加するよう構成された別の制御回路をさらに含む請求項１１に記載のプログラマブル遅延セル。
【請求項１３】
互いに並列接続可能な別の複数の負荷抵抗トランジスタと；
この別の複数の負荷抵抗トランジスタと複数のバイアス電流トランジスタとの間に直列接続された別のスイッチングトランジスタとを備え、スイッチングトランジスタとこの別のスイッチングトランジスタとが相補的な入力信号によってそれぞれ制御される請求項９に記載のプログラマブル遅延セル。
【請求項１４】
スイッチング回路はさらに少なくとも１つの負荷抵抗トランジスタに対して実質的に固定された非能動化制御信号または可変能動化制御信号のいずれかを選択的に付加するよう構成された請求項１３に記載のプログラマブル遅延セル。
【請求項１５】
互いに並列接続可能な第１の複数の負荷抵抗トランジスタと；
互いに並列接続可能な第２の複数の負荷抵抗トランジスタと；
互いに並列接続可能な複数のバイアス電流トランジスタと；
第１の複数の負荷抵抗トランジスタと複数のバイアス電流トランジスタとの間に直列接続された第１のスイッチングトランジスタと；
第２の複数の負荷抵抗トランジスタと複数のバイアス電流トランジスタとの間に直列接続された第２のスイッチングトランジスタと；
第１および第２の差動入力信号を第１および第２のスイッチング回路に対して制御信号として付加するよう構成された入力回路と；
第１および第２の負荷抵抗トランジスタ群の中のそれぞれから少なくとも１つを第１および第２の負荷抵抗トランジスタ群の中のそれぞれからの別の少なくとも１つとそれぞれ並列動作するように選択的に能動化するよう構成された第１のスイッチング回路と；
バイアス電流トランジスタ群の中の少なくとも１つをバイアス電流トランジスタ群の中の別の少なくとも１つと並列動作するように選択的に能動化するよう構成された第２のスイッチング回路と
を含む請求項９に記載のプログラマブル差動遅延セル。
【請求項１６】
第１および第２のスイッチングトランジスタによって制御された電流から第１および第２の差動出力信号をそれぞれ抽出するよう構成された出力回路をさらに備える請求項１５に記載のプログラマブル差動遅延セル。
【請求項１７】
直列閉ループ内に接続された請求項１６に記載の複数のプログラマブル差動遅延セルを備え、各セルの入力信号は前置されたセルの出力信号である電圧制御発振器回路。
【請求項１８】
請求項１７記載の電圧制御発振器回路と；
この電圧制御発振器回路内の位相および周波数を時間変化入力信号の位相および周波数と比較して第１および第２の負荷抵抗トランジスタならびにバイアス電流トランジスタを少なくとも部分的に制御するための出力制御信号を形成するよう構成された位相／周波数検出回路と
を含む位相ロックループ回路。
【請求項１９】
請求項１８に記載された位相ロックループ回路を備えるプログラマブルロジックデバイス。
【請求項２０】
位相ロックループ回路の動作の結果として形成された信号を使用するよう構成されたプログラマブルロジック回路をさらに備える請求項１９に記載のプログラマブルロジックデバイス。
【請求項２１】
処理回路と；
前記処理回路に結合されたメモリと；
この処理回路およびメモリに結合された請求項２０に記載のプログラマブルロジックデバイスと
を含むデジタル処理システム。
【請求項２２】
請求項２０に記載のプログラマブルロジックデバイスが実装されたプリント回路基板。
【請求項２３】
プリント回路基板上に装着されプログラマブルロジックデバイスに結合されたメモリをさらに備える請求項２２に記載のプリント回路基板。
【請求項２４】
プリント回路基板上に装着されプログラマブルロジックデバイスに結合された処理回路をさらに備える請求項２２に記載のプリント回路基板。
【発明の詳細な説明】
【０００１】
この出願は、２００１年９月１８日に提出された暫定米国特許出願第６０／３２３２４９号の権利を要求するものであり、これを全体的に参照に組み入れてある。
【０００２】
【産業上の利用分野】
この発明は、電圧制御発振器（“ＶＣＯ”）回路に係り、より具体的には広範な帯域の周波数レンジのうちからいずれかの複数の周波数レンジ内において動作するようにプログラムすることができる電圧制御発振器回路に関する。
【０００３】
【従来の技術】
位相ロックループ（“ＰＬＬ”）回路は、周波数および／または位相が変動する信号からデータを取り出すことを補助する目的でしばしば使用される。ＰＬＬは広範なレンジの周波数内のいずれかの周波数における信号化を補助することを必要とするプログラマブルロジックデバイス（“ＰＬＤ”）等の比較的に汎用の回路内に使用され得る（例えば、２００１年３月１３日に提出されたオーグ氏等の米国特許出願第０９／８０５８４３号のＰＬＬを使用するＰＬＤを参照）。ＰＬＬが動作することが要求される周波数のレンジは特にその上限が常に上昇（すなわちより高い周波数となる）している。同時に集積回路の電源電圧は低下しており、従ってＰＬＬ回路の動作レンジを拡大することが困難になっている。
【０００４】
【発明が解決しようとする課題】
従って本発明の目的は、電源によって制限されることなく広範な動作帯域幅を達成することができる電圧制御発振器の遅延セルを提供することである。
【０００５】
【課題を解決するための手段】
本発明によれば、遅延セル（例えばＰＬＬの電圧制御発振器（“ＶＣＯ”）に使用するもの）が、互いに並列接続可能な複数の負荷抵抗トランジスタと、互いに並列接続可能なバイアス電流トランジスタと、負荷抵抗トランジスタとバイアス電流トランジスタとの間に直列接続されたスイッチングトランジスタとを備えている。スイッチング回路は並列に動作する負荷抵抗トランジスタの数を選択することを可能にする。同様に別のスイッチング回路も並列に動作するバイアス電流トランジスタの数を選択することを可能にする。遅延セルを実質的に再構成することがこのように可能であるため、遅延セルの動作レンジ（すなわち時間遅延特性）を大幅に拡大することが可能になる。ＶＣＯは閉ループ列に接続されたこの種の遅延セルを複数含むことができる。拡大された遅延セルの動作レンジにより、これらの遅延セルによって構成されているＶＣＯの動作周波数レンジも大幅に拡大される。このＶＣＯを含んでいるＰＬＬの動作レンジについても同様のことが該当する。
【０００６】
各遅延セルは構造および動作に関して差動的なものとなる。
【０００７】
本発明のその他の詳細、特徴、ならびに種々の利点は、添付図面を参照しながら以下に記述する詳細な説明によって理解される。
【０００８】
【実施例】
図１に示された説明的な従来のＰＬＬ回路１０において、位相／周波数検出器（“ＰＦＤ”）回路２０は入力リード８を介して入力信号を受信する。信号８はバイナリデジタル信号等の時間変化信号であり、異なった電圧レベル群によって、および／または電圧レベルの転換によって表現されるデータを伝送するものである。ＰＦＤ２０はこの信号８の位相および周波数を、リード３２を介してＶＣＯ３０からＰＦＤ２０にフィードバックされた信号の位相および周波数と比較する。ＰＦＤ２０はこの比較に基づいてＶＣＯ３０を制御するための１つまたは複数の信号を形成し、これによって信号３２の位相および周波数が信号８の位相および周波数により近くなるように一致させる。例えば、信号８はＣＤＲ（クロックデータ復元）データ信号とし、ＰＬＬ１０はこのＣＤＲデータ信号から復元されたクロック信号を提供するよう動作することができる。（この復元されたクロック信号は、適用形態に応じて信号３２またはこの信号３２に同期しているが位相シフトさせた信号とすることができる。）信号３２の周波数が低過ぎるかあるいは信号８に対して位相が遅れていることをＰＦＤ信号２０が検出した場合、ＰＦＤ２０はＶＣＯ３０の周波数を上昇させるための出力信号あるいは信号２２を形成する。他方、信号３２の周波数が高過ぎるかあるいは信号８に対して位相が進んでいることをＰＦＤ信号２０が検出した場合、ＰＦＤ２０はＶＣＯ３０の周波数を低下させるための出力信号あるいは信号２２を形成する。
【０００９】
図２には説明的なＶＣＯ３０の構造が示されている。この構成例においてＶＣＯ３０は閉ループに直列接続された複数の差動遅延セル４０を含んでいる。各遅延セル４０は、直列閉ループ内において前置された遅延セルから付加された差動信号内の転位を受信した後時間遅延インタバルをおいてその差動出力信号内に転位を形成する。各遅延セル４０の時間遅延インタバルは、ＰＦＤ２０（図１）の出力信号（群）２２によって制御される変化に伴って少なくともある程度変化することが可能である。ＶＣＯ３０の発振周波数は遅延セル４０の時間遅延に対して反比例するものとなる。ＰＬＬ１０が広範なレンジの周波数のうちの任意の周波数にロックすることを可能にするために、ＶＣＯ３０もこれに従った広範なレンジの発振周波数を有することが必要である。このことは遅延セル４０が広範なレンジの遅延時間インタバルを有する必要があることを意味している。
【００１０】
図３には、代表的な遅延セル４０の説明的な構造がより詳細に示されている。図３には負荷抵抗器ＲＬ１およびＲＬ２としてＰＭＯＳＦＥＴと入力トランジスタＳＷ１／ＳＷ２および電流ミラー回路ＩＢＩＡＳとしてＮＭＯＳＦＥＴが示されているが、負荷抵抗器ＲＬ１およびＲＬ２としてＮＭＯＳＦＥＴと入力トランジスタＳＷ１／ＳＷ２および電流ミラー回路ＩＢＩＡＳとしてＰＭＯＳＦＥＴを使用しても同様な動作を達成し得ることが理解される。
【００１１】
図１に示された回路において、ＲＣＯＮＴおよびＶＣＯＮＴはＰＦＤ２０（図１）からの制御信号である。信号ＶＩＮ−およびＶＩＮ＋は直列閉ループ内において前置された遅延セル４０からの差動入力信号である（図２参照）。信号ＶＯ−および信号ＶＯ＋は直列閉ループ内において後置された遅延セル４０への差動出力信号である（図２参照）。
【００１２】
遅延セル４０の時間遅延は負荷抵抗器ＲＬ１およびＲＬ２の抵抗に比例する。従って、広範な周波数レンジを達成するために負荷抵抗器ＲＬ１およびＲＬ２はＲＣＯＮＴと共に変化するとともに広範な抵抗レンジを有するものとなる。さらに末端電流ＩＢＩＡＳもＶＣＯＮＴによって制御されるとともに広範な電流レンジを有している。末端電流ＩＢＩＡＳは出力電圧の変動を負荷抵抗の変化と同程度に維持するよう作用する。従来より、周波数を増加するためにはＲＣＯＮＴを低下させ、これはゲートソースバイアス電圧を増加させ従って抵抗ＲＬ１およびＲＬ２を低下させる。同時にＶＣＯＮＴが増加し、これによってゲートソースバイアス電圧が増加し、これによって末端電流ＩＢＩＡＳが増加する。最大のＲＬ１およびＲＬ２において負荷抵抗制御電圧ＲＣＯＮＴはＶＤＤ−（ＶＳＷ＋｜ＶＴＰ｜）から開始して略ＶＳＳ＋ＶＤＳ（基礎反射電流をバイアスに使用すると仮定する）まで低下し、この点においてＲＬ１およびＲＬ２が最小となる。電流反射制御電圧ＶＣＯＮＴは最小電流のために必要とされるＶＧＳから開始して略ＶＤＤ−ＶＳＤ（基礎反射電流をバイアスに使用すると仮定する）まで増加し、この点においてＩＢＩＡＳが最大となる。
【００１３】
両方の制御電圧（すなわちＲＣＯＮＴおよびＶＣＯＮＴの両方）に対して電源ＶＤＤが周波数を増加させるための限定要素となる。より高出力の電源によってより大きなバンド幅が達成される。残念なことに将来の集積回路の電源は縮小する傾向にある。そのため別の設計手法が必要とされている。
【００１４】
ＰＬＤ等の多機能集積回路において、広域の周波数で動作する種々の高速Ｉ／Ｏ規格に対してＰＬＬを設計する必要がある。しかしながら、電源が縮小しているためこのことは極めて困難となっている。本発明に係るプログラマブル遅延セルの概念（例えば図４）により、例えば高速通信用途のための多機能集積回路広域周波数動作を達成する課題が解決される。
【００１５】
図４に示されている本発明に係る説明的なプログラマブル遅延セル４０′は従来の遅延セルと同様な原理で動作するが、初期のデバイスと並列に選択可能な数の追加的なトランジスタをターンオンする選択肢が含まれている。例えば、図３の負荷抵抗器ＲＬ１は図４においては互いに並列に接続された（ソースからドレインへ）複数の負荷抵抗器ＲＬ１ａ，ＲＬ１ｂ，・・・，ＲＬ１ｎによって代替されている。同様にＩＢＩＡＳトランジスタＩＣＯＮＴは互いに並列に接続された（ソースからドレインへ）複数のトランジスタＩＣＯＮＴａ，ＩＣＯＮＴｂ，・・・，ＩＣＯＮＴｎによって代替されている。いずれの場合においても“ａ”トランジスタ（すなわちＲＬ１ａ，ＲＬ２ａ，およびＩＣＯＮＴａ）は初期デバイスまたはトランジスタである。
【００１６】
各並列トランジスタグループ内の各トランジスタ（初期トランジスタ以外）は、別の結合された回路によって制御されるマルチプレクサを介して能動化／非能動化される。例えば、ＲＬ１ｂおよびＲＬ２ｂはマルチプレクサ１１０ｂの出力信号によって直列に制御される。このマルチプレクサはＶＤＤ（これはトランジスタＲＬ１ｂおよびＲＬ２ｂをターンオフする）またはＲＣＯＮＴ（これはＲＬ１ｂおよびＲＬ２ｂに対してＲＬ１ａおよびＲＬ２ａと全く同一の制御を提供する）のいずれかを出力するように制御することができる。この後者のマルチプレクサ１１０ｂの状態はＲＬ１ａおよびＲＬ１ｂが並列に動作することを誘引し、また同様にＲＬ２ａおよびＲＬ２ｂが並列に動作することを誘引する。グループ１１０ｂ−１１０ｎ内の他のマルチプレクサはグループＲＬ１ｂ−ＲＬ１ｎおよびＲＬ２ｂ−ＲＬ２ｎ内の他のトランジスタを選択的に初期トランジスタＲＬ１ａおよびＲＬ２ａとの並列動作に追加することを可能にする。
【００１７】
同様にマルチプレクサ１２０ｂ−１２０ｎは任意の数の追加的なトランジスタＩＣＯＮＴｂ−ＩＣＯＮＴｎを初期トランジスタＩＣＯＮＴａとの並列動作に追加することを可能にする。例えば、マルチプレクサ１２０ｂはトランジスタＩＣＯＮＴｂのゲートにＶＳＳまたはＶＣＯＮＴに付加するように制御することができる。他方、ＶＣＯＮＴを付加することによってトランジスタＩＣＯＮＴｂにトランジスタＩＣＯＮＴａと同じ動作が付与される。
【００１８】
図４に示されている説明的な実施例において、各マルチプレクサ１１０／１２０は結合されたプログラマブルメモリセル１１２／１２２によってプログラム制御される。例えば、マルチプレクサ１１０ｂはメモリセル１１２ｂのプログラム状態によってＶＤＤまたはＲＣＯＮＴのいずれかを出力するように制御される。メモリセル１１２／１２２等は場合によって機能制御要素（“ＦＣＥ”）と呼ばれることもある。
【００１９】
マルチプレクサ１１０／１２０のプログラマブル（従って一般的に静的な）制御に代えて、これらのデバイスをより動的な信号形式によって制御することもできる。例えば、この種のより動的な信号はＰＦＤ２０（図１）あるいは本発明の回路を含んだＰＬＤ上のロジック回路のいずれかの部分から受信することができる。図５には静的あるいは動的のいずれかによって制御される代表的なマルチプレクサ１１０／１２０の制御を可能にする説明的な回路が示されている。図５において、マルチプレクサ１１０／１２０はマルチプレクサ１３０の出力信号によって制御される。マルチプレクサ１３０はＦＣＥ１３２の出力信号によって制御され、これが受信する他の２つの入力信号のうちのいずれかを出力する。これらの他の２つの信号はいわゆる動的制御信号およびＦＣＥ１３４の出力信号である。マルチプレクサ１３０がＦＣＥ１３４の出力信号をマルチプレクサ１１０／１２０へルート付けすると、マルチプレクサ１１０／１２０はＦＣＥ１３４のプログラム状態に応じてそれの２つの非制御入力のいずれか一方または他方のいずれかを常に出力するように制御される。他方、動的制御信号をマルチプレクサ１１０／１２０にルート付けするようマルチプレクサ１３０がＦＣＥ１３２によって制御される場合、マルチプレクサ１１０／１２０は動的制御信号の現状の論理状態に応じてそれの２つの非制御入力の一方または他方を異なった時点において出力するように制御される。
【００２０】
１１０、１２０、および１３０等の回路要素は場合によってプログラマブルロジックコネクタ（“ＰＬＣ”）と呼ばれることもあり、このＰＬＣ技術は回路がプログラムによってあるいは動的に制御されるかにかかわらず使用することができる。
【００２１】
図４に戻ると、説明的なプログラマブル差動遅延セル４０′全ての動作レンジ（すなわちレンジａ−ｎ）は従来の遅延セルと同様にＲＣＯＮＴおよびＶＣＯＮＴ上に動作限界点を有する。しかしながら、追加的なデバイスをターンオンすることによって大幅に高い周波数群を達成することもできる（レンジｂ−ｎ）。これは低減された負荷抵抗器のためであり、前述したようにこれによって遅延セル時間が低減される。電流反射における追加トランジスタによってより大きな総合末端電流ＩＢＩＡＳが提供され、これによって出力の振幅が保持され、同時に追加的な負荷トランジスタは負荷抵抗器を削減するためにより多くの抵抗を並列に追加する。プログラマブルロジックセル内において、負荷抵抗ＲＬは等式１／ＲＬ＝１／ＲＬａ＋１／ＲＬｂ＋・・・＋１／ＲＬｎに従って複数の負荷抵抗器の並列の組み合わせとなる。全ての抵抗器が抵抗値Ｒをもって同等である場合、総抵抗は単純にＲ／ｎとなり、これはより多くの追加トランジスタが付勢されるに従って負荷抵抗が低下することを示している。全ての抵抗器が等しくはない場合、任意の数の並列抵抗器の総抵抗は常に組み合わせ内における最小の抵抗器よりも小さいものとなる。
【００２２】
図６Ａおよび図７Ａには、図３に示された従来の遅延セルの比較的限定された動作レンジが示されている。図６Ａには、従来の付加セルにおいては到達可能な負荷抵抗レンジが電源によって制限されることが示されている。同様に、図７Ａには従来の付加セルにおいては末端電流レンジが電源によって制限されることが示されている。これに対して、図６Ｂおよび図７Ｂには本発明に係るプログラマブル遅延セル（例えば図４参照）の大幅に大きな動作レンジが示されている。図６Ｂにはプログラマブル遅延セル（例えば４０′）において到達可能な負荷抵抗レンジが設計者によって提供された並列トランジスタの数によってのみ制限されることが示されている。図７Ｂにはプログラマブル遅延セル４０′等の末端電流レンジに対して同等な点が示されている。
【００２３】
前述したいくつかの点を短く繰り返すと、動的ＶＣＯ差動遅延セル内において必要とされる動作レンジはＰＬＤ等のデバイスの絶え間なく増強される特性によって直接的に生成される（例えば、多機能高速シリアル通信規格の動作におけるこれらの装置の必要性）。ギガビットイサーネット、インフィニバンド、Ｘａｕｉ、またはＳＯＮＥＴ等の規格を組み込むために、高速ＰＬＬは数百ＭＨｚから１ないし２ＧＨｚの動作帯域幅に拡張する必要がある。集積回路電源の継続的な低減とも重なって、従来の手法によって広域ＰＬＬを設計することは困難あるいは不可能になっている。ここに図示および説明されている新しいプログラマブル方式によって、ＰＬＤを製造するために特に有効な解決方式が提供される。プログラマブルＶＣＯ遅延セルを含んだＰＬＬの帯域幅は物理的な処理限界に達するまでに拡大される。しかしながら、この処理限界内において帯域幅は電源によっては制限されず技術者の設計に従ったものとなる。
【００２４】
図８にはデータプロセッシングシステム２０２内におけるプログラマブルロジックデバイス（“ＰＬＤ”）１４（ＰＬＬ１０およびプログラマブルロジック１２を含む）が示されている。ＰＬＬ１０は、本発明に従って構成されたＶＣＯ３０遅延セル（例えば図４に示された遅延セル４０′）を含んでいることを除いて図１のＰＬＬ１０と同様である。プログラマブルロジック１２は従来のものとすることができ、ＰＬＬ１０によって出力された信号（群）を使用するか、および／またはＰＬＬ１０の動作の特定の要素を制御する（例えば図４におけるＰＬＣ１１０および／または１２０の制御）信号を形成することができる。データ処理システム２０２は、さらに：プロセッサ２０４；メモリ２０６；Ｉ／Ｏ回路２０８；ならびに周辺機器２１０うちの１つまたは複数を含むことができる。これらの構成要素はシステムバス２２０によって互いに結合されるとともにエンドユーザシステム２４０内に含まれた回路基板２３０上に実装されている。
【００２５】
システム２０２は、コンピュータネットワーキング、データネットワーキング、ビデオ処理、デジタル信号処理、またはプログラマブルあるいはリプログラマブルロジックデバイスの利点を活用することが望まれる、広範な適用形態で使用することができる。プログラマブルロジックデバイス１４は多様なロジック機能を広範囲に実行するために使用することができる。例えば、プログラマブルロジックデバイス１４はプロセッサ２０４と組合されて動作するプロセッサまたはコントローラとして構成することができる。プログラマブルロジックデバイス１４は、さらにシステム２０２内の共有リソースへのアクセスを仲介するアービタとして構成することもできる。さらに別の例として、プログラマブルロジックデバイス１４は、プロセッサ２０４とシステム２０２内の他の構成要素との間のインタフェースとして構成することもできる。システム２０２は１つの例であり、本発明の範囲ならびに精神は請求の範囲によってのみ定義されることは勿論である。
【００２６】
本発明の特徴を有するプログラマブルロジックデバイス１４、ならびにこれらのデバイスの種々の構成要素（例えば、先述したＰＬＬおよびプログラマブルロジック回路１０および１２、ならびにその中に使用されるＰＬＣおよびＦＣＥ等の回路要素）を実施するために多様な技術を使用することができる。例えば、各ＰＬＣは、いくつかの入力を１つの出力に接続するためのスイッチまたはスイッチ群等の比較的単純なプログラマブルコネクタとすることができる。他方、各ＰＬＣは、接続を行うだけでなくロジック（例えば、複数の入力のロジック結合によって）を実行することができるより複雑な要素とすることもできる。後者において、各ＰＬＣはＡＮＤ、ＮＡＮＤ、ＯＲ、またはＮＯＲ等の機能を実施するｐ項ロジックとすることができる。ＰＬＣを構成するために適した要素の例としては、ＥＰＲＯＭ、ＥＥＰＲＯＭ、パストランジスタ、伝達ゲート、アンチヒューズ、レーザヒューズ、メタルオプショナルリンク等が挙げられる。前述したように、種々のＰＬＣの構成要素は、多様なプログラマブル機能制御要素（“ＦＣＥ”）によって制御することができる。（特定の実施形態（例えばヒューズおよびメタルオプショナルリンク）については独立したＦＣＥデバイスは必要でない。）ＦＣＥもいくつかの異なった方式で実施することができる。例えば、ＦＣＥは、ＳＲＡＭ、ＤＲＡＭ、先入れ先出し（“ＦＩＦＯ”）メモリＥＰＲＯＭ、ＥＥＰＲＯＭ、機能制御レジスタ（例えば、ウォールストロームの米国特許第３４７３１６０号に記載）、強誘電メモリ、ヒューズ、アンチヒューズ等から構成することができる。前述の多様な例から、本発明は一回のみプログラム可能なデバイスおよびリプログラム可能なデバイスの両方に適用可能であることが理解される。
【００２７】
以上の記述は単に本発明の原理を説明したものであり、当業者においては本発明の範囲および精神を逸脱することなく種々の設計変更をなし得ることは勿論である。例えば、図４にはＰＬＣ１１０とＰＬＣ１２０の制御信号源が別々に図示されているが、必要に応じて共通または共有信号を使用することもできる。この共通または共有制御は特にＰＬＣ１１０ｂおよび１２０ｂに対して同じ制御が使用され、ＰＬＣ１１０ｃおよび１２０ｃ（以下同様）に対して同じ制御が使用されることを意味している。本発明の範囲内における別の変更例として、各グループのＲＬ１ａ−ｎ，ＲＬ２ａ−ｎ，ＩＣＯＮＴａ−ｎに任意の数の並列トランジスタを含むことができる。一般的には差動遅延セルが好適であるが、本発明はさらに非差動遅延セルを使用することもできる。例えば、この種の非差動遅延セルは１つのスイッチングトランジスタＳＷ１またはＳＷ２、ならびに１セットのみの負荷抵抗トランジスタＲＬ１ａ−ｎまたはＲＬ２ａ−ｎを有している。この種の非差動遅延セルは例えば図４に示されているように構成することができる。
【図面の簡単な説明】
【図１】従来の説明的な位相ロックループ（“ＰＬＬ”）回路を示す概略ブロック線図である。
【図２】従来の説明的な電圧制御発振器（“ＶＣＯ”）回路を示す概略ブロック線図である。
【図３】従来の説明的な差動遅延セル回路を示す概略ブロック線図である。
【図４】本発明に係る説明的なプログラマブル差動遅延セル回路を示す概略ブロック線図である。
【図５】図４の代表的な部分の代替的な実施例を示す概略ブロック線図である。
【図６】（Ａ）は本発明の一つの特徴を説明するために有効な説明的な概略回路特性図であり、（Ｂ）は（Ａ）と同様であるが本発明によって達成される拡大された動作レンジを示す概略回路特性図である。
【図７】（Ａ）は本発明の別の特徴を説明するために有効な説明的な概略回路特性図であり、（Ｂ）は（Ａ）と同様であるが本発明によって達成される拡大された動作レンジを示す概略回路特性図である。
【図８】本発明に係る遅延セルを使用するＶＣＯを備えたＰＬＬ回路を含んだＰＬＤを使用する説明的なシステムを示す概略ブロック線図である。
【符号の説明】
８，３２  リード
１０  ＰＬＬ
１４  ＰＬＤ
２０  ＰＦＤ
３０  ＶＣＯ
４０，４０′  遅延セル
１１０，１２０，１３０  マルチプレクサ
１１２，１２２  メモリセル
１３２，１３４  ＦＣＥ
２０２  データ処理システム
２０４  プロセッサ
２０６  メモリ
２０８  Ｉ／Ｏ回路
２１０  周辺機器
２３０  回路基板
２４０  エンドユーザシステム
【図１】
0004199972.tif 000002
【図２】
0004199972.tif 000003
【図３】
0004199972.tif 000004
【図４】
0004199972.tif 000005
【図５】
0004199972.tif 000006
【図６】
0004199972.tif 000007
【図７】
0004199972.tif 000008
【図８】
0004199972.tif 000009