【手続補正書】
【提出日】平成20年6月20日(2008.6.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上にゲート電極、ゲート絶縁膜、半導体薄膜が設けられ、相互に分離された２つのオーミックコンタクト層および各オーミックコンタクト層上に設けられたソース電極およびドレイン電極を有する薄膜トランジスタと、前記薄膜トランジスタのソース電極に接続された画素電極とを備えたアクティブ基板の製造方法において、所定の形状にパターニングされたレジスト膜をマスクとして前記オーミックコンタクト層および前記半導体薄膜をドライエッチングにより連続して形成し、前記レジスト膜を剥離した後に、前記オーミックコンタクト層および前記半導体薄膜を形成した際に生じたエッチング残渣をドライエッチングにより除去することを特徴とするアクティブ基板の製造方法。
【請求項２】
請求項１に記載の発明において、エッチング残渣をドライエッチングにより除去する前に前記画素電極を形成することを特徴とするアクティブ基板の製造方法。
【請求項３】
請求項２に記載の発明において、前記エッチング残渣の除去は、前記画素電極を形成するためのレジスト膜を残した状態で行なうことを特徴とするアクティブ基板の製造方法。
【請求項４】
請求項２に記載の発明において、前記エッチング残渣の除去は、前記画素電極を形成するためのレジスト膜を剥離した後に行なうことを特徴とするアクティブ基板の製造方法。
【請求項５】
請求項１に記載の発明において、前記ソース電極、前記ドレイン電極、前記オーミックコンタクト層および前記半導体薄膜を１回のフォトリソグラフィ工程で形成することを特徴とするアクティブ基板の製造方法。
【請求項６】
請求項５に記載の発明において、前記ゲート絶縁膜の上面に半導体薄膜形成用膜を成膜し、前記半導体薄膜形成用膜の上面にオーミックコンタクト層形成用膜およびソース・ドレイン電極形成用膜を成膜し、前記ソース・ドレイン電極形成用膜の上面にソース・ドレイン電極形成用レジスト膜をフォトリソグラフィ法により形成し、前記ソース・ドレイン電極形成用レジスト膜をマスクとして、前記ソース・ドレイン電極形成用膜をウェットエッチングによりパターニングして、前記ソース電極および前記ドレイン電極を形成し、前記ソース・ドレイン電極形成用レジスト膜をマスクとして、前記オーミックコンタクト層形成用膜および前記半導体薄膜形成用膜をドライエッチングによりパターニングして、前記オーミックコンタクト層および前記半導体薄膜を形成することを特徴とするアクティブ基板の製造方法。
【請求項７】
請求項６に記載の発明において、前記オーミックコンタクト層および前記半導体薄膜を形成した後に、成膜された透明導電膜をパターニングすることにより、前記画素電極を前記ソース電極に接続させて形成することを特徴とするアクティブ基板の製造方法。
【請求項８】
請求項７に記載の発明において、前記ドレイン電極に接続されたドレインラインおよびその外部接続端子を、下から順に、前記半導体薄膜形成用膜、前記オーミックコンタクト層形成用膜および前記ソース・ドレイン電極形成用膜の３層構造として形成することを特徴とするアクティブ基板の製造方法。
【請求項９】
請求項７に記載の発明において、前記ゲート電極に接続されたゲートラインの外部接続端子を、下から順に、前記ゲート電極と同一の金属材料からなる金属膜、前記半導体薄膜形成用膜、前記オーミックコンタクト層形成用膜、前記ソース・ドレイン電極形成用膜および前記透明導電膜の５層構造として形成することを特徴とするアクティブ基板の製造方法。
【請求項１０】
半導体薄膜上に成膜されたオーミックコンタクト層と当該オーミックコンタクト層上に成膜された金属膜とを、前記金属膜上で所定の第１形状にパターニングされたレジスト膜をマスクとしてパターニングする際に、前記金属膜をウェットエッチングによりパターニングするとともに前記オーミックコンタクト層をドライエッチングによりパターニングするアクティブ基板の製造方法において、
前記レジスト膜を除去した後に成膜された透明導電膜を、当該透明導電膜上で所定の第２形状にパターニングされたレジスト膜をマスクとしてウェットエッチングによりパターニングするパターニング工程と、
前記パターニング工程の後に、前記オーミックコンタクト層のうち、前記レジスト膜から露出され残渣として残存している前記オーミックコンタクト層をドライエッチングにより除去する残渣除去工程と、
前記残渣除去工程の後に、前記第２形状にパターニングされたレジスト膜を除去するレジスト膜除去工程と、
を有することを特徴とするアクティブ基板の製造方法。
【請求項１１】
半導体薄膜と当該半導体薄膜よりも上層側に成膜された金属膜とを、前記金属膜上で所定の第１形状にパターニングされたレジスト膜をマスクとしてパターニングする際に、前記金属膜をウェットエッチングによりパターニングするとともに前記オーミックコンタクト層をドライエッチングによりパターニングするアクティブ基板の製造方法において、
前記レジスト膜を除去した後に成膜された透明導電膜を、当該透明導電膜上で所定の第２形状にパターニングされたレジスト膜をマスクとしてウェットエッチングによりパターニングするパターニング工程と、
前記パターニング工程の後に、前記半導体薄膜のうち、前記レジスト膜から露出され残渣として残存している前記半導体薄膜をドライエッチングにより除去する残渣除去工程と、
前記残渣除去工程の後に、前記第２形状にパターニングされたレジスト膜を除去するレジスト膜除去工程と、
を有することを特徴とするアクティブ基板の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
この発明は、上記目的を達成するため、基板上にゲート電極、ゲート絶縁膜、半導体薄膜が設けられ、相互に分離された２つのオーミックコンタクト層および各オーミックコンタクト層上に設けられたソース電極およびドレイン電極を有する薄膜トランジスタと、前記薄膜トランジスタのソース電極に接続された画素電極とを備えたアクティブ基板の製造方法において、所定の形状にパターニングされたレジスト膜をマスクとして前記オーミックコンタクト層および前記半導体薄膜をドライエッチングにより連続して形成し、前記レジスト膜を剥離した後に、前記オーミックコンタクト層および前記半導体薄膜を形成した際に生じたエッチング残渣をドライエッチングにより除去することを特徴とするものである。
また、この発明は、半導体薄膜上に成膜されたオーミックコンタクト層と当該オーミックコンタクト層上に成膜された金属膜とを、前記金属膜上で所定の第１形状にパターニングされたレジスト膜をマスクとしてパターニングする際に、前記金属膜をウェットエッチングによりパターニングするとともに前記オーミックコンタクト層をドライエッチングによりパターニングするアクティブ基板の製造方法において、前記レジスト膜を除去した後に成膜された透明導電膜を、当該透明導電膜上で所定の第２形状にパターニングされたレジスト膜をマスクとしてウェットエッチングによりパターニングするパターニング工程と、前記パターニング工程の後に、前記オーミックコンタクト層のうち、前記レジスト膜から露出され残渣として残存している前記オーミックコンタクト層をドライエッチングにより除去する残渣除去工程と、前記残渣除去工程の後に、前記第２形状にパターニングされたレジスト膜を除去するレジスト膜除去工程と、を有することを特徴とするものである。
また、この発明は、半導体薄膜と当該半導体薄膜よりも上層側に成膜された金属膜とを、前記金属膜上で所定の第１形状にパターニングされたレジスト膜をマスクとしてパターニングする際に、前記金属膜をウェットエッチングによりパターニングするとともに前記オーミックコンタクト層をドライエッチングによりパターニングするアクティブ基板の製造方法において、前記レジスト膜を除去した後に成膜された透明導電膜を、当該透明導電膜上で所定の第２形状にパターニングされたレジスト膜をマスクとしてウェットエッチングによりパターニングするパターニング工程と、前記パターニング工程の後に、前記半導体薄膜のうち、前記レジスト膜から露出され残渣として残存している前記半導体薄膜をドライエッチングにより除去する残渣除去工程と、前記残渣除去工程の後に、前記第２形状にパターニングされたレジスト膜を除去するレジスト膜除去工程と、を有することを特徴とするものである。