【手続補正書】
【提出日】平成20年1月11日(2008.1.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
連想メモリセルに対して記憶データをリード／ライトするための記憶データ用のビット線対と、前記記憶データ用のビット線対とは各々独立に配線された、前記連想メモリセルに対して検索データを供給するための検索データ用のビット線対と、前記検索データ用のビット線対の一致検索時のレベルを電源とグランドとの間の中間電位として小振幅化する第１手段とを備えていることを特徴とする連想メモリ装置。
【請求項２】
連想メモリセルに対して記憶データをリード／ライトするための記憶データ用のビット線対と、前記記憶データ用のビット線対とは各々独立に配線された、前記連想メモリセルに対して検索データを供給するための検索データ用のビット線対と、前記記憶データと前記検索データとの一致検索の結果が出力される一致線のプリチャージレベルを電源とグランドとの間の中間電位として小振幅化する第２手段とを備えていることを特徴とする連想メモリ装置。
【請求項３】
連想メモリセルに対して記憶データをリード／ライトするための記憶データ用のビット線対と、前記記憶データ用のビット線対とは各々独立に配線された、前記連想メモリセルに対して検索データを供給するための検索データ用のビット線対と、前記検索データ用のビット線対の一致検索時のレベルを電源とグランドとの間の中間電位として小振幅化する第１手段と、前記記憶データと前記検索データとの一致検索の結果が出力される一致線のプリチャージレベルを電源とグランドとの間の中間電位として小振幅化する第２手段とを備えていることを特徴とする連想メモリ装置。
【請求項４】
前記第１手段は、スタンバイ時に、前記記憶データ用のビット線対と前記検索データ用のビット線対とを電気的に分離して、前記記憶データ用のビット線対と前記検索データ用のビット線対とを互いに反対の極性のプリチャージ電位とし、一致検索時に、前記検索データ用のビット線対を前記中間電位にするに際し、前記中間電位にする前記検索データ用のビット線対の内の一方のビット線とこれに対応する前記記憶データ用のビット線対の内の一方のビット線とを電気的に接続して前記中間電位を発生する請求項１または３に記載の連想メモリ装置。
【請求項５】
前記第１手段は、キャパシタンスを備え、
スタンバイ時に、前記検索データ用のビット線対と前記キャパシタンスとを電気的に分離して、前記検索データ用のビット線対のプリチャージ電位とは反対の極性の電位を前記キャパシタンスに蓄積し、一致検索時に、前記検索データ用のビット線対を前記中間電位にするに際し、前記中間電位にする前記検索データ用のビット線対の内の一方のビット線と前記キャパシタンスとを電気的に接続して前記中間電位を発生する請求項１または３に記載の連想メモリ装置。
【請求項６】
前記第１手段は、前記検索データ用のビット線対を前記中間電位にするための内部発生手段を備え、
スタンバイ時に、前記中間電位の内部発生手段と前記検索データ用のビット線対とを電気的に分離し、一致検索時に、前記検索データ用のビット線対を前記中間電位にするに際し、前記中間電位の内部発生手段と前記検索データ用のビット線対の一方とを電気的に接続して、前記中間電位の内部発生手段により、前記検索データ用のビット線対を前記中間電位とする請求項１または３に記載の連想メモリ装置。
【請求項７】
前記第２手段は、前記一致線とセンスノードとの間に接続され、クランプ電圧のレベルによりオンオフが制御されるチャージトランスファアンプとなる第１トランジスタと、前記センスノードのプリチャージ手段とを備え、
前記一致線は、前記センスノードのプリチャージ手段により、前記第１トランジスタを介して、前記クランプ電圧よりも少なくとも前記第１トランジスタのしきい値電圧分だけ低いまたは高い中間電位にプリチャージされることを特徴とする請求項２または３に記載の連想メモリ装置。
【請求項８】
前記第２手段は、前記一致線とセンスノードとの間に接続され、クランプ電圧のレベルによりオンオフが制御されるチャージトランスファアンプとなる第１トランジスタと、前記一致線をプリチャージする第２トランジスタと、前記センスノードのプリチャージ手段と、前記クランプ電圧のレベルを制御するクランプ電圧制御回路とを備え、
前記一致線は、前記クランプ電圧のレベルとは独立に、前記第２トランジスタにより、電源電圧よりも少なくとも前記第２トランジスタのしきい値電圧分だけ低い、または、グランド電圧よりも少なくとも前記第２トランジスタのしきい値電圧分だけ高い中間電位にプリチャージされることを特徴とする請求項２または３に記載の連想メモリ装置。
【請求項９】
前記第２手段は、前記一致線とセンスノードとの間に接続され、クランプ電圧のレベルによりオンオフが制御されるチャージトランスファアンプとなる第１トランジスタと、前記一致線をプリチャージし、前記クランプ電圧を発生する第２トランジスタと、前記センスノードのプリチャージ手段とを備え、
前記一致線は、少なくとも前記第２トランジスタにより、電源電圧よりも少なくとも前記第２トランジスタのしきい値電圧分だけ低い、または、グランド電圧よりも少なくとも前記第２トランジスタのしきい値電圧分だけ高い中間電位にプリチャージされ、前記クランプ電圧は、前記第２トランジスタにより、前記一致線のプリチャージ電圧と同電位に設定されることを特徴とする請求項２または３に記載の連想メモリ装置。
【請求項１０】
前記第２手段は、キャパシタンスを備え、
スタンバイ時に、前記一致線と前記キャパシタンスとを電気的に分離して、前記一致線のプリチャージ電位とは反対の極性の電位を前記キャパシタンスに蓄積し、一致検索時に、前記一致線を前記中間電位にするに際し、当該一致線と前記キャパシタンスとを電気的に接続して前記中間電位を発生する請求項２または３に記載の連想メモリ装置。
【請求項１１】
前記第２手段は、前記一致線を前記中間電位にする内部発生手段を備え、
スタンバイ時に、前記中間電位の内部発生手段と前記一致線とを電気的に接続し、一致検索時に、前記中間電位の内部発生手段と前記一致線とを電気的に分離して、前記内部発生手段により、前記一致線を前記中間電位とする請求項２または３に記載の連想メモリ装置。
【請求項１２】
前記第２手段は、１ワードを構成する連想メモリセルの内の、所定ビット数分の連想メモリセルの一致出力が内部ノードに接続され、残りの連想メモリセルの一致出力が前記一致線に接続され、
スタンバイ時に、前記内部ノードと前記一致線とを電気的に分離して、前記内部ノードと前記一致線とを互いに反対の極性のプリチャージ電位とし、一致検索時に、前記一致線を前記中間電位にするに際し、前記内部ノードと前記一致線とを電気的に接続して前記中間電位を発生する請求項２または３に記載の連想メモリ装置。
【請求項１３】
請求項１〜１２のいずれかに記載の連想メモリ装置であって、
さらに、前記一致線の一致検索後の電位を検出するためのリファレンス電圧を発生する第３手段と、前記リファレンス電圧に基づいて前記一致線の一致検索後の電位を検出し、これを一致センス出力として増幅出力するセンスアンプとを備え、
前記第３手段は、第１および第２のキャパシタンスを備え、
スタンバイ時に、前記第１および第２のキャパシタンスを電気的に分離して、互いに反対の極性の電位を前記第１および第２のキャパシタンスに蓄積し、一致検索時に、前記第１および第２のキャパシタンスを電気的に接続して前記リファレンス電圧を発生することを特徴とする連想メモリ装置。
【請求項１４】
前記第３手段は、前記リファレンス電圧の内部発生手段を備えることを特徴とする請求項１３に記載の連想メモリ装置。
【請求項１５】
前記センスアンプは、スタンバイ状態および不一致検出時の前記一致センス出力が同じ電圧レベルであることを特徴とする請求項１３または１４に記載の連想メモリ装置。