【手続補正書】
【提出日】平成20年8月25日(2008.8.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】明細書
【発明の名称】半導体装置
【特許請求の範囲】
【請求項１】  複数の配線層を持つ半導体装置であって、
基板に形成された出力トランジスタと、
前記出力トランジスタに電源を供給し、前記複数の配線層のうち所定の配線層に配置される電源配線と、
前記出力トランジスタの出力を外部出力するためのパッドと、
前記出力トランジスタを前記パッドに接続するための金属配線とを有し、
前記金属配線は、前記電源配線が配置された配線層よりも上層の配線層に配置される
ことを特徴とする半導体装置。
【請求項２】  前記複数の配線層は３層以上であり、
前記配線層の最上層に、前記パッドに接続するための金属配線が配置される
ことを特徴とする請求項１記載の半導体装置。
【請求項３】  前記出力トランジスタは、第１導電型トランジスタと第２導電型トランジスタとを備え、
前記第１導電型トランジスタは、前記金属配線に接続される第１導電型拡散領域を有し、前記第２導電型トランジスタは、前記金属配線に接続される第２導電型拡散領域を有し、
前記金属配線に接続される第１導電型拡散領域及び第２導電型拡散領域の上方には、前記所定の配線層において前記電源配線が位置しない空き領域が存在する
ことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】  前記第１導電型トランジスタ及び第２導電型トランジスタは、その長さ方向が前記パッドの幅方向に平行に配置される
ことを特徴とする請求項３記載の半導体装置。
【請求項５】  前記電源配線は、前記第１導電型トランジスタ及び第２導電型トランジスタの長さ方向に平行に配置される
ことを特徴とする請求項４記載の半導体装置。
【請求項６】  前記電源配線が配置される所定の配線層と、前記金属配線に接続される前記第１及び第２の導電型トランジスタの前記第１導電型拡散領域及び第２導電型拡散領域との間には、
前記第１導電型拡散領域及び第２導電型拡散領域から前記所定の配線層の前記空き領域に延びるスタックド・ビア構造の接続孔が配置される
ことを特徴とする請求項３、４又は５記載の半導体装置。
【請求項７】  前記パッドは、最上配線層に配置された金属配線で兼ねられる
ことを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
【請求項８】  前記パッドは、前記出力トランジスタの上方に位置する
ことを特徴とする請求項７記載の半導体装置。
【請求項９】  前記パッドは、チップ内部に配置された
ことを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
【請求項１０】  前記金属配線は、上下に隣り合う複数の配線層に配置される
ことを特徴とする請求項１〜９の何れか１項に記載の半導体装置。
【請求項１１】  前記電源配線が配置される前記所定の配線層の下層に、更に、第２の配線層を備え、
前記第２の配線層の配線面積率は、前記所定の配線層の配線面積率よりも低い
ことを特徴とする請求項１〜１０の何れか１項に記載の半導体装置。
【請求項１２】  前記金属配線の幅は、前記パッドの幅と同程度である
ことを特徴とする請求項１〜１１の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パッドを有する半導体装置に関し、特に、パッドに接続する金属配線を幅広く形成する場合であっても、チップ周辺のＩ／Ｏ領域とチップ内部領域との間のグローバル段差を軽減することに関する。
【０００２】
【従来の技術】
近年の半導体集積回路は、微細加工技術の進展に伴って益々高集積化されてきている。特に、０．２５μｍ以降のデザインルールで製造される集積回路では、一般に多層配線構造が採用される。この多層配線構造では、配線膜及び絶縁層間膜の厚みは、微細化に伴い益々薄くなってきており、配線膜の薄膜化によって許容電流密度は減少してきている。
【０００３】
一方、半導体集積回路において、一般にチップ周辺に位置して、集積回路を静電放電（electrostatic discharge、ESD）から保護する保護回路及び入出力回路を備えるＩ／Ｏセルでは、集積回路の多ピン化に伴うパッドの狭ピッチ化によりセルの幅は狭くなってきている。このような状況の中で、例えば大電流が流れることが予想されるＩ／Ｏセルのパッドに接続される金属配線は、その配線幅をできる限り広くしたり、その金属配線を複数層重ねるなどの工夫により、許容電流能力を高めて、電流による断線からの信頼性を高めている。
【０００４】
図８は、従来の半導体集積回路のレイアウトであって、３層配線を有するＩ／Ｏセルの一例を示し、ＥＳＤ保護素子、出力トランジスタ、電源配線及びパッドを持つものである。ここでのＥＳＤ保護素子は、同一構造の出力トランジスタで兼ねられており、以降では、この２つのものを簡単のために出力トランジスタと称する。
【０００５】
図９は図８の切断線１０１に沿った断面図を示し、図１０は図８の回路図を示す。図８及び図９では、ゲート絶縁膜及び配線層を絶縁する層間絶縁膜の図示は省略している。
【０００６】
図８及び図９において、１０２はＰ型の半導体基板、１０３、１０４は各々Ｐ型ウエル、Ｎ型ウエルであって、半導体基板１０２上に形成されている。更に、Ｎ１０１はＰ型ウエル１０３上に２つに分割して形成されたＮＭＯＳトランジスタ、Ｐ１０１はＮ型ウエル１０４上に２つに分割して形成されたＰＭＯＳトランジスタであり、この両トランジスタＮ１０１、Ｐ１０１は出力トランジスタを構成すると共に、素子分離領域１０５によって互いに素子分離されている。１０６、１０７は各々ＮＭＯＳトランジスタＮ１０１のドレイン及びソースを構成するＮ型拡散領域、１０８、１０９は各々ＰＭＯＳトランジスタＰ１０１のドレイン及びソースを構成するＰ型拡散領域である。
【０００７】
更に、ＶＳＳは第２配線層に設けられた接地電位の電源配線、ＶＤＤは第２配線層に設けられた所定電位の電源配線である。前者の電源配線ＶＳＳは、接続孔１１０、第１配線層に設けられた孤立配線領域１１１、及び接続孔１１２を介してＮＭＯＳトランジスタＮ１０１のソースであるＮ型拡散領域１０７に接続されている（図８では、２つの接続孔１１０、１１２は、上下の位置関係のために重なっている）。また、後者の電源配線ＶＤＤは、接続孔１１３、第１配線層に設けられた孤立配線領域１１４、及び接続孔１１５を介してＰＭＯＳトランジスタＰ１０１のソースであるＰ型拡散領域１０９に接続されている（図８では、２つの接続孔１１３、１１４は、上下の位置関係のために重なっている）。
【０００８】
更に、１２２はパッド、１１６は第１配線層に設けられた幅の広い金属配線であって、この金属配線１１６を用いて前記出力トランジスタＮ１０１、Ｐ１０１とパッド１２２とを接続する。即ち、この金属配線１１６は、接続孔１１７を介してＮＭＯＳトランジスタＮ１０１のドレインであるＮ型拡散領域１０６に接続されると共に、接続孔１１８を介してＰＭＯＳトランジスタＰ１０１のドレインであるＰ型拡散領域１０８に接続される。更に、前記金属配線１１６は、接続孔１１９、第２配線層に設けられた孤立配線領域１２０、及び接続孔１２１を介して、パッド１２２に接続される（図８では、２つの接続孔１１９、１２１は、上下の位置関係のために重なっている）。
【０００９】
【発明が解決しようとする課題】
しかしながら、前記図８及び図９に示した従来のＩ／Ｏセルでは、金属配線１１６の許容電流能力を大きくするように配線幅を大きくすると、その上層に位置する電源配線ＶＳＳ、ＶＤＤとの間で寄生容量が増大し、遅延時間の増大を招く問題がある。
【００１０】
また、チップ周辺に位置するＩ／Ｏ領域において、第１配線層で前記金属配線１１６の幅を広く設計すると、このＩ／Ｏ領域での第１配線層の部分的配線面積率（例えば、１００μｍ×１００μｍ角で区切った場合の各々の配線面積率）は、チップ内部領域での第１配線層の部分的配線面積率と比較して高くなる。このＩ／Ｏ領域とチップ内部領域との間の第１配線層の部分的配線面積率の差は、第１配線層の上に堆積される絶縁層間膜をＣＭＰ工程（表面の平坦性を高める化学的機械研磨工程）によって平坦化したとしても、表面に段差を発生させる原因となる。この段差は、第１配線層の前記部分的配線面積率の差が大きくなるほど増大する。更に、第１配線層の部分的配線面積率の差によって発生したＣＭＰ工程後の段差は、少なくとも第３配線層に配線を形成する前のＣＭＰ工程後においてもさほど軽減されることはなく、各配線層で発生した段差は加算されて、チップ表面に段差（いわゆる、グローバル段差）を発生させる。従って、更に許容電流能力を高めるために金属配線１１６を２つ以上の配線層を用いて多重配線で構成すると、Ｉ／Ｏ領域とチップ内部領域との間のグローバル段差は大きくなる。一般に、チップはウエハー上に並べて製造されるため、チップ上のＩ／Ｏ領域は、ウエハー上の隣りに位置するチップのＩ／Ｏ領域と向い合わせに位置する。図１１は、多数のチップがウエハー上に並べられて配置される様子を示す。同図において、１５０はウエハーであって、ウエハー１５０上に多数のチップ１５１が並べて配置される。各チップ１５１では、Ｉ／Ｏ領域１５２はチップ内部領域１５３を囲むように位置する。図１１に示すように、チップ内部領域１５３がＩ／Ｏ領域１５２に囲まれるチップ１５１を製造する場合には、ウエハー１５０上でのＩ／Ｏ領域１５２は、隣り合うチップのＩ／Ｏ領域１５２と向い合うため、Ｉ／Ｏ領域１５２の部分的配線面積率がチップ内部領域１５３の部分的配線面積率よりも大幅に大きくなると、ウエハー１５０上では、向い合ったＩ／Ｏ領域１５２の広い部分で部分的配線面積率が大きくなる。その結果、ＣＭＰ工程を経ても、チップの広範囲で表面の平坦性を確保できず、チップ表面に大きなグローバル段差が発生して、上層の配線層に配線を形成する際には、リソグラフィ工程における露光マージンを良好に確保することが難しくなるという問題がある。
【００１１】
また、パッドを出力トランジスタなどの素子の上方に配置する、いわゆるＰＯＥ（PAD of Element）を構成する場合には、パッドと電源配線との間に寄生容量が発生するという問題がある。即ち、図１２のＰＯＥ構造を有するＩ／Ｏセルの断面図において、パッド１２２は２種の電源配線ＶＤＤ、ＶＳＳの上方に配置されるため、パッド１２２と電源配線ＶＤＤ、ＶＳＳとの間で寄生容量が発生し、これが原因となって遅延時間が増大するという問題がある。
【００１２】
本発明は前記課題に着目したものであって、その目的は、Ｉ／Ｏセル領域のセル幅が狭くなった場合であっても、パッドに接続する金属配線の幅を広く確保して許容電流量が多くしながら、発生するグローバル段差を小さく制限することにある。更に、本発明では、前記の目的に加えて、パッドに接続する金属配線と出力トランジスタに接続する電源配線との間で生じる寄生容量を小さく抑えることにある。
【００１３】
【課題を解決するための手段】
前記目的を達成するため、本発明では、パッドに接続する金属配線を、出力トランジスタに接続する電源配線よりも上の配線層を用いて配置し、これにより、上層配線層よりも下層配線層の配線面積率を低くして、グローバル段差の発生を有効に抑えるようにする。
【００１４】
即ち、請求項１記載の半導体装置は、複数の配線層を持つ半導体装置であって、基板に形成された出力トランジスタと、前記出力トランジスタに電源を供給し、前記複数の配線層のうち所定の配線層に配置される電源配線と、前記出力トランジスタの出力を外部出力するためのパッドと、前記出力トランジスタを前記パッドに接続するための金属配線とを有し、前記金属配線は、前記電源配線が配置された配線層よりも上層の配線層に配置されることを特徴とする。
【００１５】
請求項２記載の発明は、前記請求項１記載の半導体装置において、前記複数の配線層は３層以上であり、前記配線層の最上層に、前記パッドに接続するための金属配線が配置されることを特徴とする。
【００１６】
請求項３記載の発明は、前記請求項１又は２記載の半導体装置において、前記出力トランジスタは、第１導電型トランジスタと第２導電型トランジスタとを備え、前記第１導電型トランジスタは、前記金属配線に接続される第１導電型拡散領域を有し、前記第２導電型トランジスタは、前記金属配線に接続される第２導電型拡散領域を有し、前記金属配線に接続される第１導電型拡散領域及び第２導電型拡散領域の上方には、前記所定の配線層において前記電源配線が位置しない空き領域が存在することを特徴とする。
【００１７】
請求項４記載の発明は、前記請求項３記載の半導体装置において、前記第１導電型トランジスタ及び第２導電型トランジスタは、その長さ方向が前記パッドの幅方向に平行に配置されることを特徴とする。
【００１８】
請求項５記載の発明は、前記請求項４記載の半導体装置において、前記電源配線は、前記第１導電型トランジスタ及び第２導電型トランジスタの長さ方向に平行に配置されることを特徴とする。
【００１９】
請求項６記載の発明は、前記請求項３、４又は５記載の半導体装置において、前記電源配線が配置される所定の配線層と、前記金属配線に接続される前記第１及び第２の導電型トランジスタの前記第１導電型拡散領域及び第２導電型拡散領域との間には、前記第１導電型拡散領域及び第２導電型拡散領域から前記所定の配線層の前記空き領域に延びるスタックド・ビア構造の接続孔が配置されることを特徴とする。
【００２０】
請求項７記載の発明は、前記請求項１〜６の何れか１項に記載の半導体装置において、前記パッドは、最上配線層に配置された金属配線で兼ねられることを特徴とする。
【００２１】
請求項８記載の発明は、前記請求項７記載の半導体装置において、前記パッドは、前記出力トランジスタの上方に位置することを特徴とする。
【００２２】
請求項９記載の発明は、前記請求項１〜６の何れか１項に記載の半導体装置において、前記パッドは、チップ内部に配置されたことを特徴とする。
【００２３】
請求項１０記載の発明は、前記請求項１〜９の何れか１項に記載の半導体装置において、前記金属配線は、上下に隣り合う複数の配線層に配置されることを特徴とする。
【００２４】
請求項１１記載の発明は、前記請求項１〜１０の何れか１項に記載の半導体装置において、前記電源配線が配置される前記所定の配線層の下層に、更に、第２の配線層を備え、前記第２の配線層の配線面積率は、前記所定の配線層の配線面積率よりも低いことを特徴とする。
【００２５】
請求項１２記載の発明は、前記請求項１〜１１の何れか１項に記載の半導体装置において、前記金属配線の幅は、前記パッドの幅と同程度であることを特徴とする。
【００２６】
以上により、請求項１記載の発明では、パッドに接続される許容電流能力の高い幅広の金属配線を、電源配線よりも上層の配線層に配置したので、前記金属配線を電源配線よりも下層の配線層に配置する場合に比して、下層の配線層の配線面積率は低くなる。従って、前記パッドを持つＩ／Ｏ領域とチップ内部領域との間の下層の配線層の部分的配線面積率の差が小さく抑えられて、グローバル段差の発生が小さく抑えられる。
【００２７】
また、請求項２記載の発明では、パッドに接続される金属配線が最上配線層に配置される。一般に、配線層間に位置する絶縁膜の膜圧は上層であるほど厚くなる関係上、前記金属配線と電源配線との離隔が長くなって、これらの金属配線と電源配線との間の寄生容量が低く抑えられる。
【００２８】
更に、請求項３ないし請求項５記載の発明では、所定の配線層において電源配線が位置しない空き領域が存在するので、出力トランジスタと前記パッドに接続する金属配線との接続を、前記空き領域を使用して真上に立ち上げることができて、接続のための構成が簡易になる。
【００２９】
加えて、請求項６記載の発明では、出力トランジスタをパッドへの金属配線に接続する構成として、上下の位置関係にある接続孔がほぼ同じ箇所に位置するスタックド・ビア構造が用いられるので、そのスタックド・ビア構造に位置する配線は、許容電流能力を考慮することなく、接続孔の周囲に設けるだけでよい。従って、下層の配線層における配線面積率が下がって、Ｉ／Ｏ領域とチップ内部領域との間のグローバル段差がより一層小さく抑えられる。
【００３０】
また、請求項７記載の発明では、最上配線層の金属配線によってパッドが兼ねられるので、その金属配線とパッドとの間に生じる寄生容量が小さく抑えられると共に、この両者を接続する配線が不要になる。
【００３１】
更に、請求項８記載の発明では、パッドが出力トランジスタの上方に位置するＰＯＥ構造において、金属配線のどの部分をもパッドとして兼ねることが可能であるので、パッドの配置の自由度が高くなる。
【００３２】
加えて、請求項１０記載の発明では、パッドに接続される金属配線が複数層構成で広範囲に形成されるので、前記パッドがチップ内部領域に配置されるエリアパッドの場合であっても、最上層の金属配線をそのチップ内部側の端から前記エリアパッドに向けて延ばすだけで良く、エリアパッドへ延びる金属配線の長さを短縮できる。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態の半導体装置を図面に基づいて説明する。
【００３４】
（第１の実施の形態）
図１は、本発明の第１の実施の形態の半導体装置の具体的構成を示すものであって、ＥＳＤ保護素子及び出力トランジスタ、電源配線及びパッド並びにこれらを接続する配線を施したＩ／Ｏセルの一例を示す。この半導体装置は、具体的には図１１に示したＩ／Ｏ領域１５２の構成を示す。尚、出力トランジスタは、同一構造のＥＳＤ保護素子を兼ねることとして、以下ではこの２つのものを簡単に出力トランジスタと称する。
【００３５】
図２は、図１の切断線１- １での断面図を示し、図３は前記図１の半導体装置の回路図を示す。尚、図１及び図２では、ゲート絶縁膜及び、配線層を絶縁する層間絶縁膜の図示は省略している。
【００３６】
前記図１、図２及び図３において、２はＰ型の半導体基板、３及び４は、各々、Ｐ型ウエル、Ｎ型ウエルであって、これらのウエルは半導体基板２上に形成されている。Ｎ１は前記Ｐ型ウエル３上で図２横方向に２つに分割して形成されたＮＭＯＳトランジスタ（第１導電型トランジスタ）、Ｐ１は前記Ｎ型ウエル４上で図２横方向に２つに分割して形成されたＰＭＯＳトランジスタ（第２導電型トランジスタ）であって、これらの２分割されたＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１により出力トランジスタを構成する。前記ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１とは、素子分離領域５によって相互に素子分離されている。また、６及び７は、各々、ＮＭＯＳトランジスタＮ１のドレイン及びソースを構成するＮ型拡散領域（第１導電型拡散領域）、８及び９は、各々、ＰＭＯＳトランジスタＰ１のドレイン及びソースを構成するＰ型拡散領域（第２導電型拡散領域）である。
【００３７】
また、ＶＳＳは第２配線層（所定の配線層）に配置された接地電位の電源配線、ＶＤＤは第２配線層に配置された所定電位の電源配線である。前者の電源配線ＶＳＳは、２分割されたＮＭＯＳトランジスタＮ１の上方に位置するが、２分割されたＮＭＯＳトランジスタＮ１の共通ドレイン６の上方には配置されず、この共通ドレイン６の上方は空き領域となっている。また、後者の電源配線ＶＤＤも、同様に、２分割されたＰＭＯＳトランジスタＰ１の上方に位置するが、２分割されたＮＭＯＳトランジスタＰ１の共通ドレイン８の上方には配置されず、この共通ドレイン８の上方は空き領域となっている。これらの電源配線ＶＳＳ、ＶＤＤは、ＭＯＳトランジスタＮ１、Ｐ１の長さ方向（図１では縦方向）にこれらＭＯＳトランジスタＮ１、Ｐ１と平行に延びている。
【００３８】
更に、前記接地電位の電源配線ＶＳＳは、接続孔１０、第１配線層（前記電源配線ＶＳＳの配置された配線層の下層の配線層）に設けられた孤立配線領域１１及び接続孔１２を介してＮＭＯＳトランジスタＮ１のソースであるＮ型拡散領域７に接続されている（図１では、２つの接続孔１０及び１２は、上下の位置関係のために重なっている）。同様に、所定電位の電源配線ＶＤＤは、接続孔１３、前記第１配線層に設けられた孤立配線領域１４及び接続孔１５を介してＰＭＯＳトランジスタＰ１のソースであるＰ型拡散領域９に接続されている（図１では、２つの接続孔１３及び１５は、上下の位置関係のために重なっている）。
【００３９】
加えて、１７は第３配線層（最上配線層）に設けられたパッドであって、チップの周辺部に位置し、図１及び図２ではＮＭＯＳトランジスタＮ１のソースであるＮ型拡散領域７の右側方に配置されている。このパッド１７の幅方向（図１では縦方向）には、前記２分割されたＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１がその長さ方向（図１では縦方向）を前記パッド１７の幅方向と平行にして配置されている。
【００４０】
更に、１６は前記パッド１７と同一配線層の最上配線層（第３配線層）に配置された金属配線であって、その図１及び図２右端部で前記パッド１７と接続されている。前記金属配線１６の配線幅は、この配線に流れる電流によって断線しないように幅が広く形成されていて、パッド１７の幅に近い幅を持っている。更に、前記金属配線１６は、前記ＰＭＯＳトランジスタＰ１のドレイン上方の空き領域を利用して、この空き領域に配置した接続孔１８、第２配線層に設けた孤立配線領域２０、接続孔２２、及び第１配線層に設けた孤立配線領域２４、及び接続孔２６より成るスタックド・ビア構造を介して、ＰＭＯＳトランジスタＰ１のドレインであるＰ型拡散領域８と接続されると共に、前記ＮＭＯＳトランジスタＮ１のドレイン上方の空き領域を利用して、この空き領域に配置した接続孔１９、第２配線層に設けた孤立配線領域２１、接続孔２３、及び第１配線層に設けた孤立配線領域２５、及び接続孔２７より成るスタックド・ビア構造を介して、ＮＭＯＳトランジスタＮ１のドレインであるＰ型拡散領域６と接続されている。（尚、図１では、３つの接続孔１８、２２及び２６、及び他の３つの接続孔１９、２３及び２７は、各々、上下の位置関係のために重なっている）。
【００４１】
以上のように構成された本実施の形態の半導体装置では、第２配線層に電源配線ＶＤＤ、ＶＳＳが配置され、その上層の第３配線層にパッド１７に接続される金属配線１６が配置される。従って、例えばパッド１７に大電流が流れることを予想して金属配線１６の配線幅を広く形成した場合に、Ｉ／Ｏ領域における第３配線層の部分的配線面積率はチップ内部領域での第３配線層の部分的配線面積率と比較して高くなるが、Ｉ／Ｏ領域における第１配線層の部分的配線面積率は、従来例の図９のようにパッド１２２に接続する金属配線１１６を幅広く第１配線層に配置する場合に比して、高くならない。その結果、Ｉ／Ｏ領域とチップ内部領域との間の第１配線層の部分的配線面積率の差は小さく抑えられるので、第１配線層の表面の平坦性はＣＭＰ工程により良好に確保されて、Ｉ／Ｏ領域とチップ内部領域との間のグローバル段差は小さくなる。よって、その後の上層配線層での配線形成時のリソグラフィ工程における露光マージンが良好に確保されることになる。また、最上層において配線を形成した後には、たとえ大きなグローバル段差が発生した場合であっても、リソグラフィ工程でフォーカスマージンがなくなるほどの微細加工工程がないので、金属配線１６はグローバル段差を気にすることなくその配線幅を広く設計することができる。更に、Ｉ／Ｏセルのセル幅が狭くて金属配線１６の配線幅を大電流による断線が起こらないまで広くできない場合には、金属配線１６が最上配線層にあってリソグラフィー工程のフォーカスマージンが大きいので、この金属配線１６を２以上の複数の金属層で構成することも可能である。また、一般に、上層の配線層で配線を形成するリソグラフィー工程での最小加工寸法は、上層になればなるほど大きく、更にフォーカスマージンも大きくなるので、幅の広い金属配線は最上配線層に形成するのに適している。
【００４２】
しかも、第１配線層に設けた孤立配線領域１１、１４、２４、２５は、スタックド・ビア構造の接続孔にて接続されるので、配線層面に対して流れる電流による断線は考慮する必要がなくて、配線層間を接続する接続孔１０、１２、１３、１５、１８、１９、２２、２３、２６、２７の周囲にだけ設ければ良いので、第１配線層のＩ／Ｏ領域における部分的配線面積率を下げることができる。従って、Ｉ／Ｏ領域とチップ内部領域との間のグローバル段差を一層小さく又はなくすことができて、上層配線層での配線形成時のリソグラフィ工程における露光マージンを極めて良好に確保することができる。
【００４３】
更に、本実施の形態の半導体装置では、第３配線層（最上配線層）にパッド１７に接続する金属配線１６が配置され、第２配線層に電源配線ＶＤＤ、ＶＳＳが配置される。これに対し、従来の図９に示した半導体装置では、第２配線層に電源配線ＶＤＤ、ＶＳＳが配置される点で本実施例と同様であるが、第１配線層にパッド１２２に接続される金属配線１１６が配置される。一般に、配線層とこれに隣接する配線層との間に設けられる絶縁膜の膜圧は、上層であるほど厚くなるように製造されるので、本実施の形態の半導体装置では、第３配線層の金属配線１６と第２配線層の電源配線ＶＳＳ、ＶＤＤとの離隔が従来よりも長くなって、金属配線１６と電源配線ＶＳＳ、ＶＤＤとの間の寄生容量を従来よりも低く抑えることが可能である。
【００４４】
加えて、各ＭＯＳトランジスタＮ１、Ｐ１は、その長さ方向をパッド１７の幅方向（図１の縦方向）に合わせて配置されると共に、電源配線ＶＤＤ、ＶＳＳは前記ＭＯＳトランジスタＮ１、Ｐ１と平行に配置される。これにより、電源配線ＶＤＤ、ＶＳＳは各ＭＯＳトランジスタＮ１、Ｐ１のドレインとなるＮ型拡散領域６及びＰ型拡散領域８の上方には配置する必要がなく、これら拡散領域６、８の真上には各々空き領域が形成される。この各空き領域には、スタックド・ビア構造を持つ接続孔２２、２３などが形成されて、各ＭＯＳトランジスタＮ１、Ｐ１のドレインがこれらの真上に形成されたスタックド・ビア構造を介して第３配線層の金属配線１６に接続される。一方、例えば各ＭＯＳトランジスタＮ１、Ｐ１のドレインの上方が電源配線ＶＤＤ、ＶＳＳにより覆われる場合には、これら電源配線ＶＤＤ、ＶＳＳを迂回する配線を第１配線層に配置して第３配線層の金属配線１６に接続する必要があるため、この場合と比較すると、本実施の形態の半導体装置は第１配線層の部分的配線面積率を効果的に抑えることができる。
【００４５】
（第２の実施の形態）
以下、第２の実施の形態の半導体装置について図面を参照しながら説明する。
【００４６】
図４及び図５は、本実施の形態の半導体装置の具体的構成を示し、図４は断面図、図５は周辺部の平面図を示す。図４及び図５に示した半導体装置は、第１の実施の形態と同様に３つの配線層を有し、パッド１７の中心がＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ２の間に位置したＰＯＥ構造を有するＩ／Ｏセルの一例である。
【００４７】
前記パッド１７は、第３層に配置した金属配線１６で共用されていて、図５ではパッド１７が金属配線１６の中心部に位置する場合を例示している。パッド１７は、金属配線１６のどの位置に形成しても良く、パッド１７の配置の自由度は高い。
【００４８】
以上のように構成された本実施の形態のＰＯＥ構造の半導体装置では、パッド１７が金属配線１６により共用されるので、これらを接続する新たな配線を配置する必要がないと共に、パッド１７と金属配線１６との間に生じる寄生容量は少ない。
【００４９】
（第３の実施の形態）
以下、第３の実施の形態の半導体装置について図面を参照しながら説明する。
【００５０】
図６及び図７は、本実施の形態の半導体装置の具体的構成を示し、前記第１の実施の形態と異なる構成は、パッド１７に接続する金属配線を２層構造とすると共に、パッド１７を図７に示すようにチップの周辺ではなく内部に配置するエリアパッド構造としたものである。
【００５１】
すなわち、図６及び図７において、第４配線層（最上層）に配置された金属配線１６は、チップ内部に延びてエリアパッド１７を共用している。前記金属配線１６の下方には、第３配線層に配置された金属配線２８が配置されて最上層の金属配線１６と接続されている。各エリアパッド１７は、図６に示すように、内部配線２９〜３２の上方に設けられている。第３配線層の金属配線２８は、最上層の金属配線１６との接続を確保すると同時に接続孔１８、１９等を介して出力トランジスタＰ１、Ｎ１の各ドレインと接続する役割を果たす。
【００５２】
従って、本実施の形態の半導体装置では、図７に示したエリアパッド１７を構成する場合であっても、接続孔１８、１９などを持つスタックド・ビア構造を用いて、出力トランジスタＰ１、Ｎ１の上方に広い範囲で２層の金属配線２８、１６を重ね配置できるので、上層の金属配線１６の内方側の端部を内方に延ばしてエリアパッド１７を形成できる。これに対し、図９又は図１２に記載した従来の半導体装置では、２つの電源配線ＶＤＤ、ＶＣＣが第１配線層の金属配線１１６の上方に位置するために、この金属配線１１６のチップ周辺側の端から接続孔１１９等を介して立ち上げて第３配線層に移り、その後、このチップ周辺部からチップ内方に向かって金属配線を延ばしてエリアパッドを形成する必要があり、この金属配線は長くなる。従って、本実施の形態の半導体装置では、従来の図９の接続孔１１９等の配線接続領域を設ける必要がなく、また金属配線長を短くできる分、レイアウト面積をより小さくすることができる。
【００５３】
尚、以上の説明では、配線層を３層としたが、本発明は配線層の数は限定されず、要は、パッドに接続する金属配線を出力トランジスタに接続する電源配線よりも上層に配置すればよい。また、出力トランジスタに接続する２つの電源配線ＶＤＤ、ＶＳＳは同一配線層に配置したが、異なる配線層に配置しても良いのは勿論である。
【００５４】
【発明の効果】
以上説明したように、請求項１記載の発明の半導体装置によれば、パッドに接続される許容電流能力の高い幅広の金属配線を、電源配線よりも上層の配線層に配置したので、下層の配線層の配線面積率を低くできて、Ｉ／Ｏ領域とチップ内部領域との間のグローバル段差の発生を小さく抑えることができる。
【００５５】
また、請求項２記載の発明によれば、パッドに接続される金属配線を最上配線層に配置したので、前記金属配線と電源配線との離隔を長くできて、これらの金属配線と電源配線との間に発生する寄生容量を低く抑えることができる。
【００５６】
更に、請求項３ないし請求項５記載の発明によれば、出力トランジスタと前記パッドに接続する金属配線との接続を、出力トランジスタから真上に立ち上げる接続構成で行うことができるので、接続のための構成を簡易にできる。
【００５７】
加えて、請求項６記載の発明によれば、出力トランジスタとパッドへの金属配線とを接続する構成としてスタックド・ビア構造を使用したので、下層の配線層における配線面積率を下げて、Ｉ／Ｏ領域とチップ内部領域との間のグローバル段差がより一層小さく抑えられる。
【００５８】
また、請求項７記載の発明によれば、最上配線層の金属配線によってパッドを兼ねたので、その金属配線とパッドとの間に生じる寄生容量を小さく抑えることが可能である。
【００５９】
更に、請求項８記載の発明によれば、ＰＯＥ構造において、金属配線のどの部分をもパッドとして兼ねることが可能であるので、パッドの配置の自由度を高くできる。
【００６０】
加えて、請求項１０記載の発明によれば、パッドをエリアパッドとする場合であっても、エリアパッドへ延びる金属配線の長さを有効に短縮できる。
【図面の簡単な説明】
【図１】
本発明の第１の実施の形態の半導体装置の配線構造を示す平面図である。
【図２】
同半導体装置の配線構造を示す断面図である。
【図３】
同半導体装置を示す回路図である。
【図４】
本発明の第２の実施の形態の半導体装置を示す断面図である。
【図５】
同半導体装置の周辺部を示す平面図である。
【図６】
本発明の第３の実施の形態の半導体装置を示す断面図である。
【図７】
同半導体装置の周辺部を示す平面図である。
【図８】
従来の半導体装置の配線構造を示す平面図である。
【図９】
同半導体装置の配線構造を示す断面図である。
【図１０】
従来の半導体装置の回路図である。
【図１１】
上にチップが並べられたウエハーの一部平面図である。
【図１２】
従来のＰＯＥ構造を有する半導体装置の配線構造を示す断面図である。
【符号の説明】
Ｎ１                      ＮＭＯＳトランジスタ（第１導電型トランジスタ）
Ｐ１                      ＰＭＯＳトランジスタ（第２導電型トランジスタ）
ＶＤＤ                    電源配線
ＶＳＳ                    電源配線
２                        基板
６                        Ｎ型拡散領域（第１導電型拡散領域）
８                        Ｎ型拡散領域（第２導電型拡散領域）
１０、１２、１３、１５    接続孔
１１、１４                孤立配線領域
１６                      パッドに接続する金属配線
１７                      パッド
１８、１９、２２
２３、２６、２７        接続孔
２０、２１、２４、２５    孤立配線領域
２８                      配線
１５２                    Ｉ／Ｏ領域
１５３                    チップ内部領域