【手続補正書】
【提出日】平成20年7月24日(2008.7.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置の製造方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に、電界効果トランジスタを有する半導体装置の製造方法に関する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上のゲート電極が形成される領域にダミーゲート電極を形成する工程と、上記ダミーゲート電極をマスクに用いて、ソース、ドレインを形成する工程と、上記ダミーゲート電極の側壁に、第１の側壁スペーサーを形成し、さらに該第１の側壁スペーサーの側壁に、第２の側壁スペーサーを形成する工程と、上記半導体基板上に、上記ダミーゲート電極を覆うように層間絶縁膜を形成する工程と、上記層間絶縁膜の上面を平坦化する工程と、上記ダミーゲート電極の上面を露出させる工程と、上記ダミーゲート電極と上記第１の側壁スペーサーを除去し、側面が第２の側壁スペーサーで、かつ、底面が上記半導体基板からなる溝部を形成する工程と、上記半導体基板上に、上記溝部の底面及び側面を覆うように、上記第１の側壁スペーサーと実質的に同じ厚さの高誘電率ゲート絶縁膜を堆積する工程と、上記溝部内にゲート電極を埋め込み形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
上記ダミーゲート電極の材料と上記第１の側壁スペーサーの材料が同じであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
上記溝部内に埋め込まれたゲート電極とソース・ドレイン拡散層の重なり部分の長さは２０ｎｍ以上であり、かつ、チャネル長の１／２より５ｎｍ以上短いことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
半導体基板上のゲート電極が形成される領域にダミーゲート電極を形成する工程と、上記ダミーゲート電極の側壁に、第１の側壁スペーサーを形成する工程と、上記ダミーゲート電極と第１の側壁スペーサーをマスクに用いて、ソース、ドレインを形成する工程と、上記第１の側壁スペーサーの側壁に、第２の側壁スペーサーを形成し、さらに該第２の側壁スペーサーの側壁に、第３の側壁スペーサーを形成する工程と、上記半導体基板上に、上記ダミーゲート電極を覆うように層間絶縁膜を形成する工程と、上記層間絶縁膜の上面を平坦化する工程と、上記ダミーゲート電極の上面を露出させる工程と、上記ダミーゲート電極と第１、第２の側壁スペーサーを除去する工程と、上記第３の側壁スペーサーの側壁に、第４の側壁スペーサーを形成する工程と、上記第４の側壁スペーサーの間の部分の上記半導体基板を露出させる工程と、側面が上記第４の側壁スペーサー、かつ、底面が上記半導体基板からなる溝部に、上記第２の側壁スペーサーと実質的に同じ厚さの高誘電率ゲート絶縁膜を堆積し、該溝部の底面及び側面を覆うようにする工程と、上記溝部内にゲート電極を埋め込み形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
上記第１の側壁スペーサーと上記第４の側壁スペーサーの膜厚が実質的に同じであることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
上記ダミーゲート電極の材料と、上記第１及び第２の側壁スペーサーの材料が同じであることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項７】
上記溝部内に埋め込まれたゲート電極とソース・ドレイン拡散層の重なり部分の長さは２０ｎｍ以上であり、かつ、チャネル長の１／２より５ｎｍ以上短いことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項８】
半導体基板上のゲート電極が形成される領域にダミーゲート電極を形成する工程と、上記ダミーゲート電極をマスクに用いて、ソース、ドレインを形成する工程と、上記ダミーゲート電極の側壁に側壁スペーサーを形成する工程と、上記半導体基板上に、上記ダミーゲート電極を覆うように層間絶縁膜を形成する工程と、上記層間絶縁膜の上面を平坦化する工程と、上記ダミーゲート電極の上面を露出させる工程と、上記ダミーゲート電極を除去する工程と、上記側壁スペーサーの側壁の一部を削る工程と、上記側壁スペーサーの間の部分の上記半導体基板を露出させ、側面が側壁スペーサー、かつ、底面が上記半導体基板からなる溝部を形成する工程と、上記溝部の底面及び側面を覆うように、上記側壁スペーサーの側壁の一部を削る工程により削られた上記側壁スペーサーの厚さと実質的に同じ厚さの高誘電率ゲート絶縁膜を堆積する工程と、上記溝部内にゲート電極を埋め込み形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項９】
上記溝部内に埋め込まれたゲート電極とソース・ドレイン拡散層の重なり部分の長さは２０ｎｍ以上であり、かつ、チャネル長の１／２より５ｎｍ以上短いことを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
半導体基板上のゲート電極が形成される領域にダミーゲート電極を形成する工程と、上記ダミーゲート電極をマスクに用いて、ソース、ドレインを形成する工程と、上記ダミーゲート電極の側壁に、第１の側壁スペーサーを形成し、さらに該第１の側壁スペーサーの側壁に、第２の側壁スペーサーを形成する工程と、上記半導体基板上に、上記ダミーゲート電極を覆うように層間絶縁膜を形成する工程と、上記層間絶縁膜の上面を平坦化し、上記ダミーゲート電極の上面を露出させると共に、上記第１及び第２の側壁スペーサーの上部を削る工程と、上記ダミーゲート電極と上記第１の側壁スペーサーを除去し、側面が第２の側壁スペーサーで、かつ、底面が上記半導体基板からなる溝部を形成する工程と、上記半導体基板上に、上記溝部の底面及び側面を覆うように、上記第１の側壁スペーサーと実質的に同じ厚さの高誘電率ゲート絶縁膜を堆積する工程と、上記溝部内にゲート電極を埋め込み形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１１】
上記溝部内に埋め込まれたゲート電極とソース・ドレイン拡散層の重なり部分の長さは２０ｎｍ以上であり、かつ、チャネル長の１／２より５ｎｍ以上短いことを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
半導体基板上のゲート電極が形成される領域にダミーゲート電極を形成する工程と、上記ダミーゲート電極をマスクに用いて、イオン注入を斜めから行ない、ソース、ドレインを形成する工程と、上記ダミーゲート電極の側壁に、第１の側壁スペーサーを形成する工程と、上記半導体基板上に、上記ダミーゲート電極を覆うように層間絶縁膜を形成する工程と、上記層間絶縁膜の上面を平坦化する工程と、上記ダミーゲート電極の上面を露出させる工程と、上記ダミーゲート電極を除去し、側面が第１の側壁スペーサーで、かつ、底面が上記半導体基板からなる溝部を形成する工程と、上記半導体基板上に、上記溝部の底面及び側面を覆うように、上記第１の側壁スペーサーと実質的に同じ厚さの高誘電率ゲート絶縁膜を堆積する工程と、上記溝部内にゲート電極を埋め込み形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１３】
上記溝部内に埋め込まれたゲート電極とソース・ドレイン拡散層の重なり部分の長さは２０ｎｍ以上であり、かつ、チャネル長の１／２より５ｎｍ以上短いことを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
上記イオン注入は、上記半導体基板に対して垂直から１０度〜２０度の範囲の角度で斜めに行なうことを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１５】
半導体基板の第１導電型の領域の第１のゲート電極が形成される領域にダミーゲート電極を形成し、上記第１導電型の領域に第２のゲート電極を形成する工程と、上記ダミーゲート電極及び第２のゲート電極をマスクに用いて、ソース、ドレインを形成する工程と、上記ダミーゲート電極及び第２のゲート電極の側壁に、それぞれ第１の側壁スペーサーを形成し、さらに該第１の側壁スペーサーの側壁に、第２の側壁スペーサーを形成する工程と、上記半導体基板上に、上記ダミーゲート電極及び第２のゲート電極を覆うように層間絶縁膜を形成する工程と、上記層間絶縁膜の上面を平坦化する工程と、上記ダミーゲート電極の上面を露出させる工程と、上記ダミーゲート電極とその側壁の上記第１の側壁スペーサーを除去し、側面が上記第２の側壁スペーサーで、かつ、底面が上記半導体基板からなる溝部を形成する工程と、上記半導体基板上に、上記溝部の底面及び側面を覆うように、上記第１の側壁スペーサーと実質的に同じ厚さの高誘電率ゲート絶縁膜を堆積する工程と、上記溝部内に第１のゲート電極を埋め込み形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１６】
上記第１及び第２のゲート電極とソース・ドレイン拡散層の重なり部分の長さは、それぞれ２０ｎｍ以上であり、かつ、チャネル長の１／２より５ｎｍ以上短いことを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
半導体基板の第１導電型の領域の第１のゲート電極が形成される領域にダミーゲート電極を形成し、上記第１導電型の領域に第２のゲート電極を形成する工程と、上記ダミーゲート電極及び第２のゲート電極の側壁に、それぞれ第１の側壁スペーサーを形成する工程と、上記ダミーゲート電極とその第１の側壁スペーサー及び第２のゲート電極とその第１の側壁スペーサーをそれぞれマスクに用いて、ソース、ドレインを形成する工程と、上記ダミーゲート電極の第１の側壁スペーサーの側壁及び第２のゲート電極の第１の側壁スペーサーの側壁に、それぞれ第２の側壁スペーサーを形成し、さらに該第２の側壁スペーサーの側壁に、それぞれ第３の側壁スペーサーを形成する工程と、上記半導体基板上に、上記ダミーゲート電極及び第２のゲート電極を覆うように層間絶縁膜を形成する工程と、上記層間絶縁膜の上面を平坦化する工程と、上記ダミーゲート電極の上面を露出させる工程と、上記ダミーゲート電極とその側壁の第１、第２の側壁スペーサーを除去する工程と、上記ダミーゲート電極の側壁の第３の側壁スペーサーの側壁に、第４の側壁スペーサーを形成する工程と、上記第４の側壁スペーサーの間の部分の上記半導体基板を露出させる工程と、側面が上記第４の側壁スペーサー、かつ、底面が上記半導体基板からなる溝部に、上記第２の側壁スペーサーと実質的に同じ厚さの高誘電率ゲート絶縁膜を堆積し、該溝部の底面及び側面を覆うようにする工程と、上記溝部内に第１のゲート電極を埋め込み形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１８】
上記第１及び第２のゲート電極とソース・ドレイン拡散層の重なり部分の長さは、それぞれ２０ｎｍ以上であり、かつ、チャネル長の１／２より５ｎｍ以上短いことを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項１９】
半導体基板の第１導電型の領域の第１のゲート電極が形成される領域にダミーゲート電極を形成し、上記第１導電型の領域に第２のゲート電極を形成する工程と、上記ダミーゲート電極及び第２のゲート電極をマスクに用いて、ソース、ドレインを形成する工程と、上記ダミーゲート電極及び第２のゲート電極の側壁に、それぞれ側壁スペーサーを形成する工程と、上記半導体基板上に、上記ダミーゲート電極及び第２のゲート電極を覆うように層間絶縁膜を形成する工程と、上記層間絶縁膜の上面を平坦化する工程と、上記ダミーゲート電極の上面を露出させる工程と、上記ダミーゲート電極を除去する工程と、上記ダミーゲート電極の側壁スペーサーの側壁の一部を削る工程と、上記ダミーゲート電極の上記側壁スペーサーの間の部分の上記半導体基板を露出させ、側面が側壁スペーサー、かつ、底面が上記半導体基板からなる溝部を形成する工程と、上記溝部の底面及び側面を覆うように、上記側壁スペーサーの側壁の一部を削る工程により削られた上記側壁スペーサーの厚さと実質的に同じ厚さの高誘電率ゲート絶縁膜を堆積する工程と、上記溝部内に第１のゲート電極を埋め込み形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２０】
上記第１及び第２のゲート電極とソース・ドレイン拡散層の重なり部分の長さは、それぞれ２０ｎｍ以上であり、かつ、チャネル長の１／２より５ｎｍ以上短いことを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項２１】
半導体基板の第１導電型の領域の第１のゲート電極が形成される領域にダミーゲート電極を形成し、上記第１導電型の領域に第２のゲート電極を形成する工程と、上記ダミーゲート電極及び第２のゲート電極をマスクに用いて、ソース、ドレインを形成する工程と、上記ダミーゲート電極及び第２のゲート電極の側壁に、それぞれ第１の側壁スペーサーを形成し、さらに該第１の側壁スペーサーの側壁に、第２の側壁スペーサーを形成する工程と、上記半導体基板上に、上記ダミーゲート電極及び第２のゲート電極を覆うように層間絶縁膜を形成する工程と、上記層間絶縁膜の上面を平坦化し、上記ダミーゲート電極の上面を露出させると共に、上記第１及び第２の側壁スペーサーの上部を削る工程と、上記ダミーゲート電極と上記第１の側壁スペーサーを除去し、側面が第２の側壁スペーサーで、かつ、底面が上記半導体基板からなる溝部を形成する工程と、上記半導体基板上に、上記溝部の底面及び側面を覆うように、上記第１の側壁スペーサーと実質的に同じ厚さの高誘電率ゲート絶縁膜を堆積する工程と、上記溝部内にゲート電極を埋め込み形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２２】
上記第１及び第２のゲート電極とソース・ドレイン拡散層の重なり部分の長さは、それぞれ２０ｎｍ以上であり、かつ、チャネル長の１／２より５ｎｍ以上短いことを特徴とする請求項２１記載の半導体装置の製造方法。
【請求項２３】
半導体基板の第１導電型の領域の第１のゲート電極が形成される領域にダミーゲート電極を形成し、上記第１導電型の領域に第２のゲート電極を形成する工程と、上記ダミーゲート電極及び第２のゲート電極をそれぞれマスクに用いて、イオン注入を斜めから行ない、ソース、ドレインを形成する工程と、上記ダミーゲート電極の側壁及び第２のゲート電極の側壁に、それぞれ第１の側壁スペーサーを形成する工程と、上記半導体基板上に、上記ダミーゲート電極及び第２のゲート電極を覆うように層間絶縁膜を形成する工程と、上記層間絶縁膜の上面を平坦化する工程と、上記ダミーゲート電極の上面を露出させる工程と、上記ダミーゲート電極を除去し、側面が上記ダミーゲート電極の側壁の第１の側壁スペーサーで、かつ、底面が上記半導体基板からなる溝部を形成する工程と、上記半導体基板上に、上記溝部の底面及び側面を覆うように、上記第１の側壁スペーサーと実質的に同じ厚さの高誘電率ゲート絶縁膜を堆積する工程と、上記溝部内に第１のゲート電極を埋め込み形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２４】
上記第１及び第２のゲート電極とソース・ドレイン拡散層の重なり部分の長さは、それぞれ２０ｎｍ以上であり、かつ、チャネル長の１／２より５ｎｍ以上短いことを特徴とする請求項２３記載の半導体装置の製造方法。