【手続補正書】
【提出日】平成19年12月6日(2007.12.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＳＲＡＭデバイスであって、
ＳＲＡＭアレーは、複数の個々のＳＲＡＭセルを有し、各セルは、ワードラインによってローの周辺回路に接続され、ビットラインによってカラムの周辺回路に接続され、且つ、低動作電圧ノードに接続され、前記ＳＲＡＭアレーは、高動作電圧ノードに接続されており、及び
前記ＳＲＡＭセルのＲＥＡＤ動作またはＷＲＩＴＥ動作の少なくとも一部の間、前記ＳＲＡＭアレーの前記ＳＲＡＭセルの前記低動作電圧ノードに増強された低動作電圧ＶESSを与えるアレーの低電圧制御回路を有し、前記増強された低動作電圧ＶESSは、デバイスファクタに従って異なった値に選択的に調整され、且つ低動作電圧ＶSSより高い値を有することを特徴とするＳＲＡＭデバイス。
【請求項２】
前記アレーの低電圧制御回路は、
プロセスコーナ、
トランジスタのパラメータ、
動作のモード、及び
高い供給電圧の値
から成るグループから選択されたファクタに基づいて、前記増強された低動作電圧ＶESSを与えることを特徴とする請求項１に記載のＳＲＡＭデバイス。
【請求項３】
前記アレーの低電圧制御回路は、能動素子を用いて前記増強された低動作電圧ＶESSを与えることを特徴とする請求項１に記載のＳＲＡＭデバイス。
【請求項４】
前記アレーの低電圧制御回路は、
ダイオード、
トランジスタ、
フューズ、
ＲＯＭ、
電圧レギュレータ、及び
論理回路
から成るグループから選択された素子を用いて、前記増強された低動作電圧ＶESSを与えることを特徴とする請求項１に記載のＳＲＡＭデバイス。
【請求項５】
ＶESSの値は、アクティブモード、スタンバイモード及びスリープモードの少なくとも２つを含む動作のモードに基づいていることを特徴とする請求項２に記載のＳＲＡＭデバイス。
【請求項６】
前記ＳＲＡＭアレーは、マイクロプロセッサの集積回路に設けられていることを特徴とする請求項１に記載のＳＲＡＭデバイス。
【請求項７】
前記アレーの低電圧制御回路は、前記ＷＲＩＴＥ動作中よりＲＥＡＤ動作中の低い値で、前記ＳＲＡＭアレーの前記ＳＲＡＭセルの前記低動作電圧ノードに前記増強された低動作電圧ＶESSを与えることを特徴とする請求項１に記載のＳＲＡＭデバイス。
【請求項８】
前記アレーの低電圧制御回路は、前記ＲＥＡＤ動作の間前記ＳＲＡＭアレーの前記ＳＲＡＭセルの前記低動作電圧ノードに前記増強された低動作電圧ＶESSを与え、且つ、前記ＲＥＡＤ動作の間前記ＳＲＡＭアレーのカラムにおけるアドレスされたＳＲＡＭセルの前記低動作電圧ノードに与えられた前記増強された低動作電圧ＶESSは、前記ＲＥＡＤ動作の間他のアドレスされないＳＲＡＭセルに与えられた前記増強された低動作電圧より低い値にあることを特徴とする請求項１に記載のＳＲＡＭデバイス。
【請求項９】
ＳＲＡＭデバイスを動作する方法であって、
集積回路においてＳＲＡＭアレーを用いるステップ；前記ＳＲＡＭアレーは、複数の個々のＳＲＡＭセルを有し、各セルは、ワードラインによってローの周辺回路に接続され、ビットラインによってカラムの周辺回路に接続され、且つ、低動作電圧ノードに接続され、前記ＳＲＡＭアレーは、高動作電圧ノードに接続されており、及び
アクティブモードの少なくとも一部の間、前記ＳＲＡＭアレーの前記ＳＲＡＭセルの前記低動作電圧ノードに増強された低動作電圧ＶESSを与えるステップ；
を有し、前記増強された低動作電圧ＶESSは、デバイスファクタに従って異なった値に選択的に調整され、且つ低動作電圧ＶSSより高い値を有することを特徴とする方法。
【請求項１０】
ＷＲＩＴＥ動作の間、前記与えるステップのみが生じることを特徴とする請求項９に記載の方法。
【請求項１１】
前記アクティブモードの全ての間、前記与えるステップが生じることを特徴とする請求項９に記載の方法。
【請求項１２】
全てのモードの間、前記与えるステップが生じることを特徴とする請求項９に記載の方法。
【請求項１３】
前記与えるステップは、
プロセスコーナ、
トランジスタのパラメータ、
動作のモード、及び
高い供給電圧の値
から成るグループから選択されたファクタに基づいていることを特徴とする請求項９に記載の方法。
【請求項１４】
前記与えるステップは、
ダイオード、
トランジスタ、
フューズ、
ＲＯＭ、
電圧レギュレータ、及び
論理回路
から成るグループから選択された素子を用いるステップを含むことを特徴とする請求項９に記載の方法。
【請求項１５】
前記与えるステップは、アクティブモード、スタンバイモード及びスリープモードの少なくとも２つを含む動作のモードに基づいていることを特徴とする請求項１４に記載の方法。
【請求項１６】
前記増強された低動作電圧ＶESSは、前記ＷＲＩＴＥ動作中よりＲＥＡＤ動作中の低い値で与えられることを特徴とする請求項９に記載の方法。
【請求項１７】
前記増強された低動作電圧ＶESSは、ＲＥＡＤ動作の間他のアドレスされないＳＲＡＭセルに与えられた前記増強された低動作電圧より低い電圧で前記ＲＥＡＤ動作の間前記ＳＲＡＭアレーのカラムにおけるアドレスされたＳＲＡＭセルの前記低動作電圧ノードに与えられることを特徴とする請求項９に記載の方法。
【請求項１８】
ＳＲＡＭデバイスを有する集積回路であって、
前記ＳＲＡＭデバイスは、複数の個々のＳＲＡＭセルを有するＳＲＡＭアレー；各セルは、ワードラインによってローの周辺回路に接続され、ビットラインによってカラムの周辺回路に接続され、且つ、低動作電圧ノードに接続され、前記ＳＲＡＭアレーは、高動作電圧ノードに接続されており、及び
増強された低動作電圧ＶESSが動作の少なくとも１つのモードの間前記ＳＲＡＭアレーの前記ＳＲＡＭセルの前記低動作電圧ノード上に発生されることを選択的に可能にするアレーの低電圧制御回路；
を有し、
前記増強された低動作電圧ＶESSは、低動作電圧ＶSSより高い電圧値を有し、且つ、前記動作の少なくとも１つのモードと異なる動作の他のモードの間、前記低動作電圧ＶSSは、前記ＳＲＡＭアレーの前記ＳＲＡＭセルの前記低動作電圧ノードに与えられることを特徴とする集積回路。
【請求項１９】
前記動作の少なくとも１つのモードは、アクティブモードであり、且つ、前記動作の他のモードは、動作のスタンバイモードとスリーブモードの一方であることを特徴とする請求項１８に記載の集積回路。
【請求項２０】
前記動作の少なくとも１つのモードは、動作のスタンバイモードとスリーブモードの一方であることを特徴とする請求項１８に記載の集積回路。
【請求項２１】
前記アレーの低電圧制御回路は、アクティブ素子を用いて、前記増強された低動作電圧ＶESSを与えることを特徴とする請求項１８に記載の集積回路。
【請求項２２】
前記ＳＲＡＭアレーは、マイクロプロセッサの集積回路に設けられていることを特徴とする請求項１８に記載の集積回路。
【請求項２３】
前記高動作電圧ノードに与えられる高動作電圧ＶDDを有し、且つ、前記高動作電圧より低い減少された高動作電圧が、動作の他のモードの間、前記高動作電圧ノードに与えられることを特徴とする請求項１８に記載の集積回路。
【請求項２４】
前記高動作電圧ノードに与えられる高動作電圧ＶDDを有し、且つ、前記高動作電圧より低い減少された高動作電圧が、動作の他のモードの間、前記高動作電圧ノードに加えられることを特徴とする請求項１９に記載の集積回路。
【請求項２５】
前記アレーの低電圧制御回路は、前記ＲＥＡＤ動作の間前記ＳＲＡＭアレーの前記ＳＲＡＭセルの前記低動作電圧ノードに前記増強された低動作電圧ＶESSを与え、且つ、前記ＲＥＡＤ動作の間前記ＳＲＡＭアレーのカラムにおけるアドレスされたＳＲＡＭセルの前記低動作電圧ノードに与えられた前記増強された低動作電圧ＶESSは、前記ＲＥＡＤ動作の間他のアドレスされないＳＲＡＭセルに与えられた前記増強された低動作電圧より低い値にあることを特徴とする請求項１９に記載の集積回路。