(57)【特許請求の範囲】
【請求項１】
入力電圧を入力電流に変換して入力端子に供給し、前記入力端子から供給された入力電流のレベルを制御データに基づいて可変して出力端子から出力電流を取り出した後、前記出力電流を出力電圧に変換するボリウム装置であって、
ソースが高電位の電源ラインに接続され、ドレインが前記出力端子に接続された第１のＰチャンネルトランジスタと、
ソースが低電位の電源ラインに接続され、ドレインが前記出力端子に接続された第１のＮチャンネルトランジスタと、
前記第１のＰチャンネルトランジスタのゲートを前記高電位の電源ラインに接続するとともに、前記第１のＮチャンネルトランジスタのゲート電極を前記低電位の電源ラインに接続する第１の状態、または、前記第１のＰチャンネルトランジスタのゲートを第１の電位ラインに接続するとともに、前記第１のＮチャンネルトランジスタのゲート電極を第２の電位ラインに接続する第２の状態のいずれかに切り替えるスイッチと
を有する電流出力部を複数備えた出力部と、
ソースが前記高電位の電源ラインに接続され、ドレインが前記入力端子に接続され、ゲートが前記第１の電位ラインに接続され、所定量の定電流である第１の電流が流れる第２のＰチャンネルトランジスタと、
ソースが前記低電位の電源ラインに接続され、ドレインが前記入力端子に接続され、ゲートが前記第２の電位ラインに接続され、前記所定量の定電流と前記入力電流とをあわせた第２の電流が流れる第２のＮチャンネルトランジスタと
を有する入力部と、
前記制御データに基づいて前記各電流出力部のスイッチを切り替えて、前記各電流出力部を前記第１の状態または前記第２の状態のいずれかに制御する制御部と
を具備し、
前記複数の電流出力部のうち前記制御部によって第２の状態に制御された電流出力部の前記第１のＰチャンネルトランジスタおよび第１のＮチャンネルトランジスタは、それぞれ前記第２のＰチャンネルトランジスタおよび第２のＮチャンネルトランジスタとの間でカレントミラー回路が構成され、
前記カレントミラー回路が構成された第１のＰチャンネルトランジスタのソースドレイン間に流れる電流と、前記カレントミラー回路が構成された第１のＮチャンネルトランジスタのソースドレイン間に流れる電流との差分にあたる第３の電流は、前記出力端子へ出力され、
前記出力電流は、前記第３の電流を合計した電流である
ことを特徴とするボリウム装置。
【請求項２】
入力電圧を入力電流に変換して入力端子に供給し、前記入力端子から供給された入力電流のレベルを制御データに基づいて可変して出力端子から出力電流を取り出した後、前記出力電流を出力電圧に変換するボリウム装置であって、
ソースが高電位の電源ラインに接続された第３のＰチャンネルトランジスタと、
ソースが前記第３のＰチャンネルトランジスタのドレインに接続され、ドレインが前記出力端子に接続され、ゲートが第１の電位ラインに接続された第１のＰチャンネルトランジスタと、
ソースが低電位の電源ラインに接続された第３のＮチャンネルトランジスタと、
ソースが前記第３のＮチャンネルトランジスタのドレインに接続され、ドレインが前記出力端子に接続され、ゲートが第２の電位ラインに接続された第１のＮチャンネルトランジスタと、
前記第３のＰチャンネルトランジスタのゲートを前記高電位の電源ラインに接続するとともに、前記第３のＮチャンネルトランジスタのゲート電極を前記低電位の電源ラインに接続する第１の状態、または、前記第３のＰチャンネルトランジスタがオン状態となるように、第３のＰチャンネルトランジスタのゲートに電位を印加するとともに、前記第３のＮチャンネルトランジスタがオン状態となるように、第３のＮチャンネルトランジスタのゲートに電位を印加する第２の状態のいずれかに切り替えるスイッチと
を有する電流出力部を複数備えた出力部と、
ソースが前記高電位の電源ラインに接続され、オン状態になるようにゲートに電位が印加された第４のＰチャンネルトランジスタと、
ソースが前記第４のＰチャンネルトランジスタのドレインに接続され、ドレインが前記入力端子に接続され、ゲートが前記第１の電位ラインに接続され、所定量の定電流である第１の電流が流れる第２のＰチャンネルトランジスタと、
ソースが低電位の電源ラインに接続され、オン状態になるようにゲートに電位が印加された第４のＮチャンネルトランジスタと、
ソースが前記第４のＮチャンネルトランジスタのドレインに接続され、ドレインが前記入力端子に接続され、ゲートが前記第２の電位ラインに接続され、前記所定量の定電流と前記入力電流とをあわせた第２の電流が流れる第２のＮチャンネルトランジスタと
を有する入力部と
前記制御データに基づいて前記各電流出力部のスイッチを切り替えて、前記各電流出力部を前記第１の状態または前記第２の状態のいずれかに制御する制御部と
を具備し、
前記複数の電流出力部のうち前記制御部よって第２の状態に制御された電流出力部の前記第１、第３のＰチャンネルトランジスタ、および第１、第３のＮチャンネルトランジスタは、それぞれ前記第２、第４のＰチャンネルトランジスタ、および第２、第４のＮチャンネルトランジスタとの間でカレントミラー回路が構成され、
前記カレントミラー回路が構成された第１のＰチャンネルトランジスタのソースドレイン間に流れる電流と、前記カレントミラー回路が構成された第１のＮチャンネルトランジスタのソースドレイン間に流れる電流との差分にあたる第３の電流は、前記出力端子へ出力され、
前記出力電流は、前記第３の電流を合計した電流である
ことを特徴とするボリウム装置。
【請求項３】
前記複数の電流出力部の各々における第１のＰチャンネルトランジスタと前記入力部における第２のＰチャンネルトランジスタとの間のサイズ比は、当該電流出力部における第１のＮチャンネルトランジスタと前記入力部における第２のＮチャンネルトランジスタとの間のサイズ比と等しい
ことを特徴とする請求項１または請求項２に記載のボリウム装置。
【請求項４】
前記各電流出力部の第１のＰチャンネルトランジスタのサイズは各々等しい
ことを特徴とする請求項３に記載のボリウム装置。
【請求項５】
前記電流出力部の第１のＰチャンネルトランジスタのサイズは、複数種類存在し、前記第１のＰチャンネルトランジスタのサイズの種類に応じて前記電流出力部をブロック化し、
前記制御部は、前記各電流出力部のスイッチを切り替えて、前記ブロックごとの電流出力部を前記第１の状態または前記第２の状態のいずれかに制御するとともに、各ブロック内の電流出力部を前記第１の状態または前記第２の状態のいずれかに制御する
ことを特徴とする請求項３に記載のボリウム装置。
【請求項６】
前記各電流出力部の第１のＰチャンネルトランジスタのサイズは、各々重み付けされている
ことを特徴とする請求項３に記載のボリウム装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路に内蔵するのに好適なボリウム装置に関する。
【０００２】
【従来の技術】
各種の信号処理装置において、信号の振幅を調整するために、ボリウム装置が用いられる。例えば、パーソナルコンピュータに内蔵されるオーディオ部では、複数の音色に対応する音源を各々有し、各音源からの信号振幅をボリウム装置で調整し、調整済みの各信号を加算することによって所望のオーディオ信号を生成することがある。
【０００３】
図３は、従来のボリウム装置の回路図である。このボリウム装置は、入力段に設けられ直列に接続される抵抗Ｒ１〜ＲｎとスイッチＳＷ１〜ＳＷｎ、オペアンプＯＰ、そのフィードバック抵抗として作用する直列に接続された抵抗Ｒ１’〜Ｒｎ’、およびスイッチＳＷ１’〜ＳＷｎ’から構成される。
この例では、スイッチＳＷ１〜ＳＷｎの各一端は、オペアンプＯＰの正入力端子と接続されており、一方、それらの各他端は抵抗Ｒ１〜Ｒｎの各接続点に接続されている。また、抵抗Ｒ１と抵抗Ｒｎの各一端は、それぞれ、入力端（Ｖｉｎ）と基準電位端（Ｖｒｅｆ）に接続されている。このため、スイッチＳＷ１〜ＳＷｎのオン・オフを適宜制御することによって、抵抗Ｒ１＋Ｒ２＋…＋Ｒｎからなる直列抵抗の分割比を調整することができる。これにより、入力段で入力信号Ｖｉｎの減衰比率を調整することができ、抵抗Ｒ１〜Ｒｎの分割比に応じた入力信号ＶｉｎをオペアンプＯＰに供給することができる。
【０００４】
また、スイッチＳＷ１’〜ＳＷｎ’の各一端は、オペアンプＯＰの負入力端子と接続されており、一方、それらの各他端は抵抗Ｒ１’〜Ｒｎ’の各接続点に接続されている。また、抵抗Ｒ１’と抵抗Ｒｎ’の各一端は、それぞれ基準電位端Ｖｒｅｆと出力端Ｖｏｕｔに接続されている。スイッチＳＷ１’〜ＳＷｎ’のオン・オフを適宜制御することによって、フィードバック抵抗の抵抗値を調整することができ、これにより増幅率が調整される。
【０００５】
このように、従来のボリウム装置は、減衰率を調整するための複数の抵抗とスイッチ、および増幅率を調整するための複数の抵抗とスイッチから構成されている。
【０００６】
【発明が解決しようとする課題】
上述したように、従来のボリウム装置にあっては、抵抗の分割比によって、減衰・増幅率を調整しているから、減衰・増幅率の精度は、各抵抗Ｒ１〜Ｒｎ、Ｒ１’〜Ｒｎ’の精度に依存する。
ところで、このようなボリウム装置を集積回路に内蔵しようとすると、多数の抵抗をチップ上に形成する必要がある。例えば、ＣＭＯＳプロセスにおいて、精度の良い抵抗は、ポリシリコン層によって形成されるが、その占有面積は電界効果トランジスタの専有面積に比較して大きい。このため、集積回路に上述したボリウム装置を内蔵しようとすると、抵抗だけで大きな面積を占有してしまう。この結果、回路面積が増大してしまうといった問題があった。さらに、集積回路の低電圧化に伴い、従来の抵抗による分圧型では電源の電圧が低い場合に確実に動作することを保証しかねない。
【０００７】
本発明は、上述した事情に鑑みてなされたものであり、集積回路に内蔵した場合、回路面積が少なくて済み、かつ、低電圧でも確実に動作するボリウム装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するため請求項１に記載の発明にあっては、入力電圧を入力電流に変換して入力端子に供給し、前記入力端子から供給された入力電流のレベルを制御データに基づいて可変して出力端子から出力電流を取り出した後、前記出力電流を出力電圧に変換するボリウム装置であって、ソースが高電位の電源ラインに接続され、ドレインが前記出力端子に接続された第１のＰチャンネルトランジスタと、ソースが低電位の電源ラインに接続され、ドレインが前記出力端子に接続された第１のＮチャンネルトランジスタと、前記第１のＰチャンネルトランジスタのゲートを前記高電位の電源ラインに接続するとともに、前記第１のＮチャンネルトランジスタのゲート電極を前記低電位の電源ラインに接続する第１の状態、または、前記第１のＰチャンネルトランジスタのゲートを第１の電位ラインに接続するとともに、前記第１のＮチャンネルトランジスタのゲート電極を第２の電位ラインに接続する第２の状態のいずれかに切り替えるスイッチとを有する電流出力部を複数備えた出力部と、ソースが前記高電位の電源ラインに接続され、ドレインが前記入力端子に接続され、ゲートが前記第１の電位ラインに接続され、所定量の定電流である第１の電流が流れる第２のＰチャンネルトランジスタと、ソースが前記低電位の電源ラインに接続され、ドレインが前記入力端子に接続され、ゲートが前記第２の電位ラインに接続され、前記所定量の定電流と前記入力電流とをあわせた第２の電流が流れる第２のＮチャンネルトランジスタとを有する入力部と、前記制御データに基づいて前記各電流出力部のスイッチを切り替えて、前記各電流出力部を前記第１の状態または前記第２の状態のいずれかに制御する制御部とを具備し、前記複数の電流出力部のうち前記制御部によって第２の状態に制御された電流出力部の前記第１のＰチャンネルトランジスタおよび第１のＮチャンネルトランジスタは、それぞれ前記第２のＰチャンネルトランジスタおよび第２のＮチャンネルトランジスタとの間でカレントミラー回路が構成され、前記カレントミラー回路が構成された第１のＰチャンネルトランジスタのソースドレイン間に流れる電流と、前記カレントミラー回路が構成された第１のＮチャンネルトランジスタのソースドレイン間に流れる電流との差分にあたる第３の電流は、前記出力端子へ出力され、前記出力電流は、前記第３の電流を合計した電流であることを特徴とする。
【０００９】
また、請求項２に記載の発明にあっては、入力電圧を入力電流に変換して入力端子に供給し、前記入力端子から供給された入力電流のレベルを制御データに基づいて可変して出力端子から出力電流を取り出した後、前記出力電流を出力電圧に変換するボリウム装置であって、ソースが高電位の電源ラインに接続された第３のＰチャンネルトランジスタと、ソースが前記第３のＰチャンネルトランジスタのドレインに接続され、ドレインが前記出力端子に接続され、ゲートが第１の電位ラインに接続された第１のＰチャンネルトランジスタと、ソースが低電位の電源ラインに接続された第３のＮチャンネルトランジスタと、ソースが前記第３のＮチャンネルトランジスタのドレインに接続され、ドレインが前記出力端子に接続され、ゲートが第２の電位ラインに接続された第１のＮチャンネルトランジスタと、前記第３のＰチャンネルトランジスタのゲートを前記高電位の電源ラインに接続するとともに、前記第３のＮチャンネルトランジスタのゲート電極を前記低電位の電源ラインに接続する第１の状態、または、前記第３のＰチャンネルトランジスタがオン状態となるように、第３のＰチャンネルトランジスタのゲートに電位を印加するとともに、前記第３のＮチャンネルトランジスタがオン状態となるように、第３のＮチャンネルトランジスタのゲートに電位を印加する第２の状態のいずれかに切り替えるスイッチとを有する電流出力部を複数備えた出力部と、ソースが前記高電位の電源ラインに接続され、オン状態になるようにゲートに電位が印加された第４のＰチャンネルトランジスタと、ソースが前記第４のＰチャンネルトランジスタのドレインに接続され、ドレインが前記入力端子に接続され、ゲートが前記第１の電位ラインに接続され、所定量の定電流である第１の電流が流れる第２のＰチャンネルトランジスタと、ソースが低電位の電源ラインに接続され、オン状態になるようにゲートに電位が印加された第４のＮチャンネルトランジスタと、ソースが前記第４のＮチャンネルトランジスタのドレインに接続され、ドレインが前記入力端子に接続され、ゲートが前記第２の電位ラインに接続され、前記所定量の定電流と前記入力電流とをあわせた第２の電流が流れる第２のＮチャンネルトランジスタとを有する入力部と前記制御データに基づいて前記各電流出力部のスイッチを切り替えて、前記各電流出力部を前記第１の状態または前記第２の状態のいずれかに制御する制御部とを具備し、前記複数の電流出力部のうち前記制御部よって第２の状態に制御された電流出力部の前記第１、第３のＰチャンネルトランジスタ、および第１、第３のＮチャンネルトランジスタは、それぞれ前記第２、第４のＰチャンネルトランジスタ、および第２、第４のＮチャンネルトランジスタとの間でカレントミラー回路が構成され、前記カレントミラー回路が構成された第１のＰチャンネルトランジスタのソースドレイン間に流れる電流と、前記カレントミラー回路が構成された第１のＮチャンネルトランジスタのソースドレイン間に流れる電流との差分にあたる第３の電流は、前記出力端子へ出力され、前記出力電流は、前記第３の電流を合計した電流であることを特徴とする。
【００１０】
また、請求項３に記載の発明にあっては、前記複数の電流出力部の各々における第１のＰチャンネルトランジスタと前記入力部における第２のＰチャンネルトランジスタとの間のサイズ比は、当該電流出力部における第１のＮチャンネルトランジスタと前記入力部における第２のＮチャンネルトランジスタとの間のサイズ比と等しいことを特徴とする。
【００１１】
また、請求項４に記載の発明にあっては、前記各電流出力部の第１のＰチャンネルトランジスタのサイズは各々等しいことを特徴とする。また、請求項５に記載の発明にあっては、前記電流出力部の第１のＰチャンネルトランジスタのサイズは、複数種類存在し、前記第１のＰチャンネルトランジスタのサイズの種類に応じて前記電流出力部をブロック化し、前記制御部は、前記各電流出力部のスイッチを切り替えて、前記ブロックごとの電流出力部を前記第１の状態または前記第２の状態のいずれかに制御するとともに、各ブロック内の電流出力部を前記第１の状態または前記第２の状態のいずれかに制御することを特徴とする。また、請求項６に記載の発明にあっては、前記各電流出力部の第１のＰチャンネルトランジスタのサイズは、各々重み付けされていることを特徴とする。
【００１２】
【発明の実施の形態】
Ａ．第１実施形態
以下、図面を参照しつつ、本発明の一実施形態に係わるボリウム装置を説明する。
１．第１実施形態の構成
まず、本実施形態に係わるボリウム装置の構成について説明する。図１は、第１実施形態に係わるボリウム装置の回路図である。このボリウム装置は、入力信号Ｖｉｎの電圧を電流に変換する入力部Ａ、減衰・増幅率を調整する出力部Ｂ、およびｍビットの制御データＤｃをデコードしてｎビットの制御信号φ１〜φｎを生成するデコーダDECから大略構成されている。
【００１３】
入力部Ａは、入力抵抗Ｒｉｎ、電流ｉ０を流す定電流源１０、ＰチャンネルＦＥＴP11，P12から構成されるカレントミラー回路、一対のＰチャンネルＦＥＴP21，P22、そのアクティブ負荷として作用するＮチャンネルＦＥＴN11，N12、ＰチャンネルＦＥＴP0、およびＮチャンネルＦＥＴN0によって構成される。
この入力部Ａにおいては、入力信号Ｖｉｎが入力抵抗Ｒｉｎによって入力電流Δｉ０に変換され、ＮチャンネルＦＥＴN0に流れ込む。ここで、ＮチャンネルＦＥＴN0のドレイン側に設けられたＰチャンネルＦＥＴP0は、ＰチャンネルＦＥＴP11とカレントミラー回路を構成しているから、ＮチャンネルＦＥＴN0には入力電流Δｉ０と電流ｉ０とが流れ込むようになっている。
【００１４】
出力部Ｂは、ＰチャンネルＦＥＴP1〜PnとＮチャンネルＦＥＴN1〜Nnとを備え、ｎ組の電流出力部を構成する。例えば、ＰチャンネルＦＥＴP1とＮチャンネルＦＥＴN1とにより、１組の電流出力部を構成している。各電流出力部は出力抵抗Ｒｏｕｔの一端と接続されており、各電流出力部からの電流が出力抵抗Ｒｏｕｔによって合成されるようになっている。ここで、ＰチャンネルＦＥＴP0のサイズ（チャネル幅）に対する各ＰチャンネルＦＥＴP1〜Pnのサイズ（チャネル幅）の比率は、各々Ｓ１〜Ｓｎとなるように設定されており、また、ＮチャンネルＦＥＴN0のサイズ（チャネル幅）に対する各ＮチャンネルＦＥＴN1〜Nnのサイズ（チャネル幅）の比率も、各々Ｓ１〜Ｓｎとなるように設定されている。すなわち、ある電流出力部におけるＰチャンネルＦＥＴと入力部ＡのＰチャンネルＦＥＴP0との間のサイズ比率は、当該電流出力部におけるＮチャンネルＦＥＴと入力部ＡのＮチャンネルＦＥＴN0との間のサイズ比率と等しくなるように設定されている。
【００１５】
また、出力部Ｂは、アナログスイッチASW1〜ASWnを備えている。これらのアナログスイッチは、各電流出力部毎に設けられており、デコーダDECからの制御信号φ１〜φｎに基づいて、各電流出力部の動作を制御するようになっている。例えば、アナログスイッチASW1は、図に示すようにＰチャンネルＦＥＴP1のゲートに接続されるＰチャンネルＦＥＴP1a，P1b、ＮチャンネルＦＥＴN1のゲートに接続されるＮチャンネルＦＥＴN1a，N1b、およびインバータ１１から構成される。
【００１６】
ここで、制御信号φ１がハイレベルであるとすれば、ＰチャンネルＦＥＴP1aとＮチャンネルＦＥＴN1aとがオン状態となり、ＰチャンネルＦＥＴP1bとＮチャンネルＦＥＴN1bとがオフ状態となる。この場合には、ＰチャンネルＦＥＴP1とＰチャンネルＦＥＴP0の間でカレントミラー回路が構成され、両トランジスタのサイズ比率に応じた電流がＰチャンネルＦＥＴP1のドレインから流れ出る。また、ＮチャンネルＦＥＴN1とＮチャンネルＦＥＴN0の間においてもカレントミラー回路が構成され、両トランジスタのサイズ比率に応じた電流がＮチャンネルＦＥＴN1のソースに吸い込まれる。
したがって、ＰチャンネルＦＥＴP1から流出する電流はＳ１・ｉ０となり、ＮチャンネルＦＥＴN1に吸い込まれる電流はＳ１（ｉ０＋Δｉ０）となる。この結果、制御信号φ１をハイレベルにすると、出力抵抗ＲｏｕｔからＳ１・Δｉ０の電流が流れ込むことになる。
【００１７】
一方、制御信号φ１がローレベルであるとすれば、ＰチャンネルＦＥＴP1aとＮチャンネルＦＥＴN1aとがオフ状態となり、ＰチャンネルＦＥＴP1bとＮチャンネルＦＥＴN1bとがオン状態となる。この場合には、ＰチャンネルＦＥＴP1とＮチャンネルＦＥＴN1とがいずれもオフ状態となるので、この電流出力部は動作を停止する。
【００１８】
なお、他のアナログスイッチASW2〜ASWnもアナログスイッチASW1と同様に構成されている。このため、各制御信号φ１〜φｎがハイレベルであれば、トランジスタのサイズ比率Ｓ１〜Ｓｎに応じた各電流が出力抵抗Ｒｏｕｔから各電流出力部に流れ込み、各制御信号φ１〜φｎがローレベルであれば、各電流出力部の動作が停止される。
【００１９】
デコーダDECは、減衰・増幅率を指示するｍビットの制御データＤｃをデコードしてｎビットの制御信号φ１〜φｎを生成するように構成されている。これにより、上述したように制御データＤｃに応じて、各電流出力部を制御することができるから、入力電流Δｉ０のレベルを制御データＤｃに応じて可変して出力電流ΔｉＬを生成することができる。
【００２０】
次に、上述したサイズ比率Ｓ１〜Ｓｎの態様としては、例えば、以下の述べる第１〜第３の態様がある。
まず、第１の態様は、Ｓ１＝Ｓ２＝…＝Ｓｎ＝１に設定する場合である。この場合には、ＰチャンネルＦＥＴP0のサイズとＰチャンネルＦＥＴP1〜Pnのサイズがいずれも等しく、かつ、ＮチャンネルＦＥＴN0のサイズとＮチャンネルＦＥＴN1〜Nnのサイズがいずれも等しくなるように設定される。ここで、例えば入力抵抗Ｒｉｎと出力抵抗Ｒｏｕｔの値が等しいとすれば、制御データＤｃに基づいて、１倍、２倍、…ｎ倍といったように整数倍のステップでゲインを調整することができる。
【００２１】
次に、第２の態様は、Ｓ１＝Ｓ２＝…＝Ｓｋ＝Ｘ、Ｓｋ＋１＝Ｓｋ＋２…＝Ｓｎ＝Ｙといったように複数種類のサイズ比率を用いるものである。この場合には、サイズの種類に応じて各電流出力部をブロック化し、デコーダDECは、各ブロック毎に電流出力部の動作を制御するとともに、各ブロック内の各電流出力部の動作を制御する。この例では、ＰチャンネルＦＥＴP1〜PkのサイズがＰチャンネルＦＥＴP0のサイズのＸ倍であり、ＰチャンネルＦＥＴPk+1〜PnのサイズがＰチャンネルＦＥＴP0のサイズのＹ倍であり、ＮチャンネルＦＥＴN1〜NkのサイズがＮチャンネルＦＥＴN0のサイズのＸ倍であり、ＮチャンネルＦＥＴNk+1〜NnのサイズがＮチャンネルＦＥＴN0のサイズのY倍に設定される。
【００２２】
次に、第３の態様は、Ｓ１〜Ｓｎが各々異なるように設定する場合である。例えば、Ｓ１＝２0、Ｓ２＝２1、Ｓ３＝２2、…Ｓｎ＝２n-1といったように設定し、各電流出力部の動作を適宜制御すれば、２nステップでゲインを調整することができる。
【００２３】
２．第１実施形態態の動作
次に、第１実施形態に係わるボリウム装置の動作を説明する。図１において、入力信号Ｖｉｎが抵抗Ｒｉｎによって電流に変換され、入力電流Δｉ０が供給されると、ＰチャンネルＦＥＴP0には電流ｉ０が流れ、ＮチャンネルＦＥＴN0には電流ｉ０＋Δｉ０が流れる。
【００２４】
次に、ｍビットの制御データＤｃがデコーダDECに供給されると、デコーダDECは制御データＤｃに応じた制御信号φ１〜φｎを生成する。例えば、制御信号φ１，φ２がともにハイレベルであり、他の制御信号φ３〜φｎがローレベルであるものとする。この場合には、ＰチャンネルＦＥＴP1，P2およびＮチャンネルＦＥＴN1，N2がオン状態となり、トランジスタのサイズ比率Ｓ１，Ｓ２に応じた電流が各トランジスタを流れる。具体的には、ＰチャンネルＦＥＴP1に電流Ｓ１・ｉ０が、ＮチャンネルＦＥＴN1に電流Ｓ１・（ｉ０＋Δｉ０）が、ＰチャンネルＦＥＴP2に電流Ｓ２・ｉ０が、ＮチャンネルＦＥＴN2に電流Ｓ２・（ｉ０＋Δｉ０）が各々流れる。
【００２５】
したがって、出力抵抗Ｒｏｕｔに流れる電流ΔｉＬは次に示す式（１）で与えられる。
ΔｉＬ＝Δｉ０・（Ｓ１＋Ｓ２）…（１）
また、電流ΔｉＬをより一般的に表せば、ΔｉＬは次に示す式（２）で与えられる。ただし、係数φ１’〜φｎ’は、各制御信号φ１〜φｎがハイレベルのとき「１」、ローレベルのとき「０」とする。
ΔｉＬ＝Δｉ０・（φ１’Ｓ１＋φ２’Ｓ２＋…＋φｎ’Ｓｎ）…（２）
また、電流減衰・増幅率は、以下に示す式（３）で与えられる。
ΔｉＬ／Δｉ０＝（φ１’Ｓ１＋φ２’Ｓ２＋…＋φｎ’Ｓｎ）…（３）
【００２６】
ここで、サイズ比率Ｓ１〜Ｓｎを上述した第１の態様に設定するならば、Ｓ１＝Ｓ２＝…＝Ｓｎ＝１となる。式（３）は以下に示す式（４）で与えられる。
ΔｉＬ／Δｉ０＝（φ１’＋φ２’＋…＋φｎ’）…（４）
この場合には、ΔｉＬ／Δｉ０は、動作している電流出力部の数と一致する。
【００２７】
次に、サイズ比率Ｓ１〜Ｓｎを上述した第２の態様に設定し、Ｓ１＝Ｓ２＝…＝Ｓｋ＝Ｘ、Ｓｋ＋１＝Ｓｋ＋２…＝Ｓｎ＝Ｙとするならば、第１番目から第ｋ番目の各電流出力部は、Ｘ・Δｉ０の電流を各々吸い込み、第ｋ＋１番目から第ｎ番目の各電流出力部は、Ｙ・Δｉ０の電流を各々吸い込む。したがって、ΔｉＬ／Δｉ０は次に示す式（５）で与えられる。
ΔｉＬ／Δｉ０＝Ｘ・（φ１’＋φ２’＋…＋φｋ’）＋Ｙ・（φｋ+1’＋φｋ+2’＋…＋φｎ’）
すなわち、この場合には、第１番目から第ｋ番目の各電流出力部のうち動作しているものの数をＸ倍した値と、第ｋ＋１番目から第ｎ番目の各電流出力部のうち動作しているものの数をＹ倍した値との合計値が、ΔｉＬ／Δｉ０となる。したがって、例えば、Ｘ＝１／ｋ、Ｙ＝１に設定することによって、ｋ段階の減衰と、ｎ−ｋ段階の増幅を行うことができる。
【００２８】
このように、第１実施形態にあっては、入力信号Ｖｉｎの電圧に応じた入力電流Δｉ０を生成し、入力部ＡのＰチャンネルＦＥＴP0およびＮチャンネルＦＥＴN0と、各電流出力部のＰチャンネルＦＥＴP1〜PnおよびＮチャンネルＦＥＴN1〜Nnとの間で各々カレントミラー回路を構成し、各電流出力部の動作を制御データＤｃに基づいて制御するようにしたので、精度の良い抵抗を多数用いることなく、入力信号Ｖｉｎの減衰・増幅率を調整した出力信号Ｖｏｕｔを得ることができる。したがって、集積回路にボリウム装置を内蔵した場合に回路面積を大幅に削減することができる。
きる。
【００２９】
また、電流モードで動作するようにボリウム装置を構成したので、電源ＶＤＤの電圧を低電圧であっても信号がクリップされることがないので、電圧モードで動作する従来のボリウム装置と比較して、増幅率の範囲を拡大することができる。さらに、増幅率の精度はトランジスタのサイズ比率の精度によって左右されるが、集積回路に当該ボリウム装置を内蔵する場合には、マスクパターンによってトランジスタのサイズ比率は決定されるので、増幅率を高い精度で制御することが可能である。
【００３０】
Ｂ．第２実施形態
次に、第２実施形態に係わるボリウム装置を説明する。
第１実施形態においては、各電流出力部を構成するＰチャンネルＦＥＴP1〜PnとＰチャンネルＦＥＴP0との間でカレントミラー回路を構成するとともに、各電流出力部を構成するＮチャンネルＦＥＴN1〜NnとＮチャンネルＦＥＴN0との間でカレントミラー回路を構成していた。ところで、カレントミラー回路においては、ソース側に抵抗を介挿することによって、電流歪みを改善できることが知られている。そこで、第２実施形態では、この点に着目して電流歪みを改善し、出力信号Ｖｏｕｔの品質を向上させたものである。
【００３１】
図２は、第２実施形態に係わるボリウム装置の回路図である。このボリウム装置は、ＰチャンネルＦＥＴP1'〜Pn'，P0'，P11'，P12'を設けた点、ＮチャンネルＦＥＴN1'〜Nn'，N0'，N11'，N12'を設けた点、およびASW1〜ASWnの替わりにアナログスイッチASW1'〜ASWn'を設けた点を除いて、図１に示す第１実施形態のボリウム装置と同様に構成されている。
【００３２】
この例にあっては、ＰチャンネルＦＥＴP0'，P11'，P12'の各ゲートは接地されており、またＮチャンネルＦＥＴN0'，N11'，N12'の各ゲートは電源ＶＤＤと接続されている。したがって、これらのトランジスタは、常にオン状態となるからチャネル幅によって定まるオン抵抗により、抵抗器として作用する。
【００３３】
一方、ＰチャンネルＦＥＴP1'〜Pn'およびＮチャンネルＦＥＴN1'〜Nn'の各ゲートはアナログスイッチASW1'〜ASWn'に接続されている。アナログスイッチASW1'は、ＰチャンネルＦＥＴP1aのドレインが接地されている点、ＮチャンネルＦＥＴN1aが電源ＶＤＤに接続されている点を除いて、第１実施形態のアナログスイッチASW1と同様に構成されている。なお、他のアナログスイッチASW2'〜ASWn'についても同様である。
【００３４】
ここで、制御信号φ１がハイレベルであるとすれば、ＰチャンネルＦＥＴP1'とＮチャンネルＦＥＴN1'とがオン状態となる。すると、ＰチャンネルＦＥＴP1，P1'とＰチャンネルＦＥＴP0，P0'との間、ＮチャンネルＦＥＴN1，N1'とＮチャンネルＦＥＴN0，N0'との間において各々カレントミラー回路が構成される。この場合、ＰチャンネルＦＥＴP1'およびＮチャンネルＦＥＴN1'は抵抗器として作用するので、電流歪みを低減させることができる。一方、制御信号φ１がローレベルであるとすれば、ＰチャンネルＦＥＴP1'とＮチャンネルＦＥＴN1'とがオフ状態となり、当該電流出力部は動作を停止する。以上のことから、ＰチャンネルＦＥＴP1'とＮチャンネルＦＥＴN1'は、抵抗器として機能するのと同時にスイッチとしても機能している。なお、他のＰチャンネルＦＥＴP2'〜Pn'とＮチャンネルＦＥＴN1'〜Nn'についても、同様に作用する。
【００３５】
以上説明したように、第２実施形態によれば、各電流出力部を構成するカレントミラー回路について、電流歪みを改善することができるので、出力信号Ｖｏｕｔの品質を向上させることができる。
【００３６】
Ｃ．変形例
以上、本発明に係わる実施形態を説明したが、本発明は上述した実施形態に限定されるものではなく、以下に述べる各種の変形が可能である。
▲１▼上述した各実施形態において、入力部Ａの各ＰチャンネルＦＥＴとＮチャンネルＦＥＴとを逆にしてボリウム装置を構成するようにしてしてもよい。
【００３７】
▲２▼また、上述した各実施形態においては、ユニポーラトランジスタであるＰチャンネルＦＥＴとＮチャンネルＦＥＴとを用いてボリウム装置を構成したが、本発明はこれに限定されるものではなく、バイポーラトランジスタを用いて構成してもよい。この場合には、ＰチャンネルＦＥＴの替わりにＰＮＰ型のバイポーラトランジスタを用い、ＮチャンネルＦＥＴの替わりにＮＰＮ型のバイポーラトランジスタを用いればよい。要は、各電流出力部と入力部との間でカレントーミラー回路が構成されるのであれば、どのようなトランジスタを用いてもよい。
【００３８】
（３）また、上述した各実施形態のボリウム装置は、入力抵抗Ｒｉｎと出力抵抗Ｒｏｕｔを備えるものであったが、本発明はこれに限定されるものではなく、これらを外付けの部品としてＩＣ回路に内蔵しないようにしてもよい。要は、制御データＤｃに基づいて入力電流Δｉ０のレベルを可変して出力電流ΔｉＬを取り出すのであればどのようなものであってもよい。この場合、例えば、ＰチャンネルＦＥＴP0〜Pnのサイズを各々等しく、ＮチャンネルＦＥＴN0〜Nnのサイズを各々等しく設定するとともに、Ｒｏｕｔ／Ｒｉｎ＝１／ｎに設定すれば、ｎ段階のアッテネータを構成することができる。
【００３９】
【発明の効果】
上述したように本発明に係る発明特定事項によれば、電流モードで動作するボリウム装置を提供できるので、多数の抵抗を用いなくともボリウム装置を構成することができ、例えば、集積回路に内蔵する場合にチップ上の回路面積を大幅に削減することができる。
【図面の簡単な説明】
【図１】  本発明の第１実施形態に係わるボリウム装置の回路図である。
【図２】  本発明の第２実施形態に係わるボリウム装置の回路図である。
【図３】  従来のボリウム装置の回路図である。
【符号の説明】
Δｉ０…入力電流、ΔｉＬ…出力電流、P1〜Pn…ＰチャンネルＦＥＴ（第１のＰチャンネルトランジスタ）、P1'〜Pn'…ＰチャンネルＦＥＴ（第３のＰチャンネルトランジスタ）、N1〜Nn…ＮチャンネルＦＥＴ（第１のＮチャンネルトランジスタ）、N1'〜Nn'…ＮチャンネルＦＥＴ（第３のＮチャンネルトランジスタ）、P0…ＰチャンネルＦＥＴ（第２のＰチャンネルトランジスタ）、N0…ＮチャンネルＦＥＴ（第２のＮチャンネルトランジスタ）、ＶＤＤ…電源、P0'…ＰチャンネルＦＥＴ（第４のＰチャンネルトランジスタ）、N0'…ＮチャンネルＦＥＴ（第４のＮチャンネルトランジスタ）、Ｄｃ…制御データ、DEC…デコーダ（制御部）、ASW1〜ASWn，ASW1'〜ASWn'…アナログスイッチ（スイッチ）。
【図１】
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【図２】
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【図３】
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