(57)【特許請求の範囲】
【請求項１】
同一基板上に、複数の配線層を有する複数の回路が形成されてなる半導体デバイスであって、
前記複数の回路は、それぞれ、前記複数の配線層の少なくとも一部が、該少なくとも一部の配線層に同じ配線ピッチを互いに有する複数の配線データのうち、膜厚の異なる配線データが割り付けられた共通の設計コアを用いて設計されてなることを特徴とする半導体デバイス。
【請求項２】
前記複数の配線データのうち、少なくとも一つは、他の配線層よりも厚い配線層を形成するためのデータであり、少なくとも他の一つは、他の配線層と同じ厚さの配線層を形成するためのデータであることを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
半導体基板上に設けられ、複数の配線層の少なくとも一部が、共通の設計コアの、該少なくとも一部の配線層に割り付けられた第１の配線データを用いて設計された第１の回路と、
前記半導体基板上に設けられ、複数の配線層の少なくとも一部が、前記共通の設計コアの、該少なくとも一部の配線層に割り付けられた、前記第１の配線データと同じ配線ピッチを有し、かつ、前記第１の配線データとは膜厚が異なる第２の配線データを用いて設計された第２の回路と
を具備したことを特徴とする半導体デバイス。
【請求項４】
前記第１の配線データは、他の配線層よりも厚い配線層を形成するためのデータであり、前記第２の配線データは、他の配線層と同じ厚さの配線層を形成するためのデータであることを特徴とする請求項３に記載の半導体デバイス。
【請求項５】
前記複数の配線層の少なくとも一部は、前記複数の配線層のうちの、最上層の配線層であることを特徴とする請求項１ないし４のいずれかに記載の半導体デバイス。
【請求項６】
前記最上層の配線層は、電源用配線または信号線であることを特徴とする請求項５に記載の半導体デバイス。
【請求項７】
前記最上層の配線層は、電源用配線または信号線を補強するための配線であることを特徴とする請求項５に記載の半導体デバイス。
【請求項８】
前記複数の配線層の少なくとも一部は、前記複数の配線層のうちの、少なくとも１つの中間層の配線層であることを特徴とする請求項１ないし４のいずれかに記載の半導体デバイス。
【請求項９】
前記少なくとも１つの中間層の配線層は、電源用配線または信号線であることを特徴とする請求項８に記載の半導体デバイス。
【請求項１０】
前記半導体基板上には、さらに、複数の配線層を有し、前記複数の配線層の少なくとも一部が、前記共通の設計コアの、該少なくとも一部の配線層に割り付けられた、前記第１の配線データおよび前記第２の配線データと同じ配線ピッチを有し、かつ、前記第１の配線データまたは前記第２の配線データとは膜厚が異なる第３の配線データを用いて設計された第３の回路が設けられてなることを特徴とする請求項３に記載の半導体デバイス。
【請求項１１】
前記第３の配線データは、ダミーデータであることを特徴とする請求項１０に記載の半導体デバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、多層配線構造を有する回路を備える半導体デバイスに関するもので、特に、ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ）コアを用いて設計されるシステムＬＳＩに関する。
【０００２】
【従来の技術】
近年、プロセス技術の進歩による半導体素子の微細化や高集積化の進展にともなって、１チップ上に複数の機能ブロック（回路）を搭載したシステムＬＳＩが実現されている。このシステムＬＳＩでは、汎用的な機能ブロックについては過去の設計資産であるＩＰコア（設計コア）を再利用することによって、設計の効率化が図られている。
【０００３】
図７は、システムＬＳＩの一例として、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  ｒｅａｄ  ｗｒｉｔｅ  Ｍｅｍｏｒｙ）を用いた半導体メモリチップを示すものである。
【０００４】
この半導体メモリチップ１００の場合、製品の設計時に、ＩＰコアであるＳＲＡＭ設計コア１０１を用いて、製品Ｌｏｇｉｃ部１０２の一部の設計が行われるようになっている。これにより、半導体メモリチップ１００の開発・設計を効率的に行うことができる。
【０００５】
しかしながら、システムＬＳＩには、製品の仕様により、さまざまなタイプの機能ブロックが搭載される。たとえば、多層配線を有する機能ブロック１つ取っても、４層の配線層を有するものと５層の配線層を有するものとがある。また、同じ層数の配線層を有する機能ブロックの場合にも、たとえば最上層の配線層により電源配線または高速信号線を実現した機能ブロックのように、部分的に厚い配線層を有するものなどがある。
【０００６】
このような理由により、従来において、システムＬＳＩの設計の効率化を図るためには、ＩＰコアを機能ブロックのタイプごとにそれぞれ用意する必要があった。
【０００７】
図８は、同一チップ上にタイプの異なる２つの機能ブロックＩＰ１，ＩＰ２を搭載してなるシステムＬＳＩの一例を示すものである。なお、同図（ａ）はチップの平面図であり、同図（ｂ）はデバイス構造を示す要部（配線層）の断面図である。
【０００８】
図８において、ＩＰコアＩＰ１ａに対応する機能ブロックＩＰ１は、たとえば、４層のメタル配線層Ｍ１〜Ｍ４を有して形成されるようになっている。この要部を示す図では、上記メタル配線層Ｍ１〜Ｍ４は、全て同じ配線ピッチを有するとともに、全て同じ厚さ（薄い配線層）となっている。
【０００９】
設計時には、たとえば図９に示すように、上記メタル配線層Ｍ１〜Ｍ４を形成するための各層の配線データを備えるＩＰコア１ａが、ライブラリ内から読み出されて利用される。
【００１０】
一方、ＩＰコアＩＰ２ａに対応する機能ブロックＩＰ２は、たとえば、４層のメタル配線層Ｍ１〜Ｍ４を有して形成されるようになっている。この要部を示す図では、上記メタル配線層Ｍ１〜Ｍ４のうち、各メタル配線層Ｍ１〜Ｍ３は、全て同じ配線ピッチを有するとともに、全て同じ厚さ（薄い配線層）となっている。
【００１１】
また、最上層のメタル配線層Ｍ４は、上記メタル配線層Ｍ１〜Ｍ３よりも広い配線ピッチを有するとともに、上記メタル配線層Ｍ１〜Ｍ３よりも厚く、厚い配線層となっている。なお、この厚い最上層のメタル配線層Ｍ４は、たとえば、チップ電源用配線または信号線として使用される。
【００１２】
設計時には、たとえば図１０に示すように、上記メタル配線層Ｍ１〜Ｍ４を形成するための各層の配線データを備えるＩＰコアＩＰ２ａが、ライブラリ内から読み出されて利用される。
【００１３】
図１１は、同一チップ上にタイプの異なる３つの機能ブロックＩＰ３，ＩＰ４，ＩＰ５を搭載してなるシステムＬＳＩの一例を示すものである。なお、同図（ａ）はチップの平面図であり、同図（ｂ）はデバイス構造を示す要部（配線層）の断面図である。
【００１４】
図１１において、ＩＰコアＩＰ３ａに対応する機能ブロックＩＰ３は、たとえば、５層のメタル配線層Ｍ１〜Ｍ５を有して形成されるようになっている。この要部を示す図では、上記メタル配線層Ｍ１〜Ｍ５は、全て同じ配線ピッチを有するとともに、全て同じ厚さ（薄い配線層）となっている。
【００１５】
ＩＰコアＩＰ４ａに対応する機能ブロックＩＰ４は、たとえば、５層のメタル配線層Ｍ１〜Ｍ５を有して形成されるようになっている。この要部を示す図では、上記メタル配線層Ｍ１〜Ｍ５のうち、各メタル配線層Ｍ１〜Ｍ４は、全て同じ配線ピッチを有するとともに、全て同じ厚さ（薄い配線層）となっている。
【００１６】
また、最上層のメタル配線層Ｍ５は、上記メタル配線層Ｍ１〜Ｍ４よりも広い配線ピッチを有するとともに、上記メタル配線層Ｍ１〜Ｍ４よりも厚く、厚い配線層となっている。なお、この厚い最上層のメタル配線層Ｍ５は、たとえば、チップ電源用配線または信号線として使用される。
【００１７】
ＩＰコアＩＰ５ａに対応する機能ブロックＩＰ５は、たとえば、４層のメタル配線層Ｍ１〜Ｍ４を有して形成されるようになっている。この要部を示す図では、上記メタル配線層Ｍ１〜Ｍ４のうち、各メタル配線層Ｍ１〜Ｍ３は、全て同じ配線ピッチを有するとともに、全て同じ厚さ（薄い配線層）となっている。
【００１８】
また、最上層のメタル配線層Ｍ４は、上記メタル配線層Ｍ１〜Ｍ３よりも広い配線ピッチを有するとともに、上記メタル配線層Ｍ１〜Ｍ３よりも厚く、厚い配線層となっている。なお、この厚い最上層のメタル配線層Ｍ４は、たとえば、チップ電源用配線または信号線として使用される。
【００１９】
この場合も、上記機能ブロックＩＰ３の各メタル配線層Ｍ１〜Ｍ５を形成するためのＩＰコアＩＰ３ａ、上記機能ブロックＩＰ４の各メタル配線層Ｍ１〜Ｍ５を形成するためのＩＰコアＩＰ４ａ、および、上記機能ブロックＩＰ５の各メタル配線層Ｍ１〜Ｍ４を形成するためのＩＰコアＩＰ５ａが、それぞれ、ライブラリ内に保存されている。
【００２０】
このように、従来は、機能ブロックのタイプ（より具体的には、配線層の構造）に合致したＩＰコアを、適宜、ライブラリ内から読み出して、チップ上に形成する汎用的な機能ブロックの設計に利用するようにしていた。そのため、設計の効率化を図るためには、タイプの異なる機能ブロックごとにＩＰコアを用意しておく必要があった。
【００２１】
【発明が解決しようとする課題】
上記したように、従来においては、汎用的な機能ブロックの設計にＩＰコアを再利用することで、設計の効率化が図れるものの、タイプの異なる機能ブロックごとにＩＰコアを用意する必要があるという問題があった。
【００２２】
そこで、この発明は、タイプの異なる機能ブロックごとに設計コアを用意する必要がなく、設計の効率化を図ることが可能な半導体デバイスを提供することを目的としている。
【００２３】
【課題を解決するための手段】
本願発明の一態様によれば、同一基板上に、複数の配線層を有する複数の回路が形成されてなる半導体デバイスであって、前記複数の回路は、それぞれ、前記複数の配線層の少なくとも一部が、該少なくとも一部の配線層に同じ配線ピッチを互いに有する複数の配線データのうち、膜厚の異なる配線データが割り付けられた共通の設計コアを用いて設計されてなることを特徴とする半導体デバイスが提供される。
【００２４】
また、本願発明の一態様によれば、半導体基板上に設けられ、複数の配線層の少なくとも一部が、共通の設計コアの、該少なくとも一部の配線層に割り付けられた第１の配線データを用いて設計された第１の回路と、前記半導体基板上に設けられ、複数の配線層の少なくとも一部が、前記共通の設計コアの、該少なくとも一部の配線層に割り付けられた、前記第１の配線データと同じ配線ピッチを有し、かつ、前記第１の配線データとは膜厚が異なる第２の配線データを用いて設計された第２の回路とを具備したことを特徴とする半導体デバイスが提供される。
【００２５】
上記の構成によれば、配線ピッチを共有した複数の配線データを機能ブロックのタイプに応じて選択できるようになる。これにより、１つの設計コアを複数の機能ブロックの設計に利用することが可能となるものである。
【００２６】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００２７】
（第一の実施形態）
図１は、本発明の第一の実施形態にかかるシステムＬＳＩの構成例を示すものである。なお、ここでは、同一チップ上にそれぞれ４層の多層配線を有する２つの機能ブロック（回路）ＩＰ１，ＩＰ２が搭載されてなる４層製品を例に説明する。また、同図（ａ）はチップの平面図であり、同図（ｂ）はデバイス構造を示す要部（配線層）の断面図である。
【００２８】
図１において、機能ブロック（第２の回路）ＩＰ１は、たとえば、４層のメタル配線層Ｍ１〜Ｍ４を有して形成されている。この要部を示す図では、上記メタル配線層Ｍ１〜Ｍ４のうち、各メタル配線層Ｍ１〜Ｍ３は、全て同じ配線ピッチを有するとともに、全て同じ厚さ（薄い配線層）となっている。
【００２９】
また、最上層のメタル配線層（複数の配線層の少なくとも一部）Ｍ４は、上記メタル配線層Ｍ１〜Ｍ３よりも広い配線ピッチを有するとともに、上記メタル配線層Ｍ１〜Ｍ３と同じ厚さ（薄い配線層）となっている。
【００３０】
一方、機能ブロック（第１の回路）ＩＰ２は、たとえば、４層のメタル配線層Ｍ１〜Ｍ４を有して形成されている。この要部を示す図では、上記メタル配線層Ｍ１〜Ｍ４のうち、各メタル配線層Ｍ１〜Ｍ３は、全て同じ配線ピッチを有するとともに、全て同じ厚さ（薄い配線層）となっている。
【００３１】
また、最上層のメタル配線層（複数の配線層の少なくとも一部）Ｍ４は、上記メタル配線層Ｍ１〜Ｍ３よりも広い配線ピッチを有するとともに、上記メタル配線層Ｍ１〜Ｍ３よりも厚く、厚い配線層となっている。なお、この厚い最上層のメタル配線層Ｍ４は、たとえば、チップ電源用配線または信号線として使用される。
【００３２】
このような、タイプの異なる多層配線構造を有する機能ブロックＩＰ１，ＩＰ２を搭載するシステムＬＳＩの場合、後述する共通のＩＰコア（設計コア）を用いて設計が行われる。
【００３３】
図２は、上記した４層製品の設計に用いられる共通ＩＰコアＩＰａの一例を示すものである。
【００３４】
この共通ＩＰコアＩＰａの場合、たとえば、上記メタル配線層Ｍ１〜Ｍ４のうち、上記メタル配線層Ｍ１〜Ｍ３を形成するための各配線データＭ１〜Ｍ３は、それぞれ、同じ配線ピッチを有するとともに、同じ厚さ（薄い配線層）となっている。
【００３５】
また、配線データＭ４Ｉ，Ｍ４Ｓは、それぞれ、最上層のメタル配線層Ｍ４を形成するための配線データであり、配線データ（第２の配線データ）Ｍ４Ｉは、上記メタル配線層Ｍ１〜Ｍ３よりも広い配線ピッチを有するとともに、上記メタル配線層Ｍ１〜Ｍ３と同じ厚さ（薄い配線層）となっている。
【００３６】
これに対し、配線データ（第１の配線データ）Ｍ４Ｓは、上記配線データＭ４Ｉと同じ配線ピッチ（メタル配線層Ｍ１〜Ｍ３よりも広い配線ピッチ）を有するとともに、上記メタル配線層Ｍ１〜Ｍ３よりも厚く、厚い配線層となっている。
【００３７】
このように、共通ＩＰコアＩＰａには、たとえば最上層のメタル配線層（少なくとも一部の配線層）Ｍ４に対応させて、配線ピッチを共有するとともに、膜厚の異なる、２つの配線データＭ４Ｉ，Ｍ４Ｓが割り付けられている。
【００３８】
したがって、上記のような４層製品を設計する場合においては、上記した共通ＩＰコアＩＰａをライブラリ内から読み出すことによって、たとえば図３に示すように、１つの共通ＩＰコアＩＰａを、製品の仕様に応じたタイプの異なる２つの機能ブロックＩＰ１，ＩＰ２の形成に利用できる。
【００３９】
すなわち、機能ブロックＩＰ１を形成する際には、共通ＩＰコアＩＰａの配線データＭ４Ｉを用いて最上層のメタル配線層Ｍ４を形成するためのＭＤＰ（Ｍａｓｋ  Ｄａｔａ  Ｐｒｏｃｅｓｓｉｎｇ）処理が行われるようにし、機能ブロックＩＰ２を形成する際には、共通ＩＰコアＩＰａの配線データＭ４Ｓを用いて最上層のメタル配線層Ｍ４を形成するためのＭＤＰ処理が行われるようにする。これにより、最上層のメタル配線層Ｍ４に薄い配線層を有する機能ブロックＩＰ１を形成する場合にも、また、最上層のメタル配線層Ｍ４に厚い配線層を有する機能ブロックＩＰ２を形成する場合にも、容易に対応できる。
【００４０】
上記したように、配線ピッチを共有した複数の配線データを機能ブロックのタイプに応じて選択できるようにしている。
【００４１】
すなわち、最上層のメタル配線層を形成するためのＩＰコアの配線データとして、配線ピッチを共有する、薄い配線層を形成するための配線データと厚い配線層を形成するための配線データとを、それぞれ持たせるようにしている。これにより、１つのＩＰコアを、タイプの異なる複数の機能ブロックの設計に利用することが可能となる。したがって、タイプの異なる機能ブロックごとにＩＰコアを用意する必要がなく、設計の効率化を図ることが可能なるものである。
【００４２】
（第二の実施形態）
図４は、本発明の第二の実施形態にかかるシステムＬＳＩの構成例を示すものである。なお、ここでは、同一チップ上にそれぞれ所定数の多層配線を有する３つの機能ブロック（回路）ＩＰ３，ＩＰ４，ＩＰ５が搭載されてなる５層製品において、たとえば、薄い４層目のメタル配線層Ｍ４をチップ電源用配線または信号線として使用することにより不足する電流容量などを、５層目のメタル配線層Ｍ５を用いることによって補強するようにした場合について説明する。また、同図（ａ）はチップの平面図であり、同図（ｂ）はデバイス構造を示す要部（配線層）の断面図である。
【００４３】
図４において、機能ブロック（第２の回路）ＩＰ３は、たとえば、５層のメタル配線層Ｍ１〜Ｍ５を有して形成されている。この要部を示す図では、上記メタル配線層Ｍ１〜Ｍ５のうち、各メタル配線層Ｍ１〜Ｍ３は、全て同じ配線ピッチを有するとともに、全て同じ厚さ（薄い配線層）となっている。
【００４４】
また、４層目のメタル配線層（複数の配線層の少なくとも一部または少なくとも１つの中間層の配線層）Ｍ４は、上記メタル配線層Ｍ１〜Ｍ３よりも広い配線ピッチを有するとともに、上記メタル配線層Ｍ１〜Ｍ３と同じ厚さ（薄い配線層）となっている。
【００４５】
さらに、最上層のメタル配線層（複数の配線層の少なくとも一部）Ｍ５は、上記メタル配線層Ｍ４と同じ配線ピッチ（上記メタル配線層Ｍ１〜Ｍ３よりも広い配線ピッチ）を有するとともに、上記メタル配線層Ｍ１〜Ｍ４と同じ厚さ（薄い配線層）となっている。
【００４６】
この場合、４層目のメタル配線層Ｍ４は、たとえば、チップ電源用配線または信号線として使用される。また、最上層のメタル配線層Ｍ５は、たとえば、チップ源用配線または信号線に薄い４層目のメタル配線層Ｍ４を用いることにより不足する電流容量などを補うための補強用配線となっている。
【００４７】
一方、機能ブロック（第１の回路）ＩＰ４は、たとえば、５層のメタル配線層Ｍ１〜Ｍ５を有して形成されている。この要部を示す図では、上記メタル配線層Ｍ１〜Ｍ５のうち、各メタル配線層Ｍ１〜Ｍ３は、全て同じ配線ピッチを有するとともに、全て同じ厚さ（薄い配線層）となっている。
【００４８】
また、４層目のメタル配線層（複数の配線層の少なくとも一部または少なくとも１つの中間層の配線層）Ｍ４は、上記メタル配線層Ｍ１〜Ｍ３よりも広い配線ピッチを有するとともに、上記メタル配線層Ｍ１〜Ｍ３と同じ厚さ（薄い配線層）となっている。
【００４９】
さらに、最上層のメタル配線層（複数の配線層の少なくとも一部）Ｍ５は、上記４層目のメタル配線層Ｍ４と同じ配線ピッチ（上記メタル配線層Ｍ１〜Ｍ３よりも広い配線ピッチ）を有するとともに、上記メタル配線層Ｍ１〜Ｍ４よりも厚く、厚い配線層となっている。
【００５０】
この場合、４層目のメタル配線層Ｍ４は、たとえば、チップ電源用配線または信号線として使用される。また、最上層のメタル配線層Ｍ５は、たとえば、チップ源用配線または信号線として、薄い４層目のメタル配線層Ｍ４を用いることにより不足する電流容量などを補うための補強用配線となっている。
【００５１】
上記機能ブロック（第３の回路）ＩＰ５は、たとえば、４層のメタル配線層Ｍ１〜Ｍ４を有して形成されている。この要部を示す図では、上記メタル配線層Ｍ１〜Ｍ４のうち、各メタル配線層Ｍ１〜Ｍ３は、全て同じ配線ピッチを有するとともに、全て同じ厚さ（薄い配線層）となっている。
【００５２】
また、最上層のメタル配線層（複数の配線層の少なくとも一部）Ｍ４は、上記メタル配線層Ｍ１〜Ｍ３よりも広い配線ピッチを有するとともに、上記メタル配線層Ｍ１〜Ｍ３よりも厚く、厚い配線層となっている。なお、この厚い最上層のメタル配線層Ｍ４は、たとえば、チップ電源用配線または信号線として使用される。
【００５３】
このような、タイプの異なる多層配線構造を有する機能ブロックＩＰ３，ＩＰ４，ＩＰ５を搭載するシステムＬＳＩの場合、後述する共通のＩＰコア（設計コア）を用いて設計が行われる。
【００５４】
図５は、上記した５層製品の設計に用いられる共通ＩＰコアＩＰｂの一例を示すものである。
【００５５】
この共通ＩＰコアＩＰｂの場合、たとえば、上記メタル配線層Ｍ１〜Ｍ５のうち、上記メタル配線層Ｍ１〜Ｍ３を形成するための各配線データＭ１〜Ｍ３は、それぞれ、同じ配線ピッチを有するとともに、同じ厚さ（薄い配線層）となっている。
【００５６】
また、配線データＭ４Ｉ，Ｍ４Ｓは、それぞれ、４層目のメタル配線層Ｍ４を形成するための配線データであり、配線データ（第２の配線データ）Ｍ４Ｉは、上記メタル配線層Ｍ１〜Ｍ３よりも広い配線ピッチを有するとともに、上記メタル配線層Ｍ１〜Ｍ３と同じ厚さ（薄い配線層）となっている。
【００５７】
配線データ（第１の配線データ）Ｍ４Ｓは、上記配線データＭ４Ｉと同じ配線ピッチ（メタル配線層Ｍ１〜Ｍ３よりも広い配線ピッチ）を有するとともに、上記メタル配線層Ｍ１〜Ｍ３よりも厚く、厚い配線層となっている。
【００５８】
さらに、配線データＭ５Ｉ，Ｍ５Ｓ，Ｍ５Ｎは、それぞれ、最上層のメタル配線層Ｍ５を形成するための配線データであり、配線データ（第２の配線データ）Ｍ５Ｉは、上記メタル配線層Ｍ４と同じ配線ピッチ（上記メタル配線層Ｍ１〜Ｍ３よりも広い配線ピッチ）を有するとともに、上記メタル配線層Ｍ１〜Ｍ３と同じ厚さ（薄い配線層）となっている。
【００５９】
配線データ（第１の配線データ）Ｍ５Ｓは、上記配線データＭ５Ｉと同じ配線ピッチ（メタル配線層Ｍ１〜Ｍ３よりも広い配線ピッチ）を有するとともに、上記メタル配線層Ｍ１〜Ｍ３よりも厚く、厚い配線層となっている。
【００６０】
配線データ（第３の配線データ）Ｍ５Ｎは、４層目のメタル配線層Ｍ４が厚い配線層のために電源を補強する必要がない場合において、５層目（最上層）のメタル配線層Ｍ５を形成しないためのダミーデータとなっている。
【００６１】
このように、共通ＩＰコアＩＰｂには、たとえば、４層目のメタル配線層Ｍ４に対応させて、配線ピッチを共有するとともに、膜厚の異なる、２つの配線データＭ４Ｉ，Ｍ４Ｓが割り付けられるとともに、最上層のメタル配線層Ｍ５に対応させて、配線ピッチを共有するとともに、膜厚の異なる、３つの配線データＭ５Ｉ，Ｍ５Ｓ，Ｍ５Ｎが割り付けられている。
【００６２】
なお、薄い配線層を形成するための配線データＭ４Ｉ，Ｍ５Ｉの配線ピッチは、厚い配線層を形成するための配線データＭ４Ｓ，Ｍ５Ｓの配線ピッチと同一ピッチとされている。
【００６３】
したがって、上記のような５層製品を設計する場合においては、上記した共通ＩＰコアＩＰｂをライブラリ内から読み出すことによって、たとえば図６に示すように、１つの共通ＩＰコアＩＰｂを、製品の仕様に応じたタイプの異なる３つの機能ブロックＩＰ３，ＩＰ４，ＩＰ５の形成に利用できる。
【００６４】
すなわち、機能ブロックＩＰ３を形成する際には、共通ＩＰコアＩＰｂの配線データＭ４Ｉ，Ｍ５Ｉを用いて各層のメタル配線層Ｍ４，Ｍ５を形成するためのＭＤＰ処理が行われるようにし、機能ブロックＩＰ４を形成する際には、共通ＩＰコアＩＰｂの配線データＭ４Ｉ，Ｍ５Ｓを用いて各層のメタル配線層Ｍ４，Ｍ５を形成するためのＭＤＰ処理が行われるようにし、機能ブロックＩＰ５を形成する際には、共通ＩＰコアＩＰｂの配線データＭ４Ｓ，Ｍ５Ｎを用いて各層のメタル配線層Ｍ４，Ｍ５を形成するためのＭＤＰ処理が行われるようにする。
【００６５】
これにより、４層目のメタル配線層Ｍ４における電源容量などの不足を、薄い最上層のメタル配線層Ｍ５により補強するようにした機能ブロックＩＰ３を形成する場合にも、また、厚い最上層のメタル配線層Ｍ５により補強するようにした機能ブロックＩＰ４を形成する場合にも、さらには、最上層のメタル配線層Ｍ５により補強する必要のない機能ブロックＩＰ５を形成する場合にも、容易に対応できる。
【００６６】
よって、この第二の実施形態にかかる５層製品の場合にも、タイプの異なる機能ブロックごとにＩＰコアを用意する必要がなく、設計の効率化を図ることが可能となるものである。
【００６７】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【００６８】
【発明の効果】
以上、詳述したようにこの発明によれば、タイプの異なる機能ブロックごとに設計コアを用意する必要がなく、設計の効率化を図ることが可能な半導体デバイスを提供できる。
【図面の簡単な説明】
【図１】本発明の第一の実施形態にかかるシステムＬＳＩ（４層製品）の構成例を示す概略図。
【図２】同じく、４層製品の設計に用いられる共通ＩＰコアの一例を示す構成図。
【図３】同じく、共通ＩＰコアを用いた４層製品の設計方法について説明するために示す模式図。
【図４】本発明の第二の実施形態にかかるシステムＬＳＩ（５層製品）の構成例を示す概略図。
【図５】同じく、５層製品の設計に用いられる共通ＩＰコアの一例を示す構成図。
【図６】同じく、共通ＩＰコアを用いた５層製品の設計方法について説明するために示す模式図。
【図７】従来技術とその問題点を説明するために、ＳＲＡＭを用いた半導体メモリチップを例に示すシステムＬＳＩの概略図。
【図８】同じく、従来のシステムＬＳＩ（４層製品）の構成例を示す概略図。
【図９】同じく、従来の４層製品の設計に用いられるＩＰコアの一例を示す構成図。
【図１０】同じく、従来の４層製品の設計に用いられるＩＰコアの他の一例を示す構成図。
【図１１】同じく、従来のシステムＬＳＩ（５層製品）の構成例を示す概略図。
【符号の説明】
ＩＰ１，ＩＰ２…機能ブロック
Ｍ１〜Ｍ４…メタル配線層
ＩＰａ…共通ＩＰコア
Ｍ１〜Ｍ３，Ｍ４Ｉ，Ｍ４Ｓ…配線データ
ＩＰ３，ＩＰ４，ＩＰ５…機能ブロック
Ｍ１〜Ｍ５…メタル配線層
ＩＰｂ…共通ＩＰコア
Ｍ１〜Ｍ３，Ｍ４Ｉ，Ｍ４Ｓ，Ｍ５Ｉ，Ｍ５Ｓ，Ｍ５Ｎ…配線データ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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