(57)【特許請求の範囲】
【請求項１】
単一トランジスタの最大電圧ストレス・レベル以上の外部電圧で用いられる試験可能なカスコード出力バッフア回路であって、当該出力バッファ回路は；
前記外部電圧と接地との間に接続されたバイアス回路網であって、前記最大電圧ストレス・レベルに等しい第一のバイアス電圧と、前記外部電圧と当該最大電圧ストレスとの差に等しい第二バイアス電圧とを生成するバイアス回路網と、
アクティブ・デバイスのカスコード構成であって、ソースが前記外部電圧に接続され、ゲートが第一入力に接続され、及びドレインが第一の中間ノードに接続された第一のスイッチング・トランジスタと、ソースが前記第一の中間ノードに接続され、ゲートが前記第二のバイアス電圧に接続され、及びドレインが前記出力バッファ回路の出力ノードに接続された第一のカスコード・トランジスタと、ソースが前記出力ノードに接続され、ゲートが前記第一のバイアス電圧に接続され、及びドレインが第二の中間ノードに接続された第二のカスコード・トランジスタと、及びソースが前記第二の中間ノードに接続され、ゲートが第二の入力に接続され、及びドレインが接地された第二のスイッチング・トランジスタとを有するアクティブ・デバイスのカスコード構成と、
非導通で前記第一及び第二のカスコード・トランジスタの通常動作を示し、導通で前記第一カスコード・トランジスタ又は前記第二のカスコード・トランジスタ何れかのショートを示すテスト回路であって、当該テスト回路は、
ソースが前記外部電圧に接続され、ゲートが前記第一バイアス電圧に接続され、及びドレインが第三の中間ノードに接続された第一バイアス・トランジスタと、ソースが前記第三中間ノードに接続され、ゲートが前記第一中間ノードに接続され、及びドレインが第四の中間ノードに接続された第一のテスト・トランジスタと、及びソースが前記第三の中間ノードに接続され、ゲートが前記第二の中間ノードに接続され、及びドレインが前記第四の中間ノードに接続された第二のテスト・トランジスタと、及びソースが前記第四の中間ノードに接続され、ゲートが前記第二のバイアス電圧に接続され、及びドレインが接地された第二バイアス・トランジスタとを備え、
たことを特徴とする出力バッファ回路。
【請求項２】
請求項１に記載の出力バッファ回路であって、
前記第一入力は前記外部電圧と前記第二のバイアス電圧との間の電圧を有し、
前記第二の入力は前記第一バイアス電圧と接地との間の電圧を有する、
ことを特徴とする出力バッファ回路。
【請求項３】
請求項１に記載の出力バッファ回路であって、
前記第一スイッチング・トランジスタ、前記第一カスコード・トランジスタ、前記第二バイアス・トランジスタ、及び前記第一テスト・トランジスタはＰＭＯＳトランジスタであり、前記第二スイッチング・トランジスタ、前記第二カスコード・トランジスタ、前記第一バイアス・トランジスタ、及び前記第二テスト・トランジスタはＮＭＯＳトランジスタ、
であることを特徴とする出力バッファ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に、テスト容易化回路に関し、より詳しくは、高電圧インタフェースとして使用されるカスコード回路用のテスト容易化回路に関する。
【０００２】
【従来の技術】
より低い動作電圧を使用するより新しい技術のデバイス（たとえば、ＣＭＯＳデバイス）が普及しつつある。それにもかかわらず、古い技術のデバイスとインタフェースする必要が依然として存在する。これらの古いデバイスは、典型的には、単一のトランジスタが許容できる範囲よりも一般に高いより高い動作範囲（たとえば、４．５Ｖから５．５Ｖ）を有する。いくつかの場合、この高い電圧を許容するように設計されたバッファ回路が、これらの古いデバイスとインタフェースするために使用される。しかしながら、これらの高電圧許容バッファ回路は、より高い電圧レベルとインタフェースするためにレベルシフトを使用することを要するいくつかの新しいＣＭＯＳデバイスのためには、不適当である。
【０００３】
いくつかの低電圧デバイスは、より高い動作電圧を有するデバイスとインタフェースするために、レベルシフト出力を含んでいる。これらのレベルシフト出力は、５ボルトを許容するトランジスタを使用する。レベルシフトはまた、スイッチング・トランジスタ上の許容できる電圧ストレス・レベルを維持するために、カスコード・トランジスタを使用することによっても達成され得る。しかしながら、カスコード・トランジスタに欠陥があると（たとえば、ドレイン−ソース間で短絡していると）、このスイッチング・トランジスタは、一般に、電圧ストレスにより故障する。通常のカスコード設計では、欠陥のあるカスコード・デバイスを容易に検出できない。したがって、通常のカスコード構成がテスト中に適切に作動したとしても、現場において電圧のオーバ・ストレスにより初期故障するかもしれない。
【０００４】
【発明が解決しようとする課題】
したがって、高電圧インタフェイス回路に使用されるカスコード・デバイス用のテスト容易化回路への需要が起こってきた。本発明によるテスト容易化回路は、内蔵カスコード・トランジスタが正しく動作しているかどうかについて、現場に入る前に決定することを可能にする。
【０００５】
【課題を解決するための手段】
本発明の一実施形態によれば、テスト容易化回路網を有するレベルシフト回路が開示される。このレベルシフト回路は、能動デバイスのカスコード構成と、カスコード構成をバイアスするように配置されたバイアス回路網とを含む。カスコード構成は、少なくとも、第１のスイッチング・トランジスタと、第２のスイッチング・トランジスタと、第１および第２のスイッチング・トランジスタ上の電圧ストレスを制限するように配列された第１のカスコード・トランジスタおよび第２のカスコード・トランジスタとを含む。テスト回路網がカスコード・トランジスタの一つまたは両方における短絡の指示を供給するように、テスト回路網はカスコード構成およびバイアス回路網に接続されている。
【０００６】
本発明の他の実施形態によれば、カスコード・デバイス用のテスト容易化回路が開示される。このテスト容易化回路は、少なくとも、一組のトランジスタ対と、一組のバイアス・トランジスタ対とを含む。各トランジスタ対は、第１のテスト・トランジスタと、第２のテスト・トランジスタとを含む。第１のテスト・トランジスタのドレインは第２のテスト・トランジスタのソースに接続され、第１のテスト・トランジスタのソースは第２のテスト・トランジスタのドレインに接続されている。バイアス・トランジスタ対は、一組のテスト・トランジスタ対の第１および第２テスト・トランジスタへ接続されて第１および第２のテスト・トランジスタ上の電圧ストレスを制限する第１および第２のバイアス・トランジスタを含む。トランジスタ対の一組がカスコード回路装置へ接続されると、本発明によるテスト容易化回路はカスコード回路装置内の欠陥の指示を行う。
【０００７】
上述した本発明の実施形態は、種々の技術的な利点を提供する。たとえば、上述した実施形態によるテスト容易化回路は、テストされるカスコード・デバイスの技術的長所を許容するという技術的な利点を提供する。その上、上述した実施形態によるテスト容易化回路は、カスコード・デバイスを使用するレベルシフト回路の信頼性を増加して、そのようなレベルシフト回路が現場において初期故障しないようにすることを助ける。その他の技術的長所は、以下の図面，説明および特許請求の範囲により当業者に明らかになるであろう。
【０００８】
【発明の実施の形態】
本発明の特徴および目的とそれらを達成する仕方とは、以下に、添付図面を用いて詳細に説明される。
カスコード回路装置のトランジスタは、とりわけ、スイッチング・デバイス上の電圧ストレスを制限するために効果的に使用される。そのような回路装置において、カスコード・トランジスタに欠陥があれば問題が生ずる。なぜならば、スイッチング・デバイスは、カスコード・デバイスが制限するように設計されているあらゆる電圧ストレスに晒されるからである。本発明の実施形態によるテスト回路は、内蔵トランジスタが欠陥（たとえば、ドレインからソースへの短絡）について現場へ送られる前にテストされるようにして、現場における回路の信頼性を改良する。本発明の実施形態によるテスト回路は、レベルシフト回路内で使用されるカスコード構成に関連して説明される。しかしながら、本発明の実施形態によるテスト回路は、多数の異なる回路装置に関して有用であることを理解すべきである。
【０００９】
図１は、図２に示すレベルシフト回路２０とともに使用されるテスト回路１０を図示する。レベルシフト回路２０は、高電圧デバイスを低電圧デバイスにインタフェースできるようにする機能を遂行し、バイアス回路網２１およびスイッチング回路網２２を含む。レベルシフト回路２０のスイッチング回路網２２は、カスコード・トポロジでカスコード・トランジスタＱ２，Ｑ３を使用して、スイッチング・トランジスタＱ１，Ｑ４の電圧ストレスを制限する。バイアス回路網２１は、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４にスレッショルド電圧を設定する。バイアス電圧は、各トランジスタをオーバー・ストレスから保護し、テスト回路を漏洩電流レベルに保ち、出力スイッチング性能を最大化するように、選択される。図２の回路の特定の実施形態について、ＶCCHVが５Ｖで、最大トランジスタ・ストレス・レベルが３．３Ｖであると仮定する。最適性能は、カスコード・トランジスタＱ２，Ｑ３上の最大Ｖｇｓで得られる。その後、バイアス電圧は、Ｆ＝３．３Ｖ、Ｇ＝（５−３．３）＝１．７Ｖである。これらの電圧がテスト回路に適合するかどうかを決定するために、チェックが必要である。
【００１０】
スイッチング・トランジスタＱ１のソースは高電圧電源ＶCCHVに接続され、トランジスタＱ１のドレインはカスコード・トランジスタＱ２のソースに接続され、スイッチング・トランジスタＱ１のゲートは、ＶCCHVと接点Ｇの電圧との間で動作する先行ステージのプリドライバ回路に接続されている。カスコード・トランジスタＱ２のドレインはカスコード・トランジスタＱ３のドレインに接続され、カスコード・トランジスタＱ２のゲートは接点Ｇでバイアス回路網２１に接続されている。カスコード・トランジスタＱ３のソースはスイッチング・トランジスタＱ４のドレインに接続され、カスコード・トランジスタＱ３のゲートは接点Ｆでバイアス回路網２１に接続されている。スイッチング・トランジスタＱ４のゲートは接点Ｆの電圧と接地（グランド）との間で作動する先行ステージのプリドライバ回路に接続されている。レベルシフト回路の一つの特定の実施形態において、スイッチング・トランジスタＱ１，Ｑ４はそれぞれＰＭＯＳおよびＮＭＯＳトランジスタであり、カスコード・トランジスタＱ２，Ｑ３はそれぞれＰＭＯＳおよびＮＭＯＳトランジスタである。しかしながら、特定のレベルシフト回路装置と特定のタイプのトランジスタの選択とは例示のためだけであることを理解すべきである。他の回路構成およびトランジスタのタイプが可能である。
【００１１】
バイアス回路網２１はカスコード・トランジスタＱ２，Ｑ３を作動にし、カスコード・トランジスタＱ２，Ｑ３についてドレインからソースへの電圧ドロップを調節して、スイッチング・トランジスタＱ１，Ｑ４が晒される電圧範囲をカスコード・トランジスタＱ２，Ｑ３が制限するようにする。図２に示す実施形態において、バイアス回路網２１は、高電圧電源ＶCCHVと接地との間に接続された一連の抵抗１２，１３，１４を含む。抵抗１２，１３，１４は、高電圧電源ＶCCHVを分割し、カスコード・トランジスタＱ２，Ｑ３の動作に適当な電圧を有する接点Ｆ，Ｇを供給する。図２に見られるように、接点Ｆ，Ｇからの電圧は、カスコード・トランジスタＱ３，Ｑ２のゲートを駆動するためにそれぞれ使用される。バイアス回路網２１は図２に抵抗回路網として示されているが、バイアス回路網は、たとえば抵抗回路網の類似のタイプをもたらすように構成された複数のトランジスタを含んでもよい。典型的には、ノードＢは、スイッチング回路網２２からの出力用のボンド・パッド上の利用できる唯一のノードであるので、テスト回路を使用することが必要である。
【００１２】
テスト回路１０の一実施形態を図１に示す。テスト回路１０は、２つのテスト・トランジスタＱ６，Ｑ７と、２つのバイアス・トランジスタＱ５，Ｑ８とを含む。テスト・トランジスタＱ６，Ｑ７のドレインは共通ノードに接続され、テスト・ランジスタＱ６，Ｑ７のソースは共通ノードに接続されている。第１のバイアス・トランジスタＱ５のドレインはＶCCHVに接続され、第１のバイアス・トランジスタＱ５のソースはがテスト・トランジスタＱ６，Ｑ７のドレインに接続されている。第２のバイアス・トランジスタＱ８のソースはテスト・トランジスタＱ６，Ｑ７のソースに接続され、第２のバイアス・トランジスタＱ８のドレインは接地に接続されている。バイアス・トランジスタＱ５，Ｑ８のゲートはバイアス回路網２１の接点Ｆ，Ｇに接続されていて、これにより、テスト・トランジスタＱ６，Ｑ７の１つが作動になると、バイアス・トランジスタＱ５，Ｑ８がバイアスされて電流を導くようになっている。
【００１３】
この構成において、テスト・トランジスタＱ６，Ｑ７はそれぞれ、接点Ｃ，Ａの電圧により制御されるスイッチとして作動することにより、テスト回路１０を通る電流の流れを制御する。バイアス・トランジスタＱ５,Ｑ８は、テスト・トランジスタＱ６，Ｑ７のスレッショルド電圧を設定するためと、テスト・トランジスタＱ６，Ｑ７にかかる電圧ストレスを制限するための、二重の目的を達成する。テスト回路１０のこの実施形態において、バイアス・トランジスタＱ５およびテスト・トランジスタＱ６はＮＭＯＳトランジスタであり、バイアス・トランジスタＱ８およびテスト・トランジスタＱ７はＰＭＯＳトランジスタである。しかしながら、トランジスタＱ５，Ｑ６，Ｑ７，Ｑ８用に使用されるトランジスタのタイプは多数の要素により決定され、それらの要素には、たとえば、カスコード・トランジスタＱ２，Ｑ３用に使用されるトランジスタのタイプや、テスト回路１０とともに使用される特定の回路の仕様が含まれる。
【００１４】
テスト回路１０の動作は、図１および図２を参照すると最も良く理解される。上述したように、テスト回路１０は、欠陥（たとえば、カスコード・トランジスタＱ２，Ｑ３のいずれかにドレインからソースへの短絡があること）を指示する。つまり、カスコード・トランジスタＱ２，Ｑ３が正常に機能している限り、接点Ｃにおける電圧はテスト・トランジスタＱ６をオンにするのに充分なほどなく、また、接点Ａにおける電圧はテスト・トランジスタＱ７をオンにするのに充分なほど低くない。したがって、カスコード・トランジスタＱ２，Ｑ３が正常に機能する限り、テスト・トランジスタＱ６，Ｑ７は本質的に開放回路であるので、テスト回路１０には電流が流れない。これは次のように検査される。ＮＭＯＳトランジスタをオンにする電圧が０．６Ｖであり、接点Ｇが前述した１．７Ｖであれば、接点Ｅは、電流が流れるためには、（１．７＋０．６）＝２．３Ｖよりも大きくなければならない。テスト・トランジスタＱ６に電流が流れるならば、接点Ｃにおける電圧は（２．３＋０．６）＝２．９Ｖよりも大きくなければならない。カスコード・トランジスタＱ３はソース・フォロワとして作動するので、接点Ｃにおける電圧はＦ−０．６Ｖ＝２．７Ｖに等しく、これはテスト回路内に電流を維持するのに必要な計算された２．９Ｖよりも低い。同様にして、電流がテスト・トランジスタＱ７に流れていないことが示され、これにより、テスト回路はＶDDHVをロードしていないことが示される。この特定の例において、マージンは非常にタイトであり、テスト回路が電流を引かないことを保証するためには、接点Ｆ，Ｇにおける電圧レベルの調節が必要である。
【００１５】
しかしながら、カスコード・トランジスタＱ２，Ｑ３の一つにドレインからソースへの短絡があれば、テスト回路１０はそうした短絡の指示を供給する。たとえば、カスコード・トランジスタＱ２にドレインからソースへの短絡があれば、スイッチング・トランジスタＱ４がオンのときに接点Ａの電圧は接地に引かれる。接点Ａの電圧が接地に引かれると、テスト・トランジスタＱ７がオンになり、また、電流はテスト回路１０をＶDDHVから接地へ流れる。テスト回路は、この電流が検出されるのに充分なほど大きいように設計され、こうして、電流の流れはカスコード・トランジスタＱ２またはカスコード・トランジスタＱ３内の欠陥の指示をもたらす。カスコード・トランジスタＱ３にドレインからソースへの短絡があれば、スイッチング・トランジスタＱ１がオンのときに、接点Ｃでの電圧がＶCCHVへ引かれる。接点Ｃでの電圧がＶCCHVへ引かれれば、テスト・トランジスタＱ６がオンになり、これもテスト回路１０を通る電流の流れを生ずる。したがって、テスト回路１０は、このユニットのテスト段階で内蔵されたカスコード・デバイス内の欠陥を検出できるようにし、これにより、そのようなカスコード・トランジスタを組み込んだ回路の信頼性を増強する。
【００１６】
他の実施形態において、複数のテスト・トランジスタ対Ｑ６1，Ｑ７Nを調節トランジスタＱ５，Ｑ８とともにグループ化できる。図３に示すように、これらのテスト・トランジスタ対は、それらが共通ノードにおいて調節トランジスタＱ５，Ｑ８に接続されるように、接続される。この装置において、各トランジスタ対は、カスコード・デバイスの一つの特定の対内の欠陥についてテストするために使用される。複数のトランジスタ対は多重カスコード出力トランジスタ回路のテストを提供する。
【００１７】
本発明を詳細に説明してきたが、特許請求の範囲により画定される範囲の意図から逸脱することなく種々な変更、置き換え、代替が可能であることを理解すべきである。
【００１８】
以上の説明に関してさらに以下の項を開示する。
（１）ゲーティング・トランジスタおよびカスコード・トランジスタを含む、能動デバイスのカスコード構成と、
該カスコード構成をバイアスするように配列されたバイアス回路網と、
前記カスコード構成および前記バイアス回路網に結合された、前記カスコード・トランジスタ内の短絡の指示を供給するテスト回路網と、
を含むカスコード回路。
【００１９】
（２）レベルシフト回路であって、
能動デバイスのカスコード構成であって、
第１のスイッチング・トランジスタおよび第２のスイッチング・トランジスタと、
該第１および第２のスイッチング・トランジスタの電圧ストレスを制限するように配列された第１のカスコード・トランジスタおよび第２のカスコード・トランジスタとを含む、カスコード構成と、
該カスコード構成をバイアスするように配列されたバイアス回路網と、
前記カスコード構成および前記バイアス回路網に接続された、前記カスコード・トランジスタの１つまたは両方内の短絡の指示を供給するテスト回路網と、
を含む、レベルシフト回路。
（３）前記テスト回路網が、
前記第１のスイッチング・トランジスタおよび前記第１のカスコード・トランジスタに接続された第１のテスト・トランジスタと、
前記第２のスイッチング・トランジスタおよび前記第２のカスコード・トランジスタに接続された第２のテスト・トランジスタと、
前記複数のテスト・トランジスタ上の電圧スイングを制限するように配列された、前記複数のトランジスタについてスレッショルド電圧を設定するように配列された複数のアクティブ・デバイスとを含む、第２項記載の回路。
（４）前記第１のテスト・トランジスタのゲートが前記第１のスイッチング・トランジスタのドレインおよび前記第１のカスコード・トランジスタのソースに接続され、
前記第２のテスト・トランジスタのゲートが前記第２のスイッチング・トランジタのドレインおよび前記第２のカスコード・トランジスタのソースに接続されている、第３項記載の回路。
【００２０】
（５）前記バイアス回路網が抵抗回路網を含む、第１項の回路。
（６）前記第１のスイッチング・トランジスタおよび前記第１のカスコード・トランジスタがＰＭＯＳトランジスタであり、前記第２のスイッチング・トランジスタおよび前記第２のカスコード・トランジスタがＮＭＯＳトランジスタである、第２項の回路。
【００２１】
（７）カスコード・デバイス用のテスト容易化回路であって、
少なくとも一組のトランジスタ対を含み、各対が、
第１のテスト・トランジスタと、
第２のテスト・トランジスタであって、前記第１のテスト・トランジスタのドレインが前記第２のテスト・トランジスタのソースに接続され、前記第１のテスト・トランジスタのソースが前記第２のテスト・トランジスタのドレインに接続されている、少なくとも一組のトランジスタ対と、
テスト・トランジスタ対の第１および第２のテスト・トランジスタに接続された第１の調節トランジスタおよび第２の調節トランジスタを含み前記第１および第２のテスト・トランジスタ上の電圧ストレスを制限する調節トランジスタ対と、
前記複数のトランジスタ対の一組が、カスコード回路装置に接続され、該カスコード回路装置内の欠陥についての指示を提供する、テスト容易化回路。
（８）前記カスコード回路装置内に欠陥があれば、前記テスト容易化回路に電流が流れる、第７項記載のテスト容易化回路。
（９）前記第１の調節トランジスタが前記第１のテスト・トランジスタについてスレッショルド電圧を設定する、第７項記載のテスト容易化回路。
（１０）前記第２の調節トランジスタが前記第２のテスト・トランジスタについてスレッショルド電圧を設定する、第７項記載のテスト容易化回路。
（１１）各テスト・トランジスタ対がカスコード回路装置へ接続されて該カスコード回路装置内の欠陥の指示を提供する複数のテスト・トランジスタ対をさらに含む、第７項のテスト容易化回路。
【００２２】
（１２）テスト回路（１０）は、内蔵カスコード・トランジスタＱ２，Ｑ３内の欠陥をテストできるように供給される。それは、たとえばレベルシフト回路の一部を形成する。テスト回路（１０）は、調節トランジスタＱ５，Ｑ８に接続されたテスト・トランジスタＱ６，Ｑ７を含む。Ｑ２とＱ３が正しく機能しているときは、テスト回路（１０）には電流が流れない。しかしながら、Ｑ２またはＱ３のいずれかまたは両方にドレインからソースへの短絡があると、テスト回路（１０）に電流が流れ、こうして、欠陥の指示を供給する。
【図面の簡単な説明】
【図１】本発明の一実施形態によるレベルシフト回路用のテスト回路の概略回路図である。
【図２】本発明の一実施形態によるテスト回路とともに使用し得るレベルシフト回路の概略回路図である。
【図３】本発明の他の実施形態による多重レベルシフト回路用のテスト回路の概略回路図である。
【符号の説明】
１０  テスト回路
２０  レベルシフト回路
２１  バイアス回路網
２２  スイッチング回路網
Ｑ１,Ｑ４  スイッチング・トランジスタ
Ｑ２,Ｑ３  カスコード・トランジスタ
Ｑ５,Ｑ８  バイアス・トランジスタ
Ｑ６,Ｑ７  テスト・トランジスタ
１２，１３，１４  抵抗
【図１】
0004199352.tif 000002
【図２】
0004199352.tif 000003
【図３】
0004199352.tif 000004