(57)【特許請求の範囲】
【請求項１】
第１入力用内部クロック信号に応答してコマンド信号を取り込みデコードする第１のデコード回路部と、前記第１入力用内部クロック信号と位相を１８０°異にする第２入力用内部クロック信号に応答してコマンド信号を取り込みデコードする第２のデコード回路部とを備えた半導体集積回路装置において、
前記第１のデコード回路部が対応する前記第１入力用内部クロック信号に応答してコマンド信号を取り込み、取り込んだコマンド信号をデコードした時、前記第２のデコード回路部が同じコマンド信号をデコードするのを禁止し、前記第１入力用内部クロック信号を計時して１周期後又は１周期半後に禁止を解除する第１の禁止回路と、
前記第２のデコード回路部が対応する前記第２入力用内部クロック信号に応答してコマンド信号を取り込み、取り込んだコマンド信号をデコードした時、前記第１のデコード回路部が同じコマンド信号をデコードするのを禁止し、前記第２入力用内部クロック信号を計時して１周期後又は１周期半後に禁止を解除する第２の禁止回路と
を備えたことを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記第１のデコード回路部は、前記コマンド信号に基づいてデコードした旨の指令信号を前記第１の禁止回路に出力する第１のマスクコマンド生成部を備え、
前記第１の禁止回路は、前記第１のマスクコマンド生成部からの指令信号に応答して前記第２のデコード回路部に対してデコード動作を禁止させるための第２マスク信号を出力する第２マスク信号生成回路部を備え、
前記第２のデコード回路部は、前記コマンド信号に基づいてデコードした旨の指令信号を前記第２の禁止回路に出力する第２のマスクコマンド生成部を備え、
前記第２の禁止回路は、前記第２のマスクコマンド生成部からの指令信号に応答して前記第１のデコード回路部に対してデコード動作を禁止させるための第１マスク信号を出力する第１マスク信号生成回路部を備えたことを特徴とする半導体集積回路装置。
【請求項３】
請求項２に記載の半導体集積回路装置において、
前記第１のデコード回路部は、前記第１マスク信号に基づいてコマンド信号の出力を禁止する第１出力制御部を有し、
前記第２のデコード回路部は、前記第２マスク信号に基づいてコマンド信号の出力を禁止する第２出力制御部を有すること、を特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高周波数の動作クロック信号に同期して動作する半導体集積回路装置に関するものである。
【０００２】
近年、電子機器のさらなる高速化に伴い高速サイクルで入力される入力信号を取り込み信号処理する半導体集積回路装置が提案されている。これに伴って、この種の半導体集積回路装置においても動作クロック信号が高周波数化することから、より精度の高い信号処理が要求される。又、半導体集積回路装置においては、取り込む入力信号の入力サイクルついて広い範囲で対応することができることが要望されている。従って、高速動作可能な半導体集積回路装置においても広い範囲に対応できる汎用性の高い半導体集積回路装置が望まれている。
【０００３】
【従来の技術】
近年、例えば、半導体記憶装置としてのＤＲＡＭをコントロールするＤＲＡＭコントローラ（ＣＰＵ）のさらなる高周波数化に伴い、外部コマンドも高速サイクルで出力される。そのため、ＤＲＡＭにおいては高速サイクルで出力されてくる外部コマンドに対応し信号処理する必要がある。
【０００４】
この高速化に対応するＤＲＡＭにおいては、例えばＤＲＡＭコントローラ（ＣＰＵ）から出力される高周波数の外部クロック信号を１／２に分周し、その分周した信号について１８０°位相をずらした第１及び第２入力用内部クロック信号を生成する。そして、その第１及び第２入力用内部クロック信号の立ち上がりで外部クロック信号に同期して出力されてくる外部コマンドを取り込むようにしたものが提案されている。つまり、このＤＲＡＭでは、高速サイクルで出力される外部コマンドが第１及び第２入力用内部クロック信号のいずれかで取り込めるようにしたものである。
【０００５】
このＤＲＡＭでは、第１入力用内部クロック信号で取り込んだ外部コマンドを信号処理する第１の信号処理回路と、第２入力用内部クロック信号で取り込んだ外部コマンドを信号処理する第２の信号処理回路がそれぞれ別々に設けられている。そして、第１の信号処理回路にて第１入力用内部クロック信号で取り込んだ外部コマンドを信号処理させ、第２の信号処理回路にて第２入力用内部クロック信号で取り込んだ外部コマンドを信号処理させることにより、高速で入力されてくる外部コマンドに追従した信号処理を可能にしている。
【０００６】
【発明が解決しようとする課題】
ところで、上記ＤＲＡＭにおいては、第１の信号処理回路と第２の信号処理回路がそれぞれ別々に設け、第１の信号処理回路にて第１入力用内部クロック信号で取り込んだ外部コマンドを信号処理させ、第２の信号処理回路にて第２入力用内部クロック信号で取り込んだ外部コマンドを信号処理させることから、以下の問題が考えられる。
【０００７】
（１）ＤＲＡＭコントローラから出力される外部コマンドが配線長、配線容量等で、例えば外部コマンドの消失が遅れて第１及び第２の信号処理回路が同じ外部コマンドを入力し再度信号処理してしまうことが考えられる。
【０００８】
（２）外部コマンドのサイクルの変更に伴ってクロック周数が変更する第１及び第２入力用内部クロック信号に基づいて第１及び第２の信号処理回路が同じ外部コマンドを入力し再度信号処理してしまうことが考えられる。
【０００９】
（３）温度、電源電圧の変動によりクロック周波数が変動する第１及び第２入力用内部クロック信号に基づいて第１及び第２の信号処理回路が同じ外部コマンドを入力し信号処理してしまうことが考えられる。
【００１０】
本発明の目的は、第１及び第２入力用内部動作クロック信号のいずれかで取り込まれた入力信号をそれぞれ入力し処理して出力するための入力用内部クロック信号に対応して設けられた信号処理回路が、同じデータを再度信号処理しないようにすることができる半導体集積回路装置を提供することにある。
【００１１】
【課題を解決するための手段】
請求項１に記載の発明によれば、第１の禁止回路は、第１のデコード回路部が対応する第１入力用内部クロック信号に応答してコマンド信号を取り込み、取り込んだコマンド信号をデコードした時、前記第２のデコード回路部が、同じコマンド信号をデコードするのを禁止させるようにしたので、第１のデコード回路がデコードしたコマンド信号を第２のデコード回路がデコードしないようにすることができる。
第２の禁止回路は、第２のデコード回路部が対応する第２入力用内部クロック信号に応答してコマンド信号を取り込み、取り込んだコマンド信号をデコードした時、前記第１のデコード回路部が、同じコマンド信号をデコードするのを禁止させるようにしたので、第２のデコード回路がデコードしたコマンド信号を第１のデコード回路がデコードしないようにすることができる。
【００１７】
請求項２に記載の発明によれば、第１禁止回路の第２マスク信号生成回路部が第１のマスクコマンド生成部からの指令信号に応答して第２のデコード回路部に対してデコード動作を禁止させるための第２マスク信号を出力する。従って、第１のデコード回路部が先に入力しデコードしたコマンド信号を、第２のデコード回路部が入力しデコードしないようにすることができる。
第２禁止回路の第１マスク信号生成回路部が第２のマスクコマンド生成部からの指令信号に応答して第１のデコード回路部に対してデコード動作を禁止させるための第１マスク信号を出力する。従って、第２のデコード回路部が先に入力しデコードしたコマンド信号を、第１のデコード回路部が入力しデコードしないようにすることができる。
【００１８】
請求項３に記載の発明によれば、第１デコード回路部の第１出力制御部が前記第１マスク信号に基づいてコマンド信号の出力を禁止する。第２デコード回路部の第２出力制御部が前記第２マスク信号に基づいてコマンド信号の出力を禁止する。
【００２７】
【発明の実施の形態】
（第１実施形態）
以下、本発明を同期式ＤＲＡＭに具体化した第１実施形態を図面に従って説明する。図１は、一括して外部コマンド及びアドレスを取り込むことのできる半導体記憶装置としての同期式ＤＲＡＭのデータ入力回路部１０を示す。データ入力回路部１０は、外部コマンドを入力する複数の入力バッファ１１と、各入力バッファ１１が取り込んだ外部コマンドを内部コマンドにデコードするコマンドデコーダ１２、その内部コマンドに基づいてリード処理、ライト処理等の各種の処理動作するＲＡＳ系回路１３と、前記コマンドデコーダ１２を動作制御するマスク信号発生回路１４を有している。
【００２８】
各入力バッファ１１は、外部装置としての図示しないＤＲＡＭコントローラからのコマンド（外部コマンド）を構成する各外部コマンド信号がそれぞれ入力パッド１５を介して入力される。又、各入力バッファ１１は、ＤＲＡＭ内に設けたデレイ・ループド・ロック回路（以下、ＤＬＬ回路という）１６からの第１及び第２入力用内部クロック信号CLK0Z ，CLK18Zを入力する。そして、各入力バッファ１１は、この第１及び第２入力用内部クロック信号CLK0Z ，CLK18Zの立ち上がりに同期してそれぞれＤＲＡＭコントローラからの外部コマンド信号を取り込む。
【００２９】
ＤＬＬ回路１６は、ＤＲＡＭコントローラから出力される外部クロック信号ＣＬＫをＤＬＬ回路にて１／２に分周して動作クロック信号としての第１及び第２入力用内部クロック信号CLK0Z ，CLK18Zを生成している。従って、これら第１及び第２内部クロック信号CLK0Z ，CLK18Zのクロック周波数は、外部クロックCLK のクロック周波数の１／２となる。即ち、例えば、外部クロック信号CLK のクロック周波数が４００メガＨｚとすると、第１及び第２入力用内部クロック信号CLK0Z ，CLK18Zのクロック周波数は２００メガＨｚとなる。
【００３０】
第１及び第２入力用内部クロック信号CLK0Z ，CLK18Zは、第１入力用内部クロック信号CLK0Z が０°、第２入力用内部クロック信号CLK18Zが１８０°の位相を持つクロック信号である。つまり、第１入力用内部クロック信号CLK0Z と第２入力用内部クロック信号CLK18Zは、互いに半周期ずれた信号となる。
【００３１】
従って、第１及び第２入力用内部クロック信号CLK0Z ，CLK18Zの両立ち上がりにて各入力バッファ１１が外部コマンド信号を取り込めば、４００メガＨｚの外部クロック信号CLK に同期して出力される外部コマンド及びアドレスを取り込むことが可能となる。
【００３２】
本実施形態では、ＤＲＡＭコントローラから出力される外部コマンドを構成する外部コマンド信号は、パワーダウン信号PDZ ，PDX 、チップイネーブル信号SFFCLR、アウトプットイネーブル信号OEZ ，OEX 、ライトイネーブル信号WEZ ，WEX である。パワーダウン信号PDZ とパワーダウン信号PDX は相補信号であって、システムに電源が投入されているときパワーダウン信号PDZ はＨレベル（パワーダウン信号PDX はＬレベル）となる。アウトプットイネーブル信号OEZ とアウトプットイネーブル信号OEX は相補信号である。ライトイネーブル信号WEZ とライトイネーブル信号WEX は、相補信号である。又、チップイネーブル信号SFFCLRはＤＲＡＭが活性化されている時、第１及び第２入力用内部クロック信号CLK0Z ，CLK18Zと同期したパルス信号である。
【００３３】
尚、説明の便宜上、各入力バッファ１１が第１入力用内部クロック信号CLK0Z の立ち上がりで取り込んでコマンドデコーダ１２に出力する時の、パワーダウン信号PDZ ，PDX 、チップイネーブル信号SFFCLR、アウトプットイネーブル信号OEZ ，OEX 、ライトイネーブル信号WEZ ，WEX を、パワーダウン信号PDZ0，PDX0、チップイネーブル信号SFFCLR0 、アウトプットイネーブル信号OEZ0，OEX0、ライトイネーブル信号WEZ0，WEX0とする。
【００３４】
一方、各入力バッファ１１が第２入力用内部クロック信号CLK18Zの立ち上がりで取り込んでコマンドデコーダ１２に出力する時の、パワーダウン信号PDZ ，PDX 、チップイネーブル信号SFFCLR、アウトプットイネーブル信号OEZ ，OEX 、ライトイネーブル信号WEZ ，WEX を、パワーダウン信号PDZ18 ，PDX18 、チップイネーブル信号SFFCLR18、アウトプットイネーブル信号OEZ18 ，OEX18 、ライトイネーブル信号WEZ18 ，WEX18 とする。
【００３５】
コマンドデコーダ１２は、各入力バッファ１１を介して入力される外部コマンドを内部コマンドにデコードする。図２はそのコマンドデコーダ１２の回路を示す。
【００３６】
図２において、コマンドデコーダ１２は、信号処理回路としての第１のデコード回路部１２ａと第２のデコード回路部１２ｂを備えている。
第１のデコード回路部１２ａは、第１入力用内部クロック信号CLK0Z の立ち上がりで各入力バッファ１１が取り込んだパワーダウン信号PDZ0，PDX0、チップイネーブル信号SFFCLR0 、アウトプットイネーブル信号OEZ0，OEX0、及び、ライトイネーブル信号WEZ0，WEX0を入力し内部コマンドにデコードする。
【００３７】
第２のデコード回路部１２ｂは、第２入力用内部クロック信号CLK18Zの立ち上がりで各入力バッファ１１が取り込んだパワーダウン信号PDZ18 ，PDX18 、チップイネーブル信号SFFCLR18、アウトプットイネーブル信号OEZ18 ，OEX18 、及び、ライトイネーブル信号WEZ18 ，WEX18 を入力し内部コマンドにデコードする。
【００３８】
第１のデコード回路部１２ａは、フラッシュライトコマンドデコード部（以下、ＦＷＲＴコマンドデコード部という）２１、リードコマンドデコード部２２、ライトコマンドデコード部２３、モードレジスタセットデコード部２４、マスクコマンド生成部２５及び出力制御部２６を備えている。
【００３９】
ＦＷＲＴコマンドデコード部２１は、ナンド回路３１、２個のノア回路３２，３３及びインバータ回路３４を備えている。ナンド回路３１は３入力端子であって、アウトプットイネーブル信号OEX0、ライトイネーブル信号WEX0及びチップイネーブル信号SFFCLR0 を入力する。ナンド回路３１は、アウトプットイネーブル信号OEX0、ライトイネーブル信号WEX0及びチップイネーブル信号SFFCLR0 が共にＨレベルの時、次段のノア回路３２にＬレベルの出力信号SG1 を出力する。
【００４０】
ノア回路３２は２入力端子のノア回路であって、前記ナンド回路３１からの出力信号SG1 の他に出力制御部２６からの制御信号SX1 を入力する。従って、制御信号SX1 及び出力信号SG1 が共にＬレベルの時、ノア回路３２はＨレベルの出力信号SG2 を次段のノア回路３３に出力する。その結果、ノア回路３３は、Ｈレベルの出力信号SG2 に基づいて次段のインバータ回路３４から出力される内部フラッシュライトコマンド信号FWRTPZをＨレベルに立ち上げるようになっている。
【００４１】
この内部フラッシュライトコマンド信号FWRTPZは、Ｈレベルの時フラッシュライト動作を実行させるコマンドを意味し、Ｌレベルの時フラッシュライト動作しないコマンドを意味する。従って、出力制御部２６からの制御信号SX1 がＬレベルの状態であって、アウトプットイネーブル信号OEX0、ライトイネーブル信号WEX0及びチップイネーブル信号SFFCLR0 が共にＨレベルの時には、内部フラッシュライトコマンド信号FWRTPZはＨレベルとなる。つまり、ＤＲＡＭはフラッシュライトのモードとなる。
【００４２】
尚、前記ノア回路３３は、第２のデコード回路部１２ｂのフラッシュライトコマンドデコード部（ＦＷＲＴコマンドデコード部）２１ｂのノア回路３２ｂからの出力信号SG2bを入力する。従って、出力信号SG2bがＨレベルの時にも、内部フラッシュライトコマンド信号FWRTPZはＨレベルとなり、ＤＲＡＭはフラッシュライトのモードとなる。
【００４３】
リードコマンドデコード部２２は、ナンド回路３５、ノア回路３６及び２個のインバータ回路３７，３８を備えている。ナンド回路３５は３入力端子であって、アウトプットイネーブル信号OEZ0、ライトイネーブル信号WEX0及びチップイネーブル信号SFFCLR0 を入力する。ナンド回路３５は、アウトプットイネーブル信号OEZ0、ライトイネーブル信号WEX0及びチップイネーブル信号SFFCLR0 が共にＨレベルの時、次段のノア回路３６にＬレベルの出力信号SG3 を出力する。
【００４４】
ノア回路３６は２入力端子のノア回路であって、前記ナンド回路３５からの出力信号SG3 の他に出力制御部２６からの制御信号SX2 を入力する。従って、制御信号SX2 及び出力信号SG3 が共にＬレベルの時、ノア回路３６は、次段のインバータ回路３７，３８を介して出力される内部リードコマンド信号RDPZ0 をＨレベルに立ち上げるようになっている。
【００４５】
この内部リードコマンド信号RDPZ0 は、Ｈレベルの時リード動作を実行させるコマンドを意味し、Ｌレベルの時リード動作しないコマンドを意味する。従って、出力制御部２６からの制御信号SX2 がＬレベルの状態であって、アウトプットイネーブル信号OEZ0、ライトイネーブル信号WEX0及びチップイネーブル信号SFFCLR0 が共にＨレベルの時には、内部リードコマンド信号RDPZ0 はＨレベルとなる。つまり、ＤＲＡＭはリードのモードとなる。
【００４６】
ライトコマンドデコード部２３は、ナンド回路３９、ノア回路４０及び２個のインバータ回路４１，４２を備えている。ナンド回路３９は３入力端子であって、アウトプットイネーブル信号OEX0、ライトイネーブル信号WEZ0及びチップイネーブル信号SFFCLR0 を入力する。ナンド回路３５は、アウトプットイネーブル信号OEX0、ライトイネーブル信号WEZ0及びチップイネーブル信号SFFCLR0 が共にＨレベルの時、次段のノア回路４０にＬレベルの出力信号SG4 を出力する。
【００４７】
ノア回路４０は２入力端子のノア回路であって、前記ナンド回路３９からの出力信号SG4 の他に出力制御部２６からの制御信号SX2 を入力する。従って、制御信号SX2 及び出力信号SG4 が共にＬレベルの時、ノア回路４０は、次段のインバータ回路４１，４２を介して出力される内部ライトコマンド信号WRTPZ0をＨレベルに立ち上げるようになっている。
【００４８】
この内部ライトコマンド信号WRTPZ0は、Ｈレベルの時ライト動作を実行させるコマンドを意味し、Ｌレベルの時ライト動作しないコマンドを意味する。従って、出力制御部２６からの制御信号SX2 がＬレベルの状態であって、アウトプットイネーブル信号OEX0、ライトイネーブル信号WEZ0及びチップイネーブル信号SFFCLR0 が共にＨレベルの時には、内部ライトコマンド信号WRTPZ0はＨレベルとなる。つまり、ＤＲＡＭはライトのモードとなる。
【００４９】
モードレジスタセットデコード部２４は、ナンド回路４３、２個のノア回路４４，４５及びインバータ回路４６を備えている。ナンド回路４３は３入力端子であって、アウトプットイネーブル信号OEZ0、ライトイネーブル信号WEZ0及びチップイネーブル信号SFFCLR0 を入力する。ナンド回路４３は、アウトプットイネーブル信号OEZ0、ライトイネーブル信号WEZ0及びチップイネーブル信号SFFCLR0 が共にＨレベルの時、次段のノア回路４４にＬレベルの出力信号SG5 を出力する。
【００５０】
ノア回路４４は２入力端子のノア回路であって、前記ナンド回路４３からの出力信号SG5 の他に出力制御部２６からの制御信号SX1 を入力する。従って、制御信号SX1 及び出力信号SG5 が共にＬレベルの時、ノア回路４４はＨレベルの出力信号SG6 を次段のノア回路４５に出力する。その結果、ノア回路４５は、Ｈレベルの出力信号SG6 に基づいて次段のインバータ回路４６から出力される内部モードコマンド信号MRSPZ をＨレベルに立ち上げるようになっている。
【００５１】
この内部モードコマンド信号MRSPZ は、Ｈレベルの時各種のモード設定動作を実行させるコマンドを意味し、Ｌレベルの時各種のモード設定動作しないコマンドを意味する。従って、出力制御部２６からの制御信号SX1 がＬレベルの状態であって、アウトプットイネーブル信号OEZ0、ライトイネーブル信号WEZ0及びチップイネーブル信号SFFCLR0 が共にＨレベルの時には、内部モードコマンド信号MRSPZ はＨレベルとなる。つまり、ＤＲＡＭは各種のモード設定動作のモードとなる。
【００５２】
尚、前記ノア回路４５は、第２のデコード回路部１２ｂのモードレジスタセットデコード部２４ｂを構成かるノア回路４４ｂからの出力信号SG6bを入力する。従って、出力信号SG6bがＨレベルの時にも、内部モードコマンド信号MRSPZ はＨレベルとなり、ＤＲＡＭは各種のモード設定動作を実行する。
【００５３】
又、第１のデコード回路部１２ａは、マスクコマンド生成部２５を備えている。マスクコマンド生成部２５は、ノア回路４７及び３個のインバータ回路４８，４９，５０を備えている。ノア回路４７は２入力端子であって、出力制御部２６からの制御信号SX1 を入力するとともに、インバータ回路４８を介してチップイネーブル信号SFFCLR0 を入力する。従って、ノア回路４７は制御信号SX1 がＬレベル及びチップイネーブル信号SFFCLR0 がＨレベルの時、次段のインバータ回路４９，５０を介して出力される指令信号としての第１マスクコマンド信号COMMPZ0 をＨレベルに立ち上げるようになっている。
【００５４】
この第１マスクコマンド信号COMMPZ0 は、Ｈレベルの時、コマンドデコード１２の第２のデコード回路部１２ｂを予め定めた時間の間動作を禁止させるためコマンドを意味する。従って、出力制御部２６からの制御信号SX1 がＬレベルの状態であって、チップイネーブル信号SFFCLR0 がＨレベルの時には、第１マスクコマンド信号COMMPZ0 はＨレベルとなる。
【００５５】
さらに、第１のデコード回路部１２ａは、出力制御部２６を備えている。出力制御部２６は、２個のナンド回路５１，５２を備えている．ナンド回路５１，５２はそれぞれ２入力端子のナンド回路であって、パワーダウン信号PDZ0と第１マスク信号ACENZ0をそれぞれ入力する。
【００５６】
第１マスク信号ACENZ0はマスク信号発生回路１４から出力される信号であって、コマンドデコーダ１２の第２のデコード回路部１２ｂがデコードし、第２のデコード回路部１２ｂから内部コマンドをＲＡＳ系回路１３に出力した時から予め定めた時間の間、Ｌレベルとなる信号である。従って、パワーダウン信号PDZ0がＨレベル、第１マスク信号ACENZ0がＬレベルの時、Ｈレベルの制御信号SX1,SX2 を出力する。
【００５７】
この時、第１のデコード回路部１２ａのＦＷＲＴコマンドデコード部２１、リードコマンドデコード部２２、ライトコマンドデコード部２３、モードレジスタセットデコード部２４及びマスクコマンド生成部２５は、Ｌレベルの制御信号SX1,SX2 によって、パワーダウン信号PDZ0，PDX0、チップイネーブル信号SFFCLR0 、アウトプットイネーブル信号OEZ0，OEX0、及び、ライトイネーブル信号WEZ0，WEX0を内部コマンドにデコードしＲＡＳ系回路１３に出力することが禁止される。
【００５８】
反対に、ＤＲＡＭ及びＤＲＡＭコントローラ等を含むシステム電源がパワーオンされていてパワーダウン信号PDZ0がＨレベルであって、第２のデコード回路部１２ｂから内部コマンドをＲＡＳ系回路１３に出力していない状態で第１マスク信号ACENZ0がＨレベルの時には、各制御信号SX1,SX2 はＬレベルとなる。
【００５９】
この時、第１のデコード回路部１２ａのＦＷＲＴコマンドデコード部２１、リードコマンドデコード部２２、ライトコマンドデコード部２３、モードレジスタセットデコード部２４及びマスクコマンド生成部２５は、Ｌレベルの制御信号SX1,SX2 によって、パワーダウン信号PDZ0，PDX0、チップイネーブル信号SFFCLR0 、アウトプットイネーブル信号OEZ0，OEX0、及び、ライトイネーブル信号WEZ0，WEX0を内部コマンドにデコードする。そして、第１のデコード回路部１２ｂが外部コマンドをデコードして得た内部コマンド、即ち、内部フラッシュライトコマンド信号FWRTPZ、内部リードコマンド信号RDPZ0 、内部ライトコマンド信号WRTPZ0及び内部モードコマンド信号MRSPZ は、ＲＡＳ系回路１３に出力される。
【００６０】
次に、コマンドデコーダ１２を構成する第２のデコード回路部１２ｂについて説明する。
第２のデコーダ回路部１２ｂは、第２入力用内部クロック信号CLK18Zに同期して取り込まれた外部コマンド（パワーダウン信号PDZ18 ，PDX18 、チップイネーブル信号SFFCLR18、アウトプットイネーブル信号OEZ18 ，OEX18 、及び、ライトイネーブル信号WEZ18 ，WEX18 ）を内部コマンドにデコードする回路部である。
【００６１】
第２のデコーダ回路部１２ｂは、第１のデコーダ回路部１２ａと同様に、フラッシュライトコマンドデコード部（以下、ＦＷＲＴコマンドデコード部という）２１ｂ、リードコマンドデコード部２２ｂ、ライトコマンドデコード部２３ｂ、モードレジスタセットデコード部２４ｂ、マスクコマンド生成部２５ｂ及び出力制御部２６ｂを備えている。
【００６２】
そして、各回路部２１ｂ〜２６ｂおいて、ＦＷＲＴコマンドデコード部２１ｂ及びモードレジスタセットデコード部２４ｂが、第１のデコーダ回路部１２ａのＦＷＲＴコマンドデコード部２１及びモードレジスタセットデコード部２４ｂの一部をそれぞれ共有している点と、出力制御部２６ｂが第２マスク信号ACENZ18 を入力する点が相違する。そして、各回路部２１ｂ〜２６ｂを構成する構成素子については、対応する第１のデコーダ回路部１２ａの各回路部２１〜２６と同じ構成素子で構成される。従って、説明の便宜上、回路部２１ｂ〜２６ｂを構成する構成素子について、対応する第１のデコーダ回路部１２ａにおける回路部２１〜２６の対応する構成素子の符号にさらに「ｂ」を付して説明を省略する。
【００６３】
従って、第２のデコーダ回路部１２ｂにおいても、同様に、第２マスク信号ACENZ18 がＬレベルの時、パワーダウン信号PDZ18 ，PDX18 、チップイネーブル信号SFFCLR18、アウトプットイネーブル信号OEZ18 ，OEX18 、及び、ライトイネーブル信号WEZ18 ，WEX18 に基づいて、内部フラッシュライトコマンド信号FWRTPZ、内部リードコマンド信号RDPZ18、内部ライトコマンド信号WRTPZ18 及び内部モードコマンド信号MRSPZ をＲＡＳ系回路１３に出力するとともに、第２マスクコマンド信号COMMPZ18をマスク信号発生回路１４に出力する。
【００６４】
又、出力制御部２６ｂに入力される第２マスク信号ACENZ18 がＨレベルの時、第２のデコード回路部１２ｂの各回路部２１ｂ〜２５ｂは、内部フラッシュライトコマンド信号FWRTPZ、内部リードコマンド信号RDPZ18、内部ライトコマンド信号WRTPZ18 及び内部モードコマンド信号MRSPZ をＲＡＳ系回路１３に出力することが禁止されるとともに、第２マスクコマンド信号COMMPZ18をマスク信号発生回路１４に出力することが禁止される。
【００６５】
又、本実施形態では、第１及び第２のデコード回路部１２ａ，１２ｂのマスクコマンド生成部２５，２５ｂの各ノア回路４７，４７ｂの出力は、ノア回路５３及びインバータ回路５４を介してコマンド信号COMMPZとしてＲＡＳ系回路１３に出力される。
【００６６】
ＲＡＳ系回路１３は、第１のデコード回路部１２ａがデコードした内部コマンド（各内部コマンド信号FWRTPZ，RDPZ0 ，WRTPZ0，MRSPZ ，COMMPZ）を入力するとともに、第２のデコード回路部１２ｂがデコードした内部コマンド（FWRTPZ，RDPZ18，WRTPZ18 ，MRSPZ ，COMMPZ）を入力する。ＲＡＳ系回路１３はこれら内部コマンドに基づいてライト処理、リード処理等の各種処理のための動作を実行する。
【００６７】
次に、第１及び第２マスクコマンド信号COMMPZ0 ，COMMPZ18に基づいて第１及び第２マスク信号ACENZ0，ACENZ18 を生成する禁止回路としてのマスク信号発生回路１４について説明する。図３はマスク信号発生回路１４の回路図を示す。
【００６８】
図３において、マスク信号発生回路１４は、クロック生成回路部６１、モード設定回路部６２、第１のマスク信号生成回路部６３及び第２のマスク信号生成回路部６４を有している。
クロック生成回路部６１は、第１の生成部６１ａ及び第２の生成部６１ｂを備えている。第１の生成部６１ａは、６個のインバータ回路７１ａ〜７６ａからなり、６個のインバータ回路７１ａ〜７６ａが直列に接続されている。そして、第１の生成部６１ａは初段のインバータ回路７１ａから第１入力用内部クロック信号CLK0Z を入力し、最終段のインバータ回路７６ａから同第１入力用内部クロック信号CLK0Z を遅延させて第１ゲート開閉用クロック信号CLKAZ として出力する。第１の生成部６１ａは、最終段のインバータ回路７６ａの一つ前のインバータ回路７５ａから、第１ゲート開閉用クロック信号CLKAZ と相補関係となる第１ゲート開閉用クロック信号CLKAX を出力するようになっている。
【００６９】
この第１ゲート開閉用クロック信号CLKAZ ，CLKAX の第１入力用内部クロック信号CLK0Z に対する遅延は、第１入力用内部クロック信号CLK0Z で取り込んだ外部コマンドをコマンドデコーダ１２が内部コマンドにデコードし出力するまでに要する時間に相当する時間である。
【００７０】
第２の生成部６１ｂは、６個のインバータ回路７１ｂ〜７６ｂからなり、６個のインバータ回路７１ｂ〜７６ｂが直列に接続されている。そして、第２の生成部６１ｂは初段のインバータ回路７１ｂから第２入力用内部クロック信号CLK18Zを入力し、最終段のインバータ回路７６ｂから同第２入力用内部クロック信号CLK18Zを遅延させて第２ゲート開閉用クロック信号CLKBZ として出力する。第２の生成部６１ｂは、最終段のインバータ回路７６ｂの一つ前のインバータ回路７５ｂから、前記第２ゲート開閉用クロック信号CLKBZ と相補関係となる第２ゲート開閉用クロック信号CLKBX を出力するようになっている。
【００７１】
そして、この第２ゲート開閉用クロック信号CLKBZ ，CLKBX の第２入力用内部クロック信号CLK18Zに対する遅延は、第２入力用内部クロック信号CLK18Zで取り込んだ外部コマンドをコマンドデコーダ１２が内部コマンドにデコードし出力するまでに要する時間に相当する時間である。
【００７２】
モード設定回路部６２は、２個のノア回路７７，７８とインバータ回路７９とからなる。ノア回路７７は第１モード信号DL3Zと第２モード信号DL6Zを入力する。又、ノア回路７８は、第３モード信号DL10Z と第４モード信号DL12Z を入力する。
【００７３】
第１〜第４モード信号DL3Z，DL6Z，DL10Z ，DL12Z は、該ＤＲＡＭが前記外部クロック信号CLK のクロック周波数で使用されているかを示す情報であって、前記ＤＬＬ回路１６が出力する第１及び第２入力用内部クロック信号CLK0Z ，CLK18Zのクロック周波数に基づいてＤＲＡＭ内で生成される信号である。
【００７４】
そして、本実施形態では、第１モード信号DL3Zは、クロック周波数が１００メガＨｚの外部クロック信号CLK で使用される場合には、Ｈレベルとなりそれ以外はＬレベルとなっている。第２モード信号DL6Zは、クロック周波数が２００メガＨｚの外部クロック信号CLK で使用される場合には、Ｈレベルとなりそれ以外はＬレベルとなっている。
【００７５】
第３モード信号DL10Z はクロック周波数が３３３メガＨｚの外部クロック信号CLK で使用される場合には、Ｈレベルとなりそれ以外はＬレベルとなっている。第４モード信号DL12Z はクロック周波数が４００メガＨｚの外部クロック信号CLK で使用される場合には、Ｈレベルとなりそれ以外はＬレベルとなっている。
【００７６】
従って、第１及び第２モード信号DL3Z，DL6Zの少なくともいずれか一方がＨレベルの時には、次段のインバータ回路７９からＨレベルの第１の速度モード信号MS1 を出力する。つまり、クロック周波数が１００メガＨｚ又は２００メガＨｚの低速でＤＲＡＭが使用される場合には、モード設定回路部６２はＨレベルの第１の速度モード信号MS1 を出力する。
【００７７】
又、第３及び第４モード信号DL10Z ，DL12Z の少なくともいずれか一方がＨレベルの時には、ノア回路７８からＬレベルの第２の速度モード信号MS2 を出力する。つまり、クロック周波数が３３３メガＨｚ又は４００メガＨｚの高速でＤＲＡＭが使用される場合には、モード設定回路部６２はＬレベルの第２の速度モード信号MS2 を出力する。
【００７８】
次に、第１のマスク信号生成回路部６３について説明する。
第１のマスク信号生成回路部６３は、フリップフロップ回路（以下、ＦＦ回路という）８０を備えている。ＦＦ回路８０は、２個のノア回路８１，８２を備えている。セット側のノア回路８１は、前記第１のデコード回路部１２ａのマスクコマンド生成部２５からの第１マスクコマンド信号COMMPZ0 を入力する。リセット側のノア回路８２は、スタータ信号STTZを入力するとともに前段のノア回路８３からのリセット信号SG10を入力する。スタータ信号STTZは、電源投入時に一定期間Ｈレベルに立ち上がった後、Ｌレベルに立ち下がる信号である。
【００７９】
ノア回路８３は２入力端子のノア回路であって、前記モード設定回路部６２から第２の速度モード信号MS2 を入力するとともに、インバータ回路８４を介して復帰信号SG20を入力する。従って、第２の速度モード信号MS2 がＬレベルの状態であってインバータ回路８４にＬレベルからＨレベルの復帰信号SG20が入力されると、ノア回路８３はＨレベルのリセット信号SG10を出力する。
【００８０】
従って、電源投入時において、スタータ信号STTZに基づいてＦＦ回路８０のノア回路８１の出力信号SG11（以下、ＦＦ回路８０の出力信号SG11という）は、Ｈレベルとなる。そして、セット側のノア回路８１にＨレベルの第１マスクコマンド信号COMMPZ0 が入力されると、ＦＦ回路８０は反転しその出力信号SG11はＬレベルとなる。続いて、この状態からＨレベルのリセット信号SG10が入力されると、ＦＦ回路８０は反転しその出力信号SG11はＨレベルとなる。
【００８１】
ＦＦ回路８０の出力信号SG11は、次段のノア回路８５に入力される。ノア回路８５は、出力信号SG11の他に前記モード設定回路部６２から第１の速度モード信号MS1 を入力する。従って、第１の速度モード信号MS1 がＬレベルの状態にあって出力信号SG11がＨレベルのとき、ノア回路８５の出力信号SG12はＬレベルとなる。又、第１の速度モード信号MS1 がＬレベルの状態にあって出力信号SG11がＬレベルのとき、ノア回路８５の出力信号SG12はＨレベルとなる。
【００８２】
ノア回路８５の出力信号SG12は次段のインバータ回路８６に出力される。そして、インバータ回路８６の出力信号は、前記した第２のデコード回路部１２ｂの出力制御部２６ｂに第２マスク信号ACENZ18 として出力される。
【００８３】
詳述すると、第１の速度モード信号MS1 がＬレベルの状態にあって出力信号SG11がＨレベルのとき、ノア回路８５の出力信号SG12はＬレベル、即ち、第２マスク信号ACENZ18 はＨレベルとなる。
【００８４】
この第２マスク信号ACENZ18 がＨレベルとなった状態から、Ｈレベルの第１マスクコマンド信号COMMPZ0 が入力されて出力信号SG11がＬレベルとなると、第２マスク信号ACENZ18 はＬレベルとなる。
【００８５】
この第２マスク信号ACENZ18 がＬレベルとなった状態から、Ｈレベルのリセット信号SG10がＦＦ回路８０が入力されると、出力信号SG11はＨレベルとなり第２マスク信号ACENZ18 はＨレベルとなる。
【００８６】
つまり、第２マスク信号ACENZ18 がＨレベルからＬレベルになると、第２のデコード回路部１２ｂの出力制御部２６ｂから出力される制御信号SX1b，SX2bはＬレベルからＨレベルとなる。その結果、第２のデコード回路部１２ｂは、第２入力用内部クロック信号CLK18Zに取り込まれる外部コマンドを内部コマンドにデコードして出力することができなくなる。
【００８７】
前記ノア回路８５の出力信号SG12は、第１のマスク信号生成回路部６３に設けた復帰回路部９０に出力される。
復帰回路部９０は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタよりなる２個の前段及び後段トランスファーゲート回路９１，９２を備えている。復帰回路９０は第２マスク信号ACENZ18 がＨレベルからＬレベルになった時から、再びＬレベルらＨレベルに立ち上げるための時間を計時して、その時間を計時した時第２マスク信号ACENZ18 をＨレベルにする回路である。
【００８８】
前段トランスファーゲート回路９１は、そのＰチャネルＭＯＳトランジスタのゲートに前記第１ゲート開閉用クロック信号CLKAZ が入力され、ＮチャネルＭＯＳトランジスタのゲートに第１ゲート開閉用クロック信号CLKAZ と相補関係となる第１ゲート開閉用クロック信号CLKAX が入力される。一方、後段トランスファーゲート回路９２は、そのＰチャネルＭＯＳトランジスタのゲートに第１ゲート開閉用クロック信号CLKAX が入力され、ＮチャネルＭＯＳトランジスタのゲートに第１ゲート開閉用クロック信号CLKAZ が入力される。
【００８９】
従って、前段及び後段トランスファーゲート回路９１，９２は、第１ゲート開閉用クロック信号CLKAZ ，CLKAX に基づいて交互にオン・オフされる。詳述すると、前段トランスファーゲート回路９１は、第１入力用内部クロック信号CLK0Z （正確には第１ゲート開閉用クロック信号CLKAZ ）がＬレベルに立ち下がるとオンし、Ｈレベルに立ち上がるとオフする。一方、後段トランスファーゲート回路９２は、第１入力用内部クロック信号CLK0Z （正確には第１ゲート開閉用クロック信号CLKAZ ）がＨレベルに立ち上がるとオンし、Ｌレベルに立ち下がるとオフする。
【００９０】
前段トランスファーゲート回路９１は、その入力端子が前記ノア回路８５の出力端子に接続され、ノア回路８５の出力信号SG12をナンド回路９３に出力する。ナンド回路９３は前段トランスファーゲート回路９１を介してノア回路８５の出力信号SG12の他に、直接ノア回路８５の出力信号SG12を入力する。ナンド回路９３の出力端子には、ＣＭＯＳトランジスタＴ１の入力端子に接続され、そのＣＭＯＳトランジスタＴ１の出力端子は前段トランスファーゲート回路９１の出力端子に接続されている。
【００９１】
ＣＭＯＳトランジスタＴ１は、第１ゲート開閉用クロック信号CLKAX でオン・オフするＰチャネルＭＯＳトランジスタＴ２と、第１ゲート開閉用クロック信号CLKAZ でオン・オフするＮチャネルＭＯＳトランジスタＴ３が直列に接続されている。従って、前段トランスファーゲート回路９１がオフしている時には、ＣＭＯＳトランジスタＴ１は活性化され、前段トランスファーゲート回路９１がオンして時には、ＣＭＯＳトランジスタＴ１は非活性となる。
【００９２】
ナンド回路９３とＣＭＯＳトランジスタＴ１は、ラッチ回路を構成している。ノア回路８５の出力信号SG12がＬレベルで、前段トランスファーゲート回路９１を介してナンド回路９３に出力されている出力信号SG12がＬレベルの時、ナンド回路９３の出力はＨレベルとなる。そして、ＣＭＯＳトランジスタＴ１は活性化されると（前段トランスファーゲート回路９１はオフ）、ＣＭＯＳトランジスタＴ１はナンド回路９３のＨレベルの出力を入力し、Ｌレベルの出力信号をナンド回路９３に出力する。従って、ナンド回路９３の出力は、Ｈレベルに保持される。
【００９３】
ノア回路８５の出力信号SG12がＬレベルからＨレベルになると、ナンド回路９３に直接Ｈレベルの出力信号SG12が入力される。この時、第１入力用内部クロック信号CLK0Z （正確には第１ゲート開閉用クロック信号CLKAZ ）がまだＬレベルに立ち下がらず前段トランスファーゲート回路９１がオフ状態なっているため、ナンド回路９３の出力はＨレベルのままである。
【００９４】
やがて、第１入力用内部クロック信号CLK0Z （正確には第１ゲート開閉用クロック信号CLKAZ ）がＬレベルに立ち下がり前段トランスファーゲート回路９１がオフからオン状態（後段トランスファーゲート回路９２がオンからオフ状態）になると、ナンド回路９３の出力はＬレベルになる。このナンド回路９３のＬレベルの出力は、後段トランスファーゲート回路９２がオフ状態になっていため、直ちに後段トランスファーゲート回路９２を介して次段のインバータ回路９４に出力されることはない。そして、次の第１ゲート開閉用クロック信号CLKAZ ，CLKAX の反転（第１入力用内部クロック信号CLK0Z のＨレベルの立ち上がり）に基づいて後段トランスファーゲート回路９２がオン状態になると、ナンド回路９３のＬレベルの出力が次段のインバータ回路９４に出力される。
【００９５】
インバータ回路９４の出力端子は、ナンド回路９５の入力端子に接続されている。ナンド回路９５は、インバータ回路９４からの出力信号の他にノア回路８５の出力信号SG12を直接入力する。ナンド回路９５の出力端子は、前記インバータ回路９４の入力端子に接続されている。
【００９６】
インバータ回路９４とナンド回路９５は、ラッチ回路を構成している。出力信号SG12がＬレベルで、インバータ回路９４の出力がＬレベルに保持されている時、出力信号SG12がＬレベルからＨレベルになると、後段トランスファーゲート回路９２がオフ状態になっているため、インバータ回路９４の出力はＬレベルのまま保持されている。
【００９７】
そして、後段トランスファーゲート回路９２がオン状態になって、ナンド回路９３のＬレベルの出力がインバータ回路９４に入力されると、同インバータ回路９４の出力はＨレベルとなる。そして、ナンド回路９５の出力がＬレベルとなって、インバータ回路９４の出力はＨレベルに保持される。そして、このインバータ回路９４の出力信号は復帰信号SG20として前記インバータ回路８４をノア回路８３に出力される。従って、第２の速度モード信号MS2 がＬレベルの状態であって復帰信号SG20がＨレベルからＬレベルになると、ノア回路８３はＨレベルのリセット信号SG10を出力することになる。
【００９８】
つまり、前記ノア回路８５の出力信号SG12がＨレベルからＬレベルになった時から、外部コマンドを取り込んだ第１入力用内部クロック信号CLK0Z の次に出力される第１入力用内部クロック信号CLK0Z のＨレベルの立ち上がり後に、復帰信号SG20がＨレベルからＬレベルになる。言い換えれば、外部コマンドを取り込んでから第１入力用内部クロック信号CLK0Z の１周期後に第２マスク信号ACENZ18 はＬレベルからＨレベルになる。
【００９９】
従って、第２マスク信号ACENZ18 がＬレベルからＨレベルになるまでの間、第２のデコード回路部１２ｂは、第２入力用内部クロック信号CLK18Zで取り込まれた外部コマンドを内部コマンドにエンコードし出力することが禁止される。
【０１００】
尚、第２のマスク信号生成回路部６４は、第１のマスク信号生成回路部６３と同一の回路構成であって、相違する点は第２マスクコマンド信号COMMPZ18及び第２ゲート開閉用クロック信号CLKBZ ，CLKBX を入力する点が相違するとともに、生成した第１マスク信号ACENZ0を第１のデコード回路部１２ａの出力制御部２６に出力する点が相違するだけである。そして、第２のマスク信号生成回路部６４は、第１のマスク信号生成回路部６３と同様な動作をするため、説明の便宜上、第２のマスク信号生成回路部６４を構成する構成素子について、対応する第１のマスク信号生成回路部６３の構成素子の符号にさらに「ａ」を付して説明を省略する。
【０１０１】
従って、第２のマスク信号生成回路部６４においても、ノア回路８５ａの出力信号SG12a がＨレベルからＬレベルになった時から、外部コマンドを取り込んだ第２入力用内部クロック信号CLK18Zの次に出力される第２入力用内部クロック信号CLK18ZのＨレベルの立ち上がり後に、復帰信号SG20a がＨレベルからＬレベルになる。言い換えれば、外部コマンドを取り込んでから第２入力用内部クロック信号CLK18Zの１周期後に第１マスク信号ACENZ0はＬレベルからＨレベルになる。
【０１０２】
従って、第１マスク信号ACENZ0がＬレベルからＨレベルになるまでの間、第１のデコード回路部１２ａは、第１力用内部クロック信号CLK0Z で取り込まれた外部コマンドを内部コマンドにエンコードし出力することが禁止される。
【０１０３】
次に、上記のように構成した同期式ＤＲＡＭのデータ入力回路部１０の特徴を以下に記載する。
（１）本実施形態において、データ入力回路部１０のコマンドデコーダ１２に第１及び第２のデコード部１２ａ，１２ｂには、それぞれマスクコマンド生成部２５，２５ｂを設けるとともに、出力制御部２６，２６ｂを設けた。又、データ入力回路部１０にマスク信号発生回路１４を設けた。
【０１０４】
そして、今、第１入力用内部クロック信号CLK0Z の立ち上がりで、外部コマンドが取り込まれると、第１のデコード部１２ａはＨレベルに立ち上がった第１マスクコマンド信号COMMPZ0 がマスク信号発生回路１４の第１のマスク信号生成回路部６３に入力される。
【０１０５】
第１のマスク信号生成回路部６３は、Ｈレベルに立ち上がった第１マスクコマンド信号COMMPZ0 に応答してＬレベルに立ち下がった第２マスク信号ACENZ18 を第２のデコード部１２ｂの出力制御部２６ｂに出力する。出力制御部２６ｂは、このＬレベルの第２マスク信号ACENZ18 に基づいて同制御部２６ｂから出力する制御信号SX1b，SX2bをＨレベルにする。従って、第２のデコード部１２ｂの各回路２１ｂ〜２５ｂは、Ｈレベルの制御信号SX1b，SX2bに基づいて外部コマンド信号が入力されてもその外部コマンド信号をデコードすることができない状態となる。
【０１０６】
そして、第１のマスク信号生成回路部６３は、外部コマンドが取り込んだ第１入力用内部クロック信号CLK0Z の次の第１入力用内部クロック信号CLK0Z のＨレベルの立ち上がり後に、第２マスク信号ACENZ18 をＬレベルからＨレベル立ち上げる。
【０１０７】
つまり、第２のデコード部１２ｂの各回路２１ｂ〜２５ｂは、外部コマンドが取り込んだ第１入力用内部クロック信号CLK0Z の立ち下がると同時にＨレベルに立ち上がる第２入力用内部クロック信号CLK18ZがＨレベルになっている間、外部コマンド信号をデコードすることを禁止する状態に制御されている。
【０１０８】
従って、図４に示すように、サイクルが遅い外部コマンド信号が入力されている時には、第２入力用内部クロック信号CLK18Zの立ち上がりで入力バッファ１１が同じ外部コマンド信号を第２のデコード部１２ｂに出力されても、各回路２１ｂ〜２５ｂは外部コマンド信号をデコードすることはない。その結果、コマンドデコーダ１２が同じ外部コマンド信号を複数回（２回）内部コマンドにデコードしＲＡＳ系回路１３に出力してしまうといった不都合を未然に防止することができる。
【０１０９】
（２）実施形態では、第１及び第２のマスク信号生成回路部６３、６４に復帰回路９０，９０ａを設けた。復帰回路９０，９０ａは、Ｌレベルに立ち下がったそれぞれ第１及び第２マスク信号ACENZ0，ACENZ18 をＨレベルに立ち上げるまでの時間を、それぞれ第１及び第２入力用内部クロック信号CLK0Z ，CLK18Z（正確には第１及び第２入力用内部クロック信号CLK0Z ，CLK18Zに基づいて生成された第１及び第２ゲート開閉用クロック信号CLKAZ ，CLKAX ，CLKBZ ，CLKBX ）に基づいて生成した。
【０１１０】
従って、外部クロック信号CLK が変更されて第１及び第２入力用内部クロック信号CLK0Z ，CLK18Zが相対して変更されたり、温度・電源電圧の変動で第１及び第２入力用内部クロック信号CLK0Z ，CLK18Zのクロック周波数が変動しても、常にその変更や変動に追従して禁止する時間が計時されることから禁止する時間をその都度調整する必要が生じないない。しかも、このように、本実施形態のＤＲＡＭは外部クロック信号CLK が変更しても対応することができることから非常に汎用性が高いものとなる。
【０１１１】
（３）本実施形態では、マスク信号発生回路１４にモード設定回路６２を設けた。モード設定回路６２はＤＲＡＭの使用が外部クロック信号CLK のクロック周波数が１００メガＨｚ又は２００メガＨｚという低速使用の場合には、Ｈレベルの第１の速度モード信号MS1 を第１及び第２のマスク生成回路部６３，６４に出力する。又、モード設定回路６２は、ＤＲＡＭの使用がクロック周波数が３３３メガＨｚ又は４００メガＨｚという高速使用の場合には、Ｈレベルの第２の速度モード信号MS2 を出力する。
【０１１２】
そして、低速使用の場合には、第１及び第２の速度モード信号MS1 ，MS2 を共にＨレベルにすることにより、第１及び第２のマスク生成回路部６３，６４がＨレベルの第１及び第２マスクコマンド信号COMMPZ0 ，COMMPZ18が出力されても、第１及び第２マスク信号ACENZ0，ACENZ18 をＨレベルのまま保持できるようにした。
【０１１３】
又、高速使用の場合には、Ｌレベルの第１及び第２の速度モード信号MS1 ，MS2 を共にＬレベルにすることにより、第１及び第２のマスク生成回路部６３，６４がＨレベルの第１及び第２マスクコマンド信号COMMPZ0 ，COMMPZ18に基づいて第１及び第２マスク信号ACENZ0，ACENZ18 をＬレベルに立ち下げるようにした。
【０１１４】
従って、低速使用の場合のように、外部コマンド信号のサイクルが第１入力用内部クロック信号CLK0Z ，CLK18Zに追従できる時には、マスク信号発生回路１４の動作を停止させることができ、不必要な消費電力をおさえることができる。
【０１１５】
（第２実施形態）
次に、本発明を具体化した第２実施形態を図５に従って説明する。第２実施形態は第１実施形態に対してマスク信号発生回路１４に特徴がある。そのため、説明の便宜上、マスク信号発生回路１４についてのみ説明する。尚、第１実施形態と共通の部分については、符号を同じにして詳細な説明を省略する。
【０１１６】
図５は第２実施形態のマスク信号発生回路１４を示す。図５において、クロック生成回路部６１は、第１実施形態と相違する点は、第１実施形態における最終段のインバータ回路７６ａ，７６ｂをそれぞれ容量Ｃａ，Ｃｂ、抵抗Ｒａ，Ｒｂ、ナンド回路９７ａ，９７ｂ、インバータ回路９８ａ，９８ｂ、９９ａ，９９ｂにそれぞれ変更した点が相違する。
【０１１７】
この変更した回路構成により、第１の生成部６１ａにおいて、第１ゲート開閉用クロック信号CLKAZ がＬレベル（第１ゲート開閉用クロック信号CLKAZ のＨレベル）になっている時間が容量Ｃａと抵抗Ｒａとからなる遅延回路によって制御される点が相違する。第２の生成部６１ｂにおいては、第２ゲート開閉用クロック信号CLKBZ がＬレベル（第２ゲート開閉用クロック信号CLKBX のＨレベル）になっている時間が容量Ｃｂと抵抗Ｒｂとからなる遅延回路によって制御される点が相違する。
【０１１８】
そして、この第１及び第２ゲート開閉用クロック信号CLKAZ ，CLKAX ，CLKBZ ，CLKBX の第１及び第２入力用内部クロック信号CLK0Z ，CLK18Zに対する遅延は、第１実施形態と同様に、それぞれ第１及び第２入力用内部クロック信号CLK0Z ，CLK18Zで取り込んだ外部コマンドをコマンドデコーダ１２が内部コマンドにデコードし出力するまでに要する時間に相当する時間である。
【０１１９】
又、第２実施形態の第１及び第２のマスク信号生成回路部６３，６４は、第１実施形態において、第１及び第２のマスク信号生成回路部６３，６４からそれぞれ出力される第１及び第２マスク信号ACENZ0，ACENZ18 を、図５に示すように、第２実施形態の第１のマスク信号生成回路部６３で設けたナンド回路１００で１つにし、次段のインバータ回路１０１から１つの共通のマスク信号ACENZ として出力する点が相違する。
【０１２０】
そして、この共通のマスク信号ACENZ はコマンドデコーダ１２に設けた第１及び第２のデコード回路部１２ａ，１２ｂの出力制御部２６，２６ｂに出力される。従って、第１及び第２マスク信号ACENZ0，ACENZ18 のいずれか一方がＬレベルになると、本実施形態では、コマンドデコーダ１２の第１及び第２のデコード回路部１２ａ，１２ｂは共に外部コマンドを内部コマンドにデコードすることが禁止される。
【０１２１】
さらに、本実施形態の第１及び第２のマスク信号生成回路部６３，６４は、第１実施形態の第１及び第２のマスク信号生成回路部６３，６４の復帰回路９０，９０ｂが相違する。
【０１２２】
本実施形態の復帰回路９０，９０ｂは、それぞれ後段トランスファーゲート回路９２，９２ａとインバータ回路９４，９４ａとの間に、インバータ回路１０２と、ラッチ回路を構成するインバータ回路１０３，１０３ａ，１０４，１０４ａと、第３のトランスファーゲート回路１０５，１０５ａを設けている。
【０１２３】
第１のマスク信号生成回路部６３のインバータ回路１０２は後段トランスファーゲート回路９２を介してナンド回路９３の出力信号を入力する。インバータ回路１０２の出力は、インバータ回路１０３，１０４からなるラッチ回路に出力する。このラッチ回路の出力は第３のトランスファーゲート回路１０５を介して次段のインバータ回路９４に出力される。
【０１２４】
又、第１のマスク信号生成回路部６３の第３のトランスファーゲート回路１０５は、そのＰチャネルＭＯＳトランジスタのゲートに前記第２ゲート開閉用クロック信号CLKBX が入力され、ＮチャネルＭＯＳトランジスタのゲートに第２ゲート開閉用クロック信号CLKBZ が入力される。そして、第３のトランスファーゲート回路１０５がオン状態のとき、前段トランスファーゲート回路９１もオンする。反対に、第３のトランスファーゲート回路１０５がオフ状態のとき、前段トランスファーゲート回路９１もオフする。
【０１２５】
一方、第２のマスク信号生成回路部６４のインバータ回路１０２ａは後段トランスファーゲート回路９２ａを介してナンド回路９３ａの出力信号を入力する。インバータ回路１０２ａの出力は、インバータ回路１０３ａ，１０４ａからなるラッチ回路に出力する。このラッチ回路の出力は第３のトランスファーゲート回路１０５ａを介して次段のインバータ回路９４ａに出力される。
【０１２６】
又、第２のマスク信号生成回路部６３の第３のトランスファーゲート回路１０５ａは、そのＰチャネルＭＯＳトランジスタのゲートに前記第１ゲート開閉用クロック信号CLKAX が入力され、ＮチャネルＭＯＳトランジスタのゲートに第１ゲート開閉用クロック信号CLKAZ が入力される。第３のトランスファーゲート回路１０５ａがオン状態のとき、前段トランスファーゲート回路９１ａもオンする。反対に、第３のトランスファーゲート回路１０５ａがオフ状態のとき、前段トランスファーゲート回路９１ａもオフする。
【０１２７】
今、出力信号SG12がＬレベルの時であってナンド回路９３及びラッチ回路を構成するインバータ回路１０３の出力がＨレベル及びインバータ回路９４の出力がＬレベルに保持されている。
【０１２８】
この状態から出力信号SG12がＬレベルからＨレベルになると、前段トランスファーゲート回路９１がオフ状態になっているため、ナンド回路９３の出力はＨレベルに保持されている。従って、ラッチ回路を構成するインバータ回路１０３の出力も、後段トランスファーゲート回路９２がオン状態になってもＨレベルのままである。さらに、第３のトランスファーゲート回路１０５がオフ状態になっているため、インバータ回路９４の出力はＬレベルのまま保持されている。
【０１２９】
そして、前段トランスファーゲート回路９１がオン状態になると、ナンド回路９３の出力はＬレベルとなる。この時、後段トランスファーゲート回路９２がオフ状態になるため、ラッチ回路を構成するインバータ回路１０３の出力はＨレベルのままとなる。従って、インバータ回路９４の出力は、第３のトランスファーゲート回路１０５がオン状態になってもＬレベルのまま保持されている。
【０１３０】
そして、前段トランスファーゲート回路９１がオフ状態（後段トランスファーゲート回路９２がオン状態）になると、ラッチ回路を構成するインバータ回路１０３の出力はＬレベルとなる。この時、第３のトランスファーゲート回路１０５がオフ状態になっているため、インバータ回路９４の出力はＬレベルのまま保持されている。
【０１３１】
次に、前段トランスファーゲート回路９１及び第３のトランスファーゲート回路１０５がオン状態（後段トランスファーゲート回路９２がオン状態）になると、ラッチ回路を構成するインバータ回路１０３のＬレベルの出力に基づいてインバータ回路９４の出力はＨレベルに保持される。そして、このインバータ回路９４の出力信号は復帰信号SG20として前記インバータ回路８４をノア回路８３に出力される。従って、第２の速度モード信号MS2 がＬレベルの状態であって復帰信号SG20がＨレベルからＬレベルになると、ノア回路８３はＨレベルのリセット信号SG10を出力することになる。
【０１３２】
つまり、前記ノア回路８５の出力信号SG12がＨレベルからＬレベルになった時から、外部コマンドを取り込んだ第１入力用内部クロック信号CLK0Z の次に出力される第１入力用内部クロック信号CLK0Z のＨレベルの立ち上がり後に、復帰信号SG20がＨレベルからＬレベルになる。言い換えれば、外部コマンドを取り込んでから第１入力用内部クロック信号CLK0Z の１周期半後に第２マスク信号ACENZ18 はＬレベルからＨレベルになる。
【０１３３】
従って、第２マスク信号ACENZ18 がＨレベルになる間、第１及び第２のデコード回路部１２ａ，１２ｂは、第１及び第２入力用内部クロック信号CLK0Z ，CLK18Zで取り込まれた外部コマンドを内部コマンドにエンコードし出力することはできない。
【０１３４】
尚、第２のマスク信号生成回路部６４の出力信号SG12a がＬレベルからＨレベルになっても、復帰回路部９０ａは、第１のマスク信号生成回路部６３の復帰回路部９０ａと同様な動作を行うためその詳細は省略する。
【０１３５】
次に、上記のように構成した第２実施形態の特徴を以下に記載する。
（１）本実施形態では、第１及び第２のマスク信号生成回路部６３，６４の第１及び第２マスクコマンド信号CMMPZ0， ACENZ18を１つのマスク信号ACENZ にし、そのマスク信号ACENZ を第１及び第２のデコード回路部１２ａ，１２ｂに出力するようにした。そして、第１及び第２のデコード回路部１２ａ，１２ｂのいずれかから第１、第２マスクコマンド信号CMMPZ0， CMMPZ18が出力された時、同第１及び第２のデコード回路部１２ａ，１２ｂは外部コマンドをデコードし出力する動作が禁止される。
【０１３６】
この時、第１及び第２のマスク信号生成回路部６３，６４に設けた復帰回路９０，９０ａは、第１、第２マスクコマンド信号CMMPZ0， CMMPZ18が出力された時から、第１及び第２入力用内部クロック信号CLK0Z ，CLK18Zの１周期半後にマスク信号ACENZ を消失、即ち、ＬレベルからＨレベルに立ち上げるようにした。
【０１３７】
つまり、第１マスクコマンド信号CMMPZ0が出力された時、外部コマンドを取り込んだ第１入力用内部クロック信号CLK0Z から数えて１つ目の第１入力用内部クロック信号CLK0Z と２つ目までの第２入力用内部クロック信号CLK18Zで取り込まれる外部コマンドのデコードは禁止している。
【０１３８】
従って、例えば外部装置であるＤＲＡＭコントローラが、次に出力する外部コマンドが時間を要するとき、次のコマンドを出力する前にノーオペレーション・コマンド（ＮＯＰ命令）をわざわざ入れる必要がなくなる。
【０１３９】
（２）又、本実施形態では、前記第１実施形態で記載した（２）と（３）の特徴と同様な効果を有する。
尚、実施の形態は上記各実施形態に限定されるものはなく、以下のように実施してもよい。
【０１４０】
（１）上記各実施形態では、第１及び第２マスク信号ACENZ0，ACENZ18 又は共通のマスク信号ACENZ に基づいてコマンドデコーダ１２を制御した。これを、コマンドデコーダ１２の前段に設けた入力バッファ１１を第１及び第２マスク信号ACENZ0，ACENZ18 又は共通のマスク信号ACENZ に基づいてコマンドデコーダ１２と同様に制御してもよい。入力バッファ１１を制御すれば、コマンドデコーダ１２及び入力バッファ１１が一定時間動作を停止するため、その分だけ消費電力の低減を図ることができる。
【０１４１】
（２）上記各実施形態では、半導体記憶装置に具体化したが半導体記憶装置に限定されるものではなく、複数の動作クロック信号としての入力用内部クロック信号で取り込まれた入力信号としてのコマンド又はデータを信号処理する半導体集積回路装置であるならばなんでもよい。
【０１４２】
（３）上記した実施形態では、第１及び第２入力用内部コマンド信号CLK0Z ，CLK18Zのいずれかでコマンド及びアドレスを一括して取り込む同期式ＤＲＡＭに具体化したが、これに限定されるものではなく、例えば第１及び第２入力用内部クロック信号CLK0Z ，CLK18Zの２つの内部クロック信号CLK0Z ，CLK18Zで１つのコマンドを取り込む同期式ＤＲＡＭ等に具体化したもよい。
【０１４３】
【発明の効果】
請求項１〜３に記載の発明によれば、同じコマンド信号を再度デコードしないようにすることができる。
【図面の簡単な説明】
【図１】同期式ＤＲＡＭのデータ入力回路部のブロック図
【図２】コマンドデコーダの回路図
【図３】マスク信号発生回路の回路図
【図４】データ入力回路部の動作波形図
【図５】第２実施形態のマスク信号発生回路の回路図
【図６】第２実施形態のデータ入力回路部の動作波形図
【符号の説明】
１０  データ入力回路部
１１  入力バッファ
１２  コマンドデコード
１２ａ  第１のデコード回路部
１２ｂ  第２のデコード回路部
１３  ＲＡＳ系回路
１４  マスク信号発生回路
１６  デレイ・ループド・ロック回路（ＤＬＬ回路）
２５，２５ｂ  マスクコマンド生成部
２６，２６ｂ  出力制御部
６１  クロック生成回路部
６２  モード設定回路部
６３  第１のマスク信号生成回路部
６４  第２のマスク信号生成回路部
９０，９０ａ  復帰回路部
CLK   外部クロック
CLK0Z ，CLK18Z  第１及び第２入力用内部クロック信号
PDZ ，PDX ，PDZ18 ，PDX18   パワーダウン信号
SFFCLR，SFFCLR18  チップイネーブル信号
OEZ ，OEX ，OEZ18 ，OEX18   アウトプットイネーブル信号
WEZ ，WEX ，WEZ18 ，WEX18   ライトイネーブル信号
SX1 ，SX2   制御信号
FWRTPZ  内部フラッシュライトコマンド信号
RDPZ0   内部リードコマンド信号
WRTPZ0  内部ライトコマンド信号
COMMPZ0 ，COMMPZ18  第１及び第２マスクコマンド信号
ACENZ0，ACENZ18   第１及び第２マスク信号
CLKAZ ，CLKAX   第１ゲート開閉用クロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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