【手続補正書】
【提出日】平成20年10月31日(2008.10.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ワード線及びビット線の電位変化を用いてメモリセルに情報を記憶する半導体記憶装置であって、
ラッチ部を構成するロードトランジスタのソースへ供給される電位が、前記ワード線に供給される電位及び前記ビット線に供給される電位の少なくとも一方と異なる回路構成のメモリセルと、
モード設定ピンに与えられる信号に応じて、第１動作モードと第２動作モードとを切り替える第１の制御回路とを備え、
前記第２動作モード時における少なくとも読み出し動作の任意の期間、前記ロードトランジスタのソースへ供給される電位が、前記ワード線に供給される電位及び前記ビット線に供給される電位の少なくとも一方と異なることを特徴とする、半導体記憶装置。
【請求項２】
前記第２動作モード時における少なくとも読み出し動作の任意の期間、前記ロードトランジスタのソースへ供給される電位を、前記ワード線に供給される電位及び前記ビット線に供給される電位の少なくとも一方よりも低い値に制御する第２の制御回路をさらに備える、請求項１に記載の半導体記憶装置。
【請求項３】
ワード線及びビット線の電位変化を用いてメモリセルに情報を記憶する半導体記憶装置であって、
ラッチ部を構成するロードトランジスタのソースへ供給される電位が、前記ワード線に供給される電位及び前記ビット線に供給される電位の少なくとも一方と異なる回路構成のメモリセルと、
モード設定ピンに与えられる信号に応じて、第１動作モードと第２動作モードとを切り替える第１の制御回路と、
前記第２動作モード時における少なくとも読み出し動作の任意の期間、前記ロードトランジスタのソースへの電位供給をスイッチ素子によってカットオフすることで前記ロードトランジスタを非駆動状態に制御する第２の制御回路とを備える、半導体記憶装置。
【請求項４】
ワード線及びビット線の電位変化を用いてメモリセルに情報を記憶する半導体記憶装置であって、
前記ワード線に供給される電位が、ラッチ部を構成するロードトランジスタのソースへ供給される電位及び前記ビット線に供給される電位の少なくとも一方と異なる回路構成のメモリセルと、
モード設定ピンに付与される信号に応じて、第１動作モードと第２動作モードとを切り替える第１の制御回路とを備え、
前記第２動作モード時における少なくとも読み出し動作の任意の期間、前記ロードトランジスタのソースへ供給される電位及び前記ビット線に供給される電位の少なくとも一方に対する前記ワード線に供給される電位、及びオン状態での前記ワード線に供給される電位が、前記第１動作モード時と異なることを特徴とする、半導体記憶装置。
【請求項５】
前記第２動作モード時における少なくとも読み出し動作の任意の期間、前記ロードトランジスタのソースへ供給される電位及び前記ビット線に供給される電位の少なくとも一方に対する前記ワード線に供給される電位、及びオン状態での前記ワード線に供給される電位を、前記第１動作モード時よりも高い値に制御する第２の制御回路をさらに備える、請求項４に記載の半導体記憶装置。
【請求項６】
ワード線及びビット線の電位変化を用いてメモリセルに情報を記憶する半導体記憶装置であって、
前記ビット線に供給される電位が、ラッチ部を構成するロードトランジスタのソースへ供給される電位及び前記ワード線に供給される電位の少なくとも一方と異なる回路構成のメモリセルと、
モード設定ピンに付与される信号に応じて、第１動作モードと第２動作モードとを切り替える第１の制御回路とを備え、
前記第２動作モード時における少なくとも読み出し動作の任意の期間、前記ロードトランジスタのソースへ供給される電位及び前記ワード線に供給される電位の少なくとも一方に対する前記ビット線に供給される電位が、前記第１動作モード時と異なることを特徴とする、半導体記憶装置。
【請求項７】
前記第２動作モード時における少なくとも読み出し動作の任意の期間、前記ロードトランジスタのソースへ供給される電位及び前記ワード線に供給される電位の少なくとも一方に対する前記ビット線に供給される電位を、前記第１動作モード時よりも高い値に制御する第２の制御回路をさらに備える、請求項６に記載の半導体記憶装置。
【請求項８】
ワード線及びビット線の電位変化を用いてメモリセルに情報を記憶する半導体記憶装置であって、
Ｐｃｈトランジスタ及びＮｃｈトランジスタで構成されるラッチ部を有するメモリセルと、
モード設定ピンに付与される信号に応じて、第１動作モードと第２動作モードとを切り替える第１の制御回路とを備え、
前記第２動作モード時における少なくとも読み出し動作の任意の期間、前記Ｐｃｈトランジスタの基板電位が、前記第１動作モード時と異なることを特徴とする、半導体記憶装置。
【請求項９】
前記第２動作モード時における少なくとも読み出し動作の任意の期間、前記Ｐｃｈトランジスタの基板電位を前記第１動作モード時よりも高い値に制御し、前記Ｐｃｈトランジスタにバックバイアスを印加する第２の制御回路をさらに備える、請求項８に記載の半導体記憶装置。
【請求項１０】
ワード線及びビット線の電位変化を用いてメモリセルに情報を記憶する半導体記憶装置であって、
Ｐｃｈトランジスタ及びＮｃｈトランジスタで構成されるラッチ部を有するメモリセルと、
モード設定ピンに付与される信号に応じて、第１動作モードと第２動作モードとを切り替える第１の制御回路とを備え、
前記第２動作モード時における少なくとも読み出し動作の任意の期間、前記Ｎｃｈトランジスタの基板電位が、前記第１動作モード時と異なることを特徴とする、半導体記憶装置。
【請求項１１】
前記第２動作モード時における少なくとも読み出し動作の任意の期間、前記Ｎｃｈトランジスタの基板電位を前記第１動作モード時よりも高い値に制御し、前記Ｎｃｈトランジスタにフォワードバイアスを印加する第２の制御回路をさらに備える、請求項１０に記載の半導体記憶装置。
【請求項１２】
前記第２の制御回路は、前記第１動作モード時における書き込み動作の任意の期間にも、前記ロードトランジスタのソースへ供給される電位を、前記ワード線に供給される電位及び前記ビット線に供給される電位の少なくとも一方よりも低い値に制御することを特徴とする、請求項２に記載の半導体記憶装置。
【請求項１３】
前記第２の制御回路は、前記第１動作モード時における書き込み動作の任意の期間にも、ソースへの電位供給をスイッチ素子によってカットオフすることで前記ロードトランジスタを非駆動状態に制御することを特徴とする、請求項３に記載の半導体記憶装置。
【請求項１４】
前記第２の制御回路は、読み出し対象となるメモリセルが存在するカラム又はロウだけに対して、前記第２動作モード時の電位制御を行うことを特徴とする、請求項２、３、５、７、９、１１、１２、及び１３のいずれかに記載の半導体記憶装置。
【請求項１５】
ワード線及びビット線の電位変化を用いてメモリセルに情報を記憶する半導体記憶装置であって、
ラッチ部を構成するロードトランジスタのソースへ供給される電位が、前記ワード線に供給される電位及び前記ビット線に供給される電位の少なくとも一方と異なる回路構成のメモリセルと、
モード設定ピンに与えられる信号に応じて、第１動作モードと第２動作モードとを切り替える第１の制御回路とを備え、
前記第２動作モード時における少なくとも書き込み動作の任意の期間、前記ロードトランジスタのソースへ供給される電位が、前記ワード線に供給される電位及び前記ビット線に供給される電位の少なくとも一方と異なることを特徴とする、半導体記憶装置。
【請求項１６】
前記第２動作モード時における少なくとも書き込み動作の任意の期間、前記ロードトランジスタのソースへ供給される電位を、前記ワード線に供給される電位及び前記ビット線に供給される電位の少なくとも一方よりも高い値に制御する第２の制御回路をさらに備える、請求項１５に記載の半導体記憶装置。
【請求項１７】
ワード線及びビット線の電位変化を用いてメモリセルに情報を記憶する半導体記憶装置であって、
前記ワード線に供給される電位が、ラッチ部を構成するロードトランジスタのソースへ供給される電位及び前記ビット線に供給される電位の少なくとも一方と異なる回路構成のメモリセルと、
モード設定ピンに付与される信号に応じて、第１動作モードと第２動作モードとを切り替える第１の制御回路とを備え、
前記第２動作モード時における少なくとも書き込み動作の任意の期間、前記ロードトランジスタのソースへ供給される電位及び前記ビット線に供給される電位の少なくとも一方に対する前記ワード線に供給される電位が、前記第１動作モード時と異なることを特徴とする、半導体記憶装置。
【請求項１８】
前記第２動作モード時における少なくとも書き込み動作の任意の期間、前記ロードトランジスタのソースへ供給される電位及び前記ビット線に供給される電位の少なくとも一方に対する前記ワード線に供給される電位を、前記第１動作モード時よりも低い値に制御する第２の制御回路をさらに備える、請求項１７に記載の半導体記憶装置。
【請求項１９】
ワード線及びビット線の電位変化を用いてメモリセルに情報を記憶する半導体記憶装置であって、
前記ビット線に供給される電位が、ラッチ部を構成するロードトランジスタのソースへ供給される電位及び前記ワード線に供給される電位の少なくとも一方と異なる回路構成のメモリセルと、
モード設定ピンに付与される信号に応じて、第１動作モードと第２動作モードとを切り替える第１の制御回路とを備え、
前記第２動作モード時における少なくとも書き込み動作の任意の期間、前記ロードトランジスタのソースへ供給される電位及び前記ワード線に供給される電位の少なくとも一方に対する前記ビット線のうちの書き込み動作時に高電位を保つ側のビット線に供給される電位が、前記第１動作モード時と異なることを特徴とする、半導体記憶装置。
【請求項２０】
前記第２動作モード時における少なくとも書き込み動作の任意の期間、前記ロードトランジスタのソースへ供給される電位及び前記ワード線に供給される電位の少なくとも一方に対する前記ビット線のうちの書き込み動作時に高電位を保つ側のビット線に供給される電位を、前記第１動作モード時よりも低い値に制御する第２の制御回路をさらに備える、請求項１９に記載の半導体記憶装置。
【請求項２１】
ワード線及びビット線の電位変化を用いてメモリセルに情報を記憶する半導体記憶装置であって、
モード設定ピンに与えられる信号に応じて、第１動作モードと第２動作モードとを切り替える第１の制御回路を備え、
前記第２動作モード時における、メモリセルの書き込み動作で低電位側に動作する前記ビット線に供給される電位が、前記第１動作モード時と異なることを特徴とする、半導体記憶装置。
【請求項２２】
前記第２動作モード時に、メモリセルの書き込み動作で低電位側に動作する前記ビット線に供給される電位を、前記第１動作モード時より高い値に制御する第２の制御回路をさらに備える、請求項２１に記載の半導体記憶装置。
【請求項２３】
ワード線及びビット線の電位変化を用いてメモリセルに情報を記憶する半導体記憶装置であって、
Ｐｃｈトランジスタ及びＮｃｈトランジスタで構成されるラッチ部を有するメモリセルと、
モード設定ピンに付与される信号に応じて、第１動作モードと第２動作モードとを切り替える第１の制御回路とを備え、
前記第２動作モード時における少なくとも書き込み動作の任意の期間、前記Ｐｃｈトランジスタの基板電位が、前記第１動作モード時と異なることを特徴とする、半導体記憶装置。
【請求項２４】
前記第２動作モード時における少なくとも書き込み動作の任意の期間、前記Ｐｃｈトランジスタの基板電位を前記第１動作モード時よりも低い値に制御し、前記Ｐｃｈトランジスタにフォワードバイアスを印加する第２の制御回路をさらに備える、請求項２３に記載の半導体記憶装置。
【請求項２５】
ワード線及びビット線の電位変化を用いてメモリセルに情報を記憶する半導体記憶装置であって、
Ｐｃｈトランジスタ及びＮｃｈトランジスタで構成されるラッチ部を有するメモリセルと、
モード設定ピンに付与される信号に応じて、第１動作モードと第２動作モードとを切り替える第１の制御回路とを備え、
前記第２動作モード時における少なくとも書き込み動作の任意の期間、前記Ｎｃｈトランジスタの基板電位が、前記第１動作モード時と異なることを特徴とする、半導体記憶装置。
【請求項２６】
前記第２動作モード時における少なくとも書き込み動作の任意の期間、前記Ｎｃｈトランジスタの基板電位を前記第１動作モード時よりも低い値に制御し、前記Ｎｃｈトランジスタにバックバイアスを印加する第２の制御回路をさらに備える、請求項２５に記載の半導体記憶装置。
【請求項２７】
前記第２の制御回路は、読み出し対象となるメモリセルが存在するカラム又はロウだけに対して、前記第２動作モード時の電位制御を行うことを特徴とする、請求項１６、１８、２０、２２、２４、及び２６のいずれかに記載の半導体記憶装置。
【請求項２８】
前記第１動作モードは通常動作モードであり、前記第２動作モードはテストモードであり、前記モード設定ピンはテストモード設定ピンであることを特徴とする、請求項１〜２７のいずれかに記載の半導体記憶装置。
【請求項２９】
前記テストモード設定ピンにテスト信号を与えると共に、ストレスモードテストを含めた検査を行うＢＩＳＴ回路をさらに備える、請求項２８に記載の半導体記憶装置。
【請求項３０】
ワード線及びビット線の電位変化を用いてメモリセルに情報を記憶する半導体記憶装置を検査する方法であって、
書き込み動作の後、マクロ電源全体又は少なくともメモリセルを含む電源部を、通常電位から所定の低電位まで一時的に低下させるステップと、
前記所定の低電位まで一時的に低下させ電源電位を通常電位に戻した後、読み出し動作を行うステップと、
前記読み出し動作によってＰａｓｓ／Ｆａｉｌ判定を行うステップとを備える、半導体記憶装置の検査方法。
【請求項３１】
ワード線及びビット線の電位変化を用いてメモリセルに情報を記憶する半導体記憶装置を検査する方法であって、
通常の電源電位で書き込み動作の後、マクロ電源全体を通常電位から所定の低電位まで一時的に低下させるか、所定のスタティックノイズマージンストレスモードに設定するかして、Ｐａｓｓ／Ｆａｉｌ判定無しで読み出し動作を行うステップと、
前記所定の低電位まで一時的に低下させ電源電位を通常電位に戻した後、再度読み出し動作を行うステップと、
再度読み出し動作によってＰａｓｓ／Ｆａｉｌ判定を行うステップとを備える、半導体記憶装置の検査方法。
【請求項３２】
前記Ｐａｓｓ／Ｆａｉｌ判定無しで読み出し動作を行うステップでは、前記ワード線をオン状態とする際に複数の前記ワード線を同時に活性化状態にさせることを特徴とする、請求項３１に記載の半導体記憶装置の検査方法。
【請求項３３】
前記Ｐａｓｓ／Ｆａｉｌ判定無しで読み出し動作を行うステップでは、前記ワード線をオン状態とする際に前記ビット線にプリチャージをかけたままの状態にすることを特徴とする、請求項３１に記載の半導体記憶装置の検査方法。