(57)【特許請求の範囲】
【請求項１】
クロック信号に同期されて入力信号を受け入れ、第１及び第２出力信号を出力するレシーバ回路において、
クロック信号の第２区間の間、基準電圧と入力信号の電圧差を一次増幅して第１及び第２出力端子に出力する第１増幅器と、
前記第１及び第２出力端子からの一対の相補出力を二次増幅して前記第１及び第２出力信号を出力する第２増幅器を含み、
前記第１増幅器は、
前記クロック信号の第１区間の間、第１及び第２ノードをプリチャージする増幅回路と、
各々のゲートが前記クロック信号と連結され、各々のドレインが前記第１及び第２ノードに連結された一対のスイッチングトランジスタと、
各々のゲートが前記基準電圧及び前記入力信号に連結され、各々のドレインが前記スイッチングトランジスタのソースに連結され、そして各々のソースが接地電圧と連結された第１及び第２差動入力トランジスタと、
ゲートが前記基準電圧と連結され、ドレインが前記第２差動入力トランジスタのドレインと連結され、そしてソースが前記接地電圧と連結された第１ディスチャージトランジスタと、
ゲートが前記入力信号と連結され、ドレインが前記第１差動入力トランジスタのドレインと連結され、そしてソースが前記接地電圧と連結された第２ディスチャージトランジスタとを含むことを特徴とするレシーバ回路。
【請求項２】
前記クロック信号の前記第２区間の間、前記スイッチングトランジスタは前記第１及び第２ノードを前記一対の差動入力トランジスタのドレインに各々連結することを特徴とする請求項１に記載のレシーバ回路。
【請求項３】
前記第１増幅器は、
前記クロック信号の前記第２区間の間、前記第１及び第２出力端子に定電流を供給する定電流源回路をさらに含み、
前記定電流源回路は、
各々のソースが電源電圧と連結され、各々のゲートとドレインがクロスカップリングされて前記第１及び第２出力端子に各々連結される一対の定電流源トランジスタを含むことを特徴とする請求項１に記載のレシーバ回路。
【請求項４】
前記増幅回路は、
各々のソースが電源電圧と連結され、各々のドレインが前記第１及び第２出力端子に連結され、そして各々のゲートが前記クロック信号と連結された一対のプリチャージトランジスタと、
各々のドレインとゲートがクロスカップリングされて前記第１及第２出力端子に連結され、各々のソースが前記第１及び第２ノードと連結された一対の電圧感知トランジスタとを含むことを特徴とする請求項１に記載のレシーバ回路。
【請求項５】
前記クロック信号によって制御されるゲート及び前記第１及び第２出力端子の間に形成された電流通路を有する等化トランジスタをさらに含み、
前記等化トラジスタは前記クロック信号の前記第１区間の間、前記第１及び第２出力端子の電圧を同一にすることを特徴とする請求項１に記載のレシーバ回路。
【請求項６】
クロック信号に同期されて入力信号を受け入れ、第１及び第２出力信号を出力するレシーバ回路において、
クロック信号の第２区間の間、基準電圧と入力信号の電圧差を一次増幅して第１及び第２出力端子に出力する第１増幅器と、
前記第１及び第２出力端子からの一対の相補出力を二次増幅して前記第１及び第２出力信号を出力する第２増幅器とを含み、
前記第１増幅器は、
前記クロック信号の第１区間の間、第１及び第２ノードをプリチャージする増幅回路と、
各々のゲートが前記クロック信号と連結され、各々のドレインが前記第１及び第２ノードに連結された一対のスイッチングトランジスタと、
各々のゲートが前記基準電圧及び前記入力信号と連結され、各々のドレインが前記スイッチングトランジスタのソースに連結され、そして各々のソースが接地電圧と連結された一対の差動入力トランジスタと、
各々のゲートが前記クロック信号と連結され、各々のドレインが前記スイッチングトランジスタのソースに連結され、そして各々のソースが前記接地電圧と連結された一対のディスチャージトランジスタをさらに含み、
前記基準電圧は、変化量が入力信号の変化量に対応して設定されたことを特徴とするレシーバ回路。
【請求項７】
前記クロック信号の前記第２区間の間、前記スイッチングトランジスタは前記第１及び第２ノードを前記一対の差動トランジスタのドレインに各々連結することを特徴とする請求項６に記載のレシーバ回路。
【請求項８】
前記第１増幅器は、
前記クロック信号の前記第２区間の間、前記第１及び第２出力端子に定電流を供給する定電流源回路をさらに含むことを特徴とする請求項６に記載のレシーバ回路。
【請求項９】
前記増幅回路は、
各々のソースが電源電圧と連結され、各々のドレインが前記第１及び第２出力端子に連結され、そして各々のゲートが前記クロック信号と連結された一対のプリチャージトランジスタと、
各々のドレインとゲートがクロスカップリングされて前記第１及び第２出力端子に連結され、各々のソースが前記第１及び第２ノードに連結された一対の電圧感知トランジスタとを含むことを特徴とする請求項６に記載のレシーバ回路。
【請求項１０】
前記クロック信号を所定の時間遅延させて出力する遅延回路をさらに含み、
前記ディスチャージトランジスタ各々のゲートは前記遅延されたクロック信号と連結されることを特徴とする請求項６に記載のレシーバ回路。
【請求項１１】
クロック信号に同期されて入力信号を受け入れ、第１及び第２出力信号を出力するレシーバ回路において、
クロック信号の第２区間の間、基準電圧と入力信号の電圧差を一次増幅して第１及び第２出力端子に出力する第１増幅器と、
前記第１及び第２出力端子からの一対の相補出力を二次増幅して前記第１及び第２出力信号を出力する第２増幅器とを含み、
前記第１増幅器は、
各々のゲートが前記クロック信号と連結され、各々のソースが電源電圧と連結され、そして各々のドレインが前記第１及び第２出力端子に連結された一対のプリチャージトランジスタと、
各々のソースが前記電源電圧と連結され、各々のゲートとドレインがクロスカップリングされて前記第１及び第２出力端子に連結された一対の定電流源トランジスタと、
各々のゲートが前記クロック信号と連結され、そして各々のドレインが前記第１及び第２出力端子に連結される一対のスイッチングトランジスタと、
各々のゲートがクロスカップリングされて前記第１及び第２出力端子に連結され、そして各々のドレインが前記一対のスイッチングトランジスタのソースに連結された一対の電圧感知トランジスタと、
各々のゲートが前記基準電圧及び前記入力信号に連結され、各々のドレインが前記一対の電圧感知トランジスタのソースに連結され、そして各々のソースが接地電圧と連結された一対の差動入力トランジスタと、
各々のゲートがクロスカップリングされて前記第１及び第２出力端子に連結され、各々のドレインが前記一対のスイッチングトランジスタのソースに連結され、そして各々のソースが前記接地電圧と連結された一対のディスチャージトランジスタとを含むことを特徴とするレシーバ回路。
【請求項１２】
前記クロック信号の第１区間の間、前記一対の電圧感知トランジスタ各々のドレイン端子が前記接地電圧にプリチャージされることを特徴とする請求項１１に記載のレシーバ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に関するものであり、より詳しくは外部から入力される信号を内部回路に伝達するための半導体集積回路のレシーバ回路（ｒｅｃｅｉｖｅｒ  ｃｉｒｃｕｉｔ）に関するものである。
【０００２】
【従来の技術】
レシーバ回路は半導体メモリ装置のような集積回路（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ：ＩＣ）内に設けられ、外部から集積回路に供給される信号を受信し、その受信された信号を内部信号に変換した後に、変換された内部信号を集積回路内の各回路ブロックに供給する。
【０００３】
図１は同期ダイナミックランダムアクセスメモリ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＳＤＲＡＭ）に備えられるレシーバ回路の一例を示す図である。レシーバ回路１は前置増幅器（Ｐｒｅ−ａｍｐｌｉｆｉｅｒ）１０、１次増幅器３０、及び２次増幅器５０を含む。
【０００４】
前置増幅器１０は抵抗１１、１２と一対の差動入力トランジスタ１３、１４、及び制御トランジスタ１５から構成される。一対の差動入力トランジスタ１３、１４のゲートには外部から入力されるデータ信号Ｄと基準電圧Ｖｒｅｆが各々連結される。制御トランジスタ１５のゲートに印加されるバイアス電圧Ｖｂｉａｓが制御トランジスタ１５をターンオンさせるのに充分にハイレベル（例えば、０．８Ｖ）である時に、差動入力トランジスタ１３、１４は差動増幅動作を遂行する。バイアス電圧Ｖｂｉａｓが充分にハイレベルである時に、データ信号Ｄと基準電圧Ｖｒｅｆとの差による一対の差動入力トランジスタ１３、１４のドレイン端子の電圧は前置増幅された差動信号ＰＱＢ、ＰＱとして各々出力される。
【０００５】
１次増幅器３０は一対のプリチャージトランジスタ３１、３２、一対の定電流源トランジスタ３３、３４、一対の等化（ｅｑｕａｌｉｚｅｒ）トランジスタ３５、３６、一対の電圧感知トランジスタ３７、３８、一対の差動入力トランジスタ３９、４０、及び一対の制御トランジスタ４１、４２を含む。このような構成を有する１次増幅器３０はクロック信号ＣＬＫがハイレベルである時に、前置増幅器１０内の差動入力トランジスタ１３、１４のドレイン端子ＰＱＢ、ＰＱの電圧を差動入力トランジスタ３９、４０のゲート端子に各々受け入れて増幅し、電圧感知トランジスタ３７、３８のドレイン端子の電圧を１次増幅された差動信号ＩＱ、ＩＱＢとして各々出力する。
【０００６】
２次増幅器２０は一対のキャパシタ５１、５２、一対のプリチャージトランジスタ５３、５４、一対の定電流源トランジスタ５５、５６、一対のインバーター５７、５８、一対の電圧感知トランジスタ５９、６０、及び一対の差動入力トランジスタ６１、６２を含む。このような構成を有する２次増幅器５０は１次増幅器３０からの出力信号ＩＱＢ、ＩＱを受け入れて増幅し、電圧感知トランジスタ５９、６０のドレイン端子の電圧を２次増幅された差動信号Ｑ、ＱＢとして各々出力する。２次増幅された差動信号Ｑ、ＱＢは半導体集積回路の内部回路に供給される。
【０００７】
前述したような構成を有する従来のレシーバ回路１の動作は次の通りである。先ず、データ信号Ｄの電圧が基準電圧Ｖｒｅｆより高い時に、レシーバ回路１は次の通り動作する。データ信号Ｄの電圧が基準電圧Ｖｒｅｆより高い時に、前置増幅器１０内の差動入力トランジスタ１３のオン−抵抗（ｏｎ−ｒｅｓｉｓｔａｎｃｅ）は差動入力トランジスタ１４のオン−抵抗より大きくなる。その結果、差動入力トランジスタ１３のドレイン端子の電圧は差動入力トランジスタ１４のドレイン端子の電圧より低くなる。即ち、差動信号ＰＱＢの電圧が差動信号ＰＱの電圧より低くなる。前置増幅器１０からの差動信号ＰＱＢの電圧が差動信号ＰＱの電圧より低い時に、１次増幅器３０内の差動入力トランジスタ３９のオン−抵抗は差動入力トランジスタ４０のオン−抵抗より大きくなる。その結果、電圧感知トランジスタ３７のドレイン端子ＩＱの電圧はトランジスタ３８のドレイン端子の電圧ＩＱＢより高くなる。即ち、差動信号ＩＱの電圧が差動信号ＩＱＢの電圧より高くなる。１次増幅器３０からの差動信号ＩＱの電圧が差動信号ＩＱＢの電圧より高い時に、２次増幅器５０内の差動入力トランジスタ６１のオン−抵抗は差動入力トランジスタ６２のオン−抵抗より小さくなる。その結果、電圧感知トランジスタ５９のドレイン端子の電圧は電圧感知トランジスタ６０のドレイン端子の電圧より低くなる。このように、データ信号Ｄの電圧が基準電圧Ｖｒｅｆより高い時に、差動信号Ｑの電圧は差動信号ＱＢの電圧より高い。
【０００８】
次に、データ信号Ｄの電圧が基準電圧Ｖｒｅｆより低い時に、レシーバ回路１は次の通り動作する。データ信号Ｄの電圧が基準電圧Ｖｒｅｆより低い時に、前置増幅器１０内の差動入力トランジスタ１３のオン−抵抗（ｏｎ−ｒｅｓｉｓｔａｎｃｅ）は差動入力トランジスタ１３のオン−抵抗より小さくなる。その結果、差動入力トランジスタ１３のドレイン端子の電圧は差動入力トランジスタ１４のドレイン端子の電圧より高くなる。即ち、差動信号ＰＱＢの電圧が差動信号ＰＱの電圧より高くなる。前置増幅器１０からの差動信号ＰＱＢの電圧が差動信号ＰＱの電圧より高い時に、１次増幅器３０内の差動入力トランジスタ３９のオン−抵抗は差動入力トランジスタ４０のオン−抵抗より小さくなる。その結果、電圧感知トランジスタ３７のドレイン端子ＩＱの電圧はトランジスタ３８のドレイン端子の電圧ＩＱＢより小さくなる。即ち、差動信号ＩＱの電圧が差動信号ＩＱＢの電圧より小さくなる。１次増幅器３０からの差動信号ＩＱの電圧が差動信号ＩＱＢの電圧より低い時に、２次増幅器５０内の差動入力トランジスタ６１のオン−抵抗は差動入力トランジスタ６２のオン−抵抗より高くなる。その結果、電圧感知トランジスタ５９のドレイン端子の電圧は電圧感知トランジスタ６０のドレイン端子の電圧より高くなる。このように、データ信号Ｄの電圧が基準電圧Ｖｒｅｆより低い時に、差動信号Ｑの電圧は差動信号ＱＢの電圧より低い。
【０００９】
例えば、図１に示されたレシーバ回路１の前置増幅器１０で差動入力トランジスタ１４のゲートに印加される基準電圧Ｖｒｅｆが１．２Ｖである時に、差動入力トランジスタ１３のゲートに印加されるデータ信号の電圧レベルは１．２Ｖ±０．４Ｖである。
【００１０】
一方、ＮＭＯＳトランジスタである制御トランジスタ１５の飽和条件（ｓａｔｕｒａｔｉｏｎ  ｃｏｎｄｉｔｉｏｎ）は次の式１の通りである。
【００１１】
【式１】
Ｖｄｓ≧（Ｖｇｓ−Ｖｔｈ）
制御トランジスタ１５のゲートに印加されるバイアス電圧（Ｖｂｉａｓ）が０．８Ｖであり、制御トランジスタ１５のスレッショルド電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）Ｖｔｈが０．４Ｖである時に、制御トランジスタ１５のドレイン端子の電圧Ｖｄｓは次の式２の通りである。
【００１２】
【式２】
Ｖｄｓ＝０．８−０．４−△
ここで、△はオーバードライブ（ｏｖｅｒ−ｄｒｉｖｅ）電圧であり、０．１Ｖを若干超える程度の電圧である。例えば、△が０．１Ｖである時に、Ｖｄｓは０．３Ｖである。したがって、式１のような飽和条件が満足されないので、制御トランジスタ１５の安定された動作は保障されない。
【００１３】
もしバイアス電圧Ｖｂｉａｓを０．８Ｖから０．７Ｖへ低めると、制御トランジスタ１５はドレイン端子の電圧Ｖｄｓが０．３Ｖ以上である時に、Ｖｄｓ＝（０．７−０．４）という状態によって飽和されるので、比較的安定された動作を保障することができる。しかし、バイアス電圧Ｖｂｉａｓを０．８Ｖから０．７Ｖへ低めるためには、制御トランジスタ１５のサイズを増加しなければならず、それにより制御トランジスタ１５の接合容量（ｊｕｎｃｔｉｏｎ  ｃａｐａｃｉｔａｎｃｅ）は増加する。接合容量が増加することによって、高い周波数で同相除去比（ｃｏｍｍｏｎ  ｍｏｄｅ  ｒｅｊｅｃｔｉｏｎ  ｒａｔｅ）が減少する。
【００１４】
さらに、従来の前置増幅器１０は所定レベルのバイアス電圧Ｖｂｉａｓが印加される時に、データ信号Ｄの入力と関係なく常に動作した。即ち、データ信号Ｄが入力されない状態でも、レシーバ回路１が動作して不要な電流消費があった。
【００１５】
こうした問題点を解決するために、前置増幅器を使用しないレシーバ回路１が提案された。即ち、レシーバ回路１に前置増幅器１０を構成せず、１次増幅器３０内の一対の差動入力トランジスタ３９、４０のゲートに基準電圧Ｖｒｅｆとデータ信号Ｄを各々連結する。これはスイッチＳＷ１〜ＳＷ４をオンさせ、ノードａ〜ｄの連結を切ることによって達成される。
【００１６】
この構成によると、クロック信号ＣＬＫがローレベルである時に、一対の制御トランジスタ４１、４２はターンオフされ、一対のプリチャージトランジスタ３１、３２によって一対の差動入力トランジスタ３９、４０のドレイン端子はＶＤＤ−Ｖｔｈ３７（但し、Ｖｔｈ３７は電圧感知トランジスタ３７のスレッショルド電圧）ＶとＶＤＤ−Ｖｔｈ３８（但し、Ｖｔｈ３８は電圧感知トランジスタ３８のスレッショルド電圧）Ｖにプリチャージされる。クロック信号ＣＬＫがハイレベルに遷移する時に、一対の制御トランジスタ４１、４２がターンオンされることによって、一対の差動入力トランジスタ３９、４０のドレイン端子の電圧は接地電圧（即ち、０Ｖ）に近接する。
【００１７】
一方、基準電圧Ｖｒｅｆが提供される差動入力トランジスタ３９のゲート端子とドレイン端子、及びゲート端子とソース端子との間には結合容量が存在する。
【００１８】
一般的に、一つの半導体集積回路は多数の入力端子を有し、各々の入力端子には図１に示されたようなレシーバ回路１が連結される。基準電圧Ｖｒｅｆが多数のレシーバ回路に共通に提供される時に、基準電圧Ｖｒｅｆが提供される差動入力トランジスタの結合容量の総合は、差動入力トランジスタ３９のドレイン端子がＶＤＤ−Ｖｔｈ３７Ｖから０Ｖへディスチャージされる時に、基準電圧Ｖｒｅｆを低めるノイズとして作用する。こうしたノイズをいわゆる”キックバックノイズ”（ｋｉｃｋ−ｂａｃｋ  ｎｏｉｓｅ）という。基準電圧Ｖｒｅｆを基準とする時、データ信号Ｄの振れ幅（ｓｗｉｎｇ  ｗｉｄｔｈ）が充分に大きければ、基準電圧Ｖｒｅｆが多少低くなっても、レシーバの動作には特別な影響を及ぼさない。しかし、データ信号Ｄの振れ幅が減少すると、従来のレシーバ回路はデータ信号Ｄのレベルを正確に感知することができない。
【００１９】
【発明が解決しようとする課題】
本発明の目的はキックバックノイズを減少させることによりデータ信号の感知精度が向上されたレシーバ回路を提供することである。
【００２０】
【課題を解決するための手段】
前述した目的を解決するために本発明の一特徴によると、クロック信号に同期されて入力信号を受け入れ、第１及び第２出力信号を出力するレシーバ回路は、クロック信号の第２区間中基準電圧と入力信号の電圧差を１次増幅して、第１及び第２出力端子に出力する第１増幅器及び第１及び第２出力端子からの一対の相補出力を２次増幅して第１及び第２出力信号を出力する第２増幅器を含む。特に、第１増幅器は、クロック信号の第１区間の間、第１及び第２ノードをプリチャージし、クロック信号の第２区間の間、第１及び第２ノードの電圧差を増幅する増幅回路、各々のゲートがクロック信号と連結され、各々のドレインが第１及び第２ノードに連結された一対のスイッチングトランジスタ、そして各々のゲートが基準電圧及び入力信号と連結され、各々のドレインがスイッチングトランジスタのソースに連結され、そして各々のソースが接地電圧と連結された一対の差動入力トランジスタを含む。スイッチングトランジスタと差動入力トランジスタは各々ＮＭＯＳトランジスタである。
【００２１】
クロック信号の第２区間中、スイッチングトランジスタは第１及び第２ノードを一対の差動入力トランジスタのドレインに各々連結する。
【００２２】
第１増幅器は、クロック信号の第２区間の間、第１及び第２出力端子に定電流を供給する定電流源回路をさらに含み、定電流源回路は、各々のソースが電源電圧と連結され、各々のゲートとドレインがクロスカップリングされて第１及び第２出力端子に各々連結される一対の定電流源トランジスタで構成される。定電流源トランジスタは各々ＰＭＯＳトランジスタである。
【００２３】
増幅回路は、各々のソースが電源電圧と連結され、各々のドレインが第１及び第２出力端子に連結され、そして各々のゲートがクロック信号と連結された一対のプリチャージトランジスタ及び各々のドレインとゲートがクロスカップリングされて第１及び第２出力端子に連結され、各々のソースが第１及び第２ノードと連結された一対の電圧感知トランジスタから構成される。プリチャージトランジスタは各々ＰＭＯＳトランジスタであり、一対の電圧感知トランジスタは各々ＮＭＯＳトランジスタである。
【００２４】
本発明に他の特徴によると、クロック信号に同期されて入力信号を受け入れ、第１及び第２出力信号を出力するレシーバ回路は、クロック信号の第２区間の間、基準電圧と入力信号の電圧差を１次増幅して第１及び第２出力端子に出力する第１増幅器と、第１及び第２出力端子からの一対の相補出力を２次増幅して第１及び第２出力信号を出力する第２増幅器とを含む。特に第１増幅器は、クロック信号の第１区間の間、第１及び第２ノードをプリチャージし、第１及び第２ノードの電圧差を増幅して第１及び第２出力端子に出力する増幅回路と、各々のゲートがクロック信号と連結され、各々のドレインが第１及び第２ノードに連結された一対のスイッチングトランジスタと、各々のゲートが基準電圧及び入力信号と連結され、各々のドレインがスイッチングトランジスタのソースに連結され、そして各々のソースが接地電圧と連結された一対の差動入力トランジスタと、一対の差動入力トランジスタのドレイン端子の間に連結された抵抗とを含む。
【００２５】
クロック信号の第２区間の間、スイッチングトランジスタは第１及び第２ノードを一対の差動入力トランジスタのドレインに各々連結する。
【００２６】
第１増幅器は、クロック信号の第２区間の間、第１及び第２出力端子に定電流を供給する定電流源回路をさらに含み、定電流源回路は、各々のソースが電源電圧と連結され、各々のゲートとドレインがクロスカップリングされて第１及び第２出力端子に各々連結される一対の定電流源トランジスタで構成される。
【００２７】
増幅回路は、各々のソースが電源電圧と連結され、各々のドレインが第１及び第２出力端子に連結され、そして各々のゲートがクロック信号と連結された一対のプリチャージトランジスタと、各々のドレインとゲートがクロスカップリングされて第１及び第２出力端子に連結され、各々のソースが第１及び第２ノードと連結された一対の電圧感知トランジスタとを含む。
【００２８】
本発明の又他の特徴によると、クロック信号に同期されて入力信号を受け入れ、第１及び第２出力信号を出力するレシーバ回路は、クロック信号の第２区間の間、基準電圧と入力信号の電圧差を１次増幅して第１及び第２出力端子に出力する第１増幅器と、第１及び第２出力端子からの一対の相補出力を２次増幅して第１及び第２出力信号を出力する第２増幅器とを含む。特に、第１増幅器は、クロック信号の第１区間の間、第１及び第２ノードをプリチャージし、クロック信号の第２区間の間、第１及び第２ノードの電圧差を増幅する増幅回路と、各々のゲートがクロック信号と連結され、各々のドレインが第１及び第２ノードに連結された一対のスイッチングトランジスタと、各々のゲートが基準電圧及び入力信号に連結され、各々のドレインがスイッチングトランジスタのソースに連結され、そして各々のソースが接地電圧と連結された第１及び第２差動入力トランジスタと、ゲートが基準電圧と連結され、ドレインが前記第２差動入力トランジスタのソースと連結され、そしてソースが前記接地電圧と連結された第１ディスチャージトランジスタと、ゲートが前記入力信号と連結され、ドレインが前記第１差動入力トランジスタのソースと連結され、そしてソースが前記接地電圧と連結された第２ディスチャージトランジスタとを含む。前記クロック信号の第２区間間、スイッチングトランジスタは前記第１及び第２ノードを前記一対の差動入力トランジスタのドレインに各々連結される。
【００２９】
本発明のレシーバ回路は、クロック信号がローレベルである間、基準電圧とデータ信号を各々受け入れる一対の差動入力トランジスタのドレイン端子を接地電圧と連結することによって、クロック信号がハイレベルに遷移する時に、一対の差動入力トランジスタの結合容量によるキックバックノイズを減少させる。
【００３０】
【発明の実施の形態】
以下、本発明の望ましい実施形態を添付した図面を参照して詳細に説明する。
【００３１】
（第１の実施形態）
図２は本発明の望ましい第１の実施形態によるレシーバ回路の詳細な構成を示す図面である。図２を参照すると、本発明のレシーバ回路は基準電圧Ｖｒｅｆと入力信号Ｄの差を１次増幅する１次増幅器１００と１次増幅器１００からの差動信号ＩＱ、ＩＱＢを受け入れて２次増幅する２次増幅器２００を含む。
【００３２】
１次増幅器１００は一対のプリチャージトランジスタ１０１、１０２、一対の定電流源トランジスタ１０３、１０４、等化（ｅｑｕａｌｉｚｅｒ）トランジスタ１０５、一対の電圧感知トランジスタ１０６、１０７、一対のスイッチングトランジスタ１０８、１０９、及び一対の差動入力トランジスタ１１０、１１１を含む。
【００３３】
一対のプリチャージトランジスタ１０１、１０２各々はＰＭＯＳトランジスタで構成される。プリチャージトランジスタ１０１、１０２のソースは電源電圧ＶＤＤと連結され、それらのドレインは第１及び第２出力端子ＯＵＴ１、ＯＵＴ２に各々連結され、そしてそれらのゲートはクロック信号ＣＬＫと連結される。
【００３４】
一対の定電流源トランジスタ１０３、１０４各々はＰＭＯＳトランジスタで構成される。定電流源トランジスタ１０３、１０４のソースは電源電圧ＶＤＤと連結され、それらのドレインとゲートはクロスカップリングされて第１及び第２出力端子ＯＵＴ１、ＯＵＴ２に各々連結される。
【００３５】
等化トランジスタ１０５はＰＭＯＳトランジスタで構成され、それのドレインとソースは第１及び第２出力端子ＯＵＴ１、ＯＵＴ２に各々連結され、それのゲートはクロック信号ＣＬＫと連結される。
【００３６】
一対の電圧感知トランジスタ１０６、１０７各々はＮＭＯＳトランジスタで構成される。電圧感知トランジスタ１０６、１０７のドレインとゲートはクロスカップリングされて第１及び第２出力端子ＯＵＴ１、ＯＵＴ２に各々連結され、それらのソースは第１及び第２ノードＮ１、Ｎ２に各々連結される。
【００３７】
一対のスイッチングトランジスタ１０８、１０９各々はＮＭＯＳトランジスタで構成される。スイッチングトランジスタ１０８、１０９のドレインドレインは第１及び第２ノードＮ１、Ｎ２に各々連結され、それらのソースは第３及び第４ノードＮ３、Ｎ４に各々連結され、そしてそれらのゲートはクロック信号ＣＬＫと連結される。
【００３８】
一対の差動入力トランジスタ１１０、１１１各々はＮＭＯＳトランジスタで構成される。差動入力トランジスタ１１０、１１１のドレインは第３及び第４ノードＮ３、Ｎ４に各々連結され、それらのソースは接地電圧と連結され、そしてそれらのゲートは基準電圧Ｖｒｅｆとデータ信号Ｄに各々連結される。
【００３９】
第１及び第２出力端子ＯＵＴ１、ＯＵＴ２からの一対の差動信号ＩＱ、ＩＱＢは２次増幅器２００に提供される。
【００４０】
２次増幅器２００はインバーター２０１−２０４、ＰＭＯＳトランジスタ２０５−２０８及びＮＭＯＳトランジスタ２０９−２１２を含む。インバーター２０１、２０２は第１及び第２出力端子ＯＵＴ１、ＯＵＴ２からの一対の差動信号ＩＱ、ＩＱＢを各々受け入れる。インバーター２０３はインバーター２０２の出力を受け入れ、インバーター２０４はインバーター２０１の出力を受け入れる。ＰＭＯＳトランジスタ２０５、２０６のソースは電源電圧ＶＤＤと連結され、それらのドレインは第３及び第４出力端子ＯＵＴ３、ＯＵＴ４に各々連結され、それらのゲートはインバーター２０３、２０４の出力に各々連結される。ＰＭＯＳトランジスタ２０７、２０８のソースは電源電圧ＶＤＤと連結され、それらのドレインとゲートはクロスカップリングされて第３及び第４出力端子ＯＵＴ３、ＯＵＴ４に各々連結される。ＮＭＯＳトランジスタ２０９、２１０のドレインとゲートはクロスカップリングされて第３及び第４出力端子ＯＵＴ３、ＯＵＴ４に各々連結され、それらのソースは接地電圧ＶＳＳと連結される。ＮＭＯＳトランジスタ２１１、２１２のドレインは第３及び第４出力端子ＯＵＴ３、ＯＵＴ４に各々連結され、それらのソースは接地電圧ＶＳＳと連結され、そしてゲートはインバーター２０１、２０２の出力に各々連結される。
【００４１】
前述したような構成を有する本発明のレシーバ回路は次の通りに動作する。クロック信号ＣＬＫがローレベルである時に、１次増幅器１００内の一対のプリチャージトランジスタ１０１、１０２は全てターンオンされて第１及び第２出力端子ＯＵＴ１、ＯＵＴ２は電源電圧ＶＤＤにプリチャージされる。第１及び第２出力端子ＯＵＴ１、ＯＵＴ２がプリチャージされることによって、電源感知トランジスタ１０６、１０７がターンオンされて第１及び第２ノードＮ１、Ｎ２は（ＶＤＤ−Ｖｔｈ１０６）Ｖ（但し、Ｖｔｈ１０６はトランジスタ１０６のスレッショルド電圧）及び（ＶＤＤ−Ｖｔｈ１０７）Ｖ（但し、Ｖｔｈ１０７はトランジスタ１０７のスレッショルド電圧）に各々プリチャージされる。この際、一対のスイッチングトランジスタ１０８、１０９は全てターンオフされた状態なので、第１及び第３ノードＮ１、Ｎ３の間、そして第２及び第４ノードＮ２、Ｎ４の間は連結されない状態である。一方、基準電圧Ｖｒｅｆにより差動入力トランジスタ１１０がターンオン状態なので、第３ノードＮ３は接地電圧ＶＳＳに近接した水準の電圧に維持される。第１及び第２出力端子ＯＵＴ１、ＯＵＴ２がプリチャージされて１次増幅器１００からの差動信号ＯＵＴ１、ＯＵＴ２が全てハイレベルである時、２次増幅器２００内のインバーター２０３、２０４の出力は全てハイレベルなので第３及び第４出力端子ＯＵＴ３、ＯＵＴ４の差動信号Ｑ、ＱＢはフローティング（ｆｌｏａｔｉｎｇ）される。
【００４２】
クロック信号ＣＬＫがハイレベルに遷移する時に、一対のプリチャージトランジスタ１０１、１０２及び等化トランジスタ１０５はターンオフされ、一対の定電流源トランジスタ１０３、１０４はターンオンされる。よって、第１及び第２出力端子ＯＵＴ１、ＯＵＴ２は定電流源トランジスタ１０３、１０４を通じて提供される電流によりチャージされる。そして、第１及び第３ノードＮ１、Ｎ３の間、そして第２及び第４ノードＮ２、Ｎ４の間が連結されることにより、１次増幅器１００はデータ信号Ｄと基準電圧Ｖｒｅｆの差を感知及び増幅する動作を遂行する。
【００４３】
先ず、データ信号Ｄの電圧が基準電圧Ｖｒｅｆより高い時の、１次増幅器１００の動作は次の通りである。この実施形態で基準電圧Ｖｒｅｆは１．４Ｖであり、データ信号Ｄは１．８Ｖから１．０Ｖの間で振れるものと仮定する。クロック信号ＣＬＫがハイレベルである時に、データ信号Ｄが基準電圧Ｖｒｅｆより高い１．８Ｖであれば、差動入力トランジスタ１１１のオン−抵抗は差動入力トランジスタ１１０のオン−抵抗より低い。だから、電圧感知トランジスタ１０７のソース端子（即ち、第２ノードＮ２）の電圧は電圧感知トランジスタ１０６のソース端子（即ち、第１ノードＮ１）の電圧より低くなる。その結果、差動信号ＩＱＢの電圧は差動信号ＩＱの電圧より低くなる。
【００４４】
一方、データ信号Ｄの電圧が基準電圧Ｖｒｅｆより低い１．０Ｖである時、差動入力トランジスタ１１１のオン−抵抗は差動入力トランジスタ１１０のオン−抵抗より高い。だから、電圧感知トランジスタ１０７のソース端子（即ち、第２ノードＮ２）の電圧は電圧感知トランジスタ１０６のソース端子（即ち、第１ノードＮ１）の電圧より高くなる。その結果、差動信号ＩＱＢの電圧は差動信号ＩＱの電圧より高くなる。
【００４５】
ここで、クロック信号ＣＬＫがローレベルからハイレベルへ遷移する時に、１次増幅器１００の動作を再び考察すると、クロック信号ＣＬＫがローレベルである時に、接地電圧ＶＳＳレベルを維持している第３ノードＮ３の電圧はスイッチングトランジスタ１０８がターンオンされることにより、所定のレベルまで上昇し、再び接地電圧ＶＳＳに下降する。この際、第３ノードＮ３の最大上昇電圧は大略０．５＊（ＶＤＤ−Ｖｔｈ）Ｖである。図１に示された従来技術と比較すると、従来の１次増幅器３０内の差動入力トランジスタ３９はクロック信号ＣＬＫがローレベルである時に、ターンオフされ、クロック信号ＣＬＫがハイレベルになることにより、ターンオンされる。多数個の差動入力トランジスタに共通に提供される基準電圧Ｖｒｅｆは差動入力トランジスタのドレイン端子が（ＶＤＤ−Ｖｔｈ）Ｖから０Ｖへディスチャージされる時に、結合容量によるキックバックノイズの影響を受けた。しかし、本発明の１次増幅器１００内の差動入力トランジスタ１１０のドレイン端子はクロック信号ＣＬＫがローレベルからハイレベルへ遷移する時に、最大０．５＊（ＶＤＤ−Ｖｔｈ）Ｖまで上昇し、再び０Ｖに落ちるので、従来技術のレシーバ回路に比べてキックバックノイズが半分に減少される。
【００４６】
図３はレシーバ回路に入力されるデータ信号Ｄの波形図であり、図４は図３に示されたデータ信号Ｄが図２に示された本発明のレシーバ回路に入力される時の、基準電圧Ｖｒｅｆの変化を示す波形図である。図５は図３に示されたデータ信号Ｄが図１に示された従来技術の前置増幅器を除外したレシーバ回路の１次増幅器に直接入力される時の、基準電圧Ｖｒｅｆの変化を示す波形図である。但し、図４及び図５は基準電圧Ｖｒｅｆが１６個のレシーバ回路に共通に提供される時の基準電圧Ｖｒｅｆ変化を示す。
【００４７】
図３に示されたデータ信号Ｄは最大１．２５Ｖから最小１．１５Ｖの間で振れる。外部から提供される基準電圧Ｖｒｅｆが１．２Ｖであり、図３に示されたようなデータ信号Ｄが図２に示された本発明のレシーバ回路に入力される時に、基準電圧Ｖｒｅｆは１．２４７６Ｖまで上昇する。即ち、基準電圧Ｖｒｅｆの最大変化量は１．２４７６Ｖ−１．２Ｖ＝０．０４７６Ｖである。一方、外部から提供される基準電圧Ｖｒｅｆが１．２Ｖであり、図３に示されたようなデータ信号Ｄが図１に示された従来技術のレシーバ回路に入力される時、基準電圧Ｖｒｅｆは１．１０５Ｖまで下降する。即ち、基準電圧Ｖｒｅｆの変化量は１．２Ｖ−１．０９８４Ｖ＝０．１０１６Ｖである。
【００４８】
以上のような比較で分かるように、本発明によるレシーバ回路の基準電圧の変化量０．０４７６Ｖは従来技術によるレシーバ回路の基準電圧の変化量０．１０１６Ｖに比べて半分程度に減少する。例えば、図３に示されたデータ信号Ｄが１．１５Ｖである時に、従来のレシーバ回路によると、基準電圧Ｖｒｅｆは１．２Ｖから１．０９８４Ｖへ下降する。その結果、データ信号Ｄの電圧が基準電圧Ｖｒｅｆ＝１．２Ｖに比べて低いと判別されなければならないことにも関わらず、データ信号Ｄの電圧が基準電圧Ｖｒｅｆ=１．２Ｖより高いと判別される。しかし、本発明のレシーバ回路による基準電圧Ｖｒｅｆの電圧範囲１．２３〜１．１８Ｖはデータ信号Ｄの電圧範囲１．２５〜１．１５Ｖより狭く、データ信号Ｄを常に正確に感知及び増幅することができる。
【００４９】
（第２の実施形態）
図６は図２に示されたレシーバ回路１０００を変形したレシーバ回路２０００を示している。図６に示されたレシーバ回路２００は１次増幅器１５０内の第３及び第４ノードＮ３、Ｎ４の間に非常に大きい抵抗値を有する抵抗１２０を連結したことを除いては、図２に示されたレシーバ回路１０００と同一である。図２及び図６で同一な構成要素の参照符号は同一であり、重複する部分に対する詳細な説明は省略する。
【００５０】
先ず、再び図２を参照すると、クロック信号ＣＬＫがローレベルである時に、データ信号Ｄの電圧が差動入力トランジスタ１１１のスレッショルド電圧より低いローレベルであれば、第４ノードＮ４はフローティングされる。その結果、クロック信号ＣＬＫがローレベルからハイレベルへ遷移する時に、データ信号Ｄの電圧が差動入力トランジスタ１１１のスレッショルド電圧より高いハイレベルに遷移すれば、差動入力トランジスタ１１１の結合容量により、データ信号Ｄの電圧レベルが変化されることができる。このような差動入力トランジスタ１１１の結合容量により、データ信号Ｄの電圧レベルが正確に感知されないことを防止するため、図６に示されたレシーバ回路２０００は抵抗１２０を付加的に含む。
【００５１】
非常に大きい値を有する抵抗１２０が第３及び第４ノードＮ３、Ｎ４の間に連結されることにより、差動入力トランジスタ１１１がターンオフされた状態で第４ノードＮ４はフローティングされず、接地電圧ＶＳＳと連結される。従って、前述のように、差動入力トランジスタ１１１のドレイン端子の最大上昇電圧は０．５＊（ＶＤＤ−Ｖｔｈ）Ｖになって結合容量によるデータ信号Ｄの電圧レベル変化を減少し得る。
【００５２】
（第３の実施形態）
図７は図２に示されたレシーバ回路１０００を変形したレシーバ回路３０００を示す図面である。図７に示されたレシーバ回路３０００は図２に示された一次増幅器内の第４ノードＮ４と接地電圧ＶＳＳとの間、及び第３ノードＮ３と接地電圧ＶＳＳとの間にＮＭＯＳトランジスタ３０１、３０２を各々連結した。ＮＭＯＳトランジスタ３０１、３０２のゲートは基準電圧Ｖｒｅｆとデータ信号Ｄに各々連結される。但し、ＮＭＯＳトランジスタ３０１、３０２の大きさは差動入力トランジスタ１１０、１１１のそれに比べて小さい。
【００５３】
このような構成を有するレシーバ回路３０００はデータ信号Ｄの電圧が差動入力トランジスタ１１１のスレッショルド電圧より低く、差動入力トランジスタ１１１がターンオフされる時に、ＮＭＯＳトランジスタ３０１を通じて第４ノードＮ４を接地電圧ＶＳＳと連結する。ＮＭＯＳトランジスタ３０２はクロック信号ＣＬＫがハイレベルである間、１次増幅器１７０の電圧感知トランジスタ１０６、１０７が感知動作を遂行する時に、電圧感知トランジスタ１０６、１０７のドレイン端子の電圧を同一にディスチャージするためのものである。
【００５４】
従って、クロック信号ＣＬＫがローレベルからハイレベルへ遷移する時に、差動入力トランジスタ１１１の結合容量によりデータ信号Ｄの電圧レベルが正確に感知されないことを防止することができる。
【００５５】
（第４の実施形態）
最近、半導体集積回路はさらに高集積化、低電圧動作化されている。したがって、差動入力トランジスタ１１０、１１１のゲートに印加される電圧レベルが低くなれば、第３及び第４ノードＮ３、Ｎ４がディスチャージされる速度は遅くなり、それによって、出力信号ＩＱ、ＩＱＢのセットアップ／ホールド時間（ｓｅｔｕｐ／ｈｏｌｄ  ｔｉｍｅ）が長くなる。これは半導体集積回路の動作速度に大影響を及ぼす。
【００５６】
図８は図２に示された一次増幅器１００に一対のディスチャージトランジスタ４０１、４０２を付加した一次増幅器４００を含むレシーバ回路４０００を示している。図２及び図８で同一な構成要素の引出符号は同一であり、重複される部分に対する詳細な説明は省略する。
【００５７】
図８を参照すると、一次増幅器４００はクロック信号ＣＬＫを所定の時間遅延させて出力する遅延回路４０３と各々のゲートが遅延回路４０３からの遅延されたクロック信号と連結され、各々のドレインが第３ノードＮ３と連結され、そして各々のソースが接地電圧と連結された一対のディスチャージトランジスタ４０１、４０２を含む。
【００５８】
例えば、前記遅延回路４０３は複数のインバーター（図示せず）で構成されることができる。但し、インバーターの個数は偶数である。クロック信号ＣＬＫがローレベルである間、一対のディスチャージトランジスタ４０１、４０２はターンオフされる。クロック信号ＣＬＫがローレベルからハイレベルへ遷移した後に、遅延回路４０３の遅延時間が経過されれば、ディスチャージトランジスタ４０１、４０２がターンオンされる。したがって、第３及び第４ノードＮ３、Ｎ４の電圧レベルはディスチャージトランジスタ４０１、４０２が連結されない時より速くディスチャージされる。この結果、出力信号ＩＱ、ＩＱＢのセットアップ／ホールド時間を短縮させることができる。
【００５９】
一方、一次増幅器４００に遅延回路４０３を備えず、ディスチャージトランジスタ４０１、４０２のゲートをクロック信号ＣＬＫに直接連結する場合に、クロック信号ＣＬＫがローレベルからハイレベルへ遷移すると同時に、第３及び第４ノードＮ３、Ｎ４をディスチャージすることができる。
【００６０】
（第５の実施形態）
図９は図２に示された一次増幅器１００を変形した他の実施形態を示す図面である。図２及び図９で同一な構成要素の引出符号は同一であり、重複される部分に対する詳細な説明は省略する。
【００６１】
先の第４の実施形態において、製造工程上の誤差により一対の電圧感知トランジスタ１０６、１０７のスレッショルド電圧が完全に一致しない場合（すなわち、容量が互いに異なる場合）に、クロック信号ＣＬＫがローレベルからハイレベルへ遷移する時に、一対の電圧感知トランジスタ１０６、１０７の容量の差は差動入力トランジスタ１１０の結合容量を誘発する。これは結局、基準電圧Ｖｒｅｆを変化させるキックバックノイズを発生する。図９に示された第５の実施形態では上述の問題を防止するために、一対の電圧感知トランジスタと一対のスイッチングトランジスタの位置を換えて配列する。
【００６２】
図９を参照すると、一次増幅器４００は図２に示された一次増幅器１００と同一に一対のプリチャージトランジスタ１０１、１０２、一対の定電流源トランジスタ１０３、１０４及び等化トランジスタ１０５を含み、それらの連結関係も同一である。一次増幅器４００は上述のような構成要素の以外に、一対のスイッチングトランジスタ５０１、５０２、一対の電圧感知トランジスタ５０３、５０４、一対のディスチャージトランジスタ５０５、５０６及び一対の差動入力トランジスタ１１０、１１１を含む。この実施形態において、前記トランジスタ５０１−５０６は各々ＮＭＯＳトランジスタである。
【００６３】
一対のスイッチングトランジスタ５０１、５０２のドレインは第１及び第２出力端子ＯＵＴ１、ＯＵＴ２に各々連結され、それらのソースはノードＮ１１、Ｎ１２に各々連結され、そしてそれらのゲートはクロック信号ＣＬＫと連結される。
【００６４】
一対の電圧感知トランジスタ５０３、５０４のゲートとドレインはクロスカップリングされて第１及び第２出力端子ＯＵＴ１、ＯＵＴ２に各々連結される。
【００６５】
一対のディスチャージトランジスタ５０５、５０６のゲートとドレインはクロスカップリングされて第１及び第２出力端子ＯＵＴ１、ＯＵＴ２に各々連結され、それらのソースは接地電圧ＶＳＳと連結される。
【００６６】
一対の差動入力トランジスタ１１０、１１１のドレインは電圧感知トランジスタ５０３、５０４のソースに各々連結され、それらのソースは接地電圧ＶＳＳと連結される。
【００６７】
上述のような構成を有する一次増幅器５００の動作は次の通りである。先ず、クロック信号ＣＬＫがローレベルである時に、プリチャージトランジスタ１０１、１０２によって第１及び第２出力端子ＯＵＴ１、ＯＵＴ２が電源レベルにプリチャージされる。それによって、一対の電圧感知トランジスタ５０３、５０４とディスチャージトランジスタ５０５、５０６がターンオンされる。この時に、スイッチングトランジスタ５０１、５０２はターンオフされるので、ノードＮ１１、Ｎ１２は接地電圧ＶＳＳにプリチャージされる。
【００６８】
クロック信号ＣＬＫがローレベルからハイレベルへ遷移すれば、一対のスイッチングトランジスタ５０１、５０２がターンオンされてノードＮ１１、Ｎ１２にＶＤＤ−Ｖｔｈの電圧が供給される。電圧感知トランジスタ５０３、５０４は差動入力トランジスタ１１０、１１１に各々印加される信号Ｖｒｅｆ、Ｄの電圧差を感知及び増幅して差動信号ＩＱ、ＩＱＢを出力する。一方、クロック信号がローレベルからハイレベルへ遷移すると同時にノードＮ１１、Ｎ１２はディスチャージトランジスタ５０５、５０６によってディスチャージされる。
【００６９】
このような第５の実施形態によると、クロック信号ＣＬＫがローレベルである間、ノードＮ１１、Ｎ１２は接地電圧ＶＳＳにプリチャージされ、クロック信号ＣＬＫがハイレベルへ遷移した後にも、ノードＮ１１、Ｎ１２は接地電圧ＶＳＳレベルで大きく変換しないので、基準電圧Ｖｒｅｆに影響を及ぼさない。
【００７０】
例示的な望ましい実施形態を利用して本発明を説明したが、本発明の範囲は開示された実施形態に限定されないことはよく理解できる。むしろ、本発明の範囲は多様な変形例及びそれと類似な構成を全部含むことができる。したがって、特許請求の範囲はそのような変形例及びそれと類似な構成を全部含むよう、広く解釈されるすべきものである。
【００７１】
【発明の効果】
以上のような本発明によると、差動入力トランジスタの結合容量による基準電圧のキックバックノイズを減少させることにより、レシーバ回路のデータ信号感知の精度が向上される。
【図面の簡単な説明】
【図１】同期ダイナミックランダムアクセスメモリに備えられるレシーバ回路の一例を示す図である。
【図２】本発明の望ましい第１の実施形態によるレシーバ回路の詳細な構成を示す図である。
【図３】レシーバ回路に入力されるデータ信号の波形図である。
【図４】図３に示されたデータ信号が図２に示された本発明のレシーバ回路に入力される時に、基準電圧の変化を示す波形図である。
【図５】図３に示されたデータ信号が図１に示された従来技術の前置増幅器を除外したレシーバ回路の１次増幅器に直接入力される時に、基準電圧の変化を示す波形図である。
【図６】第２の実施形態によるレシーバ回路を示す図である。
【図７】第３の実施形態によるレシーバ回路を示す図である。
【図８】第４の実施形態によるレシーバ回路を示す図である。
【図９】第５の実施形態によるレシーバ回路を示す図である。
【符号の説明】
１０００，２０００，３０００，４０００，５０００  レシーバ回路
１００，１５０，３００，４００，５００  １次増幅器
２００  ２次増幅器
【図１】
0004167905.tif 000002
【図２】
0004167905.tif 000003
【図３】
0004167905.tif 000004
【図４】
0004167905.tif 000005
【図５】
0004167905.tif 000006
【図６】
0004167905.tif 000007
【図７】
0004167905.tif 000008
【図８】
0004167905.tif 000009
【図９】
0004167905.tif 000010