(57)【特許請求の範囲】
【請求項１】
１対の電極と当該電極の間に挟まれた誘電膜とで構成され、一方の電極に過電圧を印加して当該誘電膜を破壊することにより情報が記録される、トレンチ構造のキャパシタで構成されたヒューズ素子と、
前記ヒューズ素子の他方の電極に接続された制御回路部と、
前記制御回路部の前段において前記ヒューズ素子の前記他方の電極に接続され、前記誘電膜を破壊した直後に当該ヒューズ素子を流れる過電流の流れに対して逆方向に配置された、ツェナー降伏のしきい値電圧が前記過電圧よりも小さい保護ダイオードからなる保護回路部と
を具備したヒューズ回路を有する半導体記憶装置であって、
半導体基板の下部に配置された第１導電型半導体層と、
前記半導体基板の上部に配置された第２導電型半導体層と、
前記半導体基板の内部に形成され、底部が浅くとも前記第１導電型半導体層に達するトレンチと、
前記第２導電型半導体層の上部に前記トレンチに隣接して配置された第１導電型の拡散層と、
前記トレンチ内壁の前記第１導電型半導体層が表出した部分に配置された誘電膜と、
前記誘電膜の内側に埋め込まれた第１の導電体と、
前記トレンチ内壁の前記第２導電型半導体層が表出した部分に配置された絶縁膜と、
前記絶縁膜の内側に埋め込まれた第２の導電体と、
前記トレンチ内壁の前記拡散層が表出した部分に埋め込まれた第３の導電体と
を有し、
前記ヒューズ素子は、少なくとも、前記第１導電型半導体層、前記誘電膜及び前記第１の導電体を含んで構成され、
前記保護ダイオードは、少なくとも、前記第２導電型半導体層及び前記拡散層を含んで構成されていることを特徴とする半導体記憶装置。
【請求項２】
１対の電極と当該電極の間に挟まれた誘電膜とで構成され、
一方の電極に過電圧を印加して当該誘電膜を破壊することにより情報が記録され
る、トレンチ構造のキャパシタで構成されたヒューズ素子と、
前記ヒューズ素子の他方の電極に接続された制御回路部と、
前記制御回路部の前段において前記ヒューズ素子の前記他方の電極に接続され、前記誘電膜を破壊した直後に当該ヒューズ素子を流れる過電流の流れに対して逆方向に配置された、ツェナー降伏のしきい値電圧が前記過電圧よりも小さい保護ダイオードからなる保護回路部と
を具備したヒューズ回路を有する半導体記憶装置の製造方法であって、
半導体基板の下部及び上部に第１導電型半導体層及び第２導電型半導体層をそれぞれ形成する第１工程と、
前記半導体基板の内部に、底部が浅くとも前記第１導電型半導体層に達するトレンチを形成する第２工程と、
前記トレンチ内壁の前記第１導電型半導体層が表出した部分に、誘電膜を形成する第３工程と、
前記誘電膜の内側に第１の導電体を埋め込む第４工程と、
前記トレンチ内壁の前記第２導電型半導体層が表出した部分のうちの下部に、絶縁膜を形成する第５工程と、
前記絶縁膜の内側に第２の導電体を埋め込む第６工程と、
前記トレンチ内壁の前記第２導電型半導体層が表出した部分のうちの上部に、第３の導電体を埋め込む第７工程と、
前記第３の導電体の側面に接し、前記半導体基板の表面に表出した第１導電型の拡散層を形成する第８工程と
を少なくとも有し、
少なくとも、前記第１導電型半導体層、前記誘電膜及び前記第１の導電体から前記ヒューズ素子を構成し、
少なくとも、前記第２導電型半導体層及び前記拡散層から前記保護ダイオードを構成することを特徴とする半導体記憶装置の製造方法。
【請求項３】
前記第７工程において埋め込む前記第３の導電体には、前記第１及び第２の導電体に比して高濃度の第１導電型不純物が添加されており、
前記第８工程は、所定の熱処理を施して、前記第３の導電体に添加されている第１導電型不純物を前記第２導電型半導体層へ拡散させる工程である
ことを特徴とする請求項２記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置及びその製造方法に関わり、特に、不良メモリセルを冗長メモリセルで置き換えるための情報を記録するヒューズ素子（キャパシタ）を有する半導体記憶装置に係る。更に、当該ヒューズ素子破壊時の過電流から回路を保護するための保護回路技術に関する。
【０００２】
【従来の技術】
ダイナミックＲＡＭ等の半導体記憶装置は、マトリックス状に配置されたＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）及びキャパシタからなるメモリセルで構成され、各メモリセルは、行方向の信号線（ワード線）と列方向の信号線（ビット線）の両方を選択することによって選ぶことができる。ＬＳＩメモリの製造には極度の清浄環境が必要とされ、微細な塵等に起因する不良メモリセルが発生する惧れが高い。このため、多くのＬＳＩメモリには冗長回路が設けられ、冗長メモリセルを用いて不良メモリセルの置き換えが行われている。ウェーハプローブテストの段階で不良メモリセルが発見されると、レーザフェーズの切断によって記録される情報によって不良メモリセルを冗長メモリセルに置き換え、不良チップを救済することができる。
【０００３】
パッケージ封止後の検査段階で不良メモリセルが発見されると、レーザフェーズの切断は不可能である。そこで、本願出願時にはまだ出願公開されていない本願出願人による先の出願（特願平１１−２４１７７８号）において開示されている、メモリセルを構成するトレンチキャパシタをヒューズ素子として利用し、外部電源から一方の当該電極に過電圧を印加して誘電膜を破壊することにより、ヒューズ素子に情報を記録する技術を用いることができる。
【０００４】
図６は、トレンチキャパシタを利用した従来のヒューズ素子の構成を示し、図６（ａ）は平面図、図６（ｂ）は図６（ａ）のＢ−Ｂ’切断面に沿った断面図を示す。図６（ｂ）に示すように、半導体基板５７の上部にｎ型不純物が添加されたｎウェル５８が配置され、ｎウェル５８の内部にトレンチが形成されている。トレンチの内部に薄い誘電膜６０を介してトレンチ内部電極６１が埋め込まれ、トレンチキャパシタは、ｎウェル５８及びトレンチ内部電極６１からなる一対の電極と、これらの電極の間に配置された誘電膜６０とから構成されている。トレンチ内部電極６１及びｎウェル５８には、金属配線７２ａ及び７２ｂがそれぞれ接続されている。トレンチ上部には酸化膜６７が埋め込まれている。図６（ａ）に示すように、半導体基板５７へ金属配線７２ａ、７２ｂが接続される領域の基板５７表面にはｎウェル５８が表出し、その他の領域には酸化膜からなるＳＴＩ（Shallow Trench Isolation）６９が形成されている。
【０００５】
図７及び図８の各分図は、図６に示す従来のヒューズ素子の製造方法を示す主要な工程断面図である。まず、図７（ａ）において、半導体基板５７の上部にｎ型不純物を拡散させてｎウェル５８を形成した後、トレンチを形成する領域に窓を有する酸化膜７６をマスクとして基板５７のＲＩＥ加工を行い、トレンチ７４を形成する。このとき、酸化膜７６と基板５７との界面において横方向にエッチングが進行し、浅い溝７５が同時に形成される。
【０００６】
図７（ｂ）において、トレンチ７４内部に誘電膜６０を成膜し、更にポリシリコン６１を埋め込む。そして、ＣＤＥ（Chemical Dry Etching：化学的気相エッチング）によりトレンチ７４内部以外の誘電膜６０、ポリシリコン６１を除去する。次に、ＳＴＩ６９を形成する領域に窓を有する酸化膜７７をマスクとして選択的に基板５７をエッチング除去する。
【０００７】
図７（ｃ）において、基板５７全面に酸化膜を堆積し、平坦化処理を施し、ＳＴＩ６９及び浅い溝７５に埋め込まれた酸化膜６７を同時に形成する。図８（ａ）において、基板５７の上に層間絶縁膜７１を堆積し、金属配線７２ａ、７２ｂが接続される領域の層間絶縁膜７１及び酸化膜６７をレジスト７８を用いて選択的にエッチング除去する。図８（ｂ）において、金属配線７２ａ、７２ｂと同一パターンの溝を層間絶縁膜７１に形成し、金属膜７２を基板５７全面に堆積する。平坦化処理を施し、絶縁膜７３を形成することで、図６に示したヒューズ素子を形成することができる。
【０００８】
【発明が解決しようとする課題】
上述のトレンチキャパシタをヒューズ素子として利用した場合、一般的には図９に示すようなヒューズ回路が構成される。即ち、ヒューズ素子５１の一方の電極に外部電源５４が接続され、他方の電極にはヒューズ素子５１を選択するためのトランジスタ５５、及びヒューズ素子５１に記録された情報を出力するためのトランジスタ５６が並列に接続された制御回路部５２が接続される。外部電源５４により誘電膜耐圧以上の過電圧を印加することで、トランジスタ５５により選択されたヒューズ素子５１の誘電膜が破壊される。トランジスタ５６をオン状態にすることで、ヒューズ素子５１の抵抗の大小により情報が出力される。
【０００９】
誘電膜を破壊するためには通常５〜１０Ｖ程度の過電圧が必要であり、誘電膜を破壊した瞬間には、それまでキャパシタ５１に充電されていた電荷が５〜３０ｍＡ程度の過電流として一度に回路内に流れる。この過電流により、ヒューズ素子５１の後段に配置された、通常１〜３Ｖ程度の電圧で動作するトランジスタ５５、５６のジャンクションが破壊されてしまう惧れがあるため、ヒューズ素子５１に印加する過電圧を低く抑える必要がある。しかし、過電圧を下げてしまうと、誘電膜を十分に破壊することができず、破壊後のヒューズ素子５１の抵抗を十分下げることができず、結果的にヒューズ素子５１への情報の書き込みが不十分になってしまう。
【００１０】
このように、メモリセルを構成するキャパシタを利用したヒューズ回路において、外部電源５４から印加された過電圧により、破壊後のヒューズ素子５１の抵抗を十分下げることができ、且つヒューズ素子５１の後段に配置された制御回路部５２に過電流が流れないようにする必要がある。
【００１１】
また、図６に示した構成を有するトレンチキャパシタ、及び図７、図８に示した製造方法は、既存のダイナミックＲＡＭのメモリセルを構成するトレンチキャパシタの構成及びその製造方法とは異なる点が多く、新たなプロセス工程を追加する必要もある。
【００１２】
本発明はこのような従来技術の問題点を解決するために成されたものであり、その目的は、絶縁破壊不良（導通不良）がなく、且つヒューズ素子に接続された回路を破壊することがない半導体記憶装置及びその製造方法を提供することである。
【００１３】
具体的には、誘電膜破壊時の過電圧を高く維持することで破壊後のヒューズ素子の抵抗を十分低くし、且つ誘電膜破壊直後に流れる過電流がヒューズ素子に接続されたトランジスタに流れないようにすることができるヒューズ回路を有する半導体記憶装置及びその製造方法を提供することである。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の特徴は、１対の電極とこれらの電極の間に挟まれた誘電膜とで構成され、一方の電極に過電圧を印加して誘電膜を破壊することにより情報が記録されるヒューズ素子と、このヒューズ素子の他方の電極に接続された制御回路部と、この制御回路部の前段においてヒューズ素子の他方の電極に接続され、誘電膜を破壊した直後にヒューズ素子を流れる過電流が流れる保護回路部とを具備したヒューズ回路を有する半導体記憶装置であることである。
【００１５】
本発明の第１の特徴によれば、ヒューズ素子の誘電膜を破壊した直後にヒューズ素子に充電された電荷が過電流として一度に流れるが、この過電流は、制御回路部の前段においてヒューズ素子の他方の電極に接続された保護回路部に流れるため、大きな過電圧をヒューズ素子に印加しても制御回路部内のトランジスタに流れることがなくなる。
【００１６】
本発明の第１の特徴において、保護回路部は、過電流の流れに対して逆方向に配置された保護ダイオードであって、この保護ダイオードのツェナー降伏のしきい値電圧（ツェナー降伏耐圧）が過電圧よりも小さいことが望ましい。誘電膜を破壊した直後に保護ダイオードに加わる過電圧に対してはツェナー降伏するが、ヒューズ素子に記録された情報を出力するために印加される通常の電圧に対してはツェナー降伏することがない。したがって、誘電膜の破壊直後にヒューズ素子に流れる過電流は保護ダイオードを流れるが、通常の電圧に対しては保護ダイオードには電流は流れず、制御回路へ流れる。
【００１７】
また、ヒューズ素子は、トレンチ構造のキャパシタで構成され、このキャパシタの内部に保護ダイオードが形成されていることが望ましい。既存のトレンチ構造のキャパシタの内部に保護ダイオードを形成することで、回路の占有面積を縮小することができる。
【００１８】
具体的には、キャパシタ及び保護ダイオードは、半導体基板の下部に配置された第１導電型半導体層と、半導体基板の上部に配置された第２導電型半導体層と、半導体基板の内部に形成され、底部が浅くとも第１導電型半導体層に達するトレンチと、第２導電型半導体層の上部にトレンチに隣接して配置された第１導電型の拡散層と、トレンチ内壁の前記第１導電型半導体層が表出した部分（「トレンチ下部」と呼ぶ）に配置された誘電膜と、誘電膜の内側に埋め込まれた第１の導電体と、トレンチ内壁の前記第２導電型半導体層が表出した部分（「トレンチ中部」と呼ぶ）に配置された絶縁膜と、絶縁膜の内側に埋め込まれた第２の導電体と、トレンチ内壁の前記拡散層が表出した部分（「トレンチ上部」と呼ぶ）に埋め込まれた第３の導電体とから少なくとも構成されていることが望ましい。
【００１９】
ここで、キャパシタは、トレンチに埋め込まれた第１の導電体とこの第１の導電体の周囲に配置された第１導電型半導体層とからなる１対の電極と、これらの電極の間に配置された誘電膜とで構成されるトレンチ構造のキャパシタである。また、保護ダイオードは、上記のキャパシタの構成要素である拡散層と第２導電型半導体層との間のＰＮ接合からなり、キャパシタの内部に形成されている。
【００２０】
なお、拡散層に添加されている第１導電型不純物の濃度は、半導体記憶装置内のメモリセルを構成するトランジスタのソース・ドレインなどの拡散層の濃度と同一であっても構わない。
【００２１】
本発明の第２の特徴は、
（１）半導体基板の下部及び上部に第１導電型半導体層及び第２導電型半導体層をそれぞれ形成する第１工程と、
（２）半導体基板の内部に、底部が浅くとも第１導電型半導体層に達するトレンチを形成する第２工程と、
（３）トレンチ内壁の第１導電型半導体層が表出した部分（「トレンチ下部」と呼ぶ）に、誘電膜を形成する第３工程と、
（４）誘電膜の内側に第１の導電体を埋め込む第４工程と、
（５）トレンチ内壁の第２導電型半導体層が表出した部分のうちの下部（「トレンチ中部」と呼ぶ）に、絶縁膜を形成する第５工程と、
（６）絶縁膜の内側に第２の導電体を埋め込む第６工程と、
（７）トレンチ内壁の第２導電型半導体層が表出した部分のうちの上部（「トレンチ上部」と呼ぶ）に、第３の導電体を埋め込む第７工程と、
（８）第３の導電体の側面に接し、半導体基板の表面に表出した第１導電型の拡散層を形成する第８工程と
を少なくとも有する半導体記憶装置の製造方法であることである。ここで、第８工程は、半導体装置内のメモリセルを構成するトランジスタのソース・ドレインなどの拡散層を形成する工程と同時に行っても構わない。
【００２２】
本発明の第２の特徴において、第７工程において埋め込む第３の導電体には、第１及び第２の導電体に比して高濃度の第１導電型不純物が添加されていることが望ましい。また、第８工程は、所定の熱処理を施して、第３の導電体に添加されている第１導電型不純物を第２導電型半導体層へ拡散させる工程であることが望ましい。第８工程において形成される拡散層の不純物濃度を、メモリセルを構成するトランジスタのソース・ドレインなどの拡散層の濃度から独立して制御することができる。したがって、保護ダイオードのツェナー降伏のしきい値電圧をトランジスタのジャンクション耐圧よりも低く設定することができ、トランジスタのシャンクションが破壊されるよりも先に保護ダイオードをブレイクダウン（ツェナー降伏）させることができる。
【００２３】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。図面の記載において同一あるいは類似部分には同一あるいは類似な符号を付している。ただし、図面は模式的なものであり、層の厚みと幅との関係、各層の厚みの比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００２４】
本発明の実施の形態に係る半導体記憶装置は、１つのトランジスタと、１つのキャパシタとから構成されたメモリセルがマトリックス状に配置されたダイナミックＲＡＭ（ＤＲＡＭ）である。また、ＤＲＡＭは、メモリセルの他に、不良メモリセルを冗長メモリセルで置き換えるための冗長回路と、置き換えの情報を記録する為のヒューズ回路をさらに有している。パッケージ封止後の検査段階で発見された不良メモリセルは、ヒューズ回路に記録された置き換えの情報にしたがって、冗長回路内の冗長メモリセルで置き換えられ、不良チップが救済される。
【００２５】
図１は、ＤＲＡＭ内のヒューズ回路の構成を示す回路図である。図１に示すように、ヒューズ回路は、ヒューズ素子１と、制御回路部２と、保護回路部３とから少なくとも構成されている。
【００２６】
ヒューズ素子１は、１対の電極（８、１１）とこれらの電極の間に挟まれた誘電膜とで構成されるキャパシタである。キャパシタ１の一方の電極８に過電圧を印加して誘電膜を破壊することによって置き換え情報がキャパシタ１に記録される。ヒューズ素子を構成するキャパシタ１は、メモリセルを構成するキャパシタと同一工程において同時に形成することができ、素子構造もほぼ同一である。誘電膜を破壊するための過電圧は、半導体チップ内の電極パッドを介して接続された外部電源４により供給される。通常の動作電圧が１〜３ＶであるＤＲＡＭの場合、誘電膜を破壊する際に、外部電源４から５〜１０Ｖ程度の過電圧が一方の電極８に供給される。
【００２７】
制御回路部２は、誘電膜を破壊する際にキャパシタ１を選択する為のＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）５と、キャパシタ１に記録された情報を読み出す際にキャパシタ１を選択する為のＭＯＳＦＥＴ６とから構成されている。ＭＯＳＦＥＴ５、６は、キャパシタ１の他方の電極１１に並列に接続されている。ＭＯＳＦＥＴ５の他方の電極は設置電位に接続され、ＭＯＳＦＥＴ６の他方の電極からはキャパシタ１に記録された情報が出力される。この情報は冗長回路などに入力され、不良メモリセルと冗長メモリセルとの置き換えが実行される。ＭＯＳＦＥＴ５、６のソース／ドレインのジャンクション耐圧は１〜３Ｖ程度の通常の動作電圧よりも大きいが、誘電膜を破壊するための過電圧（５〜１０Ｖ）よりも小さい。
【００２８】
保護回路部３は、絶縁膜を破壊した直後にキャパシタを流れる過電流を流す為の回路である。具体的には、保護回路部は、過電流の流れに対して逆方向に配置された保護ダイオード３である。保護ダイオード３は、制御回路部２の前段においてキャパシタ１の他方の電極１１に接続されている。保護ダイオード３のツェナー降伏耐圧は、過電圧（５〜１０Ｖ）よりも小さく、通常の動作電圧（１〜３Ｖ）よりも大きい。保護ダイオード３は、制御回路部２の前段においてキャパシタ１の他方の電極１１と接地電位との間に接続されている。図１においては、正の過電圧が一方の電極８に印加されるため、絶縁膜を破壊した直後には、キャパシタ１から接地電位に向かって過電流が流れる。したがって、保護体オード１の順方向は、接地電位からキャパシタ１に向いている。
【００２９】
上記構成を有するヒューズ回路に情報を記録し、或いは記録された情報を読み出す場合、ヒューズ回路は以下のように動作する。即ち、トランジスタ５をオン状態にすることでキャパシタ１の他方の電極１１が接地電位に接続される。そして、キャパシタ１の一方の電極８に正の過電圧（５〜１０Ｖ）を印加することで、誘電膜が破壊され、キャパシタ１に情報が記録される。トランジスタ５がオフ状態において過電圧を印加してもキャパシタ１の誘電膜は破壊されない。
【００３０】
一方、キャパシタ１に記録された情報を読み出す場合には、外部電源４を用いてキャパシタ１の一方の電極８に通常の電圧（１〜３Ｖ）を印加する。そして、トランジスタ６をオン状態にすることで、キャパシタ１の抵抗の大小の情報が読み出される。つまり、誘電膜が破壊されたキャパシタ１の抵抗は小さいため、印加された通常の電圧がそのまま出力される。しかし、誘電膜が破壊されていないキャパシタ１の抵抗は非常に大きいため、接地電位が出力される。
【００３１】
次に、保護ダイオード３の動作を説明する。キャパシタ１の誘電膜を破壊した直後には、キャパシタ１の他方の電極１１に充電されていた電荷が過電流として一度に流れ、外部電源４から供給される過電圧がキャパシタ１の後段に配置された保護ダイオード３及び制御回路部２に印加される。保護ダイオード３のツェナー降伏耐圧は過電圧（５〜１０Ｖ）よりも小さいため、保護ダイオード３は過電圧に対してツェナー降伏する。したがって、誘電膜の破壊直後に流れる過電流は、制御回路部２よりも前段に配置された保護ダイオード３を流れることになる。一方、保護ダイオード３のツェナー降伏耐圧は通常の電圧（１〜３Ｖ）よりも大きいため、記録された情報を読み出すときに印加される通常の電圧に対してはツェナー降伏しない。したがって、通常の電圧に対しては保護ダイオード３には電流は流れず、電流は制御回路部２へ流れる。
【００３２】
図２は、図１に示したヒューズ回路の内、キャパシタ１及び保護ダイオード３の構造を模式的に示した図であり、図２（ａ）は平面図、図２（ｂ）は図２（ａ）のＡ−Ａ’切断面に沿った断面図を示す。図２（ｂ）に示すように、キャパシタ１は、半導体基板７の内部に形成されたトレンチに埋め込まれた第１の導電体（第１のポリシリコン）１１と第１のポリシリコン１１の周囲に配置された第１導電型半導体層（ｎウェル）８とからなる１対の電極と、これらの電極（１１、８）の間に配置された誘電膜１０とで構成されるトレンチ構造のキャパシタ（以後、「トレンチキャパシタ」と呼ぶ）からなる。また、保護ダイオード３は、トレンチキャパシタの構成要素である拡散層（１７、２０）と第２導電型半導体層（ｐウェル）９との間のＰＮ接合からなり、トレンチキャパシタの内部に形成されている。なお、図１に示したキャパシタ１の一方の電極８は、ｎウェル８に対応し、他方の電極１１は第１のポリシリコン１１に対応している。
【００３３】
ｎウェル８は半導体基板７の下部に埋め込まれ、ｎウェル８の上にｐウェル９が配置されている。ｐウェル９は接地電位に接続されているが、ｎウェル８とｐウェル９間の耐圧は、過電圧（５〜１０Ｖ）よりも大きい。トレンチの底部３２はｎウェル８の下部にまで到達している。ｐウェル９の上部にトレンチに隣接してｎ型の拡散層（染出し拡散層）１７が配置されている。
【００３４】
トレンチ内壁のｎウェル８が表出した部分（トレンチ下部）１２ａには、窒化シリコン膜（Ｓｉ３Ｎ４膜）と酸化シリコン膜（ＳｉＯ２膜）の積層膜（ＮＯ膜）などからなる薄膜状の誘電膜１０が均一に配置され、誘電膜１０の内側に第１のポリシリコン１１が埋め込まれている。トレンチ内壁のｐウェル９が表出した部分（トレンチ中部）１２ｂには、酸化膜などからなる薄膜状の絶縁膜１３が均一に配置され、絶縁膜１３の内側に第２の導電体（第２のポリシリコン）１４が埋め込まれている。トレンチ内壁の染出し拡散層１７が表出した部分（トレンチ上部）１２ｃには第３の導電体（第３のポリシリコン）１５が埋め込まれている。第３のポリシリコン１５の上には酸化物などからなるトレンチキャップ１６が埋め込まれている。第１のポリシリコン１１は第２のポリシリコン１４に接続され、第２のポリシリコン１４は第３のポリシリコン１５に接続されている。第３のポリシリコン１５は染出し拡散層１７に接続されている。
【００３５】
また、第１のポリシリコン１１は誘電膜１０によりｎウェル８から絶縁分離され、第２のポリシリコン１４は絶縁膜１３によりｐウェル９から絶縁分離されている。前述のように、トレンチキャパシタはｎウェル８、第１のポリシリコン１１、及び誘電膜１０から構成されており、ｐウェル９と第２のポリシリコン１４との間の静電容量を小さくするため、絶縁膜１３は誘電膜１０に比して厚く形成されている。ｎ型の染出し拡散層１７は、第３のポリシリコン１５及びトレンチキャップ１６に隣接して配置され、第３のポリシリコン１５の側面に接し、その一部が半導体基板７の表面に表出している。
【００３６】
上記のトレンチキャパシタが形成される領域とは異なる領域において、半導体基板７の表面からｎウェル８に到達するｎ型の引出し領域１８が配置されている。また、トレンチキャパシタ及び引出し領域１８が配置された領域をのぞいた領域の半導体基板７の上部には素子分離のための酸化膜からなるＳＴＩ１９が埋め込まれている。さらに、トレンチキャパシタ及び引出し領域１８が配置された領域の半導体基板７の上部には、メモリセルを構成するＭＯＳＦＥＴのソース／ドレインと同時に形成されるｎ型のＳＤ拡散層２０が配置されている。ＳＤ拡散層２０は染出し拡散層１７及び引き出し領域１８にそれぞれ接続されている。前述したように、保護ダイオード３は、拡散層（１７、２０）とｐウェル９間のＰＮ接合からなるが、保護ダイオード３のツェナー降伏耐圧は、染出し拡散層１７或いはＳＤ拡散層２０の形状、若しくは拡散層（１７、２０）及びｐウェル９の不純物濃度により決まる。
【００３７】
半導体基板７の上には層間絶縁膜２１が配置され、層間絶縁膜２１の上には染出し拡散層１７及びＳＤ拡散層２０に接続された金属配線２２ａが配置され、引き出し領域１８に接続された金属配線２２ｂが配置されている。金属配線２２ａ、２２ｂの上には保護膜２３が配置されている。図１に示した制御回路部２は金属配線２２ａに接続され、外部電源４は金属配線２２ｂに接続されている。
【００３８】
図２（ａ）は、半導体基板７の表面における各構成部材の配置を示している。図２（ａ）に示すように、トレンチ上部１２ｃに埋め込まれたトレンチキャップ１６及び第３のポリシリコン１５の外周を囲むように染出し拡散層１７が配置され、染出し拡散層１７の外側にＳＤ拡散層２０が配置されている。金属配線２２ａは染出し拡散層１７及びＳＤ拡散層２０に跨るようにして接続されている。トレンチキャパシタが形成される領域とは異なる領域において、ｎウェル８に接続された引出し領域１８が配置され、引出し領域１８の内部において金属配線２２ｂが接続されている。なお、金属配線２２ａは、染出し拡散層１７及びＳＤ拡散層２０のうち少なくとも一方に接続されていれば十分であり、金属配線２２ａの接続位置は図２（ａ）に示した位置に限定されるものではない。また、第３のポリシリコン１５はトレンチキャップ１６の下に配置されているため、半導体基板７の表面には表出していないが、第３のポリシリコン１５の外周全体に染出し拡散層１７が配置・接続されていることを示すために図示した。
【００３９】
なお、図２（ａ）及び図２（ｂ）に示したヒューズ素子１は、既存のＤＲＡＭ内のメモリセルを構成するトレンチキャパシタと実質的に同一の構成を有している。メモリセルを構成するトレンチキャパシタをヒューズ素子１及び保護ダイオード３として利用している。また、図２（ａ）及び図２（ｂ）に示したヒューズ素子１及び保護ダイオード３は、後述するように、メモリセルのトレンチキャパシタと実質的に同一の製造工程により形成することができる。
【００４０】
次に図２（ａ）及び図２（ｂ）に示したトレンチキャパシタ１及び保護ダイオード３の動作を説明する。外部電源４から供給される過電圧は、金属配線２２ｂ、ＳＤ拡散層２０、そして引き出し領域１８を介してトレンチキャパシタの一方の電極、つまりｎウェル８に印加される。図１において示した制御回路部２内のトランジスタ５をオン状態にすることで、金属配線２２ａ、拡散領域（１７、２０）、第３のポリシリコン１５、第２のポリシリコン１４を介して第１のポリシリコン１１に接地電位が印加される。すると、ｎウェル８と第１のポリシリコン１１の間に配置された誘電膜１０が過電圧により破壊され、ｎウェル８と第１のポリシリコン１１間が導通状態（抵抗が小さい状態）になる。
【００４１】
誘電膜１０を破壊した直後には、第１のポリシリコン１１に充電されていた電荷が過電流として一度に制御回路部２に向けて流れ出し、外部電源４から供給される過電圧が、第１のポリシリコン１１の後段に接続された第２のポリシリコン１４、第３のポリシリコン１５、染出し拡散層１７、ＳＤ拡散層２０などに印加される。前述したように、ｐウェル９には接地電位が印加されているため、誘電膜１０を破壊した直後には、拡散層（１７、２０）とｐウェル９との間のＰＮ接合３にも過電圧が逆バイアスとして印加される。このＰＮ接合３のツェナー降伏耐圧は過電圧よりも小さいため、過電圧に対してツェナー降伏する。したがって、誘電膜１０の破壊直後に流れる過電流は、制御回路部２よりも前段に配置された、染出し拡散層１７及びＳＤ拡散層２０とｐウェル９との間のＰＮ接合からなる保護ダイオード３を流れ、制御回路部２内のＭＯＳＦＥＴに過電流が流れることがない。
【００４２】
図３乃至図５の各分図は、それぞれ図２（ａ）及び図２（ｂ）に示した本発明の実施の形態に係るトレンチキャパシタ１及び保護ダイオード３の製造方法における主要な工程を示す断面図である。図２（ａ）及び図２（ｂ）に示したトレンチキャパシタ１及び保護ダイオード３の製造方法を図３乃至図５の各分図を参照して説明する。
【００４３】
（イ）まず、図３（ａ）に示すように、半導体基板７の下部及び上部にｎウェル８及びｐウェル９をそれぞれ形成する。具体的には、ｐウェル９と同程度のｐ型不純物濃度を有する半導体基板７をまず用意する。イオン注入法を用いて、この半導体基板７の表面に対して、高速に加速されたｎ型不純物イオンを注入し、ｐ型の半導体基板７の下部にｎ型不純物を埋め込む。所定の熱処理を施して注入されたｎ型不純物を活性化し、半導体基板７の下部にｎウェル８を形成する。また同時に、ｎウェル８の上にはｐウェル９が形成される。その後、半導体基板７上の酸化シリコン膜をふっ酸などを用いてエッチング除去する。
【００４４】
次に、フォトリソグラフィ法、ＲＩＥ法を用いて引出し領域１８が形成される領域に窓を有する酸化シリコン膜を形成する。そして、イオン注入法を用いてｎ型不純物イオンをこの酸化シリコン膜をマスクとして半導体基板７に選択的に注入し、所定の熱処理を施して、半導体基板７表面からｎウェル８に到達する領域にｎ型不純物が添加された引き出し領域１８を形成する。
【００４５】
（ロ）次に、図３（ｂ）に示すように、底部３２が浅くともｎウェル８の下部に達するトレンチ（溝）２４を半導体基板７の内部に形成する。具体的には、フォトリソグラフィ法、ＲＩＥ法を用いて、半導体基板７の上にトレンチ２４を形成したい領域に窓を有する酸化シリコン膜を形成し、この酸化シリコン膜をマスクとして、ＲＩＥ法により選択的に半導体基板７をエッチングする。半導体基板７のエッチングは、トレンチ深さがｎウェル８の下部にまで達した時点で終了する。半導体基板７上の酸化シリコン膜を除去することで、トレンチ２４を形成することができる。
【００４６】
次に、ＣＶＤ法（Chemical Vapor Deposition法：化学的気相成長法）を用いて、トレンチ２４の内壁、半導体基板７の表面に一様に薄い誘電膜１０を成膜する。具体的には、まずＳｉ３Ｎ４膜をＣＶＤ法により成膜する。そして、ＳｉＯ２膜を成膜する。誘電膜１０は、Ｓｉ３Ｎ４膜とＳｉＯ２膜との積層膜からなり、その膜厚は３〜５ｎｍである。
【００４７】
次に、スピン塗布法などを用いて、トレンチ内部及び半導体基板７の上にレジスト液を塗布し、レジスト全面を露光・現像する。誘電膜１０よりレジストに対して大きな選択比を有するエッチング方法を用いて、半導体基板７の上に形成されたレジストを選択的に除去し、さらにトレンチ下部１２ａに埋め込まれたレジスト２５を残してトレンチ内のその他のレジストを除去する。なおここでは、残されたレジスト２５の上端と、ｎウェル８−ｐウェル９間の界面との位置は一致している場合について示しているが、本発明はこれに限定されることなく、レジスト２５上端がウェル界面よりも下、つまりトレンチの底部３２側に配置されていても構わない。
【００４８】
（ハ）次に、レジスト２５より誘電膜１０に対して大きな選択比を有するウェットエッチング方法を用いて、半導体基板７上及びトレンチ２４内部に表出している誘電膜１０を選択的に除去する。その後、前述のレジスト２５に対するエッチング方法と同じ方法を用いて、トレンチ下部１２ａに埋め込まれたレジスト２５を除去する。図３（ｃ）に示すように、トレンチ内壁のｎウェル８が表出した部分（トレンチ下部）１２ａに、誘電膜１０を形成することができる。
【００４９】
次に、ＣＶＤ法を用いて、ｎ型不純物が添加されたポリシリコン（多結晶シリコン）を半導体基板全面及びトレンチ内部に埋め込む。ＣＤＥ法などのエッチング方法を用いて、トレンチ下部１２ａに埋め込まれた第１のポリシリコン１１を残して、トレンチ中部１２ｂ及びトレンチ上部１２ｃに埋め込まれたポリシリコンを除去する。図３（ｃ）に示すように、誘電膜１０の内側に第１のポリシリコン１１を埋め込むことができる。
【００５０】
次に、ＣＶＤ法を用いて、半導体基板７全面及びトレンチ内壁に酸化シリコン膜などからなる絶縁膜１３を堆積する。絶縁膜１３の膜厚は、誘電膜１０を破壊するときに印加する過電圧よりも大きな耐圧を有する程度に厚く形成する。なお、ここでは、ＣＶＤ法により絶縁膜１３を堆積する場合について示すが、絶縁膜１３は所定の熱酸化処理により形成される熱酸化膜であっても構わない。
【００５１】
（ニ）次に、ＲＩＥ法などの異方性エッチング方法を用いて、半導体基板の上、及び第１のポリシリコン１１の上に形成された絶縁膜１３を選択的にエッチングして、図３（ｄ）に示すように、トレンチ中部１２ｂの側壁に絶縁膜１３が形成される。
【００５２】
次に、ＣＶＤ法を用いて、ｎ型不純物が添加されたポリシリコンを半導体基板７全面及びトレンチ２４内部（１２ｂ、１２ｃ）にポリシリコン堆積する。ＣＤＥ法を用いてポリシリコンをエッチングしてトレンチ中部１２ｂに埋め込まれた第２のポリシリコン１４を残して、トレンチ上部１２ｃ及び半導体基板７に堆積したポリシリコンを除去する。図３（ｄ）に示すように、絶縁膜１３の内側に第２のポリシリコン１４が埋め込まれる。半導体基板７表面から第２のポリシリコン１４の上端までの深さは、１００〜４００ｎｍである。
【００５３】
次に、半導体基板７全面及びトレンチ内部１２ｃに、ｎ型不純物が第１及び第２のポリシリコン（１１、１４）に比して高濃度に添加されたポリシリコンを堆積する。そして、所定の平坦化処理を施して、トレンチ上部１２ｃに埋め込まれた第３のポリシリコン１５を残して、半導体基板７に堆積したポリシリコンを除去する。図３（ｄ）に示すように、トレンチ上部１２ｃに第３のポリシリコン１５が埋め込まれる。
【００５４】
（ホ）次に、８００〜１０００℃の窒素雰囲気においてアニールを施して、第３のポリシリコン１５に添加されているｎ型不純物をｐウェル９へ拡散させる。図４（ａ）に示すように、第３のポリシリコン１５の側面に接し、半導体基板７の表面に表出したｎ型の染出し拡散層１７が第３のポリシリコン１５の外周に形成される。
【００５５】
次に、半導体基板７よりポリシリコンに対して大きなエッチング選択比を有するウェットエッチング方法を用いて、第３のポリシリコン１５の上部を選択的に除去して、図４（ａ）に示すくぼみ２６を形成する。なお、上記のウェットエッチング方法の代わりに、くぼみ２６を形成したい領域に窓を有するマスクを用いてポリシリコンの選択的な異方性エッチングを行っても構わない。
【００５６】
（へ）次に、図４（ｂ）に示すように、ＳＴＩ１９が形成される領域に窓を有するレジスト２８を形成し、これをマスクとして半導体基板７のＲＩＥを行う。ＳＴＩ１９が形成される領域に溝を形成する。エッチング終了後、レジスト２８を除去する。
【００５７】
（ト）次に、ＣＶＤ法により、半導体基板７全面に厚い酸化シリコン膜（ＳｉＯ２膜）２９を堆積する。このとき、図４（ｃ）に示すように、トレンチ上部１２ｃのくぼみ２６、及びＳＴＩ１９が形成される領域の溝に、ＳｉＯ２膜が埋め込まれる。
【００５８】
（チ）次に、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）などの平坦化処理を施すことで、図４（ｄ）に示すように、酸化膜２９からなるＳＴＩ１９及びトレンチキャップ１６を同時に形成する。次に、イオン注入法を用いて、半導体基板７全面にｎ型不純物イオンを低速で打ち込み、所定の熱処理を施すことで、半導体基板７の上部にＳＤ拡散層２０を形成する。ＳＤ拡散層２０は、同一半導体基板７内で形成されるＭＯＳＦＥＴのソース・ドレイン領域と同時に形成されるものである。
【００５９】
（リ）次に、図５（ａ）に示すように、ＣＶＤ法を用いて、半導体基板７全面に層間絶縁膜２１を堆積する。フォトリソグラフィ法により、金属配線２２ａ、２２ｂが半導体基板７に接続されるコンタクト領域に窓を有するレジスト３０を層間絶縁膜２１の上に形成し、これをマスクとして、層間絶縁膜２１のＲＩＥを行う。その後、レジスト３０を除去する。
【００６０】
（ヌ）次に、図５（ｂ）に示すように、金属配線２２ａ、２２ｂと同一パターンの窓を有するレジスト３１を層間絶縁膜２１の上に形成する。これをマスクとして、層間絶縁膜のＲＩＥを行い、溝を形成する。スパッタ法を用いて、アルミニウムなどからなる金属膜２２を半導体基板７全面に堆積する。このとき、コンタクト領域、及び金属配線用の溝にも金属膜２２が埋め込まれる。
【００６１】
次に、ＣＭＰなどの平坦化処理を施し、金属配線２２ａ、２２ｂを形成する。最後に、金属配線２２ａ、２２ｂの上に保護膜２３を形成することで、図２（ａ）及び（ｂ）に示したトレンチキャパシタ１及び保護ダイオード３を形成することができる。
【００６２】
以上説明したように、図１に示したヒューズ回路を構成することで、誘電膜を破壊した直後に保護ダイオード３に加わる過電圧に対してはツェナー降伏するが、ヒューズ素子１に記録された情報を出力するために印加される通常の電圧に対してはツェナー降伏することがない。即ち、保護ダイオード３は、過電圧に対するフィルターの役割を果たす。したがって、過電流がヒューズ素子５１の後段に配置された制御回路部２に流れ、トランジスタ５、６のジャンクションを破壊する惧れがなくなる。また、トランジスタ５、６の破壊を回避するために過電圧を小さくする必要もなくなるため、誘電膜を十分に破壊することができず、ヒューズ素子５１への情報の書き込みが不十分になってしまう惧れもなくなる。したがって、外部電源４から印加された過電圧により、破壊後のヒューズ素子１の抵抗を十分下げることができ、且つヒューズ素子１の後段に配置された制御回路部２に過電流が流れないようにすることができる。
【００６３】
また、図２乃至図５を参照して説明したように、ヒューズ素子１を、メモリセルセル内のトレンチキャパシタと実質的に同一構造にすることにより、ヒューズ素子１を形成するために新たな製造工程を追加、或いは既存の製造工程を変更する必要がなく、メモリセルセル内のトレンチキャパシタと同時にヒューズ素子１を形成することができる。更に、ヒューズ素子１の構成要素である拡散層（１７、２０）及びｐウェル９を用いて保護ダイオード３を形成することで、保護ダイオード３を形成するために新たな素子領域を必要とせず、回路面積を減少して、回路集積度を向上させることができる。メモリに関しては、不良メモリセルの置き換え情報、装置機能のトリミング、半導体記憶装置情報をＯＴＰＲＯＭとして使用するため、複数のヒューズ回路が必要となる。
【００６４】
さらに、誘電膜１０を破壊するときにｐウェル９に印加する電位を接地電位ではなく、−０．５〜−２．０Ｖ程度の負の電位を印加することで、保護ダイオード３の見かけ上のツェナー降伏耐圧を下げることができる。したがって、制御回路部２内のＭＯＳＦＥＴ５、６のジャンクション耐圧と保護ダイオード３のジャンクション耐圧が同等であっても、保護ダイオード３の方を先にブレイクダウン（ツェナー降伏）させることができる。保護ダイオード３のツェナー降伏耐圧を意図的に下げることにより、制御回路部２内のＭＯＳＦＥＴ５、６の設計の自由度が増加する。
【００６５】
（その他の実施の形態）
上記のように、本発明は１つの実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００６６】
実施の形態では、請求項に係る発明の「拡散層」が、染出し拡散層１７及びＳＤ拡散層２０の両方に対応している場合を示したが、本発明はこれに限定されるものではない。請求項に係る発明の「拡散層」に対応する事項は、染出し拡散層１７或いはＳＤ拡散層２０のうちのどちらか一方のみで構成されていても構わない。染出し拡散層１７のみで構成される場合、染み出し拡散層１７とｐウェル９間のＰＮ接合３のツェナー降伏耐圧をメモリセルのＭＯＳＦＥＴ５、６のジャンクション耐圧から独立して設定することができ、ＭＯＳＦＥＴ及び保護ダイオードの設計自由度が向上する。一方、ＳＤ拡散層２０のみで構成される場合、ＭＯＳＦＥＴ５、６のジャンクション耐圧と、ＰＮ接合３のツェナー降伏耐圧とが同等となることがあるが、前述のように、ｐウェル９に負の電圧を印加することで、見かけ上のＰＮ接合３のツェナー降伏耐圧を下げることができる。
【００６７】
また、実施の形態では、図１に示したヒューズ素子１として、トレンチ構造のキャパシタを用いた場合について説明したが、本発明はこれに限定されるものではない。トレンチ構造のキャパシタの代わりに、スタック構造のキャパシタを用いても構わない。
【００６８】
このように、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲に係る発明特定事項によってのみ限定されるものである。
【００６９】
【発明の効果】
以上説明したように、本発明によれば、絶縁破壊不良（導通不良）がなく、且つヒューズ素子に接続された回路を破壊することがない半導体記憶装置及びその製造方法を提供することができる。
【００７０】
具体的には、誘電膜破壊時の過電圧を高く維持することで破壊後のヒューズ素子の抵抗を十分低くし、且つ誘電膜破壊直後に流れる過電流がヒューズ素子に接続されたトランジスタに流れないようにすることができるヒューズ回路を有する半導体記憶装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体記憶装置（ＤＲＡＭ）が有するヒューズ回路の構成を示す回路図である。
【図２】図２（ａ）は、図１に示したヒューズ回路の内、キャパシタ１及び保護ダイオード３の構造を模式的に示した平面図であり、図２（ｂ）は、図２（ａ）のＡ−Ａ’切断面に沿った断面図を示す。
【図３】図３（ａ）乃至図３（ｄ）は、図２（ａ）及び図２（ｂ）に示した本発明の実施の形態に係るトレンチキャパシタ１及び保護ダイオード３の製造方法における主要な工程を示す断面図である（その１）。
【図４】図４（ａ）乃至図４（ｄ）は、図２（ａ）及び図２（ｂ）に示した本発明の実施の形態に係るトレンチキャパシタ１及び保護ダイオード３の製造方法における主要な工程を示す断面図である（その２）。
【図５】図５（ａ）乃至図５（ｃ）は、図２（ａ）及び図２（ｂ）に示した本発明の実施の形態に係るトレンチキャパシタ１及び保護ダイオード３の製造方法における主要な工程を示す断面図である（その３）。
【図６】図６（ａ）は、トレンチキャパシタを利用した従来のヒューズ素子の構成を模式的に示した平面図であり、図６（ｂ）は図６（ａ）のＢ−Ｂ’切断面に沿った断面図を示す。
【図７】図７（ａ）乃至図７（ｃ）は、図６（ａ）及び図６（ｂ）に示した従来のヒューズ素子の製造方法における主要な工程を示す断面図である（その１）。
【図８】図８（ａ）及び図８（ｂ）は、図６（ａ）及び図６（ｂ）に示した従来のヒューズ素子の製造方法における主要な工程を示す断面図である（その２）。
【図９】図６（ａ）及び図６（ｂ）に示したトレンチキャパシタをヒューズ素子として利用した場合の一般的なヒューズ回路を示す回路図である。
【符号の説明】
１  ヒューズ素子（キャパシタ）
２  制御回路部
３  保護回路部（保護ダイオード）
４  外部電源
５、６  トランジスタ（ＭＯＳＦＥＴ）
７  半導体基板
８  第１導電型半導体層（ｎウェル）
９  第２導電型半導体層（ｐウェル）
１０  誘電膜
１１  第１の導電体（第１のポリシリコン）
１２ａ  トレンチ下部
１２ｂ  トレンチ中部
１２ｃ  トレンチ上部
１３  絶縁膜
１４  第２の導電体（第２のポリシリコン）
１５  第３の導電体（第３のポリシリコン）
１６  トレンチキャップ
１７  染出し拡散層
１８  引出し領域
１９  ＳＴＩ
２０  ＳＤ拡散層
２１  層間絶縁膜
２２ａ、２２ｂ  金属配線
２３  保護膜
２４  トレンチ
２５、２８、３０、３１  レジスト
２６  くぼみ
２９  酸化膜
【図１】
0004064635.tif 000002
【図２】
0004064635.tif 000003
【図３】
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【図４】
0004064635.tif 000005
【図５】
0004064635.tif 000006
【図６】
0004064635.tif 000007
【図７】
0004064635.tif 000008
【図８】
0004064635.tif 000009
【図９】
0004064635.tif 000010