(57)【特許請求の範囲】
【請求項１】
１つのクロックバッファで生成された内部クロック信号に同期して、信号を取り込む複数の入力バッファを含む半導体集積回路であって、
少なくとも１つの入力バッファに入力される前記信号が変化した場合に、前記クロックバッファを活性化する活性化信号を出力するクロックバッファ制御手段を備え、
前記クロックバッファ制御手段は、前記複数の入力バッファの各々に対応して設けられた複数の信号変化監視手段と、該複数の信号変化監視手段及び前記クロックバッファに結合された論理回路とを有し、
前記信号変化監視手段の各々は、対応する入力バッファに入力された信号に変化が生じたことを論理回路に通知し、
前記論理回路は、該通知に応じて前記活性化信号を前記クロックバッファへ供給する
ことを特徴とする半導体集積回路。
【請求項２】
前記入力バッファは前記内部クロック信号に同期して、前記信号から内部信号を生成する
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記クロックバッファ制御手段は、前記信号と前記入力バッファから出力された内部信号とを比較し、前記信号が前記内部信号と相違するとき前記クロックバッファを活性化する請求項１に記載の半導体集積回路。
【請求項４】
前記信号変化監視手段は、対応する入力バッファの入力信号及び出力信号を比較する比較回路で構成され、
前記論理回路は、前記複数の信号変化監視手段各々からの比較結果を論理合成し、前記活性化信号を生成する
ことを特徴とする請求項１記載の半導体集積回路。
【請求項５】
前記論理回路は、同じ種類の信号が入力される複数の比較回路から出力された信号を論理合成する請求項１に記載の半導体集積回路。
【請求項６】
半導体集積回路において、１つのクロックバッファで生成された内部クロック信号に同期して、複数の入力バッファで取り込む信号取り込み方法であって、
前記複数の入力バッファに供給される複数の信号の各入力信号と出力信号を比較することで信号の変化を監視するステップと、
前記複数の信号変化の監視結果の論理和をとり、少なくとも一つの信号が変化した場合に、クロックバッファ活性化信号を出力するステップと、
前記クロックバッファ活性化信号により、クロックバッファを活性化するステップと、
を有することを特徴とする信号取り込み方法。
【請求項７】
内部クロックを生成する一つのクロックバッファと、
前記内部クロックに同期して入力信号を取り込む複数の入力バッファと、
前記複数の入力バッファに対応して設けられ、対応する入力バッファに供給される入力信号に変化が生じたか否かを示す信号を出力する複数の信号変化監視手段と、
前記複数の信号変化監視手段からの複数の出力信号に基づいて前記クロックバッファを活性化する信号を出力する手段と、
を備え、前記信号変化監視手段の各々は、前記入力信号と前記入力バッファからの出力信号とを比較する比較手段を備える
ことを特徴とする半導体集積回路。
【請求項８】
前記クロックバッファを活性化する信号を出力する前記手段は、前記複数の信号変化監視手段から出力される複数の信号を論理合成して前記クロックバッファに供給すること
を特徴とする請求項７に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路と信号取り込み方法に関し、さらに詳しくは、クロック信号に同期して信号を入力する半導体集積回路と信号取り込み方法に関するものである。
【０００２】
【従来の技術】
従来の汎用ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、セルフリフレッシュ機能を持っているので、チップ内部でリフレッシュ動作を実行することができる。このことから、従来においては、データ保持状態（いわゆるスタンバイ状態）で外部クロック信号の供給を止め、データ保持電流を微小な値に抑えていた。
【０００３】
一方、同じ一つのチップにＤＲＡＭをロジック回路と混載したようなデバイス（ＤＲＡＭ混載ロジック回路）では、ロジック回路のコントローラはＤＲＡＭにおけるセルフリフレッシュ動作を監視できず、セルフリフレッシュ機能を実現しようとすれば回路が複雑化するため、セルフリフレッシュ機能を有することはなかった。
【０００４】
ここで、このようなセルフリフレッシュ機能を持たないデバイスでは、データ保持動作時にリフレッシュコマンドを供給するため、デバイス外部からクロック信号も与える必要があるため、データ保持動作時における消費電流が増加してしまうという問題がある。
【０００５】
すなわち、デバイス外部から供給されたクロック信号は、アドレス信号や（入力）データ、あるいは各種のコマンドをバッファリングする各入力バッファへ分配されるが、特にＤＲＡＭ混載ロジック回路では上記入力バッファの数が多くなるため、上記クロック信号を伝送する配線長の合計が増大する。従って、かかる入力バッファを構成するトランジスタのゲート容量が大きくなるため、該容量を駆動するために充放電する際の消費電流が増加してしまう。
【０００６】
【発明が解決しようとする課題】
本発明は、上述の問題を解消するためになされたもので、データ保持動作時における消費電流を低減する半導体集積回路と信号取り込み方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記の目的は、クロックバッファにおいて生成された内部クロック信号に同期して信号を取り込む半導体集積回路であって、信号の変化が生じた場合にのみ、クロックバッファを活性化するクロックバッファ制御手段を備えたことを特徴とする半導体集積回路を提供することによって達成される。
【０００８】
このような手段によれば、取り込む信号に変化がない場合にはクロックバッファを不活性化することができる。
【０００９】
ここで、より具体的には、内部クロック信号に同期して上記信号から内部信号を生成する入力バッファをさらに備え、クロックバッファ制御手段は、上記信号と入力バッファから出力された内部信号とを比較して両信号が相違するとき、クロックバッファを活性化するものとすることができる。
【００１０】
また、本発明の目的は、クロックバッファにおいて生成された内部クロック信号に同期して信号を取り込む複数の入力バッファを含む半導体集積回路であって、少なくともいずれか一つの入力バッファに入力される信号が変化した場合には、クロックバッファを活性化するクロックバッファ制御手段を備えたことを特徴とする半導体集積回路を提供することにより達成される。
【００１１】
このような手段によれば、複数の信号を取り込む場合において、全ての信号に変化が生じない場合にはクロックバッファを不活性化することができるため、複数の信号を取り込む半導体集積回路において、例えばデータ保持動作時（スタンバイ状態）における消費電流を低減することができる。
【００１２】
ここで、クロックバッファ制御手段は、それぞれの入力バッファに対応して設けられ、入力バッファに入力される信号に変化が生じた場合には、クロックバッファを活性化させる複数の信号変化監視手段を含むものとすることができる。
【００１３】
そして、一例として、信号変化監視手段は、信号と入力バッファから出力された信号とを比較する比較回路により構成し、クロックバッファ制御手段は、複数の比較回路から出力された信号を論理合成してクロックバッファを活性化させる信号を生成し、クロックバッファへ供給する論理回路をさらに備えたものとすることができる。
【００１４】
また、論理回路は、同じ種類の信号が入力される複数の比較回路から出力された信号を論理合成するものとすれば、信号の種類に応じてクロックバッファを制御することができる。
【００１５】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一符号は同一又は相当部分を示す。
［実施の形態１］
クロック信号に同期してデータ信号を取りこむＤＲＡＭ混載ロジック回路などのデバイスにおいて、データ保持動作時の消費電流を低減するためには、入力されるデータ信号に変化がないときは該クロック信号を各バッファへ分配しないと共に、該データ信号の変化が検出された場合において各バッファへ該クロック信号を分配するようにすればよい。
【００１６】
以下において、本実施の形態１に係る半導体集積回路をより詳しく説明する。図１は、本発明の実施の形態１に係る半導体集積回路の構成を示すブロック図である。図１に示されるように、本実施の形態に係る半導体集積回路は、クロックバッファ１と入力バッファ３、及び比較回路５とを備える。
【００１７】
ここで、クロックバッファ１は入力された外部クロック信号CLKをバッファリングして内部クロック信号clkを生成し、入力バッファ３へ供給する。そして、入力バッファ３は供給された内部クロック信号clkに同期してデータ信号Dinを入力し、内部データ信号outを生成する。
【００１８】
また、比較回路５は入力バッファ３により生成された内部データ信号outと、入力バッファ３に入力されるデータ信号Dinとを比較し、該比較の結果を示す信号cozをクロックバッファ１へ供給する。
【００１９】
以下において、本実施の形態１に係る半導体集積回路の動作を、図２に示されたタイミングチャートを参照しつつ説明する。まず例えば図２（ｂ）に示されるように、入力バッファ３へ入力されるデータ信号Dinの論理レベルが時刻Ｔ２においてロウレベル（Ｌ）からハイレベル（Ｈ）へ変化し、時刻Ｔ４においてハイレベルからロウレベルへ変化したとする。
【００２０】
このとき時刻Ｔ２及び時刻Ｔ４では、比較回路５はデータ信号Dinの変化により内部データ信号outとの間で生じた論理レベルの相違を検出し、図２（ｅ）に示されるように、時刻Ｔ２及び時刻Ｔ４においてハイレベルの信号cozをクロックバッファ１へ供給する。
【００２１】
これにより、クロックバッファ１はハイレベルの信号cozが供給された場合にだけ活性化され、図２（ｃ）に示されるように、時刻Ｔ３及び時刻Ｔ５においてハイレベルの内部クロック信号clkを生成して入力バッファ３へ供給する。なお、図２（ｃ）の破線により示される波形は、従来の半導体集積回路に含まれたクロックバッファにより、図２（ａ）に示された外部クロック信号CLKがバッファリングされ生成される内部クロック信号clkを示すものである。
【００２２】
そして、図２（ｄ）に示されるように、入力バッファ３は時刻Ｔ３においてハイレベルに変化したデータ信号Dinをバッファリングしてハイレベルの内部データ信号outを生成し、時刻Ｔ５においてロウレベルに変化したデータ信号Dinをバッファリングしてロウレベルの内部データ信号outを生成する。
【００２３】
従って、上記のように本実施の形態１に係る半導体集積回路では、入力されるデータ信号Dinに変化がないときは内部クロック信号clkを入力バッファ等へ分配するクロックバッファ１を不活性化する一方、データ信号Dinに変化があったときのみ該データ信号Dinのセットアップ時間内にクロックバッファ１を活性化させる。
【００２４】
以下において、図１に示された本実施の形態１に係る半導体集積回路の各部分の具体例を説明する。図３は、図１に示されたクロックバッファ１の構成例を示す回路図である。図３に示されるように、クロックバッファ１はＮＡＮＤ回路１０と反転回路１１，１２を含む。ここで、ＮＡＮＤ回路１０には外部クロック信号CLKと信号cozが供給され、反転回路１１はＮＡＮＤ回路１０に接続される。また、反転回路１２は反転回路１１に接続される。
【００２５】
このような構成を有するクロックバッファ１においては、反転回路１１から内部クロック信号clkzが出力され、反転回路１２から内部クロック信号clkzを反転した内部クロック信号clkxが出力される。
【００２６】
また、ＮＡＮＤ回路１０は入力される信号cozがロウレベルとされるとき不活性化され、ハイレベルとされるとき活性化されるため、クロックバッファ１は比較回路５から供給される信号cozに応じて制御され、信号cozがハイレベルとされたときにのみ活性化される。
【００２７】
図４は、図１に示された入力バッファ３の構成例を示す回路図である。図４に示されるように、入力バッファ３は反転回路３１，３２とラッチ回路Ｌ１，Ｌ２及びゲート回路Ｇ１，Ｇ２を備える。ここで、反転回路３１にはデータ信号Dinが供給され、ゲート回路Ｇ１は反転回路３１に接続される。また、ラッチ回路Ｌ１はゲート回路Ｇ１に接続され、ゲート回路Ｇ２はラッチ回路Ｌ１に接続される。そして、ラッチ回路Ｌ２はゲート回路Ｇ２に接続され、反転回路３２はラッチ回路Ｌ２に接続される。
【００２８】
また、上記ゲート回路Ｇ１，Ｇ２はそれぞれ並列接続されたＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタにより構成され、ラッチ回路Ｌ１，Ｌ２はそれぞれ二つの反転回路により構成される。
【００２９】
ここで、ゲート回路Ｇ１に含まれたＰチャネルＭＯＳトランジスタとゲート回路Ｇ２に含まれたＮチャネルＭＯＳトランジスタのゲートには内部クロック信号clkzが供給され、ゲート回路Ｇ１に含まれたＮチャネルＭＯＳトランジスタとゲート回路Ｇ２に含まれたＰチャネルＭＯＳトランジスタのゲートには内部クロック信号clkxが供給される。
【００３０】
そして、上記のような構成を有する入力バッファ３においては、クロックバッファ１から供給される内部クロック信号clkz,clkxに応じてゲート回路Ｇ１，Ｇ２が交互に開かれることにより、供給されたデータ信号Dinがバッファリングされ、反転回路３２から内部データ信号outが出力される。
【００３１】
図５は、図１に示された比較回路５の構成例を示す回路図である。図５に示されるように、比較回路５はＮＡＮＤ回路５１，５４とＮＯＲ回路５２、及び反転回路５３，５５を備えるものである。
【００３２】
ここで、ＮＡＮＤ回路５１及びＮＯＲ回路５２にはデータ信号Din及び内部データ信号outが供給され、反転回路５３はＮＯＲ回路５２に接続される。そして、ＮＡＮＤ回路５４はＮＡＮＤ回路５１と反転回路５３に接続され、反転回路５５はＮＡＮＤ回路５４に接続される。
【００３３】
このような構成を有する比較回路５においては、データ信号Dinと内部データ信号outの論理レベルが比較され、両信号の論理レベルが相違する場合には反転回路５５からハイレベルの信号cozが出力され、一致する場合には反転回路５５からロウレベルの信号cozが出力される。
【００３４】
以上より、本発明の実施の形態１に係る半導体集積回路によれば、リフレッシュ動作を繰り返すようなデータ保持動作時においては、入力されるデータ信号やアドレス信号が変化しない限りにおいてクロックバッファ１が不活性化されるため、消費電流を低減することができる。
【００３５】
なお、上記のような効果が得られることから、本発明の実施の形態１に係る半導体集積回路は、携帯機器等における電池駆動のＬＳＩに適用することが特に有用である。
［実施の形態２］
上記実施の形態１に係る半導体集積回路では、入力バッファ３へ供給されるデータ信号Dinの種類は一つとされたが、データ信号の他にアドレス信号やコマンド等といった複数の種類にわたる信号が入力される半導体集積回路にも、同様に本発明を適用することができる。
【００３６】
ここで、複数の種類にわたる信号毎に上記実施の形態１に係るクロックバッファ１を設けると回路規模やコストが増大するため、入力された各信号について変化が検出されたことを示す信号の論理和をとることにより、該クロックバッファを共通化してクロックバッファの数を減らしても良い。
【００３７】
また、データやアドレスあるいはコマンドといった信号の種類（機能）毎に上記クロックバッファの共通化を図ってもよい。
【００３８】
以下において、本実施の形態２に係る半導体集積回路をより具体的に説明する。図６は、本発明の実施の形態２に係る半導体集積回路の構成を示すブロック図である。図６に示されるように、実施の形態２に係る半導体集積回路は、一つのクロックバッファ１と入力バッファ３ａ〜３ｄ、比較回路５ａ〜５ｄ、及びＯＲ回路７とを備えるものである。
【００３９】
ここで、全ての入力バッファ３ａ〜３ｄには、クロックバッファ１で生成された内部クロック信号clkが供給されると共に、入力バッファ３ａにはデータ信号Din0が供給され、入力バッファ３ｂにはデータ信号Din1が供給され、入力バッファ３ｃにはデータ信号Din2が供給され、入力バッファ３ｄにはデータ信号Din3が供給される。
【００４０】
そして、入力バッファ３ａ〜３ｄは、それぞれデータ信号Din0〜Din3をバッファリングして内部データ信号out0〜out3を生成し出力する。また、比較回路５ａ〜５ｄが各入力バッファ３ａ〜３ｄに一対一に対応するよう設けられ、比較回路５ａではデータ信号Din0と内部データ信号out0とが比較される。そして同様に、比較回路５ｂではデータ信号Din1と内部データ信号out1とが比較され、比較回路５ｃではデータ信号Din2と内部データ信号out2とが比較され、比較回路５ｄではデータ信号Din3と内部データ信号out3とが比較される。
【００４１】
さらに、各比較回路５ａ〜５ｄは、それぞれ供給されたデータ信号と内部データ信号の論理レベルを比較し、両論理レベルが相違するときにおいてハイレベルとなる信号をＯＲ回路７へ供給する。
【００４２】
そして、ＯＲ回路７は少なくともいずれか一つの比較回路５ａ〜５ｄからハイレベルの信号が供給された場合には、ハイレベルの信号cozをクロックバッファ１へ供給してクロックバッファ１を活性化させる。
【００４３】
従って、上記のような構成を有する半導体集積回路では、入力バッファ３ａ〜３ｄに入力するデータ信号Din0〜Din3の少なくとも一つが変化したときクロックバッファ１が活性化され、入力バッファ３ａ〜３ｄに内部クロック信号clkが供給（分配）される。なお、各入力バッファ３ａ〜３ｄは、クロックバッファ１から供給される内部クロック信号clkに同期してデータ信号Din0〜Din3をバッファリングし、内部データ信号out0〜out3を生成する。
【００４４】
ここで、上記のような図６に示された半導体集積回路は、入力されるデータ信号やアドレス信号、あるいはコマンド等といった機能（種類）の異なる信号別に用いられることが有用である。すなわち、このように機能（種類）の異なる信号毎にクロックバッファ１を制御すれば、例えば動作のある局面においてコマンドのみが変化しデータ信号やアドレス信号が変化しない場合には、コマンド系のクロックバッファ１だけが活性化されデータ信号系やアドレス信号系のクロックバッファ１は不活性化されるため、動作全体における消費電流を低減することができる。
【００４５】
以上より、本発明の実施の形態２に係る半導体集積回路によれば、リフレッシュ動作を繰り返すようなデータ保持動作時などにおいて、選択的にクロックバッファを活性化することができるため、クロックバッファを効率的に駆動することにより消費電流を低減することができる。
【発明の効果】
上述の如く、本発明に係る半導体集積回路とデータ取り込み方法によれば、取り込む信号に変化がない場合にはクロックバッファを不活性化するため、データ保持動作時（スタンバイ状態）等における消費電流を低減することができる。
【００４６】
また、同じ種類の信号が入力される複数の比較回路から出力された信号を論理合成するものとすれば、信号の種類に応じてクロックバッファを制御することができるため、クロックバッファを効率的に駆動することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体集積回路の構成を示すブロック図である。
【図２】図１に示された半導体集積回路の動作を示すタイミングチャートである。
【図３】図１に示されたクロックバッファの構成例を示す回路図である。
【図４】図１に示された入力バッファの構成例を示す回路図である。
【図５】図１に示された比較回路の構成例を示す回路図である。
【図６】本発明の実施の形態２に係る半導体集積回路の構成を示すブロック図である。
【符号の説明】
１  クロックバッファ
３，３ａ〜３ｄ  入力バッファ
５，５ａ〜５ｄ  比較回路
７  ＯＲ回路
１０，５１，５４  ＮＡＮＤ回路
１１，１２，３１，３２，５３，５５  反転回路
５２  ＮＯＲ回路
Ｌ１，Ｌ２  ラッチ回路
Ｇ１，Ｇ２  ゲート回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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