(57)【特許請求の範囲】
【請求項１】
範囲外アドレスを処理するメモリ装置であって：
複数の行に配置された複数の格納ユニットをもち、該格納ユニットの各々がフィードバックラッチを有しているメモリ配列と；
複数の格納ユニットをもったビット線駆動器と；
アドレス情報を受け取り、アクセスすべき前記メモリ配列の複数の行の１つを決めるように作動する行復号器と；
前記行復号器により決められた前記複数の行の１つを選択し、それに関連する格納ユニットに格納されている値をそれぞれのビット線に出力するように作動する行選択器と；
アドレス情報を受け取り、前記メモリ配列の複数の行の何れの行も前記アドレス情報がアクセスすべきでない、ことを決めるように作動する範囲外復号器と；
前記範囲外復号器が、前記受け取ったアドレス情報が前記メモリ配列の複数の行の何れの行にもアクセスしないと決めるのに応答して、前記ビット線駆動器の格納ユニットを選択するように作動する範囲外選択器と
を含み、
前記フィードバックラッチの各々は、前記アドレス情報が前記メモリ配列の複数の行の何れの行にもアクセスしないことに応答して、ビット線上のそれまでの値を保持する
ことを特徴とする、前記メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般にメモリアクセス技術に関し、更に詳細には範囲外アドレスを処理するメモリ装置に関する。
【０００２】
【従来の技術】
多くの応用ソフトは有効な復号されたアドレス（address decode）の組合せの部分集合のみを使用するメモリを必要とする。これは可能なアドレス組合せの数が、１つのメモリ装置内にアドレスされ割り当てられた物理的格納場所の数よりも大きいときに起こる。従来のメモリ装置は行選択信号によりアクセスされるメモリ・セルの配列を含む。有効なアドレスが印加される限り、１つの行が選択され、選択された行の各ビット線（bitline）は選択されたメモリ・セルにより既知の状態に駆動される。しかし、もし範囲外のアドレスが印加されると、メモリ装置内の何れの行も選択されず、ビット線は駆動されず不確定の論理状態に浮動する。もしメモリ装置に範囲外アドレスを処理する装置がなければ、高電流及び／又は不安定のような問題が起きるであろう。
【０００３】
範囲外アドレスの問題を解決する従来の方法として各ビット線に弱いフィードバック・ラッチを用いることがある。弱いフィードバック・ラッチはビット線の既存の論理状態を保持して、行が選択されなかったときそれが浮動することを防ぐ。この方法はアドレスが有効で範囲内にあるときも常にフィードバック・ラッチが働くので、読取りアクセス時間を遅くする欠点がある。有効な範囲内アドレスが印加され行が選択されるとき、ビット線の論理状態を変更するときは何時でも、メモリ・セルは弱いフィードバック・ラッチを強制的に駆動（overdrive）する。この動作上の欠点は電源電圧が低下するほど大きくなる。極端な場合、もし弱いフィードバック・ラッチが注意深く設計されていないと、それらメモリ・セルが弱いフィードバック・ラッチに抗して１つの論理状態から他の論理状態に変化できない、という機能的欠陥が発生するかもしれない。
【０００４】
範囲外アドレスによる浮動ビット線の問題を解決する他の技術として、電圧又は電流の差分検出機構の使用が含まれる。しかし、この機構は無効のアドレス位置からのデータの読取りを防ぐことを保証するものでない。そのような機構に使用されるセンスアンプのフィードバックの僅かな不平衡が結果的にそのビット線をある期間の後に１つの論理レベルから他の論理レベルに帰着させると思われる。センスアンプは結果的に全ての論理レベルに帰着させることは事実であるが、範囲外アドレス条件の発生の度に余分の電力が消費される。余分の電力の消費は、差分電圧がビット線に存在しない場合にセンスアンプが作動するときに発生する不安定状態により起こる。
【０００５】
【発明が解決しようとする課題】
従って浮動ビット線の問題を解決する従来の方法では、メモリ装置を読取り、書込むときのアクセス時間が増加すると共に、メモリ装置の電力消費が増加する。従って、範囲外アドレスが起きたとき、ビット線の浮動を防止し、アクセス時間と電力消費を実質的に改良することが望まれる。
【０００６】
【課題を解決するための手段】
以上から、範囲外アドレスを効果的に処理することのできるメモリ装置の必要性が生じることが、当業者には理解されるであろう。本発明によれば、従来のメモリ装置の不利と問題を実質的に除去又は非常に減少するメモリ装置及び方法が提供される。
【０００７】
本発明の実施例によれば、範囲外アドレスを処理するメモリ装置が提供され、該メモリ装置は複数の行に設けられた複数の格納ユニットをもったメモリ配列と、同じく複数の格納ユニットをもったビット線駆動装置を含む。行復号器がアドレス情報を受け取り前記メモリ配列の複数の行の何れの行をアクセスすべきかを決定する。行選択器は前記行復号器により決められた前記複数の行の１つを選択し、その関連する格納ユニットに格納されている値を出力する。範囲外復号器はアドレス情報を受け取り前記メモリ配列の複数の行の何れの行も前記受け取ったアドレス情報によりアクセスされるべきでないことを決定する。範囲外選択器は、受け取ったアドレス情報が前記メモリ装置から出力を取り出すため前記メモリ配列の複数の行の何れかにアクセスすることはないことを決定するのに応答して前記ビット線駆動器の格納ユニットを選択する。
【０００８】
本発明は従来のメモリ装置よりも各種の技術的利点を備える。例えば１つの技術的利点は、範囲外アドレスの発生の間メモリのビット線を駆動するためのフィードバック・ラッチとセンスアンプの使用を排除することである。他の技術的利点は、範囲外アドレスを検出することである。更に他の利点は、範囲外アドレスの発生に応じて、メモリ装置のビット線を駆動することである。更に別の利点は、範囲外アドレスにアクセスするとき予期可能なデータ出力、より速いアクセス時間、低電圧機能性、及び浮動ビット線の排除を含む。他の技術的利点は以下の図面、説明、請求項から当業者には容易に理解されるであろう。
【０００９】
本発明及びその利点のより完全な理解のため添付図面を参照した説明を以下に述べる。図において、同様な要素は同じ参照番号が付せられる。
【００１０】
【実施例】
図１はメモリ装置１０のブロック図面である。メモリ装置１０は複数の行１６に配列された複数の格納ユニット１４をもったメモリ配列１２を含む。メモリ装置１０は行復号器１８、行選択器２０、ビット線検知器２２を含む。メモリ装置１０はまた範囲外復号器２４、範囲外選択器２６、ビット線駆動器２８を含む。ビット線駆動器２８は単一の行３２に設けられた複数の格納ユニット３２を含む。
【００１１】
通常の操作において、行復号器１８はアドレス情報を受け取り、受け取ったアドレス情報に対応する適当な行１６を決定する。行復号器１８により識別された行１６は行選択器２０を駆動して識別された行１６に関連する格納ユニット１４を可能にして、それらの出力をビット線検知器２２による決定のためそれぞれのビット線３４に与える。
【００１２】
範囲外アドレス状態の間は、行復号器１８は行選択器２０による何れの行の駆動も行わない。この状態において、従来のメモリ装置はそれぞれのビット線３４を好ましくない浮動状態に駆動する。しかし本発明においては、範囲外復号器２４は範囲外アドレスの発生を認識して、単一の行３２の格納ユニット３０から出力をビット線３４に与えるように範囲外選択器２６が適当にビット線選択器２８を駆動するようにする。格納ユニット３０は予めプログラムされた値がその中に格納されていて、範囲外アドレスがメモリ装置１０により受け取られたことを示すようにしている。格納ユニット３０は、メモリ配列１２の格納ユニット１４と同様にｐ−チャネル要素、ｎ−チャネル要素、及び／又は図示のようなメモリセル回路を含む。範囲外復号器２４はブール（Boolean）復号技術を用いて範囲外アドレスを識別する。
【００１３】
図２は別のメモリ装置４０を示す。メモリ装置４０は、メモリ装置１０における格納ユニット３０をもった別個のビット線駆動器２８に代えて、各ビット線３４にフィードバック・ラッチ４２を使用する。範囲外復号器２４は範囲外アドレスの発生を識別して範囲外選択器２６が行３２の各ビット線３４のフィードバック・ラッチ４２を作動可能にする。フィードバック・ラッチ４２は範囲外アドレスの発生の間に出力を与えるため、ビット線３４をそれ迄の状態に保持する。有効な範囲内アドレスが決定すると、フィードバック・ラッチ４２は不能にされ、行復号器１８と行選択器２０により識別されて決定された行１６の格納ユニット１４からの適切な出力がそれぞれのビット線３４に与えられる。
【００１４】
図３は更に別のメモリ装置５０を示す。メモリ装置５０はクロッキングの実施例（clocking implementation）に使用される。メモリ装置５０はプレチャージ（precharge）制御信号をプレチャージ線５２で受信し、各行線１６と範囲外行線３２をプレチャージする。もし行復号器１８が複数の行１６の１つにアクセスすることを示すアドレス情報を受信したなら、行選択器２０は識別された行１６がプレチャージ線を論理ローの状態に下げて、その識別された行１６の格納ユニット１４からの値をビット線３４に与えるようにする。この識別された行１６によるプレチャージ線の引き下げはまた範囲外選択器２６における適当な論理により範囲外行３２を動作不能にさせる。
【００１５】
もし行復号器１８により識別される行１６が存在しないなら、アドレス情報は範囲外アドレスを示している。この場合復号された行１６によるプレチャージ線５２の引き下げは無い。論理ロー状態に引き下げられないので、プレチャージ線５２は範囲外選択器２６を起動して格納ユニット３０を駆動し、エネーブル制御信号５４に応答してそれからの出力値をビット線３４に与える。このようにして範囲外アドレスはメモリ装置５０により適正に処理される。
【００１６】
以上の如く、本発明に従って上述のような利点を達成する範囲外アドレスを処理する装置と方法が提供されることが明らかである。本発明の詳細を説明したが、当業者により各種の変形、取り替え、修正が容易に認識され、また添付の請求項により画定される本発明の精神と範囲から逸脱することなく成されることが理解されるであろう。
【００１７】
以上の説明に関して更に以下の項を開示する。
（１）範囲外アドレスを処理するメモリ装置にして：
複数の行に配置された複数の格納ユニットをもったメモリ配列と；
複数の格納ユニットをもったビット線駆動器と；
アドレス情報を受け取り、アクセスすべき前記メモリ配列の複数の行の１つを決めるように作動する行復号器と；
前記行復号器により決められた前記複数の行の１つを選択し、それに関連する格納ユニットに格納されている値をそれぞれのビット線に出力するように作動する行選択器と；
アドレス情報を受け取り、前記メモリ配列の複数の行の何れの行も前記アドレス情報がアクセスすべきでない、ことを決めるように作動する範囲外復号器と；前記範囲外復号器が、前記受け取ったアドレス情報が前記メモリ配列の複数の行の何れの行にもアクセスしないと決めるのに応答して、前記ビット線駆動器の格納ユニットを選択するように作動する範囲外選択器と；
を含む、前記メモリ装置。
（２）前記ビット線駆動器の複数の格納ユニットがそれにプログラムされた所定の値を含む、第１項に記載のメモリ装置。
（３）前記ビット線駆動器の複数の格納ユニットの各々がｐ−チャネル要素を含む、第１項に記載のメモリ装置。
（４）前記ビット線駆動器の複数の格納ユニットの各々がｎ−チャネル要素を含む、第１項に記載のメモリ装置。
（５）前記ビット線駆動器の複数の格納ユニットの各々がメモリ・セル回路を含む、第１項に記載のメモリ装置。
（６）前記ビット線駆動器の複数の格納ユニットの各々がフィードバック・ラッチを含む、第１項に記載のメモリ装置。
（７）前記ビット線駆動器の複数の格納ユニットの各々のフィードバック・ラッチが、前記アドレス情報が前記メモリ配列の複数の行の何れの行にもアクセスしないと決められるとき作動可能にされる、第６項に記載のメモリ装置。
（８）前記ビット線駆動器の複数の格納ユニットの各々のフィードバック・ラッチが、前記アドレス情報が前記メモリ配列の複数の行の何れの行にもアクセスしないことに応答して、前記ビット線に置かれたそれまでの値を保持する、第６項に記載のメモリ装置。
（９）前記ビット線駆動器の複数の格納ユニットの各々のフィードバック・ラッチが、前記アドレス情報が前記メモリ配列の複数の行の１つにアクセスすることが決められるとき作動不能にされる、第６項に記載のメモリ装置。
（１０）前記範囲外選択器がプレチャージ制御信号とエネーブル制御信号を含む、第１項に記載のメモリ装置。
【００１８】
（１１）範囲外アドレスを処理するメモリ装置であって；
複数の行に配置された複数の格納ユニットをもち、前記格納ユニットの各々が関連するビット線に出力を与えるよに作動し、また各格納ユニットがメモリセル回路である、メモリ配列と；
複数の格納ユニットをもち、各格納ユニットが関連するビット線に出力を与えるように作動するビット線駆動器と；
アドレス情報を受け取り、前記メモリ配列の複数の行の何れの１つにアクセスすべきかを決めるように作動する、行復号器と；
前記行復号器により決められた前記複数の行の１つを選択し、それに関連する格納ユニットに格納されている出力を関連するビット線に出力する、行選択器と；
アドレス情報を受け取り、前記メモリ配列の複数の行の何れの行も前記受け取ったアドレス情報によりアクセスされない、ことを決めるように作動するブール復号器と；
前記ブール復号器が受け取ったアドレス情報が前記メモリ配列の複数の行の何れにもアクセスしないことを決めるのに応答して、前記ビット線駆動器の格納ユニットを選択するブール選択器と；
を含む、前記メモリ装置。
（１２）前記ビット線駆動器の各格納ユニットが関連するビット線に出力する値で予めプログラムされている、第１１項に記載のメモリ装置。
（１３）前記ビット線駆動器の各格納ユニットが前記ブール選択器により作動可能にされるフィードバック・ラッチを含む第１１項に記載のメモリ装置。
（１４）前記ビット線駆動器の各格納ユニットのフィードバック・ラッチが作動可能にされると関連するビット線のそれまでの出力値を保持するように作動する、第１３項に記載のメモリ装置。
（１５）前記ビット線駆動器の格納ユニットがｐ−チャネル及び／又はｎ−チャネル要素を含む、第１１項に記載のメモリ装置。
【００１９】
（１６）メモリ装置（１０）は複数の行（１６）に配置された格納ユニット（１４）をもったメモリ配列（１２）を含む。行復号器（１８）がアドレス情報を受け取り前記複数の行の何れの行を作動可能にするかを決める。決められた行（１６）により、行選択器（２０）がその決められた行（１６）に関連する格納ユニット（１４）を駆動して、それらの出力をビット線検知器（３２）による識別のため、それぞれのビット線（３４）に与える。もし受け取ったアドレス情報が前記メモリ配列（１２）の複数の行（１６）の何れの行も識別しない範囲外アドレスを示すなら、範囲外復号器（２４）がそのような決定を与えて範囲外選択器（２６）を駆動しビット線駆動器（２８）の単一の行（３２）に配置される格納ユニット（３０）を作動可能にする。該格納ユニット（３０）からの出力が範囲該アドレスの発生の間それぞれのビット線（３４）に印加され、該ビット線（３４）が好ましくない浮動状態になるのを防止する。
【図面の簡単な説明】
【図１】メモリ装置の１つの実施例のブロック図面。
【図２】メモリ装置の他の設計のブロック図面。
【図３】メモリ装置の更に他の設計のブロック図面。
【符号の説明】
１０、４０、５０  メモリ装置
１２  メモリ配列
１４  格納ユニット
１６  行
１８  行復号器
２０  行選択器
２２  ビット線検知器
２４  範囲外復号器
２６  範囲外選択器
２８  ビット線駆動器
３０  格納ユニット
３２  単一行
３４  ビット線
４２  フィードバック・ラッチ
【図１】
0004152629.tif 000002
【図２】
0004152629.tif 000003
【図３】
0004152629.tif 000004