(57)【特許請求の範囲】
【請求項１】
外部クロックに対する中間位相の内部クロック信号を発生するための回路であって、
外部クロック信号に応じて初期基準クロック信号を生成するためのクロックバッファと、
前記初期基準クロック信号を受信するための遅延モニタ回路（DMC）と、
前記DMCから信号を受信するための順行ユニットのアレイと、
逆行ユニットのアレイと、
前記逆行ユニットの一つから受信される逆行信号に応じて内部クロック信号を生成するためのクロックドライバと、
前記初期基準クロック信号に応答する遅延基準クロック信号を生成するための遅延素子であり、前記遅延素子は前記順行ユニットのステージにそれぞれ対応する複数の中間の遅延素子を含み、
各ミラーコントロール回路（ＭＣＣ）が前記順行ユニットのうち一つの出力、ならびに前記遅延基準クロック信号を受信する複数のＭＣＣｓとを備え、
前記順行ユニットの出力のうち一つが前記遅延基準クロック信号に同期するとき、一つの逆行ユニットが活性化されて逆行信号の発生が始まることを特徴とする回路。
【請求項２】
前記順行ユニットは１ステージ当たりｍユニットのステージ内に配列され、前記遅延素子はｍで分けられた前記DMCの時間遅延値を有する遅延成分を含むことを特徴とする請求項１に記載の回路。
【請求項３】
前記ＭＣＣのうちの少なくとも一つは、ラッチで構成され、前記遅延基準クロック信号の出力遷移が前記順行ユニットの出力遷移よりも遅れずに発生する場合にのみロッキングをして同期を検出することを特徴とする請求項１に記載の回路。
【請求項４】
前記遅延素子は、論理素子で構成されていることを特徴とする請求項１に記載の回路。
【請求項５】
前記中間遅延ユニットは前記遅延基準クロック信号がそれぞれ異に遅延したバージョンを生成し、前記中間遅延ユニットのうちの一つは前記遅延基準クロック信号のシングルバージョンを前記ステージのうち一つのステージの順行ユニットに相応するすべてのＭＣＣに提供するため結合されることを特徴とする請求項１に記載の回路。
【請求項６】
前記中間遅延ユニットは、前記遅延基準クロック信号がそれぞれ異に遅延したバージョンを発生し、
前記中間遅延ユニットのうち一つは、前記遅延基準クロック信号のシングルバージョンを前記ステージのうち一つのステージ順行ユニットに相応するすべてのＭＣＣでなく、一部のＭＣＣに提供するように連結されることを特徴とする請求項１に記載の回路。
【請求項７】
前記中間遅延ユニットのうち一つは、前記中間遅延ユニットに相応するステージの順行ユニットに対応するすべてのＭＣＣを半分遅延させるように結合されることを特徴とする請求項１に記載の回路。
【請求項８】
前記ステージは、それぞれｍユニットを有し、
前記遅延素子は、ｍで分けられたＤＭＣのタイム遅延値を有する遅延成分を含むことを特徴とする請求項１に記載の回路。
【請求項９】
前記順行ユニット、前記逆行ユニット及び前記中間遅延ユニットは、同一なタイム遅延値を有するように作られることを特徴とする請求項１に記載の回路。
【請求項１０】
前記ＭＣＣのうち少なくとも一つは、ラッチから構成され、前記遅延基準クロック信号の出力遷移が前記順行ユニットの出力遷移よりも遅れずに発生する場合にのみロッキングをして同期を検出することを特徴とする請求項１に記載の回路。
【請求項１１】
前記各ＭＣＣは、前記逆行ユニットのうち相応する一つに同期検出の状態を伝達するためのＭＣＣ信号を発生し、
前記MCC信号のうち少なくとも一つは、順行アレイユニットのうち一つに入力されることを特徴とする請求項１に記載の回路。
【請求項１２】
前記各ＭＣＣは、前記逆行ユニットのうち相応する一つに同期検出の状態を伝達するためのＭＣＣ信号を発生し、
前記MCC信号のうち少なくとも一つは、順行アレイユニットのうち一つに入力されることを特徴とする請求項１に記載の回路。
【請求項１３】
前記順行ユニット、前記逆行ユニット及び中間遅延ユニットは、互いに同一なタイム遅延値を有するように作られることを特徴とする請求項１２に記載の回路。
【請求項１４】
前記順行ユニット、前記逆行ユニット及び中間遅延ユニットは、互いに同一な構造を有することを特徴とする請求項１２に記載の回路。
【請求項１５】
前記ＭＣＣのうち少なくとも一つは、ラッチで構成され、前記遅延基準クロック信号の出力遷移が前記順行ユニットの出力遷移よりも遅れずに発生する場合にのみロッキングをして同期を検出することを特徴とする請求項１２に記載の回路。
【請求項１６】
前記ＭＣＣ信号は、第１順行ユニットからの信号に応答して発生して第２順行ユニットに入力され、
前記第１順行ユニットと前記第２順行ユニットとの間には順行ユニットが介在することを特徴とする請求項１２に記載の回路。
【請求項１７】
前記第１順行ユニットと前記第２順行ユニットとの間には一つ以上の順行ユニットが介在することを特徴とする請求項１６に記載の回路。
【請求項１８】
外部クロックに対する中間位相の内部クロック信号を発生するための方法であって、
外部クロック信号に応答する初期基準クロック信号を生成する段階と、
前記初期基準クロック信号から遅延モニタ回路（ＤＭＣ）信号を生成する段階と、
ステージ内に配置された順行ユニットのアレイに前記ＤＭＣ信号を入力する段階と、
前記順行ユニットの少なくともいくつかのステージに個々に対応する複数の中間の遅延ユニットを用いて前記初期基準クロック信号を遅延させて遅延基準クロック信号を生成する段階と、
ミラーコントロール回路（ＭＣＣ）のアレイに前記遅延基準クロック信号を入力する段階と、
どの順行ユニットが前記遅延基準クロック信号と同期した信号を生成するかを決定する段階と、
前記決定に従い、逆行ユニットのアレイ内に配列された複数の逆行ユニットのうち相応する一つの逆行ユニットを選択する段階と、
前記選択された逆行ユニットに一致して逆行ユニットのアレイの一端で逆行信号を発生する段階と、
内部クロック信号を発生するためクロックドライバに逆行信号を入力する段階とを含むことを特徴とする方法。
【請求項１９】
前記ＭＣＣのうち一つは、前記順行ユニットのうち一つの順行ユニットの出力と前記遅延基準クロック信号とを受信し、前記遅延基準クロック信号の出力遷移が前記順行ユニットの出力遷移よりも遅れずに発生する場合にのみラッチすることを特徴とする請求項１８に記載の方法。
【請求項２０】
前記逆行ユニットのうち相応する一つに同期検出の状態を伝達するためMCC信号を発生する段階と、
前記順行アレイのユニットのうち一つに前記ＭＣＣ信号を入力する段階と、
をさらに含むことを特徴とする請求項１８に記載の方法。
【請求項２１】
他の順行ユニットの前記遅延基準クロック信号がそれぞれ異に遅延したバージョンを比較するように前記遅延基準クロック信号をさらに遅延させる段階をさらに含むことを特徴とする請求項１８に記載の方法。
【請求項２２】
前記順行ユニット、前記逆行ユニット及び中間遅延ユニットは、互いに同一な時間信号を遅延させることを特徴とする請求項１８に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】
本発明は、半導体メモリ用クロック信号を発生するための回路とその方法に関するもので、特に外部クロックに対し中間値の位相をもつ内部クロック信号を発生するための多重位相クロック発生の回路とその方法に関する。
【０００２】
【従来の技術】
集積回路はクロック信号（またはクロックとして知られている）を通じてそれらの動作を調整する。図１１はクロック信号を処理するための回路構造図である。この回路の構造は米国特許第5,999,032号に詳しく開示されている。
簡略に言うと、外部システムクロックXCLKは内部クロックICLKを発生するために提供される。前記外部システムクロックXCLKは入力バッファIBUFにより受信される。入力バッファIBUFは前記外部システムクロックXCLKの入力から入力バッファIBUFの出力までに、d1で表示された程度の遅延時間をもつ。前記入力バッファIBUFの出力は多重の内部バッファINTBUF（単に一つだけが図示されている）に入力され、前記多重の内部バッファは内部クロックICLKを出力する。ここで、前記内部バッファINTBUFに対する遅延時間はd2と定義される。この後、前記内部クロックICLKは集積回路チップ内の機能的ユニットに伝達される。前記内部クロックICLKは集積回路チップの内部回路からデータ入出力バッファまでに、ならびに集積回路チップのデータバスまでにデジタルデータの伝達を同期化させのるに用いられるタイミング信号であってもよい。
【０００３】
図１２は図１１の回路に対するタイミング図である。外部システムクロックXCLKは入力バッファIBUFの遅延d1だけ遅延するかまたはスキューされ、内部バッファINTBUFの遅延d2を加えることになる。SDRAMのような集積回路の機能的タイミングは内部クロックICLKにより設定されるため、SDRAMからのデジタルデータをフェッチ(fetching)するかまたはリード(reading)するアクセスタイムT(acc)はクロックスキューd1+d2と殆ど同様である。
【０００４】
コンピューターシステムクロックが100MHz伝送率に肉薄するに従い、SDRAMのアクセスタイムT(acc)は外部システムクロックXCLKの周期の+/-.1ナノ秒(ns)になるようにするのが好ましい。これはどんなクロックスキューでもクロック分配システムで除去されるべきことを意味する。
【０００５】
位相同期ループ（PLL：Phase  Locked  Loops）と遅延ロックループ（DLL：Delay  Locked  Loops）は２個のタイミング信号を同期化させるための技術分野でよく知られている。このような二つの場合において同期化を得るかまたはロッキングを得るための時間は50サイクルまたはそれ以上であってもよい。SDRAM適用においてそのような長いロッキングタイムに従い、前記内部クロックICLKはSDRAMが非活性化された期間に再活性化されることができなくなる。これはSDRAMの電力浪費を好ましくない水準までに増加させる。
【０００６】
クロック同期遅延CSDは二つのクロックサイクル内のクロックスキューd1＋d2を除去する同期回路の一種である。関連技術でよく知られたCSDの２つの類型はラッチ形CSDと非ラッチ同期ミラー遅延（SMD：nonlatched  synchronous  mirror  delay）である。
【０００７】
図１３はSMD回路の一般回路に対する模式図である。図１０に示すように、外部システムクロックXCLKは入力バッファIBUFにより受信され、遅延d1だけ遅延する信号IBOが前記入力バッファIBUFで出力される。前記入力バッファIBUFの出力IBOは遅延モニター回路DMCに入力される。遅延モニター回路DMCは決められた量だけ遅延した入力信号IBOを出力信号として提供する。この固定された量は入力バッファIBUFの遅延d1と内部バッファINTBUFの遅延d2との和と同様になるように一般的に設計される。
【０００８】
図１３の回路は３個のアレイ、即ち順行遅延アレイFDA、ミラー制御回路MCCの素子のアレイ、ならびに逆行遅延アレイBDAを含む。前記アレイはそれぞれ相応の素子をもつ。
遅延モニター回路DMCの出力は順行遅延アレイFDA内に入力される。順行遅延アレイFDAは多くの遅延素子からなる。これらの遅延素子のそれぞれは順行遅延アレイFDAの入力を増加タイムｔ(DF)だけ遅延させる。順行遅延アレイFDAの各遅延素子の出力はそれぞれの後続遅延素子に入力され、また順行遅延アレイFDAの多重出力のうちの一つとなる。
【０００９】
順行遅延アレイFDAの多重出力はミラー制御回路MCCの対応素子に入力される。入力バッファIBUFの出力IBOはミラー制御回路MCCの素子の多重入力として提供される。このような各素子において入力バッファIBUFの出力IBOは順行遅延アレイFDAの各出力と比較される。順行遅延アレイFDAの出力のうち一つが入力バッファIBUFの出力IBOのn+1パルスと整列されるとき、ミラー制御回路の素子はその一つの出力を逆行遅延アレイBDAの相応素子に伝達する。ミラー制御回路MCCは多数の出力をもち、ミラー制御回路MCCの入力のうちいずれか一つを順行遅延アレイFDAから逆行遅延アレイBDAに伝達する。
【００１０】
逆行遅延アレイBDAは多重遅延素子からなる。それぞれの遅延素子は順行遅延アレイFDAの遅延タイムのような遅延タイムｔ(DF)をもつ。
図１４は図１３の回路に対するタイミング図である。遅延クロックパルスは次の式（１）で示されるファクター(factor)だけ遅延する。
【００１１】
ｔ(FDA)=ｔ(CK)-(d1+d2)          （１）
ここで、t(CK)は外部クロック区間のタイムを示し、t(FDA)はスキューd1+d2よりも少ないFDA区間のタイムを示す。
遅延クロックパルスは逆行遅延アレイBDAでファクターt(FDA)だけ遅延する。それで、逆行遅延アレイBDAのｎ番目のパルス出力が式（２）で示されるファクターだけ遅延する。
【００１２】
2d1＋d2＋2[t(CK)-(d1+d2)]＝-d2          （２）
これは逆行遅延アレイBDAのｎ番目のパルスを外部システムクロックXCLKのn+2パルスに対し内部バッファINTBUFの遅延d2のファクターだけ間違って整列させることになる。
【００１３】
逆行遅延アレイBDAの出力は内部バッファINTBUFの入力となる。ｎ番目の内部クロックICLKは外部システムクロックXCLKと整列されることになる。
ミラー制御回路MCCには２つの類型がある。1番目の類型は逆行遅延アレイBDAに伝達されるように選択された順行遅延素子FDAの遅延セグメントを固定させるラッチである。ラッチが一応セットされると、単にSDRAMの非活性時間の間のみにリセットされ、SDRAMが再活性化されると、必要な遅延の長さの決定が再びなされるようになる。
【００１４】
ミラー制御回路MCCの２番目の類型は同期ミラー遅延(SMD)である。ミラー制御回路MCCは順行遅延アレイFDAの出力が入力バッファIBUFの出力IBOのn+1パルスと整列されるときに活性化されるパスゲートである。同期ミラー遅延は外部システムクロックXCLKの各サイクルを選択し、これの遅延素子は入力バッファIBUFの出力IBOとの整列を充足する。
【００１５】
図１５はミラー制御回路MCCの2番目の類型を用いる先行技術の具現例を示した図である。回路５００は同期ミラー遅延SMDsで作られ、連続的な素子FD1、FDW、・、FDmからなるFDAをもつ。また、回路５００は連続的な素子BD1、BD2、・、BDｍからなるBDAと、連続的素子MCC1、MCC2、・、MCCmで構成されるMCCアレイとを含む。クロックドライバは内部バッファINTBUFに対応する。
【００１６】
クロックバッファは外部クロック信号Ext、CLKを受信し、中間信号PCLKを出力する。中間信号PCLKはDMC（Delay  Monitoring  Circuit）を通じて遅延した後FDAに入力される。その後、PCLKは対応のMCCの素子でFDAの素子の出力と比較される。
【００１７】
例えば、図１５の場合、比較が素子MCC3でトリガーされれば、これらのアレイの残りは用いられない。同相(in-phase)ロッキング(locked)FDA1信号がMCC3で出力される。前記FDA1信号はMCC3により選択された逆行遅延アレイBDAパスを通じて遅延して、BDA1信号を生成する。BDA1信号はクロックドライバを通過して内部クロックINT.CLKを生成する。また、逆行遅延アレイBDAは素子ダミーMCCnをもつダミーMCCアレイに連結される。
【００１８】
また、図１６に示すように、同相ロッキングFDA1信号はMCC3にPCLKが入ってから正確に１サイクルだけ過ぎると出力される。このようなSMDは内部クロックを作り、このような内部クロックは外部クロックの２サイクル後に外部クロックに対し同一位相になる。
【００１９】
クロックバッファの遅延がtd1として指定され、クロックドライバの遅延がtd2として指定され、SMD遅延ユニットの遅延がT(du)として指定される場合、SMDは一般に２サイクル内にロッキングされる。即ち、td1+tdmc+n×T(du)+n×T(du)+td2=2tclkであり、ここでtdmc1はDMCの遅延時間になる。そこで、DMCの遅延はtd1+td2と同一にセットされることができる。
【００２０】
一般に、図１５におけるロッキング動作が従来のSMDのｎ番目遅延ユニットで起きれば、ロッキング動作は以下の式（３）、（４）のように現される。
(td1+td2)+n×T(du)=tclk＠conventional  SMD  locking          （３）
Int.CLK=Ext.CLK＋td1+td1+td2+2(tclk-(td1+td2))＋td2
=Ext.CLK+2tclk          （４）
【００２１】
しかし、前記構造でも従来のSMDにおいては問題点がある。なぜならば、外部クロックと関連して同相（in-phased）(0°)の内部クロックが発生するとしても、45°、90°、270°、325°のような中間値の位相、ならびにこれと類似した中間値の位相でロッキングされるのは不可能であるからである。
【００２２】
米国特許第5,999,032号で一つの解決方法が開示されているが、この方法は複雑である。また他の解決方法ではDLL回路を用いる。しかし、これは複雑な設計を必要とするなどの不利な点があり、長いロッキング時間を招来する。
入力データがそれの外部クロックのエッジ及び中心部分の両方と整列できるため、クロック遅延ライン回路のオープンループ類型は45°、90°、270°、325°のような一般の中間値をもつ位相においてロッキングを行うために求められる。
【００２３】
【発明が解決しようとする課題】
本発明の目的は、外部クロックに対し中間値の位相をもつ内部クロック信号を発生するための回路及びその方法を提供することにある。
【００２４】
【課題を解決するための手段】
このような目的を達成するため本発明の回路は、外部クロック信号に応答する初期基準クロック信号を発生するためのクロックバッファと、初期基準クロック信号を受信するためのDMCと、前記DMCからの信号を受信するための順行ユニットのアレイとを備える。また、前記回路は逆行信号を発生するためクロックドライバに入力される。遅延素子は初期基準クロック信号に応答する遅延基準クロック信号を生成する。複数個のMCCは順行ユニットのうち一つの出力と遅延基準クロック信号とを受信する。順行ユニットの出力のうち一つが遅延基準クロック信号と同期するとき、逆行ユニットのうち一つが活性化されて、逆行信号の発生が始まる。
本発明によれば、発生した内部クロック信号が外部クロック信号で制御された位相偏移をもつという利点が提供される。また、基本CSD構造の利点が維持される。
【００２５】
【発明の実施の形態】
以下、本発明の実施例を詳しく説明する。
図１は本発明の一実施例による回路７００を示す。回路７００はクロック受信機として知られたクロックバッファ７１０を含む。クロックバッファ７１０はシステムクロックとして知られた外部クロック信号XCLKを受信する。クロックバッファ７１０は外部クロック信号XCLKに応答する初期基準クロック信号PCLKを発生する。PCLKはショートパルスまたは同じ位相の幅をなすことができる。
【００２６】
回路７００はまた第１遅延モニター回路DMC1(７２０)を含む。DMC１(７２０)は初期基準クロック信号PCLKを受信し、第１遅延基準信号PDMC1を出力する。
さらに、回路７００は順行ユニットのアレイFDA７３０を含む。アレイFDA７３０の順行ユニットが図１に独立的に図示されていないが、後続の図面では独立的に図示されている。アレイFDA７３０の順行ユニットは本発明の一般の実施例による技術において知られた所定の方法により作られる。好ましい実施例は後述する。アレイFDA７３０はDMC1からの第１遅延基準信号PDMC1を受信する。
【００２７】
さらに、回路７００は逆行ユニットのアレイBDA７４０を含む。アレイBDA７４０の逆行ユニットは図１に図示されていないが、後続の図面で示される。アレイBDA７４０の逆行ユニットは本発明の一般実施例による技術においてよく知られた所定の方法により作ることができる。これらの好ましい実施例は後述する。アレイBDA７４０の一端で逆行ユニットは逆行信号BDA1を出力する。
【００２８】
また、回路７００は内部バッファとして知られたクロックドライバ７５０を含む。クロックドライバ７５０は逆行信号BDA1の受信に応答して内部クロック信号Int.CLKを生成する。
また、回路７００は複数のミラー制御回路MCCsを含む。本発明を実用化するのに必要としなくても、これらは好ましくはアレイMCCA７６０内に配列される。各MCCは順行ユニットのうち一つのユニットの出力を受信する。また、ダミーMCCA７６５は選択的に含まれる。
【００２９】
回路７００はクロックバッファ７１０とアレイMCCA７６０の間のパス（経路）で少なくとも一つの遅延素子を含む。しばしば前記遅延素子は寄生キャパシタンスまたは寄生インダクタンスのように分布できる思案の付随的な現象と区別するためスタンドアロン(standalone)として描写される。
【００３０】
スタンドアロン遅延素子は遅延モニター回路DMCX７７０により図１に具現される。DMCX７７０は初期基準クロック信号PCLKを受信し、これに応じて第２遅延基準信号PDMCXを発生させる。
MCCsは第２遅延基準信号PDMCXを受信する。順行ユニットの出力のうち一つが遅延基準クロック信号と同期するとき、逆行ユニットのうち一つが活性化される。逆行ユニットが活性化されると、逆行信号の発生が始まる。
【００３１】
好ましい一実施例で、MCCのうち少なくとも一つはラッチとして作られ、これは本実施例の後述の図面を通じて理解されるはずである。前記ラッチは遅延基準クロック信号の出力遷移が順行ユニットの出力遷移よりも遅くなくなるときにのみロッキングをすることにより同期を検出する。
【００３２】
図２は本発明の他の実施例による回路８００を示す。回路８００は回路７００と類似した多数の構成要素を含むので、これらに対する説明は省略する。
重要なこととして、複数の構成素子で作られる遅延素子が提供される。構成素子は第２遅延モニター回路DMC2(８７２)で、これは初期基準クロック信号PCLKを受信し、これに応じて第２遅延基準信号PDMC2を発生させる。
【００３３】
また、遅延構成素子は、好ましくはアレイに配列された複数個の遅延ユニットDA８７４である。１番目の遅延素子は信号PDMC2を受信し、遅延素子DA８７４の各々は前記信号PDMC2を一層遅延させる。このように遅延素子DA８７４のそれぞれは前記遅延基準信号PDMC2をそれぞれ異に遅延させたバージョン(version)を発生する。
【００３４】
好ましくは、各MCCは、同期検出の状態を相応の一つの逆行ユニットに伝達するためのMCC信号(PMCC1、PMCC2、・・・・・を発生させる。各MCC信号PMCCnは同期の有無を表示し、逆行ユニットに印可される。
図３は本発明の又他の実施例による回路９００を示す。回路９００は前記回路８００と類似した多くの構成要素を含むので、これらの説明は省略する。
【００３５】
重要なこととして、回路９００は図１及び図２で示した実施例と異って構成されるアレイFDA９３０を含む。前記アレイFDA９３０はアレイ７３０で示される入力よりも一つだけ多い入力を受信し得る素子を含む。
回路９００においてMCC信号PMCC1、PMCC2、・は順行アレイFDA９３０のユニット内に入力される。これは又順行アレイFDA９３０のユニットからの信号出力を形成し、MCCA７６０においてMCCユニットの後続ユニットで同期を合わせるため比較を形成する。
【００３６】
前記実施例のうち詳細及び特別な実施例は後に説明する。
図４を参照すると、フローチャート１０００は本発明の一実施例による方法を説明している。又、フローチャート１０００で示した方法は本発明の実施例による回路のうち一つにより具現できる。
【００３７】
ボックス１０１０によると、初期基準クロック信号PCLKは外部クロック信号XCLKに応じて発生する。
次のボックス１０２０によると、DMC信号は初期基準クロック信号PCLKから発生する。
【００３８】
次のボックス１０３０によると、DMC信号は順行ユニットのアレイに入力される。
次のボックス１０４０によると、初期基準クロック信号PCLKは遅延して遅延基準信号PDMC2を生成する。
【００３９】
選択的な次のボックス１０４５によると、遅延基準信号PDMC2は一層遅延される。その結果、他の順行ユニットが互いに異なって遅延したバージョンを比較する。
次のボックス１０５０によると、遅延基準信号PDMC2（一層遅延するかまたは遅延しない）はMCCAアレイのMCCへ入力される。
【００４０】
次のボックス１０６０によると、各順行ユニットが遅延基準信号（一層遅延するかまたは遅延しない）と同期する信号を発生するように設定される。
ボックス１０６０以前の選択的なボックス１０５３によると、MCC信号はMCCにより発生する。MCC信号は同期状態を検出するかまたは伝達することができる。
【００４１】
ボックス１０６０以前の又他の選択的なボックス１０５６によると、MCC信号は順行アレイ内のユニットに入力される。これはまた順行ユニットで現れる信号タイミングに影響を与える。
次のボックス１０７０によると、同期設定に従い、バックアレイ内に配置された複数個の逆行ユニットのうち一つが選択される。その選択はボックス１０５３で発生したMCC信号によりなされることもできる。
【００４２】
次のボックス１０８０によると、逆行信号BDA1はバックアレイの端部で発生する。このような発生は選択された逆行ユニットにより初期化される。
次のボックス１０９０によると、逆行信号BDA1は内部クロック信号Int.CLKを発生するためにクロックドライバに入力される。
【００４３】
以下、本発明の一実施例による回路及びその方法について詳しく説明する。
図５を参照すると、詳しい説明が提供される。ある構成要素は以前の図面で一層詳しく説明される反面、他の構成要素は不必要に図面を曖昧にするのを防止するため省略されていることがわかる。また、ここで与えられた値は単に一例として提供され、互いに異なった番号が付けられる。
【００４４】
DMC1(１１２０)は基準信号PDMC1を生成して、順行アレイFDA１１３０に出力する。順行アレイFDA１１３０は12順行ユニット（それぞれの番号が付けられていない）から構成される。これらのユニットは１ステージ当たりm=3からなった連続ユニットのi=4ステージ内に配列される。
【００４５】
MCCユニット（番号が別途に付与されていない）のMCCAアレイ１１６０が示され、これらは前記FDAアレイ１１３０内の順行ユニットとそれぞれ対応する。MCCユニットはBDAアレイの相応するバック素子に入力を提供する。入力はMCC信号であり、これらはいくつかの順行ユニットに提供される。
【００４６】
遅延素子はDMC2（１１７２）からなる遅延構成要素を含む。また、遅延素子はi-1=4-1=3の追加的中間遅延ユニット（それぞれ番号が付けられていない）を含み、これらは遅延アレイDA１１７４に配列される。中間遅延ユニットはそれぞれ少なくともいくつかのステージに相応する。これらユニットのそれぞれはステージのうち一つにおいて、一定に遅延した基準信号をMCCユニットに提供するが、遅延アレイDA１１７４は異に遅延した基準信号を別のステージのMCCユニットに提供する。
【００４７】
DMC1(１１２０)は、td1+td2だけ与えられたタイム遅延値をもつのが好ましい。ここで、td1は初期クロックバッファ（図５では図示していない）のタイム遅延を示し、td2はクロックドライバ（図５には図示していない）のタイム遅延を示す。このような場合、DMC2(１１７２)はｍにより分けられたDMC1のタイム遅延だけ与えられたタイム遅延値をもつものが好ましい。ここでｍは各ステージでの順行ユニットの数を示す。
【００４８】
本実施例では２つの類型が可能である。１番目の類型においてDA１１７４の各中間遅延ユニットは中間遅延ユニットに相応するステージの順行ユニットと相応するすべてのMCCを同一な量だけ遅延させるように連結される。このような類型においてDA１１７４の中間遅延ユニットはステージの端部で連結される。
【００４９】
２番目の類型においては、DA１１７４の各中間遅延ユニットは中間遅延ユニットに相応するステージの順行ユニットと相応するすべてのMCCでなく、単にいくつかを同一な量だけ遅延させるように連結される。このような類型ではDA１１７４の中間遅延ユニットがステージの中間で連結される。
【００５０】
本発明の一つ以上の実施例は図３を参照して説明する。即ち、図示したように、相応する順行ユニットに応答して発生するMCC信号は次の順行ユニットに行く。これは以下の説明のように本発明を具現するには必須のものではない。
また、図５を参照すると、MCC信号のうちいくつかは第１順行ユニットからの信号に応答して発生するもので、第２順行ユニットに入力される。しかし、第１順行ユニットと第２順行ユニットとの間に介在した順行ユニットがある。他の実施例ではそのような順行ユニットがより多く設置されることができる。勿論、図５の実施例では図３のように介在する順行ユニットがないように変更できる。
【００５１】
本発明の実施例において、最適化が順行ユニットである場合、本発明を具現するに必要なものでなくても逆行ユニットと中間遅延ユニットも同一なタイム遅延をもつように作られる。同一な遅延は計算を一層簡単にし、このようなユニットはまたSMDユニットともいわれる。
【００５２】
再びステージに対する説明をする。ステージを含む一つの理由は外部クロックに対し内部クロックの正確な位相偏移を設計するためのものである。これを始めるためにDMC2はDMC1に比較されるPCLK信号を１/mだけ遅延させる。
予め設定された多くの遅延ユニットが基準PCLKパスに付加される。各ｍ順行遅延ユニットごとに遅延アレイDi内の一つの遅延ユニットは基準PCLKパスに追加的に挿入されて、基準PCLKパスに付加されたすべての追加的遅延ユニットDi以後のSMDユニット遅延FDn（ロッキングユニット）で実用的なSMDロッキング動作が行われる。
【００５３】
必要なユニット数は以下のような誘導式からより明確に理解されるはずである。これらの誘導式では以下の記号が用いられる。
ｎ：ロッキング動作を行うため従来のSMDにおいてSMDユニット遅延ユニットFdiの数
【００５４】
ｎ'：改善されたSMDにおいてPCLKの追加的遅延に相応するSMDユニット遅延ユニットの数
ｍ：一つ以上のSMDユニット遅延を改善されたSMDのPCLKパスに追加するためのSMDユニット遅延の標準数
【００５５】
従って、ロッキング動作がn+n'番目遅延ユニットにおいて行われると仮定すると、ロッキング動作は以下の式（５）が満足されれば行われる。
(td1+td2)+n×・・・・・・・' ×T(du)=tclk+(td1+td2)/m+(n+n') ×T(du)/m＠advanced  SMD  locking          （５）
【００５６】
前記式（５）において、(n+n') ×T(du)/mは以下のように解釈される。例えば、n=16順行遅延ユニットFdiがクロックをロッキングするのに用いられ、一つのSMDユニット遅延Diが基準PCLKパスにｍ＝９順行遅延ユニットごとに挿入されれば、(16+2) ×T(du)/９=２×T(du)だけの遅延が(td1+td2)/mに付加されて、標準PCLKパスに追加されることができる。保障のために２×T(du)+(td1+td2)/mのタイム遅延がそれぞれのFDAパスとBDAパスに付加されるべきである。結果的に、内部クロックは2倍だけ遅延し、これは4×T(du)+2×(td1+td2)/mだけ遅延するのである。
【００５７】
全体位相偏移は式（５）から決定されて以下のように得られる。
ｎ'×T(du)=(td1+td2)/m+[ｎ×T(du)]/m＋・・' ×T(du) ]/m
<=>ｎ'・・・・・・・ ×T(du)=[td1+td2+n×T(du)]/m
<=>ｎ'×T(du)=tclk/(m-1)          （６）
【００５８】
式（６）において以下のように設定されることに利点がある。
td3=n' ×T(du)=tclk/(m-1)          （７）
値はtd3により推定される。このような目的で内部クロックは式（７）で始められるｍの項において示される。
【００５９】
内部クロック＝外部クロック+td1+(td1+td2)+2×｛tclk(td1+td2)＋td3｝+td2  =外部クロック+2×tclk+2×td3
=外部クロック+2×tclk+2/(m-1) ×tclk
=外部クロック+2×tclk[1+1/(m-1)]          （８）
【００６０】
図６に示すように、式（８）はｍのいろいろな値に対し、本発明の実施例により得られる位相偏移に対する値を算出する。図面に示されたように、外部クロックと関連して予め設定された位相をもつ内部クロックを生成するのが可能になる。
図３を参照すると、主要信号の相対的タイミングが図示される。また、図２を参照すると、信号PCLKは外部クロックXCLKに関してtd1だけ遅延する。信号PDMC2はDMC2により付加的に(td1+td2)/mだけ遅延する。PDMC2は各SMDユニットからT(du)だけ遅延する。
【００６１】
また、信号PCLKはDMC1によりtd1+td2だけ遅延して信号PDMC1を発生させる。信号PDMC1はFDAパスで各SMD遅延ユニットからT(du)だけ遅延し、MCCmでPCLKiと比較される。PCLKiはロッキングが行われるときのMCCmへの基準クロック信号入力である。
【００６２】
ロッキングがあるときに信号PUD0はロッキングステージでの順行遅延ユニットから出力される。PUD0信号はPDMC1に対しtclk-(td1+td2)+(td1+td2)/m+(n+n)/mだけ遅延する。従って、PUD0信号に対する全体遅延タイムは以下の式（９）のように与えられる。
【００６３】
PUD0遅延=tclk+(td1+td2)+tclk(td1+td2)+(td1+td2)/m+(n+n')/m    (９)
MCCmはPCLKiとPUD0とを比較して、ロッキングが発生するときにMCCが信号PMCCjを発生させるようにする。PMCCjはBDAパスでn+n'・・・遅延ユニットを通過して信号BDA1として出る。
【００６４】
クロックドライバはBDA1をtd2だけ遅延させ、内部クロックInt.CLKを発生させる。結果的に、内部クロックは外部クロックに対し２×tclk＋２×tclk/(m-1)だけの遅延をもつ。
順行ユニット、逆行ユニット及び中間遅延ユニットは同一構造で具現することにより、互いに同一なタイム遅延をもつ。設計の経済性はこのような方法により得られる。
【００６５】
図８を参照すると、図３の回路の所定の素子は同一構造を具現する目的でより詳しく説明される。これらは順行アレイユニットFD(J-1)、FD(J)、FD(J+1)、BD(J)、中間遅延ユニットDI(I)、MCCユニットMCC(J)及びバックアレイユニットBD(J+1)、BD(J-1)を含む。MCCユニットMCC(J)はその次の順行ユニットでの入力となる信号PMCC(J)を出力し、これはユニットFD(J+1)に行くことができる。
【００６６】
有益にも、シングルアレイ内でのすべてのユニットは同一になされることができる。また、順行、中間及び逆行アレイのすべてのユニットは好ましくは同一に作る。順行アレイユニットFD(J)、中間遅延ユニットD1及び逆行アレイユニットBD(J)はA、B、C、Dで表示される４個のターミナルをもつ。
【００６７】
図８のユニットを具現するための回路を図９と図１０を参照して説明する。図０と図１０の回路は信号PMCC(J)がユニットFD(J+1)に行く場合に関するものである。そうでなければ、以下の説明のように変更できる。
図９は、回路1５００は順行アレイユニットFD(J)、中間遅延ユニットD1及び逆行アレイユニットBD(J)を図示する。回路は３個の入力ノードA、B、C及び出力ノードDをもつ短パルス発生器からなる。これは特に複数のインバーターとNANDゲートとからなる。
【００６８】
図８において順行ユニットFD(J)は順行アレイ内の前の順行ユニットFD(J-1)からノードAを通して信号PUDIを受信し、順行アレイ内の次の順行ユニットFD(J+1)にノードDFFMを通してPUDJを出力する。ノードBは接地される。ノードCは又一つのMCC（図示しない）の信号PMCC(J-1)を受信し、これはMCC(J)の直前のMCCであるかまたはそうでないことも可能である。順行ユニットFD(J)はロッキングが発生するときに信号PMCC(J-1)によりその機能が失われる。PUD1がローからハイに遷移するとき、PUDJは予め設定されたハイパルス幅をもって発生し、PUD1と比較されるT(du)の遅延をもつ。
【００６９】
中間ユニットDI(I)は遅延として連結される。入力Cと入力A、Bのうち一つが接地される。遅延アレイDI内の各ユニットが遅延クロック信号PCLK(i-1)を受信し、一層遅延されたクロック信号PCLKiを発生する。
逆行ユニットBD(J)は逆行アレイ内の前の逆行ユニットBD(J+1)からノードAを通して信号を受信し、逆行アレイ内の次の逆行ユニットBD(J-１)にノードDを通して信号を出力する。ノードCは接地され、ノードBは信号PMCC(J)を受信する。
【００７０】
ロッキングするための回路の動作は以下の思想に基づいている。即ち、隣接するユニット遅延間の解像度を遅延T(du)よりも小さくなるまで漸次小さくするのである。
図８において信号PMCC(J)がユニットFD(J+2)（図示せず）に行く場合、反転された信号が考慮されて変更されなければならない。変更は図９内の回路でインバーター１５４５を消去することにより達成される。
【００７１】
図１０を参照すると、回路１６００は図８のMCCユニットMCC(J)を具現したことを示す。回路１６００は２個の入力信号PUDJ、PCLKiがローからハイに遷移するときの瞬間を感知するように構成される。これにより、回路１６００はダイナミックゲートのラッチ類型に構成される。特にこれはトランジスタ、インバーター及びNORゲートで具現される。
【００７２】
回路１６００において、２個の入力信号の位相で大きな差があるとき、即ち信号PCLKiの位相がPUDJの位相よりもっと速いとき、直列で連結される複数個のNMOSユニットは一層速く反応する。これはこれらの中で一つがオンされて出力信号PMCCを速く発生するからである。２個の入力信号の位相に単に微小な差があるとき、直列で連結されたNMOSユニットが遅く反応して出力信号PMCCを遅く発生させる。
【００７３】
このような場合、図８において、信号PMCC(J)がユニットFD(J+2)（図示せず）に行けば、変更があることになる。これは反転された信号を考慮しなければならないからである。
以上の説明のように、２サイクルロッキングタイムをもつ本発明の改善されたSMDを備えた多重位相クロック発生の回路では以下のような利点がある。即ち、多様な位相をもつ内部クロックを発生することができる。また、外部クロック信号とデータ信号が90°の一般的位相差でなく予め設定された位相差をもって半導体メモリ装置へ入力されるとしても、内部クロック信号を発生するように遅延させることにより、入力データ信号の適当なサンプルが作られる。そして、内部クロックを発生させるように遅延させることにより、データ出力タイムを意図的に制御し得る。
【００７４】
本分野の当業者は本明細書での説明を通じて本発明を具現することができる。詳細な説明は本発明の理解を助けるために提供された。他の例で、本発明を不必要に混同させるかもしれないよく知られた特徴は説明されていない。
本発明が好ましい形態で開示されたが、ここで開示され説明されたように特定実施例に限定されるものではない。本発明の分野の熟練者にとって本発明の実施例はさまざまな方法により変更可能なのは明白である。発明者はここで開示している多様な素子、特徴、機能及び特性のすべてのコンビネーションとサブコンビネーションを含むものが本発明の技術的思想と見なす。
【００７５】
本発明の特許請求の範囲は新規且つ進歩と認められるコンビネーションとサブコンビネーションとを定義する。特徴、機能、素子及び特性の別のコンビネーションとサブコンビネーションに対する付加的な請求は本明細書または関連の明細書に現すことができる。
【００７６】
【発明の効果】
以上説明したように本発明は、多様な位相をもつ内部クロックを発生し、入力データ信号の適当なサンプルを作ってデータ出力タイムを意図的に制御できるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施例による回路を示し、クロックバッファとMCCアレイ間に多重遅延素子をもつ回路の回路図である。
【図２】本発明の実施例による回路を示し、クロックバッファとMCC間の多重遅延素子をもつ回路の回路図である。
【図３】本発明の実施例による回路の回路図である。
【図４】本発明の実施例による方法を示すフローチャートである。
【図５】本発明の実施例による回路の回路図である。
【図６】本発明の実施例による回路において、数ｍを選択することにより実行できる位相偏移値を示す図である。
【図７】本発明の実施例による回路に対する関連信号のタイミング図である。
【図８】本発明の実施例による回路のうちの一部素子を示す回路図である。
【図９】本発明の実施例による回路の構成部分の細部を示す回路図である。
【図１０】本発明の実施例による回路の構成部分の細部を示す回路図である。
【図１１】従来技術によるSDRAMでのクロック分配回路の模式図である。
【図１２】従来技術によるSDRAMでのクロック分配回路においてクロックスキューの影響を示すタイミング図である。
【図１３】同期ミラー遅延を用いる従来技術の回路を示す模式図である。
【図１４】同期ミラー遅延を用いる従来技術の回路に対するタイミング図である。
【図１５】同期ミラー遅延を用いる従来技術の回路の細部を示す模式図である。
【図１６】同期ミラー遅延を用いる従来技術の回路に対するタイミング図である。
【符号の説明】
７００  回路
７１０  クロックバッファ
７２０  第１遅延モニター回路DMC1
７３０  順行ユニットのアレイFDA
７４０  逆行ユニットのアレイBDA
７５０  クロックドライバ
７６０  アレイMCCA
７６５  ダミーMCCA
７７０  遅延モニター回路DMCX
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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