(57)【特許請求の範囲】
【請求項１】
被測定デバイスに入力するテストパターンを生成するパターンジェネレータからテストパターンごとにＡＤスタート信号が入力されると、スタート信号及びタイミング信号を順次に出力するシーケンサと、
前記スタート信号が入力されると、前記テストパターンが入力された前記被測定デバイスの出力を測定するアナログ−デジタルコンバータと、
前記タイミング信号が入力されると、前記アナログ−デジタルコンバータの出力電圧値を測定値として出力するとともに、その出力電圧値を期待値と比較した結果をパス／フェイル信号として前記パターンジェネレータへ出力する演算論理装置とを備えたＤＣ試験装置であって、
前記シーケンサは、前記スタート信号及びタイミング信号に続いて、書込み信号及びクロック信号を順次に出力し、
前記クロック信号が入力されると、出力するアドレス値を更新するアドレスカウンタと、
前記書込み信号が入力されると、前記アドレス値の示すアドレスへ前記測定値を格納するヒストリメモリと
を備えたことを特徴とするＤＣ試験装置。
【請求項２】
前記ヒストリメモリとして、一回のＡＤスタート信号における複数回の測定による前記測定値をそれぞれ記憶するための記憶装置を利用する
ことを特徴とする請求項１記載のＤＣ試験装置。
【請求項３】
ＤＣ試験装置を備えた半導体試験装置において、
前記ＤＣ試験装置は、
被測定デバイスに入力するテストパターンを生成するとともに、前記テストパターンごとにＡＤスタート信号を出力するパターンジェネレータと、
前記ＡＤスタート信号が入力されると、スタート信号、タイミング信号、書込み信号及びクロック信号を順次に出力するシーケンサと、
前記スタート信号が入力されると、前記テストパターンが入力された前記被測定デバイスの出力を測定するアナログ−デジタルコンバータと、
前記タイミング信号が入力されると、前記アナログ−デジタルコンバータの出力電圧値を測定値として出力するとともに、その出力電圧値を期待値と比較した結果をパス／フェイル信号として前記パターンジェネレータへ出力する演算論理装置と、
前記クロック信号が入力されると、出力するアドレス値を更新するアドレスカウンタと、
前記書込み信号が入力されると、前記アドレス値の示すアドレスへ前記測定値を格納するヒストリメモリと
を備えたことを特徴とする半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体試験装置及びそれを構成するＤＣ試験装置に関し、特に、フラッシュメモリの試験に用いて好適なＤＣ試験装置に関する。
【０００２】
【従来の技術】
従来技術の半導体試験装置におけるＤＣ試験装置においては、フラッシュメモリ等の被測定デバイスのピンごとにテストパターンを入力し、その出力を期待値と比較して異常の有無を判断している。
【０００３】
ここで、図４を参照して、従来のＤＣ試験装置について簡単に説明する。
従来の半導体試験装置におけるＤＣ試験装置は、シーケンサ１１、アナログ−デジタルコンバータ（ＡＤＣ）１２及び演算論理回路（ＡＬＵ）１３により構成されている。
【０００４】
このシーケンサ１１は、半導体試験装置２のパターンジェネレータ（ＰＧ）２からＡＤスタート信号が入力されると、スタート信号及びタイミング信号を順次に出力する。
また、ＡＤＣ１２は、シーケンサ１１からスタート信号が入力されると、ＰＧ２が生成したテストパターンが入力された被測定デバイス（ＤＵＴ）３の出力を測定する。ここでは、被測定デバイス３として、例えばフラッシュメモリを試験をする例について説明する。
【０００５】
さらに、ＡＬＵ１３は、シーケンサ１１からタイミング信号が入力されると、ＡＤＣ１２の出力電圧値を測定値として出力するとともに、その出力電圧値を期待値と比較した結果をパス／フェイル（ＰＡＳＳ／ＦＡＩＬ）信号として出力する。この期待値は、予めＡＬＵ１３に、設定されている値であって、フラッシュメモリが正常である場合に出力されるべき値である。
【０００６】
そして、ＡＬＵ１３では、ＡＤＣ１２からの出力電圧値が、期待値を満たしている場合にパス信号を出力し、満たしていない場合にフェイル信号を出力する。このパス／フェイル信号は、通常、二値信号で与えられ、例えば「１」及び「０」で表される。
一方、ＡＬＵ１３から出力される出力電圧値としては、被測定デバイス３の出力をＡＤＣ１２によりアナログ−デジタル変換した電圧値がそのまま出力される。
【０００７】
そして、ＡＬＵ１３から出力されたパス／フェイル信号は、ＰＧ２へ入力される。
ＰＧ２から被測定デバイス３へ入力されるテストパターンは、ＡＬＵ１３から入力されるパス／フェイル信号に応じて、次々に変更されていく。各変更の際には、それぞれ二通りのテストパターンのうちのいずれか一方が、パス信号かフェイル信号かによって選択される。すなわち、テストパターンの分岐の一方が次々に選択されていく。
【０００８】
そして、選択された各テストパターンごとに、その都度、ＰＧ２からＡＤスタート信号がシーケンサ１１へ入力される。そして、そのテストパターンが入力された被測定デバイス３の出力がＡＤＣ１２により測定され、ＡＬＵ１３から新たなパス／フェイス信号が次々に出力される。
このように、被測定デバイスの一つのピンに対して、一回の試験で、複数のテストパターンが入力され、その都度、ＡＤスタート信号が出力される。このＡＤスタート信号の出力回数は、例えば、一回の試験で数十回程度である。
【０００９】
【発明が解決しようとする課題】
しかしながら、ＡＬＵから測定値として出力される出力電圧値は、従来、一回の試験中に測定された各出力電圧値のうち、最後のＡＤスタート信号出力時のテストパターンに対応して測定された出力電圧値だけであった。すなわち、従来は、最後のテストパターン以外の個々のテストパターンに対する、被測定デバイスの実際の出力を直接確認することができなかった。
【００１０】
ところで、ＡＤＣで変換された出力電圧値が期待値を満たしているとＡＬＵにより判断された場合の出力信号を検討すると、実際には、期待値の許容範囲を辛うじて満たしているに過ぎない場合や、期待値を偶然満たしたが事実上エラーとなっている場合が有り得る。このような場合、本来は異常を示すフェイル信号が出力されるべきであるが、実際には正常を示すパス信号が出力されてしまう可能性があり、ＤＣ試験の信頼性の低下を招くおそれがあった。
【００１１】
本発明は、上記の問題を解決すべくなされたものであり、ＤＣ試験用のテストプログラムやテストパターンの開発時に、そのデバッグを容易にするために、ＡＤスタートごとのテストパターンに対する被測定デバイスからの出力電圧値をそれぞれ測定することができるＤＣ測定装置及び半導体試験装置の提供を目的とする。
【００１２】
【課題を解決するための手段】
この目的の達成を図るため、本発明の請求項１に係るＤＣ試験装置によれば、被測定デバイスに入力するテストパターンを生成するパターンジェネレータからテストパターンごとにＡＤスタート信号が入力されると、スタート信号及びタイミング信号を順次に出力するシーケンサと、スタート信号が入力されると、テストパターンが入力された被測定デバイスの出力を測定するアナログ−デジタルコンバータと、タイミング信号が入力されると、アナログ−デジタルコンバータの出力電圧値を測定値として出力するとともに、その出力電圧値を期待値と比較した結果をパス／フェイル信号としてパターンジェネレータへ出力する演算論理装置とを備えたＤＣ試験装置であって、
シーケンサは、スタート信号及びタイミング信号に続いて、書込み信号及びクロック信号を順次に出力し、クロック信号が入力されると、出力するアドレス値を更新するアドレスカウンタと、書込み信号が入力されると、アドレス値の示すアドレスへ測定値を格納するヒストリメモリとを備えた構成としてある。
【００１３】
このような構成とすれば、ＡＤスタートが入力されたシーケンサは、その都度、スタート信号及びタイミング信号に続いて、書込み信号及びクロック信号を出力する。そして、このクロック信号によって、アドレスカウンタのアドレス値が更新される。さらに、書込み信号によって、ヒストリメモリへ出力電圧値が記録される。したがって、各出力電圧値が記録されるヒストリメモリのアドレスは、ＡＤスタート信号ごとに更新される。
このため、本発明によれば、ＡＤスタート信号ごとの各出力電圧値を個別に保存することができる。その結果、ＡＤスタートごとのテストパターンに対する被測定デバイスからの出力電圧値をそれぞれ測定することができる。
【００１４】
このように、本発明によれば、ＡＤスタートごとのテストパターンに対する被測定デバイスからの各出力電圧値を測定することができるので、テストパターンごとの被測定デバイスの出力を詳細に検討することができる。その結果、パス／フェイル信号がパス信号の場合であっても、期待値の許容範囲を辛うじて満たしているに過ぎない場合や、期待値を偶然満たしたが事実上エラーとなっている場合を検出ことが可能となる。
【００１５】
そして、この検出結果に基づいてテストパターンや期待値などを改良することにより、本来は異常を示すフェイル信号が出力されるべき場合に誤って正常を示すパス信号が出力されてしまう可能性を低減することができる。このため、ＤＣ試験の信頼性の向上を図ることができる。
【００１６】
また、テストパターンごとの被測定デバイスの出力を詳細に検討することができるので、その検討結果に基づいて、開発段階の被測定デバイス自体の改良を行うことができる。したがって、例えばフラッシュメモリ等の被測定デバイスの開発段階で本発明のＤＣ試験装置を用いることにより、より優れた被測定デバイスの開発に寄与することができる。
【００１７】
ところで、従来のＤＣ試験装置においては、一回のＡＤスタート信号あたり、数十回から数百回の測定値の平均値を求めて最終的な測定値とすることがある。そのため、従来のＤＣ試験装置には、各測定回ごとの測定値を記録するための記録装置が設けられていることが多い。
そこで、請求項２記載の発明によれば、ヒストリメモリとして、一回のＡＤスタート信号における複数回の測定による測定値をそれぞれ記憶するための記憶装置を利用する構成としてある。
このように、パス／フェイル信号用の記憶装置をヒストリメモリとして利用すれば、新たにヒストリメモリを設ける必要がない。このため、装置の小型化及びコストの低減を図ることができる。
【００１８】
また、本発明の請求項３記載の半導体試験装置によれば、ＤＣ試験装置を備えた半導体試験装置において、
ＤＣ試験装置は、
被測定デバイスに入力するテストパターンを生成するとともに、テストパターンごとにＡＤスタート信号を出力するパターンジェネレータと、ＡＤスタート信号が入力されると、スタート信号、タイミング信号、書込み信号及びクロック信号を順次に出力するシーケンサと、スタート信号が入力されると、テストパターンが入力された被測定デバイスの出力を測定するアナログ−デジタルコンバータと、タイミング信号が入力されると、アナログ−デジタルコンバータの出力電圧値を測定値として出力するとともに、その出力電圧値を期待値と比較した結果をパス／フェイル信号として前記パターンジェネレータへ出力する演算論理装置と、クロック信号が入力されると、出力するアドレス値を更新するアドレスカウンタと、書込み信号が入力されると、アドレス値の示すアドレスへ測定値を格納するヒストリメモリとを備えた構成としてある。
【００１９】
このような構成により、本発明によれば、ＡＤスタート信号ごとの各出力電圧値を保存することにより、ＡＤスタートごとのテストパターンに対する被測定デバイスからの各出力電圧値を測定することができる。これにより、試験の信頼性の向上を図ることができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
［第一実施形態］
まず、図１を参照して、本実施形態の半導体試験装置、特にＤＣ試験装置の構成について説明する。
図１に示すように、本実施形態の半導体試験装置は、パターンジェネレータ（ＰＧ）２とＤＣ試験装置１０とを備えている。このＰＧ２は、被測定デバイス（ＤＵＴ）３に入力するテストパターンを生成するとともに、テストパターンごとにＡＤスタート信号を出力する。
【００２１】
また、ＤＣ試験装置１０は、シーケンサ１１、アナログ−デジタルコンバータ（ＡＤＣ）１２、演算論理回路（ＡＬＵ）１３、アドレスカウンタ１４及びヒストリメモリ１５により構成されている。
【００２２】
次に、図２を参照して、ＤＣ試験装置の各構成要素の動作について説明する。
図２は、ＤＣ試験装置の動作を説明するためのタイミングチャートである。図２に示すように、本実施形態においては、測定の開始にあたり、先ず、ＰＧ２からアドレスカウンタ１４へ、測定スタート信号が入力される。測定スタート信号が入力されると、アドレスカウンタ１４のアドレス値が初期値にリセットされる。
【００２３】
さらに、ＰＧ２は、測定スタート信号を出力した後、テストパターンを出力するとともに、ＡＤスタート信号を出力する。テストパターンは、例えば、数（メガヘルツ）ＭＨｚ〜２０ＭＨｚ程度の周期で生成される。また、ＡＤスタート信号は、例えば、１０（キロヘルツ）ｋＨｚ程度以下の周期で出力される。ただし、各ＡＤスタート信号の出力タイミングは、ＤＣ試験装置１０の動作にタイミングに合わせてそれぞれ調整されることがある。
【００２４】
そして、シーケンサ１１は、ＰＧ２からＡＤスタート信号が入力される度に、スタート信号、タイミング信号に続いて、書込み信号及びクロック信号を順次に出力する。
また、スタート信号が入力されたＡＤＣ１２は、従来例と同様に、テストパターンが入力された被測定デバイスの出力を測定し、タイミング信号が入力されたＡＬＵ１３は、ＡＤＣの出力電圧値を測定値として出力するとともに、その出力電圧値を期待値と比較した結果をパス／フェイル信号としてＰＧ２へ出力する。
【００２５】
一方、測定スタート信号によりリセットされたアドレスカウンタ１４は、シーケンサ１１からクロック信号が入力されると、出力するアドレス値を更新する。図２では、アドレス値が「１」、「２」、「３」、…順次にインクリメントされていく例を示す。
【００２６】
また、ヒストリメモリ１５は、シーケンサ１１から書込み信号が入力されると、ＡＬＵ１３から測定値として出力された出力電圧値をアドレス値の示すアドレスへ格納する。各出力電圧値が記録されるヒストリメモリのアドレスは、ＡＤスタート信号ごとにインクリメントされるので、ＡＤスタート信号ごとの各出力電圧値を個別に保存することができる。
【００２７】
例えば、図２に示すように、１回目のＡＤスタート信号のときのテストパターンに対応する出力電圧値は、ヒストリメモリのうちのアドレス値「０」の示す領域に格納され、２回目のＡＤスタート信号に対応する出力電圧値は、アドレス値「１」に対応する領域に格納される。さらに、３回目以降のＡＤスタート信号に対応する出力電圧値も、それぞれアドレス値「２」以降の示す領域にそれぞれ格納される。
【００２８】
このように、ＡＤスタートごとの出力電圧値が個別に保存されるので、ＡＤスタートごとのテストパターンに対する被測定デバイスからの各出力電圧値を測定することができる。その結果、各出力電圧値を検討することができるので、テストパターンの信頼性を向上させることが可能となる。
【００２９】
［第二実施形態］
次に、図４を参照して、本発明の第二実施形態について説明する。
第二実施形態のＤＣ試験装置は、図１に示した第一実施形態のＤＣ試験装置のヒストリメモリの代わりに、従来のＤＣ試験装置が有する、一回のＡＤスタート信号における複数回の測定による測定値をそれぞれ記憶するための記憶装置を利用した兼用メモリ１５ａを備えている。
【００３０】
そして、第二実施形態では、兼用メモリ１５ａをヒストリメモリとして使用する際には、上述した第一実施形態の場合と同様に、アドレスカウンタ１４へ入力されるクロック信号と、兼用メモリ１５ａへ入力される書込み信号とは、ＡＤスタート信号ごとの測定終了時にシーケンサ１１から一回ずつ出力される。また、測定スタート信号も、測定開始時にアドレスカウンタ１４へ一回入力される。
【００３１】
これに対して、兼用メモリ１５ａを従来の平均測定値を求めるために一回のＡＤスタート信号あたり複数回の測定値を記憶するのに使用する際には、クロック信号及び書き込み信号は、一回のＡＤスタート信号あたり、シーケンサ１１からＡＤＣ１２へ複数回出力されるスタート信号と同じ回数だけ出力される。また、アドレスカウンタ１４へは、ＰＤからの測定スタート信号の代わりに、ＡＤスタート信号に同期した信号がシーケンサ１１から入力される。
【００３２】
このように、第二実施形態では、兼用メモリ１５の使用目的によって、信号のタイミングや種類が異なる。そこで、第二実施形態では、シーケンサ１１の内部で、クロック信号及び書き込み信号の出力タイミングを切り替えるとともに、スイッチ１６によって、アドレスカウンタ１４へ入力される測定スタート信号を切り替えられるようにしてある。
これにより、第二実施形態では、新たなメモリの追加無しに、ＡＤスタートごとの出力電圧値が個別に保存され、ＡＤスタートごとのテストパターンに対する被測定デバイスからの各出力電圧値を測定することができる。
【００３３】
このように第二実施形態おいては、記憶装置を、一回のＡＤスタートにおける測定値を複数回記憶する場合と、各ＡＤスタートごとの出力電圧値をそれぞれ記憶する場合とで切り替えて使用することができる。
なお、第二実施形態では、従来のように平均測定値を求めるために兼用メモリを使用している場合、ＡＤスタート信号ごとの平均測定値を保存することができない。しかし、上述した第一実施形態のように、従来の記憶装置と別に、新たなヒストリメモリを設ければ、一回のＡＤスタート信号ごとに複数回の測定を行い平均値を求めつつ、ＡＤスタート信号ごとのその平均測定値を保存することができる。
【００３４】
上述した実施の形態においては、本発明を特定の条件で構成した例について説明したが、本発明は、種々の変更を行うことができる。例えば、上述した実施の形態においては、ＡＤスタート信号ごとにアドレスカウンタのアドレス値をインクリメントした例について説明したが、本発明では、アドレス値の更新はこれに限定されない。例えば、ＡＤスタート信号ごとにアドレスカウンタのアドレス値をデクリメントしても良い。
また、上述の実施形態では、被測定デバイスとしてフラッシュメモリを試験した例について説明したが、この発明では、被測定デバイスはこれに限定されない。
また、上述の実施形態では、パターンジェネレータから測定スタート信号をアドレスカウンタに入力する例について説明したが、この発明では、測定スタート信号は、パターンジェネレータ以外の外部から入力しても良い。
【００３５】
【発明の効果】
以上、詳細に説明したように、本発明によれば、ＡＤスタート信号ごとの各出力電圧値を個別に保存することができる。その結果、ＡＤスタートごとのテストパターンに対する被測定デバイスからの出力電圧値をそれぞれ測定することができる。
【００３６】
したがって、テストプログラムやテストパターンの開発時に、測定値の電圧変化をモニタできるので、この検出結果に基づいてテストパターン等のデバッグが容易となる。その結果、本来は異常を示すフェイル信号が出力されるべき場合に誤って正常を示すパス信号が出力されてしまう可能性を低減することができる。このため、ＤＣ試験の信頼性を向上させことができる。
【００３７】
また、テストパターンごとの被測定デバイスの出力を詳細に検討することができるので、その検討結果に基づいて、開発段階の被測定デバイス自体の改良を行うことができる。したがって、例えばフラッシュメモリ等の被測定デバイスの開発段階で本発明のＤＣ試験装置を用いることにより、より優れた被測定デバイスの開発に寄与することができる。
【図面の簡単な説明】
【図１】本発明の第一実施形態の半導体試験装置の構成を説明するためのブロック図である。
【図２】本発明の第一実施形態のＤＣ試験装置の動作を説明するためのタイミングチャートである。
【図３】本発明の第二実施形態の半導体試験装置の構成を説明するためのブロック図である。
【図４】従来の半導体試験装置の構成を説明するためのブロック図である。
【符号の説明】
１  ＤＣ試験装置
２  パターンジェネレータ（ＰＧ）
３  被測定デバイス（ＤＵＴ）
１０  ＤＣ試験装置
１１  シーケンサ
１２  アナログ−デジタルコンバータ（ＡＤＣ）
１３  演算論理回路（ＡＬＵ）
１４  アドレスカウンタ
１５  ヒストリメモリ
１５ａ  兼用メモリ
１６  スイッチ
【図１】
0004145006.tif 000002
【図２】
0004145006.tif 000003
【図３】
0004145006.tif 000004
【図４】
0004145006.tif 000005