(57)【特許請求の範囲】
【請求項１】
セルアレイ領域及び周辺回路領域が限定された半導体基板上にゲート酸化膜及びゲートパターンを形成する段階と、
前記ゲートパターン及び前記ゲート酸化膜の両側壁にスペーサを形成する段階と、
前記ゲートパターン間の半導体基板の表面近傍にソース及びドレーン領域を形成する段階と、
前記ゲートパターン間のギャップを埋込みつつ前記セルアレイ領域の半導体基板を露出させるコンタクトホールを有する層間絶縁膜パターンを形成する段階と、
前記露出されたセルアレイ領域の半導体基板を酸化させて酸素拡散によって前記周辺回路領域のゲート酸化膜より厚いセルアレイ領域のゲート酸化膜を形成する段階と、
前記コンタクトホールに埋込まれるコンタクトパッドを形成する段階とを含んでなることを特徴とする半導体素子の製造方法。
【請求項２】
前記ソース及びドレーン領域はＬＤＤ型であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記ゲートパターン及びゲート酸化膜の両側壁にスペーサが形成されていることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記ソース及びドレーン領域を形成する段階後に前記ゲートパターンが形成された半導体基板の全面にシリコン酸化膜に対してエッチング選択比が高い絶縁膜をさらに形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記絶縁膜はシリコン窒化膜であることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記セルアレイ領域の半導体基板を露出させる層間絶縁膜パターンを形成する段階は、前記ゲートパターンの間を埋め込むように前記半導体基板の全面に絶縁膜を形成する段階と、前記絶縁膜を平坦化させて層間絶縁膜を形成する段階と、写真エッチング工程を利用してセルアレイ領域の層間絶縁膜を選択的にエッチングする段階とを含んでなることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記絶縁膜を平坦化させて層間絶縁膜を形成する時、前記層間絶縁膜の厚さは前記ゲートパターンの上面で０〜１,０００Å内に調節することを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記露出されたセルアレイ領域の半導体基板の酸化は湿式酸化法または乾式酸化法で行うことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
前記コンタクトパッドは、前記コンタクトホールを埋め込むように前記半導体基板の全面に導電層を形成する段階と、前記ゲートパターンの上面をエッチング阻止点として前記導電層を平坦化させる段階とを含んでなることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１０】
前記セルアレイ領域のゲート酸化膜の厚さは前記半導体基板の酸化時の酸化量により決定されることを特徴とする請求項１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に係り、より詳細には二重ゲート酸化膜を有する半導体素子の製造方法に関する。
【０００２】
【従来の技術】
半導体素子の高集積化が進むにつれてトランジスタが小さくなりつつある。特に、ゲートが短くなるにつれてゲート酸化膜も薄くしてこそ半導体素子の動作速度を向上させうる。ところが、ゲート酸化膜が薄くなればゲート酸化膜のブレークダウンが発生する可能性が増加する。
【０００３】
一方、半導体素子、例えば、ＤＲＡＭ素子はチップ内でセルアレイ領域が占める比重が増加している。結局、同じチップ内で形成されるあらゆるゲート酸化膜の厚さを同一に形成すればチップ内で大きい比重を有するセルアレイ領域のゲート酸化膜のブレークダウンが最初に発生する。このようにセルアレイ領域のゲート酸化膜のブレークダウンが最初に発生すれば半導体素子が動作しないか、または信頼性が落ちる。このような問題点を解決するために、セルアレイ領域のゲート酸化膜を厚くして降伏電圧を高くし、周辺回路領域のゲート酸化膜は相対的に薄くして降伏電圧を低くせねばならない。言い換えれば、セルアレイ領域と周辺回路領域とのゲート酸化膜の厚さが相異なる二重ゲート酸化膜を有する半導体素子を製造してこそ動作特性及び半導体素子の信頼性を向上させうる。
【０００４】
図１Ａないし図１Ｄは、従来の技術によって二重ゲート酸化膜を有する半導体素子の製造方法を説明するために示した断面図である。
具体的に、図１Ａないし図１Ｄで、左側領域ＴＫはゲート酸化膜が厚く形成される領域であり、右側領域ＴＩはゲート酸化膜が薄く形成される領域である。図１Ａに示したように、トレンチ１１が形成された半導体基板１０、例えば、シリコン基板を１次に酸化させて第１ゲート酸化膜１３を１０ｎｍの厚さで形成する。次いで、図１Ｂに示したように、ＴＫ領域上の第１ゲート酸化膜１３上にフォトレジストパターン１５を形成した後、ＴＩ領域上の第１ゲート酸化膜１３をエッチングする。これにより、ＴＩ領域上の第１ゲート酸化膜１３が薄くなる。
【０００５】
さらに、図１Ｃに示したようにＴＫ領域上のフォトレジストパターン１５を除去した後、第１ゲート酸化膜１３を全面エッチングしてＴＩ領域上の第１ゲート酸化膜１３を除去する。この時、ＴＫ領域上の第１ゲート酸化膜１３もエッチングされて薄くなる。次に、図１Ｄに示したように、半導体基板１０を２次に酸化させてＴＩ領域上に第２ゲート酸化膜１７を形成する。この時、ＴＫ領域上の第１ゲート酸化膜１３も厚くなる。このような過程を経てＴＫ領域上の第１ゲート酸化膜１３とＴＩ領域上の第２ゲート酸化膜１７との厚さが相異なる半導体素子、すなわち、二重ゲート酸化膜を有する半導体素子が完成される。
【０００６】
ところが、従来の二重ゲート酸化膜を有する半導体素子の製造方法は、図１Ｂ及び図１ＣのＴＩ領域の第１ゲート酸化膜１３を選択的に除去する時、ＴＫ領域に除去されずに残っている第１ゲート酸化膜１３が汚れて半導体素子の動作特性が悪くなるか、または素子の歩留まりが落ちる問題がある。
【０００７】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする技術的課題は、前述した問題点を改善してゲート酸化膜が汚れない二重ゲート酸化膜を有する半導体素子の製造方法を提供するところにある。
【０００８】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明の半導体素子の製造方法は、セルアレイ領域及び周辺回路領域が限定された半導体基板上にゲート酸化膜及びゲートパターンを形成する。次いで、前記ゲートパターン間の半導体基板の表面近傍にソース及びドレーン領域を形成する。次いで、前記ゲートパターン間のギャップを埋込みつつ前記セルアレイ領域の半導体基板を露出させるコンタクトホールを有する層間絶縁膜パターンを形成する。前記露出されたセルアレイ領域の半導体基板を酸化させて酸素拡散によって前記周辺回路領域のゲート酸化膜より厚いセルアレイ領域のゲート酸化膜を形成する。前記セルアレイ領域のゲート酸化膜の厚さは前記半導体基板の酸化時の酸化量により決定される。そして、前記露出されたセルアレイ領域の半導体基板の酸化は湿式酸化法または乾式酸化法で行う。次に、前記コンタクトホールに埋込まれるコンタクトパッドを形成する。
【０００９】
前記ソース及びドレーン領域はＬＤＤ型で形成できる。前記ゲートパターン及びゲート酸化膜の両側壁にスペーサを形成できる。前記ソース及びドレーン領域を形成する段階後に前記ゲートパターンが形成された半導体基板の全面にシリコン酸化膜に対してエッチング選択比が高い絶縁膜をさらに形成できる。
【００１０】
以上の本発明の二重ゲート酸化膜を有する半導体素子の製造方法は、セルアレイ領域のゲート酸化膜が汚れないように形成でき、半導体素子の動作特性及び信頼性を向上させうる。
【００１１】
【発明の実施の形態】
以下、添付した図面を参照して本発明の実施例を詳細に説明する。しかし、次に例示する本発明の実施例は色々な他の形態に変形でき、本発明の範囲が後述する実施例に限定されるものではない。本発明の実施例は当業者に本発明をより完全に説明するために提供されるものである。図面で膜または領域の大きさまたは厚さは明細書の明確性のために誇張されている。また、ある膜が他の膜または基板の“上”にあると記載された場合、前記ある膜が前記他の膜の上に直接存在することもあり、その間に第３の膜が介在されることもある。
【００１２】
図２ないし図１２は、本発明による二重ゲート酸化膜を有する半導体素子の製造方法を説明するための断面図であり、図１３は図８の平面図であり、図１４Ａ及び図１４Ｂは、各々図８及び図９によるセルアレイ領域のゲート酸化膜の厚さ変化を説明するために示した断面図である。
【００１３】
図２を参照すれば、セルアレイ領域（ｃｅｌｌ ａｒｒａｙ ｒｅｇｉｏｎ：ＣＡ）及び周辺回路領域（ｐｅｒｉｐｈｅｒａｌ ｃｉｒｃｕｉｔ ｒｅｇｉｏｎ：ＰＡ）が限定された半導体基板５１、例えばｐ型シリコン基板上に素子分離を行ってトレンチ酸化膜５３を形成する。前記素子分離は、本実施例ではＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）法を用いているが、その他の方法を用いても良い。前記半導体基板５１上にトレンチ酸化膜５３が形成されていない部分は活性領域となる。
【００１４】
次いで、ウェル形成のためのウェルイオン注入、フィールドイオン注入及びチャンネル形成のためのチャンネルイオン注入などを行った後、半導体基板５１の全面にゲート酸化膜用第１シリコン酸化膜５５を形成する。前記第１シリコン酸化膜５５は熱酸化膜で形成し、前記第１シリコン酸化膜５５の厚さはＰＡに形成されるゲート酸化膜の厚さに合わせる。例えば、第１シリコン酸化膜は２０〜６０Åの厚さで形成する。
【００１５】
次に、前記第１シリコン酸化膜５５上にゲート電極用として第１導電層５７を形成する。前記第１導電層５７は不純物がドーピングされたポリシリコン膜及び金属シリサイド膜を各々５００〜１,０００Åの厚さで形成する。続けて、前記第１導電層５７上に第１絶縁膜５９を１,０００〜２,０００Åの厚さで形成する。前記第１絶縁膜５９はシリコン酸化膜に対して高いエッチング選択比を有する物質、例えばシリコン窒化膜で形成する。
【００１６】
図３を参照すれば、写真エッチング工程を利用して前記第１絶縁膜５９、第１導電層５７及び第１シリコン酸化膜５５をパターニングしてゲートパターン６１とゲート酸化膜５５ａとを形成する。前記ゲートパターン６１は第１絶縁膜パターン５９ａとゲート電極５７ａとを含む。続けて、半導体基板５１の全面にＬＤＤ（ｌｉｇｈｔ ｄｏｐｅｄ ｄｒａｉｎ）の形成のためにＮ型不純物をイオン注入する。これにより、前記ゲートパターン６１の両側壁にアラインされつつ前記半導体基板５１の表面近傍に第１不純物領域６３が形成される。
【００１７】
図４を参照すれば、前記ゲートパターン６１及びゲート酸化膜５５ａの両側壁にスペーサ６５を形成する。前記スペーサ６５はゲートパターン６１が形成された半導体基板５１の全面に絶縁膜を３００〜１,０００Åで形成した後、異方性エッチングして形成する。前記スペーサ用絶縁膜はシリコン酸化膜に対してエッチング選択比を有する物質、例えば、シリコン窒化膜で形成する。
【００１８】
次いで、必要に応じて前記スペーサ６５形成のための異方性エッチング時に損傷された半導体基板５１上のシリコン除去のために前記半導体基板５１を熱酸化させて熱酸化膜（図示せず）を５０〜１００Åの厚さで形成することもある。続けて、前記ゲートパターン６１及びスペーサ６５が形成された半導体基板５１の全面にＮ型不純物を注入する。これにより、前記スペーサ６５にアラインされつつ前記半導体基板５１の表面近傍に第２不純物領域６７が形成される。結果的に、第１不純物領域６３と第２不純物領域６７とを含むＬＤＤ型ソース及びドレーン領域６８が形成される。
【００１９】
図５を参照すれば、前記ゲートパターン６１及びスペーサ６５が形成された半導体基板５１の全面に約１００Åの厚さで第２絶縁膜６９を形成する。前記第２絶縁膜６９はシリコン酸化膜に対してエッチング選択比を有する物質、例えば、シリコン窒化膜で形成する。
【００２０】
図６を参照すれば、前記第２絶縁膜６９が形成された半導体基板５１の全面に第３絶縁膜７１を形成する。前記第３絶縁膜７１はゲートパターン間の細長い空間を埋め込むギャップ埋め込み性に優れたシリコン酸化膜で形成する。
【００２１】
図７を参照すれば、前記第３絶縁膜７１を化学機械的研磨法で研磨して平坦化させることによって層間絶縁膜７１ａを形成する。この時、前記層間絶縁膜７１ａの厚さは前記ゲートパターン６１の上面で０〜１,０００Å内に調節する。
【００２２】
図８及び図１３を参照すれば、写真エッチング工程を利用してＣＡの層間絶縁膜７１ａ及び第２絶縁膜６９を選択的にエッチングする。これにより、ＣＡの半導体基板５１を露出させるコンタクトホール７３を有する層間絶縁膜パターン７１ｂ及び第２絶縁膜パターン６９ａが形成される。
【００２３】
前記ＣＡの半導体基板５１を露出させる理由は、後ほどにコンタクトパッドを形成してビットラインやストレージノードと半導体基板上の不純物領域との電気的コンタクトを容易にするためである。これに関して図１３に平面図が示されている。図１３で参照番号７３はコンタクトホール、参照番号７５はゲートライン、参照番号７７は活性領域を示す。前記コンタクトホール７３は活性領域７７より約２０〜４０ｎｍ大きく形成することが望ましい。
【００２４】
図９、図１０、図１４Ａ及び図１４Ｂを参照すれば、図９に示したように、ＣＡを露出させるコンタクトホール７３を有する半導体基板５１を湿式酸化法または乾式酸化法で熱酸化させる。これにより、ＣＡの半導体基板５１上に３０〜１００Åの厚さで第２シリコン酸化膜７９が形成される。この時、図１４Ａに示したＣＡのゲート酸化膜５５ａは、図１４Ｂに示したように、酸素拡散によってバーズビーク状に第２シリコン酸化膜７９に変わる。結果的に、図１０に示したように、前記ＣＡに形成された第２シリコン酸化膜７９を異方性エッチングすればＰＡと厚さが異なるゲート酸化膜５５ｂが形成される。前記ＣＡのゲート酸化膜５５ｂの厚さは前記露出されたＣＡの酸化量により決定され、前記ＣＡに形成されたゲート酸化膜５５ｂはゲートパターン６１下部の中央部分よりエッジ部分がより厚く形成される。
【００２５】
そして、必要に応じて前記第２シリコン酸化膜７９の異方性エッチング前にＣＡの不純物領域、すなわち、ソース及びドレーン領域６８と後ほどに形成されるコンタクトパッドとの接触抵抗を低めるために不純物を注入できる。
【００２６】
図１１を参照すれば、ＣＡのコンタクトホール７３を埋込むために半導体基板５１の全面にコンタクトパッド用第２導電層８１を３,０００〜５,０００Åの厚さで形成する。前記第２導電層８１は不純物がドーピングされたポリシリコン膜で形成する。
【００２７】
図１２を参照すれば、前記コンタクトパッド用第２導電層８１を化学機械的研磨法で研磨して平坦化させることによってコンタクトパッド８１ａ、８１ｂを形成する。前記第２導電層８１の研磨時に研磨阻止点（エッチング阻止点）はゲートパターン６１の上面で調節する。そして、前記コンタクトパッド８１ａは後続工程でビットラインと連結され、コンタクトパッド８１ｂはキャパシタのストレージノードと連結される。
【００２８】
【発明の効果】
前述したように、本発明の二重ゲート酸化膜を有する半導体素子の製造方法は、露出されたＣＡの半導体基板を酸化させて、酸素拡散によってＰＡのゲート酸化膜より厚いＣＡのゲート酸化膜を形成する。これにより、ＣＡのゲート酸化膜が汚れないように形成でき、半導体素子の動作特性及び信頼性を向上させられる。
【図面の簡単な説明】
【図１Ａ】  従来の技術によって二重ゲート酸化膜を有する半導体素子の製造方法を説明するために示した断面図である。
【図１Ｂ】  従来の技術によって二重ゲート酸化膜を有する半導体素子の製造方法を説明するために示した断面図である。
【図１Ｃ】  従来の技術によって二重ゲート酸化膜を有する半導体素子の製造方法を説明するために示した断面図である。
【図１Ｄ】  従来の技術によって二重ゲート酸化膜を有する半導体素子の製造方法を説明するために示した断面図である。
【図２】  本発明による二重ゲート酸化膜を有する半導体素子の製造方法を説明するための断面図である。
【図３】  本発明による二重ゲート酸化膜を有する半導体素子の製造方法を説明するための断面図である。
【図４】  本発明による二重ゲート酸化膜を有する半導体素子の製造方法を説明するための断面図である。
【図５】  本発明による二重ゲート酸化膜を有する半導体素子の製造方法を説明するための断面図である。
【図６】  本発明による二重ゲート酸化膜を有する半導体素子の製造方法を説明するための断面図である。
【図７】  本発明による二重ゲート酸化膜を有する半導体素子の製造方法を説明するための断面図である。
【図８】  本発明による二重ゲート酸化膜を有する半導体素子の製造方法を説明するための断面図である。
【図９】  本発明による二重ゲート酸化膜を有する半導体素子の製造方法を説明するための断面図である。
【図１０】  本発明による二重ゲート酸化膜を有する半導体素子の製造方法を説明するための断面図である。
【図１１】  本発明による二重ゲート酸化膜を有する半導体素子の製造方法を説明するための断面図である。
【図１２】  本発明による二重ゲート酸化膜を有する半導体素子の製造方法を説明するための断面図である。
【図１３】  図７の平面図である。
【図１４Ａ】  図１４Ａは、図８によるＣＡのゲート酸化膜の厚さ変化を説明するために示した断面図である。
【図１４Ｂ】  図１４Ｂは、図９によるＣＡのゲート酸化膜の厚さ変化を説明するために示した断面図である。
【符号の説明】
５１  半導体基板
５３  トレンチ酸化膜
５５  第１シリコン酸化膜
５７  第１導電層
５９  第１絶縁膜
【図１Ａ】
0004122181.tif 000002
【図１Ｂ】
0004122181.tif 000003
【図１Ｃ】
0004122181.tif 000004
【図１Ｄ】
0004122181.tif 000005
【図２】
0004122181.tif 000006
【図３】
0004122181.tif 000007
【図４】
0004122181.tif 000008
【図５】
0004122181.tif 000009
【図６】
0004122181.tif 000010
【図７】
0004122181.tif 000011
【図８】
0004122181.tif 000012
【図９】
0004122181.tif 000013
【図１０】
0004122181.tif 000014
【図１１】
0004122181.tif 000015
【図１２】
0004122181.tif 000016
【図１３】
0004122181.tif 000017
【図１４Ａ】
0004122181.tif 000018
【図１４Ｂ】
0004122181.tif 000019