(57)【特許請求の範囲】
【請求項１】
各々に対してＮビット（Ｎ：２以上の整数）の並列なデータ書込が可能な少なくとも１個のメモリブロックを備え、
各前記メモリブロックは、
行列状に配置され、各々が磁気的に記憶データを書込まれる複数のメモリセルと、
メモリセル列にそれぞれ対応して設けられるＭ本（Ｍ：Ｎ＜Ｍで示される整数）のビット線とを含み、
各前記メモリブロックに対応して設けられ、前記Ｍ本のビット線のそれぞれにおいて前記Ｎビットの書込データの組合せに応じた所定方向のデータ書込電流が流されるように、前記Ｍ本のビット線を第１および第２の電圧の間に直列に接続するための書込制御部をさらに備え、
前記書込制御部は、
前記Ｍ本のビット線の各々の一端側を、前記Ｍ本のビット線のうちの他のビット線の前記一端側、前記第１の電圧、および前記第２の電圧のうちのいずれか１つと電気的に結合するための第１のスイッチ回路と、
前記Ｍ本のビット線の各々の他端側を、前記Ｍ本のビット線のうちの他のビット線の前記一端側、前記第１の電圧、および前記第２の電圧のうちの１つで電気的に結合するための第２のスイッチ回路とを含み、
前記Ｍ本のビット線の本数が奇数本の場合において、
前記書込制御部は、
前記第１のスイッチ回路に対応して設けられ、前記Ｎビットの書込データのうちの１ビットに応じて、第１の内部ノードを前記第１および第２の電圧の一方と接続するための第１のドライバ回路と、
前記第２のスイッチ回路に対応して設けられ、前記１ビットに応じて、第２の内部ノードを前記第１の電圧および第２の電圧の他方と接続するための第２のドライバ回路とを含み、
前記第１のスイッチ回路は、前記Ｎビットの書込データの残りのビットに応じて、前記Ｍ本のビット線のうちの１本の前記一端側を前記第１の内部ノードと接続するとともに、残りのビット線の各々の前記一端側を前記残りのビット線のうちの他のビット線の１本の前記一端側と接続し、
前記第２のスイッチ部は、前記残りのビットに応じて、前記Ｍ本のビット線のうちの１本の前記他端側を前記第２の内部ノードと接続するとともに、残りのビット線の各々の前記他端側を前記残りのビット線のうちの他のビット線の１本の前記他端側と接続する、薄膜磁性体記憶装置。
【請求項２】
各々に対してＮビット（Ｎ：２以上の整数）の並列なデータ書込が可能な少なくとも１個のメモリブロックを備え、
各前記メモリブロックは、
行列状に配置され、各々が磁気的に記憶データを書込まれる複数のメモリセルと、
メモリセル列にそれぞれ対応して設けられるＭ本（Ｍ：Ｎ＜Ｍで示される整数）のビット線とを含み、
各前記メモリブロックに対応して設けられ、前記Ｍ本のビット線のそれぞれにおいて前記Ｎビットの書込データの組合せに応じた所定方向のデータ書込電流が流されるように、前記Ｍ本のビット線を第１および第２の電圧の間に直列に接続するための書込制御部をさらに備え、
前記書込制御部は、
前記Ｍ本のビット線の各々の一端側を、前記Ｍ本のビット線のうちの他のビット線の前記一端側、前記第１の電圧、および前記第２の電圧のうちのいずれか１つと電気的に結合するための第１のスイッチ回路と、
前記Ｍ本のビット線の各々の他端側を、前記Ｍ本のビット線のうちの他のビット線の前記一端側、前記第１の電圧、および前記第２の電圧のうちの１つで電気的に結合するための第２のスイッチ回路とを含み、
前記Ｍは、２×Ｎより小さい、薄膜磁性体記憶装置。
【請求項３】
各々に対してＮビット（Ｎ：２以上の整数）の並列なデータ書込が可能な少なくとも１個のメモリブロックを備え、
各前記メモリブロックは、
行列状に配置され、各々が磁気的に記憶データを書込まれる複数のメモリセルと、
メモリセル列にそれぞれ対応して設けられるＭ本（Ｍ：Ｎ＜Ｍで示される整数）のビット線とを含み、
各前記メモリブロックに対応して設けられ、前記Ｍ本のビット線のそれぞれにおいて前記Ｎビットの書込データの組合せに応じた所定方向のデータ書込電流が流されるように、前記Ｍ本のビット線を第１および第２の電圧の間に直列に接続するための書込制御部をさらに備え、
前記書込制御部は、
前記Ｍ本のビット線の各々の一端側を、前記Ｍ本のビット線のうちの他のビット線の前記一端側、前記第１の電圧、および前記第２の電圧のうちのいずれか１つと電気的に結合するための第１のスイッチ回路と、
前記Ｍ本のビット線の各々の他端側を、前記Ｍ本のビット線のうちの他のビット線の前記一端側、前記第１の電圧、および前記第２の電圧のうちの１つで電気的に結合するための第２のスイッチ回路とを含み、
前記Ｍ本のビット線の本数が奇数本の場合において、
前記Ｍ本のビット線の中から２本ずつのビット線の組を作る組合せの数をＫ（Ｋ：ＭＣ（Ｍ−１）／２で示される整数）とすると、前記Ｎビットの書込データの組合せの数は、Ｋの２倍の数よりも小さい、薄膜磁性体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunneling Junction）を有するメモリセルを備えたランダムアクセスメモリに関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用した薄膜磁性体であるトンネル磁気抵抗素子をメモリセルに用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.、“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.、および“A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM", ISSCC Digest of Technical Papers, TA7.6, Feb. 2001.等の技術文献に開示されている。
【０００４】
図５は、磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【０００５】
図５を参照して、ＭＴＪメモリセルは、記憶データレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、データ読出時にトンネル磁気抵抗素子ＴＭＲを通過するセンス電流Ｉｓの経路を形成するためのアクセス素子ＡＴＲとを備える。アクセス素子ＡＴＲは、代表的には電界効果型トランジスタで形成されるので、以下においては、アクセス素子ＡＴＲをアクセストランジスタＡＴＲとも称する。アクセストランジスタＡＴＲは、トンネル磁気抵抗素子ＴＭＲと直列に接続される。
【０００６】
ＭＴＪメモリセルに対して、データ書込を指示するためのデジット線ＤＬと、データ読出を実行するためのワード線ＷＬと、データ読出およびデータ書込において、記憶データのデータレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。
【０００７】
図６は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図６を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部かの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【０００８】
データ読出時においては、ワード線ＷＬの活性化に応じてアクセストランジスタＡＴＲがターンオンして、トンネル磁気抵抗素子ＴＭＲは、ビット線ＢＬと接地電圧ＧＮＤとの間に接続される。これにより、トンネル磁気抵抗素子ＴＭＲの両端にビット線電圧に応じたバイアス電圧が印加されて、トンネル膜にトンネル電流が流される。このようなトンネル電流を用いることによって、データ読出時に、ビット線ＢＬ〜トンネル磁気抵抗素子ＴＭＲ〜アクセストランジスタＡＴＲ〜接地電圧ＧＮＤの電流経路にセンス電流を流すことができる。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗値は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが平行である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００１０】
したがって、自由磁化層ＶＬを記憶データに応じた方向に磁化すれば、センス電流Ｉｓによってトンネル磁気抵抗素子ＴＭＲで生じる電圧変化は、記憶データレベルに応じて異なる。したがって、たとえばビット線ＢＬを一定電圧にプリチャージした後に、トンネル磁気抵抗素子ＴＭＲにセンス電流Ｉｓを流せば、ビット線ＢＬの電圧を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。
【００１１】
図７は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
図７を参照して、データ書込時においては、ワード線ＷＬが非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを書込データに応じた方向に磁化するためのデータ書込電流が、デジット線ＤＬおよびビット線ＢＬにそれぞれ流される。
【００１２】
図８は、データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。
【００１３】
図８を参照して、横軸は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびデジット線ＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１４】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００１５】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１６】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。
【００１７】
図８に示した例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨWRとなるように設計される。すなわち、このデータ書込磁界ＨWRが得られるように、ビット線ＢＬまたはデジット線ＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨWRは、磁化方向の切換えに必要なスイッチング磁界ＨSWと、マージン分ΔＨとの和で示される。すなわち、ＨWR＝ＨSW＋ΔＨで示される。
【００１８】
ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、デジット線ＤＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１９】
このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲの電気抵抗値ＲｍａｘおよびＲｍｉｎと、記憶データのレベル（“１”および“０”）とそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【００２０】
【発明が解決しようとする課題】
一方、近年メモリに対する高性能化が期待されており、データ書込を高速に実行するために複数ビットのデータ書込が可能なメモリデバイスが注目されている。
【００２１】
図９は、ＭＴＪメモリセルＭＣを行列状に集積配置し、複数ビットここでは、８ビットのデータを並列的にデータ書込回路系の構成図である。
【００２２】
図９を参照して、行列状に配置されたメモリセルＭＣと、列にそれぞれ対応して配置される複数のビット線ＢＬと、行にそれぞれ対応して配置される複数のワード線ＷＬおよび複数のデジット線ＤＬを有するメモリアレイ１００と、コラムアドレスＣＡの入力に応じて列選択動作を実行するコラムデコーダ２１０と、ロウアドレスＲＡの入力に応じて行選択動作を実行する行デコーダ１１０と、書込まれる記憶データ（以下、書込データとも称する）に応じてビット線ＢＬに電流を供給する書込電流制御回路４１０および４２０とが示される。
【００２３】
また、１本の列選択線ＣＳＬ０に対応して８本のビット線が配置された構成がメモリアレイ１００に示される。この列選択線ＣＳＬ０を選択することにより選択された８本のビット線にそれぞれ対応する８個のメモリセルＭＣに対して８ビットの書込データを並列に書込む場合について示す。
【００２４】
書込電流制御回路４１０および４２０は、８本のビット線の一端側および他端側にそれぞれ対応するドライバ回路ＤＲＶａおよびＤＲＶｂと、８本のビット線にそれぞれ対応して両側に設けられるデータ信号Ｄ０〜Ｄ７を伝達するデータ線およびデータ信号の反転信号である／Ｄ０〜／Ｄ７を伝達する反転データ線とを含む。
【００２５】
各ドライバ回路ＤＲＶａおよびＤＲＶｂは、列選択線ＣＳＬ０の選択結果および対応するデータ線に伝達されるデータ信号の入力に応じて、対応するビット線に対して、データ書込電流ｉ０もしくはｉ１のいずれか一方の方向からの電流を供給する。ここで、データ書込電流ｉ０は、ドライバ回路ＤＲＶａからＤＲＶｂの方向に対してビット線に供給される。一方、データ書込電流ｉ１は、ドライバ回路ＤＲＶｂからＤＲＶａの方向に対して供給される。
【００２６】
たとえば、列選択線ＣＳＬ０が選択されて「Ｈ」レベルに設定され、データ信号Ｄ０〜Ｄ７が全て「Ｌ」レベルである場合には、各ドライバ回路ＤＲＶａは、電源電圧ＶＣＣと接続され、対応する他方の各ドライバ回路ＤＲＶｂは、接地電圧ＧＮＤと接続される。したがって、８本のビット線に対してデータ書込電流ｉ０が流れる。ここで、例えば、ロウアドレスＲＡに応じて行デコーダ１１０がデジット線ＤＬを選択した場合（「Ｈ」レベル）、デジット線ＤＬに対応する８個のメモリセルに対して「０」が記憶データとして記憶される。このようにして、複数ビットの並列なデータ書込を実行することが可能である。
【００２７】
しかしながら、メモリセルＭＣへのデータ書込は、上述したようにデジット線ＤＬおよびビット線ＢＬの発生する磁界に応じてデータを書込むため上記の例においては、８本のビット線に同時に電流を流す必要があり、１回のデータ書込動作に対して１ビットのデータを書込む場合の８倍の電流を消費する。したがって、複数ビットの並列なデータ書込をする場合に、消費電流が増大してしまう。
【００２８】
また、別の例においては、ｍ本のビット線等に電流を流す場合、１本ずつ切替えて順番に所望の電流を流すことにより、全体として消費電流を削減する方式があるが、この方式ではｍビットのデータ書込に要する時間は、１ビットのデータ書込時間のｍ倍時間を要する。
【００２９】
本発明の目的は、消費電流を増加させることなくまた高速に、複数のビットのデータ書込を並列に実行可能な薄膜磁性体記憶装置を提供することである。
【００３０】
【課題を解決するための手段】
本発明の薄膜磁性体記憶装置は、各々に対してＮビット（Ｎ：２以上の整数）の並列なデータ書込が可能な少なくとも１個のメモリブロックを備え、各メモリブロックは、行列状に配置され、各々が磁気的に記憶データを書込まれる複数のメモリセルと、メモリセル列にそれぞれ対応して設けられるＭ本（Ｍ：Ｎ＜Ｍで示される整数）のビット線とを含み、各メモリブロックに対応して設けられ、Ｍ本のビット線のそれぞれにおいてＮビットの書込データの組合せに応じた所定方向のデータ書込電流が流されるように、Ｍ本のビット線を第１および第２の電圧の間に直列に接続するための書込制御部をさらに備え、書込制御部は、Ｍ本のビット線の各々の一端側を、Ｍ本のビット線のうちの他のビット線の一端側、第１の電圧、および第２の電圧のうちのいずれか１つと電気的に結合するための第１のスイッチ回路と、Ｍ本のビット線の各々の他端側を、Ｍ本のビット線のうちの他のビット線の一端側、第１の電圧、および第２の電圧のうちの１つで電気的に結合するための第２のスイッチ回路とを含む。Ｍ本のビット線の本数が奇数本の場合において、書込制御部は、第１のスイッチ回路に対応して設けられ、Ｎビットの書込データのうちの１ビットに応じて、第１の内部ノードを第１および第２の電圧の一方と接続するための第１のドライバ回路と、第２のスイッチ回路に対応して設けられ、１ビットに応じて、第２の内部ノードを第１の電圧および第２の電圧の他方と接続するための第２のドライバ回路とを含み、第１のスイッチ回路は、Ｎビットの書込データの残りのビットに応じて、Ｍ本のビット線のうちの１本の一端側を第１の内部ノードと接続するとともに、残りのビット線の各々の一端側を残りのビット線のうちの他のビット線の１本の一端側と接続し、第２のスイッチ部は、残りのビットに応じて、Ｍ本のビット線のうちの１本の他端側を第２の内部ノードと接続するとともに、残りのビット線の各々の他端側を残りのビット線のうちの他のビット線の１本の他端側と接続する。
【００３３】
本発明の別の薄膜磁性体記憶装置は、各々に対してＮビット（Ｎ：２以上の整数）の並列なデータ書込が可能な少なくとも１個のメモリブロックを備え、各メモリブロックは、行列状に配置され、各々が磁気的に記憶データを書込まれる複数のメモリセルと、メモリセル列にそれぞれ対応して設けられるＭ本（Ｍ：Ｎ＜Ｍで示される整数）のビット線とを含み、各メモリブロックに対応して設けられ、Ｍ本のビット線のそれぞれにおいてＮビットの書込データの組合せに応じた所定方向のデータ書込電流が流されるように、Ｍ本のビット線を第１および第２の電圧の間に直列に接続するための書込制御部をさらに備え、書込制御部は、Ｍ本のビット線の各々の一端側を、Ｍ本のビット線のうちの他のビット線の一端側、第１の電圧、および第２の電圧のうちのいずれか１つと電気的に結合するための第１のスイッチ回路と、Ｍ本のビット線の各々の他端側を、Ｍ本のビット線のうちの他のビット線の一端側、第１の電圧、および第２の電圧のうちの１つで電気的に結合するための第２のスイッチ回路とを含み、Ｍは、２×Ｎより小さい。
【００３４】
本発明のさらに別の薄膜磁性体記憶装置は、各々に対してＮビット（Ｎ：２以上の整数）の並列なデータ書込が可能な少なくとも１個のメモリブロックを備え、各メモリブロックは、行列状に配置され、各々が磁気的に記憶データを書込まれる複数のメモリセルと、メモリセル列にそれぞれ対応して設けられるＭ本（Ｍ：Ｎ＜Ｍで示される整数）のビット線とを含み、各メモリブロックに対応して設けられ、Ｍ本のビット線のそれぞれにおいてＮビットの書込データの組合せに応じた所定方向のデータ書込電流が流されるように、Ｍ本のビット線を第１および第２の電圧の間に直列に接続するための書込制御部をさらに備え、書込制御部は、Ｍ本のビット線の各々の一端側を、Ｍ本のビット線のうちの他のビット線の一端側、第１の電圧、および第２の電圧のうちのいずれか１つと電気的に結合するための第１のスイッチ回路と、Ｍ本のビット線の各々の他端側を、Ｍ本のビット線のうちの他のビット線の一端側、第１の電圧、および第２の電圧のうちの１つで電気的に結合するための第２のスイッチ回路とを含む。Ｍ本のビット線の本数が奇数本の場合において、Ｍ本のビット線の中から２本ずつのビット線の組を作る組合せの数をＫ（Ｋ：ＭＣ（Ｍ−１）／２で示される整数）とすると、Ｎビットの書込データの組合せの数は、Ｋの２倍の数よりも小さい。
【００３５】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００３６】
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００３７】
図１を参照して、本発明の実施の形態に従うＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、書込データＤＩＮ（ｄ０〜ｄｊ：ｊは、自然数）の入力および読出データＤＯＵＴの出力を実行する。
【００３８】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配されたＭＴＪメモリセルＭＣを含むメモリアレイ１０とを備える。
【００３９】
メモリアレイ１０は、複数のメモリブロックに分割される。メモリアレイ１０においては、ＭＴＪメモリセルの行にそれぞれ対応して、ワード線ＷＬおよびデジット線ＤＬが配置され、ＭＴＪメモリセルの列にそれぞれ対応して、ビット線ＢＬおよびソース線ＳＲＬが配置される。
【００４０】
図１においては、代表的に示される１個のメモリブロックＭＢにおいて１個のＭＴＪメモリセルＭＣと、これに対応するワード線ＷＬ、デジット線ＤＬ、ビット線ＢＬおよびソース線ＳＲＬの配置が示される。ワード線ＷＬおよびデジット線ＤＬは、共に各メモリブロックＭＢに共通に配置されて共有される。
【００４１】
ＭＲＡＭデバイス１は、アドレス信号によって示されるロウアドレスＲＡをデコードして、メモリアレイ１０における行選択を実行するための行デコーダ２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡをデコードして、メモリアレイ１０における列選択を実行して列選択線ＣＳＬを活性化するための列デコーダ２５と、読出／書込制御回路３０および３５とをさらに備える。また、複数のメモリブロックにそれぞれ対応して複数の列選択線が設けられ、列デコーダ２５によって、選択的に１本の列選択線が活性化される。尚、列選択線ＣＳＬは、複数の列選択線を総称したものである。
【００４２】
読出／書込制御回路３０および３５は、メモリアレイ１０に対してデータ書込動作を行なうための回路群、およびメモリアレイ１０からデータ読出を行なうための回路群を総称したものである。
【００４３】
デジット線ＤＬは、メモリアレイ１０を挟んで行デコーダ２０と反対側の領域において、接地電圧ＧＮＤと結合される。
【００４４】
本実施の形態においては、これらのメモリブロックのうちの１つのメモリブロックＭＢを列選択線ＣＳＬを用いて選択して、選択されたメモリブロック（以下、選択メモリブロックとも称する）において、１本のデジット線ＤＬを活性化するとともに、選択された列選択線ＣＳＬに対応するＭ本（Ｍ：２以上の整数）のビット線（以下、選択ビット線とも称する）を連続的に電気的に結合させて直列に接続された１本の信号線とすることによって、ビット線を流れるデータ書込電流の増大を招くことなく、Ｎビット（Ｎ：２以上の自然数）のデータを並列に書込むことが可能な構成について説明する。
【００４５】
図２は、本発明の実施の形態に従うメモリアレイ１０および読出／書込制御回路３０および３５の構成を示す図である。
【００４６】
ここでは、一例として、１１本（Ｍ＝１１）のビット線を用いて並列的に８ビット（Ｎ＝８）のデータ書込を実行する構成について示される。
【００４７】
図２を参照して、メモリアレイ１０について、列選択線ＣＳＬ０に対応して設けられたメモリブロックＭＢ０について示される。
【００４８】
メモリブロックＭＢ０は、列に対応して設けられたビット線ＢＬ０〜ＢＬ１０と、行に対応して設けられたデジット線ＤＬ０およびワード線ＷＬ０と、ビット線ＢＬ０〜ＢＬ１０にそれぞれ対応し、かつデジット線ＤＬ０およびワード線ＷＬ０に対応するメモリセルＭＣ０〜ＭＣ１０とを有する。
【００４９】
読出／書込制御回路３０および３５は、複数の列選択線ＣＳＬにそれぞれ対応して設けられ、メモリブロックＭＢ０を挟んで設けられる書込電流制御回路ＤＲＶ０およびＤＲＶ１と、複数のビット線ＢＬの一端側同士を電気的に接続するスイッチ回路ＳＷ０と、複数のビット線ＢＬの他端側同士を電気的に接続するスイッチ回路ＳＷ１と、スイッチ回路ＳＷ０およびＳＷ１をそれぞれ制御するデータデコーダ３００とを有する。
【００５０】
書込電流制御回路ＤＲＶ０およびＤＲＶ１は、対象となる１１本のビット線に対してデータ書込電流を供給する回路であり、列選択結果およびデータ信号Ｄ７（／Ｄ７）に基づいていずれか一方が電源電圧ＶＣＣと接続され、他方を接地電圧ＧＮＤと接続し、書込電流制御回路ＤＲＶ０からＤＲＶ１の方向ｄｒ０に対してあるいは、書込電流制御回路ＤＲＶ１からＤＲＶ０の方向ｄｒ１に対して１１本のビット線にそれぞれデータ書込電流を供給する。
【００５１】
書込電流制御回路ＤＲＶ０は、電源電圧ＶＣＣと接地電圧ＧＮＤとの間に直列に接続されたＰチャンネルＭＯＳトランジスタＰＴ１およびＮチャンネルＭＯＳトランジスタＮＴ１と、列選択線ＣＳＬ０からの列選択結果およびデータ信号／Ｄ７の入力を受けてＰチャンネルＭＯＳトランジスタＰＴ１のゲートにＮＡＮＤ論理演算結果を出力するＮＡＮＤ回路１０と、列選択結果の反転信号およびデータ信号／Ｄ７の入力を受けてＮチャンネルＭＯＳトランジスタＮＴ１にＡＮＤ論理演算結果を出力するＡＮＤ回路１１とを含む。ＮチャンネルＭＯＳトランジスタＮＴ１とＰチャンネルＭＯＳトランジスタＰＴ１との内部ノードは、スイッチ回路ＳＷ０と接続される。書込電流制御回路ＤＲＶ１は、ＰチャンネルＭＯＳトランジスタＰＴ２と、ＮチャンネルＭＯＳトランジスタＮＴ２と、ＮＡＮＤ回路１２と、ＡＮＤ回路１３とを含む。回路構成は、書込電流制御回路ＤＲＶ０と同様であり、スイッチ回路ＳＷ１と接続される。
【００５２】
データデコーダ３００は、スイッチ回路ＳＷ０およびＳＷ１を制御し、生成される制御信号に応じてスイッチ回路ＳＷ０およびＳＷ１に配置された複数のトランジスタを選択的に活性化することにより、１１本のビット線を連続的に電気的に結合することにより直列に接続された１つの信号経路を設定する
データデコーダ３００は、入力されるデータ信号Ｄ０〜Ｄ６の入力に応じてスイッチ回路ＳＷ０およびＳＷ１を制御する制御信号を出力する。ここでは、制御信号として制御信号Ｄａ，／Ｄａ０，／Ｄａ１，Ｄｂ，／Ｄｂ０，／Ｄｂ１，Ｄｃ，／Ｄｃ０，／Ｄｃ１，Ｄｄ，／Ｄｄ０，／Ｄｄ１，Ｄｅ，／Ｄｅ０，／Ｄｅ１，Ｄｆ，Ｓ０，Ｓ１，／Ｓ１，Ｓ２，／Ｓ２，Ｓ３，／Ｓ３，Ｓ４，／Ｓ４，Ｓ５，／Ｓ５，Ｓ６が示される。
【００５３】
スイッチ回路ＳＷ０およびＳＷ１は、メモリブロックＭＢ０の両側に配置され、それぞれ上記のデコード信号に応じて選択的に活性化する複数のトランジスタを有する。
【００５４】
具体的には、スイッチ回路ＳＷ０は、制御信号に応じて１１本のビット線のうちの１本と書込電流制御回路ＤＲＶ０とが電気的に接続され、残りの１０本のビット線のうち選択的に２本ずつのビット線の一端同士を電気的に結合させる。
【００５５】
スイッチ回路ＳＷ１は、制御信号に応じて１１本のビット線のうちの１本と、書込電流制御回路ＤＲＶ１とが電気的に接続され、残りの１０本のビット線のうち選択的に２本ずつのビット線の他端同士を電気的に結合させる。
【００５６】
このスイッチ回路ＳＷ０およびＳＷ１は、制御信号に応じて２本ずつのビット線の電気的な結合がビット線を短絡する経路を形成しないように２本のビット線を電気的に結合し、かつデータ書込電流が方向ｄｒ０および方向ｄｒ１に対して交互にビット線に対して供給されるようにトランジスタを活性化させる。
【００５７】
また、スイッチ回路ＳＷ１は、隣接する２本のビット線ＢＬ０およびＢＬ１に対応して設けられ、制御信号（Ｄａ，／Ｄａ０，／Ｄａ１）の入力を受けるスイッチユニットＳＡと、隣接する２本のビット線ＢＬ２およびＢＬ３に対応して設けられ、制御信号（Ｄｂ，／Ｄｂ０，／Ｄｂ１）の入力を受けるスイッチユニットＳＢと、隣接する２本のビット線ＢＬ４およびＢＬ５に対応して設けられ、制御信号（Ｄｃ，／Ｄｃ０，／Ｄｃ１）の入力を受けるスイッチユニットＳＣと、隣接する２本のビット線ＢＬ６およびＢＬ７に対応して設けられ、制御信号（Ｄｄ，／Ｄｄ０，／Ｄｄ１）の入力を受けるスイッチユニットＳＤと、隣接する２本のビット線ＢＬ８およびＢＬ９に対応して設けられ、制御信号（Ｄｅ，／Ｄｅ０，／Ｄｅ１）の入力を受けるスイッチユニットＳＥとを含む。スイッチユニットＳＡ〜ＳＥのそれぞれは、入力される制御信号に応じて対応する２本のビット線の信号経路を選択する。
【００５８】
ここで、８ビットのデータ書込をする場合には、８ビットのデータ信号に応じて１つのデータ書込を実行する必要がある。すなわち、１１本のビット線を用いて８ビットのそれぞれが異なるデータパターンすなわち２５６個のデータパターンにそれぞれ対応する２５６個の信号経路の中から１つの信号経路を選択する必要がある
図３は、入力される８ビットのデータ信号Ｄ０〜Ｄ６およびＤ７の書込データに応じてデータデコーダ３００が生成する制御信号のデコード表である。
【００５９】
このデコード表に基づき２の８乗個すなわち２５６個のそれぞれが異なる１本の信号経路が設定される。
【００６０】
図３を参照して、このデコーダ表は、上位ビットのデータ信号ｄ４〜ｄ６に応じて、２本のビット線ずつで構成される組が選択される。また、下位ビットのデータ信号ｄ０〜ｄ３に応じて選択された組の信号経路が設定される。データ信号ｄ７に応じてデータ信号ｄ０〜ｄ６によって設定された信号経路に対して供給されるデータ書込電流の方向が設定される。
【００６１】
ここでは、データ信号Ｄ７は、「Ｌ」レベルとして説明する。したがって、書込電流制御回路ＤＲＶ０は、電源電圧ＶＣＣと接続され、書込電流制御回路ＤＲＶ１は、接地電圧ＧＮＤと接続される場合について示される。
【００６２】
上位ビットのデータ信号ｄ４〜ｄ６に応じてパターンＰＡ（ＰＡ０，ＰＡ１）、パターンＰＢ（ＰＢ０〜ＰＢ４）、パターンＰＣのいずれか一つが選択される。ここで、１１本のビット線を用いて直列に接続された１本の信号経路を形成する場合、連続的にデータ書込電流が各ビット線に流される。すなわち、互いに方向の異なるデータ書込電流が２本のビット線に交互に供給される。したがって、１１本の中から互いに方向の異なるデータ書込電流を流す２本のビット線ずつで構成される組を選択する必要がある。
【００６３】
パターンＰＡは、入力される上位ビットのデータ信号Ｄ４〜Ｄ６が「０００」、「００１」である場合に形成される信号経路パターンを示す。具体的には、ビット線ＢＬ０およびＢＬ１を一組とし、ビット線ＢＬ２およびＢＬ３を一組とし、ビット線ＢＬ４およびＢＬ５を一組とし、ビット線ＢＬ６およびＢＬ７を一組とし、ビット線ＢＬ８およびＢＬ９を一組とする。この組を構成する２本のビット線に対して方向ｄｒ０およびｄｒ１に従うデータ書込電流を連続的に供給する方式である。
【００６４】
パターンＰＢは、入力される上位ビットのデータ信号Ｄ４〜Ｄ６が「０１０」、「０１１」、「１００」、「１０１」、「１１０」である場合に形成される信号経路パターンを示す。具体的には、上記の５組のビット線組のうち、１組を選択して選択された１組のビット線のうちの１本とビット線ＢＬ１０とで組を構成し、かつこの選択された１組の２本のビット線の電流方向を同一方向に設定する方式である。
【００６５】
パターンＰＣは、入力される上位ビットのデータ信号Ｄ４〜Ｄ６が「１１１」である場合に形成される信号経路パターンを示す。具体的には、ビット線ＢＬ０とビット線ＢＬ６とで組を構成し、ビット線ＢＬ１とビット線ＢＬ７とで組を構成する。他の残りのビット線ＢＬ２〜ＢＬ５，ＢＬ８およびＢＬ９については、上記と同様の２本ずつの３組を構成する。さらに隣接するビット線ＢＬ０およびＢＬ１は、流れるデータ書込電流が同一の方向であり、ビット線ＢＬ６およびＢＬ７も流れるデータ書込電流が同一の方向に設定する方式である。
【００６６】
図４は、図３で示される制御信号に応じてメモリブロックＭＢ０にデータ書込電流を供給した場合に、各パターンＰＡ、ＰＢおよびＰＣに基づいて各ビット線に供給されるデータ書込電流の方向を示す図である。ここで、「０」は、方向ｄｒ０のデータ書込電流が対応するビット線に供給されることを示す。「１」は、方向ｄｒ１のデータ書込電流が対応するビット線に供給されることを示す。
【００６７】
以下、図１〜図３を参照して、図２に示される制御信号に従う信号経路パターンについて説明する。
【００６８】
一例としてデータ信号ｄ０〜ｄ７が「００００００００」の場合について説明する。データデコーダ３００は、上位ビットのデータ信号ｄ４〜ｄ７に応じてパターンＰＡ０に従う５組のビット線組を選択し、下位ビットのデータ信号ｄ０〜ｄ３に応じて選択された組を用いて信号経路を設定する。本例において、データ信号ｄ０〜ｄ３は、スイッチユニットＳＡ〜ＳＤを制御する制御信号にそれぞれ対応づけられる。スイッチユニットＳＡにおいて、データ信号Ｄ０に対応する制御信号Ｄａと、その反転信号／Ｄ０に対応する制御信号／Ｄａ０および／Ｄａ１とに応じて相補的にビット線ＢＬ０もしくはＢＬ１が選択され、ビット線ＢＬ０からＢＬ１の経路もしくはビット線ＢＬ１からＢＬ０の経路に対してデータ書込電流が供給される。他のスイッチユニットＳＢ〜ＳＤについても同様でありデータ信号ｄ０〜ｄ３に従って、データ書込電流の経路が切り替わる。この例にしたがえば、データ書込電流は、データ信号ｄ０〜ｄ３に応じてビット線ＢＬ０〜ＢＬ１〜ＢＬ３〜ＢＬ２〜ＢＬ４〜ＢＬ５〜ＢＬ７〜ＢＬ６〜ＢＬ８〜ＢＬ９〜ＢＬ１０の順にデータ書込電流が供給され１本の信号経路が設定される。なお、パターンＰＡ１は、ビット線ＢＬ８〜ＢＬ９〜ＢＬ１０にデータ書込電流が流れる順序がビット線ＢＬ９〜ＢＬ８〜ＢＬ１０となって、ビット線ＢＬ８とビット線ＢＬ９とが入れ替わるで異なり、他の点についてはパターンＰＡ０と同様である。
【００６９】
別の一例としてデータ信号ｄ０〜ｄ７が「００１０００００」の場合について説明する。データデコーダ３００は、上位ビットのデータ信号ｄ４〜ｄ７に応じてパターンＰＢ０に従う５組のビット線組を選択し、下位ビットのデータ信号ｄ０〜ｄ３に応じて選択された組を用いて信号経路を設定する。ここで、パターンＰＢ０は、ビット線ＢＬ１とＢＬ１０とを入替えてビット線ＢＬ０とビット線ＢＬ１０とで組を構成する。また、ビット線ＢＬ０およびＢＬ１には、共に同一の方向ｄｒ０に対してデータ書込電流を供給する。本例において、データ信号ｄ１〜ｄ３およびｄ０は、スイッチユニットＳＢ〜ＳＥを制御する制御信号にそれぞれ対応づけられる。この例に従えば、データ書込電流は、データ信号ｄ０〜ｄ３に応じてビット線ＢＬ０〜ＢＬ１０〜ＢＬ３〜ＢＬ２〜ＢＬ４〜ＢＬ５〜ＢＬ７〜ＢＬ６〜ＢＬ８〜ＢＬ９〜ＢＬ１の順にデータ書込電流が供給され１本の信号経路が設定される。パターンＰＢの他のパターンＰＢ１〜ＰＢ４についても同様にして、ビット線ＢＬ１０と入替えて組が構成され、データ信号ｄ０〜ｄ３に応じて１本の信号経路が設定される。
【００７０】
さらに別の一例としてデータ信号ｄ０〜ｄ７が「０１１１００００」の場合について説明する。データデコーダ３００は、上位ビットのデータ信号ｄ４〜ｄ７に応じてパターンＰＣに従う５組のビット線組を選択し、下位ビットのデータ信号ｄ０〜ｄ３に応じて選択された組を用いて信号経路を設定する。ここで、パターンＰＣは、ビット線ＢＬ０とビット線ＢＬ６とで組を構成し、ビット線ＢＬ１とビット線ＢＬ７とで組を構成する。本例において、データ信号ｄ１〜ｄ３は、スイッチユニットＳＢ、ＳＣおよびＳＥを制御する制御信号にそれぞれ対応づけられる。また、データ信号ｄ０は、スイッチユニットＳＡおよびＳＤを制御する制御信号に対応付けられる。この例に従えば、データ書込電流は、データ信号ｄ０〜ｄ３に応じてビット線ＢＬ０〜ＢＬ６〜ＢＬ５〜ＢＬ４〜ＢＬ３〜ＢＬ２〜ＢＬ１〜ＢＬ７〜ＢＬ８〜ＢＬ９〜ＢＬ１０の順にデータ書込電流が供給され１本の信号経路が設定される。
【００７１】
したがって、上記において説明したように、データ信号ｄ４〜ｄ６に応じて１１本のうちの中から組を構成する５組のビット線組を選択し、データ信号ｄ０〜ｄ３に応じて選択した組を用いて組を構成する２本のビット線の信号経路を設定して、最終的に１１本のビット線から構成される１本の信号経路を設定する。すなわち、データ信号ｄ０〜ｄ６に応じて１１本のビット線を用いて連続的に直列に接続された１本の信号線を設定することができる。また、データ信号ｄ７に応じてその信号経路パターンに供給されるデータ書込電流の流れる方向を入れ替えることができる。
【００７２】
したがって、データ信号ｄ０〜ｄ７に応じてそれぞれが異なる信号経路パターンを設定することができる。すなわち、それぞれの信号経路パターンに基づいて１１本のビット線のそれぞれに流されるデータ書込電流の方向は予め定められている。このようなデータ書込電流によって各ビット線に対応するメモリセル（合計１１個）に対して記憶データを書込むことにより、データ信号ｄ０〜ｄ７の８ビットのデータ書込が実行される。
【００７３】
上記の例においては、１１本のビット線を用いて８ビットのデータ書込を実行する構成について説明してきたが、この本数に限られるものではなく、これ以外の本数を用いてデータ書込を実現することも可能である。
【００７４】
一般的に、Ｎ個のメモリセルに対して、並列的にＮビットのデータ書込を実行する場合、２のＮ乗個のそれぞれが異なるデータパターンのうちの１つが、記憶データとして記憶される。いいかえるならば、並列的にＮビットのデータ書込を実行する場合、Ｎ本のビット線に対して、２のＮ乗個のそれぞれが異なる組合せのデータ書込電流の信号経路すなわち信号経路パターンの１つに従って、データ書込電流が供給されるものである。
【００７５】
したがって、Ｍ本のビット線を用いて形成される信号経路パターンが２のＮ乗個よりも多ければＮビットのデータ書込を実現することができる。
【００７６】
ここで、Ｎビットのデータ書込において、必要最小限の本数について考えると、上述したようにＮビットのデータ書込をするためには、２のＮ乗個の信号経路パターンが必要である。Ｍ本（Ｍ：自然数）のビット線を連続的に直列に接続して１本の信号線とする信号経路パターンは、Ｍ本の中から２本ずつの組を選択する組み合わせに相当する。上述したように連続的にデータ書込電流を流すためには、互いに異なる方向のデータ書込電流が流れる２本ずつのビット線組が必要だからである。さらに、データ書込電流が反対に流れる場合も考慮するとさらに２倍の信号経路パターンを設けることができる。
【００７７】
したがって、Ｍ本のうちの２本ずつの組がＬ＝Ｍ／２個（Ｍが偶数）あるいはＬ＝（Ｍ−１）／２個（Ｍが奇数）あるので、これらの組み合わせのパターンは、Ｋ個（Ｋ＝ＭＣＬ）で示される。２のＮ乗個のデータパターンよりも、Ｍ本のビット線を用いて形成されるＫ×２個の信号経路パターンの方が多ければＮビットのデータを並列に書込むことが可能である。
【００７８】
本実施例において、１０本（Ｍ＝１０）のビット線を用いて８ビットのデータ書込を実行する場合について考える。１０本のビット線の中から２本ずつの５組のビット線組を選択する組合せは、２５２個（Ｌ＝２５２）である。したがって、信号経路パターンは、Ｋ個（Ｋ＝Ｌ×２）であるため２５２×２＝５１４個形成することが可能である。したがって、１０本のビット線を用いた構成においても、８ビットの並列なデータ書込を実現することは可能である。
【００７９】
しかし、ビット線の本数を１１本から１０本に減らした場合、スイッチ回路ＳＷ０およびＳＷ１を構成するトランジスタの個数が増大し、データデコーダ３００における制御も複雑なものとなる。
【００８０】
したがって、本願実施例においては、スイッチ回路の部品点数の削減およびデータデコーダの制御性の観点からビット線の本数を１１本として説明している。
【００８１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８２】
【発明の効果】
請求項１記載の薄膜磁性体記憶装置は、Ｍ本のビット線を直列に接続して、Ｍ本のビット線それぞれにおいて、Ｎビットの書込データの組合せに応じたデータ書込電流を流すことができる。したがって、Ｎビットの並列なデータ書込の際に消費するデータ書込電流を低減することができる。
【００８３】
請求項２記載の薄膜磁性体記憶装置は、書込制御部は、Ｎビットの書込データのうちの１ビットに応じて、第１の電圧および第２の電圧の一方を第１の内部ノードおよび他方を第２の内部ノードに接続することができる。したがって、データ書込電流が流れる方向を書込データのうちの１ビットに応じて、設定することができるため書込制御部の制御性が向上する。
【００８４】
請求項３記載の薄膜磁性体記憶装置は、Ｍは、２Ｎよりも小さいため、２Ｎよりも少ないビット線の本数で、Ｎビットの並列なデータ書込をすることができるため、ビット線の本数を削減することができる。
【００８５】
請求項４および５記載の薄膜磁性体記憶装置は、ＮとＫとの関係において、Ｋの２倍の数よりもＮビットの書込データの組合せの数の方が小さい。したがって、この関係を満たす最小のＭ本のビット線を用いてＮビットの並列なデータ書込を実行することができ、ビット線の本数を削減することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】  本発明の実施の形態に従うメモリアレイ１０および読出／書込制御回路３０および３５の構成を示す図である。
【図３】  入力される８ビットのデータ信号Ｄ０〜Ｄ６およびＤ７の書込データに応じてデータデコーダ３００が生成する制御信号のデコード表である。
【図４】  メモリブロックＭＢ０にデータ書込電流を供給した場合に、各ビット線に供給されるデータ書込電流の方向を示す図である。
【図５】  磁気トンネル接合部を有するメモリセルの構成を示す概略図である。
【図６】  ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図７】  ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図８】  データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。
【図９】  ＭＴＪメモリセルＭＣを行列状に集積配置し、複数ビットここでは、８ビットのデータを並列的にデータ書込回路系の構成図である。
【符号の説明】
１  ＭＲＡＭデバイス、５  コントロール回路、１０  メモリアレイ、２０，１１０  行デコーダ、２５，２１０  列デコーダ、３０，３５  読出／書込制御回路、３００  データデコーダ、４１０，４２０  書込電流制御回路、ＳＷ０，ＳＷ１  スイッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004033693.tif 000008
【図８】
0004033693.tif 000009
【図９】
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