(57)【特許請求の範囲】
【請求項１】
強誘電体キャパシタを備えた強誘電体メモリの製造方法であって、
基板上に下部電極用薄膜を成膜する第１の工程と、
前記下部電極用薄膜上にフォトレジストパターンを形成する第２の工程と、
前記フォトレジストパターンを用いて前記下部電極用薄膜をエッチングし、前記強誘電体キャパシタの下部電極を、前記基板に対してテーパを有し、かつ、角に丸みを有するように形成する第３の工程と、
前記下部電極を覆うように強誘電体薄膜を成膜し、所定の形状にパターニングして、前記強誘電体キャパシタの容量絶縁膜とする第４の工程と、
前記容量絶縁膜を覆うように上部電極用薄膜を成膜し、所定の形状にパターニングして、前記強誘電体キャパシタの上部電極を形成する第５の工程と、を少なくとも含み、
前記フォトレジストパターンを形成する第２の工程において、ステッパにより、焦点位置のデフォーカスが行われるようにフォトレジストを露光して、前記フォトレジストパターンを、前記基板の垂直方向に対して５度〜１０度の傾きを有し、かつ、角に窪みを有するように形成すること、
を特徴とする強誘電体メモリの製造方法。
【請求項２】
請求項１に記載の強誘電体メモリの製造方法において、
前記フォトレジストパターンの膜厚が１．０５〜１．２０μｍであることを特徴とする強誘電体メモリの製造方法。
【請求項３】
請求項１又は２に記載の強誘電体メモリの製造方法において、
前記第３の工程において、塩素とアルゴンの混合ガスを用いたドライエッチングが行われることを特徴とする強誘電体メモリの製造方法。
【請求項４】
請求項３に記載の強誘電体メモリの製造方法であって、
エッチング条件が圧力１．０Ｐａ以下、塩素／アルゴン流量が４０／１０ｓｃｃｍであることを特徴とする強誘電体メモリの製造方法。
【請求項５】
請求項１乃至３のいずれかに記載の強誘電体メモリの製造方法において、
前記基板上に強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを覆うように層間絶縁膜を成膜する工程と、
前記強誘電体キャパシタの下部あるいは上部電極と配線層とのコンタクトをとるためのコンタクトホールを形成する工程と、
前記配線層を形成する工程と、を少なくとも含むことを特徴とする強誘電体メモリの製造方法。
【請求項６】
請求項５に記載の強誘電体メモリの製造方法において、
前記コンタクトホールを形成する工程で用いるフォトレジストの膜厚が０．８〜０．９μｍであることを特徴とする強誘電体メモリの製造方法。
【請求項７】
請求項６に記載の強誘電体メモリの製造方法において、
現像後の前記フォトレジストの角が窪みを有していることを特徴とする強誘電体メモリの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリの製造方法に関する。
【０００２】
【従来の技術】
２１世紀になり、強誘電体薄膜を用いた不揮発性メモリである強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の量産化へ向けた開発が急ピッチで進んでいる。この理由としては、強誘電体メモリの持つ可能性、すなわち高速動作、低消費電力そして不揮発性という特徴が非常に魅力的な市場を生み出す可能性を有しているということが挙げられる。特に、携帯電話などの小型情報機器やＩＣカードといった非接触カード分野への展開が見こまれる。そして、将来的には、現在のＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やフラッシュメモリを置き換える可能性を有している。
【０００３】
しかし、量産化に向けた開発が進んでいるとはいっても、現在量産化されているもの及び数年後に量産化される予定のものでも、その集積度は数Ｍｂｉｔ級であり、ＤＲＡＭなどを置き換えるためにはさらなる高集積化が不可欠である。
【０００４】
強誘電体メモリを高集積化するためにはいくつかの課題があるが、特にキャパシタのさらなる微細化が必要不可欠である。特に微細化するためには、キャパシタを含めたメモリ全体の三次元化が有効である。例えば、下部電極と、下部電極全体を覆うように成膜された強誘電体薄膜と、強誘電体薄膜全体を覆うように形成された上部電極からなる強誘電体キャパシタが考えられる。しかし、単純にそのような構造の強誘電体キャパシタを作製すると、現在行われている通常の強誘電体薄膜の成膜技法では、ステップカバレジが完全ではないため下部電極を覆う強誘電体薄膜の膜厚に不均一性が生じ、ひいては上部電極と下部電極に挟まれた強誘電体薄膜に均一に電界がかからなくなってしまう。その結果、強誘電体特性（ヒステリシス特性）の劣化を引き起こすこととなる。また、メモリを微細化していくにあたっては、配線抵抗もできるだけ小さくすることが望ましい。配線抵抗が大きいとメモリを微細化するにあたり、金属配線の信号遅延が生じ、ひいてはメモリ特性の劣化が誘起される。
【０００５】
【発明が解決しようとする課題】
従来の強誘電体メモリの作製プロセスでは、電極や強誘電体薄膜をフォトリソグラフィ及びエッチングによりパターニングする際にできるだけ異方性が大きくなるように行われてきた。しかしながら、強誘電体キャパシタを三次元的に作製する際に現在行われている通常の強誘電体薄膜の成膜技法では、ステップカバレジが完全ではないため下部電極を覆う強誘電体薄膜の膜厚に不均一性が生じてしまう。その結果、強誘電体薄膜に電界が均一にかからなくなり、強誘電体特性の劣化、ひいては強誘電体メモリ特性の劣化を引き起こす。
【０００６】
強誘電体キャパシタをメモリに搭載するには、強誘電体キャパシタの電極と配線層とをコンタクトしなければならない。すなわち、強誘電体キャパシタを覆う層間絶縁膜にコンタクトホールを形成し、配線層をその部分を覆うように形成する必要がある。しかしながら、コンタクトホールの異方性がよいと、コンタクトホールのエッジ部分での配線層のカバレジが悪くなり、その部分の配線層の厚さが薄くなる。すなわち、コンタクトホールのエッジ部分での配線抵抗が、厚さが薄くなる分大きくなってしまう。その結果、強誘電体メモリの特性劣化を引き起こすこととなる。
【０００７】
【課題を解決するための手段】
上記の目的を達成するために、本発明の強誘電体メモリの製造方法は、強誘電体キャパシタを備えた強誘電体メモリの製造方法であって、基板上に下部電極用薄膜を成膜する第１の工程と、前記下部電極用薄膜上にフォトレジストパターンを形成する第２の工程と、前記フォトレジストパターンを用いて前記強誘電体キャパシタの下部電極を形成する第３の工程と、前記下部電極を覆うように強誘電体薄膜を成膜し、所定の形状にパターニングして、前記強誘電体キャパシタの容量絶縁膜とする第４の工程と、前記容量絶縁膜を覆うように上部電極用薄膜を成膜し、所定の形状にパターニングして、前記強誘電体キャパシタの上部電極を形成する第５の工程と、を少なくとも含み、前記フォトレジストパターンの角は、窪みを有していること、を特徴とする。
この場合、前記フォトレジストパターンが、前記基板の垂直方向に対して５度〜１０度の傾きを有していることが望ましい。
また、前記フォトレジストパターンの膜厚が１．０５〜１．２０μｍであることが望ましい。
また、前記フォトレジストパターンの形成は、ステッパによりフォトレジストの露光工程を含み、前記露光工程において、焦点位置のデフォーカスが行われることが望ましい。
また、前記第３の工程において、塩素とアルゴンの混合ガスを用いたドライエッチングが行われることが望ましい。
また、エッチング条件が圧力１．０Ｐａ以下、塩素／アルゴン流量が４０／１０ｓｃｃｍであることが望ましい。
また、前記基板上に強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタを覆うように層間絶縁膜を成膜する工程と、前記強誘電体キャパシタの下部あるいは上部電極と配線層とのコンタクトをとるためのコンタクトホールを形成する工程と、前記配線層を形成する工程と、を少なくとも含むことができ、その場合、前記コンタクトホール作製時に用いるフォトレジストの膜厚が０．８〜０．９μｍであることが望ましい。
また、現像後のフォトレジストの角が窪みを有していることが望ましい。
また、本発明の強誘電体メモリは、半導体基板上に形成された下部電極と、上記下部電極を覆うように形成された容量絶縁膜となる強誘電体薄膜と、上記強誘電体薄膜を覆うように形成された上部電極とからなる強誘電体キャパシタを有する強誘電体メモリであって、上記下部電極が基板に対してテーパを有していることを特徴とする。またここで、下部電極のテーパが基板に対して３０度から５５度であることを特徴とする。また、下部電極の膜厚は、２００〜２５０ｎｍであることが望ましい。
【０００８】
下部電極と、下部電極を覆うように形成された容量絶縁膜となる強誘電体薄膜と、容量絶縁膜を覆うように形成された上部電極からなる三次元型の強誘電体キャパシタを有する強誘電体メモリにおいて、下部電極を形成する際に、下部電極に故意にテーパをつけることで続いて成膜される強誘電体薄膜のカバレジを改善することができ、強誘電体薄膜の膜厚均一性を異方的に形成された下部電極の場合に比べて改善することができる。特にテーパの角度が３０度から５５度である場合、下部電極としての機能を果たす膜厚を保持しつつ、その上に成膜される強誘電体薄膜のカバレジの改善、ひいては強誘電体薄膜の膜厚均一性を改善することができる。
【０００９】
本発明は、半導体基板上に形成されたテーパを有する下部電極と下部電極を覆うように形成された容量絶縁膜となる強誘電体薄膜と強誘電体薄膜を覆うように形成された上部電極からなる強誘電体キャパシタを有する強誘電体メモリであって、上記下部電極の角が丸みを有していることを特徴とする。
【００１０】
上記のように、三次元型の強誘電体キャパシタを有する強誘電体メモリにおいては、強誘電体キャパシタの下部電極に故意にテーパを形成することで強誘電体特性を改善することができる。さらに、テーパのついた下部電極の角に丸みをつけることで、下部電極を覆うように形成される強誘電体薄膜のカバレジを改善することができる。すなわち、強誘電体薄膜の膜厚均一性を改善することができ、下部電極と上部電極に挟まれた強誘電体薄膜に概均一に電界を印加することができる。結局、異方性の強い下部電極を用いた場合と比べて、強誘電体特性及び強誘電体メモリ特性を改善することができる。
【００１１】
本発明は、上記記載の強誘電体メモリであって、容量絶縁膜となる強誘電体薄膜がミスト法あるいはＭＯＣＶＤ法により成膜されることを特徴とする。
【００１２】
従来、強誘電体薄膜の成膜方法としては、スパッタリング法、溶液塗布法、ＭＯＣＶＤ法、ミスト法などが用いられてきた。その中で最も一般的な成膜方法が溶液塗布法である。しかしながら、溶液塗布法では、下地の凹凸に対応した膜厚の概均一な強誘電体薄膜を得ることはできない。すなわち、三次元型のキャパシタ構造を形成する際の成膜法としては適さない。ここで、ミスト法あるいはＭＯＣＶＤ法は、段差被覆性すなわちカバレジに優れることが特徴として挙げられる。しかしながら、下部電極の形状の異方性が大きい場合、ミスト法あるいはＭＯＣＶＤ法であったとしても膜厚の概均一な強誘電体薄膜を下部電極の周囲に成膜することは難しい。しかしながら、下部電極がテーパを有し、さらに角に丸みを有している場合、ミスト法あるいはＭＯＣＶＤ法を用いることで膜厚の概均一な強誘電体薄膜を下部電極の周囲に成膜することができる。その結果、下部電極と上部電極に挟まれた強誘電体薄膜に概均一に電界を印加することができ、結局、ミスト法あるいはＭＯＣＶＤ法以外の成膜方法を用いた場合に比べて、強誘電体特性及び強誘電体メモリ特性を改善することができる。
【００１３】
本発明は、上記記載の強誘電体メモリにおいて、強誘電体薄膜が単純ペロブスカイト構造を有する強誘電体であって、その結晶系が菱面体晶であることを特徴とする。単純ペロブスカイト構造を有する強誘電体としては、ＰＺＴ（チタン酸ジルコン酸鉛）やＰＬＺＴ（チタン酸ジルコン酸ランタン鉛）などが存在する。それらの結晶系としては、室温において正方晶あるいは菱面体晶である場合が多々ある。ここで、三次元形状の強誘電体キャパシタにおいてキャパシタ中の場所にかかわらず、自発分極がなるべく電界に対して平行であるためには自発分極の方向がなるべく多い結晶系の方が有利である。そのため、三次元型の強誘電体キャパシタにおいては、強誘電体が正方晶であるよりも菱面体晶を有している方が強誘電体特性が良好となり、ひいては強誘電体メモリ特性が改善される。
【００１４】
本発明の強誘電体メモリの製造方法は、下部電極と、上記下部電極を覆うように形成された容量絶縁膜となる強誘電体薄膜と、上記強誘電体薄膜を覆うように形成された上部電極とからなる強誘電体キャパシタを有する強誘電体メモリの製造方法であって、前記強誘導体キャパシタは、基板上に下部電極用薄膜を成膜する工程と、下部電極用薄膜上に所定のフォトレジストパターンを形成する工程と、前記フォトレジストパターンを用いて下部電極を形成する工程と、上記下部電極を覆うように強誘電体薄膜を成膜し、所定の形状にパターニングする工程と、上記強誘電体薄膜を覆うように上部電極用薄膜を成膜し、所定の形状にパターニングして上部電極を形成する工程とを少なくとも含む製造工程で形成されることを特徴とする。
【００１５】
ここで、下部電極形成時のフォトレジストの膜厚が１．０５〜１．２０μmであることが望ましい。ここで、レジストとしてはポジ型レジストを用いる。さらに、ステッパによりフォトレジストを露光する際に焦点位置をデフォーカスとすることを特徴とする。また、現像後のフォトレジストの形状が、基板の垂直方向に対して５度〜１０度の傾きを有していることを特徴とする。さらに、傾きを有したフォトレジストの角が窪みを有していることを特徴とする。
【００１６】
上記の発明において、フォトレジストにノボラック系の樹脂、ナフトキノンジアジド系の感光剤、溶媒として酢酸メチルと乳酸エチル、２−ヘプタノン、エチル−３−エトキシプロピオネート等が含まれているものを用いる。このフォトレジストを用いて、ステッパによりパターンを露光する際に、焦点位置をデフォーカスとすることで、現像後のフォトレジスト形状に基板の垂直方向に対して５度〜１０度の傾きを持たせることができる。さらに、傾きを有したフォトレジストの角に窪みを持たせることができる。
【００１７】
本発明は、上記記載の強誘電体メモリの製造方法において、上記のようなフォトレジストパターンを用いて下部電極を形成する際に、塩素とアルゴンの混合ガスを用いたドライエッチングを用いることを特徴とする。ここで、ドライエッチング条件は圧力１．０Ｐａ以下、塩素／アルゴン流量が４０／１０ｓｃｃｍであることを特徴とする。ここで、ドライエッチングは例えばＩＣＰタイプのエッチング装置を用いて行い、バイアスパワーは４５０Wである。またここで、ドライエッチングを行い、レジストを剥離した後の下部電極のレジスト寸法に対するＣＤシフトが下部電極膜厚の２．０〜３．５倍の大きさであることを特徴とする。
【００１８】
下部電極のドライエッチング条件は、エッチング後の下部電極形状がなるべく基板に対して異方性を有するようにする場合、例えば塩素／アルゴン流量は３０／２０ｓｃｃｍである。しかしここで、上記のような基板の垂直方向に対して５度〜１０度の傾きを有し、同時に角に窪みを持つレジストを用い、エッチング条件を圧力１．０Ｐａ以下、塩素／アルゴン流量が４０／１０ｓｃｃｍとすることで、エッチング後の下部電極に下部電極膜厚の２．０〜３．５倍の大きさであるCDシフトを生じさせることができる。この結果、下部電極は基板に対して３０度〜５５度のテーパを有することとなる。さらに、下部電極の角に丸みを持たせることができる。
【００１９】
ここで、図１を参照にして実例を示す。まず、下部電極用薄膜上にレジストを１．０５〜１．２０μm成膜する。ここで、基板としてはPt基板を用い、レジストとしてナフトキノンキアジド−ノボラック樹脂系のものを用いる。ステッパによりフォトレジストを露光する際に、焦点位置をベストの位置から＋１．１〜＋１．３μm（＋方向：光源と被露光基板との距離を広げる方向）の範囲でデフォーカスにする。その結果、図１（ａ）に示すように、現像後のライン状フォトレジストの形状が、基板の垂直方向に対して５度〜１０度の傾きを有していることがわかる。さらに、上方から見るとレジストの角に窪みが存在する。このレジストをマスクとして、エッチング条件を圧力１．０Ｐａ以下、塩素／アルゴン流量を４０／１０ｓｃｃｍとし、ドライエッチングを行う。その結果、図１（ｂ）に示すように、エッチング後の下部電極に下部電極膜厚の２．０〜３．５倍の大きさとなるCDシフトを生じさせることができ、３０度〜５５度のテーパを下部電極につけることができる。条件を最適化することで、下部電極の角により丸みを持たせることができる。
【００２０】
本発明は、ライン状に形成された二列以上の下部電極と、上記二列以上のライン状の下部電極全てを覆うように形成された強誘電体薄膜からなる容量絶縁膜と、上記下部電極とは強誘電体薄膜を挟んで直角に交わるライン上に形成された二列以上の上部電極を有するマトリックス型の強誘電体キャパシタを有する強誘電体メモリであって、上記下部電極が基板に対してテーパを有し、かつ下部電極の角に丸みを有していることを特徴とする。ここで、強誘電体薄膜がミスト法あるいはＭＯＣＶＤ法により成膜されることを特徴とする。さらに、強誘電体薄膜の膜厚が下部電極の上部、側面あるいは基板上にかかわらず、概均一であることを特徴とする。
【００２１】
マトリックス型の強誘電体キャパシタを有する強誘電体メモリの場合、下部電極と上部電極に挟まれた強誘電体薄膜の膜厚均一性がその特性に大きく影響する。基板に対して異方性の強いライン状の下部電極の場合、その上に成膜された強誘電体薄膜の膜厚均一性は非常に悪くなる。その結果、各強誘電体キャパシタでの強誘電体への電界の印加がキャパシタ中の場所により不均一になり、強誘電体特性が劣化してしまう。ここで、下部電極にテーパを持たせ、さらに下部電極の角に丸みを持たせ、強誘電体薄膜の成膜方法としてミスト法あるいはＭＯＣＶＤ法を用いることで、その上に成膜される強誘電体薄膜のカバレジの改善、ひいては強誘電体薄膜の膜厚を概均一にすることができる。結果として、マトリックス型強誘電体キャパシタを有する強誘電体メモリの各キャパシタの強誘電体薄膜にキャパシタ中の場所に関らず概均一に電界を印加することができ、ひいては強誘電体特性及び強誘電体メモリ特性を改善することができる。
【００２２】
本発明は、下部電極と容量絶縁膜となる強誘電体薄膜と上部電極とを有する強誘電体キャパシタと、上記強誘電体キャパシタを覆うように形成された層間絶縁膜と、上記強誘電体キャパシタの下部電極あるいは上部電極と配線層とのコンタクトをとるために層間絶縁膜に形成されたコンタクトホールと、配線層とを有する強誘電体メモリにおいて、上記コンタクトホールのエッジ部がテーパを有していることを特徴とする。
【００２３】
強誘電体メモリの特徴として高速動作、低消費電力、不揮発性ということが挙げられる。さらに、今後の高集積化のためにはキャパシタサイズのさらなる微細化が必要となる。高速動作、微細化には信号遅延の問題から配線抵抗ができるだけ小さいほうが望ましい。そこで、下部電極と容量絶縁膜となる強誘電体薄膜と上部電極とを有する強誘電体キャパシタと、上記強誘電体キャパシタを覆うように形成された層間絶縁膜と、上記強誘電体キャパシタの下部電極あるいは上部電極と配線層とのコンタクトをとるために層間絶縁膜に形成されたコンタクトホールと、配線層とを有する強誘電体メモリにおいて、上記コンタクトホールのエッジ部にテーパを持たせることで、配線抵抗を小さくし、信号遅延を抑制することができる。すなわち、コンタクトホールのエッジ部にテーパを持たせることで配線用薄膜の膜厚を配線部とコンタクトホールのエッジ部で概均一になるように成膜することができる。その結果、エッジ部で配線用薄膜が薄くなることがないので配線層の断面積を大きくすることができ、結局配線抵抗を小さくすることができる。ひいては、金属配線の信号遅延を抑制し、メモリ特性の劣化を防ぐことができる。
【００２４】
本発明の強誘電体メモリの製造方法は、基板上に強誘電体キャパシタを形成する工程と、強誘電体キャパシタを覆うように層間絶縁膜を成膜する工程と、上記強誘電体キャパシタの下部あるいは上部電極と配線層とのコンタクトをとるためのコンタクトホールを形成する工程と、配線層を形成する工程とを少なくとも含む製造工程で形成されることを特徴とする。ここで、コンタクトホール作製時に用いるフォトレジストの膜厚は０．８〜０．９μｍであることが望ましい。さらに、現像後のフォトレジストの角が窪みを有していることを特徴とする。
【００２５】
上記のように、コンタクトホールのエッジ部にテーパを持たせることで、配線抵抗を小さくし、微細化による配線遅延を抑制することができる。そこで、強誘電体メモリを作製する際に、強誘電体キャパシタを形成後、層間絶縁膜を成膜する。続いて、コンタクトホールを形成するために、ポジ型のフォトレジストを０．８〜０．９μｍの厚さで成膜する。ここで、フォトレジストとしてはナフトキノンキアジド−ノボラック樹脂系のものを用いる。このレジストを用いて、ステッパによりホール状のパターンを露光する際に、焦点位置をベストの位置から＋０．９〜＋１．１μmずらし、デフォーカスとすることで現像後のホール状のフォトレジストの角に窪みを持たせることができる。このレジストをマスクとして、ＣＨＦ3とＯ2 を用いたドライエッチングを行うことで、コンタクトホールのエッジ部にテーパを持たせることができ、続いて成膜される配線用薄膜の膜厚を配線部とコンタクトホールのエッジ部で概均一になるように成膜することができる。その結果、エッジ部で配線用薄膜が薄くなることがないので、配線層の断面積を大きくし、配線抵抗を小さくすることができ、微細化に有利となる。
【００２６】
本発明は、テーパを有し、角に丸みを有している下部電極と、上記下部電極を覆うように形成された容量絶縁膜となる強誘電体薄膜と、上記容量絶縁膜を覆うように形成された上部電極とからなる強誘電体キャパシタと、上記強誘電体キャパシタを覆うように形成された層間絶縁膜と、上記強誘電体キャパシタの上部電極と配線層とのコンタクトをとるために層間絶縁膜に形成されたコンタクトホールと配線層とを有する強誘電体メモリであって、上記コンタクトホールのエッジ部がテーパを有することを特徴とする。
【００２７】
上記のように、強誘電体メモリの微細化のためには、キャパシタを含めたメモリ全体の三次元化が有効である。例えば、下部電極と、下部電極全体を覆うように成膜された強誘電体薄膜と、強誘電体薄膜全体を覆うように形成された上部電極からなる強誘電体キャパシタが候補として挙げられる。ここで、強誘電体キャパシタの下部電極にテーパを形成することで強誘電体特性を改善することができる。さらに、テーパのついた下部電極の角に丸みをつけることで、下部電極を覆うように形成される強誘電体薄膜のカバレジを改善することができる。すなわち、強誘電体薄膜の膜厚均一性を改善することができ、下部電極と上部電極に挟まれた強誘電体薄膜に概均一に電界を印加することができる。結局、異方性の強い下部電極を用いた場合と比べて、強誘電体特性及び強誘電体メモリ特性を改善することができる。さらに、強誘電体キャパシタを覆うように層間絶縁膜を成膜後、コンタクトホールを形成する際に、コンタクトホールのエッジ部にテーパを持たせることで配線用薄膜の膜厚を配線部とコンタクトホールのエッジ部で概均一になるように成膜することができる。その結果、エッジ部で配線用薄膜が薄くなることがないので、配線層の断面積を大きくすることができ、配線抵抗を小さくすることができる。結局、下部電極にテーパをつけ、下部電極の角に丸みをつけ、さらにコンタクトホールのエッジ部にテーパを持たせることで、強誘電体メモリ特性を改善することができ、微細化に有利な強誘電体メモリを得ることができる。
【００２８】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照にしながら説明する。なお、以下の実施形態の全図において同一または対応する部分には同一の符号を付す。また、実施例では下部電極はライン形状を有しているものとする。
【００２９】
＜実施例１＞
実施例１は、強誘電体キャパシタを構成する下部電極が基板に対してテーパを有し、角と側面に丸みを有していることを特徴とする。実施例１について、図２〜６を参照にして説明する。
【００３０】
まず、図２（ａ）に示すように、半導体基板１上に例えばスパッタリング法により下部電極２となるＰｔ膜を成膜する。ここで、Ｐｔ膜のスパッタリング法による成膜条件は、例えば基板温度２５０℃、パワー６ｋＷ、アルゴンガス流量５０ｓｃｃｍであり、膜厚は２００ｎｍとする。
【００３１】
次に、図２（ｂ）に示すようにＰｔ膜を下部電極へとパターニングするためにポジ型のフォトレジスト３をＰｔ膜上にスピンコート法により成膜する。フォトレジストとしては、ノボラック系の樹脂、ナフトキノンジアジド系の感光剤、溶媒として酢酸メチルと乳酸エチル、２−ヘプタノン、エチル−３−エトキシプロピオネート等が含まれているものを用いる。ここで、フォトレジスト３の膜厚は例えば、１．１０μmとする。
【００３２】
次に、フォトレジスト３を露光するために、ステッパにレチクル４を取り付ける。ここで、レチクル４の黒い部分は光を遮断する部分を表す。さらに、ステッパの露光源から光を照射することで、図３（ａ）に示すようにフォトレジスト３の所定部分を露光する。この際、焦点位置をベストの位置から、＋１．１〜＋１．３μmずらし、デフォーカスにする。ここで、露光に用いる光としてはｉ線（波長３６５ｎｍ）の光５が望ましい。
【００３３】
次に、図３（ｂ）に示すように、露光したフォトレジスト３を現像液で現像することで、基板の垂直方向に対して５度〜１０度の傾きを有するライン状のフォトレジストを得ることができる。さらに、図３（ｂ）中の○部のようにフォトレジスト３の角に窪みをつけることができる。ここで、現像液としては例えばＴＭＡＨ（テトラメチルアンモニウムヒドロキシド）水溶液を用いる。
【００３４】
次に、図３（ｂ）に示すフォトレジスト３のパターンを用いて下部電極を形成する。パターニング方法としては、塩素とアルゴンの混合ガスを用いたドライエッチングを用いる。ここで、ドライエッチング条件は例えば圧力１．０Ｐａ以下、塩素／アルゴン流量が４０／１０ｓｃｃｍである。ここで、ドライエッチングは例えばＩＣＰタイプのエッチング装置を用いて行い、バイアスパワーは４５０Wである。ドライエッチングを行い、レジストを剥離した結果、下部電極のレジスト寸法に対するＣＤシフトが５００ｎｍ程度である図４（ａ）に示す下部電極２が形成される。
【００３５】
下部電極２のドライエッチングの条件は、エッチング後の下部電極形状がなるべく基板に対して異方性を有するようにする場合、例えば塩素／アルゴン流量は３０／２０ｓｃｃｍである。しかしここで、上記のような基板の垂直方向に対して５度〜１０度の傾きを有し、同時に角に窪みを持つレジストを用い、エッチング条件を圧力１．０Ｐａ以下、塩素／アルゴン流量が４０／１０ｓｃｃｍとすることで、エッチング後の下部電極に下部電極膜厚の２．０〜３．５倍の大きさであるCDシフトを生じさせることができる。この結果、３０度〜５５度のテーパを有することとなる。さらに、ライン状の下部電極２の角に丸みを持たせることができる。
【００３６】
下部電極と、下部電極を覆うように形成された容量絶縁膜となる強誘電体薄膜と、強誘電体薄膜を覆うように形成された上部電極からなる三次元型の強誘電体キャパシタを有する強誘電体メモリにおいて、強誘電体キャパシタの下部電極にテーパを形成し、テーパのついた下部電極の角に丸みをつけることで、下部電極を覆うように形成される強誘電体薄膜のカバレジを改善することができる。すなわち、強誘電体薄膜の膜厚均一性を改善することができ、下部電極と上部電極に挟まれた強誘電体薄膜に概均一に電界を印加することができる。結局、異方性の強い下部電極を用いた場合と比べて、強誘電体特性及び強誘電体メモリ特性を改善することができる。
【００３７】
次に、容量絶縁膜となる強誘電体薄膜６を下部電極２を覆うように成膜する。ここで、強誘電体薄膜の成膜方法としては、例えばＭＯＣＶＤ法を用いることが望ましい。下部電極がテーパを有し、さらに角に丸みを有している場合、ＭＯＣＶＤ法あるいはミスト法を用いることで膜厚の概均一な強誘電体薄膜を下部電極上に成膜することができる。その結果、下部電極と上部電極に挟まれた強誘電体薄膜に概均一に電界を印加することができ、結局、ＭＯＣＶＤ法あるいはミスト法以外の成膜方法を用いた場合に比べて、強誘電体特性及び強誘電体メモリ特性を改善することができる。例えばＭＯＣＶＤ法の成膜条件としては、基板温度５００〜６００℃、成膜圧力１０〜２０Ｔｏｒｒ、成膜中の酸素分圧は１／２とする。さらに、ＭＯＣＶＤ用の原料として液体原料を用い、例えば、テトラエチル鉛、ジルコニウムテトラターシャリーブトキシド、チタニウムテトライソプロポキシドを用いる。上記の条件で成膜した結果、ＭＯＣＶＤ法によるＰＺＴ薄膜が得られる。さらに、チタンとジルコンの組成を適当に制御し、その結晶系が菱面体晶であるＰＺＴとすることが望ましい。強誘電体薄膜を所定の形状にパターニングすることで、図４（ｂ）に示す断面図が得られる。
【００３８】
次に、例えばスパッタリング法により上部電極７となるPt膜を成膜する。上部電極７の成膜条件及び膜厚は下部電極２と同じものとする。さらに、リソグラフィ、エッチング工程を一般的な条件、方法で行うことにより、上部電極７を図５（ａ）のようにパターニングする。ここで、フォトレジストをステッパで露光する際には下部電極の時とは異なり、焦点位置をデフォーカスにはしない。また、エッチング条件としては、例えば塩素／アルゴン流量は３０／２０ｓｃｃｍとし、圧力は１．０Ｐａ以下とする。
【００３９】
次に、図５（ｂ）に示すように層間絶縁膜８として、シリコン酸化膜をＣＶＤ法により成膜する。ここで、原料ガスは例えばO3とＴＥＯＳあるいはO2とＴＥＯＳであり、シリコン酸化膜を６００ｎｍ以上の厚さで成膜する。成膜方法は例えばO3−ＴＥＯＳ系の場合、基板温度４００℃、圧力４５０Ｔｏｒｒの熱ＣＶＤ法である。例えばO2−ＴＥＯＳ系の場合、基板温度４００℃ 、圧力８．２Ｔｏｒｒ、プラズマのパワー１０００ＷのプラズマＣＶＤ法である。
【００４０】
次に、図６（ａ）に示すように上部電極７上の層間絶縁膜８の所定部分をエッチング除去してコンタクトホール９を形成する。コンタクトホール９の形成には、例えば、ＣＨＦ3とＯ2の混合ガスを用いる。
【００４１】
次に、例えばスパッタリング法を用いてＡｌ膜を成膜した後、Ａｌ膜を所定の形状にパターニングすることで引き出し電極１０を形成する。引き出し電極１０のパターニングは、例えばＢＣｌ3とＣｌ2の混合ガスを用いたエッチングにより行う。
【００４２】
以上の工程により、図６（ｂ）に示す実施例１の強誘電体メモリ用強誘電体キャパシタが形成される。この強誘電体キャパシタと駆動回路とを引き出し電極などを通して結合することで強誘電体メモリが得られる。
【００４３】
＜実施例２＞
実施例２は、マトリックス型の強誘電体キャパシタを構成する下部電極が基板に対してテーパを有し、角に丸みを有していることを特徴とする。実施例２について、図７〜９を参照にして説明する。ここで、図７（ｂ）、図８（ｂ）及び図９（ｂ）は、それぞれ図７（ａ）、図８（ａ）及び図９（ａ）の破線部分１１の断面図である。
【００４４】
まず、図７（ａ）、（ｂ）に示すように、半導体基板１上に例えばＰｔからなるライン状の下部電極２を形成する。ここで、下部電極２の形成方法は実施例１と同様である。この結果、下部電極２にテーパを持たせ、さらに下部電極の角に丸みを持たせることができる。またここで、下部電極２は紙面の都合上二列であるが、二列以上であってもなんら差し障りは無く、実際には三列以上あるものとする。
【００４５】
次に、図８（ａ）に示すように、ライン状に形成された二列以上の下部電極２の全体を覆うように強誘電体薄膜６を全面に成膜する。ここで、強誘電体薄膜６の成膜法としてはカバレジに優れるミスト法あるいはＭＯＣＶＤ法が望ましい。下部電極２がテーパを有し、さらに下部電極２の角に丸みを持つことから、ミスト法あるいはＭＯＣＶＤ法により成膜した結果、カバレジが改善するため、図８（ｂ）に示すように強誘電体薄膜６の膜厚を下部電極２の上部、側面あるいは基板上にかかわらず概均一にすることができる。結果として、マトリックス型強誘電体キャパシタを有する強誘電体メモリの各キャパシタの強誘電体薄膜にキャパシタ中の場所に関らず概均一に電界を印加することができ、ひいては強誘電体特性及び強誘電体メモリ特性を改善することができる。
【００４６】
次に、図９（ａ）に示すようにＰｔからなる上部電極７を下部電極２とは強誘電体薄膜６を挟んで直角に交わるようにライン状に形成する。ここで、上部電極７の形成方法は実施例１と同様な方法で行うものとする。この際に、図９（ｂ）に示すように、下部電極２がテーパを有し、下部電極２の角に丸みを有していて、強誘電体薄膜６がカバレジよく成膜されていることから、基板に対して異方性の強い下部電極を使用した場合に比べて、マトリックス型強誘電体キャパシタのライン状の上部電極を下部電極に対して直角方向に均一な膜厚で形成することができる。その結果、上部電極７の断面積が大きくなることから上部電極部分の配線抵抗を小さくすることができ、ひいてはメモリとしての信頼性を改善することができる。
【００４７】
以上の工程により、図９（ａ）、（ｂ）に示す実施例２の強誘電体メモリ用強誘電体キャパシタが形成される。この強誘電体キャパシタの上部電極７及び下部電極２を駆動回路と結合することでマトリックス型の強誘電体キャパシタを有する強誘電体メモリを得ることができる。
【００４８】
＜実施例３＞
実施例３は、強誘電体キャパシタのコンタクトホールのエッジ部がテーパを有していることを特徴とする。実施例３について、図１０〜１４を参照にして説明する。
まず、半導体基板１上に実施例１と同様な方法を用いて、基板に対してテーパを有し、かつ角に丸みを有する下部電極２と強誘電体薄膜６と上部電極７とを形成することで、図１０（ａ）に示す実施例１と同様な強誘電体キャパシタを得ることができる。
【００４９】
次に、図１０（ｂ）に示すように実施例１と同様な方法で層間絶縁膜８を強誘電体キャパシタ全体を覆うように成膜する。
【００５０】
次に、図１１に示すようにコンタクトホールを形成するためにフォトレジスト１２をスピンコート法により成膜する。この際の膜厚は０．８〜０．９μｍであることが望ましい。ここで、レジストとしてはポジ型のナフトキノンキアジド−ノボラック樹脂系のものを用いる。
【００５１】
次に、図１２に示すようにフォトレジスト１２を露光するために、ステッパにレチクル１３を取り付ける。ここで、レチクル１３の黒い部分は光を遮断する部分を表す。さらに、ステッパの露光源から光を照射することで図１２に示すようにフォトレジスト１２の所定部分を露光する。この際、焦点位置をベストの位置から、＋０．９〜＋１．１μmずらし、デフォーカスにする。ここで、露光に用いる光としてはｉ線（波長の３６５ｎｍ）の光１４が望ましい。
【００５２】
ステッパにより露光した後、図１３（ａ）に示すように露光したフォトレジスト１２を現像液により現像することで、図１３（ａ）中の○部に示すように現像後のフォトレジスト１２の角に窪みを持たせることができる。ここで、現像液としては例えばＴＭＡＨ（テトラメチルアンモニウムヒドロキシド）水溶液を用いる。
【００５３】
次に、このレジストをマスクとしてＣＨＦ3とＯ2 を用いたドライエッチングにより、コンタクトホール９を形成する。その結果、図１３（ｂ）に示すようにコンタクトホール９のエッジ部にテーパを持たせることができ、コンタクトホールのエッジ部にテーパがない場合に比べて、続いて成膜される配線用薄膜の膜厚を配線部とコンタクトホール９のエッジ部で均一になるように成膜することができる。その結果、エッジ部で配線用薄膜が薄くなることがないので、配線層の断面積を大きくし、配線抵抗を小さくすることができ、微細化に有利となる。
【００５４】
次に、例えばスパッタリング法を用いてAl膜を成膜した後、Al膜を所定の形状にパターニングすることで引き出し電極１０を形成する。引き出し電極１０のパターニングは、例えばＢＣｌ3とＣｌ2の混合ガスを用いたエッチングにより行う。この際に、コンタクトホールのエッジ部がテーパを有することから、実施例１の場合に比べてコンタクトホールのエッジ部においても膜厚の概均一な引き出し電極１０を形成することができる。
【００５５】
以上の工程により、図１４に示す実施例３の強誘電体メモリ用強誘電体キャパシタが形成される。この強誘電体キャパシタと駆動回路とを引き出し電極などを通して結合することで強誘電体メモリが得られる。
【００５６】
【発明の効果】
以上、詳細に説明したように、本発明のテーパと、角に丸みを有する下部電極を用いることで、三次元型の強誘電体キャパシタを有する強誘電体メモリの特性を改善することができる。また、コンタクトホールのエッジ部にテーパを有することで、続いて成膜される配線用薄膜の膜厚を配線部とコンタクトホールのエッジ部で概均一になるように成膜することができる。その結果、エッジ部で配線用薄膜が薄くなることがないので、配線層の断面積を大きくし、配線抵抗を小さくすることができ、微細化に有利となる。さらに、金属配線の信号遅延を防ぎ、デバイス特性の劣化を防止することができる。よって、本発明を用いることにより、従来よりも安定したデバイス特性を有する強誘電体キャパシタ、強誘電体メモリを得ることができる。
【図面の簡単な説明】
【図１】下部電極の形成手順を説明する実例に用いたＳＥＭによる断面写真である。
【図２】本発明の第一の実施形態を工程順に示す強誘電体メモリの断面図である。
【図３】本発明の第一の実施形態を工程順に示す強誘電体メモリの断面図である。
【図４】本発明の第一の実施形態を工程順に示す強誘電体メモリの断面図である。
【図５】本発明の第一の実施形態を工程順に示す強誘電体メモリの断面図である。
【図６】本発明の第一の実施形態を工程順に示す強誘電体メモリの断面図である。
【図７】本発明の第二の実施形態を工程順に示す強誘電体メモリの図である。
【図８】本発明の第二の実施形態を工程順に示す強誘電体メモリの図である。
【図９】本発明の第二の実施形態を工程順に示す強誘電体メモリの図である。
【図１０】本発明の第三の実施形態を工程順に示す強誘電体メモリの断面図である。
【図１１】本発明の第三の実施形態を工程順に示す強誘電体メモリの断面図である。
【図１２】本発明の第三の実施形態を工程順に示す強誘電体メモリの断面図である。
【図１３】本発明の第三の実施形態を工程順に示す強誘電体メモリの断面図である。
【図１４】本発明の第三の実施形態を示す強誘電体メモリの断面図である。
【符号の説明】
１  半導体基板
２  下部電極
３  フォトレジスト
４  レチクル
５  ｉ線：波長３６５ｎｍの光
６  強誘電体薄膜
７  上部電極
８  層間絶縁膜
９  コンタクトホール
１０  引き出し電極
１１  破線部分
１２  レジスト
１３  レチクル
１４  ｉ線：波長３６５ｎｍの光
【図１】
0004051980.tif 000002
【図２】
0004051980.tif 000003
【図３】
0004051980.tif 000004
【図４】
0004051980.tif 000005
【図５】
0004051980.tif 000006
【図６】
0004051980.tif 000007
【図７】
0004051980.tif 000008
【図８】
0004051980.tif 000009
【図９】
0004051980.tif 000010
【図１０】
0004051980.tif 000011
【図１１】
0004051980.tif 000012
【図１２】
0004051980.tif 000013
【図１３】
0004051980.tif 000014
【図１４】
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