(57)【特許請求の範囲】
【請求項１】
第１の導電型の半導体基板（２０）と、
前記半導体基板の表面に形成され、前記半導体基板の活性列を分離する厚い酸化物列（３０）と、
前記半導体基板上に形成された導電ゲート行（Ｌｉ）とを含み、ゲート絶縁体（３１）はこれらの導電ゲート行が前記活性列をカバーする位置に挿入され、さらに、
前記厚い酸化物列および前記導電ゲート行によって限定される、第２の導電型のアイランド（２１）と、
前記活性列の上部に対応して形成され、前記活性列のピッチの、ビット線を構成する、第１の導電列（Ｃｊ）と、
前記活性列の隣接するものの間の領域の上部に形成され、前記第１の導電列の２倍のピッチの、基準線を構成する、第２の導電列（Ｖｓｓ）と、
前記の各アイランドとその上部にある対応する前記第１の導電列または隣接する前記第２の導電列との間の接続手段とを含む、実質的に直交する行および列を有するメモリアレイ。
【請求項２】
前記導電ゲートの各側に配置された２つの前記アイランドからなる活性トランジスタは、第１のアイランドを前記第１の導電列に、かつ第２のアイランドを前記第２の導電列に接続することによって実現される、請求項１に記載のメモリアレイ。
【請求項３】
前記導電ゲートの各側に配置された２つの前記アイランドからなる不活性トランジスタは、その２つのアイランドを前記第１の導電列または前記第２の導電列のいずれか一方に接続することによって実現される、請求項１に記載のメモリアレイ。
【請求項４】
前記アイランドの各々は、所与のメタライゼーションレベルに位置するパッドに接続される、請求項１に記載のメモリアレイ。
【請求項５】
プログラミングは、前記パッドを含むメタライゼーションレベルならびに、前記パッドのいくつかをより高いメタライゼーションレベルに接続する前記基準線およびビア線の構成を選択することによって行なわれる、請求項４に記載のメモリアレイ。
【請求項６】
所与のプログラミングに対して、前記の各活性列のアイランドの接続は、前記ビット線への接続の数が前記基準線への接続の数より少なくなるように選択される、請求項１に記載のメモリアレイ。
【発明の詳細な説明】
【０００１】
【発明の分野】
この発明は、ＲＯＭメモリマトリックスまたはメモリアレイに関する。
【０００２】
【関連技術の説明】
図１は、ＲＯＭマトリックスの構造を包括的に示す。このマトリックスは、列またはビット線Ｃｊと交差する行またはワード線Ｌｉの組からなる。行Ｌｉと列Ｃｊとの各交点に、トランジスタＴｉｊが配置され、そのゲートは行Ｌｉに、そのドレインは列Ｃｊに、およびそのソースは接地等の基準電位Ｖｓｓに接続する。
【０００３】
このメモリマトリックスは、各交点にトランジスタＴｉｊが存在するかしないかが、製造時にプログラムされる。製造の簡素化のためおよび電荷平衡のために、トランジスタＴｉｊは通常各交点に配置され、不活性であることが望まれる交点に位置するトランジスタが、たとえばそれらのゲートを禁止するか、またはそれらのドレイン接続を実現しないことによって、禁止される。
【０００４】
このマトリックス構造は、行またはワード線および列またはビット線のデコーディング、プリチャージ、増幅、多重化等のためのいくつかの回路に関連する。これらの種々の回路は、公知でありまたそれ自体がこの発明の目的ではないので、ここで説明はしない。
【０００５】
図２は、図１のメモリアレイを実現する基本的な構造の、列に沿った断面図を非常に概略的に示す。各トランジスタＴｉｊは第１の導電型の、軽くドープされた半導体基板１０内に形成され、厚い酸化物領域１１によってその隣接物と分離される。このＭＯＳトランジスタのゲートＧは、同じ行内のＭＯＳトランジスタのすべてのゲートをカバーし、かつ、トランジスタ間では厚い酸化物領域の上方に延びる、たとえばポリシリコンの、導通ラインＬｉの一部分に対応する。同じ行内のすべてのトランジスタのソースＳは、電位Ｖｓｓに接続された、連続した拡散行の一部分に対応する（同じ行内の隣接するトランジスタのソース間に厚い酸化物は存在しない）。１列内のトランジスタのすべてのドレインＤは、ビア１２を介して同じ列のメタライゼーションＣｊに接続する。
【０００６】
図２の線図は非常に簡略化されており、実際に実現する際には種々の変形がなされる。たとえば、ドレインおよびソースをＬＤＤ型にする、ゲートの下でしきい値調整ドーピングを行なう、ゲートポリシリコンを金属シリサイドでコーティングする、複数のレベルのポリシリコンを設ける、複数のレベルのメタライゼーションを設ける、等である。
【０００７】
いずれにせよ、ＲＯＭアレイを組込んだ集積回路の製造の連続ステップは、以下の主要ステップを逐次的に含む：
−予備注入の形成、
−厚い酸化物の形成、
−第１のレベルのポリシリコンの形成、
−拡散領域の形成、
−いくつかのレベルのメタライゼーションの形成。
【０００８】
半導体業界においては、通常、シリコン内で実現される技術操作（フロントエンド）は、メタライゼーションおよびビアを形成する操作（バックエンド）とは、明確に分離されている。これら２つの種類の操作は、同じ工場の異なるセクションで、または異なる工場で、行なわれる。
【０００９】
実際的な観点から、（活性トランジスタおよび不活性トランジスタを決定する）メモリアレイをプログラミングするステップは、バックエンドのステップに先送りされることが有利である。そうすれば、メモリアレイのレベル、および、同じ集積回路内に実現されるプロセッサ等の他のコンポーネントのレベルの、シリコン内にすべての拡散を含む中間コンポーネントを前もって製造し、かつ保存して、顧客の注文を受けた時点でＲＯＭアレイをメタライゼーションによってプログラムすることが可能となり、これにより、供給時間がはるかに短縮される。
【００１０】
先に述べたように、選択された交点を禁止するには、いくつかの技術がある。
第１のグループの技術は、トランジスタゲートを禁止するものである。これは、薄いゲート酸化物が形成されるべき位置に、厚い酸化物を残すことによってなされ得る。この技術の欠点は、メモリアレイのプログラミングが第１の製造ステップでなされなくてはならないことである。別の技術は、ゲートの下で基板を濃くドープするインプランテーションを実現して、そのゲートを動作不能にするものである。この別の技術も、複雑であり、通常のプロセスと比較して製造ステップを増やし、かつ、やはりフロントエンドステップで実現されるという、欠点を有する。
【００１１】
しかしながら、これらのゲートプログラミング技術は、図１に示された基本的な構造と比較して、集積密度を相当に増すことを可能にするという利点を有する。
【００１２】
このことが、図３に示される。図３は、ワード線の各対が（この例では行Ｌｉ−２と行Ｌｉ−１との間、および、行Ｌｉと行Ｌｉ＋１との間の）同じ基準行Ｖｓｓを共有するよう実現された、メモリアレイを示す。このことは、同じ列内の隣接するトランジスタの各対が、同じソースを共有することを意味する。同様に、たとえば行Ｌｉ−１と行Ｌｉとの間の、２つの隣接するトランジスタのドレインも共通である。この構造の利点は、トランジスタの行間の厚い酸化物の行が取除かれ、ドレインおよびソースの数が半減されることである。結果として、明らかに、図１の基本図と比較してメモリアレイのサイズは大いに減じられる。
【００１３】
第２の重要なグループの技術は、列のメタライゼーションと個々のドレインとの間に接続を実現するかまたはしないというものである。この目的のためには、図２に示されるように、ビア１２のいくつかを取除くだけで十分であることが理解されるであろう。したがって、このプログラミングは、コンタクトのエッチング用マスクによってなされ得る（このマスクは、図内に示される下方のメタライゼーション層の下ではなく、上方の２つのメタライゼーション層の間で実現され得る）。この種の技術は、ＲＯＭのプログラミングがバックエンドのステップで行なわれ得るという利点を有する。
【００１４】
しかしながら、これらの技術は、図３の線図のような、隣接するトランジスタが共通のドレインを有する構造を、もはや提供できないという欠点を有する。そこで、図４に示される種類の、隣接するトランジスタが共通のソースを有するが別々のドレインを有するというメモリアレイの構成を使用する必要があり、これが図４に示される。したがって、図１の基本構造と比較して、ソース拡散の２つに１つを削除し、かつ、これらのソース間の中間の厚い酸化物を削除することにより、サイズは減じられるが、すべてのドレイン拡散および、それらのドレイン領域を分離する厚い酸化物はそのままである。
【００１５】
したがって、現時点の技術水準においては、実際には、ゲートプログラミング技術を選択することによって、製造の便利さを犠牲にして、メモリアレイの緻密さを優先するか、または、ドレインプログラミング技術を選択することによって、緻密さを犠牲にして製造の便利さを優先するかのどちらかが、選択されなくてはならない。
【００１６】
【発明の概要】
したがって、この発明の１つの目的は、メタライゼーションによってプログラム可能でありかつ非常に緻密である、ＲＯＭアレイを提供することである。
【００１７】
この発明の別の目的は、実現およびプログラミングが特に容易である、メモリアレイを提供することである。
【００１８】
この発明のまた別の目的は、浮遊容量が低くしたがって迅速な読出が可能な、メモリアレイを提供することである。
【００１９】
これらの目的を達成するために、この発明は、以下のものを含む、実質的に直交する行および列を有するマトリックスのメモリアレイを提供する。すなわち、第１の導電型の半導体基板と、活性列を分離する厚い酸化物列と、第１の導電材料のゲート行とを含み、それらの行が活性列をカバーする位置にゲート絶縁体が挿入され、さらに、厚い酸化物列およびゲート行によって限定された第２の導電型のドープされたアイランドと、活性列のピッチの、ビット線を構成する第１の導電列と、第１の導電列のピッチの２倍の、基準線を構成する第２の導電列と、各アイランドと第１の対応する導電列または第２の隣接する導電列との間の接続手段とを含む、マトリックスのメモリアレイである。
【００２０】
この発明の一実施例に従って、ゲート領域の各側に配置された２つのアイランドからなる活性トランジスタは、第１のアイランドを第１の列におよび第２のアイランドを第２の列に接続することによって実現される。
【００２１】
この発明の一実施例に従って、ゲート領域の各側に配置された２つのアイランドからなる不活性トランジスタは、その２つのアイランドを第１の列または第２の列に接続することによって実現される。
【００２２】
この発明の一実施例に従って、アイランドの各々は、所与のメタライゼーションレベルに位置するパッドに接続される。
【００２３】
この発明の一実施例に従って、プログラミングは、パッドを含むメタライゼーションレベルならびに、パッドのいくつかをより高いメタライゼーションレベルに接続する基準線およびビア線の構成を選択することによって行なわれる。
【００２４】
この発明の一実施例に従って、所与のプログラミングについて、各活性列のアイランドの接続は、ビット線への接続の数が基準線への接続の数より少なくなるように選択される。
【００２５】
この発明の以上の目的、特徴および利点は、添付の図面に関連して、以下のこの発明の特定の実施例の限定しない説明の中で、詳細に述べられる。
【００２６】
【詳細な説明】
半導体コンポーネントの表現の分野で通例であるように、種々の構造図は一定の比率では示されていない。
【００２７】
図５に示されるように、この発明に従ったメモリアレイは、２つの隣接するトランジスタのソースおよびドレインが共有されている、トランジスタの列を含む。すなわち、同じ列内の２つの隣接する交点に対して２つの拡散領域のみが使用され、それにより、この構造の列方向に、図３の実施例の場合と同じ緻密さが与えられる。これらの拡散領域は複数のアイランドとして現れ、（基準電位Ｖｓｓへの接続が、その一部分がトランジスタのソースに対応する拡散行によって実現される）図１、図３および図４の構造の場合とは異なり、同じ行内の拡散領域の組間に連続性はない。
【００２８】
先と同様に、たとえば行Ｌｉのような同じ行内の交点のすべてのゲートは、たとえばポリシリコンの線である同じ導通ラインの一部分からなる。
【００２９】
列の方向では、拡散アイランドの各列に、ビット線を形成する列メタライゼーション（Ｃｊ−１、Ｃｊ、Ｃｊ＋１、Ｃｊ＋２）が関連し、ビット線の各対に、列メタライゼーションまたは基準線が関連する。したがって、ビット線Ｃｊ−１とビット線Ｃｊとの間に基準線Ｖｓｓj-1/j が、ビット線Ｃｊ＋１とビット線Ｃｊ＋２との間に基準線Ｖｓｓj+1/j+2 が存在する。
【００３０】
トランジスタＴｉｊを活性にするには、その端子のうちの１つ（ドレインまたはソース）を対応する列Ｃｊに接続し、かつその他方の端子（ソースまたはドレイン）を対応する列Ｖｓｓj-1/j に接続する。トランジスタを不活性にするには、その２つの端子を、列Ｃｊまたは列Ｖｓｓj-1/j のいずれかに接続する。
【００３１】
図５を検討することにより、示されるメモリアレイの一部分が、図６に示されるプログラミングテーブルに対応することが理解されるであろう。たとえば、２つの端子が列Ｃｊに接続されたトランジスタＴｉｊは不活性であり、一方の端子がビット線に、他方の端子が基準線に接続されたトランジスタＴｉ，ｊ＋２は活性である。
【００３２】
このように、図５に示される、この発明に従ったメモリアレイは、列方向で、図３のメモリアレイと同じ緻密さを有し、したがって、図４のメモリアレイよりもはるかに高い緻密さを有する。
【００３３】
この発明に従ったメモリアレイは、行方向では、図３および図４のメモリアレイよりも明らかに緻密さが劣るが、これは基準線が存在することによる。しかしながら、この差は実際には無視できるものである。事実、たとえば８本の連続した列を考えると、この発明は、この８本のビット線に対して、基準線を構成する４本のメタライゼーションを施した列を付加する。しかし、実際には、図３に示される種類の構造においても、電位Ｖｓｓへの接続のための拡散行の導電性は低い。これを増強するためには、これらの拡散行上に周期的に金属性コンタクトがとられて、金属性列との接続が実現されなくてはならず、たとえば、各８列につき１本の金属性列が提供される。したがって、この発明に従えば、図３の構造と比較して、８本のビット線のグループにつき、実際には３本の金属性列のみが付加されることになる。さらに、これらの基準列を備えることで、それらを備えない場合と比較して、行方向のサイズが大いに増すということもない。事実、行方向で、２つの隣接するトランジスタの少なくともドレインは厚い酸化物領域によって分離されており、この厚い酸化物領域は実質的に、金属性の線を備えるのに必要な幅を有する。したがって、サイズの増加は全くないかまたは非常に少ない。
【００３４】
パターン規定限界が０．５μｍである従来のプロセスを使用する、この発明に従った構造は、図３の型の構造と比較して、サイズの増加はわずか数％、たとえば５％から８％である。これに対し、図４の構造は、図３の構造と比較して表面積が約２５％増加する。
【００３５】
このように、この発明は、図３の構造の緻密さという利点を実質的に維持しながら、さらに、図４の構造同様、バックエンドのステップの間にプログラム可能であるという利点を有する。
【００３６】
先行技術の構造と比較したこの発明の別の利点は、ビット線の対ごとに絶縁された基準線が存在し、この基準線がビット線の各対ごとに異なることからもたらされる。これに対して、先行技術の構造では、先に記載したように、電位Ｖｓｓのすべての基準線が相互接続されている。この発明に従った構造によって得られる基準線の相互絶縁により、選択された数の基準線のみを同時にアドレス指定することが可能となる。したがって、限られた数のビット線のみがアドレス指定される場合には、対応する基準線のみがアドレス指定される。その結果、浮遊容量およびメモリ消費が減じられる。
【００３７】
この発明の別の利点は、どの拡散アイランドも端子Ｖｓｓへの１つの接続に特に割当てられないという事実からもたらされる。したがって、不活性のトランジスタでは、対応する隣接したアイランドが２つとも、Ｖｓｓ（基準線）またはＶｄｄ（ビット線）のいずれかに接続されている。所与の交点のための接続は、同じ列内の先行する交点に対して選択された接続に依存して選択されるが、この選択は１列内のすべてのトランジスタについて逆転され得る。そのため、不活性のトランジスタの端子の対をＶｓｓに多数接続するために、各活性列の接続を最適化することが可能である。したがって、読出段階において高電位Ｖｄｄに接続されたビット線Ｃｊ上の電荷を減じることが可能となり、それにより読出速度が上昇する。たとえば、図５の例で、線ｊの交点に対して、基準線Ｖｓｓj-1/j への接続よりもビット線Ｃｊへの接続の方が多いことに気がつかれるであろうが、複雑なマトリックスの場合には、これらの接続は何の支障もなく逆転され得る（同じことが線ｊ＋２についても当てはまる）。
【００３８】
図７、図８および図９は、この発明の一実施例を示す。当業者には、記載された実施例が例示のためのみのものであり、特に使用される材料およびメタライゼーションのレベルに関して、多くの別の実施例が可能であることが明らかであろう。
【００３９】
図７は、この発明に従ったメモリアレイの一実施例の一部分の、活性列に沿った断面図を示す。たとえばＰの第１の導電型の半導体基板２０内で、反対の導電型、ここではＮ型のドープされたアイランド２１が形成される。アイランド２１は、ゲート絶縁体および、ポリシリコンの行Ｌｉ＋１、Ｌｉ、Ｌｉ−１、Ｌｉ−２の一部分でカバーされた、基板領域によって分離される。各アイランド２１は、ビア２２によって、第１のメタライゼーションレベルのパッド２３に接続される。パッド２３は、ビア２４によって列Ｃｊに対応するより高いメタライゼーションレベル２５に接続されるか、または、図面の範囲外の、たとえばＶｓｓj-1/j のような基準列を構成する同じレベルのメタライゼーションに接続される。したがって、選択されたプログラミングは、パッド２３およびビア２４のエッチングのレベルで構造に与えられる。
【００４０】
もちろん、アイランドからビット線または基準線への種々の別の接続を実現することは当業者の能力の範囲内である。たとえば４から７の複数のレベルのメタライゼーションを使用する技術において、プログラミングは、より高いレベルのビアおよびメタライゼーションの構成を選択することによって得ることが可能である。
【００４１】
図８は本構造の立面図を示すが、そこで線Ｃｊ−１、Ｔｉｊj-1/j 、Ｃｊ、Ｃｊ＋１、Ｖｓｓj+1/j+2 およびＣｊ＋２、ならびに、行Ｌｉ＋１、Ｌｉ、Ｌｉ−１、Ｌｉ−２が示される。（見えない）各拡散アイランドの上方の、基準線Ｖｓｓへの接続を確実にするコンタクトが破線の四角形で示され、ビア２４を介するビット線Ｃｊへのコンタクトが実線の四角形で示されている。
【００４２】
図９は、フロントエンドのステップの最終段階にあるこの発明に従った構造の、図８の（行に沿った）線ＣＣに従って切断された、斜視切断図を示す。
【００４３】
図９に示されるように、活性化された列は、厚い酸化物列３０によって互いに分離されている（第１の製造ステップ）。ポリシリコンの行Ｌｉ、Ｌｉ＋１は、一定の間隔で、一方では厚い酸化物領域３０の上方に、他方では活性部分上に形成された薄い酸化物領域３１の上方に、延びる（第２の製造ステップ）。次いで、この構造にＮ型インプラントが施されて、ゲート領域の間の活性列内に、第２の導電型のアイランド２１が形成される（第３の製造ステップ）。その後、図９の構造は、絶縁層（図示せず）でコーティングされて好ましくは平坦化される。この構造はこの段階で保存されて、図７のビア２２、パッド２３およびビア２４の実現が待たれ得る。最初のメタライゼーションおよびビアのレベルもまた、この発明に従って、メモリのプログラミングを決定するメタライゼーションおよびビアのレベルまで、実現され得る。
【００４４】
この発明は、種々の代替案、変形案、および改良案を有するが、当業者はこれらを容易に思いつくであろう。そのような代替案、変形案および改良案は、この開示の一部分であり、この発明の精神および範囲内であるものとする。したがって、前述の記載は例示のためのみのものであり、限定を意図するものではない。この発明は、前掲の請求項およびその均等物によってのみ、限定されるものである。
【図面の簡単な説明】
【図１】ＲＯＭアレイの基本的な線図である。
【図２】メモリアレイを実現する簡素化された構造の一部分の、列に沿った断面図である。
【図３】メモリアレイの概略図である。
【図４】メモリアレイの概略図である。
【図５】この発明に従ったメモリアレイの図である。
【図６】図５のメモリアレイのプログラミングテーブルを示した図である。
【図７】この発明に従ったメモリアレイを実現する構造の一部分の、列に沿った断面図である。
【図８】この発明に従ったメモリアレイの一部分の立面図である。
【図９】メタライゼーションの形成に先立った、この発明に従ったメモリアレイの一部分の、行に沿った断面図を斜視図と合わせて示した図である。
【符号の説明】
２０  半導体基板
２１  アイランド
３０  厚い酸化物列
３１  ゲート絶縁体
Ｌｉ  行またはワード線
Ｃｊ  列またはビット線
【図１】
0004059545.tif 000002
【図２】
0004059545.tif 000003
【図３】
0004059545.tif 000004
【図４】
0004059545.tif 000005
【図５】
0004059545.tif 000006
【図６】
0004059545.tif 000007
【図７】
0004059545.tif 000008
【図８】
0004059545.tif 000009
【図９】
0004059545.tif 000010