(57)【特許請求の範囲】
【請求項１】
マイクロプロセッサ又はＣＰＵにより構成された制御部をそなえるとともに、該制御部に対しバスを介して接続され、少なくとも一つ以上の制御対象を収容する被制御部を複数そなえ、該制御部が、該制御対象で管理するアドレス／データ情報に対して該バスを介して読み出し／書き込みの制御を行なうバス延長対応型制御システムであって、該制御部をそなえる架を有するとともに、該バスを介して接続される該被制御部においては、該制御部がそなえられた架とは異なる架にそなえられたものを含み、
該制御部に、
該バスに対して信号を出力する際に、前記書き込み制御のためのアドレス及びデータ情報又は読み出し制御のためのアドレス情報を所定ビット毎にラッチするラッチ部と、予め設定された順序により該所定ビットの情報を時分割多重して送信するとともに、時分割多重通信を行なうための制御信号を該所定ビットの情報に合わせて送信するバス送信部とをそなえてなる延長バス生成用第１インタフェース部が設けられるとともに、
該被制御部に、
該制御部における該バス送信部からの上記のアドレス及びデータ情報又はアドレス情報と制御信号とを受信する受信部と、該受信された情報が自身向けの情報であるか否かを判定する判定部と、該判定部において該受信された情報が自身の制御対象向けの正常な情報であると判定された場合に、該制御部に対して、許可信号を返送する許可信号返送部と、前記読み出し制御に対する読み出しデータを該バスを介し該制御部に送信する手段と、をそなえてなる延長バス生成用第２インタフェース部が設けられ、
且つ、該バスとして、データ通信システムにおける装置間の相互接続に関する規格に沿うバスを用いることにより、上記の所定ビット毎の情報及び制御信号を送受信するように構成され、
該延長バス生成用第１インタフェース部に、上記の所定ビット毎に送信される情報に誤り検出ビットを付加して送信する第１誤り検出ビット付加部をそなえるとともに、該延長バス生成用第２インタフェース部に、前記読み出し制御に対する読み出しデータに誤り検出ビットを付加送信する第２誤り検出ビット付加部をそなえ、
該制御部は、上記信号を該バスを介して出力後予め設定された時間は、該許可信号返送部からの許可信号の受信を待機し、上記予め設定された時間内に許可信号を受信しない場合には、上記信号を再度出力するように構成され、
かつ、該制御部が、該バスの全長を入力する全長入力手段をそなえるとともに、該全長入力手段からの入力値に基づいて上記時間を可変する待機時間可変手段をそなえたことを特徴とする、バス延長対応型制御システム。
【請求項２】
該延長バス生成用第２インタフェース部において、上記のアドレス及びデータ情報又はアドレス情報と制御信号とを受信する際に、該延長バス生成用第２インタフェース部が、該受信部にて受信された情報に付加されている誤り検出ビットに基づいて、アドレス情報においてエラーを検出した場合か又は、該制御部からの書き込みデータ情報においてエラーを検出した場合には、該制御対象へのアクセスを行なわないようにするとともに、該許可信号返送部が許可信号を返送しないように構成されたことを特徴とする、請求項１記載のバス延長対応型制御システム。
【請求項３】
該制御部による該バスに対しての上記信号の出力の際に、該制御部が、前記読み出し制御に対する該延長バス生成用第２インタフェース部からの読み出しデータ情報においてエラーを検出した場合は、該制御部が、該延長バス生成用第２インタフェース部の該許可信号返送部からの許可信号を無視し、上記信号を再度出力するように構成されたことを特徴とする、請求項１記載のバス延長対応型制御システム。
【請求項４】
該制御部において、上記信号の出力を所定の回数実施しても、該許可信号返送部からの許可信号が受信されない場合は、バス障害として外部通知するように構成されたことを特徴とする、請求項１記載のバス延長対応型制御システム。
【請求項５】
該バスを構成する信号伝達ケーブルのうち、該信号伝達ケーブルを末端においてループする断検出ラインをそなえ、該制御部が、該断検出ラインからの信号に基づいて該信号伝達ケーブルの断を検出した場合には、アラーム情報を出力するように構成されたことを特徴とする、請求項１記載のバス延長対応型制御システム。
【請求項６】
該延長バス生成用第１インタフェース部が、上記信号を送信する際のクロック速度を可変しうる可変伝送クロック発生器と、該可変伝送クロック発生器におけるクロック速度を設定するクロック速度設定手段とをそなえたことを特徴とする、請求項１記載のバス延長対応型制御システム。
【請求項７】
該延長バス生成用第１インタフェース部が、上記信号を送信する際のクロック速度を可変しうる可変伝送クロック発生器と、上記信号を出力した回数に応じて該可変伝送クロック発生器におけるクロック速度を設定するクロック速度設定手段とをそなえたことを特徴とする、請求項１記載のバス延長対応型制御システム。
【請求項８】
該クロック速度設定手段が、上記信号を出力した回数に応じて設定されるクロック速度情報を保持する設定変更レジスタにより構成されたことを特徴とする、請求項７記載のバス延長対応型制御システム。
【請求項９】
該延長バス生成用第１インタフェース部が、該許可信号返送部からの許可信号を受信した場合に、その旨を該被制御部に通知する許可信号受信通知部をそなえるとともに、
該被制御部が、該制御対象における読み出し用のデータをラッチするレジスタをそなえ、且つ、該レジスタが、該制御部において上記ラッチされた読み出し用のデータを読み出してから、該許可信号受信通知部からの許可信号受信通知を受けた時に、上記ラッチを解除するように構成されたことを特徴とする、請求項１記載のバス延長対応型制御システム。
【請求項１０】
該延長バス生成用第１インタフェース部が、該許可信号返送部からの許可信号を受信した場合に、その旨を該延長バス生成用第２インタフェース部に通知する許可信号受信通知部をそなえるとともに、
該被制御部が、該制御部が上記信号を出力することにより該被制御部に対してデータの読み出し制御を行なう際に、該許可信号受信通知部からの通知情報に基づいて、上記信号が再送出力されているものか否かを認識する再送出力認識部をそなえたことを特徴とする、請求項１記載のバス延長対応型制御システム。
【請求項１１】
該被制御部が、
該制御部によるデータ読み出し制御が行なわれるまで、該読み出しデータについてラッチする読み出しデータラッチ部と、
該読み出しデータラッチ部から読み出されたデータを一旦保持するデータ保持部と、
該再送出力認識部において、上記信号が初めて出力されたものであると認識された場合には、該読み出しデータラッチ部からの読み出しデータを該制御部に出力する一方、上記信号が再送出力されているものである場合には、該データ保持部にて保持されているデータを該制御部に出力する出力データ選択部とをそなえたことを特徴とする、請求項１０記載のバス延長対応型制御システム。
【請求項１２】
該延長バス生成用第１インタフェース部が、上記信号を該バスを介して再度出力する際に、その旨を示すフラグを該バス送信部にて送信される信号に付して送信するフラグ付与部をそなえるとともに、
該被制御部が、該制御部が上記信号を出力することにより該被制御部に対してデータの読み出し制御を行なう際に、該フラグ付与部にて上記信号に付与されるフラグに基づいて、上記信号が再送出力されているものか否かを認識する再送出力認識部とをそなえたことを特徴とする、請求項１記載のバス延長対応型制御システム。
【請求項１３】
該被制御部が、
該制御部によるデータ読み出し制御が行なわれるまで、該読み出しデータについてラッチする読み出しデータラッチ部と、
該読み出しデータラッチ部から読み出されたデータを一旦保持するデータ保持部と、
該再送出力認識部において、上記信号が初めて出力されたものであると認識された場合には、該読み出しデータラッチ部からの読み出しデータを該制御部に出力する一方、上記信号が再送出力されているものである場合には、該データ保持部にて保持されているデータを該制御部に出力する出力データ選択部とをそなえたことを特徴とする、請求項１２記載のバス延長対応型制御システム。
【請求項１４】
上記の制御部と各々の被制御部とを接続し、該バスの断を検出するための断検出ラインをそなえるとともに、
該制御部が、上記信号の出力を所定の回数実施しても、該許可信号返送部からの許可信号が受信されない場合において、該許可信号が受信されない原因を該断検出ラインからの検出情報に基づいて診断する診断部をそなえたことを特徴とする、請求項１記載のバス延長対応型制御システム。
【請求項１５】
該被制御部の該バスへの接続状態を該制御部に対して通知する接続状態通知用バスを有し、
該被制御部が、該バスから自身の収容する制御対象に対応するアドレスを検出するアドレス検出部と、該アドレス検出部にて自身の収容する制御対象に対応するアドレスを検出すると該接続状態通知用バスをアクティブ状態にするバス制御部とをそなえるとともに、
該制御部が、上記信号の出力を所定の回数実施しても、該許可信号返送部からの許可信号が受信されない場合において、該許可信号が受信されない原因を該接続状態通知用バスからの情報に基づいて診断する診断部をそなえたことを特徴とする、請求項１記載のバス延長対応型制御システム。
【請求項１６】
該被制御部の該バスへの接続状態を該制御部に対して通知する接続状態通知用バスと、該制御部からのアドレス情報におけるパリティエラーを該制御部に返送通知するパリティエラーバスとを有し、
該被制御部が、該バスから自身の収容する制御対象に対応するアドレスを検出するアドレス検出部と、該制御部からのアドレス情報におけるパリティエラーを検出するパリティエラー検出部と、該アドレス検出部にて自身の収容する制御対象に対応するアドレスを検出すると該接続状態通知用バスをアクティブ状態にする一方、該パリティエラー検出部にてパリティエラーを検出すると、該パリティエラーバスをアクティブ状態にするバス制御部とをそなえるとともに、
該制御部が、上記信号の出力を所定の回数実施しても、該許可信号返送部からの許可信号が受信されない場合において、該許可信号が受信されない原因を該接続状態通知用バス及びパリティエラーバスからの情報に基づいて診断する診断部をそなえたことを特徴とする、請求項１記載のバス延長対応型制御システム。
【請求項１７】
該制御部が、該被制御部に対するアドレス情報をラッチするアドレス情報レジスタをそなえるとともに、該制御部において、上記信号の出力を所定の回数実施しても、該許可信号返送部からの許可信号が受信されない場合において、該バスの切断／障害箇所を特定するバス切断／障害箇所特定部をそなえたことを特徴とする、請求項１記載のバス延長対応型制御システム。
【請求項１８】
マイクロプロセッサ又はＣＰＵにより構成された制御部と、バスを介して該制御部に接続され、該制御部により装置運用情報が設定されて少なくとも一つ以上の制御対象を収容する複数の被制御部とをそなえる一方、該制御部をそなえる架を有するとともに、該バスを介して接続される該被制御部においては、該制御部がそなえられた架とは異なる架にそなえられたものを含み、
該制御部に、
該バスに対して信号を出力する際に、アドレス／データ情報を所定ビット毎にラッチするラッチ部と、予め設定された順序により該所定ビットの情報を時分割多重して送信するとともに、時分割多重通信を行なうための制御信号を該所定ビットの情報に合わせて送信するバス送信部と、上記の所定ビット毎に送信される情報に誤り検出ビットを付加して送信する第１誤り検出ビット付加部とをそなえてなる延長バス生成用第１インタフェース部が設けられるとともに、
該被制御部に、
該制御部における該バス送信部からの上記のアドレス／データ情報と制御信号とを受信する受信部と、該受信された情報が自身向けの情報であるか否かを判定する判定部と、該判定部において該受信された情報が自身の制御対象向けの正常な情報であると判定された場合に、該制御部に対して、許可信号を返送する許可信号返送部と、該許可信号に誤り検出ビットを付加して送信する第２誤り検出ビット付加部とをそなえてなる延長バス生成用第２インタフェース部が設けられ、
該制御部は、上記信号を該バスを介して出力後予め設定された時間は、該許可信号返送部からの許可信号の受信を待機し、上記予め設定された時間内に許可信号を受信しない場合には、上記信号を再度出力するように構成され、かつ、該制御部が、該バスの全長を入力する全長入力手段をそなえるとともに、該全長入力手段からの入力値に基づいて上記時間を可変する待機時間可変手段をそなえ、
且つ、該バスが、現用／予備の冗長構成を有するとともに、データ通信システムにおける装置間の相互接続に関する規格に沿うバスを用いることにより、上記の所定ビット毎の情報及び制御信号を送受信するように構成されるとともに、
該制御部において、上記信号の出力を所定の回数実施しても、該許可信号返送部からの許可信号が受信されない場合は、該バスの現用／予備の切替が発生した時点において、上記の被制御部の装置運用情報を再設定するように構成されたことを特徴とする、バス延長対応型制御システム。
【発明の詳細な説明】
【０００２】
【発明の属する技術分野】
本発明は、バスの延長に対応した制御システムに関し、特に、複数の筐体で一つの装置を構成することにより複数チャネルを搭載する通信装置において、一つのＣＰＵにて制御を行なう制御システムを構成する場合において用いて好適な、バス延長対応型制御システムに関する。
【０００３】
【従来の技術】
近年、無線系装置、伝送系装置を問わず、１９８８年にＣＣＩＴＴ(International Telegraph and Telephone Consultative Committee)が勧告したＳＤＨ(Synchronous Digital Hierarcy)に適用されるような、通信装置に関する研究・開発が盛んに行なわれている。
【０００４】
上述のＳＤＨに対応する通信装置は、伝送容量の大規模化と監視制御機能の充実（運用性の向上・セキュリティ機能・柔軟なサービスの提供等）を実現することが要求されている。
一方、通信ネットワーク運用の一元化を目指すため、通信プロトコルの標準化（異システム間接続まで許容し、全世界でネットワークを統一する動き）が進んでおり、通信装置としては、これに対応することも必要となってきているほか、通信ネットワーク管理（電気通信管理網：ＴＭＮ（Telecommunication Management Network) においては、通信装置をＮＥ（Network Element)と呼び、１装置を１ＮＥとして扱うのが効率的なネットワーク運用のために必要とされている。
【０００５】
一般的に、ＳＤＨに対応する通信装置は、伝送容量の大規模化を図るべく、１ＮＥにおいてチャネル（ある単位の伝送容量の伝送路）を複数個実装することが行なわれている。このようなチャネルを複数個実装するような通信装置は、複数の筐体（架と呼ぶ）で１ＮＥとする場合もある。
上述のＳＤＨに対応する通信装置としては、特に複数の筐体で１ＮＥを構成した場合には、ハード規模の増大を抑制するとともに、各チャネルに対する監視制御システムを機能面／装置コスト面を考慮しながら効率的に構築して、チャネル毎に監視制御を行なうようにすることが必要である。
【０００６】
図５０は複数の筐体により１ＮＥを構成する通信装置の一例を示す図であるが、この図５０において、１００は通信装置であり、この通信装置１００は、３つの架１０１−１〜１０１−３により１装置として構成されるようになっている。
ここで、この図５０に示す３つの架１０１−１〜１０１−３において、１０２はデータを無線信号で送信するための送信部（ＴＸ）、１０３は無線信号のデータを受信するための受信部（ＲＸ）、１０５，１０６はともに２つのチャネル（ｃｈ）を有する棚である。
【０００７】
これにより、３つの架１０１−１〜１０１−３における棚１０５，１０６に有する計１２個のチャネルのうち、架１０１−１の棚１０５における一つのチャネルを予備チャネル（ＰＲＯＴ）とし、その他の１１チャネルを通信チャネル（ｃｈ１〜ｃｈ１１）とすることができる。
また、１０４は架１０１−１に設けられた共通部（ＣＯＭ）であり、この共通部１０４は、３つの架１０１−１〜１０１−３にわたるチャネル毎の監視・制御を行なう監視制御部１０４ａとしての機能を有する図示しない装置ＣＰＵをそなえている。
【０００８】
なお、近年、上述の監視制御部１０４ａとしての機能を有する装置ＣＰＵとしては、マルチＣＰＵ化により、高速且つ高機能の監視制御システムを実現している。
ところで、上述の架１０１−１〜１０１−３が空間的に分散している場合には、例えば、チャネル毎に情報収集用のＣＰＵを実装し、このＣＰＵと共通部１０４との間でＨＤＬＣ等のシリアル通信を行なって装置全体の情報収集を集約することにより監視制御を行なったり、特に監視制御項目が少ない場合には接点による情報転送を通じて監視制御を行なうことができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、上述の図５０に示すような通信装置を、ＳＤＨ対応通信装置のように監視制御機能の充実を要求される装置に適用する場合においては、ｃｈ別に実装されたＣＰＵと共通部１０４との間でシリアル通信を行なう場合には、ｃｈ部のハードコストが増大するとともに、共通部１０４における装置ＣＰＵの処理負荷が増大するという課題があり、接点等による情報転送方式では通信しうる情報量が少なく、監視制御システムを構成することが困難である。
【００１０】
また、マルチＣＰＵを搭載しながら、ＣＰＵバスを延長することにより、複数の筐体（架と呼ぶ）を相互に接続して、ＣＰＵバスを介して入力される装置に関する情報に基づいて監視制御を行なうことも考えられるが、この場合には、以下に示すような課題があり、従来においては、上述したような距離的に分散した架間をＣＰＵバスを延長することにより接続することは行なわれていなかった。
【００１１】
・伝送する信号本数が多い（例えばアドレス線，データ線及び制御線合わせて４０本以上）。
・速度が速い（１６ｂｉｔＣＰＵの場合、１０ＭＨｚ程度）
・バスの制御（３ステート制御等）が伝送距離が延びることにより複雑になる。
【００１２】
・伝送距離が延びることにより、終端（インピーダンス整合）が困難となる。
【００１３】
・電気レベルをＴＴＬ／ＣＭＯＳから長距離用に変更する必要がある。
本発明は、このような課題に鑑み創案されたもので、ＣＰＵバスを延長することにより、チャネル部のハードコストを抑制するとともに、機能性が高く効率の良い監視制御を行なうことができるようにした、バス延長対応型制御システムを提供することを目的とする。
【００１４】
【課題を解決するための手段】
図１は本発明の原理ブロック図であり、この図１において、１はマイクロプロセッサ又はＣＰＵにより構成された制御部、３は制御部１に対しバス２を介して接続された複数の被制御部である。そして、制御部１が、被制御部３が収容する制御対象で管理するアドレス／データ情報に対してバス２を介して読み出し／書き込みの制御を行なうようになっている。更に、制御部１は架にそなえられ、バス２を介して接続される被制御部３においては、制御部１がそなえられた架とは異なる架にそなえられたものを含んでいる。
また、このバス２としては、データ通信システムにおける装置間の相互接続に関する規格に沿うバスを用いることにより、以下に示すような所定ビット毎の情報及び制御信号を送受信することができるようになっている。
【００１５】
さらに、制御部１には延長バス生成用第１インタフェース部６が設けられているが、この延長バス生成用第１インタフェース部６は、ラッチ部４及びバス送信部５をそなえている。
ここで、ラッチ部４は、バス２に対して信号を出力する際において、書き込み制御のためのアドレス及びデータ情報又は読み出し制御のためのアドレス情報を所定ビット毎にラッチするものであり、バス送信部５は、予め設定された順序により、ラッチ部４にてラッチされた所定ビットの情報を時分割多重して送信するとともに、時分割多重通信を行なうための制御信号を上述の所定ビットの情報に合わせて送信するものである。
【００１６】
さらに、被制御部３には延長バス生成用第２インタフェース部１０が設けられているが、この延長バス生成用第２インタフェース部１０は、受信部７，判定部８，許可信号返送部９及び読み出し制御に対する読み出しデータをバス２を介し制御部１に送信する手段をそなえるとともに、少なくとも１つ以上の制御対象を収容するようになっている。
ここで、受信部７は、制御部１におけるバス送信部５からの書き込み制御のためのアドレス及びデータ情報又は読み出し制御のためのアドレス情報と制御信号とを受信するものであり、判定部８は、受信部７にて受信された情報が自身向けの情報であるか否かを判定するものである。許可信号返送部９は、判定部８において、受信された情報が自身の制御対象１１向けの正常な情報であると判定された場合に、制御部１に対して、許可信号を返送するものである。
【００１７】
また、上述の延長バス生成用第１インタフェース部６に、所定ビット毎に送信される情報に誤り検出ビットを付加して送信する第１誤り検出ビット付加部とをそなえるとともに、延長バス生成用第２インタフェース部１０に、誤り検出ビットを付加送信する第２誤り検出ビット付加部とをそなえることもできる。
【００１８】
さらに、延長バス生成用第２インタフェース部１０において、上記の書き込み制御のためのアドレス及びデータ情報又は読み出し制御のためのアドレス情報と制御信号とを受信する際に、延長バス生成用第２インタフェース部１０が、受信部７にて受信した情報に付加されている誤り検出ビットに基づいて、アドレス情報においてエラーを検出した場合か又は、制御部１からの書き込みデータ情報においてエラーを検出した場合には、制御対象１１へのアクセスを行なわないように構成するとともに、許可信号返送部９が許可信号を返送しないように構成することもできる。
【００１９】
また、制御部１によるバス２に対しての信号の出力の際に、制御部１が、前記読み出し制御に対する延長バス生成用第２インタフェース部１０からの読み出しデータ情報においてエラーを検出した場合は、制御部１を、延長バス生成用第２インタフェース部１０の許可信号返送部９からの許可信号を無視し、信号を再度出力するように構成することもできる。
【００２０】
さらに、制御部１を、信号をバス２を介して出力後予め設定された時間は、許可信号返送部９からの許可信号の受信を待機し、予め設定された時間内に許可信号を受信しない場合には、信号を再度出力するように構成することもできる。
また、制御部１は、バス２の全長を入力する全長入力手段をそなえるとともに、全長入力手段からの入力値に基づいて時間を可変する待機時間可変手段をそなえることもできる。
【００２１】
この場合においては、制御部１において、信号の出力を所定の回数実施しても、許可信号返送部９からの許可信号が受信されない場合は、バス障害として外部通知するように構成することもできる。
さらに、バス２を構成する信号伝達ケーブルのうち、２本の信号伝達ケーブルを末端においてループする断検出ラインをそなえ、制御部１が、この断検出ラインからの信号に基づいて信号伝達ケーブルの断を検出した場合には、アラーム情報を出力することもできる。
【００２２】
また、延長バス生成用第１インタフェース部６が、上記信号を送信する際のクロック速度を可変しうる可変伝送クロック発生器と、可変伝送クロック発生器におけるクロック速度を設定するクロック速度設定手段とをそなえることもできる。
さらに、予め設定された時間内に許可信号を受信しない場合に、信号を再度出力するように制御部１を構成した場合においては、延長バス生成用第１インタフェース部６が、上記信号を送信する際のクロック速度を可変しうる可変伝送クロック発生器と、上記信号を出力した回数に応じて可変伝送クロック発生器におけるクロック速度を設定するクロック速度設定手段とをそなえることもできる。
【００２３】
この場合においては、クロック速度設定手段を、上記信号を出力した回数に応じて設定されるクロック速度情報を保持する設定変更レジスタにより構成することができる。
また、予め設定された時間内に許可信号を受信しない場合に、信号を再度出力するように制御部１を構成した場合においては、延長バス生成用第１インタフェース部６を、許可信号返送部９からの許可信号を受信した場合に、その旨を被制御部３に通知する許可信号受信通知部をそなえるとともに、被制御部３が、制御対象１１における読み出し用のデータをラッチするレジスタをそなえ、且つ、レジスタを、制御部において上記ラッチされた読み出し用のデータを読み出してから、許可信号受信通知部からの許可信号受信通知を受けた時に、上記ラッチを解除するように構成することもできる。
【００２４】
さらに、予め設定された時間内に許可信号を受信しない場合に、信号を再度出力するように制御部１を構成した場合においては、延長バス生成用第１インタフェース部６が、許可信号返送部９からの許可信号を受信した場合に、その旨を延長バス生成用第２インタフェース部１０に通知する許可信号受信通知部をそなえるとともに、被制御部３が、制御部１が上記信号を出力することにより被制御部３に対してデータの読み出し制御を行なう際に、許可信号受信通知部からの通知情報に基づいて、上記信号が再送出力されているものか否かを認識する再送出力認識部とをそなえることもできる。
【００２５】
この場合においては、被制御部３が、制御部１によるデータ読み出し制御が行なわれるまで、読み出しデータについてラッチする読み出しデータラッチ部と、読み出しデータラッチ部から読み出されたデータを一旦保持するデータ保持部と、再送出力認識部において、上記信号が初めて出力されたものであると認識された場合には、読み出しデータラッチ部からの読み出しデータを制御部１に出力する一方、上記信号が再送出力されているものである場合には、データ保持部にて保持されているデータを制御部１に出力する出力データ選択部とをそなえることができる。
【００２６】
また、予め設定された時間内に許可信号を受信しない場合に、信号を再度出力するように制御部１を構成した場合においては、延長バス生成用第１インタフェース部６が、上記信号をバス２を介して再度出力する際に、その旨を示すフラグをバス送信部５にて送信される信号に付して送信するフラグ付与部をそなえるとともに、制御部１が上記信号を出力することにより被制御部３に対してデータの読み出し制御を行なう際に、フラグ付与部にて上記信号に付与されるフラグに基づいて、上記信号が再送出力されているものか否かを認識する再送出力認識部を被制御部３にそなえることもできる。
【００２７】
この場合においては、被制御部３が、制御部１によるデータ読み出し制御が行なわれるまで、読み出しデータについてラッチする読み出しデータラッチ部と、読み出しデータラッチ部から読み出されたデータを一旦保持するデータ保持部と、再送出力認識部において、上記信号が初めて出力されたものであると認識された場合には、読み出しデータラッチ部からの読み出しデータを制御部１に出力する一方、上記信号が再送出力されているものである場合には、データ保持部にて保持されているデータを制御部１に出力する出力データ選択部とをそなえることができる。
【００３２】
また、予め設定された時間内に許可信号を受信しない場合に信号を再度出力するように制御部１を構成した場合において、制御部１と各々の被制御部３とを接続しバス２の断を検出するための断検出ラインをそなえ、制御部１が、上記信号の出力を所定の回数実施しても、許可信号返送部９からの許可信号が受信されない場合において、許可信号が受信されない原因を断検出ラインからの検出情報に基づいて診断する診断部をそなえることができる。
【００３３】
さらに、予め設定された時間内に許可信号を受信しない場合に信号を再度出力するように制御部１を構成した場合において、被制御部３のバス２への接続状態を制御部１に対して通知する接続状態通知用バスを有し、被制御部３が、バス２から自身の収容する制御対象１１に対応するアドレスを検出するアドレス検出部と、アドレス検出部にて自身の収容する制御対象１１に対応するアドレスを検出すると接続状態通知用バスをアクティブ状態にするバス制御部とをそなえるとともに、制御部１が、上記信号の出力を所定の回数実施しても、許可信号返送部９からの許可信号が受信されない場合において、許可信号が受信されない原因を接続状態通知用バスからの情報に基づいて診断する診断部をそなえることができる。
【００３４】
また、予め設定された時間内に許可信号を受信しない場合に信号を再度出力するように制御部１を構成した場合において、被制御部３のバス２への接続状態を制御部１に対して通知する接続状態通知用バスと、制御部１からのアドレス情報におけるパリティエラーを制御部１に返送通知するパリティエラーバスとを有し、被制御部３が、バス２から自身の収容する制御対象１１に対応するアドレスを検出するアドレス検出部と、制御部１からのアドレス情報におけるパリティエラーを検出するパリティエラー検出部と、アドレス検出部にて自身の収容する制御対象１１に対応するアドレスを検出すると接続状態通知用バスをアクティブ状態にする一方、パリティエラー検出部にてパリティエラーを検出すると、パリティエラーバスをアクティブ状態にするバス制御部とをそなえるとともに、制御部１が、上記信号の出力を所定の回数実施しても、許可信号返送部９からの許可信号が受信されない場合において、許可信号が受信されない原因を接続状態通知用バス及びパリティエラーバスからの情報に基づいて診断する診断部をそなえることができる。
【００３５】
さらに、予め設定された時間内に許可信号を受信しない場合に信号を再度出力するように制御部１を構成した場合において、制御部１が、被制御部３に対するアドレス情報をラッチするアドレス情報レジスタをそなえるとともに、制御部１において、上記信号の出力を所定の回数実施しても、許可信号返送部９からの許可信号が受信されない場合において、バス２の切断／障害箇所を特定するバス切断／障害箇所特定部をそなえることができる。
【００３６】
また、本発明のバス延長対応型制御システムは、マイクロプロセッサ又はＣＰＵにより構成された制御部１と、バスを介して制御部１に接続され、制御部１により装置運用情報が設定されて少なくとも一つ以上の制御対象１１を収容する複数の被制御部３とをそなえる一方、該制御部をそなえる架を有するとともに、該バスを介して接続される該被制御部においては、該制御部がそなえられた架とは異なる架にそなえられたものを含み、制御部１に、バス２に対して信号を出力する際に、アドレス／データ情報を所定ビット毎にラッチするラッチ部４と、予め設定された順序により所定ビットの情報を時分割多重して送信するとともに、時分割多重通信を行なうための制御信号を所定ビットの情報に合わせて送信するバス送信部５と、上記の所定ビット毎に送信される情報に誤り検出ビットを付加して送信する第１誤り検出ビット付加部とをそなえてなる延長バス生成用第１インタフェース部６が設けられるとともに、被制御部３に、制御部１におけるバス送信部５からの上記のアドレス／データ情報と制御信号とを受信する受信部７と、受信された情報が自身向けの情報であるか否かを判定する判定部８と、判定部８において受信された情報が自身の制御対象１１向けの正常な情報であると判定された場合に、制御部１に対して、許可信号を返送する許可信号返送部９と、許可信号に誤り検出ビットを付加して送信する第２誤り検出ビット付加部とをそなえてなる延長バス生成用第２インタフェース部１０が設けられ、制御部１は、上記信号をバス２を介して出力後予め設定された時間は、許可信号返送部９からの許可信号の受信を待機し、上記予め設定された時間内に許可信号を受信しない場合には、上記信号を再度出力するように構成され、かつ、制御部１が、バス２の全長を入力する全長入力手段をそなえるとともに、該全長入力手段からの入力値に基づいて上記時間を可変する待機時間可変手段をそなえ、且つ、バス２が、現用／予備の冗長構成を有するとともに、データ通信システムにおける装置間の相互接続に関する規格に沿うバスを用いることにより、上記の所定ビット毎の情報及び制御信号を送受信するように構成されるとともに、制御部１において、上記信号の出力を所定の回数実施しても、許可信号返送部９からの許可信号が受信されない場合は、バス２の現用／予備の切替が発生した時点において、上記の被制御部３の装置運用情報を再設定するように構成されたことを特徴としている。
【００３７】
【発明の実施の形態】
（ａ）第１実施形態の説明
図２は本発明の第１実施形態にかかるバス延長対応型制御システムを示すブロック図であり、この図２に示すバス延長対応型制御システムは、例えばＳＤＨ対応の多重無線装置に適用することができるものである。
【００３８】
ここで、この図２において、２０はマスタとしてのＳＥＭＵ(Supervisory Equipment Management Unit）であり、このＳＥＭＵ２０は、被制御部を制御する制御部としての機能を有するものであり、装置ＣＰＵ２１（以下、単にＣＰＵと記載）をそなえるとともに、ＣＰＵ２１にＣＰＵバス２１Ａを介して接続されたＣＭ  ＢＵＳ(Channel Management Bus)変換回路（ＣＭバス変換部）２２により構成されている。
【００３９】
さらに、２３はＣＭ(Channel Management)バスであり、このＣＭバス２３は、ＳＥＭＵ２０と後述する被制御部としての棚２４〜２９とを相互に接続するものであり、５０ｍ程度の長距離伝送が可能な電気インタフェース（データ通信システムにおける装置間の相互接続に関する規格）、例えばＥＩＡ勧告：ＲＳ−４８５の電気インタフェースに適合するものである。
【００４０】
ここで、スレーブとしての棚２４〜２９は、ＳＥＭＵ２０に対しＣＭバス２３を介して接続され、少なくとも一つ以上の制御対象を収容する被制御部としての機能を有するものであり、それぞれ、ＣＭバス２３を終端する終端盤としてのＣＨ（チャネル）インタフェース部（ＣＨ  ＩＮＴＦ）３０〜３５をそなえるとともに、監視制御対象（制御対象，Management Object)３６〜４１を収容するようになっている。
【００４１】
また、６つの棚２４〜２９は、例えば前述の図５０に示したような、３つの架１０１−１〜１０１−３により１装置として構成された通信装置１００における棚１０５，１０６と同様の構成を有するものであり、それぞれ、監視制御対象として例えば２つのチャネルを収容するものである。
換言すれば、棚２４は図５０における架１０１−１における棚１０５に、棚２５は架１０１−１における棚１０６に、棚２６は架１０１−２における棚１０５に、棚２７は架１０１−２における棚１０６に、棚２８は架１０１−３における棚１０５に、棚２９は架１０１−３における棚１０６に、それぞれ対応させることができる。
【００４２】
なお、上述のＳＥＭＵ２０及び棚２４，２５により一つの基本装置架を構成することができ、棚２６，２７により構成される架及び棚２８，２９により構成される架は、基本装置架とは別の架であって、増設チャネルを実装しうるものである。
さらに、ＣＨインタフェース部３０〜３５は延長バス生成用第２インタフェース部としての機能を有し、それぞれ、ＣＭバス変換回路２２とＣＭバス２３を介して接続されるＣＭ  ＢＵＳ(Channel Management Bus)変換部（ＣＭバス変換部）３０ａ〜３５ａをそなえるとともに、ＣＭバス変換部３０ａ〜３５ａと監視制御対象３６〜４１との間をインタフェースする監視制御対象側インタフェース部３０ｂ〜３５ｂをそなえている。
【００４３】
なお、１９はＣＭバス２３を電気的に終端する終端部である。
ところで、ＳＥＭＵ２０のＣＭバス変換回路２２とＣＨインタフェース部３０〜３５とを接続するＣＭバス２３は、詳細には、図３に示すような１３種類の信号線（８本のアドレス／データ多重信号(AD0〜AD7)，データパリティ信号(ADP），READ/WRITE制御信号(R/*W)，アドレス／データストローブ信号(*AS），アドレス／データ多重タイミング信号（MUXTIM）及びデータアクノリッジ信号(*DACK））をそなえている。
【００４４】
ここで、アドレス／データ多重信号(AD0〜AD7)はアドレス及びデータを伝送するもので、データパリティ信号(ADP）はアドレス及びデータのバイト単位のパリティを示すもので、READ/WRITE制御信号(R/*W)はＣＰＵ２１の制御種別を示すもので、アドレス／データストローブ信号(*AS）はデータの有効期間を示すもので、アドレス／データ多重タイミング信号（MUXTIM）は各バイト単位のデータラッチ・タイミングを示すもので、データアクノリッジ信号(*DACK）はＣＨ側あるいは被制御側がデータの取込み完了を示すものである。
【００４５】
なお、ＣＭバス２３は、詳細には例えば図４に示すように、ＳＥＭＵ２０のＣＭバス変換回路２２側に接続されるとともに、ＣＨインタフェース部３０〜３５のＣＭバス変換部３０ａ〜３５ａ側に接続されるようになっている。なお、図４中においては、ＣＭバス変換部３１ａ〜３５ａへの接続態様は、ＣＭバス変換部３０ａへの接続態様と同様であり、図示は省略している。
【００４６】
即ち、ＣＭバス変換回路２２から送信されるアドレス／データ多重信号(AD0〜AD7)，データパリティ信号(ADP），アドレス／データストローブ信号(*AS），READ/WRITE制御信号(R/*W)及びアドレス／データ多重タイミング信号（MUXTIM）は、それぞれ、１２個の送信用差動増幅器１２ａにより差動伝送されるようになっており、ＣＭバス変換部３０ａ側において対応する１２個の受信用差動増幅器１２ｂにて受信するようになっている。
【００４７】
また、ＣＭバス変換部３０ａから送信されるアドレス／データ多重信号(AD0〜AD7)，データパリティ信号(ADP）及びデータアクノリッジ信号(*DACK）についても、それぞれ、１０個の送信用差動増幅器１３ａにより差動伝送されるようになっており、ＣＭバス変換回路２２側において対応する１０個の受信用差動増幅器１３ｂにて受信するようになっている。
【００４８】
なお、１９ａは終端部１９を構成する１３個の終端器であって、これらの終端器１９ａは、各々の信号を伝送する２本の信号伝達ケーブルを終端するものである。
また、ＳＥＭＵ２０のＣＭバス変換回路２２は、ＣＭバス２３に対して信号を出力する際に、アドレス／データ情報を８ビット毎にラッチするとともに、予め設定された順序により８ビットの情報を時分割多重して送信し、時分割多重通信を行なうための制御信号についても８ビットの情報に合わせて送信する延長バス生成用第１インタフェース部としての機能を有しているが、詳細には図５に示すように、ＣＭバス変換部２２ａ及びドライバ／レシーバ部２２ｂにより構成されている。
【００４９】
なお、ＣＭバス変換部２２ａは、以下で詳述する符号４２〜５５，６２〜６７に示す要素により構成され、ドライバ／レシーバ部２２ｂは、以下で詳述する符号５６〜６１に示す要素により構成されるようになっている。
【００５０】
ここで、５１〜５４ｂ（５１〜５３，５４ａ及び５４ｂ）はバッファゲートであり、これらのバッファゲート５１〜５４ｂは、ＣＭバス２３に対して信号を出力する際に、アドレス／データ情報（例えばアドレス情報がＡ0 〜Ａ23の２４ビット，データ情報がＤ0 〜Ｄ15の１６ビットの計４０ビットの情報）を所定ビットのブロック毎にラッチするラッチ部としての機能を有するものである。
【００５１】
即ち、バッファゲート５１は８ビットのアドレス情報ブロック（Ａ23〜Ａ16）をラッチするものであり、バッファゲート５２は８ビットのアドレス情報ブロック（Ａ15〜Ａ08）をラッチするものであり、バッファゲート５３は８ビットのアドレス情報ブロック（Ａ07〜Ａ00）をラッチするものであり、バッファゲート５４ａ，５４ｂは１６ビットのデータ情報ブロック（Ｄ15〜Ｄ00）を８ビット単位にラッチするものである。
【００５２】
さらに、５６〜５８はドライバ／レシーバ部２２ｂを構成するＲＳ−４８５ドライバであり、これらのＲＳ−４８５ドライバ５６〜５８はともに、ＣＭバス変換回路２２からの送信信号をＣＭバス２３を介して棚２４〜２９に出力するものである。
また、４２はＣＰＵ２１からのアドレス／データストローブ信号を反転するＮＯＴ回路、４３はＣＰＵ２１からの２４ビットのアドレス情報についてデコードするデコーダ、４４はアドレス／データストローブ信号及びデコーダ４３からの出力についての論理積を出力するＡＮＤ回路、４５はＡＮＤ回路４４からの出力に基づいてトリガ信号を出力するトリガ信号出力部である。
【００５３】
さらに、４６はＮＯＲ回路であり、このＮＯＲ回路４６は、後述のＤＡＣＫウィンドウ生成部４９からのリトライパルス及びトリガ信号出力部４５からのトリガ信号の否定論理和をカウンタ４７に出力するものである。
また、４８はタイミング生成部であり、このタイミング生成部４８は、カウンタ４７からのカウント値及びＣＰＵ２１からのREAD/WRITE制御信号に基づいて、各バイト単位のデータラッチ・タイミングを示す信号を、バッファゲート５１〜５４ｂ及びＲＳ−４８５ドライバ５８に対して出力するとともに、これらのデータラッチ・タイミングを示す信号の出力後に、ＤＡＣＫウィンドウ生成部４９にてウィンドウ処理を行なうためのトリガ情報としてのＤＡＣＫウィンドウトリガ信号を出力するものである。
【００５４】
これにより、バッファゲート５１〜５４ｂでは、タイミング生成部４８からの信号をイネーブル情報として入力されて、予め設定された順序により８ビットの情報を時分割多重することにより、アドレス／データ多重信号(AD7〜AD0)としてＲＳ−４８５ドライバ５６及びＣＭバス２３を介して棚２４〜２９に送信するようになっている。
【００５５】
なお、ＲＳ−４８５ドライバ５８では、ＮＯＴ回路４２にて反転されたアドレス／データストローブ信号及びＣＰＵ２１からのREAD/WRITE制御信号についても、ＣＭバス２３を介して棚２４〜２９に送信するようになっており、これにより、時分割多重通信を行なうための制御信号（*AS,R/*W,MUXTIM)を８ビットの情報に合わせて送信することができる。
【００５６】
換言すれば、ＣＭバス２３として、データ通信システムにおける装置間の相互接続に関する規格に沿うバスを用いることにより、８ビット毎の情報及び制御信号を送受信することができる。
従って、上述のＮＯＴ回路４２，デコーダ４３，ＡＮＤ回路４４，トリガ信号出力部４５，ＮＯＲ回路４６，カウンタ４７，タイミング生成部４８，バッファゲート５１〜５４ｂ及びＲＳ−４８５ドライバ５６，５８により、予め設定された順序により８ビットの情報を時分割多重して送信するとともに、時分割多重通信を行なうための制御信号を８ビットの情報に合わせて送信するバス送信部としての機能を有するものである。
【００５７】
さらに、５５はパリティ生成部であり、このパリティ生成部５５は、バッファゲート５１〜５４ｂからのアドレス／データ信号に基づいてパリティ信号を生成するものであり、生成されたパリティ信号はＲＳ−４８５ドライバ５７を介してデータパリティ信号として棚２４〜２９に出力されるようになっている。
従って、上述のパリティ生成部５５及びＲＳ−４８５ドライバ５７により、８ビット毎に送信される情報に誤り検出ビットを付加して送信する第１誤り検出ビット付加部としての機能を有している。
【００５８】
ところで、ＤＡＣＫウィンドウ生成部４９は、タイミング生成部４８からのＤＡＣＫウィンドウトリガ信号を入力されると、後述のＡＮＤ回路６６に対してＤＡＣＫウィンドウ信号を出力することにより、所定時間のみＤＡＣＫ信号の受信を受け付けるウィンドウ処理を行なうようになっている。
即ち、ＤＡＣＫウィンドウ生成部４９は、後述するように、ＣＭバス２３の全長距離に対応した棚２４〜２９から返送されるＤＡＣＫ信号の受信を受け付ける所定のＤＡＣＫ信号返送時間が設定され、ＤＡＣＫウィンドウ処理を行なう時間を計時する図示しないタイマをそなえ、このタイマのカウント値に基づいて、所定時間のみＤＡＣＫ信号を受け付けるようになっている。
【００５９】
また、５９〜６１はいずれもドライバ／レシーバ部２２ｂを構成するＲＳ−４８５レシーバであるが、ＲＳ−４８５レシーバ５９は棚２４〜２９からのデータアクノリッジ信号(*DACK）信号を受信するものであり、ＲＳ−４８５レシーバ６０は、ＣＰＵバス２３上のアドレス／データ信号を受信するものであり、ＲＳ−４８５レシーバ６１はＲＳ−４８５ドライバ５７からのデータパリティ信号を受信するものである。
【００６０】
特に、ＲＳ−４８５レシーバ６０は、棚２４〜２９からのアドレス／データ信号を受信するとともに、ＲＳ−４８５ドライバ５６から送信されるアドレス／データ情報についても受信するようになっている。
さらに、６２はパリティ検査部であり、このパリティ検査部６２は、ＲＳ−４８５レシーバ６０にて受信されたアドレス／データ信号を入力され、パリティ検査を行なうものである。
【００６１】
また、６３ａ，６３ｂはバッファゲートであり、このバッファゲート６３ａ，６３ｂは、ＲＳ−４８５レシーバ６０からのデータ信号を、上述のバッファゲート５４ａ，５４ｂと同様に８ビット毎に一旦格納し、タイミング生成部４８からのタイミング信号をイネーブル情報として入力されて、一旦格納されたアドレス／データ信号をＣＰＵ２１に対して出力するようになっている。
【００６２】
さらに、６４はＲＳ−４８５レシーバ５９からのデータアクノリッジ信号を反転するＮＯＴ回路、６５はＮＯＴ回路６４からの出力信号とパリティ検査部６２からのパリティＯＫ信号との論理積を出力するＡＮＤ回路である。
また、ＡＮＤ回路６６は、ＡＮＤ回路６５からの出力信号と後述のＤＡＣＫウィンドウ生成部４９からのＤＡＣＫウィンドウ信号との論理積を、ＯＲ回路６７に出力するとともに、ＤＡＣＫウィンドウ生成部４９に対してタイマリセット信号として出力するものである。
【００６３】
さらに、ＯＲ回路６７は、ＡＮＤ回路６６からの出力信号と後述のリトライカウンタ５０からの強制終了ＤＡＣＫ信号の論理和を出力するものである。
ところで、ＤＡＣＫウィンドウ生成部４９は、ＡＮＤ回路６６からタイマリセット信号を入力されると、ＮＯＲ回路４６及びリトライカウンタ５０に対してリトライパルスを出力するようになっている。
【００６４】
これにより、リトライパルスを入力されたＮＯＲ回路４６では、その旨をカウンタ４７を介してタイミング生成部４８に出力することにより、ＲＳ−４８５ドライバ５６〜５８から出力した信号を、タイミング生成部４８にて生成されるタイミングに基づいて再度出力することができる。
従って、ＡＮＤ回路６６では、ＤＡＣＫウィンドウ生成部４９からのＤＡＣＫウィンドウ信号が‘Ｈ’レベル信号となっている時に、ＡＮＤ回路６５からのデータアクノリッジ信号（‘Ｈ’レベル信号）が入力された場合のみ、ＯＲ回路６７に‘Ｈ’レベル信号を出力するようになっている。
【００６５】
換言すれば、ＲＳ−４８５ドライバ５６〜５８から棚２４〜２９に対し、ＣＭバス２３を介して信号を出力後、タイマによるカウント値に基づき、予め設定された時間はＤＡＣＫウィンドウ信号（‘Ｈ’レベル信号）を出力することにより、後述の棚２４〜２９からのデータアクノリッジ信号（許可信号）の受信を待機する。
【００６６】
これにより、予め設定された時間内に許可信号を受信しない場合には、ＡＮＤ回路６６からの出力信号（タイマリセット信号）に基づいてＤＡＣＫウィンドウ生成部４９のタイマをリセットする。ＤＡＣＫウィンドウ生成部４９においてリトライパルスを出力することにより、ＲＳ−４８５ドライバ５６〜５８では、棚２４〜２９に対して出力した信号を再度出力するようになっている。
【００６７】
さらに、パリティ検査部６２においてパリティＮＧとなった場合には、その旨の情報はタイマリセット信号としてＡＮＤ回路６５，６６を介してＤＡＣＫウィンドウ生成部４９に出力されて、ＤＡＣＫウィンドウ生成部４９のタイマをリセットする。
ＤＡＣＫウィンドウ生成部４９では、上述の場合と同様に、ＮＯＲ回路４６及びリトライカウンタ５０に対してリトライパルスを出力する。これにより、ＣＰＵサイクルが再実行され、ＲＳ−４８５ドライバ５６〜５８では、棚２４〜２９に対して出力した信号を再度出力するようになっている。
【００６８】
なお、この時、前段においてＲＳ−４８５ドライバ５６〜５８からの信号を受けた棚２４〜２９では、後述するようにデータアクノリッジ信号をＣＭバス変換部２２に出力しているが、このデータアクノリッジ信号はＡＮＤ回路６５において無視されている。
【００６９】
換言すれば、ＳＥＭＵ２０によるＣＭバス２３に対しての信号の出力の際に、ＳＥＭＵ２０を構成するＣＭバス変換回路２２のパリティ検査部６２において、棚２４〜２９からの読み出しデータ情報においてエラーを検出した場合は、棚２４〜２９からのデータアクノリッジ信号（許可信号）を無視し、ＳＥＭＵ２０からＣＭバス２３に対して出力した信号を再度出力するようになっている。
【００７０】
なお、ＣＰＵ２１の例えばファームウェア又はソフトウェアにおいて、ＣＭバス２３の全長を入力されると、この入力値に基づいて、上述のＤＡＣＫウィンドウ生成部４９のタイマにて計時されるＤＡＣＫ信号を受け付けるための所定時間を可変するようになっている。
例えば、ＣＭバス２３の全長を５０ｍである場合には、片方向で２００ｎ秒程度の遅延が発生するため、ＣＰＵ２１からＣＨインタフェース部３０〜３５に対する方向（アドレス，書き込みデータ）で２００ｎ秒，ＣＨインタフェース部３０〜３５からＣＰＵ２１に対する方向（ＤＡＣＫ信号）で２００ｎ秒の遅延が発生するので、ＣＰＵ２１では、４００ｎ秒＋αをＤＡＣＫ信号を受け付けるための所定時間とすることができる。
【００７１】
従って、上述のＣＰＵ２１により、ＣＭバス２３の全長を入力する全長入力手段としての機能を有するとともに、入力される全長値に基づいてＤＡＣＫ信号を受け付けるための所定時間を可変する待機時間可変手段としての機能を有している。
また、リトライカウンタ５０は、ＤＡＣＫウィンドウ生成部４９から入力されるリトライパルスをカウントするものであり、所定回数のリトライパルスの入力があった場合には、リトライアウト信号を出力するとともに、ＯＲ回路６７に対して強制終了ＤＡＣＫ信号を出力するようになっている。
【００７２】
即ち、このリトライカウンタ５０により、ＳＥＭＵ２０から棚２４〜２９に対し、ＣＭバス２３を介することにより信号の出力を所定の回数実施しても、棚２４〜２９からの許可信号が受信されない場合は、ＯＲ回路６７に対してリトライアウト信号を出力することにより、ＯＲ回路６７では強制終了ＤＡＣＫ信号を出力する。これにより、ＤＡＣＫ信号を受信していない場合においても、強制的にＤＡＣＫ信号をＣＰＵ２１に出力することができる。
【００７３】
なお、強制終了ＤＡＣＫ信号を受信したＣＰＵ２１では、ファームウェアにおいてバス障害として認識し、装置障害として外部装置に通知することができる。ところで、棚２４〜２９側において、ＣＨインタフェース部３０〜３５のＣＭバス変換部３０ａ〜３５ａは、ＳＥＭＵ２０のＣＭインタフェース部２１から送信されるアドレス／データ情報と制御信号とを受信する一方、受信された情報が自身向けの情報であるか否かを判定し、受信された情報が自身の制御対象向けの正常な情報であると判定された場合には、ＳＥＭＵ２０に対して、許可信号を返送する延長バス生成用第２インタフェース部としての機能を有するものであるが、いずれも例えば図６に示すような構成を有している。
【００７４】
即ち、この図６において、７１はＲＳ−４８５レシーバであり、このＲＳ−４８５レシーバ７１は、ＣＭバス変換回路２２からのアドレス／データ情報(AD7〜AD0)及びパリティ信号(ADP) を、ＣＭバス２３を介して受信するものである。
また、７２はフリップフロップであり、このフリップフロップ７２は、ＲＳ−４８５レシーバ７１にて受信されたアドレス／データ情報(AD7〜AD0)を取り込むものであり、後述の変化点検出部８１からの信号をタイミング情報としてラッチ部７３〜７７へ出力するようになっている。
【００７５】
さらに、ラッチ部７３〜７７は、フリップフロップ７２からの多重化されたアドレス／データ情報(AD7〜AD0)を分離して取り込むものである。具体的には、ラッチ部７３は、８ビットのアドレス情報（Ａ23〜Ａ16）をラッチし、ラッチ部７４は８ビットのアドレス情報（Ａ15〜Ａ08）をラッチし、ラッチ部７５は８ビットのアドレス情報（Ａ07〜Ａ00）をラッチし、ラッチ部７６は８ビットのデータ情報（Ｄ15〜Ｄ08）をラッチし、ラッチ部７６は８ビットのデータ情報（Ｄ07〜Ｄ00）をラッチするものである。
【００７６】
また、７８はＲＳ−４８５レシーバであり、このＲＳ−４８５レシーバ７１は、ＣＭバス変換回路２２からの制御信号（*AS,R/*W,MUXTIM)を、上述のアドレス／データ情報に合わせて受信するものである。
従って、上述のＲＳ−４８５レシーバ７１，７８により、ＳＥＭＵ２０のＣＭバス変換回路２２から送信されたアドレス情報と制御信号とを受信する受信部としての機能を有している。
【００７７】
また、７９はＲＳ−４８５レシーバ７８からのアドレス／データストローブ信号を反転するＮＯＴ回路である。さらに、８０はＡＮＤ回路であり、このＡＮＤ回路８０は、ＮＯＴ回路７９からの出力信号とＲＳ−４８５レシーバ７８からのアドレス／データ多重タイミング信号（MUXTIM）との論理積を出力するものである。
【００７８】
さらに、変化点検出部８１は、ＡＮＤ回路８０からの信号に基づいて、ＣＭバス変換回路２２から送信された、４０ビットのアドレス／データ情報について８ビット毎に分割されたビット情報の変化点を検出するものであり、検出情報はフリップフロップ７２に出力するようになっている。
フリップフロップ７２では、変化点検出部８１からの変化点検出情報を入力されると、格納している８ビットの情報をラッチ部７３〜７７に対して出力するようになっており、これにより、上述の８ビット毎に分割されたビット情報を所望のラッチ部７３〜７７に格納できるようになっている。
【００７９】
さらに、８２はフリップフロップ７２からのチャネル情報をデコードし、自身の収容するチャネル情報との一致／不一致を判定するデコーダ、８３はアドレス／データストローブ信号及びデコーダ８０からの出力についての論理積をトリガ信号として出力するＡＮＤ回路である。
即ち、デコーダ８２により、フリップフロップ７２からのチャネル情報についてデコードされたチャネル情報と、自身の収容するチャネルの情報との一致／不一致を判定し、チャネル情報が一致していない場合には、ＡＮＤ回路８３にてラッチトリガ信号をタイミング生成部８４に出力しないようになっている。従って、上述のデコーダ８２及びＡＮＤ回路８３により、受信された情報が自身向けの情報であるか否かを判定する判定部としての機能を有している。
【００８０】
また、８４はタイミング生成部であり、このタイミング生成部８４は、ＲＳ−４８５レシーバ７８からのREAD/WRITE制御信号とＡＮＤ回路８３からのトリガ信号に基づいて、各バイト単位のデータラッチ・タイミングを示す信号（ラッチ信号）をラッチ部７３〜７７に対して出力するとともに、ラッチ信号の出力後に後述のＮＡＮＤ回路８６に対してＤＡＣＫ信号を出力する一方、後述のパリティ検査／生成部８５にてパリティ信号を出力するためのパリティラッチ信号を出力するようになっている。
【００８１】
即ち、ラッチ部７３〜７７では、タイミング生成部８４からの信号を出力タイミング情報として入力されて、予め設定された順序により８ビットの情報を監視制御対象側インタフェース部３０ｂ〜３５ｂに出力するようになっている。
なお、タイミング生成部８４では、ＲＳ−４８５レシーバ７８を介して入力されるREAD/WRITE制御信号に基づいて、ＣＰＵ２１が書き込み(WRITE）制御を行なっている場合には、各バイト単位のアドレス／データ情報のラッチ・タイミングを示す信号をパリティラッチ信号としてパリティ検査／生成部８５に出力する一方、ＣＰＵ２１が読み出し(READ)制御を行なっている場合には、各バイト単位のアドレス情報のラッチ・タイミングを示す信号のみをパリティラッチ信号としてパリティ検査／生成部８５に出力するようになっている。
【００８２】
さらに、パリティ検査／生成部８５は、誤り検出ビットとしてのパリティ信号を生成して後述の多重バッファ８８に出力するパリティ情報生成機能を有するとともに、パリティ検査機能をも有している。
即ち、パリティ検査／生成部８５にてタイミング生成部８４からのパリティラッチ信号が入力されると、ＲＳ−４８５レシーバ７１にて受信されたアドレス／データ信号(AD7〜AD0)及びデータパリティ信号(ADP) を、フリップフロップ７２を介して入力されてパリティ検査を行ない、パリティ検査結果は、ＮＡＮＤ回路８６に出力されるようになっている。
【００８３】
換言すれば、ＣＭバス変換部３０ａ〜３５ａにおいて、ＣＭバス変換回路２２からのアドレス／データ信号と制御信号とを受信する際に、パリティ検査／生成部８５において、ＲＳ−４８５レシーバ７１にて受信された情報に付加されているデータパリティ信号(ADP) に基づいて、３ブロックのアドレス情報におけるエラーか又は、ＣＰＵ２１からの書き込みデータ情報におけるエラーを検出するようになっている。
【００８４】
また、ＮＡＮＤ回路８６は、タイミング生成部８４からのＤＡＣＫ信号とともにパリティ検査／生成部８５からのパリティ検査結果信号を入力され、パリティ検査ＯＫの場合は反転されたＤＡＣＫ信号をＲＳ−４８５ドライバ８７に出力する一方、パリティ検査ＮＧの場合は反転されたＤＡＣＫ信号はＲＳ−４８５ドライバ８７に出力しないようになっている。
【００８５】
ＲＳ−４８５ドライバ８７は、ＮＡＮＤ回路８６からの信号を入力され、パリティ検査ＯＫの場合に入力されたＤＡＣＫ信号を、データアクノリッジ信号(*DACK）としてＣＭバス変換回路２２に送信するようになっている。
即ち、上述のパリティ検査／生成部８５におけるパリティ検査の結果、エラーを検出した場合には、監視制御対象側インタフェース３０ｂ〜３５ｂを制御することにより自身の収容する監視制御対象３６〜４１へのアクセスを行なわないようにするとともに、ＮＡＮＤ回路８６にパリティＮＧ信号を出力することにより、このＮＡＮＤ回路８６ではＤＡＣＫ信号（許可信号）を返送しないようになっている。
【００８６】
従って、上述のタイミング生成部８４，パリティ検査部８５，ＮＡＮＤ回路８６及びＲＳ−４８５ドライバ８７により、デコーダ８２及びＡＮＤ回路８３において、受信情報が自身の監視制御対象３６〜４１向けの正常な情報であると判定された場合に、ＳＥＭＵ２０に対して、許可信号としてのＤＡＣＫ信号を返送する許可信号返送部としての機能を有している。
【００８７】
さらに、８８は多重バッファであり、この多重バッファ８８は、ＣＰＵ２１による読み出し制御を行なう場合に、読み出しデータ（Ｄ15〜Ｄ08，Ｄ07〜Ｄ00）を監視制御対象３６〜４１から監視制御対象インタフェース部３０ｂ〜３５ｂを介して受信され、これらの読み出しデータとパリティ検査／生成部８５にて生成されたパリティビットとを多重化してＲＳ−４８５ドライバ８９に出力するものである。
【００８８】
また、ＲＳ−４８５ドライバ８９は、多重バッファ８８からの多重化されたデータをＣＭバス２３を介してＳＥＭＵ２０に送信するものである。
従って、上述のパリティ検査／生成部８５，多重バッファ８８及びＲＳ−４８５ドライバ８９により、誤り検出ビットを付加送信する第２誤り検出ビット付加部としての機能を有している。
【００８９】
上述の構成により、本発明の第１実施形態にかかるバス延長対応型制御システムの動作を、図７，８に示すタイムチャート及び図９に示すフローチャートを用いて以下に説明する。
まず、ＣＰＵ２１から所望のチャネルに対してアドレス／データを出力することにより、書き込み(WRITE）制御を行なう際には、該当するチャネルを収容する棚２４〜２９に対して、ＣＭバス２３を介してアドレス／データを送信する。
【００９０】
即ち、ＳＥＭＵ２０のＣＰＵ２１では、所望のチャネルに対して送出すべき信号を出力するが、この送出すべき信号は、ＣＭバス変換回路２２において８ビットのシリアル信号に変換され、制御信号とともにＣＭバス２３を介して該当するチャネルを収容する棚２４〜２９に送信される。
具体的には、ＣＰＵ２１では、４０ビットのアドレス／データ情報を、制御信号（アドレス／データストローブ信号(AS)及びREAD/WRITE制御信号(R/W) ）とともに出力する〔図７の（ａ）における時点（ｔ１）〜（ｔ２）参照〕。出力されたアドレス／データ情報は、バッファゲート５１〜５４ｂにおいて８ビット毎にラッチされる。
【００９１】
ＣＭバス変換回路２２のトリガ信号出力部４５では、上述のアドレス／データ情報が入力されるとともにアドレス／データストローブ信号が立ち上がると、トリガ信号が出力され〔図７の（ｂ）における時点（ｔ１′）参照〕、タイミング生成部４８により生成されたタイミング情報に基づき、例えばバッファゲート５１，５２，…，５４ａ，５４ｂにラッチされたアドレス／データが、順に、ＲＳ−４８５ドライバ５６及びＣＭバス２３を介してシリアル送信される。
【００９２】
即ち、バッファゲート５１に格納されたアドレス情報（Ａ23〜Ａ16）は、タイミング生成部４８からのタイミング情報に基づいて出力されるようになっている（図７の（ｃ），（ｄ）における時点（ｔ３）〜（ｔ４）参照）。
同様に、バッファゲート５２に格納されたアドレス情報（Ａ15〜Ａ08）は図７の（ｃ），（ｄ）における時点（ｔ４）〜（ｔ５）において出力され、バッファゲート５３に格納されたアドレス情報（Ａ07〜Ａ00）は図７の（ｃ），（ｄ）における時点（ｔ５）〜（ｔ６）において出力されるようになっている。
【００９３】
また、バッファゲート５４ａに格納されたデータ情報（Ｄ15〜Ｄ08）は図７の（ｃ），（ｄ）における時点（ｔ６）〜（ｔ７）において出力され、バッファゲート５４ｂに格納されたデータ情報（Ｄ07〜Ｄ00）は図７の（ｃ），（ｄ）における時点（ｔ７）〜（ｔ８）において出力されるようになっている。
また、上述のアドレス／データ情報のシリアル送信に合わせて、時分割多重通信を行なうための制御信号〔アドレス／データストローブ信号(*AS),READ/WRITE制御信号(R/*W)及びアドレス／データ多重タイミング信号(MUXTIM)〕をブロック毎に合わせて送信する（図７における（ａ），（ｅ）参照）。
【００９４】
なお、パリティ生成部５５では、バッファゲート５１〜５４ｂから出力されるアドレス／データ情報に基づいてデータパリティ信号（ADP)を生成し、このデータパリティ信号についても上述のアドレス／データ情報及び制御信号とともに送信される。
ところで、タイミング生成部４８では、データラッチ・タイミングを示す信号を出力後に、ＤＡＣＫウィンドウ生成部４９に対してＤＡＣＫウィンドウ処理を行なうためのトリガ信号を出力する（図７の（ｆ）の時点（ｔ８）参照）。
【００９５】
これにより、ＤＡＣＫウィンドウ生成部４９では、ＡＮＤ回路６６に対してＤＡＣＫウィンドウ信号（‘Ｈ’レベル信号）を出力することにより、ＤＡＣＫ信号の受信を受け付ける状態となる（図７の（ｇ）の時点（ｔ８）参照）。
ところで、上述のＳＥＭＵ２０からＣＭバス２３を介して送信された信号は、所望のチャネルを収容する棚２４〜２９におけるＣＭバス変換部３０ａ〜３５ａのＲＳ−４８５レシーバ７１，７８において受信する（図８における（ａ）参照）。
【００９６】
さらに、ＣＭバス変換部３０ａ〜３５ａのＡＮＤ回路８０では、ＲＳ−４８５レシーバ７８を介してデータ多重タイミング信号(MUXTIM)及び反転されたデータストローブ信号を入力される。データストローブ信号(*AS）は‘Ｌ’レベル信号の時に有効であり、この時にはＡＮＤ回路８０出力は、データ多重タイミング信号がそのまま出力されるようになっている。
【００９７】
変化点検出部８１では、ＡＮＤ回路８０からのデータ多重タイミング信号を入力され、その変化点を検出した時にパルス信号をフリップフロップ７２に出力するが、フリップフロップ７２ではこのパルス信号をフリップフロップ用クロックとして用いている〔図８の（ｂ）における時点（ｓ１），（ｓ２），…，（ｓ５）参照〕。
【００９８】
即ち、フリップフロップ７２では、ＲＳ−４８５レシーバ７１にて受信されたアドレス／データ信号（データパリティ信号を含む）を取り込んでおり、上述のフリップフロップ用クロックに基づいて、ラッチ部７３〜７７に出力する。これにより、ラッチ部７３〜７７では、多重化されたアドレス／データ情報(AD7〜AD0)を分離して取り込むことができる。
【００９９】
ところで、ＣＭバス変換部３０ａ〜３５ａのＡＮＤ回路８３では、受信したアドレス／データ信号が自身の収容するチャネルに対する旨の信号が入力されるとともに、アドレス／データストローブ信号(AS)が入力された場合に、ラッチトリガ（ＬＡＴＣＨ  ＴＲＩＧ）信号を出力する〔図８の（ｃ）における時点（ｓ６）参照〕。
【０１００】
タイミング生成部８４では、上述のラッチトリガ信号を入力されると、ラッチ部７３〜７７に対してラッチタイミングを示す信号（Ｌ１〜Ｌ５）を出力するとともに、パリティ検査／生成部８５にてパリティ検査を行なうためのパリティラッチ信号を出力する（図８の（ｄ），（ｅ）の時点（ｓ７），（ｓ８），…（ｓ１１）参照）。
【０１０１】
ラッチ部７３〜７７では、タイミング生成部８４からのラッチタイミングを示す信号に基づいて、監視制御対象側インタフェース部３０ｂ〜３５ｂを介して所望の監視制御対象３６〜４１としてのチャネルにデータを出力している（図８の（ｈ）の時点（ｓ７），（ｓ８），…（ｓ１１）参照）。
ところで、タイミング生成部８４からのパリティラッチ信号を受けたパリティ検査／生成部８５では、フリップフロップ７２からのデータパリティ信号について検査を行ない、受信された４０ビットのアドレス／データ情報が全て正常である場合に、パリティＯＫ信号として出力する（図８の（ｆ）参照）。
【０１０２】
また、ＮＡＮＤ回路８６では、上述のパリティ検査／生成部８５からのパリティＯＫ信号と、タイミング生成部８４にてラッチタイミングを示す信号を出力した後に出力されるＤＡＣＫ信号とが同時に出力された時のみ（図８の（ｇ）参照）、許可信号としてのデータアクノリッジ信号(*DACK）をＲＳ−４８５ドライバ８７を介して出力する。これにより、ＣＨインタフェース部３０〜３５では、ＳＥＭＵ２０に対し、ＣＰＵ２１の１サイクル毎に自身の収容するチャネル向けの正常な信号の受信完了を通知することができる。
【０１０３】
従って、このデータアクノリッジ信号により、ＣＰＵ２１から棚２４〜２９への信号が正常であったかどうかを判断することができる。
上述の如くデータアクノリッジ信号(*DACK）がＳＥＭＵ２０のＣＭバス変換回路２２に出力されると、ＤＡＣＫ信号を受信できる状態にある場合（ＤＡＣＫウィンドウ生成部４９によりＤＡＣＫウィンドウ信号がＡＮＤ回路６６に出力されている状態）は、ＤＡＣＫ信号を受信して（図７の（ｈ）における時点（ｔ９）〜（ｔ１０）参照）、ＤＡＣＫウィンドウ信号が‘Ｌ’レベル信号となる（図７の（ｇ）における点線参照）。
【０１０４】
また、ＣＭバス変換回路２２において、ＤＡＣＫ信号を受信できる状態にあるにもかかわらず、ＤＡＣＫ信号を受信しない場合には、例えば図９のフローチャートに示すように、ＣＭバス２３を介して、所望のチャネルを収容する棚２４〜２９に対して送信したものと同様のアドレス／データを再度送信する。
即ち、上述したように、ＳＥＭＵ２０のＣＰＵ２１からＣＰＵバス２１Ａを介してＣＭバス変換回路２２に対してデータが出力される（ステップＡ１）。
【０１０５】
ここで、このＣＰＵバス２１Ａに出力されたデータのアドレス情報がＣＭバス２３に出力すべきアドレスである場合は（ステップＡ２のＹＥＳルート）、リトライカウンタ５０においてカウントされるリトライ回数（ＣＭバス２３に対するデータの再送回数）を「０」とし（ステップＡ３）、ＲＳ−４８５ドライバ５６〜５８において、上述の如くＣＭバス２３に対してデータを送出する（ステップＡ４）。
【０１０６】
続いて、ＤＡＣＫウィンドウ生成部４９ではＤＡＣＫウィンドウ信号をＡＮＤ回路６６に出力することにより（図７の（ｇ）参照）、送信先のチャネルを収容する棚２４〜２９からのＤＡＣＫ信号の受信を受け付けるウィンドウ処理が開始するとともに、タイマをスタートさせることにより、ウィンドウ処理を行なう時間について計時する（ステップＡ５）。
【０１０７】
ここで、タイマによる計時に基づき、所定時間が経過するまではＤＡＣＫ信号の受信を待機し（ステップＡ６のＮＯルート及びステップＡ７のＮＯルートにより構成されるループ）、所定時間経過前にＤＡＣＫ信号が受信された場合には、ＳＥＭＵ２０からのデータの再送は行なわないが（ステップＡ６のＹＥＳルート）、所定時間経過してもＤＡＣＫ信号が受信されない場合は、ＳＥＭＵ２０からのデータの再送を行なう（ステップＡ７のＹＥＳルート）。
【０１０８】
即ち、リトライ回数が所定回数Ｎ（Ｎは自然数）以下である場合において、リトライカウンタ５０にてカウントされているリトライ回数を「１」加算し、ＤＡＣＫウィンドウ生成部４９においてリトライパルスを出力するとともに、タイマによるウィンドウ処理の時間の計時はリセットする（ステップＡ１０，図７の（ｆ），（ｉ）における時点（ｔ１１）参照）。
【０１０９】
これにより、ＣＭバス２３を介して、所望のチャネルを収容する棚２４〜２９に対して送信したものと同様のデータを再度送信し、上述の場合と同様にＤＡＣＫ信号の受信を待機する（ステップＡ１０からステップＡ４，図７の（ｃ）における時点（ｔ１１）参照）。
なお、ステップＡ８において、上述のＣＭバス変換回路２２からの再送処理がＮ回繰り返し行なわれた場合には、リカバリー処理として、リトライカウンタ５０ではＯＲ回路６７に対してリトライアウト信号を出力する。これにより、ＯＲ回路６７では強制終了ＤＡＣＫ信号を生成してＣＰＵ２１に出力する一方（ステップＡ１１）、ＣＰＵ２１ではこれをバス障害として外部通知することができる。
【０１１０】
なお、ＣＰＵ２１から所望のチャネルに対してアドレスを出力することにより、読み出し(READ)制御を行なう際には、データ情報が出力される書き込み制御の場合に対して、ＣＰＵ２１からはデータ情報が出力されない。従って、ＣＭバス変換回路２２ではＣＭバス２３に対してアドレス情報，アドレス情報に関するパリティ信号及び上述の書き込み制御の場合と同様の制御信号が送出されるようになっている。
【０１１１】
また、ＣＭバス変換部３０ａ〜３５ａでは、ラッチ部７３〜７５から監視制御対象側インタフェース３０ｂ〜３５ｂを介して所望の監視制御対象３６〜４１にアドレス情報が出力され、監視制御対象３６〜４１では入力されたアドレス情報に対応する読み出しデータ情報を監視制御インタフェース部３０ｂ〜３５ｂを介して多重バッファ８８に出力する。
【０１１２】
多重バッファ８８では、監視制御対象インタフェース部３０ｂ〜３５ｂを介して入力された読み出しデータ情報を、パリティ検査／生成部８５にて生成されたパリティ信号と多重化してＲＳ−４８５ドライバ８９及びＣＭバス２３を介してＣＭバス変換回路２２に対して送信する。
ところで、パリティ検査／生成部８５ではＣＰＵ２１からのアドレス情報についてパリティ検査を行ない、パリティＯＫの場合にはＮＡＮＤ回路８６，ＲＳ−４８５ドライバ８７及びＣＭバス２３を介して、正常なアドレス情報を受信した旨を示す許可信号としてのデータアクノリッジ信号(*DACK）を出力する。
【０１１３】
従って、このデータアクノリッジ信号により、ＣＰＵ２１から棚２４〜２９への信号が正常であったかどうかを判断することができ、また、棚２４〜２９からＣＰＵ２１に返送されるデータが正常値であるかどうかを判断することができるのである。
なお、ＣＭバス変換回路２２のパリティ検査部６２では、ＣＭバス２３及びＲＳ−４８５レシーバ６０を介して受信された読み出しデータ信号についてパリティ検査を行なうが、検査結果がパリティＮＧである場合においても（データアクノリッジ信号を受信したにもかかわらず）、検査結果がパリティＯＫとなるまで、上述の図９に示すフローチャートと同様の、アドレス情報の再送処理を行なうことができる。
【０１１４】
このように、本発明の第１実施形態にかかるバス延長対応型制御システムによれば、ＣＭバス２３として、データ通信システムにおける装置間の相互接続に関する規格であって、長距離伝送が可能な規格（ＲＳ−４８５）に沿うバスとすることにより、各チャネルが直接バスにアクセスすることができ、チャネル部の機能が簡素化され、伝送容量の増大によりｃｈ数が増加しても、監視制御機能のレベルを維持しながら、製品コストの増大を抑えることができる利点がある。
【０１１５】
即ち、ＣＰＵバス２１Ａを直接シリアルバスとしてのＣＭバス２３に変換することで、装置ＣＰＵ２１とチャネル間をやり取りする信号数を低減させることができ、ＣＭバス２３を延長してもコスト増大を抑えることができる。
さらに、ＣＰＵ２１のファームウェアがチャネルとアクセスする際のアクセス時間は、直接メモリにアクセスする際のアクセス時間と同等であり、架間においてパケット通信することにより、ＣＰＵ２１とチャネルとの間で通信を行なう場合に比して格段の処理速度の向上を期待することができる。
【０１１６】
特に、本実施形態にかかるバス延長対応型制御システムに、ＳＤＨ対応の多重無線装置を適用した場合には、ＳＴＭ−１(Synchronous Transport Module Level 1:同期転送モジュール・レベル１）対応でチャネル増設を行ない、１装置で６〜８チャネル程度が実装されるため、装置が２架〜３架構成になるが、１装置のＣＰＵで全てのＳＴＭ−１チャネルを監視制御することが可能となる。
【０１１７】
また、パリティ信号を用いることにより、ＳＥＭＵ２０からＣＨインタフェース部３０〜３５に対する信号の正常性や、ＣＨインタフェース部３０〜３５からＳＥＭＵ２０に対する信号の正常性を判定することができるので、監視制御対象３６〜４１に対する監視制御機能の信頼性向上を図ることができる利点がある。さらに、ＣＭバス２３の全長を入力し、このＣＭバス２３の全長に基づいて、データアクノリッジ信号の受信を待機する時間を設定することができるので、不要な待ち時間を最小限とすることができるので、ＣＰＵの処理能力を向上させることができる利点もある。
【０１１８】
また、ＣＭバス変換回路２２においては、信号の再送処理を所定回数実施しても、ＤＡＣＫ信号を受信しない場合は、ＣＰＵ２１のファームウェアを通じて外部に通知することができるので、バス障害に対する復旧処理を即座に行なうことができる利点がある。
なお、上述の本実施形態においては、ＳＥＭＵ２０からＣＨインタフェース部３０〜３５に対する信号の正常性や、ＣＨインタフェース部３０〜３５からＳＥＭＵ２０に対する信号の正常性を判定するために、パリティ信号の検査を行なっているが、本発明によればこれに限定されず、その他の手法を採用することもできる。
【０１１９】
また、本発明によれば、上述の図９に示したような、アドレス／データの再送処理は適宜省略することができる。この場合においては、例えばＤＡＣＫウィンドウ生成部４９において所定時間内にＤＡＣＫ信号が受信されなかったと判定された場合に、リトライカウンタ５０にその旨を出力し、リトライカウンタ５０ではリトライアウト信号をＯＲ回路６７に出力することにより、ＣＰＵ２１に障害を通知することができる。
【０１２０】
（ｂ）第２実施形態の説明
図１０は本発明の第２実施形態にかかるバス延長対応型制御システムを示すブロック図であり、この図１０に示すバス延長対応型制御システムにおいては、ＳＥＭＵ２０Ａと棚２４Ａ〜２９Ａとが２重化されたＣＭバス（♯１系）２３−１，ＣＭバス（♯２系）２３−２により接続されている。
【０１２１】
なお、１９−１，１９−２は前述の第１実施形態におけるもの（符号１９参照）と同様の終端部である。
ここで、ＳＥＭＵ２０Ａは、詳細には図１１に示すような構成を有している。即ち、この図１１に示すＳＥＭＵ２０Ａは、前述の第１実施形態におけるもの（符号２０参照）に比して、ＣＭバス変換回路６９の構成が異なるが、ＣＰＵ２１については同様の機能を有している。
【０１２２】
ここで、ＣＭバス変換回路６９は、ＣＭバス変換部２２ａ，ドライバ／レシーバ部２２ｃ及び現用系判定回路９７により構成されているが、ＣＭバス変換部２２ａは前述の第１実施形態におけるものと同様の構成を有するものであり、説明は省略する。
また、ドライバ／レシーバ部２２ｃは、♯１系の信号用のＣＭバス２３−１及び♯２系の信号用のＣＭバス２３−２に対応して、ＲＳ−４８５ドライバ／レシーバ９０，９１，ＲＳ−４８５ドライバ／レシーバ９２及びＲＳ−４８５レシーバ９３，９４をそなえて構成されている。
【０１２３】
ここで、ＲＳ−４８５ドライバ／レシーバ９０はＣＭバス２３−１に接続され、８ビット毎のアドレス／データ情報（AD7 〜AD0)及びデータパリティ信号(ADP）を♯１系の信号として送受信するものであり、ＲＳ−４８５ドライバ／レシーバ９１はＣＭバス２３−２に接続され、８ビット毎のアドレス／データ情報（AD7 〜AD0)及びデータパリティ信号(ADP）を♯２系の信号として送受信するものである。
【０１２４】
従って、上述のＲＳ−４８５ドライバ／レシーバ９０，９１は、前述の第１実施形態におけるＲＳ−４８５ドライバ５６，５７及びＲＳ−４８５レシーバ６０，６１と同様の機能を有している。
また、ＲＳ−４８５ドライバ９２は、前述の第１実施形態におけるＲＳ−４８５ドライバ５８と同様の機能を有するものであり、ＣＭバス変換部２２ａからの制御信号（*AS,R/*W,MUXTIM)を、♯１系及び♯２系の信号として、上述のアドレス／データ信号と合わせて送信するものである。
【０１２５】
さらに、ＲＳ−４８５レシーバ９３，９４は、前述の第１実施形態におけるＲＳ−４８５レシーバ５９と同様の機能を有するものである。即ち、ＲＳ−４８５レシーバ９３は、棚２４Ａ〜２９Ａからの許可信号としてのデータアクノリッジ信号(*DACK）を♯１系の信号として受信するものであり、ＲＳ−４８５レシーバ９４は、棚２４Ａ〜２９Ａからのデータアクノリッジ信号(*DACK）を♯２系の信号として受信するものである。
【０１２６】
ところで、上述の２重化されたＣＭバス２３−１，２３−２は、それぞれ、前述の図３にて示したものと同様の信号線を有しているほか、例えば図１２に示すような、２本の断検出用の信号伝達ケーブルをそなえている。
即ち、これらの信号伝達ケーブル２３ａ，２３ｂは、終端部１９−１，１９−２において接続（ループ）されている。即ち、末端においてループされた信号伝達ケーブル２３ａ，２３ｂにより、断検出ライン９８が構成されている。
【０１２７】
また、♯１系のＣＭバス２３−１における信号伝達ケーブル２３ａ，２３ｂは、ＳＥＭＵ２０側において断検出部６８−１に接続され、♯２系のＣＭバス２３−２における信号伝達ケーブル２３ａ，２３ｂは、ＳＥＭＵ２０側において断検出部６８−１に接続されている。なお、断検出部６８−１，６８−２は図１０，図１１においては図示を省略している。
【０１２８】
断検出部６８−１，６８−２は、それぞれ、ＣＭバス２３−１，２３−２における断検出ライン９８からの信号の（例えば電圧の）変化に基づいて、信号伝達ケーブル２３ａ，２３ｂの状態（断／接続状態）を検出するものであり、断検出部６８−１からの検出結果はBUSACT#1として、断検出部６８−２からの検出結果はBUSACT#2として出力されるようになっている。
【０１２９】
また、断検出部６８−１，６８−２において、信号伝達ケーブル２３ａ，２３ｂの断を検出した場合には、バス障害として例えばＣＰＵ２１のファームウェアに対してアラーム情報を出力するようになっている。
なお、９９はＣＭバス２３−１，２３−２を接続するコネクタである。
ところで、現用系判定回路９７は、断検出部６８−１，６８−２からの状態信号BUSACT#1，BUSACT#2及びＣＰＵ２１からの状態リセット信号とを入力され、断検出部６８−１，６８−２からの状態信号BUSACT#1，BUSACT#2に基づき現用系を決定するものである。
【０１３０】
例えば、断検出部６８−１，６８−２からの状態信号BUSACT#1，BUSACT#2に基づき、現用系として使用していた系における断を検出した時に、これをトリガ情報として予備系として使用していた系を現用系に切り替えて使用するようになっている。
また、現用系判定回路９７から出力される現用系制御信号は、ＲＳ−４８５ドライバ／レシーバ９０及びＲＳ−４８５レシーバ９３にそのまま入力される一方、ＲＳ−４８５ドライバ／レシーバ９１及びＲＳ−４８５レシーバ９４に対しては、ＮＯＴ回路９５，９６により反転された入力されるようになっている。
【０１３１】
即ち、♯１系と♯２系のうち、現用系と決定された方の系におけるＲＳ−４８５ドライバ／レシーバ９０，９１及びＲＳ−４８５レシーバ９３，９４に対して現用系制御信号として例えば‘Ｈ’レベル信号を出力すると、予備系におけるＲＳ−４８５ドライバ／レシーバ９０，９１及びＲＳ−４８５レシーバ９３，９４に対してはその反転信号が出力されるようになっている。
【０１３２】
なお、この場合においては、ＣＭバス２３−１及びＣＭバス２３−２双方が正常の状態である場合には、ＣＭバス２３−１を介して信号のやり取りを行なう♯１系を現用系とすることができる。
ところで、棚２４Ａ〜２９Ａは、それぞれ、前述の第１実施形態の場合と同様に複数の監視制御対象３６〜４１を収容するものであるが、ＣＨインタフェース部３０Ａ〜３５Ａの構成が２重化に対応している点が異なる。なお、以下においては、説明の便宜のため、棚２４ＡのＣＨインタフェース部３０Ａの構成に着目して説明しているが、その他のＣＨインタフェース部３１Ａ〜３５Ａについても同様の構成を有している。
【０１３３】
ここで、棚２４ＡのＣＨインタフェース３０Ａは、詳細には図１３に示すような構成を有している。即ち、この図１３において、３０ａ−１，３０ａ−２は２重化されたＣＭバス変換部であり、これらのＣＭバス変換部３０ａ−１，３０ａ−２は、ともに前述の第１実施形態におけるもの（符号３０ａ参照）と同様に構成されている。
【０１３４】
また、ＣＭバス変換部３０ａ−１は、１系のＣＭバス２３−１との間において信号のやり取りを行なうものであり、監視制御対象側インタフェース部３０ｂとの間をアドレス／データバッファ３０−１（図１０においては図示を省略）を介して接続されている。
さらに、ＣＭバス変換部３０ａ−２は、２系のＣＭバス２３−２との間において信号のやり取りを行なうものであり、監視制御対象側インタフェース部３０ｂとの間をアドレス／データバッファ３０−２（図１０においては図示を省略）を介して接続されている。
【０１３５】
また、ＣＭバス変換部３０ａ−１，３０ａ−２のデコーダ８２からのチャネル一致信号は、それぞれ、バス有効信号としてアドレス／データバッファ３０−１，３０−２に出力されるようになっており、これにより、現用系として用いられる系のアドレス／データバッファ３０−１，３０−２のみを有効とするようになっている。
【０１３６】
同様に、棚２５Ａ〜２９Ａにおいて、ＣＨインタフェース３１Ａ〜３５ＡのＣＭバス変換部３１ａ−１〜３５ａ−１，３１ａ−２〜３５ａ−２は、ともに前述の第１実施形態におけるもの（符号３１ａ〜３５ａ参照）と同様に構成されている。
また、ＣＭバス変換部３１ａ−１〜３５ａ−１は、１系のＣＭバス２３−１との間において信号のやり取りを行なうものであり、図１３に示すように、監視制御対象側インタフェース部３１ｂ〜３５ｂとの間をアドレス／データバッファ３１−１〜３５−１（図１０においては図示を省略）を介して接続されている。
【０１３７】
さらに、ＣＭバス変換部３１ａ−２〜３５ａ−２は、２系のＣＭバス２３−２との間において信号のやり取りを行なうものであり、図１３に示すように、監視制御対象側インタフェース部３１ｂ〜３５ｂとの間をアドレス／データバッファ３１−２〜３５−２（図１０においては図示を省略）を介して接続されている。また、ＣＭバス変換部３１ａ−１〜３５ａ−１，３１ａ−２〜３５ａ−２のデコーダ８２からのチャネル一致信号は、それぞれ、バス有効信号としてアドレス／データバッファ３１−１〜３５−１，３１−２〜３５−２に出力されるようになっており、これにより、現用系として用いられる系のアドレス／データバッファ３１−１〜３５−１，３１−２〜３５−２のみを有効とするようになっている。
【０１３８】
なお、監視制御対象側インタフェース部３０ｂは前述の第１実施形態におけるものと同様であり、その説明は省略する。
上述の構成により、本発明の第２実施形態にかかるバス延長対応型制御システムでは、ＳＥＭＵ２０Ａと棚２４Ａ〜２９Ａとの間においては、ＣＭバス２３−１を介した♯１系か又はＣＭバス２３−２を介した♯２系のいずれかを現用系として用いて情報のやり取りを行なっている。
【０１３９】
即ち、ＳＥＭＵ２０Ａの現用系判定回路９７において、断検出部６８−１，６８−２からの断検出情報に基づいて現用系として用いる系を決定することにより、ＳＥＭＵ２０Ａと棚２４Ａ〜２９Ａとの間において情報のやり取りを行なっているのである。
なお、棚２４Ａ〜２９Ａ側においては、♯１系，♯２系に関する現用系／予備系としての使用情報をＳＥＭＵ２０Ａから受けていないが、ＳＥＭＵ２０Ａから棚２４Ａ〜２９Ａに対して、現用系として使用する系からのみ有効アドレスを出力しているので、棚２４Ａ〜２９Ａ側においても、現用系／予備系としての使用情報を正しく認識することができる。
【０１４０】
ところで、ＣＭバスを構成する各信号線は、架間を伝送する１本の線で接続されているため、いずれかの箇所が切断すると、ＣＰＵ２１から見て、切断箇所以遠の架において収容するチャネルの監視制御を行なうことができなくなるとともに、ＣＰＵ２１と切断箇所との間の架に収容されるチャネルについても電気的終端がなされない状態となり、監視制御システムとしての信頼性が低下する。
【０１４１】
これに対して、ＳＥＭＵ２０Ａの断検出部６８−１，６８−２において、現用系として使用していた信号伝達ケーブル２３ａ，２３ｂの断を検出すると、これをトリガ情報として予備系として使用していた系を現用系に切り替えて使用する一方、割り込み処理により、バス障害としてＣＰＵ２１のファームウェアに通知し、ファームウェアではこれを緊急非常事態として認識し、他の処理を停止して装置障害（アラーム情報）として外部装置に通知する。これにより、バスの障害の早期復旧を図るとともに、監視制御システムとしての信頼性を維持している。
【０１４２】
さらに、上述したように、ＣＭバス信号は架間を伝送する一本の線で接続されているため、いずれかの箇所の切断により、装置ＣＰＵから見て、切断箇所以遠のチャンネルの監視制御が不能となるが、現用系／予備系が切り替わることにより、切断箇所以遠のチャンネルの監視制御を継続して行なうことができる。
【０１４３】
このように、本発明の第２実施形態にかかるバス延長対応型制御システムによれば、ＣＭバス２３−１，２３−２を構成する信号伝達ケーブルのうち、信号伝達ケーブル２３ａ，２３ｂを末端においてループする断検出ライン９８をそなえ、ＳＥＭＵ２０Ａにおいて、断検出ライン９８からの信号に基づいて信号伝達ケーブル２３ａ，２３ｂの断を検出した場合には、装置障害としてアラーム情報を出力することができるので、障害に対する復旧処理を即座に行なうことができる利点がある。
【０１４４】
さらに、２重化されたＣＭバス２３−１，２３−２を用いることにより、ＳＥＭＵ２０Ａと棚２４Ａ〜２９Ａとの間の情報のやり取りの際の信頼性を向上を図るとともに、ファームウェアの不稼働率を低減させることができる。
（ｃ）第３実施形態の説明
図１４は本発明の第３実施形態にかかるバス延長対応型制御システムを示すブロック図であり、図１５は本発明の第３実施形態におけるＳＥＭＵ２０を示すブロック図である。
【０１４５】
本実施形態にかかる延長対応型制御システムは、前述の第１実施形態におけるものに比して、延長バス生成用第１インタフェース部としてのＣＭバス変換回路２２に、可変クロック発生器１１１及び手動スイッチ１１２が接続されている点が異なり、それ以外については基本的に同様である。
なお、図１４における符号２２ＡはＣＭバス変換回路２２を構成する他の回路構成要素（図１５における符号４２〜６７参照）である。
【０１４６】
ここで、可変クロック発生器１１１は、ＣＭバス変換回路２２からのアドレス／データ信号（Ａ23〜Ａ0 ，Ｄ0 〜Ｄ15）と制御信号(ADP,*AS,MUXTIM,R/*W）を送信する際のクロック速度を可変しうるものであり、可変伝送クロック発生器としての機能を有している。
換言すれば、可変クロック発生器１１１は、上述のアドレス／データ信号及び制御信号を送信する際の伝送タイミングを生成するためのものであり、ＣＭバス変換回路２２からの送信信号は、この可変クロック発生器１１１により発生されたクロック速度に基づいて伝送されるようになっている。
【０１４７】
さらに、手動スイッチ１１２は、上述の可変伝送クロック発生器１１１におけるクロック速度を設定するものであり、クロック速度設定手段としての機能を有している。
また、この手動スイッチ１１２は、上述のアドレス／データ信号及び制御信号を出力した回数に応じて可変クロック発生器１１１におけるクロック速度を手動により設定することができる。
【０１４８】
具体的には、前述の第１実施形態の場合と同様に、ＤＡＣＫウィンドウ生成部４９において、受信側の棚２４〜２９のＣＨインタフェース部３０〜３５から送信されるＤＡＣＫ信号を予め設定された時間内に受信しない場合には、リトライパルスを出力することにより、ＲＳ−４８５ドライバ５６〜５８において、棚２４〜２９に対して出力した信号を再度出力しているが、本実施形態においては、信号の再送回数が、リトライカウンタ５０においてリトライアウト信号を出力する回数となる前段において、可変クロック発生器１１１により、再送される送信信号のクロック速度を可変するようになっているのである。
【０１４９】
なお、本実施形態においては、送信信号の再送回数については、ＣＰＵ２１を介してＳＥＭＵ２０側のオペレータに通知されるようになっており、これにより、オペレータにおいては、上述の手動スイッチ１１２を操作することにより送信信号のクロックを可変するようになっている。
例えば、オペレータにより手動スイッチ１１２を操作することにより、送信信号を再送する回数に応じて、可変クロック発生器１１１において設定される送信信号のクロック速度を漸次下げるように設定することにより、正常な通信を行なうことができる最速のクロック速度を求めることができるようになっている。
【０１５０】
上述の構成により、本発明の第３実施形態にかかるバス延長対応型制御システムでは、ＣＰＵ２１から制御対象３６〜４１に対する書き込みアクセスを行なう際には、ＣＭバス変換回路２２において、可変クロック発生器１１１にて設定されたクロック速度で、棚２４〜２９のＣＨインタフェース３０〜３５に対してアドレス／データ信号（Ａ23〜Ａ0 ，Ｄ0 〜Ｄ15）と制御信号(ADP,*AS,MUXTIM,R/*W）が送信される。
【０１５１】
ＣＨインタフェース部３０〜３５では、上述のＣＭバス変換回路２２からの送信信号について自身の制御対象３６〜４１向けの正常な情報として取り込みが完了した場合に、その旨を示すデータアクノリッジ（ＤＡＣＫ）信号(*DACK）をＣＭバス変換回路２２に対して返送する。
ＣＭバス変換回路２２では、ＤＡＣＫウィンドウ生成部４９により、上述のアドレス／データ信号と制御信号とを送信信号としてＣＭバス２３を介して棚２４〜２９に出力した後の予め設定された時間は、ＣＨインタフェース部３０〜３５からのＤＡＣＫ信号の受信を待機する。
【０１５２】
ＤＡＣＫウィンドウ生成部４９では、予め設定された時間内に許可信号を受信しない場合には、リトライパルス〔図７（ｉ）の時点（ｔ１１）参照〕を出力することにより、ＲＳ−４８５ドライバ５６〜５８から上述のアドレス／データ信号及び制御信号を再度出力する。
また、上述の送信信号の再送回数については、ＣＰＵ２１を介してＳＥＭＵ２０側のオペレータに通知されており、信号の再送回数がリトライカウンタ５０においてリトライアウト信号を出力する回数となる前段において、オペレータが上述の手動スイッチ１１２を操作することにより、再送される送信信号のクロック速度を漸次下げるように可変クロック発生器１１１を設定する。
【０１５３】
なお、上述したようにクロック速度を下げた場合においてもリトライアウトが発生した場合には、オペレータは手動スイッチ１１２を操作することにより、次に送信信号を出力する際に、更にクロック速度を低下させるように可変クロック発生器１１１を設定する。
また、上述のリトライアウトが発生した場合には、ＣＰＵ２１において、ＯＲ回路６７から強制終了ＤＡＣＫ信号を受信するようになっており、これにより、ＣＰＵ２１においてもリトライアウトが発生したことを認識している。
【０１５４】
このようにして、可変クロック発生器１１１によるクロック速度を漸次下げていくと、ＣＭバス２３のリトライアウトがＣＰＵで認識されなくなる。この時のクロック速度が、通信可能で最速な伝送クロックであると設定することができる。
特に、ＳＥＭＵ２０と棚２４〜２９との間の距離が例えば５０ｍ程度であって、ＣＭバス２３としてのケーブル長を長くする場合や、接地する場所が高ノイズ環境である場合においては、転送する情報（信号）に誤りが生じる場合があるが、このような場合、ＣＰＵは応答信号の無し（ＤＡＣＫ信号を受信しない）ことによって、転送情報の誤りを知る。
【０１５５】
この場合において、信号の再送処理を行なう際の伝送クロック速度を可変することにより、信号の再送処理の際に転送情報に誤りが生じた場合にもアクセスできるようにしている。従って、リトライアウトの発生を抑え、ＣＰＵによる当該アドレスへのアクセスを中止させることなく正常な監視制御を継続できるようにしている。
【０１５６】
このように、本発明の第３実施形態にかかるバス延長対応型制御システムによれば、ＣＭバス変換回路２２に、可変伝送クロック発生器１１１と手動スイッチ１１２とをそなえたことにより、ＳＥＭＵ２０と棚２４〜２９との間の距離が例えば５０ｍ程度の長距離であってＣＭバス２３としてのケーブル長を長くする場合や、接地する場所が高ノイズ環境である場合においても、信号の再送処理の際に転送情報に誤りが生じても、伝送クロック速度を可変することによりリトライアウトの発生させないようにして、ＣＰＵによる当該アドレスへのアクセスを中止させることなく正常な監視制御を継続でき、ひいてはシステムを構成する際のケーブル長やノイズ環境等の制約を緩和させることができる利点がある。
【０１５７】
なお、上述の本実施形態においては、手動スイッチ１１２において、デコード回路１１４からの送信信号の再送回数に応じて、再送される送信信号のクロック速度を漸次下げるように可変クロック発生器１１１を設定しているが、本実施形態にかかるバス延長対応型制御システムにおいては、特に８ｍ程度の短い距離のＣＭバス２３を用いてシステムを構成した場合においては、手動スイッチ１１２により、送信信号のクロック速度を上げるように可変クロック発生器１１１を設定してもよく、このようにすれば、データ転送速度を更に向上させることができる利点もある。
【０１５８】
（ｄ）第４実施形態の説明
図１６は本発明の第４実施形態にかかるバス延長対応型制御システムを示すブロック図であり、図１７は本発明の第４実施形態におけるＳＥＭＵ２０を示すブロック図である。
本実施形態にかかるバス延長対応型制御システムは、前述の第３実施形態におけるものに比して、デコード回路１１４をそなえるとももに、クロック速度設定手段として手動スイッチ１１２の代わりに制御レジスタ１１３をそなえ、可変伝送クロック発生器１１１におけるクロック速度を自動的に設定するようになっている点が異なり、それ以外については基本的に同様である。
【０１５９】
なお、図１６における符号２２ＢはＣＭバス変換回路２２を構成する他の回路構成要素（図１７における符号４２，４４〜６７参照）である。
ここで、デコード回路１１４は、ＣＰＵ２１からの２４ビットのアドレス情報についてデコードするデコーダ４３をそなえるとともに、デコーダ４３から出力されるデコード結果とＣＰＵ２１の制御種別を示すＲ／Ｗ信号との否定論理和を演算するものであり、演算結果を送信信号再送処理の検出情報として制御レジスタ１１３に出力するようになっている。
【０１６０】
さらに、制御レジスタ１１３は、ＣＭバス変換回路２２からのアドレス／データ信号（Ａ23〜Ａ0 ，Ｄ0 〜Ｄ15）と制御信号(ADP,*AS,MUXTIM,R/*W）を出力した回数に応じて設定されるクロック速度情報を保持するものであり、設定変更レジスタとしての機能を有している。
これにより、制御レジスタ１１３では、デコード回路１１４からの送信信号再送処理の検出情報を入力されると、その送信信号の再送処理を行なった回数に応じて、保持されているクロック速度情報を出力することにより、可変クロック発生器１１１における伝送クロック速度を設定するようになっている。
【０１６１】
上述の構成により、本発明の第４実施形態にかかるバス延長対応型制御システムでは、ＣＰＵ２１から制御対象３６〜４１に対する書き込みアクセスを行なう際には、前述の第３実施形態の場合と同様に、ＣＭバス変換回路２２において、可変クロック発生器１１１にて設定されたクロック速度で、棚２４〜２９のＣＨインタフェース３０〜３５に対してアドレス／データ信号（Ａ23〜Ａ0 ，Ｄ0 〜Ｄ15）と制御信号(ADP,*AS,MUXTIM,R/*W）が送信される。
【０１６２】
ＣＨインタフェース部３０〜３５では、上述のＣＭバス変換回路２２からの送信信号について自身の制御対象３６〜４１向けの正常な情報として取り込みが完了した場合に、その旨を示すデータアクノリッジ（ＤＡＣＫ）信号(*DACK）をＣＭバス変換回路２２に対して返送する。
ＣＭバス変換回路２２では、ＤＡＣＫウィンドウ生成部４９により、上述のアドレス／データ信号と制御信号とを送信信号としてＣＭバス２３を介して棚２４〜２９に出力した後の予め設定された時間は、ＣＨインタフェース部３０〜３５からのＤＡＣＫ信号の受信を待機する。
【０１６３】
ＤＡＣＫウィンドウ生成部４９では、予め設定された時間内に許可信号を受信しない場合には、リトライパルス〔図７（ｉ）の時点（ｔ１１）参照〕を出力することにより、ＲＳ−４８５ドライバ５６〜５８から上述のアドレス／データ信号及び制御信号を再度出力する。
また、上述の送信信号の再送回数については、デコード回路１１４においてカウントされており、制御レジスタ１１３においては、デコード回路１１４からの送信信号の再送回数に応じて、再送される送信信号のクロック速度を自動的に漸次下げるように可変クロック発生器１１１を設定する。
【０１６４】
このようにして、可変クロック発生器１１１によるクロック速度を漸次下げていくと、ＣＭバス２３のリトライアウトがＣＰＵで認識されなくなる。この時のクロック速度が、通信可能で最速な伝送クロックであると設定することができる。
また、上述の如く可変クロック発生器１１１によるクロック速度を漸次下げたにもかかわらず、リトライアウトが発生した場合には、ＣＰＵ２１において、ＯＲ回路６７から強制終了ＤＡＣＫ信号を受信するようになっており、これにより、ＣＰＵ２１においてもリトライアウトが発生したことを認識している。
【０１６５】
特に、ＳＥＭＵ２０と棚２４〜２９との間の距離が例えば５０ｍ程度であって、ＣＭバス２３としてのケーブル長を長くする場合や、接地する場所が高ノイズ環境である場合においては、転送する情報（信号）に誤りが生じる場合があるが、このような場合、ＣＰＵは応答信号の無し（ＤＡＣＫ信号を受信しない）ことによって、転送情報の誤りを知る。
【０１６６】
この場合において、信号の再送処理を行なう際の伝送クロック速度を可変することにより、信号の再送処理の際に転送情報に誤りが生じた場合にもアクセスできるようにしている。従って、リトライアウトの発生を抑え、ＣＰＵによる当該アドレスへのアクセスを中止させることなく正常な監視制御を継続できるようにしている。
【０１６７】
このように、本発明の第４実施形態にかかるバス延長対応型制御システムによれば、ＣＭバス変換回路２２に、可変伝送クロック発生器１１１と制御レジスタ１１３とをそなえたことにより、ＳＥＭＵ２０と棚２４〜２９との間の距離が例えば５０ｍ程度の長距離であってＣＭバス２３としてのケーブル長を長くする場合や、接地する場所が高ノイズ環境である場合においても、信号の再送処理の際に転送情報に誤りが生じても、伝送クロック速度を可変することによりリトライアウトを発生させないようにして、ＣＰＵによる当該アドレスへのアクセスを中止させることなく正常な監視制御を継続でき、ひいてはシステムを構成する際のケーブル長やノイズ環境等の制約を緩和させることができる利点がある。
【０１６８】
また、バス延長対応型制御システムとしての実際の運用中においても、リトライアウトを発生させないようにするための伝送クロック速度の調整を自動的に行なうことができ、オペレータの手間を省きながら伝送クロック速度を可変することにより、リトライアウトを発生させないようにすることを通じて、装置運用の際の信頼性を向上させることができる利点もある。
【０１６９】
（ｅ）第５実施形態の説明
図１８は本発明の第５実施形態にかかるバス延長対応型制御システムのＳＥＭＵ２０を示すブロック図であり、図１９は本発明の第５実施形態にかかるバス延長対応型制御システムの要部を示すブロック図である。
本実施形態にかかるバス延長対応型制御システムでは、ＳＥＭＵ２０におけるソフトウェアが監視制御対象３６〜４１（図２参照）に対してポーリング方式を使用するとともに、ＳＥＭＵ２０からＣＨインタフェース部３０〜３５の監視制御対象３６〜４１のデータを読み出す際にリードブレーク方式を採用しており、これにより、どのようなポーリング周期においても確実に情報をハードウェアからソフトウェアへ伝達できるようになっている。なお、図１８，図１９中、図２，図５と同一の符号は、同様の部分を示している。
【０１７０】
ここで、各々の棚２４〜２９においては、制御情報を含むアドレス／データ信号を受信したことに対する許可信号としてのＤＡＣＫ信号（ＳＡＣＫ信号）をＣＭバス変換回路２２に対して送信するようになっているが、本実施形態にかかるＳＥＭＵ２０のＣＭバス変換回路２２では、図１８に示すように、上述のＤＡＣＫ信号（ＳＡＣＫ信号）を受信した旨を、許可信号受信通知としてのＭＡＣＫ信号により折り返し棚２４〜２９に通知するようになっている。
【０１７１】
即ち、ＡＮＤ回路６６において、パリティ検査により正常と判定された送信信号に対するＤＡＣＫ信号を受信したと判定されると、その旨をＨレベル信号“１”として出力するようになっているが、この信号をＭＡＣＫ信号としてＲＳ−４８５ドライバ５８を介して棚２４〜２９のＣＨインタフェース部３０〜３５に折り返し送信するようになっている。
【０１７２】
従って、上述のＡＮＤ回路６６及びＲＳ−４８５ドライバ５８により、上述の許可信号返送部８４〜８７（図６参照）からの許可信号（ＤＡＣＫ信号）を受信した場合に、その旨を棚２４〜２９に折り返し通知する許可信号受信通知部としての機能を有している。
また、監視制御対象側インタフェース部３０ｂ〜３５ｂにおいては、図１９に示すように、監視制御対象３６〜４１毎にデータの読み出し／書き込みを行なうためのＩ／Ｏレジスタ１１６〜１２１をそなえており、このＩ／Ｏレジスタ１１６〜１２１はそれぞれ、ラッチ部１２２，リード判定部１２３及びＡＮＤ回路１２４をそなえて構成されている。なお、図１９においては、監視制御対象側インタフェース部３１ｂのＩ／Ｏレジスタ１１７の構成のみを詳細に示している。
【０１７３】
ここで、ラッチ部１２２は、制御対象３６〜４１における読み出し用のデータをラッチするレジスタとして機能するものであって、データの読み出しを行なう際にリードブレーク方式を採用している。
例えば、ラッチ部１２２は、制御対象４６〜４１としてのあるアラーム信号ＡＬＭが発生した場合にその旨のデータをラッチするものであり、当該アラームが復旧してもソフトウェア（ＣＰＵ２１）にてデータの読み出しが行なわれるまではラッチ状態を保持するようになっている。
【０１７４】
また、リード判定部１２３は、ＣＭバス変換部３１ａからのREAD/WRITE制御信号(R/*W)に基づいて、読み出し制御信号が入力された場合にその旨をＨレベル信号“１”として出力するものである。
ＡＮＤ回路１２４は、上述のリード判定部１２３からの読み出し制御信号が入力されるとともに、上述のＤＡＣＫ信号の受信確認信号としてのＭＡＣＫ信号を入力された場合に、その旨をＨレベル信号“１”として上述のラッチ部１２２にラッチ解除信号として出力するようになっている。
【０１７５】
換言すれば、上述のリード判定部１２３からの読み出し制御信号が入力されるとともに、上述のＤＡＣＫ信号の受信確認信号としてのＭＡＣＫ信号を入力された場合に、ラッチ部１２２にてラッチされたデータが解除されるようになっている。
即ち、ＳＥＭＵ２０のＣＰＵ２１において、ラッチ部１２２にてラッチされた読み出し用のデータを読み出してから、ＡＮＤ回路６６，ＲＳ−４８５ドライバ５８からの許可信号受信通知ＭＡＣＫ信号を受けた時に、上述のラッチ部１２２におけるラッチを解除するようになっている。
【０１７６】
上述の構成により、本発明の第５実施形態にかかるバス延長対応型制御システムの動作を、図２０を用いて以下に説明する。
まず、ＣＰＵ２１においてメモリ読み出し要求が発生すると、マスタ側のＣＭバス変換回路２２においては、読み出し制御情報とともにアドレス情報をＣＨインタフェース部３０〜３５に対して送信する〔図２０の信号（ｓ１）参照〕。
【０１７７】
ＣＨインタフェース部３０〜３５のうちの読み出し制御情報に該当するＣＨインタフェース部３０〜３５（例えばＣＨインタフェース部３１）における監視制御対象側インタフェース部３１ｂでは、Ｉ／Ｏレジスタ１１７のラッチ部１２２においてラッチされている読み出し用のデータ（監視制御対象３７に対する監視データ）が読み出される。
【０１７８】
その後、上述の読み出し制御情報に該当するデータとして読み出された読み出しデータは、ＣＭバス変換部３０ａ〜３５ａを介して送信される〔図２０の信号（ｓ２）参照〕。なお、この状態においては、ＭＡＣＫ信号を受信していないので、ラッチは解除されない。
また、ＣＭバス変換部３１ａにおいては、正常な自身の監視制御対象３７向けの読み出し信号を受けたことを示す信号としてのデータアクノリッジ信号ＤＡＣＫ（ＳＡＣＫ）を上述の読み出しデータとともに送信している〔図２０の信号（ｓ３）参照〕。
【０１７９】
ここで、上述の読み出し用のデータがＣＭバス変換回路２２に対して送信された場合において、パリティ検査部６２においてパリティ異常と判定された場合には、ＣＰＵ２１においてＤＡＣＫ信号を受信したことを認識できず、ＤＡＣＫウィンドウ生成部４９においてリトライパルスを出力することにより、再度アドレス情報とともに読み出し制御情報をＣＨインタフェース部３０〜３５に対して送信する〔図２０の信号（ｓ４）参照〕。
【０１８０】
このとき、監視制御対象側インタフェース部３１ｂのＩ／Ｏレジスタ１１７では、前段の読み出し制御信号を受けてラッチ部１２２にてラッチされたデータは解除されておらず、そのまま読み出すことができ、上述の場合と同様に、読み出しデータ信号及びＤＡＣＫ信号が、ＣＭバス変換部３１ａ及びＣＭバス２３を介することにより、ＣＭバス変換回路２２に送信される〔図２０の信号（ｓ５）参照〕。
【０１８１】
これにより、ＣＭバス変換回路２２のパリティ検査部６２におけるパリティ検査の結果がパリティ正常なデータであって、ＤＡＣＫ信号が受信されると、ＣＰＵ２１においてもＤＡＣＫ信号の受信を認識することができ、ＡＮＤ回路６６の出力としてのＨレベル信号“１”をＭＡＣＫ信号とし、このＭＡＣＫ信号をＲＳ−４８５ドライバ５８を介してＣＨインタフェース部３１に対して折り返し送信する〔図２０の信号（ｓ６）参照〕。
【０１８２】
上述のＭＡＣＫ信号を受信したＣＨインタフェース部３１の監視制御対象側インタフェース部３１ｂのＩ／Ｏレジスタ１１７においては、読み出し制御信号及びＭＡＣＫ信号を受信しているので、ラッチ部１２２におけるラッチが解除される〔図２０の信号（ｓ７）参照〕。
ところで、図２１に示すＩ／Ｏレジスタ１２５〜１３０においては、上述の本実施形態におけるもの（符号１１６〜１２１参照）におけるものと同様のリード判定部１２３及びラッチ部１２２をそなえているが、ハードウェアでデータをラッチされ、ソフトウェアがそのデータをリードした時にそのラッチを解除することにより、本システムにおけるリードブレーク方式を実現するようになっている。
【０１８３】
即ち、この図２１に示すものの場合においては、リード判定部１２３にて読み出し制御信号が入力された場合に、その旨をラッチ回路１２２にラッチ解除信号として出力するようになっている。
このような構成のバス延長対応型制御システムにおいては、図２２に示すように、ＣＰＵ２１においてメモリ読み出し要求が発生すると、マスタ側のＣＭバス変換回路２２においては、読み出し制御情報とともにアドレス情報をＣＨインタフェース部３０〜３５に対して送信する〔図２２の信号（ｓ１１）参照〕。
【０１８４】
ＣＨインタフェース部３０〜３５において読み出し制御情報を受けると、当該制御情報に該当する監視制御対象側インタフェース部３０ｂ〜３５ｂにおけるＩ／Ｏレジスタ１２５〜１３０（例えばＩ／Ｏレジスタ１２６）のラッチ部１２２においては、読み出し用のデータ（例えばアラーム信号ＡＬＭの発生情報）がラッチされる。
【０１８５】
その後、Ｉ／Ｏレジスタ１２６のラッチ部１２２にラッチされているデータを、上述の読み出し制御情報に該当するデータとして読み出されて、ＣＭバス変換部３１ａを介して送信する〔図２２の信号（ｓ１２）参照〕。このとき、ラッチ部１２２におけるラッチは解除される。
その後、ＣＭバス変換回路２２において上述の読み出し用のデータを受信するが、パリティ検査部６２においてパリティ異常と判定された場合には、ＣＰＵ２１においてＤＡＣＫ信号を受信したことを認識できず、ＤＡＣＫウィンドウ生成部４９においてリトライパルスを出力することにより、再度アドレス情報とともに読み出し制御情報をＣＨインタフェース部３０〜３５に対して送信する〔図２２の信号（ｓ１４）参照〕。
【０１８６】
しかしながら、上述のＩ／Ｏレジスタ１２６においては、ラッチ部１２２において一度データが読み出されているので、既にラッチが解除されており、ラッチ部１２２におけるラッチ解除後のデータが読み出されるので〔図２２の信号（ｓ１５）参照〕、読み出し制御信号に対応した読み出しデータを読み出すことができない。
【０１８７】
本実施形態にかかるバス延長対応型制御システムにおいては、図１８〜図２０に示すように、確実にソフト（ＣＰＵ２１）が認識するまで、ハードウェア（ラッチ部１２２）でデータをラッチすることができるので、本システムにおいても、どのようなポーリング周期においても確実に情報をハードウェアからソフトウェアへ伝達できるというリードブレーク方式の利点を得ることができる。
【０１８８】
このように、本発明の第５実施形態にかかるバス延長対応型制御システムによれば、ラッチ部１２２が、該制御部が上記ラッチされた読み出し用のデータを読み出してから、ＲＳ−４８５ドライバ５８からの許可信号受信通知としてのＭＡＣＫ信号を受けた時に、ラッチ部１２２におけるラッチを解除することができるので、確実にソフトが認識するまで、ハードウェアでデータをラッチすることができるので、本システムにおいても、どのようなポーリング周期においても確実に情報をハードウェアからソフトウェアへ伝達できるというリードブレーク方式の利点を生かしきることができる利点がある。
【０１８９】
（ｆ）第６実施形態の説明
図２３は本発明の第６実施形態にかかるバス延長対応型制御システムの要部を示すブロック図であり、この図２３に示すバス延長対応型制御システムにおいても、前述の第５実施形態におけるものと同様に、どのようなポーリング周期においても確実に情報をハードウェアからソフトウェアへ伝達できるようにすべく、ＳＥＭＵ２０におけるソフトウェアが監視制御対象３６〜４１（図２参照）に対するデータ読み出しの際にリードブレーク方式を使用している。
【０１９０】
ここで、本実施形態にかかるＳＥＭＵ２０は、前述の第５実施形態におけるもの基本的に同様である。即ち、ＣＭバス変換回路２２は、前述の第５実施形態におけるものと同様に、ＤＡＣＫ信号（ＳＡＣＫ信号）を受信した旨を、許可信号受信通知としてのＭＡＣＫ信号により、ＤＡＣＫ信号を送信した棚２４〜２９に対して折り返し通知するようになっている。
【０１９１】
また、監視制御対象側インタフェース部３０ｂ〜３５ｂにおいては、図２３に示すように、機能的には監視制御対象３６〜４１毎にデータの読み出し／書き込みを行なうためのＩ／Ｏレジスタ１２５〜１３０をそなえており、このＩ／Ｏレジスタ１２５〜１３０はそれぞれ、前述の図２１に示したものと同様のラッチ部１２２及びリード判定部１２３をそなえて構成されている。なお、図１９においては、監視制御対象側インタフェース部３０ｂのＩ／Ｏレジスタ１２５の構成のみを詳細に示している。
【０１９２】
さらに、ＣＭバス変換部３０ａ〜３５ａは、図２３に示すように、機能的にはラッチ部１３１，リトライ認識部１３２及びセレクタ１３３をそなえて構成され、詳細には、図２４に示すようなハードウェア構成を有している。
ここで、ラッチ部１３１は、ラッチ部１２２から読み出されたデータを一旦保持するデータ保持部としての機能を有するものである。
【０１９３】
また、リトライ認識部１３２は、ＳＥＭＵ２０において読み出し制御情報とともにアドレス情報を出力することにより棚２４〜２９に対してデータの読み出し制御を行なう際に、ＡＮＤ回路６６からの通知情報に基づいて、上述の読み出し制御情報及びアドレス情報が再送出力されているものか否か、即ちＳＥＭＵ２０から受信されたデータがリトライデータか否かを認識するものであり、再送出力認識部としての機能を有している。
【０１９４】
さらに、セレクタ（ＳＥＬ）１３３は、リトライ認識部１３２において、上述の読み出し制御情報及びアドレス情報が初めて出力されたものであると認識された場合には、ラッチ部１２２からの読み出しデータをＳＥＭＵ２０に出力する一方、上述の読み出し制御情報及びアドレス情報が再送出力されているものである場合には、ラッチ部１３１にて保持されているデータをＳＥＭＵ２０に出力するようになっており、出力データ選択部としての機能を有している。
【０１９５】
また、上述のラッチ部１３１としては、詳細には図２４に示すように、非リトライデータラッチ信号生成部１３１−１及びリトライデータラッチ部１３１−２により構成されている。
ここで、非リトライデータラッチ信号生成部１３１−１は、ＮＡＮＤ回路８６からのＤＡＣＫ信号（*DACK)とともに後述のリトライフラグ生成回路１３２Ａからのリトライフラグを入力され、ＤＡＣＫ信号のエッヂを検出するとともにリトライフラグが立っていない状態の場合に、非リトライデータラッチ信号（Ｌ６）をリトライデータラッチ部１３１−２に出力するものである。
【０１９６】
さらに、リトライデータラッチ部１３１−２は、非リトライデータラッチ信号生成部１３１−１からの非リトライデータラッチ信号を入力されると、多重バッファ８８からの多重化された読み出しデータ（Ｄ15〜Ｄ00及びパリティデータ）をラッチする一方、後述のリトライフラグ生成回路１３２Ａからのリトライフラグを入力されると、ラッチされているデータをＲＳ−４８５ドライバ８９を介してＣＭバス２３に送出するようになっている。
【０１９７】
また、リトライ認識部１３２としては、詳細には図２４，図２５に示すリトライフラグ生成回路１３２Ａにより構成されるようになっている。このリトライフラグ生成回路１３２Ａは、図２５に示すように、ラッチトリガ立ち上がり検出部１３２−１，ＮＡＮＤ回路１３２−２及び２つのＲＳフリップフロップ１３２−３，１３２−４をそなえて構成されている。
【０１９８】
ここで、ラッチトリガ立ち上がり検出部１３２−１は、例えば図２６（ａ），（ｂ）の時点（ｕ１），（ｕ４），（ｕ７），（ｕ１０）に示すように、ＡＮＤ回路８３からのラッチトリガ信号の立ち上がりを検出し、この立ち上がり時にパルスを発生するものである。
また、ＲＳフリップフロップ１３２−３は、ＲＳ−４８５ドライバ８７を介してＣＭバス２３に送信されるＤＡＣＫ信号(*DACK) の反転信号をセット入力される一方、ＲＳ−４８５レシーバ７８を介して受信されたＭＡＣＫ信号(*MACK) の反転信号をリセット入力されるようになっている。
【０１９９】
これにより、ＲＳフリップフロップ１３２−３では、図２６（ｃ）〜（ｅ）の時点（ｕ２），（ｕ８），（ｕ１１）に示すように、ＭＡＣＫ信号が“１”の状態においてＤＡＣＫ信号が立ち下がった場合に“１”を出力する一方、図２６（ｃ）〜（ｅ）の時点（ｕ６），（ｕ９），（ｕ１２）に示すように、ＤＡＣＫ信号が“１”の状態においてＭＡＣＫ信号が立ち下がった場合に“０”を出力するようになっている。
【０２００】
さらに、ＮＡＮＤ回路１３２−２は、上述のラッチトリガ立ち上がり検出部１３２−１の出力信号と、ＲＳフリップフロップ１３２−３からの出力信号との否定論理積を演算するものである。
また、ＲＳフリップフロップ１３２−４は、ＮＡＮＤ回路１３２−２からの出力信号をセット入力されるとともに、ＡＮＤ回路８３からのラッチトリガ信号をリセット入力され、出力信号をリトライフラグとして出力するものである。
【０２０１】
即ち、リトライフラグ生成回路１３２Ａでは、ＤＡＣＫ信号及びＭＡＣＫ信号に基づき、上述のＡＮＤ回路８３からのラッチトリガ信号に基づいたタイミングで監視制御対象側インタフェース部３０ｂ〜３５ｂに対して読み出し要求されているデータが、リトライデータ（再送出力されているデータ）か否かを識別し、リトライデータである場合には“１”を出力する一方〔図２６（ｆ）の時点（ｕ４）〜（ｕ６）〕、リトライデータでない場合には“０”を出力するようになっている〔図２６（ｆ）の時点（ｕ１）〜（ｕ４），時点（ｕ６）〜（ｕ１２）参照〕。
【０２０２】
さらに、セレクタ１３３としては、詳細には図２４に示すように、ＮＯＴ回路１３３−１により構成されるようになっている。即ち、ＮＯＴ回路１３３−１は、リトライフラグ生成回路１３２Ａからのリトライフラグが“１”の場合にはＬレベル信号“０”を出力することにより、ラッチ部１２２からのデータ（多重バッファ８８に格納されている）を選択する一方、リトライフラグが“０”の場合にはＨレベル信号“１”を出力することにより、ラッチ部１３１からのデータ（リトライデータラッチ部１３１−２に格納されている）を選択するようになっている。
【０２０３】
換言すれば、監視制御対象側インタフェース部３０ｂ〜３５ｂに送信されるデータ信号がリトライデータである場合には、リトライフラグが“１”となり、多重バッファ８８からの多重化データを出力せずにリトライデータラッチ部１３１−２にてラッチされている多重化データを出力するようになっている。
また、監視制御対象側インタフェース部３０ｂ〜３５ｂに送信されるデータ信号がリトライデータでない場合には、リトライフラグが“０”となり、リトライデータラッチ部１３１−２にてラッチされている多重化データを出力せずに多重バッファ８８からの多重化データを出力するようになっている。
【０２０４】
上述の構成により、本発明の第６実施形態にかかるバス延長対応型制御システムの動作を、図２７に示す信号シーケンスを用いて以下に説明する。
まず、ＳＥＭＵ２０のＣＰＵ２１から監視制御対象３６〜４１における監視データの読み出し要求（リトライでない）が発生した場合には、ＣＭバス２３を介して所望のＣＨインタフェース部３０〜３５に対して読み出し制御情報及びアドレス情報を送信する〔図２７の信号（ｖ１）参照〕。
【０２０５】
監視制御対象側インタフェース部３０ｂ〜３５ｂのラッチ部１２２にてラッチされているデータ（監視データ）については、一度ＣＰＵ２１によるデータ読み出し制御が行なわれるとラッチが解除されるが〔図２７の信号（ｖ２）参照〕、このとき、当該読み出されたデータをリトライデータラッチ部１３１−２にてラッチしておく。
【０２０６】
なお、ＣＰバス変換部３０ａ〜３５ａにおいては、上述のデータ読み出しの際に、読み出しデータとともにＤＡＣＫ信号についてもＲＳ−４８５ドライバ８７から送信している。
リトライ認識部１３２としてのリトライフラグ生成回路１３２Ａにおいては、ＣＰＵ２１が上述の読み出し制御情報及びアドレス情報を出力することにより監視制御対象側インタフェース部３０ｂ〜３５ｂに対して次のデータの読み出し制御を行なう際に、ＣＭバス変換回路２２からのＭＡＣＫ信号に基づいて、この読み出し要求されているデータがリトライデータであるか否かを判定する。
【０２０７】
例えば、上述の信号（ｖ２）に示すように、ラッチ部１２２にて格納されたデータの読み出しの際にエラーが発生した場合においては、ＤＡＣＫ信号がＣＭバス変換回路２２側で認識できず再送処理（リトライ）が発生する。即ち、ＣＰＵ２１による当該データについてのデータ読み出し制御が再度行なわれる〔図２７の信号（ｖ３）参照〕。
【０２０８】
ここで、リトライフラグ生成回路１３２Ａからの判定結果として、リトライフラグが“１”である場合には〔図２６の時点（ｕ４）〜（ｕ６）参照〕、当該読み出し要求されているデータがリトライデータであり、リトライデータラッチ部１３１−２にてラッチされているデータを選択してＳＥＭＵ２０に出力する〔図２７の信号（ｖ４）参照〕。
【０２０９】
なお、上述のデータ送出の際には、ＤＡＣＫ信号についても送信されるようになっているが、この再送データがＳＥＭＵ２０において正常に受信された場合には、ＣＭバス変換回路２２のＡＮＤ回路６６及びＲＳ−４８５ドライバ５８からＭＡＣＫ信号を送信している。
上述のＤＡＣＫ信号を送信したＣＭバス変換部３０ａ〜３５ａにおいてＤＡＣＫ信号の受信通知としてのＭＡＣＫ信号を受信すると、次の読み出し制御情報を受信した際にラッチ部１３１にてラッチされているデータは次の読み出しデータに更新される〔図２７の信号（ｖ５）参照〕。
【０２１０】
即ち、ＭＡＣＫ信号を受信してから次の読み出し制御情報を受信した場合には、リトライフラグ生成回路１３２Ａからのリトライフラグは“０”であり〔図２６の時点（ｕ１）〜（ｕ４），時点（ｕ６）〜（ｕ１２）参照〕、当該読み出し要求されているデータがリトライデータでない。従って、ラッチ部１２２にてラッチされたデータを多重バッファ８８を介してＳＥＭＵ２０に出力する〔図２７の信号（ｖ６），（ｖ７）参照〕。
【０２１１】
換言すれば、ＤＡＣＫ信号がＣＭバス変換回路２２側で認識できず再送処理（リトライ）が発生すると、ＣＭバス変換部３０ａ〜３５ａのリトライフラグ生成回路１３２Ａでは、ＭＡＣＫ信号を受信する以前に次のサイクルが開始されると当該次のサイクルの読み出し要求がリトライであることを認識する。
これにより、この読み出し要求についてはラッチ部１２２へアクセスすることなく、ラッチ部１３１にて保持しているデータを返送することにより、上述のリトライ読み出し要求に対するデータを返送することができる。
【０２１２】
このように、本発明の第６実施形態にかかるバス延長対応型制御システムによれば、ＣＭバス変換回路２２に許可信号受信通知部としてのＡＮＤ回路６６及びＲＳ−４８５ドライバ５７をそなえるとともに、棚２４〜２９のＣＨインタフェース部３０〜３５にデータラッチ部としてのラッチ部１２２，データ保持部としてのラッチ部１３１，再送出力認識部としてのリトライフラグ生成回路１３２Ａ及び出力データ選択部としてのＮＯＴ回路１３３−１をそなえたことにより、前述の第５実施形態におけるものと同様に、確実にソフトが認識するまで、ハードウェアでデータをラッチすることができるので、本システムにおいても、どのようなポーリング周期においても確実に情報をハードウェアからソフトウェアへ伝達できるというリードブレーク方式の利点を生かしきることができる利点がある。
【０２１３】
また、ＣＭバス２３上の再送処理をＣＭバス２３内で閉じて処理することができることになり、監視データをリードブレーク方式で保持するラッチ部１２２においては、ＣＰＵ２１からラッチ部１２２までの間にＣＭバスが存在していることを意識する必要がなく、従って再送処理に対するラッチ部１２２の特別な処理が無くなり、機能分担が明確になるとともに、各監視制御対象側インタフェース部３０ｂ〜３５ｂのラッチ部１２２にラッチ解除信号を入力する必要がなくなる。
【０２１４】
（ｇ）第７実施形態の説明
図２８は本発明の第７実施形態にかかるバス延長対応型制御システムにおけるＳＥＭＵを示すブロック図であり、図２９は本発明の第７実施形態にかかるバス延長対応型制御システムにおけるＣＨインタフェース部３０〜３５を示すブロック図である。
【０２１５】
本実施形態にかかるバス延長対応型制御システムは、前述の第５，第６実施形態におけるものと同様に、どのようなポーリング周期においても確実に情報をハードウェアからソフトウェアへ伝達できるようにすべく、ＳＥＭＵ２０におけるソフトウェアが監視制御対象３６〜４１（図２参照）に対するデータ読み出しの際にリードブレーク方式を使用している。
【０２１６】
さらに、本実施形態にかかるバス延長対応型制御システムにおいては、前述の第１実施形態におけるものにリトライフラグ生成部１３４をそなえたＳＥＭＵ２０をそなえている。換言すれば、本実施形態にかかるＳＥＭＵ２０は、前述の第６実施形態におけるものに比して、ＣＭバス変換回路２２に許可信号受信通知部としての機能を持たずに、フラグ付与部としてのリトライフラグ生成部１３４をそなえている。
【０２１７】
また、本実施形態にかかるＣＨインタフェース部３０〜３５は、前述の第１実施形態の場合（図２参照）と同様、上述のＳＥＭＵ２０にＣＭバス２３を介して接続された棚２４〜２９にそなえられている。さらに、ＳＥＭＵ２０からのデータ読み出し要求に対するデータ送信態様に着目すれば、前述の第６実施形態（図２３参照）と同様の構成を有しているが、当該データ読み出し要求がリトライであるか否かの認識態様が異なる。なお、図３２中、図２３，図２４及び図２９と同一の符号は、基本的に同様の部分を示す。
【０２１８】
換言すれば、本実施形態にかかるＣＭバス変換部３０ａ〜３５ａにおいては、前述の第６実施形態におけるもの（符号１３２参照）と異なるリトライ認識部１３２Ａをそなえている。
ここで、ＣＭバス変換回路２２のリトライフラグ生成部１３４は、ＤＡＣＫウィンドウ生成部４９からのタイマリセット信号をセット入力されるとともに、ＯＲ回路６７からのＤＡＣＫ信号をリセット入力されて、出力している読み出し要求がリトライ（再送処理）である旨を示すリトライフラグを出力するものである。
【０２１９】
上述のリトライフラグ生成部１３４にて生成されたリトライフラグは、ＲＳ−４８５ドライバ５７を介することにより、アドレス情報及びパリティ情報とともにＣＭバス２３を介して多重送信されるようになっている。具体的には、アドレス情報，パリティ情報，リトライフラグはそれぞれ、図３０に示すように多重送信されるようになっている。
【０２２０】
従って、上述のリトライフラグ生成部１３４は、アドレス情報，パリティ情報及び読み出し制御情報をＣＭバス２３を介して再度出力する際に、その旨を示すリトライフラグをＲＳ−４８５ドライバ５７にて送信される信号に付して送信するフラグ付与部としての機能を有している。
また、本実施形態にかかるＣＭバス変換部３０ａ〜３５ａのリトライ認識部１３２Ａは、ＳＥＭＵ２０において、上述のアドレス情報，パリティ情報及び読み出し制御情報を出力することにより、棚２４〜２９に対してデータの読み出し制御を行なう際に、リトライフラグ生成部１３４にて上述のアドレス情報，パリティ情報及び読み出し制御情報に付与されるリトライフラグに基づいて、上記のデータの読み出し要求が再送出力されているものか否かを認識する再送出力認識部としての機能を有するものであり、具体的には図２９に示すＲＳ−４８５レシーバ７１及びフリップフロップ７２により構成されている。
【０２２１】
即ち、ＲＳ−４８５レシーバ７１は、上述のＣＭバス変換回路２２のＲＳ−４８５ドライバ５７から送信されたアドレス情報，パリティ情報とともにリトライフラグをＣＭバス２３を介して受信するものであり、これらの受信情報はフリップフロップ７２に出力されるようになっている。
また、フリップフロップ７２においては、変化点検出部８１からの信号をタイミング情報として、ＲＳ−４８５レシーバ７１からの受信情報のうち、アドレス情報（又はデータ情報）はラッチ部７３〜７７に出力され、パリティ情報はパリティ検査／生成部８５に出力され、リトライフラグについては、非リトライデータラッチ信号生成部１３１−１，リトライデータラッチ部１３１−２及びＮＯＴ回路１３３−１に出力されるようになっている（図２９における▲４▼参照）。
【０２２２】
なお、前述の第６実施形態の場合と同様に、監視制御対象側インタフェース部３０ｂ〜３５ｂのＩ／Ｏレジスタ１２５〜１３０を構成するラッチ部１２２（図２３参照）は、監視制御対象３６〜４１からの監視データを保持するものであって、ＳＥＭＵ２０によるデータ読み出し制御が行なわれるまで、読み出しデータについてラッチする読み出しデータラッチ部としての機能を有している。
【０２２３】
また、ラッチ部１３１としての非リトライデータラッチ信号生成部１３１−１，リトライデータラッチ部１３１−２により、ラッチ部１２２から読み出されたデータを一旦保持するデータ保持部としての機能を有している。
さらに、セレクタ１３３としてのＮＯＴ回路１３３−１は、フリップフロップ７２において、受信された読み出し要求が初めて出力されたものであると認識された場合には、ラッチ部１２２からの読み出しデータをＳＥＭＵ２０にに出力する一方、受信された読み出し要求が再送出力されているものである場合には、ラッチ部１３１にて保持されているデータをＳＥＭＵ２０に出力する出力データ選択部としての機能を有している。
【０２２４】
上述の構成により、本発明の第７実施形態にかかるバス延長対応型制御システムの動作を図３１を用いて以下に説明する。
ここで、本実施形態においても、監視データの読み出しの際には、ＳＥＭＵ２０とＣＨインタフェース部３０〜３５との間において、前述の図２７に示すような信号のやり取りが行なわれる。
【０２２５】
即ち、ＳＥＭＵ２０のＣＰＵ２１から監視制御対象３６〜４１における監視データの読み出し要求が発生した場合には〔図３１（ａ）の時点（ｐ１）〜（ｐ１２）参照〕、ＲＳ−４８５ドライバ５６，５７からアドレス情報，パリティ情報及び再送処理（リトライ）の読み出し要求か否かを示すリトライフラグをＣＭバス２３を介して送信する〔図３１（ｃ）の時点（ｐ２）〜（ｐ７）参照，図２７の信号（ｖ１）参照〕。
【０２２６】
また、ＣＭバス変換回路２２では、上述のアドレス情報，パリティ情報及びリトライフラグを送信するとともに、ＲＳ−４８５ドライバ５８から制御情報についても送信する。
具体的には、動作モード信号としてのREAD/WRITE制御信号(R/*W)については図３１（ｄ）の時点（ｐ３）〜（ｐ１２）において送信し、データ有効信号としてのアドレス／データストローブ信号(*AS）については図３１（ｅ）の時点（ｐ３）〜（ｐ１２）において送信し、タイミング信号としてのアドレス／データ多重タイミング信号（MUXTIM）については図３１（ｆ）の時点（ｐ４），（ｐ５），（ｐ６），（ｐ９），（ｐ１０）において送信する。
【０２２７】
監視制御対象側インタフェース部３０ｂ〜３５ｂのラッチ部１２２にてラッチされているデータ（監視データ）については、一度ＣＰＵ２１によるデータ読み出し制御が行なわれるとラッチが解除されるが〔図３１（ｃ）の時点（ｐ８）〜（ｐ１１），図２７の信号（ｖ２）参照〕、このとき、当該読み出されたデータをリトライデータラッチ部１３１−２にてラッチしておく。
【０２２８】
なお、ＣＭバス変換部３０ａ〜３５ａにおいては、上述のデータ読み出しの際に、この読み出しデータとともにＤＡＣＫ信号についてもＲＳ−４８５ドライバ８７から送信している。
リトライ認識部１３２Ａとしてのフリップフロップ７２において、リトライフラグを受信している場合には〔図３１（ｃ）の時点（ｐ２）〜（ｐ３）参照〕、当該読み出し要求されているデータはリトライデータである。
【０２２９】
例えば、上述の信号（ｖ２）に示すように、ラッチ部１２２にて格納されたデータの読み出しの際にエラーが発生した場合においては、ＤＡＣＫ信号がＣＭバス変換回路２２側で認識できず再送処理（リトライ）が発生する。即ち、ＣＰＵ２１による当該データについてのデータ読み出し制御が再度行なわれる〔図２７の信号（ｖ３）参照〕。
【０２３０】
即ち、フリップフロップ７２からのリトライフラグが“１”である場合には、当該読み出し要求されているデータはリトライデータであり、リトライデータラッチ部１３１−２にてラッチされているデータを選択してＳＥＭＵ２０に出力する〔図２７の信号（ｖ４）参照〕。
その後、ＳＥＭＵ２０のＣＰＵ２１においてデータラッチ部１３１−１からのデータを正常に受信すると、次のデータ読み出し要求に付されるリトライフラグは“０”となり〔図２７の信号（ｖ５）参照〕、これを受けたＣＭバス変換部３０ａ〜３５ａにおいては、ラッチ部１３１にてラッチされているデータを次の読み出しデータに更新する。
【０２３１】
換言すれば、ＳＥＭＵ２０から次の読み出し制御情報を受信した場合には、フリップフロップ７２からのリトライフラグは“０”であり、当該読み出し要求されているデータはリトライデータでない。従って、ラッチ部１２２にてラッチされたデータを多重バッファ８８を介してＳＥＭＵ２０に出力する〔図２７の信号（ｖ６），（ｖ７）参照〕。
【０２３２】
即ち、ＤＡＣＫ信号がＣＭバス変換回路２２側で認識できず再送処理（リトライ）が発生すると、リトライフラグ生成部１３４では、送信すべきアドレス情報及びパリティ情報にリトライフラグ付与する。
ＣＭバス変換部３０ａ〜３５ａのフリップフロップ７２では、受信情報を構成するアドレス情報及びパリティ情報に付与されたリトライフラグに基づいて、上記信号が再送出力されているものか否かを認識する。
【０２３３】
これにより、リトライフラグの付与された読み出し要求についてはラッチ部１２２へアクセスすることなく、ラッチ部１３１にて保持しているデータを返送することにより、上述のリトライ読み出し要求に対するデータを返送することができる。
従って、ＣＭバス２３上の再送処理をＣＭバス２３内で閉じて処理することができることになり、監視データをリードブレーク方式で保持するラッチ部１２２においては、ＣＰＵ２１からラッチ部１２２までの間にＣＭバスが存在していることを意識する必要がなく、従って再送処理に対するラッチ部１２２の特別な処理が無くなり、機能分担が明確になるとともに、各監視制御対象側インタフェース部３０ｂ〜３５ｂのラッチ部１２２にラッチ解除信号を入力する必要がなくなる。
【０２３４】
このように、本発明の第７実施形態にかかるバス延長対応型制御システムによれば、ＣＭバス変換回路２２にリトライフラグ生成部１３４を、監視制御対象側インタフェース部３０ｂ〜３５ｂにラッチ部１２２をそなえるとともに、ＣＭバス変換部３０ａ〜３５ａに非リトライデータラッチ信号生成部１３１−１，リトライデータラッチ部１３１−２，ＲＳ−４８５レシーバ７１，フリップフロップ７２及びＮＯＴ回路１３３−１をそなえたことにより、前述の第６実施形態の場合と同様に、確実にソフトが認識するまで、ハードウェアでデータをラッチすることができるので、本システムにおいても、どのようなポーリング周期においても確実に情報をハードウェアからソフトウェアへ伝達できるというリードブレーク方式の利点を生かしきることができる利点がある。
【０２３５】
また、リトライフラグ生成部１３４にて生成されたリトライフラグをアドレス情報に付してＣＭバス２３を介して送信することができるので、ＤＡＣＫ信号の受信確認信号を送信するための別線を割り当てる必要がなくなり、ＤＡＣＫ信号の受信通知の返送を待機する必要もなくなり、処理時間を短縮させることができる利点もある。
【０２３６】
（ｈ）第８実施形態の説明
図３２は本発明の第８実施形態にかかるバス延長対応型制御システムにおけるＣＨインタフェース部３０〜３５を示すブロック図であり、本実施形態にかかるバス延長対応型制御システムは、前述の第５〜第７実施形態におけるものと同様に、どのようなポーリング周期においても確実に情報をハードウェアからソフトウェアへ伝達できるようにすべく、ＳＥＭＵ２０におけるソフトウェアが監視制御対象３６〜４１（図２参照）に対するデータ読み出しの際にリードブレーク方式を使用している。
【０２３７】
さらに、本実施形態にかかるバス延長対応型制御システムは、前述の第１実施形態におけるものと同様のＳＥＭＵ２０をそなえる一方、このＳＥＭＵ２０にＣＭバス２３を介して接続された棚２４〜２９を構成するＣＨインタフェース部３０〜３５の構成は、前述の第１〜第７実施形態におけるものと異なる。
また、この図３２に示すＣＨインタフェース部３０〜３５においては、ＳＥＭＵ２０からのデータ読み出し要求に対するデータ送信態様に着目すれば、前述の第６，第７実施形態（図２３参照）と同様の構成を有しているが、当該データ読み出し要求がリトライであるか否かの認識態様が異なる。なお、図３２中、図２３，図２４又は図２９と同一の符号は、基本的に同様の部分を示す。
【０２３８】
換言すれば、本実施形態にかかるＣＭバス変換部３０ａ〜３５ａにおいては、前述の第６，第７実施形態におけるもの（符号１３２，１３２Ａ参照）と異なるリトライ認識部１３２Ｂをそなえている。
即ち、本実施形態にかかるＣＭバス変換部３０ａ〜３５ａのリトライ認識部１３２Ｂは、ＳＥＭＵ２０から読み出し制御情報及びアドレス情報を出力することによりデータ読み出し要求を行なう際に、異なるアドレスに連続して読み出し制御が行なわれた場合には、データ読み出し要求が初めて出力されたものと認識する一方、同じアドレスに連続して読み出し制御が行なわれた場合には、データ読み出し要求が再送出力されているものと認識する再送出力認識部としての機能を有しており、図３２に示すラッチ部１３５〜１３７，アドレス一致検出部１３８〜１４０及びＡＮＤ回路１４１により構成されている。
【０２３９】
ここで、ラッチ部１３５〜１３７はそれぞれ、ラッチ部７３〜７５にてラッチれていた８ビット毎のアドレス情報（Ａ23〜Ａ16，Ａ15〜Ａ08，Ａ07〜Ａ00）をラッチするものである。
さらに、アドレス一致検出部１３８は、受信されたデータ読み出し要求を構成するアドレス情報をラッチ部７３から入力されるとともに、上述のデータ読み出し要求の前段に受信されたデータ読み出し要求を構成するアドレス情報をラッチ部１３５から入力され、これらのアドレス情報を比較し、一致している場合はその旨をＨレベル信号“１”として出力するものである。
【０２４０】
同様に、アドレス一致検出部１３９は、受信されたデータ読み出し要求を構成するラッチ部７４からのアドレス情報と、上述のデータ読み出し要求の前段に受信されたデータ読み出し要求を構成するラッチ部１３６からのアドレス情報とを比較し、一致している場合はその旨をＨレベル信号“１”として出力するものである。
【０２４１】
また、アドレス一致検出部１４０は、受信されたデータ読み出し要求を構成するラッチ部７５からのアドレス情報と、上述のデータ読み出し要求の前段に受信されたデータ読み出し要求を構成するラッチ部１３７からのアドレス情報とを比較し、一致している場合はその旨をＨレベル信号“１”として出力するものである。
【０２４２】
さらに、ＡＮＤ回路１４１は、上述のアドレス一致検出部１３８〜１４０からの３つのアドレス比較結果情報について論理積演算を施すものである。
具体的には、上述のアドレス一致検出部１３８〜１４０におけるアドレス比較結果が全て一致した場合に、その旨（リトライ認識情報）をＨレベル信号“１”として、そうでない場合には、非リトライ認識情報としてＬレベル信号“０”として、それぞれ非リトライデータラッチ信号生成部１３１−１，リトライデータラッチ部１３１−２及びＮＯＴ回路１３３−１に対して出力するようになっている。
【０２４３】
即ち、上述のＡＮＤ回路１４１における出力がＨレベル信号“１”である場合には、同じアドレスに連続して読み出し制御が行なわれているので、データ読み出し要求が再送出力されているものと認識することができる一方、ＡＮＤ回路１４１の出力がＬレベル信号“０”である場合には、異なるアドレスに連続して読み出し制御が行なわれているので、データ読み出し要求が初めて出力されたものと認識することができるのである。
【０２４４】
換言すれば、ＣＰＵ２１で動作するソフトウェアがＣＨインタフェース部３０〜３５の監視制御対象側インタフェース部３０ｂ〜３５ｂにて管理されるラッチ部１２２をアクセスする場合に、上述のソフトウェアとしては、ラッチ部１２２上において複数回連続して同じアドレスにアクセスすることはないという保証がある場合、同じアドレスが二度アクセスされたことでリトライと判断することができるのである。
【０２４５】
なお、前述の第６，第７実施形態の場合と同様に、監視制御対象側インタフェース部３０ｂ〜３５ｂのＩ／Ｏレジスタ１２５〜１３０を構成するラッチ部１２２（図２３参照）は、監視制御対象３６〜４１からの監視データを保持するものであって、ＳＥＭＵ２０によるデータ読み出し制御が行なわれるまで、読み出しデータについてラッチする読み出しデータラッチ部としての機能を有している。
【０２４６】
また、ラッチ部１３１としての非リトライデータラッチ信号生成部１３１−１，リトライデータラッチ部１３１−２により、ラッチ部１２２から読み出されたデータを一旦保持するデータ保持部としての機能を有している。
さらに、セレクタ１３３としてのＮＯＴ回路１３３−１は、フリップフロップ７２において、受信された読み出し要求が初めて出力されたものであると認識された場合には、ラッチ部１２２からの読み出しデータをＳＥＭＵ２０にに出力する一方、受信された読み出し要求が再送出力されているものである場合には、ラッチ部１３１にて保持されているデータをＳＥＭＵ２０に出力する出力データ選択部としての機能を有している。
【０２４７】
上述の構成により、本発明の第８実施形態にかかるバス延長対応型制御システムにおいても、監視データの読み出しの際には、ＳＥＭＵ２０とＣＨインタフェース部３０〜３５との間において、前述の図２７に示すような信号のやり取りが行なわれる。
即ち、ＳＥＭＵ２０のＣＰＵ２１から監視制御対象３６〜４１における監視データの読み出し要求が発生した場合には、前述の第１実施形態の場合と同様に、ＲＳ−４８５ドライバ５６〜５８からアドレス情報及び読み出し制御情報をＣＭバス２３を介して送信する〔図２７の信号（ｖ１）参照〕。
【０２４８】
ところで、監視制御対象側インタフェース部３０ｂ〜３５ｂのラッチ部１２２にてラッチされているデータ（監視データ）については、一度ＣＰＵ２１によるデータ読み出し制御が行なわれるとラッチが解除されるが〔図２７の信号（ｖ２）参照〕、このとき、当該読み出されたデータをリトライデータラッチ部１３１−２にてラッチしておく。
【０２４９】
ところで、ラッチ部７３〜７５，１３５〜１３７においては、連続するデータ読み出し要求のアドレス情報を保持しておき、アドレス一致検出部１３８〜１４０及びＡＮＤ回路１４１において、これらのアドレス情報が等しいと判定された場合にはリトライである旨“１”を出力する一方、アドレス情報が異なると判定された場合にはリトライでない旨“０”を出力している。
【０２５０】
例えば、上述の信号（ｖ２）に示すように、ラッチ部１２２にて格納されたデータの読み出しの際にエラーが発生した場合においては、ＤＡＣＫ信号がＣＭバス変換回路２２側で認識できず再送処理（リトライ）が発生する。即ち、ＣＰＵ２１による当該データについてのデータ読み出し制御が再度行なわれる〔図２７の信号（ｖ３）参照〕。
【０２５１】
この場合においては、ＡＮＤ回路１４１からの出力信号は、当該読み出し要求されているデータはリトライデータである旨を示す“１”であり、リトライデータラッチ部１３１−１にてラッチされているデータを選択してＳＥＭＵ２０に出力する〔図２７の信号（ｖ４）参照〕。
その後、ＳＥＭＵ２０のＣＰＵ２１においてデータラッチ部１３１−１からのデータを正常に受信すると、次のデータ読み出し要求を受けた場合のＡＮＤ回路１４１からの出力信号は“０”となり〔図２７の信号（ｖ５）参照〕、これを受けたＣＭバス変換部３０ａ〜３５ａにおいては、ラッチ部１３１にてラッチされているデータを次の読み出しデータに更新する。
【０２５２】
即ち、ＣＨインタフェース部３０〜３５において、ＳＥＭＵ２０から次の読み出し制御情報を受信した場合には、ＡＮＤ回路１４１からの出力信号は“０”であり、当該読み出し要求されているデータはリトライデータでない。従って、ラッチ部１２２にてラッチされたデータを多重バッファ８８を介してＳＥＭＵ２０に出力する〔図２７の信号（ｖ６），（ｖ７）参照〕。
【０２５３】
換言すれば、ＤＡＣＫ信号がＣＭバス変換回路２２側で認識できず再送処理（リトライ）が発生し、ＣＭバス変換部３０ａ〜３５ａにおいて当該データ読み出し要求を受信すると、ラッチ部７３〜７５，１３５〜１３７，アドレス一致検出部１３８〜１４０及びＡＮＤ回路１４１において、上述のデータ読み出し要求が再送出力されているものか否かを認識する。
【０２５４】
これにより、リトライであると認識された読み出し要求についてはラッチ部１２２へアクセスすることなく、ラッチ部１３１にて保持しているデータを返送することにより、上述のリトライ読み出し要求に対するデータをＳＥＭＵ２０に返送することができる。
このように、本発明の第８実施形態にかかるバス延長対応型制御システムによれば、監視制御対象側インタフェース部３０ｂ〜３５ｂにラッチ部１２２をそなえるとともに、ＣＭバス変換部３０ａ〜３５ａに非リトライデータラッチ信号生成部１３１−１，リトライデータラッチ部１３１−２，ＮＯＴ回路１３３−１，ラッチ部７３〜７５，１３５〜１３７及びアドレス一致検出部１３８〜１４０及びＡＮＤ回路１４１をそなえたことにより、前述の第６，第７実施形態の場合と同様に、確実にソフトが認識するまで、ハードウェアでデータをラッチすることができるので、本システムにおいても、どのようなポーリング周期においても確実に情報をハードウェアからソフトウェアへ伝達できるというリードブレーク方式の利点を生かしきることができる利点がある。
【０２５５】
また、ＣＭバス２３上の再送処理をＣＭバス２３内で閉じて処理することができることになり、監視データをリードブレーク方式で保持するラッチ部１２２においては、ＣＰＵ２１からラッチ部１２２までの間にＣＭバスが存在していることを意識する必要がなく、従って再送処理に対するラッチ部１２２の特別な処理が無くなり、機能分担が明確になるとともに、各監視制御対象側インタフェース部３０ｂ〜３５ｂのラッチ部１２２にラッチ解除信号を入力する必要がなくなる。
【０２５６】
さらに、ＣＨインタフェース部３０〜３５側のみで、受信されたデータ読み出し要求がリトライか否かを判断することができるので、ＣＭバス変換回路２２において、リトライフラグや許可信号受信通知としてのＭＡＣＫ信号等を送信するための機能部が不要となり、ＣＭバス２３の信号線数が減り、システム構成を簡略化しながら、リトライ認識のための処理時間を短縮させることができる利点もある。
【０２５７】
（ｉ）第９実施形態の説明
図３３は本発明の第９実施形態にかかるバス延長対応型制御システムにおけるＣＨインタフェース部３０〜３５を示すブロック図であり、本実施形態にかかるバス延長対応型制御システムは、前述の第５〜第８実施形態におけるものと同様に、どのようなポーリング周期においても確実に情報をハードウェアからソフトウェアへ伝達できるようにすべく、ＳＥＭＵ２０におけるソフトウェアが監視制御対象３６〜４１（図２参照）に対するデータ読み出しの際にリードブレーク方式を使用している。
【０２５８】
さらに、本実施形態にかかるバス延長対応型制御システムは、前述の第１実施形態におけるものと同様のＳＥＭＵ２０をそなえる一方、このＳＥＭＵ２０にＣＭバス２３を介して接続された棚２４〜２９を構成するＣＨインタフェース部３０〜３５の構成は、前述の第１〜第８実施形態におけるものと異なる。
また、この図３３に示すＣＨインタフェース部３０〜３５においては、ＳＥＭＵ２０からのデータ読み出し要求に対するデータ送信態様に着目すれば、前述の第６〜第８実施形態（図２３参照）と同様の構成を有しているが、当該データ読み出し要求がリトライであるか否かの認識態様が異なる。なお、図３３中、図２３，図２４，図２９又は図３２と同一の符号は、基本的に同様の部分を示す。
【０２５９】
換言すれば、本実施形態にかかるＣＭバス変換部３０ａ〜３５ａにおいては、前述の第６〜第８実施形態におけるもの（符号１３２，１３２Ａ参照）と異なるリトライ認識部１３２Ｃをそなえている。
即ち、本実施形態にかかるＣＭバス変換部３０ａ〜３５ａのリトライ認識部１３２Ｃは、ＳＥＭＵ２０からデータ読み出し要求を出力することにより棚２４〜２９に対してデータの読み出し制御を行なう際に、前段において行なわれたデータ読み出し制御との時間間隔が所定値よりも大きい場合には、上述のデータ読み出し要求は初めて出力されたものと認識する一方、前段において行なわれたデータ読み出し制御との時間間隔が所定値以下である場合には、上述のデータ読み出し要求は再送出力されていると認識する再送出力認識部としての機能を有しており、図３３に示すラッチトリガ立ち上がり検出部１４２，タイマ１４３及びＡＮＤ回路１４４により構成されている。
【０２６０】
ここで、ラッチトリガ立ち上がり検出部１４２は、ＡＮＤ回路８３からのラッチトリガ信号の立ち上がりを検出し、この立ち上がり時にパルスを発生するものである。換言すれば、ラッチトリガ立ち上がり検出部１４２は、ＡＮＤ回路８３からのラッチトリガの発生時のトリガ信号を、ＳＥＭＵ２０からのデータ読み出し要求の受信タイミングとしてタイマ１４３に出力するものである。
【０２６１】
タイマ１４３はラッチトリガ立ち上がり検出部１４２からトリガ信号を入力された時点から所定時間Ｔａｃｃを計時するものであり、この所定時間Ｔａｃｃの計時中においては起動中フラグ“１”を出力する一方、計時されている時間が所定時間Ｔａｃｃを経過した場合にはタイムアウトフラグ“０”を出力するとともに計時をリセットするものである。
【０２６２】
なお、上述の所定時間Ｔａｃｃとしては、例えばリトライアウトに要する時間Ｔよりも大きくなるように設定することができる。
ＡＮＤ回路１４４は、上述のタイマ１４３からのフラグとともに、ラッチトリガ立ち上がり検出部１４２からのタイマ計時開始後に続くトリガ信号を入力され、タイマ１４３の計時が開始されて起動中フラグ“１”が出力されている状態で次のトリガ信号が入力された場合に、次のトリガ信号に該当するデータ読み出し要求がリトライである旨のＨレベル信号“１”を出力する一方、所定時間Ｔａｃｃを経過しても次のトリガ信号が入力されない場合には、次のトリガ信号に該当するデータ読み出し要求がリトライでない旨のＬレベル信号“０”を出力するようになっている。
【０２６３】
即ち、上述のＡＮＤ回路１４４における出力がＨレベル信号“１”である場合には、前段において行なわれたデータ読み出し制御との時間間隔が所定値Ｔａｃｃ以下であり、データ読み出し要求が再送出力されているものと認識することができる一方、ＡＮＤ回路１４１の出力がＬレベル信号“０”である場合には、前段において行なわれたデータ読み出し制御との時間間隔が所定値Ｔａｃｃ以上であり、異なるアドレスに連続して読み出し制御が行なわれているので、データ読み出し要求が初めて出力されたものと認識することができるのである。
【０２６４】
換言すれば、ＣＰＵ２１で動作するソフトウェアがＣＨインタフェース部３０〜３５の監視制御対象側インタフェース部３０ｂ〜３５ｂにて管理されるラッチ部１２２をアクセスする場合に、あるラッチ部１２２をアクセスしてから、別のラッチ部１２２又は同一のラッチ部１２２をアクセスするまでの間に必ず複数サイクルの時間がかかることが保証されている場合には、ＣＭバス変換部３０ａ〜３５ａに、連続するアクセスに必要な複数サイクルの時間Ｔａｃｃをカウントするタイマ１４３をそなえたことにより、このタイマ１４３によるタイムアウト時間以内のアクセスはリトライであると判断することができるのである。
【０２６５】
例えば、監視制御対象３６〜４１等のように、ＣＰＵ２１において、Ｉ／Ｏをアクセスする前には必ずＣＰＵ２１における図示しないＲＯＭやワークＲＡＭのアクセスがあるため、連続してＩ／Ｏがアクセスされることはなく、必ず複数サイクルの時間がかかることが保証される。
なお、前述の第６〜第８実施形態の場合と同様に、監視制御対象側インタフェース部３０ｂ〜３５ｂのＩ／Ｏレジスタ１２５〜１３０を構成するラッチ部１２２（図２３参照）は、監視制御対象３６〜４１からの監視データを保持するものであって、ＳＥＭＵ２０によるデータ読み出し制御が行なわれるまで、読み出しデータについてラッチする読み出しデータラッチ部としての機能を有している。
【０２６６】
また、ラッチ部１３１としての非リトライデータラッチ信号生成部１３１−１，リトライデータラッチ部１３１−２により、ラッチ部１２２から読み出されたデータを一旦保持するデータ保持部としての機能を有している。
さらに、セレクタ１３３としてのＮＯＴ回路１３３−１は、フリップフロップ７２において、受信された読み出し要求が初めて出力されたものであると認識された場合には、ラッチ部１２２からの読み出しデータをＳＥＭＵ２０にに出力する一方、受信された読み出し要求が再送出力されているものである場合には、ラッチ部１３１にて保持されているデータをＳＥＭＵ２０に出力する出力データ選択部としての機能を有している。
【０２６７】
上述の構成により、本発明の第９実施形態にかかるバス延長対応型制御システムにおいても、監視データの読み出しの際には、ＳＥＭＵ２０とＣＨインタフェース部３０〜３５との間において、前述の図２７に示すような信号のやり取りが行なわれる。
即ち、ＳＥＭＵ２０のＣＰＵ２１から監視制御対象３６〜４１における監視データの読み出し要求が発生した場合には、前述の第１実施形態の場合と同様に、ＲＳ−４８５ドライバ５６〜５８からアドレス情報及び読み出し制御情報をＣＭバス２３を介して送信する〔図２７の信号（ｖ１）参照〕。
【０２６８】
ところで、監視制御対象側インタフェース部３０ｂ〜３５ｂのラッチ部１２２にてラッチされているデータ（監視データ）については、一度ＣＰＵ２１によるデータ読み出し制御が行なわれるとラッチが解除されるが〔図２７の信号（ｖ２）参照〕、このとき、当該読み出されたデータをリトライデータラッチ部１３１−２にてラッチしておく。
【０２６９】
ところで、タイマ１４３においては、連続して受信されるデータ読み出し要求の間隔を計時しており、前段に受信されたデータ読み出し要求からの経過時間が所定時間Ｔａｃｃ以内である場合には起動中フラグ“１”を出力する一方、経過時間が所定時間Ｔａｃｃを経過すると、タイムアウトフラグ“０”を出力する。これにより、ＳＥＭＵ２０からデータ読み出し要求を受信した場合に、前段において受信したデータ読み出し要求からの経過時間がＴａｃｃ以内である場合には、ＡＮＤ回路１４４では当該データ読み出し要求がリトライである旨“１”を出力する一方、経過時間がＴａｃｃを経過している場合には、当該データ読み出し要求がリトライでない旨“０”を出力している。
【０２７０】
例えば、上述の信号（ｖ２）に示すように、ラッチ部１２２にて格納されたデータの読み出しの際にエラーが発生した場合においては、ＤＡＣＫ信号がＣＭバス変換回路２２側で認識できず再送処理（リトライ）が発生する。即ち、ＣＰＵ２１による当該データについてのデータ読み出し制御が再度行なわれる〔図２７の信号（ｖ３）参照〕。
【０２７１】
この場合においては、ＡＮＤ回路１４４からの出力信号は、当該読み出し要求されているデータはリトライデータである旨を示す“１”であり、リトライデータラッチ部１３１−１にてラッチされているデータを選択してＳＥＭＵ２０に出力する〔図２７の信号（ｖ４）参照〕。
その後、ＳＥＭＵ２０のＣＰＵ２１においてデータラッチ部１３１−１からのデータを正常に受信すると、次の読み出しデータ要求を受けた場合のＡＮＤ回路１４４からの出力信号は“０”となり〔図２７の信号（ｖ５）参照〕、これを受けたＣＭバス変換部３０ａ〜３５ａにおいては、ラッチ部１３１にてラッチされているデータを次の読み出しデータに更新する。
【０２７２】
即ち、ＣＨインタフェース部３０〜３５において、ＳＥＭＵ２０から次の読み出し制御情報を受信した場合には、ＡＮＤ回路１４４からの出力信号は“０”であり、当該読み出し要求されているデータはリトライデータでない。従って、ラッチ部１２２にてラッチされたデータを多重バッファ８８を介してＳＥＭＵ２０に出力する〔図２７の信号（ｖ６），（ｖ７）参照〕。
【０２７３】
換言すれば、ＤＡＣＫ信号がＣＭバス変換回路２２側で認識できず再送処理（リトライ）が発生し、ＣＭバス変換部３０ａ〜３５ａにおいて当該読み出しデータ要求を受信すると、ラッチトリガ立ち上がり検出部１４２，タイマ１４３及びＡＮＤ回路１４４において、上述のデータ読み出し要求が再送出力されているものか否かを認識する。
【０２７４】
これにより、リトライであると認識された読み出し要求についてはラッチ部１２２へアクセスすることなく、ラッチ部１３１にて保持しているデータをＳＥＭＵ２０に返送することにより、上述のリトライ読み出し要求に対するデータを返送することができる。
このように、本発明の第９実施形態にかかるバス延長対応型制御システムによれば、監視制御対象側インタフェース部３０ｂ〜３５ｂにラッチ部１２２をそなえるとともに、ＣＭバス変換部３０ａ〜３５ａに非リトライデータラッチ信号生成部１３１−１，リトライデータラッチ部１３１−２，ＮＯＴ回路１３３−１，ラッチトリガ立ち上がり検出部１４２，タイマ１４３及びＡＮＤ回路１４４をそなえたことにより、前述の第６〜第８実施形態の場合と同様に、確実にソフトが認識するまで、ハードウェアでデータをラッチすることができるので、本システムにおいても、どのようなポーリング周期においても確実に情報をハードウェアからソフトウェアへ伝達できるというリードブレーク方式の利点を生かしきることができる利点がある。
【０２７５】
また、ＣＭバス２３上の再送処理をＣＭバス２３内で閉じて処理することができることになり、監視データをリードブレーク方式で保持するラッチ部１２２においては、ＣＰＵ２１からラッチ部１２２までの間にＣＭバスが存在していることを意識する必要がなく、従って再送処理に対するラッチ部１２２の特別な処理が無くなり、機能分担が明確になるとともに、各監視制御対象側インタフェース部３０ｂ〜３５ｂのラッチ部１２２にラッチ解除信号を入力する必要がなくなり、装置設計が容易となる利点がある。
【０２７６】
さらに、前述の第８実施形態の場合と同様に、ＣＨインタフェース部３０〜３５側のみで、受信された読み出しデータ要求がリトライか否かを判断することができるので、ＣＭバス変換回路２２において、リトライフラグや許可信号受信通知としてのＭＡＣＫ信号等を送信するための機能部が不要となり、ＣＭバス２３の信号線数が減り、システム構成を簡略化しながら、リトライ認識のための処理時間を短縮させることができる利点もある。
【０２７７】
（ｊ）第１０実施形態の説明
図３４は本発明の第１０実施形態にかかるバス延長対応型制御システムを示すブロック図であり、本実施形態にかかるバス延長対応型制御システムは、前述の第１〜第９実施形態の場合と同様に、ＣＭバスマスタとしてのＳＥＭＵ２０とＣＭバススレーブとしての棚２４〜２９とがＣＭバス２３を介して接続されているほか、このＳＥＭＵ２０と各棚２４〜２９とがそれぞれ、６本の物理的接続線１４５〜１５０を介して接続されるようになっている。
【０２７８】
ここで、これらの６本の物理的接続線１４５〜１５０は、ＳＥＭＵ２０に対して各棚２４〜２９の実装／未実装情報を通知するためのものである。換言すれば、物理的接続線１４５〜１５０は、ＳＥＭＵ２０と各々の棚２４〜２９とを接続しＣＭバス２３の断を検出するための断検出ラインとしての機能を有している。ところで、上述の物理的接続線１４５〜１５０は、ＳＥＭＵ２０側及び各棚２４〜２９側においては図３５に示すように接続されている（図３５においてはＣバス２３の図示を省略している）。
【０２７９】
なお、図３５中においては、ＳＥＭＵ２０とこのＳＥＭＵ２０と物理的接続線１４５を介して接続された棚２４の接続状態のみを示しているが、他の棚２５〜２９においてもこの棚２４と同様に、物理的接続線１４６〜１５０を介してそれぞれＳＥＭＵ２０に接続されている。
即ち、図３５に示すように、棚２４においては、ＳＥＭＵ２０とを接続する物理的接続線１４５は内部配線１４５ａを介して接地されている。
【０２８０】
また、ＳＥＭＵ２０においては、実装状態検出回路１４５−１〜１５０−１をそなえるとともに実装レジスタ１５１をそなえている。
ここで、実装状態検出回路１４５−１〜１５０−１は、棚２４〜２９が実装状態にあるか否かを検出するものであり、例えば５Ｖの電圧を印加する電源１５２及びＮＯＴ回路１５３により構成されている。即ち、棚２４〜２９が実装状態にある場合には、対応する実装状態検出回路１４５〜１５０−１を構成するＮＯＴ回路１５３からは実装検出信号としてＨレベル信号“１”を出力する一方、棚２４〜２９が未実装状態にある場合には、対応する実装状態検出回路１４５〜１５０−１のＮＯＴ回路１５３からは未実装検出信号としてＬレベル信号“０”を出力するようになっている。
【０２８１】
また、実装レジスタ１５１は、各実装状態検出回路１４５−１〜１５０−１から入力される実装／未実装検出信号を保持しておくものであり、この実装レジスタ１５１において保持されている実装／未実装検出信号はＣＰＵバス２１Ａを介してＣＰＵ２１に出力されるようになっている。
なお、この実装レジスタ１５１は、ＣＰＵ２１からの２４ビットのアドレス情報のデコーダ４３にてデコードした結果、実装レジスタ１５１のデータの読み出し指示が出力された場合に、その旨をデコーダ４３からイネーブル信号として入力されるようになっており、これにより、保持している実装／未実装検出信号をＣＰＵバス２１Ａを介して出力することができる。
【０２８２】
これにより、ＳＥＭＵ２０のＣＰＵ２１において上述のリトライアウトが発生したことを認識した場合に、ＣＰＵ２１では実装レジスタ１５１からの値を読み出すことにより、検出されたリトライアウトの原因として、バス障害によるものか又はＣＭバススレーブとしての棚が未実装状態にあるためかを特定することができるようになっている。
【０２８３】
従って、上述の実装状態検出回路１４５−１〜１５０−１，実装レジスタ１５１及びＣＰＵ２１により、同一アドレスに対するデータ読み出し要求の出力を所定の回数実施しても、ＣＭバス変換部３０ａ〜３５ａからの許可信号としてのＤＡＣＫ信号が受信されない場合において、このＤＡＣＫ信号が受信されない原因を物理的接続線１４５−１〜１５０−１からの検出情報に基づいて診断する診断部としての機能を有している。
【０２８４】
上述の構成により、本発明の第１０実施形態にかかるバス延長対応型制御システムでは、ＳＥＭＵ２０と棚２４〜２９との間で基本的に前述の第１実施形態の場合と同様の信号のやり取りを行なうことにより、所望のチャネルに対するデータの書き込み又は読み出しを行なうことができる。
ここで、実装状態検出回路１４５−１〜１５０−１では、物理的接続線１４５〜１５０からの信号に基づいて、棚２４〜２９の実装／未実装状態を検出し、演出情報を実装レジスタ１５１にて保持する。
【０２８５】
ＣＰＵ２１においては、実装レジスタ１５１からの値を読み出すことにより、棚２４〜２９の実装／未実装状態を認識することができる。特に、所望のチャネルに対するデータの読み出しの際に、リトライアウトが発生したことをＣＰＵ２１において認識した場合には、このＣＰＵ２１では実装レジスタ１５１からの値を読み出すことにより、検出されたリトライアウトの原因として、バス障害によるものか又はＣＭバススレーブとしての棚が未実装状態にあるためかを特定することができる。
【０２８６】
このように、本発明の第１０実施形態にかかるバス延長対応型制御システムによれば、物理的接続線１４５〜１５０，実装状態検出回路１４５−１〜１５０−１及び実装レジスタ１５１をそなえたことにより、所望のチャネルに対するデータの読み出しの際に、リトライアウトが発生したことをＣＰＵ２１において認識した場合には、このＣＰＵ２１では実装レジスタ１５１からの値を読み出すことにより、検出されたリトライアウトの原因として、バス障害によるものか又はＣＭバススレーブとしての棚が未実装状態にあるためかを確実に判断，特定することができるので、あらゆるバス障害時に対応することができ、ひいては監視制御機能の性能を更に向上させることができる利点がある。
【０２８７】
（ｋ）第１１実施形態の説明
図３７は本発明の第１１実施形態にかかるバス延長対応型制御システムを示すブロック図であり、本実施形態にかかるバス延長対応型制御システムについても、前述の第１０実施形態におけるものと同様に、ＳＥＭＵ２０のＣＰＵ２１においてリトライアウトが発生した場合に、ＣＰＵ２１において、リトライアウトの原因をバス障害によるものか又はＣＭバススレーブとしての棚が未実装状態にあるためかを特定するようになっている。
【０２８８】
ここで、本実施形態にかかるバス延長対応型制御システムにおいては、ＣＭバスマスタとしてのＳＥＭＵ２０とＣＭバススレーブとしての棚２４〜２９とが、ＣＭバス２３とともに接続状態通知用バス１５４及びパリティエラーバス１５５を介して接続されている。
ここで、この接続状態通知用バス１５４は、棚２４〜２９のＣＭバス２３への接続状態（実装状態）をＳＥＭＵ２０に対して通知するものであり、パリティエラーバス１５５は、ＳＥＭＵ２０からのアドレス情報におけるパリティエラーをＳＥＭＵ２０に返送通知するものである。
【０２８９】
ところで、図３８は本実施形態にかかるバス延長対応型制御システムの機能に着目したＣＭバス変換部３０ａ〜３５ａを示すブロック図であり、この図３８にて図示していない機能部については、基本的に前述の第１実施形態におけるもの（図６参照）と同様である。
ここで、この図３８において、ＲＳ−４８５レシーバ７１は、前述の第１実施形態（図６参照）におけるものと同様に、ＳＥＭＵ２０のＣＭバス変換回路２２からのアドレス／データ情報(AD7〜AD0)及びパリティ信号(ADP) を、ＣＭバス２３を介して受信するものである。
【０２９０】
また、１５６はパリティエラー検出部であり、このパリティエラー検出部１５６は、ＲＳ−４８５レシーバ７１にて受信されたＳＥＭＵ２０からのアドレス情報におけるパリティエラーを検出するパリティエラー検出部としての機能を有するであり、検出結果は後述するスリーステートバッファ１５８に出力するようになっている。
【０２９１】
さらに、１５７はアドレス検出部であり、このアドレス検出部１５７は、ＲＳ−４８５レシーバ７１にて受信されたアドレス情報をＣＭバス内部バス１５９を介して入力され、このアドレス情報についてデコードし、自身の棚２４〜２９にて収容するチャネル情報との一致／不一致を判定するものであり、判定結果は後述するスリーステートバッファ１５８に出力するようになっている。
【０２９２】
換言すれば、アドレス検出部１５７は、ＣＭバス２３から自身の収容する制御対象３６〜４１に対応するアドレスを検出し、スリーステートバッファ１５８に通知するものである。
また、スリーステートバッファ１５８は、上述のパリティエラー検出部１５６からのパリティエラー検出情報及びアドレス検出部１５７からの自身の収容する制御対象３６〜４１に対応するアドレスの検出情報に基づいて、接続状態通知用バス１５４及びパリティエラーバス１５５のアクティブ／非アクティブ状態を制御するものである。
【０２９３】
具体的には、スリーステートバッファ１５８は、アドレス検出部１５７から自身の収容する制御対象３６〜４１に対応するアドレスの検出情報を入力されると、接続状態通知用バス１５４はアクティブ状態とする一方、アドレス検出部１５７から自身の収容する制御対象３６〜４１に対応するアドレスの検出情報を入力されない場合には接続状態通知用バス１５４を非アクティブ状態とするように制御するようになっている。
【０２９４】
また、スリーステートバッファ１５８は、パリティエラー検出部１５６からのパリティエラー検出情報を入力されるとパリティエラーバス１５５をアクティブ状態とする一方、パリティエラー検出部１５６からのパリティエラー検出情報を入力されない場合にはパリティエラーバス１５５を非アクティブ状態とするように制御するようになっている。
【０２９５】
従って、上述のスリーステートバッファ１５８は、アドレス検出部１５７にて自身の収容する制御対象３６〜４１に対応するアドレスを検出すると接続状態通知用バス１５４をアクティブ状態にする一方、パリティエラー検出部１５６にてパリティエラーを検出すると、パリティエラーバス１５５をアクティブ状態にするバス制御部としての機能を有している。
【０２９６】
例えば、パリティエラー検出部１５６において、受信したアクセスアドレス〔図４２の（ａ）参照〕にパリティエラーが有り、且つアドレス検出部１５７において、アクセスアドレスが自身の収容するチャネルに該当するものでない場合には、スリーステートバッファ１５８に対してその旨を通知する。
これにより、スリーステートバッファ１５８においては、接続状態通知バス１５４を非アクティブ状態とする一方、パリティエラーバス１５５をアクティブ状態となるように制御することができる〔図４２の（ｂ），（ｃ）参照〕。
【０２９７】
また、パリティエラー検出部１５６において、受信したアクセスアドレス〔図４２の（ａ）参照〕にパリティエラーが無く正常データとして認識でき、且つアドレス検出部１５７において、アクセスアドレスが自身の収容するチャネルに該当するものである場合には、スリーステートバッファ１５８に対してその旨を通知する。
【０２９８】
これにより、スリーステートバッファ１５８では、接続状態通知用バス１５４をアクティブ状態とする一方、パリティエラーバス１５５を非アクティブ状態となるように制御することができる〔図４２の（ｄ），（ｅ）参照〕。
なお、上述のパリティエラー検出部１５６としては、前述の第１実施形態におけるパリティ検査／生成部８５により、アドレス検出部１５７としては、前述の第１実施形態におけるデコーダ８２により、スリーステートバッファ１５８としては、前述の第１実施形態におけるＲＳ−４８５ドライバ８７により、それぞれ構成することができる。
【０２９９】
また、図３８において、ＲＳ−４８５レシーバ７１とパリティエラー検出部１５６としてのパリティ検査／生成部８５との間のＣＭバス内部バス１５９に介装されるフリップフロップ（図６における符号７２参照）については図示を省略している。
ところで、上述の接続状態通知用バス１５４及びパリティエラーバス１５５に接続されたＳＥＭＵ２０は、例えば図３９に示すような構成を有している。
【０３００】
即ち、本実施形態にかかるＳＥＭＵ２０は、前述の第１実施形態におけるもの（図５参照）に比して、接続状態通知用バス１５４及びパリティエラーバス１５５がＲＳ−４８５レシーバ５９に接続されるとともに、レジスタ部１６０をそなえている点が主として異なるが、その他の構成については基本的に同様である。
ここで、ＲＳ−４８５レシーバ５９は、棚２４〜２９からのデータアクノリッジ信号(*DACK）信号を受信するとともに、棚２４〜２９の実装／未実装情報としての接続状態通知情報（＊接続状態通知）及びパリティエラー情報（＊パリティエラー）を、各バス１５４，１５５の状態（アクティブ／非アクティブ）により受信するものである。
【０３０１】
また、レジスタ部１６０は、ＲＳ−４８５レシーバ５９からの接続状態通知情報及びパリティエラー情報を、棚２４〜２９におけるチャネル毎に保持するものであり、ＣＰＵ２１においては、このレジスタ部１６０において保持されているデータをファームウェアにより読み出すことができるようになっている。
また、このレジスタ部１６０は、詳細には図４０に示すように、ラッチ部１６１，アドレスセレクタ１６２，接続状態／パリティ情報保持メモリ１６３，ライトパルスセレクタ１６４及びバッファ１６５をそなえて構成されている。
【０３０２】
ここで、ラッチ部１６１は、ＣＰＵバス２１Ａに接続されて、ＣＰＵ２１からのアドレスラッチ信号に基づき、ＣＰＵ２１がＣＨバス２３にアクセスしている際のアドレス情報（Ａ23〜Ａ16）をラッチしておくものである。
また、アドレスセレクタ１６２は、上述のラッチ部１６１と書き込み用ハードウェアバス１６６を介して接続されるとともにＣＰＵバス２１Ａに接続されて、ＡＮＤ回路４４からのデータ有効ゲート信号に基づいて、ラッチ部１６１からのアドレス情報か又はＣＰＵバス２１Ａからのアドレス情報を選択的に出力するものである。
【０３０３】
具体的には、アドレスセレクタ１６２は、ＡＮＤ回路４４からのデータ有効ゲート信号がＬレベル信号の場合には、ラッチ部１６１からＣＭバス２３にアクセスしている際のアドレス情報を選択して出力する一方、ＡＮＤ回路４４からのデータ有効ゲート信号がＨレベル信号の場合には、ＣＰＵ２１においてはＣＭバス２３にアクセスしていない時のアドレス情報を選択して出力するようになっている。
【０３０４】
接続状態／パリティ情報保持メモリ１６３は、アドレスセレクタ１６２から入力されるアドレス情報（８ビットの情報）をアドレス情報として、接続状態通知情報及びパリティエラー情報をデータ（Ｄ0 ，Ｄ1 ）として保持するものである。
また、ライトパルスセレクタ１６４は、メモリ書き込み信号又はＣＰＵ２１からのライト信号のいずれかを、上述のＡＮＤ回路４４からのデータ有効ゲート信号に基づいて選択的に出力するものである。
【０３０５】
さらに、バッファ１６５は、ＲＳ−４８５レシーバ５９からの接続状態通知情報及びパリティエラー情報を一旦保持するとともに、このバッファ１６５にて保持されている情報は、上述のＡＮＤ回路４４からのデータ有効ゲート信号がＬレベル信号となった場合にイネーブル状態となって接続状態／パリティ情報保持メモリ１６３に出力されるようになっている。
【０３０６】
これにより、ＡＮＤ回路４４からのデータ有効ゲート信号がＬレベル信号の場合には、アドレスセレクタ１６２ではラッチ部１６１からのアドレス情報を選択し、ライトパルスセレクタ１６４ではメモリ書き込み信号を選択するとともに、バッファ１６５がイネーブル状態となる。
即ち、ＡＮＤ回路４４からのデータ有効ゲート信号がＬレベル信号の場合にはＣＰＵ２１がＣＭバス２３にアクセス中であり、このとき、接続状態／パリティ情報保持メモリ１６３においては、バッファ１６５からの接続状態通知情報及びパリティエラー情報をハードウェアで書き込まれるようになっている。
【０３０７】
このようにして接続状態／パリティ情報保持メモリ１６３にチャネル毎の接続状態通知情報及びパリティエラー情報が、ハードウェアにより書き込まれた後に、ＡＮＤ回路４４からのデータ有効ゲート信号がＨレベル信号となって、ＣＰＵ２１から接続状態／パリティ情報保持メモリ１６３に対してリードアクセスを受けた場合には、アドレスセレクタ１６２ではＣＰＵバス２１Ａからのアドレス情報を選択する。
【０３０８】
この場合においては、接続状態／パリティ情報保持メモリ１６３において、ＣＰＵバス２１ＡからＣＰＵリード信号を受けているので、ＣＰＵバス２１Ａからアドレスセレクタ１６２を介して入力された読み出しアドレス情報に対応した接続状態通知情報及びパリティエラー情報を、データ（Ｄ0 ，Ｄ1 ）としてＣＰＵバス２１Ａに送出するようになっている。
【０３０９】
さらに、接続状態／パリティ情報保持メモリ１６３におけるデータがＣＰＵ２１においてリードされた後に、ＡＮＤ回路４４からのデータ有効ゲート信号がＨレベル信号で、ＣＰＵ２１から接続状態／パリティ情報保持メモリ１６３に対してライトアクセスを受けた場合には、アドレスセレクタ１６２では上述のリードアクセスの場合と同様にＣＰＵバス２１Ａからのアドレス情報を選択する。
【０３１０】
この場合においては、接続状態／パリティ情報保持メモリ１６３において、ＣＰＵバス２１ＡからＣＰＵライト信号を受けている一方、バッファ１６５はディスイネーブル状態であり、ＣＰＵバス２１Ａからアドレスセレクタ１６２を介して入力されたアドレス情報のデータはクリア状態となる。
換言すれば、ＡＮＤ回路４４からのデータ有効ゲート信号がＨレベル信号の場合にはＣＰＵ２１はＣＰＵバス２１Ａにアクセス中であり、このとき、接続状態／パリティ情報保持メモリ１６３にＣＰＵライト信号が入力された場合には、アドレス情報に対応するデータ内容はクリアされるようになっている。
【０３１１】
ところで、ＣＰＵ２１においては、データ読み出しの際にリトライアウトが発生したことを認識した場合に、ＣＰＵバス２１Ａにアクセスすることにより、レジスタ部１６０からの値を読み出すことにより、当該リトライアウトが発生したアクセス先のチャネルを収容する棚２４〜２９の実装情報（接続状態通知情報）及びパリティエラー情報を獲得するようになっている。
【０３１２】
また、ＣＰＵ２１においては、レジスタ部１６０からの接続状態通知情報及びパリティエラー情報に基づいて、図４１に示すような、ＣＭバス２３の障害内容を診断するための論理をそなえている。
これにより、例えばＣＰＵ２１においてリトライアウトが発生したことを認識した場合に、この図４１に示すような論理に基づいて、検出されたリトライアウトの原因として、バス障害によるものか又はＣＭバススレーブとしての棚２４〜２９が未実装状態にあるためかを特定することができる。
【０３１３】
具体的には、ＣＰＵ２１では、接続状態通知用バス１５４及びパリティエラーバス１５５の双方が非アクティブ状態である場合には、障害内容をＣＭバスが未実装であると診断し、接続状態通知用バス１５４が非アクティブ状態でパリティエラーバス１５５がアクティブ状態である場合には、障害内容をＣＭバス２３の障害であると診断するようになっている。
【０３１４】
さらに、接続状態通知用バス１５４及びパリティエラーバス１５５の双方がアクティブ状態である場合には、障害内容をＣＭバス２３の障害であると診断し、接続状態通知用バス１５４がアクティブ状態でパリティエラーバス１５５が非アクティブ状態である場合には、障害内容をＣＭバス２３の障害であると診断するようになっている。
【０３１５】
従って、上述ＣＰＵ２１により、上述のデータ読み出し要求の出力を所定の回数実施しても、ＣＭバス変換部３０ａ〜３５ａからの許可信号としてのＤＡＣＫ信号が受信されない場合において、このＤＡＣＫ信号が受信されない原因を接続状態通知用バス１５４及びパリティエラーバス１５５からの情報に基づいて診断する診断部としての機能を有している。
【０３１６】
上述の構成により、本発明の第１１実施形態にかかるバス延長対応型制御システムの動作を、図４３に示すタイムチャートを用いて以下に説明する。
本実施形態にかかるバス延長対応型制御システムでは、ＳＥＭＵ２０と棚２４〜２９との間で基本的に前述の第１実施形態の場合と同様の信号のやり取りを行なうことにより、所望のチャネルに対するデータの書き込み又は読み出しを行なうことができる。
【０３１７】
また、ＣＰＵ２１において、書き込みあるいは読み出し等のアクセスをＣＭバス２３に対して行なう場合には、アクセス先の監視制御対象としてのチャネルを収容する棚２４〜２９に対して、アクセスアドレス情報が出力される。
即ち、ＡＮＤ回路４４からのデータ有効ゲート信号がＬレベル信号になると〔図４３の時点（ｑ１）参照〕、ＣＰＵ２１のＣＭバス２３に対するアクセスが開始されて、ＣＭバス２３上においては例えばアドレス情報（Ａ23〜Ａ00）及びデータ情報（Ｄ15〜Ｄ00）が出力される〔図４３の時点（ｑ１）〜（ｑ５）参照〕。
【０３１８】
棚２４〜２９では、ＣＭバス変換部３０ａ〜３５ａを構成するＲＳ−４８５レシーバ７１において、ＣＭバス２３から上述のアクセスアドレス情報を、タイミング信号（MUXTIM）に基づいて受信する。
ここで、ＣＭバス変換部３０ａ〜３５ａのパリティエラー検出部１５６では、ＲＳ−４８５レシーバ７１にて受信されたアドレス情報におけるパリティエラーを検出し、その旨をスリーステートバッファ１５８に出力する。
【０３１９】
さらに、アドレス検出部１５７では、アドレス情報をデコードし、自身の棚２４〜２９にて収容するチャネル情報との一致／不一致を判定し、判定結果をスリーステートバッファ１５８に出力する。
スリーステートバッファ１５８では、上述のアドレス検出部１５７からの判定結果に基づいて、接続状態通知用バス１５４の状態（アクティブ／非アクティブ）を制御する一方、パリティエラー検出部１５６からの検出情報に基づいてパリティエラーバス１５５の状態（アクティブ／非アクティブ）を制御する。
【０３２０】
この場合においては、スリーステートバッファ１５８では、アドレス検出部１５７からの判定結果に基づいて、受信されたアドレスが自身の収容するチャネルに該当するものではないため、接続状態通知用バス１５４を非アクティブ状態とし、接続状態通知信号（非実装信号）として出力する〔図４３の時点（ｑ４）〜時点（ｑ９）参照〕。
【０３２１】
同様に、スリーステートバッファ１５８では、パリティエラー検出部１５６から検出結果に基づいて、受信されたアドレス情報にパリティエラーが検出されているので、パリティエラーバス１５５をアクティブ状態とし、パリティエラー信号として出力する〔図４３の時点（ｑ６）〜時点（ｑ９）参照〕。
なお、上述のスリーステートバッファ１５８では、いずれかのアドレスブロック，データブロックでパリティエラーを検出した場合には、ＣＰＵサイクル許可信号としてのＤＡＣＫ信号の発生タイミングで、このＤＡＣＫ信号の代わりに上述のパリティエラー信号を出力する。
【０３２２】
また、ラッチ部１６１では、ＣＰＵ２１からのアドレスラッチ信号に基づき〔図４３の時点（ｑ２）参照〕、ＣＰＵ２１がＣＨバス２３にアクセスしている際のアドレス情報（Ａ23〜Ａ16）をラッチする。アドレスセレクタ１６２ではＬレベルのデータ有効ゲート信号を受けているので、ラッチ部１６１からのアドレス情報が接続状態／パリティ情報保持メモリ１６３のアドレスとして設定される〔図４３の時点（ｑ３）〜時点（ｑ９）参照〕。
【０３２３】
さらに、ライトパルスセレクタ１６４においても、Ｌレベルのデータ有効ゲート信号を受けているので、ハードウェアによる書き込みのためのメモリ書き込み信号が選択されるとともに、バッファ１６５がイネーブル状態となる。
これにより、接続状態／パリティ情報保持メモリ１６３においては、ラッチ部１６１からのアドレス情報をアドレスとして、ライトパルスセレクタ１６４においてメモリ書き込み信号が選択されているタイミングにおいて、バッファ１６５からの接続状態通知情報及びパリティエラー情報をハードウェアで書き込む〔図４３の時点（ｑ４）〜（ｑ７），（ｑ８）〜（ｑ９）参照〕。
【０３２４】
ＣＰＵ２１においては、レジスタ１６０に上述の如く書き込まれた値を読み出すことにより、各棚２４〜２９に接続された接続状態通知バス１５４及びパリティエラーバス１５５の状態に関する情報を獲得し、この情報に基づいて、棚２４〜２９の実装／未実装状態を認識することができる。
特に、所望のチャネルに対するデータの読み出しの際に、リトライアウトが発生したことをＣＰＵ２１において認識した場合には、このＣＰＵ２１ではレジスタ部１６０からの値を読み出すことにより、検出されたリトライアウトの原因として、バス障害によるものか又はＣＭバススレーブとしての棚が未実装状態にあるためかを特定することができる。
【０３２５】
このように、本発明の第１１実施形態にかかるバス延長対応型制御システムによれば、接続状態通知用バス１５４とパリティエラーバス１５５とを有し、ＣＭバス変換部３０ａ〜３５ａがアドレス検出部１５７とスリーステートバッファ１５８とをそなえたことにより、所望のチャネルに対するデータの読み出しの際に、リトライアウトが発生したことをＣＰＵ２１において認識した場合には、このＣＰＵ２１ではレジスタ部１６０からの値を読み出すことにより、検出されたリトライアウトの原因として、バス障害によるものか又はＣＭバススレーブとしての棚が未実装状態にあるためかを確実に判断，特定することができるので、あらゆるバス障害時に対応することができ、ひいては監視制御機能の性能を更に向上させることができる利点がある。
【０３２６】
さらに、アドレス検出によって各ＣＭバススレーブの実装・未実装を検出する場合、ＣＭバス変換回路２２からＣＭバス２３を介して出力するアドレス自体にエラーが発生した場合においても、単にＣＭバススレーブ未実装として出力してしまうことがなく、障害発生原因を特定する際の正確性を飛躍的に向上させることができる。
【０３２７】
なお、上述の本実施形態においては、ＳＥＭＵ２０と棚２４〜２９とがＣＭバス２３，接続状態通知バス１５４及びパリティエラーバス１５５を介して接続されているが、本発明によれば、例えば図４４に示すように、パリティエラーバス１５５を介装せずに、ＳＥＭＵ２０と棚２４〜２９とをＣＭバス２３及び接続状態通知バス１５４のみを介して接続してもよく、このようにしても、少なくとも上述の第１０実施形態におけるものよりもハード物量を抑制しながら、ＳＥＭＵ２０のＣＰＵ２１においてリトライアウトが発生した場合に、ＣＰＵ２１において、リトライアウトの原因をバス障害によるものか又はＣＭバススレーブとしての棚が未実装状態にあるためかを特定することができる利点がある。
【０３２８】
この場合においては、少なくとも、棚２４〜２９においては、ＣＭバス２３から自身の収容する監視制御対象３６〜４１に対応するアドレスを検出するアドレス検出部と、アドレス検出部にて自身の収容する監視制御対象３６〜４１に対応するアドレスを検出すると接続状態通知用バス１５４をアクティブ状態にするバス制御部とをそなえるとともに、ＳＥＭＵ２０が、データ読み出し要求の出力を所定の回数実施しても、ＣＭバス変換部３０ａ〜３５ａからのＤＡＣＫ信号が受信されない場合において、このＤＡＣＫ信号が受信されない原因を接続状態通知用バス１５４からの情報に基づいて診断する診断部をそなえている。
【０３２９】
（ｌ）第１２実施形態の説明
図４５は本発明の第１２実施形態にかかるバス延長対応型制御システムを示すブロック図であるが、本実施形態にかかるバス延長対応型制御システムは、前述の第１実施形態におけるものに比して、ＳＥＭＵ２０にラッチ部１６６及びリードレジスタ１６７をそなえ、ＣＭバス２３に障害が発生した場合に、ＣＭバスの障害を示す警報発生と同時に、切断箇所の指定／通知ができるようにしたものである。
【０３３０】
ここで、ラッチ部１６６は、ＣＭバスマスターとしてのＳＥＭＵ２０からＣＭバススレーブとしての監視制御対象３６〜４１に対する監視制御データ要求先のアドレス情報におけるチャネル番号をラッチするものであり、このラッチされているチャネル情報は、リトライカウンタ５０においてリトライアウト検出情報としてのリトライパルスを受けて、後段のリードレジスタ１６７に出力されるようになっている。
【０３３１】
なお、上述のラッチ部１６６の内容はＣＰＵ２１からのソフト制御によりクリアされるようになっている。
また、リードレジスタ１６７は、データバスとしてのＣＰＵバス２１Ａに接続され、ラッチ部１６６にて保持されていたチャネル情報をＣＰＵバス２１Ａを介してＣＰＵ２１に通知するものである。
【０３３２】
従って、上述のラッチ部１６６及びリードレジスタ１６７により、監視制御対象３６〜４１に対するアドレス情報をラッチするアドレス情報レジスタとしての機能を有している。
ＣＰＵ２１では、強制終了ＤＡＣＫ信号が入力されてリトライアウトが発生したことを認識すると、上述のリードレジスタ１６７からのチャネル情報に基づいて、このリトライアウトの発生原因としてのバス障害発生箇所を特定することができる。具体的には、ＣＰＵ２１では、ラッチ部１６６において先にラッチしておいたチャネル情報をＣＭバス２３のの切断／障害箇所である旨を判断する。
【０３３３】
換言すれば、ＣＰＵ２１は、データ読み出し要求を所定の回数実施しても、ＣＭバス変換部３０ａ〜３５ａからのＤＡＣＫ信号が受信されない場合において、ＣＭバス２３の切断／障害箇所を特定するバス切断／障害箇所特定部としての機能を有している。
上述の構成により、本発明の第１２実施形態にかかるバス延長対応型制御システムでは、ＣＭバス変換回路２２において、ＤＡＣＫ信号を受信できる状態にあるにもかかわらず、ＤＡＣＫ信号を受信しない場合には、例えば図４６のフローチャートに示すように、ＣＭバス２３を介して、所望のチャネルを収容する棚２４〜２９に対して送信したものと同様のアドレス／データを再度送信する。
【０３３４】
即ち、上述したように、ＳＥＭＵ２０のＣＰＵ２１からＣＰＵバス２１Ａを介してＣＭバス変換回路２２に対してデータが出力される（ステップＡ１）。
【０３３５】
ここで、このＣＰＵバス２１Ａに出力されたデータのアドレス情報がＣＭバス２３に出力すべきアドレスである場合は（ステップＡ２のＹＥＳルート）、リトライカウンタ５０においてカウントされるリトライ回数（ＣＭバス２３に対するデータの再送回数）を「０」とする一方、上述のＣＰＵバス２１Ａに出力されたアドレス情報を、データ読み出し要求先のチャネル情報としてラッチ部１６６にてラッチしておく（ステップＡ１２）。
【０３３６】
さらに、ＲＳ−４８５ドライバ５６〜５８において、上述の如くＣＭバス２３に対してデータを送出する（ステップＡ４）。
【０３３７】
続いて、ＤＡＣＫウィンドウ生成部４９ではＤＡＣＫウィンドウ信号をＡＮＤ回路６６に出力することにより（図７の（ｇ）参照）、送信先のチャネルを収容する棚２４〜２９からのＤＡＣＫ信号の受信を受け付けるウィンドウ処理が開始するとともに、タイマをスタートさせることにより、ウィンドウ処理を行なう時間について計時する（ステップＡ５）。
【０３３８】
ここで、タイマによる計時に基づき、所定時間が経過するまではＤＡＣＫ信号の受信を待機し（ステップＡ６のＮＯルート及びステップＡ７のＮＯルートにより構成されるループ）、所定時間経過前にＤＡＣＫ信号が受信された場合には、ＳＥＭＵ２０からのデータの再送は行なわないが（ステップＡ６のＹＥＳルート）、所定時間経過してもＤＡＣＫ信号が受信されない場合は、ＳＥＭＵ２０からのデータの再送を行なう（ステップＡ７のＹＥＳルート）。
【０３３９】
即ち、リトライ回数が所定回数Ｎ（Ｎは自然数）以下である場合において、リトライカウンタ５０にてカウントされているリトライ回数を「１」加算し、ＤＡＣＫウィンドウ生成部４９においてリトライパルスを出力するとともに、タイマによるウィンドウ処理の時間の計時はリセットする（ステップＡ１０）。
【０３４０】
これにより、ＣＭバス２３を介して、所望のチャネルを収容する棚２４〜２９に対して送信したものと同様のデータを再度送信し、上述の場合と同様にＤＡＣＫ信号の受信を待機する（ステップＡ１０からステップＡ４）。
なお、ステップＡ８において、上述のＣＭバス変換回路２２からの再送処理がＮ回繰り返し行なわれた場合には、リカバリー処理として、リトライカウンタ５０ではＯＲ回路６７に対してリトライアウト信号を出力する。これにより、ＯＲ回路６７では強制終了ＤＡＣＫ信号を生成してＣＰＵ２１に出力する一方（ステップＡ１１）、ＣＰＵ２１ではこれをバス障害として認識し、ラッチ部１６６にてラッチされているアドレス情報をリードレジスタ１６７を介して獲得し、このアドレス情報に該当するチャネルを切断／障害箇所として特定（指定）する。
【０３４１】
このように、本発明の第１２実施形態にかかるバス延長対応型制御システムによれば、ＳＥＭＵ２０にラッチ部１６６及びリードレジスタ１６７をそなえることにより、ＣＭバス切断箇所が障害発生時に判明することで、保守員が現場に出向いて、信号／電気の導通試験を行なうことを通じて切断箇所を特定する必要がなくなり、サービス中回線の切断等のおそれがなくなり、安全、確実且つ迅速に障害の復旧を図ることができる利点がある。
【０３４２】
なお、上述の本実施形態においては、ＣＭバス２３は多重化構成を有していないが、これに限定されず、ＣＭバス２３を多重化して構成してもよく、例えば前述の第２実施形態に示すように２重化されたバス延長対応型制御システムに本発明を適用してもよい。
（ｍ）第１３実施形態の説明
図４７は本発明の第１３実施形態にかかるバス延長対応型制御システムを示すブロック図であるが、この図４７に示すバス延長対応型制御システムは前述の第２実施形態におけるものと同様に、被制御部としての棚２４Ａ〜２９Ａ及びＳＥＭＵ２０Ａとを接続するＣＭバス２３−１，２３−２が、現用／予備の冗長構成を有している。
【０３４３】
また、本実施形態にかかるバス延長対応型制御システムは、前述の第２実施形態におけるものに比して、現用／予備の切り替え情報を保持する切り替えレジスタ１６８をそなえ、この現用／予備の切り替えが発生した場合にＲＡＭ１６９及びＲＯＭ１７０に記憶されている棚２４Ａ〜２９Ａ側の設定情報を再設定するようになっている点が異なり、それ以外の構成については基本的に同様である。なお、図４７，図４８中、図１０，図１１と同一の符号は同様の部分を示している。
【０３４４】
ここで、図４８は本発明の第１３実施形態にかかるバス延長対応型制御システムのＳＥＭＵを示すブロック図であり、この図４８において、９７Ａは現用系判定回路であり、この現用系判定回路９７Ａは、断検出部６８−１，６８−２からの状態信号BUSACT#1，BUSACT#2，リトライカウンタ５０からのリトライアウト信号及びＣＰＵ２１からの状態リセット信号を入力され、断検出部６８−１，６８−２からの状態信号BUSACT#1，BUSACT#2又はリトライアウトを検出したことに基づき現用系を決定するものである。
【０３４５】
例えば、断検出部６８−１，６８−２からの状態信号BUSACT#1，BUSACT#2又リトライアウト信号に基づき、現用系として使用していた系における断又はリトライアウトを検出した時に、これをトリガ情報として予備系として使用していた系を現用系に切り替えて使用するようになっている。
また、切り替えレジスタ１６８は、現用系判定回路９７からの現用系制御情報を入力されて、棚２４Ａ〜２９Ａにおける現用／予備の切り替えが発生した場合にその旨の情報を保持しておくものであり、ＣＰＵ２１では、上述の切り替えレジスタ１６８からのデータをＣＰＵバス２１Ａを介して入力されるようになっており、これにより、現用／予備の切り替えが発生した時に、その旨を認識することができる。
【０３４６】
また、ＲＡＭ１６９及びＲＯＭ１７０は、被制御部としての棚２４Ａ〜２９Ａの装置運用情報を記憶するものであり、このＲＡＭ１６９及びＲＯＭ１７０に記憶されている装置設定情報は、ＣＰＵ２１を通じ、ＣＭバス２３−１，２３−２を介して出力され、棚２４Ａ〜２９Ａにおける装置設定情報として設定されるようになっている。
【０３４７】
例えば、ＣＰＵ２１においては、データ読み出し要求の出力を所定の回数実施しても、ＣＭバス変換部３０ａ−１〜３５ａ−１又は３０ａ−２〜３５ａ−２からの許可信号としてのＤＡＣＫ信号が受信されない場合に、ＣＭバス２３−１，２３−２の現用／予備の切り替えが発生した時点において、ＲＡＭ１６９及びＲＯＭ１７０にて記憶されているデータを用いて棚２４Ａ〜２９Ａの装置運用情報を再設定するようになっている。
【０３４８】
上述の構成により、本発明の第１３実施形態にかかるバス延長対応型制御システムの動作を、図４９に示すフローチャートを用いて以下に説明する。
即ち、本実施形態にかかるバス延長対応型制御システムにおいても、前述の第２実施形態の場合と同様に、ＳＥＭＵ２０Ａと棚２４Ａ〜２９Ａとの間において、ＣＭバス２３−１を介した♯１系か又はＣＭバス２３−２を介した♯２系のいずれかを現用系として用いて情報の通常のやり取りを行なうことができる（図４９のステップＢ１）。
【０３４９】
即ち、ＳＥＭＵ２０Ａの現用系判定回路９７において、断検出部６８−１，６８−２からの断検出情報に基づいて現用系として用いる系を決定することにより、ＳＥＭＵ２０Ａと棚２４Ａ〜２９Ａとの間において情報のやり取りを行なっている。
ここで、ＳＥＭＵ２０Ａの断検出部６８−１，６８−２において、現用系として使用していたＣＭバス２３−１，２３−２の断を検出したり、リトライカウンタ５０からのリトライパルスを入力されると、これをトリガ情報として予備系として使用していた系を現用系に切り替えて使用する一方、ＣＰＵ２１に対してその旨を通知する。
【０３５０】
また、切り替えレジスタ１６８では、現用系判定回路９７からの現用系制御情報を入力されて、棚２４Ａ〜２９Ａにおける現用／予備の切り替えが発生した場合にその旨の情報を保持しておき、ＣＰＵ２１に対して、ＣＰＵバス２１Ａを介することにより、上述の切り替えレジスタ１６８からの切り替え発生情報を通知する。
【０３５１】
ＣＰＵ２１においては、ＣＭバス２３−１，２３−２の現用／予備の切り替えが発生した時点において、ＲＡＭ１６９及びＲＯＭ１７０にて記憶されているデータを用いて棚２４Ａ〜２９Ａの装置運用情報を再設定する（図４９のステップＢ２のＹＥＳルートからステップＢ３）。
なお、棚２４Ａ〜２９ＡのＣＭバス変換部３０ａ−１〜３５ａ−１，３０ａ−２〜３５ａ−２では、上述の設定情報を受ける毎に許可信号としてのＤＡＣＫ信号をＣＭバス変換回路６９に返信する。
【０３５２】
例えば、現用系としてのＣＭバス２３−１がＣＭバス２３−２に切り替わった時に、ＣＭバス２３−２に接続された被制御部としての棚２４Ａ〜２９Ａにおいては、ＣＭバス変換部３０ａ−１〜３５ａ−１が動作している状態からＣＭバス変換部３０ａ−２〜３５ａ−２が動作している状態に切り替わる。
ＣＰＵ２１においては上述の現用／予備の切り替えが発生したことは認識することができるが、この切り替えとソフトウェアのＣＰＵアクセスとは非同期に実施されるため、切り替えと同時にＣＭバス変換部３０ａ−２〜３５ａ−２に装置設定情報を再設定しなければ、ＣＰＵ２１の認識が誤ったものとなる時間が生じる。
【０３５３】
換言すれば、ＣＰＵ２１によるアクセス時に切替が発生した場合は、そのＣＰＵサイクルの情報が欠落する可能性がある。特に、装置運用にかかわる情報の設定中である場合に上述の切り替えが発生した場合には、装置として所望の機能を実施できない可能性がある。
即ち、ＣＰＵ２１において、現用／予備の切替が発生したことを認識した時に、棚２４Ａ〜２９Ａにおける装置設定情報を再設定することにより、現用／予備の切り替え発生時のＣＰＵ２１の認識の不一致を防止することができる。
【０３５４】
このように、本発明の第１３実施形態にかかるバス延長対応型制御システムによれば、ＣＭバス２３−１〜２３−２が、現用／予備の冗長構成を有するとともに、ＣＰＵ２１において、データ読み出し要求の出力を所定の回数実施しても、ＣＭバス変換部３０ａ−１〜３５ａ−１，３０ａ−２〜３５ａ−２からの許可信号としてのＤＡＣＫ信号が受信されない場合は、ＣＭバス２３−１〜２３−２の現用／予備の切替が発生した時点において、棚２４Ａ〜２９Ａの装置運用情報を再設定することにより、現用／予備の切り替え発生時のＣＰＵ２１の認識の不一致を防止することができ、ＣＰＵ２１によるアクセス時に切替が発生した場合においても、装置としての機能障害を防止することができる利点がある。
【０３５５】
（ｎ）その他
なお、上述の各実施形態においては、ＳＥＭＵ２０に対してＣＭバス２３，２３−１，２３−２を介して６つの棚２４，２４Ａが接続されているが、これ以外の数の棚を設けることもでき、特に棚の数を６つ以上に設定することにより、他チャンネル化を図っても差し支えない。
【０３５６】
また、上述の各実施形態にかかる態様について、適宜組み合わせて実現することも可能である。
【０３５７】
【発明の効果】
以上詳述したように、本発明によれば、制御部と複数の被制御部とを接続するバスとして、データ通信システムにおける装置間の相互接続に関する規格に沿うバスとすることにより、各制御対象が直接バスにアクセスすることができ、制御対象の機能が簡素化され、伝送容量の増大により制御対象の数が増加しても、制御機能のレベルを維持しながら、製品コストの増大を抑えることができる利点がある。
【０３５８】
また、本発明によれば、誤り検出ビットを用いることにより、制御部から被制御部に対する信号の正常性や、被制御部から制御部に対する信号の正常性を判定することができるので、制御対象に対する制御機能の信頼性向上を図ることができる利点がある。
さらに、本発明によれば、制御部と複数の被制御部とを接続するバスの全長を入力し、この入力値に基づいて、許可信号の受信を待機する時間を設定することができるので、不要な待ち時間を最小限とすることができるので、ＣＰＵの処理能力を向上させることができる利点もある。
【０３５９】
また、本発明によれば、信号の出力を所定回数実施しても、許可信号を受信しない場合は、バス障害として外部に通知することができるので、バス障害に対する復旧処理を即座に行なうことができる利点がある。
さらに、本発明によれば、バスを構成する信号伝達ケーブルのうち、信号伝達ケーブルを末端においてループする断検出ラインをそなえ、制御部が、断検出ラインからの信号に基づいて信号伝達ケーブルの断を検出した場合には、アラーム情報を出力することにより、障害に対する復旧処理を即座に行なうことができる利点がある。
【０３６０】
また、本発明によれば、延長バス生成用第１インタフェース部に、可変伝送クロック発生器とクロック速度設定手段とをそなえたことにより、制御部と被制御部との間の距離が例えば５０ｍ程度の長距離であってバスとしてのケーブル長を長くする場合や、設置する場所が高ノイズ環境である場合においても、信号の再送処理の際に転送情報に誤りが生じても、伝送クロック速度を可変することによりリトライアウトの発生させないようにして、ＣＰＵによる当該アドレスへのアクセスを中止させることなく正常な監視制御を継続でき、ひいてはシステムを構成する際のケーブル長やノイズ環境等の制約を緩和させることができる利点がある。
【０３６１】
さらに、本発明によれば、延長バス生成用第１インタフェース部に、クロック速度設定手段としての設定変更レジスタをそなえたことにより、上述の場合と同様の利点があるほか、バス延長対応型制御システムとしての実際の運用中においても、リトライアウトを発生させないようにするための伝送クロック速度の調整を自動的に行なうことができ、オペレータの手間を省きながら伝送クロック速度を可変することにより、リトライアウトを発生させないようにすることを通じて、装置運用の際の信頼性を向上させることができる利点もある。
【０３６２】
また、本発明によれば、制御部がデータ保持部にて保持された読み出し用のデータを読み出してから、許可信号受信通知を受けた時に、データ保持部における保持を解除することができるので、確実にソフトが認識するまで、ハードウェアでデータを保持することができるので、本システムにおいても、どのようなポーリング周期においても確実に情報をハードウェアからソフトウェアへ伝達できるというリードブレーク方式の利点を生かしきることができる利点がある。
【０３６３】
さらに、本発明によれば、延長バス生成用第１インタフェース部が許可信号受信通知部をそなえるとともに被制御部が再送出力認識部をそなえ、さらに、被制御部が読み出しデータラッチ部とデータ保持部と出力データ選択部とをそなえたことにより、前述の場合と同様に、確実にソフトが認識するまで、ハードウェアでデータを保持することができるので、本システムにおいても、どのようなポーリング周期においても確実に情報をハードウェアからソフトウェアへ伝達できるというリードブレーク方式の利点を生かしきることができる利点がある。
【０３６４】
また、バス上の再送処理をバス内で閉じて処理することができることになり、監視データをリードブレーク方式で保持するデータラッチ部においては、制御部からデータラッチ部までの間にＣＭバスが存在していることを意識する必要がなく、従って再送処理に対するデータラッチ部の特別な処理が無くなり、機能分担が明確になるとともに、各監視制御対象におけるデータラッチ部にラッチ解除信号を入力する必要がなくなり、装置設計が容易となる利点がある。
【０３６５】
さらに、本発明によれば、延長バス生成用第１インタフェース部がフラグ付与部をそなえるとともに、被制御部が再送出力認識部をそなえ、且つ、被制御部がデータラッチ部とデータ保持部と出力データ選択部とをそなえたことにより、前述の場合と同様の利点があるほか、フラグ付与部にて生成されたリトライフラグをアドレス情報に付してバスを介して送信することができるので、許可信号の受信確認信号を送信するための別線を割り当てる必要がなくなり、許可信号の受信通知の返送を待機する必要もなくなり、処理時間を短縮させることができる利点もある。
【０３７０】
また、本発明によれば、断検出ラインをそなえるとともに制御部が診断部をそなえたことにより、所望のチャネルに対するデータの読み出しの際に、リトライアウトが発生したことを制御部において認識した場合には、制御部では検出されたリトライアウトの原因として、バス障害によるものか又はＣＭバススレーブとしての棚が未実装状態にあるためかを確実に判断，特定することができるので、あらゆるバス障害時に対応することができ、ひいては監視制御機能の性能を更に向上させることができる利点がある。
【０３７１】
また、本発明によれば、接続状態通知用バスとパリティエラーバスとを有し、被制御部がアドレス検出部とバス制御部とをそなえたことにより、所望のチャネルに対するデータの読み出しの際に、リトライアウトが発生したことを制御部において認識した場合には、制御部では検出されたリトライアウトの原因として、バス障害によるものか又はＣＭバススレーブとしての棚が未実装状態にあるためかを確実に判断，特定することができるので、あらゆるバス障害時に対応することができ、ひいては監視制御機能の性能を更に向上させることができる利点がある。
【０３７２】
さらに、アドレス検出によって各ＣＭバススレーブの実装・未実装を検出する場合、延長バス生成用第１インタフェース部からバスを介して出力するアドレス自体にエラーが発生した場合においても、単にＣＭバススレーブ未実装として出力してしまうことがなく、障害発生原因を特定する際の正確性を飛躍的に向上させることができる。
【０３７３】
さらに、本発明によれば、制御部にアドレス情報レジスタをそなえることにより、ＣＭバス切断箇所が障害発生時に判明することで、保守員が現場に出向いて、信号／電気の導通試験を行なうことを通じて切断箇所を特定する必要がなくなり、サービス中回線の切断等のおそれがなくなり、安全、確実且つ迅速に障害の復旧を図ることができる利点がある。
【０３７４】
また、本発明によれば、バスが現用／予備の冗長構成を有するとともに、制御部においてデータ読み出し要求の出力を所定の回数実施しても、被制御部からの許可信号が受信されない場合は、バスの現用／予備の切替が発生した時点において被制御部の装置運用情報を再設定することにより、現用／予備の切り替え発生時の制御部の認識の不一致を防止することができ、制御部によるアクセス時に切替が発生した場合においても、装置としての機能障害を防止することができる利点がある。
【図面の簡単な説明】
【図１】本発明の原理ブロック図である。
【図２】本発明の第１実施形態にかかるバス延長対応型制御システムを示すブロック図である。
【図３】ＣＭバスを構成する信号線を説明するための図である。
【図４】本発明の第１実施形態にかかるＣＭバスの接続態様を詳細に示す図である。
【図５】本発明の第１実施形態にかかるＳＥＭＵを示すブロック図である。
【図６】本発明の第１実施形態にかかるＣＨインタフェース部を示すブロック図である。
【図７】（ａ）〜（ｉ）はいずれも本発明の第１実施形態にかかるＳＥＭＵ側のＣＭバス変換部の動作を説明するためのタイムチャートである。
【図８】（ａ）〜（ｈ）はいずれも本発明の第１実施形態にかかるＣＨインタフェース部側のＣＭバス変換部の動作を説明するためのタイムチャートである。
【図９】本発明の第１実施形態にかかる信号の再送処理を説明するためのフローチャートである。
【図１０】本発明の第２実施形態にかかるバス延長対応型制御システムを示すブロック図である。
【図１１】本発明の第２実施形態にかかるＳＥＭＵを示すブロック図である。
【図１２】本発明の第２実施形態にかかるＣＭバスにおける断検出ラインを示すブロック図である。
【図１３】本発明の第２実施形態にかかるＣＨインタフェース部を示すブロック図である。
【図１４】本発明の第３実施形態にかかるバス延長対応型制御システムを示すブロック図である。
【図１５】本発明の第３実施形態にかかるＳＥＭＵを示すブロック図である。
【図１６】本発明の第４実施形態にかかるバス延長対応型制御システムを示すブロック図である。
【図１７】本発明の第４実施形態にかかるＳＥＭＵを示すブロック図である。
【図１８】本発明の第５実施形態にかかるＳＥＭＵを示すブロック図である。
【図１９】本発明の第５実施形態にかかるバス延長対応型制御システムのＣＨインタフェース部を示すブロック図である。
【図２０】本発明の第５実施形態にかかるバス延長対応型制御システムの動作を説明するための信号シーケンス図である。
【図２１】本発明の第５実施形態にかかるバス延長対応型制御システムの作用効果を説明するためのブロック図である。
【図２２】本発明の第５実施形態にかかるバス延長対応型制御システムの作用効果を説明するための信号シーケンス図である。
【図２３】本発明の第６実施形態にかかるバス延長対応型制御システムの要部を示すブロック図である。
【図２４】本発明の第６実施形態にかかるＣＨインタフェース部を示すブロック図である。
【図２５】本発明の第６実施形態にかかるリトライフラグ生成回路の構成を示すブロック図である。
【図２６】（ａ）〜（ｆ）はいずれも本発明の第６実施形態にかかるバス延長対応型制御システムの動作を説明するためのタイムチャートである。
【図２７】本発明の第６実施形態にかかるバス延長対応型制御システムの動作を説明するための信号シーケンス図である。
【図２８】本発明の第７実施形態にかかるＳＥＭＵを示すブロック図である。
【図２９】本発明の第７実施形態にかかるＣＨインタフェース部を示すブロック図である。
【図３０】本発明の第７実施形態にかかるＳＥＭＵにより多重送信されるアドレス情報，パリティ情報及びリトライフラグを示す図である。
【図３１】（ａ）〜（ｇ）はいずれも本発明の第７実施形態にかかるバス延長対応型制御システムの動作を説明するためのタイムチャートである。
【図３２】本発明の第８実施形態にかかるＣＨインタフェース部を示すブロック図である。
【図３３】本発明の第９実施形態にかかるＣＨインタフェース部を示すブロック図である。
【図３４】本発明の第１０実施形態にかかるバス延長対応型制御システムを示すブロック図である。
【図３５】本発明の第１０実施形態にかかるバス延長対応型制御システムの要部を示すブロック図である。
【図３６】本発明の第１０実施形態にかかるＳＥＭＵを示すブロック図である。
【図３７】本発明の第１１実施形態にかかるバス延長対応型制御システムを示すブロック図である。
【図３８】本発明の第１１実施形態にかかるバス延長対応型制御システムの機能に着目したＣＭバス変換部を示すブロック図である。
【図３９】本発明の第１１実施形態にかかるＳＥＭＵを示すブロック図である。
【図４０】本発明の第１１実施形態にかかるレジスタ部の構成を示すブロック図である。
【図４１】本発明の第１１実施形態におけるＣＰＵによるＣＭバスの障害内容を診断するための論理を示す図である。
【図４２】（ａ）〜（ｅ）はいずれも本発明の第１１実施形態にかかるＣＭバス変換部の動作を説明するためのタイムチャートである。
【図４３】（ａ）〜（ｈ）はいずれも本発明の第１１実施形態にかかるバス延長対応型制御システムの動作を説明するためのタイムチャートである。
【図４４】本発明の第１１実施形態の変形例を示すブロック図である。
【図４５】本発明の第１２実施形態にかかるＳＥＭＵを示すブロック図である。
【図４６】本発明の第１２実施形態にかかるバス延長対応型制御システムの動作を説明するためのフローチャートである。
【図４７】本発明の第１３実施形態にかかるバス延長対応型制御システムを示すブロック図である。
【図４８】本発明の第１３実施形態にかかるＳＥＭＵを示すブロック図である。
【図４９】本発明の第１３実施形態にかかるバス延長対応型制御システムの動作を説明するためのフローチャートである。
【図５０】複数の筐体により１ＮＥを構成する通信装置の一例を示す図である。
【符号の説明】
１  制御部
２  バス
３  被制御部
４  ラッチ部
５  バス送信部
６  延長バス生成用第１インタフェース部
７  受信部
８  判定部
９  許可信号返送部
１０  延長バス生成用第２インタフェース部
１１  制御対象
１２ａ，１２ｂ，１３ａ，１３ｂ  差動増幅器
１９，１９−１，１９−２  終端部
１９ａ  終端器
２０  ＳＥＭＵ（制御部）
２１  装置ＣＰＵ
２１Ａ  ＣＰＵバス
２２  ＣＭバス変換回路（延長バス生成用第１インタフェース部）
２２ａ  ＣＭバス変換部
２２ｂ  ドライバ／レシーバ部
２３  ＣＭバス
２３ａ，２３ｂ  信号伝達ケーブル
２４〜２９  棚（被制御部）
３０〜３５，３０Ａ〜３５Ａ  ＣＨインタフェース部（延長バス生成用第２インタフェース部）
３０ａ〜３５ａ  ＣＭバス変換部
３０−１〜３５−１，３０−２〜３５−２  アドレス／データバッファ
３０ａ−１〜３５ａ−１，３０ａ−２〜３５ａ−２  ＣＭバス変換部
３０ｂ〜３５ｂ  監視制御対象側インタフェース部
３６〜４１  監視制御対象（制御対象）
４２  ＮＯＴ回路
４３  デコーダ
４４  ＡＮＤ回路
４５  トリガ信号出力部
４６  ＮＯＲ回路
４７  カウンタ
４８  タイミング生成部
４９  ＤＡＣＫウィンドウ生成部
５０  リトライカウンタ
５１〜５３，５４ａ，５４ｂ  バッファゲート（ラッチ部）
６３ａ，６３ｂ  バッファゲート
５５  パリティ生成部
５６〜６１  ＲＳ−４８５レシーバ
６２  パリティ検査部
６４  ＮＯＴ回路
６５，６６  ＡＮＤ回路
６７  ＮＯＲ回路
６８−１，６８−２  断検出部
６９  ＣＭバス変換回路
７１，７８  ＲＳ−４８５レシーバ（受信部）
７２  フリップフロップ
７３〜７７  ラッチ部
７９  ＮＯＴ回路
８０  ＡＮＤ回路
８１  変化点検出部
８２  デコーダ（判定部）
８３  ＡＮＤ回路（判定部）
８４  タイミング生成部
８５  パリティ検査／生成部
８６  ＮＡＮＤ回路
８７，８９  ＲＳ−４８５ドライバ
８８  多重バッファ
９０，９１  ＲＳ−４８５ドライバ／レシーバ
９２  ＲＳ−４８５ドライバ
９３，９４  ＲＳ−４８５レシーバ
９５，９６  ＮＯＴ回路
９７  現用系判定回路
９８  断検出ライン
９９  コネクタ
１００  通信装置
１０１−１〜１０１−３  架
１０２  送信部
１０３  受信部
１０４  共通部
１０４ａ  監視制御部
１０５，１０６  棚
１１１  可変クロック発生器
１１２  手動スイッチ
１１３  制御レジスタ
１１４  デコード回路
１１５  ＮＯＲ回路
１１６〜１２１  Ｉ／Ｏレジスタ
１２２  ラッチ部
１２３  リード判定部
１２４  ＡＮＤ回路
１２５〜１３０  Ｉ／Ｏレジスタ
１３１  ラッチ部
１３１−１  被リトライデータラッチ信号生成部
１３１−２  リトライデータラッチ部
１３２  リトライ認識部
１３２Ａ  リトライフラグ生成回路
１３２−１  ラッチトリガ立ち上がり検出部
１３２−２  ＮＡＮＤ回路
１３２−３，１３２−４  ＲＳフリップフロップ
１３３  セレクタ
１３３−１  ＮＯＴ回路
１３４  リトライフラグ生成部
１３５〜１３７  ラッチ部
１３８〜１４０  アドレス一致検出部
１４１  ＡＮＤ回路
１４２  ラッチトリガ立ち上がり検出部
１４３  タイマ
１４４  ＡＮＤ回路
１４５〜１５０  物理的接続線
１４５−１〜１５０−１  実装状態検出回路
１５１  実装レジスタ
１５２  電源
１５３  ＮＯＴ回路
１５４  接続状態通知用バス
１５５  パリティエラーバス
１５６  パリティエラー検出部
１５７  アドレス検出部
１５８  スリーステートバッファ
１５９  ＣＭバス内部バス
１６０  レジスタ部
１６１  ラッチ部
１６２  アドレスセレクタ
１６３  接続状態／パリティ情報保持メモリ
１６４  ライトパルスセレクタ
１６５  バッファ
１６６  ラッチ部
１６７  リードレジスタ
１６８  切り替えレジスタ
１６９  ＲＡＭ
１７０  ＲＯＭ
【図１】
0004034844.tif 000002
【図２】
0004034844.tif 000003
【図３】
0004034844.tif 000004
【図４】
0004034844.tif 000005
【図５】
0004034844.tif 000006
【図６】
0004034844.tif 000007
【図７】
0004034844.tif 000008
【図８】
0004034844.tif 000009
【図９】
0004034844.tif 000010
【図１０】
0004034844.tif 000011
【図１１】
0004034844.tif 000012
【図１２】
0004034844.tif 000013
【図１３】
0004034844.tif 000014
【図１４】
0004034844.tif 000015
【図１５】
0004034844.tif 000016
【図１６】
0004034844.tif 000017
【図１７】
0004034844.tif 000018
【図１８】
0004034844.tif 000019
【図１９】
0004034844.tif 000020
【図２０】
0004034844.tif 000021
【図２１】
0004034844.tif 000022
【図２２】
0004034844.tif 000023
【図２３】
0004034844.tif 000024
【図２４】
0004034844.tif 000025
【図２５】
0004034844.tif 000026
【図２６】
0004034844.tif 000027
【図２７】
0004034844.tif 000028
【図２８】
0004034844.tif 000029
【図２９】
0004034844.tif 000030
【図３０】
0004034844.tif 000031
【図３１】
0004034844.tif 000032
【図３２】
0004034844.tif 000033
【図３３】
0004034844.tif 000034
【図３４】
0004034844.tif 000035
【図３５】
0004034844.tif 000036
【図３６】
0004034844.tif 000037
【図３７】
0004034844.tif 000038
【図３８】
0004034844.tif 000039
【図３９】
0004034844.tif 000040
【図４０】
0004034844.tif 000041
【図４１】
0004034844.tif 000042
【図４２】
0004034844.tif 000043
【図４３】
0004034844.tif 000044
【図４４】
0004034844.tif 000045
【図４５】
0004034844.tif 000046
【図４６】
0004034844.tif 000047
【図４７】
0004034844.tif 000048
【図４８】
0004034844.tif 000049
【図４９】
0004034844.tif 000050
【図５０】
0004034844.tif 000051