(57)【特許請求の範囲】
【請求項１】
信号が入力される入力端子と、
第１、第２の電源ライン間に接続されたキャパシタと、
前記入力端子にゲートが接続され前記キャパシタの充放電を制御する第１の導電型のトランジスタとを備え、
前記キャパシタと前記第１の導電型のトランジスタの接続点から信号を取り出す入力回路のテスト方法において、
前記接続点に接続された第２の導電型のトランジスタを設け、前記第１の導電型のトランジスタまたは前記第２の導電型のトランジスタの一方のトランジスタに一定電流が流れるような端子電圧を与え、他方のトランジスタにはそのトランジスタを流れる電流を変化させる端子電圧を順次与えて前記第１の導電型のトランジスタの駆動能力を測定する事を特徴とする積分入力型入力回路のテスト方法。
【請求項２】
請求項１において、前記第１の導電型のトランジスタの入力電圧を一定に保持し、前記第２の導電型のトランジスタのゲート入力電圧を変化させる事を特徴とする積分入力型入力回路のテスト方法。
【請求項３】
請求項１において、前記第１の導電型のトランジスタの入力電圧および前記第２の導電型のトランジスタのゲート入力電圧を一定に保持し、前記第２の導電型のトランジスタのソースまたはドレインの内前記接続点に接続されない側の電位を順次変化させる事を特徴とする積分入力型入力回路のテスト方法。
【請求項４】
請求項１において、前記第２の導電型のトランジスタのゲート入力電圧および前記第２の導電型のトランジスタのソースまたはドレインの内前記接続点に接続されない側の電位を一定に保持し、前記第１の導電型のトランジスタの入力電圧を順次変化させる事を特徴とする積分入力型入力回路のテスト方法。
【請求項５】
信号が入力される入力端子と、
第１、第２の電源ライン間に接続されたキャパシタと、
前記入力端子に接続されたゲートと前記キャパシタに接続されたソースまたはドレインを有し、前記キャパシタの充放電を制御する第１の導電型のトランジスタと、
ソースまたはドレインが、前記キャパシタと前記第１の導電型のトランジスタとの接続点に接続された第２の導電型のトランジスタと、
通常動作時に前記第２の導電型のトランジスタを非活性状態にする電位を前記第２の導電型のトランジスタのゲートに供給する切り替え手段と、
前記第２の導電型のトランジスタのソースまたはドレインの内前記接続点に接続されなかった側の端子に駆動電圧を供給する電圧端子と、を備えた事を特徴とする積分入力型入力回路。
【請求項６】
請求項５において、前記キャパシタは前記第１の導電型のトランジスタのゲート容量及び後段に接続されるセンスアンプ回路のトランジスタのゲート容量を含む事を特徴とする積分入力型入力回路。
【請求項７】
信号が入力されるゲート入力端子と、第１の信号線に接続されたドレインと電源線に接続されたソースを有する第１の導電型の第１のトランジスタと、
参照信号が入力されるゲート入力端子と、第２の信号線に接続されたドレインと電源線に接続されたソースを有する第１の導電型の第２のトランジスタと、
前記第１、第２のトランジスタとそれぞれ第１、第２の信号線を介して接続された差動入力型センスアンプと、
ソースまたはドレインが前記第１の信号線に接続された第２の導電型の第３のトランジスタと、ソースまたはドレインが前記第２の信号線に接続された第２の導電型の第４のトランジスタと、通常動作時に前記第２の導電型のトランジスタを非活性状態にする電位を前記第２の導電型のトランジスタのゲートに供給する切り替え手段と、
前記第２の導電型のトランジスタのソースまたはドレインの内前記第１又は第２の信号線に接続されなかった側の端子に駆動電圧を供給する電圧端子と、を備えた事を特徴とする積分入力型入力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はディジタル信号入力回路及びそのテスト方法に関し、特に高速の小振幅インタフェース回路に用いて好適なものである。
【０００２】
【従来の技術】
従来、小振幅のデジタル信号を入力するための回路として、カレントミラー型の差動アンプとラッチ回路を組み合わせた回路が多く用いられてきた。これは、入力信号とレファレンス信号をカレントミラー型の差動アンプを用いてデジタル回路で扱うことのできる電圧まで増幅し、その出力信号をデジタル回路であるラッチ回路で保持するものである。このような差動入力型の入力回路の動作テストには、差動アンプの入力が安定し、ラッチ回路で保持できるまでのセットアップ動作が規定のセットアップ時間内におさまるかどうかを判定するテストがある。セットアップタイムが正しく規格内に入っているかは、２つの基準で判断される。１つはセットアップタイムのタイミングの問題であり、基準時間内に入力回路が立ち上がっているかどうか、言い換えればこの期間内に入力回路内のトランジスタの駆動能力が閾値判断に十分な駆動能力を持つかどうかと言う判断である。他方は、入力ラッチのサンプリングタイミングが正しくこの期間内であるか否かである。
【０００３】
通常このテストにはメモリテスタでリニアな立ち上がりパターンの信号を発生させ、この信号を微小タイミングずらして入力して正常な動作ができなくなるまでの時間を計測していた。
【０００４】
【発明が解決しようとする課題】
しかしながら従来のメモリテスタは、上記の微小タイミングずらしたアナログ信号を発生させているために、回路が複雑で高価なものであった。
そこで、本発明は、簡単にメモリのセットアップタイムのテストが行える入力回路及びそのテスト方法を提供する事を目的とする。
【０００５】
【課題を解決するための手段】
本発明の積分入力型入力回路は、信号が入力される入力端子と、第１、第２の電源ライン間に接続されたキャパシタと、入力端子に接続されたゲートとキャパシタに接続されたソースまたはドレインを有し、キャパシタの充放電を制御する第１の導電型のトランジスタと、ソースまたはドレインが接続点に接続された第２の導電型のトランジスタと、通常動作時に第２の導電型のトランジスタを非活性状態にする電位を第２の導電型のトランジスタのゲートに供給する切り替え手段と、第２の導電型のトランジスタのソースまたはドレインの内接続点に接続されなかった側の端子に駆動電圧を供給する電圧端子とを備える。
【０００６】
テスト時には切り替え手段を切り替えて、第２の導電型のトランジスタのゲートに第２の導電型のトランジスタを活性状態にする電位を供給することによって、第２の導電型のトランジスタを活性状態にする。この状態で第２の導電型のトランジスタのソースまたはドレインの内前記接続点に接続されなかった側の端子に駆動電圧を供給し、この駆動電圧もしくは、信号入力端子に供給する電圧の一方を固定し、他方を変化させセンスアンプの出力が変化する様子を観測する。上記２つのトランジスタは異なる導電型のトランジスタであるので、前記接続点の電位は２つのトランジスタの駆動能力の差を表す事になる。従って、一方を定電流動作させ、他方の動作電流を変化させていき、入力回路の出力が反転する時の他方のトランジスタの動作電流を決定した端子電圧（ゲート電圧又はソース・ドレイン電圧）を求めれば第１の導電型のトランジスタの電流駆動能力が求まる。
【０００７】
キャパシタは実際の回路では、入力トランジスタからセンスアンプ（差動アンプ）までの経路で決まる容量であって、差動アンプを構成するトランジスタのゲート容量が大部分をしめる。
また、本発明の積分入力型入力回路は、入力される信号電圧を参照電圧と比較して０又は１を決定するデジタル信号入力回路において、信号電圧を外部から与えられる積分タイミング信号に応じて決定される期間アナログ電圧として積分する信号電圧積分回路と、クロック入力端子と、クロック入力端子に接続され積分タイミング信号を生成するクロック回路と、積分タイミング信号をモニタするクロックモニタパッドとを備える。
【０００８】
このクロックモニタパッドから、テスト時には積分クロックを監視し、所定の期間内に積分クロックが信号電圧積分回路をアクティブ状態にしていることをチェックすれば、セットアップタイム内にタイミングが収まっていることを確認する事ができる。
【０００９】
【発明の実施の形態】
本発明の実施の形態を図面を用いて説明する。図１は本発明の概念を説明する回路図である。図１において、入力回路１はＰ型ＭＯＳトランジスタＰ５３、Ｐ５４を入力トランジスタとして備える。Ｐ型ＭＯＳトランジスタＰ５３は入力信号用、Ｐ型ＭＯＳトランジスタＰ５４は参照信号用である。Ｐ型ＭＯＳトランジスタＰ５３、Ｐ５４のソース端はプリチャージ回路２のプリチャージ用トランジスタＰ５２に接続されている。Ｐ型ＭＯＳトランジスタＰ５３、Ｐ５４のドレイン端はそれぞれ信号線Ｌ１、Ｌ２によってセンスアンプ３の差動増幅器の入力に接続されている。信号線Ｌ１、Ｌ２はプリチャージ回路２のＮ型ＭＯＳトランジスタＮ５６、Ｎ５７に接続されコントロール端子２１から供給されるコントロール信号のタイミングに従ってプリチャージされる。
【００１０】
以上が通常の積分型入力回路と同様の構成であるが、本発明の入力回路１ではテスト用のテスト回路４が信号線Ｌ１、Ｌ２に接続されている。テスト回路４は入力回路１の入力トランジスタＰ５３、Ｐ５４と逆導電型のＮ型ＭＯＳトランジスタＮ６９、Ｎ７０のソースがそれぞれ信号線Ｌ１、Ｌ２に接続されている。同図では理解を容易にするために信号線Ｌ１、Ｌ２にそれぞれキャパシタＰＡＲ６２、ＰＡＲ６３を接続して記載して有る。キャパシタは実際の回路では、入力トランジスタからセンスアンプ（差動アンプ）までの経路で決まる容量であって、差動アンプを構成するトランジスタのゲート容量が大部分をしめる。Ｎ型ＭＯＳトランジスタＮ６９のゲートにはテスト用パッド４１が接続され、ドレインにはテスト用パッド４３が接続されている。Ｎ型ＭＯＳトランジスタＮ７０のゲートにはテスト用パッド４２が接続され、ドレインにはテスト用パッド４４が接続されている。
【００１１】
上記の回路は通常動作時にはプリチャージ回路２による信号線Ｌ１、Ｌ２のプリチャージが行われ、プリチャージされた信号線Ｌ１、Ｌ２に対してトランジスタＰ５２がオンする事によってＰ型ＭＯＳトランジスタＰ５３、Ｐ５４のソースに電源電圧ＶＤＤが供給され、Ｐ型ＭＯＳトランジスタＰ５３、Ｐ５４がオンし、キャパシタＰＡＲ６２、ＰＡＲ６３に充放電が開始される。この動作が積分動作である。チャージが完了すると、クロックに従って次段のセンスアンプ３によってデータがラッチされ、レファレンス信号線Ｌ２、入力信号線Ｌ１間の電位差に応じた出力が取り出される。
【００１２】
この時には、テスト回路４のテスト用パッド４１〜４４は開放であり、Ｎ型ＭＯＳトランジスタＮ６９、Ｎ７０はキャパシタＰＡＲ６２、ＰＡＲ６３に対しては何の影響も与えない。
次にテスト時の動作を説明する。
（１）入力系のトランジスタＰ５３の測定を行う場合。
【００１３】
入力端子input 、vrefには通常の電圧を印加する。テスト用パッド４１にはＨｉレベルの信号を与え、Ｎ型ＭＯＳトランジスタＮ６９をオンさせる。テスト用パッド４２、４４にＬｏレベルの信号を与え、Ｎ型ＭＯＳトランジスタＮ７０はオフ状態に保つ。
ここでテスト用パッド４３にテスト用のＤＣ電圧を順次印加し、その時のセンスアンプ３の出力が“１”と出力されるか、“０”と出力されるかを判定する。テスト用パッド４３の供給するＤＣ電圧を変化させていき、出力が“１”、“０”で変化したときにテスト用パッド４３に供給されたＤＣ電圧がＰ型ＭＯＳトランジスタＰ５３の駆動能力を表す事になる。Ｐ型ＭＯＳトランジスタＰ５３からキャパシタＰＡＲ６２に供給される電流と、Ｎ型ＭＯＳトランジスタＮ６９によってキャパシタＰＡＲ６２から引き出される電流が均衡した時にキャパシタＰＡＲ６２の電位が一定に保たれる。
【００１４】
（２）レファレンス系のトランジスタＰ５４の測定を行う場合。
今度は入力端子input 、vrefには通常の電圧を印加する。テスト用パッド４２にはＨｉレベルの信号を与え、Ｎ型ＭＯＳトランジスタＮ７０をオンさせる。テスト用パッド４１、４３にＬｏレベルの信号を与え、Ｎ型ＭＯＳトランジスタＮ６９はオフ状態に保つ。
【００１５】
ここでテスト用パッド４４にテスト用のＤＣ電圧を順次印加し、その時のセンスアンプ３の出力が“１”と出力されるか、“０”と出力されるかを判定する。テスト用パッド４４の供給するＤＣ電圧を変化させていき、出力が“１”、“０”で変化したときにテスト用パッド４４に供給されたＤＣ電圧がＰ型ＭＯＳトランジスタＰ５４の駆動能力を表す事になる。Ｐ型ＭＯＳトランジスタＰ５４からキャパシタＰＡＲ６３に供給される電流と、Ｎ型ＭＯＳトランジスタＮ７０によってキャパシタＰＡＲ６３から引き出される電流が均衡した時にキャパシタＰＡＲ６３の電位が一定に保たれる。
【００１６】
次に、タイミングのチェックについて説明する。図２は前記図１の積分型入力回路１０を複数並べた回路の例である。クロック入力端子１１には外部からクロック信号が入力される。このクロックを基にクロック回路１２は内部動作クロックを生成する。クロック回路１２内には不図示のＤＬＬ回路が含まれ、外部からのクロックに位相同期するように構成されている。このクロック回路１２によって積分クロック信号が生成される。この積分クロックはＮ型ＭＯＳトランジスタ１３を介してテストパッド１４にも出力されている。積分クロック信号は図１の説明でコントロール信号としてコントロール端子２１に供給されていた信号である。基準信号パッド１５は図１のvref端子に入力される参照信号の入力パッドである。入力パッド１６は図１のinput 端子に入力される信号の入力パッドである。入力テストパッド１７は図１のセンスアンプ３の出力であり、テスト用に設けられたパッドである。
【００１７】
テスト時にはテストパッド１４から積分クロックを取り出し、クロック入力端子１１に外部入力される外部からのクロック信号と位相比較を行い、図３に示すように外部からのクロック信号の立ち上がりエッジを中心に所定の期間内に積分クロックが立ち上がっていれば検査は合格とされる。積分クロックが外部からのクロック信号の立ち上がりエッジからずれている場合や、積分クロックの幅が狭い場合には不合格となる。どの程度のずれを許容するかは、前記の図１でのテストによって求められたＰ型ＭＯＳトランジスタＰ５３、Ｐ５４の駆動能力に関係し、求められたＰ型ＭＯＳトランジスタＰ５３、Ｐ５４の駆動能力で測定された積分期間内に十分な積分電圧が得られれるか否かが判断基準となる。
【００１８】
【発明の効果】
以上の様に本発明によれば、簡単にメモリのセットアップタイムのテストが行える入力回路及びそのテスト方法を提供する事ができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の構成を示すブロック図である。
【図２】本発明の第１の実施の形態の構成を示すブロック図である。
【図３】図２の回路を用いたテスト動作を説明する説明図である。
【符号の説明】
１    入力回路
２    プリチャージ回路
３    センスアンプ
１０    積分型入力回路
１１    外部クロック入力端子
１２    クロック回路
１４    テストパッド
Ｐ５２    プリチャージ用トランジスタ
Ｐ５３    Ｐ型ＭＯＳトランジスタ
Ｐ５４    Ｐ型ＭＯＳトランジスタ
【図１】
0004042069.tif 000002
【図２】
0004042069.tif 000003
【図３】
0004042069.tif 000004