(57)【特許請求の範囲】
【請求項１】
第１の比抵抗を有する導電性基板と、
前記導電性基板の一端面に形成された第１絶縁膜と、
前記第１絶縁膜上に設けられ、前記第１の比抵抗より大きな第２の比抵抗を有する半導体基板と、
前記半導体基板上に設けられた第２絶縁膜と、
前記半導体基板の一つの領域に形成された能動素子と、
前記第２絶縁膜上に設けられた受動素子とを備え、
前記半導体基板と前記第１絶縁膜および前記第２絶縁膜を貫通し、前記能動素子の所定の端子と前記導電性基板とを接続する導電領域を設け、
前記半導体基板の厚さは、前記第２絶縁膜の膜厚または前記第２絶縁膜上に形成された金属膜の膜厚より大きい
ことを特徴とする高周波用モノリシック集積回路装置。
【請求項２】
第１の比抵抗を有する導電性基板と、
前記導電性基板の一端面に形成された第１絶縁膜と、
前記第１絶縁膜上に設けられ、前記第１の比抵抗より大きな第２の比抵抗を有する半導体基板と、
前記半導体基板上に設けられた第２絶縁膜と、
前記半導体基板の一つの領域に形成された能動素子と、
前記第２絶縁膜上に設けられた受動素子とを備え、
前記半導体基板と前記第１絶縁膜および前記第２絶縁膜を貫通し、前記能動素子の所定の端子と前記導電性基板とを接続する導電領域を設け、
前記半導体基板の厚さは、前記第２絶縁膜および前記金属膜の膜厚の合計より大きい
ことを特徴とする高周波用モノリシック集積回路装置。
【請求項３】
第１の比抵抗を有する導電性基板と、
前記導電性基板の一端面に形成された第１絶縁膜と、
前記第１絶縁膜上に設けられ、前記第１の比抵抗より大きな第２の比抵抗を有する半導体基板と、
前記半導体基板上に設けられた第２絶縁膜と、
前記半導体基板の一つの領域に形成された能動素子と、
前記第２絶縁膜上に設けられた受動素子とを備え、
前記半導体基板と前記第１絶縁膜および前記第２絶縁膜を貫通し、前記能動素子の所定の端子と前記導電性基板とを接続する導電領域を設け、
前記第２の比抵抗が１００Ω・ｃｍ以上である
ことを特徴とする高周波用モノリシック集積回路装置。
【請求項４】
第１の比抵抗を有する導電性基板と、
前記導電性基板の一端面に形成された第１絶縁膜と、
前記第１絶縁膜上に設けられ、前記第１の比抵抗より大きな第２の比抵抗を有する半導体基板と、
前記半導体基板上に設けられた第２絶縁膜と、
前記半導体基板の一つの領域に形成された能動素子と、
前記第２絶縁膜上に設けられた受動素子とを備え、
前記半導体基板と前記第１絶縁膜および前記第２絶縁膜を貫通し、前記能動素子の所定の端子と前記導電性基板とを接続する導電領域を設け、
前記導電性基板において、前記受動素子の直下の領域に空洞からなる凹部が形成されている
ことを特徴とする高周波用モノリシック集積回路装置。
【請求項５】
前記凹部に絶縁性材料が埋めこまれていることを特徴とする請求項４に記載の高周波用モノリシック集積回路装置。
【請求項６】
第１の比抵抗を有する導電性基板と前記第１の比抵抗より大きな第２の比抵抗を有する半導体基板とを、前記導電性基板上に設けられた第１絶縁膜を介して張り合わせ、前記半導体基板を所定の厚さに薄膜化する工程と、
前記半導体基板上に第２絶縁膜を形成する工程と、
前記半導体基板の一つの領域に能動素子を形成し、前記第２絶縁膜上に受動素子を形成する工程とを備え、
前記半導体基板と前記第１絶縁膜および前記第２絶縁膜を貫通し、前記能動素子の所定の端子と前記導電性基板とを接続する導電領域を形成する工程をさらに有する
ことを特徴とする高周波用モノリシック集積回路装置の製造方法。
【請求項７】
前記半導体基板と前記第１絶縁膜および前記第２絶縁膜を貫通する溝を設ける工程と、
前記溝に高濃度の不純物を含む多結晶半導体材料を埋め込む工程と、
前記高濃度の不純物を熱処理し、前記半導体基板に拡散する工程と
を含むことを特徴とする請求項６に記載の高周波用モノリシック集積回路装置の製造方法。
【請求項８】
前記導電性基板に凹部を形成する工程と、
前記凹部が形成された前記導電性基板に、前記第１絶縁膜を介して前記半導体基板を張り合わせる工程と
を含むことを特徴とする請求項６に記載の高周波用モノリシック集積回路装置の製造方法。
【請求項９】
前記凹部に絶縁材料を埋め込む工程を含むことを特徴とする請求項８に記載の高周波用モノリシック集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高周波用モノリシック集積回路装置に関し、特に携帯電話等の無線通信端末送信機に用いられる高周波用モノリシック集積回路装置に関する。
【０００２】
【従来の技術】
導電性Ｓｉ基板上に絶縁膜を介して接合されたより高比抵抗のＳｉ層（ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）層）上にトランジスタが形成され、そのトランジスタの特定の端子と前記導電性Ｓｉ基板とを、前記ＳＯＩ層を貫通するプラグ構造により電気的に結合させた構造を有する従来の半導体装置のうち、本発明に最も近い従来例については、日本国特許庁公開特許公報（Ａ）、特許出願公開番号  特開平７−２８３４１４に開示されている。
【０００３】
本従来例では、導電性Ｓｉ基板上のＳＯＩ層にＭＯＳトランジスタが形成されている。ＭＯＳトランジスタをＳＯＩ層上に形成するのは、拡散層直下およびチャネル領域直下を完全空乏化し寄生容量を低減するためである。またそのＳＯＩ層を貫通して導電性Ｓｉ基板に至る穴が形成され、その穴に導電性材料が埋めこまれプラグ構造となっている。そのプラグ構造にＭＯＳトランジスタのソースが接続され、その結果アースである導電性Ｓｉ基板とソースとが電気的に接続されている。
【０００４】
【発明が解決しようとする課題】
通常の高周波用回路ではトランジスタの特定の端子を接地する必要がある。電力増幅回路のように取り扱う電力が大きい場合には、その接地のための配線に高周波大電流が流れるため、その寄生インダクタンスを低減する必要がある。そのためには、支持基板として接地用の導電性Ｓｉ基板を用い、基板表面からその導電性Ｓｉ基板に至るプラグ構造により接地を行うことが望ましい。なぜならば、ボンディングワイヤを用いて接地する場合と比較して配線長を大幅に短縮できるからである。
【０００５】
一方、高周波用回路装置において、低価格化と小型化のために、インピーダンス整合等に用いるインダクタ、容量、マイクロストリップ線路等の受動素子と、能動素子であるトランジスタとを同一チップ上に形成することが望まれている。上記２つの要求を両立させるためには、導電性Ｓｉ基板を支持基板とするチップ上にトランジスタと共に受動素子を一緒に配置することが必要となる。
【０００６】
しかし、その場合、受動素子の電磁界が導電性Ｓｉ基板と相互作用することにより受動素子の性能が劣化する問題が生じる。すなわち、受動素子の電磁界によって導電性Ｓｉ基板に電流が誘起されジュール熱が発生することによりエネルギー損失が起こる。また、スパイラルインダクタの場合に、導電性Ｓｉ基板にインダクタの電流と逆方向の渦電流が発生することによりＬ値を低下させてしまう問題がある。
【０００７】
前記従来例の明細書に記述されているように、従来例においてＭＯＳトランジスタをＳＯＩ層上に形成したのは、拡散層直下およびチャネル領域直下を完全空乏化し寄生容量を低減するためである。完全空乏化をより容易にするためには、ＳＯＩ層を薄くすることが望ましい。
【０００８】
しかし、ＳＯＩ層上に受動素子が配置されている場合、ＳＯＩ層を薄くすると受動素子と導電性Ｓｉ基板の距離が近くなりそれらの間での相互作用がより強くなるため、受動素子の性能をさらに劣化させる方向となってしまう。
【０００９】
本発明の目的は、接地用の導電性Ｓｉ基板を支持基板に用いた基板上に能動素子と受動素子を一緒に配置した場合の、基板中の電気伝導に起因する受動素子の特性劣化を改善し、受動素子を能動素子とを別チップとした多チップモジュール回路装置の場合と比較して遜色の無い高性能の高周波用モノリシック集積回路装置を実現することにある。
【００１０】
【課題を解決するための手段】
上記目的は、
１）第１の比抵抗を有する導電性基板と、その導電性基板の一端面に形成された第１絶縁膜と、その絶縁膜上に設けられ、第１の比抵抗より大きな第２の比抵抗を有する半導体基板と、半導体基板上に形成された第２絶縁膜と、
前記半導体基板の一つの領域に形成された能動素子と、前記第２絶縁膜上に設けられた受動素子とを備え、前記半導体基板と前記第１絶縁膜と第２絶縁膜を貫通し、前記能動素子の所定の端子と前記導電性基板とを接続する導電領域を設けることにより達成できる。
【００１１】
２）さらに、半導体基板の厚さは、第２絶縁膜の膜厚または第２絶縁膜上に形成された金属膜の膜厚より大きくすることにより、
３）半導体基板の厚さは、第２絶縁膜および金属膜の膜厚の合計より大きくすることにより、
４）上記の第２の比抵抗が１００Ω・ｃｍ以上とすることにより、
５）導電性基板において、受動素子の直下の領域に空洞からなる凹部が形成されていることにより、
６）上記５）の凹部に絶縁性材料が埋め込むことにより、
７）半導体基板において、導電領域は複数個の隣接する領域より形成され、その隣接する導電領域間には前記半導体基板の他の領域よりも低い比抵抗の領域が存在することにより、
８）上記の受動素子は、第２絶縁膜上の金属膜を上部電極とし、導電性基板を下部電極とするマイクロストリップ線路を含ませることにより、
９）上記の能動素子は電力増幅用トランジスタであり、上記の受動素子はインピーダンス整合用のインダクタもしくは容量、またはマイクロストリップ線路とすることことにより、
１０）前記電力増幅用トランジスタは、バイポーラトランジスタからなることことにより、
１１）上記バイポーラトランジスタのベース層は、ＳｉＧｅ混晶とすることことにより達成できる。
【００１２】
１２）また、第１の比抵抗を有する導電性基板と第１の比抵抗より大きな第２の比抵抗を有する半導体基板とを、導電性基板上に設けられた第１絶縁膜を介して張り合わせ、前記半導体基板を所定の厚さに薄膜化する工程と、
半導体基板上に第２絶縁膜を設ける工程と、
半導体基板の一つの領域に能動素子を形成し、第２絶縁膜上に受動素子を設ける工程を備え、
半導体基板と第１絶縁膜と第２絶縁膜を貫通し、能動素子の所定の端子と導電性基板とを接続する導電領域を設ける工程とを有することにより、
１３）半導体基板と前記第１絶縁膜と第２絶縁膜を貫通する溝を設ける工程と、前記溝に高濃度の不純物を含む多結晶半導体材料を埋め込む工程と、
前記高濃度の不純物を熱処理し、前記半導体基板に拡散する工程とを含むことを特徴とする請求項１２に記載の高周波用モノリシック集積回路装置の製造方法。
【００１３】
１４）導電性基板に凹部を形成する工程と、
凹部が形成された前記導電性基板に、第１絶縁膜を介して半導体基板を張り合わせる工程とを含むことにより、
１５）凹部に絶縁材料を埋め込む工程を設けることにより達成できる。
【００１４】
【発明の実施の形態】
本発明における課題を解決するための基本的方針は以下の通りである。
つまり、特定の性質、構造のＳＯＩ構造を用いることにより、ＳＯＩ層上の受動素子とその下の導電性Ｓｉ基板との距離を大きくしそれらの間の相互作用を減らすと共に、ＳＯＩ層中の導電性に起因した損失も低減することである。
【００１５】
まず第１の手段として、能動素子を形成するためのＳＯＩ層に、受動素子と導電性Ｓｉ基板との間のスペーサとしての役割を同時に持たせる。すなわち、厚くて高比抵抗のＳＯＩ層を用いることにより、その上に形成された受動素子と導電性Ｓｉ基板との距離を大きくすればよい。
【００１６】
以下に、スペーサとして実効的となるために望ましいＳＯＩ層の厚さについて述べる。受動素子のうち導電性Ｓｉ基板との距離がその特性に最も大きく影響するのはスパイラルインダクタである。スパイラルインダクタから導電性Ｓｉ基板までの距離ｈは、正確にはスパイラルインダクタを構成する最上層金属膜下の絶縁膜の厚みとＳＯＩ層の厚みと埋め込みＳｉＯ2膜の厚みの和である。
【００１７】
但し、埋めこみＳｉＯ2膜は、放熱効率を考慮するとできるだけ薄い方が望ましく、貼り合わせによるウエハ接着を可能にするために約０．２μｍの厚みがあればよい。従って、スパイラルインダクタと導電性Ｓｉ基板との距離にはほとんど寄与しない。すなわち、ｈは実質的に最上層金属膜下の絶縁膜厚とＳＯＩ層の厚みの和となる。
そのため、ＳＯＩ層がスパイラルインダクタと導電性Ｓｉ基板との距離を広げるためのスペーサとして実効的になるには、その厚みを最上層金属膜下の絶縁膜の膜厚と比較して無視できない値、すなわちその絶縁膜厚と同等以上にすることが望ましい。
【００１８】
図１３に、ある形状のスパイラルインダクタのＱ値とｈの関係を示した。Ｑ値はインダクタの性能を示す指標で、大きいほどインダクタの性能が高いことを示している。ｈが小さい場合、導電性Ｓｉ基板中に大きな電流が誘起され、Ｌ値を低下させる磁界の発生とジュール発熱によってＱ値は小さい値となってしまう。ｈが大きくなるにつれ誘起電流が小さくなりＱ値が改善される。望ましくは、ｈをその増加に対してＱ値がほぼ飽和する約２５μｍ以上にすべきである。最上層金属膜下の絶縁膜の厚みは、形成プロセス技術や製造コストからの制約により通常約１０μｍが上限となっている。従ってｈを２５μｍ以上にするためには、実際のところＳＯＩ層は約１５μｍ以上、すなわち最上層金属膜下絶縁膜の膜厚を超える厚みが必要となる。
【００１９】
また本手段では、ＳＯＩ層内での誘起電流による受動素子への悪影響が起こらないようにするために、ＳＯＩ層の抵抗率を十分高くする必要がある。
【００２０】
図１４に、導電性Ｓｉ基板を下部電極とし、ＳＯＩ層上に形成した金属配線を上部電極として構成した特性インピーダンス５０Ωのマイクロストリップ線路における、損失とＳＯＩ層の比抵抗の関係を示す。上下電極間の誘電体としてＳｉＯ2膜のみを用いた場合の損失も比較のために示した。実用に適するためには、損失がＳｉＯ2膜のみを用いた場合と比較して最大でも約1０倍以下にする必要がある。従って、ＳＯＩ層の比抵抗は最低でも約１００Ω・ｃｍ以上にする必要がある。
【００２１】
導電性Ｓｉ基板上に高比抵抗層を形成する手段として、ＳＯＩ層を用いる方法以外に、低不純物濃度のエピタキシャル層を形成する方法もある。しかし、高不純物濃度の導電性Ｓｉ基板上にエピタキシャル成長を行うと、導電性Ｓｉ基板からの不純物のオートドーピングが起こるため、エピタキシャル層の抵抗を１００Ω・ｃｍ以上にすることは困難である。ＳＯＩ層の場合ならば、導電性Ｓｉ基板に高比抵抗Ｓｉ基板を貼り合わせることにより１ｋΩ・ｃｍ以上の高比抵抗Ｓｉ層も容易に形成できる。従って、課題の解決のためにはＳＯＩ層の採用が必須となる。
【００２２】
本手段では従来例と同様に、ＳＯＩ層の表面からＳＯＩ層と埋めこみＳｉＯ2膜を貫通し導電性Ｓｉ基板に到達する溝もしくは穴を形成し、それらの中に導電性材料を埋めこんで形成されるプラグ構造により、ＳＯＩ層上に形成された能動素子の特定の電極を接地する。但し、ＳＯＩ層が従来例よりも厚くなっていることから、従来例のように単一の溝もしくは穴だけのプラグ構造では埋めこまれた導電性材料が細長くなってしまい、そのために抵抗が大きくなる問題がある。これを防ぐためには、導電性材料を埋めこんだ溝もしくは穴を複数並べて配置し、かつ溝と溝の間、もしくは穴と穴の間に不純物を拡散させることによりプラグ構造を太くすればよい。
【００２３】
第２の手段として、導電性Ｓｉ基板上にＳＯＩ層が形成された基板構造において、ＳＯＩ層直下の導電性Ｓｉ基板の表面に凹部を形成すればよい。すなわち、受動素子が配置された領域のＳＯＩ層直下の導電性Ｓｉ基板表面を掘り下げ、受動素子と導電性Ｓｉ基板の距離を大きくする。その掘り下げられた部分は空洞にしておくか、もしくはそこに絶縁性材料を埋めこむ。凹部の上には平坦なＳＯＩ層が被さりＳＯＩ層から上の部分での各層は平坦になっているため、基板表面の凹凸に起因する素子形成上の困難はない。ＳＯＩ層に能動素子が形成された領域の導電性Ｓｉ基板は掘り下げることなく、第１の手段の場合と同様なプラグ構造を形成し、能動素子の特定の電極を接地する。
【００２４】
本手段によれば、ＳＯＩ層の厚みが小さい場合でも、導電性Ｓｉ基板の掘り下げる深さを大きくすることにより、受動素子と導電性Ｓｉ基板の距離を大きくすることが可能である。従って、上記第１の手段と比較して、プラグ構造のための溝もしくは穴が浅くなるため、プラグ構造形成が容易であり、さらに抵抗が小さくできる特長がある。
【００２５】
上記第１もしくは第２の手段を適用した基板構造からマイクロストリップ線路が構成できる。すなわち、ＳＯＩ層上に形成された金属膜配線によりマイクロストリップ線路の上部電極、導電性Ｓｉ基板によりその下部電極を構成すればよい。
【００２６】
本マイクロストリップ線路を、上記第１もしくは第２の手段を適用した他の受動素子や能動素子と同一チップ上に配置することにより、それを含んだ高周波用モノリシック集積回路装置が実現できる。基板上に形成された２層の金属膜によりマイクロストリップ線路の上部電極と下部電極を構成する従来の場合と比較して、両電極間の距離を大きくできる。
【００２７】
その結果、同一の特性インピーダンスで比較してマイクロストリップ線路をより幅広にすることができ、導体損失をより小さくできる効果がある。
【００２８】
次に、上記第１もしくは第２の手段を適用した基板構造を用いた、電力増幅用高周波モノリシック集積回路装置の構成を説明する。能動素子としてＳＯＩ層上に形成した電力用バイポーラトランジスタもしくは電力用ＭＯＳトランジスタを用い、受動素子としてＳＯＩ層上の絶縁膜上に形成された金属膜よりなるスパイラルインダクタ、もしくは２層の金属膜とそれらに挟まれた絶縁膜からなるＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）容量、もしくは上記マイクロストリップ線路を用いる。トランジスタは駆動段用と電力出力段用の２個からなる。
【００２９】
トランジスタがバイポーラの場合はそのエミッタを、ＭＯＳトランジスタの場合はそのソースを、前記のＳＯＩ層を貫通するプラグ構造を介して導電性Ｓｉ基板に接地する。駆動段用トランジスタの入力側、出力段用トランジスタの出力側、およびそれら２個のトランジスタの間に、上記のスパイラルインダクタ、ＭＩＭ容量、もしくはマイクロストリップ線路からなるインピーダンス整合回路を配置する。
【００３０】
また、トランジスタがバイポーラトランジスタでそのベース層をＳｉＧｅ混晶により形成した場合、Ｓｉのみでベース層を形成した場合と比較して、より高い遮断周波数とより低いベース抵抗が得られるため、電力増幅率を大きくし雑音小さくすることが可能となる。
【００３１】
上記第２の手段として述べられた、ＳＯＩ層直下の導電性Ｓｉ基板の表面に凹部が形成された基板構造を実現するためには以下の手段を用いればよい。まず、特定の領域の導電性Ｓｉ基板表面を掘り下げる。形成された凹部は、空洞のままにしておいてもよいし、通常の手段により絶縁膜を埋めこんでもよい。
【００３２】
次に、表面を酸化しＳＯＩ構造の埋めこみＳｉＯ2膜となるＳｉＯ2膜を形成する。次に、高比抵抗Ｓｉ基板を、その凹部が形成された導電性Ｓｉ基板とおもて面を対向させて接着させる。埋めこみＳｉＯ2膜となるＳｉＯ2膜は、上に述べたように導電性Ｓｉ基板表面を酸化して形成してもよいし、もしくは高比抵抗Ｓｉ基板の方の表面を酸化して形成してもかまわない。さらにそれらをＮ２雰囲気中で高温で加熱することにより貼り合わせる。その後、高比抵抗Ｓｉ基板を研磨により薄層化する。
【００３３】
＜実施形態１＞
本発明の第１の実施形態を図１、図２、図３に基づいて説明する。
図１は本発明の第１の実施形態の高周波用モノリシック集積回路装置の、主要部分の縦断面構造を示したものである。本図において符号１はｎ+型導電性Ｓｉ基板、２はＳｉＯ2層、３は高比抵抗Ｓｉ層、４はｐ-型Ｓｉ層、５はｎ+型Ｓｉ層、６はｎ-型Ｓｉ層、７はＳｉＯ2膜、８はｎ+型多結晶Ｓｉ膜、９はｎ+型Ｓｉ層、１０はｎ-型Ｓｉ層、１１、１２はＳｉＯ2膜、１３はｐ+型多結晶Ｓｉ膜、１４はｐ型ＳｉＧｅ層、１５、１６はＳｉＯ2膜、１７はｎ+型多結晶Ｓｉ膜、１８はｎ +型Ｓｉ層、１９はＳｉＯ2膜、２０〜２３は金属膜、２４はＳｉＯ2膜、２５〜２８は金属膜、２９はＳｉＯ2膜、３０は金属膜となっている。
【００３４】
５がバイポーラトランジスタのコレクタ用埋め込み不純物層、１０が低濃度コレクタ層、１４がベース層、１７がエミッタ多結晶Ｓｉ膜としてはたらく。金属膜のうち、２１がバイポーラトランジスタのベース電極、２２がエミッタ電極、２３がコレクタ電極としてはたらく。
【００３５】
ｎ+型多結晶Ｓｉ膜８およびｎ+型Ｓｉ層９により高比抵抗Ｓｉ層（ＳＯＩ層）３と埋めこみＳｉＯ2膜２を貫通するプラグ構造となっている。本プラグ構造は、金属膜２０、２５を介してバイポーラトランジスタのエミッタ電極２２と接続されており、本エミッタ電極と、接地となるｎ+型導電性Ｓｉ基板１とを電気的に接続している。
【００３６】
金属膜２６と２７によりスパイラルインダクタが、金属膜２８、３０、ＳｉＯ2膜２９によりＭＩＭ容量がそれぞれ構成され、バイポーラトランジスタと同一基板上に配置されている。
【００３７】
本実施形態において、１をｐ+型導電性Ｓｉ基板とし、８、９をそれぞれｐ+型多結晶Ｓｉ膜とｐ+型Ｓｉ層としてもかまわない。
【００３８】
スパイラルインダクタを構成している金属膜２７の下のＳｉＯ2膜厚、すなわち金属膜２７の下面からｎ-型Ｓｉ層６の表面までの距離は約５μｍとなっている。
【００３９】
一方、埋めこみＳｉＯ2膜２上の高比抵抗Ｓｉ層３の厚みは約２０μｍ、埋めこみＳｉＯ2膜２の膜厚は約０．２μｍとなっており、金属膜２７の下面からｎ+型導電性Ｓｉ基板１までの距離は約２５μｍとなっている。ｎ+型導電性Ｓｉ基板１の比抵抗は約０．００１Ω・ｃｍ、高比抵抗Ｓｉ層３の比抵抗は約１ｋΩ・ｃｍとなっている。
【００４０】
図２は本実施形態の高周波用モノリシック集積回路装置の、図１とは異なる主要部分の縦断面構造を示したものである。本図において１〜２５の符号は、前記の図１の場合と同じ名称に対応し、それぞれのはたらきも図１の場合と同じである。３１は金属膜である。この金属膜３１によってマイクロストリップ線路の上部電極が構成され、導電性Ｓｉ基板１によってその下部電極が構成されている。
【００４１】
本実施形態の全体の回路図を図３に示した。本図において符号４０と４１はバイポーラトランジスタ、４２はアースの役割を持つ導電性Ｓｉ基板、４３と４４はスパイラルインダクタ、４５、４６、４７はＭＩＭ容量を示しており、いずれも図１に示したものである。４８、４９、５０は図２に示したマイクロストリップ線路からなる伝送線路を示している。
【００４２】
本回路は電力増幅回路である。エミッタ接地の２段増幅回路となっており、トランジスタ４０と４１がそれぞれ駆動段用と出力段用となっている。これらのトランジスタのエミッタはアースである４２の導電性Ｓｉ基板に接続されている。２個のトランジスタの間、駆動段トランジスタの入力側、および出力段トランジスタの出力側には、４３と４４のスパイラルインダクタ、４５〜４７のＭＩＭ容量、４８〜５０の伝送線路からなるインピーダンス整合回路が配置されている。回路図上のこれらのトランジスタと受動素子は、図１、図２に示したように同一基板上に一緒に形成されている。
【００４３】
次に、本実施形態の高周波用モノリシック集積回路装置の製造方法を、図５（ａ）〜（ｇ）により説明する。これらの図は高周波用モノリシック集積回路装置の主要部分の、主要製造工程での縦断面構造を示している。
【００４４】
まず通常の方法により、ｎ+型導電性Ｓｉ基板１にＳｉＯ2膜２を介して比抵抗１ｋΩ・ｃｍの高比抵抗Ｓｉ基板を貼り合わせ研磨により薄層化し、高比抵抗Ｓｉ（ＳＯＩ）層３を形成する。次に、高比抵抗Ｓｉ層３の特定の領域に通常の方法によりｐ-型Ｓｉ層４を形成し、さらにその内側にｎ+型Ｓｉ層５を形成する（図５（ａ））。
【００４５】
次に、通常の化学気相成長（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ））法により、高比抵抗Ｓｉ層３の上にｎ-型Ｓｉ層６をエピタキシャル成長させる（図５（ｂ））。
【００４６】
次に、ｎ-型Ｓｉ層６の上に通常の熱酸化法もしくはＣＶＤ法によりＳｉＯ2膜３９を形成する。その後、通常のホトリソグラフィとドライエッチングにより、ＳｉＯ2膜３９、ｎ-型Ｓｉ層６、高比抵抗Ｓｉ層３を貫通しＳｉＯ2膜２に到達する複数の溝の列を形成する。さらにウエットエッチングにより溝底とその周辺のＳｉＯ2膜２を除去する（図５（ｃ））。
【００４７】
次に、通常のＣＶＤ法によりｎ+型多結晶Ｓｉ膜８を堆積し上記の溝内に埋めこむ（図５（ｄ））。次に、溝以外の部分のｎ+型多結晶Ｓｉ膜８を通常のドライエッチング法により除去した後、加熱することによりｎ+型多結晶Ｓｉ膜８に含有されているＰを高比抵抗Ｓｉ層３内に拡散し、ｎ+型Ｓｉ層９を形成する（図５（ｅ））。さらに、通常のウエットエッチング法によりＳｉＯ2膜３９を除去する（図５（ｆ））。
【００４８】
次に、ｐ-型Ｓｉ層４とｎ+型Ｓｉ層５が形成された領域に、通常の方法によりＳｉＧｅ混晶をベースに用いたバイポーラトランジスタを形成する。さらに、通常の方法により金属膜２０〜２３、２５〜２７やＳｉＯ2膜よりなる層間絶縁膜２４を形成することにより、必要な配線を形成すると共に、高比抵抗Ｓｉ層３の上方にスパイラルインダクタ等の受動素子を形成する（図５（ｇ））。
【００４９】
本第１の実施形態によると、支持基板に接地としての導電性Ｓｉ基板を用いたＳＯＩ基板上に、能動素子と共に、従来技術では不可能であった実用可能な受動素子、すなわちスパイラルインダクタ、ＭＩＭ容量、マイクロストリップ線路等を実現できる。その結果、これらの受動素子を別チップとした多チップモジュール回路装置の場合と遜色のない高性能な高周波用モノリシック集積回路装置が実現できる。
【００５０】
また、本実施形態によるとトランジスタのエミッタと接地としての導電性Ｓｉ基板を電気的に接続するプラグ構造が低抵抗にできるため、寄生エミッタ抵抗が小さくでき、それによる回路の性能劣化を小さくできる効果がある。
【００５１】
さらに、本実施形態では、トランジスタとしてベースにＳｉＧｅ混晶を用いたＳｉＧｅ  ＨＢＴ（Ｈｅｔｅｒｏ−ｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）を用いている。ＳｉＧｅ  ＨＢＴは、遮断周波数が高く、ベース抵抗が低く、増幅歪みが小さい。そのため、本実施形態の電力増幅回路装置は高電力増幅率、低雑音、低歪みという特長を有する。
【００５２】
＜実施形態２＞
本発明の第２の実施形態を図４に基づいて説明する。本図は本発明の第２の実施形態の高周波用モノリシック集積回路装置の、主要部分の縦断面構造を示したものである。
本図において１〜３１に含まれる符号は、前記の図１の場合と同じ名称に対応する。３２はＳｉＯ2膜、３３はｎ+型多結晶Ｓｉ膜、３４はｐ-型Ｓｉ層、３５、３６はｎ+型Ｓｉ層となっている。３２がＭＯＳトランジスタのゲート絶縁膜、３３がゲート電極、３５がソース、３６がドレインとしてはたらく。金属膜のうち、２１がソース電極、２３がドレイン電極としてはたらく。
【００５３】
本実施形態では、バイポーラトランジスタがＭＯＳトランジスタと入れ替わっていることを除くと、前記の第１の実施形態と同じである。図１の第１の実施形態の場合と同様に、ｎ+型多結晶Ｓｉ膜８およびｎ+型Ｓｉ層９により高比抵抗Ｓｉ層（ＳＯＩ層）３と埋めこみＳｉＯ2膜２を貫通するプラグ構造を構成している。本プラグ構造は、金属膜２０、２５を介してＭＯＳトランジスタのソース電極２１に接続されており、本ソース電極と、接地となるｎ+型導電性Ｓｉ基板１とを電気的に接続している。金属膜２６と２７によりスパイラルインダクタが、金属膜２８、３０、ＳｉＯ2膜２９によりＭＩＭ容量がそれぞれ構成され、ＭＯＳトランジスタと同一基板上に配置されている。本図ではマイクロストリップ線路からなる伝送線路は省略されている。
【００５４】
本実施形態において、１をｐ+型導電性Ｓｉ基板とし、８、９をそれぞれｐ+型多結晶Ｓｉ膜とｐ+型Ｓｉ層としてもかまわない。スパイラルインダクタを構成する金属膜２７の下のＳｉＯ2膜の膜厚や高比抵抗Ｓｉ層３の厚みは前記第１の実施形態と同じである。
【００５５】
本第２の実施形態によると、第１の実施形態の場合と同様に、支持基板に接地としての導電性Ｓｉ基板を用いたＳＯＩ基板上に、能動素子と共に、従来技術では不可能であった実用可能な受動素子、すなわちスパイラルインダクタ、ＭＩＭ容量、マイクロストリップ線路等を実現できる。
【００５６】
その結果、これらの受動素子を別チップとした多チップモジュール回路装置の場合と遜色のない高性能な高周波用モノリシック集積回路装置が実現できる。また、本実施形態によるとトランジスタのソースと接地としての導電性Ｓｉ基板を電気的に接続するプラグ構造が低抵抗にできるため、寄生ソース抵抗が小さくでき、それによる回路の性能劣化を小さくできる効果がある。
【００５７】
＜実施形態３＞
本発明の第３の実施形態を図６に基づいて説明する。図６は本発明の第３の実施形態の高周波用モノリシック集積回路装置の、主要部分の縦断面構造を示したものである。
【００５８】
本図において１〜３１に含まれる符号は、前記第１の実施形態における図１の場合と同じ名称に対応する。各部分の役割も第１の実施形態の場合と同じである。３７は空洞である。本実施形態では、金属膜２６、２７よりなるスパイラルインダクタと、金属膜２８、３０、およびＳｉＯ2膜２９よりなるＭＩＭ容量が形成された領域において、導電性Ｓｉ基板１に凹部が形成され、その部分は空洞となっている。それ以外の基本構造は、図１に示した第１の実施形態と同じである。
【００５９】
但し、高比抵抗Ｓｉ層３の厚みは約１０μｍと第１の実施例と比較して約半分になっている。導電性Ｓｉ基板１の凹部の深さは約１０μｍとなっている。スパイラルインダクタを構成している金属膜２７の下のＳｉＯ2膜の膜厚、すなわち金属膜２７の下面からｎ-型Ｓｉ層６の表面までの距離は約５μｍとなっており、その結果、金属膜２７の下面からｎ+型導電性Ｓｉ基板１までの距離は約２５μｍとなっている。
【００６０】
次に、本実施形態の高周波用モノリシック集積回路装置の製造方法で前記第１の実施形態の場合と異なる部分を、図１０（ａ）〜（ｄ）により説明する。これらの図は高周波用モノリシック集積回路装置の主要部分の、主要製造工程での縦断面構造を示している。
【００６１】
まず、通常のホトリソグラフィとドライエッチングにより、導電性Ｓｉ基板１の特定の領域に深さ約１０μｍの凹部を形成する（図１０（ａ））。次に、表面に膜厚０．２μｍのＳｉＯ2膜２を形成した抵抗率１ｋΩ・ｃｍの高比抵抗Ｓｉ基板３を、導電性Ｓｉ基板１とおもて面を対向させて接着させる。この工程において、ＳｉＯ2膜２を高比抵抗Ｓｉ基板３ではなく、導電性Ｓｉ基板１の表面に形成してもよい（図１０（ｂ））。
【００６２】
次に、この接着させた２枚の基板を窒素雰囲気中で加熱し貼り合わせる。その結果、導電性Ｓｉ基板１と高比抵抗Ｓｉ基板３の間に空洞３７が形成される（図１０（ｃ））。さらに研磨により高比抵抗Ｓｉ基板３を約１０μｍの厚さまで薄層化する（図１０（ｄ））。これ以降の工程の製造方法は前記第１の実施形態の場合と同じである。
【００６３】
本実施形態において、図３に示したように受動素子が形成された１つの領域に１つの凹部を形成するやり方とは別に、図８に示すように受動素子が形成された１つの領域に複数の小面積に分割された凹部を形成してもよい。その場合には、研磨や熱処理の工程において空洞３７があることによって生じる応力の強さを低減することができ、応力による結晶欠陥やクラックに起因した歩留まりの低下を改善できる。この場合、凹部によって囲まれた領域、すなわち図８において空洞の間にある凸部領域を、スパイラルインダクタが生じる磁場によってその部分に電流が誘起されにくい平面形状にしておくとスパイラルインダクタの性能をより向上させることができる。
【００６４】
図１２は本発明の第３もしくは第４の実施形態における、スパイラルインダクタの下の導電性Ｓｉ基板に形成された凹部領域、およびそれによって囲まれた凸部領域の望ましい平面形状を示したものである。本図において５１はスパイラルインダクタを構成する金属膜配線、５２は凹部、５３は凹部によって囲まれた凸部領域である。スパイラルインダクタ中の電流により、導電性Ｓｉ基板中にそれとは逆向きの渦電流が誘起されようとする。
【００６５】
本図のように、凸部領域５３の長手方向が直近のスパイラルインダクタの電流の方向と垂直になるようにすれば、上記渦電流は流れにくくなり、スパイラルインダクタの性能をより向上させることができる。
【００６６】
本第３の実施形態によると、前記第１の実施形態の場合と同じ効果が実現できる。さらに、第１の実施例と比較すると、高比抵抗Ｓｉ層３が薄いことから、この層とＳｉＯ2膜２を貫通し導電性Ｓｉ基板１に至るプラグ構造の形成がより容易になる効果がある。なぜならば、高比抵抗Ｓｉ層３が薄いほど、プラグ構造の形成に必要な、ドライエッチングによる溝もしくは穴の形成、およびＣＶＤ法による導電性多結晶Ｓｉ膜の埋めこみが容易になるからである。
【００６７】
＜実施形態４＞
本発明の第４の実施形態を図７に基づいて説明する。図７は本発明の第４の実施形態の高周波用モノリシック集積回路装置の、主要部分の縦断面構造を示したものである。
【００６８】
本図において１〜３１に含まれる符号は、前記第１の実施形態における図１の場合と同じ名称に対応する。各部分の役割も第１の実施形態の場合と同じである。３８はＳｉＯ2膜である。本実施形態では、金属膜２６、２７よりなるスパイラルインダクタと、金属膜２８、３０、およびＳｉＯ2膜２９よりなるＭＩＭ容量が形成された領域において、導電性Ｓｉ基板１に凹部が形成され、その部分にＳｉＯ2膜３８が埋めこまれた構造となっている。
【００６９】
前記第３の実施形態と比較すると、導電性Ｓｉ基板１の凹部にＳｉＯ2膜３８が埋めこまれているか空洞となっているかの違いがあるのみでそれ以外の構造、寸法は同じとなっている。
【００７０】
次に、本実施形態の高周波用モノリシック集積回路装置の製造方法で前記第１の実施形態の場合と異なる部分を、図１１（ａ）〜（ｄ）により説明する。これらの図は高周波用モノリシック集積回路装置の主要部分の、主要製造工程での縦断面構造を示している。
【００７１】
まず、通常のホトリソグラフィとドライエッチングにより、導電性Ｓｉ基板１の特定の領域に深さ約１０μｍの凹部を形成した後、ＳｉＯ2膜３８を堆積する（図１１（ａ））。さらに、研磨により、導電性Ｓｉ基板１の凹部内部のみを残して基板表面のＳｉＯ2膜３８を除去する（図１１（ｂ））。
【００７２】
次に、表面に膜厚０．２μｍのＳｉＯ2膜２を形成した抵抗率１ｋΩ・ｃｍの高比抵抗Ｓｉ基板３を、導電性Ｓｉ基板１とおもて面を対向させて接着させる。この工程において、ＳｉＯ2膜２を高比抵抗Ｓｉ基板３ではなく、導電性Ｓｉ基板１の表面に形成してもよい（図１１（ｃ））。次に、この接着させた２枚の基板を窒素雰囲気中で加熱し貼り合わせる。さらに研磨により高比抵抗Ｓｉ基板３を約１０μｍの厚さまで薄層化する（図１１（ｄ））。これ以降の工程の製造方法は前記第１の実施形態の場合と同じである。
【００７３】
本実施形態において、図４に示したように受動素子が形成された１つの領域に１つの凹部を形成するやり方とは別に、図９に示すように受動素子が形成された１つの領域に複数の小面積に分割された凹部を形成してもよい。その場合には、凹部を埋めるためのＳｉＯ2膜３８の堆積膜厚を小さくできる効果がある。この場合にも、前記第３の実施形態の場合と同様に、図１２に示すように凹部によって囲まれた凸部領域の長手方向が、直近のスパイラルインダクタの電流の方向と垂直になるようにすれば、スパイラルインダクタの性能をより向上させることができる。
【００７４】
本第４の実施形態によると、前記第３の実施形態の場合と同じ効果が実現できる。さらに、第３の実施例と比較すると、空洞がないために、研磨や熱処理等の工程において高比抵抗Ｓｉ層３に局所的にかかる応力を小さくでき、結晶欠陥やクラックの発生による歩留まり低下を改善できる効果がある。
【００７５】
【発明の効果】
本発明によれば、接地用導電性Ｓｉ基板を支持基板に用いたＳＯＩ層上にトランジスタを配置した高周波用デバイスにおいて、高性能なスパイラルインダクタ、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）容量、マイクロストリップ線路等の受動素子を、トランジスタと同一チップ上に実現できる。
【００７６】
すなわち、受動素子の電磁界によって導電性Ｓｉ基板内に誘起される電流によるジュール発熱に起因した損失、導電性Ｓｉ基板内に誘起される渦電流によるインダクタＬ値の低下等、従来技術で問題となっていた、導電性Ｓｉ基板と受動素子との相互作用による受動素子の特性劣化を、実用可能なレベルまで低減する効果がある。その結果、受動素子を能動素子と別チップとした多チップモジュール回路装置の場合と比較して遜色の無い程に高性能で、かつより小型で安価な高周波用モノリシック集積回路装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の高周波用モノリシック集積回路装置の、主要部分の縦断面構造である。
【図２】本発明の第１の実施形態の高周波用モノリシック集積回路装置の、図１とは異なる主要部分の縦断面構造である。
【図３】本発明の第１の実施形態の高周波用モノリシック集積回路装置の、全体の回路図である。
【図４】本発明の第２の実施形態の高周波用モノリシック集積回路装置の、主要部分の縦断面構造である。
【図５】本発明の第１の実施形態の高周波用モノリシック集積回路装置の、製造方法における主要な工程における主要部分の縦断面構造である。
【図６】本発明の第３の実施形態の高周波用モノリシック集積回路装置の、主要部分の縦断面構造である。
【図７】本発明の第４の実施形態の高周波用モノリシック集積回路装置の、主要部分の縦断面構造である。
【図８】本発明の第３の実施形態の高周波用モノリシック集積回路装置における、１変形の主要部分の縦断面構造である。
【図９】本発明の第４の実施形態の高周波用モノリシック集積回路装置における、１変形の主要部分の縦断面構造である。
【図１０】本発明の第３の実施形態の高周波用モノリシック集積回路装置の、製造方法における主要な工程における主要部分の縦断面構造である。
【図１１】本発明の第４の実施形態の高周波用モノリシック集積回路装置の、製造方法における主要な工程における主要部分の縦断面構造である。
【図１２】本発明の第３もしくは第４の実施形態の高周波用モノリシック集積回路装置における、スパイラルインダクタの下の導電性Ｓｉ基板に形成された凹部領域、およびそれによって囲まれた凸部領域の望ましい形状を示す平面図である。
【図１３】ある形状のスパイラルインダクタのＱ値と、スパイラルインダクタから導電性Ｓｉ基板までの距離ｈの関係を示したグラフである。
【図１４】導電性Ｓｉ基板を下部電極とし、ＳＯＩ層上に形成した金属配線を上部電極として構成した特性インピーダンス５０Ωのマイクロストリップ線路における、損失とＳＯＩ層の比抵抗の関係を示したグラフである。
【符号の説明】
１：ｎ+型導電性Ｓｉ基板、２：ＳｉＯ2層、３：高比抵抗Ｓｉ層、４：ｐ-型Ｓｉ層、５：ｎ+型Ｓｉ層、６：ｎ-型Ｓｉ層、７：ＳｉＯ2膜、８：ｎ+型多結晶Ｓｉ膜、  ９：ｎ+型Ｓｉ層、  １０：ｎ-型Ｓｉ層、  １１：ＳｉＯ2膜、１２：ＳｉＯ2膜、１３：ｐ+型多結晶Ｓｉ膜、１４：ｐ型ＳｉＧｅ層、１５〜１６：ＳｉＯ2膜、１７：ｎ+型多結晶Ｓｉ膜、１８：ｎ +型Ｓｉ層、１９：ＳｉＯ2膜、２０〜２３：金属膜、２４：ＳｉＯ2膜、２５〜２８：金属膜、２９：ＳｉＯ2膜、３０〜３１：金属膜、３２：ＳｉＯ2膜、３３：ｎ+型多結晶Ｓｉ膜、３４：ｐ-型Ｓｉ層、３５〜３６：ｎ+型Ｓｉ層、３７：空洞、３８〜３９：ＳｉＯ2膜、４０〜４１：バイポーラトランジスタ、４２：導電性Ｓｉ基板、４３〜４４：スパイラルインダクタ、４５〜４７：ＭＩＭ容量、４８〜５０：伝送線路、５１：スパイラルインダクタ、５２〜５３：導電性Ｓｉ基板凹部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004034099.tif 000009
【図９】
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【図１０】
0004034099.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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