(57)【特許請求の範囲】
【請求項１】
メモリーなどのハードブロックをもつ自動配置配線方法において、ハードブロック内部に最上位の配線層を経由する入出力ポートを作成し、配置後ゲート電極に接続される配線長を見積もり、その配線長がゲート酸化膜を劣化させる所定の長さを超える場合、配線接続を変更し上記ポートを経由してゲート電極に接続させることを特徴とする半導体集積回路の製造方法。
【請求項２】
メモリーなどのハードブロックをもつ自動配置配線方法において、ハードブロック内部に最上位の配線層を経由する入出力ポートを作成し、配線後ゲート電極に接続される実配線長を計算し、その実配線長がゲート酸化膜を劣化させる所定の長さを超える場合、配線接続を変更し上記ポートを経由してゲート電極に接続させることを特徴とする半導体集積回路の製造方法。
【請求項３】
前記配線長でゲート酸化膜の劣化の判別をする代わりに、配線に寄生する容量で判別することを特徴とする請求項１または２記載の半導体集積回路の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路の製造方法に関するものであり、特に製造工程におけるチャージアップによるゲート酸化膜劣化防止に関するものである。
【０００２】
【従来の技術】
アンテナ効果とは、プラズマ（または、イオンビーム）プロセスの半導体製造工程において、ゲート電極に接続され拡散層につながらない配線に電荷が蓄積され、この電荷が一定量を超えると、電気的ストレスからゲート酸化膜が劣化しデバイスの特性が変動するものである。
【０００３】
図１２は、従来の半導体集積回路の製造工程におけるゲート酸化膜劣化現象を説明する模式断面図であり、図１２において、１は基板、２は基板１上に形成されたLOCOS酸化膜、３はLOCOS酸化膜間に形成されたゲート酸化膜、４はゲート酸化膜上に形成されたゲート電極、５はゲート電極４とLOCOS酸化膜２上に形成された層間酸化膜、６はゲート電極につながる配線、７は半導体製造工程で使用されるプラズマ発生装置により発生する電荷を模式的に表している。
【０００４】
図１２に示すように、半導体製造工程で発生する電荷７は配線６の面積に応じて配線６に蓄積される。この配線６は拡散層につながっていないため、電荷７は配線６につながるゲート電極４を通してゲート酸化膜３に電気的ストレスを与える。蓄積された電荷７が一定量を超えると電気的ストレスによりゲート酸化膜３を劣化させる。この現象がアンテナ効果である。
【０００５】
このアンテナ効果に対する対策はプロセスの段階において、及び設計の段階において多くの対策が検討されている。プロセスでの対策による改善は行われているが、ゲート電極４につながる配線６がゲート酸化膜３と膜圧に対して十分に大きいと、蓄積される電荷７が大きくなり、プロセス装置等の改善だけでは蓄積された電荷によるダメージを回避することが困難である。プロセスの微細化にともないゲート酸化膜３が薄くなるため、プロセス段階だけでなく設計段階からの改善が必要とされている。
【０００６】
そこで、設計段階からの対策では、ランダムロジック回路においてアンテナ効果が発生する箇所をあらかじめ検出することが困難なため、
(１)  図１３のゲート酸化膜の劣化対策を示す模式断面図に示すように、あらかじめセル内部のゲート電極４につながる配線６にダイオード９を挿入して拡散層８に接続する方法、
(２)  ゲート電極４につながる配線６をセル内部で最上位配線層を経由するようなセル構造をとる方法、
これらの方法をとることでアンテナ効果を防止する方法が提案されている。
【０００７】
【発明が解決しようとする課題】
しかしながら前記(１)の方法では、ダイオードを挿入付加すると、その容量により回路動作のスピードの劣化やセルの面積の増加が発生する。また、微細化に伴うゲート酸化膜の薄膜化でダイオードによる十分な保護能力が不足する。
【０００８】
また、前記(２)の方法では、セル内部でゲート電極につながる配線が最上位層を経由する構造をとるためセルの面積増加を発生する。特に、スタンダードセルレイアウト方式では、スタンダードセル内部に最上位層の配線があるため、自動配置配線での配線効率が悪化し半導体チップの面積を増加させる。
【０００９】
本発明は、従来の設計方法を変更することなく、アンテナ効果対策で増加する面積を最小限度に抑えることを目的とする。
【００１０】
【課題を解決するための手段】
本発明は上記目的を達成するために、請求項１と請求項２の発明は、あらかじめセル内部で最上位配線を通過するアンテナ効果対策用のスタンダードセルを有し、チャージアップによりゲート酸化膜を劣化する箇所にのみ、前記スタンダードセルを挿入する代りに、セル内部にアンテナ対策用の１対の入出力ピンを作成し、ゲート電極に接続される配線長が所定の配線長を超える場合に、ゲートに接続する前にアンテナ対策用の入出力ピンを経由させ、かつ、前記アンテナ対策用のピンは、あらかじめセル内部の空き領域に配線のみで構成され、最上位層を経由することを特徴とする半導体集積回路の製造方法である。
【００１２】
請求項３の発明は、上記請求項１と請求項２の発明で配線長からゲート酸化膜の劣化を検出する代わりに、配線の寄生容量で検出することを特徴とする半導体集積回路の製造方法である。
【００１３】
本発明によれば、従来の設計方法を変更することなく、ゲート電極に接続する配線でアンテナ効果が発生する箇所のみ、スタンダードセル内部で最上位層を経由したアンテナ効果対策用入出力ピンを使用するため、アンテナ効果が発生する箇所のみ、スタンダードセル内部の空き領域に作成した最上位層を経由したアンテナ効果対策用ピンを使用するため、回路構成を変更することなく一部の接続を変更することで、アンテナ効果対策ができ、また、空き領域を使用するためスタンダードセルの面積増加もない。
【００１７】
【発明の実施の形態】
以下、本発明の各実施の形態について、図１から図１１を用いて説明する。
【００１８】
（実施の形態１）
図１は本発明の実施の形態１における参考例１の半導体集積回路の製造方法を示すフローチャートである。これは、配置処理後においてゲート電極に接続する配線がゲート酸化膜を劣化させる所定の長さを超えている場合、最上位配線セルをその配線経路途中に挿入、接続させることによって、アンテナ効果を抑制するものであって、最上位配線セルの挿入を、標準セルの配置が終了した段階で行うフロー図である。
【００１９】
ここで、上述した最上位配線セルは最上位層を必ず通過する配線層のみを保持する構造を有し、その模式断面図例を図２(A)に示す。なお、この最上位配線セルは配線層だけから構成されるので面積は通常のスタンダードセルより十分に小さい。
【００２０】
図２(A)において、２０１はシリコン基盤、２０２は酸化膜、２０３，２０４及び２０５は層間膜、２０６はセルポート、２０７は最上位配線膜、２０８は保護膜である。
【００２１】
次に図１の製造工程１０１〜１０６について説明すると、１０１工程は、従来の方法において、セルの配置処理は終了したものである。１０２工程から１０４工程において、配線がアンテナ効果の起こらない制限以内の長さとなる配置であるかを検証する。
【００２２】
まず、配置結果からゲート電極につながる配線で接続されるすべてのピンを検出して(１０２工程)、ピンのＸ，Ｙ座標を調べ、それぞれの最大値と最小値を調べる。そして、Ｘ座標の最大値と最小値の差とＹ座標の最大値と最小値の差の和を配線長として見積もり計算する(１０３工程)。以降、このようにして見積もった配線長のことをマンハッタン配線長と呼ぶ。１０４工程において、マンハッタン配線長がアンテナ効果を生じる所定の配線長を超えるかを検証し、１０５工程において、アンテナ効果が発生する可能性の判断を行い、可能性が存在する場合、アンテナ効果の抑制のための処理を行う１０６工程において、そのゲート電極を有するスタンダードセルをマンハッタン配線長がアンテナ効果を生じる所定の配線長の範囲内に最上位配線セルを配置する。そして、ゲート電極に接続されているピンと最上位セルの２ピン間に新たな接続を付ける。一方、最上位セルのもう一方のピンには、ゲート電極に接続されていた配線を接続する。
【００２３】
１０６工程後にすべてのレイアウトパターンが配線長の制限を満たす配置となれば、次工程１０７、配線工程へと移行する。ここで、配線処理は、特別な考慮はいらず、従来の方法と同じ処理で自動配線が実現できる。
【００２４】
以上の工程により、ゲート電極に接続される配線は所定の配線長以下になり、アンテナ効果は発生せず、しかも挿入される最上位配線セルが挿入される個数は最小限度に抑制されるため、セルの追加による面積増加を抑制できる。また、セル内部での最上位層の配線も少ないので配線効率を低下させることもない。
【００２５】
上記参考例１では、配線長の見積もりのため、セルの配置結果からマンハッタン配線長で配線長の見積もりを行ったが、アンテナ効果が発生するプラズマからの電荷の蓄積工程は、各配線層ごとに発生し、下位の配線層で蓄積された電荷は上位層配線形成の際に基板に流れるため、配線長の見積もりは各配線層の中で最大の配線長を見積もることでよい。
【００２６】
例えば、１０３工程において、自動配線する場合、Ｘ方向とＹ方向で配線は異なる配線層を使用するため、Ｘ方向の配線長とＹ方向の配線長で大きい方を配線長とする。基本的には、処理は同じであるが、１０３工程が異なる。具体的には、配置結果からゲート電極につながる配線で接続されるすべてのピンを検出し、ピンの座標を調べ、座標のそれぞれの最大値と最小値を調べる。そして、Ｘ座標の最大値と最小値の差とＹ座標の最大値と最小値の差を調べる。Ｘ座標の差とＹ座標の差で大きい方を配線長とし、１０４工程へ以降する。
【００２７】
また、１０３工程において、配線の混雑度を考慮して、見積もられた配線長に重みを考慮することも可能である。ピンの混雑度は、ピンの端子をすべて包含する輪郭線内に含まれる端子の数から求めることができる。また、配線トポロジーをマンハッタンと仮定した際、上記輪郭線内を通過するピンの数からも求めることができる。また、配線の混雑度から、経験的な統計データを基に、ピンの各セグメントの配線層の割り当てを見積もり、これを見積もり配線長に重み付けとして反映させることも可能である。
【００２８】
図３は本実施の形態１の参考例２における半導体集積回路の製造方法を示すフローチャートである。これは、配線処理後においてゲート電極に接続する配線がゲート酸化膜を劣化させる所定の長さを超えている場合、最上位配線セルをその配線経路途中に挿入、接続させることによって、アンテナ効果を抑制するものであって、最上位配線セルの挿入を、スタンダードセルの配線が終了した段階で行うフロー図である。
【００２９】
まず、標準セル配線処理３０１工程後、３０２工程において検証を行う配線層を設定する。検証は、最下位配線層から順次上位層を調べる。アンテナ効果の発生しない制限以内の長さであるかを検証するための処理(３０３工程)を、配線層をＭ層目として調査方法を述べる。Ｍ層目での各配線パターンのうち、その配線がＭ層以下の配線でゲート電極に接続し、拡散層に接続せず、Ｍ層目の配線パターンが規定の長さを超える配線をすべて検出する。検出されなかった場合は３０２工程においてＭ＋１層目に移り、検証を行う。検出された配線に対しては、３０４工程において、アンテナ効果を抑制するための処理を行う。
【００３０】
３０３工程において検出された配線に対しては３０４工程において、そのゲート端子を有するセルのマンハッタン配線長以内に最上位配線セルを配置する。そして、ゲート電極に接続されているピンと最上位セルの２ピン間に新たな接続を付ける。一方、最上位配線セルのもう一方のピンには、ゲート電極に接続されていた配線を接続する。３０３工程の後、もしくは３０４工程の後、アンテナ効果の生じる可能性を有する配線でなければ次工程３０５へ進む。上記処理を行うことは従来のレイアウト方法を大幅に変更する必要はない。
【００３１】
本実施の形態１の参考例３においては、最上位配線セルはセルの４辺のいずれか、もしくは２辺にポートを有し、向かい合う辺上のポート同士の配線に限らず、ポートを結ぶ配線は少なくとも１度は、最上位配線層を通過するものとする。また、本セルは前出の図２(Ａ)に示すように最上位層にセルのポートを有することも、図２(Ｂ)に示すように下位の層にセルポート２１６Ｂを有することも可能である。よって、あらかじめ、各層、各辺間を接続する最上位配線セルを準備することも可能である。
【００３２】
図２(Ｂ)において、２１１はシリコン基盤、２１２〜２１５は層間膜、２１６Ａは上位セルポート、２１６Ｂは下位セルポート、２１７は最上位配線膜、２１８は保護膜、２１９は配線膜である。
【００３３】
図４及び図５は本実施の形態１を説明するアンテナ効果発生のパターンを示す図及びアンテナ効果改善後を示す図である。
【００３４】
図４及び図５において、１は、回路接続情報にしたがって、複数のセルの接続からなるブロックレイアウトである。１０，１１，１２は、ブロック１の内部からブロック外部へ、ブロック１の外部からブロック内部へ接続するためのピンである。２０，２１，２２，２３はセルの出力からセルの入力をつなぐ配線である。
【００３５】
一般的に、回路接続情報にしたがってレイアウトされた結果に対し、半導体素子のゲート酸化膜を劣化するパターンがないか検証を行う。検証方法は前記参考例１及び２と同様の方法で行える。その検証結果から、半導体素子のゲート酸化膜を劣化するパターンが存在しないときはアンテナ効果が発生しないので、この検証は終了である。
【００３６】
しかし、半導体素子のゲート酸化膜を劣化するパターンが存在するときは、改善を行う必要がある。図４に示すブロック１の内部でゲートにつながるピン１０からブロック１の外部の配線２３につながる配線２０にかけて半導体素子のゲート酸化膜を劣化するパターンとして検出されたとし、図６，図７を用いて以下に説明を行う。
【００３７】
図６及び図７はアンテナ効果対策用のパターンを示す図である。まず、ブロック内部のレイアウトが完了した時点で、あらかじめブロック内部のブロック辺の空き領域に対し、図６，図７のようなピン１１とピン１２を配線２１でつないだパターンを生成し配置しておく。なお、ピン１１とピン１２を配線２１でつないだパターンの構造は２種類あり、図６のように２つのピン１１，１２中で少なくとも１つのピン１２が最上位層で形成されているか、あるいは、図７のように配線２１で最上位層を経由する構造になっている。２種類のパターンでは同様の効果が得られる。なお、本実施の形態では図６のように２つのピンのうちピン１２が最上位層で形成しているとして説明を行う。
【００３８】
さらに、ピン１１，１２を配線２１でつないだパターンを複数作成し、そのピンの配置位置はブロック１のすべてのピンから、上記検証項目のゲート酸化膜を劣化する配線長以下の位置に、少なくとも１組以上のパターンを配置しておく。
【００３９】
次に、半導体素子のゲート酸化膜を劣化するパターンとして検出されたピン１０の近傍にある、あらかじめブロック内に配置されたピン１１，１２を配線２１でつないだパターンを検索、特定する。次に、ピン１０からブロック１の外部の配線２３につながっていた配線２０を、上記で特定したピン１１につなぎ直す。
【００４０】
次に、ピン１２とブロック１の外部の配線２３間を配線２２でつなぎ、図５のようになる。
【００４１】
以上のような手順で、配線のつなぎ替えを行い、半導体素子のゲート酸化膜を劣化するパターンがなくなるまで検証を繰り返す。
【００４２】
このような手順で、あらかじめアンテナ効果対策用の入出力ピンパターンを作成することで、回路構成を変更することなく、さらに、ブロック内の空き領域を利用するので面積増加を招くことなく、半導体素子のゲート酸化膜を劣化するアンテナ効果を改善することができる。
【００４３】
（実施の形態２）
図８ないし図１１は本発明の実施の形態２を説明する図であり、図８はアンテナ効果発生のパターンを示す図、図９はアンテナ効果の改善後を示す図、図１０及び図１１はアンテナ効果対策用のパターンを示す図である。
【００４４】
アンテナ効果が発生しやすいパターンで、図８のようにピン１３を配線２４を介して配線幅の太い電源の配線２３につなぐ際に、半導体素子のゲート酸化膜を劣化するパターンとして検出されたとし、図８，図９，図１０，図１１を用いて以下に説明を行う。
【００４５】
ここで、前記実施の形態１の図４〜図７と同じ符号は同じ部材を示し説明を省略する。ここで、１３，１４は、ブロック内部からブロック外部へ、ブロック外部からブロック内部へ接続するためのピン、２３，２４，２５，２６はセルの出力からセルの入力をつなぐ配線である。
【００４６】
まず、ブロック１内部のレイアウトが完了した時点で、あらかじめブロック内部のブロック辺の空き領域に対し、図９のような、最上位のピン１４を作成し、さらに、ブロック１内部の電源の配線２６とピン１４を配線２５でつないでおく。なお、２種類のパターンがあり、図９のようにピン１４が最上位層で形成されているか、あるいは、図１０のように配線２５で最上位層を経由する構造になっている。２種類のパターンでは同様の効果が得られる。
【００４７】
なお、図９のようにピン１４が最上位層で形成しているとし説明を行う。さらに、ピン１４とブロック内部の電源の配線２６を配線２５でつないだパターンを複数作成し、そのピンの配置位置はブロック１から太い電源の配線２３につながるすべてのピンに対し、上記検証項目のゲート酸化膜を劣化する配線長以下の位置に、少なくとも１組以上のパターンを配置しておく。
【００４８】
次に、半導体素子のゲート酸化膜を劣化するパターンとして検出されたピン１３の近傍にある、あらかじめブロック内に配置されたピン１４とブロック内部の電源の配線２６を配線２５でつないだパターンを検索、特定する。次に、ピン１３からブロック１外部の太い電源の配線２３につながっていた配線２４を、上記で特定したピン１４につなぐと図１１のようになる。
【００４９】
以上のような手順で、配線のつなぎ替えを行い、半導体素子のゲート酸化膜を劣化するパターンがなくなるまで検証を繰り返す。
【００５０】
このような手順で、あらかじめアンテナ効果対策用のプルアップ，プルダウン用パターンを作成することで、回路構成を変更することなく、さらに、ブロック内の空き領域を利用するので面積増加を招くことなく、半導体素子のゲート酸化膜を劣化するアンテナ効果を改善することができ、さらに、回路動作スピードを劣化させる保護ダイオードを付加することなく信頼性の高い半導体集積回路装置を製造することができる。
【００５１】
（実施の形態３）
また、実施の形態１及び２においては、複数のスタンダードセルの接続からなるレイアウト結果に対して説明したが、ラム，ロム等のマクロセルについても、あらかじめアンテナ効果対策用のパターンを作成しておくことで、同様の効果が得られる。
【００５２】
（実施の形態４）
また、上記のすべての実施の形態に関わらず、アンテナ効果を生じる可能性のあるレイアウトパターンの検出には、配線長のみでなく、ゲートの面積に対する配線の面積、容量や配線長、配線に発生する寄生容量の比で判別してもよい。
【００５３】
【発明の効果】
以上説明したように本発明によれば、従来の設計方法を変更することなく、ゲート電極に接続する配線でアンテナ効果が発生する箇所のみ、スタンダードセル内部で最上位層を経由したアンテナ効果対策用入出力ピンを使用するため、アンテナ効果が発生する箇所のみ、スタンダードセル内部の空き領域に作成した最上位層を経由したアンテナ効果対策用ピンを使用するため、回路構成を変更することなく一部の接続を変更することで、アンテナ効果対策ができ、また、空き領域を使用するためスタンダードセルの面積増加もない。
【図面の簡単な説明】
【図１】  本発明の実施の形態１における参考例１の半導体集積回路の製造方法を示すフローチャート
【図２】  最上位配線セルの構造を示す模式断面図
【図３】  本発明の実施の形態１の参考例２における半導体集積回路の製造方法を示すフローチャート
【図４】  本発明の実施の形態１を説明するアンテナ効果発生のパターンを示す図
【図５】  本発明の実施の形態１を説明するアンテナ効果の改善後を示す図
【図６】  本発明の実施の形態１におけるアンテナ効果対策用のパターンを示す図
【図７】  本発明の実施の形態１におけるアンテナ効果対策用のパターンを示す図
【図８】  本発明の実施の形態２におけるアンテナ効果発生のパターンを示す図
【図９】  本発明の実施の形態２におけるアンテナ効果の改善後を示す図
【図１０】  本発明の実施の形態２におけるアンテナ効果対策用のパターンを示す図
【図１１】  本発明の実施の形態２におけるアンテナ効果対策用のパターンを示す図
【図１２】  従来の半導体集積回路の製造工程におけるゲート酸化膜劣化現象を説明する模式断面図
【図１３】  従来のゲート酸化膜の劣化対策を示す模式断面図
【符号の説明】
１  ブロック
１０〜１４  ピン
２０〜２６  配線
１０１  標準セル配置処理工程
１０２  ゲート電極に接続するピンの検出工程
１０３  配線長見積もり工程
１０４  アンテナ効果の発生する可能性のあるレイアウト検出工程
１０６  アンテナ効果抑制処理工程
２０１，２１１  シリコン基盤
２０２  酸化膜
２０３〜２０５，２１２〜２１５  層間膜
２０６，２１６  セルポート
２０７，２１７  最上位配線膜
２０８，２１８  保護膜
２１９  配線膜
３０１  標準セル配線処理工程
３０２  処理を行う際の設定工程
３０３  アンテナ効果の発生する可能性のあるレイアウト検出工程
３０４  アンテナ効果抑制処理
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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