(57)【特許請求の範囲】
【請求項１】
所望の基板上にエッチング阻止用の絶縁性の膜を形成する工程と、
前記基板上に形成された絶縁性の膜上に多孔質性の膜を形成する工程と、
前記絶縁性の膜上に形成された多孔質性の膜上に保護用の第１の膜を形成する工程と、
前記基板上に形成された第１の膜及び多孔質性の膜を選択的に除去して開口し前記基板上部から前記絶縁性の膜に至る開口部を形成する工程と、
前記基板に開口された開口部内の少なくとも側壁部に保護用の第２の膜を形成する工程と、
前記開口部の側壁部に形成された保護用の第２の膜を除去した後、当該開口部に導電性の部材を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記基板上部から前記絶縁性の膜に至る開口部を形成する際に、
前記基板上にレジスト部材をパターニングして所望開口パターンのレジスト膜を形成し、
前記レジスト膜をマスクにして前記基板上の第１の膜及び多孔質性の膜を選択的に除去して開口し、その後、
前記基板上のレジスト膜を灰化する前に、
所望の膜成長用の反応ガスを使用して耐灰化用の膜を開口部内の少なくとも側壁部に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記基板上部から前記絶縁性の膜に至る開口部を形成する際に、
前記基板上にレジスト部材をパターニングして所望開口パターンのレジスト膜を形成し、
前記レジスト膜をマスクにして前記基板上の第１の膜及び多孔質性の膜を選択的に除去して開口し、その後、
前記基板上のレジスト膜を灰化する途中で、
所望の酸化性のガスを使用して開口部内の少なくとも側壁部の多孔質性の膜の性質を改変し酸化性の膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記基板上部から前記絶縁性の膜に至る開口部を形成する際に、
前記基板上にレジスト部材をパターニングして所望開口パターンのレジスト膜を形成し、
前記レジスト膜をマスクにして前記基板上の第１の膜及び多孔質性の膜を選択的に除去して開口し、
前記基板上のレジスト膜を灰化し、その後、
前記レジスト膜を灰化された基板の開口部内の少なくとも側壁部の多孔質性の膜に、所望の反応性のガスを使用して表面保護膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多孔質単層や多孔質性の膜等と他の絶縁膜とを積層した層間絶縁膜を有するシングルダマシン構造やダブルダマシン構造等の多層配線構造に適用して好適な半導体装置の製造方法に関する。
【０００２】
詳しくは、所望の基板上に絶縁性の膜、多孔質性の膜及び保護用の膜を備えると共に、この保護用の膜、多孔質性の膜を選択的に貫いて絶縁性の膜に到達し、又は、当該絶縁性の膜をも選択的に貫いて基板に到達するように設けられた開口部内に導電性の部材が埋め込まれ、これらの保護用の膜及び絶縁性の膜によって多孔質性の膜を挟み込んだ多重絶縁構造を得て、導電性部材の埋め込み工程に先立つ開口工程時に、多孔質性の膜中への湿気吸収を阻止できるようにすると共に、開口部内に埋め込まれた導電性の部材と他の開口部内に埋め込まれた導電性の部材との間の所定の絶縁性を維持できるようにしたものである。
【０００３】
【従来の技術】
近年、半導体集積回路装置（ＬＳＩ）の高集積化に伴い、ＬＳＩの高速動作に関して配線プロセス技術が益々重要視されてきている。これは半導体素子の微細化によるゲート遅延時間よりも、配線遅延時間の方が大きくなることが顕著になってきたためである。
【０００４】
この配線遅延時間を抑制するためには、配線間の容量の低減、また、配線抵抗の低抵抗化が必要である。また、半導体素子の微細化と共に電流密度が増大するため、エレクトロマイグレーション（ＥＭ）対策の向上も必要である。そして、これらの課題を改善するためには、銅（Ｃｕ）配線、低誘電率層間膜を用いた多層配線技術の導入が重要であると考えられる。
【０００５】
このＣｕ配線は従来方式のアルミニウム合金配線に比べて電気抵抗が約３分の２である。Ｃｕは配線抵抗の低減が実現できる材料である。また、Ａｌ合金配線よりも高いエレクトロマイグレーション（ＥＭ）耐性が期待される材料である。そのため、実デバイスへの導入も始められている。
【０００６】
Ｃｕ配線の形成方法としては、一般的にダマシン法を用いている。以下にダマシン法を用いたＣｕ配線の形成方法を述べる。まず、ＳｉＯ2膜などの層間絶縁膜にフォトリソグラフィ技術及びエッチング技術を応用して溝（トレンチ）を形成する。その後、トレンチ内を含む層間絶縁膜中へのＣｕの拡散を防止するための膜（バリアメタル膜）を成膜し、その後、Ｃｕを溝の中に埋め込む。その後、層間絶縁膜上の余剰Ｃｕ膜をＣＭＰ（Ｃhemical  Ｍechanical  Ｐolishing）法等を用いて除去する。これにより、ダマシン法を用いたＣｕ配線が完成する。
【０００７】
ところで、従来方式に係るＣｕ配線工程において、配線層間の容量を低減するために、層間絶縁膜に関して酸化膜からＳｉＯＦ膜、そして更に低誘電率を得られる絶縁膜が次世代材料として開発・実用化されつつある。層間絶縁膜に関して低誘電率を得る方法として、材料の分力率を下げて行くようになされる。この分力率の降下だけでは、ある程度限界がある。そこで、層間絶縁膜の低密度化、すなわち、膜構造を多孔質化することが必要であると考えられ、近頃では、低誘電率の多孔質膜が開発され注目されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、多孔質膜を実プロセスにそのまま適用してトレンチパターンを形成した場合に次のような問題がある。
【０００９】
▲１▼  導電性部材の埋め込み溝加工の工程時に、トレンチ開口表面に多数のポア（細孔）が露出するようになる。このポアはレジスト膜のアッシング処理時にトレンチ開口表面がプラズマに曝されることにより発生することが見出された。このポアが大気中のＨ2Ｏを吸収し、次工程において、ＣＶＤ法などを用いてバリアメタル膜を成膜した際に、脱ガスとして成膜を阻害し、バリアメタル膜としての密着性の低下や膜剥がれ等を起こす原因となる。
【００１０】
▲２▼  また、層間絶縁膜中におけるＣＨ3（アルキル）基の減少により低誘電率化した膜が変質（厚く酸化膜化）し、誘電率が上昇することや、Ｈ2Ｏ吸湿の影響により誘電率が上昇するおそれがある。従って、層間絶縁膜内で低誘電率化を妨げる原因となる。
【００１１】
そこで、この発明はこのような従来の課題を解決したものであって、導電性部材の埋め込み溝加工の工程時に、多孔質性の膜中への湿気吸収を阻止できるようにすると共に、開口部内に埋め込まれた導電性の部材と他の開口部内に埋め込まれた導電性の部材との間の所定の絶縁性を維持できるようにした半導体装置の製造方法を提供することを目的とする。
【００１５】
本発明に係る半導体装置の製造方法は所望の基板上にエッチング阻止用の絶縁性の膜を形成する工程と、この基板上に形成された絶縁性の膜上に多孔質性の膜を形成する工程と、絶縁性の膜上に形成された多孔質性の膜上に保護用の第１の膜を形成する工程と、基板上に形成された第１の膜及び多孔質性の膜を選択的に除去して開口し基板上部から絶縁性の膜に至る開口部を形成する工程と、基板に開口された開口部内の少なくとも側壁部に保護用の第２の膜を形成する工程と、開口部の側壁部に形成された保護用の第２の膜を除去した後、この開口部に導電性の部材を形成する工程とを有することを特徴とするものである。
【００１６】
本発明に係る半導体装置の製造方法によれば、導電性部材の埋め込み工程時に、開口部の側壁部に保護用の膜を形成しない絶縁構造に比べて、多孔質性の膜中への湿気吸収を阻止することができる。吸湿による膜の剥がれ、その膜の変質による誘電率の上昇を抑制することができる。
【００１７】
従って、多孔質性の膜を層間絶縁膜とする多層配線構造に適用した場合に、開口部内に埋め込まれた導電性の部材と他の開口部内に埋め込まれた導電性の部材との間の所定の絶縁性を維持することができる。これにより、変質や吸湿を原因とする層間絶縁膜内での誘電率の上昇（低誘電率化の妨げ）を無くせるので、高信頼度の多層配線を備えた半導体装置を製造することができる。
【００２２】
【発明の実施の形態】
続いて、この発明に係る半導体装置の製造方法の一実施の形態について、図面を参照しながら説明をする。
【００２３】
（１）半導体装置
図１は本発明に係る実施形態としての半導体装置１００の構造例を示す断面図である。
この実施形態では所望の基板上に絶縁性の膜、多孔質性の膜及び保護用の膜を備えると共に、この保護用の膜、多孔質性の膜を選択的に貫いて絶縁性の膜に到達し、又は、当該絶縁性の膜をも選択的に貫いて基板に到達するように設けられた開口部内に導電性の部材が埋め込まれ、これらの保護用の膜及び絶縁性の膜によって多孔質性の膜を挟み込んだ多重絶縁構造を得て、導電性部材の埋め込み工程に先立つ開口工程時に、多孔質性の膜中への湿気吸収を阻止できるようにすると共に、開口部内に埋め込まれた導電性の部材と他の開口部内に埋め込まれた導電性の部材との間の所定の絶縁性を維持できるようにしたものである。
【００２４】
図１に示す半導体装置１００は多孔質単層や多孔質性の膜等と他の絶縁膜とを積層した層間絶縁膜を有する単一ダマシン（Ｓingle  Ｄamascene）構造や二重ダマシン（Ｄual  Ｄamascene）構造等の多層配線構造に適用して好適である。半導体装置１００は所望の基板１１を有している。基板１１にはｐ型又はｎ型のシリコン基板等の半導体基板や、ＧａＡｓ基板やＡｌＧａＡｓ基板等の化合物半導体基板が使用される。あるいは、基板１１には、これらの基板にＭＯＳトランジスタや、バイポーラトランジスタ、キャパシタ等の半導体集積回路を形成した半導体素子基板が適用される。
【００２５】
この基板１１上には所定の膜厚の絶縁性の膜１２が設けられている。絶縁性の膜１２にはＳｉＯ2膜や、ＳｉＮ膜、ＳｉＣ膜が使用される。これらの膜１２は開口工程時のエッチングストッパやハードマスクを兼用する他に、湿気の吸収の防止、層間絶縁膜の一部として機能するようになされる。この絶縁性の膜１２上には多孔質性の膜１３が設けられている。多孔質性の膜１３は層間絶縁膜を構成する。多孔質性の膜１３にはＬｏｗｋ（ＳｉＯＣ）膜としてＳＯＧ膜、ＳＯＤ膜が使用される。これらの膜１３はＣＶＤ法によって成膜される。
【００２６】
この多孔質性の膜１３上には保護用の膜（以下第１の膜ともいう）１４が設けられている。保護用の膜１４には、ＳｉＯ2膜や、ＳｉＮ膜、ＳｉＣ膜が使用される。これらの膜１４は多層配線工程時のエッチングストッパやハードマスクを兼用する他に、湿気の吸収の防止、層間絶縁膜の一部として機能するようになされる。
【００２７】
この保護用の膜１４、多孔質性の膜１３を選択的に貫いて絶縁性の膜１２に到達するように開口部が設けられており、この開口部１５内には導電性の部材１７が埋め込まれている。導電性の部材１７にはＣｕ（銅）、ＷＮ（窒化タングステン）膜、ＴａＮ（窒化タンタル）膜、ＴｉＮ（窒化チタン）膜等が使用される。
【００２８】
Ｃｕは図示しないメッキシード層や、ビア部１７Ｂ、図示しない配線部等に使用される。ＣｕはＣＶＤ法や電解メッキ法によって形成される。ＴａＮ膜やＴｉＮ膜等はバリアメタル層１７Ａに使用される。ＷＮ膜や、ＴａＮ膜、ＴｉＮ膜等はＣＶＤやＰＶＤ法によって形成される。このように、半導体装置１００は保護用の膜１４及び絶縁性の膜１２によって多孔質性の膜１３を挟み込んだ多重絶縁構造を有するものである。
【００２９】
続いて、本発明に係る実施形態としての半導体装置１００の製造方法について説明をする。図２及び図３は本発明に係る実施形態としての半導体装置の形成例（その１，２）を示す工程図である。
【００３０】
この実施形態では図１に示した半導体装置１００を形成するに当たって、導電性部材１７の埋め込みに先立つ開口工程時に、湿気の吸収を抑える工程を含むことを前提とする。この例では層間絶縁膜等の成膜工程→ビアホール等の開口工程→導電性の部材１７の埋め込み工程の間において、処理チャンバから半導体ウエハが大気に曝される状態を含む場合を想定している。
【００３１】
これを製造条件にして、まず、図示しない成膜用の処理チャンバに基板１１を搬入して、図２Ａに示す基板１１上にエッチング阻止用の絶縁性の膜１２を形成する。基板１１にはｐ型又はｎ型のシリコン基板等の半導体基板や、ＧａＡｓ基板やＡｌＧａＡｓ基板等の化合物半導体基板が使用される。ここで、ＣＶＤ法によってＳｉＯ2膜、ＳｉＮ膜又はＳｉＣ膜を成膜することにより絶縁性の膜１２を形成する。この膜１２は開口工程時のエッチングストッパやハードマスクを兼用する他に、湿気の吸収の防止、層間絶縁膜の一部として機能するようになされる。
【００３２】
その後、この絶縁性の膜１２上に層間絶縁膜として図２Ｂに示す多孔質性の膜１３を形成する。ここで、ＣＶＤ法によってＬｏｗｋ膜としてＳＯＧ膜又はＳＯＤ膜を成膜することにより多孔質性の膜１３を形成する。そして、この多孔質性の膜１３上に図２Ｃに示す保護用の第１の膜１４を形成する。ここで、ＣＶＤ法によってＳｉＯ2膜、ＳｉＮ膜又はＳｉＣ膜を成膜することにより保護用の第１の膜１４を形成する。第１の膜１４は多層配線工程時のエッチングストッパやハードマスクを兼用する他に、湿気の吸収の防止、層間絶縁膜の一部として機能する。
【００３３】
更に、成膜用の処理チャンバからエッチング用の処理チャンバに基板１１を移し替えて、図３Ａに示す第１の膜１４及び多孔質性の膜１３を選択的に除去して開口し基板１１上部から絶縁性の膜１２に至る開口部１５を形成する。例えば、基板１１上にレジスト部材をパターニングして所望開口パターンのレジスト膜を形成し、その後、レジスト膜をマスクにして基板１１上の第１の膜１４及び多孔質性の膜１３を選択的に除去することにより開口部１５を形成する。
【００３４】
その後、図３Ｂに示す開口部１５内の少なくとも側壁部に保護用の第２の膜１６を形成する。この第２の膜１６は開口部１５の側壁部に露出した多孔質性の膜１３をレジスト膜のアッシング処理から保護したり、処理チャンバ間における半導体ウエハ搬送時に大気から防湿するためである。第２の膜１６には耐湿性の部材が適用されるが、既存の膜の性質を改変した物、新たに成膜した物、加工時に同時に生成される物が対象となる。第２の膜１６については第１〜第３の実施例で説明する。
【００３５】
その後の工程ではエッチング用の処理チャンバから再度、成膜用の処理チャンバに基板１１を移し替えた後に、第２の膜１６を除去し、開口部１５内に導電性の部材１７を埋め込む。例えば、ＣＶＤ法によって開口部１５内に、まず、バリアメタル層１７Ａを形成する。
【００３６】
バリアメタル層１７ＡはＴａＮ膜やＴｉＮ膜等から形成される。その後、バリアメタル層１７Ａ上に図示しないＣｕ−メッキシード層を形成する。そして、電解メッキ法によってＣｕ−ビア部１７Ｂや図示しないＣｕ−配線部等を形成する。これにより、図１に示した半導体装置１００が完成する。半導体装置１００は保護用の膜１４及び絶縁性の膜１２によって多孔質性の膜１３を挟み込んだ多重絶縁構造を有するようになる。
【００３７】
このように、本発明に係る実施形態としての半導体装置及びその製造方法によれば、導電性部材１７の埋め込みに先立つ開口工程時に、少なくとも、開口部１５の側壁部のみに保護用の膜１６を形成すればよく、開口工程時に全く当該多孔質性の膜１３上に保護用の第１の膜１４や、側壁部に保護用の第２の膜１６を形成しない絶縁構造に比べて、層間絶縁膜等の成膜工程から開口工程、導電性部材の埋め込み工程に至る間中、多孔質性の膜１３中への湿気吸収を阻止することができる。吸湿による膜の剥がれ、その膜の変質による誘電率の上昇を抑制することができる。
【００３８】
従って、多孔質性の膜１３を層間絶縁膜とする、シングルダマシン構造やダブルダマシン構造等の多層配線構造に適用した場合に、開口部１５内に埋め込まれた導電性の部材１７と他の開口部１５内に埋め込まれた導電性の部材１７との間の所定の絶縁性を維持することができる。これにより、吸湿を原因とする層間絶縁膜内でのショート現象を無くせるので、高信頼度の多層配線を備えた半導体装置１００を製造し提供することができる。
【００３９】
この実施形態では開口部１５に関して基板１１の上部から絶縁性の膜１２に至る場合について説明したが、これに限られることはなく、当該絶縁性の膜１２をも選択的に貫いて基板１１に到達するようにしてもよい。基板コンタクト等において、直接、半導体基板と導電性の部材１７とを接合する場合があるからである。
【００４０】
（２）第１の実施例
図４〜図７は本発明に係る第１の実施例としての半導体装置１０１の形成例（その１〜４）を示す工程図である。
この実施例では多孔質性の膜（以下多孔質膜２３という）を含む積層構造の層間絶縁膜を備えるＤual Ｄamascene構造において、フォトリソグラフィを応用したエッチング後に、当該多孔質膜２３の開口部等の露出部分（表面）に、保護用の第２の膜の一例となるアッシング耐性膜２６を形成し、当該開口部１５等の露出部分を保護するようにしたものである。
【００４１】
これは多層配線構造などに用いられる多孔質膜２３に対してプラズマ処理による変質、吸湿、脱ガスを抑制するためである。なお、開口部１５は説明を簡略するためにトレンチ構造の場合を示している。
【００４２】
まず、図４Ａに示すＳｉＣ膜２２、多孔質膜２３及びキャップ層２４を積層した多層絶縁構造の半導体素子基板２１を準備する。半導体素子基板２１は、図２Ａ〜図２Ｃに示した形成工程を経て形成する。例えば、図示しない成膜用の処理チャンバに半導体素子基板２１を搬入し、この半導体素子基板２１上に絶縁性の膜の一例となるＳｉＣ膜２２をＣＶＤ法により形成する。このＳｉＣ膜２２は開口工程時のエッチングストッパ層やハードマスクを兼用する他に、湿気の吸収の防止、層間絶縁膜の一部として機能する。ここではエッチングストッパ層をＳｉＣ膜２２としたが、特に膜種を限定するものではない。
【００４３】
その後、このＳｉＣ膜２２上に層間絶縁膜として多孔質膜２３を形成する。例えば、ＣＶＤ法によってＬｏｗｋ膜としてＳＯＧ膜又はＳＯＤ膜を成膜することにより多孔質膜２３を形成する。この例では、多孔質膜２３を単層で成膜しているが、これに限られることはなく、多孔質膜２３とＳｉＯ2膜や、ＳｉＯＦ膜、ＳｉＯＣ膜、有機化合物などの絶縁材料とを多重積層する場合も含むものとする。
【００４４】
そして、この多孔質膜２３上に保護用の第１の膜の一例となるＳｉＯ2膜をＣＶＤ法により成膜してキャップ層２４を形成する。キャップ層２４はＳｉＯ2膜に限られることはなく、ＳｉＮ膜又はＳｉＣ膜でもよい。キャップ層２４は多層配線工程時のエッチングストッパやハードマスクを兼用する他に、湿気の吸収の防止、層間絶縁膜の一部として機能するようになされる。
【００４５】
その後、成膜用の処理チャンバからエッチング用の処理チャンバに半導体素子基板２１を移し替えて、図４Ａ及びＢにおいて、半導体素子基板２１の上部からＳｉＣ膜２２に至る開口部（トレンチ）１５を形成する。この際に、フォトリソグラフィ技術を応用して半導体素子基板２１上にレジスト部材をパターニングして所望の開口パターンを有したレジスト膜３１を形成する。開口パターンはトレンチ構造によらず、Ｄual Ｄamascene構造の場合も含むものとする。パターン形成に関しては特に限定しない。
【００４６】
そして、図４Ｂに示すレジスト膜３１をマスクにして半導体素子基板２１上のキャップ層２４及び多孔質膜２３を選択的に除去して開口する。半導体素子基板２１に開口部１５を形成するためである。
【００４７】
その後、半導体素子基板２１上のレジスト膜３１を灰化（アッシング）して除去するが、その前に、図５Ａに示す所望の膜成長用の反応ガスを使用してアッシング耐性（ポリマー）膜２６を開口部１５内の少なくとも側壁部に形成する。このとき、アッシング処理の１ｓｔ  Ｓｔｅｐとして、アッシング耐性膜形成条件に基づき、デポガス（ＮＨ3・Ｎ2）等を使用して、ポリマー膜２６を形成する。１ｓｔ  Ｓｔｅｐにおけるアッシング耐性膜の形成条件は、
ガス：Ｎ2／５００ｓｃｃｍ
バイアスパワー：４５０Ｗ
圧力：２００ｍＴｏｒｒ
温度：２５℃
である。
【００４８】
そして、２ｎｄ  Ｓｔｅｐとしてメインアッシング処理条件に基づき、Ｈｙｄｒｏｇｅｎ系ガス等を使用して半導体素子基板２１上をメインアッシング（主灰化）処理して、レジスト膜３１をアッシング除去する。２ｎｄ  Ｓｔｅｐにおけるメインアッシング処理条件は、
ガス：ＮＨ3／２００ｓｃｃｍ
バイアスパワー：３００Ｗ
圧力：１００ｍＴｏｒｒ
温度：２５℃
である。
【００４９】
ここでのメインアッシング条件ではガス種を限定するものではなく、ＣＨ3基を抜く作用として影響が少ないとされるガス種を使用する。例えば、ガス種としてはＯ2ガスなどが挙げられる。
【００５０】
このメインアッシング処理は異方性エッチングの一種であり、半導体素子基板２１上のレジスト膜３１はポリマー膜２６と共にアッシングされるが、開口部１５内の側壁部に形成されたポリマー膜２６は除去されずに残留する。従って、ポリマー膜２６が開口部１５内で側壁保護膜として機能するので、水平方向から作用するプラズマダメージに対して多孔質膜２３を保護することができる。吸湿の原因となるポアの発生を抑えることができる。
【００５１】
これにより、図５Ｂに示すようにキャップ層２４上のレジスト膜３１は除去され、開口部１５の側壁部にはポリマー膜２６を残すことができる。従って、多孔質膜２３の周囲をＳｉＣ膜２２、キャップ層２４及びポリマー膜２６によって取り囲むことができるので、処理チャンバ間の移動の際に、半導体ウエアを大気に曝しても湿気を吸収することがなくなる。
【００５２】
そして、エッチング用の処理チャンバから再度、成膜用の処理チャンバに半導体素子基板２１を移し替えた後に、Ｈ2プラズマ処理条件に基づいて図６Ａに示すようにポリマー膜２６を除去し、開口部１５内に導電部材２７を埋め込む。
Ｈ2プラズマ処理条件は、
ガス：Ｈ2（５％），Ｈｅ（９５％）／１００ｓｃｃｍ、
圧力：８０ｍＴｏｒｒ
バイアスパワー：上部ＲＦパワー４５０Ｗ、
下部ＲＦパワー１０Ｗ
である。
【００５３】
そして、例えば、ＣＶＤ−ＷＮ成膜条件に基づいて図６Ｂに示す開口部１５内に、まず、バリアメタル層の一例となるＷＮ膜２７Ａを形成する。但し、バリアメタル層となる膜の種類はＷＮ膜２７Ａに限定されるものではない。
ＣＶＤ−ＷＮ成膜条件は、
0004154895.tif 000002
である。
【００５４】
その後、開口部１５内のＷＮ膜２７Ａ上にＰＶＤ−Ｃｕ成膜条件に基づいてＣｕ−メッキシード層２７Ｂを形成する。ＰＶＤ−Ｃｕ成膜条件（シード層）は、
ＤＣパワー：１２ｋｗ
圧力：０．１Ｐａ
成膜温度：−２０℃
膜厚：１５０ｎｍ
である。
【００５５】
そして、電解メッキＣｕ成膜条件に基づいて図７Ａに示すトレンチ内部にＣｕ膜２７Ｃを埋め込む。電解メッキＣｕ成膜条件は、
硫酸銅系Ｃｕ電解メッキ液（ＥＥＪＡ製：Ｍｉｃｒｏｆａｂ  Ｃｕ  ２０００シリーズ）
メッキ電流値：２．８３  Ａ
メッキ液温度：１８  ℃
膜厚：１．５ｎｍ
である。
【００５６】
その後、図７Ｂに示す半導体素子基板２１上のＣｕ膜２７Ｃを平坦化する。例えば、Ｃｕ膜２７Ｃは余剰ＣｕＣＭＰ条件に基づいて研磨される。Ｃｕ膜２７ＣによってＣｕ配線を形成するようにしてもよい。余剰ＣｕＣＭＰ条件は、
研磨圧力：１００ｇ／ｃｍ2
回転数：３０ｒｐｍ
回転パッド：不織布と独立発泡体の積層物
スラリー：Ｈ2Ｏ2添加（アルミナ含有スラリー）
流量：１００ｃｃ／ｍｉｎ
温度：２５〜３５℃
である。
【００５７】
これにより、図１に示したような半導体装置の一例となる多重絶縁構造の半導体装置１０１が完成する。つまり、半導体装置１０１はキャップ層２４及びＳｉＣ膜２２によって多孔質膜２３を挟み込んだ多重絶縁構造を有するようになる。
【００５８】
［変形例］
図８及び図９は本発明に係る第１の実施例の変形例としての半導体装置１０１’の形成例（その１、２）を示す工程図である。
この例では図５に示した形成工程後において、開口部内のポリマー膜２６及び半導体素子基板上のＳｉＣ膜２２を除去して導電部材２７を形成するようにしたものである。
【００５９】
例えば、エッチング用の処理チャンバから再度、成膜用の処理チャンバに半導体素子基板２１を移し替えた後に、図８Ａに示すようにポリマー膜２６及びＳｉＣ膜２２を除去する。
【００６０】
その後、図８Ｂに示す開口部１５内にＷＮ膜２７Ａを形成する。そして、ＷＮ膜２７Ａ上にＣｕ−メッキシード層２７Ｂを形成する。その後、電解メッキ法によって図９Ａに示すＣｕ膜２７Ｃを形成する。そして、図９Ｂに示すＣｕ膜２７Ｃを平坦化する。
【００６１】
これにより、図１に示したような半導体装置の一例となる多重絶縁構造の半導体装置１０１’が完成する。つまり、半導体装置１０１’はキャップ層２４及びＳｉＣ膜２２によって多孔質膜２３を挟み込んだ多重絶縁構造を有するようになる。
【００６２】
このように、本発明に係る第１の実施例としての半導体装置の製造方法によれば、導電部材２７の埋め込みに先立つ開口工程時に、少なくとも、開口部１５の側壁部のみにポリマー膜２６を形成すればよく、開口工程時に全く当該多孔質膜２３上にキャップ層２４や、側壁部にポリマー膜２６を形成しない絶縁構造に比べて、層間絶縁膜等の成膜工程から開口工程、導電部材２７の埋め込み工程に至る間中、多孔質膜２３中への湿気吸収を阻止することができる。吸湿による膜の剥がれ、多孔質膜２３の膜変質による誘電率の上昇を抑制することができる。
【００６３】
従って、多孔質膜２３を層間絶縁膜とする、シングルダマシン構造やダブルダマシン構造等の多層配線構造を有した半導体装置を製造する場合に、開口部１５内に埋め込まれた導電部材２７と他の開口部１５内に埋め込まれた導電部材２７との間の所定の絶縁性を維持することができる。これにより、変質や吸湿を原因とする層間絶縁膜内での誘電率の上昇（低誘電率化の妨げ）を無くせるので、高信頼度の多層配線を備えた半導体装置１０１，１０１’を提供することができる。
【００６４】
（２）第２の実施例
図１０Ａ及びＢは本発明に係る第２の実施例としての半導体装置１０２の形成例を示す工程図である。
この実施例では、アッシング処理中のプロセスガスとして、微量Ｏ2ガス添加により多孔質膜２３の最表面で薄くＣＨ3基を引き抜き、強固なプラズマ酸化性の膜（Ｐ−ＳｉＯ2膜）３２を形成するようにしたものである。
【００６５】
つまり、図４Ａに示した半導体素子基板２１上部からＳｉＣ膜２２に至る開口部１５を形成する際に、半導体素子基板２１上にレジスト部材をパターニングして所望開口パターンのレジスト膜３１を形成し、その後、図４Ｂに示したレジスト膜３１をマスクにして半導体素子基板２１上のキャップ層２４及び多孔質膜２３を選択的に除去して開口する。
【００６６】
そして、図１０Ａに示す半導体素子基板２１上のレジスト膜３１を灰化する途中又は直前に、所望の酸化性のガスの一例となる、Ｏ2アッシング処理条件に基づく微量のＯ2ガスを使用して開口部１５内の少なくとも側壁部の多孔質膜２３の性質を改変し酸化性の膜の一例となるＰ−ＳｉＯ2膜３２を形成するようになされる。Ｏ2アッシング処理条件は、
ガス：Ｏ2／８０ｓｃｃｍ、Ａｒ／２００ｓｃｃｍ
バイアスパワー：１５０Ｗ
圧力：１００  ｍＴｏｒｒ
温度：２５℃
である。
【００６７】
このとき、多孔質膜２３からＣＨ3基が薄く引き抜かれ、終端をＯ2と置換することでその最表面が強固で緻密なＰ−ＳｉＯ2膜３２に薄く変質されるが、このＰ−ＳｉＯ2膜３２が開口部１５内で側壁（表面）保護膜として機能する。水平方向から作用するプラズマダメージに対してＰ−ＳｉＯ2膜３２により多孔質膜２３を保護することができる。吸湿の原因となるポアの発生を抑えることができる。従って、図１０Ｂにおいて、アッシング処理後の開口部１５内にＰ−ＳｉＯ2膜３２が側壁保護膜として残留するので、大気からの湿気の吸収を抑えることができる。以下の工程は図６〜図７に示した導電部材２７の形成工程又は図８〜図９に示した導電部材２７の形成工程に係る処理に従う。
【００６８】
［変形例］
その他のアッシング処理方法としては、混合ガス処理条件により、保護膜形成の役割を果たすＮＨ3、Ｎ2ガスと同時にＯ2ガスを混合することでレジスト剥離を行いながら、その際の副生成物（ＨＣＮ等）の付着により表面保護膜を形成することができ、多孔質膜２３を大気からの吸湿防止する手法も挙げられる。混合ガス処理条件は、
ガス：ＮＨ3／５００ｓｃｃｍ、Ｏ2／５０ｓｃｃｍ、
バイアスパワー：１５０Ｗ
圧力：２００ｍＴｏｒｒ
温度：２５℃
である。以下の工程は図６〜図７に示した導電部材２７の形成工程又は図８〜図９に示した導電部材２７の形成工程に係る処理に従う。
【００６９】
このように、本発明に係る第２の実施例としての半導体装置の製造方法によれば、導電部材２７の埋め込みに先立つ開口工程時に、少なくとも、開口部１５の側壁部のみにＰ−ＳｉＯ2膜３２等の表面保護膜を形成すればよく、開口工程時に全く当該多孔質膜２３上にキャップ層２４や、側壁部に表面保護膜を形成しない絶縁構造に比べて、層間絶縁膜等の成膜工程から開口工程、導電部材２７の埋め込み工程に至る間中、多孔質膜２３中への湿気吸収を阻止することができる。吸湿による膜の剥がれ、多孔質膜２３の膜変質による誘電率の上昇を抑制することができる。
【００７０】
従って、多孔質膜２３を層間絶縁膜とする、シングルダマシン構造やダブルダマシン構造等の多層配線構造を有した半導体装置を製造する場合に、第１の実施例と同様にして開口部１５内に埋め込まれた導電部材２７と他の開口部１５内に埋め込まれた導電部材２７との間の所定の絶縁性を維持することができる。これにより、変質や吸湿を原因とする層間絶縁膜内での誘電率の上昇（低誘電率化の妨げ）を無くせるので、高信頼度の多層配線を備えた半導体装置１０２を提供することができる。
【００７１】
（３）第３の実施例
図１１Ａ及びＢは本発明に係る第３の実施例としての半導体装置１０３の形成例を示す工程図である。
この実施例ではアッシング処理後にＣＦ系のポリマー（重合体）から成る表面保護膜を開口部１５内に付着し、多孔質膜２３の吸湿を抑制するようにしたものである。
【００７２】
つまり、図４Ａに示した半導体素子基板２１上部からＳｉＣ膜２２に至る開口部１５を形成する際に、半導体素子基板２１上にレジスト部材をパターニングすることにより、所望開口パターンのレジスト膜３１を形成する。そして、図４Ｂに示したレジスト膜３１をマスクにして半導体素子基板２１上のキャップ層２４及び多孔質膜２３を選択的に除去して開口する。
【００７３】
その後、半導体素子基板２１上のレジスト膜３１をアッシング処理して、図１１Ａに示す半導体素子基板２１上からレジスト膜３１を除去した状態にする。そして、レジスト膜３１を除去された半導体素子基板２１の開口部１５内の少なくとも側壁部の多孔質膜２３に、ＣＦ系プラズマ処理条件に基づいてＣＦ系の表面保護膜３４を形成する。ＣＦ系プラズマ処理条件は、
ガス：Ｃ4Ｆ8／２０ｓｃｃｍ、Ｎ2／１５０ｓｃｃｍ
バイアスパワー：２００Ｗ
圧力：７５  ｍＴｏｒｒ
温度：２０℃
である。
【００７４】
表面保護膜３４はアッシング処理に続いて同一チャンバにより、開口部１５の多孔質膜２３の側壁部に堆積される。この表面保護膜３４を形成することにより、図１１Ｂにおいて、アッシング処理後の表面保護膜３４が開口部１５内で側壁保護膜として機能し、当該半導体装置１０３を大気中に曝した場合に、水平方向から作用する湿気に対して多孔質膜２３を保護することができる。
【００７５】
以下の工程は図６〜図７に示した導電部材２７の形成工程又は図８〜図９に示した導電部材２７の形成工程に係る処理に従う。例えば、図６Ａにおいて、バリアメタル層形成工程の前処理としてＨ2プラズマ処理条件によりＣＦ系の表面保護膜３４を除去する。ガス種は限定されるものではない。この例では、Ｏ2やＡｒ系のガスで表面保護膜３４を除去する方法が挙げられる。
【００７６】
Ｏ2プラズマ処理条件は、
0004154895.tif 000003
である。Ａｒプラズマ処理条件は、
0004154895.tif 000004
である。
【００７７】
このように、本発明に係る第３の実施例としての半導体装置の製造方法によれば、導電部材２７の埋め込みに先立つ開口工程時に、少なくとも、開口部１５の側壁部のみにＣＦ系の表面保護膜３４を形成すればよく、開口工程時に全く当該多孔質膜２３上にキャップ層２４や、側壁部に表面保護膜３４を形成しない絶縁構造に比べて、層間絶縁膜等の成膜工程から開口工程、導電部材２７の埋め込み工程に至る間中、多孔質膜２３中への湿気吸収を阻止することができる。吸湿による膜の剥がれ、多孔質膜２３の膜変質による誘電率の上昇を抑制することができる。
【００７８】
従って、多孔質膜２３を層間絶縁膜とする、シングルダマシン構造やダブルダマシン構造等の多層配線構造を有した半導体装置を製造する場合に、第１及び第２の実施例と同様にして開口部１５内に埋め込まれた導電部材２７と他の開口部１５内に埋め込まれた導電部材２７との間の所定の絶縁性を維持することができる。これにより、変質や吸湿を原因とする層間絶縁膜内での誘電率の上昇（低誘電率化の妨げ）を無くせるので、高信頼度の多層配線を備えた半導体装置１０３を提供することができる。
【００７９】
（４）半導体製造装置
図１２は本発明に係る実施形態としての半導体製造装置２００の構成例を示す平面図である。
この実施形態では多孔質性の膜１３による多層配線構造を形成する場合に、マルチチャンバ方式によって、大気に曝すことなく、層間絶縁膜の加工からメタル成膜まで一括して処理できるようにしたものである。
【００８０】
図１２に示す半導体製造装置２００は図１に示したような多孔質性の膜１３による多層配線構造を有する半導体装置１００を製造する装置である。半導体製造装置２００は少なくとも、２つの真空容器４１，４２、ロードロック室（プラットホーム）４３、排気装置４５及び制御装置５０を備えている。
【００８１】
第１の真空容器（以下チャンバという）４１内には膜形成手段の一例となるＣＶＤ装置６０が設けられ、エッチング阻止用の絶縁性の膜１２、多孔質性の膜１３及び保護用の膜１４を半導体ウエハ１１’上に順次所望の膜厚に形成するようになされる（図２Ｃ参照）。チャンバ４１とロードロック室４３との間にはシャッター４７が設けられ、処理区域を仕切るようになされる。
【００８２】
チャンバ４２内には加工手段の一例となるドライエッチング（アッシング）装置７０が設けられている。このドライエッチング装置７０には図示しないフォトリソグラフィ装置、平坦化装置が含まれている。チャンバ４２とロードロック室４３との間にはシャッター４８が設けられ、処理区域を仕切るようになされる。この例でＣＶＤ装置６０により半導体ウエハ１１’上に形成された保護用の膜１４及び多孔質性の膜１３を選択的に除去して開口し、この半導体ウエハ１１’上部から絶縁性の膜１２又は半導体ウエハ１１’に至る開口部１５を形成するようになされる。開口部１５内に露出した多孔質性の膜１３にはプラズマ処理によって多数のポアが露出している。
【００８３】
チャンバ４１及び４２の間にはロードロック室４３が設けられている。ロードロック室４３とカセットチャンバ４６の間にはシャッター４９が設けられ、処理区域を仕切るようになされる。ロードロック室４３内には搬送手段の一例となる真空搬送装置４４が設けられ、ＣＶＤ装置６０及びドライエッチング装置７０間と、これらとカセットチャンバ４６間で半導体ウエハ１１’を搬送するようになされる。この真空搬送装置４４はチャンバ４１及び４２間を真空を維持して半導体素子基板２１を搬送するようになされる。ポアによる吸湿を防ぐためである。
【００８４】
真空搬送装置４４は搬送ロボット機構を有しており、ロードロック室４３の中央に３６０度回転可能なテーブル５１を有している。このテーブル５１の外周部には例えば３段折り込み式の搬送アーム５２が可動自在に取り付けられている。搬送アーム５２の先端にはフォーク５３が取り付けられ、半導体ウエハ１１’を保持するようになされる。
【００８５】
この例で搬送アーム５２を全部展開して長くすると、ロードロック室４３から各々のチャンバ４１又は４２へ半導体ウエハ１１’を搬入できるようになされている。反対に搬送アーム５２を全部畳んで短くすると、テーブル５１上に半導体ウエハ１１’を保持した状態で、ロードロック室４３内を回転できるようになされている。半導体ウエハ１１’を各チャンバ４１，４２へ振り向けたり、カセットチャンバ４６へ振り向けるためである。
【００８６】
排気装置４５は排気管４５Ａ〜４５Ｃを通じて２つのチャンバ４１、４２及びロードロック室４３に接続されている。チャンバ４１，４２及びロードロック室４３内を排気して真空状態にするためである。制御装置５０は２つのチャンバ４１、４２内及びロードロック室４３内を真空状態とするように排気装置４５を制御する（排気制御）。
【００８７】
制御装置５０は各チャンバ４１，４２内への半導体ウエハ１１’の搬入及びその搬出、ロードロック室４３内への半導体ウエハ１１’の搬入及びその搬出を制御するようにシャッター４７〜４９及び真空搬送装置４４を制御する（ウエハ搬送制御）。この例では、ドライエッチング装置７０により半導体ウエハ１１’に開口された開口部１５内にＣＶＤ装置６０によって導電性の部材１７を埋め込むようになされる。
【００８８】
図１３はＣＶＤ装置６０の構成例を示すイメージ図である。図１３に示すＣＶＤ装置６０はチャンバ４１内に設けられ、例えば、エッチング阻止用の絶縁性の膜１２、多孔質性の膜１３及び保護用の膜１４を半導体ウエハ１１’上に順次所望の膜厚に形成するものである。また、ＣＶＤ−ＷＮ成膜条件に基づいて図６Ａに示したような開口部１５内にＷＮ膜２７Ａを形成する際に使用される。
【００８９】
このＣＶＤ装置６０はプラズマ発生用の一対の対向電極６１，６２、原料ガス放出用のディスパーションヘッド６３、ウエハ載置用のサセプタ６４を有している。一方の対向電極６１は接地され、他方の対向電極６２には直流電源６５が接続される。サセプタ６４には温度調整源６６が接続され、半導体ウエハ１１’を所定の温度に昇温したり、それを降温するようになされる。原料ガス６７にはＳｉＨ４や、ＮＨ３、ＷＦ６、Ａｒ等が使用される。
【００９０】
ＣＶＤ装置６０では図６Ａに示した開口部１５内のＷＮ膜２７Ａ上にＰＶＤ−Ｃｕ成膜条件に基づいてＣｕ−メッキシード層２７Ｂを形成するようになされる。ＰＶＤ−Ｃｕ成膜条件（シード層）としては、直流電源６５のＤＣパワーを１２ｋｗ、チャンバ４１内の圧力を０．１Ｐａ及び成膜温度を−２０℃に調整される。
【００９１】
このチャンバ４１内にはＣＶＤ装置６０に隣接して電解メッキ装置６８が設けられ、電解メッキＣｕ成膜条件に基づいて図７Ａに示したようなトレンチ内部にＣｕ膜２７Ｃを埋め込むようになされる。例えば、１．５ｎｍの膜厚のＣｕ膜２７Ｃを得る場合に、電解メッキＣｕ成膜条件としては硫酸銅系Ｃｕ電解メッキ液（ＥＥＪＡ製：Ｍｉｃｒｏｆａｂ  Ｃｕ  ２０００シリーズ）を使用し、メッキ電流値を２．８３Ａ、メッキ液温度を１８  ℃に調整される。
【００９２】
図１４はドライエッチング装置７０の構成例を示すイメージ図である。図１４に示すドライエッチング装置７０はフォトリソグラフィ、アッシング及び平坦化機能を有している。当該装置７０はカソードカップリング型であり、チャンバ４２内に設けられ、ＣＶＤ装置６０により半導体ウエハ１１’上に形成された保護用の膜１４及び多孔質性の膜１３を選択的に除去して開口し、この半導体ウエハ１１’上部から絶縁性の膜１２又は半導体ウエハ１１’に至る開口部１５を形成するものである。
【００９３】
当該ドライエッチング装置７０はエッチングガス放出用のディスパーションヘッド７１及びウエハ載置台７２を有している。ディスパーションヘッド７１は接地され、ウエハ載置台７２には高周波（ＲＦ）電源７３が接続される。これらの間でプラズマが発生される。エッチングガス７４にはＯ2ガスや、Ａｒガス等が使用される。
【００９４】
このチャンバ４２内にはドライエッチング装置７０に隣接してフォトリソグラフィ装置７５が設けられ、半導体ウエハ１１’上にレジスト部材が塗布される。このレジスト部材が所望の開口パターンを有したレチクル等を使用して露光され現像される。このパターニングによって、所望の開口パターンを有したレジスト膜３１が形成される（図４Ａ参照）。
【００９５】
このチャンバ４２内にはフォトリソグラフィ装置７５の他にドライエッチング装置７０に隣接して平坦化装置７６が設けられ、例えば、図７Ｂに示したような半導体素子基板２１上のＣｕ膜２７Ｃを平坦化するようになされる。Ｃｕ膜２７Ｃは余剰ＣｕＣＭＰ条件に基づいて研磨される。余剰ＣｕＣＭＰ条件としては、研磨圧力を１００ｇ／ｃｍ2、回転数を３０ｒｐｍ、回転パッドには不織布と独立発泡体の積層物を使用し、スラリーにはＨ2Ｏ2添加物（アルミナ含有スラリー）を使用し、流量を１００ｃｃ／ｍｉｎ、温度を２５〜３５℃に調整される。
【００９６】
続いて、半導体製造装置２００の動作例について説明をする。この例では、チャンバ４１，４２がシャッター４７，４８を介してロードロック室４３により接続されると共に、制御装置５０によって、２つのチャンバ４１、４２内を真空状態とするように排気制御されている。また、ＣＶＤ装置６０及びドライエッチング装置７０間で半導体ウエハ１１’が真空搬送装置４４により搬送される場合を前提とする。
【００９７】
これらを動作条件にして、まず、ロードロック室４３を大気状態にしてシャッター４９を開け、真空搬送装置４４を使用してカセットチャンバ４６から半導体ウエハ１１’をロードロック室４３に受け入れる。その後、シャッター４９を閉めると共に、ロードロック室４３を排気して真空状態とする。その後、制御装置５０によりシャッター４７を開け、真空搬送装置４４を操作してロードロック室４３からチャンバ４１へ半導体ウエハ１１’を搬入する。
【００９８】
そして、シャッター４７を閉めると共に、チャンバ４１内に設けられたＣＶＤ装置６０では、少なくとも、エッチング阻止用の絶縁性の膜１２、多孔質性の膜１３及び保護用の膜１４が順次所望の半導体ウエハ１１’上に形成される。その後、制御装置５０によりシャッター４７を開け、チャンバ４１で形成された半導体ウエハ１１’は真空搬送装置４４によって、真空を維持したままチャンバ４２へ搬送される。このとき、制御装置５０によってシャッター４７，４８が開閉制御される。
【００９９】
そして、シャッター４８を閉めると共に、チャンバ４２内に設けられたドライエッチング装置７０では、ＣＶＤ装置６０により受け取った、半導体ウエハ１１’上に形成された保護用の膜１４及び多孔質性の膜１３が、フォトリソグラフィ装置７５及びドライエッチング装置７０によって選択的に除去されて開口され、この半導体ウエハ１１’上部から絶縁性の膜１２又は半導体ウエハ１１’に至る開口部１５が形成される（図３Ａ参照）。
【０１００】
その後、制御装置５０によりシャッター４８を開け、チャンバ４２で加工された半導体ウエハ１１’は真空搬送装置４４によって、真空を維持したままチャンバ４１へ搬送される。チャンバ４１内のＣＶＤ装置６０ではドライエッチング装置７０により半導体ウエハ１１’に開口された開口部１５内に、電解メッキ装置６８等を使用して導電性の部材１７を埋め込むようになされる。これにより、図１に示したような半導体装置１００が完成する。完成した半導体装置１００はチャンバ４１からロードロック室４３へ搬出される。そして、ロードロック室４３が大気状態とされ、制御装置５９によってシャッター４９が開けられ、真空搬送装置４４を使用して半導体ウエハ１１’がロードロック室４３からカセットチャンバ４６へ搬出される。
【０１０１】
このように、本発明に係る実施形態としての半導体製造装置２００によれば、多孔質性の膜１３を層間絶縁膜とする多層配線構造を形成する際に、大気に曝すことなく、マルチチャンバ方式によって、層間絶縁膜の加工から導電性の部材１７の成膜まで一括して行うことができる。
【０１０２】
従って、開口部１５内に露出した多孔質性の膜１３に保護膜を形成する手間が省けるばかりか、多数のポアが露出していても、これを変質や吸湿を原因とする層間絶縁膜内での誘電率の上昇（低誘電率化の妨げ）を無くせるので、高信頼度の多層配線構造を有する半導体装置１００を製造することができる。これによって、非常に低い誘電率を得ることができる多孔質性の膜１３を実デバイスに適用することが可能になり、より高性能のデバイス特性を実現することができる。
【０１０６】
本発明に係る半導体装置の製造方法によれば、所望の基板上にエッチング阻止用の絶縁性の膜、多孔質性の膜及び保護用の第１の膜を形成した後に、この基板上に形成された第１の膜及び多孔質性の膜を選択的に除去して開口し基板上部から絶縁性の膜に至る開口部を形成し、この基板に開口された開口部内の少なくとも側壁部に保護用の第２の膜を形成し、開口部の側壁部に形成された保護用の第２の膜を除去した後、この開口部に導電性の部材を形成するようになされる。
【０１０７】
この構成によって、導電性部材の埋め込み工程時に、開口部の側壁部に保護用の膜を形成しない絶縁構造に比べて、多孔質性の膜中への湿気吸収を阻止することができる。吸湿による膜の剥がれ、その膜の変質による誘電率の上昇を抑制することができる。
【０１０８】
従って、多孔質性の膜を層間絶縁膜とする多層配線構造に適用した場合に、開口部内に埋め込まれた導電性の部材と他の開口部内に埋め込まれた導電性の部材との間の所定の絶縁性を維持することができる。これにより、変質や吸湿を原因とする層間絶縁膜内での誘電率の上昇（低誘電率化の妨げ）を無くせるので、高信頼度の多層配線を備えた半導体装置を製造することができる。
【０１１１】
この発明は多孔質単層や多孔質性の膜等と他の絶縁膜とを積層した層間絶縁膜を有するシングルダマシン構造やダブルダマシン構造等の多層配線構造に適用して極めて好適である。
【図面の簡単な説明】
【図１】本発明に係る実施形態としての半導体装置１００の構造例を示す断面図である。
【図２】Ａ〜Ｃは本発明に係る実施形態としての半導体装置１００の形成例（その１）を示す工程図である。
【図３】Ａ及びＢは半導体装置１００の形成例（その２）を示す工程図である。
【図４】Ａ及びＢは本発明に係る第１の実施例としての半導体装置１０１の形成例（その１）を示す工程図である。
【図５】Ａ及びＢは半導体装置１０１の形成例（その２）を示す工程図である。
【図６】Ａ及びＢは半導体装置１０１の形成例（その３）を示す工程図である。
【図７】Ａ及びＢは半導体装置１０１の形成例（その４）を示す工程図である。
【図８】Ａ及びＢは本発明に係る第１の実施例の変形例としての半導体装置１０１’の形成例（その１）を示す工程図である。
【図９】Ａ及びＢはその変形例としての半導体装置１０１’の形成例（その２）を示す工程図である。
【図１０】Ａ及びＢは本発明に係る第２の実施例としての半導体装置１０２の形成例を示す工程図である。
【図１１】Ａ及びＢは本発明に係る第３の実施例としての半導体装置１０３の形成例を示す工程図である。
【図１２】本発明に係る実施形態としての半導体製造装置２００の構成例を示す平面図である。
【図１３】ＣＶＤ装置６０の構成例を示すイメージ図である。
【図１４】ドライエッチング装置７０の構成例を示すイメージ図である。
【符号の説明】
１１・・・基板、１２・・・絶縁性の膜、１３・・・多孔質性の膜（層間絶縁膜）、１４・・・第１の膜、１５・・・開口部、１６・・・第２の膜、１７・・・導電性の部材、２１・・・半導体素子基板、２２・・・ＳｉＣ膜（絶縁性の膜）、２３・・・多孔質膜（層間絶縁膜）、２４・・・キャップ層（第１の膜）、２６・・・アッシング耐性膜（第２の膜）、２７・・・導電部材、２７Ａ・・・ＷＮ膜（メタルバリア膜）、２７Ｂ・・・Ｃｕシード層、２７Ｃ・・・Ｃｕ膜、３１・・・レジスト膜、３２・・・Ｐ−ＳｉＯ2膜（第２の膜）、３３・・・ＣＦ系のポリマー、３４・・・表面保護膜、４１，４２・・・チャンバ（第１，第２の真空容器）、４３・・・ロードロック室、４４・・・真空搬送装置（搬送手段）、６０・・・ＣＶＤ装置（膜形成手段）、７０・・・ドライエッチング装置（加工手段）、１００，１０１，１０１’，１０２，１０３・・・半導体装置、２００・・・半導体製造装置
【図１】
0004154895.tif 000005
【図２】
0004154895.tif 000006
【図３】
0004154895.tif 000007
【図４】
0004154895.tif 000008
【図５】
0004154895.tif 000009
【図６】
0004154895.tif 000010
【図７】
0004154895.tif 000011
【図８】
0004154895.tif 000012
【図９】
0004154895.tif 000013
【図１０】
0004154895.tif 000014
【図１１】
0004154895.tif 000015
【図１２】
0004154895.tif 000016
【図１３】
0004154895.tif 000017
【図１４】
0004154895.tif 000018