(57)【特許請求の範囲】
【請求項１】
ドープしたウェル（１０２）内に形成されたソース領域（１０５）と、ドレイン領域（１０６）と、このウェルの上に形成された制御ゲート（１０８）とを有するメモリセルを有する集積回路において、
前記集積回路はさらに、前記のドープしたウェル（１０２）に接続された第１の電極と、基準電圧ノードで第１の電圧ソース（１１６）に接続された第２の電極とを有する逆破壊ダイオードを有する電圧レギュレータを含み、さらに、前記基準電圧ノードと前記メモリセルのドレイン（１０６）との間に接続された電圧低下デバイス（１１１）を有し、
破壊電圧が前記第１及び第２の電極に適用される場合に、前記電圧低下デバイス（１１１）は前記メモリセルの前記ドレインと前記ドープしたウェル（１０２）間の前記破壊電圧と関連して実質的に固定した電圧差を維持する
ことを特徴とする、メモリセルを有する集積回路。
【請求項２】
前記電圧低下デバイス（１１１）は、コレクタ（１１７）が第２の電圧ソース（１１８）に接続され、ベースが前記基準電圧ノードに接続され、エミッタ（１１０）が前記メモリセルのドレイン（１０６）に接続されるバイポーラトランジスタであることを特徴とする請求項１の集積回路。
【請求項３】
前記メモリセルは、前記ドープしたウェル（１０２）上に形成され、前記制御ゲート（１０８）の下に少なくともその一部があるフローティングゲート（１０７）
をさらに有することを特徴とする請求項１の集積回路。
【請求項４】
前記メモリセルは、高電圧を前記制御ゲートと前記ドレインに印加し、
低電圧を前記ドープしたウェルに印加して、プログラムする
ことを特徴とする請求項１の集積回路。
【請求項５】
前記ウェルはｐ型ウェルであり、
前記カソードと、ソース領域とドレイン領域は、前記ｐ型ウェル内に形成されたｎ＋領域である
ことを特徴とする請求項１の集積回路。
【請求項６】
前記ｐ型領域は、ｐ型基板内に形成されたｎ型領域内に形成される
ことを特徴とする請求項５の集積回路。
【請求項７】
前記メモリセルをプログラミングする間、
前記ｐ型ウェルは、前記基板に印加される電圧に対し負にバイアスされた電圧のソースに接続されている
ことを特徴とする請求項６の集積回路。
【請求項８】
前記ｎ＋ソース領域と前記ｐ型基板は、接地電位（Ｖss）に接続されている
ことを特徴とする請求項６の集積回路。
【請求項９】
ドープしたウェル内に形成されたソース領域と、ドレイン領域と、このウェルの上に形成された制御ゲートを有する、メモリセルを有する集積回路を動作させる方法において、
第１の電圧ソースからの電圧を、前記ドープしたウェルに接続された第一電極と、基準電圧ノードで前記第１の電圧ソースに接続された第二電極とを有する、逆破壊ダイオードに印加するステップを有し、
破壊電圧が前記第１及び第２の電極に適用される場合に、前記基準電圧ノードと前記メモリセルの前記ドレイン領域との間に接続された電圧低下デバイスは前記メモリセルの前記ドレインと前記ドープしたウェル間の前記破壊電圧と関連して実質的に固定した電圧差を維持する、
ことを特徴とする、集積回路の動作方法。
【請求項１０】
前記メモリセルは、前記ドープしたウェル上に形成され、前記制御ゲートの下に少なくともその一部がある、フローティングゲート
をさらに有することを特徴とする請求項９の動作方法。
【請求項１１】
前記メモリセルは、高電圧を前記制御ゲートと前記ドレインに印加し、
低電圧を前記ドープしたウェルに印加して、プログラムする
ことを特徴とする請求項９の動作方法。
【請求項１２】
前記ウェルはｐ型ウェルであり、
前記カソードと、ソース領域とドレイン領域は、前記ｐ型ウェル内に形成されたｎ＋領域である
ことを特徴とする請求項９の動作方法。
【請求項１３】
前記ｐ型領域は、ｐ型基板内に形成されたｎ型領域内に形成される
ことを特徴とする請求項１２の動作方法。
【請求項１４】
前記メモリセルをプログラミングする間、
前記ｐ型ウェルは、前記基板に印加される電圧に対し負にバイアスされた電圧のソースに接続されている
ことを特徴とする請求項１３の動作方法。
【請求項１５】
前記ｎ＋ソース領域と前記ｐ型基板は、接地電位（Ｖss）に接続されていることを特徴とする請求項１３の動作方法。
【請求項１６】
前記電圧低下デバイスは、コレクタが第２の電圧ソースに接続され、ベースが前記基準電圧ノードに接続され、エミッタが前記メモリセルのドレインに接続されるバイポーラトランジスタである
ことを特徴とする請求項９の動作方法。
【請求項１７】
前記第１の電極が、アノードであり、
前記第２の電極が、カソードであり、
前記実質的に固定された電圧差が、前記バイポーラトランジスタの前記ベースとエミッタの間のｐ−ｎ接合における電圧低下による破壊電圧より小さい
ことを特徴とする請求項１６の動作方法。
【請求項１８】
前記第１の電極が、アノードであり、
前記第２の電極が、カソードであり、
前記実質的に固定された電圧差が、前記バイポーラトランジスタの前記ベースとエミッタの間のｐ−ｎ接合における電圧低下による破壊電圧より小さい
ことを特徴とする請求項２の集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はメモリと共に使用される電圧調整器を有する集積回路（ＩＣ）に関する。
【０００２】
【従来の技術】
非揮発性メモリは、電源が切られた後もメモリ内に情報を保持できるのが望ましいようなアプリケーションで用いられる。さまざまの種類の集積回路技術が、非揮発性メモリ、例えば非常に商業上重要な、電気的に消去可能でプログラム可能なリードオンリーメモリ（ＥＥＰＲＯＭ）を実現するために工夫されている。
【０００３】
ＥＥＰＲＯＭは、二進メモリの場合には、論理１または０が記憶されているかを決定する電荷を記憶するフローティング（絶縁性）ゲートである電荷蓄積領域に電荷を注入することに依存している。しかし，３個以上の記憶された電荷が、３個以上の論理レベルを記憶するマルチレベルメモリセルで可能である。
【０００４】
フラッシュメモリと称する特定の形態のＥＥＰＲＯＭにより、メモリ列またはメモリ小列全体を消去することが可能である。このことは、各列内のメモリセルが個別に消去できる場合よりも、より高速な動作が可能である。
【０００５】
ＥＥＰＲＯＭセルをプログラムするために、ウェルに関しある極性の高電圧がドレイン接合領域に印加されて電荷をフローティングゲートに注入している。フラッシュメモリの製造プロセスと同時に製造されたツェナーダイオードにより、プログラミング電圧を調整することを、従来のチャネルホット電子注入用に用いている。これに関しては米国特許第５，１０３，４２５号を参照のこと。
【０００６】
メモリセルを消去するために反対の極性の高電圧がゲートに加えられ、蓄積された電荷を除去している。ＥＥＰＲＯＭセル内の書き込み／消去プログラム操作は、セルから情報を受け取る読み出し操作よりもはるかに遅い。そのためにプログラムのスピードを最大にすることが求められている。
【０００７】
フラッシュメモリ列を実現するのに適したある一つの形態のフローティングゲートメモリは、メモリセルのプログラミングを助けるために二次電子注入を用いている。この技術により、セルをプログラムするためにより低い電圧を用いることができる。これに関しては米国特許第５，６５９，５０４号を参照のこと。
【０００８】
十分な数の二次電子を生成するためにＥＥＰＲＯＭセルのドレインとウェルの接合領域に、逆バイアスをかけて、擬似破壊（sub-breakdown regime）を形成する。これは実際の破壊電圧よりも０．５−１．０Ｖほど低い値で起きる。
【０００９】
接合領域に、破壊電圧近くまでバイアスをかけると、プログラミング速度は速くなるが、プログラムの妨害のマージンが少なくなる。現在、正の論理１をプログラムするためには、−３Ｖがメモリセルが形成されているウェルに印加され、＋３Ｖがメモリセルのドレインに接続されているビットラインに印加される。
【００１０】
セルを消去するために、（すなわち正の論理０を書きこむために、）ウェーハの基板が０Ｖの場合には、メモリのウェルは＋１０Ｖに、ゲートは−８Ｖにバイアスされている。これによりフローティングゲート上の電荷（ｎチャネルメモリデバイスの場合には電子）を除去する。この場合においては、フラッシュメモリデバイスのプログラミング速度と妨害のマージンは、電源電圧の変動と製造プロセスの変動に対し非常に感受性が高く、これはドレイン接合部の変動（abruptness）の変化を引き起こす。
【００１１】
セルから読み出す場合にはウェーハ基板に対し+１Ｖがビットラインに加えられ、０Ｖがメモリセルのウェルに加えられる。しかし、ドレインーウェルのバイアス電圧は、読みだし中には加えられない。その理由は、二次電子を生成する必要がないからである。
【００１２】
【発明が解決しようとする課題】
従って本発明の目的は、プログラミング速度を最大にしながら、かつ、プログラム妨害の余裕を大きく取ることのできる、メモリセルを提供することである。
【００１３】
【課題を解決するための手段】
本発明は、ドープしたウェル領域内に形成されるメモリデバイスと共に使用される電圧調整器を有する集積回路を提供する。高インピーダンス電圧ソースを用いて、メモリデバイスのソース領域とドレイン領域と同一プロセスで形成されたダイオードに、破壊電圧近くまで逆バイアスをかける。バイアス電流が、逆バイアスされたダイオード内を流れ、これにより、ダイオード間に基準電圧を形成する。
【００１４】
その後メモリデバイスのドレインに、通常バイポーラトランジスタにより、基準電圧よりダイオード電圧低下分（約０．７Ｖ）低くバイアスをかける。これは、メモリデバイスのドレイン−ウェル破壊電圧からの、電圧降下分である。本発明の好ましい実施例においては、メモリデバイスは、フローティングゲートメモリデバイスである。
【００１５】
【発明の実施の形態】
以下の説明は、フローティングゲート型のフラッシュＥＥＰＲＯＭで使用されるのに適した電圧調整を開示するが、他のアプリケーションも可能である。二次電子注入型のフローティンゲートメモリ用の調整システムは、他の設計よりもより複雑であるが、その理由は、負と正の電荷ポンプを調整する必要があるからである。
【００１６】
プログラム速度を最大にして十分なプログラム妨害マージンを維持するためには、ドレイン電圧を正確に調整することが好ましいことを見出した。”妨害に対する余裕（妨害マージン）”は、同一のビットライン上のいかなるセルにも、同一のドレイン−ウェルバイアス電圧（この実施例においては６Ｖ）がかかり、これにより、”妨害”と称するフローティングゲート内への好ましくない電子の注入を引き起こすような事実に関する。
【００１７】
本発明の技術においては、高い出力インピーダンスを有する小さな基準ポンプである電圧ソースを用いて、逆バイアスされた基準ダイオードの破壊電圧を引き起こす。この基準ダイオードは、同一のＩＣ製造プロセスで形成され、通常、メモリセルのソース領域とドレイン領域と同一のウェル内に形成される。
【００１８】
これにより、基準ダイオードは、プロセス変動、電圧変動、温度の影響等に起因するメモリセル内の変動を追従できる。高いインピーダンスであるために、小さなバイアス電流は基準ポンプから、負の電圧ソースへ、また通常は電荷ポンプへも基準ダイオードを介して流れる。
【００１９】
この小さな電流が、負のポンプに対する余分の負荷がかかるのを最小にして、半導体ウェーハの基板に対し、ウェルを約−３Ｖにバイアスする。実際には、高インピーダンスの電圧ソースのインピーダンスは、逆バイアスされた基準ダイオードを流れる電流が１００μＡ以下となるように選択される。
【００２０】
フラッシュメモリデバイスのドレイン電圧のバイアスは、ドレイン−基板の破壊電圧よりダイオード電圧降下（約０．７Ｖ）分低く調整される。これは、通常バイポーラトランジスタ、特にフラッシュメモリと同一のＩＣ製造プロセスで形成されたバイポーラトランジスタにより、達成される。
【００２１】
バイポーラトランジスタのコレクタは、低インピーダンスの電圧ソースに接続され、これにより１ｍＡ以上の電流をプログラム中のメモリセルに流す。このバイポーラトランジスタの電流ゲインが、プログラム電流を基準ダイオードから絶縁する。
【００２２】
本発明の電圧調整技術は、製造プロセスの変動と基板のバイアス変動を追従する機能を有し、メモリデバイスのドレインと基板との間の接合部を、破壊電圧より０．７Ｖ低く常にバイアスをかける。これにより、従来のバイアス技術に比較して、プログラム速度および／または妨害マージンについて性能を改善できる。
【００２３】
図１に本発明の積層ゲート構造のフローティングゲートのメモリセルの、一実施例を示す。この積層ゲート構造は制御ゲート１０８の下にフローティングゲート１０７が形成された構造である。これらの層の上または下の誘電体層は、図を明確にするために省略してある。別の構成として、ゲートの一部がオフセットした分離ゲート設計も公知であり、これを用いることもできる。
【００２４】
メモリセルはｎ型ウェル１０１内のｐ型ウェル１０２に形成されている。ウェルは基板内あるいは反対の極性にドーピングされた別のウェル内に形成される。さらにまた、ある型のウェル（例、p型ウェル）は、他の型のウェル（例、ｎ型ウェル）内に形成され、この別の型のウェルが基板内（例、p型基板）に形成される。
【００２５】
メモリセルは、p型ウェル１０２内に形成されたアレイ内の多くのセルの一つであり、この実施例の場合、導体１１４を介してVss（０V)に接続されたｎ＋ソース領域１０５を有する。p型ウェル１０２は負電圧ソース１１３にｐ＋ウェル接合領域１０３と導体１１２を介して接続される。
【００２６】
負電圧ソース１１３は、メモリ列と同一のＩＣ上に配置された電荷ポンプであるが、必要によっては外部の電圧ソースでもよい。同様に高インピーダンス電圧ソース１１６と低インピーダンス電圧ソース１１８は、電荷ポンプであり、これにより、この実施例においては約４Ｖを提供するが、外部ソースを用いてもよい。
【００２７】
逆バイアスされた基準ダイオードは、カソードとしてｎ＋領域１０４を、アノードとしてｐ型ウェル１０２を有し、導体１１５を介して高インピーダンス電圧ソース１１６に接続されている。ｎ＋カソード１０４は、ドレイン接合領域１０６と同一型でドーピングされ、同一の形状を有し、その結果、メモリデバイスのドレイン接合破壊電圧に追従する。
【００２８】
しかし、基準ダイオードの構造は、破壊電圧特性を変える場合には（ツェナーダイオード、アバランセダイオード）、ドーピングレベルを変えることにより、あるいは別のドープ領域を付加することにより、変えることができる。この場合においては、基準ダイオードは、別個に調整された負電圧Ｖsub（−３V)と、高インピーダンス電圧ソース１１６により生成された正電圧との間でバイアスされる。
【００２９】
十分な時間が経過すると、逆破壊基準ダイオードにかかる電圧は、次式で示される電圧に安定化する。
Ｖref＝Vbd＋Vsub
ここでVbdは、フラッシュメモリデバイス内のドレイン接合部の破壊電圧で、現在のＩＣでは約７Ｖである。Ｖrefは、バイポーラデバイスまたはｎチャネルのＭＯＳＦＥＴデバイスのゲートバイアスを制御するのに用いられ、そこを通してメインの電荷ポンプの出力がフラッシュメモリデバイスのドレインに流れる。
【００３０】
この場合に、フラッシュメモリデバイスのドレインバイアスは、次式で調整される。
Vd＝Vref−０．７＝Vbd＋Vsub−０．７
このことはドレインバイアスが、Vbdの正確な値を変化させるプロセスの変動、またはVsubの変動にも関わらず、常にＶd−Vsub＝Vbd−０．７Vであることを意味している。
【００３１】
本発明は、プログラムするために二次電子注入を用いた、フローティングゲートＥＥＰＲＯＭで用いることができるが、プログラムするために二次電子注入を用いる他の種類の非揮発性メモリにも適用できる。本発明は、電圧低下デバイスとしてバイポーラトランジスタを用いた例を示し、低インピーダンス電圧ソース１１８からｐ型ウェル１０２内に注入される電流を最小にするような電流ゲインを提供し、これにより低インピーダンス電圧ソース１１８からのメモリセルの変動を最小にしている。
【００３２】
さらにまた、ベース−ソース注入により形成されたダイオードは、０．７Ｖの電圧ドロップを生成するが、これは通常のＥＥＰＲＯＭセルで用いられるのが理想的である。しかし、異なる電圧ドロップデバイスを用いること、例えばＦＥＴを用いることも可能であるが、Ｖrefより０．５ないし０．８V低い範囲内の一定電圧ドロップを提供するために、バック−ゲートバイアスによる変化を最小にするように考慮しなければならない。
【００３３】
基準ダイオードは、図に示すのと同じメモリセルと同一のウェル内に形成するのが好ましく、これにより、アノードはウェルの一部として形成され、それと一体に接続されている。しかし基準ダイオードは、必要によっては別のウェル内に形成することもでき、そしてメモリセルが形成されるウェルにアノードを接続することもできる。
【００３４】
本発明の一実施例においては、基準ダイオードとバイポーラトランジスタを含む単一の電圧調整器は、あるウェル内のある列内のすべてのメモリセルに用いることができる。しかし、複数の電圧調整器を必要によっては用いることができ、これにより、あるバイポーラトランジスタ上の過剰電流ドレインを阻止したり、別の目的に使用することもできる。集積回路上に数個のメモリ列を形成することが可能で、必要によってはそれぞれが独自の電圧調整器を有することもできる。
【００３５】
上記の実施例は、ｎチャネルＥＥＰＲＯＭセルを例に説明したが、ｐチャネルＥＥＰＲＯＭセルも本発明を適用することが可能であり、この場合、ドーピングの導電型と電圧の極性は、この実施例とは逆となる。
【図面の簡単な説明】
【図１】本発明の一実施例を表わす図。
【符号の説明】
１００  ｐ型基板
１０１  ｎ型ウェル
１０２  ｐ型ウェル
１０３  ｐ＋ウェル接合領域
１０４  ｎ＋領域、（ｎ＋カソード）
１０５  ｎ＋ソース領域
１０６  ｎ＋ドレイン接合領域
１０７  フローティングゲート
１０８  制御ゲート
１１０  エミッタ
１１１  電圧低下デバイス
１１２  導体
１１３  負電圧ソース
１１４  導体
１１５  導体
１１６  高インピーダンス電圧ソース
１１７  コレクタ
１１８  低インピーダンス電圧ソース
【図１】
0004071920.tif 000002