(57)【特許請求の範囲】
【請求項１】
所望の機能を実現する内部回路部、所定の保護素子を備えた複数の入出力端子、及び前記複数の入出力端子の中の所定の第１の端子に印加する信号により前記所望の機能を実現する通常動作モードから前記内部回路部をテストするテストモードへのモード切替信号を出力するテスト状態判定回路を同一チップ基板中に少なくとも含み、前記テスト状態判定回路は前記基板中に第１導電型の拡散層で形成された第１の抵抗素子を有し、前記第１の端子が備える保護素子は、第１導電型の第１拡散層領域を有し且つこの第１拡散層領域は前記第１の端子に接続され、更に前記テスト状態判定回路の前記第１の抵抗素子と、前記第１の端子が備える保護素子とは、前記基板中の連続した第２導電型の領域内に設けられており、前記第１の抵抗素子、前記第２導電型の領域、及び前記第１拡散層領域からなる寄生動作素子が前記第１の端子に印加する前記信号でオンすることにより、前記第１の抵抗素子と前記第１拡散層領域とが導通し、前記テスト状態判定回路が前記モード切替信号を出力することを特徴とする半導体装置。
【請求項２】
前記テスト状態判定回路が前記第１の抵抗素子を含む複数の抵抗素子を有し、前記第１の抵抗素子のみが前記基板中に拡散層で形成された抵抗素子である請求項１に記載の半導体装置。
【請求項３】
所望の機能を実現する内部回路部、所定の保護素子を備えた複数の入出力端子、所定の基準電位を出力する内部電圧制御回路、及び前記内部回路部を駆動する電圧を前記基準電位に基づいて発生する内部電源生成ユニットを同一チップ基板中に少なくとも含み、前記内部電圧制御回路が前記基板中に第１導電型の拡散層で形成された第１の抵抗素子を有し、前記複数の入出力端子の中の所定の第１の端子が備える保護素子は、第１導電型の第１拡散層領域を有し且つこの第１拡散層領域は前記第１の端子に接続され、更に前記内部電圧制御回路の前記第１の抵抗素子と、前記第１の端子が備える保護素子とは、前記基板中の連続した第２導電型の領域内に設けられており、前記第１の抵抗素子、前記第２導電型の領域、及び前記第１拡散層領域からなる寄生動作素子が前記第１の端子に印加する信号でオンすることにより、前記第１の抵抗素子と前記第１拡散層領域とが導通し、前記内部電圧制御回路が前記基準電位を変化させて前記所望の機能を実現する通常動作モードから前記内部回路部をテストするテストモードへ切替るように構成されたことを特徴とする半導体装置。
【請求項４】
前記内部電圧制御回路が前記第１の抵抗素子を含む複数の抵抗素子を有し、前記第１の抵抗素子のみが前記基板中に拡散層で形成された抵抗素子である請求項３に記載の半導体装置。
【請求項５】
前記内部回路部及び前記保護素子を含む全ての素子がｐ型基板上に形成され、前記寄生動作素子は前記第１の端子に所定の負電圧が印加されたとき、導通状態となるものである請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
所望の機能を実現する内部回路部、所定の保護素子を備えた複数の入出力端子、及び前記複数の入出力端子の中の所定の第１の端子又は第２の端子のいずれか一方に印加する信号により前記所望の機能を実現する通常動作モードから前記内部回路部をテストするテストモードへのモード切替信号を出力するテスト状態判定回路を同一チップ基板中に少なくとも含み、前記テスト状態判定回路は前記基板中に第１導電型の拡散層で形成された第１の抵抗素子を有し、前記第１の端子が備える保護素子は、第１導電型の第１拡散層領域を有し且つこの第１拡散層領域は前記第１の端子に接続され、前記第２の端子が備える保護素子は、第１導電型の第２拡散層領域を有し且つこの第２拡散層領域は前記第２の端子に接続され、更に前記第１の端子及び第２の端子は、前記第１拡散層領域及び前記第２の拡散層領域それぞれと前記第１の抵抗素子との距離が互いに等しくなるように配置されており、前記第１の抵抗素子、前記基板、及び前記第１拡散層領域からなる第１の寄生動作素子、又は前記第１の抵抗素子、前記基板、及び前記第２拡散層領域からなる第２の寄生動作素子のいずれか一方であって、前記第１又は第２の拡散層領域に前記信号が印加された寄生動作素子がオンすることにより、前記第１の抵抗素子と前記第１又は第２拡散層領域とが導通し、前記テスト状態判定回路が前記モード切替信号を出力することを特徴とする半導体装置。
【請求項７】
前記第１の端子及び第２の端子が前記チップ基板の同一辺で、且つ前記テスト状態判定回路を挟んで互いに反対側に配置された請求項６記載の半導体装置。
【請求項８】
前記第１の端子及び第２の端子が前記チップ基板の角部の隣り合う辺にそれぞれ配置された請求項６記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に所定の端子に予め定めた信号を供給することで、本来の機能を実現する通常動作モードから、内部回路部を試験するテストモードへ切り替えることができるテスト回路を内蔵した半導体装置に関する。
【０００２】
【従来の技術】
従来、製品出荷前の半導体装置のテスト、例えば内部メモリデータを読み出したり、書込んだりするテスト（以下、内部回路テストという）を行う場合は、半導体装置における内部回路の通常動作時に使用される特定の入出力端子を高電圧（通常動作時に使用する入力信号電圧よりも高い電圧）を入力する端子として使用することにより通常動作モードから内部回路テストモードへ切り替える、又は、半導体装置内に用意した専用のテスト端子に印加する信号によりテストモードと通常動作モードの切り替え、或いはテストモードの選択等を行っていた。
【０００３】
例えば、特開２０００−２６９４２８号公報（以下、公知例１とする）には通常動作時には入力信号を入力する端子として使用され、内部回路テスト時には通常動作モードから内部回路テストモードへ切り替えるため通常動作時に使用される入力信号電圧よりも高い電圧のテスト信号を入力する端子となる入力端子を有する半導体集積回路が開示されている。図１４は、この公知例に開示された半導体集積回路において、通常動作に使用する入力端子が高電圧を入力する端子として使用された場合の例を示す回路図で、入力端子１３００に保護抵抗１３１５を含む保護回路１３１０が接続され、保護抵抗１３１５の先に内部回路１３７０の入力初段回路１３０４、テスト状態判定回路１３２０が接続され、テスト状態判定回路１３２０の出力は、例えば通常動作モードか内部回路テストモードかを切り替えると共に内部回路テストモード時にそのテストを制御する被制御回路１３７１に接続されている。この回路では、テスト状態判定回路１３２０が、入力端子１３００に入力した入力信号電圧が入力初段回路１３０４で通常使用する信号電圧か、内部回路テストモードへ設定する高電圧かを判定し判定結果を被制御回路１３７１に出力している。
【０００４】
又、特開平４−９９９７７号公報，特開平７−５５８９６号公報，特開平７−１７４８２９号公報（以下、順番に公知例２，３，４とする）等には専用のテスト端子を設け、このテスト端子に印加する信号によりテストモードと通常動作モードの切り替え或いはテストモードの選択等を行うようにした半導体集積回路が開示されている。
【０００５】
【発明が解決しようとする課題】
しかし、公知例１に開示された図１４のような回路を用いる場合、例えば図１５にその配置配線の一例を示すように、入出力保護回路１３１０からテスト状態判定回路１３２０に接続する通常動作では使用しない余分な配線１３０７が必要であり、本来の機能を実現するための配線領域を圧迫するという問題があった。
【０００６】
又、公知例２〜４に開示された半導体集積回路のように、専用のテスト端子を設ける場合、半導体集積回路の通常動作には必要のないテスト端子を外部接続するためのパッドが増えてしまい、この専用パッドにより半導体集積回路のチップ面積削減の妨げになるという問題があった。
【０００７】
従って、本発明の目的は、専用のテスト端子を設けることなく、又本来の機能を実現するための配線領域への影響を最小限に抑制できるテスト状態判定回路を備えた半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
そのため、本発明による半導体装置は、所望の機能を実現する内部回路部、所定の保護素子を備えた複数の入出力端子、及び前記複数の入出力端子の中の所定の第１の端子に印加する信号により前記所望の機能を実現する通常動作モードから前記内部回路部をテストするテストモードへのモード切替信号を出力するテスト状態判定回路を同一チップ基板中に少なくとも含み、前記テスト状態判定回路は前記基板中に第１導電型の拡散層で形成された第１の抵抗素子を有し、前記第１の端子が備える保護素子は、第１導電型の第１拡散層領域を有し且つこの第１拡散層領域は前記第１の端子に接続され、更に前記テスト状態判定回路の前記第１の抵抗素子と、前記第１の端子が備える保護素子とは、前記基板中の連続した第２導電型の領域内に設けられており、前記第１の抵抗素子、前記第２導電型の領域、及び前記第１拡散層領域からなる寄生動作素子が前記第１の端子に印加する前記信号でオンすることにより、前記第１の抵抗素子と前記第１拡散層領域とが導通し、前記テスト状態判定回路が前記モード切替信号を出力することを特徴としている。
【０００９】
このとき、前記テスト状態判定回路が前記第１の抵抗素子を含む複数の抵抗素子を有するとき、前記第１の抵抗素子のみを前記基板中に拡散層で形成された抵抗素子とするのが好ましい。
【００１０】
又、本発明の他の半導体装置は、所望の機能を実現する内部回路部、所定の保護素子を備えた複数の入出力端子、所定の基準電位を出力する内部電圧制御回路、及び前記内部回路部を駆動する電圧を前記基準電位に基づいて発生する内部電源生成ユニットを同一チップ基板中に少なくとも含み、前記内部電圧制御回路が前記基板中に第１導電型の拡散層で形成された第１の抵抗素子を有し、前記複数の入出力端子の中の所定の第１の端子が備える保護素子は、第１導電型の第１拡散層領域を有し且つこの第１拡散層領域は前記第１の端子に接続され、更に前記内部電圧制御回路の前記第１の抵抗素子と、前記第１の端子が備える保護素子とは、前記基板中の連続した第２導電型の領域内に設けられており、前記第１の抵抗素子、前記第２導電型の領域、及び前記第１拡散層領域からなる寄生動作素子が前記第１の端子に印加する信号でオンすることにより、前記第１の抵抗素子と前記第１拡散層領域とが導通し、前記内部電圧制御回路が前記基準電位を変化させて前記所望の機能を実現する通常動作モードから前記内部回路部をテストするテストモードへ切替るように構成されたことを特徴とする。
【００１１】
このとき、前記内部電圧制御回路が前記第１の抵抗素子を含む複数の抵抗素子を有するとき、前記第１の抵抗素子のみを前記基板中に拡散層で形成された抵抗素子とするのが好ましい。
【００１２】
尚、前記内部回路部及び前記保護素子を含む全ての素子をｐ型基板上に形成し、前記寄生動作素子は前記第１の端子に所定の負電圧が印加されたとき、導通状態となるようにすることができる。
【００１３】
又、本発明の更に他の半導体装置は、所望の機能を実現する内部回路部、所定の保護素子を備えた複数の入出力端子、及び前記複数の入出力端子の中の所定の第１の端子又は第２の端子のいずれか一方に印加する信号により前記所望の機能を実現する通常動作モードから前記内部回路部をテストするテストモードへのモード切替信号を出力するテスト状態判定回路を同一チップ基板中に少なくとも含み、前記テスト状態判定回路は前記基板中に第１導電型の拡散層で形成された第１の抵抗素子を有し、前記第１の端子が備える保護素子は、第１導電型の第１拡散層領域を有し且つこの第１拡散層領域は前記第１の端子に接続され、前記第２の端子が備える保護素子は、第１導電型の第２拡散層領域を有し且つこの第２拡散層領域は前記第２の端子に接続され、更に前記第１の端子及び第２の端子は、前記第１拡散層領域及び前記第２の拡散層領域それぞれと前記第１の抵抗素子との距離が互いに等しくなるように配置されており、前記第１の抵抗素子、前記基板、及び前記第１拡散層領域からなる第１の寄生動作素子、又は前記第１の抵抗素子、前記基板、及び前記第２拡散層領域からなる第２の寄生動作素子のいずれか一方であって、前記第１又は第２の拡散層領域に前記信号が印加された寄生動作素子がオンすることにより、前記第１の抵抗素子と前記第１又は第２拡散層領域とが導通し、前記テスト状態判定回路が前記モード切替信号を出力することを特徴とする。
【００１４】
このとき、前記第１の端子及び第２の端子が前記チップ基板の同一辺で、且つ前記テスト状態判定回路を挟んで互いに反対側に配置することができる。又、前記第１の端子及び第２の端子が前記チップ基板の角部の隣り合う辺にそれぞれ配置してもよい。
【００１５】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。
【００１６】
図１は、本発明の第１実施形態の半導体装置が有するテスト状態判定回路及びその関連周辺部の回路図である。図２は、このテスト状態判定回路を制御する入力端子の周辺部の模式的なレイアウト図であり、図３は図２のＡ−Ａ’線に沿ったチップ基板の模式的な概略断面図である。
【００１７】
図１，２，３を参照すると、本実施形態の半導体装置の第１の端子である入力端子１００には、保護抵抗１１５を含む保護回路部１１０が接続されている。保護抵抗１１５の先には入力初段回路１０３が接続されている。保護回路部１１０は、例えばゲート及びソースを高電位側電源（以下、Ｖｃｃとする）に接続し、ドレインを入力端子１００と接続した静電保護用ｐチャネル型ＭＯＳトランジスタ（以下、保護ｐＭＯＳとする）１１１と、ゲート及びソースを低電位側電源（以下、ＧＮＤとする）に接続し、ドレイン１１３Ｄを入力端子１００と接続した静電保護用ｎチャネル型ＭＯＳトランジスタ（以下、保護ｎＭＯＳとする）１１３と、で構成される。保護ｎＭＯＳ１１３は、ｐウェルコンタクト１１ｃでＧＮＤに接続されたｐウェル１１の中に形成されている。
【００１８】
テスト状態判定回路１２０は、例えば、ｐチャネル型ＭＯＳトランジスタ（以下、ｐＭＯＳとする）１２１及び１２２と、多結晶シリコン膜で形成した抵抗素子（以下、Ｐ抵抗とする）１２３と、ＧＮＤに接続されているｐウェル１３の中に形成されたＮ型拡散層で形成した抵抗素子（以下、拡散層抵抗とする）１２６とを含み構成される。ｐＭＯＳ１２１のソースはＶｃｃに、ドレインとゲートはＰ抵抗１２３の一端に、更にＰ抵抗１２３の他端はＧＮＤにそれぞれ接続される。又、ｐＭＯＳ１２２のゲート，ソ−ス，及びドレインは、それぞれｐＭＯＳ１２１のドレイン，Ｖｃｃ，及び拡散層抵抗１２６の一端に接続され、拡散層抵抗１２６の他端は、ＧＮＤに接続される。又、ｐＭＯＳ１２２のドレインと拡散層抵抗１２６の共通接続点であるノードＮ１は、被制御回路１７１の図示されていない所定の入力端に接続され、モード切替信号を出力する。Ｐ抵抗１２３の抵抗値は、ｐＭＯＳ１２２を流れる電流が所望の電流値Ｉｄになるように設定される。
【００１９】
尚、本実施形態においては、入力端子１００に接続するｎ型拡散層であるドレイン１１３Ｄと、拡散層抵抗１２６とは、チップ基板（本実施形態では、ｐ型基板１０）やウェルの連続したｐ型領域内にそれぞれの拡散領域間最短距離が所定の距離Ｄだけ離間して形成され、このｐ型領域とドレイン１１３Ｄと拡散層抵抗１２６とで構成される寄生バイポーラトランジスタ（以下、寄生Ｔｒとする）１がバイポーラトランジスタ動作をすることができるように配置される。具体的には、少なくとも保護回路部１１０及び拡散層抵抗１２６と、入力初段回路１０３、被制御回路１７１や内部回路ブロック１７９等を含む内部回路部１７０との間には、Ｖｃｃに接続するウェルコンタクト拡散層８が形成され、保護回路部１１０と拡散層抵抗１２６の間は、寄生Ｔｒ１にバイポーラトランジスタ動作をさせるためにウェルコンタクト拡散層８を除いてある。又、他の図示されていない抵抗は、全てＰ抵抗を用いている。これにより、テスト状態判定回路１２０は、入力端子１００とはアルミ配線等での接続を持たない状態で、入力端子１００から寄生Ｔｒ１を介して制御することが可能になっている。
【００２０】
次に、第１の実施形態の動作について説明する。
【００２１】
寄生Ｔｒ１のベースとなるｐ型基板１０は通常ＧＮＤ電位であるので、図１の入力端子１００にマイナス電位が印加されると、寄生Ｔｒ１のエミッタ電位が下がって寄生Ｔｒ１がオンし、保護ｎＭＯＳ１１３のドレイン１１３Ｄから拡散層抵抗１２６に電子が注入される。これにより拡散層抵抗１２６に流れていた電流の一部がバイパスされて  拡散層抵抗１２６を流れる電流が減少し、見かけ上拡散層抵抗１２６に並列に抵抗素子が付加された状態になって、抵抗値が低下し、モード切替信号であるテスト状態判定回路１２０の出力ノードＮ１の電圧が低下する。
【００２２】
拡散層抵抗１２６の抵抗値をＲ１とし、ｐＭＯＳ１２２を流れる電流値をＩｄとすると、寄生Ｔｒ１がオンする前の出力ノードＮ１の電圧Ｖn1０は、
Ｖn1０＝Ｉｄ×Ｒ１
となる。又、寄生Ｔｒ１がオンしたとき、拡散層抵抗１２６に流れる電流Ｉrxは、寄生Ｔｒ１のコレクタに流れる電流をＩcxとすると、
Ｉrx＝Ｉｄ−Ｉcxとなり、
出力ノードＮ１の電圧Ｖn1ｘは、
Ｖn1ｘ＝Ｉrx×Ｒ１＝（Ｉｄ−Ｉcx）×Ｒ１
となり、Ｉcx×Ｒ１だけ電位が低下する。
【００２３】
図４は、入力端子１００に負電圧が印加されたときの各部の電流を説明するための図で、（ａ），（ｂ）は、いずれも横軸を入力端子１００に印加される電圧とし、縦軸をそれぞれ寄生Ｔｒ１に流れるコレクタ電流Ｉcxと拡散層抵抗１２６を流れる電流Ｉrx（＝（Ｉｄ−Ｉcx））とし、ドレイン１１３Ｄのｎ型拡散領域と拡散層抵抗１２６のｎ型拡散領域との間の最短距離Ｄ（但し、Ｄ１＞Ｄ２とする）をパラメータとして示すグラフあり、（ｃ）は横軸を時間にし縦軸を入力端子１００に印加される電圧として、通常動作時に発生し得るアンダーシュート電圧を模式的に示すグラフである。寄生Ｔｒ１のコレクタ電流Ｉcxは、他の条件を一定とすると、入力端子１００に印加される負電圧の絶対値が大きくなれば増大し、又、距離Ｄが大きくなれば減少する。
【００２４】
ここで、例えば本実施形態の半導体装置は、判定回路１２０の出力電圧、即ち出力ノードＮ１の電圧が所定の電圧値Ｖn1th以下になると、通常動作モードから内部回路テストモードに切り替わるように設定しておき、出力ノードＮ１の電圧値がＶn1thのときに拡散層抵抗１２６を流れる電流をＩrth 、寄生Ｔｒ１に流れるコレクタ電流をＩcth すると、
Ｖn1th＝Ｉrth ×Ｒ１＝（Ｉｄ−Ｉcth ）×Ｒ１
となる。従って、入力端子１００に、通常動作で許容される最大のアンダーシュート電圧Ｖ１が印加されたときに拡散層抵抗１２６を流れる電流及び寄生Ｔｒ１のコレクタ電流をそれぞれＩr1及びＩc1とし、本実施形態の半導体装置を通常動作モードから内部回路テストモードへ切り替えるためのエントリ電圧Ｖ２が印加されたときに拡散層抵抗１２６を流れる電流及び寄生Ｔｒ１のコレクタ電流をそれぞれＩr2及びＩc2とすると、保護ｎＭＯＳのドレイン１１３Ｄのｎ型拡散領域と拡散層抵抗１２６のｎ型拡散領域との間の最短距離Ｄを、例えば図４（ａ）、（ｂ）のＤ１となるようにレイアウト配置することで、Ｉr1＞Ｉrth ＞Ｉr2、即ち、Ｉc1＜Ｉcth ＜Ｉc2となり、アンダーシュートによる誤動作を防止しながら、通常動作モードから内部回路テストモードへ確実に切り替えることができる。
【００２５】
本実施形態の半導体装置では、上述したとおり、レイアウト配置を工夫することで、入力端子１００とテスト状態判定回路１２０とを接続する配線をチップ表面上に設けることなく、入力端子１００から寄生Ｔｒ１を介してテスト状態判定回路１２０との接続及びその制御を可能にしており、半導体装置の通常動作のためには不要なチップ表面上の配線を削減できる。
【００２６】
次に、本発明の第２の実施形態について説明する。
【００２７】
本実施形態の半導体装置は、内部電圧を発生する所定の電源ユニットと、この電源ユニットを制御する基準電圧を発生する内部電圧制御回路を備え、この内部電圧制御回路の出力電圧が、従って電源ユニットの出力電圧が所定の値を超え、例えばＶcc２になると自動的にテストモードに切り替わる構成となっている。図５は、本実施形態の半導体装置が有する内部電圧制御回路及びその関連周辺部の回路図である。
【００２８】
図５を参照すると、本実施形態の半導体装置の第１の端子である入力端子２００には、保護抵抗１１５を含む保護回路部１１０が接続されている。保護抵抗１１５の先には入力初段回路２０３が接続されている。保護回路部１１０は、第１の実施形態におけるものと同じであり説明は省略する。
【００２９】
内部電圧制御回路２２０は、例えば、ｐＭＯＳ２３１，２３２，２３５と、ｎＭＯＳ２４１，２４２と、Ｐ抵抗２２３と、拡散層抵抗２２６と、を含み構成される。ｐＭＯＳ２３１，２３２，２３５のソースはいずれもＶｃｃに接続される。ｐＭＯＳ２３１のドレインは、ｎＭＯＳ２４１のドレイン及びゲート並びにｎＭＯＳ２４２のゲートと共通接続され、ｎＭＯＳ２４１のソースはＧＮＤと接続される。又、ｐＭＯＳ２３１のゲート、ｐＭＯＳ２３２のゲート及びドレイン、ｐＭＯＳ２３５のゲート、並びにｎＭＯＳ２４２のドレインはいずれもノードＮ３と共通接続され、ｎＭＯＳ２４２のソースは拡散層抵抗２２６の一端と接続され、拡散層抵抗２２６の他端はＧＮＤと接続される。又、ｐＭＯＳ２３５のドレインとＰ抵抗２２３の一端は、所定の基準電圧を出力するノードＮ４と共通接続され、Ｐ抵抗２２３の他端はＧＮＤと接続される。更に、ノードＮ４は電源ユニット２５０の図示されていない基準電圧入力端と接続される。Ｐ抵抗２２３の抵抗値は、通常動作時のノードＮ４の電圧が所望の電圧値Ｖcc１になるように設定される。
【００３０】
尚、本実施形態においても第１の実施形態の場合と同様、入力端子２００に接続するｎ型拡散層であるドレイン１１３Ｄと、拡散層抵抗２２６とは、チップ基板やウェルの連続したｐ型領域内（本実施形態では、ｐ型基板１０）に所定の距離Ｄだけ離間して形成され、このｐ型領域とドレイン１１３Ｄと拡散層抵抗２２６とで構成される寄生Ｔｒ２がバイポーラトランジスタ動作をすることができるように配置されるが、具体的には、第１の実施形態における拡散層抵抗１２６を拡散層抵抗２２６に置き換えればよく、改めて図示することは省略する。尚、少なくとも保護回路部１１０及び拡散層抵抗２２６と、入力初段回路２０３、内部回路ブロックを含む内部回路部２７０との間には、Ｖｃｃに接続するウェルコンタクト拡散層が形成され、保護回路部１１０と拡散層抵抗２２６の間は、寄生Ｔｒ２にバイポーラトランジスタ動作をさせるためにウェルコンタクト拡散層を除いてある点、更に図示されていない他の全て抵抗にＰ抵抗を用いる点も第１の実施形態の場合と同様である。これにより、内電圧制御回路２２０は、入力端子１００とはアルミ配線等での接続を持たない状態で、入力端子２００から寄生Ｔｒ２を介して制御することが可能になっている。
【００３１】
次に、第２の実施形態の動作について説明する。
【００３２】
寄生Ｔｒ２のベースとなるｐ型基板１０は通常ＧＮＤ電位であるので、入力端子２００にマイナス電位が印加されると、寄生Ｔｒ２のエミッタ電位が下がって寄生Ｔｒ２がオンし、保護ｎＭＯＳ１１３のドレイン１１３Ｄから拡散層抵抗２２６に電子が注入される。これにより拡散層抵抗２２６に流れていた電流の一部がバイパスされて  拡散層抵抗２２６を流れる電流が減少し、見かけ上拡散層抵抗２２６に並列に抵抗素子が付加された状態になって、抵抗値が低下し、ノードＮ３の電圧が低下する。ノードＮ３の電圧が低下すると、ｐＭＯＳ２３５を流れる電流が増加し、ノードＮ４の電圧が上昇する。図６は、入力端子２００に印加される電圧を横軸にし、ノードＮ４の電圧を縦軸としたときの模式的なグラフの一例である。電源ユニット２５０の出力電圧は基準電圧に追従する構成となっているので、ノードＮ４の電圧が、通常動作状態のときはＶcc１で、入力端子２００にエントリ電圧Ｖ２が印加されたときは所望のＶcc２になるように、ｐＭＯＳ２３１，２３２，２３５、ｎＭＯＳ２４１，２４２、拡散層抵抗２２６、Ｐ抵抗２２３等の各素子の特性値及びドレイン１１３Ｄのｎ型拡散領域と拡散層抵抗２２６のｎ型拡散領域との間の最短距離Ｄを定めればよい。
【００３３】
本実施形態の場合、内部電圧制御回路の一部の抵抗素子をＮ型拡散層抵抗で形成すると共にその位置を制御用の入力端子と接続する静電保護素子のｎ型拡散領域から所定の距離に設けることにより、内部回路テストモードへ切り替えるための、テスト状態判定回路も不要となり、Ｔｒ素子数を削減することもできる。
【００３４】
次に、本発明の第３の実施形態について説明する。
【００３５】
本実施形態は、第１の実施形態ではテスト状態判定回路１２０を制御する第１の端子が一つであったのに対し、第１の端子を二つ備えている点が第１、第２の実施形態と異なっているで。図７は、本実施形態の半導体装置の二つの第１の端子の周辺部の模式的なレイアウト図であり、図８は、テスト状態判定回路を含むこの二つの第１の端子周辺の等価的な回路図である。図７，８を参照すると、本実施形態の半導体装置が有するテスト状態判定回路１２０及び被制御回路１７１は、第１の実施形態と全く同様であってよく、これらの説明は省略する。本実施形態の半導体装置の第１の端子となる入力端子３００Ａ及び入力端子３００Ｂは、保護抵抗１１５Ａを含む保護回路部１１０Ａ及び保護抵抗１１５Ｂを含む保護回路部１１０Ｂがそれぞれ接続され、保護抵抗１１５Ａ及び保護抵抗１１５Ｂの先には入力初段回路１０３Ａ及び入力初段回路１０３Ｂがそれぞれ接続されている。保護回路部１１０Ａは、第１の実施形態の場合と同様にゲート及びソースをＶｃｃに接続し、ドレインを入力端子３００Ａと接続した保護ｐＭＯＳ１１１Ａと、ゲート及びソースをＧＮＤに接続し、ドレイン１１３ＡＤを入力端子３００Ａと接続した保護ｎＭＯＳ１１３Ａとで構成され、保護回路部１１０Ｂも、同様にゲート及びソースをＶｃｃに接続し、ドレインを入力端子３００Ｂと接続した保護ｐＭＯＳ１１１Ｂと、ゲート及びソースをＧＮＤに接続し、ドレイン１１３ＢＤを入力端子３００Ｂと接続した保護ｎＭＯＳ１１３Ｂとで構成される。保護ｎＭＯＳ１１３Ａ，１１３Ｂは、図示されていないＧＮＤに接続されたｐウェルの中に形成されている。また、入力端子３００Ａ及び入力端子３００Ｂは、拡散層抵抗１２６を挟んで配置され、且つ、入力端子３００Ａに接続する保護ｎＭＯＳ１１３Ａのドレイン１１３ＡＤと拡散層抵抗１２６と、入力端子３００Ｂに接続する保護ｎＭＯＳ１１３Ｂのドレイン１１３ＢＤとは、ｐ型基板１０の連続したｐ型領域内にドレイン１１３ＡＤの拡散領域と拡散層抵抗１２６の拡散領域との間の最短距離Ｄａとドレイン１１３ＢＤの拡散領域と拡散層抵抗１２６の拡散領域との間の最短距離Ｄｂとが等しくなるように形成され、連続したｐ型領域とドレイン１１３ＡＤと拡散層抵抗１２６とで構成される寄生Ｔｒ１Ａ及び連続したｐ型領域とドレイン１１３ＢＤと拡散層抵抗１２６とで構成される寄生Ｔｒ１Ｂがそれぞれバイポーラトランジスタ動作をすることができるように配置される。具体的には、少なくとも保護回路部１１０Ａ、１１０Ｂ及び拡散層抵抗１２６と、入力初段回路１０３Ａ、１０３Ｂ、被制御回路１７１や内部回路ブロック３７９等を含む内部回路部３７０との間には、Ｖｃｃに接続するウェルコンタクト拡散層８が形成され、保護回路部１１０Ａ、１１０Ｂと拡散層抵抗１２６の間は、寄生Ｔｒ１Ａ、１Ｂにバイポーラトランジスタ動作をさせるためにウェルコンタクト拡散層８を除いてあり、又、他の図示されていない抵抗は、全てＰ抵抗を用いている点は第１の実施形態の場合と同様である。これにより、テスト状態判定回路１２０は、入力端子３００Ａ、３００Ｂとはアルミ配線等での接続を持たない状態で、入力端子３００Ａ、３００Ｂいずれからでも、それぞれ寄生Ｔｒ１Ａ、１Ｂを介して制御することが可能になっている。内部回路テストモードに切り替えて内部回路をテストしている間は、第１の端子にはエントリ電圧が印加され続ける。従って、通常は、例えば入力端子３００Ａがエントリ電圧を印加する端子としているが、あるテストのときにはテスト端子として使用するような場合は、入力端子３００Ｂをエントリ電圧を印加する端子として使用することができる。
【００３６】
尚、本実施形態の変形例として、図９のように、二つの第１の端子である入力端子３００Ａ，及び入力端子３００Ｂをチップのコーナー部の２辺に配置すれば、拡散層抵抗１２６をチップの辺領域に設けなくてもＤａ＝Ｄｂを満足させることができ、パッド領域を圧迫することがない。
【００３７】
本実施形態の動作は、上述したように入力端子３００Ａ、３００Ｂのいずれにエントリ電圧を印加しても内部回路テストモードに切り替えられる点以外は、第１の実施形態の場合と全く同様であるので説明は省略する。
【００３８】
次に、本発明の第４の実施形態について説明する。
【００３９】
図１０は、本実施形態の半導体装置の第１の端子周辺部の模式的なレイアウト図であり、図１１は、図１０のＢ−Ｂ’線に沿った模式的な断面図である。図１０，１１を参照すると、本実施形態の半導体装置の第１の端子である入力端子５００も、保護抵抗１１５を含む保護回路部１１０が接続され、保護抵抗１１５の先には入力初段回路５０３が接続されている。保護回路部１１０は、第１の実施形態の場合と同様の構成であり、説明を省略する。
【００４０】
本実施形態の半導体装置は、被制御回路１７１及び内部回路部５７０中の内部回路ブロック５７９ａ，５７９ｂ，５７９ｃをディープｎウェル（Deep n-Well ，以下、Ｄ−Ｎウェルとする）３１，３３ａ，３３ｂ，３３ｃの中に形成している点が第１〜第３の実施形態と半導体装置と異なっている。その他のテスト状態判定回路１２６の構成及びその動作については、例えば第１の実施形態と全て同様であり、説明を省略する。
【００４１】
本実施形態の半導体装置は、テスト状態判定回路１２０の近傍に配置されている被制御回路１７１及び内部回路部５７０中の内部回路ブロック５７９ａ，５７９ｂ，５７９ｃをＤ−Ｎウェル３１，３３ａ，３３ｂ，３３ｃの中に設けたことにより、内部回路テストモードに切り替えるために負電圧信号であるエントリ電圧を入力端子５００に印加して寄生Ｔｒ１を動作させても、その影響が被制御回路１７１及び内部回路ブロック５７９ａ，５７９ｂ，５７９ｃに及ぶことを抑制できるという効果が得られる。
【００４２】
尚、図１０では被制御回路１７１及び内部回路ブロック５７９ａ，５７９ｂ，５７９ｃをＤ−Ｎウェルの中に設ける例を示しているが、テスト状態判定回路１２０の特に拡散層抵抗１２６から十分離間した、例えば内部回路ブロック５７９ａ，５７９ｃ等は、他の制約が特になければＤ−Ｎウェルの中に設けなくてもよい。
【００４３】
次に、本発明の第５の実施形態について説明する。
【００４４】
図１２は、本実施形態の半導体装置の第１の端子周辺部の模式的なレイアウト図であり、図１３は、図１２のＣ−Ｃ’線に沿った模式的な断面図である。図１２，１３を参照すると、本実施形態の半導体装置は、第１の端子である入力端子６００に保護抵抗１１５を含む保護回路部１１０が接続され、保護抵抗１１５の先には入力初段回路６０３が接続されている。入力端子６００に接続する保護回路部１１０及びテスト状態判定回路１２０の少なくとも拡散層抵抗１２６がＤ−Ｎウェル３５の中に形成され、更に少なくとも保護ｎＭＯＳ１１３及び拡散層抵抗１２６がＤ−Ｎウェル３５内に設けられた同一ｐウェル１４の中に形成され、被制御回路１７１及び内部回路ブロック６７９を含む内部回路部６７０は、Ｄ−Ｎウェル３５の中に形成されないように構成しており、少なくともこの点が第１〜第４の実施形態の半導体装置と異なっている。その他のテスト状態判定回路１２０の構成及びその動作については、例えば第１の実施形態と同様であり説明を省略する。本実施形態の半導体装置においては、入力端子６００に接続しテスト状態判定回路１２０を制御するための寄生Ｔｒ５は、保護ｎＭＯＳ１１３のドレイン１１３Ｄと、ｐウェルコンタクト１４ｃでＧＮＤに接続されたｐウェル１４と拡散層抵抗１２６により構成される。しかもｐウェル１４は、Ｄ−Ｎウェル３５中に形成されているので、内部回路テストモードに切り替えるため入力端子６００に負電圧のエントリ電圧を印加し寄生Ｔｒ５を動作させても、第４の実施形態の場合と同様、被制御回路１７１及び内部回路ブロック６７９を含む内部回路部６７０にその影響が及ぶことを抑制できるという効果が得られる。
【００４５】
以上説明したように、本発明の半導体装置は、通常動作時には信号端子となる第１の端子が、この第１の端子と直接接続する第１のｎ型拡散領域を含む保護回路を有すると共に、テスト状態判定回路の所定の抵抗素子のみを第２のｎ型拡散領域で形成し、且つ前述の第１のｎ型拡散領域と第２のｎ型拡散領域を一つの連続したｐ型拡散領域中に所定の距離Ｄだけ離間して形成するようにしたことで、第１の端子とテスト状態判定回路とを接続する金属配線をチップ表面上に形成することなく、又、専用のテスト端子を設けることもなく、第１の端子からテスト状態判定回路を制御することができ、第１の端子近傍の配線領域を本来の機能を果たす通常動作に必要な配線に全て使用できるという効果が得られる。又、距離Ｄを適切に設定することにより、第１の端子に入力する信号のアンダーシュートによる誤動作を抑制しつつ、必要な際はエントリ電圧を印加することで内部回路テストモードに確実に切り替えることができるという効果も得られる。
【００４６】
尚、本発明は叙述の各実施形態の説明に限定されるものでなく、その趣旨の範囲内で種々の変更が可能であることは言うまでもない。例えば、第３の実施形態及びその変形例をそれぞれ第４の実施形態と組み合わせてもよく、又、第５の実施形態と組み合わせる場合は、例えば、図１６のＤ−Ｎウェル３７或いは図１７のＤ−Ｎウェル３８のようにＤ−Ｎウェルを設ければよい。
【００４７】
【発明の効果】
以上説明したように、本発明の半導体装置は、専用のテスト端子を設けることなく、且つ通常動作時には信号端子となる第１の端子とテスト状態判定回路とを接続する金属配線をチップ表面上に形成することなく、第１の端子からテスト状態判定回路を制御することができ、第１の端子近傍の配線領域を本来の機能を果たす通常動作に必要な配線に全て使用できるという効果が得られる。
【００４８】
又、第１の端子に入力する信号のアンダーシュートによる誤動作を抑制しつつ、必要な際はエントリ電圧を印加することで内部回路テストモードに確実に切り替えることができるという効果も得られる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の半導体装置が有するテスト状態判定回路及びその関連周辺部の回路図である。
【図２】図１のテスト状態判定回路を制御する入力端子の周辺部の模式的なレイアウト図である。
【図３】図２のＡ−Ａ’線に沿ったチップ基板の模式的な概略断面図である。
【図４】入力端子に負電圧が印加されたときの各部の電流を説明するための図で、（ａ），（ｂ）は、いずれも横軸を入力端子に印加される電圧とし、縦軸をそれぞれ寄生Ｔｒに流れるコレクタ電流Ｉcxと拡散層抵抗を流れる電流Ｉrx（＝（Ｉｄ−Ｉcx））とし、ドレインのｎ型拡散領域と拡散層抵抗のｎ型拡散領域との間の最短距離Ｄ（但し、Ｄ１＞Ｄ２とする）をパラメータとして示すグラフあり、（ｃ）は横軸を時間にし縦軸を入力端子に印加される電圧として、通常動作時に発生し得るアンダーシュート電圧を模式的に示すグラフである。
【図５】本発明の第２の実施形態の半導体装置が有する内部電圧制御回路及びその関連周辺部の回路図である。
【図６】第２の実施形態において、入力端子に印加される電圧を横軸にし、内部電圧制御回路の出力電圧を縦軸としたときの模式的なグラフの一例である。
【図７】本発明の第３の実施形態の半導体装置の二つの第１の端子の周辺部の模式的なレイアウト図である。
【図８】テスト状態判定回路を含む図７の二つの第１の端子周辺の等価的な回路図である。
【図９】第３の実施形態の変形例である、二つの第１の端子をチップのコーナー部の２辺に配置したときの模式的なレイアウト図である。
【図１０】本発明の第４の実施形態の半導体装置の第１の端子周辺部の模式的なレイアウト図である。
【図１１】図１０のＢ−Ｂ’線に沿った模式的な断面図である。
【図１２】本発明の第５の実施形態の半導体装置の第１の端子周辺部の模式的なレイアウト図である。
【図１３】図１２のＣ−Ｃ’線に沿った模式的な断面図である。
【図１４】特開２０００−２６９４２８号公報に開示された半導体集積回路において、通常動作に使用する入力端子が高電圧を入力する端子として使用された場合の例を示す回路図である。
【図１５】図１４の回路の模式的なレイアウト図の一例である。
【図１６】第３の実施形態の半導体装置に第４の実施形態を組み合わせたときの、Ｄ−Ｎウェルを設けた二つの第１の端子の周辺部の模式的なレイアウト図の例である。
【図１７】第３の実施形態の変形例の半導体装置に第４の実施形態を組み合わせたときの、Ｄ−Ｎウェルを設けた二つの第１の端子の周辺部の模式的なレイアウト図の例である。
【符号の説明】
１，１Ａ，１Ｂ，２，５    寄生Ｔｒ
８    ウェルコンタクト拡散層
１０    ｐ型基板
１１，１３，１４    ｐウェル
１１ｃ，１４ｃ    ｐウェルコンタクト
３１，３３ａ，３３ｂ，３３ｃ，３５，３７，３８    Ｄ−Ｎウェル
１００，２００，３００Ａ，３００Ｂ，５００，６００    入力端子
１０３，２０３，３０３Ａ，３０３Ｂ，５０３，６０３    入力初段回路
１１０，１１０Ａ，１１０Ｂ    保護回路部
１１１，１１１Ａ，１１１Ｂ    保護ｐＭＯＳ
１１３，１１３Ａ，１１３Ｂ    保護ｎＭＯＳ
１１３Ｄ，１１３ＡＤ，１１３ＢＤ    ドレイン
１１５    保護抵抗
１２０    判定回路
１２１，１２２，２３１，２３２，２３５    ｐＭＯＳ
１２３，２２３    Ｐ抵抗
１２６，２２６    拡散層抵抗
１７０，３７０，５７０，６７０    内部回路部
１７１    被制御回路
１７９，３７９    内部回路ブロック
５７９ａ，５７９ｂ，５７９ｃ，６７９    内部回路ブロック
２２０    内部電圧制御回路
２４１，２４２    ｎＭＯＳ
２５０    電源ユニット
【図１】
0004063505.tif 000002
【図２】
0004063505.tif 000003
【図３】
0004063505.tif 000004
【図４】
0004063505.tif 000005
【図５】
0004063505.tif 000006
【図６】
0004063505.tif 000007
【図７】
0004063505.tif 000008
【図８】
0004063505.tif 000009
【図９】
0004063505.tif 000010
【図１０】
0004063505.tif 000011
【図１１】
0004063505.tif 000012
【図１２】
0004063505.tif 000013
【図１３】
0004063505.tif 000014
【図１４】
0004063505.tif 000015
【図１５】
0004063505.tif 000016
【図１６】
0004063505.tif 000017
【図１７】
0004063505.tif 000018