(57)【特許請求の範囲】
【請求項１】
それぞれ入力端子および出力端子を有する実質的に同一なカスケード接続された複数のステージを有するシフト・レジスタであって、前記シフト・レジスタは、複数の位相シフト・クロック信号を生成する手段と、スキャン・パルスを供給する手段とを備え、前記シフト・レジスタの前記ステージは、
それぞれ制御電極を有するプルアップ・トランジスタおよびプルダウン・トランジスタを含み、かつ、前記複数の位相シフト・クロック信号の１つを入力するための端子を有するプッシュプル増幅器を備え、前記プルアップ・トランジスタおよび前記プルダウン・トランジスタの各主導通路を直列に接続することにより前記各トランジスタの相互接続部を前記ステージの出力端子として形成する出力セクションと、
入力回路であって、
第１および第２のトランジスタを含み、前記第１および第２のトランジスタの各々の導通路は直列に結合され、前記第１および第２のトランジスタの相互接続部は、前記プルアップ・トランジスタの制御電極に結合された出力端子となっており、前記第１のトランジスタは、前記ステージの前記入力端子に結合された前記スキャン・パルスを受信するための制御電極および第１の電極を有し、前記入力端子に印加されるスキャン・パルスに応答する入力セクションと、
第３および第４のトランジスタを含み、前記第３および第４のトランジスタの各々の導通路は直列に結合されており、前記第３および第４のトランジスタの相互接続部は、前記プルダウン・トランジスタの制御電極および前記第２のトランジスタの制御電極に結合された出力端子となっており、前記第３および第４のトランジスタの導通路は電源間に接続されており、前記第３のトランジスタは、前記複数の位相シフト・クロック信号の別の１つに結合された制御電極を有し、前記第４のトランジスタは、前記ステージの前記入力端子に結合された制御電極を有する中間セクションと、
を備え、
前記プルアップ・トランジスタおよび前記プルダウン・トランジスタの各制御電極に結合される第１および第２の制御信号を生成することにより、出力スキャン・パルスを生成するよう前記プッシュプル増幅器を条件づける入力回路と、
制御電極を有するクランプ・トランジスタであって、前記プルアップ・トランジスタの制御電極と、前記プルアップ・トランジスタをターン・オフさせるのに十分な値である、前記電源の一方の電位側と、の間に結合されている導通路を有し、該クランプ・トランジスタの前記制御電極は、後段側にカスケード接続されている複数のステージのうちの少なくとも２段以上前記クランプ・トランジスタから離れた一つのステージの出力端子に結合されている、クランプ・トランジスタと
を具備したことを特徴とするシフト・レジスタ。
【請求項２】
前記入力セクションはダイオード接続形トランジスタおよびトランジスタを含み、前記ダイオード接続形トランジスタおよび前記トランジスタの各々の導通路は直列に結合されており、前記ダイオード接続形トランジスタおよび前記トランジスタの相互接続部は、前記プルアップ・トランジスタの制御電極に結合された出力端子となっており、前記ダイオード接続形トランジスタは、前記ステージの前記入力端子に結合された前記スキャン・パルスを受信するための電極を有する
ことを特徴とする請求項１に記載のシフト・レジスタ。
【請求項３】
それぞれ入力端子および出力端子を有する実質的に同一なカスケード接続された複数のステージを有するシフト・レジスタであって、前記シフト・レジスタは、複数の位相シフト・クロック信号を生成する手段と、スキャン・パルスを供給する手段とを備え、前記カスケード接続されたステージは、
それぞれ制御電極を有するプルアップ・トランジスタおよびプルダウン・トランジスタを含み、かつ、前記複数の位相シフト・クロック信号の１つを入力するための端子を有するプッシュプル増幅器を備え、前記プルアップ・トランジスタおよび前記プルダウン・トランジスタの各主導通路を直列に接続することにより前記各トランジスタの相互接続部を前記ステージの出力端子として形成する出力セクションと、
前記プルアップ・トランジスタの制御電極に結合された出力端子およびスキャン・パルスを受信するための入力端子を有する入力セクションであって、前記入力セクションの出力端子は、少なくとも前記スキャン・パルスが一方向に遷移している間、前記入力端子に印加される電位変化に追従する入力セクションと、
クロック駆動される反転増幅器を含み、前記プルダウン・トランジスタの制御電極に結合された出力端子と、前記カスケード接続されたステージの前記入力端子に結合された入力端子と、電源電圧を印加するための電源端子と、前記反転増幅器を選択的に作動させる前記複数の位相シフト・クロック信号の別の１つを印加するクロック入力端子とを有する中間セクションと、
前記プルアップ・トランジスタの制御電極と、前記プルアップ・トランジスタをターン・オフさせるだけの十分な値である電源の一方の電位側との間に結合された導通路を有するクランプ・トランジスタであって、かつ、前記ステージの複数の後段ステージうちの少なくとも２段以上前記クランプ・トランジスタから離れた１つのステージの出力端子に結合された制御電極を有するクランプ・トランジスタと、
を具備し、
前記中間セクションは、第１および第２のトランジスタを含み、該第１および第２のトランジスタの各々の導通路は電源の間に直列接続されており、該第１および第２のトランジスタの相互接続部は前記中間セクションの出力端子となっており、該第１のトランジスタは、前記複数の位相シフト・クロック信号の前記別の１つに結合された制御電極を有し、該第２のトランジスタは、前記入力端子に結合された制御電極を有し、
前記入力セクションは、第３および第４のトランジスタを含み、該第３および第４のトランジスタの各々の導通路は直列に結合され、該第３および第４のトランジスタの相互接続部は前記入力セクションの出力端子となり、該第３のトランジスタは、前記入力端子に結合された制御電極および第１の電極を有し、該第４のトランジスタは、前記中間セクションの前記出力端子に結合された制御電極を有する
ことを特徴とするシフト・レジスタ。
【請求項４】
前記入力セクションはダイオード接続形トランジスタおよびトランジスタを含み、その各々の導通路は直列に結合され、前記ダイオード接続形トランジスタおよびトランジスタの相互接続部は前記入力セクションの出力端子となり、前記ダイオード接続形トランジスタは、前記入力セクションの前記入力端子に結合された電極を有し、前記トランジスタは、前記中間セクションの前記出力端子に結合された制御電極を有する
ことを特徴とする請求項３に記載のシフト・レジスタ。
【請求項５】
それぞれ入力端子および出力端子を有する実質的に同一なカスケード接続された複数のステージを有するシフト・レジスタであって、前記シフト・レジスタは、複数の位相シフト・クロック信号を生成する手段と、スキャン・パルスを供給する手段とを備え、前記カスケード接続されたステージは、
それぞれ制御電極を有するプルアップ・トランジスタおよびプルダウン・トランジスタを含み、かつ、前記複数の位相シフト・クロック信号のうちの１つを入力するためのクロック入力端子を有するプッシュプル増幅器を備え、前記プルアップ・トランジスタおよび前記プルダウン・トランジスタの各主導通路を直列に接続することにより前記各トランジスタの相互接続部を前記ステージの出力端子として形成する出力セクションと、
前記入力端子に印加されるスキャン・パルスに応答して、前記プルアップ・トランジスタおよび前記プルダウン・トランジスタの各制御電極に結合される第１および第２の制御信号を生成することにより、出力スキャン・パルスを生成するよう前記プッシュプル増幅器を条件づける入力回路と、
制御電極を有するクランプ・トランジスタであって、前記プルアップ・トランジスタの制御電極と、前記プルアップ・トランジスタをターン・オフさせるのに十分な値である、電源の一方の電位側と、の間に結合されている導通路を有するクランプ・トランジスタと、
前記複数の位相シフト・クロック信号の前記１つと位相がずれている制御信号を前記クランプ・トランジスタの制御電極に印加する手段と、
を具備し、
前記クランプ・トランジスタの制御電極に制御信号を印加する前記手段は、前記プッシュプル増幅器のクロック入力端子に結合されている前記１つの位相シフト・クロック信号とは位相が異なる位相シフト・クロック信号を、前記クランプ・トランジスタの制御電極に結合し、
前記入力回路は、
第１および第２のトランジスタを含み、前記第１および第２のトランジスタの各々の導通路は直列に結合され、前記第１および第２のトランジスタの相互接続部は、前記プルアップ・トランジスタの制御電極に結合された出力端子となっており、前記第１のトランジスタは、前記ステージの前記入力端子に結合された前記スキャン・パルスを受信するための制御電極および第１の電極を有する入力セクションと、
第３および第４のトランジスタを含み、前記第３および第４のトランジスタの各々の導通路は直列に結合されており、前記第３および第４のトランジスタの相互接続部は、前記プルダウン・トランジスタの制御電極および前記第２のトランジスタの制御電極に結合された出力端子となっており、前記第３および第４のトランジスタの導通路は電源間に接続されており、前記第３のトランジスタは、前記複数の位相シフト・クロック信号の１つに結合された制御電極を有し、前記第４のトランジスタは、前記ステージの前記入力端子に結合された制御電極を有する中間セクションと
を有することを特徴とするシフト・レジスタ。
【請求項６】
前記入力セクションはダイオード接続形トランジスタおよびトランジスタを含み、前記ダイオード接続形トランジスタおよび前記トランジスタの各々の導通路は直列に結合されており、前記ダイオード接続形トランジスタおよび前記トランジスタの相互接続部は、前記プルアップ・トランジスタの制御電極に結合された出力端子となっており、前記ダイオード接続形トランジスタは、前記ステージの前記入力端子に結合された前記スキャン・パルスを受信するための電極を有する
ことを特徴とする請求項５に記載のシフト・レジスタ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、一般的には、シフト・レジスタに関し、特に、液晶ディスプレイ用のセレクト・ライン・スキャナとして使用されるシフト・レジスタ・ステージに関する。
【０００２】
なお、本明細書の記述は本件出願の優先権の基礎たる米国特許出願第０８／１４１，３６４号（１９９３年１０月２８日出願）および米国特許出願第０８／１９３，９３０号（１９９４年２月９日出願）の明細書の記載に基づくものであって、当該米国特許出願の番号を参照することによって当該米国特許出願の明細書の記載内容が本明細書の一部分を構成するものとする。
【０００３】
【背景技術】
液晶テレビジョンやコンピュータ・ディスプレイ(LCD) は、この分野では公知である。例えば、米国特許第4,742,346 号および第4,766,430 号（共に、G.G. Gillette 他に与えられた特許である）を参照することができる。これらのジレット特許に記載されているタイプのディスプレイは、データ・ライン(data line) とセレクト・ライン(select line) の交点に配列された液晶セルのマトリックスからなっている。セレクト・ラインはセレクト・ライン・スキャナ(select line scanner) によって順次に選択されて、これにより、ディスプレイの水平ラインが得られる。データ・ラインは、セレクト・ラインが順次に選択されるとき、輝度（グレースケール−中間調）信号を液晶セルのカラムに印加する。
【０００４】
駆動回路 (drive circuitry)はセレクト・ライン・スキャナを駆動させて、表示すべき水平ラインを選択するものであるが、この駆動回路は、好ましくは、液晶セルと同じ基板上に直接的に実装され、液晶セルの製作と同時に作られている。また、テレビジョンまたはコンピュータ・ディスプレイでは非常に多数のデータ・ラインとセレクト・ラインが必要になることから、さらに、ピクセル・ピッチが狭いことが駆動回路をレイアウトするとき利用できるスペースの制約となっていることから、回路を可能な限り単純化することが重要である。
【０００５】
図１は、米国特許第5,222,082 号に記載されている公知のスキャン・レジスタの例を示す図であり、このレジスタは液晶ディスプレイ・デバイスと一緒に集積化することが可能である。このレジスタは多相クロック信号 (multiphase clocking signal) Ｃ１，Ｃ２，Ｃ３で駆動され、異なるクロック位相がそれぞれ異なるスキャン・レジスタ・ステージ(scan register stage) １１に印加されている。
【０００６】
図２は、スキャン・レジスタ・ステージの１つを示す詳細図である。スキャン・レジスタ・ステージは、トランジスタ１８と１９からなる入力セクション (input section)と、トランジスタ２０と２１からなる中間セクション (intermediate section) と、トランジスタ16と17からなる出力セクション (output section) とを含んでいる。
【０００７】
出力セクションはプッシュプル増幅器 (push-pull amplifier)の構成になっており、クロック供給電圧 (clocked supply potential) がその供給接続線 (supply connection)１４に印加されている。出力信号は、トランジスタ１６と１７の共通接続点から得られる。
【０００８】
入力セクションはスイッチト増幅器 (switched amplifier) の構成になっており、出力セクションの供給端子に印加されるクロック位相の期間中に、あらかじめ決めた電位が現れるようになっている。入力セクションの出力信号Ｐ１は、出力トランジスタ１６を駆動するように接続されている。具体的には、出力Ｐ１は、トランジスタ１８のゲート電極に印加された入力信号に追従している。つまり、入力セクションの出力は、端子１４に印加されたクロック位相が高(high)レベルになると、高レベルになり、高レベル信号が出力端子１３に現れる。ノードＰ１に現れた高レベルは、入力信号が低(low) レベルになった時にクロック位相Ｃ３が生じるまで、ノードＰ１でそのまま維持されている。従って、出力トランジスタ１６のゲートはクロックＣ１が高になると、高レベルになって、出力１３を充電する通路が得られ、クロックＣ１が低になると、出力ノード１３を放電する通路が得られる。
【０００９】
中間セクションは、入力信号に応答して動作するクロック反転増幅器 (clocked inverting amplifier)の構成になっている。この中間セクションの出力は、出力セクションのプルダウン・トランジスタ (pull down transistor) １７のゲート電極に接続されている。中間セクションは、プルアップ・トランジスタ (pull up transistor) ２０とプルダウン・トランジスタ２１を含んでいる。トランジスタ２１のコンダクタンスはトランジスタ２０のコンダクタンスよりも大きいので、両方のトランジスタ２０，２１が同時に導通したときは、ノードＰ２に現れる出力電位は低レベルのままになっている。従って、入力信号が高レベルのときトランジスタ２０に印加されたクロックが高レベルになっていれば、出力トランジスタ１７は非導通状態に保たれることになる。しかし、このステージはスキャン・レジスタとして利用されているので、入力信号パルスが現れる頻度は比較的少なくなっている。その結果、ノードＰ２は、クロック位相Ｃ３のクロック・パルスが現れるたびに通常高レベルに充電され、そして、出力トランジスタ１７は、通常導通状態になっている。
【００１０】
トランジスタ１８と２０のドレインには、約１６ボルトの相対的に正のバイアス電圧ＶDDが印加されている。従って、ノードＰ２には、通常、約１６ボルトのバイアスがかけられている。この結果、トランジスタ１９と１７のゲート電極に過剰のストレスがかかるため、それぞれのしきい値電圧が時間の経過と共に大幅に上昇する原因となっている。トランジスタ１９のしきい値電圧が上昇すると、ノードＰ１を放電する能力が減少するので、トランジスタ１６をターン・オフするのに余分の時間がかかることになる。この結果、クロックＣ１電圧の一部が出力ノード１３に漏れるおそれがあり、後続のレジスタ・ステージに望ましくない影響を与えるだけでなく、ＬＣＤのピクセル行 (row of pixels)が誤ってアドレスされることになる。
【００１１】
【発明の概要】
本発明は上記問題を解消するもので、誤った出力値を防止すると共に、消費電力を低減化するシフト・レジスタ・ステージを提供するものである。
【００１２】
本発明のシフト・レジスタ・ステージには、同様の形態を有するステージがカスケード接続されて組み込まれており、多相クロック信号（plural phase clock signal ）によって駆動されるようになっている。かかるカスケード接続の隣接するステージは、多相クロック信号のいろいろな組合せによって駆動される。このシフト・レジスタ・ステージは入力回路と出力セクションを含んでいる。出力セクションは、直列接続されたプルアップ・トランジスタとプルダウン・トランジスタで構成された増幅器を備え、各トランジスタはそれぞれの制御電極をもっている。直列接続されたトランジスタの接続点は、シフト・レジスタ・ステージの出力端子になっている。入力回路は、その入力端に印加されたスキャン・パルス (scan pulse) に応答して、制御信号を出力する。この制御信号は、プルアップ・トランジスタの制御電極に入力されて、出力スキャン・パルスを出力するように出力セクションを条件づける。クランプ・トランジスタ (clamping transistor)の主要な導通路は、プルアップ・トランジスタの制御電極と、プルアップ・トランジスタをターン・オフするだけの十分な値の電圧源 (source of potential)との間に接続されている。クランプ・トランジスタの制御電極は、前記カスケード接続の後段ステージの１つの出力端子に接続されている。あるいは、前記出力セクションを駆動するクロック・パルス位相とは異なる位相のクロック信号源に接続することも可能である。
【００１３】
【実施例】
以下、図面を参照して本発明の実施例を詳細に説明する。
【００１４】
図３は、本発明の第１実施例によるシフト・レジスタ・ステージを示す図である。このステージは図２のステージに類似しているが、重要な相違点がいくつかある。第１の相違点は、改良されたステージには、追加のトランジスタ２５が存在することである。トランジスタ２５は、ノードＰ１と、プルアップ・トランジスタ１６をターン・オフするのに十分な基準電位点との間に接続されているドレイン・ソース導通路を持っている。トランジスタ２５のゲートは、後段ステージの出力端子に接続されている。現在のステージが、順序番号を付けたステージのカスケード接続においてｎ番目にあるとき、トランジスタ２５のゲートは、ｎ＋２番目のステージの出力に接続することが好ましい。但し、トランジスタ２５のゲートをｎ＋３番目など他のステージの出力に接続したとしても、良好な結果が得られる。トランジスタ２５はノードＰ１のプルダウンを助長するので、トランジスタ１９を設計する際に小型化することができる。実際には、ノードＰ１のプルダウンの制御を、ほぼ完全にトランジスタ２５に任せることができるので、トランジスタ１９の機能は、ノードＰ１がプルダウンされたあと、ノードＰ１を低レベルに保持するだけでよい。
【００１５】
トランジスタ１９は、ホールドダウン機能(hold down function)だけが任されているので、より低いゲート電圧で動作させることができる。従って、中間セクションに印加される供給電圧は、例えば、図２のレジスタ・ステージにおける１６ボルトから、図３のレジスタ・ステージにおける約２ボルトに低減することができる。このように供給電圧が低減すると、トランジスタ１９と１７に印加されるゲート電圧が低減するので、トランジスタ１９と１７におけるしきい値電圧のドリフト量が低減するという効果がある。この結果、ステージの信頼性が大幅に向上すると共に、その耐用寿命が延長されることになる。
【００１６】
トランジスタ１７のサイズを縮小することも可能である。その理由は、トランジスタ２５が含まれていると、ａ）ノードＰ１は低レベルに保持されるので、トランジスタ１６がトランジスタ１７と競合することが防止され、ｂ）正しく動作するための安全係数 (safety factor)がトランジスタ１７のしきい値電圧の安定化により増加することが保証されるからである。注目すべきことは、トランジスタ１９と１７を縮小化できるので、ステージ面積（集積化したときの）を増加することなくトランジスタ２５を組み入れることができることである。
【００１７】
もう１つの変更は、図２のステージにおいてトランジスタ１８のドレイン電極に接続されている電源を除去したことである。この電源は、トランジスタ１８のドレイン電極を入力端子に接続することによって置き換えられている。トランジスタ１８には、ソース・ドレイン電流がほとんど流れないので、この接続は、前段のカスケード接続ステージの負荷となることがない。電源を除去したことのほかに、この変更には、入力ステージが入力のノイズの影響を受けないという別の効果がある。
【００１８】
トランジスタ１８のゲート電極とドレイン電極とを接続すると、トランジスタ１８はダイオードとして動作することになる。従って、実際には、トランジスタ１８はダイオードで置き換えることも可能である。ダイオード接続形トランジスタ１８はノードＰ１を入力パルス振幅（しきい値電圧を引いたもの）まで充電し、そのあと、トランジスタ２５と１９はノードＰ１を放電する。ダイオード接続形トランジスタは一方向にだけ導通するので、出力増幅器の供給端子に印加されたクロック信号が高レベルになったとき、ノードＰ１の電位がより高い電位に上昇するという利点がある。つまり、プルアップ・トランジスタ１６のゲート−ドレイン間とゲート−ソース間の容量により、端子１４と１３に現れたクロック電圧の相当な部分がノードＰ１に結合されるので、トランジスタ１６の駆動能力が向上することになる。
【００１９】
図４は、図３に示すタイプの複数のステージをカスケード接続した状態を示す図である。図示の構成では、連続するレジスタ・ステージは３位相クロックＣ１，Ｃ２，Ｃ３の異なるクロック位相によって駆動される。各連続レジスタ・ステージの出力端子は、次段のレジスタ・ステージの入力端子に接続されている。ステージｎのそれぞれのトランジスタ２５のゲート電極は、ステージｎ＋２の出力端子に接続されている。なお、上述したように、それぞれのトランジスタ２５のゲート電極は他のステージの出力端子に接続することが可能である。つまり、ステージｎのトランジスタ２５のゲート電極は、ステージｎ＋３などの出力端子に接続することが可能である。
【００２０】
図５は、それぞれのクロック位相および選択したレジスタ・ステージ出力端子の電圧−時間波形を示す図である。上述したように、あるステージの出力信号は次のステージの入力信号となるものである。従って、入力信号が図に示されていないのは、独自の入力信号がないためである。図４のシフト・レジスタは、図示のように３相クロックを使用しているので、図５には、３相クロックが示されている。以上から理解されるように、各出力端子からスキャン・パルスが出力されると、そのスキャン・パルスの直後にだけ出力電位が微小に上昇する。このようなことは、小型化されたトランジスタ１９がノードＰ１を完全にプルダウンしていないで、出力セクションの供給端子に印加されたクロック位相の一部がトランジスタ１６を介して漏れていると、それが原因で起こる。トランジスタ２５が導通する状態になると、ノードＰ１は完全にプルダウンされるので、それぞれのトランジスタ１６からクロック・パルスがさらに漏れるのが防止される。図５の波形は、それぞれのステージｎのそれぞれのトランジスタ２５のゲート電極がそれぞれのステージｎ＋３の出力端子に接続されている場合に生成されるものである。
【００２１】
図示のように、出力パルスはオーバラップしている。このオーバラップ量は、クロック位相がどれだけオーバラップしているかによって決まる。従って、望ましい出力パルスのオーバラップは、クロック位相のオーバラップを調整することで、特定の応用に合わせて調整することができる。
【００２２】
図６は別の実施例によるシフト・レジスタ・ステージを示す図である。このシフト・レジスタ・ステージにおいて、クランプ・トランジスタ(clamping transistor) ２５の制御電極には、トランジスタ１６のドレイン電極に供給されているクロック位相とは別のクロック位相が供給されている。３位相の非オーバラップ・クロック・システムでは、トランジスタ２５は、トランジスタ２０と１６に供給されていないクロック位相に接続することが可能である。３位相以上のクロック・システムでは、トランジスタ２５の制御電極は、トランジスタ２０と１６に供給されていない代替クロック位相の１つに接続することが可能である。クロック位相がクランプ・トランジスタ２５の制御電極に供給されたときの制約は、そのパルスが入力信号パルス位相と、トランジスタ１６のドレインに供給されたクロック位相の両方のあとで現れることである。トランジスタ２５を、後段のレジスタ・ステージの出力接続点にではなく、クロック位相に接続すると、回路設計者は、集積回路トポロジに関して、いくつかのレイアウトの中から１つを選択することができる。
【００２３】
図７は、さらに別の実施例におけるレジスタ・ステージを示す図である。この実施例では、クランプ・トランジスタ２５５のソース−ドレイン間の通路はノードＰ１と入力端子１２との間に接続され、その制御電極にはクロック位相Ｃ３が供給されている。Ｎステージ・レジスタの入力端子１２は、レジスタが動作している時間の少なくとも（Ｎ−１）／Ｎ番目で低電位（ほぼＶSS) に保持されているので、クランプ・トランジスタ２５５がターン・オンすると、ノードＰ１を低レベルにクランプしてトランジスタ１６をカットオフにする。トランジスタ２５５のゲートはクロック・サイクルごとにパルスを受けるので、ノードＰ１は規則正しく、かつ頻繁に低レベルにクランプされることが保証される。
【００２４】
トランジスタ２１と２０に印加されるクロックが、連続する位相、例えば、図５に示すように位相Ｃ１とＣ３になっている、マルチフェーズ・クロック・システムの場合について説明する。端子１２への入力パルスは、Ｃ３クロック位相と同時に現れることになる。この場合、トランジスタ２５５は、端子１２の入力信号が高レベルであるとき、パルスを受けてオンになる。従って、トランジスタ２５５はノードＰ１を高レベルに引き上げることを助長するので、トランジスタ１８を小型化することが可能になる。入力パルスが端子１２に印加されるクロック・サイクル期間中、ノードＰ１はクロック・サイクルの全期間にわたって高レベルになっている。しかし、シフト・レジスタの望ましい動作が、これによって影響されることはない。ノードＰ１は、次のクロック・サイクル期間の間、クロックＣ３によって低レベルにクランプされる。
【００２５】
トランジスタ１８のドレイン電極は、ＶDDのような定電圧源に接続することも、あるいは図３に示すように、入力端子１２に接続することも可能である。
【図面の簡単な説明】
【図１】カスケード接続された複数のステージを有する従来のシフト・レジスタを示すブロック図である。
【図２】図１に示したシフト・レジスタで使用される公知のシフト・レジスタ・ステージを示す回路図である。
【図３】本発明の一実施例によるシフト・レジスタを示す回路図である。
【図４】図３に示した複数のステージがカスケード接続されているシフト・レジスタを示すブロック図である。
【図５】図３に示したステージを利用した図４のシフト・レジスタのそれぞれのノードに現れる出力信号とそれぞれのクロック信号を示す相対的タイミング図である。
【図６】本発明の別実施例によるシフト・レジスタを示す回路図である。
【図７】本発明のさらに別実施例によるシフト・レジスタを示す回路図である。
【符号の説明】
１２  入力端子
１３  出力端子
１６  プルアップ・トランジスタ
Ｃ１  位相クロック
Ｃ２  位相クロック
Ｃ３  位相クロック
Ｐ１  ノード
【図１】
0004034362.tif 000002
【図２】
0004034362.tif 000003
【図３】
0004034362.tif 000004
【図４】
0004034362.tif 000005
【図５】
0004034362.tif 000006
【図６】
0004034362.tif 000007
【図７】
0004034362.tif 000008