(57)【特許請求の範囲】
【請求項１】
受信される基準クロック信号に対して同期する先行クロック信号を発生する遅延同期ループにおいて、
前記基準クロック信号に対する前記先行クロック信号に関連されるフィードバック信号間の位相差を感知し、前記位相差の方向によって電圧レベルが制御される制御信号を提供する位相感知ポンプと、
前記位相感知ポンプから提供される前記制御信号の電圧レベルに対応して前記基準クロック信号を遅延させる可変遅延回路と、
前記基準クロック信号が前記可変遅延回路によって遅延された遅延クロック信号の位相を前記基準クロック信号の位相と比較して位相シフト制御信号を発生する位相反転制御部と、
前記位相シフト制御信号に応答して、前記可変遅延回路で発生される前記遅延クロック信号の位相をシフトして前記先行クロック信号を発生する位相シフトと、
前記基準クロック信号に対する前記フィードバック信号の位相差を感知して、前記可変遅延回路に含まれる遅延段の数を制御するカウンティング信号群を提供する遅延制御部とを具備し、
前記先行クロック信号は、
前記基準クロック信号に対する前記遅延クロック信号の位相差が基準位相値より大きい時は、前記遅延クロック信号が前記基準位相値だけシフトされて発生される信号であり、
前記位相差が前記基準位相値以下である場合には、位相シフトなく発生され、
前記基準クロック信号の遅延量は、該基準クロック信号と前記フィードバック信号との位相差の幅によって決定されることを特徴とする遅延同期ループ。
【請求項２】
前記基準位相値はπであることを特徴とする請求項１に記載の遅延同期ループ。
【請求項３】
前記位相シフト制御信号は、
前記基準クロック信号に対する前記遅延クロック信号の位相差が前記基準位相値より大きい時活性することを特徴とする請求項１に記載の遅延同期ループ。
【請求項４】
前記位相シフトは、
前記位相シフト制御信号の非活性によってイネーブルされ、前記遅延クロック信号を反転して出力する第１論理ゲートと、
前記位相シフト制御信号の活性によってイネーブルされ、前記遅延クロック信号を非反転して出力する第２論理ゲートと、
前記第１論理ゲートの出力信号と前記第２論理ゲートの出力信号を論理積演算して出力信号を発生する第３論理ゲートとを具備し、
前記第３論理ゲートの出力信号は、
前記位相シフト制御信号が非活性する時は前記遅延クロック信号と同じ位相を有し、前記位相シフト制御信号が活性する時は前記遅延クロック信号の反転信号と同じ位相を有することを特徴とする請求項１に記載の遅延同期ループ。
【請求項５】
前記遅延同期ループは、
前記位相反転制御部で発生される所定の遅延制御部イネーブル信号によってイネーブルされ、前記基準クロック信号と前記フィードバック信号の位相差を感知して前記可変遅延回路による前記基準クロック信号の位相遅延を制御する出力信号を発生する遅延制御部をさらに具備することを特徴とする請求項１に記載の遅延同期ループ。
【請求項６】
受信される基準クロック信号に対して同期する先行クロック信号を発生する遅延同期ループにおいて、
前記基準クロック信号に対する前記先行クロック信号の位相に関連されるフィードバック信号間の位相差を感知し、前記位相差の方向によって電圧レベルが制御される制御信号を提供する位相感知ポンプと、
多数個の遅延段を含み、前記位相感知ポンプから提供される前記制御信号の電圧レベルに対応して、前記基準クロック信号を遅延させて前記先行クロック信号を発生させる可変遅延回路と、
前記基準クロック信号に対する前記フィードバック信号の位相差を感知して、前記可変遅延回路に含まれる遅延段の数を制御するカウンティング信号群を提供する遅延制御部とを具備し、
前記可変遅延回路に含まれる遅延段の数は、
前記基準クロック信号に対する前記フィードバック信号の位相差の大きさによって制御されることを特徴とする遅延同期ループ。
【請求項７】
前記遅延同期ループは、
前記基準クロック信号に対する前記遅延クロック信号の位相差を比較し、前記比較された位相差によって前記遅延クロック信号の位相をシフトして前記先行クロック信号を発生する位相シフトをさらに具備することを特徴とする請求項６に記載の遅延同期ループ。
【請求項８】
受信される基準クロック信号に対して同期する先行クロック信号を発生する遅延同期ループにおいて、
前記基準クロック信号に対する前記先行クロック信号の位相に関連されるフィードバック信号間の位相差を感知し、前記位相差の方向によって電圧レベルが制御される制御信号を提供する位相感知ポンプと、
多数個の遅延段を含み、前記位相感知ポンプから提供される前記制御信号の電圧レベルに対応して、前記基準クロック信号を遅延させて前記先行クロック信号を発生させる可変遅延回路と、
前記基準クロック信号に対する前記フィードバック信号の位相差を感知して、前記可変遅延回路に含まれる遅延段の数を制御するカウンティング信号群を提供する遅延制御部とを具備し、
前記可変遅延回路に含まれる遅延段の数は、
前記基準クロック信号の周波数によって制御されることを特徴とする遅延同期ループ。
【請求項９】
受信される基準クロック信号に対して同期する先行クロック信号を発生する遅延同期ループを用いる遅延同期方法において、
A)  前記基準クロック信号を遅延して遅延クロック信号を発生させる段階と、
B)  前記基準クロック信号に対する前記遅延クロック信号の位相差を感知する段階と、
C)  前記位相差が所定の基準位相値より大きい値かどうかを判断する段階と、
D)  前記位相差が前記基準位相値より大きい場合には前記遅延クロック信号の位相を前記基準位相値だけシフトさせ、前記位相差が前記基準位相値より大きくない場合には前記遅延クロック信号の位相をシフトさせない段階と、
E)  前記D)段階の結果を前記先行クロック信号として発生する段階と、
F)  前記E)段階が遂行された後前記A)段階での遅延量を制御する段階とを具備し、
前記基準クロック信号の遅延量は、該基準クロック信号と、前記先行クロック信号の位相に関連するフィードバック信号との位相差の幅によって決定され、
G)  前記基準クロック信号に対する前記フィードバック信号の位相差を感知して、前記段階A)における遅延段の数を制御するカウンティング信号群を提供する段階を更に具備することを特徴とする遅延同期方法。
【請求項１０】
前記基準位相値はπであることを特徴とする請求項９に記載の遅延同期方法。
【請求項１１】
受信される基準クロック信号に対して同期する先行クロック信号を発生し、含まれる多数個の遅延段として前記基準クロック信号を遅延する可変遅延回路を含む遅延同期ループを用いる遅延同期方法において、
A)  前記基準クロック信号に対する前記先行クロック信号の位相に関連されるフィードバック信号間の位相差を感知する段階と、
B)  前記位相差がπより大きい値かどうかを判断する段階と、
C)  前記位相差がπより大きい場合には前記フィードバック信号の位相を反転させ、前記位相差が前記基準位相値のπより小さな場合には前記フィードバック信号の位相を反転させない段階と、
D)  前記位相差の幅に対応して前記可変遅延回路の遅延段の数を調節する段階と、
E)  前記位相差の方向に対応して可変する遅延時間で前記基準クロック信号を遅延して前記先行クロック信号を発生する段階とを具備することを特徴とする遅延同期方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電子回路に係り、特に遅延同期ループとこれを用いた遅延同期方法に関する。
【０００２】
【従来の技術】
遅延同期ループは、基準クロック信号に対して一定位相のシフトを有するクロック信号を提供することに使われる。たとえ遅延同期ループ回路によって提供されるクロック信号が基準クロックに対して遅延されるとしても、位相的には基準クロックに対して先立つ場合が多い。それで本明細書では、説明の便宜上、遅延同期ループによって発生される信号を先行クロック信号という。
【０００３】
一般的に先行クロック信号を必要とする状況は、複合メモリ装置(MML: Merged Memory with Logic)、ラムバスDRAM(RDRAM: Rambus DRAM)、ダブルデータレートシンクロナスDRAM(DDR: Double Data Rata Synchronous DRAM)のように、比較的高い集積度を有する集積回路(IC: integrated circuit)で発生する。基準クロック信号は一つのピンに入力されてディバイス全体に分配される。入力ピンから比較的遠く離れた部分に到達する基準クロック信号は入力ピンに直ぐ隣接した部分の基準クロック信号に対してだいぶ遅延される恐れがある。このような遅延はICの各部分間の同期を維持し難くする。
【０００４】
このような問題点を補償するために遅延同期ループ回路がIC上に含まれる場合がある。遅延同期ループ回路は典型的に基準クロック信号を入力する入力ピンに近く位置する。この遅延同期ループ回路は基準クロック信号を受信し、先行クロック信号を発生する。この先行クロック信号は基準クロック信号と大体似ている。しかし先行クロック信号が基準クロック信号に対してクロックが基準クロック入力ピンに比較的近い集積回路の部分から遠いところまで到達するのに要求される時間とほとんど同じ量で位相が先立つ。基準クロック信号は基準クロック信号の入力ピンの近くで用いられ続く反面、先行クロック信号は元の基準クロック信号に整列して前述したICのさらに遠く離れた所に伝送される。このような方法でICの全部分で同期されたクロック信号が受信されるが、この同期された信号は非常に速い速度でもICの同期された作用を動作させる。
【０００５】
図１は従来の典型的な遅延同期ループの概略的なブロック図である。典型的な遅延同期ループ回路１０は、図１に示したように、入力バッファ１２、可変遅延回路１４、位相感知ポンプ１６及び遅延反映回路１８よりなる。入力バッファ１２は外部から入力される外部クロック信号ECLK１をバッファリングして基準クロック信号RCLK１を提供する。
遅延同期ループ回路は典型的に基準クロック信号RCLK１の位相に対してフィードバッククロック信号FCLK１の位相が先立ったり遅れたりする時、可変遅延回路１４による遅延時間を調節して前記フィードバッククロック信号FCLK１の位相と前記基準クロック信号RCLK１の位相を一致させる。
【０００６】
【発明が解決しようとする課題】
ところが従来の遅延同期ループを構成する可変遅延回路は、一定の数(n 個)に決定されている遅延段を有する。このように遅延段の数が一定な場合には可変遅延範囲が制限されるので、動作周波数領域が存在する。即ち、動作周波数領域より小さな周波数が入力される場合には、可変遅延回路の遅延はこれ以上増加できなくなり、フィードバック信号が外部入力信号より先立つ方向にジッタが発生する。反対に、動作周波数領域より大きい周波数が入力される場合には可変遅延回路の遅延をこれ以上縮められなくてフィードバック信号が外部入力信号より遅れる方向にジッタが発生する。よって結局は遅延同期ループを使用するMMLでは動作周波数が制限される問題点が発生する。
【０００７】
本発明の目的は、動作周波数の領域を増加する遅延同期ループを提供することである。
本発明の他の目的は、前記遅延同期ループを用いてフィードバック信号の位相を基準クロック信号に一致させる遅延同期方法を提供することである。
【０００８】
【課題を解決するための手段】
前記のような目的を達成するために本発明の一面は、受信される基準クロック信号に対して同期する先行クロック信号を発生する遅延同期ループに関する。本発明の遅延同期ループは、前記基準クロック信号に対する前記先行クロック信号に関連されるフィードバック信号間の位相差を感知し、前記位相差の方向によって電圧レベルが制御される制御信号を提供する位相感知ポンプと、前記位相感知ポンプから提供される前記制御信号の電圧レベルに対応して前記基準クロック信号を遅延させる可変遅延回路と、前記基準クロック信号が前記可変遅延回路によって遅延された遅延クロック信号の位相を前記基準クロック信号の位相と比較して前記先行クロック信号を発生する位相シフトを具備する。そして前記先行クロック信号は、前記基準クロック信号に対する前記遅延クロック信号の位相差が基準位相値より大きい時は、前記遅延クロック信号が前記基準位相値だけシフトされて発生される信号であり、前記位相差が前記基準位相値以下である場合には、位相シフトなく発生される。
【０００９】
前記のような目的を達成するために本発明の他の一面も、受信される基準クロック信号に対して同期する先行クロック信号を発生する遅延同期ループに関する。本発明の遅延同期ループは、前記前記基準クロック信号に対する前記先行クロック信号の位相に関連されるフィードバック信号間の位相差を感知し、前記位相差の方向によって電圧レベルが制御される制御信号を提供する位相感知ポンプと、多数個の遅延段を含み、前記位相感知ポンプから提供される前記制御信号の電圧レベルに対応して、前記基準クロック信号を遅延させて前記先行クロック信号を発生時させる可変遅延回路とを具備する。そして前記可変遅延回路に含まれる遅延段の数は、前記基準クロック信号に対する前記フィードバック信号の位相差の大きさによって制御される。
【００１０】
前記のような目的を達成するために本発明のさらに他の一面も、受信される基準クロック信号に対して同期する先行クロック信号を発生する遅延同期ループに関する。本発明の遅延同期ループは、前記基準クロック信号に対する前記先行クロック信号の位相に関連されるフィードバック信号間の位相差を感知し、前記位相差の方向によって電圧レベルが制御される制御信号を提供する位相感知ポンプと、多数個の遅延段を含み、前記位相感知ポンプから提供される前記制御信号の電圧レベルに対応して、前記基準クロック信号を遅延させて前記先行クロック信号を発生させる可変遅延回路とを具備する。そして前記可変遅延回路に含まれる遅延段の数は、前記基準クロック信号に対する前記フィードバック信号の位相差の大きさによって制御される。
【００１１】
前記のような目的を達成するために本発明のさらに他の一面も、受信される基準クロック信号に対して同期する先行クロック信号を発生する遅延同期ループに関する。本発明の遅延同期ループは、前記基準クロック信号に対する前記先行クロック信号の位相に関連されるフィードバック信号間の位相差を感知し、前記位相差の方向によって電圧レベルが制御される制御信号を提供する位相感知ポンプと、多数個の遅延段を含み、前記位相感知ポンプから提供される前記制御信号の電圧レベルに対応して、前記基準クロック信号を遅延させて前記先行クロック信号を発生させる可変遅延回路と具備し、前記可変遅延回路に含まれる遅延段の数は、前記基準クロック信号の周波数によって制御される。
【００１２】
前記のような他の目的を達成するために本発明の一面は、受信される基準クロック信号に対して同期する先行クロック信号を発生する遅延同期ループを用いる遅延同期方法に関する。本発明の遅延同期方法は、A) 前記基準クロック信号を遅延して遅延クロック信号を発生させる段階と、B) 前記基準クロック信号に対する前記遅延クロック信号の位相差を感知する段階と、C) 前記位相差が所定の基準位相値より大きい値かどうかを判断する段階と、D) 前記位相差が前記基準位相値より大きい場合には前記遅延クロック信号の位相を前記基準位相値だけシフトさせ、前記位相差が前記基準位相値より大きくない場合には前記フィードバック信号の位相をシフトさせない段階と、E) 前記D)段階の結果を前記先行クロック信号として発生する段階とを具備する。
【００１３】
前記のような他の目的を達成するために本発明の他の一面は、受信される基準クロック信号に対して同期する先行クロック信号を発生し、含まれる多数個の遅延段として前記基準クロック信号を遅延する可変遅延回路を含む遅延同期ループを用いる遅延同期方法に関する。本発明の遅延同期方法は、A) 前記基準クロック信号に対する前記先行クロック信号の位相に関連されるフィードバック信号間の位相差を感知する段階と、B) 前記位相差の幅に対応して前記可変遅延回路の遅延段の数を調節する段階と、C) 前記位相差の方向に対応して可変する遅延時間で前記基準クロック信号を遅延して前記先行クロック信号を発生する段階とを具備する。
【００１４】
本発明の遅延同期ループ及び遅延同期方法によって、動作可能な周波数領域を広げる。また先行クロック信号ICLK２を基準クロック信号RCLK２に同期するのにかかる時間を短くすることができる。
【００１５】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態に対して詳細に説明する。各図面に対して、同じ参照符号は同じ部材を示す。
図２は、本発明の一実施形態に係る遅延同期ループのブロック図である。図２に示した実施形態に係る遅延同期ループ２０は入力バッファ２１、可変遅延回路２２、位相シフト２３、遅延反映回路２４、遅延制御部２５、位相感知ポンプ２６及び位相反転制御部２７よりなる。
【００１６】
前記入力バッファ２１は外部から入力される外部クロック信号ECLK２をバッファリングして基準クロック信号RCLK２を提供する。
前記可変遅延回路２２は前記基準クロック信号RCLK２を受信して先行クロック信号ICLK２を生成するための遅延クロック信号DCLK２を発生する。前記可変遅延回路２２は多数個の遅延段を含む。ここで前記遅延クロック信号DCLK２は前記基準クロック信号RCLK２が前記遅延段によって遅延される信号である。望ましい実施形態によれば、前記可変遅延回路２２でイネーブルされる遅延段の数は前記遅延制御部２５から出力されるカウンティング信号群QCによって制御される。
【００１７】
前記位相シフト２３は前記遅延クロック信号DCLK２を受信して前記先行クロック信号ICLK２を提供する。前記先行クロック信号ICLK２と前記遅延クロック信号DCLK２の位相関係は、前記基準クロック信号RCLK２に対する前記遅延クロック信号DCLK２の位相差によって決定される。即ち、前記遅延クロック信号DCLK２が前記基準クロック信号RCLK２に対して所定の基準位相値以上の位相差を有すれば、前記遅延クロック信号DCLK２の位相から前記基準位相値だけシフトされて前記先行クロック信号FCLK２が発生される。一方、前記遅延クロック信号DCLK２が前記基準クロック信号RCLK２に対して所定の基準位相値以下の位相差を有すれば、前記遅延クロック信号DCLK２と同じ位相で前記先行クロック信号ICLK２が発生される。
【００１８】
望ましい実施形態によれば、前記基準位相値はπである。従って前記遅延クロック信号DCLK２が前記基準クロック信号RCLK２に対してπ以上の位相差を有すれば、前記先行クロック信号ICLK２は前記遅延クロック信号DCLK２の反転信号である。一方、前記遅延クロック信号DCLK２が前記基準クロック信号RCLK２に対してπ以下の位相差を有すれば、前記先行クロック信号ICLK２は前記遅延クロック信号DCLK２の非反転信号である。
【００１９】
前記遅延反映回路２４は位相シフト２３（即ち、遅延同期ループ２０の出力地点）から前記先行クロック信号ICLK２が用いられる地点までの伝送遅延時間を反映する回路である。もし外部から入力される基準クロック信号RCLK２が位相感知ポンプ２６に到達するまで遅延時間が発生する場合には、前記遅延反映回路２４はこの遅延時間も反映する。
もし本発明の遅延同期ループ２０に前記遅延反映回路２４が含まれない場合には、前記遅延同期ループ２０の出力地点から近い地点と遠い地点との間には伝送遅延時間にスキューが発生する場合もある。しかし本発明が遅延同期ループに前記遅延反映回路２４が含まれなくても、本発明に係る効果は達成できる。
そして前記遅延反映回路２４の出力信号は、位相感知ポンプ２６に供給されるフィードバック信号FCLK２になる場合もある。
【００２０】
前記位相感知ポンプ２６は前記基準クロック信号RCLK２とフィードバック信号FCLK２の位相差を感知する。そして前記位相感知ポンプ２６はアナログ制御信号VCON２を発生する。
【００２１】
前記アナログ制御信号VCON２は、前記基準クロック信号RCLK２に対する前記フィードバック信号FCLK２の位相差の方向によって電圧レベルが制御される信号である。即ち、前記フィードバック信号FCLK２の位相が前記基準クロック信号RCLK２の位相より先立つ場合には、前記アナログ制御信号VCONの電圧レベルは前記可変遅延回路２２による遅延時間を延ばす方向に動く。一方、前記フィードバック信号FCLK２の位相が前記基準クロック信号RCLK２の位相より遅れる場合には、前記アナログ制御信号VCONの電圧レベルは前記可変遅延回路２２による遅延時間を短くする方向に動く。
望ましい実施形態によれば、前記位相感知ポンプ２６は前記可変遅延回路２２でイネーブルされる遅延段の数が決定された後イネーブルされる。
【００２２】
前記位相反転制御部２７は前記基準クロック信号RCLK２と前記遅延クロック信号DCLK２の位相差を感知して、位相シフト制御信号INV及び遅延制御部イネーブル信号BYEを提供する。
【００２３】
前記位相シフト制御信号INVは前記位相シフト２３を制御する。前記位相シフト制御信号INVは、前記基準クロック信号RCLK２に前記遅延クロック信号DCLK２の位相差が前記基準位相値以上である時活性する。一方、前記基準クロック信号RCLK２に前記遅延クロック信号DCLK２の位相差が前記基準位相値以下である時、前記位相シフト制御信号INVは非活性する。望ましい実施形態によれば、前記基準位相値はπである。
そして前記位相シフト制御信号INVが活性すれば、前記位相シフト２３は前記遅延クロック信号DCLK２を反転して前記先行クロック信号ICLK２を発生する。
【００２４】
前記遅延制御部イネーブル信号BYEは前記遅延クロック信号DCLK２の反転可否、究極的には前記位相シフト制御信号INV の活性可否が決定された後に活性して前記遅延制御部２５をイネーブルさせる。
【００２５】
前記遅延制御部２５は、前記基準クロック信号RCLK２と前記フィードバック信号FCLK２の位相差を感知して、アナログ開始信号START及びカウンティング信号群QCを提供する。
前記カウンティング信号群QCはｎ個の信号、即ち、QC[i](ここでi＝１〜ｎ)よりなる。そして、前記基準クロック信号RCLK２と前記フィードバック信号FCLK２の位相差の大きさに対応して前記iが大きくなり、該ｉに対応する前記カウンティング信号QC[i]が活性する。
そして前記可変遅延回路２２でイネーブルされる遅延段の数は前記カウンティング信号群QCにより制御される。結局、前記可変遅延回路２２でイネーブルされる遅延段の数は前記基準クロック信号RCLK２とフィードバック信号FCLK２の位相差の幅によって決定される。
前記アナログ開始信号STARTは、前記可変遅延回路２２でイネーブルされる遅延段の数が決定された後活性されて、前記位相感知ポンプ２６をイネーブルさせる。
【００２６】
図３は、図２の可変遅延回路２２を概略的に示すブロック図である。これを参照すれば、前記可変遅延回路２２はn 個の遅延段３１_i（ここで、ｉ＝１〜ｎ）を具備する。そして遅延段の数は前記カウンティング信号群QC[n:１]によって制御される。
前記遅延段３１_i（ここで、ｉ＝１〜ｎ）の各々は、第１入力端子D１と第２入力端子D２を通じてデータを入力し、出力端子を通じて出力する。前記遅延段３１_iは対応する前記カウンティング信号QC[i]が活性する時、第２入力端子D２を通じて入力される信号を所定の遅延値Tdだけ遅延して出力する。一方、対応する前記カウンティング信号QC[i]が非活性する時、第１入力端子D１を通じて入力される信号を前記遅延値Tdだけ遅延して出力する。そして前記カウンティング信号群QC[n:１]中１個の信号だけ活性する。
そして一番前の前記遅延段３１_nの第１入力端子D１には接地電圧VSSが印加され、次の前記遅延段３１_i（ここで、ｉ＝１〜ｎ−１）の第１入力端子D１には前遅延段の出力信号が印加される。そして前記遅延段３１_i（ここで、ｉ＝１〜ｎ）の第２入力端子D２には前記基準クロック信号RCLK２が印加される。
【００２７】
従って、最先の前遅延段３１_nをイネーブルさせる前記カウンティング信号QC[n]が活性すれば、前記基準クロック信号RCLK２は、ｎ個の遅延段によって遅延された信号を出力するために、前記遅延段３１_nの第２入力端子D2を通じて入力される。従って一番最後の第１遅延段３１_１の出力信号ICLK２は前記基準クロック信号RCLK２からn*Tdだけ遅延される。
【００２８】
一方、一番最後の遅延段３１_１をイネーブルさせる前記カウンティング信号QC[１]が活性すれば、前記基準クロック信号RCLK２は、１個の遅延段によって遅延された信号を出力するために、前記遅延段３１_1の第２入力端子D2を通して入力される。従って一番最後の遅延段３１_１の出力信号ICLKは前記基準クロック信号RCLK２からTdだけ遅延される。
【００２９】
本明細書では、前記可変遅延回路が前記カウンティング信号QCによって制御されるn個の遅延段より具現され、前記可変遅延回路２２の最後の遅延段３１_１の出力信号が前記先行クロック信号DCLK２であることと記述された。しかし、前記可変遅延回路２２は前記カウンティング信号QCの活性可否に関係なく常にイネーブルされる遅延段をさらに具備することもでき、前記遅延値Tdと他の遅延値で前記基準クロック信号を遅延する遅延段をさらに具備することもできるという事実は当業者には自明な事実である。
そして前記可変遅延回路２２の遅延段の数が決まった後は、前記アナログ開始信号STARTが"ハイ"に活性する。従って前記可変遅延回路２２の遅延段の数が変化せず、前記位相感知ポンプ２６がイネーブルされる。
【００３０】
図４は、図２の位相反転制御部２７の具体的な回路図である。そして図５（ａ）は基準クロック信号RCLK２に対する遅延クロック信号DCLK２の位相差がπ以下である時の図４の主要端子のタイミング図であり、図５（ｂ）は基準クロック信号RCLK２に対する遅延クロック信号DCLK２の位相差がπ以上である時の図４の主要端子のタイミング図である。
図４に示したフリップフロップ４５、４７、５７、５９は初期化信号INITBの活性によってイネーブルされる。そして前記初期化信号INITBは外部から電源が供給されて安定化したり、同期式DRAM(SDRAM)の場合初期動作モードプログラム動作が完了すれば活性化される。
【００３１】
まず、図４と図５（ａ）を参照して、基準クロック信号RCLK２に対する遅延クロック信号DCLK２の位相差θ１がπ以下である時の前記位相反転制御部２７の動作を記述すれば、次の通りである。
まず、NANDゲート４９、５１の出力信号N４６、N４８の初期状態は"ハイ"である。そして前記位相シフト制御信号INVの初期状態は"ロー"で、インバータ５５の出力信号N５０の初期状態は"ハイ"である。
そしてフリップフロップ４５、４７のクロック入力信号を発生する前記遅延クロック信号DCLK２ が"ハイ"に活性する時、図５（ａ）のt１で示すように、基準クロック信号RCLK２ の論理状態は"ロー"である。従って、前記NANDゲート４９の出力信号N４６は"ハイ"状態を維持するが、前記NANDゲート５１の出力信号N４８は"ロー"になる。従って前記位相シフト制御信号INVは"ロー"状態を維持し続ける。そして前記インバータ５５の出力信号N５０は"ロー"になる。そして前記初期化信号INITBが"ロー"に活性した後、二番目に活性する相期遅延クロック信号DCLK２に応答して前記遅延制御部イネーブル信号BYEが"ハイ"に活性する。
【００３２】
次に、図４と図５（ｂ）を参照して、基準クロック信号RCLK２に対する遅延クロック信号DCLK２の位相差θ２がπ以上である時の前記位相反転制御部２７の動作を記述すれば、次の通りである。
図５（ａ）のように、NANDゲート４９、５１の出力信号N４６、N４８の初期状態は"ハイ"である。そして前記位相シフト制御信号INVの初期状態は"ロー"であり、インバータ５５の出力信号N５０の初期状態は"ハイ"である。
そしてフリップフロップ４５、４７のクロック入力信号を発生する前記遅延クロック信号DCLK２が"ハイ"に活性する時、図５（ｂ）のt１で示すように、基準クロック信号RCLK２の論理状態は"ハイ"である。従って、前記NANDゲート４９の出力信号N４６は"ロー"になる。前記NANDゲート５１の出力信号N４８は"ハイ"を維持する。従って前記位相シフト制御信号INVは"ハイ"に活性する。そして前記初期化信号INITBが"ロー"に活性した後、二番目に活性する相期遅延クロック信号DCLK２に応答して前記遅延制御部イネーブル信号BYEが"ハイ"に活性する。
【００３３】
前述したように、前記遅延制御部イネーブル信号BYEは前記位相シフト制御信号INVの活性可否が決定された後に２クロックが経過した時点で活性して前記遅延制御部２５(図２参照)をイネーブルする。
そして前記位相シフト制御信号INVは基準クロック信号RCLK２に対する遅延クロック信号DCLK２の位相差がπ以上である時活性して、前記位相差がπ以内になるまで活性状態を維持し続ける。
【００３４】
図６は、図２の遅延制御部２５を示すブロック図である。これを参照すれば、前記遅延制御部２５はシフト制御器６１及びシフトレジスター６３を具備する。
【００３５】
前記シフト制御器６１は、前述したように前記遅延制御部イネーブル信号BYEの活性によってイネーブルされる。前記シフト制御器６１は前記基準クロック信号RCLK２と前記フィードバック信号FCLK２の位相差を感知して、レジスター制御信号RSTB及び前記アナログ開始信号STARTを発生する。
【００３６】
前記アナログ開始信号STARTは、前述したように前記可変遅延回路２２でイネーブルされる遅延段の数が決定された後、位相感知ポンプ２６をイネーブルさせる信号である。即ち、前記アナログ開始信号STARTは前記可変遅延回路２２(図２参照)の遅延段の数に対する調節が完了すれば、"ハイ"になる信号である。
前記レジスター制御信号RSTBは、位相が前記基準クロック信号RCLK２に遅れる前記フィードバック信号FCLK２に応答して、論理状態が遷移される信号である。そして前記レジスター制御信号RSTBは前記シフトレジスター６３を制御する。
【００３７】
前記シフトレジスター６３は前記レジスター制御信号RSTBによりイネーブルされる。そして前記シフトレジスター６３は前記フィードバック信号FCLK２を受信してn個の信号で構成されるカウンティング信号群QC[n:１]を発生する。前記カウンティング信号群QC[n:１]は、前述したようにn個中一つの信号だけ活性する信号である。そして前記カウンティング信号群QC[n:１]は、前記レジスター制御信号RSTBが"ハイ"である区間で、前記フィードバック信号FCLK２が活性する時ごとに、前記可変遅延回路２２(図２参照)での遅延部３１の遅延段の数を増やす信号を活性する。
前述したような前記シフトレジスター６３の具現は当業者には容易なことであるので、その具体的な実施形態の記載は本明細書で省略する。
【００３８】
図７は、図６のシフト制御器６１の具体的な回路図である。そして図８は、図７と関連する主要信号のタイミング図である。図８でT１区間は、前記フィードバック信号FCLK２の位相が前記基準クロック信号RCLK２の位相より先立つ区間である。一方、図８でT２区間は、前記フィードバック信号FCLK２の位相が前記基準クロック信号RCLK２の位相より遅れる区間である。
【００３９】
図７及び図８を参照して、前記シフト制御器６１を具体的に記述すれば、次の通りである。
前記シフト制御器６１は２個のフリップフロップ７１、７３とラッチ７７を含む。前記フリップフロップ７１、７３と前記ラッチ７７は前記遅延制御部イネーブル信号BYEの活性によってイネーブルされる。
前記ラッチ７７の出力信号N８０の初期状態は"ハイ"であり、アナログ開始信号STARTの初期状態は"ロー"である。そして前記レジスター制御信号RSTBの初期状態は"ハイ"である。
【００４０】
まず、前記フィードバック信号FCLK２の位相が前記基準クロック信号RCLK２の位相より先立つ区間の図８のT１区間で、前記シフト制御器６１の動作に対して記述すれば、次の通りである。
T１区間で、前記フリップフロップ７１のクロック入力信号の前記フィードバック信号FCLK２が活性する瞬間に、前記フリップフロップ７１のデータ入力信号の前記基準クロック信号RCLK２の論理状態は"ロー"である。従って、前記フリップフロップ７１の出力信号N７２は"ロー"状態を維持する。そして前記フィードバック信号FCLK２が活性する時点t１で、前記フリップフロップ７３の出力信号N７４は"ハイ"状態になる。
故に、NANDゲート７５の出力信号N７６は"ハイ"状態を維持する。従って前記ラッチ７７の出力信号N８０は"ハイ"状態を維持する。そして、前記アナログ開始信号START及び前記レジスター制御信号RSTBも各々初期状態の"ロー"と"ハイ"を維持する。
従ってT１区間では、前記位相感知ポンプ２６(図２参照)はイネーブルされなく、前記シフトレジスター６３(図６参照)はイネーブルされて、前記可変遅延回路２２(図２参照)の遅延段の数を調節する。
【００４１】
次いで、前記フィードバック信号FCLK２の位相が前記基準クロック信号RCLK２の位相より遅れる区間の図８のT２区間で、前記シフト制御器６１の動作に対して記述すれば、次の通りである。
前記フリップフロップ７１のクロック入力信号の前記フィードバック信号FCLK２が活性する時点t２で、前記フリップフロップ７１のデータ入力信号の前記基準クロック信号RCLK２の論理状態は"ハイ"である。故に、前記フリップフロップ７１の出力信号N７２は"ハイ"になる。
従って、NANDゲート７５の出力信号N７６は"ロー"になる。従って前記ラッチ７７の出力信号N８０は"ロー"になる。そして、前記アナログ開始信号STARTは"ハイ"になって、前記位相感知ポンプ２６(図２参照)はイネーブルされる。そして前記レジスター制御信号RSTBは"ロー"になって、前記シフトレジスター６３(図６参照)をディスエーブルする。
【００４２】
図９は、図２の位相シフト２３の具体的な回路図である。これを参照すれば前記位相シフト２３は具体的に第１乃至第３論理ゲート９１、９３、９５を含む。
前記第１論理ゲート９１は前記位相シフト制御信号INVが非活性する時、前記遅延クロック信号DCLK２を反転して出力する。
前記第２論理ゲート９３は前記位相シフト制御信号INVが活性する時、前記遅延クロック信号DCLK２の反転信号を再び反転して出力する。
前記第３論理ゲート９５は、前記第１論理ゲート９１の出力信号N９２と前記第２論理ゲート９２の出力信号N９４を論理積演算して出力信号を発生する。
望ましい実施形態によれば、前記第３論理ゲート９５の出力信号は前記先行クロック信号ICLK２に連結される。
【００４３】
結局、前記第３論理ゲート９５の出力信号の前記先行クロック信号ICLK２は、前記位相シフト制御信号INVが非活性する時は、前記遅延クロック信号DCLK２と同じ位相を有する信号である。一方、前記位相シフト制御信号INVが活性する時の前記先行クロック信号ICLK２は、前記遅延クロック信号DCLK２の反転信号と同じ位相を有する信号になる。
【００４４】
また図２を参照して、本発明の遅延同期ループ２０の動作順序を調べれば、次の通りである。
先ず、前記基準クロック信号RCLK２に対する前記遅延クロック信号DCLK２の位相差を感知して、前記遅延クロック信号DCLK２の反転可否を決定する。
そして前記遅延クロック信号DCLK２の反転可否が決定されれば、前記可変遅延回路２２での遅延段の数が決定される。
そして前記可変遅延回路２２での遅延段の数が決定された後、前記位相感知ポンプ２６から出力されるアナログ制御信号VCON２によって前記可変遅延回路による遅延時間がアナログ的に制御される。
【００４５】
本発明は図面に示した一実施形態を参考して説明されたが、これは例示的なことに過ぎなく、本技術分野の通常の知識を有する者であればこれより多様な変形及び均等な他実施形態が可能だということを理解するはずである。
本明細書では遅延位相同期ループに対して適用される実施形態に対してのみ記述した。しかし本発明の思想は基準クロック信号に同期する先行クロック信号を発生する全ての同期ループに適用できることは当業者には自明である。
また、本明細書では前記位相シフト２３から出力される先行クロック信号ICLK２が遅延反映回路２４を経て遅延制御部２５及び位相感知ポンプ２６に伝送されることが記述された。しかし前記先行クロック信号ICLK２を直接的に前記遅延制御部２５及び位相感知ポンプ２６に伝送しても、本発明に係る効果はある程度達成できることは当業者にはまた自明な事実である。
従って、本発明の真の技術的保護範囲は添付した請求範囲の技術的思想により決まるべきである。
【００４６】
【発明の効果】
本発明の遅延同期ループ及び遅延同期方法によって、動作可能な周波数領域を広げる。また先行クロック信号ICLK２を基準クロック信号RCLK２に同幾するのにかかる時間を短くすることができる。
【図面の簡単な説明】
【図１】  従来の典型的な遅延同期ループの概略的なブロック図である。
【図２】  本発明の一実施形態に係る遅延同期ループのブロック図である。
【図３】  図２の可変遅延回路を概略的に示すブロック図である。
【図４】  図２の位相反転制御部の具体的な回路図である。
【図５】  図５（ａ）は、基準クロック信号RCLK２に対する遅延クロック信号DCLK２の位相差がπ以下である時の図４の主要端子のタイミング図であり、図５（ｂ）は、基準クロック信号RCLK２に対する遅延クロック信号DCLK２の位相差がπ以上である時の図４の主要端子のタイミング図である。
【図６】  図２の遅延制御部を示すブロック図である。
【図７】  図６のシフト制御器の具体的な回路図である。
【図８】  図７と関連する主要信号のタイミング図である。
【図９】  図２の位相シフトの具体的な回路図である。
【符号の説明】
２０  遅延同期ループ              ２１  入力バッファ
２２  可変遅延回路                ２３  位相シフト
２４  遅延反映回路                ２５  遅延制御部
２６  位相感知ポンプ              ２７  位相反転制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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