(57)【特許請求の範囲】
【請求項１】
基板上に、第１の絶縁膜と、前記第１の絶縁膜とはエッチング特性の異なる第２の絶縁膜と、前記第２の絶縁膜とはエッチング特性の異なる第３の絶縁膜とを順次形成する工程と、
前記第３の絶縁膜上に、カーボン膜と、前記カーボン膜をアッシング処理から保護する機能を有する保護膜と、第１の領域に第１の開口部を有する第１のレジスト膜とを順次形成する工程と、
前記第１のレジスト膜をマスクとして前記保護膜及び前記カーボン膜をエッチングする工程と、
前記第１の領域の前記第３の絶縁膜をエッチングする工程と、
前記第１のレジスト膜をアッシング処理により除去する工程と、
前記保護膜上に、前記第１の領域を含む第２の領域に第２の開口部を有する第２のレジスト膜を形成する工程と、
前記第２のレジスト膜をマスクとして前記保護膜及び前記カーボン膜をエッチングする工程と、
前記第１の領域の前記第２の絶縁膜をエッチングする工程と、
前記カーボン膜及び前記第２の絶縁膜をマスクとして前記第１の絶縁膜及び前記第３の絶縁膜をエッチングし、前記第１の領域の前記第１の絶縁膜にビアホールを、前記第２の領域の前記第３の絶縁膜に配線溝を、それぞれ形成する工程とを有し、
前記第２のレジスト膜をマスクとして前記保護膜及び前記カーボン膜をエッチングする工程と、前記第１の領域の前記第２の絶縁膜をエッチングする工程が、同時に行われる
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１の絶縁膜を形成する工程の前に、前記第１の絶縁膜とエッチング特性が異なり、前記保護膜とエッチング特性のほぼ等しい第４の絶縁膜を形成する工程を更に有し、
前記第１の絶縁膜をエッチングする工程では、前記第４の絶縁膜をストッパとして、前記第１の絶縁膜をエッチングした後、前記保護膜とともに前記第４の絶縁膜をエッチングし、
前記第４の絶縁膜が除去されるとほぼ同時に、前記保護膜が除去されるように前記保護膜の膜厚を設定する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記保護膜は、前記第１の絶縁膜及び前記第３の絶縁膜とほぼ等しいエッチング特性を有し、
前記第１の絶縁膜及び前記第３の絶縁膜をエッチングする工程では、前記第１の絶縁膜及び前記第３の絶縁膜をエッチングするとともに、前記保護膜をエッチングする
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記第１の絶縁膜及び／又は前記第３の絶縁膜は、酸化シリコン系の絶縁膜又は多孔質シリコン酸化膜である
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記保護膜は、前記第１のレジスト膜及び前記第２のレジスト膜をパターニングする際の反射防止膜として機能する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記保護膜は、ＳｉＮ膜、ＵＳＧ膜、ＳｉＯＮ膜、又はＳｉＣ膜からなる反射防止膜である
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記カーボン膜は、カーボンの含有率が５０％以上である
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特にマスクを用いて層間絶縁膜等をエッチングする工程を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
配線とビアプラグを同時に形成するデュアルダマシン法は、金属埋め込みとＣＭＰ（Chemical Mechanical Polishing）法による平坦化の回数を削減でき、配線コストを低減できるメリットがあり、半導体装置における多層配線構造の形成に広く用いられている。
【０００３】
従来のデュアルダマシン法による多層配線構造の形成方法を図１２乃至図１７を用いて説明する。図１２乃至図１７は従来のデュアルダマシン法による多層配線構造の形成方法を示す工程断面図である。ここでは、多層配線構造における第１層目の第１の配線層に接続するビア層及び第２の配線層を形成する場合を例に説明する。
【０００４】
まず、第１の配線層が形成された第１層目の構造について図１２（ａ）を用いて説明する。
【０００５】
シリコン基板１００上に、ゲート電極１０２とソース／ドレイン拡散層１０４とを有するトランジスタが形成されている。
【０００６】
トランジスタが形成されたシリコン基板１００上には、ＵＳＧ（Undoped Silicate Glass）からなる層間絶縁膜１０８が形成されている。層間絶縁膜１０８には、シリコン基板１００に形成されたソース／ドレイン拡散層１０４に達するコンタクトホール１１０が形成されている。コンタクトホール１１０内には、タングステン（Ｗ）からなる導体プラグ１１２が埋め込まれている。
【０００７】
また、層間絶縁膜１０８には、導体プラグ１１２に接続する第１層目の配線パターンを有する第１の配線溝１１４が形成されている。第１の配線溝１１４内の側面および底面には、窒化タンタル（ＴａＮ）膜１１６が形成されており、ＴａＮ膜１１６の形成された第１の配線溝１１４内には、銅（Ｃｕ）からなる第１の配線層１１８が埋め込まれている。
【０００８】
第１の配線層１１８が埋め込まれた層間絶縁膜１０８の全面には、ＳｉＮ膜１２０が形成されている。
【０００９】
次に、上述した第１の配線層１１８に接続するビア層及び第２の配線層を形成する工程について説明する。
【００１０】
まず、ＳｉＮ膜１２０上に、ＵＳＧからなる層間絶縁膜１２２と、ＳｉＮ膜１２４と、ＵＳＧからなる層間絶縁膜１２６と、ＳｉＮ膜１２８とを形成する（図１２（ｂ））。
【００１１】
次いで、ＳｉＮ膜１２８上に、シリコン窒化酸化膜（ＳｉＯＮ）膜からなり、レジスト膜をパターニングする際のための反射防止膜（ＡＲＣ、Anti-Reflection Coating）１３０と、レジスト膜１３４とを順次形成する。
【００１２】
次いで、フォトリソグラフィ技術により、ビアホール１３２の形成予定領域を露出する開口部をレジスト膜１３４に形成する（図１３（ａ））。
【００１３】
次いで、開口部を形成したしたレジスト膜１３４をマスクとし、ＳｉＮ膜１２４をエッチングストッパとして、反射防止膜１３０、ＳｉＮ膜１２８、及び層間絶縁膜１２６をエッチングする。
【００１４】
エッチング終了後、例えば酸素プラズマを用いたアッシング処理によりレジスト膜１３４を除去する（図１３（ｂ））。
【００１５】
次いで、全面に、レジスト膜１３６を形成し、フォトリソグラフィ技術により、第２の配線溝１３８の形成予定領域を露出する開口部をレジスト膜１３６に形成する（図１４（ａ））。
【００１６】
次いで、開口部を形成したレジスト膜１３６をマスクとして、反射防止膜１３０及びＳｉＮ膜１２８をエッチングする。こうして、ビアホール１３２及び第２の配線溝１３８を形成するためのマスクとしての、ＳｉＮ膜１２８をパターニングする。このとき同時に、エッチングストッパとして用いられ、層間絶縁膜３０がエッチングされることにより露出したＳｉＮ膜１２４もエッチングされる。エッチング終了後、例えば酸素プラズマを用いたアッシング処理によりレジスト膜１３６を除去する（図１４（ｂ））。
【００１７】
次いで、ＳｉＮ膜１２８をマスクとし、ＳｉＮ膜１２４、１２０をエッチングストッパとして、層間絶縁膜１２６、１２２をエッチングする。このとき同時に、ＳｉＯＮ膜からなる反射防止膜１３０もエッチングされる（図１５（ａ））。
【００１８】
次いで、エッチングストッパとして用いられ、層間絶縁膜１２６、１２２がエッチングされることにより露出したＳｉＮ膜１２４、１２０をエッチングする。こうして、第１の配線層１１８に達するビアホール１３２及び第２の配線溝１３８が形成される（図１５（ｂ））。
【００１９】
次いで、全面にＴａＮ膜１４０を形成する。次いで、ＣＭＰ法により、第２の配線溝１３８及びビアホール１３２内の側面及び底面以外に形成されたＴａＮ膜１４０を除去する（図１６（ａ））。
【００２０】
次いで、全面に、例えばスパッタ法によりＣｕ膜（図示せず）を形成する。次いで、スパッタ法により形成したＣｕ膜をシード層として、メッキ法によりＣｕ膜１４２を形成する（図１６（ｂ））。
【００２１】
次いで、ＣＭＰ法により、層間絶縁膜１２６の表面が露出するまでＣｕ膜１４２を研磨する。こうして、ビアホール１３２及び第２の配線溝１３８内に、同一のＣｕ膜１４２からなるビア層１４４及び第２の配線層１４６が形成される（図１７（ａ））。
【００２２】
次いで、全面に、Ｃｕの拡散を防止する拡散防止膜として、ＳｉＮ膜１４８を形成する（図１７（ｂ））。
【００２３】
以後、製造すべき半導体装置の構造に応じて上記の工程を繰り返すことにより、複数の配線層が形成されてなる多層配線構造が形成される。
【００２４】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置の製造方法では、ＵＳＧ等からなる層間絶縁膜をエッチングしてビアホール及び配線溝を形成するときに、マスクとしてＳｉＮ膜を用いた場合には、以下のような不都合があった。
【００２５】
まず、ＵＳＧ等からなる層間絶縁膜のエッチングにおいて、マスクとして用いるＳｉＮ膜のエッチング選択比が十分ではなかった。このため、ビアホールや配線溝をエッチングするときに、レジスト膜に形成したパターン寸法よりも、マスクのパターン寸法が拡がってしまうことがあった。
【００２６】
また、マスクとして機能させるためには、ＳｉＮ膜をある程度厚く形成する必要がある。この結果、エッチングストッパとして用いたビアホールの底部のＳｉＮ膜のエッチングによる除去が完了した場合であっても、図１５（ｂ）に示すように、マスクとして用いた上層のＳｉＮ膜が残存することがある。このようにマスクとして用いたＳｉＮ膜が残存することにより、層間における実効誘電率が増大してしまうことがあった。
【００２７】
本発明の目的は、マスクのパターン寸法の拡大を抑制しつつ層間絶縁膜等をエッチングしてビアホールや配線溝等を形成することができ、また、用いたマスクを十分に除去することができる半導体装置の製造方法を提供することにある。
【００２８】
【課題を解決するための手段】
上記目的は、基板上に、第１の絶縁膜と、前記第１の絶縁膜とはエッチング特性の異なる第２の絶縁膜と、前記第２の絶縁膜とはエッチング特性の異なる第３の絶縁膜とを順次形成する工程と、前記第３の絶縁膜上に、カーボン膜と、前記カーボン膜をアッシング処理から保護する機能を有する保護膜と、第１の領域に第１の開口部を有する第１のレジスト膜とを順次形成する工程と、前記第１のレジスト膜をマスクとして前記保護膜及び前記カーボン膜をエッチングする工程と、前記第１の領域の前記第３の絶縁膜をエッチングする工程と、前記第１のレジスト膜をアッシング処理により除去する工程と、前記保護膜上に、前記第１の領域を含む第２の領域に第２の開口部を有する第２のレジスト膜を形成する工程と、前記第２のレジスト膜をマスクとして前記保護膜及び前記カーボン膜をエッチングする工程と、前記第１の領域の前記第２の絶縁膜をエッチングする工程と、前記カーボン膜及び前記第２の絶縁膜をマスクとして前記第１の絶縁膜及び前記第３の絶縁膜をエッチングし、前記第１の領域の前記第１の絶縁膜にビアホールを、前記第２の領域の前記第３の絶縁膜に配線溝を、それぞれ形成する工程とを有し、前記第２のレジスト膜をマスクとして前記保護膜及び前記カーボン膜をエッチングする工程と、前記第１の領域の前記第２の絶縁膜をエッチングする工程が、同時に行われることを特徴とする半導体装置の製造方法により達成される。
【００３０】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置の製造方法について図１乃至図７を用いて説明する。図１は本実施形態による半導体装置の構造を示す断面図、図２乃至図７は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００３１】
まず、本実施形態による半導体装置の構造について図１を用いて説明する。
【００３２】
シリコン基板１０上に、ゲート電極１２とソース／ドレイン拡散層１４とを有するトランジスタ１６が形成されている。
【００３３】
トランジスタ１６が形成されたシリコン基板１０上には、ＵＳＧからなる層間絶縁膜１８が形成されている。層間絶縁膜１８には、シリコン基板１０に形成されたソース／ドレイン拡散層に達するコンタクトホール２０が形成されている。コンタクトホール２０内には、Ｗからなる導体プラグ２２が埋め込まれている。
【００３４】
また、層間絶縁膜１８には、導体プラグ２２に接続する第１層目の配線パターンを有する第１の配線溝２４が形成されている。第１の配線溝２４内の側面および底面には、層間絶縁膜へのＣｕの拡散を防止するバリア膜としてＴａＮ膜２６が形成されており、ＴａＮ膜２６の形成された第１の配線溝２４内には、Ｃｕからなる第１の配線層２８が埋め込まれている。
【００３５】
第１の配線層２８が埋め込まれた層間絶縁膜１８の全面には、ＳｉＮ膜３０が形成されている。ＳｉＮ膜３０上には、ＵＳＧからなる層間絶縁膜３２と、ＳｉＮ膜３４と、ＵＳＧからなる層間絶縁膜３６とが順次形成されている。
【００３６】
ＳｉＮ膜３０及び層間絶縁膜３２には、第１の配線層２８に達するビアホール３８が形成されている。
【００３７】
ＳｉＮ膜３４及び層間絶縁膜３６には、ビアホール３８に達する第２層目の配線パターンを有する第２の配線溝４０が形成されている。ビアホール３８、第２の配線溝４０内の側面及び底面には、層間絶縁膜へのＣｕの拡散を防止するバリア膜としてＴａＮ膜４２が形成されている。ＴａＮ膜４２が形成されたビアホール３８及び第２の配線溝４０内には、同一のＣｕ膜からなるビア層４４及び第２の配線層４６が一体的に形成されている。
【００３８】
第２の配線層４６が埋め込まれた層間絶縁膜３６の全面には、ＳｉＮ膜４８が形成されている。
【００３９】
こうして、シリコン基板１０上に多層配線構造が形成されている。
【００４０】
次に、本実施形態による半導体装置の製造方法について図２乃至図７を用いて説明する。
【００４１】
まず、トランジスタ１６が形成されたシリコン基板１０上のＵＳＧからなる層間絶縁膜１８中に、ソース／ドレイン拡散層１４に接続する導体プラグ２２と、導体プラグ２２に接続する第１の配線層２８とを形成する。次いで、第１の配線層２８が形成された層間絶縁膜１８全面にＳｉＮ膜３０を形成する（図２（ａ））。これらの工程は、通常の半導体装置の製造プロセスに従い行うことができる。
【００４２】
次いで、ＳｉＮ膜３０上に、ＵＳＧからなる層間絶縁膜３２を形成する。次いで、層間絶縁膜３２上に、ＳｉＮ膜３４を形成する。次いで、ＳｉＮ膜３４上に、ＵＳＧからなる層間絶縁膜３６を形成する。
【００４３】
次いで、層間絶縁膜３６上に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのカーボン膜５０を形成する（図２（ｂ））。なお、カーボン膜５０の成膜方法としては、ＣＶＤ法のみならず、スパッタ法、ＰＶＤ（Physical Vapor Deposition）法等を用いることができる。ＰＶＤ法によりカーボン膜５０を形成する場合には、例えば、カーボンターゲットとして比抵抗が０．１Ωｃｍ以下のものを用い、アルゴンガス圧を５ｍＴｏｒｒ、ＤＣパワーを１ｋＷとし、基板の加熱を行わずにカーボン膜を成膜する。
【００４４】
ここで形成するカーボン膜５０は、その後の工程におけるビアホール及び配線溝を形成するエッチングの際のマスクとして用いるものである。
【００４５】
カーボン膜５０は、ＵＳＧからなる層間絶縁膜をエッチングする条件でのエッチングレートが低いため、カーボン膜５０をマスクとして用いることにより、高い選択比で層間絶縁膜をエッチングすることができる。したがって、従来のようにＳｉＮ膜をマスクとして用いる場合に比べて、マスクの厚さを薄くすることができる。これにより、後の工程において、マスクを十分に除去することができ、層間の実効誘電率が増大を抑制することができる。
【００４６】
次いで、カーボン膜５０上に、ＳｉＮ膜からなる反射防止膜５２と、レジスト膜５４とを順次形成する。ここで形成した反射防止膜５２は、反射防止膜として機能するとともに、レジスト膜５４を除去する工程における酸素プラズマ等を用いたアッシング処理からカーボン膜５０を保護する保護膜としても機能する。
【００４７】
次いで、フォトリソグラフィ技術により、ビア形成予定領域を露出する開口部をレジスト膜５４に形成する（図３（ａ））。
【００４８】
次いで、開口部を形成したしたレジスト膜５４をマスクとし、ＳｉＮ膜３４をエッチングストッパとして、反射防止膜５２、カーボン膜５０、及び層間絶縁膜３６をエッチングする。エッチングは３段階から構成され、例えばガス種として、反射防止膜のエッチングには、ＣＨＦ3、Ｏ2を用い、カーボン膜のエッチングにはＮＨ3、Ｈ2、Ｏ2、Ａｒを用い、層間絶縁膜のエッチングには、Ｃ5Ｆ8、Ｏ2、Ａｒを用いる。平行平板型のエッチング装置を用いた場合の反射防止膜のエッチング条件としては、例えば、ＣＨＦ3を４０ｃｃ／ｍｉｎ、Ｏ2を２０ｃｃ／ｍｉｎで導入し、ＲＦ（２７ＭＨｚ、対向電極）の出力を１０００Ｗ、ＲＦ（２ＭＨｚ、基板）の出力を６００Ｗとし、ステージ温度を３０℃、圧力を３０ｍＴｏｒｒとする。また、層間絶縁膜のエッチング条件としては、例えば、Ｃ5Ｆ8を１５ｃｃ／ｍｉｎ、Ｏ2を１８ｃｃ／ｍｉｎ、Ａｒを８００ｃｃ／ｍｉｎで導入し、ＲＦ（２７ＭＨｚ、対向電極）の出力を１３００Ｗ、ＲＦ（２ＭＨｚ、基板）の出力を１５００Ｗとし、ステージ温度を３０℃、圧力を３０ｍＴｏｒｒとする。
【００４９】
エッチング終了後、例えば酸素プラズマを用いたアッシング処理によりレジスト膜５４を除去する（図３（ｂ））。カーボン膜５０上には、ＳｉＮ膜からなる反射防止膜５２が形成されているため、カーボン膜５０はアッシング処理から保護されている。したがって、レジスト膜５４とともに、カーボン膜５０が除去されることはない。
【００５０】
次いで、全面に、レジスト膜５６を形成し、フォトリソグラフィ技術により、第２の配線溝４０の形成予定領域を露出する開口部をレジスト膜５６に形成する（図４（ａ））。
【００５１】
次いで、開口部を形成したレジスト膜５６をマスクとして、反射防止膜５２及びカーボン膜５０をエッチングする。エッチングには、例えばガス種として、Ｃ5Ｆ8、Ｏ2、Ａｒを用いる。平行平板型のエッチング装置を用いた場合のエッチング条件としては、例えば、Ｃ5Ｆ8を１０ｃｃ／ｍｉｎ、Ｏ2を１２ｃｃ／ｍｉｎ、Ａｒを４００ｃｃ／ｍｉｎで導入し、ＲＦ（２７ＭＨｚ、対向電極）の出力を１３００Ｗ、ＲＦ（２ＭＨｚ、基板）の出力を１３００Ｗとし、ステージ温度を４０℃、圧力を３０ｍＴｏｒｒとする。
【００５２】
こうして、第２の配線溝４０を形成するためのマスクとしてカーボン膜５０がパターニングされる。このとき同時に、エッチングストッパとして用いられ、層間絶縁膜３６がエッチングされることにより露出したＳｉＮ膜３４もエッチングされる。
【００５３】
エッチング終了後、例えば酸素プラズマを用いたアッシング処理によりレジスト膜５６を除去する（図４（ｂ））。カーボン膜５０上には、ＳｉＮ膜からなる反射防止膜５２が形成されているため、レジスト膜５４を除去した場合と同様に、レジスト膜５６とともに、カーボン膜５０が除去されることはない。
【００５４】
次いで、カーボン膜５０をマスクとし、ＳｉＮ膜３４、３０をエッチングストッパとして、層間絶縁膜３６、３２をエッチングする（図５（ａ））。エッチングには、例えばガス種として、ＣＨ2Ｆ2、Ｃ5Ｆ8、Ｏ2、Ａｒを用いる。平行平板型のエッチング装置を用いた場合のエッチング条件としては、例えば、ＣＨ2Ｆ2を２０ｃｃ／ｍｉｎ、Ｃ5Ｆ8を２ｃｃ／ｍｉｎ、Ｏ2を２６ｃｃ／ｍｉｎ、Ａｒを２００ｃｃ／ｍｉｎで導入し、ＲＦ（２７ＭＨｚ、対向電極）の出力を１２００Ｗ、ＲＦ（２ＭＨｚ、基板）の出力を３００Ｗとし、ステージ温度を３０℃、圧力を４０ｍＴｏｒｒとする。
【００５５】
このように、本実施形態では、カーボン膜５０をマスクとして、ＵＳＧからなる層間絶縁膜をエッチングすることにより、第２の配線溝４０及びビアホール３８を形成することに主たる特徴がある。カーボン膜５０は層間絶縁膜の材料であるＵＳＧ膜をエッチングする条件でのエッチングレートが低いため、高い選択比で層間絶縁膜をエッチングすることができる。これにより、マスクのパターンの寸法が、レジスト膜５６に形成したパターンの寸法に比べて拡大することはない。したがって、第２の配線溝４０及びビアホール３８を高い精度で形成することができる。
【００５６】
また、カーボン膜５０をマスクに用いることにより、高い選択比でＵＳＧからなる層間絶縁膜をエッチングすることができるので、マスクの厚さを薄くすることができる。このようにマスクの厚さを薄くできるので、その後の工程においてマスクを十分に除去することができる。したがって、層間における実効誘電率が増大するのを抑制することができる。
【００５７】
次いで、エッチングストッパとして用いられ、層間絶縁膜３６、３２がエッチングされることにより露出したＳｉＮ膜３４、３０をエッチングする。こうして、第１の配線層２８に達するビアホール３８及び第２の配線溝４０が形成される。このとき同時に、ＳｉＮ膜からなる反射防止膜５２もエッチングされる（図５（ｂ））。なお、ＳｉＮ膜３４、３０がエッチングにより除去されるのと同時に反射防止膜５２も除去されるように、反射防止膜５２の膜厚を設定することが望ましい。これにより、製造工程を効率的に進めることができる。
【００５８】
次いで、マスクとして用いたカーボン膜５０を除去する（図６（ａ））。
【００５９】
次いで、全面にＴａＮ膜４２を形成する。次いで、ＣＭＰ法により、第２の配線溝４０及びビアホール３８内の側面及び底面以外に形成されたＴａＮ膜４２を除去する（図６（ｂ））。
【００６０】
次いで、全面に、例えばスパッタ法によりＣｕ膜（図示せず）を形成する。次いで、スパッタ法により形成したＣｕ膜をシード層として、メッキ法によりＣｕ膜５８を形成する（図７（ａ））。
【００６１】
次いで、ＣＭＰ法により、層間絶縁膜２６の表面が露出するまでＣｕ膜５８を研磨する。こうして、ビアホール３８及び第２の配線溝４０内に、同一のＣｕ膜５８からなるビア層４４及び第２の配線層４６が形成される（図７（ｂ））。
【００６２】
次いで、全面に、Ｃｕの拡散を防止する拡散防止膜として、ＳｉＮ膜４８を形成する。こうして、図１に示す配線構造が形成される。
【００６３】
以後、製造すべき半導体装置の構造に応じて上記の工程を繰り返すことにより、多層配線構造が形成される。
【００６４】
このように、本実施形態によれば、デュアルダマシン法により層間絶縁膜にビアホール及び配線溝を同時に形成する際に、カーボン膜をマスクとして層間絶縁膜をエッチングするので、高い選択比で層間絶縁膜をエッチングすることができる。これにより、マスクのパターンの寸法が、そのパターニングに用いたレジスト膜のパターンの寸法に比べて拡大するのを抑制することができ、ビアホール及び配線溝を高い精度で形成することができる。
【００６５】
また、カーボン膜をマスクとして用いることにより、ＵＳＧからなる層間絶縁膜を高い選択比でエッチングすることができるので、マスクの厚さを薄くすることができる。これにより、その後の工程でマスクを十分に除去することができ、多層配線構造における層間の実効誘電率が増大するのを抑制することができる。
【００６６】
なお、本実施形態では、カーボン膜５０の保護膜としても機能する反射防止膜５２としてＳｉＮ膜を用いているが、反射防止膜５２はこれに限定されるものではない。例えば、反射防止膜５２として、ＳｉＯＮ膜等を用いることもできる。
【００６７】
また、反射防止膜として、無機材料のものだけでなく、有機材料からなる反射防止膜（ＢＡＲＣ、Bottom Anti-Reflection Coating）等を用いることもできる。
【００６８】
［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法について図８乃至図１１を用いて説明する。図８乃至図１１は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第１の実施形態による半導体装置の製造方法と同一の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
【００６９】
本実施形態による半導体装置の製造方法は、第１の実施形態による場合と同様に、図１に示す構造を有する半導体装置を製造するものである。第１実施形態による場合とは、マスクとして用いるカーボン膜５０の保護膜として、反射防止膜５２を形成する代わりに、ＵＳＧ膜を形成する点で異なっている。以下、本実施形態による半導体装置の製造方法について説明する。
【００７０】
まず、第１実施形態による場合と同様に、ソース／ドレイン拡散層１４に接続する導体プラグ２２と、導体プラグ２２に接続する第１の配線層２８が形成された層間絶縁膜１８上に、ＳｉＮ膜３０、層間絶縁膜３２、ＳｉＮ膜３４、層間絶縁膜３６を順次形成する。
【００７１】
次いで、層間絶縁膜３６上に、例えばＣＶＤ法により、カーボン膜５０を形成する（図８（ａ））。
【００７２】
次いで、カーボン膜５０上に、ＵＳＧ膜６０と、レジスト膜５４とを順次形成する。ここで形成したＵＳＧ膜６０は、レジスト膜５４を除去する工程における酸素プラズマ等を用いたアッシング処理からカーボン膜５０を保護する保護膜として機能する。
【００７３】
次いで、フォトリソグラフィ技術により、ビア形成予定領域を露出する開口部をレジスト膜５４に形成する（図８（ｂ））。
【００７４】
次いで、開口部を形成したレジスト膜５４をマスクとし、ＳｉＮ膜３４をエッチングストッパとして、ＵＳＧ膜６０、カーボン膜５０、及び層間絶縁膜３６をエッチングする。
【００７５】
エッチング終了後、例えば酸素プラズマを用いたアッシング処理によりレジスト膜５４を除去する（図９（ａ））。カーボン膜５０上には、ＵＳＧ膜６０が形成されているため、第１実施形態による場合と同様に、カーボン膜５０はアッシング処理から保護されている。したがって、レジスト膜５４とともに、カーボン膜５０が除去されることはない。
【００７６】
次いで、全面に、レジスト膜５６を形成し、フォトリソグラフィ技術により、第２の配線溝４０の形成予定領域を露出する開口部をレジスト膜５６に形成する（図９（ｂ））。
【００７７】
次いで、開口部を形成したレジスト膜５６をマスクとして、ＵＳＧ膜６０及びカーボン膜５０をエッチングする。こうして、第２の配線溝４０を形成するためのマスクとしてカーボン膜５０がパターニングされる。このとき同時に、エッチングストッパとして用いられ、層間絶縁膜３６がエッチングされることにより露出したＳｉＮ膜３４もエッチングされる。
【００７８】
エッチング終了後、例えば酸素プラズマを用いたアッシング処理によりレジスト膜５６を除去する（図１０（ａ））。カーボン膜５０上には、ＵＳＧ膜６０が形成されているため、レジスト膜５４を除去した場合と同様に、レジスト膜５６とともに、カーボン膜５０が除去されることはない。
【００７９】
次いで、カーボン膜５０をマスクとし、ＳｉＮ膜３４、３０をエッチングストッパとして、層間絶縁膜３６、３２をエッチングする。このとき同時に、ＵＳＧ膜６０もエッチングされる（図１０（ｂ））。このように、本実施形態では、アッシング処理からカーボン膜５０を保護するＵＳＧ膜６０を、ＵＳＧからなる層間絶縁膜３６、３２をエッチングする際に、エッチングにより除去することができる。
【００８０】
次いで、マスクとして用いたカーボン膜５０を除去する（図１１（ａ））。
【００８１】
次いで、エッチングストッパとして用いられ、層間絶縁膜３６、３２がエッチングされることにより露出したＳｉＮ膜３４、３０をエッチングする。こうして、第１の配線層２８に達するビアホール３８及び第２の配線溝４０が形成される（図１１（ｂ））。
【００８２】
次いで、第１実施形態による場合と同様にして、ＴａＮ膜４２を形成した後、ビアホール３８及び第２の配線溝４０にＣｕ膜を埋め込むことにより、ビア層４４及び第２の配線層４６を形成する。次いで、全面に、Ｃｕの拡散を防止する拡散防止膜として、ＳｉＮ膜４８を形成する。こうして、図１に示す配線構造が形成される。
【００８３】
このように、本実施形態によれば、デュアルダマシン法により層間絶縁膜にビアホール及び配線溝を同時に形成する際に、カーボン膜をマスクとして層間絶縁膜をエッチングするので、高い選択比で層間絶縁膜をエッチングすることができる。これにより、マスクのパターンの寸法が、そのパターニングに用いたレジスト膜のパターンの寸法に比べて拡大するのを抑制することができ、ビアホール及び配線溝を高い精度で形成することができる。
【００８４】
また、カーボン膜をマスクとして用いることにより、ＵＳＧからなる層間絶縁膜を高い選択比でエッチングすることができるので、マスクの厚さを薄くすることができる。これにより、その後の工程でマスクを十分に除去することができ、多層配線構造における層間の実効誘電率が増大するのを抑制することができる。
【００８５】
なお、本実施形態では、アッシング処理からカーボン膜５０を保護する保護膜としてＵＳＧ膜６０を用い、層間絶縁膜の材料を同一材料にしたが、アッシング処理からカーボン膜５０を保護することができ、層間絶縁膜の材料とほぼ同じアッシングレートを有する材料からなる膜であれば、ＵＳＧ膜６０に限定されるものではなく保護膜として適用することができる。層間絶縁膜の材料とほぼ同じアッシングレートを有する材料からなる膜を保護膜として用いることにより、層間絶縁膜をエッチングする際に保護膜を除去することができる。
【００８６】
［変形実施形態］
本発明の上記実施形態に限らず種々の変形が可能である。
【００８７】
例えば、上記実施形態では、デュアルダマシン法においてマスクとしてカーボン膜５０を用いて層間絶縁膜をエッチングする場合を説明したが、マスクとしてカーボン膜５０を用いるのは、デュアルダマシン法における場合に限定されるものではない。例えば、微細な高アスペクト比のコンタクトホールの形成に用いるマスクとして、本発明によるカーボン膜を用いることができる。微細化に伴い、コンタクトホールのアスペクト比は高くなる方向にあり、レジストへのパターニングを行うにあたってＡｒＦステッパー若しくは電子ビームによる直接描画（ＥＢ）を用いる場合にレジストは薄膜化されていく。このような場合に本発明によるカーボン膜をマスクとして用いることにより、微細なコンタクトホール径を実現することができる。
【００８８】
また、上記実施形態では、マスクとしてカーボン膜５０を用いたが、カーボン膜５０はカーボンを主体とする膜であればよく、例えば膜の組成物のうちカーボンの含有量が５０％以上ある膜であればよい。
【００８９】
また、上記実施形態では、層間絶縁膜としてＵＳＧ膜を用いたが、層間絶縁膜はこれに限定されるものではない。例えば、ＦＳＧ（Fluorinated Silicate Glass）膜、ＢＳＧ（Boron Silicate Glass）膜、ＰＳＧ（Phospho Silicate Glass）膜、ＢＰＳＧ（Boron Phospho Silicate Glass）膜、ＳｉＯＣ膜等の酸化シリコン系の絶縁膜を層間絶縁膜として形成してもよい。また、多孔質シリコン酸化膜を層間絶縁膜として形成してもよい。
【００９０】
また、上記実施形態では、レジスト膜５４、５６を除去するための酸素プラズマ等を用いたアッシング処理からカーボン膜５０を保護する保護膜として、反射防止膜５２又はＵＳＧ膜６０を用いたが、カーボン膜５０を保護する保護膜はこれらに限定されるものではない。例えば、ＳｉＣ膜等を、カーボン膜５０をアッシング処理から保護する保護膜として形成してもよい。ＳｉＣ膜を保護膜として用いる場合には、層間絶縁膜をエッチングする際に高い選択比を得ることもでき、マスクとして用いるカーボン膜５０の更なる薄膜化を図ることができる。
【００９１】
また、上記実施形態では、層間絶縁膜へのＣｕの拡散を防止するバリア膜として、ＴａＮ膜を用いたが、バリア絶縁膜は、配線層の金属の拡散を防止しうるものであればあらゆる膜を適用することができ、例えば、ＴｉＮ膜等を用いることができる。
【００９２】
また、上記実施形態では、層間絶縁膜をエッチングする際のエッチングストッパとしてＳｉＮ膜を用いたが、エッチングストッパはこれに限定されるものではなく、層間絶縁膜をエッチングする際のエッチングストッパとして機能する膜であればあらゆる膜を用いることができる。
【００９３】
（付記１）  基板上に、絶縁膜と、カーボン膜と、前記カーボン膜をアッシング処理から保護する保護膜とを順次形成する工程と、前記保護膜上に、所定の領域に開口部を有するレジスト膜を形成する工程と、前記レジスト膜をマスクとして前記保護膜及び前記カーボン膜をエッチングする工程と、前記レジスト膜をアッシング処理により除去する工程と、前記カーボン膜をマスクとして前記絶縁膜をエッチングする工程とを有することを特徴とする半導体装置の製造方法。
【００９４】
（付記２）  付記１記載の半導体装置の製造方法において、前記絶縁膜を形成する工程では、前記保護膜とエッチング特性のほぼ等しい第１の膜と、前記第１の膜とはエッチング特性の異なる第２の膜とを有する前記絶縁膜を形成し、前記絶縁膜をエッチングする工程では、前記第１の膜をストッパとして、前記第２の膜をエッチングした後、前記保護膜とともに前記第１の膜をエッチングすることを特徴とする半導体装置の製造方法。
【００９５】
（付記３）  付記１記載の半導体装置の製造方法において、前記保護膜は、前記前記絶縁膜とほぼ等しいエッチング特性を有し、前記絶縁膜をエッチングする工程では、前記保護膜とともに前記絶縁膜をエッチングすることを特徴とする半導体装置の製造方法。
【００９６】
（付記４）  付記１乃至３のいずれかに記載の半導体装置の製造方法において、前記絶縁膜は、酸化シリコン系の絶縁膜であることを特徴とする半導体装置の製造方法。
【００９７】
（付記５）  基板上に、第１の絶縁膜と、前記第１の絶縁膜とはエッチング特性の異なる第２の絶縁膜と、前記第２の絶縁膜とはエッチング特性の異なる第３の絶縁膜とを順次形成する工程と、前記第３の絶縁膜上に、第１の領域に第１の開口部を有するカーボン膜を形成する工程と、前記第１の領域の前記第３の絶縁膜及び前記第２の絶縁膜を異方性エッチングする工程と、前記第１の領域を含む第２の領域の前記カーボン膜に第２の開口部を形成する工程と、前記カーボン膜及び前記第２の絶縁膜をマスクとして前記第１の絶縁膜及び前記第３の絶縁膜を異方性エッチングし、前記第１の領域の前記第１の絶縁膜にビアホールを、前記第２の領域の前記第３の絶縁膜に配線溝を、それぞれ形成する工程とを有することを特徴とする半導体装置の製造方法。
【００９８】
（付記６）  付記５記載の半導体装置の製造方法において、前記カーボン膜を形成する工程は、前記第３の絶縁膜上に、前記カーボン膜と、前記カーボン膜をアッシング処理から保護する保護膜と、前記第１の領域に開口部を有する第１のレジスト膜とを順次形成する工程と、前記第１のレジスト膜をマスクとして前記保護膜及び前記カーボン膜をエッチングする工程と、前記第１のレジスト膜をアッシング処理により除去する工程とを有し、前記第２の開口部を形成する工程は、前記保護膜上に、前記第２の領域に開口部を有する第２のレジスト膜を形成する工程と、前記第２のレジスト膜をマスクとして前記保護膜及び前記カーボン膜をエッチングする工程と、前記第２のレジスト膜をアッシング処理により除去する工程とを有することを特徴とする半導体装置の製造方法。
【００９９】
（付記７）  付記６記載の半導体装置の製造方法において、前記第１の絶縁膜を形成する工程の前に、前記第１の絶縁膜とエッチング特性が異なり、前記保護膜とエッチング特性のほぼ等しい第４の絶縁膜を形成する工程を更に有し、前記第１の絶縁膜を異方性エッチングする工程では、前記第４の絶縁膜をストッパとして、前記第１の絶縁膜をエッチングした後、前記保護膜とともに前記第４の絶縁膜をエッチングし、前記第４の絶縁膜が除去されるとほぼ同時に、前記保護膜が除去されるように前記保護膜の膜厚を設定することを特徴とする半導体装置の製造方法。
【０１００】
（付記８）  付記６記載の半導体装置の製造方法において、前記保護膜は、前記第１の絶縁膜及び前記第３の絶縁膜とほぼ等しいエッチング特性を有し、前記第１の絶縁膜及び前記第３の絶縁膜を異方性エッチングする工程では、前記第１の絶縁膜及び前記第３の絶縁膜をエッチングするとともに、前記保護膜をエッチングすることを特徴とする半導体装置の製造方法。
【０１０１】
（付記９）  付記５乃至８のいずれかに記載の半導体装置の製造方法において、前記第１の絶縁膜及び／又は前記第３の絶縁膜は、酸化シリコン系の絶縁膜であることを特徴とする半導体装置の製造方法。
【０１０２】
（付記１０）  付記１乃至４及び６乃至９のいずれかに記載の半導体装置の製造方法において、前記保護膜は、前記レジスト膜をパターニングする際の反射防止膜として機能することを特徴とする半導体装置の製造方法。
【０１０３】
（付記１１）  付記１乃至４及び６乃至１０のいずれかに記載の半導体装置の製造方法において、前記保護膜は、ＳｉＮ膜、ＵＳＧ膜、ＳｉＯＮ膜、又はＳｉＣ膜であることを特徴とする半導体装置の製造方法。
【０１０４】
【発明の効果】
以上の通り、本発明によれば、基板上に、絶縁膜と、カーボン膜と、カーボン膜をアッシング処理から保護する保護膜とを順次形成する工程と、保護膜上に、所定の領域に開口部を有するレジスト膜を形成する工程と、レジスト膜をマスクとして保護膜及びカーボン膜をエッチングする工程と、レジスト膜をアッシング処理により除去する工程と、カーボン膜をマスクとして絶縁膜をエッチングする工程とを有するので、高い選択比で絶縁膜をエッチングすることができる。これにより、マスクのパターンの寸法が、そのパターニングに用いたレジスト膜のパターンの寸法に比べて拡大するのを抑制することができる。
【０１０５】
また、本発明によれば、基板上に、第１の絶縁膜と、第１の絶縁膜とはエッチング特性の異なる第２の絶縁膜と、第２の絶縁膜とはエッチング特性の異なる第３の絶縁膜とを順次形成する工程と、第３の絶縁膜上に、第１の領域に第１の開口部を有するカーボン膜を形成する工程と、第１の領域の第３の絶縁膜及び第２の絶縁膜を異方性エッチングする工程と、第１の領域を含む第２の領域のカーボン膜に第２の開口部を形成する工程と、カーボン膜及び第２の絶縁膜をマスクとして第１の絶縁膜及び第３の絶縁膜を異方性エッチングし、第１の領域の第１の絶縁膜にビアホールを、第２の領域の第３の絶縁膜に配線溝を、それぞれ形成する工程とを有するので、高い選択比で第１の絶縁膜及び第３の絶縁膜をエッチングすることができる。これにより、マスクのパターンの寸法が、そのパターニングに用いたレジスト膜のパターンの寸法に比べて拡大するのを抑制することができ、ビアホール及び配線溝を高い精度で形成することができる。
【０１０６】
また、本発明によれば、カーボン膜をマスクとして用いることにより絶縁膜を高い選択比でエッチングすることができるので、マスクの厚さを薄くすることができる。これにより、その後の工程でマスクを十分に除去することができ、多層配線構造における層間の実効誘電率が増大するのを抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の構造を示す断面図である。
【図２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図９】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１０】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１１】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１２】従来のデュアルダマシン法による多層配線構造の形成方法を示す工程断面図（その１）である。
【図１３】従来のデュアルダマシン法による多層配線構造の形成方法を示す工程断面図（その２）である。
【図１４】従来のデュアルダマシン法による多層配線構造の形成方法を示す工程断面図（その３）である。
【図１５】従来のデュアルダマシン法による多層配線構造の形成方法を示す工程断面図（その４）である。
【図１６】従来のデュアルダマシン法による多層配線構造の形成方法を示す工程断面図（その５）である。
【図１７】従来のデュアルダマシン法による多層配線構造の形成方法を示す工程断面図（その６）である。
【符号の説明】
１０…シリコン基板
１２…ゲート電極
１４…ソース／ドレイン拡散層
１８…層間絶縁膜
２０…コンタクトホール
２２…導体プラグ
２４…第１の配線溝
２６…ＴａＮ膜
２８…第１の配線層
３０…ＳｉＮ膜
３２…層間絶縁膜
３４…ＳｉＮ膜
３６…層間絶縁膜
３８…ビアホール
４０…第２の配線溝
４２…ＴａＮ膜
４４…ビア層
４６…第２の配線層
４８…ＳｉＮ膜
５０…カーボン膜
５２…反射防止膜
５４…レジスト膜
５６…レジスト膜
５８…Ｃｕ膜
６０…ＵＳＧ膜
１００…シリコン基板
１０２…ゲート電極
１０４…ソース／ドレイン拡散層
１０８…層間絶縁膜
１１０…コンタクトホール
１１２…導体プラグ
１１４…第１の配線溝
１１６…ＴａＮ膜
１１８…第１の配線層
１２０…ＳｉＮ膜
１２２…層間絶縁膜
１２４…ＳｉＮ膜
１２６…層間絶縁膜
１２８…ＳｉＮ膜
１３０…反射防止膜
１３２…ビアホール
１３４…レジスト膜
１３６…レジスト膜
１３８…第２の配線溝
１４０…ＴａＮ膜
１４２…Ｃｕ膜
１４４…ビア層
１４６…第２の配線層
１４８…ＳｉＮ膜
【図１】
0004034115.tif 000002
【図２】
0004034115.tif 000003
【図３】
0004034115.tif 000004
【図４】
0004034115.tif 000005
【図５】
0004034115.tif 000006
【図６】
0004034115.tif 000007
【図７】
0004034115.tif 000008
【図８】
0004034115.tif 000009
【図９】
0004034115.tif 000010
【図１０】
0004034115.tif 000011
【図１１】
0004034115.tif 000012
【図１２】
0004034115.tif 000013
【図１３】
0004034115.tif 000014
【図１４】
0004034115.tif 000015
【図１５】
0004034115.tif 000016
【図１６】
0004034115.tif 000017
【図１７】
0004034115.tif 000018