(57)【特許請求の範囲】
【請求項１】
相対的に不純物濃度が低い第１導電型の第１の半導体領域と、
前記第１の半導体領域の表面部分に選択的に設けられた第２導電型の第２の半導体領域と、
前記第２の半導体領域の表面部分に選択的に設けられた第１導電型の高不純物濃度の第３の半導体領域と、
前記第２の半導体領域内に第１導電型の高不純物濃度の第３の半導体領域の一部を覆う第２導電型の高不純物領域と、
前記第１の半導体領域に接し、かつ前記第２の半導体領域から離れ、前記第１の半導体領域よりも不純物濃度が高い第１導電型の第４の半導体領域と、
前記第４の半導体領域に接し、かつ前記第１の半導体領域から離れ、前記第４の半導体領域よりも不純物濃度が高い第１導電型の第５の半導体領域と、
前記第２の半導体領域の、前記第１の半導体領域と前記第３の半導体領域との間にできるチャネル領域の表面に沿って設けられた絶縁膜と、
前記チャネル領域との間に前記絶縁膜を挟む第１の電極と、
前記第３の半導体領域および前記第２の半導体領域に共通に接した第２の電極と、
前記第５の半導体領域に接した第３の電極と、
を具備し、
前記第１の半導体領域から第２の半導体領域を除いた厚さｄｍａｘと耐圧Ｖ１に関しての直線式Ｖ１＝１２．５ｘと、ＳＥＢ耐量ＶSEBの直線式ＶSEB＝８ｘ（ここで、Ｖ１，ＶSEBは［Ｖ］で、ｘは［μｍ］で表す）の２つの直線式を用いＶ１（ｘ1）＝ＶSEB（ｘ2）でのｘの差, ｘ2−ｘ1の半分より大きく、かつ、その平均不純物濃度が１×１０15／ｃｍ3以上３×１０17／ｃｍ3以下であることを特徴とする宇宙線破壊耐量を有する半導体装置。
【請求項２】
前記チャネル領域の表面部分の第１導電型の高不純物濃度の第３の半導体領域端部と第２の半導体領域内に第１導電型の高不純物濃度の第３の半導体領域の一部を覆う第２導電型の高不純物領域端部間の距離ΔＬが０．６μｍ以下であることを特徴とする請求項１に記載の宇宙線破壊耐量を有する半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に宇宙線破壊耐量の高いパワーＭＯＳＦＥＴを構成する半導体装置に関する。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴは、スイッチング素子として電源装置、モーターの駆動回路や制御回路等に広く用いられている。パワーＭＯＳＦＥＴを宇宙用ロケットや人工衛星などに搭載する場合には、宇宙空間から飛来する高エネルギー重イオン粒子の突入によってパワーＭＯＳＦＥＴが破壊されるのを防ぐ必要がある。そのため、この破壊（シングルイベントバーンアウト、ＳＥＢ）に対する耐量（以下、ＳＥＢ耐量とする）が高いパワーＭＯＳＦＥＴを使用する必要がある。
【０００３】
図７は、従来のｎチャネルパワーＭＯＳＦＥＴの構成を示す断面図である。このパワーＭＯＳＦＥＴでは、Ｎ+半導体基板よりなるドレイン層１１上にＮ-ベース層１２がエピタキシャル成長され、そのＮ-ベース層１２の表面部分に選択的にＰベース領域１３が形成され、さらにそのＰベース領域１３の表面部分に選択的にＮ+ソース領域１４が形成される。また、Ｐベース領域１３内にはＮ+ソース領域１４の一部を覆う高不純物Ｐ+ベース領域が形成されるが、図中にはその詳細を省略する。そして、Ｐベース領域１３の、Ｎ+ソース領域１４とＮ-ベース層１２との間の表面領域がチャネル領域となり、そのチャネル領域上にゲート絶縁膜１５を介してゲート電極１６が形成される。また、Ｎ+ソース領域１４とＰベース領域１３とに共通にソース電極１７が形成される。Ｎ+ドレイン層１１の裏面にはドレイン電極１８が形成される。
【０００４】
ここで、図７に示す構成のパワーＭＯＳＦＥＴのオン抵抗はチャネル領域の抵抗とＮ-ベース層１２の抵抗とＮ+ドレイン層１１の抵抗の和となるが、通常、これらの抵抗の中でＮ-ベース層１２の抵抗が最も大きい。パワーＭＯＳＦＥＴのスイッチング損失をできるだけ小さく抑えるためには、オン抵抗はできる限り小さいのが好ましい。したがって、一般にＮ-ベース層１２の厚さは、耐圧を維持するのに必要な最低限の厚さに設計される。つまり、パワーＭＯＳＦＥＴの設計においては、耐圧クラスＶBRが決まればＮ-ベース層１２の不純物濃度ＮDとその厚さはほぼ決まる。
【０００５】
耐圧クラスＶBRとＮ-ベース層１２の不純物濃度ＮDとの関係は、Ｐベース領域１３のアクセプタ濃度をＮA、真空の誘電率をε0、半導体の比誘電率をε、電子の電荷をｑ、および半導体の絶縁破壊電界強度（Ｓｉの場合３．２５×１０5Ｖ／ｃｍ）をＥBRとし、階段接合と近似すればつぎの（１）式で表される。
ＶBR＝（ε・ε0（ＮA＋ＮD）ＥBR2）／（２ｑ・ＮA・ＮD）  ・・・（１）
【０００６】
上記（１）式は、ＮA＞＞ＮDの場合にはつぎの（２）式に近似され、この（２）式よりＮ-ベース層１２の不純物濃度ＮDが決まる。
ＶBR＝（ε・ε0・ＥBR2）／（２ｑ・ＮD）  ・・・（２）
【０００７】
また、Ｎ-ベース層１２側の空乏層の幅ｄはつぎの（３）式で表され、Ｎ-ベース層１２の全体の厚さはこのｄにＰベース領域１３の厚さを足したものとなる。ｄ＝√（（２ε・ε0・ＶBR）／（ｑ・ＮD））＝２ＶBR／ＥBR・・・（３）
実際の素子耐圧設計においては、（３）式を基準にしマージンをとってある。
【０００８】
ところで、ブレークダウンによる素子破壊を防止するための改良を施した縦型ＭＯＳＦＥＴについて種々出願されている（特開昭５９−１３２６７１号、特開昭６０−１９６９７５号）。
【０００９】
【発明が解決しようとする課題】
しかしながら、図７に示す構成のパワーＭＯＳＦＥＴを宇宙用に用いた場合、このパワーＭＯＳＦＥＴに高エネルギーを有する重イオン粒子が入射すると、耐圧の１／３〜１／２程度の印加電圧でもＳＥＢ破壊が起こるという問題点がある。このＳＥＢ破壊について、３次元デバイスシミュレーションによって明らかとなったメカニズムを詳細に説明すると、つぎのようになる。
【００１０】
すなわち、ソース−ドレイン間およびソース−ゲート間をそれぞれ正および負にバイアスした状態で、このパワーＭＯＳＦＥＴに高エネルギー重イオン粒子よりなる飛程Ｒを持った宇宙線が入射したとする。入射した宇宙線は、たとえばＮ+ソース領域１４の先端を通り、Ｎ+ドレイン層１１に達するまでの間にエネルギーを失いながら電子、正孔対を生成する。このときの入射ビームにより流れる電流は局所的に１０万Ａ／ｃｍ2を超えることがある。
【００１１】
生成した電子は電界によりＮ+ドレイン層１１に向かって流れる。一方、正孔はＮ+ソース領域１４へ向かい、Ｐベース領域１３を通ってソース電極１７から引き出される。この正孔電流が一定値を超えると、Ｎ+ソース領域１４とＰベース領域１３との間のｐｎ接合が順バイアスされてラッチアップが起こり、Ｎ+ソース領域１４から電子が注入される。つまり、寄生ｎｐｎトランジスタがオン状態となる。注入された電子は、電流の通り易い入射ビームパスに沿ってＮ+ドレイン層１１に達し、ここでダイナミックアバランシェを引き起こす。それによって、大量の電子、正孔対が発生する。
【００１２】
ここで、ＪnおよびＪpをそれぞれ電子電流および正孔電流の値とし、αnおよびαpをそれぞれ電子および正孔のインパクト・イオン化率で電界の函数であるとすると、半導体のキャリア対発生率Ｇはつぎの（４）式で表される。
Ｇ＝αn・Ｊn＋αp・Ｊp  ・・・（４）
【００１３】
この場合、ＪnおよびＪpが極めて大きいため、スタティックな絶縁破壊電界強度（シリコンでは約２×１０5Ｖ／ｃｍ）よりもはるかに低い電界でもキャリア対発生率Ｇの値は大きくなる。つまり、大量の電子、正孔対が生成されることになる。発生した正孔は再びＮ+ソース領域１４に向かって流れ、ラッチアップを促進するため、寄生ｎｐｎトランジスタとの間でサイリスタモードに類似した正帰還がかかり、電流が急激に増大する。
【００１４】
このようにして入射ビームパスに沿って高密度の電子、正孔プラズマが維持され、最終的には局所的に熱暴走が起こり、素子破壊に至る。正帰還がかかるまでの時間は通常１０００ピコ秒程度である。図８にシミュレーションにより求めたＳＥＢ破壊が起こるときと起こらないときの電流波形の一例を示す。
【００１５】
本発明は、上記問題点に鑑みてなされたものであって、宇宙用として用いるのに十分なＳＥＢ耐量を具えたパワーＭＯＳＦＥＴを構成する半導体装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、本発明者らは、Ｎ-ベース層の不純物濃度をパラメータとし、トータルエピタキシャル成長層の厚さ（Ｎ+半導体基板から表面までの厚さ）とＳＥＢ耐量との関係についてシミュレーションをおこなった。図４に示す実線は、Ｎ-ベース層の不純物濃度を５×１０14／ｃｍ3として厚さを変化させた時のＳＥＢ耐量と、Ｎ-ベース層の不純物濃度を１×１０15／ｃｍ3として厚さを変化させた時のＳＥＢ耐量である。このようにＮ-ベース層の不純物濃度をパラメータとして厚さを変化させたが、パラメータを５×１０14／ｃｍ3の２倍に変化させて１×１０15／ｃｍ3としても、相対的にＳＥＢ耐量はわずかに低下するが、それぞれの曲線形状がほとんど変化せず、トータルエピタキシャル成長層の厚さの増大と共にＳＥＢ耐量が増大していることを示している。その結果、新たにつぎのことが明らかとなった。図４はこのシミュレーション結果を示す特性図であるが、同図の実線より明らかなように、ＳＥＢ耐量は、Ｎ-ベース層の不純物濃度にほとんど依存せず、トータルエピタキシャル成長層の厚さとともに増大することがわかる。これは、上述した正帰還がエピタキシャル成長層が厚くなるほどかかりにくくなるためである。以下に詳細を示す本発明は、宇宙線がシリコンを貫通するような場合でも適用できる。
【００１７】
図４に付した三角印のＡ点は、エピタキシャル成長層を２段とし、表面に近い側の第１のエピタキシャル成長層の不純物濃度を１×１０15／ｃｍ3とし、基板側の第２のエピタキシャル成長層の不純物濃度を３×１０17／ｃｍ3とし、両エピタキシャル成長層を同じ厚さとしてトータルエピタキシャル成長層の厚さとした素子のシミュレーション結果である。５×１０14／ｃｍ3の曲線及び１×１０15／ｃｍ3の曲線の近くにＡ点があり、第２のエピタキシャル成長層の不純物濃度を３×１０17／ｃｍ3としてもＳＥＢ耐量を備えていることがわかる。以上の結果より、ＳＥＢ耐量はエピタキシャル成長層のトータル厚さでほぼ決まり、基板側の第２のエピタキシャル成長層の不純物濃度が３×１０17／ｃｍ3でもＳＥＢ耐量の低下はほとんどないことがわかる。したがって、図７に示す従来の構成において、Ｎ-ベース層とＮ+半導体基板よりなるドレイン層との間に比較的高不純物濃度のＮ型のベース層を設けることにより、オン抵抗をあまり増加させることなくＳＥＢ耐量を飛躍的に高めることができる。
【００１８】
本発明は上述した知見に基づきなされたものであり、第１のＮ-ベース領域と、第１のＮ-ベース領域の表面部分に選択的に設けられたＰベース領域と、Ｐベース領域の表面部分に選択的に設けられたＮ+ソース領域と、Ｐベース領域内でＮ+ソース領域の一部を覆うように設けられたＰ+ベース領域と、第１のＮ-ベース領域に接し、かつＰベース領域から離れた第２のＮベース領域と、第２のＮベース領域に接し、かつ第１のＮ-ベース領域から離れたＮ+ドレイン領域と、Ｐベース領域の、第１のＮ-ベース領域とＮ+ソース領域との間にできるチャネル領域に沿って設けられたゲート絶縁膜と、チャネル領域との間にゲート絶縁膜を挟むゲート電極と、Ｎ+ソース領域およびＰベース領域に共通に接したソース電極と、Ｎ+ドレイン領域に接したドレイン電極と、を具備し、第２のＮベース領域は、その平均不純物濃度が１×１０15／ｃｍ3以上３×１０17／ｃｍ3以下であることを特徴とする。
【００１９】
ここで、第２のＮベース領域の厚さは、耐圧クラス１００Ｖ以上の素子に対して第１のＮ-ベース領域の厚さの１／４以上であれば、従来構造の素子に比べ少なくとも５０％以上のＳＥＢ耐量の向上が見込めるからである。また、第２のＮベース領域の厚さの上限については、第１のＮ-ベース領域の厚さの１０倍である。また、第２のＮベース領域の平均不純物濃度が１×１０15／ｃｍ3以上である理由は、これ以下の不純物濃度ではオン抵抗が増大してしまい、実用に適さなくなるからである。
【００２０】
この発明によれば、Ｎ-ベース領域とＮ+半導体基板よりなるドレイン領域との間に、厚さｄ２の平均不純物濃度が１×１０15／ｃｍ3以上３×１０17／ｃｍ3以下である第２のＮベース領域が設けられているため、寄生ｎｐｎトランジスタのラッチアップと基板近傍でのダイナミックアバランシェとの間の正帰還が起こり難くなり、ＳＥＢ耐量を高めることができる。また、チャネル領域表面部分でＰ+ベース領域のゲート側端部とＮ+ソース領域のゲート側端部の間の距離ΔＬを０．６μｍ以下とすることで、寄生ｎｐｎトランジスタが動作し難くなり、ＳＥＢ耐量を高めることができる。
【００２１】
あるいは、第２のＮベース領域は、平均不純物濃度が１×１０15／ｃｍ3以上３×１０17／ｃｍ3以下であり、かつＶSEB＝８ｘ（ここでＶSEB，ｘの単位はそれぞれＶ，μｍである）の直線上での必要な素子耐圧Ｖ１＝１２．５ｘ（ここで、Ｖ１の単位はＶである）に対しての厚さｘとの差の１／２以上の厚さとすることで、オン抵抗Ｒｏｎを損なわせることなく、ＳＥＢ耐量を高めることができる。
【００２２】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図１は、本発明にかかる半導体装置を構成するパワーＭＯＳＦＥＴの構成の一例を示す断面図である。このパワーＭＯＳＦＥＴは、第１の半導体領域である第１のＮ-ベース層２２、第２の半導体領域であるＰベース領域２３とこれよりも高不純物濃度のＰ+ベース領域２３a、第３の半導体領域である第１のＮ+ソース領域２４、第４の半導体領域である第２のＮベース層３、第５の半導体領域であるＮ+ドレイン層２１、ゲート絶縁膜２５、第１の電極であるゲート電極２６、第２の電極であるソース電極２７、および第３の電極であるドレイン電極２８を有する。
【００２３】
第２のＮベース層３は、Ｎ+ドレイン層２１となるＮ+半導体基板上にエピタキシャル成長されている。第１のＮ-ベース層２２は第２のＮベース層３上にエピタキシャル成長されている。ＰおよびＰ+ベース領域２３および２３a は第１のＮ-ベース層２２の表面部分に選択的に形成されている。Ｎ+ソース領域２４はＰベース領域２３の表面部分に選択的に形成されている。チャネル領域は、Ｐベース領域２３の、Ｎ+ソース領域２４とＮ-ベース層２２との間の表面領域に形成される。ゲート絶縁膜２５はチャネル領域上に形成され、さらにその上にゲート電極２６が形成されている。ソース電極２７は、Ｎ+ソース領域２４とＰ+ベース領域２３a とに共通に形成されている。ドレイン電極２８はＮ+ドレイン層２１の裏面に形成されている。
【００２４】
ここで、たとえばＮ+ドレイン層２１の厚さおよび不純物濃度はそれぞれ３２０μｍおよび２×１０18／ｃｍ3である。また、第２のＮベース層３の厚さは第１のＮ-ベース層２２の厚さの１／４以上である。第２のＮベース層３の平均不純物濃度は１×１０15／ｃｍ3以上３×１０17／ｃｍ3以下である。また、たとえば第１のＮ-ベース層２２の厚さおよび不純物濃度はそれぞれ２３μｍおよび９×１０14／ｃｍ3である。また、たとえばＰベース領域２３の拡散深さおよび不純物濃度はそれぞれ３．５μｍおよび７×１０17／ｃｍ3である。
【００２５】
また、たとえばＮ+ソース領域２４の拡散深さおよび不純物濃度はそれぞれ０．２μｍおよび２×１０21／ｃｍ3である。なお、図１に示すパワーＭＯＳＦＥＴの製造プロセスは、半導体基板（Ｎ+ドレイン層２１）の表面に第２のＮベース層３をエピタキシャル成長させ、その上にさらに第１のＮ-ベース層２２をエピタキシャル成長させた後は、図７に示す従来のパワーＭＯＳＦＥＴと同じであるので、その詳細な説明を省略する。
【００２６】
図１には、第１のＮ-ベース層２２の厚さをｄ１、第２のＮベース層３の厚さをｄ２、素子耐圧確保に必要な空乏層の厚さをｄmax、宇宙線の進入深さをＲ、Ｎ+ソース領域２４と高濃度Ｐ+ベース領域２３a の端部間の距離をΔＬとして示してある。また、以下の本発明の実施例においては、簡単のため、ｄ１, ｄ２, dmax, Ｒ, ΔＬの記号およびＰ+ベース領域２３a は記載を省略してある。
【００２７】
ところで、図５に示す構成の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）には、ドレイン層４１からの正孔の注入効率を低下させるか、または高電圧印加時のパンチスルーを防止する目的でドレイン側にＮ+バッファ層４９が設けられている。本実施の形態の第２のＮベース層３はこのＮ+バッファ層４９とは異なる。ＩＧＢＴではＮ+バッファ層４９の厚さは、Ｎ-ドリフト層４２（本実施の形態のＮ-ベース層２２に相当）の厚さの数十分の１と極めて薄い。
【００２８】
なお、図５において、符号４１はドレイン層（コレクタ層）、符号４３はベース領域、符号４４はソース領域（エミッタ領域）、符号４５はゲート絶縁膜、符号４６はゲート電極、符号４７はソース電極（エミッタ電極）、符号４８はドレイン電極（コレクタ電極）である。
【００２９】
また、本実施の形態のパワーＭＯＳＦＥＴと、特開昭５９−１３２６７１号公開公報または特開昭６０−１９６９７５号公開公報に開示された各ＭＯＳＦＥＴとでは、それぞれ以下の点で異なる。すなわち、本実施の形態のパワーＭＯＳＦＥＴでは、Ｐベース領域２３が第１のＮ-ベース層２２を突き抜けずに第１のＮ-ベース層２２中に形成されている。つまり、Ｐベース領域２３は第２のＮベース層３に達していない。そのため、ブレークダウンは電界強度の高いＰベース領域２３の拡散コーナー部で起こる。
【００３０】
それに対して、特開昭５９−１３２６７１号のＭＯＳＦＥＴでは、Ｐ型ウェル領域（本実施の形態のＰベース領域２３に相当）がＮ-型低濃度領域（本実施の形態の第１のＮ-ベース層２２に相当）を突き抜けてＮ+型中濃度領域（本実施の形態の第２のＮベース層３に相当）に達している。そのため、ブレークダウンはＰ型ウェル領域の底部で起こる。
【００３１】
また、特開昭６０−１９６９７５号のＭＯＳＦＥＴでは、Ｐ型のチャネル領域（本実施の形態のＰベース領域２３に相当）よりも深く、Ｎ型のドレイン領域（本実施の形態の第１のＮ-ベース層２２に相当）を突き抜けてＮ型の不純物再分布層（本実施の形態の第２のＮベース層３に相当）に達するＰ型のウェル領域が設けられている。そのため、ブレークダウンはウェル領域の底部で起こる。
【００３２】
上述した実施の形態によれば、第１のＮ-ベース層２２とＮ+半導体基板よりなるドレイン層２１との間に、厚さが第１のＮ-ベース層２２の厚さの１／４以上であり、かつその平均不純物濃度が１×１０15／ｃｍ3以上３×１０17／ｃｍ3以下である第２のＮベース層３が設けられているため、寄生ｎｐｎトランジスタのラッチアップと基板近傍でのダイナミックアバランシェとの間の正帰還が起こり難くなり、ＳＥＢ耐量を高めることができる。したがって、宇宙用として用いるのに十分なＳＥＢ耐量を具えたパワーＭＯＳＦＥＴが得られる。また、第２のＮベース層３の厚さおよび不純物濃度を適切に選択すれば、与えられた耐圧の範囲内でＳＥＢ破壊を起こさないようにすることができるので、ＳＥＢ破壊が起こらないパワーＭＯＳＦＥＴが得られる。
【００３３】
なお、本発明は、上述した縦型パワーＭＯＳＦＥＴに限らず、図２に示す構成のような横型パワーＭＯＳＦＥＴにも適用できる。図２に示すように、横型パワーＭＯＳＦＥＴでは、第１のＮ-ベース層４２となる半導体基板の表面部分にＰベース領域４３が選択的に形成され、さらにその中の表面部分にＮ+ソース領域４４が選択的に形成される。また、半導体基板の同じ表面部分にＰベース領域４３から離れて第２のＮベース領域５が選択的に形成され、さらにその中の表面部分にＮ+ドレイン領域（ドレイン層）４１が選択的に形成される。ゲート電極４６は、Ｐベース領域４３の、第１のＮ-ベース層４２とＮ+ソース領域４４との間にできるチャネル領域上にゲート絶縁膜４５を介して設けられる。ソース電極４７はＮ+ソース領域４４およびＰベース領域４３に共通に接する。ドレイン電極４８はＮ+ドレイン領域４１に接する。また、基板裏面には絶縁膜４９が設けられる。
【００３４】
図２に示す横型パワーＭＯＳＦＥＴでも、第２のＮベース領域５の幅は第１のＮ-ベース層４２の幅の１／４以上である。また、第２のＮベース領域５の平均不純物濃度は１×１０15／ｃｍ3以上３×１０17／ｃｍ3以下である。ここで、第１のＮ-ベース層４２の幅はＰベース領域４３と第２のＮベース領域５との間の横方向の距離である。また、第２のＮベース領域５の幅は第１のＮ-ベース層４２とＮ+ドレイン領域４１との間の横方向の距離である。その他の半導体層や半導体領域の不純物濃度等については、図１に示す縦型パワーＭＯＳＦＥＴの対応する層や領域と同じである。この場合にも、宇宙用として用いるのに十分なＳＥＢ耐量を具えたパワーＭＯＳＦＥＴが得られる。
【００３５】
また、本発明は、図３に示す構成のようなトレンチ型パワーＭＯＳＦＥＴにも適用できる。図３に示すように、トレンチ型パワーＭＯＳＦＥＴでは、Ｎ+ドレイン層６１となる半導体基板上に第２のＮベース層７および第１のＮ-ベース層６２が順次エピタキシャル成長され、第１のＮ-ベース層６２の表面部分にＰベース領域６３が形成される。Ｎ+ソース領域６４はＰベース領域６３の中の表面部分に選択的に形成される。そして、Ｎ+ソース領域６４内にトレンチ溝が第１のＮ-ベース層６２に達するように形成され、その溝の内周面にゲート絶縁膜６５が形成される。ゲート絶縁膜６５の内側はゲートポリシリコンにより埋め戻されてゲート電極６６となる。ソース電極６７はＮ+ソース領域６４およびＰベース領域６３に共通に接する。ドレイン電極６８はＮ+ドレイン層６１に接する。
【００３６】
図３に示すトレンチ型パワーＭＯＳＦＥＴでは、第２のＮベース層７の厚さは第１のＮ-ベース層６２の厚さの１／４以上である。また、第２のＮベース層７の平均不純物濃度は１×１０15／ｃｍ3以上３×１０17／ｃｍ3以下である。その他の半導体層や半導体領域の不純物濃度等については、図１に示す縦型パワーＭＯＳＦＥＴの対応する層や領域と同じである。この場合にも、宇宙用として用いるのに十分なＳＥＢ耐量を具えたパワーＭＯＳＦＥＴが得られる。
【００３７】
以上において本発明は、上述した実施の形態に限らず種々変更可能である。たとえば、上述した実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、その逆でもよい。また、本発明は、上述した半導体層や半導体領域の厚さや深さおよび不純物濃度の値に制限されるものではない。
【００３８】
また、他の実施の形態として、寄生ｎｐｎトランジスタそのものを動作し難くすることによっても正帰還が起こり難くなり、それによって、ＳＥＢ耐量を高める効果がある。このことについて、図１および図６を用いて説明する。図６は、図１のＮ+ソース領域２４のゲート絶縁膜２５側での端部とＰ+ベース領域２３aのゲート絶縁膜２５側での端部との距離、すなわちチャネル領域の表面での距離ΔＬと素子定格耐圧に対するＳＥＢ耐量の関係を示した特性図である。
【００３９】
図６に示すように、ΔＬ≦０．６μｍで、ＳＥＢ耐量は素子定格耐圧まで確保できる。つまり、チャネル領域の表面での距離ΔＬが０．６μｍ以下であれば、基板近傍でのダイナミックアバランシェで発生した正孔がＰおよびＰ+ベース領域２３および２３a に流れ込むことによるＮ+ソース領域２４とＰおよびＰ+ベース領域２３および２３a 間の順バイアスが浅くなり、寄生ｎｐｎトランジスタが動作し難くなり、結果としてＳＥＢ耐量が素子定格耐圧まで確保できる。
【００４０】
他の実施の形態として、図９に耐圧ＶBR、ＳＥＢ耐量ＶSEBとエピ層厚さの関係を示す。図９において、直線Ｉは、前記（３）式で与えられる耐圧ＶBRをベースに得られる実際の耐圧Ｖ１とその時の最大空乏層幅ｄ（ｄmax）との関係で、
Ｖ１（Ｖ）＝１２．５ｘ  ・・・・・  （５）
の直線式で与えられる。直線IIは、第２のＮベース層３の平均不純物濃度が１×１０15／ｃｍ3の時のＳＥＢ耐量ＶSEBとＮベース層３の厚さｄ２のシミュレーションと実測結果である。Ｎベース層３の厚さｄ２（μｍ）が厚くなるとＳＥＢ耐量ＶSEBは増大する。この直線IIは、
ＶSEB（Ｖ）＝８ｘ ・・・・・（６）
の直線式で近似できる。ここで、ｘの単位はμｍである。
【００４１】
そこで、Ｎベース層３の厚さは次のように決定される。まず、必要な素子耐圧Ｖ１を与えることで、直線ＩからＮ-ベース層２２からＰベース領域２３を除いた厚さｄmax（最大空乏層幅で図１に図示）が決まる。次に、この必要な素子耐圧Ｖ１の時の直線IIからＮベース層３の厚さｄ２（μｍ）が求まる。ｄ２（μｍ）は、必要な素子耐圧Ｖ１の時の直線IIによる厚さｘ2（μｍ）から直線Ｉによる厚さｘ1（μｍ）を差し引いた厚さである。この、それぞれに求まる厚さｘ2（μｍ）とｘ1（μｍ）の差の１／２以上のｄ２厚さとすれば実用的レベルに達する。なお、Ｎ-ベース層２２とＮベース層３の各不純物量と厚さによって、オン抵抗Ｒｏｎが決まるので、それぞれの厚さの上限は、得ようとするオン抵抗Ｒｏｎの関係で決定される。このような方法で決定されたＮベース層３の厚さを用いることにより、必要な素子耐圧Ｖ１の範囲内でＳＥＢ耐量ＶSEBを向上させつつ、オン抵抗Ｒｏｎを損なわせることのない、実用的な宇宙用ＭＯＳＦＥＴを実現することができる。
【００４２】
【発明の効果】
本発明によれば、寄生ｎｐｎトランジスタのラッチアップと基板近傍でのダイナミックアバランシェとの間の正帰還が起こり難くなり、ＳＥＢ耐量を高めることができるので、宇宙用として用いるのに十分なＳＥＢ耐量を具えたパワーＭＯＳＦＥＴを構成する半導体装置が得られる。
【図面の簡単な説明】
【図１】  本発明にかかる縦型パワーＭＯＳＦＥＴの構成の一例を示す断面図である。
【図２】  本発明にかかる横型パワーＭＯＳＦＥＴの構成の一例を示す断面図である。
【図３】  本発明にかかるトレンチ型パワーＭＯＳＦＥＴの構成の一例を示す断面図である。
【図４】  シミュレーションにより求めたトータルエピタキシャル成長層の厚さとＳＥＢ耐量との関係を示す特性図である。
【図５】  絶縁ゲート型バイポーラトランジスタの構成を示す断面図である。
【図６】  素子定格耐圧に対するＳＥＢ耐量とチャネル領域の距離との関係を示す特性図である。
【図７】  従来のｎチャネルパワーＭＯＳＦＥＴの構成を示す断面図である。
【図８】  シミュレーションにより求めたＳＥＢ破壊が起こるときと起こらないときの電流波形の一例を示す特性図である。
【図９】  耐圧ＶBR、ＳＥＢ耐量ＶSEBとエピ層厚さとの関係を示す関係線図である。
【符号の説明】
２２，４２，６２    第１のＮ-ベース層（第１の半導体領域）
２３，４３，６３    Ｐベース領域（第２の半導体領域）
２３ａ    Ｐ+ベース領域（第２の半導体領域）
２４，４４，６４    Ｎ+ソース領域（第３の半導体領域）
３，７    第２のＮベース層（第４の半導体領域）
５    第２のＮベース領域（第４の半導体領域）
２１，６１    Ｎ+ドレイン層（第５の半導体領域）
４１    Ｎ+ドレイン領域（第５の半導体領域）
２５，４５，６５    ゲート絶縁膜（絶縁膜）
２６，４６，６６    ゲート電極（第１の電極）
２７，４７，６７    ソース電極（第２の電極）
２８，４８，６８    ドレイン電極（第３の電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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