(57)【特許請求の範囲】
【請求項１】
制御信号に応じて一定レベルの基準電圧を発生する基準電圧発生部と、前記制御信号に応じて外部から供給される電源電圧より変化率の大きい比較電圧を発生する比較電圧発生部と、前記制御信号に応じて前記基準電圧と比較電圧とを比較して所定の信号を出力する比較部とからなり、前記比較電圧発生部は、前記制御信号に応じて動作し、ソースが電源電圧に接続された第１ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのドレインとノードとの間に接続された抵抗と、電源電圧と出力端子との間に接続され、前記制御信号に応じて動作する第２ＰＭＯＳトランジスタと、前記出力端子と接地との間に接続され、ゲートが前記ノードに接続された第１ＮＭＯＳトランジスタとからなることを特徴とする電源電圧レベル検出器。
【請求項２】
前記第１ＮＭＯＳトランジスタは、トリプル構造のウェルを有する基板に形成され、Ｐウェルはノードに接続され、Ｎウェルは電源電圧に接続され、基板は接地に接続されるように構成されたことを特徴とする請求項１記載の電源電圧レベル検出器。
【請求項３】
前記ノードと接地との間に接続され、前記制御信号に応じて動作する第２ＮＭＯＳトランジスタと、前記第２ＮＭＯＳトランジスタのゲートに、反転された前記制御信号を供給するために接続されるインバータとをさらに含んでなることを特徴とする請求項１記載の電源電圧レベル検出器。
【請求項４】
前記ノードの初期化のために前記ノードと接地との間に接続された抵抗をさらに含んでなることを特徴とする請求項１記載の電源電圧レベル検出器。
【請求項５】
制御信号に応じて一定レベルの基準電圧を発生する基準電圧発生部と、前記制御信号に応じて外部から供給される電源電圧より変化率の大きい比較電圧を発生する比較電圧発生部と、前記制御信号に応じて前記基準電圧と比較電圧とを比較し、所定の信号を出力する比較部とからなり、前記比較電圧発生部は、前記制御信号に応じて動作し、ソースが電源電圧に接続された第１ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのドレインとノードとの間に接続された抵抗と、前記ノードと接地との間に接続されたダイオードと、電源電圧と出力端子との間に接続され、前記制御信号に応じて動作する第２ＰＭＯＳトランジスタと、前記出力端子と接地との間に接続され、ゲートが前記ノードに接続された第１ＮＭＯＳトランジスタとから構成されることを特徴とする電源電圧レベル検出器。
【請求項６】
前記ノードと接地との間に接続され、前記制御信号に応じて動作する第２ＮＭＯＳトランジスタと、前記第２ＮＭＯＳトランジスタのゲートに、反転された前記制御信号を供給するために接続されるインバータとをさらに含んでなることを特徴とする請求項５記載の電源電圧レベル検出器。
【請求項７】
前記ノードの初期化のために前記ノードと接地との間に接続された抵抗をさらに含んでなることを特徴とする請求項５記載の電源電圧レベル検出器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部から供給される電源電圧のレベルを検出する装置に関し、特に基準電圧と比較電圧との差を感知して所望のレベルの電圧を検出できるようにした電源電圧レベル検出器に関する。
【０００２】
【従来の技術】
一般に、半導体素子は種々の回路から出来ており、各回路は外部から供給される電源電圧で動作する。ところで、電源電圧のレベルが変動して各回路の動作電圧範囲から外れると回路の誤動作が発生するため、電源電圧のレベルを感知して、回路が適正レベルの電圧範囲内で正常的に動作できるようにしなければならない。
【０００３】
例えば、メモリ素子のワードラインに適正のバイアス電圧が印加されるようにするためのクランプ(clamping)回路またはブースト(boosting)回路の場合、電源電圧の変動に応じて出力電圧が変動するため、電源電圧の変動を感知して、適正範囲内の電圧が出力されるようにしなければならない。このような電源電圧のレベル感知のために電源電圧レベル検出器が用いられる。
【０００４】
電源電圧レベル検出器は、図１に示すように、制御信号ｃｔｒｌｂに応じて一定レベルの基準電圧Ｖｒｅｆを発生させるための基準電圧発生部１と、制御信号ｃｔｒｌｂに応じて外部から供給される電源電圧ＶDDより変化率の大きい比較電圧ａｆｖｄｄ/ｈｆｖｄｄを発生するための比較電圧発生部２と、制御信号ｃｔｒｌｂに応じて基準電圧Ｖｒｅｆと比較電圧ａｆｖｄｄ/ｈｆｖｄｄとを比較して電源電圧ＶDDが所定のレベルより高い場合、ハイ状態の信号ｖｄｄ＿ｄｅｔを出力し、所定のレベルより低い場合、ロー状態の信号ｖｄｄ＿ｄｅｔを出力するための比較部３とからなる。
【０００５】
ところで、従来の電源電圧レベル検出器は、図８に示すように、電源電圧ＶDDの変化幅に比べて比較電圧発生部２からの電圧ａｆｖｄｄの変化幅が小さいため、検出速度が遅いだけでなく、ノイズによってセンシングマージン(sensing margin)が減少するという短所がある。
【０００６】
即ち、従来の比較電圧発生部２は、図２に示すように、制御信号ｃｔｒｌｂによってＰＭＯＳトランジスタＰ１がターンオンすると、抵抗Ｒ１及びＲ２によって分配された電圧ｈｆｖｄｄが出力されるように構成されるため、図８に示すように、基準電圧Ｖｒｅｆと比較電圧ｈｆｖｄｄとの差が小さく、これにより比較部３の出力が遅くなり、少ないノイズによっても誤動作が生ずる恐れがある。
【０００７】
【発明が解決しようとする課題】
従って、本発明の目的は、電源電圧の変化による比較電圧の変化が大きくなるように比較電圧発生部を構成することにより、かかる短所を解消できる電源電圧レベル検出器を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するための本発明に係る電源電圧レベル検出器は、制御信号に応じて一定レベルの基準電圧を発生する基準電圧発生部と、制御信号に応じて外部から供給される電源電圧より変化率の大きい比較電圧を発生する比較電圧発生部と、制御信号に応じて基準電圧と比較電圧とを比較して所定の信号を出力する比較部とからなり、比較電圧発生部は、制御信号に応じて動作し、ソースが電源電圧に接続された第１ＰＭＯＳトランジスタと、第１ＰＭＯＳトランジスタのドレインとノードとの間に接続された抵抗と、電源電圧と出力端子との間に接続され、制御信号に応じて動作する第２ＰＭＯＳトランジスタと、出力端子と接地との間に接続され、ゲートがノードに接続された第１ＮＭＯＳトランジスタとからなることを特徴とする。
【０００９】
前記第１ＮＭＯＳトランジスタは、トリプル構造のウェルを有する基板に形成され、Ｐウェルはノードに接続され、Ｎウェルは電源電圧に接続され、基板は接地に接続されるように構成されたことを特徴とする。
【００１０】
また、本発明に係る他の電源電圧レベル検出器は、制御信号に応じて一定レベルの基準電圧を発生する基準電圧発生部と、制御信号に応じて外部から供給される電源電圧より変化率の大きい比較電圧を発生する比較電圧発生部と、制御信号に応じて基準電圧と比較電圧とを比較し、所定の信号を出力する比較部とからなり、比較電圧発生部は、制御信号に応じて動作し、ソースが電源電圧に接続された第１ＰＭＯＳトランジスタと、第１ＰＭＯＳトランジスタのドレインとノードとの間に接続された抵抗と、ノードと接地との間に接続されたダイオードと、電源電圧と出力端子との間に接続され、制御信号に応じて動作する第２ＰＭＯＳトランジスタと、出力端子と接地との間に接続され、ゲートがノードに接続された第１ＮＭＯＳトランジスタとから構成されることを特徴とする。
【００１１】
【発明の実施の形態】
本発明は、図１に示すように、制御信号ｃｔｒｌｂに応じて一定レベルの基準電圧Ｖｒｅｆを発生させるための基準電圧発生部１と、制御信号ｃｔｒｌｂに応じて外部から供給される電源電圧ＶDDより変化率の大きい比較電圧ａｆｖｄｄ/ｈｆｖｄｄを発生するための比較電圧発生部２と、制御信号ｃｔｒｌｂに応じて基準電圧ｖｒｅｆと比較電圧ａｆｖｄｄ/ｈｆｖｄｄとを比較し、電源電圧ＶDDが所定のレベルより高い場合、ハイ状態の信号ｖｄｄ＿ｄｅｔを出力し、所定のレベルより低い場合、ロー状態の信号ｖｄｄ＿ｄｅｔを出力するための比較部３とからなる電源電圧レベル検出器を提供する。
【００１２】
特に、本発明の電源電圧レベル検出器において、比較電圧発生部２は、電源電圧ＶDDの変化による比較電圧ａｆｖｄｄの変化が従来より大きくなるように構成され、これにより基準電圧Ｖｒｅｆと比較電圧ａｆｖｄｄとの差を感知する比較部３のセンシングマージンが向上する。
【００１３】
このために、本発明は、電源電圧ＶDDの変化による比較電圧ａｆｖｄｄの変化が大きくなるように、比較電圧発生部２を次のように構成する。
【００１４】
以下、添付図に基づいて本発明を詳細に説明する。図３及び図４は本発明の比較電圧発生部を説明するための回路図である。
【００１５】
図３（ａ）は本発明に係る比較電圧発生部の基本回路を示す。制御信号ｃｔｒｌｂに応じて動作するＰＭＯＳトランジスタＰ１１のソースが電源電圧ＶDDに接続され、ＰＭＯＳトランジスタＰ１１のドレインとノードｂｉａｓとの間に抵抗Ｒ１１が接続される。
【００１６】
また、電源電圧ＶDDと出力端子ａｆｖｄｄとの間に、制御信号ｃｔｒｌｂに応じて動作するＰＭＯＳトランジスタＰ１２が接続され、出力端子ａｆｖｄｄと接地との間に、ゲートが前記ノードｂｉａｓに接続された第１ＮＭＯＳトランジスタＮ１１が接続される。
【００１７】
この際、前記ＮＭＯＳトランジスタＮ１１は、図５に示すように、トリプル構造のウェルを有する基板１０に形成されるが、Ｐウェル１２のピックアップ領域１５は前記ノードｂｉａｓに接続され、Ｎウェル１１のピックアップ領域１６は電源電圧ＶDDに接続され、前記基板１０のピックアップ領域１７はソース１３と共に接地に接続される。
【００１８】
図３（ｂ）は図３（ａ）のような基本回路で前記ノードｂｉａｓと接地との間に、制御信号ｃｔｒｌｂに応じて動作する第２ＮＭＯＳトランジスタＮ１２を連結した回路、図４（ａ）は図３（ｂ）の回路でＮＭＯＳトランジスタＮ１２のゲートに、反転された制御信号ｃｔｒｌｂを供給するためのインバータＩ１１をさらに連結した回路、図４（ｂ）は図３（ａ）のような基本回路でノードｂｉａｓの初期化のためにノードと接地との間に抵抗Ｒ１２を連結した回路である。
【００１９】
このように構成された比較電圧発生部２の動作は次のように行われる。待機状態において、前記制御信号ｃｔｒｌｂはハイ状態に維持され、前記ＰＭＯＳトランジスタＰ１１及びＰＭＯＳトランジスタＰ１２はターンオフし、ノードｂｉａｓがフローティング(floating)されるにつれて、ＮＭＯＳトランジスタＮ１１のゲートとＰウェル１２がフローティング状態に維持され、不要な電力消耗が発生しなくなる。
【００２０】
前記制御信号ｃｔｒｌｂがロー状態に遷移するとともに電源電圧ＶDDが１.７Ｖ以下の区間で、前記ＰＭＯＳトランジスタＰ１１、ＰＭＯＳトランジスタＰ１２、ＮＭＯＳトランジスタＮ１２がターンオンする。
【００２１】
この際、飽和状態になっていないノードの電位は、前記ＮＭＯＳトランジスタＮ１１のゲート及びＰウェルのピックアップ領域１５に印加されるが、ノードの電位が上昇しながら前記ＮＭＯＳトランジスタＮ１１のチャネル幅が増加すると同時に、Ｐウェルのピックアップ領域１５とソース１３間のＰＮ接合が順方向バイアス状態になることにより、ＤＴＭＯＳ(Dynamic Threshold MOSfet)動作が誘導されて前記ＮＭＯＳトランジスタＮ１１のしきい値電圧Ｖｔｈが低くなる。
【００２２】
結果的に、前記ＰＭＯＳトランジスタＰ１１がターンオンした状態であるが、前記ＮＭＯＳトランジスタＮ１１の電荷駆動能力が一層強くなって、図８のように従来の比較電圧ｈｆｖｄｄより低い比較電圧ａｆｖｄｄが出力される。
【００２３】
一方、電源電圧ＶDDが１.７Ｖ以上の区間では、抵抗Ｒ１１を介して流れる電流が順方向バイアス状態のＰウェルのピックアップ領域１５とソース１３間のＰＮ接合によって十分に流れるため、ノードｂｉａｓの電位が電源電圧ＶDDに応じて線形的に増加せず、一定の飽和状態に達する。
【００２４】
従って、電源電圧ＶDDが増加しても、前記ＮＭＯＳトランジスタＮ１１のゲート電圧の増加またはＤＴＭＯＳ動作による効果はそれ以上向上しないため、前記ＮＭＯＳトランジスタＮ１１の電荷駆動能力は変動しない一方、ＰＭＯＳトランジスタＰ１２の電荷駆動能力は電源電圧ＶDDの増加によって大幅増加するので、出力される比較電圧ａｆｖｄｄは図８に示すように急速に上昇する。
【００２５】
図９において、波形Ａは抵抗Ｒ１１を介して流れる電流、波形ＢはＮＭＯＳトランジスタＮ１２を介して流れる電流、波形ＣはＰＭＯＳトランジスタＰ１２を介して流れる電流、波形ＤはＮＭＯＳトランジスタＮ１１のソース１３を介して接地へ流れる電流、波形ＥはＮＭＯＳトランジスタＮ１１のＰウェル１２とソース１３間のＰＮ接合によって流れる電流をそれぞれ示す。
【００２６】
図６及び図７は本発明の他の実施例に係る比較電圧発生部を説明するための回路図である。
【００２７】
図６（ａ）は本発明の他の実施例に係る比較電圧発生部の基本回路を示す。制御信号ｃｔｒｌｂに応じて動作するＰＭＯＳトランジスタＰ２１のソースが電源電圧ＶDDに接続され、ＰＭＯＳトランジスタＰ２１のノードｂｉａｓと接地との間に抵抗Ｒ２１が接続され、ノードｂｉａｓと接地との間にダイオードＤ２１が接続される。
【００２８】
また、電源電圧ＶDDと出力端子ａｆｖｄｄとの間に、制御信号ｃｔｒｌｂに応じて動作するＰＭＯＳトランジスタＰ２２が接続され、出力端子ａｆｖｄｄと接地端子との間に、ゲートが前記ノードｂｉａｓに接続されたＮＭＯＳトランジスタＮ２１が接続される。
【００２９】
図６（ｂ）は図６（ａ）のような基本回路で前記ノードｂｉａｓと接地との間に、制御信号ｃｔｒｌｂに応じて動作するＮＭＯＳトランジスタＮ２２を連結した回路、図７（ａ）は図６（ｂ）の回路でＮＭＯＳトランジスタＮ２２のゲートに、反転された制御信号ｃｔｒｌｂを供給するためのインバータＩ２１をさらに連結した回路、図７（ｂ）は図６（ａ）のような基本回路でノードｂｉａｓの初期化のためにノードｂｉａｓと接地との間に抵抗Ｒ２２を連結した回路である。
【００３０】
このように構成された比較電圧発生部２の動作は次のように行われる。待機状態において、前記制御信号ｃｔｒｌｂはハイ状態に維持され、前記ＰＭＯＳトランジスタＰ２１及びＰＭＯＳトランジスタＰ２２はターンオンし、ノードｂｉａｓがフローティングされるにつれて、ＮＭＯＳトランジスタＮ２１のゲートがフローティング状態に維持され、不要な電力消耗が発生しなくなる。
【００３１】
前記制御信号ｃｔｒｌｂがロー状態に遷移するとともに電源電圧ＶDDが１.７Ｖ以下の区間で、前記ＰＭＯＳトランジスタＰ２１、ＰＭＯＳトランジスタＰ２２、ＮＭＯＳトランジスタＮ２２がターンオンする。
【００３２】
この際、飽和状態になっていないノードｂｉａｓの電位は、前記ＮＭＯＳトランジスタＮ２１のゲート及びダイオードＤ２１に印加されるが、ノードｂｉａｓの電位が上昇しながら前記ＮＭＯＳトランジスタＮ２１のチャネル幅が増加すると同時にダイオードＤ２１が順方向バイアス状態になることにより、ＤＴＭＯＳ動作が誘導されて前記ＮＭＯＳトランジスタＮ２１のしきい値電圧Ｖｔｈが低くなる。
【００３３】
結果的に、前記ＰＭＯＳトランジスタＰ２１がターンオンした状態であるが、前記ＮＭＯＳトランジスタＮ２１の電荷駆動能力が一層強くなって、図８のように従来の比較電圧ｈｆｖｄｄより低い比較電圧ａｆｖｄｄが出力される。
【００３４】
一方、電源電圧ＶDDが１.７Ｖ以上の区間では、抵抗Ｒ２１を介して流れる電流が順方向バイアス状態のダイオードＤ２１を介して十分に流れるため、ノードｂｉａｓの電位が電源電圧ＶDDに応じて線形的に増加せず、一定の飽和状態に達する。
【００３５】
従って、電源電圧ＶDDが増加しても、前記ＮＭＯＳトランジスタＮ２１のゲート電圧の増加またはＤＴＭＯＳ動作による効果はそれ以上向上しないため、前記ＮＭＯＳトランジスタＮ２１の電荷駆動能力は変動しない一方、ＰＭＯＳトランジスタＰ２２の電荷駆動能力は電源電圧ＶDDの増加によって大幅増加するので、出力される比較電圧ａｆｖｄｄは図８に示すように急速に上昇する。
【００３６】
本発明は電源電圧ＶDDの変化による比較電圧ａｆｖｄｄの変化が大きくなるようにするため、図５に示すトリプル構造のウェルを有する基板１０に形成されたＮＭＯＳトランジスタＮ１１を使用する。
【００３７】
電源電圧ＶDDが低い区間では、ＰＭＯＳトランジスタＰ１２のチャネルが弱く形成され、電荷駆動能力が弱くなる。一方、抵抗Ｒ１１によって分配された電圧がＮＭＯＳトランジスタＮ１１のゲートへ供給されるにつれて、Ｐウェル１５とソース１３間のＰＮ接合が順方向バイアス状態になり、これによりＤＴＭＯＳ動作が誘導されてＮＭＯＳトランジスタＮ１１のしきい値電圧Ｖｔｈが低くなる。即ち、ＮＭＯＳトランジスタＮ１１の電荷駆動能力がＰＭＯＳトランジスタＰ１２より強くなって、低い比較電圧ａｆｖｄｄが出力される。
【００３８】
また、電源電圧ＶDDが高い区間では、ノードｂｉａｓの電位が飽和状態になるので、ＮＭＯＳトランジスタＮ１１の電荷駆動能力は制限される反面、ＰＭＯＳトランジスタＰ１２の電荷駆動能力は増加し、出力される比較電圧ａｆｖｄｄが引き続き上昇する。
【００３９】
この際、ＮＭＯＳトランジスタＮ１１のＰウェル１５とソース１３間のＰＮ接合が順方向バイアス状態になることにより、ＮＭＯＳトランジスタＮ１１の電荷駆動能力が向上し、接地を介した放電が活発に行われるため、ノードｂｉａｓの電位が飽和状態になる。
【００４０】
【発明の効果】
上述したように、本発明は、電源電圧ＶDDの変化による比較電圧ａｆｖｄｄの変化が大きくなるように電源電圧レベル検出器の比較電圧発生部を構成することにより、基準電圧Ｖｒｅｆと比較電圧ａｆｖｄｄとの差を感知する比較部のセンシングマージンが向上し、ノイズによる誤動作が防止されて安定的な動作が実現する。
【図面の簡単な説明】
【図１】電源電圧レベル検出器のブロック図である。
【図２】従来の比較電圧発生部を説明するための回路図である。
【図３】本発明に係る比較電圧発生部を説明するための回路図である。
【図４】本発明に係る比較電圧発生部を説明するための回路図である。
【図５】本発明に用いられるトリプル構造のウェルを有するトランジスタを説明するための素子の断面図である。
【図６】本発明の他の実施例に係る比較電圧発生部を説明するための回路図である。
【図７】本発明の他の実施例に係る比較電圧発生部を説明するための回路図である。
【図８】比較電圧発生部の動作を説明するための各部の直流電圧波形図である。
【図９】比較電圧発生部の動作を説明するための各部の電流波形図である。
【符号の説明】
１  基準電圧発生部
２  比較電圧発生部
３  比較部
１０  基板
１１  Ｎウェル
１２  Ｐウェル
１３  ソース
１４  ドレイン
１５  Ｐウェルのピックアップ領域
１６  Ｎウェルのピックアップ領域
１７  基板のピックアップ領域
【図１】
0004062405.tif 000002
【図２】
0004062405.tif 000003
【図３】
0004062405.tif 000004
【図４】
0004062405.tif 000005
【図５】
0004062405.tif 000006
【図６】
0004062405.tif 000007
【図７】
0004062405.tif 000008
【図８】
0004062405.tif 000009
【図９】
0004062405.tif 000010