(57)【特許請求の範囲】
【請求項１】
直流分を含む入力アナログ信号とこの入力アナログ信号をクランプするための帰還信号とを加算する加算手段と、
この加算手段の出力を増幅するとともに，外部から増幅率の設定が可能な増幅手段と、
この増幅手段の出力をＡ／Ｄ変換してこれを出力信号として出力するＡ／Ｄ変換手段と、
このＡ／Ｄ変換手段の出力を所定値と比較する比較手段と、
この比較手段の出力をイネーブル信号の出力期間中に積分して前記加算手段に前記帰還信号として帰還させる積分手段と、
前記増幅手段の増幅率の設定の際に初期化され、前記イネーブル信号を計数する計数手段と、
この計数手段の出力に応じて前記積分手段の積分定数を可変する積分定数可変手段と、
を備えたことを特徴とする直流クランプ回路。
【請求項２】
前記積分定数可変手段は、前記積分手段の積分用抵抗の抵抗値を前記計数手段の出力に応じて可変するようになっていることを特徴とする請求項１に記載の直流クランプ回路。
【請求項３】
直流分を含む入力アナログ信号とこの入力アナログ信号をクランプするための帰還信号とを加算する加算手段と、
この加算手段の出力を増幅するとともに，外部から増幅率の設定が可能な増幅手段と、
この増幅手段の出力をＡ／Ｄ変換してこれを出力信号として出力するＡ／Ｄ変換手段と、
このＡ／Ｄ変換手段の出力を所定値と比較する比較手段と、
この比較手段の出力をＤ／Ａ変換するＤ／Ａ変換手段と、
このＤ／Ａ変換手段の出力をイネーブル信号の出力期間中に積分して前記加算手段に前記帰還信号として帰還させる積分手段と、
前記増幅手段の増幅率の設定の際に初期化され、前記イネーブル信号を計数する計数手段と、
この計数手段の出力に応じて前記Ｄ／Ａ変換手段の出力レベルを可変する出力レベル可変手段と、
を備えたことを特徴とする直流クランプ回路。
【請求項４】
前記出力レベル可変手段は、前記計数手段の出力に応じて前記Ｄ／Ａ変換手段に供給するＤ／Ａ変換のための基準レベルを変更する基準レベル変更手段からなることを特徴とする請求項３に記載の直流クランプ回路。
【請求項５】
前記基準レベル変更手段は、複数の基準電圧を選択する複数のスイッチを有し、この複数のスイッチのうちの１つを前記計数手段の出力に応じて閉状態とし、これにより前記複数の基準電圧のうちの１つを前記Ｄ／Ａ変換手段に供給するようになっていることを特徴とする請求項４に記載の直流クランプ回路。
【請求項６】
前記出力レベル可変手段は、前記計数手段の出力に応じて前記Ｄ／Ａ変換手段に入力されるデジタル信号をビットシフトするビットシフタ手段からなることを特徴とする請求項３に記載の直流クランプ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ビデオ信号などのように、直流分を含む一画面単位のアナログ信号をＡ／Ｄ変換する際に、そのアナログ信号の直流レベルを所定レベルに固定する直流クランプ回路に関し、そのクランプ回路のループの帯域が、一画面単位内で変化するような直流クランプ回路に関するものである。
【０００２】
【従来の技術】
従来、図６（Ａ）に示すようなビデオ信号をＡ／Ｄ変換器でＡ／Ｄ変換する場合には、直流クランプ回路により、ビデオ信号中の直流レベルを一定値にクランプする必要がある。このクランプには、そのビデオ信号に基づいて生成される図６（Ｂ）に示すようなクランプパルスが使用される。このように直流レベルがクランプされたビデオ信号は、Ａ／Ｄ変換器のダイナミックレンジに収まるように増幅されたのち、Ａ／Ｄ変換器でＡ／Ｄ変換される。
【０００３】
このような直流クランプ回路では、ビデオ信号のＤＣレベル（直流レベル）の変動がないことが望まれるとともに、何らかの原因でそのＤＣレベルに変動があった場合には、ある帯域で再収束することが必要になる。これを実現した従来技術としては、アメリカ特許（ＵＳｐａｔｅｎｔ）４４７３８４６号公報に記載の発明、同特許４９７０５９４号公報に記載の発明などが知られている。
【０００４】
【発明が解決しようとする課題】
ところが、これらの従来発明では、何らかの原因で直流レベルに変動があった場合の再クランプにおいては、ある一定の帯域で収束させることを論じており、クランプパルス毎に帯域をダイナミックに変化させるような工夫には至っていない。
【０００５】
実際に、このようなクランプ回路を含んだビデオ信号Ａ／Ｄ変換器のＡ／Ｄ変換結果を表示装置の画面として見た場合、クランプパルス毎（１ライン毎）の情報が何ラインか集まって一画面として認識され（静止画）、さらにその一画面が時間軸上で変化して動画として認識されるので、その際、上記クランプ回路の帯域は、画質という面で非常に重要な要素となってくる。
【０００６】
例えば、クランプ回路の帯域が大きい（収束が速い）と、ライン毎のノイズが表示画面に現れてしまい、いわゆる横筋ノイズが発生してしまう。逆に、このクランプ回路の帯域が小さい（収束が遅い）と、何らかの要因で直流レベルに変動があった場合の再収束の時間がかかり、その引き込みの過程が表示画面に現れ、パカツキノイズが発生してしまうようになる。
【０００７】
また、この直流レベルの変動は、ビデオ信号源そのものによるものではなく、クランプ回路や増幅器を含んだビデオ信号Ａ／Ｄ変換器そのものが発生させている場合がほとんどである。例えば、ビデオ信号源のレベル変動に伴って、ビデオ信号Ａ／Ｄ変換器が持つ増幅率を変化させたときがその代用的な例であり、この場合には、増幅率が変化したことで、Ａ／Ｄ変換器へのクランプレベル値が変動し、クランプ回路で再収束させる必要が発生する。
【０００８】
そこで、本発明の目的は、直流分を含むアナログ信号のＡ／Ｄ変換における直流クランプ回路の帯域を、一画面内で、クランプパスル毎に変化させることにより、横筋ノイズやパカツキノイズを発生させることない直流クランプ回路を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決し、本発明の目的を達成するために、請求項１〜請求項５に記載の各発明は以下のように構成した。
すなわち、請求項１に記載の発明は、直流分を含む入力アナログ信号とこの入力アナログ信号をクランプするための帰還信号とを加算する加算手段と、この加算手段の出力を増幅するとともに，外部から増幅率の設定が可能な増幅手段と、この増幅手段の出力をＡ／Ｄ変換してこれを出力信号として出力するＡ／Ｄ変換手段と、このＡ／Ｄ変換手段の出力を所定値と比較する比較手段と、この比較手段の出力をイネーブル信号の出力期間中に積分して前記加算手段に前記帰還信号として帰還させる積分手段と、前記増幅手段の増幅率の設定の際に初期化され、前記イネーブル信号を計数する計数手段と、この計数手段の出力に応じて前記積分手段の積分定数を可変する積分定数可変手段と、を備えたことを特徴とするものである。
【００１０】
請求項２に記載の発明は、請求項１に記載の直流クランプ回路において、前記積分定数可変手段は、前記積分手段の積分用抵抗の抵抗値を前記計数手段の出力に応じて可変するようになっていることを特徴とするものである。
請求項３に記載の発明は、直流分を含む入力アナログ信号とこの入力アナログ信号をクランプするための帰還信号とを加算する加算手段と、この加算手段の出力を増幅するとともに，外部から増幅率の設定が可能な増幅手段と、この増幅手段の出力をＡ／Ｄ変換してこれを出力信号として出力するＡ／Ｄ変換手段と、このＡ／Ｄ変換手段の出力を所定値と比較する比較手段と、この比較手段の出力をＤ／Ａ変換するＤ／Ａ変換手段と、このＤ／Ａ変換手段の出力をイネーブル信号の出力期間中に積分して前記加算手段に前記帰還信号として帰還させる積分手段と、前記増幅手段の増幅率の設定の際に初期化され、前記イネーブル信号を計数する計数手段と、この計数手段の出力に応じて前記Ｄ／Ａ変換手段の出力レベルを可変する出力レベル可変手段と、を備えたことを特徴とするものである。
【００１１】
請求項４に記載の発明は、請求項３に記載の直流クランプ回路において、前記出力レベル可変手段は、前記計数手段の出力に応じて前記Ｄ／Ａ変換手段に供給するＤ／Ａ変換のための基準レベルを変更する基準レベル変更手段からなることを特徴とするものである。
請求項５に記載の発明は、請求項４に記載の直流クランプ回路において、前記基準レベル変更手段は、複数の基準電圧を選択する複数のスイッチを有し、この複数のスイッチのうちの１つを前記計数手段の出力に応じて閉状態とし、これにより前記複数の基準電圧のうちの１つを前記Ｄ／Ａ変換手段に供給するようになっていることを特徴とするものである。
請求項６に記載の発明は、請求項３に記載の直流クランプ回路において、前記出力レベル可変手段は、前記計数手段の出力に応じて前記Ｄ／Ａ変換手段に入力されるデジタル信号をビットシフトするビットシフタ手段からなることを特徴とするものである。
【００１２】
このように、請求項１および請求項２に係る各発明によれば、積分手段の積分定数を計数手段の出力に応じて可変できるようにした。このため、例えば、計数手段の初期化を増幅手段の増幅率を変化させたタイミングで行ってイネーブル信号の計数を開始し、このときに、その積分定数を大きく（ループの帯域を大きく）させ、その後、計数手段の計数が所定値になったときには、その積分定数を小さく（ループの帯域を小さく）させるように変化させれば、直流分を含むアナログ信号のＡ／Ｄ変換における直流クランプ回路の帯域を、クランプパルス毎に変化させることになる。
【００１３】
従って、請求項１および請求項２に係る各発明によれば、Ａ／Ｄ変換手段からのＡ／Ｄ変換結果を表示画面上で観測した場合に、クランプループが速すぎるときに発生する横筋ノイズや、それが遅すぎるときに発生するパカツキノイズの両者を抑制することができ、最適のループ帯域を選択できる。
また、請求項３〜請求項６に係る各発明によれば、Ｄ／Ａ変換手段の出力レベルを計数手段の出力に応じて可変できるようにした。このため、例えば、計数手段の初期化を増幅手段の増幅率を変化させたタイミングで行ってイネーブル信号の計数を開始し、このときに、そのＤ／Ａ変換手段の出力レベルを大きく（ループの帯域を大きく）させ、その後、計数手段の計数が所定値になったときには、その出力レベルを小さく（ループの帯域を小さく）させるように変化させれば、上記と同様の作用、および効果が得られる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明の直流クランプ回路の第１実施形態の全体の構成を示すブロック図である。
この第１実施形態にかかる直流クランプ回路は、図１に示すように、加算手段である加算器１と、増幅手段である増幅回路２と、Ａ／Ｄ変換手段であるＡ／Ｄ変換器３と、比較手段である比較器４と、Ｄ／Ａ変換器５と、スイッチ６と、積分手段である積分器７と、計数手段であるカウンタ８とを備えている。
【００１５】
さらに、この第１実施形態にかかる直流クランプ回路は、増幅回路２の増幅率を増幅率設定信号Ｓ１によって任意に設定でき、かつ、その増幅率の設定のタイミングでカウンタ８がリセットされて計数値（カウント値）が初期化されるようになっている。
加算器１は、ビデオ信号のように直流分を含むアナログ信号と、積分器７から出力されてそのアナログ信号をクランプするための帰還信号とを加算し、その加算値を増幅回路２に出力するようになっている。増幅回路２は、加算器１から出力される加算信号を増幅してＡ／Ｄ変換器３に出力するようになっている。
【００１６】
Ａ／Ｄ変換器３は、増幅回路２からのアナログ形態の出力信号を所定のビットからなるデジタル信号にＡ／Ｄ変換し、このＡ／Ｄ変換されたデジタル信号を出力信号として出力端子に出力すると同時に、比較器４に出力するようになっている。比較器４は、Ａ／Ｄ変換器３から出力されるデジタル信号をデジタル形態の所定の設定値と比較し、その比較に応じたデジタル信号を出力するようになっている。
【００１７】
ここで、その所定の設定値は、後述のクランプループの形成時に、アナログ信号に含まれる直流分のＡ／Ｄ変換値（Ａ／Ｄ変換器３の出力）をいくらに設定するかによって決定される値である。
Ｄ／Ａ変換器５は、比較器４からのデジタル形態の信号をアナログ信号にＤ／Ａ変換して積分器７に出力するようになっている。スイッチ６は、Ｄ／Ａ変換器５の出力側と積分器７の入力側との間に設けられ、イネーブル信号Ｓ２によりその接点が開閉自在になっている。
【００１８】
積分器７は、イネーブル信号Ｓ２によりスイッチ６の接点が閉状態のときに、Ｄ／Ａ変換器５からの出力信号を積分し、その積分値を加算器１に上記の帰還信号として出力するようになっている。また、この積分器７は、その積分定数がカウンタ８の計数出力である積分定数制御信号Ｓ３により可変できるようになっている。
【００１９】
カウンタ８は、上記の増幅器２の増幅率の設定時に増幅率設定信号Ｓ１によってリセットがかかって計数値が初期化され、その後、上記のイネーブル信号Ｓ２を計数（カウント）するようになっている。このカウンタ８の計数出力は、上記の積分器７の積分定数を可変する積分定数制御信号Ｓ３として用いられる。
次に、このような構成からなる第１実施形態の直流クランプ回路の動作について、図１を参照して説明する。
【００２０】
いま、スイッチ６を開閉するイネーブル信号Ｓ２が「Ｈ」レベルとすると、スイッチ６が閉状態となってクランプループを形成される。このときに、加算器１にビデオ信号のように直流分を含むアナログ信号が入力されると、そのアナログ信号と積分器７から出力されそのアナログ信号をクランプするための帰還信号とが加算器１で加算され、この加算信号は増幅回路２に出力される。
【００２１】
増幅回路２では、その加算信号が増幅されてＡ／Ｄ変換器３に出力される。Ａ／Ｄ変換器３では、増幅回路２の出力が所定ビットのデジタル信号にＡ／Ｄ変換され、そのデジタル信号が出力信号として出力端子に出力されると同時に、比較器４に出力される。
比較器４では、そのデジタル信号が設定値と比較され、その比較結果がデジタル信号でＤ／Ａ変換器５に出力される。Ｄ／Ａ変換器５では、そのデジタル信号がアナログ信号にＤ／Ａ変換される。スイッチ６は、クランプループの形成時にはその接点が閉状態になるので、その閉状態の期間にＤ／Ａ変換器５から出力されるアナログ信号が積分器７で積分される。この積分器７の出力信号は、加算器１に帰還信号として帰還される。
【００２２】
このような動作により、クランプループが形成されるイネーブル信号Ｓ２が「Ｈ」レベルの期間には、比較器４の設定値とＡ／Ｄ変換器３のＡ／Ｄ変換値との差が零になっていき、積分器７の出力が所定値に収束されていく。
次に、上記のクランプの収束が完了した後、何らかの原因で、増幅回路２の増幅率を変化させる必要が生じた場合、増幅率設定信号Ｓ１によって増幅回路２の増幅率を変化させる。その後、再び、スイッチ６を開閉するイネーブル信号Ｓ２が「Ｈ」レベルとすると、スイッチ６が閉状態となってクランクループが形成され、入力アナログ信号と、増幅回路２の増幅率を変化させる前にクランクループの収束が完了していた積分器７の出力とを加算器１は加算し、増幅回路２に出力される。このとき、入力アナログ信号の直流分には変化がないとすると、増幅回路２への出力値は、増幅率を変化させる前と変わらない。
【００２３】
ところが、増幅回路２の増幅率は変化しているため、Ａ／Ｄ変換器３への出力値は、増幅率を変化させる前とは変わっている。増幅回路２の出力をＡ／Ｄ変換するＡ／Ｄ変換器３のデジタル出力値は、増幅率を変化させる前は、設定値と同じになるように収束が完了していたため、増幅率の変化後は設定値との間に差が生じ、前述のように、再び設定値との差が零となるように積分器７の出力が変化し、クランクループが再収束されていく。
【００２４】
一方、増幅回路２の増幅率を増幅率設定信号Ｓ１によって変化させたことをトリガとして、カウンタ８をリセット（初期化）させ、その後、カウンタ値をクランクループを形成させるイネーブル信号Ｓ２で変化させる。さらに、このカウンタ８の出力を積分定数制御信号Ｓ３として、積分器７の積分定数を変化させる。例えば、カウンタ８が初期化されていれば、積分器７の積分定数が最大となるようにし、その後、計数ごとに積分定数が小さくなるようにすると、増幅回路２の増幅率を変化させた直後がクランクループの帯域が最大となり、その後、イネーブル信号が入力されるたびに徐々にクランクループの帯域が減少していくような回路を形成できる。
【００２５】
その結果、増幅回路２の増幅率を変化させた直後のクランクループの再収束に伴うパカツキノイズは、ループの高速性のために解消され、かつ、ループの高速性による横筋のノイズは、その後のループが低速化されたことにより解消される。
次に、積分器７の積分定数を可変制御する具体的な構成について、図２を参照して説明する。
【００２６】
積分器７は、図２に示すように、演算増幅器（オペアンプ）１１、コンデンサＣ１、抵抗Ｒ１、抵抗Ｒ２、スイッチＳＷ１、アナログ信号の入力端子１２、デジタル信号の出力端子１３などにより構成されている。コンデンサＣ１、抵抗Ｒ１、Ｒ２の各値が、後述のように、この積分器７の積分定数を決める要素となっている。
【００２７】
さらに具体的には、入力端子１２と演算増幅器１１の負側入力端子の間には抵抗Ｒ１が接続され、演算増幅器１１の負側入力端子と出力端子との間にはコンデンサＣ１が接続されている。演算増幅器１１の正側入力端子は、接地されている。抵抗Ｒ１の両端には、抵抗Ｒ２とスイッチとＳＷ１とを直列接続した直列回路が並列に接続されている。スイッチＳＷ１は、カウンタ８の出力に応じてその接点が開閉できるようになっている。
【００２８】
カウンタ８Ａは、増幅率設定信号Ｓ１により初期化され、その後のイネーブル信号Ｓ２を計数し、その計数値がＮに達すると、オーバフロー信号Ｓ４を発生するようになっている。オーバフロー信号Ｓ４は、スイッチＳＷ１の接点の開閉信号としてスイッチＳＷ１に供給されるようになっている。
次に、このような構成からなる図２の回路の動作例について説明する。
【００２９】
いま、カウンタ８Ａが増幅率設定信号Ｓ１により初期化されると、イネーブル信号Ｓ２の計数を開始する。この計数を開始したのち、その計数値がＮに達するまでの期間は、カウンタ８Ａはオーバフロー信号Ｓ４を発生しない。このときにスイッチＳＷ１の状態を閉じるものとすれば、積分器７の積分定数Ｉｎｔ１は次の（１）式のようになる。
【００３０】
Ｉｎｔ１＝Ｃ１×（Ｒ１＋Ｒ２）／（Ｒ１＋Ｒ２）…（１）
その後、カウンタ８Ａの計数値がＮに達してオーバフロー信号を発生し、このときに、スイッチＳＷ１の状態を開くものとすれば、積分器７の積分定数Ｉｎｔ２は次の（２）式のようになる。
Ｉｎｔ２＝Ｃ１×Ｒ１…（２）
積分定数Ｉｎｔ１、Ｉｎｔ２を比較すると、Ｉｎｔ１＜Ｉｎｔ２であり、これにより、カウンタ８Ａの計数値Ｎの前後で積分器７の積分定数の値を減少（変化）できることがわかる。
【００３１】
なお、カウンタ８Ａの構成を、オーバフロー信号を発生する設定値Ｎをプログラマブルに設定できるようにしたり、またはオーバフロー信号をその設定値Ｎ以内で何段階かに分けて発生するようにし、これに合わせて、図２に示す抵抗Ｒ２とスイッチＳＷ１の直列回路に相当する直列回路を抵抗Ｒ１に並列接続して追加し、スイッチを段階的に開閉できるようにすれば、積分器７の積分定数をさらに細かく制御できる。
【００３２】
次に、本発明の第２実施形態にかかる直流クランプ回路について、図３を参照して説明する。
この第２実施形態にかかる直流クランプ回路は、図１のＤ／Ａ変換器５を図３に示すＤ／Ａ変換器５Ａに、図１の積分器７を図３に示す積分器７Ａにそれぞれ置き換えたものであり、Ｄ／Ａ変換器５Ａは、カウンタ８からの出力レベル制御信号Ｓ５によって出力状態が変化するようになっており、積分器７Ａは、逆にカウンタ８からの信号によっては出力状態が変化しないようになっている。
【００３３】
この第２実施形態の他の部分の構成は図１の第１実施形態と同様であるので、同一部分には同一符号を付してその説明は省略し、その構成が異なる積分器７ＡとＤ／Ａ変換器５Ａの構成について詳述する。
積分器７Ａは、図２の積分器７の構成要素のうち抵抗Ｒ２とスイッチＳＷ１の直列回路を省略した構成となっている。
【００３４】
Ｄ／Ａ変換器５Ａは、図４に示すように、図１のＤ／Ａ変換器５に相当し比較器４からのデジタル出力をＤ／Ａ変換するＤ／Ａ変換部２１の他に、そのＤ／Ａ変換部２１に外部から供給するＤ／Ａ変換に必要な基準レベル（基準電圧）を選択する選択回路２２を含んでいる。
選択回路２２は、図４に示すように、第１の基準電圧Ｖ１を選択するスイッチＳＷ２と、第２の基準電圧Ｖ２を選択するスイッチＳＷ３とを備えている。そして、スイッチＳＷ２は、その接点がカウンタ８Ａからのオーバフロー信号Ｓ４に応じて開閉し、スイッチＳＷ３は、その接点はカウンタ８Ａからのオーバフロー信号Ｓ４をインバータ２３で反転した信号により開閉するようになっている。従って、スイッちＳＷ２、ＳＷ３は、オーバフロー信号Ｓ４の有無により、一方が閉状態のときに他方が開状態になる。
【００３５】
次に、このような構成からなる第２実施形態の動作の一例について、図面を参照して説明する。
この第２実施形態において、スイッチ６が閉じてクランプループが形成され、クランプの収束が完了するまでの動作は、第１実施形態の動作と基本的に同様であるので、その説明は省略し、図４に示すＤ／Ａ変換器５Ａとカウンタ８Ａの動作について説明する。
【００３６】
図４において、Ｄ／Ａ変換部２１に供給される基準電圧Ｖ１と基準電圧Ｖ２の大きさの関係を、Ｖ１＞Ｖ２とする。
いま、カウンタ８Ａは、増幅率設定信号Ｓ１により初期化されると、イネーブル信号Ｓ２の計数を開始するが、その計数値がＮに達するまでの期間は、カウンタ８Ａはオーバフロー信号Ｓ４を発生しない。このときには、スイッチＳＷ２が閉状態となり、スイッチＳＷ３が開状態となり、Ｄ／Ａ変換部２１には基準電圧Ｖ１が供給される。
【００３７】
その後、カウンタ８Ａの計数値がＮに達してオーバフロー信号Ｓ４を発生すると、スイッチＳＷ２が開状態となり、スイッチＳＷ３が閉状態となり、Ｄ／Ａ変換部２１には基準電圧Ｖ２が供給される。
従って、Ｄ／Ａ変換部２１は、カウンタ８Ａの初期化後から計数値がＮになるまでの期間は基準電圧Ｖ１を取り込み、計数値がＮになったのちは基準電圧Ｖ２を取り込み、これによりＤ／Ａ変換を行う。このため、Ｄ／Ａ変換部２１は、同一のデジタル入力であっても、その計数値がＮに達するまでのアナログ出力を、その計数値がＮに達したのちのアナログ出力よりも大きくでき、これは第１実施形態の積分器７の積分定数を可変することに相当する。
【００３８】
なお、カウンタ８Ａの構成を、オーバフロー信号を発生する設定値Ｎをプログラマブルに設定できるようにしたり、またはオーバフロー信号をその設定値Ｎ以内で何段階かに分けて発生するようにし、これに合わせて、図４に示す基準電圧とスイッチを追加し、その基準電圧を段階的に変化させるようにすれば、Ｄ／Ａ変換部２１に供給する基準電圧をさらに細かく制御できる。
【００３９】
以上説明したように、この第２実施形態によれば、第１実施形態と同様な効果を得ることができる。
次に、Ｄ／Ａ変換器の他の構成例について、図５を参照して説明する。
このＤ／Ａ変換器５Ｂは、図５に示すように、比較器４からのＭビットのデジタル入力信号を入力して（Ｍ＋Ｌ）ビットのデジタル出力信号を出力するビットシフタ３１と、ビットシフタ３１からの（Ｍ＋Ｌ）ビットのデジタル出力信号をＤ／Ａ変換する（Ｍ＋Ｌ）ビットＤ／Ａ変換部３２とからなり、ビットシフタ３１によりＬビット分のデータシフトが発生するようになっている。
【００４０】
ビットシフタ３１は、カウンタ８Ａからのオーバーフロー信号Ｓ４によりその出力が後述のように制御されるようになっている。
次に、このように構成されるＤ／Ａ変換器５Ｂの動作例について、図５を参照して説明する。
カウンタ８Ａは、増幅率設定信号Ｓ１により初期化されると、イネーブル信号Ｓ２の計数を開始するが、その計数値がＮに達するまでの期間は、カウンタ８Ａはオーバフロー信号Ｓ４を発生しない。このときには、ビットシフタ３１は、Ｍビットの入力デジタル信号を、（Ｍ＋Ｌ）ビットのデジタル出力のＭＳＢ（最上位ビット）側のＭビットに出力する。このとき、ＬＳＢ（最下位ビット）側のＬビットはゼロが出力される。
【００４１】
その後、カウンタ８Ａの計数値がＮに達してオーバフロー信号Ｓ４を発生すると、これにより、ビットシフタ３１は、Ｍビットの入力デジタル信号を、（Ｍ＋Ｌ）ビットのデジタル出力のＬＳＢ側のＭビットに出力し、ＭＳＢ側のＬビットはゼロを出力する。
このような動作により、カウンタ８Ａの計数値が設定値Ｎの前後で、Ｌビット分のデータシフトが起こり、結果的に、Ｄ／Ａ変換器５Ｂのアナログ出力レベルは、同一のデジタル入力値に対して、１／２L （２のＬ乗分の１）だけ出力レベルが減少することになる。つまり、図４のＤ／Ａ変換器５Ａの場合のように基準電圧を可変した場合と同様となり、同様の効果が得られる。
【００４２】
なお、図５において、カウンタ８Ａの構成をプログラマブルにしたり、ビットシフタ３１もそのビットシフト分を可変にすれば、Ｄ／Ａ変換器５Ｂの出力をさらに細かく制御できる。
【００４３】
【発明の効果】
以上述べたように、本発明によれば、Ａ／Ｄ変換手段から出力されるＡ／Ｄ変換結果を表示画面上で観測した場合に、クランプループが速すぎるときに発生する横筋ノイズや、それが遅すぎるときに発生するパカツキノイズの両者を抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態にかかる直流クランプ回路の全体の構成を示すブロック図である。
【図２】図１に示す積分器とカウンタの具体的な構成例を示す回路図である。
【図３】本発明の第２実施形態にかかる直流クランプ回路の全体の構成を示すブロック図である。
【図４】図３に示すＤ／Ａ変換器の具体的な構成例を示す回路図である。
【図５】図３に示すＤ／Ａ変換器の他の具体的な構成例を示す回路図である。
【図６】従来技術を説明するための波形図である。
【符号の説明】
Ｃ１  コンデンサ
Ｒ１、Ｒ２  抵抗
ＳＷ１〜ＳＷ３  スイッチ
１  加算器
２  増幅回路
３  Ａ／Ｄ変換器
４  比較器
５、５Ａ、５Ｂ  Ｄ／Ａ変換器
５Ａ  Ｄ／Ａ変換器
７  積分器
８、８Ａ  カウンタ
１１  演算増幅器
２１  Ｄ／Ａ変換部
２２  選択回路
２３  インバータ
３１  ビットシフタ
３２  （Ｍ＋Ｌ）ビットＤ／Ａ変換部
【図１】
0004033284.tif 000002
【図２】
0004033284.tif 000003
【図３】
0004033284.tif 000004
【図４】
0004033284.tif 000005
【図５】
0004033284.tif 000006
【図６】
0004033284.tif 000007