(57)【特許請求の範囲】
【請求項１】
複数のキャパシタがマトリクス状に配置された強誘電体メモリ装置であって、
前記キャパシタのそれぞれは、
第１電極と、
前記第1電極と交差する方向に配列された第２電極と、
少なくとも前記第１電極と前記第２電極との交差領域に配置された強誘電体膜と、
を含み、
前記強誘電体膜は、強誘電体相と常誘電体相とが混在し、
前記強誘電体膜の厚さ方向には前記強誘電体相が連続的に形成され、
前記強誘電体膜の面方向には強誘電体相と常誘電体相が分散されていることを特徴とする強誘電体メモリ装置。
【請求項２】
請求項１において、
前記強誘電体相は、ＰＺＴ系強誘電体からなり、
前記常誘電体相は、ＡＢＯＸまたはＢＯＸで表される常誘電体からなり、かつ、ＢサイトがＧｅ及びＳｉの少なくとも１種からなる、強誘電体メモリ装置。
【請求項３】
請求項１において、
前記強誘電体相は、層状ペロブスカイト系強誘電体からなり、
前記常誘電体相は、ＡＢＯＸまたはＢＯＸで表される常誘電体からなり、かつ、ＢサイトがＧｅ及びＳｉから選択される少なくとも１種からなる、強誘電体メモリ装置。
【請求項４】
請求項２において、
前記ＰＺＴ系強誘電体は、（１１１）優先配向の正方晶構造である、強誘電体メモリ装置。
【請求項５】
請求項２において、
前記ＰＺＴ系強誘電体は、（１００）優先配向の稜面体晶構造である、強誘電体メモリ装置。
【請求項６】
請求項３において、
前記層状ペロブスカイト系強誘電体は、（１１５）優先配向のＳＢＴである、強誘電体メモリ装置。
【請求項７】
請求項３において、
前記層状ペロブスカイト系強誘電体は、（１１７）優先配向のＢＩＴである、強誘電体メモリ装置。
【発明の詳細な説明】
［技術分野］
本発明は、強誘電体キャパシタを用いて構成される強誘電体メモリ装置に関するものであり、特に、セルトランジスタを有さず、強誘電体キャパシタのみでメモリセルが構成される単純マトリクス型の強誘電体メモリ装置及びその製造方法に関する。
［背景技術］
近年、ＰＺＴ、ＳＢＴ等の薄膜や、これを用いた強誘電体キャパシタ、強誘電体メモリ装置等の研究開発が盛んに行われている。強誘電体メモリ装置の構造は１Ｔ、１Ｔ１Ｃ、２Ｔ２Ｃ、単純マトリクス型に大別できる。この中で、１Ｔ型は構造上キャパシタに内部電界が発生するためリテンション（データ保持）が１ヶ月と短く、半導体一般で要求される１０年保証は不可能と言われている。単純マトリクス型は、１Ｔ１Ｃ型、２Ｔ２Ｃ型に比べセルサイズが小さく、またキャパシタの多層化が可能であるため、高集積化、低コスト化が期待されている。
従来の単純マトリクス型強誘電体メモリ装置に関しては、日本国特開平９−１１６１０７号公報等に開示されている。同公開公報においては、メモリセルへのデータ書き込み時に、非選択メモリセルへ書き込み電圧の１／３の電圧を印加する駆動方法が開示されている。しかしながら、この技術においては、動作に必要とされる強誘電体キャパシタのヒステリシスループ特性に関しては、具体的に記載されていない。本願発明者らが開発を進める中で、実際に動作が可能な単純マトリクス型強誘電体メモリ装置を得るには角型性の良いヒステリシスループが必要不可欠であることが判った。
［発明の開示］
本発明の目的は、単純マトリクス型強誘電体メモリ装置を実際に動作させることのできるヒステリシスループ特性を持つ強誘電体キャパシタを含む、単純マトリクス型強誘電体メモリ装置及びその製造方法を提供することにある。
本発明にかかる強誘電体メモリ装置は、第１電極と、前記第１電極と交差する方向に配列された第２電極と、少なくとも前記第１電極と前記第２電極との交差領域に配置された強誘電体膜と、を含み、前記第１電極、前記強誘電体膜及び前記第２電極によって構成されるキャパシタがマトリクス状に配置された強誘電体メモリ装置であって、前記強誘電体膜は、強誘電体相と常誘電体相とが混在してなる。
本発明にかかる強誘電体メモリ装置の製造方法は、第１の原料液と第２の原料液とを含むセラミックス原料液を結晶化する工程を含み、前記第１の原料液は、強誘電体相を生成するための原料液であり、前記第２の原料液は、常誘電体相を生成するための原料液である。
本発明にかかる強誘電体メモリ装置は、第１電極と、前記第１電極と交差する方向に配列された第２電極と、少なくとも前記第１電極と前記第２電極との交差領域に配置された強誘電体膜と、を含み、前記第１電極、前記強誘電体膜及び前記第２電極によって構成されるキャパシタがマトリクス状に配置された強誘電体メモリ装置であって、前記強誘電体膜は、Ｓｉ及びＧｅの少なくとも一方を含む。
［発明を実施するための最良の形態］
本発明の実施の形態にかかる強誘電体メモリ装置は、第１電極と、前記第１電極と交差する方向に配列された第２電極と、少なくとも前記第１電極と前記第２電極との交差領域に配置された強誘電体膜と、を含み、前記第１電極、前記強誘電体膜及び前記第２電極によって構成されるキャパシタがマトリクス状に配置され、前記強誘電体膜は、強誘電体相と常誘電体相とが混在してなる。
角型性の良いヒステリシスを得るには、９０°ドメインの発生を抑えることが重要である。本実施の形態によれば、強誘電体膜に結晶成長メカニズムの違う強誘電体相と常誘電体相とを混在させることにより、強誘電体相において膜の面方向に圧力を加えることができ、これにより９０°ドメインの発生を抑制することができる。特にＰＺＴ系（ＰｂＺｒＴｉＯ系）のブラベ格子は、結晶化温度においては体心立方であって、冷却過程において正方に転移する。そのため、冷却過程に膜の面方向に圧力を加えると１８０°ドメインを形成し易くなり、ヒステリシスの角型性が向上する。また、本実施の形態によれば、強誘電体膜が緻密になり表面モフォロジーが良く成るため、ヒステリシス特性を劣化させるプロセスダメージ（例えばＳｉＯ２からなる層間絶縁膜の形成、あるいはパッシベーション膜の形成における水素ダメージ）を抑えることが可能である。更に本実施の形態では、膜の厚さ方向には強誘電体相を連続的に形成し、膜の面方向には強誘電体相と常誘電体相とを分散させることにより、９０°ドメインの発生をより抑制できる。
本発明の実施の形態は、さらに以下の態様のいずれかを有することができる。
（Ａ）前記強誘電体相は、ＰＺＴ系強誘電体からなり、前記常誘電体相は、ＡＢＯｘまたはＢＯｘで表される常誘電体からなり、かつ、ＢサイトがＧｅ及びＳｉの少なくとも１種からなることができる。
ＡＢＯｘで示される常誘電体のＢサイトがＧｅ及び／またはＳｉである酸化物は、融点が７１０℃前後と低い。そのため、かかる酸化物を含むと、強誘電体単体よりも低い温度で結晶核を生成できるため、熱処理条件を調整すると強誘電体の結晶成長の制御が可能になる。そのため、この態様によれば角型性の良いヒステリシスを有し、結晶配向度の高い強誘電体膜を得ることが可能になる。また、この態様によれば強誘電体膜全体の結晶化温度を下げることができる。プロセス温度の低下は、強誘電体の構成元素であるＰｂ、Ｂｉ等の蒸発し易い元素の変動を抑制し、格子欠陥の発生を抑える。このようにドメインをピンニングする欠陥の発生を抑えることにより、ヒステリシスの角型性が向上する。
さらに、前記ＡＢＯｘで表される常誘電体は、ＡサイトがＰｂ、Ｈｆ、Ｚｒ、Ｖ及びＷから選択される少なくとも１種からなることができる。
常誘電体ＡＢＯｘのＡサイトは、強誘電体のサイトを置換しても影響が少ないように、強誘電体の構成元素と同じ元素が好ましい。Ａサイト元素としてはＰｂ、Ｈｆ、Ｚｒ、Ｖ、Ｗを例示できる。これらの元素を有する常誘電体は、強誘電体の一部の元素を置換しても酸素欠損の抑制効果が有るため、材料のプロセスマージンを上げることができ、再現性が良く、安定した良いヒステリシスが得られる。
ＰＺＴ系の強誘電体としては、ＰｂＺｒＴｉＯ系の強誘電体（たとえばＰｂＺｒｙＴｉ１−ｙＯ３）、ＰｂＬａＺｒＴｉＯ系の強誘電体（たとえばＰｂ１−ｘＬａｘＺｒｙＴｉ１−ｙＯ３）を挙げることができる。
ＡＢＯｘで表され、ＢサイトがＧｅ及びＳｉの少なくとも１種からなり、かつ、ＡサイトがＰｂ、Ｈｆ、Ｚｒ、Ｖ及びＷの少なくとも１種からなる常誘電体としては、ＰｂＧｅＯ系（Ｐｂ５Ｇｅ３Ｏｘ、Ｐｂ２Ｇｅ１Ｏｘ）、ＰｂＳｉＯ系（Ｐｂ５Ｓｉ３ＯｘＰｂ２Ｓｉ１Ｏｘ）、ＺｒＧｅＯｘ、ＨｆＧｅＯｘ、ＶＧｅＯｘ、ＷＧｅＯｘ、ＶＳｉＯｘ、ＷＳｉＯｘ等が挙げられる。ＡサイトにＰｂ、Ｚｒ、Ｈｆ、Ｖ、Ｗを有する上記常誘電体を用いた場合は、強誘電体の酸素欠損の抑制効果も有る。
また、ＢＯｘで表され、ＢサイトがＧｅ及びＳｉの少なくとも１種からなる常誘電体としては、ＧｅＯｘ、ＳｉＯｘ、ＧｅＳｉＯｘ等を挙げられる。この常誘電体は、後述する（Ｂ）の場合も同様に用いることができる。
（Ｂ）前記強誘電体相は、層状ペロブスカイト系強誘電体からなり、前記常誘電体相は、ＡＢＯｘまたはＢＯｘで表される常誘電体からなり、かつ、ＢサイトがＧｅ及びＳｉから選択される少なくとも１種からなることができる。
前記ＡＢＯｘで表される常誘電体は、ＡサイトがＢｉ、Ｈｆ、Ｚｒ、Ｖ及びＷから選択される少なくとも１種からなることができる。これらの元素は、上記（Ａ）の場合と同様に、強誘電体のサイトを置換しても影響が少ないように、強誘電体の構成元素と同じ元素が好ましい。特にＢｉ層状ペロブスカイトは、化学量論組成に対して僅かに過剰Ｂｉが存在した方が特性が良いため、ＡサイトはＢｉであることが好ましい。
また、前記ＡＢＯｘで表される常誘電体は、ＡサイトがＣａ、Ｓｒ、Ｌｎ（Ｌｎはランタノイドの略称であり、Ｌｎ：Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｙｂ、Ｌｕ）、Ｎｂ、Ｍｎ及びＰｂから選択される少なくとも１種からなることができる。
層状ペロブスカイト系強誘電体としては、ＳｒＢｉＴａＯ系の強誘電体（たとえばＳｒＢｉ２Ｔａ２Ｏ９）、ＢｉＬａＴｉＯ系の強誘電体（たとえばＢｉ３．２５Ｌａ０．７５Ｔｉ３Ｏ１２）、ＢｉＴｉＯ系の強誘電体（たとえばＢｉ４Ｔｉ３Ｏ１２）、ＢｉＷＯ系の強誘電体（たとえばＢｉ２ＷＯ６）、ＢｉＭｏＯ系の強誘電体（たとえばＢｉ２ＭｏＯ６）などを挙げることができる。
ＡＢＯｘで表され、ＢサイトがＧｅ及びＳｉの少なくとも１種からなり、かつ、ＡサイトがＨｆ、Ｚｒ、Ｖ及びＷの少なくとも１種からなる常誘電体としては、前述したものを用いることができる。ＡＢＯｘで表され、ＢサイトがＧｅ及びＳｉの少なくとも１種からなり、かつ、ＡサイトがＢｉである常誘電体としては、ＢｉＧｅＯ系（Ｂｉ４Ｇｅ３Ｏｘ、Ｂｉ２Ｇｅ１Ｏｘ）、ＢｉＳｉＯ系（Ｂｉ４Ｓｉ３Ｏｘ）を挙げることができる。
さらに、ＡＢＯｘで表され、ＢサイトがＧｅ及びＳｉの少なくとも１種からなり、かつ、ＡサイトがＣａ、Ｓｒ、Ｌｎ（Ｌｎの中でも、特にＬａ、Ｎｄ、Ｓｍが結晶の単一配向性向上の効果が顕著である。）、Ｎｂ、Ｍｎ及びＰｂから選択される少なくとも１種からなる常誘電体としては、ＣａＳｉＯ３、ＳｒＳｉＯ３、ＮｂＳｉＯ４、ＭｎＳｉＯ４、ＰｂＳｉＯ４等を挙げることができる。この常誘電体は、前述した（Ａ）のＰＺＴ系強誘電体と組み合わせて用いられる場合にも適用できる。
（Ｃ）前記強誘電体相は、タングステンブロンズ系強誘電体からなり、前記常誘電体相は、ＡＢＯｘまたはＢＯｘで表される常誘電体からなり、かつ、ＢサイトがＧｅ及びＳｉから選択される少なくとも１種からなることができる。
（Ｄ）強誘電体は、角形性のよいヒステリシスを得るために、以下の結晶構造をとることが望ましい。
前記ＰＺＴ系強誘電体は、（１１１）優先配向の正方晶構造をとることができる。前記ＰＺＴ系強誘電体は、（１００）優先配向の稜面体晶構造をとることができる。
また、前記層状ペロブスカイト系強誘電体は、（１１５）優先配向のＳＢＴであることができる。前記層状ペロブスカイト系強誘電体は、（１１７）優先配向のＢＩＴであることができる。
（Ｅ）前記強誘電体膜は、強誘電体材料と、該強誘電体よりも比誘電率の小さな、シリケート及びゲルマネートの少なくとも一方からなる常誘電体材料と、を含む混合材料を用いることができる。このように強誘電体材料にこれより比誘電率の小さい常誘電体材料を混合することにより、強誘電体膜の比誘電率を小さくできヒステリシスの角型性をさらによくできる。
（Ｆ）前記強誘電体の材料Ａに対する前記常誘電体の材料Ｂの割合は、モル比で０．１≦材料Ｂ／材料Ａ≦９とすることができる。さらに、前記割合は、モル比で０．１≦材料Ｂ／材料Ａ≦１、あるいは１＜材料Ｂ／材料Ａ≦９とすることで、強誘電体膜の固溶状態を制御できる。
本実施の形態にかかる強誘電体メモリ装置の製造方法は、第１の原料液と第２の原料液とを含むセラミックス原料液を結晶化する工程を含み、前記第１の原料液は、強誘電体相を生成するための原料液であり、前記第２の原料液は、常誘電体相を生成するための原料液である。
キャパシタを構成する強誘電体膜の形成は、スパッタ、ＭＯＣＶＤ（Ｍｅｔａｌｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）でもよいが、これらの方法では結晶化前の成膜において膜に内部応力が発生するので結晶の成長制御を阻害する。また、これらの方法では結晶化のためのアニール前に緻密な膜と成るために結晶成長における元素のマイグレーションが悪く、そのため結晶化温度が高く且つ酸素が入りにくくなって酸素欠損を生じ易い。これらの理由から、本実施の形態の製造方法では、ゾルゲルやＭＯＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）の様に液状の原料を用いることが好ましい。
本発明の実施の形態の製造方法は、さらに以下の態様のいずれかを有することができる。
（ａ）前記セラミックス原料液は、前記第１の原料液と前記第２の原料液とを、液状態で、１００：４００ないし１００：９００の比率（体積比）で混合して形成できる。この比率は、例えば、層状ペロブスカイト系強誘電体の場合に好ましい。
このように第１の原料液と第２の原料液とを混合することにより、ミクロ的に強誘電体材料と常誘電体材料とが分散されたセラミックス原料を得ることができる。第１の原料液（強誘電体材料）と第２の原料液（常誘電体材料）との比率を上記範囲とし、強誘電体材料に対して常誘電体材料を相対的に多くすることにより、膜の厚さ方向には強誘電体を連続的に形成し、膜の面方向には強誘電体相と常誘電体相を分散させることができる。常誘電体材料が強誘電体材料に比べてこの範囲より多いと分極値の低下を招く。
（ｂ）前記第１の原料液と前記第２の原料液とは、ＬＳＭＣＤ（Ｌｉｑｕｉｄ  Ｓｏｕｒｃｅ  Ｍｉｓｔｅｄ  Ｃｈｅｍｉｃａｌ  Ｄｅｐｏｓｉｔｉｏｎ）などを用いて、ミスト状態で塗布できる。この手法は、液状セラミックス原料をスプンコートやディッピングを用いた塗布法に比較して、強誘電体相と常誘電体相の分散を顕在化させ易い。
（ｃ）第１電極上に前記セラミックス原料液を塗布した後、ラピットサーマルアニールによって該セラミックス原料液を結晶化して強誘電体膜を形成し、前記強誘電体膜上に第２電極を形成し、酸素を含む加圧雰囲気下でアニールを行うことができる。
強誘電体膜に強誘電体相と常誘電体相とを混在化させるには、ラピッドサーマルアニール（以下、「ＲＴＡ」という）による結晶化を行うことが望ましい。強誘電体材料と常誘電体材料とが混在した材料を用いるキャパシタの形成においては、常誘電体材料を加えることにより強誘電体の結晶成長を促進させる効果が見られる。しかし、この方法では、強誘電体結晶の生成温度より低い温度で生成する異相（パイロクロア、フローライト）の成長も促進させるため、強誘電体結晶の生成温度まで急激に温度を上げることが好ましい。ＦＡ（ファーネス）を用いた場合には、強誘電体組成のみでは異相が存在しても必ず強誘電体が生成されるが、常誘電体を加えると殆ど強誘電体は生成しない。またＲＴＡを用いることにより結晶の配向度向上も見られる。これは、結晶化初期過程において膜の厚さ方向に急激な温度勾配ができるためと推定される。
また、第２電極形成後に大気圧より高い圧力雰囲気下で結晶化後のアニールを行うと、強誘電体膜と電極との界面にできる酸素ベイカンシーによる欠陥部の厚さ、いわゆるスクリーニング長を少なくできるため膜厚を薄くすることができる。このように強誘電体膜を薄くすることにより、膜の剥離の防止が図れる。
本実施の形態によれば、周辺回路を同一基板上に集積化した単純マトリクス型強誘電体メモリ装置を高い再現性及び安定性を持って実現することが可能となる。
本実施の形態の強誘電体メモリ装置は、第１電極と、前記第１電極と交差する方向に配列された第２電極と、少なくとも前記第１電極と前記第２電極との交差領域に配置された強誘電体膜と、を含み、前記第１電極、前記強誘電体膜及び前記第２電極によって構成されるキャパシタがマトリクス状に配置された強誘電体メモリ装置であって、前記強誘電体膜は、Ｓｉ及びＧｅの少なくとも一方を含むことができる。
前記強誘電体膜は、代表的には、酸素八面体構造を有する複合酸化物であって、該酸素八面体構造中にＳｉ及びＧｅの少なくとも一方、好ましくは両方を含むものがある。あるいは、本実施の形態のセラミックスは、酸素八面体構造を有する複合酸化物に、Ｓｉ及びＧｅの少なくとも一方、好ましくは両方を含む常誘電体が固溶されたものともいえる。このような酸素八面体構造に含まれるＳｉ及びＧｅは、それぞれ６配位となる。本実施の形態の強誘電体膜は、極めてすぐれたヒステリシス特性、例えば良好な角型性を有し、また、強誘電体膜の結晶化温度を通常よりかなり低くすることができる。
本実施の形態のセラミックスは、前記複合酸化物の酸素八面体構造中に位置する金属陽イオン（Ｂサイトイオン）をＳｉイオン及びＧｅイオンの少なくとも一方で置換したものである。例えば、本発明による（Ｂｉ，Ｌａ）４（Ｔｉ，Ｓｉ，Ｇｅ）３Ｏ１２強誘電体は、ＢサイトイオンをＳｉ４＋及びＧｅ４＋で、それぞれ置換したものである。このような（Ｂｉ，Ｌａ）４（Ｔｉ，Ｓｉ，Ｇｅ）３Ｏ１２は、Ｂｉ４Ｔｉ３Ｏ１２から容易に類推できる類のものではない。なぜならばＳｉ４＋及びＧｅ４＋は共有結合性が強く、金属元素ではないこと、ペロブスカイトを構成する元素の置換には通常イオン半径の非常に近いものを用いるが、Ｔｉ４＋の０．６Åに対しＳｉ４＋は０．２６Åと非常に小さいことから、Ｓｉ４＋及びＧｅ４＋をＢサイトイオンの置換候補とは、本来考え難いからである。したがって、本実施の形態の強誘電体は、これまで強誘電体材料とは全く異なるものである。
また、ＳｉとＧｅの両者が含まれる強誘電体は、以下のような利点がある。すなわち、ＳｉとＧｅによってそれぞれ酸素八面体のＢサイトの一部を置き換えることで、本発明のセラミックスは格段に作り易さが向上する。すなわち、イオン半径がＳｉに比べて大きく、かつＢサイトの格子間隔に近いイオン半径を有するＧｅは、Ｓｉに比べて格段に酸素八面体のＢサイトに対する置換能が高いためである。これは、Ｇｅが酸素八面体のＢサイトに入ると、それに応じて酸素八面体の格子全体が縮むか、あるいは歪むために、ＳｉもＢサイトでの置換がしやすいことによる。このように、ＳｉとＧｅを同時に用いることにより、Ｇｅだけの場合に比べて酸素八面体中への共有結合性の導入をより充分に行うことができ、常誘電体の触媒機能をさらに高めることができる。
この強誘電体メモリ装置においては、さらに以下の態様のいずれかを有することができる。
（Ａ）前記強誘電体膜は、強誘電体材料と、該強誘電体よりも比誘電率の小さな、シリケート及びゲルマネートの少なくとも一方からなる常誘電体材料と、を含む混合材料を用いることができる。この態様の利点は既に述べたので記載しない。
（Ｂ）  前記常誘電体材料は、ＣａＳｉＯ３、ＢａＳｉＯ３、ＰｂＳｉＯ３、ＺｎＳｉＯ３、ＭｇＳｉＯ３、Ｂ２ＳｉＯ５、Ａｌ２ＳｉＯ５、Ｙ２ＳｉＯ５、Ｌａ２ＳｉＯ５、Ｃｒ２ＳｉＯ５、Ｂｉ２ＳｉＯ５、Ｇａ２ＳｉＯ５、ＺｒＳｉＯ４、ＴｉＳｉＯ４、ＨｆＳｉＯ４、ＮｂＳｉＯ４、ＭｏＳｉＯ５、ＷＳｉＯ５、Ｖ２ＳｉＯ７からなる群から選択される１種以上の酸素四面体構造を有する層状化合物、及び
ＣａＧｅＯ３、ＢａＧｅＯ３、ＰｂＧｅＯ３、ＺｎＧｅＯ３、ＭｇＧｅＯ３、Ｂ２ＧｅＯ５、Ａｌ２ＧｅＯ５、Ｙ２ＧｅＯ５、Ｌａ２ＧｅＯ５、Ｃｒ２ＧｅＯ５、Ｂｉ２ＧｅＯ５、Ｇａ２ＧｅＯ５、ＺｒＧｅＯ４、ＴｉＧｅＯ４、ＨｆＧｅＯ４、ＮｂＧｅＯ４、ＭｏＧｅＯ５、ＷＧｅＯ５、Ｖ２ＧｅＯ７からなる群から選択される１種以上の酸素四面体構造を有する層状化合物の少なくとも１種を含むことができる。
（Ｃ）前記強誘電体材料に対する前記常誘電体材料の割合は、モル比で０．１≦常誘電体材料／強誘電体材料≦９とすることができる。前記割合をこの範囲とすることで、例えば層状ペロブスカイト系強誘電体のヒステリシス特性、インプリント及びリテンション特性、耐水素性などを高めることができる。また、前記割合を選択することで、強誘電体膜の状態、例えば固溶状態や層構造を制御できる。例えば、前記割合を、モル比で０．１≦常誘電体材料／強誘電体材料≦１とすると、強誘電体と常誘電体とが固溶体を形成する。また、例えば、前記割合を、モル比で１＜常誘電体材料／強誘電体材料≦９とすると、強誘電体と常誘電体との固溶体と、柱状の常誘電体相とが共存する状態の強誘電体膜を得ることができる。
次に、本実施の形態をさらに詳細に説明する。
１．強誘電体メモリ装置のキャパシタ
図１は、本実施の形態の強誘電体メモリ装置における、強誘電体キャパシタを示した図である。図１において、１０１は強誘電体相と常誘電体相とが混在する強誘電体膜（以下、これを「混相薄膜」ともいう）、１０２は第１電極、１０３は第２電極である。混相薄膜１０１は、例えば、ＰＺＴあるいはＳＢＴよりなる強誘電体相と、ＡＢＯｘ系酸化物あるいはＢＯｘ系酸化物よりなる常誘電体相から構成される。第１電極１０２及び第２電極１０３は、Ｐｔ、Ｉｒ、Ｒｕ等の貴金属単体または前記貴金属を主体とした複合材料よりなる。第１電極に強誘電体の元素が拡散すると電極と強誘電体膜との界面部に組成ずれを起こしヒステリシスの角型性が低下するため、第１電極には強誘電体の元素が拡散しない緻密性が要求される。第１電極の緻密性を上げるために、質量の重いガスでスパッタ成膜する方法、Ｙ、Ｌａ等の酸化物を貴金属電極中に分散させる等の方法がとられる。なお、図１においては、基板やその他の強誘電体メモリ装置の構成要素（ＭＯＳトランジスタ等）を省略している。これらの構成要素については後述する。
次に、混相薄膜１０１の成膜方法の一例を述べる。
第１の原料液は、強誘電体相の構成金属元素の、金属化合物または金属無機化合物を溶媒に溶解した溶液である。第２の原料液は、ＡＢＯｘ系酸化物またはＢＯｘ系酸化物の構成金属元素の、金属化合物または金属無機化合物を溶媒に溶解した溶液である。これらの第１の原料液と第２の原料液を混合してセラミックス原料液を形成する。第１の原料液と第２の原料液との混合体積比は、１００：４００〜１００：９００である。
これらの混合液を図５に示したフローチャートに従い成膜する。具体的には、前処理加熱工程、溶液塗布工程、乾燥熱処理工程、脱脂熱処理工程および仮焼結工程の一連の工程を所望の回数行い、最後に焼成して強誘電体膜を形成する。条件の例を下記に示す。前処理加熱工程は１５０℃〜１８０℃で行う。混合液の塗布は、スピンコートなどの塗布法で行う。乾燥熱処理は、窒素雰囲気下、１５０℃〜１８０℃で行う。仮焼結（脱脂熱処理工程）はＲＴＡを用い、酸素雰囲気下、２５０℃〜２８０℃で行う。焼結（結晶化）はＲＴＡを用い、酸素雰囲気下、４２５〜６５０℃で行う。なお、常誘電体を混在させない一般的な手法の結晶化温度は７００℃〜８００℃と、本実施の形態に比べて高い。また焼結後の膜厚は１５〜２００ｎｍである。次に、第２電極をスパッタにより形成した後に、好ましくは加圧下雰囲気（例えばアルゴンと、２〜９．９気圧の酸素の混合ガス）でアニールを行い、強誘電体キャパシタを得る。
図２は、本実施の形態で用いられる強誘電体キャパシタのＰ（分極）−Ｖ（電圧）ヒステリシス曲線を模式的に示した図である。この強誘電体キャパシタにおいては、電圧＋Ｖｓ印加時に分極量Ｐ（＋Ｖｓ）を有し、その後電圧０にした時分極量Ｐｒとなり、更に電圧−１／３Ｖｓとした時分極量Ｐ（−１／３Ｖｓ）となり、電圧−Ｖｓとした時分極量Ｐ（−Ｖｓ）となり、再び電圧０とした時分極量−Ｐｒとなり、更に電圧＋１／３Ｖｓとした時分極量Ｐ（＋１／３Ｖｓ）となり、再び電圧＋Ｖｓとした時分極量は再びＰ（＋Ｖｓ）に戻るようなヒステリシス曲線を描く。
ここで、本願発明者は、本実施の形態で用いられる強誘電体キャパシタにおいて、以下のことを見いだした。すなわち、一旦電圧Ｖｓを印加して分極量Ｐ（＋Ｖｓ）にした後、−１／３Ｖｓの電圧を印加し、さらに印加電圧を０とした時、ヒステリシスループは図２中矢印に示す軌跡をたどり、分極量は安定な値Ｐ０（０）を持つ。また、一旦電圧−Ｖｓを印加して分極量Ｐ（−Ｖｓ）にした後、＋１／３Ｖｓの電圧を印加し、さらに印加電圧を０とした時、ヒステリシスループは図２中矢印に示す軌跡をたどり、分極量は安定な値Ｐ０（１）を持つ。
この分極量Ｐ０（０）と分極量Ｐ０（１）の差が充分にとれていれば、前記特開平９−１１６１０７号公報等に開示されている駆動法により単純マトリクス型強誘電体メモリ装置を動作させることが可能である。
上記強誘電体キャパシタによれば、結晶化温度の低温化、ヒステリシスの角型性の向上、Ｐｒの向上が図れる。かかる強誘電体キャパシタを有する単純マトリクス型の強誘電体メモリ装置は駆動が可能である。また強誘電体キャパシタのヒステリシスにおける角型性の向上は、単純マトリクス型の強誘電体メモリ装置の駆動にとって重要なディスターブの安定性に顕著な効果がある。単純マトリクス型強誘電体メモリ装置においては、書き込み、読み出しを行わないセルにも±１／３Ｖｓの電圧がかかるため、この電圧で分極が変化しないこと、いわゆるディスターブ特性が安定である必要がある。本願発明者は、一般的なＳＢＴでは分極の安定した状態から分極を反転させる方向に１／３Ｖｓパルスを１０１０回与えると分極量は３０〜５０％の低下が見られるが、本発明によると１０％以下の低下量であることを確認した。
次に、原料をミスト化して成膜する所謂ＬＳＭＣＤ法による成膜について述べる。図６はそのための装置２００を模式的に示した断面図である。
第１の原料２１０は、噴霧器２３０によりメッシュ２４０に送られる。メッシュ２４０を通過した第１原料は、ミスト２５０となり、基体１０の上に供給される。また第２の原料２２０も、噴霧器２３２、メッシュ２４０を通りミスト２５０となり基体１０に供給される。第１の原料、第２の原料を同時に供給した時の堆積状態を模式的に図７（平面図）に示す。堆積された原料の膜は、原料２１０からのミスト２１０ａと、原料２２０からのミスト２２０ａとから成る。以後の熱処理は、前述した条件と同じにすることができる。ＬＳＭＣＤ法は強誘電体原料と常誘電体原料を膜の面方向に分散させた状態を容易に作ることができる。
図８は、結晶化後の強誘電体相と常誘電体相とが含まれる混相薄膜を模式的に示した断面図である。図８では、膜の厚さ方向には強誘電体相４２が継続的に形成され、面方向に強誘電体相４２が常誘電体相５２により遮断され分散されている状態の膜を模式的に示している。この方法によっても良好なヒステリシス特性を有する強誘電体キャパシタが得られる。スピンコート法では面方向に強誘電体相と常誘電体相を明瞭に分散させるには常誘電体材料の割合を多くする必要が有る。この手法による９０°ドメイン発生の抑制効果は、強誘電体相に圧縮応力を加えるメカニズムではなく、強誘電体相を面方向に常誘電体により遮断し分散させたことによるものが支配的であると考えられる。
２．強誘電体メモリ装置
図３Ａ，Ｂは、本実施の形態における、単純マトリクス型の強誘電体メモリ装置の構成を示した図である。図３Ａはその平面図、図３Ｂは図３ＡのＡ−Ａ線に沿った断面図である。図３Ａにおいて、符号３０１乃至３０３は基板３０８上に所定の数配列されたワード線であり、符号３０４乃至３０６は所定の数配列されたビット線である。ワード線３０１乃至３０６とビット線３０４乃至３０６との間に、強誘電体相と常誘電体相とが混在する強誘電体膜３０７が挿入され、ワード線とビット線の交差領域に強誘電体キャパシタが形成される。
この単純マトリクスにより構成されるメモリセルを配列した強誘電体メモリ装置において、ワード線とビット線の交差領域に形成される強誘電体キャパシタへの書き込みと読み出しは、図示しない周辺の駆動回路や読み出し用の増幅回路等（これらを「周辺回路」と称す）により行う。この周辺回路は、メモリセルアレイと別の基板上にＭＯＳトランジスタにより形成して、ワード線及びビット線に接続するようにしてもよいし、あるいは基板３０８に単結晶シリコン基板を用いることにより、周辺回路をメモリセルアレイと同一基板上に集積化することも可能である。
図４は、本実施の形態における、メモリセルアレイが周辺回路と共に同一基板上に集積化されている強誘電体メモリ装置の一例を示す断面図である。同図において、単結晶シリコン基板４０１上にＭＯＳトランジスタ４０２が形成され、このトランジスタ形成領域が周辺回路部となる。ＭＯＳトランジスタ４０２は、単結晶シリコン基板４０１、ソース・ドレイン領域４０５、ゲート絶縁膜４０３、ゲート電極４０４により構成される。４０６は素子分離用酸化膜、４０７は第１の層間絶縁膜、４０８は第１の配線層である。４０９は第２の層間絶縁膜、４１０は強誘電体キャパシタの下部電極（第１電極または第２電極）であり、これがワード線またはビット線となる。４１１は強誘電体膜であり、４１２は強誘電体膜の上に形成された上部電極（第２電極または第１電極）であり、これがビット線またはワード線となる。
下部電極４１０と、強誘電体相と常誘電体相とを含む強誘電体膜４１１と、上部電極４１２とにより、メモリセルアレイが構成される。４１３は第３の層間絶縁膜であり、４１４は第２の配線層である。第２の配線層４１４により、メモリセルアレイと周辺回路部が接続される。４１５は保護膜である。以上の構成の強誘電体メモリ装置では、メモリセルアレイと周辺回路部は同一基板上に集積することができる。なお、図４の場合、周辺回路部上にメモリセルアレイが形成されている構成であるが、もちろん、周辺回路部上にメモリセルアレイが配置されず、メモリセルアレイは周辺回路部と平面的に接しているような構成としてもよい。
本実施の形態で用いられる強誘電体キャパシタは、ヒステリシスの角形性が非常に良く、安定なディスターブ特性を有する。さらに、この強誘電体キャパシタは、プロセス温度の低温化により周辺回路等や他の素子へのダメージが少なく、またプロセスダメージ（特に水素の還元）が少ないので、ダメージによるヒステリシスの劣化を抑えることができる。したがって、かかる強誘電体キャパシタを用いることで、単純マトリクス型強誘電体メモリ装置の駆動が可能になる。
３．実施例
以下、実施例によって本発明をさらに具体的に説明する。
（実施例１）
本実施例では、強誘電体材料としてＳＢＴを用いた。強誘電体を生成するための第１の原料液は次の様にして得た。２−エチルヘキサン酸ビスマスの濃度が０．１ｍｏｌ／ｌのトルエン溶液１１００ｍｌ、２−エチルヘキサン酸ストロンチュームの濃度０．１ｍｏｌ／ｌのトルエン溶液４００ｍｌ、タンタルエトキシドの濃度０．１ｍｏｌ／ｌのトルエン溶液１０００ｍｌ、２−エチルヘキサン１００ｇを混合し混合液を調製した。この混合液を、窒素雰囲気下、１２０℃で１時間加熱還流し、溶媒を常圧留去した。これにＳｒ０．８Ｂｉ２．２Ｔａ２Ｏｘ（ＳＢＴ）としての酸化物濃度が０．１ｍｏｌ／ｌになるようにトルエンを加え第１の原料液を得た。
一方、常誘電体を生成するための第２の原料液は次の様にして得た。２−エチルヘキサン酸ビスマスの０．１ｍｏｌ／ｌのトルエン溶液１５００ｍｌ、シリコンエトキシドの０．１ｍｏｌ／ｌのトルエン溶液７５０ｍｌ、及び２−エチルヘキサン１００ｇを混合し混合液を調製した。この混合液を、窒素雰囲気下、１２０℃で１時間加熱還流し、溶媒を常圧留去した。これに、Ｂｉ２Ｓｉ１Ｏ５としての酸化物濃度が０．１ｍｏｌ／ｌになるようにトルエンを加え、第２の原料液を得た。
得られた第１の原料液と第２の原料液を混合して、混合体積比の違う５種類の混合液を得た。混合液の比率は、１００：５０、１００：４０、１００：３０、１００：２０及び１００：９００である。
これらの混合液を図５に示したフローチャートに従いそれぞれ成膜した。前処理加熱工程、溶液塗布工程、乾燥熱処理工程および仮焼結工程の一連の工程を２回行い、最後に焼成してキャパシタを形成した。具体的な条件を以下に示す。前処理加熱工程は１８０℃で３０秒行った。混合液の塗布は、白金電極上にスピンコーター（３０００ｒｐｍ）で、３０秒間行った。乾燥熱処理は、窒素雰囲気下、１６０℃で１分間行った。仮焼結はＲＴＡを用い、酸素雰囲気下、２５０〜２８０℃で３０秒行った。焼結はＲＴＡを用い、酸素雰囲気下、６００〜７００℃で６０分行った。焼結後の強誘電体膜の膜厚は５０ｎｍであった。次に、白金電極をスパッタにより形成した後に、３気圧の酸素とＡｒとの混合ガス雰囲気中でアニールを行い、５種類の強誘電体キャパシタを得た。これらの各強誘電体キャパシタのヒステリシスは、いずれも良好であった。
（実施例２）
本実施例では、Ｂｉ系強誘電体材料のＢｉ４Ｔｉ３Ｏ１２（ＢＩＴ）と常誘電体とが混在した材料であるＢｉ４Ｗ０．１Ｖ０．２Ｓｉ０．１Ｇｅ０．１Ｔｉ２．５Ｏ１２（ＢＷＶＳＧＴ１）と、Ｂｉ４Ｗ０．２Ｖ０．４Ｓｉ０．２Ｇｅ０．２Ｔｉ２Ｏ１２（ＢＷＶＳＧＴ２）とを用いて、白金電極上にスピンコート法で成膜を行った。
本実施例によるゾルゲル溶液合成手順を示す。Ｂｉ４（Ｗ，Ｖ，Ｓｉ，Ｇｅ，Ｔｉ）３Ｏ１２強誘電体形成用ゾルゲル溶液は、Ｂｉ４Ｔｉ３Ｏ１２（ＢＩＴ）形成用ゾルゲル溶液と、ＷＳｉＯ５（ＷＳＯ）及びＶ２ＧｅＯ７（ＶＧＯ）形成用ゾルゲル溶液を混合して作製した。ＷＳＯ及びＶＧＯは層状触媒酸化物として公知の材料である。
ＢＩＴゾルゲル溶液１ｍｏｌに対し、ＷＳＯ及びＶＧＯをそれぞれ０．１ｍｏｌ添加したものがＢＷＶＳＧＴ１形成用ゾルゲル溶液であり、ＢＩＴゾルゲル溶液１ｍｏｌに対し、ＷＳＯ及びＶＧＯをそれぞれ０．２ｍｏｌ添加したものがＢＷＶＳＧＴ２形成用ゾルゲル溶液である。
基板にはＰｔ被覆Ｓｉ基板を用い、上記手順で作製した本発明による強誘電体形成用ゾルゲル溶液を用いて以下の成膜条件により、それぞれ膜厚１００ｎｍの薄膜を作製した。結晶化は５５０℃で、それぞれ１ａｔｍ酸素中で２０分間行った。
強誘電体膜形成条件；
（ａ）スピンコート（５００ｒｐｍ  ５ｓｅｃ→４０００ｒｐｍ  ２０ｓｅｃ）
（ｂ）乾燥（１５０℃  ２ｍｉｎ  ｉｎ  ａｉｒ）
（ｃ）仮焼成（４００℃  ５ｍｉｎ  ｉｎ  ａｉｒ）
（ｄ）焼成（結晶化）（５５０℃  ２０ｍｉｎ、ＲＴＡ  ｉｎ  Ｏ２  ａｔ  １ａｔｍ）
（ａ），（ｂ），（ｃ）の工程を順次４回繰り返した後、工程（ｄ）を行った。このようにして得られた各強誘電体膜のＸＲＤパターンは図１０に示すようになった。図中に示したように、ＢＷＶＳＧＴ１及びＢＷＶＳＧＴ２のどちらも（１１７）単一配向膜であることが分かる。
次にＰｔ上部電極を形成し、強誘電体キャパシタをそれぞれ作製し、強誘電特性の評価を行った。
Ｄ−Ｅヒステリシス特性を評価したところ、図１１に示したように、ＢＷＶＳＧＴ１、ＢＷＶＳＧＴ２共に本発明の強誘電体メモリ装置に最適の良好な角型性を示した。分極値はそれぞれ、ＢＷＶＳＧＴ１がＰｒ＝１８μＣ／ｃｍ２、ＢＷＶＳＧＴ２がＰｒ＝１０μＣ／ｃｍ２の値を有していた。
なお、ＢＩＴのＢサイトＴｉを１以上置換した場合、極端にＰｒが小さくなり、本発明の強誘電体メモリ装置には適用が難しいことが分かった。
（実施例３）
本実施例はＰｂ系の強誘電体材料に関する。
本実施例では、Ｐｂ１．１Ｚｒ０．１Ｔｉ０．８Ｓｉ０．１Ｏ３（ＰＺＴＳ１）と、Ｐｂ１．１Ｚｒ０．７Ｔｉ０．２Ｓｉ０．１Ｏ３（ＰＺＴＳ２）とを用いて、白金電極上にスピンコート法で成膜を行った。本実施例によるゾルゲル溶液合成手順を示す。強誘電体材料はＰｂＺｒＴｉＯ３（ＰＺＴ）強誘電体形成用ゾルゲル溶液とＰｂＳｉＯ３（ＰＳＯ）形成用ゾルゲル溶液を混合して作製した。
まず初めに、Ｐｂの過剰添加量が０，５，１０，２０％であるＰＺＴゾルゲル溶液１ｍｏｌに対し、ＰＳＯを０．０１ｍｏｌ添加したものを用いて薄膜形成を行った。基板にはＰｔ被覆Ｓｉ基板を用い、上記手順で作製した強誘電体形成用ゾルゲル溶液を用いて以下の成膜条件により、それぞれ膜厚１００ｎｍの薄膜を作製した。結晶化は４２５℃で、それぞれ１ａｔｍ酸素中で１０分間行った。
強誘電体膜形成条件；
（ａ）スピンコート（５００ｒｐｍ  ５ｓｅｃ→４０００ｒｐｍ  ２０ｓｅｃ）
（ｂ）乾燥（１５０℃  ２ｍｉｎ  ｉｎ  ａｉｒ）
（ｃ）仮焼成（２５０℃  ５ｍｉｎ  ｉｎ  ａｉｒ）
（ｄ）焼成（結晶化）（４２５℃  １０ｍｉｎ、ＲＴＡ  ｉｎ  Ｏ２  ａｔ  １ａｔｍ）
（ａ），（ｂ），（ｃ）工程を順次４回繰り返した後、工程（ｄ）を行った。このようにして得られたキャパシタは、図１２のようなＸＲＤパターンが得られた。Ｐｂの過剰添加量が５％のとき、最大の結晶性を示した。従来から、Ｐｂは蒸気圧が高く揮発しやすいため、それを補うために２０％程度の過剰Ｐｂ成分が溶液中に予め添加されているのが普通であるが、ＰＳＯを０．０１ｍｏｌ添加したものを用いた本実施例の場合、ＰＺＴゾルゲル溶液のＰｂ過剰添加量が５％程度で十分であることが示された。このことは、本実施例で添加したＰＺＯが、何らかの働きで、ＰＺＴゾルゲル溶液中の過剰Ｐｂ成分の揮発を防止していると共に、ＰＳＯ中のＰｂは、単なる過剰Ｐｂ成分として働いているのではないことを示している。
（実施例４）
実施例３の結果から５％過剰Ｐｂ成分を添加したＰＺＴゾルゲル溶液１ｍｏｌに対し、ＰＳＯを０．１ｍｏｌ添加したものをＰＺＴＳ形成用ゾルゲル溶液として用い、ＰＺＴＳ薄膜形成を試みた。実際には、前述のＰＺＴＳ１及びＰＺＴＳ２薄膜の形成を行った。
ＰＺＴは反強誘電体ＰｂＺｒＯ３と強誘電体ＰｂＴｉＯ３の固溶体であり、それぞれがほぼ１：１で混合されたＰｂＺｒ０．５２Ｔｉ０．４８Ｏ３を境界にして、結晶系が異なることが知られている。Ｔｉを多く含む場合、正方晶構造を取り、Ｚｒを多く含む場合、稜面体晶を取ることが知られている。そこで本実施例では、正方晶構造を取るＰＺＴＳ１と、稜面体晶を取るＰＺＴＳ２の両方の薄膜形成を試みた。
基板にはＰｔ被覆Ｓｉ基板を用い、前述の薄膜形成条件を用いて、それぞれ膜厚１００ｎｍの薄膜を作製した。結晶化は４２５℃、１ａｔｍ酸素中で１０分間行った。ただし、ＰＺＴＳ２薄膜形成に際して、各仮焼成工程の後に、波長２５４ｎｍのＵＶランプを用いて紫外線を各１０分間照射した。
このようにして得られたＰＺＴＳ１及びＰＺＴＳ２強誘電体膜のＸＲＤパターンは図１３に示すようになった。図中に示したように、ＰＺＴＳ１は（１１１）単一配向膜であり、ＰＺＴＳ２（１００）単一配向膜であった。このことから、紫外線を照射することにより（１００）単一配向のＰＺＴ膜が得られることが確認された。
次にＰｔ上部電極を形成した後、９．９ａｔｍのＯ２雰囲気中で３０分間の加圧アニールを行い、強誘電体キャパシタをそれぞれ作製し、強誘電特性の評価を行った。
Ｄ−Ｅヒステリシス特性を評価したところ、図１４に示したように、ＰＺＴＳ１、ＰＺＴＳ２共に本発明の強誘電体メモリ装置に最適の良好な角型性を示した。分極値はそれぞれ、ＰＺＴＳ１がＰｒ＝４５μＣ／ｃｍ２、ＰＺＴＳ２がＰｒ＝３０μＣ／ｃｍ２の値を有していた。
両者の膜疲労特性を評価したところ、図１５に示したように、どちらも良好な疲労特性を示した。従来、Ｐｔ電極に挟まれたＰＺＴ薄膜は、疲労特性が劣ることが知られているが、本発明のＰＳＯを添加したＰＺＴ薄膜は、膜疲労が見られず、電極材料として加工が困難なＩｒあるいはＩｒＯ２のような、酸化物電極を選択する必要がなく、この点からも本発明の有効性が証明されている。
（実施例５）
本実施例は、Ｐｂ系の強誘電体に関する。Ｌａ２ＳｉＯ５（ＬＳＯ）、ＰｂＧｅＯ３（ＰＳＯ）、ＮｂＳｉＯ４（ＮＳＯ）、ＣａＧｅＯ３（ＣＳＯ）及びＳｒＳｉＯ３（ＳＳＯ）形成用ゾルゲル溶液を全て１：１のモル比で混合したものを、正方晶組成のＰＺＴ（Ｚｒ／Ｔｉ＝２／８）形成用ゾルゲル溶液に４モル％添加した混合ゾルゲル溶液を用いて、（Ｐｂ，Ｌａ，Ｎｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｓｉ，Ｇｅ）Ｏ３（ＰＬＮＣＳＺＴＳＧ）薄膜を形成した。上記手順で作製した強誘電体形成用ゾルゲル溶液を用いて以下の成膜条件により、膜厚１００ｎｍの薄膜を作製した。結晶化は４２５℃で、それぞれ１ａｔｍ酸素中で１０分間行った。
強誘電体膜形成条件；
（ａ）スピンコート（５００ｒｐｍ  ５ｓｅｃ→４０００ｒｐｍ  ２０ｓｅｃ）
（ｂ）乾燥（１５０℃  ２ｍｉｎ  ｉｎ  ａｉｒ）
（ｃ）仮焼成（２５０℃  ５ｍｉｎ  ｉｎ  ａｉｒ）
（ｄ）焼成（結晶化）（５００℃  １０ｍｉｎ、ＲＴＡ  ｉｎ  Ｏ２  ａｔ  １ａｔｍ）
（ａ），（ｂ），（ｃ）の工程を順次４回繰り返した後、工程（ｄ）を行う。次にＰｔ上部電極を形成した後、１ａｔｍの酸素雰囲気中で５００℃、１０分間のアニールを行い、強誘電体キャパシタを作製し、強誘電特性の評価を行った。
Ｄ−Ｅヒステリシス特性を評価したところ、図１６に示したように、本発明の強誘電体メモリ装置に最適の良好な角型性を示した。分極値は、Ｐｒ＝４５μＣ／ｃｍ２の値を有していた。
両者のインプリント特性及びデータ保持特性を図１７の条件下で評価した。具体的には、インプリント、リテンション共に±２Ｖ、６６Ｈｚの三角波を一周期（＋２Ｖ→−２Ｖ）だけ印加し、１回だけ分極反転を行った後（すなわち−２Ｖでデータを書き込んだ状態）、インプリント評価の場合、−２Ｖ、５０ｋＨｚの矩形波を任意時間印加する。リテンション評価の場合、例えばホットプレート上で１５０℃、任意時間の保持を行う。この後、それぞれ書き込みと同一条件で読み出しを行う。
その結果、図１８に示したように、良好なインプリント特性及びリテンション特性を示した。図１８において、実線はテスト前の特性を示し、破線はテスト後の特性を示す。図１８から、テスト前後のヒステリシスはほとんど変化していないことが確認された。
ＰＺＴ中に添加したＬａ２ＳｉＯ５（ＬＳＯ）、ＰｂＳｉＯ３（ＰＳＯ）、ＮｂＳｉＯ４（ＮＳＯ）、ＣａＧｅＯ３（ＣＳＯ）及びＳｒＳｉＯ３（ＳＳＯ）形成用ゾルゲル溶液の内、ＳＳＯは触媒物質としては存在しないものであるが、それ以外のＬＳＯ、ＰＳＯ、ＮＳＯ及びＣＳＯは触媒物質の作用でＰＺＴ中に容易に添加され、良好な強誘電特性が得られたと考えられた。
また、ＰＳＯには過剰Ｐｂ量を減少させる働きがあることは前述の通りだが、Ａサイト置換元素として用いたＬａはＰＺＴの疲労特性を改善し、ＮｂはＳＢＴ等の角型性を改善し、Ｃａ及びＳｒは、インプリント特性を改善することが知られており、通常はＰＺＴへ数％添加して用いられる。またＢサイト置換元素としては、Ｓｉ及びＧｅを用いており、両者はＰＺＴ構成元素の共有結合性を高め、耐還元性を向上させる。
ところで、常誘電体を添加剤として用いることは、一般的に、常誘電体の添加分だけＰＺＴが化学量論組成からずれることを意味しており、このことは諸特性が改善されても、ＰＺＴが持つ、優れた強誘電特性を全て引き出すことは困難である。本実施例では、混合した全ての溶液を化学量論組成で用いることにより、この点を解決でき、上述のようなきわめて良好な特性が得られた。
またＳｉとＧｅを同時に用いることで、加圧することなしに、良好な特性が得られた。更に得られた強誘電体キャパシタを９．９ａｔｍのＯ２雰囲気中で３０分間の加圧アニールを行ったところ、図１９に示したように大幅なリーク電流の低減が確認された。
（実施例６）
本実施例では、Ｂｉ系層状ペロブスカイト強誘電体薄膜材料Ｂｉ４Ｔｉ３Ｏ１２（ＢＩＴ）１モルに対して、Ｂｉ２ＳｉＯ５（ＢＳＯ）をＲ（ＢＩＴに対するＢＳＯのモル）を０．１から９まで変化させた際の特性変化について検討を行った。膜厚は１００ｎｍ一定として、結晶化温度を６００℃とし、９．９気圧酸素中で５００℃加圧アニールを３時間施した後、Ｄ−Ｅヒステリシス特性を評価した。尚、薄膜形成は以下の手順で行った。
強誘電体薄膜形成条件；
（ａ）スピンコート（５００ｒｐｍ  ５ｓｅｃ→４０００ｒｐｍ  ２０ｓｅｃ）
（ｂ）乾燥（１５０℃  ２ｍｉｎ  ｉｎ  ａｉｒ）
（ｃ）仮焼成（４００℃  ５ｍｉｎ  ｉｎ  ａｉｒ）
（ｄ）焼成（結晶化）（６００℃  ２０ｍｉｎ、ＲＴＡ  ｉｎ  Ｏ２  ａｔ  １ａｔｍ）
（ｅ）ポストアニール（５００℃  １８０ｍｉｎ、Ｈｉｇｈ  Ｐｒｅｓｓｕｒｅ  Ａｎｎｅａｌ  ｉｎ  Ｏ２  ａｔ  ９．９ａｔｍ）
（ａ），（ｂ），（ｃ）の工程を順次４回繰り返した後、工程（ｄ），（ｅ）を行った。このようにして得られたキャパシタは、０．１≦Ｒ≦１の範囲では、ＸＲＤパターン上には、ＢＳＯのピークは観察されず、かつ得られた強誘電体は強い（１１１）配向性を示した。またＤ−Ｅヒステリシス特性評価においてはＲ＝０．１から１までは、図２０に示すように、Ｒの値が増加するに従ってヒステリシス形状が改善した。それと同時に、表面モフォロジーの大幅な改善が見られた。図２１にＲ＝０及びＲ＝０．１場合の表面写真を示した。Ｒ＝０．１の場合には、薄膜表面の粒径が大幅に減少した。このように本実施例では、強誘電体の初期核発生密度が大幅に高くなったことが示された。加えて、結晶化温度の低減と、インプリント及びリテンション特性の改善及び耐水素性が改善された。
一方、１＜Ｒ≦９の範囲では、ＸＲＤパターン上には、ＢＩＴとＢＳＯのピークが同時に観察され、また、ＢＳＯのＸＲＤピーク強度はＲの増加と共に増大した。また、図２２に示すように、Ｄ−Ｅヒステリシス特性評価においては、Ｒが１を越えると残留分極Ｐｒの値が減少し、Ｒの増加と共に減少した。しかしながら、ヒステリシス形状は角型性が良好なままＰｒのみ減少した。
ここで、ヒステリシス曲線の詳細について図２３を用いて説明する。図２３に示したように、強誘電体のヒステリシス曲線は、分極による点線部分と電界に対する傾き（比誘電率）を示す実線部分から成り立っている。ヒステリシス曲線が良好な角型を有するためには、分極反転が瞬時に起こり、かつ比誘電率が小さいことが重要であることが分かる。また、発明者らは、これを達成するために、比誘電率が異なる材料を混合する方法が、比誘電率を小さくするのに寄与すること、及び、大きな比誘電率を有する強誘電体中に比誘電率が３０と小さなシリケート材料及びゲルマネート材料を混合することが特に有効であることを発見した。これにより、従来６５０℃程度であった結晶化温度を６００℃程度まで低温化することができ、またインプリント及びリテンション特性の改善及び耐水素性が改善された。
すなわち、０．１≦Ｒ≦１の範囲では、ＢＳＯとＢＩＴが固溶体を形成する。つまりＢＳＯ中のＳｉが、ＢＩＴ中の酸素八面体のＢサイト置換に作用する。しかしながら、Ｒが１を越えると、膜中にはＢＳＯがＢＩＴよりも過剰となり、過剰となったＢＳＯはＢＳＯ−ＢＩＴ固溶体と共存する。この際に、得られたヒステリシスは角型良好のままであるため、両者は、上下電極に挟まれた柱状構造で存在しており、Ｒが大きくなると、ＢＳＯ−ＢＩＴ柱密度に対してＢＳＯ柱密度が大きくなるために、Ｐｒが減少する効果があった。
このことは、図２４の断面ＴＥＭ写真からも明らかである。Ｒ＝１の時、ＢＳＯ−ＢＩＴ柱の平均径は１０ｎｍであった。Ｒ＝９を越えるとＤ−Ｅヒステリシスは確認できなかった。すなわち、この時には、本発明の柱状構造が成立しなくなったものと考えられる。
さらに、上記Ｒ＝１の場合のＢＬＳＴキャパシタに対して、耐還元性について検討を行った。すなわち、３％水素を含む窒素中で４００℃、３０分間のアニールを施したところ、図２５に示すようにほとんど変化は見られなかった。本来、強誘電体結晶はイオン結合性が強いため、水素イオンに簡単に還元されてしまうことが知られている。しかしながら、Ｓｉ、Ｇｅといった共有結合性に富む元素が、強誘電体結晶中に入り込むことで、耐還元性が著しく向上した。
以上のように、本発明による強誘電体薄膜は、低温結晶性シリケート或いはゲルマネートの触媒効果により結晶化温度が低減する効果が見られた。また、この効果はＳｉ（シリケート）だけでも効果大であるが、イオン半径の大きな、つまり強誘電体の酸素八面体のＢサイトを置換しやすい、Ｇｅと同時に使うことはさらに有効である。
【図面の簡単な説明】
図１は、本発明の実施の形態における、強誘電体キャパシタの構成を示した図。
図２は、本発明の実施の形態における、強誘電体キャパシタのＰ（分極）−Ｖ（電圧）ヒステリシス曲線を示した図。
図３は、本発明の実施の形態における、単純マトリクスにより構成されるメモリセルを配列した強誘電体メモリ装置の構成を示した図であり、同図Ａはその平面図、同図Ｂはその断面図。
図４は、本発明の実施の形態における、メモリセルアレイが周辺回路と共に同一基板上に集積化されている強誘電体メモリ装置の一例を示す断面図。
図５は、本発明の実施の形態における、成膜プロセスのフローチャート。
図６は、本発明の実施の形態における、ミストによる原料を基体の上に形成するための装置を模式的に示した図。
図７は、本発明の実施の形態における、強誘電体膜を示す平面図。
図８は、本発明の実施の形態における、強誘電体膜を示す断面図。
図９は、本発明の実施例における強誘電体膜のＸＲＤパターンを示す図。
図１０は、本発明の実施例におけるキャパシタのヒステリシスを示す図。
図１１は、本発明の実施例における強誘電体膜のＸＲＤパターンを示す図。
図１２は、本発明の実施例における強誘電体膜のＸＲＤパターンを示す図。
図１３は、本発明の実施例におけるキャパシタのヒステリシスを示す図。
図１４は、本発明の実施例におけるキャパシタの疲労特性を示す図。
図１５は、本発明の実施例におけるキャパシタのヒステリシスを示す図。
図１６は、本発明の実施例におけるキャパシタのインプリント及びリテンション特性を求めるための条件を示す図。
図１７は、本発明の実施例におけるキャパシタのインプリント及びリテンション特性を示すヒステリシス図。
図１８は、本発明の実施例におけるキャパシタのリーク電流特性を示す図。
図１９は、本発明の実施例におけるキャパシタのヒステリシスを示す図。
図２０は、本発明の実施例における強誘電体膜の表面写真。
図２１は、本発明の実施例におけるキャパシタのヒステリシスを示す図。
図２２は、キャパシタのヒステリシスを示す図。
図２３は、本発明の実施例における強誘電体膜の断面ＴＥＭ写真。
図２４は、本発明の実施例におけるキャパシタのヒステリシスを示す図。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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