(57)【特許請求の範囲】
【請求項１】
表面の一部に絶縁性領域が画定された基板と、
前記基板表面の絶縁性領域の一部の領域上に配置され、半導体材料からなり、導電型が同一であり、かつ不純物濃度の相互に異なる低濃度領域と高濃度領域とを含む下部電極と、
前記下部電極の上に形成された誘電体層と、
前記誘電体層の上に形成され、前記下部電極と同一の導電型の半導体材料からなり、前記下部電極の低濃度領域の不純物濃度と高濃度領域の不純物濃度との中間の不純物濃度とされ、前記下部電極の低濃度領域及び高濃度領域に対向し、前記下部電極及び誘電体層と共に容量素子を構成する上部電極と
を有する半導体装置。
【請求項２】
前記基板の表面の一部に、さらに半導体領域が画定されており、
さらに、前記基板表面の半導体領域の一部の領域の表面層及びその上に形成され、ソース領域、ドレイン領域、及びゲート電極を含むトランジスタであって、該トランジスタのゲート電極が、前記下部電極と同一材料からなり、かつ同じ厚さを有し、前記高濃度領域と同一の不純物が添加され、その濃度が前記高濃度領域の濃度と同一である請求項１に記載の半導体装置。
【請求項３】
さらに、前記基板表面の絶縁性領域のうち前記下部電極が形成されていない領域上に前記下部電極と同一材料からなり、前記低濃度領域と同一の不純物が添加され、その濃度が前記低濃度領域の濃度と同一である第１の抵抗素子を有する請求項１または２に記載の半導体装置。
【請求項４】
さらに、前記基板表面の絶縁性領域のうち前記下部電極が形成されていない領域上に前記下部電極と同一材料からなり、前記高濃度領域と同一の不純物が添加され、その濃度が前記高濃度領域の濃度と同一である第２の抵抗素子を有する請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
半導体基板の表面上に形成されたＭＯＳＦＥＴ、及び下部電極と誘電体層と上部電極とが前記半導体基板上にこの順番に積層されて形成された容量素子を含む半導体装置の製造方法において、
（ａ）一部の表面領域にゲート絶縁膜が形成され、他の表面領域に該ゲート絶縁膜よりも厚い絶縁膜が形成された半導体基板を準備する工程と、
（ｂ）前記ゲート絶縁膜及び厚い絶縁膜の上に、第１の半導体材料からなり、第１の不純物が添加された第１の導電層を形成する工程と、
（ｃ）前記第１の導電層のうち、前記ＭＯＳＦＥＴのゲート電極に対応する領域、及び前記容量素子の下部電極に対応する領域の一部分に、導電率を高めるために前記第１の不純物と同一導電型の不純物を添加する工程と、
（ｄ）前記工程（ｃ）の後、前記第１の導電層の上に誘電体層を形成する工程と、
（ｅ）前記誘電体層の上に、前記第１の半導体材料からなり、前記第１の不純物と同一導電型の不純物が添加され、不純物濃度が、前記工程（ｃ）で不純物が添加された領域の前記第１の導電層の不純物濃度よりも低く、かつ不純物が添加されなかった領域の前記第１の導電層の不純物濃度よりも高い第２の導電層を形成する工程と、
（ｆ）前記工程（ｅ）の後、前記第２の導電層及び前記誘電体層を部分的にエッチングし、前記容量素子の下部電極に対応する領域上に前記第２の導電層と前記誘電体層との積層構造を残す工程と、
（ｇ）前記工程（ｆ）の後、前記第２の導電層、誘電体層及び第１の導電層を覆うように、金属または金属シリサイドからなる第３の導電層を形成する工程と、
（ｈ）前記第３の導電層の上に、前記容量素子の上部電極に対応する領域及び前記ＭＯＳＦＥＴのゲート電極に対応する領域を覆うマスク部材を形成する工程と、
（ｉ）前記マスク部材をエッチングマスクとし、前記誘電体層をエッチング停止層として、前記マスク部材で覆われていない領域の前記第３及び第２の導電層を除去するとともに、前記誘電体層もしくはマスク部材で覆われていない領域の前記第１の導電層を除去する工程とを含み、前記容量素子が、前記第１の導電層の一部により形成される下部電極、前記第２及び第３の導電層の一部により形成される上部電極、及び該上部電極と下部電極との間に挟まれた前記誘電体層の一部により構成される半導体装置の製造方法。
【請求項６】
半導体基板の表面上に形成されたＭＯＳＦＥＴ、抵抗素子、及び下部電極と誘電体層と上部電極とが前記半導体基板上にこの順番に積層されて形成された容量素子を含む半導体装置の製造方法において、
（ａ）一部の表面領域にゲート絶縁膜が形成され、他の表面領域に該ゲート絶縁膜よりも厚い絶縁膜が形成された半導体基板を準備する工程と、
（ｂ）前記ゲート絶縁膜及び厚い絶縁膜の上に、第１の半導体材料からなり、第１の不純物が添加された第１の導電層を形成する工程と、
（ｃ）前記第１の導電層のうち、前記ＭＯＳＦＥＴのゲート電極に対応する領域、及び前記容量素子の下部電極に対応する領域の一部分に、導電率を高めるために前記第１の不純物と同一導電型の不純物を添加する工程と、
（ｄ）前記工程（ｃ）の後、前記第１の導電層の上に誘電体層を形成する工程と、
（ｅ）前記誘電体層の上に、前記第１の半導体材料からなり、前記第１の不純物と同一導電型の不純物が添加され、不純物濃度が、前記工程（ｃ）で不純物が添加された領域の前記第１の導電層の不純物濃度よりも低く、かつ不純物が添加されなかった領域の前記第１の導電層の不純物濃度よりも高い第２の導電層を形成する工程と、
（ｆ）前記第２の導電層及び前記誘電体層を部分的にエッチングし、前記容量素子の下部電極に対応する領域上及び前記抵抗素子に対応する領域上に前記第２の導電層と前記誘電体層との積層構造を残す工程と、
（ｇ）前記工程（ｆ）の後、前記第２の導電層、誘電体層及び第１の導電層を覆うように、金属または金属シリサイドからなる第３の導電層を形成する工程と、
（ｈ）前記第３の導電層の上に、前記容量素子の上部電極に対応する領域及び前記ＭＯＳＦＥＴのゲート電極に対応する領域を覆うマスク部材を形成する工程と、
（ｉ）前記マスク部材をエッチングマスクとし、前記誘電体層をエッチング停止層として、前記マスク部材で覆われていない領域の前記第３及び第２の導電層を除去するとともに、前記誘電体層もしくはマスク部材で覆われていない領域の前記第１の導電層を除去する工程と
を含み、
前記容量素子が、前記第１の導電層の一部により形成される下部電極、前記第２及び第３の導電層の一部により形成される上部電極、及び該上部電極と下部電極との間に挟まれた前記誘電体層の一部により構成され、前記抵抗素子が、前記第１の導電層の一部により構成される半導体装置の製造方法。
【請求項７】
表面に半導体領域と絶縁性領域とが画定された半導体基板と、
前記半導体基板の表面の半導体領域上に形成されたゲート絶縁膜と、
前記半導体基板の表面の絶縁性領域の一部の領域上に形成され、第１の半導体材料からなる下部電極、誘電体層、及び前記第１の半導体材料からなる層と金属または金属シリサイドからなる層とが積層された上部電極がこの順番に積層され、前記下部電極が、同一導電型で、かつ不純物濃度の相互に異なる低濃度領域と高濃度領域とを含み、前記上部電極の前記第１の半導体材料からなる層に、前記下部電極と同一導電型の不純物が添加され、その不純物濃度が、前記下部電極の低濃度領域と高濃度領域との中間である容量素子と、
前記ゲート絶縁膜の一部の領域上に形成され、前記下部電極と同時に堆積された第１のゲート層、前記上部電極を構成する前記第１の半導体材料からなる層と同時に堆積された第２のゲート層、及び前記上部電極を構成する前記金属または金属シリサイドからなる層と同時に堆積された第３のゲート層からなる積層構造を有するゲート電極と
を有する半導体装置。
【請求項８】
半導体基板の表面上に形成されたＭＯＳＦＥＴ、及び下部電極と誘電体層と上部電極とが前記半導体基板上にこの順番に積層されて形成された容量素子を含む半導体装置の製造方法において、
（ａ）一部の表面領域にゲート絶縁膜が形成され、他の表面領域に該ゲート絶縁膜よりも厚い絶縁膜が形成された半導体基板を準備する工程と、
（ｂ）前記ゲート絶縁膜及び厚い絶縁膜の上に、第１の半導体材料からなり、第１の不純物が添加された第１の導電層を形成する工程と、
（ｃ）前記第１の導電層のうち、前記ＭＯＳＦＥＴのゲート電極に対応する領域、及び前記容量素子の下部電極に対応する領域の一部分に、導電率を高めるために前記第１の不純物と同一導電型の不純物を添加する工程と、
（ｄ）前記工程（ｃ）の後、前記第１の導電層の上に誘電体層を形成する工程と、
（ｅ）前記誘電体層を部分的にエッチングし、前記容量素子の下部電極に対応する領域に前記誘電体層を残す工程と、
（ｆ）前記工程（ｅ）の後、前記誘電体層及び第１の導電層を覆うように、前記第１の半導体材料からなり、前記第１の不純物と同一導電型の不純物が添加され、不純物濃度が、前記工程（ｃ）で不純物が添加された領域の前記第１の導電層の不純物濃度よりも低く、かつ不純物が添加されなかった領域の前記第１の導電層の不純物濃度よりも高い第２の導電層を形成する工程と、
（ｇ）前記第２の導電層の上に、金属もしくは金属シリサイドからなる第３の導電層を形成する工程と、
（ｈ）前記第３の導電層の上に、前記容量素子の上部電極に対応する領域及び前記ＭＯＳＦＥＴのゲート電極に対応する領域を覆うマスク部材を形成する工程と、
（ｉ）前記マスク部材をエッチングマスクとし、前記誘電体層をエッチング停止層として、前記マスク部材で覆われていない領域の前記第３及び第２の導電層を除去するとともに、前記誘電体層もしくはマスク部材で覆われていない領域の前記第１の導電層を除去する工程と
を含み、
前記容量素子が、前記第１の導電層により形成される下部電極、前記第２及び第３の導電層により形成される上部電極、及び該上部電極と下部電極との間に挟まれた前記誘電体層の一部により構成される半導体装置の製造方法。
【請求項９】
半導体基板の表面上に形成されたＭＯＳＦＥＴ、抵抗素子、及び下部電極と誘電体層と上部電極とが前記半導体基板上にこの順番に積層されて形成された容量素子を含む半導体装置の製造方法において、
（ａ）一部の表面領域にゲート絶縁膜が形成され、他の表面領域に該ゲート絶縁膜よりも厚い絶縁膜が形成された半導体基板を準備する工程と、
（ｂ）前記ゲート絶縁膜及び厚い絶縁膜の上に、第１の半導体材料からなり、第１の不純物が添加された第１の導電層を形成する工程と、
（ｃ）前記第１の導電層のうち、前記ＭＯＳＦＥＴのゲート電極に対応する領域、及び前記容量素子の下部電極に対応する領域の一部分に、導電率を高めるために前記第１の不純物と同一導電型の不純物を添加する工程と、
（ｄ）前記工程（ｃ）の後、前記第１の導電層の上に誘電体層を形成する工程と、
（ｅ）前記誘電体層を部分的にエッチングし、前記容量素子の下部電極に対応する領域及び前記抵抗素子に対応する領域に前記誘電体層を残す工程と、
（ｆ）前記工程（ｅ）の後、前記誘電体層及び第１の導電層を覆うように、前記第１の半導体材料からなり、前記第１の不純物と同一導電型の不純物が添加され、不純物濃度が、前記工程（ｃ）で不純物が添加された領域の前記第１の導電層の不純物濃度よりも低く、かつ不純物が添加されなかった領域の前記第１の導電層の不純物濃度よりも高い第２の導電層を形成する工程と、
（ｇ）前記第２の導電層の上に、金属もしくは金属シリサイドからなる第３の導電層を形成する工程と、
（ｈ）前記第３の導電層の上に、前記容量素子の上部電極に対応する領域及び前記ＭＯＳＦＥＴのゲート電極に対応する領域を覆うマスク部材を形成する工程と、
（ｉ）前記マスク部材をエッチングマスクとし、前記誘電体層をエッチング停止層として、前記マスク部材で覆われていない領域の前記第３及び第２の導電層を除去するとともに、前記誘電体層もしくはマスク部材で覆われていない領域の前記第１の導電層を除去する工程と
を含み、
前記容量素子が、前記第１の導電層の一部により形成される下部電極、前記第２及び第３の導電層に一部により形成される上部電極、及び該上部電極と下部電極との間に挟まれた前記誘電体層の一部により構成され、前記抵抗素子が、前記第１の導電層の一部により構成される半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、容量素子を含む半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ディジタルアナログ混載の集積回路装置では、１つのチップ上に例えばＭＯＳＦＥＴ、容量素子、及び抵抗素子が形成される。ＭＯＳＦＥＴのゲート電極、容量素子の下部電極、及び抵抗素子を同一のポリシリコン層により形成すると、製造工程数の増加を防止することができる。
【０００３】
この場合、ゲート電極の抵抗を低くするために、このポリシリコン層のゲート電極となる部分の不純物濃度を高くする。また、高抵抗の抵抗素子となる部分の不純物濃度は低くされる。通常、容量素子の下部電極は、このいずれかの不純物濃度になる。
【０００４】
下部電極の不純物濃度が高い場合、容量素子のリーク電流を減少させるために、上部電極の不純物濃度を低くすることが好ましい。しかし、上下の電極の不純物濃度の差が大きくなると、静電容量の電圧依存性が大きくなってしまう。
【０００５】
また、下部電極の不純物濃度が低い場合、上部電極と下部電極との不純物濃度を等しくしても、理論的に電圧の２乗に比例する電圧依存性が残り、その依存度は不純物濃度が低い程大きくなる。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、支持基板上に、電圧依存性の少ない容量素子を形成する技術を提供することである。
【０００７】
【課題を解決するための手段】
本発明の一観点によると、
表面の一部に絶縁性領域が画定された基板と、
前記基板表面の絶縁性領域の一部の領域上に配置され、半導体材料からなり、導電型が同一であり、かつ不純物濃度の相互に異なる低濃度領域と高濃度領域とを含む下部電極と、
前記下部電極の上に形成された誘電体層と、
前記誘電体層の上に形成され、前記下部電極と同一の導電型の半導体材料からなり、前記下部電極の低濃度領域の不純物濃度と高濃度領域の不純物濃度との中間の不純物濃度とされ、前記下部電極の低濃度領域及び高濃度領域に対向し、前記下部電極及び誘電体層と共に容量素子を構成する上部電極と
を有する半導体装置が提供される。
【０００８】
この容量素子の静電容量は、低濃度領域と上部電極により構成される第１の容量素子と、高濃度領域と上部電極により構成される第２の容量素子とを並列し接続した場合の合成容量と同一である。上部電極の不純物濃度が、低濃度領域と高濃度領域の不純物濃度の中間の値とされている。このため、第１と第２の容量素子の静電容量は、相互に逆の電圧依存性を有する。この２つの容量素子を並列に接続すると、静電容量の電圧依存性が相互に相殺し合う。
【０００９】
【発明の実施の形態】
図１を参照して、本発明の実施例による容量素子の基本構成及び動作原理について説明する。
【００１０】
図１（Ａ）は、本発明の実施例による容量素子の基本構成を示す断面図である。絶縁性表面を有する基板６０の上に半導体層６１、誘電体層６２、及び半導体層６３がこの順番に積層されている。半導体層６１には、不純物濃度の高い高濃度領域６１ａと不純物濃度の低い低濃度領域６１ｂが画定されている。この容量素子は、高濃度領域６１ａと上部電極６３により構成される容量素子Ｃa と低濃度領域６１ｂと上部電極６３により構成される容量素子Ｃb とを並列に接続した場合の合成容量と同一の静電容量を持つ。
【００１１】
一般に、絶縁層を挟む２つの電極として半導体層を用いた容量素子の静電容量は、両電極間に印加される電圧に依存する。静電容量の電圧依存性は、電極となる半導体層の不純物濃度の差によって特徴付けられる。
【００１２】
図１（Ｂ）は、２つの半導体層の不純物濃度差の異なる３つの容量素子の静電容量の電圧依存性を示す。横軸は電極間に印加される電圧を単位Ｖで表し、縦軸は電圧無印加時を基準とした静電容量の変化率を表す。なお、下部電極よりも上部電極の方が高電位となる向きを、正の電圧とした。
【００１３】
評価に用いた試料は、下部電極と上部電極をリン（Ｐ）ドープのポリシリコンで形成し、絶縁層を厚さ５０ｎｍのＳｉＯ2 膜で形成した容量素子である。なお、下部電極の不純物のドーズ量を１×１０15ｃｍ-2とし、上部電極の不純物のドーズ量が相互に異なる３種類の試料を作製した。図中の曲線ｃ1 、ｃ2 及びｃ3 は、それぞれ上部電極の不純物ドーズ量が５×１０14ｃｍ-2、１×１０15ｃｍ-2、及び５×１０15ｃｍ-2の試料の静電容量変動率を示す。
【００１４】
曲線ｃ2 で示すように、上部電極と下部電極の不純物濃度が等しい場合に、静電容量の変動率が少なくなる。上部電極の不純物濃度が下部電極の不純物濃度よりも低い場合、及びその逆の場合には、それぞれ静電容量の変動率が負及び正の傾きを有する。
【００１５】
図１（Ａ）に示す容量素子において、上部電極６３の不純物濃度が、高濃度領域６１ａの不純物濃度と低濃度領域６１ｂの不純物濃度との中間の値になるような構成とすると、容量素子Ｃa とＣb の静電容量の電圧依存性が相互に逆の特性を示すようになる。このため、両者の電圧依存性が相互に相殺し合い、両者を合成した静電容量の電圧依存度が小さくなる。
【００１６】
容量素子Ｃa とＣb との静電容量変動率の傾きの絶対値が相互に異なる場合には、高濃度領域６１ａと低濃度領域６１ｂとの面積比を調節することにより、電圧依存度を最適化することができる。例えば、容量素子Ｃa の静電容量変動率の傾きの絶対値が、容量素子Ｃb のそれのｎ倍である場合には、容量素子Ｃa の面積を容量素子Ｃb の面積の１／ｎ倍とする。
【００１７】
以下、本発明の実施例を図面を参照しつつ説明する。
図２は、実施例によるアナログＭＯＳ集積回路装置の構成を示す平面図である。図２には、半導体基板１００上に形成された容量素子Ｃ、抵抗素子Ｒ1 、Ｒ2 、及びＭＯＳＦＥＴ５０が例示されている。容量素子Ｃは、下部電極Ｌ1 、上部電極Ｌ2 を含んで構成され、下部電極Ｌ1 は、不純物の低濃度領域Ｌ11と高濃度領域Ｌ12により構成されている。ＭＯＳＦＥＴ５０は、活性領域Ａ及び活性領域Ａを横切るゲート電極Ｇを含んで構成されている。
【００１８】
図３〜図１３は、図２に示す集積回路装置の製造方法を説明するための図であり、図２の一点鎖線Ｉ−Ｉにおける断面図に対応している。以下、図３〜図１３を参照し本実施例による各製造工程を説明する。
【００１９】
図３に示されるシリコンからなる半導体基板１００を準備する。図４に示すように、半導体基板１００の表面上に所定の厚さのゲート酸化膜４を形成する。次に、ゲート酸化膜４の上に、ＳｉＮ膜等からなるマスクパターン（図示せず）を形成する。このマスクパターンをマスクとして半導体基板１００の表面層を選択的に熱酸化し、フィールド酸化膜３を形成する。マスクパターンで覆われている領域では酸化膜が形成されず、薄いゲート酸化膜４のみが形成された活性領域が得られる。フィールド酸化膜３の形成後、マスクパターンを除去する。図５は、マスクパターンを除去した後の状態を示す。なお、フィールド酸化膜３を形成した後にゲート酸化膜４を形成してもよい。
【００２０】
図６に示すように、基板表面の全領域上に化学気相成長（ＣＶＤ）により厚さ約１５０ｎｍのポリシリコン層２を堆積する。ポリシリコン層２の成長に使用される原料ガスは、ＳｉＨ4 （２０％）とＮ2 （８０％）との混合ガス、流量は２００ｓｃｃｍ、成長時の圧力は３０Ｐａ、基板温度は６００℃である。基板温度を上記温度よりもかなり低くすると、ポリシリコンの代わりにアモルファスシリコンが成長する。この場合、基板温度を上記温度以上まで加熱すると、アモルファスシリコンが結晶化してポリシリコンになる。
【００２１】
ポリシリコン層２に、ドーズ量１×１０15ｃｍ-2、加速エネルギ１５ｋｅＶの条件でリン（Ｐ）イオンを注入する。
【００２２】
図７に示すように、ポリシリコン層２の上にレジストパターン２Ａ及び２Ｂを形成する。レジストパターン２Ａ及び２Ｂは、それぞれ図２の低濃度領域Ｌ11及び抵抗素子Ｒ2 が形成される領域を覆う。レジストパターン２Ａ及び２Ｂをマスクとして、ドーズ量７×１０15ｃｍ-2、加速エネルギ１５ｋｅＶの条件でポリシリコン層２にＰイオンを注入する。ポリシリコン層２のうちレジストパターン２Ａ及び２Ｂで覆われた領域の不純物濃度が、その他の領域の不純物濃度よりも低くなり、当該領域にそれぞれ低濃度領域２ａ及び２ｂが画定される。
【００２３】
図８に示すように、ポリシリコン層２の表面上に容量膜として使用される誘電体膜１をコンフォーマルに堆積する。誘電体膜１は、酸化シリコン膜の単層で構成してもよいし、酸化シリコン膜と窒化シリコン膜との積層構造または酸化タンタル膜と酸化シリコン膜との積層構造等としてもよい。
【００２４】
また、誘電体膜１を、２層の酸化シリコン膜の間に窒化シリコン膜を挟んだ３層構造としてもよい。窒化シリコン膜の代わりに酸化窒化シリコン膜を用いてもよい。
【００２５】
例えば、酸化シリコン膜は原料ガスとしてテトラエチルオルソシリケート（ＴＥＯＳ）とオゾン（Ｏ3 ）を含む混合ガスを用いたプラズマ励起型ＣＶＤにより、またはエレクトロンサイクロトロン共鳴（ＥＣＲ）プラズマを用いたＣＶＤにより形成される。
【００２６】
また、酸化シリコン膜を、プラズマ励起型ＣＶＤで形成されるフォスフォシリケートガラス（ＰＳＧ）膜またはボロフォスフォシリケートガラス（ＢＰＳＧ）膜としてもよい。また、酸化シリコン膜をポリシリコン膜の熱酸化により形成してもよいし、スピンオングラス（ＳＯＧ）法により形成してもよい。誘電体膜の材料と膜厚は、この誘電体膜を挟んで好適な静電容量が得られるように選ぶ。例えば、厚さ５０ｎｍのＴＥＯＳ膜とする。
【００２７】
誘電体膜１の上にＣＶＤにより厚さ１００ｎｍの２層目のポリシリコン層６ａを堆積する。ポリシリコン層６ａの堆積は、例えばＳｉＨ4 とＮ2 を２：８の割合で混合したガスを用い、圧力３０Ｐａ、流量２００ｓｃｃｍ、基板温度６００℃の条件の下で行う。
【００２８】
２層目のポリシリコン層６ａに、ドーズ量５×１０15ｃｍ-2、加速エネルギ１５ｋｅＶの条件で、Ｐイオンを注入する。すなわち、ポリシリコン層６ａの不純物濃度は、ポリシリコン層２の低濃度領域２ａ、２ｂの不純物濃度よりも高く、その他の高濃度領域の不純物濃度よりも低くなる。なお、ポリシリコン層６ａの上にＰＯＣｌ3 を堆積し、８６０℃で２０分間の熱処理を行ってＰを添加してもよい。
【００２９】
２層目のポリシリコン６ａを堆積する前に熱処理を行ってもよい。この熱処理により、最終的に形成される容量素子Ｃの信頼性を向上させることができる。これは、誘電体膜１の緻密化により誘電体膜１の電気的、物理的性質が改善されるため、及びポリシリコン層６ａの堆積前後の熱処理時の誘電体膜１からのデガス及び応力変化によってポリシリコン層６ａが剥がれにくくなるためと考えられる。特に、ポリシリコン層６ａと誘電体膜１との間の密着性がより強くなる。ポリシリコン層２中の不純物の再拡散を防止することもできる。
【００３０】
ポリシリコン層６ａの上に、レジストパターン５ａ、５ｂ、及び５ｃを形成する。レジストパターン５ａ、５ｂ及び５ｃは、それぞれ図２の下部電極Ｌ1 、抵抗素子Ｒ1 、及びＲ2 に対応する領域を覆う。
【００３１】
図９に示すように、レジストパターン５ａ、５ｂ、及び５ｃをマスクとし、ポリシリコン層６ａと誘電体膜１を部分的にエッチングする。このようにして、下部電極Ｌ1 、抵抗素子Ｒ1 及びＲ2 が形成されるべき領域に、ポリシリコン層６ａと誘電体膜１との積層構造を残す。
【００３２】
ポリシリコン層６ａの除去は、エッチングガスとしてＣｌ2 とＯ2 との混合ガス、ＣＦ4 ガス、またはＳＦ6 ガスを用い、圧力数ｍＴｏｒｒの条件下でマイクロ波プラズマエッチング（周波数２．４５ＧＨｚ）またはＥＣＲプラズマエッチングにより行う。
【００３３】
誘電体膜１のエッチングに伴って、後にＭＯＳＦＥＴのゲート電極となるポリシリコン層２の表面の清浄化が行われる。十分な清浄化を行うためには、ポリシリコンに対する誘電体膜のエッチング選択比が高くなるようなエッチング条件を採用することが好ましい。例えば、誘電体膜１が下層部分に酸化シリコン膜を有する積層構造である場合、上層部分をドライエッチングにより除去し、下層部分の酸化シリコン膜を、安定なエッチングが可能なバッファードフッ酸（ＨＦ＋ＮＨ4 Ｆ＋（Ｈ2 Ｏ））等により除去する。上層部分は、エッチングガスとしてＣＦ4 とＣＨＦ3 との混合ガスを用い、圧力１６０ｍＴｏｒｒの条件下でＲＦプラズマエッチングにより除去してもよい。このとき、ＲＦパワーを約７００Ｗ、周波数を１３．５６ＭＨｚとする。
【００３４】
ポリシリコン層６ａと誘電体膜１を部分的にエッチングした後、レジストパターン５ａ、５ｂ及び５ｃを除去する。残された誘電体膜１が容量素子Ｃの下層電極Ｌ1 、抵抗素子Ｒ1 及びＲ2 の領域に対応する。
【００３５】
図１０に示すように、基板表面の全領域上にタングステンシリサイド（ＷＳｉ）等の高融点金属シリサイド層６ｂを堆積し、ポリシリコン層２、６ａ及び誘電体膜１をコンフォーマルに覆う。
【００３６】
ＷＳｉ膜は、スパッタリングまたはＣＶＤにより形成される。スパッタリングにより形成する場合には、例えばターゲット材料としてＷＳｉを用い、スパッタリングガスとしてＡｒを用い、圧力を数ｍＴｏｒｒとしたマグネトロンスパッタリングにより行う。ＣＶＤにより形成する場合には、例えば原料ガスとしてタングステンヘキサフルオライド（ＷＦ6 ）とシラン（ＳｉＨ4 ）を用い、
【００３７】
【化１】
ＷＦ6   ＋  ２ＳｉＨ4   →  ＷＳｉ2   ＋  ６ＨＦ  ＋    Ｈ2 
の反応を利用してＷＳｉ2 膜を堆積する。
【００３８】
高融点金属シリサイド層６ｂは、ＭｏＳｉ、ＴｉＳｉ、ＴａＳｉ等により形成してもよい。また、高融点金属シリサイド層６ｂを高融点金属シリサイドの代わりに金属で形成してもよい。
【００３９】
高融点金属シリサイド層６ｂの堆積後、層間絶縁膜の形成前に約１１００℃の熱処理を行い、高融点金属シリサイド層６ｂの電気抵抗を低減させる。
【００４０】
図１１に示すまでの工程について説明する。まず、最初に高融点金属シリサイド層６ｂの表面上に、容量素子Ｃの上部電極Ｌ2 とＭＯＳＦＥＴ５０のゲート電極Ｇが形成される領域をそれぞれ覆うレジストパターン７ａ及び７ｂを形成する。
【００４１】
レジストパターン７ａ及び７ｂをマスクとし、通常のポリサイドエッチングを行う。ポリサイド電極は、例えばＥＣＲプラズマエッチング装置を用いてエッチングされる。エッチングガスは、Ｃｌ2 ＋Ｏ2 ガスであり、それぞれのガス流量は２５ｓｃｃｍと１１ｓｃｃｍである。例えば圧力は約２ｍＴｏｒｒ、ＲＦ電力は４０Ｗ、ＲＦ周波数は１３．５６ＭＨｚ、マイクロ波パワーは１４００Ｗ、マイクロ波周波数は２．４５ＧＨｚ、電極温度は１５〜２０℃である。
【００４２】
この結果、高融点シリサイド層６ｂとポリシリコン層６ａが選択的にエッチングされ、容量素子Ｃの上部電極Ｌ2 及びＭＯＳＦＥＴのゲート電極Ｇが同時に形成される。また、誘電体膜１で覆われていない領域のポリシリコン層２が除去される。誘電体膜１がエッチング停止層として作用するため、誘電体膜１の残されている領域に抵抗素子Ｒ1 、Ｒ2 と容量素子Ｃの下部電極Ｌ1 が自己整合的に同時に形成される。
【００４３】
誘電体膜１はエッチング停止層として作用するが、エッチングガスによりわずかにエッチングされる。この場合、容量素子領域のうち上部電極Ｌ2 の配置されていない領域及び抵抗素子Ｒ1 、Ｒ2 の形成される領域の誘電体膜１がわずかにエッチングされる。容量素子領域の誘電体膜１は、抵抗素子Ｒ1 及びＲ2 上の誘電体膜１とほぼ等しい厚さ及び面一な表面（フィールド酸化膜３の表面からの高さの揃った表面）を有する。
【００４４】
ポリサイド及びポリシリコンのエッチング工程の後、高融点金属シリサイド層６ｂ上のレジストパターン７ａ、７ｂを除去する。ゲート電極Ｇに対応する部分では、ポリシリコン層２の上にシリサイド層６ｂが形成され、全体としてポリサイド電極が形成される。
【００４５】
レジストパターン７ａ及び７ｂの除去後、ゲート電極Ｇをマスクとして低濃度ドレイン構造形成のためのイオン注入を行う。
【００４６】
図１２に示すように、ゲート電極Ｇの側壁上にサイドウォールスペーサ８を形成する。サイドウォールスペーサ８は、ＣＶＤによる絶縁膜の堆積と異方性のリアクティブイオンエッチング（ＲＩＥ）を用いて形成される。このとき、抵抗Ｒ1 、Ｒ2 、下部電極Ｌ1 及び上部電極Ｌ2 の側壁上にもサイドウォールスペーサ８が形成される。
【００４７】
ゲート電極Ｇ及びサイドウォールスペーサ８をマスクとして、ソース／ドレイン領域形成のためのイオン注入を行う。活性化アニールを行うことにより、ソース／ドレイン領域１０を形成する。
【００４８】
図１３に示すように、層間絶縁膜２０の形成、電極取り出しのためのコンタクトホールＣＮの形成、金属配線Ｍの堆積とパターニング等の工程を順次行う。
【００４９】
本実施例の製造方法を用いて作製した集積回路装置においては、容量素子Ｃの下部電極Ｌ1 の厚さとゲート電極Ｇを構成するポリシリコン層２の厚さとがほぼ等しくなる。また、抵抗素子Ｒ1 、Ｒ2 の導電性部分の上面の高さと下部電極Ｌ1 の上面の高さとがほぼ揃う。
【００５０】
容量素子Ｃの下部電極Ｌ1 の一部は低濃度領域２ａとされ、その他の領域は図７の工程でイオン注入された高濃度領域とされている。すなわち、容量素子Ｃの基本構成は図１（Ａ）に示す容量素子の基本構成と同一である。このため、低濃度領域２ａ、その周囲の高濃度領域、及び上部電極Ｌ2 の不純物濃度、及び低濃度領域２ａの面積を調節することにより、電圧依存度の少ない安定した静電容量を得ることができる。
【００５１】
ここで、低濃度領域２ａは、図６の状態におけるイオン注入により不純物を添加され、抵抗素子Ｒ2 と同一の不純物濃度を有する。また、下部電極Ｌ1 の高濃度領域は、図６及び図７の工程におけるイオン注入により不純物を添加され、抵抗素子Ｒ1 及びゲート電極Ｇのポリシリコン層２と同一の不純物濃度を有する。このように、下部電極Ｌ1 の不純物濃度は、容量素子における好適な条件以外の他の要因により決定される。この場合であっても、低濃度領域２ａとその他の高濃度領域との面積比を調節することにより、電圧依存度の小さい安定した静電容量を得ることが可能になる。
【００５２】
また、低濃度領域２ａは、図７に示す工程において抵抗素子Ｒ2 に対応する領域をレジストパターン２Ｂで覆うとともに、低濃度領域２ａに対応する領域をもレジストパターン２Ａで覆うことにより同一工程で形成される。このため、特別な工程を付加することなく形成することが可能である。
【００５３】
図３〜図１３では、典型的な例として１つのＭＯＳＦＥＴを示したが、図１４はｎチャネルＭＯＳＦＥＴ５０ＮとｐチャネルＭＯＳＦＥＴ５０Ｐを含むＣＭＯＳ構成を示す。ＣＭＯＳ構成にする場合には、図５に示す工程においてフィールド酸化膜３を形成する前に活性領域にウェルを形成する。例えば、シリコン基板１００がｐ型である場合には、ｐチャネルＭＯＳＦＥＴ５０Ｐを形成すべき領域にｎ型ウェル１１を形成する。ｎチャネルＭＯＳＦＥＴ５０ＮとｐチャネルＭＯＳＦＥＴ５０Ｐのそれぞれのゲート電極ＧＮ、ＧＰは、図１１に示す工程までと同一の工程で同時に形成される。
【００５４】
ソース及びドレイン領域形成のための熱処理において、ｎチャネルＭＯＳＦＥＴ５０Ｎのソース及びドレイン領域１０Ｎには、リン等のｎ型不純物を、ｐチャネルＭＯＳＦＥＴ５０Ｐのソース及びドレイン領域１０Ｐには、ボロン等のｐ型不純物を添加する。なお、所望のしきい値電圧を得るために、図５に示す工程において活性領域を画定した後、チャネル領域に所定濃度の不純物を添加してもよいし、図６に示すポリシリコン層２を形成後、ｎチャネルＭＯＳＦＥＴ５０ＮもしくはｐチャネルＭＯＳＦＥＴ５０Ｐのゲート電極となる領域に適当な不純物を添加してゲート電極の仕事関数を変化させてもよい。
【００５５】
次に、図１５〜図１７を参照して、本発明の他の実施例について説明する。
図１５に示すように、低濃度領域２ａ及び２ｂの画定されたポリシリコン層２を形成する。このポリシリコン層２は、図３から図７までの工程と同様の工程を経て形成される。
【００５６】
ポリシリコン層２の上に、図８に示す誘電体膜１と同様の方法で誘電体膜１を堆積する。図８の場合には、誘電体膜１に続いてポリシリコン層６ａを堆積したが、本実施例ではポリシリコン層を堆積する前に誘電体膜１をパターニングする。図１に示す下部電極Ｌ1 、抵抗素子Ｒ1 及びＲ2 に対応する領域を、それぞれレジストパターン５ａ、５ｂ、及び５ｃで覆う。このレジストパターン５ａ、５ｂ、及び５ｃをマスクとして誘電体膜１を部分的にエッチングする。
【００５７】
図１６に示すように、ポリシリコン層２及び誘電体膜１を覆うようにポリシリコン層６ｃを堆積する。ポリシリコン層６ｃの堆積は、図８のポリシリコン層６ａと同様の方法で行う。次に、ポリシリコン層６ｃの上に、図１０に示す高融点金属シリサイド層６ｂと同様の方法で、高融点金属シリサイド層６ｄを堆積する。
【００５８】
図１７に示すように、図１１、図１２、及び図１３で説明した方法と同様の方法で、容量素子Ｃ、抵抗素子Ｒ1 、Ｒ2 、及びＭＯＳＦＥＴを形成し、コンタクトホールを開け、配線を形成する。なお、図１７では、ｎチャネルＭＯＳトランジスタ５０ＮとｐチャネルＭＯＳトランジスタ５０Ｐを形成した場合を示している。
【００５９】
上記他の実施例の製造方法を用いて作製した集積回路装置においては、ゲート電極ＧＮ及びＧＰを構成するポリシリコン層が、容量素子Ｃの下部電極Ｌ1 と同時に堆積されたポリシリコン層２と、上部電極Ｌ2 のポリシリコン層部分と同時に堆積されたポリシリコン層６ｃとから構成される。このため、ゲート電極ＧＮ及びＧＰを構成するポリシリコン層の厚さは、下部電極Ｌ1 の厚さと上部電極Ｌ2 のポリシリコン層部分の厚さとの合計にほぼ等しい。
【００６０】
また、抵抗素子Ｒ1 及びＲ2 の導電性部分の上面は、容量素子Ｃの下部電極Ｌ1 の上面とほぼ等しい高さを有する。
【００６１】
上記他の実施例においても、容量素子Ｃの下部電極Ｌ1 が、低濃度領域２ａとその他の高濃度領域により構成される。このため、図３〜図１４に示す第１の実施例の場合と同様に、電圧依存性の少ない安定した静電容量を得ることができる。
【００６２】
上記２つの実施例ではＭＯＳＦＥＴのゲート電極あるいは容量素子の電極としてポリシリコンを使用した場合について説明したが、ポリシリコンの代わりにアモルファスシリコンを用いてもよい。また、その他の半導体材料を用いてもよい。
【００６３】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００６４】
【発明の効果】
以上説明したように、本発明によれば、製造工程の複雑化を招くことなく、電圧依存度の小さい静電容量を有する容量素子を作製することができる。
【図面の簡単な説明】
【図１】  図１（Ａ）は、本発明の実施例による容量素子の基本構成を示す断面図であり、図１（Ｂ）は、容量素子の静電容量の電圧依存性を示すグラフである。
【図２】  本発明の実施例による半導体装置の構造を示す平面図である。
【図３】  本発明の実施例による半導体装置の製造工程を説明するための基板の断面図である。
【図４】  本発明の実施例による半導体装置の製造工程を説明するための基板の断面図である。
【図５】  本発明の実施例による半導体装置の製造工程を説明するための基板の断面図である。
【図６】  本発明の実施例による半導体装置の製造工程を説明するための基板の断面図である。
【図７】  本発明の実施例による半導体装置の製造工程を説明するための基板の断面図である。
【図８】  本発明の実施例による半導体装置の製造工程を説明するための基板の断面図である。
【図９】  本発明の実施例による半導体装置の製造工程を説明するための基板の断面図である。
【図１０】  本発明の実施例による半導体装置の製造工程を説明するための基板の断面図である。
【図１１】  本発明の実施例による半導体装置の製造工程を説明するための基板の断面図である。
【図１２】  本発明の実施例による半導体装置の製造工程を説明するための基板の断面図である。
【図１３】  本発明の実施例による半導体装置の断面図である。
【図１４】  本発明の実施例を適用したＣＭＯＳ構造の半導体装置の断面図である。
【図１５】  本発明の他の実施例による半導体装置の製造工程を説明するための基板の断面図である。
【図１６】  本発明の他の実施例による半導体装置の製造工程を説明するための基板の断面図である。
【図１７】  本発明の他の実施例を適用したＣＭＯＳ構造の半導体装置の断面図である。
【符号の説明】
１、６２…誘電体膜、２、６ａ、６ｃ…ポリシリコン層、２ａ、２ｂ…低濃度領域、２Ａ、２Ｂ、５ａ、５ｂ、５ｃ、７ａ、７ｂ…レジストパターン、３…フィールド酸化膜、４…ゲート酸化膜、６ｂ、６ｄ…高融点金属シリサイド層、１０…ソース／ドレイン領域、１１…ｎ型ウェル、５０…ＭＯＳＦＥＴ、６０…基板、６１、６３…半導体層、６１ａ…高濃度領域、６１ｂ…低濃度領域、１００…半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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