(57)【特許請求の範囲】
【請求項１】
送信バッファ及び受信バッファ（以後、「送受信バッファ」と言う）を内部に具備した通信部と、ＣＰＵと、前記通信部と前記ＣＰＵとの双方からアクセスされるデュアルポートメモリ装置と、を具備したデュアルポートメモリシステムにおいて、
前記通信部に、前記通信部から前記デュアルポートメモリ装置への所定の時点のアクセス要求を前記デュアルポートメモリ装置への一連のアクセス信号に変換すると共に前記デュアルポートメモリ装置へのアクセス要求が前記ＣＰＵからのアクセス要求と競合する局面が生じた場合には前記ＣＰＵ側にアクセスの優先権を付与するアクセス調停手段を具備し、
かつ、前記通信部は、前記送受信バッファ内に送受信データが格納された時点で、前記デュアルポートメモリ装置へのアクセス要求を前記アクセス調停手段に送出することにより、前記通信部の送受信動作を即時に待機状態にすることを特徴とするデュアルポートメモリシステム。
【請求項２】
前記アクセス調停手段は、前記デュアルポートメモリ装置へのアクセス要求を受け取った時点を起点として前記デュアルポートメモリ装置への一連のアクセス信号を順次に送出するシーケンス処理手段と、前記シーケンス処理手段の実行途上で、前記ＣＰＵからの前記デュアルポートメモリ装置へのアクセス信号が送出された場合に、前記シーケンス処理手段の実行を一時中断するシーケンス処理中断手段と、前記ＣＰＵからのアクセス要求による前記デュアルポートメモリ装置へのアクセスが完了すると同時に前記シーケンス処理手段の実行を再開するシーケンス処理再開手段とを具備したことを特徴とする請求項１記載のデュアルポートメモリシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デュアルポートメモリシステムに関し、特に、通信部とＣＰＵとの双方からの同時アクセスを許容するデュアルポートメモリ装置に生じるアクセス競合を調停するアクセス調停回路を具備したデュアルポートメモリシステムに関する。
【０００２】
【従来の技術】
従来、通信部とＣＰＵの双方からのデュアルポートメモリ装置への同時アクセスを調停する方法としては、先着優先のルールの下に、相互にＲＥＡＤＹ信号で制御する方法と、ＲＥＡＤＹ入力が無いＣＰＵの場合は、同時アクセスの際の待機（ＷＡＩＴ）時間分を予め見込んだアクセスタイムを規定しておく方法とが採用されていた。
この分野の先行出願特許として、例えば、特開平５−３２４５３３号公報「デュアルポートメモリ装置」には、ＣＰＵ間通信時などでメモリ素子アレイに対するアクセス効率を向上させるために、メモリ素子アレイに対して２つのＣＰＵからの相次ぐ同時アクセスがなされた時に、これらアクセスの対象となるアクセスアドレス空間が実際に重なっているか否かまで検証する技術が開示されている。
【０００３】
【発明が解決しようとする課題】
ところで、上記従来技術のように、ＲＥＡＤＹ入力が無いＣＰＵの場合で、同時アクセスの際の待機（ＷＡＩＴ）時間分を予め見込んだアクセスタイムを規定しておく方法では、デュアルポートメモリ装置のアクセスに多大の時間を要するといった問題点が有った。
また、特開平５−３２４５３３号公報に開示されている「デュアルポートメモリ装置」の方法では、ＣＰＵ間通信で使用される共通メモリ（デュアルポートメモリ装置）は、単に共通使用可能なバッファメモリとしてＣＰＵ間で独立に使用されることもあるが、本来は、ＣＰＵ間で互いにデータの受け渡しを行うために設置されるメモリ装置であるので、同時アクセスの際のアドレス空間が重なる使用形態が普通の使用形態であり、従って、根本的解決手段には至らない。
本発明は、以上のような従来のデュアルポートメモリシステムにおける問題点に鑑みてなされたものであり、通信部とＣＰＵとの双方からのアクセスを許容するデュアルポートメモリ装置に生じるアクセス競合を調停することができるデュアルポートメモリシステムを提供することを目的とする。
【０００４】
【課題を解決するための手段】
本発明では上記の課題を解決するために、送信バッファ及び受信バッファ（以後、「送受信バッファ」と言う）を内部に具備した通信部と、ＣＰＵと、前記通信部と前記ＣＰＵとの双方からアクセスされるデュアルポートメモリ装置と、を具備したデュアルポートメモリシステムにおいて、前記通信部に、前記通信部から前記デュアルポートメモリ装置への所定の時点のアクセス要求を前記デュアルポートメモリ装置への一連のアクセス信号に変換すると共に前記デュアルポートメモリ装置へのアクセス要求が前記ＣＰＵからのアクセス要求と競合する局面が生じた場合には前記ＣＰＵ側にアクセスの優先権を付与するアクセス調停手段を具備し、かつ、前記通信部は、前記送受信バッファ内に送受信データが格納された時点で、前記デュアルポートメモリ装置へのアクセス要求を前記アクセス調停手段に送出することにより、前記通信部の送受信動作を即時に待機状態にすることを特徴とするデュアルポートメモリシステムが提供される。
また、前記アクセス調停手段は、前記デュアルポートメモリ装置へのアクセス要求を受け取った時点を起点として前記デュアルポートメモリ装置への一連のアクセス信号を順次に送出するシーケンス処理手段と、前記シーケンス処理手段の実行途上で、前記ＣＰＵからの前記デュアルポートメモリ装置へのアクセス信号が送出された場合に、前記シーケンス処理手段の実行を一時中断するシーケンス処理中断手段と、前記ＣＰＵからのアクセス要求による前記デュアルポートメモリ装置へのアクセスが完了すると同時に前記シーケンス処理手段の実行を再開するシーケンス処理再開手段とを具備することが可能である。
即ち、本発明では、通信部とＣＰＵの双方からアクセスされるデュアルポートメモリ装置を具備したデュアルポートメモリシステムにおいて、通信部には送受信データを一時的にプールする送受信バッファが設置され、かつ該送受信バッファ内のデータがシフトされてシリアル−パラレル変換されるまでに時間的な余裕が有ることに着目し、通信部とＣＰＵの双方からのデュアルポートメモリ装置へのアクセスに競合が生じた場合にＣＰＵの方にアクセスの優先権を付与するルールを実行するアクセス調停回路（順序回路）を設置し、送受信バッファ内に送受信データが入った時点（上記シリアル−パラレル変換がなされる前の時点）で、通信部からデュアルポートメモリ装置へのアクセスを要求する起動信号を上記アクセス調停回路に送出する手段と、上記起動信号を受けた上記アクセス調停回路が、既にデュアルポートメモリ装置へのアクセス信号及びリード／ライト信号を順次に送出するシーケンス処理をしている途中で、ＣＰＵからの上記デュアルポートメモリ装置へのアクセス信号が出された場合に、上記通信部からの起動信号を起点とする上記アクセス調停回路におけるシーケンス処理を一時中断する手段と、上記ＣＰＵからのアクセス要求によるデュアルポートメモリ装置へのアクセスが完了すると同時に上記通信部からのシーケンス処理を再開する手段とを設けることで、通信部とＣＰＵとの双方からのアクセスを許容するデュアルポートメモリ装置に生じるアクセス競合を調停している。
【０００５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
図１は、本発明の実施の形態に係るデュアルポートメモリシステムの１構成例を示すブロック図である。
図１に示すデュアルポートメモリシステムは、デュアルポートを有するデュアルポートメモリ装置１と、受信データを受け取る受信バッファ２と、送信データを一時的に溜めておく送信バッファ３と、アクセス競合を調停するアクセス調停回路４（アクセス調停手段）とを含む。
デュアルポートメモリ装置１は、読み書き可能な記憶装置（ＲＡＭ）である。また、受信バッファ２、送信バッファ３は、シフトレジスタである。さらに、アクセス調停回路４は、通信処理の場合のインタフェースとして機能する順序回路（詳細は後述する）である。
なお、ＣＰＵ１０は、本システムの外部に設置された計算機である。また、受信バッファ２と、送信バッファ３も、本システムの外部に配置することが可能である。
【０００６】
図２は、本発明の実施の形態に係るデュアルポートメモリシステムのアクセス調停回路の１構成例を示すブロック図である。
図２に示すアクセス調停回路は、タイミングをカウントするカウンタ２０と、ネガティブエッヂ駆動のフリップフロップ２１と、ＣＰＵ１０から出された／ＣＳ０信号を１論理入力とするＡＮＤゲート２２と、受信シーケンスキック信号の否定と送信シーケンスキック信号の否定とをそれぞれ１論理入力とするＮＯＲゲート２３と、送信シーケンスキック信号の否定をフリップフロップ２１への１論理入力として出力するインバータ２４と、／ＣＳ０信号の否定を１論理入力とするＮＡＮＤゲート２５と、カウンタ２０の出力を受けるＥＯＲゲート２６と、カウンタ２０の出力の否定を入力するＮＡＮＤゲート２７と、ＮＡＮＤゲート２７の否定とフリップフロップ２１の出力とを論理入力とするＮＡＮＤゲート２８と、ＮＡＮＤゲート２７の否定とフリップフロップ２１の出力の否定とを論理入力とするＮＡＮＤゲート２９とを含む。
【０００７】
なお、図２で、符号ＣＰは、クロック信号（クロックパルス）を示す。
以下、本実施の形態に係るデュアルポートメモリシステムの動作を説明する。
デュアルポートメモリ装置１は、外部のＣＰＵ１０と、通信部のインタフェースとして機能するアクセス調停回路４との双方から独立のポートを介してアクセスされる。受信された受信データＲＸＤは、シフトレジスタである受信バッファ２内で、送信すべき送信データＴＸＤは、シフトレジスタである送信バッファ３内で、それぞれシリアル−パラレル変換され、その後、１段のバッファとして機能する受信バッファ２と送信バッファ３に、それぞれ保持される。
まず、受信時には、受信データＲＸＤが順次に受信バッファ２に入り、受信バッファ２内でシリアル−パラレル変換が完了すると、シーケンス回路（図示は省略）により、この受信データを格納すべきデュアルポートメモリ装置１のアドレスと共に受信シーケンスキック信号がアクセス調停回路４に送出され、これにより、図２に示すアクセス調停回路４によるメモリーアクセス機能が作動する。これにより、アクセス調停回路４では、／ＣＳ０信号の信号レベルがＨ（ハイレベル）の時に、カウンタ２０（この直前はカウントＦ、即ちカウントＦを示すカウンタ２０のフリップフロップ（図示は省略）が信号ハイレベルで停止していた）に、カウンタ２０の初期値であるカウントＤがロードされる（即ち、カウントＤを示すカウンタ２０のフリップフロップが信号ハイレベルに転ずる）。
なお、／ＣＳ０信号の信号レベルがＨ（ハイレベル）の時に、送信シーケンスキック信号がキック（送出）された時には、上記の動作に加えて、さらにフリップフロップ２１もＨ（ハイレベル）にセットされる。
また、／ＣＳ０信号の信号レベルがＬ（ローレベル）の時には、送信または受信シーケンスキック信号が到来した時には、カウンタ２０には、カウント値Ｃがロードされ（即ち、カウントＣを示すカウンタ２０のフリップフロップが信号ハイレベルに転ずる）、送信または受信時の動作は待機状態になる（この時、デュアルポートメモリ装置１は、外部のＣＰＵ１０からのアクセスを許容している）。カウンタ２０は、／ＣＳ０信号の信号レベルがＨ（ハイレベル）であると、そのカウント値をＤ→Ｅ→Ｆへと進行させ、カウント値Ｆで停止する。
この間、カウンタ２０の出力（カウント値）がＤとＥの時に、出力信号／ＣＳ１（ローレベル）を出力し、デュアルポートメモリ装置１のアクセスを開始する。
また、カウンタ２０のカウント値がＥの時には、出力信号／ＣＳ１（ローレベル）を出力すると共に、出力信号／ＲＤ１または出力信号／ＷＲ１が出力（ローレベル出力）される。この出力信号／ＲＤ１または出力信号／ＷＲ１のどちらが出力されるかは、受信シーケンスキック信号（デュアルポートメモリ装置１への書き込み信号）であったか、または送信シーケンスキック信号（デュアルポートメモリ装置１からの読み出し信号）が到来していたかを記憶しているフリップフロップ２１の出力によって決定される。
但し、このカウンタ２０のカウント値がＥに転じた時には、次のクロックタイミングでフリップフロップ２１がリセットされる。
なお、／ＣＳ０信号の信号レベルがＨ（ハイレベル）の時の通信処理におけるアクセス調停回路４の上記動作は、その途中に、外部のＣＰＵ１０からのデュアルポートメモリ装置１へのアクセスが有って／ＣＳ０信号の信号レベルがＬ（ローレベル）に転じた場合には、以後の動作は、下記の動作に変更される。
まず、カウンタ２０のカウント値がＣまたはＤの時には、カウンタ２０のＱＢ出力（即ち、信号Ａ）のレベル値がＬ（ローレベル）になっているので、アボート信号ＡＢのレベル値がＬ（ローレベル）になり、これにより、カウンタ２０にはカウント値Ｃがロードされ（即ち、カウントＣを示すカウンタ２０のフリップフロップが信号ハイレベルに転ずる）、／ＣＳ０信号の信号レベルが最初からＬ（ローレベル）であった前述の場合と同様に、送信または受信時の動作は待機状態になる。
次に、カウンタ２０のカウント値がＥの時には、既にデュアルポートメモリ装置１への通信処理のためのアクセス信号（信号／ＣＳ１（ローレベル））が出力されているので、そのまま、カウンタ２０のカウント値がＦとなるのを待ってシーケンス動作を完了する。
【０００８】
図３は、本発明の実施の形態に係るデュアルポートメモリシステムのアクセス調停回路の動作タイミングを示すタイミングチャートである。
図３からは、／ＣＳ１信号（ローレベル）が、／ＲＤ１信号（または／ＷＲ１信号）の出力（ローレベル出力）に先行して出力されている様子が分かる。
前述の図２に示すアクセス調停回路の動作では、カウンタ２０のカウント値がＥになったと同時に、／ＣＳ０信号の信号レベルがＬ（ローレベル）に転じた（外部のＣＰＵ１０からの割り込みアクセスが到来した）としても、その後のＣＰＵ１０のデュアルポートメモリ装置１への実際のアクセスには影響しない。
その理由は、図３に示すアクセス調停回路の通信処理の場合の出力信号である／ＣＳ１信号と、／ＲＤ１信号（または／ＷＲ１信号）とのタイミング関係と同様に、ＣＰＵ１０においても、／ＣＳ１信号に相当する信号が／ＲＤ１信号（または／ＷＲ１信号）に相当する信号よりも早めに出力されているからである。
【０００９】
【発明の効果】
以上に説明したとおり、本発明では、通信部とＣＰＵの双方からアクセスされるデュアルポートメモリ装置を具備したデュアルポートメモリシステムにおいて、通信部とＣＰＵの双方からのデュアルポートメモリ装置へのアクセスに競合が生じた場合にＣＰＵの方にアクセスの優先権を付与するルールを実行するアクセス調停回路を設ける構成としたので、上記デュアルポートメモリ装置に生じるアクセス競合を調停することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るデュアルポートメモリシステムの１構成例を示すブロック図である。
【図２】本発明の実施の形態に係るデュアルポートメモリシステムのアクセス調停回路の１構成例を示すブロック図である。
【図３】本発明の実施の形態に係るデュアルポートメモリシステムのアクセス調停回路の動作タイミングを示すタイミングチャートである。
【符号の説明】
１……デュアルポートメモリ装置、
２……受信バッファ、
３……送信バッファ、
４……アクセス調停回路（アクセス調停手段）、
１０……ＣＰＵ、
２０……カウンタ、
２１……フリップフロップ
【図１】
0004182321.tif 000002
【図２】
0004182321.tif 000003
【図３】
0004182321.tif 000004