(57)【特許請求の範囲】
【請求項１】
メモリブロックの出力データパスと入力データパスをそれぞれ論理ブロックに接続して構成された半導体装置のテスト時のデータ入出力数の削減回路において、
制御信号に応答して前記出力データパスの複数個の出力データのいずれか一つを選択して各々の出力パッドに出力する前記出力データパスに設けられたマルチプレクサと、
読出し信号がアクティブ状態の時に外部クロックに同期してリセット状態から順次増加する前記制御信号を発生するカウンターと、
各々の入力パッドを通じて入力される入力データを複数ビットに分配し、前記入力データパスを通じて前記半導体装置の前記メモリブロックに伝達する前記入力データパスに設けられた分配器と、を具備することを特徴とするデータ入出力数の削減回路。
【請求項２】
前記読出し信号は、前記半導体装置の読出し動作時にアクティブにされる信号であることを特徴とする請求項１に記載のデータ入出力数の削減回路。
【請求項３】
前記制御信号は、複数ビットよりなる信号であることを特徴とする請求項１に記載のデータ入出力数の削減回路。
【請求項４】
メモリブロックの出力データパスと入力データパスをそれぞれ論理ブロックに接続して構成された半導体装置のテスト時のデータ入出力数を削減するデータ入出力数の削減方法において、
前記半導体装置の読出し信号をアクティブにする段階と、
前記読出し信号がアクティブの状態で前記半導体装置のクロックに同期してカウントされ、リセット状態から順次増加するカウント値に対応する制御信号を発生させる段階と、
前記出力データパスの複数個の出力データのうち、前記制御信号に対応するいずれか一つを選択して出力パッドに出力させる段階と、
各々の入力パッドを通じて入力される入力データを複数ビットに分配し、前記入力データパスを通じて前記半導体装置の前記メモリブロックに伝達する段階と、を具備することを特徴とするデータ入出力数の削減方法。
【請求項５】
前記制御信号は、複数ビットよりなる信号であることを特徴とする請求項４に記載のデータ入出力数の削減方法。
【請求項６】
前記読出し信号は、前記半導体装置の読出し動作時にアクティブにされる信号であることを特徴とする請求項４に記載のデータ入出力数の削減方法。
【請求項７】
多数個のメモリセルを含むメモリブロックと、前記メモリブロックの入力データパスと出力データパスのそれぞれに接続された論理ブロックと、前記メモリブロックのテスト時のデータ入出力数を削減するための削減回路と、で構成された半導体装置において、
前記削減回路が、
制御信号に応答して前記出力データパスの複数個の出力データのいずれか一つを選択して各々の出力パッドに出力する前記出力データパスに設けられたマルチプレクサと、
読出し信号がアクティブ状態の時に外部クロックに同期してリセット状態から順次増加する前記制御信号を発生するカウンターと、
各々の入力パッドを通じて入力される入力データを複数ビットに分配し、前記入力データパスを通じて前記メモリブロックに伝達する前記入力データパスに設けられた分配器と、を具備することを特徴とする半導体装置。
【請求項８】
前記制御信号は、複数ビットよりなる信号であることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記読出し信号は、前記半導体装置の読出し動作時にアクティブにされることを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技数分野】
本発明は半導体装置に係り、特にデータ入出力数の削減回路及び削減方法並びにこれらを適用した半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体メモリ装置は、データ入出力（以下、DQともいう）数の増加に伴ってデータ伝達速度、即ち帯域幅が大きくなってきた。DQ数が1個である×1製品は消え、×4及び×8製品が主流となり、最近は、バイトワイド製品である×16製品も広く使われている。
【０００３】
ところが、テスト時のDQ数は、同時にテストできるメモリ装置の数と相関関係がある。即ち、同時にテストできるメモリ装置の数はDQ数に反比例する。結局、DQ数が多いと、同時にテストできる半導体メモリ装置の数が減少し、テスト時間が長くなる。
【０００４】
従って、同時にテストできるメモリ装置の数を増加させるために、例えば、×16製品を×4としてテストする削減DQスキームや、幾つかのDQを比較することにより該幾つかのDQを１つのDQに割り当てる併合DQスキームが使われている。
【０００５】
しかし、削減DQスキームの場合には、チップ内で×4及び×16がボンディングオプションにより選択できるように設計する必要があり、併合DQスキームの場合には、チップ内に、幾つかのDQを比較する論理回路を追加する必要があり、併合されるDQ数が増加するにつれて論理回路がさらに複雑になる。
【０００６】
特に、近来、大容量のメモリとロジック回路が１つのチップに混載された複合半導体装置(以下、MMLともいう）のように、非常に多くのDQ数が存在する半導体装置を同時に幾つもテストするためには、テスト時のDQ数を減らすことが非常に重要である。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、ボンディングオプションの必要がなく回路構成の簡単な半導体装置のDQ数削減回路を提供することにある。
【０００８】
本発明の他の目的は、ボンディングオプションの必要がなく回路構成の簡単な半導体装置のDQ数削減方法を提供することにある。
【０００９】
本発明の更に他の目的は、テスト時のDQ数を削減した半導体装置を提供することにある。
【００１０】
【課題を達成するための手段】
前記目的を達成するため、本発明に係る半導体装置のデータ入出力数の削減回路は、制御信号に応答して複数個の出力データのいずれか一つを選択して出力パッドに出力するマルチプレクサを具備することを特徴とする。
【００１１】
１つの構成例によれば、上記のデータ入出力数の削減回路は、前記制御信号を発生するために、WCBRモードのセット時に外部から印加されるアドレスを保持し、保持したアドレスに対応する前記制御信号を発生するレジスターをさらに具備することが好ましい。
【００１２】
他の構成例によれば、上記のデータ入出力数の削減回路は、前記制御信号を発生するために、外部から前記制御信号を印加するためのパッドをさらに具備することが好ましい。
【００１３】
さらに他の構成例によれば、上記のデータ入出力数の削減回路は、前記制御信号を発生するために、読出し信号がアクティブ状態の時に外部クロックに同期して前記制御信号を発生するカウンターを更に備えることが好ましい。
【００１４】
また、上記のデータ入出力数の削減回路は、入力パッドを通じて入力される入力データを複数ビットに分配して前記半導体装置のメモリブロックに伝達する分配器をさらに具備することが好ましい。
【００１５】
前記WCBRモードは、例えば、前記半導体装置のローアドレスストローブ信号、カラムアドレスストローブ信号、及び書込イネーブル信号が全てアクティブにされる時にセットされる。前記制御信号は、例えば複数ビットよりなる信号である。
【００１６】
また、前記他の目的を達成するため、本発明に係る半導体装置のデータ入出力数の削減方法は、前記半導体装置をWCBRモードにセットする段階と、前記WCBRモードがセットされた状態で外部からアドレスを印加して保持させる段階と、複数個の出力データのうち、保持させたアドレスに対応するいずれか一つを選択して出力パッドに出力させる段階とを具備することを特徴とする。
【００１７】
また、本発明に係る他の半導体装置のデータ入出力数の削減方法は、外部からパッドに制御信号を印加する段階と、複数個の出力データのうち前記制御信号に対応するいずれか一つを選択して出力パッドに出力させる段階とを具備することを特徴とする。
【００１８】
また、本発明に係るさらに他の半導体装置のデータ入出力数の削減方法は、読出し信号をアクティブにする段階と、前記読出し信号がアクティブの状態で外部クロックに同期してカウントされるカウント値に対応する制御信号を発生させる段階と、複数個の出力データのうち、前記制御信号に対応するいずれか一つを選択して出力パッドに出力させる段階とを具備することを特徴とする。
【００１９】
前記WCBRモードは、例えば、前記半導体装置のローアドレスストローブ信号、カラムアドレスストローブ信号、及び書込イネーブル信号が全てアクティブにされる時にセットされる。前記制御信号は、例えば複数ビットよりなる信号である。
【００２０】
前記の更に他の目的を達成するため、本発明に係る半導体装置は、多数個のメモリセルを含むメモリブロック及び前記メモリブロックのテスト時のデータ入出力数を削減するための削減回路を具備し、前記削減回路が、制御信号に応答して前記メモリブロックから読出される複数個の出力データのいずれか一つを選択して出力パッドに出力するマルチプレクサを具備することを特徴とする。
【００２１】
１つの構成例によれば、上記の半導体装置において、前記削減回路は、前記制御信号を発生するために、WCBRモードのセット時に外部から印加されるアドレスを保持し、保持したアドレスに対応する前記制御信号を発生するレジスターをさらに具備することが好ましい。
【００２２】
他の構成例によれば、上記の半導体装置において、前記削減回路は、外部から前記制御信号を印加するためのパッドを具備することが好ましい。
【００２３】
さらに他の構成例によれば、上記の半導体装置において、前記削減回路は、読出し信号がアクティブ状態の時に外部クロックに同期して前記制御信号を発生するカウンターをさらに具備することが好ましい。
【００２４】
また、上記の半導体装置において、前記削減回路は、入力パッドを通じて入力される入力データを複数ビットに分配する前記メモリブロックに伝達する分配器をさらに具備することを特徴とする。
【００２５】
前記WCBRモードは、例えば、前記半導体装置のローアドレスストローブ信号、カラムアドレスストローブ信号、及び書込イネーブル信号が全てアクティブにされる時にセットされる。前記制御信号は、例えば複数ビットよりなる信号である。
【００２６】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を詳細に説明する。
【００２７】
図1に示すように、MMLは、例えば、汎用の同期DRAM(以下、SDRAMともいう)を改良したメモリブロック101と論理ブロック103とを有する。このMMLのメモリブロック101では、従来の汎用SDRAMの性能を改善するために、即ちメモリブロック101と論理ブロック103との間のデータ伝達速度を向上させるために、汎用のSDRAMにおいて各々１つのパッドに共通に接続して構成されていた入出力データパスが、入力データパスと出力データパスとに分離されている。即ち、従来の汎用SDRAMにおける入出力データパスが、このMMLのメモリブロック101においては、入力データDIN[0:63]パス及び出力データDOUT[0:63]パスに分離されている。なお、図1に示す例では、メモリブロック101は、64ビットの入力データ及び64ビットの出力データを有する。
【００２８】
MMLの正常動作時は、メモリブロック101の入力データDIN[0:63]は、論理ブロック103から入力され、メモリブロック101の出力データDOUT[0:63]は、論理ブロック103に出力される。一方、テスト時は、メモリブロック101をテストしようとする場合には、チップ外部からメモリブロック101を直接アクセスできることが好ましい。ところが、メモリブロック101の入力データ及び出力データが各々64ビットであるので、メモリブロック101を外部から通常の方法でアクセスするためには、128個のDQパッドを通じて外部とメモリブロック101とを連結する必要がある。このような場合、DQ数が多くなるのでテスト時に同時にテストできるチップの数が減り、全体としてテスト時間が増加する。
【００２９】
図2は、本発明の第１の実施の形態に係るDQ数削減回路を具備するMMLの概略的なブロック図であって、ここでは、64ビットの入力データDIN[0:63]及び64ビットの出力データDOUT[0:63]を有する場合が示されている。
【００３０】
図2を参照すると、第１の実施の形態に係るMMLは、汎用SDRAMを改良したメモリブロック201と、論理ブロック203と、テスト時のDQ数を削減するためのDQ数削減回路205とを具備する。
【００３１】
DQ数削減回路205は、メモリブロック201から読出された64ビットの出力データDOUT[0:63]のうち各々8ビットずつを入力して、3ビットの制御信号CONTに応答して、8ビットのうちいずれか1つを選択して該当する出力パッド209に出力する8個の8:1マルチプレクサ205aと、各々の入力パッド213を通して入力される入力データを各々8ビットに分配して、これを書き込みデータとしてメモリブロック201に伝達する8個の1:8分配器205bと、WCBRモードのセット時に外部からアドレスパッド211に印加される3ビットのアドレスADDRを貯蔵し、貯蔵されたアドレスに対応する3ビットの制御信号CONTを発生する3個のレジスター205cとを具備する。従って、テスト時において、MMLのDQ数は、16個(8個の出力DQと8個の入力DQ)に削減される。
【００３２】
ここで、メモリブロック201へのデータの書き込み動作に関して2つの具体例を挙げる。
【００３３】
第1の例は、各アドレスに8ビットのデータが格納されるようにメモリブロック201が構成される場合である。この場合、例えば、第1の入力パッド（Data-In[0]）から入力されるデータを第1の分配器205bで8ビットに分配し、アドレス0の8ビットに格納し、第2の入力パッド（Data-In[1]）から入力されるデータを第2の分配器205bで8ビットに分配し、アドレス1の8ビットに格納するというように、第n（n=0〜7）の入力パッド213に入力されるデータを対応する分配器205bで8ビットに分配して対応するアドレスに格納する。
【００３４】
第2の例は、各アドレスに64ビットのデータが格納されるようにメモリブロック201が構成される場合である。この場合、例えば、第1の入力パッド（Data-In[0]）から入力されるデータを第1の分配器205bで8ビットに分配し、第2の入力パッド（Data-In[1]）から入力されるデータを第2の分配器205bで8ビットに分配するというようにして、8つの入力パッド213から入力される8ビットのデータを64ビットに分配して同一のアドレスに格納する。
【００３５】
WCBRモードは、メモリブロック201に入力されるローアドレスストローブ信号（/RAS）、カラムアドレスストローブ信号（/CAS）、及び書込イネーブル信号（/WE）が全て論理"ロー"（アクティブ）になった時にWCBR回路207によってセットされる。アドレスADDRは、8:1マルチプレクサを制御するために、少なくとも3ビットで構成される必要があり、この3ビットのアドレスとしては、ロー及びカラムアクセス時に用いられる通常のアドレスが利用される。
【００３６】
図3に示したタイミング図を参照して、本発明の第１の実施の形態に係るDQ数削減回路205を具備するMMLの動作を説明する。このMMLのメモリブロック201をテストする時は、まず、WCBRモードにセットする。以下では、このセット時のクロック（CLK）のサイクルをサイクル0として説明する。
【００３７】
クロック（CLK）のサイクル0において、ローアドレスストローブ信号（/RAS）、カラムアドレスストローブ信号(/CAS)、及び書込イネーブル信号(WE)を全て論理"ロー"（アクティブ）にすると、WCBR回路207によってWCBRモードがセットされる。
【００３８】
WCBRモードがセットされた状態で、マルチプレクサ205aを制御するための3ビットのアドレスADDRを印加すると、その各ビットが3個のレジスター205cに各々格納される。これにより、レジスター205cは、再びWCBRモードがセットされる時、即ち、図示の例ではクロック（CLK）のサイクル9まで、格納された3ビットのアドレスADDRを保持し、これを3ビットの制御信号CONTとして出力する。
【００３９】
以後、ローアドレス及びカラムアドレスを印加して、モリブロック201の内部のメモリセルから64ビットの出力データDOUT[0:63]が読出された後(クロック（CLK）のサイクル4、5)に、8個のマルチプレクサ205aは、出力データのうち各々8ビットずつを入力して、3ビットの制御信号CONTに応答して、8ビットのうちいずれか１つを選択して各々の出力パッド209に出力する。
【００４０】
図4は、本発明の第２の実施の形態に係るDQ数削減回路を具備するMMLの概略的なブロックであって、ここでは、64ビットの入力データDIN[0:63]及び64ビットの出力データDOUT[0:63]を有する場合が示されている。
【００４１】
図4を参照すると、第２の実施の形態に係るMMLは、汎用SDRAMを改良したメモリブロック401と、論理ブロック403と、テスト時のDQ数を削減するためのDQ数削減回路405とを具備する。
【００４２】
DQ数削減回路405は、メモリブロック401から読出された64ビットの出力データDOUT[0:63]のうち各々8ビットずつを入力して、3ビットの制御信号CONTに応答して、8ビットのうちいずれか１つを選択して該当する出力パッド409に出力する8個の8:1マルチプレクサ405aと、各々の入力パッド413を通して入力される入力データを各々8ビットに分配して、これを書き込みデータとしてメモリブロック401に伝達する8個の1:8分配器405bと、チップ外部から3ビットの制御信号CONTを印加するための3個のパッド411を具備する。従って、テスト時において、MMLのDQ数は、16個(8個の出力DQと8個の入力DQ)に削減される。
【００４３】
ここで、メモリブロック401へのデータの書き込み動作に関して2つの具体例を挙げる。
【００４４】
第1の例は、各アドレスに8ビットのデータが格納されるようにメモリブロック401が構成される場合である。この場合、例えば、第1の入力パッド（Data-In[0]）から入力されるデータを第1の分配器405bで8ビットに分配し、アドレス0の8ビットに格納し、第2の入力パッド（Data-In[1]）から入力されるデータを第2の分配器405bで8ビットに分配し、アドレス1の8ビットに格納するというように、第n（n=0〜7）の入力パッド413に入力されるデータを対応する分配器405bで8ビットに分配して対応するアドレスに格納する。
【００４５】
第2の例は、各アドレスに64ビットのデータが格納されるようにメモリブロック401が構成される場合である。この場合、例えば、第1の入力パッド（Data-In[0]）から入力されるデータを第1の分配器405bで8ビットに分配し、第2の入力パッド（Data-In[1]）から入力されるデータを第2の分配器405bで8ビットに分配するというようにして、8つの入力パッド413から入力される8ビットのデータを64ビットに分配して同一のアドレスに格納する。
【００４６】
図5に示したタイミング図を参照して、本発明の第2の実施の形態に係るDQ数削減回路405を具備するMMLの動作を説明する。このMMLのメモリブロック401をテストする時は、まず、読出し命令を印加することによって、即ちローアドレスストローブ信号(/RAS)を論理"ロー"（アクティブ）にしてローアドレスを印加した後(クロック（CLK）のサイクル0)に、カラムアドレスストローブ信号(/CAS)を論理"ロー"（アクティブ）にしてカラムアドレスを印加することによって、メモリブロック401の内部のメモリセルから64ビットの出力データを読出す(クロック（CLK）のサイクル2)。
【００４７】
以後、適正な時間間隔でパッド411に印加する3ビットの制御信号CONT値を変更する。これにより、各々のマルチプレクサ405aは、メモリブロック401から読出された64ビットの出力データDOUT[0:63]のうち各々8ビットの出力データを入力して、3ビットの制御信号CONTに応答して、8ビットのうちいずれか１つを選択して各々の出力パッド409(Dataーout)に出力する。
【００４８】
図6は、本発明の第3の実施の形態に係るDQ数削減回路を具備するMMLの概略的なブロック図であって、ここでは、64ビットの入力データDIN[0:63]及び64ビットの出力データDOUT[0:63]を有する場合が示されている。
【００４９】
図6を参照すると、第3の実施の形態に係るMMLは、汎用SDRAMを改良したメモリブロック601と、論理ブロック603と、テスト時のDQ数を削減するためのDQ数削減回路605とを具備する。
【００５０】
DQ数削減回路605は、メモリブロック601から読出された64ビットの出力データDOUT[0:63]のうち各々8ビットずつを入力して、3ビットの制御信号CONTに応答して、8ビットのうちいずれか１つを選択して該当する出力パッド609に出力する8個の8:1マルチプレクサ605aと、各々の入力パッド613を通して入力される入力データを各々8ビットに分配して、これを書き込みデータとしてメモリブロック601に伝達する8個の1:8分配器605bと、読出し信号（/READ）がアクティブの状態で、外部クロックCLKに同期して3ビットの制御信号CONTを発生する3ビットのカウンター605cを具備する。
【００５１】
このMMLでは、8個の8:1マルチプレクサ605aと、8個の1:8分配器605bと、3ビットのカウンター605cとを具備し、8:1マルチプレクサ605aをカウンター605cで発生される3ビットの制御信号CONTにより制御することによって、テスト時のDQ数が8個に削減される。
【００５２】
ここで、メモリブロック601へのデータの書き込み動作に関して2つの具体例を挙げる。
【００５３】
第1の例は、各アドレスに8ビットのデータが格納されるようにメモリブロック601が構成される場合である。この場合、例えば、第1の入力パッド（Data-In[0]）から入力されるデータを第1の分配器605bで8ビットに分配し、アドレス0の8ビットに格納し、第2の入力パッド（Data-In[1]）から入力されるデータを第2の分配器605bで8ビットに分配し、アドレス1の8ビットに格納するというように、第n（n=0〜7）の入力パッド613に入力されるデータを対応する分配器605bで8ビットに分配して対応するアドレスに格納する。
【００５４】
第2の例は、各アドレスに64ビットのデータが格納されるようにメモリブロック601が構成される場合である。この場合、例えば、第1の入力パッド（Data-In[0]）から入力されるデータを第1の分配器605bで8ビットに分配し、第2の入力パッド（Data-In[1]）から入力されるデータを第2の分配器605bで8ビットに分配するというようにして、8つの入力パッド613から入力される8ビットのデータを64ビットに分配して同一のアドレスに格納する。
【００５５】
図7に示したタイミング図を参照して、本発明の第３の実施の形態に係るDQ数削減回路605を具備するMMLの動作を説明する。このMMLのメモリブロック601をテストする時は、まず、読出し命令を印加し、次いで、読出し信号（/READ）をアクティブにする(クロック（CLK）のサイクル3)。これに応答してカウンター605cは、順に増加する3ビットの制御信号CONTを発生する。これにより、各々のマルチプレクサ605aは、メモリブロック601の内部のメモリセルから読出された64ビットの出力データDOUT[0:63]のうち各々8ビットずつを入力して、3ビットの制御信号CONTに応答して、8ビットのうちいずれか１つを順に選択して各々の出力パッド609(Data-out)に出力する。
【００５６】
さらに詳しく説明すると、初期状態、即ち、カウンター605cがリセットされた状態では、3ビットの制御信号CONTは（0、0、0）になり、読出し命令が印加されてメモリブロック601から64ビットの出力データDOUT[0:63]が読出されると、その次のクロック（CLK）であるサイクル4からは、3ビットの制御信号CONTが順次に(1、1、1)まで増加する。これにより、各々のマルチプレクサ605aは、メモリブロック601から読出された64ビットの出力データDOUT[0:63]のうち各々8ビットずつ入力して、3ビットの制御信号CONTに応答して、順に１つずつ選択して各々の出力パッド609に出力する。
【００５７】
結果として、本発明の好適な実施の形態にDQ数削減回路を具備するMMLでは、正常動作時は、メモリブロックへの書き込み動作及び読出し動作が64ビット幅（×64）で実行される。一方、テストの読出し動作時は、外部と連結するDQ数が8個であるので、8個の8:1マルチプレクサが64ビットの出力データDOUT[0:63]のうち各々8ビットずつを入力して、3ビットの制御信号CONTに応答して、順次に１つずつ選択して各々のパッドに出力する。また、テストの書き込み動作では、8個のDQを通じて入力されるデータが各々1:8分配器により分配され、64個のメモリセル（例えば、同一アドレスの64ビット）に格納される。
【００５８】
なお、本発明は、上記の実施の形態に限定されず、本発明の技術的思想の範囲内において様々な変形が可能である。
【００５９】
【発明の効果】
本発明に係るDQ数削減回路は、ボンディングオプションの必要がなく、また、回路構成が簡単であるという長所があり、MMLのみならず、多数のDQ数を有する半導体装置に効果的に採用できる。このDQ数削減回路を具備する半導体装置によれば、テスト時のDQ数を大幅に削減することができるため、同時にテストできるメモリ装置の数を増加させることができる。
【００６０】
【図面の簡単な説明】
【図１】  MML（複合半導体装置）の概略的な構成を示すブロック図。
【図２】本発明の第１の実施の形態に係るDQ数削減回路を具備するMMLの概略的な構成を示すブロック図。
【図３】図2に示すMMLのメモリブロックをテストする際の各信号のタイミング図。
【図４】本発明の第２の実施の形態に係るDQ数削減回路を具備するMMLの概略的な構成を示すブロック図。
【図５】図4に示すMMLのメモリブロックをテストする際の各信号のタイミング図。
【図６】本発明の第３の実施の形態に係るDQ数削減回路を具備するMMLの概略的な構成を示すブロック図。
【図７】図6に示すMMLのメモリブロックをテストする際の各信号のタイミング図。
【符号の説明】
201  メモリブロック
203  論理ブロック
205  DQ数削減回路
205a  8:1マルチプレクサ
205b  1:8分配器
205c  レジスター
207  WCBR回路
209  出力パッド
211  アドレスパッド
213  入力パッド
【図１】
0004097165.tif 000002
【図２】
0004097165.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004097165.tif 000008