(57)【特許請求の範囲】
【請求項１】
遅延粗調整信号に基づいて遅延量が段階的に変化され、入力された発振信号に粗遅延を与える遅延粗調整回路と、遅延微調整信号に基づいて遅延量が段階的に変化され、入力された発振信号に上記遅延粗調整回路で与える遅延量よりも小さい微遅延を与える遅延微調整回路と、上記遅延粗調整回路及び遅延微調整回路を通過した発振信号が入力されるインバータ回路とを備え、上記遅延粗調整回路、遅延微調整回路、インバータ回路がリング状に接続され、発振信号の発振周波数を段階的に制御する発振信号生成装置であって、
上記遅延粗調整回路、遅延微調整回路、インバータ回路とともにリング状に接続され、上記インバータ回路から入力される発振信号に所定遅延量の遅延を与えて上記遅延粗調整回路に出力する固定遅延回路と、
上記インバータ回路から上記固定遅延回路に入力される発振信号をクロックとして、上記遅延粗調整回路及び遅延微調整回路に遅延粗調整信号及び遅延微調整信号を出力するスイッチ回路とを備え、
上記固定遅延回路内を発振信号のエッジが伝搬する上記所定遅延量に応じた遅延時間の間に、上記スイッチ回路から上記遅延粗調整回路及び遅延微調整回路に遅延粗調整信号及び遅延微調整信号を出力して、上記遅延粗調整回路及び遅延微調整回路での遅延量を変化させることを特徴とする発振信号生成装置。
【請求項２】
上記遅延粗調整回路は上記粗遅延の遅延量を複数に等分割した単位粗遅延量の遅延を発振信号に与えるバッファを複数個直列接続してなり、上記遅延微調整回路は上記微遅延の遅延量を複数に等分割した単位微遅延量の遅延を発振信号に与えるバッファを複数個直列接続してなり、上記遅延粗調整回路及び遅延微調整回路は、上記遅延粗調整信号及び遅延微調整信号に応じて通過させるバッファ数を変化させることを特徴とする請求項１記載の発振信号生成装置。
【請求項３】
遅延粗調整信号に基づいて遅延粗調整回路での遅延量を段階的に変化させて発振信号に粗遅延を与えるとともに、遅延微調整信号に基づいて遅延微調整回路での遅延量を段階的に変化させて発振信号に上記粗遅延よりも小さい遅延量の微遅延を与え、リング状に接続された遅延粗調整回路、遅延微調整回路、インバータ回路、固定遅延回路を少なくとも一回通過させて発振信号の発振周波数を段階的に制御する発振信号生成方法であって、
発振信号に上記固定遅延回路で所定量の遅延を与え、
上記発振信号のエッジが上記固定遅延回路内を伝搬している間に、上記遅延粗調整回路及び遅延微調整回路に遅延粗調整信号及び遅延微調整信号を供給して、上記遅延粗調整回路及び遅延微調整回路での遅延量を変化させ、上記発振信号に上記遅延粗調整回路及び遅延微調整回路で粗遅延及び微遅延を与えることを特徴とする発振信号生成方法。
【請求項４】
上記粗遅延の遅延量を複数に等分割した単位粗遅延量の遅延を発振信号に与えるバッファを通過させる段数を上記遅延粗調整信号に応じて変化させるように上記遅延粗調整回路を制御するとともに、上記微遅延の遅延量を複数に等分割した単位微遅延を発振信号に与えるバッファを通過させる段数を上記遅延微調整信号に応じて変化させるように上記遅延微調整回路を制御することを特徴とする請求項３記載の発振信号生成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、発振周波数を制御して例えばデータ記録再生時の同期信号となる発振信号を生成する発振信号生成装置及び発振信号生成方法に関する。
【０００２】
【従来の技術】
例えばテープ状記録媒体に対してデータの記録又は再生を行うときには、所定のサンプリング周波数を有する同期信号を参照して行われる。すなわち、データの記録又は再生をテープ状記録媒体に対して行うときには、所定のサンプリング周波数の同期信号が示す記録タイミング又は再生タイミングで、記録トラックを記録し、又は記録トラックを読み込む処理を行う。
【０００３】
従来、同期信号を生成する信号生成回路としては、例えば図５に示すようなものが使用されることが多かった。図５に示す信号生成回路は、ディジタル信号である周波数制御信号をＤ／Ａコンバータ（以下、ＤＡＣと呼ぶ。）１０１でアナログ値に変換し、当該アナログ値を各電流源１０２ａ〜１０２ｄに入力し、電流値を変化させることで、リング状に構成された各バッファ１０３ａ〜１０３ｃ、インバータ１０４での信号遅延を調整するとともに周波数制御をする。これにより、従来の信号生成回路では、生成する同期信号の出力タイミングを制御し、当該同期信号を発振出力としていた。
【０００４】
【発明が解決しようとする課題】
しかし、近年の集積回路技術の急速な進歩により、例えばディジタルＬＳＩ（Large Scale Integrated Circuit）を作製するプロセスの世代交代が速まり、プロセスが交替する度に図５に示すようなアナログ信号を扱うアナログセルを開発する必要があった。これにより、ディジタルＬＳＩ、当該ディジタルＬＳＩと接続される信号生成回路を含めた装置の開発の期間が長くなり、かつ、製造コストが高くなるという問題があった。
【０００５】
そこで、本発明は、上述したような実情に鑑みて提案されたものであり、発振信号を生成するための処理ブロックをディジタルＬＳＩに容易に搭載させることができ、製造コストを低減させることができ、しかも、ノイズのない発振信号を生成することができる発振信号生成装置及び発振信号生成方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明は、遅延粗調整信号に基づいて遅延量が段階的に変化され、入力された発振信号に粗遅延を与える遅延粗調整回路と、遅延微調整信号に基づいて遅延量が段階的に変化され、入力された発振信号に上記遅延粗調整回路で与える遅延量よりも小さい微遅延を与える遅延微調整回路と、上記遅延粗調整回路及び遅延微調整回路を通過した発振信号が入力されるインバータ回路とを備え、上記遅延粗調整回路、遅延微調整回路、インバータ回路がリング状に接続され、発振信号の発振周波数を段階的に制御する発振信号生成装置であって、上記遅延粗調整回路、遅延微調整回路、インバータ回路とともにリング状に接続され、上記インバータ回路から入力される発振信号に所定遅延量の遅延を与えて上記遅延粗調整回路に出力する固定遅延回路と、上記インバータ回路から上記固定遅延回路に入力される発振信号をクロックとして、上記遅延粗調整回路及び遅延微調整回路に遅延粗調整信号及び遅延微調整信号を出力するスイッチ回路とを備え、上記固定遅延回路内を発振信号のエッジが伝搬する上記所定遅延量に応じた遅延時間の間に、上記スイッチ回路から上記遅延粗調整回路及び遅延微調整回路に遅延粗調整信号及び遅延微調整信号を出力して、上記遅延粗調整回路及び遅延微調整回路での遅延量を変化させることを特徴とする。
【０００７】
また、本発明は、遅延粗調整信号に基づいて遅延粗調整回路での遅延量を段階的に変化させて発振信号に粗遅延を与えるとともに、遅延微調整信号に基づいて遅延微調整回路での遅延量を段階的に変化させて発振信号に上記粗遅延よりも小さい遅延量の微遅延を与え、リング状に接続された遅延粗調整回路、遅延微調整回路、インバータ回路、固定遅延回路を少なくとも一回通過させて発振信号の発振周波数を段階的に制御する発振信号生成方法であって、発振信号に上記固定遅延回路で所定量の遅延を与え、上記発振信号のエッジが上記固定遅延回路内を伝搬している間に、上記遅延粗調整回路及び遅延微調整回路に遅延粗調整信号及び遅延微調整信号を供給して、上記遅延粗調整回路及び遅延微調整回路での遅延量を変化させ、上記発振信号に上記遅延粗調整回路及び遅延微調整回路で粗遅延及び微遅延を与えることを特徴とする。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
【００１１】
本発明は、例えば図１に示すように構成された信号生成装置１に適用される。この信号生成装置１は、固定遅延回路２、遅延粗調整回路３、遅延微調整回路４、インバータ回路５がリング状に接続されてなり、更に第１のＤフリップフロップ（以下、ＤＦＦと呼ぶ。）６及び第２のＤＦＦ７が遅延粗調整回路３、遅延微調整回路４に接続されている。
【００１２】
粗調整信号入力端子１１は、ｉ個（ｉ：整数）の端子（１〜ｉ）からなり、第１のＤＦＦ６の入力端と接続される。この粗調整信号入力端子１１は、入力されたディジタルの粗調整信号Ｓ１を第１のＤＦＦ６に出力する。また、微調整信号入力端子１２は、ｊ個の端子（１〜ｊ）からなり、第２のＤＦＦ７の入力端と接続される。この微調整信号入力端子１２は、入力されたディジタルの微調整信号Ｓ２を第２のＤＦＦ７に出力する。
【００１３】
ここで、上記粗調整信号入力端子１１及び微調整信号入力端子１２に入力される粗調整信号Ｓ１及び微調整信号Ｓ２は、後述の遅延粗調整回路３及び遅延微調整回路４で主信号に与える遅延量を示す。前記主信号とは、遅延粗調整回路３及び遅延微調整回路４で遅延が調整されて発振出力端子１３から出力する発振出力信号Ｓ１５となる信号である。また、上記遅延粗調整回路３で主信号Ｓ１２に与える遅延量を「粗遅延量」と呼び、上記遅延微調整回路４で主信号Ｓ１３に与える遅延量を「微遅延量」と呼ぶ。
【００１４】
第１のＤＦＦ６は、遅延粗調整回路３の粗調整信号入力端子（１〜ｉ）と接続された出力端子（１〜ｉ）を備える。この第１のＤＦＦ６は、粗調整信号入力端子１１からの粗調整信号Ｓ１を遅延粗調整回路３に出力する。
【００１５】
第２のＤＦＦ７は、遅延微調整回路４の微調整信号入力端子（１〜ｊ）と接続された出力端子（１〜ｊ）を備える。この第２のＤＦＦ７は、微調整信号入力端子１２からの微調整信号Ｓ２を遅延微調整回路４に出力する。
【００１６】
遅延粗調整回路３は、第１のＤＦＦ６の出力端子（１〜ｉ）から粗調整信号Ｓ１が入力される。遅延粗調整回路３は、固定遅延回路２と接続された主信号入力端子を備えている。この遅延粗調整回路３は、固定遅延回路２から主信号入力端子に主信号Ｓ１２が入力される。また、この遅延粗調整回路３は、遅延微調整回路４と接続された主信号出力端子を備えている。
【００１７】
この遅延粗調整回路３は、第１のＤＦＦ６からの粗調整信号Ｓ１により粗遅延量がｉ段階に亘り段階的に変化される。この遅延粗調整回路３は、入力された粗調整信号Ｓ１に基づいて粗遅延量の遅延を主信号Ｓ１２に与え、主信号Ｓ１２に対して粗遅延量を付加した主信号Ｓ１３を遅延微調整回路４に出力する。なお、この遅延粗調整回路３の具体的な一構成例、作用等については後述する。
【００１８】
遅延微調整回路４は、第２のＤＦＦ７の出力端子（１〜ｊ）から微調整信号Ｓ２が入力される。遅延微調整回路４は、遅延粗調整回路３と接続された主信号入力端子を備えている。この遅延微調整回路４は、遅延粗調整回路３から主信号入力端子に主信号Ｓ１３が入力される。また、この遅延微調整回路４は、インバータ回路５と接続された主信号出力端子を備えている。
【００１９】
この遅延微調整回路４は、第２のＤＦＦ７からの微調整信号Ｓ２により微遅延量がｊ段階に亘り段階的に変化される。この遅延微調整回路４は、入力された微調整信号Ｓ２に基づいて上記粗遅延量よりも少ない微遅延量の遅延を主信号Ｓ１３に与え、主信号Ｓ１３に対して微遅延量を与えた主信号Ｓ１４をインバータ回路５に出力する。なお、この遅延微調整回路４の具体的な一構成例、作用等については後述する。
【００２０】
インバータ回路５は、遅延微調整回路４と接続された主信号入力端子を備えている。このインバータ回路５は、遅延微調整回路４から主信号入力端子に主信号Ｓ１４が入力される。また、このインバータ回路５は、固定遅延回路２、発振出力端子１３、第１のＤＦＦ６及び第２のＤＦＦ７と接続されている出力端子を備えている。
【００２１】
このインバータ回路５は、遅延微調整回路４からの主信号１４を主信号Ｓ１１として固定遅延回路２に出力する。また、このインバータ回路５は、主信号を発振出力端子１３に発振出力信号Ｓ１５として出力するとともに、第１のＤＦＦ６及び第２のＤＦＦ７にクロック信号ＣＫとして出力する。
【００２２】
固定遅延回路２は、インバータ回路５の主信号出力端子と接続された主信号入力端子を備えている。また、この固定遅延回路２は、遅延粗調整回路３の主信号入力端子と接続された主信号出力端子を備えている。この固定遅延回路２は、インバータ回路５からの主信号Ｓ１１に対して固定遅延量の遅延を与えた主信号Ｓ１３を遅延粗調整回路３の主信号入力端子に出力する。
【００２３】
このように構成された信号生成装置１では、固定遅延回路２、遅延粗調整回路３、遅延微調整回路４、インバータ回路５が直列に接続され、リングオシレータを構成している。これにより、信号生成装置１は、発振出力端子１３から出力する発振出力信号Ｓ１５の発振周波数を段階的、すなわちディジタル的に制御することができる。ここで、第１のＤＦＦ６及び第２のＤＦＦ７は、インバータ回路５からの信号をクロック信号ＣＫとして入力し、当該クロック信号に従って遅延粗調整回路３及び遅延微調整回路４に粗調整信号Ｓ１及び微調整信号Ｓ２を出力する。これにより、信号生成装置１は、リング状に入出力されている主信号に対して粗遅延及び微遅延を与えて発振出力信号Ｓ１５を生成する。
【００２４】
次に、上述の遅延粗調整回路３の具体的な一構成例について説明する。
【００２５】
遅延粗調整回路３は、例えば図２に示すように、第１のＤＦＦ６の出力端子（１，２，３，・・・，ｉ）からの粗調整信号Ｓ１が粗調整信号入力端子２１を介して入力されるＡＮＤゲート２２−１、２２−２、２２−３、・・・２２−ｉと、ＯＲゲート２３−１、２３−２、２３−３、・・・２３−ｉ及び粗遅延回路２４−１、２４−２、２４−３、・・・２４−ｉとを備える。
【００２６】
各ＡＮＤゲート２２は、入力片端子が粗調整信号入力端子２１と接続され、他方の入力片端子が主信号入力端子２５と接続されている。また、各ＡＮＤゲート２２は、出力端子が各ＯＲゲート２３の入力片端子に接続されている。
【００２７】
各ＯＲゲート２３は、入力片端子が各ＡＮＤゲート２２の出力端子と接続され、他方の入力片端子がＬ（Low）レベルとされている。また、各ＯＲゲート２３は、出力端子が各粗遅延回路２４に接続されている。
【００２８】
粗遅延回路２４−２〜２４−ｉは、入力端子が各ＯＲゲート２３−２〜２３−ｉと接続され、出力端子が隣接した各ＯＲゲート２３−１〜２３−（ｉ−１）と接続されている。また、粗遅延回路２４−１は、出力端子が主信号出力端子２６と接続されている。
【００２９】
このような遅延粗調整回路３では、粗調整信号入力端子２１に、ｉビットのうち１ビットだけがＨ（High）レベルで残りビットがＬレベルの粗調整信号Ｓ１が入力される。
【００３０】
例えばｎ番目のビット（１≦ｎ＜ｉ）だけがＨレベルの粗調整信号Ｓ１が粗調整信号入力端子２１に入力されたとき、ｎ番目のビットの粗調整信号Ｓ１が入力されるＡＮＤゲート２２−ｎでは、主信号入力端子２５からの主信号Ｓ１２を通過させＯＲゲート２３−ｎに出力する。ＯＲゲート２３−ｎに入力された主信号Ｓ１２は、ＯＲゲート２３−ｎ〜ＯＲゲート２３−１及び粗遅延回路２４−ｎ〜粗遅延回路２４−１を通過して主信号出力端子２６から出力される。
【００３１】
ここで、各粗遅延回路２４の遅延量をＴcoarseとすると、遅延粗調整回路３での粗遅延量はＴcoarse×ｎとなり、ＯＲゲート２３−ｎに入力された主信号Ｓ１２にはＴcoarse×ｎの遅延が与えられる。
【００３２】
一方、ｎ＋１〜ｉ番目のビットに対応する粗調整信号Ｓ１が入力されたＡＮＤゲート２２と接続したＯＲゲート２３−ｎ＋１〜ＯＲゲート２３−ｉは、リングオシレータのパスから外れ、出力値がＬレベルに固定される。
【００３３】
このような遅延粗調整回路３は、粗調整信号Ｓ１に応じて入力される粗調整信号Ｓ１によって主信号Ｓ１２の伝搬遅延を、ｉ段階で変更する。ここで、遅延粗調整回路３の遅延量Ｔcarseは、遅延微調整回路４の最大遅延量と一致するように設定される。
【００３４】
次に、上述の遅延微調整回路４の具体的な一構成例について説明する。
【００３５】
遅延微調整回路４は、上述の図２に示して説明した遅延粗調整回路３と同様の構成を有し、例えば図３に示すように、第２のＤＦＦ７の出力端子（１，２，３，・・・，ｊ）からの微調整信号Ｓ２が微調整信号入力端子３１を介して入力されるとともに、主信号入力端子３５から主信号Ｓ１３が入力されるＡＮＤゲート３２−１、３２−２、３２−３、・・・３２−ｊと、各ＡＮＤゲート３２の出力端側に接続されたＯＲゲート３３−１、３３−２、３３−３、・・・３３−ｊと、ＯＲゲート３３の出力端側に接続された微遅延回路３４−１、３４−２、３４−３、・・・３４−ｊとを備え、微遅延量の遅延を与えた主信号Ｓ１４をインバータ回路５に出力する。
【００３６】
このような遅延微調整回路４では、微調整信号入力端子３１に、ｊビットのうち１ビットだけがＨレベルで残りビットがＬレベルの微調整信号Ｓ２が入力される。
【００３７】
例えばｍ番目のビット（１≦ｍ＜ｊ）だけがＨレベルの微調整信号Ｓ２が微調整信号入力端子３１に入力されたとき、ｍ番目のビットの微調整信号Ｓ２が入力されるＡＮＤゲート３２−ｍでは、主信号入力端子３５からの主信号Ｓ１３を通過させＯＲゲート３３−ｍに出力する。ＯＲゲート３３−ｍに入力された主信号Ｓ１３は、ＯＲゲート３３−ｍ〜ＯＲゲート３３−１及び粗遅延回路３４−ｍ〜粗遅延回路３４−１を通過して主信号出力端子３６から出力される。
【００３８】
ここで、各微遅延回路３４の遅延量をＴfineとすると、遅延微調整回路４での微遅延量はＴfine×ｍとなり、ＯＲゲート３３−ｍに入力された主信号Ｓ１３にはＴfine×ｍの遅延が与えられる。
【００３９】
一方、ｍ＋１〜ｊ番目のビットに対応する微調整信号Ｓ２が入力されたＡＮＤゲート３２と接続したＯＲゲート３３−ｍ＋１〜ＯＲゲート３３−ｊは、リングオシレータのパスから外れ、出力値がＬレベルに固定される。
【００４０】
このような遅延微調整回路４は、入力される微調整信号Ｓ２によって主信号Ｓ１３の伝搬遅延をｊ段階で変更する。ここで、遅延微調整回路４の最大遅延量は、遅延粗調整回路３の１段階分の遅延量と一致させるように各遅延量Ｔfineを設定する。
【００４１】
図２及び図３を用いて説明した遅延粗調整回路３及び遅延微調整回路４において、遅延粗調整回路３の各粗遅延回路２４の遅延量Ｔcoarseと、遅延微調整回路４の各微遅延回路３４の遅延量Ｔfineは、
Ｔfine＜Ｔcoarse
となるように設定する。例えば、信号生成装置１で調整することができる全遅延調整範囲で均等に細かい精度で遅延を調整する場合には、
Ｔfine＝Ｔcoarse／（ｊ＋１）
と設定することが望ましい。
【００４２】
また、遅延量Ｔcoarseの値が各粗遅延回路２４の間でばらつきがありそれを均等にするために各微遅延回路３４の遅延量Ｔfineで調整する場合には、
Ｔfine＜Ｔcoarse／（ｊ＋１）
と設定することで、より細かい遅延の微調整を行う。
【００４３】
次に、上述した信号生成装置１の動作について説明する。
【００４４】
信号生成装置１は、上述した構成を有することで、固定遅延回路２、遅延粗調整回路３、遅延微調整回路４及びインバータ回路５からなるリングオシレータを構成し、固定遅延回路２、遅延粗調整回路３、遅延微調整回路４及びインバータ回路５の合計の遅延時間の２倍を１周期として発振する。
【００４５】
このような信号生成装置１においては、図４に示すように、インバータ回路５からの発振出力（図４中（ａ））、すなわち第１のＤＦＦ６及び第２のＤＦＦ７に入力されるクロック信号ＣＫに立ち上がりエッジが時刻ｔ1において発生すると、粗調整信号Ｓ１及び微調整信号Ｓ２が第１のＤＦＦ６及び第２のＤＦＦ７に取り込まれ遅延粗調整回路３及び遅延微調整回路４に入力され、遅延切換制御を行う。
【００４６】
ここで、時刻ｔ1から遅延制御が終了するまでの時間（ｔ1〜ｔ3）をＴｄ2とし、時刻ｔ1から発振出力の立ち上がりエッジが固定遅延回路２から出力されるまでの遅延時間（ｔ1〜ｔ2）をＴｄ1とすると、
Ｔｄ1≦Ｔｄ2
となるように固定遅延回路２の固定遅延量Ｔcを設定する。
【００４７】
このように、固定遅延量Ｔcを設定することで、時間Ｔｄ2の間に、遅延粗調整回路３及び遅延微調整回路４での１〜ｉ段階の粗遅延量の設定及び１〜ｊ段階の微遅延量の設定を切り換える遅延切換制御を行うことになる。
【００４８】
すなわち、遅延粗調整回路３及び遅延微調整回路４に主信号Ｓ１２及びＳ１３が入力されていない状態（Ｌレベル）において、時刻ｔ1で発振出力の立ち上がりエッジ、第１のＤＦＦ６及び第２のＤＦＦ７に入力されたクロック信号ＣＫに立ち上がりエッジが発生すると、図４中の（ｅ）及び（ｆ）に示すように時刻ｔ1から時間Ｔｄ1が経過した時刻ｔ2で粗調整信号入力端子１１からの粗調整信号Ｓ１を第１のＤＦＦ６から遅延粗調整回路３に出力するとともに、微調整信号入力端子１２からの微調整信号Ｓ２を第２のＤＦＦ７から遅延微調整回路４に出力する。これに応じて、遅延粗調整回路３及び遅延微調整回路４は、粗調整信号Ｓ１及び微調整信号Ｓ２に基づいて粗遅延量及び微遅延量を切り換える遅延切換制御を行う。
【００４９】
次いで、図４（ｂ）に示すように時刻ｔ1から時間Ｔｄ2を経過した時刻ｔ3において固定遅延回路２は主信号Ｓ１２を遅延粗調整回路３に出力し、次いで図４（ｃ）に示すように時刻ｔ2で設定された粗遅延量に応じた遅延時間Ｔｄ3を経過した時刻ｔ4において遅延粗調整回路３は主信号Ｓ１３を遅延微調整回路４に出力し、次いで図４（ｄ）に示すように時刻ｔ2で設定された微遅延量に応じた遅延時間Ｔｄ4を経過した時刻ｔ5において遅延微調整回路４は主信号Ｓ１４をインバータ回路５に出力する。
【００５０】
このように動作する信号生成装置１は、固定遅延回路２の固定遅延量Ｔcに応じた遅延時間Ｔｄ2が、時間Ｔｄ1よりも長くなるように設定されているので、固定遅延回路２から遅延粗調整回路３に主信号Ｓ１２を出力する前に遅延粗調整回路３及び遅延微調整回路４で遅延切換制御を完了し、遅延切換制御を行っているときに遅延粗調整回路３、遅延微調整回路４に主信号Ｓ１２、Ｓ１３が入力されるようなことはない。
【００５１】
したがって、この信号生成装置１によれば、主信号に遅延を与えているときに遅延切換制御を行ったことにより発生するノイズを防止し、ノイズのない発振出力信号Ｓ１５を生成することができる。
【００５２】
また、この信号生成装置１によれば、遅延粗調整回路３及び遅延微調整回路４を組み合わせて高精度な遅延制御をすることができるので、高精度な発振周波数の発振出力信号を生成するための遅延回路を小規模なハードウェア構成で実現することができる。
【００５３】
更に、この信号生成装置１によれば、例えば遅延粗調整回路３では粗遅延量をｉ段階に亘って制御するとともに遅延微調整回路４では微遅延量をｊ段階に亘って制御するので、完全なディジタル回路で構成することができ、例えばディジタルＬＳＩに搭載する工程を容易とし、製造コストを低減させることができる。
【００５４】
【発明の効果】
以上詳細に説明したように、本発明では、遅延粗調整信号に基づいて遅延量が段階的に変化され、入力された発振信号に粗遅延を与える遅延粗調整回路と、遅延微調整信号に基づいて遅延量が段階的に変化され、入力された発振信号に上記遅延粗調整回路で与える遅延量よりも小さい微遅延を与える遅延微調整回路と、上記遅延粗調整回路及び遅延微調整回路を通過した発振信号が入力されるインバータ回路とを備え、上記遅延粗調整回路、遅延微調整回路、インバータ回路がリング状に接続され、発振信号の発振周波数を段階的に制御する発振信号生成装置において、上記遅延粗調整回路、遅延微調整回路、インバータ回路とともにリング状に接続され、上記インバータ回路から入力される発振信号に所定遅延量の遅延を与えて上記遅延粗調整回路に出力する固定遅延回路と、上記固定遅延回路内を発振信号のエッジが伝搬する上記所定遅延量に応じた遅延時間の間に、上記インバータ回路から上記固定遅延回路に入力される発振信号をクロックとして、上記遅延粗調整回路及び遅延微調整回路に遅延粗調整信号及び遅延微調整信号を出力するスイッチ回路とを設け、上記固定遅延回路内を発振信号のエッジが伝搬する上記所定遅延量に応じた遅延時間の間に、上記スイッチ回路から上記遅延粗調整回路及び遅延微調整回路に遅延粗調整信号及び遅延微調整信号を出力して、上記遅延粗調整回路及び遅延微調整回路での遅延量を変化させることにより、ディジタル信号のみを扱って動作することができ、ディジタル信号をアナログ信号に変換することなく動作して発振信号を生成することができ、しかも、発振信号に上記固定遅延回路で遅延を与えているときに遅延切換制御を行うので、発生するノイズを防止し、ノイズのない発振信号を生成することができる。
【００５５】
また、本発明では、遅延粗調整信号に基づいて遅延粗調整回路での遅延量を段階的に変化させて発振信号に粗遅延を与えるとともに、遅延微調整信号に基づいて遅延微調整回路での遅延量を段階的に変化させて発振信号に上記粗遅延よりも小さい遅延量の微遅延を与え、リング状に接続された遅延粗調整回路、遅延微調整回路、インバータ回路、固定遅延回路を少なくとも一回通過させて発振信号の発振周波数を段階的に制御する発振信号生成方法において、発振信号に上記固定遅延回路で所定量の遅延を与え、上記発振信号のエッジが上記固定遅延回路内を伝搬している間に、上記遅延粗調整回路及び遅延微調整回路に遅延粗調整信号及び遅延微調整信号を供給して、上記遅延粗調整回路及び遅延微調整回路での遅延量を変化させ、上記発振信号に上記遅延粗調整回路及び遅延微調整回路で粗遅延及び微遅延を与えることにより、ディジタル信号のみを扱って動作することができ、ディジタル信号をアナログ信号に変換することなく動作して発振信号を生成することができ、しかも、発振信号に上記固定遅延回路で遅延を与えているときに遅延切換制御を行うので、発生するノイズを防止し、ノイズのない発振信号を生成することができる。
したがって、本発明によれば、発振信号を生成するための処理ブロックをディジタルＬＳＩに容易に搭載させることができ、製造コストを低減させることができ、しかも、ノイズのない発振信号を生成することができる発振信号生成装置及び発振信号生成方法を提供することができる。
【図面の簡単な説明】
【図１】本発明を適用した信号生成装置の構成を示すブロック図である。
【図２】本発明を適用した信号生成装置に備えられる遅延粗調整回路の構成を示すブロック図である。
【図３】本発明を適用した信号生成装置に備えられる遅延微調整回路の構成を示すブロック図である。
【図４】本発明を適用した信号生成装置の動作を説明するためのタイミングチャートである。
【図５】従来の信号生成装置を示すブロック図である。
【符号の説明】
１  信号生成装置、２  固定遅延回路、３  遅延粗調整回路、４  遅延微調整回路、５  インバータ回路、６  第１のＤＦＦ、７  第２のＤＦＦ、１１  粗調整信号入力端子、１２  微調整信号入力端子、２４  粗遅延回路、３４  微遅延回路
【図１】
0004122659.tif 000002
【図２】
0004122659.tif 000003
【図３】
0004122659.tif 000004
【図４】
0004122659.tif 000005
【図５】
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