(57)【特許請求の範囲】
【請求項１】
冗長回路を有する半導体記憶装置に対して複数の試験項目毎に試験を行い、不良救済の可否を判定する方法において、
不良解析装置を用いて、複数の前記試験項目毎に行われる試験が終了した後に、不良情報に基づき一括して救済判定を行い、不良箇所を前記冗長回路に置き換えるアドレス情報を生成する工程と、
テスタを用いて前記半導体記憶装置に前記試験項目毎に試験を行い、セグメント毎の不良ビット数を測定して、前記試験項目毎の試験により得られた前記不良情報を前記セグメント内の不良数を示す情報に圧縮したＦＢＣデータを作成する工程と、
前記テスタから、前記不良解析装置とは独立したＦＢＣシステムに前記ＦＢＣデータを送信する工程と、
前記ＦＢＣシステムを用いて、複数の前記試験項目を経て蓄積された前記ＦＢＣデータに基づき、前記テスタと非同期で複数の不良レベルに存在するそれぞれの不良数を検出して不良レベルの分類を行う工程と、
前記ＦＢＣシステムを用いて、各々の不良レベルの不良数と、前記冗長回路に置換可能なスペア数とを比較して、前記テスタと非同期で不良レベル毎に不良救済の可否を判断する工程と、
前記テスタを用いて前記試験項目毎に試験を行う工程において、前記試験項目のうち所定のものに対しては、前記テスタがこの試験項目の試験を行って作成した前記不良情報を前記不良解析装置に送信し、この試験項目における不良救済の可否を判断し、不良救済が不可であると判断した場合この段階で試験を終了する工程とを備えることを特徴とする半導体記憶装置の不良救済判定方法。
【請求項２】
前記不良レベルの分類を行う工程は、前記半導体記憶装置の構造に応じて設定されたｎ（ｎは２以上の整数）個の不良レベル毎に不良数を検出するものであって、
第１の不良レベルの判定基準と、前記第１の不良レベルにおける判定セグメント内に存在する不良ビット数とを比較し、この不良ビット数が前記判定基準以上である場合に前記判定セグメント毎に不良数をカウントし、
前記第１の不良レベルよりも下位の第２の不良レベルの判定基準と、前記第２の不良レベルの判定セグメント内に存在する不良ビット数とを比較し、この不良ビット数が前記判定基準以上である場合に前記判定セグメント毎に不良数をカウントし、
…  …
第ｎ−２の不良レベルよりも下位の第ｎ−１の不良レベルの判定基準と、前記第ｎ−１の不良レベルの判定セグメント内に存在する不良ビット数とを比較し、この不良ビット数が前記判定基準以上である場合に前記判定セグメント毎に不良数をカウントし、
第ｎ−１の不良レベルよりも下位の第ｎの不良レベルのセグメント内に存在する不良ビット数を、この第ｎの不良レベルの不良数とすることを特徴とする請求項１記載の半導体記憶装置の不良救済判定方法。
【請求項３】
前記不良救済の可否を判断する工程は、ｎ個の不良レベル毎に不良救済の可否を判断するものであり、
前記第１の不良レベルの不良数と、この第１の不良レベルの救済処理単位内における置換可能なスペア数とを比較し、前記不良数が前記スペア数を超えている場合は救済不可と判断し、前記不良数が前記スペア数以下である場合は第１の不良レベルで救済可と判断し、
前記第１の不良レベルで救済可と判断した場合、前記第２の不良レベルの不良数と、この第２の不良レベルの救済処理単位内における置換可能なスペア数とを比較し、前記不良数が前記スペア数を超えている場合は救済不可と判断し、前記不良数が前記スペア数以下である場合は第２の不良レベルで救済可と判断し、
…  …
前記第ｎ−２の不良レベルで救済可と判断した場合、前記第ｎ−１の不良レベルの不良数と、この第ｎ−１の不良レベルの救済処理単位内における置換可能なスペア数とを比較し、前記不良数が前記スペア数を超えている場合は救済不可と判断し、前記不良数が前記スペア数以下である場合は第ｎ−１の不良レベルで救済可と判断し、
前記第ｎ−１の不良レベルの不良数と、この第ｎの不良レベルの救済処理単位内における置換可能なスペア数とを比較し、前記不良数が前記スペア数を超えている場合は救済不可と判断し、前記不良数が前記スペア数以下である場合は第ｎの不良レベルで救済可と判断することを特徴とする請求項２記載の半導体記憶装置の不良救済判定方法。
【請求項４】
冗長回路を有する半導体記憶装置に対して複数の試験項目毎に試験を行い、不良救済の可否を判定する装置において、
複数の前記試験項目毎に行われる試験が終了した後に、不良情報に基づき一括して救済判定を行い、不良箇所を前記冗長回路に置き換えるアドレス情報を生成する不良解析装置と、
前記半導体記憶装置に前記試験項目毎に試験を行い、セグメント毎の不良ビット数を測定して、前記試験項目毎の試験により得られた前記不良情報を前記セグメント内の不良数を示す情報に圧縮したＦＢＣデータを作成するテスタと、
前記テスタから前記ＦＢＣデータを与えられ、複数の前記試験項目を経て蓄積された前記ＦＢＣデータに基づき、前記テスタと非同期で複数の不良レベルに存在するそれぞれの不良数を検出して不良レベルの分類を行い、各々の不良レベルの不良数と、前記冗長回路に置換可能なスペア数とを比較して、前記テスタと非同期で不良レベル毎に不良救済の可否を判断する、前記不良解析装置とは独立したＦＢＣシステムとを備え、
前記テスタは、前記試験項目のうち所定のものに対しては、この試験項目の試験を行って作成した前記不良情報を前記不良解析装置に送信し、この試験項目における不良救済の可否を判断し、不良救済が不可であると判断した場合この段階で試験を終了することを特徴とする半導体記憶装置の不良救済判定装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置の不良救済判定方法及びその装置に関する。
【０００２】
【従来の技術】
半導体記憶装置の試験を行う場合、半導体試験装置（以下、テスタという）を用いた試験行程と、得られたデータに基づいて不良解析装置（Redundancy Analyzer、以下、ＲＡという）を用いて救済可能か否かの判断を行う解析工程とを、従来は図１に示されたように並行して行っていた。
【０００３】
先ず、テスタを用いてＤＣテストを行う。さらに、例えば読み書き等を調べるベーシックテスト（Ａ）を行い、不良情報（Ａ）を生成する。
【０００４】
この不良情報（Ａ）はＲＡに送信されて解析され、救済判定が行われる。この救済判定を行っている間、テスタによりマージンテスト（Ｂ）が行われる。マージンテストは、試験項目（Ｂ）、（Ｃ）、…、（Ｆ）毎に行われていく。救済可又は不可を示す解析結果（Ａ）が得られると、ＲＡからテスタへこの情報が送信される。マージンテスト（Ｂ）による不良情報（Ｂ）がテスタからＲＡに送信され、救済判定が行われる。
【０００５】
ＲＡが救済判定を行っている間、テスタがマージンテスト（Ｃ）を行う。ＲＡが救済判定（Ｂ）を終えて解析結果（Ｂ）を得ると、ＲＡからテスタへこの情報が送信される。マージンテスト（Ｃ）による不良情報（Ｃ）がＲＡに送信され、救済判定が行われる。
【０００６】
以上の手順で、テスタがマージンテスト（Ｆ）まで行い、並行してＲＡが救済判定（Ｆ）まで行って解析結果（Ｆ）を生成する。この解析結果（Ｆ）は、救済判定（Ａ）〜（Ｆ）までの全ての解析結果が累積された情報となっている。そこで、この解析結果（Ｆ）を用いて、ＲＡが不良個所を冗長回路に置き換えるアドレスを生成するためのヒューズ回路における各ヒューズの溶断の有無を示すヒューズデータを生成して、試験が終了する。
【０００７】
ここで、救済判定（Ａ）〜（Ｆ）のうち、いずれかにおいて救済不可となるとその段階で試験が終了する。
【０００８】
【発明が解決しようとする課題】
しかし、従来の不良救済判定方法には次のような問題があった。
【０００９】
上述したように、テスタによるベーシックテスト（Ａ）及び各試験項目毎のマージンテスト（Ｂ）〜（Ｆ）と、ＲＡによる各試験毎の救済可否の判断とを、並行して行っていた。ＲＡにより得られた解析結果（Ａ）〜（Ｆ）は、不良解析の為のデータとして、蓄積していた。
【００１０】
一般に、ＲＡにより行われる救済判定処理にかかる時間は、半導体記憶装置の容量や救済アルゴリズムの複雑さ、さらにはＲＡの処理能力に依存する。従って、近年の半導体記憶装置の大容量化や救済アルゴリズムの複雑化に伴い、救済判定処理時間が増大してきた。
【００１１】
この結果、テスタがマージンテストを行うために要する時間よりも、ＲＡがテスト項目毎に救済判定処理を行う時間の方が長くなってきた。このため、テスタがマージンテスト（Ｂ）〜（Ｆ）をそれぞれ終えた後、ＲＡが救済判定（Ａ）〜（Ｆ）を終えるまでの間、テスタが待機しなければならなかった。
【００１２】
テスタは一般に高価であり、待機する時間を極力なくしたいという要請がある。待機時間をなくすためには、ＲＡの処理速度を高速化すればよい。しかし、既に量産工場に導入している既存のＲＡを全て高速化するとなると、コストの大幅な増大は避けられない。
【００１３】
また、テスタからＲＡに送信する不良情報（Ａ）〜（Ｆ）は、圧縮処理がなされていないのでデータ量が膨大である。このため、送信に時間がかかるという問題もあった。
【００１４】
さらに、不良解析を行う上での処理効率という観点から見た場合、上記方法により採取した情報では、救済不可と判定した試験項目を特定することは容易である。しかし、救済不可となった試験項目において、ブロック、ロー又はカラム、ビット等を単位としていずれの箇所が不良であったかという不良個所を特定するための詳細な情報を得ることは不可能であった。
【００１５】
本発明は上記事情に鑑み、半導体記憶装置の試験を行う際の不良判定処理効率の向上及び不良箇所の特定を可能にする半導体記憶装置の不良判定処理方法及びその装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明の半導体記憶装置の不良救済判定方法は、冗長回路を有する半導体記憶装置に対して複数の試験項目毎に試験を行い、不良救済の可否を判定する方法において、不良解析装置を用いて、複数の前記試験項目毎に行われる試験が終了した後に、不良情報に基づき一括して救済判定を行い、不良箇所を前記冗長回路に置き換えるアドレス情報を生成する工程と、テスタを用いて前記半導体記憶装置に前記試験項目毎に試験を行い、セグメント毎の不良ビット数を測定して、前記試験項目毎の試験により得られた前記不良情報を前記セグメント内の不良数を示す情報に圧縮したＦＢＣデータを作成する工程と、前記テスタから、前記不良解析装置とは独立したＦＢＣシステムに前記ＦＢＣデータを送信する工程と、前記ＦＢＣシステムを用いて、複数の前記試験項目を経て蓄積された前記ＦＢＣデータに基づき、前記テスタと非同期で複数の不良レベルに存在するそれぞれの不良数を検出して不良レベルの分類を行う工程と、前記ＦＢＣシステムを用いて、各々の不良レベルの不良数と、前記冗長回路に置換可能なスペア数とを比較して、前記テスタと非同期で不良レベル毎に不良救済の可否を判断する工程と、前記テスタを用いて前記試験項目毎に試験を行う工程において、前記試験項目のうち所定のものに対しては、前記テスタがこの試験項目の試験を行って作成した前記不良情報を前記不良解析装置に送信し、この試験項目における不良救済の可否を判断し、不良救済が不可であると判断した場合この段階で試験を終了する工程とを備えることを特徴とする。
【００１９】
前記不良レベルの分類を行う工程が、前記半導体記憶装置の構造に応じて設定されたｎ個の不良レベル毎に不良数を検出するものであって、第１の不良レベルの判定基準と、前記第１の不良レベルにおける判定セグメント内に存在する不良ビット数とを比較し、この不良ビット数が前記判定基準以上である場合に前記判定セグメント毎に不良数をカウントし、前記第１の不良レベルよりも下位の第２の不良レベルの判定基準と、前記第２の不良レベルの判定セグメント内に存在する不良ビット数とを比較し、この不良ビット数が前記判定基準以上である場合に前記判定セグメント毎に不良数をカウントし、  …  …、  第ｎ−２の不良レベルよりも下位の第ｎ−１の不良レベルの判定基準と、前記第ｎ−１の不良レベルの判定セグメント内に存在する不良ビット数とを比較し、この不良ビット数が前記判定基準以上である場合に前記判定セグメント毎に不良数をカウントし、第ｎ−１の不良レベルよりも下位の第ｎの不良レベルのセグメント内に存在する不良ビット数を、この第ｎの不良レベルの不良数とするものであってもよい。
【００２０】
また、前記不良救済の可否を判断する工程は、ｎ個の不良レベル毎に不良救済の可否を判断するものであり、前記第１の不良レベルの不良数と、この第１の不良レベルの救済処理単位内における置換可能なスペア数とを比較し、前記不良数が前記スペア数を超えている場合は救済不可と判断し、前記不良数が前記スペア数以下である場合は第１の不良レベルで救済可と判断し、前記第１の不良レベルで救済可と判断した場合、前記第２の不良レベルの不良数と、この第２の不良レベルの救済処理単位内における置換可能なスペア数とを比較し、前記不良数が前記スペア数を超えている場合は救済不可と判断し、前記不良数が前記スペア数以下である場合は第２の不良レベルで救済可と判断し、  …  …、  前記第ｎ−２の不良レベルで救済可と判断した場合、前記第ｎ−１の不良レベルの不良数と、この第ｎ−１の不良レベルの救済処理単位内における置換可能なスペア数とを比較し、前記不良数が前記スペア数を超えている場合は救済不可と判断し、前記不良数が前記スペア数以下である場合は第ｎ−１の不良レベルで救済可と判断し、前記第ｎ−１の不良レベルの不良数と、この第ｎの不良レベルの救済処理単位内における置換可能なスペア数とを比較し、前記不良数が前記スペア数を超えている場合は救済不可と判断し、前記不良数が前記スペア数以下である場合は第ｎの不良レベルで救済可と判断するものであってもよい。
【００２１】
本発明の不良救済判定装置は、冗長回路を有する半導体記憶装置に対して複数の試験項目毎に試験を行い、不良救済の可否を判定する装置において、複数の前記試験項目毎に行われる試験が終了した後に、不良情報に基づき一括して救済判定を行い、不良箇所を前記冗長回路に置き換えるアドレス情報を生成する不良解析装置と、前記半導体記憶装置に前記試験項目毎に試験を行い、セグメント毎の不良ビット数を測定して、前記試験項目毎の試験により得られた前記不良情報を前記セグメント内の不良数を示す情報に圧縮したＦＢＣデータを作成するテスタと、前記テスタから前記ＦＢＣデータを与えられ、複数の前記試験項目を経て蓄積された前記ＦＢＣデータに基づき、前記テスタと非同期で複数の不良レベルに存在するそれぞれの不良数を検出して不良レベルの分類を行い、各々の不良レベルの不良数と、前記冗長回路に置換可能なスペア数とを比較して、前記テスタと非同期で不良レベル毎に不良救済の可否を判断する、前記不良解析装置とは独立したＦＢＣシステムとを備え、前記テスタは、前記試験項目のうち所定のものに対しては、この試験項目の試験を行って作成した前記不良情報を前記不良解析装置に送信し、この試験項目における不良救済の可否を判断し、不良救済が不可であると判断した場合この段階で試験を終了することを特徴とする。
【００２３】
【発明の実施の形態】
以下、本発明の一実施の形態について図面を参照して説明する。
【００２４】
本実施例による半導体記憶装置の不良判定処理方法は、図１に示されるような手順で不良判定を行う。
【００２５】
上述したように、従来はテスタを用いた試験行程と、得られたデータに基づいてＲＡを用いて救済可能か否かの判定を行う解析工程とを、マージンテストにおける試験項目（Ｂ）〜（Ｆ）毎に並行して行っていた。このため、ＲＡによる救済判定処理に時間がかかる間、次の試験項目に移行するまでテスタが待機しなければならず、処理効率の低下を招いていた。
【００２６】
これに対し、本実施の形態では、テスタによりベーシックテスト（Ａ）を行ってＲＡにより救済判定を行った後、テスタにより他の全ての試験項目（Ｂ）〜（Ｆ）におけるマージンテスト（Ｂ）〜（Ｆ）を全い、ＲＡにより試験項目（Ｆ）のみについて救済判定を行って、ヒューズデータを作成する。この後、テスタ及びＲＡと独立して新たに設けたＦＢＣ（Fail Bit Counter）システムにより試験項目（Ａ）〜（Ｆ）に対する不良分類処理、及び試験項目（Ｂ）〜（Ｅ）に対する救済判定処理を行う。即ち、試験項目（Ｂ）〜（Ｆ）毎にテスタによるマージンテストとＲＡによる救済判定処理とを並行して行うのでなく、マージンテストを全て完了した後、ＦＢＣシステムにより一括して不良分類及び救済判定処理を行う。このため、ＲＡの処理が終了するまでテスタが待機する必要がなく、処理効率が向上する。
【００２７】
先ず、テスタにより半導体記憶装置に対してＤＣテストを行う。さらに、例えば読み書き等の基本的な機能を調べるベーシックテスト（Ａ）を行い、不良情報（Ａ）を生成する。
【００２８】
この不良情報（Ａ）をＲＡに送信して解析し、救済判定を行う。この救済判定を行っている間、テスタによりマージンテスト（Ｂ）が行われる。救済判定の解析結果（Ａ）が得られると、ＲＡからテスタへこの情報が送信される。また、テスタにおいてマージンテストによる不良情報（Ｂ）が得られて蓄積される。
【００２９】
次に、テスタによりマージンテスト（Ｃ）〜（Ｆ）が行われ、順にＦＢＣデータ（Ｂ）〜（Ｆ）が得られ、テスタに蓄積される。また、テスタがマージンテスト（Ｆ）を終えた後、不良情報（Ｆ）を生成してＲＡに送信する。ＲＡは、不良情報（Ｆ）に対してのみ救済判定を行い、ヒューズデータを含む救済判定結果（Ｆ）を生成してテスタに送信する。ヒューズデータを含む救済判定結果（Ｆ）を得るためには、不良個所を特定するためのアドレス情報が必要である。後述するように、ＦＢＣデータは圧縮されてアドレス情報が含まれないので、圧縮前の不良情報（Ｆ）を用いてヒューズデータを作成する。
【００３０】
また、テスタはベーシックテスト（Ａ）及びマージンテスト（Ｂ）〜（Ｆ）毎に得られたＦＢＣデータ（Ａ）〜（Ｆ）を得てデータファイル化して蓄積し、ＦＢＣシステムに送信する。試験項目（Ａ）〜（Ｆ）のうち、項目（Ａ）及び（Ｆ）はＲＡにおいて救済判定が既に行われているので、不良分類のみを行う。試験項目（Ｂ）〜（Ｅ）に対しては、救済判定及び不良分類処理を行う。ここで、不良分類とは、例えばブロック不良、ロー不良、カラム不良、ビット不良といった各不良レベル毎の不良数を検出する処理をいう。
【００３１】
ここで、不良情報（Ａ）及び（Ｆ）は、圧縮処理を施す前の情報であって、アドレス情報を含んでいる。ＦＢＣデータ（Ｂ）〜（Ｆ）は、各試験項目（Ａ）〜（Ｆ）毎の試験により得られた不良情報を、後述するようにセグメント内の不良数を示す情報に圧縮したものであり、アドレス情報は含んでいない。
【００３２】
上記手順により得られた不良分類及び救済判定処理により、試験項目（Ａ）〜（Ｆ）のうちいずれの項目で多く不良が検出されたかを調べることができる。不良が多く検出された試験項目から、半導体記憶装置の製造工程においていずれの工程で不良が多く発生したかを解析し、工程の改善を行い歩留まりの向上に寄与することができる。
【００３３】
また、上記実施の形態では１つの半導体記憶装置に対して１つのテスタを用いて試験を行っている。しかし、複数の半導体記憶装置にそれぞれテスタを配置し、複数のテスタにおいて得られたＦＢＣデータを１つのＦＢＣシステムで不良解析処理を行ってもよい。
【００３４】
複数の半導体記憶装置に対して試験を行う場合は、ある試験項目において全ての被試験対象が救済不可であることが判明した時点で、全ての試験を終了することも可能である。このような手法を用いることで、試験時間を短縮することができる。
【００３５】
次に、テスタがＦＢＣデータ（Ａ）〜（Ｆ）を収集する際の処理の手順について説明する。
【００３６】
ベーシックテスト（Ａ）及びマージンテスト（Ｂ）〜（Ｆ）を行った後、検出した不良ビット数をカウントする。ＲＡによる救済判定処理は各試験項目毎に行うのではなく、全てのテスト（Ａ）〜（Ｆ）が終了した後に一括して行う。但し、不良が多く発生し易いクリティカルな試験項目に関しては、当該試験項目に対してのみ従来のようにリアルタイムでＲＡにより救済判定処理を行うこともできる。例えば、図１に示されたように、試験項目（Ａ）及び（Ｆ）がクリティカルであるとすると、このベーシックテスト（Ａ）及びマージンテスト（Ｆ）を行った後、圧縮前の不良情報（Ａ）及び（Ｆ）をＲＡに送信して不良救済判定を行ってもよい。これにより、この試験項目で不良が多く発生し救済不可であると判定した場合に、この段階で試験を終了することで、処理効率を向上させることができる。
【００３７】
クリティカルでない他の試験項目（Ｂ）〜（Ｆ）においては、ＲＡにおいて一括して不良判定処理を行うために、セグメントを単位として不良数をカウントした圧縮情報を生成する。ここで、セグメントは半導体記憶装置における被試験対象領域の平面上の構成と、適切な救済単位の大きさとを考慮して設定する。１つのセグメントの面積を大きくして全体のセグメント数を少なくすると、処理効率は高くなる。しかし、ＦＢＣシステムにおいて行う不良分類が困難になる。そこで、処理効率と不良分類の容易さとを比較考量してセグメントの最適なサイズを設定する。
【００３８】
例えば、図３に示されたように、ローアドレス方向はビット線のサイズ、カラムアドレス方向はカラム救済単位とする。ここで、ワード線は負荷容量を低減させるために、ワード線０が複数本設けられてそれぞれのメモリセルアレイのブロックに接続されており、ワード線０がワード線１に接続された構成となっている。
【００３９】
図４に、幾つかの不良が存在する不良モデルを示す。テスタが、セグメントを単位として不良ビット数をカウントし、セグメント毎の不良ビット数を示した図５のようなＦＢＣデータマトリクスを生成する。ＦＢＣデータマトリクスはセグメント毎の不良数を示すものであるため、図４に示された不良モデルから図５に示されたＦＢＣデータマトリクスを生成する過程で、アドレス情報が消滅する。
【００４０】
ＦＢＣデータマトリクスにおける不良カウント数は、試験項目を経る毎に蓄積され増加していく。例えば、試験項目（Ａ）のテストで図５に示されたようなＦＢＣデータマトリクスが得られ、試験項目（Ｂ）のテストまで行って図６に示されたようなＦＢＣデータマトリクスが得られたとする。試験項目（Ｂ）のみのマージンテストでカウント数は、図５のＦＢＣデータマトリクスから図６のＦＢＣデータマトリクスへの不良数の増加分に相当する。この増加分の不良数のみを示したＦＢＣデータマトリクスは、図７に示されたようであり、データ量が減少する。
【００４１】
このようにして、各試験項目毎に得られた不良ビット数を各セグメント単位でカウントし、ＦＢＣデータとして蓄積していく。このようなＦＢＣデータを用いることにより、テスタと非同期で救済判定処理を行うことが可能であり、高額なテスタを待機させる時間を大幅に減少させることができる。
【００４２】
次に、本実施の形態における救済判定処理の手順について図２を用いて説明する。上述したように、ＦＢＣデータを用いてＦＢＣシステムにより集中的に救済判定処理を行う。ＦＢＣシステムでは、テスタから送信されてくるＦＢＣデータを常時受信することができるように、常駐プロセス（以降、ＦＢＣプロセスと称する）を走らせておく必要がある。
【００４３】
そこで、ステップＳ１００としてＦＢＣプロセスを起動する。ＦＢＣプロセスは、常時ＦＢＣファイルの受信を監視する。ステップＳ１０１としてＦＢＣファイルを受信し、ステップＳ１０２においてＦＢＣファイルが存在すると判断すると、ＦＢＣデータを読取って不良分類／救済判定の処理プロセス（以降、ＲＡシミュレータと称する）へ受け渡す。
【００４４】
ここで、ＦＢＣデータには、例えばヘッダ情報としてウェーハ情報、チップ情報、試験項目情報等が書きこまれている。これらの情報を用いることで、ＲＡはＲＡシミュレータを起動する必要があるか否かを判断することができる。
【００４５】
先ず、ステップＳ１０４としてウェーハ情報を読み取り、次にステップＳ１０６としてチップ情報を読み取り、救済対象となっているチップであるか否かを判断し、対象となっている場合は次のステップＳ１１０へ移行し、対象となっていない場合は上記ステップＳ１０６へ戻って次のチップに対してステップＳ１０８の判断を行う。
【００４６】
ステップＳ１１０として、ヘッダ情報としての試験項目情報を読み取り、ステップＳ１１２としてＦＢＣデータを読み取る。ヘッダ情報からＲＡシミュレータの起動が要求された場合には、ステップＳ１１４としてＲＡシミュレータが起動される。
【００４７】
ＲＡシミュレータが起動すると、ＦＢＣデータが用いられて救済判定が行われる。ステップＳ１１６として救済が可能であるか否かが判断され、救済可能である場合は上記ステップＳ１１０へ戻って次の試験項目の情報が読み取られ、ＦＢＣデータの読み取り及びＲＡシミュレータの起動が行われ、救済判定が行われる。救済不可である場合はステップＳ１１８へ移行し、全チップに対して処理が終了したか否かが判断される。終了していない場合は、ステップＳ１０６へ戻って次のチップに対する処理を開始し、終了した場合はステップＳ１２０として不良カテゴリがデータベースに登録される。不良カテゴリには、最終的に半導体記憶装置が良品と判断されたか否か、また各不良レベルにおける不良数を示す情報が含まれる。
【００４８】
図８に、ＲＡシミュレータによる処理の手順を示す。ＲＡシミュレータには、大別するとステップＳ２００としての不良分類処理と、ステップＳ２０２としての救済判定処理の２つの処理系が存在する。
【００４９】
ステップＳ２００における不良分類処理では、不良レベルの推定を行うもので、例えばブロック不良、カラム選択線不良、ワード線不良、ビツト線不良、セル不良等の幾つかの不良レベル毎の不良数を検出する。
【００５０】
ステップＳ２０２における救済判定処理では、分類された各不良レベルの不良数と、冗長回路に置換可能なスペア数とを救済判定処理単位毎に比較し救済の可否を判定する。
【００５１】
ステップＳ２０４で救済不可であると判定した場合は、ステップＳ２１０として救済不可であるというステータスを設定する。救済可能である場合はステップＳ２０６において全ての救済判定処理単位数が終了したか否かを判断し、終了した場合はステップＳ２０８として救済可というステータスを設定する。
【００５２】
このようにして設定された救済可又は不可を示すステータス情報が、ＲＡシミュレータからの出力結果としてＦＢＣプロセスに返されて、対象チップの不良カテゴリとして登録される。
【００５３】
上述した処理により、従来テスタ及びＲＡにより判定し作成していた不良カテゴリ情報を、テスタから切り離したオフラインによりＦＢＣシステムで作成することができるので、テスタを待機させることがなく処理効率が向上する。
【００５４】
次に、（１）不良分類処理、（２）救済判定処理の２つの処理に大別され、それぞれについて、以下に詳細に説明する。
【００５５】
（１）不良分類処理
半導体記憶装置は、一般に図９に示されたように不良レベルを設定することができる。基本的な不良分類のステップは、大きい不良から小さい不良に向かって行っていく。例えば、ブロック、カラム選択線、ワード線１、ビット線、ワード線０、セルの順番に分類していく。
【００５６】
いずれの不良レベルに分類すべきかという判定基準は、対象とする半導体記憶装置の構造により異なり、判定セグメント内に存在する不良ビット数が当該判定基準を超えているか否かにより判定を行う。
【００５７】
図９に示された判定基準を用いて不良分類処理の手順を、図１０及び図１１のフローチャートに示す。ＲＡシミュレータを起動し、図８に示されたステップＳ２００として不良分類処理を開始する。全判定セグメントに対し、ステップＳ３００としてブロック不良の有無を調べる。ブロック不良の判定基準BlkLimitは、例えば図９に示されたように、ブロックサイズBlkSize（判定セグメント数、ここでは４）に、判定精度を高めるための係数fBlk（０≦fBlk≦１）を乗算したものを用いる。この判定基準BlkLimitと、判定セグメント内の不良ビット数ＦＢＣｂとを比較する。そして、不良ビット数ＦＢＣｂが判定基準BlkLimitを超えている場合は、ステップＳ３０２として不良ビット数ＦＢＣｂからブロックサイズBlkSizeを差し引き、ブロックカウント数BlkCountをカウントアップする。
【００５８】
ステップＳ３０４として、全判定セグメントに対してブロック不良か否かの判断を行ったと判断した場合、ステップＳ３０６としてカラム選択線の不良に関して判定を行う。カラム選択線不良の判定基準M2Limitは、カラム選択線サイズM2Sizeに判定精度向上用の係数fM2を乗算したものを用いる。この判定基準M2Limitと、判定セグメント内の不良ビット数ＦＢＣｍ２とを比較する。そして、不良ビット数ＦＢＣｍ２が判定基準M2Limitを超えている場合は、ステップＳ３０８として不良ビット数ＦＢＣｍ２からカラム選択線サイズM2Sizeを差し引き、カラム選択線カウント数M2Countをカウントアップする。
【００５９】
ステップＳ３１０として、全セグメントに対してカラム選択線不良か否かの判断を行ったと判断した場合、ステップＳ３１２としてワード線の不良に関して判定を行う。ワード線不良の判定基準M1Limitは、ワード線サイズM1Sizeに判定精度向上用の係数fM1を乗算したものを用いる。この判定基準M1Limitと、判定セグメント内の不良ビット数ＦＢＣｍ１とを比較する。そして、不良ビット数ＦＢＣｍ１が判定基準M1Limitを超えている場合は、ステップＳ３１４として不良ビット数ＦＢＣｍ１からワード選択線サイズM1Sizeを差し引き、ワード線カウント数M1Countをカウントアップする。
【００６０】
ステップＳ３１６として、全セグメントに対してワード線不良か否かの判断を行ったと判断した場合、ステップＳ３１８としてビット線不良に関して判定を行う。ビット線不良の判定基準M0Limitは、ビット線サイズM0Sizeに判定精度向上用の係数fM0を乗算したものを用いる。この判定基準M0Limitと、判定セグメント内の不良ビット数ＦＢＣとを比較する。そして、不良ビット数ＦＢＣが判定基準M0Limitを超えている場合は、ステップＳ３２０として不良ビット数ＦＢＣからビット線サイズM0Sizeを差し引き、ビット線カウント数M0Countをカウントアップする。
【００６１】
ステップＳ３２２として、全セグメントに対してビット線不良か否かの判断を行ったと判断した場合、ステップＳ３２４としてワード線０の不良に関して判定を行う。ワード線０不良の判定基準GCLimitは、ワード線０サイズGCSizeに判定精度向上用の係数fGCを乗算したものを用いる。この判定基準GCLimitと、判定セグメント内の不良ビット数ＦＢＣとを比較する。そして、不良ビット数ＦＢＣが判定基準GCLimitを超えている場合は、ステップＳ３２６として不良ビット数ＦＢＣからワード線０サイズGCSizeを差し引き、ワード線０カウント数GCCountをカウントアップする。
【００６２】
ステップＳ３２８として、全セグメントに対してワード線０不良か否かの判断を行ったと判断した場合、ステップＳ３３０へ移行する。最終的に上記判定基準のいずれにも該当せずに残った不良ビット数が、セル不良数CellCountとしてカウントされる。ステップＳ３３２において全てのセグメントに対する分類が終了したか否かを判断し、終了した場合は不良分類処理を終了する。
【００６３】
（２）救済判定処理
救済判定は、ブロック救済、ロー救済、カラム救済、ビット系救済のそれぞれが可能であるか否かを判定するものである。それぞれの判定基準は図１２に示されるようであり、救済判定の処理手順は図１３のフローチャートに示されるようである。救済判定処理は、ブロック救済、ロー救済もしくはカラム救済、ビット系救済の順に行われる。それぞれの救済判定は、各救済処理単位内における不良数の総和が、冗長回路に置換可能なスペア数、即ち判定基準を超えているか否かにより行う。
【００６４】
先ず、ステップＳ４００としてブロック救済が可能か否かを判定する。本実施の形態では、ブロック救済に対応した冗長構成を備えておらず、ブロック救済判定基準は０である。このため、ブロック不良数BlkCountが１以上であると救済不可となり、ステップＳ４１８として救済不可ステータスを設定して処理を終了する。ブロック不良数BlkCountが０である場合のみ、次のステップＳ４０２へ移行し、全救済単位における処理が可能である場合ステップＳ４０４へ移行する。
【００６５】
ロー救済とカラム救済は並列関係にあり、いずれを先に行ってもよいが、ここではステップＳ４０４としてロー救済の判定処理を行う。ロー救済単位内のロウ不良総数RowCountが判定基準RowSpを超えていた場合、ステップＳ４１８として救済不可ステータスを設定し処理を終了する。
【００６６】
ステップＳ４０６において全救済単位においてロー救済が可能であると判断すると、ステップＳ４０８へ移行してカラム救済処理を行う。カラム救済単位内のカラム不良総数ColCountが判定基準ColSpを超えていた場合、救済不可ステータスを設定し処理は終了する。
【００６７】
ステップＳ４１０として全救済単位に対してカラム救済可であると判断した場合、ステップＳ４１２としてビット系救済を行う。ビット系不良数CellCountが、残っているスペア数、即ちロー救済及びカラム救済後に残っているスペア数（（RowSp＋ColSp）−（RowCount＋ColCount））を超えていた場合、ステップＳ４１８として救済不可ステータスを設定して処理を終了する。ビット系救済可である場合は、ステップ４１６として救済可ステータスを設定して全処理を終了する。
【００６８】
上述した手順により得られた不良カテゴリを用いることにより、被試験対象の装置の不良解析情報として、例えば不良が多く発生した製造工程の改善等に活用することができる。本実施の形態によれば、従来テスタと並行して各試験項目毎にＲＡが行っていた救済判定処理を、テスタ及びＲＡと独立して設けたＦＢＣシステムにより一括して行うので、テスタを待機させる時間が殆どなく処理効率を大幅に向上させることができる。
【００６９】
また、従来のようにテスタからＲＡに圧縮処理を施していないデータ量の多い不良情報を送信すると、送信に時間がかかり処理効率が低下する。これに対し本実施の形態では、テスタ内においてセグメントを単位として圧縮処理を施したＦＢＣデータファイルをテスタの試験終了後に一括してＦＢＣシステムに送信する。よって、従来よりも送信時間を短縮することができる。
【００７０】
さらに、救済判定処理を救済レベル単位で行っていくため、救済不可となった試験項目においていずれのレベルを単位として不良が多く発生したかを示す情報を取得することができる。このような情報を用いて、製造工程の改善に寄与することができる。
【００７１】
上述した実施の形態は一例であって、本発明を限定するものではない。例えば、図３に示されたセグメントの設定、また図９に示された不良レベルの設定は一例であり、被対象物の構造に応じて自由に設定することができる。
【００７２】
【発明の効果】
以上説明したように、本発明の半導体記憶装置の不良救済判定方法及びその装置によれば、テスタが試験項目毎に試験を行って得られた不良情報をセグメントを単位とする情報に圧縮し、テスタ及び不良解析装置と独立して設けた不良救済判定装置に一括して送信し、各不良レベル毎の救済の可否を判断することで、処理効率を向上させることができると共に、救済不可となった不良レベルを特定して製造工程の改善等に寄与することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による半導体記憶装置の不良判定処理方法を従来の方法と対比して示した説明図。
【図２】同実施の形態におけるＦＢＣプロセスの手順を示したフローチャート。
【図３】同実施の形態において試験対象とする半導体記憶装置の構造モデルの一例を示した説明図。
【図４】同実施の形態によりセグメント毎の不良ビットの存在をマトリクス表示した説明図。
【図５】試験項目１により検出された不良ビット数をマトリクス表示した説明図。
【図６】試験項目１及び２により検出された不良ビット数をマトリクス表示した説明図。
【図７】試験項目２により新たに発生した不良ビットの増加分をマトリクス表示した説明図。
【図８】図２に示されたＦＢＣプロセスにおけるＲＡシミュレータの処理の手順を示したフローチャート。
【図９】同ＲＡシミュレータにおける不良分類処理の判定基準を示した説明図。
【図１０】同不良分類処理の手順を示したフローチャート。
【図１１】同不良分類処理の手順を示したフローチャート。
【図１２】同ＲＡシミュレータにおける救済判定処理の判定基準を示した説明図。
【図１３】同救済判定処理の手順を示したフローチャート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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