(57)【特許請求の範囲】
【請求項１】
不揮発性メモリ装置において、
ビットラインとワードラインとを含むメモリセルアレイを有し、
前記ビットラインは前記アレイの各列の内部のメモリセルに連結され、
前記ワードラインは前記アレイの各行の内部のメモリセルに連結され、
前記ビットラインに連結されるバイアス回路をさらに有し、
前記バイアス回路は、第１電圧と前記ビットラインとの間に連結された第１トランジスタと、
第２電圧と前記ビットラインとの間に連結された第２トランジスタと、
制御回路とを含み、
前記制御回路は、
前記ビットラインのプリチャージ期間中、前記第１トランジスタのゲート電圧を前記第１電圧より低く、接地より高い第１の基準電圧に維持し、前記第１トランジスタを流れる電流を飽和電流より少なくなるよう制限し、
前記ビットラインのディスチャージ期間中、前記第２トランジスタのゲート電圧を前記第２電圧より高く、電源電圧より低い第２の基準電圧に維持し、前記第２トランジスタを流れる電流を飽和電流より少なくなるよう制御することを特徴とする不揮発性メモリ装置。
【請求項２】
前記第１電圧は電源電圧であり、
前記第１トランジスタは第１ＰＭＯＳトランジスタであることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記制御回路は、
前記第１ＰＭＯＳトランジスタのゲートに連結された出力端子と、
前記第１の基準電圧を発生させる基準電圧発生器と、
前記第１の基準電圧、前記電源電圧及び前記接地のうちのいずれか１つを前記出力端子に連結するスイッチ回路と、
を含むことを特徴とする請求項２に記載の不揮発性メモリ装置。
【請求項４】
前記第１の基準電圧発生器は、前記電源電圧と前記接地との間に直列に連結された第２ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを含み、
前記第２ＰＭＯＳトランジスタのゲートとドレインとは共通に連結され、前記第２ＰＭＯＳトランジスタのゲートとドレインとから提供される前記第１の基準電圧によって、前記スイッチ回路が前記第１の基準電圧を前記出力端子に連結する時、前記第１ＰＭＯＳトランジスタを通じて流れる電流が前記第２ＰＭＯＳトランジスタの電流をミラーすることを特徴とする請求項３に記載の不揮発性メモリ装置。
【請求項５】
前記第１トランジスタはＮＭＯＳトランジスタであることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項６】
前記制御回路は、前記第１の基準電圧、前記接地、および前記電源電圧のうちの１つを選択して前記第１トランジスタのゲートに連結することを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項７】
前記第１の基準電圧は前記第１トランジスタを通じて流れる電流を制限し、
前記接地は前記第１トランジスタをターンオン又はターンオフし、
前記電源電圧は前記第１トランジスタをターンオフ又はターンオンすることを特徴とする請求項６に記載の不揮発性メモリ装置。
【請求項８】
前記ビットラインは、交互に配列された偶数番目のビットラインと奇数番目のビットラインとを含み、前記バイアス回路は、前記偶数番目のビットラインが同時にプリチャージされる時に、あるいは、前記奇数番目のビットラインが同時にプリチャージされる時に、前記制限を行うことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項９】
前記不揮発性メモリ装置はＮＡＮＤ型フラッシュメモリであることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項１０】
前期制御回路は、前記ビットラインのプリチャージ期間中、基準電流をミラーした電流が前記第１トランジスタに流れるように前記第１トランジスタのゲート電圧を制御することを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項１１】
前記バイアス回路を通じて前記ビットラインに連結されたページバッファをさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項１２】
不揮発性メモリ装置において、
セルアレイと、
仮想電源ノードと、
前記仮想電源ノードと前記セルアレイの内部のビットラインとの接続を制御し、前記仮想電源ノードに連結されたビットラインをプリチャージ又はディスチャージする接続回路と、
前記仮想電源ノードと電源電圧との間に連結されたＰＭＯＳトランジスタと、
前記仮想電源ノードと接地との間に連結されたＮＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタのゲートに第１制御信号を提供し、
前記ＮＭＯＳトランジスタのゲートに第２制御信号を提供する制御回路とを含み、
前記制御回路は、第１基準電圧を発生させる第１基準電圧発生器と、前記第１制御信号を出力する第１ノードとの間に連結された第１スイッチと、第２基準電圧を発生させる第２基準電圧発生器と、前記第２制御信号を出力する第２ノードとの間に連結された第２スイッチとを含み、
前記第１スイッチが活性化されると、前記第１制御信号として前記第１基準電圧を提供し、
前記第１基準電圧は、前記ＰＭＯＳトランジスタのゲートに印加されて、前記ビットラインをプリチャージする時に前記ＰＭＯＳトランジスタを流れる電流を飽和電流より少なくなるよう制限し、
前記第２スイッチが活性化されると、前記第２制御信号として前記第２基準電圧を提供し、
前記第２基準電圧は、前記ＮＭＯＳトランジスタのゲートに印加されて、前記ビットラインをディスチャージする時に前記ＮＭＯＳトランジスタを流れる電流を飽和電流より少なくなるよう制限することを特徴とする不揮発性メモリ装置。
【請求項１３】
前記第１基準電圧発生器は、前記電源電圧と前記接地との間に直列に連結された第２ＰＭＯＳトランジスタと第２ＮＭＯＳトランジスタとを含み、前記第２ＰＭＯＳトランジスタのゲートとドレインとは共通に連結され、連結点から前記第１基準電圧を出力し、
前記第２ＮＭＯＳトランジスタのゲートから前記第２基準電圧を取り込むことを特徴とする請求項１２に記載の不揮発性メモリ装置。
【請求項１４】
前記制御回路は、
前記電源電圧と接地との間に直列に連結された第１の１対のトランジスタと、
前記電源電圧と接地との間に連結された第２の１対のトランジスタとを含み、
前記第１ノードは前記第１の１対のトランジスタを連結する間のノードであり、
前記第２ノードは前記第２の１対のトランジスタを連結する間のノードであることを特徴とする請求項１２に記載の不揮発性メモリ装置。
【請求項１５】
前記セルアレイは第１の複数のビットラインと第２の複数のビットラインとを含み、
前記第１の複数のビットラインは、前記第２の複数のビットラインと相互に配列され、
前記接続回路は、前記仮想電源ノードと前記第１の複数のビットラインとの間に連結された第１の複数のトランジスタと、前記仮想電源ノードと前記第２の複数のビットラインとの間に連結された第２の複数のトランジスタとを含むことを特徴とする請求項１２に記載の不揮発性メモリ装置。
【請求項１６】
ページバッファと、
前記ページバッファと前記セルアレイの前記ビットラインとの間に連結された複数のＮＭＯＳトランジスタと、
前記ページバッファが１つ又はそれ以上のビットラインをディスチャージする時に、前記ＮＭＯＳトランジスタを流れる電流を飽和電流より少なくするよう制限する制御回路とをさらに含むことを特徴とする請求項１２に記載の不揮発性メモリ装置。
【請求項１７】
不揮発性メモリ装置をプログラミングする方法において、
複数のビットラインを第１電圧にプリチャージする段階と、
１つ又はそれ以上の選択されたメモリセルをプログラムするために第２電圧を選択されたワードラインに印加する段階と、
選択された複数のビットラインをディスチャージする段階と、を含み、
前記ビットラインのうちの１つ及び選択されたワードラインに連結されたメモリセルのプログラミングを防止するために前記ビットラインの前記第１電圧を維持し、
前記ビットラインのプリチャージ期間中、電源電圧と複数のビットラインとの間に連結された第１トランジスタのゲート電圧を前記第１電圧より低く、接地より高い第１の基準電圧に維持し、前記第１トランジスタを流れる電流を飽和電流より少なくなるように制限し、
前記ビットラインのディスチャージ期間中、接地と前記ビットラインとの間に連結された第２トランジスタのゲート電圧を前記第２電圧より高く、電源電圧より低い第２の基準電圧に維持し、前記第２トランジスタを流れる電流を飽和電流より少なくなるようにすることを特徴とする不揮発性メモリ装置のプログラミング方法。
【請求項１８】
前記制限する段階は、電流ミラー回路に前記トランジスタを連結して前記トランジスタを流れる電流を制限する段階を含むことを特徴とする請求項１７に記載の不揮発性メモリ装置のプログラミング方法。
【請求項１９】
前記プリチャージ段階は、選択されたワードラインに連結されたメモリセルに連結された全てのビットラインをプリチャージすることを特徴とする請求項１７に記載の不揮発性メモリ装置のプログラミング方法。
【請求項２０】
前記選択された複数のビットラインは、プログラムされるメモリセルに連結されたビットラインであることを特徴とする請求項１９に記載の不揮発性メモリ装置のプログラミング方法。
【請求項２１】
前記プリチャージ段階は、
非選択されたビットラインだけをプリチャージする段階を含むことを特徴とする請求項１７に記載の不揮発性メモリ装置のプログラミング方法。
【請求項２２】
前記第１電圧は前記電源電圧より低いことを特徴とする請求項１７に記載の不揮発性メモリ装置のプログラミング方法。
【請求項２３】
不揮発性メモリ装置をプログラミングする方法において、
ＰＭＯＳトランジスタを通じて流れる電流を利用してアレイの内部の選択されたビットラインと非選択されたビットラインとを第１電圧にプリチャージする段階と、
前記選択されたビットラインとデータラッチとの間に連結された複数のＮＭＯＳトランジスタを通じて対応するデータラッチで前記選択されたビットラインをディスチャージする段階と、
選択されたワードラインに連結された１つ又はそれ以上の選択されたメモリセルをプログラムするために前記選択されたワードラインに第２電圧を印加する段階とを含み、
前記プリチャージする段階において、前記ＰＭＯＳトランジスタは、前記ＰＭＯＳトランジスタのゲート電圧を前記第１電圧より低く、接地より高い第１の基準電圧に維持することにより前記選択及び非選択されたビットラインに供給される電流を前記ＰＭＯＳトランジスタの飽和電流より少なくするようゲート電圧を制御し、
前記非選択されたビットラインは、前記選択されたビットラインと交互に配列され、
前記ディスチャージ段階において、前記ＮＭＯＳトランジスタは、前記ＮＭＯＳトランジスタのゲート電圧を前記第２電圧より高く、電源電圧より低い第２の基準電圧に維持することにより前記ビットラインから前記ＮＭＯＳトランジスタを通じて流れる電流を前記ＮＭＯＳトランジスタの飽和電流より少なくするようゲート電圧を制御し、
前記印加する段階において、前記ビットラインのうちの１つと選択されたワードラインとに連結されたメモリセルのプログラムを防止するために前記ビットラインは前記第１電圧に維持されることを特徴とする不揮発性メモリのプログラミング方法。
【請求項２４】
前記ディスチャージ段階で、前記ＮＭＯＳトランジスタは前記トランジスタの飽和電流より少ない電流を電導するようにバイアスされることを特徴とする請求項２３に記載の不揮発性メモリ装置のプログラミング方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導メモリ装置に関し、さらには不揮発性半導体メモリ装置に対する書込又はプログラミング手順に関する。
【０００２】
【従来の技術】
他の不揮発性メモリと違って、電気的に消去及びプログラム可能なＲＯＭ（ＥＥＰＲＯＭ）は予め記録されているデータを電気的に消去し、新たなデータを書き込むことができる。このようなデータ管理の柔軟性のため、ＥＥＰＲＯＭはシステムプログラミングに適合する不揮発性メモリとして使用される。ＥＥＰＲＯＭに貯蔵されたデータは、システムがパワーアップされて使用できるように、書きなおしされ得る。
【０００３】
EEPＲＯＭにおいて、従来のメモリセルはＮ−チャネルセルトランジスタを含んでいる。前記トランジスタはＮ＋ソースとＰ型基板との間で規定されるチャネル領域の上に形成される浮遊ゲート及び浮遊ゲートの上に形成される制御ゲートを有する。浮遊ゲート及び制御ゲートはポリシリコン、シリサイド又は金属のような導電物質を使用して作られる。浮遊及び制御ゲートの間と浮遊ゲート及びチャネル領域の間には各々絶縁層が存在する。
【０００４】
フラッシュＥＥＰＲＯＭにおいて、メモリセルを消去及びプログラミングする一般的なメカニズムはＦ−Ｎトンネリング（Fowler―Nordheim  tunnneling）である。Ｆ−Ｎトンネリングはセルトランジスタの浮遊ゲートに捕捉された電荷量を変化させ、セルトランジスタのしきい値電圧を変化させる。例えば、典型的な消去動作は低圧又は負の電圧をＮ−チャネルセルトランジスタの制御ゲートに印加する間、高電圧を基板に印加する。制御ゲートと基板との間に存在する浮遊ゲートは、浮遊ゲートに印加された内部電圧、制御ゲートと浮遊ゲートとの間にあるキャパシタンス及び浮遊ゲートと基板との間に存在するキャパシタンスに依存する電圧を有する。浮遊ゲート及び基板の間の電圧差がＦ−Ｎトンネリングによって要求される電圧差より大きいと、浮遊ゲートの内部に維持されていた電子は浮遊ゲートから基板へ抜ける。浮遊ゲートから基板への電子のトンネリングはセルトランジスタのしき値電圧Ｖｔを低める。
【０００５】
しきい値電圧Ｖｔが十分に低い時、０Ｖがセルトランジスタの制御ゲート及びソースに印加され、プラスの電圧がセルトランジスタのドレインに印加されると、セルトランジスタはチャネル電流を導通する。このような低いしきい値電圧を有するセルトランジスタは“消去されたセル”又は“消去された状態”と呼ばれ、これはデータ値“１”を示す。
【０００６】
セルトランジスタにデータ“０”を書き込む典型的なプログラミング動作では、低電圧（例えば、０Ｖ）がセルトランジスタのソース及びドレインに印加され、高電圧（例えば、１０Ｖ以上）がセルトランジスタの制御ゲートに印加される。これによって、反転層が浮遊ゲートの下のチャネル領域に形成される。このようなチャネル領域（即ち、反転層）はソース及びドレインと同一の電圧０Ｖを有する。浮遊ゲート及びチャネル電圧の間の電圧差がＦ−Ｎトンネリングを誘発するほど十分に高い電圧になる時、電子はチャネル領域から浮遊ゲートに流入され、その結果、セルトランジスタのしきい値電圧は増加する。プラスの読み出し電圧が制御ゲートに印加され、ソースが接地され、そして、プラスの電圧がドレインに印加される時、セルトランジスタを通じるチャネル電流を阻止できる程度にセルトランジスタのしきい値電圧を十分増加させることで、プログラミング動作はなされる。しきい値電圧が増加されたセルトランジスタは“プログラムされたセル”又は“プログラムされた状態”と呼ばれ、データ値“０”を示す。
【０００７】
又、ＥＥＰＲＯＭは安価な不揮発性メモリで高集積化を達成できる。特に、フラッシュＥＥＰＲＯＭは、大容量の補助記憶装置に適用され得るように、高集積度を達成できる。特に、ＮＡＮＤ型フラッシュＥＥＰＲＯＭはよく知られている他の形態のＥＥＰＲＯＭ（例えば、ＮＯＲ又はＡＮＤ型ＥＥＰＲＯＭ）より高い集積度を有する。
【０００８】
従来のＮＡＮＤ型ＥＥＰＲＯＭはＮＡＮＤストリングを含むセルアレイを有する。ＮＡＮＤストリングの各々は直列に連結された一連のセルトランジスタを含む。図１は、多数のＮＡＮＤストリング１１２を含むセルアレイ１１０を有する従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭ１００を示す。
セルアレイ１１０において、各ＮＡＮＤストリング１１２は直列に連結された第１選択トランジスタＳＴ、Ｍ０からＭＭまでのＭ＋１個（例えば、１６個）のセルトランジスタM０〜MM、及び第２選択トランジスタＧＴを含む。各々の第１選択トランジスタＳＴは対応するビットラインに連結されたドレインを有する。一般に、セルアレイ１１０の１つの列の内部にある全てのＮＡＮＤストリングは同一のビットラインを共有する。第２選択トランジスタＧＴはＮＡＮＤストリングを含むセクタに対して共通ソースラインＣＳＬに連結されるソースを有する。ＮＡＮＤストリング１１２の行にある第１及び第２選択トランジスタＳＴ、ＧＴのゲートは行に対応するストリング選択ラインＳＳＬ及びグラウンド選択ラインＧＳＬに各々連結される。セルアレイ１１０の内部のワードラインＷＬ０−ＷＬｍの各々はセルアレイ１１０の対応する行の内部の全てのセルトライジスタの制御ゲートに連結される。
【０００９】
ＮＡＮＤ型フラッシュメモリ１００はラッチ回路１３０を有するページバッファ１３５、センス回路（図示しない）、そして、Ｙ又は列デコーダ（Ｙパスゲート１４０）を含む。センス回路は読み出し動作の間、出力データを発生するために選択されたビットラインの状態を感知する。ラッチ回路１３０は後述のように書き込み動作の間、選択されたビットラインの電圧を制御する。
Ｘ又は行デコーダ（図示しない）は、一連のＮＡＮＤストリング１１２及びアクセスされるトランジスタの制御ゲートに連結されるワードラインを選択するために、ストリング選択ラインを活性化する。
後述する理由のために、図１に示すように、スイッチングトランジスタ１２６及び１２２ｅ又は１２２ｏは偶数のビットライン又は奇数のビットラインをセンス回路又はラッチ回路に連結する。Ｙパスゲート１４０はセンス及びラッチ回路のデータ入／出力を制御し、選択する。
【００１０】
アレイ１１０において、ページは当該ページに関係づける一つのワードラインに連結された一連のセルトランジスタの集合であり、ブロック又はセクタは複数のページからなるグループである。ブロックは一つのビットラインに対して一つ以上のＮＡＮＤストリング１１２を含む。一般に、読み出し又は書込動作は、ページ全体のメモリセルを同時に読み出ししたり、プログラムしたりする。他方、消去動作はブロック又はセクタ全体のメモリセルを消去する。
ＮＡＮＤフラッシュメモリ１００の内部にある選択されたメモリセルＭ１をプログラムするためには、選択されたメモリセルＭ１を含むメモリストリング１１２に割り当てられたビットラインＢＬ０は０Ｖにバイアスされる。選択されたメモリセルＭ１を含むＮＡＮＤストリング１１２のストリング選択ラインＳＳＬは、第１選択トランジスタＳＴをターンオンするために電源電圧Ｖｃｃにバイアスされ、グラウンド選択ラインＧＳＬは、第２選択トランジスタＧＴをターンオフするために０Ｖにバイアスされる。
【００１１】
選択されたメモリセルＭ１の制御ゲートに連結されたワードラインＷＬ１は高電圧にバイアスされる。制御ゲートと浮遊ゲートとの間に形成されたキャパシタンスは浮遊ゲートの電圧を高電圧に上昇させる。選択されたメモリセルＭ１のチャネル領域と浮遊ゲートとの電圧差に応じて選択されたメモリセルＭ１のチャネル領域から浮遊ゲートに電子がトンネリングされ、その結果、選択されたメモリセルＭ１のしきい値電圧がプラスレベルに上昇する。
【００１２】
書込動作では、選択されたページに含まれるメモリセルの全ての制御ゲートには高電圧が印加される。しかし、選択されたページは、ビット値“０”を貯蔵するようにプログラムされるメモリセルと消去状態のまま残される（即ち、プログラムされない）でデータ値１を示すメモリセルとを含む。同一のページで、消去状態のまま残されるメモリセルがプログラムされるメモリセルと同じようにプログラムされることを防止するために、浮遊ゲートとチャネル領域との間の電圧差が減少するように、メモリセルのチャネル電圧は昇圧される。このような低い電圧差は、同一のページ内の一部のメモリセルがプログラムされる間、残りのメモリセルのＦ−Ｎトンネリングを防止し、メモリセルが消去された状態を維持するようになる。
【００１３】
メモリセルのチャネル電圧を選択的に上昇させる有用な技術の１つは“自己昇圧”である。自己昇圧の間、浮遊ゲートとチャネル領域との間のキャパシタンスは、ワードライン及び浮遊ゲート電圧の上昇に応じて,メモリセルのチャネル電圧を上昇させる。さらに、プログラムされるセルに連結されないビットラインとストリング選択ラインＳＳＬとは、電源電圧Ｖｃｃにバイアスされる。選択されたワードラインを除いた残りのワードラインはパス電圧Ｖｐａｓｓにバイアスされる。ここで、パス電圧は、メモリセルをターンオンするのに必要な制御ゲート電圧とプログラムするのに十分な高電圧との間の範囲にあるものとする。このようなバイアスによって、ゲートに電源電圧Ｖｃｃが印加されているストリング選択トランジスタは、対応するストリングの内部のセルトランジスタのチャネル電圧がＶｃｃ−Ｖｔｈに到達すると、ターンオフされる。ここで、Ｖｔｈはストリング選択トランジスタのしきい値電圧である。チャネル電圧は、ワードラインがプログラム電圧にバイアスされるに従って、Ｖｃｃ−Ｖｔｈからさらに高電圧に上昇され得る。
【００１４】
プログラミングの前に、“ビットラインセットアップ”は、選択されたメモリセルがプログラムされるように選択されたメモリセルに連結されたビットラインを０Ｖにプリチャージし、そしてプログラムされるメモリセルに連結されないビットラインを電源電圧Ｖｃｃにプリチャージする。プログラミングの後、“ビットラインディスチャージ”の間に、全てのビットラインは０Ｖにディスチャージされる。
【００１５】
近年のＮＡＮＤ型フラッシュＥＥＰＲＯＭチップは、高集積化を達成するために高集積デザインルールを使用する（即ち、ラインの間隔がさらに縮まる）。集積度の増加は、ビットラインのような隣接した導電ラインの間のカップリングキャパシタンスを増加させる。隣接したビットラインの間の大きいカップリングキャパシタンスは、隣接したビットラインが互いに異なる値を書き込むためにチャージされる時、誤動作を誘発する。特に、０Ｖにバイアスされたビットラインは、電源電圧Ｖｃｃにバイアスされた隣接したビットラインをプルダウンさせ、書込動作が不安になったり、又、消去状態であるべきセルトランジスタをプログラムしたりする。
【００１６】
このような問題点を解決するための方法の１つは、隣接したビットラインに連結されたメモリセルを他のページに置く方法である。このような、いわゆる“隔離されたビットライン”の構造によると、感知増幅器とラッチ回路１３０はビットラインの半分だけに対して使用できることになるので、ページ選択トランジスタ１２２ｅ，１２２ｏが、読み出し又はプログラム動作のために、ページ（偶数又は奇数ビットライン）を選択する。読み出し及びプログラム動作はページ単位で実行されので、非選択されたビットラインが、選択されたページ内の隣接したビットラインを隔離する役割を果たす。従って、選択されたビットラインの間での影響は顕著に減少する。
【００１７】
しかし、隔離されたビットライン構造でのプログラム禁止は、非選択されたページに割り当てられたビットライン（以下、隔離されたビットライン）と選択されたページ内のプログラムされないメモリセルに連結されたビットラインとをチャージする。ページバッファ１３５は、ラッチ回路１３０にラッチされている対応するデータビットに従って、選択されたページ内のビットラインを電源電圧Ｖｃｃ又は０Ｖにチャージする。隔離されたビットラインを電源電圧Ｖｃｃにチャージするためには、付加的な回路、即ち、ページバッファ１３５が選択されたページと隔離されたビットラインとをアクセスするのに必要な回路を要求する。
【００１８】
図１に示すメモリ１００は、ビットラインセットアップ及びディスチャージを実行するための従来の回路を含む。図１を参照すると、ＭＯＳトランジスタ１０２ｅ，１０２ｏは連結回路として動作し、ＭＯＳトランジスタ１０２ｅ，１０２ｏのドレインは各々偶数及び奇数番目のビットラインに連結され、それらのソースは仮想電源ノードＶＩＲＰＷＲに連結されている。
【００１９】
インバータ１０４は、ビットラインセットアップの間、ノードＶＩＲＰＷＲを電源電圧Ｖｃｃにチャージし、ビットラインディスチャージの間、ノードＶＩＲＰＷＲを接地（０Ｖ）する。
【００２０】
ビットラインセットアップで、インバータ１０４はノードＶＩＲＰＷＲを電源電圧Ｖｃｃにチャージする。プログラム動作で、偶数番目のビットラインが選択されると仮定すると、ＭＯＳトランジスタ１０２ｏをターンオンするために信号ＶＢＬｏが活性化され、それによって、非選択されたビットライン（即ち、奇数番目のビットライン）が電源電圧Ｖｃｃにチャージされる（プログラム動作で、偶数番目のビットラインが選択されると、ビットラインセットアップの間、ゲート選択信号ＶＢＬｅは非活性状態に維持される）。プログラム動作が終了すると、ノードＶＩＲＰＷＲは０Ｖになり、ＭＯＳトランジスタ１０２ｏ及び１０２ｅを全部ターンオンするために信号ＶＢＬｅ及びＶＢＬｏは全部活性化される。従って、全てのビットラインは０Ｖにディスチャージされる。
【００２１】
【発明が解決しようとする課題】
回路集積度、データ接近率、そして、要求されるチャージ及びディスチャージ容量が増加するに従って、ビットラインセットアップ及びビットラインディスチャージは、電源電圧Ｖｃｃ又は接地電圧において、多量のノイズを発生する要因となる。特に、仮想電源ノードＶＩＲＰＷＲが電源電圧Ｖｃｃ又は接地で駆動される時の高速スイッチングは、非常に大きい過度ノイズピークを発生する。プログラミングを実行する前には、ビットラインセットアップの間、ビットラインの半分（即ち、偶数又は奇数番目のビットライン）を電源電圧Ｖｃｃに上昇させなければならないので、このようなノイズはメモリ回路の集積度が増加するほど増大する。さらに、プログラミングの後、全てのビットラインを接地（０Ｖ）にディスチャージすることが非常に大きい過度ノイズを誘発する。
【００２２】
そこで、本発明は、ビットラインを電源電圧にチャージしたり、又は、ビットラインを接地電圧にディスチャージする時のノイズを減少できる不揮発性メモリを提供することを目的とする。
【００２３】
【課題を解決するための手段】
前述の目的を達成するための本発明のＮＡＮＤ  ＥＥＰＲＯＭは、隔離されたビットライン構造を採択する。  ＮＡＮＤ  ＥＥＰＲＯＭは、ビットラインをチャージ又はディスチャージするためにビットラインに連結される仮想電源ノードを含む。ＰＭＯＳプルアップトランジスタとＮＭＯＳプルダウントランジスタとが仮想電源ノードに連結され、ビットラインをチャージ又はディスチャージする時にピーク電流を制限するために、制御回路は、ＰＭＯＳプルアップトランジスタとＮＭＯＳプルダウントランジスタとのゲート電圧を制御する。特に、制御回路は、電流制限のためにＰＭＯＳトランジスタ又はＮＭＯＳトランジスタを不飽和モードで動作させる。このような制御回路は電流ミラーを形成したり、又は、基準電圧を制御ゲート電圧に提供する。
【００２４】
本発明によるプログラミング動作は、仮想ノードと制御されたゲート電圧を有するＰＭＯＳプルアップトランジスタとを通じて非選択されたビットラインをプリチャージすることによって、ビットラインをセットアップする。ＥＥＰＲＯＭのプログラミング回路の内部のラッチは、貯蔵された各データビットに従って選択されたビットラインをチャージ又はディスチャージする。プログラミング動作が完了すると、ビットライン全体は、仮想電源ノードとゲート電圧によって制御されるＮＭＯＳプルアップトランジスタとによってディスチャージされる。
【００２５】
他のビットラインセットアップ動作は２段階で実行される。第１段階は、仮想電源ノードとＰＭＯＳプルアップトランジスタとによって全てのビットラインをプリチャージする。第２段階は、バッファの内部の各ラッチに貯蔵されたデータビットに従って、選択されたビットラインをディスチャージしたり、又は、チャージされた状態を維持したりする。プログラミング回路の内部のＮＭＯＳトランジスタのゲート電圧は、ページバッファをビットラインに連結させ、ラッチを通じて選択されたビットラインがディスチャージされることによって発生するノイズを減少させるために制御される。
【００２６】
本発明の他の特徴による不揮発性メモリ装置は、隔離されたビットライン構造を有するＮＡＮＤフラッシュＥＥＰＲＯＭである。不揮発性メモリ装置は、メモリセルのアレイとビットラインバイアス回路とを含む。メモリセルのアレイは、アレイの各列の内部のメモリセルに連結されたビットラインとアレイの各行の内部のメモリセルに連結されたワードラインとを含む。バイアス回路は、ビットラインに連結され、スイッチと制御回路とを含む。制御回路は、１セットのビットラインの電圧が同時に変化する時、電流を制限するようにスイッチを動作させる。
【００２７】
望ましい実施形態において、スイッチは、電源電圧と仮想電源ノードとの間に連結された第１ＰＭＯＳトランジスタそして／又は接地と仮想電源ノードとの間に連結された第１ＮＭＯＳトランジスタを含む。接続回路は、仮想電源ノードを偶数及び奇数番目のビットラインに選択的に連結する。他の実施形態において、バイアス回路は、ビットラインとメモリ装置に提供されたページバッファの内部の各ラッチとの間に連結されるＮＭＯＳトランジスタを含む。
【００２８】
制御回路は、ＰＭＯＳそして／又はＮＭＯＳトランジスタのゲート電圧を制御する。特に、制御回路は、ビットラインがチャージされる時、ＰＭＯＳトランジスタが飽和電流より少ない電流を導電するようにＰＭＯＳトランジスタをバイアスする。ビットラインのチャージされた状態を維持するためには、ＰＭＯＳトランジスタをターンオンし、ビットラインをディスチャージするためには、ＰＭＯＳトランジスタをターンオフする。類似した方法として、ビットラインがディスチャージされる時、制御回路は、ＮＭＯＳトランジスタが飽和電流より低い制御電流を導電するようにバイアスする。即ち、ビットラインのディスチャージされた状態を維持するためにＮＭＯＳトランジスタをターンオンし、ビットラインをチャージするためにＮＭＯＳトランジスタをターンオフする。従って、不揮発性メモリ装置は、仮想電源ノードがビットラインをチャージ又はディスチャージするために使用される時、又は、ページバッファがビットラインをディスチャージする時に、ノイズを減少させ、電流を制限できる。
【００２９】
望ましい実施形態において、制御回路は、第１ＰＭＯＳトランジスタのゲートに連結された出力端子と、基準電圧の発生源、電源電圧及び接地と、基準電圧、電源電圧及び接地のうちの１つを出力端子に連結するスイッチ回路とを含む。基準電圧発生源は、電源電圧と接地との間に直列に連結された第２ＰＭＯＳトランジスタと第２ＮＭＯＳトランジスタとを含む。第２ＰＭＯＳトランジスタのゲートとドレインとは共通に連結され、第２ＰＭＯＳトランジスタのゲートとドレインとから提供される基準電圧によってスイッチ回路が基準電圧を出力端子に連結する時、第１ＰＭＯＳトランジスタを通じて流れる電流が第２ＰＭＯＳトランジスタの電流をミラーする。
【００３０】
本発明の他の特徴によると、不揮発性メモリ装置は、セルアレイと、仮想電源ノード、そして、接続回路とを含む。接続回路は、仮想電源ノードに連結されたビットラインをチャージ又はディスチャージするために、仮想電源ノードとセルアレイの内部のビットラインとの接続を制御する。ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、そして、制御回路は、仮想電源ノードを通じて流れる電流を制御する。ＰＭＯＳトランジスタは、仮想電源ノードと電源電圧との間に連結され、ＮＭＯＳトランジスタは仮想電源ノードと接地との間に連結される。制御回路は、第１制御信号をＰＭＯＳトランジスタのゲートに印加し、第２制御信号をＮＭＯＳトランジスタのゲートに印加する。
【００３１】
望ましい実施形態において、制御回路は、第１基準電圧の発生源と第１制御信号を出力する第１ノードとの間に連結された第１スイッチを含む。第１スイッチが活性化されると、第１制御信号は第１基準電圧になり、第１基準電圧はＰＭＯＳトランジスタのゲートに印加されて、ＰＭＯＳトランジスタが不飽和電流を導電するようにする。
【００３２】
制御回路は、第２基準電圧のソースと第２制御信号が出力される第２ノードとの間に連結された第２スイッチを含む。
【００３３】
第２スイッチが活性化されると、第２制御信号が第２基準電圧になり、第２基準電圧はＮＭＯＳトランジスタのゲートに印加されてＮＭＯＳトランジスタが不飽和電流を導電するようにする。
【００３４】
制御回路は、直列に連結された第１及び第２の１対のトランジスタを含む。第１の１対のトランジスタは電源電圧と接地との間に直列に連結され、第１ノードは第１の１対のトランジスタを連結する間のノードである。第２の１対のトランジスタは電源電圧と接地との間に直列に連結され、第２ノードは第２の１対のトランジスタを連結する間のノードである。
【００３５】
１対のトランジスタのうちの１つをターンオンすることによって、仮想電源ノードをビットラインのチャージ及びディスチャージで要求される電圧に維持されるように、第１及び第２制御信号を接地又は電源電圧に設定できる。
【００３６】
望ましい実施形態で、不揮発性メモリ装置は、ページバッファ、ページバッファとセルアレイのビットラインとの間に連結された複数のＮＭＯＳトランジスタ、そして、制御回路を含む。制御回路は、ページバッファが１つ又はそれ以上のビットラインをディスチャージする時に、ＮＭＯＳトランジスタが不飽和電流を導電するように制御する。
【００３７】
本発明の他の特徴による不揮発性メモリをプログラミングする方法は、複数のビットラインを第１電圧にプリチャージする段階を含む。プリチャージ段階は、第１電圧と複数のビットラインとの間に連結されたスイッチを動作させて、複数のビットラインに流れるピーク電流を制限する。次に、１つ又はそれ以上の選択されたメモリセルをプログラムするために、第２電圧を選択されたワードラインに印加する。ビットラインのうちの１つと選択されたワードラインとに連結されたメモリセルのプログラミングを防止するために、ビットラインの第１電圧は維持される。スイッチはトランジスタを含み、スイッチの動作段階はトランジスタがトランジスタの飽和電流より少ない電流を導電するように制御する段階を含む。例えば、トランジスタを通じて流れる電流を制限するために電流ミラー回路にトランジスタを連結することによって制御する。
【００３８】
プリチャージ段階は、全てのビットライン又は非選択されたビットラインだけをチャージできる。非選択されたビットラインだけがチャージされる場合、メモリに提供されるページバッファの内部のラッチは貯蔵された対応するデータビットに従って選択されたビットラインをチャージ又はディスチャージする。全てのビットラインをプリチャージする場合、ページバッファは、貯蔵されたデータビットに従って選択されたビットラインをディスチャージしたり、又は、チャージされた状態を維持したりする。ラッチを通じて流れる電流はビットラインを接地にディスチャージし、ＮＭＯＳトランジスタのゲート電圧はラッチをビットラインに連結して、ラッチを流れる電流を制御して、ラッチを通じて流れる電流によって発生するノイズを減少させことができる。
【００３９】
本発明の他の特徴による不揮発性メモリのプログラミング方法は、ＰＭＯＳトランジスタを通じて流れる電流を利用してアレイの内部の選択されたビットラインと非選択されたビットラインとを第１電圧にプリチャージする段階を含む。ＰＭＯＳトランジスタは、選択及び非選択されたビットラインを通じて流れる電流を制限するために、制御されるゲート電圧を有する。非選択されたビットラインは選択されたビットラインと交互に配列される。プリチャージ段階が実行された後、プログラミング方法は、選択されたビットラインとデータラッチとの間に連結された複数のＮＭＯＳトランジスタを通じて対応するデータラッチに選択されたビットラインをディスチャージする段階を含む。ディスチャージ段階で、ＮＭＯＳトランジスタのゲート電圧は、ＮＭＯＳトランジスタを通じて流れる電流を制限するために制御される。続いて、プログラミング方法は、選択されたワードラインに連結された１つ又はそれ以上の選択されたメモリセルをプログラムするために選択されたワードラインに第２電圧を印加する段階を含む。ただし、ビットラインのうちの１つと選択されたワードラインに連結されたメモリセルのプログラムを防止するために、ビットラインは第１電圧に維持される。
【００４０】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００４１】
図２は、本発明の望ましい実施形態によるＮＡＮＤフラッシュＥＥＰＲＯＭを示す図である。ＮＡＮＤフラッシュＥＥＰＲＯＭ２００は図１に示すようなＮＡＮＤアレイのセルアレイ１１０を含む。特に、セルアレイ１１０はビットラインＢＬ０−ＢＬＮに連結されたＮＡＮＤストリング１１２を含む。図２では、各ビットラインに連結されたただ１つのＮＡＮＤストリング１１２だけを図示するが、各ビットラインには多重にＮＡＮＤストリングが連結され得る。
【００４２】
各ＮＡＮＤストリング１１２は、第１及び第２選択トランジスタＳＴ，ＧＴとＭ＋１個のセルトランジスタＭ０−ＭＮとを含む。第１選択トランジスタＳＴ、セルトランジスタＭ０−ＭＮ、そして、第２選択トランジスタＧＴは直列に順次連結される。各第１選択トランジスタＳＴは、ビットラインＢＬ０１−ＢＬＮのうちの対応する１つに連結されたドレイン及び連関されたＮＡＮＤストリング１１２の内部のセルトランジスタＭ０に連結されたソースを有する。ＮＡＮＤストリング１１２の各行の内部の第１選択トランジスタＳＴは、ストリング選択ラインＳＳＬに連結されたゲートを有する。各第２選択トランジスタＧＴは、関連されたＮＡＮＤストリング１１２の内部のセルトランジスタＭMに連結されたドレイン及び共通ソースラインＣＳＬに連結されたソースを有する。ＮＡＮＤストリング１１２の各行の内部の第２選択トランジスタＧＴは、接地選択ラインＧＳＬに連結されたゲートを有する。
【００４３】
セルアレイ１１０は隔離されたビットライン構造を採択する。特に、アレイ１１０の各行において、偶数番目のビットラインＢＬ０−ＢＬ（Ｎ−１）に連結されたＮＡＮＤストリング１１２ｅの内部のセルトランジスタは一つのページを形成し、偶数番目のビットラインＢＬ０−ＢＬ（Ｎ−１）に連結されたＮＡＮＤストリング１１２ｏの内部のセルトランジスタは他のページを形成する。選択トランジスタ１２２ｅ，１２２ｏは、セルトランジスタをアクセスするために偶数ページ又は奇数ページのうち、１つのページを選択する。各ワードラインＷＬ０−ＷＬＭはＮＡＮＤストリング１１２の行の内部のセルトランジスタに連結され、特定ワードラインの活性化は活性化されたワードラインに関するアレイ１１０の行を選択する。
【００４４】
一般に、隔離されたビットライン構造を有するメモリアレイの内部のワードラインは２つのページ又はそれ以上のページ（例えば、４つのページ）に対応する。行が４つのページに対応する場合、アクセス動作は感知及びラッチ回路１３０に１／４個のビットライン（即ち、選択されたページに関するビットライン）を連結する。３／４個のビットライン（即ち、非選択されたページに関するビットライン）はビットラインの間のカップリングキャパシタンス効果を減少させるための隔離の役割を果たす。行ごとに２つ又はそれ以上のページを有するメモリでの隔離プロセスは行ごとに２つのページを有するメモリでの隔離プロセスと実質的に同一である。説明の便宜のために、行ごとに２つのページがある場合を、以下、例示的に詳細に説明する。
【００４５】
従来のＮＡＮＤフラッシュメモリは、仮想電源ノード及びビットラインをチャージ及びディスチャージするためにインバータを使用する。しかし、本発明のＮＡＮＤフラッシュメモリ２００は、制御信号ＶＩＲＰＷＲＰを取り込むゲートを有するＰＭＯＳトランジスタ２０２と制御信号ＶＩＲＰＷＲＮを取り込むゲートを有するＮＭＯＳトランジスタ２０４とを含む。ＰＭＯＳトランジスタ２０２は、ノードＶＩＲＰＷＲを電源電圧Ｖｃｃにチャージアップし、ＮＭＯＳトランジスタ２０４は、ノードＶＩＲＰＷＲを０Ｖにプルダウンする。制御回路２１０は制御信号ＶＩＲＰＷＲＰを発生し、制御信号２２０は制御信号ＶＩＲＰＷＲＮを発生する。
【００４６】
図３及び図４は、制御信号ＶＩＲＰＷＲＰ，ＶＩＲＰＷＲＮを各々発生する制御回路２１０，２２０の望ましい実施形態を示す図である。
【００４７】
図３を参照すると、制御回路２１０は、２つのＰＭＯＳトランジスタ３０２，３０６、２つのＮＭＯＳトランジスタ３０４，３０８、そして、スイッチ３１０を含む。ＰＭＯＳトランジスタ３０２及びＮＭＯＳトランジスタ３０４は電源電圧Ｖｃｃと接地との間に直列に連結され、制御信号ＶＩＲＰＷＲＰはトランジスタ３０２，３０４の間の出力ノードから発生する。ＰＭＯＳトランジスタ３０６及びＮＭＯＳトランジスタ３０８も電源電圧Ｖｃｃと接地との間に直列に連結され、トランジスタ３０６のゲートはトランジスタ３０６，３０８の間のノードに連結される。スイッチ３１０は、トランジスタ３０６，３０８の間のノードをトランジスタ３０２，３０４の間の出力ノードと電気的に連結するか否かを制御する。望ましい実施形態では、スイッチ３１０はロー又はハイ電圧レベルで電圧降下が最少であるパスゲートを含む。
【００４８】
制御回路２１０の入力信号は、３つの制御信号ＰＣＴＬＰ，  ＲＥＦＣＴＬＰ及びＮＣＴＬＰと基準電圧ＶＲＥＦとを含む。制御信号ＰＣＴＬＰはＰＭＯＳトランジスタ３０２のゲートに印加される。制御信号ＲＥＦＣＴＬＰはスイッチ３１０を制御し、制御信号ＮＣＴＬＰはＮＭＳＯトランジスタ３０４のゲートに印加される。制御回路２１０で使用される制御信号ＰＣＴＬＰ，ＲＥＦＣＴＬＰ及びＮＣＴＬＰは、後述するメモリセルのプログラミングで要求されるタイミングに従って活性化される。
【００４９】
制御信号ＰＣＴＬＰがローレベルであると、ＰＭＯＳトランジスタ３０２は制御信号ＶＩＲＰＷＲＰをハイレベルにプルアップし、その結果、図２に示すＰＭＯＳトランジスタ２０２をターンオフする。制御信号ＮＣＴＬＰが電源電圧Ｖｃｃレベルであると、ＮＭＯＳトランジスタ３０４はターンオンされ、制御信号ＶＩＲＰＷＲＰは０Ｖにプルダウンされることによって、ＰＭＯＳトランジスタ２０２はターンオンされる。
【００５０】
プログラミング前のピーク電流を減少させるために、ビットラインセットアップ周期の間にノードＶＩＲＰＷＲが０Ｖから電源電圧Ｖｃｃに上昇すると、制御信号ＮＣＴＬＰ及びＰＣＴＬＰは各々ロー及びハイレベルになって、トランジスタ３０２，３０４をターンオフする。トランジスタ３０６，３０８の間のノードをＰＭＯＳトランジスタ２０２のゲートに連結するために信号ＲＥＦＣＴＬＰは活性化される（即ち、電源電圧Ｖｃｃレベルになる）。このような構成は、ＰＭＯＳトランジスタ２０２を通じる電流がＰＭＯＳトランジスタ３０６を通じる電流をミラーするカレントミラーを形成する。
ＮＭＯＳトランジスタ３０８のゲートに印加される基準電圧ＶＲＥＦは直列に連結されたトランジスタ３０８，３０６を通じて流れる電流を制御し、それに従って、ＰＭＯＳトランジスタ２０２を通じて流れる電流を制御する。ＰＭＯＳトランジスタ２０２を通じて流れる不飽和電流は、ノードＶＩＲＰＷＲの電圧を比例的に制御された状態で上昇させる。これは、偶数又は奇数番目のビットラインに連結された電圧であるノードＶＩＲＰＷＲの電圧を比例的に制御された状態で上昇させことになる。このようなビットラインセットアップの間における電流は、急激なピークを防止することになって電源ノイズを減少させる。
【００５１】
ビットラインが一定水準の高電圧に到達すると、制御信号ＲＥＦＣＴＬＰは不活性化され、制御信号ＮＣＴＬＰは電源電圧Ｖｃｃに活性化されてトランジスタ３０４をターンオンする。次に、制御信号ＶＩＲＰＷＲＰは接地０Ｖに下がり、ＰＭＯＳトランジスタ２０２をターンオンして、ビットラインを電源電圧Ｖｃｃに維持させる。
【００５２】
図４を参照すると、制御回路２２０はＰＭＯＳトランジスタ３５２、ＮＭＯＳトランジスタ３５４、そして、スイッチ３６０を含む。ＰＭＯＳトランジスタ３５２とＮＭＯＳトランジスタ３５４とは電源電圧Ｖｃｃと接地との間に直列に連結され、トランジスタ３５２，３５４の間の出力ノードから制御信号ＶＩＲＰＷＲＮが発生する。
この実施形態で、スイッチ３６０は基準電圧ＶＲＥＦをトランジスタ３５２，３５４の間の出力ノードに印加するか否かを制御する。
【００５３】
ＮＭＯＳトランジスタ２０４はノードＶＩＲＰＷＲと接地との間に連結され、電源電圧Ｖｃｃレベルの制御信号ＶＩＲＰＷＲＮに応じてターンオンされる。特に、制御信号ＰＣＴＬＮが０Ｖであると、トランジスタ３５２がターンオンされて制御信号ＶＩＲＰＷＲＮを電源電圧Ｖｃｃにプルアップする。ＮＭＯＳトランジスタ２０４がターンオンされると、ノードＶＩＲＰＷＲは０Ｖにプルダウンされる。これに対して、制御信号ＮＣＴＬＮが電源電圧Ｖｃｃレベルであると、ＮＭＯＳトランジスタ３５４がターンオンされて制御信号ＶＩＲＰＷＲＮを０ＶにプルダウンしてＮＭＯＳトランジスタ２０４はノードＶＩＲＰＷＲを電源電圧Ｖｃｃレベルに維持させる。
【００５４】
ディスチャージ周期の間のピーク電流とシステムノイズとを減少させるために、トランジスタ３５２，３５４はターンオフされ、制御信号ＲＥＦＣＬＴＮは活性化される。その結果、スイッチ３６０は基準電圧ＶＲＥＦをトランジスタ３５２，３５４の間の出力ノードに伝達する。従って、制御信号ＶＩＲＰＷＲＮは基準電圧ＶＲＥＦになってＮＭＯＳトランジスタ２０４を通じて流れる電流を制限する。制限された電流は、ビットラインが同時にディスチャージされる時、発生する非常に大きいピーク電流による接地ノイズを減少させる。
【００５５】
図３及び図４に示す本発明の望ましい実施形態において、基準電圧ＶＲＥＦはビットラインセットアップ周期とビットラインディスチャージ周期の間の電流を制御する。基準電圧ＶＲＥＦは基準電圧発生器を利用して精密に制御される。図５は、基準電圧発生器４１０を含む典型的な基準電圧発生回路４００を示す図である。基準電圧発生器４１０は基準電圧ＶＲＥＦ０を発生し、レベルシフタ４２０は基準電圧ＶＲＥＦ０を要求されるレベルの基準電圧ＶＲＥＦに変換する。
【００５６】
基準電圧発生器４１０は電源電圧Ｖｃｃと接地との間に直列連結された抵抗Ｒ１及びＲ２、ＮＭＯＳトランジスタＭＮ１、そして、抵抗Ｒ３を含む。ＮＭＯＳトランジスタＭＮ１のゲートはレジスタＲ１，Ｒ２の間のノート４１２に連結される。他のＮＭＯＳトランジスタＭＮ２はノード４１２と接地との間に連結される。このような構成によると、ＮＭＯＳトランジスタＭＮ１のドレインから発生する基準電圧ＶＲＥＦ０はいつも一定電圧に維持される。
【００５７】
レベルシフタ４２０は電源電圧Ｖｃｃと接地との間に直列に連結されたＰＭＯＳトランジスタＭＰ１と抵抗Ｒ４及びＲ５とを含む。差動増幅器４２２はトランジスタＭＰ１のゲート電圧を制御し、基準電圧ＶＲＥＦ０を取り込む反転入力端子とレジスタＲ４，Ｒ５の間のノードの電圧を取り込む非反転入力端子とを有する。ＰＭＯＳトランジスタＭＰ１のドレインから発生する基準電圧ＶＲＥＦは基準電圧ＶＲＥＦ０と抵抗Ｒ４，Ｒ５の抵抗値の比とに依存するレベルを有する。
【００５８】
基準電圧発生回路４００又は他の基準電圧発生器から発生した基準電圧は、ディスチャージ及びチャージ電流を制限し、ノイズを誘発するピーク電流を防止するためにＮＭＯＳ又はＰＭＯＳトランジスタのゲート電圧を直接に制御する。前述した電流ミラー回路は、相補的導電型のＰＭＯＳ又はＮＭＯＳトランジスタに適合な制御電圧を発生するために同一の基準電圧を使用する。他の実施形態では、相補的導電型のトランジスタによる電流制御のために独立的なメカニズムを使用することもできる。
図６は、図３に示す制御回路２１０の変形例を示す。図６で、電流ソース５０８は、トランジスタ３０６を通じる電流とビットラインセットアップ周期の間に形成される電流ミラーを通じる電流とを制御する。類似した独立的な電流ミラー回路は、ビットラインディスチャージ周期の間に流れる電流を制御する。
【００５９】
図７は、典型的なプログラミング動作において信号の変化を示すタイミング図である。典型的なプログラミング動作は、選択された偶数番目のＮＡＮＤストリング１１２ｅの内部のセルトランジスタをプログラムし、奇数番目のビットラインＢ／Ｌｏを電源電圧Ｖｃｃにプリチャージする。以下、図７を参照して、図３及び図４に各々示す制御回路２１０，２２０を含む図２に示すＮＡＮＤフラッシュメモリのプログラミング動作を説明する。
【００６０】
図７を参照すると、ビットラインセットアップ区間はＴ０からＴ１まで持続する。奇数番目のビットラインＢ／Ｌｏをチャージするために、制御信号ＰＣＴＬＰ，ＲＥＦＣＴＬＰ，ＰＣＴＬＮ，ＮＣＴＬＮ及びＶＢＬｏは活性化される（即ち、電源電圧Ｖｃｃレベルになる）。制御信号ＮＣＴＬＰ，ＲＥＦＣＴＬＮ及びＶＢＬｅは非活性状態（即ち、０Ｖ）を維持する。その結果、制御信号ＰＣＴＬＮ，ＮＣＴＬＮ及びＲＥＦＣＴＬＮは、制御回路２２０の内部のトランジスタ３５４が信号ＶＩＲＰＷＲＮを０Ｖにプルダウンするように誘導し、ＮＭＯＳトランジスタ２０４はターンオフされる。制御信号ＰＣＴＬＰ、ＮＣＴＬＰはトランジスタ３０２，３０４をターンオフし、制御信号ＲＥＦＣＴＬＰはＰＭＯＳトランジスタ２０２をトランジスタ３０６，３０８を含む電流ミラー回路に連結する。ノードＶＩＲＰＷＲをチャージするＰＭＯＳトランジスタ２０２の通過電流は、トランジスタ３０６，３０８を通じて流れる電流に従って制限される。信号ＶＢＬｏは、トランジスタ１０２ｏをターンオンしてノードＶＩＲＰＷＲを奇数番目のビットラインＢ／Ｌｏに電気的に連結する。従って、奇数番目のビットラインＢ／ＬｏはノードＶＩＲＰＷＲの電圧レベルにチャージアップされる。このように、奇数番目のビットラインＢ／Ｌｏを電源電圧Ｖｃｃより低い電圧レベルにチャージすることによって、電源電圧ノイズを減少する。
【００６１】
図７に示すプログラム動作において、信号ＶＢＬｅはトランジスタ１０２ｅをターンオフして偶数番目のビットラインＢ／ＬｅからノードＶＩＲＰＷＲを分離するので、ノードＶＩＲＰＷＲは偶数番目のビットラインＢ／Ｌｅはチャージしない。セットアップ周期の間、ページバッファ１３５は、セルトランジスタに貯蔵されたビット値に対応するレベルに偶数番目のビットラインＢ／Ｌｅをチャージするラッチ回路１３０を含む。ラッチ回路１３０は、Ｙパスゲート１４０から入力されるデータビットを各々ラッチし、各ラッチ回路１３０は、対応する入力データビットが“１”又は“０”であると、ハイ又はローレベル（即ち、電源電圧Ｖｃｃ又は０Ｖ）の出力信号を発生する。ビットラインセットアップの周期の間、信号ＢＬＳＴ及びＢＬＳＨＦｅは、トランジスタ１２２ｅ及び１２６をターンオンするために活性化され、ラッチ回路１３０を偶数番目のビットラインに各々連結する。信号ＢＬＳＨＦｏは、感知及びラッチ回路１３０から奇数番目のビットラインを分離するためにローレベルを維持する。
【００６２】
ビットラインセットアップ周期が完了すると、プログラミング動作がＴ１からＴ２まで実行される。Ｔ１では、制御信号ＲＥＦＣＴＬＰが非活性化され、制御信号ＮＣＴＬＰが活性化される。従って、制御回路２１０の内部のトランジスタ３０４は信号ＶＩＲＰＷＲＰを中間電圧から０Ｖに減少させ、信号ＶＩＲＰＷＲＰはＰＭＯＳトランジスタ２０２をターンオンする。以降のプログラミング動作は周知の通常のＮＡＮＤフラッシュメモリプログラミング動作によて実行される。ローデコーディング回路は選択ラインＳＳＬ，ＣＳＬを電源電圧Ｖｃｃにチャージし、選択されたワードラインをプログラミング電圧（例えば、約１０Ｖ）にチャージする。プログラミングの間、セルトランジスタに連結されたワードラインに高プログラム電圧を印加し、セルトランジスタを含むＮＡＮＤストリングに連結されたビットラインに低電圧を印加すると、セルトランジスタは消去された状態（即ち、ビット値“１”）からプログラムされた状態（即ち、ビット“０”）に変化する。
【００６３】
プログラム周期が完了すると、ビットラインディスチャージ周期がＴ２からＴ３まで実行される。偶数及び奇数番目のビットライン（Ｂ／Ｌｅ及びＢ／Ｌｏ）のディスチャージの間、制御信号ＰＣＴＬＮ，ＲＥＦＣＴＬＮ，ＶＢＬｅ及びＶＢＬｏは活性化される（即ち、電源電圧Ｖｃｃレベルになる）。制御信号ＰＣＴＬＰ，ＮＣＴＬＰ，ＲＥＦＣＴＬＰ及びＮＣＴＬＮは非活性状態（例えば、０Ｖ）に維持される。その結果、制御信号ＰＣＴＬＮ，ＮＣＴＬＰ及びＲＥＦＣＴＬＰは制御回路２１０の内部のトランジスタ３０２が信号ＶＩＲＰＷＲＰを電源電圧Ｖｃｃにプルアップするようにさせ、ＰＭＯＳトランジスタ２０２をターンオフする。制御信号ＰＣＴＬＮ，ＮＣＴＬＮはトランジスタ３５２，３５４をターンオフし、制御信号ＲＥＦＣＴＬＮは制御信号ＶＩＲＰＷＲＮを基準電圧ＶＲＥＦに設定する。これはＮＭＯＳトランジスタ２０４を通じる流れる電流を制限する。信号ＶＢＬｅ，ＶＢＬｏはトランジスタ１０２ｅ，１０２ｏをターンオンしてノードＶＩＲＰＷＲを偶数及び奇数番目のビットラインＢ／Ｌｅ及びＢ／Ｌｏに電気的に連結する。従って、ビットラインは、ノードＶＩＲＰＷＲによって比例的に制御されて、０Ｖにディスチャージされる。これは制御されないディスチャージ方法によって全てのビットラインを同時にディスチャージする時とは違って、接地ノイズを減少させる。
【００６４】
前述のようなビットラインセットアッププロセスは、非選択された（例えば、奇数番目）ビットラインをチャージする時に発生するノイズを減少させる。これに対して、ページバッファ１３５の内部のラッチ回路１３０は、選択された（例えば、偶数番目）ビットラインをチャージする。最悪の場合、全てのデータビットが“ハイ”であると、ページバッファ１３５は電源電圧Ｖｃｃレベルのビットラインの半分を速くチャージする。これは非常に大きいピーク電流と電源電圧ノイズを発生させる。特に、ビットラインをページバッファ１３５のラッチ回路１３０に連結するＮＭＯＳトランジスタ１２６，１２２は選択されたビットラインが電源電圧Ｖｃｃにチャージされる時、電流を制限するようにはなっていない。さらに、各ラッチ回路１３０とビットラインと間の電流を制御するための回路要素（例えば、ＰＭＯＳトランジスタ）を付加することは、高集積化される半導体メモリで狭小なビットラインの間の間隔を考慮する時、非常に難しい（これに対し、共通ノードＶＩＲＰＷＲは全てのビットラインに連結されるので、ＰＭＯＳトランジスタ２０２はビットラインと同一のピッチを有しなくてもよい）。
【００６５】
本発明の他の特徴によると、感知及びラッチ回路１３０によるビットラインセットアップ動作及びディスチャージを２つの部分に分けることによって、ラッチ１３０が選択されたページのビットラインを同時にチャージ又はディスチャージする時、電流スパイクが発生することを防止できる。
図８は、単一データビットに対する感知及びラッチ回路を示す図である。前述のように、ページ選択トランジスタ１２２ｅ，１２２ｏはアクセスのために偶数番目のビットライン又は奇数番目のビットラインを感知ノード７２０に連結する。書込動作において、信号ＢＬＳＬＴがトランジスタ１２６をターンオンする時、ラッチ１３０がデータ値“０”を貯蔵していると、ラッチ１３０は連結されたビットラインをディスチャージする。
【００６６】
図９は、ラッチ回路１３０が選択されたビットラインをチャージ又はディスチャージする時、電源電圧ノイズを減少させ得るプログラミング動作のタイミング図である。図９に示すプログラミング動作は２つの段階のビットラインセットアップを利用する。第１段階では、全てのビットライン（偶数及び奇数番目のビットライン）が比例的に制御されてチャージされる。第２段階では、ラッチ回路１３０が選択されたビットラインを比例的に制御されてディスチャージする。
【００６７】
図９を参照すると、ビットラインセットアップの１段階セットアップＳＥＴＵＰ（１）の間、制御信号ＶＢＬｅ，ＶＢＬｏは電源電圧Ｖｃｃに活性化される。従って、ノードＶＩＲＰＷＲＰは全てのビットラインに電気的に連結される。又、制御信号ＰＣＴＬＰ，ＲＥＦＣＴＬＰ，ＰＣＴＬＮ及びＮＣＴＬＮは活性化され、制御信号ＮＣＴＬＰ，ＲＥＦＣＴＬＮは非活性化される。制御信号ＰＣＴＬＮ，ＮＣＴＬＮ，ＲＥＦＣＴＬＮの前記の状態は制御回路２２０の内部のトランジスタ３５４が信号ＶＩＲＰＷＲＮを０Ｖに減少させるようにし、その結果、ＮＭＯＳトランジスタ２０４はターンオフされる。
制御信号ＰＣＴＬＮ，ＮＣＴＬＰはトランジスタ３０２，３０４をターンオフし、制御信号ＲＥＦＣＴＬＰはＰＭＯＳトランジスタ２０２をトランジスタ３０６，３０８を含む電流ミラー回路に連結する。ノードＶＩＲＰＷＲをチャージするＰＭＯＳトランジスタ２０２を通じる電流はトランジスタ３０６，３０８を通じて流れる電流に従って制限される。信号ＶＢＬｅ，ＶＢＬｏはトランジスタトランジスタ１０２ｅ，１０２ｏをターンオンしてノードＶＩＴＰＷＲを全てのビットラインに連結する。従って、ビットラインは比例的に制御されてノードＶＩＲＰＷＲの電圧だけチャージされる。
【００６８】
ビットラインセットアップの第１段階が実行される前又は実行される間、ラッチ１３０は連結されたデータラインのデータビットをラッチする。例えば、図８に示す信号ＰＲＥは、ノード７２０とラッチ１３０をプリチャージするために活性化（ローレベル）される。イネーブル信号ＰＢＥＮＢは、ラッチ１３０の内部のインバータ７３２をディセーブルし、Ｙパスゲート１４０は、データラインからインバータ７３４の入力端子までを導通させるために活性化される。ラッチ信号ＬＡＴＣＨは、トランジスタ７３８をターンオフし、それによって、データ信号がインバータ７３４の出力信号を制御する。インバータ７３４の出力信号はインバータ７３２の入力信号になる。インバータ７３４の出力信号が設定されると、信号ＰＢＥＮＢはインバータ７３２を活性化させる。この時、信号ＢＬＳＬＴがトランジスタ１２６のオフ状態を維持すると、Ｙパスゲート１４０は、ビットラインセットアップの２段階ＳＥＴＵＰ（２）の間、信号ＢＬＳＬＴがトランジスタ１２６をターンオンする前にターンオフされる。
【００６９】
ビットラインセットアップの第１段階ＳＥＴＵＰ（１）が完了すると、信号ＲＥＦＣＴＬＰは、ＰＭＯＳトランジスタ２０２を電流ミラー回路から分離させるために非活性化され、信号ＮＣＴＬＰは、信号ＶＩＲＰＷＲＰを０Ｖに駆動させてＰＭＯＳトランジスタ２０２を完全にターンオンするために活性化される。
【００７０】
ビットラインセットアップの第１段階ＳＥＴＵＰ（１）の間、制御信号ＢＬＳＬＴは、ローレベル０ＶになってＮＭＯＳトランジスタ１２６をターンオンしてビットラインからラッチ１３０が分離されるようにする。ビットラインセットアップの第２段階ＳＥＴＵＰ（２）の間、基準電圧ＶＲＥＦは、ＮＭＯＳトランジスタ１２６のゲートに印加される。信号ＢＬＳＨＦｅは、トランジスタ１２２ｅをターンオンするために活性化され、その結果、ラッチ回路１３０は、偶数番目のビットラインＢ／Ｌｅに各々連結される（次のプログラミング動作では、奇数番目のビットラインＢ／Ｌｏに連結されたセルトランジスタがプログラムされ、信号ＢＬＳＨＦｏは信号ＢＬＳＨＦｅの代わりに活性化される）。
類似した方法によって、ビットラインセットアップ第２段階ＳＥＴＵＰ２の間、制御信号ＶＢＬｅが非活性化されてトランジスタ１０２ｅがターンオフされ、その結果、偶数番目のビットラインＢ／ＬｅがノードＶＩＲＰＷＲから分離される。
【００７１】
ビットラインセットアップの第２段階ＳＥＴＵＰ（２）が開始されると、全てのビットラインはチャージされる。ラッチ回路１３０は、ビット値“０”にプログラムされたセルトランジスタに対応するビットラインをディスチャージし、ビット値“１”を貯蔵しているセルトランジスタに対応するビットラインのチャージ状態を維持させる。ビットラインを電源電圧Ｖｃｃにチャージする場合とは違って、ＮＭＯＳトランジスタ１２６は、選択されたビットラインをディスチャージする時の電流を制御するようになっている。
制御回路２２０と類似であったり又は同一の回路構成を有する制御回路２３０は基準電圧ＶＲＥＦを設定できるので、トランジスタ１２６は不飽和電流を導電する（信号ＢＬＳＨＦｅ，ＢＬＳＨＦｏはトランジスタ１２２ｅ，１２２ｏのゲート電圧を同様に制御できる）。トランジスタ１２６の電流制限は、ラッチ回路１３０で電流スパイクが発生することを防止する。従って、図９に示すプログラム動作では、電源電圧Ｖｃｃ又は接地の時にラッチ回路１３０で発生するノイズを減少させることができる。
【００７２】
ビットラインセットアップの第２段階が完了した後、図９に示すプログラミング動作は選択されたセルトランジスタをプログラムし、図７に示す方法と同一の方法によって全てのビットラインをディスチャージする。
【００７３】
例示的な望ましい実施形態を利用して本発明を説明したが、本発明の範囲は開示された実施形態に限られない。本発明の範囲には様々な変形例及び類似した構成を全部含むことができる。
【００７４】
【発明の効果】
本発明によると、プログラミング動作において、ビットラインをチャージ及びディスチャージする間、ピーク電流を減少させることによって電源電圧及び接地でのノイズを減少させることができる。
【図面の簡単な説明】
【図１】従来のＮＡＮＤフラッシュＥＥＰＲＯＭを示す図である。
【図２】本発明の望ましい実施形態によるＮＡＮＤフラッシュＥＥＰＲＯＭを示す図である。
【図３】図２に示すＮＡＮＤフラッシュＥＥＰＲＯＭで使用される制御回路を示す回路図ある。
【図４】図２に示すＮＡＮＤフラッシュＥＥＰＲＯＭで使用される制御回路を示す回路図ある。
【図５】基準電圧発生器を示す回路図である。
【図６】図３に示す制御回路の変形例を示す回路図である。
【図７】図２に示すＮＡＮＤフラッシュＥＥＰＲＯＭのプログラミング動作を示すタイミング図である。
【図８】本発明の望ましい実施形態による感知及びラッチ回路の回路図である。
【図９】図２に示すＮＡＮＤフラッシュＥＥＰＲＯＭで選択的なプログラミング動作を示すタイミング図である。
【符号の説明】
１１０  メモリセルアレイ
１１２  ＮＡＮＤストリング
１３０  ラッチ回路
１３５  ページバッファ
１４０  Ｙパスゲート
２００  ＮＡＮＤフラッシュＥＥＰＲＯＭ
２０２  ＰＭＯＳトランジスタ
２０４  ＮＭＯＳトランジスタ
２１０，２２０，２３０  制御回路
３１０，３６０  スイッチ
４１０  基準電圧発生器
４２０  レベルシフタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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