(57)【特許請求の範囲】
【請求項１】
半導体基板上に、第１絶縁膜を介して形成された浮遊ゲートと、
第２絶縁膜を介して浮遊ゲートと所定の間隔おいて形成されたスプリットゲートと、
少なくとも浮遊ゲート上に第３絶縁膜を介して形成された制御ゲートと、
チャネル方向におけるスプリットゲートと反対側の浮遊ゲートの端部において浮遊ゲートと容量結合する半導体基板表面層に形成された不純物拡散層とからなるセルを少なくとも２つ有し、
浮遊ゲートとスプリットゲートが、チャネル方向において交互に配置されており、かつ、一のセルの不純物拡散層が、隣接する他のセルのスプリットゲートと容量結合し、
スプリットゲートが、互いに隣接する浮遊ゲート間の半導体基板に形成されたトレンチ内に、第２絶縁膜を介して形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
スプリットゲートが、浮遊ゲートと所定の間隔をおいて自己整合的に形成されている請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
一のセルの不純物拡散層が、同一セル内で浮遊ゲートと容量結合されているが、スプリットゲートとは容量結合されていない請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
一のセルの不純物拡散層が、該不純物拡散層と隣接するスプリットゲートが形成された半導体基板表面層からトレンチの側面にわたって形成されている請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
浮遊ゲートが、その側壁にサイドウォールスペーサーを有し、トレンチがサイドウォールスペーサー間の半導体基板に形成され、不純物拡散層が、サイドウォールスペーサーの下の半導体基板表面層に形成されている請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
セルが、前記チャネル方向に複数個連接され、一のセルの不純物拡散層が、そのセルのドレインとして働きかつ隣接する他のセルのソースとして働く請求項１〜５のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項７】
セルが、前記チャネル方向に複数個連接され、複数個のセルの制御ゲートが、同一の制御ゲートによりなる請求項１〜６のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項８】
セルが、前記チャネル方向に直交するＹ方向に複数個連接され、複数個のセルが、同一の不純物拡散層により電気的に接続されている請求項１〜７のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項９】
セルが、前記チャネル方向に直交するＹ方向に複数個連接され、複数個のセルが、同一のスプリットゲートにより電気的に接続されている請求項１〜８のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項１０】
半導体基板が、同一のセル内の浮遊ゲートとスプリットゲート間の表面層に浮遊不純物拡散層を有する請求項１〜９のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項１１】
一のセルの不純物拡散層が、ドレインとして働き、隣接する他のセルの不純物拡散層が、一のセルのソースとして働き、一のセルの浮遊不純物拡散層が、そのセルの書き込み時に、そのセルのドレインの延長として働く請求項１０に記載の不揮発性半導体記憶装置。
【請求項１２】
一のセルの不純物拡散層が、ドレインとして働き、隣接する他のセルの不純物拡散層が、一のセルのソースとして働き、一のセルの浮遊不純物拡散層が、そのセルの読み出し時に、そのセルのソースの延長として働く請求項１０に記載の不揮発性半導体記憶装置。
【請求項１３】
請求項１〜１２のいずれか１つに記載の不揮発性半導体記憶装置の読み出し方法であって、一のセルの不純物拡散層を接地電位とし、隣接する他のセルの不純物拡散層に電圧を印加するか、又は一のセルの不純物拡散層に電圧を印加し、隣接する他のセルの不純物拡散層を接地電位とすることにより一のセルの読み出しを行うことを特徴とする不揮発性半導体記憶装置の読み出し方法。
【請求項１４】
請求項１〜１２のいずれか１つに記載の不揮発性半導体記憶装置の読み出し方法であって、一のセルのスプリットゲートに電圧を印加し、隣接する他のセルのスプリットゲートに電圧を印加しないことにより一のセルを他のセルから電気的に分離することで、一のセルの読み出しを行うことを特徴とする不揮発性半導体記憶装置の読み出し方法。
【請求項１５】
請求項１〜１２のいずれか１つに記載の不揮発性半導体記憶装置の書き込み方法であって、浮遊ゲートと半導体基板間又は同一セル内の浮遊ゲートと不純物拡散層間に流れるＦＮトンネル電流を用いて書き込みを行うことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項１６】
請求項１〜９のいずれか１つに記載の不揮発性半導体記憶装置の書き込み方法であって、一のセルの不純物拡散層に所定の電圧を印加し、他のセルの不純物拡散層を接地することにより電流を流し、かつスプリットゲートに第１の電圧を印加することにより、スプリットゲートと対向するチャネル領域を弱反転状態にし、ホットエレクトロンによりスプリットゲート端より一のセルに書き込みを行うことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項１７】
請求項１〜１２のいずれか１つに記載の不揮発性半導体記憶装置の書き込み方法であって、一のセルの不純物拡散層に所定の電圧を印加し、他のセルの不純物拡散層を接地することにより電流を流し、かつスプリットゲートに第２の電圧を印加することにより、スプリットゲートと対向するチャネル領域を強反転状態にし、ホットエレクトロンにより一のセルの不純物拡散層より一のセルに書き込みを行うことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項１８】
請求項１５〜１７のいずれか１つに記載の方法で書き込んだ後、所望する選択セルの浮遊ゲートと半導体基板間、又は選択セルの浮遊ゲートと不純物拡散層間に流れるＦＮトンネル電流を用いて消去を行うことを特徴とする不揮発性半導体記憶装置の消去方法。
【請求項１９】
（ａ２）半導体基板上に少なくとも２つのセルを形成するための浮遊ゲートを、第１絶縁膜を介して、浮遊ゲートのチャネル方向に、少なくとも２組所定の間隔をおいて形成する工程と、
（ｂ２）浮遊ゲートをマスクとして用いて、又は浮遊ゲート上に形成されたマスクを用いて、不純物を斜め方向からイオン注入することで、各浮遊ゲートの一方側の半導体基板表面層に不純物拡散層を形成する工程と、
（ｃ２）各浮遊ゲートをマスクとして用いて、又は浮遊ゲート上に形成されたマスクを用いて、半導体基板の少なくとも不純物拡散層形成領域を一部に含む領域にトレンチを形成する工程と、
（ｄ２）トレンチの側面及び底面に第２絶縁膜を形成する工程と、
（ｅ２）トレンチを導電材で埋め込むことによりスプリットゲートを形成する工程と、
（ｆ２）浮遊ゲート上に第３絶縁膜を介して制御ゲートを形成する工程とからなることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２０】
（ａ２）半導体基板上に少なくとも２つのセルを形成するための浮遊ゲートを、第１絶縁膜を介して、浮遊ゲートのチャネル方向に、少なくとも２組所定の間隔をおいて形成する工程と、
（ｂ２）浮遊ゲートをマスクとして用いて、又は浮遊ゲート上に形成されたマスクを用いて、不純物を斜め方向からイオン注入することで、各浮遊ゲートの一方側の半導体基板表面層に不純物拡散層を形成する工程と、
（ｃ２）′各浮遊ゲートの側壁にサイドウォールスペーサーを形成し、該サイドウォールスペーサーをマスクとして、半導体基板の少なくとも不純物拡散層形成領域を一部に含む領域にトレンチを形成する工程と、
（ｄ２）トレンチの側面及び底面に第２絶縁膜を形成する工程と、
（ｅ２）トレンチを導電材で埋め込むことによりスプリットゲートを形成する工程と、
（ｆ２）浮遊ゲート上に第３絶縁膜を介して制御ゲートを形成する工程とからなることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２１】
（ａ２）半導体基板上に少なくとも２つのセルを形成するための浮遊ゲートを、第１絶縁膜を介して、浮遊ゲートのチャネル方向に、少なくとも２組所定の間隔をおいて形成する工程と、
（ｂ２）″浮遊ゲートをマスクとして用いて、又は浮遊ゲート上に形成されたマスクを用いて、少なくとも各浮遊ゲート間領域に不純物をイオン注入し、アニールする工程と、
（ｃ２）″各浮遊ゲートの側壁にサイドウォールスペーサーを形成し、該サイドウォールスペーサーをマスクとしてトレンチを形成することにより、サイドウォールスペーサー下の半導体基板表面層に浮遊不純物拡散層と不純物拡散層を形成する工程と、
（ｄ２）トレンチの側面及び底面に第２絶縁膜を形成する工程と、
（ｅ２）トレンチを導電材で埋め込むことによりスプリットゲートを形成する工程と、
（ｆ２）浮遊ゲート上に第３絶縁膜を介して制御ゲートを形成する工程とからなることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２２】
（ａ２）半導体基板上に少なくとも２つのセルを形成するための浮遊ゲートを、第１絶縁膜を介して、浮遊ゲートのチャネル方向に、少なくとも２組所定の間隔をおいて形成する工程と、
（ｂ２）″浮遊ゲートをマスクとして用いて、又は浮遊ゲート上に形成されたマスクを用いて、少なくとも各浮遊ゲート間領域に不純物をイオン注入し、アニールする工程と、
（ｃ２）″′少なくとも各浮遊ゲート間にトレンチを形成することにより、各浮遊ゲートの両端部下のそれぞれからトレンチ側面にかけて、浮遊不純物拡散層と不純物拡散層とを形成する工程と、
（ｄ２）トレンチの側面及び底面に第２絶縁膜を形成する工程と、
（ｅ２）トレンチを導電材で埋め込むことによりスプリットゲートを形成する工程と、
（ｆ２）浮遊ゲート上に第３絶縁膜を介して制御ゲートを形成する工程とからなることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２３】
トレンチが、浮遊ゲートをマスクとして自己整合的に形成される請求項１９又は２２に記載の不揮発性半導体記憶装置の製造方法。
【請求項２４】
スプリットゲートが、浮遊ゲートをマスクとして自己整合的に形成される請求項１９又は２２に記載の不揮発性半導体記憶装置の製造方法。
【請求項２５】
トレンチが、浮遊ゲート及びサイドウォールスペーサーをマスクとして自己整合的に形成される請求項２０又は２１に記載の不揮発性半導体記憶装置の製造方法。
【請求項２６】
スプリットゲートが、浮遊ゲート及びサイドウォールスペーサーをマスクとして自己整合的に形成される請求項２０又は２１に記載の不揮発性半導体記憶装置の製造方法。
【請求項２７】
工程（ｆ２）が、トレンチに埋め込まれた導電材を所定深さ除去してスプリットゲートを形成し、除去部に絶縁膜を埋め込むことによりスプリットゲートの上面を絶縁膜で覆うことからなる請求項１９〜２６のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項２８】
浮遊ゲートの表面の高さが、スプリットゲート上の絶縁膜の表面と略同一であり、絶縁膜が浮遊ゲートとオーバーラップしない請求項１９〜２６のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項２９】
スプリットゲートの表面が、半導体基板の表面より低い請求項１９〜２８のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項３０】
浮遊ゲートが、２層の導電層の積層構造からなり、
１層目の導電層を形成する工程と、
少なくとも１層目の導電層上に導電材料層を堆積させる工程と、
導電材料層の上部に所定の形状の窒化膜を形成した後、窒化膜の側壁にサイドウォールスペーサーを形成する工程と、
窒化膜及びサイドウォールスペーサーをマスクとして、導電材料層をエッチングすることで２層目の導電層を自己整合的に形成する請求項１９〜２９のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項３１】
浮遊ゲートが、２層の導電層の積層構造からなり、
１層目の導電材料層、酸化膜及び窒化膜を順次形成し、マスクを用いて所定の形状に各層をエッチングすることで１層目の導電層を形成する工程と、
１層目の導電層間を絶縁膜で埋め込んだ後、酸化膜及び窒化膜を除去する工程と、
除去部に導電材料を埋め込むことで、２層目の導電層を自己整合的に形成する請求項１９〜２９のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置、その読み出し及び書き込み方法、その製造方法に関する。更に詳しくは、本発明は、スプリットゲート（ＳＰＧ）構造セルを有する高集積可能な不揮発性半導体記憶装置、その読み出し及び書き込み方法、その製造方法に関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置のメモリセルサイズを縮小する手法として、仮想接地型構造が提案されている。この仮想接地型構造はビットラインとドレインとしての不純物拡散層へのコンタクトを必要としない上、あるセルのソースとそのセルと隣接するセルのドレインを共有できることから、ビットラインを１本セーブすることができる。そのため、セルスケーリングが容易であり、ＮＯＲ構造で最もセル面積を小さくできるので、大容量化に適している。仮想接地型構造の従来技術の一例が、特開平６−１９６７１１号公報に記載されている。以下に図２２を用いて従来技術を説明する。
【０００３】
図２２では、第１導電型半導体基板５０に形成された埋め込み拡散ビットライン５１が、第２導電型の低濃度の不純物拡散層５２と第２導電型の高濃度の不純物拡散層５３とからなる非対称な構造を有している。不純物拡散層５２は、隣接する２個のメモリセルの浮遊ゲートの内、５４ａとオーバーラップし、不純物拡散層５３は、５４ｂとオーバーラップしている。つまり、拡散ビットライン５１を、あるセルのソースとそのセルに隣接するセルのドレインとして共有化させている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記のような仮想接地型構造は、あるセルの読み出し時にそのセルに隣接するセルの影響を受けやすいことが知られている。そのため、読み出し精度が悪く、また多値化が困難であるという問題があった。
【０００５】
この問題に対しては、ＳＰＧ構造セルを用いた仮想接地型構造が知られている（特開平５−１５２５７９号公報参照）。具体的には、図２３に示すようにＳＰＧ６１のチャネル方向の両側壁にサイドウォールスペーサとして浮遊ゲート６２ａ及び６２ｂが設けられ、チャネル方向に制御ゲート６３が設けられている。更に、半導体基板６４の表面層には、浮遊ゲート６２ａと容量結合する不純物拡散層６５ａと、浮遊ゲート６２ｂ及びＳＰＧ６１と容量結合する不純物拡散層６５ｂが設けられている。なお、不純物拡散層６５ｂは、隣接するセルの浮遊ゲート６２ａとも容量結合している。
【０００６】
ここで、メモリセルの書き換え方法として、種々の方法が知られており、例えば、ファウラーノルドハイム（ＦＮ）トンネル電流を利用して基板から浮遊ゲートに又は浮遊ゲートからドレインに電子を注入する方法、チャネルホットエレクトロン（ＣＨＥ）を利用してソースから浮遊ゲートに又はドレインから浮遊ゲートに電子を注入する方法が挙げられる。これら方法の内、図２３に示す構造のメモリセルでは、ＳＰＧの両側壁に浮遊ゲートが形成されているため、ＦＮトンネル電流を利用して浮遊ゲートからドレインに電子を注入する方法により書き換えを行うことができず、メモリセルの適用範囲が狭いという問題があった。
また、更に微細化が進み、ゲート長を短くしていくと、ソース／ドレイン間耐圧が低下し、誤書き込みを生じるためセル面積の縮小が困難であるという課題もある。
【０００７】
図２４（ａ）は上記従来例においてセル面積の縮小が困難であることを説明するための平面図であり、図２４（ｂ）は図２４（ａ）のＡ−Ａ′断面図を、図２４（ｃ）は図２４（ａ）のＢ−Ｂ′断面図を示すものである。図２４（ａ）〜（ｃ）において７１は拡散ビットライン、７２は低濃度の不純物拡散層、７３は高濃度の不純物拡散層、７４は浮遊ゲート、７５は制御ゲートを示している。また図２４（ｂ）は制御ゲートに平行な方向の断面図、図２４（ｃ）は制御ゲートに対し垂直な方向の断面図を示している。
【０００８】
今、図２４（ａ）〜（ｃ）の半導体不揮発性記憶装置を作製する時の最小加工寸法をＦ（例えば０．１５μｍプロセスとするとＦ＝０．１５μｍとなる）とすると、制御ゲートに平行なメモリセル寸法はＬｇ（ソース／ドレイン間のチャンネル長）＋Ｆ（ビットライン幅）となる。
【０００９】
ところで、このようなメモリセルに対し、一般的に用いられる書き込み動作電圧を隣接するビットラインに印加すると、ソース／ドレインの耐圧を確保するためには上記Ｌｇの値は約０．３μｍ程度必要となる。言い換えれば最小加工寸法のＦ値を０．１５μｍとするとＬｇ＝２Ｆとなる。その結果、メモリセルのＸ方向（制御ゲートに平行な方向）寸法は３Ｆとなる。一方、Ｙ方向（制御ゲートに垂直な方向）寸法は、浮遊ゲートと制御ゲートが２層重なっている領域がＦ、メモリセル間の分離領域がＦとなり、メモリセルのＹ方向寸法は２Ｆとなる。
従って、この従来技術における仮想接地型アレイ構造のメモリセル面積は６Ｆ2となり、物理的な最小値であるセル面積４Ｆ2の実現は困難である。
【００１０】
一方、図２３の構造でも、ソース・ドレイン間に余分にトランジスタ（ＳＰＧトランジスタ）が必要となるため、このトランジスタ面積が、スケーリングをする上で大きな妨げとなっていた。
従って、このようなＳＰＧ構造セルを用いる限り、ＳＰＧ領域が存在するため、先に述べた構造と同様、物理的な最小値であるセル面積４Ｆ2の実現は困難であった。
【００１１】
【課題を解決するための手段】
かくして本発明によれば、半導体基板上に、第１絶縁膜を介して形成された浮遊ゲートと、
第２絶縁膜を介して浮遊ゲートと所定の間隔おいて形成されたスプリットゲートと、
少なくとも浮遊ゲート上に第３絶縁膜を介して形成された制御ゲートと、
チャネル方向におけるスプリットゲートと反対側の浮遊ゲートの端部において浮遊ゲートと容量結合する半導体基板表面層に形成された不純物拡散層とからなるセルを少なくとも２つ有し、
浮遊ゲートとスプリットゲートが、チャネル方向において交互に配置されており、かつ、一のセルの不純物拡散層が、隣接する他のセルのスプリットゲートと容量結合し、
スプリットゲートが、互いに隣接する浮遊ゲート間の半導体基板に形成されたトレンチ内に、第２絶縁膜を介して形成されていることを特徴とする不揮発性半導体記憶装置が提供される。
【００１２】
更に、本発明によれば、上記不揮発性半導体記憶装置の読み出し方法であって、一のセルの不純物拡散層を接地電位とし、隣接する他のセルの不純物拡散層に電圧を印加するか、又は一のセルの不純物拡散層に電圧を印加し、隣接する他のセルの不純物拡散層を接地電位とすることにより一のセルの読み出しを行うことを特徴とする不揮発性半導体記憶装置の読み出し方法が提供される。
【００１３】
また、本発明によれば、上記不揮発性半導体記憶装置の読み出し方法であって、一のセルのＳＰＧに電圧を印加し、隣接する他のセルのＳＰＧに電圧を印加しないことにより一のセルを他のセルから電気的に分離することで、一のセルの読み出しを行うことを特徴とする不揮発性半導体記憶装置の読み出し方法が提供される。
【００１４】
更に、本発明によれば、上記不揮発性半導体記憶装置の書き込み方法／消去方法であって、浮遊ゲートと半導体基板間又は同一セル内の浮遊ゲートと不純物拡散層間に流れるＦＮトンネル電流を用いて書き込みを行い、浮遊ゲートと半導体基板間又は同一セル内の浮遊ゲートと不純物拡散層間に流れるＦＮトンネル電流を用いて消去を行うことを特徴とする不揮発性半導体記憶装置の書き込み／消去方法が提供される。
【００１５】
また、本発明によれば、上記不揮発性半導体記憶装置の書き込み方法であって、一のセルの不純物拡散層に所定の電圧を印加し、他のセルの不純物拡散層を接地することにより電流を流し、かつＳＰＧに第１の電圧を印加することにより、ＳＰＧと対向するチャネル領域を弱反転状態にし、ホットエレクトロンによりＳＰＧ端より一のセルに書き込みを行うことを特徴とする不揮発性半導体記憶装置の書き込み方法が提供される。
【００１６】
更に、本発明によれば、上記不揮発性半導体記憶装置の書き込み方法であって、一のセルの不純物拡散層に所定の電圧を印加し、他のセルの不純物拡散層を接地することにより電流を流し、かつＳＰＧに第２の電圧を印加することにより、ＳＰＧと対向するチャネル領域を強反転状態にし、ホットエレクトロンにより一のセルの不純物拡散層より一のセルに書き込みを行うことを特徴とする不揮発性半導体記憶装置の書き込み方法が提供される。
【００１８】
また、本発明によれば、（ａ２）半導体基板上に少なくとも２つのセルを形成するための浮遊ゲートを、第１絶縁膜を介して、浮遊ゲートのチャネル方向に、少なくとも２組所定の間隔をおいて形成する工程と、
（ｂ２）浮遊ゲートをマスクとして用いて、又は浮遊ゲート上に形成されたマスクを用いて、不純物を斜め方向からイオン注入することで、各浮遊ゲートの一方側の半導体基板表面層に不純物拡散層を形成する工程と、
（ｃ２）各浮遊ゲートをマスクとして用いて、又は浮遊ゲート上に形成されたマスクを用いて、半導体基板の少なくとも不純物拡散層形成領域を一部に含む領域にトレンチを形成する工程と、
（ｄ２）トレンチの側面及び底面に第２絶縁膜を形成する工程と、
（ｅ２）トレンチを導電材で埋め込むことによりＳＰＧを形成する工程と、
（ｆ２）浮遊ゲート上に第３絶縁膜を介して制御ゲートを形成する工程とからなることを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【００１９】
更に、本発明によれば、（ａ２）半導体基板上に少なくとも２つのセルを形成するための浮遊ゲートを、第１絶縁膜を介して、浮遊ゲートのチャネル方向に、少なくとも２組所定の間隔をおいて形成する工程と、
（ｂ２）浮遊ゲートをマスクとして用いて、又は浮遊ゲート上に形成されたマスクを用いて、不純物を斜め方向からイオン注入することで、各浮遊ゲートの一方側の半導体基板表面層に不純物拡散層を形成する工程と、
（ｃ２）′各浮遊ゲートの側壁にサイドウォールスペーサーを形成し、サイドウォールスペーサーをマスクとして、半導体基板の少なくとも不純物拡散層形成領域を一部に含む領域にトレンチを形成する工程と、
（ｄ２）トレンチの側面及び底面に第２絶縁膜を形成する工程と、
（ｅ２）トレンチを導電材で埋め込むことによりＳＰＧを形成する工程と、
（ｆ２）浮遊ゲート上に第３絶縁膜を介して制御ゲートを形成する工程とからなることを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【００２０】
また、本発明によれば、（ａ２）半導体基板上に少なくとも２つのセルを形成するための浮遊ゲートを、第１絶縁膜を介して、浮遊ゲートのチャネル方向に、少なくとも２組所定の間隔をおいて形成する工程と、
（ｂ２）″浮遊ゲートをマスクとして用いて、又は浮遊ゲート上に形成されたマスクを用いて、少なくとも各浮遊ゲート間領域に不純物をイオン注入しアニールする工程と、
（ｃ２）″各浮遊ゲートの側壁にサイドウォールスペーサーを形成し、該サイドウォールスペーサーをマスクとしてトレンチを形成することにより、サイドウォールスペーサー下の半導体基板表面層に浮遊不純物拡散層と不純物拡散層を形成する工程と、
（ｄ２）トレンチの側面及び底面に第２絶縁膜を形成する工程と、
（ｅ２）トレンチを導電材で埋め込むことによりＳＰＧを形成する工程と、
（ｆ２）浮遊ゲート上に第３絶縁膜を介して制御ゲートを形成する工程とからなることを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【００２１】
更に、本発明によれば、（ａ２）半導体基板上に少なくとも２つのセルを形成するための浮遊ゲートを、第１絶縁膜を介して、浮遊ゲートのチャネル方向に少なくとも２組所定の間隔をおいて形成する工程と、
（ｂ２）″浮遊ゲートをマスクとして用いて、又は浮遊ゲート上に形成されたマスクを用いて、少なくとも各浮遊ゲート間領域に不純物をイオン注入し、アニールする工程と、
（ｃ２）″′少なくとも各浮遊ゲート間にトレンチを形成することにより、各浮遊ゲートの両端部下のそれぞれからトレンチ側面にかけて、浮遊不純物拡散層と不純物拡散層とを形成する工程と、
（ｄ２）トレンチの側面及び底面に第２絶縁膜を形成する工程と、
（ｅ２）トレンチを導電材で埋め込むことによりＳＰＧを形成する工程と、
（ｆ２）浮遊ゲート上に第３絶縁膜を介して制御ゲートを形成する工程とからなることを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【００２２】
【発明の実施の形態】
上述したように本発明によれば、ＳＰＧ構造セルを用いた仮想接地型構造において、書き換え方法として、ＦＮトンネル電流を用いる方法やＣＨＥを用いる方法を利用することができ、高信頼性、高速書き込み可能な不揮発性半導体記憶装置を提供することができる。
また、ＳＰＧと不純物拡散層とからなるＳＰＧトランジスタをトレンチに埋め込むことにより、ＳＰＧに影響を受けることなく、メモリセル面積を物理的最小値である４Ｆ2とすることが可能となり大容量の不揮発性半導体記憶装置を提供することができる。
以下、本発明を更に具体的に説明するが、本発明はこれらに限定されるものではない。
【００２３】
実施の形態１（参考例）
図１（ａ）は本発明の不揮発性半導体記憶装置のメモリセルの１例の概略平面図である。また、図１（ｂ）はＸ１−Ｘ１′面（チャネル方向に平行な面）の断面図であり、図１（ｃ）はＹ１−Ｙ１′面（チャネル方向に垂直な面）の断面図であり、図１（ｄ）はＹ２−Ｙ２′面（チャネル方向に垂直な方向）の断面図である。また、図２は図１（ａ）のメモリセルの等価回路である。
【００２４】
図１（ａ）〜（ｄ）において、不揮発性半導体記憶装置のメモリセルは、Ｐ型シリコンからなる半導体基板１の表面層にＮ+不純物拡散層２及び３が形成されている。不純物拡散層２及び３間の半導体基板１上には、トンネル酸化膜（第１絶縁膜）４を介してポリシリコンからなる浮遊ゲート５と、ＳｉＯ2からなるゲート酸化膜（第２絶縁膜）６を介してポリシリコンからなるＳＰＧ７が形成されている。また、浮遊ゲート上にＯＮＯ膜８からなる第３絶縁膜を介して制御ゲート９が形成されている。
なお、第１〜第３絶縁膜は、上記例示以外に、酸化膜、窒化膜及びそれらの積層体であってもよい。また、半導体基板及び不純物拡散層の導電型は、上記と逆であってもよい。更に、メモリセル自体がウエル中に形成されていてもよい。
【００２５】
ここで、不純物拡散層２は、一のセル内ではソースとして機能し、隣接する他のセルにおいて、ドレインとして機能する。更に、トンネル酸化膜の膜厚は３〜１０ｎｍ（例えば、９ｎｍ）、ゲート酸化膜の膜厚は５〜３０ｎｍ（例えば、２０ｎｍ）とすることができる。
以下、図１（ａ）の不揮発性半導体記憶装置のメモリセルの製造方法について図３（ａ）〜図４（ｇ）を用いて説明する。
【００２６】
まず、第１導電型の半導体基板１上に熱酸化によってトンネル酸化膜４を形成する。次いで、トンネル酸化膜４上の全面に１０〜２００ｎｍ（例えば、５０ｎｍ）のポリシリコン層５ａ、５〜５０ｎｍ（例えば、２０ｎｍ）の酸化膜１０、１０〜５００ｎｍ（例えば、２００ｎｍ）の窒化膜１１を順次積層する。更にレジストマスク１２を形成した後、窒化膜１１、酸化膜１０、ポリシリコン層５ａ、トンネル酸化膜４の所定部分をエッチング除去する（図３（ａ）参照）。
【００２７】
レジストマスク１２を除去した後、６００〜１１００℃で熱酸化を行うことでポリシリコン層５ａの側壁にシリコン酸化膜からなるサイドウォールスペーサー１３を形成する。サイドウォールスペーサー１３間にＳＰＧ形成用のポリシリコン層７ａを堆積した後、窒化膜１１が露出するまでエッチバックを行うことで平坦化する（図３（ｂ）参照）。なお、窒化膜１１はエッチストッパとして機能する。
【００２８】
次に、一のセルのポリシリコン層７ａとチャネル方向に隣接する他のセルのポリシリコン層５ａ間のサイドウォールスペーサー１３上に開口を有するレジストマスク１４を形成する。このレジストマスク１４をマスクとしてサイドウォールスペーサー１３を除去することで半導体基板１を露出させる。次いで、例えば砒素のイオン注入を行い、半導体基板表面層に不純物拡散層２及び３を形成する（図３（ｃ）参照）。このときのイオン注入の条件としては、加速電圧は５〜３０ｋｅｖ（例えば、１５ｋｅｖ）、注入量は１×１０13〜１×１０16ｃｍ-2（例えば、１×１０14ｃｍ-2）である。
【００２９】
次いで、レジストマスク１４を除去した後、６００〜１１００℃（例えば、８００℃）の熱処理を行うことで、上記工程でサイドウォールスペーサー１３を除去した部分及びポリシリコン層７ａ上にシリコン酸化膜（絶縁膜）１５を形成する（図４（ｄ）参照）。この熱処理により、注入領域の結晶性回復及び注入された不純物の活性化も行うことができる。また、ポリシリコン層７ａはＳＰＧ７となる。
【００３０】
次に、窒化膜１１及び酸化膜１０をエッチングにより順次除去する（図４（ｅ）参照）。このエッチングにより絶縁膜１５の角が軽くエッチングされ丸くなる。これは段差の軽減に役立つので好ましい。
更に、４０〜４００ｎｍ（例えば、１００ｎｍ）ポリシリコン層５ｂを堆積し、レジストマスク１６により、パターニングをおこなう（図４（ｆ）参照）。これは、浮遊ゲートと制御ゲートのオーバーラップ面積を増やすためにおこなったもので、その結果、ゲート容量カップリングレシオが増大し低電圧化が可能となる。なお、この実施の形態では、ポリシリコン層５ｂを上記理由から形成したが、このポリシリコン層５ｂはかならずしも必要ではない。
【００３１】
レジストマスク１６を除去する。次いで、ＯＮＯ膜８からなる第３絶縁膜及びポリシリコン層９ａを堆積後、ワードラインパターンのパターニングを行うことで、ポリシリコン層５ａ、５ｂ及び９ａとＯＮＯ膜８とを連続してエッチングし、自己整合的に浮遊ゲート及び制御ゲートを作製する（図４（ｇ））。
最後にＢＰＳＧ（Boron Phosphorus Silicate Glass）のような保護膜（図示せず）を堆積する。
以上の工程を経て、本発明の不揮発性半導体記憶装置が提供される。
次に、メモリセル単体での動作について図５、表１及び表２を用いて説明する。表中、ＣＧは制御ゲート、ＦＧは浮遊ゲートを意味する。
【００３２】
【表１】
0004117998.tif 000002
【００３３】
【表２】
0004117998.tif 000003
【００３４】
表１は読み出し動作を、表２は書き換え動作を示す。これらの各動作は、複数の異なったモードが可能であるため、以下にそれらのモードについて説明する。
【００３５】
１）読み出し方法
表１のＲＥＡＤ１に示すように、ドレインは接地し、ソースに１Ｖ、ＳＰＧに３Ｖ、基板を接地した状態で制御ゲートにセンス電圧３Ｖを印加すると、制御ゲートトランジスタの閾値が３Ｖ以上ならばＯＦＦ状態、３Ｖ以下ならばＯＮ状態となり、メモリセルの状態を読み出すことができる。
また、表１のＲＥＡＤ２に示すように、ドレインとソースに印加する電圧を逆にしても、同様な読み出しが可能になる。
【００３６】
２）書き換え方法
本発明によるメモリセルは、浮遊ゲートへの電子の注入、或いは注出させることにより、トランジスタの閾値電圧を変化させ、データの記憶をさせている。また、このメモリセルでのデータの書き換えのメカニズムにおいては、ＦＮトンネル電流を用いる場合や、ＣＨＥを用いる場合についても対応可能である。
まず最初にＦＮトンネル電流を用いた書き換え方法について以下に説明する。
【００３７】
２−１）浮遊ゲート−基板間
このモードでの動作については、表２のＷＲＩＴＥ１に示すように、ドレイン及び基板は接地し、制御ゲートに正の高電圧（２０Ｖ）を印加すると、浮遊ゲート下部のチャンネル領域（基板表面）はドレイン電圧（接地電位）と同電位となり、浮遊ゲートと基板間に１０ＭＶ／ｃｍ程度の高電界が印加され、基板から浮遊ゲートに電子が注入される。一方、ソースには０Ｖが印加されているため、浮遊ゲートへの電子の注入は行われない。その結果、選択されたメモリセルのみ、制御ゲート、浮遊ゲート及び不純物拡散層とからなる制御ゲートトランジスタの閾値電圧が高くなる。なお、この時ＳＰＧは隣接セルへの誤書き込みを防止するために接地電位にしておく。
【００３８】
一方、表２のＷＲＩＴＥ２に示すように、ドレイン、ソース及び基板を接地し、制御ゲートに負の高電圧（−２０Ｖ）を印加すると、浮遊ゲートと基板間に１０ＭＶ／ｃｍ程度の高電界が印加され、浮遊ゲートから基板に電子が注入され、制御ゲートトランジスタの閾値電圧が低くなる。
【００３９】
２−２）浮遊ゲート−ドレイン間
このモードでの動作については、表２のＷＲＩＴＥ３に示すように、ドレインに４Ｖ、ソース、及び基板を接地電位にし、制御ゲートに負の高電圧（−１２Ｖ）を印加すると浮遊ゲートとドレイン間に１０ＭＶ／ｃｍ程度の高電界が印加され、浮遊ゲートからドレインに電子が注入され、制御ゲートトランジスタの閾値電圧が低くなる。なお、この時ＳＰＧは隣接セルへの誤書き込みを防止するために接地電位にしておく。
次に、ＣＨＥを用いた書き換え方法について以下に説明する。
【００４０】
２−３）ソース側−浮遊ゲート間
表２のＷＲＩＴＥ４に示すように、ドレインに４Ｖ印加し、基板及びソースは接地電位とし、制御ゲートに正の高電圧（１２Ｖ）を印加した状態で、ＳＰＧにその閾値電圧に近い電圧（２Ｖ）を印加し、ＳＰＧ下部のチャンネル領域を弱反転状態にすることにより、制御ゲートトランジスタのソース側に高電界が発生し、ソース側より浮遊ゲートにホットエレクトロンが注入され、制御ゲートトランジスタの閾値電圧が高くなる。
【００４１】
２−４）ドレイン側−浮遊ゲート間
表２のＷＲＩＴＥ５に示すように、ドレインに６Ｖ印加し、基板及びソースは接地電位とし、制御ゲートに正の高電圧（１２Ｖ）を印加した状態で、ＳＰＧにその閾値電圧より十分高い電圧（８Ｖ）を印加すると、制御ゲートトランジスタのドレイン側に高電界が発生し、ドレイン側より浮遊ゲートにホットエレクトロンが注入され、制御ゲートトランジスタの閾値電圧が高くなる。
以上、いくつかの動作モードについて説明したが、その動作モードより下記のような特徴を有することになる。
【００４２】
例えば、上記ＷＲＩＴＥ１とＷＲＩＴＥ２のモードを組み合わせた書き込みと消去の方法は、バイポラリティ書き込み／消去方式と呼ばれ、信頼性が非常に優れるという特徴を有する。また、 ＷＲＩＴＥ３のモードを用いた場合には、低電圧化が可能となる。更に、 ＷＲＩＴＥ４のモードを用いた場合には、超高速の書き込みが可能となる。なお、 ＷＲＩＴＥ５については最も標準的な動作方法であり、従来のノウハウが使用可能である。
このように１つのデバイスで必要とされるデバイス性能を満足させることができるため、デバイスの適用範位が拡大するという特徴を有することになる。
次に、アレイ状に配置された場合の各動作について以下に説明する。
【００４３】
図５はこの実施例のメモリセルの３×２ビットアレイの場合を示す。メモリセルはＣ１１〜Ｃ２３の６セルで構成されており、今、セルＣ１２が選択されているとする。アレイ状に配置された場合においては、隣接セルによる誤読み出し、隣接セルへの誤書き込みが問題となる。ここでは、選択セルと非選択セルのバイアス条件について以下に説明する。読み出し条件を表３に、書き換え条件を表４に示す。
【００４４】
【表３】
0004117998.tif 000004
【００４５】
【表４】
0004117998.tif 000005
【００４６】
３）隣接セルによる誤読み出し
選択セル（Ｃ１２）及び隣接セルとして（Ｃ１１、Ｃ１３、Ｃ２２）の非選択セルのバイアス条件を表３に示す。表３のＲＥＡＤ１に示すように、ワードラインＷＬ２に接続された非選択セル（Ｃ２２）に対しては、ワードラインＷＬ２を接地することにより、選択セル（Ｃ１２）への影響をなくすことができる。一方ワードラインＷＬ１に接続された非選択セル（Ｃ１１、Ｃ１３）に対しては、ＳＰＧ１及びＳＰＧ３を接地することにより、隣接セルによる誤読み出しの問題はなくなる。
また、表３のＲＥＡＤ２に示すように、ＢＬ２とＢＬ３に印加する電圧を逆にしても、同様な読み出しが可能であり、隣接セルによる誤読み出しを防止できる。
【００４７】
４）隣接セルへの誤書き込み（ＦＮトンネリングモード）
４−１）浮遊ゲート基板間
表４のＷＲＩＴＥ１（基板から浮遊ゲートへの電子注入）に示すように、選択セル（Ｃ１２）及び隣接セルとして（Ｃ１１、Ｃ１３、Ｃ２２）の非選択セルのバイアス条件を表４に示す。ワードラインＷＬ２に接続された非選択セル（Ｃ２２）に対しては、ワードラインＷＬ２を接地することにより、選択セル（Ｃ１２）への誤書き込みを防ぐことができる。一方ワードラインＷＬ１に接続された非選択セル（Ｃ１１、Ｃ１３）に対しては、ＳＰＧ１、ＳＰＧ２及びＳＰＧ３を接地することにより、ＳＰＧトランジスタを全てＯＦＦ状態にするとともに、ＢＬ２のみ接地電位とし、他のＢＬ１、ＢＬ３、ＢＬ４には正の電圧（６Ｖ）を印加することにより、非選択セル（Ｃ１１、Ｃ１３）のドレイン領域のトンネル電界が緩和され浮遊ゲートへの電子注入を防ぐことができる。以上のバイアス印加により、誤書き込みの問題は解決できる。
【００４８】
また、表４のＷＲＩＴＥ２（浮遊ゲートから基板への電子注出）に示すように、非選択セル（Ｃ２２）に対しては、ＷＬ２を接地することにより、選択セル（Ｃ１２）への誤書き込みを防ぐことができる。  しかしながら、ワードラインＷＬ１に接続された非選択セル（Ｃ１１、Ｃ１３）に対しては、ワードラインが共通であり、同じワードライン上のすべてのセルに関して浮遊ゲートから基板への電子抽出が生じる。この場合は一括消去しか適用できない。
【００４９】
４−２）浮遊ゲート−ドレイン間
表４のＷＲＩＴＥ３（浮遊ゲートからドレインへの電子注出）に示すように、非選択セル（Ｃ２２）に対しては、ＷＬ２を接地することにより誤書き込みを防ぐことができる。またワードラインＷＬ１に接続された非選択セル（Ｃ１１、Ｃ１３）に対しては、ＳＰＧ１、ＳＰＧ２及びＳＰＧ３を接地し、ＳＰＧトランジスタをＯＦＦ状態にし、ＢＬ２に４Ｖを印加し、他のＢＬ１、ＢＬ３及びＢＬ４を接地することにより、非選択セル（Ｃ１１、Ｃ１３）のドレイン領域のトンネル電界が緩和され、浮遊ゲートへの電子注入を防ぐ。以上のバイアス印加により、誤書き込みの問題は解決できる。この場合はビット単位での消去が可能となる。
【００５０】
４−３）ソース側−浮遊ゲート間（ＣＨＥモード）
表４のＷＲＩＴＥ４（ソースから浮遊ゲートへの電子注入）に示すように、非選択セル（Ｃ２２）に対しては、ＷＬ２を接地することにより誤書き込みを防ぐことができる。
また、ワードラインＷＬ１に接続された非選択セル（Ｃ１１、Ｃ１３）に対しては、ＳＰＧ２に２Ｖ、ＳＰＧ１及びＳＰＧ３を接地電位にすることにより、非選択セルＣ１１、及びＣ１３のＳＰＧトランジスタをＯＦＦ状態にすることにより、ソースとドレイン間電流が阻止され、浮遊ゲートへの電子注入を防ぐ。以上のバイアス印加により、誤書き込みの問題は解決できる。
【００５１】
４−４）ドレイン側−浮遊ゲート間（ＣＨＥモード）
表４のＷＲＩＴＥ５（ドレインから浮遊ゲートへの電子注入）に示すように、非選択セル（Ｃ２２）に対しては、ＷＬ２を接地することにより誤書き込みを防ぐことができる。
また、ワードラインＷＬ１に接続された非選択セル（Ｃ１１、Ｃ１３）に対しては、ＳＰＧ２に８Ｖ、ＳＰＧ１及びＳＰＧ３を接地電位にすることにより、非選択セルＣ１１、及びＣ１３のＳＰＧトランジスタをＯＦＦ状態にすることにより、ソースとドレイン間電流が阻止され、浮遊ゲートへの電子注入を防ぐ。以上のバイアス印加により、誤書き込みの問題は解決できる。
【００５２】
実施の形態２（参考例）
図１（ａ）の不揮発性半導体記憶装置に更に浮遊不純物拡散層を設けた場合の製造方法について図６（ａ）〜図７（ｇ）を用いて説明する。
まず、図３（ａ）及び（ｂ）と同様の工程を繰り返す（図６（ａ）及び（ｂ）参照）。
次に、ポリシリコン層７ａとポリシリコン層５ａ間のサイドウォールスペーサー１３を除去することで半導体基板１を露出させる。次いで、図３（ｃ）と同様の条件で不純物のイオン注入を行い、半導体基板表面層に不純物拡散層２及び３、浮遊不純物拡散層１７を形成する（図６（ｃ）参照）。
【００５３】
以降、図４（ｄ）〜（ｇ）と同様の工程を繰り返すことで、浮遊不純物拡散層１７を有する本発明の不揮発性半導体記憶装置が提供される（図７（ｄ）〜（ｇ）参照）。
なお、この実施の形態２の不揮発性半導体記憶装置も、上記実施の形態１と同様の書き込み及び読み出し法を使用することができる。
【００５４】
実施の形態３
図８（ａ）は本発明の不揮発性半導体記憶装置のメモリセルの１例の概略平面図である。また、図８（ｂ）はＸ１−Ｘ１′面（チャネル方向（Ｘ方向）に平行な面）の断面図であり、図８（ｃ）はＹ１−Ｙ１′面（チャネル方向に垂直な面）の断面図であり、図８（ｄ）はＹ２−Ｙ２′面（チャネル方向に垂直な面）の断面図である。
【００５５】
図８（ａ）〜（ｄ）において、不揮発性半導体記憶装置のメモリセルは、Ｐ型シリコンからなる半導体基板１上に、トレンチ１８が形成され、トレンチ１８の側壁にはＮ+不純物拡散層２及び３が形成されている。トレンチ１８上部及び側壁部にはＳｉＯ2からなるゲート酸化膜６を介してポリシリコンからなるＳＰＧ７が埋め込まれている。また、トレンチ１８に挟まれた平坦な半導体基板１の表面上には、トンネル酸化膜４を介してポリシリコンからなる浮遊ゲート５と、浮遊ゲート上にＯＮＯ膜８からなる第３絶縁膜を介して制御ゲート９が形成されている。
【００５６】
なお、第１〜第３絶縁膜は、上記例示以外に、酸化膜、窒化膜及びそれらの積層体であってもよい。また、半導体基板及び不純物拡散層の導電型は、上記と逆であってもよい。更に、メモリセル自体がウエル中に形成されていてもよい。
ここで、一のセルの不純物拡散層２はソースとして機能し、隣接する他のセルにおいてドレインとして機能する。更に、トンネル酸化膜の膜厚は３〜１０ｎｍ（例えば、９ｎｍ）、ゲート酸化膜の膜厚は５〜３０ｎｍ（例えば、２０ｎｍ）とすることができる。
次に、このメモリセルの面積について図９を用いて説明する。
【００５７】
図９からも分かるように、メモリセルのＸ方向の寸法は、浮遊ゲートが位置する領域Ｆと埋め込みＳＰＧが位置する領域のＦからなり、Ｘ方向の寸法２Ｆとなる。
一方、Ｙ方向の寸法は、例えば図２４（ａ）の従来のメモリセル寸法と同様、浮遊ゲートと制御ゲートが２層重なっている領域Ｆと、メモリセル間の分離領域がＦとなり、メモリセルのＹ方向寸法は２Ｆとなる。
従って、本発明のメモリセル構造にすることにより、物理的な最小値であるメモリセル面積４Ｆ2の実現が可能となる。
【００５８】
以下、実施の形態３の不揮発性半導体記憶装置の製造方法について図１０（ａ）〜図１４（ｉ）を用いて説明する。
まず、第１導電型の半導体基板１上に６００〜１１００℃で熱酸化によってトンネル酸化膜４を形成する。次いで、トンネル酸化膜４上の全面に１０〜２００ｎｍ（例えば、５０ｎｍ）のポリシリコン層５ａ、５〜５０ｎｍ（例えば、２０ｎｍ）の酸化膜１０、１０〜５００ｎｍ（例えば、２００ｎｍ）の窒化膜１１を順次積層する。更にレジストマスク１２を形成した後、窒化膜１１、ポリシリコン層５ａ、酸化膜１０をエッチング除去する（図１０（ａ）参照）。
【００５９】
トンネル酸化膜４をエッチング除去し、レジストマスク１２を除去した後、更に例えば砒素の斜めイオン注入をおこない、少なくともＸ方向で片側のポリシリコン層５ａとオフセットになるように不純物拡散層２ａ及び３ａを形成する（図１０（ｂ）参照）。
このときの注入条件としては、加速電圧は５〜３０ｋｅｖ（例えば、１５ｋｅｖ）、注入量は１×１０13〜１×１０16ｃｍ-2（例えば、１×１０14ｃｍ-2）である。
【００６０】
次いで、６００〜１１００℃（例えば、８００℃）の熱処理をし、注入領域の再結晶化を図る。なお、浮遊ゲート上の絶縁膜として酸化膜／窒化膜の積層膜を用いたが、窒化膜のみであってもよい。
窒化膜１１をマスクとして、半導体基板をエッチングすることでトレンチ１８を形成する。このとき、不純物拡散層は、ゲートとオーバーラップした領域のみ残存し不純物拡散層２及び３となる（図１１（ｃ）参照）。
【００６１】
トレンチ１８の表面を熱酸化してゲート酸化膜６を形成した後、先に形成したトレンチ１８が埋まる程度（例えば１００ｎｍ）のポリシリコン層７ａを堆積した後、ＣＭＰ法により平坦化を図る（図１１（ｄ）参照）。なお、ゲート酸化膜６形成時にポリシリコン層５ａの側壁も酸化され絶縁部６ａが形成される。この絶縁部６ａは浮遊ゲートとＳＰＧ間にリーク電流が流れることを防止する役割を果たす。
【００６２】
その後、エッチバックによりトレンチ１８に埋められたポリシリコン層７ａの除去を行うが、この時の除去量は、残存するポリシリコン層７ａが半導体基板１の表面と同一高さかそれより高くなるように行うことが好ましい（図１２（ｅ）参照）。
その後、６００〜１１００℃（例えば、８００℃）にてＳＰＧ端を熱酸化した後、ＨＤＰ酸化膜（絶縁膜）１５を堆積し、ＣＭＰ法あるいはエッチバック法により浮遊ゲートパターン上の酸化膜を取り除く。この時、窒化膜１１はエッチストッパとなる。なお、この酸化膜除去方法として、ＣＭＰ法やエッチバック法以外にウエットエッチ法も使用することができる（図１２（ｆ）参照）。
【００６３】
次いで、熱リン酸又はケミカルドライエッチングにより窒化膜１１を除去した後、浮遊ゲート５上の酸化膜１０をＨＦ溶液に軽く浸すことにより除去する。このとき、絶縁膜１５は熱酸化膜等に比べ、エッチレートが大きいため、テーパー角を大きくすることができる（図１３（ｇ）参照）。この処理は浮遊ゲートパターン間に埋め込んだ酸化膜エッジの垂直な段差を斜めにすることにより、後に形成する制御ゲートと浮遊ゲートを加工しやすくするために行うものである。
【００６４】
その後、１０〜２００ｎｍ（例えば、５０ｎｍ）のポリシリコン層５ｂを堆積し、レジストマスク１６により、パターニングをおこなう（図１３（ｈ）参照）。これは、浮遊ゲートと制御ゲートのオーバーラップ面積を増やすためにおこなったもので、その結果、ゲート容量カップリングレシオが増大し低電圧化が可能となる。なお、この実施の形態では、ポリシリコン層５ｂを上記理由から形成したが、このポリシリコン層５ｂは必ずしも必要ではない。
【００６５】
レジストマスク１６を除去する。次いで、ＯＮＯ膜８からなる第３絶縁膜及びポリシリコン層９ａを堆積後、ワードラインパターンのパターニングを行うことで、ポリシリコン層５ａ、５ｂ及び９ａとＯＮＯ膜８とを連続してエッチングし、自己整合的に浮遊ゲート及び制御ゲートを作製する（図１４（ｉ）参照）。
最後にＢＰＳＧのような保護膜を堆積する。
以上の工程を経て、本発明の不揮発性半導体記憶装置が提供される。
なお、この実施の形態３の不揮発性半導体記憶装置も、上記実施の形態１と同様の書き込み及び読み出し法を使用することができる。
【００６６】
実施の形態４
浮遊ゲートと制御ゲートのオーバーラップ面積を増やすことで、ゲート容量カップリングレシオを増大させ、その結果低電圧化が可能となる。そのため、上記実施の形態１〜３では、図１４（ｉ）等において、ポリシリコン層５ａの上に５ｂを積層している。しかし、この製造方法ではポリシリコン層５ｂが、ポリシリコン層５ａに対してミスアライメントをおこす場合があるため、フォトリソにてサブルール（レジストマスクの開口幅がＦより狭いルール）を用いることにより、４Ｆ2が実現されている。
【００６７】
本実施の形態４では、サブルールを用いることなく４Ｆ2を実現する方法が提供される。
まず、図１０（ａ）〜図１３（ｇ）までは実施の形態３と同様の工程を繰り返す。
次に、ポリシリコン層５ｂを堆積後、更にその上に窒化膜１８ａを堆積しサブルールを用いることなく形成したレジストマスク１９で窒化膜１８ａをパターニングする（図１５（ａ）参照）。
【００６８】
次に、レジストマスク１９を取り除き、更に窒化膜を堆積しエッチバックすることにより窒化膜１８ａの側壁にスぺーサ１８ｂを形成する。このスペーサ１８ｂの幅がミスアライメントを防ぐ。次に、窒化膜１８ａとスペーサ１８ｂをマスクとしてポリシリコン層５ｂをパターニングする（図１５（ｂ）参照）。
次いで、図１４（ｉ）と同様にして、ポリシリコン層９ａを堆積後、ワードラインパターンのパターニングを行うことで、ポリシリコン層５ａ、５ｂ及び９ａと窒化膜１８ａ、スペーサ１８ｂとを連続してエッチングし、自己整合的に浮遊ゲート及び制御ゲートを作製する。
【００６９】
最後にＢＰＳＧのような保護膜（図示せず）を堆積する。
以上の工程を経て、本発明の不揮発性半導体記憶装置が提供される。
なお、この実施の形態４の不揮発性半導体記憶装置も、上記実施の形態１と同様の書き込み及び読み出し法を使用することができる。
【００７０】
実施の形態５
実施の形態５では、実施の形態４と同様、サブルールを用いることなく４Ｆ2を実現する方法が提供される。
まず、図１０（ａ）〜図１３（ｇ）までは実施の形態３と同様の工程を繰り返す（図１６（ａ）参照）。
次に、ポリシリコン層５ｂを堆積後、絶縁膜１５が露出するまでＣＭＰにより平坦化を行うことで、積層浮遊ゲート構造を自己整合的に形成することができる（図１６（ｂ）参照）。
【００７１】
次いで、図１４（ｉ）と同様にして、ＯＮＯ膜８及びポリシリコン層９ａを堆積後、ワードラインパターンのパターニングを行うことで、ポリシリコン層５ａ、５ｂ及び９ａとＯＮＯ膜８とを連続してエッチングし、自己整合的に浮遊ゲート及び制御ゲートを作製する。
最後にＢＰＳＧのような保護膜（図示せず）を堆積する。
以上の工程を経て、本発明の不揮発性半導体記憶装置が提供される。
なお、この実施の形態５の不揮発性半導体記憶装置も、上記実施の形態１と同様の書き込み及び読み出し法を使用することができる。
【００７２】
実施の形態６
上記実施の形態１〜５では、不純物拡散層は、浮遊ゲートとオーバーラップする部分のみに設けられている。不純物拡散層の抵抗の増大は、読み出し時のＣＲ（復帰）遅延及び基板バイアス効果によるアレイノイズの増大させる要因となるため、不純物拡散層の抵抗を減少させることが望まれている。以下では、不純物拡散層の抵抗を減少させうる構成の製造方法を説明する。
まず、図１０（ａ）及び（ｂ）は実施の形態３と同様の工程を繰り返す。
【００７３】
次に、レジストマスク１２を除去した後、ＣＶＤ法を用いてシリコン酸化膜を堆積してエッチバックによりチャネル方向の側壁にサイドウォールスペーサー２０を形成する。この後、ポリシリコン層５ａ及びサイドウォールスペーサー２０をマスクとして、自己整合的にトレンチを形成する（図１７参照）。ここで、サイドウォールスペーサー２０が形成されている分、実施の形態３と比べて、不純物拡散層２及び３の幅を大きくすることができる。その結果、不純物拡散層の抵抗を減少させることができる。
以降の工程は、実施の形態３と同様に繰り返すことで、４Ｆ2が実現された本発明の不揮発性半導体記憶装置が提供される。
なお、この実施の形態６の不揮発性半導体記憶装置も、上記実施の形態１と同様の書き込み及び読み出し法を使用することができる。
【００７４】
実施の形態７
この実施の形態７は上記実施の形態６の変形例である。
まず、図１０（ａ）は実施の形態３と同様の工程を繰り返す。
次に、レジストマスク１２を除去した後、更に例えば砒素のイオン注入をおこない、浮遊ゲート間に不純物拡散層を形成する。このときの注入条件としては、加速電圧は５〜３０ｋｅｖ（例えば、１５ｋｅｖ）、注入量は１×１０13〜１×１０16ｃｍ-2（例えば、１×１０14ｃｍ-2）である。この後、６００〜１１００℃（例えば、８００℃）でアニール処理に付す。
【００７５】
次に、６００〜１１００℃（例えば、８００℃）で熱酸化して、チャネル方向の凸部の側壁にサイドウォールスペーサーを形成する。この後、凸部及びサイドウォールスペーサーをマスクとして、自己整合的にトレンチを形成する。同時に、ソース及びドレインとしての不純物拡散層を形成することができる。
以降の工程は、実施の形態３と同様に繰り返すことで、４Ｆ2が実現された本発明の不揮発性半導体記憶装置が提供される。
なお、この実施の形態７の不揮発性半導体記憶装置も、上記実施の形態１と同様の書き込み及び読み出し法を使用することができる。
【００７６】
実施の形態８
この実施の形態８では、ＳＰＧがトレンチ内に形成された構造と浮遊不純物拡散層を備えた４Ｆ2が実現された不揮発性半導体記憶装置が提供される。
実施の形態８の不揮発性半導体記憶装置の製造方法について図１８（ａ）〜図２１（ｈ）を用いて説明する。
【００７７】
まず、第１導電型の半導体基板１上に熱酸化によってトンネル酸化膜４を形成する。次いで、トンネル酸化膜４上の全面に１０〜２００ｎｍ（例えば、５０ｎｍ）のポリシリコン層５ａ、５〜５０ｎｍ（例えば、２０ｎｍ）の酸化膜１０、１０〜２００ｎｍ（例えば、２００ｎｍ）の窒化膜１１を順次積層する。更にレジストマスク１２を形成した後、窒化膜１１、ポリシリコン層５ａ、酸化膜１０をエッチング除去する（図１８（ａ）参照）。
【００７８】
トンネル酸化膜４をエッチング除去し、レジストマスク１２を除去した後、半導体基板１に対して垂直方向から例えば砒素のイオン注入をおこない、露出する半導体基板１の表面層に不純物拡散層２１を形成する（図１８（ｂ）参照）。この不純物拡散層２１は、トンネル酸化膜４の端部下の半導体基板表面層にも延在している。
このときの注入条件としては、加速電圧は５〜３０ｋｅｖ（例えば、１５ｋｅｖ）、注入量は１×１０13〜１×１０16ｃｍ-2（例えば、１×１０14ｃｍ-2）である。
次いで、６００〜１１００℃（例えば、８００℃）の熱処理をし、注入領域の再結晶化を図る。なお、浮遊ゲート上の絶縁膜として酸化膜／窒化膜膜の積層膜を用いたが、窒化膜のみであってもよい。
【００７９】
窒化膜１１をマスクとして、半導体基板をエッチングすることでトレンチ１８を形成する。このとき、不純物拡散層は、ゲートとオーバーラップした領域のみ残存して不純物拡散層２及び３、浮遊不純物拡散層２２となる（図１９（ｃ）参照）。
トレンチ１８の表面を熱酸化してゲート酸化膜６を形成した後、先に形成したトレンチ１８が埋まる程度（例えば１００ｎｍ）のポリシリコン層７ａを堆積した後、ＣＭＰ法により平坦化を図る（図１９（ｄ）参照）。
その後、エッチバックによりトレンチ１８に埋められたポリシリコン層７ａの除去を行うが、この時の除去量は、残存するポリシリコン層７ａが半導体基板１の表面と同一高さかそれより高くなるように行うことがこのましい（図２０（ｅ）参照）。
【００８０】
次に、６００〜１１００℃（例えば、８００℃）にてＳＰＧ端を熱酸化した後、ＨＤＰ酸化膜（絶縁膜）１５を堆積し、ＣＭＰ法あるいはエッチバック法によりポリシリコン層５ａ上の酸化膜を取り除く。この時、窒化膜１１はエッチングストッパとなる。なお、この酸化膜除去方法として、ＣＭＰ法やエッチバック法を用いなくともウエットエッチでも実現することができる（図２０（ｆ）参照）。
【００８１】
次いで、熱リン酸又はケミカルドライエッチングにより窒化膜１１を除去した後、ポリシリコン層５ａ上の酸化膜１０をＨＦ溶液に軽く浸すことにより除去する。このとき、絶縁膜１５は熱酸化膜等に比べ、エッチレートが大きいため、テーパー角を大きくすることができる（図２１（ｇ）参照）。この処理は浮遊ゲートパターン間に埋め込んだ酸化膜エッジの垂直な段差を斜めにすることにより、後に形成する制御ゲートと浮遊ゲートの加工しやすくするために行うものである
【００８２】
その後、１０〜２００ｎｍ（例えば、５０ｎｍ）のポリシリコン５ｂを堆積し、レジストマスク１６により、パターニングをおこなう（図２１（ｈ）参照）。これは、浮遊ゲートと制御ゲートのオーバーラップ面積を増やすためにおこなったもので、その結果、ゲート容量カップリングレシオが増大し低電圧化が可能となる。なお、この実施の形態では、ポリシリコン層５ｂを上記理由から形成したが、このポリシリコン層５ｂは必ずしも必要ではない。
この後、図１４（ｉ）と同様にして、浮遊ゲート５及び制御ゲート９を作製する。
以上の工程を経て、本発明の不揮発性半導体記憶装置が提供される。
なお、この実施の形態８の不揮発性半導体記憶装置も、上記実施の形態１と同様の書き込み及び読み出し法を使用することができる。
【００８３】
【発明の効果】
本発明によれば、書き換えメカニズムとして、ＦＮトンネル電流を用いる場合やＣＨＥを用いることができ、高信頼性、高速書き込み可能な不揮発性半導体記憶装置を提供可能となる。また、ＳＰＧ構造セルを用いた仮想接地型構造において、ＳＰＧトランジスタをトレンチに埋め込むことにより、メモリセル面積を物理的最小値である４Ｆ2が可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の不揮発性半導体記憶装置のメモリセルの概略平面図及びその断面図である。
【図２】図１のメモリセルの等価回路図である。
【図３】図１のメモリセルの製造方法の概略工程断面図である。
【図４】図１のメモリセルの製造方法の概略工程断面図である。
【図５】図１のメモリセルを３×２ビットアレイとした場合の等価回路図である。
【図６】本発明の実施の形態２のメモリセルの製造方法の概略工程断面図である。
【図７】本発明の実施の形態２のメモリセルの製造方法の概略工程断面図である。
【図８】本発明の実施の形態３の不揮発性半導体記憶装置のメモリセルの概略平面図及びその断面図である。
【図９】図８のメモリセルの面積について説明するための概略図である。
【図１０】本発明の実施の形態３のメモリセルの製造方法の概略工程断面図である。
【図１１】本発明の実施の形態３のメモリセルの製造方法の概略工程断面図である。
【図１２】本発明の実施の形態３のメモリセルの製造方法の概略工程断面図である。
【図１３】本発明の実施の形態３のメモリセルの製造方法の概略工程断面図である。
【図１４】本発明の実施の形態３のメモリセルの製造方法の概略工程断面図である。
【図１５】本発明の実施の形態４のメモリセルの製造方法の概略工程断面図である。
【図１６】本発明の実施の形態５のメモリセルの製造方法の概略工程断面図である。
【図１７】本発明の実施の形態６のメモリセルの製造方法の概略工程断面図である。
【図１８】本発明の実施の形態８のメモリセルの製造方法の概略工程断面図である。
【図１９】本発明の実施の形態８のメモリセルの製造方法の概略工程断面図である。
【図２０】本発明の実施の形態８のメモリセルの製造方法の概略工程断面図である。
【図２１】本発明の実施の形態８のメモリセルの製造方法の概略工程断面図である。
【図２２】従来の不揮発性半導体記憶装置のメモリセルの概略断面図である。
【図２３】従来の不揮発性半導体記憶装置のメモリセルの概略断面図である。
【図２４】従来の不揮発性半導体記憶装置のメモリセルの概略平面図及びその断面図である。
【符号の説明】
１、５０、６４  半導体基板
２、３、２ａ、３ａ、２１、５２、５３、６５ａ、６５ｂ、７２、７３  不純物拡散層
４  トンネル酸化膜
５、５４ａ、５４ｂ、６２ａ、６２ｂ、７４  浮遊ゲート
５ａ、５ｂ、７ａ、９ａ  ポリシリコン層
６  ゲート酸化膜
６ａ  絶縁部
７、６１  ＳＰＧ
８  ＯＮＯ膜
９、６３、７５  制御ゲート
１０  酸化膜
１１、１８ａ  窒化膜
１２、１４、１６、１９  レジストマスク
１３、２０  サイドウォールスペーサー
１５  絶縁膜
１７、２２  浮遊不純物拡散層
１８  トレンチ
１８ｂ  スペーサー
５１、７１  拡散ビットライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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