(57)【特許請求の範囲】
【請求項１】
一側方向に伸張される多数本のビットライン、及び前記各ビットラインに垂直な同一方向に伸張される多数本のワードラインを有し、Ｍ×Ｎの配列で前記各ラインに接続され、それぞれ一つのトランジスタとキャパシターとからなった多数の単位セルからなる強誘電体メモリにおいて、
前記各ビットラインに隔行で又は隔列で交互に配置される方式でそれぞれ直列に連結される多数の単位セルからなる多数の単位セルグループと、
前記多数本のビットラインをＮ個のビットライングループにそれぞれ分割し、分割された各ビットライングループ内のうち何れか１つのビットラインの任意の位置に連結され、それぞれ一つのトランジスタとキャパシターからなった多数のダミーセルを含むダミーセルグループと、
外部からの制御信号に応じて、一つのダミーセルと対応するビットライングループ内の単位セル間の連結をスイッチングする多数のスイッチングトランジスタからなった第１スイッチングトランジスタグループと、
前記ビットライングループのなかで、前記ダミーセルが連結されたビットラインとその他のビットライン間をそれぞれ連結する多数のスイッチングトランジスタからなった単位セルとダミーセルとの間で、前記第１ビットラインと第２ビットライン間を連結する第１スイッチングトランジスタと、単位セルとダミーセルとの間で、前記第１ビットラインと第３ビットライン間を連結する第２スイッチングトランジスタと、単位セルとダミーセルとの間で、前記第１ビットラインと第４ビットライン間を連結する第３スイッチングトランジスタと、から構成される第２スイッチングトランジスタグループと、
データの読み出し時、外部から提供される制御信号に応じて、前記ダミーセルに貯蔵された情報をそれぞれ除去する一つのスイッチングトランジスタからなった第３スイッチングトランジスタグループと、を含み、
前記多数の各ダミーセルのキャパシター誘電体膜は自発分極特性を有さず、前記誘電体メモリは、前記多数本のビットラインから選択された何れか１つのビットライン内の任意の単位セルからデータが読み出されるとき、前記選択されたビットライン対に隣接する逆ビットラインから提供される一定電圧を、データ判定のための基準電圧として提供されることを特徴とする強誘電体メモリ。
【請求項２】
前記単位セルのプレート電極は、行方向に連続する一連のプレート電極ラインに、Ｎ個ずつ分離されて連結されることを特徴とする請求項１記載の強誘電体メモリ。
【請求項３】
前記単位セルのプレート電極は、プレート電極ラインを通じて共通で連結されることを特徴とする請求項１記載の強誘電体メモリ。
【請求項４】
前記各ダミーセルのプレート電極は、接地に連結されることを特徴とする請求項１記載の強誘電体メモリ。
【請求項５】
前記各ダミーセルのプレート電極には、既設定された一定電圧が印加されることを特徴とする請求項１記載の強誘電体メモリ。
【請求項６】
前記第１から第４の４本のビットラインのうち何れか１つのヒットライン内の任意の単位セルからデータが読み出されるとき、前記第１ないし第３スイッチングトランジスタのうち何れか一つはオン状態に制御され、残りの二つはオフ状態に制御されることを特徴とする請求項１記載の強誘電体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は強誘電体メモリに関するもので、より詳しくはペロブスカイト（perovskite）構造を有する強誘電性材料を採用してデータ判読の信頼性を増大させることに適した強誘電体メモリ（ＦｅＲＡＭ）に関するものである。
【０００２】
【従来の技術】
周知のように、半導体メモリ装置は、電源の遮断後、情報の損失有無によって、揮発性メモリ（volatile memory）と非揮発性メモリ（nonvolatile memory）とに分類することができる。揮発性メモリの一種であるＤＲＡＭ（dynamic random access memory）は、動作速度が速い代わりに、電源が供給される間にだけ情報が維持され、また、キャパシターに連結された電荷伝送トランジスタの漏洩電流によるデータの損失を防止するためには、一定間隔でデータをリフレッシュ（refresh）しなければならないため、消費電力が高すぎる欠点を有し、非揮発性メモリの一種であるＥＥＰＲＯＭ、フラッシュメモリなどは、電源が遮断されてもデータが維持される特性を有する反面、動作速度が遅くて消費電力が大きい欠点を有する。
【０００３】
これに対し、強誘電体メモリ（ＦｅＲＡＭ）はＤＲＡＭとほぼ同じ動作速度を有しながらも消費電力が低い利点を有し、また、ＥＥＰＲＯＭ又はフラッシュメモリなどのように、電源が遮断されてもデータが維持される非揮発性メモリである。したがって、最近、ＤＲＡＭ、ＥＥＰＲＯＭ、フラッシュメモリ及びその他の半導体を代替し得るメモリとしての認識が拡散されて、世界の有数の企業及び研究所などで研究開発が活発に進行されている。
【０００４】
一方、前述したような強誘電体メモリは、一定電圧を印加して分極させてからは、電源を遮断しても、分極がそのまま維持される自発分極の特性を有するＰＺＴ（Pb(Zr,Ti)O3）、ＳＢＴ（SrBi2Ta2O9）などの強誘電体膜を用いるキャパシターを使用する強誘電体メモリで、このような強誘電体メモリは図１に示すような強誘電体のヒステリシス特性を用いる。
図１に示すように、強誘電体は、初期状態で電圧（Ｖ）を＋方向に増加させると、分極されて、最大上位電圧で分極値がＱmaxとなり、電圧を遮断すると、強誘電体の残留分極はＱrとなり、このときをデータ“１”とする。一方、電圧を−方向に減少させると、強誘電体は反対方向に分極されて、最大下位電圧でＱminとなり、電圧を遮断すると、強誘電体の残留分極は−Ｑrとなり、このときをデータ“０”とする。
ここで、電圧の＋方向と−方向はキャパシターの上部電極と下部電極間の相対的な値で、＋方向は上部電極が下部電極に比べて相対的に高い電位を有することを意味し、−方向は上部電極が下部電極に比べて相対的に低い電位を有することを意味する。
【０００５】
より具体的には、従来、強誘電体メモリの等価回路図を示す図１３において、単位セル（ＵＣ）にデータ“１”を貯蔵するためには、電荷伝送トランジスタを“オン”状態にし、プレート電極に比べ、ビットラインに上位電位を印加して強誘電体を自発分極させた後、電荷伝送トランジスタを“オフ”にし、単位セル（ＵＣ）にデータ“０”を貯蔵するためには、電荷伝送トランジスタを“オン”状態にし、プレート電極に比べ、ビットラインに下位電位を印加して強誘電体を自発分極させた後、電荷伝送トランジスタを“オフ”にするとよい。
【０００６】
また、メモリからデータを判読する場合には、プレート電極に比べ、ビットラインの電位を上位電位にした状態で、電荷伝送トランジスタを“オン”状態にすると、キャパシターに貯蔵されたデータが“１”であるとき、ビットラインに電荷量ｄＱ１が出、キャパシターに貯蔵されたデータが“０”であるとき、ビットラインに電荷量ｄＱ０が出る。すなわち、キャパシターに貯蔵されたデータによって、ビットラインに流出される電荷量が異なるため、ビットラインの電位が異なることになる。
【０００７】
すなわち、データが“１”である場合、ビットラインの電位は、ビットラインの電荷容量をＣｂとし、単位セルの電荷容量をＣｓとすると、Ｖ１＝ｄＱ１／（Ｃｂ＋Ｃｓ）となり、データが“０”である場合、ビットラインの電位は、Ｖ０＝ｄＱ０／（Ｃｂ＋Ｃｓ）となる。したがって、図示を省略したメモリの出力端では、これら各出力値を基準電位と比較することにより、出力データを判定（１又は０）する。
【０００８】
図１３はそれぞれ一つのトランジスタ／キャパシター（１Ｔ／１Ｃ）構造を有する従来の強誘電体メモリの一部を示す等価回路図である。
同図に示すように、強誘電体メモリはＭ×Ｎ個の単位セルからなり、各単位セル（ＵＣ）は一つのトランジスタ（電荷伝送トランジスタ）と一つのキャパシター（つまり、１Ｔ／１Ｃ）とから構成され、各トランジスタのゲートは対応するワードライン（ＷＬ０、ＷＬ１、又はＷＬ２）に連結され、各ドレン（又はソース）は対応するビットライン（ＢＬ０又はＢＬ１）に連結され、各ソース（又はドレン）は各キャパシターの一端に連結され、各キャパシターの他端は対応するプレート電極ライン（ＰＬ０、ＰＬ１又はＰＬ２）に連結される。ここで、各ビットライン（ＢＬ０又はＢＬ１）の一端は比較器（Ｃ０又はＣ１）の一側入力に連結される。
【０００９】
また、従来、強誘電体メモリは基準電圧発生回路を備え、基準電圧発生回路は二つのスイッチングトランジスタ（ＳＴ０、ＳＴ１）と二つのダミーセル（ＤＣ０、ＤＣ１）を含み、各ダミーセルは一つのトランジスタ（電荷伝送トランジスタ）と一つのキャパシターから構成される。ここで、ダミーセル内の各トランジスタのドレン（又はソース）は各ダミービットライン（ＤＢＬ、／ＤＢＬ）にそれぞれ対応して連結されて、各スイッチングトランジスタ（ＳＴ０、ＳＴ１）を経由する出力に共通で連結され、このような二つのスイッチングトランジスタ（ＳＴ０、ＳＴ１）の出力は各比較器（Ｃ０、Ｃ１）の他側入力に連結される。
【００１０】
すなわち、各比較器は、一側入力にビットラインが連結され、他側入力にダミービットラインの共通出力が連結される。したがって、各比較器では、ビットラインを通じて提供される任意の単位セルでの電圧と二つのスイッチングトランジスタ（ＳＴ０、ＳＴ１）の共通出力から提供される基準電圧との比較により、任意の単位セルでの出力データを判定（０又は１）する。
【００１１】
一方、前述したような構造を有する強誘電体メモリに使用される強誘電体膜は、一般のキャパシターに比べて疲労劣化耐性が弱いため、１０15の繰り返し記録回数を有する一般のキャパシターに比べ、その繰り返し記録回数が１０12と小さい。
この際に、基準電位を発生するダミーセル（ＤＣ０、ＤＣ１）の場合、それぞれの単位セルにデータを書き込むか読み出す都度、ダミーセルが使用されるため、実際に、データが貯蔵される単位セルより遥かに多い回数を使用することになるので、ダミーセルは単位セルに比べ、より早く劣化する。
すなわち、一つのメモリブロック内のビットラインに２５６個の単位セルが連結され、一つのワードラインに１０２４個の単位セルが連結されている２５６Ｋ個の単位セルの場合、それぞれの単位セルが一度だけ書き込むか読み出すとき、ダミーセルは２５６Ｋ回の書き込み及び読み出しをすることになる。
したがって、半導体メモリにおける実際の繰り返し使用回数は、単位セルでなくダミーセルにより決定される。このような理由で、強誘電体メモリの実際の繰り返し使用回数は理論値である１０12でなくて１０7となる。すなわち、１Ｔ／１Ｃ構造を有する従来の強誘電体メモリの場合、半導体メモリの実際繰り返し使用回数が理論的な繰り返し使用回数より遥かに小さくなるという問題がある。
【００１２】
図１４はそれぞれ二つのトランジスタ／キャパシター（２Ｔ／２Ｃ）構造を有する従来の強誘電体メモリの一部を示す等価回路図である。
同図に示すように、図１３に示した従来の強誘電体メモリのように、基準電圧発生回路を別に備えるものとは異なり、一つの単位セル（ＵＣ）を二つのトランジスタ（電化伝送トランジスタ）と二つのキャパシターとから構成することにより、データ判定時、それぞれの単位セル（ＵＣ）でビットラインと比較される基準電圧が発生するように構成した点が異なる。
【００１３】
したがって、２Ｔ／２Ｃ構造を有する従来の強誘電体メモリは、それぞれの単位セル（隣接するビットライン）でビットラインと比較される基準電圧を発生するため、前述した１Ｔ／１Ｃ構造の強誘電体メモリでの問題、ダミーセルの頻繁な使用により全体半導体メモリの繰り返し使用回数が低下する問題を解決することができる。
しかし、前述した２Ｔ／２Ｃ構造の強誘電体メモリは、各単位セルごとに二つの電荷伝送トランジスタを形成しなければならないため、各単位セルの大きさが大きくなって、高集積化を実現し得ないという更に他の致命的な欠点を有する。
【００１４】
【発明が解決しようとする課題】
本発明は、基準電圧を発生するダミーセルの使用頻度を単位セルの使用頻度に対応させることにより、全体強誘電体メモリの繰り返し使用回数が低下することを防止し得る強誘電体メモリを提供することにその目的がある。
本発明の他の目的は、強誘電体メモリの繰り返し使用回数が低下することを防止するとともに高集積化を容易に実現し得る強誘電体メモリを提供することにある。
本発明の更に他の目的は、強誘電体メモリの高集積化を実現するとともにキャパシターの容量増加を図り得る強誘電体メモリを提供することにある。
【００１５】
【課題を解決するための手段】
前記目的を達成するための一形態による本発明は、一側方向に伸張される多数本のビットライン、及び前記各ビットラインに垂直な同一方向に伸張される多数本のワードラインを有し、Ｍ×Ｎの配列で前記各ラインに接続され、それぞれ一つのトランジスタとキャパシターとからなった多数の単位セルからなる強誘電体メモリにおいて、前記各ビットラインに隔行で又は隔列で交互に配置される方式でそれぞれ直列に連結される多数の単位セルからなる多数の単位セルグループと、前記各ビットラインの任意の位置にそれぞれ連結され、それぞれ一つのトランジスタとキャパシターからなった多数のダミーセルを含むダミーセルグループと、外部からの制御信号に応じて、前記各ダミーセルと対応する各ビットライン内の単位セル間の連結をスイッチングする多数のトランジスタからなった第１スイッチングトランジスタグループと、データの読み出し時、外部から提供される制御信号に応じて、前記各ダミーセルに貯蔵された情報をそれぞれ除去する多数のスイッチングトランジスタからなった第２スイッチングトランジスタグループと、を含み、前記多数の各ダミーセルのキャパシター誘電体膜は自発分極特性を有さず、前記誘電体メモリは、前記多数本のビットラインから選択された何れか１つのビットライン内の任意の単位セルからデータが読み出されるとき、前記選択されたビットラインに逆ビットラインに連結されたダミーセルから提供される一定電圧を、データ判定のための基準電圧として提供することを特徴とする強誘電体メモリを提供する。
【００１６】
前記目的を達成するための他の形態による本発明は、一側方向に伸張される多数本のビットライン、及び前記各ビットラインに垂直な同一方向に伸張される多数本のワードラインを有し、Ｍ×Ｎの配列で前記各ラインに接続され、それぞれ一つのトランジスタとキャパシターとからなった多数の単位セルからなる強誘電体メモリにおいて、前記各ビットラインに隔行で又は隔列で交互に配置される方式でそれぞれ直列に連結される多数の単位セルからなる多数の単位セルグループと、前記２ビットラインずつをビットライン対に形成し、形成されたビットライン対の何れか１つのビットライン内の任意の位置にそれぞれ連結され、それぞれ一つのトランジスタとキャパシタからなった多数のダミーセルを含むダミーセルグループと、外部からの制御信号に応じて、前記各ダミーセルと対応する各ビットライン内の単位セル間の連結をスイッチングする多数のスイッチングトランジスタからなった第１スイッチングトランジスタグループと、外部からの制御信号に応じて、ダミーセルが連結されたビットラインと対をなす他のビットラインを接続させる前記ダミーセルの数に相応する数のスイッチングトランジスタからなった第２スイッチングトランジスタグループと、データの読み出し時、外部から提供される制御信号に応じて、前記各ダミーセルに貯蔵された情報をそれぞれ除去する多数のスイッチングトランジスタからなった第３スイッチングトランジスタグループと、を含み、前記多数の各ダミーセルのキャパシター誘電体膜は自発分極特性を有さず、前記誘電体メモリは、前記多数本のビットラインから選択された何れか１つのビットライン内の任意の単位セルからデータが読み出されるとき、前記選択されたビットライン対に連結されたダミーセルから提供される一定電圧を、データ判定のための基準電圧として提供することを特徴とする強誘電体メモリを提供する。
【００１７】
前記目的を達成するための更に他の形態による本発明は、一側方向に伸張される多数本のビットライン、及び前記各ビットラインに垂直な同一方向に伸張される多数本のワードラインを有し、Ｍ×Ｎの配列で前記各ラインに接続され、それぞれ一つのトランジスタとキャパシターとからなった多数の単位セルからなる強誘電体メモリにおいて、前記各ビットラインに隔行で又は隔列で交互に配置される方式でそれぞれ直列に連結される多数の単位セルからなる多数の単位セルグループと、前記多数のビットラインをＮ個のビットライングループにそれぞれ分割し、分割された各ビットライングループ内の何れか１つのビットラインの任意の位置に連結され、それぞれ一つのトランジスタとキャパシターからなった多数のダミーセルを含むダミーセルグループと、外部からの制御信号に応じて、一つのダミーセルと対応するビットライングループ内の単位セル間の連結をスイッチングする多数のスイッチングトランジスタからなった第１スイッチングトランジスタグループと、前記ビットライングループのなかで、前記ダミーセルが連結されたビットラインとその他のビットライン間をそれぞれ連結する多数のスイッチングトランジスタからなった第２スイッチングトランジスタグループと、データの読み出し時、外部から提供される制御信号に応じて、前記ダミーセルに貯蔵された情報をそれぞれ除去する一つのスイッチングトランジスタからなった第３スイッチングトランジスタグループと、を含み、前記多数の各ダミーセルのキャパシター誘電体膜は自発分極特性を有さず、前記誘電体メモリは、前記多数本のビットラインから選択された何れか１つのビットライン内の任意の単位セルからデータが読み出されるとき、前記選択されたビットライン対に隣接する逆ビットラインから提供される一定電圧を、データ判定のための基準電圧として提供することを特徴とする強誘電体メモリを提供する。
【００１８】
前記目的を達成するための更に他の形態による本発明は、一側方向に伸張される多数本のビットライン、及び前記各ビットラインに垂直な同一方向に伸張される多数本のワードラインを有し、Ｍ×Ｎの配列で前記各ラインに接続され、それぞれ一つのトランジスタとキャパシターとからなった多数の単位セルからなる強誘電体メモリにおいて、前記各ビットラインに隔行で又は隔列で交互に配置される方式でそれぞれ直列に連結される多数の単位セルからなる多数の単位セルグループと、前記各ビットラインの任意の位置で隔行の第１及び第２ダミーセル群に分割され、分割された各ダミーセル群が第１及び第２ダミーワードラインにそれぞれ連結され、前記各ダミーセルがそれぞれ一つのトランジスタとキャパシターからなったダミーセルグループと、データの読み出し時、外部から提供される制御信号に応じて、前記各ダミーセルに貯蔵された情報をそれぞれ除去する多数のスイッチングトランジスタからなったスイッチングトランジスタグループと、を含み、前記多数の各ダミーセルのキャパシター誘電体膜は自発分極特性を有さず、前記誘電体メモリは、前記多数本のビットラインから選択された何れか１つのビットライン内の任意の単位セルからデータが読み出されるとき、前記選択されたビットラインに隣接する逆ビットラインに連結されたダミーセルから提供される一定電圧を、データ判定のための基準電圧として提供することを特徴とする強誘電体メモリを提供する。
【００１９】
前記目的を達成するための更に他の形態による本発明は、一側方向に伸張される多数本のビットライン、及び前記各ビットラインに垂直な同一方向に伸張される多数本のワードラインを有し、Ｍ×Ｎの配列で前記各ラインに接続され、それぞれ一つのトランジスタとキャパシターとからなった多数の単位セルからなる強誘電体メモリにおいて、前記各ビットラインに直列に連結され、各ゲートが共通の列間隔で提供される各ワードラインに連結される多数の単位セルからなった多数の単位セルグループと、ダミービットライン及びダミービットラインを通じて連結され、データの読み出し時に選択されたビットラインに、データ判定用基準電圧を提供するための一つのトランジスタとキャパシターとからなったダミーセルと、データの読み出し時、外部から提供される制御信号に応じて、前記ダミーセルに貯蔵された情報を除去するスイッチングトランジスタと、を含み、前記ダミーセルのキャパシター誘電体膜は自発分極特性を有さず、前記誘電体メモリは、前記多数本のビットラインから選択された何れか１つのビットライン内の任意の単位セルからデータが読み出されるとき、前記ダミービットラインに連結されたダミーセルからの一定電圧を、前記基準電圧として提供することを特徴とする強誘電体メモリを提供する。
【００２０】
一方、前記それぞれの形態において、多数の単位セルのなかで、同一のワードラインに連結された単位セルは同一のプレート電極ラインに連結される形態にすることもでき、また、多数の単位セルの各プレート電極は、既設定された一定電圧が印加される一つのプレート電極を通じて共通で連結される形態にすることもできる。
【００２１】
【発明の実施の形態】
まず、本発明の核心技術的要旨は、Ｍ×Ｎ個の単位セルからなった強誘電体メモリにおいて、各単位セルを一つのトランジスタ及び一つのキャパシターから形成し、データ判定時に使用される基準電圧を発生するダミーセルを各ビットライン単位で形成し、各ダミーセルに対応するスイッチングトランジスタをそれぞれ形成するか又は別のダミービットラインにダミーセルを形成し、各ダミーセルに対応するスイッチングトランジスタのオン／オフ制御により単位セルからデータを読み出すときにだけ、対応するダミーセルを使用するようにする技術的手段を採用することにより、基準電圧を発生するダミーセルの使用頻度を最大限抑制して、強誘電体メモリの繰り返し使用回数が低下することを防止するとともにメモリの高集積化を実現するというもので、このような技術的手段により本発明が目的とするところを易しく達成することができる。
【００２２】
また、本発明の他の実施例による強誘電体メモリは、プレート電極ラインを列又は行単位に分離することなく、一つのプレート電極をメモリセルに共通に使用する技術的手段を採用することにより、与えられた面積内でキャパシターの容量の増加を図るという他の目的を実現することができる。
【００２３】
さらに、本発明の更に他の実施例による強誘電体メモリは、ただ一つのダミーセルとスイッチングトランジスタのみをダミービットラインに連結する構造を採用することにより、強誘電体メモリの繰り返し使用回数の低下を防止することはもちろんのこと、メモリの高集積化を実現することができる。
【００２４】
一方、強誘電体メモリは、各単位セルに、強誘電体膜を有するキャパシターを使用する反面、ダミーセルには、自発分極特性を有する強誘電体膜に比べて疲労劣化耐性がずっと強くて自発分極特性を有しない一般の誘電体膜をキャパシターとして使用する。したがって、本発明の強誘電体メモリはダミーセルの信頼性を更に増進させることができる。
【００２５】
また、本発明による強誘電体メモリは、ダミーセルのキャパシター容量を、強誘電体が残留分極である場合のキャパシター容量程度に設定することが好ましい。より詳しくは、読み出しが選択された単位セルのデータが“１”である場合、選択された単位セルが連結されたビットライン電位変化量はｄＶ１＝ｄＱ１／（Ｃｂ＋Ｃｓ）となり、読み出しが選択された単位セルのデータが“０”である場合、ビットラインの電位変化量はｄＶ０＝ｄＱ０／（Ｃｂ＋Ｃｓ）となる。したがって、ビットラインに対応する逆ビットラインに連結されたダミーセルのキャパシターにより逆ビットラインの電位変化量はおよそｄＶ１とｄＶ０との間であるＱｒ／（Ｃｂ＋Ｃｓ）となる。
【００２６】
［第１実施例］
図２は本発明の一実施例による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、本実施例による強誘電体メモリはＭ×Ｎ個の単位セルが、例えば、チェス盤の黒文様又は白文様のように隔行、隔列の構造に形成され、各ビットラインには多数の単位セルが直列に連結され、互いに隣接するビットライン対は、１対のビットライン対で読み出しが行われるとき、他のビットラインが基準電圧を提供する逆ビットラインとして相互交番に機能する。
【００２７】
また、本実施例による強誘電体メモリは、行方向に伸張されて多数の単位セルに連結される多数本のワードライン（ＷＬ０〜ＷＬ３）がビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）に交差する形態でマトリックス行列をなすことにより、Ｍ×Ｎ個の単位セルを構成する。ここで、各単位セルのプレート電極（ＰＬ）は共通で連結されて、常に一定電圧が印加される。
【００２８】
この際に、本実施例においては、各単位セルがプレート電極を一つのプレート電極（ＰＬ）を介して共通で連結して一定電圧を印加するものと示したが、本実施例が必ずしもこれに限定されるものではなく、各単位セルに貯蔵されるデータによって、プレート電極に上位電圧（Ｖｃｃ）又は下位電圧（０Ｖ）を印加し得るように、プレート電極ラインを列又は行単位に分離する構造を採用することもできる。
【００２９】
より詳細には、本実施例による強誘電体メモリは、各単位セル（ＵＣ）が一つのトランジスタ（電荷伝送トランジスタ）と一つのキャパシターからなった１Ｔ／１Ｃ構造を有し、多数の単位セルが連結される各ビットライン（又は逆ビットライン）の一側（図２の右側）には、一つのトランジスタ（電荷伝送トランジスタ）とキャパシターからなったダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１又はＤＣ１′）がそれぞれ連結される。
【００３０】
また、単位セル内の各トランジスタのゲートは対応する各ワードライン（ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３）にそれぞれ連結され、各ドレン（又はソース）は対応するビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０′、ＢＬ１、／ＢＬ１′）にそれぞれ連結され、各ソース（又はドレン）は各キャパシターの一端に連結され、各キャパシターの他端は対応するプレート電極ライン（ＰＬ）に共通で連結される。
【００３１】
ここで、ダミーセル内の各トランジスタのゲートはダミーワードライン（ＤＷＬ）に共通で連結され、各ドレン（又はソース）はそれぞれのビットライン（又は逆ビットライン）（ＢＬ０、ＢＬ０′、ＢＬ１、ＢＬ１′）にそれぞれ連結され、各ソース（又はドレン）は各キャパシターの一端に連結され、各キャパシターの他端は共通で連結される。
【００３２】
ここで、ダミーセル内の各トランジスタのゲートはダミーワードライン（ＤＷＬ）に共通で連結され、各ドレン（又はソース）はそれぞれのビットライン（又は逆ビットライン（ＢＬ０、ＢＬ０′、ＢＬ１、ＢＬ１′）にそれぞれ連結され、各ソース（又はドレン）は各キャパシターの一端に連結され、各キャパシターの他端は供給で連結される。
【００３３】
また、一連の単位セル（Ｃ００、Ｃ２０）とこれらに対応するダミーセル（ＤＣ０）間のビットライン（又は逆ビットライン）（ＢＬ０）、一連の単位セル（Ｃ１０′、Ｃ３０′）とこれらに対応するダミーセル（ＤＣ０′）間のビットライン（又は逆ビットライン）（／ＢＬ０）、一連の単位セル（Ｃ０１、Ｃ２１）とこれらに対応するダミーセル（ＤＣ１）間のビットライン（又は逆ビットライン）（ＢＬ１）、一連の単位セル（Ｃ１１′、Ｃ３１′）とこれらに対応するダミーセル（ＤＣ１′）間のビットライン（又は逆ビットライン）（／ＢＬ１）上にはスイッチングトランジスタ（ＳＴ２、ＳＴ０、ＳＴ３、ＳＴ１）がそれぞれ備えられる。
【００３４】
ここで、二つのスイッチングトランジスタ（ＳＴ０、ＳＴ１）のゲートは制御ライン（ＣＬ０）に共通で連結され、二つのスイッチングトランジスタ（ＳＴ２、ＳＴ３）のゲートは制御ライン（ＣＬ１）に共通で連結され、このような各スイッチングトランジスタ（ＳＴ０〜ＳＴ３）の各ゲートには、単位セルに対するデータの貯蔵又は読み出し時、外部からのスイッチング制御信号がそれぞれ入力される。
【００３５】
一方、各ダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）内のトランジスタの各一側は対応する各スイッチングトランジスタ（ＳＴ４〜ＳＴ７）の出力が連結され、これら各スイッチングトランジスタ（ＳＴ４〜ＳＴ７）は、データの読み出し時、共通で連結された制御ライン（ＣＬＤ）を通じて提供されるスイッチング制御信号に応じてオン／オフ制御されることにより、対応する各ダミーセルに貯蔵されたデータをクリアさせる。
【００３６】
したがって、前述したような構造を有する本実施例の強誘電体メモリは、各単位セルが一つのトランジスタ及び一つのキャパシターから構成され、データ判定時に使用される基準電圧を発生するダミーセルを隣接ビットライン（又は逆ビットライン）に連結して形成し、データ判定時、隣接した逆ビットラインで発生した基準電圧とデータが読み出されるビットラインでの電圧を比較器（Ｃ０又はＣ１）に提供して、その電圧を比較することにより、読み出しデータを判定するようにする回路構成を有し、各ビットライン（又は逆ビットライン）に連結されたダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）は単位セルからデータを読み出す場合にだけ使用される。
【００３７】
つぎに、前述したような構成を有する本実施例による強誘電体メモリにデータを貯蔵し、かつ貯蔵されたデータを読み出す過程について説明する。
本実施例においては、説明の便宜と理解の増進のため、ビットラインに上位電圧を印加するとはプレート電極に比べて印加電圧が高い場合を意味し、下位電圧を印加するとはプレート電極に比べて印加電圧が低い場合を意味し、データの出力時、単位セルのデータが“１”又は“０”であるとき、当該ビットラインの電位変化量をそれぞれＶ１又はＶ０であると仮定する。また、強誘電体メモリをなす全ての単位セルでのデータ貯蔵及び読み出し過程が実質的に同一であるので、ここでは、単位セル（Ｃ００及びＣ１０′）でのデータ貯蔵及び読み出し過程について一例として説明する。
【００３８】
まず、単位セル（Ｃ００）にデータ“１”を貯蔵する過程について調べると、２本の制御ライン（ＣＬ０、ＣＬ１）とダミーワードライン（ＤＷＬ）を“オン”状態にし、ワードライン（ＷＬ０）を“オン”状態にした後、ビットライン（ＢＬ０）に上位電圧を印加すると、単位セル（Ｃ００）に備えられた強誘電体膜がその電位差により陽（＋）の方向に分極することにより、単位セル（Ｃ００）にデータ“１”が貯蔵される。
【００３９】
また、単位セル（Ｃ１０′）にデータ“１”を貯蔵する場合、２本の制御ライン（ＣＬ０、ＣＬ１）とダミーワードライン（ＤＷＬ）を“オフ”状態にし、ワードライン（ＷＬ１）を“オン”状態にした後、ビットライン（／ＢＬ０）に上位電圧を印加すると、単位セル（Ｃ１０′）に備えられた強誘電体膜がその電位差により陽（＋）方向に分極することにより、単位セル（Ｃ１０′）にデータ“１”が貯蔵される。
【００４０】
つぎに、単位セル（Ｃ００）にデータ“０”を貯蔵する場合、２本の制御ライン（ＣＬ０、ＣＬ１）とダミーワードライン（ＤＷＬ）を“オフ”状態にし、ワードライン（ＷＬ０）を“オン”状態にした後、ビットライン（ＢＬ０）に下位電圧を印加すると、単位セル（Ｃ００）に備えられた強誘電体膜がその電位差により陰（−）方向に分極することにより、単位セル（Ｃ００）にデータ“０”が貯蔵される。
【００４１】
また、単位セル（Ｃ１０′）にデータ“０”を貯蔵する場合、２本の制御ライン（ＣＬ０、ＣＬ１）とダミーワードライン（ＤＷＬ）を“オフ”状態にし、ワードライン（ＷＬ１）を“オン”状態にした後、ビットライン（／ＢＬ０）に下位電圧を印加すると、単位セル（Ｃ１０′）に備えられた強誘電体膜がその電位差により陰（−）方向に分極することにより、単位セル（Ｃ１０′）にデータ“０”が貯蔵される。
【００４２】
すなわち、本実施例によると、前述したようなメモリ制御過程により、単位セル（Ｃ００及びＣ１０′）には、ビットラインに印加される電圧（上位電圧又は下位電圧）によって、データ“１”又は“０”がそれぞれ貯蔵される。
【００４３】
また、前記実施例においては、データの貯蔵時、制御ライン（ＣＬ０、ＣＬ１）及びダミーワードライン（ＤＷＬ）をオフ状態にするものとして説明したが、必ずしもこれに局限されるものではなく、制御ラインとダミーワードラインが相違した状態（つまりオン状態）で動作しても、その動作原理上同一の結果を得ることができる。
【００４４】
前記から分かるように、本実施例による強誘電体メモリにおいては、任意の単位セルにデータを貯蔵するときはダミーセルを使用しない。したがって、ダミーセルの使用頻度を大幅減らし得るので、結果的に全体強誘電体メモリの繰り返し使用回数を相対的に増大させる結果を得ることができる。
【００４５】
つぎに、前述したような過程により、単位セル（Ｃ００及びＣ１０′）に“１”又は“０”のデータが貯蔵された状態で、これを読み出す過程について説明する。
【００４６】
まず、単位セル（Ｃ００）に貯蔵されたデータを読み出す場合、制御ライン（ＣＬＤ）を“オン”状態にして、ダミーセルに貯蔵されているデータを除去した後、再度制御ライン（ＣＬＤ）を“オフ”状態にする。次いで、制御ライン（ＣＬ１）を“オフ”状態にし、制御ライン（ＣＬ０）を“オン”状態にした後、２本のビットライン（ＢＬ０、／ＢＬ０）に上位電圧を印加し、ワードライン（ＷＬ０）とダミーワードライン（ＤＷＬ）を“オン”状態にすると、ビットライン（ＢＬ０）の電位変化量は、単位セル（Ｃ００）に貯蔵されたデータによりＶ１又はＶ０となる。すなわち、単位セル（Ｃ００）にデータ“１”が貯蔵された場合、ビットライン（ＢＬ０）の電位変化量はＶ１となり、単位セル（Ｃ００）にデータ“０”が貯蔵された場合、ビットライン（ＢＬ０）の電位変化量はＶ０となる。
【００４７】
この際に、逆ビットライン（／ＢＬ０）の電位変化量は、ダミーセル（ＤＣ０′）のキャパシターにより、ｄＶ１とｄＶ０のほぼ中間値（基準電圧）となる。したがって、ビットライン（ＢＬ０）上の電圧と逆ビットライン（／ＢＬ０）上の基準電圧が比較器（Ｃ０）に伝達されることにより、単位セル（Ｃ００）から読み出したデータを判定、つまりビットライン（ＢＬ０）での出力電圧が逆ビットライン（／ＢＬ０）から提供される基準電圧（平均電圧）より高いとデータ“１”を判定し、ビットライン（ＢＬ０）での出力電圧が逆ビットライン（／ＢＬ０）から提供される基準電圧（平均電圧）より低いとデータ“０”を判定することになる。
【００４８】
つぎに、単位セル（Ｃ１０′）に貯蔵されたデータを読み出す場合、制御ライン（ＣＬＤ）を“オン”状態にして、ダミーセルに貯蔵されているデータを除去した後、再度制御ライン（ＣＬ０）を“オフ”状態にする。次いで、制御ライン（ＣＬ０）を“オフ”状態にし、制御ライン（ＣＬ１）を“オン”状態にした後、２本のビットライン（ＢＬ０、／ＢＬ０）に上位電圧を印加し、ワードライン（ＷＬ１）とダミーワードライン（ＤＷＬ）を“オン”状態にすると、ビットライン（／ＢＬ０）の電位変化量は、単位セル（Ｃ１０′）に貯蔵されたデータによりＶ１又はＶ０となる。すなわち、単位セル（Ｃ００）にデータ“１”が貯蔵された場合、ビットライン（／ＢＬ０）の電位変化量はＶ１となり、単位セル（Ｃ１０′）にデータ“０”が貯蔵された場合、ビットライン（／ＢＬ０）の電位変化量はＶ０となる。
【００４９】
この際に、逆ビットライン（ＢＬ０）の電位変化量はダミーセル（ＤＣ０）のキャパシターによりｄＶ１とｄＶ０間のおよそ中間値（基準電圧）となる。
したがって、ビットライン（／ＢＬ０）上の電圧と逆ビットライン（ＢＬ０）上の基準電圧が比較器（Ｃ０）に伝達されることにより、単位セル（Ｃ１０′）から読み出したデータを判定、つまりビットライン（／ＢＬ０）での出力電圧が、逆ビットライン（ＢＬ０）から提供される基準電圧（平均電圧）より高いとデータ“１”を判定し、ビットライン（／ＢＬ０）での出力電圧が、逆ビットライン（ＢＬ０）から提供される基準電圧（平均電圧）より低いとデータ“０”を判定することになる。
【００５０】
すなわち、本実施例による強誘電体メモリは、任意の単位セルにデータを貯蔵するときにはダミーセルを使用しない反面、任意の単位セルに貯蔵されたデータを読み出すときにだけダミーセルを使用する。
【００５１】
以上説明したように、本実施例によると、Ｍ×Ｎ個の単位セルからなった強誘電体メモリにおいて、各単位セルを一つのトランジスタ及び一つのキャパシター（１Ｔ／１Ｃ）から構成し、データ判定時に使用される基準電圧を発生するダミーセルを隣接ビットライン（又は逆ビットライン）に連結して形成し、ダミーワードラインを通じて提供されるスイッチング制御信号に応じて、各ビットライン（又は逆ビットライン）に連結された各ダミーセルのデータを除去するスイッチングトランジスタを備え、任意の単位セルへのデータ貯蔵時には対応するダミーセルを使用せず、任意の単位セルからデータを読み出すときにだけ、対応するダミーセル（つまり、逆ビットラインに連結されたダミーセル）を使用するようにすることにより、過多のダミーセルの使用により全体強誘電体メモリの使用繰り返し回数が低下することを効果的に防止するとともにメモリの高集積化を実現することができる。
【００５２】
また、本実施例の他の例によると、単位セルのプレート電極を共通で連結する構造を採用するため、与えられた面積で各単位セル内のキャパシターの容量を増大させ得る付随的な効果を有する。
【００５３】
しかも、本実施例による強誘電体メモリは別途のキャパシター工程を行ってダミーセルのキャパシターを形成することもできるが、ゲート絶縁膜をキャパシターの誘電体膜として使用するゲートキャパシターを採用することがより好ましい。このことは、ダミーセルのキャパシターを形成するための別途の工程を必要としないためである。
【００５４】
（第１変形実施例１−１）
図３は本発明の一実施例である第１変形実施例１−１による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、第１変形実施例１−１による強誘電体メモリは、ダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）及びスイッチングトランジスタ（ＳＴ０〜ＳＴ７）が行間単位セル内の任意の位置に配置されるという点を除き、実質的に前述した第１実施例と同じであるが、ただし、違いがあるとするならば、このような位置配列のため、多数のスイッチングトランジスタ（ＳＴ０〜ＳＴ７）とダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）を介在して離隔される各ビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）間を対応する各相互連結配線（ＩＣＬ０、／ＩＣＬ０、ＩＣＬ１、／ＩＣＬ１）で相互連結するという点である。
【００５５】
したがって、第１変形実施例１−１のメモリ構造において、任意の単位セルに対してデータを貯蔵／読み出しする過程は前述した第１実施例と実質的に同一であるので、不要な重複記載を避けるために、ここでの詳細な説明は省略する。
ここで、このような変更構造の第１変形実施例１−１を示すことは、本発明により、各ビットライン（又は逆ビットライン）に連結されるダミーセルが行間単位セルのどの位置にも配列できることを例示するためである。
【００５６】
したがって、第１変形実施例１−１による強誘電体メモリは、各ビットライン（又は逆ビットライン）に連結されるダミーセルを行間単位セル内の任意の位置に配置するという構造が前述した一実施例と多少異なるが、前述した一実施例で得られる効果と実質的に同一の効果を得ることができる。
【００５７】
（第２変形実施例１−２）
図４は本発明の一実施例の第２変形実施例１−２による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、第２変形実施例１−２は、各ビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）にそれぞれ直列に連結される単位セルを、二つずつ連続して対をなすように形成した点が前述した第１実施例と異なるが、他の構成及び配列は実質的に同一である。
【００５８】
前述したような変形構造を有する第２変形実施例１−２による強誘電体メモリは、データ“１”又は“０”を任意の単位セルに入力する過程又は任意の単位セルに貯蔵されたデータを読み出す過程が前述した第１実施例と同一である。
したがって、第２変形実施例１−２による強誘電体メモリは、各ビットライン（又は逆ビットライン）にそれぞれ直列に連結される単位セルを、二つずつ連続して対をなすように形成する構造が前述した第１実施例と多少異なるが、前述した第１実施例から得られる効果と実質的に同一の効果を得ることができる。
【００５９】
［実施例２］
図５は本発明の第２実施例による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、本実施例による強誘電体メモリは、ビットライン、ワードライン、ダミーワードライン、制御ラインからなるラインと各ラインに相互接続される関係で配列される単位セルの配置構造を有している点で、前述した一実施例の強誘電体メモリと実質的に同一である反面、ダミーセルとスイッチングトランジスタの構造及び配置構造側面で見ると、前述した第１実施例のものとは異なる。
【００６０】
すなわち、前述した一実施例による強誘電体メモリにおいては、各ビットライン（又は逆ビットライン）ごとに一つのダミーセル及び二つのスイッチングトランジスタを備える構造を採用しているが、本実施例による強誘電体メモリにおいては、１対のビットライン対（ビットライン及び相対的逆ビットライン）ごとに一つのダミーセルと四つのスイッチングトランジスタを採用する構造を有する。
【００６１】
より詳細には、各ビットライン（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）には、ゲートが制御ライン（ＣＬ０又はＣＬ１）に共通で連結されるスイッチングトランジスタ（ＳＴ０〜ＳＴ３）が備えられ、各ゲートが制御ライン（ＣＬ２）に共通で連結された各スイッチングトランジスタ（ＳＴ４、ＳＴ５）が相補してビットラインと逆ビットラインとして機能する各ビットライン対を連結し、ゲートがダミーワードライン（ＤＷＬ）に共通で連結された各ダミーセル（ＤＣ０、ＤＣ１）はビットライン対の何れか１つのビットライン（ＢＬ０又は／ＢＬ１）に連結され、ゲートが制御ライン（ＣＬＤ）に共通で連結された各スイッチングトランジスタ（ＳＴ６、ＳＴ７）は対応する各ダミーセル（ＤＣ０、ＤＣ１）の一側と接地間に連結される。
【００６２】
したがって、本実施例においては、不要な重複記載を避けるため、強誘電体メモリの全般的な配置構造についてはその説明を省略し、下記では、１本のビットライン対にひとつのダミーセルが連結された変更構造を有する本実施例による強誘電体メモリにデータを貯蔵し、かつ貯蔵されたデータを読み出す過程について説明する。
【００６３】
本実施例においては、説明の便宜と理解の増進のため、ビットラインに上位電圧を印加するとはプレート電極に比べて印加電圧が高い場合を意味し、下位電圧を印加するとはプレート電極に比べて印加電圧が低い場合を意味し、データの出力時、単位セルのデータが“１”又は“０”であるとき、当該ビットラインの電位変化量をそれぞれＶ１又はＶ０であると仮定する。
【００６４】
また、強誘電体メモリをなす全ての単位セルでのデータ貯蔵及び読み出し過程が実質的に同一であるので、ここでは、単位セル（Ｃ００及びＣ１０′）でのデータ貯蔵及び読み出し過程について一例として説明する。
【００６５】
さらに、単位セル（Ｃ００及びＣ１０′）にデータをそれぞれ貯蔵する過程は前述した第１実施例での過程と実質的に同一である。したがって、不要な重複記載を避けるため、単位セル（Ｃ００及びＣ１０′）に貯蔵されたデータを読み出す過程のみについて一例として説明する。
【００６６】
まず、単位セル（Ｃ００）に貯蔵されたデータを読み出す場合、制御ライン（ＣＬＤ）を“オン”状態にして、ダミーセルに貯蔵されているデータを除去した後、再度制御ライン（ＣＬＤ）を“オフ”状態にする。次いで、制御ライン（ＣＬ１）を“オフ”状態にし、２本の制御ライン（ＣＬ０、ＣＬ２）を“オン”状態にした後、２本のビットライン（ＢＬ０、／ＢＬ０）に上位電圧を印加し、ワードライン（ＷＬ０）とダミーワードライン（ＤＷＬ）を“オン”状態にすると、ビットライン（ＢＬ０）の電位変化量は単位セル（Ｃ００）に貯蔵されたデータによりＶ１又はＶ０となる。すなわち、単位セル（Ｃ００）にデータ“１”が貯蔵された場合、ビットライン（ＢＬ０）の電位変化量はＶ１となり、単位セル（Ｃ００）にデータ“０”が貯蔵された場合、ビットライン（ＢＬ０）の電位変化量はＶ０となる。
【００６７】
この際に、逆ビットライン（／ＢＬ０）の電位変化量はダミーセル（ＤＣ０）のキャパシターによりｄＶ１とｄＶ０のおよそ中間値（基準電圧）となる。
したがって、ビットライン（ＢＬ０）上の電圧と逆ビットライン（／ＢＬ０）上の基準電圧が比較器（Ｃ０）に伝達されるので、単位セル（Ｃ００）から読み出したデータを判定、つまりビットライン（ＢＬ０）での出力電圧が逆ビットライン（／ＢＬ０）から提供される基準電圧（平均電圧）より高いとデータ“１”を判定し、ビットライン（ＢＬ０）での出力電圧が逆ビットライン（／ＢＬ０）から提供される基準電圧（平均電圧）より低いとデータ“０”を判定することになる。
【００６８】
つぎに、単位セル（Ｃ１０′）に貯蔵されたデータを読み出す場合、制御ラインを“オン”状態にして、ダミーセルに貯蔵されているデータを除去した後、再度制御ライン（ＣＬＤ）を“オフ”状態にする。次いで、制御ライン（ＣＬ０）を“オフ”状態にし、制御ライン（ＣＬ１）を“オン”状態にした後、２本のビットライン（ＢＬ０、／ＢＬ０）に上位電圧を印加し、ワードライン（ＷＬ１）とダミーワードライン（ＤＷＬ）とを“オン”状態にすると、ビットライン（／ＢＬ０）の電位変化量は、単位セル（Ｃ１０′）に貯蔵されたデータにより、Ｖ１又はＶ０となる。すなわち、単位セル（Ｃ１０′）にデータ“１”が貯蔵された場合、ビットライン（／ＢＬ０）の電位変化量はＶ１となり、単位セル（Ｃ１０′）にデータ“０”が貯蔵された場合、ビットライン（／ＢＬ０）の電位変化量はＶ０となる。
【００６９】
この際に、逆ビットライン（ＢＬ０）の電位変化量は、ダミーセル（ＤＣ０）のキャパシターにより、ｄＶ１とｄＶ０のおよそ中間値（基準電圧）となる。
したがって、ビットライン（／ＢＬ０）上の電圧と逆ビットライン（ＢＬ０）上の基準電圧が比較器（Ｃ０）に伝達されるので、単位セル（Ｃ１０′）から読み出したデータを判定、つまりビットライン（／ＢＬ０）での出力電圧が逆ビットライン（ＢＬ０）から提供される基準電圧（平均電圧）より高いと、データ“１”を判定し、ビットライン（／ＢＬ０）での出力電圧が逆ビットライン（ＢＬ０）から提供される基準電圧（平均電圧）より低いと、データ“０”を判定することになる。
【００７０】
すなわち、本実施例による強誘電体メモリは、前述した第１実施例と同様に、任意の単位セルにデータを貯蔵するときにはダミーセルを使用しない反面、任意の単位セルに貯蔵されたデータを読み出すときに限りダミーセルを使用する。
【００７１】
以上説明したように、本実施例によると、前述した第１実施例と同様に、任意の単位セルにデータを貯蔵するときにはダミーセルを使用せず、任意の単位セルからデータを読み出すときに限り、対応するダミーセル（つまり、逆ビットラインに連結されたダミーセル）を使用するため、前述した第１実施例と同一の結果、つまり過度のダミーセルの使用に起因する全体強誘電体メモリの使用繰り返し回数の減少又は防止及びメモリの高集積化を実現することができる。
【００７２】
また、本実施例によると、前述した第１実施例と同様に、単位セルのプレート電極を共通で連結する構造を採用するため、与えられた面積で各単位セル内キャパシターの容量を増大させ得る付随的な効果を有する。
【００７３】
なお、本実施例による強誘電体メモリは、前述した第１実施例と同様に、別途のキャパシター工程を行ってダミーセルのキャパシターを形成することもでき、ゲート絶縁膜をキャパシターの誘電体膜として使用するゲートキャパシターを採用することもできる。
【００７４】
（第１変形実施例２−１）
図６は本発明の２実施例の第１変形実施例２−１による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、第１変形実施例２−１による強誘電体メモリは、ダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）及びスイッチングトランジスタ（ＳＴ０〜ＳＴ７）が行間単位セル内の任意の位置に配置されるという点を除き、実質的に前述した第２実施例と同じであるが、ただし、違いがあるとするならば、このような位置配列のため、多数のスイッチングトランジスタ（ＳＴ０〜ＳＴ７）とダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）を介在して離隔される各ビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）間を対応する各相互連結配線（ＩＣＬ０、／ＩＣＬ０、ＩＣＬ１、／ＩＣＬ１）で相互連結するという点である。
【００７５】
したがって、第１変形実施例２−１のメモリ構造において、任意の単位セルに対してデータを貯蔵／読み出しする過程は前述した第２実施例と実質的に同一であるので、不要な重複記載を避けるために、ここでの詳細な説明は省略する。
ここで、このような変更構造の第１変形実施例２−１を示すことは、本発明により、各ビットライン（又は逆ビットライン）に連結されるダミーセルが行間単位セルのどの位置にも配列できることを例示するためである。
したがって、第１変形実施例２−１による強誘電体メモリは、各ビットライン（又は逆ビットライン）に連結されるダミーセルを行間単位セル内の任意の位置に配置する構造的な側面が前述した第２実施例と多少違うが、前述した第２実施例で得られる効果と実質的に同一効果を得ることができる。
【００７６】
（第２変形実施例２−２）
図７は本発明の第２実施例の第２変形実施例２−２による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、第２変形実施例による強誘電体メモリは、前述した第１変形実施例２−１による強誘電体メモリが２本のビットライン当たり一つのダミーセルを連結した構造を有する反面、４本のビットライン当たり一つのダミーセルを有するという点で構造上の違いを有しており、その他の単位セル配置構造などは前述した第１変形実施例２−１のものと実質的に同一である。したがって、下記では、構造的に同じ部分を除く残りの部分のみついて説明する。
【００７７】
すなわち、第２変形実施例２−２による強誘電体メモリは、４本のビットライン当たり一つのダミーセルを有する構造を有し、このため、本実施例の強誘電体メモリは、ゲートが２本の制御ライン（ＣＬ０、ＣＬ１）に共通でそれぞれ接続されて各ビットライン（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）に連結されたスイッチングトランジスタ（ＳＴ０〜ＳＴ３）と、ゲートが制御ライン（ＣＬ２）に接続されて１本の基準ビットライン（例えば、ＢＬ０）と、これに隣接するビットライン（／ＢＬ０）間を連結するスイッチングトランジスタ（ＳＴ４）と、ゲートが制御ライン（ＣＬ３）に接続されて１本の基準ビットライン（例えば、ＢＬ０）とこれから１行だけ離隔されて隣接するビットライン（ＢＬ１）間を連結するスイッチングトランジスタ（ＳＴ５）と、ゲートが制御ライン（ＣＬ４）に接続されて１本の基準ビットライン（例えば、ＢＬ０）とこれから２行だけ離隔されて隣接するビットライン（／ＢＬ１）との間を連結するスイッチングトランジスタ（ＳＴ６）とをそれぞれ備える。
【００７８】
したがって、第２変形実施例２−２のメモリ構造において、任意の単位セルに対してデータを貯蔵／読み出しする過程は前述した第２実施例のものと実質的に同一であるので、不要な重複記載を避けるために、ここでの詳細な説明は省略する。
【００７９】
ここで、このような変更構造の第２変形実施例２−２を示すことは、本発明による強誘電体メモリが所望本数のビットライン当たり一つずつダミーセルを連結する構造で適用可能であることを例示するためのものである。
したがって、第２変形実施例２−２による強誘電体メモリは、４本のビットライン（又は逆ビットライン）に一つずつのダミーセルを連結する構造的な側面が前述した第２実施例と多少違うが、前述した第２実施例で得られる効果と実質的に同一の効果を得ることができる。
【００８０】
（第３変形実施例２−３）
図８は本発明の２実施例の第３変形実施例２−３による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、第３変形実施例２−３は、各ビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）にそれぞれ直列に連結される単位セルを、二つずつ連続して対をなすように形成した点が前述した第２実施例と異なるに過ぎず、残りの構成及び配列は実質的に同一である。
【００８１】
前述したような変形構造を有する第３変形実施例２−３による強誘電体メモリは、データ“１”又は“０”を任意の単位セルに入力する過程又は任意の単位セルに貯蔵されたデータを読み出す過程が前述した第２実施例と同一である。したがって、第３変形実施例２−３によるメモリのメモリ構造において、任意の単位セルに対してデータを貯蔵／読み出しする過程は前述した第２実施例のものと実質的に同一であるので、不要な重複記載を避けるため、ここでの詳細な説明は省略する。
【００８２】
したがって、第３変形実施例２−３による強誘電体メモリは、各ビットライン（又は逆ビットライン）にそれぞれ直列に連結される単位セルを、二つずつ連続して対をなすように形成する構造的側面で前述した第２実施例と多少異なるが、前述した第２実施例から得られる効果と実質的に同一の効果を得ることができる。
【００８３】
［実施例３］
図９は本発明の第３実施例による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、本実施例による強誘電体メモリは、ビットライン、ワードライン、制御ラインからなったラインと、各ラインに相互接続される関係で配列され、各ビットライン（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）に連結された各ダミーセルにそれぞれ一つのスイッチングトランジスタ（ＳＴ０〜ＳＴ３）が接続される配置構造を有している点で、前述した第１実施例の強誘電体メモリと実質的に同一である。
【００８４】
しかし、第３実施例による強誘電体メモリは、各ビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）にそれぞれ連結されたダミーセル（ＤＣ０、ＤＣ０′；ＤＣ１、ＤＣ１′）の配列を単位セルの配列と同一にし、ダミーワードライン（ＤＷＬ０、ＤＷＬ１）を２本に分離して、１本のダミーワードライン（ＤＷＬ１）が奇数行（又は偶数行）のビットライン（又は逆ビットライン）（ＢＬ０、ＢＬ１）に連結されたダミーセル（ＤＣ０、ＤＣ１）を担当し、他の１本のダミーワードライン（ＤＷＬ０）が偶数行（又は奇数行）のビットライン（又は逆ビットライン）（／ＢＬ０、／ＢＬ１）に連結されたダミーセル（ＤＣ０′、ＤＣ１′）を担当するように構成した点が前述した一実施例と異なる。
【００８５】
また、ダミーセルのデータを消去するための制御ライン（ＣＬＤ）を全てのダミーセルに共通で使用するものと示したが、ダミーワードラインのように、２本に分離してダミーセルを制御するように構成することもできる。
【００８６】
すなわち、前述した第１実施例による強誘電体メモリにおいては、各ビットライン（又は逆ビットライン）ごとに一つのダミーセル及び二つのスイッチングトランジスタを備える構造を採用しているが、本実施例による強誘電体メモリにおいては、各ビットライン当たりただ一つのダミーセルと一つのスイッチングトランジスタとを採用する構造を有する。
【００８７】
したがって、本発明の第３実施例においては、不要な重複記載を避けるため、強誘電体メモリの全般的な配置構造についての説明を省略し、下記では、１本のビットラインにそれぞれ一つのダミーセル及びスイッチングトランジスタが連結された変更構造を有する強誘電体メモリにデータを貯蔵し、かつ貯蔵されたデータを読み出す過程について説明する。
【００８８】
本実施例においては、説明の便宜と理解の増進のため、ビットラインに上位電圧を印加するとはプレート電極に比べて印加電圧が高い場合を意味し、下位電圧を印加するとはプレート電極に比べて印加電圧が低い場合を意味し、データの出力時、単位セルのデータが“１”又は“０”であるとき、当該ビットラインの電位変化量をそれぞれＶ１又はＶ０であると仮定する。
【００８９】
また、強誘電体メモリをなす全ての単位セルでのデータ貯蔵及び読み出し過程が実質的に同一であるので、ここでは、単位セル（Ｃ００及びＣ１０′）でのデータ貯蔵及び読み出し過程について一例として説明する。
【００９０】
まず、単位セル（Ｃ００）にデータ“１”を貯蔵する過程について調べると、ワードライン（ＷＬ０）を“オン”状態にした後、ビットライン（ＢＬ０）に上位電圧を印加すると、単位セル（Ｃ００）に備えられた強誘電体膜が、その電位差により、陽（＋）の方向に分極することにより、単位セル（Ｃ００）にデータ“１”が貯蔵される。
【００９１】
また、単位セル（Ｃ１０′）にデータ“１”を貯蔵する場合、ワードライン（ＷＬ１）を“オン”状態にした後、ビットライン（／ＢＬ０）に上位電圧を印加すると、単位セル（Ｃ１０′）に備えられた強誘電体膜が、その電位差により、陽（＋）方向に分極することにより、単位セル（Ｃ１０′）にデータ“１”が貯蔵される。
【００９２】
つぎに、単位セル（Ｃ００）にデータ“０”を貯蔵する場合、ワードライン（ＷＬ０）を“オン”状態にした後、ビットライン（ＢＬ０）に下位電圧を印加すると、単位セル（Ｃ００）に備えられた強誘電体膜が、その電位差により、陰（−）方向に分極することにより、単位セル（Ｃ００）にデータ“０”が貯蔵される。
【００９３】
また、単位セル（Ｃ１０′）にデータ“０”を貯蔵する場合、ワードライン（ＷＬ１）を“オン”状態にした後、ビットライン（／ＢＬ０）に下位電圧を印加すると、単位セル（Ｃ１０′）に備えられた強誘電体膜が、その電位差により、陰（−）方向に分極することにより、単位セル（Ｃ１０′）にデータ“０”が貯蔵される。
すなわち、本実施例によると、前述したようなメモリ制御過程により、単位セル（Ｃ００及びＣ１０′）には、ビットラインに印加される電圧（上位電圧又は下位電圧）によって、データ“１”又は“０”がそれぞれ貯蔵される。
【００９４】
前記から分かるように、本実施例による強誘電体メモリにおいては、任意の単位セルにデータを貯蔵するときはダミーセルを使用しない。したがって、ダミーセルの使用頻度を大幅に減らし得るので、結果的に全体強誘電体メモリの繰り返し使用回数を相対的に増大させる結果を得ることができる。
【００９５】
つぎに、前述したような過程により、単位セル（Ｃ００及びＣ１０′）に“１”又は“０”のデータが貯蔵された状態で、これを読み出す過程について説明する。
【００９６】
まず、単位セル（Ｃ００）に貯蔵されたデータを読み出す場合、制御ライン（ＣＬＤ）を“オン”状態にして、ダミーセルに貯蔵されているデータを除去した後、再度制御ライン（ＣＬＤ）を“オフ”状態にする。次いで、２本のビットライン（ＢＬ０、／ＢＬ０）に上位電圧を印加すると、ビットライン（ＢＬ０）の電位変化量は、単位セル（Ｃ００）に貯蔵されたデータによりＶ１又はＶ０となる。すなわち、単位セル（Ｃ００）にデータ“１”が貯蔵された場合、ビットライン（ＢＬ０）の電位変化量はＶ１となり、単位セル（Ｃ００）にデータ“０”が貯蔵された場合、ビットライン（ＢＬ０）の電位変化量はＶ０となる。
この際に、逆ビットライン（／ＢＬ０）の電位変化量は、ダミーセル（ＤＣ０′）のキャパシターにより、ｄＶ１とｄＶ０のほぼ中間値（基準電圧）となる。
【００９７】
したがって、ビットライン（ＢＬ０）上の電圧と逆ビットライン（／ＢＬ０）上の基準電圧が比較器（Ｃ０）に伝達されることにより、単位セル（Ｃ００）から読み出したデータを判定する。つまりビットライン（ＢＬ０）での出力電圧が逆ビットライン（／ＢＬ０）から提供される基準電圧（平均電圧）より高いとデータ“１”を判定し、ビットライン（ＢＬ０）での出力電圧が逆ビットライン（／ＢＬ０）から提供される基準電圧（平均電圧）より低いとデータ“０”を判定することになる。
【００９８】
つぎに、単位セル（Ｃ１０′）に貯蔵されたデータを読み出す場合、制御ライン（ＣＬＤ）を“オン”状態にして、ダミーセルに貯蔵されているデータを除去した後、再度制御ライン（ＣＬ０）を“オフ”状態にする。次いで、２本のビットライン（ＢＬ０、／ＢＬ０）に上位電圧を印加し、ワードライン（ＷＬ１）とダミーワードライン（ＤＷＬ）とを“オン”状態にすると、ビットライン（／ＢＬ０）の電位変化量は、単位セル（Ｃ１０′）に貯蔵されたデータによりＶ１又はＶ０となる。すなわち、単位セル（Ｃ１０′）にデータ“１”が貯蔵された場合、ビットライン（／ＢＬ０）の電位変化量はＶ１となり、単位セル（Ｃ１０′）にデータ“０”が貯蔵された場合、ビットライン（／ＢＬ０）の電位変化量はＶ０となる。
この際に、逆ビットライン（ＢＬ０）の電位変化量はダミーセル（ＤＣ０）のキャパシターによりｄＶ１とｄＶ０間のおよそ中間値（基準電圧）となる。
【００９９】
したがって、ビットライン（／ＢＬ０）上の電圧と逆ビットライン（ＢＬ０）上の基準電圧が比較器（Ｃ０）に伝達されることにより、単位セル（Ｃ１０′）から読み出したデータを判定する。つまりビットライン（／ＢＬ０）での出力電圧が、逆ビットライン（ＢＬ０）から提供される基準電圧（平均電圧）より高いとデータ“１”を判定し、ビットライン（／ＢＬ０）での出力電圧が、逆ビットライン（ＢＬ０）から提供される基準電圧（平均電圧）より低いとデータ“０”を判定することになる。
【０１００】
すなわち、本実施例による強誘電体メモリは、任意の単位セルにデータを貯蔵するときにはダミーセルを使用しない反面、任意の単位セルに貯蔵されたデータを読み出すときに限り、ダミーセルを使用する。
【０１０１】
以上説明したように、本実施例によると、前述した第１実施例と同様に、任意の単位セルにデータを貯蔵するときにはダミーセルを使用せず、任意の単位セルからデータを読み出すときに限り、対応するダミーセル（つまり、逆ビットラインに連結されたダミーセル）を使用するため、前述した第１実施例と同一の結果、つまり過度のダミーセルの使用に起因する全体強誘電体メモリの使用繰り返し回数の減少又は防止及びメモリの高集積化を実現することができる。
また、本実施例によると、前述した第１実施例と同様に、単位セルのプレート電極を共通で連結する構造を採用するため、与えられた面積で各単位セル内キャパシターの容量を増大させ得るという付随的な効果を有する。
【０１０２】
なお、本実施例による強誘電体メモリは、前述した第１実施例と同様に、別途のキャパシター工程を行ってダミーセルのキャパシターを形成することもでき、ゲート絶縁膜をキャパシターの誘電体膜として使用するゲートキャパシターを採用することもできる。
【０１０３】
（第１変形実施例３−１）
図１０は本発明の３実施例の第１変形実施例３−１による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、第１変形実施例３−１による強誘電体メモリは、ダミーセル（ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′）及びスイッチングトランジスタ（ＳＴ０〜ＳＴ３）が行間単位セル内の任意の位置に配置されるという点を除き、実質的に前述した第３実施例と同じである。
【０１０４】
したがって、第１変形実施例３−１のメモリ構造において、任意の単位セルに対してデータを貯蔵／読み出しする過程は前述した第３実施例と実質的に同一であるので、不要な重複記載を避けるために、ここでの詳細な説明は省略する。
ここで、このような変更構造の第１変形実施例３−１を示すことは、本発明により、各ビットライン（又は逆ビットライン）に連結されるダミーセルが行間単位セルのどの位置にも配列できることを例示するためである。
【０１０５】
したがって、第１変形実施例３−１による強誘電体メモリは、各ビットライン（又は逆ビットライン）に連結されるダミーセルを行間単位セル内の任意の位置に配置する構造的な側面が前述した第３実施例と多少違うが、前述した第３実施例で得られる効果と実質的に同一効果を得ることができる。
【０１０６】
（第２変形実施例３−２）
図１１は本発明の第３実施例の第２変形実施例３−２による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、第２変形実施例３−２は、各ビットライン（又は逆ビットライン）（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）にそれぞれ連結される単位セルを、二つずつ連続して対をなすように形成した点が前述した第３実施例と異なるに過ぎず、残りの構成及び配列は実質的に同一である。
【０１０７】
前述したような変形構造を有する第２変形実施例３−２による強誘電体メモリは、データ“１”又は“０”を任意の単位セルに入力する過程又は任意の単位セルに貯蔵されたデータを読み出す過程が前述した第３実施例と実質的に同一である。よって、第２変形実施例によるメモリのメモリ構造において、任意の単位セルに対してデータを貯蔵／読み出しする過程は前述した第３実施例のものと実質的に同一であるので、不要な重複記載を避けるため、ここでの詳細な説明は省略する。
【０１０８】
したがって、第２変形実施例３−２による強誘電体メモリは、各ビットライン（又は逆ビットライン）にそれぞれ直列に連結される単位セルを、二つずつ連続して対をなすように形成する構造的側面で前述した第３実施例と多少異なるが、前述した第３実施例から得られる効果と実質的に同一の効果を得ることができる。
【０１０９】
［実施例４］
図１２は本発明の第４実施例による強誘電体メモリの一部を示す等価回路図である。
同図に示すように、第４実施例によるメモリは、単位セルに貯蔵されたデータを読み出すとき、判定の基準となる電圧を発生するダミーセルを隣接ビットラインに連結する前述した第１実施例、第２実施例及び第３実施例とは異なり、基準電圧を発生するダミーセル（ＤＣ）を別途のダミービットライン（ＤＢＬ）に連結し、ダミービットラインを多数の比較器（Ｃ０、Ｃ１）の一側に並列に連結した点が異なる。
【０１１０】
すなわち、第４実施例による強誘電体メモリは、別のダミービットライン（ＤＢＬ）にダミーセル（ＤＣ）を連結するという点において、図１３に示す従来の強誘電体メモリに多少似ているが、ダミービットラインに基準電圧を提供するダミーセル（ＤＣ）とスイッチングトランジスタ（ＳＴ）とを備えるという点と、任意の単位セルにデータを貯蔵するときはダミーセルを使用せず、任意の単位セルに貯蔵されたデータを読み出すときに限り、ダミーセルを使用するという点で、図１３に示す従来の強誘電体メモリとは明らかに異なる。
【０１１１】
したがって、第４実施例による強誘電体メモリは、単位セル（Ｃ００及びＣ０１）にデータをそれぞれ貯蔵する過程は前述した実施例の過程と実質的に同一である。したがって、下記では、不要な重複記載を避けるため、単位セル（Ｃ００及びＣ０１）に貯蔵されたデータを読み出す過程のみについて一例として説明する。
【０１１２】
まず、単位セル（Ｃ００）に貯蔵されたデータを読み出す場合、制御ライン（ＣＬＤ）を“オン”状態にして、ダミーセルに貯蔵されているデータを除去した後、再度制御ライン（ＣＬＤ）を“オフ”状態にする。次いで、ビットライン（ＢＬ０）とダミービットライン（ＤＢＬ）に上位電圧を印加し、ワードライン（ＷＬ０）とダミーワードライン（ＤＷＬ）を“オン”状態にすると、ビットライン（ＢＬ０）の電位変化量は、単位セル（Ｃ００）に貯蔵されたデータによりＶ１又はＶ０となる。すなわち、単位セル（Ｃ００）にデータ“１”が貯蔵された場合、ビットライン（ＢＬ０）の電位変化量はＶ１となり、単位セル（Ｃ００）にデータ“０”が貯蔵された場合、ビットライン（ＢＬ０）の電位変化量はＶ０となる。
【０１１３】
この際に、ダミービットライン（ＤＢＬ）の電位変化量は、ダミーセル（ＤＣ）のキャパシターにより、ｄＶ１とｄＶ０のほぼ中間値（基準電圧）となる。
したがって、ビットライン（ＢＬ０）上の電圧とダミービットライン（ＤＢＬ）上の基準電圧が比較器（Ｃ０）に伝達されることにより、単位セル（Ｃ００）から読み出したデータを判定する。つまりビットライン（ＢＬ０）での出力電圧がダミービットライン（ＤＢＬ）から提供される基準電圧（平均電圧）より高いとデータ“１”を判定し、ビットライン（ＢＬ０）での出力電圧がダミービットライン（ＤＢＬ）から提供される基準電圧（平均電圧）より低いとデータ“０”を判定することになる。
【０１１４】
つぎに、単位セル（Ｃ０１）に貯蔵されたデータを読み出す場合、制御ライン（ＣＬＤ）を“オン”状態にして、ダミーセルに貯蔵されているデータを除去した後、再度制御ライン（ＣＬＤ）を“オフ”状態にする。次いで、ビットライン（ＢＬ１）とダミービットライン（ＤＢＬ）に上位電圧を印加し、ワードライン（ＷＬ０）とダミーワードライン（ＤＷＬ）を“オン”状態にすると、ビットライン（ＢＬ１）の電位変化量は、単位セル（Ｃ１０′）に貯蔵されたデータによりＶ１又はＶ０となる。すなわち、単位セル（Ｃ１０′）にデータ“１”が貯蔵された場合、ビットライン（ＢＬ１）の電位変化量はＶ１となり、単位セル（Ｃ１０′）にデータ“０”が貯蔵された場合、ビットライン（ＢＬ１）の電位変化量はＶ０となる。
【０１１５】
この際に、ダミービットライン（ＤＢＬ）の電位変化量はダミーセル（ＤＣ０）のキャパシターによりｄＶ１とｄＶ０間のおよそ中間値（基準電圧）となる。したがって、ビットライン（ＢＬ１）上の電圧とダミービットライン（ＤＢＬ）上の基準電圧が比較器（Ｃ０）に伝達されることにより、単位セル（Ｃ０１）から読み出したデータを判定する。つまりビットライン（ＢＬ１）での出力電圧が、ダミービットライン（ＤＢＬ）から提供される基準電圧（平均電圧）より高いとデータ“１”を判定し、ビットライン（ＢＬ１）での出力電圧が、ダミービットライン（ＤＢＬ）から提供される基準電圧（平均電圧）より低いとデータ“０”を判定することになる。
【０１１６】
すなわち、本実施例による強誘電体メモリは、前述した実施例と同様に、任意の単位セルにデータを貯蔵するときにはダミーセルを使用しない反面、任意の単位セルに貯蔵されたデータを読み出すときに限り、ダミーセルを使用する。
【０１１７】
以上説明したように、本実施例によると、前述した実施例と同様に、任意の単位セルにデータを貯蔵するときには、対応するダミーセルを使用せず、任意の単位セルからデータを読み出すときに限り、対応するダミーセル（つまり、逆ビットラインに連結されたダミーセル）を使用するため、前述した実施例と同一の結果、つまり過度のダミーセルの使用に起因する全体強誘電体メモリの使用繰り返し回数の減少又は防止及びメモリの高集積化を実現することができる。
【０１１８】
また、本実施例によると、前述した実施例と同様に、単位セルのプレート電極を共通で連結する構造を採用するため、与えられた面積で各単位セル内キャパシターの容量を増大させ得るという付随的な効果を有する。
【０１１９】
なお、本実施例による強誘電体メモリは、前述した第１実施例と同様に、別途のキャパシター工程を行ってダミーセルのキャパシターを形成することもでき、ゲート絶縁膜をキャパシターの誘電体膜として使用するゲートキャパシターを採用することもできる。
【０１２０】
【発明の効果】
以上説明したように、本発明によると、Ｍ×Ｎ個の単位セルからなった強誘電体メモリにおいて、各単位セルを一つのトランジスタ及び一つのキャパシターから形成し、データ判定時に使用される基準電圧を発生するダミーセルを各ビットライン単位で形成し、各ダミーセルに対応するスイッチングトランジスタをそれぞれ形成するか又は別途のダミービットラインにダミーセルを形成し、各ダミーセルに対応するスイッチングトランジスタのオン／オフ制御により、単位セルからデータを読み出すときに限り、対応するダミーセルを使用するものとすることにより、基準電圧を発生するダミーセルの使用頻度を最大限抑制して、強誘電体メモリの繰り返し使用回数が低下することを防止するとともにメモリの高集積化を実現することができる。
【０１２１】
また、本発明の他の実施例による強誘電体メモリは、プレート電極ラインを列又は行単位に分離せず、一つのプレート電極をメモリセルに共通で使用することにより、与えられた面積内でキャパシターの容量増加を図ることができ、強誘電体膜を各単位セルのキャパシターとして使用し、強誘電体膜に比べて、疲労劣化耐性がより強い一般の誘電体膜をダミーセルのキャパシターとして使用することにより、ダミーセルの信頼性をより増進させることができる。
【図面の簡単な説明】
【図１】強誘電体膜の分極特性を示すヒステリシス特性図
【図２】本発明の一実施例による強誘電体メモリの一部を示す等価回路図
【図３】本発明の一実施例の第１変形実施例１−１による強誘電体メモリの一部を示す等価回路図
【図４】本発明の一実施例の第２変形実施例１−２による強誘電体メモリの一部を示す等価回路図
【図５】本発明の第２実施例による強誘電体メモリの一部を示す等価回路図
【図６】本発明の第２実施例の第１変形実施例２−１による強誘電体メモリの一部を示す等価回路図
【図７】本発明の第２実施例の第２変形実施例２−２による強誘電体メモリの一部を示す等価回路図
【図８】本発明の第２実施例の第３変形実施例２−３による強誘電体メモリの一部を示す等価回路図
【図９】本発明の第３実施例による強誘電体メモリの一部を示す等価回路図
【図１０】本発明の第３実施例の第１変形実施例３−１による強誘電体メモリの一部を示す等価回路図
【図１１】本発明の第３実施例の第２変形実施例３−２による強誘電体メモリの一部を示す等価回路図
【図１２】本発明の第４実施例による強誘電体メモリの一部を示す等価回路図
【図１３】それぞれ一つのトランジスタ／キャパシター（１Ｔ／１Ｃ）構造を有する従来の強誘電体メモリの一部を示す等価回路図
【図１４】それぞれ二つのトランジスタ／キャパシター（２Ｔ／２Ｃ）構造を有する従来の強誘電体メモリの一部を示す等価回路図
【符号の説明】
ＢＬ０、ＢＬ０′、／ＢＬ０、ＢＬ１、ＢＬ１′、／ＢＬ１  ビットライン（逆ビットライン）
ＣＬＤ、ＣＬ０〜ＣＬ３  制御ライン
Ｃ０、Ｃ１              比較器
Ｃ００、Ｃ１０′、Ｃ１１′、Ｃ２０、Ｃ２１、Ｃ３０′、Ｃ３１′  単位セル
ＤＣ０、ＤＣ０′、ＤＣ１、ＤＣ１′  ダミーセル
ＤＰＬ０、ＤＰＬ１      ダミープレート電極ライン
ＤＷＬ０、ＤＷＬ１      ダミーワードライン
ＩＣＬ０、／ＩＣＬ０、ＩＣＬ１、／ＩＣＬ１  相互連結配線
ＰＬ０〜ＰＬ３    プレート電極ライン
ＳＴ０〜ＳＴ７    スイッチングトランジスタ
ＵＣ              単位セル
ＷＬ０〜ＷＬ３    ワードライン
【図１】
0004033625.tif 000002
【図２】
0004033625.tif 000003
【図３】
0004033625.tif 000004
【図４】
0004033625.tif 000005
【図５】
0004033625.tif 000006
【図６】
0004033625.tif 000007
【図７】
0004033625.tif 000008
【図８】
0004033625.tif 000009
【図９】
0004033625.tif 000010
【図１０】
0004033625.tif 000011
【図１１】
0004033625.tif 000012
【図１２】
0004033625.tif 000013
【図１３】
0004033625.tif 000014
【図１４】
0004033625.tif 000015