(57)【特許請求の範囲】
【請求項１】
所望のＲＣ時定数を与えるための回路であって、
電源に接続するための電源端子と、
前記電源端子に結合された第１のトランジスタと、
前記第１のトランジスタに結合された第１のキャパシタと、
前記電源端子から電力を受け取るよう構成された蓄電回路と、
前記蓄電回路により電力を供給され、かつ、前記第１のキャパシタから電圧を放出する放電回路と、
からなり、
前記蓄電回路は、
前記第１のトランジスタに結合された第１の電流処理端子、バイアス電圧に結合された制御端子、および第２の電流処理端子を有する第２のトランジスタと、
前記第２のトランジスタの前記第２の電流処理端子に結合された第２のキャパシタと、
からなり、
前記放電回路は、
前記第２のトランジスタに結合された第１の電流処理端子、バイアス電圧に結合された制御端子、および第２の電流処理端子を有する第３のトランジスタと、
前記第３のトランジスタに結合された第１の電流処理端子、バイアス電圧に結合された制御端子、およびバイアス電圧に結合された第２の電流処理端子を有する第４のトランジスタと、
前記第１のキャパシタの第１のプレートに結合された第１の電流処理端子、前記第３のトランジスタおよび前記第４のトランジスタに結合された制御端子、および前記第１のキャパシタの第２のプレートに結合された第２の電流処理端子を有する第５のトランジスタと、
からなることを特徴とするＲＣ時定数回路。
【請求項２】
請求項１に記載の回路であって、
前記第１のトランジスタは、前記電源端子に結合された第１の電流処理端子、バイアス電圧に結合された制御端子、および前記第１のキャパシタに接続された第２の電流処理端子を有することを特徴とする回路。
【請求項３】
請求項２に記載の回路であって、
前記第１のトランジスタは、第１の状態および第２の状態を有し、前記第１の状態は、前記第１の電流処理端子から前記第２の電流処理端子に電流を流し、前記第２の状態は、前記第２の電流処理端子から前記第１の電流処理端子に電流を流すことを特徴とする回路。
【請求項４】
請求項１に記載の回路であって、
前記第２のトランジスタは、第１の状態および第２の状態を有し、前記第１の状態は、前記第１の電流処理端子から第３の電流処理端子に電流を流し、前記第２の状態は、非導通状態であることを特徴とする回路。
【請求項５】
請求項１に記載の回路であって、
前記第３のトランジスタは、第１の状態および第２の状態を有し、前記第１の状態は非導通状態であり、前記第２の状態は、前記第１の電流処理端子から第３の電流処理端子に電流を流すことを特徴とする回路。
【請求項６】
請求項１に記載の回路であって、
前記第４のトランジスタは、第１の状態および第２の状態を有し、前記第１の状態は、前記第１の電流処理端子から第３の電流処理端子に電流を流し、前記第２の状態は非導通状態であることを特徴とする回路。
【請求項７】
請求項１に記載の回路であって、
前記第５のトランジスタは、第１の状態および第２の状態を有し、前記第１の状態は非導通状態であり、前記第２の状態は、前記第１の電流処理端子から第３の電流処理端子に電流を流すことを特徴とする回路。
【請求項８】
請求項１に記載の回路であって、
前記第１のトランジスタが高抵抗チャネルからなることを特徴とする回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳ集積回路に関し、特に、キャパシタがより完全に放電することを可能とし、それにより所望のＲＣ時定数を達成するのに必要なキャパシタンスを低減させる放電回路を含む時間遅延回路に関する。
【０００２】
【従来の技術】
相補型金属酸化膜シリコン（ＣＭＯＳ）構造においては、正帰還路を形成する一対の交差結合された寄生ｐｎｐおよびｎｐｎバイポーラトランジスタの間で、良く知られた寄生効果が生じる。２つのトランジスタにおける電流利得は、回路が外乱によって容易にトリガされて再生状態を生じかつトランジスタが互いに駆動されるようなポイントに到達することができる。両トランジスタの電流は、それらのトランジスタが自己制限するまで、あるいはそれらのトランジスタが集積回路の破壊を起こすに至るまで増大し得る。この状態はラッチアップとして知られ、逆バイアスジェネレータが集積回路内に組み込まれ、かつその集積回路に通電される時に起こり得る。通電中には、逆バイアスジェネレータの電圧は明確に規定できず、ウエル領域は正しいレベルにバイアスされておらず、そのため、そのような条件の下では、ラッチアップが起こり易い。しかしながら、逆バイアスジェネレータは、それがバイアス電圧をウエル領域に印加することによってトランジスタのしきい値電流を減少させて動作のアクティブモード中よりも大きいしきい値電圧を達成する時には、集積回路のスタンバイ（待機）モード中において有用である。たとえば、最近のディープサブミクロンプロセス技術においては、ＭＯＳトランジスタのしきい値電圧は、通常０．２５ボルトから０．４ボルトの範囲である。このようなしきい値電圧で、かつ漏れが最悪の動作条件（たとえば、高温かつ高速処理の部位）の場合、そのオフ状態におけるトランジスタのドレン漏れが、単位寸法あたりナノアンペアの数十分の一の範囲で起こり得る。特にバッテリ電源式の用途において、多数のトランジスタを使用している場合、総漏れは問題のレベルまで増大し得る（すなわち、マイクロプロセッサのような集積回路の場合、数百ｍＡの総漏れが起こり得る）。したがって、逆バイアスジェネレータが使用され、ウエル領域にバイアスを印加して、しきい値電圧を増大させ、スタンバイモード中におけるトランジスタの漏れを著しく減少させる。
【０００３】
図１ａに示すように、ＲＣ時定数を与えるために抵抗１１とキャパシタ１２を直列に使用するのが通例であり、ＲＣ時定数は、線１４上の印加ソース電圧から出力端子１３上で所望のキャパシタ電圧に到達するのに必要な時間量を決定するものである。このタイプの抵抗キャパシタ（ＲＣ）回路１０は、集積回路が最初にオン（すなわち、「パワー−オン−リセット」）される時、逆バイアスジェネレータを不作動とし、かつ集積回路をアクティブモードにするために使用される。キャパシタ１２は、ＶＤＤが集積回路に印加された時には抵抗１１を介して充電し、ＶＤＤが除去された時には抵抗１１を介して放電する。ＲＣ回路１０は、図１ｂに示すように、電圧対時間特性に従うパワー−オン−リセット制御信号を、出力端子１３に与える。この先行技術の回路の問題点は、所望のＲＣ時定数を得るために、高い値のマルチ・メガオーム抵抗１１が必要である、ということである。このタイプの抵抗は多くのタイプの製造プロセスにおいて、しばしば利用不能である。
【０００４】
広く用いられているが、なお欠点を有している第２の先行技術は図２ａに示されており、この欠点は本発明により解消される。この場合、図１ａの高抵抗型の抵抗１１の代りに、長くかつそれが故に抵抗の高いチャネルを持つＰＭＯＳトランジスタ２１が使用されている。ＶＤＤがリード２４に印加されると、Ｐチャネルトランジスタ２１がオンされ、キャパシタ２２に充電し、図２ｂに示すパワー−オン−リセット信号を与える。ＶＤＤがリード２４から除去されると、キャパシタ２２はトランジスタ２１（ここではドレインとソースが逆になっている）およびそのトランジスタ２１のドレイン２１ｃとウエル領域との間に形成されたＰＮ接合を通して、リード２４に放電する。しかしながら、ＰＮ接合を通してのキャパシタの放電は、キャパシタ２２上の電圧がダイオードターンオン電圧以下に低下すると停止し、またトランジスタ２１を通してのキャパシタ２２の放電は、そのキャパシタ２２上の電圧がトランジスタ２１のしきい値電圧以下に低下すると停止する。このことは図２ｂのダイアグラムに示されている。ＶＤＤがスイッチオンにされ、かつキャパシタ２２上の電圧が零でない時、キャパシタ２２の充電時間は著しく減少する。したがって、キャパシタ２２のキャパシタンスは、パワー−オン−リセット時に適当な時間を与えるための所望のＲＣ時定数を確保するよう著しく増大させなければならず、このパワー−オン−リセット中においては、逆バイアスジェネレータは不作動とされ、かつ集積回路はアクティブモードに置かれ、それによりラッチアップを阻止する。出力端子２３上にパワー−オン−リセット信号を与えるこの回路を使用して所望のＲＣ時定数を確保するためには、大きなキャパシタンスが要求される。しかしながら、大きいキャパシタを使用することは集積回路の面積の増大を招き、したがって高価にもなる。
【０００５】
【発明が解決しようとする課題】
上記したように、例示した２つの先行技術において、所望の時定数を得るためには、前者の場合には、高抵抗の抵抗が必要であり、後者の場合には、大きいキャパシタが必要である等の問題がある。
【０００６】
本発明の目的は、小さいキャパシタで所望のＲＣ時定数を得ることのできる技術を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の教示によれば、キャパシタの放電を十分に行い、それにより所望のＲＣ時定数を達成するのに必要なキャパシタンスを低減させるための新規な構造および方法が開示される。本発明は、大きくかつ面積的に非効率的なキャパシタを使用するという従来の問題点を解消する。本発明は集積回路の空間を節約し、かつコストを節減することを可能にする。
【０００８】
本発明のＲＣ時定数回路は、所望のＲＣ時定数を与えるための回路であって、電源に接続するための電源端子と、前記電源端子に結合された第１のトランジスタと、前記第１のトランジスタに結合された第１のキャパシタと、前記電源端子から電力を受け取るよう構成された蓄電回路と、前記蓄電回路により電力を供給され、かつ前記第１のキャパシタから電圧を放出する放電回路と、からなり、前記蓄電回路は、前記第１のトランジスタに結合された第１の電流処理端子、バイアス電圧に結合された制御端子、および第２の電流処理端子を有する第２のトランジスタと、前記第２のトランジスタの前記第２の電流処理端子に結合された第２のキャパシタと、からなり、前記放電回路は、前記第２のトランジスタに結合された第１の電流処理端子、バイアス電圧に結合された制御端子、および第２の電流処理端子を有する第３のトランジスタと、前記第３のトランジスタに結合された第１の電流処理端子、バイアス電圧に結合された制御端子、およびバイアス電圧に結合された第２の電流処理端子を有する第４のトランジスタと、前記第１のキャパシタの第１のプレートに結合された第１の電流処理端子、前記第３のトランジスタおよび前記第４のトランジスタに結合された制御端子、および前記第１のキャパシタの第２のプレートに結合された第２の電流処理端子を有する第５のトランジスタと、からなることを特徴とするものである。
【０００９】
【発明の実施の形態】
図３ａは、集積回路の面積要件を小さくして所望のＲＣ時定数をもたらす本発明の一実施の形態を示す。
【００１０】
この実施の形態は、ＶＤＤが印加されていない場合に迅速かつ十分にキャパシタ３２を放電することを確保する回路を含むことによって実現される。この機能を実現する特別な回路は、図２ａに示した先行技術の回路におけるキャパシタ２２が占める大きな面積より狭い回路面積を占めるにすぎない。この特別な回路は、ＶＤＤが回路３０から除かれたときに使うよう充電ないし電荷を蓄積するための蓄電回路１３０、およびキャパシタ３２が完全に放電できるようにする放電回路２３０を含む。
【００１１】
集積回路への電力供給電圧ＶＤＤがオンされるのに先だって、キャパシタ３２と４２は完全に放電される。ＶＤＤが端子３３、端子４４、および端子５４に印加されると、長くかつ高抵抗なチャネルを持つＰチャネルトランジスタ３１はオンされる。したがって、端子３４はキャパシタ３２を充電し、結節点３３の電圧は、選択されたＲＣ時定数を有する時定数でＶＤＤに到達し、出力端子８４上に所望のパワー−オン−リセット信号を与える。出力端子８４上のパワー−オン−リセット信号が高くなるのに先立って、所望の遅延期間が与えられ、この遅延期間中に、集積回路がアクティブモードにされ、逆バイアスジェネレータが不作動状態にされ、ラッチアップが阻止される。
【００１２】
キャパシタ３２が充電されるにつれて、そのゲート４１ｂを端子４４上のＶＤＤに接続されたＮチャネルトランジスタ４１はオンされる。これにより、トランジスタ３１はキャパシタ３２のみならず、キャパシタ４２をも充電させる。キャパシタ４２が充電されるにつれて、結節点４３の電圧はＶＤＤに到達する。Ｐチャネルトランジスタ５１はそのゲート５１ｂを端子５４のＶＤＤに接続されており、オフ状態のままである。Ｎチャネルトランジスタ６１は、そのゲート６１ｂを端子５４のＶＤＤに接続されており、オンされる。このようにして、トランジスタ６１は、結節点５３をグラウンド６５に接続し、Ｎチャネルトランジスタ７１をオフ状態のままに保つ。図３ｂに示すように、出力端子８４上のパワー−オン−リセット信号が上昇する。
【００１３】
ＶＤＤがオフされたとき、トランジスタ４１はオフされる。トランジスタ３１およびそのトランジスタ３１のドレイン３１ｃとウエル領域との間に形成された順方向にバイアスされたＰＮダイオードは、結節点３３がより低い値のダイオードターン−オン電圧（ほぼ０．６ボルト）のレベル、およびトランジスタ３１のしきい値電圧（通常は０．３ボルト、しかし、これは気温と製造によって変化する）のレベルに到達するまで、キャパシタ３２を端子３４に放電させる。そのゲート５１ｂが現時点でロウ状態にあり、また、そのソースがキャパシタ４２上の電荷からハイ状態にあるＰチャネルトランジスタ５１がオンすると同時に、キャパシタ４２を結節点５３に接続する。このとき、現時点でそのゲートがロウ状態にあるＮチャネルトランジスタ６１がオフされる。結節点５３は、ハイ状態にある結節点４３を有するキャパシタ４２によって電力を与えられ、トランジスタ５１を通してハイ状態にある。Ｎチャネルトランジスタ７１がオンされ、付加的にキャパシタ３２はトランジスタ７１を通してグラウンド７５に放電し、完全にキャパシタ３２を放電する。図３ｂに示されるように、これにより、キャパシタ３２の迅速かつ完全な放電を実現する。
【００１４】
ＶＤＤに再びスイッチが入ると、Ｐチャネルトランジスタ５１がオフ状態となり、Ｎチャネルトランジスタ６１がオン状態となり、結節点５３がロウ状態に引き下げられる。これは、順に、Ｎチャネルトランジスタ７１をオフ状態とし、キャパシタ３２の更なる放電を阻止する。トランジスタ３１がオン状態になり、キャパシタ３２は前にトランジスタ７１によって完全に放電させられているので、所望のＲＣ時定数でキャパシタ３２を充電する。トランジスタ４１がオンされ、キャパシタ４２上の残留電荷がキャパシタ３２と共有される。キャパシタ４２のキャパシタンスに対するキャパシタ３２のキャパシタンスの比が大きい限りは、結節点３３の電圧はキャパシタ４２からのこの電荷共有によって実質的に増大せず、また、これは作動条件および製造条件にかかわらず、予測できる値であって、さらに、キャパシタ４２が完全に放電されていなかった場合におけるキャパシタ３２の充電時間の短縮は大きくなく、したがって、ＲＣ時定数は大きく変化しない。
【００１５】
本発明の１つの実施の形態においては、キャパシタ３２に対するキャパシタ４２の面積比がほぼ０．０５である。この実施の形態では、図２ａに示される先行技術のキャパシタ２２が２５０ｐＦのキャパシタンスを有するのに比べて、キャパシタ３２はたった１００ｐＦのキャパシタンスを与える寸法を有するだけであり、結果的に６０％の面積減となる。キャパシタ４２とトランジスタ４１、５１、６１、および７１を含むために必要な面積はキャパシタ３２に必要とされる面積の単に約７％であって、図２ａに示す先行技術の回路２０と比較して、回路３０の全体としてほぼ５７．２％の面積削減となる。
【００１６】
以上本発明を十分に説明してきたが、当業者にとっては、多くの変更と変形が特許請求の範囲の精神および範囲から逸脱することなく可能であることが明らかであろう。
【００１７】
【発明の効果】
本発明によれば、たとえば、以下のような諸効果を奏することができる。
【００１８】
（１）キャパシタの放電を完全に行い、所望のＲＣ時定数を得るために必要なキャパシタンスを低減できる。
【００１９】
（２）キャパシタを小さくし、その面積を減少させることができる。
【００２０】
（３）集積回路の面積を小さくすることができる。
【００２１】
（４）集積回路のコストを低減させることができる。
【図面の簡単な説明】
【図１ａ】従来のＲＣ型回路を示す概略図である。
【図１ｂ】印加電圧に対する従来のＲＣ型回路のキャパシタの応答を時間と共に示すタイミング図である。
【図２ａ】従来のＰＭＯＳ−Ｃ型回路を示す概略図である。
【図２ｂ】印加電圧に対する従来のＰＭＯＳ−Ｃ型回路のキャパシタの応答を時間と共に示すタイミング図である。
【図３ａ】本発明によるＰＭＯＳ−Ｃ型回路の一実施の形態を示す概略図である。
【図３ｂ】印加電圧に対する本発明のＰＭＯＳ−Ｃ型回路のキャパシタの応答を時間と共に示すタイミング図である。
【符号の説明】
３０  回路
３２、４２  キャパシタ
３１、５１  Ｐチャネルトランジスタ
３１ｃ  ドレイン
３４、４４、５４  端子
４１、６１、７１  Ｎチャネルトランジスタ
５１ｂ  ゲート
６１ｂ  ゲート
８４  出力端子
１３０  蓄電回路
２３０  放電回路
【図１ａ】
0004124562.tif 000002
【図１ｂ】
0004124562.tif 000003
【図２ａ】
0004124562.tif 000004
【図２ｂ】
0004124562.tif 000005
【図３ａ】
0004124562.tif 000006
【図３ｂ】
0004124562.tif 000007