(57)【特許請求の範囲】
【請求項１】
複数の半導体チップを実装基板上に積層して成る積層型半導体装置において、
各半導体チップが、チップ上部に形成された複数の電極パッドと、該電極パッドの夫々の上面からチップ外縁部に向かってチップ上に伸びる複数の配線パターンと、チップ外縁部の下面側に各配線パターン毎に形成される複数の切欠きであって、当該半導体チップの下段に配設された半導体チップの各配線パターンのチップ外縁部の端部をそれぞれ露出する切欠きとを有し、
前記各半導体チップの各配線パターンの端部と、実装基板に形成された各電極パッドとが、ボンディングワイヤによって接続されることを特徴とする積層型半導体装置。
【請求項２】
前記切欠きは、チップの外縁側から見て、チップ上面側から底面側に向かって拡がるＶ字形状を有する、請求項１に記載の積層型半導体装置。
【請求項３】
前記複数の半導体チップが同じサイズを有する、請求項１又は２に記載の積層型半導体装置。
【請求項４】
請求項１又は２に記載の積層型半導体装置を製造する方法であって、
複数の半導体チップを構成するウエハの各半導体チップの境界部にまたがる半導体ウエハの底面に、下段に配設される各配線パターンに対応してＶ字状の切欠きを形成するステップを有することを特徴とする積層型半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、積層型半導体装置及びその製造方法に関し、更に詳しくは、複数の半導体チップを積層した積層型半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、電子機器は、高機能化と共に、サイズの小型化が進んでいる。この小型化は、半導体装置の集積度が増し、所定の機能を小型の装置で実現できることによるところが大きい。電子機器を、更に小型化するには、半導体装置を効率よく搭載し、その実装面積を小さくすることが重要となる。
【０００３】
実装面積を小さくする技術として、１つの半導体装置のパッケージ内に複数の半導体チップを３次元的に積層するものが知られている。図７は、従来の３次元実装の半導体装置を示している。この半導体装置は、３つの半導体チップ１１０、１２０、１３０を重ねて積層し、各半導体チップ間を接着剤で接着した後に、各半導体チップの電極１１６、１２６、１３６を、ワイヤボンディングによって実装基板１上の電極６に接続することで得られる。
【０００４】
【発明が解決しようとする課題】
ところで、３次元実装に用いられる半導体チップは、積層しても各々の電極パッドが露出するような組み合わせでなくてはならない。つまり、図７の構造では、最下段の半導体チップ１１０は、その上段の半導体チップ１２０より大きく、最上段の半導体チップ１３０は、その下段の半導体チップ１２０より小さい組み合わせの半導体チップのみが、３次元実装可能となる。このため、３次元実装される半導体チップは、そのサイズについて組み合わせが制限されるという問題があった。
【０００５】
一方、同一サイズの半導体チップを積層して３次元実装する方法としては、以下の２つの方法がある。図８は、従来の同一サイズの半導体チップを積層した３次元実装の一例を示している。この半導体装置は、実装基板１上に、２つの半導体チップ２１０、２２０を３次元実装する。
【０００６】
一方の半導体チップ２１０は、フリップチップ接続等の技術により、半導体チップの電極パッド２１４を有する表面を実装基板１側に、裏面を上面にして実装される。他方の半導体チップ２２０は、その裏面と半導体チップ２１０の裏面とを接着剤によって接着し、半導体チップ２２０の電極パッド２２４と実装基板１上の電極６とを、ボンディングワイヤにより接続する。この半導体装置では、同一サイズの半導体チップを積層できるのは２枚までであり、３枚枚目以降の半導体チップは、前述の図７のように、サイズの異なる半導体チップを積層しなくてはならない。
【０００７】
図９は、従来の同一サイズの半導体チップを３次元実装した別の例を示している。この半導体装置は、３つの半導体チップ２１０、２２０、２３０を、それぞれの半導体チップ間にスペーサ２４０を介して積層して３次元実装する。スペーサ２４０には、板状のシリコンなどが用いられ、半導体チップの電極パッドと実装基板の電極とを接続する際に、配線が上層の半導体チップと接触しないようにする。この場合には、積層する半導体チップの数に制限はないが、各半導体チップの間にスペーサ２４０が必要となり、製造工程が増大する。
【０００８】
上記従来の３次元実装の半導体装置における問題を解決する技術として、特開２０００−５８７４２、及び、特開２００１−１５６２５０には、同じサイズの半導体チップを３次元実装するものが記載されている。何れの公報に記載の半導体装置も、同じサイズの半導体チップを、所望の数だけ積層することができる。しかし、特開２０００−５８７４２の半導体装置で３次元実装できるのは、電極パッドの位置がチップ外縁部に位置している、３次元実装に用いられるのを前提に設計された半導体チップのみである。また、特開２００１−１５６２５０の半導体装置は、半導体チップがウエハから切り離された後に電極を形成するため、製造工程が増大し、また、電極が傾斜部に作られているため、高度な製造技術が必要となる。
【０００９】
本発明は、同じサイズの半導体チップを、多数、かつ、簡易に３次元実装可能な積層型半導体装置を得ることを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明の積層型半導体装置は、複数の半導体チップを実装基板上に積層して成る積層型半導体装置において、各半導体チップが、チップ上部に形成された複数の電極パッドと、該電極パッドの夫々の上面からチップ外縁部に向かってチップ上に伸びる配線パターンと、チップ外縁部の下面側に形成された切欠きであって、当該半導体チップの下段に配設された半導体チップの前記配線パターンのチップ外縁部の端部を露出する切欠きとを有し、前記各半導体チップの各配線パターンの端部と、実装基板に形成された各電極パッドとが、ボンディングワイヤによって接続されることを特徴とする。
【００１１】
本発明の積層型半導体装置は、切欠きを有することで、半導体チップが、その下に位置する半導体チップと実装基板とを接続する配線に接触することなく、３次元実装が可能である。また、半導体チップ上に配線パターンを形成し、電極を再配置するので、半導体チップが、電極パッドの位置が半導体チップの外縁部に配置されていないシングルパッケージ用の半導体チップであっても、簡易に３次元実装に用いることができる。
【００１２】
本発明の積層型半導体装置の製造方法は、上記積層型半導体装置を製造する方法であって、複数の半導体チップを構成するウエハの各半導体チップの境界部にまたがる半導体ウエハの底面にＶ字状の切欠きを形成するステップを有することを特徴とする。
【００１３】
本発明の積層型半導体装置の製造方法では、ダイシングソーを用いるなどして半導体チップを削る、又は、マスクパターンをエッチングするなどの方法により、半導体チップの裏面側にＶ字状の切欠きを形成する。これにより、半導体チップの３次元実装が可能となる。本方法によると、半導体チップを切り離した後に、電極を形成する必要はなく、簡易に３次元実装に用いる半導体チップを製造できる。
【００１４】
本発明の積層型半導体装置では、前記切欠きは、各配線パターン毎に形成され、チップ側壁からチップ底面に向かって斜めに伸びる斜面を有することが好ましい。この場合、半導体チップ裏面の切欠きを必要最小限にすることができ、半導体チップ外縁部の強度を大きく損なうことがない。
【００１５】
また、本発明の積層型半導体装置は、前記複数の半導体チップが同じサイズを有することが好ましい。本発明の積層型半導体装置には、サイズの異なる半導体チップを用いる必要はない。このため、同じ回路構成を持つ半導体チップの複数を、３次元実装することもできる。
【００１６】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。図１は、本発明の第１実施形態例の積層型半導体装置を示している。本実施形態例の積層型半導体装置は、実装基板１上に、同じサイズの半導体チップ１０、２０、３０を接着フィルム５０を介して積層して３次元実装し、各半導体チップの電極１６、２６、３６と実装基板１上の電極６とを、ボンディングワイヤによって接続している。
【００１７】
図２は、図１の半導体チップを、その裏面側から見た斜視図として示している。半導体チップ１０の裏面側は、電極１６の裏面側の一辺が、同図に示すように斜めに削除されている。このような半導体チップ１０を、図１のように積層すると、各半導体チップ電極の裏面側には、実装基板１と各半導体チップの電極とを接続する際に、配線が半導体チップに触れないような、接触を回避するための切欠き１７、２７、３７が形成される。
【００１８】
また、各半導体チップは、３次元実装を前提に設計されていないため、電極パッド１４、２４、３４の位置が、半導体チップの外縁部より内側に位置している。このため、各半導体チップには、各電極パッドの上に、メタル層と絶縁層とが積層され、電極が再配置されている。この、半導体チップの外縁部に再配置された電極１６、２６、３６を使用することで、電極パッドを使用して実装基板１と接続するのに比して、切欠きの量を減少させることができる。
【００１９】
図３は、本実施形態例の積層型半導体装置の製造方法をフローチャートとして示している。図３に示す積層型半導体装置の製造方法は、半導体チップの製造工程（ステップＳ１からステップＳ４まで）と、半導体チップの３次元実装工程（ステップＳ５からステップＳ９まで）とからなる。図４は、図３の半導体チップの製造工程を工程毎に示している。また、図５は、図３の半導体チップの３次元実装工程を工程毎に示している。図３と、図４及び図５とを参照して、本実施形態例の積層型半導体装置の製造方法を説明する。
【００２０】
まず、図４（ａ）に示すように、半導体チップがウエハから切り離される前に、メタル層１２と絶縁層１３とをウエハ上に積層する再配線技術により、電極位置を、電極パッド１４から、電極１６の位置に再配置する（ステップＳ１）。次いで、同図（ｂ）に示すように、ウエハ裏面に接着フィルム５０を貼付する（ステップＳ２）。
【００２１】
次いで、図４（ｃ）に示すように、ダイシングソー６０でウエハ裏面から表面に向かって適当な深さまで削り、ウエハに溝を形成する（ステップＳ３）。この溝は、半導体チップを３次元実装した際に、チップ裏面側の切欠き１７となるため、下層に位置する半導体チップの配線と干渉しない深さにまで削る。更に、同図（ｄ）に示すように、ダイシングソー６０よりも細いダイシングソー７０で溝の中央部を削り、ウエハを個別の半導体チップに切り分ける（ステップＳ４）。ここまでが、３次元実装に使用される半導体チップの製造工程である。
【００２２】
３次元実装工程では、図５（ａ）に示すように、接着フィルム５０を使用し、半導体チップ１０を、実装基板１上の所定の位置に、熱圧着により接着する（ステップＳ５）。接着された後に、実装基板１上の電極６と、半導体チップ１０の電極１６とを、同図（ｂ）に示すように、ボンディングワイヤによって接続する（ステップＳ６）。
【００２３】
次いで、次段の半導体チップである２段目の半導体チップ２０を、図５（ｃ）に示すように半導体チップ１０の上に熱圧着によって接着する（ステップＳ７）。更に、半導体チップ２０の電極２６と、実装基板１の電極６とを、同図（ｄ）に示すように、ボンディングワイヤによって接続する（ステップＳ８）。
【００２４】
積層すべき半導体チップがまだあるときには、ステップＳ７に戻り、更に半導体チップを積層する。積層すべき半導体チップがないときには、３次元実装の工程を終了し、製品として出荷するための次の工程へ進む。３つの半導体チップを積層する例では、ステップＳ７に戻り、半導体チップ２０の上に、半導体チップ３０を積層して、ステップＳ８で半導体チップ３０と実装基板１と接続して、同図（ｅ）に示す、３つの半導体チップが積層された３次元実装の積層型半導体装置が得られる。
【００２５】
本実施形態例の積層型半導体装置では、同じサイズの半導体チップを、従来に比して簡易に、かつ、多く積層することができる。また、半導体チップが、３次元実装に使用されることを想定して設計されていないシングルパッケージ用の半導体チップであっても、再配線技術により電極を半導体チップの外縁部に再配置する。この再配置された電極の形成は、半導体チップを切り離す前に行うことができる。このため、簡易に３次元実装に用いることができる。
【００２６】
図６は、本発明の第２実施形態例の積層型半導体装置に使用される半導体チップを、その裏面側から見た斜視図として示している。本実施形態例は、先の実施形態例とは、ステップＳ３で形成される半導体チップの溝の形成方法、及び、その形状が異なる。本実施形態例では、ステップＳ３では、半導体チップ１０の裏面側をフォトマスクでマスクし、エッチング処理をして、図６に示すように、電極１６の裏側部分のみに切欠き１７を形成する。
【００２７】
本実施形態例では、先の実施形態例に比して、半導体チップの製造工程が複雑になるが、接触を避けるための切欠きを必要最小限にすることができる。このため、半導体チップ外縁部の曲げ強度が増し、ボンディングワイヤを行う際の加圧力を上げることが可能になり、ワイヤボンディングの接続信頼性が向上する。
【００２８】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の積層型半導体装置及びその製造方法は、上記実施形態例にのみ限定されるものでなく、上記実施形態例の構成から種々の修正及び変更を施した積層型半導体装置及びその製造方法も、本発明の範囲に含まれる。
【００２９】
【発明の効果】
以上説明したように、本発明の積層型半導体装置及びその製造方法は、半導体チップを積層した際に、その半導体チップの電極配線と、その上段の半導体チップの裏面とが接触しない切欠きを有するため、同じサイズの半導体チップを簡易に、かつ、多く積層することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態例の積層型半導体装置の示す断面図。
【図２】図１の半導体チップ１０を裏面側から見た斜視図。
【図３】本発明の第１実施形態例の積層型半導体装置の製造方法を示すフローチャート。
【図４】図３の半導体チップ製造工程を、工程毎に示す断面図。
【図５】図３の３次元実装工程を、工程毎に示す断面図。
【図６】本発明の第２実施形態例の積層型半導体装置に用いられる半導体チップを裏面側から見た斜視図。
【図７】従来の３次元実装の半導体装置を示す断面図。
【図８】従来の同じサイズの半導体チップを３次元実装する半導体装置の一例を示す断面図。
【図９】従来の同じサイズの半導体チップを３次元実装する半導体装置の別の例を示す断面図。
【符号の説明】
１：実装基板
１０、２０、３０：半導体チップ
１２：絶縁層
１３：メタル層
１４、２４、３４：電極パッド
６、１６、２６、３６：電極
１７、２７、３７：切欠き
５０：接着フィルム
６０、７０：ダイシングソー
１１０、１２０、１３０、２１０、２２０、２３０：半導体チップ
２４０：スペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004062722.tif 000008
【図８】
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【図９】
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