(57)【特許請求の範囲】
【請求項１】
複数の電力用半導体チップと、複数のダイオードチップとを同一パッケージ内に搭載した半導体素子と、
前記半導体素子を上下から挟む電極と、
を具備し、
前記電力用半導体チップと前記ダイオードチップとは前記パッケージ内に不規則に分散して配置され、かつ、前記ダイオードチップは互いに隣接せずに配置されることを特徴とする半導体装置。
【請求項２】
前記電力用半導体チップ及び前記ダイオードチップは、前記パッケージ内の全体に均一な密度でそれぞれ配置されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体素子と前記電極との間にプリント基板が配置されることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記電力用半導体チップは、ＩＧＢＴ、ＩＥＧＴ、サイリスタのいずれかからなるチップであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記電力用半導体チップは、ＭＯＳ型又はバイポーラ型の半導体チップであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項６】
前記ダイオードチップは、ＦＲＤチップであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マルチチップ構造の圧接型半導体装置に係り、特に装置外囲器の内部構造に関する。
【０００２】
【従来の技術】
従来から、複数のチップを同一パッケージ内に搭載したマルチチップ構造の圧接型半導体装置が提案されている。
【０００３】
図７は、従来技術によるマルチチップ構造の半導体素子の平面図を示す。図８は、図７のVIII−IVII線に沿った半導体素子を用いた圧接型半導体装置の一部断面図を示す。図９は、従来技術による圧接型半導体装置の温度分布図を示す。
【０００４】
図７に示すように、同一パッケージ１１内に例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）のような電力用半導体チップ１２と例えばＦＲＤ（Fast Recovery Diode）のようなダイオードチップ１３とが搭載され、マルチチップ構造の半導体素子１０が形成されている。ここで、パッケージ１１の外周に複数の電力用半導体チップ１２が配置され、パッケージ１１の中央に複数のダイオードチップ１３が配置されている。つまり、電力用半導体チップ１２及びダイオードチップ１３は、それぞれ一塊となって配置されている。
【０００５】
そして、図８に示すように、電力用半導体チップ１２及びダイオードチップ１３を搭載した半導体素子１０は、この半導体素子１０の上下から熱緩衝板１４ａ、１４ｂを介して電極１５ａ、１５ｂで挟まれて圧接される。このようにして、圧接型半導体装置が形成されている。
【０００６】
このような圧接型半導体装置では、図８に示すように、電力用半導体チップ１２にａ方向に電流が流れ、ダイオードチップ１３にｂ方向に電流が流れる。つまり、半導体素子１０には、電力用半導体チップ１２とダイオードチップ１３とに交互に電流が流れる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来の圧接型半導体装置では、電力用半導体チップ１２とダイオードチップ１３とがそれぞれ一塊となって配置されている。このため、ａ方向に電流が流れる第１の領域はパッケージ１１内の外周に集中し、ｂ方向に電流が流れる第２の領域はパッケージ１１の中央に集中する。従って、第１及び第２の領域のどちらかに、通電による発熱が集中してしまう。その結果、図９に示すように、半導体装置内の温度分布に偏りが生じていた。つまり、パッケージ１１の中央部が高温になり、パッケージ１１の外周部が低温となるため、パッケージ１１の中央部と外周部とでは発熱による温度差が非常に大きくなっていた。
【０００８】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、温度分布の偏りを緩和することが可能な半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００１０】
本発明の半導体装置は、複数の電力用半導体チップと複数のダイオードチップとを同一パッケージ内に搭載した半導体素子と、前記半導体素子を上下から挟む電極とを具備する。そして、前記電力用半導体チップと前記ダイオードチップとは前記パッケージ内に不規則に分散して配置され、かつ、前記ダイオードチップは互いに隣接せずに配置されている。
【００１１】
【発明の実施の形態】
本発明は、電力用半導体チップとダイオードチップとを同一パッケージ内に搭載したマルチチップ構造の圧接型半導体装置に関する。
【００１２】
以下に、本発明の実施の形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１３】
［第１の実施形態］
第１の実施形態は、電力用半導体チップとダイオードチップとがパッケージ内において、等間隔で分散されていることを特徴とする。
【００１４】
図１は、本発明の第１の実施形態に係るマルチチップ構造の半導体素子の平面図を示す。図２は、図１のII−II線に沿った半導体素子を用いた圧接型半導体装置の一部断面図を示す。図３は、本発明の第１の実施形態に係る圧接型半導体装置の温度分布図を示す。
【００１５】
図１に示すように、同一パッケージ１１内に複数の電力用半導体チップ１２と複数のダイオードチップ１３とが搭載され、マルチチップ構造の半導体素子１０が形成されている。この電力用半導体チップ１２としては、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＩＥＧＴ（Injection Enhancement Gate Transistor）、サイリスタなどが用いられ、そしてバイポーラ型半導体素子又はＭＯＳ型半導体素子のいずれでもよい。また、ダイオードチップ１３としては、ＦＲＤ（Fast Recovery Diode）が用いられる。このような電力用半導体チップ１２とダイオードチップ１３とは等間隔で分散して配置される。つまり、パッケージ１１内の至る領域においても、電力用半導体チップ１２やダイオードチップ１３の密度がそれぞれほぼ均一となっている。
【００１６】
そして、図２に示すように、電力用半導体チップ１２及びダイオードチップ１３を搭載した半導体素子１０は、この半導体素子１０の上下から熱緩衝板１４ａ、１４ｂを介して電極１５ａ、１５ｂで挟まれて圧接される。このようにして、放熱性の優れた圧接型半導体装置が形成されている。
【００１７】
このような第１の実施形態に係る圧接型半導体装置では、図２に示すように、電力用半導体チップ１２にａ方向に電流が流れ、ダイオードチップ１３にｂ方向に電流が流れる。つまり、半導体素子１０には、電力用半導体チップ１２とダイオードチップ１３とに交互に電流が流れる。
【００１８】
ここで、第１の実施形態では、パッケージ１１内に電力用半導体チップ１２とダイオードチップ１３とが分散して配置されている。このため、ａ方向に電流が流れる領域とｂ方向に電流が流れる領域とが、パッケージ１１内に分散する。その結果、図３に示すように、通電による発熱が分散され、半導体装置内の高温部と低温部との温度差が小さくなっている。
【００１９】
上記第１の実施形態によれば、電力用半導体チップ１２とダイオードチップ１３を分散して配置する。これにより、電流通電モードの動作時に装置内の温度分布を均一化できる。このため、温度分布の偏りが緩和され、装置の安定動作が可能となる。
【００２０】
なお、半導体素子１０と熱緩衝板１４ｂとの間に、ゲートの取り出し用に配線された例えばＰＣＢ（Printed Circuit Board）を設けてもよい。この場合、チップ配置の自由度が向上するという利点がある。
【００２１】
［第２の実施形態］
第２の実施形態は、電力用半導体チップとダイオードチップとがパッケージ内において、不規則に分散されていることを特徴とする。第２の実施形態において、上記第１の実施形態と同様の点については説明を省略し、異なる点のみ説明する。
【００２２】
図４は、本発明の第２の実施形態に係るマルチチップ構造の半導体素子の平面図を示す。図５は、図４のV−V線に沿った半導体素子を用いた圧接型半導体装置の一部断面図を示す。図６は、本発明の第２の実施形態に係る圧接型半導体装置の温度分布図を示す。
【００２３】
図４に示すように、第２の実施形態では、パッケージ１１内に複数の電力用半導体チップ１２とダイオードチップ１３とは不規則に分散して配置される。この際、ダイオードチップ１３は、隣接せずに配置することが望ましい。
【００２４】
そして、図５に示すように、第１の実施形態と同様に、半導体素子１０は、半導体素子１０の上下から熱緩衝板１４ａ、１４ｂを介して電極１５ａ、１５ｂで挟まれて圧接される。これにより、放熱性の優れた圧接型半導体装置が形成されている。
【００２５】
このような第２の実施形態に係る圧接型半導体装置では、図５に示すように、ａ方向に電流が流れる領域とｂ方向に電流が流れる領域とが、パッケージ１１内に分散する。その結果、図６に示すように、通電による発熱が分散され、半導体装置内の高温部と低温部との温度差が小さくなっている。
【００２６】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００２７】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００２８】
【発明の効果】
以上説明したように本発明によれば、温度分布の偏りを緩和することが可能な半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るマルチチップ構造の半導体素子を示す平面図。
【図２】図１のII−II線に沿った半導体素子を用いた圧接型半導体装置の一部断面図。
【図３】本発明の第１の実施形態に係る圧接型半導体装置の温度分布図。
【図４】本発明の第２の実施形態に係るマルチチップ構造の半導体素子を示す平面図。
【図５】図４のV−V線に沿った半導体素子を用いた圧接型半導体装置の一部断面図。
【図６】本発明の第２の実施形態に係る圧接型半導体装置の温度分布図。
【図７】従来技術によるマルチチップ構造の半導体素子を示す平面図。
【図８】図７のVIII−VIII線に沿った半導体素子を用いた圧接型半導体装置の一部断面図。
【図９】従来技術による圧接型半導体装置の温度分布図。
【符号の説明】
１０…半導体素子、
１１…パッケージ、
１２…電力用半導体チップ、
１３…ダイオードチップ、
１４ａ、１４ｂ…熱緩衝板、
１５ａ、１５ｂ…電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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