(57)【特許請求の範囲】
【請求項１】
低抵抗エピ層を有する半導体基板と、
前記低抵抗エピ層の表面から前記半導体基板まで達する深さを有し、底面よりも開口部が広く、開口周縁部に丸みを持ったテーパ面が形成されたトレンチと、
前記トレンチの側壁から前記低抵抗エピ層に第１導電型不純物と第２導電型不純物がイオン注入されて熱拡散により形成され、隣り合うトレンチの対向する側壁面にそれぞれ沿って縦方向に形成された第２導電型ピラー層とそれらに挟まれて隣接して縦方向に形成された第１導電型ピラー層と、
前記トレンチの内部に埋め込まれた絶縁物と、
前記第１導電型ピラー層の表面に選択的に形成された第２導電型のソース領域と、
前記第２導電型のソース領域と前記第２導電型ピラー層との間のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを具備し、
前記第１導電型ピラー層をベースとし、前記第２導電型ピラー層を電流経路とし、前記半導体基板をドレインとするMOS FET が形成されてなり、
前記第１導電型ピラー層の表面から4.0 μｍ以上の深さ位置で濃度分布の勾配が零付近になって一定濃度になっていることを特徴とする半導体装置。
【請求項２】
前記第１導電型不純物のイオン注入のドーズ量は、開口周縁部の丸みを持ったテーパ面により制御され、前記第１導電型ピラー層の表面から深さ方向における不純物濃度が第１導電型ピラー層の表面から所定の深さ位置まで深さとともに減少していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１導電型ピラー層の上部表面部は第１導電型不純物濃度が濃いベース領域となっていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第２導電型ピラー層における（第２導電型不純物量−第１導電型不純物量）の総量と前記第１導電型ピラー層における（第１導電型不純物量−第２導電型不純物量）の総量とは、±5 ％以内の差となるように設定されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２導電型ピラー層の上部表面のうち前記トレンチ側壁部に連なる一部に選択的に前記第２導電型のソース領域と同不純物濃度の第２導電型領域が形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記低抵抗エピ層を有する半導体基板は、N-エピ層を有するN+基板であり、前記第１導電型不純物はＢ、前記第２導電型不純物はAsであることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記トレンチの内部に埋め込まれた絶縁物は、
前記トレンチの内壁に Si02 膜あるいはSi3 N4 膜を介してポリシリコンが埋め込まれていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記ゲート絶縁膜は SiO2 であり、前記ゲート電極はポリシリコンあるいは金属シリサイドであることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
低抵抗エピ層を有する半導体基板の低抵抗エピ層の表面から前記半導体基板に達する深さを有し、底面よりも開口部が広く、開口周縁部に丸みを持ったテーパ面を備えたトレンチを形成する工程と、
前記トレンチの側壁に第１導電型不純物と第２導電型不純物をイオン注入して熱拡散を行うことにより、第１導電型不純物と第２導電型不純物の拡散係数の違いを利用してトレンチ側壁面に縦方向に沿う第２導電型ピラー層およびそれに縦方向に沿って隣接するとともに表面から深さ方向における不純物濃度が表面から所定の深さ位置まで深さとともに減少する第１導電型ピラー層を形成する工程と、
前記トレンチの内部に絶縁物を埋め込んだ後に表面を平坦化する工程と、
前記第１導電型ピラー層の上部表面に選択的に第２導電型ソース領域を形成し、該第２導電型ソース領域と前記第２導電型ピラー層との間のチャネル領域上にゲート絶縁膜を介してゲート電極を形成する工程とを具備し、
前記半導体基板をドレインとし、前記第２導電型ピラー層を前記ドレインと前記第２導電型のソース領域との間の電流経路とするMOS FET を形成することを特徴とする半導体装置の製造方法。
【請求項１０】
前記イオン注入に際して、前記第１導電型不純物のイオン注入のドーズ量を開口周縁部の丸みを持ったテーパ面により制御して前記不純物濃度の分布を実現することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記イオン注入に際して前記第１導電型ピラー層の上部表面部に第１導電型不純物のイオン注入のドーズ量を多くし、前記拡散により第１導電型ピラー層の上部表面部に第２導電型ベース領域を形成することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記平坦化する工程は、CMP あるいはエッチングを用いることを特徴とする請求項９乃至１１のいずれか１項記載の半導体装置の製造方法。
【請求項１３】
前記低抵抗エピ層を有する半導体基板は、N-エピ層を有するN+基板であり、前記第１導電型不純物はＢ、前記第２導電型不純物はAsであることを特徴とする請求項９乃至１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記トレンチの内部に絶縁物を埋め込む際、
トレンチの内壁に Si02 膜あるいはSi3 N4 膜を形成した後、トレンチの内部にポリシリコンを成長させることを特徴とする請求項９乃至１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記ゲート絶縁膜は SiO2 であり、前記ゲート電極はポリシリコンあるいは金属シリサイドであることを特徴とする請求項９乃至１４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係り、特に単位素子領域にそれぞれ縦方向に形成されたN 型領域およびP 型領域が横方向に隣接するMOS FET 構造を有する半導体装置の構造およびその製造方法に関するもので、低オン抵抗・高耐圧が要求されるパワースイッチング素子に使用される。
【０００２】
【従来の技術】
MOS FET を利用したパワースイッチング素子は、低オン抵抗化・高耐圧化が求められるが、従来のプレーナ構造のパワーMOS FET は、オン抵抗を下げると耐圧も下がり、高耐圧化するとオン抵抗が高くなるという相反する関係を有する。
【０００３】
即ち、図５に示すようなプレーナ構造のパワーMOS FET は、不純物濃度が比較的濃いN+基板61上に形成された不純物濃度が比較的薄いN-エピ層62の表面にMOS構造が形成されており、基板裏面からN-エピ層62を介してMOS FET ヘの電流経路をとっている。
【０００４】
このため、MOS FET のオン動作時の抵抗（オン抵抗）はN-エピ層62の厚さに依存する。また、空乏層はN-エピ層62中を伸びるので、耐圧維持はN-エピ層62の厚さで決まる。このように、電流経路と耐圧を維持する領域が同一であるので、高耐圧化のためにN-エピ層62の厚さを大きくとると、オン抵抗が上がり、逆に、N-エピ層62の厚さを薄くしてオン抵抗を下げると、耐圧も下がるという相反する関係が存在しており、両者を満足させることは困難であった。
【０００５】
上記した従来のプレーナ構造のパワーMOS FET における低オン抵抗と高耐圧化との相反する関係を払拭し、低オン抵抗・高耐圧化を図るために、例えば" Cool mos-a new milestone in high voltage Power MOS " by L.Lorenz, G.Deboy（文献１）により、Super Junction（超接合）構造を有するMOS FET （クールMOS; Siemens社登録商標）が提案されている。
【０００６】
この超接合構造のパワーMOS FET は、図６に示すように、電流経路となるN ピラー（pillar）領域71とドレイン・ソース間逆方向耐圧を維持するためのP ピラー層72をそれぞれ縦方向に形成している。
【０００７】
この構造により、オン抵抗はN ピラー層71の濃度に依存し、耐圧は、横方向へ空乏層を伸ばすので、N ピラー層71とP ピラー層72の濃度と幅で決まる。その結果、図５に示した従来のプレーナ構造のパワーMOS FET に対して、同等のドレイン・ソース間逆方向耐圧（例えば600 Ｖ）を確保し、且つ、オン抵抗を約1/3 〜1/4 に低減させることが可能になる。
【０００８】
【発明が解決しようとする課題】
しかし、文献１に示されているMOS FET の製造プロセスは、シリコンのエピタキシャル成長とパターニングとイオン注入を複数回繰り返す必要があるので複雑である。このような非常に長いプロセスに伴い、費用と時間を必要とし、製造価格が大幅に上昇し、半導体チップのコスト面でメリットが少ない。
【０００９】
この点を改善すべく、本願出願人は、低オン抵抗化・高耐圧化の両方を満足するパワーMOS FET を低コストで製造し得る生産性の高いディープトレンチMOS(Deep Trench MOS;DTMOS)の構造およびその製造方法を提案した。
【００１０】
このDTMOS 構造は、超接合構造並の低オン抵抗特性を、比較的短い製造工程（ディープトレンチ形成、B とAsの同時イオン注入および熱拡散、絶縁物分離領域形成、平坦化）により、200 Ｖ以上の中高耐圧を有するMOS FET を実現可能としたものであり、大幅な工程削減が可能となり、製造価格が半減する。
【００１１】
ここで、上記提案に係るDTMOS FET の基本構造およびその製造方法について概略を説明しておく。
【００１２】
図７は、現在提案中のDTMOS FET の基本構造の一部を示す断面図である。
【００１３】
このDTMOS FET の各単位素子（セル）は、ボロン(Boron;B) 拡散により幅10μｍで縦方向に形成された断面短冊状のP+ピラー層83の両側（両横）にヒ素(As)拡散により幅約2.5 μｍで縦方向に形成された断面短冊状のN+ピラー層84が存在するNPN ピラー層を有する。そして、このNPN ピラー層を取り囲んでトレンチ（溝）が設けられ、その内部に絶縁物85が埋め込まれている。
【００１４】
上記２つのN+ピラー層84内での（As−B ）総量の合計とP+ピラー層83内での（B −As）総量とは、±5 ％以内の差で等しく設定されている。この不純物量の高精度の制御は、トレンチ側壁へのAs，B のイオン注入によって達成できる。
【００１５】
そして、P+ピラー層83の上部にP+ベース(base)領域87が形成され、その表面に選択的にN+ソース(Source)領域86が形成されており、チャネル領域（N+ソース領域86とN+ピラー層84とで挟まれたP 領域表面部分）上にゲート酸化膜88を介してゲート電極89が形成されており、その上に形成された層間絶縁膜の開口部を介してN+ソース領域86にコンタクトするようにソース金属配線90が形成されている。これにより、N+基板80をドレインとし、N+ピラー層84を電流経路とするパワーMOSFET 構造が実現されている。
【００１６】
図８は、図７に示したDTMOS FET の一例としてストライプパターン型のDTMOSFET の平面パターンおよび断面構造の一部を示す斜視図である。
【００１７】
この構造は、各単位素子のNPN ピラー層とトレンチ部を平面ストライプパターン状に配置したものである。
【００１８】
図９は、図７に示したDTMOS FET の他の例として、オフセットメッシュ型のDTMOS FET の平面パターンおよび断面構造の一部を示す斜視図である。
【００１９】
この構造は、DTMOS のチャンネル密度を上げるために、各単位素子のNPN ピラー層を平面オフセットメッシュ状に配置したものである。
【００２０】
図１０は、図７乃至図９に示したDTMOS FET のN+ピラー層の構造の改善例に係るDTMOS FET の構造の一例を示す断面図である。
【００２１】
図７乃至図９に示した構造では、電圧印加時にN+ピラー層84の表面に空乏層が広がるので、表面電荷の影響を受けやすくなり、Na+ イオン等があると部分的に空乏化が妨げられ、その部分に電界集中が起き、ブレークダウンにつながるおそれがある。
【００２２】
これに対して図１０に示す構造は、N+ピラー層84の表面のうちでトレンチ側壁部に連なる一部にN+領域84a を形成したことにより、電圧印加時にN+ピラー層84の表面に空乏層が達しないようにしている。この場合、N+領域84a はN ソース領域の形成時に同時に形成できるので、工程の増加は伴わない。
【００２３】
図１１は、図７乃至図９に示したトレンチ内部の絶縁物85の構造の改善例に係るDTMOS FET の構造の一例を示す断面図である。
【００２４】
図７乃至図９に示した構造では、トレンチ内部は絶縁物85で埋め込まれているが、トレンチ内部を酸化膜(SiO2 膜）等の絶縁物85で完全に埋め込むのには、長い時間を必要とする。また、埋め込み後の熱工程で、N+ピラー層84、P+ピラー層83のシリコンと上記 SiO2 膜等の絶縁物85の熱膨脹係数の差からトレンチ底部のシリコンに大きな熱応力が加わり、その部分に結晶欠陥が集中的に発生し、リーク電流が増加するおそれがある。
【００２５】
これに対して図１１に示す構造は、トレンチ側面に絶縁膜85a を形成した後にトレンチ内部をポリシリコン(Poly Si) 85b で埋めたものである。トレンチ内部のポリシリコン85b は、電流経路ではなく、完全な埋め込みは必要でないので、高成長速度（短時間）で形成する（埋め込む）ことが可能である。
【００２６】
また、N+ピラー層84、P+ピラー層83のシリコンとトレンチ内部のポリシリコン85b の熱膨脹係数は等しいので、ポリシリコン85b の埋め込み後に熱工程を経てもトレンチ底部のシリコンに大きな熱応力が加わることはない。したがって、その部分に結晶欠陥が発生してリーク電流が増加するようなことは防止される。
【００２７】
図１２は、図７に示したDTMOS FET の製造工程の一部を概略的に説明するためにDTMOS FET の断面構造の一部を示している。
【００２８】
まず、N+基板80上に形成されたN-エピ層81の表面からN+基板80に達するトレンチ82を反応性イオンエッチング(RIE) にて形成する。この時、N-エピ層81表面のトレンチ以外の部分は酸化膜91で覆われている。
【００２９】
次に、例えば回転イオン注入法により、トレンチ側壁に約7 °の注入角度でAsおよびB のイオンを注入する。次に、1150℃で24時間以上の熱拡散により、As，B の同時拡散を行う。
【００３０】
この際、Asの拡散係数よりB の拡散係数の拡散係数が十分に大きいことにより、トレンチ側壁から、Asは約2.5 μｍ拡散してN+ピラー層84となり、B は約7.5 μｍ拡散するとともに両側からの拡散が重なってP+ピラー層83となる。即ち、熱処理後の構造は、内部のP+ピラー層83を挟んでトレンチ側壁部にN+ピラー層84が存在するNPN ピラー層が完成する。
【００３１】
次に、トレンチ側面に熱酸化により酸化膜(SiO2 膜）を形成し、さらに、気相成長(Chemical Vapor Deposition;CVD）法により Si02 膜あるいはSiN 膜を形成する。この際、図１１に示したような絶縁物の構造を実現するためには、トレンチ側面に絶縁膜、例えば酸化膜(SiO2 膜）85a を形成した後、トレンチ内部をポリシリコン85b で埋め戻すようにしてもよい。この時、トレンチ内部のポリシリコン85b は、トレンチ側面の両側から成長させるので、短時間で埋込み可能である。
【００３２】
次に、化学的機械研磨(CMP) により基板表面を平坦化する。それ以降の工程は、プレーナ構造のMOS FET の製造工程と同様に行い、図７に示したように、P+ピラー層83の上部にP+ベース領域を形成し、P+ベース領域上の一部にN+ソース領域、チャネル領域（N+ソース領域とN+ピラー層とで挟まれたP 領域表面部分）上にゲート酸化膜を介してゲート電極を形成することにより、N+基板80をドレインとし、N+ピラー層84を電流経路とするパワーMOS FET 構造を実現する。
【００３３】
上記製造方法は、P+ピラー層83、N+ピラー層84を形成し、表面を平坦化するまでのプロセスは、N-エピタキシャル成長が1 回、トレンチ埋め込みが1 回、B イオンとAsイオンのインプラが少ない。
【００３４】
ところで、図７に示した構造では、MOS FET の閾値電圧Ｖthを確保するために、P+ピラー層83の上部表面にあるP+ベース領域87の形成に際して、P+ピラー層83より高濃度になるようにB イオンを注入し、熱拡散しなくてはならない。
【００３５】
したがって、不純物濃度が濃いP+ベース領域87とP+ピラー層83との境目は、濃度勾配が急峻になり、P+ベース領域87下で電界集中が起り易く、耐圧に不利になるという問題がある。
【００３６】
上記したように現在提案されている超接合構造を有するパワーMOS FET は、ソース領域下のベース領域で電界が集中し、ドレイン・ソース間逆方向耐圧に不利になるという問題があった。
【００３７】
本発明は上記の問題点を解決するためにされたもので、ソース領域下のベース領域における電界集中を防ぎ、より高いドレイン・ソース間逆方向耐圧を安定に確保するとともにオン抵抗が低いMOS FET を実現可能な半導体装置およびその製造方法を提供することを目的とする。
【００３８】
【課題を解決するための手段】
本発明の半導体装置は、低抵抗エピ層を有する半導体基板と、前記低抵抗エピ層の表面から前記半導体基板まで達する深さを有し、底面よりも開口部が広く、開口周縁部に丸みを持ったテーパ面が形成されたトレンチと、前記トレンチの側壁から前記低抵抗エピ層に第１導電型不純物と第２導電型不純物がイオン注入されて熱拡散により形成され、隣り合うトレンチの対向する側壁面にそれぞれ沿って縦方向に形成された第２導電型ピラー層とそれらに挟まれて隣接して縦方向に形成された第１導電型ピラー層と、前記トレンチの内部に埋め込まれた絶縁物と、前記第１導電型ピラー層の表面に選択的に形成された第２導電型のソース領域と、前記第２導電型のソース領域と前記第２導電型ピラー層との間のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを具備し、前記第１導電型ピラー層をベースとし、前記第２導電型ピラー層を電流経路とし、前記半導体基板をドレインとするMOS FET が形成されてなり、前記第１導電型ピラー層の表面から4.0 μｍ以上の深さ位置で濃度分布の勾配が零付近になって一定濃度になっていることを特徴とする。
【００４０】
また、本発明の半導体装置の製造方法は、低抵抗エピ層を有する半導体基板の低抵抗エピ層の表面から前記半導体基板に達する深さを有し、底面よりも開口部が広く、開口周縁部に丸みを持ったテーパ面を備えたトレンチを形成する工程と、前記トレンチの側壁に第１導電型不純物と第２導電型不純物をイオン注入して熱拡散を行うことにより、第１導電型不純物と第２導電型不純物の拡散係数の違いを利用してトレンチ側壁面に縦方向に沿う第２導電型ピラー層およびそれに縦方向に沿って隣接するとともに表面から深さ方向における不純物濃度が表面から所定の深さ位置まで深さとともに減少する第１導電型ピラー層を形成する工程と、前記トレンチの内部に絶縁物を埋め込んだ後に表面を平坦化する工程と、前記第１導電型ピラー層の上部表面に選択的に第２導電型ソース領域を形成し、該第２導電型ソース領域と前記第２導電型ピラー層との間のチャネル領域上にゲート絶縁膜を介してゲート電極を形成する工程とを具備し、前記半導体基板をドレインとし、前記第２導電型ピラー層を前記ドレインと前記第２導電型のソース領域との間の電流経路とするMOS FET を形成することを特徴とする。
【００４１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００４２】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係るDTMOS FET の断面構造の一部を示している。
【００４３】
このDTMOS FET は、Siウェハ上に形成されてチップに分離されたものである。N++ 基板1 上に形成されたN-エピ層において、ボロン(B) を拡散した幅10μｍの断面短冊状のP+ピラー層3 の両側（両横）にヒ素(As)を拡散した幅約2.5 μｍの断面短冊状のN+ピラー層4 が存在するNPN ピラー層（幅は約15μｍ）が左右方向に繰り返し存在する。この場合、NPN ピラー層を取り囲んで、N-エピ層表面からN++ 基板1 内に達する深さ（50μｍ以上）で幅が約8 μｍのトレンチ（溝）が設けられ、その内部に絶縁物層5 が埋め込まれることにより、互いに分離された多数の単位素子（セル）が形成されている。この場合、トレンチは、N-エピ層の表面からN++ 基板1 まで達する深さを有し、底面よりも開口部が広く、開口周縁部に丸みを持ったテーパ面が形成されている。
【００４４】
上記NPN ピラー層において、２つのN+ピラー層4 内での（As−B ）総量の合計とP+ピラー層3 内での（B −As）総量とは、±5 ％以内の差で等しく設定されている。つまり、P+ピラー層3 とN+ピラー層4 はほぼ同濃度であり、このような不純物量の高精度の制御は、トレンチ側壁へのB,Asのイオン注入によって達成できる。また、P+ピラー層3 における表面から深さ方向への不純物濃度の分布は、後述するように設定制御されている。
【００４５】
そして、P+ピラー層3 の表面には選択的にN+ソース領域6 が形成されており、このN+ソース領域6 とN+ピラー層4 との間のチャネル領域上にゲート絶縁膜8 を介してゲート電極9 が形成されており、その上に形成された層間絶縁膜の開口部を介してN+ソース領域6 にコンタクトするようにソース金属配線10が形成されている。これにより、N+ソース領域6 とN++ 基板（ドレイン領域）1 との間でN+ピラー層4 を電流経路とするNMOS FETが構成されている。
【００４６】
なお、P+ピラー層3 の上部表面付近の不純物濃度が濃い部分をベース領域として用いることができるが、所望の閾値電圧Ｖthを確保するために、P+ピラー層3の上部表面付近に図中点線で示すようにP+ベース領域7 を形成した場合でも、前記と同様に、不純物濃度の分布としてP+ベース領域7 とP+ピラー層3 との境界付近においても深さ方向に緩やかな勾配を持たせることができる。
【００４７】
なお、トレンチ内部には、図１１に示したように、トレンチ内壁に誘電膜（例えばSi3 N4 あるいは SiO2 ）が形成された後に、絶縁物（ポリシリコンあるいは SiO2 ）が埋め込まれてもよい。ゲート絶縁膜8 は、基板の強度を保つために熱酸化膜(SiO2 ) が用いられている。ゲート電極9 は、ポリシリコンあるいは金属シリサイドが用いられている。
【００４８】
また、図１０に示した場合と同様に、N+ピラー層4 の表面のうちでトレンチ側壁部に連なる一部にN+領域を形成することにより、電圧印加時にN+ピラー層4 の表面に空乏層が達しないようにしてもよい。
【００４９】
また、上記したような断面構造を有するDTMOS FET の平面パターンは、図８に示したようなストライプパターンでもよく、図９に示したようなオフセットメッシュ型パターンでもよい。
【００５０】
図２は、図１に示したDTMOS FET のP+ピラー層3 内の垂直断面（B-B'線）における不純物濃度の分布の一例を示している。
【００５１】
本例では、各単位素子のNPN ピラー層の中央に位置するP+ピラー層3 における上部表面から深さ方向への不純物濃度の分布として、表面部の濃度が濃い部分（ベース領域）から深さ方向へ向かって緩やかな勾配を有しながら濃度が低下し、表面から約4.0 μｍ以上の深さ位置（ベース領域より深い位置）で濃度分布の勾配が零付近になってほぼ一定濃度になっている。
【００５２】
図３は、図１に示したDTMOS FET のP+ピラー層3 の上部表面での濃度分布の勾配が零付近になってほぼ一定濃度になる深さ位置（P ベース深さ）をパラメータとしてドレイン・ソース間逆方向耐圧をシミュレーションにより検証した結果の一例を示すグラフである。
【００５３】
この結果から、P ベース深さが3.5 μｍの場合に耐圧400 Ｖが得られる400 Ｖ系のDTMOS FET に本発明を適用し、P ベース深さを約4.0 μｍ以上にすれば、耐圧が408 Ｖ以上（2 ％以上）に向上し、P ベース深さを約4.5 μｍ以上にすれば、耐圧が413 Ｖ以上（3 ％以上）に向上することが分かる。600 Ｖ系のDTMOS FETに本発明を適用しても、同様な効果が得られることは容易に推察できる。
【００５４】
即ち、上記実施例のDTMOS FET の構造によれば、図７を参照して前述した提案例と同様に、オン抵抗を従来のプレーナ型MOS FET に対して大幅に低減することができる。また、P+ピラー層3 における上部表面付近が不純物濃度の濃いベース領域として用いられており、所望の閾値電圧Ｖthを確保することができ、しかも、上部表面から所定の深さ部分までは不純物濃度の分布が緩やかな勾配を有するので、ソース領域下の電界集中を和らげることができる。その結果、より高いドレイン・ソース間逆方向耐圧を実現することができる。
【００５５】
なお、上記説明では、N 型のDTMOS FET を示したが、P 型のDTMOS FET にも同様に本発明を適用することができる。
【００５６】
図４（ａ）乃至（ｄ）は、図１に示したDTMOS FET の製造工程の一例として、単位素子（セル）の半分を取り出して断面構造を示している。
【００５７】
即ち、まず、図４（ａ）に示すように、半導体基板（N++ 基板）1 上に低抵抗エピ層（N-エピ層）2 を形成した後、N-エピ層2 の表面上にエッチングマスク11を形成し、N-エピ層2 の表面からN++ 基板1 まで達するように深く、かつ、底面よりも開口部が広いトレンチ12を形成する。
【００５８】
この際、後述の効果を得るために、トレンチ開口周縁部に丸みを持ったテーパ面を形成しておく。このようなトレンチ開口周縁部を形成する工程の一例としては、トレンチ開口後に、トレンチ開口のために用いた基板上のエッチングマスク（例えば SiO2 膜）11のトレンチ開口周縁部付近を後退させるように処理（例えばフッ化アンモンを用いた等方性エッチング）し、CDE を用いてエッチングすることによりトレンチ開口周縁部に丸みを持たせるようにすればよい。
【００５９】
また、上記したようなトレンチ開口周縁部を形成する工程の他の例としては、トレンチ側面にテーパをつけるように開口するエッチングマシンを使用する際、RIE 用ガスの供給時間とデポジット用ガスの供給時間を所定のパターンにしたがって変化させながら繰り返すことによりトレンチ開口周縁部に丸みを持たせるようにしてもよい。
【００６０】
次に、例えば回転イオン注入法により、図４（ｂ）に示すように、トレンチ側壁に約7 °の注入角度でP 型不純物（本例ではB ）とN 型不純物（本例ではAs）をイオン注入する。この際、Asのイオン注入は、例えば加速電圧が60KeＶ、ドーズ量が4.1 ×1013ｃｍ-2の条件で行い、B のイオン注入は、例えば加速電圧が60KeＶ、ドーズ量が4 ×1013ｃｍ-2の条件で行う。
【００６１】
次に、1150℃、2000分以上の熱拡散により、As，B の同時拡散を行う。この際、B の拡散係数の拡散係数がAsの拡散係数より十分に大きいことにより、図４（ｃ）に示すように、トレンチ側壁面に縦方向に沿う断面短冊状のN ピラー層4およびそれに横方向に隣接するとともに両側からの拡散が重なった断面短冊状のP ピラー層3 が、それぞれほぼ同濃度で形成される。即ち、熱処理後の構造は、内部のP ピラー層3 を挟んで両側（トレンチ側壁部）にN ピラー層4 が存在するNPN ピラー層が完成する。
【００６２】
また、上記２つのN ピラー層4 内での（As−B ）総量の合計とP ピラー層3 内での（B −As）総量とは、±5 ％以内の差で等しくなる。この不純物量の高精度の制御は、前述したようなトレンチ側壁へのAs，B イオンの同時注入によって達成できる。
【００６３】
また、イオン注入で入射される面の向き（角度）でイオン注入のドーズ量が決まることに着目し、予めトレンチ開口周縁部のテーパ面に丸みを持たせているので、イオン注入で入射される面の向き（角度）がテーパ面の丸みにより変化し、P ピラー層3 における上部表面から深さ方向への不純物濃度の分布の勾配が緩やかになるように制御することが可能になる。
【００６４】
次に、図４（ｄ）に示すように、トレンチ内部に絶縁物5 を埋め込んだ後に、例えばCMP 法あるいはエッチングにより表面を平坦化する。本例では、トレンチ面に熱酸化により酸化膜(SiO2 膜）を形成し、さらに、気相成長(Chemical Vapor Deposition;CVD）法により Si02 膜あるいはSiN 膜を形成する。
【００６５】
この際、トレンチ内壁にSi3 N4 膜あるいは Si02 膜を形成した後に、トレンチ内に優先的にポリシリコン(Poly Si) を成長させて埋めるようにしてもよい。トレンチ内部のポリシリコンは、電流経路ではないので完全な埋め込みは必要でなく、トレンチ側面の両側から成長させることにより高成長速度での埋め込みが可能である。
【００６６】
次に、P ピラー層3 の上部表面のチャネル領域上にゲート絶縁膜8 を介してゲート電極9 を形成するとともに、P ピラー層3 の表面に選択的にN+ソース領域6を形成する。これにより、N++ 基板1 をドレインとし、N+ピラー層4 をN+ソース領域6 とドレインとの間の電流経路とするDTMOS FET が得られる。
【００６７】
即ち、上記実施例のDTMOS FET の製造方法によれば、エピ層表面から基板に達する深さを有し、底面よりも開口部が広く、開口周縁部に丸みを持ったテーパ面を備えたトレンチを形成し、トレンチ側壁にP 型不純物とN 型不純物をイオン注入して熱拡散を行うことにより、トレンチ側壁面に縦方向に沿うN ピラー層4 およびそれに縦方向に沿って隣接するP ピラー層3 を形成する。
【００６８】
このような工程により、表面から深さ方向における不純物濃度の分布が表面から所定の深さ位置まで緩やかに変化するP ピラー層3 を形成することが可能になる。この際、同時にP ピラー層3 の上部表面に、不純物濃度の濃い部分（P ベース層）を形成することが可能になり、後でP ベース層を形成する工程を削減することが可能になる。但し、後でP ベース層形成工程を実施してもよいことはいうまでもない。
【００６９】
なお、上記説明では、N 型のDTMOS FET の製造方法を示したが、P 型のDTMOSFET の製造方法にも同様に本発明を適用することができる。
【００７０】
＜第２の実施の形態＞
第１の実施の形態では、DTMOS FET のトレンチ開口周縁部に丸みを持ったテーパ面を持たせたが、DTMOS FET のトレンチ開口周縁部に丸みを持ったテーパ面を持たせない場合でも、図２に示したような不純物濃度分布を持たせる構造（第２の実施の形態）とすることにより、前述したと同様の効果が得られる。
【００７１】
＜第３の実施の形態＞
第２の実施の形態第１の実施の形態では、DTMOS FET を示したが、プレーナ構造のMOS FET においても、P ベース領域に図２に示したような不純物濃度分布を持たせる構造（第３の実施の形態）とすることにより、前述したと同様の効果が得られることは容易に推察できる。
【００７２】
【発明の効果】
上述したように本発明によれば、ソース領域下のベース領域における電界集中を防ぎ、より高いドレイン・ソース間逆方向耐圧を安定に確保するとともにオン抵抗が低いMOS FET を実現可能な半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るDTMOS FET の構造の一部を示す断面図。
【図２】図１に示したDTMOS FET のP+ピラー層内の垂直断面（B-B'線）における不純物濃度の分布の一例を示す図。
【図３】図１に示したDTMOS FET のP ベース深さをパラメータとしてドレイン・ソース間逆方向耐圧をシミュレーションにより検証した結果の一例を示すグラフ。
【図４】図１に示したDTMOS FET の製造工程の一例として単位素子（セル）の半分を取り出して示す断面図。
【図５】従来のプレーナ構造のパワーMOS FET の一部を示す断面図。
【図６】従来の超接合構造のパワーMOS FET の一部を示す断面図。
【図７】現在提案中のDTMOS FET の基本構造の一部を示す断面図。
【図８】図７に示したDTMOS FET の一例としてストライプパターン型のDTMOS FET の平面パターンおよび断面構造の一部を示す斜視図。
【図９】図７に示したDTMOS FET の他の例として、オフセットメッシュ型のDTMOS FETの平面パターンおよび断面構造の一部を示す斜視図。
【図１０】図７乃至図９に示した構造の改善例に係るDTMOS FET の構造の一例を示す断面図。
【図１１】図７乃至図９に示したトレンチ内部の絶縁物85の構造の改善例に係るDTMOS FET の構造の一例を示す断面図。
【図１２】図７に示したDTMOS FET の製造工程の一部を概略的に説明するためにDTMOS FET の構造の一部を示す断面図。
【符号の説明】
1 …N++ 基板、
2 …N-エピ層、
3 …P+ピラー層、
4 …N+ピラー層、
5 …絶縁物層、
6 …N+ソース領域、
7 …P+ベース領域、
8 …ゲート絶縁膜、
9 …ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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