(57)【特許請求の範囲】
【請求項１】
共通の集積処理により、共通基板上に形成されたアクティブマトリクスおよびデジタルデータドライバを備えるアクティブマトリクスディスプレイであって、
前記アクティブマトリクスはＭ本のデータ線を有し、
前記デジタルデータドライバは、
ｍ個の画素用の表示データを格納するための少なくとも１つの集合を形成するｍ個（ここで、ｍがＭよりも小さい）のレジスタと、
該ｍ個のレジスタから、それぞれ、前記表示データを受信するように構成されたｍ個のデジタル／アナログ変換器とを含み、
前記ｍ個の変換器から、それぞれ、所望の画素状態を表わすアナログ信号を受信するためのｍ本のバス線と、
前記データ線のうちの物理的に隣接するｍ本のデータ線群を、順番に、該ｍ本のバス線に、それぞれ、接続するためのスイッチングネットワークとをさらに備え、
前記集合または各集合が、１〜ｉまで順番にイネーブルされるｉ個のレジスタを含み、該１番目のレジスタ〜（ｉ−１）番目のレジスタの各々が、１〜（ｉ−１）まで順番にイネーブルされた入力レジスタ、および該ｉ番目のレジスタと同期してイネーブルされた出力レジスタを含むことを特徴とする、ディスプレイ。
【請求項２】
前記レジスタが１つの集合を形成し、ｍが２以上であり、かつＭ／２以下であることを特徴とする、請求項１に記載のディスプレイ。
【請求項３】
ｍが６に等しいことを特徴とする、請求項２に記載のディスプレイ。
【請求項４】
Ｍ  ｍｏｄ  ｍの値がゼロでなく、前記スイッチングネットワークが、前記データ線のうち、Ｍ  ｍｏｄ  ｍの値の物理的に隣接するデータ線のさらなる群を、それぞれ、Ｍ  ｍｏｄ  ｍの値の前記バス線に接続するように構成されることを特徴とする、請求項２に記載のディスプレイ。
【請求項５】
前記レジスタはｍ／ｎ個のレジスタから成るｎ個の集合を含み、ここで、ｎがｍよりも小さく、前記各集合が、個々の色成分用の表示データを格納するように構成されることを特徴とする、請求項１に記載のディスプレイ。
【請求項６】
ｎが３に等しいことを特徴とする、請求項５に記載のディスプレイ。
【請求項７】
ｍが１８に等しいことを特徴とする、請求項６に記載のディスプレイ。
【請求項８】
Ｍ  ｍｏｄ  （ｍ／ｎ）の値がゼロでなく、前記スイッチングネットワークが、前記データ線のうちのＭ  ｍｏｄ  （ｍ／ｎ）の値の物理的に隣接するデータ線のさらなる群を、それぞれ、前記Ｍ  ｍｏｄ  （ｍ／ｎ）の値のバス線に接続するように構成されることを特徴とする、請求項５に記載のディスプレイ。
【請求項９】
前記入力レジスタおよび前記出力レジスタの各々が、単一のピクセルデータワードの格納容量を有することを特徴とする、請求項１に記載のディスプレイ。
【請求項１０】
前記スイッチングネットワークが複数のスイッチ群を含み、各群のスイッチが、前記バス線を、前記データ線の個々の群に接続するように同期してスイッチするように構成されることを特徴とする、請求項１に記載のディスプレイ。
【請求項１１】
第２のシフトレジスタの段が前記スイッチ群の各々を制御するように構成されることを特徴とする、請求項１０に記載のディスプレイ。
【請求項１２】
前記第２のシフトレジスタが、前記第１のシフトレジスタの段によりクロックされるように構成され、前記集合または各集合が、該集合の前記レジスタを順番にイネーブルするための第１のシフトレジスタを含む、請求項１１に記載のディスプレイ。
【請求項１３】
前記マトリクスが液晶ディスプレイマトリクスであることを特徴とする、請求項１に記載のディスプレイ。
【請求項１４】
前記デジタルデータドライバおよび前記マトリクスがポリ−シリコン薄膜トランジスタから形成されることを特徴とする、請求項１に記載のディスプレイ。
【請求項１５】
前記デジタルデータドライバが前記基板の片側に形成されることを特徴とする、請求項１に記載のディスプレイ。
【請求項１６】
前記アクティブマトリクスが前記基板の片側に形成されることを特徴とする、請求項１５に記載のディスプレイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクスディスプレイに関する。
【０００２】
このコンテクストにおいて、「ディスプレイ」なる用語は、観察者により直接見られるように意図されたデバイスだけでなく、他の目的、例えば、光学的処理のために光を生成または変調するためのデバイスも含む。よって、アクティブ（すなわち、光を生成する）およびパッシブ（すなわち、光を変化させる）空間光変調器が、本明細書中において、「ディスプレイ」なる用語に包含される。
【０００３】
【従来の技術】
添付図面の図１は、Ｎ行×Ｍ列の画素（ピクセル）から成るアクティブマトリクス１を含む、典型的な公知のタイプのアクティブマトリクスディスプレイを示す。このディスプレイは、入力３でデータを受信し、データ線（例えば、５）を介して、液晶ピクセルの電極（例えば、４）にアナログデータ電圧を供給するためのデータ線ドライバ２を含む。各ピクセルは、ピクセル電極４と個々のデータ線５の間に接続されるＴＦＴ６を含ため、列のピクセルは共通のデータ線に接続される。トランジスタ６のゲートは、整列して走査線７に接続され、各走査線は、ディスプレイの行またはラインのリフレッシュのために、各ピクセル行を順番にイネーブルする走査線ドライバ８に接続される。
【０００４】
【発明が解決しようとする課題】
データ線ドライバ２は、アナログビデオデータまたはデジタルビデオデータを受信し得る。デジタルビデオデータの場合、データ線ドライバは、所望のイメージを表示するために、デジタル／アナログ変換を実施して、入来するピクセル表示データを、ピクセルへの印加に適した電圧に変換する。デジタル／アナログ変換は、全非線形液晶電圧（ｇｅｎｅｒａｌｌｙ  ｎｏｎ−ｌｉｎｅａｒ  ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｖｏｌｔａｇｅ）／光透過特性を補償するように、非線形であり得る。
【０００５】
データ線ドライバ２等の回路を、アクティブマトリクスと同じ基板上にモノリシックに集積するためには、克服すべきいくつかの問題点がある。これらの問題点は、一般に、データ線ドライバ２の動作に要する周波数を増すとともに増加し、ポリシリコントランジスタの比較的低い半導体性能、および大きな基板領域上で達成可能なリソグラフィック解像度により制限される集積密度により生じる。これらの要因により、動作周波数、回路領域、および消費電力量が問題となる以前に、データ線ドライバが複雑になることに制限が設けられる。
【０００６】
デジタル表示データは、通常、連続した形式でデジタルデータドライバに供給される。データは、一般にデータのラインと呼ばれる群にセグメント化され、各データのラインは、アクティブマトリクス１内のＮ個のピクセル行のうちの１つと対応する。データは、マトリクス１内の上段のピクセル行から始まって、ラインごとに入力され、ディスプレイの下段へと進む。
【０００７】
各データのライン内には、Ｍ項目のデータが存在し、各データの項目は、ピクセル表示状態のデジタル表現である。通常、各データのライン内では、行内で最も左にあるピクセルに対応するデータの項目が最初に入力され、その後に、左から右へと行に沿って進むピクセルに対応するデータの項目が続く。
【０００８】
データは、フレームレートＦとして公知の周波数で、アクティブマトリクスの全てのピクセルに供給される。これを達成するためには、データレートｆがＦ．Ｎ．Ｍ．以上でなければならない。連続する水平同期（ＨＳＹＮＣ）パルス間の周期である（水平）線時間が、１／ＦＮ以下でなければならない。
【０００９】
添付図面の図２に示す波形は、デジタル信号がデジタルデータドライバ２に供給される方式の一例を示す。信号ＨＳＹＮＣは、各データのライン間でアクティブになり、１ラインのデータの伝送の開始を表わす。各データのライン内で、項目Ｄ１、Ｄ２、．．．ＤＭが連続して伝送される。
【００１０】
公知のタイプのモノリシック集積デジタルデータドライバは、デジタルデータが伝送された時と、対応するアナログデータがデータ線に書き込まれた時との時間間隔に依存して、主に２つのタイプに分類され得る。この識別点が図２の時間ｔｘにより示される。１ラインのデータが、時間ｔｘ以前に、対応するピクセル行に書き込まれる場合、その駆動方法は「ポイント−アット−ア−タイム（ｐｏｉｎｔ−ａｔ−ａ−ｔｉｍｅ）」と呼ばれる。１ラインのデータが、時間ｔｘ以降に、対応するピクセル行に書き込まれる場合、その駆動方法は「ライン−アット−ア−タイム（ｌｉｎｅ−ａｔ−ａ−ｔｉｍｅ）」と呼ばれる。
【００１１】
ライン−アット−ア−タイムの駆動では、いずれの１ライン時間においても、デジタルデータドライバは、現在のラインのデジタルデータをサンプリングする一方で、同時に、先行するラインのデータをデジタルからアナログ形式に変換し、そのアナログデータをデータ線に供給し得る。この技術の利点は、全体のライン時間が、デジタル／アナログ変換、アナログデータのデータ線への書込み、およびデータ線からのデータをピクセル行の電極へ走査するために、（データの最後の項目ＤＭが供給された時から、次の１つの信号ＨＳＹＮＣが供給されるまで）利用できることである。この比較的に長い時間周期により、ドライバ回路、および特にデジタル／アナログ変換器（ＤＡＣ）回路の性能要件が低減されるため、より低い性能の処理での実装が可能になる。しかしながら、この技術の不利な点は、少なくとも１ライン全体（一般には、２ライン全体）のデジタルデータ格納レジスタが必要とされることである。さらに、多くのＤＡＣ回路が必要とされる。これは、特に、トランジスタの要素のサイズが、多くのポリ−シリコンＴＦＴ処理の場合ほどは小さくない場合に、集積回路内に比較的に大きな物理領域を必要とする。
【００１２】
添付図面の図３は、本質的に同じ処理工程を用いて、アクティブマトリクスと同じ基板上に集積される公知のモノリシック集積デジタルデータドライバを概略ブロック図の形式で示す。このドライバは、周波数ｆで、「単相」デジタルデータをパラレルで受信し、かつ周波数ｆのクロックを受信するＭ個の入力レジスタ１０を含む。入力レジスタは、Ｍ個の格納レジスタ１１に接続され、それにより、ｆ／Ｍの周波数で、「Ｍ相」のデジタルデータを受信する。レジスタ１１は、同じ周波数で、Ｍ相デジタルデータをＭ個のデジタル−アナログ変換器１２に供給し、Ｍ個のデジタル−アナログ変換器１２は、同じ周波数で、Ｍ相アナログデータをアクティブマトリクス１に供給する。
【００１３】
デジタルデータは、１ライン全てのデータがサンプリングされ、入力レジスタ１０内に格納されるような方法で、周波数ｆで供給される。１ライン全てを格納した後に、全てのデジタルデータが格納レジスタ１１に転送され、レジスタ１１内のデータが変換器１２により、マトリクス１のデータ線に供給されるアナログデータに変換されている間、入力レジスタが、次のライン時間中に、次のデータのラインをサンプリングおよび格納することを可能にする。このタイプの構成は、Ｙ．Ｍａｔｓｕｅｄａ、Ｔ．Ｏｚａｗａ、Ｍ．Ｋｉｍｕｒａ、Ｔ．Ｉｔｏｈ、Ｋ．Ｎａｋａｚａｗａ、およびＨ．Ｏｈｓｈｉｍａの「Ａ  ６−ｂｉｔ  ｃｏｌｏｕｒ  ＶＧＡ  ｌｏｗ−ｔｅｍｐｅｒａｔｕｒｅ  ｐｏｌｙ−Ｓｉ  ＴＦＴ−ＬＣＤ  ｗｉｔｈ  ｉｎｔｅｇｒａｔｅｄ  ｄｉｇｉｔａｌ  ｄａｔａ  ｄｒｉｖｅｒｓ」（Ｓｏｃｉｅｔｙ  ｆｏｒ  Ｉｎｆｏｒｍａｔｉｏｎ  Ｄｉｓｐｌａｙ  ９８  Ｄｉｇｅｓｔ、８７９〜８８２頁、１９９８年）に開示されており、これもまた、そのような構成のために基板領域の大部分が必要とされることを示している。実際には、アクティブマトリクス基板の片側のみにそのような構成を実装することは可能ではなかった。その代わりに、「上部」および「下部」デジタルドライバがデータ線の集積デジタル化された集合に接続される。この構成のさらなる問題は、変換器１２の性能を調和させることが困難なことである。
【００１４】
添付図面の図４は、これもまた、本質的に同じ処理工程を用いて、アクティブマトリクスと同じ基板上に集積され、ＤＡＣ１２の前後でマルチプレクシングおよびデマルチプレクシングすることにより、必要な領域の低減、およびトランジスタ数の最小化を図る、公知の改変されたタイプのデジタルデータドライバを示す。格納レジスタ１１の出力は、Ｍ−ｍ相マルチプレクサ１３に接続される。Ｍ−ｍ相マルチプレクサ１３は、一度にｍ個のレジスタ出力を選択し、それらをｍ個のＤＡＣ１２に供給する（ここで、ｍはＭよりも小さい）。この動作は、Ｍ「単位」のデータ全てが、各ライン時間中にアナログ形式に変換されるように、１ライン時間毎にＭ／ｍ回繰り返される。
【００１５】
ＤＡＣの出力は、ｍ−Ｍ相デマルチプレクサ１４に接続される。ｍ−Ｍ相デマルチプレクサ１４は、各ＤＡＣの出力を方向づけて、マトリクス１の適切なデータ線を駆動する。添付図面の図５に示すとおり、各ＤＡＣ１２の出力は、デマルチプレクサ１４のデマルチプレクシング構成に接続される。デマルチプレクサ１４は、次に、ＤＡＣ出力を、アクティブマトリクス１内で物理的に相互に隣接するデータ線５の集合に選択的に接続する。図５に示す構成では、Ｍ／ｍは４に等しい。このタイプの構成は、Ｍ．Ｏｓａｍｅ、Ｍ．Ａｚａｍｉ、Ｊ．Ｋｏｙａｍａ、Ｙ．Ｏｇａｔａ、Ｈ．Ｏｈｔａｎｉ、およびＳ．Ｙａｍａｚａｋｉの「Ａ  ２−６−ｉｎ．  ｐｏｌｙ−Ｓｉ  ＴＦＴ−ＬＣＤ  ＨＤＴＶ  ｄｉｓｐｌａｙｗｉｔｈ  ｍｏｎｏｌｉｔｈｉｃ  ｉｎｔｅｇｒａｔｅｄ  ８−ｂｉｔ  ｄｉｇｉｔａｌ  ｄａｔａ  ｄｒｉｖｅｒｓ」（Ｓｏｃｉｅｔｙ  ｆｏｒ  Ｉｎｆｏｒｍａｔｉｏｎ  Ｄｉｓｐｌａｙ  ９８  Ｄｉｇｅｓｔ、１０５９〜１０６２頁、１９９８年）、ＵＳ  ５  １７０  １５８、およびＥＰ  ０  ９３８  ０７４に開示されている。
【００１６】
添付図面の図６は、本質的に同じ処理工程を用いて、アクティブマトリクスと同じ基板上に集積され、アナログデータが、次のラインのデジタルデータがドライバに伝送される前に、マトリクス１のデータ線に供給される、公知のタイプのポイント−アット−ア−タイムデジタルデータドライバを示す。
【００１７】
この構成には、ｍ個の入力レジスタ１０、ｍ個の格納レジスタ１１、ｍ個のデジタル−アナログ変換器１２、およびｍ−Ｍ相デマルチプレクサ１４が存在する。この構成は、デジタルデータが迅速に変換されるため、デジタル格納の合計が比較的に少なくなるという利点を有する。しかしながら、これには、デジタル−アナログ変換が比較的迅速に起こることが必要とされる。
【００１８】
ｍ個の入力レジスタ１０、ｍ個の格納レジスタ１１、およびｍ個のＤＡＣ１２の各々は、１ライン時間毎にＭ／ｍ回動作し、ＤＡＣの各々は、ｍ−Ｍ相デマルチプレクサを介して、Ｍ／ｍ本のデータ線を駆動する。
【００１９】
ＤＡＣ１２は、添付図面の図５に示すように、その出力に物理的に「ローカル」であるデータ線を駆動する。従って、入力データを再配置するためには、オフパネルデータ操作が必要とされる。これは、図６のデータ再配置ユニット１５で示される。例えば、Ｍ＝１６で、ｍ＝４である場合、データは、Ｄ１、Ｄ５、Ｄ９、Ｄ１３、Ｄ２、Ｄ６、Ｄ１０、Ｄ１４、Ｄ３、Ｄ７、Ｄ１１、Ｄ１５、Ｄ４、Ｄ８、Ｄ１２、Ｄ１６の順序で伝送される。このタイプの構成は、ＪＰ  １１０３８９４６、ＧＢ  ２  ３２７  １３７、およびＥＰ  ０  ８３７  ４４６に開示されており、さらなるオフパネル回路を必要とするという不利な点を有する。
【００２０】
Ｙ．Ｈａｎａｚａｗａ、Ｈ．Ｈｉｒａｉ、Ｋ．Ｋｕｍａｇａｉ、Ｋ．Ｇｏｓｈｏｏ、Ｈ．Ｎａｋａｍｕｒａ、およびＪ．Ｈａｎａｒｉの「Ａ  ２０２  ｐｐｉＴＦＴ−ＬＣＤ  ｕｓｉｎｇ  Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  ｐｏｌ−Ｓｉ  Ｔｅｃｈｎｏｌｏｇｙ」（ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＥｕｒｏＤｉｓｐｌａｙ  ’９９、３６９〜３７２頁、１９９９年）は、スイッチのアレイにより、複数のバス線に接続されたアクティブマトリクスを含む、低温ポリ−シリコンＬＣＤを開示している。このスイッチは、アクティブマトリクスの隣接するデータ線の集合を、順番にバス線に接続するように制御される。
【００２１】
バス線は、アナログ信号の集合を、順番にデータ線の集合に供給するためのオフパネル回路に接続される。このオフパネル回路は、入力ビデオデータを受信し、それを、出力がバス線と接続されているデジタル／アナログ変換器の集合に供給するコントローラを含む。
【００２２】
ＥＰ  ０  ９２９  ０６４は、共通の入力に接続されたライン回路の集合を含む構成を開示している。各ライン回路は、近くにあるが隣接していない数本のデータ線に、出力がデマルチプレクシングされるＤＡＣを有する。この構成では、ピクセルデータの最小のデジタル格納状態で、ＤＡＣはより長い変換時間を要する。
【００２３】
ＥＰ  ０  ４５８  １６９は、最下位のビットに対応する１つだけ、ＤＡＣ内のスイッチの数を低減することに関連する。ピクセル更新フェーズが、２つのサブフェーズに分割される。第１のサブフェーズでは、最下位のビットがないデータがピクセルをリフレッシュするために用いられる。第２のサブフェーズでは、ピクセル全体の平均フィールドが、データワード全体が変換された場合に供給されたであろう平均フィールドとなるように、同じデジタルデータが再度適用されるが、最下位のビットは次に下位にあるビットに加えられる。これには、１データ線毎に１つのＤＡＣが必要とされる。
【００２４】
ＪＰ  ８  １３７  ４４６は、各水平線のためのピクセルデータが最初から再配置される構成に関連する。ピクセルワードが、一度に１つずつ、単一のＤＡＣに印加される。次いで、データ線が、新たな順序で復号することによりアドレシングされ、ＤＡＣの出力を、順番に、各適切なデータ線に切換える。
【００２５】
【課題を解決するための手段】
本発明のディスプレイは、共通の集積処理により、共通基板上に形成されたアクティブマトリクスおよびデジタルデータドライバを備えるアクティブマトリクスディスプレイであって、前記アクティブマトリクスはＭ本のデータ線を有し、前記デジタルデータドライバは、ｍ個の画素用の表示データを格納するための少なくとも１つの集合を形成するｍ個（ここで、ｍがＭよりも小さい）のレジスタと、該ｍ個のレジスタから、それぞれ、前記表示データを受信するように構成されたｍ個のデジタル／アナログ変換器とを含み、前記ｍ個の変換器から、それぞれ、所望の画素状態を表わすアナログ信号を受信するためのｍ本のバス線と、前記データ線のうちの物理的に隣接するｍ本のデータ線群を、順番に、該ｍ本のバス線に、それぞれ、接続するためのスイッチングネットワークとをさらに備え、前記集合または各集合が、１〜ｉまで順番にイネーブルされるｉ個のレジスタを含み、該１番目のレジスタ〜（ｉ−１）番目のレジスタの各々が、１〜（ｉ−１）まで順番にイネーブルされた入力レジスタ、および該ｉ番目のレジスタと同期してイネーブルされた出力レジスタを含むことを特徴とする。
【００２６】
本発明のディスプレイは、前記レジスタ（２６、２６ａ）が１つの集合を形成し、ｍが２以上であり、かつＭ／２以下であることを特徴としてもよい。
【００２７】
本発明のディスプレイは、ｍが６に等しいことを特徴としてもよい。
【００２８】
本発明のディスプレイは、Ｍ  ｍｏｄ  ｍの値がゼロでなく、前記スイッチングネットワーク（６１）が、前記データ線（５）のうちのＭ  ｍｏｄ  ｍの値の物理的に隣接するデータ線のさらなる群を、それぞれ、Ｍ  ｍｏｄ  ｍの値前記バス線（５１〜５６）に接続するように構成されることを特徴としてもよい。
【００２９】
本発明のディスプレイは、前記レジスタはｍ／ｎ個のレジスタから成るｎ個の集合を含み、ここで、ｎがｍよりも小さく、各集合が、個々の色成分用の表示データを格納するように構成されることを特徴としてもよい。
【００３０】
本発明のディスプレイは、ｎが３に等しいことを特徴としてもよい。
【００３１】
本発明のディスプレイは、ｍが１８に等しいことを特徴としてもよい。
【００３２】
本発明のディスプレイは、Ｍ  ｍｏｄ  （ｍ／ｎ）の値がゼロでなく、前記スイッチングネットワークが、前記データ線のうちのＭ  ｍｏｄ  （ｍ／ｎ）の値の物理的に隣接するデータ線のさらなる群を、それぞれ、前記Ｍ  ｍｏｄ  （ｍ／ｎ）の値のバス線に接続するように構成されることを特徴としてもよい。
【００３５】
本発明のディスプレイは、前記入力および出力レジスタ（３８〜４７）の各々が、単一のピクセルデータワードの格納容量を有することを特徴としてもよい。
【００３６】
本発明のディスプレイは、前記スイッチングネットワーク（６１）が複数のスイッチ群を含み、各群のスイッチが、前記バス線（５１〜５６）を、前記データ線（５）の個々の群に接続するように同期してスイッチするように構成されることを特徴としてもよい。
【００３７】
本発明のディスプレイは、第２のシフトレジスタ（６０0〜６０54）の段が前記スイッチ群の各々を制御するように構成されることを特徴としてもよい。
【００３８】
本発明のディスプレイは、前記第２のシフトレジスタ（６０0〜６０54）が、前記第１のシフトレジスタ（３１〜３６）の段（３６）によりクロックされるように構成され、前記集合または各集合が、該集合の前記レジスタ（２６、２６ａ）を順番にイネーブルするための第１のシフトレジスタ（３１〜３６）を含んでもよい。
【００３９】
本発明のディスプレイは、前記マトリクス（１）が液晶ディスプレイマトリクスであることを特徴としてもよい。
【００４０】
本発明のディスプレイは、前記ドライバ（２）および前記マトリクス（１）がポリ−シリコン薄膜トランジスタから形成されることを特徴としてもよい。
【００４１】
本発明のディスプレイは、前記ドライバ（２）が前記基板（１００）の片側に形成されることを特徴としてもよい。
【００４２】
本発明のディスプレイは、前記アクティブマトリクス（１）が前記基板（１００）の片側に形成されることを特徴としてもよい。
【００４３】
本発明に従って、共通の集積処理により、共通基板上に形成されたアクティブマトリクスおよびデジタルデータドライバを備えるアクティブマトリクスディスプレイが提供され、上記アクティブマトリクスはＭ本のデータ線を有し、上記ドライバは、ｍ個の画素用の表示データを格納するための少なくとも１つの集合を形成するｍ個のレジスタを含み、ここで、ｍがＭよりも小さい、レジスタと、上記ｍ個のレジスタから、それぞれ、上記表示データを受信するように構成されたｍ個のデジタル／アナログ変換器と、を含み、上記ｍ個の変換器から、それぞれ、所望の画素状態を表わすアナログ信号を受信するためのｍ本のバス線と、上記データ線のうちの物理的に隣接するｍ本のデータ線群を、順番に、上記ｍ本のバス線に、それぞれ、接続するためのスイッチングネットワークを特徴とする。
【００４４】
上記レジスタが１つの集合を形成し得、ｍが２以上であり、かつＭ／２以下であり得る。例えば、ｍが６に等しくてもよい。Ｍ  ｍｏｄ  ｍの値がゼロでなくともよく、上記スイッチングネットワークが、上記データ線のうちのＭ  ｍｏｄｍの値の物理的に隣接するデータ線のさらなる群を、それぞれ、上記Ｍ  ｍｏｄ  ｍの値のバス線に接続するように構成され得る。
【００４５】
上記レジスタはｍ／ｎ個のレジスタから成るｎ個の集合を含み得、ここで、ｎがｍよりも小さく、各集合が、個々の色成分用の表示データを格納するように構成される。例えば、ｎが３に等しくあり得る。ｍが１８に等しくあり得る。Ｍ  ｍｏｄ  （ｍ／ｎ）の値がゼロでなくてもよく、上記スイッチングネットワークが、上記データ線のうちのＭ  ｍｏｄ  ｍの値の物理的に隣接するデータ線のさらなる群を、それぞれ、上記Ｍ  ｍｏｄ  （ｍ／ｎ）の値のＭのバス線に接続するように構成され得る。
【００４６】
上記集合または各集合が、上記集合の上記レジスタを順番にイネーブルするための第１のシフトレジスタを含み得る。上記集合または各集合が、１〜ｉまで順番にイネーブルされるｉ個のレジスタを含み得、上記１番目のレジスタ〜（ｉ−１）番目のレジスタの各々が、１〜（ｉ−１）まで順番にイネーブルされた入力レジスタ、および上記ｉ番目のレジスタと同期してイネーブルされた出力レジスタを含む。上記入力および出力レジスタの各々が、単一のピクセルデータワードの格納容量を有し得る。
【００４７】
上記スイッチングネットワークが複数のスイッチ群を含み得、各群のスイッチが、上記バス線を、上記データ線の個々の群に接続するように同期してスイッチするように構成される。上記ドライバは第２のシフトレジスタを含み得、第２のシフトレジスタの段は上記スイッチ群の各々を制御するように構成される。上記第２のシフトレジスタが、上記第１のシフトレジスタの段によりクロックされるように構成され得る。
【００４８】
上記マトリクスが液晶ディスプレイマトリクスであり得る。
【００４９】
上記ドライバおよび上記マトリクスがポリ−シリコン薄膜トランジスタから形成され得る。
【００５０】
上記ドライバが上記基板の片側に形成され得る。上記アクティブマトリクスが上記基板の片側に形成され得る。
【００５１】
よって、アクティブマトリクスとモノリシックに集積された場合に、基板領域に対して、比較的に小型で、そのようなマトリクスを十分に迅速に駆動すると同時に、ポリ−シリコンＴＦＴにより実現されることができるデジタルデータドライバを有するディスプレイを提供することが可能である。実際、ポリ−シリコンＤＡＣ回路が、マトリクスの各データ線により表わされる負荷に加えて、ドライバの全長、よって、アクティブマトリクスの全幅を交差するバス線により表わされる負荷を駆動することができることが意外にも見出された。必要とされるコンポーネントははるかに少なく、その結果として、消費電力量がより少なくなり、生産量が改善され、ディスプレイの額縁サイズが低減される。デジタルデータドライバ全体がディスプレイの片側に実装され得、領域が低減された結果、電子構成要素がさらに均一になる。よって、デジタル／アナログ変換の精度が改善され得、これにより、より良好な画質が提供される。スイッチングネットワークは、実質的な部分のデータドライバを表わし、既存の実装方法を用いて実現され得る、多相アナログドライバとして実現され得るため、設計および製造のコストを低減し、効率的な実装を利用できる。
【００５２】
【発明の実施の形態】
添付の図面を参照して、例を用いて本発明をさらに説明する。
【００５３】
図面全てを通して、同様の参照符号は同様の要素を示す。
【００５４】
図７に示すディスプレイは、周波数ｆの単相デジタルデータを、図２に示す形式で受信するように構成される。このディスプレイは、共通の集積処理により、共通基板１００の同じ側に形成された、Ｍ×Ｎアクティブマトリクス１およびデジタルデータドライバを含む。例えば、マトリクス１およびドライバは、本質的に同じ処理工程（ドライバがＣＭＯＳトランジスタを含む一方で、マトリクスがＮＭＯＳトランジスタを含む点で異なり得る）を用いて集積された、高温または低温ポリシリコン薄膜トランジスタを含み得る。
【００５５】
ドライバは、周波数ｆの単相デジタルデータおよびクロックを受信し、そのデータをｆ／ｍの周波数のｍ相デジタルデータに変換する、シリアル−パラレル変換器２０を含む。変換器２０の出力は、デジタルデータを周波数ｆ／ｍのｍ相アナログデータに変換する、ｍ個のデジタル−アナログ変換器２１の入力に供給される。このアナログデータは、変換器２０から周波数ｆ／ｍのクロックを受信し、周波数ｆ／Ｍのｍ相アナログデータをＭ×Ｎアクティブマトリクス１に供給する、ｍ相アナログドライバ２２に供給される。
【００５６】
変換器２０は、各ｍ項目のデータの群を、ｍ相パラレルデジタルデータに変換し、ｍ相パラレルデジタルデータは、変換器２１により対応するアナログデータに変換される。ｍ個の変換器の各々は、その入力のデジタルデータの項目を、マトリクス１のピクセル電極を駆動するために適したアナログ電圧に変換する。例えば、変換器は、ピクセルの非線形電圧／光透過特性を補償する（「ガンマ補正」）ために、非線形デジタル−アナログ変換を実施し得る。
【００５７】
変換器２１は、任意の適切なタイプのものであり得る。例えば、低いグレースケール解像度（例えば、３または４ビット）の比較的に小さなディスプレイの場合には、各変換器は、基準電圧を選択して、対応するデータ線を駆動するデコーダ回路を含み得る。あるいは、バッファがないパラレル（バイナリ重みつきキャパシタ）回路が、電荷共有によりデータ線をチャージさせるために用いられ得る。さらに、アナログコンパレータ回路に基づいて、サンプルランプ方式（ｓａｍｐｌｅｄ  ｒａｍｐ  ｓｃｈｅｍｅ）を用いて変換が実施される。高性能のディスプレイのためには、データ線がさらなるバッファを介してチャージさせられ得る。通常、そのようなバッファは、バイナリ重みつきキャパシタまたはレジスタチェーンに基づいて、パラレル変換器とともに用いられる。
【００５８】
データ線に加えて、変換器が、バス線、すなわち、「ビデオ線」をチャージさせるために必要とされる本例において、変換器２１の各々が高駆動バッファを含み得る。
【００５９】
ｍ相アナログドライバ２２は、変換器２０で生成されたクロックにより制御され、周波数ｆ／ｍで、データをサンプリングするために適したＭ／ｍサンプリングパルスを生成する。各サンプリングパルスは、ｍ本のバス線（ビデオ線）を、アクティブマトリクス１の物理的に隣接するｍ本のデータ線に接続する、ｍ個のスイッチからなる群を閉じるために用いられる。よって、データ線は、バス線と同じ電位にチャージさせられる。Ｍ／ｍ個のスイッチ群が存在し、単一のライン時間中に、各群のｍ個のスイッチが一度閉じられ、その結果、全てのＭデータ線が、ライン時間周期内にチャージさせられる。よって、（図２にｔｘとして示す）次のライン時間の開始までに、データ線の全てが所望の電圧にチャージさせられる。
【００６０】
シリアル−パラレル変換器２０の１つの実施形態を図８にさらに詳細に示す。変換器は、ｍ段シフトレジスタ２５、ｍ個の入力レジスタ２６、および（ｍ−１）個の格納レジスタ２７を含む。変換器は、周波数ｆのクロックにより制御され、シフトレジスタ２５内で単一の「１」状態を再循環させる、。シフトレジスタ２５のｍ個の段の各々は、順番に、サンプリングパルスをｍ個の入力レジスタの対応する１つに供給し、これにより、単相デジタルデータのｍ個の項目をサンプリングおよび格納する。
【００６１】
（ｍ−１）個の入力レジスタの最初の出力は、（ｍ−１）個の格納レジスタ２７の入力に接続され、その（ｍ−１）個の格納レジスタ２７の出力は、入力レジスタ２６のｎ番目のレジスタ２６ａの出力とともに、シリアル−パラレル変換器２０の出力を形成する。
【００６２】
シリアル−パラレル変換の各サイクルのシフトレジスタからのｍ個のサンプリングパルスは、入力レジスタ２６にｍ項目のデジタルデータをサンプリングおよび格納させる。ｍ番目のサンプリングパルスは、ｍ番目のレジスタ２６ａに最後の項目をサンプリングさせ、同時に、（ｍ−１）個の格納レジスタ２７に他のレジスタの出力を受信および格納させる。よって、変換器の出力は、ｆ／ｍの周波数のｍ相デジタルデータを変換器の出力に供給する。ｍ番目のサンプリングパルスはまた、ドライバ２２へのクロックとしても供給される。
【００６３】
ドライバ２２は、ｍ個の変換器２１の出力に接続されるｍ本のバス線を有するスイッチングネットワークとして動作する。マトリクス１の物理的に隣接するデータ線の群が、変換器２０からのクロックにより制御されたタイミングで、一度に一群ずつ、ｍ本のバス線に接続される。
【００６４】
図９ａおよびｂは、図７および８に示すデジタルデータドライバをさらに詳細に示す。特に、３２０列×２４０行を含む液晶タイプの６ビットモノクロームクォーターＶＧＡ（ＱＶＧＡ）アクティブマトリクス（６−ｂｉｔ  ｍｏｎｏｃｈｒｏｍｅ  ｑｕａｒｔｅｒ−ＶＧＡ  ａｃｔｉｖｅ  ｍａｔｒｉｘ）を駆動するための特定の例を示す。よって、ドライバ３０は、マトリクス１の対応するデータ線を駆動するための３２０個のデータ線出力を有するが、明瞭さのためにその全ては示さない。
【００６５】
ドライバ３０は、クロック信号ＣＬＯＣＫ、および水平同期信号ＨＳＹＮＣにより制御され、６ビットデジタル入力ＤＡＴＡに従って、アクティブマトリクスデータ線に画像データを供給する。画像データは、マトリクス１を少なくとも６０Ｈｚのフレームレートでアドレシングまたは「リフレッシュ」することができるように、６ＭＨｚの周波数でドライバに供給される。基準電圧ＲＥＦＳも、ディスプレイ３０のＤＡＣ２１に供給される。この特定の例では、Ｍは３２０に等しく、ｍは６に等しい。
【００６６】
シフトレジスタ２５は、一連の６つのフリップフロップ回路（すなわち、段）３１〜３６、およびＯＲゲート３７を含む。フリップフロップ回路３１〜３６の各々は、クロック信号ＣＬＯＣＫを受信するように接続されたクロック入力を有する。最後のフリップフロップ回路３６の出力は、ゲート３７の入力の１つに供給される。ゲート３７の他の入力は、水平同期信号ＨＳＹＮＣを受信する。シフトレジスタは、動作の前に、フリップフロップ回路３１〜３６の全てを、確実に「ゼロ」論理状態にリセットする従来のタイプのリセット構成（図示せず）を含む。
【００６７】
公知の技術に従って、フリップフロップ回路３１〜３６のクロック入力に供給されるクロック信号は、データレートの半分の周波数（例えば、６ＭＨｚのデータレートに対しては３ＭＨｚ）である。これは、クロックライン内の電力消費量を最小にし、例えば、一連のＤタイプフリップフロップを含むシフトレジスタの隣接するマスターおよびスレーブ出力を「ＡＮＤ」することにより、３ＭＨｚのクロックから６ＭＨｚのサンプリングパルスを生成することが容易であるため、アナログドライバに関しては、一般に実施されている。このような技術は、ＵＳ４  ７８５  ２９７に開示されている。
【００６８】
変換器２０の動作は、第１のフリップフロップ回路３１にクロックされる第１の水平同期パルスの受信時に開始される。後続のクロックパルスが、サンプリングパルスを生成するために、この単一の「１」論理状態をシフトレジスタの前後で再循環させる。シフトレジスタの最後のフリップフロップ回路３６は、５００ｋＨｚのクロック信号を生成し、このクロック信号は、６相アナログドライバ２２に供給される。
【００６９】
入力レジスタ２６は、第１のレジスタ３８〜第５のレジスタ４２、および第６すなわち最後のレジスタ２６ａを含む。これらのレジスタの各々は、６ビット幅であり、共通の６ビットのバスを介して接続されるデータ入力を有し、６百万「ワード」／秒の速度で、入力デジタルデータを受信する。最初の５つの入力レジスタ用の格納レジスタは、同様に、６ビット幅であり、４３〜４７で示される。格納レジスタ４３〜４７の出力、および最後の入力レジスタ２６ａの出力は、共通の基準電圧バスから基準電圧を受け取る、個々のＤＡＣ２１に供給される。ＤＡＣ２１の出力は、ドライバ３０の長さ全体およびマトリクス１の幅全体に渡って延びる、個々のバス線（ビデオ線）５１〜５６に接続される。
【００７０】
アナログドライバ２２は、スイッチングネットワークの形式であり、最初の段６０0および後続の段６０1〜６０54を有するシフトレジスタを含む。個別のフリップフロップ回路６０0〜６０54のクロック入力は、シフトレジスタ２５の最終段３６の出力に接続され、最初の段６０0は、水平同期信号ＨＳＹＮＣを受信するように接続された入力を有する。段６０1〜６０54の各々は、個々のサンプリングスイッチ群（例えば、段６０1に対しては６１と示す）を制御する。よって、各群のスイッチは、シフトレジスタの対応する段により、同期して動作し、バス線５１〜５６を、マトリクス１の物理的に隣接する６本のデータ線に接続する。よって、段６０1がアクティブである場合には、第１のサンプリングスイッチ群６１が、バス線５１〜５６を、それぞれ、マトリクス１の第１〜第６のデータ線に接続し、シフトレジスタの次の段６０2がアクティブである場合には、次のスイッチ群が、バス線５１〜５６を、それぞれ、マトリクスの第７〜第１２のデータ線に接続する。シフトレジスタの動作は、水平同期パルスＨＳＹＮＣの受信時に開始され、「１」状態が、シフトレジスタ２５の最終段３６からのクロックパルスにより、シフトレジスタ全体をクロックされる。このシフトレジスタもリセット構成（図示せず）を有する。
【００７１】
各水平線周期の開始時に、水平同期パルスＨＳＹＮＣが、ＯＲゲート３７を介して、シフトレジスタ２５の第１の段３１、およびドライバ２２内のシフトレジスタの最初の段６０0に供給される。水平同期パルスは、論理レベル１がフリップフロップ回路３１で設定され、入力レジスタ３８がデータの第１のワードを格納することをイネーブルするように、第１のデータワードおよび第１のクロック信号の伝送開始を発信する。次のクロックパルスが、「１」状態を回路３２に転送し、それにより、入力レジスタ３９が画像データの第２のワードを格納するようにイネーブルする。この動作は、第５のワードがレジスタ４２内に格納されるまで続く。
【００７２】
次のクロックパルスが第６のデータワードと同期して受信される場合、「１」状態が回路３６に転送され、第６のワードを最終レジスタ２６ａに格納させ、同時に、第１〜第５のワードが、それぞれ、格納レジスタ４３〜４７に転送されるようにイネーブルする。よって、最初の６つの表示データワードは、同時に、対応するＤＡＣ２１に供給され、ＤＡＣ２１は、デジタルデータを、現在アドレシングされているライン（すなわち、行）の個別のピクセルから所望の光応答を生じさせる電圧を有する対応するアナログデータに変換する。最終段３６はまた、クロックパルスを、アナログドライバ２２内のシフトレジスタに供給し、これにより、「１」状態を、段６０0から段６０1に転送する。段６０1は、マトリクス１の第１〜第６のデータ線を、個々のＤＡＣ２１の出力に接続されたバス線５１〜５６に接続するように、６つのサンプリングスイッチ６１を閉じる。よって、ＤＡＣは、バス線５１〜５６を介して、適切な電圧レベルにチャージさせられる第１〜第６のデータ線に接続される。
【００７３】
レジスタ４３〜４７および２６ａ内のデジタルデータは、ＤＡＣ２１が１マイクロセカンドで、デジタル／アナログ変換を実施し、対応するアナログ電圧を、現在アドレシングされているデータ線に供給するように、６クロック周期の間保持される。この周期の間、データの次の６ワードがレジスタ３８〜４２および２６ａに書き込まれる。次いで、最終段３６からのクロックパルスが、「１」状態を、アナログドライバ２２の段６０2に転送する。よって、段６０1により制御される第１のスイッチ群が開き、段６０2により制御される次のスイッチ群が閉じて、バス線５１〜５６を、マトリクス１の第７〜第１２のデータ線に接続する。
【００７４】
この処理は、行全体のピクセルが更新される状態になるように、ライン全体のデータが変換され、マトリクス１のデータ線に転送されるまで繰り返される。次いで、走査パルスがそのピクセル行に印加されると、更新が行われる。次いで、この処理は、次の水平同期パルスの受信時に繰り返される。
【００７５】
図９ａおよびｂで示すとおり、ｍはＭの因数である必要はない。本例では、Ｍは３２０の値を有し、ｍは６の値を有する。よって、アナログドライバ２２のシフトレジスタの最終段６０54は、バス線５１、およびバス線５２を、それぞれ、マトリクス１の３１９番目のデータ線、および３２０番目のデータ線に接続する、２つのスイッチのみを制御する。さらに一般には、段６０1〜６０54（便宜上、一般に最終段であるが、必ずしもそうである必要はない）のうちの１つが、Ｍｍｏｄ  ｍの値のバス線５１〜５６をマトリクス１の対応する隣接するデータ線に接続する。本例では、マトリクス１の３２０本のデータ線を供給するために、アナログドライバ２２は、６０1〜６０54の５４の段を必要とする。
【００７６】
所与の処理に関しては、デジタルデータドライバ３０の最も効率的な実装のための最適な数の相ｍは、デジタル／アナログ変換動作が実施され得る速度、およびバス線５１〜５６、およびデータ線がチャージさせられ得る速度に依存する。最も効率的なトランジスタ実装は、安定したデジタル／アナログ変換動作、ならびにバスおよびデータ線のチャージのための十分な時間をなおも許容する最小の数の相により得られる。通常の低温ポリ−シリコン薄膜トランジスタ（ＴＦＴ）処理に関しては、４相〜１６相が良好な選択範囲であると考えられる。本明細書中において既述の６相を用いる特定の例では、デジタル／アナログ変換、ならびにバスおよびデータ線のチャージのために、１マイクロセカンドが利用可能である。よって、多くのデジタルデータドライバの実装に関しては、６相が良好な選択であると考えられる。
【００７７】
図９ａおよびｂのデジタルデータドライバ３０は、モノクロームディスプレイパネルに適する。しかしながら、同じ技術が、カラーディスプレイパネルにも容易に採用され得る。図１０ａ、ｂ、およびｃは、ＲＧＢストライプピクセル形式の６ビットカラーＱＶＧＡアクティブマトリクスをアドレシングすることに適した、デジタルデータドライバ３０の回路図である。
【００７８】
図１０ａ、ｂ、およびｃのデータドライバは、３つのシリアル−パラレル変換器２０Ｒ、２０Ｇ、および２０Ｂを含み、その変換器の各々が、個々のＤＡＣの集合２１Ｒ、２１Ｇ、および２１Ｂに接続される点で、図９のデータドライバと異なる。色成分データが入力および格納レジスタに同時にクロックされるように、赤色、緑色、および青色ピクセル用の表示データが、３つの個別の入力に同時に供給され、かつクロック信号と同期する。
【００７９】
また、６本のバス線（ビデオ線）の代わりに、図１０ａ、ｂおよびｃのデジタルディスプレイドライバ３０は、合計１８本のバス線（ビデオ線）５０が存在するように、各色に対して６本のバス線を繰り返している。同様に、アナログドライバ２２のシフトレジスタの最終段を除く各段は、赤色、緑色、および青色バス線を、マトリクス１の各データ線群の物理的に隣接する赤色、緑色、および青色データ線に接続する１８個のスイッチを制御する。最終段は、ＲＧＢデータ線３１９および３２０を、それぞれ、赤色、緑色、および青色バス線の第１および第２のバス線に接続する６つのスイッチを制御する。よって、アナログドライバは、図９ａおよびｂを参照して本明細書中で既述したとおり、シフトレジスタが、シリアル−パラレル変換器シフトレジスタのうちの１つの最終段（本例では、青色成分表示データ用のシフトレジスタの最終段）によりクロックされるように機能する。
【００８０】
よって、アクティブマトリクス基板の片側に集積されるように、必要なモノリシック集積回路領域に対して、十分に小型であるデジタルデータドライバを有する一方で、ポリシリコンＴＦＴ等の比較的に低性能のトランジスタを用いることが可能なディスプレイを提供することが可能である。
【００８１】
アクティブマトリクスディスプレイが、共通の集積処理により、共通基板１００上に形成されたアクティブマトリクス１およびデジタルデータドライバ３０を備える。ドライバ３０は、ｍ個の画素用の表示データを格納するための少なくとも１つの集合を形成するｍ個のレジスタを有するシリアル−パラレル変換器２０を含み、ここで、ｍがマトリクス１のデータ線の数Ｍよりも小さい。レジスタの出力は、その出力がスイッチングネットワークの形式で、ｍ相アナログドライバ２２のｍ本のバス線５０に接続されるｍ個のデジタル／アナログ変換器２１に接続される。スイッチングネットワークは、マトリクス１の物理的に隣接するｍ本のデータ線群を、順番に、ｍ本のバス線に、それぞれ、接続する。
【００８２】
【発明の効果】
本発明のディスプレイによって、必要な構成要素を少なくすることができ、そのため電力量がより少なくなり、生産量が改善され、ディスプレイの額縁サイズが低減される。またデジタルデータドライバ全体がディスプレイの片側に実装され得、領域が低減され電子構成要素がさらに均一になる。よって、デジタル／アナログ変換の精度が改善され得、より良好な画質が提供することができる。
【図面の簡単な説明】
【図１】図１は、公知のタイプのアクティブマトリクスディスプレイを示す概略図である。
【図２】図２は、水平同期信号と表示データの項目との関係を示す波形図である。
【図３】図３は、公知のモノリシックデジタルデータドライバの概略ブロック図である。
【図４】図４は、別の公知のモノリシックデジタルデータドライバの概略ブロック図である。
【図５】図５は、図４のドライバの一部を示すブロック回路図である。
【図６】図６は、さらに別の公知のモノリシックデジタルデータドライバの概略ブロック図である。
【図７】図７は、モノリシックデジタルデータドライバを含み、本発明の第１の実施形態を構成するアクティブマトリクスディスプレイの概略ブロック図である。
【図８】図８は、図７のドライバの一部をさらに詳細に示す概略ブロック図である。
【図９ａ】図９ａは、図７に示すドライバの回路図である。
【図９ｂ】図９ｂは、図７に示すドライバの回路図である。
【図１０ａ】図１０ａは、モノリシックデジタルデータドライバを含み、本発明の第２の実施形態を構成するアクティブマトリクスディスプレイの回路図である。
【図１０ｂ】図１０ｂは、モノリシックデジタルデータドライバを含み、本発明の第２の実施形態を構成するアクティブマトリクスディスプレイの回路図である。
【図１０ｃ】図１０ｃは、モノリシックデジタルデータドライバを含み、本発明の第２の実施形態を構成するアクティブマトリクスディスプレイの回路図である。
【符号の説明】
１  アクティブマトリクス
２  デジタルデータドライバ
【図１】
0004124582.tif 000002
【図２】
0004124582.tif 000003
【図３】
0004124582.tif 000004
【図４】
0004124582.tif 000005
【図５】
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【図６】
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【図７】
0004124582.tif 000008
【図８】
0004124582.tif 000009
【図９ａ】
0004124582.tif 000010
【図９ｂ】
0004124582.tif 000011
【図１０ａ】
0004124582.tif 000012
【図１０ｂ】
0004124582.tif 000013
【図１０ｃ】
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