(57)【特許請求の範囲】
【請求項１】
入力定電圧に基づいて電源電圧を生成し、負荷に供給する電源供給回路において、
前記入力定電圧を遅延させる遅延回路と、
前記遅延回路で遅延された電圧から前記電源電圧を生成し、前記負荷に供給する出力回路と、
前記出力回路で生成される電源電圧に基づいて電流を生成し、生成された電流を前記出力回路の駆動電流として供給する電流生成回路とを有し、
前記出力回路は、コレクタ−エミッタが前記電流生成回路と前記負荷との間に接続され、前記遅延回路の出力によりコレクタ−エミッタ電流が制御される出力トランジスタを有し、
前記電流生成回路は、前記出力回路の前記出力トランジスタと同極性のトランジスタから構成され、コレクタ−エミッタが前記入力定電圧と前記出力回路の前記出力トランジスタとの間に直列に接続され、前記遅延回路の出力によりコレクタ−エミッタ電流が制御される電流出力トランジスタを有することを特徴とする電源供給回路。
【請求項２】
前記電流生成回路で生成される電流は、前記出力回路を駆動すべき所望の電流値に設定されたことを特徴とする請求項１記載の電源供給回路。
【請求項３】
前記遅延回路は、前記入力定電圧が印加される入力端子と前記出力回路との間に直列に設けられた抵抗と、
前記抵抗と前記出力回路との接続点と基底電位とされる基底電位端子との間に設けられ、前記入力低電圧を遅延させる容量素子とを有することを特徴とする請求項１又は２記載の電源供給回路。
【請求項４】
複数の負荷に電源を供給する場合、
前記遅延回路を、前記複数の負荷で共通に設け、
前記出力回路及び前記定電流生成回路を、前記複数の負荷夫々に対して設けたことを特徴とする請求項１乃至３のいずれか一項記載の電源供給回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電源供給回路に係り、特に、出力電圧を入力電圧に対して遅延させて出力させる電源供給回路に関する。
【０００２】
【従来の技術】
アンプなどを駆動する駆動電源を供給する電源供給回路では、リップルリジェクション特性を向上させたり、電源立ち上げ時のショックノイズの発生を防止したりするためにアンプの駆動電源の立ち上がりを遅延させる遅延回路が設けられていた。
【０００３】
図４は従来の一例の回路構成図を示す。
【０００４】
ここでは、アンプ回路１を例に説明を行う。アンプ回路１は、電源供給回路１１及びアンプ１２から構成される。電源供給回路１１は、電源端子Ｔvから供給される電源電圧Ｖccに基づいてアンプ１２に駆動電源を供給するため駆動電圧を生成する回路である。アンプ１２は、電源供給回路１１から供給される駆動電圧に基づいて入力端子Ｔinに入力される入力信号を増幅して、出力端子Ｔoutから出力する。
【０００５】
電源供給回路１１は、基準電圧生成回路２１、遅延回路２２、出力回路２３から構成される。基準電圧生成回路２１は、定電流源３１、ツェナ−ダイオードＤzから構成される。定電流源３１は、電源端子Ｔvに印加される電源電圧Ｖccから定電流Ｉ1を生成する。電流Ｉ1は、ツェナ−ダイオードＤzに供給される。
【０００６】
ツェナーダイオードＤzは、電流Ｉ1に基づいてツェナー電圧Ｖzを発生する。ツェナー電圧Ｖzは、遅延回路２２に印加される。遅延回路２２は、抵抗Ｒ1及びキャパシタＣ１から構成される。遅延回路２２は、抵抗Ｒ１及びキャパシタＣ１で決定される時定数τを有し、基準電圧生成回路２１から出力されるツェナー電圧Ｖzを時定数τだけ遅延させて出力回路２３に供給する。キャパシタＣ１は、外付け部品であり、一端が端子Ｔcに接続され、他端は接地される。
【０００７】
出力回路２３は、ＮＰＮトランジスタＱ１から構成される。トランジスタＱ１は、ベースに遅延回路２２の遅延出力が供給され、コレクタに電源端子Ｔvから電源電圧Ｖccが印加され、エミッタからアンプ１２の駆動電圧を出力する。
【０００８】
図５は従来の一例の動作説明図を示す。図５（Ａ）は電源電圧Ｖcc、図５（Ｂ）はトランジスタＱ１のベース電位及びエミッタ電位を示す。
【０００９】
時刻ｔ０で、電源電圧Ｖccが立ち上がると、トランジスタＱ１のベース電位ＶB及びエミッタ電位ＶEが遅延回路２２により遅延されて立ち上がる。このとき、トランジスタＱ１のベース電位ＶBは、基準電圧生成回路２１の出力電圧をＶzとし、トランジスタＱ１のベース電流をＩBとすると、
ＶB＝Ｖｚ−（ＩB×Ｒ1）                        ・・・（１）
で表せる。電圧（ＩB×Ｒ1）は、遅延回路２２の抵抗Ｒ1による電圧降下分である。
【００１０】
さらに、トランジスタＱ１のエミッタ電位ＶEは、トランジスタＱ１のベース−エミッタ間順方向電圧をＶFとすると、
ＶE＝Ｖz−（ＩB×Ｒ1）−ＶF                    ・・・（２）
で表せる。
【００１１】
電源供給回路として、上記のような技術が従来、知られていた。ただし、上記のような電源供給回路に相当する技術文献は発見し得なかった。
【００１２】
【発明が解決しようとする課題】
しかしながら、従来の電源供給回路は、遅延回路２２の抵抗Ｒ1により電圧降下が発生し、アンプ１２に印加される電源電圧ＶEは、式（２）に示される電圧となる。
【００１３】
一方、電子回路や電子装置には、ＩＣ化、或いは、低コスト化、小型などが求められている。ＩＣ化、或いは、低コスト化、小型などを実現するためには、遅延回路２２のキャパシタＣ１の容量を制限する必要がある。キャパシタＣ１の容量を制限しつつ、従来と同様の遅延時間τを得ようとすると、抵抗Ｒ１を大きくする必要がある。
【００１４】
抵抗Ｒ１が大きくなると、式（２）の第２項が増加することになり、したがって、電源電圧ＶEが低減する。電源電圧ＶEが低減すると、図４に示すアンプ回路においては、アンプ１２の最大振幅が低下するなどの問題点がある。
【００１５】
本発明は上記の点に鑑みてなされたもので、ノイズショックなどを確実に低減しつつも、効率良く電源電圧を供給できる電源供給回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明は、入力定電圧（Ｖｚ）に基づいて電源電圧を生成し、負荷（１２）に供給する電源供給回路（１１１）において、入力定電圧（Ｖｚ）を遅延させる遅延回路（２２）と、遅延回路（２２）で遅延された電圧から電源電圧を生成し、負荷（１２）に供給する出力回路（２３）と、出力回路（２３）で生成される電源電圧に応じて電流を生成し、生成した電流を出力回路（２３）に駆動電流として供給する電流生成回路（１２４）とを有し、出力回路（２３）は、コレクタ−エミッタが電流生成回路（１２４）と負荷（１２）との間に接続され、遅延回路（２２）の出力によりコレクタ−エミッタ電流が制御される出力トランジスタ（Ｑ１）を有し、電流生成回路（１２４）は出力回路（２３）の出力トランジスタ（Ｑ１）と同極性のトランジスタから構成され、コレクタ−エミッタが入力定電圧（Ｖｚ）と出力回路（２３）の出力トランジスタ（Ｑ１）との間に直列に接続され、遅延回路（２２）の出力によりコレクタ−エミッタ電流が制御される電流出力トランジスタ（Ｑ２）を有することを特徴とする。
【００１７】
また、電流生成回路で生成される電流は、出力回路を駆動すべき所望の電流値に設定されたことを特徴とする。
【００１８】
さらに、遅延回路（２２）は、入力定電圧（Ｖz）が印加される入力端子と出力回路との間に直列に設けられた抵抗（Ｒ1）と、抵抗（Ｒ1）と出力回路（２３）との接続点と基底電位（ＧＮＤ）とされる基底電位端子との間に設けられ、入力低電圧（Ｖz）を遅延させる容量素子（Ｃ1）とを有することを特徴とする。
【００１９】
本発明によれば、電流生成回路（１２４）により、出力回路（２３）で生成される電源電圧に応じて電流を生成し、生成した電流を出力回路（２３）に駆動電流として供給することにより、出力回路（２３）に遅延回路（２２）を通さずに駆動電流を供給できるため、遅延回路（２２）による減衰の影響を排除できる。
【００２０】
また、複数の負荷（１２−１〜１２−ｎ）に電源を供給する場合、遅延回路（１２）を、複数の負荷（１２−１〜１２−ｎ）で共通に設け、出力回路（２３−１〜２３−ｎ）及び定電流生成回路（１２４−１〜１２４−ｎ）を、複数の負荷（１２−１〜１２−ｎ）夫々に対して設けたことを特徴とする。
【００２１】
本発明によれば、複数の負荷（１２−１〜１２−ｎ）の夫々に出力回路（２３−１〜２３−ｎ）及び定電流生成回路（１２４−１〜１２４−ｎ）を設けることにより、複数の負荷（１２−１〜１２−ｎ）に対して遅延回路（２２）による減衰の影響を排除できる。
【００２２】
なお、参照符号は、あくまでも参考であり、これによって特許請求の範囲が制限されるものではない。
【００２３】
【発明の実施の形態】
図１は本発明の一実施例の回路構成図を示す。同図中、図４と同一構成部分には同一符号を付し、その説明は省略する。
【００２４】
図１は、本実施例の電源供給回路１１１が内蔵されたアンプＩＣ１００の回路構成図を示している。アンプＩＣ１００は、電源供給回路１１１及びアンプ１２から構成される。本実施例の電源供給回路１１１は、図４に示す従来の電源供給回路１１に電流生成回路１２４を設けた構成とされている。
【００２５】
電流生成回路１２４は、ＮＰＮトランジスタＱ２、ＰＮＰトランジスタＱ３、Ｑ４から構成されている。トランジスタＱ２は、電源端子Ｔvと出力回路２３との間に接続され、出力回路２３を構成するトランジスタＱ１が駆動されることにより、駆動される。
【００２６】
トランジスタＱ３、Ｑ４は、カレントミラー回路を構成しており、トランジスタＱ２のベース電流に応じた電流をトランジスタＱ３のコレクタから出力する。トランジスタＱ３のコレクタから出力された電流Ｉc3は、遅延回路２２とトランジスタＱ１のベースとの接続点に供給される。
【００２７】
トランジスタＱ3のコレクタ電流Ｉc3は、トランジスタＱ１のベース供給すべき所望の電流ＩBに設定されている。トランジスタＱ３のコレクタ電流Ｉc3は、例えば、トランジスタＱ３、Ｑ４のエミッタ面積などによって設定される。
【００２８】
電流生成回路１２４は、出力回路２３を構成するトランジスタＱ１の動作状態に応じて駆動される。このとき、出力回路２３の動作は、電源電圧Ｖccの立ち上がり時に遅延回路２２によって遅延される。電流生成回路１２４は、出力回路２３の動作に応じて駆動されているため、出力回路２３の動作の遅延によって、電流制御回路１２４の動作も遅延する。これによって、電流生成回路１２４の駆動によってショックノイズが発生することはない。
【００２９】
図２は本発明の一実施例の動作説明図を示す。図２（Ａ）は電源電圧Ｖcc、図２（Ｂ）はトランジスタＱ１のエミッタ電位を示す。
【００３０】
時刻ｔ０で電源電圧Ｖccが立ち上がると、トランジスタＱ１のエミッタ電位が遅延回路２２の抵抗Ｒ１及びキャパシタＣ１によって決定される時定数τにより遅延して立ち上がる。
【００３１】
このとき、トランジスタＱ１のベース電流ＩBは、電流生成回路１２４から供給され、抵抗Ｒ１には電流は流れないため、式（２）の第２項の（ＩB×Ｒ1）は、「0」となる。したがって、トランジスタＱ１のエミッタ電位ＶEは、トランジスタＱ１のベース−エミッタ間順方向電圧をＶFとすると、
ＶE＝Ｖz−ＶF                                  ・・・（４）
で表せる。
【００３２】
すなわち、従来に比べて（ＩB×Ｒ１）だけアンプ１２に印加できる電圧を上昇させることができる。したがって、アンプ１２の最大振幅を（ＩB×Ｒ1）に応じた分だけ拡大できる。
【００３３】
また、本発明は複数のアンプ１２を内蔵したＩＣにも適用可能である。
【００３４】
図４は本発明の他の実施例の回路構成図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明は省略する。
【００３５】
本実施例のアンプ回路２００は、内部に複数のアンプ１２−１〜１２−ｎを有する。複数のアンプ１２−１〜１２−ｎには、複数のアンプ１２−１〜１２−ｎ夫々に出力回路２３−１〜２３−ｎ及び電流生成回路１２４−１〜１２４−ｎが設けられている。
【００３６】
電流生成回路１２４−１は、出力回路２３−１にベース電流ＩBを供給し、電流生成回路１２４−２は、出力回路２３−２にベース電流ＩBを供給する。同様にして電流生成回路１２４−ｎは、出力回路２３−ｎにベース電流ＩBを供給する。
【００３７】
【発明の効果】
上述の如く、本発明によれば、電流生成回路（１２４）により、出力回路（２３）で生成される電源電圧に応じて電流を生成し、生成した電流を出力回路（２３）に駆動電流として供給することにより、出力回路（２３）に遅延回路（２２）を通さずに駆動電流を供給できるため、遅延回路（２２）による減衰の影響を排除できる。
【００３８】
また、本発明によれば、複数の負荷（１２−１〜１２−ｎ）の夫々に出力回路（２３−１〜２３−ｎ）及び定電流生成回路（１２４−１〜１２４−ｎ）を設けることにより、複数の負荷（１２−１〜１２−ｎ）に対して遅延回路（２２）による減衰の影響を排除できる。
【図面の簡単な説明】
【図１】  本発明の一実施例の回路構成図である。
【図２】  本発明の一実施例の動作説明図である。
【図３】  本発明の他の実施例の回路構成図である。
【図４】  従来の一例の回路構成図である。
【図５】  従来の一例の動作説明図である。
【符号の説明】
１０１  電源供給回路
１１  定電圧生成回路、１２  遅延回路、
１３、１３−１〜１３−ｎ  出力回路、
１４、１４−１〜１４−ｎ  アンプ回路
２１  定電流源
１１１、１１１−１〜１１１−ｎ  定電流生成回路
【図１】
0004122910.tif 000002
【図２】
0004122910.tif 000003
【図３】
0004122910.tif 000004
【図４】
0004122910.tif 000005
【図５】
0004122910.tif 000006