(57)【特許請求の範囲】
【請求項１】
途中にカラムセレクタを介在させてメモリセルとセンスアンプとの間にビット線が延び、該ビット線を充電した後、該ビット線が放電されるか否かを前記センスアンプにより検出することにより、該ビット線に接続されたメモリセルの記憶内容を読み出す半導体メモリにおいて、
充電終了タイミングおよび前記センスアンプによる検出タイミングを検出するための、ダミー用の、メモリセル、ビット線、および該ビット線の途中に配置されたカラムセレクタを有するダミー回路と、
電源とグラウンドとの間に直列に接続され、それぞれのゲートに、前記ダミー回路を構成するビット線の、カラムセレクタで分断された２つの部分それぞれが接続されてなる、電源側から順にＰチャンネルトランジスタおよびＮチャンネルトランジスタと、
これらＰチャンネルトランジスタとＮチャンネルトランジスタとの接続ノードに接続されたフローティング防止用ラッチ回路とを備えたことを特徴とする半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリに関し、詳細には、半導体メモリの分野において一般的な技術である、ビット線を充電した後、そのビット線が放電されるか否かをそのビット線に接続されたセンスアンプにより検出することにより、そのビット線に接続されたメモリセルの記憶内容を読み出すタイプの半導体メモリに関する。
【０００２】
【従来の技術】
従来より、上記の技術がＲＯＭやＲＡＭ等広範囲な半導体メモリに使用されている。このような半導体メモリでは、ビット線の数に対し、仕様やレイアウトの制約、また効率の点からセンスアンプの数は少なく、このため複数のビット線は１つのセンスアンプで共用される。これに伴い、ビット線の途中にカラムセレクタが配置されており、カラムセレクタで選択されたビット線に接続されたメモリセルの記憶内容がセンスアンプに読み出される。
【０００３】
ここで、ビット線に接続されたメモリセルの記憶内容の読出し制御にあたり、外部からの入力信号で制御するのではなく内部で信号を生成して制御する場合、ビット線の充電終了タイミングおよびセンスアンプによる検出タイミングを検出する必要がある。このためには、半導体メモリに、メモリセル、ビット線、およびそのビット線の途中に配置されたカラムセレクタを有するメモリ回路と同様な回路構成を採用したダミー回路を設けて、メモリ回路と同じ動作を模擬させることにより、そのダミー回路におけるビット線の充電終了タイミングおよびセンスアンプによる検出タイミングを用いて、メモリセルの記憶内容の読出し制御を行なうのが一般的な手法である。
【０００４】
図３は、従来の半導体メモリに備えられたダミー回路を表わした回路図である。
【０００５】
図３に示す半導体メモリ３００には、ダミー用の、メモリセル１１、ビット線１２、そのビット線１２の途中に配置されたカラムセレクタ１３、およびセンスインバータ３４を有するダミー回路３０が備えられている。メモリセル１１は、半導体メモリ３００を構成するワード線１とビット線１２との交点に配置されている。
【０００６】
このダミー回路３０では、あるメモリ回路のメモリセルに記憶された記憶内容の読出し動作と同じ読出し動作が模擬される。この模擬動作では、先ず、カラムセレクタ１３がオン状態になり、次いでビット線１２がプリチャージされる。すると、ビット線１２に電荷が充電されて電位が上昇し、これによりセンスインバータ３４の入力側が‘Ｈ’レベル、出力側が‘Ｌ’レベルとなり、この‘Ｌ’レベルに変化したタイミングがビット線の充電終了タイミングとして検出される。
【０００７】
次に、ワード線１が‘Ｈ’レベルになる。すると、メモリセル１１がオン状態になりビット線１２の電荷がメモリセル１１を経由してグラウンドＧＮＤ側に流れ、これによりビット線１２がディスチャージされる。すると、カラムセレクタ１３を経由してセンスインバータ１４の入力側が‘Ｌ’レベル、出力側が‘Ｈ’レベルとなり、この‘Ｈ’レベルに変化したタイミングがセンスアンプによる検出タイミングとして検出される。これらの検出タイミングにより、メモリセルに記憶された記憶内容の読出し制御が行なわれる。
【０００８】
【発明が解決しようとする課題】
しかし、上述したダミー回路３０におけるビット線の充電終了タイミングおよびセンスアンプによる検出タイミングで、メモリセルの記憶内容の読出し制御を行なうと、以下のような問題がある。
【０００９】
図３に示す、ダミー回路３０を構成するビット線１２の、カラムセレクタ１３で分断された２つの部分１２ａ，１２ｂのうちの、メモリセル１１が接続された部分１２ｂにはこのメモリセル１１以外に多数のメモリセルが接続されているため、その部分１２ｂにおけるジャンクションの負荷容量は、センスインバータ３４が接続された部分１２ａの負荷容量よりも大きく、このためこれら２つの部分１２ａ，１２ｂの相前後した立ち上がりのタイミングおよび立ち下がりのタイミングが異なってしまう。以下、図３および図４を参照して説明する。
【００１０】
図４は、図３に示すダミー回路を構成するビット線の、カラムセレクタで分断された２つの部分におけるビット線信号、およびそれらビット線信号に基づいて生成された信号を示す図である。
【００１１】
図４には、ビット線１２の部分１２ｂ，１２ａのビット線信号Ｂ，Ａと、それらビット線信号Ｂ，Ａに基づいて生成された信号Ｃが示されている。尚、ビット線信号Ａは、図３に示すセンスインバータ３４の入力信号である。
【００１２】
図３に示すビット線１２の部分１２ｂにおけるジャンクションの負荷容量の方が部分１２ａにおけるジャンクションの負荷容量よりも大きいため、プリチャージ時には、部分１２ｂの方が未だ十分に電荷が充電されておらず電位が低いにも関わらず、部分１２ａの方は既に十分に電荷が充電されて電位が高いため、図４に示すビット線信号Ｂの立ち上がりのタイミングの方がビット線信号Ａの立ち上がりのタイミングよりも時間的に遅い。従って、ビット線信号Ａの立ち上がり（即ち、センスインバータ３４の出力信号の立ち下がり）で、ビット線１２の充電終了タイミングを検出したのでは、ビット線１２が十分充電されていないにも関わらず、ビット線１２の充電終了タイミングが検出されてしまい誤動作の原因となる。
【００１３】
そこで、ビット線１２の部分１２ｂのノードのビット線信号Ｂを用い、そのビット線信号Ｂの立ち上がり，立ち下がりで、ビット線１２の充電終了タイミング，センスアンプによる検出タイミングを検出する場合を考える。この場合、ビット線１２の充電終了タイミングは、ビット線信号Ｂの立ち上がりで検出されるため問題はないが、メモリセル１１がオン状態になると、ビット線１２の部分１２ｂの電荷の放電は、部分１２ａの電荷の放電よりも速いので、センスアンプによる検出タイミングをビット線信号Ｂの立ち下がりで検出すると、ビット線信号Ａが‘Ｌ’レベルになる前に、即ちセンスアンプの入力が確定しない前にセンスアンプによる検出タイミングが検出されてしまい、やはり誤動作の原因となる。
【００１４】
このような誤動作を、フリップフロップにより防止する半導体メモリが提案されている。この半導体メモリでは、以下に説明するようにして、図４に示す信号Ｃが生成される。
【００１５】
図５は、従来の半導体メモリに備えられたフリップフロップを示す図である。
【００１６】
図５に示すフリップフロップ６０のデータ端子Ｄには電源ＶDDが接続されている。また、このフリップフロップ６０のクロック端子，クリア端子には、それぞれ、図４に示すビット線信号Ｂ，Ａが入力される。
【００１７】
フリップフロップ６０のクリア端子に、ビット線信号Ａとして‘Ｈ’レベルが入力されている状態で、ビット線信号Ｂが‘Ｌ’レベルから‘Ｈ’レベルに変化すると、データ端子Ｄには電源ＶDDからの‘Ｈ’レベルが入力されているため、反転出力端子ＱNから信号Ｃとして、その‘Ｈ’レベルが反転された‘Ｌ’レベルが出力される。次に、クリア端子に入力されているビット線信号Ａが‘Ｌ’レベルになると、このフリップフロップ６０はクリアされて反転出力端子ＱNから信号Ｃとして‘Ｈ’レベルが出力される。このようにして、フリップフロップ６０で図４に示す信号Ｃを生成することにより、ビット線信号Ｂの立ち上がりでビット線の充電終了タイミングが検出されるとともに、ビット線信号Ａの立ち下がりでセンスアンプによる検出タイミングが検出されるため、ビット線１２の、充放電により電位が時間的に異なる部分に起因する誤動作を防止することができる。
【００１８】
しかし、フリップフロップは多くの素子で構成されているため、回路規模が大きいという問題がある。また、多くの素子による伝送遅延も大きく、従って動作速度（読出速度）が遅いという問題もある。
【００１９】
本発明は、上記事情に鑑み、回路規模の削減化および動作の高速化が図られた半導体メモリを提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記目的を達成する本発明の半導体メモリは、途中にカラムセレクタを介在させてメモリセルとセンスアンプとの間にビット線が延び、そのビット線を充電した後、そのビット線が放電されるか否かを上記センスアンプにより検出することにより、そのビット線に接続されたメモリセルの記憶内容を読み出す半導体メモリにおいて、
（１）充電終了タイミングおよび上記センスアンプによる検出タイミングを検出するための、ダミー用のメモリセル、ビット線、およびそのビット線の途中に配置されたカラムセレクタを有するダミー回路
（２）電源とグラウンドとの間に直列に接続され、それぞれのゲートに、上記ダミー回路を構成するビット線の、カラムセレクタで分断された２つの部分それぞれが接続されてなる、電源側から順にＰチャンネルトランジスタおよびＮチャンネルトランジスタ
（３）これらＰチャンネルトランジスタとＮチャンネルトランジスタとの接続ノードに接続されたフローティング防止用ラッチ回路
を備えたことを特徴とする。
【００２１】
本発明の半導体メモリは、ダミー回路を構成するビット線の、カラムセレクタで分断された２つの部分それぞれが接続されてなるＰチャンネルトランジスタ，Ｎチャンネルトランジスタのゲートに入力される、相前後した信号の立ち上がりのうちの時間的に遅い方の信号の立ち上がりで充電終了タイミングが検出されるため、ビット線の、カラムセレクタで分断された２つの部分のうちの負荷容量の比較的大きい部分（メモリセルが接続された部分）に電荷が十分充電された後に充電終了タイミングが検出されることとなる。また、相前後した信号の立ち下がりのうちの時間的に遅い方の信号の立ち下がりでセンスアンプによる読出タイミングが検出されるため、ビット線のうちの、負荷容量の比較的小さい部分（センスアンプ側の部分）の電荷が十分放電された後に、センスアンプによる検出タイミングが検出されることとなる。従って、ビット線の、充放電により電位が時間的に異なる部分に起因する誤動作の防止にあたり、ＰチャンネルトランジスタとＮチャンネルトランジスタからなる１つのインバータと、そのインバータのフローティング状態を防止するためのラッチ回路で済み、従来の、フリップフロップを備えた半導体メモリと比較し、回路規模の削減化および動作の高速化が図られる。
【００２２】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００２３】
図１は、本発明の一実施形態の半導体メモリの回路図、およびその半導体メモリを構成するラッチ回路の回路図である。
【００２４】
図１（ａ）には、本実施形態の半導体メモリ１００の回路図が示されている。この半導体メモリ１００を構成するラッチ回路２３には２種類のタイプがあり、図１（ｂ）には、入力信号を反転して出力するタイプのラッチ回路２３の回路図が示されており、図１（ｃ）には、入力信号をそのまま出力するタイプのラッチ回路２３の回路図が示されている。尚、前述した図３に示す半導体メモリ３００の構成要素と同じ構成要素については、同じ符号を付して説明する。
【００２５】
図１（ａ）に示す半導体メモリ１００には、充電終了タイミングおよびセンスアンプによる検出タイミングを検出するための、メモリセル１１、ビット線１２、およびそのビット線１２の途中に配置されたカラムセレクタ１３を有するダミー回路１０が備えられている。
【００２６】
また、この半導体メモリ１００には、電源ＶDDとグラウンドＧＮＤとの間に、電源ＶDD側から順に直列に接続されたＰチャンネルトランジスタ２１およびＮチャンネルトランジスタ２２が備えられている。これらチャンネルトランジスタ２１，Ｎチャンネルトランジスタ２２の各ゲートは、ダミー回路１０を構成するビット線１２の、カラムセレクタ１３で分断された２つの部分１２ａ，１２ｂそれぞれに接続されている。
【００２７】
さらに、この半導体メモリ１００には、これらＰチャンネルトランジスタ２１とＮチャンネルトランジスタ２２との接続ノードに接続されたフローティング防止用ラッチ回路２３が備えられている。このように構成された半導体メモリ１００の動作について、図１および図２を参照して説明する。
【００２８】
図２は、図１に示す半導体メモリの、各ノードの信号を示す図である。
【００２９】
図２には、図１に示すダミー回路１０を構成するビット線１２の、カラムセレクタ１３で分断された２つの部分１２ａ，１２ｂのノードのビット線信号Ａ，Ｂ、およびラッチ回路２３の入力ノードの信号Ｃが示されている。
【００３０】
半導体メモリ１００がリセットされた初期状態では、ビット線信号Ａ，Ｂは、図２に示すように、ともに‘Ｌ’レベルにある。このため、Ｐチャンネルトランジスタ２１，Ｎチャンネルトランジスタ２２は、オン状態，オフ状態にあり、ラッチ回路２３には‘Ｈ’レベルが入力されており、従ってラッチ回路２３から信号Ｄとして、そのラッチ回路２３の種類に応じて‘Ｈ’レベルまたは‘Ｌ’レベルが出力される。ラッチ回路２３の種類に応じてというのは、ラッチ回路２３としては、図１（ｂ）に示すように入力信号を反転して出力するタイプと、図１（ｃ）に示すように単に接続ノードを保持するタイプとがあるからである。
【００３１】
先ず、充電終了タイミングを検出する場合について説明する。カラムセレクタ１３がオン状態になりビット線１２のプリチャージが開始されて、ビット線１２の電位が上昇していく。ここで、ビット線１２の部分１２ｂにおけるジャンクションの負荷容量の方が部分１２ａにおけるジャンクションの負荷容量よりも大きいため、部分１２ａのノードの電位の方が部分１２ｂのノードの電位よりも速く上昇する。従って、Ｐチャンネルトランジスタ２１のゲートにビット線信号Ａとして‘Ｈ’レベルが入力され、一方Ｎチャンネルトランジスタ２２のゲートにはビット線信号Ｂとしてまだ‘Ｌ’レベルが入力され続ける。このため、Ｐチャンネルトランジスタ２１，Ｎチャンネルトランジスタ２２がともにオフ状態となり、Ｐチャンネルトランジスタ２１とＮチャンネルトランジスタ２２との接続ノードがフローティング状態になるが、ラッチ回路２３で信号Ｃはそのまま‘Ｈ’レベルに保持される。やがて、ビット線１２のプリチャージが十分行なわれて、部分１２ｂのノードの電位も十分高くなると、ビット線信号Ｂが‘Ｌ’レベルから‘Ｈ’レベルに変化する。すると、Ｎチャンネルトランジスタ２２がオン状態となりラッチ回路２３には‘Ｌ’レベルが入力され、これによりそのラッチ回路２３の信号Ｃは、‘Ｈ’レベルから‘Ｌ’レベルに変化する。このようにして、ビット線１２が十分充電された後に充電終了タイミングが検出される。
【００３２】
次に、センスアンプによる検出タイミングが検出される場合について説明する。この場合は、ワード線１が‘Ｈ’レベルになる。すると、ビット線１２の電荷がメモリセル１１を経由してグラウンドＧＮＤ側に流れ、これによりビット線１２の電荷が放電される。ここで、メモリセル１１がオン状態になることにより、ビット線１２の電荷が放電されるため、そのビット線１２の部分１２ｂの電荷の放電の方が、部分１２ａの電荷の放電よりも速く、従って図２に示すように、ビット線信号Ｂが‘Ｈ’レベルから‘Ｌ’レベルに変化し、ビット線信号Ａは‘Ｈ’レベルにとどまる。このため、Ｐチャンネルトランジスタ２１はオフ状態を維持し、一方Ｎチャンネルトランジスタ２２はオン状態からオフ状態に変化する。すると、Ｐチャンネルトランジスタ２１とＮチャンネルトランジスタ２２との接続ノードがフローティング状態になるが、ラッチ回路２３で信号Ｃはそのまま‘Ｌ’レベルに保持される。やがて、ビット線１２の電荷が十分に放電されると、ビット線信号Ａも‘Ｈ’レベルから‘Ｌ’レベルに変化する。すると、Ｐチャンネルトランジスタ２１がオン状態となり、ラッチ回路２３には‘Ｈ’レベルが入力され、これによりそのラッチ回路２３の信号Ｃは、‘Ｌ’レベルから‘Ｈ’レベルに変化する。このようにして、ビット線１２の電荷が十分放電された時点でセンスアンプによる検出タイミングが検出される。
【００３３】
上述したように本実施形態の半導体メモリ１００は、ダミー回路１０を構成するビット線１２の、カラムセレクタ１３で分断された２つの部分１２ａ，１２ｂそれぞれと接続されたＰチャンネルトランジスタ２１，Ｎチャンネルトランジスタ２２のゲートに入力される、相前後したビット線信号Ａ，Ｂの立ち上がりのうちの時間的に遅い方のビット線信号Ｂの立ち上がりで充電終了タイミングが検出されるため、ビット線１２の、カラムセレクタ１３で分断された２つの部分１２ａ，１２ｂのうちの負荷容量の比較的大きい部分１２ｂに電荷が十分充電された後に充電終了タイミングが検出されることとなる。また、相前後したビット線信号Ａ，Ｂの立ち下がりのうちの時間的に遅い方のビット線信号Ａの立ち下がりでセンスアンプによる読出タイミングが検出されるため、ビット線１２のうちの、負荷容量の比較的小さい部分１２ａの電荷が十分放電された後に、センスアンプによる検出タイミングが検出されることとなる。従って、ビット線１２の、充放電により電位が時間的に異なる部分に起因する誤動作の防止にあたり、Ｐチャンネルトランジスタ２１とＮチャンネルトランジスタ２２からなる１つのインバータと、フローティング防止用のラッチ回路２３で済み、従来の、フリップフロップを備えた半導体メモリと比較し、回路規模の削減化および動作の高速化が図られる。
【００３４】
【発明の効果】
以上説明したように、本発明によれば、回路規模の削減化および動作の高速化が図られる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体メモリの回路図、およびその半導体メモリを構成するラッチ回路の回路図である。
【図２】図１に示す半導体メモリの、各ノードの信号を示す図である。
【図３】従来の半導体メモリに備えられたダミー回路を表わした回路図である。
【図４】図３に示すダミー回路を構成するビット線の、カラムセレクタで分断された２つの部分におけるビット線信号、およびそれらビット線信号に基づいて生成された信号を示す図である。
【図５】従来の半導体メモリに備えられたフリップフロップを示す図である。
【符号の説明】
１  ワード線
１０  ダミー回路
１１  メモリセル
１２  ビット線
１２ａ，１２ｂ  ビット線の部分
１３  カラムセレクタ
２１  Ｐチャンネルトランジスタ
２２  Ｎチャンネルトランジスタ
２３  ラッチ回路
１００  半導体メモリ
【図１】
0004170508.tif 000002
【図２】
0004170508.tif 000003
【図３】
0004170508.tif 000004
【図４】
0004170508.tif 000005
【図５】
0004170508.tif 000006