(57)【特許請求の範囲】
【請求項１】
他のパッケージの上に着脱自在に積み重ねて実装するパッケージであって、
上記パッケージ内に設けたメモリチップと、
棒状で、一端が上記パッケージの上面に突き出した中継端子と、
上記パッケージの下面にあり、上記他のパッケージの上に積み重ねた場合に、上記他のパッケージの中継端子と接触して電気的に接続する接続端子とを有し、
上記メモリチップは、
上記接続端子を介して、上記他のパッケージが送信した確認信号を受信し、受信した確認信号が示すＩＤ番号を、自身のＩＤとして登録し、登録した自身のＩＤに所定の演算をしたＩＤ番号を示す確認信号を、上記中継端子を介して、上記パッケージの上に積み重ねた更に別のパッケージに対して送信し、一定時間内に上記更に別のパッケージから応答がない場合に、登録した自身のＩＤを最終ＩＤとして、上記接続端子を介して、上記他のパッケージに対して送信し、一定時間内に上記更に別のパッケージから応答があった場合に、上記中継端子を介して、上記更に別のパッケージから最終ＩＤを受信し、上記接続端子を介して、受信した最終ＩＤを上記他のパッケージに対して送信する中継回路を内蔵することを特徴とするパッケージ。
【請求項２】
他のパッケージの上に着脱自在に積み重ねて実装するパッケージであって、
上記パッケージ内に設けたメモリチップと、
棒状で、一端が上記パッケージの上面に突き出した中継端子と、
上記パッケージの下面にあり、上記中継端子の他端に接続し、上記他のパッケージの上に積み重ねた場合に、上記他のパッケージの中継端子と接触して電気的に接続する接続端子と、
所定一方向に設けたスリット状開口部を除き上記接続端子と上記中継端子とを同軸状に囲い、上記パッケージの上面に露出した上面露出部と上記パッケージの下面に露出した下面露出部とを備える接地端子と、
上記接地端子のスリット状開口部を通り、上記中継端子と上記メモリチップとを電気的に接続するパッケージ内配線とを有し、
上記他のパッケージの上に積み重ねた場合に、上記接地端子の下面露出部が、上記他のパッケージの接地端子の上面露出部と嵌合して電気的に接続し、上記接地端子のスリット状開口部が、上記他のパッケージの接地端子のスリット状開口部と一体となって一つの開口部を形成することを特徴とするパッケージ。
【請求項３】
上記中継回路は、
登録した自身のＩＤに１を加えたＩＤ番号を示す確認信号を、上記更に別のパッケージに対して送信することを特徴とする請求項１に記載のパッケージ。
【請求項４】
上記パッケージは、更に、
所定一方向に設けたスリット状開口部を除き上記接続端子と上記中継端子とを同軸状に囲い、上記パッケージの上面に露出した上面露出部と上記パッケージの下面に露出した下面露出部とを備える接地端子を有し、
上記他のパッケージの上に積み重ねた場合に、上記接地端子の下面露出部が、上記他のパッケージの接地端子の上面露出部と嵌合して電気的に接続し、上記接地端子のスリット状開口部が、上記他のパッケージの接地端子のスリット状開口部と一体となって一つの開口部を形成することを特徴とする請求項１に記載のパッケージ。
【請求項５】
請求項２または請求項４に記載のパッケージの上に着脱自在に積み重ねて使用する放熱器であって、
上記パッケージの上面露出部と嵌合する形状を有し、
上記パッケージの上に積み重ねた場合に、嵌合した上面露出部を介して、上記パッケージで発生した熱を吸収し、放熱することを特徴とする放熱器。
【請求項６】
請求項１乃至請求項４のいずれかに記載のパッケージを着脱自在に複数積み重ねて、メモリを増設することを特徴とするメモリ実装方式。
【請求項７】
上記メモリ実装方式は、
上記パッケージの上面露出部と嵌合する形状を有し、上記パッケージの上に積み重ねた場合に、嵌合した上面露出部を介して、上記パッケージで発生した熱を吸収し、放熱する放熱器を、
積み重ねた上記パッケージ最上段の上に積み重ねることを特徴とする請求項６に記載のメモリ実装方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、メモリなどのＬＳＩパッケージの実装方法に関するものである。
【０００２】
【従来の技術】
図１０は例えば、ＪＥＤＥＣ  Ｓｔａｎｄａｒｄ  Ｎｏ．２１−Ｃに示された従来のメモリ実装方式を示す図である。図において、１０は主基板、１１は主基板１０に実装されたメモリコントローラＬＳＩ、１２は主基板１０に実装され、電気的に各信号を接続する端子を備えたメモリモジュールソケット、１３はメモリチップ（メモリパッケージ）、１４はメモリモジュールソケット１２により主基板１０に物理的に固定され、メモリチップ１３を実装するメモリモジュール基板、１５はメモリコントローラＬＳＩ１１と各メモリモジュールソケット１２を接続する配線である。
【０００３】
メモリモジュール基板１４にメモリチップ１３を実装し、主基板１０にはメモリモジュール基板１４を物理的に固定し、かつ、電気的に各信号を接続する端子を備えたメモリモジュールソケット１２を実装する。さらに、主基板１０にはメモリコントローラＬＳＩ１１を実装し、メモリコントローラＬＳＩ１１と各メモリモジュールソケット１２を接続する配線１５が敷設される。
【０００４】
次に動作について説明する。メモリコントローラＬＳＩ１１からメモリチップ１３へアクセスする場合、メモリコントローラＬＳＩ１１からの信号は、主基板１０の配線１５、メモリモジュールソケット１２、メモリモジュール基板１４の配線（図示せず）を経由してメモリチップ１３へ伝送される。また、メモリチップ１３からメモリコントローラＬＳＩ１１への信号は同一経路を逆向きに伝送される。
【０００５】
【発明が解決しようとする課題】
従来のメモリ実装方式は、メモリコントローラＬＳＩ１１とメモリチップ１３の間を接続する経路が、複数の異なる媒体により構成され、かつ、物理的にその距離が長くなる。
【０００６】
図１１は従来のメモリ実装方式での信号経路を示した図である。図において、１６はメモリコントローラＬＳＩ送信バッファ、１７はメモリコントローラＬＳＩ受信バッファ、１８は主基板上の配線、１９はソケット内配線、２０はメモリモジュール基板上配線、２１はメモリ送信バッファ、２２はメモリ受信バッファである。
【０００７】
高速な信号にとっては、特性インピーダンスが均一で出来る限り短い伝送路が理想的であるが、従来のメモリ実装方式では複数のメモリモジュールソケット１２を介してメモリモジュール基板１４へ接続するために分岐が発生するなどにより、伝送経路のインピーダンスが均一ではなく、経路自体もメモリモジュール基板１４の物理的な大きさの影響により、特に主基板上の配線１８が長くなるため、信号波形に歪みを生じやすい。
【０００８】
図１２は図１１に示したＡ点での波形歪みの例を示した図で、本来図１２（ａ）が理想的な波形であるが、伝送経路のインピーダンスの問題などにより図１２（ｂ）に示すような歪んだ波形となり正常な通信が出来なくなり、信号高速化の妨げとなるという問題点があった。
【０００９】
また、その結果、配線１５を短くするために、メモリモジュールソケット１２の実装数を例えば２枚に制限するといった対策を採らざるおえず、メモリの増設容量に制限が出るという問題点があった。
【００１０】
また、信号が高速化すると、個々のメモリチップ１３またはメモリモジュール基板１４の単位で放熱器が必要となるが、多数のヒートシンクが必要となるためコストアップとなるとともに、ヒートシンクを実装するためにメモリモジュールソケット１２の実装間隔を広くする必要があり波形歪みを増長するという問題がある。
【００１１】
この発明は上記のような問題点を解決するためになされたもので、メモリコントローラとメモリチップとを接続する経路を理想的な状態とする方式を提供し、高速化により増加するメモリチップやメモリコントローラの熱を放熱する方式を提供し、メモリの容易な増設変更方式を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係るメモリ実装方式は、パッケージ下面に接続端子、パッケージ上面に中継端子を有し、これら接続端子と中継端子を同軸状に囲う接地端子を有し、パッケージを積み重ねることにより増設することを特徴とする。
【００１３】
また、この発明に係るメモリ実装方式は、各メモリパッケージ間の信号の接続形態を、バス接続としたことを特徴とする。
【００１４】
また、この発明に係るメモリ実装方式は、バス接続は、接続端子及び中継端子にて行うことを特徴とする。
【００１５】
また、この発明に係るメモリ実装方式は、パッケージ下面に接続端子、パッケージ上面に中継端子を有し、パッケージを積み重ねることにより増設し、各メモリパッケージ間の信号の接続形態を、対向するメモリパッケージ間のみを直接接続し、メモリチップ内にて次段への中継回路を内蔵することを特徴とする。
【００１６】
また、この発明に係るメモリ実装方式は、各メモリパッケージ間の信号の接続形態を、対向するメモリパッケージ間のみを直接接続し、メモリチップ内にて次段への中継回路を内蔵するものにおいて、接続端子と中継端子を同軸状に囲う接地端子を備えたことを特徴とする。
【００１７】
また、この発明に係るメモリ実装方式は、接地端子にスリット状の開口部を設け、開口部よりパッケージ内配線を接続することを特徴とする。
【００１８】
また、この発明に係るメモリ実装方式は、接地端子は、パッケージ内の接地導体と接続され、パッケージの上面および下面に露出した状態とし、パッケージを積み重ねた際に上下間が接続されることを特徴とする。
【００１９】
また、この発明に係るメモリ実装方式は、接続端子が下面に、中継端子が上面に突き出すように設けられ、接続端子と中継端子は直接接続されることを特徴とする。
【００２０】
また、この発明に係るメモリ実装方式は、パッケージ内の接地導体及び接続端子と中継端子を同軸状に囲う接地端子を介して基板の接地層に放熱することを特徴とする。
【００２１】
また、この発明に係るメモリ実装方式は、接地導体を放熱器付きとしたことを特徴とする。
【００２２】
また、この発明に係るメモリ実装方式は、放熱器部分もパッケージを積み重ねた際に連結されることを特徴とする。
【００２３】
また、この発明に係るメモリ実装方式は、発生する熱量によっては基板の接地層への接続を省略することを特徴とする。
【００２４】
また、この発明に係るメモリ実装方式は、積み重ねたメモリパッケージ最上段の上面に露出した接地端子へ、専用の放熱器を接続して放熱することを特徴とする。
【００２５】
また、この発明に係るメモリ実装方式は、接続端子を、柔軟性を備えた導電体とすることを特徴とする。
【００２６】
また、この発明に係るメモリ実装方式は、接続端子と中継端子との接続を、差込式のコネクタ形状としたことを特徴とする。
【００２７】
また、この発明に係るメモリ実装方式は、接地端子同士の接続を、差込式のコネクタ形状としたことを特徴とする。
【００２８】
【発明の実施の形態】
以下、この発明の実施の形態を図面に基づいて説明する。
実施の形態１．
図１〜３は実施の形態１を示す図で、図１はメモリ実装方式を示す構成図、図２は中継端子と接続端子及び接地端子の詳細を示す図、図３はメモリコントローラＬＳＩと各メモリとの接続を示す図である。
【００２９】
図１において、３０はメモリコントローラＬＳＩ、３１はメモリコントローラ内蔵チップ、３２はパッケージ内配線、３３は基板、３４−１〜３４−ｎはメモリ、３５は中継端子、３６はパッケージ、３７は接続端子、３８はメモリチップ、４２はパッケージ３６内の接地導体、４０は中継端子３５と接続端子３７を同軸状に囲う接地端子である。
【００３０】
図２に示すように、接地端子４０にはスリット状の隙間を設け、この隙間よりパッケージ内配線３２を接続する。
【００３１】
基板３３上にメモリコントローラＬＳＩ３０を実装し、その上にメモリ３４−１〜３４−ｎを積み重ねて実装する。メモリコントローラＬＳＩ３０およびメモリ３４−１〜３４−ｎのパッケージ３６は、下面に接続端子３７があり、上面に中継端子３５が突き出すようにして、接続端子３７と中継端子３５は直接接続される。
【００３２】
また、パッケージ３６内のメモリコントローラ内蔵チップ３１やメモリチップ３８は、パッケージ内配線３２により接続端子３７もしくは中継端子３５と接続され信号のやり取りを行う。
【００３３】
対向するパッケージ３６間は、下側のパッケージ３６の中継端子３５と上側のパッケージ３６の接続端子３７を接触させることにより電気的に接続される。
【００３４】
また、接地端子４０は、パッケージ３６内の接地導体４２と接続され、パッケージの上面および下面に露出した状態とし、パッケージを積み重ねた際に、上下間が接続される。
【００３５】
図３に示すように、メモリコントローラＬＳＩ３０と各メモリ３４−１〜３４−ｎは、バス配線５０にて接続される。図１において、バス配線５０は、接続端子３７および中継端子３５にて構成される。
【００３６】
以上のように、物理的な寸法が非常に短い接続端子３７および中継端子３５を用いて、複数のパッケージを接続するようにしていることと、接地端子４０にて特性インピーダンスを理想的な状態に制御しているので、メモリコントローラＬＳＩ３０とメモリ３４−１〜３４−ｎとの間の信号が高速化しても、信号波形の歪みを防止し、安定した高速化をはかることができる。
【００３７】
また、接地端子４０のパッケージ内配線３２を接続するための開口部はスリット状として穴状としていないため、パッケージ内配線を通すために発生するインピーダンスの変動は最小化される。
【００３８】
実施の形態２．
図４、５は実施の形態２を示す図で、図４はメモリ実装方式を示す構成図、図５はメモリコントローラＬＳＩと各メモリとの接続を示す図である。
図４は上記実施の形態１の一変形例を示した図であり、中継端子３５と接続端子３７が直結されておらず、メモリチップ３８内の中継回路３９を介している点と、接地端子４０が無い点が上記実施の形態１と異なる。
【００３９】
図５に示すように、対向するパッケージ３６間のみが直接接続される。メモリチップ３８内には中継回路３９を設ける。
【００４０】
次に動作を説明する。電源投入直後に、メモリ３４−１〜３４−ｎの構成を決定するための初期化動作を実施する。メモリコントローラＬＳＩ３０から、ＩＤ１確認信号を対向するメモリ＃１（３４−１）へ送信する。メモリ＃１（３４−１）は自身のＩＤを１と登録し、反対側に対向するメモリ＃２（３４−２）へＩＤ２確認信号を送信する。メモリ＃２（３４−２）は自身のＩＤを２と登録し、同様に反対側に対向する図示しないメモリ＃３（３４−２）へＩＤ３確認信号を送信し、以降同様の動作を繰り返す。メモリ＃ｎ（３４−ｎ）はＩＤｎ＋１確認信号を中継端子へ送信するが、それ以降メモリは実装されていないため、一定時間待った後、全メモリのＩＤ登録が完了したことと、最終ＩＤがｎ番であることを接続端子側へ送信する。
【００４１】
この信号を受け取った前段の図示しないメモリ＃ｎ−１（３４−ｎ−１）はこの通知をさらに前段へ通知し、以降この中継動作をメモリ＃１（３４−１）まで繰り返し、最終的にメモリコントローラＬＳＩ３０がこの信号を受信する。メモリコントローラＬＳＩ３０は接続されるメモリ数がｎ番目まであることを記憶する。以降、通常のメモリへのアクセス動作は、このＩＤ番号を使用してデバイスを特定して行う。
【００４２】
以上のように構成されているため、メモリコントローラＬＳＩ３０とメモリ３４−１〜３４−ｎやメモリ３４−１〜３４−ｎ間を接続する信号経路が１組の中継端子と接続端子のみで構成されるようになるため、メモリ増設に伴う信号経路のインピーダンスの変動が最小になり、きわめて波形に歪みを生じにくくなるため、信号の高速化と、増設による大容量化を容易に実現することができる。
【００４３】
実施の形態３．
図６は実施の形態３を示す図で、メモリ実装方式を示す構成図である。図６は上記実施の形態２の一変形例を示した図で、中継端子３５と接続端子３７を同軸状に覆う接地端子４０を追加している点が異なる。
【００４４】
信号経路である中継端子３５と接続端子３７を接地端子４０で覆い同軸線路構造とすることにより、インピーダンス制御が容易になり、さらに容易に信号の高速化が実現できる。
【００４５】
実施の形態４．
上記実施の形態１及び実施の形態３で示した接地導体４２および接地端子４０を放熱用の熱伝導路として使用する。
【００４６】
メモリチップ３８やメモリコントローラ内蔵ＬＳＩ３１にて発生した熱は、各パッケージ３６内の接地導体４２から接地端子４０を介して基板３３の接地プレーン４３へ伝わり放熱される。
【００４７】
放熱対策に伴う信号経路の長大化という問題が無いため、高速化と高速化に伴う放熱を両立することが出来る。また、インピーダンス制御のための接地端子４０を利用するため、安価に実現できる。
【００４８】
実施の形態５．
図７は実施の形態５を示す図で、メモリ実装方式を示す構成図である。図７は上記実施の形態４の一変形例を示した図であり、図において、４１は放熱器である。積み重ねたメモリパッケージ３６最上段の上面に露出した接地端子４０へ、専用の放熱器４１を接続して放熱する。
【００４９】
メモリチップ３８やメモリコントローラ内蔵ＬＳＩ３１にて発生した熱は、各パッケージ３６内の接地導体４２から接地端子４０を介して放熱器４１や基板３３内の接地プレーン４３へ伝わり放熱される。
【００５０】
放熱対策に伴う信号経路の長大化という問題が無いため、高速化と高速化による放熱を両立することが出来る。なお、発生する熱量によっては、放熱器４１を省略して、接地プレーン４３のみからの放熱としてもよい。
【００５１】
実施の形態６．
図８は実施の形態６を示す図で、メモリ実装方式を示す構成図である。図８は上記実施の形態５の一変形例を示した図である。図に示すように、接地導体４２を放熱器付きとし、さらにこの放熱器部分もパッケージ３６を積み重ねた際に連結される点が異なる。
【００５２】
接地導体４２自体が放熱を行うことが出来るため、前記実施の形態５で示したような放熱器４１が不要となる。なお、図８では接地プレーン４３への接続も示しているが、発生する熱量によってはこれを省略しても良い。
【００５３】
また、逆に積み重ねたパッケージ３６最上段にも放熱器４１を実装して放熱効率を向上することが出来る。
【００５４】
放熱設計の自由度が広がり、効率の良い放熱方式を実現することができる。
【００５５】
実施の形態７．
上記実施の形態１〜６において、接続端子３７を柔軟性を備えた導電体とする。
【００５６】
そのように構成することにより、中継端子３５と接続端子３７の接触が安定し、振動などにも強いメモリ実装方式を実現できる。
【００５７】
実施の形態８．
図９は実施の形態８を示す図で、中継端子と接続端子及び接地端子の詳細を示す図である。接続端子３７と中継端子３５との接続を、差込式のコネクタ形状としたものである。また、上記実施の形態１、３で示した接地端子４０も同様にしても良い。
【００５８】
中継端子３５と接続端子３７の電気的な接続の安定性が向上する。また、接地端子４０も同様の構造とすることにより、より確実な同軸状の線路形態を実現することができるため、安定した信号の高速化を実現できる。
【００５９】
【発明の効果】
以上のように、この発明によれば、メモリコントローラＬＳＩとメモリとの間の信号が高速化しても、信号波形の歪みを防止し、安定した高速化をはかることができる。
また、メモリの増設を容易に行うことができる。
また、高速化により増加するメモリチップやメモリコントローラの熱を効率よく放熱することができる。
【図面の簡単な説明】
【図１】  実施の形態１を示す図で、メモリ実装方式を示す構成図である。
【図２】  実施の形態１を示す図で、中継端子と接続端子及び接地端子の詳細を示す図である。
【図３】  実施の形態１を示す図で、メモリコントローラＬＳＩと各メモリとの接続を示す図である。
【図４】  実施の形態２を示す図で、メモリ実装方式を示す構成図である。
【図５】  実施の形態２を示す図で、メモリコントローラＬＳＩと各メモリとの接続を示す図である。
【図６】  実施の形態３を示す図で、メモリ実装方式を示す構成図である。
【図７】  実施の形態５を示す図で、メモリ実装方式を示す構成図である。
【図８】  実施の形態６を示す図で、メモリ実装方式を示す構成図である。
【図９】  実施の形態８を示す図で、中継端子と接続端子及び接地端子の詳細を示す図である。
【図１０】  従来のメモリ実装方式を示す図である。
【図１１】  従来のメモリ実装方式での信号経路を示した図である。
【図１２】  図１１に示したＡ点での波形歪みの例を示した図である。
【符号の説明】
３０  メモリコントローラＬＳＩ、３１  メモリコントローラ内蔵チップ、３２  パッケージ内配線、３３  基板、３４−１〜３４−ｎ  メモリ、３５  中継端子、３６  パッケージ、３７  接続端子、３８  メモリチップ、３９  中継回路、４０  接地端子、４１  放熱器、４２  接地導体、４３  接地プレーン、５０  バス配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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