(57)【特許請求の範囲】
【請求項１】
半導体基板に一方向に沿って配置され、互いに分離された第１及び第２活性領域、
前記第１活性領域に形成され、少なくとも一つの第１ゲートを有し、前記第１ゲートは前記一方向と平行に配置された第１トランジスタ、
前記第２活性領域に形成され、少なくとも一つの第２ゲートを有し、前記第２ゲートは前記一方向と平行に配置された第２トランジスタ、
前記第１トランジスタのドレインと接続された第１ターミナル、
前記第２トランジスタのソースと接続された第２ターミナル、及び前記第１トランジスタのソース及び前記第２トランジスタのドレインを電気的に接続する導電層を含み、
前記第１及び第２トランジスタは、同一の導電型であることを特徴とする半導体装置の静電荷放電回路構造体。
【請求項２】
前記第１活性領域及び前記第２活性領域の間に介され、前記第１及び第２活性領域の周辺に配置されたガードリングをさらに含み、前記ガードリングは前記第１及び第２トランジスタのソース／ドレインと異なる導電型を有し、前記第２ターミナルと接続されることを特徴とする請求項１に記載の半導体装置の静電荷放電回路構造体。
【請求項３】
前記第１ターミナルは入出力パッドであり、前記第２ターミナルは接地端子であることを特徴とする請求項１に記載の半導体装置の静電荷放電回路構造体。
【請求項４】
前記第１ターミナルは電源端子であり、前記第２ターミナルは入出力パッドであることを特徴とする請求項１に記載の半導体装置の静電荷放電回路構造体。
【請求項５】
前記第１及び第２ゲートは各々電源端子及び所定の内部信号線と接続されることを特徴とする請求項１に記載の半導体装置の静電荷放電回路構造体。
【請求項６】
前記第１及び第２ゲートは各々所定の内部信号線及び基準電圧線と接続されることを特徴とする請求項１に記載の半導体装置の静電荷放電回路構造体。
【請求項７】
前記第１及び第２ゲートは所定の内部信号線に共通に接続されることを特徴とする請求項１に記載の半導体装置の静電荷放電回路構造体。
【請求項８】
前記第１及び第２ゲートは各々第１及び第２内部信号線に接続されることを特徴とする請求項１に記載の半導体装置の静電荷放電回路構造体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路保護装置にかかり、より詳細には、集積回路の出力回路で静電放電ＥＳＤ保護のための半導体装置に関するものである。
【０００２】
【従来の技術】
最近、集積回路技術では、ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）製品のような高速動作及び低電力化に対応する製品及び工程開発が進行している。高速動作に対応させるにあたっては、回路を構成する能動（ａｃｔｉｖｅ）素子及び受動（ｐａｓｓｉｖｅ）素子の特性が集積回路製品の性能を決める重要な要素である。特に、代表的な能動素子であるトランジスタにおいては、ドレイン及びソースの間の飽和電流（ｓａｔｕｒａｔｉｏｎ  ｃｕｒｒｅｎｔ）の増加に伴ってトランジスタに構造上存在する寄生抵抗（ｐａｒａｓｉｔｉｃ  ｒｅｓｉｓｔａｎｃｅ）及び寄生容量（ｐａｒａｓｉｔｉｃ  ｃａｐａｃｉｔａｎｃｅ）を最大限減らさなければならない。図１及び図２に示したＮＭＯＳ及びＰＭＯＳトランジスタの寄生抵抗（Ｒｄ：ドレイン側寄生抵抗。Ｒｓ：ソース側寄生抵抗）を減らすための構造では、図３に示したように、トランジスタのゲート、ソース及びドレインの表面に抵抗が小さい金属性物質とシリコンを自己反応により形成させる自己整列ケイ化（ｓｅｌｆ−ａｌｉｇｎ  ｓｉｌｉｃｉｄａｔｉｏｎ）工法を用いている。このような自己整列ケイ化工法を適用した場合には、寄生抵抗の減少によりトランジスタの特性は向上するが、トランジスタの放電領域として作用する有効接合領域（ｅｆｆｅｃｔｉｖｅ  ｊｕｎｃｔｉｏｎ  ａｒｅａ）がゲートポリシリコン層ＧＰスペーサＧＳの下部領域Ａに制限される。その結果、静電放電（ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ：ＥＳＤ）または電気的な過剰ストレス（ｅｌｅｃｔｒｉｃａｌ  ｏｖｅｒｓｔｒｅｅ：ＥＯＳ）のような過剰瞬時成分（ｅｌｅｃｔｒｉｃａｌ  ｔｒａｎｓｉｅｎｔ）がパッドを通じて流入すると、小さい放電領域によって、物理的な損壊が発生し、そのようなトランジスタ（図３に示した構造を有する）を保護素子として採用する製品の使用が不可能になる。
【０００３】
このように、自己整列ケイ化工法により製造されたトランジスタでの縮小された放電領域Ａに依存するＥＳＤ保護に対する信頼性は、集積回路装置の外部と直接的に接触する入出力回路領域でさらに深刻に問題になる。一般的に、集積回路装置のパッドと直接的に連結された入出力回路では、基本的に集積回路装置の内外部インピーダンス緩衝役割やＤＣ／ＡＣ（またはＣＭＯＳ／ＴＴＬ）変換機能の以外に、外部から流入される非定常的な成分、すなわち、ＥＳＤ、ＥＯＳ、急激な電圧または電流変動（ｓｕｒｇｅ）、またはノイズによる集積回路装置の物理的な損壊を防止する保護機能を同時に含んでいる。特に、集積回路装置が搭載される回路ボード（ＰＣＢなど）、または集積回路装置と外部システム間の連結のためのケーブルに存在する寄生抵抗／インダクタンス／容量（Ｒ／Ｌ／Ｃ）成分を考慮して大きい電流駆動能力のために用いられる大きいチャネル幅を有するトランジスタが入出力回路に用いられる。この場合に、回路面積の効率性のために、図４及び図５に示したように、拡散領域１上に様々なポリシリコンゲート層３を形成したフィンガー（ｆｉｎｇｅｒまたはｌａｄｄｅｒ）形態で入出力回路のトランジスタを構成する方式が一般的に適用されている。しかし、このような構造では、ＥＳＤ動作過程で、ベース（Ｐ型の基板）領域での抵抗差により全ての水平ＮＰＮバイポーラトランジスタＱ１、Ｑ２が同時にターンオンされずに、ベース抵抗が一番大きい中間部分のＮＰＮバイポーラトランジスタ（例えば、Ｑ２）からターンオンされる過程を通じて放電が進行する。したがって、大きいベース幅による利益を得るためには、全てのＮＰＮバイポーラトランジスタがターンオンされるまで所定の時間が必要とされる。ここで、全てのＮＰＮバイポーラトランジスタのターンオン時間はポリシリコンゲート及びドレインの間のオーバーラップ（ｏｖｅｒ  ｌａｐｐｅｄ）領域により決められるオン−抵抗の値に従って制限されることが一般的である。しかし、図３と関連して言及したように、自己整列ケイ化工法により製造されたＭＯＳトランジスタでは、オン−抵抗の値がスペーサＧＳの下部に位置したドレインと基板間の整合領域、すなわち、放電領域Ａに従って決められるので、少ない値のオン−抵抗では、ＮＰＮバイポーラトランジスタＱ１、Ｑ２の完全なターンオン時間を保障するためのＲＣ遅延時間を確保するのが難しい。その結果、フィンガー構造により拡張された全体ベース幅ではなく、単一トランジスタのベース幅により決められることによって、ＥＳＤ特性が脆弱になる。
【０００４】
したがって、自己整列ケイ化工法を適用する場合には、低いＥＳＤ特性を有するトランジスタを補償できる保護回路を使用しなければならない。そのような保護回路としては、ダイオードまたはシリコン制御整流回路（ｓｉｌｉｃｏｎ  ｃｏｎｔｒｏｌｌｅｄ  ｒｅｃｔｉｆｉｅｒ：ＳＣＲ）などがある。集積回路装置では、出力駆動回路でＭＯＳトランジスタが基本的に用いられるので、ＭＯＳトランジスタに寄生する水平ＮＰＮバイポーラトランジスタ（ｌａｔｅｒａｌ  ＮＰＮ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ：ＬＮＰＮ）のターンオン電圧（またはｓｎａｐ−ｂａｃｋ  ｖｏｌｔａｇｅ）より低い電圧で多量の電流を流すことができる保護回路が望ましい。（出力回路のＭＯＳトランジスタが過剰瞬時成分により損壊する前に放電させる）。しかし、大部分の保護素子のターンオン電圧は寄生ＬＮＰＮに比べて大きいので、そのような保護回路（低いターンオン電圧で大きい電流駆動能力を有する）は現実的に適用するのが難しい。そこで、寄生ＬＮＰＮのターンオン電圧を高めるための方案として、寄生ＬＮＰＮバイポーラトランジスタのベース幅を増やしたり、図３に示したように、ＮＭＯＳトランジスタのソースと接地電圧Ｖｓｓとの間に抵抗Ｒｓを連結してソース（寄生ＬＮＰＮのエミッタ）とＰ型基板（ＬＮＰＮのベース）との間の順方向ターンオン電圧を増加させるものがある。
【０００５】
前述した寄生ＬＮＰＮのベース幅を増加させる方式では、保護回路よりターン電圧が大きくするためにゲート長さ（ゲートの長さが長ければ長いほど抵抗の増加によって、ターンオン電圧が上昇する）を増加させたＮＭＯＳトランジスタとして出力回路を構成する。しかし、このような方式は、保護回路より出力回路のターンオン電圧をさらに大きくすることができるが、低い電流駆動能力を補償するために、回路面積を大きくするしかできない短所がある。一方、図３の場合には、出力回路１０に抵抗Ｒｓを追加する場合には、寄生ＬＮＰＮの活性化を抑制できるが、前述したベース幅の増加方式のように、抵抗の追加による電流駆動能力の低下を補償するために回路面積の増加が不可避である。
【０００６】
出力回路のターンオン電圧を保護回路のものよりさらに高めてＮＭＯＳトランジスタ（例えば、図１に示したもの）の損壊を防止するためのまた他の方案としては、図７に示したように、出力回路１１０と保護回路１２０とを構成するＮＭＯＳトランジスタを各々直列に連結して寄生ＬＮＰＮのベース幅を拡張させる構造がある。このような構造を形成する方法は二つあり、一つは図８及び図９に示し、他の一つは図１０及び図１１に示している。
【０００７】
先ず、図８及び図９では、二つのＮＭＯＳトランジスタＮ１、Ｎ２の活性領域（またはＮ＋拡散領域）が分離され、パッドＰＡＤに連結されたＮＭＯＳトランジスタＮ１のソースと接地電圧Ｖｓｓに連結されたＮＭＯＳトランジスタＮ２のドレインが金属線Ｍを通じて連結されている。図１０及び図１１は、回路面積の効率的な利用のために、ＮＭＯＳトランジスタＮ１、Ｎ２のソースとドレインを活性領域を通じて連結させる構造である。
【０００８】
しかし、図８乃至図１１に示した構造では、パッドＰＡＤに連結されたドレイン（寄生ＬＮＰＮのコレクタ）と接地電圧Ｖｓｓに連結されたソース（寄生ＬＮＰＮのエミッタ）との間のベース幅を増加させることで寄生ＬＮＰＮの活性化を抑制することができるが、（ＬＮＰＮのターンオン電圧が増加する）、図１２の等価回路に示したように、拡張されたベース幅を有する寄生バイポーラトランジスタＱ３により電流利得（β：コレクタ電流増加分／ベース電流増加分）が減少してＥＳＤ特性が低下するという短所がある。
【０００９】
このような回路的な改善方案の以外に、自己整列ケイ化工法が適用されたＭＯＳトランジスタのＥＳＤ特性を向上させるための工程に関する解決策が図１３及び図１４と図１５及び図１６に示されている。先ず、図１３では、イオン注入工程によりＮ＋ソースＳ及びドレイン領域Ｄを形成した後に、別途のマスク工程としてポリシリコンゲート層ＧＰの上面とソース／ドレイン領域の上面とに形成された絶縁膜４１の一部を除去する。これにより、ゲート層ＧＰとソース及びドレイン領域の表面の一部とのみが露出される開口４２が形成される。その次に、図１４に残っている絶縁膜４１をマスクとして用いた局部自己整列ケイ化工法（ｌｏｃａｌ  ｓａｌｉｃｉｄａｔｉｏｎ）を進行すれば、ゲート層とソース及びドレイン領域の表面の一部にケイ化膜４４が形成された構造を得る。図１３及び図１４の工程による構造は、自己整列ケイ化工法のみを適用する製造過程による構造と同一の構造を作ることができるので、前述したフィンガー形態の構造に示したベース幅の拡張による利点を有するのに適する工程技術である。しかし、別途のマスク使用による製造コストの上昇と、寄生抵抗成分の増加による高周波動作上の困難がある。また、ゲート層とソース及びドレイン層の表面の一部のみを露出させる精密な作業が要求されるので、回路サイズの縮小または整列させる際の余裕などの高集積化趨勢を考慮すると、進行し難いことがわかる。
【００１０】
図１５及び図１６では、ソース及びドレイン領域を形成した後、マスク工程を用いた高エネルギーイオン注入工程を進行して既存のソースＳ及びドレイン拡散領域Ｄの下部にさらに拡張された拡散領域Ｓ'、Ｄ'を形成した後、自己整列ケイ化工程を進行してＮＭＯＳトランジスタを完成させる工程が示されている。そのような工程による構造では、さらに深く拡張された拡散領域Ｓ'、Ｄ'により基板との接合領域が拡大することによって、そのほどの放電領域を確保する利点はあるが、追加的なマスク工程が要求され、寄生抵抗成分が増加するなどの短所がある。また、ＥＳＤ特性の向上は実質的にあまり大きくない。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、自己整列ケイ化工法により製作されたトランジスタを含む集積回路において、信頼性あるＥＳＤ保護特性を有する半導体装置を提供することにある。
【００１２】
本発明の他の目的は、自己整列ケイ化工法により製作されたトランジスタを含む集積回路において、別途の工程を使用しなくても、信頼性あるＥＳＤ保護特性を有する半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
前述の目的を解決するための本発明の特徴によると、本発明は第１ターミナル及び第２ターミナルの間に直列に連結された第１及び第２ＭＯＳトランジスタを含む。前記第１及び第２ＭＯＳトランジスタは各々互いに分離された第１及び第２活性領域に形成される。前記第１及び第２活性領域は一方向に沿って配置される。また、前記第１ＭＯＳトランジスタは少なくとも一つの第１ゲートを有し、前記第１ゲートは前記一方向と平行に配置される。これと同じように、前記第２ＭＯＳトランジスタは少なくとも一つの第２ゲートを有し、前記第２ゲートは前記一方向と平行に配置される。前記第１ＭＯＳトランジスタのドレインは第１ターミナルと電気的に接続され、前記第２ＭＯＳトランジスタのソースは第２ターミナルと電気的に接続される。これに加えて、前記第１ＭＯＳトランジスタのソースは導電層を通じて前記第２ＭＯＳトランジスタのドレインと電気的に接続される。
【００１４】
前記第１及び第２活性領域の周辺に配置されたガードリングをさらに含むことが望ましい。前記ガードリングは前記第２ＭＯＳトランジスタのソースと電気的に接続される。また、前記ガードリングは前記第１及び第２ＭＯＳトランジスタのソース／ドレインと異なる導電型を有する。
【００１５】
前記第１及び第２ＭＯＳトランジスタはＮＭＯＳまたはＰＭＯＳトランジスタで構成され、それらのゲートの接続関係は本発明の実施例で多様な連結方式を有する。すなわち、前記第１及び第２ＭＯＳトランジスタが全部ＮＭＯＳトランジスタで構成された場合には、前記第１及び第２ＭＯＳトランジスタのゲートは電源電圧及び／または所定の内部信号に各々接続され、前記第１及び第２ＭＯＳトランジスタが全部ＰＭＯＳトランジスタで構成された場合には、前記第１及び第２ＭＯＳトランジスタのゲートは所定の内部信号及び／または基準電圧に各々接続される。
【００１６】
また、前記第１及び第２ＭＯＳトランジスタのゲートは所定の内部信号に共通に接続、または別途の内部信号に各々接続される。
【００１７】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。先ず、図１７は本発明が適用される出力回路１１を含む保護回路の全体的な構成を示す回路図であって、プラスまたはマイナスの瞬時成分（ｐｏｓｉｔｉｖｅ  ｏｒ  ｎｅｇａｔｉｖｅ  ｔｒａｎｓｉｅｎｔ）がパッドＰＡＤに流入する時に、パッドＰＡＤと電源電圧ＶＤＤとの間、そしてパッドＰＡＤと接地電圧ＶＳＳとの間での放電経路を示す。パッドＰＡＤと電源電圧ＶＤＤとの間でプラスの瞬時成分がパッドＰＡＤに印加される場合には、パッドＰＡＤと電源電圧ＶＤＤとの間に形成されたＰＭＯＳトランジスタＰ１のＰ＋／Ｎ接合が順方向にバイアスされることによって、プラスの瞬時成分がＶＤＤに放電される。（放電経路ＰＤｐ）。入力パッドＰＡＤと電源電圧ＶＤＤとの間でマイナスの瞬時成分がパッドＰＡＤに印加された場合には、パッドＰＡＤに連結されたＮＭＯＳトランジスタＮ１のドレインＮ＋型と基板Ｐ型との間に形成されるＮ＋／Ｐ接合が順方向にバイアスされることによって、一次的に放電され、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に形成された電源保護回路６０を通じて二次的に放電される。（放電経路ＰＤｎ）。また、パッドＰＡＤと接地電圧ＶＳＳとの間でプラスの瞬時成分がパッドＰＡＤに印加された場合には、ＰＭＯＳトランジスタＰ１の順方向バイアスされたＰ＋／Ｎ接合を通じて一次的に放電され、電源保護回路６０を通じて二次的に放電される。（放電経路ＰＳｐ）。パッドＰＡＤと接地電圧ＶＳＳとの間でマイナスの瞬時成分が印加された場合には、ＮＭＯＳトランジスタＮ１のドレインと基板との間に形成されるＮ＋／Ｐ接合の順方向バイアスによる放電経路ＰＳｎが形成される。
【００１８】
図１８及び図１９は各々本発明の特徴による装置の平面図及び断面図であり、図１７の出力回路１１において、二つのＮＭＯＳトランジスタＮ１、Ｎ２がパッドＰＡＤと接地電圧ＧＮＤとの間に直列に連結された回路構造に本発明による構造を適用した場合である。ここで、図１９は図１８のＹ１−Ｙ１'によるＮＭＯＳトランジスタＮ２の断面図と共に図１８のＹ２−Ｙ２'によるＮＭＯＳトランジスタＮ１の断面図とを示す。
【００１９】
図１８及び図１９を参照すると、ＮＭＯＳトランジスタＮ１、Ｎ２は各々互いに分離された第１及び第２活性領域７１、７２に形成され、各ＮＭＯＳトランジスタは二重構造として形成される。すなわち、第１活性領域７１は前記第１活性領域７１の上部を横切る第１ゲート７３、７４、７５、７６によりＮ型のドレイン領域Ｄ１、Ｄ２とＮ型のソース領域Ｓ１、Ｓ２、Ｓ３とに分割され、第２活性領域７２は前記第２活性領域７２の上部を横切る第２ゲート７３'、７４'、７５'、７６'によりドレインＤ３、Ｄ４、Ｄ５とソース領域Ｓ４、Ｓ５とに分割される。第１ＮＭＯＳトランジスタＮ１のドレイン領域Ｄ１、Ｄ２は金属などの導電層（または導電線：７７、７８）を通じてパッドＰＡＤと連結され、第２ＮＭＯＳトランジスタＮ２のソース領域Ｓ４、Ｓ５は金属などの導電層（または導電線：７９、８０）を通じてＰ（Ｐ＋）型のガードリング領域ＧＤと共に接地電圧ＶＳＳに連結される。また、第１ゲート、すなわち、ポリシリコン層７３、７４、７５、７６は電源電圧ＶＤＤに連結され、第２ゲート、すなわち、ポリシリコン層７３'、７４'、７５'、７６'は内部回路の出力ＮＧに連結される。第１ゲート７３、７４、７５、７６及び第２ゲート７３'、７４'、７５'、７６'は前述した自己ケイ化工法により形成することができる。
【００２０】
一方、第１ＮＭＯＳトランジスタＮ１のソースＳ１、Ｓ２、Ｓ３は第２ＮＭＯＳトランジスタＮ２のドレインＤ３、Ｄ４、Ｄ５と金属などの導電層８１〜８３を通じて各々連結されている。互いに直列に連結されたＮＭＯＳトランジスタＮ１、Ｎ２のソース及びドレインを従来のように（図１０）拡散領域を通じて連結しない理由は寄生水平ＮＰＮトランジスタの拡張されたベース幅によるＥＳＤ特性の低下を抑制するためである。すなわち、第１ＮＭＯＳトランジスタＮ１のドレイン領域（Ｄ１、Ｄ２：寄生ＮＰＮトランジスタのコレクタ領域）と第２ＮＭＯＳトランジスタＮ２のソース領域（Ｓ４、Ｓ５：寄生ＮＰＮトランジスタのエミッタ領域）とが互いに分離された拡散領域に各々形成され、これらが互いに対向する面の幅が従来技術に比べて相対的に小さいので、寄生ＮＰＮトランジスタの動作が著しく抑制される。これに加えて、前記第１ＮＭＯＳトランジスタＮ１のソース／ドレイン領域と前記第２ＮＭＯＳトランジスタＮ２のソース／ドレイン領域との間に前記Ｐ＋型のガードリングＧＤが介される。これによって、前記第１ＮＭＯＳトランジスタＮ１のソース／ドレイン領域、前記第２ＮＭＯＳトランジスタＮ２のソース／ドレイン領域、及びＰ型の半導体基板Ｐ−ＳＵＢで構成される寄生ＮＰＮトランジスタの活性化を著しく抑制することができる。すなわち、前記寄生ＮＰＮトランジスタのベース領域に該当するＰ型の半導体基板Ｐ−ＳＵＢにＰ＋型のガードリングＧＤが存在するので、ベースモジュレーション（ｂａｓｅ  ｍｏｄｕｌａｔｉｏｎ）が抑制される。これによって、前記寄生ＮＰＮトランジスタの利得を著しく減少させることができる。
【００２１】
図１９に示したように、本発明による構造において、寄生ＮＰＮバイポーラトランジスタは二つ（Ｑ１、Ｑ２：Ｑ３とＱ４は実質的にＱ１及びＱ２と同一である）が形成され、瞬時成分ＶｉｎがパッドＰＡＤに印加される時に、Ｑ１のＶｂｅ（ベース−エミッタ間の電圧差）はＶＤＤ（Ｖｉｎ−０．６）−Ｖｔｈ（ＶｔｈはＮ１のスレショルド電圧）になる。このＶｂｅは寄生ＮＰＮトランジスタのターンオン電圧に比べて大きいので、順方向ターンオンのためのベース電流の量も増加し、結局、水平寄生ＮＰＮバイポーラトランジスタの動作は発生しない。
【００２２】
図１８及び図１９による構造において、寄生バイポーラトランジスタの等価回路を示す図２０を前述した図１２と比べて参照すると、パッドＰＡＤ及び接地電圧（ＧＮＤ：ＶＳＳ）の間に直列に連結された寄生トランジスタＱ１、Ｑ２が形成されると共に他の一つの寄生バイポーラトランジスタＱ３'が形成される。しかし、前記寄生バイポーラトランジスタＱ３'は図１２に示した寄生バイポーラトランジスタＱ３に比べて著しく低い利得を有する。これは、前述したように、前記パッドＰＡＤと接続されたドレイン領域Ｄ１、Ｄ２及び前記接地電圧（ＧＮＤ：ＶＳＳ）に接続されたソース領域Ｓ４、Ｓ５の互いに対向する面の幅が従来技術に比べて著しく小さいだけではなく、これらの間にＰ型のガードリングＧＤが存在するためである。したがって、パッドＰＡＤ及び接地電圧（ＧＮＤ：ＶＳＳ）の間の寄生バイポーラトランジスタの利得を減少させることができるので、静電放電特性を向上させることができる。
【００２３】
図１８のような回路パターンを形成する場合において、半導体基板、例えば、Ｐ型の半導体基板Ｐ−ＳＵＢに第１及び第２活性領域７１、７２を限定する素子分離膜ＦＯＸを形成することが行われる。前記第１及び第２活性領域７１、７２は一方向（図面上で、切断線Ｙ１−Ｙ１'を横切る方向）に沿って配置され、前記素子分離膜ＦＯＸにより分離される。また、前記第１及び第２活性領域７１、７２の周辺には前記ガードリングＧＤを形成するための第３活性領域が限定される。前記第１及び第２活性領域７１、７２上にゲート酸化膜（図示しない）を形成する。前記ゲート酸化膜を含む半導体基板の全面にゲート導電膜、例えば、ドーピングされたポリシリコン膜を形成する。次に、前記ゲート導電膜をパターニングして前記第１活性領域７１の上部を横切る少なくとも一つの第１ゲート７３、７４、７５、７６を形成すると同時に前記第２活性領域７２の上部を横切る少なくとも一つの第２ゲート７３'、７４'、７５'、７６'を形成する。前記第１ゲート７３、７４、７５、７６及び前記第２ゲート７３'、７４'、７５'、７６'は全部前記第１及び第２活性領域７１、７２が配列された方向と平行した方向に形成される。
【００２４】
続けて、前記第１及び第２ゲート７３、７４、７５、７６、７３'、７４'、７５'、７６'及び前記素子分離膜ＦＯＸをイオン注入マスクとして用いて前記第１及び第２活性領域７１、７２にＮ型の不純物イオンを注入する。これによって、前記第１活性領域７１にＮ型のソース／ドレイン領域Ｓ１、Ｓ２、Ｓ３、Ｄ１、Ｄ２が形成されると同時に、前記第２活性領域７２にＮ型のソース／ドレイン領域Ｓ４、Ｓ５、Ｄ４、Ｄ５が形成される。次に、前記第３活性領域にＰ型の不純物イオンを注入してＰ型のガードリングＧＤを形成する。その結果、前記第１活性領域７１に第１ＮＭＯＳトランジスタＮ１が形成され、前記第２活性領域７２に第２ＮＭＯＳトランジスタＮ２が形成される。
【００２５】
前記第１及び第２ＮＭＯＳトランジスタＮ１、Ｎ２が形成された結果物の全面に層間絶縁膜（図示しない）を形成し、前記層間絶縁膜上に金属膜のような導電膜から成る配線７７、７８、７９、８０、８１、８２、８３を形成する。ここで、前記配線７７、７８は前記層間絶縁膜を貫通するコンタクトホールを通じて前記第１ＮＭＯＳトランジスタＮ１のドレイン領域Ｄ１、Ｄ２と電気的に接続される。また、前記配線７９、８０は前記層間絶縁膜を貫通するコンタクトホールを通じて前記第２ＮＭＯＳトランジスタＮ２のソース領域Ｓ４、Ｓ５及び前記ガードリングＧＤと接続される。これに加えて、前記配線８１、８２、８３は前記第１ＮＭＯＳトランジスタＮ１のソース領域Ｓ１、Ｓ２、Ｓ３と前記第２ＮＭＯＳトランジスタＮ２のドレイン領域Ｄ３、Ｄ４、Ｄ５とに接続される。このような製造過程は既存のＣＭＯＳ製造過程をそのままに利用して進行されるので、前述した図１３乃至図１４、または図１５乃至図１６の場合のように、追加的なマスク工程または追加的なイオン注入工程が不要である。
【００２６】
図１７乃至図１９に示した構造では、図２１のようにパッドＰＡＤに連結されたＮＭＯＳトランジスタＮ１のゲートは電源電圧ＶＤＤに連結しており、接地電圧に連結されたＮＭＯＳトランジスタＮ２のゲートは制御回路の出力ＮＧに連結している場合であったが、図２２及び図２３に示したように、二つのＮＭＯＳトランジスタをパッドＰＡＤと接地電圧ＧＮＤとの間に直列に連結させた状態で、それらのゲート接続形態を変形させることができる。例えば、図２２に示したように、制御回路の出力ＮＧに二つのゲートを共通に接続させたり、図２３に示したように、制御回路から印加される互いに異なる出力ＮＧ１、ＮＧ２に各々ゲートを接続させたりすることができる。
【００２７】
また、前述した図２１乃至図２３の連結構造はＮＭＯＳトランジスタを用いたパッドＰＡＤと接地電圧ＧＮＤとの間の静電放電のためのものとして説明されたが、図２４乃至図２６に示したように、パッドＰＡＤと電源電圧ＶＤＤとの間での静電放電機能を実行するための実施例も可能である。すなわち、図１８の平面図に対応して説明すると、図１８のポリシリコンゲート７３、７４、７５、７６、７３'、７４'、７５'、７６'は、制御回路の出力ＰＧ及びＶｓｓ（またはＶｒｅｆ：基準電圧）に各々連結したり（図２４）、制御回路の出力ＰＧに共通に連結したり（図２５）、制御回路の出力ＰＧ１、ＰＧ２に各々連結したりすることも可能である。（図２６）。
【００２８】
また、前述した本発明の実施例では、ＭＯＳトランジスタのゲートが自己ケイ化工法により形成された場合であったが、二重構造のソースとドレインを互いに分離された拡散領域に形成することによって、水平バイポーラトランジスタの発生を遮断する効果があるので、自己ケイ化工法により形成されたゲートを有しない場合にもＥＳＤ特性を向上させるために、本発明を適用することができる。
【００２９】
【発明の効果】
前述のように、本発明は直列に連結された出力回路のＭＯＳトランジスタの拡散領域を互いに分離させることによって、ＥＳＤ特性低下の主要因になる水平寄生バイポーラトランジスタの形成を除去する効果がある。また、本発明は、追加的なマスク工程を使用しなくても、ＥＳＤ特性が改善された半導体装置を提供する利点がある。
【図面の簡単な説明】
【図１】  ＮＭＯＳトランジスタの等価回路図。
【図２】  ＰＭＯＳトランジスタの等価回路図。
【図３】  自己ケイ化工法により製造されたＭＯＳトランジスタの断面構造図。
【図４】  入出力用トランジスタの一般的なパターンを示す平面図。
【図５】  入出力用トランジスタの一般的なパターンを示す断面図。
【図６】  出力回路に抵抗を追加した従来の半導体装置の回路図。
【図７】  ＮＭＯＳトランジスタを直列に連結した従来の半導体装置の回路図。
【図８】  図７の回路を実現した従来の半導体装置の平面構造図。
【図９】  図７の回路を実現した従来の半導体装置の断面構造図。
【図１０】  図７の回路を実現した従来の半導体装置の他の例を示す平面構造図。
【図１１】  図７の回路を実現した従来の半導体装置の他の例を示す断面構造図。
【図１２】  図８乃至図１１に示した半導体装置による寄生バイポーラトランジスタの等価回路図。
【図１３】  部分自己ケイ化工法を用いたＮＭＯＳトランジスタの製造過程を示す工程流れ図。
【図１４】  部分自己ケイ化工法を用いたＮＭＯＳトランジスタの製造過程を示す工程流れ図。
【図１５】  イオン注入段階を追加したＮＭＯＳトランジスタの製造過程を示す工程流れ図。
【図１６】  イオン注入段階を追加したＮＭＯＳトランジスタの製造過程を示す工程流れ図。
【図１７】  本発明の半導体装置が適用される保護回路図。
【図１８】  本発明による半導体装置の平面図。
【図１９】  本発明による半導体装置の断面図。
【図２０】  図１７または図１８の構造による寄生バイポーラトランジスタの等価回路。
【図２１】  本発明の半導体装置がＮＭＯＳトランジスタで構成された場合に、それらのゲート接続に関する実施例を示す。
【図２２】  本発明の半導体装置がＮＭＯＳトランジスタで構成された場合に、それらのゲート接続に関する実施例を示す。
【図２３】  本発明の半導体装置がＮＭＯＳトランジスタで構成された場合に、それらのゲート接続に関する実施例を示す。
【図２４】  本発明の半導体装置がＰＭＯＳトランジスタで構成された場合に、それらのゲート接続に関する実施例を示す。
【図２５】  本発明の半導体装置がＰＭＯＳトランジスタで構成された場合に、それらのゲート接続に関する実施例を示す。
【図２６】  本発明の半導体装置がＰＭＯＳトランジスタで構成された場合に、それらのゲート接続に関する実施例を示す。
【符号の説明】
１１      出力回路
ＶＤＤ      電源電圧
６０      電源保護回路
Ｎ１、Ｎ２      ＮＭＯＳトランジスタ
７１、７２      活性領域
７１      第１活性領域
７２      第２活性領域
７３、７４、７５、７６、７３'、７４'、７５'、７６'      ゲート
Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５      ドレイン領域
Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５      ソース領域
７７、７８、７９、８０、８１、８２、８３      導電層
【図１】
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【図２】
0004122203.tif 000003
【図３】
0004122203.tif 000004
【図４】
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【図５】
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【図６】
0004122203.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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