(57)【特許請求の範囲】
【請求項１】
第２導電型のコレクタ領域と、該コレクタ領域の上方に形成された第１導電型の半導体層と、該半導体層の上方に形成され、該半導体層よりも不純物濃度が低い第１導電型のエピキャシタル領域と、該エピタキシャル領域の上方に形成された第２導電型のボディ領域と、該ボディ領域内に形成された第１導電型のエミッタ領域と、該ボディ領域に接する絶縁ゲート領域と、を有するＭＯＳ・バイポーラ複数型の半導体装置において、
前記ボディ領域にその表面から前記エピタキシャル領域に向けて形成された埋め込み絶縁領域を含み、
前記埋め込み絶縁領域は、その少なくとも一部が、逆バイアス時に、前記ボディ領域と前記エピタキシャル領域とのｐｎ接合によって形成される空乏層の内部に存在するように形成された、ＭＯＳ・バイポーラ複合型の半導体装置。
【請求項２】
第１導電型のドレイン領域と、該ドレイン領域の上方に形成され、該ドレイン領域よりも不純物濃度が低い第１導電型のエピタキシャル領域と、該エピタキシャル領域の上方に形成された第２導電型のボディ領域と、該ボディ領域内に形成された第１導電型のソース領域と、該ボディ領域に接する絶縁ゲート領域と、を有するＭＯＳ型の半導体装置において、
前記ボディ領域にその表面から前記エピタキシャル領域に向けて形成された埋め込み絶縁領域を含み、
前記埋め込み絶縁領域は、その少なくとも一部が、逆バイアス時に、前記ボディ領域と前記エピタキシャル領域とのｐｎ接合によって形成される空乏層の内部に存在するように形成された、ＭＯＳ型の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特にｐｎ接合を含み、高耐圧な半導体装置に関する。
【０００２】
【背景技術】
従来より、高耐圧ダイオードは、例えば半導体装置を電圧源から保護する保護ダイオードとして半導体装置を含む周辺回路に数多く利用されており、今後、電源電圧の高圧化が進むにつれて、半導体装置と同様にダイオードもさらに高耐圧化が要求される。
【０００３】
図１０に、ｐｎ接合ダイオードの従来例のひとつとして、エピタキシャル型整流ダイオードを示す。このｐｎ接合ダイオード１は、ｎ型シリコン基板６６上に、ｎ-型エピタキャル領域６８を形成し、このエピタキシャル領域６８内にｐ型不純物を拡散させてｐ型領域５０を形成して構成されている。そして、シリコン基板６６の裏面側には、例えば金を拡散させたｎ+型拡散領域６４が形成されている。このように、シリコン基板６６、拡散領域６４およびエピタキシャル領域６８によってｎ型領域６０が構成されている。前記ｐ型領域５０の表面にはアノード電極５２が形成され、拡散領域６４の表面にはカソード電極６２が形成されている。
【０００４】
このようなｐｎ接合ダイオードが逆バイアス状態、すなわちアノード電極５２がフローティングの状態もしくは該電極５２に負電圧が加えられている状態で、かつカソード電極６２に正電圧が加えられている状態では、アノード電極５２およびカソード電極６２間に電流は流れず、オフ状態となる。一方、このｐｎ接合ダイオードが正バイアス状態、すなわちアノード電極５２に正電圧を加え、カソード電極６２に負電圧を加えた状態においては、アノード電極５２およびカソード電極６２間に電流が流れ、オン状態となる。
【０００５】
このようなｐｎ接合ダイオードのオン・オフ制御は、以下のようにして成される。
【０００６】
すなわち、まず、オフ状態、すなわち逆バイアス状態についてみると、アノード電極５２に負の電圧を加えることによって、ｐ型領域５０内の多数キャリアであるホールは、アノード電極５２に引き寄せられる。同じく、カソード電極６２に正の電圧を加えることによって、ｎ型領域６０内の多数キャリアであるエレクトロンは、カソード電極６２に引き寄せられる。すなわち、逆バイアス状態では、空乏層２の幅は、ｐｎ接合付近の多数キャリアが各電極５２，６２にそれぞれ引き寄せられるため、電圧を印加していない状態で形成される空乏層の幅に比べて広くなり、しかも、各電極５２，６２に加えられる電圧に比例して広くなる。
【０００７】
この状態では、多数キャリアは各電極に引き寄せられ、空乏層２を通過するキャリアがほとんどないため、電流がほとんど流れない状態となる。わずかに流れる電流は、ｐ型領域およびｎ型領域の内部に存在する少数キャリアによるものである。この少数キャリアによる電流は、各電極５２および６２に加えられる電圧の増加によって少しずつ増加し、ある電圧以上では降伏電流が流れる。この降伏電流が流れ始める直前の電圧は、ｐｎ接合ダイオードを形成してるｐｎ各領域の不純物濃度および不純物拡散深さなどによって物理的に決定されるものである。
【０００８】
また、オン状態、すなわち順バイアス状態においては、ｐｎ接合ダイオード１のアノード電極５２に正電圧を、カソード電極６２に負電圧を加えることにより、ｐ型領域５０にあるホールはカソード電極６２へ、ｎ型領域６０内にあるエレクトロンはアノード電極５２へと流れ、空乏層２にキャリアが通過して電流が流れることになる。
【０００９】
このように、ｐｎ接合ダイオードは、電極５２および６２に加える電圧によって、オン・オフ状態を制御することができる。
【００１０】
ところで、ｐｎ接合ダイオードを例えばクランプ回路などに用いる場合、オフ状態（逆バイアス状態）でのアノード−カソード電極間の耐圧（以下、これを「オフ耐圧」という）が極めて重要な因子となる。このため、一般的なｐｎ接合ダイオードでは、高いオフ耐圧を確保するために、深い不純物拡散層を用いてｐｎ接合ダイオードを形成するか、もしくは厚いエピタキシャル層からなる耐圧保持領域を形成する方法などが使われている。しかし、これらの方法は、ｐｎ接合ダイオードと他のデバイスとを同じウエハ上に作り込む場合には、同一プロセスを用いることが困難であるというだけでなく、深い不純物拡散領域の作製や、厚いエピタキシャル層の形成には、長い処理時間が必要となり、コストも高くなってしまう、などの問題がある。
【００１１】
このような問題を解決する方法として、図１１に示すベベル構造を採用することもある。このベベル構造では、電界が一番強くなる接合面付近の断面積がｐ型領域５０の中性領域５６に比べて大きく形成されている。具体的には、ベベル構造では、ｐｎ接合ダイオードの基板をｐ型領域５０からｎ型領域６０に向けて断面積が大きくなるように、側面が斜めに形成されている。このような構造では、ｐｎ接合付近で、ｐ型領域がｎ型領域より相対的に断面積が小さくなるため、電荷中性の条件を満たそうとして、ｐ型領域中の空乏層３の端部は中性層５６側に広がると共に、空乏層のエッジ部分の角度が緩やかになることから電界集中を緩和することができ、その結果、オフ耐圧が向上する。
【００１２】
しかし、このようなベベル構造では、ｐｎ接合を作製した後に、素子を斜めに研磨する工程が必要となること、ワイヤーボンディングなどの組立に必要な素子面積を確保するために研磨加工前の素子は予め大きな面積で作製する必要があることなど、いくつかの問題がある。
【００１３】
【発明が解決しようとする課題】
本発明の目的は、耐圧が高く、かつ微細化に適したｐｎ接合構造を有する半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の基本的発想に係る半導体装置は、ｐ型の半導体からなるｐ型領域と、ｎ型半導体からなるｎ型領域とが接合したｐｎ接合を含む半導体装置において、前記ｐ型領域および前記ｎ型領域の少なくとも一方に、絶縁領域が形成され、この絶縁領域は、その少なくとも一部が、逆バイアスのときにｐｎ接合によって形成される空乏層の内部に存在する状態で形成されたことを特徴とする。
また本発明は、第２導電型のコレクタ領域と、該コレクタ領域の上方に形成された第１導電型の半導体層と、該半導体層の上方に形成され、該半導体層よりも不純物濃度が低い第１導電型のエピキャシタル領域と、該エピタキシャル領域の上方に形成された第２導電型のボディ領域と、該ボディ領域内に形成された第１導電型のエミッタ領域と、該ボディ領域に接する絶縁ゲート領域と、を有するＭＯＳ・バイポーラ複数型の半導体装置において、前記ボディ領域にその表面から前記エピタキシャル領域に向けて形成された埋め込み絶縁領域を含み、前記埋め込み絶縁領域は、その少なくとも一部が、逆バイアス時に、前記ボディ領域と前記エピタキシャル領域とのｐｎ接合によって形成される空乏層の内部に存在するように形成されたことを特徴とする。
また本発明は、第１導電型のドレイン領域と、該ドレイン領域の上方に形成、該ドレイン領域よりも不純物濃度が低い第１導電型のエピタキシャル領域と、該エピタキシャル領域の上方に形成された第２導電型のボディ領域と、該ボディ領域内に形成された第１導電型のソース領域と、該ボディ領域に接する絶縁ゲート領域と、を有するＭＯＳ型の半導体装置において、前記ボディ領域にその表面から前記エピタキシャル領域に向けて形成された埋め込み絶縁領域を含み、前記埋め込み絶縁領域は、その少なくとも一部が、逆バイアス時に、前記ボディ領域と前記エピタキシャル領域とのｐｎ接合によって形成される空乏層の内部に存在するように形成されたことを特徴とする。
【００１５】
この半導体装置によれば、ｐｎ接合における空乏層の幅を絶縁領域を含まない構造に比べて広く形成することができ、高い耐圧を得ることができる。このような効果が得られる理由としては、以下のことが考えられる。
【００１６】
ｐｎ接合領域に形成される空乏層の幅は、そのｐｎ各領域の不純物濃度、不純物拡散深さ等により決定される。本発明の半導体装置においては、ｐ型領域およびｎ型領域の少なくとも一方に、絶縁領域が形成され、しかもこの絶縁領域は少なくともその一部が、逆バイアスのときに形成される空乏層の内部に存在する状態で形成されることにより、空乏層が形成され得る領域においてキャリアが物理的に取り除かれることになる。そのため、電荷中性の条件を満たすめに、絶縁領域が形成された領域内における空乏層の幅は、絶縁領域が形成されない場合に比べて拡大する。このことは、トータルの空乏層幅が広がることを意味し、この広がりによって素子の耐圧が向上することになる。
【００１７】
図１に、本発明の基本的発想が適用された半導体装置、たとえばｐｎ接合ダイオードにおける、絶縁領域の態様を模式的に示す。
【００１８】
図１（Ａ）に示すｐｎ接合ダイオード１００においては、ｐ型領域５０とｎ型領域６０とが接合され、絶縁領域４０ａはｐ型領域５０に形成されている。そして、ｐ型領域５０にはアノード電極５２が、ｎ型領域６０にはカソード電極６２がそれぞれ形成されている。前記絶縁領域４０ａは、少なくともその一部が、特定の条件を満たす空乏層、すなわち、絶縁領域が形成されないと仮定したときであって、かつ逆バイアス状態において形成される空乏層内に存在する状態で形成される。
【００１９】
絶縁領域４０ａは、例えば、ｐ型領域５０にトレンチを形成し、その内部に絶縁層を埋め込むことにより形成することができる。このようなトレンチ構造を採用する場合には、いわゆるトレンチ  アイソレーションの技術を用いることができる。
【００２０】
図１（Ａ）に示すｐｎ接合ダイオード１００においては、ｐ型領域５０内に前記絶縁領域４０ａを設けることにより、逆バイアス状態においてｐ型領域５０内で空乏層が形成されうる領域のキャリア（ホール）が物理的に取り除かれた状態となる。そのため、電荷中性の条件を満すために、ｐ型領域５０内の空乏層が外側に、すなわち、図中において鎖線で示す状態（絶縁領域４０ａが形成されない場合の空乏層の端部７２）から実線で示す状態（絶縁領域４０ａが形成された場合の空乏層の端部７４）まで拡大することになる。従って、空乏層７０の幅は、絶縁領域がない場合に比較して広がり、素子のオフ耐圧が向上することとなる。
【００２１】
図１（Ｂ）は、絶縁領域４０ｂがｎ型領域６０内に形成されたｐｎ接合ダイオード２００の例を示す。このｐｎ接合ダイオード２００においては、ｎ型領域６０内に前記絶縁領域４０ｂを設けることにより、逆バイアス状態においてｎ型領域６０内で空乏層が形成されうる領域のキャリア（エレクトロン）が物理的に取り除かれた状態となる。そのため、電荷中性の条件を満すために、ｎ型領域６０内の空乏層が外側に、すなわち、図中において鎖線で示す状態から実線で示す状態まで拡大することになる。従って、空乏層７０の幅は、絶縁領域がない場合に比較して広がり、素子のオフ耐圧が向上することとなる。
【００２２】
図１（Ｃ）は、絶縁領域４０ａおよび絶縁領域４０ｂが、それぞれｐ型領域５０およびｎ型領域６０に形成されたｐｎ接合ダイオード３００の例を示している。このｐｎ接合ダイオード３００においても、図１（Ａ）および（Ｂ）に示すｐｎ接合ダイオード１００，２００と同様の理由により空乏層７０の幅を拡大することができ、オフ耐圧が向上する。
【００２３】
さらに、本発明の基本的発想に係る半導体装置においては、図１（Ａ）〜（Ｃ）に示すようなトレンチ構造を採用した場合に、トレンチの底部のコーナに電界が集中することを防ぐために、トレンチ内部を絶縁体で埋め込む構造とした。これにより、素子に電圧を加えた状態においても、半導体内部と同様にトレンチ内部の絶縁体にも均一に電界が加えられることになる。
【００２４】
本発明の半導体装置において形成される絶縁領域は、単数に限定されず、複数形成されていてもよい。また、絶縁領域を構成する絶縁体としては、酸化シリコンなどの酸化物に限定されず、窒化物等の種々の絶縁体を適用することが可能である。さらに、前記絶縁領域は半導体中に埋め込まれた構造を有していてもよい。この場合には、例えば、半導体基板表面からトレンチを形成し、このトレンチを絶縁層で埋め込んだ後に、さらにこの絶縁層を覆う状態で上から半導体層を成膜して、絶縁領域を埋め込む方法を採用することができる。
【００２５】
本発明の半導体装置は、ｐｎ接合を有する半導体素子であれば適用することができ、ｐｎ接合ダイオードのみならず、トランジスタへ応用することも可能である。例えば、本構造をバイポーラトランジスタのベース領域に形成すると、コレクタ領域に電圧を加えた場合に生じるベース−コレクタ間の空乏層は、絶縁領域を有さない構造より広く形成される。また、本発明の半導体装置は、バイポーラモードで動作する素子、すなわちＩＧＢＴ、サイリスタ、ＳＩＴデバイス、ＩＥＧＴなどのベース（チャネル、ゲート）領域、もしくはエピタキシャル層のコレクタ（ドレイン）領域に、あるいは、パワーＭＯＳ、ＵＭＯＳデバイス等のボディ領域もしくはドレイン領域に適用することにより、同様の効果が得られる。さらに、本発明の半導体装置は縦型に電流を流すデバイスのみならず、横型のデバイス、例えばＳＯＩ構造等にも適用可能である。
【００２６】
【発明の実施の形態】
（参考例１）
図２には、本発明の参考例にかかるｐｎ接合ダイオードの基本構造が模式的に示されている。この参考例においては、ｐｎ接合ダイオード１０００は、例えば整流ダイオードとして用いられ、ｎ型シリコン基板内にｐ型領域が形成されている。具体的には、ｎ型領域６０は、ｎ型シリコン基板６６と、このシリコン基板６６の一方の表面に形成されたｎ−型エピタキャル領域６８とからなり、前記シリコン基板６６の他方の表面には金などの導電物質を拡散して形成されたｎ＋型拡散領域６４が形成されている。そして、ｐ型領域５０は、前記エピタキシャル領域６８にｐ型不純物を拡散して形成されている。そして、ｐ型領域５０内には、シリコン基板６６の厚さ方向に延在する絶縁層４０が形成されている。この絶縁層４０は、少なくとも、ｐｎ接合ダイオード１０００に逆バイアス方向の電圧を印加したときに形成される空乏層７０内にその一部（下端部）が存在する状態で形成される。さらに、前記ｐ型領域５０の表面にはアノード電極５２が形成され、このアノード電極５２は酸化シリコンからなる絶縁層５４によって分離されている。また、前記ｎ＋型拡散領域６４の表面にはカソード電極６２が形成されている。
【００２７】
このｐｎ接合ダイオード１０００においては、少なくともオフ状態（逆バイアス状態）では、前述したように、絶縁層４０部分のキャリア、すなわちホールが取り除かれた状態となって、絶縁層が形成されていない場合と比較して、ｐｎ各領域の不純物のトータル量に違いが生じる。そのため、電荷中性の条件を満たすために、ｐ型領域５０内の空乏層７０ａが広がり、その結果、空乏層７０の全体（ｐ側空乏層７０ａおよびｎ側空乏層７０ｂ）の幅が拡大することとなり、空乏層の幅が広がった分だけ素子のオフ耐圧が向上することとなる。
【００２８】
次に、オフ耐圧が向上することを確認するために行った耐圧測定（シュミレーション）の結果について述べる。シュミレーションを行うに際しては、本発明の参考例に係るｐｎ接合ダイオードのサンプル条件を以下のように設定した。
【００２９】
ｎ型シリコン基板６６；厚さ２０μｍ，不純物濃度１×１０１６ｃｍ−３
ｎ＋型拡散領域６４；厚さ１５μｍ，不純物濃度１×１０１８ｃｍ−３
ｎ−型エピタキャル領域６８；厚さ８μｍ，不純物濃度１×１０１５ｃｍ−３
ｐ型領域５０；厚さ２．５μｍ，不純物の表面濃度１×１０１７ｃｍ−３
絶縁層；幅１μｍ，深さ２μｍ
同様に、図１０に示す、絶縁層を有さない以外は上記サンプルと同様の構成を有する従来構造のｐｎ接合ダイオードについても、耐圧の測定を行った。これらの結果を合わせて図３に示す。図３において、符号ａで示す曲線が本参考例にかかる素子の測定結果であり、符号ｂで示す曲線が図１０に示す従来構造の素子の測定結果である。
【００３０】
図３から、ｐ型領域５０に絶縁層４０を形成することにより、従来構造の素子に比べて、オフ耐圧を少なくとも１割程度高くすることが可能であることが確認された。
【００３１】
以上のように、本参考例によれば、従来構造の素子に比べて、オフ耐圧を高めるためのｎ−型エピタキャル領域６８の膜厚を増加させることなく、かつ素子面積を増加させることなく、オフ耐圧を高めることができる。また、前記絶縁層４０は、一般的に用いられるトレンチ  アイソレーション技術によって形成することができるため、同一ウエハ中に他のデバイスと同時に形成することができ、プロセス的にも従来のベベル構造に比較して有利である。
【００３２】
図２に示すｐｎ接合ダイオード１０００においては、ｐ型領域５０に絶縁層４０を設けた例について説明したが、これに限定されず、絶縁層４０をｎ型領域６０に形成してもよく、またｐ型領域５０およびｎ型領域６０の両者に設けてもよい。
【００３３】
さらに、本発明の参考例は、上記参考例１に係るｐｎ接合ダイオードに限定されず、あらゆるｐｎ接合ダイオードに適用でき、もちろんオフ耐圧を高めるためのエピタキシャル領域を有さない素子にも適用できる。
【００３４】
（参考例２）
図４には、本発明の参考例にかかる静電誘導型トランジスタ（ＳＩＴ）の要部の基本的な構造が模式的に示されている。本実施の形態にかかるＳＩＴ２０００Ａは、ｎ＋型シリコン基板８０の表面に、ｎ−型エピタキャル領域８２が形成されている。そして、ｎ−型エピタキャル領域８２には、ｐ型不純物を拡散して形成されるｐ−型チャネル領域８４が形成され、このチャネル領域８４に連続してｐ＋型ゲート領域８６が形成されている。さらに、チャネル領域８４には、ｎ型不純物を拡散して形成されたｎ＋型ソース領域８８が形成されている。そして、前記チャネル領域８４には、前記ソース領域８８と離間した位置に、絶縁層４０が形成されている。前記絶縁層４０は、少なくとも、逆バイアスのときに、ｐ−型チャネル領域８４とｎ−型エピタキシャル領域８２との接合領域で形成される空乏層（図示せず）に含まれた状態で形成されている。
【００３５】
このＳＩＴ２０００Ａにおいては、少なくとも逆バイアス状態では、前述したように、絶縁層４０部分のキャリア、すなわちホールが取り除かれた状態となって、絶縁層が形成されていない場合と比較して、ｐｎ各領域の不純物のトータル量に違いが生じる。そのため、電荷中性の条件を満たすために、ｐ-型チャネル領域８４における空乏層の幅が拡大することになり、その結果、ソース領域−ドレイン領域間の耐圧が向上する。
【００３６】
また、上述したチャネル領域だけではなく、エピタキシャル領域、ゲート領域、ソース領域などのｐｎ接合領域の空乏層が形成される部分に本発明の参考例の構造を用いることにより、そのｐｎ接合領域の空乏層の幅を広くすることができ、これら空乏層の幅で決定される耐圧を向上させることができる。
【００３７】
（参考例３）
図５には、参考例に係る他のＳＩＴの要部の構造が模式的に示されている。本実施の形態に係るＳＩＴ２０００Ｂは、前述した第２の実施の形態に係るＳＩＴ２０００Ａと基本的に同じ構造を有するが、絶縁層４０がチャネル領域８４ではなくｎ＋型シリコン基板８０およびｎ−型エピタキシャル領域８２に形成されている点で、参考例２と異なっている。
【００３８】
すなわち、ＳＩＴ２０００Ｂは、ｎ+型シリコン基板８０の表面に、ｎ-型エピタキャル領域８２が形成され、ｎ-型エピタキャル領域８２にはｐ-型チャネル領域８４が形成され、このチャネル領域８４に連続してｐ+型ゲート領域８６が形成され、さらに、チャネル領域８４にはｎ+型ソース領域８８が形成されている。そして、ｎ+型シリコン基板８０およびｎ-型エピタキシャル領域８２には、絶縁層４０が形成されている。前記絶縁層４０は、少なくとも、逆バイアスのときに、ｐ-型チャネル領域８４とｎ-型エピタキシャル領域８２との接合領域で形成される空乏層（図示せず）に含まれる状態で形成されている。
【００３９】
このＳＩＴ２０００Ｂにおいては、ｎ-型エピタキシャル領域８２における空乏層の幅が拡大することにより、ソース領域−ドレイン領域間の耐圧が向上する。
【００４０】
本発明は、上記ＳＩＴなどの静電誘導型デバイスのみならず、図示はしないがバイポーラデバイスにも同様に適用することができる。それによって、ｐ型チャネル領域（ｐ型ベース領域）が、絶縁層を有さない場合よりさらに空乏化され、その結果、ｎ型ソース領域（ｎ型エミッタ領域）からの電子がドレイン領域（コレクタ領域）に流れやすくなり、従来構造のデバイスと同等のドレイン電圧（コレクタ電圧）を印加したときに従来より大きなドレイン電流（コレクタ電流）を得ることができる。
【００４１】
（第１の実施の形態）
図６には、本発明に係るパワーＭＯＳトランジスタの要部の基本構造が模式的に示されている。本実施の形態に係るＭＯＳトランジスタ３０００は、ドレイン領域を構成するｎ＋型のシリコン基板１４上にｎ−型のエピタキシャル領域１５が形成されて、シリコン基板１０を構成している。そして、エピタキシャル領域１５の表面部にはｐ＋型のボディ領域１８が形成され、このボディ領域１８にはｎ＋型のソース領域１２が形成されている。さらに、シリコン基板１０の表面には、前記ソース領域１２に隣接する位置にゲート絶縁膜２０が形成されている。このゲート絶縁膜２０の直下の部分は、チャネル領域１６を構成している。そして、前記ボディ領域１８内には、シリコン基板１０の厚さ方向に延在する絶縁層４０が形成されている。
【００４２】
そして、前記絶縁層４０は、少なくとも、逆バイアスのときに、ｐ+型のボディ領域１８とｎ-型のエピタキシャル領域１５との接合領域で形成される空乏層（図示せず）に含まれる状態で形成されている。
【００４３】
さらにゲート絶縁膜２０の上にはゲート電極３０が、ソース領域１２およびドレイン領域１４の表面にはそれぞれソース電極３２およびドレイン電極３４が形成されている。
【００４４】
このＭＯＳトランジスタ３０００においては、ゲート電極３０に印加される電圧を制御することによって、チャネル領域１６にｎチャネルが形成され、ソース領域１２とドレイン領域１４とが導通され、シリコン基板１０の厚さ方向（縦方向）にドレイン電流が流れる。そして、ドレイン電流はドレイン電極３４に印加される電圧に比例して流れる。
【００４５】
本実施の形態においても、ボディ領域１８に絶縁層４０を有することにより、絶縁層４０を有さない構造に比べてｐ+型ボディ領域１８−ｎ-型エピタキシャル領域１５の接合領域で形成される空乏層の幅を拡げることができ、したがって、この空乏層の幅で決定される耐圧が向上する。
【００４６】
また、絶縁層４０は、前記ボディ領域１８だけでなく、エピタキシャル領域１５またはソース領域１２のいずれかに、あるいは複数の箇所において形成することができる。
【００４７】
（第２の実施の形態）
図７には、本発明に係るＵＭＯＳトランジスタの要部の基本構造が模式的に示されている。この実施の形態に係るＭＯＳトランジスタ４０００は、ドレイン電流が基板の上下方向に流れる縦型である点で前記第１の実施の形態と基本的には同じであるが、ゲート電極がトレンチ構造を有する点で前記第１の実施の形態と異なっている。
【００４８】
具体的には、ドレイン領域を構成するｎ+型シリコン基板１４およびこの基板上に形成された高抵抗層であるｎ-型のエピタキシャル領域１５とからシリコン基板１０が構成されている。そして、エピタキシャル領域１５の表面部にｐ-型のボディ領域１８が形成され、このボディ領域１８の表面にｎ+型のソース領域１２が形成されている。そして、シリコン基板１０には縦方向にトレンチ状のゲート絶縁膜２０（図７には一部のみを示す）が形成され、その内部にゲート電極３０が形成されている。そして、前記ゲート絶縁膜２０表面にチャネル領域１６が形成されている。また、絶縁層４０はｐ-型のボディ領域１８に形成されている。
【００４９】
そして、前記絶縁層４０は、少なくとも、逆バイアスのときに、前記ｐ-型のボディ領域１８とｎ-型のエピタキシャル領域１５との接合領域で形成される空乏層（図示せず）に含まれる状態で形成されている。
【００５０】
このＭＯＳトランジスタ４０００においても、前記第４の実施の形態と同様に、ゲート電極３０に印加される電圧を制御することによって、チャネル領域１６にｎチャネルが形成され、ソース領域１２とドレイン領域１４とが導通され、シリコン基板１０の厚さ方向（縦方向）にドレイン電流が流れる。
【００５１】
本実施の形態においても、ボディ領域１８に絶縁層４０を有することにより、絶縁層４０を有さない構造に比べてｐ-型ボディ領域１８−ｎ-型エピタキシャル領域１５の接合領域で形成される空乏層の幅を拡げることができ、したがって、この空乏層の幅で決定される耐圧が向上する。
【００５２】
また、絶縁層４０は、前記ボディ領域１８だけでなく、エピタキシャル領域１５またはソース領域１２のいずれかに、あるいは複数の箇所において形成することができる。
【００５３】
（第３の実施の形態）
図８には、本発明に係るｐｎ接合が適用された縦型のＭＯＳ・バイポーラ複合トランジスタ（ＩＧＢＴ；Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）の要部の基本構造が模式的に示され、図９には、その等価回路が示されている。このＩＧＢＴ５０００は、ＭＯＳトランジスタ（Ｍ１）とＰＮＰトランジスタＱ１とがインバーテッドダーリンドン接続した複合トランジスタである。なお、図９において、符号Ｑ２は寄生ｐｎｐトランジスタを示す。前述した第１の実施の形態に係るＭＯＳトランジスタ３０００との断面構造上の相違は、デバイスの最下層にｐ＋型のシリコン層１７が設けられていることである。
【００５４】
すなわち、本実施の形態に係るＩＧＢＴ５０００は、コレクタ領域を構成するｐ+型のシリコン層１７上に、ｎ+型のシリコン層５４（１４）およびｎ-型のエピタキシャル領域１５が形成されて、シリコン基板１０を構成している。そして、エピタキシャル領域１５にはｐ+型のボディ領域１８が形成され、このボディ領域１８にはｎ+型のエミッタ領域５２（１２）が形成されている。シリコン基板１０の表面には、前記エミッタ領域５２に隣接する位置にゲート絶縁膜２０が形成されている。このゲート絶縁膜２０の直下の部分は、チャネル領域１６を構成している。そして、ｐ+型のボディ領域１８内には絶縁層４０が形成されている。
【００５５】
前記絶縁層４０は、少なくとも、逆バイアスのときに、前記ｐ+型のボディ領域１８とｎ-型のエピタキシャル領域１５との接合領域で形成される空乏層（図示せず）に含まれる状態で形成されている。
【００５６】
さらに、ゲート絶縁膜２０の上にはゲート電極３０が、エミッタ領域５２およびコレクタ領域１７の表面にはそれぞれエミッタ電極６２およびコレクタ電極６４が形成されている。
【００５７】
このＩＧＢＴ５０００においては、ゲート電極３０の電圧を制御することにより、チャネル領域１６にｎチャネルが形成され、エミッタ領域５２からチャネルを通して電子がコレクタ領域１７に流れる。それに対応してコレクタ領域１７から正孔が注入されるので、ｎ+型のシリコン層５４に伝導度変調が起こり、オン抵抗が低下する。したがって、ＩＧＢＴはＭＯＳトランジスタに比較して高耐圧に適したデバイスである。
【００５８】
また、絶縁層４０は、前記ボディ領域１８だけでなく、エピタキシャル領域１５またはエミッタ領域５２のいずれかに、あるいは複数の箇所において形成することができる。
【００５９】
なお、本発明は、図８に示したプレーナ構造のＩＧＢＴに限定されず、トレンチゲートを用いたＩＧＢＴにも適用できる。
【００６０】
以上、本発明の好適な実施の形態について述べたが、本発明はこれに限定されず、種々の態様の素子に適用できる。例えば、第１〜第３の実施の形態にかかる例では、本発明をｎチャネルＭＯＳトランジスタ適用した場合について述べたが、同様にｐチャネルＭＯＳトランジスタにも適用でき、同様の作用効果が得られる。また、参考例１、２、３においては、ｎ型基板を用いた場合について述べたが、同様にｐ型基板を用いた素子に適用でき、同様の作用効果を得ることができる。
【００６１】
【図面の簡単な説明】
【図１】  （Ａ）〜（Ｃ）は、本発明の基本的発想をｐｎ接合ダイオードに適応した場合の構成例を模式的に示す断面図である。
【図２】  本発明の参考例１に係るｐｎ接合型ダイオードの基本構造を模式的に示す断面図である。
【図３】  図２に示すｐｎ接合ダイオードと比較例について求めた、逆バイアス状態における電圧−電流曲線を表す図である。
【図４】  本発明の参考例２に係るＳＩＴの基本構造を模式的に示す断面図である。
【図５】  本発明の参考例３に係るＳＩＴの基本構造を模式的に示す断面図である。
【図６】  本発明の第１の実施の形態に係る縦型のパワーＭＯＳトランジスタの基本構造を模式的に示す断面図である。
【図７】  本発明の第２の実施の形態に係るトレンチゲート型のパワーＭＯＳトランジスタの基本構造を模式的に示す断面図である。
【図８】  本発明の第３の実施の形態に係るＩＧＢＴの基本構造を模式的に示す断面図である。
【図９】  図８に示すＩＧＢＴの等価回路である。
【図１０】  従来の一般的なｐｎ接合ダイオードの基本構造を模式的に示す断面図である。
【図１１】  ベベル構造のｐｎ接合を示す図である。
【符号の説明】
１０  シリコン基板
１２  ソース領域
１４  ドレイン領域
１６  チャネル領域
１８  ボディ領域
２０  ゲート絶縁膜
３０  ゲート電極
３２  ソース電極
３４  ドレイン電極
４０  絶縁層
５０  ｐ型領域
６０  ｎ型領域
７０  空乏層
１００，２００，３００  ｐｎ接合ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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