(57)【特許請求の範囲】
【請求項１】
半導体基板の上層に形成された層間絶縁膜上に複数の配線層を形成する第１の工程と、
隣接する前記配線層間に所定の有機化合物膜を埋め込むように形成する第２の工程と、
前記配線層上及び前記有機化合物膜上にシリコン酸化膜である第１の絶縁膜を形成する第３の工程と、
前記第３の工程で形成された前記第１の絶縁膜に前記有機化合物膜の脱ガス作用により穿孔が形成された後、前記穿孔を通じて前記有機化合物膜を気化させて除去する第４の工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第４の工程の後に、前記第１の絶縁膜上に第２の絶縁膜を形成し、前記第２の絶縁膜の一部によって前記各穿孔内の少なくとも一部を埋め込む第５の工程を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の絶縁膜がシリコン窒化膜であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の工程の前に、前記半導体基板上に所定の半導体素子を形成する第６の工程と、
前記半導体素子を覆うように前記半導体基板上に前記層間絶縁膜を形成する第７の工程と、
前記層間絶縁膜の所定部位に開孔を形成する第８の工程とを更に有し、
前記第１の工程において、前記開孔上を含む層間絶縁膜上に前記配線層を形成し、前記開孔を通じて前記半導体素子の所定部位と前記配線層とを接続することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記有機化合物膜が、フォトレジスト、ポリシロキサン、ＳＯＧ及びポリイミドのうちから選ばれた１種を材料として形成されたものであることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
半導体基板の上層に形成された層間絶縁膜上に複数の配線層を形成する第１の工程と、
隣接する前記配線層間に所定の有機化合物膜を埋め込むように形成する第２の工程と、
前記配線層上及び前記有機化合物膜上にシリコン酸化膜である第１の絶縁膜を形成する第３の工程と、
前記第１の絶縁膜に光照射し、下層の前記有機化合物膜に光反応を生ぜしめる第４の工程と、
前記第４の工程で形成された前記第１の絶縁膜に前記有機化合物膜の脱ガス作用により穿孔が形成された後、前記穿孔を通じて、前記有機化合物膜を灰化処理して除去する第５の工程とを有することを特徴とする半導体装置の製造方法。
【請求項７】
前記第５の工程の後に、前記第１の絶縁膜上に第２の絶縁膜を形成し、前記第２の絶縁膜の一部によって前記各穿孔内の少なくとも一部を埋め込む第６の工程を更に有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２の絶縁膜がシリコン窒化膜であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１の工程の前に、前記半導体基板上に所定の半導体素子を形成する第７の工程と、
前記半導体素子を覆うように前記半導体基板上に前記層間絶縁膜を形成する第８の工程と、
前記層間絶縁膜の所定部位に開孔を形成する第９の工程とを更に有し、
前記第１の工程において、前記開孔上を含む層間絶縁膜上に前記配線層を形成し、前記開孔を通じて前記半導体素子の所定部位と前記配線層とを接続することを特徴とする請求項６〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記有機化合物膜がフォトレジストであることを特徴とする請求項６〜９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、例えば、ＭＯＳトランジスタやＤＲＡＭ等の各種配線層を有する半導体装置に適用して特に好適なものである。
【０００２】
【従来の技術】
近時では、半導体素子の微細化及び高集積化が進行している。それに伴って、近接する各配線層の離間距離も狭くなり、配線層間における寄生容量の発生が問題となっている。例えば特開平６−１８１２６３号公報には、配線層間をいわゆるＳＯＧ（Spin On Glass ）膜で埋め込み表面の平坦化を図る技術が開示されているが、各配線層の離間距離が狭くなるとＳＯＧ膜では十分な絶縁と確保することができず、隣接する配線層間に寄生容量が発生してしまう。
【０００３】
半導体装置においては、配線層部位の寄生容量を減少させることが高速動作化のための主な条件の１つとなる。その具体的な方法としては、例えば特開平４−１０５５６号公報に、ゲート電極とその上の配線層間に空洞とする空間配線の形成方法が開示されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、特開平４−１０５５６号公報の手法では、レジスト除去液を用いて空洞を形成するため、配線層の幅が微細化されるに従って配線層下に形成されたレジスト層へレジスト除去液が十分に浸潤しなくなり、空間配線を精度よく形成することが極めて困難となるという問題がある。
【０００５】
そこで、本発明の目的は、精度よく十分に近接する配線層間の寄生容量の発生を抑止して、近時の要求である半導体素子の更なる微細化及び高集積化が進んでも高速動作化を可能とし、信頼性の高い半導体装置及びその製造方法を提供することである。
【０００６】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板の上層に形成された層間絶縁膜上に複数の配線層を形成する第１の工程と、隣接する前記配線層間に所定の有機化合物膜を埋め込むように形成する第２の工程と、前記配線層上及び前記有機化合物膜上にシリコン酸化膜である第１の絶縁膜を形成する第３の工程と、前記第３の工程で形成された前記第１の絶縁膜に前記有機化合物膜の脱ガス作用により穿孔が形成された後、前記穿孔を通じて前記有機化合物膜を気化させて除去する第４の工程とを有する。
本発明の半導体装置の製造方法の一態様では、前記第４の工程の後に、前記第１の絶縁膜上に第２の絶縁膜を形成し、前記第２の絶縁膜の一部によって前記各穿孔内の少なくとも一部を埋め込む第５の工程を更に有する。
本発明の半導体装置の製造方法の一態様では、前記第２の絶縁膜がシリコン窒化膜である。
本発明の半導体装置の製造方法の一態様では、前記第１の工程の前に、前記半導体基板上に所定の半導体素子を形成する第６の工程と、前記半導体素子を覆うように前記半導体基板上に前記層間絶縁膜を形成する第７の工程と、前記層間絶縁膜の所定部位に開孔を形成する第８の工程とを更に有し、前記第１の工程において、前記開孔上を含む層間絶縁膜上に前記配線層を形成し、前記開孔を通じて前記半導体素子の所定部位と前記配線層とを接続する。
本発明の半導体装置の製造方法の一態様では、前記有機化合物膜が、フォトレジスト、ポリシロキサン、ＳＯＧ及びポリイミドのうちから選ばれた１種を材料として形成されたものである。
本発明の半導体装置の製造方法は、半導体基板の上層に形成された層間絶縁膜上に複数の配線層を形成する第１の工程と、隣接する前記配線層間に所定の有機化合物膜を埋め込むように形成する第２の工程と、前記配線層上及び前記有機化合物膜上にシリコン酸化膜である第１の絶縁膜を形成する第３の工程と、前記第１の絶縁膜に光照射し、下層の前記有機化合物膜に光反応を生ぜしめる第４の工程と、前記第４の工程で形成された前記第１の絶縁膜に前記有機化合物膜の脱ガス作用により穿孔が形成された後、前記穿孔を通じて、前記有機化合物膜を灰化処理して除去する第５の工程とを有する。
本発明の半導体装置の製造方法の一態様では、前記第５の工程の後に、前記第１の絶縁膜上に第２の絶縁膜を形成し、前記第２の絶縁膜の一部によって前記各穿孔内の少なくとも一部を埋め込む第６の工程を更に有する。
本発明の半導体装置の製造方法の一態様では、前記第２の絶縁膜がシリコン窒化膜である。
本発明の半導体装置の製造方法の一態様では、前記第１の工程の前に、前記半導体基板上に所定の半導体素子を形成する第７の工程と、前記半導体素子を覆うように前記半導体基板上に前記層間絶縁膜を形成する第８の工程と、前記層間絶縁膜の所定部位に開孔を形成する第９の工程とを更に有し、前記第１の工程において、前記開孔上を含む層間絶縁膜上に前記配線層を形成し、前記開孔を通じて前記半導体素子の所定部位と前記配線層とを接続する。
本発明の半導体装置の製造方法の一態様では、前記有機化合物膜がフォトレジストである。
【００２５】
【作用】
本発明の半導体装置の製造方法においては、各配線層間をフォトレジスト、ポリシロキサン、ＳＯＧ及びポリイミド等からなる有機化合物膜で埋め込み、配線層上及び有機化合物膜上を覆うように、シリコン酸化膜等からなる第１の絶縁膜を形成する。ここで、前記第１の絶縁膜には、有機化合物膜からの脱ガス作用により多数の穿孔が形成されるが、本発明ではこの穿孔を利用して、当該穿孔を通じて酸素ラジカルを供給し（又は有機化合物膜に対して光照射に続く灰化処理を施し）、有機化合物膜を気化させて除去する。このとき、有機化合物膜はほぼ完全に取り除かれるため、近接する配線層間に精度良く確実に空洞が形成されることになり、有機化合物膜の十分な除去が困難な場合に伴う諸々の不都合を招来することなく配線層部位の寄生容量を大幅に低減させることが可能となる。
【００２６】
【発明の実施の形態】
以下、本発明に係る半導体装置及びその製造方法のいくつかの具体的な実施形態について、図面を参照しながら詳細に説明する。
【００２７】
（第１の実施形態）
初めに、第１の実施形態について説明する。この第１の実施形態においては、半導体装置としてアクセストランジスタ及びメモリキャパシタを有してメモリセルが構成されてなるＤＲＡＭを例示し、その構成を製造方法とともに説明する。図１及び図２は、この第１の実施形態のＤＲＡＭの製造方法を工程順に示す概略断面図である。
【００２８】
先ず、図１（ａ）に示すように、例えばｐ型のシリコン半導体基板１の上に、素子分離構造として所謂ＬＯＣＯＳ法によりフィールド酸化膜３を形成して素子形成領域２を画定する。なお、このフィールド酸化膜３の代わりに、フィールドシールド素子分離法により、絶縁膜内に導電膜が埋設されてなり、この導電膜により直下のシリコン半導体基板の部位を所定電位に固定して素子分離を行うフィールドシールド素子分離構造を形成してもよい。
【００２９】
次いで、フィールド酸化膜３により互いに分離されて相対的に画定された素子形成領域２のシリコン半導体基板１の表面に熱酸化を施してシリコン酸化膜を形成し、続いてＣＶＤ法により不純物がドープされた多結晶シリコン膜を、更にこの多結晶シリコン膜上にシリコン酸化膜を順次堆積形成する。
【００３０】
次いで、シリコン酸化膜、多結晶シリコン膜及びシリコン酸化膜をフォトリソグラフィー及びそれに続くドライエッチングによりパターニングして、素子形成領域２にシリコン酸化膜、多結晶シリコン膜及びシリコン酸化膜を電極形状に残してゲート酸化膜４、ゲート電極５及びそのキャップ絶縁膜１０を形成する。
【００３１】
次いで、パターニングに用いたフォトレジストを灰化処理して除去した後、キャップ絶縁膜１０上を含む全面にＣＶＤ法によりシリコン酸化膜を堆積形成し、このシリコン酸化膜の全面を異方性エッチングして、ゲート酸化膜４、ゲート電極５及びキャップ絶縁膜１０の側面にのみシリコン酸化膜を残してサイドウォール６を形成する。
【００３２】
次いで、キャップ絶縁膜１０及びサイドウォール６をマスクとして、ゲート電極５の両側のシリコン半導体基板１の表面領域にイオン注入により不純物を導入し、ソース／ドレインとなる一対の不純物拡散層７を形成し、ゲート電極５及び一対の不純物拡散層７を備えたアクセストランジスタを完成させる。
【００３３】
次いで、図１（ｂ）に示すように、フィールド酸化膜３を含むシリコン半導体基板１の全面にＣＶＤ法によりシリコン酸化膜を堆積形成し、層間絶縁膜８を形成する。
【００３４】
次いで、層間絶縁膜８に一方の不純物拡散層７（ドレインとなる）と導通するビット線（不図示）をパターン形成し、この層間絶縁膜８（及びビット線）上にホウ燐酸珪酸塩ガラス（ＢＰＳＧ）等からなる平坦化層１１をＣＶＤ法により膜厚５０ｎｍ程度に堆積形成する。続いて、平坦化層１１及び層間絶縁膜８をフォトリソグラフィー及びそれに続くドライエッチングによりパターニングして、アクセストランジスタの他方の不純物拡散層７（ソースとなる）の表面の一部を露出させるストレージコンタクト１２を形成する。
【００３５】
次いで、図１（ｃ）に示すように、ストレージコンタクト１２を埋め込むように多結晶シリコン膜を膜厚５０ｎｍ程度に形成し、この多結晶シリコン膜をパターニングすることにより、ストレージコンタクト１２内でソースとなる不純物拡散層７と接続されたメモリキャパシタの下部電極であるストレージノード電極１４を形成する。
【００３６】
続いて、図１（ｄ）に示すように、ストレージノード電極１４の表面を覆うように、酸化膜、窒化膜及び酸化膜を順次堆積してなる３層構造のＯＮＯ膜からなる容量絶縁膜１５を形成し、続いて容量絶縁膜１５を覆うように多結晶シリコン膜を形成し、この多結晶シリコン膜をパターニングして、メモリキャパシタの上部電極である所定形状のセルプレート電極１６を形成し、ストレージノード電極１４とセルプレート電極１６が容量絶縁膜１５を介して容量結合するメモリキャパシタを完成させる。
【００３７】
次いで、図２（ａ）に示すように、アクセストランジスタ及びメモリキャパシタを覆うようにホウ燐酸珪酸塩ガラス（ＢＰＳＧ）等からなる層間絶縁膜１７をＣＶＤ法により形成する。以下、続く図２（ｂ）〜図２（ｅ）においても、図２（ａ）と同様に層間絶縁膜１７から上層の部位のみを示す。
【００３８】
次いで、層間絶縁膜１７にアクセストランジスタのゲート電極５等と接続するためのコンタクト孔１８を形成する。続いて、コンタクト孔１８の内壁を含む層間絶縁膜１７上にＴｉＮからなる下地膜１９を形成し、下地膜１９を介してコンタクト孔１７内を埋め込むようにタングステン膜を堆積する。そして、タングステン膜及び下地膜１９をパターニングして、配線層２１を形成する。各配線層２１は、膜厚及び配線幅が共に０．５μｍ程度に形成される。
【００３９】
次いで、ＣＶＤ法により、シリコン半導体基板１上にシリコン酸化膜を膜厚３００ｎｍ程度に形成する。
【００４０】
次いで、図２（ｂ）に示すように、ポリシロキサン２２をシリコン半導体基板１上に回転塗布し、隣接する配線層２１間を埋め込む。ここで、ポリシロキサンの代わりに、フォトレジストやＳＯＧ、ポリイミド等を用いて、配線層２１間を埋め込むようにしてもよい。
【００４１】
次いで、図２（ｃ）に示すように、ＣＶＤ法により、配線層２１及びポリシロキサン２２上にシリコン酸化膜２３を膜厚６００ｎｍ程度に形成する。ここで、シリコン酸化膜２３のポリシロキサン２２上に位置する部位には、ポリシロキサン２２からの脱ガス作用により多数の穿孔（ピンホール）２４が形成されることになる。
【００４２】
続いて、シリコン酸化膜２３を酸素プラズマに曝す。このとき、励起状態の酸素ラジカルがピンホール２４から侵入し、ポリシロキサン２２をガス化反応させる。そして、ほぼ完全に気化したポリシロキサン２２がピンホール２４を通じて外部に除去され、図２（ｄ）に示すように、隣接する各配線層２１間には、ポリシロキサン２２を残すことなく微細な空洞２５が形成される。
【００４３】
次いで、図２（ｅ）に示すように、ＣＶＤ法により、シリコン酸化膜２３上に耐熱性に優れたシリコン窒化膜２６を膜厚５００ｎｍ程度に形成する。このとき、シリコン窒化膜２６の一部がピンホール２４内の少なくとも一部を埋め込む。このように、シリコン窒化膜２６によりピンホール２４が塞がれるため、空洞２５はほぼ完全に維持される。
【００４４】
しかる後、図示は省略したが、更なる層間絶縁膜の形成、コンタクト孔の形成やそれに続く配線層の形成、メモリセル部の周辺回路部の形成（この周辺回路部はメモリセル部とともに順次形成される場合が多い。）等の諸工程を経て、ＤＲＡＭを完成させる。
【００４５】
上述のように、第１の実施形態においては、各配線層２１間をポリシロキサン２２で埋め込み、配線層２１上及びポリシロキサン２２上を覆うように、シリコン酸化膜２３を形成する。ここで、前記シリコン酸化膜２３には、ポリシロキサン２２からの脱ガス作用により多数のピンホール２４が形成されるが、第１の実施形態ではこのピンホール２４を利用して、当該ピンホール２４を通じて酸素ラジカルを供給し、ポリシロキサン２２を気化させて除去する。このとき、ポリシロキサン２２はほぼ完全に取り除かれるため、近接する配線層２１間に精度良く確実に空洞２５が形成されることになり、ポリシロキサンの十分な除去が困難な場合に伴う諸々の不都合を招来することなく配線層２１部位の寄生容量を大幅に低減させることが可能となる。
【００４６】
従って、第１の実施形態によれば、精度よく十分に近接する配線層２１間の寄生容量の発生を抑止して、近時の要求であるＤＲＡＭの更なる微細化及び高集積化が進んでも高速動作化及び低消費電力を可能とし、信頼性の高いＤＲＡＭを実現することができる。
【００４７】
なお、第１の実施形態では、ＣＯＢ構造のＤＲＡＭについて説明したが、本発明はこれに限定されることなく、例えばメモリキャパシタが実質的にビット線の下層に形成されている所謂ＣＵＢ（Capacitor Under Bitline ）構造のＤＲＡＭにも適用可能である。更に、ＤＲＡＭに限定されることもなく、ＣＭＯＳインバータや各種の半導体メモリのような上部配線層を備える全ての半導体装置及びその製造方法に適用することができる。
【００４８】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。この第２の実施形態においては、第１の実施形態の場合と同様に、半導体装置としてＤＲＡＭを例示するが、製造方法に相違がある点で異なる。図３は、この第２の実施形態のＤＲＡＭの製造方法を工程順に示す概略断面図である。なお、第２の実施形態においても、ＤＲＡＭの構成を製造方法とともに説明する。また、第１の実施形態の場合と同一の構成要素等については同一の符号を記して説明を省略する。
【００４９】
第２の実施形態では、先ず第１の実施形態と同様の工程を経て、ｐ型のシリコン半導体基板１上に、ゲート電極５及びソース／ドレインとなる一対の不純物拡散層７を有するアクセストランジスタと、ストレージノード電極１４とセルプレート電極１６が容量絶縁膜１５を介して容量結合するメモリキャパシタとを形成する。
【００５０】
続いて、図３（ａ）に示すように、アクセストランジスタ及びメモリキャパシタを覆うようにホウ燐酸珪酸塩ガラス（ＢＰＳＧ）等からなる層間絶縁膜１７をＣＶＤ法により形成する。以下、続く図３（ｂ）〜図３（ｅ）においても、図３（ａ）と同様に層間絶縁膜１７から上層の部位のみを示す。
【００５１】
次いで、層間絶縁膜１７にアクセストランジスタのゲート電極５等と接続するためのコンタクト孔１８を形成する。続いて、コンタクト孔１８の内壁を含む層間絶縁膜１７上にＴｉＮからなる下地膜１９を形成し、下地膜１９を介してコンタクト孔１７内を埋め込むようにタングステン膜を堆積する。そして、タングステン膜及び下地膜１９をパターニングして、配線層２１を形成する。各配線層２１は、膜厚及び配線幅が共に０．５μｍ程度に形成される。
【００５２】
次いで、ＣＶＤ法によりシリコン半導体基板１上にシリコン酸化膜を膜厚３００ｎｍ程度に形成する。
【００５３】
次いで、図３（ｂ）に示すように、フォトレジスト３１をシリコン半導体基板１上に回転塗布し、隣接する配線層２１間を埋め込む。
【００５４】
次いで、図３（ｃ）に示すように、ＣＶＤ法により、配線層２１及びフォトレジスト３１上にシリコン酸化膜２３を膜厚６００ｎｍ程度に形成する。ここで、シリコン酸化膜２３のフォトレジスト３１上に位置する部位には、フォトレジスト３１からの脱ガス作用により多数の穿孔（ピンホール）２４が形成されることになる。
【００５５】
続いて、シリコン酸化膜２３にエキシマレーザ光を照射し、シリコン酸化膜２３の下層に存するフォトレジスト３１を光反応させる。
【００５６】
次いで、図３（ｄ）に示すように、続いて、シリコン酸化膜２３から灰化処理を施す。このとき、励起状態となったアッシングガスのラジカルがピンホール２４から侵入し、フォトレジスト３１を灰化する。そして、ほぼ完全に灰化したフォトレジスト３１がピンホール２４を通じて外部に除去され、図３（ｅ）に示すように、隣接する各配線層２１間には、フォトレジスト２２を残すことなく微細な空洞２５が形成される。
【００５７】
次いで、図３（ｆ）に示すように、ＣＶＤ法により、シリコン酸化膜２３上に耐熱性に優れたシリコン窒化膜２６を膜厚５００ｎｍ程度に形成する。このとき、シリコン窒化膜２６の一部がピンホール２４内の少なくとも一部を埋め込む。このように、シリコン窒化膜２６によりピンホール２４が塞がれるため、空洞２５はほぼ完全に維持される。
【００５８】
しかる後、図示は省略したが、更なる層間絶縁膜の形成、コンタクト孔の形成やそれに続く配線層の形成、メモリセル部の周辺回路部の形成（この周辺回路部はメモリセル部とともに順次形成される場合が多い。）等の諸工程を経て、ＤＲＡＭを完成させる。
【００５９】
上述のように、第２の実施形態においては、各配線層２１間をフォトレジスト３１で埋め込み、配線層２１上及びフォトレジスト３１上を覆うように、シリコン酸化膜２３を形成する。ここで、前記シリコン酸化膜２３には、フォトレジスト３１からの脱ガス作用により多数のピンホール２４が形成されるが、第２の実施形態ではこのピンホール２４を利用して、当該ピンホール２４を通じてアッシングガスのラジカルを供給し、光反応したフォトレジスト３１を灰化させて除去する。このとき、フォトレジスト３１はほぼ完全に取り除かれるため、近接する配線層２１間に精度良く確実に空洞２５が形成されることになり、フォトレジストの十分な除去が困難な場合に伴う諸々の不都合を招来することなく配線層２１部位の寄生容量を大幅に低減させることが可能となる。
【００６０】
従って、第２の実施形態によれば、精度よく十分に近接する配線層２１間の寄生容量の発生を抑止して、近時の要求であるＤＲＡＭの更なる微細化及び高集積化が進んでも高速動作化を可能とし、信頼性の高いＤＲＡＭを実現することができる。
【００６１】
なお、第２の実施形態では、ＣＯＢ構造のＤＲＡＭについて説明したが、本発明はこれに限定されることなく、例えばメモリキャパシタが実質的にビット線の下層に形成されている所謂ＣＵＢ（Capacitor Under Bitline ）構造のＤＲＡＭにも適用可能である。更に、ＤＲＡＭに限定されることもなく、ＣＭＯＳインバータや各種の半導体メモリのような上部配線層を備える全ての半導体装置及びその製造方法に適用することができる。
【００６２】
【発明の効果】
本発明によれば、精度よく十分に近接する配線層間の寄生容量の発生を抑止して、近時の要求である半導体素子の更なる微細化及び高集積化が進んでも高速動作化を可能とし、信頼性の高い半導体装置が実現する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態におけるＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、本発明の第１の実施形態におけるＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図３】本発明の第２の実施形態におけるＤＲＡＭの製造方法の主要工程を順に示す概略断面図である。
【符号の説明】
１  シリコン半導体基板
２  素子形成領域
３  フィールド酸化膜
４  ゲート酸化膜
５  ゲート電極
６  サイドウォール
７  不純物拡散層
８，１７  層間絶縁膜
１１  平坦化膜
１２  ストレージコンタクト
１４  ストレージノード電極
１５  容量絶縁膜
１６  セルプレート電極
１７  コンタクト孔
１９  下地膜
２１  配線層
２２  ポリシロキサン
２３  シリコン酸化膜
２４  ピンホール
２５  空洞
２６  シリコン窒化膜
３１  フォトレジスト
【図１】
0004051109.tif 000002
【図２】
0004051109.tif 000003
【図３】
0004051109.tif 000004