(57)【特許請求の範囲】
【請求項１】
第１の導電型とされ、浅い接合領域と深い接合領域とが少なくとも一部を重畳するように形成されてなる第１の不純物拡散層を有し、少なくとも前記第１の不純物拡散層の表面にシリサイドが形成されてなる第１のトランジスタ構造と、
第１の導電型と反対導電型の第２の導電型とされた第２の不純物拡散層を有する第２のトランジスタ構造と
を備え、
前記第１の不純物拡散層は、その前記浅い接合領域に導入された第１の不純物が前記第２の不純物拡散層に導入された第２の不純物よりも低拡散係数のものであり、前記浅い接合領域の前記第１の不純物の濃度が１．１×１０15〜２×１０15個／ｃｍ2とされており、
前記第１の不純物が砒素であり、前記第１の不純物拡散層の前記浅い接合領域は、前記第１の不純物とともに、第１の導電型の第３の不純物であるリンを前記第１の不純物に比して浅く且つ低濃度に含むことを特徴とする半導体装置。
【請求項２】
第１の導電型とされ、浅い接合領域と深い接合領域とが少なくとも一部を重畳するように形成されてなる第１の不純物拡散層を有し、少なくとも前記第１の不純物拡散層の表面にシリサイドが形成されてなる第１のトランジスタ構造と、
前記第１のトランジスタ構造は、ゲートの両側に、前記浅い接合領域に対応した第１のサイドウォールと前記深い接合領域対応した第２のサイドウォールとからなる２重サイドウォール構造とを有し、
前記第１の不純物拡散層は、その前記浅い接合領域に導入された第１の不純物が前記第２の不純物拡散層に導入された第２の不純物よりも低拡散係数のものであり、前記浅い接合領域の前記第１の不純物の濃度が５×１０14〜２×１０15個／ｃｍ2とされており、
前記第１の不純物が砒素であり、前記第１の不純物拡散層の前記浅い接合領域は、前記第１の不純物とともに、第１の導電型の第３の不純物であるリンを前記第１の不純物に比して浅く且つ低濃度に含むことを特徴とする半導体装置。
【請求項３】
第１の導電型とされ、浅い接合領域と深い接合領域とが少なくとも一部を重畳するように形成されてなる第１の不純物拡散層を有し、少なくとも前記第１の不純物拡散層の表面にシリサイドが形成されてなる第１のトランジスタ構造と、
前記第１のトランジスタ構造は、ゲートの下部が幅狭形状とされており、
前記第１の不純物拡散層は、その前記浅い接合領域に導入された第１の不純物が前記第２の不純物拡散層に導入された第２の不純物よりも低拡散係数のものであり、前記浅い接合領域の前記第１の不純物の濃度が５×１０14〜２×１０15個／ｃｍ2とされており、
前記第１の不純物が砒素であり、前記第１の不純物拡散層の前記浅い接合領域は、前記第１の不純物とともに、第１の導電型の第３の不純物であるリンを前記第１の不純物に比して浅く且つ低濃度に含むことを特徴とする半導体装置。
【請求項４】
第１の導電型とされ、浅い接合領域と深い接合領域とが少なくとも一部を重畳するように形成されてなる第１の不純物拡散層を有し、少なくとも前記第１の不純物拡散層の表面にシリサイドが形成されてなる第１のトランジスタ構造と、
第１の導電型と反対導電型の第２の導電型とされた第２の不純物拡散層を有する第２のトランジスタ構造と
を備えた半導体装置の製造方法であって、
前記第１の不純物拡散層の前記浅い接合領域を形成する工程において、前記第２の不純物拡散層を形成する際に用いる第２の不純物よりも低拡散係数の第１の不純物を用い、当該第１の不純物のドーズ量を１．１×１０15〜２×１０15個／ｃｍ2とし、
前記第１の不純物が砒素であり、前記第１の不純物拡散層の前記浅い接合領域を形成する工程において、前記第１の不純物に加えて、第１の導電型の第３の不純物であるリンを前記第１の不純物に比して浅く且つ低濃度に導入することを特徴とする半導体装置の製造方法。
【請求項５】
第１の導電型とされ、浅い接合領域と深い接合領域とが少なくとも一部を重畳するように形成されてなる第１の不純物拡散層を有し、少なくとも前記第１の不純物拡散層の表面にシリサイドが形成されてなる第１のトランジスタ構造と、
第１の導電型と反対導電型の第２の導電型とされた第２の不純物拡散層を有する第２のトランジスタ構造と
を備えた半導体装置の製造方法であって、
前記第１のトランジスタ構造を形成する際に、
ゲートの両側に第１のサイドウォールを形成した後、前記ゲート及び前記第１のサイドウォールをマスクとしたイオン注入により前記浅い接合領域を形成する工程と、
前記第１のサイドウォールの両側に第２のサイドウォールを形成した後、前記ゲート、前記第１及び第２のサイドウォールをマスクとしたイオン注入により前記深い接合領域を形成する工程と
を含み、
前記浅い接合領域を形成する工程において、前記第２の不純物拡散層を形成する際に用いる第２の不純物よりも低拡散係数の第１の不純物を用い、当該第１の不純物のドーズ量を５×１０14〜２×１０15個／ｃｍ2とし、
前記第１の不純物が砒素であり、前記第１の不純物拡散層の前記浅い接合領域を形成する工程において、前記第１の不純物に加えて、第１の導電型の第３の不純物であるリンを前記第１の不純物に比して浅く且つ低濃度に導入することを特徴とする半導体装置の製造方法。
【請求項６】
第１の導電型とされ、浅い接合領域と深い接合領域とが少なくとも一部を重畳するように形成されてなる第１の不純物拡散層を有し、少なくとも前記第１の不純物拡散層の表面にシリサイドが形成されてなる第１のトランジスタ構造と、
第１の導電型と反対導電型の第２の導電型とされた第２の不純物拡散層を有する第２のトランジスタ構造と
を備えた半導体装置の製造方法であって、
前記第１のトランジスタ構造を形成する際に、
ゲートの下部を幅狭形状に加工した後、前記ゲートをマスクとしたイオン注入により前記浅い接合領域を形成する工程と、
前記ゲートの両側にサイドウォールを形成した後、前記ゲート及び前記サイドウォールをマスクとしたイオン注入により前記深い接合領域を形成する工程と
を含み、
前記浅い接合領域を形成する工程において、前記第２の不純物拡散層を形成する際に用いる第２の不純物よりも低拡散係数の第１の不純物を用い、当該第１の不純物のドーズ量を５×１０14〜２×１０15個／ｃｍ2とし、
前記第１の不純物が砒素であり、前記第１の不純物拡散層の前記浅い接合領域を形成する工程において、前記第１の不純物に加えて、第１の導電型の第３の不純物であるリンを前記第１の不純物に比して浅く且つ低濃度に導入することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にサリサイド化が施されるＣＭＯＳトランジスタに適用して好適である。
【０００２】
【従来の技術】
近年では、半導体装置の微細化及び高速化が進み、それに伴い益々トランジスタの高性能化及び低消費電力化が要求されている。これらの要請を満たすには、各種配線を低抵抗化することにより配線遅延の問題を解決することが必要であり、そのため例えばＣＭＯＳトランジスタ等において所謂シリサイド構造、更にはサリサイド構造が採用されている。
【０００３】
このサリサイド構造は、ゲート上及び不純物拡散層上に主にＷやＣｏ等の金属を堆積し、熱処理によりシリコンと当該金属とを反応させてなるものである。この場合、ゲートと不純物拡散層との間でシリサイド膜によるショートを防止するため、サイドウォールを形成して両者間を電気的に分離し、それと共にサイドウォールの形成前後における２度のイオン注入により、浅い接合領域（エクステンション領域）及び深い接合領域（ソース／ドレイン領域）が重畳されてなる不純物拡散層を形成する。
【０００４】
【発明が解決しようとする課題】
上述のサリサイド構造では、更なる低抵抗化の要請から、エクステンション領域の不純物濃度を増加する傾向にある。通常、ＣＭＯＳトランジスタにおいては、ＰＭＯＳトランジスタでは不純物に拡散係数の大きいホウ素（Ｂ）、ＮＭＯＳトランジスタでは拡散係数の小さい砒素（Ａｓ）を用いており、ＮＭＯＳトランジスタのエクステンション領域の低抵抗化及びゲートとの重畳（オーバーラップ）の確保のために砒素のドーズ量を増加させると、双方のトランジスタにおけるオーバーラップ量の最適化が困難となる。更には、ＮＭＯＳトランジスタのエクステンション領域における砒素の高濃度化により、金属シリサイドの半導体基板中への潜りが生じ、ゲートとソース／ドレインとの間でショートが発生するという問題がある。
【０００５】
そこで本発明は、前記問題に鑑みてなされたものであり、ＣＭＯＳ構造の半導体装置において、砒素に代表される低拡散係数の不純物の濃度に基づき浅い接合領域に生じがちなシリサイドの潜りの発生を抑止し、更には浅い接合領域の低抵抗化と共に両トランジスタのオーバーラップ量の最適化を実現することを可能とする半導体装置及びその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【０００７】
本発明では、所謂ＣＭＯＳ構造、即ちここでは、第１の導電型とされ、浅い接合領域と深い接合領域とが少なくとも一部を重畳するように形成されてなる第１の不純物拡散層を有し、少なくとも前記第１の不純物拡散層の表面にシリサイドが形成されてなる第１のトランジスタ構造と、第１の導電型と反対導電型の第２の導電型とされた第２の不純物拡散層を有する第２のトランジスタ構造とを備えた半導体装置及びその製造方法をその対象とする。
【０００８】
本発明の半導体装置は、前記第１の不純物拡散層が、その前記浅い接合領域に導入された第１の不純物が前記第２の不純物拡散層に導入された第２の不純物よりも低拡散係数のものであり、前記浅い接合領域の前記第１の不純物の濃度が１．１×１０15〜２×１０15個／ｃｍ2とされてなるものである。
ここで、前記第１の不純物が砒素であり、前記第１の不純物拡散層の前記浅い接合領域は、前記第１の不純物とともに、第１の導電型の第３の不純物であるリンを前記第１の不純物に比して浅く且つ低濃度に含む。
【０００９】
また、本発明の半導体装置は、所謂２重サイドウォール構造を有し、前記第１の不純物拡散層が、その前記浅い接合領域に導入された第１の不純物が前記第２の不純物拡散層に導入された第２の不純物よりも低拡散係数のものであり、前記浅い接合領域の前記第１の不純物の濃度が５×１０14〜２×１０15個／ｃｍ2とされてなるものである。
ここで、前記第１の不純物が砒素であり、前記第１の不純物拡散層の前記浅い接合領域は、前記第１の不純物とともに、第１の導電型の第３の不純物であるリンを前記第１の不純物に比して浅く且つ低濃度に含む。
【００１０】
また、本発明の半導体装置は、所謂ノッチゲート構造を有し、前記第１の不純物拡散層が、その前記浅い接合領域に導入された第１の不純物が前記第２の不純物拡散層に導入された第２の不純物よりも低拡散係数のものであり、前記浅い接合領域の前記第１の不純物の濃度が５×１０14〜２×１０15個／ｃｍ2とされてなるものである。
ここで、前記第１の不純物が砒素であり、前記第１の不純物拡散層の前記浅い接合領域は、前記第１の不純物とともに、第１の導電型の第３の不純物であるリンを前記第１の不純物に比して浅く且つ低濃度に含む。
【００１１】
【発明の実施の形態】
−本発明の作用原理−
ＣＭＯＳ構造の半導体装置において、ＮＭＯＳトランジスタのエクステンション領域を形成するための砒素を、ドーズ量３×１０15個／ｃｍ2まで高濃度にした場合、図１に示すようなシリサイドの基板中への潜りによるゲートとソース／ドレイン間におけるショートの発生が確認された。
【００１２】
本発明では、エクステンション領域に対する砒素のドーズ量を制限することに着目した。
図２は、エクステンション領域に対する砒素のドーズ量とトランジスタ不良発生率との関係を調べた特性図である。このように、不良発生率限界を諸々の条件を加味して０．０００５％程度と判断した場合、砒素のドーズ量の上限は２×１０15個／ｃｍ2程度、望ましくは１．５×１０15個／ｃｍ2程度と評価できる。そして、エクステンション領域の低抵抗化を考慮して、砒素のドーズ量の下限は５×１０14個／ｃｍ2程度、望ましくは１．１×１０15個／ｃｍ2程度と評価できる。
【００１３】
以上から、不良発生率の低減（歩留まり低下の抑止）及びエクステンション領域の低抵抗化という双方の要請を満たす砒素のドーズ量の適正範囲は、５×１０14〜２×１０15個／ｃｍ2、望ましくは１．１×１０15〜１．５×１０15個／ｃｍ2となる。更に、エクステンション領域の低抵抗化のＮＭＯＳトランジスタにおける重要性に鑑み、この要請を強調して、前記適正範囲を１．１×１０15〜２×１０15個／ｃｍ2としても良い。
【００１４】
この場合、ＮＭＯＳトランジスタのエクステンション領域に前記適正範囲の砒素のイオン注入に加えて、リンを低濃度にイオン注入し、エクステンション領域のＮ型不純物濃度を高濃度に調節するようにしても良い。これにより、トランジスタ構造の歩留まり低下の抑止を妨げることなく、更なるエクステンション領域の低抵抗化及びＰＭＯＳトランジスタとＮＭＯＳトランジスタのオーバーラップ量の最適化が実現する。
【００１５】
−本発明の具体的な実施形態−
以下、上述した本発明の作用原理を踏まえ、本発明の具体的な諸実施形態について、図面を参照しながら詳細に説明する。
【００１６】
（第１の実施形態）
先ず、第１の実施形態について説明する。ここでは、半導体装置としてサリサイド構造とされたＣＭＯＳトランジスタを例示する。なお便宜上、ＣＭＯＳトランジスタの構成をその製造方法と共に示す。
【００１７】
図３〜図５は、第１の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
このＣＭＯＳトランジスタを製造するには、先ず図３（ａ）に示すように、Ｐ型の半導体基板１の素子分離領域をパターニングして溝を形成し、ＣＶＤ法によりこの溝を埋め込む膜厚となるように全面にシリコン酸化膜を堆積した後、シリコン酸化膜の表層を化学機械研磨法（ＣＭＰ法）により研磨して、前記溝をシリコン酸化膜で充填してなるＳＴＩ素子分離構造２を形成する。これにより、素子活性領域が画定される。
【００１８】
続いて、図３（ａ）における中央部位のＳＴＩ素子分離構造２を挟んだ左側の素子活性領域にはＰ型不純物、ここではホウ素（Ｂ）をイオン注入してＰ型チャネル／ウェル領域３を、右側の素子活性領域にはＮ型不純物、ここではリン（Ｐ）をイオン注入してＮ型チャネル／ウェル領域４をそれぞれ形成する。この後の諸工程により、Ｐ型チャネル／ウェル領域３にはＮＭＯＳトランジスタが、Ｎ型チャネル／ウェル領域４にはＰＭＯＳトランジスタがそれぞれ形成されることになる。
【００１９】
続いて、図３（ｂ）に示すように、Ｐ型チャネル／ウェル領域３上及びＮ型チャネル／ウェル領域４上に、例えば熱酸化によりゲート絶縁膜５を形成し、ＣＶＤ法により全面に多結晶シリコン膜を堆積した後、多結晶シリコン膜及びゲート絶縁膜５をパターニングして、Ｐ型チャネル／ウェル領域３上及びＮ型チャネル／ウェル領域４上にそれぞれゲート絶縁膜５を介したゲート電極６を形成する。
【００２０】
続いて、図３（ｃ）及び図４（ａ）に示すように、Ｐ型チャネル／ウェル領域３のみに浅い接合領域及びそのポケット層を形成する。
【００２１】
具体的には、先ず図３（ｃ）に示すように、Ｎ型チャネル／ウェル領域４のみを覆うようにレジストパターン７を加工形成し、レジストパターン７及びＰ型チャネル／ウェル領域３のゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にＮ型不純物、ここでは砒素（Ａｓ）を高濃度にイオン注入して接合層８を形成する。このとき、砒素のイオン注入条件としては、加速エネルギーを５ｋｅＶ、ドーズ量を上述した適性範囲の値とする。
【００２２】
次に、砒素のイオン注入に続いて、Ｎ型不純物濃度を更なる高濃度に補償するため、同様にレジストパターン７及びゲート電極６をマスクとしてＮ型不純物、ここではリン（Ｐ）を低濃度にイオン注入して接合層９を形成する。このとき、リンのイオン注入条件としては、加速エネルギーを１ｋｅＶ、ドーズ量を５×１０13個／ｃｍ2とする。これら２回のイオン注入により、接合層８に接合層９が重畳し、所望の高濃度とされてなる浅い接合領域（エクステンション領域）１０が形成される。
【００２３】
次に、図４（ａ）に示すように、同様にレジストパターン７及びゲート電極６をマスクとしてＰ型不純物、ここではホウ素（Ｂ）又はインジウム（Ｉｎ）をイオン注入してポケット層１１を形成する。このとき、半導体基板１の表面の垂直方向を基準とし、０°又は斜め方向から前記イオン注入を行う。
【００２４】
続いて、レジストパターン７を灰化処理等により除去した後、図４（ｂ）に示すように、今度はＮ型チャネル／ウェル領域４のみに浅い接合領域及びそのポケット層を形成する。
【００２５】
具体的には、先ずＰ型チャネル／ウェル領域３のみを覆うようにレジストパターン１２を加工形成し、レジストパターン１２及びＮ型チャネル／ウェル領域４のゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にＰ型不純物、ここではホウ素を高濃度にイオン注入する。これにより、エクステンション領域１３が形成される。
【００２６】
次に、同様にレジストパターン１２及びゲート電極６をマスクとしてＮ型不純物、ここでは砒素をイオン注入してポケット層１４を形成する。このとき、半導体基板１の表面の垂直方向を基準とし、０°又は斜め方向から前記イオン注入を行う。
【００２７】
続いて、レジストパターン７を灰化処理等により除去した後、図４（ｃ）に示すように、ＣＶＤ法により各ゲート電極６を覆うように全面にシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング（エッチバック）し、各ゲート電極６の側面のみにシリコン酸化膜を残してサイドウォール１５を形成する。
【００２８】
続いて、図５（ａ）に示すように、Ｐ型チャネル／ウェル領域３のみに深い接合領域であるソース／ドレインを形成する。
【００２９】
具体的には、再びＮ型チャネル／ウェル領域４のみを覆うようにレジストパターン１６を加工形成し、レジストパターン１６、Ｐ型チャネル／ウェル領域３のゲート電極６及びそのサイドウォール１５をマスクとして、サイドウォール１５の両側における半導体基板１の表層にＮ型不純物、ここでは砒素を高濃度にイオン注入する。これにより、エクステンション領域１０及びポケット層１１と一部重畳してなるソース／ドレイン１７が形成される（エクステンション領域１０、ポケット層１１及びソース／ドレイン１７から第１の不純物拡散層が構成される。）。以上により、Ｐ型チャネル／ウェル領域３に、ゲート電極６、及び第１の不純物拡散層等を含むＮＭＯＳトランジスタが形成されることになる。
【００３０】
続いて、レジストパターン１６を灰化処理等により除去した後、図５（ｂ）に示すように、Ｎ型チャネル／ウェル領域４のみに深い接合領域であるソース／ドレインを形成する。
【００３１】
具体的には、再びＰ型チャネル／ウェル領域３のみを覆うようにレジストパターン１８を加工形成し、レジストパターン１８、Ｎ型チャネル／ウェル領域４のゲート電極６及びそのサイドウォール１５をマスクとして、サイドウォール１５の両側における半導体基板１の表層にＰ型不純物、ここではホウ素を高濃度にイオン注入する。これにより、エクステンション領域１３及びポケット層１４と一部重畳してなるソース／ドレイン１９が形成される（エクステンション領域１３、ポケット層１４及びソース／ドレイン１９から第２の不純物拡散層が構成される。）。以上により、Ｎ型チャネル／ウェル領域４に、ゲート電極６、及び第２の不純物拡散層等を含むＰＭＯＳトランジスタが形成されることになる。
【００３２】
続いて、レジストパターン１８を灰化処理等により除去した後、図５（ｃ）に示すように、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタにサリサイド構造を形成する。
【００３３】
具体的には、全面にシリサイドを形成し得る金属、ここではコバルト（Ｃｏ）膜をスパッタ法等により形成し、熱処理によりゲート電極６、ソース／ドレイン１７，１９、及びエクステンション領域１０，１３の表面のシリコンとＣｏ膜とを反応させ、コバルトシリサイド膜２０を形成する。そして、所定のウェットエッチングにより、未反応のＣｏ膜を除去する。なお、シリサイドを形成し得る金属としては、Ｃｏの他にもＮｉ，Ｖ，Ｐｄ，Ｐｔ，Ｃｒ等を用いても良い。
【００３４】
しかる後、層間絶縁膜やコンタクト孔、各種配線層等を形成し、ＣＭＯＳトランジスタを完成させる。
【００３５】
以上説明したように、本実施形態によれば、ＣＭＯＳトランジスタにおいて、砒素に代表される低拡散係数の不純物の濃度に基づき浅い接合領域に生じがちなシリサイドの潜りの発生を抑止し、更には浅い接合領域の低抵抗化と共に、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとのオーバーラップ量の最適化を実現することが可能となる。
【００３６】
（第２の実施形態）
次いで、第２の実施形態について説明する。ここでは、半導体装置として所謂２重サイドウォール構造を有し、加えてサリサイド構造とされたＣＭＯＳトランジスタを例示する。なお便宜上、ＣＭＯＳトランジスタの構成をその製造方法と共に示し、また第１の実施形態で説明した構成部材等と同様のものについては同符号を記す。
【００３７】
図６〜図９は、第２の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
このＣＭＯＳトランジスタを製造するには、先ず図６（ａ）に示すように、Ｐ型の半導体基板１の素子分離領域をパターニングして溝を形成し、ＣＶＤ法によりこの溝を埋め込む膜厚となるように全面にシリコン酸化膜を堆積した後、シリコン酸化膜の表層を化学機械研磨法（ＣＭＰ法）により研磨して、前記溝をシリコン酸化膜で充填してなるＳＴＩ素子分離構造２を形成する。これにより、素子活性領域が画定される。
【００３８】
続いて、図６（ａ）における中央部位のＳＴＩ素子分離構造２を挟んだ左側の素子活性領域にはＰ型不純物、ここではホウ素（Ｂ）をイオン注入してＰ型チャネル／ウェル領域３を、右側の素子活性領域にはＮ型不純物、ここではリン（Ｐ）をイオン注入してＮ型チャネル／ウェル領域４をそれぞれ形成する。この後の諸工程により、Ｐ型チャネル／ウェル領域３にはＮＭＯＳトランジスタが、Ｎ型チャネル／ウェル領域４にはＰＭＯＳトランジスタがそれぞれ形成されることになる。
【００３９】
続いて、図６（ｂ）に示すように、Ｐ型チャネル／ウェル領域３上及びＮ型チャネル／ウェル領域４上に、例えば熱酸化によりゲート絶縁膜５を形成し、ＣＶＤ法により全面に多結晶シリコン膜を堆積した後、多結晶シリコン膜及びゲート絶縁膜５をパターニングして、Ｐ型チャネル／ウェル領域３上及びＮ型チャネル／ウェル領域４上にそれぞれゲート絶縁膜５を介したゲート電極６を形成する。
【００４０】
続いて、図６（ｃ）に示すように、ＣＶＤ法により各ゲート電極６を覆うように全面にシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング（エッチバック）し、各ゲート電極６の側面のみにシリコン酸化膜を残して第１のサイドウォール２１を形成する。
【００４１】
続いて、図７（ａ）及び図７（ｂ）に示すように、Ｐ型チャネル／ウェル領域３のみに浅い接合領域及びそのポケット層を形成する。
【００４２】
具体的には、先ず図７（ａ）に示すように、Ｎ型チャネル／ウェル領域４のみを覆うようにレジストパターン７を加工形成し、レジストパターン７、Ｐ型チャネル／ウェル領域３のゲート電極６及び第１のサイドウォール２１をマスクとして、第１のサイドウォール２１の両側における半導体基板１の表層にＮ型不純物、ここでは砒素（Ａｓ）を高濃度にイオン注入して接合層８を形成する。このとき、砒素のイオン注入条件としては、加速エネルギーを５ｋｅＶ、ドーズ量を上述した適性範囲の値とする。
【００４３】
次に、砒素のイオン注入に続いて、Ｎ型不純物濃度を更なる高濃度に補償するため、同様にレジストパターン７、ゲート電極６及び第１のサイドウォール２１をマスクとしてＮ型不純物、ここではリン（Ｐ）を低濃度にイオン注入して接合層９を形成する。このとき、リンのイオン注入条件としては、加速エネルギーを１ｋｅＶ、ドーズ量を５×１０13個／ｃｍ2とする。これら２回のイオン注入により、接合層８に接合層９が重畳し、所望の高濃度とされてなる浅い接合領域（エクステンション領域）１０が形成される。
【００４４】
次に、図７（ｂ）に示すように、同様にレジストパターン７、ゲート電極６及び第１のサイドウォール２１をマスクとしてＰ型不純物、ここではホウ素（Ｂ）又はインジウム（Ｉｎ）をイオン注入してポケット層１１を形成する。このとき、半導体基板１の表面の垂直方向を基準とし、０°又は斜め方向から前記イオン注入を行う。
【００４５】
続いて、レジストパターン７を灰化処理等により除去した後、図７（ｃ）に示すように、今度はＮ型チャネル／ウェル領域４のみに浅い接合領域及びそのポケット層を形成する。
【００４６】
具体的には、先ずＰ型チャネル／ウェル領域３のみを覆うようにレジストパターン１２を加工形成し、レジストパターン１２、Ｎ型チャネル／ウェル領域４のゲート電極６及び第１のサイドウォール２１をマスクとして、第１のサイドウォール２１の両側における半導体基板１の表層にＰ型不純物、ここではホウ素を高濃度にイオン注入する。これにより、エクステンション領域１３が形成される。
【００４７】
次に、同様にレジストパターン１２、ゲート電極６及び第１のサイドウォール２１をマスクとしてＮ型不純物、ここでは砒素をイオン注入してポケット層１４を形成する。このとき、半導体基板１の表面の垂直方向を基準とし、０°又は斜め方向から前記イオン注入を行う。
【００４８】
続いて、レジストパターン７を灰化処理等により除去した後、図８（ａ）に示すように、ＣＶＤ法により各ゲート電極６を覆うように全面にシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング（エッチバック）し、各第１のサイドウォール２１の側面のみにシリコン酸化膜を残してサイドウォール２２を形成する。このとき、各ゲート電極６の側面には、第１，第２のサイドウォール２１，２２からなる２重サイドウォール構造２３が形成されることになる。
【００４９】
続いて、図８（ｂ）に示すように、Ｐ型チャネル／ウェル領域３のみに深い接合領域であるソース／ドレインを形成する。
【００５０】
具体的には、再びＮ型チャネル／ウェル領域４のみを覆うようにレジストパターン１６を加工形成し、レジストパターン１６、Ｐ型チャネル／ウェル領域３のゲート電極６及びその２重サイドウォール構造２３をマスクとして、サイドウォール１５の両側における半導体基板１の表層にＮ型不純物、ここでは砒素を高濃度にイオン注入する。これにより、エクステンション領域１０及びポケット層１１と一部重畳してなるソース／ドレイン１７が形成される（エクステンション領域１０、ポケット層１１及びソース／ドレイン１７から第１の不純物拡散層が構成される。）。以上により、Ｐ型チャネル／ウェル領域３に、ゲート電極６、及び第１の不純物拡散層等を含むＮＭＯＳトランジスタが形成されることになる。
【００５１】
続いて、レジストパターン１６を灰化処理等により除去した後、図８（ｃ）に示すように、Ｎ型チャネル／ウェル領域４のみに深い接合領域であるソース／ドレインを形成する。
【００５２】
具体的には、再びＰ型チャネル／ウェル領域３のみを覆うようにレジストパターン１８を加工形成し、レジストパターン１８、Ｎ型チャネル／ウェル領域４のゲート電極６及びその２重サイドウォール構造２３をマスクとして、サイドウォール１５の両側における半導体基板１の表層にＰ型不純物、ここではホウ素を高濃度にイオン注入する。これにより、エクステンション領域１３及びポケット層１４と一部重畳してなるソース／ドレイン１９が形成される（エクステンション領域１３、ポケット層１４及びソース／ドレイン１９から第２の不純物拡散層が構成される。）。以上により、Ｎ型チャネル／ウェル領域４に、ゲート電極６、及び第２の不純物拡散層等を含むＰＭＯＳトランジスタが形成されることになる。
【００５３】
続いて、レジストパターン１８を灰化処理等により除去した後、図９に示すように、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタにサリサイド構造を形成する。
【００５４】
具体的には、全面にシリサイドを形成し得る金属、ここではコバルト（Ｃｏ）膜をスパッタ法等により形成し、熱処理によりゲート電極６、ソース／ドレイン１７，１９、及びエクステンション領域１０，１３の表面のシリコンとＣｏ膜とを反応させ、コバルトシリサイド膜２０を形成する。そして、所定のウェットエッチングにより、未反応のＣｏ膜を除去する。なお、シリサイドを形成し得る金属としては、Ｃｏの他にもＮｉ，Ｖ，Ｐｄ，Ｐｔ，Ｃｒ等を用いても良い。
【００５５】
しかる後、層間絶縁膜やコンタクト孔、各種配線層等を形成し、ＣＭＯＳトランジスタを完成させる。
【００５６】
以上説明したように、本実施形態によれば、ＣＭＯＳトランジスタにおいて、砒素に代表される低拡散係数の不純物の濃度に基づき浅い接合領域に生じがちなシリサイドの潜りの発生を抑止し、更には浅い接合領域の低抵抗化と共に、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとのオーバーラップ量の最適化を実現することが可能となる。本実施形態では、上述のように２重サイドウォール構造２３を形成するため、前記した各効果が更に確実に担保させる。
【００５７】
（第３の実施形態）
次いで、第３の実施形態について説明する。ここでは、半導体装置として所謂ノッチゲート構造を有し、加えてサリサイド構造とされたＣＭＯＳトランジスタを例示する。なお便宜上、ＣＭＯＳトランジスタの構成をその製造方法と共に示し、また第１の実施形態で説明した構成部材等と同様のものについては同符号を記す。
【００５８】
図１０〜図１２は、第３の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
このＣＭＯＳトランジスタを製造するには、先ず図１０（ａ）に示すように、Ｐ型の半導体基板１の素子分離領域をパターニングして溝を形成し、ＣＶＤ法によりこの溝を埋め込む膜厚となるように全面にシリコン酸化膜を堆積した後、シリコン酸化膜の表層を化学機械研磨法（ＣＭＰ法）により研磨して、前記溝をシリコン酸化膜で充填してなるＳＴＩ素子分離構造２を形成する。これにより、素子活性領域が画定される。
【００５９】
続いて、図１０（ａ）における中央部位のＳＴＩ素子分離構造２を挟んだ左側の素子活性領域にはＰ型不純物、ここではホウ素（Ｂ）をイオン注入してＰ型チャネル／ウェル領域３を、右側の素子活性領域にはＮ型不純物、ここではリン（Ｐ）をイオン注入してＮ型チャネル／ウェル領域４をそれぞれ形成する。この後の諸工程により、Ｐ型チャネル／ウェル領域３にはＮＭＯＳトランジスタが、Ｎ型チャネル／ウェル領域４にはＰＭＯＳトランジスタがそれぞれ形成されることになる。
【００６０】
続いて、図１０（ｂ）に示すように、Ｐ型チャネル／ウェル領域３上及びＮ型チャネル／ウェル領域４上に、例えば熱酸化によりゲート絶縁膜５を形成し、ＣＶＤ法により全面に多結晶シリコン膜を堆積した後、多結晶シリコン膜及びゲート絶縁膜５を電極形状にパターニングする。そして、パターニングされた多結晶シリコン膜及びゲート絶縁膜５の側面の下部のみを等方性エッチングして、Ｐ型チャネル／ウェル領域３上及びＮ型チャネル／ウェル領域４上にそれぞれゲート絶縁膜５を介し、側面の下部に幅狭部位３２が形成されたノッチ形状のゲート電極３１（ノッチゲート構造）を形成する。
【００６１】
続いて、図１０（ｃ）及び図１１（ａ）に示すように、Ｐ型チャネル／ウェル領域３のみに浅い接合領域及びそのポケット層を形成する。
【００６２】
具体的には、先ず図１０（ｃ）に示すように、Ｎ型チャネル／ウェル領域４のみを覆うようにレジストパターン７を加工形成し、レジストパターン７及びＰ型チャネル／ウェル領域３のゲート電極３１をマスクとして、ゲート電極６の両側における半導体基板１の表層にＮ型不純物、ここでは砒素（Ａｓ）を高濃度にイオン注入して接合層８を形成する。このとき、砒素のイオン注入条件としては、加速エネルギーを５ｋｅＶ、ドーズ量を上述した適性範囲の値とする。
【００６３】
次に、砒素のイオン注入に続いて、Ｎ型不純物濃度を更なる高濃度に補償するため、同様にレジストパターン７及びゲート電極３１をマスクとしてＮ型不純物、ここではリン（Ｐ）を低濃度にイオン注入して接合層９を形成する。このとき、リンのイオン注入条件としては、加速エネルギーを１ｋｅＶ、ドーズ量を５×１０13個／ｃｍ2とする。これら２回のイオン注入により、接合層８に接合層９が重畳し、所望の高濃度とされてなる浅い接合領域（エクステンション領域）１０が形成される。
【００６４】
次に、図１１（ａ）に示すように、同様にレジストパターン７及びゲート電極３１をマスクとしてＰ型不純物、ここではホウ素（Ｂ）又はインジウム（Ｉｎ）をイオン注入してポケット層１１を形成する。このとき、半導体基板１の表面の垂直方向を基準とし、０°又は斜め方向から前記イオン注入を行う。
【００６５】
続いて、レジストパターン７を灰化処理等により除去した後、図１１（ｂ）に示すように、今度はＮ型チャネル／ウェル領域４のみに浅い接合領域及びそのポケット層を形成する。
【００６６】
具体的には、先ずＰ型チャネル／ウェル領域３のみを覆うようにレジストパターン１２を加工形成し、レジストパターン１２及びＮ型チャネル／ウェル領域４のゲート電極３１をマスクとして、ゲート電極３１の両側における半導体基板１の表層にＰ型不純物、ここではホウ素を高濃度にイオン注入する。これにより、エクステンション領域１３が形成される。
【００６７】
次に、同様にレジストパターン１２及びゲート電極３１をマスクとしてＮ型不純物、ここでは砒素をイオン注入してポケット層１４を形成する。このとき、半導体基板１の表面の垂直方向を基準とし、０°又は斜め方向から前記イオン注入を行う。
【００６８】
続いて、レジストパターン７を灰化処理等により除去した後、図１１（ｃ）に示すように、ＣＶＤ法により各ゲート電極３１を覆うように全面にシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング（エッチバック）し、各ゲート電極３１の側面のみにシリコン酸化膜を残してサイドウォール１５を形成する。
【００６９】
続いて、図１２（ａ）に示すように、Ｐ型チャネル／ウェル領域３のみに深い接合領域であるソース／ドレインを形成する。
【００７０】
具体的には、再びＮ型チャネル／ウェル領域４のみを覆うようにレジストパターン１６を加工形成し、レジストパターン１６、Ｐ型チャネル／ウェル領域３のゲート電極３１及びそのサイドウォール１５をマスクとして、サイドウォール１５の両側における半導体基板１の表層にＮ型不純物、ここでは砒素を高濃度にイオン注入する。これにより、エクステンション領域１０及びポケット層１１と一部重畳してなるソース／ドレイン１７が形成される（エクステンション領域１０、ポケット層１１及びソース／ドレイン１７から第１の不純物拡散層が構成される。）。以上により、Ｐ型チャネル／ウェル領域３に、ゲート電極３１、及び第１の不純物拡散層等を含むＮＭＯＳトランジスタが形成されることになる。
【００７１】
続いて、レジストパターン１６を灰化処理等により除去した後、図１２（ｂ）に示すように、Ｎ型チャネル／ウェル領域４のみに深い接合領域であるソース／ドレインを形成する。
【００７２】
具体的には、再びＰ型チャネル／ウェル領域３のみを覆うようにレジストパターン１８を加工形成し、レジストパターン１８、Ｎ型チャネル／ウェル領域４のゲート電極３１及びそのサイドウォール１５をマスクとして、サイドウォール１５の両側における半導体基板１の表層にＰ型不純物、ここではホウ素を高濃度にイオン注入する。これにより、エクステンション領域１３及びポケット層１４と一部重畳してなるソース／ドレイン１９が形成される（エクステンション領域１３、ポケット層１４及びソース／ドレイン１９から第２の不純物拡散層が構成される。）。以上により、Ｎ型チャネル／ウェル領域４に、ゲート電極３１、及び第２の不純物拡散層等を含むＰＭＯＳトランジスタが形成されることになる。
【００７３】
続いて、レジストパターン１８を灰化処理等により除去した後、図１２（ｃ）に示すように、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタにサリサイド構造を形成する。
【００７４】
具体的には、全面にシリサイドを形成し得る金属、ここではコバルト（Ｃｏ）膜をスパッタ法等により形成し、熱処理によりゲート電極３１、ソース／ドレイン１７，１９、及びエクステンション領域１０，１３の表面のシリコンとＣｏ膜とを反応させ、コバルトシリサイド膜２０を形成する。そして、所定のウェットエッチングにより、未反応のＣｏ膜を除去する。なお、シリサイドを形成し得る金属としては、Ｃｏの他にもＮｉ，Ｖ，Ｐｄ，Ｐｔ，Ｃｒ等を用いても良い。
【００７５】
しかる後、層間絶縁膜やコンタクト孔、各種配線層等を形成し、ＣＭＯＳトランジスタを完成させる。
【００７６】
以上説明したように、本実施形態によれば、ＣＭＯＳトランジスタにおいて、砒素に代表される低拡散係数の不純物の濃度に基づき浅い接合領域に生じがちなシリサイドの潜りの発生を抑止し、更には浅い接合領域の低抵抗化と共に、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとのオーバーラップ量の最適化を実現することが可能となる。本実施形態では、上述のようにノッチゲート構造を形成するため、前記した各効果が更に確実に担保させる。
【００７７】
以下、本発明の諸態様を付記としてまとめて記載する。
【００７８】
（付記１）第１の導電型とされ、浅い接合領域と深い接合領域とが少なくとも一部を重畳するように形成されてなる第１の不純物拡散層を有し、少なくとも前記第１の不純物拡散層の表面にシリサイドが形成されてなる第１のトランジスタ構造と、
第１の導電型と反対導電型の第２の導電型とされた第２の不純物拡散層を有する第２のトランジスタ構造と
を備え、
前記第１の不純物拡散層は、その前記浅い接合領域に導入された第１の不純物が前記第２の不純物拡散層に導入された第２の不純物よりも低拡散係数のものであり、前記浅い接合領域の不純物濃度が１．１×１０15〜２×１０15個／ｃｍ2とされてなることを特徴とする半導体装置。
【００７９】
（付記２）第１の導電型とされ、浅い接合領域と深い接合領域とが少なくとも一部を重畳するように形成されてなる第１の不純物拡散層を有し、少なくとも前記第１の不純物拡散層の表面にシリサイドが形成されてなる第１のトランジスタ構造と、
前記第１のトランジスタ構造は、ゲートの両側に、前記浅い接合領域に対応した第１のサイドウォールと前記深い接合領域対応した第２のサイドウォールとからなる２重サイドウォール構造と有し、
前記第１の不純物拡散層は、その前記浅い接合領域に導入された第１の不純物が前記第２の不純物拡散層に導入された第２の不純物よりも低拡散係数のものであり、前記浅い接合領域の不純物濃度が５×１０14〜２×１０15個／ｃｍ2とされてなることを特徴とする半導体装置。
【００８０】
（付記３）第１の導電型とされ、浅い接合領域と深い接合領域とが少なくとも一部を重畳するように形成されてなる第１の不純物拡散層を有し、少なくとも前記第１の不純物拡散層の表面にシリサイドが形成されてなる第１のトランジスタ構造と、
前記第１のトランジスタ構造は、ゲートの下部が幅狭形状とされており、
前記第１の不純物拡散層は、その前記浅い接合領域に導入された第１の不純物が前記第２の不純物拡散層に導入された第２の不純物よりも低拡散係数のものであり、前記浅い接合領域の不純物濃度が５×１０14〜２×１０15個／ｃｍ2とされてなることを特徴とする半導体装置。
【００８１】
（付記４）前記第１の不純物が砒素であることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
【００８２】
（付記５）前記第２の不純物がホウ素であることを特徴とする付記１〜４のいずれか１項に記載の半導体装置。
【００８３】
（付記６）前記第１の不純物拡散層の前記浅い接合領域は、前記第１の不純物とともに、第１の導電型である第３の不純物を前記第１の不純物に比して低濃度に含むことを特徴とする付記１〜５のいずれか１項に記載の半導体装置。
【００８４】
（付記７）前記第３の不純物がリンであることを特徴とする付記６に記載の半導体装置。
【００８５】
（付記８）第１の導電型とされ、浅い接合領域と深い接合領域とが少なくとも一部を重畳するように形成されてなる第１の不純物拡散層を有し、少なくとも前記第１の不純物拡散層の表面にシリサイドが形成されてなる第１のトランジスタ構造と、
第１の導電型と反対導電型の第２の導電型とされた第２の不純物拡散層を有する第２のトランジスタ構造と
を備えた半導体装置の製造方法であって、
前記第１の不純物拡散層の前記浅い接合領域を形成する工程において、前記第２の不純物拡散層を形成する際に用いる第２の不純物よりも低拡散係数の第１の不純物を用い、当該第１の不純物のドーズ量を１．１×１０15〜２×１０15個／ｃｍ2とすることを特徴とする半導体装置の製造方法。
【００８６】
（付記９）第１の導電型とされ、浅い接合領域と深い接合領域とが少なくとも一部を重畳するように形成されてなる第１の不純物拡散層を有し、少なくとも前記第１の不純物拡散層の表面にシリサイドが形成されてなる第１のトランジスタ構造と、
第１の導電型と反対導電型の第２の導電型とされた第２の不純物拡散層を有する第２のトランジスタ構造と
を備えた半導体装置の製造方法であって、
前記第１のトランジスタ構造を形成する際に、
ゲートの両側に第１のサイドウォールを形成した後、前記ゲート及び前記第１のサイドウォールをマスクとしたイオン注入により前記浅い接合領域を形成する工程と、
前記第１のサイドウォールの両側に第２のサイドウォールを形成した後、前記ゲート、前記第１及び第２のサイドウォールをマスクとしたイオン注入により前記深い接合領域を形成する工程と
を含み、
前記浅い接合領域を形成する工程において、前記第２の不純物拡散層を形成する際に用いる第２の不純物よりも低拡散係数の第１の不純物を用い、当該第１の不純物のドーズ量を５×１０14〜２×１０15個／ｃｍ2とすることを特徴とする半導体装置の製造方法。
【００８７】
（付記１０）第１の導電型とされ、浅い接合領域と深い接合領域とが少なくとも一部を重畳するように形成されてなる第１の不純物拡散層を有し、少なくとも前記第１の不純物拡散層の表面にシリサイドが形成されてなる第１のトランジスタ構造と、
第１の導電型と反対導電型の第２の導電型とされた第２の不純物拡散層を有する第２のトランジスタ構造と
を備えた半導体装置の製造方法であって、
前記第１のトランジスタ構造を形成する際に、
ゲートの下部を幅狭形状に加工した後、前記ゲートをマスクとしたイオン注入により前記浅い接合領域を形成する工程と、
前記ゲートの両側にサイドウォールを形成した後、前記ゲート及び前記サイドウォールをマスクとしたイオン注入により前記深い接合領域を形成する工程と
を含み、
前記浅い接合領域を形成する工程において、前記第２の不純物拡散層を形成する際に用いる第２の不純物よりも低拡散係数の第１の不純物を用い、当該第１の不純物のドーズ量を５×１０14〜２×１０15個／ｃｍ2とすることを特徴とする半導体装置の製造方法。
【００８８】
（付記１１）前記第１の不純物が砒素であることを特徴とする付記８〜１０のいずれか１項に記載の半導体装置の製造方法。
【００８９】
（付記１２）前記第２の不純物がホウ素であることを特徴とする付記８〜１１のいずれか１項に記載の半導体装置の製造方法。
【００９０】
（付記１３）前記第１の不純物拡散層の前記浅い接合領域を形成する工程において、前記第１の不純物に加えて、第１の導電型である第３の不純物を前記第１の不純物に比して低濃度に導入することを特徴とする付記８〜１２のいずれか１項に記載の半導体装置の製造方法。
【００９１】
（付記１４）前記第３の不純物がリンであることを特徴とする付記１３に記載の半導体装置の製造方法。
【００９２】
【発明の効果】
本発明によれば、ＣＭＯＳ構造の半導体装置において、砒素に代表される低拡散係数の不純物の濃度に基づき浅い接合領域に生じがちなシリサイドの潜りの発生を抑止し、更には浅い接合領域の低抵抗化と共に両トランジスタのオーバーラップ量の最適化を実現することが可能となる。
【図面の簡単な説明】
【図１】シリサイドの基板中への潜りによるゲートとソース／ドレイン間におけるショートの発生を示す顕微鏡写真である。
【図２】エクステンション領域に対する砒素のドーズ量とトランジスタ不良発生率との関係を調べた特性図である。
【図３】第１の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、第１の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、第１の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図６】第２の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、第２の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図８】図７に引き続き、第２の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図９】図８に引き続き、第２の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１０】第３の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１１】図１０に引き続き、第３の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１２】図１１に引き続き、第３の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【符号の説明】
１  Ｐ型の半導体基板
２  ＳＴＩ素子分離構造
３  Ｐ型チャネル／ウェル領域
４  Ｎ型チャネル／ウェル領域
５  ゲート絶縁膜
６，３１  ゲート電極
７，１２，１６，１８  レジストパターン
８，９  接合層
１０，１３  エクステンション領域
１１，１４  ポケット層
１５  サイドウォール
１７，１９  ソース／ドレイン
２０  コバルトシリサイド膜
２１  第１のサイドウォール
２２  第２のサイドウォール
２３  ２重サイドウォール構造
３２  幅狭部位
【図１】
0004122167.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0004122167.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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