(57)【特許請求の範囲】
【請求項１】
電源用外部端子および信号用外部端子が主面に形成された半導体チップと、
前記半導体チップの主面上に配置された電源用リードと、
前記半導体チップの主面上に配置された信号用リードと、
前記半導体チップの電源用外部端子と前記電源用リードの先端部とを電気的に接続する電源用ワイヤと、
前記半導体チップの信号用外部端子と前記信号用リードの先端部とを電気的に接続する信号用ワイヤと、
前記半導体チップ、前記電源用リードの一部、前記信号用リードの一部、前記電源用ワイヤ、および前記信号用ワイヤを封止する樹脂封止体とを含み、
前記電源用リードの先端部は、前記半導体チップの主面に接着層を介在して接着固定され、
前記信号用リードは、前記信号用リードの先端部と前記半導体チップとの間隔が、前記電源用リードの先端部と前記半導体チップとの間隔に比べて広くなるように、前記半導体チップの主面から離隔された状態で、前記半導体チップの主面上に配置されていることを特徴とする半導体装置。
【請求項２】
前記接着層は、ポリイミド系の熱可塑性樹脂で形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記信号用リードは、前記信号用リードの先端部と前記半導体チップとの間隔が、前記電源用リードと前記接着層との総厚を有するように、前記半導体チップの主面上に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体チップは、半導体基板と、前記半導体基板上に形成された多層配線層と、前記多層配線層上に形成された表面保護膜とを有することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記信号用リードの先端部は、前記半導体チップの多層配線層に形成された電極配線上に、前記表面保護膜および前記樹脂封止体を介在して配置されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記半導体チップの回路システムには、ＤＲＡＭが搭載されていることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記半導体チップの平面形状は、長方形から成ることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記電源用リードの前記先端部は、前記半導体チップの角部の近傍に配置され、前記半導体チップの主面に接着層を介在して接着固定されていることを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
技術分野
本発明は、半導体装置に関し、特に、半導体チップ上に信号用リード及び電源用リードを有する半導体装置に適用して有効な技術に関するものである。
背景技術
半導体装置として、回路システムが塔載された半導体チップを樹脂封止体で封止する半導体装置がある。この半導体装置においては、リードフレームのダイパッド（タブとも言う）を省略して大型の半導体チップにも対応可能なＬＯＣ構造（Ｌead Ｏn Ｃhip）、若しくはＣＯＬ（Ｃhip Ｏn Ｌead）構造が採用されている。ＬＯＣ構造の半導体装置については、例えば、特開平２−２４６１２５号公報（１９９０年１０月１日公開）に開示されている。ＣＯＬ構造の半導体装置については、例えば、電子情報通信学会技術研究報告１９８９年３月、論文番号ＩＣＤ８９−１０３に開示されている。
前記ＬＯＣ構造の半導体装置は、半導体チップの主面（回路形成面）に絶縁フィルムを介在してリードを固定した構成になっている。絶縁フィルムとしては、例えば、ポリイミド系樹脂からなる樹脂基材の両面（表面及び裏面）にポリイミド系樹脂からなる接着層を有する絶縁フィルムが用いられている。この絶縁フィルムは水分を吸収し易いため、絶縁フィルムに吸収された水分が半導体装置の環境試験である温度サイクル試験時の熱や実装基板に半導体装置を実装する時の熱によって気化膨張し、樹脂封止体に亀裂（パッケージクラック）をもたらす要因となっている。
そこで、絶縁フィルムを省略（廃止）して半導体チップの主面上にリードを配置する試みがなされている。この技術については、例えば、特開平８−２７４２３４号公報（１９９６年１０月１８公開）に開示されている。
ところで、回路システムが塔載された半導体チップは、半導体基板上に配線層、層間絶縁層の夫々を複数段積み重ねた多層配線層を有し、この多層配線層上を表面保護膜（最終保護膜）で被覆した構成になっている。多層配線層の各配線層には、回路システムを構成するトランジスタ素子に動作電位（Ｖｃｃ）及び基準電位（Ｖｓｓ）を供給するための電源配線が形成されている。また、各配線層には、トランジスタ素子間を結線するための信号配線が形成されている。これらの電源配線、信号配線の夫々は、多層配線層のうち最上層の配線層に形成された電源用外部端子、信号用外部端子の夫々に電気的に接続されている。
一方、半導体チップの主面上には、電源用外部端子にワイヤを介して電気的に接続された電源用リード、信号用外部端子に電気的に接続された信号用リードの夫々が配置されている。これらの電源用リード、信号用リードの夫々は半導体チップの多層配線層に形成された電源配線上に表面保護膜、絶縁フィルム等の絶縁体を介在して配置されているため、電源用リード、信号用リードの夫々に浮遊容量（寄生容量）が付加される。電源用リードに付加される浮遊容量は、切り換えノイズによる電源電位の揺らぎを防止する目的として大きい方が望ましい。信号用リードに付加される寄生容量は、信号伝搬速度の高速化を図る目的として小さい方が望ましい。
しかしながら、電源用リード、信号用リードの夫々は、半導体チップの主面上において同一の平面に位置しているため、電源用リード、信号用リードの夫々に付加される浮遊容量が同一となり、電源電位の揺らぎ防止及び信号伝搬速度の高速化を同時に行うことができず、半導体装置の電気特性の向上を阻害する要因となっている。特に、絶縁フィルムを廃止して半導体チップの主面に接着材を介在してリードを固定する場合、電源用リード、信号用リードの夫々に付加される浮遊容量が大きくなるので、電源電位の揺らぎ防止にとっては望ましいが、信号伝搬速度の高速化にとっては望ましくない。
本発明の目的は、半導体装置の電気特性の向上を図ることが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
発明の開示
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）半導体チップの主面上に電源用リード及び信号用リードを有する半導体装置であって、前記信号用リードと前記半導体チップとの間隔が、前記電源用リードと前記半導体チップとの間隔に比べて広く構成されている。前記信号用リードは前記半導体チップから離隔され、前記電源用リードは前記半導体チップの主面に固定されている。更に、前記電源用リードは、前記半導体チップの主面に直に固定、若しくは接着層を介在して固定されている。
前記半導体チップの主面には表面保護膜が形成され、この表面保護膜の下層には前記電源用リードと電気的に接続された電源配線が形成されている。
前記電源用リード、前記信号用リードの夫々は前記半導体チップの主面に配置された外部端子にワイヤを介して電気的に接続され、前記半導体チップ、前記電源用リードのインナー部（インナーリード）、前記信号用リードのインナー部、前記ワイヤの夫々は樹脂封止体で封止され、前記電源用リード、前記信号用リードの夫々のアウター部（アウターリード）は前記樹脂封止体の外部に導出されている。
（２）その主面に複数の半導体素子と複数の外部端子とを有する長方形の半導体チップであって、前記複数の外部端子が長辺方向に配列された長方形の半導体チップと、
各々がインナー部及びアウター部を有し、かつ、各々のインナー部の一部が前記半導体チップの主面上に配置された第１リード及び第２リードであって、前記各々のインナー部の先端部分が前記複数の外部端子の近傍に配置され、かつ前記複数の外部端子に電気的に接続された第１リード及び第２リードと、
前記半導体チップと前記第１リード及び第２リードの各々のインナー部を封止する長方形の樹脂封止体であって、その長辺が前記半導体チップの長辺に沿って延在し、その短辺が前記半導体チップの短辺に沿って延在する長方形の樹脂封止体とを有し、
前記第１リード及び第２リードの各々のアウター部は、前記樹脂封止体の長辺から突出し、
前記第１リード及び第２リードの各々のインナー部は、前記半導体チップの短辺を横切って前記半導体チップの主面上に延在し、
前記半導体チップの主面上に延在する前記第２リードの前記インナー部の一部と、前記半導体チップの主面との距離は、前記半導体チップの主面上に延在する前記第１リードの前記インナー部の一部と、前記半導体チップの主面との距離より大きく、
前記第１リードは、前記複数の外部端子中の固定電位端子に接続され、前記第２リードは、前記複数の外部端子中の信号端子に接続されている構成にした半導体装置である。
上述した手段によれば、電源用リードに付加される浮遊容量を大きくし、信号用リードに付加される浮遊容量を小さくすることができるので、電源電位の揺らぎ防止及び信号伝搬速度の高速化を同時に行うことができる。この結果、半導体装置の電気特性の向上を図ることが可能となる。
【図面の簡単な説明】
第１図は、本発明の一実施形態である半導体装置の樹脂封止体の上部を除去した状態の平面図である。
第２図は、第１図の要部拡大平面図である。
第３図は、第２図に示すＡ−Ａ’線に沿って切った前記半導体装置の断面図である。
第４図は、第３図の要部拡大断面図である。
第５図は、前記半導体装置に塔載された半導体チップの概略構成を示す要部断面図である。
第６図は、前記半導体装置の製造に用いられるリードフレームの平面図である。
第７図は、前記半導体装置の製造方法を説明するための要部断面図である。
第８図は、本発明の一実施形態の第１変形例である半導体装置の樹脂封止体の上部を除去した状態の平面図である。
第９図は、本発明の一実施形態の第２変形例である半導体装置の樹脂封止体の上部を除去した状態の平面図である。
第１０図は、本発明の一実施形態の第３変形例である半導体装置の樹脂封止体の上部を除去した状態の平面図である。
第１１図は、本発明の一実施形態の第３変形例である半導体装置の断面図である。
発明を実施するための最良の形態
以下、本発明の構成について、実施形態とともに説明する。
なお、実施形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
本発明の一実施形態である半導体装置は、第１図、第２図及び第３図に示すように、半導体チップ１の主面（回路形成面）上に複数本のリード２を配置したＬＯＣ構造で構成されている。
前記半導体チップ１の平面形状は、これに限定されないが、例えば長方形状で形成されている。この半導体チップ１には回路システムとして例えばＤＲＡＭ（Ｄynamic Ｒandom Ａccess Ｍemory）が塔載されている。また、半導体チップ１の主面の中央領域には、その長辺方向に沿って配列された複数個の外部端子（ボンディングパッド）ＢＰが配置されている。
前記複数本のリード２の夫々は、半導体チップ１の主面に配置された複数個の外部端子（ボンディングパッド）ＢＰの夫々にワイヤ４を介して電気的に接続されている。ワイヤ４としては、例えば金（Ａｕ）ワイヤを用いている。また、ワイヤ４としては、例えば、アルミニウム（Ａｌ）ワイヤ、銅（Ｃｕ）ワイヤ、金属ワイヤの表面に絶縁性樹脂を被覆した被覆ワイヤ等を用いてもよい。ワイヤ４は、例えば熱圧着に超音波振動を併用したボンディング法により接続されている。
前記半導体チップ１、複数本のリード２の夫々のインナー部（インナーリード）及びワイヤ４等は、樹脂封止体５で封止されている。樹脂封止体５は、低応力化を図る目的として、例えば、フェノール系硬化剤、シリコーンゴム及びフィラー等が添加されたビフェニール系の樹脂で形成されている。樹脂封止体５は、例えば大量生産に好適なトランスファモールディング（transfer molding）法で形成されている。トランスファモールディング法は、ポット、ランナー、流入ゲート及びキャビティ等を備えたモールド金型を使用し、ポットからランナー及び流入ゲートを通してキャビティ内に樹脂を加圧注入して樹脂封止体を形成する方法である。樹脂封止体５の平面形状は、これに限定されないが、例えば長方形状で形成されている。
前記複数本のリード２の夫々のアウター部（アウターリード）は、樹脂封止体５からその外部に導出され、例えばＪベンド形状に成形されている。この複数本のリード２の夫々のアウター部は、半導体装置の製造プロセスにおいて、樹脂封止体５を形成した後、リードフレームの枠体から切断され、その後、所定の形状に成形される。
前記半導体チップ１の互いに対向する二つの短辺の夫々の外側には支持リード６が配置されている。この支持リード６は、半導体チップ１、複数本のリード２の夫々のインナー部及びワイヤ４と共に樹脂封止体５で封止されている。この支持リード６は、半導体装置の製造プロセスにおいて、リードフレームの枠体に樹脂封止体５を支持するためのものである。
前記複数本のリード２は、二つのリード群に分割されている。一方のリード群のリード２は、主に、半導体チップ１の互いに対向する二つの長辺のうちの一方の長辺側に配置されている。他方のリード群のリード２は、主に、半導体チップ１の互いに対向する二つの長辺のうちの他方の長辺側に配置されている。一方のリード群のリード２の一端側は半導体チップ１の外部端子ＢＰの配列方向に沿って配列され、その他端側は半導体チップ１の一方の長辺と向かい合う樹脂封止体５の一方の長辺に沿って配列されている。他方のリード群のリード２の一端側は半導体チップ１の外部端子ＢＰの配列方向に沿って配列され、その他端側は半導体チップの他方の長辺と向かい合う樹脂封止体５の他方の長辺に沿って配列されている。すなわち、本実施形態の半導体装置は、これに限定されないが、二方向リード配列構造で構成されている。
前記複数本のリード２のうち、４本のリードは電源用リード２Ａとして用いられ、その他のリードは信号用リード２Ｂとして用いられている。即ち、半導体チップ１の主面上には電源用リード２Ａ及び信号用リード２Ｂが配置されている。なお、第１図において、電源用リード２Ａ、信号用リード２Ｂの夫々に端子名を付している。Ｖｃｃ端子は電源電位として動作電位（例えば５［Ｖ］）に電位固定される動作電位端子である。Ｖｓｓ端子は電源電位として基準電位（例えば０［Ｖ］）に電位固定される基準電位端子である。Ｉ／Ｏ１〜Ｉ／Ｏ４はデータ入出力端子である。Ａ１端子〜Ａ１１端子はアドレス入力端子である。ＲＡＳバー端子はロウアドレスストローブ端子である。ＣＡＳバー端子はカラムアドレスストローブ端子である。ＷＥバー端子はリード／ライトイネーブル端子である。ＯＥバー端子は出カイネーブル端子である。
前記半導体チップ１は、第５図に示すように、例えば単結晶珪素からなるｐ型半導体基板１０を主体に構成されている。ｐ型半導体基板１０の素子形成領域にはｐ型ウエル領域１２が形成され、このｐ型ウエル領域１２にはＤＲＡＭの周辺回路を構成するＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）Ｑが形成されている。また、ｐ型半導体基板１０の素子間分離領域にはフィールド絶縁膜１１が形成されている。
前記ＭＩＳＦＥＴＱは、主に、チャネル形成領域であるｐ型ウエル領域１２、ゲート絶縁膜、ゲート電極１３、ソース領域及びドレイン領域である一対のｎ型半導体領域１４で構成されている。一対のｎ型半導体領域１４の夫々には、層間絶縁膜１５に形成された接続孔を通して、第１層目の配線層で形成された配線１６が電気的に接続されている。配線１６には、層間絶縁膜１７中に形成された接続孔を通して、第２層目の配線層で形成された配線１８が電気的に接続されている。配線１８には、層間絶縁膜１７中に形成された接続孔を通して、第３層目の配線層で形成された配線２０が電気的に接続されている。この配線２０は、その上層に形成された表面保護膜（最終保護膜）２１で被覆されている。即ち、半導体チップ１は、半導体基板１０上に配線層、層間絶縁層の夫々を複数段積み重ねた多層配線層を有し、この多層配線層上を表面保護膜２１で被覆した構成になっている。また、半導体チップ１の主面は表面保護膜２１で形成されている。表面保護膜２１は、ＤＲＡＭの耐湿性、耐α線強度を高める目的として、例えば、窒化珪素膜、ポリイミド系樹脂膜（具体的には、ポリイミド・イソインドロ・キナゾリンジオン樹脂膜）の夫々を順次積層した積層膜で形成されている。窒化珪素膜は例えばプラズマＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法で形成され、ポリイミド系樹脂膜は例えば回転塗布法で形成される。なお、多層配線層のうち、最上層の配線層には、前述の外部端子ＢＰが形成されている。
前記半導体チップ１の多層配線層の各配線層には、ＤＲＡＭの周辺回路を構成するＭＩＳＦＥＴＱに動作電位（Ｖｃｃ）及び基準電位（Ｖｓｓ）を供給するための電源配線（２０，１８，１６）が形成されている。また、各層配線層には、ＭＩＳＦＥＴＱ間を結線するための信号配線（２０，１８，１６）が形成されている。電源配線は、半導体チップ１の主面に配置された外部端子ＢＰのうちの電源用外部端子に電気的に接続され、この電源用外部端子はワイヤ４を介して電源用リード２Ａに電気的に接続されている。信号用配線は、半導体チップ１の主面に配置された外部端子ＢＰのうちの信号用外部端子に電気的に接続され、この信号用外部端子はワイヤ４を介して信号用リード２Ｂに電気的に接続されている。
前記電源用リード２Ａは、第３図に示すように、インナー部の先端部分がその他の部分に比べて半導体チップ１側に位置する形状で形成されている。同様に、前記信号用リード２Ｂは、インナー部の先端部分がその他の部分に比べて半導体チップ１側に位置する形状で形成されている。
前記電源用リード２Ａは、インナー部の先端部分が半導体チップ１の主面に接着層３を介在して接着固定され、インナー部のその他の部分が半導体チップ１の主面から離隔された状態で配置されている。この電源用リード２Ａのインナー部と半導体チップ１との間には接着層３及び樹脂封止体５の樹脂が介在されている。接着層３は、例えばポリイミド系の熱可塑性樹脂で形成されている。なお、第１図及び第２図において、図を見易くするため、電源用リード２Ａの固定領域に斜線を付している。
前記信号用リード２Ｂは、半導体チップ１の領域上において、インナー部の先端部分及びその他の部分が半導体チップ１の主面から離隔された状態で配置されている。この信号用リード２Ａのインナー部と半導体チップ１の主面との間には樹脂封止体５の樹脂が介在されている。
第４図に示すように、信号用リード２Ｂのインナー部の先端部分と半導体チップ１との間隔Ｌ２は、電源用リード２Ａのインナー部の先端部分と半導体チップ１との間隔Ｌ１に比べて広く構成されている。即ち、信号用リード２Ｂの先端部分は、半導体チップ１の主面からの距離が電源用リード２Ｂの先端部分よりも遠い位置に配置されている。間隔Ｌ２は５０〜６０［μｍ］程度に設定され、間隔Ｌ１は５〜１０［μｍ］程度に設定されている。
ところで、電源用リード２Ａ、信号用リード２Ｂの夫々のインナー部は半導体チップ１の主面上に配置されている。半導体チップ１は、前述したように、半導体基板１上に配線層、層間絶縁層の夫々を複数段積み重ねた多層配線層を有し、この多層配線層上を表面保護膜２１で被覆した構成になっている。即ち、電源用リード２Ａのインナー部は、半導体チップ１の多層配線層に形成された電源配線上に、表面保護膜２１、接着層３、樹脂封止体５の樹脂等の絶縁体を介在して配置され、信号用リード２Ｂのインナー部は、半導体チップ１の多層配線層に形成された電源配線上に、表面保護膜２１、樹脂封止体５の樹脂等の絶縁体を介在して配置されているので、電源用リード２Ａ、信号用リード２Ｂの夫々に浮遊容量（寄生容量）が付加される。電源用リード２Ａに付加される浮遊容量は、切り換えノイズによる電源電位の揺らぎを防止する目的として大きい方が望ましい。信号用リード２Ｂに付加される浮遊容量は、信号伝搬速度の高速化を図る目的として小さい方が望ましい。
前記信号用リード２Ｂに付加される浮遊容量は、信号用リード２Ｂのインナー部の先端部分と半導体チップ１との間隔Ｌ２が電源用リード２Ａのインナー部の先端部分と半導体チップ１との間隔Ｌ１に比べて広く構成されているので、電源用リード２Ａに付加される浮遊容量に比べて小さくなる。即ち、信号用リード２Ｂのインナー部の先端部分と半導体チップ１との間隔Ｌ２を電源用リード２Ａのインナー部の先端部分と半導体チップ１との間隔Ｌ１に比べて広く構成することにより、電源リード２Ａに付加される浮遊容量を大きくし、信号用リード２Ｂに付加される浮遊容量を小さくすることができる。
前記４本の電源用リード２Ａの夫々の先端部分は、第１図に示すように、半導体チップ１の各角部の近傍に配置され、半導体チップ１の主面に接着層３を介在して接着固定されている。即ち、半導体チップ１は、半導体装置の製造プロセスにおいて、４本の電源用リード２Ａで支持される。
前記電源用リード２Ａのインナー部は半導体チップ１の短辺を横切り、その一部分は半導体チップ１の主面上を延在し、その他の部分は半導体チップ１の外周囲の外側を延在している。
前記複数本の信号用リード２Ｂのうち、Ｉ／Ｏ１端子〜Ｉ／Ｏ４端子として使用される信号用リード２Ｂ、Ａ２端子〜Ａ４端子として使用される信号用リード２Ｂの夫々のインナー部は半導体チップ１の短辺を横切り、その一部分は半導体チップ１の主面上を延在し、その他の部分は半導体チップ１の外周囲の外側を延在している。また、複数本の信号用リード２Ｂのうち、Ａ０端子〜Ａ１端子及びＡ５端子〜Ａ１１端子として使用される信号用リード２Ｂ、ＲＡＳバー端子として使用される信号用リード２Ｂ、ＣＡＳバー端子として使用される信号用リード２Ｂ、ＷＥバー端子として使用される信号用リード２Ｂ、ＯＥバー端子として使用される信号用リード２Ｂの夫々のインナー部は半導体チップ１の短辺を横切り、その一部分は半導体チップ１の主面上を延在し、その他の部分は半導体チップ１の外周囲の外側を延在している。
前記半導体チップ１の短辺を横切る信号用リード２Ｂは、半導体チップ１の主面の中央領域に配置された外部端子ＢＰが半導体チップ１の長辺に沿って配列されているため、半導体チップ１の長辺を横切る信号用リード２Ｂに比べて、半導体チップ１の主面上を延在するリード部分を半導体チップ１の主面上において引き回さなければならず、半導体チップ１の主面と対向する対向面積が大きくなる。従って、信号用リード２Ｂに付加されるチップ／リード間浮遊容量も大きくなるので、少なくとも、半導体チップ１の短辺を横切る信号用リード２Ｂにおいては、半導体チップ１の主面からの距離（チップ／リード間距離）を大きくする必要がある。
前記半導体チップ１の短辺を横切る信号用リード２Ｂ、電源用リード２Ａの夫々の折り曲げ加工（オフセット加工）は、直線的に延在するリード部分にて行なわれている。一方、半導体チップ１の長辺を横切る信号用リード２Ｂも、直線的に延在するリード部分にて行なわれている。その理由は、近接するリードが直線上に延在する部分でないと折り曲げ加工（オフセット加工）が困難になるためである。従って、第１図、第２図及び第３図に示すように、半導体チップ１の短辺を横切る電源用リード２Ａの折り曲げ加工部と、半導体チップ１の長辺を横切る信号用リード２Ｂの折り曲げ加工部との位置は異なっている。
このように構成された半導体装置は、第６図に示すリードフレームＬＦを用いた製造プロセスで形成される。
前記リードフレームＬＦは、枠体７で規定された領域内に、複数本のリード２、二つの支持リード６等を配置している。複数本のリード２の夫々は枠体７に支持され、タイバー（ダムバー）８で互いに連結されている。二つの支持リード６は枠体７に支持されている。これらのリード２、支持リード６の夫々は枠体７と一体化されている。
前記複数本のリード２の夫々は、樹脂封止体５で封止されるインナー部と、樹脂封止体５の外部に導出されるアウター部とで構成されている。インナー部の先端部分は、その板厚方向において、その他の部分よりも下方に位置するように折り曲げ加工されている。
前記リードフレームＬＦは、例えば、鉄（Ｆｅ）−ニッケル（Ｎｉ）系の合金又は銅（Ｃｕ）若しくは銅系の合金で形成されている。このリードフレームＬＦは、平板材にエッチング加工又はプレス加工を施し、所定のリードパターンを形成した後、リード２の先端部分にプレス加工を施すことにより形成される。
前記複数本のリード２のうち、電源用リード２Ａのインナー部の先端部分は、その板厚方向において、信号用リード２Ｂのインナー部の先端部分よりも下方に位置している。即ち、電源用リード２Ａのインナー部の先端部分は、信号用リード２Ｂのインナー部の先端部分よりも、半導体チップ１の主面に近接するように、大きくオフセットされている。
次に、前記半導体装置の製造方法について、第７図を用いて説明する。
まず、第６図に示すリードフレームＬＦを準備する。
次に、前記リードフレームＦＬの枠体７に支持された複数本のリード２のうち、４本の電源用リード２Ａの夫々のインナー部の先端部分に接着層３を形成する。接着層３の形成は、電源用リード２Ａの先端部分のチップ固定面側に例えばポリイミド系の熱可塑性樹脂をディスペンサ付け方式による塗布法で塗布して行う。
次に、半導体チップ１の主面に、接着層３を介在して前記リードフレームＬＦの電源用リード２Ａを接着固定し、半導体チップ１にリードフレームＬＦを固定する。電源用リード２Ａの固定は熱圧着法で行う。この工程において、リードフレームＬＦの信号用リード２Ｂは半導体チップ１の主面から離隔された状態で配置される。ここまでの工程を第７図（Ａ）に示す。
次に、前記半導体チップ１の主面に配置された外部端子（ＢＰ）と前記リードフレームＬＦのリード２とをワイヤ４で電気的に接続する。リード２のうち、電源用リード２Ａは電源用外部端子に電気的に接続され、信号用リード２Ｂは信号用外部端子に電気的に接続される。ワイヤ４の接続は、例えば熱圧着に超音波振動を併用したボンディング法で行う。この工程において、信号用リード２Ｂとワイヤ４との接続は、信号用リード２Ｂの先端部分を半導体チップ１の主面にリード押さえ治具を用いて固定した状態で行う。ここまでの工程を第７図（Ｂ）に示す。
次に、モールド金型の上型と下型との間に前記リードフレームＬＦを配置すると共に、前記モールド金型のキャビティ内に、半導体チップ１、リード２のインナー部及び支持リード６を配置する。モールド金型は、キャビティの他に、ポット、ランナー及び流入ゲート等を備えている。この工程において、信号用リード２Ｂと半導体チップ１との間隔（Ｌ２）は電源用リード２Ａと半導体チップ１との間隔（Ｌ１）に比べて広く構成され、信号用リード２Ｂは半導体チップ１から離隔され、電源用リード２Ａは半導体チップ１に固定されている。
次に、前記モールド金型のポットからランナー及び流入ゲートを通してキャビティ内に樹脂を加圧注入し、信号用リード２Ｂと半導体チップ１との間隔（Ｌ２）が電源用リード２Ａと半導体チップ１との間隔（Ｌ１）に比べて広く構成され、信号用リード２Ｂが半導体チップ１から離隔され、かつ電源用リード２Ａが半導体チップ１に固定された状態で、半導体チップ１、電源用リード２Ａのインナー部、信号用リード２Ｂのインナー部、ワイヤ４及び支持リード（６）等を樹脂で封止して、樹脂封止体５を形成する。ここまでの工程を第７図（Ｃ）に示す。
次に、前記リードフレームＬＦの枠体７からリード２のアウター部を切断すると共に、リード２からタイバー８を切断し、その後、リード２のアウター部をＪベンド形状に成形し、その後、リードフレームＬＦの枠体７から支持リード６を切断することにより、第１図、第２図及び第３図に示す半導体装置がほぼ完成する。この後、半導体装置は環境試験である温度サイクル試験が施され、その後、製品として出荷される。製品として出荷された半導体装置は、実装基板の実装面上に実装される。
以上説明したように、本実施形態によれば以下の効果が得られる。
（１）信号用リード２Ｂのインナー部の先端部分と半導体チップ１との間隔Ｌ２を電源用リード２Ａのインナー部の先端部分と半導体チップ１との間隔Ｌ１に比べて広く構成し、信号用リード２Ｂのインナー部を半導体チップ１の主面から離隔し、かつ電源用リード２Ａのインナー部の先端部分を半導体チップ１の主面に固定することにより、電源用リード２Ａに付加される浮遊容量（寄生容量）を大きくし、信号用リード２Ｂに付加される浮遊容量を小さくすることができるので、電源電位の揺らぎ防止及び信号伝搬速度の高速化を同時に行うことができる。この結果、半導体装置の電気特性の向上を図ることが可能となる。
（２）電源用リード２Ａのインナー部の先端部分を接着層３を介在して半導体チップ１の主面に固定することにより、電源用リード２Ａのインナー部の先端部分を絶縁フィルムを介在して半導体チップ１の主面に固定する場合に比べて、電源用リード２Ａのインナー部の先端部分と半導体チップ１との間隔を狭くすることができるので、電源用リード２Ａに付加される浮遊容量を大きくすることができる。
（３）水分を吸収し易い絶縁フィルムを省略（廃止）して電源用リード２Ａのインナー部の先端部分を半導体チップ１の主面に固定することにより、絶縁フィルムに吸収された水分の気化膨張による樹脂封止体５の亀裂（パッケージクラック）を防止できるので、半導体装置の信頼性の向上を図ることが可能となる。
なお、本実施形態は、インナー部の先端部分に折り曲げ加工を施した形状で電源用リード２Ａ及び信号用リード２Ｂを形成した例について説明したが、信号用リード２Ｂは折り曲げ加工を施していない直線形状で形成してもよい。この場合、信号用リード２Ｂの先端部分と半導体チップ１との間隔Ｌ２を電源用リード２Ａと半導体チップ１との間隔Ｌ１に比べて更に広くすることができるので、信号用リード２Ｂに付加される浮遊容量を更に小さくすることができる。
また、本実施形態は、電源用リード２Ａの先端部分を接着層３を介在して半導体チップ１の主面に固定した例について説明したが、電源用リード２Ａの先端部分を半導体チップ１の主面に固定しない構成にしてもよい。この場合、半導体チップ１の主面若しくは側面に支持リード６を固定した構成にする。
また、本実施形態は、半導体装置の製造プロセスにおいて、電源用リード２Ａの先端部分のチップ固定面側に接着層３を形成した例について説明したが、半導体装置の製造プロセスにおいて、接着層３は半導体チップ１の主面のリード固定領域に形成してもよい。
また、本実施形態は、電源用リード２Ａの先端部分を接着層３を介在して半導体チップ１の主面に固定した例について説明したが、半導体チップ１の表面保護膜を接着層を含む多層膜で形成し、電源用リード２Ａの先端部分を半導体チップ１の主面に直に固定してもよい。
また、本実施形態は、半導体チップ１の主面の中央領域にその長辺に沿って配列された外部端子ＢＰの近傍に、信号用リード２Ｂの先端部分を配置した例について説明したが、複数本の信号用リード２Ｂのうち、一部の信号用リード２Ｂを、第８図に示す信号用リード２Ｂ１のように、半導体チップ１の長辺の近傍に先端部分を配置した形状で形成してもよい。この場合、半導体チップ１の主面と対向する対向面積が小さくなるので、信号用リード２Ｂに付加される浮遊容量（チップ／リード間容量）を更に小さくすることができる。特に、データ入出力端子、アドレス端子等の信号端子として使用される信号用リード２Ｂにおいては有効である。
また、本実施形態は、半導体チップ１の主面の中央領域にその長辺に沿って配列された外部端子ＢＰの近傍に、信号用リード２Ｂの先端部分を配置した例について説明したが、複数本の信号用リード２Ｂのうち、一部の信号用リード２Ｂを、第９図に示す信号用リード２Ｂ１のように、半導体チップ１の外周囲の外側に配置してもよい。この場合、半導体チップ１の主面と対向する対向面積を廃止できるので、信号用リード２Ｂに付加される浮遊容量（チップ／リード間容量）を更に小さくすることができる。特に、データ入力端子、アドレス端子等の信号用端子として使用される信号用リード２Ｂにおいては有効である。
また、本実施形態は、半導体チップ１の主面に電源用リード２Ａを固定し、半導体チップ１を支持した例について説明したが、例えば、信号伝搬速度の高速化をさほど要求しない信号用リード、例えばチップセレクト端子として使用される信号用リード若しくはテスティング端子として使用される信号用リードを半導体チップ１の主面に固定し、半導体チップ１を支持してもよい。
また、本実施形態は、半導体チップ１の主面に接着層３を介在して電源用リード２Ａのインナー部の先端部分を固定した例について説明したが、第１０図及び第１１図に示すように、半導体チップ１の主面に絶縁フィルム（絶縁性テープ）９を介在して電源用リード２Ａのインナー部の先端部分を固定した構成にしてもよい。絶縁フィルム９としては、例えば、ポリイミド系樹脂からなる樹脂基材の両面（表面及び裏面）にポリイミド系樹脂からなる接着層を有する絶縁フィルムが用いられている。この場合、絶縁フィルム９の厚さ（接着層を含む）は８０［μｍ］程度であり、信号用リード２Ｂの先端部分と半導体チップ１との間隔は１００〜１５０［μｍ］程度である。
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
例えば、本発明は、一方向リード配列構造であるＳＯＰ（Ｓmall Ｏut-line Ｐackage）型、ＺＩＰ（Ｚigzag Ｉn-line Ｐackage）型等の半導体装に適用できる。
また、本発明は、二方向リード配列構造であるＤＩＰ（Ｄual Ｉn-line Ｐackage）型、ＴＳＯＰ（Ｔhin Ｓmall Ｏut-line Ｐackage）型等の半導体装置に適用できる。
また、本発明は、四方向リード配列構造であるＱＦＰ（Ｑuad Ｆlat Ｐackage）型等の半導体装置に適用できる。
産業上の利用可能性
半導体装置の電気特性の向上を図ることが可能となる。
また、半導体装置の信頼性の向上を図ることが可能となる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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