(57)【特許請求の範囲】
【請求項１】
αソフト・エラーに対する抵抗性を向上させたダイナミック論理回路であって、
複数の高速論理部と、
入力から出力までの処理時間が前記複数の高速論理部の処理時間よりも長い複数の低速論理部と、
複数の絶縁回路と、
前記複数の高速論理部および前記複数の低速論理部の出力に依存する後段の論理回路と、
を備え、
前記複数の高速論理部の出力が作成された後、前記複数の低速論理部の出力を待つ間に、前記複数の高速論理部の出力がαソフト・エラーによって変化しないように、絶縁回路のそれぞれが、それぞれの高速論理部に対応し、対応する高速論理部の出力を入力信号として受け取り、検出し、検出された前記入力信号の論理状態を出力に保持し、対応する高速論理部より少ないｐｎ接合を用いて構成されるダイナミック論理回路。
【請求項２】
複数の高速論理部と、入力から出力までの処理時間が前記複数の高速論理部の処理時間よりも長い複数の低速論理部と、前記複数の高速論理部および前記複数の低速論理部の出力に依存する後段の論理回路と、を有するダイナミック論理回路に用い、αソフト・エラーに対する抵抗性を向上させるダイナミック絶縁回路であって、
クロック信号に応じて入力信号の検出を開始する起動トリガと、
前記入力信号の論理状態を検出する論理状態検出器と、
前記論理状態が検出されると入力信号の検出を終了させる起動解除トリガと、
検出された前記論理状態を絶縁出力に保持する出力絶縁器と、
を備えており、前記複数の高速論理部の出力が作成された後、前記複数の低速論理部の出力を待つ間に、前記複数の高速論理部の出力がαソフト・エラーによって変化しないように、
前記絶縁回路が、それぞれの高速論理部に対応し、対応する高速論理部より少ないｐｎ接合を用いて構成され、
前記絶縁回路は対応する高速論理部の出力を入力信号として受け取り、検出された前記入力信号の論理状態を検出して出力に保持するダイナミック絶縁回路。
【請求項３】
ダイナミック論理回路におけるαソフト・エラーに対する抵抗性を向上させる方法であって、前記ダイナミック論理回路は複数の高速論理部と複数の低速論理部と前記複数の高速論理部および前記複数の低速論理部の出力に依存する後段の論理回路とを有し、前記複数の低速論理部の入力から出力までの処理時間は、前記複数の高速論理部の処理時間よりも長く、
（ａ）それぞれの高速論理部出力位置に、対応する高速論理部出力からの対応する高速論理部出力信号を受け取る絶縁器を挿入するステップと、
（ｂ）前記複数の高速論理部の出力が作成された後、前記複数の低速論理部の出力を待つ間に、前記複数の高速論理部の出力がαソフト・エラーによって変化しないように、対応する高速論理部より少ないｐｎ接合を用いて構成される、それぞれの絶縁器を用いて、対応する高速論理部の出力を入力信号として受け取り、検出し、検出された前記入力信号の論理状態を出力に保持するステップと、
を含む前記方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は広義にはダイナミック論理回路に関し、より詳細にはダイナミック論理回路におけるα粒子の衝突に起因するソフト・エラー率を低減するシステムおよび方法に関する。
【０００２】
【従来の技術】
高い性能と小型であることが必要とされる論理回路の従来の設計にはダイナミック論理ゲートが用いられる。ダイナミック論理ゲートはスタティック論理ゲートよりはるかに高速である。所望の論理機能の維持および適正な実行のために、ダイナミック論理ゲートは、基本的には、ダイナミック・ランダム・アクセス・メモリ（DRAM）等のような、定期的な充電すなわちリフレッシュを必要とする回路である。ダイナミック論理ゲートの電荷が一度放電されると、このダイナミック論理ゲートは次に充電されるまで他の論理機能を実行することができないようになっている。
【０００３】
【発明が解決しようとする課題】
しかし、従来のダイナミック論理ゲートを用いた論理網の構築には問題がある。ダイナミック論理ゲートの信頼性がα粒子によって発生するソフト・エラーのために損なわれる場合がある。α粒子ソフト・エラーは半導体がセラミック、硝子、あるいはプラスティック充填半導体パッケージング材料に含まれるごく微量の（例えばppmのオーダーの）ウラン（U）あるいはトリウム（Th）にさらされただけで発生する。
【０００４】
論理ゲートは半導体中のpn接合によって形成される。図１に示すように、α粒子がpn接合に衝突すると、電荷捕集の増強によって接合電界に大きな歪みが生じる。通常は空乏領域に限定される電界がα粒子の軌道の長さに沿って径方向に伸張してシリコンに侵入し、ファネル（funnel）を形成する。α粒子は半導体素子の酸化膜、ポリシリコン層、およびアルミニウム導電層を貫通してシリコン半導体基板に達し、Si結晶に衝突して電子-正孔対を形成する。かかる電子-正孔対のうち少数キャリア（p形基板を有するnチャネル素子の場合には電子）の一部は、半導体基板の表面部分の空乏層に蓄積されて、メモリ・セルのコンデンサの電極の１つを形成し、pn接合における論理レベル“１”（少数キャリアなし）を論理レベル“０”に変化させる。このとき、多数キャリア（nチャネル素子の場合正孔）は基板に流れる。１ns以内に電界はその通常の空乏層の状態に戻る。これがソフト・エラーと呼ばれるものである。
【０００５】
α粒子によって誘起されるソフト・エラーは最近の集積論理回路の高密度化の傾向の中で重大な問題になりつつある。単位面積あたりの論理セル数が増加すれば、その論理回路にα粒子が衝突する可能性も高くなり、その結果α粒子によって誘起されるソフト・エラーの率も増大する。
【０００６】
α粒子によって誘起されるソフト・エラーに対する対策として、回路をα粒子から免れる設計とする、 パッケージング材料中に存在する放射性物質の量を少なくする、また、影響されやすい素子領域を、α粒子を吸収するが放出しないコーティングで密閉するといった提案がなされている。かかる方法の１つがKinoshitaの米国特許第4,604,639号に説明されており、この特許では、電荷蓄積部分を覆う金属導電層を、その幅が集積回路において電荷蓄積部分の大部分を覆う部分に用いられる最小幅より大きくなるように形成することによって、α粒子によって誘起されるソフト・エラーが低減される。他の方法がBakeman, Jr.その他の米国特許第4,506,436号に説明されており、この特許では、放射によって生成される自由キャリアの濃度にほぼ等しいかそれより高い多数キャリアの蓄積を有し、その半導体基板の濃度からその４倍まで大きさの多数キャリア濃度を有する、ある埋め込み層が、製造処理中の少なくとも１つの主要な高温処理ステップが完了した後基板表面から数ミクロン以内のところにイオン注入される。これまでの評価では、素子の密閉によって故障率は最大で１つ下のオーダーまで低減されることがわかっている。
【０００７】
α粒子によって誘起されるソフト・エラーの問題の解決策は、ソフト・エラーの原因に対する対策の中に見出だされる可能性がある。かかるソフト・エラーの原因の１つは記憶減衰（storage decay）として知られている。記憶減衰はダイナミック論理ゲート内のノードが充電された後に発生する。基本的には、このノードは記憶容量（CS）として機能する。このダイナミック論理ゲート内で論理評価を行なうとき、このノード上の電荷はこの論理内のゲート・スイッチングの結果、他のノードと共有される場合がある。他のノードは寄生容量（CP）として機能し、電荷を減損させる。その結果、電荷が大幅に減少し、それによってこのダイナミック論理ゲートに誤った結果を伝達するなどの誤動作が生じる。
【０００８】
記憶減衰の問題の解決法の１つとして、平行なトランジスタゲートの間の間隔を短くするか、集中するノードに電荷を注入することによって寄生容量を最小限とする方法がある（YetterおよびMillerの米国特許第5,317,204号）。しかし、この方法ではα粒子の衝突の発生の可能性が低減あるいは解消されないため、α粒子によって誘起されるソフト・エラーの問題を解決することができない。
【０００９】
記憶減衰の問題に対する他の解決法がHeikesおよびMillerの米国特許第5,343,096号“System and Method for Tolerating Dynamic Circuit Decay”に説明されている。この方法では、ダイナミック論理回路に関係するクロックの低速クロック状態を検出するように構成された低速クロック検出器を用いて、有効な出力の論理状態は減衰の発生する前に保持される。低速クロック状態が検出されたときの低速クロック検出器のコマンドによって、出力されるデータを保持するような耐久性記憶素子（tolerant storage device）が構成される。しかしこの方法では、低速クロック状態の検出が必要であり、またこれもα粒子の衝突の可能性を低減あるいは解消するものではない。
【００１０】
記憶減衰の問題に対する他の解決法として、記憶ノードと電圧源の間に小型のフィードバックFETを挿入するという方法がある。このフィードバックFETは基本的には電位を維持する電流源として機能する。この方法は記憶減衰の問題に対しては有効であるが、α粒子の衝突による電荷捕集の増強によって発生した過渡電流は、このフィードバックFETが有効に機能にするには高すぎ、従ってα粒子によって誘起されるソフト・エラーの問題に適用することはできない。
【００１１】
【課題を解決するための手段】
本発明は、多くのpn接合を有する高速論理回路を少数のpn接合からなる絶縁回路に置き換えることによって、ダイナミック論理回路におけるαソフト・エラーの発生の可能性を低減する。本発明は、α粒子衝突の発生しやすいpn接合の数を減らすことによって、α粒子によって誘起されるソフト・エラーの率を大幅に低下させるものである。一実施例において、本発明に用いられる絶縁回路は、窓領域を小さくするために自己刻時型論理（self-timed logic）を用いて構成される。該窓領域においては、回路は論理的にα衝突の影響を受けやすく、状態損失を発生し得る。
【００１２】
この新規の原理に従って、絶縁回路が論理回路の高速部分の出力に設けられ、検出された有効論理出力値が次のリフレッシュサイクルまで維持される。本発明の要点は、高速論理回路（すなわち、多数のpn接合を有する）の大面積部分をより面積の小さい絶縁回路（すなわち、pn接合の数がより少ない）に置き換えてα粒子衝突の発生の可能性を低減することである。
【００１３】
本発明のかかる新規性を有する原理は、高速論理部と低速論理部の両方を有するさまざまなダイナミック論理回路に適用することができるが、本発明の一実施例はマウストラップ（mousetrap）論理ゲートとして知られる自己刻時型ダイナミック論理ゲート群に特に適している。Yetterの米国特許第5,208,490号にあるような自己刻時型マウストラップ論理回路は当該技術分野において周知であり、ベクトル論理として知られるシステムに基づくものである。マウストラップ論理回路は、機能的に十分であること、自己刻時型であること、高速動作が可能であることといったその固有の利点のために、本発明の原理の実施においてα粒子によって誘起されるソフト・エラーを低減するのに特に有効である。
【００１４】
【実施例】
本発明の原理によれば、絶縁回路は高速および低速部分の両方を有するダイナミック論理回路に用いるように考案されている。それぞれが１つの高速論理部に対応している複数の論理絶縁回路が、その対応する高速論理部の出力を入力信号として受信するように設けられている。各論理絶縁回路はこの入力信号をモニターして、検出された入力信号の有効論理状態を検出する。有効論理状態が検出されると、論理絶縁回路はこの有効論理状態を、後段の回路で使用するために出力において保持する。各論理絶縁回路はそれに対応する高速論理部よりもかなり少ないpn接合を用いて構成される。本発明の要点は、α粒子の衝突の発生の可能性を低減するために、論理回路の大面積部分をより面積の小さい絶縁回路に置き換える。
【００１５】
本発明は始めに代表的なダイナミック論理回路を考察することによってもっとも良く理解することができよう。図２において、代表的なダイナミック論理回路の一部を示す。該回路は、直列に配置された複数のパイプライン段202〜208からなるパイプライン200として構成されている。該パイプライン段はそれぞれ、入力データ・ラッチ232〜238とそれに対応する論理ブロック242〜248とを有する。パイプライン段202〜208のそれぞれは任意の数の論理ゲート段からなる。パイプライン200にはデータが矢印210によって示すように供給される。このデータは連続する矢印212〜218に示すようにパイプライン段202〜208に送られ、そのそれぞれによって個別に処理される。
【００１６】
データはパイプライン200中でクロック222〜228によってクロック（刻時）される。これらのクロックは同一のものとすることも、あるいは必要に応じて位相をずらすこともできる。通常、連続するパイプライン段は同じクロックエッジ（立ち上がりあるいは立ち下がり）によって均一にトリガされ、１フル・サイクル（360゜）だけ位相をずらしてクロックされる。
【００１７】
図３には、図２に示す代表的な論理パイプラインのクロックとデータ信号を含むタイミング図を示す。図２に示すように、連続するパイプライン段202〜208のそれぞれは、交互の相補的なクロック信号CK1およびCK2によってクロックされ、これらのクロック信号は図３に示すように理想的には位相が180゜ずらされている。理想的には、クロックCK1およびCK2は同時に切り替わり、交互になり（位相の180゜）、デューティ・サイクルがシステム・クロックの１クロック（tperiod）に対して50％になるように意図されている。しかし、製造中に物理的なばらつき等の要因によって生じるクロック発生回路の不可避的なクロックの非対称性のため、50％のデューティ・サイクルは実現不可能である。
【００１８】
図２に関し、パイプライニング（pipelining）とは、古いデータがまだパイプライン200内にあって処理されている間に、新たなデータを矢印210で示すようにパイプライン200にクロックすることを意味する。パイプライニングによって待時間の長い論理網の有効帯域幅が増大する。
【００１９】
図２の代表的な論理パイプラインの典型的な論理ブロックを図４に示す。図４からわかるように、この典型的な論理ブロックは複数の低速論理部412、414および高速論理部402、404、406を含む。一般的に言えば、高速論理部は低速論理部ほどはゲート・ディレイを含まない。通常、低速論理部は、シリアル伝送の入力あるいは多数のファン・イン（fan-in）の入力のいずれかを必要とする論理機能を実行する。従って、入力から出力までの処理時間は低速論理部412、414の方が高速論理部402、404、406より長く、高速論理部402、404、406の有効論理出力値は低速論理部412、414の有効論理出力値より先に後段の回路に供給される。後段の論理回路422が低速および高速論理部の両方の有効出力値に依存する場合、高速論理部402、404、406の有効出力値は、低速論理部412、414からの有効出力値を待つ間、有効かつ適正のままでなければならない。この待時間中、高速論理部402、404、406はα粒子の衝突を受けやすい。高速論理部402、404、406内のいくつかの論理ゲート（すなわちpn接合）にα粒子の衝突が発生すると、α粒子によるソフト・エラーが発生し、このエラーが高速論理部の出力に伝搬されて高速論理部の出力値にソフト・エラーが発生する可能性がある。低速論理部412、414が有効出力値を生成する時、α粒子衝突を受けた高速論理部の不適切な出力値が後段の論理回路422に伝搬される。このようにして、ソフト・エラーが後段の回路に伝搬される。
【００２０】
ダイナミック論理回路においては、低速論理部412、414へのα粒子の衝突はそれほど問題とはならない。低速論理部はクリティカルパスであるため、後段の論理回路422は低速論理部からの有効出力値が有効になるとほぼただちに（すなわち、100ps以下の無視できる遅延しかない）これを利用する。従って、α粒子によるソフト・エラーの発生は、論理ゲートが有効データを受け取り伝搬する前にα粒子がその論理ゲートに衝突するのか後に衝突するのかによって決まる。α粒子が衝突したとき、衝突された論理ゲートがすでに有効データを受け取って伝搬済みであった場合、誘起されたソフト・エラーがあっても、これは有効データより少なくとも100ps遅れて低速論理部の出力に伝搬される。ソフト・エラーがクリティカルパス低速論理部の出力に伝搬されても、後段の論理回路422はすでに適正な有効出力値を受け取っており、後段の論理回路422がクロックによってリフレッシュされるまで次の入力を受け取ることができない。しかし、その論理ゲートがα粒子の衝突時に有効データをまだ受信および伝搬していない場合、誘起されたソフト・エラーがあれば、これはこの有効データより先に低速論理部の出力まで伝搬される。従って、α誘起ソフト・エラーは本発明によっては完全には除去されないが、α粒子によって誘起されるソフト・エラーの発生の可能性は大幅に低減される。
【００２１】
図５には、本発明を実施した論理ブロックのブロック図を示す。図５に示すように、本発明の論理ブロック500もまた、複数の低速論理部512、514および高速論理部502、504、506を含む。さらに、論理ブロック500は、低速論理部512、514および高速論理部502、504、506のそれぞれの有効出力値に依存する後段の論理回路522を含む。本発明の要点は、絶縁回路532、534、536を使用し、これを高速論理部502、504、506のそれぞれの出力に配置することである。本発明において考案された絶縁回路532、534、536は有効入力値を検出する。有効入力値が検出されると、絶縁回路532、534、536はクロック信号CKによってリフレッシュされるまでその有効入力値をその出力に保持し、それ以降の入力値の変化を無視する。従って、有効出力値が生成されその後、そして対応する絶縁回路532、534、536によって絶縁された後に高速論理部502、504、506の論理ゲートのいずれかに発生したα粒子によるソフト・エラーは、絶縁回路532、534、536の入力部まで伝搬されるが無視される。ソフト・エラーを発生する高速論理部の適正な有効出力値は、対応する絶縁回路532、534、536の出力に維持される。
【００２２】
以下の説明から明らかなように、絶縁回路532、534、536は、基本的にはα粒子が高速論理部の多数のpn接合に衝突する可能性を、α粒子が絶縁回路の少数のpn接合に衝突する可能性に置き換えることによって、α粒子によって誘起されるソフト・エラーを低減する動作をする。当業者には、論理ブロックはさまざまな論理構造のうち任意のものとすることができ、その中には、任意のレベル数の依存関係および/または非依存関係の後段の論理回路に配置される高速および/または低速論理部が含まれる。従って、α粒子によって誘起されるソフト・エラー率の低減は、論理ブロックで実施される構造及び論理のタイプによって決まる。
【００２３】
図６には本発明の絶縁回路600を示す。図６に示すように、絶縁回路600は起動機構（arming mechanism）602と有効論理検出ブロック604を有する。起動機構602は有効論理検出機構604に指示を出し、その入力606において有効入力値を検出させる。有効入力値は有効論理検出ブロック604をトリガしてその出力608に有効入力値を保持させ、後続の入力値を無視させる。一実施例では、起動機構602はダイナミック論理システムのリフレッシュ・クロックで構成され、有効論理検出ブロック604は後述するベクトル論理に基づく「マウストラップ」論理を用いて構成される。
【００２４】
本発明の絶縁回路は任意の適当なスイッチングおよび論理検出機構を用いて構成することができる。次に、ベクトル論理システムにおいて使用するために構成された一実施例を詳細に説明する。
【００２５】
本実施例は、例えばマウストラップ論理ゲートを有する自己刻時型ベクトル論理システム等の（それに限定されない）ダイナミック論理回路におけるα粒子ソフト・エラー率の低減を目的とする。自己刻時型ベクトル論理については、Millerその他の米国特許第5,329,176号“Self-Timed Clocking System and Method for Self-Timed Dynamic Logic Circuits”に詳しく述べられている。自己刻時型ベクトル論理を用いて本発明を実施することの利点は、各ベクトル出力から２つの重要な特徴が判定されることである。すなわち、（１）そのベクトル出力が有効な時期が判定されるので、従来の有効クロック信号が不要になる。（２）有効となったときのベクトル出力の値が判定される。従って、自己刻時型ベクトル論理を用いることによって、絶縁回路はリフレッシュサイクルの始めに起動され、ベクトル入力が有効と判定されたとき、その値を保持するようにトリガされる。その後の入力値の変化は無視される。論理ゲートが有効データを検出し伝送した後にα粒子が論理ゲートに衝突することによって生じたα粒子誘起エラーは、常に有効値より少なくとも100ps遅れるので、このエラーは無視され、ソフト・エラーの伝搬はこの絶縁回路によって防止される。
【００２６】
本実施例の絶縁回路の理解を助けるため、次に自己刻時型マウストラップ論理ゲートの基本原理を簡単に説明する。
【００２７】
通常、コンピュータ内の論理は論理パス上で２進数で符号化される。論理パスは単に電線あるいは半導体の通路である。定義上、「ハイ」信号レベル（通常は電圧あるいは電流）は「ハイ」論理状態（プログラマーの用語では「１」または「論理ハイ（logic high）」）を示す。さらに、「ロー」信号レベルは「ロー」論理状態（プログラマーの用語では「０」あるいは「論理ロー（logic low）」）を示す。
【００２８】
マウストラップ論理ゲートを用いることによって「ベクトル論理（vector logic）」を実施することができる。ベクトル論理は３つ以上の有効論理状態をコンピュータ内の論理ゲートを介して伝搬させることができる論理構成である。１つの論理パスによって定義される２つの有効論理状態（ハイ、ロー）を有する従来の２進論理と異なり、ベクトル論理は各有効論理状態毎に２つ以上の論理パスを供給し、無効論理状態を可能とする。
【００２９】
例えば、一実施例では、２つの有効論理状態を必要とするベクトル論理システムにおいて２つの論理パスが必要になる。両方の論理パスが論理ローである、すなわち“０、０”であるとき、無効論理状態が存在する。さらに、２つの論理パスのいずれかにのみ論理ハイが存在する、すなわち“１、０”あるいは“０、１”である場合、これはベクトル論理システムの２つの有効論理状態に相当する。最後に、両方の論理パスがハイである、すなわち“１、１”という場合、これはこのベクトル論理システムでは未定義の論理状態である。
【００３０】
もう一つの実施例で、３つの論理状態を必要とするベクトル論理システムでは、３つの論理パスが必要になる。それ以上の場合についても同様である。つまり、以上の実施例では、n個の有効論理状態と１つの無効状態を有するベクトル論理システムはn個の論理パスからなる。
【００３１】
さらに、ベクトル論理状態の符号化を、２つ以上の論理パス上の論理ハイによって有効ベクトル論理を定義することにより処置することができ、この場合もなお、すべてのパスが低論理信号を示すときは無効状態と定義することができる。つまり、これらのベクトル論理状態は相互排他的ではない。
【００３２】
例えば、１対の論理ハイを用いて各有効ベクトル論理状態を定義するベクトル論理システムにおいては、以下の論理スキームを実施することができる。３つの論理パスがある場合、“０、１、１”はベクトル論理状態“１”を、“１、０、１”はベクトル論理状態“２”を、“１、１、０”はベクトル論理状態３を表わす。４つの論理パスがある場合、６つの有効ベクトル論理状態を記述することができる。すなわち、“０、０、１、１”は論理状態１を、“０、１、０、１”は論理状態２を、“１、０、０、１”はベクトル論理状態３を、“０、１、１、０”はベクトル論理状態４を、“１、０、１、０”はベクトル論理状態５を、“１、１、０、０”はベクトル論理状態６を表わす。５つの論理パスがあれば、10までの有効ベクトル論理状態を記述することができ、それ以上の場合も同様である。
【００３３】
別の例として、３つの論理ハイによって各有効ベクトル論理状態が形成されるベクトル論理システムを得ることもできる。結論として、当該技術分野で周知の通り、上述のベクトルスキームは数学的な組み合わせの式にまとめることができる。この組み合わせの式は次の通りである。
i = n!/m!(n-m)!
ここで、変数nは論理パスの数（ベクトル成分）、変数mは有効ベクトル論理状態を形成する論理パスの数（すなわち、ある特定のベクトル論理状態を記述するために論理ハイでなければならない論理パスの数）、変数iは可能なベクトル論理状態の数である。
【００３４】
図７にはこのマウストラップ論理ゲート群の高レベルブロック図を示す。これから詳細に説明するマウストラップ論理ゲートはベクトル論理を高速で実行することができ、機能的に十分であり、自己刻時型であり、一連の論理段に接続したときに静電気障害による不正な論理反応が発生しないものである。
【００３５】
図７に示すように、マウストラップ論理ゲート700への各入力は、ベクトル入力I、J、…、Kによって示されるベクトルである。ベクトル入力I、J、…、Kの数については制限はない。また、ベクトル入力I、J、…、Kはそれぞれ任意の数のベクトル成分で記述することができ、各ベクトル成分は図７にそれぞれI0〜IN、J0〜JMおよびK0〜KSで示す専用の論理パスを有する。
【００３６】
基本的には、各ベクトル入力はベクトル論理状態を示すものである。前述したように、入力ベクトルI、J、…、Kのいずれにおける無効なベクトル状態も、定義上はその対応するベクトル成分I0〜IN、 J0〜JMおよびK0〜KSのすべてが論理ローであるとき発生する。
【００３７】
マウストラップ論理ゲート700全体としての出力もまたベクトル出力Oで示されるベクトルである。ベクトル出力Oはベクトル成分O0〜OPからなる。ベクトル成分O0〜OPは相互排他的であり、ベクトル入力I、J、…、Kの独立関数である。さらに、ベクトル成分O0〜OPは、対応する専用マウストラップ・ゲート要素702〜706をマウストラップ論理ゲート700内に有する。定義上は、いかなる特定の時間においてもO0〜OPのうちの１つだけが論理ハイである。
【００３８】
さらに、出力ベクトルOに関連するベクトル成分O0〜OPの数については制限はない。ベクトル成分O0〜OPの数、つまりマウストラップ・ゲート要素702〜706の数は、個々のベクトル入力あるいはその全体で実行すべき論理機能、所望のベクトル出力成分の数、およびマウストラップ論理ゲート700の論理的目的に関する他の理由によって決まる。
【００３９】
図７に示すように、マウストラップ論理ゲート700のマウストラップ・ゲート要素702〜706のそれぞれは、起動機構708、ラダー論理回路710、および反転バッファ機構712を備える。起動機構708はマウストラップ論理ゲート700を起動およびリセットする充電手段すなわち付勢手段である。
【００４０】
起動機構708は基本的には、電圧V0を選択的に印加するスイッチとして機能する。該電圧V0はライン714上のクロック信号（ハイあるいはロー）によって付勢され、ライン716上に或る論理状態を確定する。当該技術分野で周知の通り、クロック信号に基づいて選択的に電圧を印加する任意の種類のスイッチング要素あるいはバッファを用いることができる。さらに、コンピュータシステムの論理が電圧レベルではなく電流レベルに基づいているとき、起動機構708はこれも当該技術分野で周知である切り換え可能な電流源とすることができる。起動機構708として、上述のようなスイッチング機能を実行する任意の実施例をも包含することを企図している。
【００４１】
ラダー論理回路710はベクトル入力I、J、…、Kに対して論理機能を実行するように設計されている。マウストラップ・ゲート要素702〜706のそれぞれに対応するラダー論理回路710〜730は各マウストラップ・ゲート要素702〜706の目的に応じて変更することができる。本実施例では、ラダー論理回路710は基本的には簡単な論理ゲート、例えば直列および/または並列に接続されたORゲートおよび/またはANDゲートの組み合わせである。ただし、ラダー論理回路710は、有効ベクトル出力Oのいかなるサンプリングにおいても、ベクトル成分O0〜OPのうち１つだけが論理ハイになるように構成されていることに注意しなければならない。
【００４２】
ラダー論理回路710はクリティカル論理パス内に存在するため、高速で動作するはずである。これに対して起動機構708は、最初マウストラップ・ゲート要素を起動するために動作するが、その後はデータがマウストラップ・ゲート要素中を、すなわちクリティカル論理パス中を実際に流れる間、一時的に休止する。さらに、ラダー論理回路710は基本的にはこの論理の知能が位置する重要な論理パス内に存在するため、所望の論理機能を実行するためには一般に複数の論理ゲートが必要である。
【００４３】
また、論理パス中には反転バッファ機構712が設けられている。反転バッファ機構712は主としてインバータとして機能する。これは、マウストラップ・ゲート700内で十分な論理機能を得るためには、クリティカル論理パス内に反転機能を必要とするためである。さらに、反転バッファ機構712は、ライン716上の信号にゲインを供給し、図７のマウストラップ論理ゲート要素702〜706と同様の他のマウストラップ・ゲート要素段との間を絶縁するものである。反転バッファ機構712は高入力インピーダンスと低出力インピーダンスを特徴とする。また、反転バッファ機構712と同様の所望の機能を提供するいかなるバッファの実施例をもここに包含していることを企図している。
【００４４】
次に、マウストラップ論理ゲート700の動作について、簡略化のためにマウストラップ・ゲート要素702だけを取り上げて概念的な説明を行なう。多数のマウストラップ・ゲート要素702〜706は、ラダー論理回路710、720および730によって実行される各ラダー論理回路機能を除けば基本的には冗長であるため、このように説明対象を絞る方が好都合である。従って、以下の説明は他のマウストラップ・ゲート要素704および706にもあてはまるものである。
【００４５】
動作時には、ライン714上のクロックCKによって付勢されると、起動機構708はラダー論理回路710の出力716を論理ハイにプルアップする。つまり、反転バッファ機構708へのライン716上の入力を論理ハイに駆動する。その結果、ライン717上の対応するベクトル成分O0は、無効状態と定義される論理ローに維持される。このように、マウストラップ論理ゲート700は、以上の初期状態においてセットされ、ベクトル入力I、J、…、Kによってトリガされるのを待っている、文字通り「マウストラップ」と類比することができる。
【００４６】
マウストラップ論理ゲート700は、ラダー論理回路710によってトリガされるまでは、ベクトル成分O0が無効状態で起動された状態にとどまる。マウストラップ論理ゲート700は、ライン717上のベクトル成分O0の適正な状態を確定するのに十分な有効ベクトル入力I、J、…、Kを受け取ってトリガされる。この出力状態の確定を行なうのに必要なベクトル入力I、J、…、Kの数およびその決定のタイミングは、ラダー論理回路710内の簡単な論理ゲートの内容と構成によって決まる。
【００４７】
ライン717上のベクトル成分O0が得られると、この成分は次の論理段（図示せず）に渡される。マウストラップ論理ゲート要素702は、起動機構708によってリセット、再起動、あるいはリフレッシュされるまではこれ以上の機能を実行しない。ある意味では、マウストラップ・ゲート要素間のタイミングはゲート間のタイミングと同様に、符号化されたデータ自体に依存している。つまり、マウストラップ・ゲート要素は「自己刻時型（self-timed）」である。
【００４８】
マウストラップ論理ゲートは反転および非反転機能を直接実行する。その結果、従来のダイナミック論理ゲートと異なり、マウストラップ論理ゲートは論理反転を必要とする乗算および加算を極めて高速に実行することができる。
【００４９】
最後に、マウストラップ論理ゲート群700を直列すなわちカスケードに接続して、全体として論理機能を実行する組み合わせ論理ゲートを得ることができることに注目されたい。従って、起動機構、ラダー論理回路、および反転バッファ機構からなるマウストラップ・ゲート要素は、マウストラップ論理ゲートの最小構成部分とみなすことができる。さらに、各種のマウストラップ・ゲート要素を直列および/または並列接続して、多数の論理ゲートを得ることができる。
【００５０】
ベクトル論理システムにおいては、図７を参照して上述したような本発明に従ったマウストラップ論理ゲートによって、α粒子によって誘起される高速論理部におけるソフト・エラーを低減する理想的な絶縁回路装置を得ることができる。図７を参照して詳述したように、このマウストラップ論理ゲートは、有効入力論理ベクトルの検出を開始できるように起動する起動機構を有する。有効入力ベクトルが検出されると、マウストラップ論理ゲートがトリガされ、有効出力ベクトルがその出力に保持され、再起動されるまでそれ以後の入力ベクトルのいかなる変化も無視する。
【００５１】
図８には、ベクトル論理システムに用いる絶縁回路800の一実施例を示し、この回路は本発明によるマウストラップ論理ゲート802、804を用いて実施される。図８に示すように、絶縁回路800は２入力ベクトルIL、IHを受け取る。従って、図８の絶縁回路800が動作するベクトル論理システムでは、有効状態は“１、０”および“０、１”の２つしかない。
【００５２】
絶縁回路800の動作を示す真理値表を下の表Ａに示す。
0004059541.tif 000002
【００５３】
表Aおよび図８に示すように、ベクトル入力iは２つのベクトル成分IHおよびILによって形成されるベクトル論理状態を明示している。“inv”は無効なベクトル論理状態を示す。さらに、ベクトル出力oは２つの出力OHおよびOLによって形成されるベクトル論理状態を明示している。ベクトルで表わすと、これらのベクトルはi = <IH, IL>、o = <OH, OL>となる。
【００５４】
図８に示すように、絶縁回路800はそれぞれに対応する起動機構812、814および反転バッファ機構822、824を有する２つのマウストラップ・ゲート要素802、804を用いて構成される。本実施例では、起動機構812、814は図８に示すようにpチャネルMOSFETであり、これは当該分野では周知であり、市販されている。当業者には明らかなように、nチャネルMOSFETをpチャネルMOSFETの代わりに用いることができるが、クロッキングが正反対になるのはもちろんである。さらに、図８に示す絶縁回路の実施例では、反転バッファ機構822、824はスタティックCMOSFETインバータを用いて構成されるが、これらも当該分野では周知であり、市販されている。
【００５５】
マウストラップ論理ゲート要素802、804もそれぞれラダー論理ブロック832、834を備える。ラダー論理ブロック832、834はそれぞれ入力トリガ禁止機構852、854および入力トリガ機構842、844を含む。参照符号862、864で示す交差ネットワークがフリップフロップ・ラッチ動作を発生させるように構成されている。図８に示すように、この実施例の絶縁回路には図示するようにnチャネルMOSFETが用いられている。nチャネルMOSFETは同等のpチャネルMOSFETより優れた駆動能力、スペース条件および負荷仕様を有する。通常のnチャネルMOSFETは一般に、同様の仕様の同等のpチャネルMOSFETより約５０％高速にスイッチングできる。しかし当業者には、このラダー論理回路はpチャネルMOSFETを用いて構成することも可能であることは明らかであろう。この場合、論理ラダー内の信号の極性が反対になることはいうまでもない。
【００５６】
本実施例の絶縁回路の動作は次の通りである。図８に示すように、起動機構812、814を構成するMOSFETは、基本的にはライン816上のロー・クロック信号NCKによって付勢されて、対応するライン872、874上に電圧V0を印加するスイッチとして機能する。当該分野では周知の通り、任意の種類の電圧切り換え要素を用いることができる。
【００５７】
各交差ネットワークライン862、864は、nチャネルMOSFETを用いて構成された入力トリガ禁止機構852、854のそれぞれのゲートに電圧V0を印加する。nチャネルMOSFET 852、854のゲートにおける電圧V0は、入力トリガ禁止機構852、854を無効にする（入力ベクトルを無視しない）。入力トリガ禁止機構852、854は、nチャネルMOSFETスイッチ852、854をオンすることによってリセットされ、それによってnチャネルMOSFETで構成された入力トリガ機構842、844のソースが約0.7Vにバイアスされる。最初、有効入力状態<IH, IL>が得られておらず、<IH, IL> = <0, 0>であっても、入力トリガ機構842、844はオフのままであり、それによって反転バッファ機構822、824への各ライン872、874が入力ベクトル<IH, IL>から絶縁される。
【００５８】
有効入力ベクトル<IH, IL> = <0, 1>あるいは<1, 0>が得られると、入力トリガ機構842、844がトリガされ、その結果、反転バッファ機構822、824の出力における出力ベクトル<OH, OL>が入力ベクトル<IH, IL>の値を保持する。さらに、入力トリガ禁止機構852、854がトリガされて対応する起動機構812、814によって再起動されるまで、それ以降の入力ベクトルの認識は禁止される。
【００５９】
例えば、有効入力ベクトル<IH, IL>が<1, 0>である場合、入力トリガ機構844がオンし、ライン874をローにする。これによって反転バッファ機構824がライン874上のロー信号を反転させ、出力ベクトル成分OHをハイに保持する。同時に、ライン874上のロー電圧が入力トリガ禁止機構852のゲートを交差ライン864を介してローにする。これによって、次のように再度リセットされるまで（すなわちオンされるまで）それ以降の入力ベクトル<IH, IL>の認識が禁止される。入力ベクトル成分ILはローであるため、入力トリガ機構842はオフのままであり、これによりライン872はハイのままとなる。従って、反転バッファ機構822はライン872上のハイ信号を反転し、出力ベクトルOLをローに保持する。入力トリガ禁止機構852がライン874のロー電圧でトリガされた後（すなわちオフされた後）、かつリセットされる前に入力ベクトル成分ILがハイに切り替わっても、入力トリガ禁止機構852によってグラウンドから絶縁されるため、ライン872はハイのままである。マウストラップ・ゲート804が起動機構814へ送られるクロック信号NCKによってリフレッシュされる前に入力ベクトル成分IHがローに切り替わると、たとえ入力トリガ機構844がオフになっても、ライン874はローのままである。従って、有効入力ベクトルの検出後の入力ベクトル成分の変化は、マウストラップ論理ゲート802、804が起動機構812、814へ送られるクロック信号NCKによってリフレッシュされるまで無視される。
【００６０】
入力ベクトル<IH, IL>が<0,1>であるときの図８に示す絶縁回路800の動作も同様であるが、方向は正反対である。
【００６１】
本発明を例示する好適実施例を詳細に説明したが、本発明の原理は他のさまざまな態様で実施および採用することができ、特許請求の範囲には従来技術によって限定されるものを除いてかかる変更態様が含まれることを企図している。
【００６２】
〔実施態様〕
なお、本発明の実施態様の例を以下に示す。
【００６３】
〔実施態様１〕αソフト・エラーに対する抵抗性を向上させたダイナミック論理回路（500）であって、
複数の高速論理部（502、504、506）と、
複数の低速論理部（512、514）と、
複数の論理絶縁回路（532、534、536）とを備え、
論理絶縁回路（532、534、536）のそれぞれが、高速論理部（502、504、506）に対応し、対応する高速論理部の出力を入力信号として受け取り、またそれぞれが前記の検出された入力信号の有効論理状態を検出し、それを出力に保持し、それぞれ対応する高速論理部（502、504、506）よりはるかに少ないpn接合を用いて構成されることを特徴とするダイナミック論理回路。
【００６４】
〔実施態様２〕  前記の複数の高速論理部（502、504、506）、前記の複数の低速論理部（512、514）および前記の複数の論理絶縁回路（532、534、536）は単一のCMOS集積回路内に構成されることを特徴とする、実施態様１に記載のダイナミック論理回路。
【００６５】
〔実施態様３〕  論理絶縁回路（532、534、536）はそれぞれ、
クロック信号に応答して入力信号の検出を開始する起動トリガ（602）と、
前記の入力信号の有効論理状態を検出する有効論理状態検出器（604）と、
前記の有効論理状態が検出されると入力信号の検出を終了させる起動解除トリガと、
前記の検出された有効論理状態を前記の論理絶縁出力に保持する出力絶縁器（608）と
を備えることを特徴とする、実施態様１または実施態様２に記載のダイナミック論理回路。
【００６６】
〔実施態様４〕  前記の高速論理部（502、504、506）および前記の論理絶縁回路はベクトル論理信号で動作するベクトル論理システムとして構成されることを特徴とする、実施態様１ないし実施態様３のいずれかに記載のダイナミック論理回路。
【００６７】
〔実施態様５〕  論理絶縁回路（532、534、536）はそれぞれラッチ手段を用いて構成され、前記ラッチ手段は、
前記クロック信号（NCK）に応じて前記のベクトル論理信号を受け取る入力トリガ機構（842、844）と、
前記入力トリガ機構に応答して前記ベクトル論理信号を記憶するフリップフロップ（862、864）と、
前記クロック信号に応答して前記のフリップフロップに応答して前記のベクトル論理信号を出力する出力ゲート（822、864）と、
有効ベクトル論理信号が検出されると前記入力トリガ機構（842、844）を禁止状態にする入力トリガ禁止機構（852、854）と
を備えることを特徴とする、実施態様１ないし実施態様４のいずれかに記載のダイナミック論理回路。
【００６８】
〔実施態様６〕  高速論理部と低速論理部とを有するダイナミック論理回路に用い、αソフト・エラーに対する抵抗性を向上させるダイナミック論理絶縁回路（532、534、536）であって、
クロック信号（NCK）に応じて入力信号の検出を開始する起動トリガ（812、814）と、
前記入力信号の有効論理状態を検出する有効論理状態検出器（832、834）と、
前記有効論理状態が検出されると入力信号の検出を終了させる起動解除トリガ（852、854）と、
前記検出された有効論理状態を前記の論理絶縁出力に保持する出力絶縁器（822、824）と
を備えており、
前記論理絶縁回路（532、534、536）は対応する高速論理部（502、504、506）よりはるかに少ないpn接合を用いて構成され、
前記論理絶縁回路（532、534、536）は対応する高速論理部の出力を入力信号として受け取り、前記検出された入力信号の有効論理状態を検出し、出力に保持する
ことを特徴とするダイナミック論理絶縁回路。
【００６９】
〔実施態様７〕  前記論理絶縁回路（532、534、536）およびそれに対応する高速論理部（502、504、506）はベクトル論理信号で動作するように構成されることを特徴とする、実施態様６に記載のダイナミック論理回路。
【００７０】
〔実施態様８〕  複数の高速論理部（502、504、506）と複数の低速論理部（512、514）とを有するダイナミック論理回路（500）におけるαソフト・エラーに対する抵抗性を向上させる方法であって、
（a）それぞれの高速論理部出力位置に、対応する高速論理部出力からの対応する高速論理部出力信号を受け取る論理絶縁器（532、534、536）を挿入するステップと、
ib＝j         前記のそれぞれの論理絶縁器（532、534、536）を用いて対応する有効高速論理部出力信号の論理絶縁を実行するステップであって、論理絶縁器（532、534、536）をそれぞれそれに対応する高速論理部（502、504、506）よりはるかに少ないpn接合を用いて構成するステップと
を含むことを特徴とする方法。
【００７１】
〔実施態様９〕  論理絶縁を実行する前記ステップ（b）をさらに、
（c）前記それぞれの論理絶縁器（532、534、536）を信号検出を開始するように起動するステップと、
（d）対応する有効高速論理出力信号が検出されると前記それぞれの論理絶縁器（532、534、536）を起動解除して、信号検出を終了させるステップと、
（e）前記それぞれの論理絶縁器（532、534、536）に前記検出された有効高速論理出力信号を対応する論理絶縁器出力に保持させるステップと
によって実行することを特徴とする、実施態様８に記載の方法。
【００７２】
〔実施態様10〕  論理絶縁器（532、534、536）はそれぞれ、
（f）起動信号（NCK）を受け取って信号検出を開始するステップと、
（g）対応する高速論理部（502、504、506）からの高速論理出力部信号を受け取り、これをモニターして有効高速論理出力部信号を検出するステップと、
（h）有効高速論理出力部信号を検出して信号検出を終了するステップと、
ii＝j         前記対応する有効高速論理出力部信号を前記論理絶縁器（532、534、536）の出力に保持するステップと
を実行することを特徴とする、実施態様８または実施態様９に記載の方法。
【００７３】
【発明の効果】
以上詳細に説明したように、本発明によれば、ダイナミック論理回路において高速論理部分の出力に絶縁回路を設けることによって、高速論理回路部分の有効出力値が次のリフレッシュ・サイクルまで絶縁回路の出力部に維持される。
従って、高速論理部分において発生するエラー信号は絶縁回路によって無視され、後段の論理回路に伝播しない。さらに、面積の大きい（多数のpn接合を有する）高速論理回路を面積の小さい（少数のpn接合を有する）絶縁回路に置き換えることで、α粒子がpn接合に衝突する可能性がかなり低減され、全体としてソフト・エラーの発生がかなり減少する。
【図面の簡単な説明】
【図１】  pn接合へのα粒子の衝突の効果、特に電荷捕集の増強によるファネリング効果を示す図である。
【図２】一連の直列に構成されたデータラッチと対応する論理ブロックからなる代表的な論理パイプラインを示す図である。
【図３】図２に示す代表的な論理パイプラインのクロックおよびデータ信号を含むタイミング図である。
【図４】複数の低速論理部分および高速論理部分を含む、図２に示す代表的な論理パイプラインの典型的な論理ブロックのブロック図である。
【図５】本発明を実施した論理ブロックのブロック図である。
【図６】本発明の絶縁回路のブロック図である。
【図７】マウストラップ論理ゲート群の高レベル・ブロック図である。
【図８】本発明に用いるマウストラップ論理ゲートを用いた絶縁回路の一実施例を示す図である。
【符号の説明】
200：パイプライン
202〜208：パイプライン段
210〜218：データ
232〜238：入力データラッチ
242〜248：論理ブロック
222〜228：クロック
402、404、406：高速論理部
412、414：低速論理部
422：論理回路
500：論理ブロック
502、504、506：高速論理部
512、514：低速論理部
522：論理回路
600：絶縁回路
602：起動機構
604：有効論理検出ブロック
606：有効論理検出機構604の入力
608：有効論理検出ブロック604の出力
700：マウストラップ論理ゲート
702〜706：マウストラップ・ゲート要素
708：起動機構
710、720、730：ラダー論理回路
712：反転バッファ機構
714、716、717：ライン
800：絶縁回路
802、804：マウストラップ論理ゲート
812、814：起動機構
816、872、874：ライン
822、824：反転バッファ機構
832、834：ラダー論理ブロック
842、844：入力トリガ機構
852、854：入力トリガ禁止機構
862、864：交差ネットワーク
CK、CK1、CK2、NCK：クロック信号
I、J、…、K、O：ベクトル入力
IL、IH：ベクトル成分
I0〜IN、J0〜JM、K0〜KS：論理パス
OH、OL：ベクトル出力
O0〜 OP：ベクトル成分
V0：電圧
【図１】
0004059541.tif 000003
【図２】
0004059541.tif 000004
【図３】
0004059541.tif 000005
【図４】
0004059541.tif 000006
【図５】
0004059541.tif 000007
【図６】
0004059541.tif 000008
【図７】
0004059541.tif 000009
【図８】
0004059541.tif 000010