(57)【特許請求の範囲】
【請求項１】
第１導電型ＭＯＳトランジスタの一方のソース／ドレイン端子に第２導電型ＭＯＳトランジスタの一方のソース／ドレイン端子が接続され、他方のソース／ドレイン端子及びバックゲート端子が電気的に分離されている前記第１導電型ＭＯＳトランジスタからなるトライステートドライバ回路を設ける集積回路装置において、
第１の定電位を印加するための第１の電源端子と、
第２の定電位を印加するための第２の電源端子と、
第３の定電位を印加するための第３の電源端子と、
前記第１導電型ＭＯＳトランジスタの他方のソース／ドレイン端子は前記第２の電源端子に接続され、前記第１導電型ＭＯＳトランジスタのバックゲート端子は前記第３の電源端子に接続され、前記第２導電型ＭＯＳトランジスタの他方のソース／ドレイン端子が前記第１の電源端子に接続される前記トライステートドライバ回路と、
前記第２の電源端子及び前記第３の電源端子に接続され、その電位差を検出する電位差検出手段と、
前記電位差検出手段に接続され、その出力によって前記第１導電型ＭＯＳトランジスタのゲート端子の電位を制御するゲート電位制御手段とを備えることを特徴とする集積回路装置。
【請求項２】
一方のソース／ドレイン端子が互いに接続され、他方のソース／ドレイン端子及びバックゲート端子が電気的に接続されている第１導電型ＭＯＳトランジスタ及び第２導電型ＭＯＳトランジスタからなるトライステートドライバ回路を設ける集積回路装置において、
第１の定電位を印加するための第１の電源端子と、
第２の定電位を印加するための第２の電源端子と、
第３の定電位を印加するための第３の電源端子と、
前記第２の電源端子及び前記第３の電源端子に接続され、その電位差を検出する電位差検出手段と、
前記電位差検出手段により前記第２の電源端子と前記第３の電源端子との間に電位差が検出された場合は、前記トライステートドライバ回路の前記第１導電型ＭＯＳトランジスタのゲート端子に対して前記第３の電源端子の電位と同じ電位を与え、前記トライステートドライバ回路の前記第２導電型ＭＯＳトランジスタのゲート端子に対して前記第１の電源端子の電位と同じ電位を与えるＣＭＯＳ型レベル変換回路とを備えることを特徴とする集積回路装置。
【請求項３】
一方のソース／ドレイン端子が互いに接続され、他方のソース／ドレイン端子及びバックゲート端子が電気的に接続されている第１導電型ＭＯＳトランジスタ及び第２導電型ＭＯＳトランジスタからなるトライステートドライバ回路を設ける集積回路装置において、
第１の定電位を印加するための第１の電源端子と、
第２の定電位を印加するための第２の電源端子と、
前記第２の電源端子と前記第１導電型ＭＯＳトランジスタの一方のソース／ドレイン端子の間を電気的に接続または遮断するためのスイッチ手段と、
前記第１導電型ＭＯＳトランジスタのゲート端子の電位を制御するゲート電位制御手段と、
前記スイッチ手段と前記ゲート電位制御手段を制御する電源制御手段とを備え、
前記トライステートドライバ回路を含む第１のブロックと、前記電源制御手段を含む第２のブロックに分割されており、
前記第１導電型ＭＯＳトランジスタのバックゲート端子は前記第２の電源端子に接続され、
前記電源制御手段により前記第１のブロックがパワーダウンする場合は、前記スイッチ手段が前記第２の電源端子と前記第１導電型ＭＯＳトランジスタの一方のソース／ドレイン端子の間を電気的に遮断し、前記ゲート電位制御手段は前記第２導電型ＭＯＳトランジスタのゲート端子の電位を前記第２の電源端子と等しい電位差とすることを特徴とする集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は集積回路装置に係り、特に電源供給を停止することによりパワーダウン可能な回路を有する集積回路装置に関するものである。
【０００２】
【従来の技術】
携帯電話など、電池により集積回路に電源を供給する機器の普及により、集積回路装置の低消費電力化の重要性が増大している。集積回路の消費電流を抑制するためには、機器の動作状態に応じて使用しない半導体素子への電源供給を停止することが考えられる。
【０００３】
図６は従来の集積回路が内蔵しているＣＭＯＳ型トライステートドライバ回路である。また、図７は図６のＣＭＯＳ型トライステートドライバ回路を用いた出力回路の一例である。図７において、この動作はドライブ制御信号ＥＮ及び出力データ信号Ｄの値に従って、出力信号Ｑは“Ｈ”，“Ｌ”，“Ｚ”（ハイインピーダンス、以下“Ｚ”で示す。）を出力する。また、全ての論理ゲートの電源はＶＤＤである。図８は図７の出力回路に対応する真理値表である。
【０００４】
また、図９は従来の集積回路内で信号の電圧振幅を変換するために用いられているＣＭＯＳ型レベル変換回路である。これは集積回路と外部との入出力信号の電圧振幅が集積回路の内部信号の電圧振幅より大きい場合に、その電圧振幅を変換するために用いられる。集積回路の内部信号の電圧振幅を小さくすることは、集積回路内の消費電力を抑制するために有効であり、先行例として“ＨＯＴ  Ｃｈｉｐｓ８−１９９６  Ｓｙｍｐｏｓｉｕｍ  Ｒｅｃｏｒｄ  Ｐａｇｅ１２１”に掲載されている“Ｓｔｒｏｎｇ  ＡＲＭ”プロセッサがあげられる。
【０００５】
図９において、信号ＤＨ及び信号ＤＬは相補入力であり、信号ＱＨ及び信号ＱＬは相補出力である。また、信号ＤＨ及び信号ＤＬに入力される“Ｈ”電圧は、レベル変換回路のＰチャネルトランジスタＰ１，Ｐ２に供給される電圧より低い。ＰチャネルトランジスタＰ１及びＮチャネルトランジスタＮ１の回路定数はＮチャネルトランジスタＮ１が導通状態になったときには、信号ＱＬの電位がＰチャネルトランジスタＰ２を導通状態にするのに十分なレベルまで下がるようにしておく。
【０００６】
同様にＰチャネルトランジスタＰ２及びＮチャネルトランジスタＮ２の回路定数はＮチャネルトランジスタＮ２が導通状態になったときには、信号ＱＨの電位がＰチャネルトランジスタＰ１を導通状態にするのに十分なレベルまで下がるようにしておく。
【０００７】
信号ＤＨに“Ｈ”が、信号ＤＬに“Ｌ”が入力された場合には、ＮチャネルトランジスタＮ１が導通状態になり、ＮチャネルトランジスタＮ２が非導通状態となる。このため信号ＱＬの電位が下がり、ＰチャネルトランジスタＰ２は導通状態となって信号ＱＨの電位を引き上げ、ＰチャネルトランジスタＰ１は非導通状態となる。このため信号ＱＨは“Ｈ”となり、信号ＱＬは“Ｌ”となる。また、信号ＱＨと信号ＱＬの電位差はレベル変換回路のＰチャネルトランジスタのソース端子及びＮチャネルトランジスタのソース端子の電位差に等しい。このようにして、信号ＤＨ及び信号ＤＬの電位差と異なる電位差を持つ信号ＱＨ及び信号ＱＬが得られる。
【０００８】
また、図１０は図６のＣＭＯＳ型トライステートドライバ回路及び図９のＣＭＯＳ型レベル変換回路を組み合わせた従来の出力回路の一例である。この回路はドライブ制御信号ＥＮ及び出力データ信号Ｄの電圧振幅と出力信号Ｑの電圧振幅が異なることを除けば、図７の出力回路と同様に動作する。また、全ての論理ゲートの電源はＶＤＤより低い内部用電源である。
【０００９】
図１１は図７の出力回路を用いた入出力回路である。その動作はドライブ制御信号ＥＮを“Ｌ”にし、出力データ信号Ｄのレベルに関係なく入出力回路の出力信号Ｑを“Ｚ”とすることによって、出力端子に接続された他の回路が出力信号Ｑを“Ｈ”あるいは“Ｌ”に駆動して、出力信号Ｑのレベル変化を入力データ信号Ｎに伝達する。また、全ての論理ゲートの電源はＶＤＤである。
【００１０】
図１２は図９の出力回路を用いた入出力回路である。ドライブ制御信号ＥＮ及び出力データ信号Ｄの電圧振幅と出力信号Ｑの電圧振幅が異なることを除けば、図７の出力回路と同様に動作する。また、全ての論理ゲートの電源はＶＤＤより低い内部用電源である。
【００１１】
図１３は図１１の入出力回路を持つ集積回路を用いて構成したコンピュータシステムの一例である。図１３において、ＣＰＵはメモリ及びシステム制御ＬＳＩ及びバスＡを共有しており、システム制御ＬＳＩからの制御信号ＢによりＣＰＵとメモリとのデータ転送が許可されている場合、システム制御ＬＳＩの出力回路はバスＡに対して“Ｚ”を出力し、ＣＰＵはバスＡを用いてメモリとのデータ転送を行う。一方、システム制御ＬＳＩからの制御信号ＢによりＣＰＵとメモリとのデータ転送が禁止されている場合、ＣＰＵの出力回路はバスＡに対して“Ｚ”を出力し、システム制御ＬＳＩはバスＡを用いてメモリとのデータ転送を行う。
【００１２】
【発明が解決しようとする課題】
図１３のコンピュータシステムがＣＰＵを操作させる必要がなく、システム制御ＬＳＩ及びメモリのみ動作すればよい状態にある場合、ＣＰＵへの電源供給を停止することができれば消費電力を大幅に削減可能である。しかし、ＣＰＵに従来のようなＣＭＯＳ型トライステートドライバ回路が用いられているため、電源供給を停止（パワーダウンという。）してＣＭＯＳ型トライステートドライバ回路のＰチャネルトランジスタのソース端子及びバックゲート端子，ドレイン端子の電位が降下すると、システム制御ＬＳＩがメモリに対してバスＡに“Ｈ”信号を出力しようとしたとき、図１４のようにＰチャネルトランジスタのドレイン端子とＰチャネルトランジスタのバックゲート端子間のＰＮ接合が順方向となることによってシステム制御ＬＳＩの出力端子からＣＰＵの電源端子に対し電荷が供給されてしまい、低消費電力化できない。
【００１３】
また、図１５は例えば特開平８−３０７２３８号公報に開示されているＣＭＯＳ型トライステートドライバ回路であり、リーク電流の流れ込みを防止するため電源切断時でもＰチャネルトランジスタにバックゲート電位を与える回路を付加している。図１５よりＰチャネルトランジスタのドレイン端子及びバックゲート端子間のＰＮ接合は順方向にならないが、パワーダウンモードにおいてＰチャネルトランジスタのゲート端子に対して電荷が供給されないため、Ｐチャネルトランジスタにチャネルが形成されてしまい、チャネル経由の電源端子へのリークを防止できない。また、出力ドライバ回路１個当たりの素子数が増大するという問題がある。
【００１４】
さらに、図１３のコンピュータシステムにおいて、ＣＰＵを動作させる必要がなく、システム制御ＬＳＩ及びメモリのみ動作すればよい状態にあるとき、ＣＰＵ内部の回路への電源供給のみを停止することによっても消費電力を大幅に低減できる。この場合、システム制御ＬＳＩとメモリ間のデータ転送を行うためには、図１０のＣＭＯＳ型トライステートドライバ回路のＰチャネルトランジスタのゲート端子に“Ｈ”、及びＮチャネルトランジスタのゲート端子に“Ｌ”の電圧を与えてＣＭＯＳ型トライステートドライバの出力を“Ｚ”にする必要があるが、ＣＭＯＳ型レベル変換回路の入力対端子に相補信号を与えるべきＣＰＵ内部回路への電源供給が停止されているため、Ｐチャネルトランジスタのゲート端子に“Ｈ”の電圧を与えられず、チャネル経由の電源端子へのリークを防止できない。
【００１５】
また、図１６は特開平９−６４７１８号公報に開示されているＣＭＯＳ型トライステートドライバ回路、図１７は米国特許第４９６３７６６号に開示されているＣＭＯＳ型トライステートドライバ回路であり、出力端子に高電圧が印加されたときのリークを防止するためＰチャネルトランジスタのバックゲート電圧に高電圧を与え、出力端子への高電圧印加に応答してＰチャネルトランジスタのゲート電圧も上昇させる回路を付加している。出力端子とメインバッファのＰチャネルトランジスタのゲート端子の間にＰチャネルトランジスタを付加した回路ではパワーダウン時にもメインバッファのＰチャネルトランジスタのゲート端子に電荷が供給されるが、出力端子から付加されたＰチャネルトランジスタを経由してメインバッファのＰチャネルトランジスタのゲート端子に電荷を供給するために遅延時間が生じ、出力端子の電圧が急峻に立ち上がる場合、過渡的にリーク電流が流れてしまうという問題がある。
【００１６】
【課題を解決するための手段】
この発明に係る集積回路装置は、第１導電型ＭＯＳトランジスタの一方のソース／ドレイン端子に第２導電型ＭＯＳトランジスタの一方のソース／ドレイン端子が接続され、他方のソース／ドレイン端子及びバックゲート端子が電気的に分離されている前記第１導電型ＭＯＳトランジスタからなるトライステートドライバ回路を設ける集積回路装置において、第１の定電位を印加するための第１の電源端子と、第２の定電位を印加するための第２の電源端子と、第３の定電位を印加するための第３の電源端子と、第１導電型ＭＯＳトランジスタの他方のソース／ドレイン端子は第２の電源端子に接続され、第１導電型ＭＯＳトランジスタのバックゲート端子は第３の電源端子に接続され、第２導電型ＭＯＳトランジスタの他方のソース／ドレイン端子が第１の電源端子に接続されるトライステートドライバ回路と、第２の電源端子及び第３の電源端子に接続され、その電位差を検出する電位差検出手段と、電位差検出手段に接続され、その出力によって第１導電型ＭＯＳトランジスタのゲート端子の電位を制御するゲート電位制御手段とを備えるものである。
【００１８】
また、一方のソース／ドレイン端子が互いに接続され、他方のソース／ドレイン端子及びバックゲート端子が電気的に接続されている第１導電型ＭＯＳトランジスタ及び第２導電型ＭＯＳトランジスタからなるトライステートドライバ回路を設ける集積回路装置において、第１の定電位を印加するための第１の電源端子と、第２の定電位を印加するための第２の電源端子と、第３の定電位を印加するための第３の電源端子と、第２の電源端子及び第３の電源端子に接続され、その電位差を検出する電位差検出手段と、電位差検出手段により第２の電源端子と第３の電源端子との間に電位差が検出された場合は、トライステートドライバ回路の第１導電型ＭＯＳトランジスタのゲート端子に対して第３の電源端子の電位と同じ電位を与え、トライステートドライバ回路の第２導電型ＭＯＳトランジスタのゲート端子に対して第１の電源端子の電位と同じ電位を与えるＣＭＯＳ型レベル変換回路とを備えるものである。
【００１９】
また、一方のソース／ドレイン端子が互いに接続され、他方のソース／ドレイン端子及びバックゲート端子が電気的に接続されている第１導電型ＭＯＳトランジスタ及び第２導電型ＭＯＳトランジスタからなるトライステートドライバ回路を設ける集積回路装置において、第１の定電位を印加するための第１の電源端子と、第２の定電位を印加するための第２の電源端子と、第２の電源端子と第１導電型ＭＯＳトランジスタの一方のソース／ドレイン端子の間を電気的に接続または遮断するためのスイッチ手段と、第１導電型ＭＯＳトランジスタのゲート端子の電位を制御するゲート電位制御手段と、スイッチ手段とゲート電位制御手段を制御する電源制御手段とを備え、トライステートドライバ回路を含む第１のブロックと、電源制御手段を含む第２のブロックに分割されており、第１導電型ＭＯＳトランジスタのバックゲート端子は第２の電源端子に接続され、電源制御手段により第１のブロックがパワーダウンする場合は、スイッチ手段が第２の電源端子と第１導電型ＭＯＳトランジスタの一方のソース／ドレイン端子の間を電気的に遮断し、ゲート電位制御手段は第２導電型ＭＯＳトランジスタのゲート端子の電位を第２の電源端子と等しい電位差とするものである。
【００２５】
【発明の実施の形態】
実施の形態１．
以下、この発明について図面を参照して説明する。図１は実施の形態１による集積回路装置のブロック図である。図１において、チップ１上にはＣＰＵ２と、バス制御回路３と、メモリ４と、電源スイッチ回路５と、パッド６が配置されている。ＣＰＵ２と、バス制御回路３と、メモリ４とはデータ転送を相互に行うための内部データバス７に接続されている。ＣＰＵ２から出力されるアドレス信号８と、リードライト信号９及びアクセス要求信号１０はバス制御回路３に接続されており、バス制御回路３からＣＰＵ２にはアクセス完了信号１１と、バス許可信号１２及びＣＰＵリセット信号１３が出力されている。また、バス制御回路３からメモリ４にはアドレス信号１４と、リードストローブ信号１５及びライトストローブ信号１６が出力されている。
【００２６】
また、バス制御回路３から電源スイッチ回路５には電源制御遮断信号１７が出力されている。電源スイッチ回路５からＣＰＵ２にはパワーダウン時に遮断される電源１８が出力されている。
【００２７】
また、パッド６と、ＣＰＵ２と、バス制御回路３と、メモリ４及び電源スイッチ回路５には電源１９及び接地電源２０がチップ１の外部から供給されている。電源１８及び１９は接地電源２０に対して正の電圧が供給され、通常動作時には同一の電圧である。
【００２８】
また、バス制御回路３は外部アドレスバス２１と、外部リードストローブ信号２２及び外部ライトストローブ信号２３をパッド６に出力する。パッド６からバス制御回路３にはパワーダウン要求信号２４及び外部データ信号２５が出力されている。以下、通常動作モードと、パワーダウンモードからの復帰動作における各ブロックの動作について説明する。
【００２９】
図２はＣＰＵ２の内部データバス７との接続に用いるＣＭＯＳ型入出力端子回路である。ＣＰＵ２には電源１８、電源１９とも供給されている。図２を参照して、電源１８及び１９が接続されるＮＡＮＤ回路ＮＤ２と、その出力がインバータ回路ＩＶ２を介して入力され、出力イネーブル信号４０及び出力データ信号４１が入力されるＮＡＮＤ回路ＮＤ１と、ＮＡＮＤ回路ＮＤ１がゲートに接続し、一方のソース／ドレイン端子には電源１８が接続され、バックゲート端子には電源１９が接続されるＰチャネルトランジスタ２６と、ＮＡＮＤ回路ＮＤ２の出力が入力され、出力イネーブル信号４０がインバータ回路ＩＶ１を介して入力され、出力データ信号４１が入力されるＮＯＲ回路ＮＲ１と、ＮＯＲ回路ＮＲ１がゲートに接続し、一方のソース／ドレイン端子にはＰチャネルトランジスタ２６の他方のソース／ドレイン端子が接続され、バックゲート端子及び他方のソース／ドレイン端子には接地電源２０が接続されるＮチャネルトランジスタ２７と、Ｐチャネルトランジスタ２６及びＮチャネルトランジスタ２７からなるＣＭＯＳ型トライステートドライバ回路の出力データは内部データバス７に出力され、あるいはインバータ回路ＩＶ３を介して入力データとなる。
尚、ＮＤ１、ＮＤ２、ＮＲ１、ＩＶ１、ＩＶ２には電源１９が供給され、ＣＰＵ２内部のその他の回路に供給される電源は１８である。また、ＣＰＵ２の全ての回路には接地電源２０が供給される。
【００３０】
まず、通常動作モードに関して説明する。その動作は、図１のＣＰＵ２がＣＰＵリセット信号１３によりデータ処理を開始する。このときバス制御回路３はバス許可信号１２に「占有許可」（例えば“Ｈ”の電圧）を出力しておく。バス許可信号１２は、占有許可しているときはＣＰＵ２が内部データバス７の占有権を有しており、占有禁止のときはバス制御回路３が内部データバス７の占有権を有している。ＣＰＵ２はアドレス８にプログラムの先頭アドレスを出力し、同時にリードライト信号９に「リード」（例えば“Ｈ”の電圧）を出力するとともに、アクセス要求信号１０に「要求」（例えば“Ｈ”の電圧）を出力する。
【００３１】
アクセス要求信号１０に「要求」が出力されることにより、バス制御回路３はＣＰＵ２からのアクセス要求が発生していることを検知する。バス制御回路３はアドレス８をデコードし、アクセス対象のアドレスがチップ内部のメモリ４を示しているかどうかを判断する。デコードの結果アドレス８がメモリ４を示している場合、バス制御回路３はアドレス８をアドレス１４に出力するとともに、リードストローブ信号１５に「リード要求」（例えば“Ｈ”の電圧）を出力する。ここでは簡略化のためアドレス８がメモリ４を示す場合の動作のみを説明するが、アドレス８はメモリ４のほか、チップ１の外部に接続されたメモリあるいはバス制御回路３内のレジスタを示すこともある。
【００３２】
メモリ４はリードストローブ信号１５に「リード要求」が出力されたことを検知して、アドレス１４に対応するデータを内部データバス７に出力する。バス制御回路３はメモリ４からのデータが内部データバス７に出力される時刻にアクセス完了信号１１に「完了」（例えば“Ｈ”の電圧）を出力し、リードストローブ信号１５に「リード非要求」（例えば“Ｌ”の電圧）を出力する。ＣＰＵ２はアクセス完了信号１１に「リード要求」が出力されたことを検知して、内部データバス７からプログラムを取り込み、処理を開始する。ＣＰＵ２は以上のようにプログラムを順次取り込み、実行する。プログラムによりメモリ４からのデータをリードすることが指定された場合は、プログラムと同様に内部データバス７からデータを取り込む。
【００３３】
ライトが指定された場合、ＣＰＵ２はアドレス８にデータのアドレスを出力して、内部データバス７にライトするデータを図２のＣＭＯＳ型入出力端子回路を用いて出力し、同時にリードライト信号９に「ライト」（例えば“Ｌ”の電圧）を出力するとともに、アクセス要求信号１０に「要求」（例えば“Ｈ”の電圧）を出力する。
【００３４】
アクセス要求信号１０に「要求」が出力されることにより、バス制御回路３はＣＰＵ２からのアクセス要求が発生していることを検知する。バス制御回路３はアドレス８をデコードし、アクセス対象のアドレスがチップ内部のメモリ４を示しているかどうかを判断する。デコードの結果アドレス８がメモリ４を示している場合、バス制御回路３はアドレス８をアドレス１４に出力するとともに、ライトストローブ信号１６に「ライト要求」（例えば“Ｈ”の電圧）を出力する。メモリ４はライトストローブ信号１６に「ライト要求」が出力されたことを検知して、アドレス１４に対応するメモリ素子に内部データバス７から入力したデータをライトする。バス制御回路３はメモリ４のメモリ素子へのデータ書き込みが完了する時刻にアクセス完了信号１１に「完了」（例えば“Ｈ”の電圧）を出力し、ライトストローブ信号１６に「ライト非要求」（例えば“Ｌ”の電圧）を出力する。ＣＰＵ２はアクセス完了信号１１に「完了」が出力されることにより、内部データバス７を使用する次のデータ転送が可能になったことを検知する。
【００３５】
次にバス制御回路３がバス占有権を有す場合の動作について説明する。
バス制御回路３がバス許可信号１２に「占有許可」を出力している間は、ＣＰＵ２が内部データバス７の占有権を有しており、バス制御回路３が自発的に内部データバス７を使用してデータを転送することはない。
【００３６】
また、バス制御回路３が内部データバス７の占有権を得るためには、バス許可信号１２に「占有禁止」（例えば“Ｌ”の電圧）を出力する。バス許可信号１２に「占有禁止」が出力されるとＣＰＵ２は出力イネーブル信号４０を“Ｌ”にすることにより、出力を“Ｚ”として内部データバス７を開放し、また、ＣＰＵ２で実行中のプログラムによりメモリ４のリード及びライトが指定された場合でも、内部データバス７をドライブしたり、バス制御回路３に対してアクセス要求信号１０を占有許可しない。これらの動作により、バス制御回路３が内部データバス７を使用してデータ転送を行うことが可能になる。
【００３７】
また、バス制御回路３が内部データバス７を用いてメモリ４からリードを行う場合、バス制御回路３はアドレス１４をメモリ４に出力するとともに、リードストローブ信号１５に「リード要求」（例えば“Ｈ”の電圧）を出力する。メモリ４はリードストローブ信号１５に「リード要求」が出力されたことを検知して、アドレス１４に対応するメモリ素子に記憶されたデータを内部データバス７に出力する。バス制御回路３は内部データバス７からデータを取り込んで、バス制御回路３内のレジスタに書き込み、リードストローブ信号１５に「リード非要求」（例えば“Ｌ”の電圧）を出力する。
【００３８】
メモリ４へライトを行う場合、バス制御回路３はアドレス１４をメモリ４に出力し、バス制御回路３内のレジスタのデータを出力すると同時に、ライトストローブ信号１６に「ライト要求」（例えば“Ｈ”の電圧）を出力する。メモリ４はライトストローブ信号１６に「ライト要求」が出力されたことを検知して、アドレス１４に対応するメモリ素子に、内部データバス７から入力したデータをライトする。バス制御回路３はメモリ４のメモリ素子へのデータ書き込みが完了する時刻にアクセス完了信号１１を割り込み許可し、ライトストローブ信号１６に「ライト非要求」（例えば“Ｌ”の電圧）を出力する。
【００３９】
次に、パワーダウンモードに関して説明する。パワーダウンモードへの移行はパッド６からバス制御回路３へのパワーダウン要求信号２４に「パワーダウン要求」（例えば“Ｈ”の電圧）を出力することにより開始される。バス制御回路３はパワーダウン要求信号２４に「パワーダウン要求」が出力されたことを検知し、電源スイッチ回路５への電源遮断制御信号１７に「遮断」（例えば“Ｈ”の電圧）を出力する。電源スイッチ回路５は電源遮断制御信号１７に「遮断」が出力されることにより電源１８を遮断する。電源１８が遮断されると、ＣＰＵ２の入出力端子回路は以下のように動作する。
【００４０】
電源１８が遮断されると、ＮＡＮＤ回路ＮＤ２がパワーダウン制御線３０に“Ｈ”（電源１９の電圧）を出力する。この信号の反転信号を生成するインバータ回路ＩＶ２はパワーダウン制御線３０の反転信号をパワーダウン制御線３１に出力する。パワーダウン制御線３０，３１はＮＡＮＤ回路ＮＤ１、ＮＯＲ回路ＮＲ１に接続されており、パワーダウン制御線３０，３１が上記のように変化するとＮＡＮＤ回路ＮＤ１は出力イネーブル信号４０及び出力データ信号４１の電圧に関わらず、ＮＡＮＤ回路ＮＤ１の出力３２が“Ｈ”となり、ＮＯＲ回路ＮＲ１の出力３３は“Ｌ”となる。
【００４１】
また、Ｐチャネルトランジスタ２６はゲート端子及びバックゲート端子が“Ｈ”（電源１９の電圧）に保たれることにより非導通状態となる。同様にＮチャネルトランジスタ２７はソース端子，バックゲート端子，ゲート端子が“Ｌ”（接地電圧）に保たれることにより非導通状態となる。即ち、入出力端子回路の出力はパワーダウンモードにおいて“Ｚ”に保たれ、内部データバス７をメモリ４またはバス制御回路３が“Ｈ”，“Ｌ”のどちらの電圧レベルに駆動した場合でも電流がＰチャネルトランジスタ２６を通じて電源１８に供給されるのを防止できる。
【００４２】
ＣＰＵ２は入出力端子回路の動作により、ＣＰＵ２の内部状態によらず内部データバス７に“Ｚ”を出力する。ＣＰＵ２内部の、入出力端子回路以外の回路への電源１８は遮断され、ＣＰＵ内部での電力消費は入出力端子回路での微少なリーク電流のみに抑制される。バス制御回路３は通常動作モードと同様にメモリ４に対してリード・ライト動作を行う。
【００４３】
次に、パワーダウンモードからの復帰動作について説明する。パワーダウンモードからの復帰はパッド６からバス制御回路３へのパワーダウン要求信号２４に「パワーダウン非要求」（例えば“Ｌ”の電圧）を出力により開始される。バス制御回路３はパワーダウン要求信号２４に「パワーダウン非要求」が出力されたことを検知し、電源スイッチ回路５への電源遮断制御信号１７に「非遮断」（例えば“Ｌ”の電圧）を出力する。電源スイッチ回路５は電源遮断制御信号１７に「非遮断」が出力されることにより電源１８を供給する。パワーダウンモードではＣＰＵ２内の状態は保持されていないので、バス制御回路３はＣＰＵ２に対しＣＰＵリセット信号１３を出力するとともに、バス許可信号１２に「占有許可」を出力する。ＣＰＵ２はＣＰＵリセット信号１３及び電源１８の供給により、パワーダウンモードから通常動作モードに復帰し、データ処理を開始する。また、ＮＯＲ回路ＮＲ１，インバータ回路ＩＶ１，ＩＶ３の電源は１８、ＮＡＮＤ回路ＮＤ２，インバータ回路ＩＶ２の電源は１９である。
【００４４】
以上のように、この発明によるＣＭＯＳ型トライステートドライバ回路をパワーダウンされる集積回路装置に備えることにより、パワーダウンモードにおいてＣＭＯＳ型トライステートドライバ回路のバスへの出力を“Ｚ”にする。即ち、電気的に開放状態にすることができる。このためパワーダウンされない回路素子がバスを用いたデータ転送を余分な電力消費なく行え、低消費電力化が可能となる。
【００４５】
実施の形態２．
図３は実施の形態２による集積回路装置のブロック図である。この集積回路装置の基本動作は図１と同様であるが、ＣＰＵ２ａの内部回路の動作電圧を他の電圧より低くしたものである。図３を参照して、１ａはチップである。チップ１ａ上にはＣＰＵ２ａと、バス制御回路３ａと、メモリ４ａと、電源スイッチ回路５ａと、パッド６ａが配置されている。ＣＰＵ２ａと、バス制御回路３ａと、メモリ４ａとはデータ転送を相互に行うための内部データバス７ａに接続されている。ＣＰＵ２ａから出力されるアドレス信号８ａと、リードライト信号９ａ及びアクセス要求信号１０ａはバス制御回路３ａに接続されており、バス制御回路３ａからＣＰＵ２ａにはアクセス完了信号１１ａと、バス許可信号１２ａ及びＣＰＵリセット信号１３ａが出力されている。また、バス制御回路３ａからメモリ４ａにはアドレス信号１４ａと、リードストローブ信号１５ａ及びライトストローブ信号１６ａが出力されている。
【００４６】
また、バス制御回路３ａから電源スイッチ回路５ａには電源制御遮断信号１７ａが出力されている。電源スイッチ回路５ａからＣＰＵ２ａにはパワーダウン時に遮断される電源１８ａが出力されている。
【００４７】
また、パッド６ａからＣＰＵ２ａと、バス制御回路３ａと、メモリ４ａ及び電源スイッチ回路５ａには電源５０ａ，１９ａ及び接地電源２０ａがチップ１ａの外部から供給されている。電源５０ａ，１９ａは接地電源２０ａに対して正の電圧が供給され、電源５０ａ及び接地電源２０ａ間の電圧は電源１９ａ及び接地電源２０ａ間の電圧より低い。
【００４８】
さらに、バス制御回路３ａは外部アドレスバス２１ａと、外部リードストローブ信号２２ａ及び外部ライトストローブ信号２３ａをパッド６ａに出力する。パッド６ａからバス制御回路３ａにはパワーダウン要求信号２４ａ及び外部データ信号２５ａが出力されている。
【００４９】
また、図４は電源の遮断を検出する電位差検出回路である。図４を参照して、抵抗５２を適当な値にすることにより、通常動作モード（電源１８ａが供給されている）ときはパワーダウン制御線３０に“Ｌ”、３１に“Ｈ”を出力し、パワーダウンモード（電源１８ａが遮断されている）ときはパワーダウン制御線３０に“Ｈ”、３１に“Ｌ”を出力することが可能であり、電源１８ａの遮断を検出できる。
【００５０】
また、図５はＣＰＵ２ａのＣＭＯＳ型レベル変換回路を含んだ入出力端子回路である。図５を参照して、ＣＭＯＳ型レベル変換回路７０はパワーダウン制御線３０がゲート端子に接続し、バックゲート端子が接地電源線８５に接続するＮチャネルトランジスタ８３と、バックゲート端子が接地電源線８５に接続し、パワーダウン制御線３１がゲート端子に接続するＮチャネルトランジスタ８１，Ｐチャネルトランジスタ７１と、イネーブル信号及びデータ信号が入力されるＮＡＮＤ回路６５と、その出力がゲート端子に入力され、バックゲート端子が接地電源線８５に接続し、一方のソース／ドレイン端子がＮチャネルトランジスタ８３の一方のソース／ドレイン端子に接続されるＮチャネルトランジスタ８４と、インバータ回路６６を介して反転されたＮＡＮＤ回路６５の出力がゲート端子に入力され、一方のソース／ドレイン端子及びバックゲート端子が接地電源線８５に接続し、他方のソース／ドレイン端子がＮチャネルトランジスタ８１の他方のソース／ドレイン端子に接続されるＮチャネルトランジスタ８２と、バックゲート端子及び、一方のソース／ドレイン端子が電源線８６に接続され、他方のソース／ドレイン端子がＰチャネルトランジスタ７１に接続されるＰチャネルトランジスタ７２と、一方のソース／ドレイン端子及びバックゲート端子が電源線８６に接続され、他方のソース／ドレイン端子がＮチャネルトランジスタ８４に接続されるＰチャネルトランジスタ７３とで構成される。
【００５１】
また、ＣＭＯＳ型レベル変換回路８０も７０と同様なトランジスタ構成をしている。但し、データ信号及びインバータ回路６７を介して反転されたイネーブル信号が入力されるＮＯＲ回路６８と、その出力がゲート端子に入力されるＮチャネルトランジスタ８２と、インバータ回路６９を介して反転されたＮＯＲ回路６８の出力がゲート端子に入力されるＮチャネルトランジスタ８４とを有している。さらに、ＣＭＯＳ型レベル変換回路７０の出力ＱＨがゲート端子に入力されるＰチャネルトランジスタ６１とＣＭＯＳ型レベル変換回路８０の出力ＱＬがゲート端子に入力されるＮチャネルトランジスタ６２とで構成されるＣＭＯＳ型トライステートドライバ回路６０を設けている。
尚、ＮＡＮＤ回路６５、ＮＯＲ回路６８、インバータ回路６６、６７、６９に供給する電源は、パワーダウン時には遮断される。
【００５２】
次に、通常動作モードに関して説明する。パワーダウン制御線３０に“Ｌ”、パワーダウン制御線３１に“Ｈ”が印加され、イネーブル信号が“Ｈ”、データ信号が“Ｌ”の場合、ＣＭＯＳ型レベル変換回路７０のＮチャネルトランジスタ８１，８４はＯＮ、Ｐチャネルトランジスタ７１，Ｎチャネルトランジスタ８２はＯＦＦとなる。Ｎチャネルトランジスタ８４はＯＮされるのでＰチャネルトランジスタ７２もＯＮとなって、電源線８６の電源電位がＰチャネルトランジスタ６１のゲート端子に印加される。そのときＰチャネルトランジスタ６１はＯＦＦとなる。
【００５３】
また、ＣＭＯＳ型レベル変換回路８０のＮチャネルトランジスタ８１，８２はＯＮ、Ｐチャネルトランジスタ７１，Ｎチャネルトランジスタ８３，８４はＯＦＦとなる。Ｎチャネルトランジスタ８１，８２はＯＮされるのでＰチャネルトランジスタ７３もＯＮとなって、電源線８６の電源電位がＮチャネルトランジスタ６２のゲート端子に印加される。そのときＮチャネルトランジスタ６２はＯＮとなって、ＣＭＯＳ型トライステートドライバ回路６０は接地電源線８５の電位を出力する。
【００５４】
次に、パワーダウン制御線３０，３１のレベルはそのままでイネーブル信号が“Ｌ”、データ信号が“Ｈ”の場合、ＣＭＯＳ型レベル変換回路７０のＮチャネルトランジスタ８１，８４はＯＮ、Ｐチャネルトランジスタ７１，Ｎチャネルトランジスタ８２はＯＦＦとなる。Ｎチャネルトランジスタ８４はＯＮされるのでＰチャネルトランジスタ７２もＯＮとなって、電源線８６の電源電位がＰチャネルトランジスタ６１のゲート端子に印加される。そのときＰチャネルトランジスタ６１はＯＦＦとなる。
【００５５】
また、ＣＭＯＳ型レベル変換回路８０のＮチャネルトランジスタ８１，８４はＯＮ、Ｐチャネルトランジスタ７１，Ｎチャネルトランジスタ８２，８３はＯＦＦとなる。Ｎチャネルトランジスタ８４はＯＮされるのでＰチャネルトランジスタ７２もＯＮとなって、電源線８６の電源電位がＰチャネルトランジスタ７３のゲート端子に印加され、Ｐチャネルトランジスタ７３はＯＦＦとなるが、Ｎチャネルトランジスタ８４のＯＮにより“Ｌ”の信号をＮチャネルトランジスタ６２のゲート端子に印加する。そのときＮチャネルトランジスタ６２はＯＦＦとなってＣＭＯＳ型トライステートドライバ回路６０は“Ｚ”となる。
【００５６】
次に、パワーダウン制御線３０，３１のレベルはそのままでイネーブル信号が“Ｈ”、データ信号が“Ｈ”の場合、ＣＭＯＳ型レベル変換回路７０のＮチャネルトランジスタ８１，８２はＯＮ、Ｐチャネルトランジスタ７１，Ｎチャネルトランジスタ８３，８４はＯＦＦとなる。Ｎチャネルトランジスタ８１，８２はＯＮされるので“Ｌ”がＰチャネルトランジスタ６１のゲート端子に印加される。そのときＰチャネルトランジスタ６１はＯＮとなる。
【００５７】
また、ＣＭＯＳ型レベル変換回路８０のＮチャネルトランジスタ８１，８４はＯＮ、Ｐチャネルトランジスタ７１，Ｎチャネルトランジスタ８２，８３はＯＦＦとなる。Ｎチャネルトランジスタ８４はＯＮされるのでＰチャネルトランジスタ７２もＯＮとなって、電源線８６の電源電位がＰチャネルトランジスタ７３のゲート端子に印加され、Ｐチャネルトランジスタ７３はＯＦＦとなるが、Ｎチャネルトランジスタ８４のＯＮにより“Ｌ”の信号をＮチャネルトランジスタ６２のゲート端子に印加する。そのときＮチャネルトランジスタ６２はＯＦＦとなってＣＭＯＳ型トライステートドライバ回路６０は電源線８６の電源電位を出力する。
【００５８】
さらに、パワーダウン制御線３０，３１のレベルはそのままでイネーブル信号が“Ｌ”、データ信号が“Ｌ”の場合、ＣＭＯＳ型レベル変換回路７０のＮチャネルトランジスタ８１，８４はＯＮ、Ｐチャネルトランジスタ７１，Ｎチャネルトランジスタ８２はＯＦＦとなる。Ｎチャネルトランジスタ８４はＯＮされるのでＰチャネルトランジスタ７２もＯＮとなって、電源線８６の電源電位がＰチャネルトランジスタ６１のゲート端子に印加される。そのときＰチャネルトランジスタ６１はＯＦＦとなる。
【００５９】
また、ＣＭＯＳ型レベル変換回路８０のＮチャネルトランジスタ８１，８４はＯＮ、Ｐチャネルトランジスタ７１，Ｎチャネルトランジスタ８２，８３はＯＦＦとなる。Ｎチャネルトランジスタ４はＯＮされるのでＰチャネルトランジスタ７２もＯＮとなるが、Ｐチャネルトランジスタ７３はＯＦＦとなるので“Ｌ”の信号をＮチャネルトランジスタ６２のゲート端子に印加する。そのときＮチャネルトランジスタ６２はＯＦＦとなってＣＭＯＳ型トライステートドライバ回路６０は“Ｚ”となる。
【００６０】
次に、パワーダウンモードに関して説明する。パワーダウン時には、パワーダウン制御線３０に“Ｈ”、パワーダウン制御線３１に“Ｌ”が印加される。また、ＮＡＮＤ回路６５、ＮＯＲ回路６８、インバータ回路６６、６７、６９に供給する電源は遮断され、その出力電位は不定となる。ＣＭＯＳ型レベル変換回路７０は、Ｐチャネルトランジスタ７１，Ｎチャネルトランジスタ８３がＯＮ、Ｎチャネルトランジスタ８１がＯＦＦするため、Ｎチャネルトランジスタ８２，８４のＯＮ／ＯＦＦにかかわらず電源線８６の電源電位がＰチャネルトランジスタ６１のゲート端子に印加される。その時Ｐチャネルトランジスタ６１はＯＦＦとなる。また、ＣＭＯＳ型レベル変換回路８０については、ＣＭＯＳ型レベル変換回路７０のＰチャネルトランジスタ７１，Ｎチャネルトランジスタ８３がＯＮ、Ｎチャネルトランジスタ８１がＯＦＦするため、Ｎチャネルトランジスタ８２，８４のＯＮ／ＯＦＦにかかわらず、Ｎチャネルトランジスタ６２のゲート端子には接地電源が与えられ、Ｎチャネルトランジスタ６２はＯＦＦとなる。Ｐチャネルトランジスタ６１、Ｎチャネルトランジスタ６２はともにＯＦＦするので、ＣＭＯＳ型トライステートドライバ回路６０の出力は“Ｚ”となる。
【００６１】
以上のようにＣＭＯＳ型レベル変換回路をパワーダウンされる集積回路装置に備えることにより、パワーダウンモードにおいてＣＭＯＳ型トライステートドライバ回路のバスへの出力を“Ｚ”にして、電気的に開放状態にする。このためパワーダウンされない回路素子がバスを用いたデータ転送を余分な電力消費なく行えて、低消費電力化が可能となる。
【００６２】
【発明の効果】
この発明に係る集積回路装置は、第１導電型ＭＯＳトランジスタの一方のソース／ドレイン端子に第２導電型ＭＯＳトランジスタの一方のソース／ドレイン端子が接続され、他方のソース／ドレイン端子及びバックゲート端子が電気的に分離されている前記第１導電型ＭＯＳトランジスタからなるトライステートドライバ回路を設ける集積回路装置において、第１の定電位を印加するための第１の電源端子と、第２の定電位を印加するための第２の電源端子と、第３の定電位を印加するための第３の電源端子と、第１導電型ＭＯＳトランジスタの他方のソース／ドレイン端子は第２の電源端子に接続され、第１導電型ＭＯＳトランジスタのバックゲート端子は第３の電源端子に接続され、第２導電型ＭＯＳトランジスタの他方のソース／ドレイン端子が第１の電源端子に接続されるトライステートドライバ回路と、第２の電源端子及び第３の電源端子に接続され、その電位差を検出する電位差検出手段と、電位差検出手段に接続され、その出力によって第１導電型ＭＯＳトランジスタのゲート端子の電位を制御するゲート電位制御手段とを備えることにより、パワーダウンモードにおいて電源供給を効果的に遮断できる集積回路装置を得ることが可能となる。
【００６４】
また、一方のソース／ドレイン端子が互いに接続され、他方のソース／ドレイン端子及びバックゲート端子が電気的に接続されている第１導電型ＭＯＳトランジスタ及び第２導電型ＭＯＳトランジスタからなるトライステートドライバ回路を設ける集積回路装置において、第１の定電位を印加するための第１の電源端子と、第２の定電位を印加するための第２の電源端子と、第３の定電位を印加するための第３の電源端子と、第２の電源端子及び第３の電源端子に接続され、その電位差を検出する電位差検出手段と、電位差検出手段により第２の電源端子と第３の電源端子との間に電位差が検出された場合は、トライステートドライバ回路の第１導電型ＭＯＳトランジスタのゲート端子に対して第３の電源端子の電位と同じ電位を与え、トライステートドライバ回路の第２導電型ＭＯＳトランジスタのゲート端子に対して第１の電源端子の電位と同じ電位を与えるＣＭＯＳ型レベル変換回路とを備えることにより、パワーダウンモードにおいて電源供給を効果的に遮断でき、かつ通常動作時に内部回路での電力消費を低減できる集積回路装置を得ることが可能となる。
【００６５】
また、一方のソース／ドレイン端子が互いに接続され、他方のソース／ドレイン端子及びバックゲート端子が電気的に接続されている第１導電型ＭＯＳトランジスタ及び第２導電型ＭＯＳトランジスタからなるトライステートドライバ回路を設ける集積回路装置において、第１の定電位を印加するための第１の電源端子と、第２の定電位を印加するための第２の電源端子と、第２の電源端子と第１導電型ＭＯＳトランジスタの一方のソース／ドレイン端子の間を電気的に接続または遮断するためのスイッチ手段と、第１導電型ＭＯＳトランジスタのゲート端子の電位を制御するゲート電位制御手段と、スイッチ手段とゲート電位制御手段を制御する電源制御手段とを備え、トライステートドライバ回路を含む第１のブロックと、電源制御手段を含む第２のブロックに分割されており、第１導電型ＭＯＳトランジスタのバックゲート端子は第２の電源端子に接続され、電源制御手段により第１のブロックがパワーダウンする場合は、スイッチ手段が第２の電源端子と第１導電型ＭＯＳトランジスタの一方のソース／ドレイン端子の間を電気的に遮断し、ゲート電位制御手段は第２導電型ＭＯＳトランジスタのゲート端子の電位を第２の電源端子と等しい電位差とすることにより、さらに、パワーダウンモードにおいて電源供給を効果的に遮断でき、かつ通常動作時に内部回路での電力消費を低減できる集積回路装置を得ることが可能となる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による集積回路装置のブロック図である。
【図２】  この発明の実施の形態１によるＣＭＯＳ型入出力端子回路図である。
【図３】  この発明の実施の形態２による集積回路装置のブロック図である。
【図４】  この発明の実施の形態２による電位差検出回路図である。
【図５】  この発明の実施の形態２による入出力端子回路図である。
【図６】  従来のＣＭＯＳ型トライステートドライバ回路図である。
【図７】  従来の出力回路図である。
【図８】  従来の出力回路に対応する真理値表である。
【図９】  従来のＣＭＯＳ型レベル変換回路図である。
【図１０】  従来の出力回路図である。
【図１１】  従来の出力回路を用いた入出力回路図である。
【図１２】  従来の別の出力回路を用いた入出力回路図である。
【図１３】  従来のコンピュータシステム図である。
【図１４】  従来のパワーダウン時の電流流入経路の説明図である。
【図１５】  従来の特開平８−３０７２３８号公報に開示されているＣＭＯＳ型トライステートドライバ回路図である。
【図１６】  従来の特開平９−６４７１８号公報に開示されているＣＭＯＳ型トライステートドライバ回路図である。
【図１７】  従来の米国特許第４９６３７６６号に開示されているＣＭＯＳ型トライステートドライバ回路図である。
【符号の説明】
１８    電源                      １９    電源
２０    接地電源
１８ａ  電源                      １９ａ  電源
２０ａ  接地電源
２６    Ｐチャネルトランジスタ    ２７    Ｎチャネルトランジスタ
３２    出力                      ３３    出力
４０    出力イネーブル信号        ４１    出力データ信号
６０    ＣＭＯＳ型トライステートドライバ回路
６１    Ｐチャネルトランジスタ    ６２    Ｎチャネルトランジスタ
７０    ＣＭＯＳ型レベル変換回路
７３    Ｐチャネルトランジスタ    ７２    Ｐチャネルトランジスタ
８０    ＣＭＯＳ型レベル変換回路
８１    Ｎチャネルトランジスタ    ８３    Ｎチャネルトランジスタ
ＮＤ１  ＮＡＮＤ回路              ＮＤ２  ＮＡＮＤ回路
ＮＲ１  ＮＯＲ回路                ＮＲ２  ＮＯＲ回路
ＱＨ    出力                      ＱＬ    出力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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