(57)【特許請求の範囲】
【請求項１】
半導体メモリ装置の高電圧動作用昇圧回路において、電源電圧をブートストラッピング動作により昇圧させた高電圧ＶＰＰと、該高電圧ＶＰＰより多くブートストラッピング動作させ最も高く昇圧させ、出力端から前記高電圧ＶＰＰを出力するスイッチング素子の制御端にかかる電圧信号である最高電圧ＶＰＰＧとを各々別々に出力するＶＰＰポンプ部と、
高電圧動作信号により前記ＶＰＰポンプ部から出力された前記高電圧ＶＰＰと電源電圧と共に変動する第１の参照電圧とを比較検出した信号を発生するＶＰＰレベル検出部と、
前記高電圧動作信号により前記ＶＰＰポンプ部で昇圧された前記最高電圧ＶＰＰＧを受信し、前記第１の参照電圧より大きく電源電圧と共に変動する第２の参照電圧と比較検出した信号を発生するＶＰＰＧレベル検出部と、
前記ＶＰＰレベル検出部の出力信号と前記ＶＰＰＧレベル検出部の出力信号及び前記高電圧動作信号とを受信し、ＶＰＰポンピング動作を制御する信号を発生するＶＰＰコントロール回路部と、
前記ＶＰＰコントロール回路部の出力信号により発振動作をし、前記ＶＰＰポンプ部の動作を制御するための一定周期のパルス信号を発生するリングオシレータ部とを備え、
前記ＶＰＰコントロール回路部は、前記第１ＶＰＰレベル検出部の出力信号と、前記第２ＶＰＰレベル検出部の出力信号及び前記高電圧動作信号が全部‘ハイ’（ｈｉｇｈ  ｌｅｂｅｌ）の時、前記リングオシレータ部を動作させる信号を発生することを特徴とする高電圧動作用昇圧回路。
【請求項２】
前記ＶＰＰレベル検出部は、前記高電圧ＶＰＰが前記第１の参照電圧より高ければ、ＶＰＰポンピング動作をできないように制御する信号を発生し、前記高電圧ＶＰＰが前記第１の参照電圧より低ければ、ＶＰＰ電圧をポンピングするように制御する信号を発生することを特徴とする請求項１に記載の高電圧動作用昇圧回路。
【請求項３】
前記ＶＰＰＧレベル検出部は、前記最高電圧ＶＰＰＧが前記第２の参照電圧より高ければ、ＶＰＰポンピング動作をできないように制御する信号を発生し、前記最高電圧ＶＰＰＧが前記第２の参照電圧より低ければ、電源電圧をポンピングするように制御する信号を発生することを特徴とする請求項１に記載の高電圧動作用昇圧回路。
【請求項４】
前記リングオシレータ部は、前記ＶＰＰコントロール回路部の出力信号が‘ハイ’の時、一定周期のパルス信号を発生することを特徴とする請求項１に記載の高電圧動作用昇圧回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置の高電圧動作用昇圧回路に関し、特に高電圧ＶＰＰポンプ回路のブートストラップ電圧が一定レベル以上に上昇することを検出した信号により前記高電圧ポンプ回路の動作を制御することによって、ポンピング動作時の過度なブートストラップ電圧により高電圧ポンプ回路のトランジスタが破壊されることを防止できる高電圧動作用昇圧回路に関するものである。
【０００２】
【従来の技術】
一般に、ＤＲＡＭは、１つのトランジスタと１つのコンデンサとで構成されたメモリセルに、データをライトしたりリードすることができるランダムアクセスメモリで、ローアドレスストローブ（Ｒｏｗ  ＡｄｄｒｅｓｓＳｔｒｏｂｅ）信号であるラス／ＲＡＳがアクティブされると、この際入力されたローアドレスをデコードし、選択されたワードラインを駆動させることになる。
【０００３】
ところが、前記ＤＲＡＭは、メモリセルを構成する１つのセルトランジスタがＮＭＯＳを用いるので、スレショルド（ｔｈｒｅｓｈｏｌｄ）電圧Ｖｔｎによる電圧損失を考慮して電源電圧Ｖｃｃ＋スレショルド電圧Ｖｔｎ＋ΔＶの電位を発生するワードライン駆動用ＶＰＰ発生器を含む。すなわちトランジスタの特性からみて、ＰＭＯＳ型トランジスタの場合は、高電位をよく伝達するが、低電位を伝達する場合はスレショルド電圧以下の電位を伝達することが困難である。
また、ＮＭＯＳ型トランジスタの場合は、低電位はよく伝達するが、高電位を伝達する場合にはゲート電位よりスレショルド電圧だけ低い電位以上の電位を伝達することが難しい。このため、前記メモリセルのように、素子のサイズを小さくするか、ラッチ−アップ（ｌａｔｃｈ−ｕｐ）を防止する目的でＮＭＯＳ型トランジスタを使用する場合には、高電位をよく伝達するようにするために、ＮＭＯＳ型トランジスタのゲートに伝達しようとする高電位より最小限スレショルド電圧Ｖｔｎ以上だけ高い電位を印加しなければならない。したがって、ＤＲＡＭ素子のワードラインを駆動するためには、電源電圧Ｖｃｃより高い電位である高電圧ＶＰＰを必要とする。
【０００４】
図１は、従来技術による高電圧動作用昇圧回路のブロック図である。
高電圧動作用昇圧回路は、図示したように、ＶＰＰレベル検出部１０、ＶＰＰコントロール回路部２０、リングオシレータ部３０及びＶＰＰポンプ部４０で構成されている。ＶＰＰレベル検出部１０は、高電圧動作モードを示す信号である動作制御信号ＢＩＥが‘ハイ’の時、高電圧ＶＰＰと参照電圧Ｖｒｅｆとを比較して、高電圧ＶＰＰが目標値に到達したか否かを検出した信号ＶＰＢＳＢを出力する。
この際、高電圧ＶＰＰが参照電圧Ｖｒｅｆより高ければ、出力信号ＶＰＢＳＢは‘ロウ’とされ、ＶＰＰポンピング動作をできないように制御し、もし高電圧ＶＰＰが参照電圧Ｖｒｅｆより低ければ、出力信号ＶＰＢＳＢは‘ハイ’とされ、ＶＰＰポンピング動作をするように制御する。
【０００５】
ＶＰＰコントロール回路部２０は、ＶＰＰレベル検出部１０の出力信号ＶＰＢＳＢと動作制御信号ＢＩＥとを受信し、次段のリングオシレータ部３０の動作を制御する信号ＯＳＣＳＷを発生する。ＶＰＰコントロール回路部２０は、ＶＰＰレベル検出部１０の出力信号ＶＰＢＳＢと動作制御信号ＢＩＥが全部‘ハイ’の時、‘ハイ’の出力信号ＯＳＣＳＷを発生し、次段のリングオシレータ部３０が動作するように制御する。もし、ＶＰＰレベル検出部１０の出力信号ＶＰＢＳＢと動作制御信号ＢＩＥのうちいずれか１つでも‘ロウ’とされると、出力信号ＯＳＣＳＷは‘ロウ’とされ、次段のリングオシレータ部３０が動作できないように制御する。
【０００６】
リングオシレータ部３０は、ＶＰＰコントロール回路部２０の出力信号ＯＳＣＳＷが‘ハイ’の時、オシレーション動作をして一定周期のパルス信号ＢＰＯＳＣを発生し、‘ロウ’の時は動作をしない。ＶＰＰポンプ部４０は、リングオシレータ部３０から発生したパルス信号ＢＰＯＳＣによりＶＰＰ電圧が目標値に到達するまで電荷をポンピングさせる。
すなわち高電圧動作モードになれば、動作制御信号ＢＩＥは‘ハイ’にイネーブルされ、リングオシレータ部３０が動作を開始する。リングオシレータ部３０から発生したパルス信号ＢＰＯＳＣによりＶＰＰポンプ部４０が動作してＶＰＰ電圧を上昇させることになる。
次に、ＶＰＰレベル検出部１０は、ＶＰＰ電圧を検出し、検出した値が目標値に到達すればＶＰＰポンピング動作をできないように制御し、検出した値が目標値に到達していなければＶＰＰポンピング動作を継続するように制御する。このような動作を繰り返して、ＶＰＰ電圧は、一定の電位を維持することになる。
【０００７】
図２は、図１に図示された従来のＶＰＰレベル検出部１０の回路図である。
ＶＰＰレベル検出部は、高電圧ＶＰＰとノードＮｄ１との間に連結されたダイオード構造のＰＭＯＳトランジスタＰ１と、ノードＮｄ１とノードＮｄ２との間に連結され、ゲートに電源電圧ＶＤＤが印加され、ノードＮｄ１の電位が電源電圧ＶＤＤより高い時にオンとされるＰＭＯＳトランジスタＰ２と、ノードＮｄ２とノードＮｄ３との間に連結され、動作制御信号ＢＩＥが‘ハイ’の時にオンとされ、ノードＮｄ２の信号をノードＮｄ３に伝送するＰＭＯＳトランジスタＰ３と、ノードＮｄ３と接地電圧ＶＳＳとの間にダイオード構造で連結され、ノードＮｄ３の信号がスレショルド電圧Ｖｔｎ以上の時にオンとされ、ノードＮｄ３の電圧を接地電圧ＶＳＳに放電させるＮＭＯＳトランジスタＮ１と、ノードＮｄ３と接地電圧ＶＳＳとの間に連結され、動作制御信号ＢＩＥがロウの時にオンとされ、ノードＮｄ３の電圧を接地電圧ＶＳＳに放出させるＮＭＯＳトランジスタＮ２とで構成されている。
そして、電源電圧ＶＤＤとノードＮｄ５との間に接続され、ゲートに接地電圧ＶＳＳが印加されるＰＭＯＳトランジスタＰ４と、ノードＮｄ５と接地電圧ＶＳＳとの間に直列に連結され、ノードＮｄ３の信号と電源電圧ＶＤＤにより各々制御されるＮＭＯＳトランジスタＮ３、Ｎ４と、ノードＮｄ５と出力信号ＶＰＢＳＢを出力するノードＮｄ６との間に直列に連結されるインバータＩＶ１、ＩＶ２とで構成されている。
【０００８】
上記構成を有するＶＰＰレベル検出部１０は、動作制御信号ＢＩＥが‘ハイ’になれば、ＰＭＯＳトランジスタＰ３はオン、ＮＭＯＳトランジスタＮ２はオフとされ、ＶＰＰ−ＰＭＯＳトランジスタＰ１〜Ｐ３のスレショルド電圧Ｖｔｐ値がノードＮｄ３に伝送される。
この際、ＶＰＰ電圧が電源電圧ＶＤＤ＋｜２Ｖｔｐ｜以上となれば、出力信号ＶＰＢＳＢはロウとされ、ＶＰＰポンピング動作を停止させる。ここで、Ｖｔｐは、ＰＭＯＳトランジスタのスレショルド電圧である。他方、ＶＰＰ電圧が電源電圧ＶＤＤ＋｜２Ｖｔｐ｜より低ければ、出力信号ＶＰＢＳＢは‘ハイ’とされ、ＶＰＰ電圧をポンピングする昇圧動作を行わせる。
【０００９】
図３は、図１に示した従来のＶＰＰコントロール回路部２０の回路図である。
ＶＰＰコントロール回路部２０は、ＶＰＰレベル検出部１０の出力信号ＶＰＢＳＢと動作制御信号ＢＩＥを２入力とするＮＡＮＤゲートＮＡ１と、ＮＡＮＤゲートＮＡ１の出力ノードＮｄ７と信号ＯＳＣＳＷを出力する出力端子Ｎｄ８との間に直列に連結されるインバータＩＶ３〜ＩＶ５とで構成される。
ＶＰＰコントロール回路部２０は、ＶＰＰレベル検出部１０の出力信号ＶＰＢＳＢと動作制御信号ＢＩＥが全部  ‘ハイ’の時、‘ハイ’の出力信号ＯＳＣＳＷを発生する。出力信号ＯＳＣＳＷが‘ハイ’の時、次段のリングオシレータ部３０が動作しＶＰＰ電圧をポンピングする動作を行う。
【００１０】
図４は、図１に示したリングオシレータ部３０の回路図である。
リングオシレータ部３０は、ＶＰＰコントロール回路部２０の出力信号ＯＳＣＳＷと自分の出力信号ＯＳＣＳＷを２入力とするＮＡＮＤゲートＮＡ２と、ＮＡＮＤゲートＮＡ２の出力ノードＮｄ９と信号ＯＳＣＳＷを出力する出力端子Ｎｄ１０との間に直列に連結されるインバータＩＶ６〜ＩＶ９とで構成される。
リングオシレータ部３０は、ＶＰＰコントロール回路部２０の出力信号ＯＳＣＳＷが‘ハイ’の時、オシレーション動作をして一定周期のパルス信号ＢＰＯＳＣを発生し、‘ロウ’の時は動作をしない。
【００１１】
図５は、図１に示した従来のＶＰＰポンプ部４０の回路図である。
従来のＶＰＰポンプ部４０は、リングオシレータ部３０の出力信号ＢＰＯＳＣを受信する入力ノードＮｄ１１と、ノードＮｄ１１の信号を受信し、反転された信号をノードＮｄ１２に出力するインバータＩＶ１０と、ノードＮｄ１２とノードＮｄ１３との間に直列に連結されるインバータＩＶ１１〜ＩＶ１３と、ノードＮｄ１３にソース及びドレーンが共通に接続され、ゲートがノードＮｄ１４に連結され、ノードＮｄ１４にブートストラップ電圧を印加するＮＭＯＳトランジスタＮ５と、電源電圧ＶＤＤとノードＮｄ１４との間にダイオード構造で連結されるＮＭＯＳトランジスタＮ６と、インバータＩＶ１０の出力ノードＮｄ１２とノードＮｄ１６との間に接続されるインバータＩＶ１４と、ノードＮｄ１６にソース及びドレーンが共通に接続され、ゲートがノードＮｄ１７に連結され、ノードＮｄ１７にブートストラップ電圧を印加するＮＭＯＳトランジスタＮ８と、電源電圧ＶＤＤとノードＮｄ１７との間にダイオード構造で連結されるＮＭＯＳトランジスタＮ９と、ノードＮｄ１７にソース及びドレーンが共通に接続され、ゲートがノードＮｄ１８に連結され、ノードＮｄ１８にブートストラップ電圧を印加するＮＭＯＳトランジスタＮ１０と、電源電圧ＶＤＤとノードＮｄ１８との間にダイオード構造で連結されるＮＭＯＳトランジスタＮ１１と、ノードＮｄ１４とＶＰＰ電圧を出力する出力端子Ｎｄ１５との間に接続され、ゲートにノードＮｄ１８の信号が印加されるＮＭＯＳトランジスタＮ７とで構成されている。
ＶＰＰポンプ部４０は、ＶＰＰレベル検出部１０がない場合、リングオシレータ部３０から発生したパルス信号ＢＰＯＳＣにより２ＶＤＤだけの電位が瞬間的に発生してＶＰＰノードに電荷を供給する。
【００１２】
【発明が解決しようとする課題】
ところが、上記構成を有する従来の高電圧動作用昇圧回路は、ＶＰＰポンプ部４０のＮＭＯＳトランジスタＮ７のゲートに印加されるノードＮｄ１８の電位が最大３ＶＤＤ−｜２Ｖｔｎ｜電位が印加されるので、ＮＭＯＳトランジスタＮ７が破壊される恐れがあった。もし、電源電圧ＶＤＤが５Ｖである場合、１４Ｖの電位となり、ＮＭＯＳトランジスタＮ７の信頼性に致命的な影響を与えてトランジスタが破壊されるという問題点があった。
【００１３】
したがって、本発明は、上記従来の高電圧動作用昇圧回路における問題点に鑑みてなされたものであって、本発明の目的は、高電圧ＶＰＰポンプ回路のブートストラップ電圧が一定レベル以上と上昇することを検出した信号により高電圧ポンプ回路の動作を制御することによって、ポンピング動作時の過度なブートストラップ電圧により高電圧ポンプ回路のトランジスタが破壊されることを防止できる高電圧動作用昇圧回路を提供することにある。
【００１４】
【課題を解決するための手段】
上記のような目的を達成するためになされた本発明による高電圧動作用昇圧回路は、半導体メモリ装置の高電圧動作用昇圧回路において、電源電圧をブートストラッピング動作により昇圧させた高電圧ＶＰＰと、該高電圧ＶＰＰより多くブートストラッピング動作させ最も高く昇圧させ、出力端から前記高電圧ＶＰＰを出力するスイッチング素子の制御端にかかる電圧信号である最高電圧ＶＰＰＧとを各々別々に出力するＶＰＰポンプ部と、高電圧動作信号により前記ＶＰＰポンプ部から出力された前記高電圧ＶＰＰと電源電圧と共に変動する第１の参照電圧とを比較検出した信号を発生するＶＰＰレベル検出部と、前記高電圧動作信号により前記ＶＰＰポンプ部で昇圧された前記最高電圧ＶＰＰＧを受信し、前記第１の参照電圧より大きく電源電圧と共に変動する第２の参照電圧と比較検出した信号を発生するＶＰＰＧレベル検出部と、前記ＶＰＰレベル検出部の出力信号と前記ＶＰＰＧレベル検出部の出力信号及び前記高電圧動作信号とを受信し、ＶＰＰポンピング動作を制御する信号を発生するＶＰＰコントロール回路部と、前記ＶＰＰコントロール回路部の出力信号により発振動作をし、前記ＶＰＰポンプ部の動作を制御するための一定周期のパルス信号を発生するリングオシレータ部とを備え、前記ＶＰＰコントロール回路部は、前記第１ＶＰＰレベル検出部の出力信号と、前記第２ＶＰＰレベル検出部の出力信号及び前記高電圧動作信号が全部‘ハイ’（ｈｉｇｈ  ｌｅｂｅｌ）の時、前記リングオシレータ部を動作させる信号を発生することを特徴とする。
【００１５】
また、前記ＶＰＰレベル検出部は、前記高電圧ＶＰＰが前記第１の参照電圧より高ければ、ＶＰＰポンピング動作をできないように制御する信号を発生し、前記高電圧ＶＰＰが前記第１の参照電圧より低ければ、ＶＰＰ電圧をポンピングするように制御する信号を発生することを特徴とする。
また、前記ＶＰＰＧレベル検出部は、前記最高電圧ＶＰＰＧが前記第２の参照電圧より高ければ、ＶＰＰポンピング動作をできないように制御する信号を発生し、前記最高電圧ＶＰＰＧが前記第２の参照電圧より低ければ、電源電圧をポンピングするように制御する信号を発生することを特徴とする。
また、前記リングオシレータ部は、前記ＶＰＰコントロール回路部の出力信号が‘ハイ’の時、一定周期のパルス信号を発生することを特徴とする。
【００１６】
【発明の実施の形態】
次に、本発明にかかる高電圧動作用昇圧回路の実施の形態の具体例を図面を参照しながら説明する。尚、実施例を説明するための図面において、同じ機能を有するものは同じ符号符号を使用しその反復的な説明は省略する。
【００１７】
図６は、本発明による高電圧動作用昇圧回路のブロック図である。高電圧動作用昇圧回路は、図示したように、ＶＰＰレベル検出部１００、ＶＰＰＧレベル検出部１１０、ＶＰＰコントロール回路部２００、リングオシレータ部３００及びＶＰＰポンプ部４００で構成される。ＶＰＰＧレベル検出部１１０、ＶＰＰコントロール回路部２００及びＶＰＰポンプ部４００は、図１のものから追加及び変更されたものである。
【００１８】
ＶＰＰレベル検出部１００は、図１と同様に、高電圧動作モードを示す信号である動作制御信号ＢＩＥが‘ハイ’の時、高電圧ＶＰＰと、電源電圧と共に変動する第１の参照電圧Ｖｒｅｆ１とを比較し、高電圧ＶＰＰが目標値に到達したか否かを検出した信号ＶＰＢＳＢを出力する。この際、高電圧ＶＰＰが第１の参照電圧Ｖｒｅｆ１より高ければ、出力信号ＶＰＢＳＢは‘ロウ’とされ、ＶＰＰポンピング動作をできないように制御し、もし高電圧ＶＰＰが第１の参照電圧Ｖｒｅｆ１より低ければ、出力信号ＶＰＢＳＢは‘ハイ’とされ、ＶＰＰ電圧をポンピングするように制御する。
【００１９】
ＶＰＰＧレベル検出部１１０は、動作制御信号ＢＩＥが‘ハイ’の時ＶＰＰポンプ部４００で発生する最高電圧ＶＰＰＧを受信し、第１の参照電圧より大きく電源電圧と共に変動する第２の参照電圧Ｖｒｅｆ２と比較検出した信号ＶＰＧＢＳＢを出力する。この際、電圧ＶＰＰＧが第２の参照電圧Ｖｒｅｆ２より高ければ、出力信号ＶＰＧＢＳＢは‘ロウ’とされ、ＶＰＰポンピング動作をできないように制御し、もし前記電圧ＶＰＰＧが第２の参照電圧Ｖｒｅｆ２より低ければ、出力信号ＶＰＧＢＳＢは‘ハイ’とされ、ＶＰＰ電圧をポンピングするように制御する。
【００２０】
ＶＰＰコントロール回路部２００は、ＶＰＰレベル検出部１００、ＶＰＰＧレベル検出部１１０の出力信号ＶＰＢＳＢ、ＶＰＧＢＳＢ及び動作制御信号ＢＩＥを受信し、次段のリングオシレータ部３００の動作を制御する信号ＯＳＣＳＷを発生する。ＶＰＰコントロール回路部２００は、ＶＰＰレベル検出部１００、ＶＰＰＧレベル検出部１１０の出力信号ＶＰＢＳＢ、ＶＰＧＢＳＢと動作制御信号ＢＩＥが全部‘ハイ’の時、‘ハイ’の出力信号ＯＳＣＳＷを発生し、次段のリングオシレータ部３００が動作するように制御する。もしＶＰＰレベル検出部１００、ＶＰＰＧレベル検出部１１０の出力信号ＶＰＢＳＢ、ＶＰＧＢＳＢ及び動作制御信号ＢＩＥのうちいずれか１つでも‘ロウ’とされると、出力信号ＯＳＣＳＷは‘ロウ’とされ、次段のリングオシレータ部３００が動作できないように制御する。
【００２１】
リングオシレータ部３００は、図１と同様に、ＶＰＰコントロール回路部２００の出力信号ＯＳＣＳＷが‘ハイ’の時、オシレーション動作をして一定周期のパルス信号ＢＰＯＳＣを発生し、‘ロウ’の時は動作をしない。ＶＰＰポンプ部４００は、リングオシレータ部３００から発生したパルス信号ＢＰＯＳＣによりＶＰＰ電圧が目標値に到達するまで電荷をポンピングさせる。ここで、最高電圧ＶＰＰＧは、ＶＰＰポンプ部４００でブートストラッピング動作により最も高く昇圧された電圧信号であって、ＶＰＰＧレベル検出部１１０にフィードバックされて入力される。
【００２２】
まず、高電圧動作モードになると、動作制御信号ＢＩＥは‘ハイ’にイネーブルされ、リングオシレータ部３００が動作を開始する。リングオシレータ部３００で発生したパルス信号ＢＰＯＳＣによりＶＰＰポンプ部４００が動作しＶＰＰ電圧を上昇させることになる。次に、ＶＰＰレベル検出部１００は、動作制御信号ＢＩＥが‘ハイ’の時、ＶＰＰ電圧を検出し、検出した値が目標値に到達すればＶＰＰポンピング動作をできないように制御し、検出した値が目標値に到達していなければＶＰＰ電圧をポンピング動作により昇圧させるように制御する信号ＶＰＢＳＢを発生させる。
【００２３】
そして、ＶＰＰＧレベル検出部１１０は、動作制御信号ＢＩＥが‘ハイ’の時、ＶＰＰポンプ部４００で発生した最も高い電圧最高電圧ＶＰＰＧを受信し、この最高電圧ＶＰＰＧのレベルが第２の参照電圧以上に過度に上昇することになれば、これ以上ＶＰＰポンピング動作をできないように出力信号ＶＰＧＢＳＢを‘ロウ’とする。そうでない場合には出力信号ＶＰＧＢＳＢは‘ハイ’である。
【００２４】
ＶＰＰレベル検出部１００の出力信号ＶＰＢＳＢとＶＰＰＧレベル検出部１１０の出力信号ＶＰＧＢＳＢ及び動作制御信号ＢＩＥが全部‘ハイ’の時、ＶＰＰコントロール回路部２００は、ＶＰＰポンプ部４００がＶＰＰ電圧をポンピングするように、リングオシレータ部３００を動作させる。他方、ＶＰＰレベル検出部１００の出力信号ＶＰＢＳＢとＶＰＰＧレベル検出部１１０の出力信号ＶＰＧＢＳＢ及び動作制御信号ＢＩＥのうちいずれか１つでも‘ロウ’とされると、ＶＰＰコントロール回路部２００は、ＶＰＰポンプ部４００がＶＰＰ電圧をポンピングできないように、リングオシレータ部３００の動作を停止させる。このような動作を繰り返すことによって、ＶＰＰ電圧は、一定の電位を維持でき、過度なＶＰＰ電圧のポンピングによりＶＰＰポンプ部４００のトランジスタが破壊されることを防止できる。
【００２５】
図７は、図６に図示したＶＰＰＧレベル検出部１１０の回路図である。
ＶＰＰＧレベル検出部１１０は、図示したように、ＶＰＰポンプ部４００の出力電圧ＶＰＰとノードＮｄ１との間に直列に連結されるダイオード構造のＰＭＯＳトランジスタＰ２１〜Ｐ２３と、ノードＮｄ１とノードＮｄ２との間に連結され、ゲートに電源電圧ＶＤＤが印加され、ノードＮｄ１の電位が電源電圧ＶＤＤより高い時にオンとされるＰＭＯＳトランジスタＰ２４と、ノードＮｄ２とノードＮｄ３との間に連結され、動作制御信号ＢＩＥが‘ハイ’の時にオンとされ、ノードＮｄ２の信号をノードＮｄ３に伝送するＰＭＯＳトランジスタＰ２５と、ノードＮｄ３と接地電圧ＶＳＳとの間にダイオード構造で連結され、ノードＮｄ３の信号がスレショルド電圧Ｖｔｎ以上の時オンとされ、ノードＮｄ３の電圧を接地電圧ＶＳＳに放電させるＮＭＯＳトランジスタＮ２１と、ノードＮｄ３と接地電圧ＶＳＳとの間に連結され、動作制御信号ＢＩＥが‘ロウ’の時にオンとされ、ノードＮｄ３の電圧を接地電圧ＶＳＳに放電させるＮＭＯＳトランジスタＮ２２とで構成される。
【００２６】
さらに、電源電圧ＶＤＤとノードＮｄ５との間に接続され、ゲートに接地電圧ＶＳＳが印加されるＰＭＯＳトランジスタＰ２６と、ノードＮｄ５と接地電圧ＶＳＳとの間に直列に連結され、ノードＮｄ３の信号と電源電圧ＶＤＤにより各々制御されるＮＭＯＳトランジスタＮ２３、Ｎ２４と、ノードＮｄ５と出力信号ＶＰＧＢＳＢを出力するノードＮｄ６との間に直列に連結されるインバータＩＶ２、ＩＶ３とで構成される。
【００２７】
ＶＰＰＧレベル検出部１１０は、動作制御信号ＢＩＥが‘ハイ’とされると、ＰＭＯＳトランジスタＰ２５はオン、ＮＭＯＳトランジスタＮ２２はオフとされる。この際、ＶＰＰポンプ部４００から受信された最高電圧ＶＰＰＧのレベルが２ＶＤＤ以上となれば、出力信号ＶＰＧＢＳＢが‘ロウ’とされる。この際、センシングレベルは、ＰＭＯＳトランジスタＰ２１〜Ｐ２４の大きさにより決定される。すなわち出力信号ＶＰＧＢＳＢは、最高電圧ＶＰＰＧのレベルが過度に上昇することになれば、‘ロウ’とされ、ＶＰＰポンプによる昇圧動作を停止させる。そして、最高電圧ＶＰＰＧが２ＶＤＤ以下の時、出力信号ＶＰＧＢＳＢは‘ハイ’とされ、ＶＰＰ電圧をポンピングする昇圧動作を行わせる。ここで、本発明の昇圧回路は、従来技術とは異なって、ＶＰＰポンプ部４００から出力される２つの出力電圧、ＶＰＰ電圧、最高電圧ＶＰＰＧのセンシング結果によって昇圧回路の動作有無を決定することになる。
【００２８】
図８は、図６に図示したＶＰＰコントロール回路部２００の回路図である。
ＶＰＰコントロール回路部２００は、ＶＰＰレベル検出部１００、ＶＰＰＧレベル検出部１１０の出力信号ＶＰＢＳＢ、ＶＰＧＢＳＢと動作制御信号ＢＩＥを３入力とするＮＡＮＤゲートＧ４と、ＮＡＮＤゲートＧ４の出力ノードＮｄ７と信号ＯＳＣＳＷを出力する出力端子Ｎｄ８との間に直列に連結されるインバータＧ５〜Ｇ７とで構成される。
【００２９】
ＶＰＰコントロール回路部２００は、ＶＰＰレベル検出部１００、ＶＰＰＧレベル検出部１１０の出力信号ＶＰＢＳＢ、ＶＰＧＢＳＢと動作制御信号ＢＩＥが全部‘ハイ’の時、‘ハイ’の出力信号ＯＳＣＳＷを発生する。出力信号ＯＳＣＳＷが‘ハイ’の時、次段のリングオシレータ部３００が動作し、ＶＰＰ電圧をポンピングする動作を行う。他方、ＶＰＰレベル検出部１００、ＶＰＰＧレベル検出部１１０の出力信号ＶＰＢＳＢ、ＶＰＧＢＳＢと動作制御信号ＢＩＥのうちいずれか１つでもが‘ロウ’とされると、出力信号ＯＳＣＳＷは‘ロウ’とされ、ＶＰＰ電圧ポンピングが行われないように次段のリングオシレータ部３００の動作を停止させる。
【００３０】
リングオシレータ部３００は、図４と同様に、ＶＰＰコントロール回路部２００の出力信号ＯＳＣＳＷと自分の出力信号ＯＳＣＳＷを２入力とするＮＡＮＤゲートＮＡ２と、ＮＡＮＤゲートＮＡ２の出力ノードＮｄ９と信号ＯＳＣＳＷを出力する出力端子Ｎｄ１０との間に直列に連結されるインバータＩＶ６〜ＩＶ９とで構成される。リングオシレータ部３００は、ＶＰＰコントロール回路部２００の出力信号ＯＳＣＳＷが‘ハイ’の時、オシレーション動作をして一定周期のパルス信号ＢＰＯＳＣを発生し、‘ロウ’の時は動作をしない。
【００３１】
図９は、図６に図示したＶＰＰポンプ部４００の回路図である。
ＶＰＰポンプ部４００は、図示したように、リングオシレータ部３００の出力信号ＢＰＯＳＣを受信する入力ノードＮｄ１１と、ノードＮｄ１１の信号を受信し、反転された信号をノードＮｄ１２に出力するインバータＧ８と、ノードＮｄ１２とノードＮｄ１３と間に直列に連結されるインバータＧ９〜Ｇ１１と、ノードＮｄ１３にソース及びドレーンが共通に接続され、ゲートがノードＮｄ１４に連結され、ノードＮｄ１４にブートストラップ電圧を印加するＮＭＯＳトランジスタＮ２５と、電源電圧ＶＤＤとノードＮｄ１４との間にダイオード構造で連結されるＮＭＯＳトランジスタＮ２６と、インバータＧ８の出力ノードＮｄ１２とノードＮｄ１６との間に接続されるインバータＧ１２と、ノードＮｄ１６にソース及びドレーンが共通に接続され、ゲートがノードＮｄ１７に連結され、ノードＮｄ１７にブートストラップ電圧を印加するＮＭＯＳトランジスタＮ２８と、電源電圧ＶＤＤとノードＮｄ１７との間にダイオード構造で連結されるＮＭＯＳトランジスタＮ２９と、ノードＮｄ１７にソース及びドレーンが共通に接続され、ゲートが最高電圧ＶＰＰＧを出力するノードＮｄ１８に連結され、ノードＮｄ１８にブートストラップ電圧を印加するＮＭＯＳトランジスタＮ３０と、電源電圧ＶＤＤとノードＮｄ１８との間にダイオード構造で連結されるＮＭＯＳトランジスタＮ３１と、ノードＮｄ１４とＶＰＰ電圧を出力する出力端子Ｎｄ１５との間に接続され、ゲートにノードＮｄ１８の信号が印加されるＮＭＯＳトランジスタＮ２７とで構成される。
【００３２】
ＶＰＰポンプ部４００は、リングオシレータ部３００の出力信号ＢＰＯＳＣが‘ハイ’の時、ノードＮｄ１３が‘ハイ’とされ、ノードＮｄ１４の電位をＮＭＯＳトランジスタＮ２５によりブートストラッピングさせる。この際、ノードＮｄ１４の電位は、ＮＭＯＳトランジスタＮ２６を介して供給された電源電圧ＶＤＤによりＶＤＤ−Ｖｔｎとなるが、ＮＭＯＳトランジスタＮ２５のブートストラッピング動作により２ＶＤＤ−Ｖｔｎとなる。一方、ノードＮｄ１７の電位は、同様に、ＮＭＯＳトランジスタＮ２９を介して供給された電源電圧ＶＤＤによりＶＤＤ−Ｖｔｎとなるが、ＮＭＯＳトランジスタＮ２８のブートストラッピング動作により２ＶＤＤ−Ｖｔｎとなる。そして、最高電圧ＶＰＰＧを出力するノードＮｄ１８の電位は、ノードＮｄ１７の電位が２ＶＤＤ−Ｖｔｎであるから、ＮＭＯＳトランジスタＮ３０によりブートストラッピングされた３ＶＤＤ−Ｖｔｎとなる。したがって、ノードＮｄ１５に出力されるＶＰＰ電圧は２ＶＤＤとなる。
【００３３】
結果的に、ＶＰＰＧレベル検出部１１０でのセンシングレベルは２ＶＤＤであるから、最高電圧ＶＰＰＧの電位となり、従来の３ＶＤＤ−｜Ｖｔｎ｜より低い電圧となるが、スレショルド電圧Ｖｔｎのドロップ（ｄｒｏｐ）を除去できる電位となる。これにより、信頼性を確保するとともに、動作の効率性を得ることができる。
【００３４】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００３５】
【発明の効果】
以上説明したように、本発明による高電圧動作用昇圧回路によれば、高電圧ＶＰＰポンプ回路のブートストラップ電圧が一定レベル以上と上がることを検出し、ポンピング動作を制御することによって、ポンピング動作時の過度なブートストラップ電圧によりＶＰＰポンプ回路のトランジスタが破壊されることを防止することができる。したがって、高電圧モードであるバーンイン時に昇圧回路の信頼性を確保することができ、安定した昇圧動作を行うことができるという効果を奏する。
【図面の簡単な説明】
【図１】  従来技術による高電圧動作用昇圧回路のブロック図である。
【図２】  図１に示したＶＰＰレベル検出部の回路図である。
【図３】  図１に示したＶＰＰコントロール回路部の回路図である。
【図４】  図１に示したリングオシレータ部の回路図である。
【図５】  図１に示したＶＰＰポンプ部の回路図である。
【図６】  本発明による高電圧動作用昇圧回路のブロック図である。
【図７】  図６に示したＶＰＰＧレベル検出部の回路図である。
【図８】  図６に示したＶＰＰコントロール回路部の回路図である。
【図９】  図６に示したＶＰＰポンプ部の回路図である。
【符号の説明】
１００      ＶＰＰレベル検出部
１１０      ＶＰＰＧレベル検出部
２００      ＶＰＰコントロール回路部
３００      リングオシレータ部
４００      ＶＰＰポンプ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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