(57)【特許請求の範囲】
【請求項１】
クロック信号に対するデータ信号のスキューを補正するためのスキュー補正装置であって、
前記クロック信号を可変の遅延量だけ遅延させた遅延クロック信号を生成するための可変ディレイラインと、
前記データ信号の遷移と前記遅延クロック信号の位相とを比較する位相比較器と、
保持した電圧に応じて前記可変ディレイラインの遅延量を調整する電圧保持手段と、
前記電圧保持手段の電圧を前記位相比較器の比較結果に応じて変更する充放電手段と、
初期設定として、位相比較動作の開始時における前記電圧保持手段の電圧の初期値を設定する充電手段と、
前記初期設定として、前記可変ディレイラインが遅延調整可能な範囲の中間の遅延量だけ前記クロック信号を遅延させた状態で位相比較動作を開始するように前記充電手段を制御して前記初期値を決定する制御回路とを備えていることを特徴とするスキュー補正装置。
【請求項２】
請求項１において、
位相比較開始時において前記可変ディレイラインが遅延量を減らす方向及び遅延量を増やす方向にそれぞれクロック周期の半分以上の遅延可変範囲を持つことを特徴とするスキュー補正装置。
【請求項３】
請求項２において、
前記制御回路は、前記可変ディレイラインの出力の遷移を検出し且つ該遷移を表すクロック検出信号を出力するクロック検出器を備えていると共に、前記クロック検出器が該遷移を検出していることを条件に位相比較動作を開始させることを特徴とするスキュー補正装置。
【請求項４】
請求項３において、
前記制御回路は、前記初期設定において、前記電圧保持手段の電圧を前記充電手段による１回の充電によって所定の電圧に設定することを特徴とするスキュー補正装置。
【請求項５】
請求項３において、
前記制御回路は、前記初期設定において、前記電圧保持手段の電圧が一定の増加率で増大すると共に前記クロック検出信号が出力されていることを条件に前記初期値が決定されるように、前記充電手段を制御することを特徴とするスキュー補正装置。
【請求項６】
請求項５において、
前記制御回路は、前記クロック検出信号の出力後にさらに所定の電圧が前記電圧保持手段に印加されて前記初期値が決定されるように、前記充電手段を制御することを特徴とするスキュー補正装置。
【請求項７】
請求項３において、
前記制御回路は、前記初期設定において、前記電圧保持手段の電圧が所定の電圧ずつ段階的に増大するように、且つ該各段階毎に前記クロック検出信号の出力の確認を行なって該クロック検出信号が出力された段階からさらに所定数の段階だけ前記所定の電圧が前記電圧保持手段に繰り返し印加されて前記初期値が決定されるように、前記充電手段を制御することを特徴とするスキュー補正装置。
【請求項８】
請求項３において、
前記制御回路は、前記クロック検出器からの前記クロック検出信号の出力が停止した場合、前記電圧保持手段をリセットして前記初期設定から再び行なうことを特徴とするスキュー補正装置。
【請求項９】
請求項２において、
前記制御回路は、前記初期設定の終了後、所定の時間をおいて位相比較動作を開始させることを特徴とするスキュー補正装置。
【請求項１０】
請求項２において、
前記制御回路は、前記可変ディレイラインの遅延量がその可変範囲の上限に達した場合に前記電圧保持手段をリセットして前記初期設定から再び行なうことを特徴とするスキュー補正装置。
【請求項１１】
請求項２において、
前記制御回路は、前記可変ディレイラインの遅延量がその可変範囲の下限に達した場合に前記電圧保持手段をリセットして前記初期設定から再び行なうことを特徴とするスキュー補正装置。
【請求項１２】
請求項２において、
前記制御回路は、前記クロック信号の周波数に応じて前記初期値を変更するように前記充電手段を制御することを特徴とするスキュー補正装置。
【請求項１３】
請求項１２において、
前記制御回路は、前記クロック信号の周波数を検出する周波数検出回路を備えていると共に前記周波数検出回路の検出結果に応じて前記初期値を変更するように前記充電手段を制御することを特徴とするスキュー補正装置。
【請求項１４】
クロック信号に対するデータ信号のスキューを補正するためのスキュー補正装置であって、
前記データ信号を可変の遅延量だけ遅延させた遅延データ信号を生成するための可変ディレイラインと、
前記遅延データ信号の遷移と前記クロック信号の位相とを比較する位相比較器と、
保持した電圧に応じて前記可変ディレイラインの遅延量を調整する電圧保持手段と、
前記電圧保持手段の電圧を前記位相比較器の比較結果に応じて変更する充放電手段と、
初期設定として、位相比較動作の開始時における前記電圧保持手段の電圧の初期値を設定する充電手段と、
前記初期設定として、前記可変ディレイラインが遅延調整可能な範囲の中間の遅延量だけ前記データ信号を遅延させた状態で位相比較動作を開始するように前記充電手段を制御して前記初期値を決定する制御回路とを備えていることを特徴とするスキュー補正装置。
【請求項１５】
請求項１４において、
位相比較開始時において前記可変ディレイラインが遅延量を減らす方向及び遅延量を増やす方向にそれぞれクロック周期の半分以上の遅延可変範囲を持つことを特徴とするスキュー補正装置。
【請求項１６】
請求項１５において、
前記制御回路は、前記可変ディレイラインの出力の遷移を検出し且つ該遷移を表すクロック検出信号を出力するクロック検出器を備えていると共に、前記クロック検出器が該遷移を検出していることを条件に位相比較動作を開始させることを特徴とするスキュー補正装置。
【請求項１７】
請求項１６において、
前記制御回路は、前記初期設定において、前記電圧保持手段の電圧を前記充電手段による１回の充電によって所定の電圧に設定することを特徴とするスキュー補正装置。
【請求項１８】
請求項１６において、
前記制御回路は、前記初期設定において、前記電圧保持手段の電圧が一定の増加率で増大すると共に前記クロック検出信号が出力されていることを条件に前記初期値が決定されるように、前記充電手段を制御することを特徴とするスキュー補正装置。
【請求項１９】
請求項１８において、
前記制御回路は、前記クロック検出信号の出力後にさらに所定の電圧が前記電圧保持手段に印加されて前記初期値が決定されるように、前記充電手段を制御することを特徴とするスキュー補正装置。
【請求項２０】
請求項１６において、
前記制御回路は、前記初期設定において、前記電圧保持手段の電圧が所定の電圧ずつ段階的に増大するように、且つ該各段階毎に前記クロック検出信号の出力の確認を行なって該クロック検出信号が出力された段階からさらに所定数の段階だけ前記所定の電圧が前記電圧保持手段に繰り返し印加されて前記初期値が決定されるように、前記充電手段を制御することを特徴とするスキュー補正装置。
【請求項２１】
請求項１６において、
前記制御回路は、前記クロック検出器からの前記クロック検出信号の出力が停止した場合、前記電圧保持手段をリセットして前記初期設定から再び行なうことを特徴とするスキュー補正装置。
【請求項２２】
請求項１５において、
前記制御回路は、前記初期設定の終了後、所定の時間をおいて位相比較動作を開始させることを特徴とするスキュー補正装置。
【請求項２３】
請求項１５において、
前記制御回路は、前記可変ディレイラインの遅延量がその可変範囲の上限に達した場合に前記電圧保持手段をリセットして前記初期設定から再び行なうことを特徴とするスキュー補正装置。
【請求項２４】
請求項１５において、
前記制御回路は、前記可変ディレイラインの遅延量がその可変範囲の下限に達した場合に前記電圧保持手段をリセットして前記初期設定から再び行なうことを特徴とするスキュー補正装置。
【請求項２５】
請求項１５において、
前記制御回路は、前記クロック信号の周波数に応じて前記初期値を変更するように前記充電手段を制御することを特徴とするスキュー補正装置。
【請求項２６】
請求項２５において、
前記制御回路は、前記クロック信号の周波数を検出する周波数検出回路を備えていると共に前記周波数検出回路の検出結果に応じて前記初期値を変更するように前記充電手段を制御することを特徴とするスキュー補正装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号に対するデータ信号のスキューを補正するためのスキュー補正装置に関するものである。
【背景技術】
【０００２】
高速データ通信システムにおいてデータ受信要素は、クロック信号のクロックエッジよりもセットアップ時間と呼ばれる一定時間以前にデータ信号が確定していることを要求する。また、クロック信号に対して所定のセットアップ時間が確保されるようにデータ信号が生成されたとしても、クロック信号の伝搬遅延時間とデータ信号の伝搬遅延時間とが異なる場合には、クロック信号とデータ信号との間にスキュー（時間的な「ずれ」）が生じる。その結果、データ受信要素が受け取るクロック信号とデータ信号との位相関係に問題が生じる。特に、通信速度が高速になるに従って、この「ずれ」は誤データの受信の原因になりやすい。
【０００３】
このような問題に対する従来のスキュー補正装置は、データ信号の遷移を検出し且つ該検出を表すパルス信号を供給するための遷移検出器と、データ信号を可変の遅延量だけ遅延させた遅延データ信号を生成するための可変ディレイラインと、前記のパルス信号の供給を条件として前記の遅延データ信号の遷移とクロック信号の位相と比較すると共に前記の遅延データ信号の遷移が前記クロック信号のクロックエッジと実質的に同相になるように可変ディレイラインの遅延量を制御するための位相比較器を備えている。この従来技術によれば、クロックエッジとデータ信号との間のスキューを補正することができる。また、通常動作モードにおいても温度変化等の環境変化に応じたスキュー補正が可能となる（例えば特許文献１参照）。
【特許文献１】特開平１１−１６８３６５号公報（特に図１）
【特許文献２】米国特許第６７５９８８２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、クロック信号やデータ信号にはジッター（クロックエッジの「揺らぎ」）が存在しているため、スキューは常に変動する。ジッターは複数の周波数成分から構成されており、正確なデータ受信を行なうためには、通常、速い周波数のジッターをフィルタにより除去すると共に遅い周波数のジッターに追従して動作することが好ましい。
【０００５】
しかしながら、ジッターに追従して動作するためには、従来補正の対象としていたスキューに加えて、ジッターに起因するスキューを補正するだけのマージンが可変ディレイラインの遅延可変範囲に設定されている必要があるが、従来のスキュー補正装置には、このようなマージンが可変ディレイラインの遅延可変範囲に設定されていなかった。また、従来のスキュー補正装置においては、特に、可変ディレイラインの遅延可変範囲の上限付近又は下限付近でロックして動作しているような場合、ジッターに追従して可変ディレイラインの遅延量を増減させることができなくなるので、データ受信に誤りが生じやすくなる。
【０００６】
前記に鑑み、本発明は、ジッター耐性の強いデータ受信を実現できるスキュー補正装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
前記の目的を達成するための本発明の基本的な考え方は、初期設定において、可変ディレイラインの遅延量の可変範囲の中間から位相比較動作を開始するように可変ディレイラインの制御電圧を設定するというものである。このとき、可変ディレイラインの遅延量のの可変範囲として、遅延を増加させる方向及び遅延を減少させる方向の両方向について、クロック周期の１／２周期以上の遅延量と、ジッターによるスキューを補正するために必要となる遅延量とを加え合わせた可変範囲を持たせる。これにより、位相比較動作の開始時点で予め生じていたスキューを±１／２周期の範囲の遅延量によって補正することができると共に、ジッターにより発生するスキューに対しても追従して補正することができる。また、可変ディレイラインの遅延量がその可変範囲の上限又は下限に達した場合には、可変ディレイラインの制御電圧をリセットすることによって初期設定から再び行なうものである。
【０００８】
具体的には、本発明に係る第１のスキュー補正装置は、クロック信号に対するデータ信号のスキューを補正するためのスキュー補正装置であって、クロック信号を可変の遅延量だけ遅延させた遅延クロック信号を生成するための可変ディレイラインと、データ信号の遷移と遅延クロック信号の位相とを比較する位相比較器と、保持した電圧に応じて可変ディレイラインの遅延量を調整する電圧保持手段と、電圧保持手段の電圧を位相比較器の比較結果に応じて変更する充放電手段と、初期設定として、位相比較動作の開始時における電圧保持手段の電圧の初期値を設定する充電手段と、初期設定として、可変ディレイラインが遅延調整可能な範囲の中間の遅延量だけクロック信号を遅延させた状態で位相比較動作を開始するように充電手段を制御して初期値を決定する制御回路とを備えている。
【０００９】
また、本発明に係る第２のスキュー補正装置は、クロック信号に対するデータ信号のスキューを補正するためのスキュー補正装置であって、データ信号を可変の遅延量だけ遅延させた遅延データ信号を生成するための可変ディレイラインと、遅延データ信号の遷移とクロック信号の位相とを比較する位相比較器と、保持した電圧に応じて可変ディレイラインの遅延量を調整する電圧保持手段と、電圧保持手段の電圧を位相比較器の比較結果に応じて変更する充放電手段と、初期設定として、位相比較動作の開始時における電圧保持手段の電圧の初期値を設定する充電手段と、初期設定として、可変ディレイラインが遅延調整可能な範囲の中間の遅延量だけデータ信号を遅延させた状態で位相比較動作を開始するように充電手段を制御して初期値を決定する制御回路とを備えている。
【００１０】
第１又は第２のスキュー補正装置において、位相比較開始時において可変ディレイラインが遅延量を減らす方向及び遅延量を増やす方向にそれぞれクロック周期の半分（１／２周期）以上の遅延可変範囲を持つことが好ましい。具体的には、位相比較開始時において可変ディレイラインは、遅延量を減らす方向及び遅延量を増やす方向にそれぞれ、１／２周期とジッターによる揺らぎの影響を考慮したマージンとの合計以上の遅延可変範囲を持つことが好ましい。
【００１１】
このとき、制御回路は、可変ディレイラインの出力の遷移を検出し且つ該遷移を表すクロック検出信号を出力するクロック検出器を備えていると共に、クロック検出器が該遷移を検出していることを条件に位相比較動作を開始させてもよい。また、制御回路は、初期設定において、電圧保持手段の電圧を充電手段による１回の充電によって所定の電圧に設定してもよい。
【００１２】
制御回路がクロック検出器を備えている場合、制御回路は、初期設定において、電圧保持手段の電圧が一定の増加率で増大すると共にクロック検出信号が出力されていることを条件に初期値が決定されるように、充電手段を制御してもよい。この場合、制御回路は、クロック検出信号の出力後にさらに所定の電圧が電圧保持手段に印加されて初期値が決定されるように、充電手段を制御してもよい。
【００１３】
また、制御回路がクロック検出器を備えている場合、制御回路は、初期設定において、電圧保持手段の電圧が所定の電圧ずつ段階的に増大するように、且つ該各段階毎にクロック検出信号の出力の確認を行なって該クロック検出信号が出力された段階からさらに所定数の段階だけ所定の電圧が電圧保持手段に繰り返し印加されて初期値が決定されるように、充電手段を制御してもよい。
【００１４】
また、制御回路がクロック検出器を備えている場合、制御回路は、クロック検出器からのクロック検出信号の出力が停止した場合には、電圧保持手段をリセットして初期設定から再び行なってもよい。
【００１５】
第１又は第２のスキュー補正装置において、制御回路は、初期設定の終了後、所定の時間をおいて位相比較動作を開始させてもよい。
【００１６】
第１又は第２のスキュー補正装置において、制御回路は、可変ディレイラインの遅延量がその可変範囲の上限又は下限に達した場合に電圧保持手段をリセットして初期設定からを再び行なうことが好ましい。
【００１７】
第１又は第２のスキュー補正装置において、制御回路は、クロック信号の周波数に応じて初期値を変更するように充電手段を制御することが好ましい。また、この場合、制御回路は、クロック信号の周波数を検出する周波数検出回路を備えていると共に周波数検出回路の検出結果に応じて初期値を変更するように充電手段を制御することが好ましい。
【発明の効果】
【００１８】
本発明によれば、可変ディレイラインの遅延量の可変範囲の中間から位相比較動作を開始させることによって、位相の遅れ又は進みに関係なく従来通りのスキュー補正を行なうことができると共に、ジッターによる揺らぎに追従した動作が可能となる。さらに、可変ディレイラインの遅延量がその可変範囲の上限又は下限に達した場合には、リセットをかけて初期設定からやり直すことにより、誤データの受信を防ぐことが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の一実施形態に係るスキュー補正装置について図面を参照しながら説明する。
【００２０】
図１は、本実施形態のスキュー補正装置の構成例を示している。図１に示すスキュー補正装置は、データ信号ＤＡＴに対するクロック信号ＣＬＫのスキュー（言い換えるとクロック信号ＣＬＫに対するデータ信号ＤＡＴのスキュー）を補正するための装置であって、クロック信号ＣＬＫを可変の遅延量ＤＴだけ遅延させた遅延クロック信号ＤＣＬＫを生成するための可変ディレイライン２００と、遅延クロック信号ＤＣＬＫの位相をデータ信号ＤＡＴの立ち上がりの遷移と比較するための位相比較器１０と、可変ディレイライン２００の遅延量ＤＴを制御する電圧Ｖｃｎｔｌを保持する電圧保持手段６と、位相比較器１０の比較結果に応じて電圧保持手段６の充放電を行なう（つまり電圧保持手段６の電圧を変更する）充放電手段３０と、初期設定において電圧保持手段６の電圧Ｖｃｎｔｌの初期値を設定する充電手段４０と、電圧保持手段６の電圧をリセットするスイッチ７と、充電手段４０の制御等を行なうための制御回路５００とから構成されている。
【００２１】
位相比較器１０は、遅延クロック信号ＤＣＬＫの立ち上がりのエッジがデータ信号ＤＡＴの立ち上がりの遷移に比べて進んでいる場合には可変ディレイライン２００の遅延量ＤＴを増大させるようにＤＯＷＮ信号を充放電手段３０に供給し、これにより電圧保持手段６の放電を行なって制御電圧Ｖｃｎｔｌを減少させる。一方、位相比較器１０は、遅延クロック信号ＤＣＬＫの立ち上がりエッジがデータ信号ＤＡＴの立ち上がりの遷移に比べて遅れている場合には可変ディレイライン２００の遅延量ＤＴを減少させるようにＵＰ信号を充放電手段３０に供給し、これにより電圧保持手段６の充電を行なって制御電圧Ｖｃｎｔｌを上昇させる。以上のように、位相比較器１０は、データ信号ＤＡＴの立ち上がりの遷移が遅延クロック信号ＤＣＬＫの立ち上がりのエッジと実質的に同相となるように、充放電手段３０を介して可変ディレイライン２００の遅延量ＤＴを制御する。尚、図１に示す位相比較器１０としては、例えばＨｏｇｇｅの位相比較器等を用いることができる。
【００２２】
図２は、図１に示す充放電手段３０の内部構成例を示している。図２に示すように、充放電手段３０は、電源に接続された電流源（変圧器）３１と、電流源３１と制御電圧Ｖｃｎｔｌとの間に接続れたスイッチ３２と、グランドに接続された電流源３４と、電流源３４と制御電圧Ｖｃｎｔｌとの間に接続されたスイッチ３３とから構成されている。位相比較器１０よりＵＰ信号が充放電手段３０に供給されると、スイッチ３２がＯＮして制御電圧Ｖｃｎｔｌに接続された電圧保持手段６の充電が行なわれ、それによって制御電圧Ｖｃｎｔｌが上昇する。また、位相比較器１０よりＤＯＷＮ信号が充放電手段３０に供給されると、スイッチ３３がＯＮして制御電圧Ｖｃｎｔｌに接続された電圧保持手段６の放電が行なわれ、制御電圧Ｖｃｎｔｌが減少する。
【００２３】
図３は、図１に示す可変ディレイライン２００の内部構成例を示している。図３に示すように、可変ディレイライン２００はｎ（ｎは整数）段構成のディレイライン２１０と、バイアス発生回路２４０とから構成されている。ディレイライン２１０はｎ個のディレイセルＵＤｋ（ｋ＝１〜ｎ）から構成されている。可変ディレイライン２００においては、制御電圧Ｖｃｎｔｌに応じてバイアス発生回路２４０により第１のバイアス信号ＰＢ及び第２のバイアス信号ＮＢが生成される。クロック信号ＣＬＫ及びクロック信号ＣＬＫの逆相信号ＸＣＬＫはディレイライン２１０により遅延され、それぞれ遅延量ＤＴだけ遅延した遅延クロック信号ＤＣＬＫ及び遅延クロック信号ＤＣＬＫの逆相信号ＸＤＣＬＫが生成される。尚、図１においては逆相信号ＸＣＬＫ及び逆相信号ＸＤＣＬＫの図示を省略している。
【００２４】
図４は、図３に示すディレイセルＵＤｋの内部構成例を示している。図４に示すように、ディレイセルＵＤｋは、ソースを電源にゲートをバイアス信号ＰＢにドレインを逆相信号ＸＤＣＬＫにそれぞれ接続されたトランジスタ２１１と、ソースを電源にゲートをバイアス信号ＰＢにドレインを遅延クロック信号ＤＣＬＫにそれぞれ接続されたトランジスタ２１２と、ドレインを逆相信号ＸＤＣＬＫにゲートをクロック信号ＣＬＫにそれぞれ接続されたトランジスタ２１３と、ドレインを遅延クロック信号ＤＣＬＫにゲートを逆相信号ＸＣＬＫにそれぞれ接続されたトランジスタ２１４と、ドレインをトランジスタ２１３及び２１４のソースにゲートをバイアス信号ＮＢにソースをグランドにそれぞれ接続されたトランジスタ２１５とから構成されている。
【００２５】
図５は、図３に示すバイアス発生回路２４０の内部構成例を示している。図５に示すように、バイアス発生回路２４０は、ソースを電源にゲート及びドレインを共にバイアス信号ＰＢにそれぞれ接続されたトランジスタ２４１と、ソースを電源にゲートをバイアス信号ＰＢにドレインをバイアス信号ＮＢにそれぞれ接続されたトランジスタ２４２と、ソースをグランドにゲートを制御電圧Ｖｃｎｔｌにドレインをバイアス信号ＰＢにそれぞれ接続されたトランジスタ２４３と、ソースをグランドにゲート及びドレインを共にバイアス信号ＮＢに接続されたトランジスタ２４４とから構成されている。
【００２６】
図６は、図１に示すスキュー補正装置における制御電圧Ｖｃｎｔｌと可変ディレイライン２００の遅延量ＤＴ（Ｄｅｌａｙ）との関係を示している。本実施形態のスキュー補正装置では、初期設定として、可変ディレイライン２００における遅延量ＤＴの可変範囲（トータルの可変範囲）Ｔｄｔの中間の遅延量だけクロック信号ＣＬＫを遅延させた状態で位相比較を開始するように制御電圧Ｖｃｎｔｌを初期値Ｖｉｎｔに設定する。このとき（つまり位相比較開始時）、可変ディレイライン２００が遅延量を減らす方向及び遅延量を増やす方向にそれぞれＴ／２（Ｔ：１クロック周期）以上の遅延可変範囲を持つように初期値Ｖｉｎｔを設定することによって、スキューを確実に補正することができる。また、ロック状態からジッターに追従して遅延量ＤＴを増減させるためには、ロックした位置からさらにジッター分の遅延可変範囲Ｔｊが必要となる。そこで、本実施形態では、初期設定として、可変ディレイライン２００における遅延量ＤＴの可変範囲Ｔｄｔの中間位置を基準とした場合に可変ディレイライン２００が遅延量を減らす方向及び遅延量を増やす方向にそれぞれＴ／２＋Ｔｊ以上の遅延可変範囲を持つように初期値Ｖｉｎｔを設定する。すなわち、遅延量の増加方向における遅延可変範囲をＴｄｔＤとし、遅延量の減少方向における遅延可変範囲をＴｄｔＵとすると、ＴｄｔＤ＞Ｔ／２＋Ｔｊ、ＴｄｔＵ＞Ｔ／２＋Ｔｊ、及びＴｄｔＤ＋ＴｄｔＵ≦Ｔｄｔで表される全ての関係が満たされるように可変範囲Ｔｄｔの中間位置を決定する。
【００２７】
以下、図１に示すスキュー補正装置における制御電圧Ｖｃｎｔｌの初期値Ｖｉｎｔの設定方法等について詳細について述べる。
【００２８】
図７は、図１に示す制御回路５００の内部構成例を示している。図７に示すように、制御回路５００は、可変ディレイライン２００からの遅延クロック信号ＤＣＬＫを検出し且つ該検出を表す遅延クロック検出信号ＣＫＤＴを出力するクロック検出回路５１０と、初期設定において初期値Ｖｉｎｔの設定を行なう充電手段４０を制御する信号ＣＣＮＴｕ（ｕは整数）を生成するためのｕ段構成のシフトレジスタ５３０と、制御電圧Ｖｃｎｔｌと遅延クロック検出信号ＣＫＤＴとに応じて電圧保持手段６をリセットするためのパルス信号ＲＳＴを生成するリセット制御回路（リセット信号発生回路）５４０と、クロック信号ＣＬＫの周波数を検出して該周波数に応じて初期値Ｖｉｎｔを変更する信号ＶＢＣを生成する周波数検出回路５２０とから構成されている。尚、本実施形態において、遅延クロック検出信号ＣＫＤＴは、遅延クロック信号ＤＣＬＫが出力されている状態ではＬレベルになり、遅延クロック信号ＤＣＬＫが出力されていない状態ではＨレベルになる。
【００２９】
図８は、図１に示す充電手段４０の内部構成例を示している。図８に示すように、充電手段４０は、ｕ（ｕ：整数）個並列に配置され且つ信号ＶＢＣに応じて電流量を調整する電流源ｌｕと、各電流源ｌｕにそれぞれ接続され且つ信号ＣＣＮＴｕによりそれぞれＯＮ／ＯＦＦするｕ個のスイッチＳｕと、全てのスイッチＳｕに一端が接続されていると共に制御電圧Ｖｃｎｔｌに他端が接続されており且つ遅延クロック検出信号ＣＫＤＴによりＯＮ／ＯＦＦするスイッチ４１と、制御電圧Ｖｃｎｔｌに接続された抵抗４２と、抵抗４２とグランドとの間に接続されており且つ遅延クロック検出信号ＣＫＤＴによりＯＮ／ＯＦＦするスイッチ４３とから構成されている。本実施形態では、スイッチ４１及びスイッチ４３は、遅延クロック信号ＤＣＬＫが出力されていない状態つまり遅延クロック検出信号ＣＫＤＴがＨレベルのときにＯＮになり、遅延クロック信号ＤＣＬＫが出力されている状態つまり遅延クロック検出信号ＣＫＤＴがＬレベルのときにＯＦＦになる。
【００３０】
図９は、図７に示すクロック検出回路５１０の内部構成例を示している。図９に示すように、クロック検出回路５１０は、クロック検出回路５１１と遅延手段５１５とから構成されている。クロック検出回路５１１は、クロック信号ＣＬＫを分周したクロック信号ＤＶ（周期Ｔ２）を生成する分周期５１２と、分周器５１２により分周されたクロック信号ＤＶがＣＬＫ入力端子に入力されると共にＤ入力端子がＨレベルに固定され且つＱ出力端子からクロック検出信号ＤＴを出力するＤラッチ５１４とから構成される。尚、Ｄラッチ５１４のＮＲ端子には遅延クロック信号ＤＣＬＫが入力される。また、遅延手段５１５は、ｍ（ｍは整数）段のシフトレジスタから構成されており、クロック検出回路５１１のクロック検出信号ＤＴをｍ分周クロック（分周クロック信号ＤＶの周期Ｔ２のｍ倍）遅延させたクロック検出信号ＣＫＤＴを出力する。Ｄラッチ５１４においては、分周クロック信号ＤＶが入力され且つ遅延クロック信号ＤＣＬＫが入力されていない状態においては、分周クロック信号ＤＶの立ち上がりエッジにより、Ｄ入力に入力されているＨレベルがクロック検出信号ＤＴとして常にＱ出力から出力される。遅延クロック信号ＤＣＬＫが可変ディレイライン２００から出力され始めると、遅延クロック信号ＤＣＬＫによりＤラッチ５１４に対してリセットがかかる結果、クロック検出信号ＤＴの出力レベルはＬレベルになる。ここで、遅延クロック信号ＤＣＬＫの周期は、分周されたクロック信号ＤＶよりも周期が速いため、遅延クロック信号ＤＣＬＫが出力されている場合には、リセットの頻度の方が高くなる結果、クロック検出信号ＤＴとして常にＬレベルが出力されるようになる。
【００３１】
次に、図７に示す制御回路（制御回路５００）で行なう初期設定について説明する。図１０は、図１に示すスキュー補正装置の初期設定の一例を示している。制御電圧Ｖｃｎｔｌがリセットされると、可変ディレイライン２００から遅延クロック信号ＤＣＬＫが出力されていない状態となる。図７に示す制御回路５００におけるシフトレジスタ５３０では、分周されたクロック信号ＤＶの立ち上がりエッジにより信号ＣＣＮＴｕは信号ＣＣＮＴ１から順次ＬレベルからＨレベルに変化する。それに伴い、図８に示す充電手段４０におけるスイッチＳｕもスイッチＳ１から順にＯＮして電圧保持手段６に電流を流しこみ、それによって、図１０に示すように、制御電圧Ｖｃｎｔｌが上昇していく。制御電圧Ｖｃｎｔｌが上昇して遅延クロック信号ＤＣＬＫが出力され始めた時点から、クロック検出回路５１０の遅延手段５１５によりｍクロック分の遅延ＤＣＨ（＝ｍ×Ｔ２）だけさらに遅延した後、クロック検出信号ＣＫＤＴはＨレベルからＬレベルに変化する。この遅延ＤＣＨの間に、図１０に示すように、制御電圧Ｖｃｎｔｌはさらに上昇して、可変ディレイライン２００の遅延可変範囲の中間に対応する初期値Ｖｉｎｔに達する。また、クロック検出信号ＣＫＤＴが出力されると、充電手段４０におけるスイッチ４１及びスイッチ４３はＯＦＦになり、充電手段４０が電圧保持手段６から切り離されて初期値Ｖｉｎｔが決定され、それにより初期設定が終了すると同時に位相比較器１０がクロック検出信号ＣＫＤＴを受けて位相比較が開始される。
【００３２】
以上のように、制御回路５００は、初期設定において、電圧保持手段６の電圧が所定の電圧ずつ段階的に増大するように、且つ該各段階毎にクロック検出信号ＣＫＤＴの出力の確認を行なって該クロック検出信号ＣＫＤＴが出力された段階からさらに所定数の段階だけ前記の所定の電圧が電圧保持手段６に繰り返し印加されて初期値Ｖｉｎｔが決定されるように、充電手段４０を制御する。
【００３３】
ここで、遅延クロック信号ＤＣＬＫが出力されてから位相比較を開始するまでに遅延ＤＣＨを設ける理由は、前述のように、可変ディレイライン２００が遅延量を減らす方向及び遅延量を増やす方向にそれぞれＴ／２＋Ｔｊ以上の遅延可変範囲を持つように初期値Ｖｉｎｔを設定するためであると同時に、制御電圧Ｖｃｎｔｌが可変ディレイライン２００に与えられてから遅延クロック信号ＤＣＬＫが安定するまでに生じる群遅延の影響を受けないようにするためでもある。また、図１に示すように、位相比較器１０は、データ信号ＤＡＴと遅延クロック信号ＤＣＬＫとの間の位相差に応じてＵＰ信号又はＤＯＷＮ信号を充放電手段３０に出力する。このとき、ＵＰ信号が出力されている場合には充放電手段３０により電圧保持手段６の充電が行なわれ、それによって制御電圧Ｖｃｎｔｌが上昇（ＵＰ  Ｃｏｕｎｔ）する。一方、Ｄｏｗｎ信号が出力されている場合には充放電手段３０により電圧保持手段６の放電が行なわれ、それによって制御電圧Ｖｃｎｔｌが減少（Ｄｏｗｎ  Ｃｏｕｎｔ）する。
【００３４】
図１１は、図７に示すリセット信号発生回路５４０の内部構成例を示している。図１１に示すように、リセット信号発生回路５４０は、制御電圧Ｖｃｎｔｌと所定の電圧Ｖｒｅｆとを比較してＶｃｎｔｌがＶｒｅｆを超えた場合には出力がＬレベルからＨレベルに反転する比較器５４１と、比較器５４１と接続されたパルス発生回路５４２と、クロック検出信号ＣＫＤＴに接続されたパルス発生回路５４３と、パルス発生回路５４２及びパルス発生回路５４３に接続されたＯＲゲート５４４とから構成されている。パルス発生回路５４２は、比較器５４１に従属接続された奇数段構成のインバータチェーン５４５と、比較器５４１及びインバータチェーン５４５に接続されたＡＮＤゲート５４６とから構成されている。パルス発生回路５４３はパルス発生回路５４２と同じ構成を有しており、具体的には、クロック検出信号ＣＫＤＴに従属接続された奇数段構成のインバータチェーン５４７と、クロック検出信号ＣＫＤＴ及びインバータチェーン５４７に接続されたＡＮＤゲート５４８とから構成されている。前述のように、ＶｃｎｔｌがＶｒｅｆよりも大きくなると、比較器５４１の出力はＬレベルからＨレベルに反転する。パルス発生回路５４２は、このＬレベルからＨレベルへの遷移を検出してパルスを発生し、該パルスがＯＲゲート５４４を通ってＲＳＴ信号として出力される。また、可変ディレイライン２００からの遅延クロック信号ＤＣＬＫの出力が停止すると、クロック検出信号ＣＫＤＴがＬレベルからＨレベルに遷移する。パルス発生回路５４３は、この遷移を検出してパルスを発生し、該パルスはＯＲゲート５４４を通ってＲＳＴ信号として出力される。このようなリセット信号発生回路５４０の構成によって、図６に示すように、Ｖｃｎｔｌが高くなりすぎて可変ディレイライン２００の遅延量がその可変範囲の上限に達した場合及びＶｃｎｔｌが低くなりすぎて遅延クロック信号ＤＣＬＫの出力が停止した場合にはリセット信号ＲＳＴが出力される。リセット信号ＲＳＴが出力されると、図１に示すスイッチ７がＯＮすることによって、電圧保持手段６がリセットされて初期設定から再び行なわれることになり、それによって誤ったデータ受信を防ぐことが可能となる。
【００３５】
図１２は、図７に示す周波数検出回路５２０の内部構成例を示している。図１２に示すように、周波数検出回路５２０は、クロック信号ＣＬＫのエッジを検出してパルスを出力するパルス発生回路５２１と、容量５２３と抵抗５２４とから構成された積分器５２９と、積分器５２９の積分結果ＶＦを所定の電圧Ｖｒｅｆ１と比較する比較器５２５ａと、積分器５２９の積分結果ＶＦを所定の電圧Ｖｒｅｆ１よりも低く設定された所定の電圧Ｖｒｅｆ２と比較する比較器５２５ｂと、ドレイン及びゲートが共に信号ＶＢＣに接続され且つソースが電源に接続されたトランジスタ５２６と、信号ＶＢＣとグランドとの間に接続された電流源（変圧器）５２８ａと、信号ＶＢＣに接続され且つ比較器５２５ａの比較結果に応じてＯＮ／ＯＦＦするスイッチ５２７ｂと、スイッチ５２７ｂとグランドとの間に接続された電流源（変圧器）５２８ｃと、信号ＶＢＣに接続され且つ比較器５２５ｂの比較結果に応じてＯＮ／ＯＦＦするスイッチ５２７ａと、スイッチ５２７ａとグランドとの間に接続された電流源５２８ｂとから構成されている。また、パルス発生回路５２１は、クロック信号ＣＬＫに従属接続された偶数段構成のインバータチェーン５２２Ａと、クロック信号ＣＬＫ及びインバータチェーン５２２Ａに接続されたＥＸＯＲゲート５２２Ｂとから構成されている。パルス発生回路５２１は、クロック信号ＣＬＫの立ち上がりエッジ及び立ち下がりエッジをそれぞれ検出してパルスを発生する。該パルスは積分器５２９によって積分されるため、周波数が高いパルスが単位時間内に多数発生するほど、積分器５２９の積分結果ＶＦは高い電圧になる。周波数検出回路５２０においては、この積分結果ＶＦを所定の電圧Ｖｒｅｆ２及びＶｒｅｆ２よりも高い所定の電圧Ｖｒｅｆ１のそれぞれと比較し、これらの比較結果に応じてトランジスタ５２６に流す電流量を調整することによって、クロック信号ＣＬＫの周波数に応じてバイアス信号ＶＢＣを変化させることが可能となる。これにより、クロック信号ＣＬＫの周波数に応じて制御電圧Ｖｃｎｔｌの初期値Ｖｉｎｔの大きさを変更するように充電手段４０を制御することができる。
【００３６】
以上に説明したように、本実施形態によると、可変ディレイライン２００の遅延量の可変範囲の中間から位相比較動作を開始させることによって、位相の遅れ又は進みに関係なく従来通りのスキュー補正を行なうことができると共に、ジッターによる揺らぎに追従した動作が可能となる。また、可変ディレイライン２００の遅延量がその可変範囲の上限又は下限に達した場合には、リセットをかけて初期設定からやり直すことにより、誤データの受信を防ぐことが可能となる。従って、ジッター耐性の強いデータ受信を実現できるスキュー補正装置を実現することができる。
【００３７】
尚、本実施形態の可変ディレイライン２００において、複数段のディレイセルＵＤｋを持つディレイライン２１０を用いたが、これに代えて、シングル方式のディレイラインを用いてもよい。
【００３８】
また、本実施形態の可変ディレイライン２００において、バイアス発生回路２４０は、制御電圧Ｖｃｎｔｌによってディレイセルのバイアス信号を発生するものであれば、どのような構成のものであってもよい。
【００３９】
また、本実施形態の制御回路５００におけるクロック検出回路５１０において、２分周式の分周器５１２を用いたが、分周器５１２として何分周式のものを用いてもよいことは言うまでもない。また、クロック検出回路５１０の構成は、クロック信号を検出する機能を有するものであればどのような構成のものであってもよい。
【００４０】
また、本実施形態において、充電手段４０は、電圧保持手段６の電圧を段階的に変更する構成を有していたが、これに代えて、１回で電圧保持手段６を所定の電圧に設定する構成を有していてもよい。すなわち、制御回路５００は、初期設定において、電圧保持手段６の電圧Ｖｃｎｔｌを充電手段４０による１回の充電によって所定の電圧に設定してもよい。また、充電手段４０に、一定電流を電圧保持手段６に流し込んで充電を行なう方式を用いてもよい。具体的には、制御回路５００は、初期設定において、電圧保持手段６の電圧が一定の増加率で増大すると共にクロック検出信号ＣＫＤＴが出力されていることを条件に電圧保持手段６の電圧Ｖｃｎｔｌの初期値が決定されるように、充電手段４０を制御してもよい。この場合、制御回路５００は、クロック検出信号ＣＫＤＴの出力後にさらに所定の電圧が電圧保持手段６に印加されて電圧Ｖｃｎｔｌの初期値が決定されるように、充電手段４０を制御してもよい。以上のように、初期設定において、可変ディレイライン２００が遅延量を減らす方向及び遅延量を増やす方向にそれぞれＴ／２＋Ｔｊ以上の遅延可変範囲を持つように制御電圧Ｖｃｎｔｌの初期値Ｖｉｎｔを設定できれば、充電手段４０の構成は特に限定されるものではない。
【００４１】
また、本実施形態において、制御回路５００は、前記の初期設定が終了すると同時に位相比較動作を開始させたが、これに代えて、初期設定の終了後、所定の時間をおいて位相比較動作を開始させてもよい。
【００４２】
また、本実施形態の制御回路５００におけるリセット信号発生回路５４０において、Ｖｃｎｔｌが低くなりすぎた場合の電圧保持手段６のリセットを、遅延クロック信号ＤＣＬＫの出力停止を検出することによって実施した。しかし、これに代えて、Ｖｃｎｔｌが高くなりすぎた場合と同様に、比較器を用いる方式等によって、可変ディレイライン２００の遅延量がその可変範囲の下限に達したことを検出することによって電圧保持手段６のリセットを実施してもよい。
【００４３】
また、本実施形態の制御回路５００における周波数検出回路５２０において、比較器を２個用いたが、比較器の個数が特に限られないことは言うまでもない。
【００４４】
また、本実施形態において、クロック信号ＣＬＫを可変ディレイライン２００により遅延させる構成を対象としたが、これに代えて、データ信号ＤＡＴを可変ディレイラインにより遅延させる構成を対象としても同様の効果が得られる。具体的には、図１に示す本実施形態のスキュー補正装置において、クロック信号ＣＬＫを可変の遅延量ＤＴだけ遅延させた遅延クロック信号ＤＣＬＫを生成するための可変ディレイライン２００に代えて、データ信号ＤＡＴを可変の遅延量だけ遅延させた遅延データ信号を生成するための可変ディレイラインを備え、遅延クロック信号ＤＣＬＫの位相をデータ信号ＤＡＴの立ち上がりの遷移と比較するための位相比較器１０に代えて、前記の遅延データ信号の遷移とクロック信号ＣＬＫの位相とを比較する位相比較器を備えてもよい。
【産業上の利用可能性】
【００４５】
本発明は、クロック信号に対するデータ信号のスキューを補正するためのスキュー補正装置に関するもであり、高速データ通信に適用した場合に高いジッター耐性を発揮して正確なデータ受信を実現できるという顕著な効果が得られる。
【図面の簡単な説明】
【００４６】
【図１】図１は本発明の一実施形態に係るスキュー補正装置の構成例を示すブロック図である。
【図２】図２は、図１に示す充放電手段の内部構成例を示すブロック図である。
【図３】図３は、図１に示す可変ディレイラインの内部構成例を示すブロック図である。
【図４】図４は、図３に示すディレイセルの内部構成例を示すブロック図である。
【図５】図５は、図３に示すバイアス発生回路の内部構成例を示すブロック図である。
【図６】図６は、図１に示す可変ディレイラインの遅延量と制御電圧との関係を表すグラフである。
【図７】図７は、図１に示す制御回路の内部構成例を示すブロック図である。
【図８】図８は、図１に示す充電手段の内部構成例を示すブロック図である。
【図９】図９は、図７に示すクロック検出回路の内部構成例を示すブロック図である。
【図１０】図１０は、図８に示す充電手段による初期設定のタイミング図である。
【図１１】図１１は、図７に示すリセット制御回路の内部構成例を示すブロック図である。
【図１２】図１２は、図７に示す周波数検出回路の内部構成例を示すブロック図である。
【符号の説明】
【００４７】
６    電圧保持手段
７    スイッチ
１０    位相比較器
３０    充放電手段
３１    電流源
３２    スイッチ
３３    スイッチ
３４    電流源
４０    充電手段
４１    スイッチ
４２    抵抗
４３    スイッチ
２００    可変ディレイライン
２１０    ディレイライン
２１１    トランジスタ
２１２    トランジスタ
２１３    トランジスタ
２１４    トランジスタ
２１５    トランジスタ
２４０    バイアス発生回路
２４１    トランジスタ
２４２    トランジスタ
２４３    トランジスタ
２４４    トランジスタ
５００    制御回路
５１０    クロック検出回路
５１１    クロック検出回路
５１２    分周期
５１４    Ｄラッチ
５１５    遅延手段
５２０    周波数検出回路
５２１    パルス発生回路
５２２Ａ  インバータチェーン
５２２Ｂ  ＥＸＯＲゲート
５２３    容量
５２４    抵抗
５２５ａ  比較器
５２５ｂ  比較器
５２６    トランジスタ
５２７ａ  スイッチ
５２７ｂ  スイッチ
５２８ａ  電流源
５２８ｂ  電流源
５２８ｃ  電流源
５２９    積分器
５３０    シフトレジスタ
５４０    リセット制御回路
５４１    比較器
５４２    パルス発生回路
５４３    パルス発生回路
５４４    ＯＲゲート
５４５    インバータチェーン
５４６    ＡＮＤゲート
５４７    インバータチェーン
５４８    ＡＮＤゲート
【図１】
0004117330.tif 000002
【図２】
0004117330.tif 000003
【図３】
0004117330.tif 000004
【図４】
0004117330.tif 000005
【図５】
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【図６】
0004117330.tif 000007
【図７】
0004117330.tif 000008
【図８】
0004117330.tif 000009
【図９】
0004117330.tif 000010
【図１０】
0004117330.tif 000011
【図１１】
0004117330.tif 000012
【図１２】
0004117330.tif 000013