(57)【特許請求の範囲】
【請求項１】
Ｐ型IV族半導体層と、
前記Ｐ型IV族半導体層上に形成され、表面を該半導体よりも抵抗率が高く、１ｎｍ以上の厚さの高抵抗膜または絶縁膜で覆われた半導体微結晶を含み、厚さが８０ｎｍ以下の半導体微結晶層と、
前記半導体微結晶層上に形成されたＮ型IV族半導体層とを具備し、
前記半導体微結晶層は、量子閉込め効果を発現する大きさで、前記Ｐ型IV族半導体層と前記Ｎ型IV族半導体層間に電圧を印加することによって電子及び正孔が前記高抵抗膜または絶縁膜をトンネルし、前記半導体微結晶層中に注入され、前記電子と前記正孔が再結合することにより発光することを特徴とする半導体装置。
【請求項２】
前記半導体微結晶の大きさは１０ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
Ｐ型IV族半導体層と、
前記Ｐ型IV族半導体層上に形成され、表面を該半導体よりも抵抗率が高く、１ｎｍ以上の厚さの高抵抗膜または絶縁膜で覆われた１０ｎｍ以下の大きさの半導体微結晶を含み、厚さが８０ｎｍ以下の半導体微結晶層と、
前記半導体微結晶層上に形成されたＮ型IV族半導体層とを具備し、
前記半導体微結晶層は、量子閉込め効果を発現する大きさで、前記Ｐ型IV族半導体層と前記Ｎ型IV族半導体層間に電圧を印加することによって電子及び正孔が前記高抵抗膜または絶縁膜をトンネルし、前記半導体微結晶層中に注入され、前記電子と前記正孔が再結合することにより発光することを特徴とする半導体装置。
【請求項４】
前記半導体微結晶層内で、空孔の占有する体積が層の体積の５％以下であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記半導体微結晶が少なくともシリコンを具備することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体微結晶の大きさは、５ｎｍであることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記高抵抗膜または絶縁膜の厚さは、５ｎｍ以下であることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記Ｐ型またはＮ型IV属半導体が少なくともシリコンを具備することを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
VI族半導体からなる受光素子と、請求項１乃至８のいずれか１項に記載の半導体装置とが、同一半導体基板上に設けられていることを特徴とする半導体装置。
【請求項１０】
VI族半導体からなるトランジスタ、抵抗、キャパシタから構成された集積回路と、VI族半導体からなる受光素子と、請求項１乃至８のいずれか１項に記載の半導体装置とが、同一半導体基板上に設けられていることを特徴とする半導体装置。
【請求項１１】
VI族半導体からなる受光素子と、請求項１乃至８のいずれか１項に記載の半導体装置とを具備したフォトカプラー。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に電圧印加によって発光するIV族半導体を用いた半導体装置に関する。
【０００２】
【従来の技術】
従来、半導体発光素子には、ＡｓやＰを含むIII-V 族化合物半導体が使われている。しかしながらＣＰＵやメモリーに代表される半導体素子はＳｉを利用するケースが圧倒的に多く、半導体発光素子とＣＰＵやメモリーをモノリシックにＳｉ基板上に形成することは難しい。またＳｉ基板が低コストであることから、Ｓｉ基板をベースにした発光素子が期待されている。
しかしながらＳｉは間接遷移型半導体であるため発光効率が低く、単にＳｉ基板上に、Ｓｉのｐｎ接合を形成した半導体発光素子は十分な発光を得ることができない。
これに対してＳｉ基板上に形成できるものとしてＳｉＧｅが挙げられる。ＳｉＧｅは直接遷移型になると期待されて研究が進められてきたが、現在のところ発光効率が高いものは得られていない。
またＳｉ基板上にIII-V 族化合物半導体をエピタキシャル成長する試みもあるが、転位などの膜中の欠陥を低減できず実用化には至っていない。
Ｓｉ基板表面をエッチングしてポーラス化したポーラスＳｉは室温で強いフォトルミネセンス発光を示す。しかしながら電流注入量に対しての発光効率が極端に低く、また特性が不安定であるなどの理由から、実用に至っていない。
これらに対してアモルファスＳｉを加熱して形成した直径５ｎｍ以下のＳｉの微結晶から、室温で紫外から青色の範囲の比較的強い光励起発光（フォトルミネセンス発光）が見られたという報告（文献：X.Zhao et al., Japanese Journal of Applied Physics, volume 33, L649(1994) ）がある。
また数ｎｍの厚さのアモルファスＳｉとＳｉ酸化膜とを交互に成長させて作製した超格子構造からも室温で比較的強いフォトルミネセンス発光が見られたという報告（文献：Z.H. Lu et al., Nature, volume 378, 258(1995) ）もある。
しかしながら、これらは単にフォトルミネセンス発光が見られるだけの構造であり、電流注入によって発光するものではなく、電気的に制御できるような発光素子ではない。
またアモルファスSi薄膜と窒化Si薄膜の超格子を積層させたものをレーザー加熱により部分的に再結晶化させてから単純に電極を設けた発光素子の試作例の報告が一例（K. Chen et al., J. Non-Cryst. Solids, 198, 833 (1996).）ある。しかしながらレーザー加熱では均一に加熱されず微結晶のサイズ・密度のばらつきが大きく発光効率が悪いことと、積層した層のトータルが200nm 以上と厚いため、25V 程度の高い動作電圧を要している。
一方、Ｐ型ＳｉとＮ型Ｓｉをナノオーダーサイズで接合させることで、局所的に量子閉じ込め効果を強めて発光させるもの（特開平5-218499号広報）が報告されている。また１０ｎｍ以下の細線（量子細線）でＰ型、Ｎ型にドーピングしたものをそれぞれ並べて接合させ、Ｐ型、Ｎ型の領域から正孔と電子をそれぞれ注入し、接合部分で再結合させて発光させる（エレクトロルミネセンス）もの（特開平6-140669号広報）も報告されている。
しかしこれらは半導体細線部分が他の半導体層と直接接合された構造（ヘテロ接合）であり、周囲の半導体部分の方が周囲の半導体部分よりも、実効的にバンドギャップが大きくなってしまう。このため電子や正孔が効率よく接合部分に注入されず、また注入されても逆に外へ漏れて、十分な発光効率を得ることができないという問題があった。
【０００３】
【発明が解決しようとする課題】
上述したように従来Ｓｉをベースとした半導体発光素子は、十分な発光効率を得ることができないという問題があった。
本発明は、十分な発光効率を示すＳｉをベースとした半導体装置を提供することを目的とする。
また本発明は、電気的に制御しうるＳｉをベースとした半導体装置を提供することを目的とする。
【０００４】
【課題を解決するための手段】
上記目的を達成するために本発明は、Ｐ型IV族半導体層と、前記Ｐ型IV族半導体層上に形成され、表面を該半導体よりも抵抗率が高い高抵抗膜または絶縁膜で覆われた半導体微結晶を含み、空孔の占有する体積が層の体積の５％以下の半導体微結晶層と、前記半導体微結晶層上に形成されたＮ型IV族半導体層とを具備し、前記半導体微結晶層は、量子閉込め効果を発現する大きさで、前記Ｐ型IV族半導体層と前記Ｎ型IV族半導体層間に電圧を印加することによって電子及び正孔が前記高抵抗膜または絶縁膜をトンネルし、前記半導体微結晶層中に注入され、前記電子と前記正孔が再結合することにより発光することを特徴とする半導体装置を提供する。
【０００５】
また本発明は、Ｐ型IV族半導体層と、前記Ｐ型IV族半導体層上に形成され、表面を該半導体よりも抵抗率が高い高抵抗膜または絶縁膜で覆われた半導体微結晶を含み、厚さが８０ｎｍ以下の半導体微結晶層と、前記半導体微結晶層上に形成されたＮ型IV族半導体層とを具備し、前記半導体微結晶層は、量子閉込め効果を発現する大きさで、前記Ｐ型IV族半導体層と前記Ｎ型IV族半導体層間に電圧を印加することによって電子及び正孔が前記高抵抗膜または絶縁膜をトンネルし、前記半導体微結晶層中に注入され、前記電子と前記正孔が再結合することにより発光することを特徴とする半導体装置を提供する。
【０００６】
また本発明は、Ｐ型IV族半導体層と、前記Ｐ型IV族半導体層上に形成され、半導体結晶の層と、この半導体結晶よりも抵抗率が高い高抵抗膜または絶縁膜とが交互に積層された多層構造と、前記多層構造の上に形成されたＮ型IV族半導体層とを具備し、前記多層構造の厚さは８０ｎｍ以下であり、前記半導体結晶の層は、量子閉込め効果を発現する厚さで、前記Ｐ型IV族半導体層と前記Ｎ型IV族半導体層間に電圧を印加することによって電子及び正孔が前記高抵抗膜または絶縁膜をトンネルし、前記半導体結晶層中に注入され、前記電子と前記正孔が再結合することにより発光することを特徴とする半導体装置を提供する。
【０００７】
【発明の実施の形態】
本発明は、発光層を量子サイズ効果（サイズを小さくするほどに量子閉じこめが強くなる効果）が発現する１０ｎｍ以下のサイズの結晶からなるIV族半導体微結晶の周囲を薄い絶縁体膜（もしくは高抵抗膜）で囲んだ構造を特徴とする。またIV族半導体微結晶を絶縁層や高抵抗層中に埋め込んだ構造を特徴とする。さらに本発明は、この発光層をＰ型半導体とＮ型半導体で挟み、これらに電圧を印加させることによって、正孔と電子を薄い絶縁体膜をトンネル効果で通過させ、半導体微結晶に効率よく注入でき、再結合により発光を起こさせる。このことにより、従来の発光素子を上回る十分な発光効率を実現できる。
また本発明は、発光層を金属膜とＰ型半導体または金属膜とＮ型半導体で挟む構造としてもよい。
また本発明は、発光層を１０ｎｍ以下のサイズのＳｉ微結晶の周囲を薄い絶縁膜（酸化膜や窒化膜など）で囲む構造とし、量子閉じこめ効果が強まることにより、この部分を局所的に擬似的な直接遷移型半導体にすることができるので発光効率を向上できる。
また本発明は、Ｐ型半導体とＮ型半導体で挟む構造や、金属とＰ型半導体で挟む構造や、或いは金属とＮ型半導体で挟む構造にすることで、この素子に通電させたときに、正孔と電子を効率よく半導体微結晶内に注入でき、再結合が該微細構造部分でのみ起きるようにできるため、発光効率を向上できる。また同時に発光を電気的に制御することが出来る。
また本発明は、発光波長を半導体微結晶のサイズにより変化させることができ、半導体微結晶のサイズにより発光波長を制御できる。
また、空洞を多く含むために抵抗が高い多孔質（ポーラス）シリコンと比べ、固体部分の充填密度が９５％以上（実質１００％）の微結晶層は抵抗が低くなるため、余分な電圧が必要でなく、低電圧で強い発光を期待できる。
図１３に本発明の発光素子の発光層を示す。高抵抗層または絶縁層中に半導体微結晶が埋め込まれた構造となっている。
一方図１４に示すように、ポーラスシリコンでは、半導体層がエッチングされ多数の空洞が形成された構造となっている。
また本発明は、上記した半導体発光素子とメモリーやＣＰＵといったシリコンからなる他の半導体素子とを同一のシリコン基板上に形成し、モノリシックシリコン機能素子を形成できる。
以下に本発明の実施例を図面を用いて詳細に説明する。但し本発明は、以下の実施例に限定されることなく種々変更して用いることができる。
【０００８】
（実施例１）
図１は本発明の実施例１にかかる半導体装置の断面図である。
Ｐ型Ｓｉ基板１１上にＳｉ微結晶１２が設けられている。このＳｉ微結晶１２の周囲には、ＳｉＯ2絶縁膜１３が形成されている。これらＳｉ微結晶１２およびＳｉＯ2絶縁層１３によって、半導体微結晶層１４を形成している。この半導体微結晶層１４上には、Ｎ型多結晶Ｓｉ層１５が形成されている。このＮ型多結晶Ｓｉ層１５上には透明電極１６、Ｐ型Ｓｉ基板１１の裏面には、電極１７が形成され、本発明の半導体装置を構成している。
次に図１に記載の半導体装置の製造方法について説明する。
先ずＰ型Ｓｉ基板１１の表面に、酸素ガス中で基板を加熱する酸化方法（ドライ酸化）により１ｎｍの熱酸化膜を形成した。次に、化学的気層堆積（ＣＶＤ）法で、ジシランを原料ガスとして、１Torrの圧力のもとで酸化膜の上に基板温度７００℃でＳｉ微結晶１２を２分間成長させた。このときのＳｉ微結晶の粒径は約５ｎｍであった。次に再び７５０℃で酸素中で酸化し、微結晶の周囲を1nm 酸化した。このようにして表面にＳｉＯ2絶縁膜１３を有する半導体微結晶層１４を形成した。
次に半導体微結晶１４上に、基板温度５５０度で、Ｓｉとドーパントとして微量のＡｓを同時に堆積させＮ型多結晶Ｓｉ層１５を数百ｎｍ成長させた。このＮ型多結晶Ｓｉの厚さは、発光強度を減衰させない程度の厚さである。
さらにこの基板の表面に透明電極１６（酸化インジウムスズ：ＩＴＯ）を蒸着し、裏面に金属電極１７を蒸着した。
こうして作ったＰＩＮ型ダイオードに順バイアスをかけると、電子と正孔は薄いシリコン酸化膜１３をトンネリングし、酸化膜で覆われたＳｉ微結晶１２に注入され、この部分で正孔と電子が再結合し発光する。この構造の場合の発光波長は、赤外から赤色にかけて広がった。
またこのＰＩＮ型ダイオードに逆バイアスをかけても、バイアスを十分大きくとると、電子とキャリアが高い静電ポテンシャルエネルギーを持つようになり、順バイアスの場合と逆にそれぞれＰ型層、Ｎ型層から酸化膜をトンネルして注入される。この理由により、逆バイアスをかけてもＳｉ微結晶１２に電子と正孔が注入され再結合し発光することも分かった。
以上の実施例では、Ｐ型シリコン基板１１、Ｎ型多結晶シリコン層１５のバンドギャップよりＳｉ微結晶のエネルギーギャップのほうが大きくなってしまうため、電子と正孔の注入効率がやや低くなる。これを改善するためには、Ｐ型、Ｎ型のシリコン層の代わりにＰ型、Ｎ型のシリコンカーバイド層（ＳｉＣ）の結晶（もしくはアモルファス）を使った構造が有効である。それは、シリコンカーバイドはシリコンよりもバンドギャップが大きく、効率よく電子と正孔を注入できるからである。この有効性は、以下の実施形態においても共通である。また、微結晶自体をＳｉ以外のＧｅやＳｉＣやＳｉＧｅ、まはIII-V 族やII-VI 族化合物半導体で作った構造も同様の効果を期待できる。これらの微結晶はＣＶＤ法によって容易に作ることが出来る。
また本実施例のＰＩＮ型発光ダイオードでは、素子の側面からも容易に外部に光を取り出せる。また本実施例のように発光層１４より上の層すなわち、Ｎ型多結晶シリコン層１５の膜厚を薄くしたり、発光する波長よりも吸収端が短い材料を用いたりすれば効率よく発光を外部に取り出せる。また本実施例のようにＣＶＤの成長により微結晶半導体１２を形成し、ドライ熱酸化で表面を酸化させることで、半導体微結晶層１４を高密度に設けることが可能となる。
【０００９】
（実施例２）
図２は本発明の実施例２にかかる半導体装置の断面図である。
Ｎ型Ｓｉ基板２１上にＳｉ微結晶２２が設けられている。このＳｉ微結晶２２の周囲には、ＳｉＯ2絶縁膜２３が形成されている。これらＳｉ微結晶２２およびＳｉＯ2絶縁層２３によって、半導体微結晶層２４を形成している。この半導体微結晶層２４上には、Ｐ型アモルファスシリコン層２５が形成されている。このＰ型アモルファスシリコン層２５上には透明電極２６、Ｐ型Ｓｉ基板２１の裏面には、電極２７が形成され、本発明の半導体装置を構成している。
次に図２に記載の半導体装置の製造方法について説明する。
先ずＮ型Ｓｉ基板２１を分子ビーム堆積（ＭＢＥ）用装置に入れて、基板２１を室温のままにして、アモルファスシリコンを厚さ１０ｎｍまで成長させる。その後、５００℃で酸素雰囲気中で１０分間加熱するとシリコン酸化膜中に直径数ｎｍのＳｉ微結晶２２が高密度に形成される。このＳｉ微結晶２２の径は、加熱時間でコントロールできる。このＳｉ微結晶２２の周辺にはＳｉＯ２絶縁膜２３が形成され、半導体微結晶層２４を形成している。
次にこの半導体微結晶層２４上に、ＳｉとドーパントとしてＰ（リン）を同時に供給してＮ型アモルファスシリコン層２５を厚さ数百ｎｍ成長する。素子表面から光を取り出す場合には、Ｎ型アモルファスシリコン層２５を水素ガス中で加熱することにより、アモルファス中のシリコンのダングリンングボンドを水素終端し、アモルファスシリコンによる光の吸収を押え、透過率を上げることが有効である。
次に実施例１と同様に透明電極２６、金属電極２７を形成し、実施例２に係る発光ダイオードができる。
この発光ダイオードに純バイアスを印加すると、電極から注入された正孔と電子は、薄いＳｉＯ２絶縁膜２３をトンネルし、Ｓｉ微結晶１２中に注入され、再結合し発光する。発光波長は結晶サイズによるが、例えば３ｎｍ径のＳｉ微結晶からは赤色の発光が見られる。この発光ダイオードにおいても実施例１のように逆バイアスを印加しても発光を得ることは可能である。
【００１０】
（実施例３）
図３は本発明の実施例３にかかる半導体装置の断面図である。
Ｐ型Ｓｉ基板３１上にＳｉ結晶層２２とシリコン酸化膜３３が交互に積層された多層構造が設けられている。この多層構造上には、Ｎ型多結晶シリコン層３４が形成されている。このＮ型多結晶シリコン層３４上には透明電極３５、Ｐ型Ｓｉ基板３１の裏面には、電極３６が形成され、本発明の半導体装置を構成している。本実施例では超格子３７の部分の多結晶シリコン３２に電子と正孔が注入され、発光する。
次に図３に記載の半導体装置の製造方法について説明する。
先ずＰ型Ｓｉ基板の表面にＭＢＥ法でＰ型のアモルファスＳｉを厚さ数μｍ形成する。次にドライ熱酸化により１０ｎｍの熱酸化膜を形成した。これにプローブ径２ｎｍの電子ビームをスポット状に照射してから、フッ酸系のエッチング液でエッチングすると照射部分が選択的にエッチングされる。本実施例では直径５ｎｍのＳｉ露出領域（図中超格子３７を形成する部分）を作製した。
次にＭＢＥ成長法で厚さ３ｎｍのアモルファスＳｉを成長した後、酸素ガス中で７５０℃で加熱する酸化（ドライ酸化）によりＳｉを厚さ１ｎｍ分だけ酸化し、酸化膜を厚さ２ｎｍだけ形成する（体積膨張により、厚さは約２倍になる）。次にこの上にアモルファスＳｉ３２を厚さ３ｎｍ成長し、ドライ酸化によりＳｉ酸化膜を２ｎｍ形成する。これを１０００℃位で数十分間、真空中で加熱するとアモルファスＳｉが再結晶化し図のような超格子構造３７を形成する。
次にこの基板の上に、ドーパントとしてＡｓとＳｉの分子ビームを同時に供給しながら低温でＭＢＥ成長し、Ｎ型多結晶Ｓｉ３４を厚さ数百ｎｍ成長する。このＮ型多結晶Ｓｉ３４上に透明電極（ＩＴＯ）を蒸着し、Ｐ型Ｓｉ基板３１の裏面に金属電極３６を蒸着した。こうして作ったＰＩＮ型ダイオードに順バイアスをかけると、注入された正孔と電子は、トンネル効果で超格子３７中の２ｎｍのシリコン酸化膜３３を通過して、超格子３７中のシリコン結晶部分３２で再結合し、発光する。この構造の場合の発光ピーク波長は、約５２０ｎｍ（緑色）であった。この発光ダイオードにおいても実施例１のように逆バイアスを印加しても発光を得ることは可能である。
本実施例のような多層膜構造の場合、発光層となる微結晶層のトータル膜厚が重要となる。
図１５に、発光層トータル厚さと発光に必要な電圧（On電圧）、発光強度の関係（計算値）を示す。図に示すように、On電圧は発光層のトータル厚さが80nmを超えるあたりから急激に大きくなる傾向にある。これは、厚さとともに素子の直列抵抗が増大していくためである。また、逆に発光強度は80nmあたりから飽和してしまう。つまり、トータル厚さは80nm以下が好ましい範囲となる。
また厚さを薄くするのは、微結晶作製上も重要である。厚さが厚いと微結晶作製のために加熱する際に温度が厚さ方向に不均一となり、微結晶のサイズ、密度がばらつくためである。先にあげた発光素子の公知例（K. Chen et al., J. Non-Cryst. Solids, 198, 833 (1996).  ）では、発光層のトータル厚さが200nm 近い。そのため通常の熱による結晶化は難しく、代わりにレーザ- 照射で結晶化している。On電圧も25V と非常に高い。これは、直列抵抗が高いのに加えて、微結晶サイズ・密度のばらつきにも起因している。本実施例の構造では、厚さが十分薄いため熱伝導しやすく、均一な微結晶が容易に得られる。
また本実施例では、SiO2を多層膜に用いているが、これよりも抵抗率が低いアモルファスSiC やアモルファスＣ（カーボン）等を用いると、より低電圧で効率よく発光が得られる。この場合、アモルファスSiC やアモルファスＣ（カーボン）はプラズマＣＶＤや熱ＣＶＤで精度良く成膜することができる。
【００１１】
（実施例４）
図４は本発明の実施例４にかかる半導体装置の断面図である。
Ｎ型Ｓｉ基板４１上に表面を絶縁膜で覆われた半導体微結晶４２が形成されている。またこれら半導体微結晶４２間にはＳｉ3Ｎ4絶縁層４３が形成されている。この半導体微結晶４２、Ｓｉ3Ｎ4絶縁層４３上には、Ｐ型アモルファスシリコン層４４が形成されている。このＰ型アモルファスシリコン層４４上には透明電極４５、Ｎ型Ｓｉ基板４１の裏面には、金属電極４６が形成され、本発明の半導体装置を構成している。
次に図４に記載の半導体装置の製造方法について説明する。
先ずＮ型Ｓｉ基板４１の表面に細束電子ビームをあて、電子励起反応により厚さ１ｎｍ、直径１０ｎｍのカーボンコンタミネーションを堆積した。この上に、Ｓｉ3Ｎ4をプラズマＣＶＤ法で１０ｎｍ堆積させたところ、カーボンコンタミネーションの上以外の領域にのみＳｉ3Ｎ4が堆積した。
次に酸素プラズマエッチングにより、カーボンコンタミネーション部分のみを除去する。このときＳｉ3Ｎ4膜４３も若干エッチングされ、その厚さは５ｎｍとなった。この上に、実施例１または実施例２と同様の方法で、Ｓｉ3Ｎ4膜４３のついていない部分にシリコン微結晶４２を含む層を選択的に形成した。
次にシリコン微結晶４２、絶縁膜４３上にＳｉとドーパントとしてＰ（リン）を同時に供給してＰ型アモルファスシリコン層４４を厚さ数百ｎｍ成長する。素子表面から光を取り出す場合には、Ｐ型アモルファスシリコン層４４を水素ガス中で加熱することにより、アモルファス中のシリコンのダングリンングボンドを水素終端し、アモルファスシリコンによる光の吸収を押え、透過率を上げることが有効である。
次に実施例１と同様にＰ型アモルファスシリコン層４４上に透明電極（ＩＴＯ）４５を形成し、Ｎ型シリコン基板４１の裏面に金属電極４６を形成して発光ダイオードを形成した。
【００１２】
（実施例５）
図５は本発明の実施例５にかかる半導体素子の断面図である。本実施例は図１に示す発光素子を画素に有するフラットパネルディスプレイである。
図５に示すように、シリコン基板５１上に絶縁膜５３によりそれぞれ絶縁されたＰ型シリコン結晶５２が形成されている。Ｐ型シリコン結晶５２はそれぞれ画素に対応するようにマトリックス状に形成されている。またシリコン基板５１上には、それぞれのＰ型シリコン結晶５２に電圧を印加し制御するためのトランジスタの集積回路（図示しない）が形成されている。それぞれのＰ型シリコン結晶５２上には、画素毎に赤色発光素子５３、緑色発光素子５４、青色発光素子５５が形成されている。それぞれの発光素子同士は絶縁層５６にて素子分離されている。これら発光素子上には、共通電極（ＩＴＯ）が形成されている。
図６は図５の発光素子５３、５４、５５の拡大図である。Ｐ型シリコン結晶６１上に図１、図２と同様にシリコン微結晶を含んだ発光層６２が形成され、この上にＮ型シリコン層６３が形成されている。このＮ型シリコン層上にはアースされた共通電極６４がＩＴＯにて形成されている。
次にこのフラットディスプレイの製造方法について述べる。
先ずリソグラフィーエッチング等のシリコンプロセスにより、シリコン基板５１上に、トランジスタの集積回路（ＩＣ）を形成する。この集積回路は、後述するマトリックス状に形成された発光素子へかかる電圧を制御するものである。次にＰ型シリコン結晶層をＣＶＤ法等により堆積し、フォトリソ工程にて１００μｍ角にエッチングしてＰ型シリコン結晶５２を形成する。それぞれのＰ型シリコン結晶５２は、シリコン酸化膜５３にて素子分離する。
次に絶縁層となるシリコン酸化膜をこの基板上に、ＣＶＤ法で厚さ１μｍ成長させる。これを光露光法でパターニングし、エッチングにより赤色素子５３形成予定の領域のＰ型シリコン結晶を露出させる。次に２ｎｍ厚さの酸化膜を熱酸化により作製したあと、ＣＶＤ法にて５ｎｍ径のシリコン微結晶を成長させる。これを熱酸化することで、薄い熱酸化膜に覆われた３ｎｍ径のシリコン微結晶を含む発光層６２を形成する。このとき酸化膜とシリコンとの間の歪みの影響で、ある一定時間以上酸化を続けても、微結晶の大きさは飽和して変化しない。この微結晶は、赤色のエレクトロルミネセンスを起こす。
次に緑色発光素子形成予定の領域の酸化膜を光露光法でパターニングし、エッチングし除去する。次に熱酸化によって、２ｎｍ厚さの酸化膜を作製したあと、ＣＶＤ法にて４ｎｍ径のシリコン微結晶を成長させる。これを熱酸化することで、２ｎｍ径のシリコン微結晶を含む発光層６２を形成する。この熱酸化の過程では、既に作った３ｎｍ径の微結晶は酸化膜とシリコンとの間の歪みの影響のため反応が進まないので変化しない。この微結晶は、量子サイズ効果のため緑色のエレクトロルミネセンスを起こす。
次に青色発光素子形成予定の領域の酸化膜を光露光法でパターニングし、エッチングし除去する。次に熱酸化によって、２ｎｍ厚さの酸化膜を作製したあと、ＣＶＤ法にて３ｎｍ径のシリコン微結晶を成長させる。これを熱酸化することで、１．５ｎｍ径のシリコン微結晶を含む発光層６２を形成する。この微結晶は、量子サイズ効果のため青色のエレクトロルミネセンスを起こす。
赤色発光素子５３、緑色発光素子５４、青色発光素子５５の領域は順番に並ぶ（ストライプ配置）ようにしてもよいし、３角形状に配置（モザイク配置）してもよい。この３つをひとつの発光ユニットとする。
次にこれらの発光層６２上に、ＣＶＤ法でｎ型の多結晶シリコンを成長した後、透明電極（ＩＴＯ）を蒸着する。透明電極は各素子共通のアースにしておく。これら３種の発光素子に流す電流（または電圧）はあらかじめ作製したＩＣでデジタル的に３２段階で変化できるようにしておく。これにより、１色の発光素子で３２階調の表示ができ、３色の発光素子の組み合わせで、３２×３２×３２＝３２，７６８色を表示できる。
１２インチのシリコン基板上にこれらを２０ｃｍ×１５ｃｍのサイズで作製してディスプレイにすると、画素数２０００×１５００という高精細な表示が可能である。またシリコン基板上のＩＣ上に直接発光素子を形成しているので、液晶パネルなどに比べ動作が高速であり、しかも、ブラウン管のように奥行きを必要としないフラットディスプレイとなる。
【００１３】
（実施例６）
図７は本発明の実施例６にかかる半導体装置の断面図、図８はその斜視図である。
Ｐ型Ｓｉ基板７１上に表面を絶縁膜で覆われた半導体細線７２が形成されている。またこれら半導体細線７２間にはＳｉＯ2絶縁層７３が形成されている。この半導体細線７２、ＳｉＯ2絶縁層７３上には、Ｎ型アモルファスシリコン層７４が形成されている。このＮ型アモルファスシリコン層７４上には透明電極７５、Ｐ型Ｓｉ基板７１の裏面には、金属電極７６が形成され、本発明の半導体装置を構成している。
次に図７に記載の半導体装置の製造方法について説明する。
ｐ型シリコン基板の表面にドライ熱酸化により１ｎｍの熱酸化膜を形成した。次に、電子ビーム描画により、酸化膜表面に線状に露光した。次に、これを７５０度に加熱したところ、露光部分のみ脱離し、７ｎｍ幅のシリコン基板４１の表面が露出した。この上に基板温度５５０度で、シリコンを１ｎｍＭＢＥ成長し、幅７ｎｍ、高さ１ｎｍのシリコン細線結晶４２を形成した。この細線結晶は、高さ、幅が非常に小さいため、量子サイズ効果が現れる。
次に基板温度を室温に下げてから、シリコンと微量のＡｓを同時に堆積させＮ型アモルファスシリコン７４を発光強度を減衰させない程度に取り出せるように、数百ｎｍ成長させた。このＮ型アモルファスシリコン７４の表面に透明電極７５（ＩＴＯ）を蒸着し、裏面に金属電極７６を蒸着した。こうして作ったＰＩＮ型ダイオードに順バイアスをかけると、正孔と電子がシリコン微結晶７２に絶縁層をトンネルして注入され、この部分で再結合し発光する。
本実施例では、発光波長が赤色周辺にピークを持って広がった。
【００１４】
（実施例７）
図９は本発明の実施例７にかかる半導体装置の断面図である。
表面に通常のＬＳＩが形成されたＰ型Ｓｉ基板９１上に、半導体微結晶層９３が形成されている。この半導体微結晶層９３は表面が絶縁体膜で覆われたシリコン微結晶９２が含まれている。この半導体微結晶層９３上にはＮ型多結晶シリコン層９４が形成されている。このＮ型多結晶シリコン層９４上にはアース電極９５が形成され、ＬＳＩと発光素子が一体形成された半導体装置を形成している。この半導体装置に対向する位置には、受光素子９７を有する回路基板が配置されている。
本実施例では、実施例１から実施例６にあげたような発光素子を集積回路（LSI ）端に形成した発光素子として用いることができる。この半導体装置では、ＬＳＩの出力電圧を発光素子に伝達し、その信号を発光のオン、オフで制御するようにする。これに対抗する受光素子９７には、前記発光素子のオン、オフ信号を受光しこれに接続された回路基板に伝達できるようにする。こうすることで、ＬＳＩの信号を光により、伝達が可能になり、従来の基板間の金属配線を用いた際に生じる配線遅延や熱の発生の問題が改善できる。
本実施例では発光素子と受光素子を別々に形成したが、発光素子と受光素子を共に同一のシリコン基板上に作製することも可能である。受光素子はアモルファスシリコンＰＮ型フォトダイオードなどでよいので、シリコン基板上に容易に作製可能である。
また同じシリコン基板上に高耐圧を必要とするパワー素子の領域と、低電圧で駆動するデジタル素子の領域を作り、空間的にアイソレートしておき、その領域間のシグナルのやり取りを上の発光素子と受光素子の組み合わせで行うことも可能となる。こうすれば、パワー素子とデジタル素子を別個な基板で作製する従来の方法に比べ、格段に小型のものが作製できるようになる。
実施例１から７では、電流が基板に対して垂直方向に流れる積層型の発光素子について説明したが、次に基板に対して電流が横方向に流れるプレーナー型の発光素子につて説明する。この構造は、基板が絶縁基板であっても形成可能なので、高耐圧用素子などと結合させて使用する場合に特に有効である。
【００１５】
（実施例８）
図１０は本発明の実施例８にかかる半導体装置の断面図、図１１はその平面図である。
表面にシリコン酸化膜１０２が形成されたシリコン基板１０１上に右からＮ型シリコン層１０３、シリコンとシリコン酸化膜の超格子層１０４、Ｐ型シリコン層１０５が形成され本実施例の発光素子を形成している。
次に本実施例の発光素子の製造方法について説明する。
先ずシリコン基板１０１に熱酸化により、厚さ１ミクロンのシリコン酸化膜１０２を形成する。この表面に室温のＭＢＥ法でノンドープアモルファスシリコンを厚さ数ｎｍ堆積させる。次に酸素ガス中で７５０℃での熱酸化（ドライ酸化）により１ｎｍの熱酸化膜を形成した。これの上に、ＭＢＥ成長法で厚さ３ｎｍのアモルファスシリコンを成長した後、７５０℃でドライ酸化によりシリコンを厚さ１ｎｍ分だけ酸化し、酸化膜を厚さ２ｎｍだけ形成する（体積膨張により、厚さは約２倍になる）。さらにこの上にアモルファスシリコンを厚さ３ｎｍ成長し、ドライ酸化によりシリコン酸化膜を２ｎｍ形成する。このプロセスを２０回繰り返して、シリコンとシリコン酸化膜との超格子を作製する。このとき最表面はシリコン酸化膜になるようにする。これを窒素中、１０００℃位で数十分間加熱するとアモルファスシリコンが部分的に再結晶化（微結晶形成）し、発光効率が上昇する。
次に、ステッパ露光によるパターニングで１ミクロン幅のレジストマスクを作る。これをマスクにして外側の超格子を反応性イオンエッチングにより、除去する。次に、エッチング除去した領域にプラズマＣＶＤ法でＰ型シリコンを厚さ約80nm選択成長させた。次に、超格子の外側領域のうち片側のみ、フィールドイオン注入によりＮ型に反転させた。Ｐ型、Ｎ型それぞれの領域に電極を設け、通電したところ赤外の発光が見られた。超格子の中では電子、正孔の閉じ込めが強まるためである。この構造は、縦型に通電するよりも抵抗を低く出来るという利点がある。
また、超格子を作る過程で、アモルファスシリコンを堆積した後に、酸素中で８００℃程度で加熱すると、酸化膜に覆われたシリコン微結晶が形成される。これを繰り返すことで酸化膜に覆われた微結晶の多重層を作ることが出来る。超格子の幅を１ミクロンよりも狭くすることで低抵抗化できる。幅を狭くするにはステッパ露光の代わりに電子ビーム露光法などを用いればよい。尚、微結晶層を多層にしたのは、抵抗を下げるためであり、必ずしも多層にする必要はなく、単層のままでもある程度発光が得られる。
本実施例では、SiO2を多層膜に用いているが、これよりも抵抗率が低いアモルファスSiC やアモルファスＣ（カーボン）等を用いると、より低電圧で効率よく発光が得られる。
【００１６】
（実施例９）
図１２は本発明の実施例９にかかる半導体装置の断面図である。
シリコン基板１２１中にＮ型シリコン領域１２２とＰ型シリコン領域１２３が形成されている。Ｎ型シリコン領域１２２上には、電極１２４、Ｐ型シリコン領域１２３上には、電極１２５が形成され受光素子（フォトダイオード）を形成している。このフォトダイオードの裏面には、シリコン酸化膜１２６を介して、Ｎ型シリコン層１２７、シリコンとシリコン酸化膜の超格子層１２８、Ｐ型シリコン層１２９が形成されている。Ｎ型シリコン層上には電極１３１、Ｐ型シリコン層１２９上には電極１３２が形成され発光素子を形成している。
次に本実施例の半導体装置の製造方法について説明する。
先ず貼り合わせ型またはSIMOX 構造のＳＯＩ(Si on insulator) 基板を用いて、シリコン基板１２１に従来作られているものと同様のシリコンＰＮ型フォトダイオードを作製する。このトランジスタの真下の位置に基板裏面からシリコンをエッチングして開口部を作る。この開口部に実施例８と同様の方法で発光素子を作製する。表面側と裏面側に標準的な手法によりそれぞれ電極を設けると、シリコン酸化膜１２６を挟んだフォトカプラーが作製できる。
従来のフォトカプラーは、GaAsなどの化合物半導体を使った発光素子と、シリコンＰＮ型フォトダイオードやシリコン−N ＰN フォトトランジスタを独立に作製し、それぞれを電極にマウントして、素子間に透明シリコーン樹脂などの絶縁材料をはさんだ構造である。これに比べて、本実施例の構造では、一体型なので工程が簡単になり、シリコン酸化膜は薄くても高耐圧であるため小型にできるという利点がある。また、このフォトカプラーは単体として使用するのみならず、ＳＯＩ基板上に他のシリコン集積回路と一緒に作ることも可能である。
上述した各実施例では半導体微粒子や超格子をＮ型半導体およびＰ型半導体で挟んだ構造を示したが、Ｎ型或いはＰ型の一方の半導体および金属電極で挟む構造としても次の実施例のように同様の効果を期待できる。
【００１７】
（実施例１０）
図１３は本発明の実施例１０にかかる半導体装置の断面図である。
Ｐ型Ｓｉ基板１６１上に、周囲がアモルファスシリコンで覆われたＳｉ微結晶からなるＳｉ微結晶層（発光層）１６２が形成されている。このＳｉ微結晶層１６２上には、薄い金属電極（半透明電極）１６３、Ｐ型Ｓｉ基板１６１の裏面には、電極１６４が形成され、本発明の半導体装置を構成している。
次にこの半導体装置の製造方法について説明する。
先ずＰ型Ｓｉ基板１６１の表面に、MBE 法で、アモルファスSiを３ｎｍ堆積させた。次に、700 〜800 ℃で１分間急昇温しアモルファスSi中に微結晶を形成した。Ｓｉ微結晶の粒径は約2nm であった。この場合アモルファスSiはSiよりも抵抗率が高い。
次にＳｉ微結晶層１６２上に、チタンを厚さ５nm、金を厚さ50nm蒸着し、金属電極１６３を形成し、続いて裏面に金属電極１６４を蒸着した。
こうして作ったMIS 型ダイオードに逆バイアスをかけると、バイアスを十分大きくとると、電子とホールが高い静電ポテンシャルエネルギーを持つようになり、順バイアスの場合と逆にそれぞれＰ型層、金属電極１６３からアモルファスSiを通過して注入され発光することが分かった。発光層である微結晶層１６２の厚さが僅か3nm しかないにもかかわらず、発光強度は十分強く、４から５Ｖ程度の電圧印加で室温でも十分目で見える強度となった。発光はオレンジ色であった。図１７に発光スペクトルを示す。
【００１８】
【発明の効果】
本発明によれば、量子効果を期待できるサイズのシリコン領域にトンネル効果を利用して、効率よく電子・正孔を注入できるので、発光効率の良い半導体装置を提供することが可能となる。また本発明では、シリコン基板を用いた発光素子を形成できるので、シリコンを用いた他の半導体素子との整合性もよく装置の高機能化、小型化を実現できる。
【図面の簡単な説明】
【図１】  本発明の実施例１にかかる半導体装置の断面図。
【図２】  本発明の実施例２にかかる半導体装置の断面図。
【図３】  本発明の実施例３にかかる半導体装置の断面図。
【図４】  本発明の実施例４にかかる半導体装置の断面図。
【図５】  本発明の実施例５にかかる半導体装置の断面図。
【図６】  本発明の実施例５にかかる半導体装置の拡大断面図。
【図７】  本発明の実施例６にかかる半導体装置の断面図。
【図８】  本発明の実施例６にかかる半導体装置の斜視図。
【図９】  本発明の実施例７にかかる半導体装置の断面図。
【図１０】  本発明の実施例８にかかる半導体装置の断面図。
【図１１】  本発明の実施例８にかかる半導体装置の平面図。
【図１２】  本発明の実施例９にかかる半導体装置の断面図。
【図１３】  本発明の半導体装置の発光層の断面図。
【図１４】  ポーラスシリコンの断面図
【図１５】  本発明の半導体装置の総膜厚とオン電圧、総膜厚と発光強度の関係を示す図。
【図１６】  本発明の実施例１０にかかる半導体装置の断面図。
【図１７】  本発明の実施例１０にかかる半導体装置の発光波長と発光強度の関係を示す図。
【符号の説明】
１１…Ｐ型シリコン基板
１２…シリコン微結晶
１３…シリコン酸化膜
１４…微結晶半導体層
１５…Ｎ型多結晶シリコン層
１６…透明電極
１７…金属電極
２１…Ｎ型シリコン基板
２２…シリコン微結晶
２３…シリコン酸化膜
２４…半導体微結晶層
２５…Ｐ型アモルファスシリコン
２６…透明電極
２７…金属電極
３１…Ｐ型シリコン基板
３２超格子中の多結晶シリコン
３３…超格子中のシリコン酸化膜
３４…Ｎ型多結晶シリコン層
３５…透明電極
３６…金属電極
４１…Ｎ型シリコン基板
４２…シリコン微結晶
４３…窒化シリコン膜
４４…Ｐ型アモルファスシリコン層
４５…透明電極
４６…金属電極
５１…シリコン基板
５２…Ｐ型シリコン結晶
５３…赤色発光素子領域
５４…緑色発光素子領域
５５…青色発光素子領域
５６…絶縁層
６１…Ｐ型シリコン結晶
６２…シリコン微結晶を含む発光層
６３…Ｎ型シリコン層
６４…透明電極
７１…Ｐ型シリコン基板
７２…シリコン細線
７３…シリコン酸化膜
７４…Ｎ型アモルファスシリコン層
７５…透明電極
７６…金属電極
９１…Ｐ型シリコン基板
９２…シリコン微結晶
９３…絶縁膜
９４…Ｎ型多結晶シリコン層
９５…アース電極
９６…回路基板
９７…受光素子
１０１…シリコン基板
１０２…シリコン酸化膜
１０３…Ｎ型シリコン層
１０４…シリコンとシリコン酸化膜の超格子層
１０５…Ｐ型シリコン層
１２１…シリコン基板
１２２…Ｎ型シリコン層
１２３…Ｐ型シリコン層
１２４…電極
１２５…電極
１２６…シリコン酸化膜
１２７…Ｎ型シリコン層
１２８…シリコンとシリコン酸化膜の超格子層
１２９…Ｐ型シリコン層
１３１…電極
１３２…電極
１６１…Ｐ＋シリコン基板
１６２…Ｓｉ微結晶層
１６３…電極
１６４…電極
【図１】
0004071360.tif 000002
【図２】
0004071360.tif 000003
【図３】
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【図４】
0004071360.tif 000005
【図５】
0004071360.tif 000006
【図６】
0004071360.tif 000007
【図７】
0004071360.tif 000008
【図８】
0004071360.tif 000009
【図９】
0004071360.tif 000010
【図１０】
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【図１１】
0004071360.tif 000012
【図１２】
0004071360.tif 000013
【図１３】
0004071360.tif 000014
【図１４】
0004071360.tif 000015
【図１５】
0004071360.tif 000016
【図１６】
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【図１７】
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