(57)【特許請求の範囲】
【請求項１】
結晶半導体を利用して形成されたソース領域、ドレイン領域、ドリフト領域およびチャネル形成領域と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を有し、
前記チャネル形成領域にはボロンが添加されており、
前記チャネル形成領域はキャリアが移動する領域と、
前記ドリフト領域より前記チャネル形成領域および前記ソース領域に向かって広がる空乏層をピニングする不純物領域と、を有し、
前記不純物領域は、偏析した前記ボロンを含む熱酸化物を有することを特徴とするパワーＭＯＳデバイス。
【請求項２】
結晶半導体を利用して形成されたソース領域、ドレイン領域、ドリフト領域およびチャネル形成領域と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を有し、
前記チャネル形成領域にはボロンが添加されており、
前記チャネル形成領域はキャリアが移動する領域と、
前記ドリフト領域より前記チャネル形成領域および前記ソース領域に向かって広がる空乏層をピニングし、かつ、キャリアの移動経路を規定する不純物領域と、を有し、
前記不純物領域は、偏析した前記ボロンを含む熱酸化物を有することを特徴とするパワーＭＯＳデバイス。
【請求項３】
結晶半導体を利用して形成されたソース領域、ドレイン領域、ドリフト領域およびチャネル形成領域と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を有し、
前記チャネル形成領域にはボロンが添加されており、
前記チャネル形成領域はキャリアが移動する領域と、
不純物元素の添加により形成され、しきい値電圧を制御するための不純物領域と、を有し、
前記不純物領域は、偏析した前記ボロンを含む熱酸化物を有することを特徴とするパワーＭＯＳデバイス。
【請求項４】
結晶半導体を利用して形成されたソース領域、ドレイン領域、ドリフト領域およびチャネル形成領域と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を有し、
前記チャネル形成領域にはボロンが添加されており、
前記チャネル形成領域はキャリアが移動する領域と、
不純物元素の添加により形成され、しきい値電圧を制御し、かつ、キャリアの移動経路を規定する不純物領域と、を有し、
前記不純物領域は、偏析した前記ボロンを含む熱酸化物を有することを特徴とするパワーＭＯＳデバイス。
【請求項５】
請求項１または請求項２において、
前記不純物領域にはエネルギーバンド幅（Ｅｇ）を広げる不純物元素が添加されていることを特徴とするパワーＭＯＳデバイス。
【請求項６】
請求項３または請求項４において、
前記不純物元素はエネルギーバンド幅（Ｅｇ）を広げることを特徴とするパワーＭＯＳデバイス。
【請求項７】
請求項５または請求項６において、
前記不純物元素は酸素であることを特徴とするパワーＭＯＳデバイス。
【請求項８】
請求項１乃至請求項４のいずれか一項において、
前記キャリアが移動する領域においてはキャリアの不純物散乱を防止する手段若しくはキャリアの格子散乱以外の要因による移動度低下を防止する手段が施されていることを特徴とするパワーＭＯＳデバイス。
【請求項９】
請求項１乃至請求項４のいずれか一項において、
前記チャネル形成領域の幅Ｗに対して前記不純物領域および前記不純物領域間の幅が占有する割合をそれぞれＷｐｉ、Ｗｐａとする時、前記Ｗ、前記Ｗｐｉおよび前記Ｗｐａとの間には、Ｗｐｉ／Ｗ＝０．１〜０．９、Ｗｐａ／Ｗ＝０．１〜０．９、Ｗｐｉ／Ｗｐａ＝１／９〜９の関係式が成り立つことを特徴とするパワーＭＯＳデバイス。
【請求項１０】
請求項１乃至請求項４のいずれか一項において、
前記チャネル形成領域のチャネル方向に垂直な少なくとも一断面は、実質的に前記不純物領域により区切られた複数のチャネル形成領域の集合体と見なせることを特徴とするパワーＭＯＳデバイス。
【請求項１１】
請求項１乃至請求項４のいずれか一項において、
前記チャネル形成領域において駆動時に生じる短チャネル効果に伴うしきい値電圧の低下は、前記不純物領域を利用することで得られる狭チャネル効果に伴うしきい値電圧の増加により緩和されることを特徴とするパワーＭＯＳデバイス。
【請求項１２】
請求項１または請求項３において、
前記不純物領域はドットパターン形状を有していることを特徴とするパワーＭＯＳデバイス。
【請求項１３】
請求項１２において、
前記ドットパターン形状は、円形、楕円形、正方形、長方形、交互にかみ合うように配置したパターン形状のいずれか一であることを特徴とするパワーＭＯＳデバイス。
【請求項１４】
請求項２または請求項４において、
前記不純物領域はチャネル方向と概略平行に形成された線状パターンであることを特徴とするパワーＭＯＳデバイス。
【請求項１５】
請求項１乃至請求項１４のいずれか１項において、
前記ドリフト領域は、前記ソース領域より弱い導電性を有することを特徴とするパワーＭＯＳデバイス。
【請求項１６】
請求項１乃至請求項１５のいずれか１項において、
前記結晶半導体は単結晶シリコンであることを特徴とするパワーＭＯＳデバイス。
【請求項１７】
結晶半導体を利用してソース領域、ドレイン領域、ドリフト領域およびボロンが添加されたチャネル形成領域を形成する工程と、
前記チャネル形成領域に不純物領域を形成する工程と、
前記チャネル形成領域上にゲイト絶縁膜およびゲイト電極を形成する工程と、
を少なくとも有するパワーＭＯＳデバイスの作製方法において、
前記チャネル形成領域はキャリアが移動する領域と前記不純物領域とで構成され、
前記不純物領域はエネルギーバンド幅（Ｅｇ）を広げる不純物元素を添加することによって形成され、前記不純物元素の添加後、加熱処理を行うことにより、偏析した前記ボロンを含む熱酸化物が形成されることを特徴とするパワーＭＯＳデバイスの作製方法。
【請求項１８】
請求項１７において、
前記不純物元素は酸素であることを特徴とするパワーＭＯＳデバイスの作製方法。
【請求項１９】
請求項１７において、
前記キャリアが移動する領域においてはキャリアの不純物散乱を防止する手段若しくはキャリアの格子散乱以外の要因による移動度低下を防止する手段が施されていることを特徴とするパワーＭＯＳデバイスの作製方法。
【請求項２０】
請求項１７において、
前記チャネル形成領域の幅Ｗに対して前記不純物領域および前記不純物領域間の幅が占有する割合をそれぞれＷｐｉ、Ｗｐａとする時、前記Ｗ、前記Ｗｐｉおよび前記Ｗｐａとの間には、Ｗｐｉ／Ｗ＝０．１〜０．９、Ｗｐａ／Ｗ＝０．１〜０．９、Ｗｐｉ／Ｗｐａ＝１／９〜９の関係式が成り立つことを特徴とするパワーＭＯＳデバイスの作製方法。
【請求項２１】
請求項１７において、
前記チャネル形成領域のチャネル方向に垂直な少なくとも一断面は、実質的に前記不純物領域により区切られた複数のチャネル形成領域の集合体と見なせることを特徴とするパワーＭＯＳデバイスの作製方法。
【請求項２２】
請求項１７において、
前記チャネル形成領域において駆動時に生じる短チャネル効果に伴うしきい値電圧の低下は、前記不純物領域を利用することで得られる狭チャネル効果に伴うしきい値電圧の増加により緩和されることを特徴とするパワーＭＯＳデバイスの作製方法。
【請求項２３】
請求項１７において、
前記不純物領域はドットパターン形状を有していることを特徴とするパワーＭＯＳデバイスの作製方法。
【請求項２４】
請求項２３において、
前記ドットパターン形状は、円形、楕円形、正方形、長方形、交互にかみ合うように配置したパターン形状のいずれか一であることを特徴とするパワーＭＯＳデバイスの作製方法。
【請求項２５】
請求項１７において、
前記不純物領域はチャネル方向と概略平行に形成された線状パターンであることを特徴とするパワーＭＯＳデバイスの作製方法。
【請求項２６】
請求項１７乃至請求項２５のいずれか１項において、
前記ドリフト領域は、前記ソース領域より弱い導電性を有することを特徴とするパワーＭＯＳデバイスの作製方法。
【請求項２７】
請求項１７乃至請求項２６のいずれか１項において、
前記結晶半導体は単結晶シリコンであることを特徴とするパワーＭＯＳデバイスの作製方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本明細書で開示する発明は、大電力制御用の絶縁ゲイト型半導体装置、特にパワーＭＯＳデバイスとよばれる半導体装置およびその作製方法に関する。代表的にはＭＯＳゲイト・デバイスであるパワーＭＯＳ・ＦＥＴ（以後、単にパワーＭＯＳと略記する）やＩＧＢＴ（Insurated Gate Bipolar Transistor ）等が挙げられる。
【０００２】
【従来の技術】
近年、半導体素子は益々微細化の一途を辿る傾向にあり、ディープサブミクロン領域の加工寸法が要求される様になっている。しかし、ＭＯＳ・ＦＥＴにおいてチャネル形成領域がディープサブミクロン領域の寸法になると短チャネル効果という現象が問題となることが知られている。
【０００３】
短チャネル効果とは、ゲイト電極の線幅が短くなる、即ちチャネル形成領域が短くなるにつれて、チャネル形成領域の電荷がゲイト電圧だけでなく、ソース／ドレイン領域の空乏層電荷や電界および電位分布の影響を大きく受ける様になるために引き起こされる現象である。そして、短チャネル効果によりしきい値電圧の低下、サブスレッショルド特性の劣化、耐圧の劣化といった諸問題が発生することが知られている。
【０００４】
この現象はチャネルを形成することで動作するＭＯＳ構造のデバイス全般に共通する問題であり、大電力制御用のパワーＭＯＳデバイスにおいても例外ではない。パワーＭＯＳデバイスは大電流、大電圧を扱うので高耐圧を必要とする場合が多く、短チャネル効果による耐圧の劣化は非常に大きな問題となる。
【０００５】
一般的にパワーＭＯＳデバイスとは電子機器のスイッチング素子などとして用いられる半導体装置（半導体素子）を指し、パワーＭＯＳ、ＩＧＢＴなどの高速ＭＯＳ系パワー・デバイスなどが知られている。これらは大電圧、大電流を扱うためにＩＣやＬＳＩとは構造が異なる点に特徴がある。
【０００６】
ここで、パワーＭＯＳの単一セルにおける基本的な構造を図２に示す。なお、図中において＋や−で表す記号は導電性の相対的な強弱を示す指針として用いている。即ち、例えばＮ- よりもＮ+ の方が強いＮ型を示すことを表している。
【０００７】
図２において、Ｎ+ 型を有する半導体基板２０１上にはエピタキシャル成長によりドリフト領域と呼ばれる弱いＮ型（Ｎ- ）領域２０２が形成されている。このＮ型を有する半導体基板２０１はそのままドレイン領域として機能する。
【０００８】
また、ドリフト領域２０２には強いＰ型（Ｐ+ ）領域２０３が不純物拡散によって形成され、さらにその中にＮ+ 型を有するソース領域２０４が配置される。この強いＰ型領域２０３はゲイト電極直下の一部がチャネル形成領域として機能する。そして、半導体表面にはゲイト絶縁膜２０５を介してゲイト電極２０６が配置された構造となる。
【０００９】
この様なパワーＭＯＳ構造の場合、ゲイト電極２０６に対して正の電圧を印加するとゲイト電極２０６近傍のＰ型領域（チャネル形成領域）２０３にチャネル領域２０７が形成されて矢印の方向に電流が流れる（エンハンスメント型のＮチャネル型ＦＥＴの場合）。
【００１０】
この様に、ＩＣやＬＳＩに用いられるＭＯＳ・ＩＣでは半導体基板の表面近傍において横方向に電流が流れる構成であるのに対し、図２に示すパワーＭＯＳにおいては半導体基板を挟んでソース／ドレイン領域が配置されて縦方向に電流が流れる点に特徴がある。
【００１１】
この様にパワーＭＯＳで縦方向に電流が流れる様な構造とする理由はオン抵抗（ドレイン電流が流れる全ての領域の抵抗値）を小さくして電流密度を上げるためであり、大電流を扱い、高速動作を主旨とするパワーＭＯＳには重要な構成の一つである。
【００１２】
従って、高速動作特性を要求される場合はドリフト領域の比抵抗は小さいことが望ましく、逆に高耐圧特性を要求される場合はドリフト領域比抵抗を大きくして耐圧を向上させる工夫が成されていた。
【００１３】
しかしながら、高速動作特性を要求される場合、ドリフト領域の比抵抗を小さくすると短チャネル効果による耐圧の劣化が発生した時に耐圧限界を超えて素子が破壊されるといった問題が起こり得る。
【００１４】
ここで、パワーＭＯＳに短チャネル効果が生じた場合の様子を簡略化して図３に示す。なお、図３は図２のチャネル領域２０７の周辺を拡大した図を表している。
【００１５】
図３において、３０１は弱いＮ型（Ｎ- ）で形成されるドリフト領域、３０２は強いＰ型（Ｐ+ ）で形成されるチャネル形成領域、３０３は強いＮ型（Ｎ+ ）で形成されるソース領域、３０４はチャネル領域、３０５はゲイト電極である。また、３０６で示される点線はドレイン電圧が小さい時に形成される空乏層を表している。
【００１６】
通常、チャネル領域３０４を流れる電流はゲイト電圧のみで制御される。この場合、３０６で示される様に、チャネル領域３０４近傍の空乏層はチャネルに概略平行となり、均一な電界が形成される。
【００１７】
しかし、ドレイン電圧が高くなると、ドリフト領域３０１近傍の空乏層がチャネル領域３０４、ソース領域３０３の方へと広がり、３０７で示される実線で表される様に、ドレイン空乏層の電荷や電界がソース領域３０３、チャネル領域３０４近傍の空乏層へと影響を及ぼす様になる。即ち、オン電流が複雑な電界分布により変化し、ゲイト電圧のみで制御することが困難な状況となるのである。
【００１８】
ここで、短チャネル効果が生じる場合におけるチャネル形成領域周辺のエネルギー状態を図４を用いて説明する。図４において実線で示す状態図はドレイン電圧が０Ｖの時のソース領域４０１、Ｐ型領域（チャネル形成領域）４０２、ドリフト領域４０３近傍のエネルギーバンド図である。
【００１９】
この状態において十分大きいドレイン電圧Ｖｄが印加されると、図４において点線で示す様な状態へと変化する。即ち、ドレイン電圧Ｖｄにより形成されたドリフト領域の空乏層電荷や電界が、ソースおよびチャネル形成領域４０１、４０２の空乏層電荷に影響を与え、エネルギー（電位）状態はソース領域４０１からドリフト領域４０３にかけて連続的に変化する様になる。
【００２０】
そして、このような短チャネル効果が半導体素子に与える影響として、しきい値電圧（Ｖth）の低下やパンチスルー現象が生じる。また、パンチスルー現象によってドレイン電流に対するゲイト電圧の影響が低下するとサブスレッショルド特性が悪くなる。
【００２１】
まず、しきい値電圧の低下はＮチャネル型ＦＥＴに対してもＰチャネル型ＦＥＴに対しても同様に見られる現象である。また、この低下の度合いはドレイン電圧に依存するばかりでなく、基板不純物濃度、ソース／ドレイン拡散層深さ、ゲイト酸化膜厚、基板バイアス等の様々なパラメータに依存する。
【００２２】
しきい値電圧の低下は消費電力を小さくするといった意味では望ましいことであるが、一般的には集積回路の駆動電圧が小さくなることで周波数特性が高くならないといったデメリットが問題となってしまう。
【００２３】
そのため、これまではしきい値電圧を制御するための手段としてはチャネル形成領域全体に、均一に一導電性を付与する不純物元素を添加して、その添加量でもってしきい値電圧を制御するのが一般的であった。しかし、この方法でもやはり短チャネル効果自体を防ぐことはできず、パンチスルー現象などが発生してしまっていた。また、添加した不純物がキャリアを散乱させるのでキャリアの移動度を低下させる要因ともなっていた。
【００２４】
また、パンチスルー現象に伴うサブスレッショルド特性の劣化とはサブスレッショルド係数（Ｓ値）が大きくなる、即ちＦＥＴのスイッチング特性が劣化することを意味している。ここでサブスレッショルド特性に及ぼす短チャネル効果の影響を図５に示す。
【００２５】
図５は横軸にゲイト電圧Ｖｇ、縦軸にドレイン電流Ｉｄの対数をとったグラフであり、５０１の領域における傾き（サブスレッショルド特性）の逆数がＳ値である。この図５ではチャネル長を徐々に短くした時の特性の変化を比較しており、矢印の方向に向かってチャネル長は短くなっている。
【００２６】
その結果、チャネル長が短くなるに従って特性の傾きが小さくなる、即ちＳ値が大きくなる傾向にあることが確認できる。このことは、チャネル長が短くなるに従って半導体素子のスイッチング特性が劣化することを意味する。
【００２７】
【発明が解決しようとする課題】
以上の様に、短チャネル効果という現象はパワーＭＯＳデバイスにおいても大きな問題であり、今後の微細化に向けて解決すべき問題である。
【００２８】
特に、パワーＭＯＳデバイスでは高速動作特性と高耐圧特性がトレードオフの関係にあり、高速動作特性に重きを置いた場合には短チャネル効果による耐圧の劣化が素子破壊の問題として顕在化する。
【００２９】
そこで本明細書で開示する発明は、上記問題点を解決して、高速動作特性と高耐圧特性の両特性を同時に実現する絶縁ゲイト型半導体装置、特にパワーＭＯＳデバイスおよびその作製方法を提供することを課題とする。
【００３０】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
結晶半導体を利用して形成されたソース領域、ドレイン領域、ドリフト領域およびチャネル形成領域と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を少なくとも有する絶縁ゲイト型半導体装置であって、
前記チャネル形成領域はキャリアが移動する領域と、
前記ドリフト領域より前記チャネル形成領域およびソース領域に向かって広がる空乏層をピニングするために人為的かつ局部的に形成された不純物領域と、
を有することを特徴とする。
【００３１】
また、他の発明の構成は、
結晶半導体を利用して形成されたソース領域、ドレイン領域、ドリフト領域およびチャネル形成領域と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を少なくとも有する絶縁ゲイト型半導体装置であって、
前記チャネル形成領域はキャリアが移動する領域と、
不純物元素の添加により所定のしきい値電圧に制御するために人為的かつ局部的に形成された不純物領域と、
を有することを特徴とする。
【００３２】
なお、本明細書において、結晶半導体とは現在のＩＣ、ＬＳＩレベルで一般的に用いられている水準の単結晶シリコンを代表的な例としているが、さらに高水準の単結晶シリコン（究極的には宇宙空間で作製された様な理想状態の単結晶シリコン）もその範疇に含まれる。
【００３３】
本発明の主旨は、チャネル形成領域に人為的かつ局部的に形成した不純物領域によりドリフト領域からチャネル形成領域に向かって広がる空乏層を効果的に抑制し、短チャネル効果によって引き起こされるパンチスルー現象、サブスレッショルド特性の劣化、耐圧の劣化などの諸問題を防止することにある。
【００３４】
本出願人はあたかもチャネル形成領域に不純物領域のピンを形成することに似ていることから、本発明によるデバイスをピニング型パワーＭＯＳデバイスと呼んでいる。なお、本明細書中において「ピニング」とは「抑止」を意味しており、「ピニングする」とは「抑止する」という意味で用いている。
【００３５】
即ち、チャネル形成領域に対して局部的に不純物領域を形成し、その領域をエネルギー的な障壁として利用するものである。そして、不純物領域をエネルギー的な障壁として利用することでドリフト領域側の空乏層がチャネル形成領域側へ広がるのをエネルギー的に抑止し、それによってチャネル形成領域に形成される電界がゲイト電圧のみによって制御される様にする。
【００３６】
本発明は上記構成をなすために不純物領域を形成する不純物元素としてエネルギーバンド幅（Ｅｇ）を広げる不純物元素を用いている。その様な不純物元素としては炭素（Ｃ）、窒素（Ｎ）、酸素（Ｏ）から選ばれた一種または複数種類の元素が挙げられる。
【００３７】
この場合、添加された不純物はチャネル形成領域に局部的にエネルギーバンド幅の大きいエネルギー障壁を形成する。本発明の様に炭素、窒素、酸素を用いた場合には、図６（Ａ）で示す状態であったエネルギーバンドを図６（Ｂ）で示す状態とし、エネルギーバンド幅（Ｅｇ）を広げることで障壁ΔＥがさらに大きな障壁ΔＥ’となる。例えば、酸素を添加した場合には SiOx で示される様な構造の絶縁性の高抵抗領域となり電気的にも障壁となる。
【００３８】
また、上記不純物元素以外にエネルギーバンド幅をシフトさせる不純物元素を用いることもできる。その様な不純物元素としては１３族の元素（代表的にはボロン）や１５族の元素（代表的にはリンまたは砒素）が挙げられる。本発明ではＮチャネル型パワーＭＯＳを作製する場合には１３族元素を用い、Ｐチャネル型パワーＭＯＳを作製する場合には１５族元素を用いる。
【００３９】
ただし、どちらを用いる場合もチャネル形成領域と不純物領域は同一導電型となるので、不純物領域の方の濃度を高くしておくことが望ましい。また、チャネル形成領域が実質的に真性である場合には、不純物領域の濃度を低くすることができる。
【００４０】
この場合、添加された不純物はチャネル形成領域において局部的にエネルギーバンドをシフトさせる。例えば、Ｎチャネル型パワーＭＯＳに対してボロンを添加した場合には、図７（Ａ）で示す状態であったエネルギーバンドを図７（Ｂ）で示す状態とし、フェルミレベル（Ｅｆ）をシフトさせることで障壁ΔＥがさらに大きな障壁ΔＥ’となる。勿論この場合、フェルミレベルをシフトさせることは結果的にチャネル形成領域のエネルギーバンドをシフトさせることに他ならない。
【００４１】
また、この領域はチャネル領域とは逆の導電性を有し、抵抗値は低いもののエネルギー的には十分障壁となる。同様にＰチャネル型パワーＭＯＳに対してリンまたは砒素を添加した場合にも逆導電性領域が形成されてエネルギー障壁として活用することができる。
【００４２】
また、他の発明の構成は、
結晶半導体を利用して形成されたソース領域、ドレイン領域、ドリフト領域およびチャネル形成領域と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を少なくとも有する絶縁ゲイト型半導体装置であって、
前記チャネル形成領域はキャリアが移動する領域と、
前記ドリフト領域より前記チャネル形成領域およびソース領域に向かって広がる空乏層をピニングし、かつ、該不純物領域によりキャリアの移動経路を規定するために人為的かつ局部的に形成された不純物領域と、
を有することを特徴とする。
【００４３】
また、他の発明の構成は、
結晶半導体を利用して形成されたソース領域、ドレイン領域、ドリフト領域およびチャネル形成領域と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を少なくとも有する絶縁ゲイト型半導体装置であって、
前記チャネル形成領域はキャリアが移動する領域と、
不純物元素の添加により所定のしきい値電圧に制御し、かつ、キャリアの移動経路を規定するために人為的かつ局部的に形成された不純物領域と、
を有することを特徴とする。
【００４４】
不純物領域はチャネル形成領域内においてドットパターン状に設けることもできるし、線状パターン形状に設けることも可能である。特に、不純物領域をチャネル方向（キャリアが移動する方向）と概略平行な線状パターン形状に設けた場合、不純物領域が側壁となってキャリアが移動するレールの様な機能を果たす。その結果キャリアの移動経路を規定するため、キャリア同士の衝突による散乱確率が低減されて移動度が向上するといった利点が生まれる。
【００４５】
以上の様に、チャネル形成領域に人為的かつ局部的に不純物領域を形成することで、キャリアが移動する領域と、ドリフト領域からチャネル形成領域へ広がる空乏層をピニングするための不純物領域とを同一チャネル形成領域内に配置することで短チャネル効果による諸特性の劣化を防止することができる。
【００４６】
また、チャネル長の微細化に伴う短チャネル効果に起因する代表的現象であるしきい値電圧の低下を、不純物領域間に人為的に狭チャネル効果を生じさせることで緩和してやることも本発明の重要な構成の一つである。
【００４７】
狭チャネル効果とは、チャネル形成領域が狭くなることでしきい値電圧の増加などの症状が現れる現象であり、ＭＯＳ・ＩＣで問題となることが多い。本発明はこの現象を利用して意図的に狭チャネル効果を引き起こしてしきい値電圧を制御し、短チャネル効果に伴うしきい値電圧の低下を相殺する効果もある。
【００４８】
また、他の発明の構成は、
結晶半導体を利用してソース領域、ドレイン領域ドリフト領域およびチャネル形成領域とを形成する工程と、
前記チャネル形成領域において人為的かつ局部的に不純物領域を形成する工程と、
前記チャネル形成領域上にゲイト絶縁膜およびゲイト電極とを形成する工程と、
を少なくとも有する絶縁ゲイト型半導体装置の作製方法において、
前記チャネル形成領域はキャリアが移動する領域と前記不純物領域とで構成され、
前記不純物領域にはエネルギーバンド幅（Ｅｇ）を広げる不純物元素が人為的かつ局部的に添加されていることを特徴とする。
【００４９】
また、他の発明の構成は、
結晶半導体を利用してソース領域、ドレイン領域ドリフト領域およびチャネル形成領域とを形成する工程と、
前記チャネル形成領域において人為的かつ局部的に不純物領域を形成する工程と、
前記チャネル形成領域上にゲイト絶縁膜およびゲイト電極とを形成する工程と、
を少なくとも有する絶縁ゲイト型半導体装置の作製方法において、
前記チャネル形成領域はキャリアが移動する領域と前記不純物領域とで構成され、
前記不純物領域にはエネルギーバンド幅（Ｅｇ）をシフトさせる不純物元素が人為的かつ局部的に添加されていることを特徴とする。
【００５０】
以上の構成でなる本発明について、以下に記載する実施例でもって詳細な説明を行うこととする。
【００５１】
【実施例】
〔実施例１〕
図１に示すのは本発明を利用したパワーＭＯＳ・ＦＥＴの構造を示す一実施例図である。図１（Ａ）はパワーＭＯＳの上面図であり、本実施例には単一セル２個を記載するのみであるが通常はワンチップ上に数百〜数万個のセルが配置されてパワーＭＯＳを構成している。
【００５２】
そして、図１（Ｂ）は図１（Ａ）をＡ−Ａ’の破線で分断した時の分断面を示している。なお、図１（Ａ）の右側のセルはその断面に不純物領域が見える様に切ってあり、左側のセルはその断面に不純物領域が見えない様に切ってある。また、図１（Ｃ）は図１（Ａ）において１００で示される円内の拡大図である。
【００５３】
図１（Ｂ）において、１０１はドレイン領域となる半導体基板であり、本実施例ではＮチャネル型ＦＥＴを例にするためＮ+ 型のシリコン基板とする。１０２はエピタキシャル成長させたＮ- 型のシリコン層であり、ドリフト領域とて機能する。１０３はチャネル形成領域となるＰ+ 型の導電性領域で不純物拡散により形成する。そして、１０４はソース領域となるＮ+ 型の導電性領域である。
【００５４】
なお、チャネル形成領域１０３はＮ- 型のシリコン層をＰ型を付与する不純物元素（例えばボロン）で反転させて形成するが、不純物元素の濃度を調節してちょうどＮ型の導電性を相殺する様にすれば実質的に真性なチャネル形成領域とすることも可能である。
【００５５】
さらに、上記半導体層の上方には酸化珪素膜でなるゲイト絶縁膜１０５を介してポリシリコン膜でなるゲイト電極１０６が配置され、それを覆って珪化膜でなる層間絶縁膜１０７、導電性材料でなるソース電極１０８が形成されており、ドレイン領域１０１側には導電性材料でなるドレイン電極１０９が形成された構成となっている。
【００５６】
ここまでの説明は代表的なパワーＭＯＳ構造である縦型二重拡散構造の説明にすぎない。本発明の特徴はチャネル形成領域（Ｐ+ 型（又は実質的にＩ型）の導電性領域１０３とゲイト電極１０６とが重畳する領域）に対して、エネルギー障壁を形成するための不純物領域１１０を形成する点にある。
【００５７】
不純物領域１１０は炭素、窒素、酸素から選ばれた一種または複数種類の元素を用いても良いし、本実施例の様にＮチャネル型ＦＥＴならば１３族元素であるボロンを用いても良い。本実施例では不純物元素として酸素を用いた場合を説明する。
【００５８】
不純物元素として酸素を用いた場合、不純物領域は例えば SiOX で示される絶縁性領域を形成する。この様な不純物領域はエネルギーバンド幅を広げてエネルギー障壁として振る舞うため、ドリフト領域１０２からチャネル形成領域１１１へと広がる空乏層を効果的に抑制（ピニング）する。
【００５９】
また、不純物領域１１０は極めて微細な領域であるので、通常の露光法よりも電子描画法やＦＩＢ法といった微細リソグラフィ技術を利用することが望ましい。この様に、チャネル形成領域全域に不純物注入を行うのではなく、人為的かつ局部的に不純物領域を形成する点に従来のチャネルドープとの相違がある。
【００６０】
不純物領域１１０を形成する位置はパワーＭＯＳの上面から見ると、図１（Ａ）の様になっている（図１（Ｂ）において不純物領域が図中に示す様に見えるのは線状パターンを縦に切断した断面を見ているからである）。
【００６１】
図１（Ａ）において、１１１で示される閉じた領域は全てＰ+ 型の導電性領域１０３とゲイト電極１０６とが重畳する領域であり、チャネル形成領域を構成している。また、キャリアの流れる方向は１１２で示される矢印の方向であり、線状パターン形状の不純物領域がキャリアの流れる方向（チャネル方向）と概略平行になる様に配置されている。なお、本実施例ではＮチャネル型ＦＥＴを例にしているのでキャリア（電子）の流れる方向と電流の方向とは逆向きである。
【００６２】
また、図１（Ａ）の左側の図が示す様に、本明細書では「チャネル形成領域１１１の中心線を辿って一周した距離」をチャネル幅Ｗとし、「チャネル形成領域をキャリアが横切る距離」をチャネル長Ｌとして考える。
【００６３】
本実施例ではチャネル形成領域１１１に線状パターン形状の不純物領域を形成することに特徴があるが、線状パターンにはある範囲の条件を満たす必要がある。そのことについての説明を行う。
【００６４】
まず、チャネル幅Ｗの内、不純物領域１１０が占有している幅をＷpi,nと定義する。Ｗpi,nの値としては例えば10〜100Åもあれば十分である。また、図１（Ｃ）に示す様に任意の不純物領域１１０の幅をＷpi,1、Ｗpi,2、Ｗpi,3・・・Ｗpi,nとすると、Ｗpiは次式で表される。
【００６５】
【数１】
0004059939.tif 000002
【００６６】
但し、本発明の構成を達成するためにはチャネル形成領域の端部以外の領域に、不純物領域が少なくとも一つ形成されている必要があるのでｎは１以上の整数である。
【００６７】
また、チャネル幅Ｗの内、不純物領域１１０間の領域（電流の流れるパス）が占有している幅をＷpa,mと定義する。Ｗpa,mの値としては例えば100 〜3000Å（代表的には500 〜1500Å）とすることができる。また、図１（Ｃ）に示す様に任意の不純物領域１１０間の領域をＷpa,1、Ｗpa,2、Ｗpa,3・・・Ｗpa,mとすると、Ｗpaは次式で表される。
【００６８】
【数２】
0004059939.tif 000003
【００６９】
但し、前述の様にチャネル形成領域の端部以外の領域に不純物領域が少なくとも一つ形成されているので、チャネル形成領域は少なくとも２分されてｍは２以上の整数となる。
【００７０】
即ち、全チャネル幅ＷはＷ＝Ｗpi＋Ｗpa、かつ、ｎ＋ｍは３以上という関係が成り立っている。そして、ＷとＷpi、ＷとＷpaおよびＷpiとＷpaとの関係は、同時に以下の条件を満たすことが望ましい。
Ｗpi／Ｗ＝0.1 〜0.9
Ｗpa／Ｗ＝0.1 〜0.9
Ｗpi／Ｗpa＝1/9 〜9
【００７１】
これらの数式の意味するところは、Ｗpa／ＷまたはＷpi／Ｗが０または１であってはならないという事である。例えば、Ｗpa／Ｗ＝０（Ｗpi／Ｗ＝１と同義）の場合、チャネル形成領域を完全に不純物領域で塞いでしまうので電流の流れるパスが存在しない状態となる。
【００７２】
逆にＷpa／Ｗ＝１（Ｗpi／Ｗ＝０と同義）の場合、チャネル形成領域に不純物領域が全く存在しないのでドリフト領域から広がる空乏層を抑えることができない。
【００７３】
以上の理由により、Ｗpa／ＷおよびＷpi／Ｗの関係式は0.1 〜0.9 （好ましくは0.2 〜0.8 ）の範囲に収まり、また、同時にＷpi／Ｗpa＝1/9 〜9 を満たすことが望ましい。
【００７４】
ここで、本発明を利用してパワーＭＯＳを作製した場合において、短チャネル効果がどの様に抑制されるかを図８を用いて説明する。なお、図８（Ａ）は図３と同一構造のチャネル形成領域を示す拡大図（符号は図３と同じものを用いる）である。
【００７５】
まず、図１に示す様な構造を有するパワーＭＯＳに対してゲイト電圧、ドレイン電圧を印加した場合には、図８（Ａ）に示す様な状態でソース領域３０３近傍の空乏層８０１、チャネル領域３０４近傍の空乏層８０２、ドリフト領域３０１近傍の空乏層８０３が形成される。即ち、ドリフト領域３０１近傍の空乏層８０３は不純物領域８０４が障壁となって、チャネル領域３０４近傍において広がりを防止された形となる。
【００７６】
図８（Ａ）では判りにくいが不純物領域８０４は図１（Ａ）の右側の図に示す様に配置されているので、チャネル形成領域を塞ぐ格子状のフィルターでドリフト領域３０１の空乏層の広がりを抑えているというモデルで考えれば理解しやすい。
【００７７】
従って、本発明による構造のパワーＭＯＳにおいては、図８（Ａ）に示す様に空乏層が実質的に相互に干渉することなく分断される。即ち、ソース領域３０３近傍の空乏層８０１、チャネル領域３０４近傍の空乏層８０２が、ドリフト領域３０１近傍の空乏層８０３の影響を殆ど受けないで分布する。
【００７８】
即ち、図４に示した従来のエネルギー状態図と異なり、チャネル領域３０４のエネルギー状態は殆どゲイト電圧による電界のみに制御されるので、チャネル領域３０４に対して概略平行な形状を有する。従って、短チャネル効果特有のパンチスルー現象の様な問題がなく、高い耐圧特性を有するパワーＭＯＳを実現することができる。
【００７９】
さらに、図３と図８（Ａ）とを比較すると明らかな様に、本発明においては空乏層の占める体積が、図３に示した様な従来のものと比べて減少しているため、従来よりも空乏層電荷が小さく、空乏層容量が小さい特徴がある。ここで、Ｓ値を導出する式は次式で表される。
【００８０】
【数３】
0004059939.tif 000004
【００８１】
即ち、前述の様に、図５に示すグラフにおいて５０１で示される領域における傾きの逆数を表していることが判る。また、数３の式は近似的に次式の様に表すことができる。
【００８２】
【数４】
0004059939.tif 000005
【００８３】
数４において、ｋはボルツマン定数、Ｔは絶対温度、ｑは電荷量、Ｃd は空乏層容量、Ｃitは界面準位の等価容量、Ｃoxはゲイト酸化膜容量である。従って、本発明によれば空乏層容量Ｃd が従来よりも十分小さくなるので、Ｓ値を85mV/decade 以下（好ましくは70mV/decade 以下）の小さな値とすることができる、即ち優れたサブスレッショルド特性を得ることができるのである。
【００８４】
また、本発明が目指すところは、空乏層容量Ｃd および界面準位の等価容量Ｃitを０に可能な限り近づけることである。即ち、Ｃd ＝Ｃit＝０となる理想状態におけるＳ値（60mV/decade ）に近づけることにある。
【００８５】
また、本発明において線状パターン形状を有する不純物領域を図１（Ａ）に示す様に配置することはＦＥＴの性能を示す代表的なパラメータである移動度の向上に対して非常に大きな意味がある。その理由について以下に説明する。
【００８６】
移動度は半導体（本実施例ではシリコン基板）中のキャリアの散乱によって決まるが、シリコン基板における散乱は格子散乱と不純物散乱とに大別される。格子散乱はシリコン基板中の不純物濃度が低く、比較的高温で支配的であり、不純物散乱は不純物濃度が高く、比較的低温で支配的である。これらが影響し合って形成される全体的な移動度μは次式で表される。
【００８７】
【数５】
0004059939.tif 000006
【００８８】
この数５で示される式は、全体的な移動度μが、格子散乱の影響を受けた場合の移動度μl （ lはlattice を意味する) の逆数および不純物散乱の影響を受けた場合の移動度μi （ iはimpurityを意味する) の逆数の和に反比例することを意味している。
【００８９】
ここで、格子散乱ではドリフト電界がそれほど強くなければ音響フォノンが重要な役割を果たし、その時の移動度μl は、次式の様に温度の-3/2乗に比例する。従って、キャリアの有効質量（ｍ＊）と温度（Ｔ）で決まってしまう。
【００９０】
【数６】
0004059939.tif 000007
【００９１】
また、不純物散乱による移動度μi は、次式の様に温度の3/2 乗に比例し、イオン化した不純物の濃度Ｎi に逆比例する。即ち、イオン化した不純物の濃度Ｎi を調節することで変化させることができる。
【００９２】
【数７】
0004059939.tif 000008
【００９３】
これらの式によると、従来の様にチャネル形成領域全体に不純物を添加するチャネルドープでは不純物散乱の影響を受けて移動度を稼ぐことができない。しかしながら、本発明では局部的に不純物領域を形成しているので、隣接する不純物領域の間（Ｗpaの幅を持つ領域) には不純物が添加されない。
【００９４】
即ち、理論的には数７においてイオン化した不純物の濃度Ｎi を限りなく０に近づけることを意味するため、移動度μi は限りなく無限大に近づいていくことになる。即ち、数５において１／μi の項を無視することができる程度にまで不純物を減少させることを意味するので全体の移動度μは限りなく移動度μl に近づいていく。
【００９５】
また、キャリアの有効質量（ｍ＊）を小さくすることで移動度μl をさらに大きくすることも理論的には可能である。これは極低温の領域において、キャリア（特に電子の場合）の有効質量が結晶軸の軸方位に依存して変化する現象を利用することで成しうる。
【００９６】
文献によれば、キャリアの移動する方向が単結晶シリコンの＜１００＞軸方向と一致する様に構成した時、最小の有効質量を得ることができる。但し、この例は４°Ｋという極低温領域における結果である。
【００９７】
また、結晶格子間をうまくキャリアがすり抜けて行ける様に、チャネル方向および不純物領域１１０の軸方向（配列方向）と、結晶格子の軸方向とを概略平行（軸方向のずれを±10°以内に収める）にさせることが望ましい。単結晶ならばシリコン原子は規則正しく配列しているので、結晶格子の配列方向と平行に移動するキャリアは格子散乱の影響を殆ど受けないで済む。
【００９８】
例えば、単結晶シリコン基板において上記の様な方向における回転軸を０°とすると、他にも９０°、１８０°、２７０°の回転軸の場合において同様の効果を得ることができる。従って、図１（Ａ）の様にキャリアが移動するパワーＭＯＳにおいては、角を除く全ての方向で上記構成を成すことが可能である。
【００９９】
以上の様に、チャネル形成領域を移動するキャリアはチャネル形成領域内に存在する不純物領域以外の領域を通る。このキャリアが移動する経路（以後、この領域をレーン領域と呼ぶ）のエネルギー状態は線状パターン形状の不純物領域によって図９に示す状態となっていると考えられる。
【０１００】
図９（Ａ）において、９０１、９０２で示される領域は不純物領域のエネルギー状態を示しており、エネルギー的に高い障壁となっている。そして、不純物領域から離れるに従って徐々にエネルギー的に低い領域９０３となる。即ち、チャネル領域を移動するキャリア（ここでは電子を例にとる）は９０３で示されるエネルギー状態の低い領域を優先的に移動し、９０１、９０２で示されるエネルギー障壁（不純物領域）は壁の様な役割を果たす。
【０１０１】
ここで、チャネル領域を移動するキャリア（電子）のイメージを模式的に図９（Ｂ）で表す。イメージ的には、チャネル領域を移動するキャリア９００は図９（Ｂ）に表す様にまるで雨樋の中を転がる球体の様にその方向性が規定され、ソース領域からドレイン領域に向かってほぼ最短距離を移動する。
【０１０２】
また、図９（Ｂ）に示す様に、チャネル形成領域には図９（Ａ）に示した様なレーン領域が複数並列に配置されて構成されているが、９０１、９０２で示される領域を越えることがないため、隣接するレーン領域との間においてキャリアの移動は行われない。
【０１０３】
以上の理由によりキャリアが他のキャリアと衝突する確率は大幅に減少するため、移動度が大幅に向上する。即ち、本発明の構成は不純物散乱を低減するのみならず、キャリア同士の自己衝突による散乱をも低減することで大幅な移動度の向上を実現することができる。
【０１０４】
この様に従来においては常に悪影響を及ぼすとされてきたエネルギー障壁（グレインバンダリーなど）を逆に意図的に形成して利用するという本発明の発想は非常に新しいものである。
【０１０５】
また、チャネル形成領域１１１に対して図１（Ａ）、図１（Ｃ）に示す様に不純物領域１１０を配置することは短チャネル効果によるしきい値電圧の低下を低減する上で非常に重要である。なぜならば、この構成が意図的に狭チャネル効果を生み出すために必要な構成だからである。
【０１０６】
例えば、図１（Ａ）に示す様にチャネル形成領域１１１のチャネル幅Ｗは不純物領域１１０によって分断され、実質的に狭いチャネル幅Ｗpa,mを有する複数のチャネル形成領域の集合体と見なすことができる。
【０１０７】
即ち、その複数の狭いチャネル幅Ｗpa,mを有する領域において狭チャネル効果が得られるのである。マクロ的に見ると図１（Ａ）に示す様にチャネル形成領域全域においてこの様にして狭チャネル効果が得られるので、全体的に狭チャネル効果が得られる構成となり、しきい値電圧が増加するのである。
【０１０８】
従って、チャネル長が短くなることで短チャネル効果によってしきい値電圧が低下したとしても、以上の理由により狭チャネル効果によってしきい値電圧を意図的に増加させてしきい値制御を行うことができるので、結果的にしきい値電圧の変化を緩和することが可能となる。
【０１０９】
〔実施例２〕
本実施例では、チャネル形成領域に形成する不純物領域の形状をドットパターン状とする場合の例を示す。説明は図１０を用いて行う。
【０１１０】
図１０に示すパワーＭＯＳの構造は、図１において線状パターン形状を有する不純物領域をドットパターン形状に置き換えたものである。まず、図１と異なるのは図１０（Ｂ）に示す様に不純物領域１００１が配置される点である。
【０１１１】
そして、不純物領域１００１を上面から見たときの拡大図は図１０（Ｃ）に示す様になる。なお、本実施例ではドットパターン状の不純物領域の例として円形の不純物領域を記載しているが、楕円形、正方形、長方形などであっても構わない。
【０１１２】
例えば、図１１（Ａ）に示す様に不純物領域１１０１が交互に噛み合う様に配置したパターンとすることができる。この場合、不純物領域１１０１間の隙間を次の列で補う構成となるので、空乏層の広がりを効果的に抑制することができる。この構成は、チャネル長が特に短い領域において効果を発揮する。
【０１１３】
また、図１１（Ｂ）に示す様に、不純物領域をチャネル方向と垂直な楕円形とすることも、空乏層を広がりを抑えるためには非常に有効な構成である。
【０１１４】
〔実施例３〕
本発明において、チャネル形成領域に不純物領域を形成する手段として、不純物の偏析作用を利用した方法をとることもできる。本実施例では、その様な例として熱酸化膜近傍におけるボロン（Ｂ）およびリン（Ｐ）の偏析を利用した方法について図１４を用いて説明する。
【０１１５】
実施例１に示した構造のパワーＭＯＳを作製するに際して、酸素を添加することによって不純物領域を形成した後に800 〜1100℃程度の加熱処理を行うと、添加された酸素とシリコン（Si）とが反応して熱酸化物が形成される。
【０１１６】
そして、不純物領域の周辺に含有されていた不純物元素（ボロンまたはリン））が酸化物領域に偏析する。ここで、熱酸化工程により熱酸化膜／シリコン界面近傍のボロンまたはリンの濃度がどの様な分布を示すかを図１４を用いて説明する。
【０１１７】
図１４に示す様に、Si中に存在する添加イオン（Ｂ、Ｐ）は酸化膜が形成されると再分布する。これは、シリコン（Si）中および熱酸化膜（ SiOx ）中において添加イオンの溶解度と拡散速度が異なるために起こる現象である。不純物のSi中における溶解度を [Ｃ] Siとし、 SiOx 中における溶解度を [Ｃ] SiOxとする時、平衡偏析係数ｍは次式で定義される。
ｍ＝ [Ｃ] Si／ [Ｃ] SiOx
【０１１８】
この時、Si/SiOx 界面近傍の不純物の偏析はｍの値に支配される。通常、Si中における不純物の拡散係数が十分大きいとして、ｍ＜１の場合、Si中の不純物はSiO2中に取り込まれる（図１４（Ａ））。また、ｍ＞１の場合、SiO x が不純物を排斥し、その結果としてSi/SiOx 界面近傍の不純物濃度が増大する（図１４（Ｂ））。
【０１１９】
文献値によると、ボロンのｍの値は0.3 程度であり、リンのｍの値は10程度である。従って、本実施例における熱酸化工程後のボロンの濃度分布は図１４（Ａ）の様になり、熱酸化膜中にボロンが取り込まれ、不純物領域の側面（Si/SiOx 界面近傍）におけるボロン濃度は極めて微量な状態となる。また、逆に形成された熱酸化物中には多量のボロンが含有される。
【０１２０】
この様な熱酸化膜中へのボロンの取込み現象は既に知られていたが、本発明の様にエネルギー障壁（不純物領域）を形成するためにこの現象を利用する発想は全く新しいものである。
【０１２１】
なお、図１４（Ｂ）に示す様に、不純物元素としてリンを用いた場合には熱酸化膜とシリコンとの界面に偏析（パイルアップ）する。この現象もまた、Ｐチャネル型ＦＥＴに不純物領域を形成する際に活用することができる。
【０１２２】
以上の様に、本実施例の様な酸化物へのリンまたはボロンの偏析現象を利用することで大幅な移動度の向上を図ることが可能である。なぜならば、本実施例を実施すると不純物領域（代表的には SiOX で示される酸化物）周辺の不純物（リンまたはボロン）が不純物領域に収集されてしまうので、不純物領域間のキャリアが移動する領域における不純物散乱の影響を極めて少なくすることができるからである。
【０１２３】
このことは、先にも述べた様に数５においてμi が大きくなることに相当するので、全体の移動度μは理想的にμ＝μl に近づいていく。即ち、実質的に格子散乱のみで決まる極めて大きな移動度を実現しうることを示す。
【０１２４】
〔実施例４〕
本明細書においてはパワーＭＯＳ・ＦＥＴを代表例として説明してきたが、本発明はその他のパワーＭＯＳデバイス全般に適用することが可能である。他のパワーＭＯＳデバイスとしては、例えばＩＧＢＴ（Insurated Gate Bipolar Transistor ）、ＭＣＴ（CMOS Cntrolled Tyristor ）、ＥＳＴ（Emitter Swicthed Tyristor ）、ＢＲＴ（Base Resistance controlled Tyristor ）、ＩＥＧＴ（Injection Enhanced Insurated Gate Bipolar Transistor）、ＤＧＭＯＳ（Double Gate MOS ）などが挙げられる。特に、最近ではパワーＭＯＳ・ＦＥＴ、ＩＧＢＴの応用製品としてＩＰＭ（Intelligent Power Module）、パワーＩＣなどが主流となってきている。
【０１２５】
本実施例では、上記パワーＭＯＳデバイスの内、ＩＧＢＴ、ＭＣＴ、ＥＳＴについて簡単な説明を行う。説明は図１２を用いて行うこととする。
【０１２６】
まず、ＩＧＢＴとはＭＯＳ・ＦＥＴの高速スイッチング特性と、バイポーラトランジスタの低オン電圧特性をワンチップに構成したパワーデバイスである。図１２（Ａ）に示すＮチャネル型ＩＧＢＴの基本構造においてパワーＭＯＳ・ＦＥＴと異なる点は、ドレイン側のＮ+ 領域をＰ+ 領域１２０１に置き換えてｐｎ接合を１個追加してある点である。
【０１２７】
駆動時にはＰ+ 領域１２０１からドリフト領域となるＮ- 領域１２０２へとホール（正孔）が打ち込まれ、Ｎ- 領域１２０２の電子を引きつけるため、Ｎ- 領域１２０２の電子密度が増加する。そのため、Ｎ- 領域１２０２の抵抗は極めて低くなり、結果的にパワーＭＯＳよりも低い電圧でオンするという特徴を有する様になるのである。
【０１２８】
このＩＧＢＴはＰ+ 領域１２０１とＮ- 領域１２０２との間にバッファ層としてＮ+ 領域を挟み込んだ構造の非ラッチアップ構造や、トレンチ技術を用いてチップ単位面積当たりのセル数を向上させたトレンチ構造など、他にも様々な構造のものが開発されている。
【０１２９】
なお、図１２（Ａ）の左側の図はＩＧＢＴの等価回路であり、１２０３がゲイト端子、１２０４はエミッタ端子、１２０５はコレクタ端子である。１２０６はＰ+ 領域１２０１とエミッタ電極１２０７との間の抵抗である。また、１２０８で示されるのはＮチャネル・エンハンスメント型のトランジスタである。
【０１３０】
次に、ＭＣＴについての説明を行う。なお、本実施例では主流であるＰチャネル・エンハンスメント型ＭＣＴについての説明を行う。図１２（Ｂ）に示す様に、ＭＣＴの構造は縦型三重拡散構造で、Ｎ+ 型のシリコン基板１２０９にＰ+ 型シリコン層１２１０とＰ- 型シリコン層１２１１をエピタキシャル成長させて構成する。
【０１３１】
さらに、Ｎ型拡散層１２１２、Ｐ型拡散層１２１３を形成した後、Ｐ+ 型拡散層１２１４、Ｎ+ 型拡散層１２１５を形成して三重拡散構造とする。なお、例えばＮ型とはＮ+ 型よりも弱く、Ｎ- 型よりも強い導電性を有することを意味している。
【０１３２】
Ｐチャネル・エンハンスメント型ＭＣＴの特徴としては、オン電圧が低いにも関わらず耐圧が高いことであり、本発明を適用することでさらに信頼性の高い高耐圧特性を得ることが可能である。
【０１３３】
なお、図１２（Ｂ）の左側の図はＭＣＴの等価回路であり、１２１６がゲイト端子、１２１７はアノード端子、１２１８はカソード端子である。また、１２１９はＰチャネル・エンハンスメント型トランジスタ（ON FETと呼ばれる）であり、１２２０はＮチャネル・エンハンスメント型トランジスタ（OFF FET と呼ばれる）である。
【０１３４】
次に、ＥＳＴについての説明を行う。ＥＳＴはＩＧＢＴとサイリスタを横に並べた構成となっており、縦型二重拡散構造となっている。また、図１２（Ｃ）に示す様に、ＥＳＴはＰ+ 型のシリコン基板１２２１にＮ+ 型シリコン層１２２２とＮ- 型シリコン層１２２３をエピタキシャル成長させて構成する。
【０１３５】
さらに、Ｐ- 型拡散層１２２４、Ｐ+ 型拡散層１２２５を形成した後、Ｎ+ 型拡散層１２２６、１２２７を形成した構成とする。ＥＳＴの特徴としては、ＭＣＴ同様、オン電圧が低いにも関わらず耐圧が高いことであり、本発明を適用することでさらに信頼性の高い高耐圧特性を得ることが可能である。
【０１３６】
なお、図１２（Ｃ）の左側の図はＥＳＴの等価回路であり、１２２８がゲイト端子、１２２９はカソード端子、１２３０はアノード端子である。また、１２３１、１２３２は共にＮチャネル・エンハンスメント型トランジスタである。
【０１３７】
以上の様に、本発明はゲイト絶縁型（ＭＯＳゲイト型）のあらゆるパワーＭＯＳデバイスに応用することが可能であり、その応用範囲は産業上、極めて広範囲に渡るものである。
【０１３８】
〔実施例４〕
本発明を利用して作製したパワーＭＯＳデバイスは極めて応用範囲の広いデバイスである。本実施例では、その代表的な例を簡単な図を用いて説明する。説明には図１３を用いる。
【０１３９】
図１３（Ａ）に示すのはビデオデッキであり、１３０１は本体、１３０２はテープ挿入部、１３０３は外部端子部、１３０４は画像編集ダイアル、１３０５は液晶表示部である。また、１３０６はビデオデッキ内部に組み込まれた集積化回路で、その中のパーツとしてパワーモジュールが組み込まれ、その構成デバイスとしてパワーＭＯＳデバイス１３０７が用いられる。
【０１４０】
また、図１３（Ｂ）に示すのは電池式シェーバーであり、１３０８は本体、１３０９はスイッチ、１３１０はシェイビング部である。また、１３１１はシェーバー内部に組み込まれた充電器であって、電池式シェーバーの電流制御用にパワーＭＯＳデバイス１３１２が用いられる。
【０１４１】
また、図１３（Ｃ）に示すのは蛍光灯であり、１３１３は蛍光灯、１３１４はかさ、１３１５は制御部である。また、１３１６は蛍光灯内部に組み込まれた集積化回路であって、蛍光灯のインバータ制御用にパワーＭＯＳデバイス１３１７が用いられる。
【０１４２】
また、図１３（Ｄ）に示すのは電導工具であり、１３１８は本体、１３１９はドリル、１３２０はハンドリング部、１３２１はコンセントである。また、１３２２は蛍光灯内部に組み込まれた集積化回路であって、電導工具の速度制御用にパワーＭＯＳデバイス１３２３が用いられる。
【０１４３】
以上示した他にも、パワーＭＯＳデバイスは自動車の車両制御系および車体系装置、テレビ、カメラ、コンピュータ用電源、空調装置、プラグラマブル・ロジック・コントロールなどあらゆる分野の製品に用いられており、極めて応用範囲の広いデバイスである。
【０１４４】
【発明の効果】
本発明を利用することでチャネル長が短くなった場合に生じる短チャネル効果を防止することが可能となる。具体的には、まずドリフト領域近傍の空乏層がソース領域やチャネル形成領域下に広がるのを、チャネル形成領域に局部的に形成した不純物領域で遮り、チャネル形成領域のエネルギー（電位）状態にドレイン電圧が影響しない構成とする。これによりパンチスルー現象やサブスレッショルド特性の劣化を防止することが可能となる。また、同時に高いドレイン耐圧を実現することができる。
【０１４５】
また、短チャネル効果の特徴の一つであるしきい値電圧の低下を狭チャネル効果によるしきい値電圧の増加によって抑制することができる。この狭チャネル効果は、チャネル形成領域に局部的に不純物領域を形成するという本発明の構成によって人為的に成しうる効果である。
【０１４６】
以上の様に、本発明を利用することでチャネル長の短いディープサブミクロン領域におけるパワーＭＯＳデバイスにおいても、短チャネル効果を引き起こすことなく動作させることができる。
【０１４７】
また、本発明ではチャネル形成領域にエネルギー的にスリット状のレーン領域を形成することでキャリアの移動方向を規定し、キャリア同士の自己衝突による散乱を低減することが可能である。
【０１４８】
即ち、キャリアの移動度低下を招く原因となる不純物散乱、格子散乱、キャリア同士の自己衝突による散乱が大幅に低減され、移動度が大きく向上する。
【０１４９】
以上の効果により、高速動作特性と高耐圧特性とを同時に実現できるパワーＭＯＳデバイスを作製することが可能となる。従って、パワーＭＯＳデバイスを用いるあらゆる分野の電子・電気機器の性能を向上させることができる。従って、本発明は工業・産業上、非常に有益な技術であると言える。
【図面の簡単な説明】
【図１】    パワーＭＯＳデバイスの構造を示す図。
【図２】    パワーＭＯＳデバイスの構造を示す図。
【図３】    パワーＭＯＳデバイスの構造を示す図。
【図４】    エネルギー状態を説明するための図。
【図５】    ＭＯＳデバイスの電気特性を示す図。
【図６】    エネルギー状態を説明するための図。
【図７】    エネルギー状態を説明するための図。
【図８】    パワーＭＯＳデバイスの構造を示す図。
【図９】    キャリアの挙動を説明するための図。
【図１０】  パワーＭＯＳデバイスの構造を示す図。
【図１１】  不純物領域の配置パターンを示す図。
【図１２】  パワーＭＯＳデバイスの構造を示す図。
【図１３】  パワーＭＯＳデバイスの応用製品を示す図。
【図１４】  不純物の偏析状態を説明するための図。
【符号の説明】
１０１          Ｎ+ 型半導体基板
１０２          Ｎ- 型半導体基板
１０３          Ｐ+ 型半導体基板
１０４          Ｎ+ 型半導体基板
１０５          ゲイト絶縁膜
１０６          ゲイト電極
１０７          層間絶縁膜
１０８          ソース電極
１０９          ドレイン電極
１１０          不純物領域
１１１          チャネル形成領域
１１２          キャリアの流れる方向
３０４          チャネル領域
３０６          ドレイン電圧が小さい時の空乏層
３０７          ドレイン電圧が大きい時の空乏層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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