(57)【特許請求の範囲】
【請求項１】
高濃度第１導電型の半導体基板上に低濃度第１導電型のエピタキシャル層を形成する第１工程と、
前記エピタキシャル層内に低濃度第２導電型の不純物を注入する第２工程と、
前記エピタキシャル層内にオーミック接合及び高耐圧のために高濃度第２導電型の不純物を注入する第３工程と、
前記エピタキシャル層の表面に高濃度第１導電型の不純物を注入する第４工程と、
前記第４工程後、アニーリング工程を行って前記エピタキシャル層に第２導電型のウエル領域を形成し、同時にウエル領域の表面部に第１導電型のソース領域を形成する第５工程と、
前記高濃度第１導電型のソース領域、第２導電型のウエル領域及び低濃度第１導電型のエピタキシャル層を部分的に一定深さエッチングしてトレンチを形成する第６工程と、
前記トレンチの内面にゲート絶縁膜を形成する第７工程と、
前記ゲート絶縁膜が形成された前記トレンチの底部側の一部をゲート導電層で埋め込む第８工程と、
前記ゲート導電層より上の露出ゲート絶縁膜の厚さの一部をエッチングする第９工程と、
ゲート絶縁膜の厚さの一部が前記のようにエッチングされたトレンチ側壁のウエル領域部分に第１導電型の不純物注入を行って、ソース領域を前記トレンチの側壁に沿ってウエル領域内方に拡張させる第１０工程とを備えることを特徴とするトレンチゲート型ＭＯＳ電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳ電界効果トランジスタ（以下、ＭＯＳＦＥＴと称する）及びその製造方法に係り、取り分け、しきい値電圧調節の容易なトレンチゲート型ＭＯＳＦＥＴ及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、電力用ＭＯＳＦＥＴはバイポーラトランジスタに比べて、第１に、高い入力インピーダンスを有するのでゲート駆動回路が極めて簡単であり、第２に、ユニポーラ素子であるので素子がターンオフされる間少数キャリヤによる蓄積または再結合により発生される時間遅延がないなどの長所を有している。従って、スイッチングモードパワーサプライ（ｓｗｉｔｃｈｉｎｇ  ｍｏｄｅ  ｐｏｗｅｒ  ｓｕｐｐｌｙ）、ランプバラスト（ｌａｍｐ  ｂａｌｌａｓｔ）及びモータ駆動回路への使用が次第に拡大しており、最近は高集積化に有利なトレンチゲート型ＭＯＳＦＥＴ構造が提案されている。
【０００３】
図４は、従来技術によるトレンチゲート型ＭＯＳＦＥＴを説明するための断面図であり、ＮチャネルＭＯＳＦＥＴの場合に例として挙げて示している。このＭＯＳＦＥＴは、高濃度Ｎ型の半導体基板１上に低濃度Ｎ型のエピタキシャル層２が形成されており、このエピタキシャル層２の下層側を除く部分はＰ型のウエル領域３となっており、このウエル領域３の表面部には高濃度Ｎ型のソース領域４が形成されている。そして、高濃度Ｎ型のソース領域４、Ｐ型のウエル領域３及びＮ型のエピタキシャル層２を部分的にエッチングしてトレンチｔが形成され、このトレンチｔの内面にゲート酸化膜５が形成され、このゲート酸化膜５を挟んでトレンチｔ内はゲート導電層６で埋め込まれており、その上には、ゲート導電層６を保護するための熱酸化膜７及びＰＳＧ層８が形成される。さらに、ＰＳＧ層８、ソース領域４およびウエル領域３上には、配線のための金属層９が形成されている。
【０００４】
【発明が解決しようとする課題】
このような構造を有するトレンチゲート型ＭＯＳＦＥＴは、従来のプレーナ（Ｐｌａｎａｒ）構造に比べてドレイン−ソースオン抵抗Ｒｄｓ（ｏｎ）の減少と共にスケールダウンの可能な長所がある。
しかし、低濃度Ｐ型のウエル領域３を形成した後、電力用ＭＯＳＦＥＴにおけるオーミック接合及び高耐圧のために高濃度Ｐ型の不純物をＰ型のウエル領域３内（Ａ領域）に注入するようになるが、この際高濃度の不純物がチャネル領域にまで拡散されＭＯＳＦＥＴのしきい値電圧を上昇させる問題点がある。
一般に、トレンチ型ゲート構造を持つ電力用ＭＯＳＦＥＴのしきい値電圧はチャネル領域におけるＰ型不純物濃度のピーク値により決定されるが、前記のように高濃度Ｐ型不純物注入時、そのＰ型不純物からの影響を受けるので、これを除くためにはトレンチ間の間隔を一定水準以上に保つなどのデザインルールを守るべきである。
しかし、これは、セルサイズを縮小してセルの効率を高め、チップの集積度を向上させることに制限的な要素として作用する。一方、トレンチ間の間隔を一定水準以上に設計したとしても、高濃度Ｐ型不純物イオン注入工程がセルフアラインによる工程でないので、フォト工程上のミスアラインによりチャネル領域が高濃度Ｐ型不純物注入の影響を受けることを排除できない。
本発明は、このような従来の諸問題点を解決するために案出されたもので、その目的は、しきい値電圧調節の容易なトレンチゲート型ＭＯＳＦＥＴ及びその製造方法を提供することである。
【０００５】
【課題を解決するための手段】
本発明は上述の課題を解決するために、高濃度第１導電型の半導体基板と、この半導体基板上に形成された低濃度第１導電型のエピタキシャル層と、このエピタキシャル層内に形成された第２導電型のウエル領域と、このウエル領域内に形成された高濃度第１導電型のソース領域と、このソース領域、ウエル領域及びエピタキシャル層を部分的にエッチングして形成されたトレンチの内面に形成されたゲート絶縁膜と、このゲート絶縁膜を挟んで前記トレンチ内に埋め込まれたゲート導電層とを備えるトレンチゲート型ＭＯＳ電界効果トランジスタにおいて、前記ゲート導電層は前記トレンチの底部側の一部を埋め込むように形成され、前記ソース領域は前記ウエル領域の表面部と前記トレンチ側壁のウエル領域部分に、トレンチの側壁に沿ってウエル領域内方に拡張して形成されることを特徴とするトレンチゲート型ＭＯＳ電界効果トランジスタとする。
【０００６】
また、本発明は次のようなトレンチゲート型ＭＯＳ電界効果トランジスタの製造方法とする。まず、高濃度第１導電型の半導体基板上に低濃度第１導電型のエピタキシャル層を形成する。次に、エピタキシャル層内に低濃度第２導電型の不純物を注入する。次に、エピタキシャル層内にオーミック接合及び高耐圧のために高濃度第２導電型の不純物を注入する。次に、エピタキシャル層の表面に高濃度第１導電型の不純物を注入する。その後、アニーリング工程を行って前記エピタキシャル層に第２導電型のウエル領域を形成し、同時にウエル領域の表面部に第１導電型のソース領域を形成する。次に、高濃度第１導電型のソース領域、第２導電型のウエル領域及び低濃度第１導電型のエピタキシャル層を部分的に一定深さエッチングしてトレンチを形成する。その後、トレンチの内面にゲート絶縁膜を形成する。次いで、ゲート絶縁膜が形成された前記トレンチの底部側の一部をゲート導電層で埋め込む。次に、ゲート導電層より上の露出ゲート絶縁膜の厚さの一部をエッチングする。その後、ゲート絶縁膜の厚さの一部が前記のようにエッチングされたトレンチ側壁のウエル領域部分に第１導電型の不純物注入を行って、ソース領域を前記トレンチの側壁に沿ってウエル領域内方に拡張させる。
【０００７】
【発明の実施の形態】
次に添付図面を参照して本発明によるトレンチゲート型ＭＯＳＦＥＴ及びその製造方法の実施の形態を詳細に説明する。
図１は、本発明のトレンチゲート型ＭＯＳＦＥＴの実施の形態を示す断面図であり、特にＮチャネルＭＯＳＦＥＴを示す図である。この図のように、本発明の実施の形態のトレンチゲート型ＭＯＳＦＥＴは、高濃度Ｎ型の半導体基板１１上に低濃度Ｎ型のエピタキシャル層１２が形成されており、このエピタキシャル層１２の下層側を除く部分はＰ型のウエル領域１３となっており、このウエル領域１３の表面部には高濃度Ｎ型のソース領域１４が形成されている。そして、高濃度Ｎ型のソース領域１４、Ｐ型のウエル領域１３及び低濃度Ｎ型のエピタキシャル層１２を部分的にエッチングしてトレンチＴが形成されており、このトレンチＴの内面にはゲート絶縁膜としてゲート酸化膜１５が形成される。さらに、このゲート酸化膜１５で内面が覆われたトレンチＴ内は底部側の一部がゲート導電層１６で埋め込まれており、その上には、ゲート導電層１６を保護するための保護層として熱酸化膜１７とＰＳＧ層１８が積層されて形成される。さらに、ＰＳＧ層１８、ソース領域１４およびウエル領域１３上には、配線のための金属層１９が形成される。また、前記ソース領域１４は、前記ウエル領域１３の表面部に形成されるとともに、トレンチＴの側壁のウエル領域部分に、トレンチＴの側壁に沿ってウエル領域１３の内方に拡張して形成されている。
【０００８】
このように、上記トレンチゲート型ＭＯＳＦＥＴでは、ゲート導電層１６がトレンチＴの底部側の一部のみを埋め込んで形成されており、かつ高濃度ソース領域１４はウエル領域１３の表面部とともに、トレンチＴの側壁に沿ってウエル領域１３の内方に拡張して形成されている。すなわち、このＭＯＳＦＥＴでは、Ｐ型ウエル領域１３の高濃度Ｐ型不純物注入時影響を受けていた領域にまでＮ型のソース領域１４が拡張されているので、チャネル領域が高濃度Ｐ型不純物注入の影響を受けない。従って、チャネル領域のＰ型不純物濃度のピーク値を制御しやすく、トレンチゲート型ＭＯＳＦＥＴのしきい値電圧調節が容易となる。
【０００９】
図２および図３は本発明のトレンチゲート型ＭＯＳＦＥＴの製造方法の実施の形態を示す図で、上記図１のトレンチゲート型ＭＯＳＦＥＴの製造方法を示す図である。この製造方法では、まず図２（ａ）に示すように、高濃度Ｎ型の半導体基板１１上に低濃度Ｎ型のエピタキシャル層１２を形成し、このエピタキシャル層１２の表面にバッファ層２１を形成した後、このバッファ層２１を通して前記エピタキシャル層１２に低濃度Ｐ型の不純物を注入する。次に、バッファ層２１を通してエピタキシャル層１２内に、オーミック接合及び高耐圧のための高濃度Ｐ型不純物を注入する。次いで、通常のフォトリソ工程を通して高濃度Ｎ型不純物をエピタキシャル層１２に選択的に注入し、その後アニーリングすることによりエピタキシャル層１２の下層側を除く部分をＰ型のウエル領域１３とし、かつウエル領域１３の表面部にＮ型のソース領域１４を形成する。
【００１０】
次に、図２（ｂ）に示すように、バッファ層２１上に窒化膜２２と酸化膜２３を積層し、通常のフォトリソ工程を介して前記酸化膜２３、窒化膜２２及びバッファ層２１を順次にエッチングしてトレンチ形成のためのマスクパターンを形成する。次いで、前記マスクパターンを用いて高濃度Ｎ型のソース領域１４、Ｐ型のウエル領域１３及び低濃度Ｎ型のエピタキシャル層１２を一定深さエッチングしてトレンチＴを形成する。その後、通常の犠牲酸化工程を経て、損傷されたトレンチ内面を緩和した後、犠牲酸化膜（図示せず）を取り除く。次いで、前記トレンチＴの内面にゲート絶縁膜としてゲート酸化膜１５を例えば１０００Å程度の厚さに形成する。なお、前記ソース領域１４はトレンチ形成により左右に分離される。
【００１１】
次に、トレンチＴを埋め込んで全面に導電物、例えば不純物のドープされた多結晶シリコンを蒸着してからこれを全面エッチングして表面を平坦化させる。次いで、前記導電物を一定深さ更にエッチングして、図３（ａ）に示すように、前記トレンチＴの底部側の一部のみを埋め込むゲート導電層１６を形成する。このとき、導電物は、ソース領域１４の深さより更に深くエッチングすることが望ましい。
【００１２】
次に、導電物のエッチングによってゲート導電層１６より上に露出したゲート酸化膜１５の厚さの一部を図３（ａ）に示すようにエッチングした後、このエッチングが行われた部分のトレンチＴ側壁のウエル領域部分に図３（ａ）に示すように高濃度Ｎ型不純物イオン注入を行うことにより、ソース領域１４を前記トレンチＴの側壁に沿ってウエル領域１３の内方に拡張させる。
【００１３】
その後、酸化膜２３、窒化膜２２、バッファ層２１を除去した後、図３（ｂ）に示すように、ゲート導電層１６の表面に保護層として熱酸化膜１７を形成する。さらに、その上に、蒸着とパターニングにより同保護膜としてＰＳＧ層１８を形成する。この保護層としては、熱酸化膜、低温酸化膜及びＰＳＧ層を積層して形成することもできる。最後に、全面に配線のための金属を蒸着した後パターニングして金属層１９を形成する。
【００１４】
なお、以上のような本発明に類似する技術として特開平３−２４１８６５号公報が挙げられる。この公報技術では、ドレイン領域に拡張部が設けられており、この点で本発明と類似する。しかし、この公報技術には、ウエル領域高濃度Ｐ型不純物注入のチャネル領域への影響を拡張部で解消しょうとする点については何ら記載されていない。しかも、公報技術では、ゲート電極がトレンチの全体を埋めており、本発明のようにトレンチの底部側の一部のみにゲート導電層を形成する構造ではなく、しかも、本発明のようにゲート導電層上のトレンチ側壁部に高濃度不純物イオン注入を行って拡張部を形成する方法でもない。結局、公報技術は、構造、方法、効果において本発明と相違する。
【００１５】
【発明の効果】
以上述べたように、本発明によれば、トレンチの底部側の一部のみを埋め込むようにゲート導電層を形成し、高濃度ソース領域はウエル領域の表面部とともに、トレンチの側壁に沿ってウエル領域の内方に拡張させて形成する。すなわち、本発明では、ウエル領域の高濃度不純物注入時影響を受けていた領域にまでソース領域が拡張されるように形成するもので、したがって、チャネル領域がウエル領域の高濃度不純物注入時の影響を受けず、チャネル領域のＰ型不純物濃度のピーク値を制御しやすく、結局、トレンチゲート型ＭＯＳＦＥＴのしきい値電圧調節が容易となる。
【図面の簡単な説明】
【図１】本発明によるトレンチゲート型ＭＯＳＦＥＴの実施の形態を示す断面図。
【図２】本発明によるトレンチゲート型ＭＯＳＦＥＴの製造方法の実施の形態を示す断面図。
【図３】本発明によるトレンチゲート型ＭＯＳＦＥＴの製造方法の実施の形態を示し、図２に続く工程を示す断面図。
【図４】従来技術によるトレンチゲート型ＭＯＳＦＥＴを示す断面図。
【符号の説明】
１１  半導体基板
１２  エピタキシャル層
１３  ウエル領域
１４  ソース領域
１５  ゲート酸化膜
１６  ゲート導電層
Ｔ  トレンチ
【図１】
0004063353.tif 000002
【図２】
0004063353.tif 000003
【図３】
0004063353.tif 000004
【図４】
0004063353.tif 000005