(57)【特許請求の範囲】
【請求項１】
メモリ構造の製造方法であって、
第１の導電型のソース領域を形成する過程と、
前記第１の導電型のドレイン領域を形成する過程と、
前記ソース領域に隣接して、前記第１の導電型と相異なる第２の導電型の第１のチャネル領域を形成する過程と、
前記ドレイン領域に隣接して、前記第２の導電型の第２のチャネル領域を形成する過程と、
前記第１のチャネル領域と前記第２のチャネル領域との間に、前記第２の導電型の伝達チャネル領域を形成する過程と、
前記第１のチャネル領域の上に第１のフローティングゲートを形成する過程と、
前記第２のチャネル領域の上に第２のフローティングゲートを形成する過程と、
前記第１のフローティングゲートの上に、前記第１のフローティングゲートに容量的に結合してその状態を制御するステアリング素子として働く第１のコントロールゲートを形成する過程と、
前記第２のフローティングゲートの上に、前記第２のフローティングゲートのステアリング素子として働く第２のコントロールゲートを形成する過程と、
前記伝達チャネル領域の上に、セレクトトランジスタのコントロールゲートとして働きかつ前記第１コントロールゲート及び前記第２コントロールゲートの少なくとも一部を覆う第３のコントロールゲートを形成する過程と、
前記第１のフローテイングゲートと前記第３のコントロールゲートの間に、前記第１のフローティングゲートの横方向端部の少なくとも１つの近傍領域を含む第１のトンネル領域を形成する過程と、
前記第２のフローティングゲートと前記第３のコントロールゲートとの間に、前記第２のフローティングゲートの横方向端部の少なくとも１つの近傍領域を含む第２のトンネル領域を形成する過程とを有することを特徴とするメモリ構造の製造方法。
【請求項２】
メモリ構造の製造方法であって、
第１の導電型のソース領域を形成する過程と、
前記第１導電型のドレイン領域を形成する過程と、
前記ソース領域に隣接して、前記第１導電型とは相異なる第２導電型の第１チャネル領域を形成する過程であって、前記ソース領域に隣接する前記第１チャネル領域の一部が前記第１チャネル領域のそれ以外の部分よりも高いドーパント濃度にドープされる、該過程と、
前記ドレイン領域に隣接して、前記第２導電型の第２チャネル領域を形成する過程であって、前記ドレイン領域に隣接する前記第２チャネル領域の一部が前記第２のチャネル領域のそれ以外の部分よりも高いドーパント濃度にドープされる、該過程と、
前記第１チャネル領域と前記第２チャネル領域との間に、前記第２導電型の伝達チャネル領域を形成する過程と、
前記第１チャネル領域の上に第１フローティングゲートを形成する過程と、
前記第２チャネル領域の上に第２フローティングゲートを形成する過程と、
前記第１フローティングゲートの上に、前記第１フローティングゲートに容量的に結合してその状態を制御するステアリング素子として働く第１コントロールゲートを形成する過程と、
前記第２フローティングゲートの上に、前記第２フローティングゲートのステアリング素子として働く第２コントロールゲートを形成する過程と、
前記伝達チャネル領域の上に、セレクトトランジスタのコントロールゲートとして働く第３コントロールゲートを形成する過程と、
前記第１フローティングゲートと前記第３コントロールゲートとの間に、前記第１フローティングゲートの横方向端部の少なくとも１つの近傍領域を含む第１トンネル領域を形成する過程と、
前記第２フローティングゲートと前記第３コントロールゲートとの間に、前記第２フローティングゲートの横方向端部の少なくとも１つの近傍領域を含む第２トンネル領域を形成する過程とを有することを特徴とするメモリ構造の製造方法。
【請求項３】
メモリ構造の製造方法であって、
第１の導電型のソース領域を形成する過程と、
前記第１の導電型のドレイン領域を形成する過程と、
前記ソース領域に隣接して、前記第１の導電型とは相異なる第２の導電型の第１チャネル領域を形成する過程と、
前記ドレイン領域に隣接して、前記第２導電型の第２チャネル領域を形成する過程と、
前記第１チャネル領域と前記第２チャネル領域との間に、前記第２導電型の伝達チャネル領域を形成する過程と、
前記第１チャネル領域の上に第１フローティングゲートを形成する過程と、
前記第２チャンネル領域の上に第２フローティングゲートを形成する過程と、
前記第１フローティングゲートの上に、前記第１フローティングゲートに容量的に結合してその状態を制御するステアリング素子として働く第１コントロールゲートを形成する過程と、
前記第２フローティングゲートの上に、前記第２フローティングゲートのステアリング素子として働く第２コントロールゲートを形成する過程と、
前記伝達チャネル領域の上に、セレクトトランジスタのコントロールゲートとして働く第３コントロールゲートを形成する過程と、
前記第１フローティングゲートと前記第３コントロールゲートとの間に、前記第１フローティンゲートの横方向端部の少なくとも１つの近傍領域を含む第１トンネル領域を形成する過程と、
前記第２フローティングゲートと前記第３コントロールゲートとの間に、前記第２フローティングゲートの横方向端部の少なくとも１つの近傍領域を含む第２トンネル領域を形成する過程と、
前記第１チャネル領域と前記伝達チャネル領域との境界に、前記第１チャネル領域及び前記伝達チャネル領域よりも高いドーパント濃度の前記第２導電型にドープされた第１ドープ領域を形成する過程と、
前記第２チャネル領域と前記伝達チャネル領域との境界に、前記第２チャネル領域及び前記伝達チャネル領域よりも高いドーパント濃度の前記第２導電型にドープされた第２ドープ領域を形成する過程とを有することを特徴とするメモリ構造の製造方法。
【請求項４】
複数のメモリセルを有するメモリアレイの製造方法であって、
前記メモリセルのソース領域及びドレイン領域として働く、第１の方向に沿って延在する複数の拡散ラインを形成する過程であって、前記メモリセルの各々が、前記ソース領域に隣接して配置された第１チャネル領域と、前記ドレイン領域に隣接して配置された第２チャネル領域と、前記第１チャネル領域と前記第２チャネル領域との間には位置された伝達チャネル領域とを有する、前記複数の拡散ラインを形成する過程と、
各々が、前記メモリセルのうちの対応するメモリセルの前記第１チャネル領域の上に配置された、複数の第１フローティングゲートを形成する過程と、
各々が、前記メモリセルのうちの対応するメモリセルの前記第２チャネル領域の上に配置された複数の第２フローティングゲートを形成する過程と、
各々が、前記第１フローティングゲートの対応する集合の上に配置されかつ前記第１フローティングゲートの各々に容量的に結合してその状態を制御するステアリング素子として働く、前記第１の方向に沿って延在する複数の第１コントロールラインを形成する過程と、
各々が、前記第２フローティングゲートの対応する集合の上に配置されかつ前記第２フローティングゲートのステアリング素子として働く、前記第１の方向に沿って延在する複数の第２コントロールラインを形成する過程と、
前記メモリセルの各々の前記伝達チャネル領域の上に第３コントロールゲートの集合を形成しかつ前記第１コントロールゲートと前記第２コントロールゲートのうちの対応するコントロールゲートの少なくとも一部を覆い、かつ前記対応するメモリセルのセレクトトランジスタのコントロールゲートとして働く、前記第１の方向とほぼ直交する第２の方向に沿って延在する複数の行ラインを形成する過程とを有し、
前記メモリセルの各々が、前記拡散ラインのうちの１つと前記行ラインのうちの１つとの交差部分に対応し、
前記メモリセルの各々が、前記第１フローティングゲートと前記第３コントロールゲートとの間に形成され、前記第１フローティングゲートの横方向端部の少なくとも１つの近傍領域を含む第１トンネル領域を含み、
前記メモリセルの各々が、前記第２フローティングゲートと前記第３コントロールゲートとの間に形成され、前記第２フローティングゲートの横方向端部の少なくとも１つの近傍領域を含む第２トンネル領域を含むことを特徴とするメモリアレイの製造方法。
【請求項５】
複数のメモリセルを有するメモリアレイの製造方法であって、
前記メモリセルのソース領域及びドレイン領域として働く、第１の方向に沿って延在する複数の拡散ラインを形成する過程であって、前記メモリセルの各々が、前記ソース領域に隣接した部分が前記その残りの部分よりも高いドーパント濃度で前記第２導電型にドープされている、前記ソース領域に隣接して配置された第１チャネル領域と、前記ドレイン領域に隣接した部分がその他の部分よりも高いドーパント濃度で前記第２導電型にドープされている、前記ドレイン領域に隣接して配置された第２チャネル領域と、前記第１チャネル領域と前記第２チャネル領域との間に配置された伝達チャネル領域とを有する、前記複数の拡散ラインを形成する過程と、
各々が、前記メモリセルのうちの対応するメモリセルの前記第１チャネル領域の上に配置された複数の第１のフローティングゲートを形成する過程と、
各々が、前記メモリセルのうちの対応するメモリセルの前記第２チャネル領域の上に配置された複数の第２フローティングゲートを形成する過程と、
各々が、前記第１フローティングゲートの対応する集合の上に配置されかつ前記第１フローティングゲートに容量的に結合してその状態を制御するステアリング素子として働く、前記第１の方向に沿って延在する複数の第１コントロールゲートラインとを形成する過程と、
各々が、前記第２フローティングゲートの対応する集合の上に配置されかつ前記第２フローティングゲートの各々のステアリング素子として働く、前記第１の方向に沿って延在する複数の第２コントロールゲートラインを形成する過程と、
前記メモリセルの各々の前記伝達チャネル領域の上に第３コントロールゲートの集合を形成しかつ対応するメモリセルのアクセルトランジスタのコントロールゲートとして働く、前記第１の方向とは概ね直交する第２の方向に沿って延在する複数のワードラインを形成する過程とを有し、
前記メモリセルの各々が、前記拡散ラインの１つと前記行ラインの１つとの交差部分に対応し、
前記メモリセルの各々が、前記第１フローティングゲートと前記第３コントロールゲートとの間に形成され、前記第１フローティングゲートの横方向端部の少なくとも１つの近傍領域を含む第１トンネル領域を含、
前記メモリセルの各々が、前記第２フローティングゲートと前記第３コントロールゲートとの間に形成され、前記第２フローティングゲートの横方向端部の少なくとも１つの近傍領域を含む第２トンネル領域を含むことを特徴とするメモリアレイの製造方法。
【請求項６】
複数のメモリセルを有するメモリアレイの製造方法であって、
前記メモリセルのソース領域及びドレイン領域として働く、第１の方向に沿って延在する複数の拡散ラインを形成する過程であって、前記メモリセルの各々が、前記ソース領域に隣接して配置された第１のチャネル領域と、前記ドレイン領域に隣接して配置された第２のチャネル領域と、前記第１のチャネル領域と前記第２のチャネル領域との間に配置された伝達チャネル領域とを有する、前記複数の拡散ラインを形成する過程と、
前記第１チャネル領域と前記伝達チャネル領域との境界に、前記第１チャネル領域及び前記伝達チャネル領域よりも高いドーパント濃度で前記第２導電型にドープされた第１ドープ領域を形成する過程と、
前記第２チャネル領域と前記伝達チャネル領域との境界に、前記第２チャネル領域及び前記伝達チャネル領域よりも高いドーパント濃度で前記第２導電型にドープされた第２ドープ領域を形成する過程と、
各々が、前記メモリセルのうちの対応するメモリセルの前記第１チャネル領域の上に配置された複数の第１フローティングゲートを形成する過程と、
各々が、前記メモリセルのうちの対応するメモリセルの前記第２チャンネル領域の上に配置された複数の第２フローティンゲートを形成する過程と、
各々が、前記第１フローティングゲートの対応する集合の上に配置されかつ前記第１フローティングゲートの各々に容量的に結合してその状態を制御するステアリング素子として働く、前記第１の方向に沿って延在する複数の第１コントロールゲートを形成する過程と、
各々が、前記第２フローティングゲートの対応する集合の上に配置されかつ前記第２フローティングゲートの各々のステアリング素子として働く、前記第１の方向に沿って延在する複数の第２コントロールゲートラインを形成する過程と、
前記メモリセルの各々の前記伝達チャネル領域の上に第３のコントロールゲートの集合を形成しかつ前記対応するメモリセルのアクセストランジスタのコントロールゲートとして働く、前記第１の方向とは概ね直交する第２の方向に沿って延在する複数の行ラインを形成する過程とを有し、
前記メモリセルの各々が、前記拡散ラインの１つと前記行ラインの１つとの交差部分に対応し、
前記メモリセルの各々が、前記第１フローティングゲートと前記第３コントロールゲートとの間に形成され、前記第１フローティングゲートの横方向端部の少なくとも１つの近傍領域を含む第１トンネル領域を含み、
前記メモリセルの各々が、前記第２フローティングゲートと前記第３コントロールゲートとの間に形成され、前記第２フローティングゲートの横方向端部の少なくとも１つの近傍領域を含む第２トンネル領域を含むことを特徴とするメモリアレイの製造方法。
【請求項７】
前記第１の導電型が、Ｎ型であり、前記第２の導電型がＰ型であることを特徴とする請求項１乃至６の何れかに記載の方法。
【請求項８】
前記第２導電型が、ボロンドーパントによって提供されることを特徴とする請求項７に記載の方法。
【請求項９】
前記第１フローティングゲート及び前記第２フローティングゲートが、第１の多結晶シリコン層を有し、
前記第１コントロールゲートが、第２の多結晶シリコン層を有し、
前記第３のコントロールゲートが、第３の多結晶シリコン層を有することを特徴とする請求項２乃至６の何れかに記載の方法。
【請求項１０】
前記第１及び第２フローティングゲートのそれぞれが、２つ以上の論理状態を記憶できることを特徴とする請求項１乃至６の何れかに記載の方法。
【請求項１１】
前記第１フローティングゲートと、前記第２フローティングゲートとが、２以上の複数の論理状態を記憶するための複数の電荷レベルのうちの１つを形成することを特徴とする請求項１０に記載の方法。
【請求項１２】
前記ソース領域と前記ドレイン領域とが、埋め込み拡散層を有することを特徴とする請求項１乃至６の何れかに記載の方法。
【請求項１３】
前記埋め込み拡散層を覆う誘電体層を形成する過程を更に有することを特徴とする請求項１２に記載の方法。
【請求項１４】
前記伝達チャネル領域が、前記第１チャネル領域及び前記第２チャネル領域よりも高いドーパント濃度で前記第２導電型にドープされていることを特徴とする請求項１乃至６の何れかに記載の方法。
【請求項１５】
前記伝達チャネル領域が、前記第１チャネル領域及び前記第２チャネル領域よりも全体で低いドーパント濃度で前記第２導電型にカウンタドープされていることを特徴とする請求項１乃至６の何れかに記載の方法。
【請求項１６】
前記メモリアレイが、複数のセクタとして構成されていて、
前記セクタの各々が、その全てのセルが同時に消去されるように構成された１つ若しくは複数の行を有することを特徴とする請求項４乃至６の何れかに記載の方法。
【請求項１７】
前記メモリアレイが、仮想グランドアレイとして構成されていることを特徴とする請求項４乃至６の何れかに記載の方法。
【請求項１８】
１つの特定の行の１つおきのセルの第１フローティングゲート若しくは第２フローティングゲートの何れかが、プログラムされるべき前記メモリセルの各々に対応するデータを、対応する拡散ラインに与えることによって同時にプログラムされることを特徴とする請求項４乃至６の何れかに記載の方法。
【請求項１９】
複数の前記メモリセルから構成される前記メモリアレイの１つの行全体が、その行の異なるメモリセルを独立してプログラムする４つのプログラム動作のみを用いてプログラムされることを特徴とする請求項４乃至６の何れかに記載の方法。
【請求項２０】
前記第１フローティングゲートと前記第１コントロールゲートとを形成する前記過程と、前記第２フローティングゲートと前記第２コントロールゲートとを形成する前記過程とが、
前記第１チャネル領域及び前記第２チャネル領域の上に前記第１チャネル領域及び前記第２チャネル領域から絶縁されて、第１の方向に沿って延在する複数の多結晶シリコンの帯状部分を形成する過程と、
前記複数の多結晶シリコンの帯状部分の上に前記複数の多結晶シリコンの帯状部分から絶縁されて多結晶シリコン層を形成する過程と、
前記複数の多結晶シリコンの帯状部分と、前記多結晶シリコン層とを、前記第１の方向とは概ね直交する第２の方向に延在する帯状部分としてパターン化し、前記第１のフローティングゲートと、前記第２のフローティングゲートと、前記第１のコントロールゲートと、前記第２のコントロールゲートとを形成する過程とを有することを特徴とする請求項１乃至３の何れかに記載の方法。
【請求項２１】
前記第１のフローティングゲートと前記第１のコントロールゲートとを形成する前記過程と、前記第２のフローティングゲートと前記第２のコントロールゲートとを形成する前記過程とが、
前記第１のチャネル領域及び前記第２のチャネル領域の上に前記第１のチャネル領域及び前記第２のチャネル領域から絶縁された、前記第２の方向に沿って延在する複数の多結晶シリコンの帯状部分を形成する過程と、
前記複数の多結晶シリコンの帯状部分の上に、前記複数の多結晶シリコンの帯状部分から絶縁された多結晶シリコン層を形成する過程と、
前記複数の多結晶シリコンの帯状部分と、前記多結晶シリコン層とを、前記第１の方向に沿って延在する帯状部分としてパターン化し、前記第１のフローティングゲートと、前記第２のフローティングゲートと、前記第１のコントロールゲートと、前記第２のコントロールゲートとを形成する過程を有することを特徴とする請求項４乃至６のいずれかに記載の方法。
【請求項２２】
前記複数の多結晶シリコンの帯状部分と前記多結晶シリコン層とをパターン化する前記過程が、製造過程中で用いることのできる最小のリソグラフ長さの幅を用いて実行されることを特徴とする請求項２０に記載の方法。
【請求項２３】
前記複数の多結晶シリコンの帯状部分と前記多結晶シリコン層とをパターン化する前記過程が、製造過程中で用いることのできる最小のリソグラフ長さの幅を用いて実行されることを特徴とする請求項２１に記載の方法。
【請求項２４】
前記伝達チャネル領域と前記ソース領域と前記ドレイン領域とを形成する前記過程が、前記伝達チャネル領域、前記ソース領域、及び前記ドレイン領域の各領域の境界を、同時に確定する過程を有することを特徴とする請求項１乃至６のいずれかに記載の方法。
【請求項２５】
前記伝達チャネル領域、前記ソース領域、及び前記ドレイン領域の各領域の境界を同時に確定する前記過程が、製造過程中で用いることのできる最小のリソグラフ長さの面積を用いて実行されることを特徴とする請求項２４に記載の方法。
【請求項２６】
トンネル酸化膜を、前記伝達チャネル領域に隣接する前記第１のフローティングゲート及び前記第２のフローティングゲートのエッジのみの上に形成する過程を更に有することを特徴とする請求項１乃至６のいずれかに記載の方法。
【請求項２７】
前記トンネル領域として働くトンネル酸化膜を、前記伝達チャネル領域に隣接する前記第１フローティングゲート及び前記第２フローティングゲートのエッジの上のみに形成する過程を更に有し、
前記トンネル酸化膜を形成する過程が、
第１の多結晶シリコン層から複数の多結晶シリコンの帯状部分を形成する過程と、
前記第１の多結晶シリコン層の上に前記第１の多結晶シリコンから絶縁された第２の多結晶シリコン層を形成する過程と、
前記第２の多結晶シリコン層をパターン化して、前記複数の第２のコントロールゲートと前記複数の第１のコントロールゲートとを形成する過程と、
前記第１の多結晶シリコン層をパターン化して、前記第１コントロールゲートと前記第２コントロールゲートの隣接する対の間の前記第１の多結晶シリコン層の部分を除去する過程と、
前記第１の多結晶ンリコン層及び前記第２の多結晶ンリコン層の露出された側壁にスペーサ誘電体を形成する過程と、
前記メモリセルの前記ソース領域及びドレイン領域の露出された部分をフォトレジストで覆い、前記チャネル領域の上に位置する前記第１の多結晶シリコン層の露出された部分を除去する過程と、
前記第１多結晶シリコン層の前記露出された側壁にトンネル酸化膜を形成する過程と、
第３の多結晶シリコン層を形成する過程とを有することを特徴とする請求項４乃至６のいずれかに記載の方法。
【請求項２８】
各々、前記ソース領域と前記ドレイン領域とに隣接する前記第１チャネル領域の一部と前記第２チャネル領域の一部とを、前記スペーサ誘電体層を形成する過程の前にドープして前記第１ドープ領域及び前記第２ドープ領域を形成する過程であって、前記第１ドープ領域及び前記第２ドープ領域のドーパント濃度は、前記第１チャネル領域のなかの前記第１ドープ領域以外の部分及び前記第２チャネル領域のなかの前記第２ドープ領域以外の部分のドーパント濃度より高い濃度である、該過程を含み、
前記ソース領域及び前記ドレイン領域が、前記スペーサ誘電体層を形成する過程の後に形成されることを特徴とする請求項２７に記載の方法。
【発明の詳細な説明】
関連出願
本出願は、１９９４年２月９日に出願された米国特許出願第０８／１９３，７０７号の一部継続出願であり、前記米国特許出願は、１９９４年５月１７日に付与された米国特許５，３１３，４２１号である１９９２年１月１４日に出願された米国特許出願第０７／８２０，３６４号の分割出願である。
技術分野
本発明は、半導体メモリセル及びアレイに関し、より詳しくは、電気的に消去可能なプログラム可能リードオンリメモリに関する。
背景技術
消去可能なプログラム可能リードオンリメモリ（ＥＰＲＯＭｓ）及び電気的に消去可能なプログラム可能リードオンリメモリ（ＥＥＰＲＯＭｓ）は当業者にはよく知られている。これらのメモリデバイスは、データを不揮発形式で記憶することができ、一方所望に応じて消去及び再書き込みすることもできる。ＥＥＰＲＯＭデバイスは、通常、この集積回路デバイスに紫外線をあてることによって消去され、ＥＥＰＲＯＭデバイスは、電気的に消去される。
ある一つの形式のＥＥＰＲＯＭデバイスは、「スプリットゲート」電極と呼ばれるものを含み、このデバイスでは、コントロールゲートが、フローティングゲートの上に重なる第１の部分と、チャネルの上に直接重なる第２の部分とを含む。このようなスプリットゲートの構造が、「ａ  ５−Ｖｏｌｔ−Ｏｎｌｙ−Ｆａｓｔ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｆｌａｓｈ  ＥＥＰＲＯＭ  Ｃｅｌｌ  Ｗｉｔｈ  ａ  Ｄｏｕｂｌｅ  Ｐｏｌｙｓｉｌｉｃｏｎ  Ｓｐｌｉｔ−Ｇａｔｅ  Ｓｔｒｕｃｔｕｒｅ」（１９９１年２月の、Ｅｌｅｖｅｎｔｈ  ＩＥＥＥ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｗｏｒｋｓｈｏｐ，Ｊ．ＶａｎＨｏｕｄｔらによる）に開示されており、この構造では、電荷がセルのソース側からフローティングゲートに注入される。米国特許第４，６５２，８９７号明細書には、スプリットゲートを用いず、装置のソース側からフローティングゲートへの注入を行うＥＥＰＲＯＭデバイスが開示されている。
上述された米国特許第４，６５２，８９７号明細書に記載されているように、メモリセルは、通常、当業者によく知られているようにアレイとして配列されている。ある一つの形式のそのようなアレイは、埋め込み拡散を用いており、ソース領域及びアレイ領域が絶縁材料からなるかなり厚い層によって覆われている。これは、例えば、米国特許第４，１５１，０２０号、第４，１５１，０２１号、第４，１８４，２０７号、及び第４，２７１，４２１号に例示されている。そのような埋め込み拡散デバイスは、仮想グランドアプローチを用いており、メモリセルの第１の列のソースに接続されている列が、メモリセルの隣接する列のドレインにも接続されている。
多くのＥＥＰＲＯＭデバイスでは、多結晶シリコンの２つの層が用いられており、一方の層は、フローティングゲートを形成するために用いられ、もう一方の層はコントロールゲートの形成と電気的な接続部の形成とのために用いられ、他のＥＥＰＲＯＭデバイスでは多結晶シリコンの３つの層が用いられている。例えば、米国特許第４，３０２，７６６号には、フローティングゲートのための第１の多結晶シリコン層と、コントロールゲートのための第２の多結晶シリコン層と、セルを消去するときに用いるための第１の多結晶シリコン層の一部に消去窓を介して接続された第３の多結晶シリコン層とが開示されている。米国特許第４，３３１，９６８号は、また、消去ゲートを形成するための第３の多結晶シリコン層を用いており、一方米国特許第４，４６２，０９０号では、第３の多結晶シリコン層を用いてアドレスゲート電極を形成している。米国特許第４，５６１，００４号及び第４，８０３，５２９号はまた、その特定の構成内で３個の多結晶シリコン層を用いている。
日本国特許公告公報６１−１８１，１６８号は、フローティングゲートに対する容量性結合を提供するために３個の多結晶シリコン層を用いている。日本国特許公告公報６３−２６５，３９１号では、仮想グランドを用いた、埋め込み拡散アレイが開示されている。
ヨーロッパ特許出願０３７３８３０号には、２つの多結晶シリコン層を用いたＥＥＰＲＯＭが開示されており、第２の多結晶シリコン層は２つの部分を有し、一方の部分は消去機能を提供し、もう一方の部分はステアリング機能を提供している。
「Ａ  Ｎｅｗ  Ｆｌａｓｈ  Ｅｒａｓｅ  ＥＥＰＲＯＭ  Ｃｅｌｌ  Ｗｉｔｈ  ａ  Ｓｉｄｅｗａｌｌ  Ｓｅｌｅｃｔ−Ｇａｔｅ  ｏｎ  ｉｔｓ  Ｓｏｕｒｃｅ  Ｓｉｄｅ」（ＩＥＤＭ−８９−６０３、Ｋ．Ｎａｒｕｋらによる）及び米国特許第４，７９４，５６５号明細書には、トランジスタのソース側に設けられた側壁セレクトゲートを用いたＥＥＰＲＯＭが開示されている。
「ＥＥＰＲＯＭ  Ｃｅｌｌ  Ｗｉｔｈ  Ｈｉｇｈ  Ｇａｔｅ  Ｉｎｊｅｃｔｉｏｎ  Ｅｆｆｉｃｉｅｎｃｙ」（ＩＥＤＭ  ８２−７４１、Ｍ．Ｋａｍｉｙａらによる）、及び米国特許第４，６２２，６５６号明細書には、セレクトゲートの下のチャネル領域を高濃度にドープし、フローティングゲートの下のチャネル領域を低濃度にドープするか反対の導電型にドープすることにより、チャネル領域の遷移部分での表面の大きな電位差を形成することによってプログラミング電圧が低減されたＥＥＰＲＯＭデバイスが開示されている。
近年では、より一般的なドレイン側のチャネルホットエレクトロン（ＣＨＥ）機構の代わりに、スプリットゲートのソース側ホットエレクトロンプログラミングを用いた、高いキャパシタンスのＦＬＡＳＣＨメモリデバイスを製造することに注目が集められている。
その理由は、本来的により低い書き込み電力（ＣＨＥの１／１０若しくはそれ以下の電力）を必要とすることにより、低電圧動作が容易となり、かつ増強された並列化（パラレリズム）によって、より高い書き込み速度が達成されるからである。加えて、スプリットゲートの構造は、「過消去」に関連する問題（ＥＴＯＸなどの１つのゲートを用いたＦＬＡＳＣＨメモリでの問題）を引き起こさず、スプリットゲートのＣＨＥプログラミングデバイスでの消去動作の後にプログラミングを妨げることのある強い過消去を原因とするプログラミングの困難さを伴わないということである。
このような利点に基づいて、サンディスク・コーポレイションは、サンディスクの専用の厚い酸化膜と共に集積化されたソース側注入を用いて、及びポリツーポリ消去トンネル技術を用いて、スケーラビリティ及び信頼性が高く、消費電力の低いプログラミングセルを達成する（Ｄ．Ｃ．Ｇｕｔｅｒｍａｎ、Ｇ．Ｓａｍａｃｈｉａｓａ、Ｙ．Ｆｏｎｇ  ａｎｄ  Ｅ．Ｈａｒａｒｉによる米国特許第５，３１３，４２１号として）特許付与されたＦＬＡＳＣＨメモリセル及びそのアレイを有する。
スプリットゲート構造を用いる多重ビット記憶不揮発性セルの主要な概念は、Ｇ．Ｓ．Ａｌｂｅｒｔｓ及びＨ．Ｎ．Ｋｏｔｅｃｈａ（Ｍｕｌｔｉ−ｂｉｔ  ｓｔｏｒｅａｇｅ  ＦＥＴ  ＥＡＲＯＭ  ｃｅｌｌ，ＩＢＭ  Ｔｅｃｈｎｉｃｌ  Ｄｉｓｃｌｏｓｕｒｅ  Ｂｕｌｌｅｔｉｎ  Ｖｏｌ．２４  Ｎｏ．７Ａ、ｐ．３３１１、１９８１年１２月）に記載されている。この文献には、直列接続された２ポリ３トランジスタ素子セルが説明されており、中間のトランジスタのチャネルは、ポリ２コントロールゲート（セル選択ゲートとしても働く）によって直接制御されており、両端の２個のトランジスタのチャネルの各々は、対応するポリ１フローティングゲートによって制御されていて、このポリ１フローティングゲートはコントロールゲートと容量性結合されており、１つの物理的なセル構造内で複数のビットを実現している。
最近、１９９４ＩＥＤＭにおいて、Ｂｒｉｇｈｔ  ＭｉｃｒｏｅｌｃｔｒｏｎｉｃｓがＨｙｕｎｄａｉと共に、非接触型仮想グランドアレイ内に集積化された同様の二重ビットスプリットゲートセルを提供し、このセルではソース側注入プログラミングが用いられている（Ｙ．Ｙ．Ｍａ及びＫ．Ｃｈａｎｇ、米国特許第５，２７８，４３９号（以下Ｍａアプローチと呼ぶ））。ＩＢＭアプローチとの１つの構造的な相違点は、コントロールゲートを接続する容量性結合が分離していることであり、この容量性結合はポリ２によって形成され、選択ゲートはポリ３によって形成されている。
Ｍａアプローチでは、極薄ポリ１ゲート酸化膜（約１００Å以下）を介してトンネル効果によって駆動される「通常の」ネガティブコントロールゲートを用いている。この消去方法は、幾つかの重大な制限をもたらしている。２つの記憶トランジスタのうちの１つを消去する場合、極薄酸化膜を介したドレインへのトンネル効果に対してフローティングゲートが用いられ、ドレインを７Ｖにバイアスし、対応するコントロールゲートを−１０Ｖにバイアスすることによって行われる。これらのラインの両方は、セレクトゲートに直交して設けられているので、同時に消去されるセルのブロック（例えば、セクタ）がビットラインに沿っていなければならず、これは、より一般的なワードライン（セレクトゲート）に沿ったブロックと反するものであり、即ち、このセクタは列に沿ったものでなければならず、従って行に沿ったものではない（例えば、セクタは、１つのビットライン／拡散領域をまたぐ２列のフローティングゲートからなり、左側セルのフローティングゲートペアの右側のフローティングゲートと、右側セルのローディングゲートペアの左側のフローティングゲートとを含む）。
これによって、Ｍａアプローチに以下のような欠点がもたらされる。
（１）列セクタアーキテクチャに限定される、即ち、より高速の読み出し性能の行に沿ったセクタアーキテクチャを支持できない（従って１つのセクタ内で、消去アノードと対応するコントロールゲートとが、行ラインの方向と直交して設けられ、これによって、そのセクタ内の多数のセルに同時にアクセスできる、行に沿ったセクタの「がっしりとした」並列実施が妨げられる。
（２）以下の制限をもたらす約１００Åの極薄のトンネル酸化膜が必要となる。
＊利用可能な酸化膜の厚さの制限値を押し上げることに関するスケーリングの限定と、それに応じた適切な結合容量を保つために必要な面積の増加とであり、これはそのような薄い酸化膜の単位面積当たりの本来的に高いキャパシタンスと相容れないものである。
＊極薄酸化膜を、拡散アノードに隣接する基板の強い電界に関連する寄生のバンドツーバンドトンネリング／ホール注入と共に用いることにより本来的に存在する無数の潜在的な保持／信頼性の問題。
＊バンドツーバンド注入問題を制限し、プロセス及び回路の複雑さをもたらし、潜在的なレイアウト面積を更に必要とすることをもたらすコントロールゲートに対する負のバイアスの必要性。
発明の開示
本発明の技術に基づけば、ソース側注入を用いた新規なメモリセルがもたらされる。ソース側注入によって、非常に微少なプログラミング電流を用いたプログラムが可能となる。所望に応じて、本発明に基づけば、列に沿ったプログラムされるべきセルが、同時にプログラムされ、これは各セルをプログラムするために必要な電流が少ないので、どのような所望のプログラミング動作に対しても許容出来ないほど大きなプログラミング電圧を必要とすることがない。本発明の或る実施例では、メモリアレイはセクタから構成されていて、各セクタはそのコントロールゲートが共通に接続された一列の若しくは複数の列のセルから構成されている。或る実施例では、ワードラインに対するデータをシリアルにシフトインするために、行デコーダの代わりに高速シフトレジスタが用いられていて、１つのセクタの各ワードラインに対する全てのデータがそのシリアルローディングが終了した時にシフトレジスタに含まれている。或る実施例では、パラレルロードバッファレジスタを用いて更に高速化が達成され、このパラレルロードバッファレジスタは、高速シフトレジスタからパラレルにデータを受け取り、このデータを書き込み動作の間保持し、次の書き込み動作に用いるための書き込み動作の間にシリアルにロードされたデータをシフトレジスタが受け取ることのできるようにする。或る実施例では、ベリファイが１つの列の全てのプログラムされるべきセルに対してパラレルに行われ、ビットラインの電流がモニタされる。全てのプログラムされるべきセルが適切にプログラムされていると、ビットラインの電流は概ね０である。ビットラインの電流が検出されたときは、もう一度書き込み動作がそのセクタの全てのセルに対して行われ、更にベリファイ動作が実行される。この書き込み／ベリファイ動作は、ビットラインの電流が概ね０であることが検出されて、ベリファイが良好に行われるまで繰り返される。
本発明に基づいて構成された新規なセルの目的は、以下のプログラミングの制限を解消することである。
１．プログラミングに必要とされる高いチャネル電流（電力）
２．消去のレベルが増加すると共に増加する高いドレイン電圧
３．高濃度のチャネルへのドーピングよって増加するプログラミング効率に関連する読み出し性能の低下
４．プログラミングの目標とされるセルと目標とされてはいないがその電圧が印加されるセルとを含めたそのバイアス電圧が印加されるセルの高いドレインバイアス電圧を保持することに関連するプログラムの損耗
本発明の他の実施例では、３ポリ３トランジスタ直列接続セルを用いた複数ビットメモリセルが開示されており、中央のトランジスタのチャネルはポリ３コントロールゲート（セルセレクトゲート及び消去アノードとしても働く）によって直接制御され、両端のトランジスタの各チャネルが、対応するポリ１フローティングゲートによって制御され、このポリ１フローティングゲートは、ポリ２コントロール若しくはステアリングゲートに容量性結合によって接続されており、これによって１つの物理的なセル構造内での複数のビットが実現される。
複数ビットのセルは、２個のフローティングゲート部分に由来して１つのメモリセル当たり２つのビットを含み、２個のフローティングゲートの各々は、それ自体のコントロールゲート（仮想グランドアレイでは、ビットラインと平行に延在する）と、その間に物理的に配置された１つの選択ゲートとを占有する（仮想グランドアレイでは、ビットラインと直交して延在する）。拡散ＢＮ＋ソース／ドレインは、セレクトゲート／トランスファチャネルに隣接する両側のチャネルエッジにおいて２つのフローティングゲートをまたぐ。
１つのフローティングゲートを備えたセルとは異なり、直列接続された２つのフローティングゲートが設けられているので、各フローティングゲートのプログラムされた閾値電圧のレベルは、読み出し可能となるように（東芝のＮＡＮＤセルと同じように）その上限値までに制限されなければならない。このようにして、一方のフローティングゲートのチャネルが、もう一方のフローティングゲートの状態を読み出す間に、その対応するコントロールゲートに適切なバイアス電圧が印加されて無条件に（即ち、その記憶された状態と無関係に）ターンオンされる。
【図面の簡単な説明】
第１ａ図、第１ｂ図及び第１ｃ図は、各々、本発明のある実施例のセルレイアウト、断面図、及び等価回路を表している。
第１ｄ図は、第１ａ図から第１ｃ図に例示された複数のセルからなるアレイのある実施例の平面図である。
第１ｅ図は、適切な制御回路を備えたセクタによって構成されたメモリアレイのブロック図である。
第１ｆ図は、第１ｅ図に例示されたセクタによって構成されたメモリアレイの或る実施例の動作を表す図である。
第１ｇ図は、第１ａ図から第１ｃ図に表されたセルを用いた他の実施例を表す平面図である。
第２ａ図は、第１ｂ図と同様の本発明の他の実施例を表す断面図である。
第２ｂ図は、第２ａ図の断面図に表されたセルを用いて構成されたメモリセルのアレイのある実施例の平面図である。
第２ｃ図は、第２ｂ図に例示されたアレイの構造及び動作条件を表す図である。
第３図は、第１ｂ図のメモリセルの動作を表すグラフである。
第４図は、第５図のデバイスのチャネルに沿った電界分布を表す図である。
第５図は、本発明の２ポリセルのある実施例の断面図である。
第６図は、本発明の２ポリセルの他の実施例の断面図である。
第７ａ図、本発明のある実施例に基づいて用いられたプロセスシーケンスの一部を表す平面図である。
第７ｂ図は、第７ａ図の平面図に表された実施例の断面図である。
第８図は、本発明の方法に基づいて使用されるのに適した製造過程を表す断面図である。
第９ａ図及び第９ｂ図は、各々、本発明の複数ビットのメモリセル構造のある実施例の平面図及び断面図である。
第１０ａ図は、本発明の１つの複数ビットセルの模式図である。
第１０ｂ図は、第９ａ図及び第９ｂ図に例示されたような本発明の複数ビットのメモリセルのアレイのある実施例を表す回路図である。
第１０ｃ図は、第１０ｂ図に例示されたセルのアレイの実施例と、ビットライン及びステアリングラインの両方のためのセグメントデコードトランジスタマトリクスの回路図である。
第１１ａ図から第１１ｅ図は、詳細な平面図及び詳細な断面図である。
第１２ａ図から第１２ｂ図は、本発明に基づく複数ビットのメモリセルを製造するのに用いるために適した製造過程の一部を表す断面図である。
発明を実施するための最良の形態
ある実施例のセルのレイアウト、断面図、及び等価回路が、第１ａ図、第１ｂ図、及び第１ｃ図に、各々、表されている。第１ａ図、第１ｂ図、及び第１ｃ図では、同じ参照番号が用いられている。第１ｄ図の断面図として表された、本発明の新規なＥＥＰＲＯＭセルのこの実施例は、埋め込みソース領域１０２と、埋め込みドレイン領域１０とを含み、この領域は、各々、比較的厚い誘電体層１０４及び１０５によって埋め込まれている。チャネル領域１０６は、２つの部分に分割されており、第１の部分１０６−１は、選択ゲートを構成する第３の多結晶シリコン層１０９の影響を受け、第２の部分１０６−２は、第２の多結晶シリコン層からなるコントロールゲート１０８の影響を受ける第１の多結晶シリコン層から形成されたフローティングゲート１０７の影響を受ける。当業者には良く知られているように、例えば熱成長された酸化膜からなる適切な誘電体層が、チャネル１０６と、多結晶シリコン層１０９と、多結晶シリコン層１０７との間に設けられている。同様に、酸化膜若しくは酸化膜と窒化膜の組み合わせからなる適切な誘電体層は、３つの多結晶シリコン層の間に形成されている。多結晶金属シリサイドが、多結晶シリコン層１０８及び１０９の１つ若しくは両方の代わりに用いられてもよい。所望に応じて、高濃度にドープされたＰ＋領域１２０が、埋め込みドレイン領域１０３に隣接したチャネル１０６−２内に設けられてもよい。この領域１２０は、例えば、チャネル１０６−２を含むメモリトランジスタの閾値電圧Ｖｔを設定するために二重拡散されたＭＯＳ（ＤＭＯＳ）領域として形成される。これにより、１０６−１と１０６−２との間のギャップの近傍のゲート酸化膜に捕獲されたたくさんの電荷が、プログラミングサイクルの数を増加させる場合でさえも、安定した閾値電圧がもたらされる。
第１ｂ図の実施例に関連する動作条件及び動作レベルの１つの例が、表１に例示されている。高い効率のプログラミングが、フローティングゲートの下のチャネル１０６−２の高電界領域を同時に生み出せることによって達成され、この高電界領域の同時的な発生は、表１のバイアス条件のもとで、低いチャネル電流を保持しながらチャネル１０６−１と１０６−２との間のギャップの近傍で発生する（理論的には上述されたＫａｍｉｙａのＩＥＤＭ出版物を参照されたい）。この高電界は、チャネル１０６−２のソース側の近くのフローティングゲート１０７への電子の注入を引き起こすので、このタイプの動作は、「ソース側」注入と呼ばれる。このメカニズムは、高い効率、より低いプログラミング電力を、チャネルの閾値ＶＴp3付近でのバイアス動作を用いたワードライン１０９のスロットリング（ｔｈｒｏｔｔｌｉｎｇ）による低いチャネル電流を保持することにより、達成する。このタイプの動作の主な原因は、フローティングゲートの下のフローティングゲートチャネル１０６−２内の高い加速状態に対して（実際に電界が髭状に生じている）、プログラミング性能を低下させずに高性能の読み出しがもたらさせるということである。この原因は、チャネル１０６−９の選択トランジスタの非常に弱い加速状態が、上述されたスロットリングによって達成され、ポリ３／ポリ１ギャップの近傍内に強い電界が形成されるからである。これらの電界は、電子を十分なエネルギーレベル（例えば、３．１ｅＶ以上）に加速し、電子が、フローティングゲート１０７のソース側のＳｉ／Ｓｉｏのインタフェース障壁を乗り越える。更に、チャネル１０６の表面よりも上に電子を加速する電界の成分（即ち、Ｓｉ／Ｓｉｏ表面に直交する成分）が存在し、従ってフローティングゲート１０７への注入が増強される。
この強電界状態を形成することにより、読み出し性能に対する不利益は生じない。この点は、従来のドレイン側のプログラミングとは明らかな相違をなすものであり、従来のドレイン側プログラミングでは、高い効率のプログラミングのためには、強いチャネルの飽和が必要とされ、これにより、フローティングゲートのチャネルの高電界による駆動、強い過消去、若しくは弱くターンオンされた直列接続された選択トランジスタが回避されてきた。これらのドレイン側のプログラミングに関する問題点によって、大きいチャネル電流、過消去に対する配慮、潜在的な高いドレイン電圧、及び望ましくない電界（ドレイン側の表面の下のチャネルを除去する可能性があり、電子をフローティングゲートから下向きに駆動する電界）がもたらされていた。
従って、本発明の技術に基づけば、１０-5から１０-3の範囲のプログラミング効率（ＩG／ＩD）が可能であり、プログラミングの間にＩDは１ｍＡの程度であり、これは、従来のドレイン側のプログラミングに比べ２桁若しくは３桁小さい値である。これによって、１００倍の個数のメモリセルをパラレルにプログラミングすることができ、非常に高速なシステムレベルのプログラミングの可能性がもたらされ、従って従来のドレイン側のプログラミングに比較して１００倍の有効なプログラミング速度が達成される。
0004122413.tif 000002
本発明のセルの主な特徴は、選択機能を（この場合は第１ｂ図のポリ３選択トランジスタ１１０を）、ステアリング機能（ポリ２のコントロールゲート１０８）から切り離した点にある。これにより、プログラミングの間、ポリ３ワードライン１０９（ＶＴp3よりも僅かに高い値にバイアスされた）のバイアスを介したセルのセレクト／ドレイン電流のスロットリングの制御が別個に行われ、フローティングゲート１０７での強い正の電圧結合（ポリ２コントロールゲート１０８の電位を例えば約１２ボルトの高い電圧に上昇させることによる）が可能となる。更に、本発明の技術に基づけば、ドレイン電圧が、ステアリング及びセレクトトランジスタの電圧レベルと別個に調節されるので、プログラミングを最適化できる。
読み出しの間、本発明のデカップリング（切り離し）構造によって、２つの重要な利点と、１つの魅力的な副次的効果がもたらされる。
１．コントロールゲート１０８を、メモリの状態の検出のために最適な電圧レベルに設定できること、即ち、プログラムされた状態と消去された状態の両方に対する最も平衡のとれた参照（レファレンス）ポイント。この独立性は、従来のセルと対照的であり、コントロールゲートは、セレクトトランジスタとしても働き、セレクト（選択）と一致する電圧レベル（例えば、Ｖｃｃ＝５ｖ±１０％）を設定する。
２．固定された（一定に保たれた）参照電圧（リファレンス電圧）によって改良された余裕が、ワードラインのバイアスレベルに対して本質的に±１０％のＶｃｃの変動を除去すること（このことのみによっても、フローティングゲートのメモリのウィンドウを約０．６ボルト改善できる）。
３．上述されたコントロールゲートの電圧バイアスを別個に設定できることの副次的な効果は、複数の状態に（即ち、従来の２つの状態以上に）エンコードされたデータに対するメモリセルを再び参照するための簡単な方法が可能となるということである。例えば、セルが３つのレベルの状態にエンコードされていた場合（論理１：強く消去された／高い導電性の状態、論理２：部分的にプログラムされた／弱い導通状態、論理３：強くプログラムされた状態）、コントロールゲートの電圧は、２パス読み出し方法によって２つの異なるレベルに設定される。例えば、第１のパス読み出しでは、コントロールゲートの電圧は、およそ０ボルトに設定され、論理１の状態と、論理２若しくは論理３の状態とを識別する。第２のパス読み出しでは、コントロール／ゲート電圧が、約２ボルトに設定され、論理３の状態と、論理１の状態若しくは論理２の状態とを識別する。この２つのパス読み出しの情報を組み合わせることにより（例えば、表２に基づいて）、３状態セルのはじめの状態が復元される。このバイアスは、センス増幅器の基準セルを考慮せずに行えるので、１つのセンス増幅器／リファレンスセル回路が、複数のパス読み出し方法によって、異なる状態を検出することができるようになる。
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表１に例示された消去動作／バイアス条件に対する２つのオプションが、２つの異なる集合の考察から生ずる。第１のオプションは、ポリ２コントロールゲート１０８を強い負の電圧に到達させ、ポリ３ワードライン１０９を低い電圧（例えば、０Ｖから５Ｖ）に保持する。これは、望ましいことであり、その理由はワードラインとそのデコーダとが、高い性能を有するものであることが望ましく、かつ高い密度で設定された要求のもとで何度も繰り返され、高い電圧のワードラインを要求することがより困難となり、実際の資源が消費されるからである。一方、ポリ２コントロール若しくはステアリングゲート１０８は、複数のワードラインに対して共通にされ（例えば、１つのセクタが４個若しくはそれ以上のワードラインを有し）、実際の資源に対する要求を少なくし、性能に対する影響を最小にする。このアプローチの生じうる得る欠点として、正及び負の極性の高い電圧の回路を保持するためのプロセス及びデバイスに対する必須要件と、チャネルがグランド電位に若しくはグランド電位の付近に保持されていることによりステアリングを増強出来ない（即ち、大きい負の電位にすることができない）といった低減されたステアリングの効率とがある。
ポリ２は、３つの動作の全ての間でステアリング電極としてのみ用いられるということが注目される。ポリ３は、Ｘデコーダに接続されたワードラインであり、（消去オプション以外では）０Ｖから５Ｖのみを検出し、そのキャパシタンスはかなり小さい値にされている。書き込み及び消去動作は、読み出し動作に比べ低速であり、ＤＣ電流をドレインに流す必要がないので、ポリ２に＋５Ｖと−１７Ｖを与えることは比較的容易である。−１７Ｖは、消去動作において高い電圧のＰＭＯＳを必要とせず、ポリ３に＋５Ｖを与えることが、消去動作の間にポリ２に必要とされる最大の負の電圧を低減することを援助する。
消去動作のために高い電圧のワードラインのバイアスを用いる第２のオプションは、上述された２つの起こり得る欠点を解消するが、しかし、高性能の高密度で配置されたワードライン／ドライバに、高い電圧の必要性を与える。
第１ｄ図は、第１ａ図から第１ｃ図に関して説明されたように構成された複数のセルからなるアレイの或る実施例の平面図であり、等しい参照番号が用いられている。図示されているように、チャネルストップ領域には参照符号１８０が付されている。
第１ｅ図は、第１ｄ図の平面図に例示されたものと同様のメモリアレイのブロック図であり、適切な制御回路を備えたセクタによって構成されている。セクタによって構成されたそのようなメモリアレイのある実施例の動作が、第１ｆ図に例示されており、以下の記号が用いられている。
ＦＬＴ＝フロート
ＶDE＝ビットライン消去電圧
ＶWE＝ワードライン消去電圧
ＤＩ＝データイン
ＤＩＶ＝ベリファイ動作中のデータイン
ＶCEU＝選択されていないコントロールゲートの消去電圧
ＶCE＝選択されたコントロールゲートの消去電圧
Ｓ．Ａ．＝センス増幅器
ＶCM＝コントロールゲートの余裕電圧（ベリファイ動作中の）
ＶCP＝コントロールゲートのプログラミング電圧
ＶCR＝コントロールゲートの読み出し電圧
ＶCE＝コントロールゲートの消去電圧
第１ｅ図及び第１ｆ図に例示されているように、この実施例では、セクタは、共通に接続されたコントロールゲートを備えた列の集合若しくは１つの列によって構成されている。これによって、行デコーダの代わりに高速シフトレジスタを用いて、ワードラインに対する列データの全体のブロックに、シリアルローリングの完了時にシフトレジスタに保持されている各ワードラインに対するデータを、シリアルにシフトインすることができる。そのような高速シフトレジスタを用いることにより、通常は１つの行デコーダによって実行される２つのエンコーディング及びラッチ機能を行うことによって、集積回路の回路面積を節約することができる。更に、高速シフトレジスタからパラレルにデータを受け取り、書き込み動作の間にそのデータを保持するパラレルロードされたバッファレジスタを含むことによって、速度が改善される。書き込み動作が、バッファレジスタ内に記憶されたデータに基づいて行われている間に、高速シリアルシフトレジスタは、次の書き込み動作のためにバッファレジスタへ続いて伝達されるデータの次のブロックを受け取る。本発明の或る実施例では、各セクタは、複数のタグされた（tagged）セクタの消去のための準備中のセクタを、タグするための関連した１つのラッチを有する。
本発明のある実施例では、セクタは４個のセルの列からなる集合として形成されており、各列は共通のコントロールゲート及び対応するセクタラッチとを備えた線２４ビット長を有する。この実施例では、プログラミングのベリファイは、１つの列の全てのプログラムされるべきセルに対してパラレルに実行される。論理ゼロ状態のセルは、０Ｖのワードラインを有し、論理１状態のセルは、正の電圧、例えば５Ｖのワードラインを有する。コントロールゲート及びドレインの電圧が、ベリファイレベルまで低下され、適切な余裕のテストが行われ、ビットラインの電流がモニタリングされる。プログラミングされるべき全てのセルが適切にプログラムされているとき、ビットラインの電流は０もしくは概ね０となる。ビットラインの電流が０もしくは概ね０ではないとき、その列内のプログラミングされるセルの１つもしくは複数が適切にプログラミングされていないことがわかり、もう一度書き込み動作が列全体に実行され、書き込まれるべきセルのうちの正しくプログラムされていないセルに再び書き込みが行われることが確実とされる。もう一度ベリファイ過程が行われ、その列が適切にプログラムされたことがベリファイされる。
第１Ｂ図の断面図に表された構造を製造するのに適した過程のある実施例が以下に説明される。この実施例は、仮想グランドを用いたときアイソプレーナ酸化膜を用いる必要がないので非常に小さい面積内で実行することができ、これにより拡散領域もしくは多結晶シリコンによって覆われていないその他の部分内にアイソレーションインプラントを配置することができ、ポリ１によって覆われていないフィールド絶縁領域内のＳＡＭＯＳに関連する基板がへこむ可能性が除去される。これは、例えば、以下の方法によって達成される。
１．縦方向の帯状部分内にＢＮ+ビットラインを形成する。ＢＮ+の上に約１５００Åの酸化膜を形成し、さらに約２００から３００Åのゲート酸化膜を形成する。
２．第７Ａ図及び第７Ｂ図に例示しているように、ポリ１を適切な導電率で形成し、ＢＮ+拡散領域と直交する横方向の帯状部分としてエッチングする。ポリ１の隣接する帯状部分の間の空間を、ＣＶＤ方法及びそれに続くエッチバックによって形成された酸化膜で満たす。この方法は、フィールド絶縁領域を保護し、所望に応じて、あらかじめ、ボロンのチャネルストップが注入されていてもよい。
上述された過程の過程１及び過程２の代わりに行われる過程として、初めに絶縁酸化膜からなる横方向の帯状部分を形成し、次に、絶縁酸化膜の隣接する帯状部分の間の横方向の溝を、Ｐ１を形成し次にＲＩＥ内でエッチバックすることによって、充填しかつ平坦化する過程が用いられる。
３．ポリ１の帯状部分を覆う、約３００から５００ÅのＯＮＯなどの厚い誘電体層１４０を形成する。
４．ポリ２を形成し、適切な厚みの誘電体層（例えば、ＣＶＤによって高密度に形成された約２０００から３０００Åの酸化膜）を形成する。この酸化膜及びその下のポリ２を、ビットライン（ＢＮ+）の拡散領域と平行な長寸の縦方向の帯状部分としてエッチングする。
５．ポリ２のエッジに沿って酸化膜スペーサ６２を形成し、露出されたポリ１（すなわち、ポリ２もしくはスペーサによって覆われていないポリ１）をエッチングにより除去することで、フローティングゲートを画定するためにこれらのスペーサのエッジを用いる）。
６．１９８９年３月１５日に出願された米国特許出願第３２３，７７９号に開示されているような通常の方法で、ポリ１の露出されたエッジの上にトンネル消去酸化膜と、セレクトトランジスタのチャネルの上にゲート酸化膜を形成する（第１Ｂ図のチャネル１０６−１）。
７．ポリ３もしくはポリシリサイドを形成し、横方向の帯状部分としてワードラインを形成する。
予め形成された埋め込み拡散を用いない仮想グランドのセルを達成するための他の実施例が、以下に説明される。ステップ１のＢＮ＋の代わりに、ステップ６の後にフォトレジスト（ＰＲ）によってマスクされた砒素ソース／ドレインインプラント１０３ａが用いられ、これは、ポリ１（１０７）の積層体が形成された後に、ポリ２の一方のエッジと自動整合しているが、もう一方のエッジに沿った注入されていない領域をポリ３によって制御された選択トランジスタのチャネルとして残す（第８図）。以前にポリ１の帯状部分の間に形成された絶縁酸化膜は、基板に凹みを形成しないように自動整合されたポリ２／１の積層体のエッチングに耐えるだけの十分な厚みを有するが、この積層体のエッチングの後に、ソース・ドレインの注入のために基板を露出するよう除去されるように薄いものである。これによって、横方向のスケーリングを容易にする砒素の接合部の熱的な駆動を低減するという利点がもたらされる。本発明のその他の過程は、前述された実施例と等しい。
要約すると、本発明の新規のセルによって以下の利点がもたらされる。
＊非常に小さいプログラミング電流
＊高い電圧の必要性を除去する低いプログラミングのためのドレイン電圧
＊高いレベルの消去に対するプログラム可能性の免疫
＊プログラム状態と消去状態の両方に対する最適化された読み出しのためのメモリ状態の調節可能性
＊ステアリング要素のばらつきを±１０％のＶｃｃの感度まで減少させたことによる改良された余裕
＊全く低い電圧のワードライン／デコーダの実現可能性
＊複数の状態のセルの検出を容易にしたこと
＊ドレイン領域での分離された閾値制御領域を設けることによる、捕獲によるホットエレクトロンのソース側のプログラミングの発生の低減
第１ｄ図に例示されたものと等しいが、行に沿ったセクタ構造を形成するために第１ｂ図に例示されたセルの実施例を用いている第２のアレイの実施例が、第１ｇ図に例示されている。１つのセクタは、この場合には４個の行からなる集合から構成されていて、これらの行は同時に消去される。この行に沿ったセクタ構造に対して、消去動作では表１のオプション２が用いられ、セクタの全てのポリ３ワードラインを高い電圧に駆動する。ポリ２ステアリングゲートは、Ｎ個のセクタからなる１つの集合において共通であり、ここでＮは、１から、メモリアレイの全体の寸法までの値をとる。同様に、ＢＮ+列は、アレイの全長にわたって連続して広がっているか、より短い長さの、ローカルな列の集合に分割されていてもよい。これらは、さらに他のレベルのデコーディングによって駆動されているセレクトトランジスタを介してグローバルな（アレイの全長の）列に接続されている。ローカルな列は、１からＮ個までのセクタからなる。好ましい実施例では、ローカルな列は、ポリ２ステアリングゲートと等しい個数のセクタに亘って広がっている。ローカルな列及びポリ２ステアリングゲートにがまたがったセクタの好ましい個数Ｎは、およそ８である。この理由は、Ｎが８に満たない場合、ローカルな列のセクションのデバイスと、ポリ２ステアリングゲートのルーティングとの重なる面積が、アレイ上に配置されたセルの面積に対して高い割合を占め、Ｎが８よりも大きい場合に、ローカルな列とポリ２ステアリングゲートとを備えている利点が打ち消されるからである。
これらの利点は、（１）ビットラインのキャパシタンスが低減されることにより、読み出し性能が改善されること、（２）Ｎセクタグループ内の１つのセクタをプログラミングする時に、選択されていないセクタにドレインとステアリング電極の高い電圧が繰り返し印加されることが低減され、それに関連する潜在的な妨害的な現象が低減されること、（３）アレイに関連する故障の制限が高められ、これによりそれら故障を直すための効率が増加すること、である。読み出し若しくはプログラミングの間の読み出し、プログラミング、及び選択されていない状態が、表１に表されている。選択されたセクタ内の選択された行のポリ３ワードラインは、導通状態となり、読み出し動作では５Ｖ、プログラミングのためにはおよそ１Ｖとなる。同時に、ドレインとソース間のバイアス状態が、その列に与えられ、プログラミングのためには約５Ｖの、読み出しのためには約１．０から１．５Ｖの状態となる。ある実施例では、１つの選択された行のその他のビットも同時にプログラムされ、これにより、１つの選択された行内の全てのビットが、２つのプログラミング動作を用いてプログラムされるようになる。同様に、この他の実施例では、選択された行の他のビットが、同時に読み出し（ベリファイ）され、これにより選択された行の全てのビットが２つの読み出し（またはベリファイ）動作を用いて読み出される（ベリファイされる）ことができるようになる。
そのセクタの１つの行の読み出し若しくは書き込みが終わると、次の行が選択され、同様なことが、セクタの最後まで繰り返される。このようにしてもたらされた行に沿ったセクタ構造及びアレイ動作は、第１の実施例の列に沿ったセクタ構造よりもより一般的であり、従って、その動作もより伝統的なものである。本発明の両方の実施例は、それ事態の消費電力は低く、しかしその代わり、行に沿ったセクタ構造の実施例は、並列書き込み及びベリファイ機能を支持するためのデータレジスタによる十分な補充が必要となる。
第２ａ図は、埋め込まれた形式の領域を用いていない本発明の他のアレイの実施例を表している。即ち、ソース領域１０２とドレイン領域１０３とは、通常の方法によって形成され、第１ｂ図の実施例におけるように厚い誘電体層によって埋め込まれてはいない。第２ａでは、典型的なアレイ構造の断面に沿った複数のメモリセルが例示されており、第１ｂ図の対応する構造に対応する参照符号が、これらの要素に付されている。表３は、この第２ａ図の実施例に適した動作条件の１つの例を表している。これは、埋め込み拡散セルに比べより伝統的なセルの製造方法であり、ソース／ドレイン拡散領域は、全ての多結晶シリコン構造が形成された後に形成される。この方法では、２個のセルごとに金属ビットラインに対する１つのドレイン接触部が必要となり、同じレイアウトの埋め込み拡散セルに比べ約３０％から５０％大きくなる。その他の点では、この第２の実施例は、第１ｂ図の埋め込み拡散型の実施例に対して述べられたものと等しい利点を提供する。
第２ｂ図は、第２ａ図に関して説明されたメモリセルのアレイのある実施例の平面図である。
第２ｃ図は、適切な動作条件と電圧とが、示された、セクタ内の１つのメモリアレイとして構成されたものを表す等価回路である。１つのセクタとして構成されたアレイに対する好適な実施例は、対応するポリ２ステアリングゲートとソースラインに沿った、１つのセクタの部分としてのソースラインをまたぐ２つのワードラインを用いている。全体の１つのセンタは、そのような組み合わせ（即ち、各々のワードラインが、１２８のバイトのオーバヘッドセルを含み、２つのソースラインをまたぐ、そのようなペアの２つ、若しくは４つのワードラインが、１つのセクタを構成する）の複数のものから構成されている。
第２ｃ図の実施例に表されているように、ステアリングラインは、ソースラインのように、１つのセクタ（即ち、同じ集合に分類されかつ共通のドライバによって駆動されている行ラインからなる１つのセクタ）内で互いに接続されている。ここで説明されている実施例は、書き込まれるべきセクタへの書き込み動作を制限し、ビットラインのバイアス条件（読み出し動作の時には２．５Ｖ、可能ま書き込み動作の間には約５Ｖ）が、セルに対して妨害をすることがなく、その理由は、このバイアスがセルの選択トランジスタ側に供給され、フローティングゲート側に供給されないからである。２状態のセルでは、セルを論理１に書き込むために、ビットラインは０Ｖに保たれ、セルがソース側注入によってプログラムされる。逆に、書き込みを禁止するためには、ビットラインが高い電圧（通常は約５Ｖ）に保たれ、これによりチャネルが遮断（カットオフ）され、セルが消去された状態に保たれる。
セクタの消去は、選択されたセクタをタグ（ｔａｇ）し、対応する行ラインをフローティングゲートが所望の消去されたレベルに消去されるのに十分に高い電圧まで上昇させて行われる。
ソース側注入に関連する低いプログラミング電流（セルごとに約１から５μＡ）のために、密度の高い並列プログラミングが実現され、例えば、約１０００個の行全体のセルが、約１から５ｎＡ未満の全体の電流での一回の動作でプログラムされ、これにより、従来のドレイン側プログラミングアレイに比べ１００倍も効率の高いプログラミングが行われる。
0004122413.tif 000004
第３図は、選択トランジスタ１１０のＶP2をその閾値電圧に保った状態での、ポリ１ゲート電圧（ＶPOLY１）の関数としての第１Ｂ図のポリ１ゲート１０７へのゲート電流（その測定を可能にするために第３図のテスト装置ではフロート状態にされていない）を表すグラフである。このように、第１図のチャネル１０６内での電圧降下のほとんどは、セレクトトランジスタ１１０のゲート１０９のチャネル部分１０６−１で生じ、このチャネルで加速された電子が、フローティングゲート１０７へ注入される。第３図から、この装置のホットエレクトロンプログラミング注入の効率が、著しく高いということがわかる。
第１Ａ図から第１Ｂ図の実施例に基づく構造を製造するために適した方法の様々な実施例が以下に説明される。本発明の出願人であるサンディスクに譲渡された継続中の米国特許出願第３２３，７７９号（１９８９年３月１５日に出願され、米国特許第５，０７０，０３２号として付与された）が参照される。本出願の明細書中で上述された製造方法もまた参照される。使用されるスターティング基板は、例えばＰ型基板（もしくはＮ型基板内のＰ型ウェル領域）である。酸化膜が形成され、次に窒化シリコン膜が形成される。次に、窒化シリコン膜がパターン化されて、Ｎ＋ソース領域及びＮ＋ドレイン領域が形成される部分を露出する。次に、Ｎ＋ソース領域及びＮ＋ドレイン領域が、例えば約１×１０20ｃｍ-3の濃度で砒素のイオン注入によって形成される。次に、このウェハが酸化されて、酸化膜１０４及び１０５が形成され、ソース領域及びドレイン領域１０２及び１０３が埋め込まれる。第２Ａ図の実施例では、この酸化過程が用いられる。したがってソース領域及びドレイン領域が埋め込まれないことに注意されたい。そのかわり、このソース領域及びドレイン領域は、従来のように、全ての多結晶シリコン層が形成された後に形成される。
次に、窒化膜の残りの部分が除去され、チャネル領域１０６−１及び１０６−２を覆う酸化膜が除去される。チャネル領域１０６−１及び１０６−２を覆う、例えば、厚さ１５０Åから３００Åの新たなゲート酸化膜が形成され、所望の閾値電圧（例えば、約−１Ｖから＋１Ｖ）に注入されて形成される。次に、多結晶シリコンがウェハの上に形成されてパターン化され、フローティングゲート領域１０７が形成される。
所望に応じて、多結晶シリコンが水平方向のストリップ（帯状部分）としてパターン化され（第１Ａ図の方向に）、第２の多結晶シリコンのパターン化と同時に水平方向に延在するパターンとして形成される。これについては以下に説明される。多結晶シリコン層１０７の形成の後に、酸化膜もしくは酸化膜／窒化膜の誘電体層が多結晶シリコン層１０７の残りの部分の上に形成される。
次に、第２の多結晶シリコン層１０８が形成され、例えば約３０Å／ｃｍ2の所望の導電率にまでロープされる。次に、第２の多結晶シリコン層が（再び、第１Ａ図の方向で）縦方向のストリップとしてパターン化される。横方向の多結晶シリコン層１０７があらかじめ形成されていない場合、このパターン化過程は、第１の多結晶シリコン層が第２の多結晶シリコン層のパターン化と同時にパターン化される領域内で第１の多結晶シリコン層と第２の多結晶シリコン層との間の誘電体層を除去するためにも用いられる。第１のパターン化の後に、ウェハの上にさらに誘電体層が形成され、チャネル領域１０６−１の上と、第３の多結晶シリコン層からゲートが形成されるシリコン基板内の他の任意の領域の上にゲート絶縁膜が形成される。
次に、これらの領域に、所望の閾値電圧（例えば、約０．５Ｖから１．５Ｖの）まで注入が行われる。次に、トランジスタのための第３の多結晶シリコン層（２００Åから５００Åの範囲の厚みの）が、形成され、例えば２０Å／ｃｍ2の適切な導電率までロープされる。次に、多結晶シリコン層１０９がパターン化され、ワードライン１０９が形成される。
本発明のある実施例では、多結晶シリコン層１０７がパターン化され、横方向のストリップが形成され、チャネルストップのドーパント（例えばボロン）が多結晶シリコン層１０７の間で露出された領域に注入され、メモリアレイの隣接する行の間の高い閾値電圧のチャネルストップ領域が形成される。
チャネル１０６−２と多結晶シリコンのフローティングゲート１０７との間のゲート絶縁膜の厚みは、性能のトレードオフに応じて、およそ１５０Åもしくはそれ以下の厚みから、およそ３００Åもしくはそれ以上の厚みの範囲で変更される。読み出しのための強いドライブのためには、薄いゲート酸化膜が望まれ、多結晶シリコンと、シリコン制御ゲート１０８及びフローティングゲート１０７との間の強い結合（プログラミング中には望ましい）のためには、より厚いゲート酸化膜が望まれる。
第２の実施例
第５図は、２ポリの実施例を表しており、この実施例では、プログラミングは、ドレイン３０３を高い電位に、例えば約１０Ｖにし、コントロールゲート３０８をセレクトトランジスタ３１０をターンオンさせるための最低の電圧に上昇させることによって、行われる。このＶCG電圧は、用いられるデバイスに応じて変化できるので、最適な注入条件が、ＶCGを約３Ｖに保ち、かつソース（仮想グランド）３０２を、約１ミリ秒のオーダーの周期で、約０から３Ｖに上昇させそして再び０Ｖに減少させるノコギリ刃状に変化させることによって、達成される。
これにより、このノコギリ刃状のうちのいずれかの値の電圧で、最適な注入状態が得られる。１９８９年８月１２日に出願されたヨーロッパ特許出願第８９３１２７９９．３が参照される。さらにプログラミングの効率を増加させるために、ある実施例では、プログラミング効率インプラント３３０（波線で表されている）がソース側に導入される。デバイスを読み出すために、ソース領域は０Ｖに、ドレイン領域は約１．０Ｖに、ＶCGは約４．５から５Ｖにされる。消去するために、フローティングゲート３０７（ワードライン３０８内の）の間のポリ１−ポリ２トンネリングを用い、このポリ１−ポリ２は、トンネル酸化膜（４００Åから７００Å）に対応するフローティングゲート３０７のエッジ、側壁、上部エッジの隅部、上部の一部、及び底部の一部のうちの１つもしくは複数からなる。消去は、約１２から２２ＶのＶCG、０ＶのＶB、０ＶのＶSによって行われる。容量性結合誘電体層（約１５００Åから２０００Åの厚みの）３４０が、ポリ１の上部の上に形成され、ポリ１とポリ２との間のキャパシタを減少させる。
本発明のある実施例では、強い電界領域が、従来のデバイスではドレインの付近に配置された反転フィールド領域から隔てられたチャネル内に形成されている。これは、例えば、チャネル３０６−１及び３０６−２（フローティングゲート３０７の下の）の間の境界での高いドーパント濃度の領域３３０を用いることによって達成される。ある実施例では、この領域３３０の幅は、０．１μｍのオーダーである。領域３３０の寸法をより大きくすると、逆の効果を招き、効率を高めることなくセレクトトランジスタの駆動能力を低減させることになる。
第４図は、Ｐ＋領域３３０を伴うもしくは伴わない構造のチャネル３０６−１及び３０６−２に沿った電界分布を表している。領域３３０を伴わない構造及びセレクトトランジスタが不適切にバイアスされた構造では、電子の注入は、ドレイン３０３の付近の高い電界の領域内で起こる。ドレイン３０３の近くの逆の垂直な電界の領域のために、結果としてもたらされる注入効率が低減される。領域３３０を伴う構造では、注入は、この逆の垂直な電界の領域から遠ざけられた領域３３０に配置された強い電界の領域内で起こる。このために、高い注入効率が達成さる。
製造の観点から、適切に解決されなければならない３つの問題点が存在する。
１．ドープされていないシリコンよりも早く酸化されるＢＮ+の上に十分薄く高品質のゲート酸化膜を形成すること。
２．ポリ１と埋め込みＮ＋ドレイン拡散領域との間の不整合が、プログラミング及び消去のための結合率に強く影響を及ぼすこと。これは、仮想グランドアレイを用いずに代わりに占有されたソースアレイを用いることによって、セルの面積を増加させるという犠牲の元で克服される。
３．このアレイは、専用に用いられるソース構造内の埋め込みＮ+拡散領域を完全にフローティングゲート３０７が覆うことを可能にするが、この整合の感度を低下させる。さらに、このアレイは、チャネル３０６−２から離れる方向にＢＮ＋を越えて延在するポリ１が隣接するセル内のトランジスタを形成することを妨げることになる、ＢＮ+に隣接する特別な絶縁用の空間を必要とする。
埋め込み拡散領域に沿った方向のセルの寸法を小さくするために、隣接するセルの間にチャネルストップ絶縁領域が用いられ、さらにポリ２とポリ１とを同時に線引するための自己整合された積層体のエッジが用いられる。これは、隣接するセルの間に露出されたポリ１をエッチングするとき、基板だけでなく露出されたＢＮ+をもへこませずに行うことは難しい。これは、特に、ポリ１を露出するために、ポリ１の上面の絶縁酸化膜（１５００から２０００Åの厚みの）をエッチングするときには避けることが難しく、その理由は、ポリ１によって保護されていない基板もまた露出されており、ポリ１がエッチングされるとき、これらの領域内の基板もへこまされるからである。
したがって、ポリ２ワードラインの間の空間内の基板を保護するための厚い絶縁領域をフィールドアイソレーションプロセスの一部として形成することが必要とされている。これは、本件出願の出願人であるサンディスクに譲渡された１９８９年３月１５日に出願された米国特許出願第３２３，７７９号明細書に開示された方法を用いて行われる。この方法は、実際、溝絶縁を形成するものであるが、この溝に当接するＢＮ+を伴うものであり、このＢＮ+導電体の一部の損失と同様に大きな接合時のリークを覚悟しなければならない。この第２の実施例のセルは、魅力的なものであり、その理由は、このセルが、二重ポリ、低プログラミング電流、超高速プログラミング、ドレイン接合部から離れたプログラミング、小型かつスケーラブルなセルであるからである。セルの寸法は、３つの代表的な形状に対して以下に示されているような極めて魅力的なものである。
１．０ｍジオメトリ：セル＝４．０×２．０＝８．０ｍ2
０．８ｍジオメトリ：セル＝３．２×１．６＝５．２ｍ2
０．６ｍジオメトリ：セル＝２．３×１．２＝２．８ｍ2
第３の実施例
第６図は、埋め込まれたＮ＋ドレイン４０３との強い結合によって援助された、プログラミングにソース側注入を用いる、第２のコントロールゲートとして働く２ポリセルの他の実施例の断面図を表している。消去は、薄いポリスペーサを用いて例えば約１００Åの厚みで形成された小さな薄い酸化領域を通してチャネル４０６へのホーラー・ノードハイムのトンネル効果によって行われる。これらのプロセスは、以下のようになる。一旦ドレイン酸化膜（すなわち、ドレイン４０３の上の酸化膜）が形成されると、第１のポリ層（約２０００Åから４０００Åの厚み）が堆積され、薄い窒化膜絶縁層がその上に堆積される。これらの層は、次に、ポリ１マスクを用いて、エッチングされて、ポリ１の横方向に延在する部分（第６図に例示されている）が線引される。次に、第２の窒化膜が堆積され、下側の酸化膜が異方性でエッチバックされ、ポリ１の上部の初めの窒化膜と、ポリ１の側壁に沿った窒化膜スペーサとが残される。これが、次の酸化過程でポリの側壁を保護し、以下に説明されるように電気的な接続部が形成される。次に、基板のチャネル部分の上の露出された酸化層が除去され、トンネル効果のために必要な厚さ１００Åまで再成長され、一方、フォトレジストでマスクされたパターンが、ポリ１の露出されたＢＮ+側の上の酸化膜を除去されることから保護する。ポリ１を取り囲む窒化膜が、そのポリ１の上に酸化膜が形成されることを防ぐ。次に、薄い窒化膜が、１００Åの厚みのトンネル酸化膜に化学的作用を及ぼしたり浸食することのない選択性の高いエッチング（例えば、高温のリン酸を用いたエッチングもしくはプラズマエッチング）を用いてエッチングにより除去される。次に、その上面及び側壁で第１のポリと電気的に接触する第２のポリが堆積される。この構造は、次に、等方性多結晶シリコンエッチングを用いてエッチングされ、このエッチングは、第２の堆積されたポリ層の下の基板の上の酸化膜が再び露出されるまで行われる。これによって、第６図に例示されたポリ１フローティングゲートの帯状構造が形成される。残りのプロセスは、第２の実施例のものと同様である。
この実施例では、プログラミングは、ドレイン４０３を約＋８Ｖに保ち、コントロールゲートを約１．５Ｖに保った状態で、グランドに接続されたソースの拡散４０２から注入されたホットエレクトロンによって行われる。かわりに、プログラミングは、第２の実施例に関してすでに説明されたように、０Ｖから約３．５Ｖのピーク電圧値の範囲で変化するノコギリ刃状のコントロールゲート電圧を用いて、ソースの拡散４０２からのホットエレクトロンを用いて行われる。読み出しは、ＶDS＝１．５Ｖ、ＶS＝０Ｖ、ＶCG＝＋５Ｖに於いて行われる。消去は、ＶCG＝−２２Ｖ、ＶS＝Ｖd＝０Ｖに於いて行われる。この実施例では、ポリ２ワードライン４０８は、読み出し動作の間＋５Ｖであり、消去動作の間−２２Ｖであり、これによりＸデコーダがこの目的で動作することになる。結合に関する問題が、ＣP2P1＞ＣP1Bであることを必要とし、これはプログラミングのためには好ましくない。したがって、セルは、最適な転写に対する酸化膜の厚さとフローティングゲートの閾値電圧とを調節することによって、プログラミングに対する消去のバランスを保つように最適化されなければならない。ポリ１の方向のセルの間のフィールド領域のくぼみに関する問題はない（その理由は、ポリ１とポリ２の酸化膜もしくはＯＮＯが薄いからである）。これによって、第２の実施例で説明されたさらに形成される厚い酸化膜フィールド領域が必要ではなくなる。しかしながら、厚い酸化膜領域と、この厚い酸化膜領域をソース拡散領域から十分遠くに配置するために必要な特別のスペースとを形成するためのプロセスの複雑さが存在する。
他の動作方法
上述された実施例で説明されたソース側注入のセルをプログラミングするために、様々な他の方法が可能である。第２の実施例及び第３の実施例では、強い容量性結合（例えば、薄いＯＮＯを用いた）が、プログラミングのために、ポリ２とポリ１との間、及びポリ２とドレインとの間に、各々、必要とされる。動作の間、ある実施例では、５Ｖから７ＶのＶDと、０ＶのＶSとが供給され、コントロールゲートの電圧ＶCGが、コントロールゲートのチャネルをターンオンさせる値に上昇され、ＶP2が約１２Ｖ以上まで上昇される。代わりに、ソースボディ効果が用いられてもよい。この他の実施例では、コントロールゲートの電圧を、チャネルを導通状態とするための特定な値にする代わりに、コントロールゲートがチャネルを導通状態にするための最低限の値よりも高い値（例えば、１Ｖ高い値）にされ、およそ１μＡの電流をソースの逆バイアスによって供給するためのプルダウン回路（例えば、高インピーダンスの抵抗もしくは電流シンク）が用いられる。代わりに、コントロールゲートの電圧ＶCGが、ヨーロッパ特許出願第８９３１２７９９．３号に関して上述されたように０Ｖから約＋３Ｖの間のノコギリ刃状に動作されてもよい。
複数ビットのセル
本発明の他の実施例では、第９Ａ図及び第９Ｂ図に例示されているように、複数の分離ゲートセルを含む新規な構造が開示されており、この構造では、ソース側注入のプログラミングと、消去のためのポリツーポリトンネリングとが用いられている。以下の説明は、本発明のそのような構造のある実施例の動作についてさらに詳しく説明したものである。
そのようなセルに対する基本的な読み出し動作は、適切なコントロールゲートバイアス（例えば、８Ｖ、表４参照）を読み出されない領域（以下便宜的に伝達部分と呼ぶ）に供給する過程と、同時に、必要な読み出しコントロールゲートのバイアスを、センス（検出）される部分に供給する（複数の状態では、これはその状態を検出（センス）するために適したレベルのバイアス）を有する。ある実施例では、セレクトゲートのバイアスは、約１．５Ｖに保持され、フローティングゲートの導通レベルとは無関係に、全体のセルの電流をある制限された値（例えば、約１μＡ）に保つ。セレクトゲートのバイアスが、任意の所望のレベル（例えば約５Ｖ）に、電流検出（センシング）の要求に応じて保持される。同様に、伝達部分に供給されたバイパス（約１２Ｖ）をプログラムし、かつ書き込みポテンシャル（ここで再び複数の状態では、この値は書き込まれる状態に適したバイアスのレベル）をコントロールゲート部分にプログラムするために、セレクトゲートのバイアスが、ソース側注入に適した値（約１．５Ｖ）にされ、ドレインビットライン（プログラミングされるべきフローティングゲートに隣接するビットライン）を約５Ｖにプログラミングのために上昇させるために、伝達部分に隣接したそのソースビットラインがグランドに接続される。
0004122413.tif 000005
本発明のこの実施例の複数ビットのセルのいくつかの主な利点が以下に表されている。
（１）「２＊λ」2のセルのサイズへのアプローチ
（２）高い自動整合性
（３）書き込みの間に、より高いパラレリズムを可能とする、低い電力及び低い電圧を必要とする、高い効率のソース側プログラミング
（４）スケーラビリティの魅力性
（５）全体としての過消去に対する免疫性
このセルは、（２・λ）2のセルのサイズを達成し、ここでλは、最小のリソグラフィによる長さであり、その理由は（１）そのワードラインとそのビットラインの方向で、その横方向の構成要素の部分の各々が、この最小のλの長さを用いて形成され、（２）様々な臨界的な構成要素が互いに自動整合し、リソグラフィによるレジストレーションの重ね合わせで必要とされる要求を満足するための大きなセルのサイズの必要性を除去するからである。
例えば、行ラインの方向またはワードラインの方向からみた場合、フローティングゲートのポリ１とポリ２は自動整合して積み重ねられ、それらの下側のチャネルは、リソグラフィの最小の長さである幅（λ）で形成され、伝達チャネル及びビットラインの拡散が、リソグラフィの最小の長さ（λ）で同時に境界線の確定がされ、この方向に沿った「２＊λ」の最小のピッチが与えられる。
同様に、ビットライン方向のポリ２ステアリングゲートに沿ってみた場合、ポリ１フローティングゲートとポリ３ワードラインの下のチャネル領域は、最小のリソグラフィ長さ（λ）を用いて形成され、ワードラインのチャネルの間の絶縁領域は、最小のリソグラフィ長さ（λ）によって形成され、再び最小のピッチ（２＊λ）が達成される。このようにして、セルは、「２＊λ」2の最小のレイアウト面積で形成される。これは、自動整合された交差点のセルと、ポリ２／ポリ１の積層体と、対応するチャネルとが、伝達チャネルとビットラインの拡散部分とに十分に自動整合しており、かつそれとは直交する方向では、絶縁部分がチャネル領域に自動整合しているからである。
この特徴と、ソース側注入のプログラミングメカニズムを用いることによって可能とされた低い要求電圧とによって、依然としてさらにスケーリングする（すなわち、より小さいλ）ための理想的な素子が達成される。こうして、過消去に対する免疫性が、以下の２つの要因からもたらされる。
（１）消去の程度とは無関係に、選択されていないときにセルの導通を十分に遮断する、複数のトランジスタのチャネル選択領域の存在と、
（２）強いレベルの消去によって阻止される従来のドレイン側の注入とは対照的な強い過消去によって強化されるソース側注入メカニズム。
ある実施例では、従来技術のＭａアプローチに於けるように消去動作のために１００Åのトンネル酸化膜を用いるのではなく、第９Ａ図及び第９Ｂ図で例示されたように厚い酸化膜によって形状的に強化されたポリツーポリトンネルアプローチが用いられ、ここで、ポリ３ワードラインは、セル選択と消去アノードとの２つの機能を果たす（上述されたサンディスクの特許第５，３１３，４２１号で開示されている構造的アプローチ及び動作的アプローチのうちの１つ）。第１０Ａ図及び１０Ｂ図は、このセル／アレイの等価回路を表しており、表４はその動作を表している。
この実施例の利点には以下のものが含まれる。
＊行ラインに従う消去ユニット（行に沿ったセクタリングをもたらす）
＊負の電圧を用いる必要性の除去、これは、消去が、消去ポテンシャル（約２０Ｖ）まで上昇されるポリ３ワードライン（選択されたセクタの）以外は、全ての電極をグランドに保持することによって行われる。
＊厚い酸化膜を介したトンネリングによる本質的な高い信頼性
＊垂直方向の高いレベルの集積度（セレクトゲートと消去電極との２つの役割を果たす垂直方向に積み重ねられたポリ３ワードライン）と組み合わされた、厚いインターポリ酸化膜の使用から本質的にもたらされる改善されたスケーラベリティ（及びその結果としての、より大きな厚みと側壁の近傍に制限された少ないトンネル面積とを原因とする低減された寄生容量）
このようなセルアプローチによって、物理的に最小の（４＊λ2）高い自動整合性の交差部分のセルの達成可能性がもたらされ、これは、非常に信頼性が高く（厚い酸化膜を用い、メモリアレイ内での接合部での高い電圧を必要としない）と、スケーラブルなものである（ソース側注入要素と、その低減された電圧と、より緩和されたプロセス制御の条件と、垂直方向に集積化された厚い酸化膜のインターポリ消去エレメントの固有のスケーラビリティとによる）。したがって、物理的な観点から、０．２５μ技術に基づくギガバイト（もしくはそれ以上の）のレベルの実施例が、約０．２５μ2の単位ビット面積を有する。
二重ゲートセルの直列的な特性にもかかわらず、４つのレベルの複数の状態が（１つのフローティングゲートあたり２つの論理ビット、もしくは二重ゲートセルあたり４つの論理ビット）が実施できる。主要な条件は、最も強くプログラムされた状態と伝達フローティングゲートのコントロールゲートのバイアスレベルとが、読み出しに対する妨害を生ずることなく、メモリのフローティング部分の完全な複数の状態の条件を表すように最適に選択されるということである。上述された例に基づけば、４つのレベルの複数の状態の実施例は、０．１μ2（約０．１２５μ2）に近づくビットあたりの面積を与える。
要約すると、上述された二重ゲートセル（厚い酸化膜と行に沿った消去アプローチに基づく）は、新規なかつ進歩性を有する実施例をもたらし、スケーラビリティ、信頼性、及び性能に関して非常に優れている。
負のステアリングセル動作を用いた他の実施例
読み出しのためのコントロールゲート（またはステアリング）のバイアス電圧のレベル若しくはレベルの範囲は、プログラミング動作の間にメモリウインドウの電圧位置と、対応するステアリング要素のための範囲とを設定し、消去動作の間にポリ３コントロール／消去エレメントのための対応する範囲を設定する、有力なパラメータとして寄与する。このレベル若しくはこのレベルの範囲を０Ｖ以下にすることにより、フローティングゲートの電圧メモリウインドウ（その関連する変化を原因とする）を、ステアリングゲートの結合率によって調節された比例した量だけ上昇させる。その結果、センシング及びプログラミングの両方のための最大のステアリングゲートの電圧レベルが、負の方向にシフトされた量だけ低減される。同様に、消去の間にステアリングゲートを０Ｖ未満にすることによって、最大の消去電圧もまた低減され、その低減された量はステアリングゲートの結合率に比例する値である。
ステアリング電圧の大きさを決定する重要なパラメータは、ステアリングゲート結合率、即ち、ＲＣＧ（若しくはＲ２１）＝Ｃ２１／ＣＤＯＴであり、ここでＣ２１は、ポリ１フローティングゲートとポリ２ステアリングゲートとの間のキャパシタンスであり、ＣＤＯＴは、フローティングゲートの全体のキャパシタンスである。例えば、読み出し及びプログラミングのための全体の条件が、フローティングゲートの電位を静電容量的に１０Ｖシフトすることである場合、ＲＣＤが５０％であり、ステアリング電圧の振幅は、１／ＲＣＧだけ増加されなければならず、２０Ｖの振幅となる。一方、もしＲＣＧが６６．７％増加される場合、ステアリング電圧の振幅は１５Ｖに低下し、５Ｖが節約される。この６６．７％の値を用いることにより、読み出しステアリングバイアス電圧のレベル若しくは範囲）が７．５Ｖだけ低減される場合、ポリ３消去電圧は、ＲＣＧ×７．５Ｖだけ低減され、低減されていないバイアス状態に比べて５Ｖが節約される。
Ｎチャネルのバイアスされたグランドに接続された基板のメモリアレイにおいて、負のステアリングを実行するために、ある実施例は、このバイアスを発生し分配するために、負のグランドにすることのできるＰチャネル回路を用いている。十分にステアリングするための電圧のダイナミックレンジを支持するために、そのようなＰチャネル回路Ｎウェルが、必要とされる最大の正の電圧にバイアスされ、Ｐチャネル回路は（メモリアレイのグランドの電位とは無関係に）、必要とされる最も負の値に、最大の正の電圧から変化して任意の電位を供給される。正及び負の電圧の制限値は、外部の供給源若しくはチップ内で発生され（例えば、正のバイアスのためにはＮチャネルベースのチャージポンプによって、負のバイアスのためにはＰチャネルベースのチャージポンプによって）供給され、その理由は、ステアリングのためには（容量性負荷の充電のためには）直流電流が必要とされないからである。
ある実施例では、完全に列方向に配列されたアレイの区分が、１つのセクタ若しくは行に沿ったセクタの集合を形成するために実行され、ここで１つのセクタは任意の時刻において読み出し若しくはプログラムが行われる。１つのセクタ内の全てのセルは同時に消去され、１つ若しくは複数のセクタが同時に消去するために選択される。列に基づく区分は、１つのセルを複数の区分されたサブアレイに分割し、これにより、キャパシタンス及びリーク電流などの累積された大きな寄生容量を除去する。各サブアレイは、ローカルビットラインの拡散領域と、ポリ２ステアリングラインとのそれ自体の集合を有し、この集合は、セグメント選択トランジスタマトリクスによって、対応するグローバルビットライン及びステアリングラインに選択的に接続される。
第１０ｃ図は、そのようなセグメント化された実施例を表しており、Ｎ行のセル（例えば、Ｎは３２）からなるＳＥＧＭＥＮＴ１によって表された１つのセグメントを表している。例えば、各行は、２０４８個の二重ゲートセル若しくは等価な４０９６個のフローティングゲート記憶素子からなる１つのセクタを形成している。代わりに、１つのセクタは２つ若しくはそれ以上の行の集合から形成されていてもよい。長い連続したグローバルビットライン（通常は金属によって構成されている）ＢＬＫが、ＳＥｉラインによって駆動されているセグメントビットライン伝達セレクトトランジスタ１００１及び１００２を介して、選択的にローカルセグメントに接続される。同様に、長い連続したグローバルステアリングライン（通常は金属によって形成されている）Ｓｋが、ＳＴＤＯＤＤＩ及びＳＴＤ  ＥＶＥＮｉによって駆動されているステアリング駆動伝達セレクトトランジスタ２００１及び２００２を介して選択的にローカルセグメントステアリングゲートに接続される。このようにして、アレイのセグメントは互いに分離されており、大きい累積された漏れ電流若しくはキャパシタンスといった寄生容量を除去し、列に関連する欠陥及び繰り返し発生する妨害についての制限が提供される。
１つの行のうちのできるだけ多くのセルに同時に動作することによって（ここで１つの行は１Ｋから４Ｋのフローティングゲートメモリトランジスタを有する）、性能が向上され、これによりパラレリズムが最大化される。このセルアプローチによる読み出し及び書き込み動作の両方での本来的な低いセルの動作電流によって、ピーク時の電力は、このような実施例では制限とはない。従って、１つの行の同時に動作するフローティングゲートトランジスタの数は、アドレシングの制約とセグメントのデコードの制限のみによって限定される。第１０ｃ図に例示された実施例に対しては、これにより、表５に表されたように、４番目のフローティングゲートごとに同時にアドレス指定及び動作が行われ、これにより、以下に示すように行全体が４つのパスでアドレス指定及び動作される。
各パスの間では、２つの隣接する拡散領域がドレイン電位に駆動され、次にグランドに駆動され、このバイアスパターンがセルの全体の行に亘って繰り返される。このようにして、グローバルなドレイン／ソースバイアスが対称的な様式で選択されたセルに対して行われ、奇数番目の選択されたセルのフローティングゲートのバイアス状態は、偶数番目の選択されたセルのバイアス状態の反転したものとなる。表５に例示されているように、適切なバイアスがグローバルステアリングラインに供給され、表４に例示された目標とされたフローティングゲートの動作を満足し、一方選択されていないセルのローカルステアリングラインは放電され、グローバルステアリングラインから切り離された状態に保たれる。こうして、グローバルビット／グランドラインと、目標とされた／目標とされなかったフローティングゲートのステアリングラインの両方に対するバイアス状態が、対応しながら交換され、選択されたセル内のフローティングゲートのペアの他方に動作するように交換される。この過程が終了すると、同様な動作がセルの他の集合（即ち、以前には選択されなかった集合）にも繰り返され、４つのパス内の全体の行のプログラミングが完了する。
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このアプローチの高速という発想を、プログラミングに対して用いれば、４０９６のフローティングゲート素子からなる物理的な行と、セルのプログラミングのための単位パスあたり１０μ秒の時間を仮定すれば、１ビットあたり１０ｎ秒までの有効なプログラミング時間、若しくは４０μ秒当たり４０９６ビット、若しくは１２．５Ｍバイト／秒（即ち、４×１０μ秒）の行プログラミング速度が達成される。この実施例で負にシフトされたステアリングを実行するためには、ステアリングセグメント化トランジスタマトリクスがＰチャネルベースの回路内で正にバイアスされたＮウェル内で実行される。
上述されたように、必要とされる最大の電圧レベルを減少させるためには、ステアリングゲートの結合率を、比較的高く、例えば約６０％以上（セル等価回路のある実施例に対する第１０ａ図を参照）とすることが望ましい。ある実施例では、セル構造及びプロセスアプローチと組み合わされてＯＮＯインターポリ２／１誘電体層（例えば、２００Åの有効なｔｏｘを伴った）が用いられ、基板の寄生容量とインターポリ３／１のキャパシタンスとを低減する。
基板とドレインとの寄生容量は、或る実施例では、より厚いフィールド酸化膜領域（米国特許第５，３４３，０６３号明細書に開示された絶縁構造のような）によって制限された狭いチャネル構造を用いることによって小さい値に保たれる。例えば、そのフローティングゲートが厚いフィールド領域に概ね重なりあった（約０．３μｍ全体で重なっている）１５００Å以上の厚みのフィールド領域によって制限された約３００Åの厚みのゲート酸化チャネル領域（例えば約０．１μｍの幅の狭い）を備えたセルは、スケーリングされたＯＮＯインターポリ２／１と共に、フローティングゲートと基板／ドレインに対するキャパシタンスよりもおよそ５倍の大きさのステアリングキャパシタンスをもたらす。
インターポリ３／１のキャパシタンスを減少させるために、この二重フローティングゲートフラッシュセルでは、ポリ３がポリ１フローティングゲートの２つのエッジ部分に接近しているので、ポリ３が１つのポリ１のエッジ部分に接近しているセルのインターポリ３／１のキャパシタンスのおよそ２倍のキャパシタンス（その寄生結合率は通常約１５％）であることに注意しなければならない。二重エッジ構造は、消去トンネル素子に対する利点を提供する（例えば、電圧レベルと電圧分布）が、この利点は、関連するより低い結合効率をオフセットするために必要とされるより高い消去及びプログラミングゲート電圧によって打ち消される。従って、この２つのエッジの一方のキャパシタンスの影響を消去することが、たとえそうすることによって消去トンネリングの寄与が打ち消されるとしても、望ましい。以下の説明は、これを実行するための方法のある実施例に関するものであり、その方法は、自動整合拡散（ＢＮ+）形成方法として集成されている。
自動整合したＢＮ＋セルを実現するために、ＮＢ＋ソース／ドレインが、ポリ２／１積層体のエッジ（即ち、自動整合したポリ２）が、後に形成されなければならず、これにより、物理的に最小なセルが形成される。今回の試みは、Ｓ／Ｄ領域の上の一部からフィールド酸化膜を除去して、ＢＮ＋へのＡＳの注入を可能とし、一方同時にポリ３とポリ２との間の高い電気的な絶縁のためのポリ２ステアリングラインを取り囲む十分に厚い誘電体層を保つことである。以下の説明は、上述された例示的なプロセスの詳細に関するものである。
断面図（第１１ａ図から第１１ｅ図までの平面図及び様々な断面図、特に第１１ｅ図）の双子のセルをみると、自己整合されたＢＮ＋の形成と、ポリ３／ポリ１結合の減少の２つを達成するためのこの方法の戦略は、２つの別個の領域、即ち、（１）ＢＮ＋に関連する縦方向の帯状の領域と、（２）セレクトチャネル部分を含む縦方向の帯状部分とを、別個に処理できるということに基づく。このようにすることで、ポリ３／１トンネルエッジは、セレクト帯状部分に隣接して構成されるように制限され、一方、ＢＮ＋の帯状部分を広げるようなポリ１のエッジに沿った形成は完全に防止される。
これは、以下のように行われる。（以下の幾つかの重要な過程に関して、行ラインの方向から見た断面図である第１２ａ図を参照のこと。注意：ポリ３行ラインは、ここでは、横方向に延在するように定義され、ＢＮ＋列は縦方向に延在するように定義されている）。例えば、以下の説明は、０．２５μ技術（最小のピッチを達成するために、幅及び間隔の両方である寸法最小のリソグラフィ長さをプリントする）を仮定して、寸法及び厚みの代表的な値が用いられている。
厚さ約１５００Åでフィールド酸化膜１１００を形成し、このフィールド酸化膜を横方向の帯状部分としてエッチングし、この過程の前若しくはこの過程の間に適切なチャネル／フィールドインプラントを加える。酸化膜スペーサ方法を用いて、チャネルの幅を減少させる（例えば、スペーサを形成した後に約０．２５μｍからエッチングによって約０．１μｍに減少させ、コントロールゲートの結合を改善する）。フローディングゲート酸化膜１１０１を成長させる（約３００Åのゲート酸化膜）。サンディクスの米国特許第５，３４３，０６３号に表されているように、ポリ１１０２の形成を介した厚さ約１５００Å以上の整合過程が実行される。次に、ポリ１が、チャネル領域を多いチャネルの何れかの側面のフィールド領域を覆う横方向の帯状部分としてエッチングされる。チャネルの幅と同様に、スペーサを用いる方法は、エッチングされたポリ１の間隔を減少させるために用いることができ、従って、フィールド酸化膜を覆う全体のポリ１を、若しくは「ウィング」を増加させる。例えば、スペーサを用いる過程の後に、ポリ１の間隔は約０．１μｍまで減少され、両側で約０．１５μｍのポリ１のウィングを与え、この様子は、ポリ１のウィング（フィールド酸化膜の上の）の例を表した列の方向に沿ったチャネルを介した断面図を表した第１１ｂ図が参照される。ポリ１の厚みと比べチャネルの幅が狭いので、ポリ１（１１０２）は、完全に溝を満たし、その結果ほぼ平坦な表面が形成される。次に、ポリ１帯状部分の状面及びエッジ部分に沿って薄い（例えば、約２００Åのｔｏｘを有する）ＯＮＯ１１０３を形成する。他の実施例では、上部に形成された膜の一部は、はじめに堆積されたポリ１層の積層体の一部として形成されている。
第１２ａ（１）図と第１２ａ（２）図を参照すると、ポリ２（１１０４）（約１５００Å）と、厚いポリ３／２絶縁酸化膜１１０５（約２０００Åと、十分に厚いエッチストップ層１１０６（酸化膜をエッチングする場合に下側の酸化膜が除去されることを防ぐもの）と、上部の酸化層１１０７とからなる積層体層とが堆積される。パターン化されたフォトレジストマスク層１１０８を用いて、次に、列方向に沿って帯状にポリ１層までエッチングされ、ポリ２ステアリングゲートラインが形成される。これらの露出されたポリ１領域は、セレクトチャネル及びＢＮ＋となる領域を覆っている。
第１２ｂ（ｉ）図及び第１２ｂ（ｉｉ）図には、セレクトチャネル領域の上の露出されたポリ１を保護し覆うための帯状の以前のフォトレジスト及びパターン新フォトレジスト層１１０９が選ばれている。露出されたポリ１（１１０２）と、形成されるべきＢＮ＋領域を覆うその下側の酸化膜１１０１とをエッチングする。エッチストップ層１１０６の上の酸化層１１０７が、ポリ１（１１０２）が除去される時にエッチストップ層１１０６がエッチングにより除去されることを防ぐために用いられる。エッチストップ層１１０６（例えば、酸化膜のエッチング速度に比べて低いエッチング速度でなければならない薄いドープされていない多結晶シリコン若しくは窒化シリコン）が、フォトレジスト１１０９によって覆われていない厚いポリ３／２絶縁酸化膜１１０５の部分がポリ１１０２の下の酸化膜１１０１がエッジングによって除去されるときにエッチングされることを防ぐために用いられる。使用される酸化エッチングシステムは、下側のシリコン基板に比べより高い異方性を有し（例えば、ＲＩＥ）、より選択的であり、これにより、基板をエッチングすることがなく、フィールド酸化膜（約１５００Å）とゲート酸化膜領域（約３００Å）との間で除去される酸化膜の厚みに大きな差を与える。全てのエッチングが完了した後に、フォトレジスト１１０９が除去される。ある実施形態では、ＢＮ＋接合部に隣接するＰ＋ＤＭＯＳタイプのドーピング分布を形成するための十分な量のボロンドーパントを注入しドライブする（代わりに、砒素のＢＮ＋が注入されてもよいが、その結果形成された横方向の拡散は、フローティングゲートのチャネルを不必要に短いものにする）。
この実施形態では、酸化膜が形成され、反応性イオンエッジングによるエッジバックがシリコンまで達し、側壁スペーサ１１１０が形成される（約７５０Åが厚みであり、この厚みは、インターポリ３／２の消去のための高電圧、例えば、約２５Ｖの絶縁の必要条件によって決定される）。次に、砒素のＢＮ＋帯状部分が注入される。
次に、新たにパターン化されたフォトレジスト層１１１１が加えられ、ＢＮ＋帯状部分を覆い保護している。チャネル帯状部分の上の露出されたポリ１がエッチングされ、選択されたチャネル領域が露出される（幾つかのポリ１が、チャネル領域を覆い、従って、より厚くなり、フィールド酸化膜を覆う他の部分、他の部分はフィールド酸化膜を覆いより薄く、酸化膜エッチングに対する同じような配慮が、上述されたように選択的にＢＮ＋エッチングに対する酸化膜に対する酸化膜に対して行われる）。
次に、フォトレジスト１１１１が除去された後、酸化膜が形成され、（例えば、熱酸化若しくは組み合わせ酸化膜）ポリ１側壁１１１２と、隅部のインターポリ３／１トンネル酸化膜１１１３（例えば、約３５０Åの）と、セレクトチャネルの上のポリ３ゲート酸化膜１１１４と、ＢＮ＋の上の酸化膜１１１５（例えば、約３０Å未満、これら２つの酸化膜に対する必要条件は、基板に対する消去電圧にたいする信頼性を保つだけの十分の厚みを有すること）とを、を同時に形成する。セレクトトランジスタの閾値電圧を調整するインプラントが、所望に応じてこの時導入されてもよい（例えば、チャネルのドーパント濃度を増加させることにより、閾値電圧Ｖｔを上昇させ、相補的な注入を行うことによって閾値電圧Ｖｔを減少させることができる。
そして、ポリ３の堆積及びパターン化の後に（或る実施例では、このポリ３にはワードラインの遅れを低減させるためにポリシリサイドからなる）、多重ゲートセル構造が形成される。本発明のある実施例では、強電界領域が、従来のデバイスではドレイン及びソース領域の近くに配置されている反転フィールド領域から遠くに配置されたチャネル内で、強化されている。これは、例えば、チャネル１２０１及び１２０２と、伝達チャネル領域１２０３との間の境界で、高いドーピング濃度の領域１２００を用いることによって達成される。ある実施例では、領域１２００の幅は、０．１μｍのオーダーである。
上述された寸法及び膜の厚さの例示された値を用いることにより、全体のフローティングゲートのキャパシタンスは、約０．４フェムトファラド（１０-15Ｆ）となり、結合率はステアリングゲート（Ｒ２１）ではおよそ７０％、消去ゲートではおよそ２０％、フローティングゲートと基板及びドレインではおよそ１０％となる。このＲ２１の値は、上述された値とはいくらか異なることがあり、その理由は、意欲的なセルのスケーリングという条件の元においても、他の端子からの電界がカウントされていないからであり、この近似は適切な結合率が二重ゲートセルにおいて達成されていることを示しているからである。
上述された方法のプロセス変数は、さらに消去結合を減少させるものであり、ＢＮ＋が形成された後にＢＮ＋の上の領域を酸化膜で完全に満たすものである。これは、例えば、十分な厚みの密度の高められていない酸化層を形成し（従って下側の密度の高い酸化膜に比べエッチングによって除去することの容易な）、ＢＮ＋をエッチングから保護するためにＢＮ＋の上にフォトレジストストの帯状部分をパターン化し、セレクトチャネルの帯状部分の上の密度の高められていない露出されたフィルムをエッチングによって除去することによって行われる。この過程及びレジスタの除去の後に、ポリ３／１トンネル酸化膜プロセスが、上述されたように行われ、この間に、ＢＮ＋の上の酸化膜フィラーの密度が高められる。
上述された方法及びその変数は、上述された所望の二重フローティングゲートセルを所望のアレイとして実現するための様々な可能な方法の一つを述べたものである。
要約すると、様々な概念が、双子（ツイン）のＦＧセルを実現するために開発されてきた。
セルに対する基本的な概念は、それが低電力のソース側プログラミングメカニズムであり、低電力での行に沿ったポリツーポリ消去エレメントであるということである。さらに、その独立したステアリング及びセレクト機能が、低電力の複数の状態の読み出し動作及びプログラミング動作を容易にする。
ＯＮＯインタポリ２／１は、集積化されて、高い容量性結合の漏れ電流の非常に少ないステアリング素子を提供する。ある実施例では、列に沿ったセグメントの構成を用いて、ビットラインの寄生容量と漏れ電流とを実質的に低減している。
負の方向にシフトされた電圧ステアリングの実施例によって、プログラミングの間のポリ２ステアリングラインと、消去動作の間のポリ３ワード／消去ラインとに対する最大の電圧の最高限度の低下が達成される。このような実施例のもとで、列に沿ってセグメント化されたアレイ構造に対する１つの好適な実施例は、Ｎウェルによって分離されたＰチャネルステアリング選択マトリクスを用いるものである。
高いステアリング率が、狭いチャネルと、ウィングとを形成できるようにするフィールド酸化膜法によって達成される。好適な実施例は、自動整合されたＢＮ＋形成プロセスの一部としてインターポリ３／１の寄生容量を減少させるものとして説明されてきた。これは、２つの潜在的なトンネルエッジのうちの一方に隣接するより薄いトンネル酸化膜を、より厚い絶縁酸化膜によって置き換えるものである。使用された例に基づけば、この方法は、７０％に達するステアリング結合率と、２０％までに下げられた寄生容量結合とを有するセルを与える。さらに、この例に基づけば、（４・λ2二重フローティングゲートポリ３ワード／消去ラインセルに対して０．２５μｍの技術を用いる、ここでλは最小のリソグラフィ長さである）、０．２５μｍ2の物理的なセル面積が可能と実現され、これは、８（１６）レベルの複数の状態に対して、１論理ビットあたり０．０８μｍ2（０．０６μｍ2）に達する有効なセルの寸法をもたらす。これらの寸法は、フラッシュメモリの４ＭＥＧ及び８ＭＥＧ世代で用いられている、同等の大の寸法、及び同じ寸法での同等のコストのセルの物理的な寸法の約１／１００であり、ギガバイトの密度レベルのフラッシュメモリを構成するために適している。
本明細書中で言及された刊行物及び特許出願は、それら個々の刊行物もしくは特許出願が言及されたことによって本出願の一部とされるように見なされる。
以上で本発明が十分に説明されたが、当業者には、多くの変形及び変更が添付の請求の範囲の技術的視点を逸脱せずに可能なことは明らかであろう。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１２Ａ−１】
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【図１２Ａ−２】
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【図１２Ｂ−１】
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【図１２Ｂ−２】
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