(57)【特許請求の範囲】
【請求項１】
少なくとも２層の多結晶シリコン層を形成し、第１の多結晶シリコン層をゲート電極とするシリコン基板上に設けられた１４Ｖ以上の耐圧を持つＤＤＤ構造の高耐圧トランジスタと、前記高耐圧トランジスタと同じシリコン基板上に設けられた第２の多結晶シリコン層をゲート電極とするトランジスタと、前記第１の多結晶シリコン層と前記第２の多結晶シリコン層を電極とする容量素子とを形成する半導体装置の製造方法において、前記第１の多結晶シリコン層を形成し、パターニングしエッチング除去した後、ＤＤＤ拡散層となる不純物層を形成する工程と、前記第２の多結晶シリコン層を形成する前に前記第２の多結晶シリコン層をゲート電極に持つ前記トランジスタのゲート酸化膜、および、前記第１および第２の多結晶シリコン層を電極とする前記容量素子の絶縁酸化膜形成のための熱酸化処理と同時に前記不純物層を拡散させる工程とを有することを特微とする半導体装置の製造方法。
【請求項２】
前記不純物層がリンのイオン注入法により形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記熱酸化処理が１０００℃以上１１００℃以下の温度であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記熱酸化処理が乾燥酸素雰囲気で行われることを特徴とする計求項１記載の半導体装置の製造方法。
【請求項５】
少なくとも２層の多結晶シリコン層を有し、第１の多結晶シリコン層をゲート電極とするシリコン基板上に設けられた１４Ｖ以上の耐圧を持つＤＤＤ構造の高耐圧トランジスタと、前記高耐圧トランジスタと同じシリコン基板上に設けられた第２の多結晶シリコン層をゲート電極とするトランジスタ、および前記第１の多結晶シリコン層と前記第２の多結晶シリコン層をそれぞれ第１および第２のゲート電極とするＥＥＰＲＯＭ素子とを形成する半導体装置の製造方法において、前記第１の多結晶シリコン層を形成し、パターニングしエッチング除去した後、ＤＤＤ拡散層となる不純物層を形成する工程と、前記第２の多結晶シリコン層を形成する前に前記第２の多結晶シリコン層をゲート電極に持つ前記トランジスタのゲート酸化膜、および、前記第１および第２の多結晶シリコン層をそれぞれ第１および第２のゲート電極とする前記ＥＥＰＲＯＭ素子の容量結合のための絶縁酸化膜形成のための熱酸化処理と同時に前記不純物層を拡散させる工程とを有することを特微とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に係わり、特に２層の多結晶シリコンを形成する過程を有する高耐圧ＭＯＳトランジスタの構造、及び高耐圧ＭＯＳトランジスタを利用した半導体装置の構造の製造方法に関する。
【０００２】
【従来の技術】
従来、半導体基板上に２層の多結晶シリコンを用いてＤＤＤ（Ｄｏｕｂｌｅ―Ｄｉｆｆｕｓｅｄ―Ｄｒａｉｎ）型ＭＯＳトランジスタと共に容量素子や、異種のＭＯＳトランジスタを形成するため以下の工程を用いてきた。
まず図３（ａ）に示すように、シリコン基板２３上に素子分離膜２４と、酸化膜２５を公知の技術により形成する。
【０００３】
次に図３（ｂ）に示すように、公知の技術により第１の多結晶シリコンを形成後、パターニングしエッチング除去により容量素子の下部電極２６を形成する。次に図３（ｃ）に示すように、熱酸化によって前記下部電極２６上に容量素子の絶縁酸化膜２７（ａ）や、ゲート酸化膜２７（ｂ）を形成する。
次に図３（ｄ）に示すように、公知の技術により第２の多結晶シリコンを形成後、パターニングしエッチング除去により容量素子の上部電極２８（ａ）や、トランジスタのゲート電極２８（ｂ）を形成する。
次に図３（ｅ）に示すように、公知の技術によりレジスト材２９をパターニングし、ＤＤＤ構造にしようとするトランジスタ領域に選択的に公知の技術によりＤＤＤとなる不純物層３０（ａ）を形成する。
【０００４】
次に図３（ｆ）に示すように、前記不純物層３０（ａ）がＤＤＤとして機能する拡散幅を得るために熱拡散工程によりＤＤＤ拡散層３０（ｂ）を形成する。
次に図３（ｇ）に示すように、公知の技術によりトランジスタ領域にソース、ドレイン層３１を形成し、ＤＤＤトランジスタと容量素子、あるいは他種のトランジスタとを形成していた。
【０００５】
【発明が解決しようとする課題】
従来の製造方法では同一多結晶シリコンによりＤＤＤトランジスタと他種のトランジスタのゲート電極を形成するので、以下に記載する問題点があった。
１． ＤＤＤ拡散層を十分拡散させる熱拡散工程が必要なため製造工程が多い。
２． 前記熱拡散工程が比較的高温の処理であるため、前記熱拡散工程以前に形成された絶縁酸化膜、ゲート酸化膜などの膜質が劣化してしまう。
３． ＤＤＤトランジスタと他種のトランジスタのゲート酸化膜厚を変える事が困難で、それを行うにはより多くの工程を必要とする。
本発明は、従来の構造と製造方法を改善して、上述のような問題点を取り除くことを課題とする。
【０００６】
【課題を解決するための手段】
本発明の構造及び製造方法では、第１の多結晶シリコンによりＤＤＤトランジスタのゲート、及び容量素子の下部電極を形成した後、ＤＤＤ不純物層を形成し、容量素子の絶縁酸化膜形成や第２の多結晶シリコンをゲート電極とするトランジスタのゲート酸化膜形成のための熱酸化工程とＤＤＤ不純物層拡散工程を兼ねてＤＤＤトランジスタを形成するので、以下に記載する作用を持つ。
１． 製造工程が削減される。
２． 熱処理工程が減るので、絶縁酸化膜、ゲート酸化膜の膜質が向上する。
３． ＤＤＤトランジスタと他種のトランジスタのゲート酸化を別々に行えるので、前記各々のゲート酸化膜厚を変えることが容易である。
【０００７】
【発明の実施の形態】
本発明の第１の実施例を以下に説明する。
まず図１（ａ）に示すように、シリコン基板１上に素子分離膜２と、第１のゲート酸化膜３と、第１の多結晶シリコンにより容量素子の下部電極４（ａ）と、第１のトランジスタのゲート電極４（ｂ）とを公知の技術により形成する。
次に図１（ｂ）に示すように、公知の技術によりレジスト材５をパターニングし、第１のトランジスタ領域に選択的に例えばイオン注入法などによりＤＤＤとなる不純物層６（ａ）を形成する。
【０００８】
次に図１（ｃ）に示すように、もし必要であれば第２のトランジスタ領域上の第１のゲート酸化膜を除去後、熱酸化によって容量素子の絶縁酸化膜７（ａ）と、第２のトランジスタの第２のゲート酸化膜７（ｂ）を形成する。
この時の熱酸化工程によって先に形成されている前記不純物層６（ａ）が拡散され、ＤＤＤ拡散層６（ｂ）を形成することになる。
次に図１（ｄ）に示すように、第２の多結晶シリコンにより容量素子の上部電極８（ａ）と、第２のトランジスタのゲート電極８（ｂ）を公知の技術により形成する。
【０００９】
次に図１（ｅ）に示すように、第１、及び第２のトランジスタ領域にソース、ドレイン拡散層９を公知の技術により形成し、ＤＤＤトランジスタと容量素子、あるいは他種のトランジスタとを形成する。
以上のようにして形成されたＤＤＤトランジスタは第１の多結晶シリコンをゲート電極とするので、第２の多結晶シリコンをゲート電極とする第２のトランジスタのゲート酸化と、容量素子の絶縁膜形成の酸化工程をＤＤＤ拡散の為の熱処理工程として兼用でき、ＤＤＤの熱拡散工程の削減となる。
ここで上記第１の実施例が多結晶シリコンを２層用いてＤＤＤトランジスタと、他種のトランジスタと、容量素子を形成する場合のみでなく、以下に記載する場合にも同様の作用、効果が得られることは言うまでもない。
１． 多結晶シリコンを２層用いてＤＤＤトランジスタと、他種のトランジスタを形成する場合。
２． 多結晶シリコンを２層用いてＤＤＤトランジスタと、容量素子を形成する場合。
【００１０】
本発明の第１の実施例をＥＥＰＲＯＭに応用した第２の実施例を以下に説明する。
ＥＥＰＲＯＭは、例えば１０Ｖ以下の電源電圧範囲で十分に動作すれば良い周辺回路部と、ＥＥＰＲＯＭセルアレイ部と、ＥＥＰＲＯＭセルの書き込みに必要な電圧、通常は電源電圧範囲より高い例えば１４Ｖ〜３０Ｖの電圧下で十分動作する高電圧駆動回路部を持つ。
【００１１】
よって書き込みのために高電圧がかかるＥＥＰＲＯＭセルと高電圧駆動回路部において高耐圧トランジスタが必要となる。
高耐圧化を達成する為に、トランジスタのソース、ドレイン部をＤＤＤ構造にすることはもちろん、トランジスタのゲート酸化膜厚も比較的厚めにすることが望ましい。
【００１２】
一方周辺回路部においては、特に高耐圧トランジスタを必要とすることはなく、駆動能力やリークなどを考慮すると周辺回路トランジスタのゲート酸化膜厚は出来るだけ薄くした方がＥＥＰＲＯＭの性能は上がる。
つまり高耐圧トランジスタと周辺回路トランジスタとではソース、ドレインの構造もゲート酸化膜厚も変えることが望ましい。
【００１３】
またＥＥＰＲＯＭセルには書き込みのためキャリアの移動口としてトンネル酸化膜領域があり、その酸化膜厚は通常のトランジスタのゲート酸化膜厚に比べかなり薄いため、形成後の熱処理が多いほど膜質が劣化し、トラップや界面順位の増加などにより絶縁耐圧が落ちてしまう。よって熱処理工程は出来るだけ少ない事が望ましい。
【００１４】
まず図２（ａ）に示すように、シリコン基板１０上にウェル領域１１と、素子分離膜１２と、トンネルドレイン拡散層１３と、第１のゲート酸化膜１４と、トンネル酸化膜領域１５と、第１の多結晶シリコンによるフローティングゲートトランジスタのゲート電極１６（ａ）と、第１の多結晶シリコンによるセレクトゲートトランジスタのゲート電極１６（ｂ）と、高耐圧トランジスタのゲート電極１６（ｃ）などを公知の技術により形成し、レジスト材１７をパターニングし、選択的にＥＥＰＲＯＭのセルアレイ領域や、高電圧駆動回路部など高耐圧が必要とされる領域にイオン注入法などによりＤＤＤとなる不純物層１８（ａ）を形成する。
【００１５】
ここでＥＥＰＲＯＭセルの書き込み印可電圧条件などからして、前記ＤＤＤとなる不純物層１８（ａ）がＥＥＰＲＯＭセルの少なくともセレクトゲートトランジスタのドレイン側に形成されていれば良い場合があることは言うまでもない。この時例えば前記シリコン基板１０はＰ型、前記ウェル領域１１はＮ型、前記トンネルドレイン１３はＮ型とし、前記第１のゲート酸化膜１４の膜厚は３００〜１２００Åの範囲で、前記トンネル酸化膜１５の膜厚は５０〜１５０Åの範囲で形成する。
【００１６】
前記第１の多結晶シリコンはフローティングゲート電極のみならず、セレクトゲート電極、及び高耐圧トランジスタのゲート電極、配線としても使われるので、その膜厚は２５００〜６０００Åとし、シート抵抗値を１０〜５００Ω／ｓｑで形成すると良い。
また前記不純物層１８（ａ）はイオン注入法であればリンを１Ｅ１３〜８Ｅ１４ａｔｍｓ／ｃｍ2注入して形成すると良い。
【００１７】
次に図２（ｂ）に示すように、もし必要であれば第２の多結晶シリコンをゲート電極とする周辺回路トランジスタ領域上の第１のゲート酸化膜を除去後、熱酸化によって後記形成されるコントロールゲート電極と前記フローティングゲート電極１６（ａ）とを容量結合させるための絶縁酸化膜１９（ａ）と、第２の多結晶シリコンをゲート電極とする周辺回路トランジスタに使用する第２のゲート酸化膜１９（ｂ）とを形成する。
【００１８】
同時に前記熱酸化工程によって、先に形成されている前記不純物層１８（ａ）が拡散されＤＤＤ拡散層１８（ｂ）を形成することになる。
先に説明したように周辺回路トランジスタのゲート酸化膜１９（ａ）の膜厚は出来るだけ薄いことが望ましい、またフローティングゲート電極とコントロールゲート電極を容量結合させる前記絶縁酸化膜１９（ｂ）にはＥＥＰＲＯＭ書き込み時に高電圧がかかるため比較的高温の熱酸化によって形成される高品質の酸化膜が望ましい。
【００１９】
よって本発明の実施例においては周辺回路トランジスタ上の前記第１のゲート酸化膜１４を除去した後、前記容量素子の絶縁酸化膜１９（ａ）と、前記第２のゲート酸化膜１９（ｂ）とを形成するための熱酸化を１０００〜１１００℃の乾燥酸素雰囲気中、例えば酸素のみ、あるいは酸素と窒素の混合雰囲気中による処理とし、前記周辺トランジスタのゲート酸化膜１９（ａ）の膜厚が前記高耐圧トランジスタのゲート酸化膜厚より薄く、例えば１５０〜４００Åの範囲で形成すると良い。
【００２０】
以上の様な熱酸化条件であれば、前記不純物層１８（ａ）がＤＤＤとして十分機能する拡散幅を得られる。
次に図２（ｃ）に示すように、第２の多結晶シリコンによりＥＥＰＲＯＭセルのコントロールゲート電極２０（ａ）と、周辺回路トランジスタのゲート電極１９（ｂ）とを公知の技術により形成する。
【００２１】
この時前記第２の多結晶シリコンはコントロールゲート電極と、周辺回路トランジスタのゲート電極、配線としても使われるので、その膜厚は２５００〜６０００Åとし、シート抵抗値を１０〜５００Ω／ｓｑで形成すると良い。
次に図２（ｄ）に示すように、第１導電型、例えばＰ型のソース、ドレイン拡散層２１と、第２導電型、例えばＮ型の砒素によるソース、ドレイン拡散層２２とを公知の技術により形成し、ＤＤＤトランジスタをセレクトゲートにしたＥＥＰＲＯＭセルや、各種回路を形成する。
【００２２】
この時図２の構造において高耐圧駆動回路部にＤＤＤ構造のＣ―ＭＯＳ回路を形成させる場合には、図２（ｂ）に示された前記第２のゲート酸化膜１９（ａ）、並びに容量絶縁膜１９（ｂ）を形成する前に、ウェル領域中に不純物層１８（ａ）とは逆導電型の不純物層を持つ第１の多結晶シリコン層をゲート電極としたトランジスタ領域を形成し、酸化膜１９（ａ）と酸化膜１９（ｂ）を形成する熱酸化にてＤＤＤ拡散層とすればよいことは言うまでもない。
【００２３】
従来は第１の多結晶シリコンによってフローティングゲート電極のみを形成し、第２の多結晶シリコンによって周辺回路トランジスタと、ＤＤＤトランジスタとコントロールゲート電極を形成していたため容量絶縁膜形成のための酸化と、必要であれば高耐圧トランジスタと周辺回路トランジスタの酸化膜厚を変えるため、各々のゲート酸化の工程が必要であった。
【００２４】
しかし以上のようにして形成されたＥＥＰＲＯＭはＤＤＤトランジスタは第１の多結晶シリコンをゲート電極とし、第２の多結晶シリコンを周辺回路トランジスタのゲート電極とするので、第２の多結晶シリコンをゲート電極とする周辺回路トランジスタのゲート酸化工程と、フローティングゲート電極とコントロールゲート電極間の絶縁膜形成の熱酸化工程を１度の熱酸化工程で行え、かつＤＤＤ拡散の為の熱工程としても兼用できるため、周辺トランジスタのゲート酸化工程、及びＤＤＤの熱拡散工程の２工程を削減できる。
【００２５】
【発明の効果】
本発明は以上説明したように、ＤＤＤトランジスタが第１の多結晶シリコンをゲート電極とするので、第２の多結晶シリコンをゲート電極とする第２のトランジスタのゲート酸化や、容量素子の絶縁酸化膜形成の熱酸化工程とＤＤＤ拡散の為の熱処理が兼用でき、工程の削減により製造コストを削減できる。
【００２６】
特にＥＥＰＲＯＭにおいてはＤＤＤトランジスタを第１の多結晶シリコンをゲート電極とし、第２の多結晶シリコンを周辺回路トランジスタのゲート電極とするので、第２の多結晶シリコンをゲート電極とする周辺回路トランジスタのゲート酸化工程と、フローティングゲート電極とコントロールゲート電極間の絶縁酸化膜形成の熱酸化工程を１度の熱酸化工程で行え、かつＤＤＤ拡散の為の熱処理工程としても兼用できるため、周辺トランジスタのゲート酸化工程、及びＤＤＤの熱拡散工程の２工程削減となり、高耐圧駆動回路部と周辺回路部でゲート酸化膜厚の異なるトランジスタを容易に形成できる。
【００２７】
よって工程削減により製造コストの削減ができ、ＥＥＰＲＯＭの性能を上げることもでき、かつ２度の熱酸化工程の削減によりトンネル酸化膜へのトラップや、界面順位の増加等が抑えられ酸化膜質が向上し、ＥＥＰＲＯＭセルの書き換え寿命などが上昇し信頼性の向上も図られる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の説明図である。
【図２】本発明の第２の実施例の説明図である。
【図３】従来の技術の説明図である。
【符号の説明】
１  シリコン基板
１０  シリコン基板
２３  シリコン基板
１１  ウェル領域
２，１２，２４  素子分離膜
３，７(ｂ)，１４，１９(ｂ)，２７(ｂ)  ゲート酸化膜
２５  酸化膜
４(ａ)  容量素子の下部電極
２６  容量素子の下部電極
４(ｂ)，８(ｂ)，１６(ｃ)，２０(ｂ)，２８(ｂ)，  ゲート電極
１６(ａ)  フローティングゲート電極
１６(ｂ)  セレクトゲート電極
５，１７，２９  レジスト材
６(ａ)，１８(ａ)，３０(ａ)  不純物層
６(ｂ)，１８(ｂ)，３０(ｂ)  ＤＤＤ拡散層
７(ａ)  容量素子の絶縁酸化膜
１９(ａ)，２７(ａ)  容量素子の絶縁酸化膜
８(ａ)，２８(ａ)  容量素子の上部電極
２０(ａ)  コントロールゲート電極
９，２１，２２，３１  ソース、ドレイン拡散層
【図１】
0004076725.tif 000002
【図２】
0004076725.tif 000003
【図３】
0004076725.tif 000004