(57)【特許請求の範囲】
【請求項１】
入力電圧に応じた電圧を容量性負荷に供給するアナログバッファにおいて、
入力電圧と容量性負荷に供給される電圧との差電圧に応じた電荷を蓄積する第１のキャパシタと、
所定の動作点電圧を有し入力信号を同相出力する正相アンプと、
前記第１のキャパシタの一端と前記正相アンプの入力端子との間に接続された第２のキャパシタと、
前記正相アンプの入力電圧が前記動作点電圧に略等しくなるように前記第１のキャパシタを放電させた状態で前記第２のキャパシタに前記動作点電圧に応じた電荷を蓄積し、その後、前記第１のキャパシタに前記差電圧に応じた電荷を蓄積して、前記正相アンプの入力電圧を前記第１のキャパシタの両端電圧に前記動作点電圧を加えた電圧に略等しくする電圧制御回路と、を備えることを特徴とするアナログバッファ。
【請求項２】
表示素子と、
前記表示素子に画素データを供給する信号線と、
信号線を駆動する信号線駆動回路と、を備え、
前記信号線駆動回路により駆動される信号線が容量性負荷である表示装置において、
入力された画素データと信号線の電圧との差電圧に応じた電荷を蓄積する第１のキャパシタと、
所定の動作点電圧を有し入力信号を同相出力する正相アンプと、
前記第１のキャパシタの一端と前記正相アンプの入力端子との間に接続された第２のキャパシタと、
前記正相アンプの入力電圧が前記動作点電圧に略等しくなるように前記第１のキャパシタを放電させた状態で前記第２のキャパシタに前記動作点電圧に応じた電荷を蓄積し、その後、前記第１のキャパシタに前記差電圧に応じた電荷を蓄積して、前記正相アンプの入力電圧を前記第１のキャパシタの両端電圧に前記動作点電圧を加えた電圧に略等しくする電圧制御回路と、を備えることを特徴とする表示装置。
【請求項３】
前記電圧制御回路は、
一端に画素データが入力され他端に前記第１のキャパシタの一端が接続される第１の切換手段と、
一端に信号線が接続され他端に前記第１のキャパシタの他端が接続される第２の切換手段と、
前記第１のキャパシタの他端と接地端子との間に接続される第３の切換手段と、
前記第１のキャパシタの一端と接地端子との間に接続される第４の切換手段と、
前記正相アンプの出力電圧が高くなると前記正相アンプの入力電圧が低くなるような制御を行い、かつ、前記正相アンプの出力電圧が低くなると前記正相アンプの入力電圧が高くなるような制御を行うスイッチング素子と、
前記スイッチング素子の出力端と前記正相アンプの入力端子との間に接続された第５の切換手段と、
前記正相アンプの出力端子と信号線との間に接続される第６の切換手段と、
前記正相アンプの入力端子と接地端子との間に接続される第７の切換手段と、を備え、
第１の時刻になると、前記第１および第２のキャパシタの蓄積電荷がすべて放電されるように前記第３および第４の切換手段をオンして他の切換手段をオフし、
前記第１の時刻より後の第２の時刻になると、前記正相アンプの入力電圧が前記動作点電圧に略等しくなるように前記第３および第５の切換手段をオンして他の切換手段をオフし、
前記第２の時刻より後の第３の時刻になると、前記第１のキャパシタの両端に前記画素データと信号線の電圧との差電圧が印加されるように前記第１および第２の切換手段をオンして他の切換手段をオフし、
前記第３の時刻より後の第４の時刻になると、前記正相アンプの入力電圧が前記第１のキャパシタの両端電圧に前記動作点電圧を加えた電圧になるように前記第３および第６の切換手段をオンして他の切換手段をオフし、
前記第４の時刻以降は、少なくとも全信号線の駆動が一巡するまでの間、前記第３の時刻と前記第４の時刻の動作を交互に繰り返すことを特徴とする請求項２に記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、容量性負荷を駆動するアナログバッファ等の回路構成に関し、例えば、表示素子に画素データを供給する信号線の駆動回路等に用いられる回路を対象とする。
【０００２】
【従来の技術】
液晶表示装置は、信号線および走査線が縦横に配置された画素アレイ部と、信号線の駆動を行う信号線駆動回路と、走査線の駆動を行う走査線駆動回路とを備える。
【０００３】
信号線駆動回路の出力段には、画素データを増幅するアナログバッファが設けられ、このアナログバッファで増幅された画素データが各信号線に供給される。信号線は容量性負荷であるため、各信号線に信号電圧を供給すると、その電圧が各信号線の容量に保持される。
【０００４】
ところで、最近、液晶表示装置のコストダウンと小型化を図るために、画素アレイ部と駆動回路とを同一の透明絶縁基板上に一体に形成する技術が検討されている。この場合、画素アレイ部と駆動回路を構成する各トランジスタは同一の製造工程で形成されるため、製造工程を簡略化することができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、基板上に形成されるトランジスタは、必ずしも均一な電気的特性を有しているとは限らず、特に、トランジスタのしきい値電圧はばらつきが大きい。上述した信号線駆動回路内のアナログバッファはトランジスタを用いて構成されるため、トランジスタのしきい値電圧が変動すると、アナログバッファ自体の動作点電圧も変動してしまう。信号線駆動回路内には、各信号線に対応してアナログバッファが設けられるため、アナログバッファの動作点電圧が変動すると、同じ画素データを入力しても、画面の表示位置により異なる輝度で表示され、液晶パネル内の画質の均一性が損なわれてしまう。
【０００６】
本発明は、このような点に鑑みてなされたものであり、その目的は、トランジスタのしきい値電圧のばらつきにより出力が影響を受けないようにしたアナログバッファと表示装置を提供することにある。
【０００７】
【課題を解決するための手段】
上述した課題を解決するために、請求項１の発明は、入力電圧に応じた電圧を容量性負荷に供給するアナログバッファにおいて、入力電圧と容量性負荷に供給される電圧との差電圧に応じた電荷を蓄積する第１のキャパシタと、所定の動作点電圧を有し入力信号を同相出力する正相アンプと、前記第１のキャパシタの一端と前記正相アンプの入力端子との間に接続された第２のキャパシタと、前記正相アンプの入力電圧が前記動作点電圧に略等しくなるように前記第１のキャパシタを放電させた状態で前記第２のキャパシタに前記動作点電圧に応じた電荷を蓄積し、その後、前記第１のキャパシタに前記差電圧に応じた電荷を蓄積して、前記正相アンプの入力電圧を前記第１のキャパシタの両端電圧に前記動作点電圧を加えた電圧に略等しくする電圧制御回路と、を備える。
【０００８】
請求項２の発明は、表示素子と、前記表示素子に画素データを供給する信号線と、信号線を駆動する信号線駆動回路と、を備え、前記信号線駆動回路により駆動される信号線が容量性負荷である表示装置において、入力された画素データと信号線の電圧との差電圧に応じた電荷を蓄積する第１のキャパシタと、所定の動作点電圧を有し入力信号を同相出力する正相アンプと、前記第１のキャパシタの一端と前記正相アンプの入力端子との間に接続された第２のキャパシタと、前記正相アンプの入力電圧が前記動作点電圧に略等しくなるように前記第１のキャパシタを放電させた状態で前記第２のキャパシタに前記動作点電圧に応じた電荷を蓄積し、その後、前記第１のキャパシタに前記差電圧に応じた電荷を蓄積して、前記正相アンプの入力電圧を前記第１のキャパシタの両端電圧に前記動作点電圧を加えた電圧に略等しくする電圧制御回路と、を備える。
【０００９】
請求項１の発明を、例えば図４に対応づけて説明すると、「第１のキャパシタ」はキャパシタＣ１に、「正相アンプ」は正相アンプ２２に、「第２のキャパシタ」はキャパシタＣ２に、「電圧制御回路」はスイッチＳＷ１〜ＳＷ７とPMOSトランジスタＱ１に、それぞれ対応する。
【００１０】
請求項２の発明を、例えば図１〜図４に対応づけて説明すると、「表示素子」は図１のＴＦＴ１に、「信号線駆動回路」は図１の信号線駆動回路３に、それぞれ対応する。
【００１１】
請求項３の発明を、例えば図４に対応づけて説明すると、「第１の切換手段」はスイッチＳＷ１に、「第２の切換手段」はスイッチＳＷ２に、「第３の切換手段」はスイッチＳＷ３に、「第４の切換手段」はスイッチＳＷ４に、「第５の切換手段」はスイッチＳＷ５に、「第６の切換手段」はスイッチＳＷ６に、「第７の切換手段」はスイッチＳＷ７に、「スイッチング素子」はPMOSトランジスタＱ１に、それぞれ対応する。
【００１２】
【発明の実施の形態】
以下、本発明に係る表示装置について、図面を参照しながら具体的に説明する。図１は本発明に係る表示装置の概略構成を示すブロック図である。図１の表示装置は、縦横に配置された信号線Ｓ1〜Ｓnおよび走査線Ｇ1〜Ｇnの交点付近に配置された画素表示用のＴＦＴ１を有する画素アレイ部２と、各信号線Ｓ1〜Ｓnを駆動する信号線駆動回路３と、各走査線Ｇ1〜Ｇnを駆動する走査線駆動回路４とを備える。
【００１３】
図２は信号線駆動回路３内の詳細構成を示すブロック図である。図２の信号線駆動回路３は、各信号線を駆動するためのパルスを出力するシフトレジスタ１１と、シフトレジスタ１１の各出力端子に接続される第１のアナログスイッチ１２と、第１のアナログスイッチ１２を通過したデータをラッチする第１のラッチ回路１３と、第１のラッチ回路１３の各出力端子に接続される第２のアナログスイッチ１４と、第１のラッチ回路１３でラッチした画素データを１水平ライン分まとめてラッチする第２のラッチ回路１５と、第２のラッチ回路１５でラッチしたデータを増幅するアナログバッファ１６とを備える。各アナログバッファ１６の出力は、対応する信号線に供給される。
【００１４】
第２のラッチ回路１５を設けることにより、１水平ライン表示期間内に余裕をもって各信号線を駆動することができる。
【００１５】
図３はアナログバッファ１６の内部構成を示すブロック図である。図示のように、アナログバッファ１６は比較器２１を用いて構成される。比較器２１の一方の入力端子(in+)には、図２の第２のラッチ回路１５から出力された画素データが入力され、他方の入力端子(in-)には、容量負荷である信号線の電圧が入力される。
【００１６】
このように、比較器２１は、画素データと信号線電圧とを比較して、その差電圧に応じた電圧を出力する。これにより、画素データに応じたアナログ電圧が各信号線に供給される。
【００１７】
図４は比較器２１の内部構成を示す回路図である。図４に示すように、比較器２１は、インバータ２段からなる正相アンプ２２と、キャパシタＣ１，Ｃ２と、スイッチＳＷ１〜ＳＷ７と、PMOSトランジスタＱ１とを有する。正相アンプ２２とスイッチＳＷ１〜ＳＷ７は、NMOSトランジスタやPMOSトランジスタを用いて構成される。
【００１８】
キャパシタＣ１の一端には、スイッチＳＷ１，ＳＷ４とキャパシタＣ２の各一端が接続される。キャパシタＣ１の他端には、スイッチＳＷ２，ＳＷ３の各一端が接続される。スイッチＳＷ１の他端には図２に示した第２のラッチ回路１５から出力された画素データが入力され、スイッチＳＷ２の他端には比較器２１の出力端子out、すなわち信号線が接続される。キャパシタＣ２の他端にはスイッチＳＷ５，ＳＷ７の各一端と正相アンプ２２の入力端子が接続され、スイッチＳＷ３，ＳＷ４，ＳＷ７の各他端は接地されている。正相アンプ２２の出力端には、スイッチＳＷ６の一端とPMOSトランジスタＱ１のゲート端子が接続され、そのソース端子には電源端子ＶDDが接続され、そのドレイン端子にはスイッチＳＷ５の他端が接続される。
【００１９】
図５は図４に示したスイッチＳＷ１〜ＳＷ７の切換タイミングを示す図であり、スイッチがオン状態のときを「ON」、オフ状態のときを「OFF」と表示している。また、図５には、図４中の入力端子(in+,in-)と出力端子outと▲１▼〜▲４▼の波形が示されている。以下、図５を用いて、図４の比較器２１の動作を説明する。
【００２０】
時刻ｔ１になると、スイッチＳＷ３，ＳＷ４，ＳＷ７がオンし、それ以外のスイッチがオフする。これにより、キャパシタＣ１，Ｃ２に蓄積されている電荷がすべて放電される。
【００２１】
次に、時刻ｔ２になると、スイッチＳＷ３〜ＳＷ５がオンし、それ以外のスイッチがオフする。これにより、正相アンプ２２の出力に応じてPMOSトランジスタＱ１はオン・オフする。
【００２２】
例えば、正相アンプ２２の出力が所定レベル未満になるとPMOSトランジスタＱ１はオンし、電源端子ＶDDからPMOSトランジスタＱ１のソース−ドレイン間を通ってキャパシタＣ２に向けて電流が流れ、キャパシタＣ２が充電される。キャパシタＣ２の充電に伴って、正相アンプ２２の入力電圧は徐々に上昇する。
【００２３】
やがて、正相アンプ２２の入力電圧がその動作点電圧を越えると、正相アンプ２２の出力はハイレベルになり、PMOSトランジスタＱ１はオフする。これにより、正相アンプ２２の入力電圧は、正相アンプ２２の動作点電圧になる。この電圧は、正相アンプ２２のハイレベル電圧とローレベル電圧の略中間の電圧である。
【００２４】
次に、時刻ｔ３になると、スイッチＳＷ１，ＳＷ２がオンし、それ以外のスイッチがオフする。これにより、キャパシタＣ１の両端電圧は、図２に示す第２のラッチ回路１５から出力された画素データの電圧と信号線電圧との差電圧になる。
【００２５】
次に、時刻ｔ４になると、スイッチＳＷ３，ＳＷ６がオンする。この時点では、キャパシタＣ２には正相アンプ２２の動作点電圧に応じた電荷が蓄積されているため、正相アンプ２２の入力電圧は、画素データの電圧と信号線電圧との差電圧と、正相アンプ２２の動作点電圧とを加算した電圧になる。すなわち、正相アンプ２２の入力電圧は、正相アンプ２２の動作点電圧を基準として、画素データと信号線電圧に応じて変化する電圧になる。
【００２６】
図６は図１の液晶表示装置の表示タイミング図であり、１水平ラインの表示期間内のスイッチＳＷ１〜ＳＷ７の切換タイミングを示している。図示のように、１水平ラインの表示期間内に、まず図５に示した時刻ｔ１，ｔ２のスイッチ切り換えが行われ、その後に、時刻ｔ３，ｔ４のスイッチ切り換えが交互に繰り返される。
【００２７】
なお、１水平ラインを表示するたびに時刻ｔ１，ｔ２のスイッチ切り換えを行ってもよいが、電源投入後の最初の１回のみ、時刻ｔ１，ｔ２のスイッチ切り換えを行ってもよい。
【００２８】
このように、図３のアナログバッファ１６は、画素データを入力する前に、正相アンプ２２の動作点電圧に応じた電荷をキャパシタに充電した後、画素データと信号線電圧との差電圧に正相アンプ２２の動作点電圧を加算した電圧を各信号線に供給するようにしたため、正相アンプ２２の動作点電圧が変動しても、表示パネルの輝度がばらつかなくなる。
【００２９】
図４ではインバータ２段で正相アンプ２２を構成する例を示したが、正相アンプ２２の構成は図示されたものに限定されない。例えば、４段以上のインバータや正相のバッファ１段以上で正相アンプ２２を構成してもよい。
【００３０】
また、図４では、PMOSトランジスタＱ１を用いる例を示したが、NMOSトランジスタを用いてもよい。この場合、電源端子ＶDDと接地端子との接続を図４と逆にすればよい。
【００３１】
【発明の効果】
以上詳細に説明したように、本発明によれば、アナログバッファに入力電圧を供給する前に、正相アンプの入力電圧を予め正相アンプの動作点電圧に設定しておくため、アナログバッファの出力は正相アンプの動作点電圧のばらつきの影響を受けなくなる。
【００３２】
したがって、本発明を表示装置の信号線駆動に適用した場合には、正相アンプ内の動作点電圧のばらつきを原因とする輝度むらが起きなくなる。
【図面の簡単な説明】
【図１】本発明に係る表示装置の概略構成を示すブロック図。
【図２】信号線駆動回路内の詳細構成を示すブロック図。
【図３】アナログバッファの内部構成を示すブロック図。
【図４】比較器の内部構成を示す回路図。
【図５】図４に示したスイッチの切換タイミングを示す図。
【図６】図１の液晶表示装置の表示タイミング図。
【符号の説明】
１  ＴＦＴ
２  画素アレイ部
３  信号線駆動回路
４  走査線駆動回路
１１  シフトレジスタ
１２  第１のアナログスイッチ
１３  第１のラッチ回路
１４  第２のアナログスイッチ
１５  第２のラッチ回路
１６  アナログバッファ
２１  比較器
２２  正相アンプ
ＳＷ１〜ＳＷ７  スイッチ
Ｑ１  PMOSトランジスタ
【図１】
0004145988.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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