(57)【特許請求の範囲】
【請求項１】
低不純物濃度の一導電型ドレイン領域を有する半導体本体が平面的にセル部と外周部との区分及び外周部にスクライブ領域を有し、セル部でドレイン領域表面層に形成した他導電型の第１ベース領域及び第１ベース領域表面層に形成した高不純物濃度の一導電型ソース領域を含み、外周部でドレイン領域表面層に第１ベース領域と同時形成した第２ベース領域及び第２ベース領域表面層にソース領域と同時形成したチャネルストッパ領域を含み、ソース領域表面からソース領域を貫通する溝内面及びソース領域表面の一部に電気的接触するソース電極を形成し、チャネルストッパ領域に電気的接触するＥＱＲ電極を形成した絶縁ゲート型半導体装置において、前記チャネルストッパ領域は前記スクライブ領域にも含まれ、メッシュ状パターンの溝が形成され、前記ＥＱＲ電極が前記溝内面及びチャネルストッパ領域表面の溝周りで前記チャネルストッパ領域と電気的接続されたことを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記半導体本体が半導体基板上に形成されたエピタキシャル層である請求項１記載の絶縁ゲート型半導体装置。
【請求項３】
前記半導体基板が高不純物濃度一導電型である請求項２記載の絶縁ゲート型半導体装置。
【請求項４】
低不純物濃度の一導電型共通ドレイン領域を有する半導体本体表面上にフィールド酸化膜を形成し、半導体本体表面のセルが形成されるセル部と外周部のフィールド酸化膜を除去し、フィールド酸化膜が除去されたセル部及び外周部表面にゲート酸化膜を形成し、その後半導体本体上にポリシリコン膜を被着させ、ポリシリコン膜を選択的に除去してセル部のゲート酸化膜上にゲート電極を形成し、前記ゲート電極及びフィールド酸化膜をマスクにセル部のドレイン領域表面層に他導電型第１ベース領域とこの第１ベース領域表面層に高不純物濃度の一導電型ソース領域を形成すると共に外周部のドレイン領域表面層に第１ベース領域と同時に第２ベース領域とこの第２ベース領域表面層にソース領域と同時にチャネルストッパ領域を形成する第１工程と、
第１工程を完了後、半導体本体上に層間絶縁膜を被着させ、その上にソース領域及びチャネルストッパ領域上の位置に窓を有するレジストパターンを形成する第２工程と、第２工程を完了後、前記レジストパターンをマスクに前記層間絶縁膜をウェットエッチングして、ソース領域及びチャネルストッパ領域の表面を露出させる第３工程と、
第３工程を完了後、前記レジストパターンをマスクに露出したソース領域及びチャネルストッパ領域の表面からイオンエッチングして、ソース領域及びチャネルストッパ領域を貫通して第１ベース領域及び第２ベース領域の一部までの溝を形成する第４工程と、
第４工程を完了後、半導体本体上にアルミニウム膜を被着させアルミニウム膜を選択的に除去して、ソース領域表面の溝側の一部とソース領域及び第１ベース領域の溝内面とで電気的接続したソース電極を形成すると共に、チャネルストッパ領域表面の溝側の一部とチャネルストッパ領域の溝内面とで電気的接続したＥＱＲ電極を形成する第５工程とを含む絶縁ゲート型半導体装置の製造方法において、
前記レジストパターンが前記チャネルストッパ領域上でメッシュ状の開口パターンを有することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項５】
前記ウェットエッチングがジャストエッチングとオーバーエッチングとからなる請求項４記載の絶縁ゲート型半導体装置の製造方法。
【請求項６】
前記半導体本体が半導体基板上に形成されたエピタキシャル層である請求項４記載の絶縁ゲート型半導体装置の製造方法。
【請求項７】
前記半導体基板が高不純物濃度一導電型である請求項６記載の絶縁ゲート型半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型半導体装置の製造方法に関し、例えば、パワー用縦型のＭＯＳＦＥＴや伝導度変調型ＭＯＳＦＥＴ等の絶縁ゲート型半導体装置に関する。
【０００２】
【従来の技術】
本出願人はソース領域をフォトリソグラフィ法を用いないセルフアラインで形成する縦型ＭＯＳＦＥＴ及びその製造方法を特願平９−２６１４３３により出願している。以下、図３及び図４を参照して説明する。尚、上記出願ではＭＯＳＦＥＴを構成するチップの外周部のチャネルストッパ構造については記載されていないが、この構造についても合わせて説明する。
先ず構成を説明すると、図３において、２１は半導体本体で、高不純物濃度の一導電型としてのＮ+ 型半導体基板２２と、この半導体基板２２表面上に設けたエピタキシャル層２３とからなる。エピタキシャル層２３は平面方向にセル部Ａ、フィールド部Ｂ及び外周部Ｃとに区分され、セル部Ａにはこの表面層に選択的に設けた他導電型としてのＰ型第１ベース領域２４と、このベース領域２４の表面層に選択的に設けたＮ+ 型ソース領域２５と、ベース領域２４とソース領域２５が設けられたエピタキシャル層２３の元のままの領域であるＮ- 型ドレイン領域２６とを含み、ソース領域２５表面からソース領域２５を貫通した溝２７ａを形成している。フィールド部Ｂにはセル部Ａと共通のドレイン領域２６を含んでいる。外周部Ｃにはこの表面層にベース領域２４と同時に選択的に設けたＰ型第２ベース領域５４と、このベース領域５４の表面層にソース領域２５と同時に選択的に設けたＮ+ 型チャネルストッパ領域５５と、セル部Ａ及びフィールド部Ｂと共通のドレイン領域２６とを含み、溝２７ａと同時にチャネルストッパ領域５５表面からベース領域５４までの段差２７ｃを形成している。
セル部Ａ表面にはベース領域２４表面のソース領域２５とドレイン領域２６とによって挟まれた位置にゲート酸化膜２８を介してポリシリコンのゲート電極２９を設けている。フィールド部Ｂ表面にはフィールド酸化膜４３を介して、ゲート電極２９と電気的接続されたゲートポリシリコン配線層４４を設け、このゲートポリシリコン配線層４４を貫通した溝２７ｂを形成している。（ゲートポリシリコン配線層４４の厚さによっては溝２７ｂはゲートポリシリコン配線層４４のみに形成される。）外周部Ｃ表面には外周端から所定距離離間してチャネルストッパ領域５５表面の位置までフィールド部Ｂに設けたフィールド酸化膜４３が延長して設けられている。
セル部Ａ上において、ソース領域２５表面の溝２７ａ側の一部を除いた位置上及びゲート電極２９表面上と、フィールド部Ｂにおいて、ゲートポリシリコン配線層４４表面の溝２７ｂ側の一部を除いた位置上と、外周部Ｃにおいて、フィールド酸化膜４３上及びチャネルストッパ領域５５表面の段差２７ｃ側の一部を除いた位置上とに層間絶縁膜３０を設けている。
セル部Ａ上において、層間絶縁膜３０表面上、ソース領域２５表面の溝２７ａ側の一部上及び溝２７ａ内にアルミニウムのソース電極３１を設けている。フィールド部Ｂ上において、層間絶縁膜３０表面上、ゲートポリシリコン配線層４４表面の溝２７ｂ側の一部上及びゲートポリシリコン配線層４４を貫通した溝２７ｂ内にソース電極と同時にゲート金属配線層４５を設けている。外周部Ｃにおいて、ベース領域５４とドレイン領域２６との接合部を跨いで層間絶縁膜３０表面上、チャネルストッパ領域５５表面の段差２７ｃ側の一部５７上及び段差２７ｃのスクライブ領域を除く位置にＥＱＲ電極５６を設けている。半導体基板２２の裏面にはドレイン電極３２を設けている。
【０００３】
次に製造方法を図４（ａ）〜（ｄ）と図３を参照して説明する。尚、以下の説明において（ａ）〜（ｄ）の各項目記号は、図４の（ａ）〜（ｄ）のそれぞれに対応する。
（ａ）Ｎ+ 型半導体基板２２表面上にＮ型不純物を低濃度に含んだエピタキシャル層２３を成長させた半導体本体２１表面上に熱酸化法によりフィールド酸化膜４３を形成し、エピタキシャル層２３をセル部Ａ、フィールド部Ｂ及び外周部Ｃに区分する。そしてフォトリソグラフィ法及びエッチング法により外周部Ｃの外周端から所定幅及びセル部Ａ上のフィールド酸化膜４３を除去し、フィールド酸化膜４３が除去された表面上に熱酸化法によりゲート酸化膜２８を形成する。次にこれらの酸化膜４３，２８表面にポリシリコン膜を被着させ、このポリシリコン膜をフォトリソグラフィ法及びエッチング法により選択的に除去して、セル部Ａ上のゲート酸化膜２８表面上に残したポリシリコン膜によりゲート電極２９と、フィールド部Ｂ上のフィールド酸化膜４３表面上に残したポリシリコン膜によりゲート電極２９と電気的接続されたゲートポリシリコン配線層４４を形成する。次にセル部Ａにおいてゲート電極２９及び外周部Ｃにおいてフィールド酸化膜４３をマスクとして、ボロン及び砒素を順次イオン注入及び熱拡散してセル部ＡにＰ型第１ベース領域２４及びＮ+ 型ソース領域２５を形成すると共に外周部ＣにＰ型第２ベース領域５４及びＮ+ 型チャネルストッパ領域５５を形成する。
（ｂ）次に（ａ）の工程を完了した半導体本体２１上に層間絶縁膜３０を被着させ、その上からフォトリソグラフィ法によりソース領域２５表面上、ゲートポリシリコン配線層４４表面上及びチャネルストッパ領域５５表面上の位置にそれぞれ開口４６ａ，４６ｂ，４６ｃを有するレジストパターン４７を形成する。
（ｃ）次にレジストパターン４７をマスクにしてウエットエッチング法によりレジストパターンの各開口４６ａ，４６ｂ，４６ｃ下の層間絶縁膜３０をソース領域２５、ゲート配線ポリシリコン層４４及びチャネルストッパ５５表面が露出するまでジャストエッチし、更に所定時間だけオーバーエッチしてその露出面積がレジストパターン４７の各開口面積より大きいコンタクトホール４８ａ，４８ｂ、４８ｃを形成する。
（ｄ）次に（ｃ）の工程で用いたレジストパターン４７を再びマスクにして露出したエピタキシャル層２３表面よりイオンエッチング法によりソース領域２５及びチャネルストッパ５５を貫通してベース領域２４，５４の一部までの溝２７ａ、段差２７ｃを形成する。このとき同時に、露出したゲートポリシリコン配線層４４表面よりフィールド酸化膜４３の一部までの溝２７ｂも形成される。（ゲートポリシリコン配線層４４の厚さによっては溝２７ｂはポリシリコン配線層４４を貫通しないこともある。）
以上の工程を終了した後、図３に示すようにレジストパターン４７を除去し、半導体本体２１上に真空蒸着によりアルミニウム膜を被着し、このアルミニウム膜をフォトリソグラフィ法及びエッチング法により選択的に除去して、ソース領域２５及びベース領域２４と電気的に接続するソース電極３１と、ゲートポリシリコン配線層４４と電気的に接続するゲート金属配線４５と、チャネルストッパ５５及びベース領域５４と電気的接続するＥＱＲ電極５６を形成すると共に、半導体本体２１の裏面に金属を蒸着してドレイン電極３２を形成する。
【０００４】
【発明が解決しようとする課題】
ところで、上述のＭＯＳＦＥＴはソース領域２５をフォトリソグラフィ法を用いないセルフアラインで形成し、ソース電極３１とベース領域２４との接続をレジストパターン４７の開口４６ａを利用してソース領域２５を貫通する溝２７ａを形成してその溝２７ａ内で行っており、このときチップの外周部Ｃにおいてセルフアラインで形成されたチャネルストッパ領域５５とＥＱＲ電極５６との接続も同一のレジストパターン４７を利用するが、レジストパターン４７の開口４６ｃは、ＥＱＲ電極５６が外周部Ｃのスクライブ領域Ｄを除いた位置でチャネルストッパ領域５５と接続するように、図４（ｂ）に示すようにスクライブ領域Ｄの幅より大きくしており、レジストパターン４７の開口４６ｃに対応してチャネルストッパ領域５５は図４（ｄ）に示すようにエッチングでスクライブ領域Ｄの幅より大きく削り取られる。このＭＯＳＦＥＴがウェーハからチップとしてスクライブ領域Ｄでカットされたとき、カット面Ｅは加工歪みにより、裏面と表面で同電位となっている。しかしＥＱＲ電極５６はチャネルストッパ領域５５とはチャネルストッパ領域５５の表面の一部５７と段差の壁面のみの接触でコンタクト面積が小さく、また、カット面Ｅの表面側にはＥＱＲ電極５６に接続されたチャネルストッパ領域５５が露出しておらずＰ型のベース領域５４となっており、ＥＱＲ電極５６の電位がドレイン電極３２の電位とならないおそれがあり、ＥＱＲ電極５６がチャネルストッパとして十分に機能しないおそれがあった。
従って、本発明は上記の問題点を解決するためになされたもので、ソース領域をフォトリソグラフィ法を用いないセルフアラインで形成し、ソース電極とベース領域との接続をレジストパターンの開口を利用してソース領域を貫通する溝を形成してその溝内で行っている絶縁ゲート型半導体装置において、レジストパターンの形成回数を増やすことなく、ＥＱＲ電極に接続されるチャネルストッパ領域がスクライブ領域Ｄにも含まれるように形成された絶縁ゲート型半導体装置及びその製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明に係る絶縁ゲート型半導体装置は、低不純物濃度の一導電型ドレイン領域を有する半導体本体が平面的にセル部と外周部との区分及び外周部にスクライブ領域を有し、セル部でドレイン領域表面層に形成した他導電型の第１ベース領域及び第１ベース領域表面層に形成した高不純物濃度の一導電型ソース領域を含み、外周部でドレイン領域表面層に第１ベース領域と同時形成した第２ベース領域及び第２ベース領域表面層にソース領域と同時形成したチャネルストッパ領域を含み、ソース領域表面からソース領域を貫通する溝内面及びソース領域表面の一部に電気的接触するソース電極を形成し、チャネルストッパ領域に電気的接触するＥＱＲ電極を形成した絶縁ゲート型半導体装置において、チャネルストッパ領域はスクライブ領域にも含まれ、メッシュ状パターンの溝が形成され、ＥＱＲ電極が溝内面及びチャネルストッパ領域表面の溝周りでチャネルストッパ領域と電気的接続されたことを特徴とする。
上記の手段によれば、絶縁ゲート型半導体装置がウェーハからチップとしてスクライブ領域でカットされたとき、カット面は加工歪みにより裏面と表面で同電位となり、カット面の表面側にはチャネルストッパ領域が露出しこのチャネルストッパ領域にメッシュ状に形成した溝の内面及びチャネルストッパ領域表面の溝周りでＥＱＲ電極と十分なコンタクトがとれ、ＥＱＲ電極は確実に裏面電極と同電位となり、ＥＱＲ電極はチャネルストッパとして確実に機能する。
また本発明に係る絶縁ゲート型半導体装置は、上記のドレイン領域、ベース領域及びソース領域がエピタキシャル層に含まれる。
また本発明に係る絶縁ゲート型半導体装置は、上記のエピタキシャル層が高不純物濃度の一導電型半導体基板表面上にあり、具体的にはＭＯＳＦＥＴである。
また本発明に係る絶縁ゲート型半導体装置は、上記エピタキシャル層が高不純物濃度の他導電型半導体基板表面上にあり、具体的には伝導度変調型ＭＯＳＦＥＴである。
本発明に係る絶縁ゲート型半導体装置の製造方法は、低不純物濃度の一導電型共通ドレイン領域を有する半導体本体表面上にフィールド酸化膜を形成し、半導体本体表面のセルが形成されるセル部と外周部のフィールド酸化膜を除去し、フィールド酸化膜が除去されたセル部及び外周部表面にゲート酸化膜を形成し、その後半導体本体上にポリシリコン膜を被着させ、ポリシリコン膜を選択的に除去してセル部のゲート酸化膜上にゲート電極を形成し、前記ゲート電極及びフィールド酸化膜をマスクにセル部のドレイン領域表面層に他導電型第１ベース領域とこの第１ベース領域表面層に高不純物濃度の一導電型ソース領域を形成すると共に外周部のドレイン領域表面層に第１ベース領域と同時に第２ベース領域とこの第２ベース領域表面層にソース領域と同時にチャネルストッパ領域を形成する第１工程と、第１工程を完了後、半導体本体上に層間絶縁膜を被着させ、その上にソース領域及びチャネルストッパ領域上の位置に窓を有するレジストパターンを形成する第２工程と、第２工程を完了後、前記レジストパターンをマスクに前記層間絶縁膜をウェットエッチングして、ソース領域及びチャネルストッパ領域の表面を露出させる第３工程と、第３工程を完了後、前記レジストパターンをマスクに露出したソース領域及びチャネルストッパ領域の表面からイオンエッチングして、ソース領域及びチャネルストッパ領域を貫通して第１ベース領域及び第２ベース領域の一部までの溝を形成する第４工程と、第４工程を完了後、半導体本体上にアルミニウム膜を被着させアルミニウム膜を選択的に除去して、ソース領域表面の溝側の一部とソース領域及び第１ベース領域の溝内面とで電気的接続したソース電極を形成すると共に、チャネルストッパ領域表面の溝側の一部とチャネルストッパ領域の溝内面とで電気的接続したＥＱＲ電極を形成する第５工程とを含む絶縁ゲート型半導体装置の製造方法において、前記レジストパターンが前記チャネルストッパ領域上でメッシュ状の開口パターンを有することを特徴とする。
上記手段によれば、レジストパターンが外周部のチャネルストッパ領域上でメッシュ状の開口を有することにより、外周部にはチャネルストッパ領域表面からチャネルストッパ領域を貫通する溝がメッシュ状に形成され、この溝内面及びチャネルストッパ領域表面の溝周りでチャネルストッパ領域と十分なコンタクトでＥＱＲ電極に接続できる絶縁ゲート型半導体装置を製造でき、この方法で製造した絶縁ゲート型半導体装置がウェーハからチップとしてスクライブ領域でカットされたとき、カット面は加工歪みにより裏面と表面で同電位となり、カット面の表面側にはチャネルストッパ領域が露出しＥＱＲ電極は確実にドレイン電極と同電位となり、ＥＱＲ電極はチャネルストッパとして機能する。
また本発明に係る絶縁ゲート型半導体装置の製造方法は、上記のウェットエッチングがジャストエッチングとオーバーエッチングとからなり、レジストパターンをマスクに、先ず層間絶縁膜をジャストエッチングし更に所定時間オーバーエッチングするので正確にレジストパターンの開口面積より広くエピタキシャル層表面を露出できる。
【０００６】
【発明の実施の形態】
以下に、本発明に基づき１実施例のＭＯＳＦＥＴ及びその製造方法を図１及び図２を参照して説明する。
先ず構成を説明すると、図１において、６１は半導体本体で、高不純物濃度の一導電型としてのＮ+ 型半導体基板６２と、この半導体基板６２表面上に設けたエピタキシャル層６３とからなる。エピタキシャル層６３は平面方向にセル部Ａ、フィールド部Ｂ及び外周部Ｃとに区分され、セル部Ａにはこの表面層に選択的に設けた他導電型としてのＰ型第１ベース領域６４と、このベース領域６４の表面層に選択的に設けたＮ+ 型ソース領域６５と、ベース領域６４とソース領域６５が設けられたエピタキシャル層６３の元のままの領域であるＮ- 型ドレイン領域６６とを含み、ソース領域６５表面からソース領域６５を貫通した溝６７ａを形成している。フィールド部Ｂにはセル部Ａと共通のドレイン領域６６を含んでいる。図１の下段には外周部Ｃにおける半導体本体６１の表面を見た平面図、上段にはその平面図でのＡ−Ａ断面図、中段右にはその平面図でのＢ−Ｂ断面図を表わしている。その外周部Ｃにはこの表面層にベース領域６４と同時に選択的に設けたＰ型第２ベース領域９４と、このベース領域９４の表面層にソース領域６５と同時に選択的に設けたＮ+ 型チャネルストッパ領域９５と、セル部Ａ及びフィールド部Ｂと共通のドレイン領域６６とを含み、溝６７ａと同時にチャネルストッパ領域９５表面からチャネルストッパ領域９５を貫通する溝６７ｃをメッシュ状に形成している。
セル部Ａ表面にはベース領域６４表面のソース領域６５とドレイン領域６６とによって挟まれた位置にゲート酸化膜６８を介してポリシリコンのゲート電極６９を設けている。フィールド部Ｂ表面にはフィールド酸化膜８３を介して、ゲート電極６９と電気的接続されたゲートポリシリコン配線層８４を設け、このゲートポリシリコン配線層８４を貫通した溝６７ｂを形成している。（ゲートポリシリコン配線層８４の厚さによっては溝６７ｂはゲートポリシリコン配線層８４を貫通しないこともある。）外周部Ｃ表面にはフィールド部Ｂに設けたフィールド酸化膜８３が延長しベース領域９４とチャネルストッパ領域９５の接合部を跨いで設けられている。
セル部Ａ上において、ソース領域６５表面の溝６７ａ側の一部を除いた位置上及びゲート電極６９表面上と、フィールド部Ｂにおいて、ゲートポリシリコン配線層８４表面の溝６７ｂ側の一部を除いた位置上と、外周部Ｃにおいて、フィールド酸化膜８３上及びチャネルストッパ領域９５表面の溝周り９７を除いた位置上とに層間絶縁膜７０を形成している。
セル部Ａ上において、層間絶縁膜７０表面上、ソース領域６５表面の溝６７ａ側の一部上及びエピタキシャル層６３の溝６７ａ内にアルミニウムのソース電極７１を設けている。フィールド部Ｂ上において、層間絶縁膜７０表面上、ゲートポリシリコン配線層８４表面の溝６７ｂ側の一部上及びゲートポリシリコン配線層８４を貫通した溝６７ｂ内にソース電極と同時にゲート金属配線層８５を設けている。外周部Ｃにおいて、スクライブ領域Ｄを除いてドレイン領域６６とベース領域９４の接合部を跨ぐ層間絶縁膜７０表面上、チャネルストッパ領域９５表面の溝周り９７上及び溝６７ｃ内にＥＱＲ電極９６を設けている。半導体基板６２の裏面にはドレイン電極７２を設けている。
以上の構成によると、ＭＯＳＦＥＴがウェーハからチップとしてスクライブ領域Ｄでカットされたとき、カット面Ｅは加工歪みにより裏面と表面で同電位となり、カット面Ｅの表面側にはチャネルストッパ領域９５が露出しこのチャネルストッパ領域９５にメッシュ状に形成した溝６７ｃ内面及びチャネルストッパ領域９５表面の溝周り９７で十分なコンタクトで接続されたＥＱＲ電極９６は確実に裏面電極と同電位となり、ＥＱＲ電極９６はチャネルストッパとして十分に機能する。
【０００７】
次に製造方法を図２（ａ）〜（ｄ）と図１を参照して説明する。尚、以下の説明において（ａ）〜（ｄ）の各項目記号は、図２の（ａ）〜（ｄ）のそれぞれに対応する。
（ａ）Ｎ+ 型半導体基板６２表面上にＮ型不純物を低濃度に含んだエピタキシャル層６３を成長させた半導体本体６１表面上に熱酸化法によりフィールド酸化膜８３を形成し、エピタキシャル層６３をセル部Ａ、フィールド部Ｂ及び外周部Ｃに区分する。そしてフォトリソグラフィ法及びエッチング法により外周部Ｃ上の外周端から所定幅及びセル部Ａ上のフィールド酸化膜８３を除去し、フィールド酸化膜８３が除去された表面上に熱酸化法によりゲート酸化膜６８を形成する。次にこれらの酸化膜８３，６８表面にポリシリコン膜を被着させ、このポリシリコン膜をフォトリソグラフィ法及びエッチング法により選択的に除去して、セル部Ａ上のゲート酸化膜６８表面上に残したポリシリコン膜によりゲート電極６９と、フィールド部Ｂ上のフィールド酸化膜８３表面上に残したポリシリコン膜によりゲート電極６９に電気的接続されたゲートポリシリコン配線層８４とを形成する。次にセル部Ａにおいてゲート電極６９及び外周部Ｃにおいてフィールド酸化膜８３をマスクとして、ボロン及び砒素を順次イオン注入及び熱拡散してセル部ＡにＰ型第１ベース領域６４及びＮ+ 型ソース領域６５を形成すると共に外周部ＣにＰ型第２ベース領域９４及びＮ+ 型チャネルストッパ領域９５を形成する。これらの領域が形成されたエピタキシャル層６３の元のままの領域はＮ- 型ドレイン領域６６となる。
（ｂ）次に（ａ）の工程を完了した半導体本体６１上に層間絶縁膜７０を被着させ、その上からフォトリソグラフィ法によりソース領域６５表面上、ゲートポリシリコン配線層８４表面上及びチャネルストッパ領域９５表面上のスクライブ領域Ｄを除く位置にそれぞれ開口８６ａ，８６ｂ，８６ｃを有するレジストパターン８７を形成する。開口８６ｃはメッシュ状パターンである。
（ｃ）次にレジストパターン８７をマスクにしてウエットエッチング法によりレジストパターンの各開口８６ａ，８６ｂ，８６ｃ下の層間絶縁膜７０をソース領域６５、ゲート配線ポリシリコン層８４及びチャネルストッパ領域９５表面が露出するまでジャストエッチし、更に所定時間だけオーバーエッチしてその露出面積がレジストパターン８７の各開口面積より大きいコンタクトホール８８ａ，８８ｂ、８８ｃを形成する。
（ｄ）次に（ｃ）の工程で用いたレジストパターン８７を再びマスクにして露出した半導体本体６１表面よりイオンエッチング法によりソース領域６５及びチャネルストッパ９５を貫通して溝６７ａ，６７ｃを形成する。このとき同時に、露出したゲートポリシリコン配線層８４表面よりポリシリコン配線層８４を貫通する溝６７ｂも形成される。（ゲートポリシリコン配線層８４の厚さによっては溝６７ｂはポリシリコン配線層８４を貫通しないこともある。）
以上の工程を終了した後、図１に示すようにレジストパターン８７を除去し、半導体本体６１上に真空蒸着によりアルミニウム膜を被着し、このアルミニウム膜をフォトリソグラフィ法及びエッチング法により選択的に除去して、ソース領域６５及びベース領域６４と電気的に接続するソース電極７１と、ゲートポリシリコン配線層８４と電気的に接続するゲート金属配線８５と、チャネルストッパ９５及びベース領域９４と電気的接続するＥＱＲ電極９６を形成すると共に、半導体本体６１の裏面に金属を蒸着してドレイン電極７２を形成する。
【０００８】
以上で説明したように、ソース領域６５をフォトリソグラフィ法を用いないセルフアラインで形成し、ソース電極７１とベース領域６４との接続をレジストパターンの開口を利用してソース領域６５を貫通する溝６７ａを形成してその溝内で行うＭＯＳＦＥＴの製造方法において、（ｂ）の工程でレジストパターン８７を形成する際、外周部Ｃのチャネルストッパ領域９５表面上の位置にメッシュ状パターンの開口８６ｃを有するレジストパターン８７とすることにより、外周部Ｃにはチャネルストッパ領域９５表面からチャネルストッパ領域９５を貫通する溝６７ｃがメッシュ状に形成され、この溝６７ｃ内面及びチャネルストッパ領域９５表面の溝周り９７でチャネルストッパ領域９５と十分なコンタクトで接続されたＥＱＲ電極９６が形成でき、このＭＯＳＦＥＴがウェーハからチップとしてスクライブ領域Ｄでカットされたとき、カット面Ｅは加工歪みにより裏面と表面で同電位となり、カット面Ｅの表面側にはチャネルストッパ領域９５が露出しＥＱＲ電極９６は確実にドレイン電極７２と同電位となり、ＥＱＲ電極９６はチャネルストッパとして十分に機能する。
尚、上記実施の形態において、一導電型としてＮ型及び他導電型としてＰ型で説明したが、一導電型としてＰ型及び他導電型としてＮ型であってもよい。
また、半導体基板を高不純物濃度の一導電型で説明したが、高不純物濃度の他導電型であってもよい。この場合は、伝導度変調型ＭＯＳＦＥＴに利用できる。
また、半導体本体を半導体基板上にエピタキシャル層を成長させたもので説明したが、半導体基板だけであってもよい。この場合はドレイン領域、ベース領域及びソース領域は半導体基板に含まれる。
【０００９】
【発明の効果】
本発明によれば、ソース領域をフォトリソグラフィ法を用いないセルフアラインで形成し、ソース電極とベース領域との接続をレジストパターンの開口を利用してソース領域を貫通する溝を形成してその溝内で行う場合、レジストパターンを形成する際、外周部のチャネルストッパ領域表面上の位置にメッシュ状パターンの開口を有するレジストパターンとすることにより、外周部Ｃにはチャネルストッパ領域表面からチャネルストッパ領域を貫通する溝がメッシュ状に形成され、この溝内面及びチャネルストッパ領域表面の溝周りでチャネルストッパ領域と十分なコンタクトで接続されたＥＱＲ電極が形成でき、このＭＯＳＦＥＴがウェーハからチップとしてスクライブ領域でカットされたとき、カット面は加工歪みにより裏面と表面で同電位となり、カット面の表面側にはチャネルストッパ領域が露出しＥＱＲ電極は確実にドレイン電極と同電位となり、ＥＱＲ電極はチャネルストッパとして機能することができるので、信頼性の高い絶縁ゲート型半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】  本発明の一実施例である縦型ＭＯＳＦＥＴの主要部断面図及び平面図。
【図２】  図１に示す縦型ＭＯＳＦＥＴの製造工程を示す主要部断面図。
【図３】  従来の縦型ＭＯＳＦＥＴの主要部断面図及び平面図。
【図４】  図３に示す縦型ＭＯＳＦＥＴの製造工程を示す主要部断面図。
【符号の説明】
６１  半導体本体
６２  Ｎ+ 型半導体基板
６３  エピタキシャル層
６４  Ｐ型第１ベース領域
６５  Ｎ+ 型ソース領域
６６  Ｎ- 型ドレイン領域
６７ａ，６７ｃ  溝
６８  ゲート酸化膜
６９  ゲート電極
７０  層間絶縁膜
７１  ソース電極
８３  フィールド酸化膜
８７  レジストパターン
９４  Ｐ型第２ベース領域
９５  Ｎ+ 型チャネルストッパ領域
９６  ＥＱＲ電極
Ａ  セル部
Ｃ  外周部
Ｄ  スクライブ領域
【図１】
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【図２】
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【図３】
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【図４】
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