(57)【特許請求の範囲】
【請求項１】
単層多結晶シリコンからなるフラッシュメモリセルの構造において、前記メモリセルの基板とされる深層第一導電型イオンウエルと、前記深層第一導電型イオンウエルに積層された第二導電型イオンウエルと、前記第二導電型イオンウエルに、第一絶縁層とトラップ層と第二絶縁層が順次積層されてなる電荷記憶領域と、前記電荷記憶領域に積層されたゲート電極と、前記第二導電型イオンウエルに埋設され、前記電荷記憶領域と隣接する第二導電型イオンソース電極と、前記第二導電型イオンウエルに埋設され、前記第二導電型イオンソース電極及び少なくとも前記第一絶縁層の底部の局所を囲む第一導電型イオンドーピング領域と、前記第二導電型イオンウエルに埋設され、前記第一導電型イオンドーピング領域及び前記電荷記憶領域と隣接する第二導電型イオンドレイン電極とを含み、前記第二導電型イオンドレイン電極のドーピング濃度が前記第二導電型イオンウエルの濃度より大きく、前記第二導電型イオンソース電極と前記第一導電型イオンドーピング領域とを導体で電気的に接続し、データを消去するときには前記第二導電型イオンソース電極をフローティング状態にし、データを書き込むときには前記第二導電型イオンドレイン電極をフローティング状態にして、ファウラー・ノルトハイム・トンネル方法の操作モードで操作されることを特徴とする単層多結晶シリコンフラッシュメモリセルの構造。
【請求項２】
前記第一絶縁層と前記第二絶縁層との内少なくとも一つは酸化珪素層であることを特徴とする請求項１に記載の単層多結晶シリコンフラッシュメモリセルの構造。
【請求項３】
前記トラップ層が窒化物を含むことを特徴とする請求項１に記載の単層多結晶シリコンフラッシュメモリセルの構造。
【請求項４】
単層多結晶シリコンからなるフラッシュメモリセルの構造において、前記メモリセルの基板とされる深層第一導電型イオンウエルと、前記深層第一導電型イオンウエルに積層された第二導電型イオンウエルと、前記第二導電型イオンウエルに積層された浅層第一導電型イオンウエルと、前記浅層第一導電型イオンウエルに、第一絶縁層とトラップ層と第二絶縁層が順次積層されてなる電荷記憶領域と、前記電荷記憶領域に積層されたゲート電極と、前記浅層第一導電型イオンウエルに埋設され、前記電荷記憶領域の一側と隣接する第二導電型イオンソース電極と、前記浅層第一導電型イオンウエルに埋設され、前記電荷記憶領域における前記一側を除く他側と隣接する第二導電型イオンドレイン電極と、前記第二導電型イオンドレイン電極の底部の周りを取り囲み、更に前記浅層第一導電型イオンウエルを貫き、前記第二導電型イオンウエルに至り、前記第二導電型イオンドレイン電極と前記第二導電型イオンウエルを接続させる第二導電型イオンドーピング領域とを含み、前記第二導電型イオンドレイン電極のドーピング濃度が前記第二導電型イオンウエルの濃度より大きく、前記第二導電型イオンソース電極と前記浅層第一導電型イオンウエルとを導体で電気的に接続し、データを消去するときには前記第二導電型イオンソース電極をフローティング状態にし、データを書き込むときには前記第二導電型イオンドレイン電極をフローティング状態にして、ファウラー・ノルトハイム・トンネル方法の操作モードで操作されることを特徴とする単層多結晶シリコンフラッシュメモリセルの構造。
【請求項５】
前記第一絶縁層と前記第二絶縁層との内少なくとも一つは酸化珪素層であることを特徴とする請求項４に記載の単層多結晶シリコンフラッシュメモリセルの構造。
【請求項６】
前記トラップ層が窒化物を含むことを特徴とする請求項４に記載の単層多結晶シリコンフラッシュメモリセルの構造。
【請求項７】
単層多結晶シリコンからなるフラッシュメモリセルのアレイ構造において、深層第一導電型イオンウエルと、第一導電型イオンウエルと、第二導電型イオンウエルと、メモリセルセクタと、ビット線選択デバイスと、隔離領域と、メインビット線と、サブビット線とを含んでなり、前記第一導電型イオンウエルは、前記深層第一導電型イオンウエルに積層され、前記第二導電型イオンウエルは、前記深層第一導電型イオンウエルに積層されて前記第一導電型イオンウエルの一側と隣接し、前記メモリセルセクタは、複数のメモリセルを含み、各々の前記メモリセルは、前記第二導電型イオンウエルに形成され、第一絶縁層とトラップ層と第二絶縁層が順次積層されてなる電荷記憶領域と、前記電荷記憶領域に積層されたゲート電極と、前記第二導電型イオンウエルに埋設され、前記電荷記憶領域と隣接する第二導電型イオンソース電極と、前記第二導電型イオンウエルに埋設され、前記第二導電型イオンソース電極及び少なくとも前記第一絶縁層の底部の局所を囲む第一導電型イオンドーピング領域と、前記第二導電型イオンウエルに埋設され、前記第一導電型イオンドーピング領域及び前記電荷記憶領域と隣接する第二導電型イオンドレイン電極とを含み、前記ビット線選択デバイスは、第一端と、第二端と、ゲート端とを含み、前記ビット線選択デバイスの第一端及び第二端が前記第一導電型イオンウエルに埋設され、前記ビット線選択デバイスのゲート端が前記第一導電型イオンウエルに設けられ、前記ビット線選択デバイスが対応する前記メモリセルセクタの動作を制御し、前記隔離領域は、前記メモリセルセクタと、対応する前記ビット線選択デバイスとの間に設けられ、前記メインビット線は、前記ビット線選択デバイスの第一端に電気的に接続され、前記サブビット線は、前記ビット線選択デバイスの第二端に電気的に接続され、更に対応する前記メモリセルセクタ中の複数の前記メモリセルにそれぞれ電気的に接続され、前記第二導電型イオンソース電極と前記第一導電型イオンドーピング領域とを導体で電気的に接続し、データを消去するときには前記第二導電型イオンソース電極をフローティング状態にし、データを書き込むときには前記第二導電型イオンドレイン電極をフローティング状態にして、ファウラー・ノルトハイム・トンネル方法の操作モードで操作されることを特徴とする単層多結晶シリコンフラッシュメモリセルのアレイ構造。
【請求項８】
前記第一絶縁層と前記第二絶縁層との内少なくとも一つは酸化珪素層であることを特徴とする請求項７に記載の単層多結晶シリコンフラッシュメモリセルのアレイ構造。
【請求項９】
前記トラップ層が窒化物を含むことを特徴とする請求項７に記載の単層多結晶シリコンフラッシュメモリセルのアレイ構造。
【請求項１０】
単層多結晶シリコンからなるフラッシュメモリにおいて、第二導電型基板と、メモリセルセクタと、第二導電型イオンウエルと、ビット選択デバイスとを含んでなり、前記メモリセルセクタは、前記第二導電型基板に設けられた第一導電型イオンウエルに形成された各々のメモリセルが前記第一導電型イオンウエルに順次積層された酸化−窒化−酸化層と、前記酸化−窒化−酸化層に積層されたゲート電極からなるメモリセルを含み、前記第二導電型イオンウエルは、前記第二導電型基板に積層され、前記第一導電型イオンウエルと隣接し、前記ビット選択デバイスは、前記メモリセルセクタの一側及び前記第二導電型イオンウエルに埋設され、サブビット線で各々の前記メモリセルのソース電極に電気的に接続される第一端と、メインビット線に接続される第二端を含み、各々の前記メモリセルのソース電極が第一導電型イオンドーピング領域及び前記第一導電型イオンドーピング領域を囲む第二導電型イオンドーピング領域から形成され、前記第二導電型イオンドーピング領域及び前記第一導電型イオンドーピング領域が導体により互いに短絡接続されていて、データを消去するときには前記ソース電極をフローティング状態にし、データを書き込むときにはドレイン電極をフローティング状態にして、ファウラー・ノルトハイム・トンネル方法の操作モードで操作されることを特徴とする単層多結晶シリコンフラッシュメモリ。
【請求項１１】
前記ビット選択デバイスは、更に前記第二導電型イオンウエルに設けられたゲート端を含んでいることを特徴とする請求項１０に記載の単層多結晶シリコンフラッシュメモリ。
【請求項１２】
前記第一導電型がＮ型であり、前記第二導電型がＰ型であることを特徴とする請求項１０に記載の単層多結晶シリコンフラッシュメモリ。
【請求項１３】
前記ビット選択デバイスと前記メモリセルセクタとの間の基板に設けられた隔離領域を含んでいることを特徴とする請求項１０に記載の単層多結晶シリコンフラッシュメモリ。
【請求項１４】
前記短絡接続が金属コンタクトで前記第一導電型イオンドーピング領域と前記第二導電型イオンドーピング領域とのジャンクションを貫くことを特徴とする請求項１０に記載の単層多結晶シリコンフラッシュメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリ及びフラッシュメモリセルの構造並びにアレイ構造に関し、特に単層多結晶シリコンからなるフラッシュメモリに関する。
【０００２】
【従来の技術】
不揮発性メモリに、フラッシュメモリセルを書き込む場合には、主に各種の操作方法（例えば、ホットエレクトロン注入、ファウラー・ノルトハイム・トンネルなどの方法）によって電子をフローティングゲート電極の中に入れて、メモリセルの閾値電圧をあげることで行われる。消去する時に、電子をフローティングゲート電極から取り出し、メモリセルの閾値電圧を下げることで行われる。
【０００３】
このような書込み及び消去などの操作をするために、キャリアは必ずフローティングゲート電極とデバイスの他の接点との間にあるエネルギー壁を突き抜かなければならないので、電子を酸化膜の中で伝導できることが、スタックゲートメモリを操作できる基本構成となっている。図１は従来技術によるフラッシュメモリセルのホットエレクトロン注入方法を表す説明図である。フラッシュメモリセル（１０）のコントロールゲート電極（１２）とドレイン電極（１４）に適切な正電圧を印加すると、フラッシュメモリセル（１０）が導通されて高ドレイン電圧の状態になり、チャンネルの中にあるキャリアがソース電極（１６）からドレイン電極（１４）に移動し、更にドレイン電極（１４）のところで高チャンネル電場によって加速される。キャリアが高チャンネル電場の領域に入ってから加速され、連続的な衝突を起こし、キャリアとシリコン結晶格子が衝突した後に、電子正孔対を生じ、この電子正孔対が更に電場によって加速され、もう一度衝突を起こす。高い運動エネルギーを得たキャリアの一部は、キャリア注入に合う酸化膜電場と合わせて、二酸化珪素層（１８）を乗り越え、フローティングゲート電極（２０）に注入され、フローティングゲート電極（２０）で注入されるキャリアを蓄える。
【０００４】
しかし、フラッシュメモリセル（１０）がホットエレクトロン注入のモードでデータを記憶する時、書き込む間にフラッシュメモリセル（１０）が必ず導通される状態になり、フラッシュメモリセル（１０）のチャンネルではチャンネル電流を生じるので、フラッシュメモリセル（１０）における消費電力の問題が起こる。
【０００５】
上述した高い消費電力の問題を解決するために、フラッシュメモリセルでファウラー・ノルトハイム・トンネルのモードを採用することができ、これを図２に開示する。図２は従来技術によるフラッシュメモリセルにおけるファウラー・ノルトハイム・トンネル方法を表す説明図である。しかし、ファウラー・ノルトハイム・トンネル方法の操作時においては、高電圧が必要され、昇圧回路設計の困難さを増加する。
【０００６】
上述したフラッシュメモリセル（３０）（図２参照）から組まれるフラッシュメモリのアレイ構造を図３と図４に示す。図３と図４は、それぞれ従来技術によるフラッシュメモリにおけるビット線の繋ぎ方の構造図及び対応される回路図である。図３に、すべてのフラッシュメモリセル（３０）がＮ型ウエル（１１）の上に同様に形成され、一つのフラッシュメモリセル（３０）に対して書込み操作を行うと、ビット線（１３）から提供される電力エネルギーが同じビット線（１３）に接続されてしまうので、選択されていないフラッシュメモリセル（３０）に影響を与える。例えば、ビット線（１３）に５Ｖを入力すると、他の選ばれていないフラッシュメモリセル（３０）のドレイン電極（Ｎ型ウエル（１１）に接続される）が約５Ｖよりやや低い電圧を持つ。このことによって、各々のセクタがＭ個ビット線（即ち、フラッシュメモリセル（３０）の数である）を具えてＮ個セクタを具えるフラッシュメモリは、選ばれているフラッシュメモリセル（３０）を含むセクタがＭ−１個干渉を形成し、他のセクタがＭ*Ｐ/Ｅ cycle times（周期数、即ち各々のセクタが書き込む時に、平均的な干渉回数である）*（Ｎ−１）個干渉を形成する。それ故、すべてのビット線書込み干渉がＭ*Ｐ/Ｅ cycle times*（Ｎ−１）＋（Ｍ−１）となる。
【０００７】
消去をする時にも、同様にビット線消去干渉がある。異なるところは、消去がすべてのセクタで行い、一つ一つセクタではないことである。フラッシュメモリセル（３０）のドレイン電極に−８Ｖ電圧を加える時に、全体のＮ型ウエル（１１）の電圧を約−８Ｖに維持させる必要がある。それ故、他のセクタに対して、Ｐ/Ｅ cycle times*（Ｎ−１）のビット線消去干渉を生じることとなる。
【０００８】
上述したビット線書込み干渉及びビット線消去干渉が直接にフラッシュメモリのデータ記憶能力に影響を与えて、データ消失を起こす。その他、図４の中で、ビット線（１３）が各々のフラッシュメモリセル（３０）のソース電極及びＰ型イオン領域（或いは、浅Ｐ型ウエルと呼ぶ。）（１５）（図３参照））に接続され、フラッシュメモリセル（３０）のソース電極で寄生容量（１７）を形成する。そのため、データを読み取る時に、これらの寄生容量（１７）が比較的に大きいビット線負荷を起こし、データを読み取る速度が下がる。
【０００９】
【発明が解決しようとする課題】
本発明は、低消費電力であり、干渉が少なく、低電圧で使われる単層多結晶シリコンフラッシュメモリ、フラッシュメモリセルの構造及びアレイ構造を提供することを課題とする。
【００１０】
【課題を解決するための手段】
そこで、本発明者は従来の技術に見られる欠点に鑑み鋭意研究を重ねた結果、メモリセルの基板とされる深層第一導電型イオンウエルと、前記深層第一導電型イオンウエルに積層された第二導電型イオンウエルと、前記第二導電型イオンウエルに、第一絶縁層とトラップ層と第二絶縁層が順次積層されてなる電荷記憶領域と、前記電荷記憶領域に積層されたゲート電極と、前記第二導電型イオンウエルに埋設され、前記電荷記憶領域と隣接する第二導電型イオンソース電極と、前記第二導電型イオンウエルに埋設され、前記第二導電型イオンソース電極及び少なくとも前記第一絶縁層の底部の局所を囲む第一導電型イオンドーピング領域と、前記第二導電型イオンウエルに埋設され、前記第一導電型イオンドーピング領域及び前記電荷記憶領域と隣接する第二導電型イオンドレイン電極とを含む構造によって課題を解決できる点に着眼し、かかる知見に基づいて本発明を完成させた。
【００１１】
以下、この発明について具体的に説明する。低電圧で使われる単層多結晶シリコンからなるフラッシュメモリセルの構造は、前記メモリセルの基板とされる深層第一導電型イオンウエルと、前記深層第一導電型イオンウエルに積層された第二導電型イオンウエルと、前記第二導電型イオンウエルに、第一絶縁層とトラップ層と第二絶縁層が順次積層されてなる電荷記憶領域と、前記電荷記憶領域に積層されたゲート電極と、前記第二導電型イオンウエルに埋設され、前記電荷記憶領域と隣接する第二導電型イオンソース電極と、前記第二導電型イオンウエルに埋設され、前記第二導電型イオンソース電極及び少なくとも前記第一絶縁層の底部の局所を囲む第一導電型イオンドーピング領域と、前記第二導電型イオンウエルに埋設され、前記第一導電型イオンドーピング領域及び前記電荷記憶領域と隣接する第二導電型イオンドレイン電極とを含んでなる。このフラッシュメモリにおいて、データを消去するときには前記第二導電型イオンソース電極をフローティング状態にし、データを書き込むときには前記第二導電型イオンドレイン電極をフローティング状態にして、ファウラー・ノルトハイム・トンネル方法の操作モードで操作される。
【００１２】
また、上記の低電圧で使われる単層多結晶シリコンフラッシュメモリセルの構造は、請求項１における第二導電型イオンドレイン電極のドーピング濃度が第二導電型イオンウエルより大きい。
【００１３】
また、単層多結晶シリコンフラッシュメモリセルの構造において、更に前記第二導電型イオンソース電極を貫く導体を含んでいる。
【００１４】
また、前記の低電圧で使われる単層多結晶シリコンフラッシュメモリセルの構造において、更に前記第二導電型イオンソース電極と前記第一導電型イオンドーピング領域とを繋げる導体を含んでいる。
【００１５】
前記の低電圧で使われる単層多結晶シリコンフラッシュメモリセルの構造において、前記第一絶縁層と前記第二絶縁層との内少なくとも一つは酸化珪素層である。
【００１６】
前記の低電圧で使われる単層多結晶シリコンフラッシュメモリセルの構造において、トラップ層が窒化物を含む。
【００１７】
次に記載する低電圧で使われる単層多結晶シリコンフラッシュメモリセルの構造では、前記メモリセルの基板とされる深層第一導電型イオンウエルと、前記深層第一導電型イオンウエルに積層された第二導電型イオンウエルと、前記第二導電型イオンウエルに積層された浅層第一導電型イオンウエルと、前記浅層第一導電型イオンウエルに、第一絶縁層とトラップ層と第二絶縁層が順次積層されてなる電荷記憶領域と、前記電荷記憶領域に積層されたゲート電極と、前記浅層第一導電型イオンウエルに埋設され、前記電荷記憶領域の一側と隣接する第二導電型イオンソース電極と、前記浅層第一導電型イオンウエルに埋設され、前記電荷記憶領域における前記一側を除く他側と隣接する第二導電型イオンドレイン電極と、前記第二導電型イオンドレイン電極の底部の周りを取り囲み、更に前記浅層第一導電型イオンウエルを貫き、前記第二導電型イオンウエルに至り、前記第二導電型イオンドレイン電極と前記第二導電型イオンウエルを接続させる第二導電型イオンドーピング領域とを含んでなる。このフラッシュメモリにおいて、データを消去するときには前記第二導電型イオンソース電極をフローティング状態にし、データを書き込むときには前記第二導電型イオンドレイン電極をフローティング状態にして、ファウラー・ノルトハイム・トンネル方法の操作モードで操作される。
【００１８】
該低電圧で使われる単層多結晶シリコンフラッシュメモリセルの構造においては、前記第二導電型イオンドレイン電極のドーピング濃度が第二導電型イオンウエルより大きい。
【００１９】
また、この低電圧で使われる単層多結晶シリコンフラッシュメモリセルの構造においては、更に前記第二導電型イオンソース電極を貫く導体を含んでいる。
【００２０】
また、この低電圧で使われる単層多結晶シリコンフラッシュメモリセルの構造においては、更に前記第二導電型イオンソース電極と前記浅層第一導電型イオンウエルとを繋げる導体を含んでいる。
【００２１】
また、この低電圧で使われる単層多結晶シリコンフラッシュメモリセルの構造においては、前記第一絶縁層と前記第二絶縁層との内少なくとも一つは酸化珪素層である。
【００２２】
さらに、この低電圧で使われる単層多結晶シリコンフラッシュメモリセルの構造においては、前記トラップ層が窒化物を含む。
【００２３】
次に、低電圧で使われる単層多結晶シリコンフラッシュメモリセルのアレイ構造において、深層第一導電型イオンウエルと、第一導電型イオンウエルと、第二導電型イオンウエルと、メモリセルセクタと、ビット線選択デバイスと、隔離領域と、メインビット線と、サブビット線とを含んでなり、前記第一導電型イオンウエルは、前記深層第一導電型イオンウエルに積層され、前記第二導電型イオンウエルは、前記深層第一導電型イオンウエルに積層され、前記第一導電型イオンウエルの一側と隣接し、前記メモリセルセクタは、複数のメモリセルを含み、各々の前記メモリセルは、前記第二導電型イオンウエルに、第一絶縁層とトラップ層と第二絶縁層が順次積層されてなる電荷記憶領域と、前記電荷記憶領域に積層されたゲート電極と、前記第二導電型イオンウエルに埋設され、前記電荷記憶領域と隣接する第二導電型イオンソース電極と、前記第二導電型イオンウエルに埋設され、前記第二導電型イオンソース電極及び少なくとも前記第一絶縁層の底部の局所を囲む第一導電型イオンドーピング領域と、前記第二導電型イオンウエルに埋設され、前記第一導電型イオンドーピング領域及び前記電荷記憶領域と隣接する第二導電型イオンドレイン電極とを含み、前記ビット線選択デバイスは、第一端と、第二端と、ゲート端とを含み、前記ビット線選択デバイスの第一端及び第二端が前記第一導電型イオンウエルに埋設され、前記ビット線選択デバイスのゲート端が前記第一導電型イオンウエルに設けられ、前記ビット線選択デバイスが対応する前記メモリセルセクタの動作を制御し、前記隔離領域は、前記メモリセルセクタと、対応する前記ビット線選択デバイスとの間に設けられ、前記メインビット線は、前記ビット線選択デバイスの第一端に電気的に接続され、前記サブビット線は、前記ビット線選択デバイスの第二端に電気的に接続され、更に対応する前記メモリセルセクタ中の複数の前記メモリセルにそれぞれ電気的に接続される。このフラッシュメモリにおいて、データを消去するときには前記第二導電型イオンソース電極をフローティング状態にし、データを書き込むときには前記第二導電型イオンドレイン電極をフローティング状態にして、ファウラー・ノルトハイム・トンネル方法の操作モードで操作される。
【００２４】
この低電圧で使われる単層多結晶シリコンフラッシュメモリセルのアレイ構造においては、更に前記第二導電型イオンソース電極を貫く導体を含んでいる。
【００２５】
この低電圧で使われる単層多結晶シリコンフラッシュメモリセルのアレイ構造においては、更に前記第二導電型イオンソース電極と前記第一導電型イオンドーピング領域とを繋げる導体を含んでいる。
【００２６】
この低電圧で使われる単層多結晶シリコンフラッシュメモリセルの構造においては、第一絶縁層と前記第二絶縁層との内少なくとも一つは酸化珪素層である。
【００２７】
この低電圧で使われる単層多結晶シリコンフラッシュメモリセルの構造においては、トラップ層が窒化物を含む。
【００２８】
次に記載する低電圧で使われる単層多結晶シリコンフラッシュメモリセルのアレイ構造においては、深層第一導電型イオンウエルと、第一導電型イオンウエルと、第二導電型イオンウエルと、浅層第一導電型イオンウエルと、メモリセルセクタと、ビット線選択デバイスと、隔離領域と、メインビット線と、サブビット線とを含んでなり、前記第一導電型イオンウエルは、前記深層第一導電型イオンウエルに積層され、前記第二導電型イオンウエルは、前記深層第一導電型イオンウエルに積層され、前記第一導電型イオンウエルの一側と隣接し、前記浅層第一導電型イオンウエルは、前記第二導電型イオンウエルに積層され、前記第一導電型イオンウエルの一側と隣接する前記第二導電型イオンウエルと同様に前記第一導電型イオンウエルの一側と隣接し、前記メモリセルセクタは、複数のメモリセルを含み、各々の前記メモリセルは、前記浅層第一導電型イオンウエルに、第一絶縁層とトラップ層と第二絶縁層とが順次積層されてなる電荷記憶領域と、前記電荷記憶領域に積層されたゲート電極と、前記浅層第一導電型イオンウエルに埋設され、前記電荷記憶領域の一側と隣接する第二導電型イオンソース電極と、前記浅層第一導電型イオンウエルに埋設され、前記電荷記憶領域における前記一側を除く他側と隣接する第二導電型イオンドレイン電極と、前記第二導電型イオンドレイン電極の底部の周りを取り囲み、更に前記浅層第一導電型イオンウエルを貫き、前記第二導電型イオンウエルに至り、前記第二導電型イオンドレイン電極と前記第二導電型イオンウエルを接続させる第二導電型イオンドーピング領域とを含み、前記ビット線選択デバイスは、第一端と、第二端と、ゲート端とを含み、前記ビット線選択デバイスの第一端及び第二端が前記第一導電型イオンウエルに埋設され、前記ビット線選択デバイスのゲート端が前記第一導電型イオンウエルに設けられ、前記ビット線選択デバイスが対応する前記メモリセルセクタの動作を制御し、前記隔離領域は、前記メモリセルセクタと、対応する前記ビット線選択デバイスとの間に設けられ、前記メインビット線は、前記ビット線選択デバイスの第一端に電気的に接続され、前記サブビット線は、前記ビット線選択デバイスの第二端に電気的に接続され、更に対応する前記メモリセルセクタ中の複数の前記メモリセルにそれぞれ電気的に接続される。このフラッシュメモリにおいて、データを消去するときには前記第二導電型イオンソース電極をフローティング状態にし、データを書き込むときには前記第二導電型イオンドレイン電極をフローティング状態にして、ファウラー・ノルトハイム・トンネル方法の操作モードで操作される。
【００２９】
この低電圧で使われる単層多結晶シリコンフラッシュメモリセルのアレイ構造においては、更に前記第二導電型イオンソース電極を貫く導体を含んでいる。
【００３０】
この低電圧で使われる単層多結晶シリコンフラッシュメモリセルのアレイ構造においては、更に前記第二導電型イオンソース電極と前記浅層第一導電型イオンウエルとを繋げる導体を含んでいる。
【００３１】
この低電圧で使われる単層多結晶シリコンフラッシュメモリセルのアレイ構造においては、第一絶縁層と前記第二絶縁層との内少なくとも一つは酸化珪素層である。
【００３２】
この低電圧で使われる単層多結晶シリコンフラッシュメモリセルのアレイ構造においては、トラップ層が窒化物を含む。
【００３３】
次に記載する低電圧で使われる単層多結晶シリコンフラッシュメモリにおいては、メモリセルセクタと、第二導電型第二イオンウエルと、ビット選択デバイスとを含んでなり、前記メモリセルセクタは、第二導電型基板に設けられた第一導電型第一イオンウエルにそれぞれ積層され、各々のメモリセルが前記第一導電型第一イオンウエルに順次積層された酸化−窒化−酸化層と、前記酸化−窒化−酸化層に積層されたゲート電極を含み、前記第二導電型第二イオンウエルは、前記第二導電型基板に積層され、前記第一導電型第一イオンウエルと接続し、前記ビット選択デバイスは、前記メモリセルセクタの一側及び前記第二導電型第二イオンウエルに埋設され、サブビット線で各々の前記メモリセルのソース電極に電気的に接続される第一端と、メインビット線に接続される第二端を含み、各々の前記メモリセルのソース電極が第一導電型第一イオンドーピング領域及び前記第一導電型第一イオンドーピング領域を囲む第二導電型第二イオンドーピング領域から形成され、前記第二導電型第二イオンドーピング領域及び前記第一導電型第一イオンドーピング領域が互いに短絡繋がりしている。このフラッシュメモリにおいて、データを消去するときには前記ソース電極をフローティング状態にし、データを書き込むときにはドレイン電極をフローティング状態にして、ファウラー・ノルトハイム・トンネル方法の操作モードで操作される。
【００３４】
この低電圧で使われる単層多結晶シリコンフラッシュメモリにおいて、ビット選択デバイスは、更に前記第二導電型第二イオンウエルに設けられたゲート端を含んでいる。
【００３５】
この低電圧で使われる単層多結晶シリコンフラッシュメモリにおいて、第一導電型がＮ型であり、前記第二導電型がＰ型である。
【００３６】
この低電圧で使われる単層多結晶シリコンフラッシュメモリにおいて、更に前記ビット選択デバイスと前記メモリセルセクタとの間の基板に設けられた隔離領域を含んでいる。
【００３７】
この低電圧で使われる単層多結晶シリコンフラッシュメモリにおいて、短絡繋がりが金属コンタクトで前記第一導電型第一イオンドーピング領域と前記第二導電型第二イオンドーピング領域とのジャンクションを貫く。
【００３８】
次に記載する低電圧で使われる単層多結晶シリコンフラッシュメモリにおいて、第一導電型イオンウエルと、第二導電型イオンウエルと、浅層第一導電型イオンウエルと、メモリセルセクタと、ビット線選択デバイスとを含んでなり、前記第一導電型イオンウエルは、第一導電型基板に積層され、前記第二導電型イオンウエルは、前記第一導電型基板に積層され、更に前記第一導電型イオンウエルと接続し、前記浅層第一導電型イオンウエルは、前記第二導電型イオンウエルに積層され、前記メモリセルセクタは、前記浅層第一導電型イオンウエルに設けられた複数のメモリセルを含み、かつ、各々のメモリセルが前記浅層第一導電型イオンウエルに順次積層された酸化−窒化−酸化層と、前記酸化−窒化−酸化層に積層されたゲート電極と、前記浅層第一導電型イオンウエルに埋設されたソース電極及びドレイン電極と、前記ドレイン電極の下方にあって、かつ前記ドレイン電極を囲み、前記ドレイン電極に電気的に接続されるイオンドーピング領域とを含み、前記ビット線選択デバイスは、前記メモリセルセクタの一側及び前記浅層第一導電型イオンウエルに埋設され、サブビット線で各々の前記メモリセルのソース電極に電気的に接続される第一端と、メインビット線に接続される第二端を含む。このフラッシュメモリにおいて、データを消去するときには前記ソース電極をフローティング状態にし、データを書き込むときには前記ドレイン電極をフローティング状態にして、ファウラー・ノルトハイム・トンネル方法の操作モードで操作される。
【００３９】
この低電圧で使われる単層多結晶シリコンフラッシュメモリにおいて、第一導電型がＮ型であり、前記第二導電型がＰ型である。
【００４０】
この低電圧で使われる単層多結晶シリコンフラッシュメモリにおいて、ドレイン電極が金属コンタクトで前記イオンドーピング領域に電気的に接続され、前記金属コンタクトが前記ドレイン電極と前記イオンドーピング領域とのジャンクションを貫く。
【００４１】
この低電圧で使われる単層多結晶シリコンフラッシュメモリにおいて、ビット線選択デバイスは、更に前記第二導電型イオンウエルに設けられたゲート端を含んでいる。
【００４２】
この低電圧で使われる単層多結晶シリコンフラッシュメモリにおいて、更に前記ビット線選択デバイスと前記メモリセルセクタとの間の基板に設けられた隔離領域を含んでいる。
【００４３】
【発明の実施の形態】
本発明は、フラッシュメモリ、及びフラッシュメモリセルの構造及びアレイ構造に関し、メモリセルの基板とされる深層第一導電型イオンウエルと、前記深層第一導電型イオンウエルに積層された第二導電型イオンウエルと、前記第二導電型イオンウエルに、第一絶縁層とトラップ層と第二絶縁層が順次積層されてなる電荷記憶領域と、前記電荷記憶領域に積層されたゲート電極と、前記第二導電型イオンウエルに埋設され、前記電荷記憶領域と隣接する第二導電型イオンソース電極と、前記第二導電型イオンウエルに埋設され、前記第二導電型イオンソース電極及び少なくとも前記第一絶縁層の底部の局所を囲む第一導電型イオンドーピング領域と、前記第二導電型イオンウエルに埋設され、前記第一導電型イオンドーピング領域及び前記電荷記憶領域と隣接する第二導電型イオンドレイン電極とによって低電圧で使われる単層多結晶シリコンフラッシュメモリセルの構造及びアレイ構造を構成する。かかる単層多結晶シリコンフラッシュメモリセルの構造及びアレイの構造の特徴を詳述するために、具体的な実施形態を挙げ、図を参照にして以下に説明する。
【００４４】
【第一の実施例】
図５は、本発明によるフラッシュメモリセルの構造を表す説明図である。図５中、フラッシュメモリセル（５０）にある深層Ｐ型イオンウエル（５２）がフラッシュメモリセル（５０）の基板として使われ、Ｎ型イオンウエル（５４）が深層Ｐ型イオンウエル（５２）の上に積層され、Ｎ型イオンウエル（５４）の上に、下から絶縁層（６２）（酸化珪素層）、トラップ層（６０）（窒化物）、絶縁層（５８）（酸化珪素層）が順次積層してなる電荷記憶領域（５６）が設けられ、ゲート電極（５７）が電荷記憶領域（５６）の上に積層され、Ｎ型イオンソース電極（６４）がＮ型イオンウエル（５４）に埋設され、更に電荷記憶領域（５６）と隣接し、Ｐ型イオンドーピング領域（６８）がＮ型イオンウエル（５４）に埋設され、更にＮ型イオンソース電極（６４）と絶縁層（６２）の底部の一部を囲み、Ｎ型イオンドレイン電極（６６）がＮ型イオンウエル（５４）に埋設され、更にＰ型イオンドーピング領域（６８）及び電荷記憶領域（５６）と隣接する。
【００４５】
そのうち、Ｎ型イオンドレイン電極（６６）のドーピング濃度がＮ型イオンウエル（５４）より大きくなっている。フラッシュメモリセル（５０）が更に導体（７０）を含み、前記導体（７０）がＮ型イオンソース電極（６４）を貫くとともに、該Ｎ型イオンソース電極（６４）とＰ型イオンドーピング領域（６８）に電気的に接続される（但し、前記導体（７０）がＮ型イオンソース電極（６４）を貫かなくとも、Ｎ型イオンソース電極（６４）とＰ型イオンドーピング領域（６８）に電気的に接続されていれば良い）。
【００４６】
図５に示すラッシュメモリセル（５０）の操作方法を以下に示す。まず、フラッシュメモリセル（５０）にあるデータを消去する時には、３〜７Ｖの電圧をゲート電極（５７）に印加する一方、−７〜−３Ｖの電圧をＮ型イオンドレイン電極（６６）に印加し、Ｎ型イオンソース電極（６４）をフローティング状態にさせることで行われる。次に、フラッシュメモリセル（５０）にデータを書き込む時には、−７〜−３Ｖの電圧をゲート電極（５７）に印加する一方、３〜７Ｖの電圧をＮ型イオンソース電極（６４）に印加し、Ｎ型イオンドレイン電極（６６）をフローティング状態にさせることで行われる。フラッシュメモリセル（５０）にあるデータを読み取る時には、１〜５Ｖの電圧をゲート電極（５７）に印加し、０．５〜２Ｖの電圧をＮ型イオンドレイン電極（６６）に印加し、０Ｖの電圧をＮ型イオンソース電極（６４）に印加することで行われる。
【００４７】
上述したことによって、フラッシュメモリセル（５０）がファウラー・ノルトハイム・トンネル方法の操作モードで、データを書込み或いは消去することができる。フラッシュメモリセル（５０）は、導通される状態のもとで、チャンネル電流から電子を提供することが不要となるので、フラッシュメモリセル（５０）の消費電力問題を解決でき、更にゲート電極（５７）とＮ型イオンドレイン電極（６６）にもっと低い操作電圧を提供するだけ（例えば、３Ｖの電圧をゲート電極（５７）に印加し、−７Ｖの電圧をＮ型イオンドレイン電極（６６）に印加し、従って操作電圧が１０Ｖである）で、フラッシュメモリセル（５０）がデータを書込み或いは消去するのを行わせることができる。
【００４８】
【第二の実施例】
図６は、本発明によるもう一つのフラッシュメモリセルの構造を表す説明図である。図６に示すフラッシュメモリセル（５０）の中には、深層Ｐ型イオンウエル（５２）がフラッシュメモリセル（５０）の基板として使われ、Ｎ型イオンウエル（５４）が深層Ｐ型イオンウエル（５２）の上に積層され、浅層Ｐ型イオンウエル（７２）がＮ型イオンウエル（５４）の上に積層され、浅層Ｐ型イオンウエル（７２）の上に、下から順番に絶縁層（６２）（酸化珪素層）、トラップ層（６０）（窒化物）、絶縁層（５８）（酸化珪素層）が積層されてなる電荷記憶領域（５６）が設けられ、ゲート電極（５７）が電荷記憶領域（５６）の上に積層され、Ｎ型イオンソース電極（６４）が浅層Ｐ型イオンウエル（７２）に埋設され、電荷記憶領域（５６）の一側と隣接し、Ｎ型イオンドレイン電極（６６）が浅層Ｐ型イオンウエル（７２）に埋設され、電荷記憶領域（５６）の他の一側と隣接し、Ｎ型イオンドーピング領域（７４）がＮ型イオンドレイン電極（６６）の底部の周りを囲み、更に浅層Ｐ型イオンウエル（７２）を貫き、Ｎ型イオンウエル（５４）の中に至る。
【００４９】
そのうち、Ｎ型イオンドレイン電極（６６）のドーピング濃度がＮ型イオンウェル（５４）より大きくなっている。フラッシュメモリセル（５０）が更に導体（７０）を含み、前記導体（７０）がＮ型イオンソース電極（６４）を貫き、Ｎ型イオンソース電極（６４）と浅層Ｐ型イオンウエル（７２）に電気的に接続される（但し、前記導体（７０）がＮ型イオンソース電極（６４）を貫かなくとも、Ｎ型イオンソース電極（６４）と浅層Ｐ型イオンウエル（７２）に電気的に接続されていれば良い）。
【００５０】
図６に示すフラッシュメモリセル（５０）の操作方法を以下に示す。まず、フラッシュメモリセル（５０）にあるデータを消去する時には、３〜７Ｖの電圧をゲート電極（５７）に印加する一方、−７〜−３Ｖの電圧をＮ型イオンドレイン電極（６６）に印加し、Ｎ型イオンソース電極（６４）をフローティング状態にさせることで行われる。次に、フラッシュメモリセル（５０）にデータを書き込む時には、−７〜−３Ｖの電圧をゲート電極（５７）に印加する一方、３〜７Ｖの電圧をＮ型イオンソース電極（６４）に印加し、Ｎ型イオンドレイン電極（６６）をフローティング状態にさせることで行われる。フラッシュメモリセル（５０）にあるデータを読み取る時には、１〜５Ｖの電圧をゲート電極（５７）に印加し、０．５〜２Ｖの電圧をＮ型イオンドレイン電極（６６）に印加し、更に０Ｖの電圧をＮ型イオンソース電極（６４）に印加することで行われる。
【００５１】
上述したことによって、フラッシュメモリセル（５０）がファウラー・ノルトハイム・トンネル方法の操作モードで、データを書込み或いは消去する時に、フラッシュメモリセル（５０）は、導通される状態のもとで、チャンネル電流から電子を提供することが不要になるので、フラッシュメモリセル（５０）の消費電力問題を解決でき、更にゲート電極（５７）とＮ型イオンドレイン電極（６６）にもっと低い操作電圧を提供するだけ（例えば、３Ｖの電圧をゲート電極（５７）に印加し、−７Ｖの電圧をＮ型イオンドレイン電極（６６）に印加し、従って操作電圧が１０Ｖである）で、フラッシュメモリセル（５０）がデータを書込み或いは消去するのを行わせることができる。
【００５２】
【第三の実施例】
図７は、本発明による好ましい実施例におけるフラッシュメモリセルの構造を表す説明図である。図７に示すメモリ（１００）の構造が以下の通りであり、Ｐ型イオンウエル（１０４）が深層Ｐ型イオンウエル（１０２）の上に積層され、Ｎ型イオンウエル（１０６）が深層Ｐ型イオンウエル（１０２）の上に積層され、更にＰ型イオンウエル（１０４）の一側と隣接し、浅層Ｐ型イオンウエル（１０８）がＮ型イオンウエル（１０６）に積層され、メモリセルセクタ（１１０）が複数のメモリセル（１１２）を含み、ビット線選択デバイス（１１４）が第一端と第二端とゲート端を具え、そのうち、ビット線選択デバイス（１１４）の第一端と第二端がＰ型イオンウエル（１０４）に埋設され、ビット線選択デバイス（１１４）のゲート端がＰ型イオンウエル（１０４）の上に設けられ、ビット線選択デバイス（１１４）が、対応されるメモリセルセクタ（１１０）の動作を制御できるように使われ、隔離領域（１１６）がメモリセルセクタ（１１０）と、対応されるビット線選択デバイス（１１４）との間にあって、かつメインビット線（１１８）がビット線選択デバイス（１１４）の第一端に電気的に接続され、サブビット線（１２０）がビット線選択デバイス（１１４）の第二端に電気的に接続され、更にそれぞれ対応されるメモリセルセクタ（１１０）の中にある各々のメモリセル（１１２）に電気的に接続される。各々のメモリセル（１１２）の構造は、図６に開示したものと同様の構成となっている。
【００５３】
図８は、図７に対応される回路図である。図７におけるフラッシュメモリセル（１１２）から構成されるメモリセルアレイは、図８に示す回路図で表すことができる。
【００５４】
図７に開示する構造によれば、ビット線負荷の発生を解決することができ、ここで、メインビット線（１１８）に０Ｖ電圧を提供し、更に、もしメモリセル（１１２）にあるデータを読み取る場合には、ビット線選択デバイス（１１４）が導通されるように制御し、他の一つビット線選択デバイス（現れていない）が導通されていないことを制御し、サブビット線（１２０）とメインビット線（１１８）を同じ電位にさせることで、他の一つサブビット線（現れていない）がフローティング状態になるので、メモリセルセクタの中に選択されていないセクタ（現れていない）に対して、すべてのメモリセルが無動作状態になり、寄生容量（１５０）（図８参照）を生じることがない。従って、選択されていないセクタの上にビット線負荷を生じることがなくなり、読取操作の時におけるメインビット線（１１８）の負荷効果を減らすことができる。
【００５５】
Ｐ型イオンウエル（１０４）とＮ型イオンウエル（１０６）から構成される部分は、図３に示す単一Ｎ型ウエル（１１）と異なり、Ｐ型イオンウエル（１０４）とＮ型イオンウエル（１０６）から並列的に並んで構成される。メモリセル（１１２）がＮ型イオンウエル（１０６）の中に設けられ、複数のメモリセルから一つメモリセルセクタ（１１０）を組み、更に設計上一つ或いは複数のセクタが同じＮ型イオンウエル（１０６）の上に形成されることができ、例えば、相隣する二つのメモリセルセクタが同じＮ型イオンウエル（１０６）を使用することができる。しかも、ビット線選択デバイス（１１４）がＰ型イオンウエル（１０４）の中に設けられる。隔離領域（１１６）がＰ型イオンウエル（１０４）とＮ型イオンウエル（１０６）との間にあって、各々のセクタのメモリセル（１１２）とビット線選択デバイス（１１４）を隔てることとして使われる。メインビット線（１１８）がビット線選択デバイス（１１４）の一端に電気的に接続され、サブビット線（１２０）が対応するメモリセルセクタ（１１０）にあるすべてのメモリセルのソース電極及びビット線選択デバイス（１１４）の他端に電気的に接続される。
【００５６】
更にＰ型イオンウエル（１０４）が二つＮ型イオンウエルを隔てることを設計することによって、各々のメモリセルセクタ（１１０）が異なるＮ型イオンウエル（１０６）の中に設けられ、Ｐ型イオンウエル（１０４）で隔てられる。従来技術による同じＮ型ウエル（１１）（図３参照）を共用することから生じるビット線の書込み干渉及びビット線の消去干渉がなくなり、ただ同じＮ型イオンウエル（１０６）で書込み操作を行う時に、（Ｍ−１）個のビット線の書込み干渉しか生じないので、大幅に干渉を受ける状況が減ることとなる。
【００５７】
以上は、この発明の好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であっても、この発明の技術思想の下においてなされ、この発明に対して同等の効果を有するものは、いずれもこの発明の特許請求の範囲の範囲に属するものとする。
【００５８】
【発明の効果】
本発明による特徴は、フラッシュメモリセルの高消費電力と高操作電圧の問題を解決し、更にメモリセルの構造が単層多結晶を使うだけであるので、製造工程のステップを簡略することができる。もう一つ特徴は、分離式のビット線構造であるフラッシュメモリセルであり、メインビット線とサブビット線をビット線選択デバイスに接続し、選択されているセクタのメインビット線とサブビット線を同じ電位にさせることでビット線負荷を生じることを避けることができる。他の一つ特徴は、異なるＰ型イオンウエルとＮ型イオンウエルの上に、ビット線選択デバイスとメモリセルを形成し、各々のメモリセルセクタが同じＮ型イオンウエルを共用する状況を有効的に分離し、ビット線の書込み干渉とビット線の消去干渉を減らすことができる。
【図面の簡単な説明】
【図１】 従来技術によるフラッシュメモリセルのホットエレクトロン注入を表す説明図である。
【図２】 従来技術によるフラッシュメモリセルのファウラー・ノルトハイム・トンネルを表す説明図である。
【図３】 従来技術によるフラッシュメモリにおけるビット線の繋ぎ方の構造を表す説明図である。
【図４】 従来技術によるフラッシュメモリにおけるビット線の繋ぎ方の構造図に対応する回路図である。
【図５】 本発明による一実施例のフラッシュメモリセルの構造を表す説明図である。
【図６】 本発明によるもう一種の実施例のフラッシュメモリセルの構造を表す説明図である。
【図７】 本発明による好ましい実施例におけるフラッシュメモリセルの構造を表す説明図である。
【図８】 図７に対応する回路を表す説明図である、
【符号の説明】
１０、３０、５０ フラッシュメモリセル
１１ Ｎ型ウエル
１２、３４ コントロールゲート電極
１３ ビット線
１４ ドレイン電極
１５、４２ Ｐ型イオン領域
１６ ソース電極
１７、１５０ 寄生容量
１８、３８ 二酸化珪素層
２０、３６ フローティングゲート電極
２２ 基板
２６、５２、１０２ 深層Ｐ型イオンウエル
２８、５４、１０６ Ｎ型イオンウエル
４０ 電子
５６ 電荷記憶領域
５７ ゲート電極
５８、６２ 絶縁層
６０ トラップ層
６４ Ｎ型イオンソース電極
６６ Ｎ型イオンドレイン電極
６８ Ｐ型イオンドーピング領域
７０ 導体
７２、１０８ 浅層Ｐ型イオンウエル
７４ Ｎ型イオンドーピング領域
１００ メモリ
１０４ Ｐ型イオンウエル
１１０ メモリセルセクタ
１１２ メモリセル
１１４ ビット線選択デバイス
１１６ 隔離領域
１１８ メインビット線
１２０ サブビット線
【図１】
0004071120.tif 000002
【図２】
0004071120.tif 000003
【図３】
0004071120.tif 000004
【図４】
0004071120.tif 000005
【図５】
0004071120.tif 000006
【図６】
0004071120.tif 000007
【図７】
0004071120.tif 000008
【図８】
0004071120.tif 000009