(57)【特許請求の範囲】
【請求項１】
入力された信号の遅延時間を調整して設定する遅延時間調整機能を有する半導体装置において、
複数の異なる遅延時間で信号の遅延を行う遅延回路からなり、選択された遅延時間で入力信号の遅延を行う信号遅延部と、
入力されるデータに応じて該信号遅延部の遅延時間を選択する遅延時間選択部と、
該遅延時間選択部に対して選択する遅延時間を指令するためのデータを生成するデータ生成部と、
外部から入力されるデータと該データ生成部で生成されたデータとを外部からの所定の信号に応じて切り替えて上記遅延時間選択部に出力するデータ切替部と、
を備え、
上記データ生成部は、
２値のデータを示す所定の電位間に接続される、複数のヒューズが直列に接続された少なくとも１つの直列回路と、
上記外部からの所定の信号に応じて該直列回路に対する所定の電位間への接続制御を行うスイッチング回路と、
を有し、切断される上記ヒューズの組み合わせで上記データを生成し、外部から入力されるデータを用いて選定された上記信号遅延部の遅延時間が、上記遅延時間選択部によって選択されるようにデータ生成を行うことを特徴とする半導体装置。
【請求項２】
入力された信号の遅延時間を調整して設定する遅延時間調整機能を有する半導体装置において、
複数の異なる遅延時間で信号の遅延を行う遅延回路からなり、選択された遅延時間で入力信号の遅延を行う信号遅延部と、
入力されるデータに応じて該信号遅延部の遅延時間を選択する遅延時間選択部と、
該遅延時間選択部に対して選択する遅延時間を指令するためのデータを生成するデータ生成部と、
外部から入力されるデータと該データ生成部で生成されたデータとを外部からの所定の信号に応じて切り替えて上記遅延時間選択部に出力するデータ切替部と、
を備え、
上記データ生成部は、
２値のデータを示す所定の電位間に接続される、複数のトリミング可能な抵抗が直列に接続された少なくとも１つの直列回路と、
上記外部からの所定の信号に応じて該直列回路に対する所定の電位間への接続制御を行うスイッチング回路と、
を有し、トリミングして設定された上記抵抗の組み合わせで上記データを生成し、外部から入力されるデータを用いて選定された上記信号遅延部の遅延時間が、上記遅延時間選択部によって選択されるようにデータ生成を行うことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速ＣＰＵ、高速ＤＳＰ、高速ＡＳＩＣ若しくは高速メモリ等の半導体装置並びに高速インタフェース回路を有する半導体装置に関し、特にクロック又はその他の信号の遅延時間調整機能を備えた半導体装置に関する。
【０００２】
【従来の技術】
近年、高速プロセッサでは、数百ＭＨｚの動作周波数を有し、高速化に関してはクロックの設計が重要となっている。高速半導体装置の設計において、高速動作を目標として、設計工程における回路設計技術やＣＡＤツールでのレイアウト技術等を使用した、半導体装置のクロックの位相ずれ（以下、クロックスキューと呼ぶ）を少なくするための技術が使用されている。
【０００３】
上記回路設計技術としては、スーパーバッファ等で同一クロック信号にて回路を構成する技術、又はクロックが入力される回路を容量的に等価になるようにしたりクロックバッファサイズを変えながらクロック間スキューが小さくなるように設計する技術がある。また、上記レイアウト技術として、クロックをツリー上に階層的に構成し、自動配置配線ツール上にて、遅延時間が等価になるようにクロック回路を自動作成及び自動レイアウトを行う技術がある。
【０００４】
例えば、特開平９−２８２０４４号公報では、複数のクロック系統を有する半導体回路において、クロックスキューの削減を実現するために、クロック発振器、分周器及び位相比較器等の回路を使用して、スキューの小さい回路を提供している。また、特開平１０−１２４５５３号公報では、クロックバッファの個々のばらつきや、各クロックバッファ最終段の出力に接続されるレジスタの数等によって発生するクロックスキューによる影響を減少させることが可能なクロックツリー生成方法を提供するために、論理回路を構成するレジスタを分類し、分類されたレジスタとクロックパルスの周期時間に基づいて該各レジスタにクロックパルスを供給するクロックツリーを構成するためのクロックツリー生成方法が開示されており、クロックツリーを生成した結果は論理回路に反映される。
【０００５】
【発明が解決しようとする課題】
上記のような従来の技術では、設計段階にてクロックスキューが小さくなるような回路を有する半導体装置を提供し、設計後の半導体装置をウエハプロセスで製造することになるが、ウエハプロセス工程では避けることができない各工程でのばらつきによって、電気的特性のばらつきが発生する。このため、ウエハ上のＬＳＩチップごとに微妙にクロックスキュー値が異なる結果となり、該ばらつきによってチップごとに見ると目標とする動作周波数に至らないチップができることになる。このようなばらつきによって、プロセッサやメモリ製品では、同一条件で製造されたＬＳＩチップであっても、テストによって選別を行い、動作スピードバージョンの異なるチップとして、付加価値を変えて販売されていた。
【０００６】
また、チップの高速動作化を行うためには、必ずしもクロックスキューが小さい方がよい場合ばかりではなく、微少なスキューがチップの動作周波数を上げる場合もある。例えば、図４で示す回路では、クロックＣＫ１の立ち上がりエッジで、フリップフロップ１０１の出力信号が組合せ回路１０４に入力され、クロックＣＫ２の立ち上がりエッジで組合せ回路１０４の出力信号がフリップフロップ１０２に入力され、該フリップフロップ１０２の出力信号が組合せ回路１０５に入力される。更に、クロックＣＫ３の立ち上がりエッジで、組合せ回路１０５の出力信号がフリップフロップ１０３に入力される。
【０００７】
従来のクロックサイクルベースの同期設計では、クロックＣＫ１〜ＣＫ３をできるだけスキューのないように設計し、組合せ回路１０４及び１０５において、論理演算時間が長くかかる方の回路をクリティカルパスとして、クロックサイクル時間（動作周波数）を決定する。例えば、組合せ回路１０４がクリティカルであって、組合せ回路１０５の演算時間に余裕がある場合、クロックＣＫ２をクロックＣＫ１及びＣＫ３よりも位相を遅らせることによって、組合せ回路１０４に与えられる演算時間が、該遅延時間だけ増加するため、全体の動作周波数を上げることができる。一方、上記遅延時間を長くしすぎると、逆に組合せ回路１０５の演算時間が減少することになり、微妙なチューニングが必要となる。
【０００８】
しかし、設計工程で出来上がった時の遅延時間を想定したシミュレーションでは、シミュレーション時のモデリングによる誤差、遅延時間の見積もり誤差、実際に動作させたときの信号間のクロストークによる遅れ、実際に電流を流したときの電圧降下等の誤差を含むため、論理シミュレーションやＳＰＩＣＥ等の回路シミュレーションによって設計段階で完全に補正することができなかった。このため、製造工程であるウエハプロセスのばらつき変動によって、半導体装置内のクロックの遅延や各信号の遅延にばらつきが発生し、動作周波数の目標値を達成することができない、又は必要な信号のＡＣ特性を達成できないといった不良で歩留まりが下がるという問題があった。このようなことから、目標動作周波数や目標歩留まりを達成できるまで、設計試作を繰り返す必要があり、開発期間及びコストが増大するという問題があった。
【０００９】
本発明は、上記のような問題を解決するためになされたものであり、ウエハプロセス後のテストにおいて、最適なクロック遅延、クロックスキュー及び信号の遅延をテストし、テスト結果にしたがってクロック遅延や信号の遅延の調整を行うことができる機能を備えることにより、動作周波数を向上させ、動作周波数による不良歩留まりを向上させると共に開発設計期間を短縮させ、コストの低下を図ることができる信号遅延調整機能を有する半導体装置を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係る半導体装置は、入力された信号の遅延時間を調整して設定する遅延時間調整機能を有する半導体装置において、
複数の異なる遅延時間で信号の遅延を行う遅延回路からなり、選択された遅延時間で入力信号の遅延を行う信号遅延部と、
入力されるデータに応じて該信号遅延部の遅延時間を選択する遅延時間選択部と、
該遅延時間選択部に対して選択する遅延時間を指令するためのデータを生成するデータ生成部と、
外部から入力されるデータと該データ生成部で生成されたデータとを外部からの所定の信号に応じて切り替えて上記遅延時間選択部に出力するデータ切替部と、
を備え、
上記データ生成部は、
２値のデータを示す所定の電位間に接続される、複数のヒューズが直列に接続された少なくとも１つの直列回路と、
上記外部からの所定の信号に応じて該直列回路に対する所定の電位間への接続制御を行うスイッチング回路と、
を有し、切断される上記ヒューズの組み合わせで上記データを生成し、外部から入力されるデータを用いて選定された上記信号遅延部の遅延時間が、上記遅延時間選択部によって選択されるようにデータ生成を行うものである。
【００１１】
また、この発明に係る半導体装置は、入力された信号の遅延時間を調整して設定する遅延時間調整機能を有する半導体装置において、
複数の異なる遅延時間で信号の遅延を行う遅延回路からなり、選択された遅延時間で入力信号の遅延を行う信号遅延部と、
入力されるデータに応じて該信号遅延部の遅延時間を選択する遅延時間選択部と、
該遅延時間選択部に対して選択する遅延時間を指令するためのデータを生成するデータ生成部と、
外部から入力されるデータと該データ生成部で生成されたデータとを外部からの所定の信号に応じて切り替えて上記遅延時間選択部に出力するデータ切替部と、
を備え、
上記データ生成部は、
２値のデータを示す所定の電位間に接続される、複数のトリミング可能な抵抗が直列に接続された少なくとも１つの直列回路と、
上記外部からの所定の信号に応じて該直列回路に対する所定の電位間への接続制御を行うスイッチング回路と、
を有し、トリミングして設定された上記抵抗の組み合わせで上記データを生成し、外部から入力されるデータを用いて選定された上記信号遅延部の遅延時間が、上記遅延時間選択部によって選択されるようにデータ生成を行うものである。
【００１５】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
図１は、本発明の実施の形態における半導体装置の例を示した回路図であり、図１では、入力された基準クロックの遅延調整を行い最適なクロックを生成して出力するクロック生成回路を例にして示しており、４つの遅延調整回路で４種類のクロックを生成して出力する場合を例にして示している。
図１において、クロック生成回路１は、４つの遅延調整回路Ｄ１〜Ｄ４で構成されている。遅延調整回路Ｄ１〜Ｄ４には、クロックツリー等の技術によって最適化されたクロック信号ＣＬＫ、及びクロックスキュー値のテストを行う場合にＨｉｇｈレベルとなるテストモード信号ＴＥＳＴがそれぞれ入力されている。
【００１６】
また、クロックＣＬＫの遅延時間の調整を行うために、遅延調整回路Ｄ１にはデータ信号ＴＤ０及びＴＤ１が、遅延調整回路Ｄ２にはデータ信号ＴＤ２及びＴＤ３が、遅延調整回路Ｄ３にはデータ信号ＴＤ４及びＴＤ５が、遅延調整回路Ｄ４にはデータ信号ＴＤ６及びＴＤ７がそれぞれ入力されている。遅延調整回路Ｄ１〜Ｄ４は、これらの入力信号に基づいてクロック信号ＣＬＫを遅延させて生成した対応するクロック信号ＣＬＫ１〜ＣＬＫ４を出力する。なお、遅延調整回路Ｄ１〜Ｄ４は、それぞれ同じ回路構成で形成されていることから、図１では、遅延調整回路Ｄ１の内部回路例のみを示しており、他の遅延調整回路Ｄ２〜Ｄ４の内部回路は省略している。このことから、以下、遅延調整回路Ｄ１の動作について説明し、他の遅延調整回路Ｄ２〜Ｄ４の動作については遅延調整回路Ｄ１と同様であるのでその説明を省略する。
【００１７】
遅延調整回路Ｄ１は、インバータ１１，１２、ＮＡＮＤ回路１３〜１６及びＮＯＲ回路１７，１８で形成されたマルチプレクサ１０と、Ｐチャネル形ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）２１，２２及びヒューズ２３〜２６で形成された遅延時間設定部２０とを備えている。更に、遅延調整回路Ｄ１は、インバータ３１〜３６及びＮＡＮＤ回路３７〜４０で形成されたデコーダ３０と、バッファ５１〜５４及びトランスミッションゲート５５〜５８で形成された遅延時間調整部５０とを備えている。
【００１８】
マルチプレクサ１０において、インバータ１１及び１２は、順方向に直列に接続され、該直列回路の入力端は、テストモード信号ＴＥＳＴが入力され、該直列回路の出力端は、ＮＡＮＤ回路１３及び１５のそれぞれ一方の入力端に接続されている。ＮＡＮＤ回路１３の他方の入力端にはデータ信号ＴＤ０が入力され、ＮＡＮＤ回路１３の出力端は、ＮＯＲ回路１７の一方の入力端に接続されている。また、ＮＡＮＤ回路１５の他方の入力端にはデータ信号ＴＤ１が入力され、ＮＡＮＤ回路１５の出力端は、ＮＯＲ回路１８の一方の入力端に接続されている。
【００１９】
インバータ１１とインバータ１２との接続部は、ＮＡＮＤ回路１４及び１６のそれぞれ一方の入力端に接続されている。ＮＡＮＤ回路１４の他方の入力端は、遅延時間設定部２０のヒューズ２３と２４との接続部に接続され、データ信号ＴＤａが入力される。ＮＡＮＤ回路１４の出力端は、ＮＯＲ回路１７の他方の入力端に接続されている。また、ＮＡＮＤ回路１６の他方の入力端は、遅延時間設定部２０のヒューズ２５と２６との接続部に接続され、データ信号ＴＤｂが入力される。ＮＡＮＤ回路１６の出力端は、ＮＯＲ回路１８の他方の入力端に接続されている。
【００２０】
遅延時間設定部２０において、ＰＭＯＳトランジスタ２１及び２２の各ゲートにはそれぞれテストモード信号ＴＥＳＴが入力され、ＰＭＯＳトランジスタ２１及び２２の各ソースは、直流電源が供給される電源入力端子ＶＣＣにそれぞれ接続されている。また、ＰＭＯＳトランジスタ２１のドレインと接地との間には、ヒューズ２３及び２４の直列回路が接続されており、同様に、ＰＭＯＳトランジスタ２２のドレインと接地との間には、ヒューズ２５及び２６の直列回路が接続されている。
【００２１】
一方、マルチプレクサ１０におけるＮＯＲ回路１７の出力端は、デコーダ３０におけるインバータ３１の入力端及びＮＡＮＤ回路３７，３９の各一方の入力端にそれぞれ接続されている。同様に、マルチプレクサ１０におけるＮＯＲ回路１８の出力端は、デコーダ３０におけるインバータ３２の入力端及びＮＡＮＤ回路３７の他方の入力端及びインバータ３８の一方の入力端にそれぞれ接続されている。
【００２２】
デコーダ３０において、インバータ３１の出力端はＮＡＮＤ回路３８の他方の入力端及びＮＡＮＤ回路４０の一方の入力端にそれぞれ接続されており、インバータ３２の出力端はＮＡＮＤ回路３９及び４０の各他方の入力端にそれぞれ接続されている。ＮＡＮＤ回路３７〜４０の各出力端は、対応するインバータ３３〜３６を介して遅延時間調整部５０における対応するトランスミッションゲート５５〜５８におけるＮチャネル形ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）のゲートに接続されている。更に、ＮＡＮＤ回路３７〜４０の各出力端は、遅延時間調整部５０における対応するトランスミッションゲート５５〜５８のＰＭＯＳトランジスタのゲートに接続されている。
【００２３】
遅延時間調整部５０において、バッファ５１〜５４は順方向に直列に接続され、該直列回路の入力端をなすバッファ５１の入力端にはクロック信号ＣＬＫが入力されている。更に、バッファ５１〜５２の各出力端は、対応するトランスミッションゲート５５〜５８の一方の入出力端にそれぞれ接続され、トランスミッションゲート５５〜５８の各他方の入出力端は、それぞれ接続されて遅延調整回路Ｄ１の出力端をなし、クロック信号ＣＬＫ１が出力される。
【００２４】
このような構成において、マルチプレクサ１０は、テストモード信号ＴＥＳＴの信号レベルに応じて、入力されるデータ信号ＴＤ０，ＴＤ１、又は遅延時間設定部２０から入力されるデータ信号ＴＤａ，ＴＤｂのいずれか２つの信号をそれぞれ出力する。遅延時間設定部２０は、テストモード信号ＴＥＳＴの信号レベルに応じて、ヒューズ２３〜２６の切断状態に応じたデータ信号ＴＤａ及びＴＤｂを生成して出力する。一方、デコーダ３０は、マルチプレクサ１０から出力されたデータ信号をデコードして、遅延時間調整部５０のトランスミッションゲート５５〜５８のいずれか１つをオンさせる。遅延時間調整部５０は、デコーダ３０によってオンされたトランスミッションゲートの入出力端に接続されたバッファ数に応じた時間遅延されたクロック信号ＣＬＫをクロック信号ＣＬＫ１として出力する。
【００２５】
マルチプレクサ１０は、Ｈｉｇｈレベルのテストモード信号ＴＥＳＴが入力されると、入力されているデータ信号ＴＤ０及びＴＤ１を有効にして、該データ信号ＴＤ０及びＴＤ１の信号レベルに応じたデータ信号をＮＯＲ回路１７及び１８の各出力端から出力する。このとき、遅延時間設定部２０のＰＭＯＳトランジスタ２１及び２２は共にオフしている。このような状態において、データ信号ＴＤ０及びＴＤ１のデータの組み合わせを変えることによって、クロック信号ＣＬＫに対するクロック信号ＣＬＫ１の遅延量を変えることができる。
【００２６】
すなわち、（ＴＤ０，ＴＤ１）＝（０，０）の場合、トランスミッションゲート５５が選択されて排他的にオンし、クロック信号ＣＬＫはバッファ５１によって遅延され、クロック信号ＣＬＫに対して最も遅延時間が短いクロック信号ＣＬＫ１として出力される。
（ＴＤ０，ＴＤ１）＝（１，０）の場合、トランスミッションゲート５６が選択されて排他的にオンし、クロック信号ＣＬＫはバッファ５１及び５２によって遅延され、クロック信号ＣＬＫに対して２番目に遅延時間の短いクロック信号ＣＬＫ１として出力される。
【００２７】
（ＴＤ０，ＴＤ１）＝（０，１）の場合、トランスミッションゲート５７が選択されて排他的にオンし、クロック信号ＣＬＫはバッファ５１〜５３によって遅延され、クロック信号ＣＬＫに対して２番目に遅延時間の長いクロック信号ＣＬＫ１として出力される。
（ＴＤ０，ＴＤ１）＝（１，１）の場合、トランスミッションゲート５８が選択されて排他的にオンし、クロック信号ＣＬＫはバッファ５１〜５４によって遅延され、クロック信号ＣＬＫに対して最も遅延時間の長いクロック信号ＣＬＫ１として出力される。
【００２８】
このように、データ信号ＴＤ０及びＴＤ１のデータの組み合わせを変えて、最適なクロック信号ＣＬＫ１となるデータ信号ＴＤ０及びＴＤ１のデータの組み合わせを得るようにする。例えば、（ＴＤ０，ＴＤ１）＝（１，０）のときが最適であったとすると、テストモード信号ＴＥＳＴがＬｏｗレベルのときに、遅延時間設定部２０からのデータ信号ＴＤａ及びＴＤｂのデータの組み合わせが、（ＴＤａ，ＴＤｂ）＝（１，０）となるように、ヒューズ２４及び２５をレーザトリミング技術等によって切断する。
【００２９】
なお、レーザトリミング技術とは、アルミニウム若しくは多結晶シリコンで構成されたヒューズを選択的にレーザ照射等によって溶断、又は初期状態では高抵抗の状態にある多結晶シリコンを選択的にレーザアニーリングすることによって抵抗を下げて低抵抗化する技術を示している。このような技術は、特開平５−３６２９７号公報及び特開平１１−１７０１０号公報で開示されている、高集積ＩＣメモリの不良に対して不良アドレスを予備のアドレスに切り替えて良品とするリダンダンシー技術や、特開平９−２３２１１９号公報で開示されている、抵抗値のトリミング行う技術に使用されている。
【００３０】
一方、ヒューズ２３〜２６の非切断時にテストモード信号ＴＥＳＴがＬｏｗレベルのとき、ヒューズ２３〜２６によって電源入力端子ＶＣＣと接地との間に微少な電流が流れる。しかし、テストモード信号ＴＥＳＴがＨｉｇｈレベルのときは、ＰＭＯＳトランジスタ２１及び２２がオフすることから、電源入力端子ＶＣＣと接地との間に電流が流れない。このことから、待機状態となって消費電力の低減を行うスタンバイ動作モードを有する半導体装置において、テストモード信号ＴＥＳＴをＨｉｇｈレベルにすることによって、スタンバイ時の消費電流を正確に測定することができると共に、スタンバイのテストを正常に行うことができる。また、遅延時間設定部２０のヒューズ切断を行った後、テストモード信号ＴＥＳＴをＬｏｗレベルにして上記スタンバイ時の消費電流を測定することによって、ヒューズが正常に切断されたか否かを判定することができる。
【００３１】
このようにすることによって、遅延調整回路Ｄ１は、テストモード信号ＴＥＳＴがＬｏｗレベルのときは、データ信号ＴＤ０及びＴＤ１の関係なく、トランスミッションゲート５７がオンし、クロック信号ＣＬＫに対してバッファ５１〜５３で遅延されたクロック信号ＣＬＫ１を出力する。同様にして遅延調整回路Ｄ２〜Ｄ４においても、クロック信号ＣＬＫに対してそれぞれ所望の遅延時間に調整したクロック信号ＣＬＫ２〜ＣＬＫ４を出力する。
【００３２】
上記説明では、１つのクロック信号ＣＬＫに対してそれぞれ遅延調整回路Ｄ１〜Ｄ４で所望の遅延時間に調整したクロック信号ＣＬＫ１〜ＣＬＫ４を出力する場合を例にして説明した。しかし、図２で示すように、遅延調整回路Ｄ１〜Ｄ４に信号ＳＩＧ１〜ＳＩＧ４を対応させて入力し、各遅延調整回路Ｄ１〜Ｄ４は、入力された信号ＳＩＧ１〜ＳＩＧ４に対して遅延時間の調整を行った信号ＴＳＩＧ１〜ＴＳＩＧ４をそれぞれ出力するようにしてもよい。
【００３３】
また、図１の遅延時間調整部５０において、バッファ５１の代わりに複数のバッファが直列に接続された直列回路を接続するようにしてもよく、バッファ５２〜５４においても同様に、複数のバッファが直列に接続された直列回路に置き換えるようにしてもよい。このようにすることによって遅延時間調整量のバリエーションを変えることができる。
【００３４】
例えば、高速ゲートアレイやスタンダードセルのようなＡＳＩＣの設計を行う場合には、図１の遅延調整回路Ｄ１を図３で示すような構成にしてもよい。なお、図３では、図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
【００３５】
図３における図１との相違点は、図１では４種類の遅延時間に調整できたのに対して２種類の遅延時間に調整できるようにしたことにある。すなわち、図３では、図１のマルチプレクサ１０において、ＮＡＮＤ回路１５，１６及びＮＯＲ回路１８をなくし、図１の遅延時間設定部２０において、ＰＭＯＳトランジスタ２２及びヒューズ２５，２６をなくした。更に、図３では、図１のデコーダ３０において、インバータ３２〜３６及びＮＡＮＤ回路３７〜４０をなくし、図１の遅延時間調整部５０において、バッファ５３，５４及びトランスミッションゲート５７，５８をなくすと共にバッファ５２の代わりにバッファ６１及び６２の直列回路を接続すると共に出力ドライバ６３を追加した。
【００３６】
高速ゲートアレイやスタンダードセルのようなＡＳＩＣの設計を行う場合に、図３のように、バッファ５２をバッファ６１及び６２の直列回路に変える等して、遅延時間調整部における遅延時間のバリエーションを各種変更した各マクロセルや、出力ドライバ６３のドライバサイズを変更したバリエーションの各マクロセルをあらかじめ作成し、遅延を調整したい箇所に該マクロセルを選択して組み込むことにより、チップ製造後にヒューズを切断して遅延時間のチューニングを行うことができる。このため、動作周波数等のタイミング改善を容易に行うことができる。
【００３７】
また、テスト工程にてヒューズ２３〜２６を切断することなしに、設計最適値の遅延時間を試作段階で見つけることができるため、ウエハプロセスのばらつき範囲内で目標スペックが得られる場合には、レイアウトの変更にてトリミングを行う部分を固定して量産することで、トリミング工程を省略することができ、試作回数を減少させることができ、開発期間の短縮及びコストの削減を行うことができる。
【００３８】
このように、本実施の形態における半導体装置は、テストモード時において、データ信号ＴＤ０及びＴＤ１のデータの組み合わせを変えることによって、入力信号に対して遅延時間調整部５０で該組み合わせに応じた時間遅延させて出力することにより最適な遅延時間に調整する共に、遅延時間設定部２０のヒューズ２３〜２６を切断し、データ信号ＴＤ０及びＴＤ１に関係なく入力信号を常時最適な遅延時間で遅延して出力するようにした。このことから、ウエハプロセスの製造段階のばらつきによる半導体装置内のクロックの遅延や各信号の遅延のばらつきをなくし、動作周波数の目標値を達成させることができ、動作周波数を向上させることができ、動作周波数による不良歩留まりを向上させることができると共に開発設計期間を短縮させることができ、コストの低下を図ることができる。
【００３９】
なお、上記実施の形態では、ヒューズを切断して遅延時間の設定を行うようにしたが、該ヒューズ２３〜２６の代わりにそれぞれ所定のオンチップ抵抗を使用し、該各オンチップ抵抗をトリミングしてデータ信号ＴＤａ及びＴＤｂのデータの組み合わせを変えるようにしてもよい。また、言うまでもなく、図１では４種類の遅延時間、図３では２種類の遅延時間にそれぞれ調整できる場合を例にして説明したが、これは一例であり、本発明はこれに限定するものではなくは、図１又は図３と同様にして複数の種類の遅延時間に調整できるようにすればよい。
【００４０】
【発明の効果】
上記の説明から明らかなように、本発明の半導体装置によれば、外部から所定の信号が入力されるテストモード時において、外部から入力されるデータの組み合わせを変えて、入力信号に対して該組み合わせに応じた時間遅延させて出力することにより最適な遅延時間に調整すると共に、データ生成部を使用して所望の遅延時間に設定することができるようにした。このことから、ウエハプロセスの製造段階のばらつきによる半導体装置内のクロックの遅延や各信号の遅延のばらつきをなくし、動作周波数の目標値を達成させることができ、動作周波数を向上させることができ、高速動作周波数チップの歩留まりを向上させることができる。動作周波数の高いチップが高価であることから、結果的にウエハの付加価値を高めることができる。また、製造後に行うテストによって信号遅延時間を調整することができるため、信号間の微妙なタイミングが規定されている高速インタフェースを有する回路に関しても、本来ならばインタフェース規格を満足していないＬＳＩチップも良品として使用することができる。更に、試作段階において、設計段階のシミュレーションと実際の試作デバイスとの誤差を吸収させるための設計最適値を見つけることができ、試作回数の削減により開発期間を短縮させることができ、コストの低減を図ることができる。
【００４１】
具体的には、テストモード時に得られた最適な遅延時間をデータ生成部に設定することにより、外部から入力されるデータに関係なく入力信号を常時最適な遅延時間で遅延して出力するようにした。このことから、テストモードで得られた最適な遅延時間を、チップ製造後に容易に設定することができる。
【００４２】
また、外部から所定の信号が入力されるテストモードによって得られた最適な信号遅延時間を、切断するヒューズの組み合わせによって設定することにより、簡単で安価な構成で最適な信号遅延時間に設定することができる。
【００４３】
また、外部から所定の信号が入力されるテストモードによって得られた最適な信号遅延時間を、トリミングして設定された抵抗の組み合わせによって設定するようにしてもよく、このようにした場合においても、簡単で安価な構成で最適な信号遅延時間に設定することができる。
【００４４】
更に、上記外部からの所定の信号に応じて上記直列回路に対する所定の電位間への接続及び遮断を行うスイッチング回路を備えるようにしてもよい。このようにすることによって、待機状態となって消費電力の低減を行うスタンバイ動作モードを有する場合、スタンバイ時の消費電流を測定する際に、上記直列回路に対する所定の電位間への接続を遮断することができ、スタンバイ時の消費電流を正確に測定することができると共に、スタンバイのテストを正常に行うことができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態における半導体装置の例を示した回路図である。
【図２】  本発明の実施の形態における半導体装置の他の例を示した回路図である。
【図３】  本発明の実施の形態における半導体装置の他の例を示した回路図である。
【図４】  従来の半導体装置の例を示した概略のブロック図である。
【符号の説明】
１  半導体装置
１０  マルチプレクサ
２０  遅延時間設定部
２３〜２６  ヒューズ
３０  デコーダ
５０  遅延時間調整部
Ｄ１〜Ｄ４  遅延時間調整回路
【図１】
0004117995.tif 000002
【図２】
0004117995.tif 000003
【図３】
0004117995.tif 000004
【図４】
0004117995.tif 000005