(57)【特許請求の範囲】
【請求項１】
１個のセルトランジスタと１個のセルキャパシタからなるメモリセルが行列に配置されたメモリアレイと、前記メモリアレイの行方向に配置されたワード線と、前記メモリアレイの列方向に配置されたビット線と相補ビット線からなる各１対のビット線と、この各１対のビット線にそれぞれ接続されるセンスアンプ回路とを有する半導体記憶装置において、
前記メモリセルは、一方の端子がセルトランジスタのソースに接続されたセルキャパシタと、ゲートが前記ワード線に接続されドレインが前記ビット線に接続された前記セルトランジスタとからなり、
前記センスアンプ回路は、第１、第２のＰＭＯＳ型トランジスタ及び第１、第２のＮＭＯＳ型トランジスタからなる相補型フリップフロップ回路を備え、
前記相補型フリップフロップ回路は、第１の電源電圧と第２の電源電圧にそれぞれ一方の電流端子が接続された第１のスイッチングトランジスタと第２のスイッチングトランジスタとを備え、
かつ、前記相補型フリップフロップ回路は、ソースがそれぞれ前記第１のスイッチングトランジスタの他方の電流端子に接続された前記第１、第２のＰＭＯＳ型トランジスタと、
ソースがそれぞれ第２のスイッチングトランジスタの他方の電流端子に接続された前記第１、第２のＮＭＯＳ型トランジスタと、
前記第１のＰＭＯＳ型トランジスタ及び前記第１のＮＭＯＳ型トランジスタのドレインが互いに接続された第１のノードと、
前記第１のＰＭＯＳ型トランジスタ及び前記第１のＮＭＯＳ型トランジスタのゲートが互いに接続された第２のノードと、
前記第２のＰＭＯＳ型トランジスタ及び前記第２のＮＭＯＳ型トランジスタのドレインが互いに接続された第３のノードと、
前記第２のＰＭＯＳ型トランジスタ及び前記第２のＮＭＯＳ型トランジスタのゲートが互いに接続された第４のノードと、
を備え、
前記第１のノードと前記第４のノードとが前記ビット線により互いに接続され、前記第２のノードと前記第３のノードとが前記相補ビット線により互いに接続され、
かつ、前記第１、第２のＰＭＯＳ型トランジスタのソースに接続された第１のソースキャパシタと、
前記第１、第２のＮＭＯＳ型トランジスタのソースに接続された第２のソースキャパシタと、
を具備し、
前記センスアンプ回路は、そのセンス動作において、前記ワード線が選択されることにより前記セルトランジスタがオン状態となり、前記セルキャパシタに記憶情報として蓄えられた電荷が前記オン状態のセルトランジスタを介して前記ビット線に放電され、
前記セルキャパシタの放電により変化した前記ビット線の電圧が前記ビット線のプリチャージ電圧よりも高ければ、前記ビット線に接続された前記第２のＮＭＯＳ型トランジスタのゲートを介してオン状態とされた前記第２のＮＭＯＳ型トランジスタのチャネル電位が高くなり、前記第２のＮＭＯＳ型トランジスタのソースに接続された前記第２のソースキャパシタの蓄積電荷が前記第２のＮＭＯＳ型トランジスタのチャネルを介して前記相補ビット線に放電され、
この放電により前記相補ビット線の電位が低くなれば前記第１のＰＭＯＳ型トランジスタがオン状態となり、前記第１のソースキャパシタの蓄積電荷が前記ビット線に放電されることにより前記ビット線の電圧がさらに高くなるという正帰還回路が前記センスアンプ回路に形成され、
前記センスアンプ回路のセンス動作は、前記第１のスイッチングトランジスタのゲートに前記第１、第２の電源電圧の平均値よりも低い電圧を印加し、前記第２のスイッチングトランジスタのゲートに前記第１、第２の電源電圧の平均値よりも高い電圧を印加して前記センス動作がなされ、
前記セルキャパシタに蓄えられた電荷のリストア動作は、前記第１のスイッチングトランジスタと前記センス動作においてオン状態とされた前記第１のＰＭＯＳ型トランジスタとを介して前記ビット線に前記第１の電源電圧を印加し、前記第２のスイッチングトランジスタと前記センス動作においてオン状態とされた前記第２のＮＭＯＳ型トランジスタとを介して前記相補ビット線に前記第２の電源電圧を印加することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特に大容量で高速のダイナミック型半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来の半導体記憶装置には、メモリセルが各１個のセルキャパシタとセルトランジスタから構成されるダイナミック型半導体記憶装置（以下ＤＲＡＭ; Dynamic Random Access Memoryと略称する）と呼ばれるものがある。ＤＲＡＭはメモリセルの専有面積が小さく大容量化に適しているので、近年、ＤＲＡＭの大容量化と高速化をめざした製品開発が各地で進められてきた。
【０００３】
大容量化を実現するためには、セルトランジスタのゲート酸化膜の薄膜化等を行って、セルトランジスタを縮小しなければならない。しかし、ゲート酸化膜を薄くすれば、耐圧の関係からメモリアレイの電圧を低下させねばならないが、一方、メモリアレイの電圧を低下させればメモリセルの記憶状態を判別する信号レベルが減少する。また、前記メモリアレイの電圧の低下と共に、センス動作の初期の過程で信号電圧を判別するフリップフロップ（以下Ｆ／Ｆと呼ぶ）のＮチャネルＭＯＳトランジスタのしきい値電圧Ｖthnを低下させねばならないが、このしきい値電圧Ｖthnをスケーリングし低下させることは容易でない。
【０００４】
センスアンプ回路のセンスマージンはしきい値電圧Ｖthnのレベルにも依存するので、Ｖthnのレベルが高く、検出する信号レベルが低い場合には正常なセンス動作が困難となり、従来型のセンスアンプ回路を採用することが困難になる。
【０００５】
また、従来のセンスアンプ回路のＳ／Ｎ比は、１対のビット線とセンスアンプ回路との電気的パラメータの不均衡から、Ｆ／Ｆを構成するＮチャネルＭＯＳトランジスタの共通ソース電圧の遷移特性（駆動速度Ｋ）に依存する。このため、従来のセンスアンプ回路は、プリチャージ電圧からＧＮＤ（接地）に放電する駆動速度Ｋのスピードが遅いほど感度が高い。このように、従来のセンスアンプ回路は、微細化と高速化が進むほどメモリセルの信号レベルの判別が困難になるという問題があった。
【０００６】
【発明が解決しようとする課題】
上記したように従来の大容量ＤＲＡＭのセンスアンプ回路は、微細化と高速化が進むほどメモリセルの信号レベルの判別が困難になるという問題があった。本発明は、上記の問題点を解決すべくなされたもので、メモリセルの信号レベルの判別が容易な、大容量で高速なＤＲＡＭへの使用に適したセンスアンプ回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の半導体記憶装置は、１対のビット線に接続されるセンスアンプ回路の相補型Ｆ／Ｆを構成するＮチャネルＭＯＳトランジスタ（以下ＮＭＯＳと呼ぶ）及びＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳと呼ぶ）のソースに、セルキャパシタの電荷を補助する補助容量として、トレンチ型又はスタック型の３次元構造のソースキャパシタを備えることを特徴とする。
【００１３】
具体的には、本発明の半導体記憶装置は、１個のセルトランジスタと１個のセルキャパシタからなるメモリセルが行列に配置されたメモリアレイと、前記メモリアレイの行方向に配置されたワード線と、前記メモリアレイの列方向に配置されたビット線と相補ビット線からなる各１対のビット線と、この各１対のビット線にそれぞれ接続されるセンスアンプ回路とを有する半導体記憶装置において、前記メモリセルは、一方の端子がセルトランジスタのソースに接続されたセルキャパシタと、ゲートが前記ワード線に接続されドレインが前記ビット線に接続された前記セルトランジスタとからなり、前記センスアンプ回路は、第１、第２のＰＭＯＳ型トランジスタ及び第１、第２のＮＭＯＳ型トランジスタからなる相補型フリップフロップ回路を備え、前記相補型フリップフロップ回路は、第１の電源電圧と第２の電源電圧にそれぞれ一方の電流端子が接続された第１のスイッチングトランジスタと第２のスイッチングトランジスタとを備え、かつ、前記相補型フリップフロップ回路は、ソースがそれぞれ前記第１のスイッチングトランジスタの他方の電流端子に接続された前記第１、第２のＰＭＯＳ型トランジスタと、ソースがそれぞれ第２のスイッチングトランジスタの他方の電流端子に接続された前記第１、第２のＮＭＯＳ型トランジスタと、前記第１のＰＭＯＳ型トランジスタ及び前記第１のＮＭＯＳ型トランジスタのドレインが互いに接続された第１のノードと、前記第１のＰＭＯＳ型トランジスタ及び前記第１のＮＭＯＳ型トランジスタのゲートが互いに接続された第２のノードと、前記第２のＰＭＯＳ型トランジスタ及び前記第２のＮＭＯＳ型トランジスタのドレインが互いに接続された第３のノードと、前記第２のＰＭＯＳ型トランジスタ及び前記第２のＮＭＯＳ型トランジスタのゲートが互いに接続された第４のノードとを備え、前記第１のノードと前記第４のノードとが前記ビット線により互いに接続され、前記第２のノードと前記第３のノードとが前記相補ビット線により互いに接続され、かつ、前記第１、第２のＰＭＯＳ型トランジスタのソースに接続された第１のソースキャパシタと、前記第１、第２のＮＭＯＳ型トランジスタのソースに接続された第２のソースキャパシタとを具備し、前記センスアンプ回路は、そのセンス動作において、前記ワード線が選択されることにより前記セルトランジスタがオン状態となり、前記セルキャパシタに記憶情報として蓄えられた電荷が前記オン状態のセルトランジスタを介して前記ビット線に放電され、前記セルキャパシタの放電により変化した前記ビット線の電圧が前記ビット線のプリチャージ電圧よりも高ければ、前記ビット線に接続された前記第２のＮＭＯＳ型トランジスタのゲートを介してオン状態とされた前記第２のＮＭＯＳ型トランジスタのチャネル電位が高くなり、前記第２のＮＭＯＳ型トランジスタのソースに接続された前記第２のソースキャパシタの蓄積電荷が前記第２のＮＭＯＳ型トランジスタのチャネルを介して前記相補ビット線に放電され、この放電により前記相補ビット線の電位が低くなれば前記第１のＰＭＯＳ型トランジスタがオン状態となり、前記第１のソースキャパシタの蓄積電荷が前記ビット線に放電されることにより前記ビット線の電圧がさらに高くなるという正帰還回路が前記センスアンプ回路に形成され、前記センスアンプ回路のセンス動作は、前記第１のスイッチングトランジスタのゲートに前記第１、第２の電源電圧の平均値よりも低い電圧を印加し、前記第２のスイッチングトランジスタのゲートに前記第１、第２の電源電圧の平均値よりも高い電圧を印加して前記センス動作がなされ、前記セルキャパシタに蓄えられた電荷のリストア動作は、前記第１のスイッチングトランジスタと前記センス動作においてオン状態とされた前記第１のＰＭＯＳ型トランジスタとを介して前記ビット線に前記第１の電源電圧を印加し、前記第２のスイッチングトランジスタと前記センス動作においてオン状態とされた前記第２のＮＭＯＳ型トランジスタとを介して前記相補ビット線に前記第２の電源電圧を印加することを特徴とする。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。１対のビット線ＢＬ、／ＢＬに接続された、本発明の第１の実施の形態に係る半導体記憶装置のセンスアンプ回路の構成を図１に示す。ＰＭＯＳ、Ｑ1 、Ｑ2 はセンスアンプ回路のＦ／Ｆを構成するＰＭＯＳ型トランジスタ、ＮＭＯＳ、Ｑ3 、Ｑ4 はセンスアンプ回路のＦ／Ｆを構成するＮＭＯＳ型トランジスタである。
【００１８】
Ｃapp は第１の実施の形態に係るＰＭＯＳ側のソースキャパシタであり、その一方の端子がＰＭＯＳ、Ｑ1 、Ｑ2 の共通ソースに接続される。制御信号φi をＰＭＯＳ、Ｑ5 で受けて前記共通ソースが電源電圧ＶA に接続される。なお、Ｃapp の他方の端子はバイアス電圧ＶPLATE に接続される。
【００１９】
Ｃapn は第１の実施の形態に係るＮＭＯＳ側のソースキャパシタであり、その一方の端子がＮＭＯＳ、Ｑ3 、Ｑ4 の共通ソースに接続される。制御信号φj をＰＭＯＳ、Ｑ6 で受けて前記共通ソースが電源電圧ＶSSに接続される。なお、Ｃapn の他方の端子はバイアス電圧ＶPLATE に接続される。
【００２０】
ＮＭＯＳ、Ｑ10、Ｑ11は、チップセレクト信号φCSL を受けて、１対のビット線ＢＬ、／ＢＬとデータ線ＤＱn 、ＤＱm との間でデータの授受を行うセンスアンプ回路の入出力部である。
【００２１】
すなわち、１対のビット線ＢＬ、／ＢＬに読みだされたメモリセルの記憶データは、前記Ｑ1 〜Ｑ4 からなるＦ／Ｆでラッチされ、１対のビット線ＢＬ、／ＢＬの電圧レベルを定めるが、この電圧レベルが前記Ｑ10、Ｑ11を介して前記ＤＱn 、ＤＱm に転送される。
【００２２】
また、ＤＱn 、ＤＱm から１対のビット線ＢＬ、／ＢＬに転送された書き込みデータは、前記Ｑ1 〜Ｑ4 からなるＦ／Ｆでラッチされ、メモリセルに書き込まれる。なお、ＮＭＯＳ、Ｑ12〜Ｑ15は、制御信号φmuxn、φmuxmを受けて、センスアンプ回路を１対のビット線ＢＬ、／ＢＬと接続又は切り離す動作を行う。
【００２３】
図１に示すセンスアンプ回路の左右には、それぞれＮＭＯＳ、Ｑ16〜Ｑ18及びＮＭＯＳ、Ｑ19〜Ｑ21からなるイコライザ回路を備えている。これらのイコライザ回路は、イコライズ信号φEQLn、φEQLmを受けて１対のビット線ＢＬ、／ＢＬの電位をＶA ／２に等しくする。
【００２４】
図２は、第１の実施の形態のソースキャパシタを備えたセンスアンプ回路をメモリアレイ上に配置した図である。図２（ａ）に示すように、メモリアレイはＮ個のセンスアンプが接続されたサブアレイに分割され、このサブアレイごとに、前記Ｎ個のセンスアンプを構成する各１対のＰＭＯＳ、Ｑ1 、Ｑ2 の共通ソースに、ソースキャパシタＣapp の一方の端子が並列に接続される。また、前記共通ソースは制御信号φi とＮＭＯＳ、Ｑ5 を介してサブアレイごとに電源電圧ＶA に接続される。なお、Ｃapp の他方の端子にはバイアス電圧ＶPLATE が接続される。
【００２５】
同様に図２（ｂ）に示すように、前記サブアレイごとに、前記Ｎ個のセンスアンプを構成する各１対のＮＭＯＳ、Ｑ3 、Ｑ4 の共通ソースに、ソースキャパシタＣapn の一方の端子が並列に接続される。また、前記共通ソースは制御信号φj とＮＭＯＳ、Ｑ6 を介してサブアレイごとに電源電圧ＶSSに接続される。なお、Ｃapn の他方の端子にはバイアス電圧ＶPLATE が接続される。
【００２６】
本発明と比較するため、従来のセンスアンプ回路のメモリアレイにおける配置を図３に示す。センスアンプ回路のＰＭＯＳ側の配置を図３（ａ）に、ＮＭＯＳ側の配置を図３（ｂ）に示す。いずれにもソースキャパシタＣapp 、Ｃapn は接続されない。
【００２７】
本発明のセンスアンプ回路のＦ／Ｆを構成するＮＭＯＳ、Ｑ3 又はＱ4 の初期状態における電位分布を図４に示す。図４（ａ）はその等価回路であり、ＮＭＯＳのソースＳにソースキャパシタＣapn の一方の端子が接続される。なお、Ｃapn の他方の端子はバイアス電圧ＶPLATE に接続される。
【００２８】
先に図１で示したように、初期状態では１対のビット線ＢＬ、／ＢＬがプリチャージ動作でイコライズされ、いづれも電圧ＶA ／２に設定されるので、図４（ａ）のＮＭＯＳのゲートＧ、ドレインＤにはそれぞれ電圧ＶA ／２が印加される。
【００２９】
前記ＮＭＯＳの断面構造を図４（ｂ）の上部に示す。ここでソース領域Ｓ及びドレイン領域ＤはＰ型シリコン基板Ｐsub にＡｓ等のＮ型不純物を注入・拡散し、ｎ+ 領域とすることにより形成される。ゲート酸化膜（図示せず）を介して形成されたゲートＧに対向するＰsub の表面は、ゲートに正の電圧を印加することによりＮ型に反転しＮ型チャネルを形成する。
【００３０】
このＮ型チャネルのしきい値電圧をＶthnとすれば、図４（ｂ）の電位分布に示されるように、ゲートＧ及びドレインＤにそれぞれ電圧ＶA ／２を印加した状態でチャネルの電位はＶA ／２−Ｖthnに設定される。
【００３１】
ソースＳに十分な数の電子ｑ-が存在すれば、ソースＳの電位もチャネルと同様、ＶA ／２−Ｖthnに設定される。この状態でソースＳの電子ｑ-は、熱エネルギーによりチャネルを越えて、より電位の高いドレインＤに流入する。すなわち、ソースキャパシタＣapn が接続されたソースＳから供給される過剰電子ｑ-は、チャネルの障壁電位を越えてドレインＤに吸収される。
【００３２】
ソースＳの電位は残留電子の電位で設定されるのでチャネル電位以下にはなりえず、ソースＳの電位はチャネルと同電位に設定される。またソースＳの電位はＶA ／２−Ｖthnであり、ドレインＤの電位は電位分布に矢示したようにＶA ／２であるから、ソースキャパシタＣapn に蓄積された電子をゲートＧ及びドレインＤにＶA ／２の電圧を加えたＮＭＯＳを介してドレイン側に流せば、ソース・ドレイン間にＶthnの電位差を生じることになる。
【００３３】
本発明のセンスアンプ回路のＦ／Ｆを構成するＰＭＯＳ、Ｑ1 又はＱ2 の初期状態における電位分布を図５に示す。図５（ａ）はその等価回路であり、ＰＭＯＳのソースＳにソースキャパシタＣapp の一方の端子が接続される。なお、Ｃapp 他方の端子はバイアス電圧ＶPLATE に接続される。
【００３４】
初期状態では１対のビット線ＢＬ、／ＢＬがプリチャージ動作でイコライズされ、ＶA ／２に設定されるので、図５（ａ）に示すＮＭＯＳのゲートＧ及びドレインＤには、それぞれ電圧ＶA ／２が印加される。
【００３５】
前記ＰＭＯＳの断面構造を図５（ｂ）の上部に示す。ここで前記ソース領域Ｓ及びドレイン領域Ｄは、Ｎ型シリコン基板Ｎsub にＢ（硼素）等のＰ型不純物を注入・拡散し、ｐ+ 領域とすることにより形成される。ゲートＧに対向するＮsub の表面は、ゲートに負の電圧を印加することによりＰ型に反転し、Ｐ型チャネルを形成する。
【００３６】
そのしきい値電圧をＶthpとし、キャパシタＣapp に蓄積された電子をゲートＧ及びドレインＤにそれぞれ電圧ＶA ／２が印加されたＰＭＯＳを介してドレイン側に流せば、図５（ｂ）の電位分布に示すように、ソース・ドレイン間にＶthの電位差を生じる。なお、ＰＭＯＳの内部では、前記キャパシタＣapp に蓄積された電子は正の電荷ｑ+をもつ正孔として電流が流れるので、図５（ｂ）では図４（ｂ）の電位の符号が反転して示されている。
【００３７】
なお、図４（b）及び図５（b）で説明したＮＭＯＳ及びＰＭＯＳの内部における電位分布は、以下の実施の形態に示す本発明のセンスアンプ回路の動作を理解するのに役立てられる。
【００３８】
次に図６を用いて本発明の第２の実施の形態に係る半導体装置のセンスアンプ回路の構造について説明する。センスアンプ回路のＦ／Ｆの等価回路が図６（ａ）に示されている。このＦ／ＦはＮＭＯＳ側にソースキャパシタＣapn 、及びＰＭＯＳ側にソースキャパシタＣapp が接続される。第２の実施の形態では、これらのソースキャパシタが、それぞれトレンチ型の３次元構造を備えることに特徴がある。
【００３９】
先に図１で説明したように、ＰＭＯＳ、Ｑ1 、Ｑ2 はセンスアンプ回路のＦ／Ｆを構成するＰＭＯＳ側のトランジスタ、ＮＭＯＳ、Ｑ3 、Ｑ4 はＮＭＯＳ側のトランジスタである。Ｃapp はＰＭＯＳ側のソースキャパシタであり、ＰＭＯＳ、Ｑ1 、Ｑ2 の共通ソースとバイアス電圧ＶPLATEとの間に接続される。
【００４０】
Ｃapn はＮＭＯＳ側のソースキャパシタであり、ＮＭＯＳ、Ｑ3 、Ｑ4 の共通ソースとバイアス電圧ＶPLATEとの間に接続される。
【００４１】
また、ＰＭＯＳ、Ｑ1 とＮＭＯＳ、Ｑ3 のゲート、及びＰＭＯＳ、Ｑ2 とＮＭＯＳ、Ｑ4 のゲートは、それぞれ互いに接続される。ビット線ＢＬは、前記Ｑ1 、Ｑ3 の共通ドレインと前記Ｑ2 、Ｑ4 の共通ゲートに接続され、相補ビット線／ＢＬは、前記Ｑ2 、Ｑ4 の共通ドレインと前記Ｑ1 、Ｑ3 の共通ゲートに接続される。
【００４２】
図６（ａ）に示すように、第１の相補型インバータＱ1 、Ｑ3 と、第２の相補型インバータＱ2 、Ｑ4 とを組み合わせたＦ／Ｆが１対のビット線ＢＬ、／ＢＬの電位をラッチしセンス動作をすることにより、ビット線ＢＬ、／ＢＬに接続されたメモリセルとの記憶情報の入出力が行われる。
【００４３】
図６（ｂ）は、図６（ａ）におけるＦ／Ｆのパターンレイアウトを示す平面図である。図６（ｂ）の左がＮＭＯＳ側、右がＰＭＯＳ側である。図６（ｂ）に示すＦ／Ｆの平面図は、Ｎ型ポリシリコン１からなるＰＭＯＳ、Ｑ1 、Ｑ2 のゲートと、Ｐ型ポリシリコン２からなるＮＭＯＳ、Ｑ3 、Ｑ4 のゲートと、参照番号３のメタル０（１層目金属配線）からなる１対のビット線ＢＬ、／ＢＬと、参照番号４のメタル１（２層目金属配線）からなるＱ1 、Ｑ2 及びＱ3 、Ｑ4 の共通ソースと、１対のビット線ＢＬ、／ＢＬ（メタル０）とＱ1 〜Ｑ4 のドレインとを接続するＭ０コンタクト５と、ＮＭＯＳ、Ｑ1 、Ｑ2 のソース・ドレイン領域となるＮ型拡散層６と、ＰＭＯＳ、Ｑ3 、Ｑ4のソース・ドレイン領域となるＰ型拡散層７と、Ｎウエル８とで構成される。
【００４４】
また、本発明のＰＭＯＳ側のソースキャパシタＣapp 、及びＮＭＯＳ側のソースキャパシタＣapn は、左右各２個のトレンチ９を用いて３次元構造に形成され、Ｍ１コンタクト１０を用いてＱ1 〜Ｑ4 の共通ソース（メタル１）に接続される。
【００４５】
図６（ｃ）は、図６（ｂ）の断面構造を示す図である。図６（ｂ）に対応して、左がＮＭＯＳ側、右がＰＭＯＳ側であり、対応する部分に同一の参照番号を付している。なお、図６（ｃ）の断面図において、図６（ｂ）の金属配線（メタル０、メタル１）３、４の交差部分の構造は省略されている。
【００４６】
図６（ｃ）に示す本発明のトレンチ型ソースキャパシタの断面構造は、Ｐ型シリコン基板Ｐsub １１に不純物イオンを注入又は拡散することによりＮＭＯＳ側に形成されたＮ型拡散層６と、このＮ型拡散層６とＰ型シリコン基板Ｐsub １１に不純物イオンを注入又は拡散することにより形成されたＮウエル１２とを分離するＰウエル１２ａと、ＰＭＯＳ側に形成されたＰ型拡散層７とＰsub １１とを分離するＮウエル８と、本発明のソースキャパシタＣapp 及びＣapn を形成するトレンチ９と、前記トレンチに形成されたソースキャパシタの一方の電極となる蓄積ノード９ａ及び誘電体膜９ｂと、ソースキャパシタの他方の電極となるＮウエル１２と、Ｎ型拡散層６及びＰ型拡散層７と金属配線４（メタル１からなる共通ドレイン配線）とを接続するＭ1 コンタクト１０から構成される。
【００４７】
前記トレンチ型ソースキャパシタの蓄積ノード９ａは、図６（ｃ）に示す例では、各２個のトレンチの間でＮＭＯＳ側の共通ソースとなるＮ型拡散層６及びＰＭＯＳ側の共通ソースとなるＰ拡散層７にそれぞれ接続される。
【００４８】
次に図７を用いて本発明の第３の実施の形態に係る半導体記憶装置のセンスアンプ回路の構造について説明する。図７に示すセンスアンプ回路のＦ／Ｆは、前記ＮＭＯＳ側のソースキャパシタＣapn 、及びＰＭＯＳ側のソースキャパシタＣapp が、それぞれスタック型の３次元構造を備えることに特徴がある。
【００４９】
図７（ａ）は、ＰＭＯＳ側及びＮＭＯＳ側のソースキャパシタＣapp 、Ｃapn を含むＦ／Ｆのパターンレイアウトを示す平面図である。太い破線の領域１５は、ＰＭＯＳ側、及びＮＭＯＳ側のスタック型ソースキャパシタの平面形状を示している。これらのスタック型ソースキャパシタは、キャパシタコンタクト１６によりそれぞれＮＭＯＳ及びＰＭＯＳの共通ソース領域となるＮ型拡散層６、Ｐ型拡散層７と接続され、さらにこれらの共通ソース領域がＭ1 コンタクト１０を介して参照番号４のメタル１からなる共通ソース線（参照番号４のメタル１）に接続される。
【００５０】
蓄積ノード１５ａ及び誘電体膜１５ｂを含むＰＭＯＳ側とＮＭＯＳ側のスタック型ソースキャパシタ１５の断面形状が、図７（ｂ）に示されている。これらのスタック型ソースキャパシタは、キャパシタコンタクト１６を介してそれぞれＮＭＯＳ及びＰＭＯＳの共通ソース領域となるＮ型拡散層６とＰ拡散層７に接続され、さらにこれらの共通ソースがＭ1 コンタクト１０を介して共通ソース線に接続される。なお、シリコン基板Ｐsub１１とＰ型拡散層７とはＮウエル８により分離される。
【００５１】
次に、本発明の第４の実施の形態に係る半導体記憶装置のセンス動作について説明する。第４の実施の形態では、第１乃至第３の実施の形態で説明したセンスアンプ回路を用いて、セルキャパシタに記憶された電荷を読み出すセンス動作について述べる。
【００５２】
図８（ａ）に示すＰＭＯＳ側のソースキャパシタＣapp 及びＮＭＯＳ側のソースキャパシタＣapn を、Ｑ1 〜Ｑ4 からなるＣＭＯＳ型Ｆ／Ｆの共通ソースにそれぞれ接続した本発明のセンスアンプ回路において、ワード線ＷＬが選択されれば、セルトランジスタＱc が活性化され、セルキャパシタＣc の電荷がビット線ＢＬに放電される。ここで破線の矢印は電子の流れの方向を示している。
【００５３】
この放電により変化したビット線ＢＬの電位がビット線プリチャージ電圧ＶA ／２よりも高い場合（図８（ａ）のＢＬの太い矢印参照）、破線の囲みで示すビット線ＢＬに接続されたＮＭＯＳ、Ｑ4 のゲート電位は高くなる。ＮＭＯＳ、Ｑ4 のゲート電位が高くなれば、図８（ｂ）に示すようにＮＭＯＳ、Ｑ4 のゲート直下のチャネル電位も上昇し、ＮＭＯＳ、Ｑ4 のソースに接続されたソースキャパシタＣapn の蓄積電荷は、図８（ａ）、図８（ｂ）の破線で矢示するように相補ビット線／ＢＬに放電される。
【００５４】
次に図９（ａ）に示すように、相補ビット線／ＢＬの電圧が低くなれば破線の囲みで示すＰＭＯＳ、Ｑ1 はオン状態となり、ソースキャパシタＣapp に蓄積された電荷は、図９（ａ）、図９（ｂ）の破線で矢示するように、ビット線ＢＬに放電される。
【００５５】
上記したように、ＰＭＯＳ、Ｑ1 とＮＭＯＳ、Ｑ4 とは正帰還回路を構成している。ソースキャパシタＣapn は相補ビット線／ＢＬを充電し、ソースキャパシタＣapp はビット線ＢＬを充電する。この正帰還回路により、図１０（ａ）、図１０（ｂ）、図１０（ｃ）に示すように、相補ビット線／ＢＬとＮＭＯＳ側のソースキャパシタＣapn 、及びビット線ＢＬとＰＭＯＳ側のソースキャパシタＣapp が電荷を完全に共有するまで、ＰＭＯＳ、Ｑ1 とＮＭＯＳ、Ｑ4 のゲートが自動的に駆動される。
【００５６】
このとき、ビット線ＢＬの電圧変化分ΔＶBLは、次のように求めることができる。
【００５７】
ΔＶBL＝（Ｃc×ＶA／２＋Ｃapp×｜Ｖthp｜）／（ＣBL＋Ｃc＋Ｃapp）…（１）
また、相補ビット線／ＢＬの変化分ΔＶ/BL は、
ΔＶ/BL ＝Ｃapn ×｜Ｖthn ｜／（Ｃ/BL ＋Ｃapn ）            …（２）
ここで、Ｃc 、ＣBL、Ｃ/BL は、それぞれセルキャパシタの容量、ビット線ＢＬの容量、相補ビット線／ＢＬの容量である。また、Ｖthp はＰＭＯＳ、Ｑ1 のしきい値電圧、Ｖthn はＮＭＯＳ、Ｑ4 のしきい値電圧である。
【００５８】
１対のビット線ＢＬ及び相補ビット線／ＢＬの間で得られる信号電圧
ΔＶsignalは、
ΔＶsignal＝ΔＶBL＋ΔＶ/BL                                   …（３）
大きな信号電圧ΔＶsignalを得るには、Ｖthp 、Ｖthn 、Ｃapp 、Ｃapn 、Ｃc 、ＶA が大きければよい。ここで、Ｃc ＝５０ｆＦ、Ｃ/BL ＝ＣBL＝３００ｆＦ、｜Ｖthn ｜＝｜Ｖthp ｜＝１．０Ｖ、Ｃapp ＝Ｃapn ＝１５０ｆＦ、ＶA ＝２．５Ｖを仮定してΔＶsignalを計算すれば、
ΔＶBL＝（５０×２．５／２＋１５０×｜−１．０｜）／（３００＋５０＋１５０）＝０．４２５Ｖ    …（４）
ΔＶ/BL ＝１５０×｜１．０｜／（３００＋１５０）＝０．３３３Ｖ…（５）
ΔＶsignal＝０．４２５Ｖ＋０．３３３Ｖ＝０．７５８Ｖ          …（６）
一方、従来のセンスアンプのΔＶsignal′は次のように求められる。
【００５９】
ΔＶsignal′＝Ｃc ×ＶA ／２／（ＣBL＋Ｃc ）                  …（７）
同じ仮定で計算すれば、
ΔＶsignal′＝５０×２．５／２／（３００＋５０）＝０．１７８Ｖ…（８）
式（６）と式（８）との比率をとれば、
ΔＶsignal／ΔＶsignal′＝４．２６                            …（９）
上記の例によれば、本発明のセンスアンプ回路では従来のセンスアンプ回路に比べて４．２６倍の高い信号電圧を得ることができる。
【００６０】
次に、本発明の第５の実施の形態に係る半導体記憶装置のリストア動作について説明する。第５の実施の形態では前記センス動作に引き続き、第１乃至第３の実施の形態で説明したセンスアンプ回路を用いてセルキャパシタに記憶されたセルデータを完全に復元するリストア動作について述べる。
【００６１】
図１１（ａ）に示すように、リストア動作はスイッチングトランジスタＱ5 、Ｑ6 をオン状態にして破線の囲みで示したオン状態のＰＭＯＳ、Ｑ1 を介してビット線ＢＬに電源電圧ＶA を接続し、同様に破線の囲みで示したオン状態のＮＭＯＳ、Ｑ4 を介して相補ビット線／ＢＬに電源電圧ＶSSを接続し、それぞれ電源電圧に等しくなるまで充電することにより行われる。
【００６２】
このとき、先に第４の実施の形態で説明したセンス動作の終了時点において、トランジスタＱ1 、Ｑ4 はオン状態となっているので、従来のリストア動作に比べて、読み出し動作からリストア動作への移行が容易になる利点がある。
【００６３】
図１１（ｂ）、図１１（ｃ）にそれぞれトランジスタＱ4 、Ｑ1 の内部における電位分布図を示す。先にセンス動作で説明した図１０（ｂ）、図１０（ｃ）の段階で、ビット線／ＢＬとＮＭＯＳ側のソースキャパシタＣapn 、及びビット線ＢＬとＰＭＯＳ側のソースキャパシタＣapp は、電荷を完全に共有するまで駆動されるので、リストア動作においてさらにＱ4 の内部電位がＶSS、Ｑ1 の内部電位ＶA になるまで、前記共有された電荷が太い矢印で示すようにシフトする。
【００６４】
次に、本発明の第６の実施の形態に係る半導体記憶装置のプリチャージ動作について説明する。第６の実施の形態では前記リストア動作に引き続き、図１２に示すようにスイッチングトランジスタ、Ｑ7 、Ｑ8 を用いて、１対のビット線ＢＬ、／ＢＬをＶA ／２の電源線に接続し、イコライズすることによりプリチャージ動作が行われる。
【００６５】
スイッチングトランジスタＱ7 、Ｑ8 による電源線ＶA ／２への接続は、実際には図１に示すように、第１のイコライズ信号φEQLnにより動作するＮＭＯＳ、Ｑ16、Ｑ17、Ｑ18からなる第１のイコライズ回路と、第２のイコライズ信号φEQLmにより動作するＮＭＯＳ、Ｑ19、Ｑ20、Ｑ21からなる第２のイコライズ回路によりなされるが、図１２では簡単のため、それぞれ１個のスイッチングトランジスタＱ7 、Ｑ8 で、電源線ＶA ／２に接続されるものとして示している。
【００６６】
プリチャージ動作において、１対のビット線ＢＬ、／ＢＬをＶA ／２にイコライズするのとほぼ同時に、図１１のスイッチングトランジスタＱ5 とＱ6 をオフ状態にする。このようにして図１２（ａ）、図１２（ｂ）、図１２（ｃ）の破線で矢示したように各ソースキャパシタＣapn 、Ｃapp 、及びビット線容量に蓄積された電荷が流れ、同時にＰＭＯＳ、Ｑ1 、Ｑ2 、及びＮＭＯＳ、Ｑ3 、Ｑ4 のドレイン、ソース、ゲート端子の電位は自動的に図４（ｂ）、図５（ｂ）に示す初期状態にリセットされる。
【００６７】
以上、第１乃至第６の実施の形態で、補助容量としてソースキャパシタ
Ｃapn とＣapp を備えた本発明のセンスアンプ回路の基本動作を説明したが、ここで図１３に示す動作遷移図を用いて、さらに本発明のセンスアンプ回路の動作と従来のセンスアンプ回路の動作との相違を明らかにする。
【００６８】
図１３（ａ）に従来のセンスアンプ回路の動作遷移図を示す。従来のセンスアンプ回路は、式（７）に示すように、セルキャパシタＣc に記憶情報として蓄えられた電荷が、単に一方のビット線ＢＬの容量ＣBLと、セルキャパシタＣc との間で配分されることにより、前記ビット線ＢＬの電圧変化がセンスアンプ回路の信号電圧ΔＶsignal′として出力される。
【００６９】
すなわち、図１３（ａ）に示すように、従来のセンスアンプ回路ではイコライズされた１対のビット線ＢＬ、／ＢＬの内、一方のビット線ＢＬの電圧変化のみが信号電圧ΔＶsignal′として出力され、引き続き行われるリストア動作に移る際、ΔＶsignal′が一旦ゼロになる回路特性を示している。
【００７０】
しかし、ソースキャパシタＣapn とＣapp を備えた本発明のセンスアンプ回路では、式（１）、式（２）、式（３）に示すように、ソースキャパシタＣapn とＣapp に蓄えられた電荷がＮＭＯＳ、Ｑ4 及びＰＭＯＳ、Ｑ1 を介して行われる正帰還作用により、１対のビット線ＢＬ及び／ＢＬの電位差を広げるように動作するので、ΔＶsignalとして図１３（ｂ）に示すように、従来に比べて大きな出力電圧を得ることができる。
【００７１】
また先に第５の実施の形態で説明したように、センス動作からリストア動作への移行が連続的に行われるので、従来に比べて遷移時間を短縮することが可能になる。
【００７２】
次に、本発明の第７の実施の形態に係る半導体記憶装置のセンス動作について説明する。第７の実施の形態では、本発明のセンスアンプ回路を用いて、第４の実施の形態と異なるセンス動作を行う手段について説明する。
【００７３】
図１４（ａ）に示すように、破線の丸囲みで示すスイッチングトランジスタＱ5 、Ｑ6 のしきい値電圧をＶthx、Ｖthy、スタンバイ時におけるゲート電圧をそれぞれＶX とＶY に設定する。ここで、Ｑ5 のゲート電圧ＶX はＶA ／２より多少低い電圧に、また、Ｑ6のゲート電圧ＶY はＶA ／２より多少高い電圧に設定する。
【００７４】
このとき、ＰＭＯＳ、Ｑ1 （又はＱ2 ）と、ＮＭＯＳ、Ｑ4 （又はＱ3 ）のソース電位とチャネル電圧の差は、図１４（ｃ）、図１４（ｂ）に示すように、それぞれΔＶX とΔＶY になる。このようにΔＶX 、ΔＶY のマージンをもたせることにより、ノイズによる誤動作を回避することができる。
【００７５】
このような回路設定で本発明のセンスアンプ回路を正常に動作させるためには、リストア時にスイッチングトランジスタＱ5 とＱ6 のソースとゲートとを図１４（ａ）に示すような電圧波形で駆動する必要がある。ここで、右上及び左下の波形はＱ5 とＱ6 が接続される電源線の電圧波形、左上及び右下の波形はＱ5 とＱ6 のゲートの電圧波形である。
【００７６】
図８〜図１３に示す動作と比較してセンスマージン等が小さくなるが、ノイズによる誤動作の可能性を少なくすることができる。なお本発明は上記の実施の形態に限定されることはない。その他本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００７７】
【発明の効果】
上述したように本発明の半導体記憶装置では、１対のビット線に接続されるセンスアンプ回路の相補型Ｆ／Ｆに含まれるＮＭＯＳ及びＰＭＯＳのソースに、セルキャパシタの電荷を補助する補助容量として３次元構造のトレンチ型又はスタック型ソースキャパシタがそれぞれ接続される。ワード線でメモリセルを選択すれば、前記相補型Ｆ／Ｆが自動的に作動し、ソースに接続されたソースキャパシタの電荷を前記１対のビット線に放電するセンス動作を行うことができる。
【００７８】
前記センス動作において、前記センスアンプ回路内に自動的に形成される前記ＮＭＯＳ及びＰＭＯＳの正の帰還回路により、前記１対のビット線間の微小信号電圧を増幅する高感度なセンス動作を行った後、オン状態にある前記ＮＭＯＳ及びＰＭＯＳを用いて引き続きリストア動作に移行することができる。
【００７９】
このようにすれば、低電圧で高速動作可能な、高感度のセンスアンプ回路を実現し、信号レベルの判別が困難な大容量ＤＲＡＭに適したセンスアンプ回路を備えた半導体記憶装置を提供することが可能になる。
【図面の簡単な説明】
【図１】第１の実施の形態に係るセンスアンプ回路の構成を示す図。
【図２】第１の実施の形態に係るセンスアンプ回路のメモリアレイにおける配置を示す図。
【図３】従来のセンスアンプ回路のメモリアレイにおける配置を示す図。
【図４】第１の実施の形態に係るセンスアンプ回路の相補型Ｆ／Ｆを構成するＮＭＯＳとソースキャパシタとの接続を示す図であって、
（ａ）はその等価回路を示す図。
（ｂ）はＮＭＯＳの断面図と初期電位分布を示す図。
【図５】第１の実施の形態に係るセンスアンプ回路の相補型Ｆ／Ｆを構成するＰＭＯＳとソースキャパシタとの接続を示す図であって、
（ａ）はその等価回路を示す図。
（ｂ）はＰＭＯＳの断面図と初期電位分布を示す図。
【図６】第２の実施の形態に係るセンスアンプ回路を構成する相補型Ｆ／ＦとＰＭＯＳ側及びＮＭＯＳ側のソースキャパシタの構造を示す図であって、
（ａ）はその等価回路を示す図。
（ｂ）はその平面図。
（ｃ）はトレンチ型キャパシタの構造を示す断面図。
【図７】第３の実施の形態に係るセンスアンプ回路を構成する相補型Ｆ／ＦとＰＭＯＳ側及びＮＭＯＳ側のソースキャパシタの構造をを示す図であって、
（ａ）はその平面図。
（ｂ）はスタック型キャパシタの構造を示す断面図。
【図８】第４の実施の形態のセンス動作に係るセンスアンプ回路とメモリセルを示す図であって、
（ａ）はそのセンス動作の途中を示す等価回路図。
（ｂ）はＮＭＯＳの断面図と電位分布の変化を示す図。
【図９】第４の実施の形態のセンス動作に係るセンスアンプ回路とメモリセルを示す図であって、
（ａ）はそのセンス動作の途中を示す等価回路図。
（ｂ）はＰＭＯＳの断面図と電位分布の変化を示す図。
【図１０】第４の実施の形態のセンス動作に係るセンスアンプ回路とメモリセルを示す図であって、
（ａ）はその最終段階を示す等価回路図。
（ｂ）はＮＭＯＳの断面図とセンス動作終了時の電位分布を示す図。
（ｃ）はＰＭＯＳの断面図とセンス動作終了時の電位分布を示す図。
【図１１】第５の実施の形態のリストア動作に係るセンスアンプ回路とメモリセルを示す図であって、
（ａ）はその等価回路図。
（ｂ）はＮＭＯＳの断面図と電位分布の変化を示す図。
（ｃ）はＰＭＯＳの断面図と電位分布の変化を示す図。
【図１２】第６の実施の形態のプリチャージ動作に係るセンスアンプ回路部とメモリセル部を示す図であって、
（ａ）はその等価回路図。
（ｂ）はＮＭＯＳの断面図と電位分布の変化を示す図。
（ｃ）はＰＭＯＳの断面図と電位分布の変化を示す図。
【図１３】本発明のセンスアンプ回路の動作遷移特性と従来のセンスアンプ回路の動作遷移特性とを比較する図。
【図１４】第７の実施の形態のセンス動作に係るセンスアンプ回路とメモリセルを示す図であって、
（ａ）はそのリストア時とセンス動作時の波形図と等価回路図。
（ｂ）はＮＭＯＳの断面図と電位分布の変化を示す図。
（ｃ）はＰＭＯＳの断面図と電位分布の変化を示す図。
【符号の説明】
１…Ｎ型ポリシリコン
２…Ｐ型ポリシリコン
３…メタル０
４…メタル１
５…Ｍ０コンタクト
６…Ｎ型拡散層
７…Ｐ型拡散層
８…Ｎウエル
９…トレンチ型キャパシタ
９ａ…蓄積ノード
９ｂ…誘電体膜
１０…Ｍ１コンタクト
１１…Ｐ型シリコン基板（Ｐsub）
１２…Ｎウエル
１２ａ…Ｐウエル
１５…スタック型キャパシタ
１５ａ…蓄積ノード
１５ｂ…誘電体膜
１６…キャパシタ・コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0004034476.tif 000007
【図７】
0004034476.tif 000008
【図８】
0004034476.tif 000009
【図９】
0004034476.tif 000010
【図１０】
0004034476.tif 000011
【図１１】
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【図１２】
0004034476.tif 000013
【図１３】
0004034476.tif 000014
【図１４】
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