(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の表面から所定の深さを有するように形成された複数の素子分離用トレンチの内部に絶縁物が形成されてなる素子分離領域と、
前記素子分離用トレンチの側壁から前記半導体基板に第１導電型不純物と第２導電型不純物がイオン注入されて熱拡散され、トレンチの側壁面に沿って縦方向に形成された第１導電型ピラー層およびそれに挟まれて縦方向に形成された第２導電型ピラー層からなる縦断面が三層サンドイッチ構造を有し、平面パターンが全体としてメッシュ状またはオフセットメッシュ状に形成されており、前記素子分離領域を囲む三層ピラーと、
前記第２導電型ピラー層の上部表面に形成された第２導電型不純物濃度が濃い第２導電型のベース領域と、
前記ベース領域の上部表面に選択的に形成された第１導電型のソース領域と、
前記ベース領域の上部表面における前記ソース領域と前記第１導電型ピラー層との間のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記三層ピラーの形成領域の周囲を囲むように前記半導体基板の表面から所定の深さを有するように形成された終端部トレンチの内部に絶縁物が埋め込まれてなる終端絶縁領域とを具備し、
前記半導体基板をドレイン領域とし、前記第１導電型ピラー層が前記ソース領域と前記ドレイン領域との間の電流経路となるMOS FET が構成されてなり、
前記素子分離用トレンチの深さDTと前記三層ピラーの幅WPの関係が、3.7 ≦DT／WP≦60を満たすことを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板と、
前記半導体基板の表面から所定の深さを有するように形成された複数の素子分離用トレンチの内部に絶縁物が形成されてなる素子分離領域と、
前記素子分離用トレンチの側壁から前記半導体基板に第１導電型不純物と第２導電型不純物がイオン注入されて熱拡散され、トレンチの側壁面に沿って縦方向に形成された第１導電型ピラー層およびそれに挟まれて縦方向に形成された第２導電型ピラー層からなる縦断面が三層サンドイッチ構造を有し、平面パターンが全体としてメッシュ状またはオフセットメッシュ状に形成されており、前記素子分離領域を囲む三層ピラーと、
前記第２導電型ピラー層の上部表面に形成された第２導電型不純物濃度が濃い第２導電型のベース領域と、
前記ベース領域の上部表面に選択的に形成された第１導電型のソース領域と、
前記ベース領域の上部表面における前記ソース領域と前記第１導電型ピラー層との間のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記三層ピラーの形成領域の周囲を囲むように前記半導体基板の表面から所定の深さを有するように形成された終端部トレンチの内部に絶縁物が埋め込まれてなる終端絶縁領域とを具備し、
前記半導体基板をドレイン領域とし、前記第１導電型ピラー層が前記ソース領域と前記ドレイン領域との間の電流経路となるMOS FET が構成されてなり、
前記素子分離用トレンチの深さDTと最小開口幅WTmin の関係が、5.5 ≦DT／WTmin ≦14.3を満たすことを特徴とする半導体装置。
【請求項３】
第１導電型の半導体基板と、
前記半導体基板の表面から所定の深さを有するように形成された複数の素子分離用トレンチの内部に絶縁物が形成されてなす素子分離領域と、
前記素子分離用トレンチの側壁から前記半導体基板に第１導電型不純物と第２導電型不純物がイオン注入されて熱拡散され、トレンチの側壁面に沿って縦方向に形成された第１導電型ピラー層およびそれに挟まれて縦方向に形成された第２導電型ピラー層からなる縦断面が三層サンドイッチ構造を有し、平面パターンが全体としてメッシュ状またはオフセットメッシュ状に形成されており、前記素子分離領域を囲む三層ピラーと、
前記第２導電型ピラー層の上部表面に形成された第２導電型不純物濃度が濃い第２導電型のベース領域と、
前記ベース領域の上部表面に選択的に形成された第１導電型のソース領域と、
前記ベース領域の上部表面における前記ソース領域と前記第１導電型ピラー層との間のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記三層ピラーの形成領域の周囲を囲むように前記半導体基板の表面から所定の深さを有するように形成された終端部トレンチの内部に絶縁物が埋め込まれてなる終端絶縁領域とを具備し、
前記半導体基板をドレイン領域とし、前記第１導電型ピラー層が前記ソース領域と前記ドレイン領域との間の電流経路となるMOS FET が構成されてなり、
前記素子分離用トレンチの深さDTとその最小開口幅WTmin と前記三層ピラーの幅WPの関係が、
3.7 ≦DT／WP≦60
5.5 ≦DT／WTmin ≦14.3
を満たすことを特徴とする半導体装置。
【請求項４】
第１導電型の半導体基板と、
前記半導体基板の表面から所定の深さを有するように形成された複数の素子分離用トレンチの内部に絶縁物が形成されてなる素子分離領域と、
前記素子分離用トレンチの側壁から前記半導体基板に第１導電型不純物と第２導電型不純物がイオン注入されて熱拡散され、素子分離用トレンチの側壁面に沿って縦方向に形成された第１導電型ピラー層およびそれに挟まれて縦方向に形成された第２導電型ピラー層からなる縦断面が三層サンドイッチ構造を有し、平面パターンが全体としてメッシュ状またはオフセットメッシュ状に形成されており、前記素子分離領域を囲む三層ピラーと、
前記第２導電型ピラー層の上部表面に形成された第２導電型不純物濃度が濃い第２導電型のベース領域と、
前記ベース領域の上部表面に選択的に形成された第１導電型のソース領域と、
前記ベース領域の上部表面における前記ソース領域と前記第１導電型ピラー層との間のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記三層ピラーの形成領域の周囲を囲むように前記半導体基板の表面から所定の深さを有するように形成された終端部トレンチの内部に絶縁物が埋め込まれてなる終端絶縁領域とを具備し、
前記半導体基板をドレイン領域とし、前記第１導電型ピラー層が前記ソース領域と前記ドレイン領域との間の電流経路となるMOS FET が構成されてなり、
前記終端部トレンチの最小開口幅WTEminと前記素子分離用トレンチの最小開口幅WTmin の関係が、WTEmin≧WTmin を満たすことを特徴とする半導体装置。
【請求項５】
前記素子分離領域は平面パターンが方形であり、
前記素子分離領域を囲む三層ピラーは平面パターンが全体としてメッシュ状に形成されており、該メッシュの交差部は交差角が90°の十字形であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記素子分離領域は平面パターンが方形であり、
前記素子分離領域を囲む三層ピラーは平面パターンが全体としてオフセットメッシュ状に形成されており、該オフセットメッシュの交差部は交差角が90°のＴ字形であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項７】
前記素子分離領域は平面パターンが六角形であり、
前記素子分離領域を囲む三層ピラーは平面パターンが全体としてメッシュ状に形成されており、該メッシュの交差部は交差角が120 °のＹ字形であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項８】
前記半導体基板は、N-エピ層を有するN+基板であり、前記第１導電型ピラー層の第１導電型不純物はヒ素、前記第２導電型ピラー層の第２導電型不純物はボロンであることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
前記素子分離領域は、
前記素子分離用トレンチの内壁に Si02 膜あるいはSi3 N4 膜を介してポリシリコンが埋め込まれていることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
前記ゲート絶縁膜は SiO2 であり、前記ゲート電極はポリシリコンあるいは金属シリサイドであることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特に半導体基板にそれぞれ深さ方向（縦方向）に形成されたN 型領域およびP 型領域が横方向に隣接するMOS FET 構造を有する半導体装置の構造に関するもので、低オン抵抗・高耐圧が要求されるパワースイッチング素子に使用される。
【０００２】
【従来の技術】
MOS FET を利用したパワースイッチング素子は、低オン抵抗化・高耐圧化が求められるが、従来のプレーナ構造のパワーMOS FET は、オン抵抗を下げると耐圧も下がり、高耐圧化するとオン抵抗が高くなるという相反する関係を有する。
【０００３】
即ち、プレーナ構造のパワーMOS FET は、例えばN+基板上に形成されたN-エピ層の表面にMOS 構造が形成されており、基板裏面からN-エピ層を介してMOS FETヘの電流経路をとっている。
【０００４】
このため、MOS FET のオン動作時の抵抗（オン抵抗）はN-エピ層の厚さに依存する。また、空乏層はN-エピ層中を伸びるので、耐圧はN-エピ層の厚さで決まる。このように、電流経路と耐圧を維持する領域が同一であるので、高耐圧化のためにN-エピ層の厚さを大きくとると、オン抵抗が上がり、逆に、N-エピ層の厚さを薄くしてオン抵抗を下げると、耐圧も下がるという相反する関係が存在しており、両者を満足させることは困難であった。
【０００５】
上記した従来のプレーナ構造のパワーMOS FET における低オン抵抗と高耐圧化との相反する関係を払拭し、低オン抵抗・高耐圧化を図るために、例えば" Cool mos-a new milestone in high voltage Power MOS " by L.Lorenz, G.Deboy（文献１）により、Super Junction（超接合）構造を有するMOS FET （クールMOS;独国 Siemens社の登録商標）が知られている（例えば特開平7-7154号）。
【０００６】
この超接合構造のパワーMOS FET は、図６に示すように、電流経路となるN+ピラー（pillar）領域71とドレイン・ソース間逆方向耐圧を維持するためのP+ピラー層72をそれぞれ深さ方向（縦方向）に形成している。
【０００７】
この構造により、オン抵抗はN ピラー層71の濃度に依存し、耐圧は、横方向へ空乏層を伸ばすので、N+ピラー層71とP+ピラー層72の濃度と幅で決まる。その結果、従来のプレーナ構造のパワーMOS FET に対して、同等のドレイン・ソース間逆方向耐圧（例えば600 Ｖ）を確保し、且つ、オン抵抗を約1/3 〜1/4 に低減させることが可能になる。
【０００８】
【発明が解決しようとする課題】
ところで、前記文献１に示されているMOS FET の製造プロセスは、シリコンのエピタキシャル成長とパターニングとイオン注入を複数回繰り返す必要があるので複雑である。このような非常に長いプロセスに伴い、費用と時間を必要とし、製造価格が大幅に上昇し、半導体チップのコスト面でメリットが少ない。
【０００９】
この点を改善すべく、本願出願人は、ディープトレンチMOS(Deep Trench MOS;DTMOS)の構造およびその製造方法を提案した。
【００１０】
ここで、上記提案に係るDTMOS FET の基本構造およびその製造方法について概略を説明しておく。
【００１１】
図７は、現在提案中のDTMOS FET の基本構造の一部を示す断面図である。
【００１２】
このDTMOS FET において、80はN++ 基板であり、その上面にN-エピ層（図示せず）が形成されており、その表面から所定の深さを有するように複数の素子分離用トレンチが形成され、その内部に絶縁物が埋め込まれることで素子分離領域85が形成されている。
【００１３】
この素子分離用トレンチの相互間には、縦断面が三層サンドイッチ構造のNPNピラーが形成されている。このNPN ピラーは、素子分離用トレンチの側壁から半導体基板にｎ型不純物（例えばヒ素;As ）とｐ型不純物（例えばボロン;B）がイオン注入されて熱拡散され、トレンチの側壁面に沿って縦方向に形成された断面短冊状のN+ピラー層84およびそれに挟まれて縦方向に形成された断面短冊状のP+ピラー層83からなる。
【００１４】
なお、上記２つのN+ピラー層84内での（As−B ）総量の合計とP+ピラー層83内での（B −As）総量とは、±5 ％以内の差で等しく設定されている。この不純物量の高精度の制御は、トレンチ側壁へのAs，B のイオン注入によって達成できる。
【００１５】
P+ピラー層83の上部にP+ベース(base)領域83a が形成され、その上部表面に選択的にN+ソース(Source)領域86が形成されており、このN+ソース領域86と前記N+ピラー層84とで挟まれたP 領域表面部分（チャネル領域）上にゲート酸化膜87を介してゲート電極88が形成されている。さらに、ゲート電極88を含む基板上に層間絶縁膜89が形成され、この層間絶縁膜89の開口部を介してN+ソース領域86にコンタクトするようにソース金属配線90が形成されている。
【００１６】
このような構造により、N+基板80をドレインとし、N+ピラー層84をソース・ドレイン間の電流経路とするパワーMOS FET 構造が実現されている。しかも、１つのNPN ピラーに２つのN+ピラー層84（ソース・ドレイン間電流経路）が存在するので、チャンネル密度が高く、オン抵抗（Ron ）の低減化が可能である。また、P+ピラー層83によりドレイン・ソース間逆方向耐圧の向上化が可能である。
【００１７】
次に、図７に示したDTMOS FET の製造工程を概略的に説明する。
【００１８】
まず、N++ 基板80上に形成されたN-エピ層の表面からN++ 基板80に達するトレンチを反応性イオンエッチング(RIE) にて形成する。この時、N-エピ層表面のトレンチ以外の部分は酸化膜で覆っている。
【００１９】
次に、例えば回転イオン注入法により、トレンチ側壁に約7 °の注入角度でAsおよびB のイオンを注入する。次に、1150℃で24時間以上の熱拡散により、As，B の同時拡散を行う。
【００２０】
この際、Asの拡散係数よりB の拡散係数の拡散係数が十分に大きいことにより、トレンチ側壁から、Asは約2.5 μｍ拡散してN+ピラー層84となり、B は約7.5 μｍ拡散するとともに両側からの拡散が重なってP+ピラー層83となる。即ち、熱処理後の構造は、内部のP+ピラー層83を挟んでトレンチ側壁部にN+ピラー層84が存在するNPN ピラーが完成する。
【００２１】
次に、トレンチ側面に熱酸化により酸化膜(SiO2 膜）を形成し、さらに、気相成長(Chemical Vapor Deposition;CVD）法により Si02 膜あるいはSiN 膜を形成する。
【００２２】
次に、化学的機械研磨(CMP) により基板表面を平坦化する。それ以降の工程は、プレーナ構造のMOS FET の製造工程と同様に行い、P+ピラー層83の上部にP+ベース領域83a を形成し、P+ベース領域83a 上の一部にN+ソース領域86、チャネル領域上にゲート酸化膜87を介してゲート電極 88 を形成することにより、N++ 基板80をドレインとし、N+ピラー層84を電流経路とするパワーMOS FET 構造を実現する。
【００２３】
即ち、上記製造方法は、N-エピタキシャル成長、ディープトレンチの形成、BイオンとAsイオンの同時インプラおよび熱拡散によるNPN ピラーの形成、トレンチ埋め込みによる素子分離領域の形成までの工程が比較的短くて済むので、前記超接合構造のパワーMOS FET の製造方法と比べて大幅な工程削減が可能となり、製造価格が激減する。
【００２４】
図８は、図７に示したDTMOS FET の一例としてストライプパターン型のDTMOSFET の平面パターンおよび断面構造の一部を示す斜視図である。
【００２５】
この構造は、各単位素子のNPN ピラーとトレンチ部をストライプパターン状に配置したものである。
【００２６】
図９は、図７に示したDTMOS FET の他の例として、ドットオフセットメッシュ型のDTMOS FET の平面パターンおよび断面構造の一部を示す斜視図である。なお、図８及び図９共に、先の絶縁膜89やゲート電極88などは図示を省略している。
【００２７】
この構造は、DTMOS のチャンネル密度を上げるために、平面円形のNPN ピラーをドットオフセットメッシュ状に配置したものである。
【００２８】
図１０は、図７乃至図９に示したDTMOS FET のNPN ピラーの改善例に係るDTMOS FET の構造の一例を示す断面図である。
【００２９】
図１０に示す構造は、図７乃至図９に示したDTMOS FET のN+ピラー層84の表面のうちでトレンチ側壁部に連なる一部にN++ 領域84a を形成するように変更したものある。これにより、電圧印加時にN+ピラー層84の表面に空乏層が達しないようにし、電界集中およびブレークダウンが発生し難くなる。この場合、N++ 領域84a はN+ソース領域86の形成時に同時に形成できるので、工程の増加は伴わない。
【００３０】
なお、図７乃至図９に示した構造では、トレンチ内部は絶縁物85で埋め込まれているが、トレンチ内部を酸化膜(SiO2 膜）等の絶縁物85で完全に埋め込むのには、長い時間を必要とする。また、埋め込み後の熱工程で、N+ピラー層84、P+ピラー層83のシリコンと上記 SiO2 膜等の絶縁物85の熱膨脹係数の差からトレンチ底部のシリコンに大きな熱応力が加わり、その部分に結晶欠陥が集中的に発生し、リーク電流が増加するおそれがある。この点を改善した例を以下に示す。
【００３１】
図１１は、図７乃至図９に示した素子分離領域11の改善例に係るDTMOS FET の構造の一例を示す断面図である。
【００３２】
図１１に示す構造は、図７乃至図９に示したDTMOS FET のトレンチ側面に絶縁膜85a を形成した後にトレンチ内部をポリシリコン(Poly Si) 85b で埋めるように変更したものである。トレンチ内部のポリシリコン85b は、電流経路ではなく、完全な埋め込みは必要でないので、高成長速度（短時間）で形成する（埋め込む）ことが可能である。
【００３３】
また、N+ピラー層84、P+ピラー層83のシリコンとトレンチ内部のポリシリコン85b の熱膨脹係数は等しいので、ポリシリコン85b の埋め込み後に熱工程を経てもトレンチ底部のシリコンに大きな熱応力が加わることはない。したがって、その部分に結晶欠陥が発生してリーク電流が増加するようなことは防止される。
【００３４】
なお、図１０に示したような絶縁物の構造を実現するためには、トレンチ側面に絶縁膜、例えば酸化膜(SiO2 膜）を形成した後、トレンチ内部をポリシリコンで埋め戻すようにしてもよい。この時、トレンチ内部のポリシリコンは、トレンチ側面の両側から成長させるので、短時間で埋込み可能である。
【００３５】
ところで、図７乃至図９に示したDTMOS FET の構造によれば、前述したように低オン抵抗化・高耐圧化を満足するが、さらに、素子分離領域および三層ピラーの平面パターン形状などを最適化することにより、オン抵抗特性、耐圧を改善することが望ましい。
【００３６】
また、上記提案に係るDTMOS FET の構造に部分的に類似する構造が、USP 4,754,310 、6,081,009 、特開平10-223896 号に開示されているが、これらは三層ピラー構造ではなく、素子分離領域および三層ピラーの平面パターン形状などの最適化について言及していない。
【００３７】
本発明は上記の問題点を解決すべくなされたもので、耐圧が高く、オン抵抗のより低減化が可能なDTMOS FET を実現し得る半導体装置を提供することを目的とする。
【００３８】
【課題を解決するための手段】
本発明の第１の半導体装置は、第１導電型の半導体基板と、前記半導体基板の表面から所定の深さを有するように形成された複数の素子分離用トレンチの内部に絶縁物が形成されてなる素子分離領域と、前記素子分離用トレンチの側壁から前記半導体基板に第１導電型不純物と第２導電型不純物がイオン注入されて熱拡散され、トレンチの側壁面に沿って縦方向に形成された第１導電型ピラー層およびそれに挟まれて縦方向に形成された第２導電型ピラー層からなる縦断面が三層サンドイッチ構造を有し、平面パターンが全体としてメッシュ状またはオフセットメッシュ状に形成されており、前記素子分離領域を囲む三層ピラーと、前記第２導電型ピラー層の上部表面に形成された第２導電型不純物濃度が濃い第２導電型のベース領域と、前記ベース領域の上部表面に選択的に形成された第１導電型のソース領域と、前記ベース領域の上部表面における前記ソース領域と前記第１導電型ピラー層との間のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記三層ピラーの形成領域の周囲を囲むように前記半導体基板の表面から所定の深さを有するように形成された終端部トレンチの内部に絶縁物が埋め込まれてなる終端絶縁領域とを具備し、前記半導体基板をドレイン領域とし、前記第１導電型ピラー層が前記ソース領域と前記ドレイン領域との間の電流経路となるMOS FET が構成されてなり、前記素子分離用トレンチの深さDTと前記三層ピラーの幅WPの関係が、3.7 ≦DT／WP≦60を満たすことを特徴とする。
【００３９】
また、本発明の第２の半導体装置は、第１導電型の半導体基板と、前記半導体基板の表面から所定の深さを有するように形成された複数の素子分離用トレンチの内部に絶縁物が形成されてなる素子分離領域と、前記素子分離用トレンチの側壁から前記半導体基板に第１導電型不純物と第２導電型不純物がイオン注入されて熱拡散され、トレンチの側壁面に沿って縦方向に形成された第１導電型ピラー層およびそれに挟まれて縦方向に形成された第２導電型ピラー層からなる縦断面が三層サンドイッチ構造を有し、平面パターンが全体としてメッシュ状またはオフセットメッシュ状に形成されており、前記素子分離領域を囲む三層ピラーと、前記第２導電型ピラー層の上部表面に形成された第２導電型不純物濃度が濃い第２導電型のベース領域と、前記ベース領域の上部表面に選択的に形成された第１導電型のソース領域と、前記ベース領域の上部表面における前記ソース領域と前記第１導電型ピラー層との間のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記三層ピラーの形成領域の周囲を囲むように前記半導体基板の表面から所定の深さを有するように形成された終端部トレンチの内部に絶縁物が埋め込まれてなる終端絶縁領域とを具備し、前記半導体基板をドレイン領域とし、前記第１導電型ピラー層が前記ソース領域と前記ドレイン領域との間の電流経路となるMOS FET が構成されてなり、前記素子分離用トレンチの深さDTと最小開口幅WTmin の関係が、5.5 ≦DT／WTmin ≦14.3を満たすことを特徴とする。
【００４０】
また、本発明の第３の半導体装置は、第１導電型の半導体基板と、前記半導体基板の表面から所定の深さを有するように形成された複数の素子分離用トレンチの内部に絶縁物が形成されてなす素子分離領域と、前記素子分離用トレンチの側壁から前記半導体基板に第１導電型不純物と第２導電型不純物がイオン注入されて熱拡散され、トレンチの側壁面に沿って縦方向に形成された第１導電型ピラー層およびそれに挟まれて縦方向に形成された第２導電型ピラー層からなる縦断面が三層サンドイッチ構造を有し、平面パターンが全体としてメッシュ状またはオフセットメッシュ状に形成されており、前記素子分離領域を囲む三層ピラーと、前記第２導電型ピラー層の上部表面に形成された第２導電型不純物濃度が濃い第２導電型のベース領域と、前記ベース領域の上部表面に選択的に形成された第１導電型のソース領域と、前記ベース領域の上部表面における前記ソース領域と前記第１導電型ピラー層との間のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記三層ピラーの形成領域の周囲を囲むように前記半導体基板の表面から所定の深さを有するように形成された終端部トレンチの内部に絶縁物が埋め込まれてなる終端絶縁領域とを具備し、前記半導体基板をドレイン領域とし、前記第１導電型ピラー層が前記ソース領域と前記ドレイン領域との間の電流経路となるMOS FET が構成されてなり、前記素子分離用トレンチの深さDTとその最小開口幅WTmin と前記三層ピラーの幅WPの関係が、3.7 ≦DT／WP≦605.5 ≦DT／WTmin ≦14.3を満たすことを特徴とする。
【００４１】
また、本発明の第４の半導体装置は、第１導電型の半導体基板と、前記半導体基板の表面から所定の深さを有するように形成された複数の素子分離用トレンチの内部に絶縁物が形成されてなる素子分離領域と、前記素子分離用トレンチの側壁から前記半導体基板に第１導電型不純物と第２導電型不純物がイオン注入されて熱拡散され、素子分離用トレンチの側壁面に沿って縦方向に形成された第１導電型ピラー層およびそれに挟まれて縦方向に形成された第２導電型ピラー層からなる縦断面が三層サンドイッチ構造を有し、平面パターンが全体としてメッシュ状またはオフセットメッシュ状に形成されており、前記素子分離領域を囲む三層ピラーと、前記第２導電型ピラー層の上部表面に形成された第２導電型不純物濃度が濃い第２導電型のベース領域と、前記ベース領域の上部表面に選択的に形成された第１導電型のソース領域と、前記ベース領域の上部表面における前記ソース領域と前記第１導電型ピラー層との間のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記三層ピラーの形成領域の周囲を囲むように前記半導体基板の表面から所定の深さを有するように形成された終端部トレンチの内部に絶縁物が埋め込まれてなる終端絶縁領域とを具備し、前記半導体基板をドレイン領域とし、前記第１導電型ピラー層が前記ソース領域と前記ドレイン領域との間の電流経路となるMOS FET が構成されてなり、前記終端部トレンチの最小開口幅WTEminと前記素子分離用トレンチの最小開口幅WTmin の関係が、WTEmin≧WTmin を満たすことを特徴とする。
【００４２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００４３】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る十字形メッシュパターンを有するDTMOS FET のチップの素子形成部の一部およびチップ終端部の一部の構造を示す断面図である。
【００４４】
このDTMOS FET において、10はN++ Si基板であり、その上面にN-エピ層（図示せず）が形成されており、その表面からN++ Si基板10内に達する所定の深さを有するように複数の素子分離用トレンチが形成され、その内部に絶縁物11が埋め込まれることで素子分離領域が形成されている。
【００４５】
上記素子分離用トレンチの相互間には、縦断面が三層サンドイッチ構造のNPNピラー12が形成されている。このNPN ピラー12は、素子分離用トレンチの側壁から半導体基板にｎ型不純物（例えばヒ素;As ）とｐ型不純物（例えばボロン;B）がイオン注入されて熱拡散され、トレンチの側壁面に沿って縦方向に形成された断面短冊状のN+ピラー層13およびそれに挟まれて縦方向に形成された断面短冊状のP+ピラー層14からなる。
【００４６】
なお、上記２つのN+ピラー層13内での（As−B ）総量の合計とP+ピラー層14内での（B −As）総量とは、±5 ％以内の差で等しく設定されている。つまり、N+ピラー層13とP+ピラー層14はほぼ同濃度であり、このような不純物量の高精度の制御は、トレンチ側壁へのAs,Bのイオン注入によって達成できる。
【００４７】
P+ピラー層14の上部には、DTMOS FET の所望の閾値電圧Ｖthを確保するために不純物濃度の濃いP+ベース(base)領域15が形成され、その上部表面に選択的にN+ソース(Source)領域16が形成されており、このN+ソース領域16と前記N+ピラー層13とで挟まれたP+ベース領域表面部分（チャネル領域）上にゲート酸化膜17を介してゲート電極18が形成されている。
【００４８】
さらに、ゲート電極18を含む基板上に層間絶縁膜19が形成され、この層間絶縁膜19の開口部を介してN+ソース領域16にコンタクトするようにソース金属配線20が形成されている。
【００４９】
そして、後述する図２に示すように、前記NPN ピラー12の形成領域の周囲を囲むようにN-エピ層の表面からN++ Si基板10内に達する所定の深さを有するように形成された終端部トレンチの内部に絶縁物11が埋め込まれることにより、終端絶縁領域が形成されている。
【００５０】
このような構造により、N++ Si基板10をドレインとし、N+ピラー層13がソース・ドレイン間の電流経路となるN 型のDTMOS FET(NMOS FET) が形成されており、しかも、１つのNPN ピラー12に２つのN+ピラー層13（ソース・ドレイン間電流経路）が存在するチャンネル密度の高いNMOS FET構造が実現されている。
【００５１】
なお、前記ゲート絶縁膜17は、基板の強度を保つために熱酸化膜(SiO2 ) が用いられており、ゲート電極18は、ポリシリコンあるいは金属シリサイドが用いられている。
【００５２】
次に、図１に示したDTMOS FET の製造工程の一例を説明する。
【００５３】
即ち、まず、N++ Si基板10上に低抵抗のN-エピ層を形成した後、N-エピ層の表面上にエッチングマスク（図示せず）を形成し、N-エピ層の表面からN++ Si基板10内まで達するように深いトレンチを形成する。
【００５４】
次に、例えば回転イオン注入法により、トレンチ側壁に約7 °の注入角度でN型不純物（本例ではAs）とP 型不純物（本例ではB ）をイオン注入する。この際、Asのイオン注入は、例えば加速電圧が60KeＶ、ドーズ量が4.1 ×1013ｃｍ-2の条件で行い、B のイオン注入は、例えば加速電圧が60KeＶ、ドーズ量が4 ×1013ｃｍ-2の条件で行う。
【００５５】
次に、1150℃、2000分以上の熱拡散により、As，B の同時拡散を行う。この際、B の拡散係数の拡散係数がAsの拡散係数より十分に大きいことにより、トレンチ側壁面に縦方向に沿う断面短冊状のN+ピラー層13およびそれに横方向に隣接するとともに両側からの拡散が重なった断面短冊状のP+ピラー層14が、それぞれほぼ同濃度で形成される。即ち、熱処理後の構造は、内部のP+ピラー層14を挟んで両側（トレンチ側壁部）にN+ピラー層13が存在するNPN ピラー12となる。
【００５６】
また、上記２つのN+ピラー層13内での（As−B ）総量の合計とP+ピラー層14内での（B −As）総量とは、±5 ％以内の差で等しくなる。この不純物量の高精度の制御は、前述したようなトレンチ側壁へのAs，B イオンの同時注入によって達成できる。
【００５７】
次に、トレンチ内部に絶縁物11を埋め込んだ後に、例えばCMP 法あるいはエッチングにより表面を平坦化する。本例では、トレンチ面に熱酸化により酸化膜(SiO2 膜）を形成し、さらに、気相成長(Chemical Vapor Deposition;CVD）法により Si02 膜あるいはSiN 膜を形成する。
【００５８】
この際、トレンチ内壁にSi3 N4 膜あるいは Si02 膜を形成した後に、トレンチ内に優先的にポリシリコン(Poly Si) を成長させて埋めるようにしてもよい。トレンチ内部のポリシリコンは、電流経路ではないので完全な埋め込みは必要でなく、トレンチ側面の両側から成長させることにより高成長速度での埋め込みが可能である。
【００５９】
次に、P+ピラー層14の上部表面のチャネル領域上にゲート絶縁膜17を介してゲート電極18を形成するとともに、P+ピラー層13の表面に選択的にN+ソース領域16を形成する。これにより、N++ Si基板10をドレインとし、N+ピラー層13をN+ソース領域16とドレインとの間の電流経路とするDTMOS FET が得られる。
【００６０】
図１に示した構造を有するNMOS FETによれば、図７を参照して前述した提案例の構造を有するNMOS FETと同様に、オン抵抗の低減化・ドレイン・ソース間逆方向耐圧の向上の両方を満足するパワーMOS FET を実現することができる。
【００６１】
さらに、本例においては、素子分離領域および三層ピラーの平面パターン形状などが最適化され、オン抵抗特性、耐圧の改善が図られている。
【００６２】
図２は、図１中の素子分離領域、NPN ピラー12および終端絶縁領域21の一部の平面パターンを示す。
【００６３】
素子分離領域の絶縁物11は平面パターンが方形（例えば正方形）であり、素子分離領域に挟まれたNPN ピラー（三層ピラー）12は全体として平面パターンがメッシュ状に形成されており、該メッシュの交差部は交差角が90°の十字形である。
【００６４】
このようにNPN ピラー12が全体としてメッシュ状に形成されているので、単位面積当りのNPN ピラー12の密度を高くすることができ、Ron を小さくすることができる。因みに、図８を参照して前述した提案例のストライプパターンを有するDTMOS FET と比べて、NPN ピラー12の密度は約２倍になり、Ron は40％以上減少する。
【００６５】
ここで、トレンチ加工後の洗浄工程や絶縁物形成工程でのSi基板の強度を確保し、NPN ピラー12が部分的に破壊することを防止するために、素子分離用トレンチの深さDTが約50μｍ以上の場合にはDT／WPの上限は≦60が適当である。DTが約60μｍの場合には、NPN ピラー12の幅WPを1 μｍ以上にすることが望ましい。
【００６６】
また、試作の結果では、WPは約16μｍ（N+ピラー層13の幅は約3 μｍ、P+ピラー層14の幅は約10μｍ）、DT／WP＝3.75が確認されている。
【００６７】
したがって、DT／WPの最適範囲は、3.7 ≦DT／WP≦60である。これにより、WPとして加工強度上許容できる範囲で最小となり、単位面積中のNPN ピラー12の密度が最大になり、Ron を最小化することができる。
【００６８】
一方、素子分離用トレンチの深さDTとその最小開口幅（NPN ピラー12間の最小間隔）WTmin との間にも最適範囲がある。即ち、Si基板の表面に対して垂直に形成された素子分離用トレンチの壁面に対して、As,Bのイオンを 4°〜10°の低い入射角で注入してNPN ピラー12を形成する際、イオン注入角が 4°未満であると、イオンビームの入射角が小さ過ぎて入射粒子の一部がSi面で反射し、予定通りのイオン打ち込み濃度が得られないことが分かった。したがって、tan(WTmin/DT)は 4°以上、つまり、DT／WTmin の上限は1/tan 4 °、DT／WTmin ≦14.3が適当である。また、トレンチ領域を極力減らして基板表面を有効に活用するためには、WTmin は極力小さい方が良いが、WTmin はトレンチ加工技術で決まり、誘導結合プラズマ（Inductively Coupled Plasma）を用いたRIE によるSiエッチングによる試作の結果は、DTが約60μｍ、WTmin が約8 μｍ、DT／WTmin ＝7.5 の場合と、DTが約55μｍ、WTmin が約10μｍ、DT／WTmin ＝5.5 の場合が確認されている。したがって、DT／WTmin の最適範囲は、5.5 ≦DT／WTmin ≦14.3である。これにより、WTmin を他の特性に対して支障のない範囲で最小化でき、基板表面を最も有効に活用することができる。
【００６９】
このような関係に設定することにより、図６に示した超接合構造のMOS FET のSiピラーを約30μｍのピッチのストライプパターンで形成した場合と比べて、単位面積当りのピラー面積が約２倍に増大し、600 Ｖ系のDTMOS FET でRon が約40％以上も低減した。
【００７０】
一方、終端絶縁領域の終端部トレンチの素子形成領域側の壁面にも素子分離用トレンチの壁面と同様にAs,Bのイオンを注入し、終端部トレンチの素子形成領域側にNPN ピラー12を形成することによって、耐圧の低下を防止する必要がある。この場合、As,Bのイオンを注入するためには、終端部トレンチの最小開口幅WTEminは、素子分離用トレンチの最小開口幅（NPN ピラー12間の最小間隔）WTmin と同等以上である必要がある。したがって、WTEmin≧WTmin を満たすように設定されている。
【００７１】
ところで、第１の実施形態では、NPN ピラー12の平面パターンがメッシュ状に形成されており、該メッシュの交差部は交差角が90°の十字形である。上記NPNピラー12を形成するためのAs, B のイオン注入に際して、面内均一性を向上させるためにウエハを回転させて行う（回転イオン注入法）が、トレンチ壁面の十字形交差部は他の部分に比べて単位面積当りのイオン注入ドーズ量が低下する。この結果、図８を参照して前述した提案例のストライプパターンを有するDTMOS FET と比べて、耐圧が低下するおそれがある。
【００７２】
このような耐圧の低下を抑制するために、メッシュの交差部をＴ字形に変更した第２の実施形態、メッシュの交差部をＹ字形に変更した第３の実施形態について以下に説明する。
【００７３】
＜第２の実施形態＞
図３は、第２の実施形態に係るＴ字形オフセットメッシュパターンを有するDTMOS FET のチップの素子形成部の一部の平面パターンを示している。
【００７４】
図３に示す第２の実施形態のDTMOS FET は、図１および図２を参照して前述した第１の実施形態のDTMOS FET と比べて、NPN ピラー12の平面パターンが異なり、その他は同じであるので図２中と同一符号を付している。
【００７５】
即ち、素子分離領域は平面パターンが方形であるが、素子分離領域に挟まれたNPN ピラー12は、平面パターンが全体としてオフセットメッシュ状に形成されており、該オフセットメッシュの交差部は交差角が90°のＴ字形である。
【００７６】
このような構造によれば、トレンチ壁面のＴ字形交差部と他の部分との単位面積当りのイオン注入ドーズ量の均一性が向上し、第１の実施形態のDTMOS FET と比べて耐圧が10〜14％程度向上する。
【００７７】
＜第３の実施形態＞
図４は、第３の実施形態に係るＹ字形メッシュパターンを有するDTMOS FET のチップの素子形成部の一部の平面パターンを示している。
【００７８】
図４に示す第３の実施形態のDTMOS FET は、図１および図２を参照して前述した第１の実施形態のDTMOS FET と比べて、NPN ピラー12の平面パターンが異なり、その他は同じであるので図２中と同一符号を付している。
【００７９】
即ち、素子分離領域は平面パターンが六角形であり、素子分離領域に挟まれたNPN ピラー12は平面パターンが全体としてメッシュ状に形成されており、該メッシュの交差部は交差角が120 °のＹ字形である。
【００８０】
このような構造によれば、トレンチ壁面のＴ字形交差部と他の部分との単位面積当りのイオン注入ドーズ量の均一性がより向上し、耐圧がより向上し、図８を参照して前述した提案例のストライプパターンを有するDTMOS FET と同等の耐圧が得られる。
【００８１】
しかも、単位面積当りのNPN ピラー12の密度をより高くすることができ、Ronをより小さくすることができる。因みに、図８を参照して前述した提案例のストライプパターンを有するDTMOS FET と比べて、Ron は40％以上減少する。
【００８２】
図５は、前記第２の実施形態のＴ字形オフセットパターンを有するDTMOS FETと前記第３の実施形態のＹ字形メッシュメッシュパターンを有するDTMOS FET のチャネル密度を、図８を参照して前述した提案例のストライプパターンを有するDTMOS FET 、図９を参照して前述した提案例のドットオフセットメッシュパターンを有するDTMOS FET のチャネル密度と対比して示す。
【００８３】
ここでは、素子分離領域用トレンチの開口幅WT＝8 μｍ、N+ピラー層13の幅Was ＝2.5 μｍの条件で、Siメサ幅（NPN ピラー12間の間隔）Wmを変化させた場合のチャネル密度を示す。
【００８４】
この図から、Wmが6 μｍ未満ではＴ字形オフセットメッシュパターンのチャネル密度が高く、Wmが6 μｍを越えるとＹ字形オフセットメッシュパターンのチャネル密度が高くなることが分かる。
【００８５】
＜各実施形態の変形例＞
また、図１０に示したように、N+ピラー層13の表面のうちでトレンチ側壁部に連なる一部にN++ 領域を形成することにより、電圧印加時にN+ピラー層13の表面に空乏層が達しないようにしてもよい。
【００８６】
また、素子分離領域および終端絶縁領域は、図１１に示したように、トレンチ内壁に誘電膜（例えばSi3 N4 あるいは SiO2 ）が形成された後に、絶縁物（ポリシリコンあるいは SiO2 ）が埋め込まれてもよい。
【００８７】
なお、上記説明では、N 型のDTMOS FET を示したが、P 型のDTMOS FET にも同様に本発明を適用することができる。この場合には、第１導電型がp 型、第２導電型がn 型であり、PNP ピラー層中のP+ピラー層がP+ソース領域とドレインとの間の電流経路となる。
【００８８】
【発明の効果】
上述したように本発明によれば、耐圧が高く、オン抵抗のより低減化が可能なDTMOS FET を実現し得る半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る十字形メッシュパターンを有するDTMOS FET のチップの素子形成部の一部およびチップ終端部の一部の構造を示す断面図。
【図２】図１中のチップの平面パターンの一部を示す図。
【図３】第２の実施形態に係るＴ字形オフセットメッシュパターンを有するDTMOS FETのチップの素子形成部の一部およびチップ終端部の一部の平面パターンを示す図。
【図４】第３の実施形態に係るＹ字形メッシュパターンを有するDTMOS FET のチップの素子形成部の一部およびチップ終端部の一部の平面パターンを示す図。
【図５】第２の実施形態のDTMOS FET と第３の実施形態のDTMOS FET のチャネル密度を示す特性図。
【図６】従来の超接合構造のパワーMOS FET の一部を示す断面図。
【図７】現在提案中のDTMOS FET の基本構造の一部を示す断面図。
【図８】図７に示したDTMOS FET の一例としてストライプパターン型のDTMOS FET の平面パターンおよび断面構造の一部を示す斜視図。
【図９】図７に示したDTMOS FET の他の例として、ドットオフセットメッシュパターン型のDTMOS FET の平面パターンおよび断面構造の一部を示す斜視図。
【図１０】図７乃至図９に示した構造のSiピラーの改善例に係るDTMOS FET の構造の一例を示す断面図。
【図１１】図７乃至図９に示した構造の素子分離領域の改善例に係るDTMOS FET の構造の一例を示す断面図。
【符号の説明】
10…N++ Si基板、
11…絶縁物、
12…NPN ピラー、
13…N+ピラー層、
14…P+ピラー層、
15…P+ベース領域、
16…N+ソース領域、
17…ゲート絶縁膜、
18…ゲート電極、
19…層間絶縁膜、
20…ソース金属配線。
【図１】
0004088033.tif 000002
【図２】
0004088033.tif 000003
【図３】
0004088033.tif 000004
【図４】
0004088033.tif 000005
【図５】
0004088033.tif 000006
【図６】
0004088033.tif 000007
【図７】
0004088033.tif 000008
【図８】
0004088033.tif 000009
【図９】
0004088033.tif 000010
【図１０】
0004088033.tif 000011
【図１１】
0004088033.tif 000012