(57)【特許請求の範囲】
【請求項１】
複数のNANDセルストリングからなるメインメモリセルアレイを備えた不揮発性半導体メモリ装置のメモリセルアレイ構造において、
プログラム及び消去動作では前記メインメモリセルアレイのメインビットラインと動作的に連結され、リード動作では前記メインビットラインと電気的に遮断されて前記メインメモリセルアレイのリードパスとは別途のリードパスをなし、前記メインメモリセルアレイのNANDセルストリングがもつメモリセルトランジスタの個数よりも少ない個数からなるNANDセルストリングを複数もつサブメモリセルアレイを具備し、
前記サブメモリセルアレイのリード経路は、前記メインメモリセルアレイのリード経路とは別途に区別され、
前記メインメモリセルアレイの場合は、前記メインビットラインに連結されたページバッファをセンスアンプとして用いてデータを感知し、
前記サブメモリセルアレイの場合は、プログラム及び消去動作のときに前記ページバッファを用い、リード動作のときには前記ページバッファを用いずに、別途の独立的なセンスアンプを用いる、
ことを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記サブメモリセルアレイは複数のサブアレイブロックからなり、前記サブアレイブロックは複数のI/Oサブアレイからなり、前記I/Oサブアレイは複数のNANDセルストリングを含むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置のメモリセルアレイ構造。
【請求項３】
前記I/Oサブアレイは単一のワードラインに連結されたことを特徴とする請求項２に記載の不揮発性半導体メモリ装置のメモリセルアレイ構造。
【請求項４】
前記サブメモリセルアレイの前記NANDセルストリングは、
ドレインがサブビットラインのうち対応サブビットラインに連結され、ソースがフローティングゲートをもつメモリセルトランジスタのドレインに連結され、ゲートがストリング選択ラインに連結された第１選択トランジスタと、
ドレインが前記メモリセルトランジスタのソースに連結され、ソースが共通ソースラインに連結され、ゲートがグラウンド選択ラインに連結された第２選択トランジスタと、
前記第１と第２選択トランジスタの間で連結された前記メモリセルトランジスタと、から構成されることを特徴とする請求項２に記載の不揮発性半導体メモリ装置のメモリセルアレイ構造。
【請求項５】
前記サブメモリセルアレイは前記メインメモリセルアレイの場合よりも高速のデータリードを必要とするランダムアクセスのときに駆動されることを特徴とする請求項１に記載の不揮発性半導体メモリ装置のメモリセルアレイ構造。
【請求項６】
前記サブメモリセルアレイには前記メインメモリセルアレイの貯蔵データに対するインデックシング情報が貯蔵されたことを特徴とする請求項１に記載の不揮発性半導体メモリ装置のメモリセルアレイ構造。
【請求項７】
前記サブメモリセルアレイには高速のランダムアクセスが要求されるROMテーブル情報または前記メインメモリセルアレイの貯蔵データに対するインデックシング情報が貯蔵されたことを特徴とする請求項１に記載の不揮発性半導体メモリ装置のメモリセルアレイ構造。
【請求項８】
複数のNANDセルストリングからなるI/Oメインアレイを複数具備したメインアレイブロックをもつ第１メモリセルアレイを備えた不揮発性半導体メモリ装置のメモリセルアレイ構造において、
プログラム及び消去動作では前記第１メモリセルアレイのメインビットラインと動作的に連結され、リード動作では前記メインビットラインと電気的に遮断されて前記第１メモリセルアレイのリードパスとは別途のリードパスをなし、前記第１メモリセルアレイ内のNANDセルストリングがもつメモリセルトランジスタの個数よりも少ない個数でなるNANDセルストリングを複数もち、リード動作のときに前記第１メモリセルアレイのセンシングタイムよりも速いセンシングタイムをもつ第２メモリセルアレイを具備し、
前記第２メモリセルアレイのリード経路は、前記第１メモリセルアレイのリード経路とは別途に区別され、
前記第１メモリセルアレイの場合は、前記メインビットラインに連結されたページバッファをセンスアンプとして用いてデータを感知し、
前記第２メモリセルアレイの場合は、プログラム及び消去動作のときに前記ページバッファを用い、リード動作のときには前記ページバッファを用いずに、別途の独立的なセンスアンプを用いる、
ことを特徴とする不揮発性半導体メモリ装置のメモリセルアレイ構造。
【請求項９】
前記第１メモリセルアレイのリードパスと前記第２メモリセルアレイのリードパスは、マルチプレクシング制御信号の論理レベルに従い前記リードパスのうち一つをデータ出力ラインに提供するデータ出力マルチプレクサにより前記出力ラインと連結されることを特徴とする請求項８に記載の不揮発性半導体メモリ装置のメモリセルアレイ構造。
【請求項１０】
前記第２メモリセルアレイの前記NANDセルストリングは、
ドレインがサブビットラインのうち対応サブビットラインに連結されソースがフローティングゲートをもつメモリセルトランジスタのドレインに連結されゲートがストリング選択ラインに連結された第１選択トランジスタと、
ドレインが前記メモリセルトランジスタのソースに連結されソースが共通ソースラインに連結されゲートがグラウンド選択ラインに連結された第２選択トランジスタと、
前記第１と第２選択トランジスタの間でドレイン‐ソースチャンネルが連結されコントロールゲートがワードラインに連結された前記メモリセルトランジスタと、から構成されることを特徴とする請求項９に記載の不揮発性半導体メモリ装置のメモリセルアレイ構造。
【請求項１１】
前記グラウンド選択ラインは前記ワードラインの電気伝導度よりも高い電気伝導度をもつメタルラインで形成または連結されることを特徴とする請求項１０に記載の不揮発性半導体メモリ装置のメモリセルアレイ構造。
【請求項１２】
前記ストリング選択ラインは前記ワードラインの電気伝導度よりも高い電気伝導度をもつメタルラインで形成または連結されることを特徴とする請求項１０に記載の不揮発性半導体メモリ装置のメモリセルアレイ構造。
【請求項１３】
電気的にプログラム及び消去可能な不揮発性半導体メモリ装置において、
ドレイン‐ソースチャンネルが互いに直列に連結されワードラインに連結されるコントロールゲートとデータ貯蔵用フローティングゲートをそれぞれもつ少なくとも２以上のメモリセルトランジスタをもち、メインビットラインと仮想接地にそれぞれ連結されたストリング選択トランジスタと接地選択トランジスタとの間に前記メモリセルトランジスタが連結された構造のNANDセルストリングを複数具備したメインアレイブロックを複数もつメモリセルアレイと、
プログラム及び消去動作では前記メインメモリセルアレイのメインビットラインと動作的に連結され、リード動作では前記メインビットラインと電気的に遮断されて前記メインメモリセルアレイのリードパスとは別途のリードパスをなし、前記メインメモリセルアレイのNANDセルストリングがもつメモリセルトランジスタの個数よりも少ない個数でなるNANDセルストリングを複数もつサブアレイブロックを具備したサブメモリセルアレイと、
シャットオフ信号に応じてサブビットラインを前記メインビットラインに選択的に連結するサブビットラインセレクタと、
前記メインビットラインとメインデータライン間に接続されて選択されたメモリセルトランジスタのデータを判読しプログラム動作で前記メインビットラインにプログラム電圧を供給するページバッファと、
前記サブビットラインとサブデータライン間に連結されたサブアレイコラムセレクタと、
前記サブデータラインに接続されて前記サブメモリセルアレイ内の選択されたメモリセルトランジスタのデータを判読するセンスアンプと、
前記サブデータラインに電源供給電圧を提供する仮想パワーコントロール部と、
前記サブデータラインとメインデータライン上に導出されるデータを共通出力ラインを通して選択的に出力するデータ出力マルチプレクサと、
プログラム動作のときに外部から印加するデータを入力バッファリングして前記メインデータラインに提供する入力バッファと、を具備し、
前記サブビットラインが前記サブメモリセルアレイ内のNANDセルストリングと接続され、
前記サブメモリセルアレイのプログラムは、前記ページバッファを用いて行っている、ことを特徴とする不揮発性半導体メモリ装置。
【請求項１４】
前記サブメモリセルアレイは複数のサブアレイブロックからなり、前記サブアレイブロックは８個のI/Oサブアレイからなり、前記I/Oサブアレイは複数のNANDセルストリングを含むことを特徴とする請求項１３に記載の不揮発性半導体メモリ装置。
【請求項１５】
前記I/Oサブアレイは単一のワードラインに連結されることを特徴とする請求項１４に記載の不揮発性半導体メモリ装置。
【請求項１６】
前記サブメモリセルアレイの前記NANDセルストリングは、
ドレインがサブビットラインのうち対応サブビットラインに連結されソースがフローティングゲートをもつメモリセルトランジスタのドレインに連結されゲートがストリング選択ラインに連結された第１選択トランジスタと、
ドレインが前記メモリセルトランジスタのソースに連結されソースが共通ソースラインに連結されゲートがグラウンド選択ラインに連結された第２選択トランジスタと、
前記第１と第２選択トランジスタの間でドレイン‐ソースチャンネルが連結されコントロールゲートがワードラインに連結された前記メモリセルトランジスタと、から構成されることを特徴とする請求項１４に記載の不揮発性半導体メモリ装置。
【請求項１７】
前記サブメモリセルアレイは前記メインメモリセルアレイの場合よりも高速のデータリードを必要とするランダムアクセスのときに駆動されることを特徴とする請求項１３に記載の不揮発性半導体メモリ装置。
【請求項１８】
前記サブメモリセルアレイには前記メインメモリセルアレイの貯蔵データに対するインデックシング情報が貯蔵されることを特徴とする請求項１３に記載の不揮発性半導体メモリ装置。
【請求項１９】
前記サブメモリセルアレイには高速のランダムアクセスが要求されるROMテーブル情報または前記メインメモリセルアレイの貯蔵データに対するインデックシング情報が貯蔵されることを特徴とする請求項１３に記載の不揮発性半導体メモリ装置。
【請求項２０】
前記グラウンド選択ラインは前記ワードラインの電気伝導度よりも高い電気伝導度をもつメタルラインで形成または連結されることを特徴とする請求項１６に記載の不揮発性半導体メモリ装置。
【請求項２１】
前記ストリング選択ラインは前記ワードラインの電気伝導度よりも高い電気伝導度をもつメタルラインで形成または連結されることを特徴とする請求項１６に記載の不揮発性半導体メモリ装置。
【請求項２２】
複数のNANDセルストリングからなるメインメモリセルアレイを備えた不揮発性半導体メモリ装置のメモリセルアレイをアクセスする方法において、
前記メインメモリセルアレイのNANDセルストリングがもつメモリセルトランジスタの個数よりも少ない個数でなるNANDセルストリングを複数もつサブメモリセルアレイを独立的に準備し、
前記サブメモリセルアレイのプログラム及び消去動作では前記サブメモリセルアレイのサブビットラインを前記メインメモリセルアレイのメインビットラインと動作的に連結することにより前記メインメモリセルアレイと同一のプログラム及び消去動作を行い、
前記サブメモリセルアレイのランダムアクセスリード動作では前記サブビットラインを前記メインビットラインと電気的に遮断し前記メインメモリセルアレイのリードパスとは別途のリードパスを形成することにより、前記メインメモリセルアレイのデータセンシングタイムより速いセンシングタイムでリード動作すし、
前記サブメモリセルアレイのリード経路は、前記メインメモリセルアレイのリード経路とは別途に区別され、
前記メインメモリセルアレイの場合は、前記メインビットラインに連結されたページバッファをセンスアンプとして用いてデータを感知し、
前記サブメモリセルアレイの場合は、プログラム及び消去動作のときに前記ページバッファを用い、リード動作のときには前記ページバッファを用いずに、別途の独立的なセンスアンプを用いる、
ことを特徴とする不揮発性半導体メモリ装置のメモリセルアレイアクセス方法。
【請求項２３】
ドレイン‐ソースチャンネルが直列に連結されコントロールゲートとフローティングゲートをそれぞれもつ少なくとも２以上のメモリセルトランジスタをもち、ビットラインと仮想接地にそれぞれ連結されたストリング選択トランジスタと接地選択トランジスタとの間に前記メモリセルトランジスタが連結されたNANDセルストリングを複数備えたメインアレイブロックを含み、複数のワードラインには前記メモリセルトランジスタのコントロールゲートが接続され、前記ワードラインと交差する複数のビットラインには前記ストリング選択トランジスタのドレインがそれぞれ対応するように連結されるメインメモリセルアレイを備えたNANDフラッシュメモリ装置において、
プログラム及び消去動作では前記メインメモリセルアレイのメインビットラインと動作的に連結され、リード動作では前記メインビットラインと電気的に遮断されて前記メインメモリセルアレイのリードパスとは別途のリードパスをなし、前記メインメモリセルアレイ内のNANDセルストリングがもつメモリセルトランジスタの個数よりも少ない個数でなるNANDセルストリングを複数もち、リード動作のときに前記メインメモリセルアレイのセンシングタイムよりも速いセンシングタイムをもつサブメモリセルアレイと、
前記メイン及びサブメモリセルアレイのデータをそれぞれ判読するための判読手段と、
前記判読手段を通して独立的に出力されるデータのうち一つを選択的に出力する共通出力手段と、から構成され、
前記サブメモリセルアレイのリード経路は、前記メインメモリセルアレイのリード経路とは別途に区別され、
前記メインメモリセルアレイの場合は、前記メインビットラインに連結されたページバッファをセンスアンプとして用いてデータ感知し、
前記サブメモリセルアレイの場合は、プログラム及び消去動作のときに前記ページバッファを用い、リード動作のときには前記ページバッファを用いずに、別途の独立的なセンスアンプを用いる、ことを特徴とするNANDフラッシュメモリ装置。
【請求項２４】
コントロールゲートとフローティングゲートをもつメモリセルがビットラインと仮想接地間にそれぞれストリング選択手段と接地選択手段を通して直列に連結されるようにした複数個のNANDセルストリングと、この複数個のNANDセルストリングのコントロールゲートを共通に接続したワードラインと、各NANDセルストリングに接続されるビットラインとをもつ複数のNANDセルブロックでNANDセルアレイを構成した電気的にプログラム及び消去の可能な不揮発性半導体メモリ装置において、
前記NANDセルアレイと同一構成のNANDセルメインアレイと、
このNANDセルメインアレイよりも前記NANDセルブロックの個数が少なく、かつNANDセルストリングのメモリセルの個数が少ないNANDセルサブアレイと、
このNANDセルサブアレイのビットラインであるサブビットラインを前記NANDセルメインアレイのビットラインであるメインビットラインに対して連結または遮断できるサブビットラインセレクタと、
前記NANDセルメインアレイのメインビットラインに接続されてメモリセルの状態を判読し、プログラムの時に前記メインビットラインにプログラム電圧を供給するページバッファと、
前記NANDセルサブアレイのサブビットラインに接続されて前記NANDセルサブアレイの複数本のサブビットラインのうち一部または全部を選択して別途に具備された回路に前記選択されたサブビットラインを連結するサブアレイコラムセレクタと、
このサブアレイコラムセレクタを通して選択されたサブビットラインのセル状態を判読するためのセンスアンプと、
前記サブアレイコラムセレクタを通して選択されたサブビットラインに所定の電源供給電圧を提供する仮想パワーコントロール部と、を具備し、
前記NANDセルサブアレイのプログラムのときに前記サブビットラインセレクタにより前記メインビットラインとサブビットラインが互いに電気的に接続され、
前記NANDセルサブアレイのリードのときに前記サブビットラインセレクタにより前記メインビットラインとサブビットラインが互いに電気的に遮断される、
前記NANDセルサブアレイのプログラムは、前記ページバッファを用いて行っている、
ことを特徴とする不揮発性半導体メモリ装置。
【請求項２５】
前記NANDセルサブアレイ内のNANDセルブロックに連結されるワードラインは１本であることを特徴とする請求項２４に記載の不揮発性半導体メモリ装置。
【請求項２６】
前記NANDセルサブアレイ内のNANDセルブロックのストリング選択手段に印加される信号は前記ワードラインよりも抵抗が少ない少なくとも一つ以上の連結手段を通して提供されることを特徴とする請求項２５に記載の不揮発性半導体メモリ装置。
【請求項２７】
前記NANDセルサブアレイの非動作のときにワードライン電圧はオフ状態をもつNANDセルのしきい値電圧よりも低いレベルに印加され、前記接地選択手段に印加される電圧は前記接地選択手段をターンオンさせることができる程度のレベルに印加されることを特徴とする請求項２４に記載の不揮発性半導体メモリ装置。
【請求項２８】
前記NANDセルサブアレイ内のNANDセルブロックの接地選択手段に印加される信号は前記ワードラインよりも抵抗が少ない少なくとも一つ以上の連結手段を通して提供されることを特徴とする請求項２５に記載の不揮発性半導体メモリ装置。
【請求項２９】
前記NANDセルサブアレイの非動作のときにワードライン電圧はオフ状態をもつNANDセルのしきい値電圧よりも低いレベルに印加され、前記ストリング選択手段に印加される電圧は前記ストリング選択手段をターンオンさせることができる程度のレベルに印加されることを特徴とする請求項２４に記載の不揮発性半導体メモリ装置。
【請求項３０】
前記連結手段をその一部とする選択ラインは、前記連結手段によって前記NANDセルブロック内の前記選択手段に３以上の部分で接続されることを特徴とする請求項２６または２８に記載の不揮発性半導体メモリ装置。
【請求項３１】
前記接続部分はI/Oアレイ単位に設けられることを特徴とする請求項３０に記載の不揮発性半導体メモリ装置。
【請求項３２】
メインメモリセルアレイとは別途にリード動作のときにアクセスされる規模が相対的に小さいサブメモリセルアレイを内装したことを特徴とする請求項２４に記載の不揮発性半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】
本発明は、不揮発性半導体メモリ装置のメモリセルアレイ構造、不揮発性半導体メモリ装置、同装置のメモリセルアレイアクセス方法、ＮＡＮＤフラッシュメモリ装置及び半導体メモリに関する。
【０００２】
【従来の技術】
通常、半導体メモリ装置は揮発性半導体メモリ装置と不揮発性半導体メモリ装置に大きく分かれる。揮発性半導体メモリ装置はさらにダイナミックランダムアクセスメモリとスタティックランダムアクセスメモリに分類される。このような揮発性半導体メモリ装置は読み出しと書き込みの速度面では速いが、外部電源供給が切れるとメモリセルに貯蔵された内容が消えてしまうという短所をもつ。一方、不揮発性半導体メモリ装置はマスクROM(mask read only memory: MROM)、プログラム可能ROM(programmable read only memory: PROM)、消去及びプログラム可能ROM(erasable programmable read only memory: EPROM)、電気的に消去及びプログラム可能ROM(electrically erasable programmable read only memory: EEPROM)などに分類される。
【０００３】
このような種類の不揮発性半導体メモリ装置は、外部から電源供給が中断されてもメモリセル内にその内容を永久的に保存できるので、電源が供給されるか否かに拘わらずに保存されるべき内容を記憶させるのに主に用いられる。しかし、前記MROM、PROM、EPROMの場合、一般使用者が電子的システムを通して自体に消去及び書き込み（またはプログラム）を行う作業が自由でない。即ち、オン-ボード(on-board)状態でプログラムされた内容を消去するかまたは再プログラムするのが容易でない。これとは異なって前記EEPROMの場合は電気的に消去及び書き込みを行う作業がシステム自体に可能であるので、継続して内容更新が必要なシステムプログラム貯蔵装置及び補助記憶装置への応用が持続的に拡大されている。
【０００４】
即ち、最近のコンピュータまたはマイクロプロセッサにより制御される種々の電子的装置は高密度の電気的に消去及びプログラム可能な前記EEPROMの開発を一層要求している。さらに、携帯用コンピュータまたはノートブックサイズのバッテリ電源コンピュータシステムにおいて補助メモリ装置として回転磁気ディスクをもつハードディスク装置を使用する場合は相対的に広い面積を占有するため、そのようなシステムの設計者らはより小さい面積ですむ高密度、高性能のEEPROMの開発に大きな興味を感じてきた。
【０００５】
高密度EEPROMを達成するためにはメモリセルが占有する面積を減らすのが重要な課題である。この課題を解決するためセル当たりの選択トランジスタの個数と、ビットラインとのコンタクトホールの個数を減らし得るNAND構造となったメモリセルをもつEEPROMが開発された。このようなNAND構造セルは1988年に発行されたIEDMのページ412〜415に題目“NEW DEVICE TECHNOLOGIES FOR 5V-ONLY 4Mb EEPROM WITH NAND STRUCTURE CELL”で開示されている。後述の本発明に対する徹底した理解を提供する意図の外には別の意図なしに前記NAND構造セルを以下に説明する。
【０００６】
前記NAND構造セルは、ドレインが対応ビットラインにコンタクトホールを通して接続された第１選択トランジスタと、ソースが共通ソースラインに接続された第２選択トランジスタと、前記第１選択トランジスタのソースと前記第２選択トランジスタのドレインとの間にチャンネルが直列に接続された８個のメモリトランジスタと、から構成される。NANDセルユニットはＰ型半導体基板上に形成されそれぞれのメモリトランジスタはそのソースとドレイン領域との間のチャンネル領域上にゲート酸化膜を介して形成されたフローティングゲートと、層間絶縁膜を通してこのフローティングゲート上に形成された制御ゲートと、を有している。
【０００７】
このNANDセルユニット内の選択されたメモリトランジスタをプログラムするためには、前記セルユニット内の全てのメモリトランジスタを一挙に消去させた後にプログラミング動作が行われる。全てのメモリトランジスタの同時消去動作（通常、フラッシュ消去といわれている）は０Ｖをビットラインに、17Vを第１選択トランジスタのゲートと全てのメモリトランジスタの制御ゲートに印加することによりなされる。即ち、全てのメモリトランジスタはエンハンスメントモードのトランジスタからなり、これを２進数“１”でプログラムされたトランジスタと仮定する。選択されたメモリトランジスタを２進数“０”でプログラムするためにはビットラインと第１選択トランジスタのゲート及び第１選択トランジスタと選択されたメモリトランジスタとの間のそれぞれのメモリトランジスタの制御ゲートに22Vが印加され、選択されたメモリトランジスタの制御ゲートと選択されたメモリトランジスタとソースラインとの間にあるそれぞれのメモリトランジスタの制御ゲート及び第２選択トランジスタのゲートには0Vが印加される。すると、選択されたメモリトランジスタは該トランジスタのドレインからフローティングゲートに正孔(hole)のF-Nトンネリング(Fowler-Nrodheim tunneling)が発生してプログラムされる。
【０００８】
しかし、このような方式によりプログラムすることの問題点は、選択されたメモリトランジスタのドレインに高電圧が印加されることにより惹起されたストレスを受けたゲート酸化膜が薄いゲート酸化膜漏洩電流の原因になるという点であり、よって、メモリセルのデータ保有能力が消去とプログラム回数の増加に従い段々減退され、その結果としてEEPROMの信頼性が低下する。
【０００９】
このような問題点を解決するためにNANDセルユニットがN型半導体基板に形成されたP型ウェル領域上に形成される改良された装置構造と、この装置構造を用いる改良された消去及びプログラム技術が1990年に発行されたSymposium on VLSI Technologyのページ129乃至130に題目“A NAND STRUCTURED CELL WITH A NEW PROGRAMMING TECHNOLOGY FOR HIGHLY RELIABLE 5V-ONLY FLASH EEPROM”で開示された。
【００１０】
このNANDセルユニット内にある全てのメモリトランジスタ、即ち、メモリセルの消去動作は全ての制御ゲートに0Vを印加しP型ウェル領域とN型基板に20Vの高電圧を印加することにより行われ、全てのメモリトランジスタのフローティングゲートから電子がＰ型ウェルに均一に放出されるようにする。その結果、それぞれのメモリトランジスタのしきい値電圧は約-4Vの負の電圧になり、２進論理“０”が貯蔵されたと仮定されるディプリーションモードのトランジスタの状態になる。
【００１１】
NANDセルユニット内の選択されたメモリトランジスタをプログラムするため、第１選択トランジスタのゲートと選択されたメモリトランジスタの制御ゲートには20Vの高電圧を印加し、第２選択トランジスタのゲートには0Vを、そして非選択メモリトランジスタのそれぞれの制御ゲートには7Vの中間電圧を印加する。仮に前記選択されたメモリトランジスタを２進論理“１”で書き込み又はプログラムするとすれば、前記NANDセルユニットと接続されたビットラインに0Vが印加され、これにより前記選択されたメモリトランジスタのフローティングゲートに電子が注入されエンハンスメントモードのトランジスタ状態となる。一方、前記選択されたメモリトランジスタを２進論理“０”でプログラムするとすれば、前記対応ビットラインにはプログラム防止電圧の中間電圧7Vが印加され、前記選択されたメモリトランジスタのプログラム動作は防止される。
【００１２】
このようなプログラム動作はＰ型ウェルからゲート酸化膜を通してフローティングゲートに電子を均一に注入するため、薄いゲート酸化膜の部分的ストレスは起こらずこれによりゲート酸化膜漏泄電流が防止されるのである。しかし、システム設計者が既にプログラムまたは書き込まれたメモリセルの一部分またはブロックを再プログラムするために消去を所望する場合に特に問題が発生する。この場合、通常の方法はメモリセルアレイ内にある全てのメモリトランジスタを一挙に消去すること、即ち、フラッシュ消去するものであり、その後に全てのプログラムの内容を再プログラムするのである。従って、再使用できるメモリの部分またはブロックが同時に消去されるので、再プログラムするために長時間がかかるだけでなく不便である。このような不利益はメモリの容量が一層高密度とされるとき深刻に発生すると認められる。このような問題点を解決するために選択されたメモリブロック内にある全てのメモリトランジスタだけを消去するのである。しかし、上記の改良された消去及びプログラム技術を用いるEEPROMの場合、非選択のブロック内にあるメモリトランジスタの消去を防止するため、これらのそれぞれの制御ゲートには消去電圧と同一の電圧または約18V以上の高い高電圧が印加される必要がある。
【００１３】
上述のようにEEPROM設計技術が進歩するに従い出現したフラッシュ消去機能をもつNAND型フラッシュEEPROMは、通常のEEPROMに比べ集積度が高くて大容量補助記憶装置への応用に非常に有利なものである。前記フラッシュEEPROMは単位メモリセルアレイ構成をどのような形態にするかに従いNAND型、NOR型、AND型に区別され、NAND型がNOR型及びAND型に比べ高い集積度をもつことは上記の説明を通して理解されるだろう。
【００１４】
前記NANDフラッシュEEPROMのメモリセルは、一般にp型基板の上面にソース、ドレイン領域として機能するn型領域を一定した間隔を置いて形成した後、前記ソースとドレイン領域との間に位置するチャンネル領域の上部に互いに絶縁層により隔離されたフローティングゲート(FG)及びコントロールゲート(CG)を順次に形成することにより作られる。前記絶縁層で覆われた導電層のフローティングゲートには前記コントロールゲートに印加されるプログラム電圧によりプログラムデータとして機能する電荷が蓄積される。
【００１５】
以下、NAND型フラッシュEEPROMの動作として消去、書き込み及び読み出し動作を説明する。消去と書き込み動作は上記のように普通F-Nトンネリング電流を用いて達成される。例えば、消去の際には基板に相当に高い電位を印加し前記CGに低い電位を印加する。この場合、CGとFGとの間のキャパシタンス及びFGと基板との間のキャパシタンスの比により決定された電位が前記FGに印加される。前記FGに印加されたフローティングゲート電圧Vfgと基板に印加された基板電圧Vsub間の電位差がF-Nトンネリングを起こし得る電位差よりも大きいと、前記FGに集まっていた電子がFGから基板に移動する。このような動作が起こると、CG、FGとソース及びドレインから構成されたメモリセルトランジスタのしきい値電圧Vtが低くなる。前記Vtが充分に低くなってCGとソースに0Vを印加してもドレインに適当に高い量の電圧を加えたときに電流が流れると、これを“ERASE”されたといい、論理的に“１”と表示する。
【００１６】
一方、書き込み動作のときにはソースとドレインに0Vを印加しCGに非常に高い電圧を印加する。このとき、チャンネル領域に反転層が形成されながらソースとドレインの全てが0Vの電位をもつ。そして、CGとFGとの間、さらにはFGとチャンネル領域との間のキャパシタンスの比により決定されたVfgとVchannel(0V)の間に印加された電位差がF-Nトンネリングを起こし得る程度に十分に大きくなると、電子がチャンネル領域からFGに移動する。この場合、Vtが増加し、予め設定した量の電圧をCGに加えソースには0Vを加えドレインに適当な量の電圧を加えたとき、電流が流れないとこれを“FROGRAM”されたといい、論理的に“０”と表示する。
【００１７】
前記NANDフラッシュメモリにおいてもメモリセルアレイの基本単位は、上記と同様に、第１選択トランジスタと、第２選択トランジスタと、これら第１及び第２選択トランジスタ間でFGをそれぞれもち、ドレイン-ソースチャンネルが互いに直列に連結された複数個のメモリセルトランジスタから構成されたセルストリングである。ここで、セルストリングは本分野でNANDセルユニットともいわれることを注目すべきである。通常のNANDフラッシュメモリは前記セルストリングを複数もつメモリセルアレイと、前記セルストリングにデータをやりとりするためのビットラインと、このビットラインと交差し前記ストリング内のメモリセルトランジスタ及び前記選択トランジスタのゲートを制御するためのワードラインと、このワードラインを選択するためのXデコーダと、前記メモリセルトランジスタの入出力データを感知し貯蔵するため前記ビットラインに連結されたページバッファと、このページバッファにデータ入出力を調節するYデコーダ回路と、を含む。
【００１８】
前記メモリセルアレイの構成においてページ単位は、一つのワードラインにコントロールゲートが共通に連結されたメモリセルトランジスタをいう。複数個のメモリセルトランジスタを含む複数個のページはセルブロックと称され、一つのセルブロックの単位は通常ビットライン当たり１個または複数個のセルストリングを含む。前記NANDフラッシュメモリは高速プログラミングのためページプログラムモードをもつ。ページプログラム動作はデータローディング動作とプログラム動作から構成される。データローディング動作は入出力端子からバイトサイズのデータを順次データレジスタにラッチ及び貯蔵する動作である。データレジスタは各ビットラインに対応するように設けられる。プログラム動作は前記データレジスタに貯蔵されたデータをビットラインを通して選択されたワードライン上のメモリトランジスタに一度に書き込む動作である。NANDセルユニットを持つEEPROMでページプログラム技術は1990年４月に発行されたIEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL., 25, No.2のページ417〜423に開示される。
【００１９】
上記のようなNANDフラッシュメモリは、一般にリード（読み出し）、プログラム動作をページ単位に行い、消去動作をブロック単位に行う。実際にメモリセルトランジスタのFGとチャンネル間で電子が移動する現象はプログラムと消去動作のみで起こり、リード動作では前記動作が終了した後メモリセルトランジスタに貯蔵されたデータを損傷させずにそのまま読み出しだけをする動作が起こる。
【００２０】
前記リード動作でNANDフラッシュメモリの非選択のCGには選択されたメモリセルのCGに印加される電圧よりも高い電圧が印加される。すると、選択されたメモリセルトランジスタのプログラム状態に従い対応するビットライン上には電流が流れるかまたは流れなくなる。決められた電圧条件でプログラムされたメモリセルのしきい値電圧が基準値よりも高いと、そのメモリセルはオフセルに判読されて対応するビットライン上には高いレベルの電圧が充電される。反対に、プログラムされたメモリセルのしきい値電圧が基準値よりも低いと、そのメモリセルはオンセルに判読されて、該当のビットラインは低いレベルに放電される。このようなビットラインの状態は前記ページバッファともいわれるセンスアンプを通して“０”及び“１”に最終的に判読されるのである。
【００２１】
ところが、一つのビットラインに接続されたセルストリングの個数が多いとビットラインのローディングが大きく、オンセルを感知する過程でオンセルを通して流れる電流の量が少ない。従って、電圧ディベロップタイム(voltage developing time)を比較的長くしなければならないため、センシングタイムが長くなる。つまり、ページバッファでデータを判読する時間がそれだけ長くなってリード動作が相対的に遅くなる。このような問題点を解決するためNANDフラッシュメモリはリード動作の際にページ単位の動作をする。ページ単位の動作では一つのページにある全てのセルのデータを一挙に判読して順次その結果を送り出す動作、即ち、シリアルアクセス動作が起こる。従って、データの容量が多いときに１ビット当たりのデータ判読時間を結果的に減らして、単位セルでの相対的に長いセンシングタイムを補償することができるようになる。
【００２２】
しかし、前記ページ単位の動作は読み取るアドレスをランダムに指定してデータを判読するときまたは少数のデータを読み取るときはその効率が顕著に減少する。即ち、１ビットのデータを読み取るときと１ページのデータを読み取る時のデータ判読時間がほとんど同じだということである。
【００２３】
このようなNANDフラッシュメモリのリード動作の特徴に起因して高速のランダムアクセスを必要とするメモリ応用分野において前記NANDフラッシュメモリはその使用に制限が伴うという問題点があった。例えば、高速のランダムアクセスが要求されるROMテーブル情報及びメインメモリセルアレイの貯蔵データに対するインデックシング情報などのような少数のデータを前記フラッシュメモリセルアレイのリードタイムよりも一層高速にリードしようとする場合、前記NANDフレッシュメモリはその使用に制限が伴うことになる。
【００２４】
【発明が解決しようとする課題】
従って、高速のランダムアクセス及び少数のデータをアクセスするときにより速くデータをリードすることができる改善された技術が切実に必要とされる。
【００２５】
そこで、本発明は、高速のランダムアクセス及び少数のデータをアクセスする際により速くデータを読み取ることができて、リード動作にかかる時間を最少化することができ、ランダムアクセスが高速に要求される応用分野でも使用可能な不揮発性半導体メモリ装置のメモリセルアレイ構造、不揮発性半導体メモリ装置、同装置のメモリセルアレイアクセス方法、ＮＡＮＤフラッシュメモリ装置及び半導体メモリを提供することを目的とする。
【００２６】
【課題を解決するための手段】
本発明による複数のNANDセルストリングからなるメインメモリセルアレイを備えた不揮発性半導体メモリ装置のメモリセルアレイ構造は、プログラム及び消去動作では前記メインメモリセルアレイのメインビットラインと動作的に連結され、リード動作では前記メインビットラインと電気的に遮断されて前記メインメモリセルアレイのリードパスとは別途のリードパスをなし、前記メインメモリセルアレイのNANDセルストリングがもつメモリセルトランジスタの個数よりも少ない個数からなるNANDセルストリングを複数もつサブメモリセルアレイを具備することを特徴とする。
【００２７】
また、本発明による電気的にプログラム及び消去の可能な不揮発性半導体メモリ装置は、ドレイン-ソースチャンネルが互いに直列に連結されワードラインに連結されるコントロールゲートとデータ貯蔵用フローティングゲートをそれぞれもつ少なくとも二つ以上のメモリセルトランジスタをもちメインビットラインと仮想接地にそれぞれ連結されたストリング選択トランジスタと接地選択トランジスタとの間に前記メモリセルトランジスタが連結された構造のNANDセルストリングを複数具備したメインアレイブロックを複数もつメモリセルアレイと、プログラム及び消去動作では前記メインメモリセルアレイのメインビットラインと動作的に連結され、リード動作では前記メインビットラインと電気的に遮断されて前記メインメモリセルアレイのリードパスとは別途のリードパスをなし、前記メインメモリセルアレイのNANDセルストリングがもつメモリセルトランジスタの個数よりも少ない個数からなるNANDセルストリングを複数もつサブアレイブロックを具備したサブメモリセルアレイと、シャットオフ信号に応じて前記サブビットラインを前記メインビットラインに選択的に連結するサブビットラインセレクタと、前記メインビットラインとメインデータライン間に接続されて選択されたメモリセルトランジスタのデータを判読しプログラム動作で前記メインビットラインにプログラム電圧を供給するページバッファと、前記サブビットラインとサブデータライン間に連結されたサブアレイコラムセレクタと、前記サブデータラインに接続されて前記サブメモリセルアレイ内の選択されたメモリセルトランジスタのデータを判読するセンスアンプと、前記サブデータラインに電源供給電圧を提供する仮想パワーコントロール部と、前記サブデータラインとメインデータライン上に導出されるデータを共通出力ラインを通して選択的に出力するデータ出力マルチプレクサと、プログラム動作の際に外部から印加するデータを入力バッファリングして前記メインデータラインに提供する入力バッファと、を具備することを特徴とする。
【００２８】
また、本発明による複数のNANDセルストリングからなるメインメモリセルアレイを備えた不揮発性半導体メモリ装置のメモリセルアレイをアクセスする方法は、前記メインメモリセルアレイのNANDセルストリングがもつメモリセルトランジスタの個数よりも少ない個数でなるNANDセルストリングを複数もつサブメモリセルアレイを独立的に準備し、前記サブメモリセルアレイのプログラム及び消去動作では前記サブメモリセルアレイのサブビットラインを前記メインメモリセルアレイのメインビットラインと動作的に連結することにより前記メインメモリセルアレイと同一のプログラム及び消去動作を行い、前記サブメモリセルアレイのランダムアクセスリード動作では前記サブビットラインを前記メインビットラインと電気的に遮断し前記メインメモリセルアレイのリードパスとは別途のリードパスを形成することにより前記メインメモリセルアレイのデータセンシングタイムよりも速いセンシングタイムでリード動作を行うことを特徴とする。
【００２９】
本発明によれば、このような構成に従い、同一のメモリ内で高速のランダムアクセスが選択的に行われる。従って、高速のリード用ROMテーブル及び少数のデータを高速にランダムにリードすることが必要なメモリ応用分野にその使用が拡張される。
【００３０】
【発明の実施の形態】
以下、本発明の実施形態について図面を用いて詳しく説明する。
図１は本発明の実施形態による半導体メモリ装置のメモリセルアレイのブロック図である。図１に示すように、メモリセルアレイはシリアルアクセスのためのメインメモリセルアレイ100とランダムアクセスのためのサブメモリセルアレイ200から構成される。サブメモリセルアレイ200は本発明の固有な目的を達成するためメインメモリセルアレイ100の場合よりも高速のデータリードを必要とするランダムアクセスのときに駆動されるランダムアクセス専用で備えられたものである。ここで、サブメモリセルアレイ200にはメインメモリセルアレイ100の貯蔵データに対するインデックシング情報が貯蔵され、その他にも高速のランダムアクセスが要求されるROMテーブル情報及び高速にデータリードを行うべき情報をデータとして貯蔵させることができる。
【００３１】
メインメモリセルアレイ100とサブメモリセルアレイ200との間にはシャットオフトランジスタから構成されたサブビットラインセレクタ70が存在する。サブビットラインセレクタ70はシャットオフ信号に応じてサブメモリセルアレイ200のサブビットラインSB/L1〜SB/L8192をメインメモリセルアレイ100のメインビットラインMB/L1〜MB/L8192に選択的に連結する働きをする。サブメモリセルアレイ200内のメモリセルトランジスタにデータをプログラムまたは消去する場合、前記シャットオフトランジスタのゲートには前記サブビットラインに印加される電圧よりも高い電圧が印加される。よって、前記サブビットラインが対応するメインビットラインとそれぞれ連結されてメインメモリセルアレイと同一にサブメモリセルアレイにもデータがプログラムされるかまたは消去される。サブメモリセルアレイ200内のメモリセルトランジスタに貯蔵されたデータをリードする場合、サブビットラインセレクタ70に印加されるシャットオフ信号は0Vとなる。その結果、サブメモリセルアレイ200のサブビットラインSB/L1〜SB/L8192はメインメモリセルアレイ100のメインビットラインMB/L1〜MB/L8192と電気的に分離される。
【００３２】
サブメモリセルアレイ200のリード経路はメインメモリセルアレイ100のリード経路とは別途に区別される。即ち、メインメモリセルアレイ100の場合、メインビットラインMB/L1〜MB/L8192に連結されたページバッファ90をセンスアンプとして用いてデータ感知をするが、サブメモリセルアレイ200の場合はプログラム及び消去動作のときに前記ページバッファ90を用い、リード動作のときには前記ページバッファ90が用いられない。即ち、別途の独立的なセンスアンプが用いられる。
【００３３】
サブメモリセルアレイ200は複数個のI/Oサブアレイからなり、このI/Oサブアレイのそれぞれは対応するセンスアンプ30に連結される。図示するように、サブメモリセルアレイ200のそれぞれのコラムを別途に備えたセンスアンプ30と連結するサブアレイコラムセレクタ50がある。このサブアレイコラムセレクタ50はサブメモリセルアレイ200のサブビットラインSB/L1〜SB/L8192とサブデータラインSD/L1〜SD/L8間に連結される。
【００３４】
仮想パワーコントロール部10は電源供給電圧を供給することによりプログラムと消去動作のときにはサブデータラインSD/L1〜SD/L8を通してサブビットラインSB/L1〜SB/L8192に電源供給電圧が提供されるようにし、リード動作のときにはサブデータラインSD/L1〜SD/L8を通して連結されたセンスアンプ30にデータが提供されるようにする役割をする。データ出力マルチプレクサ150はサブデータラインSD/L1〜SD/L8とメインデータラインMD/L1〜MD/L8上に現れるデータを選択的に出力する機能を有し、入力バッファ130はプログラム動作のときに外部から印加されるデータがメインメモリセルアレイ100とサブメモリセルアレイ200中の選択されたセルに書き込まれるようにするため入力バッファリング機能を有する。
【００３５】
図２は図１のシリアルアクセス用メインアレイブロックの通常の構成を示した細部ブロック図で、図３は図２のI/Oメインアレイのうち一つを示した具体的回路図である。図２に示すように、メインメモリセルアレイ100内での複数のメインアレイブロック110,120は一度に８個のデータを同時に入出力できるようにそれぞれ８個のI/Oメインアレイから構成される。各I/Oメインアレイは図３に示すようにドレインがビットラインMB/L1〜MB/L1024のうち対応ビットラインに連結され、ソースがFGをもつメモリセルトランジスタのドレインに連結された第１選択トランジスタS1と、ドレインがFGをもつ前記メモリセルトランジスタのソースに連結され、ソースが共通ソースライン（以下、CSLと称する）に連結された第２選択トランジスタG1と、これら第１及び第２選択トランジスタの間でFGをそれぞれもち、ドレイン-ソースチャンネルが互いに直列に連結された複数個のメモリセルトランジスタC1〜Cnからなったセルストリングを単位構造としてもつ。図３においてページ単位は一つのワードライン、例えばW/L1-1にコントロールゲートが共通に連結された横方向のメモリセルトランジスタをいう。複数個のメモリセルトランジスタを含む複数個のページはセルブロックと称され、一つのセルブロックの単位はビットライン当たり１個または複数個のセルストリングを含む。図面のような構成においてリード、プログラム（読み出し）の動作は少ないページ単位に行われ、消去動作はブロック単位に従来と同一に行われる。
【００３６】
図４は、図１のランダムアクセス用サブアレイブロックの一例の構成を示した細部ブロック図である。また、図５は、図１のランダムアクセス用サブアレイブロックのさらに他の例の構成を示した細部ブロック図である。図６は図４または図５のI/Oサブアレイのうち一つを示した具体的回路図である。まず、図４及び図５に示すように、サブメモリセルアレイ200内で複数のサブアレイブロック210,220は、前記メインアレイブロックと同様に、一度に８個のデータを同時に入出力できるようにそれぞれ８個のI/Oサブアレイから構成される。各I/Oサブアレイは図６に示すようにドレインがサブビットラインSB/L1〜SB/L1024のうち対応サブビットラインに連結され、ソースがFGをもつメモリセルトランジスタのドレインに連結され、ゲートがストリング選択ラインSSL1に連結された第１選択トランジスタS1と、ドレインがFGをもつ前記メモリセルトランジスタのソースに連結され、ソースが共通ソースライン（以下CSLと称する）に連結され、ゲートがグラウンド選択ラインGSL1に連結された第２選択トランジスタG1と、これら第１及び第２選択トランジスタの間で連結されたFGをもつメモリセルトランジスタC1から構成されたセルストリングを単位構造としてもつ。図面では一つのストリングが一つのメモリセルトランジスタをもち一つのワードラインに複数のストリング内のメモリセルトランジスタのコントロールゲートが連結されるものと示されているが、必要な場合にはメインメモリセルアレイのセルストリング内に存在するメモリセルトランジスタよりは小さい数であるが、複数のメモリセルトランジスタをもつことができるのは勿論のことである。
【００３７】
ランダムアクセス動作をより速くするため、前記ストリング選択ラインSSL及びグラウンド選択ラインGSLは導電性が良好なメタルライン、例えばタングステンなどのような高溶融金属シリサイド物質で製造される。このメタルラインでの具現により、動作するときにローディングが減少する。また、図６のようなI/Oサブアレイを複数もつサブアレイブロックからなったサブメモリセルアレイを構成することにより、リード動作の際にサブビットラインローディングが減少して、それだけセンシングタイムを速くすることができる。従って、高速のランダムアクセスを行い得る固有な効果を達成できる。
【００３８】
前記選択ラインを導電性が良好なメタルラインで製造する場合において、前記図４の場合にはストリング選択ラインSSL1〜SSLnがメタルラインL1で具現され、メタルラインL1はI/Oサブアレイ単位で複数、第１選択トランジスタS1のゲートに連結される。これはストリング選択ラインSSLに選択信号を印加してメモリセルトランジスタC1内のデータを判読する場合に有利である。ストリング選択ラインSSLに選択信号を印加してデータをリードする場合において、前記I/Oサブアレイが非動作状態であるときは前記ワードライン電圧は“オフ”状態のセルのしきい値電圧よりも低い電圧であり、前記ストリング選択ラインSSLに印加される電圧は前記第１選択トランジスタS1をターンオンさせることができるレベルをもつ。
【００３９】
一方、図５の場合にはグラウンド選択ラインGSL1〜GSLnがメタルラインL1で具現され、メタルラインL1はI/Oサブアレイ単位で複数、第２選択トランジスタG1のゲートに連結される。これはグラウンド選択ラインGSLに選択信号を印加してデータを判読する場合に適合である。グラウンド選択ラインGSLに選択信号を印加してデータをリードする場合において、前記I/Oサブアレイが非動作状態であるときは前記ワードライン電圧は“オフ”状態のセルのしきい値電圧よりも低い電圧であり、前記グラウンド選択ラインGSLに印加される電圧は前記第２選択トランジスタG1をターンオンさせることができるレベルをもつ。
【００４０】
つまり、本発明の実施形態では前記図６のようなI/Oサブアレイを複数もつサブアレイブロック210,220からなったサブメモリセルアレイ200を構成することにより、一つのセルストリング内に存在するメモリセルトランジスタの個数がメインメモリセルアレイ100内のセルストリング内にあるメモリセルトランジスタの個数よりも少ないので、ビットラインのローディングが小さくなる。従って、オンセルを感知する過程でオンセルを通じて流れる電流の量がメインメモリセルアレイの場合と比べ相対的に多いので、電圧ディベロップタイム(voltage developing time)をより短くすることができる。結局、リード動作のときにセンシングタイムを短くするので、リード動作にかかる時間が短くなって高速のランダムアクセスが達成されるのである。
【００４１】
図７は図１のページバッファの構成を示した回路図で、図８は図７のパージバッファユニット中の一つを示した具体的回路図である。図７によれば、一つの対応するメインデータラインMD/L1と連結される関係がわかる。データラッチ動作を行うため２本のメインビットラインMB/L1,MB/L2,....,MB/L1023,MB/L1024ごとに連結された複数のページバッファユニット90-1,...90-4と、このページバッファユニット90-1,...90-4から出力されるデータを前記メインデータラインMD/L1に提供するために制御される選択トランジスタT1〜T22から構成される。選択トランジスタT1〜T22のゲートは前述したYデコーダの出力に連結され、それにより、ページバッファユニット90-1,...,90-4から出力されたデータPOi(i=1,2,...,512)は選択的に前記メインデータラインに伝送される。図８に示すように、ページバッファユニット90-1,...,90-4はそれぞれ互いの出力端が入力端に連結されたインバータI1,I2からなったラッチLA1と、このラッチLA1にデータを貯蔵しその貯蔵されたデータを出力するために必要なトランジスタN1〜N5、P1が図８のような接続関係をもって構成される。
【００４２】
図９は図１のサブアレイコラムセレクタ50の具体的回路図を示す。サブアレイコラムセレクタ50は前記サブメモリセルアレイ200のサブビットラインSB/L1〜SB/L8192を前記センスアンプ30の入力端のサブデータラインSUB D/Lに選択的に連結するため、図９のような連結構成をもつ複数のトランジスタN1〜N10からなる。複数のトランジスタN1〜N10はそれぞれのゲートに印加される信号に応じてターンオンされて、前記サブメモリセルアレイ200のサブビットラインSB/L1〜SB/L8192に現れるデータを前記サブデータラインSUB D/Lに伝送する。
【００４３】
図10は図１の仮想パワーコントロール部10及びセンスアンプ30の連結関係を示した具体的回路図である。仮想パワーコントロール部10はトランジスタP1,N1からなったインバータで構成される。仮想パワーコントロール部10は電源供給電圧を供給することによりプログラムと消去動作のときには前記サブデータラインSD/L1〜SD/L8を通して前記サブビットラインSB/L1〜SB/L8192に電源供給電圧が提供されるようにし、リード動作のときには前記サブデータラインSD/L1〜SD/L8を通して連結されたセンスアンプ30にデータが提供されるようにするため前記サブデータラインSD/L1〜SD/L8に電源供給電圧を提供する。前記センスアンプ30は図８に示すようにP型及びN型MOSトランジスタP2,N2と、インバータ接続をなす前記P型及びN型MOSトランジスタP2,N2の出力端に連結されたインバータI1から構成される。ここで、前記N型MOSトランジスタN2のドレインは前記サブデータラインSD/L1〜SD/L8のうち対応するラインに接続され、ゲートはバイアス電圧を受信する。前記インバータI1の出力はランダムアクセスのときに出力されるデータとなり、これは図１のラインL10を通してデータ出力マルチプレクサ150に伝送される。
【００４４】
図１１は図１のデータ入力バッファ130の具体的回路図である。I/O毎に一つずつ存在して合計８個からなるデータ入力バッファはI/Oから入力端Diniを通して入ったプログラム用データを印加されるクロック信号CLOCKに従い対応するメインデータラインMD/Liに提供するため、図面に示すようにそれぞれDフリップフロップD1と、インバータI1,I2からなるバッファと、P型及びN型MOSトランジスタP1,P2,N1,N2からなるトライステートバッファとから構成される。プログラム動作で前記P型MOSトランジスタP1のゲートに印加される制御信号nDINenはローレベルに印加され、前記N型MOSトランジスタN2のゲートに印加される制御信号DINenはハイレベルに印加される。これにより、バッファから出力されるデータが前記メインデータラインMD/L1に伝送される。
【００４５】
図１２は図１のデータ出力マルチプレクサ150の具体的回路図である。前記データ入力バッファと同様に、データ出力マルチプレクサもI/Oごとに一つずつ存在して合計８個設けられる。それぞれのデータ出力マルチプレクサ150はサブデータラインSD/L1〜SD/L8とメインデータラインMD/L1〜MD/L8上に現れるデータを選択的に出力するため、マルチプレクシング制御信号nRandomを反転するためのインバータI1と、前記センスアンプ30の出力データSAO1と前記マルチプレクシング制御信号nRandomを受信してNOR応答を生成する第１NORゲートNOR1と、前記インバータI1の出力と前記メインデータラインMD/L1の出力を受信してNOR応答を生成する第２NORゲートNOR2と、これら第１、第２NORゲートの出力を受けてNOR応答を生成してデータ出力ラインDout1に提供する第３NORゲートNOR3とから構成される。つまり、図12の構成は前記マルチプレクシング制御信号nRnadomの論理レベルに従いラインL10とラインL20のうち選択されたラインのデータが前記データ出力ラインDout1に提供される連結構造であることがわかる。
【００４６】
図13は図１のサブアレイブロックのリード動作を説明するために図示された図１の具体図である。図13のサブメモリセルアレイ200でサブアレイブロック210,220内のI/Oサブアレイのメモリセルトランジスタにデータをプログラムするかまたは既に貯蔵されたデータを消去する場合、サブビットラインセレクタ70に印加されるシャットオフ信号はサブビットラインに印加される電圧よりも高い電圧レベルとして印加される。また、仮想パワーコントロール部10が駆動されてサブビットラインSB/L1〜SB/L8192に電源供給電圧が提供されるようにする。よって、サブビットラインSB/L1〜SB/L8192とメインビットラインMB/L1〜MB/L8192が電気的に連結されて、メインメモリセルアレイ100のプログラム及び消去動作と同一にサブメモリセルアレイ200にもデータがプログラムされるかまたは消去される。つまり、プログラム及び消去動作ではメインメモリセルアレイ100のプログラム及び消去動作のような電圧印加条件を提供して、サブメモリセルアレイ200のメモリセルトランジスタにデータをプログラムするかメモリセルトランジスタに貯蔵されたデータを消去するのである。高速のリード用ROMテーブルを構成するデータ及び少数のデータを前記メインメモリセルアレイ100のリードタイムよりも高速にリードすることが必要な場合、そのようなデータはプログラム動作で入力バッファ130‐メインデータラインL20‐ページバッファ90‐メインビットライン‐サブビットラインセレクタ70‐サブビットラインを順次通過してサブメモリセルアレイ200内の選択されたセルストリング内のメモリセルトランジスタに貯蔵される。
【００４７】
以下、本発明に従いランダムアクセスを達成するリード動作を説明する。
サブメモリセルアレイ200内のメモリセルトランジスタに貯蔵されたデータをリードする場合、サブビットラインセレクタ70に印加されるシャットオフ信号のレベルが0Vとなる。勿論この場合に仮想パワーコントロール部10も駆動される。よって、サブメモリセルアレイ200のサブビットラインSB/L1〜SB/L8192はメインメモリセルアレイ100のメインビットラインMB/L1〜MB/L8192とは電気的に分離される。
【００４８】
図１３に示すように、サブメモリセルアレイ200内のストリング選択トランジスタをターンオンさせてメモリセルトランジスタに貯蔵されたデータが対応するサブビットラインにディベロップされるようにするリード動作でラインSSL1,W/L1,GSL1,CSLをそれぞれ電源供給電圧(VDD)、0V、信号レベル、0Vとし、サブアレイコラムセレクタ50の選択信号SYb1,SYa1,SYa2をそれぞれ電源供給電圧VDD、電源供給電圧VDD、0Vとすると、サブメモリセルアレイ200内のサブビットラインSB/L1〜SB/L8192にディベロップされる電圧信号、即ち、メモリセルトランジスタに貯蔵されたデータがサブアレイコラムセレクタ50‐サブデータライン‐センスアンプ30‐センスアンプ出力ラインL10を順次通過してデータ出力マルチプレクサ150に印加される。ここで、サブメモリセルアレイ200はメインメモリセルアレイ100のNANDセルストリングがもつメモリセルトランジスタの個数よりも少ない個数でなるNANDセルストリングをもち、図４の場合のように構成されるメタルラインL1をもつことにより、サブビットラインのローディングがメインビットラインのローディングと比べ大幅に減るようになり、その結果として前記メインメモリセルアレイ100のデータセンシングタイムよりも速いセンシングタイムでリード動作が行われる。また、図10のような構成をもつセンスアンプ30の動作速度は図８の場合と比べ速くなって、より高速のランダムアクセス動作に有利となる。I/Oごとに一つずつ存在して合計８個でなるデータ出力マルチプレクサ150は前記データリードの場合にセンスアンプ出力ラインL10を通して提供されるデータを選択して、８ビットから構成された共通データ出力ラインDoutに出力する。よって、高速のランダムアクセス動作、即ち、高速のデータリード動作が達成される。
【００４９】
以上により本発明の好ましい実施形態を図面を用いて説明したが、本発明の技術的思想の範囲内で本発明を変形または変更できることは本発明が属する分野の当業者には明白なことである。そのような変形及び変更もやはり本発明の特許請求の範囲に属すると言える。例えば、思案の異なった場合にサブメモリセルアレイの構造及びその制御構造を拡張または加減及び変更できることは勿論である。
【００５０】
【発明の効果】
以上説明したように本発明は、ビットラインローディングが減るサブメモリセルアレイをメインメモリセルアレイとは別途に構成し、センシングタイムが相対的に短いリードパスを独立的にもつことにより、同一のメモリ内で高速のランダムアクセスを選択的に行い得るという効果がある。従って、高速のリード用ROMテーブル及び少数のデータを高速にランダムにリードすることが必要なメモリ応用分野にその使用が拡張されるという長所がある。
【図面の簡単な説明】
【図１】本発明の実施形態による半導体メモリ装置のメモリセルアレイ関連のブロック図である。
【図２】図１のシリアルアクセス用メインアレイブロックの構成を示す細部ブロック図である。
【図３】図２のI/Oメインアレイのうち一つを示した具体的回路図である。
【図４】図１のランダムアクセス用サブアレイブロックの一例の構成を示した細部ブロック図である。
【図５】図１のランダムアクセス用サブアレイブロックの他の例の構成を示した細部ブロック図である。
【図６】図４または図５内のI/Oサブアレイのうち一つを示した具体的回路図である。
【図７】図１のページバッファの構成を示した回路図である。
【図８】図７のページバッファユニットのうち一つを示した具体的回路図である。
【図９】図１のサブアレイコラムセレクタの具体的回路図である。
【図１０】図１の仮想パワーコントロール部及びセンスアンプの連結関係を示した具体的回路図である。
【図１１】図１のデータ入力バッファの具体的回路図である。
【図１２】図１のデータ出力マルチプレクサの具体的回路図である。
【図１３】図１のサブアレイブロックのリード動作を説明するために図示した図１の具体図である。
【符号の説明】
１０  仮想パワーコントロール部
３０  センスアンプ
５０  サブアレイコラムセレクタ
７０  サブビットラインセレクタ
９０  ページバッファ
１００  メインメモリセルアレイ
１１０，１２０  メインアレイブロック
１３０  入力バッファ
１５０  データ出力マルチプレクサ
２００  サブメモリセルアレイ
２１０，２２０  サブアレイブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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