(57)【特許請求の範囲】
【請求項１】
メモリを内蔵する集積回路装置において、
ＣＰＵから出力されるメモリアクセス信号の遷移から所定時間チップイネーブル信号を、前記メモリが活性化するレベルにすることによって、前記メモリよりデータを読み出す際に該メモリを活性化状態にし、前記メモリの前記活性化状態から所定時間経過後にチップイネーブル信号を非活性化するレベルにすることによって、該メモリよりデータが出力された時点で該メモリを非活性化状態にする第１の制御手段を有することを特徴とするメモリを内蔵する集積回路装置。
【請求項２】
前記第１の制御手段は、前記メモリを活性化状態にする際に前記メモリのチップイネーブル制御によるデータ出力確定時間より長い時間をメモリ活性化時間としたことを特徴とする請求項１に記載のメモリを内蔵する集積回路装置。
【請求項３】
前記第１の制御手段の前記メモリを活性化状態及び非活性化状態にする制御機能を有効または無効にする第２の制御手段を有し、
該第２の制御手段は前記第１の制御手段の前記メモリを活性化状態及び非活性化状態にする制御機能を無効にした際に該制御機能を無効にしている期間中は前記メモリを常時、活性化状態とすることを特徴とする請求項１または２のいずれかに記載のメモリを内蔵する集積回路装置。
【請求項４】
前記第２の制御手段は、前記第１の制御手段の前記メモリを活性化状態及び非活性化状態にする制御機能を、集積回路装置内部で設定されるフラグに基づいて有効または無効とすることを特徴とする請求項３に記載のメモリを内蔵する集積回路装置。
【請求項５】
前記第２の制御手段は、前記第１の制御手段の前記メモリを活性化状態及び非活性化状態にする制御機能を、外部より入力される操作信号に基づいて有効または無効とすることを特徴とする請求項３に記載のメモリを内蔵する集積回路装置。
【請求項６】
前記ＣＰＵは、随時動作することを特徴とする請求項１から請求項５のいずれか１項に記載のメモリを内蔵する集積回路装置。
【請求項７】
前記第１の制御手段は、信号遅延回路を含んで構成されていることを特徴とする請求項１から請求項６のいずれか１項に記載のメモリを内蔵する集積回路装置。
【請求項８】
前記信号遅延回路は、前記メモリアクセス信号の遷移に応じて信号レベルが遷移する相補的な信号の一方を入力する第１の立ち上がりディレイ回路と、他方を入力する第２の立ち上がりディレイ回路からなることを特徴とする請求項７に記載のメモリを内蔵する集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリを内蔵したマイクロコントローラＬＳＩ等の集積回路装置に係り、特にメモリを内蔵した集積回路装置の消費電力の低減に関する。
【０００２】
【従来の技術】
図９に従来のメモリを内蔵した集積回路装置の一例としてメモリ内蔵型マイクロコントローラの構成を示す。同図において、マイクロコントローラは、ＣＰＵ１００と、メモリ１１０とを有しており、ＣＰＵ１００のアドレス出力端子Ａｎ１はメモリ１１０のアドレス入力端子Ａｎ２とアドレスバス１３０により接続され、メモリ１１０のデータ出力端子Ｄｍ２はＣＰＵ１００のデータ入力端子Ｄｍ１にデータバス１４０により接続されている。
【０００３】
またスタンバイモードを設定するためのスタンバイ信号が出力されるＣＰＵ１００のスタンバイ信号出力端子ＳＴＢはインバータ１２０を介してメモリ１１０のチップイネーブル端子ＣＥに接続されている。
【０００４】
上記構成においてＣＰＵ１００の端子ＳＴＢよりスタンバイ信号（ハイレベル）が出力されているスタンバイモード時においてはメモリ１１０のチップイネーブル端子ＣＥにはローレベルの信号が入力され、メモリ１１０は非活性化状態となる。
【０００５】
またスタンバイモード時以外ではＣＰＵ１００の端子ＳＴＢよりローレベルの信号がインバータ１２０へ入力されるので、メモリ１１０のチップイネーブル端子ＣＥにはハイレベルの信号が入力されメモリ１１０は活性化状態になる。
【０００６】
このようにメモリの活性化または非活性化の切り換えはチップイネーブル信号を用いて制御している。
【０００７】
高速動作（動作周波数１０ＭＨｚ以上）を保証する従来のメモリ内蔵型マイクロコントローラは、ＣＰＵの高速動作に対応できるようにメモリの読出回路には電流センス型アンプを使用したものを搭載することが多いが、このタイプのメモリは活性化状態にしておくと、定常的に、周波数に関係なく数ｍＡの電流が流れる。
【０００８】
従来のメモリ内蔵型マイクロコントローラでは、マイクロコントローラを高速動作させるとマイクロコントローラ全体の消費電流が数十ｍＡになることから、メモリブロックでの数ｍＡの消費電流はさほど問題にならないため、図９に基づいて既述したようにスンタバイモード時以外にはメモリを常に活性化状態にし、スタンバイモード時のみ非活性化状態にして消費電流、延いては消費電力を低減していた。
【０００９】
また特開平７−９３２８０号公報にはプロセッサに供給される命令を検知して該命令がメモリアクセス命令である場合にメモリを活性状態にし、該命令がメモリアクセス命令以外の命令である場合にはメモリを非活性状態にすることにより消費電力の低減を図ったメモリ内蔵型プロセッサＬＳＩが提案されている。
【００１０】
【発明が解決しようとする課題】
しかしながら、スタンバイモード時以外は常にメモリを活性化状態にするチップイネーブル信号を有効にする方法では、通常動作時にメモリブロックで定常的に電流が流れているため、メモリアクセス時以外（メモリを使用しない時）の期間においても数ｍＡとは言え、消費電流が無駄に消費されてしまう問題がある。
【００１１】
また、高速動作時には問題にならないが、低速動作時（動作周波数１０ＭＨｚ以下）では、マイクロコントローラ全体の消費電流は数ｍＡオーダーとなり、メモリブロックでの消費電力が大きく問題となっていた。特に、デュアルクロック（メイン発振子とは別にサブクロックとして時計用タイマなどのカウントクロックとなる３２．７６８ｋＨｚ用の発振子を持つ）製品では、サブクロックを内部基本クロックとして使用できるものもあり、この場合に上記低速動作時に比して動作周波数が更に低いので消費電流がより大きくなり、通常動作時のメモリブロックにおける消費電流削減が大きな問題となっていた。
【００１２】
更に特開平７−９３２８０号公報に記載のメモリ内蔵型プロセッサＬＳＩではメモリアクセス時以外ではメモリが非活性化されるが、メモリアクセス命令が出力中はメモリが活性化状態にあり、消費電力の低減効果が小さいという問題が有る。
【００１３】
本発明はこのような事情に鑑みてなされたものであり、動作速度に応じて的確に消費電力の低減を図ることができるメモリを内蔵した集積回路装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するために請求項１に記載の発明は、メモリを内蔵する集積回路装置において、ＣＰＵから出力されるメモリアクセス信号の遷移から所定時間チップイネーブル信号を、前記メモリが活性化するレベルにすることによって、前記メモリよりデータを読み出す際に該メモリを活性化状態にし、前記メモリの前記活性化状態から所定時間経過後にチップイネーブル信号を非活性化するレベルにすることによって、該メモリよりデータが出力された時点で該メモリを非活性化状態にする第１の制御手段を有することを特徴とする。
【００１５】
また請求項２に記載の発明は、請求項１に記載のメモリを内蔵する集積回路装置において、前記第１の制御手段は、前記メモリを活性化状態にする際に前記メモリのチップイネーブル制御によるデータ出力確定時間より長い時間をメモリ活性化時間としたことを特徴とする。
【００１６】
請求項１、２に記載の集積回路装置では、ＣＰＵから出力されるメモリアクセス信号の遷移から所定時間チップイネーブル信号を、前記メモリが活性化するレベルにすることによって、データを読み出す際にメモリを活性化状態にし、前記メモリの前記活性化状態から所定時間経過後にチップイネーブル信号を非活性化するレベルにすることによって、該メモリよりデータが出力された時点で非活性化状態にするようにしたので、消費電流、延いては消費電力の低減が図れる。特に低周波動作時にはメモリにおける消費電流が集積回路装置全体の消費電流に占める割合が大きいことと、アクセスタイムのうちメモリの読出期間の比率が低いことから、メモリにおける消費電流の低減効果が非常に大きくなる。したがって、動作速度に応じて的確に消費電流、延いては消費電力の低減が図れる。
【００１７】
請求項３に記載の発明は、請求項１または２のいずれかに記載のメモリを内蔵する集積回路装置において、前記第１の制御手段の前記メモリを活性化状態及び非活性化状態にする制御機能を有効または無効にする第２の制御手段を有し、該第２の制御手段は前記第１の制御手段の前記メモリを活性化状態及び非活性化状態にする制御機能を無効にした際に該制御機能を無効にしている期間中は前記メモリを常時、活性化状態とすることを特徴とする。
【００１８】
請求項４に記載の発明は、請求項３に記載のメモリを内蔵する集積回路装置において、前記第２の制御手段は、前記第１の制御手段の前記メモリを活性化状態及び非活性化状態にする制御機能を、集積回路装置内部で設定されるフラグに基づいて有効または無効とすることを特徴とする。
【００１９】
請求項３、４に記載の集積回路装置では、メモリを活性化状態及び非活性化状態にする制御機能を有効または無効にすることができるようにしたので、例えば、低速動作時にはデータ読出時にのみメモリを活性化状態にすることにより消費電力の低減を図ることができ、また高速動作時には常にメモリを活性化状態にすることによりアドレスアクセス時間ベースで使用でき、処理速度の高速化に対応できる。
【００２０】
請求項５に記載の発明は、請求項３に記載のメモリを内蔵する集積回路装置において、前記第２の制御手段は、前記第１の制御手段の前記メモリを活性化状態及び非活性化状態にする制御機能を、外部より入力される操作信号に基づいて有効または無効とすることを特徴とする。
【００２１】
請求項５に記載の集積回路装置では、請求項３、４の効果に加えて、メモリを活性化状態及び非活性化状態にする制御機能を有効にするか、または無効にするかを外部より操作できるように構成したので、低速動作時には集積回路装置の動作開始直後より消費電力の低減が図れる、という効果が得られる。
請求項６に記載の発明は、請求項１から請求項５のいずれか１項に記載のメモリを内蔵する集積回路装置において、前記ＣＰＵは、随時動作することを特徴とする。従って、前記ＣＰＵは、随時動作する（ウエイトしない）ので、ＣＰＵの処理速度を低下させずに動作することができる。
請求項７に記載の発明は、請求項１から請求項６のいずれか１項に記載のメモリを内蔵する集積回路装置において、前記第１の制御手段は、信号遅延回路を含んで構成されていることを特徴とする。従って、データを読み出すときだけメモリを活性化しておき、それ以外のときは非活性化状態にすることができるため、従来のメモリと機能は変わらずに、消費電流を数ｍＡオーダーで低減することができる。
請求項８に記載の発明は、請求項７に記載のメモリを内蔵する集積回路装置において、前記信号遅延回路は、前記メモリアクセス信号の遷移に応じて信号レベルが遷移する相補的な信号の一方を入力する第１の立ち上がりディレイ回路と、他方を入力する第２の立ち上がりディレイ回路からなることを特徴とする。従って、低周波動作時には、メモリブロックでの消費電流が全体の消費電流に占める割合が大きいことと、ＣＰＵがメモリにアクセスし始めてからデータを取り入れるまでの期間のうち、メモリの読み出し期間の比率が低いことから、メモリブロックでの消費電流の低減効果が非常に大きくなるので、動作速度に応じて、的確に消費電流、延いては消費電力の低減を図ることができる。
【００２２】
【発明の実施の形態】
本発明の実施の形態を図面を参照して説明する。本実施の形態ではメモリを内蔵する集積回路装置の一例としてメモリを内蔵したマイクロコントローラについて説明する。図１に本発明の第１の実施の形態に係るマイクロコントローラの構成を示す。同図においてマイクロコントローラはデータ処理、制御、判断などを行うＣＰＵ１０と、ＣＰＵ１０に供給される命令や、データを保持しているメモリ２０と、メモリ２０より出力されたデータを保持するためのスタティック回路で構成されたレジスタ３０とを有している。ＣＰＵ１０のアドレス出力端子Ａｎ１はメモリ２０のアドレス入力端子Ａｎ２とアドレスバス７０により接続され、メモリ２０のデータ出力端子Ｄｍ２はレジスタ３０のデータ入力端子Ｄｍ３にデータバス８０により接続されている。更にレジスタ３０のデータ出力端子ＱｍはＣＰＵ１０のデータ入力端子Ｄｍ１にデータバス９０により接続されている。
【００２３】
またメモリコントローラはメモリアクセス時にメモリ２０に対して出力されるチップイネーブル信号及びレジスタ３０に対して出力される書き込み信号の出力を有効とする時間を設定する有効時間設定回路４０を有している。
【００２４】
有効時間設定回路４０は、メモリアクセス時にＣＰＵ１０の端子ＭＡより出力されるメモリアクセス信号をクロックとするＤタイプフリップフロップ４２と、Ｄタイプフリップフロップ４２のＱ出力を入力信号とする立ち上がりディレイ回路４４と、Ｄタイプフリップフロップ４２のＱ’出力（Ｑ出力と相補的な信号レベルを有する）を入力信号とする立ち上がりディレイ回路４６と、立ち上がりディレイ回路４４、４６の論理和をとるＯＲゲート４７と、ＯＲゲート４７の出力信号とスタンバイモード時にＣＰＵ１０のスタンバイ信号出力端子ＳＴＢより出力されるスタンバイ信号との論理和をとりチップイネーブル信号を出力するＮＯＲゲート４８とを有している。
【００２５】
Ｄタイプフリップフロップ４２のＱ’端子はデータ入力端子Ｄに接続されており、ＮＯＲゲート４８の出力端はメモリ２０のチップイネーブル端子ＣＥ及びレジスタ３０の端子ＷＲに接続されている。
【００２６】
有効時間設定回路４０は、ＣＰＵ１０から出力されるメモリアクセス信号とスタンバイ信号を取り込み、これらの２つの信号に基づいてメモリ２０を活性化状態または非活性化状態にする制御と、メモリ２０より出力されるデータを一時的にレジスタ３０に保持させるための信号である、チップイネーブル信号（レジスタ３０の書き込み信号でもある。）を出力する。有効時間設定回路４０は本発明の第１の制御手段を構成している。
【００２７】
図２に立ち上がりディレイ回路４４の具体的構成の一例を示す。同図に示すように立ち上がりディレイ回路４４は、複数のインバータＩＮＶ１〜ＩＮＶｎ（但し、ｎは正の整数）が縦続接続されてなり、入力信号ＩＮ１を所定時間Ｔｎだけ遅延させるインバータディレイ回路５０と、入力信号ＩＮ１とインバータディレイ回路５０の出力信号ＩＮ２との論理積をとるＡＮＤゲート５２とから構成されている。尚、立ち上がりディレイ回路４６の構成も同様である。
【００２８】
上記構成において入力信号ＩＮ１は、ＡＮＤゲート５２の一方の入力端及びインバータディレイ回路５０の入力端に入力される。インバータディレイ回路５０に入力された入力信号ＩＮ１は複数段のＩＮＶ１〜ＩＮＶｎを通過することにより一定時間Ｔｎだけ遅延してインバータディレイ回路５０の出力端より出力信号ＩＮ２として出力される。このインバータディレイ回路５０の出力信号ＩＮ２がＡＮＤゲート５２の他方の入力端に入力され、入力信号ＩＮ１との論理積がとられる。
【００２９】
図３に立ち上がりディレイ回路４４の動作状態を示す。ＡＮＤゲート５２の一方の入力信号である入力信号ＩＮ１が時刻ｔ１で立ち上がっても、ＡＮＤゲート５２の他方の入力信号がインバータディレイ回路５０の出力信号ＩＮ２であるので、出力信号ＩＮ２はインバータディレイ回路５０による遅延時間Ｔｎだけ遅れて時刻ｔ２で立ち上がり、その結果、ＡＮＤゲート５２の出力信号ＯＵＴも立ち上がりが遅れる。
【００３０】
一方、入力信号ＩＮ１が時刻ｔ２で立ち下がる場合には、当然のことながらＡＮＤゲート５２の一方の入力端に入力される入力信号ＩＮ１がすぐに立ち上がるため、ＡＮＤゲート５２の出力信号ＯＵＴも時刻ｔ２ですぐに立ち下がる。
【００３１】
このように立ち上がりディレイ回路は入力信号が立ち上がる時のみ出力信号にディレイがかかり、入力信号の立ち下がり時には出力信号にディレイがかからないように機能する回路である。
【００３２】
次に図１に示したマイクロコントローラの動作を図４のタイミングチャートを参照して説明する。ＣＰＵ１０はメモリ２０に格納されているデータにアクセスするためにメモリ２０へアドレスデータＡを出力する。更にＣＰＵ１０はメモリアクセス信号１２を時刻ｔ１０でハイレベル状態とし有効時間設定回路４０のＤタイプフリップフロップ４２のクロック端子ＣＫに出力にする。このメモリアクセス信号は、メモリ２０へのアクセス要求時にハイレベルになり、メモリ２０よりデータをＣＰＵ１０内に取り込むときにローレベルになる、ＣＰＵ１０内部で生成される信号である。
【００３３】
メモリアクセス信号がハイレベルになることで、Ｄタイプフリップフロップ４２はクロックの立ち上がりのタイミングにおけるＤ入力がそのままＱ出力として現れ、Ｑ’出力にはＱ出力の反転信号が出力されるため、時刻ｔ１０でＤタイプフリップフロップ４２のＱ、Ｑ’出力は反転する。Ｄタイプフリップフロップ４２のＱ、Ｑ’出力は、それぞれ立ち上がりディレイ回路４４、４６に入力される。ここで立ち上がりディレイ回路４６の出力は、入力信号であるＤタイプフリップフロップ４２のＱ’出力が時刻ｔ１０で立ち下がるために、このタイミングですぐにローレベルになるが、もう一方の立ち上がりディレイ回路４４の出力は、入力信号であるＤタイプフリップフロップ４２のＱ出力が時刻ｔ１０で立ち上がるために時刻ｔ１０ですぐにはハイレベルにはならず、設定された一定時間（遅延時間）Ｔｎだけローレベルのままとなる。このため、ＮＯＲゲート４８の出力信号であるチップイネーブル信号は、ディレイがかかっている間はハイレベル（有効）となり、メモリ２０は活性化状態となり、ＣＰＵ１０より出力されたアドレスデータＡにより特定されたアドレスに格納されているデータＡをレジスタ３０に出力する。また、この時レジスタ３０に書き込み信号（ＷＲ）も出力されるためメモリ２０より出力されたデータＡがレジスタ３０に保持される。
【００３４】
この後、立ち上がりディレイ回路４４の出力は一定時間後の時刻ｔ１１でハイレベルとなるため、ＮＯＲゲート４８の出力信号であるチップイネーブル信号は、ローレベル（無効）となり、メモリ２０を非活性化状態にする。その後、ＣＰＵ１０はレジスタ３０に保持されているデータＡをメモリアクセス信号の立ち下がりのタイミングで取り込み処理を行う。
【００３５】
以降同様に、データＡ，データＢを読み出すためにＣＰＵ１０からメモリ２０へアクセスを行うときも、立ち上がりディレイ回路４４、４６の出力が反転するだけで同様の動作を行い、メモリ２０からデータを読み出すのに最低限、必要な時間だけメモリ２を活性化させ、それ以外の時間は非活性化させるようにする。
【００３６】
なお、立ち上がりディレイ回路４４、４６の遅延時間Ｔｎは、メモリ２０のチップイネーブル制御でのアクセスタイム（データ出力確定時間）より長い時間になるように設定する。
【００３７】
また、マイクロコントローラがスタンバイモードに入ったときは、ＣＰＵ１０のスタンバイ信号出力端子ＳＴＢよりスタンバイ信号（ハイレベル状態）が出力され、常にチップイネーブル信号はローレベル（無効）となり、メモリ２０は非活性化状態となる。
【００３８】
以上のように、本発明の第１の実施の形態に係るマイクロコントローラによれば、データを読み出すときだけメモリを活性化しておき、それ以外のときは非活性化状態にすることができるため、従来のメモリと機能は変わらずに、消費電流を数ｍＡオーダーで低減することができる。
【００３９】
特に、低周波動作時には、メモリブロックでの消費電流が全体の消費電流に占める割合が大きいことと、ＣＰＵがメモリにアクセスし始めてからデータを取り入れるまでの期間のうち、メモリの読み出し期間の比率が低いことから、メモリブロックでの消費電流の低減効果が非常に大きくなる。したがって動作速度に応じて、的確に消費電流、延いては消費電力の低減を図ることができる。
【００４０】
次に本発明の第２の実施の形態に係るマイクロコントローラの構成を図５に示す。本実施の形態に係るマイクロコントローラは、第１の実施の形態に係るマイクロコントローラにおけるチップイネーブル信号を使用してメモリ２０を活性化状態または非活性化状態にする制御機能を任意に有効または無効にする機能を付加したものであり、ＣＰＵ１０内部でソフトウェアにより設定されるチップイネーブル制御有効フラグ（以下、ＣＥ制御有効フラグと記す。）に基づいて上記制御機能を有効または無効にするように構成したものである。
【００４１】
図１に示した第１の実施の形態に係るマイクロコントローラと同一の要素には同一の符号を付し、重複する説明は省略する。図５において、有効時間設定回路５０は、図１に示した有効時間設定回路４０に、ＣＰＵ１０の端子ＳＴＢから出力されるスタンバイ信号とＣＥ制御有効フラグとの論理和をとるＮＯＲゲート５２と、ＮＯＲゲート４８とＮＯＲゲート５２との論理和をとるＯＲゲート５４とが付加して構成されている。
【００４２】
第１の実施の形態に係るマイクロコントローラではチップイネーブル信号を使用して、メモリ２０を活性化状態及び非活性化状態にする制御を行い、メモリブロックでの消費電流を低減させた。しかし、一般的にチップイネーブル制御によるメモリのアクセスタイムは、図６に示すようにアドレス制御によるアクセスタイムに比べ多く時間がかかる。このため、チップイネーブル制御を行っている場合には、チップイネーブル制御によるアクセスタイムの制約を受け、メモリ自体の能力における最高速での動作ができなくなる。そこで、第２の実施の形態では、マイクロコントローラ１０の内部で設定されるＣＥ制御有効フラグにより図１における有効時間設定回路４０により行われるチップイネーブル信号を使用してメモリ２０を活性化状態及び非活性化状態にする制御機能を任意に有効または無効にするようにしている。このＣＥ制御有効フラグはＣＰＵ１０内のフラグレジスタに割り当てられたビットに１または０を立てることにより設定される。マイクロコントローラ１０の内部で設定されるＣＥ制御有効フラグは本発明の第２の制御手段を構成している。
【００４３】
上記構成において、図７に示すようにマイクロコントローラを高速動作させたい場合には、ＣＥ制御有効フラグをリセットする。この結果ＮＯＲゲート５２の出力はスタンバイモード時以外では常にハイレベルになるため、ＯＲゲート５４の出力であるチップイネーブル信号は常に有効な状態となり、それ故、メモリ２０は常に活性化状態となり、高速動作を実現できる（ステップ１００、１０４）。
【００４４】
一方、マイクロコントローラをチップイネーブル制御によるアクセスタイムより遅い周波数で動作させる場合は、ＣＥ制御有効フラグをセットする。この結果、ＮＯＲゲート５２の出力はローレベルとなり、第１の実施の形態にＣＰＵ１０よりメモリ２０にアクセスが有った場合にデータの読出時のみにメモリ２０が活性化状態にされ、消費電流の低減が図れる。
【００４５】
以上のように、本発明の第２の実施の形態に係るマイクロコントローラによれば、チップイネーブル信号をソフトウェアで制御し、メモリを常に活性化状態にすることもできるようにしたので、メモリをアドレスアクセス時間ベースで使用でき、ＣＰＵの処理速度の高速化にも対応できる。したがって、低速動作時はメモリを間欠動作させることで消費電流を削減し、高速動作時はメモリのチップイネーブル制御によるアクセス時間で制限を受けることなく、アドレスアクセス時間でデータの読み出しを行うことができる。
【００４６】
次に本発明の第３の実施の形態に係るマイクロコントローラの構成を図８に示す。本実施の形態に係るマイクロコントローラは基本的構成は同じであるが、本実施の形態ではＣＥ制御有効フラグの設定を外部より入力される操作信号２１０に基づいて行うようにしている。すなわち、操作信号２１０に基づいて動作し、ＣＥ制御有効フラグをセットまたはリセット０するＣＥ制御有効フラグセット／リセット回路６０を設け、ＣＥ制御有効フラグセット／リセット回路６０の出力をＮＯＲゲート５２の一方の入力端に入力することによりＣＥ制御有効フラグの設定を行うように構成したものである。ＣＥ制御有効フラグセット／リセット回路６０は本発明の第２の制御手段を構成している。
【００４７】
上記構成において外部より入力される操作信号２１０に基づいてＣＥ制御有効フラグセット／リセット回路６０よりＣＥ制御有効フラグのセット状態を示すセット信号、またはＣＥ制御有効フラグのリセット状態を示すリセット信号がＮＯＲゲート５２の一方の入力端に出力される。リセット信号がＮＯＲゲート５２の一方の入力端に入力されると、ＯＲゲート５４より出力されるチップイネーブル信号は常に有効な状態となり、それ故、メモリ２０は常に活性化状態となり、高速動作を実現できる。
【００４８】
またセット信号がＮＯＲゲート５２の一方の入力端に入力されると、第１の実施の形態にＣＰＵ１０よりメモリ２０にアクセスが有った場合にデータの読出時のみにメモリ２０が活性化状態にされ、消費電流の低減が図れる。
【００４９】
以上に説明したように本発明の第３の実施の形態に係るマイクロコントローラによれば、第２の実施の形態の効果に加えて、メモリを活性化状態及び非活性化状態にする制御機能を有効にするか、または無効にするかを外部より操作できるように構成したので、低速動作時にはマイクロコントローラの動作開始直後より消費電力の低減が図れる、という効果が得られる。
【００５０】
尚、上記各実施の形態では、有効時間設定回路の構成要素として立ち上がりディレイ回路を用いたが、図２におけるＡＮＤゲートをＯＲゲートにすれば立ち下がりディレイ回路が実現でき、この立ち下がりディレイ回路を用いても、同様の機能を有する有効時間設定回路を構成することができる。
【００５１】
また、各実施の形態では有効時間設定回路を立ち上がりディレイ回路２個とフリップフロップ回路とＯＲゲート、ＮＯＲゲートを用いて構成しているが、立ち上がり（立ち下がり）ディレイ回路を用いれば、ＡＮＤゲート、ＯＲゲート、ＮＯＲゲート、フリップフロップ、ラッチ回路等により有効時間設定回路を構成することができる。
【００５２】
また立ち上がり（立ち下がり）ディレイ回路は、ＡＮＤ（ＯＲ）ゲートとインバータの多段接続により構成できることは既述した通りであるが、これに限らず、抵抗、コンデンサ、バッファなどを組み合わした遅延回路を用いても実現できる。
【００５３】
また、本発明の各実施の形態ではメモリを内蔵する集積回路装置の一例としてマイクロコントローラのメモリアクセスについて説明したが、これに限定されるものではなく、他の機能にメモリを内蔵したＬＳＩにおいても、同様の効果が得られることは勿論である。
【００５４】
【発明の効果】
以上に説明したように  請求項１、２に記載の集積回路装置によれば、データを読み出す際にメモリを活性化状態にし、該メモリよりデータが出力された時点で非活性化状態にするようにしたので、消費電流、延いては消費電力の低減が図れる。特に低周波動作時にはメモリにおける消費電流が集積回路装置全体の消費電流に占める割合が大きいことと、アクセスタイムのうちメモリの読出期間の比率が低いことから、メモリにおける消費電流の低減効果が非常に大きくなる。したがって、動作速度に応じて的確に消費電流、延いては消費電力の低減が図れる。
【００５５】
また請求項３、４に記載の集積回路装置によれば、メモリを活性化状態及び非活性化状態にする制御機能を有効または無効にすることができるようにしたので、例えば、低速動作時にはデータ読出時にのみメモリを活性化状態にすることにより消費電力の低減を図ることができ、また高速動作時には常にメモリを活性化状態にすることによりアドレスアクセス時間ベースで使用でき、処理速度の高速化に対応できる。
【００５６】
請求項５に記載の集積回路装置によれば、請求項３、４の効果に加えて、メモリを活性化状態及び非活性化状態にする制御機能を有効にするか、または無効にするかを外部より操作できるように構成したので、低速動作時には集積回路装置の動作開始直後より消費電力の低減が図れる、という効果が得られる。
請求項６に記載の集積回路装置によれば、前記ＣＰＵは、随時動作する（ウエイトしない）ので、ＣＰＵの処理速度を低下させずに動作することができる。
請求項７に記載の集積回路装置によれば、データを読み出すときだけメモリを活性化しておき、それ以外のときは非活性化状態にすることができるため、従来のメモリと機能は変わらずに、消費電流を数ｍＡオーダーで低減することができる。
請求項８に記載の集積回路装置によれば、低周波動作時には、メモリブロックでの消費電流が全体の消費電流に占める割合が大きいことと、ＣＰＵがメモリにアクセスし始めてからデータを取り入れるまでの期間のうち、メモリの読み出し期間の比率が低いことから、メモリブロックでの消費電流の低減効果が非常に大きくなるので、動作速度に応じて、的確に消費電流、延いては消費電力の低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るマイクロコントローラの構成を示すブロック図。
【図２】図１における立ち上がりディレイ回路の具体的構成の一例を示す回路図。
【図３】図２に示す立ち上がりディレイ回路の動作状態を示すタイミングチャート。
【図４】図１に示すマイクロコントローラの各部の動作状態を示すタイミングチャート。
【図５】本発明の第２の実施の形態に係るマイクロコントローラの構成を示すブロック図。
【図６】チップイネーブル制御によるメモリアクセスとアドレスアクセスによるメモリアクセスとでアクセスタイムが異なることを示すタイミングチャート。
【図７】ソフトウェアによりチップイネーブル制御有効フラグを設定する際の処理内容を示すフローチャート。
【図８】本発明の第３の実施の形態に係るマイクロコントローラの構成を示すブロック図。
【図９】従来のマイクロコントローラの構成を示すブロック図。
【符号の説明】
１０    ＣＰＵ
２０    メモリ
３０    レジスタ
４０    有効時間設定回路
４２    Ｄタイプフリップフロップ
４４    立ち上がりディレイ回路
５０    有効時間設定回路
４６    立ち上がりディレイ回路
６０    ＣＥフラグセット／リセット回路
７０    アドレスバス
８０    データバス
９０    データバス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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