(57)【特許請求の範囲】
【請求項１】
周期信号からなる位置信号が記録された記録媒体と、
上記位置信号の記録方向に沿って上記記録媒体に対して相対移動し、上記位置信号を検出する第１の検出ヘッドと、上記位置信号の記録方向に上記第１の検出ヘッドから所定距離離間して設けられ、上記第１の検出ヘッドと連動して上記記録媒体に対して相対移動し、上記位置信号を検出する第２の検出ヘッドとからなる検出部と、
上記第１の検出ヘッド及び上記第２の検出ヘッドが検出した位置信号を、上記位置信号の１周期内における象限単位で上記記録媒体と上記検出部との相対位置を示す２ビットの象限信号、及び、各象限内における角度で上記記録媒体と上記検出部との相対位置を示す象限内角度信号に変換する極座標変換部と、
上記象限信号、上記象限内角度信号、及び、上記位置信号の象限内の分割数を示す分割数信号に基づき、上記位置信号の１象限を上記分割数で分割した距離分上記記録媒体と上記検出部とが相対移動したときに１パルス発生される２相の増減パルスとを出力する出力部とを備え、
上記出力部は、
上記象限内角度信号と上記分割数信号とを乗算し、乗算結果の上位ビットから上記分割数信号と同一ビット数を抜き出して象限内分割アドレス信号を生成する第１の乗算器と、
上記分割数信号の下位２ビットと上記象限信号とを乗算する第２の乗算器と、
上記第１の乗算器から出力される象限内分割アドレス信号の下位２ビットと、上記第２の乗算器の乗算結果の下位２ビットとを加算する加算器と、
上記加算器の加算結果の下位２ビットをコード化して上記２相の増減パルスを発生する増減パルス発生器とを有すること
を特徴とする位置検出装置。
【請求項２】
周期信号からなる位置信号と上記位置信号の原点位置を示す原点信号とが記録された記録媒体と、
上記位置信号の記録方向に沿って上記記録媒体に対して相対移動し、上記位置信号を検出する第１の検出ヘッドと、上記位置信号の記録方向に上記第１の検出ヘッドから所定距離離間して設けられ、上記第１の検出ヘッドと連動して上記記録媒体に対して相対移動し、上記位置信号を検出する第２の検出ヘッドと、上記第１の検出ヘッドと連動して上記記録媒体に対して相対移動し、上記原点信号を検出する第３の検出ヘッドとからなる検出部と、
上記第１の検出ヘッド及び上記第２の検出ヘッドが検出した位置信号を、上記位置信号の１周期内における象限単位で上記記録媒体と上記検出部との相対位置を示す２ビットの象限信号、及び、各象限内における角度で上記記録媒体と上記検出部との相対位置を示す象限内角度信号に変換する極座標変換部と、
上記象限信号、上記象限内角度信号、上記第３の検出ヘッドが検出した原点信号、及び、上記位置信号の象限内の分割数を示す分割数信号に基づき、上記位置信号の１象限を上記分割数で分割した距離分上記記録媒体と上記検出部とが相対移動したときに１パルス発生される２相の増減パルスと、上記記録媒体と上記検出部との相対移動位置が上記位置信号の原点位置となったときに発生される基準原点パルスとを出力する出力部とを備え、
上記出力部は、
上記象限内角度信号と上記分割数信号とを乗算し、乗算結果の上位ビットから上記分割数信号と同一ビット数を抜き出して象限内分割アドレス信号を生成する第１の乗算器と、
上記分割数信号の下位２ビットと上記象限信号とを乗算する第２の乗算器と、
上記第１の乗算器から出力される象限内分割アドレス信号の下位２ビットと、上記第２の乗算器の乗算結果の下位２ビットとを加算する加算器と、
上記加算器の加算結果の下位２ビットをコード化して上記２相の増減パルスを発生する増減パルス発生器と、
上記象限内分割アドレス信号の下位２ビットを除く信号が所定の信号となったときに象限内基準アドレス信号を発生する象限内基準アドレス発生器と、
上記第３の検出ヘッドにより原点信号が検出され、上記象限信号が所定の象限となり、上記象限内基準アドレス信号が発生され、さらに、上記２相の増減パルスが所定の位相となった時に、上記基準原点パルスを発生する原点信号発生器とを有すること
を特徴とする位置検出装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、相対移動をする２部材の移動位置を検出する位置検出装置に関するものである。
【０００２】
【従来の技術】
従来より、相対移動をする２部材の移動位置を検出する位置検出装置が知られている。この位置検出装置は、一定の波長で信号レベルが変動する周期信号が一定方向に沿って記録されたスケールと、このスケールに記録された周期信号を検出するヘッド部と、ヘッド部から検出された周期信号の信号処理をして位置情報を出力する演算処理部とを備えて構成される。スケール及びヘッド部は、相対移動する２部材の可動部と基準部とに取り付けられる。位置検出装置では、ヘッド部が、２部材の相対移動に応じて、信号レベルが変動する周期信号をスケール検出して、この検出した周期信号を演算処理部に供給する。演算処理部は、ヘッド部が検出した周期信号に基づき、２部材の相対移動位置を示す位置情報を出力する。
【０００３】
位置検出装置は、一般に、いわゆるＡ／Ｂ相信号と呼ばれる２相増減パルスが位置情報として出力される。この２相増減パルスは、互いに同一周期であって位相が１／４周期ずれたＡ相信号とＢ相信号の２つの信号から構成される。この２相増減パルスは、例えば、Ａ相信号を下位ビット、Ｂ相信号を上位ビットとした、２ビットのグレイコード化されたカウント値を示す信号である。このカウント値が、相対移動量を示している。このように位置情報として２相増減パルスを伝送すると、伝送する情報量を少なくすることができる。また、グレイコードを用いて移動量を示すので、移動方向も明確に伝送することができる。そして、この位置検出装置１から位置情報として２相増減パルスを取得した制御装置等は、このような２相増減パルスのカウント数を累積加算（マイナス方向に移動したときには減算）することによって、２部材の相対移動量を求め、この２部材の移動位置を制御する。
【０００４】
また、スケールには、相対移動位置の原点を示す原点信号が周期信号とともに記録されている。位置検出装置は、ヘッド部がスケールに記録された原点信号を検出すると、基準原点パルスを出力する。この基準原点パルスを取得した制御装置等は、この基準原点パルスが出力された時点から、上記２相の増減パルスのカウントを開始する。
【０００５】
【発明が解決しようとする課題】
ところで、位置検出装置では、スケールに記録された周期信号の１波長をさらに分割して、より細かい精度で、相対移動をする２部材の移動位置を検出していた。例えば、１波長内を、４０分割、１００分割、３６０分割、１０００分割等して位置検出を行っていた。
【０００６】
従来の位置検出装置では、このように周期信号の１波長をさらに分割する場合、周期信号を極座標変換して得られる角度データや周期信号の信号レベルデータをアドレスとした変換テーブルを用いて、出力する２相増減パルスを生成していた。しかしながら、多くの種類の分割数に対応するには、その変換テーブルのサイズが非常に大きくなってしまい、コスト高を招いてしまっていた。また、変換テーブルによる量子化誤差が生じ精度の悪化も招いてしまっていた。
【０００７】
また、位置検出装置では、所定の分割数で分割された位置情報を出力する２相の増減パルスと、上記原点信号とを同期して出力しなければならなかった。
【０００８】
本発明は、このような実情を鑑みてなされたものであり、記録媒体に記録された周期信号の１波長を任意の分割数で分割して、この分割数単位の移動に応じて増減される２相増減パルスを、少ない演算量で演算して出力することができる位置検出装置を提供することを目的とする。
【０００９】
また、本発明は、上記２相増減パルスを少ない演算量で演算して出力するとともに、この２相増減パルスに同期した基準原点パルスを出力することができる位置検出装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上述の課題を解決するために、本発明にかかる位置検出装置は、周期信号からなる位置信号が記録された記録媒体と、上記位置信号の記録方向に沿って上記記録媒体に対して相対移動し、上記位置信号を検出する第１の検出ヘッドと、上記位置信号の記録方向に上記第１の検出ヘッドから所定距離離間して設けられ、上記第１の検出ヘッドと連動して上記記録媒体に対して相対移動し、上記位置信号を検出する第２の検出ヘッドとからなる検出部と、上記第１の検出ヘッド及び上記第２の検出ヘッドが検出した位置信号を、上記位置信号の１周期内における象限単位で上記記録媒体と上記検出部との相対位置を示す２ビットの象限信号、及び、各象限内における角度で上記記録媒体と上記検出部との相対位置を示す象限内角度信号に変換する極座標変換部と、上記象限信号、上記象限内角度信号、及び、上記位置信号の象限内の分割数を示す分割数信号に基づき、上記位置信号の１象限を上記分割数で分割した距離分上記記録媒体と上記検出部とが相対移動したときに１パルス発生される２相の増減パルスとを出力する出力部とを備える。
【００１１】
この位置検出装置の出力部は、上記象限内角度信号と上記分割数信号とを乗算し、乗算結果の上位ビットから上記分割数信号と同一ビット数を抜き出して象限内分割アドレス信号を生成する第１の乗算器と、上記分割数信号の下位２ビットと上記象限信号とを乗算する第２の乗算器と、上記第１の乗算器から出力される象限内分割アドレス信号の下位２ビットと、上記第２の乗算器の乗算結果の下位２ビットとを加算する加算器と、上記加算器の加算結果の下位２ビットをコード化して上記２相の増減パルスを発生する増減パルス発生器とを有する。
【００１２】
この位置検出装置では、象限内角度信号と分割数信号とを乗算してその上位ビットを抜き出して象限内分割アドレス信号を生成し、上記分割信号の下位２ビットと上記象限信号との乗算結果の下位２ビットと、上記象限内分割アドレス信号の下位２ビットとを加算し、その加算結果の下位２ビットに基づき位置情報を示す２相の増減パルスを生成する。
【００１３】
また、本発明にかかる位置検出装置は、周期信号からなる位置信号と上記位置信号の原点位置を示す原点信号とが記録された記録媒体と、上記位置信号の記録方向に沿って上記記録媒体に対して相対移動し、上記位置信号を検出する第１の検出ヘッドと、上記位置信号の記録方向に上記第１の検出ヘッドから所定距離離間して設けられ、上記第１の検出ヘッドと連動して上記記録媒体に対して相対移動し、上記位置信号を検出する第２の検出ヘッドと、上記第１の検出ヘッドと連動して上記記録媒体に対して相対移動し、上記原点信号を検出する第３の検出ヘッドとからなる検出部と、上記第１の検出ヘッド及び上記第２の検出ヘッドが検出した位置信号を、上記位置信号の１周期内における象限単位で上記記録媒体と上記検出部との相対位置を示す２ビットの象限信号、及び、各象限内における角度で上記記録媒体と上記検出部との相対位置を示す象限内角度信号に変換する極座標変換部と、上記象限信号、上記象限内角度信号、上記第３の検出ヘッドが検出した原点信号、及び、上記位置信号の象限内の分割数を示す分割数信号に基づき、上記位置信号の１象限を上記分割数で分割した距離分上記記録媒体と上記検出部とが相対移動したときに１パルス発生される２相の増減パルスと、上記記録媒体と上記検出部との相対移動位置が上記位置信号の原点位置となったときに発生される基準原点パルスとを出力する出力部とを備える。
【００１４】
この位置検出装置の出力部は、上記象限内角度信号と上記分割数信号とを乗算し、乗算結果の上位ビットから上記分割数信号と同一ビット数を抜き出して象限内分割アドレス信号を生成する第１の乗算器と、上記分割数信号の下位２ビットと上記象限信号とを乗算する第２の乗算器と、上記第１の乗算器から出力される象限内分割アドレス信号の下位２ビットと、上記第２の乗算器の乗算結果の下位２ビットとを加算する加算器と、上記加算器の加算結果の下位２ビットをコード化して上記２相の増減パルスを発生する増減パルス発生器と、上記象限内分割アドレス信号の下位２ビットを除く信号が所定の信号となったときに象限内基準アドレス信号を発生する象限内基準アドレス発生器と、上記第３の検出ヘッドにより原点信号が検出され、上記象限信号が所定の象限となり、上記象限内基準アドレス信号が発生され、さらに、上記２相の増減パルスが所定の位相となった時に、上記基準原点パルスを発生する原点信号発生器とを有する。
【００１５】
この位置検出装置では、象限内角度信号と分割数信号とを乗算してその上位ビットを抜き出して象限内分割アドレスを生成し、上記分割信号の下位２ビットと上記象限信号との乗算結果の下位２ビットと、上記象限内分割アドレスの下位２ビットとを加算し、その加算結果の下位２ビットに基づき位置情報を示す２相の増減パルスを生成する。また、この位置検出装置では、上記象限内分割アドレス信号の下位２ビットを除く信号が所定の信号となったときに象限内基準アドレス信号を発生し、上記第３の検出ヘッドにより原点信号が検出され、上記象限信号が所定の象限となり、上記象限内基準アドレス信号が発生され、さらに、上記２相の増減パルスが所定の位相となった時に、基準原点パルスを発生する。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態として、直線移動をする工作機械（例えば、固定部と可動部とからなる２部材を有する工作機械）等の直線移動位置を検出する位置検出装置について、図面を参照しながら説明する。
【００１７】
図１に、本発明を適用した位置検出装置のブロック構成図を示す。
【００１８】
位置検出装置１は、図１に示すように、スケール２と、ヘッド部３と、第１のアナログ／デジタル変換部４と、第２のアナログ／デジタル変換部５と、極座標変換部６と、ＰＬＬローパスフィルタ７と、ノイズ検出部８と、フィルタ制御部９と、応答制限部１０と、出力パルス発生部１１とを備えている。
【００１９】
位置検出装置１では、スケール２とヘッド部３とが直線移動する２部材にそれぞれ取り付けられ、この２部材の相対移動位置を検出する。例えば、スケール２が２部材のうちの可動部に取り付けられ、ヘッド部３が２部材のうちの固定部に取り付けられる。この位置検出装置１は、スケール２には位置信号と原点信号とが記録されており、ヘッド部３が工作機械等の直線移動に応じてこのスケール２に記録されている位置信号及び原点信号を検出して、この工作機械等の移動位置情報を出力する。この位置検出装置１からは、この工作機械等の移動位置情報として、位置信号によって生成される２相増減パルスと、原点信号によって生成される基準原点パルスとが出力される。この移動位置情報は、制御装置等に伝送され、工作機械の動作制御に用いられる。
【００２０】
この位置検出装置１の移動位置情報として出力される２相増減パルスは、いわゆるＡ／Ｂ相信号と呼ばれる信号である。この２相増減パルスは、図２（Ａ）に示すように、互いに同一周期であって位相が１／４周期ずれたＡ相信号とＢ相信号の２つの信号から構成される。この２相増減パルスは、例えば、Ａ相信号を下位ビット、Ｂ相信号を上位ビットとした、２ビットのグレイコード化されたカウント値を示す信号である。すなわち、２相増減パルスは、図２（Ｂ）に示すように、０〜３までの４カウントを１周期とし、位相がプラス方向に進むとその値が１つずつインクリメントされていき、位相がマイナス方向に進むとその値が１つずつデクリメントされていくといったカウント値を示す信号である。この位置検出装置１から出力される２相増減パルスの１カウントは、検出する移動量の分解能を示している。従って、２相増減パルスは、工作機械がこの分解能分だけ相対移動したとき、１カウント増減する。例えば、この位置検出装置１の分解能が１μｍであれば、工作機械が１μｍプラス方向に移動すると、２相増減パルスは１カウント増加する。一方、１μｍマイナス方向に移動すると、２相増減パルスは１カウント減少する。このような２相増減パルスは、伝送する情報量が非常に少なくてよく、グレイコードを用いて移動量を示すので、移動方向も明確に伝送することができる。そして、この位置検出装置１から移動位置情報として２相増減パルスを取得した制御装置等は、このような２相増減パルスのカウント数を累積加算（マイナス方向に移動したときには減算）することによって、工作機械の相対移動量を検出することができる。
【００２１】
また、基準原点パルスは、工作機械の移動位置の基準点を示す情報であり、相対移動する工作機械の移動位置が基準位置にあるときに発生される。例えば、基準原点パルスは、直線移動する２部材からなる工作機械であれば、移動範囲の中心位置或いは端部位置で発生される。この位置検出装置１から移動位置情報として基準原点パルスを取得した制御装置等は、この基準原点パルスが発生されたときに、上記２相増減パルスの累積加算値を０にクリアし、この基準位置から２相増減パルスのカウント値の累積加算を行い、工作機械の移動位置を特定することができる。
【００２２】
このように位置検出装置１では、工作機械の動作を制御する制御装置に、工作機械の移動位置情報を提供することができる。
【００２３】
このような位置検出装置１の各構成要素の内容についてさらに詳細に説明する。
【００２４】
（スケール）
スケール２は、図３に示すように長尺状の形状をしている。このスケール２は、直線移動をする２部材の一方の部材、例えば、可動部に、その長手方向が２部材の移動方向に対して並行となるように取り付けられる。スケール２には、長手方向に沿って、所定の波長λで繰り返される磁気信号が、位置信号として記録されている。また、スケール２には、その長手方向の一カ所に例えば１波長λ分の磁気信号が、原点信号として記録されている。
【００２５】
なお、スケール２は、移動位置を検出する工作機械の相対移動の内容に応じて、その形状が定まる。例えば、直線移動をする工作機械の移動位置を検出する場合には、スケール２は図３に示すような長尺状の形状をしていることが好ましいが、回転移動する部材の回転位置を検出する場合には、円板状の形状をしていることが好ましい。また、位置信号は、一定の波長で繰り返される周期信号であって、その相対移動方向に沿って記録されていれば、磁気信号に限らずどのような信号であってもよい。例えば、位置信号は、光学的に検出される信号であってもよい。また、例えば円板状のスケールを用いて回転移動位置を検出する場合であれば、位置信号の記録位置はスケールの円弧部分に記録されるのが一般的である。また、原点信号は、工作機械の移動位置の基準点を示す信号であり、工作機械の移動方向の１カ所に記録されていればよい。この原点信号も、磁気信号に限らず、例えば、光学的に検出される信号であってもよい。また、この原点信号は、図３に示す例では、位置信号に対して、丸棒状のスケール２の円周上の異なる位置に記録しているが、記録波長を位置信号と異なるものとして、位置信号に重畳して記録してもよい。
【００２６】
（ヘッド部）
ヘッド部３は、図４に示すように、位置信号を検出する第１の位置検出ヘッド１５及び第２の位置検出ヘッド１６と、原点信号を検出する原点検出ヘッド１７とを有している。このような各ヘッド１５，１６，１７を有しているヘッド部３は、直線移動をする２部材のうちスケール２が取り付けられていない部材、例えば、固定部に、取り付けられている。従って、２部材の直線移動に伴って、スケール２とヘッド部３とが相対移動することとなる。各ヘッド１５，１６，１７は、例えばＭＲヘッドやコイルセンサ等の磁気信号を電気信号に変換する磁気ヘッドからなる。各ヘッド１５，１６，１７は、それぞれ位置信号又は原点信号が検出できるような位置に固定されている。すなわち、スケール２が長手方向に直線移動したときに、このスケール２の長手方向に記録された位置信号が常に検出できるように、例えば、位置信号及び原点信号に対向する位置に、配置されている。
【００２７】
また、第１の位置検出ヘッド１５と第２の位置検出ヘッド１６とは、スケール２の長手方向すなわち工作機械の相対移動方向に、（ｍ＋１／４）λだけ離間して配置されている。λは、位置信号の波長であり、ｍは、整数である。位置信号が波長λの周期信号であるので、第２の位置検出ヘッド１６からは、第１の位置検出ヘッド１５から検出される信号に対して、１／４波長位相がずれた信号が検出される。
【００２８】
従って、第１の位置検出ヘッド１５からは、図５（Ａ）に示すように、工作機械の相対移動に伴い周期λで繰り返される正弦波信号が検出され、また、第２の位置検出ヘッド１６からは、図５（Ｂ）に示すように、工作機械の相対移動に伴い周期λで繰り返され且つ第１の位置検出ヘッド１５が検出する信号と１／４波長位相がずれた正弦波信号が検出される。なお、以下、第１の位置検出ヘッド１５が検出した信号を、ＳＩＮ信号といい、第２の位置検出ヘッド１６が検出した信号をＣＯＳ信号という。
【００２９】
また、原点検出ヘッド１７は、スケール２の長手方向の１箇所に記録された原点信号を検出することができれば、第１の位置検出ヘッド１５及び第２の位置検出ヘッド１６に対して配置位置の位相ずれがあってもよい。
【００３０】
このようなヘッド部３は、ＳＩＮ信号を第１のアナログ／デジタル変換部４に供給し、ＣＯＳ信号を第２のアナログ／デジタル変換部５に供給する。また、ヘッド部３は、原点検出ヘッド１７が検出した原点信号をパルス化して、出力パルス発生部１１に供給する。
【００３１】
なお、スケール２に光学的に位置信号及び原点信号が記録されている場合には、ヘッド３は、光学ヘッドを用いてこれらを検出することにより、図５（Ａ）及び図５（Ｂ）に示すようなＳＩＮ信号及びＣＯＳ信号を出力し、また、原点信号を出力することができる。
【００３２】
また、第１の位置検出ヘッド１５と第２の位置検出ヘッド１６とは、検出する信号に１／４波長の位相ずれが生じるように配置をしているが、この位置検出装置１では、後述する極座標変換部５により検出した２つの信号から位置信号の１周期における位置を角度で特定できればよいので、１／４波長のみならず他の位相値で位相ずれを生じるように配置してもよい。
【００３３】
また、第１の位置検出ヘッド１５及び第２の位置検出ヘッド１６として、ＭＲヘッドを用いた場合、このＭＲヘッドが検出する位置信号の波長は、スケール２に記録された位置信号の波長の１／２とすることもできる。このとき、ＭＲヘッドを用いた場合には、スケール２に記録された位置信号の１／２の波長の周期信号が、第１の位置検出ヘッド１５及び第２の位置検出ヘッド１６から出力される。なお、本装置においては、以下の処理で、この第１の位置検出ヘッド１５及び第２の位置検出ヘッド１６から出力される信号が、位置信号として用いられる。
【００３４】
（アナログ／デジタル変換部）
第１のアナログ／デジタル変換部４は、ヘッド部３から供給されたＳＩＮ信号をデジタルデータに変換する。また、第２のアナログ／デジタル変換部５は、ヘッド部３から供給されたＣＯＳ信号をデジタルデータに変換する。これら第１のアナログ／デジタル変換部４及び第２のアナログ／デジタル変換部５のサンプリングクロックは、例えば、図示しないクロック発生装置から供給される。この第１のアナログ／デジタル変換部４及び第２のアナログ／デジタル変換部５に用いられるサンプリングクロックは、後述する極座標変換部６、ＰＬＬローパスフィルタ７、ノイズ検出部８、フィルタ制御部９、応答制限部１０、出力パルス発生部１１にも供給され、基準クロックとして参照される。なお、このサンプリングクロックは、第１のアナログ／デジタル変換部４及び第２のアナログ／デジタル変換部５の分解能分、すなわち、Ａ／Ｄの量子化単位分、位置検出対象となる工作機械が直線移動するのに必要な時間よりも、充分に高い周波数のクロックであるものとする。例えば、位置検出対象となる工作機械がＡ／Ｄの量子化単位分移動するのに、最低１μ秒必要という仕様が定められていれば、それより充分高い周波数のサンプリングクロックであるものとする。
【００３５】
このような第１のアナログ／デジタル変換部４及び第２のアナログ／デジタル変換部５は、ＳＩＮ信号及びＣＯＳ信号をそれぞれ例えば１０ビットのデジタルデータに変換して、極座標変換部６に供給する。なお、ＳＩＮ信号をデジタルデータに変換した信号を、以下、ＳＩＮデータといい、ＣＯＳ信号をデジタルデータに変換した信号を、以下、ＣＯＳデータという。
【００３６】
（極座標変換部）
極座標変換部６は、ＳＩＮデータ及びＣＯＳデータを極座標変換し、スケール２に記録された位置信号の１波長λ内におけるスケール２とヘッド部３との相対移動位置を示す振幅データ及び角度データとを生成する。
【００３７】
すなわち、ＣＯＳデータを横軸、ＳＩＮデータを縦軸に取って、ベクトルを描くと、図６に示すような、スケール２とヘッド部３との相対移動方向に応じて左右方向に回転するリサージュ波形となる。このリサージュ波形は、１回転が位置信号の１波長λに対応しており、角度が位置信号の１波長内の絶対位置を示している。このことから、ＳＩＮデータ及びＣＯＳデータが極座標変換を行うことによって、１波長λ内におけるスケール２とヘッド３との絶対位置を表すことができる。つまり、スケール２に記録された位置信号が周期信号であるので、その周期信号のレベルを極座標に変換することにより、１周期内の位置情報を示す角度データを生成することができる。
【００３８】
極座標変換部６のブロック構成図を図７に示し、この極座標変換部６について更に詳細に説明する。
【００３９】
極座標変換部６は、象限分割部２１と、第１のグレイコード化部２２と、第２のグレイコード化部２３と、極座標ＲＯＭ２４と、第１のグレイコード戻し部２５と、第２のグレイコード戻し部２６と、象限合成部２７とを有している。
【００４０】
象限分割部２１には、ＳＩＮデータ（１０ビット）とＣＯＳデータ（１０ビット）とが供給される。象限分割部２１は、ＳＩＮデータ及びＣＯＳデータに付けられている正負の符号（例えば最上位ビットの符号）に基づき生成される２ビットの象限指示データＱＩと、各象限のＳＩＮデータを第１象限相当のデータに変換した９ビットの第１象限ＳＩＮデータＲＹと、各象限のＣＯＳデータを第１象限相当のデータに変換した９ビットの第１象限ＣＯＳデータＲＸとに分割する。象限分割部２１は、象限指示データＱＩを象限合成部２７に供給し、第１象限ＳＩＮデータＲＹを第１のグレイコード化部２２に供給し、第１象限ＣＯＳデータＲＸを第２のグレイコード化部２３に供給する。
【００４１】
第１のグレイコード化部２２は、第１象限ＳＩＮデータＲＹをグレイコード化して、極座標ＲＯＭ２４に供給する。第２のグレイコード化部２３は、第１象限ＣＯＳデータＲＸをグレイコード化して、極座標ＲＯＭ２４に供給する。
【００４２】
極座標ＲＯＭ２４には、グレイコード化された第１象限ＳＩＮデータＲＹ及びグレイコード化された第１象限ＣＯＳデータＲＸがアドレスとして記述された極座標変換テーブルが格納されている。この極座標変換テーブルには、グレイコード化された第１象限ＳＩＮデータＲＹ及びグレイコード化された第１象限ＣＯＳデータＲＸに対応した、振幅データＬＩ及び第１象限（０°〜９０°）の角度データＰＩが記述されている。振幅データＬＩ及び第１象限の角度データＰＩは、それぞれグレイコード化されて極座標ＲＯＭに格納されている。
【００４３】
極座標変換テーブルには、第１象限内の角度データが１０ビット、振幅データが６ビットの全１６ビットのデータが格納されている。角度データは、図８に示すように、０°〜９０°を、９０°／１０２４単位で分割して表したデータである。また、振幅データは、図９に示すように、ＳＩＮ軸上或いはＣＯＳ軸上の最大振幅時（ＳＩＮデータ＝５１１且つＣＯＳデータ＝０のとき、或いは、ＳＩＮデータ＝０且つＣＯＳデータ＝５１１のとき）の振幅を５６で分割して表したデータである。振幅データは、６ビットであるので、０〜６３まで表現が可能であるが、ノイズや歪みにより検出した測定値が理論値よりも大きくなることがあるので、その理論値より大きくなる場合を考慮して表現範囲にマージンを設けている。なお、測定した振幅値が６３以上になる場合には、全て６３にクリップしている。
【００４４】
極座標ＲＯＭ２４は、極座標変換テーブルを参照して極座標変換し、入力された第１象限ＳＩＮデータＲＹ及び第１象限ＣＯＳデータＲＸに対応したグレイコード化した角度データ及び振幅データを出力する。極座標ＲＯＭ２４は、振幅データを第１のグレイコード戻し部２５に供給し、角度データを第２のグレイコード戻し部２６に供給する。
【００４５】
第１のグレイコード戻し部２５は、極座標ＲＯＭ２４から供給された振幅データＬＩのグレイコードを戻し、通常のコードの振幅データＬＩに変換する。第２のグレイコード戻し部２５は、極座標ＲＯＭ２４から供給された第１象限の角度データＰＩのグレイコードを戻し、通常のコードの第１象限の角度データＰＩに変換する。
【００４６】
ここで、第１象限ＳＩＮデータＲＹ及び第１象限ＣＯＳデータＲＸから、振幅データＬＩ及び第１象限の角度データＰＩへの変換関数は、即ち、極座標ＲＯＭ２４とその前後のグレイコード変換を含めた関数は、以下のようになる。
【００４７】
PI=tan-1{RY/RX}*1024/90
LI=56[(√{(RY/511)2+(RX/511)2}]  但し６３以上の値は６３にクリップ。
【００４８】
象限合成部２７は、１０ビットの第１象限角度データＰＩの更に上位ビットとして、象限分割部２１で生成した象限指示データＱＩを付加して、合計１２ビットの全周の角度データとする。
【００４９】
このように極座標変換部６は、ＳＩＮデータ及びＣＯＳデータを極座標変換して、１２ビットの全周（０°〜３６０°）の角度データＰＩ及び６ビットの振幅データＬＩを生成する。この極座標変換部６により生成された全周の角度データＰＩは、ＰＬＬローパスフィルタ７に供給され、振幅データＬＩは、ノイズ検出部８に供給される。
【００５０】
以上のように極座標変換部６では、極座標ＲＯＭ２４が第１象限に対応する極座標変換テーブルしか格納していないため、４象限分のデータを全て格納することなく、容量を減らしている。
【００５１】
また、極座標ＲＯＭ２４には、アドレスとして入力される第１象限ＳＩＮデータ及び第１象限ＣＯＳデータと、出力する角度データ及び振幅データとを、グレイコード化して格納している。ここで、スケール２から取得した位置情報であるＳＩＮデータ及びＣＯＳデータ、及び、このＳＩＮデータ及びＣＯＳデータを極座標変換した角度データ及び振幅データは、Ａ／Ｄのサンプリング周波数が充分高いため、ノイズが発生した場合を除き、スケール２とヘッド部３との相対移動に伴い必ず連続的に変換する。そのため、隣接するコード間で必ずビット変化が１つしかないグレイコードを採用することによって、メモリアクセス時においてバスライン上のビット変化が少なくなり大幅にスパイクノイズを抑えることができ、ノイズに起因する精度劣化を防止することができる。例えば、グレイコード化しない場合に比べて、スパイクノイズを平均１／２にすることができ、また、最大のビット変化が生じる位置ではビット数分の１に少なくすることができる。
【００５２】
（ＰＬＬローパスフィルタ）
ＰＬＬローパスフィルタ７は、極座標変換部６により変換された角度データＰＩに対して、高域周波数成分を除去するローパスフィルタリング処理を行う。このＰＬＬローパスフィルタ７は、入出力の位相誤差を求め、この位相誤差が０となるようにフィードバック制御してフィルタリングを行う。すなわち、ＰＬＬローパスフィルタ７は、ＰＬＬ（Phase Locked Loop）回路構成と類似した回路構成となる。
【００５３】
このようなＰＬＬローパスフィルタ７の構成を図１０に示し、この動作原理について説明する。
【００５４】
ＰＬＬローパスフィルタ７は、この図１０に示すように、位相比較器３１と、第１の増幅器３２と、第２の増幅器３３と、位相誤差積分器３４と、加算器３５と、ＶＣＯ（Voltage Controlled Oscillator）３６とを有している。
【００５５】
このＰＬＬローパスフィルタ７では、極座標変換部６により生成された全周（０°〜３６０°）範囲の角度データＰＩが入力され、この角度データＰＩを平滑化した平滑角度データＰＦが出力される。
【００５６】
位相比較器３１には、全周の角度データＰＩが入力されるとともに、出力する平滑角度データＰＦがフィードバックされて入力される。位相比較器３１は、角度データＰＩと平滑角度データＰＦとの位相誤差を求め、位相誤差信号ＰＥを生成する。位相比較器３１は、生成した位相誤差信号ＰＥを第１の増幅器３２に供給する。
【００５７】
第１の増幅器３２は、位相誤差信号ＰＥを所定のゲイン（Ｇ1）で増幅し、増幅した位相誤差信号ＰＥを、第２の増幅器３３及び加算器３５に供給する。
【００５８】
第２の増幅器３２は、第１の増幅器３２で増幅された位相誤差信号ＰＥをさらに所定のゲイン（Ｇ2）で増幅して、増幅した位相誤差信号ＰＥを位相誤差積分器３４に供給する。
【００５９】
なお、このＰＬＬローパスフィルタ７をデジタル回路で構成した場合には、上記第１の増幅器３２及び第２の増幅器３３は、乗算器で構成される。
【００６０】
位相誤差積分器３４は、位相誤差信号ＰＥに対して積分を行って平滑化し、速度偏差信号ＶＥＬを生成する。位相誤差積分器３４は、生成した速度偏差信号ＶＥＬを加算器３５に供給する。
【００６１】
加算器３５は、第１の増幅器３２から供給された位相誤差信号ＰＥと、位相誤差積分器３４から供給された速度偏差信号ＶＥＬを加算して、周波数制御電圧信号ＦＳを生成する。加算器３５は、生成した周波数制御電圧信号ＦＳをＶＣＯ３６に供給する。
【００６２】
ＶＣＯ３６は、周波数制御電圧信号ＦＳが０となるように周波数が制御された周波数データを、平滑角度データＰＦとして出力する。すなわち、ＶＣＯ３６は、位相誤差信号ＰＥ及びこの位相誤差信号ＰＥを積分した速度偏差信号ＶＥＬが０となるような周波数の信号を出力する。このＶＣＯ３６は、入力信号に対して周波数及び位相が一致するような周期信号を発生する電圧制御発振器である。このＶＣＯ３６は、出力信号の周波数０を中心周波数として動作する電圧制御発振器である。
【００６３】
このような構成のＰＬＬローパスフィルタ７では、第１の増幅器３２から加算器３５を介して位相誤差信号ＰＥをＶＣＯ３６に供給する１次ループと、位相誤差信号ＰＥを積分した速度偏差信号ＶＥＬを加算器３５を介してＶＣＯ３６に供給する２次ループとによりループフィルタを形成して入力信号と出力信号の周波数と位相のロックをしている。
【００６４】
１次ループでは、位相誤差が０を目指すように、負帰還制御がされる。しかしながら、定常速度で角度データＰＩが変化している場合、すなわち、工作機械が定常速度で移動している場合、この１次ループのみでは、図１１に示すように、その速度に比例した位相誤差が発生する。そのため、このＰＬＬローパスフィルタ７では、２次ループを設けて、位相誤差ＰＥをさらに積分して速度偏差信号ＶＥＬを生成し、この速度偏差信号ＶＥＬも０を目指すように、負帰還制御がされる。ＰＬＬローパスフィルタ７では、この１次ループ及び２次ループにより、図１２に示すように、出力信号である平滑角度データＰＦが、入力信号である角度データＰＩを平均的にトレースするようになりこの角度データＰＩのローパスフィルタ出力となる。
【００６５】
また、第１の増幅器３２のゲインを変えると、１次ループのフィードバックゲインを制御することができ、第２の増幅器３３のゲインを変えると、２次ループのフィードバックゲインを制御することができる。このフィードバックゲインを変えることにより、ローパスフィルタのカットオフ周波数を変えることができる。
【００６６】
一般に、フィイードバック系の閉ループ応答特性Ｇｃは、図１３に示すような、回路構成となり、Ａをフォワードゲイン、Ｂをフィードバックゲインとすると、
Ｇｃ＝Ａ／（１＋ＡＢ）
で表される。このときの応答特性は、例えば、Ａ＝１／（１＋Ｓ），Ｂ＝定数であるとすると、図１４に示すようになる。なお、Ｓはラプラス演算子である。
【００６７】
ここで、ＰＬＬローパスフィルタ７のノイズ抑圧特性を、上記フィードバック系の閉ループ応答特性Ｇｃに当てはめて考えると、
Ａ＝Ｇ1（１＋Ｇ2／Ｓ）／Ｓ
Ｂ＝１
となる。なお、Ｇ1は、第１の増幅器３２のゲインであり、Ｇ2は、第２の増幅器３３のゲインである。従って、このＰＬＬローパスフィルタ７のノイズ抑圧特性は、カットオフ周波数がｆｃ1＝Ｇ1ｆｓ／２πとされた図１５に示すような特性となる。従って、ＰＬＬローパスフィルタ７は、カットオフ周波数ｆｃ1以下の低周波領域では角度データＰＩに追従し、カットオフ周波数ｆｃ1以上の高周波領域のノイズには追従しないローパスフィルタ特性が得られる。
【００６８】
また、ＰＬＬローパスフィルタ７の角度変動に対する残留位相誤差特性を上記フィードバック系の閉ループ応答特性Ｇｃに当てはめて考えると、
Ａ＝１
Ｂ＝Ｇ1（１＋Ｇ2／Ｓ）／Ｓ
となる。従って、ＰＬＬローパスフィルタ７の角度変動に対する残留位相誤差特性は、図１６に示すような特性となる。従って、ＰＬＬローパスフィルタ７は、カットオフ周波数ｆｃ1以上の高域波領域では角度データＰＩの角度変動がそのまま出力されるが、カットオフ周波数ｆｃ1以下の低周波領域ではその角度変動が減衰し、入力される角度データＰＩの変動に精度良く追従する特性が得られる。
【００６９】
さらに、ＰＬＬローパスフィルタ７の速度変動に対する残留位相誤差特性を考える。この場合、角度変動は速度変動の積分であるから、ＰＬＬローパスフィルタ７の速度変動に対する残留位相誤差特性は、図１６に示したグラフを積分した図１７に示すような特性となる。この図１７に示すように、速度変動に対する残留位相誤差特性は、高周波領域ではもともと速度変動による角度変化は少なく、低周波領域ではフィードバックにより残留誤差が少なくなり、特にＤＣ領域では残留誤差が０となる。このことから、このＰＬＬローパスフィルタ７では、静止状態を含めて定常速度で移動中は残留誤差が０となる。
【００７０】
ところで、このようなＰＬＬローパスフィルタ７は、全ての処理がデジタルデータで行われる。そのため、本装置では、図１８に示すようなデジタル回路で構成したものが用いられる。
【００７１】
以下、デジタル回路で構成したＰＬＬローパスフィルタ７について説明する。なお、デジタル回路で構成されたＰＬＬローパスフィルタ７では、上記位相誤差信号ＰＥがデジタルデータである位相誤差データＰＥとされ、速度偏差信号ＶＥＬが速度偏差データＶＥＬとなるものとする。
【００７２】
ＰＬＬローパスフィルタ７をデジタル回路で構成した場合、位相比較器３１は、減算回路で構成される。また、位相誤差積分器３４は、フリップフロップ回路３４ａと加算器３４ｂとからなるアキュムレータ（累積加算器）で構成される。ＶＣＯ３６も、フリップフロップ回路３６ａと加算器３６ｂとからなるアキュムレータで構成され、周波数制御電圧信号ＦＳの代わりに周波数制御コードＦＣを累積加算することにより、平滑角度データＰＦを出力する。
【００７３】
第１の増幅器３２の１次ゲインＧ1及び第２の増幅器３３の２次ゲインＧ2は、その値が後述するフィルタ制御部９により制御される。
【００７４】
位相誤差積分器３４のフリップフロップ回路３４ａ及びＶＣＯ３６のフリップフロップ回路３６ａは、ともに第１のアナログ／デジタル変換部４及び第２のアナログ／デジタル変換部５のサンプリングクロック（Ｚ-1）により動作する。そのため、位相誤差積分３４及びＶＣＯ３６は、第１のアナログ／デジタル変換部４等の１サンプル毎にデータを累積加算していく。
【００７５】
また、デジタル回路で構成したＰＬＬローパスフィルタ７は、位相比較器３１と第１の増幅器３２との間に設けられたガード回路３７を有している。このガード回路３７は、後述するフィルタ制御部９で、第１の増幅器３２及び第２の増幅器３３のゲインを制御するため、位相誤差データＰＥが、±４５°以上となると、位相誤差を±４５°にクリップするとともに、位相誤差オーバー信号ＣＬＰを出力する。
【００７６】
また、デジタル回路で構成したＰＬＬローパスフィルタ７は、平滑角度データＰＦの出力端子とＶＣＯ３６との間に設けられた加算器３８と、速度偏差データＶＥＬを増幅する第３の増幅器３９とを有している。第３の増幅器３９は、所定のゲインで速度偏差データＶＥＬを増幅し、増幅した速度偏差データＶＥＬを加算器３８に供給する。加算器３８は、ＶＣＯ３６から出力された出力データＶＣＯと、第３の増幅器３９から供給された所定のゲインで増幅された速度偏差データＶＥＬとを加算する。このように、速度偏差成分を出力データに加算することによって、ＶＣＯ３６の出力から最終出力（本装置においては出力パルス発生部１１からの出力）までに発生する遅延分を補正した出力データを得ることができる。なお、位相比較器３１には、速度偏差データを加算する前のＶＣＯ３６の出力データＶＣＯがフィードバックされる。なお、この第３の増幅器３９は、デジタル回路で構成されるので、第１の増幅器３２及び第２の増幅器３３と同様に、乗算器で構成される。
【００７７】
以上のようなＰＬＬローパスフィルタ７は、入力された角度データＰＩをフィルタリングした平滑角度データＰＦを応答制限部１０に供給する。また、ＰＬＬローパスフィルタ７は、フィルタリング処理中に生成される位相誤差データＰＥをノイズ検出部８に供給し、クリップ信号ＣＬＰをフィルタ制御部９に供給する。
【００７８】
また、ＰＬＬローパスフィルタ７は、第１の増幅器３２のゲイン（１次ゲインＧ1）、第２の増幅器３３のゲイン（２次ゲインＧ2）、第３の増幅器３９のゲイン（フィードバックゲインＧF）が、フィルタ制御部９により制御される。また、位相誤差積分器３４のフリップフロップ３４ａには、速度クリア信号ＶＣＬＲが、フィルタ制御部９から供給される。この速度クリア信号ＶＣＬＲが供給されると、フリップフロップ３４ａは、内部に格納しているデータをクリアする。
【００７９】
以上のようなＰＬＬローパスフィルタ７では、入出力の位相誤差を求めて、この位相誤差を０とするように入出力間をロックするＰＬＬタイプのＩＩＲ（Infinite Impulse Response）構成となっているので、０°〜３６０°の角度範囲を何周期にも亘って繰り返すモジュロ位相の角度データに対して、ローパスフィルタリングを行うことができる。すなわち、何周期に亘って繰り返されても位相誤差が±１８０°以内でしか変化せず、その位相誤差に対してフィルタリングを行うので、角度データを平滑化することができる。例えば、図１９（Ａ）に示すような、０°〜３６０°の角度範囲で繰り返される角度データＰＩに対して発生する、図１９（Ｂ）に示すような±１８０°範囲以内の位相誤差データＰＥを０にするので、鋸波状の波形をなまらせることなく平滑化した平滑角度データＰＦを出力することができる。さらに、ＰＬＬローパスフィルタ７を用いることにより、位置検出装置１では、極座標変換をした後にフィルタリングをすることができるので、フィルタ回路を１系統とすることができ、回路規模を小さくすることができる。
【００８０】
また、通常、フィルタリングの精度を向上させるには、ローパスフィルタのカットオフ周波数を１／ｎ2に下げなければならない。例えば、ＦＩＲ（Finite Impules Response）フィルタで構成したローパスフィルタでカットオフ周波数を１／ｎ2に下げるには、そのタップ数をｎ2倍に増やす必要があり、回路規模が非常に大きくなってしまう。しかしながら、ＰＬＬローパスフィルタ７は、ＩＩＲ構成であるので、フィードバック係数を１／ｎ2とし、ビット数を１次ゲインで２ｎビット、２次ゲインで４ｎビット増加するのみでカットオフ周波数を１／ｎ2に下げることができるので、わずかな回路規模の増加で精度を向上させることができる。
【００８１】
また、ＰＬＬローパスフィルタ７は、フィードバックゲインを変えるだけで、精度やカットオフ周波数を変えることができ、さらに、フィードバックゲインを不連続に変えても、出力が不連続にならない。そのため、入出力の状況や位相誤差の状況、外部からの情報等に基づき、容易に適応制御をすることができる。
【００８２】
また、ＰＬＬローパスフィルタ７を用いることにより、極座標変換をした後に、フィルタリングを行うので、ヘッド部３の出力ノイズ、Ａ／Ｄ変換の量子化ノイズのみならず、極座標変換部６の極座標変換テーブルでの量子化ノイズも除去することができるので、精度が高く、また、極座標変換テーブルを小規模にすることができる。さらに、量子化誤差によるジッタが減少するので、許容最高速度が向上する。
【００８３】
また、極座標変換テーブルでの量子化ノイズの影響が除去されるのでデータの脱落が生じず、さらに、大きな外来ノイズが生じても、ＰＬＬのロックが外れない限りは、その誤差が一時的なものでとどまり、誤差が累積していくことがない。
【００８４】
（ノイズ検出部）
ノイズ検出部８は、極座標変換部６から供給された振幅データＬＩ及びＰＬＬローパスフィルタ７から供給された位相誤差データＰＥに基づき、ＰＬＬローパスフィルタ７に入力される角度データＰＩにノイズが含まれているかどうかを検出する処理を行う。
【００８５】
このノイズ検出部８は、図２０に示すように、第１から第４のコンパレータ４０，４１，４２，４３と、変化量検出回路４４と、絶対値変換回路４５と、ＯＲ回路４６とを備えている。
【００８６】
第１のコンパレータ４０には、振幅データＬＩと、振幅上限値ＬＵとが入力される。第１のコンパレータ４０は、振幅データＬＩが振幅上限値ＬＵより大きくなったときに（ＬＩ＞ＬＵ）、オン信号をＯＲ回路４６に供給する。
【００８７】
第２のコンパレータ４１には、振幅データＬＩと、振幅下限値ＬＬとが入力される。第２のコンパレータ４１は、振幅データＬＩが、振幅下限値ＬＬより小さくなったときに（ＬＩ＜ＬＬ）、オン信号をＯＲ回路４６に供給する。
【００８８】
第３のコンパレータ４２には、変化量検出回路４４からの出力される変化量データの絶対値と、振幅変化上限値ＤＵとが入力される。変化量検出回路４４は、振幅データＬＩを１サンプル分ラッチするラッチ回路４７と、振幅データＬＩからラッチ回路４７がラッチしているデータを減算する減算器４８と、減算器４８からの出力データを絶対値に変換する絶対値変換回路４９とからなる。ラッチ回路４７は、第１のアナログ／デジタル変換部４及び第２のアナログ／デジタル変換部５のサンプリングクロックで動作をする。このような変化量検出回路４４は、入力された振幅データＬＩの１クロック前のデータからの変化量を検出して、振幅データＬＩの変化量データＤＩを求め、この変化量データＤＩの絶対値を出力する。第３のコンパレータ４２は、この変化量データＤＩの絶対値が、振幅変化上限値ＤＵよりも大きくなったときに（｜ＤＩ｜＞ＤＵ）、オン信号をＯＲ回路４６に供給する。
【００８９】
第４のコンパレータ４３には、絶対値変換回路４５により絶対値に変換された位相誤差データＰＥと、位相誤差上限値ＰＵとが入力される。第４のコンパレータ４３は、位相誤差データＰＥの絶対値が、位相誤差上限値ＰＵよりも大きくなったときに（｜ＰＥ｜＞ＰＵ）、オン信号をＯＲ回路４６に供給する。
【００９０】
ＯＲ回路４６は、第１から第４のコンパレータ４０〜４３のいずれかからオン信号が供給されると、内部ノイズ検出信号ＮＤＩを出力する。
【００９１】
ノイズ検出部８は、ＯＲ回路４６から出力される内部ノイズ検出信号ＮＤＩを、フィルタ制御部９に供給する。
【００９２】
このようなノイズ検出部８では、極座標変換をする際に角度データＰＩとともに生成された振幅データＬＩが、ある所定値よりも過大入力であるか、ある所定値よりも過小入力であるか、或いは、その変化量がある所定値よりも過大であるかを判断し、その角度データＰＩがノイズであるかどうかを検出する。また、その角度データＰＩの位相誤差ＰＥが、ある一定範囲以上となっているかどうかを判断し、範囲外である場合にはノイズとして検出する。
【００９３】
（フィルタ制御部９）
フィルタ制御部９は、ＰＬＬローパスフィルタ７に対して、初期化、外来ノイズの抑圧、過負荷時のカットオフアップ、定常時のカットオフダウン、ゲインの連動処理の制御を行う。
【００９４】
フィルタ制御部９は、図２１に示すように、ＰＬＬローパスフィルタ７のループゲインを決定する標準カットオフ信号ＣＯ、電源投入時又は再測定動作開始時等の供給される強制スルー信号ＴＨ、ＰＬＬローパスフィルタ７から供給される位相誤差オーバー信号ＣＬＰ、後述する応答制限部１０からフィードバックされるヒステリシス範囲内信号ＩＨ、ノイズ検出部８により生成された内部ノイズ検出信号ＮＤＩ、本装置外部から供給される外部ノイズ信号ＮＤＯに影響時間分のリトリガブルモノマルチバイブレータを通した信号が入力される。
【００９５】
フィルタ制御部９は、ゲイン加算器５０と、ゲイン減算器５１と、１次ゲイン変換部５２と、２次ゲイン変換部５３と、飽和検出部５４と、セトリング検出部５５と、１次ゲインマスク部５６と、２次ゲインマスク部５７と、ＯＲ回路５９と、ＴＮ時限マスク部６０と、リトリガブルモノマルチバイブレータ６１とを有している。
【００９６】
標準カットオフ信号ＣＯは、ＰＬＬローパスフィルタ７の１次ループ及び２次ループの標準カットオフ周波数の設定値であり、図示しないコントローラ等から供給される。この標準カットオフ信号ＣＯは、ゲイン加算器５０及びゲイン減算器５１を介して、１次ゲイン変換部５２及び２次ゲイン変換部５３に供給される。
【００９７】
飽和検出部５４には、ＰＬＬローパスフィルタ７から供給された位相誤差オーバー信号ＣＬＰが供給される。位相誤差オーバー信号ＣＬＰは、ＰＬＬローパスフィルタ７のガード回路３７から供給される信号で、位相誤差データＰＥが±４５°を越えると供給される。飽和検出部５４は、この位相誤差オーバー信号ＣＬＰが所定時間（ＴＵ時間）連続して検出されると、その後位相誤差オーバ信号ＣＬＰが検出されなくなるまでゲインアップ信号ＧＵを出力する。このゲインアップ信号ＧＵは、ゲイン加算器５０に供給される。ゲイン加算器５０は、このゲインアップ信号ＧＵを標準カットオフ信号ＣＯに加算する。
【００９８】
セトリング検出部５５には、後述する応答制限部１０からフィードバックされるヒステリシス範囲内信号ＩＨが供給される。このヒステリシス範囲内信号ＩＨは、ＰＬＬローパスフィルタ７から出力される平滑角度データＰＦの変化量が微小であるため応答制限がされ、出力データに変動が生じていないことを示す信号である。つまり、スケール２とヘッド部３とが相対移動をしていないとみなしている状態を示す信号である。セトリング検出部５５は、このヒステリシス範囲内信号ＩＨが所定時間（ＴＤ時間）連続して検出されると、その後ヒステリシス範囲内信号ＩＨが検出されなくなるまでゲインダウン信号ＧＤを出力する。このゲインダウン信号ＧＤは、ゲイン減算器５１に供給される。ゲイン減算器５１は、このゲインダウン信号ＧＤを標準カットオフ信号ＣＯから減算する。
【００９９】
１次ゲイン変換部５２は、ＰＬＬローパスフィルタ７の第１の増幅器３２に供給する１次ゲインＧ1を、ゲイン減算器５１から供給された信号に基づき演算して求める。この１次ゲイン変換部５２は、以下の式を演算することにより１次ゲインＧ1を求める。
【０１００】
Ｇ1＝ｆ1（ＣＯ＋ＧＵ−ＧＤ）
ここで、ｆ1（ｘ）は、指数関数で、ｘが１増加する毎に２倍となるような関数である。
【０１０１】
２次ゲイン変換部５３は、ＰＬＬローパスフィルタ７の第２の増幅器３３に供給する２次ゲインＧ2を、ゲイン減算器５１から供給された信号に基づき演算して求める。この２次ゲイン変換部５３は、以下の式を演算することにより２次ゲインＧ1を求める。
【０１０２】
Ｇ2＝ｆ2（ＣＯ＋ＧＵ−ＧＤ）
ここで、ｆ2（ｘ）は、指数関数で、ｘが１増加する毎に２倍となるような関数である。
【０１０３】
このように、ＰＬＬローパスフィルタ７の１次ループのフィードバックゲイン及び２次ループのフィードバックゲインは、標準カットオフ信号等に基づき連動して設定がされる。
【０１０４】
１次ゲイン変換部５２から出力された１次ゲインＧ1は、１次ゲインマスク部５６を介して、ＰＬＬローパスフィルタ７の第１の増幅器３２に供給される。また、２次ゲイン変換部５３から出力された２次ゲインＧ2は、２次ゲインマスク部５７を介して、ＰＬＬローパスフィルタ７の第２の増幅器３３に供給される。
【０１０５】
ＯＲ回路５９には、内部ノイズ検出信号ＮＤＩ及びリトリガブルモノマルチバイブレータ６１を通った外部ノイズ信号ＮＤＯが供給される。内部ノイズ検出信号ＮＤＩは、上述したノイズ検出部８から供給される信号である。また、外部ノイズ信号ＮＤＯは、本装置の外部によりノイズが検出されたときに供給される信号である。ＯＲ回路５９は、いずれかの信号が入力されると、ノイズ検出信号ＮＤを、ＴＮ時限マスク部６０に供給する。
【０１０６】
ＴＮ時限マスク部６０は、ＯＲ回路５９からノイズ検出信号が供給されると、ノイズマスク信号ＮＤを発生し、このノイズ検出信号を所定時間（ＴＮ時間）連続して検出すると、ノイズマスク信号ＮＤをオフする。すなわち、ＴＮ時間以上連続してノイズマスク信号ＮＤを出力しない。
【０１０７】
１次ゲインマスク部５６には、強制スルー信号ＴＨ及びノイズマスク信号ＮＭが入力される。１次ゲインマスク部５６は、これら２つの信号が供給されないときには、１次ゲイン変換部５２から供給された１次ゲインＧ1をそのまま出力する。１次ゲインマスク部５６は、強制スルー信号ＴＨが供給されたときには、１次ゲインＧ1を強制的に１サイクル分だけ１として出力する。また、１次ゲインマスク部５６は、ノイズマスク信号ＮＤが供給されたときには、１次ゲインＧ２を強制的に０として出力する。
【０１０８】
２次ゲインマスク部５７には、強制スルー信号ＴＨ及びノイズマスク信号ＮＭが入力される。２次ゲインマスク部５７は、これら２つの信号が供給されないときには、２次ゲイン変換部５３から供給された２次ゲインＧ2をそのまま出力する。２次ゲインマスク部５７は、強制スルー信号ＴＨが供給されたときには、２次ゲインＧ2を強制的に１サイクル分だけ０として出力する。また、２次ゲインマスク部５７は、ノイズマスク信号ＮＤが供給されたときには、１次ゲインＧ２を強制的に０として出力する。
【０１０９】
つぎに、フィルタ制御部９の処理タイミングについて、図２２に示すタイミングチャートを用いて説明する。
【０１１０】
まず、図２２（Ａ）に示すようなタイミングでフィルタ制御部９に強制スルー信号ＴＨが入力されると、図２２（Ｇ）に示すように１次ゲインマスク回路５６が１次ゲインＧ1を強制的に１とし、図２２（Ｈ）に示すように２次ゲインマスク回路５７が２次ゲインＧ2を強制的に０とする。また、フィルタ制御部９は、この強制スルー信号ＴＨが入力されると、速度クリア信号ＶＣＬＲを出力する。このため、ＰＬＬローパスフィルタ７では、１次ループのフィードバックゲインを決定する第１の増幅器３２のゲインが１とされる。また、２次ループのフィードバックゲインを決定する第２の増幅器３３のゲインが０とされ、且つ、速度クリア信号ＶＣＬＲにより速度偏差データＶＥＬが０とされる。従って、ＰＬＬローパスフィルタ７では、入力された角度データＰＩを直接ＶＣＯ３６にロードすることができ、入力された角度データＰＩをそのまま出力する状態、すなわち、位相誤差が全くない状態とすることができる。
【０１１１】
例えば、電源投入直後や再測定動作開始時等におけるＰＬＬの初期引き込み動作時においては、入出力の位相誤差が大きく、最悪１８０°となってしまう場合がある。このように位相誤差が大きい場合、ＰＬＬローパスフィルタ７が安定動作をするまで長時間の時間経過を要する。そのため、電源投入直後や再測定動作開始時において、強制スルー信号ＴＨをフィルタ制御部９に入力し、ＰＬＬローパスフィルタ７の入出力角度データの位相誤差を強制的に０とすることによって、ＰＬＬローパスフィルタ７のＶＣＯ３６がノイズ成分及び量子化誤差成分による位相誤差しか無い状態から、ＰＬＬの引き込みを開始することが可能となり、安定動作をするまでの時間を大幅に短縮することができる。
【０１１２】
また、図２２（Ｂ）に示すようなタイミングでノイズ検出信号ＮＤが入力されると、図２２（Ｇ）及び図２２（Ｈ）に示すように１次ゲインマスク回路５６及び２次ゲインマスク回路５７が、１次ゲインＧ1及び２次ゲインＧ2を強制的に０とする。そのため、ノイズによるＰＬＬローパスフィルタ７の暴れを防ぐことができる。但し、ループフィルタのフィードバックゲインが０の状態は、制御系をオープンループの状態とするので、長時間連続すると、入力される角度データＰＩの変化に追従できなくなる。従って、ノイズが検出された場合であっても、そのノイズが所定時間（ＴＮ時間）以上連続する場合には、フィードバックゲインを元に戻すようにする。
【０１１３】
また、図２２（Ｃ）に示すようなタイミングでヒステリシス範囲内信号ＩＨが入力され、このヒステリシス範囲内信号ＩＨが所定時間（ＴＤ時間）以上連続すると、図２２（Ｆ）に示すように、ゲインダウン信号ＧＤを出力する。このゲインダウン信号ＧＤが出力されると、図２２（Ｇ）及び図２２（Ｈ）に示すように、そのときのカットオフ周波数（１次ゲインＧ1及び２次ゲインＧ2）が通常の１／２となり、ＰＬＬローパスフィルタ７の出力ノイズが１／√２に減少する。従って、ＰＬＬローパスフィルタ７から出力される平滑角度データＰＦの変動がさらに抑えられ、安定してヒステリシス範囲内にとどまることができる。なお、角度データに変動が生じ、その変動がヒステリシス範囲内を逸脱した場合には、元のカットオフ周波数に戻り、応答性を確保するようにする。
【０１１４】
また、図２２（Ｄ）に示すようなタイミングで位相誤差オーバー信号ＣＬＰが入力され、ＰＬＬローパスフィルタ７の位相誤差が±４５°以上となり、その位相誤差が４５°以上の状態が所定時間（ＴＵ時間）以上続く場合、位相誤差が飽和状態であると判断し、図２２（Ｅ）に示すように、ゲインアップ信号ＧＵを出力する。このゲインアップ信号ＧＵが出力されると、図２２（Ｇ）及び図２２（Ｈ）に示すように、そのときのカットオフ周波数（１次ゲインＧ1及び２次ゲインＧ2）が通常の２倍となり、ＰＬＬローパスフィルタ７の応答速度が２倍に上がる。このため、位相誤差が大きい場合には、高速追従をさせることができる。
【０１１５】
（応答制限部）
応答制限部１０には、平滑化された角度データである平滑角度データＰＦが、ＰＬＬローパスフィルタ７から供給される。応答制限部１０は、この平滑角度データＰＦの瞬間的な応答速度（スルーレート及びヒステリシス）の制限を行い、応答制限を行った応答制限角度データＰＨを出力する。
【０１１６】
平滑角度データＰＦは、ノイズや量子化誤差、衝撃、振動等が発生したとき、瞬間的に変化量が大きくなる場合がある。このような場合、本装置から最終的に出力される２相増減パルスは本来１カウント毎にカウントされなければならないが、例えば、パルスが１カウント分以上飛び越され、カウント値の順序が破綻してしまう可能性がある。そのため、この応答制限部１０では、平滑角度データＰＦの変化量が一定以上となったときにその変化量をクリップする制限（スルーレート制限）を行う。
【０１１７】
また、平滑角度データＰＦは、同様にノイズや量子化誤差、微小な振動等が発生したとき、本来は本装置の測定対象である工作機械が静止しているのにも関わらず、即ち、本来平滑角度データＰＦの変化が無いのにも関わらず、平滑角度データＰＦが変化してしまう場合がある。そのため、この応答制限部１０では、平滑角度データＰＦのが微小変化しかしていない場合には、その変化量を０に制限する不感帯（ヒステリシス）を設けるとともに、それ以外の部分ではこのヒステリシス分だけ変化を遅らせる制限を行う。
【０１１８】
図２３に、応答制限部１０の回路構成例を示す。
【０１１９】
応答制限部１０には、ＰＬＬローパスフィルタ７から出力された平滑角度データＰＦと、ヒステリシス量Ｈｙｓと、出力分割数Ｄｉｖと、許容最小出力パルス時間差ＰＷと、最大スルーレート量ＳＲｍａｘとが入力される。
【０１２０】
ヒステリシス量Ｈｙｓは、平滑角度データＰＦの変化量の不感帯幅を示した量である。ヒステリシスは、変化量０を中心として、プラス方向及びマイナス方向に設けられる。そのため、このヒステリシス量Ｈｙｓは、変化量の絶対値で示された値が入力される。
【０１２１】
出力分割数Ｄｉｖは、スケール２に記録された位置信号の１周期λ分工作機械が移動したときに発生される２相増減パルスのカウント数である。すなわち、本装置の分解能を決定する数値である。例えば、４０分割、１００分割、３６０分割、１０００分割、といった分割数となる。
【０１２２】
許容最小出力パルス時間差ＰＷは、２相増減パルスがカウントアップ或いはカウントダウンされるときに許容される最小の時間幅である。
【０１２３】
最大スルーレート量ＳＲｍａｘは、スルーレートの最大値を規定する値である。
【０１２４】
この応答制限部１０は、第１の減算器７０と、絶対値変換回路７１と、第２の減算器７２と、マルチプレクサ７３と、スルーレート生成回路７４と、比較器７５と、絶対値逆変換回路７６と、加算器７７と、ラッチ７８とを有している。
【０１２５】
第１の減算器７０には、平滑角度データＰＦが入力されるとともに、ラッチ７８から出力される応答制限角度データＰＨがフィードバックされて入力される。第１の減算器７０は、平滑角度データＰＦから応答制限角度データＰＨを減算し、入力データと出力データの変化量を示す変化量データΔＰＦを求める。
【０１２６】
絶対値変換回路７１は、第１の減算器７０により求められた変化量データΔＰＦを絶対値に変換するとともに、その極性情報を絶対値逆変換回路７６に供給する。
【０１２７】
第２の減算器７２には、絶対値変換回路７１により求められた変化量データの絶対値｜ΔＰＦ｜と、ヒステリシス量Ｈｙｓが入力される。第２の減算器７２は、変化量データの絶対値｜ΔＰＦ｜からヒステリシス量Ｈｙｓを減算して、減算値ＡＨを求める。第２の減算器７２は、求めた減算値ＡＨをマルチプレクサ７３及び比較器７５に供給する。
【０１２８】
スルーレート生成回路７４には、出力分割数Ｄｉｖと、許容最小出力パルス時間差ＰＷと、最大スルーレート値ＳＲｍａｘとが入力される。スルーレート生成回路７４は、以下の演算を行い、制限スルーレート値ＳＲを生成する。
【０１２９】
ＳＲ＝ｋ／（ＰＷ*Ｄｉｖ）    ｋは定数
だだし、ｋ／（ＰＷ*Ｄｉｖ）がＳＲｍａｘ以上のときには、以下のような制限スルーレート値ＳＲとする。
【０１３０】
ＳＲ＝ＳＲｍａｘ
スルーレート生成回路７４は、生成した制限スルーレート値ＳＲを、マルチプレクサ７３及び比較器７５に供給する。
【０１３１】
マルチプレクサ７３は、０、減算値ＡＨ、制限スルーレート値ＳＲの３つの信号が入力される。マルチプレクサ７３は、比較器７５の制御に従い、これら３つの信号のいずれかを選択して出力する。マルチプレクサ７３からの出力は、応答制限値ＡＭとして絶対値逆変換回路７６に供給される。
【０１３２】
比較器７５には、０、減算値ＡＨ、制限スルーレート値ＳＲが入力される。比較器７５は、減算値ＡＨと、０及び制限スルーレートＳＲとを比較し、マルチプレクサ７３に制御信号を供給する。マルチプレクサ７３は、比較器７３の制御に従い以下のような動作を行う。
【０１３３】
ＡＨ＜０のとき、      ＡＭ＝０
ＡＨ＞ＳＲのとき、    ＡＭ＝ＳＲ
０≦ＡＨ≦ＳＲのとき、ＡＭ＝ＡＨ
このマルチプレクサ７３により生成された応答制限値ＡＭは、絶対値逆変換回路７６に供給される。
【０１３４】
絶対値逆変換回路７６は、供給された応答制限値ＡＭに、絶対値変換回路７１から送られた極性情報を付加し、応答制限角度データの変化量データΔＰＨを生成する。
【０１３５】
このように生成された応答性制限角度データの変化量データΔＰＨは、入力された平滑角度データの変化量データΔＰＦに対して、図２４に示すような、ヒステリシス特性及びスルーレート特性を得ることができる。すなわち、−Ｈｙｓ＜ΔＰＦ＜＋Ｈｙｓの範囲が、出力が０となるヒステリシス範囲となる。また、ΔＰＦ＜−（Ｈｙｓ＋ＳＲ）或いはΔＰＦ＞（Ｈｙｓ＋ＳＲ）の範囲で、スルーレート制限がされ、出力がＳＲでクリップされる。それ以外の領域では、出力がヒステリシス量だけ遅延した状態で入力にリニア追従する。
【０１３６】
ラッチ回路７８は、出力する応答制限角度データＰＨを、１クロック分ラッチする。このラッチ回路７８には、第１のアナログ／デジタル変換部４のサンプリングクロックが入力される。
【０１３７】
加算器７７には、絶対値逆変換回路７６により生成された応答制限角度データの変化量データΔＰＨと、ラッチ回路７８からフィードバックされた１クロック前の応答角度データＰＨとが入力される。加算器７７は、この変化量データΔＰＨと、１クロック前の応答角度データＰＨとを加算して、応答角度データＰＨとしてラッチ回路７８に格納する。
【０１３８】
なお、平滑角度データＰＦの変化量が少なくヒステリシス範囲内にある場合、ヒステリシス範囲内信号ＩＨを、フィルタ制御部９にフィードバックする。フィルタ制御部９は、上述したように、平滑角度データＰＦの変化量が少なくヒステリシス範囲内にあるときには、ＰＬＬローパスフィルタ７のフィードバックゲインを下げて、出力ノイズを減少される。
【０１３９】
以上のように応答制限部１０では、入力された平滑角度データＰＦに対してスルーレート制限を行うことにより、ノイズや量子化誤差、衝撃、振動等による一時的な許容速度の増加を制限し、本装置から出力する２相増減パルスのカウント値の脱落や順序の破綻、許容範囲よりも狭い時間幅のパルスの発生等を防ぐことができる。また、この応答制限部１０では、入力された平滑角度データＰＦに対してヒステリシスを設けることにより、静止や静止に近い状態のときに、即ち、本来入力角度データＰＦに変化が生じないときに、ノイズ等による２相増減パルスの変動やプラスマイナスの揺れを防ぐことができる。また、この応答制限部１０では、許容最小出力パルス時間差ＰＷ及び出力分割数Ｄｉｖの設定を行うことにより、自動的に最適なスルーレート制限値を設定することができ、人為的なミスを防止し常に必要充分な許容速度を得ることができる。
【０１４０】
また、この位置検出装置１では、ＰＬＬローパスフィルタ７を設けているので、ＳＩＮ信号及びＣＯＳ信号に独立にヒステリシスを設けるよりも、効率的にヒステリシスを設けることができる。
【０１４１】
例えば、図２５に示すように、ＳＩＮ信号及びＣＯＳ信号に独立にヒステリシスを設ける場合、最悪の角度（４５°）位置では、ヒステリシス領域が正方形状となる。ＳＩＮ信号及びＣＯＳ信号にガウスノイズが含まれているとすると、そのノイズの分布は、対象の角度位置を中心とした円形状となる。ＳＩＮ信号及びＣＯＳ信号に独立にヒステリシスを設けて、このガウスノイズを除去するとすると、このガウスノイズの円形状の分布をカバーする正方形状のヒステリシス領域を設ける必要があるが、この場合、図２５に示すように、最悪の角度（４５°）位置では、入力リサージュ波形上におけるヒステリシス幅が、発生するノイズ幅の約√２倍となってしまい、効率的にノイズ除去をすることができず、精度悪化を招いてしまう。しかしながら、この位置検出装置１では、ＰＬＬローパスフィルタ７の後の角度データに対して直接ヒステリシスを設けているので、そのヒステリシス幅は、発生するノイズの領域を必要最小限にカバーすることができ、効率的にノイズを除去することができ、精度が向上する。
【０１４２】
（出力パルス発生部）
出力パルス発生部１１は、ヘッド部３から供給される原点信号及び応答制限部１０から供給される応答制限角度データＰＨとに基づき、測定対象となる工作機械の移動位置を示す２相増減パルスと、測定対象となる工作機械の移動位置の原点を示す基準原点パルスとを生成する。
【０１４３】
２相増減パルスは、上述したように互いに１／４波長ずれたＡ相信号及びＢ相信号とからなる信号であり、１周期でグレーコード化された４カウントの情報を出力する。この出力パルス発生部１１は、スケール２に記録された位置信号の１周期λを任意の出力分割数Ｄｉｖで分割したときの距離だけ、スケール２とヘッド部３とが相対移動したとき、１カウント増減される２相増減パルスを生成する。すなわち、出力パルス発生部１１は、測定対象となる工作機械が、λ／Ｄｉｖ移動したときに、１カウント分インクリメントされ、或いは、デクリメントされる２相増減パルスを生成する。
【０１４４】
この出力分割数Ｄｉｖは、４０分割、１００分割、３６０分割、１０００分割といったように、任意に設定することができる。
【０１４５】
また、出力パルス発生部１１は、上記２相増減パルスに同期した基準原点パルスを生成する。通常、スケール２に記録された位置信号と原点信号とは、その波長が異なり位相があっていないので、この出力パルス発生部１１で、２相増減パルスの所定のカウント位置で必ず発生する基準原点パルスを生成する。
【０１４６】
具体的に、出力パルス発生部１１の回路構成を図２６に示す。なお、図２６に示す各データ線の右横或いは上部分に付けられている各数字は、各回路に入出力されるデータのビット数を示している。また、図２６の各データ線に付けられている数字の左側に付けられている“上”“下”の文字は、そのデータのうち最上位或いは最下位ビットからのビット数を示している。
【０１４７】
出力パルス発生部１１には、ヘッド部３から供給された原点信号と、応答制限部１０から供給された応答制限角度データＰＨと、象限内分割数データＤｉｖＬと、基準象限指定情報とが入力される。
【０１４８】
原点信号は、ヘッド部３の原点検出ヘッド１７がスケール２に記録された原点信号を再生した再生信号で、パルス化されて供給される。
【０１４９】
応答制限角度データＰＨは、１波長λ（３６０°）で１となる小数点以下の１６ビットの２進数データに加工されて入力される。
【０１５０】
象限内分割数データは、スケール２とヘッド部３とが位置信号の１象限（１／４波長）分移動したときに出力される２相増減パルスのカウント数を、１０ビットの２進数で示したデータである。すなわち、象限内分割数は、出力分割数Ｄｉｖの１／４の値を示すデータである。
【０１５１】
基準象限指定情報は、基準原点パルスを発生する象限を指定する２ビットの情報である。
【０１５２】
出力パルス発生部１１は、第１の乗算器８１と、第２の乗算器８２と、補正加算器８３と、増減パルス生成回路８４と、オール０デコード回路８５と、第１のＡＮＤ回路８６と、一致検出回路８７と、第２のＡＮＤ回路８８とを有している。
【０１５３】
１６ビットの応答制限角度データＰＨは、上位２ビットと下位１４ビットとに分割され、その上位２ビットが象限を指定する象限データとして一致検出回路８７，第２の乗算器８２に供給され、その下位１４ビットが象限内の角度を示す象限内角度データとして第１の乗算器８１に供給される。
【０１５４】
１０ビットの象限内分割数データＤｉｖＬは、１０ビット全てが第１の乗算器８１に供給され、その下位２ビットのみが第２の乗算器８２に供給される。
【０１５５】
第１の乗算器８１は、応答制限角度データＰＨの下位１４ビットと、象限内分割数データＤｉｖＬの１０ビットとを乗算して、２４ビットの象限内分割単位アドレスＰＤＬを得る。
【０１５６】
２４ビットの象限内分割単位アドレスＰＤＬは、全ビットのうちの上位１０ビットが、象限内アドレスＡＤＬとして抜き出される。この象限内アドレスＡＤＬは、図２７（Ａ）に示すように、象限内におけるスケール２とヘッド３との相対位置を示す信号となる。象限内アドレスＡＤＬは、例えば、象限内分割数ＤｉｖＬが２５であれば、スケール２とヘッド３との相対移動にともない、０〜２４までの値を、象限毎に繰り返し出力されていく。
【０１５７】
この象限内アドレスＡＤＬは、さらに、上位８ビットと下位２ビットに分割され、そのうちの上位８ビットはオール０デコード回路８５に供給され、そのうちの下位２ビットは補正加算器８３に供給される。
【０１５８】
第２の乗算器８２は、応答制限角度データＰＨの上位２ビットと、象限内分割数データＤｉｖＬの下位２ビットを乗算して、４ビットの補正アドレスＰＣを得る。
【０１５９】
４ビットの補正アドレスＰＣは、その下位２ビットが、補正加算器８３に供給される。
【０１６０】
補正加算器８３は、象限内アドレスＰＤＬのうちの下位２ビット、即ち、象限内分割単位アドレスＰＤＬの下位から１５桁目と１６桁目のビットと、補正アドレスＰＣの下位２ビットとを加算して、その下位２ビットを１波長内アドレスＡＤの下位２ビットとして出力する。ここで、１波長内アドレスＡＤは、図２７（Ｂ）に示すように、１波長λ内におけるスケールとヘッド３との相対位置を示す信号となる。１波長内アドレスＡＤは、例えば、１波長λ内の出力分割数Ｄｉｖが１００であれば、スケール２とヘッド３との相対移動にともない、０〜９９までの値を、１波長λ毎に繰り返し出力されていく。
【０１６１】
補正加算器８３は、図２７（Ｃ）に示すように、この１波長内アドレスＡＤの下位２ビット（AD0,AD1）分のみを演算して出力する。この１波長内アドレスＡＤの下位２ビット（AD0,AD1）は、増減パルス生成回路８４に供給される。
【０１６２】
増減パルス生成回路８４は、１波長内アドレスＡＤの下位２ビット（AD0,AD1）をグレーコード化して、図２７（Ｄ）に示すような、Ａ相信号とＢ相信号とからなる２相増減パルスを生成する。この２相増減パルスは、本装置の出力信号として外部に出力される。またこれとともに、この２相増減パルスは、第１のＡＮＤ回路８６に供給される。
【０１６３】
オール０デコード回路８５は、象限内アドレスＡＤＬのうち上位８ビットが供給され、このデータが全て０となったときに、１ビットの象限内基準アドレス信号を発生する。象限内アドレスＡＤＬの上位８ビットは、図２７（Ｅ）に示すように、象限内アドレスＡＤＬの４クロック分毎に更新されるデータとなる。すなわち、２相増減パルスの１周期分毎に更新されるデータである。オール０デコード回路８５から出力される象限内基準アドレス信号は、図２７（Ｆ）に示すように、スケール２に記録された位置信号の各象限内において、各象限の開始位置を示す信号である。ここでは、象限内分割単位アドレスＰＤＬの上位８ビットが全て０となったときに発生されるようにしているが、全て０に限らず、任意の値となったときに発生するようにしてもよい。このオール０デコード回路８５から出力された象限内基準アドレス信号は、第１のＡＮＤ回路８６に供給される。
【０１６４】
第１のアンド回路８６は、図２７（Ｇ）に示すように、２相増減パルスが所定のカウントとなったとき（０〜３カウントのうちいずれかのカウントとなったとき）であって、且つ、象限内分割単位アドレスＰＤＬが供給されたタイミングで、内部基準パルスを発生する。この内部基準パルスは、第２のＡＮＤ回路８８に供給される。
【０１６５】
ここで、第１の乗算器８１、第２の乗算器８２及び補正加算器８３に対して入出力されるデータの桁どり関係を図２８及び図２９に示す。なお、図２８及び図２９には、実際には演算されない桁もカッコを付けて示している。
【０１６６】
図２８（Ａ）に示すように、第１の乗算器８１には、１０ビットの象限内分割数データＤｉｖＬ（DivL0〜DivL9）が入力され、第２の乗算器８２には１０ビットの象限内分割数データＤｉｖＬのうち下位２ビット（DivL0〜DivL1）が入力される。
【０１６７】
また、図２８（Ｂ）に示すように、１６ビットの応答制御角度データＰＨ（PH0〜PH15）が入力される。１６ビットの応答制御角度データＰＨでは、１波長λ単位の小数点位置が最上位ビット（PH15）の上位に付けられ、象限単位の小数点位置が、上位から２ビット目（PH14）と３ビット目（PH13）との間に付けられる。この１６ビットの応答制御角度データＰＨは、上位２ビットと下位１４ビットとに分割され、上位２ビット（PH14〜PH15）は第２の乗算器８２に入力され、下位１４ビット（PH0〜PH13）は第１の乗算器８１に入力される。
【０１６８】
図２９に示すように、第１の乗算器８１からは、２４ビットの象限内分割単位アドレスＰＤＬ（PDL0〜PDL23）が出力される。また、第３の乗算器８２からは、４ビットの補正アドレスＰＣ（(PH14,PH15)*(DivL0,DivL1)=PC14,PC15,PC16,PC16）が出力される。そして、補正加算器８３は、この補正アドレスＰＣの下位２ビットと、２４ビットの象限内分割単位アドレスＰＤＬの上位１０ビット目及び１１ビット（PDL14,PDL15）とを加算し、１波長分割単位アドレスＡＤ（AD0,AD1）を出力する。
【０１６９】
一致検出回路８７には、応答制限角度データＰＨの上位２ビットからなる象限データと、基準象限指定情報とが入力される。象限データは、図３０（Ａ）に示すように、スケール２に記録された位置信号の１波長λ内の４つの象限を示すデータである。一致検出回路８７は、基準象限指定情報と、象限データとが一致したときに、基準象限パルスを発生する。例えば、基準象限指定情報により第２象限が指定されている場合には、図３０（Ｂ）に示すように、象限データが第２の象限（１）となったときに基準象限パルスを発生する。この基準象限パルスは、第２のＡＮＤ回路８８に供給される。
【０１７０】
第２のＡＮＤ回路８８には、図３０（Ｂ）に示すような基準象限パルスと、図３０（Ｃ）に示すような内部基準パルスと、図３０（Ｄ）に示すようなパルス化された原点信号とが入力される。
【０１７１】
第２のＡＮＤ回路８８は、図３０（Ｅ）に示すように、これらの信号が全て１となったタイミングで、基準原点パルスを発生する。
【０１７２】
以上のように出力パルス発生部１１では、スケール２に記録された位置信号の１波長内を任意の分割数で分割した単位で増減される２相増減パルスを、少ない演算量で演算して、出力することができる。さらに、この出力パルス発生部１１では、スケール２の所定の１カ所に記録された原点信号を、２相増減パルスに同期させた基準原点パルスを出力することができる。
【０１７３】
【発明の効果】
本発明にかかる位置検出装置では、象限内角度信号と分割数信号とを乗算してその上位ビットを抜き出して象限内分割アドレスを生成し、上記分割信号の下位２ビットと上記象限信号との乗算結果の下位２ビットと、上記象限内分割アドレス信号の下位２ビットとを加算し、その加算結果の下位２ビットに基づき位置情報を示す２相の増減パルスを生成する。
【０１７４】
このことにより、この位置検出装置では、記録媒体に記録された位置信号の１波長内を任意の分割数で分割した単位で増減される２相の増減パルスを、少ない演算量で演算して、出力することができる。
【０１７５】
また、本発明にかかる位置検出装置では、象限内角度信号と分割数信号とを乗算してその上位ビットを抜き出して象限内分割アドレスを生成し、上記分割信号の下位２ビットと上記象限信号との乗算結果の下位２ビットと、上記象限内分割アドレスの下位２ビットとを加算し、その加算結果の下位２ビットに基づき位置情報を示す２相の増減パルスを生成する。また、この位置検出装置では、上記象限内分割アドレス信号の下位２ビットを除く信号が所定の信号となったときに象限内基準アドレス信号を発生し、上記第３の検出ヘッドにより原点信号が検出され、上記象限信号が所定の象限となり、上記象限内基準アドレス信号が発生され、さらに、上記２相の増減パルスが所定の位相となった時に、基準原点パルスを発生する。
【０１７６】
このことにより、この位置検出装置では、記録媒体に記録された位置信号の１波長内を任意の分割数で分割した単位で増減される２相の増減パルスを、少ない演算量で演算して、出力することができる。さらに、この位置検出装置では、記録媒体の所定の１カ所で、上記２相の増減信号に同期した基準原点パルスを出力することができる。
【図面の簡単な説明】
【図１】本発明を適用した位置検出装置のブロック構成図である。
【図２】（Ａ）は、上記位置検出装置から出力される２相増減信号の信号波形を示す図である。（Ｂ）は、上記２相増減信号のカウント値を説明するための図である。
【図３】位置検出装置に備えられるスケールと、このスケールに記録された位置信号及び原点信号を説明するための図である。
【図４】上記位置検出装置に備えられるスケールとヘッド部との位置関係を説明するための図である。
【図５】（Ａ）は、上記ヘッド部の第１の位置検出ヘッドから再生される信号の波形図であり、（Ｂ）は、上記ヘッド部の第２の位置検出ヘッドから再生される信号の波形図である。
【図６】上記ヘッド部から出力されるＳＩＮ信号とＣＯＳ信号のリサージュ波形を説明するための図である。
【図７】位置検出装置に備えられる極座標変換部のブロック構成図である。
【図８】上記極座標変換部の極座標ＲＯＭ内に格納されている極座標変換テーブルの角度データについて説明するための図である。
【図９】上記極座標変換部の極座標ＲＯＭ内に格納されている極座標変換テーブルの振幅データについて説明するための図である。
【図１０】位置検出装置に備えられるＰＬＬローパスフィルタのブロック構成図である。
【図１１】上記ＰＬＬローパスフィルタの１次ループのみでフィルタリングを行った場合に発生する定常位相誤差について説明するための図である。
【図１２】上記ＰＬＬローパスフィルタに２次ループを追加したときの応答特性を説明するための図である。
【図１３】一般的なフィイードバック系の閉ループ応答特性を説明するためのブロック構成図である。
【図１４】上記一般的なフィイードバック系の閉ループ応答特性を説明するためのボード線図である。
【図１５】上記ＰＬＬローパスフィルタのノイズ抑圧特性を説明するためのボード線図である。
【図１６】上記ＰＬＬローパスフィルタの角度変動に対する残留位相誤差特性を説明するためのボード線図である。
【図１７】上記ＰＬＬローパスフィルタの速度変動に対する残留位相誤差特性を説明するためのボード線図である。
【図１８】デジタル回路で構成した上記ＰＬＬローパスフィルタの回路図である。
【図１９】（Ａ）は、上記ＰＬＬローパスフィルタの入出力特性を説明するための図である。（Ｂ）は、上記ＰＬＬローパスフィルタで生じる位相誤差を説明するための図である。
【図２０】上記位置検出装置に備えられるノイズ検出部のブロック構成図である。
【図２１】上記位置検出装置に備えられるフィルタ制御部のブロック構成図である。
【図２２】上記フィルタ制御部の動作を説明するためのタイミングチャートである。
【図２３】上記位置検出装置に備えられる応答制限部のブロック構成図である。
【図２４】上記応答制限部の入出力特性を説明するための図である。
【図２５】ＳＩＮ信号及びＣＯＳ信号に直接ヒステリシスを設けた場合と、角度信号にヒステリシスを設けた場合の精度の違いについて説明する図である。
【図２６】上記位置検出装置に備えられる出力パルス発生部のブロック構成図である。
【図２７】上記出力パルス発生部による２相増減信号及び内部基準パルスの生成動作を説明するためのタイミングチャートである。
【図２８】（Ａ）は、上記出力パルス発生部が有する第１の乗算器及び第２の乗算器に入力される象限内分割数データを説明するための図である。（Ｂ）は、上記第１の乗算器及び第２の乗算器に入力される応答制限角度データＰＨを説明するための図である。
【図２９】上記出力パルス発生部が発生する２相増減パルスを生成するための演算について説明するための図である。
【図３０】上記出力パルス発生部による基準原点パルスの生成動作を説明するためのタイミングチャートである。
【符号の説明】
１  位置検出装置、２  スケール、３  ヘッド部、４  第１のアナログ／デジタル変換部、５  第２のアナログ／デジタル変換部、６  極座標変換部、７  ＰＬＬローパスフィルタ、８  ノイズ検出部、９  フィルタ制御部、１０  応答制限部、１１  出力パルス発生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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