(57)【特許請求の範囲】
【請求項１】
基板上に多結晶シリコンからなる半導体層が設けられ、該半導体層中に不純物を導入してなるソース領域およびドレイン領域が形成され、前記ソース領域と前記ドレイン領域との間のチャネル部上にゲート絶縁膜を介してゲート電極が設けられるとともに、前記ソース領域および前記ドレイン領域にそれぞれ接続されたソース電極およびドレイン電極が設けられ、前記ゲート電極、前記ソース電極および前記ドレイン電極が、前記多結晶シリコンとの反応によりシリサイド膜を形成する金属からなる下層と抵抗制御用の金属からなる上層の２層からなり、前記ソース領域および前記ドレイン領域の上面にそれぞれシリサイド膜が設けられ、ドレイン電極をなす前記下層の金属に接続して画素電極が設けられ、前記ドレイン電極との間で容量を構成する容量電極が前記ドレイン電極の上方に絶縁膜を介して設けられ、前記容量電極と同一の金属膜からなるソース配線がソース電極をなす前記上層の金属に接続して設けられたことを特徴とする薄膜トランジスタ基板。
【請求項２】
前記画素電極が透明導電膜からなることを特徴とする請求項１記載の薄膜トランジスタ基板。
【請求項３】
前記容量電極に前記画素電極と協働して前記基板表面にほぼ平行する方向の横電界を発生させる共通電極が接続されていることを特徴とする請求項１記載の薄膜トランジスタ基板。
【請求項４】
前記シリサイド膜形成金属が、クロム、モリブデン、タングステンおよびチタンからなる群のいずれか一つの金属からなることを特徴とする請求項１記載の薄膜トランジスタ基板。
【請求項５】
前記抵抗制御用の金属が、銅、アルミニウム、銀及び金からなる群のいずれか一つの金属からなることを特徴とする請求項１記載の薄膜トランジスタ基板。
【請求項６】
基板上にソース配線が設けられ、該ソース配線を含む前記基板表面に絶縁膜が設けられ該絶縁膜上に多結晶シリコンからなる半導体層が設けられ、該半導体層中に不純物を導入してなるソース領域およびドレイン領域が形成され、前記ソース領域と前記ドレイン領域との間のチャネル部上にゲート絶縁膜を介してゲート電極が設けられるとともに、前記ソース領域および前記ドレイン領域にそれぞれ接続してソース電極およびドレイン電極が設けられ、前記ゲート電極、前記ソース電極および前記ドレイン電極が、前記多結晶シリコンとの反応によりシリサイド膜を形成する金属からなる下層と抵抗制御用の金属からなる上層の２層からなり、前記ソース領域および前記ドレイン領域の上面にそれぞれシリサイド膜が設けられ、全面にパッシベーション膜が設けられ、ドレイン電極上の前記パッシベーション膜に該ドレイン電極に達するドレイン電極コンタクトホールが設けられ、前記パッシベーション膜上に該ドレイン電極コンタクトホールを通して前記ドレイン電極に接続させて透明導電膜からなる画素電極が設けられ、ソース電極上の前記パッシベーション膜に該ソース電極に達するソース電極コンタクトホールが設けられ、ソース配線上の前記絶縁膜およびパッシベーション膜に該ソース配線に達するソース配線コンタクトホールが設けられ、前記パッシベーション膜上に前記ソース電極コンタクトホールを通して前記ソース電極に接続させかつ前記ソース配線コンタクトホールを通して前記ソース配線に接続させた透明導電膜からなるソース接続配線が設けられたことを特徴とする薄膜トランジスタ基板。
【請求項７】
前記シリサイド膜形成金属が、クロム、モリブデン、タングステンおよびチタンからなる群のいずれか一つの金属からなることを特徴とする請求項６記載の薄膜トランジスタ基板。
【請求項８】
前記抵抗制御用の金属が、銅、アルミニウム、銀および金からなる群のいずれか一つの金属からなることを特徴とする請求項６記載の薄膜トランジスタ基板。
【請求項９】
液晶を狭持する一対の基板の一方の基板に請求項１または請求項６記載の薄膜トランジスタ基板を使用したことを特徴とする液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ基板およびそれを使用した液晶表示装置に係わる。
【０００２】
【従来の技術】
図７は、従来のトップゲート型薄膜トランジスタ基板の一例を示すものである。この図に示す従来の薄膜トランジスタ基板は、例えばガラス等の基板１０１上に多結晶シリコンからなる半導体層１０５が設けられ、その中央部上にゲート絶縁膜１０６が設けられ、このゲート絶縁膜１０６上にゲート電極１０９が設けられている。半導体層１０５の両側端部には、不純物が注入されたｎ型低抵抗半導体層からなるソース領域１０３およびドレイン領域１０４が設けられており、これらソース領域１０３とドレイン領域１０４とに挟まれた部分がチャネル部１０２となっている。ソース領域１０３およびドレイン領域１０４は、それぞれソース電極１１１およびドレイン電極１１２に接続している。ソース領域１０３およびドレイン領域１０４は、ソース電極１１１およびドレイン電極１１２をなす金属と良好な電気的接続を確保するため、ｎ型不純物が１０16原子／立方センチ以上の高濃度で注入されている必要があった。
【０００３】
ゲート電極１０９および半導体層１０５を覆うようにパッシベーション膜１１０が設けられている。このパッシベーション膜１１０を貫通してソース電極１１１に達するソース電極コンタクトホール１１６が設けられ、ソース電極コンタクトホール１１６を通してソース電極１１１に接続するソース配線１１３が設けられている。
【０００４】
ドレイン電極１１２は、透明導電体からなる画素電極１１５に接続されている。また、ドレイン電極１１２との間で補助容量を構成する容量電極１１４がドレイン電極１１２上方に、パッシベーション膜１１０を介して設けられている。
【０００５】
【発明が解決しようとする課題】
図７の薄膜トランジスタ基板の場合、ソース電極金属およびドレイン電極金属との良好な電気的接続を確保するため、ソース領域１０３およびドレイン領域１０４にｎ型不純物が１０16原子／立方センチ以上の高濃度で注入されるようイオン注入していた。この際、半導体層１０５のチャネル部１０２の両側部は、ゲート絶縁膜１０６で覆われていないため、不純物イオンが高濃度で半導体層中に注入され、金属との良好な電気的接続を有するソース領域１０３およびドレイン領域１０４となる。
【０００６】
ところが、このような高濃度で不純物イオンを注入する条件は、イオンが注入される層の表面に、イオン注入時のダメージによる結晶欠陥を生じさせ、薄膜トランジスタのオン時の電流（Ｉon）を低下させる原因となっていた。
本発明の目的は、上述の結晶欠陥発生を防止し、オン時の電流低下を生じない優れた特性を有する薄膜トランジスタ基板およびそれを使用した液晶表示装置を提供することにある。
【０００７】
【課題を解決するための手段】
本発明に係わる薄膜トランジスタ基板は、基板上に多結晶シリコンからなる半導体層が設けられ、半導体層中に不純物を導入してなるソース領域およびドレイン領域が形成され、ソース領域とドレイン領域との間のチャネル部上にゲート絶縁膜を介してゲート電極が設けられるとともに、ソース領域およびドレイン領域にそれぞれ接続されたソース電極およびドレイン電極が設けられ、ゲート電極、ソース電極およびドレイン電極が、多結晶シリコンとの反応によりシリサイド膜を形成する金属からなる下層と抵抗制御用の金属からなる上層の２層からなり、ソース領域およびドレイン領域の上面にそれぞれシリサイド膜が設けられ、ドレイン電極をなす下層の金属に接続して画素電極が設けられ、ドレイン電極との間で容量を構成する容量電極がドレイン電極の上方に絶縁膜を介して設けられ、容量電極と同一の金属膜からなるソース配線がソース電極をなす上層の金属に接続して設けられたことを特徴とする。
【０００８】
かかる薄膜トランジスタ基板によれば、ソース領域およびドレイン領域の上面にそれぞれシリサイド膜が設けられ、シリサイド膜を介してソース領域とソース電極およびドレイン領域とドレイン電極とがそれぞれ接触しているため、ソース領域およびドレイン領域に注入する不純物イオン濃度を１０14原子／立方センチないし１０15原子／立方センチとしても、ソース電極とソース領域およびドレイン電極とドレイン領域との良好な電気的接続を確保することが可能となる。この結果、ソース領域およびドレイン領域への不純物イオン注入条件を従来より緩和することができ、不純物イオン注入時のソース領域およびドレイン領域表面へのダメージによる結晶欠陥発生を防止することが可能となる。
【０００９】
また上記構成によれば、ソース電極およびドレイン電極がシリサイド膜を形成する金属からなる下層を有しており、ソース領域およびドレイン領域表面にシリサイドを形成するための金属膜を別工程で形成する必要がなく、工程の煩雑化ひいては歩留まりの低下を防ぐことができる。さらにゲート電極、ソース電極およびドレイン電極が、抵抗制御用の金属からなる上層を有しているため、上層の金属を適宜設定することにより、各電極の抵抗値を必要に応じて低く設定することができる。
【００１０】
さらにまた、容量電極とソース配線が同一の金属膜から形成されているため、容量電極をなす金属膜を別工程で形成する必要がなく、工程の煩雑化ひいては歩留まりの低下を防ぐことができる。
【００１１】
本発明に係わる薄膜トランジスタ基板の画素電極は、透明導電膜により形成することができる。
この構成とすることにより本薄膜トランジスタ基板は、透過型ＴＮ液晶表示装置用の基板として適したものとなる。
【００１２】
また容量電極に画素電極と協働して基板表面にほぼ平行する方向の横電界を発生させる共通電極を接続することもできる。
この構成とすることにより、本薄膜トランジスタ基板は、ＩＰＳ型液晶表示装置用の基板として適したものとなる。
【００１３】
また本発明に係わる薄膜トランジスタ基板は、基板上にソース配線が設けられ、ソース配線を含む基板表面に絶縁膜が設けられ絶縁膜上に多結晶シリコンからなる半導体層が設けられ、半導体層中に不純物を導入してなるソース領域およびドレイン領域が形成され、ソース領域とドレイン領域との間のチャネル部上にゲート絶縁膜を介してゲート電極が設けられるとともに、ソース領域およびドレイン領域にそれぞれ接続してソース電極およびドレイン電極が設けられ、ゲート電極、ソース電極およびドレイン電極が、多結晶シリコンとの反応によりシリサイド膜を形成する金属からなる下層と抵抗制御用の金属からなる上層の２層からなり、ソース領域およびドレイン領域の上面にそれぞれシリサイド膜が設けられ、全面にパッシベーション膜が設けられ、ドレイン電極上のパッシベーション膜にドレイン電極に達するドレイン電極コンタクトホールが設けられ、パッシベーション膜上にドレイン電極コンタクトホールを通してドレイン電極に接続させて透明導電膜からなる画素電極が設けられ、ソース電極上のパッシベーション膜にソース電極に達するソース電極コンタクトホールが設けられ、ソース配線上の絶縁膜およびパッシベーション膜にソース配線に達するソース配線コンタクトホールが設けられ、パッシベーション膜上にソース電極コンタクトホールを通してソース電極に接続させかつソース配線コンタクトホールを通してソース配線に接続させた透明導電膜からなるソース接続配線が設けられたことを特徴とする。
【００１４】
かかる薄膜トランジスタ基板によれば、ソース領域およびドレイン領域の上面にそれぞれシリサイド膜が設けられ、シリサイド膜を介してソース領域とソース電極およびドレイン領域とドレイン電極とがそれぞれ接触しているため、ソース領域およびドレイン領域に注入する不純物イオン濃度を１０14原子／立方センチないし１０15原子／立方センチとしてもソース電極とソース領域およびドレイン電極とドレイン領域との良好な電気的接続を確保することが可能となる。この結果ソース領域およびドレイン領域への不純物イオン注入条件を従来より緩和することができ、不純物イオン注入時のソース領域およびドレイン領域表面へのダメージによる結晶欠陥発生を防止することが可能となる。
また、工程の煩雑化ひいては歩留まりの低下を防ぐことができる。さらに、各電極の抵抗値を必要に応じて低く設定することができる。
【００１５】
上記シリサイド膜形成金属は、半導体層をなす多結晶シリコンと容易にシリサイドを形成することが可能であることから、クロム、モリブデン、タングステンおよびチタンからなる群のいずれか一つの金属からなることが望ましい。
またこれらの金属は、画素電極をなす透明導電膜との電気的接触も良好であり好都合である。透明導電膜としては、例えばインジウム錫酸化物（ＩＴＯ）あるいはインジウム亜鉛酸化物（ＩＺＯ）等の透明導電性酸化物を用いることができる。特にインジウム亜鉛酸化物（ＩＺＯ）は、エッチング剤として用いる塩酸が、他の部材にほとんど影響しないため好適である。
【００１６】
上記抵抗制御用の金属は、電気抵抗値を低く保てる点から、銅、アルミニウム、銀および金からなる群のいずれか一つの金属からなることが望ましい。
【００１７】
本発明に係わる液晶表示装置は、液晶を狭持する一対の基板の一方の基板に上記の本発明の薄膜トランジスタ基板を使用している。
かかる液晶表示装置によれば、前記の優れた特徴を発揮する薄膜トランジスタ基板を有する液晶表示装置を得ることができる。
【００１８】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について説明する。
図１と図２は本発明に係わる薄膜トランジスタ基板の第１の実施の形態の要部を示すもので、図２は平面図を示すものであり、図１は図２のＩ−Ｉ部分の断面図を示すものである。図１および図２で、基板１上に多結晶シリコンからなる半導体層５が設けられている。半導体層５中に不純物を導入してなるソース領域３およびドレイン領域４が形成され、ソース領域３とドレイン領域４との間のチャネル部２上にゲート絶縁膜６を介してゲート電極９が設けられている。
【００１９】
ソース領域３およびドレイン領域４には、それぞれソース電極１１およびドレイン電極１２が接続されて設けられ、ゲート電極９、ソース電極１１およびドレイン電極１２は、多結晶シリコンとの反応によりシリサイド膜を形成する金属からなる下層７と、抵抗制御用の金属からなる上層８の２層からなる。
【００２０】
ソース領域３およびドレイン領域４の上面には、それぞれシリサイド膜１７が設けられ、ドレイン電極１２をなす前記下層７の金属に接続して画素電極１５が設けられ、ドレイン電極１２との間で容量を構成する容量電極１４が前記ドレイン電極１２の上方に設けられた絶縁膜１０を介して設けられている。また容量電極１４と同一の金属膜からなるソース配線１３がソース電極１１の上方に設けられた絶縁膜１０に形成されたコンタクトホール１６を通してソース電極１１をなす前記上層の金属８に接続して設けられている。
【００２１】
基板１は、平坦性、光透過性の観点からガラス基板であることが好ましいが、石英基板等も使用可能である。
多結晶シリコンからなる半導体層５は、定法に従いアモルファスシリコン膜をＰＥＣＶＤにより形成した後に、レーザーアニール法により多結晶化して作成した。
ソース領域３およびドレイン領域４は、多結晶シリコンからなる半導体層５の両側のゲート電極９でマスキングされていない領域に、リン元素等の不純物イオンを注入して形成した。
ゲート絶縁膜６は、酸化シリコン膜をＰＥＣＶＤあるいはスパッタ成膜法により形成した。
【００２２】
ゲート電極９、ソース電極１１およびドレイン電極１２は、多結晶シリコンとの反応によりシリサイド膜を形成する金属、例えばクロム、モリブデン、タングステンあるいはタンタルからなる下層７と、抵抗制御用の金属、例えば銅、アルミニウム、銀あるいは金からなる上層８の２層により構成した。
抵抗制御用の上層８の金属は、低抵抗であり配線として用いた際に、配線遅延発生を防ぐことが可能となることから上記金属、例えば銅、アルミニウム、銀あるいは金が適している。
シリサイド膜を形成する下層７の金属としては、容易に安定なシリサイドを形成可能であること、画素電極との良好な電気的接続が得られることから、上記金属、例えばクロム、モリブデン、タングステンあるいはタンタルが適している。
【００２３】
図３と図４は本発明に係わる薄膜トランジスタ基板の第２の実施の形態の要部を示すもので、図４は平面図を示すものであり、図３は図４のIII−III部分の断面図を示すものである。本実施の形態の例は、液晶材料に基板に平行方向の電荷を印加して表示状態を制御する、ＩＰＳモードの液晶表示装置に用いるのに好適な薄膜トランジスタ基板の例である。
【００２４】
前記第１の実施の形態と同一の機能を有する部分については、同一符号を付して説明を省略した。
【００２５】
ソース領域３およびドレイン領域４の上面には、それぞれシリサイド膜１７が設けられ、ドレイン電極１２には画素電極３４および基部３３が連続して設けられている。ドレイン電極１２、画素電極３４およびドレイン電極１２の基部３３は、多結晶シリコンとの反応によりシリサイド膜を形成する金属、例えばクロム、モリブデン、タングステンあるいはタンタルからなる下層７と、抵抗制御用の金属、例えば銅、アルミニウム、銀あるいは金からなる上層８の２層により構成した。
【００２６】
ドレイン電極１２の基部３３との間で容量を構成する容量電極３１が、前記ドレイン電極１２およびドレイン電極１２の基部３３の上方に設けられた絶縁膜１０を介して設けられている。また容量電極３１と同一の金属膜からなるソース配線１３がソース電極１１の上方に設けられた絶縁膜１０に形成されたコンタクトホール１６を通してソース電極１１をなす前記上層の金属８に接続して設けられている。また容量電極３１は、画素電極３４と協働して液晶分子に横電界を与える共通電極３２が連続的に形成されている。
【００２７】
容量電極３１および共通電極３２は、特に材質を特定するものではないが、配線抵抗の低減化の観点から、例えば銅、アルミニウム、銀あるいは金が適しており、前記抵抗制御用の金属と同一の材料を用いることにより、工程の簡略化が可能となる。
【００２８】
図５は本発明に係わる薄膜トランジスタ基板の第３の実施の形態の要部を示す断面図である。
基板１上にソース配線２１が設けられ、ソース配線２１を含む基板１表面に絶縁膜２３が設けられている。絶縁膜２３上に多結晶シリコンからなる半導体層５が設けられ、半導体層５中に不純物を導入してなるソース領域３およびドレイン領域４が形成され、ソース領域３とドレイン領域４との間のチャネル部２上にゲート絶縁膜６を介してゲート電極９が設けられている。
【００２９】
ソース領域３およびドレイン領域４にそれぞれ接続してソース電極１１およびドレイン電極１２が設けられ、ゲート電極９、ソース電極１１およびドレイン電極１２が、多結晶シリコンとの反応によりシリサイド膜を形成する金属からなる下層７と抵抗制御用の金属からなる上層８の２層からなっている。
【００３０】
ソース領域３およびドレイン領域４の上面にそれぞれシリサイド膜１７が設けられ、全面にパッシベーション膜２４が設けられている。ドレイン電極１２上のパッシベーション膜２４にドレイン電極１２に達するドレイン電極コンタクトホール２９が設けられ、パッシベーション膜２４上にドレイン電極コンタクトホール２９を通してドレイン電極１２に接続させて透明導電膜からなる画素電極２６が設けられ、ソース電極１１上のパッシベーション膜２４にソース電極１１に達するソース電極コンタクトホール２８が設けられ、ソース配線２１上の絶縁膜２３およびパッシベーション膜２４にソース配線２１に達するソース配線コンタクトホール２７が設けられ、パッシベーション膜２４上にソース電極コンタクトホール２８を通して前記ソース電極１１に接続させかつ前記ソース配線コンタクトホール２７を通して前記ソース配線２１に接続させた透明導電膜からなるソース接続配線２５が設けられている。
【００３１】
ゲート電極９、ソース電極１１およびドレイン電極１２は、多結晶シリコンとの反応によりシリサイド膜を形成する金属、例えばクロム、モリブデン、タングステンあるいはタンタルからなる下層７と、抵抗制御用の金属、例えば銅、アルミニウム、銀あるいは金からなる上層８の２層により構成した。
抵抗制御用の上層８の金属は、低抵抗であり配線として用いた際に、配線遅延発生を防ぐことが可能となることから上記金属、例えば銅、アルミニウム、銀あるいは金が適している。
シリサイド膜を形成する下層７の金属としては、容易に安定なシリサイドを形成可能であること、画素電極との良好な電気的接続が得られることから、上記金属、例えばクロム、モリブデン、タングステンあるいはタンタルが適している。
【００３２】
次に、上記実施の形態の薄膜トランジスタ基板を用いた液晶表示装置の一実施例を図６を参照して説明する。
本実施の形態の液晶表示装置は、図６に示すように、一対の基板４０，４９が対向配置されており、これら一対の基板のうち、一方の基板４０が上記第１、第２あるいは第３の実施の形態に示した薄膜トランジスタ基板、他方の基板４９が対向基板となっている。これら一対の基板４０、４９の互いに対向する面には、それぞれ配向処理された膜４２，４３が設けられ、これら配向処理された膜４２，４３間に液晶層４６が配設された構成となっている。そして、基板４０，４９の外側にそれぞれ第１、第２の偏光板４４，４５が設けられ、第１の偏光板４４の外側にはバックライト４７が取り付けられている。
【００３３】
【発明の効果】
以上説明したように、本発明の薄膜トランジスタ基板によれば、ソース領域およびドレイン領域に、高濃度不純物イオンを注入する必要がないため、イオンが注入される層の表面に、イオン注入時のダメージによる結晶欠陥を生じさせることがなく、薄膜トランジスタのオン時の電流（Ｉon）の低下を防止することが可能となる。
また、本発明の薄膜トランジスタ基板を一方の基板として用いた液晶表示装置によれば、上記薄膜トランジスタ基板の特性を活用した液晶表示装置を実現することが可能となる。
【図面の簡単な説明】
【図１】  図２のＩ−Ｉ部分の断面図を示すものである。
【図２】  本発明に係わる薄膜トランジスタ基板の第１の実施の形態の要部を示す平面図である。
【図３】  図４のIII−III部分の断面図を示すものである。
【図４】  本発明に係わる薄膜トランジスタ基板の第２の実施の形態の要部を示す平面図である。
【図５】  本発明に係わる薄膜トランジスタ基板の第３の実施の形態の要部を示す断面図である。
【図６】  本発明に係わる薄膜トランジスタ基板を用いた液晶表示装置の実施の形態を示す断面図である。
【図７】  従来技術に係わる薄膜トランジスタ基板の実施の形態の要部を示す平面図である。
【符号の説明】
１              基板
２              チャネル部
３              ソース領域
４              ドレイン領域
５              半導体層
６              ゲート絶縁膜
７              シリサイド膜を形成する金属からなる下層
８              抵抗制御用の金属からなる上層
９              ゲート電極
１０、２３      絶縁膜
１１            ソース電極
１２            ドレイン電極
１３、２１      ソース配線
１４            容量電極
１５、２６      画素電極
１６            コンタクトホール
１７            シリサイド膜
２４            パッシベーション膜
２５            ソース接続配線
２７            ソース配線コンタクトホール
２８            ソース電極コンタクトホール
２９            ドレイン電極コンタクトホール
３１            容量電極
３２            共通電極
３３            ドレイン電極の基部
３４            画素電極
【図１】
0004034479.tif 000002
【図２】
0004034479.tif 000003
【図３】
0004034479.tif 000004
【図４】
0004034479.tif 000005
【図５】
0004034479.tif 000006
【図６】
0004034479.tif 000007
【図７】
0004034479.tif 000008