(57)【特許請求の範囲】
【請求項１】
ＤＲＡＭメモリセルとＳＲＡＭインタフェースとを備えるメモリ装置のリフレッシュ動作を制御するための制御装置において、
パワーアップ信号に応じてリフレッシュ動作を非活性化させるための第２状態を有する制御信号を所定期間出力し、前記所定期間が経過した後で最初に入力される命令信号に応じて第１状態を有する前記制御信号を出力する制御回路と、
前記第１状態の前記制御信号に応じて前記ＤＲＡＭメモリセルをリフレッシュするためのパルス信号を出力するリフレッシュパルス発生回路と、
を備え、
前記制御回路は、
前記パワーアップ信号に応じてプルダウンされ、前記命令信号に応じてプルアップされるノードを備えることを特徴とする制御装置。
【請求項２】
前記制御回路は、
前記パワーアップ信号に応じて前記ノードを論理ローレベルにプルダウンするための第１回路と、
前記命令信号に応じて前記ノードを論理ハイレベルにプルアップするための第２回路と、
前記ノードの論理レベルを反転し、前記制御信号を発生するための第３回路と、
を備えることを特徴とする請求項１に記載の制御装置。
【請求項３】
前記第１回路は、
前記パワーアップ信号を受信するための第１インバータと、
前記第１インバータの出力端に接続されたゲート、前記ノードに接続されたドレーン及び接地電圧に接続されたソースを有するＮＭＯＳトランジスタと、
を備えることを特徴とする請求項２に記載の制御装置。
【請求項４】
前記第２回路は、
前記命令信号を受信するための第２インバータと、
前記第２インバータの出力端に接続されたゲート、前記ノードに接続されたドレーン及び電源電圧に接続されたソースを有するＰＭＯＳトランジスタと、
を備えることを特徴とする請求項２に記載の制御装置。
【請求項５】
前記制御回路は前記ノードの論理レベルを保持するためのラッチ回路をさらに備えることを特徴とする請求項２に記載の制御装置。
【請求項６】
前記ラッチ回路は、
前記ノードに接続された入力端を有する第３インバータと、
前記ノードに接続された出力端と前記第３インバータの出力端と接続された入力端とを有する第４インバータと、
を備えることを特徴とする請求項５に記載の制御装置。
【請求項７】
前記命令信号は、読出し命令と書込み命令のうちいずれか一方であることを特徴とする請求項１に記載の制御装置。
【請求項８】
前記所定期間は、外部電源電圧が安定状態に達した時から所定の時間が経過するまでの期間であることを特徴とする請求項１に記載の制御装置。
【請求項９】
前記命令信号に応じて所定のパルス信号が生成され、前記制御回路は前記パルス信号に応じて前記第１状態の前記制御信号を出力することを特徴とする請求項１に記載の制御装置。
【請求項１０】
ＤＲＡＭメモリセルを備えるメモリ装置において、
パワーアップシーケンスが完了した後で最初に入力される書込み命令又は読出し命令に応じて制御信号を発生するための制御回路と、
前記制御信号に応じて前記ＤＲＡＭメモリセルをリフレッシュするためのパルス信号を発生するためのリフレッシュパルス発生回路と、
を備え、
前記制御回路は、
前記パワーアップ信号に応じてプルダウンされ、前記命令信号に応じてプルアップされるノードを備えることを特徴とするメモリ装置。
【請求項１１】
前記パワーアップシーケンスは外部電源電圧が安定状態に達した時の時間から所定の時間が経過するまでの期間であることを特徴とする請求項１０に記載のメモリ装置。
【請求項１２】
前記書込み命令又は読出し命令に応じて所定のパルス信号が生成され、前記制御回路は前記パルス信号に応じて前記制御信号を発生することを特徴とする請求項１０に記載のメモリ装置。
【請求項１３】
ＤＲＡＭメモリセルとＳＲＡＭインタフェースとを備えるメモリ装置のリフレッシュ動作を制御するための制御方法において、
パワーアップ信号に応じてリフレッシュ動作を制御するための制御信号を出力する制御回路のノードをプルダウンする段階と、
前記論理ローレベルにプルダウンされた前記ノードの論理レベルを反転させて所定期間リフレッシュ動作を非活性化させるための第２状態の制御信号を出力する段階と、
前記所定期間が経過した後で最初に入力される命令信号に応じて前記ノードをプルアップする段階と、
前記プルアップされた前記ノードの論理レベルを反転させて第１状態の前記制御信号を出力する段階と、
前記第１状態の前記制御信号に応じて前記ＤＲＡＭメモリセルをリフレッシュするためのパルス信号を出力する段階と、
を含むことを特徴とする制御方法。
【請求項１４】
前記所定期間は前記パワーアップ信号が目標レベルに達した時から所定の時間が経過するまでの期間であることを特徴とする請求項１３に記載の制御方法。
【請求項１５】
前記第２状態の前記制御信号を出力する段階は、
前記パワーアップ信号の電圧レベルが所定の電圧レベルより低い場合に論理ローレベルを有する電圧を出力する段階と、
前記論理ローレベルを有する電圧の論理レベルを論理ローレベルから論理ハイレベルに反転させて前記第２状態の前記制御信号を発生する段階と、
を含むことを特徴とする請求項１３に記載の制御方法。
【請求項１６】
前記第１状態の前記制御信号を出力する段階は、
前記命令信号に応じて論理ハイレベルを有する電圧を出力する段階と、
前記論理ハイレベルを有する電圧の論理レベルを論理ハイレベルから論理ローレベルに反転させて前記第１状態の前記制御信号を発生する段階と、
を含むことを特徴とする請求項１３に記載の制御方法。
【請求項１７】
前記命令信号に応じて所定のパルス信号が生成され、前記制御信号は前記所定のパルス信号に応じて発せられることを特徴とする請求項１３に記載の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、より詳細にはＤＲＡＭメモリセルとＳＲＡＭ（Static Random Access Memory）インタフェースとを有するメモリ装置のリフレッシュを制御するための装置及びその制御方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭメモリセルに電荷として貯蔵されたデータは漏れ電流により所定の時間が経過すると消滅する。当業者にはよく知られているように、ＤＲＡＭメモリセルはスイッチの役割を果たすセルトランジスタと電荷（データ）を貯蔵するセルとにより構成される。
【０００３】
リフレッシュとは、ＤＲＡＭメモリセルに貯蔵された電荷（データ）を維持するために電荷を再充電することをいう。ＤＲＡＭはリフレッシュのための外部命令信号に応じてＤＲＡＭメモリセルをリフレッシュする。
【０００４】
ＳＲＡＭは電源電圧が印加される間にリフレッシュと関係なくメモリセルに貯蔵されたスタティックデータを維持する。一般的に、ＤＲＡＭメモリセルを記憶素子に使用し、ＳＲＡＭインタフェースを有するメモリ装置（以下、「メモリ装置」とする）は外部リフレッシュ命令なしにメモリ装置に内蔵されたＤＲＡＭメモリセルをリフレッシュする。
【０００５】
図１は従来のＤＲＡＭメモリセルを記憶素子に使用し、ＳＲＡＭインタフェースを備えるメモリ装置の内部リフレッシュタイミングダイヤグラムである。パワーアップシーケンスＴ１０とは、外部電源電圧ＥＶＣＣが飽和状態になった後、または安定状態に達した後から所定の時間（例えば、２００μｓ）が経過するまでの期間をいう。
【０００６】
パワーアップシーケンスＴ１０の間、メモリ装置は電流を消費しないことが望ましい。また、パワーアップシーケンスＴ１０の間、リフレッシュを行うための所定の内部電源電圧の発生装置（例えば、各種のＤＣ発生回路）の電圧レベルは正常な動作のために目標レベルにセットされる。
【０００７】
図１を参照すれば、所定のリフレッシュオシレータ（図示せず）は外部電源電圧ＥＶＣＣより低い電圧Ａ、すなわちパワーアップ信号ＰＶＣＣＨがハイにイネーブルされる電圧Ａにてターンオンされるので、リフレッシュオシレータはワードラインを順次リフレッシュするための所定周期を有するリフレッシュパルスＲＥＦ＿ＷＬを生じさせる。従って、ＤＲＡＭメモリセルに貯蔵されたデータはリフレッシュパルスＲＥＦ＿ＷＬに応じて順次リフレッシュされる。
【０００８】
従って、従来のリフレッシュオシレータはパワーアップシーケンスＴ１０に達する前の電圧Ａにて作動するので、メモリ装置はパワーアップシーケンスＴ１０の間にリフレッシュのための所定電流を消費する。従って、内部リフレッシュ動作により生じる消費電流は内部電源電圧の発生装置の動作の安定性に影響を与え、内部電源電圧の発生装置の電圧が目標レベルにセットされるまでの時間を長くするという問題点がある。
【０００９】
また、パワーアップ信号ＰＶＣＣＨがハイにイネーブルされる電圧Ａが目標レベルに対応して変動する場合、内部リフレッシュを行うメモリ装置は不確定状態に陥るという問題点がある。
【００１０】
【発明が解決しようとする課題】
従って、本発明がなそうとする技術的な課題は、パワーアップシーケンスが終了した後で内部リフレッシュを行えるリフレッシュ制御装置及びその制御方法を提供することである。
【００１１】
また、パワーアップシーケンスの間に消費される電流を遮断できるリフレッシュ制御装置及びその制御方法を提供することである。そして、パワーアップ信号ＰＶＣＣＨがハイにイネーブルされる電圧Ａの変動に関係なく安定的に動作しうるリフレッシュ制御装置及びその制御方法を提供することである。
【００１２】
【課題を解決するための手段】
本発明によるＤＲＡＭメモリセルとＳＲＡＭインタフェースとを備えるメモリ装置のリフレッシュ動作を制御するための制御装置は、パワーアップ信号に応じてリフレッシュ動作を非活性化させるための第２状態を有する制御信号を所定期間出力し、前記所定期間が経過した後で最初に入力される命令信号に応じて第１状態を有する前記制御信号を出力する制御回路と、前記第１状態の前記制御信号に応じて前記ＤＲＡＭメモリセルをリフレッシュするためのパルス信号を出力するリフレッシュパルス発生回路とを備える。
【００１３】
前記制御回路は、ノードと、前記パワーアップ信号に応じて前記ノードを論理ローレベルにプルダウンするための第１回路と、前記命令信号に応じて前記ノードを論理ハイレベルにプルアップするための第２回路と、前記ノードの論理レベルを反転し、前記制御信号を発生するための第３回路とを備える。
【００１４】
前記第１回路は、前記パワーアップ信号を受信するための第１インバータと、前記第１インバータの出力端に接続されたゲート、前記ノードに接続されたドレーン及び接地電圧に接続されたソースを有するＮＭＯＳトランジスタを備える。
【００１５】
前記第２回路は、前記命令信号を受信するための第２インバータと、前記第２インバータの出力端に接続されたゲート、前記ノードに接続されたドレーン及び電源電圧に接続されたソースを有するＰＭＯＳトランジスタを備える。
【００１６】
前記制御回路は、前記ノードの論理レベルを保持するためのラッチ回路をさらに備える。前記ラッチ回路は、前記ノードに接続された入力端を有する第３インバータと、前記ノードに接続された出力端と前記第３インバータの出力端と接続された入力端とを有する第４インバータとを備える。前記命令信号は読出し命令と書込み命令のうちいずれか一方である。
【００１７】
前記所定期間は外部電源電圧が安定状態に達した時から所定の時間が経過するまでの期間である。
【００１８】
前記命令信号に応じて所定のパルス信号が生成され、前記制御回路は前記パルス信号に応じて前記第１状態の前記制御信号を出力する。
【００１９】
本発明によるＤＲＡＭメモリセルを備えるメモリ装置は、パワーアップシーケンスが完了した後で最初に入力されるデータ書込み又は読出し命令に応じて制御信号を発生するための制御回路と、前記制御信号に応じて前記ＤＲＡＭメモリセルをリフレッシュするためのパルス信号を発生するためのリフレッシュパルス発生回路とを備える。
【００２０】
前記パワーアップシーケンスは外部電源電圧が安定状態に達した時の時間から所定の時間が経過するまでの期間である。
【００２１】
前記命令信号に応じて所定のパルス信号が生成され、前記制御回路は前記パルス信号に応じて前記制御信号を発生する。
【００２２】
本発明によるＤＲＡＭメモリセルとＳＲＡＭインタフェースとを備えるメモリ装置のリフレッシュ動作を制御するための制御方法は、パワーアップ信号に応じて所定期間第２状態の制御信号を出力する段階と、前記所定期間が経過した後で最初に入力される命令信号に応じて第１状態の前記制御信号を出力する段階と、前記第１状態の前記制御信号に応じて前記ＤＲＡＭメモリセルをリフレッシュするためのパルス信号を出力する段階とを備える。
【００２３】
前記所定期間は前記パワーアップ信号が目標レベルに達した時から所定の時間が経過するまでの期間である。
【００２４】
前記第２状態の前記制御信号を出力する段階は、前記パワーアップ信号の電圧レベルが所定の電圧レベルより低い場合に論理ローレベルを有する電圧を出力する段階と、前記第２状態の前記制御信号を発生するために前記電圧の論理レベルを論理ローレベルから論理ハイレベルに反転させる段階とを備える。
【００２５】
前記第１状態の前記制御信号を出力する段階は、前記命令信号に応じて論理ハイレベルを有する電圧を出力する段階と、前記第１状態の前記制御信号を発生するために前記電圧の論理ハイレベルを論理ローレベルに反転させる段階とを備える。
【００２６】
【発明の実施の形態】
本発明と本発明の動作上のメリット及び本発明の実施により達成される目的を十分に理解するためには本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照すべきである。
【００２７】
以下、添付した図面を参照して本発明の望ましい実施形態を説明する。各図面に提示された同じ参照符号は同様の構成要素を示す。
【００２８】
図２は、本発明の実施形態によるＤＲＡＭメモリセルを記憶素子に使用し、ＳＲＡＭインタフェースを備えるメモリ装置のリフレッシュ動作を制御するためのリフレッシュ制御装置を示す図である。
【００２９】
図２を参照すれば、リフレッシュ制御装置１００は制御回路１及びリフレッシュパルス発生回路９０を備える。
【００３０】
制御回路１は多数のインバータ１０、２０、５０、６０、７０、８０及びＭＯＳトランジスタ３０、４０を備える。リフレッシュパルス発生回路９０はＤＲＡＭメモリセルをリフレッシュするためのリフレッシュパルスＲＥＦ＿ＷＬを出力する。リフレッシュパルス発生回路９０はオシレータによって構成されうる。
【００３１】
リフレッシュ制御装置１００の構成は次の通りである。パワーアップ信号ＰＶＣＣＨは、インバータ２０を介してＮＭＯＳトランジスタ４０のゲートに入力され、ＮＭＯＳトランジスタ４０のドレーンはインバータ５０の入力端（入力ノード）そしてソースは接地電源ＶＳＳにそれぞれ接続される。
【００３２】
ＮＭＯＳトランジスタ４０は、パワーアップ信号ＰＶＣＣＨに応じてインバータ５０の入力ノードを接地電圧レベル（論理ローレベル）ＶＳＳにプルダウンする。
【００３３】
読出し命令マスタパルスＲＡＴＤあるいは書込み命令マスタパルスＷＡＴＤはインバータ１０を介してＰＭＯＳトランジスタ３０のゲートに入力され、ＰＭＯＳトランジスタ３０のソースは電源電圧ＶＤＤに、ドレーンはインバータ５０の入力ノードにそれぞれ接続される。
【００３４】
ＰＭＯＳトランジスタ３０は読出し命令マスタパルスＲＡＴＤまたは書込み命令マスタパルスＷＡＴＤに応じてインバータ５０の入力ノードを電源電圧レベル（論理ハイレベル）ＶＤＤにプルアップする。
【００３５】
読出し命令マスタパルスＲＡＴＤは読出し命令ＲＤに応じて読出しアドレスの遷移を検出した信号であり、書込み命令マスタパルスＷＡＴＤは書込み命令ＷＲに応じて書込みアドレス信号の遷移を検出した信号である。
【００３６】
インバータ５０、７０、８０は直列に接続され、インバータ５０の入力ノードの論理レベルを反転する。また、インバータ５０の入力ノードの信号は、ラッチ回路を構成するインバータ５０、６０によりラッチされる。インバータ８０はリフレッシュパルス発生回路９０を制御するための制御信号ＲＯＣＳを出力する。
【００３７】
リフレッシュパルス発生回路９０は第１状態（例えば、論理「ロー」レベル）の制御信号ＲＯＣＳに応じて活性化されて、ＤＲＡＭメモリセルのワードラインを順次アクティブにさせるためのリフレッシュパルスＲＥＦ＿ＷＬを発生する。従って、ＤＲＡＭメモリセルに貯蔵されたデータはリフレッシュパルスＲＥＦ＿ＷＬに応じて順次リフレッシュされる。
【００３８】
図３は図２のリフレッシュ制御装置のリフレッシュタイミングダイヤグラムである。図３を参照すれば、パワーアップ信号ＰＶＣＣＨが印加された後からパワーアップシーケンスＴ１０が終了するまで本発明によるメモリ装置は図１の従来の技術と異なって動作電流を消費しない。
【００３９】
図２及び図３を参照して本発明の実施形態を説明すると次の通りである。まず、電圧Ａより低いパワーアップ信号ＰＶＣＣＨがインバータ２０の入力端に印加される場合、トランジスタ４０はターンオンされるので、インバータ５０の入力ノードは第１状態になり、インバータ５０、６０によりインバータ５０の入力ノードは第１状態にラッチされる。
【００４０】
この時、制御信号ＲＯＣＳは第２状態（例えば、論理「ハイ」レベル）を保持する。リフレッシュパルス発生回路９０は第２状態の制御信号ＲＯＣＳに応じて非活性化されるのでメモリ装置は動作電流を消費しない。
【００４１】
しかし、電圧Ａより高いパワーアップ信号ＰＶＣＣＨがインバータ２０に印加される場合にトランジスタ４０はターンオフされる。しかし、インバータ５０の入力ノードはインバータ５０、６０により第１状態を保持するので、制御信号ＲＯＣＳは第２状態を保持する。
【００４２】
パワーアップシーケンスＴ１０の後に最初に印加される命令信号としての読出し命令ＲＤまたは書込み命令ＷＲに応じて読出し命令マスタパルスＲＡＴＤまたは書込み命令マスタパルスＷＡＴＤが所定期間生成される場合、ＰＭＯＳトランジスタ３０はターンオンされるので、インバータ５０の入力ノードは第１状態から第２状態に遷移する。
【００４３】
ＰＭＯＳトランジスタ３０がターンオフされる場合、インバータ５０の入力ノードはインバータ５０、６０により第２状態を保持するので制御信号ＲＯＣＳは第１状態を保持する。
【００４４】
リフレッシュパルス発生回路９０は第１状態の制御信号ＲＯＣＳに応じて活性化され、ＤＲＡＭメモリセルのワードラインを順次アクティブにさせるためのリフレッシュパルスＲＥＦ＿ＷＬを出力する。従って、メモリ装置のＤＲＡＭメモリセルに貯蔵されたデータはリフレッシュパルスＲＥＦ＿ＷＬに応じて順次リフレッシュされる。
【００４５】
【発明の効果】
前述の通り、本発明によるリフレッシュ制御装置及びリフレッシュ制御方法はパワーアップシーケンスが終了した後で内部リフレッシュを行えるので、メモリ装置のパワーアップシーケンスの間に消費される動作電流が遮断されるという長所がある。
【００４６】
また、リフレッシュ制御装置及びリフレッシュ制御方法はパワーアップ信号ＰＶＣＣＨがハイにイネーブルされる電圧Ａの変動に関係なく安定的に動作できるという長所がある。
【００４７】
本発明は図面に示された一実施形態を参考に説明されたが、それは例示的なものに過ぎず、当業者であればこれから多様な変形及び均等な他の実施形態が可能であるという点が理解できるであろう。従って、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まるべきである。
【図面の簡単な説明】
【図１】従来のＤＲＡＭメモリセルを記憶素子に使用し、ＳＲＡＭインタフェースを備えるメモリ装置の内部リフレッシュタイミングダイヤグラムである。
【図２】本発明の実施形態によるＤＲＡＭメモリセルを記憶素子に使用し、ＳＲＡＭインタフェースを備えるメモリ装置のリフレッシュ制御装置を示す。
【図３】図２のリフレッシュ制御装置の内部リフレッシュタイミングダイヤグラムである。
【符号の説明】
１  制御回路
１０、２０、５０、６０、７０、８０  インバータ
３０、４０  ＭＯＳトランジスタ
９０  パルス発生回路
１００  リフレッシュ制御装置
【図１】
0004122211.tif 000002
【図２】
0004122211.tif 000003
【図３】
0004122211.tif 000004