(57)【特許請求の範囲】
【請求項１】
複数のワード線及び複数のビット線の各交点に形成される複数の強誘電体キャパシタの少なくとも一つの選択セルに印加される電圧を、電源電圧より低い方向にスイープさせて、飽和分極点となる最小電圧を検出する工程と、
前記電源電圧を下降シフトさせて、前記複数の強誘電体キャパシタの駆動電圧として前記電源電圧に代えて用いられる前記最小電圧を生成するように設定する工程と、
を有することを特徴とする強誘電体記憶装置の調整方法。
【請求項２】
請求項１において、
複数のヒューズ素子の一つを切断することで、前記最小電圧を生成するように設定することを特徴とする強誘電体記憶装置の調整方法。
【請求項３】
請求項２において、
前記電源電圧と前記最小電圧との差電圧を求める工程と、
前記差電圧に基づき電圧シフト制御コードを発生させる工程と、
前記電圧シフト制御コードに基づいて、レーザリペア装置により前記複数のヒューズ素子の一つを切断する工程と、
を有することを特徴とする強誘電体記憶装置の調整方法。
【請求項４】
請求項１において、
レジスタに電圧シフト制御コードを格納して、前記最小電圧を生成するように設定することを特徴とする強誘電体記憶装置の調整方法。
【請求項５】
請求項４において、
前記電源電圧と前記最小電圧との差電圧を求める工程と、
前記差電圧に基づき電圧シフト制御コードを発生させる工程と、
前記電圧シフト制御コードを、前記レジスタに格納する工程と、
を有することを特徴とする強誘電体記憶装置の調整方法。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記複数の強誘電体キャパシタのうちの非選択セルへの印加電圧は、前記強誘電体キャパシタの抗電圧を超えない電圧であって、かつ、前記最小電圧を分圧した電圧とすることを特徴とする強誘電体記憶装置の調整方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体記憶装置の調整方法に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
強誘電体記憶装置として、各セルにトランジスタ及びキャパシタ（強誘電体）を一つずつ配置した１Ｔ／１Ｃセル、あるいは、その各セル毎にさらにリファレンスセルを配置した２Ｔ／２Ｃセルを有するアクティブ型強誘電体メモリが知られている。
【０００３】
しかし、このアクティブ型強誘電体記憶装置は、メモリセルが１個の素子から構成される他の不揮発性記憶装置として知られるフラッシュメモリ、ＥＥＰＲＯＭなどと比較して、メモリ面積が大きくなり、大容量化できない。
【０００４】
各メモリセルを１個の強誘電体キャパシタとした強誘電体記憶装置として、特開平９−１１６１０７に開示されたものがある。
【０００５】
しかし、各メモリセルを１個の強誘電体キャパシタとした強誘電体記憶装置では、選択セルに対してデータリードまたはデータライト動作を実施すると、非選択セルにも不要な電圧が印加されてしまう。
【０００６】
非選択セルに電圧が印加されると、その非選択セルの容量値が変化する。非選択セルの容量が大きいと、それが選択セルに接続されたワード線及びビット線の負荷となるので、高速動作が阻害され、消費電力も大きくなる。
【０００７】
本発明は、高速性と低消費電力化を確保できるように強誘電体記憶装置を調整する方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の一態様に係る強誘電体記憶装置の調整方法は、複数のワード線及び複数のビット線の各交点に形成される複数の強誘電体キャパシタの少なくとも一つに印加される電圧を、電源電圧より低い方向にスイープさせて、飽和分極点となる最小電圧を検出する工程と、前記電源電圧を下降シフトさせて、前記複数の強誘電体キャパシタの駆動電圧として前記電源電圧に代えて用いられる前記最小電圧を生成するように設定する工程とを有する。
【０００９】
本発明の一態様によれば、個々の強誘電体記憶装置にて強誘電体キャパシタのヒステリシス特性が変わったとしても、飽和分極点となる最小電圧を、強誘電体キャパシタの駆動電圧とすることができる。非選択の強誘電体キャパシタに印加される電圧は、その最小電圧を分割したものとなるので、非選択の強誘電体キャパシタに印加される電圧も小さくなり、ヒステリシス特性上、非選択時の強誘電体キャパシタの容量が小さくなる。よって、選択された強誘電体キャパシタと接続されたワード線及びビット線の負荷容量が小さくなる。このため、選択され強誘電体キャパシタを高速駆動でき、しかも消費電力が低減される。
【００１０】
最小電圧を生成するように設定するためには、複数のヒューズ素子の一つを切断するか、あるいはレジスタにその生成情報を格納すればよい。この場合、電源電圧と最小電圧との差電圧を求める工程と、その差電圧に基づき電圧シフト制御コードを発生させる工程をさらに有することができる。電圧シフト制御コードに基づいて、レーザリペア装置により複数のヒューズ素子の一つを切断したり、その電圧シフト制御コードをレジスタに格納できるからである。
【００１１】
本発明の他の態様に係る強誘電体記憶装置は、互いに平行に配置される複数のワード線と、前記複数のワード線と交差して、互いに平行に配置される複数のビット線と、前記複数のワード線及び前記複数のビット線の各交点に形成される強誘電体キャパシタと、前記複数のワード線を駆動するワード線ドライバと、
前記複数のビット線を駆動するビット線ドライバと、前記ワード線ドライバ及び前記ビット線ドライバに駆動電圧を供給する電源回路と、電源電圧を下降シフトさせて、前記強誘電体キャパシタの飽和分極点となる最小電圧を生成して、前記電源回路に供給する電源電圧シフト回路とを有する。
【００１２】
本発明の他の態様によれば、上述した調整方法により調整された強誘電体記憶装置を提供できる。
【００１３】
ここで、電源電圧シフト回路は、電源電圧を分圧する抵抗分割回路を含むことができる。電源電圧シフト回路は複数のヒューズ素子をさらに有することができる。この場合、抵抗分割回路により下降シフトされる情報が、複数のヒューズ素子の一つを切断することで設定される。あるいは、電源電圧シフト回路はレジスタをさらに有することができる。この場合、抵抗分割回路により下降シフトされる情報がレジスタに設定される。
【００１４】
【発明の実施の形態】
以下、本発明の一実施形態について、図面を参照して説明する。
【００１５】
（強誘電体記憶装置の説明）
図１は、本発明の第１実施形態に係る強誘電体記憶装置であるＦｅＲＡＭのブロック図であり、図２はそのメモリアレイを模式的に示す斜視図である。図２に示すように、メモリセルアレイ１０は、強誘電体薄膜１２と、強誘電体薄膜１２の一方の面に配列された複数のワード線１４と、強誘電体薄膜１２の他方の面に配列された複数のビット線１６とを有する。
【００１６】
上記の構造により、複数のワード線１４及び複数のビット線１６の各交点（クロスポイント）には、図１に示すように強誘電体メモリセル１８がそれぞれ形成される。このような構造から、図２に示すメモリは、クロスポイントＦｅＲＡＭあるいはパッシブ型ＦｅＲＡＭと称されている。よって、図２に示すメモリは、各セルにトランジスタ及びキャパシタ（強誘電体）を一つずつ配置した１Ｔ／１Ｃセル、あるいは、その各セル毎にさらにリファレンスセルを配置した２Ｔ／２Ｃセルを有するアクティブ型メモリとは異なる。
【００１７】
本実施形態のＦｅＲＡＭは、メモリセルアレイ１０内にトランジスタを要しないので、高集積化が可能であり、また、図２の構造を多段に積層することが可能である。また、ＣＭＯＳロジックが搭載される駆動回路基板は、図２の構造の例えば下方に配置できる。
【００１８】
本実施形態に用いられる強誘電体は、ＳＢＴ（ストロンチウム−ビスマス−タンタリュウム）、ＰＺＴ（リード−ジルコニウム−タイタニウム）、ＢＬＴ（ビスマス−ランタンニウム−タイタニウム）またはこれらの酸化物である無機材料を好適に用いることができるが、他の無機材料あるいは有機材料を用いても良い。
【００１９】
本実施形態に用いられるワード線１４及びビット線１６を形成する電極材料は、耐酸化性が強く耐熱性が高い点で、プラチナ（Ｐｔ）、イリジウム（Ｉｒ）、イリジウムオキサイド（ＩｒＯ２）、ストロンチウム−ルテニウムまたはその酸化物を好適に用いることができるが、他の導電材料であっても良い。
【００２０】
このメモリセルアレイ１０の駆動回路系として、複数のワード線１４を駆動するワード線ドライバ２０と、複数のビット線１６を駆動するビット線ドライバ２２と、ワード線及びビット線ドライバ１０，２２に複数種の駆動電圧（Ｖｓ，２Ｖｓ／３，Ｖｓ／３，０）を供給する電源回路２４とが設けられている。ワード線ドライバ２０は複数のワード線１４の各々の一端（図１の左端）に接続され、ビット線ドライバ２２は複数のビット線１６の各々の一端（図１の上端）に接続されている。
【００２１】
ワード線ドライバ２０は、行方向アドレスデコーダを含み、アドレス選択された１本のワード線１４と残りの非選択のワード線１４とに、リード、ライトまたはリライトモードに応じた（ライト、リライト時には、さらに書き込むべきデータに応じた）電位を供給する。同様に、ビット線ドライバ２２は、列方向アドレスデコーダを含み、アドレス選択された少なくとも１本のビット線１６と残りの非選択のビット線１４とに、リード、ライトまたはリライトモードに応じた（ライト、リライト時には、さらに書き込むべきデータに応じた）電位を供給する。
【００２２】
また、ワード線・ビット線ドライバ２０，２２は、上述の動作モード時にワード線１４及びビット線１６に電位供給することに加えて、その後のディスターブ防止工程を実施するために、ワード線１４及びビット線１６に電位供給する機能を有する。
【００２３】
（一般動作説明）
次に、図１に示すＦｅＲＡＭの動作について説明する。図３は、図１に示すメモリセル１８の自発分極Ｐまたは分極電荷Ｑ（分極Ｐの変化×キャパシタ面積）の電圧依存性が示すヒステリシス特性を表している。
【００２４】
図３では例えば、ビット線１６に対してワード線１４の電位が高くなる方向をプラス（＋）としている。ワード線１４及びビット線電位が同電位（共に０Ｖである電源ＯＦＦ時も含む）である時に、メモリセル１８の印加電圧が０Ｖとなる。このときの強誘電体キャパシタは、２種の残留分極±Ｐｒ（図３のＡ点及びＤ点）をもつ。例えば、図３のＤ点の残留分極Ｐｒを“０”のメモリ状態、図３のＡ点の残留分極−Ｐｒを“１”のメモリ状態と定義して、２値の記憶状態を得ることができる。
【００２５】
ここで、図３の点Ｃ及び点Ｆはそれぞれ、強誘電体メモリセル１８の飽和分極点である。また、図３の点Ｂ及び点Ｅは、分極方向が反転する点である。この点Ｂまたは点Ｅのように、分極値を０とする電圧を抗電圧と称する。
【００２６】
図３のヒステリシス特性によれば、データ“０”を書き込む時には、強誘電体メモリセル１８に電圧Ｖｓを印加し、図３の点Ｃに移行させた後に、強誘電体メモリセル１８への印加電圧を０Ｖとして点Ｄに移行させれば良い。逆に、データ“１”を書き込む時には、強誘電体メモリセル１８に電圧−Ｖｓを印加し、図３の点Ｆに移行させた後に、強誘電体メモリセル１８への印加電圧を０Ｖとして点Ａに移行させれば良い。
【００２７】
データの読み出しは、点Ａまたは点Ｄの分極状態にある強誘電体メモリセル１８に電圧＋Ｖｓを印加して行う。
【００２８】
選択セル１８ａでの残留分極が、図３のＡ点、Ｄ点のいずれであっても、上述のリード動作によって図３のＣ点の分極状態となる。このとき、Ａ点からＣ点に移行するとき（メモリ状態が“１”のリード時）には分極値が０となるＢ点を越えて分極方向が負から正に反転する。このため、図３に示す比較的大きな電荷量Ｑ１に相当する電流がビット線１６に流れる。一方、Ｄ点からＣ点に移行するとき（メモリ状態が“０”のリード時）には、分極方向は反転しない。よって、図３に示す比較的小さな電荷量Ｑ２に相当する電流がビット線１６に流れる。よって、ビット線１６に流れる電流を、図示しないリファレンス電流と比較することで、メモリ状態が“１”であるか“０”であるかを判定できる。
【００２９】
次に、データの読み出しを例に挙げて、ワード線１４及びビット線１６の電位設定について説明する。この電位設定は、電源回路２４から４種類の電位（Ｖｓ，２Ｖｓ／３，Ｖｓ／３，０）の供給を受けたワード線ドライバ２０及びビット線ドライバ２２によって実施される。なお、電位Ｖｓ，０が２種の選択電位となり、電位２Ｖｓ／３，Ｖｓ／３が２種の非選択電位となる。
【００３０】
図４には、一つの選択セル１８ａと、他の非選択セル１８ｂが示されている。アドレス（２，２）に位置する選択セル１８ａに接続されたワード線１４は電位Ｖｓ（ワード選択電位）に設定され、ビット線１６は電位０（ビット選択電位）に設定されている。よって、選択セル１８ａにはＶｓ−０＝Ｖｓのプラスの電界が印加される。このため、選択セル１８ａでの残留分極が、図３のＡ点、Ｄ点のいずれであっても、上述のリード動作によって図３のＣ点の分極状態となる。よって、選択セル１８ａに接続されたビット線１６の電流を検出すれば、上述の通り、メモリ状態が“１”であるか“０”であるかを判定できる。
【００３１】
なお、図３のＣ点の分極状態に設定することは、データ“０”の書き込み動作と同じである。よって、データ“０”を書き込むときにも、図４の通り電位設定すればよい。
【００３２】
また、実際のデータリード動作は、一本のワード線１４上の複数のメモリセル１８に対して同時に実施され、８ビットまたは１６ビットなどの一群のデータが同時に読み出される。
【００３３】
このデータリード時には、図４に示す非選択セル１８ｂに接続された全てのワード線１４は電位Ｖｓ／３（ワード非選択電位）に、非選択セル１８ｂに接続された全てのビット線１６は電位２Ｖｓ／３（ビット非選択電位）に設定される。このとき、非選択セル１８ｂへの印加電圧は±Ｖｓ／３となる。この結果、Ａ点の分極状態であった非選択セル１８ｂは、図３のＨ，Ｉ点のいずれかに移行する。Ａ点からＩ点に移行しても、反転点Ｂを越えないため、記憶データが反転することはない。また、Ｄ点の分極状態であった非選択セル１８ｂは、図３のＧ，Ｊ点のいずれかに移行する。この場合も、Ｄ点からＧ点に移行しても、反転点Ｅを越えないため、記憶データが反転することはない。
（強誘電体記憶装置の調整の必要性）
図３において、強誘電体メモリセル１８を駆動するための最大電圧Ｖｓは、電源電圧ＶＤＤに設定されるのが通常である。しかし、個々の記憶装置では、最大電圧Ｖｓがばらついている。この個々のばらつきを解消するには、図５に示すように、図３に示した飽和分極点Ｃの電圧よりも絶対値が高い電圧をＶｓとし、その電圧Ｖｓを電源電圧ＶＤＤとすればよい。こうすると、個々の強誘電体記憶装置にて、図５中の飽和分極点Ｃの電圧がばらついたとしても、常に飽和分極点Ｃの電圧Ｖｓｍｉｎよりも高い電圧Ｖｓ（ＶＤＤ）を供給することで、図３に示した動作を確保することができる。
【００３４】
しかし、そのようにすると下記の問題が生ずる。上述の動作説明の通り、非選択メモリセル１８ｂには、例えば±Ｖｓ／３の電圧が印加される。電圧Ｖｓの絶対値を高くすると、当然に電圧Ｖｓ／３の絶対値も高くなる。理想状態の図３の動作通りであると、非選択セル１８ｂには、図５に示す＋Ｖｓｍｉｎ／３が印加され、Ｖｓ／３−Ｖｓｍｉｎ／３の電位差が生ずる。
【００３５】
この電圧差は、非選択セル１８ｂの容量を大きくしてしまう。図５において、ヒステリシス曲線と非選択時の２種の印加電圧（Ｖｓ／３，Ｖｓｍｉｎ／３）とが交わる各点Ｐ１，Ｐ２での接線Ｓ１，Ｓ２の傾きは、非選択セル１８ｂの容量を示し、Ｓ１の傾き＞Ｓ２の傾きとなる。よって、電圧Ｖｓ／３が印加された時の非選択セル１８ｂの方が、電圧Ｖｓｍｉｎ／３が印加された時の非選択セル１８ｂよりも、その容量が大きくなる。
【００３６】
非選択セル１８ｂの容量が大きいと、図４に示す選択セル１８ａに接続されたワード線１４及びビット線１６にも多数の非選択セル１８ｂが接続されるので、それらの非選択セル１８ｂの容量が、選択セル１８ａを駆動する時の負荷容量となる。この負荷容量が大きくなるため、選択セル１８ａの高速駆動の障害となるばかりか、消費電力も増大してしまう。
【００３７】
そこで、非選択セル１８ｂの容量を低減するには、上述の接線Ｓ２の傾きのように、小さな傾きの接線となる点を探し出し、その点の電圧を非選択セル１８ｂに印加すればよいことが分かる。
【００３８】
通常のヒステリシス曲線では、印加電圧が０に近いほど、接線の傾きが小さくなるので、本実施形態では、図５の電圧Ｖｓｍｉｎを探し出し、それを３で除した電圧Ｖｓｍｉｎ／３を非選択セル１８ｂに印加させるように調整している。
（強誘電体記憶装置の調整方法）
本実施形態の調整方法は、図５にて初期的に設定された電圧Ｖｓ（＝ＶＤＤ）から電圧を低い方向にスイープさせ、飽和分極点Ｃの最小電圧Ｖｓｍｉｎを検出することである。
【００３９】
この調整は、強誘電体記憶装置の出荷時のテストにて実施でき、求められた最小電圧Ｖｓｍｉｎとなるように、例えばヒューズ素子を切断して調整することができる。この種の強誘電体記憶装置でも、半導体装置と同様に出荷前の検査があり、セルに異常があるとレーザリペア装置によりヒューズを切断し、冗長セルに切り換えている。このため、上記の調整方法も出荷テスト時に併せて行い、冗長セルへの切り換え工程の時に、ヒューズを切断して最小電圧Ｖｓｍｉｎに設定することが好ましい。
【００４０】
図６は、ＦｅＲＡＭ１及びその調整装置を示している。なお、図６では、図１に示すワード線ドライバ２０、ビット線ドライバ２２及び電源回路２４を、駆動回路３０としてまとめてある。
【００４１】
ＦｅＲＡＭ１には、第１行目のメモリセルＭＣ００，ＭＣ０１，…に接続された１本のワード線１４と、複数本のビット線１６にテスト電圧を印加できる構成となっている。このテストモード時には、制御パッド３２には“Ｈ”が入力されるので、トランジスタＴ１，Ｔ２がオフされる。よって、第１行目のメモリセルＭＣ００，ＭＣ０１，…に接続されたワード線１４及びビット線１６は、駆動回路３０との接続が解除される。その代わりに、それらのワード線１４及びビット線１６は、トランジスタＴ３，Ｔ４がオンされることで、テストパッド３４，３６に接続される。
【００４２】
ＦｅＲＡＭ１のテストパッド３４，３６にはテスタ４０が接続される。このテスタ４０は、図５に示すヒステリシス特性を測定可能な機能を有し、具体的にはラジアント社のＲＴ６０００の測定システムを採用できる。その動作としては、テストパッド３４，３６を介して、第１行目のメモリセルＭＣ００，ＭＣ０１，…に接続されたワード線１４及び一括ショートされた複数本のビット線１４に電圧を供給し、一括ショートされた複数本のビット線１４に流れる電流を積分することで、図５に示すヒステリシス特性を求めることができる。
【００４３】
本実施形態の調整方法にて重要なことは、図５において電源電圧ＶＤＤに当初設定される電圧Ｖｓより、電圧が低くなる方向に強誘電体キャパシタへの印加電圧を下げるようにスイープさせ、飽和分極点Ｃとなる最小電圧Ｖｓｍｉｎをテスタ４０にて求めることである。
【００４４】
ΔＶ検出回路４２では、電圧Ｖｓ（＝ＶＤＤ）と求められた最小電圧Ｖｓｍｉｎとの差電圧ΔＶを求める。電圧シフト制御コード発生回路４４は、その差電圧ΔＶに相当する電圧シフト制御コードを発生する。この制御コードは、レーザリペア装置４６に入力される。
【００４５】
一方、図６に示すＦｅＲＡＭ１は、電源電圧シフト回路５０を有する。この電源電圧シフト回路５０の一例を図７に示す。図７に示すように、この電源電圧シフト回路５０は、電源電圧ＶＤＤを抵抗分割するラダー抵抗回路（抵抗分割回路）５２を有する。このラダー抵抗回路５２には、抵抗値が等しいｎ個の抵抗ｒ１，ｒ２，…ｒｎ−１，ｒｎが直列接続されている。図７において、上述の電位差ΔＶ＝０であれば、上述の電圧シフト制御コードに基づき、レーザリペア装置４４により、フューズ１が切断される。この時、Ｎ型ＭＯＳトランジスタＴＮ１がオンし、Ｐ方ＭＯＳトランジスタＰＮ１がオンされるので、Ｖｓｍｉｎ＝ＶＤＤとなる。
【００４６】
電位差ΔＶが０以外であれば、電圧シフト制御コードに基づいて、フューズ２〜フューズｎのいずれか一つが切断される。それにより、ラダー抵抗回路５２にて電源電圧ＶＤＤが分圧され、所望の電圧Ｖｓｍｉｎを得ることができる。
【００４７】
これにより、図１に示す電源回路２４は、図６の電源電圧シフト回路５０より出力される電圧Ｖｓｍｉｎ（＜ＶＤＤ）を、電圧Ｖｓ（＝ＶＤＤ）に代えて用いることになる。よって、図１のワード線ドライバ２０及びビット線ドライバ２２は、電圧Ｖｓｍｉｎ，２Ｖｓｍｉｎ，Ｖｓｍｉｎ／３及び０Ｖの４種の電圧を用いて強誘電体キャパシタを駆動することになる。
【００４８】
こうすると、図４に示す非選択セル１８ｂには、±Ｖｓｍｉｎ／３が印加されることになる。このため、非選択セル１８ｂの容量は最小となり、選択セル１８ａの駆動時の負荷が小さくなって高速駆動が可能となり、しかも消費電力が低減する。
【００４９】
なお、本発明は上記の実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００５０】
例えば、図７に示す複数のヒューズ素子を有するものに代えて、図８に示すようにレジスタ５４を設けることができる。このレジスタ５４には、図８に示すｎ個のＰ型ＭＯＳトランジスタをオン・オフさせる情報が、電圧シフト制御コードとして記憶されている。よって、図８に示す電圧シフト制御コード発生回路４２からの電圧シフト制御コードをレジスタ５４に格納すればよい。このため、図８に示す電源電圧シフト回路５０の場合には、図６に示すレーザリペア装置４４は不要である。
【００５１】
また、図５に示す飽和分極点Ｃの最小電圧Ｖｓｍｉｎを検出する工程では、図６に示す例ではメモリセルアレイ１０の第１行目のメモリセルＭＣ００，ＭＣ０１，…に電圧を印加して検出した。これに限らず、１個のメモリセルを使用するものでもよく、あるいは１ライン上の複数のメモリセル、もしくは複数ラインのメモリセルを用いても良い。
【図面の簡単な説明】
【図１】クロスポイント型のＦｅＲＡＭの概略説明図である。
【図２】図１に示すメモリセルアレイの概略斜視図である。
【図３】図１に示す強誘電体キャパシタのヒステリシス特性図である。
【図４】リード時（データ“０”の書込み時）のワード線、ビット線の設定電位を示す概略説明図である。
【図５】初期設定される電圧Ｖｓ（ＶＤＤ）と、電圧シフト後の飽和分極点の電圧Ｖｓｍｉｎとを示すヒステリシス特性図である。
【図６】本発明の実施形態に係るＦｅＲＡＭ及びその調整装置の概略説明図である。
【図７】図６に示す電源電圧シフト回路の一例を示す回路図である。
【図８】図６に示す電源電圧シフト回路の他の一例を示す回路図である。
【符号の説明】
１  ＦｅＲＡＭ
１０  メモリセルアレイ
１２  強誘電体
１４  ワード線
１６  ビット線
１８  強誘電体メモリセル
１８ａ  選択セル
１８ｂ  非選択セル
２０  ワード線ドライバ
２２  ビット線ドライバ
２４  電源回路
３０  駆動回路
３２  制御パッド
３４  テストパッド
４０  テスタ
４２  ΔＶ検出回路
４４  電圧シフト制御コード発生回路
４６  レーザリペア装置
５０  電源電圧シフト回路
５２  抵抗分割回路
５４  レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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