(57)【特許請求の範囲】
【請求項１】
非標準メモリ素子を実際の動作環境で検査するためのインタフェース基板であって、
第１面、第２面及び回路配線層を有する回路基板と、
前記回路基板の第１面に形成されて非標準メモリ素子を装着し、前記非標準メモリ素子と前記回路配線層とを電気的に連結する第１ソケットと、
前記回路基板の第２面に形成され、前記回路配線層と標準検査基板とを電気的に連結する第２ソケットと、
前記回路配線層に形成され、前記標準検査基板の標準ピン構成を前記非標準メモリ素子の非標準ピン構成と整合させるピン整合回路と、
前記回路配線層に形成され、前記標準ピン構成の一つのクロック信号ピンに対して前記非標準ピン構成の２つのクロック信号ピンを連続的にまたは選択的に動作させるクロック反転回路と、
を備えることを特徴とするインタフェース基板。
【請求項２】
前記ピン整合回路は、前記標準ピン構成の制御信号及びアドレス信号を前記非標準ピン構成の制御信号及びアドレス信号にそれぞれ割り当てて一対一に対応させる第１マッチング部を有することを特徴とする請求項１に記載のインタフェース基板。
【請求項３】
前記ピン整合回路は、前記標準ピン構成のデータ入出力信号を前記非標準ピン構成のデータ入出力信号にそれぞれ選択的に割り当てて連続的にインターリービングリンクする第２マッチング部を有することを特徴とする請求項２に記載のインタフェース基板。
【請求項４】
前記回路配線層は、電源層と、接地層と、相互に電気的に絶縁されて多層構造を有する少なくとも１つの信号層とを有することを特徴とする請求項１に記載のインタフェース基板。
【請求項５】
前記第１ソケットは、前記非標準メモリ素子が用いられる基板型製品に適合した形態で形成されていることを特徴とする請求項１に記載のインタフェース基板。
【請求項６】
前記第１ソケットは、前記非標準メモリ素子と一時的に接続可能な接続ピンが形成された溝を有することを特徴とする請求項１に記載のインタフェース基板。
【請求項７】
前記クロック反転回路は、前記標準ピン構成のクロック信号ピンに連結された入力端子と、前記非標準ピン構成の第１クロック信号ピン及び第２クロック信号ピンにそれぞれ連結された第１出力端子及び第２出力端子と、電源端子と接地端子の間に並列に連結された第１抵抗回路及び第２抵抗回路とを有することを特徴とする請求項２に記載のインタフェース基板。
【請求項８】
前記第１抵抗回路は、前記入力端子と前記電源端子の間に連結された第１抵抗と、前記入力端子と前記接地端子の間に連結された第２抵抗とを有し、
前記第２抵抗回路は、前記第２出力端子と前記電源端子の間に連結された第３抵抗と、前記第２出力端子と前記接地端子の間に連結された第４抵抗とを有し、
前記第１出力端子は、前記入力端子に直接連結されていることを特徴とする請求項７に記載のインタフェース基板。
【請求項９】
前記第１抵抗と前記第３抵抗は同一抵抗値を有し、前記第２抵抗と前記第４抵抗は同一抵抗値を有し、前記第１抵抗は前記第２抵抗より抵抗値が小さいことを特徴とする請求項８に記載のインタフェース基板。
【請求項１０】
前記非標準メモリ素子は２００ピンメモリモジュールであり、前記標準検査基板は１６８ピンメモリモジュール実装用のシステムマザーボードであることを特徴とする請求項１に記載のインタフェース基板。
【請求項１１】
前記非標準メモリ素子がＰＣ１００素子である場合には前記非標準ピン構成の１つのクロック信号ピンのみ動作し、前記非標準メモリ素子がＰＣ１３３素子である場合には前記非標準ピン構成の２つのクロック信号ピンが同時に動作することを特徴とする請求項１に記載のインタフェース基板。
【請求項１２】
非標準メモリ素子に実際の検査環境を提供するための複数の部品を有する標準検査基板と、インタフェース基板とを備え、非標準メモリ素子を実際の動作環境で検査する検査システムであって、
前記インタフェース基板は、第１面、第２面及び回路配線層を有する回路基板と、前記回路基板の第１面に形成されて非標準メモリ素子を装着し、前記非標準メモリ素子と前記回路配線層とを電気的に連結する第１ソケットと、前記回路基板の第２面に形成され、前記回路配線層と前記標準検査基板とを電気的に連結する第２ソケットと、前記回路配線層に形成され、前記標準検査基板の標準ピン構成を前記非標準メモリ素子の非標準ピン構成と整合させるピン整合回路と、前記回路配線層に形成され、前記標準ピン構成の１つのクロック信号ピンに対して前記非標準ピン構成の２つのクロック信号ピンを選択的にまたは同時に動作させるクロック反転回路とを有することを特徴とする検査システム。
【請求項１３】
前記インタフェース基板は、前記標準検査基板の複数の部品が形成された表面に実装されていることを特徴とする請求項１２に記載の検査システム。
【請求項１４】
前記インタフェース基板は、前記標準検査基板の複数の部品が形成された表面の反対側の表面に実装されていることを特徴とする請求項１２に記載の検査システム。
【請求項１５】
前記ピン整合回路は、前記標準ピン構成の制御信号及びアドレス信号を前記非標準ピン構成の制御信号及びアドレス信号にそれぞれ割り当てて一対一に対応させる第１マッチング部と、前記標準ピン構成のデータ入出力信号を前記非標準ピン構成のデータ入出力信号にそれぞれ選択的に割り当てて連続的にインターリービングリンクする第２マッチング部とを有することを特徴とする請求項１２に記載の検査システム。
【請求項１６】
前記クロック反転回路は、前記標準ピン構成のクロック信号ピンに連結された入力端子と、前記非標準ピン構成の第１クロック信号ピン及び第２クロック信号ピンにそれぞれ連結された第１出力端子及び第２出力端子と、電源端子と接地端子の間に並列に連結された第１抵抗回路及び第２抵抗回路とを有することを特徴とする請求項１２に記載の検査システム。
【請求項１７】
前記第１抵抗回路は、前記入力端子と前記電源端子の間に連結された第１抵抗と、前記入力端子と前記接地端子の間に連結された第２抵抗とを有し、
前記第２抵抗回路は、前記第２出力端子と前記電源端子の間に連結された第３抵抗と、前記第２出力端子と前記接地端子の間に連結された第４抵抗とを有し、
前記第１出力端子は、前記入力端子と直接連結され、
前記第１抵抗と前記第３抵抗は同一抵抗値を有し、前記第２抵抗と前記第４抵抗は同一抵抗値を有し、前記第１抵抗は前記第２抵抗より抵抗値が小さいことを特徴とする請求項１６に記載の検査システム。
【請求項１８】
前記非標準メモリ素子は２００ピンメモリモジュールであり、前記標準検査基板は１６８ピンメモリモジュール実装用のシステムマザーボードであることを特徴とする請求項１２に記載の検査システム。
【請求項１９】
非標準メモリ素子を実際の動作環境で検査する検査システムであって、
第１面、第２面及びピン整合回路を有するインタフェース基板と、
前記第１面に形成され、非標準メモリ素子を前記ピン整合回路と結合させるソケットとを備え、
前記第２面は、前記ピン整合回路を標準ピン構成と結合するように構成されていることを特徴とする検査システム。
【請求項２０】
前記インタフェース基板の第２面に直接実装された検査基板をさらに備えることを特徴とする請求項１９に記載の検査システム。
【請求項２１】
前記ソケットは、第１ソケットであり、
前記インタフェース基板の第２面に形成され、前記ピン整合回路を検査基板と結合させる第２ソケットをさらに備えることを特徴とする請求項１９に記載の検査システム。
【請求項２２】
前記第２ソケットと結合された検査基板をさらに備えることを特徴とする請求項２１に記載の検査システム。
【請求項２３】
前記第２ソケットと前記検査基板の間に結合された接続基板をさらに備えることを特徴とする請求項２１に記載の検査システム。
【請求項２４】
前記検査基板は、前記接続基板が装着されるように構成された第３ソケットを有することを特徴とする請求項２３に記載の検査システム。
【請求項２５】
前記インタフェース基板を前記検査基板に貼付けるように構成された支持材をさらに備えることを特徴とする請求項２３に記載の検査システム。
【請求項２６】
前記インタフェース基板は、前記標準ピン構成の一つのクロック信号ピンに対して非標準ピン構成の２つのクロック信号ピンを動作させるクロック反転回路を有することを特徴とする請求項１９に記載の検査システム。
【請求項２７】
前記ピン整合回路は、前記標準ピン構成と非標準ピン構成の信号間を一対一に対応させる第１マッチング部を有することを特徴とする請求項１９に記載の検査システム。
【請求項２８】
前記ピン整合回路は、前記標準ピン構成の信号を前記非標準ピン構成の信号に選択的に割り当てる第２マッチング部を有することを特徴とする請求項２７に記載の検査システム。
【請求項２９】
非標準ピン構成を有する非標準メモリ素子を実際の動作環境で検査する検査方法であって、
インタフェース基板の第１面に形成されたソケットを介して、前記非標準メモリ素子を前記インタフェース基板の整合回路と結合させると共に、前記インタフェース基板の第２面を介して、前記整合回路を前記検査基板と結合させ、前記非標準メモリ素子の非標準ピン構成を前記検査基板の標準ピン構成に適合させる段階と、
前記検査基板を作動させる段階と、
を含むことを特徴とする検査方法。
【請求項３０】
前記インタフェース基板は、接続基板によって前記検査基板と結合されていることを特徴とする請求項２９に記載の検査方法。
【請求項３１】
前記インタフェース基板は、前記検査基板に直接実装されていることを特徴とする請求項２９に記載の検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の検査技術に関するものであり、より詳しくは、非標準メモリ素子を実際の動作環境で検査するためのインタフェース基板、検査システム及び検査方法に関するものである。
【０００２】
【従来の技術】
図１は、半導体集積回路素子とこれが実装された印刷回路基板との製造及び検査のための従来工程を説明するための図である。まず、複数の半導体素子が半導体ウェーハ１０に形成される。この半導体素子はウェーハレベルで検査され、不良素子は分類工程で除去するために選択的にマークされる。その後、良質な素子はウェーハから分離される。
【０００３】
ウェーハレベル検査に合格した各半導体素子は、パッケージ内に組み立てられる。パッケージ素子２０は、高電圧及び高温の条件下で初期不良素子を排除するバーンイン（burn-in）検査によりパッケージレベルで検査され、素子の電気的特性を決定する機能検査が行われる。このパッケージレベル検査に合格した良質の素子は、印刷回路基板型の製品（例えば、図１のメモリモジュール３０）に組み立てられる。印刷回路基板型の製品にも組立後、検査工程が行われる。
【０００４】
上述した従来の検査工程には、検査条件が半導体素子の実際に動作する環境と常に一致しないという問題がある。従って、バーンイン検査と機能検査に合格した半導体素子であっても、素子が基板型製品内に組み立てられるまで検出できなかった不良が存在する恐れがある。基板製品のリペアや再検査に必要な費用のため生産コストが増加し、リペアができない場合は、基板製品を廃棄しなければならない。
【０００５】
例えば複数の半導体メモリ素子は、ＳＩＭＭ（Single Inline Memory Module）またはＤＩＭＭ（Dual Inline Memory Module）のような基板型のメモリモジュールに組み立てられる。このようなメモリモジュールは、コンピュータシステムのマザーボードのようなシステムレベルの基板に設置される。メモリモジュールが適切に作動しないメモリ素子をただ１つのみ有していても、メモリモジュールの設置後は、メモリモジュールにはんだされた不良メモリ素子を除去し正常なメモリ素子に切り替えるのに多くの費用がかかるため、全体のメモリモジュールを廃棄しなければならない。
【０００６】
従来の検査工程の他の問題は、従来の検査装備が非常に複雑で多くの空間を占め、値段が高いということである。一般に、半導体メモリ素子の製造業者は、ヒューレットパッカード社（「ヒューレットパッカード」は登録商標）のＨＰ８３０００検査装置やアドヴァン社（「アドヴァン」は登録商標）の検査設備を使用して、パッケージされたメモリ素子を検査する。これらの検査装置は、メモリ素子がシステムレベルの基板に実装された時、ＣＰＵやチップセットから受信するメモリバス信号（例えば、ＲＡＳ、ＣＡＳ、データ信号及びアドレス信号）を含む検査信号パターンを生成する。このような検査信号は、試験用メモリ素子（ＤＵＴ）の端子リードに供給され、検査装置はメモリ素子から受信した信号を分析し、メモリ素子の電気的特性が正しいかを判断する。このような検査装置は、互換性が高くて多様な特性を検査することができるが、実際メモリ素子が動作する実装環境と同一環境を提供することはできない。このような互換性を提供するために、検査装置はより複雑になって、動作及びプログラミングすることがより難しくなり且つ高費用になる。
【０００７】
より実際の動作環境に近い検査環境を提供するために、実際の動作環境と対等な検査環境を提供するシステムレベルの検査基板上でメモリモジュールのような基板製品を検査することができる。例えば基板型素子は、検査基板として使用されるコンピュータシステムのマザーボードに実装することができ、基板型素子を実際の動作環境で検査することができる。一般に、基板製品はＪＥＤＥＣ（Joint Electron Device Engineering Council）のような国際標準に従い、コンピュータシステムのマザーボードのようなシステムレベルの検査基板は、基板製品を実装するソケットを有する。
【０００８】
実際検査に使用される検査基板は、ＪＥＤＥＣ標準メモリモジュールには適切であるが、非標準メモリモジュール、すなわち注文型メモリモジュールには適切でない。例えば、高性能サーバー用の注文型モジュールである２００ピンＤＩＭＭがデスクトップコンピュータに使用されているＪＥＤＥＣ標準１６８ピンＤＩＭＭ用の検査基板に実装されると、検査基板により提供された動作環境が２００ピンＤＩＭＭのための実際の動作環境と異なるため、メモリ素子は正しく動作しない。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、標準検査基板に非標準メモリ素子を装着して実際の動作環境で実装検査できるインタフェース基板、検査システム及び検査方法を提供することにある。
【００１０】
本発明の他の目的は、非標準メモリ素子の信頼性を高めることができる非標準メモリ素子を実際の動作環境で検査するためのインタフェース基板、検査システム及び検査方法を提供することにある。  本発明のさらに他の目的は、非標準メモリ素子の実装検査を標準メモリ素子の検査基板を使用して実施することにより、検査工程の効率を高めることができる、非標準メモリ素子を実際の動作環境で検査するためのインタフェース基板、検査システム及び検査方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の一側面は、実際の動作環境で非標準メモリ素子を検査するための検査システムに関する。この検査システムは、第１面、第２面及びピン整合回路を有するインタフェース基板を備える。第１面上に形成されたソケットは、非標準メモリ素子をピン整合回路と結合させることができ、第２面は、ピン整合回路が標準ピン構成と結合するように構成される。インタフェース基板の第２面は、検査基板に直接実装されることができる。また、インタフェース基板の第２面上に形成されたソケットは、ピン整合回路を検査基板と結合させるのに使用される。
【００１２】
ピン整合回路は、標準ピン構成の信号を非標準ピン構成の信号にそれぞれ一対一に対応させる第１マッチング部を有する。ピン整合回路は、標準ピン構成の信号を非標準ピン構成の信号に選択的に割り当てる第２マッチング部を有する。
本発明の他側面は、実際の動作環境において、非標準ピン構成を有する非標準メモリ素子を検査する検査方法に関する。この検査方法は、非標準メモリ素子の非標準ピン構成を検査基板の標準ピン構成に適合するようにインタフェース基板を非標準メモリ素子と結合させる工程と、検査基板を作動させる工程とを含む。
【００１３】
本発明の他側面は、非標準メモリ素子の実際の動作環境における検査のためのインタフェース基板に関する。インタフェース基板は、第１面、第２面及び回路配線層を含む回路基板を有する。また、インタフェース基板は、回路基板の第１面に形成されて非標準メモリ素子を装着し、装着された非標準メモリ素子と回路配線層とを電気的に連結する第１ソケットを有する。また、インタフェース基板は、回路基板の第２面に形成され、回路配線層と標準検査基板とを電気的に連結する第２ソケットを有する。特に、インタフェース基板は、回路配線層に形成され、標準検査基板の標準ピン構成を非標準メモリ素子の非標準ピン構成と整合させるピン整合回路を有する。
【００１４】
ピン整合回路は、第１マッチング部及び第２マッチング部を有する。第１マッチング部は、標準ピン構成の制御信号及びアドレス信号の標準入力を非標準ピン構成の制御信号及びアドレス信号の非標準出力にそれぞれ一対一に割り当てて対応させる。第２マッチング部は、標準ピン構成のデータ入出力信号の標準入力を非標準ピン構成のデータ入出力信号の非標準出力にそれぞれ選択的に割り当てて連続的にインターリービングリンクする。
【００１５】
インタフェース基板は、標準ピン構成の一つのクロック信号ピンに対して非標準ピン構成の２つのクロック信号ピンを選択的にまたは同時に動作させ、回路配線層に形成されたクロック反転回路を有する。
本発明の他側面は、非標準メモリ素子用の実際の動作環境における検査システムに関する。この検査システムは、非標準メモリ素子に実際の検査環境を提供するために複数の部品を含む標準検査基板を有する。検査システムは、回路基板と、第１及び第２ソケットと、ピン整合回路とを含むインタフェース基板を有する。
【００１６】
回路基板は、第１面、第２面及び回路配線層を有する。第１ソケットは、回路基板の第１面に形成されて非標準メモリ素子を装着し、メモリ素子と回路配線層とを電気的に連結する。第２ソケットは、回路基板の第２面上に形成され、回路配線層と標準検査基板とを電気的に連結する。ピン整合回路は、回路配線層に形成され、標準検査基板の標準ピン構成を非標準メモリ素子の非標準ピン構成と整合させる。
【００１７】
検査システムにおいて、インタフェース基板は、回路配線層に形成されたクロック反転回路を有し、標準ピン構成の１つのクロック信号ピンに対して非標準ピン構成の２つのクロック信号ピンを選択的にまたは同時に動作させる。
インタフェース基板は、標準検査基板の任意の表面に実装されることができるが、この表面は、複数の部品が形成された表面またはその反対側の表面である。
【００１８】
【発明の実施の形態】
以下、図面を参照して本発明の実施例について説明する。
図２は、本発明の一実施例による検査システムを概略的に示した模式図である。図２の検査システムは、被検査非標準メモリ素子５０、インタフェース基板１００及び検査基板１７０を有する。好ましい実施例において、非標準メモリ素子５０はメモリモジュールのような基板製品であり、検査基板１７０はコンピュータシステムのマザーボードに対応する。また、非標準メモリ素子５０は非標準または注文型素子であるのに対して、検査基板１７０は標準メモリ素子を収容するように設計されている。例えば非標準メモリ素子５０は、２００ピンＤＩＭＭであり、検査基板１７０は１６８ピンＤＩＭＭが実装されるのに適したマザーボードである。インタフェース基板１００は検査基板の一種であって、非標準メモリ素子５０を容易に実装及び分離するように設計されている。
【００１９】
インタフェース基板１００は、支持材１５０により検査基板に固定されている。またインタフェース基板１００は、第２ソケット１２０、ソケット１４０及び連結基板１３０を介して検査基板１７０に電気的に連結されている。検査基板１７０に実装された他の部品は、図面を簡略化するために図２に図示しない。
【００２０】
図２の検査システムは、インタフェース基板１００に非標準メモリ素子５０を実装し、検査基板１７０にインタフェース基板１００を電気的に連結し、検査基板１７０を動作することにより、実際の動作環境で非標準メモリ素子５０の検査を行うことができる。図２は、コンピュータのマザーボードのメモリ素子用の実際検査条件を作るために設計されたシステムを示しているが、ただの一例に過ぎない。半導体素子の他のタイプをサーバ、通信設備、交換機のマザーボードのような他の検査基板に実装して検査することができる。
【００２１】
図２及び図３に示したように、インタフェース基板１００は、回路配線層が形成された回路基板を備える。第１、第２ソケット１１０、１２０は、それぞれインタフェース基板１００の第１、第２面１０２、１０４に形成されている。第２面１０４は、検査基板１７０に対向している。インタフェース基板１００は、例えば電源層、接地層、少なくとも一つの信号層、ならびに前記層の間に挿入されたガラス繊維層のような絶縁層を有する多層回路基板であることが好ましい。
【００２２】
第１ソケット１１０には非標準メモリ素子５０が装着され、第２ソケット１２０には連結基板１３０が実装されている。第１ソケット１１０は、非標準メモリ素子５０を容易に実装及び分離するのに適した構造を有し、非標準素子５０とインタフェース基板１００の回路配線層とを電気的に連結する。同様に第２ソケット１２０は、連結基板１３０を容易に実装及び分離するのに適した構造を有し、インタフェース基板１００と検査基板１７０とを電気的に連結する。
【００２３】
第１、第２ソケット１１０、１２０は、フレキシブル接続型ピン（図示せず）を有し、ＤＩＰ（dual inline package）と同様なフットプリントを有する。第１ソケット１１０は、接続型ピンが形成され非標準メモリ素子５０が挿入される溝１１２を有する。２つのハンドル１１４は、溝１１２の両端部に形成され、旋回軸により連結されている。非標準メモリ素子５０が溝１１２に挿入されると、ハンドル１１４は旋回軸の上方に回転され、接続型ピンは非標準メモリ素子５０との接続を維持するために曲がる。その後、ハンドル１１４を押し下げると、溝１１２内の非標準メモリ素子５０を溝１１２から容易に分離することができる。このような第１ソケット１１０の構造は、非標準メモリ素子５０の分離を容易にするだけでなく、第１ソケット１１０の平均寿命延長を図ることができる。
【００２４】
第１ソケット１１０は、２００ピンＤＩＭＭのような非標準メモリモジュールに適したピン構成を有するのに対して、第２ソケット１２０は、１６８ピンＤＩＭＭのような標準メモリモジュールに適したピン構成を有する。１６８ピンＤＩＭＭは、現在殆どのデスクトップコンピュータに利用されている。１６８ピンＤＩＭＭは、ＦＰＭ、ＥＤＯ及びＳＤＲＡＭ（同期型ＤＲＡＭ）の少なくとも３つのメモリタイプで具現される。これらの構成は、６４-ビット、７２-ビット、８０-ビットの広いデータ経路を有し、ＥＣＣ（Error Check Code）または非-ＥＣＣから構成され、メモリの大きさは１６、３２、６４、１２８、２５６、５１２及び１０２４ＭＢの形式がある。
【００２５】
実際の動作環境で非標準メモリ素子５０を検査するために、非標準メモリ素子５０のピン構成を標準ソケット、すなわち第２ソケット１２０のピン構成と整合させる必要がある。以下に、インタフェース基板１００のためのピン整合回路について説明する。インタフェース基板１００は、インピーダンス、信号無欠性（signal integrity）測定により検証された部品を使用することによって、半導体素子のために正確な検査環境を作り出し、信号歪みや雑音の影響を除去することが好ましい。また、インタフェース基板１００は、非標準メモリ素子５０が検査基板１７０に直接実装された場合と、非標準メモリ素子５０が第１、第２ソケット１１０、１２０及び連結基板１３０を介して検査基板１７０に連結された場合との、環境の差異を補償するように設計されることが好ましい。このような環境補償は、クロック信号のタイミング調節、制御信号のタイミング余裕調節、信号のＡＣパラメータ調節、電源信号の調節などを含む。
【００２６】
本発明の一実施例によるピン整合回路を図４に示す。上述したインタフェース基板の回路配線層に形成されたピン整合回路２００は、非標準ピン構成（例えば、２００ピン構成）を標準ピン構成（例えば、１６８ピン構成）に適合させる。ピン整合回路２００は、制御信号及びアドレス信号のための第１マッチング部２０２、データ入出力信号（ＤＱ）のための第２マッチング部２０４、ならびに電源信号（Ｖｃｃ／ＧＮＤ）のための第３マッチング部２０６を有する。好ましい実施例において、第１マッチング部２０２は、標準ピン構成２１０の制御信号及びアドレス信号を非標準ピン構成２２０の制御信号及びアドレス信号にそれぞれ割り当てて一対一に対応させる。第２マッチング部２０４は、標準ピン構成２１０のデータ入出力信号を非標準ピン構成２２０のデータ入出力信号にそれぞれ選択的に割り当てて連続的にインターリービングリンクする。
【００２７】
２００ピン出力を１６８ピン入力に整合させるための実施例において、制御／アドレス信号は、ＷＥ（Write Enable）、ＤＱＭ（Data Input/Output Mask）、ＣＳ（Chip Select）、ＣＬＫ（System Clock）、ＣＫＥ（Clock Enable）、ＲＡＳ（Row Address Strobe）、ＣＡＳ（Column Address Strobe）、ＳＤＡ（Serial Data I/O）、ＳＣＬ（Serial Clock）、ＳＡ（Address in EEPROM）、ＷＰ（Write Protection）、Ａ０〜Ａ１２（address）、及びＢＡ０〜ＢＡ１（Bank Select Address）を含む。例えば、ＷＥと命名されるＮｏ．２７入力ピンは、ＷＥと命名されるＮｏ．１４８出力ピンに対応し、ＣＬＫ０と命名されるＮｏ．４２入力ピンは、ＣＬＫ０と命名されるＮｏ．１５１出力ピンに対応する。一方、ＤＱ０〜ＤＱ６３と命名されるＤＱ信号入力ピン及びＣＢ０〜ＣＢ７（check bit）は、連続的にインターリービング順にＤＱ０〜ＤＱ７１と命名されるＤＱ信号出力ピンとリンクされる。例えば、ＤＱ０〜３、ＤＱ４〜７及びＤＱ８〜１１入力ピンは、ＤＱ６４〜６７、ＤＱ６０〜６３及びＤＱ４８〜５１出力ピンにそれぞれ対応する。
【００２８】
本実施例によるインタフェース基板は、クロック反転回路をさらに有する。図５は、クロック反転回路２３０を示すブロック図であり、図６は、クロック反転回路の出力信号波形図である。上述のインタフェース基板の回路配線層に形成されたクロック反転回路２３０は、ピンＣＬＫ０（１６８ピンＤＩＭＭのＮｏ．４２）に連結された入力端子２３２、ピンＣＬＫ０（２００ピンＤＩＭＭのＮｏ．１５１）に連結された第１出力端子２３４、ならびにピンＣＬＫ１（２００ピンＤＩＭＭのＮｏ．１５０）に連結された第２出力端子２３６を有する。
【００２９】
クロック反転回路２３０は、正の電源端子Ｖｄｄと接地端子Ｖｓｓの間に並列に連結された２つの抵抗回路２４０、２５０を有する。第１抵抗回路２４０は、電源端子Ｖｄｄと第１ノードＮ１の間に連結された第１抵抗Ｒ１、ならびに第１ノードＮ１と接地端子Ｖｓｓの間に連結された第２抵抗Ｒ２を有する。同様に、第２抵抗回路２５０は、電源端子Ｖｄｄと第２ノードＮ２の間に連結され前記第１抵抗と同様な第３抵抗Ｒ１、ならびに第２ノードＮ２と接地端子Ｖｓｓの間に連結され前記第２抵抗と同様な第４抵抗Ｒ２を有する。第１、第３抵抗Ｒ１は、第２、第４抵抗Ｒ２に比べて抵抗値が非常に小さいことが好ましい。例えばＲ１は１００Ωであり、Ｒ２は１０ｋΩである。第１ノードＮ１は、入力端子２３２と第１出力端子２３４に連結され、第２ノードＮ２は、第２出力端子２３６に連結されている。
【００３０】
図５のクロック反転回路２３０は、ＰＣ１００-２００ピン素子とＰＣ１３３-２００ピン素子の検査を可能とする。ここで、ＰＣ１００及びＰＣ１３３は、コンピュータシステム（または検査基板）のＣＰＵとメモリモジュール間のデータ処理速度を意味するもので、それぞれ１００ＭＨｚ及び１３３ＭＨｚである。他の処理速度も適用することができる。２００ピン-ＰＣ１００モジュールは、システムクロック信号ピンＣＬＫ０（この場合、ＣＬＫ１は連結されていない（ＮＣ））のみを使用するように構成され、２００ピン-ＰＣ１３３モジュールは、システムクロック信号ピンＣＬＫ０及びＣＬＫ１を使用するように構成されている。クロック反転回路２３０は、２００ピン-ＰＣ１００モジュールの検査時にはＣＬＫ１を分離させ、２００ピン-ＰＣ１３３モジュールの検査時にはＣＬＫ０及びＣＬＫ１を同時に動作させる。
【００３１】
クロック反転回路２３０に３．３Ｖの電源電圧が印加される場合、入力端子２３２に連結された１６８ピンＤＩＭＭのＣＬＫ０が高レベルまたは低レベルに設定される。ＣＬＫ０が高レベルの場合、第１ノードＮ１は高レベルを維持し、そのため、第１出力端子２３４と２００ピンＤＩＭＭのＣＬＫ０も高レベルを維持する。一方、１６８ピンＤＩＭＭのＣＬＫ０が低レベルの場合には、２００ピンＤＩＭＭのＣＬＫ０も低レベルに落ち、そのため、Ｒ１の値はＲ２より小さくなる。
【００３２】
第１、第２抵抗回路２４０、２５０は、共通の電源端子Ｖｄｄを有しているので、２００ピンＤＩＭＭのＣＬＫ１は、１６８ピンＤＩＭＭのＣＬＫ０のレベルの変化について行く。しかしながら、電源端子Ｖｄｄから供給される電荷が常に第１抵抗回路２４０と並列に流れるので、２００ピンＤＩＭＭのＣＬＫ１の変化は、２００ピンＤＩＭＭのＣＬＫ０の変化より非常に小さく、そのため、第２抵抗回路２５０に流れる電荷は、第１ノードＮ１の電圧レベルによって制限される。これは、図６に示した波形により確認される。
【００３３】
図７は、本実施例において実際の動作環境を提供するのに使用された検査基板の一例を示す。検査基板１７０は、ＩＳＡコネクタ２６２、ＰＣＩコネクタ２６４、ＰＣＩオーディオ制御器２６６、各種ラインコネクタ２６８、裏面パネルコネクタ２７０、スロットコネクタ２７２、ＰＣＩ/ＡＧＰ制御器２７４、ＤＩＭＭソケット２７６、ＩＤＥコネクタ２７８、ＬＥＤコネクタ２８０、ディスケットドライブコネクタ２８２、電源供給コネクタ２８４、ＩＤＥ加速器２８６、バッテリー２８８、ＡＧＰコネクタ２９０、前面パネルコネクタ２９２のような各種部品を有する。検査基板１７０に実装された部品は、図７に示したものに制限されず、半導体素子を検査するための所望の動作条件によって、様々の各種部品を検査基板１７０に適用することができる。
【００３４】
図８に他の実施例による検査システムを示す。図８を参照すると、検査システム３００は、複数の部品３１０が実装された標準検査基板１７０を有する。部品３１０は、非標準メモリ素子５０に実際検査条件を提供する。検査基板１７０は、頂上面３０２及び底面３０４を有する。頂上面３０２は、部品３１０のみならずインタフェース基板１００を実装する。支持材１５０は、非標準メモリ素子５０が実装されたインタフェース基板１００を検査基板１７０に固定する。非標準メモリ素子５０と検査基板１７０との電気的な連結は、インタフェース基板１００の第１、第２ソケット１１０、１２０、連結基板１３０、ならびに検査基板１７０のソケット１４０によりなされる。
【００３５】
図９は、さらに他の実施例による検査システム４００を示す。図９に示したように、部品３１０、３２０は検査基板２７０の底面３０４に実装されるのに対して、インタフェース基板１００は頂上面３０２に直接実装される。従って、このような整列は、インタフェース基板１００の実装及び分離を容易にする空間を提供し、多数の素子を検査する時、素子を簡単に交換できるようにする。
【００３６】
本発明は、本発明の技術的思想から逸脱することなく、他の種々の形態で実施することができる。前述の実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例のみに限定して狭義に解釈されるべきものではなく、本発明の精神と特許請求の範囲内で、いろいろと変更して実施することができるものである。
【００３７】
【発明の効果】
本発明によれば、標準検査基板に非標準または注文型メモリ素子を装着した状態で、非標準メモリ素子の実際の動作環境でメモリ素子を検査できる。従って、非標準メモリ素子を実装検査するのに必要な費用及び手続きを減らすことができ、非標準メモリ素子の信頼性を高めることができ、非標準メモリ素子に対する検査工程の生産性を高めることができる。
【図面の簡単な説明】
【図１】半導体素子を検査するための従来の工程を示す模式図である。
【図２】本発明の一実施例による検査システムをに示す模式的な断面図である。
【図３】本発明の一実施例によるインタフェース基板を示す分解斜視図である。
【図４】本発明の一実施例によるインタフェース基板のピン整合回路を示すブロック図である。
【図５】本発明の一実施例によるインタフェース基板のクロック反転回路を示すブロック図である。
【図６】本発明の一実施例によるクロック反転回路の出力信号を示す波形図である。
【図７】本発明の一実施例による検査基板を示す平面図である。
【図８】本発明の他の実施例による検査システムを示す模式的な断面図である。
【図９】本発明の他の実施例による検査システムを示す模式的な断面図である。
【符号の説明】
５０  非標準メモリ素子
１００  インタフェース基板
１０２  第１面
１０４  第２面
１１０  第１ソケット
１２０  第２ソケット
１３０  連結基板
１４０  ソケット
１５０  支持材
１７０  検査基板
２００  ピン整合回路
２３０  クロック反転回路
２４０、２５０  第１、第２抵抗回路
２３２  入力端子
２３４、２３６  第１、第２出力端子
３００、４００  実装検査システム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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