(57)【特許請求の範囲】
【請求項１】
半導体基板上に、トラップ膜に電荷を蓄積することにより情報を記憶するメモリ素子が形成されたメモリ素子領域と、論理回路が形成された論理回路領域とが設けられてなる半導体記憶装置の製造方法であって、
前記半導体基板上にアライメントマークを形成する第１の工程と、
前記半導体基板上に全面に亘ってトラップ膜を堆積する第２の工程と、
前記アライメントマークを用いてアライメントされたフォトマスクにより形成されたレジストパターンを用いて、前記トラップ膜における前記論理回路領域に堆積されている部分を除去する第３の工程と、
前記半導体基板上の前記論理回路領域にゲート絶縁膜となる絶縁膜を形成する第４の工程と、
前記半導体基板上に全面に亘って第１の導電膜を堆積する第５の工程と、
前記第１の導電膜及び前記半導体基板に対して選択的エッチングを行なって、前記論理回路領域に素子分離溝を形成する第６の工程と、
前記素子分離溝に絶縁膜を埋め込んで、トレンチ素子分離を形成する第７の工程と、
前記半導体基板上に全面に亘って第２の導電膜を堆積することにより、前記第６の工程において前記素子分離溝により互いに分離された第１の導電膜同士を前記第２の導電膜により電気的に接続する第８の工程と、
前記メモリ素子領域において、前記第１の導電膜及び前記第２の導電膜よりなる第１のゲート電極を形成すると共に、前記論理回路領域において、前記第１の導電膜及び前記第２の導電膜よりなる第２のゲート電極を形成する第９の工程とを備え、
前記第１〜第９の工程をこの順に実施することを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記第１の工程と前記第２の工程との間に、前記アライメントマークを用いてアライメントされた第１のフォトマスクにより形成された第１のレジストパターンをマスクとして、前記半導体基板の前記メモリ素子領域に不純物を注入する工程と、
前記第２の工程と前記第３の工程との間、又は前記第３の工程と前記第４の工程との間に、前記アライメントマークを用いてアライメントされた第２のフォトマスクにより形成された第２のレジストパターンをマスクとして、前記半導体基板の前記論理回路領域に不純物を注入する工程とを備えていることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
半導体基板上に、トラップ膜に電荷を蓄積することにより情報を記憶するメモリ素子が形成されたメモリ素子領域と、論理回路が形成された論理回路領域とが設けられてなる半導体記憶装置の製造方法であって、
前記メモリ素子領域に素子分離領域を形成する第１の工程と、
前記半導体基板上に全面に亘ってトラップ膜を堆積する第２の工程と、
前記素子分離領域をアライメントマークとして用いてアライメントされたフォトマスクにより形成されたレジストパターンを用いて、前記トラップ膜における前記論理回路領域に堆積されている部分を除去する第３の工程と、
前記半導体基板上の前記論理回路領域にゲート絶縁膜となる絶縁膜を形成する第４の工程と、
前記半導体基板上に全面に亘って第１の導電膜を堆積する第５の工程と、
前記第１の導電膜及び前記半導体基板に対して選択的エッチングを行なって、前記論理回路領域に素子分離溝を形成する第６の工程と、
前記素子分離溝に絶縁膜を埋め込んで、トレンチ素子分離を形成する第７の工程と、
前記半導体基板上に全面に亘って第２の導電膜を堆積することにより、前記第６の工程において前記素子分離溝により互いに分離された第１の導電膜同士を前記第２の導電膜により電気的に接続する第８の工程と、
前記メモリ素子領域において、前記第１の導電膜及び前記第２の導電膜よりなる第１のゲート電極を形成すると共に、前記論理回路領域において、前記第１の導電膜及び前記第２の導電膜よりなる第２のゲート電極を形成する第９の工程とを備え、
前記第１〜第９の工程をこの順に実施することを特徴とする半導体記憶装置の製造方法。
【請求項４】
前記第１の工程と前記第２の工程との間に、前記素子分離領域をアライメントマークとして用いてアライメントされた第１のフォトマスクにより形成された第１のレジストパターンをマスクとして、前記半導体基板の前記メモリ素子領域に不純物を注入する工程と、
前記第２の工程と前記第３の工程との間、又は前記第３の工程と前記第４の工程との間に、前記素子分離領域をアライメントマークとして用いてアライメントされた第２のフォトマスクにより形成された第２のレジストパターンをマスクとして、前記半導体基板の前記論理回路領域に不純物を注入する工程とを備えていることを特徴とする請求項３に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、１つの半導体基板上にメモリ素子と論理回路とが設けられてなる半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体記憶装置の高速化及び高機能化を目的として、１つの半導体基板上にメモリ素子と論理回路とが設けられてなる半導体記憶装置（いわゆる混載デバイス）の開発が盛んに行われている。
【０００３】
メモリ素子としては、例えば特開平05-326893 に示されるように、ゲート絶縁膜に電荷を捕獲する方式が電荷漏れによる情報変化を起こしにくいデバイスとして注目されている。
【０００４】
また、論理回路領域においては、微細化を促進できるトレンチ素子分離を採用したデバイスが多く開発されている。
【０００５】
以下に、メモリ素子としてゲート絶縁膜に電荷を捕獲する方式を用いると共に論理回路領域にトレンチ素子分離を用いる混載デバイスの従来例について、図１９(a) 〜(d) 、図２０(a) 〜(d) 及び図２１(a) 〜(d) を参照しながら説明する。尚、図１９(a) 〜(d) 、図２０(a) 〜(d) 及び図２１(a) 〜(d) においては、破断線の左側部分はメモリ素子領域の断面構造を示し、破断線の右側部分は論路回路部の断面構造を示している。また、論理回路領域には、通常、ｎチャネル型トランジスタとｐチャネル型トランジスタとが形成されるが、これらは不純物の種類が異なるのみであるから、前記の各図においてはｎチャネル型トランジスタのみ示している。
【０００６】
まず、図１９（ａ）に示すように、シリコン基板１０の上にパッド酸化膜１１及びシリコン窒化膜１２を順次堆積した後、図１９（ｂ）に示すように、第１のレジストパターン１３をマスクとして、シリコン窒化膜１２、パッド酸化膜１１及びシリコン基板１０に対して順次選択的エッチングを行なって、トレンチ溝１４を形成する。
【０００７】
次に、図１９（ｃ）に示すように、トレンチ溝１４に絶縁膜を埋め込んでトレンチ素子分離１５を形成した後、図１９（ｄ）に示すように、シリコン窒化膜１２及びパッド酸化膜１１を除去する。
【０００８】
次に、図２０(a) に示すように、シリコン基板１０の上に全面に亘って、例えばシリコン窒化膜よりなるトラップ膜１６を堆積する。
【０００９】
次に、図２０(b) に示すように、メモリ素子領域において、シリコン基板１０に対して第２のレジストパターン１７をマスクに不純物を注入して、ビットラインとなる不純物拡散層１８を形成した後、トラップ膜１６に対して第２のレジストパターン１７をマスクに選択的エッチングを行なって、トラップ膜１６における不純物拡散層１８の上側領域を除去する。
【００１０】
次に、図２０(c) に示すように、第２のレジストパターン１７を除去した後、メモリ素子領域に、熱酸化法によりＬＯＣＯＳ分離領域１９を形成する。
【００１１】
次に、図２０(d) に示すように、トラップ膜１６に対して第３のレジストパターン２０をマスクに選択的エッチングを行なって、論理回路領域のトラップ膜１６を除去する。この場合、トレンチ素子分離１５におけるシリコン基板１０から突出している部分の側面にトラップ膜１６よりなる残渣１６Ａが形成される。
【００１２】
次に、図２１(a) に示すように、第３のレジストパターン２０を除去した後、図２１(b) に示すように、熱酸化法により、シリコン基板１０の上に全面に亘ってポリシリコン膜２２を堆積する。
【００１３】
次に、図２１(c) に示すように、ポリシリコン膜２２に対して第４のレジストパターン２３をマスクに選択的エッチングを行なって、図２１(d) に示すように、メモリ素子領域に第１のゲート電極２２Ａを形成すると共に論理回路領域に第２のゲート電極２２Ｂを形成する。
【００１４】
【発明が解決しようとする課題】
しかしながら、従来の半導体記憶装置においては、図２１(c) 及び(d) に示すように、第２のゲート電極２２Ｂの下側におけるトレンチ素子分離１５の側面に、シリコン窒化膜よりなる残渣１６Ａが存在しているため、論理回路領域のトランジスタ特性が変動するという問題がある。
【００１５】
もっとも、論理回路領域のトラップ膜１６を除去するエッチング工程において、トラップ膜１６に対してオーバーエッチングを行なうと、残渣１６Ａが残存する事態を防止することができる。ところが、このようにすると、トレンチ素子分離１５がエッチングされてしまって、トレンチ素子分離１５がシリコン基板１０の表面よりも掘り下げられるので、トレンチ素子分離１５の側部でゲート電界集中が発生してトランジスタ特性が変動するという問題が発生する。従って、トラップ膜１６に対してオーバーエッチングを行なうことは好ましくない。
【００１６】
前記に鑑み、本発明は、論理回路領域のトラップ膜を除去するエッチング工程において、オーバーエッチングを行なうことなく、トレンチ素子分離の側面に残渣が発生しないようにすることを目的とする。
【００１７】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体記憶装置の製造方法は、半導体基板上に、トラップ膜に電荷を蓄積することにより情報を記憶するメモリ素子と、論理回路とが設けられてなる半導体記憶装置の製造方法を対象とし、半導体基板上に全面に亘ってトラップ膜を堆積する第１の工程と、トラップ膜における論理回路領域に堆積されている部分を除去する第２の工程と、半導体基板上に全面に亘って第１の導電膜を堆積する第３の工程と、第１の導電膜及び半導体基板に対して選択的エッチングを行なって、論理回路領域に素子分離溝を形成する第４の工程と、素子分離溝に絶縁膜を埋め込んで、トレンチ素子分離を形成する第５の工程と、半導体基板上に全面に亘って第２の導電膜を堆積することにより、第４の工程において素子分離溝により互いに分離された第１の導電膜同士を第２の導電膜により電気的に接続する第６の工程とを備えている。
【００１８】
本発明に係る半導体記憶装置の製造方法によると、トラップ膜における論理回路領域に堆積されている部分を除去してから第１の導電膜を堆積し、その後、第１の導電膜及び半導体基板に対して選択的エッチングを行なって、論理回路領域に素子分離溝を形成するため、トレンチ素子分離の側面にトラップ膜からなる残渣が発生しないので、論理回路領域のトランジスタ特性が安定する。
【００１９】
本発明に係る半導体記憶装置の製造方法は、第２の工程と第３の工程との間に、半導体基板上の論理回路領域にゲート絶縁膜となる絶縁膜を形成する工程を備え、第３の工程は、論理回路領域において、第１の導電膜を絶縁膜の上に堆積する工程を含むことが好ましい。
【００２０】
このようにすると、論理回路領域に形成されるゲート絶縁膜の上に、第１の導電膜と第２の導電膜よりなるゲート電極を形成することができる。
【００２１】
本発明に係る半導体装置の製造方法が、論理回路領域にゲート絶縁膜となる絶縁膜を形成する工程を備えている場合、第６の工程よりも後に、メモリ素子領域において、第１の導電膜及び第２の導電膜よりなる第１のゲート電極を形成すると共に、論理回路領域において、第１の導電膜及び第２の導電膜よりなる第２のゲート電極を形成する工程を備えていることが好ましい。
【００２２】
このようにすると、メモリ素子領域に形成される第１のゲート電極と、論理回路領域に形成される第２のゲート電極とを、下層の第１の導電膜と上層の第２の導電膜よりなる同じ積層膜によって構成することができる。尚、第１のゲート電極と第２のゲート電極とは、同じ工程でパターニングされてもよいし、異なる工程でパターニングされてもよい。
【００２３】
本発明に係る半導体装置の製造方法が、論理回路領域にゲート絶縁膜となる絶縁膜を形成する工程を備えている場合、第１の工程とゲート絶縁膜となる絶縁膜を形成する工程との間に、半導体基板の論理回路領域に不純物を注入する工程を備えていることが好ましい。
【００２４】
このようにすると、論理回路領域において、不純物を注入した後にゲート絶縁膜を形成するため、ゲート絶縁膜の信頼性を確保することができる。
【００２５】
本発明に係る半導体記憶装置の製造方法は、第１の工程よりも前に、半導体基板のメモリ素子領域及び論理回路領域に不純物を注入する工程を備えていることが好ましい。
【００２６】
このようにすると、トラップ膜を堆積する前に不純物の注入を行なうことができる。
【００２７】
本発明に係る半導体記憶装置の製造方法は、第１の工程よりも前に、半導体基板上にアライメントマークを形成する工程を備えると共に、アライメントマークを用いてアライメントされた第１のフォトマスクにより形成された第１のレジストパターンをマスクとして、半導体基板のメモリ素子領域に不純物を注入する工程と、アライメントマークを用いてアライメントされた第２のフォトマスクにより形成された第２のレジストパターンをマスクとして、半導体基板の論理回路領域に不純物を注入する工程とを備えていることが好ましい。
【００２８】
このようにすると、アライメントマークを用いて、メモリ素子領域に不純物を注入できると共に論理回路領域に不純物を注入できるため、トレンチ素子分離をアライメントマークとして用いる必要がない。このため、トラップ膜を堆積しておいてから素子分離溝を形成することが容易になる。
【００２９】
本発明に係る半導体記憶装置の製造方法は、第１の工程よりも前に、メモリ素子領域に素子分離領域を形成する工程を備えると共に、素子分離領域をアライメントマークとして用いてアライメントされた第１のフォトマスクにより形成された第１のレジストパターンをマスクとして、半導体基板のメモリ素子領域に不純物を注入する工程と、素子分離領域をアライメントマークとして用いてアライメントされた第２のフォトマスクにより形成された第２のレジストパターンをマスクとして、半導体基板の論理回路領域に不純物を注入する工程とを備えていることが好ましい。
【００３０】
このようにすると、メモリ素子領域に形成される素子分離領域を用いて、メモリ素子領域に不純物を注入できると共に論理回路領域に不純物を注入できるため、トレンチ素子分離をアライメントマークとして用いる必要がない。このため、トラップ膜を堆積しておいてから素子分離溝を形成することが容易になる。
【００３１】
本発明に係る半導体記憶装置の製造方法は、第２の工程よりも前に、半導体基板上にアライメントマークを形成する工程を備え、第２の工程は、アライメントマークを用いてアライメントされたフォトマスクにより形成されたレジストパターンを用いて行なわれることが好ましい。
【００３２】
このようにすると、アライメントマークを用いて、トラップ膜における論理回路領域に堆積されている部分を除去することができるため、トレンチ素子分離をアライメントマークとして用いる必要がない。このため、トラップ膜を堆積しておいてから素子分離溝を形成することが容易になる。
【００３３】
本発明に係る半導体記憶装置の製造方法は、第２の工程よりも前に、メモリ素子領域に素子分離領域を形成する工程を備え、第２の工程は、素子分離領域をアライメントマークとして用いてアライメントされたフォトマスクにより形成されたレジストパターンを用いて行なわれることが好ましい。
【００３４】
このようにすると、メモリ素子領域に形成される素子分離領域を用いて、トラップ膜における論理回路領域に堆積されている部分を除去することができるため、トレンチ素子分離をアライメントマークとして用いる必要がない。このため、トラップ膜を堆積しておいてから素子分離溝を形成することが容易になる。
【００３５】
【発明の実施の形態】
以下、本発明の各実施形態に係る半導体記憶装置及びその製造方法について説明するが、通常、論理回路領域にはｎチャネル型トランジスタとｐチャネル型トランジスタとが形成されるが、これらは不純物の種類が異なるのみであるから、以下に示す各断面図においては、ｎチャネル型トランジスタのみを示している。
【００３６】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体記憶装置及びその製造方法について、図１(a) 〜(c) 、図２(a) 〜(c) 、図３(a) 〜(c) 、図４(a) 〜(c)及び図５を参照しながら説明する。尚、図１(a) 〜(c) 、図２(a) 〜(c) 、図３(a) 〜(c) 及び図４(a) 〜(c) においては、左側の図面はメモリ素子領域を示し、中央の図面は論理回路領域を示し、右側の図面はアライメントマーク領域を示しており、図５において、左側の図面はメモリ素子領域を示し、右側の図面は論理回路領域を示している。
【００３７】
まず、図１(a) に示すように、シリコン基板よりなる半導体基板１００の上に２００ｎｍ程度の厚さを有するシリコン酸化膜１０１を堆積した後、図１(b) に示すように、シリコン酸化膜１０１をパターニングすることにより、アライメントマーク領域にアライメントマーク１０１Ａを形成する。
【００３８】
次に、図１(c) に示すように、アライメントマーク１０１Ａを用いてアライメントされた第１のフォトマスク（図示は省略している）により第１のレジストパターン１０２を形成した後、半導体基板１００のメモリ素子領域に対して、第１のレジストパターン１０２をマスクにして、メモリ素子領域のしきい値電圧を制御するための不純物注入を行なう。
【００３９】
次に、図２(a) に示すように、半導体基板１００上に全面に亘って、例えばシリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜との積層膜よりなり３０ｎｍの合計膜厚を有するトラップ膜１０３を堆積する。
【００４０】
次に、図２(b) に示すように、アライメントマーク１０１Ａを用いてアライメントされた第２のフォトマスク（図示は省略している）により第２のレジストパターン１０４を形成した後、半導体基板１００の論理回路領域に対して、第２のレジストパターン１０４をマスクにして、論理回路領域のしきい値電圧を制御するための不純物注入を行なう。
【００４１】
次に、図２(c) に示すように、トラップ膜１０３に対して第２のレジストパターン１０４をマスクにして選択的エッチングを行なって、論路回路領域のトラップ膜１０３を除去する。尚、第２のレジストパターン１０４をマスクにして行なう不純物の注入と選択的エッチングとはいずれが先であってもよい。
【００４２】
次に、図３(a) に示すように、半導体基板１００の表面における論理回路領域を酸化して、例えば２ｎｍ〜２５ｎｍの厚さを有しゲート絶縁膜となる絶縁膜１０５を形成した後、図３(b) に示すように、半導体基板１００の上に全面に亘って、燐が例えば１×１０20ｃｍ-3〜１×１０21ｃｍ-3ドープされ且つ例えば１５０ｎｍ〜３００ｎｍの厚さを有する第１の多結晶シリコン膜１０６を堆積する。
【００４３】
次に、図３(c) に示すように、第３のレジストパターン１０７をマスクにして、メモリ素子領域においては半導体基板１００、トラップ膜１０３及び第１の多結晶シリコン膜１０６に対し、論理回路領域においては半導体基板１００、絶縁膜１０５及び第１の多結晶シリコン膜１０６に対して選択的エッチングを行なって、素子分離溝１０８ａを形成する。このようにすると、メモリ素子領域及び論理回路領域においては、第１の多結晶シリコン膜１０６は素子分離溝１０８ａにより分離される。
【００４４】
次に、図４(a) に示すように、素子分離溝１０８ａに絶縁膜を埋め込んで、トレンチ素子分離１０８を形成する。この場合、トレンチ素子分離１０８の上面の高さ位置と第１の多結晶シリコン膜１０６の上面の高さ位置とがほぼ等しくなるようにする。
【００４５】
次に、図４(b) に示すように、半導体基板１００の上に全面に亘って、燐が例えば１×１０20ｃｍ-3〜１×１０21ｃｍ-3ドープされ且つ例えば１５０ｎｍ〜３００ｎｍの厚さを有する第２の多結晶シリコン膜１０９を堆積する。このようにすると、素子分離溝１０８ａ及びトレンチ素子分離１０８により互いに分離されている第１の多結晶シリコン膜１０６同士は第２の多結晶シリコン膜１０９により電気的に接続される。
【００４６】
次に、図４(c) に示すように、メモリ素子領域においては、第２の多結晶シリコン膜１０９、第１の多結晶シリコン膜１０６及びトラップ膜１０３に対して第４のレジストパターン１１０をマスクに選択的エッチングを行なって、パターン化された第２の多結晶シリコン膜１０９及び第１の多結晶シリコン膜１０６よりなる第１のゲート電極を形成すると共に、論理回路領域においては、第２の多結晶シリコン膜１０９、第１の多結晶シリコン膜１０６及び絶縁膜１０５に対して第４のレジストパターン１１０をマスクに選択的エッチングを行なって、パターン化された第２の多結晶シリコン膜１０９及び第１の多結晶シリコン膜１０６よりなる第２のゲート電極を形成する。
【００４７】
次に、図５に示すように、第４のレジストパターン１１０を除去すると、第１の実施形態に係る半導体記憶装置が得られる。
【００４８】
第１の実施形態によると、トラップ膜１０３における論理回路領域に堆積されている部分を除去してから第１の多結晶シリコン膜１０６を堆積し、その後、第１の多結晶シリコン膜１０６及び半導体基板１００に対して選択的エッチングを行なって、論理回路領域に素子分離溝１０８ａを形成するため、トレンチ素子分離１０８の側面にトラップ膜１０３からなる残渣が発生しないので、論理回路領域のトランジスタ特性が安定する。
【００４９】
また、アライメントマーク１０１Ａを用いて、メモリ素子領域に不純物を注入し且つ論理回路領域に不純物を注入すると共に、トラップ膜１０３に対して選択的エッチングを行なうため、トレンチ素子分離１０８をアライメントマークとして用いる必要がない。このため、トラップ膜１０３を堆積しておいてから素子分離溝１０８ａを形成することが容易になる。
【００５０】
また、メモリ素子領域に形成される第１のゲート電極と、論理回路領域に形成される第２のゲート電極とを、第１の多結晶シリコン膜１０６と第２の多結晶シリコン膜１０９とからなる同じ積層膜によって構成することができる。
【００５１】
また、論理回路領域において不純物を注入した後に、ゲート絶縁膜となる絶縁膜１０５を形成するため、ゲート絶縁膜の信頼性を確保することができる。
【００５２】
尚、第１の実施形態においては、第１の多結晶シリコン膜１０６及び第２の多結晶シリコン膜１０９は、不純物がドープされてなる多結晶シリコン膜を堆積したが、これに代えて、不純物がドープされていない多結晶シリコン膜を堆積した後に不純物をドープしてもよい。
【００５３】
また、第１の実施形態における第１の多結晶シリコン膜１０６及び第２の多結晶シリコン膜１０９に代えて、アモルファスのシリコン膜を用いてもよい。
【００５４】
また、第１の実施形態における第２の多結晶シリコン膜１０９に代えて、金属膜、又はシリサイド膜を有する導電膜を用いてもよい。
【００５５】
さらに、第１の実施形態においては、メモリ素子領域に、ｎ型のメモリ素子を形成したが、これに代えて、ｐ型のメモリ素子を形成してもよい。
【００５６】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶装置及びその製造方法について、図６(a) 〜(c) 、図７(a) 〜(c) 、図８(a) 〜(c) 、図９(a) 〜(c) 及び図１０(a) 〜(c) を参照しながら説明する。尚、図６(a) 〜(c) 、図７(a) 〜(c) 、図８(a) 〜(c) 、図９(a) 〜(c) 及び図１０(a) 、(b) においては、左側の図面はメモリ素子領域を示し、中央の図面は論理回路領域を示し、右側の図面はアライメントマーク領域を示しており、図１０(c) において、左側の図面はメモリ素子領域を示し、右側の図面は論理回路領域を示している。
【００５７】
まず、図６(a) に示すように、シリコン基板よりなる半導体基板２００の上に２００ｎｍ程度の厚さを有するシリコン酸化膜２０１を堆積した後、図６(b) に示すように、シリコン酸化膜２０１をパターニングすることにより、アライメントマーク領域にアライメントマーク２０１Ａを形成する。
【００５８】
次に、図６(c) に示すように、アライメントマーク２０１Ａを用いてアライメントされた第１のフォトマスク（図示は省略している）により第１のレジストパターン２０２を形成した後、半導体基板２００のメモリ素子領域に対して、第１のレジストパターン２０２をマスクにして、メモリ素子領域のしきい値電圧を制御するための不純物注入を行なう。
【００５９】
次に、図７(a) に示すように、半導体基板２００上に全面に亘って、例えばシリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜との積層膜よりなり３０ｎｍの合計膜厚を有するトラップ膜２０３を堆積する。
【００６０】
次に、図７(b) に示すように、アライメントマーク２０１Ａを用いてアライメントされた第２のフォトマスク（図示は省略している）により第２のレジストパターン２０４を形成した後、半導体基板２００のメモリ素子領域に対して、第２のレジストパターン２０４をマスクにして、ｎ型の不純物を例えば１×１０15ｃｍ-2〜１×１０16ｃｍ-2のドーズ量で注入して、ビットラインとなるｎ型不純物拡散層２０５を形成する。その後、トラップ膜２０３に対して第２のレジストパターン２０４をマスクに選択的エッチングを行なって、トラップ膜２０３におけるｎ型不純物拡散層２０５の上側部分を除去する。尚、第２のレジストパターン２０４をマスクにして行なう不純物の注入と選択的エッチングとはいずれが先であってもよい。
【００６１】
次に、図７(c) に示すように、第２のレジストパターン２０４を除去した後、熱酸化法により、メモリ素子領域にＬＯＣＯＳ分離領域２０６を形成する。
【００６２】
次に、図８(a) に示すように、アライメントマーク２０１Ａを用いてアライメントされた第３のフォトマスク（図示は省略している）により第３のレジストパターン２０７を形成した後、第３のレジストパターン２０７をマスクにして、論理回路領域のしきい値電圧を制御するための不純物注入を行ない、その後、図８(b) に示すように、トラップ膜２０３に対して第３のレジストパターン２０７をマスクにして選択的エッチングを行なって、論路回路領域のトラップ膜２０３を除去する。尚、第３のレジストパターン２０７をマスクにして行なう不純物の注入と選択的エッチングとはいずれが先であってもよい。
【００６３】
次に、図８(c) に示すように、半導体基板２００の表面における論理回路領域を酸化して、例えば２ｎｍ〜２５ｎｍの厚さを有しゲート絶縁膜となる絶縁膜２０８を形成した後、図９(a) に示すように、半導体基板２００の上に全面に亘って、燐が例えば１×１０20ｃｍ-3〜１×１０21ｃｍ-3ドープされ且つ例えば１５０ｎｍ〜３００ｎｍの厚さを有する第１の多結晶シリコン膜２０９を堆積する。
【００６４】
次に、図９(b) に示すように、論理回路領域において、半導体基板２００、絶縁膜２０８及び第１の多結晶シリコン膜２０９に対して第４のレジストパターン２１０をマスクに選択的エッチングを行なって、素子分離溝２１２ａを形成する。このようにすると、論理回路領域においては、第１の多結晶シリコン膜２０９は素子分離溝２１２ａにより分離される。
【００６５】
次に、図９(c) に示すように、素子分離溝２１２ａに絶縁膜を埋め込んで、トレンチ素子分離２１２を形成する。この場合、トレンチ素子分離２１２の上面の高さ位置と第１の多結晶シリコン膜２０９の上面の高さ位置とがほぼ等しくなるようにする。
【００６６】
次に、図１０(a) に示すように、半導体基板２００の上に全面に亘って、燐が例えば１×１０20ｃｍ-3〜１×１０21ｃｍ-3ドープされ且つ例えば１５０ｎｍ〜３００ｎｍの厚さを有する第２の多結晶シリコン膜２１３を堆積する。このようにすると、素子分離溝２１２ａ及びトレンチ素子分離２１２により互いに分離されている第１の多結晶シリコン膜２０９同士は第２の多結晶シリコン膜２１３により電気的に接続される。
【００６７】
次に、図１０(b) に示すように、メモリ素子領域においては、第２の多結晶シリコン膜２１３、第１の多結晶シリコン膜２０９及びトラップ膜２０３に対して第５のレジストパターン２１４をマスクに選択的エッチングを行なって、パターン化された第２の多結晶シリコン膜２１３及び第１の多結晶シリコン膜２０９よりなる第１のゲート電極を形成すると共に、論理回路領域においては、第２の多結晶シリコン膜２１３、第１の多結晶シリコン膜２０９及び絶縁膜２０８に対して第５のレジストパターン２１４をマスクに選択的エッチングを行なって、パターン化された第２の多結晶シリコン膜２１３及び第１の多結晶シリコン膜２０９よりなる第２のゲート電極を形成する。
【００６８】
次に、図１０(c) に示すように、第５のレジストパターン２１４を除去すると、第２の実施形態に係る半導体記憶装置が得られる。
【００６９】
第２の実施形態によると、アライメントマーク２０１Ａを用いて、論理回路領域に不純物を注入すると共にトラップ膜２０３に対して選択的エッチングを行なうため、トレンチ素子分離２１２をアライメントマークとして用いる必要がない。このため、トラップ膜２０３を堆積しておいてから素子分離溝２１２ａを形成することが容易になる。
【００７０】
尚、第２の実施形態においては、第１の多結晶シリコン膜２０９及び第２の多結晶シリコン膜２１３は、不純物がドープされてなる多結晶シリコン膜を堆積したが、これに代えて、不純物がドープされていない多結晶シリコン膜を堆積した後に不純物をドープしてもよい。
【００７１】
また、第２の実施形態における第１の多結晶シリコン膜２０９及び第２の多結晶シリコン膜２１３に代えて、アモルファスのシリコン膜を用いてもよい。
【００７２】
また、第２の実施形態における第２の多結晶シリコン膜２１３に代えて、金属膜、又はシリサイド膜を有する導電膜を用いてもよい。
【００７３】
さらに、第２の実施形態においては、メモリ素子領域に、ｎ型のメモリ素子を形成したが、これに代えて、ｐ型のメモリ素子を形成してもよい。
【００７４】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体記憶装置及びその製造方法について、図１１(a) 〜(d) 、図１２(a) 〜(d) 、図１３(a) 〜(d) 及び図１４を参照しながら説明する。尚、図１１(a) 〜(d) 、図１２(a) 〜(d) 、図１３(a) 〜(d) 及び図１４においては、左側の図面はメモリ素子領域を示し、右側の図面は論理回路領域を示している。
【００７５】
まず、図１１(a) に示すように、シリコン基板よりなる半導体基板３００の全面に亘って、メモリ素子領域のしきい値電圧を制御するための不純物を注入した後、図１１(b) に示すように、半導体基板３００上に全面に亘って、例えばシリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜との積層膜よりなり３０ｎｍの合計膜厚を有するトラップ膜３０１を堆積する。
【００７６】
次に、図１１(c) に示すように、半導体基板３００のメモリ素子領域に対して、第１のレジストパターン３０２をマスクにして、ｎ型の不純物を例えば１×１０15ｃｍ-2〜１×１０16ｃｍ-2のドーズ量で注入して、ビットラインとなるｎ型不純物拡散層３０３を形成する。その後、トラップ膜３０１に対して第１のレジストパターン３０２をマスクに選択的エッチングを行なって、トラップ膜３０１におけるｎ型不純物拡散層３０３の上側部分を除去する。尚、第１のレジストパターン３０２をマスクにして行なう不純物の注入と選択的エッチングとはいずれが先であってもよい。
【００７７】
次に、図１１(d) に示すように、第１のレジストパターン３０２を除去した後、熱酸化法により、メモリ素子領域にＬＯＣＯＳ分離領域３０４を形成する。
【００７８】
次に、図１２(a) に示すように、ＬＯＣＯＳ分離領域３０４をアライメントマークとしてアライメントされた第１のフォトマスク（図示は省略している）により第２のレジストパターン３０５を形成する。次に、半導体基板３００の論理回路領域に対して、第２のレジストパターン３０５をマスクにして、論理回路領域のしきい値電圧を制御するための不純物注入を行なった後、図１２(b) に示すように、トラップ膜３０１に対して第２のレジストパターン３０５をマスクにして選択的エッチングを行なって、論路回路領域のトラップ膜３０１を除去する。尚、第２のレジストパターン３０５をマスクにして行なう不純物の注入と選択的エッチングとはいずれが先であってもよい。
【００７９】
次に、図１２(c) に示すように、半導体基板３００の表面における論理回路領域を酸化して、例えば２ｎｍ〜２５ｎｍの厚さを有しゲート絶縁膜となる絶縁膜３０６を形成した後、図１２(d) に示すように、半導体基板３００の上に全面に亘って、燐が例えば１×１０20ｃｍ-3〜１×１０21ｃｍ-3ドープされ且つ例えば１５０ｎｍ〜３００ｎｍの厚さを有する第１の多結晶シリコン膜３０７を堆積する。
【００８０】
次に、図１３(a) に示すように、ＬＯＣＯＳ分離領域３０４をアライメントマークとしてアライメントされた第２のフォトマスク（図示は省略している）により第３のレジストパターン３０８を形成する。次に、論理回路領域において、半導体基板３００、絶縁膜３０６及び第１の多結晶シリコン膜３０７に対して第３のレジストパターン３０８をマスクに選択的エッチングを行なって、素子分離溝３１０ａを形成する。このようにすると、論理回路領域においては、第１の多結晶シリコン膜３０７は素子分離溝３１０ａにより分離される。
【００８１】
次に、図１３(b) に示すように、素子分離溝３１０ａに絶縁膜を埋め込んで、トレンチ素子分離３１０を形成する。この場合、トレンチ素子分離３１０の上面の高さ位置と第１の多結晶シリコン膜３０７の上面の高さ位置とがほぼ等しくなるようにする。
【００８２】
次に、図１３(c) に示すように、半導体基板３００の上に全面に亘って、燐が例えば１×１０20ｃｍ-3〜１×１０21ｃｍ-3ドープされ且つ例えば１５０ｎｍ〜３００ｎｍの厚さを有する第２の多結晶シリコン膜３１１を堆積する。このようにすると、素子分離溝３１０ａ及びトレンチ素子分離３１０により互いに分離されている第１の多結晶シリコン膜３０７同士は第２の多結晶シリコン膜３１１により電気的に接続される。
【００８３】
次に、図１３(d) に示すように、メモリ素子領域においては、第２の多結晶シリコン膜３１１、第１の多結晶シリコン膜３０７及びトラップ膜３０１に対して第４のレジストパターン３１２をマスクに選択的エッチングを行なって、パターン化された第２の多結晶シリコン膜３１１及び第１の多結晶シリコン膜３０７よりなる第１のゲート電極を形成すると共に、論理回路領域においては、第２の多結晶シリコン膜３１１、第１の多結晶シリコン膜３０７及び絶縁膜３０６に対して第４のレジストパターン３１２をマスクに選択的エッチングを行なって、パターン化された第２の多結晶シリコン膜３１１及び第１の多結晶シリコン膜３０７よりなる第２のゲート電極を形成する。
【００８４】
次に、図１４に示すように、第４のレジストパターン３１２を除去すると、第３の実施形態に係る半導体記憶装置が得られる。
【００８５】
尚、第３の実施形態においては、第１の多結晶シリコン膜３０７及び第２の多結晶シリコン膜３１１は、不純物がドープされてなる多結晶シリコン膜を堆積したが、これに代えて、不純物がドープされていない多結晶シリコン膜を堆積した後に不純物をドープしてもよい。
【００８６】
また、第３の実施形態における第１の多結晶シリコン膜３０７及び第２の多結晶シリコン膜３１１に代えて、アモルファスのシリコン膜を用いてもよい。
【００８７】
また、第３の実施形態における第２の多結晶シリコン膜３１１に代えて、金属膜、又はシリサイド膜を有する導電膜を用いてもよい。
【００８８】
さらに、第３の実施形態においては、メモリ素子領域に、ｎ型のメモリ素子を形成したが、これに代えて、ｐ型のメモリ素子を形成してもよい。
【００８９】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体記憶装置及びその製造方法について、図１５(a) 〜(e) 、図１６(a) 〜(d) 、図１７(a) 〜(d) 及び図１８(a) 〜(d) を参照しながら説明する。尚、図１５(a) 〜(e) 、図１６(a) 〜(d) 、図１７(a) 〜(d) 及び図１８(a) 〜(d) においては、左側の図面はメモリ素子領域を示し、右側の図面は論理回路領域を示している。
【００９０】
まず、図１５(a) に示すように、シリコン基板よりなる半導体基板４００の全面に亘って、パッド酸化膜４０１及びシリコン窒化膜４０２を順次堆積する。
【００９１】
次に、図１５(b) に示すように、パッド酸化膜４０１及びシリコン窒化膜４０２に対して第１のレジストパターン４０３をマスクに選択的エッチングを行なった後、半導体基板４００のメモリ素子領域に対して、第１のレジストパターン４０３をマスクにして、ｎ型の不純物を例えば１×１０15ｃｍ-2〜１×１０16ｃｍ-2のドーズ量で注入して、ビットラインとなるｎ型不純物拡散層４０４を形成する。尚、第１のレジストパターン４０３をマスクにして行なう選択的エッチングと不純物の注入とはいずれが先であってもよい。
【００９２】
次に、図１５(c) に示すように、第１のレジストパターン４０３を除去した後、図１５(d) に示すように、熱酸化法により、メモリ素子領域にＬＯＣＯＳ分離領域４０５を形成し、その後、図１５(e) に示すように、シリコン窒化膜４０２を除去する。
【００９３】
次に、図１６(a) に示すように、ＬＯＣＯＳ分離領域４０５をアライメントマークとしてアライメントされた第１のフォトマスク（図示は省略している）により第２のレジストパターン４０６を形成した後、半導体基板４００のメモリ素子領域に対して、第２のレジストパターン４０６をマスクにして、メモリ素子領域のしきい値電圧を制御するための不純物注入を行なう。
【００９４】
次に、図１６(b) に示すように、第２のレジストパターン４０６及びパッド酸化膜４０１を除去した後、図１６(c) に示すように、半導体基板４００上に全面に亘って、例えばシリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜との積層膜よりなり３０ｎｍの合計膜厚を有するトラップ膜４０７を堆積する。
【００９５】
次に、図１６(d) に示すように、ＬＯＣＯＳ分離領域４０５をアライメントマークとしてアライメントされた第２のフォトマスク（図示は省略している）により第３のレジストパターン４０８を形成する。次に、半導体基板４００の論理回路領域に対して、第３のレジストパターン４０８をマスクにして、論理回路領域のしきい値電圧を制御するための不純物注入を行なった後、図１７(a) に示すように、トラップ膜４０７に対して第３のレジストパターン４０８をマスクにして選択的エッチングを行なって、論路回路領域のトラップ膜４０７を除去する。尚、第３のレジストパターン４０８をマスクにして行なう不純物の注入と選択的エッチングとはいずれが先であってもよい。
【００９６】
次に、図１７(b) に示すように、半導体基板４００の表面における論理回路領域を酸化して、例えば２ｎｍ〜２５ｎｍの厚さを有しゲート絶縁膜となる絶縁膜４０９を形成した後、図１７(c) に示すように、半導体基板４００の上に全面に亘って、燐が例えば１×１０20ｃｍ-3〜１×１０21ｃｍ-3ドープされ且つ例えば１５０ｎｍ〜３００ｎｍの厚さを有する第１の多結晶シリコン膜４１０を堆積する。
【００９７】
次に、図１７(d) に示すように、ＬＯＣＯＳ分離領域４０５をアライメントマークとしてアライメントされた第３のフォトマスク（図示は省略している）により第４のレジストパターン４１１を形成する。次に、論理回路領域において、半導体基板４００、絶縁膜４０９及び第１の多結晶シリコン膜４１０に対して第４のレジストパターン４１１をマスクに選択的エッチングを行なって、素子分離溝４１３ａを形成する。このようにすると、論理回路領域においては、第１の多結晶シリコン膜４１０は素子分離溝４１３ａにより分離される。
【００９８】
次に、図１８(a) に示すように、素子分離溝４１３ａに絶縁膜を埋め込んで、トレンチ素子分離４１３を形成する。この場合、トレンチ素子分離４１３の上面の高さ位置と第１の多結晶シリコン膜４１０の上面の高さ位置とがほぼ等しくなるようにする。
【００９９】
次に、図１８(b) に示すように、半導体基板４００の上に全面に亘って、燐が例えば１×１０20ｃｍ-3〜１×１０21ｃｍ-3ドープされ且つ例えば１５０ｎｍ〜３００ｎｍの厚さを有する第２の多結晶シリコン膜４１４を堆積する。このようにすると、素子分離溝４１３ａ及びトレンチ素子分離４１３により互いに分離されている第１の多結晶シリコン膜４１０同士は第２の多結晶シリコン膜４１４により電気的に接続される。
【０１００】
次に、図１８(c) に示すように、メモリ素子領域においては、第２の多結晶シリコン膜４１４、第１の多結晶シリコン膜４１０及びトラップ膜４０７に対して第５のレジストパターン４１５をマスクに選択的エッチングを行なって、パターン化された第２の多結晶シリコン膜４１４及び第１の多結晶シリコン膜４１０よりなる第１のゲート電極を形成すると共に、論理回路領域においては、第２の多結晶シリコン膜４１４、第１の多結晶シリコン膜４１０及び絶縁膜４０９に対して第５のレジストパターン４１５をマスクに選択的エッチングを行なって、パターン化された第２の多結晶シリコン膜４１４及び第１の多結晶シリコン膜４１０よりなる第２のゲート電極を形成する。
【０１０１】
次に、図１８(d) に示すように、第５のレジストパターン４１５を除去すると、第４の実施形態に係る半導体記憶装置が得られる。
【０１０２】
第４の実施形態によると、ＬＯＣＯＳ分離領域４０５をアライメントマークとして用いて、メモリ素子領域に不純物を注入すると共に論理回路領域に不純物を注入するため、トレンチ素子分離４１３をアライメントマークとして用いる必要がない。このため、トラップ膜４０７を堆積しておいてから素子分離溝４１３ａを形成することが容易になる。
【０１０３】
尚、第４の実施形態においては、第１の多結晶シリコン膜４１０及び第２の多結晶シリコン膜４１４は、不純物がドープされてなる多結晶シリコン膜を堆積したが、これに代えて、不純物がドープされていない多結晶シリコン膜を堆積した後に不純物をドープしてもよい。
【０１０４】
また、第４の実施形態における第１の多結晶シリコン膜４１０及び第２の多結晶シリコン膜４１４に代えて、アモルファスのシリコン膜を用いてもよい。
【０１０５】
また、第４の実施形態における第２の多結晶シリコン膜４１４に代えて、金属膜、又はシリサイド膜を有する導電膜を用いてもよい。
【０１０６】
さらに、第４の実施形態においては、メモリ素子領域に、ｎ型のメモリ素子を形成したが、これに代えて、ｐ型のメモリ素子を形成してもよい。
【０１０７】
【発明の効果】
本発明に係る半導体記憶装置及びその製造方法によると、トラップ膜における論理回路領域に堆積されている部分を除去してから第１の導電膜を堆積し、その後、第１の導電膜及び半導体基板に対して選択的エッチングを行なって、論理回路領域に素子分離溝を形成できるため、トレンチ素子分離の側面にトラップ膜からなる残渣が発生しないので、論理回路領域のトランジスタ特性が安定する。
【図面の簡単な説明】
【図１】  (a) 〜(c) は、第１の実施形態に係る半導体記憶装置の製造方法の各工程を説明する断面図である。
【図２】  (a) 〜(c) は、第１の実施形態に係る半導体記憶装置の製造方法の各工程を説明する断面図である。
【図３】  (a) 〜(c) は、第１の実施形態に係る半導体記憶装置の製造方法の各工程を説明する断面図である。
【図４】  (a) 〜(c) は、第１の実施形態に係る半導体記憶装置の製造方法の各工程を説明する断面図である。
【図５】  第１の実施形態に係る半導体記憶装置の平面図である。
【図６】  (a) 〜(c) は、第２の実施形態に係る半導体記憶装置の製造方法の各工程を説明する断面図である。
【図７】  (a) 〜(c) は、第２の実施形態に係る半導体記憶装置の製造方法の各工程を説明する断面図である。
【図８】  (a) 〜(c) は、第２の実施形態に係る半導体記憶装置の製造方法の各工程を説明する断面図である。
【図９】  (a) 〜(c) は、第２の実施形態に係る半導体記憶装置の製造方法の各工程を説明する断面図である。
【図１０】  (a) 、(b) は、第２の実施形態に係る半導体記憶装置の製造方法の各工程を説明する断面図であり、(c) は第２の実施形態に係る半導体記憶装置の平面図である。
【図１１】  (a) 〜(d) は、第３の実施形態に係る半導体記憶装置の製造方法の各工程を説明する断面図である。
【図１２】  (a) 〜(d) は、第３の実施形態に係る半導体記憶装置の製造方法の各工程を説明する断面図である。
【図１３】  (a) 〜(d) は、第３の実施形態に係る半導体記憶装置の製造方法の各工程を説明する断面図である。
【図１４】  第３の実施形態に係る半導体記憶装置の平面図である。
【図１５】  (a) 〜(e) は、第４の実施形態に係る半導体記憶装置の製造方法の各工程を説明する断面図である。
【図１６】  (a) 〜(d) は、第４の実施形態に係る半導体記憶装置の製造方法の各工程を説明する断面図である。
【図１７】  (a) 〜(d) は、第４の実施形態に係る半導体記憶装置の製造方法の各工程を説明する断面図である。
【図１８】  (a) 〜(c) は、第４の実施形態に係る半導体記憶装置の製造方法の各工程を説明する断面図であり、(d) は第４の実施形態に係る半導体記憶装置の平面図である。
【図１９】  (a) 〜(d) は、従来の半導体記憶装置の製造方法の各工程を説明する断面図である。
【図２０】  (a) 〜(d) は、従来の半導体記憶装置の製造方法の各工程を説明する断面図である。
【図２１】  (a) 〜(c) は、従来の半導体記憶装置の製造方法の各工程を説明する断面図であり、(d) は、従来の半導体記憶装置の平面図である。
【符号の説明】
１００  半導体基板
１０１  シリコン酸化膜
１０１Ａ  アライメントマーク
１０２  第１のレジストパターン
１０３  トラップ膜
１０４  第２のレジストパターン
１０５  絶縁膜
１０６  第１の多結晶シリコン膜
１０７  第３のレジストパターン
１０８  トレンチ素子分離
１０８ａ  素子分離溝
１０９  第２の多結晶シリコン膜
１１０  第４のレジストパターン
２００  半導体基板
２０１  シリコン酸化膜
２０１Ａ  アライメントマーク
２０２  第１のレジストパターン
２０３  トラップ膜
２０４  第２のレジストパターン
２０５  ｎ型不純物拡散層
２０６  ＬＯＣＯＳ分離領域
２０７  第３のレジストパターン
２０８  絶縁膜
２０９  第１の多結晶シリコン膜
２１０  第４のレジストパターン
２１２  トレンチ素子分離
２１２ａ  素子分離溝
２１３  第２の多結晶シリコン膜
２１４  第５のレジストパターン
３００  半導体基板
３０１  トラップ膜
３０２  第１のレジストパターン
３０３  ｎ型不純物拡散層
３０４  ＬＯＣＯＳ分離領域
３０５  第２のレジストパターン
３０６  絶縁膜
３０７  第１の多結晶シリコン膜
３０８  第３のレジストパターン
３１０  トレンチ素子分離
３１０ａ  素子分離溝
３１１  第２の多結晶シリコン膜
３１２  第４のレジストパターン
４００  半導体基板
４０１  パッド酸化膜
４０２  シリコン窒化膜
４０３  第１のレジストパターン
４０４  ｎ型不純物拡散層
４０５  ＬＯＣＯＳ分離領域
４０６  第２のレジストパターン
４０７  トラップ膜
４０８  第３のレジストパターン
４０９  絶縁膜
４１０  第１の多結晶シリコン膜
４１１  第４のレジストパターン
４１３  トレンチ素子分離
４１３ａ  素子分離溝
４１４  第２の多結晶シリコン膜
４１５  第５のレジストパターン
【図１】
0004170635.tif 000002
【図２】
0004170635.tif 000003
【図３】
0004170635.tif 000004
【図４】
0004170635.tif 000005
【図５】
0004170635.tif 000006
【図６】
0004170635.tif 000007
【図７】
0004170635.tif 000008
【図８】
0004170635.tif 000009
【図９】
0004170635.tif 000010
【図１０】
0004170635.tif 000011
【図１１】
0004170635.tif 000012
【図１２】
0004170635.tif 000013
【図１３】
0004170635.tif 000014
【図１４】
0004170635.tif 000015
【図１５】
0004170635.tif 000016
【図１６】
0004170635.tif 000017
【図１７】
0004170635.tif 000018
【図１８】
0004170635.tif 000019
【図１９】
0004170635.tif 000020
【図２０】
0004170635.tif 000021
【図２１】
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