(57)【特許請求の範囲】
【請求項１】
行と列のマトリックス形態に配列されたメモリセルのアレイを有する不揮発性半導体メモリ装置において、
行アドレスに応じて前記行のうち１つを選択する行デコーダ回路と、
前記選択された行のメモリセルにプログラムされたデータを感知し、感知されたデータを臨時に貯蔵する感知増幅回路と、
列アドレスに応じて前記列の一部を選択し、選択された列に対応するデータビットを出力する列選択回路と、
フェイルビット検出命令信号に応じて入出力ピンを通じて外部から提供される予想データビットを取り込む予想データ入力バッファ回路と、
前記フェイルビット検出命令信号に応じて動作し、前記列選択回路によって選択されて入力されたデータビットがフェイルビットを含むかを判別して、判別の結果に従う第１及び第２フェイルフラグ信号からなるフェイルフラグ信号を出力するものであって、前記入力されたデータビットのうち１つがフェイルビットである時、前記第１フェイルフラグ信号を活性化し、前記入力されたデータビットのうち少なくとも２つがフェイルビットである時、前記第１及び第２フェイルフラグ信号を活性化して出力するフェイルビット検出回路と、
前記フェイルビット検出回路からの前記フェイルフラグ信号に応じて前記選択された行のメモリセルに貯蔵されたデータビットに対するフェイルビット数をカウントして、カウントされたフェイルビット数を示すフェイルコードを出力するフェイルビットカウント及びラッチ回路とを含み、
前記フェイルコードは、第１フェイル状態信号と第２フェイル状態信号の組合せで構成され、
前記第１フェイル状態信号は、前記第１フェイルフラグ信号が活性化される時に活性化され、前記第２フェイル状態信号は、前記第１フェイルフラグ信号が少なくとも２回活性化される時又は前記第１フェイルフラグ信号と前記第２フェイルフラグ信号とが同時に活性化される時に活性化されることを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記フェイルビット検出回路は前記列選択回路を通じて伝達されるデータビットをクロック信号に同期して取り込むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記クロック信号は読み出しイネーブル信号であることを特徴とする請求項２に記載の不揮発性半導体メモリ装置。
【請求項４】
前記フェイルビットカウンタ及びラッチ回路は前記フェイルビット検出命令信号がローレベルからハイレベルに遷移する時、初期化されることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項５】
前記入出力ピンに連結されたデータ出力バッファ回路をさらに含み、このデータ出力バッファ回路は前記フェイルビット検出命令信号の活性化区間の間、前記列選択回路によって選択されたデータビットが前記入出力ピンに伝達されることを防止することを特徴とする請求項１又は２に記載の不揮発性半導体メモリ装置。
【請求項６】
前記データ出力バッファ回路はフェイルビット読み出し命令信号の活性化区間の間、前記フェイルビットカウンタ及びラッチ回路からのフェイルコードが前記クロック信号に同期して前記入出力ピンに伝達されるようにすることを特徴とする請求項５に記載の不揮発性半導体メモリ装置。
【請求項７】
前記入出力ピンに連結されたデータ出力バッファ回路をさらに含み、このデータ出力バッファ回路は前記フェイルビット検出命令信号の活性化区間の間、前記列選択回路によって選択されたデータビットが前記フェイルビット検出回路に伝達されるように、そして、前記入出力ピンに伝達されないようにすることを特徴とする請求項１又は２に記載の不揮発性半導体メモリ装置。
【請求項８】
前記データ出力バッファ回路はフェイルビット読み出し命令信号の活性化区間の間、前記フェイルビットカウンタ及びラッチ回路からのフェイルコードが前記クロック信号に同期して前記入出力ピンに伝達されるようにすることを特徴とする請求項７に記載の不揮発性半導体メモリ装置。
【請求項９】
前記第１及び第２フェイルフラグ信号の各々はクロック信号である読み出しイネーブル信号の活性化区間の間、活性化されることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項１０】
前記フェイルビットカウンタ及びラッチ回路は、
前記第１フェイルフラグ信号の第１活性化に従ってパルス形態に活性化される第１カウント信号及び、前記第１フェイルフラグ信号の第２活性化に従ってパルス形態に活性化される第２カウント信号を出力するカウンタと、
前記第２カウント信号と前記第２フェイルフラグ信号とを組み合せて設定信号を出力する組合せ回路と、
前記第１カウント信号が活性化される時、第１フェイル状態信号を活性化し、前記組合せ回路からの設定信号が活性化される時、第２フェイル状態信号を活性化するラッチ回路部とを含むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項１１】
前記フェイルビットカウンタ及びラッチ回路は前記フェイルビット検出命令信号が活性化される時、パルス信号を発生するパルス発生器をさらに含み、前記カウンタ及び前記ラッチ回路部は前記パルス信号によって初期化されることを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
【請求項１２】
行と列のマトリックス形態に配列されたメモリセルのアレイを有する不揮発性半導体メモリ装置のフェイルビット数を検出する方法において、
リード命令信号に応じて前記アレイに貯蔵されたデータを感知する段階と、
列アドレスに応じて前記感知されたデータビットのうち一部を選択する段階と、
前記選択されて入力されたデータビットが外部から印加される対応する予想データビットと各々一致するかを検出する第１フェイルフラグと第２フェイルフラグとを有し、前記入力されたデータビットのうち１つが不一致である時、前記第１フェイルフラグを活性化し、前記入力されたデータビットのうち少なくとも２つが不一致である時、前記第１及び第２フェイルフラグを活性化する段階と、
前記検出結果に従って一致しないデータビット数をカウントし、そのカウント値に従って決定されたフェイルコードを貯蔵する段階と、
前記列アドレスを増加させた後、その列アドレスが最大値に至る時まで、前記選択、検出及び貯蔵段階を反復的に実行する段階と、
前記列アドレスが最大値に至った時、フェイルビット読み出し命令信号に応じて前記貯蔵されたフェイルコードを出力する段階とを含み、
前記フェイルコードは、第１フェイル状態と第２フェイル状態との組合せで構成され、
前記第１フェイル状態は、前記第１フェイルフラグが活性化される時に活性化され、前記第２フェイル状態は、前記第１フェイルフラグが少なくとも２回活性化される時又は前記第１フェイルフラグと前記第２フェイルフラグとが同時に活性化される時に活性化されることを特徴とするフェイルビット数検出方法。
【請求項１３】
前記感知動作が完了した後、フェイルビット検出信号が活性化される時、前記フェイルビット検出信号に応じてフェイルビットカウンタ及びラッチ回路を初期化する段階をさらに含み、前記フェイルコードはフェイルビットカウンタ及びラッチ回路に貯蔵されることを特徴とする請求項１２に記載のフェイルビット数検出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路装置に係り、より詳細には、電子装置に使用される電気的に消去及びプログラム可能な不揮発性半導体メモリ装置及びそれのフェイルビット数検出方法に関するものである。
【０００２】
【従来の技術】
電気的に消去及びプログラム可能な不揮発性半導体メモリ装置は電子システムの情報貯蔵装置として使用され、そのような電子システムにはエラー訂正コードアルゴリズム（ｅｒｒｏｒ  ｃｏｒｒｅｃｔｉｏｎ  ｃｏｄｅ  ａｌｇｏｒｉｔｈｍ）が搭載されている。このために、電子システムに使用された不揮発性半導体メモリ装置のリード及びライト動作の時、エラーが発生しても、搭載されたエラー訂正コードアルゴリズムによってエラーを補正できる。言い換えれば、エラー訂正コードアルゴリズムを搭載した電子システムは補正可能なフェイルビット数を含むことができる。
【０００３】
不揮発性半導体メモリ装置、特に、ＮＡＮＤ型フラッシュメモリ装置は複数のアレイ（又は、メモリ）ブロックからなるアレイを含む。一般に、アレイは許容可能な不良ブロックを含み、そのような不良ブロックは実質的に使用されない。パッケージされた又は完成したＮＡＮＤ型フラッシュメモリ装置について出荷の前にテスト動作を実行する時、アレイの正常なアレイブロックのうち少なくとも１つがフェイルビットを含むものとして判別される場合、そのようなメモリ装置は廃棄される。テスト動作で発見されたアレイブロックのフェイルビット数が電子システムの訂正可能なフェイルビット数を超過しないと、テスト動作で判別された不良ブロックを含むＮＡＮＤ型フラッシュメモリ装置はエラー訂正コードアルゴリズムを搭載した電子システムで使用できる。これは収率（ｙｉｅｌｄ）が向上することを意味する。
【０００４】
【発明が解決しようとする課題】
一般に、テスト時間を減少させるために、複数のパッケージされたメモリ装置が同時にテストされる。この時、パッケージされたメモリ装置を同時にテストするテスト装置のエラー貯蔵空間（ｅｒｒｏｒ  ｃａｐｔｕｒｅ  ＲＡＭ）が限定されているので、合計されたテスト結果がテスト装置のエラー貯蔵空間に貯蔵される。このようなテストスキームによると、各パッケージされたメモリ装置の各アレイブロックの内部で少なくとも１つのビットがフェイルされても、そのようなアレイブロックは不良ブロックとして判別される。このような場合、不良ブロックとして判別されたアレイブロックの内部のフェイルビット数を確認できない。
【０００５】
フェイルビット数を判別するために、ソフトウェア的に各テスト過程でフェイルビットを１つずつカウントする方法を使用できる。即ち、全てのメモリセルに対応するテスト結果をテスト装置のエラー貯蔵空間に貯蔵することによって、各メモリ装置の正確なフェイルビット数を測定できる。しかし、ソフトウェアスキームの場合、テスト装置のエラー貯蔵空間が限定されているので、同時にテストされるメモリ装置の数が減少する。これはテスト時間が増加することを意味する。
【０００６】
結果的に、テスト動作で不良チップとして判別されたメモリ装置を救済できるように、電子システムで許容されるメモリ装置のフェイルビット数を正確に判別できる内装されたフェイルビット数検出スキームが要求される。
【０００７】
本発明は、アレイブロックで発生したフェイルビット数を正確に測定できる不揮発性半導体メモリ装置を提供することを目的とする。
【０００８】
本発明は、不揮発性半導体メモリ装置のアレイブロックで発生したフェイルビット数を正確に測定できるフェイルビット数検出方法を提供することを他の目的とする。
【０００９】
本発明は、テスト時間を減少できる不揮発性半導体メモリ装置及びそれのフェイルビット数検出方法を提供することをさらに他の目的とする。
【００１０】
本発明は、収率を向上できる不揮発性半導体メモリ装置及びそれのフェイルビット数検出方法を提供することをさらに他の目的とする。
【００１１】
【課題を解決するための手段】
本発明の一特徴によると、不揮発性半導体メモリ装置は行と列のマトリックス形態に配列されたメモリセルのアレイを含む。半導体メモリ装置は、行デコーダ回路、感知増幅回路、列選択回路、予想データ入力バッファ回路、フェイルビット検出回路及びフェイルビットカウンタ及びラッチ回路を含む。行デコーダ回路は行アドレスに応じて行のうち１つを選択し、感知増幅回路は選択された行のメモリセルのプログラムされたデータを感知し、感知されたデータを臨時に貯蔵する。列選択回路は列アドレスに応じて列の一部を選択し、選択された列に対応するデータビットを出力する。予想データ入力バッファ回路はフェイルビット検出命令信号に応じて入出力ピンを通じて外部から提供される予想データビットを取り込む。フェイルビット検出回路はフェイルビット検出命令信号に応じて動作し、列選択回路によって選択されたデータビットがフェイルビットを含むかを判別して、判別結果に従う第１及び第２フェイルフラグ信号を出力する。フェイルビットカウンタ及びラッチ回路はフェイルビット検出回路からの第１及び第２フェイルフラグ信号に応じて選択された行のメモリセルに貯蔵されたデータビットに対するフェイルビット数をカウントして、カウントされたフェイルビット数を示すフェイルコードを出力する。
【００１２】
本発明の他の特徴によると、行と列のマトリックス形態に配列されたメモリセルのアレイを有する不揮発性半導体メモリ装置のフェイルビット数を検出する方法が提供される。この方法によると、先ず、リード命令信号に応じてアレイに貯蔵されたデータが感知増幅回路によって感知され、列アドレスに応じて感知されたデータビットのうち一部が列選択回路によって選択される。次に、フェイルビット検出回路は選択されたデータビットが外部から印加される対応する予想データビットと各々一致するかを検出する。フェイルビットカウント及びラッチ回路は検出結果に従って一致しないデータビット数をカウントし、カウント値に従って決定されたフェイルコードを貯蔵する。次に、列アドレスを増加した後、列アドレスが最大値に至る時まで、選択、検出及び貯蔵段階を反復的に実行する。最後に、列アドレスが最大値に至る時、フェイルビット読み出し命令信号に従って貯蔵されたフェイルコードが入出力ピンを通じて外部に出力される。
【００１３】
このような装置及び方法によると、不揮発性半導体メモリ装置に／からデータをプログラムする／リードする過程で発生するフェイルビット数を正確にカウントできる。
【００１４】
【発明の実施の形態】
以下、添付した図を参照して本発明の望ましい実施形態を詳細に説明する。
【００１５】
図１は本発明の第１実施形態による不揮発性半導体メモリ装置を示す構成図である。
【００１６】
図１を参照すると、不揮発性半導体メモリ装置としてＮＡＮＤ型フラッシュメモリ装置１は、情報を貯蔵するための領域としてアレイ１００を含み、アレイ１００には、図示しないが、行又はワードラインと列又はビットラインのマトリックス形態に配列された複数のメモリセルを含む。各メモリセルは電気的に消去及びプログラム可能なＲＯＭセルトランジスタを含む。不揮発性半導体メモリ装置１はグローバルバッファ及び制御バッファブロック１１０、コマンドレジスタブロック１２０、行アドレスバッファ及びデコーダブロック１３０、列アドレスバッファ及びデコーダブロック１４０、行デコーダブロック１５０、感知増幅ブロック１６０、列選択ブロック１７０、そして、データ入出力制御ブロック１８０を含む。
【００１７】
グローバルバッファ及び制御バッファブロック１１０は外部から提供される制御信号ＣＬＥ，ＡＬＥ，ｎＣＥ，ｎＲＥ，ｎＷＥをバッファリングする複数の制御バッファ及び入出力ピンＩ／０ｉ（ｉ＝０〜７）を通じて提供されるアドレス又はデータを取り込むグローバルバッファで構成される。この実施形態において、入出力ピンＩ／０ｉに印加される信号は制御信号の組合せに従って、アドレス、データ、又は、コマンドとして使用される。
【００１８】
例えば、現在入力された制御信号の組合せがコマンド入力を示す時、入出力ピンＩ／０ｉに入力された信号ＣＭＤ＿ｄａｔａ［ｉ］はコマンドレジスタブロック１２０に伝達される。また、現在入力された制御信号の組合せがアドレス信号を示す時、入出力ピンＩ／０ｉに入力された信号Ｘａｄｄ＿ｄａｔａ［ｉ］，Ｙａｄｄ＿ｄａｔａ［ｉ］は行アドレスバッファ及びデコーダブロック１３０及び列アドレスバッファ及びデコーダブロック１４０に各々伝達される。現在入力された制御信号の組合せがデータ入力を示す時、入出力ピンＩ／０ｉに入力された信号Ｄａｔａ［ｉ］はデータ入出力制御ブロック１８０に伝達される。
【００１９】
続いて、図１を参照すると、コマンドレジスタブロック１２０はグローバルバッファ及び制御バッファブロック１１０から提供される信号ＣＭＤ＿ｄａｔａ［ｉ］に応じてフェイルビット検出命令信号ＦａｉｌＤｅｔｅｃｔ＿ＣＭＤ又はフェイルビット読み出し命令信号ＦａｉｌＲｅａｄ＿ＣＭＤを発生する。行デコーダブロック１５０は行アドレスバッファ及びデコーダブロック１３０から提供されるアドレスＸａｄｄｒｅｓｓ［ｎ：０］に応じてアレイ１００の選択されたメモリブロックの内部のワードラインを選択する。感知増幅ブロック１６０は、リード動作の間、選択されたメモリブロックの選択ワードライン（又は選択ページ）に関したメモリセルに貯蔵されたデータを感知増幅し、感知されたデータを臨時に貯蔵する。プログラム（又は、ライト）動作の間、感知増幅ブロック１６０はグローバルバッファ及び制御バッファブロック１１０、データ入出力制御ブロック１８０、そして、列選択ブロック１７０を通じて提供されるライトデータを臨時にラッチする。列選択ブロック１７０は、リード動作の間、列アドレスバッファ及びデコーダブロック１４０から提供されるアドレス信号Ｙａｄｄｒｅｓｓ［ｍ：０］に応じて感知増幅ブロック１６０にラッチされた、一ページに対応する、読み出しデータビットのうち一部（例えば、入出力ピンに対応するデータビット）を選択し、選択された読み出しデータビットをデータ入出力制御ブロック１８０に伝達する。
【００２０】
本発明の不揮発性半導体メモリ装置１は、図１に示すように、予想データ入力バッファブロック１９０、フェイルビット検出ブロック２００、フェイルビットカウンタ及びラッチブロック２１０、そして、データ出力バッファブロック２２０を含む。予想データ入力バッファブロック１９０はコマンドレジスタブロック１２０からのフェイルビット検出命令信号ＦａｉｌＤｅｔｅｃｔ＿ＣＭＤに応じて動作し、入出力ピンＩ／０ｉを通じて予想データビットＤｅｘｐｅｃｔ＿ｅｘｔ［ｉ］が入力される。ここで、予想データビットＤｅｘｐｅｃｔ＿ｅｘｔ［ｉ］はアレイ１００にプログラムされたデータビットと同一である。
【００２１】
本発明による予想データ入力バッファブロック１９０の望ましい実施形態を図２に示す。図２には、ただ１つの入出力ピンに対応する予想データ入力バッファを示すが、残りの入出力ピンに対応するバッファもそれと同様に構成される。予想データ入力バッファ１９０は２入力ＮＡＮＤゲート５０１とインバータ５０２で構成される。ＮＡＮＤゲート５０１は対応する入出力ピンＩ／０ｉに連結された第１入力端子及びフェイルビット検出命令信号ＦａｉｌＤｅｔｅｃｔ＿ＣＭＤを取り込む第２入力端子を有し、インバータ５０２はＮＡＮＤゲート５０１の出力を取り込んで、予想データビットＤｅｘｐｅｃｔ＿ｅｘｔ［ｉ］を出力する。
【００２２】
図１を参照すると、フェイルビット検出ブロック２００はテスト動作モードの時、活性化されるフェイルビット検出命令信号ＦａｉｌＤｅｔｅｃｔ＿ＣＭＤに応じて動作し、読み出しイネーブル信号ｎＲＥｏｕｔ及びフェイルビット検出命令信号ＦａｉｌＤｅｔｅｃｔ＿ＣＭＤに従って、列選択ブロック１７０によって選択された読み出しデータビットＤｓｅｎｓｅ［ｉ］を取り込む。読み出しイネーブル信号ｎＲＥｏｕｔはロジックゲート（例えば、ＮＯＲゲート及びインバータ）を利用して信号ｎＲＥ，ｎＣＥを組み合わせる（図８を参照）ことによって発生される。フェイルビット検出ブロック２００は入力された読み出しデータビットＤｓｅｎｓｅ［ｉ］が予想データ入力バッファブロック１９０を通じて入力された予想データビットＤｅｘｐｅｃｔ＿ｅｘｔ［ｉ］と各々一致するか（又は、読み出しデータビットがフェイルビットを含むか）を判別する。フェイルビット検出ブロック２００は判別結果に従って、フェイルフラグ信号ＦａｉｌＦｌａｇ［０］，  ＦａｉｌＦｌａｇ［１］を発生する。本発明によるフェイルビット検出ブロック２００の望ましい実施形態を図３に示す。
【００２３】
図３を参照すると、フェイルビット検出ブロック２００は入力された読み出しデータビットＤｓｅｎｓｅ［７］〜Ｄｓｅｎｓｅ［０］に各々対応する入力部２００ａとフェイルフラグ信号発生部２００ｂとで構成される。図３には、ただ１つの入力部を示すが、残りの入力部もそれと同様に構成される。各入力部２００ａは信号ＦａｉｌＤｅｔｅｃｔ＿ＣＭＤ，ｎＲＥｏｕｔに応じて対応する読み出しデータビットＤｓｅｎｓｅ［ｉ］を内部読み出しデータビットＤｓｅｎｓｅ＿ｉｎｔ［ｉ］として出力する。各入力部２００ａはインバータ５０３，５０８，５０９，５１１、２つのＰＭＯＳトランジスタ５０４，５０５、２つのＮＭＯＳトランジスタ５０６，５０７、そして、ＮＡＮＤゲートで構成され、図に示すように連結される。動作としては、フェイルビット検出命令信号ＦａｉｌＤｅｔｅｃｔ＿ＣＭＤがローレベルに維持される時、対応する読み出しデータビットＤｓｅｎｓｅ［ｉ］の値及びリードイネーブル信号ｎＲＥｏｕｔのロジックレベルに関係なく、内部読み出しデータビットＤｓｅｎｓｅ＿ｉｎｔ［ｉ］はローレベルに維持される。これに対して、フェイルビット検出命令信号ＦａｉｌＤｅｔｅｃｔ＿ＣＭＤがハイレベルに活性化される時、対応する内部読み出しデータビットＤｓｅｎｓｅ＿ｉｎｔ［ｉ］の値はリードイネーブル信号ｎＲＥｏｕｔのローレベル区間の間に入力されたデータビットＤｓｅｎｓｅ［ｉ］の値に従って決定される。
【００２４】
続いて、図３を参照すると、フェイルフラグ信号発生部２００ｂは入力部２００ａから出力される内部読み出しデータビットＤｓｅｎｓｅ＿ｉｎｔ［ｉ］及び予想データ入力バッファ１９０から出力された予想データビットＤｅｘｐｅｃｔ＿ｅｘｔ［ｉ］を比較する。フェイルフラグ信号発生部２００ｂはリードイネーブル信号ｎＲＥｏｕｔのロー区間の間、比較の結果に従ってフェイルフラグ信号ＦａｉｌＦｌａｇ［０］，ＦａｉｌＦｌａｇ［１］を出力する。
【００２５】
例えば、内部読み出しデータビットＤｓｅｎｓｅ＿ｉｎｔ［ｉ］のうち１つ（例えば、Ｄｅｘｐｅｃｔ＿ｉｎｔ［７］）がフェイルビットである場合、即ち、内部読み出しデータビットＤｓｅｎｓｅ＿ｉｎｔ［７］が予想データビットＤｅｘｐｅｃｔ＿ｅｘｔ［７］と一致しない場合、排他的ＯＲゲート５１２の出力は“１”になり、残りの排他的ＯＲゲート５１３〜５１５，５１６〜５１９の出力は“０”になる。このような条件によると、読み出しイネーブル信号ｎＲＥｏｕｔがローレベルである時、ＮＯＲゲート５４８はローハイ遷移を有するフェイルフラグ信号ＦａｉｌＦｌａｇ［０］を出力し、ＮＯＲゲート５４９の出力ＦａｉｌＦｌａｇ［１］は初期のローレベルに維持される。結果的に、内部読み出しデータビットのうち１つがフェイルビットである場合、フェイルフラグ信号ＦａｉｌＦｌａｇ［０］がパルス形態に活性化される。
【００２６】
内部読み出しデータビットＤｓｅｎｓｅ＿ｉｎｔ［７］，Ｄｓｅｎｓｅ＿ｉｎｔ［０］がフェイルビットである場合、排他的ＯＲゲート５１２，５１９の出力は“１”になり、残りの排他的ＯＲゲートの出力は“０”になる。このような条件によると、読み出しイネーブル信号ｎＲＥｏｕｔがローレベルである区間の間、ＮＯＲゲート５４８，５４９はローハイ遷移を有するフェイルフラグ信号ＦａｉｌＦｌａｇ［０］，ＦａｉｌＦｌａｇ［１］を各々出力する。結果的に、内部読み出しデータビットのうち少なくとも２つがフェイルビットである場合、フェイルフラグ信号ＦａｉｌＦｌａｇ［０］，ＦａｉｌＦｌａｇ［１］は同時にパルス形態に活性化される。
【００２７】
図１を参照すると、フェイルビットカウンタ及びラッチブロック２１０はフェイルビット検出命令信号ＦａｉｌＤｅｔｅｃｔ＿ＣＭＤがローレベルからハイレベルに遷移する時、初期化される。フェイルビットカウンタ及びラッチブロック２１０はフェイルビット検出ブロック２００から出力されたフェイルフラグ信号ＦａｉｌＦｌａｇ［０］，ＦａｉｌＦｌａｇ［１］に応じてフェイルビット数をカウントし、カウントされたフェイルビット数を示すフェイルコードとしてフェイル状態信号ＦａｉｌＳｔａｔｕｓ［ｉ］を出力する。フェイルビットカウンタ及びラッチブロック２１０の望ましい実施形態を図４に示す。
【００２８】
図４に示すように、フェイルビットカウンタ及びラッチブロック２１０はパルス発生器５６０、２つのＴフリップフロップ５６１，５６２、ＮＯＲゲート５６３、インバータ５６４、そして、ＳＲフリップフロップ５６５，５６６で構成され、図に示すように連結される。Ｔフリップフロップ５６１，５６２はカウンタとして動作し、ＳＲフリップフロップ５６５，５６６は各々ラッチとして動作する。Ｔフリップフロップ５６１，５６２の望ましい実施形態を図５に示す。パルス発生器５６０はローハイ遷移を有するフェイルビット検出命令信号ＦａｉｌＤｅｔｅｃｔ＿ＣＭＤに応じてパルス信号Ｃｌｅａｒを発生する。Ｔフリップフロップ５６１，５６２とＳＲフリップフロップ５６５，５６６はパルス信号Ｃｌｅａｒによって初期化される。フェイルビットカウンタ及びラッチブロック２１０はフェイルビット数に従って、次のように動作する。
【００２９】
フェイルビット数が２ビット又はそれより多い場合、フェイルビットカウンタ及びラッチブロック２１０の動作は次のとおりである。初期化された後、フェイルフラグ信号ＦａｉｌＦｌａｇ［０］がローハイ遷移を有する時、Ｔフリップフロップ５６１の出力Ｑはローハイ遷移を有し、これによって、ＳＲフリップフロップ５６５の出力ＦａｉｌＳｔａｔｕｓ［０］は、図６に示すように、ローハイ遷移を有する。次に、フェイルフラグ信号ＦａｉｌＦｌａｇ［０］が再びローハイ遷移を有すると、Ｔフリップフロップ５６２の出力Ｑがローハイ遷移を有する。これによって、ＮＯＲゲート５６３の出力はフェイルフラグ信号ＦａｉｌＦｌａｇ［１］のロジックレベルに関係なく、ハイレベルを有する。結果的に、図６に示すように、ＳＲフリップフロップ５６６の出力ＦａｉｌＳｔａｔｕｓ［１］がローハイ遷移を有する。
【００３０】
フェイルフラグ信号ＦａｉｌＦｌａｇ［０］，ＦａｉｌＦｌａｇ［１］が同時にローハイ遷移を有する時は、図６に示すように、ＳＲフリップフロップ５６５がＴフリップフロップ５６１の出力に従ってハイレベルのフェイル状態信号ＦａｉｌＳｔａｔｕｓ［０］を出力し、ＳＲフリップフロップ５６６も、ＮＯＲゲート５６３及びインバータ５６４を通じて提供されるハイレベルのフェイルフラグ信号ＦａｉｌＦｌａｇ［１］に従ってハイレベルのフェイル状態信号ＦａｉｌＳｔａｔｕｓ［１］を出力する。
【００３１】
フェイルビット数がただ１つである場合、フェイルビットカウンタ及びラッチブロック２１０の動作は次のとおりである。初期化された後、フェイルフラグ信号ＦａｉｌＦｌａｇ［０］がローハイ遷移を有する時、Ｔフリップフロップ５６１の出力Ｑはローハイ遷移を有し、これによって、図６に示すように、ＳＲフリップフロップ５６５の出力ＦａｉｌＳｔａｔｕｓ［０］がローハイ遷移を有する。フェイルビットが全く無い場合は、フェイルビットカウンタ及びラッチブロック２１０から出力されるフェイル状態信号ＦａｉｌＳｔａｔｕｓ［０］，ＦａｉｌＳｔａｔｕｓ［１］は、図６に示すように、ローレベルに維持される。
【００３２】
図１を参照すると、データ出力バッファブロック２２０は、正常な読み出し動作モードの間、データ入出力制御ブロック１８０から出力された読み出しデータビットＤｓｅｎｓｅ［ｉ］を、対応する入出力ピンＩ／０［ｉ］に伝達する正常なデータ出力経路を提供する。フェイルビット数を検出するためのテスト動作モードの間、データ出力バッファブロック２２０の正常なデータ出力経路は遮断されるのに対して、フェイルビットカウンタ及びラッチブロック２１０から出力されたフェイル状態信号ＦａｉｌＳｔａｔｕｓ［ｉ］（ｉ＝０〜７）がフェイルビット読み出し命令信号ＦａｉｌＲｅａｄ＿ＣＭＤの活性化に従って出力される。データ出力バッファブロック２２０の望ましい実施形態を示す図７を参照すると、信号ＦａｉｌＲｅａｄ＿ＣＭＤ，ＦａｉｌＤｅｔｅｃｔ＿ＣＭＤがローレベルに維持される時、正常なデータ出力経路が伝達ゲート５７４を通じて形成される。これに対して、フェイルビット読み出し命令信号ＦａｉｌＲｅａｄ＿ＣＭＤがハイレベルに維持される時、正常なデータ出力経路はパスゲート５７４によって遮断され、フェイル状態信号ＦａｉｌＳｔａｔｕｓ［ｉ］が伝達ゲート５７８を通じて対応する入出力ピンＩ／０［ｉ］に出力される。
【００３３】
フェイルビットカウンタ及びラッチブロック２１０から出力されるフェイル状態信号ＦａｉｌＳｔａｔｕｓ［ｉ］は入出力ピンＩ／０［ｉ］に各々対応する。この実施形態では、ただ２つのフェイル状態信号ＦａｉｌＳｔａｔｕｓ［０］，ＦａｉｌＳｔａｔｕｓ［１］が使用されるので、残りのフェイル状態信号ＦａｉｌＳｔａｔｕｓ［２］〜ＦａｉｌＳｔａｔｕｓ［７］はローレベルに維持されるように設定する。
【００３４】
本発明によるフェイルビット数検出のための不揮発性半導体メモリ装置の全体的な動作を示すフローチャートを図９に示す。
【００３５】
図９を参照すると、先ず、データ入力命令が段階Ｓ１００で入力された後、テストしようとする行アドレス及び列アドレスが順次に入力される（段階Ｓ１１０）。次に、プログラムされるデータが入出力ピンＩ／０［ｉ］を通じて順次に入力される（段階Ｓ１２０）。プログラムを実行する準備が完了すると、プログラム実行命令の入力によってプログラム動作が実行される（段階Ｓ１３０）。段階Ｓ１４０で状態読み出し命令が入力されると、チップがレディ（ｒｅａｄｙ）状態であるか、ビジー（ｂｕｓｙ）状態であるかを判別する（段階Ｓ１５０）。チップがレディ状態であると、プログラム動作が正常に実行されたかを判別する（段階Ｓ１６０）。この判別で、プログラム動作が正常に実行されたと判別されないときは、プログラム動作がフェイルとして終了される。プログラム動作が正常に実行されると、プログラム動作はパスとして終了される。
【００３６】
前述したプログラム方法は、米国特許第５，４７３，５６３号に“ＮＯＮＶＯＬＡＴＩＬＥ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ”の名称で、米国特許第５，５４１，８７９号に“ＮＯＮＶＯＬＡＴＩＬＥ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ  ＨＡＶＩＮＧ  ＰＲＯＧＲＡＭ  ＶＥＲＩＦＹＩＮＧ  ＣＩＲＣＵＩＴ  ”の名称で、米国特許第５，５４６，３４１号に“ＮＯＮＶＯＬＡＴＩＬＥ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ”の名称で、米国特許第５，７１２，８１８号に“ＤＡＴＡ  ＬＯＡＤＩＮＧ  ＣＩＲＣＵＩＴ  ＦＯＲ  ＰＡＲＴＩＡＬ  ＰＲＯＧＲＡＭ  ＯＦ  ＮＯＮＶＯＬＡＴＩＬＥ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ”の名称で開示されている。
【００３７】
段階Ｓ１６０でプログラム動作がパスとして判別されると、読み出し命令が入力され（段階Ｓ１７０）、行アドレス及び列アドレスが入力される（段階Ｓ１８０）。この時、列アドレスの値は最小値ＬＳＢに設定される。次に、設定された行アドレスに対応する行又はページのメモリセルに貯蔵されたセルデータが感知増幅ブロック１６０によって感知される（段階Ｓ１９０）。段階Ｓ２００ではフェイルビット検出命令が入力され、一連のフェイルビット検出手続きを通じてフェイルビット数が検出され、貯蔵される（段階Ｓ２１０）。フェイルビット状態読み出し命令が入力されると（段階Ｓ２２０）、フェイルビット数を示すフェイルコードが出力される（段階Ｓ２３０）。前述したフェイルビット検出段階Ｓ２００〜Ｓ２３０を以下詳細に説明する。
【００３８】
本発明によるフェイルビット数検出動作を示すフローチャートを図１０に示す。図１１及び図１２は、２又はそれ以上のフェイルビットが発生する不揮発性半導体メモリ装置の動作タイミング図である。以下、本発明によるフェイルビット数検出動作を図を参照して詳細に説明する。
【００３９】
説明の便宜のために、一ページに対するプログラム動作が実行され、読み出し命令が入力されると仮定する。即ち、一ページに対するフェイルビット数検出動作を説明する。しかし、複数のページで構成されたメモリブロックに含まれたフェイルビット数が本発明によるフェイルビット数検出スキームによって検出され得ることは当業者には周知である。
【００４０】
図１０に示すように、段階Ｓ３００ではフェイルビット検出命令がグローバルバッファ及び制御バッファブロック１１０を通じてコマンドレジスタブロック１２０に伝達される。コマンドレジスタブロック１２０はフェイルビット検出命令に応じてフェイルビット検出命令信号ＦａｉｌＤｅｔｅｃｔ＿ＣＭＤを活性化する。フェイルビット検出命令信号ＦａｉｌＤｅｔｅｃｔ＿ＣＭＤの活性化に従ってフェイルビットカウンタ及びラッチブロック２１０のパルス発生器５６０（図４参照）はパルス信号Ｃｌｅａｒを発生する。結果的に、フェイルビットカウンタ及びラッチブロック２１０のＴフリップフロップ５６１，５６２及びＳＲフリップフロップ５６５，５６６が初期化される。このような初期化動作は段階Ｓ３１０で実行される。この時、図１１及び図１２に示すように、フェイル状態信号ＦａｉｌＳｔａｔｕｓ［０］〜ＦａｉｌＳｔａｔｕｓ［７］は全部ローレベルに維持される。
【００４１】
段階Ｓ３２０で列アドレスが最少値ＬＳＢに設定された後、列アドレスが最大値ＭＳＢであるかを段階Ｓ３３０で判別する。列選択ブロック１７０はリード動作によって感知されたデータビットのうち、そのように設定された列アドレスに対応するデータビットを選択し、選択された読み出しデータビットは読み出しイネーブル信号ｎＲＥｏｕｔによって同期化されて、データ入出力制御ブロック１８０を通じてフェイルビット検出ブロック２００に伝達される。予想データ入力バッファブロック１９０はフェイルビット検出命令信号ＦａｉｌＤｅｔｅｃｔ＿ＣＭＤの活性化区間の間、入出力ピンＩ／０［ｉ］に提供される予想データビットＤｅｘｐｅｃｔ＿ｅｘｔ［ｉ］をフェイルビット検出ブロック２００に伝達する。
【００４２】
段階Ｓ３４０で、フェイルビット検出ブロック２００は入力された読み出しデータビットＤｓｅｎｓｅ＿ｉｎｔ［ｉ］及び予想データビットＤｅｘｐｅｃｔ＿ｅｘｔ［ｉ］を比較し、比較結果に従ってフェイルフラグ信号ＦａｉｌＦｌａｇ［０］，ＦａｉｌＦｌａｇ［１］を発生する。段階Ｓ３５０ではフェイルビットが発生したかを判別する。例えば、図１１に示すように、読み出しデータビットのうち１つがフェイルビットである場合、フェイルフラグ信号ＦａｉｌＦｌａｇ［０］が読み出しイネーブル信号ｎＲＥｏｕｔのロー区間の間、活性化される。これによって、前述のように、フェイル状態信号ＦａｉｌＳｔａｔｕｓ［０］がハイレベルに活性化される。即ち、１ビットフェイルが発生したことをフェイルビットカウンタ及びラッチブロック２１０のＳＲフリップフロップ５６５に貯蔵する（段階Ｓ３６０）。段階Ｓ３７０では列アドレスが信号ｎＲＥに同期し、増加する。読み出しデータビットが予想データビットと一致すると、段階Ｓ３５０から段階Ｓ３７０に進行する。
【００４３】
段階Ｓ３３０〜Ｓ３７０のループは列アドレスが最大値に至る時まで反復的に実行される。段階Ｓ３３０〜Ｓ３７０のループを実行する時、図１１に示すように、読み出しデータビットのうち、１つが再びフェイルビットとして判別され得る。このような場合、フェイルフラグ信号ＦａｉｌＦｌａｇ［１］が読み出しイネーブル信号ｎＲＥｏｕｔのロー区間の間、活性化される。これによって、前述したように、フェイル状態信号ＦａｉｌＳｔａｔｕｓ［１］がハイレベルに活性化される。即ち、２ビットフェイルが発生したことをフェイルビットカウンタ及びラッチブロック２１０のＳＲフリップフロップ５６５，５６６に貯蔵する。
【００４４】
又、図１２に示すように、読み出しデータビットのうち２つのデータビットが同時にフェイルビットとして判別され得る。このような場合、フェイルフラグ信号ＦａｉｌＦｌａｇ［０］，ＦａｉｌＦｌａｇ［１］が読み出しイネーブル信号ｎＲＥｏｕｔのロー区間の間、同時に活性化される。これによって、前述のように、フェイル状態信号ＦａｉｌＳｔａｔｕｓ［０］，ＦａｉｌＳｔａｔｕｓ［１］が同時にハイレベルに活性化される。即ち、２ビットフェイルが発生したことをフェイルビットカウンタ及びラッチブロック２１０のＳＲフリップフロップ５６５，５６６に貯蔵する。
【００４５】
段階Ｓ３３０で列アドレスが最大値として判別されると、フェイルビット状態読み出し命令が段階Ｓ３８０で入力される。これに従って、コマンドレジスタブロック１２０はフェイルビット検出命令信号ＦａｉｌＤｅｔｅｃｔ＿ＣＭＤをローレベルに、フェイルビット読み出し命令信号ＦａｉｌＲｅａｄ＿ＣＭＤをハイレベルにする。その結果、データ出力バッファブロック２２０はハイレベルのフェイルビット読み出し命令信号ＦａｉｌＲｅａｄ＿ＣＭＤに応じて、フェイルビットカウンタ及びラッチブロック２１０から出力されたフェイル状態信号ＦａｉｌＳｔａｔｕｓ［０］〜ＦａｉｌＳｔａｔｕｓ［７］を、対応する入出力ピンＩ／０［０］〜Ｉ／０［７］を通じて出力する（段階Ｓ３９０）。
【００４６】
そのとき、前述のように、フェイル状態信号ＦａｉｌＳｔａｔｕｓ［２］〜ＦａｉｌＳｔａｔｕｓ［７］がローレベルに維持されるので、入出力ピンＩ／０［０］，Ｉ／０［１］のロジック状態に従って一ページに対するフェイルビット数が判別される。図１１及び図１２に示すように、フェイル状態信号ＦａｉｌＳｔａｔｕｓ［０］，ＦａｉｌＳｔａｔｕｓ［１］が全部ハイレベルになると、対応する入出力ピンＩ／０［０］，Ｉ／０［１］のロジック状態は“１１”（フェイルコードで“０３ｈ”）になる。即ち、２ビットフェイルが発生したことが外部で検出される。
【００４７】
１つのフェイルビットが発生した不揮発性半導体メモリ装置の動作タイミング図を示す図１３を参照すると、前述のように、ただ１つのフェイルビットが発生する場合は、フェイル状態信号ＦａｉｌＳｔａｔｕｓ［０］がハイレベルに維持され、フェイル状態信号ＦａｉｌＳｔａｔｕｓ［１］がローレベルに維持される。そして、フェイル状態信号ＦａｉｌＳｔａｔｕｓ［１］，ＦａｉｌＳｔａｔｕｓ［０］が各々ローレベルとハイレベルになるので、対応する入出力ピンＩ／０［１］，Ｉ／０［０］のロジック状態は“０１”（フェイルコードで“０１ｈ”）になる。即ち、１ビットフェイルが発生したことが外部で検出される。
【００４８】
フェイルビットが発生しない不揮発性半導体メモリ装置の動作タイミング図を示す図１４を参照すると、前述のように、フェイルビットが発生しない場合は、フェイル状態信号ＦａｉｌＳｔａｔｕｓ［０］，ＦａｉｌＳｔａｔｕｓ［１］が全部ローレベルに維持される。そして、フェイル状態信号ＦａｉｌＳｔａｔｕｓ［０］，ＦａｉｌＳｔａｔｕｓ［１］が全部ローレベルであるので、図１４に示すように、対応する入出力ピンＩ／０［１］，Ｉ／０［０］のロジック状態は“００”（フェイルコードで“００ｈ”）になる。即ち、フェイルが発生しなかったことが外部で検出される。
【００４９】
このようなフェイルビット数検出スキームによると、メモリブロック各々のフェイルビット数を正確に検出できる。例えば、パッケージの後、メモリ装置の任意のメモリブロックが進行性のフェイルによる不良ブロックとして判別され得る。この時、メモリブロックの内部のフェイルビット数が電子システムのエラー訂正コードアルゴリズムによって補正可能な範囲内に属する場合、そのようなメモリ装置は廃棄されることなく、そのまま使用できる。これは収率が向上することを意味する。
【００５０】
図１５は本発明の第２実施形態による不揮発性半導体メモリ装置を示す構成図である。本発明の第２実施形態は感知されたデータビットＤｓｅｎｓｅ［ｉ］がデータ出力バッファブロック２２０’を通じてフェイルビット検出ブロック２００’に伝達されることを除いては、図１の第１実施形態と実質的に同一であり、それに関する説明は省略する。結果的に、第２実施形態が第１実施形態と同一の効果があることは当業者には周知である。
【００５１】
本発明の第２実施形態によるデータ出力バッファブロック２２０’を示す図１６を参照すると、第２実施形態によるデータ出力バッファブロック２２０‘は、データ入出力制御ブロック１８０’から出力されたデータビットＤｓｅｎｓｅ［ｉ］を読み出しデータビットＤｓｅｎｓｅ＿ｉｎｔ［ｉ］として出力するためのデータ伝達経路（ＮＡＮＤゲート５８６とインバータ５８７で構成される）が図７の第１実施形態によるデータ出力バッファブロック２２０に追加された。又、本発明の第２実施形態によるフェイルビット検出ブロック２００’は図３に示したフェイルビット検出ブロック２００のフェイルフラグ信号発生部２００ｂと同一に構成され、それに関する説明は省略する。本発明の第２実施形態による不揮発性半導体メモリ装置のフェイルビット数検出動作は、フローチャートおよび図１１、図１２、図１３及び図１４を参照して説明した第１実施形態と同一であり、それに関する説明は省略する。従って、第２実施形態が第１実施形態と同一の効果があることは当業者には周知である。
【００５２】
【発明の効果】
以上のように、本発明によれば、不揮発性半導体メモリ装置に／からデータをプログラムする／リードする過程で発生するフェイルビット数を正確にカウントすることによって収率を向上できる。又、従来のソフトウェアによるフェイルビット数検出動作と比較する時、テスト時間を減少できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による不揮発性半導体メモリ装置を示す構成図である。
【図２】図１に示した予想データ入力バッファブロックの望ましい実施形態を示す回路図である。
【図３】図１に示したフェイルビット検出ブロックの望ましい実施形態を示す回路図である。
【図４】図１に示したフェイルビットカウンタ及びラッチブロックの望ましい実施形態を示す回路図である。
【図５】図４に示したＴフリップフロップの望ましい実施形態を示す回路図である。
【図６】図４の入力信号と出力信号の波形関係を示す図である。
【図７】図１に示したデータ出力バッファブロックの望ましい実施形態を示す回路図である。
【図８】図１に示したグローバルバッファ及び制御バッファブロックの内部の読み出しイネーブルバッファの望ましい実施形態を示す回路図である。
【図９】本発明による不揮発性半導体メモリ装置の全体的な動作を示すフローチャートである。
【図１０】本発明によるフェイルビット数検出動作を説明するためのフローチャートである。
【図１１】２又はそれ以上のフェイルビットが発生する不揮発性半導体メモリ装置の動作タイミング図である。
【図１２】２又はそれ以上のフェイルビットが発生する不揮発性半導体メモリ装置の動作タイミング図である。
【図１３】１つのフェイルビットが発生する不揮発性半導体メモリ装置の動作タイミング図である。
【図１４】フェイルビットが発生しない不揮発性半導体メモリ装置の動作タイミング図である。
【図１５】本発明の第２実施形態による不揮発性半導体メモリ装置の構成図である。
【図１６】図１５に示したデータ出力バッファブロックの望ましい実施形態を示す回路図である。
【図１７】図１５に示したフェイルビット検出ブロックの望ましい実施形態を示す回路図である。
【符号の説明】
１００  メモリセルアレイ
１１０  グローバルバッファ及び制御バッファブロック
１２０  コマンドレジスタブロック
１３０  行アドレスバッファ及びデコーダブロック
１４０  列アドレスバッファ及びデコーダブロック
１５０  行デコーダブロック
１６０  感知増幅ブロック
１７０  列選択ブロック
１８０  データ入出力制御ブロック
１９０  予想データ入力バッファブロック
２００  フェイルビット検出ブロック
２１０  フェイルビットカウンタ及びラッチブロック
２２０  データ出力バッファブロック
【図１】
0004064658.tif 000002
【図２】
0004064658.tif 000003
【図３】
0004064658.tif 000004
【図４】
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【図５】
0004064658.tif 000006
【図６】
0004064658.tif 000007
【図７】
0004064658.tif 000008
【図８】
0004064658.tif 000009
【図９】
0004064658.tif 000010
【図１０】
0004064658.tif 000011
【図１１】
0004064658.tif 000012
【図１２】
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【図１３】
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【図１４】
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【図１５】
0004064658.tif 000016
【図１６】
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【図１７】
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