(57)【特許請求の範囲】
【請求項１】
所定の入力電圧を複数のスイッチトキャパシタ回路により昇降圧して所望の出力電圧を得るスイッチトキャパシタ電源回路において、
該電源回路は、（Ｍ＋１）層（Ｍは自然数）からなる複数のブロックにより形成されて、その１層目に配置された入力ブロックであって、所定の入力電圧が供給される複数のスイッチ手段および複数のキャパシタを含む入力ブロックと、
２層目〜（Ｍ＋１）層目に配置されたそれぞれ複数の第１〜第Ｍのセルブロックであって、前層の入力ブロックまたは前層のセルブロックのキャパシタにそれぞれ接続される複数のスイッチ手段および複数のキャパシタを含む第１〜第Ｍのセルブロックと、
前記入力ブロックまたは前記第１〜第Ｍのセルブロックにそれぞれ１対１に接続された複数の出力ブロックであって、前記入力ブロックまたは前記セルブロックのキャパシタにそれぞれ接続された複数のスイッチ手段を含む出力ブロックと、
前記入力ブロックおよび前記セルブロックならびに前記出力ブロックのそれぞれのスイッチ手段を所定のクロックパルスにより制御する制御手段と、を含むことを特徴とするスイッチトキャパシタ電源回路。
【請求項２】
請求項１に記載のスイッチトキャパシタ電源回路において、
前記入力ブロックは、入力電圧が供給される入力端子と、
交互にかつ直列ループ状に接続されたＮ個のキャパシタ（Ｎは自然数）およびＮ個の第１のスイッチ手段と、
前記キャパシタの一方側と前記入力端子との間にそれぞれ接続されたＮ個の第２のスイッチ手段と、
前記キャパシタの他方側にそれぞれ接続されて接地されたＮ個の第３のスイッチ手段と、を含むことを特徴とするスイッチトキャパシタ電源回路。
【請求項３】
請求項１に記載のスイッチトキャパシタ電源回路において、
前記第１〜第Ｍのセルブロックは、前記入力ブロックまたは他のセルブロックに接続された接続端子と、
交互にかつ直列ループ状に接続されたＮ個のキャパシタおよびＮ個の第１のスイッチ手段と、
前記キャパシタの一方側と前記接続端子との間にそれぞれ接続されたＮ個の第２のスイッチ手段と、
前記キャパシタの他方側にそれぞれ接続されて接地されたＮ個の第３のスイッチ手段と、を含むことを特徴とするスイッチトキャパシタ電源回路。
【請求項４】
請求項１に記載のスイッチトキャパシタ電源回路において、
前記出力ブロックは、出力電圧が供給される負荷に並列にかつ接地されて接続されたキャパシタと、
該キャパシタの非接地側と前記入力ブロックまたは前記セルブロックのキャパシタの一方側との間に接続されたＮ個のスイッチ手段と、を含むことを特徴とするスイッチトキャパシタ電源回路。
【請求項５】
請求項１ないし請求項４のいずれかに記載のスイッチトキャパシタ電源回路において、
前記制御手段は、所定の間隔によりクロックパルスを発生するクロック発生手段と、該クロック発生手段からのクロックパルスの位相を巡回的にずらして出力する複数の位相置換手段とを含むことを特徴とするスイッチトキャパシタ電源回路。
【請求項６】
請求項１ないし請求項５のいずれかに記載のスイッチトキャパシタ電源回路を制御する制御方法において、
該方法は、前記入力ブロックと前記セルブロックの第２のスイッチ手段または第３のスイッチ手段のうちそれぞれ１つを開放し、かつ、前記出力ブロックのスイッチ手段のうちの１つをそれぞれ開放して、さらに直列ループ接続された第１のスイッチ手段のうちのいくつかを開放して、キャパシタのいくつかを直列に接続する第１の工程と、
前記第２のスイッチ手段または第３のスイッチ手段および前記出力ブロックのスイッチ手段のうち第１の工程で使用した以外のスイッチ手段のそれぞれ１つを開放し、さらに、直列ループ接続された第１のスイッチ手段のうちのいくつかをそれぞれ開放して、キャパシタを直列に接続する第２の工程と、を含み、
該第１および第２の工程をスイッチ群間で巡回的に繰り返して前記入力ブロックからの入力電圧を該入力ブロックおよび前記セルブロックにより形成された複数のスイッチトキャパシタ回路を通して所望の倍率に昇降圧して、前記出力ブロックから所望の出力電圧を得ることを特徴とするスイッチトキャパシタ電源回路
の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチトキャパシタ電源回路およびその制御方法に係り、特に、たとえば小型、軽量な電子機器などに用いて好適なスイッチトキャパシタ電源回路およびその制御方法に関する。
【０００２】
【従来の技術】
近年、電子機器の電源回路として、コイルまたはトランス等の磁性部品を用いずに、基板上にＭＯＳＦＥＴなどの微細加工自在なスイッチング素子とキャパシタを配置して、そのスイッチング素子を制御することによりキャパシタの接続を自在に切り替えて所望の出力電圧を得ることができる小型、軽量なスイッチトキャパシタ電源回路が開発されている。
【０００３】
従来、上記のようなスイッチトキャパシタ電源回路として、たとえば、図１２に示すものが知られている。このスイッチトキャパシタ電源回路は、Ｑ／Ｐ倍（｛Ｐ，Ｑ｝∈｛１，２，３，．．．｝）の昇降圧電源回路であり、図１４には、その４倍昇降圧の場合の等価回路が示されている。これらの図において、Ｖinはバッテリ等から供給される直流の入力電圧であり、Ｖout1,2は、それぞれ負荷ＲＬに供給される直流の出力電圧である。主回路は、第１〜第５のパワースイッチＳij（ｉ＝１，２，３，４，５、ｊ＝１，２，３，．．．，ｎ）と、Ｎ個のキャパシタＣ１〜Ｃｎとを含む。すなわち、このスイッチトキャパシタ回路は、図１２に示すように、第１〜第５のループＬ１〜Ｌ５が形成されて、その第２のループＬ２に第２のパワースイッチＳ21〜Ｓ2nとキャパシタＣ１〜Ｃｎがそれぞれ交互になるように直列に接続されている。第１のループＬ１は接地されており、その第１のループＬ１と第２のループＬ２との間には、それぞれのキャパシタＣ１〜Ｃｎの一方を接地自在に第１のパワースイッチＳ11〜Ｓ1nがそれぞれ接続されている。第１のループＬ１と第３のループＬ３の間には、入力端子２、２を介して入力電圧Ｖinが印加されており、その第３のループＬ３と第２のループＬ２の間には、それぞれのキャパシタＣ１〜Ｃｎの他方に入力電圧Ｖinを印加自在に第３のパワースイッチＳ31〜Ｓ3nがそれぞれ接続されている。第４のループＬ４と第１のループＬ１は第１の出力端子４、４にそれぞれ接続されており、その第４のループＬ４と第２のループＬ２の間には、それぞれキャパシタＣ１〜Ｃｎに充電された電圧がその他方から放電自在に第４のパワースイッチＳ41〜Ｓ4nが接続されている。第１の出力端子４、４には、第４のパワースイッチＳ4jを介して放電された出力電圧を平均化するキャパシタＣo1が負荷ＲＬに並列に接続されている。さらに、第５のループＬ５と第１のループＬ１は、第２の出力端子６、６にそれぞれ接続されて、その第５のループＬ５と第２のループＬ２との間には、それぞれのキャパシタの一方からの放電電圧を出力自在に第５のパワースイッチＳ51〜Ｓ5nが接続されている。第２の出力端子６、６には、第１の出力端子４、４と同様に、平均化用のキャパシタＣo2が負荷ＲＬに並列に接続されている。
【０００４】
このような構成において、たとえば図１３に示すように、第１〜第５のパワースイッチＳijをそれぞれ所定のクロックパルスφijにより開閉制御して所望の出力電圧Ｖout1,2を得る。つまり、入力端子２、出力端子４，６に直接接続されている第３および第４または第５のパワースイッチＳ3j、Ｓ4j、Ｓ5jならびに接地された第１のパワースイッチＳ1jをそれぞれ１つ開放し、さらに、第２のパワースイッチＳ2j中のいくつかのパワースイッチを開放して、キャパシタＣ１〜Ｃｎのいくつかを直列に接続すると、入力端子２−２にはキャパシタＣ１〜ＣｎのうちＰ個のキャパシタが直列に接続されて、出力端子４または６には、キャパシタＣ１〜ＣｎのうちＱ個のキャパシタが直列に接続される。入力端子２に直列に接続されたキャパシタは、入力電圧Ｖinにより、Ｖin／Ｐまで充電される。次に、パワースイッチＳ3j、Ｓ4j、Ｓ5j、Ｓ1jにおいて前工程で使用した以外のパワースイッチをそれぞれ１つ開放し、さらに、パワースイッチＳ2j中のいくつかのパワースイッチを開放して、キャパシタを直列に接続する。以上２つの工程を、パワースイッチ群間で巡回的に繰り返すことにより、出力端子４または６に接続されているキャパシタに入力電圧のＱ／Ｐ倍の電圧が充電される。これにより、出力端子４または６から入力電圧ＶinのＱ／Ｐ倍の出力電圧Ｖout
が得られる。
【０００５】
すなわち、図１２に示す電源回路における出力電圧Ｖout
は、次式（１）により表わされる。
Ｖout ＝（Ｑ／Ｐ）・Ｖin
（１）
上式（１）において、ＰとＱは、それぞれ入力端子２と出力端子４または６に直列に接続されるキャパシタの数を表わしている。パラメータＰ、Ｑの値は、パワースイッチＳijを駆動するクロックパルスφijのタイミングによって、それぞれ決定される。このように図１２に示す電源回路は、パラメータＰ、Ｑを変化させることにより、入力電圧Ｖinを線形的に昇降圧することができる。
【０００６】
たとえば図１４に示す４倍昇降圧のスイッチトキャパシタ電源回路においてはパワースイッチＳ1jとＳ2j（ｊ＝１，．．．，４）のパワースイッチ群は、図１５に示す４相クロックパルスφ1j、φ2jによって、それぞれ駆動される。また、パワースイッチＳ3j、Ｓ4j、Ｓ5jのパワースイッチ群は、φ1jの位相を巡回的にずらしたクロックパルスによって駆動される。この場合、パワースイッチＳ3j、Ｓ4j、Ｓ5jを駆動するためのクロックパルスφ1j，φ2jの生成は、４進カウンタを用いることにより実現される。図１２に示す電源回路における出力電圧Ｖoutkは、次式（２）により表わされる。
Ｖoutk＝（Ｑ’／Ｐ’）・Ｖin
（２）
ここで、｛Ｐ’、Ｑ’｝∈｛１，２，３，４｝、｛ｋ＝１，２｝である。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述した従来の技術では、上式（１）に示すように入力電圧を線形的に昇降圧するため、昇降圧パラメータＰもしくはＱの値を線形的に大きくした場合に、パワースイッチＳijおよびキャパシタＣ１〜Ｃｎの数が線形的に増加して、回路規模が大きくなるという問題があった。たとえば、１入力２出力の回路を構成するためには、（５×ｎ）個のパワースイッチと（ｎ＋２）個のキャパシタが必要となる。また、上述した電源回路のパワースイッチＳijを駆動するためには、重なり合いのないｎ相のクロックパルスφijを必要とするため、ｎ進カウンタなどの特別な論理回路により構成されたパルス制御回路が必要となり、電源回路が複雑かつ大規模になるなどの問題があった。
【０００８】
本発明は、上記事情に鑑みてなされたものであり、回路規模を小さくすることができ、かつ制御を簡単にすることができる小型、高速のスイッチトキャパシタ電源回路およびその制御方法を提供することを目的とする。
【０００９】
【発明を解決するための手段】
本発明によるスイッチトキャパシタ電源回路は、上記課題を解決するために、所定の入力電圧を複数のスイッチトキャパシタ回路により昇降圧して所望の出力電圧を得るスイッチトキャパシタ電源回路において、（Ｍ＋１）層からなる複数のブロックにより形成されて、その１層目に配置された入力ブロック１０であって、所定の入力電圧が供給される複数のスイッチ手段および複数のキャパシタを含む入力ブロックと、２層目（第１層）〜（Ｍ＋１）層目（第Ｍ層）に配置されたそれぞれ複数の第２〜第Ｍのセルブロック２０，２０…であって、前層の入力ブロックまたは前層のセルブロックのキャパシタにそれぞれ接続される複数のスイッチ手段および複数のキャパシタを含む第１〜第Ｍのセルブロックと、入力ブロック１０または第１〜第Ｍのセルブロック２０，２０，…にそれぞれ１対１に接続された複数の出力ブロック３０，３０，…であって、入力ブロック１０またはセルブロック２０，２０…のキャパシタＣk(k=1,2,...)にそれぞれ接続された複数のスイッチ手段Soiを含む出力ブロック３０，３０，…と、入力ブロック１０およびセルブロック２０，２０…ならびに出力ブロック３０，３０…のそれぞれのスイッチ手段Ｓxki(x=a,c,r,g、k=1,2、i=1,2)を所定のクロックパルスにより制御する制御手段４０と、を含むことを特徴とする。
【００１０】
この場合、入力ブロック１０は、所定の入力電圧が供給される入力端子１２と、交互にかつ直列ループ状に接続されたＮ個のキャパシタ(Ｃ１，Ｃ１)およびＮ個の第１のスイッチ手段（Ｓr11,Ｓr12）と、キャパシタの一方側と入力端子との間にそれぞれ接続されたＮ個の第２のスイッチ手段（Ｓa11,Ｓa12)と、キャパシタの他方側にそれぞれ接続されて接地されたＮ個の第３のスイッチ手段（Ｓg11,Ｓg12)と、を含むとよい。
【００１１】
また、第１〜第Ｍ層のセルブロック２０，２０．．．は、それぞれ入力ブロック１０または他のセルブロック２０，２０・・・に接続された接続端子１４，１４・・・と、交互にかつ直列ループ状に接続されたＮ個のキャパシタＣk（ｋ＝２，３，…）およびＮ個の第１のスイッチ手段（Ｓr21,Ｓr22）と、キャパシタの一方側と接続端子との間にそれぞれ接続されたＮ個の第２のスイッチ手段（Ｓc21,Ｓc22）と、キャパシタの他方側にそれぞれ接続されて接地されたＮ個の第３のスイッチ手段（Ｓg21,Ｓg22）と、を含むとよい。
【００１２】
さらに、出力ブロック３０，３０は、出力電圧が供給される負荷ＲＬに並列にかつ接地されて接続されたキャパシタＣo
と、そのキャパシタの非接地側と入力ブロック１０またはセルブロック２０のキャパシタＣi の一方側との間に接続されたＮ個のスイッチ手段（Ｓoi）と、を含むとよい。
【００１３】
また、制御手段（４０）は、所定の間隔によりクロックパルスを発生するクロック発生手段と、そのクロック発生手段からのクロックパルスの位相を巡回的にずらして出力する複数の位相置換手段４０４、４０６と、を含むとよい。
【００１４】
一方、本発明によるスイッチトキャパシタ電源回路の制御方法は、入力ブロック（１０）と第１〜第Ｍ層のセルブロック（２０，２０…）の第２のスイッチ手段（Saki,Scki(k=1,2,i=1,2)）または第３のスイッチ手段(Sgki)のうちそれぞれ１つを開放し、かつ、出力ブロック（３０，３０…）のスイッチ手段（Soi）のうちの１つをそれぞれ開放して、さらに直列ループ接続された第１のスイッチ手段(Srki)のうちのいくつかを開放して、キャパシタ(Ck)のいくつかを直列に接続する第１の工程と、第２のスイッチ手段または第３のスイッチ手段および出力ブロックのスイッチ手段のうち第１の工程で使用した以外のスイッチ手段のそれぞれ１つを開放し、さらに、直列ループ接続された第１のスイッチ手段のうちのいくつかをそれぞれ開放して、キャパシタを直列に接続する第２の工程とを含み、第１および第２の工程をスイッチ群間で巡回的に繰り返して入力ブロックからの入力電圧を入力ブロックおよび第１〜第Ｍ層のセルブロックにより形成された複数のスイッチトキャパシタ回路を通して所望の倍率に昇降圧して、出力ブロックから所望の出力電圧を得ることを特徴とする。
【００１５】
【発明の実施の形態】
次に、添付図面を参照して本発明によるスイッチトキャパシタ電源回路およびその制御方法の実施の形態を詳細に説明する。図１には、本発明によるスイッチトキャパシタ電源回路の一実施形態が示されている。本実施形態によるスイッチトキャパシタ電源回路は、所定の入力電圧Ｖinを複数のスイッチトキャパシタ回路を通して所望の出力電圧Ｖout
に昇降圧して負荷ＲＬに供給する電源回路であり、本実施形態では、たとえば、図２の原理的構成図に示すように、（Ｍ＋１）層からなる複数のブロックにより形成されて、その基本となる１層目に形成された入力ブロック１０と、第１層から第Ｍ層に形成された（Ｍ×Ｌ）個のセルブロック２０，２０，．．．と、入力ブロック１０またはセルブロック２０にそれぞれ１対１に接続された出力ブロック３０，３０．．．とを含む。特に、入力ブロック１０が第１層のセルブロック２０，２０，．．．に接続され、第１層〜第Ｍ層のセルブロック２０，２０，．．．がそれぞれ次層のセルブロック２０，２０，．．．に接続されて、入力ブロック１０から第Ｍ層のセルブロック２０，２０，．．．まで接続されている点が主な特徴点である。また、本実施形態では、図１に示すように、セルブロック２０，２０，．．．と入力ブロック１０に複数のパワースイッチＳxki
（ｘ＝a,c,r,g 、ｋ＝１，２、ｉ＝１，２）およびキャパシタＣiを含む直列ループ回路Ｌがそれぞれ形成されて、それぞれのブロック１０，２０，２０，．．．に出力ブロック３０,
３０，．．．がそのパワースイッチＳoiを介してそれぞれ接続されて、入力ブロック１０から任意のセルブロック２０まで昇降圧した電圧を出力自在としている。
【００１６】
各部の詳細を説明すると、入力電圧Ｖinは、入力端子１２を介して入力ブロック１０に供給される。入力ブロック１０は、第１のパワースイッチＳr11，Ｓr12と、第２のパワースイッチＳa11，Ｓa12と、キャパシタＣ１，Ｃ１と、第３のパワースイッチＳg11
，Ｓg12 とを含む。第２のパワースイッチＳa11，Ｓa12は、入力端子１２にそれぞれ接続されて入力電圧ＶinをキャパシタＣ１，Ｃ１に印加自在に開閉制御するスイッチング素子であり、本実施形態では、たとえば、図４に示すように、ｒ個のＮ−ＭＯＳＦＥＴを並列に接続したスイッチング素子が有利に適用されている。第１のパワースイッチＳr11，Ｓr12とキャパシタＣ１，Ｃ１は、交互になるように配置されて直列ループ回路を形成している。第１のパワースイッチＳr11，Ｓr12は、所定の開閉制御により直列接続するキャパシタ数を制御するスイッチング素子であり、第２のパワースイッチＳa11，Ｓa12と同様に、図４に示す複数のＮ−ＭＯＳＦＥＴが有利に適用されている（以下、本実施形態では、第３のパワースイッチＳg11,Ｓg12およびセルブロック２０の第１〜第３のパワースイッチならびに出力ブロック３０のパワースイッチも同様にＮ−ＭＯＳＦＥＴが有利に適用されている）。キャパシタＣ１，Ｃ１の一方側には、第２のパワースイッチＳa11，Ｓa12がそれぞれ接続されて入力電圧Ｖinが充電自在となっている。第３のパワースイッチＳg11，Ｓg12は、キャパシタＣ１，Ｃ１の他方側にそれぞれ接続されて接地され、所定の開閉制御によりキャパシタＣ１，Ｃ１の他方側を接地自在に制御するスイッチング素子である。
【００１７】
セルブロック２０，２０，．．．は、第１層のブロックがそれぞれ入力ブロック１０のループ回路に接続端子１４を介して接続され、第２層〜第Ｍ層のブロック２０，２０．．．が前層のそれぞれのセルブロック２０，２０．．．のループ回路にそれぞれ接続されている。これらセルブロック２０，２０，．．．は、入力ブロック１０または前層のセルブロック２０の出力をさらに昇降圧するブロックであり、それぞれ第２のパワースイッチＳc21，Ｓc22と、第１のパワースイッチＳr21，Ｓr22と、キャパシタＣk，Ｃk(kは２以上の自然数)と、第３のパワースイッチＳg21
，Ｓg22 とを含む。第２のパワースイッチＳc21，Ｓc22は、接続端子１４，１４．．．にそれぞれ接続されて入力ブロック１０または前層のセルブロック２０の出力をキャパシタＣk，Ｃkに印加自在に開閉制御するスイッチング素子である。第１のパワースイッチＳr21，Ｓr22
とキャパシタＣk，Ｃkは、交互になるように配置されて直列ループ回路を形成している。第１のパワースイッチＳr21 ，Ｓr22 は、所定の開閉制御により直列接続されるキャパシタ数を制御するスイッチング素子である。キャパシタＣk，Ｃkの一方側には、第２のパワースイッチＳc21，Ｓc22
がそれぞれ接続されて入力ブロック１０または前層のセルブロック２０，２０．．．からの出力が充電自在となっている。第３のパワースイッチＳg21 ，Ｓg22
は、キャパシタＣk，Ｃkの他方側にそれぞれ接続されて接地され、所定の開閉制御によりキャパシタＣk，Ｃkを接地自在に制御するスイッチング素子である。
【００１８】
出力ブロック３０，３０．．．は、入力ブロック１０またはセルブロック２０に１対１にそれぞれ接続されて、その出力を平均化して所望の出力電圧Ｖout
を得る回路であり、本実施形態では、パワースイッチＳo1，Ｓo2と、平均化用キャパシタＣｏとをそれぞれ含む。なお、図面の都合上、図１には、入力ブロック１０と第２層の一つのブロックにのみ接続された出力ブロック３０，３０がそれぞれ示されており、他のセルブロック２０，２０．．．に接続された出力ブロック３０，３０．．．は、その図示が省略されている。パワースイッチＳo1，Ｓo2は、それぞれ入力ブロック１０またはセルブロック２０のキャパシタＣ１，Ｃ２の一方側に接続されて、キャパシタＣ１，Ｃ２の充電出力を平均化用キャパシタＣｏに接続するスイッチング素子である。平均化用キャパシタＣｏは、負荷ＲＬに並列に接続されて、かつ接地され、その非接地側にそれぞれのパワースイッチＳ
o1，Ｓo2が接続されている。
【００１９】
一方、制御回路４０は、所定のクロックパルスを生成して、ブロック１０，２０，３０のそれぞれのパワースイッチＳxki
を駆動制御する回路であり、本実施形態では、たとえば図５に示すように、２相クロックパルスφgi，φriをそれぞれ生成して、入力ブロック１０の第２および第３のパワースイッチＳr1i
，Ｓg1i （ｉ＝１，２）に供給する。入力ブロック１０の第１のパワースイッチＳa1i およびセルブロック２０の第１〜第３のパワースイッチＳc2i ，Ｓr2i ，Ｓg2i
ならびに出力ブロック３０のパワースイッチＳoiには、クロックパルスφg1i の位相を巡回的にずらしたクロックパルスをそれぞれ生成して供給するクロック生成回路である。より具体的には、たとえば、図３に示すように、複数段の反転回路を含むマルチバイブレータ４０２と、その位相を巡回的にずらして出力する複数の位相置換回路４０４，４０６，．．．とを含む回路により構成されている。ちなみに、パワースイッチＳa1i
、Ｓc2i 、Ｓr2i 、Ｓg2i 、Ｓoiを駆動するた
めのクロックパルスは、制御端子（ｙ＝１，．．．，５）にＶinもしくは０Ｖの電圧を印加することによって得られる。
【００２０】
以上のような構成において、入力ブロック１０には、入力電圧Ｖｉｎが印加される入力端子１２がパワースイッチＳa1i
を介してキャパシタＣ１にそれぞれ接続される。さらに、パワースイッチＳr1i 用の駆動パルスφriを制御すると、入力端子１２に直列に接続されるＣ１の数Ｘ11が定まる。具体的には、パワースイッチＳr11
、Ｓr12 ならびにＳg11 が開放状態の場合、２つのキャパシタＣ１が入力端子１２に直列に接続される。このとき、回路中のキャパシタＣ１の容量はすべて同じであるので、キャパシタＣ１はＶin／Ｘ11まで充電される。一方、入力ブロック１０に接続された出力ブロック３０の出力端子と第１層のセルブロック２０中のたとえばキャパシタＣ２は、それぞれパワースイッチＳoiとＳc2i
を介してキャパシタＣ１に接続される。このとき、出力ブロック３０に直列に接続されるキャパシタの数Ｏ11は、パワースイッチＳoiを制御することにより定まる。出力ブロック３０における出力電圧は、Ｘ11とＯ11を用いて、次式（３）により表わさ
れる。
Ｖout1＝（Ｏ11／Ｘ11）・Ｖin
（３）
【００２１】
次に、第１層のセルブロック２０においては、キャパシタＣ２に直列に接続されるＣ１の数Ｙ11は、パワースイッチＳr2i
を制御することにより定まる。また、入力ブロック１０に直列に接続されるキャパシタＣ２の数Ｘ12は、パワースイッチＳc2i を制御することにより定まる。ここで、セルブロック２０中のキャパシタＣ２は容量がすべて同じであるので、（Ｙ11・Ｖin）／（Ｘ11・Ｘ12）まで充電される。したがって、第１層のセルブロック２０に接続された出力ブロック３０に直列に接続されるキャパシタの数をＯ12とすると、その出力ブロック３０における出力電圧Ｖout2は次式（４）により表わされる。
Ｖout2＝（Ｙ11・Ｏ12）／（Ｘ11・Ｘ12）・Ｖin
（４）
【００２２】
上式（３）、（４）から明らかなように、パラメータＸij、Ｙij、Ｏijを制御することにより、入力電圧Ｖinを昇降圧した電圧を出力することができる。すなわち、入力ブロック１０とセルブロック２０，２０…の第２のパワースイッチSaki,Scki(k=1,2,i=1,2)または第３のパワースイッチSgkiのうちそれぞれ１つを開放し、かつ、出力ブロック３０のパワースイッチSoiのうちの１つをそれぞれ開放して、さらに直列ループ接続された第１のパワースイッチSrkiのうちのいくつかを開放して、キャパシタCkのいくつかを直列に接続する第１の工程と、第２のパワースイッチＳaki、Ｓckiまたは第３のパワースイッチＳgkiおよび出力ブロック３０のパワースイッチＳoiのうち第１の工程で使用した以外のパワースイッチのそれぞれ１つを開放し、さらに、直列ループ接続された第１のパワースイッチＳrkiのうちのいくつかをそれぞれ開放して、キャパシタＣｋを直列に接続する第２の工程とをスイッチ群間で巡回的に繰り返して、入力電圧を入力ブロック１０から第１〜第Ｍ層のセルブロック２０，２０．．．（最小０個から最大Ｍ個のセルブロック）により形成された複数のスイッチトキャパシタ回路を通して所望の倍率に昇降圧して、出力ブロック３０から所望の出力電圧Ｖoutを得る。この場合、出力ブロック３０の出力Ｖoutkqは、次式（５）により表わされる。
Ｖoutkq ＝｛Πs=1~j
・（Ｙks-1・Ｏkj）／（Πs=1~j ・Ｘks）｝・Ｖin  （５）
だだし、上式はＹko＝１を満たすものとする。
【００２３】
次に、本実施形態によるスイッチトキャパシタ電源回路を第１層までのセルブロック２０を適用して、図１４に示す従来の４倍昇降圧の場合の電源回路と比較する。この場合、入力電圧Ｖin＝３．６Ｖ、キャパシタＣ１、Ｃ２の容量Ｃ＝２００ｎＦ、負荷抵抗ＲＬ＝１００Ω、パルス幅Ｔ＝０．２５μｓの条件下で、たとえば回路シミュレータＳＰＩＣＥなどのプログラムによりシミュレーションすると、本実施形態による電源回路では、図６および図７に示す出力電流Ｉout1,2および出力電圧Ｖout1,2が得られた。図１４に示す従来の技術では、図８および図９に示す出力結果が得られた。これらの特性は、それぞれのパワースイッチの駆動タイミングを図１０または図１１に示すように設定することで、入力電圧を２倍に昇降圧した電圧を同時に出力している。図１０は、図１に示す本実施形態によるスイッチトキャパシタ電源回路において、入力電圧を２倍に昇降圧した電圧を同時に出力するためのクロックパルスのタイミングである。また、図１１は図１４に示す従来の電源回路において、入力電圧を２倍に昇降圧した電圧を同時に出力するためのクロックパルスのタイミングである。
【００２４】
図６と図８に示す電流特性から明らかなように、本実施形態の電源回路の方が高速に定常電流を供給できることが分かる。この結果、本実施形態の電源回路は従来回路よりもパワースイッチ数が減少しており、また、制御回路が簡単であるにもかかわらず、従来回路と同等の出力電流特性を示していることが分かる。
【００２５】
同様に、図７と図９の電圧特性から明らかなように、本実施形態の電源回路は従来回路よりもパワースイッチ数が減少しており、また、制御回路が簡単であるにもかかわらず、従来回路と同等以上の出力電圧特性を示していることが分かる。以上の結果から本実施形態によるスイッチトキャパシタ電源回路によれば、回路を構成するために必要な素子数を減らすことができ、その結果、電源回路の低コスト化、小規模化につながるだけでなく、回路における熱の発生の低減にも寄与することができるなどの効果を奏する。さらに、重なり合いのない２相クロックパルスだけでパワースイッチを駆動することができるので、図５の回路内にはカウンタなどの特別な論理回路を必要とせず、簡素な回路構成を実現することができる。
【００２６】
以上、本実施形態では、実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組合せが可能なことは当業者に自明であろう。
【００２７】
【発明の効果】
以上説明したように、本発明のスイッチトキャパシタ電源回路によれば、パワースイッチ数ならびに制御回路規模を低減することができ、かつ、昇降圧変換した電圧を高速に供給することができるなどの効果を奏することができる。
【図面の簡単な説明】
【図１】  本発明によるスイッチトキャパシタ電源回路の一実施形態を示す回路構成図である。
【図２】  本発明によるスイッチトキャパシタ電源回路の原理的構成を示す図である。
【図３】  図１の実施形態によるスイッチトキャパシタ電源回路の制御回路の一例を示す回路構成図である。
【図４】  図１の実施形態によるスイッチトキャパシタ電源回路に適用されるパワースイッチの一例を示す図である。
【図５】  図１の実施形態によるスイッチトキャパシタ電源回路に適用されるクロックパルスを示すタイミング図である。
【図６】  図１の実施形態によるスイッチトキャパシタ電源回路を回路シュミレーションした場合の電流特性を示すグラフである。
【図７】  図１の実施形態によるスイッチトキャパシタ電源回路を回路シミュレーションした場合の電圧特性を示すグラフである。
【図８】  図１４の従来の技術によるスイッチトキャパシタ電源回路を回路シミュレーションした場合の電流特性を示すグラフである。
【図９】   図１４の従来の技術によるスイッチトキャパシタ電源回路を回路シミュレーションした場合の電圧特性を示すグラフである。
【図１０】  図１の実施形態によるスイッチトキャパシタ電源回路を回路シミュレーションする場合のクロックパルスのタイミングを示す表である。
【図１１】  図１４の従来の技術によるスイッチトキャパシタ電源回路を回路シミュレーションする場合のクロックパルスのタイミングを示す表である。
【図１２】  従来のスイッチトキャパシタ電源回路の一例を示す回路図である。
【図１３】  図１２の従来の技術によるスイッチトキャパシタ電源回路に適用されるクロックパルスを示すタイミング図である。
【図１４】  図１２の従来の技術によるスイッチトキャパシタ電源回路の４倍昇降圧の場合の等価回路を示す回路構成図である。
【図１５】  図１４のスイッチトキャパシタ電源回路に適用されるクロックパルスを示すタイミング図である。
【符号の説明】
１０  入力ブロック
２０  セルブロック
３０  出力ブロック
Ｓxij
パワースイッチ
Ｃｉ  キャパシタ
ＲＬ  負荷
【図１】
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【図２】
0004058525.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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