(57)【特許請求の範囲】
【請求項１】
半導体素子基板上に層間絶縁膜を形成する工程と、
前記半導体素子基板上の層間絶縁膜に第１配線用の溝を形成する工程と、
前記第１配線用の溝に配線金属を埋め込むことにより、第１配線層を形成する工程と、
前記半導体素子基板上の層間絶縁膜及び前記第１配線層上に層間絶縁膜を積層する工程と、
前記第１配線層上の層間絶縁膜にビアホールおよび第２配線層用の溝を形成する工程と、
前記ビアホールおよび前記第２配線層用の溝の側壁部分にのみ、化学気相成長法によりバリアメタルを選択的に成膜する工程と、
前記ビアホールおよび前記第２配線層用の溝に前記配線金属を埋め込む工程とを備え、
前記バリアメタルを選択的に成膜する工程は、前記第１配線層上にバリアメタルの成膜が始まるまでの時間ｔ１が、前記ビアホールおよび前記第２配線層用の溝の側壁部分にバリアメタルの成膜が始まるまでの時間ｔ２よりも遅い条件において化学気相成長法による成膜を行う
ことを特徴とする半導体素子の製造方法。
【請求項２】
前記バリアメタルは、Ｔａ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉＮ、Ｔｉ、ＴｉＮ、及びＴｉＳｉＮから選ばれる１種以上の材料であることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項３】
前記ビアホールおよび前記第２配線層用の溝への前記配線金属の埋め込みは、前記バリアメタル上に前記配線金属を電解めっきすることで行うことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項４】
前記ビアホールおよび前記第２配線層用の溝への前記配線金属の埋め込みは、前記バリアメタル上に前記配線金属を電解めっきした後に、前記第２配線層側から圧力を印加することで行われることを特徴とする請求項３記載の半導体素子の製造方法。
【請求項５】
前記第２配線層側からの圧力印加と同時に熱処理を行って、前記ビアホールに埋め込まれた前記配線金属と、前記第１配線層の前記配線金属の、境界部分の結晶粒界を成長させることを特徴とする請求項４記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多層配線構造の半導体素子の製造方法に関する。
【０００２】
【従来の技術】
近年のＬＳＩの高集積化に伴い、より高速化と高い信頼性とを得られる配線材料が求められるようになってきている。そこで、従来のＡｌ合金配線と比較して電気抵抗が約３分の２程度であり、より高いエレクトロマイグレーション（ＥＭ）耐性が期待されるＣｕ配線の実用化が重要視されている。
【０００３】
トランジスタ形成プロセス（フロントエンド）後の多層配線プロセス（バックエンド）においてＣｕ配線を形成する際に、一般的にＣｕはドライエッチングが容易ではない為に、ダマシン法を用いてＣｕ配線を形成する。図７は従来のデュアルダマシン構造による半導体素子を模式的に示した図であり、半導体素子基板上に保護膜１が形成され、保護膜１上に層間絶縁膜２，キャップ層５，層間絶縁膜６，キャップ層７および層間絶縁膜８が積層され、層間絶縁膜２，８にはそれぞれ第１配線層４と第２配線層１２が形成され、層間絶縁膜６にはビアホールが形成され、第１配線層４と層間絶縁膜２との間にはバリアメタル３が形成され、ビアホールのＣｕおよび第２配線層１２と層間絶縁膜６，８との間にはバリアメタル１１が形成されている。また、第１配線層４とビアホール底部の間にもバリアメタル１１が存在している。
【０００４】
図７に示した従来のデュアルダマシン構造による半導体素子の形成は以下のような手順で行われる。半導体素子基板上にＣｕの拡散を防止するための保護膜を形成し、保護膜の上に層間絶縁膜を積層し、層間絶縁膜に配線パターンの溝（トレンチ）を形成し、層間絶縁膜へのＣｕ拡散を防止するためのバリアメタルを保護膜および層間絶縁膜の全面に成膜し、その後トレンチにＣｕを埋め込んで第１層配線を形成する。その後、第１層配線上にキャップ層と層間絶縁を交互に積層し、ビアホールとトレンチを形成した後にビアホールおよびトレンチの側壁にバリアメタルを成膜し、ビアホールおよびトレンチにＣｕを埋め込んで余剰Ｃｕを除去する。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述した従来のデュアルダマシン法で形成されるＣｕ配線においては、第１配線層４と第２配線層１２はビアホールの底部で異種金属であるバリアメタル１１を介して接合される。したがって、電流を流したときのエレクトロマイグレーションによるＣｕ原子の流れが、バリアメタル１１によって遮られるために不連続なものとなってしまう。配線に電流を流したときにエレクトロマイグレーションによってボイドが発生するメカニズムは、配線に高い電流密度の電流が流れると、金属原子はエレクトロンウィンドフォースにより力を受け、その結果、金属原子は電子の流れる方向に拡散し、カソード側にボイドを形成すると考えられている。
【０００６】
例えば図７に示すように、第２配線層１２からビアホールを通って第１配線層４に電子ｅ−が流れ出す場合、ビアホールの底部にあるバリアメタル１１と第１配線層４のＣｕ界面下に、Ｃｕ原子の過剰な移動による欠陥（ボイド）１３が生成されることが知られている。このボイド１３はＣｕ配線におけるエレクトロマイグレーション耐性低下の問題を引き起こすこととなる。
【０００７】
また、通常バリアメタルとして使われる金属はＣｕに比べ抵抗が高いため、ビアホール底部のバリアメタルの存在によってビア抵抗が増大してしまう。また同様に、バリアメタルを成膜することによって、トレンチ内のＣｕ膜厚が薄くなるため、実効的な配線抵抗は増大してしまう。しかし、バリアメタルは絶縁層へのＣｕ原子の拡散を抑制するため、また、絶縁層とＣｕ膜との密着性を向上するため、Ｃｕの埋め込み性を向上するため等の目的で成膜されており、通常の形成方法においては必須であり、バリアメタルの成膜を削除することは困難である。
【０００８】
本発明は、このような配線層にＣｕを用いる場合に要求されるバリアメタルの特性を活かしながらも、エレクトロマイグレーション耐性の劣化を抑制することや、ビア抵抗の低減を図ることができる半導体素子の製造方法を提供することを課題とする。
【０００９】
【課題を解決するための手段】
上述の課題を達成するために、本発明の半導体素子の製造方法では、半導体素子基板上に層間絶縁膜を形成する工程と、半導体素子基板上の層間絶縁膜に第１配線用の溝を形成する工程と、第１配線用の溝に配線金属を埋め込むことにより、第１配線層を形成する工程と、半導体素子基板上の層間絶縁膜及び第１配線層上に層間絶縁膜を積層する工程と、第１配線層上の層間絶縁膜にビアホールおよび第２配線層用の溝を形成する工程と、ビアホールおよび第２配線層用の溝の側壁部分にのみ、化学気相成長法によりバリアメタルを選択的に成膜する工程と、ビアホールおよび第２配線層用の溝に配線金属を埋め込む工程とを備え、バリアメタルを選択的に成膜する工程は、第１配線層上にバリアメタルの成膜が始まるまでの時間ｔ１が、ビアホールおよび第２配線層用の溝の側壁部分にバリアメタルの成膜が始まるまでの時間ｔ２よりも遅い条件において化学気相成長法による成膜を行うことを特徴とする。
【００１０】
ビアホール底部にバリアメタルを成膜せず、ビアホールと溝の側壁部分へのみバリアメタル成膜を行うことで、層間絶縁膜への配線金属の拡散を防止しすることができる。それと同時に、第１配線層とビアプラグの間にはバリアメタルを形成せず、第１配線層とビアプラグとの直接接続を行うことができるため、簡便に本願発明のエレクトロマイグレーション耐性に優れた半導体素子を製造することができる。
【００１２】
【発明の実施の形態】
以下、本発明を適用したデュアルダマシン構造の半導体素子の製造方法について、図面を参照しながら詳細に説明する。図１は本願発明の製造方法に係わる半導体素子を模式的に示した図であり、半導体素子基板に保護膜１，層間絶縁膜２，キャップ層５，層間絶縁膜６，キャップ層７および層間絶縁膜８が積層され、層間絶縁膜２に形成された第１配線層４と層間絶縁膜８に形成された第２配線層１２がビアプラグ１４によって電気的に接続されている。また、第１配線層４，第２配線層１２，ビアプラグ１４はＣｕで形成されており、層間絶縁膜２，層間絶縁膜６，層間絶縁膜８とＣｕの間には、Ｃｕの拡散を防止するためのバリアメタル１１が成膜されている。第１配線層４とビアプラグ１４との間にはバリアメタル１１が存在しないため、第１配線層４と第２配線層１２とビアプラグ１４を形成しているＣｕは直接接続している。
【００１３】
上述した本願発明の製造方法に係わる半導体素子では、図２に示すように、第１配線層４および第２配線層１２およびビアプラグ１４のＣｕが、異種金属であるバリアメタル１１によって遮断されておらず、結晶が連続した状態でＣｕの接合がなされている構造であり、ビアホール９底部にバリアメタル１１が無い。そのため、第２配線層１２からビアプラグ１４を通って第１配線層４に電子ｅ−が流れ出す場合、エレクトロマイグレーションによってＣｕ原子が移動したとしても、Ｃｕの結晶が連続した状態であるためにＣｕ原子の不連続発生が抑制されて、ビアプラグ１４のＣｕと第１配線層４のＣｕ接合部分においてボイドが発生することが無くなり、エレクトロマイグレーション耐性が向上する。また、ビアホール９底部にバリアメタル１１が存在しないことによって、ビア抵抗の増大を抑制することができる。
【００１４】
またビアホール９底部にバリアメタル１１が完全に無いほうが望ましいが、図３に示したように、ビアプラグ１４と第１配線層４との間でＣｕ原子が移動できるように、部分的にビアプラグ１４のＣｕと第１配線層４のＣｕとが接合されている状態となるよう、第１配線層４とビアプラグ１４との間に部分的にバリアメタル１１が形成されていてもよい。
【００１５】
さらに図示しないが、第１配線層４とビアプラグ１４との間の全面にバリアメタル１１が形成されていたとしても、第１配線層４とビアプラグ１４との間でＣｕ原子の拡散が生じる程度の非常に薄い膜としてバリアメタル１１を形成てもよい。つまり、第１配線層４とビアプラグ１４との間でＣｕ原子の移動がおこる状態を確保していることで、ビアプラグ１４と第１配線層４のＣｕ接合部分においてボイドが発生することを抑制でき、エレクトロマイグレーション耐性が向上する。
【００１６】
図４は本願発明のデュアルダマシン構造の半導体素子を製造する工程を示したものである。半導体素子基板上にトランジスタとのコンタクトホール形成が終了したのち、Ｃｕの拡散を防止するためにＳｉＮ等で保護膜１を形成し、保護膜１の上にＳｉＯＣ等の層間絶縁膜２を積層し、層間絶縁膜２上にフォトリソグラフィで配線パターンの溝（トレンチ）をレジストで形成して、ドライエッチングで層間絶縁膜２および保護膜１を除去する。その後、層間絶縁膜２へのＣｕ拡散を防止するためにＷＮ等のバリアメタル３を、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置によって保護膜１および層間絶縁膜２の全面に成膜する（図４ａ）。
【００１７】
Ｃｕ電解めっきでＣｕ成長を行うために、バリアメタル３上の全面にＣｕシードを薄く形成し、電解めっきでＣｕを成長させてＣｕ膜を溝の中に埋め込み、その後に絶縁膜上の余剰Ｃｕ膜をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学的機械的研磨）などを用いて除去する。その際、層間絶縁膜２上のバリアメタル３も化学的機械的研磨により除去する。これで第１層配線４の形成が完了する（図４ｂ）。
【００１８】
第１層配線４上にＳｉＣ等の膜であるキャップ層５、キャップ層５の上にビアホール深さ分のＳｉＯＣ等による層間絶縁膜６、層間絶縁膜６の上にＳｉＣ等の膜であるキャップ層７、キャップ層７の上に配線厚さ分のＳｉＯＣ等による層間絶縁膜８を積層する（図４ｃ）。
【００１９】
フォトリソグラフィでビアホール形状以外の部分をレジストでパターニングし、ドライエッチングでビアホール９を形成する。このとき、第１層配線４の上に形成したキャップ層５は、エッチングにより除去せずにおく（図４ｄ）。
【００２０】
次に、フォトリソグラフィで配線形状以外の部分をレジストでパターニングし、ドライエッチングを行って、層間絶縁膜８内にビアホール９とトレンチ１０（図中矢印領域）が形成される。このとき、ビアホール９はすでに底まで削り込まれているが、第１層配線４上に形成されているキャップ層５によってビアホール９の底が保護されている。その後、ビアホール９の底部にあるキャップ層５とトレンチ１０の周りに残っているキャップ層７をエッチングで除去し、ビアホール９底部に第１配線層４のＣｕがビアホール９に露出した状態の構造が形成される（図４ｅ）。
【００２１】
上述した図４ｄから図４ｅでは、ビアホール９の形成をトレンチ１０の形成よりも先に行う場合を示したが、トレンチ１０の形成をした後にビアホール９を形成する手順により構造を形成しても構わない。その後、層間絶縁膜８上と、ビアホール９およびトレンチ１０の側壁部分にＣＶＤ装置でＷＮ等のバリアメタル１１を形成する。
【００２２】
このとき、ビアホール１１底部には第１配線層４のＣｕが露出しており、ビアホール９側壁部には層間絶縁膜６，８やキャップ層５，７などの絶縁材料が露出している。層間絶縁膜６，８やキャップ層５，７などの絶縁膜上とＣｕとでは、ＣＶＤによる成膜の際にガス吸着及び解離確率が異なるので、第１配線層４のＣｕ上にバリアメタル１１であるＷＮの成膜が始まるまでの時間ｔ１が、層間絶縁膜６，８やキャップ層５，７などの絶縁膜上全面にＷＮの成膜が始まるまでの時間ｔ２よりも遅い条件で成膜を行う。特に、ｔ１時間までに、層間絶縁膜６，８やキャップ層５，７などの絶縁膜上にはＷＮが３０Å以上成膜されている条件とする。その結果、ビアホール９底部の第１配線層４であるＣｕ上にはＷＮは成膜されず、それ以外のビアホール９側壁部分の層間絶縁膜６，８やキャップ層５，７などの絶縁膜には３０Å以上のＷＮ膜が成膜される（図４ｆ）。
【００２３】
その後、Ｃｕを電解めっき成長させるためのＣｕシードをバリアメタル１１の上にＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により形成し、Ｃｕ電解めっき装置を用いてビアホール９およびトレンチ１０内部でＣｕを成長させて、ビアホール９にＣｕを埋め込んでビアプラグ１４を形成すると同時に、トレンチ１０にＣｕを埋め込んで第２配線層１２を形成する。層間絶縁膜８上に成長した余分なＣｕとバリアメタル１１を化学的機械的研磨により除去し、平坦化すると本願発明の製造方法に係わる半導体素子が形成される（図４ｇ）。これにより、第１配線層４および第２配線層１２およびビアプラグ１４のＣｕが、バリアメタル１１によって遮断されておらず、結晶が連続した状態でＣｕの接合がなされている構造の半導体素子が得られた。以下、同様のプロセスを繰り返すことによりＣｕ多層配線が完了する。
【００２４】
上記の説明では、Ｃｕ配線のバリアメタル３，１１をＷＮ膜としているが、層間絶縁膜２，６，８へのＣｕの拡散を防止するための材質であればよく、Ｔａ、ＴａＮ、Ｗ、ＷＳｉＮ、Ｔｉ、ＴｉＮ及びＴｉＳｉＮ等でも構わない。また、層間絶縁膜２，６，８をＳｉＯＣとしているが、ＳｉＯ２膜、ＳｉＯＦ膜、有機化合物膜など絶縁材料膜ならば膜種は問わない。また、キャップ層５，７をＳｉＣとしているが、ＳｉＮで形成してもよい。
【００２５】
上記半導体素子製造の一実施例として、バリアメタル１１としてのＷＮの成膜をＣＶＤ装置を用いて、プロセス圧力：４０Ｐａ、プロセスガス：ＷＦ６＝７ｓｃｃｍ、ＳｉＨ４＝４０ｓｃｃｍ、ＮＨ３＝１１ｓｃｃｍ、Ａｒ＝１００ｓｃｃｍ、基板加熱温度：３８０℃で行い、ビアホール９側壁部に露出していた層間絶縁膜６，８やキャップ層５，７などの絶縁膜上に、膜厚１００ÅのＷＮを成膜することができた。
【００２６】
また、ＰＶＤによるＣｕ成膜を、ＤＣパワー：１２ｋＷ、圧力：０．１Ｐａ、成膜温度：−２０℃で行い膜厚１５０ｎｍのＣｕを得た。また、電解めっきによるＣｕ埋め込みを、硫酸銅系Ｃｕ電解めっき液（ＥＥＪＡ製：ＭｉｃｒｏｆａｂＣｕ  ２０００  シリーズ（商品名））を用いて、めっき電流値：２．８３Ａ、めっき液温度：１８℃で行い、膜厚１．５μｍのＣｕを得た。また、層間絶縁膜８上に成長したＣｕとバリアメタル１１の化学的機械的研磨による研磨を、研磨圧力：１００ｇ／ｃｍ２、回転数：３０ｒｐｍ、回転パッド：不織布と独立発泡体の積層、スラリー：Ｈ２Ｏ２を添加したアルミナ含有スラリー、スラリー流量：１００ｃｃ／ｍｉｎ、温度：２５〜３０℃の条件で行った。
【００２７】
次に、本発明の製造方法に係わるデュアルダマシン構造の半導体素子およびその製造方法の変形例について説明する。図５は本願発明の製造方法に係わる半導体素子を模式的に示した図であり、半導体素子基板に保護膜１，層間絶縁膜２，キャップ層５，層間絶縁膜６，キャップ層７および層間絶縁膜８が積層され、層間絶縁膜２に形成された第１配線層４と層間絶縁膜８に形成された第２配線層１２がビアプラグ１４によって電気的に接続されている。また、第１配線層４，第２配線層１２，ビアプラグ１４はＣｕで形成されており、層間絶縁膜２，層間絶縁膜６，層間絶縁膜８とＣｕの間には、Ｃｕの拡散を防止するための拡散バリア層１５が形成されている。第１配線層４とビアプラグ１４との間には拡散バリア層１５が存在しないため、第１配線層４と第２配線層１２とビアプラグ１４を形成しているＣｕは直接接続している。
【００２８】
上述した本願発明の製造方法に係わる半導体素子では、図２に示した例と同様に、第１配線層４および第２配線層１２およびビアプラグ１４のＣｕが、拡散バリア層１５によって遮断されておらず、結晶がグレイン成長して結晶が連続した状態でＣｕの接合がなされている構造であり、ビアホール９底部に拡散バリア層１５が無い。そのため、第２配線層１２からビアプラグ１４を通って第１配線層４に電子ｅ−が流れ出す場合、エレクトロマイグレーションによってＣｕ原子が移動したとしても、Ｃｕの結晶が連続した状態であるためにＣｕ原子の不連続発生が抑制されて、ビアプラグ１４のＣｕと第１配線層４のＣｕ接合部分においてボイドが発生することが無くなり、エレクトロマイグレーション耐性が向上する。また、ビアホール９底部に拡散バリア層１５が存在しないことによって、ビア抵抗の増大を抑制することができる。
【００２９】
またビアホール９底部に拡散バリア層１５が完全に無いほうが望ましいが、ビアプラグ１４と第１配線層４との間でＣｕ原子移動できるように、部分的にビアプラグ１４のＣｕと第１配線層４のＣｕとが接合されている状態となるように、図３に示した例と同様に第１配線層４とビアプラグ１４との間に部分的に拡散バリア層１５が形成されていてもよい。つまり、第１配線層４とビアプラグ１４との間でＣｕ原子の移動がおこる状態を確保していることで、ビアプラグ１４と第１配線層４のＣｕ接合部分においてボイドが発生することを抑制できる。
【００３０】
図６は本願発明の製造方法に係わるデュアルダマシン構造の半導体素子を製造する工程を示したものである。半導体素子基板上にトランジスタとのコンタクトホール形成が終了したのち、Ｃｕの拡散を防止するためにＳｉＮ等で保護膜１を形成し、保護膜１の上にＳｉＯＣ等の層間絶縁膜２を積層し、層間絶縁膜２上にフォトリソグラフィで配線パターンの溝（トレンチ）をレジストで形成して、ドライエッチングで層間絶縁膜２および保護膜１を除去する。その後、層間絶縁膜２へのＣｕ拡散を防止するためにＴａＮ等のバリアメタル３を、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置によって保護膜１および層間絶縁膜２の全面に成膜する（図６ａ）。
【００３１】
Ｃｕ電解めっきでＣｕ成長を行うために、バリアメタル３上の全面にＣｕシードを薄く形成し、電解めっきでＣｕを成長させてＣｕ膜を溝の中に埋め込み、その後に絶縁膜上の余剰Ｃｕ膜をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学的機械的研磨）などを用いて除去する。その際、層間絶縁膜２上のバリアメタル３も化学的機械的研磨により除去する。これで第１層配線４の形成が完了する（図６ｂ）。
【００３２】
第１層配線４上にＳｉＣ等の膜であるキャップ層５、キャップ層５の上にビアホール深さ分のＳｉＯＣ等による層間絶縁膜６、層間絶縁膜６の上にＳｉＣ等の膜であるキャップ層７、キャップ層７の上に配線厚さ分のＳｉＯＣ等による層間絶縁膜８を積層する（図６ｃ）。
【００３３】
フォトリソグラフィでビアホール形状以外の部分をレジストでパターニングし、ドライエッチングでビアホール９を形成する。このとき、第１層配線４の上に形成したキャップ層５は、エッチングにより除去せずにおく（図６ｄ）。
【００３４】
次に、フォトリソグラフィで配線形状以外の部分をレジストでパターニングし、ドライエッチングを行って、層間絶縁膜８内にビアホール９とトレンチ１０（図中矢印領域）が形成される。このとき、ビアホール９はすでに底まで削り込まれているが、第１層配線４上に形成されているキャップ層５によってビアホール９の底が保護されている（図６ｅ）。
【００３５】
上述した図６ｄから図６ｅでは、ビアホール９の形成をトレンチ１０の形成よりも先に行う場合を示したが、トレンチ１０の形成をした後にビアホール９を形成する手順により上述の構造を形成しても構わない。その後、ビアホール９底部に露出しているキャップ層５および層間絶縁膜８上と、ビアホール９およびトレンチ１０の側壁部分に、Ｃｕの拡散を防止するための拡散バリア層１５をＮＨ３プラズマで窒化処理することで形成する。ビアホール９およびトレンチ１０の側壁部分の表面に、Ｃｕの拡散を防止する層を形成することが可能であれば上記の方法に限らない。その後、ビアホール９の底部にあるキャップ層５とトレンチ１０の周りに残っているキャップ層７を除去し、ビアホール９底部に第１配線層４のＣｕがビアホール９に露出した状態の構造が形成される（図６ｆ）。
【００３６】
その後、Ｃｕを電解めっき成長させるためのＣｕシードを拡散バリア層１５の上にＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により形成し、Ｃｕ電解めっき装置を用いてビアホール９およびトレンチ１０内部でＣｕを成長させて、ビアホール９およびトレンチ１０にＣｕを埋め込む。このときバリアメタルを成膜していないため、トレンチ１０部分とビアホール９部分の埋め込み性が悪く、埋め込み不良１６が生じたとしても構わない。（図６ｇ）。
【００３７】
ビアホール９およびトレンチ１０にＣｕを埋め込んだだけの状態では、先に述べたように、バリアメタルを形成していないことに起因して、Ｃｕの埋め込み不良１６が発生している可能性がある。そのため、半導体素子基板に高圧力処理を施すことによって、埋め込み不良１６をＣｕで充填して埋め込みを行う。高圧処理を行うと、トレンチ１０側からＣｕが押し込まれる形で、ビアホール９の底部の埋め込み不良１６部分にＣｕが充填され、埋め込み不良１６が消滅する。これにより、ビアホール９にＣｕを埋め込まれてビアプラグ１４が形成され、トレンチ１０にＣｕが埋め込まれて第２配線層１２が形成された。また高圧処理と同時に熱処理も行われるため、第１配線層４のＣｕとビアプラグ１４のＣｕが接触した状態でグレイン（結晶粒界）が成長するため、第１配線層４のＣｕとビアプラグ１４のＣｕが再結晶化して、結晶的に連続したものになる。
【００３８】
その後、層間絶縁膜８上に成長した余分なＣｕと拡散バリア層１５を化学的機械的研磨により除去し、平坦化すると本願発明の製造方法に係わる半導体素子が形成される、第１配線層４および第２配線層１２およびビアプラグ１４のＣｕが、拡散バリア層１５によって遮断されておらず、結晶が連続した状態でＣｕの接合がなされている構造の半導体素子が得られた（図６ｈ）。以下、同様のプロセスを繰り返すことによりＣｕ多層配線が完了する。
【００３９】
上記の説明では、Ｃｕ配線のバリアメタル３をＴａＮ膜としているが、層間絶縁膜２，６，８へのＣｕの拡散を防止するための材質であればよく、Ｔａ、Ｗ、ＷＳｉＮ、Ｔｉ、ＴｉＮ及びＴｉＳｉＮ等でも構わない。また、層間絶縁膜２，６，８をＳｉＯＣとしているが、ＳｉＯ２膜、ＳｉＯＦ膜、有機化合物膜など絶縁材料膜ならば膜種は問わない。また、キャップ層５，７をＳｉＣとしているが、ＳｉＮで形成してもよい。
【００４０】
上記半導体素子の製造の一実施例として、ＴａＮを成膜する際のスパッタを、ＤＣパワー：１５ｋＷ、プロセス圧力：０．１Ｐａ、プロセスガス：Ａｒ＝１０ｓｃｃｍ、Ｎ２＝２０ｓｃｃｍ、基板加熱温度：２００度で行い、膜厚２００ÅのＴａＮを得た。また、ＰＶＤによるＣｕ成膜を、ＤＣパワー：１２ｋＷ、圧力：０．１Ｐａ、成膜温度：−２０℃で行い、膜厚１５０ｎｍのＣｕを得た。また、電解めっきによるＣｕ埋め込みを、硫酸銅系Ｃｕ電解めっき液（ＥＥＪＡ製：Ｍｉｃｒｏｆａｂ  Ｃｕ  ２０００  シリーズ（商品名））を用いて、めっき電流値：２．８３Ａ、めっき液温度：１８℃で行い、膜厚１．５μｍのＣｕを得た。
【００４１】
また、半導体素子基板に高圧処理および熱処理を、圧力：１５０Ｐａ、温度：４００℃、処理時間：６０分の条件で高圧処理を行って、埋め込み不良を消滅させ、Ｃｕのグレイン成長を行った。また、層間絶縁膜８上に成長したＣｕとバリアメタル１１の化学的機械的研磨による研磨を、研磨圧力：１００ｇ／ｃｍ２、回転数：３０ｒｐｍ、回転パッド：不織布と独立発泡体の積層、スラリー：Ｈ２Ｏ２を添加したアルミナ含有スラリー、スラリー流量：１００ｃｃ／ｍｉｎ、温度：２５〜３０℃の条件で行った。
【００４２】
【発明の効果】
本発明の半導体素子の製造方法は、層間絶縁膜のみにバリアメタル膜を成膜し、かつ同時にビアホール底部のＣｕにはバリアメタルを成膜しないことを特徴としているので、従来のＣｕ配線デュアルダマシン法と比較して、工程数を増加させること無く高信頼性かつ低抵抗のＣｕ配線構造を実現することができる。
【００４４】
また、高圧処理によってビアホールとトレンチへＣｕ埋め込みを行ってビアプラグと上層配線を形成することで、下層配線とビアプラグのＣｕがグレイン（結晶粒界）が成長して結晶的に連続になり、ボイドの発生を抑制することができる。また、層間絶縁膜上のメタル膜を除去する工程において、Ｃｕ膜の除去のみを行うために、化学的機械的研磨等の工程が容易になることも期待できる。
【図面の簡単な説明】
【図１】本願発明の多層配線構造の半導体素子を模式的に示す断面図である。
【図２】本願発明の多層配線構造の半導体素子に電流を流した場合を模式的に示す断面図である。
【図３】ビアプラグと第１配線層間でのＣｕ原子の動きを模式的に示す断面図である。
【図４】本願発明の多層配線構造の半導体素子を製造する工程断面図である。
【図５】本願発明の多層配線構造の半導体素子の変形例を示す断面図である。
【図６】多層配線構造の半導体素子を製造する変形例の工程断面図である。
【図７】従来のデュアルダマシン構造による半導体素子とボイドの発生を示す断面図である。
【符号の説明】
１          保護膜
２、６、８  層間絶縁膜
３、１１    バリアメタル
４          第１層配線
５、７      キャップ層
９          ビアホール
１０        トレンチ
１２        第２配線層
１３        ボイド
１４        ビアプラグ
１５        拡散バリア層
１６        埋め込み不良
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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