(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板上にポジ型のフォトレジスト膜を堆積する工程、
（ｂ）前記ポジ型のフォトレジスト膜に第１のマスクパターンを露光する工程、
（ｃ）前記ポジ型のフォトレジスト膜に前記第１のマスクパターンに重なるように第２のマスクパターンを露光する工程、
（ｄ）前記（ｂ），（ｃ）工程後、前記ポジ型のフォトレジスト膜に対して現像処理を施すことにより、前記半導体基板上にポジ型のフォトレジスト膜からなるフォトレジストパターンを形成する工程、
（ｅ）前記フォトレジストパターンをマスクとして、前記半導体基板に対してエッチング処理を施すことにより、前記半導体基板に所定のパターンを転写する工程を有し、
前記第１のマスクパターンは、ラインパターンを転写するパターンを有し、
前記第２のマスクパターンは、前記ラインパターンを分断する複数の主光透過パターン、その周囲において前記主光透過パターンの中心と中心を同一にする六角形の角部に配置され前記ポジ型のフォトレジスト膜には転写されない寸法に形成された複数の補助光透過パターン、前記主光透過パターンと補助光透過パターンとのいずれか一方に配置され透過光に位相差を生じさせる位相シフタを有し、
前記主光透過パターンの中心を通過する第１方向の軸上に沿って隣接する主光透過パターンのピッチは、前記主光透過パターンの中心を通過する軸であって前記第１方向に対して垂直に交差する第２方向の軸上に沿って隣接する主光透過パターンのピッチよりも長いことを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、
前記第１のマスクパターンは、ライン状に形成された複数の遮光パターン、それを挟むように配置された一対の光透過パターン、前記一対の光透過パターンのいずれか一方に配置され透過光に位相差を生じさせる位相シフタを有することを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１記載の半導体集積回路装置の製造方法において、
前記主光透過パターンの周囲の補助光透過パターンは、前記主光透過パターンの中心を通過する前記第１方向の軸上に配置され、前記第１方向に対して垂直に交差する前記第２方向の軸上に配置されず、その第２方向の軸を中心線として対称に配置されることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項１記載の半導体集積回路装置の製造方法において、
前記第２方向の軸上に沿って隣接する主光透過パターンのピッチは、最近接ピッチであり、露光処理における露光光の波長をλ、露光装置の光学レンズの開口数をＮＡとすると、前記最近接ピッチは、前記半導体基板上の寸法換算で０．６６／（λ／ＮＡ）〜０．９／（λ／ＮＡ）ｎｍの範囲であることを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項１記載の半導体集積回路装置の製造方法において、
前記第１のマスクパターンおよび前記第２のマスクパターンを同一マスク基板に形成したフォトマスクを用いて露光処理を行うことを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項５記載の半導体集積回路装置の製造方法において、
前記第１のマスクパターンを用いた露光処理と、前記第２のマスクパターンを用いた露光処理とをスキャンニング露光処理とすることを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項１記載の半導体集積回路装置の製造方法において、
前記第１のマスクパターンを用いた露光処理の条件と、前記第２のマスクパターンを用いた露光処理の条件とを同一とすることを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項１記載の半導体集積回路装置の製造方法において、
前記（ｂ）工程は、前記第１のマスクパターンが形成された第１のフォトマスクを用いて露光処理を行い、
前記（ｃ）工程は、前記第１のフォトマスクとは異なるフォトマスクであって前記第２のマスクパターンが形成された第２のフォトマスクを用いて露光処理を行うことを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項８記載の半導体集積回路装置の製造方法において、
前記第１のマスクパターンを用いた露光処理と、前記第２のマスクパターンを用いた露光処理とをスキャンニング露光処理とすることを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項１記載の半導体集積回路装置の製造方法において、
前記所定のパターンがＤＲＡＭの活性領域のパターンであることを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
請求項１０記載の半導体集積回路装置の製造方法において、
前記活性領域のパターンの長手方向の隣接間隔は、前記ＤＲＡＭの１本分のワード線が配置される程度の寸法であることを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
請求項１０記載の半導体集積回路装置の製造方法において、
前記活性領域のパターンの長手方向は、前記ＤＲＡＭのワード線の長手方向に対して傾斜していることを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
請求項１２記載の半導体集積回路装置の製造方法において、
前記活性領域のパターンの描画パターンをレイアウトする際に、その活性領域のパターンをエネルギービームの１ショットで転写可能な複数の矩形に分割してレイアウトすることを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
（ａ）半導体基板上にポジ型のフォトレジスト膜を堆積する工程、
（ｂ）前記ポジ型のフォトレジスト膜に第１のマスクパターンを露光する工程、
（ｃ）前記ポジ型のフォトレジスト膜に前記第１のマスクパターンに重なるように第２のマスクパターンを露光する工程、
（ｄ）前記（ｂ），（ｃ）工程後、前記ポジ型のフォトレジスト膜に対して現像処理を施すことにより、前記半導体基板上にポジ型のフォトレジスト膜からなるフォトレジストパターンを形成する工程、
（ｅ）前記フォトレジストパターンをマスクとして、前記半導体基板に対してエッチング処理を施すことにより、前記半導体基板に所定のパターンを転写する工程を有し、
前記第１のマスクパターンは、ラインパターンを転写するパターンを有し、
前記第２のマスクパターンは、前記ラインパターンを分断する複数の主光透過パターン、その周囲に配置され前記ポジ型のフォトレジスト膜には転写されない寸法に形成された複数の補助光透過パターン、前記主光透過パターンと補助光透過パターンとのいずれか一方に配置され透過光に位相差を生じさせる位相シフタを有し、
前記主光透過パターンの周囲の補助光透過パターンは、前記主光透過パターンの中心を通過する第１方向の軸上に配置され、前記第１方向に対して垂直に交差する第２方向の軸上に配置されず、その第２方向の軸を中心線として対称に配置され、
前記主光透過パターンの中心を通過する前記第１方向の軸上に沿って隣接する主光透過パターンのピッチは、前記主光透過パターンの中心を通過する軸であって前記第１方向に対して垂直に交差する前記第２方向の軸上に沿って隣接する主光透過パターンのピッチよりも長いことを特徴とする半導体集積回路装置の製造方法。
【請求項１５】
（ａ）半導体基板上にポジ型のフォトレジスト膜を堆積する工程、
（ｂ）前記ポジ型のフォトレジスト膜に第１のマスクパターンを露光する工程、
（ｃ）前記ポジ型のフォトレジスト膜に前記第１のマスクパターンに重なるように第２のマスクパターンを露光する工程、
（ｄ）前記（ｂ），（ｃ）工程後、前記ポジ型のフォトレジスト膜に対して現像処理を施すことにより、前記半導体基板上にポジ型のフォトレジスト膜からなるフォトレジストパターンを形成する工程、
（ｅ）前記フォトレジストパターンをマスクとして、前記半導体基板に対してエッチング処理を施すことにより、前記半導体基板に所定のパターンを転写する工程を有し、
前記第１のマスクパターンは、ラインパターンを転写するパターンを有し、
前記第２のマスクパターンは、複数のユニットセルを規則的に配置してなり、
前記複数のユニットセルの各々は、第１方向の軸上に中心を配置する２個の主光透過パターン、前記第１方向に対して垂直に交差する第２方向の軸上に中心を配置する２個の主光透過パターン、前記第１方向の軸上に配置され、前記第２方向の軸上に配置されず前記第２方向の軸を中心線として対称に配置された２個の補助光透過パターン、前記主光透過パターンおよび補助光透過パターンのいずれか一方に配置され透過光に位相差を生じさせる位相シフタを有し、
前記主光透過パターンの中心を通過する前記第１方向の軸上に沿って隣接する主光透過パターンのピッチは、前記主光透過パターンの中心を通過する軸であって、前記第１方向に対して垂直に交差する前記第２方向の軸上に沿って隣接する主光透過パターンのピッチよりも長いことを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
請求項１５記載の半導体集積回路装置の製造方法において、
前記第１のマスクパターンは、ライン状に形成された複数の遮光パターン、それを挟むように配置された一対の光透過パターン、前記一対の光透過パターンのいずれか一方に配置され透過光に位相差を生じさせる位相シフタを有することを特徴とする半導体集積回路装置の製造方法。
【請求項１７】
請求項１５記載の半導体集積回路装置の製造方法において、
前記第２方向の軸上に沿って隣接する主光透過パターンのピッチは、最近接ピッチであり、露光処理における露光光の波長をλ、露光装置の光学レンズの開口数をＮＡとすると、前記最近接ピッチは、前記半導体基板上の寸法換算で０．６６／（λ／ＮＡ）〜０．９／（λ／ＮＡ）ｎｍの範囲であることを特徴とする半導体集積回路装置の製造方法。
【請求項１８】
請求項１５記載の半導体集積回路装置の製造方法において、
前記第１のマスクパターンおよび前記第２のマスクパターンを同一マスク基板に形成したフォトマスクを用いて露光処理を行うことを特徴とする半導体集積回路装置の製造方法。
【請求項１９】
請求項１８記載の半導体集積回路装置の製造方法において、
前記第１のマスクパターンを用いた露光処理と、前記第２のマスクパターンを用いた露光処理とをスキャンニング露光処理とすることを特徴とする半導体集積回路装置の製造方法。
【請求項２０】
請求項１５記載の半導体集積回路装置の製造方法において、
前記第１のマスクパターンを用いた露光処理の条件と、前記第２のマスクパターンを用いた露光処理の条件とを同一とすることを特徴とする半導体集積回路装置の製造方法。
【請求項２１】
請求項１５記載の半導体集積回路装置の製造方法において、
前記（ｂ）工程は、前記第１のマスクパターンが形成された第１のフォトマスクを用いて露光処理を行い、
前記（ｃ）工程は、前記第１のフォトマスクとは異なるフォトマスクであって前記第２のマスクパターンが形成された第２のフォトマスクを用いて露光処理を行うことを特徴とする半導体集積回路装置の製造方法。
【請求項２２】
請求項２１記載の半導体集積回路装置の製造方法において、
前記第１のマスクパターンを用いた露光処理と、前記第２のマスクパターンを用いた露光処理とをスキャンニング露光処理とすることを特徴とする半導体集積回路装置の製造方法。
【請求項２３】
請求項１５記載の半導体集積回路装置の製造方法において、
前記所定のパターンがＤＲＡＭの活性領域のパターンであることを特徴とする半導体集積回路装置の製造方法。
【請求項２４】
請求項２３記載の半導体集積回路装置の製造方法において、
前記活性領域のパターンの長手方向の隣接間隔は、前記ＤＲＡＭの１本分のワード線が配置される程度の寸法であることを特徴とする半導体集積回路装置の製造方法。
【請求項２５】
請求項２３記載の半導体集積回路装置の製造方法において、
前記活性領域のパターンの長手方向は、前記ＤＲＡＭのワード線の長手方向に対して傾斜していることを特徴とする半導体集積回路装置の製造方法。
【請求項２６】
請求項２５記載の半導体集積回路装置の製造方法において、
前記活性領域のパターンの描画パターンをレイアウトする際に、その活性領域のパターンをエネルギービームの１ショットで転写可能な複数の矩形に分割してレイアウトすることを特徴とする半導体集積回路装置の製造方法。
【請求項２７】
（ａ）半導体基板上にポジ型のフォトレジスト膜を堆積する工程、
（ｂ）前記ポジ型のフォトレジスト膜に第１のマスクパターンを露光する工程、
（ｃ）前記ポジ型のフォトレジスト膜に前記第１のマスクパターンに重なるように第２のマスクパターンを露光する工程、
（ｄ）前記（ｂ），（ｃ）工程後、前記ポジ型のフォトレジスト膜に対して現像処理を施すことにより、前記半導体基板上にポジ型のフォトレジスト膜からなるフォトレジストパターンを形成する工程、
（ｅ）前記フォトレジストパターンをマスクとして、前記半導体基板に対してエッチング処理を施すことにより、前記半導体基板の絶縁膜にホールパターンを転写する工程を有し、
前記第１のマスクパターンは、前記ホールパターンの第１のホールパターンを転写するパターンを有し、
前記第２のマスクパターンは、前記ホールパターンの第２のホールパターンを転写する複数の主光透過パターン、その周囲において前記主光透過パターンの中心と中心を同一にする六角形の角部に配置され前記ポジ型のフォトレジスト膜には転写されない寸法に形成された複数の補助光透過パターン、前記主光透過パターンと補助光透過パターンとのいずれか一方に配置され透過光に位相差を生じさせる位相シフタを有し、
前記主光透過パターンの中心を通過する第１方向の軸上に沿って隣接する主光透過パターンのピッチは、前記主光透過パターンの中心を通過する軸であって前記第１方向に対して垂直に交差する第２方向の軸上に沿って隣接する主光透過パターンのピッチよりも長いことを特徴とする半導体集積回路装置の製造方法。
【請求項２８】
請求項２７記載の半導体集積回路装置の製造方法において、
前記第１のマスクパターンは、前記第１のホールパターンを転写する複数の光透過パターン、前記複数の光透過パターン間に配置された遮光パターン、前記遮光パターンを挟んで互いに隣接する前記光透過パターンのいずれか一方に配置され透過光に位相差を生じさせる位相シフタを有することを特徴とする半導体集積回路装置の製造方法。
【請求項２９】
請求項２７記載の半導体集積回路装置の製造方法において、
前記第２のマスクパターンにおいて前記主光透過パターンの周囲の補助光透過パターンは、前記主光透過パターンの中心を通過する前記第１方向の軸上に配置され、前記第１方向に対して垂直に交差する前記第２方向の軸上に配置されず、その第２方向の軸を中心線として対称に配置されることを特徴とする半導体集積回路装置の製造方法。
【請求項３０】
請求項２７記載の半導体集積回路装置の製造方法において、
前記第２方向の軸上に沿って隣接する主光透過パターンのピッチは最近接ピッチであり、露光処理における露光光の波長をλ、露光装置の光学レンズの開口数をＮＡとすると、前記最近接ピッチは、前記半導体基板上の寸法換算で０．６６／（λ／ＮＡ）〜０．９／（λ／ＮＡ）ｎｍの範囲であることを特徴とする半導体集積回路装置の製造方法。
【請求項３１】
請求項２７記載の半導体集積回路装置の製造方法において、
前記第１のマスクパターンおよび前記第２のマスクパターンを同一マスク基板に形成したフォトマスクを用いて露光処理を行うことを特徴とする半導体集積回路装置の製造方法。
【請求項３２】
請求項３１記載の半導体集積回路装置の製造方法において、
前記第１のマスクパターンを用いた露光処理と、前記第２のマスクパターンを用いた露光処理とをスキャンニング露光処理とすることを特徴とする半導体集積回路装置の製造方法。
【請求項３３】
請求項２７記載の半導体集積回路装置の製造方法において、
前記第１のマスクパターンを用いた露光処理の条件と、前記第２のマスクパターンを用いた露光処理の条件とを同一とすることを特徴とする半導体集積回路装置の製造方法。
【請求項３４】
請求項２７記載の半導体集積回路装置の製造方法において、
前記（ｂ）工程は、前記第１のマスクパターンが形成された第１のフォトマスクを用いて露光処理を行い、
前記（ｃ）工程は、前記第１のフォトマスクとは異なるフォトマスクであって前記第２のマスクパターンが形成された第２のフォトマスクを用いて露光処理を行うことを特徴とする半導体集積回路装置の製造方法。
【請求項３５】
請求項３４記載の半導体集積回路装置の製造方法において、
前記第１のマスクパターンを用いた露光処理と、前記第２のマスクパターンを用いた露光処理とをスキャンニング露光処理とすることを特徴とする半導体集積回路装置の製造方法。
【請求項３６】
請求項２７記載の半導体集積回路装置の製造方法において、
前記ホールパターンのうちの第１のホールパターン内にはＤＲＡＭの情報蓄積容量素子に接続されるホール内配線が形成され、前記ホールパターンのうちの第２のホールパターン内にはＤＲＡＭのデータ線に接続されるホール内配線が形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項３７】
（ａ）半導体基板上にポジ型のフォトレジスト膜を堆積する工程、
（ｂ）前記ポジ型のフォトレジスト膜に第１のマスクパターンを露光する工程、
（ｃ）前記ポジ型のフォトレジスト膜に前記第１のマスクパターンに重なるように第２のマスクパターンを露光する工程、
（ｄ）前記（ｂ），（ｃ）工程後、前記ポジ型のフォトレジスト膜に対して現像処理を施すことにより、前記半導体基板上にポジ型のフォトレジスト膜からなるフォトレジストパターンを形成する工程、
（ｅ）前記フォトレジストパターンをマスクとして、前記半導体基板に対してエッチング処理を施すことにより、前記半導体基板の絶縁膜にホールパターンを転写する工程を有し、
前記第１のマスクパターンは、前記ホールパターンの第１のホールパターンを転写するパターンを有し、
前記第２のマスクパターンは、前記ホールパターンの第２のホールパターンを転写する複数の主光透過パターン、その周囲に配置され前記ポジ型のフォトレジスト膜には転写されない寸法に形成された複数の補助光透過パターン、前記主光透過パターンと補助光透過パターンとのいずれか一方に配置され透過光に位相差を生じさせる位相シフタを有し、
前記第２のマスクパターンにおいて前記主光透過パターンの周囲の補助光透過パターンは、前記主光透過パターンの中心を通過する第１方向の軸上に配置され、前記第１方向に対して垂直に交差する第２方向の軸上に配置されず、その第２方向の軸を中心線として対称に配置され、
前記主光透過パターンの中心を通過する前記第１方向の軸上に沿って隣接する主光透過パターンのピッチは、前記主光透過パターンの中心を通過する軸であって前記第１方向に対して垂直に交差する前記第２方向の軸上に沿って隣接する主光透過パターンのピッチよりも長いことを特徴とする半導体集積回路装置の製造方法。
【請求項３８】
（ａ）半導体基板上にポジ型のフォトレジスト膜を堆積する工程、
（ｂ）前記ポジ型のフォトレジスト膜に第１のマスクパターンを露光する工程、
（ｃ）前記ポジ型のフォトレジスト膜に前記第１のマスクパターンに重なるように第２のマスクパターンを露光する工程、
（ｄ）前記（ｂ），（ｃ）工程後、前記ポジ型のフォトレジスト膜に対して現像処理を施すことにより、前記半導体基板上にポジ型のフォトレジスト膜からなるフォトレジストパターンを形成する工程、
（ｅ）前記フォトレジストパターンをマスクとして、前記半導体基板に対してエッチング処理を施すことにより、前記半導体基板の絶縁膜にホールパターンを転写する工程を有し、
前記第１のマスクパターンは、前記ホールパターンの第１のホールパターンを転写するパターンを有し、
前記第２のマスクパターンは、複数のユニットセルを規則的に配置してなり、
前記複数のユニットセルの各々は、前記ホールパターンの第２のホールパターンを転写するパターンであって第１方向の軸上に中心を配置する２個の主光透過パターン、前記ホールパターンの第２のホールパターンを転写するパターンであって前記第１方向に対して垂直に交差する第２方向の軸上に中心を配置する２個の主光透過パターン、前記第１方向の軸上に配置され、前記第２方向の軸上に配置されず前記第２方向の軸を中心線として対称に配置された２個の補助光透過パターン、前記主光透過パターンおよび補助光透過パターンのいずれか一方に配置され透過光に位相差を生じさせる位相シフタを有し、
前記主光透過パターンの中心を通過する前記第１方向の軸上に沿って隣接する主光透過パターンのピッチは、前記主光透過パターンの中心を通過する軸であって、前記第１方向に対して垂直に交差する前記第２方向の軸上に沿って隣接する主光透過パターンのピッチよりも長いことを特徴とする半導体集積回路装置の製造方法。
【請求項３９】
請求項３８記載の半導体集積回路装置の製造方法において、
前記第１のマスクパターンは、前記第１のホールパターンを転写する複数の光透過パターン、前記複数の光透過パターン間に配置された遮光パターン、前記遮光パターンを挟んで互いに隣接する前記光透過パターンのいずれか一方に配置され透過光に位相差を生じさせる位相シフタを有することを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、半導体集積回路装置の製造工程における露光技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
大規模半導体集積回路等のような固体素子における極微細パターンの形成には、主に光リソグラフィ法の一つである縮小投影露光法が用いられている。この方法は、フォトマスクあるいはレチクル（以下、マスクと言う）に形成されたマスクパターンを結像光学系を用いて基板上に縮小転写する方法である。
【０００３】
縮小投影露光法における解像度の向上は、結像光学系の高開口数（ＮＡ）化、露光光の短波長化により推進されている。しかし、それ以上に固体素子の最小加工寸法の微細化要求があるため、変形照明露光法、位相シフトマスク露光法といった、いわゆる超解像露光法の開発、適用が進められている。
【０００４】
位相シフトマスク露光法には、例えばレベンソン型位相シフトマスク、ハーフトーン型位相シフトマスクおよび補助パターン配置型位相シフトマスク等がある。レベンソン型位相シフトマスクは、マスク上における互いに隣接した開口部（光透過領域）間を透過した露光光間に１８０度の位相差を生じさせるマスクであり、パターンの配置ピッチが微細な領域において解像度を大幅に向上させる効果がある。例えばＫｒＦエキシマレーザ光を露光光に用いる縮小投影露光法において、通常のマスクを用いた場合には充分な解像度を得ることの難しい最小加工ピッチ以下の寸法領域においても、レベンソン型位相シフトマスクを用いることにより、解像特性を大きく改善することができる。また、ハーフトーン型位相シフトマスクは、マスク基板上に遮光膜の代わりにハーフトーン膜を形成したマスクである。ハーフトーン膜は、露光光を数％透過し、かつハーフトーン膜を透過した露光光とハーフトーン膜が除去された開口部を透過した露光光との間に１８０度の位相差を生じさせる機能を有している。
【０００５】
また、補助パターン配置型位相シフトマスクは、主開口部の周辺に、半導体ウエハ上には解像しない程度の大きさで、かつ主開口部を透過した露光光との間に１８０度の位相差を生じさせる補助パターンを配置したマスクであり、マスクパターンが密集して配置されていないような場合に用いることができる。例えば孤立ホールパターン転写用のマスクパターンにおいて、半導体ウエハ上に転写される主開口部の上下、左右の平面位置に半導体ウエハ上に転写されない寸法で、かつ主開口部を透過した露光光に対して１８０度の位相差を生じさせる補助パターンを配置する構造がある。これにより、主開口部の光強度プロファイルを改善して、解像特性を向上させることができる。この方法については、例えば特開平５−１９４４６号公報に記載があり、密集パターン端部等での解像性を向上させるべく、密集パターンの端部、孤立パターンの周囲に補助パターンを配置する技術が開示されている。また、例えば特開平６−１２３９６３号公報には、隣接パターン間に補助パターンを配置する際に、隣接する補助パターンの各々を透過した光が干渉し合わないように、各々の補助パターンを斜めに配置するか、または、補助パターンを主開口に対して１つ配置する技術が開示されている。また、例えば特開平６−２８９５９１号公報には、主開口の配置自由度を向上させるべく、補助パターンを主開口に対して対称的にずらして配置する技術が開示されている。また、例えば特開平８−２９７３５９号公報には、マスクパターンのレイアウトを容易にすべく、主開口と補助パターンとを１単位セルとして、マスクパターンをレイアウトする技術が開示されている。また、例えば特開平１１−８４６２５号公報には、転写パターン形状補正と解像度の向上とを図るべく、主開口と補助パターン、密集主開口でのシフタの千鳥配置、メモリマット端に補助パターンを配置する構造が開示されている。
【０００６】
【発明が解決しようとする課題】
ところで、上記光リソグラフィ技術においては、以下の課題があることを本発明者は見出した。
【０００７】
すなわち、上記したようにレベンソン型位相シフトマスク技術は、密集した極微細パターンの解像性を向上させるには有効であるが、互いに隣接する主開口部の各々を透過した光の位相差を１８０度とするように位相シフタを配置せねばならないため、マスクパターンの配置によっては位相シフタを適切に配置できない場合が生じるという課題がある。
【０００８】
また、補助パターン配置型位相シフトマスク技術において、主開口部の上下左右あるいは４５度斜め方向に補助シフタパターンを配置する場合、隣接する補助パターンを透過した各々の光が干渉し合ってしまうので、その補助パターンを適切に配置できない場合が生じるという課題がある。
【０００９】
すなわち、微細パターンが高密度化されるにつれて、ただ単純に位相シフタや補助パターンを配置することが困難となる。このため、パターンの転写に際して充分なプロセス裕度を確保することができず、パターンの形状不良や寸法精度の劣化等のような転写特性不良を招いたり、パターンの微細・高集積を阻害したりするという問題がある。
【００１０】
本発明の目的は、高密度に配置される半導体集積回路パターンを充分なプロセス裕度で転写することのできる技術を提供することにある。
【００１１】
また、本発明の目的は、半導体集積回路パターンの転写特性を向上させることのできる技術を提供することにある。
【００１２】
また、本発明の目的は、半導体集積回路パターンの微細・高集積を推進することのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
すなわち、本発明は、密集されたパターンを、位相シフタを配置することが可能な複数のマスクパターンに分割し、それを多重露光することにより、半導体基板上に所定のパターンを転写するものである。
【００１６】
また、本発明は、半導体基板上にポジ型のフォトレジスト膜を堆積する工程、前記ポジ型のフォトレジスト膜に第１のマスクパターンを露光する第１露光工程、前記ポジ型のフォトレジスト膜に前記第１のマスクパターンに重なるように第２のマスクパターンを露光する第２露光工程、前記第１，第２露光工程後、前記ポジ型レジスト膜に対して現像処理を施すことにより、前記半導体基板上にポジ型のフォトレジスト膜からなるフォトレジストパターンを形成する工程、前記フォトレジストパターンをマスクとして、前記半導体基板に対してエッチング処理を施すことにより、前記半導体基板に所定のパターンを転写する工程を有し、前記第１のマスクパターンは、ラインパターンを転写するパターンを有し、前記第２のマスクパターンは、前記ラインパターンを分断する複数の主光透過パターン、その周囲において前記主光透過パターンからの距離が略等距離となるように配置され前記ポジ型のフォトレジスト膜には転写されない寸法に形成された複数の補助光透過パターン、前記主光透過パターンと補助光透過パターンとのいずれか一方に配置され透過光に位相差を生じさせる位相シフタを有するものである。
【００１７】
また、本発明は、半導体基板上にポジ型のフォトレジスト膜を堆積する工程、前記ポジ型のフォトレジスト膜に第１のマスクパターンを露光する第１露光工程、前記ポジ型のフォトレジスト膜に前記第１のマスクパターンに重なるように第２のマスクパターンを露光する第２露光工程、前記第１，第２露光工程後、前記ポジ型レジスト膜に対して現像処理を施すことにより、前記半導体基板上にポジ型のフォトレジスト膜からなるフォトレジストパターンを形成する工程、前記フォトレジストパターンをマスクとして、前記半導体基板に対してエッチング処理を施すことにより、前記半導体基板の絶縁膜にホールパターンを転写する工程を有し、前記第１のマスクパターンは、前記ホールパターンの第１のホールパターンを転写するパターンを有し、前記第２のマスクパターンは、前記ホールパターンの第２のホールパターンを転写する複数の主光透過パターン、その周囲において前記主光透過パターンからの距離が略等距離となるように配置され前記ポジ型のフォトレジスト膜には転写されない寸法に形成された複数の補助光透過パターン、前記主光透過パターンと補助光透過パターンとのいずれか一方に配置され透過光に位相差を生じさせる位相シフタを有するものである。
【００１８】
【発明の実施の形態】
１．紫外光：半導体分野では４００nm前後から短波長で５０nm以下程度までの電磁波を言うが、３００nmより長波長を近紫外域、それ以下の短波長領域を遠紫外域と呼び、２００nm以下を特に真空紫外域と言う。光源としては水銀アークランプ等のi線（波長：３６５nm）、KrFエキシマレーザ（波長：２４８nm）、ArF（波長：１９３ｎｍ）及びF2（波長：１５７ｎｍ）エキシマレーザ等がある。
【００１９】
２．スキャンニング露光：細いスリット状の露光帯を、半導体ウエハとフォトマスク（又はレチクル、本願でフォトマスクと言うときはレチクルも含む広い概念を示す）に対して、スリットの長手方向と直交する方向に（斜めに移動させてもよい）相対的に連続移動（走査）させることによって、フォトマスク上の回路パターンを半導体ウエハ上の所望の部分に転写する露光方法。
【００２０】
３．ステップアンドスキャン露光：上記スキャンニング露光とステッピング露光を組み合わせてウエハ上の露光すべき部分の全体を露光する方法であり、上記スキャンニング露光の下位概念に当たる。
【００２１】
４．フォトマスク（光学マスク）：基板上に光を遮光するパターンや光の位相を変化させるパターンを形成したもの。基板上とは、基板上面、基板上面に近接した内部領域または上空領域を含む（上面に近接した別の基板上に配置しても良い）。通常のフォトマスク（バイナリマスク）とは、基板上に光を遮光するパターンと光を透過するパターンとでマスクパターンを形成した一般的なフォトマスクのことを言う。以下、フォトマスクを単にマスクという。
【００２２】
５．基板溝シフタ：石英等の透明マスク基板自体の表面に凹部を形成した位相シフタ。基板自体の表面とは、基板の表面に基板と材質が類似した膜を形成したものを含むものとする。
【００２３】
６．基板上薄膜溝シフタ：基板上の遮光膜下に、シフタとして作用する目的に適合した厚さのシフタ膜を形成して、下地基板とのエッチング速度差等を利用する等して形成した溝型シフタ。
【００２４】
７．溝シフタ：上記基板溝シフタ及び基板上薄膜溝シフタ等を含む上位概念で、遮光膜より下層の透明膜、透明基板等に凹部を形成したシフタ一般を言う。これに対して、遮蔽膜上にシフタ膜を配置する方式をシフタ膜上置き方式又は上置きシフタという。
【００２５】
８．微細庇型溝シフタ：溝シフタの周辺（幅の狭い断面方向）で遮光膜が石英基板等の凹部側壁上端から凹部の内側へオーバハング状（又は庇状に）に、突き出た部分の長さPが単色露光光の波長λを基準とした場合に、４０％（P／λ＝４０％を「庇長さ」と言う）以下である場合を言う。
【００２６】
９．シフタの深さ：シフタ部の基板掘り込み深さは露光波長に依存し、位相を１８０度反転させる深さＺは、Ｚ＝λ／（２（ｎ−１））で表される。ただし、ｎは所定の露光波長の露光光に対する基板の屈折率、λは露光波長である。
【００２７】
１０．位相シフタ（位相シフトマスクパターン）：少なくとも一つの位相シフタを有するマスク開口パターンを含むマスク上の回路パターン。例えば、ステッピング露光の単一ショット領域（ワンステップで露光する範囲）又はスキャンニング露光での単一のスキャンニングで露光する領域に対応するマスク上の回路パターン群で、例えば半導体ウエハ上の単位チップ領域又はその整数倍に相当するマスク基板上のマスクパターン（回路パターン）等を言う。
【００２８】
１１．補助光透過パターン（補助マスクパターン）：一般に半導体ウエハ上に投影されたとき、その開口パターンに対応する独立した像を形成しないマスク上の開口パターンを言う。
【００２９】
１２．レベンソン型位相シフトマスク：空間周波数変調型位相シフトマスクとも呼ばれ、一般に遮光膜に遮光領域で隔てられ、相互に近接して複数の開口を設け、その位相を交互に反転した開口群から成る位相シフトマスク。大まかに分類すると、ラインアンドスペースパターンと交互反転ホールパターン（コンタクトホール用レベンソンパターンとも言う）等がある。
【００３０】
１３．補助パターン配置型位相シフトマスク：大まかに分類すると、孤立したラインパターンとホールパターン用に分類され、前者の代表は実開口パターンとその両側に設けられた補助シフタパターン（この位相反転パターンも等価である）であり、後者の代表はアウトリガタイプのホールパターン（中央の実開口とその周辺に設けられた複数の補助開口からなる）である。しかし、上記レベンソン型位相シフトマスクのマスクパターンの端部又は周辺には補助開口や補助シフタが設けられるので、実際のパターンでは両方式が混合する場合が多い。
【００３１】
１４．位相シフトマスク：本願で単に位相シフトマスクと言うときは、これらを総称して言うものとする。
【００３２】
１５．半導体ウエハ（以下、単にウエハという）または半導体基板とは、半導体集積回路の製造に用いるシリコン単結晶基板、ＳＯＩ基板（一般にほぼ平面円形状）、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板を言う。また、本願において半導体集積回路装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものの他、特に、そうでない旨明示された場合を除き、ＴＦＴ（Tin-Film-Transistor）およびＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。
【００３３】
１６．遮光領域、遮光パターン、遮光膜または遮光と言うときは、その領域に照射される露光光のうち、４０％未満を透過させる光学特性を有することを示す。一般に数％から３０％未満のものが使われる。一方、「光透過領域」、「光透過パターン」、「透明領域」、「透明膜」または「透明」言うときは、その領域に照射される露光光のうち、６０％以上を透過させる光学特性を有することを示す。一般に９０％以上のものが使用される。
【００３４】
１７．フォトレジストパターンは、感光性の有機膜をフォトリソグラフィの手法により、パターニングした膜パターンを言う。なお、このパターンには当該部分に関して全く開口のない単なるレジスト膜を含む。
【００３５】
１８．通常照明とは、非変形照明のことで、光強度分布が比較的均一な照明を言う。
【００３６】
１９．変形照明とは、中央部の照度を下げた照明であって、斜方照明、輪帯照明、４重極照明、５重極照明等の多重極照明またはそれと等価な瞳フィルタによる超解像技術を含む。
【００３７】
２０．解像度：パターン寸法は投影レンズの開口数ＮＡ（Numerical Aperture）と露光波長λで規格化して表現できる。本実施の形態においては、露光波長２４８ｎｍのＫｒＦエキシマレーザ光を、投影レンズのＮＡは０．６８を主に用いた。したがって、異なる波長や異なるレンズＮＡを用いる場合は、解像度Ｒは、Ｒ＝Ｋ１・λ／ＮＡ（Ｋ１はプロセスに依存して決まるある定数）で表されるので換算して用いれば良い。ただし、焦点深度ＤもＤ＝Ｋ２・λ／（ＮＡ）2（Ｋ２はプロセスに依存して決まるある定数）で表されるので、焦点深度も異なる。
【００３８】
２１．転写パターン：マスクによってウエハ上に転写されたパターンであって、具体的には上記フォトレジストパターンおよびフォトレジストパターンをマスクとして実際に形成されたウエハ上のパターンを言う。
【００３９】
２２．ホールパターン：ウエハ上で露光波長と同程度又はそれ以下の二次元的寸法を有するコンタクトホール、スルーホール等の微細パターン。一般には、マスク上では正方形またはそれに近い長方形あるいは八角形等の形状であるが、ウエハ上では円形に近くなることが多い。
【００４０】
２３．ラインパターン：所定の方向に延在する帯状のパターンをいう。
【００４１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００４２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００４３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００４４】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００４５】
また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００４６】
また、本実施の形態の説明に用いる図面においてマスクまたはそのデータを模式的に示す平面図であっても、図面を見易くするために、遮光パターンおよび位相シフタにハッチングを付す。
【００４７】
（実施の形態１）
本実施の形態においては、例えば最小設計寸法が１３０ｎｍ程度の１Ｇ（ギガ）ビットＤＲＡＭ（Dynamic Random Access Memory）級の大規模集積回路素子の製造工程に本発明を適用した場合を一例として説明する。
【００４８】
まず、そのＤＲＡＭの製造方法の一例を説明する。なお、ここでは、ＤＲＡＭの製造工程中の主として構造について説明し、その構造を形成するのための露光技術（上記マスクの構造を含む）については後述する。また、ここで用いる平面図において、左右水平方向をＸ方向とし、これに対して垂直な上下垂直方向をＹ方向として説明する。また、そのＸ方向に延びる仮想上な軸をＸ軸、Ｙ方向に延びる仮想上な軸をＹ軸という。また、メモリセルパターンは、１交点メモリセルタイプ（あるいはオープンビットライン型）のパターンレイアウトを例示する。
【００４９】
図１は、そのＤＲＡＭの製造工程中におけるメモリアレイの要部平面図を示している。また、図２〜図４は、それぞれ図１のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線の断面図を示している。ウエハ１Ｗを構成する半導体基板（以下、単に基板という）１は、例えばｐ型の単結晶シリコンからなる。基板１の主面の分離領域には、例えば溝型の分離部（トレンチアイソレーション）２が形成されている。この分離部２は、基板１に掘られた溝内に絶縁膜が埋め込まれることで形成されている。また、基板１には、その分離部２によって複数の活性領域Ｌが形成されている。各々の活性領域Ｌは、図１に示すように、その周囲が分離部２に取り囲まれることで、図１の左右上下（水平垂直：ＸＹ）方向に対して斜めの方向に細長く延びる平面島状のパターンに形成されている。各々の活性領域Ｌには、例えば２個のメモリセル選択用ＭＩＳ・ＦＥＴが、各々のソース、ドレインの一方を共有する状態で形成される。
【００５０】
活性領域ＬのＹ方向における配置ピッチ（ピッチ：対象とするパターンの中心から中心までの距離）Ｄｙ1は、例えば４２０ｎｍ程度（ウエハ上換算）である。また、活性領域ＬのＸ方向における配置ピッチＤｘ1は、例えば５２０ｎｍ程度（ウエハ上換算）である。活性領域Ｌが、Ｙ方向の１行毎にＸ方向にずれる寸法Ｄｘ２は、例えば２６０ｎｍ程度（ウエハ上換算）である。また、活性領域Ｌの短方向（幅方向：長手方向に垂直な方向）における配置ピッチＤ1は、例えば２５０ｎｍ程度（ウエハ上換算）である。さらに、活性領域Ｌの長手方向における配置間隔（間隔：対象とするパターンの対向する端から端までの距離）Ｄ2は、例えば１６０〜１８０ｎｍ程度（ウエハ上換算）である。
【００５１】
上記溝型の分離部２の形成方法は、例えば次の通りである。まず、基板１の主面上に活性領域形成用のフォトレジストパターンを形成する。このフォトレジストパターンは、上記活性領域Ｌの形成領域を覆い、それ以外の領域が露出されるようにパターン形成されている。このフォトレジストパターンについては後ほど詳細に説明する。続いて、そのフォトレジストパターンをエッチングマスクとして、基板１に対してエッチング処理を施すことにより、フォトレジストパターンから露出する基板１部分をエッチング除去する。これにより、基板１に、例えば深さ３００〜４００ｎｍ程度の溝（転写パターン）を形成する。その後、その溝の内部を含む基板１上に、例えば酸化シリコン膜からなる絶縁膜２ａをＣＶＤ(Chemical Vapor Deposition)法で６００ｎｍ程度の厚さで堆積する。この絶縁膜２ａは、例えば酸素（またはオゾン）とテトラエトキシシラン（ＴＥＯＳ：Tetraethoxysilane）とをソースガスに用いたプラズマＣＶＤ法で堆積した後、１０００℃程度のドライ酸化を行って膜を緻密化（デンシファイ）することで形成されている。その後、その絶縁膜２ａを化学機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法で研磨（ポリッシュバック）する。このとき、溝の内部の絶縁膜２ａの表面を活性領域Ｌの表面とほぼ同じ高さになるように平坦化する。このようにして溝型の分離部２を形成する。
【００５２】
その後、基板１にホウ素（Ｂ）をイオン打ち込みすることによってｐ型ウエル３を形成し、続いてｐ型ウエル３の表面をフッ酸（ＨＦ）系の洗浄液で洗浄した後、基板１を熱酸化することによってｐ型ウエル３の活性領域Ｌの表面に酸化シリコン系の清浄なゲート絶縁膜４を形成する。ゲート絶縁膜４の厚さは、例えば二酸化シリコン換算膜厚で６ｎｍ程度である。なお、ゲート絶縁膜４は、酸化シリコン系の絶縁膜よりも誘電率が高い窒化シリコン系絶縁膜、金属酸化物系絶縁膜（酸化タンタル膜、酸化チタン膜など）であっても良い。これらの絶縁膜は、基板１上にＣＶＤ法やスパッタリング法で成膜することによって形成する。
【００５３】
続く工程を図５〜図７に示す。図５は、上記ＤＲＡＭの製造工程中における図１と同一箇所の要部平面図を示し、図６および図７は、それぞれ図５のＡ−Ａ線およびＢ−Ｂ線の断面図を示している。この工程においては、基板１の主面上に複数本のワード線ＷＬ（ゲート電極５）を形成する。すなわち、基板１の主面上に、例えばリン（Ｐ）などをドープしたｎ型多結晶シリコン膜（膜厚７０ｎｍ程度）、窒化タングステン（ＷＮ）または窒化チタン（ＴｉＮ）からなるバリアメタル膜（膜厚５ｎｍ〜１０ｎｍ程度）、タングステン（Ｗ）膜（膜厚１００ｎｍ程度）およびキャップ絶縁膜６（膜厚１５０ｎｍ程度）を順次堆積した後、ワード線形成用のフォトレジストパターンをマスクにしてこれらの膜をドライエッチングすることにより、ワード線ＷＬ（ゲート電極５）を形成する。多結晶シリコン膜およびキャップ絶縁膜６はＣＶＤ法で堆積し、バリアメタル膜およびＷ膜はスパッタリング法で堆積する。キャップ絶縁膜６は、例えば窒化シリコン膜からなる。
【００５４】
このワード線ＷＬは、図５に示すように、図５のＹ方向に沿って延びる平面帯状のパターンで形成され、図５のＸ方向に沿って所定の間隔をおいて互いに平行となるように複数本配置されている。このワード線ＷＬと、上記活性領域Ｌとは、互いに斜めに交差するように配置されている。ワード線ＷＬにおいて活性領域Ｌと平面的に重なる部分が、メモリセル選択用ＭＩＳ・ＦＥＴのゲート電極５となる。上記したように各活性領域Ｌには２個のメモリセル選択用ＭＩＳ・ＦＥＴが配置されるので、各活性領域Ｌには２本のワード線ＷＬが平面的に重なるようになっている。また、この構造のＤＲＡＭにおいて、上記活性領域Ｌの長手方向の配置間隔Ｄ2は、１本のワード線ＷＬが配置される分の寸法しかない。
【００５５】
続く工程を図８〜図１０に示す。図８〜図１０は、それぞれこの工程における上記図１のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線に相当する部分の断面図を示している。この工程においては、ｐ型ウエル３にヒ素（Ａｓ）またはリン（Ｐ）をイオン打ち込みしてゲート電極５の両側のｐ型ウエル３にｎ型半導体領域７（ソース、ドレイン）を形成する。ここまでの工程により、メモリセル選択用ＭＩＳ・ＦＥＴＱｓが略完成する。続いて、基板１上に窒化シリコン等からなる絶縁膜８をＣＶＤ法等によって５０ｎｍ程度の厚さで堆積する。なお、絶縁膜８は、隣接ワード線ＷＬ間を埋め込んでしまうことなく、ワード線ＷＬの表面に薄く被着されている。
【００５６】
続く工程を図１１〜図１４に示す。図１１は、この工程における図１と同一箇所の要部平面図を示し、図１２〜図１４は、それぞれ図１１のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線の断面図を示している。この工程においては、基板１上に絶縁膜９を堆積した後、その絶縁膜９に、底面からｎ型半導体領域７が露出するような平面略円形状のコンタクトホール（第１のホールパターン）１０ａおよびコンタクトホール（第２のホールパターン）１０ｂを形成する。すなわち、まず、基板１上に、酸化シリコン等からなる絶縁膜９をＣＶＤ法等によって６００ｎｍ程度の厚さで堆積した後、その絶縁膜９の表面を化学機械研磨法等で平坦化する。続いて、絶縁膜９上に、コンタクトホール形成用のフォトレジストパターンを形成する。このフォトレジストパターンは、コンタクトホール形成領域が露出され、それ以外が覆われるようなパターンとなっている。このフォトレジストパターンについては後ほど詳細に説明する。その後、そのフォトレジストパターンをエッチングマスクとして、ドライエッチング処理を施すことにより、そのフォトレジストパターンから露出する絶縁膜９，８部分をエッチング除去する。これにより、底面からメモリセル選択用ＭＩＳ・ＦＥＴＱｓのｎ型半導体領域７（ソース、ドレイン）が露出するようなコンタクトホール１０ａ，１０ｂを形成する。このエッチング処理に際して、酸化シリコン等からなる絶縁膜９のエッチングは、窒化シリコン膜に対する選択比が大きい条件で行い、窒化シリコン等からなる絶縁膜８のエッチングは、シリコンや酸化シリコン膜に対するエッチング選択比が大きい条件で行う。これにより、コンタクトホール１０ａ、１０ｂを、ゲート電極５（ワード線ＷＬ）に対して自己整合（セルフアライン）に形成することができる。
【００５７】
コンタクトホール１０ａ，１０ｂのうち、活性領域Ｌの中央に配置されるコンタクトホール１０ａは、ｎ型半導体領域７とデータ線とを電気的に接続するためのホールパターン（転写パターン）である。また、活性領域Ｌの両端側に配置されるコンタクトホール１０ｂは、ｎ型半導体領域７と情報蓄積用容量素子の下部電極（蓄積電極）とを電気的に接続するためのホールパターン（転写パターン）である。
【００５８】
コンタクトホール１０ａ，１０ｂは、例えば蜂の巣状に密集して配置されている。コンタクトホール１０ａ，１０ｂのＹ方向の配置ピッチＤｙ2は、例えば２８０ｎｍ程度（ウエハ上換算）である。また、コンタクトホール１０ａ，１０ｂが、Ｘ方向の１列毎にＹ方向にずれる寸法Ｄｙ３は、例えば１４０ｎｍ程度（ウエハ上換算）である。コンタクトホール１０ａ，１０ｂのＸ方向の配置ピッチＤｘ3は、例えば２６０ｎｍ程度（ウエハ上換算）である。
【００５９】
また、コンタクトホール１０ａ，１０ａのＹ方向の配置ピッチＤｙ４は、例えば４２０ｎｍ程度（ウエハ上換算）である。コンタクトホール１０ａ，１０ａのＸ方向の配置ピッチＤｘ４は、例えば５２０ｎｍ程度（ウエハ上換算）である。
【００６０】
また、コンタクトホール１０ｂ，１０ｂのＹ方向の配置ピッチＤｙ5は、例えば２８０ｎｍ程度（ウエハ上換算）である。コンタクトホール１０ｂ，１０ｂのＹ方向の配置ピッチＤｙ6は、例えば４２０ｎｍ程度（ウエハ上換算）である。さらに、コンタクトホール１０ｂ，１０ｂのＸ方向の配置ピッチＤｘ5は、例えば５２０ｎｍ（ウエハ上換算）程度である。
【００６１】
続く工程を図１５および図１６に示す。図１５および図１６は、この工程における上記図１のＡ−Ａ線およびＢ−Ｂ線に相当する部分の断面図を示している。この工程においては、図１５および図１６に示すように、コンタクトホール１０ａ，１０ｂの内部にプラグ１１ａ，１１ｂを形成する。プラグ１１ａ，１１ｂを形成するには、絶縁膜９上にリン（Ｐ）をドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積することによってコンタクトホール１０ａ，１０ｂの内部にこのｎ型多結晶シリコン膜を埋め込んだ後、コンタクトホール１０ａ，１０ｂの外部のｎ型多結晶シリコン膜を化学機械研磨法またはエッチバック法で除去する。
【００６２】
続く工程を図１７〜図２０に示す。図１７は、この工程における上記図１と同一箇所の要部平面図を示し、図１８〜図２０は、それぞれ図１７のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線の断面図を示している。この工程においては、基板１上に絶縁膜１２を堆積した後、その絶縁膜１２に、底面からプラグ１１ａの一部が露出するような平面略円形状のスルーホール１３を形成する。すなわち、まず、基板１上（絶縁膜９およびプラグ１１ａ，１１ｂの上面上）に、例えば酸化シリコン等からなる絶縁膜１２をＣＶＤ法等によって５０ｎｍ程度の厚さで堆積した後、その絶縁膜１２上に、データ線用のスルーホールを形成するためのフォトレジストパターンを形成する。このフォトレジストパターンは、データ線とプラグ１１ａとを接続するためのスルーホール形成領域が露出され、それ以外が覆われるようなパターンとなっている。続いて、図１７、図１９および図２０に示すように、そのフォトレジストパターンをエッチングマスクとして、そこから露出する絶縁膜１２部分をエッチング除去することにより、スルーホール１３を形成する。スルーホール１３の平面配置ピッチは、上記したコンタクトホール１０ａ，１０ｂの平面配置ピッチよりも比較的広い。このため、このスルーホール１３を形成するためのフォトレジストパターンは、ハーフトーン型位相シフトマスクで、照明光の干渉性を高くしたコヒーレンシ（σ）＝０．３の露光条件（あるいは位相シフト法における通常の露光条件）で形成することができる。
【００６３】
続く工程を図２１〜図２４に示す。図２１は、この工程における上記図１と同一箇所の要部平面図を示し、図２２〜図２４は、それぞれ図２１のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線の断面図を示している。この工程においては、上記スルーホール１３内にプラグ１４を形成した後、これに接続されるデータ線ＤＬを形成する。まず、プラグ１４を形成するには、絶縁膜１２上に、例えばスパッタリング法でチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜との積層膜からなるバリアメタル膜を堆積し、続いてバリアメタル膜上にＣＶＤ法等でタングステン（Ｗ）膜を堆積することによってスルーホール１３の内部にこれらの膜を埋め込んだ後、スルーホール１３の外部のこれらの膜を化学機械研磨法で除去する。続いて、データ線ＤＬを形成するには、例えば絶縁膜１２上にスパッタリング法で窒化チタン（ＴｉＮ）膜（膜厚１０ｎｍ程度）を堆積し、続いて窒化チタン（ＴｉＮ）膜上にＣＶＤ法等でタングステン（Ｗ）膜（膜厚５０ｎｍ程度）を堆積した後、フォトレジストパターンをマスクにしてこれらの膜をドライエッチングする。
【００６４】
続く工程を図２５〜図２８に示す。図２５は、この工程における上記図１と同一箇所の要部平面図を示し、図２６〜図２８は、それぞれ図２５のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線の断面図を示している。この工程においては、基板１上に絶縁膜１５および絶縁膜１６を堆積した後、その絶縁膜１５，１６および絶縁膜１２に、底面からプラグ１１ｂの一部が露出するような平面略円形状のスルーホール１７を形成する。
【００６５】
すなわち、まず、基板１上（絶縁膜１２の上面およびデータ線ＤＬの表面上）に、例えば酸化シリコン等からなる絶縁膜１５をＣＶＤ法等によって３００ｎｍ程度の厚さで堆積し、続いて化学機械研磨法でその表面を平坦化する。続いて、その絶縁膜１５上に、例えば窒化シリコンからなる絶縁膜１６をＣＶＤ法等によって５０ｎｍ程度の厚さで堆積した後、その上に、例えば多結晶シリコン膜をＣＶＤ法等によって堆積する。その後、その多結晶シリコン膜上に、情報蓄積用容量素子用のスルーホールを形成するためのフォトレジストパターンを形成した後、それをエッチングマスクとして多結晶シリコン膜においてスルーホール形成領域に孔を開口することにより、ハードマスク１８を形成する。このフォトレジストパターンは、情報蓄積用容量素子の下部電極と、プラグ１１ｂとを接続するためのスルーホール形成領域が露出され、それ以外が覆われるようなパターンとなっている。この場合のスルーホールの平面配置ピッチは、上記したコンタクトホール１０ａ，１０ｂの平面配置ピッチよりも比較的広いので、そのフォトレジストパターンは、レベンソン型位相シフトマスクを用いて、位相シフト法における通常の露光条件で形成することができる。ハードマスク１８を形成した後、基板１上に、さらに多結晶シリコン膜をＣＶＤ法等によって堆積し、これを異方性のドライエッチング法等によってエッチバックすることにより、ハードマスク１８の孔の内側面にサイドウォール１８ａを形成する。その後、図２５、図２６および図２８に示すように、そのハードマスク１８およびサイドウォール１８ａをエッチングマスクとして、そこから露出する絶縁膜１６，１５，１２部分をエッチング除去することにより、スルーホール１７を形成する。
【００６６】
スルーホール１７は、その径がその下部のコンタクトホール１０ｂの径よりも小さくなるように形成する。また、スルーホール１７は、その中心がその下部のコンタクトホール１０ｂの中心よりもデータ線ＤＬから離れる方向にオフセットする。このように、スルーホール１７の径をその下部のコンタクトホール１０ｂの径よりも小さくし、かつその中心をデータ線ＤＬから離れる方向にオフセットすることにより、メモリセルサイズを縮小した場合においても自己整合コンタクト(Self Align Contact；ＳＡＣ)技術を用いることなく、スルーホール１７（の内部に埋め込まれるプラグ）とデータ線ＤＬとのショートを防止することができる。また、スルーホール１７の径をその下部のコンタクトホール１０ｂの径よりも小さくすることにより、それらの中心をずらしても両者のコンタクト面積を十分に確保することができる。
【００６７】
続く工程を図２９〜図３１に示す。図２９〜図３１は、この工程における上記図１のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線に相当する部分の断面図を示している。この工程においては、ハードマスク１８およびサイドウォール１８ａをドライエッチングで除去した後スルーホール１７の内部にプラグ１９を形成し、さらにプラグ１９の表面にバリアメタル膜２０を形成する。プラグ１９およびバリアメタル膜２０を形成するには、まず絶縁膜１６の上部に、リン（Ｐ）をドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積することによってスルーホール１７の内部にｎ型多結晶シリコン膜を埋め込んだ後、スルーホール１７の外部のｎ型多結晶シリコン膜を化学機械研磨法（またはエッチバック）で除去する。またこのとき、スルーホール１７の内部のｎ型多結晶シリコン膜をオーバー研磨（オーバーエッチング）し、プラグ１９の表面を絶縁膜１６の表面よりも下方に後退させることによって、プラグ１９の上部にバリアメタル膜２０を埋め込むスペースを確保する。次に、絶縁膜１６の上部にスパッタリング法でＴｉＮ膜を堆積することによって、プラグ１９の上部のスルーホール１７内にＴｉＮ膜を埋め込んだ後、スルーホール１７の外部のＴｉＮ膜を化学機械研磨法（またはエッチバック）で除去する。この種のバリアメタル材料としては、ＴｉＮの他、ルテニウム（Ｒｕ）シリサイドやチタン（Ｔｉ）−アルミニウム（Ａｌ）−シリコン（Ｓｉ）合金などを用いることもできる。
【００６８】
続く工程を図３２および図３３に示す。図３２および図３３は、この工程における上記図１のＡ−Ａ線およびＣ−Ｃ線に相当する部分の断面図を示している。この工程においては、絶縁膜１６およびバリアメタル膜２０上に、例えば酸化シリコン等からなる絶縁膜２１をＣＶＤ法等によって堆積した後、その上に、反射防止膜およびフォトレジスト膜をスピン塗布し、これをキャパシタ孔形成用のフォトレジストパターン２２に形成する。
【００６９】
ＤＲＡＭのメモリセルを構成する情報蓄積用容量素子の下部電極は、次の工程でこの絶縁膜２１に形成する孔（凹部）の内部に形成される。従って、絶縁膜２１の膜厚がこの下部電極の高さとなるので、下部電極の表面積を大きくして蓄積電荷量を増やすためには、絶縁膜２１を厚い膜厚（０．８μｍ程度）で堆積する必要がある。絶縁膜２１は、例えば酸素とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積し、その後、必要に応じてその表面を化学機械研磨法で平坦化する。
【００７０】
また、フォトレジストパターン２２は、反射防止膜とその上のフォトレジスト膜とで構成されている。このフォトレジスト膜は、厚い膜厚の絶縁膜２１をエッチングするので、エッチング過程での膜減りを考慮し、その膜厚を４８０ｎｍ程度とする。下層の反射防止膜はフォトレジスト膜を露光現像によってパターニングした後、そのフォトレジストパターンをエッチングマスクとしてドライエッチング処理が施されることで、既にパターニングされている。絶縁膜２１の膜厚が０．８μｍ程度の場合は、フォトレジストパターン２２をエッチングマスクとしたエッチングが可能であるが、絶縁膜２１が上記した値よりも厚い場合は、エッチングマスクとしてタングステン等からなるハードマスクの転写が必要である。
【００７１】
続く工程を図３４〜図３６に示す。図３４は、この工程における上記図１と同一箇所の要部平面図を示し、図３５および図３６は、それぞれ図３４のＡ−Ａ線およびＣ−Ｃ線の断面図を示している。この工程においては、フォトレジストパターン２２をマスクにしてその下層の絶縁膜２１をドライエッチングすることにより、その底面にスルーホール１７内のバリアメタル膜２０の表面が露出する深い孔（凹部）２３を形成する。孔２３は、ワード線ＷＬの延在方向に長辺を有し、かつデータ線ＤＬの延在方向に短辺を有する矩形の平面パターンで構成され、長辺方向の径は、例えば２２０ｎｍ程度、短辺方向の径は、例えば１３０ｎｍである。また、長辺方向の隣接する孔２３との間隔および短辺方向の隣接する孔２３との間隔は、それぞれ、例えば１３０ｎｍである。
【００７２】
図３７は、孔２３内に、情報蓄積用容量素子２４を形成した際の断面図を示している。情報蓄積用容量素子２４は、下部電極２４ａと、その表面に形成された容量絶縁膜２４ｂと、プレート電極２４ｃとを有している。下部電極２４ａは、例えばドープトポリシリコン膜からなり、プラグ１９，１０ｂを通じてメモリセル選択ＭＩＳＱｓの一方のｎ型半導体領域７と電気的に接続されている。容量絶縁膜２４ｂは、例えば窒化シリコン膜、窒化シリコン膜と酸化シリコン膜との積層膜あるいは酸化タンタル（ＴａＯ5）等からなる。プレート電極２４ｃは、キャパシタ孔２３を埋め込むドープトポリシリコン膜と、その上に堆積されたタングステン等のような金属膜とを有している。プレート電極２４ｃにおいてキャパシタ孔２３内における部分を埋め込み性の良好なドープトポリシリコン膜とすることにより、アスペクト比の高いキャパシタ孔２３を良好に埋め込むことが可能となっている。
【００７３】
容量絶縁膜２４ｂは、上記した材料の他に、例えば上記ＢＳＴ膜、ＢａＴｉＯ3（チタン酸バリウム）、ＰｂＴｉＯ3（チタン酸鉛）、ＰＺＴ（ＰｂＺｒXＴｉ1-XＯ3）、ＰＬＴ（ＰｂＬａXＴｉ1-XＯ3）、ＰＬＺＴなどのペロブスカイト型金属酸化物からなる高（強）誘電体で構成することもできる。その場合、下部電極２４ａは、ルテニウム等を用いることが好ましい。また、プレート電極２４ｃは、容量絶縁膜２４ｂ上に、ルテニウム、窒化チタンおよびタングステン膜を堆積することで構成すると良い。プレート電極２４ｃのタングステン膜は、プレート電極２４ｃと上層配線とのコンタクト抵抗を低減する機能を有し、窒化チタン膜は、容量絶縁膜２４ｂからタングステン膜へのガス（酸素や水素）の拡散による抵抗増大を防ぐ機能を有している。
【００７４】
ここまでの工程により、情報蓄積用容量素子２４が完成し、メモリセル選択用ＭＩＳ・ＦＥＴＱｓとこれに直列に接続された情報蓄積容量素子２４とで構成されるＤＲＡＭのメモリセルが略完成する。その後、情報蓄積用容量素子２４の上部に層間絶縁膜を挟んで２層程度の配線を形成し、最上層の配線の上部にパッシベーション膜を形成するがこれらの図示は省略する。
【００７５】
次に、本実施の形態において、上記ＤＲＡＭの製造工程で用いた露光技術について説明する。
【００７６】
まず、本実施の形態の多重露光処理で用いた露光装置の一例を図３８に示す。露光装置２５は、例えば縮小比４：１の走査型縮小投影露光装置（以下、スキャナとも言う）である。露光装置２５の露光条件は、例えば次の通りである。すなわち、露光光には、例えばＫｒＦエキシマレーザ光（露光波長λ＝２４８ｎｍ）を用い、光学レンズの開口数ＮＡ＝０．６８、より高い位相シフトの効果を得るために露光光の干渉性を高めた照明条件であるコヒーレンシ（σ：sigma）値＝０．３の条件とした。ただし、露光光は、上記したものに限定されるものではなく種々変更可能であり、例えば波長が１９３ｎｍのＡｒＦエキシマレーザや波長が１５７ｎｍのＦ2レーザを用いても良い。
【００７７】
露光光源２５ａから発する光は、フライアイレンズ２５ｂ、アパーチャ２５ｃ、コンデンサレンズ２５ｄ１、２５ｄ２及びミラー２５ｅを介してマスク２６を照明する。光学条件のうち、コヒーレンシはアパーチャ２５ｃの開口部の大きさを変化させることにより調整した。マスク２６上には異物付着によるパタン転写不良等を防止するためのペリクル２７が設けられている。マスク２６上に描かれたマスクパターンは、投影レンズ２５ｆを介して試料基板であるウエハ１Ｗ（基板１）上に投影される。なお、マスク２６は、マスク位置制御手段２５ｇで制御されたマスクステージ２５ｈ上に載置され、その中心と投影レンズ２５ｆの光軸とは正確に位置合わせがなされている。
【００７８】
ウエハ１Ｗは、ウエハステージ２５ｉ上に真空吸着されている。ウエハステージ２５ｉは、投影レンズ２５ｆの光軸方向、すなわちＺ方向に移動可能なＺステージ２５ｊ上に載置され、さらにＸＹステージ２５ｋ上に搭載されている。Ｚステージ２５ｊ及びＸＹステージ２５ｋは、主制御系２５ｍからの制御命令に応じてそれぞれの駆動手段２５ｎ１，２５ｎ２によって駆動されるので、所望の露光位置に移動可能である。その位置はＺステージ２５ｊに固定されたミラー２５ｐの位置として、レーザ測長機２５ｑで正確にモニタされている。また、ウエハ１Ｗ（基板１）の表面位置は、通常の露光装置が有する焦点位置検出手段で計測される。計測結果に応じてＺステージ２５ｊを駆動させることにより、ウエハ１Ｗの表面は常に投影レンズ２５ｆの結像面と一致させることができる。
【００７９】
ウエハ１Ｗ上に形成された回路パターンに対してマスク２６上の回路パターンを重ね合わせ露光する場合、ウエハ１Ｗ上に形成されたマークパターンの位置をアライメント検出光学系２５ｒを用いて検出し、その検出結果からウエハを位置決めして重ね合わせ転写する。主制御系２５ｍはネットワーク装置２５ｓと電気的に接続されており、露光装置２５の状態の遠隔監視等が可能となっている。
【００８０】
図３９は、上記露光装置１の露光動作を模式的に示した図である。マスク２６と、ウエハ１Ｗとは鏡面対称関係になるので、露光処理に際して、マスク２６の走査（スキャン）方向と、ウエハ１Ｗの走査（スキャン）方向とは逆向きになる。マスクステージ２５ｈ上に載置されたマスク２６と、ウエハステージ２５ｉ上に載置されたウエハ１Ｗは、所定の駆動比率で正確に同期してスキャン駆動される。スキャナの縮小比は４：１、が主流なので、ウエハ１Ｗの駆動距離＝１に対してマスク２６の駆動距離＝４となる。露光光ＥＰがスリットＳＬを介することで形成されたスリット状の露光領域が、マスク２６のスキャン動作により、マスク２６上をスキャンすることにより、マスク２６上のマスクパターンをウエハ１Ｗの主面上に露光、転写するようになっている（上記スキャンニング露光）。
【００８１】
ところで、マスクパターンを結像光学系を介して基板上に転写する場合、光学系の誤差である収差の影響により転写パターンの形状劣化や転写位置シフト（ずれ）等の影響が生じる。結像光学系の収差は露光フィールド内に分布して存在している。この収差量は、Zernike（ゼルニケ）収差関数で表すことができ、各収差成分の大きさは各項の係数に対応している。収差のうち、例えば３次のコマ収差、５次の収差であるTrefoil（トレホイル）収差は、転写パターンの形状劣化や位置ずれを生じさせることが分かっている。
【００８２】
上記スキャナの場合、例えば上記スリット状の露光領域の幅（短）方向に走査してパターンを転写する場合、レンズ収差は基本的にスリット状の露光領域の長手方向にのみ分布することになる。したがって、マスク２６上に、上記スリット状の露光領域の幅方向（すなわち、スキャン方向）に沿って複数のパターンを配置しておき、これを多重露光する場合、基板上の同じ位置に転写されるパターン間で、各パターンが影響を受けるレンズ収差量は同一になる。すなわち、転写パターンが同じであれば、上記スキャン方向に対して収差起因の転写パターン位置ずれは同じになる。したがって、上記形状劣化や位置ずれ等を低減または無くすことができる。
【００８３】
転写パターンの転写位置シフト量は、収差量だけではなくパターン配置にも依存して変化する。例えば配置ピッチに依存して転写位置シフト量が変化するが、スキャナでは上記スリット状の露光領域の長手方向に対して一次元的なシフト量分布となる。このため、マスクパターン位置補正は一次元的に行えば良いので、ステッパの場合よりも補正が簡便になる。
【００８４】
また、スキャナの場合、最大露光フィールドサイズがステッパの２２ｍｍ角に比較して、例えば２５×３３ｍｍと大きくなり、より大きな半導体チップを１枚のマスク２６上にのせられるという利点がある。これにより、１枚のマスク２６上に搭載可能な２重露光用の最大チップサイズを逐次移動型縮小投影露光装置（以下、ステッパ）の２２ｍｍ×１１ｍｍよりも大きく、例えば２５ｍｍ×１６．５ｍｍまで拡大することができる。
【００８５】
なお、図３８および図３９においては、露光装置の機能を説明するために必要な部分のみを示したが、その他の通常の露光装置（スキャナやステッパ）に必要な部分は通常の範囲で同様である。また、本発明の技術思想は、ステッパを用いた露光技術に適用することもできる。ステッパの場合、例えば２２×２２ｍｍ角の露光チップを一度に露光して基板上にマスクパターンを転写する。ただし、収差は、この露光チップ内で分布して存在しているので、ステッパを用いた場合、露光チップ内の位置に依存して転写パターン形状が変化したり、転写パターン位置が収差が無い場合の理想位置に対してずれた位置に転写される。例えば同一マスク上に２種類のマスクパターンを配置し、これを重ね合わせて多重露光する場合を考える。基板上に多重露光される各パターンに対して収差量が異なるため、基板上に転写した際の転写パターン位置シフト量も異なってくる。このため、各パターン間での転写位置シフト量が異なり、この位置シフトの影響による２種類のパターン間の相対的な重ね合わせずれが生じてしまう恐れがある。
【００８６】
ステッパの場合、収差量が露光チップ内で二次元的に分布しているため、上記転写パターン位置シフトを補正するためのマスク上での転写パターン位置補正が複雑になってくる。また、同一マスク基板上に２ショット分のマスクパターンを配置するため、露光可能チップサイズの制限、基板１枚当たりの露光ショット数の増加に伴うスループットの低下も懸念される。また、マスクを２枚にした場合、基板上に多重転写されるパターンが影響を受ける収差の量は同等となるが、前述のようにマスクを入れ替えて同一基板上に多重露光するため、スループットの低下が懸念される。以上のことを考慮すると、スキャナを用いることにより、２重露光処理をより簡便、かつ高精度に行うことができる。
【００８７】
次に、本実施の形態において用いたマスクについて説明する。
【００８８】
まず、上記図１等に示した活性領域Ｌ（溝型の分離部２）を形成する際に用いたフォトレジストパターンを形成するための露光技術について説明する。
【００８９】
図４０（ａ）は、上記図１等に示した活性領域Ｌを形成するためのフォトレジストパターンＲLの要部平面図を示し、（ｂ）は（ａ）のＡ−Ａ線の断面図を示している。図４０（ａ）は平面図であるが、図面を見易くするために、フォトレジストパターンＲLにハッチングを付す。
【００９０】
このフォトレジストパターンＲLにおいては、上記したように活性領域Ｌの長手方向の隣接間隔Ｄ２を、例えば１６０〜１８０ｎｍ程度と極めて近接したものにすることが要求されている（上記したようにワード線ＷＬが１本分配置できる程度の間隔）。すなわち、要求されるパターンの配置ピッチが微細である。このため、通常のマスクを用いた露光処理では、光強度のスロープがなだらかになり現像後のフォトレジストパターンの後退量が大きくなる、パターンの長手方向に対して充分な光強度が得られ難い等の理由から、上記のような微細な配置ピッチを持たせた状態でパターンを形成することが非常に困難である。そのため、このフォトレジストパターンＲLを転写するためのマスクとしては、レベンソン型位相シフトマスクを用いることが必要であった。
【００９１】
ここで、通常のレベンソン型位相シフトマスク技術で行われているように、フォトレジストパターンＲLを、レベンソン型位相シフトマスクを用いてネガ型のフォトレジスト膜に転写しようとした場合を考える。上記したように、レベンソン型位相シフトマスクでは、隣接する光透過領域を透過した各々の光の位相差を１８０度とすることが必要であるが、フォトレジストパターンＲLのレイアウトでは、これを転写するための光透過領域が３パターン以上がそれぞれ位相シフタ配置が必要な距離で近接して配置されているため、その近接する全ての光透過領域間で透過光の位相差が１８０度になるように位相シフタを配置することができない。すなわち、その近接する光透過領域の中で少なくとも一対は各々の透過光が同位相となってしまう場合が必ず生じる。
【００９２】
そこで、本実施の形態においては、図１に示した活性領域Ｌのパターンを形成するためのフォトレジストパターンＲLを形成する際に、フォトレジスト膜としてポジ型のフォトレジスト膜を用い、かつ、複数のマスクパターンをウエハ１Ｗ（基板１）上のポジ型のフォトレジスト膜の同一箇所に重ねて露光する多重露光法を採用した。活性領域Ｌの分離にあたっては、斜め方向に延びる帯状パターンと、その所定部分を分断するホールパターンとに分離した。
【００９３】
図４１は、上記活性領域形成用のフォトレジストパターンを形成するためのマスク２６の第１のマスクパターン２８Ａを示しており、（ａ）はその要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図、（ｃ）は（ｂ）の位相シフタ部分の拡大断面図を示している。
【００９４】
図４１のマスク２６を構成するマスク基板２６ａは、例えば透明な合成石英ガラスからなり、その主面上には、図４０（ａ）に示すようなマスクパターン２８Ａが形成されている。このマスクパターン２８Ａは、ＸＹ方向に対して斜め方向に延びるライン／スペースパターンを露光するためのパターンであり、ＸＹ方向に対して斜め（例えばＸ軸方向に対して約２８°傾斜）方向に帯状に延びる遮光パターン２６ｂと、光透過パターン２６ｃとを有している。この遮光パターン２６ｂと光透過パターン２６ｃとは、そのパターン幅（短）方向に沿って交互に配置されている。そのうち、遮光パターン２６ｂを挟んで互いに隣接する光透過パターン２６ｃ，２６ｃの一方に位相シフタＳが配置されている。これにより、その互いに隣接する光透過パターン２６ｃ，２６ｃを透過した各々の光に１８０度の位相差が生じるようになっている。すなわち、その各々の光が互いに１８０度反転するようになっている。なお、寸法Ｄｘ10は、例えば５２０ｎｍ程度（ウエハ上換算）である。また、寸法Ｄｙ10は、例えば２８０ｎｍ程度（ウエハ上換算）である。
【００９５】
マスクパターン２８Ａを構成する遮光パターン２６ｂは、例えばクロム、酸化クロムまたはそれらの積層膜等のような遮光膜によって形成されている。また、光透過パターン２６ｃは、上記遮光膜が除去されて形成されている。位相シフタＳは、図４１（ｂ），（ｃ）に示すように、例えば溝シフタとなっている。すなわち、位相シフタＳは、マスク基板２６ａに所定深さ（上記Ｚの式）の溝が掘られることで形成されている。上記の例では、例えば露光波長２４８ｎｍのＫｒＦを用いているので、位相シフタＳの溝の深さＺは、例えば２４５ｎｍ程度である。
【００９６】
また、ここでは、この溝シフタが上記微細庇型溝シフタの場合を例示している。すなわち、位相シフタＳの溝の周辺（幅の狭い断面方向）においてマスク基板２６ａが溝幅方向にオーバハングされており、その結果、位相シフタＳに面した遮光パターン２６ｂの端部が庇状に突き出た構造となっている。その遮光パターン２６ｂの突き出た部分の庇長さＰの最適値は、パターンピッチや光学条件等に依存するが縮小比４：１のスキャナ用マスクで０．１５μｍ程度である。このような庇構造とすることにより、光の導波管効果を抑制することができ、透過光の光強度が位相シフタＳの側壁からの影響により減衰するのを抑制できる。したがって、多重露光処理に際して、このマスク２６を用いることにより、ウエハ１Ｗ上に転写されるパターンの寸法精度を向上させることが可能となる。
【００９７】
ところで、図４１に示したマスクパターン２８Ａは、Ｘ軸方向に対して約２８度傾いたライン／スペースパターンである。このため、このパターンを可変矩形ビームのベクタースキャン方式の電子線露光装置で描画する場合には、斜めパターンを多数の矩形で分割、近似して斜めパターンを描画することになる。すなわち、図４１に示したマスクパターンレイアウトは、電子線描画データでは、図４２に模式的に示すように微小な階段状のパターンとなる。このため、マスクパターン描画時の電子線ショット数が増加し、描画時間が増加してしまうという問題がある。そこで、このような斜めパターンを転写するマスクパターンのレイアウトでは、マスクパターン描画時の露光ショット数が少なくなるように、マスクパターンをレイアウトすることが好ましい。図４３は、ウエハプロセスで充分な解像特性が得られる範囲内の大きさの階段状パターンとしたマスクパターンレイアウトの一例である。ここでは、光透過パターン２６ｃを、例えば６５ｎｍ（＝Ｄｘ11）×１３５ｎｍ（Ｄｙ11）の複数の微細な矩形パターンに分割し、その矩形パターンを、例えばＹ方向に３５ｎｍ（＝Ｄｙ12）ずつずらしながらＸ方向に沿って並べて配置した。このときの矩形パターン寸法はマスク上では４倍の２６０ｎｍ×５４０ｎｍとなるが、この大きさは電子線露光装置で描画する際に１ショットで描画可能な大きさである。Ｙ方向に対するずらし量Ｄｙ12＝３５ｎｍは、ピッチＤｙ10＝２８０ｎｍの１／８、Ｘ方向の矩形の大きさ６５ｎｍは、ピッチＤx12＝２６０ｎｍの１／４の値とした。Ｘ方向の刻みが、Ｙ方向よりも大きいのは、斜めパターンの角度がＸ方向から約２８度傾いたためである。なお、ラスタスキャン型電子線（ＥＢ）描画装置を用いる場合は、描画方式が異なるため、パターンレイアウトは、斜め方向のパターンでも良い。また、セルプジックシタン方式のＥＢ描画装置では、斜めパターンの一部分を１つのセル図形として、これをつなぎ合わせて描画する方法等を用いることもできる。さらに、矩形パターン以外に斜めパターン（例えば三角形パターン）も転写可能な開口部を有するアパーチャを用いて描画することも可能である。
【００９８】
図４１のマスクパターン２８Ａのみをポジ型のフォトレジスト膜に露光した場合を図４４に模式的に示す。露光光が照射された領域を白抜きとし、露光光が照射されなかった領域にハッチングを付す。フォトレジスト膜Ｒは、ポジ型なので、仮に現像処理をすると（実際には多重露光後に現像処理を行う）、露光された領域（白抜きの領域）が除去される。このマスクパターン２８Ａのみでは、図４４において斜め方向に延在する帯状のフォトレジストパターンＲ（すなわち、ラインパターン形成用のフォトレジストパターン）が形成され、島状のフォトレジストパターンを形成することはできない。そこで、その帯状のフォトレジストパターンＲの所定箇所を部分的に除去することで、島状のフォトレジストパターンを形成するための第２のマスクパターンを用意し、これを重ね露光することが必要となる。
【００９９】
図４５は、その重ね合わせ露光に用いる上記活性領域形成用のフォトレジストパターンを形成するためのマスク２６の第２のマスクパターン２８Ｂ部分を示しており、（ａ）はその要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図を示している。
【０１００】
図４５のマスク基板２６ａの主面上に形成されたマスクパターン２８Ｂは、図４１のマスクパターン２８Ａで露光されずに残された図４３の帯状のフォトレジストパターンＲにおいて活性領域Ｌの長手方向の隣接間隔に当たる部分を露光することで、島状のフォトレジストパターンを形成するためのパターンである。
【０１０１】
このマスクパターン２８Ｂは、主光透過パターン２６ｃ１と、その周囲に配置された補助光透過パターン２６ｃ２とを有している。主光透過パターン２６ｃ１および補助光透過パターン２６ｃ２は、例えば平面四角形状に形成されている。主光透過パターン２６ｃ１の平面寸法は、例えば２００×２００ｎｍ程度（ウエハ上換算）である。また、補助光透過パターン２６ｃ２の平面寸法は、主光透過パターン２６ｃ１の平面寸法よりも相対的に小さく、フォトレジスト膜に転写されないような大きさに形成されており、例えば１００×１００ｎｍ程度（ウエハ上換算）である。ここでは、主光透過パターン２６ｃ１に位相シフタＳが配置されている。これにより、主光透過パターン２６ｃ１と補助光透過パターン２６ｃ２とを透過した各々の光に１８０度の位相差が生じるようになっている。位相シフタＳは、例えば上記マスクパターン２８Ａと同様に上記微細庇型溝シフタとなっている。位相シフタＳの溝の深さは、上記マスクパターン２８Ａの位相シフタＳの溝の深さと同じである。
【０１０２】
第２のマスクパターン２８Ｂにおいて、Ｘ方向（第２方向）に隣接する主光透過パターン２６ｃ１，２６ｃ１間のピッチＤｘ13は、パターンの最小近接ピッチであり、その距離は、例えば２×０．３３×（λ／ＮＡ）〜２×０．４５×（λ／ＮＡ）ｎｍ程度、ウエハ上で１２０〜１６０ｎｍ程度の範囲となっている。ここでは、Ｘ方向に隣接する主光透過パターン２６ｃ１のピッチＤｘ13は、例えば２６０ｎｍ程度（ウエハ上換算）。Ｙ方向（第１方向）に隣接する主光透過パターン２６ｃ１，２６ｃ１の隣接ピッチは、上記Ｘ方向に隣接する主光透過パターン２６ｃ１，２６ｃ１の隣接ピッチよりも長い。ここでは、Ｙ方向に隣接する主光透過パターン２６ｃ１のピッチＤｙ13は、例えば４２０ｎｍ程度（ウエハ上換算）である。Ｙ方向に隣接する主光透過パターン２６ｃ１と、補助光透過パターン２６ｃ２とのピッチＤｙ14は、例えば２８０ｎｍ程度（ウエハ上換算）である。
【０１０３】
ところで、一般的には、マスクパターン２８Ｂの設計に当たっては、主光透過パターンのみを配置し、互いに隣接する主光透過パターンの一方に位相シフタを配置することが考えられる。しかし、このマスクパターン２８Ｂの場合は、Ｘ方向に隣接する主光透過パターンのピッチが最小近接距離であり、また、Ｙ方向に関しても位相シフタ配置が必要となる距離で近接して配置されていて狭いので、普通に位相シフタを配置することができない。そこで、本実施の形態においては、主光透過パターンの周囲に補助光透過パターンを配置し、各々を透過した光を１８０度反転させるようにすることで、解像度を向上させることが可能となっている。その場合に、補助光透過パターンも、ただ単純に配置すると不具合が生じるので工夫がなされている。以下、補助光透過パターンの配置について説明する。
【０１０４】
補助パターンの配置方法としては、図４６に示すように、Ｘ方向、Ｙ方向のそれぞれの方向に対して主光透過パターン２６ｃ１間の中間位置に配置する方法もある。この場合、Ｘ方向とＹ方向とで主光透過パターン２６ｃ１と、補助光透過パターン２６ｃ２との距離が若干異なるため、位相シフト効果もＸ方向とＹ方向とで異なってくる。このため、ウエハ１Ｗ（基板１）上に投影される光学像が楕円形状になり、図４０のフォトレジストパターンＲLの長手方向の隣接間部分の上下に位置するフォトレジストパターンＲL部分が、第２のマスクパターン２８Ｂの主光透過パターン２６ｃ１を透過した光の影響で細る恐れがある。
【０１０５】
また、図４７に示すように、各主光透過パターン２６ｃ１に対してそれぞれ上下左右位置にほぼ等距離に４個の補助光透過パターン２６ｃ２が配置されるようにレイアウトする方法もある。この場合、主光透過パターン２６ｃ１の周辺に補助光透過パターン２６ｃ２がＹ方向に１４０ｎｍピッチで配置されるレイアウトとなる。しかし、この場合は、補助光透過パターン２６ｃ２の平面寸法をウエハ上換算で１００ｎｍ角の矩形パターンとしたため、補助光透過パターン２６ｃ２間のスペースがウエハ上換算で４０ｎｍと非常に小さくなってしまう。このため、マスクの製造が非常に困難となってしまう。
【０１０６】
そこで、図４５に示したように、本実施の形態のマスクパターン２８Ｂにおいては、各主光透過パターン２６ｃ１の中心からその周辺の各補助光透過パターン２６ｃ２の中心までの距離がほぼ等しくなるように、補助光透過パターン２６ｃ２を配置している。すなわち、補助光透過パターン２６ｃ２は、中心が主光透過パターン２６ｃ１の中心と同一とする六角形の角に、補助光透過パターン２６ｃ２の中心が位置するように配置されている。そして、主光透過パターン２６ｃ１の周辺の補助光透過パターン２６ｃ２は、主光透過パターン２６ｃ１の中心を通過するＸＹの両軸に対して左右上下対称に配置されている。
【０１０７】
また、別の観点からは、次のように言える。すなわち、補助光透過パターン２６ｃ２は、主光透過パターン２６ｃ１の中心を通過するＹ軸（第１方向の軸）上には配置されているが、主光透過パターン２６ｃ１の中心を通過するＸ軸（第２方向の軸）上には配置されず、Ｘ軸から上下Ｙ方向に離間した位置にＸ軸を中心線として対称になるように配置されている。
【０１０８】
また、さらに別の観点からは、次のように言える。すなわち、図４８の二点鎖線に示すように、２個の補助光透過パターン２６ｃ２を内包するようなユニットセルＵＣを仮定することができる。各ユニットセルＵＣ内の２個の補助光透過パターン２６ｃ２は、Ｙ方向に沿って配置される２個の主光透過パターン２６ｃ１の中心を通過するＹ軸上に配置されている。また、その２個の補助光透過パターン２６ｃ２は、Ｘ方向に沿って配置される２個の主光透過パターン２６ｃ１の中心を通過するＸ軸には配置されず、そのＸ軸を中心線として対称となるように配置されている。
【０１０９】
このようなマスクパターン２８Ｂのレイアウトにおいては、各主光透過パターン２６ｃ１に対するウエハ１Ｗ（基板１）上の投影光学像を、ほぼ円形とすることができる。また、図１の活性領域Ｌの長手方向の隣接間の上下位置において、フォトレジストパターンの変形を小さく抑えることができる。
【０１１０】
上記第１のマスクパターン２８Ａのデータと、第２のマスクパターン２８Ｂのデータとの重ね合わせた状態を図４９に示す。点線は、第１のマスクパターン２８Ａを示し、実線は、第２のマスクパターン２８Ｂを示している。第１のマスクパターン２８Ａの遮光パターン２６ｂ上に、第２のマスクパターン２８Ｂの主光透過パターン２６ｃ１および補助光透過パターン２６ｃ２が配置される。
【０１１１】
次に、多重露光処理に関する技術について説明する。
【０１１２】
まず、本実施の形態において、上記活性領域転写用のマスクの全体平面図を図５０に示す。ここには、１枚のマスク２６の主面（同一面）に、例えば２つの転写領域３０Ａ，３０Ｂが配置されている場合が例示されている。各々の転写領域３０Ａ，３０Ｂは、例えば平面長方形状に形成されており、各々の長辺が平行になるように所定の距離を隔てて配置されている。各転写領域３０Ａ，３０Ｂは、例えば１個の半導体チップを転写する領域に相当する。このマスク構造は、半導体チップの平面寸法が小さく、１枚のマスク内に２つの半導体チップ転写領域を配置可能な場合に適している。
【０１１３】
転写領域３０Ａのメモリセル領域には、図４１に示した第１のマスクパターン３８Ａが配置され、転写領域３０Ｂのメモリセル領域には、図４５に示した第２のマスクパターン３８Ｂが配置されている。上記多重露光処理に際しては、転写領域３０Ａの第１のマスクパターン２８Ａと、転写領域３０Ｂの第２のマスクパターン２８Ｂとが正確に位置決めされてウエハ１Ｗ（基板１）上のポジ型のフォトレジスト膜に転写される。活性領域Ｌ（フォトレジストパターンＲL）の長手方向寸法は、主に第２のマスクパターン２８Ｂの寸法や第２のマスクパターン２８Ｂをウエハ１Ｗ上に露光する際の露光量の調整により最適化することができる。これにより、所望のフォトレジストパターン寸法を得ることが可能となる。
【０１１４】
なお、メモリセル領域以外のマスクパターンは多重露光ではなく通常の露光で転写したので、そのマスクパターンは転写領域３０Ａ内に配置した。また、メモリセル領域以外のマスクパターンを多重露光で転写するようにしてもかまわない。また、上記転写領域３０Ａ，３０Ｂ内には、実質的に集積回路を構成するパターンの他、例えば重ね合わせに用いるマークパターン、重ね合わせ検査に用いるマークパターンまたは電気的特性を検査する際に用いるマークパターン等のような実質的に集積回路を構成しないパターンも含まれている。また、転写領域３０Ａ，３０Ｂの外周の遮光領域には、マスク基板２６ａの一部が露出されて、マスクアライメントマークや計測用マーク等のような他の光透過パターン２６ｄが形成されている。これら光透過パターン２６ｄは、フォトレジスト膜に転写されないような領域か、あるいは露光時に露光光が照射されないようにマスキングブレードで隠されている。
【０１１５】
次に、多重露光処理の具体例を説明する。まず、例えば転写領域３０Ａのパターンが露光されないようにマスキング（遮光）した状態で、転写領域３０Ｂのパターンをウエハ１Ｗ（基板１）主面上のポジ型のフォトレジスト膜に露光した後、連続して今度は転写領域３０Ｂのパターンが露光されないようにマスキング（遮光）した状態で、転写領域３０Ａのパターンを、既にウエハ１Ｗ上のポジ型のフォトレジスト膜に転写（潜像）された転写領域３０Ｂのパターンに重ね合わせて多重露光する方法がある。
【０１１６】
また、別の方法としては、転写領域３０Ａと転写領域３０Ｂとの平面寸法を同一にして、転写領域３０Ａ，３０Ｂを一括してウエハ１Ｗ上のポジ型のフォトレジスト膜に転写した後、マスク２６を各転写領域３０Ａ，３０ＢのＹ方向寸法（幅）分だけＹ方向に移動して露光ショットが半分ずつ重なるようにした状態で露光することにより多重露光する方法がある。
【０１１７】
前者の方法では、各転写領域３０Ａ，３０Ｂに対してそれぞれ最適な露光量、光学条件を用いた露光が可能である。一方、後者の方法は、転写領域３０Ａ，３０Ｂが共に同一露光量、同一光学条件での露光となるため、マスクパターンの最適化が必要であるが、前者の方法よりもスループットの点で有利である。
【０１１８】
また、上記の例では１枚のマスク２６に第１、第２のマスクパターン２８Ａ，２８Ｂを配置した場合について説明したが、これに限定されるものではなく、例えば２枚のマスクを用いて多重露光する方法もある。すなわち、第１、第２のマスクパターン２８Ａ，２８Ｂをそれぞれ別々のマスクに配置し、マスクを交換しながら多重露光をする方法である。この場合、マスクを入れ換えて露光するので、ショットサイズは通常の露光と同様に露光装置の最大露光フィールドまで大きくとることができる。また、露光条件を各パターン毎に最適な値に設定することができるので、露光マージンや露光条件を良好に設定することが可能である。この方法は、半導体チップの平面寸法が大きく、１枚のマスクに２つの半導体チップ転写領域を配置できないような場合に特に適している。
【０１１９】
なお、このような多重露光処理が終了した後、通常の現像処理および洗浄乾燥処理等のような一連の処理を施すことにより、図４０に示したフォトレジストパターンＲLを形成する。
【０１２０】
上記の例では、位相シフタＳが溝シフタ（微細庇型溝シフタ）の場合について説明したが、これに限定されるものではない。例えば図５１（ａ）に示すように、上記基板上薄膜溝シフタとすることもできる。この場合、マスク基板２６ａの表面上には、シフタ膜２６ｅが形成されている。シフタ膜２６ｅは、位相シフタとして作用する目的に適合した厚さ（＝上記Ｚの式）で形成されており、例えばマスク基板２６ａと同等または同程度の光透過率および屈折率のＳＯＧ（Spin On Glass）等からなる。位相シフタＳを形成する溝は、遮光パターン２６ｂから露出する所定の光透過パターン２６ｃ（主光透過パターン２６ｃ１）のシフタ膜２６ｅをマスク基板２６ａの表面が露出されるまで除去することで形成されている。この場合、位相シフタＳ用の溝の形成に際して、マスク基板２６ａとシフタ膜２６ｅとのエッチング選択比を高くし、シフタ膜２６ｅのエッチング速度の方がマスク基板２６ａのエッチング速度よりも速くなるようにする。すなわち、マスク基板２６ａをエッチングストッパとして位相シフタＳ用の溝を形成する。これにより、その溝の深さ（すなわち、シフタ膜２６ｅの厚さ）および溝底面の平坦性を極めて高い精度で形成できる。このため、透過光の位相誤差を大幅に低減または無くすことができるので、ウエハ１Ｗ（基板１）上に転写されるフォトレジストパターンの寸法精度を大幅に向上させることが可能となる。
【０１２１】
また、図５１（ｂ）に示すように、溝に代えて透明膜２６ｆを位相シフタＳとすることもできる。この場合、透明膜２６ｆの厚さを、上記位相シフタＳ用の溝の深さＺの式で表すことができる。
【０１２２】
次に、上記図１１等に示したコンタクトホール１０ａ，１０ｂのパターンを形成する際に用いたフォトレジストパターンを形成するための露光技術について説明する。なお、最小配置ピッチは、例えば２６０ｎｍ程度、最小設計寸法は、例えば１７０ｎｍ程度である。
【０１２３】
図５２（ａ）は、上記図１１等に示したコンタクトホール１０ａ，１０ｂを形成するためのフォトレジストパターンＲCの要部平面図を示し、（ｂ）は（ａ）のＡ−Ａ線の断面図を示している。図５２（ａ）は平面図であるが、図面を見易くするために、フォトレジストパターンＲCにハッチングを付す。
【０１２４】
図５２（ａ）に示すように、フォトレジストパターンＲCの開口部３１ａ，３１ｂ（コンタクトホール１０ａ，１０ｂが形成される部分）は、平面的に蜂の巣状に密集して配置されている。配置ピッチＤｘ3は、例えば２６０ｎｍ程度、配置ピッチＤｙ2は、例えば２８０ｎｍであり、１列毎に１４０ｎｍ（＝Ｄｙ２）ずれたパターン配置となっている。このように密集して配置されたパターンを転写するには、レベンソン型位相シフトマスクを用いることが必要である。しかし、図５２（ａ）のようなパターン配置では、最近接パターン間の位相差が全て１８０度となるように位相シフタを配置できない。そこで、マスクパターンを２枚に分割して、多重露光によりパターンを転写することが必要になってくる。
【０１２５】
そこで、本実施の形態においては、図１１に示したコンタクトホール１０ａ，１０ｂのパターンを形成するためのフォトレジストパターンを形成する際においても、フォトレジスト膜としてポジ型のフォトレジスト膜を用い、かつ、複数のマスクパターンをウエハ１Ｗ（基板１）上のポジ型のフォトレジスト膜の同一箇所に重ねて露光する多重露光法を採用した。
【０１２６】
コンタクトホール１０ａ，１０ｂの分離にあたっては、レベンソン型位相シフトマスク技術を使用可能な寸法およびマスクパターンレイアウトを持つ第１のパターン群と、第１のパターン群以外のパターンからなる第２のパターン群とに分離した。具体的には、例えば第１のパターン群を情報蓄積用容量素子用のコンタクトホール１０ｂのパターン群とし、第２のパターン群をデータ線用のコンタクトホール１０ａのパターン群とした。
【０１２７】
図５３は、上記コンタクトホール形成用のフォトレジストパターンを形成するためのマスク２６の第１のマスクパターン２８Ｃを示しており、（ａ）はその要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図、（ｃ）は（ｂ）の位相シフタ部分の拡大断面図を示している。
【０１２８】
この第１のマスクパターン２８Ｃは、情報蓄積用容量素子用のコンタクトホール１０ｂのパターン群を露光するためのパターンであり、例えば平面四角形状の複数の光透過パターン２６ｃ３を有している。各光透過パターン２６ｃ３の平面寸法は、例えば２００×２００ｎｍ程度である。光透過パターン２６ｃ３のうち、互いに隣接するもののいずれか一方には位相シフタＳが配置されており、その互いに隣接する光透過パターン２６ｃ３を透過した各々の光の位相が１８０度反転するようになっている。Ｙ方向に沿って並んで配置され、かつ、透過光の位相が１８０度互いに反転する２個の光透過パターン２６ｃ３，２６ｃ３の対は、Ｙ方向に配置ピッチＤｙ21だけずれながらＸ方向に沿って配置されている。
【０１２９】
なお、Ｘ方向に隣接する光透過パターン２６ｃ３の配置ピッチＤｘ20は、例えば２６０ｎｍ程度（ウエハ上換算）、Ｙ方向に隣接する光透過パターン２６ｃ3の配置ピッチＤｙ20は、例えば２８０ｎｍ程度（ウエハ上換算）、Ｙ方向に隣接する光透過パターン２６ｃ３において透過光がの同位相のものの配置ピッチＤy21は、例えば４２０ｎｍ程度（ウエハ上換算）である。また、この場合の遮光パターン２６ｂ、位相シフタＳの構成は、前記したのと同じなので説明を省略する。
【０１３０】
このような第１のマスクパターン２８Ｃのみをポジ型のフォトレジスト膜に露光した場合を図５４に模式的に示す。露光光が照射された領域を白抜きとし、露光光が照射されなかった領域にハッチングを付す。フォトレジスト膜は、ポジ型なので、仮に現像処理をすると（実際には多重露光後に現像処理を行う）、露光された領域（白抜きの領域）が除去される。上記マスクパターン２８Ｃのみでは、情報蓄積容量素子用のコンタクトホール１０ｂ用の開口部３１ｂのみが開口されるフォトレジストパターンＲ（すなわち、第１のホールパターン形成用のフォトレジストパターン）が形成され、データ線用のコンタクトホール１０ａ用の開口部３１ａを開口することができない。そこで、データ線用のコンタクトホール１０ａを形成するための第２のマスクパターンを用意し、これを重ね露光することが必要となる。なお、Ｘ方向に隣接する開口部３１ｂ，３１ｂの配置ピッチＤｘ21は、例えば上記配置ピッチＤｘ20の２倍の５２０ｎｍ程度（ウエハ上換算）である。
【０１３１】
本実施の形態においては、そのデータ線用のコンタクトホール１０ａを形成するための第２のマスクパターンとして、前記図４５に示した第２のマスクパターン２８Ｂと同じものを用いた。
【０１３２】
この第２のマスクパターンとして、通常のマスクを用いた場合は、第２のマスクパターンは、図４５に示した第２のマスクパターン２８Ｂの主光透過パターン２６ｃ１のみが配置されたマスクパターンレイアウトとなる。その第２のマスクパターンを用いた時のウエハ１Ｗ（基板１）上の投影光学像を図４５に示した第２のマスクパターン２８Ｂを用いた場合の投影光学像と比較すると、後者の方が位相シフト効果が得られるため、形状および寸法精度の高いより良好な光学像が得られる。
【０１３３】
このような第２のマスクパターン２８Ｂのみをポジ型のフォトレジスト膜に露光した場合を図５５に模式的に示す。露光光が照射された領域を白抜きとし、露光光が照射されなかった領域にハッチングを付す。フォトレジスト膜は、ポジ型なので、仮に現像処理をすると（実際には多重露光後に現像処理を行う）、露光された領域（白抜きの領域）が除去される。上記第２のマスクパターン２８Ｂのみでは、データ線用のコンタクトホール１０ａ用の開口部３１ａのみが開口されるフォトレジストパターンＲ（すなわち、第２のホールパターン形成用のフォトレジストパターン）が形成される。なお、Ｘ方向に隣接する開口部３１ａ，３１ａの配置ピッチＤｘ22は、例えば上記配置ピッチＤｘ3の２倍の５２０ｎｍ程度（ウエハ上換算）である。
【０１３４】
したがって、前記図５３の第１のマスクパターン２８Ｃと、前記図４５の第２のマスクパターンとを重ね露光した後、現像、洗浄・乾燥処理等の一連の処理を施すことにより、図５２に示したフォトレジストパターンＲCを形成することができる。
【０１３５】
上記第１のマスクパターン２８Ｃのデータと、第２のマスクパターン２８Ｂのデータとの重ね合わせた状態を図５６に示す。点線は、第１のマスクパターン２８Ｃを示し、実線は、第２のマスクパターン２８Ｂを示している。第１のマスクパターン２８Ａの光透過パターン２６ｃ３と、第２のマスクパターン２８Ｂの補助光透過パターン２６ｃ２とが重なって配置されている。すなわち、第２のマスクパターン２８Ｂの補助光透過パターン２６ｃ２は、第１のマスクパターン２８Ａの光透過パターン２６ｃ３内に配置されている。
【０１３６】
そこで、図４５の第２のマスクパターン２８Ｂのパターンデータを作成する際、例えば次のようにする。まず、コンタクトホール１０ａ，１０ｂの配置の通りに、光透過パターンを配置したパターンデータを作成する。このとき、コンタクトホール１０ａ，１０ｂは、別層（データ層）でレイアウトする。コンタクトホール１０ｂは、図５３のマスクパターン２８ｃに対応し、コンタクトホール１０ａは図４７のマスクパターン２６において光透過パターン２６ｃ１のみに対応する。すなわち、マスクパターン２８Ｃをある層（データ層）でレイアウトし、マスクパターン２６ｃ１を別層（データ層）でレイアウトする。そして、その図５３の第１のマスクパターン２８Ｃのデータを演算処理することにより、上記補助光透過パターン２６ｃ２の大きさにした後、そのデータと、上記コンタクトホール１０ａの配置の通りに光透過パターンを配置したデータとを合成する。このようにすることで、上記第２のマスクパターン２８Ｂのパターンデータを作成する。
【０１３７】
また、コンタクトホール１０ａ，１０ｂ形成用のフォトレジストパターンを多重露光処理で露光する際のマスクパターンデータの分割処理を、上記ユニットセルＵＣ（図４８参照）の観点で説明すると、例えば次の通りである。すなわち、ユニットセルＵＣの頂点に位置する光透過パターンのデータと、ユニットセルＵＣの内部に配置される光透過パターンのデータとに分けている。ユニットセルＵＣの頂点に位置する光透過パターンのデータは、第２のマスクパターン２８Ｂのウエハ上に転写される光透過パターン２６ｃ１のデータとし、ユニットセルＵＣに内包される光透過パターンのデータは、第１のマスクパターン２８Ｃのデータとしている。
【０１３８】
このような第１、第２のマスクパターン２８Ｃ，２８Ｂを用いた多重露光処理において、マスクの全体構成（図５０参照）や多重露光処理方法については、前記したのと同じなので説明を省略する。
【０１３９】
次に、前記ＤＲＡＭの製造工程において、上記以外の露光工程で用いたマスクについて説明する。
【０１４０】
図５７（ａ）は、前記図５等に示したワード線ＷＬ（ゲート電極５）を形成する際に用いたマスク２６の要部平面図を示し、（ｂ）はそのＡ−Ａ線の断面図を示している。ここでは、レベンソン型位相シフトマスクを用いた。このマスクパターン２８Ｄは、図５７（ａ）のＹ方向に延びる帯状の遮光パターン２６ｂおよび光透過パターン２６ｃ４を有している。そして、互いに隣接する光透過パターン２６ｃ４，２６ｃ４のいずれか一方に位相シフタＳが配置されている。光透過パターン２６ｃ４の幅の寸法Ｄｘ30は、例えば１３０ｎｍ程度（ウエハ上換算）、光透過パターン２６ｃ４および遮光パターン２６ｂの両方の幅を合わせた寸法Ｄｘ31は、例えば２６０ｎｍ程度（ウエハ上換算）である。なお、露光装置および露光条件は、図３８で説明したのと同じである。フォトレジスト膜にはネガ型のレジスト膜を用いた。
【０１４１】
次に、図５８（ａ）は、前記図１７等に示したデータ線用のスルーホール１３を形成する際に用いたマスク２６の要部平面図を示し、（ｂ）はそのＡ−Ａ線の断面図を示している。ここではハーフトーン型の位相シフトマスクを用いた。このマスクパターン２８Ｅは、例えば平面四角形状の複数の光透過パターン２６ｃ５を有している。光透過パターン２６ｃ５の平面寸法は、例えば２２０×２２０ｎｍ程度（ウエハ上換算）である。なお、露光装置は、図３８で説明したのと同じであり、例えば露光光学条件は、ＮＡ＝０．６８、σ＝０．３０の条件を用いた。フォトレジスト膜にはポジ型のレジスト膜を用いた。
【０１４２】
図５９（ａ）は、前記図２１等に示したデータ線ＤＬを形成する際に用いたマスク２６の要部平面図を示し、（ｂ）はそのＡ−Ａ線の断面図を示している。ここでは、レベンソン型位相シフトマスクを用いた。このマスクパターン２８Ｆは、図５９（ａ）のＸ方向に延びる帯状の遮光パターン２６ｂおよび光透過パターン２６ｃ６を有している。そして、互いに隣接する光透過パターン２６ｃ６，２６ｃ６のいずれか一方に位相シフタＳが配置されている。光透過パターン２６ｃ６の幅の寸法Ｄｙ30は、例えば１７０ｎｍ程度（ウエハ上換算）、光透過パターン２６ｃ６および遮光パターン２６ｂの両方の幅を合わせた寸法Ｄｙ31は、例えば４２０ｎｍ程度（ウエハ上換算）である。なお、露光装置および露光条件は、図３８で説明したのと同じである。フォトレジスト膜にはネガ型のレジスト膜を用いた。
【０１４３】
次に、図６０（ａ）は、前記図２５等に示した情報蓄積容量素子用のスルーホール１７を形成する際に用いたマスク２６の要部平面図を示し、（ｂ）はそのＡ−Ａ線の断面図を示している。ここではレベンソン型位相シフトマスクを用いた。このマスクパターン２８Ｇは、例えば平面四角形状の複数の光透過パターン２６ｃ７を有している。光透過パターン２６ｃ７の平面寸法は、例えば２００×２００ｎｍ程度（ウエハ上換算）である。なお、露光装置は、図３８で説明したのと同じでああり、例えば露光光学条件は、ＮＡ＝０．６８、σ＝０．３０の条件を用いた。フォトレジスト膜にはポジ型のレジスト膜を用いた。
【０１４４】
次に、図３４等に示した孔２３（蓄積容量パターンを形成する）を形成する際の露光技術について説明する。この場合は上記多重露光処理を行った。第１のマスクパターンは、前記図５９で示したのと同じである。ただし、光透過パターン２６ｃ６の幅の寸法が、例えば１５０ｎｍ程度（ウエハ上換算）である。一方、図６１は、第２のマスクパターン２８Ｈを示している。図６１（ａ）は、そのマスクの要部平面図、（ｂ）はそのＡ−Ａ線の断面図である。この第２のマスクパターン２８Ｈにおいては、レベンソン型位相シフトマスク技術を用いた。このマスクパターン２８Ｈは、図６１（ａ）のＹ方向に延びる帯状の遮光パターン２６ｂおよび光透過パターン２６ｃ８を有している。そして、互いに隣接する光透過パターン２６ｃ８，２６ｃ８のいずれか一方に位相シフタＳが配置されている。光透過パターン２６ｃ６の幅の寸法Ｄｘ40は、例えば１３０ｎｍ程度（ウエハ上換算）、光透過パターン２６ｃ８および遮光パターン２６ｂの両方の幅を合わせた寸法Ｄｙ41は、例えば２６０ｎｍ程度（ウエハ上換算）である。なお、露光装置は、図３８で説明したのと同じであり、例えば露光光学条件は、ＮＡ＝０．６８、σ＝０．３０の条件を用いた。フォトレジスト膜にはネガ型のレジスト膜を用いた。
【０１４５】
このような本実施の形態の代表的な効果を記載すると、次の通りである。
(1)．微細配置された１つの半導体集積回路パターンを複数のマスクパターンに分割し、その複数のマスクパターンを露光に際して重ね露光することで、上記１つの半導体集積回路パターンをウエハ上に転写することにより、高密度に配置された半導体集積回路パターンを充分なプロセス裕度で転写することが可能となる。
(2).上記(1)により、半導体集積回路装置の性能を向上させることが可能となる。(3).上記(1)により、半導体集積回路装置の製造歩留まりを向上させることが可能となる。
(4).上記(3)により、半導体集積回路装置の製造コストを低減させることが可能となる。
(5).微細配置された１つの半導体集積回路パターンを複数のマスクパターンに分割し、その複数のマスクパターンを露光に際して重ね露光することで、上記１つの半導体集積回路パターンをウエハ上に転写することにより、位相シフタや補助光透過パターンの配置を容易にすることができるので、マスクパターンの設計および製造を容易にすることが可能となる。
【０１４６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４７】
例えば前記実施の形態においては筒状の情報蓄積容量素子を持つＤＲＡＭの製造方法に本発明を適用した場合について説明したが、これに限定されるものではなく情報蓄積用容量素子の構造は種々変更可能である。
【０１４８】
また、前記実施の形態の多重露光処理に際して変形照明等を用いても良い。
【０１４９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＤＲＡＭに適用した場合について説明したが、それに限定されるものではなく、例えばＳＲＡＭ（Static Random Access Memory）またはフラッシュメモリ（ＥＥＰＲＯＭ；Electric Erasable Programmable Read Only Memory）等のようなメモリ回路を有する半導体集積回路装置、マイクロプロセッサ等のような論理回路を有する半導体集積回路装置あるいはメモリ回路と論理回路とを同一半導体基板に設けている混載型の半導体集積回路装置にも適用できる。
【０１５０】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
(1).本発明によれば、密集されたパターンを、位相シフタを配置することが可能な複数のマスクパターンに分割し、それを多重露光して半導体基板上に所定のパターンを転写することにより、高密度に配置される半導体集積回路パターンを充分なプロセス裕度で転写することが可能となる。
(2).本発明によれば、密集されたパターンを、位相シフタを配置することが可能な複数のマスクパターンに分割し、それを多重露光して半導体基板上に所定のパターンを転写することにより、微細・高集積な半導体集積回路パターンの転写特性を向上させることが可能となる。
(3).本発明によれば、密集されたパターンを、位相シフタを配置することが可能な複数のマスクパターンに分割し、それを多重露光して半導体基板上に所定のパターンを転写することにより、半導体集積回路パターンの微細・高集積を推進することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装置の製造工程中における要部平面図である。
【図２】図１のＡ−Ａ線の断面図である。
【図３】図１のＢ−Ｂ線の断面図である。
【図４】図１のＣ−Ｃ線の断面図である。
【図５】図１に続く半導体集積回路装置の製造工程中における要部平面図である。
【図６】図５のＡ−Ａ線の断面図である。
【図７】図５のＢ−Ｂ線の断面図である。
【図８】図５に続く図１のＡ−Ａ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図９】図５に続く図１のＢ−Ｂ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図１０】図５に続く図１のＣ−Ｃ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図１１】図８〜図１０に続く半導体集積回路装置の製造工程中における要部平面図である。
【図１２】図１１のＡ−Ａ線の断面図である。
【図１３】図１１のＢ−Ｂ線の断面図である。
【図１４】図１１のＣ−Ｃ線の断面図である。
【図１５】図１１に続く図１のＡ−Ａ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図１６】図１１に続く図１のＢ−Ｂ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図１７】図１５および図１６に続く半導体集積回路装置の製造工程中における要部平面図である。
【図１８】図１７のＡ−Ａ線の断面図である。
【図１９】図１７のＢ−Ｂ線の断面図である。
【図２０】図１７のＣ−Ｃ線の断面図である。
【図２１】図１７に続く半導体集積回路装置の製造工程中における要部平面図である。
【図２２】図２１のＡ−Ａ線の断面図である。
【図２３】図２１のＢ−Ｂ線の断面図である。
【図２４】図２１のＣ−Ｃ線の断面図である。
【図２５】図２１に続く半導体集積回路装置の製造工程中における要部平面図である。
【図２６】図２５のＡ−Ａ線の断面図である。
【図２７】図２５のＢ−Ｂ線の断面図である。
【図２８】図２５のＣ−Ｃ線の断面図である。
【図２９】図２５に続く図１のＡ−Ａ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図３０】図２５に続く図１のＢ−Ｂ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図３１】図２５に続く図１のＣ−Ｃ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図３２】図２９〜図３１に続く図１のＡ−Ａ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図３３】図３２と同一工程時の図１のＣ−Ｃ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図３４】図３２および図３３に続く半導体集積回路装置の製造工程中における要部平面図である。
【図３５】図３４のＡ−Ａ線の断面図である。
【図３６】図３４のＣ−Ｃ線の断面図である。
【図３７】図３４に続く図１のＡ−Ａ線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図３８】本発明の一実施の形態である半導体集積回路装置の製造工程で用いた露光装置の説明図である。
【図３９】図３８の露光装置の露光動作を模式的に示した説明図である。
【図４０】（ａ）は図１等に示した活性領域を形成するためのフォトレジストパターンの要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図４１】（ａ）は図４０に示したフォトレジストパターンを転写するためのフォトマスクにおける第１のマスクパターンの要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図、（ｃ）は（ｂ）の位相シフタ部分の拡大断面図である。
【図４２】図４１のマスクパターンの電子線描画データの平面図である。
【図４３】ウエハプロセスで充分な解像特性が得られる範囲内の大きさの階段状パターンとしたマスクパターンレイアウト例を示す平面図である。
【図４４】図４１のマスクパターンのみをフォトレジスト膜に転写した場合のフォトレジストパターンの要部平面図である。
【図４５】（ａ）は図４０に示したフォトレジストパターンを転写するためのフォトマスクにおける第２のマスクパターンの要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図４６】（ａ）は本発明者が検討したフォトマスクの要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図４７】（ａ）は本発明者が検討したフォトマスクの要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図４８】図４５のマスクパターンの説明図である。
【図４９】図４１のマスクパターンと図４５のマスクパターンとを重ねて示した説明図である。
【図５０】本実施の形態の半導体集積回路装置の製造工程で用いたフォトマスクの全体平面図である。
【図５１】（ａ）および（ｂ）は位相シフトマスクの変形例を示すフォトマスクの要部断面図である。
【図５２】（ａ）は、図１１等に示したコンタクトホールを形成するためのフォトレジストパターンの要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図５３】（ａ）は図１１等に示したコンタクトホールを形成するための第１のマスクパターンを有するフォトマスクの要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図５４】図５３の第１のマスクパターンのみをポジ型のフォトレジスト膜に露光した場合を模式的に示すフォトレジストパターンの要部平面図である。
【図５５】図４５の第２のマスクパターンのみをポジ型のフォトレジスト膜に露光した場合を模式的に示すフォトレジストパターンの要部平面図である。
【図５６】図５３の第１のマスクパターンのデータと、図４５の第２のマスクパターンのデータとの重ね合わせた状態の説明図である。
【図５７】（ａ）は図５等に示したワード線（ゲート電極）を形成する際に用いたフォトマスクの要部平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図５８】（ａ）は図１７等に示したデータ線用のスルーホールを形成する際に用いたマスク２６の要部平面図、（ｂ）はそのＡ−Ａ線の断面図である。
【図５９】（ａ）は、前記図２１等に示したデータ線ＤＬを形成する際に用いたマスク２６の要部平面図、（ｂ）はそのＡ−Ａ線の断面図である。
【図６０】（ａ）は、図２５等に示した情報蓄積容量素子用のスルーホールを形成する際に用いたマスクの要部平面図、（ｂ）はそのＡ−Ａ線の断面図である。
【図６１】（ａ）は、図３４等に示した孔を形成する際に用いたマスクの要部平面図、（ｂ）はそのＡ−Ａ線の断面図である。
【符号の説明】
１  半導体基板
１Ｗ  半導体ウエハ
２  分離部
２ａ  絶縁膜
３  ｐ型ウエル
４  ゲート絶縁膜
５  ゲート電極
６  キャップ絶縁膜
７  ｎ型半導体領域
８  絶縁膜
９  絶縁膜
１０ａ  コンタクトホール（第１のホールパターン）
１０ｂ  コンタクトホール（第２のホールパターン）
１１ａ，１１ｂ  プラグ（ホール内配線）
１２  絶縁膜
１３  スルーホール
１４  プラグ
１５  絶縁膜
１６  絶縁膜
１７  スルーホール
１８  ハードマスク
１８ａ  サイドウォール
１９  プラグ
２０  バリアメタル膜
２１  絶縁膜
２２  フォトレジストパターン
２３  孔
２４  情報蓄積用容量素子
２４ａ  下部電極
２４ｂ  容量絶縁膜
２４ｃ  プレート電極
２５  露光装置
２５ａ  露光光源
２５ｂ  フライアイレンズ
２５ｃ  アパーチャ
２５ｄ１，２５ｄ２  コンデンサレンズ
２５ｅ  ミラー
２５ｆ  投影レンズ
２５ｇ  マスク位置制御手段
２５ｈ  マスクステージ
２５ｉ  ウエハステージ
２５ｊ  Ｚステージ
２５ｋ  ＸＹステージ
２５ｍ  主制御系
２５ｎ１，２５ｎ２  駆動手段
２５ｐ  ミラー
２５ｑ  レーザ測長機
２５ｒ  アライメント検出光学系
２５ｓ  ネットワーク装置
２６  フォトマスク
２６ａ  マスク基板
２６ｂ  遮光パターン
２６ｃ  光透過パターン
２６ｃ１  主光透過パターン
２６ｃ２  補助光透過パターン
２６ｃ３  光透過パターン
２６ｃ４〜２６ｃ８  光透過パターン
２６ｄ  光透過パターン
２６ｅ  シフタ膜
２６ｆ  透明膜
２７  ペリクル
２８Ａ  第１のマスクパターン
２８Ｂ  第２のマスクパターン
２８Ｃ  第１のマスクパターン
２８Ｄ  マスクパターン
２８Ｅ  マスクパターン
２８Ｇ  マスクパターン
２８Ｈ  マスクパターン
３０Ａ，３０Ｂ  転写領域
３１ａ，３１ｂ  開口部
Ｒ  フォトレジストパターン
ＲL  フォトレジストパターン
ＲC  フォトレジストパターン
Ｓ  位相シフタ
ＷＬ  ワード線
ＤＬ  データ線
ＳＬ  スリット
ＥＰ  露光光
Ｚ  深さ
ＵＣ  ユニットセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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