(57)【特許請求の範囲】
【請求項１】
集積回路の遅延測定機能を実現する方法において、
スキャン入力ポート（ＳＩ）とスキャン出力ポート（ＳＯ）の間に、バウンダリスキャンテスト容易化のためにスキャンチェイン内で使用されるように構成されたストレージ層をそれぞれ有する少なくとも１つのバウンダリスキャンセルを設けるステップと、
それぞれのバウンダリスキャンセルを解析して冗長状態を識別するステップと、
前記冗長状態を用いて、対応するスキャンセルのスキャン入力ポート（ＳＩ）とスキャン出力ポート（ＳＯ）の間に、追加の組合せパス（ＢＰ）を作成するステップと、
前記スキャンチェインを作成することによって、集積回路内にそれぞれのスキャンセルを実現化するステップとを有し、
前記組合せパス（ＢＰ）は、スキャンチェインの合成中はフォルスパスとして定義されている、集積回路の遅延測定機能を実現する方法。
【請求項２】
前記追加の組合せパスを作成するステップは、バウンダリスキャンセルの対応するストレージ層を迂回することによって、対応する２つのスキャンポート（ＳＩ，ＳＯ）間にローカルパス（ＢＰ）を実現化するステップを含むことを特徴とする請求項１記載の方法。
【請求項３】
前記組合せパスは、テストアクセスポートコントローラからのシフト信号によって制御されるマルチプレクサ（ＭＵＸ）を介してスキャン出力ポート（ＳＯ）に接続されることを特徴とする請求項１記載の方法。
【請求項４】
最初のスキャンセルのスキャン入力ポート（ＳＩ）を、バウンダリスキャンテスト容易化のためのテストデータ入力ポート（ＴＤＩ）に接続するとともに、スキャンチェインの最後をなすスキャンセルのスキャン出力ポート（ＳＯ）を、テストデータ出力パス（ＢＳＲ＿ＴＤＯ）を介して、バウンダリスキャンテスト容易化のためのテストデータ出力ポート（ＴＤＯ）に接続するステップを有することを特徴とする請求項１記載の方法。
【請求項５】
スキャンチェインの最後をなすバウンダリスキャンセルの出力ポート（ＳＯ）を、別個の遅延チェイン出力ポート（ＤＣＯ）に接続するステップを有することを特徴とする請求項１記載の方法。
【請求項６】
機能層を挟んで配置された入力ポート（ＰＩ）および出力ポート（ＰＯ）と、
バウンダリスキャンテスト容易化を実現するために使用されるように適応したストレージ層を挟んで配置されたスキャン入力ポート（ＳＩ）およびスキャン出力ポート（ＳＯ）と、
スキャン入力ポート（ＳＩ）とスキャン出力ポート（ＳＯ）の間に配置され、前記ストレージ層を迂回する組合せパス（ＢＰ）とを有し、
前記組合せパス（ＢＰ）は、少なくとも１つの追加的なインバータ、ライブラリもしくは遅延要素またはこれらの組合せを含むバウンダリスキャンセル。
【請求項７】
前記組合せパス（ＢＰ）およびストレージ層は、テストアクセスポートコントローラからのシフト信号によって制御されるマルチプレクサ（ＭＵＸ）を介してスキャン出力ポート（ＳＯ）に接続されることを特徴とする請求項６記載のバウンダリスキャンセル。
【請求項８】
遅延測定機能を有するバウンダリスキャンチェインを含む集積回路の遅延測定を実行する方法において、
遅延測定モードに入るステップと、
バウンダリスキャンテスト容易化のためのテストデータ入力（ＴＤＩ）にテストデータ信号を入力するステップと、
別の遅延チェイン出力ポートで該遅延測定を行うステップとからなり、
該別の遅延チェイン出力ポートはローカルパスの出力であり、そして該バウンダリングスキャンテスト容易化のために該テストデータ出力ポートに付加されて該集積回路の仕様を決定しており、該組合せローカルパスはトリステート状態を維持している遅延チェイン出力（ＤＣＯ）に因り又はデータ入力ピン（ＴＤＩ）を動作電圧（ＶＤＤ）にすることによって該スキャンチェインの動作と干渉しないことを特徴とする、集積回路の遅延測定を実行する方法。
【請求項９】
バウンダリスキャンテスト容易化のためのテストデータ出力ポート（ＴＤＯ）において遅延測定を実行するステップを有することを特徴とする請求項８記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、遅延測定機能を実現する方法、それぞれ遅延測定機能を有するバウンダリスキャンセル、集積回路および電気デバイス、ならびに、遅延測定を実行する方法に関する。
【０００２】
【従来の技術】
当業者には知られているように、通常、複合したＡＳＩＣ（特定用途向け集積回路）、ＳＯＣ（システムオンチップ）あるいはＩＣ（集積回路）を、要求された品質レベルで期間内に設計することは困難な課題である。このため、ＡＳＩＣ／ＳＯＣ／ＩＣ（以下の記述では一般に集積回路という）にとっては、いくつかの理由で、容易にアクセス可能な遅延測定パスを有することがしばしば非常に重要である。インバータやマルチプレクサのような多くの箇所を通って電気デバイスの集積回路全体を走る（クロスチップ）長いパスの遅延により、最良の場合および最悪の場合の製造プロセスウィンドウ内にある集積回路の最終プロセスパラメータを測定することが可能となる。
【０００３】
通常、この情報は、ベンダ側での製造テストのために非常に重要である。しかし、この情報は、回路パックやＰＣＢ（プリント回路基板）のレベルにおいて、システムテストのレベルにおいて、さらには、例えば、機能、タイミング、あるいは、集積回路が達成する「品質レベル」を決定しなければならないデバッグについて生じる問題の場合のように、現場においても、必要であることが非常に多い。さらに、評価、フロアプラン、試行あるいは最終レイアウトのようなさまざまな設計段階中の遅延モデリングの特徴づけのためにも、データベースのトポロジー情報とともに、専用の遅延パスが、遅延モデルを特徴づける助けとなることがある。
【０００４】
このため、特に、電気デバイス、設計フロー、あるいは、複合集積回路を扱うベンダの品質ランクづけにとっては、シミュレーションモデルとそれに対応する実際のデバイスとの間のタイミングマージンを評価するために、タイミングモデリングが、どのくらい正確に実際のデバイスに適合しているかを知ることが非常に重要である。上記のように、デバイス問題の場合、最良の場合から最悪の場合までのプロセス変動の範囲内で、相対的なデバイス性能を知ることが重要である。集積回路サンプル上で測定される遅延が、いくつかのプロセス品質仮定の下で、タイミングシミュレーションによって、または、ＳＴＡ（スタティックタイミング解析）によって、計算される遅延と比較することができる場合に、プロセス品質レベルは決定可能である。
【０００５】
現在、複合集積回路の品質レベルを決定する方法としては、（製造）テスタ上での簡単な遅延ストロービングがあるが、これは、合否結果を示すだけで、正確な遅延値は得られない。ある別のアプローチでは、設計内で多少ランダムな遅延パスを規定し、それにより、トポロジー、実現化、アクセスおよび初期化に関するアドホックで非標準的な解決法が得られる。遅延測定およびプロセス特徴づけのための、さらに別の知られている解決法としては、いわゆるＮＡＮＤツリーあるいはＰＲＯＣＭＯＮセル（すなわち、プロセスモニタセル）を使用するものがある（例えば、LSI Logic, "Design Manual and Procmon Application Note"、あるいは、Texas Instruments, "GS30 Design Manual and TDL Documentation"、に記載されている）が、これらはいずれも、追加的な要件を必要とし、実現化、初期化あるいはアクセスのための何らかの労力を必要とし、ベンダ依存性がある。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、設計時間およびゲートリソースにおける最小限の実現化労力で、ベンダ、テクノロジあるいは使用される開発ツールにはほとんど依存しない、集積回路の遅延測定のための新規で改良されたアプローチを提供することである。
【０００７】
別の目的は、低コストで製造可能で、集積回路全体にわたる長いパスをカバーすることが可能な遅延測定機能であって、複雑な、あるいは高価なＩＣテスタを必要とせずに、遅延測定を実行するためのアクセスおよび初期化が容易な遅延測定機能を提供することである。
【０００８】
【課題を解決するための手段】
本発明によれば、まず、少なくとも１つのバウンダリスキャンセルを用意する。それぞれのバウンダリスキャンセルは、スキャン入力ポートとスキャン出力ポートの間に、バウンダリスキャンテスト容易化のために集積回路のスキャンチェイン内で使用されるように構成されたストレージ層を有する。次に、それぞれのバウンダリスキャンセルを解析して冗長状態を識別する。冗長状態は、対応するスキャン入力ポートとスキャン出力ポートの間に、対応するストレージ層を迂回（バイパス）する追加ローカルパスを作成することによって、スキャンセルを拡張するために使用される。次に、前記スキャンチェインを作成することによって、集積回路内にそれぞれのスキャンセルを実現化する。
【０００９】
本発明の利点の１つは、すべての入力、出力および双方向バウンダリスキャンセルを含みうる遅延チェインを実現するために、前記ローカル迂回パスによって、スキャン入力ポートとスキャン出力ポートが純粋に組合せ（回路）的に接続されることである。
【００１０】
さらに、遅延測定機能を提供するために冗長状態が使用されることにより、本発明のアプローチは、もともとのバウンダリスキャンテスト容易化要求に依然として従っている。
【００１１】
遅延測定のために、機能層と、遅延測定のために迂回されるストレージ層とを有するバウンダリスキャンセルを使用することにより、本発明のバウンダリスキャンセル遅延チェイン内で使用されるバウンダリスキャンセルには、追加のポートやテスト信号は不要である。さらに、商用のまたはユーザのライブラリ要素が内部的に修正されるだけであり、セルポートは依然として同一であるため、追加の設計要件や接続も不要であるので、設計時間およびゲートリソースにおける実現化労力は最小限であり、ベンダ、テクノロジおよび使用される開発ツールにはほとんど依存しない。
【００１２】
測定のための遅延チェインを比較的長くして一定の測定誤差の影響を低減するため、および、好ましくは、デバイスのいくつかのプロセス変動をカバーするようにチップ全体にわたり遅延チェインを広げるために、追加のトポロジカルな影響がほとんどないいわゆるバウンダリスキャンセルを使用することが好ましい。その理由は、バウンダリスキャンおよび機能の要求に従って、バウンダリスキャンセルを配置し経路設定するだけでよいからである。一般に、複合的なＡＳＩＣ、ＳＯＣあるいはＩＣでは、バウンダリスキャンチェインのためにこのようなバウンダリスキャンセルを使用することが必須であるため、好都合な結果として、遅延チェインは自動的に実現化されることになる。
【００１３】
非常に好ましい実施例では、ＩＥＥＥ標準１１４９．１、すなわち、ＰＣＢ上の相互接続テストのための標準的方法による、または、ＩＥＥＥ標準１１４９．１から導かれる標準による、バウンダリスキャンセルを使用する。
【００１４】
さらに、別の好ましい実施例では、シフトレジスタ間に遅延を追加してホールド時間マージンを増大させるために、すなわち、テストクロック（ＴＣＫ）のためのスキューセイフティマージンを提供するために、与えられたテストアクセスポートコントローラからのシフト信号によって制御されるマルチプレクサを介して、それぞれのスキャンセルのローカル迂回パスおよびストレージ層を、スキャン出力ポートと接続する。
【００１５】
ローカル迂回パスは、反転のような、さらなる遅延またはレベルの調整のための追加のライブラリ要素を含むことも可能である。
【００１６】
さらに、実質的に追加のテストポートや信号は不要であるため、通常の複雑なＡＳＩＣ／ＩＣテスタがオンボード（基板上）にもない遅延測定とともに、より容易な初期化およびシミュレーション設定が保証される。これに基づいて、本発明の遅延チェインにより、集積回路、または、集積回路を有する電気デバイスの遅延測定を実行する好ましい方法は、単に、好ましくは、バウンダリスキャンＴＡＰコントローラをテストロジックリセット状態に設定すること（ＴＲＳＴＮ＝０）、および、あるデータ遷移をテストデータ入力（ＴＤＩ）に入力することによって、遅延測定モードに入ることを含むだけである。遅延測定自体は、スキャンテスト容易化のための与えられたテストデータ出力パス（ＢＳＲ＿ＴＤＯ）で実行可能である。
【００１７】
具体的なデバイスアーキテクチャに依存して、テストデータ出力パス（ＢＳＲ＿ＴＤＯ）に接続される追加の遅延チェイン出力ポート（ＤＣＯ）を設けることも可能である。
【００１８】
たとえバウンダリスキャンセルは通常、相異なるベンダやテクノロジのさまざまなロジックセルからなるとしても、特別のロジックセルは不要である。すなわち、従来のベンダ固有の遅延チェインとは異なり、本発明のアプローチによれば、スキャンセルを修正することによって、ベンダおよびテクノロジにほとんど依存しない遅延チェインが保証され、そのうえ依然としてバウンダリスキャンテスト互換性が維持される。本発明の遅延チェインは、２つのテストピンあるいはポートをある値にセットすることによってアクセス可能であるため（このようなテストピンは、ＩＥＥＥ１１４９．１要件によるあらかじめ与えられた、ＰＣＢ上で容易にアクセス可能なものであるか、あるいは、他のテストピンと共用可能なものである）、追加のピンは不要である。
【００１９】
このように、本発明のアプローチによれば、一般に、集積回路の遅延測定および「品質レベル」決定の問題を解決する新規で改良された標準的方法が得られる。
【００２０】
【発明の実施の形態】
以下の記載および特許請求の範囲では、複合的なＡＳＩＣ、ＳＯＣおよびＩＣは、集積回路と総称される。当業者には知られているように、シフトレジスタを形成するように接続された通常のスキャンセルが、しばしば、スキャンテスト容易化のために、集積回路において組み込まれ、あるいは、実現化される。
【００２１】
図１および図２は、それぞれ、本発明による遅延測定機能を有するバウンダリスキャンセルの概略図と、その機能のない従来技術による標準化されたバウンダリスキャンセルの概略図である。ただし、ＩＥＥＥ標準１１４９．１によるバウンダリスキャンセル（図２）に基づく、本発明の好ましい実施例の改良点をよりよい理解のためには、IEEE Standard 1149.1-1990, "Test Access Port and Boundary-Scan Architecture"、を参照。
【００２２】
図１および図２からわかるように、バウンダリスキャンセルは、入力バッファとコアの間やコアと出力バッファの間のような機能パスの間に、並列入力ポートＰＩおよび並列出力ポートＰＯによって接続される。通常のモード、すなわち、機能モードでは、モード信号を「０」にセットすることによって、入力ポートＰＩは出力ポートＰＯに直接接続される。
【００２３】
バウンダリスキャンチェインを有するチップを示す図３に例示するようなスキャンチェインを生成するために、スキャン入力ポートＳＩとスキャン出力ポートＳＯの間には、スキャン出力ポートＳＯを別のスキャンセルのスキャン入力ポートＳＩと直列接続することによってシフトレジスタを形成するように、ストレージ層が組み込まれる。ＩＥＥＥ標準１１４９．１に従う好ましい実施例によれば、モード信号とともに、シフト、キャプチャおよびホールド機能のための制御信号は、テストアクセスポート（ＴＡＰ）コントローラによって生成される。
【００２４】
図２の従来技術を参照すると、スキャン出力ポートＳＯにおける情報は、シフトモードでのみ興味があるため、出力ＳＯはＱに等しい。しかし、知られている通常のバウンダリスキャンセルを示す図２からわかるように、他のすべての場合、すなわち、シフトが無効（不活性、イナクティブ）になるように「０」にセットされる場合には、出力ポートＳＯは完全に冗長である。
【００２５】
図１に示すような本発明のアプローチによれば、通常のバウンダリスキャンセルのこの冗長状態は、入力ポートＳＩと出力ポートＳＯの間に追加の組合せ的遅延パスを作成するために使用される。このような組合せ遅延パスを実現するため、入力ポートＳＩと出力ポートＳＯの間のストレージ層は、本発明のローカルパスＢＰによって迂回（バイパス）される。
【００２６】
図１の好ましい実施例によれば、追加ローカルパスＢＰとストレージ層は、同じくＴＡＰコントローラからのシフト信号により制御される追加のマルチプレクサＭＵＸを介して接続される。その結果として、および、この改良によれば、シフトモードを無効にセットすることによって、すなわち、シフトを「０」にセットすることによって、遅延モードに入ることができる。この遅延モードの期間中は、スキャン出力ポートＳＯは冗長ではなく、入力ポートＳＩの関数として依存性を有する（すなわち、ＳＯ＝ｆ（ＳＩ）である）。
【００２７】
さらに、スキャン出力ポートＳＯにおいて情報Ｑを得るためにシフトモードを有効（活性、アクティブ）にセットすることにより、すなわち、シフトモード＝「１」の場合、ＳＯ＝Ｑであり、もとのスキャンモード機能がさらに使用可能である。
【００２８】
前述のように、シフトレジスタを形成するように複数のスキャンセルを直列接続することによって、図３のようなスキャンチェインが作成される。すなわち、最初のスキャンセルの入力ポートＳＩが、好ましくはバウンダリスキャンテスト容易化のための刺激入力を供給するテストデータ入力ＴＤＩに接続されるとともに、スキャンチェインの最後をなすスキャンセルの出力ポートＳＯが、テストデータ出力ＴＤＯに接続されるように、ある一定数の本発明の改良されたスキャンセル（図１）を用いてこのようなスキャンチェインを形成することによって、追加の遅延チェインが、テストデータ入力ＴＤＩから、ＢＳＲ＿ＴＤＯ（図４）のようなバウンダリスキャンレジスタＢＳＲの終端まで、自動的に作成される。好ましい実施例による具体的なバウンダリスキャン遅延チェインアーキテクチャを示す図４からわかるように、ＩＥＥＥ標準１１４９．１に従うバウンダリスキャンセルを用いた改良例によれば、遅延チェインは、少なくともＴＤＩからＢＳＲ＿ＴＤＯまで実現される。
【００２９】
このように、従来の、ふつうに標準化されているバウンダリスキャンセルを使用し、純粋に組合せ的な遅延パスを作成することによって、すべての入力、出力、あるいは双方向のバウンダリスキャンセルを遅延チェインに含めることが可能となる。この場合、修正された遅延チェインセルのための、追加のポートやテスト信号は不要である。さらに、単に、スキャンライブラリ要素が内部的に修正され、セルはスキャンおよび機能の要求に従って経路設定され配置されるだけでよいため、本発明のスキャン遅延チェインを標準化されたやり方で作成するために、追加の設計要件、接続あるいはトポロジカルな影響は不要である。
【００３０】
さらに、バウンダリスキャンセルを使用することにより、複数のノード、エレメント（要素）、レイヤ（層）あるいはヴィアを含むいわゆるクロスチップ遅延測定を実行するために、集積回路あるいはチップを含むデバイスのいくつかのプロセス変動をカバーするように、図３のチップ上のような集積回路全体を通る遅延チェインが実現される。
【００３１】
これにより、図４で強調されている遅延測定パスによれば、テストデータ入力ＴＤＩからバウンダリスキャンレジスタＢＳＲを通ってＢＳＲ＿ＴＤＯに至るパスの遅延は、ピン数（すなわち、実質的に、組み込まれるバウンダリスキャンセルの数）、改良されたスキャンセルに組み込まれるマルチプレクサ、インバータあるいはその他の遅延あるいはライブラリ要素、クロスチップ相互接続、バッファ、容量性負荷、プロセス、温度あるいは電源変動の関数として依存性を有する。
【００３２】
図１からわかるように、本発明のローカル迂回パスＢＰは、さらに、それぞれの遅延要素を追加的に接続するためのライブラリ要素１０を含むことが可能である。しかし、いずれの場合でも、与えられたスキャンライブラリ要素が内部的に修正されるだけであり、修正された遅延スキャンセル内でセルポートは依然として同一であるため、追加の設計要件や接続は不要である。さらに、改良されたスキャンセルは、単に、通常の標準化されたスキャンおよび機能の要求に従って経路設定し配置するだけでよいため、改良されたバウンダリスキャンセルを含む遅延チェインは依然として、バウンダリスキャン機能要件に、すなわち、実施例に関してはＩＥＥＥ標準１１４９．１に、従うことになる。
【００３３】
さらに、ローカル迂回パスＢＰ内の追加のマルチプレクサＭＵＸは、シフトレジスタ間に遅延を付加し、ホールド時間マージンを増大させる。すなわち、テストクロックＴＣＫに対するスキューセイフティマージンを改善して、スキューあるいはホールド時間の問題を回避する。
【００３４】
次に、主として図４を参照して、好ましい実施例による、すなわち、ＩＥＥＥ標準１１４９．１による、遅延チェインのアクセスおよび初期化のメカニズムの原理について、さらに詳細に説明する。バウンダリスキャン遅延チェインモードに入るためには、テストアクセスポートコントローラ（ＴＡＰ）内で、シフト制御が有効（アクティブ）でないような状態を見つける必要がある。しかし、これは、リセットピンＴＲＳＴＮが「０」にセットされるときに（非同期的に）入るテストロジックリセット状態の場合である。その結果、直列接続されたバウンダリスキャンセルを含むバウンダリスキャンレジスタＢＳＲからテストデータ出力ピンＴＤＯまでのパス、すなわち、特にパスＢＳＲ＿ＴＤＯまでのパスは、テスト刺激入力を供給するためのテストデータ入力ＴＤＩの関数として依存性を有する。
【００３５】
しかし、ＩＥＥＥ標準１１４９．１に従うバウンダリスキャンセルチェインを用いた例に基づくと、遅延パスあるいはチェインは依然としてデバイスピンからアクセス可能でない。この標準によれば、バウンダリスキャンレジスタＢＳＲではなく、迂回レジスタＢＲのような別のパーツあるいはレジスタが自動的に選択されることがある。さらに、マルチプレクサＢＳ−ＭＵＸおよびテストデータ出力フリップフロップＴＤＯ−ＦＦもまた、本発明にバウンダリスキャン遅延チェインのためのブロッキング要素として作用する。このため、アクセスおよび初期化を依然として簡単なまま保つための好ましい改良によれば、ＢＳＲ＿ＴＤＯパスは、マルチプレクサＢＳ−ＭＵＸおよび出力フリップフロップＴＤＯ−ＦＦを迂回して、別個の遅延チェイン出力テストピンＤＣＯに至る。
【００３６】
しかし、注意すべき点であるが、当業者には明らかなように、一般には、与えられたテストデータ出力ピンＴＤＯとは別個に遅延テストピンＤＣＯを設ける強制力のある理由はない。
【００３７】
別個のテストピンＤＣＯは、機能モードの期間中にそれをトライステート状態に保つために、別個のテストモード信号ＴＭによって制御されることが可能である。しかし、これはオプションでもある。その理由は、標準によれば、テストデータ入力ピンＴＤＩは動作電圧ＶＤＤにプルされ（すなわち、ＴＤＩ＝「１」）、したがって、機能モードではバウンダリスキャン遅延チェインパス全体を休止状態に保つ。テストピンＤＣＯに関して前述したように、ピンＴＭもまた、ＲＡＭ（ランダムアクセスメモリ）テストモード、ＰＬＬ（位相ロックループ）テストモード、コアスキャンテストモードあるいは同様のテストモードのような他のテストピンと共用されることも可能である。
【００３８】
したがって、遅延測定、特に、クロスチップ遅延測定を実行するため、本発明により修正されたバウンダリスキャンセルを用いると、与えられたテストデータ入力ＴＤＩと、テストデータ出力ＴＤＯまたは遅延チェイン出力ＤＣＯによる容易かつ直接的なアクセスが提供される。また、追加のＩＣテスタや特別の負荷ボード(loadboard)を必要とせずに、回路パック上でデバイスの品質レベルを容易に決定することができる。
【００３９】
本発明のスキャン遅延チェインの実現化のためには、好ましくは、以下のフローが使用される。具体的な好みのツールによって、与えられたスキャンおよび機能の要求に従うそれぞれの（バウンダリ）スキャンチェインを作成する前に、上記の本発明のアプローチに従って、標準のバウンダリスキャンセルを、本発明のバウンダリスキャン遅延チェインセルへと拡張しなければならない。スキャンチェインの論理合成中、バウンダリスキャン遅延チェインパスは、むだな最適化労力を避けるために、フォルスパスであると定義される。正しい標準化されたスキャン挙動を確認するためにシミュレーションを実行した後、推定されるフロアプランあるいはレイアウトのタイミングに対して、公知のスタティックタイミング解析（ＳＴＡ）を、それぞれの遅延チェイン出力ポートＤＣＯに対して実行すべきである。そのタイミング情報に基づいて、配線あるいは負荷モデルの精度の推定と、プロセスウィンドウ、すなわち、最良および最悪の場合の製造プロセスウィンドウの定義を実行することができる。
【００４０】
ほとんど標準化された方法を備えた本発明のスキャン遅延チェイン測定の実際的使用によれば、基本的に３つの相異なる応用分野がある。すなわち、設計中、複合集積回路を含む電気デバイスの製造、および現場である。
【００４１】
詳細に説明すると、好ましい応用の１つは、レイアウトに関する設計実現化プロセス中の遅延特徴づけである。トップレベルアセンブリからはじめて、推定される（配線）遅延計算およびスタティックタイミング解析が実行される。多少正確なトポロジー情報を含み、標準の遅延フォーマットデータベースにバックアノテート(back-annotate)された、フロアプランおよびトライアル（試行）レイアウト生成によって、実現化は改善される。最終的に、凍結(frozen)レイアウトが得られる。このプロセス全体の期間中、最良の場合および最悪の場合（ＢＣ(best case)／ＷＣ(worst case)）の変動、負荷、配線あるいは経路設定の推定あるいは変動に関するタイミング挙動は、好ましくは、フロー全体の期間中に安定な要素である専用のバウンダリスキャンセルに基づく本発明の遅延チェインで、特徴づけることができる。
【００４２】
第２の応用分野によれば、製造されたデバイスの遅延測定を実行することが可能である。これは、測定機能を有する製造テスタ上で、特別ではあるが簡単なテストプログラムにより行うことが可能である。さらに、遅延測定は、ＩＥＥＥ標準１１４９．１に関して前述したように、システムテスト中に、さらには現場でも、基板上にマウントされたデバイスについて容易に行うことが可能であり、簡単なアクセスおよび初期化が可能である。
【００４３】
好ましい応用のすべての場合に、デバイス品質、すなわち、ＢＣ／ＷＣ（最良／最悪の場合）の遅延ウィンドウ内の伝搬遅延の位置が、容易に決定可能である。
【００４４】
以上、本発明について、ＩＥＥＥ標準１１４９．１に基づく、またはこれから導かれる好ましい実施例に関して説明したが、当業者には明らかなように、本発明の保護範囲から離れることなく、具体的な要件に依存したいくつもの変更を行うことが可能である。
【００４５】
【発明の効果】
以上述べたごとく、本発明によれば、集積回路の遅延測定および「品質レベル」決定の問題を解決する新規で改良された標準的方法が得られる。
【００４６】
特許請求の範囲の発明の要件の後に括弧で記載した番号がある場合は、本発明の一実施例の対応関係を示すものであって、本発明の範囲を限定するものと解釈すべきではない。
【図面の簡単な説明】
【図１】本発明により修正された好ましいバウンダリスキャンセルの概略図である。
【図２】図１による修正の前の標準化されたバウンダリスキャンセルの概略図である。
【図３】図１によるスキャンセルを直列接続することによって形成されたバウンダリスキャン遅延チェインを有するチップの概略図である。
【図４】ＩＥＥＥ標準１１４９．１によるバウンダリスキャンセルに基づく、本発明により修正されたバウンダリスキャン遅延チェインアーキテクチャの概略図である。
【符号の説明】
１０  ライブラリ要素
【図１】
0004152639.tif 000002
【図２】
0004152639.tif 000003
【図３】
0004152639.tif 000004
【図４】
0004152639.tif 000005