(57)【特許請求の範囲】
【請求項１】
キャパシタの製造方法において、
基板上に形成された導電性膜及び絶縁性膜の表面に、前記キャパシタの下部電極用導電層としてルテニウム(Ru)層を、プラズマ励起化学気相成長(Plasma Enhanced Chemical Vapor Deposition: 以下、PECVDと記す)法と低圧化学気相成長(Low Pressure Chemical Vapor Deposition: 以下、LPCVDと記す)法とを順に用いて成長させる工程と、
該下部電極用導電層をパターニングして前記キャパシタの下部電極を形成する工程とを含むことを特徴とするキャパシタの製造方法。
【請求項２】
前記下部電極用導電層をパターニングして前記キャパシタの下部電極を形成する工程の後、
前記下部電極の表面に誘電体膜を形成する工程と、
前記誘電体膜の表面に前記キャパシタの上部電極を形成する工程と
を行うことを特徴とする請求項1記載のキャパシタの製造方法。
【請求項３】
前記誘電体膜としてTaON膜及びTa2O5膜のうち、いずれかの膜を用いることを特徴とする請求項2記載のキャパシタの製造方法。
【請求項４】
前記PECVD法によりRu層を成長させる処理を、反応ソースとしてRu(CH3COCHCOCH2CH3CH2CH3)3(トリ(2,4-オクタネディオネイト)ルテニウム)を用い、基板の温度を200℃〜350℃に保持し、反応ガスとしてNH3またはH2を用い、該反応ガスの流量を50sccm〜1000sccmに保持し、反応炉の圧力を0.1Torr（13.3Pa）〜2Torr（267Pa）に保持する条件下で行うことを特徴とする請求項1記載のキャパシタの製造方法。
【請求項５】
前記PECVD法によりRu層を成長させる処理を、R.F.電力を30ワット〜400ワットに保持し、下部ヒータ(SUB HEATER)を接地し、シャワーヘッド(SHOWER HEAD)を電極とする条件下で行うことを特徴とする請求項1または請求項4記載のキャパシタの製造方法。
【請求項６】
前記LPCVD法によりRu層を成長させる処理を、反応ソースとしてRu(CH3COCHCOCH2CH3CH2CH3)3(トリ(2,4-オクタネディオネイト)ルテニウム)を用い、基板の温度を200℃〜350℃に保持し、反応ガスとしてO2を用い、該反応ガスの流量を50sccm〜1000sccmに保持し、反応炉の圧力を0.１Torr（13.3Pa）〜2Torr（267Pa）に保持する条件下で行うことを特徴とする請求項1記載のキャパシタの製造方法。
【請求項７】
前記PECVD法を用いてRu層を成長させる処理と前記LPCVD法を用いてRu層を成長させる処理とを、同一チャンバにおいて順に行う処理を含むことを特徴とする請求項1記載のキャパシタの製造方法。
【請求項８】
前記誘電体膜を形成する工程が、
前記誘電体膜としてTa2O5膜を成長させる工程と、
前記Ta2O5膜に、N2Oによるプラズマ熱処理または紫外線−オゾン(UV−O3)ガスによる熱処理を施す工程と、
N2ガスとO2ガスとを用いたRTO(Rapid Thermal Oxidation)処理を施す工程とを含むことを特徴とする請求項3記載のキャパシタの製造方法。
【請求項９】
前記Ta2O5膜を成長させる工程を、
タンタルエチレート(Ta(OC2H5)5)をソースガスとして用い、反応ガスとしてO2ガスを用い、該反応ガスの流量を10sccm〜1000sccmに保持し、反応炉内の圧力を0.1Torr（13.3Pa）〜2Torr（267Pa）に保持し、基板の温度を300℃〜400℃に保持する条件下で行うことを特徴とする請求項8記載のキャパシタの製造方法。
【請求項１０】
前記プラズマ熱処理を、300℃〜500℃の処理温度で行うことを特徴とする請求項8記載のキャパシタの製造方法。
【請求項１１】
前記RTO処理工程を、500℃〜650℃の処理温度、30秒〜60秒の処理時間の条件下で行うことを特徴とする請求項8記載のキャパシタの製造方法。
【請求項１２】
前記上部電極としてRu膜及びTiN膜のうちいずれかの膜を用いることを特徴とする請求項2記載のキャパシタの製造方法。
【請求項１３】
キャパシタを有する半導体素子の製造方法において、
半導体基板の上面にコンタクトホールを有する第1層間絶縁膜を形成する工程と、
前記コンタクトホール内にプラグ用導電膜を充填して、前記半導体基板に接続されたコンタクトプラグを形成する工程と、
該コンタクトプラグ及び前記第1層間絶縁膜の上面に第2絶縁層を形成する工程と、
該第2絶縁層をパターニングしてストレージノードホールを有する第2層間絶縁膜を形成する工程と、
該ストレージノードホールの内表面及び前記第2層間絶縁膜の上面に下部電極用導電層としてルテニウム(Ru）層を、PECVD法とLPCVD法とを順に用いて成長させる工程と、
前記下部電極用導電層をパターニングして、前記キャパシタの下部電極を形成する工程とを含むことを特徴とするキャパシタを有する半導体素子の製造方法。
【請求項１４】
前記下部電極用導電層をパターニングして前記キャパシタの下部電極を形成する工程の後、
前記下部電極の表面に誘電体膜を形成する工程と、
前記誘電体膜の表面に前記キャパシタの上部電極を形成する工程と
を行うことを特徴とする請求項13に記載のキャパシタを有する半導体素子の製造方法。
【請求項１５】
前記コンタクトプラグを形成する工程が、
前記コンタクトホール内及び前記第1層間絶縁膜の上面に、ポリシリコン膜を成長させた後、前記第1層間絶縁膜の表面が露出し、前記ポリシリコン膜の上面が前記第1層間絶縁膜の上面より低くなるまでエッチバックして、ポリシリコンプラグを形成する工程と、
前記ポリシリコンプラグ上面にシリサイド膜とバリヤメタルとを順に形成し、ポリシリコンプラグ、シリサイド膜及びバリヤメタルからなるコンタクトプラグを形成する工程とを含むことを特徴とする請求項13記載のキャパシタを有する半導体素子の製造方法。
【請求項１６】
前記シリサイド膜を形成する処理を、前記ポリシリコンプラグより上方の前記コンタクトホール内及び前記第1層間絶縁膜の上面にチタニウム(Ti)層を成長させ、RTP法により熱処理を施して、前記ポリシリコンプラグ上面にチタニウムシリサイド(TiSix)層を形成した後、未反応のTi層をウェットエッチングにより除去して行うことを特徴とする請求項15記載のキャパシタを有する半導体素子の製造方法。
【請求項１７】
前記バリヤメタルを形成する処理を、TiN層、TaN層、TiSiN層、TaSiN層、TaAlN層及びこれらを組み合わせたもののうちいずれかを、PVD法またはCVD法により成長させて行うことを特徴とする請求項15記載のキャパシタを有する半導体素子の製造方法。
【請求項１８】
前記下部電極を形成する工程は、
前記ストレージノードホールの内表面及び第2層間絶縁膜の上面に下部電極用導電層としてRu層を、PECVD法とLPCVD法とを順に用いて成長させる工程と、
前記下部電極用導電層の表面に、前記ストレージノードホールを埋め込むのに十分厚さの犠牲層を成長させる工程と、
前記第2層間絶縁膜の上面が露出するまで、前記下部電極用導電層の一部及び前記犠牲層の一部を平坦化処理によって除去して、前記下部電極用導電層から複数のキャパシタの下部電極を形成する工程と、
前記下部電極の内側に残留した前記犠牲層を除去する工程と、
前記第2層間絶縁膜をウェットエッチングにより除去する工程とを含むことを特徴とする請求項13記載のキャパシタを有する半導体素子の製造方法。
【請求項１９】
前記誘電体膜としてTaON膜及びTa2O5膜のうちいずれかの膜を用いることを特徴とする請求項14記載のキャパシタを有する半導体素子の製造方法。
【請求項２０】
前記上部電極としてRu膜及びTiN膜のうちいずれかの膜を用いることを特徴とする請求項14記載のキャパシタを有する半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路を構成するキャパシタ及びそれを有する半導体素子の製造方法に関する。
【０００２】
【従来の技術】
DRAM(Dynamic Random Access Memory)等の半導体素子の集積度が高まるにつれて、記憶情報の基本単位である1ビットを格納する単位メモリセルの面積が、次第に縮小されてきている。
【０００３】
しかし、メモリセルの縮小に応じて単純にキャパシタの面積を減少させることはできない。なぜなら、ソフトエラーを防止して、安定した動作を保持するためには、単位メモリセル当たり一定の静電容量が必要であるからである。そのため、限られたメモリセルの面積内で、必要なキャパシタの容量を確保するための研究がなされている。これらの研究は、大きく次の3種類の方法に分けられる。一つは誘電体膜の薄膜化であり、１つはキャパシタの有効面積の拡大であり、また１つは比誘電率の高い材料の適用である。
【０００４】
この中でも、比誘電率の高い材料を用いることは、キャパシタの容量を拡大する上で非常に有効となる。従来、キャパシタに用いられる誘電体膜としては、SiO2膜や、誘電率がSiO2膜の約2倍であるSi3N4膜とSiO2膜とを用いたNO(Nitride-Oxide)膜、あるいはONO(Oxide-Nitride-Oxide)膜が主なものであったが、このSiO2膜や、NO膜、ONO膜などでは、物質自体の誘電率が基本的に低かった。そのため、誘電体膜の薄膜化やキャパシタの表面積の拡大といった形状面での改良により、高い静電容量を確保するには限界があり、誘電体膜には比誘電率の高い新しい物質が用いられるようになった。
【０００５】
例えば、高集積DRAMでは、従来の誘電体膜に代わる新しい誘電体膜として、(Ba、Sr)TiO3膜(以下、BSTと記す)、(Pb、Zr)TiO3膜(以下、PZTと記す)、Ta2O5膜などが用いられるようになった。中でもTa2O5膜は、シリコン窒化膜に比べて、3倍以上の高い誘電率(約20〜25)を有し、BSTやPZTに比べてエッチングが容易であるという優れた特性を有する。さらに、このTa2O5膜は、CVD法により成長させる場合、ステップカバレッジにも優れた特性を示す。ただ、Ta2O5膜では、その不安定な組成比のために誘電率のバラツキが発生する傾向があり、最近ではこれを改善するため、TaONの開発が進められている。以下、このような特性を有する酸化タンタル（Ta2O5）を誘電体膜として用いるキャパシタについて説明する。
【０００６】
Ta2O5膜を用いたキャパシタでは、キャパシタの電極を構成する物質の選択が重要となる。これは、例えば、電極にTa2O5膜に対して反応性のあるポリシリコン膜等を用いると、Ta2O5膜から酸素が拡散することによりTa2O5膜の組成比が変化し、また拡散した酸素によって電極が酸化膨張してキャパシタ電極間の距離が変化するため、キャパシタの静電容量が大きく影響を受けてしまうからである。
【０００７】
このTa2O5膜を用いる場合、従来のNO膜を用いたキャパシタに適用されるMOS（Metal/Oxide/Semiconductor）構造における半導体素材の酸化膜が、酸化タンタルに代わるので、MIS(Metal/Insulator/Semiconductor)構造となる。ここで、Mはプレートノードとして用いられる金属電極を示し、Iは絶縁体である誘電体膜を示し、またSはストレージノードとして用いられるポリシリコン膜を示している。
【０００８】
Ta2O5膜を用いたキャパシタでは、通常、上部電極であるプレートノードには、ポリシリコン/TiNの積層構造、またはポリシリコン/WNの積層構造が用いられ、下部電極であるストレージノードには、RTN(Rapid Thermal Nitration)法により表面に熱処理を施されたポリシリコンが用いられる。
【０００９】
このMIS構造においても、半導体素子の集積化に応じて必要な静電容量を確保するためには、上述したように、誘電体膜であるTa2O5膜を薄膜化するとよいが、Ta2O5膜を薄膜化するためには、キャパシタ形成後の後続する熱処理が重要となる。これは、この熱処理がキャパシタに及ぼす弊害が無視できないためであり、この弊害を抑制することによって、より薄いTa2O5膜を形成することができるからである。なお、Ta2O5膜をどの程度まで薄くすることができるかについては、明らかでないが、その限界は約20Å〜30Å程の範囲内と考えられる。これは、それ以上に誘電体膜の薄膜化を進めると、リーク電流が増加するという問題が発生するからである。
【００１０】
上記弊害を抑制するため、下部電極に、ポリシリコンでなく、金属を用いるMIM(Metal/Insulator/Metal)構造のキャパシタが検討されてた。従来、MIS構造のキャパシタでは、下部電極にポリシリコン膜を用いていたため、Ta2O5への熱処理によりポリシリコン膜が酸化膨張して有効な酸化膜の厚さ(Tox)が厚くなってしまい、高集積半導体素子の動作に必要な静電容量を確保するのには限界があったためである。このMIM構造にしたがって、ポリシリコン膜のストレージノードに代えて、金属膜のストレージノードを用いると、自然酸化膜の形成を抑止して、Ta2O5膜等の酸化膜の有効な厚さを30Å程度にまで薄膜化することができた。
【００１１】
また、MIM構造にバリヤメタルを適用することによって、金属膜と、導電性プラグに用いられるポリシリコンまたはシリコン基板との反応を防止し、さらに誘電体膜の成長時にソースガスとして用いられる酸素の拡散を防止することができた。
【００１２】
【発明が解決しようとする課題】
しかし、上記のようなMIM構造において、金属膜の下部電極としてルテニウム(Ru)を用いた場合、一般的な低圧化学気相成長(Low Pressure Chemical Vapor Deposition: 以下、LPCVDと記す)法によりRu層を成長させると、Ru層の表面が粗くなり、Ru層内に酸素が取り込まれてしまい、これにより、リーク電流が増加するという問題があった。また、Ru層内に取り込まれた酸素により、一般的なバリヤメタルであるTiNが酸化されてしまい、Ru層が剥がれてしまうなどの問題があった。そのため、半導体素子に適用することができなかった。
【００１３】
上記のような問題点を解決するため、本発明は、下部電極としてRuを用いた場合、Ru層の表面が粗くなるのを抑制することができ、これにより、リーク電流を抑え、バリヤメタルの酸化を防止することのできるキャパシタ及びそれを有する半導体素子の製造方法を提供することを目的としている。
【００１４】
【課題を解決するための手段】
本発明に係るキャパシタの製造方法は、基板上に形成された導電性膜及び絶縁性膜の表面に、前記キャパシタの下部電極用導電層としてルテニウム(Ru)層を、プラズマ励起化学気相成長(Plasma Enhanced Chemical Vapor Deposition: 以下、PECVDと記す)法と低圧化学気相成長(Low Pressure Chemical Vapor Deposition: 以下、LPCVDと記す)法とを順に用いて成長させる工程と、該下部電極用導電層をパターニングして前記キャパシタの下部電極を形成する工程とを含むことを特徴としている。
上記したキャパシタの製造方法は、前記下部電極用導電層をパターニングして前記キャパシタの下部電極を形成する工程の後、前記下部電極の表面に誘電体膜を形成する工程と、前記誘電体膜の表面に前記キャパシタの上部電極を形成する工程とを行うことが望ましい。
【００１５】
ここで、前記誘電体膜としてTaON膜及びTa2O5膜のうち、いずれかの膜を用いることが望ましい。
【００１６】
また、前記PECVD法によりRu層を成長させる処理を、反応ソースとしてRu(CH3COCHCOCH2CH3CH2CH3)3(トリ(2,4-オクタネディオネイト)ルテニウム)を用い、基板の温度を200℃〜350℃に保持し、反応ガスとしてNH3またはH2を用い、該反応ガスの流量を50sccm〜1000sccmに保持し、反応炉の圧力を0.1Torr（13.3Pa）〜2Torr（267Pa）に保持する条件下で行うことが望ましい。
【００１７】
また、前記PECVD法によりRu層を成長させる処理を、R.F.電力を30ワット〜400ワットに保持し、下部ヒータ(SUB HEATER)を接地し、シャワーヘッド(SHOWER HEAD)を電極とする条件下で行うことが望ましい。
【００１８】
また、前記LPCVD法によりRu層を成長させる処理を、反応ソースとしてRu(CH3COCHCOCH2CH3CH2CH3)3(トリ(2,4-オクタネディオネイト)ルテニウム)を用い、基板の温度を200℃〜350℃に保持し、反応ガスとしてO2を用い、該反応ガスの流量を50sccm〜1000sccmに保持し、反応炉の圧力を0.１Torr（13.3Pa）〜2Torr（267Pa）に保持する条件下で行うことが望ましい。
【００１９】
また、前記PECVD法を用いてRu層を成長させる処理と前記LPCVD法を用いてRu層を成長させる処理とを、同一チャンバにおいて順に行う処理を含むことが望ましい。
【００２０】
また、前記誘電体膜を形成する工程が、前記誘電体膜としてTa2O5膜を成長させる工程と、前記Ta2O5膜に、N2Oによるプラズマ熱処理または紫外線−オゾン(UV−O3)ガスによる熱処理を施す工程と、N2ガスとO2ガスとを用いたRTO(Rapid Thermal Oxidation)処理を施す工程とを含むことが望ましい。
【００２１】
ここで、前記Ta2O5膜を成長させる工程を、タンタルエチレート(Ta(OC2H5)5)をソースガスとして用い、反応ガスとしてO2ガスを用い、該反応ガスの流量を10sccm〜1000sccmに保持し、反応炉内の圧力を0.1Torr（13.3Pa）〜2Torr（267Pa）に保持し、基板の温度を300℃〜400℃に保持する条件下で行うことが望ましい。
【００２２】
また、前記プラズマ熱処理を、300℃〜500℃の処理温度で行うことが望ましい。
【００２３】
また、前記RTO処理工程を、500℃〜650℃の処理温度、30秒〜60秒の処理時間の条件下で行うことが望ましい。
【００２４】
また、前記上部電極としてRu膜及びTiN膜のうちいずれかの膜を用いることが望ましい。
【００２５】
一方、本発明に係るキャパシタを有する半導体素子の製造方法は、半導体基板の上面にコンタクトホールを有する第1層間絶縁膜を形成する工程と、前記コンタクトホール内にプラグ用導電膜を充填して、前記半導体基板に接続されたコンタクトプラグを形成する工程と、該コンタクトプラグ及び前記第1層間絶縁膜の上面に第2絶縁層を形成する工程と、該第2絶縁層をパターニングしてストレージノードホールを有する第2層間絶縁膜を形成する工程と、該ストレージノードホールの内表面及び前記第2層間絶縁膜の上面に下部電極用導電層としてルテニウム(Ru）層を、PECVD法とLPCVD法とを順に用いて成長させる工程と、前記下部電極用導電層をパターニングして、前記キャパシタの下部電極を形成する工程とを含むことを特徴としている。
上記した半導体素子の製造方法は、前記下部電極用導電層をパターニングして前記キャパシタの下部電極を形成する工程の後、前記下部電極の表面に誘電体膜を形成する工程と、前記誘電体膜の表面に前記キャパシタの上部電極を形成する工程とを行うことが望ましい。
【００２６】
ここで、前記コンタクトプラグを形成する工程が、前記コンタクトホール内及び前記第1層間絶縁膜の上面に、ポリシリコン膜を成長させた後、前記第1層間絶縁膜の表面が露出し、前記ポリシリコン膜の上面が前記第1層間絶縁膜の上面より低くなるまでエッチバックして、ポリシリコンプラグを形成する工程と、前記ポリシリコンプラグ上面にシリサイド膜とバリヤメタルとを順に形成し、ポリシリコンプラグ、シリサイド膜及びバリヤメタルからなるコンタクトプラグを形成する工程とを含むことが望ましい。
【００２７】
また、前記シリサイド膜を形成する処理を、前記ポリシリコンプラグより上方の前記コンタクトホール内及び前記第1層間絶縁膜の上面にチタニウム(Ti)層を成長させ、RTP法により熱処理を施して、前記ポリシリコンプラグ上面にチタニウムシリサイド(TiSix)層を形成した後、未反応のTi層をウェットエッチングにより除去して行うことが望ましい。
【００２８】
また、前記バリヤメタルを形成する処理を、TiN層、TaN層、TiSiN層、TaSiN層、TaAlN層及びこれらを組み合わせたもののうちいずれかを、PVD法またはCVD法により成長させて行うことが望ましい。
【００２９】
また、前記下部電極を形成する工程は、前記ストレージノードホールの内表面及び第2層間絶縁膜の上面に下部電極用導電層としてRu層を、PECVD法とLPCVD法とを順に用いて成長させる工程と、前記下部電極用導電層の表面に、前記ストレージノードホールを埋め込むのに十分厚さの犠牲層を成長させる工程と、前記第2層間絶縁膜の上面が露出するまで、前記下部電極用導電層の一部及び前記犠牲層の一部を平坦化処理によって除去して、前記下部電極用導電層から複数のキャパシタの下部電極を形成する工程と、前記下部電極の内側に残留した前記犠牲層を除去する工程と、前記第2層間絶縁膜をウェットエッチングにより除去する工程とを含むことが望ましい。
【００３０】
また、前記誘電体膜としてTaON膜及びTa2O5膜のうちいずれかの膜を用いることが望ましい。
【００３１】
また、前記上部電極としてRu膜及びTiN膜のうちいずれかの膜を用いることが望ましい。
【００３２】
【発明の実施の形態】
本発明に係る実施の形態では、誘電体膜としてTa2O5膜、またはTaON膜を用いる。TaON膜は、従来のSiO2膜、Si3N4膜、NO(Nitride-Oxide)膜、またはONO(Oxide-Nitride-Oxide)膜より高い誘電率を有し、Ta2O5膜の不安定な組成比を改善した誘電体膜である。
【００３３】
また、本発明に係る実施の形態では、キャパシタの下部電極にはルテニウム(Ru)層を用い、該Ru層を2段階の処理で成長させる。上記2段階の処理とは、まず、PECVD法により反応ガスとしてNH3またはH2を用い、Ru層を成長させ、成長させたRu層の上面に、LPCVD法により反応ガスとしてNH3を用いて、さらにRu層を成長させる処理をいう。
【００３４】
上記のように、PECVD法により成長させたRu層の上面に、LPCVD法によりRu層を成長させることによって、Ru層の表面が粗くなるのを抑制することができる。また、反応ガスとしてNH3を用いることによって、Ru層内に取り込まれた酸素を除去することができる。これにより、誘電体膜となるTaON膜、またはTa2O5膜の成長後に、熱工程を施しても、バリヤメタルとなるTiN膜の酸化を防止し、リーク電流を抑えることができる。
【００３５】
上記2段階の処理の有効性を示す実験データとして、下記に表１を示す。表1は、Ru層をPECVD法とLPCVD法とを順に用いて成長させた場合のAFM(原子間力顕微鏡：Atomic Force Microscope)のデータと、LPCVD法のみを用いて成長させた場合のAFMデータとを比較した表である。
【００３６】
【表１】
0004088914.tif 000002
【００３７】
表１中のRms(Root mean square)は、Ru層の表面粗さを、面内各点での高さの平均値からの差の二乗平均で表した値であり、P-v(Peak to value)は、同じくRu層の表面粗さを、面内各点での高さの最大値と最小値との差で表した値である。
【００３８】
表1に示すように、Ru層をPECVD法とLPCVD法とを順に用いて成長させた場合の方が、単純にLPCVD法のみを用いて成長させた場合に比べて、表面粗さの度合いが低く、良好な条件であることがわかる。
【００３９】
一方、電荷保存電極となる下部電極の構造としては、単純スタック構造、シリンダ構造、多重ピン構造、凹型構造など様々な構造を適用することができる。本実施の形態では、上記のうち、シリンダ構造を適用しているが、他の構造に置き換えることが可能である。
【００４０】
また、本発明に係る実施の形態では、キャパシタの上部電極は、セルプレートになっており、RuやTiNなどで形成する。
【００４１】
以下、添付した図面を参照しながら、本発明に係る好ましい実施の形態を詳細に説明する。添付した図1〜10は、本発明に係る実施の形態において、半導体素子の各製造工程における素子の構造を示す断面図である。
【００４２】
まず、図1は、半導体基板100の上面に第1絶縁層105を成長させる工程を示している。
【００４３】
第1絶縁層105と半導体基板100との間には、図示していないが、通常の半導体素子が備える素子分離膜やゲート酸化膜、ゲート電極およびソース/ドレインからなるMOSFET等が形成されている。
【００４４】
図2は、第1絶縁層105をパターニングして、コンタクトホール110を有する第1層間絶縁膜105Aを形成する工程を示している。
【００４５】
コンタクトホール110は、半導体基板100の表層部に形成されたソース/ドレインのうち、後に形成するコンタクトプラグに接続される部分の上側に第1絶縁層105をエッチングして形成される。
【００４６】
図3は、コンタクトホール110内にポリシリコンプラグ115を形成する工程を示している。
【００４７】
ポリシリコンプラグ115は、コンタクトホール110内及び第1層間絶縁膜105Aの上面に、化学気相成長(CVD)法によりドープトポリシリコン膜を成長させた後、第1層間絶縁膜105Aの表面が露出し、ポリシリコン膜の上面が第1層間絶縁膜105Aの上面より低くなるまでエッチバックすることにより形成される。したがって、ポリシリコンプラグ115より上方のコンタクトホール内110には、充填されずに残った空間があり、ポリシリコンプラグ115は、第1層間絶縁膜105Aの上面に対して窪んでいる。
【００４８】
図4は、窪んだポリシリコンプラグ115の上面にシリサイド膜120とバリヤメタル125とを順に形成する工程を示している。
【００４９】
まず、上記エッチバック後に洗浄処理を施して、ポリシリコンプラグ115より上方のコンタクトホール内110及び第1層間絶縁膜105Aの上面に、チタニウム(Ti)層を成長させる。そして、RTP(Rapid Thermal Processing)法により熱処理を施して、ポリシリコンプラグ115上面にチタニウムシリサイド(TiSix)層を形成した後、未反応のTiをウェットエッチングにより除去する。このようにして、シリサイド膜120を形成する。なお、Tiの代わり、WN、Wを用いることができる。このシリサイド膜120は、バリヤメタル125を形成する前にポリシリコンプラグ115との間にオーミックコンタクトを形成して、コンタクト抵抗を低下させるためのものである。
【００５０】
次いで、シリサイド膜120より上方のコンタクトホール内110及び第1層間絶縁膜105Aの上面に、バリヤ導電層を成長させた後、化学機械的研磨(Chemical Mechanical Polishing、以下CMPと記す)により平坦化してバリヤメタル125を形成する。このバリヤメタル125は誘電体活性化のための酸素雰囲気下での高温熱処理時に、酸素が下部電極であるストレージノードを介してポリシリコンプラグ115に拡散し、ポリシリコンプラグ115が酸化されるのを防止する役割を果たす。なお、バリヤ導電層を成長させるには、TiN層、TaN層、TiSiN層、TaSiN層、TaAlN層及びこれらを組み合わせたもののうちいずれかを、PVD法またはCVD法により成長させるとよい。
【００５１】
このようにして、コンタクトホール110内に複数のプラグ用導電膜を充填して、半導体基板100に接続された、ポリシリコンプラグ115、シリサイド膜120及びバリヤメタル125からなるコンタクトプラグを形成する。
【００５２】
図5は、シリンダ型キャパシタを形成するために、コンタクトプラグ及び第1層間絶縁膜105Aの上面に第2絶縁層130を形成する工程を示している。
【００５３】
第2絶縁層130は、シリコン酸化膜やBPSG膜により形成される。図では単一の層として示されているが、後述するエッチングの停止層や、リソグラフィ工程での精度向上のための反射防止層を含む積層構造として形成することもできる。例えば、第2絶縁層130の下部に上記停止層を設けることにより、後述するストレージノードホール135（図６）を形成するとき、コンタクトプラグが露出する直前でエッチングを停止させ、その後、停止層をエッチングすることができる。これにより、エッチング処理を高い精度で制御することができる。したがって、停止層にはシリコン酸化膜やBPSG膜からなる第2絶縁層130をエッチングする際に、エッチング選択比を高くするのに適した、SiN膜、Al2O3膜、SiON膜、またはこれらを組合せた膜を用いるとよい。
【００５４】
図6は、第2絶縁層130をパターニングしてストレージノードホール135を有する第2層間絶縁膜130Aを形成する工程を示している。図示したように、ストレージノードホール135により、コンタクトプラグ及び第1層間絶縁膜105Aの上面が露出されており、このストレージノードホール135内に下部電極を形成する。
【００５５】
図7は、ストレージノードホール135の内表面及び第2層間絶縁膜130Aの上面に下部電極用導電層140を成長させる工程を示している。この場合、図示したように、ストレージノードホール135内に、下部電極用導電層140を充填するのではなく、その内表面を覆うようにする。
【００５６】
本実施の形態では、下部電極用導電層140としてRu膜を、PECVD法とLPCVD法とを順に用いて成長させている。
【００５７】
まず、PECVD法によりRu層を成長させる処理を、反応ソースとしてRu(CH3COCHCOCH2CH3CH2CH3)3(トリ(2,4-オクタネディオネイト)ルテニウム)のガスを用い、基板の温度を200℃〜350℃に保持し、反応ガスとしてNH3またはH2を用い、該反応ガスの流量を50sccm〜1000sccmに保持し、反応炉の圧力を0.1Torr（13.3Pa）〜2Torr（267Pa）に保持する条件下で行う。また、R.F.電力を、30ワット〜400ワットに保持し、下部ヒータ(SUB HEATER)を接地し、ソースガス又は処理ガスが噴出されるシャワーヘッド(SHOWER HEAD)を電極とする条件下で行う。反応ガスとして用いるNH3またはH2ガスにより、Ru膜に酸素が取り込まれるのを防止する。
【００５８】
次いで、LPCVD法によりRuを成長させる処理を、反応ガスにO2ガスを用いるが、その他の条件はPECVD法での場合と同様でよい。本実施の形態では、反応ソースとしてRu(CH3COCHCOCH2CH3CH2CH3)3(トリ(2、4-オクタネディオネイト)ルテニウム)を用い、基板の温度を200℃〜350℃に保持し、反応ガスであるO2ガスの流量を50sccm〜1000sccmに保持し、反応炉の圧力を0.1Torr（13.3Pa）〜2Torr（267Pa）に保持する条件下で行っている。なお、上記PECVD法を用いてRu層成長させる処理と上記LPCVD法を用いてRu層成長させる処理とを、同一チャンバにおいて順に行うことが望ましい。
【００５９】
図8は、下部電極用導電層140にストレージノード分離処理を施し、第2層間絶縁膜を除去して、下部電極140Aを形成する工程を示している。
【００６０】
ストレージノード分離処理では、まず、下部電極用導電層140の表面に、ストレージノードホール135を埋め込むのに十分な厚さの犠牲層（図示せず）を成長させる。犠牲層としては、フォトレジストやシリコン酸化膜などを用いることができる。
【００６１】
次いで、第2層間絶縁膜130Aの上面が露出するまで、下部電極用導電層140の一部及び犠牲層の一部を、エッチバックまたはCMP方法などの平坦化処理によって除去して、下部電極用導電層140をパターニングし、下部電極用導電層140から複数のキャパシタの下部電極140Aを形成する。なお、図では下部電極140Aが１つしか示されていないが、これは隣接するキャパシタの図示を省略しているためである。
【００６２】
このストレージノード分離処理だけでは、断面がコ字状の前記下部電極140Aの内側に犠牲層が残留している。そこで次に、この下部電極140Aの内側に残留した犠牲層をアッシングやウェットエッチング等によって除去する。犠牲層にフォトレジストを用いる場合には、残留した犠牲層をアッシュによって除去することが望ましく、犠牲層にシリコン酸化膜を用いる場合には、犠牲層をウェットエッチングによって除去することが望ましい。
【００６３】
次いで、第2層間絶縁膜130Aをウェットエッチングにより除去してシリンダ構造の下部電極140Aを形成する。
【００６４】
図9は、下部電極140Aの表面に誘電体膜145を形成する工程を示している。
【００６５】
本実施の形態では誘電体膜145としてTa2O5膜を成長させる。この場合、ソースガスとしてタンタルエチレート(Ta(OC2H5)5)を用いるが、このタンタルエチレートは、常温では液体であるので、170℃〜190℃に保持する気化器で気体状態にしておく。そして、反応ガスとしてO2ガスを用い、その流量を約10sccm〜1000sccmに保持し、反応炉内の圧力を0.1Torr（13.3Pa）〜2Torr（267Pa）に保持し、基板の温度を300℃〜400℃に保持する条件下で、Ta2O5膜を成長させる。
【００６６】
次いで、Ta2O5膜内での酸素の不足を補い、また膜内から炭素を除去するため、300℃〜500℃の処理温度でN2Oによるプラズマ熱処理を施す。別の実施の形態では、上記プラズマ熱処理に代えて、紫外線により活性化された紫外線−オゾン(UV−O3)ガスによる熱処理を施してもよい。
【００６７】
次いでN2ガスとO2ガスとを用いて、500℃〜650℃の処理温度、30秒〜60秒の処理時間の条件下で、RTO(Rapid Thermal Oxidation)処理工程を行う。これにより、Ta2O5膜は多結晶化される。
【００６８】
図10は、誘電体膜145の表面にキャパシタの上部電極150を形成する工程を示している。本実施の形態では、上部電極としてRu膜を成長させるが、TiN膜を用いることもできる。
【００６９】
なお、本実施の形態では、下部電極をシリンダ構造とし、下部電極をパターニングした後に誘電体膜を形成しているが、別の実施の形態では、下部電極を例えば、単純スタック構造とし、下部電極用導電層の表面に誘電体膜を成長させて、下部電極と誘電体膜とを連続的にパターニングすることもできる。
【００７０】
また、本実施の形態では、誘電体膜としてTa2O5膜を用いたが、別の実施の形態では、TaON膜を用いることができる。
【００７１】
【発明の効果】
本発明によれば、PECVD法により成長させたRu膜表面に、LPCVD法によりRu膜を成長させることによって、従来のMIM構造のキャパシタに比べて、Ru層の表面が粗くなるのを抑制することができる。
【００７２】
また、本発明によれば、PECVD法によりRu膜を成長させるとき、反応ガスとしてNH3またはH2を用い、さらにLPCVD法によりRu膜を成長させるとき、反応ガスとしてNH3ガスを用いて、膜内に酸素が取り込まれるのを防止することができる。これにより、後続する熱処理時に、バリヤメタルが酸化されるを防止し、キャパシタのリーク電流を低減することができるという優れた効果がある。
【図面の簡単な説明】
【図１】  本発明の実施の形態において、半導体基板の上面に第1層間絶縁層を成長させた状態を示す断面図である。
【図２】  本発明の実施の形態において、コンタクトホールを有する第1層間絶縁膜を形成した状態を示す断面図である。
【図３】  本発明の実施の形態において、コンタクトホール内にポリシリコンプラグを形成した状態を示す断面図である。
【図４】  本発明の実施の形態において、窪んだポリシリコンプラグの上面にシリサイド膜とバリヤメタルとを順に形成した状態を示す断面図である。
【図５】  本発明の実施の形態において、コンタクトプラグ及び第1層間絶縁膜の上面に第2層間絶縁層を形成した状態を示す断面図である。
【図６】  本発明の実施の形態において、ストレージノードホールを有する第2層間絶縁膜を形成した状態を示す断面図である。
【図７】  本発明の実施の形態において、ストレージノードホールの内表面及び第2層間絶縁膜の上面に下部電極導電層を形成した状態を示す断面図である。
【図８】  本発明の実施の形態において、下部電極用導電層にストレージノード分離処理を施し、第2層間絶縁膜を除去して、下部電極を形成した状態を示す断面図である。
【図９】  本発明の実施の形態において、下部電極の表面に誘電体膜を形成した状態を示す断面図である。
【図１０】  本発明の実施の形態において、誘電体膜の表面に上部電極を形成した状態を示す断面図である。
【符号の説明】
100  半導体基板
105  第1絶縁層
105A  第1層間絶縁膜
110  コンタクトホール
115  ポリシリコンプラグ
120  シリサイド膜
125  バリヤメタル
130  第2絶縁層
130A  第2層間絶縁膜
135  ストレージノードホール
140  下部電極用導電層
140Ａ  下部電極
145  誘電体膜
150  上部電極
【図１】
0004088914.tif 000003
【図２】
0004088914.tif 000004
【図３】
0004088914.tif 000005
【図４】
0004088914.tif 000006
【図５】
0004088914.tif 000007
【図６】
0004088914.tif 000008
【図７】
0004088914.tif 000009
【図８】
0004088914.tif 000010
【図９】
0004088914.tif 000011
【図１０】
0004088914.tif 000012