(57)【特許請求の範囲】
【請求項１】
Ｓｉ基板上にＧｅ組成比が０から０．３まで成膜方向に傾斜をもって漸次増加するＳｉＧｅ層が成膜された半導体基板のＳｉＧｅ層表面を研磨する研磨工程を有し、
該研磨工程は、成膜されたＳｉＧｅ層表面に生じるクロスハッチのＰＶ値に対応した平均粒径である４０から５０ｎｍまでの間とされたコロイダルシリカを含み、かつ、前記クロスハッチのＰＶ値に対応した化学的研磨効果を呈するｐＨ１０．０から１１．０までの間とされた研磨液によって前記クロスハッチを削るものとされ、
前記研磨工程によりＲＭＳで０．４ｎｍ未満０．３５ｎｍ以上の表面粗さまで研磨された前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長する工程を有することを特徴とする半導体基板の製造方法。
【請求項２】
ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、
請求項１に記載の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域を形成することを特徴とする電界効果型トランジスタの製造方法。
【請求項３】
Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板であって、
請求項１に記載の半導体基板の製造方法により作製されたことを特徴とする半導体基板。
【請求項４】
ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、
請求項２に記載の電界効果型トランジスタの製造方法により作製されたことを特徴とする電界効果型トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速ＭＯＳＦＥＴ等に用いられる半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタに関する。
【０００２】
【従来の技術】
近年、Ｓｉ（シリコン）ウェーハ上にＳｉＧｅ（シリコン・ゲルマニウム）層を介してエピタキシャル成長した歪みＳｉ層をチャネル領域に用いた高速のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されている。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、そのためＳｉのバンド構造が変化して縮退が解けてキャリア移動度が高まる。したがって、この歪みＳｉ層をチャネル領域として用いることにより通常の１．３〜８倍程度の高速化が可能になるものである。また、プロセスとしてＣＺ法による通常のＳｉ基板を基板として使用でき、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にするものである。
【０００３】
ところで、上記歪みＳｉ層を成膜するためにＳｉ基板上にＳｉＧｅ層を成膜した基板は、いわゆるバーチャル基板と呼ばれているが、このＳｉＧｅ層を成膜した際に、Ｓｉとの格子定数の違いから格子緩和が生じＳｉＧｅ層表面にいわゆるクロスハッチと呼ばれるクロスハッチ状の凹凸が生じてしまう。このクロスハッチが生じたＳｉＧｅ層表面に歪みＳｉ層を成膜すると、歪みＳｉ層自体にも凹凸が生じると共に膜質が悪化し、デバイス作製に不都合が生じるため、ＳｉＧｅ層表面の凹凸を研磨により除去することが提案されている。
【０００４】
従来、例えば、スラリーとして最小粒径８０ｎｍのコロイダルシリカを分散させたアルカリ溶液を用いた化学的機械的研磨（Chemical Mechanical Polishing）によりバーチャル基板のＳｉＧｅ層表面を平坦化する技術が提案され、この技術により、表面粗さがＲＭＳで０．５ｎｍとなる結果が報告されている（澤野憲太郎他、第４８回応用物理学関係連合講演会講演予稿集30p-D-3、p.455）。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、以下のような課題が残されている。
すなわち、上記従来の技術では、研磨後の表面粗さがまだＲＭＳで０．５ｎｍであり、ヘテロエピタキシャル成長に起因するクロスハッチが未だ残存している。平坦度の高く良質な歪みＳｉ層を成膜するためには、バーチャル基板のＳｉＧｅ層表面に、より高い平坦性が要望されている。
【０００６】
本発明は、前述の課題に鑑みてなされたもので、より高い平坦性を有するＳｉＧｅ層を有する半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタを提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、前記課題を解決するために以下の構成を採用した。
すなわち、本発明の半導体基板の製造方法は、Ｓｉ基板上にＧｅ組成比が０から０．３まで成膜方向に傾斜をもって漸次増加するＳｉＧｅ層が成膜された半導体基板のＳｉＧｅ層表面を研磨する研磨工程を有し、
該研磨工程は、成膜されたＳｉＧｅ層表面に生じるクロスハッチのＰＶ値に対応した平均粒径である４０から５０ｎｍまでの間とされたコロイダルシリカを含み、かつ、前記クロスハッチのＰＶ値に対応した化学的研磨効果を呈するｐＨ１０．０から１１．０までの間とされた研磨液によって前記クロスハッチを削るものとされ、
前記研磨工程によりＲＭＳで０．４ｎｍ未満０．３５ｎｍ以上の表面粗さまで研磨された前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長する工程を有することを特徴とする。
本発明はＳｉ基板上にＳｉＧｅ層が成膜された半導体基板のＳｉＧｅ層表面を研磨する研磨工程を有し、該研磨工程は、平均粒径が４０から５０ｎｍまでの間のコロイダルシリカを含んだ研磨液で行い、該研磨液のｐＨを１０．０から１１．０までの間とすることを特徴とする。また、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層を備えた半導体基板であって、上記本発明の半導体基板の製造方法により作製されたことができる。
【０００８】
これらの半導体基板の製造方法及び半導体基板は、研磨工程において、平均粒径が４０から５０ｎｍまでの間のコロイダルシリカを含んだ研磨液で行い、該研磨液のｐＨを１０．０から１１．０までの間とするので、ＳｉＧｅ層表面のクロスハッチのＰＶ(Peak to Valley)値に対応した平均粒径のコロイダルシリカ及び最適な化学的研磨効果により、より高い平坦性を得ることができ、ＲＭＳで０．４ｎｍ未満の表面粗さを得ることができる。
【０００９】
なお、研磨液のｐＨが１０．０未満の場合は、十分な化学的研磨効果を得ることができず、またｐＨが１１．０を越えるとクロスハッチを形成する原子層単位のステップがより強く削れてしまい研磨効果が低下してしまうためである。
【００１０】
本発明の半導体基板の製造方法は、研磨された前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長する工程を有することを特徴とする。
また、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板であって、上記本発明の半導体基板の製造方法により作製されたことを特徴とする。
【００１１】
これらの半導体基板の製造方法及び半導体基板では、研磨された前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層がエピタキシャル成長されるので、例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用として好適な半導体基板を得ることができる。
【００１２】
本発明の電界効果型トランジスタの製造方法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、上記本発明の歪みＳｉ層を有する半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域を形成することを特徴とする。
また、本発明の電界効果型トランジスタは、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、上記本発明の電界効果型トランジスタの製造方法により作製されたことを特徴とする。
【００１３】
これらの電界効果型トランジスタの製造方法及び電界効果型トランジスタは、上記本発明の歪みＳｉ層を有する半導体基板の製造方法により作製された半導体基板の歪みＳｉ層にチャネル領域を形成するので、平坦性の高い良質な歪みＳｉ層により高特性な電界効果型トランジスタを高歩留まりで得ることができる。
【００１４】
【発明の実施の形態】
以下、本発明に係る一実施形態を、図１から図５を参照しながら説明する。
【００１５】
図１及び図３は、本発明の半導体ウェーハＷ０（半導体基板）及び歪みＳｉ層を有する半導体ウェーハ（半導体基板）Ｗの断面構造を示すものであり、これらの半導体ウェーハの構造をその製造プロセスと合わせて説明すると、まず、図１及び図２に示すように、ＣＺ法で引上成長して作製されたＳｉ基板１上に、Ｇｅ組成比ｘが０から０．３まで成膜方向（表面に向けて）に傾斜をもって漸次増加する第１のＳｉＧｅ層（傾斜組成領域）２を減圧ＣＶＤ法によりエピタキシャル成長する。なお、上記減圧ＣＶＤ法による成膜は、キャリアガスとしてＨ2を用い、ソースガスとしてＳｉＨ4及びＧｅＨ4を用いている。
【００１６】
次に、第１のＳｉＧｅ層２上に該第１のＳｉＧｅ層２の最終的なＧｅ組成比（０．３）で一定組成層かつ緩和層である第２のＳｉＧｅ層３をエピタキシャル成長する。なお、第１のＳｉＧｅ層２及び第２のＳｉＧｅ層３の膜厚は、例えばそれぞれ１．５μｍ及び０．７５μｍである。これらの第１のＳｉＧｅ層２及び第２のＳｉＧｅ層３は、歪みＳｉ層を成膜するためのＳｉＧｅバッファ層として機能する。このように傾斜組成層の第１のＳｉＧｅ層２を成膜した後に一定組成層の第２のＳｉＧｅ層３を成膜するので、第２のＳｉＧｅ層３中の転位の発生や成長を抑制することができ、最終的な第２のＳｉＧｅ層３表面の転位密度を低減することができる。
【００１７】
上記状態のウェーハ表面でも、図１の（ａ）に示すように、ＳｉＧｅの格子緩和に起因して生じる格子状（クロスハッチ状）の凹凸、いわゆるクロスハッチＣが発生している。
このため、次に、上記状態のウェーハＷ０を減圧ＣＶＤ炉から取り出し、図１の（ｂ）に示すように、第２のＳｉＧｅ層３表面を研磨して該表面の少なくともクロスハッチを削って平坦化する。
【００１８】
上記研磨方法は、片面研磨方法又は両面研磨方法のいずれを採用しても構わない。なお、本実施形態では、例えば、図３に示すような片面研磨装置１０を用いて研磨を行った。この片面研磨装置１０は、円盤状の回転定盤１１とウェーハ保持具１２とを備えている。上記回転定盤１１は、その底面中心に接続されたシャフト１１ａによって回転可能とされ、その上面に研磨用パッド１１ｂが貼り付けられている。
【００１９】
上記ウェーハ保持具１２は、加圧ヘッド１２ａとこれに接続して加圧ヘッド１２ａを回転させる回転させるシャフト１２ｂとで構成され、加圧ヘッド１２ａの下面には研磨プレート１３が取り付けられている。該研磨プレート１３の下面には、複数枚の上記ウェーハＷ０が貼り付けられる。回転定盤１１の上部にはスラリー状の研磨液Ｌを供給するための配管１４が設けられる。
【００２０】
この研磨装置１０により上記ウェーハＷ０を研磨する場合には、加圧ヘッド１２ａを下降して上記ウェーハＷ０に所定の圧力を加えてウェーハＷ０を押さえ、配管１４から研磨液Ｌを研磨用パッド１１ｂに供給しながら、加圧ヘッド１２ａと回転定盤１１とを同一方向に回転させて上記ウェーハＷ０の表面を研磨する。この際、研磨液Ｌとして、平均粒径が４０から５０ｎｍまでの間のコロイダルシリカを含みかつｐＨを１０．０から１１．０までの間としたアルカリ性コロイダルシリカ研磨液を用いる。このような条件で研磨した上記ウェーハＷ０の表面粗さは、ＲＭＳで０．４ｎｍ未満となる。
【００２１】
研磨後、再び減圧ＣＶＤ法において、図３の（ｂ）に示すように、平坦化された第２のＳｉＧｅ層３上にＳｉをエピタキシャル成長して歪みＳｉ層４を形成することにより、本実施形態の半導体ウェーハＷが作製される。
【００２２】
このように本実施形態では、研磨工程において、平均粒径が４０から５０ｎｍまでの間のコロイダルシリカを含んだ研磨液Ｌで研磨を行うので、第２のＳｉＧｅ層３表面のクロスハッチのＰＶ値に対応した平均粒径のコロイダルシリカにより、より高い平坦性を得ることができる。さらに、研磨液ＬのｐＨを１０．０から１１．０までの間とするので、最適な化学的研磨効果によりＲＭＳで０．４ｎｍ未満の表面粗さを得ることができる。したがって、高い平坦性を有する第２のＳｉＧｅ層３上に歪みＳｉ層４が成膜させるため、高平坦度の歪みＳｉ層４を得ることができる。
【００２３】
次に、本発明の上記半導体ウェーハＷを用いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、その製造プロセスと合わせて図５を参照して説明する。
【００２４】
図５は、本発明の電界効果型トランジスタの概略的な構造を示すものであって、この電界効果型トランジスタを製造するには、上記の製造工程で作製した半導体ウェーハＷ表面の歪みＳｉ層４上にＳｉＯ2のゲート酸化膜５及びゲートポリシリコン膜６を順次堆積する。そして、チャネル領域となる部分上のゲートポリシリコン膜６上にゲート電極（図示略）をパターニングして形成する。
【００２５】
次に、ゲート酸化膜５もパターニングしてゲート電極下以外の部分を除去する。さらに、ゲート電極をマスクに用いたイオン注入により、歪みＳｉ層４及び緩和層３にｎ型あるいはｐ型のソース領域Ｓ及びドレイン領域Ｄを自己整合的に形成する。この後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及びドレイン電極（図示略）をそれぞれ形成して、歪みＳｉ層４がチャネル領域となるｎ型あるいはｐ型のＭＯＳＦＥＴが製造される。
【００２６】
このように作製されたＭＯＳＦＥＴでは、上記製法で作製された半導体ウェーハＷの歪みＳｉ層４にチャネル領域が形成されるので、平坦性が高く良質な歪みＳｉ層４により動作特性に優れたＭＯＳＦＥＴを高歩留まりで得ることができる。
【００２７】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、上記実施形態の半導体ウェーハＷの歪みＳｉ層４上に、さらにＳｉＧｅ層を成膜しても構わない。また、研磨された第２のＳｉＧｅ層上に直接歪みＳｉ層を成膜したが、研磨された第２のＳｉＧｅ層上にさらに他のＳｉＧｅ層を成膜し、該ＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長しても構わない。
【００２８】
【実施例】
次に、上記実施形態に基づいて研磨処理をした場合の表面粗さを具体的に説明する。
【００２９】
上記実施形態に基づいて、ｐＨを１０．０から１１．０までの範囲内に調整し、平均粒径が４０から５０ｎｍのコロイダルシリカを分散したＫＯＨ溶液をスラリー（研磨液）として、第２のＳｉＧｅ層３まで成膜した上記ウェーハの表面を研磨した。
この結果、上記実施形態における研磨前の第２のＳｉＧｅ層３において、その表面粗さがＲＭＳで１．５ｎｍであったが、本発明に係る上記研磨を施すことにより、表面粗さがＲＭＳで０．３５ｎｍとなり、ＲＭＳで０．４ｎｍ未満の高平坦度を得ることができた。
【００３０】
【発明の効果】
本発明によれば、以下の効果を奏する。
本発明の半導体基板の製造方法及び半導体基板によれば、研磨工程において、平均粒径が４０から５０ｎｍまでの間のコロイダルシリカを含んだ研磨液で行い、該研磨液のｐＨを１０．０から１１．０までの間とするので、ＳｉＧｅ層表面のクロスハッチのＰＶ値に対応した平均粒径のコロイダルシリカにより、より高い平坦性を得ることができる。
【００３１】
また、本発明の半導体基板の製造方法及び半導体基板によれば、研磨された第２のＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層がエピタキシャル成長されるので、例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用として好適な半導体基板を得ることができる。
【００３２】
また、本発明の電界効果型トランジスタの製造方法及び電界効果型トランジスタによれば、上記本発明の歪みＳｉ層を有する半導体基板の製造方法により作製された半導体基板の歪みＳｉ層にチャネル領域を形成するので、良質な歪みＳｉ層により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【図面の簡単な説明】
【図１】  本発明に係る一実施形態における半導体基板の製造方法を示す研磨前後の断面図である。
【図２】  本発明に係る一実施形態における半導体基板の膜厚に対するＧｅ組成比を示すグラフである。
【図３】  本発明に係る一実施形態における半導体基板を示す断面図である。
【図４】  本発明に係る一実施形態における研磨装置を示す概略的な正面図である。
【図５】  本発明に係る一実施形態におけるＭＯＳＦＥＴを示す概略的な断面図である。
【符号の説明】
１  Ｓｉ基板
２  第１のＳｉＧｅ層
３  第２のＳｉＧｅ層
４  歪みＳｉ層
５  ＳｉＯ2ゲート酸化膜
６  ゲートポリシリコン膜
Ｃ  クロスハッチ
Ｓ  ソース領域
Ｄ  ドレイン領域
Ｌ  研磨液
Ｗ  半導体ウェーハ（半導体基板）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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