(57)【特許請求の範囲】
【請求項１】
強誘電性メモリ（ＦＥＭ）ゲートユニットを有する半導体構造を単結晶シリコンの基板上に形成することによってＣ軸配向薄膜強誘電性トランジスタメモリセルを製造する方法であって、
前記基板に、前記ＦＥＭゲートユニットのためのシリコン素子領域を形成する工程と、
該シリコン素子領域中にｎ型のドーピング不純物を注入することによって、ｎ＋型の導電性チャネルであるソース接合領域およびドレイン接合領域を形成するとともに、該ソース接合領域と該ドレイン接合領域との間に、前記ＦＥＭゲートユニットのためのｎ−型の導電性チャネルであるゲート領域を形成する工程と、
該ゲート領域上に、下部電極、Ｃ軸配向Ｐｂ5Ｇｅ3Ｏ11強誘電性（ＦＥ）層および上部電極を順次堆積して、ＦＥＭゲートユニットを、前記ソース接合領域および前記ドレイン接合領域の端部から５０ｎｍ〜３００ｎｍの範囲の距離Ｄだけそれぞれ離して形成する工程と、
次いで、前記基板および前記ＦＥＭゲートユニットを５００℃から１１００℃の温度でアニールすることによって、前記下部電極から前記ゲート領域中に金属イオンを拡散させて前記ゲート領域の上部に導電性チャネル層であるシリサイド層を形成する工程と、
その後に、前記ソース接合領域および前記ドレイン接合領域、前記ＦＥＭゲートユニット、および前記基板を覆うように絶縁層を形成する工程と、
前記絶縁層の中を通って、前記ソース接合領域、前記ドレイン接合領域および前記ＦＥＭゲートユニットの前記上部電極とそれぞれ電気的に接触するソース電極、ドレイン電極およびゲート電極を形成する工程と、
を包含する方法。
【請求項２】
強誘電性メモリ（ＦＥＭ）ゲートユニットを有する半導体構造を単結晶シリコンの基板上に形成することによってＣ軸配向薄膜強誘電性トランジスタメモリセルを製造する方法であって、
前記基板に、前記ＦＥＭゲートユニットのためのシリコン素子領域を形成する工程と、
該シリコン素子領域における前記ＦＥＭゲートユニットのためのソース接合領域とドレイン接合領域との間に対応する領域に、ｎ型のドーピング不純物を注入してｎ−型の導電性チャネルのゲート領域を形成する工程と、
前記ゲート領域上に、下部電極、Ｃ軸配向Ｐｂ5Ｇｅ3Ｏ11強誘電性（ＦＥ）層および上部電極を順次堆積して、ＦＥＭゲートユニットを形成する工程と、
前記ＦＥＭゲートユニットの両側の前記シリコン素子領域中にｎ型のドーピング不純物を注入することによって、前記ＦＥＭゲートユニットの両側に、ｎ＋型の導電性チャネルであるソース接合領域およびドレイン接合領域を、前記ＦＥＭゲートユニットの端部から５０ｎｍ〜３００ｎｍの範囲の距離Ｄだけそれぞれ離して形成する工程と、
その後に、前記ソース接合領域および前記ドレイン接合領域、前記ＦＥＭゲートユニット、および前記基板を覆うように絶縁層を形成する工程と、
前記絶縁層の中を通って、前記ソース接合領域、前記ドレイン接合領域および前記ＦＥＭゲートユニットの前記上部電極とそれぞれ電気的に接触するソース電極、ドレイン電極およびゲート電極を形成する工程と、を包含し、
前記ＦＥＭゲートユニットを形成する工程において前記下部電極を堆積した後に、前記ＦＥＭゲートユニットと前記ゲート領域との間にｐ−型の導電性チャネルの障壁層を形成する工程をさらに包含し、該工程が、ＢおよびＢＦ2からなる群より選択されたドーピング不純物をそれぞれ３ｋｅＶから８０ｋｅＶのエネルギーおよび１５ｋｅＶから５０ｋｅＶのエネルギーで１×１０11ｃｍ-2から１×１０13ｃｍ-2のドーピング量で注入して５００℃〜１１００℃の温度でアニールすることによってイオンを前記ゲート領域中に拡散させることを含む、方法。
【請求項３】
強誘電性メモリ（ＦＥＭ）ゲートユニットを有する半導体構造を単結晶シリコンの基板上に形成することによってＣ軸配向薄膜強誘電性トランジスタメモリセルを製造する方法であって、
前記基板に、前記ＦＥＭゲートユニットのためのシリコン素子領域を形成する工程と、
該シリコン素子領域における前記ＦＥＭゲートユニットのためのソース接合領域とドレイン接合領域との間のゲート領域として機能する領域に、ｎ型のドーピング不純物を注入してｎ−型の導電性チャネルを形成する工程と、
前記ｎ−型の導電性チャネルに、ＢおよびＢＦ2からなる群より選択されたドーピング不純物をそれぞれ３ｋｅＶから８０ｋｅＶのエネルギーおよび１５ｋｅＶから５０ｋｅＶのエネルギーで５×１０11ｃｍ-2から１×１０13ｃｍ-2のドーピング量で注入して５００℃〜１１００℃の温度でアニールすることによってイオンを前記ｎ−型の導電性チャネルに拡散させてｐ−型の導電性チャネルを形成する工程と、
前記ｐ−型の導電性チャネル上に、下部電極、Ｃ軸配向Ｐｂ5Ｇｅ3Ｏ11強誘電性（ＦＥ）層および上部電極を順次堆積して、ＦＥＭゲートユニットを形成する工程と、
前記ＦＥＭゲートユニットの両側の前記シリコン素子領域中にｎ型のドーピング不純物を注入することによって、前記ＦＥＭゲートユニットの両側に、ｎ＋型の導電性チャネルのソース接合領域およびドレイン接合領域を、該ＦＥＭゲートユニットの端部から５０ｎｍ〜３００ｎｍの範囲の距離Ｄだけそれぞれ離すように、かつ、該ドレイン接合領域が前記ｐ−型の導電性チャネルに接するようにしてそれぞれ形成する工程と、
その後に、該ＦＥＭゲートユニットの周囲に絶縁層を形成する工程と、
を包む、方法。
【請求項４】
単結晶シリコン基板上にＭＯＳトランジスタおよび強誘電性メモリ（ＦＥＭ）セルを形成する工程を包含するＣ軸配向薄膜強誘電性トランジスタメモリセルを製造する方法であって、
前記単結晶シリコン基板上に、前記ＦＥＭゲートユニットのためのｐ−型のシリコン素子領域を形成する工程と、
該シリコン素子領域に、ｐ−ウェルを形成する工程と、
該ｐ−ウェル上にＭＯＳトランジスタのゲートを構築する工程と、
前記シリコン領域における前記ｐ−ウェルの両側に、ｎ型のドーピング不純物を注入してｎ−型の導電性チャネルをそれぞれ形成する工程と、
前記各ｎ−型の導電性チャネルのそれぞれの一部に重なるとともに、前記ゲートを覆って、下部電極、Ｃ軸配向Ｐｂ5Ｇｅ3Ｏ11強誘電性（ＦＥ）層および上部電極を順次堆積することにより、ＦＥＭゲートユニットを形成する工程と、
前記シリコン素子領域における前記各ｎ−型の導電性チャネルのそれぞれの外側にｎ型のドーピング不純物を注入することによってｎ＋型の導電性チャネルのソース接合領域およびドレイン接合領域をそれぞれ形成する工程と、
その後に、前記ソース接合領域および前記ドレイン接合領域、前記ＦＥＭゲートユニット、および前記単結晶シリコン基板を覆うように絶縁層を形成する工程と、
前記絶縁層の中を通って、前記ソース接合領域、前記ドレイン接合領域および前記ＦＥＭゲートユニットの前記上部電極とそれぞれ電気的に接触するソース電極、ドレイン電極およびゲート電極を形成する工程と、を包含し、
前記ＦＥＭゲートユニットは、前記該ソース接合領域および前記ドレイン接合領域の端部から５０ｎｍ〜３００ｎｍの距離Ｄだけ離れて形成されており、
前記ｐ−ウェルを形成する工程は、前記シリコン素子領域にＢおよびＢＦ2からなる群より選択されたドーピング不純物をそれぞれ３ｋｅＶから８０ｋｅＶおよび１５ｋｅＶから５０ｋｅＶのエネルギーで５×１０11ｃｍ-2から１×１０13ｃｍ-2のドーピング量で注入し、８００℃から１１００℃の温度でアニールすることによりイオンを拡散させる工程を包含する、方法。
【請求項５】
強誘電性メモリ（ＦＥＭ）ゲートユニットを有する半導体構造を単結晶シリコンの基板上に形成することによってＣ軸配向薄膜強誘電性トランジスタメモリセルを製造する方法であって、
該単結晶シリコンの基板に、該ＦＥＭゲートユニットのためのシリコン素子領域として、ＢおよびＢＦ2からなる群より選択されたドーピング不純物をそれぞれ３ｋｅＶから８０ｋｅＶのエネルギーおよび１５ｋｅＶから５０ｋｅＶのエネルギーで５×１０11ｃｍ-2から１×１０13ｃｍ-2のドーピング量で注入して９５０℃〜１２００℃の温度でアニールすることによって拡散させてｐ−型の導電性チャネルを形成する工程と、
前記ｐ−型の導電性チャネル上に、ＭＯＳコンデンサを形成し、次いで、該ＭＯＳコンデンサ上または該ＭＯＳコンデンサに対して水平方向に近接した位置に、下部電極、Ｃ軸配向Ｐｂ5Ｇｅ3Ｏ11強誘電性（ＦＥ）層および上部電極を順次堆積してＦＥＭゲートユニットを形成することによってスタックドゲートユニットを形成する工程と、
前記シリコン素子領域中にｎ型のドーピング不純物を注入することによって、前記スタックドゲートユニットの両側に、ｎ＋型の導電性チャネルのソース接合領域およびドレイン接合領域をそれぞれ形成するとともに、該スタックドゲートユニットの下方のｐ−型の導電性チャネルをゲート領域とする工程と、
前記ソース接合領域および前記ドレイン接合領域、前記ＦＥＭゲートユニット、および前記基板を覆うように絶縁層を形成する工程と、
前記絶縁層の中を通って、前記ソース接合領域、前記ドレイン接合領域および前記ＦＥＭゲートユニットの前記上部電極とそれぞれ電気的に接触するソース電極、ドレイン電極およびゲート電極を形成する工程と、
を包含する、方法。
【請求項６】
強誘電性メモリ（ＦＥＭ）ゲートユニットを有する半導体構造を単結晶シリコンの基板上に形成することによってＣ軸配向薄膜強誘電性トランジスタメモリセルを製造する方法であって、
ｐ型のドーピング不純物を前記基板中に導入することによりｐ−型の導電性基板を形成する工程と、
ｎ型のドーピング不純物を前記ｐ−型の導電性基板中に注入することによりｎ−型の導電性チャネルを前記ｐ−型の導電性基板の上部に形成する工程と、
ｐ型のドーピング不純物を前記ｐ−型の導電性基板中に注入することにより前記ｎ−型の導電性チャネルの上部にｐ−型の導電性チャネルを形成する工程と、
前記ｐ−型の導電性チャネル上に、下部電極、Ｃ軸配向Ｐｂ5Ｇｅ3Ｏ11強誘電性（ＦＥ）層および上部電極を順次堆積することによって、ＦＥＭゲートユニットを形成する工程と、
前記ｐ−型の導電性基板中に、ｎ型のドーピング不純物を注入することによって、前記ＦＥＭゲートユニットの両側に、ｎ＋型の導電性チャネルのソース接合領域およびドレイン接合領域をそれぞれ形成する工程と、
前記ソース接合領域および前記ドレイン接合領域、前記ＦＥＭゲートユニット、および前記基板を覆うように絶縁層を形成する工程と、
前記絶縁層の中を通って、前記ソース接合領域、前記ドレイン接合領域および前記ＦＥＭゲートユニットの前記上部電極とそれぞれ電気的に接触するソース電極、ドレイン電極およびゲート電極を形成する工程と、を包含し、
前記ｐ−型の導電性チャネルを形成する工程は、ＢＦ2からなるドーピング不純物を１０ｋｅＶから４０ｋｅＶのエネルギーで５×１０11ｃｍ-2から５×１０12ｃｍ-2のドーピング量で注入することを含む、方法。
【請求項７】
前記ＦＥＭゲートユニットを形成する工程は、前記下部電極を２０ｎｍから１００ｎｍの厚さに堆積する工程と、前記強誘電性（ＦＥ）層を５０ｎｍから４００ｎｍの厚さに堆積する工程と、前記上部電極を２０ｎｍから２００ｎｍの厚さに堆積する工程とを包含し、該下部電極および該上部電極は、Ｐｔ、Ｉｒ、ＩｒＯ2、およびＰｔ／Ｉｒ合金からなる群より選択される材料で形成される、請求項１〜６のいずれかに記載の方法。
【請求項８】
前記ソース接合領域および前記ドレイン接合領域を形成する工程において、前記ｎ型のドーピング不純物の注入が、前記素子領域に４０ｋｅＶから７０ｋｅＶのエネルギーで注入されるＡｓおよび３０ｋｅＶから６０ｋｅＶのエネルギーで注入されるリンからなる群より選択されたイオンを、２×１０15ｃｍ-2から５×１０15ｃｍ-2のドーピング量で注入することを包含する、請求項１〜６のいずれかに記載の方法。
【請求項９】
前記絶縁層を形成する工程は、ＴｉＯxおよびＳｉ3Ｎ4からなる群より選択される絶縁材料の層を該ＦＥＭゲートユニット上に堆積する工程を包含する、請求項１〜６のいずれかに記載の方法。
【請求項１０】
前記ｐ−型の導電性チャネルは、前記ＦＥＭゲートユニットの縁部の下に位置するように形成される、請求項２に記載の方法。
【請求項１１】
前記ｐ−型の導電性チャネルは、前記ソース接合領域および前記ドレイン接合領域の端部から３００ｎｍ以下の距離Ｃだけ離れている、請求項２に記載の方法。
【請求項１２】
前記ＦＥＭゲートユニットを形成する工程は、トランジスタ絶縁層を前記ＭＯＳトランジスタ上に堆積した後に該ＦＥＭゲートユニットを該トランジスタ絶縁層上に構築する工程を包含する、請求項４に記載の方法。
【請求項１３】
前記ＦＥＭゲートユニットを形成する工程は、前記ＭＯＳトランジスタの前記ゲートをトランジスタ絶縁層にて覆った後に該ＭＯＳトランジスタの両側の前記ｎ−型の導電性チャネル上に該ＦＥＭゲートユニットをそれぞれ構築する工程を包含する、請求項４に記載の方法。
【請求項１４】
前記ソース接合領域および前記ドレイン接合領域上にシリサイド層を堆積する工程をさらに包含する、請求項３に記載の方法。
【請求項１５】
前記ＭＯＳコンデンサを形成する工程は、所定の表面積を有するＭＯＳコンデンサを形成することを包含し、前記ＦＥＭゲートユニットを形成する工程は、該ＭＯＳコンデンサの該表面積未満の表面積を有するＦＥＭコンデンサを堆積することを包含する、請求項５に記載の方法。
【請求項１６】
前記ＭＯＳコンデンサを形成する工程は、所定の表面積を有するＭＯＳコンデンサを形成することを包含し、前記ＦＥＭゲートユニットを形成する工程は、該ＭＯＳコンデンサの該表面積に等しい表面積を有するＦＥＭコンデンサを堆積することを包含する、請求項５に記載の方法。
【請求項１７】
シリコン素子領域を有する単結晶シリコン基板と、
該シリコン素子領域中に設けられており、ｎ型のドーピング不純物を注入することによってそれぞれ形成されたｎ＋型の導電性チャネルのソース接合領域およびドレイン接合領域と、前記ソース接合領域と前記ドレイン接合領域との間のｎ−型の導電性チャネルのゲート領域と、
該ゲート領域上に、前記ソース接合領域および前記ドレイン接合領域から５０ｎｍ〜３００ｎｍの距離Ｄだけ離れて設けられて設けられており、下部電極、Ｃ軸配向Ｐｂ5Ｇｅ3Ｏ11強誘電性（ＦＥ）層および上部電極が順番に積層されたＦＥＭゲートユニットと、
前記ソース接合領域および前記ドレイン接合領域、前記ＦＥＭゲートユニット、および前記基板を覆うように設けられた絶縁層と、
前記絶縁層の中を通って、前記ソース接合領域、前記ドレイン接合領域および前記ＦＥＭゲートユニットの前記上部電極とそれぞれ電気的に接触するソース電極、ドレイン電極およびゲート電極と、を有し、
前記ゲート領域の上部に、前記ＦＥＭゲートユニットの前記下部電極から拡散された金属イオンによって形成されたシリサイド層が設けられている、Ｃ軸配向薄膜強誘電性トランジスタメモリセル。
【請求項１８】
シリコン素子領域を有する単結晶シリコン基板と、
該シリコン素子領域中に設けられており、ｎ型のドーピング不純物を注入することによってそれぞれ形成されたｎ＋型の導電性チャネルのソース接合領域およびドレイン接合領域と、
前記シリコン素子領域において前記ソース接合領域と前記ドレイン接合領域との間に設けられており、ｎ型のドーピング不純物を前記単結晶シリコン基板に注入することによって形成されたｎ−型の導電性チャネルのゲート領域と、
該ゲート領域上に、前記ソース接合領域および前記ドレイン接合領域から５０ｎｍ〜３００ｎｍの距離Ｄだけ離れて設けられており、下部電極、Ｃ軸配向Ｐｂ5Ｇｅ3Ｏ11強誘電性（ＦＥ）層および上部電極が順番に積層されたＦＥＭゲートユニットと、
前記ソース接合領域および前記ドレイン接合領域、前記ＦＥＭゲートユニット、および前記基板を覆うように設けられた絶縁層と、
前記絶縁層の中を通って、前記ソース接合領域、前記ドレイン接合領域および前記ＦＥＭゲートユニットの前記上部電極とそれぞれ電気的に接触するソース電極、ドレイン電極およびゲート電極と、を有し、
前記ゲート領域の上部に、ＢおよびＢＦ2からなる群より選択されたドーピング不純物をそれぞれ３ｋｅＶから８０ｋｅＶのエネルギーおよび１５ｋｅＶから５０ｋｅＶのエネルギーで５×１０11ｃｍ-2から１×１０13ｃｍ-2のドーピング量で注入して５００℃〜１１００℃の温度でアニールすることによってイオンを前記ゲート領域中に拡散させて形成されたｐ−型の導電性チャネルの前記障壁層が設けられている、Ｃ軸配向薄膜強誘電性トランジスタメモリセル。
【請求項１９】
ｐ−型のシリコン素子領域を有する単結晶シリコン基板と、
該シリコン素子領域中に設けられており、ｎ型のドーピング不純物を注入することによってそれぞれ形成されたｎ＋型の導電性チャネルのソース接合領域およびドレイン接合領域と、
前記シリコン素子領域において前記ソース接合領域と前記ドレイン接合領域との間に設けられた一対のｎ−型の導電性チャネルと、
前記一対のチャネル領域の間に設けられたｐ−ウェルと、
該ｐ−ウェル上に設けられたＭＯＳトランジスタのゲートと、
各端部が、前記ソース接合領域および前記ドレイン接合領域から５０ｎｍ〜３００ｎｍの距離Ｄだけ離れて、前記各ｎ−型の導電性チャネルの一部にそれぞれ重なるように、前記ゲートを覆って設けられており、下部電極、Ｃ軸配向Ｐｂ5Ｇｅ3Ｏ11強誘電性（ＦＥ）層および上部電極が順番に積層されて形成されたＦＥＭゲートユニットと、
前記ソース接合領域および前記ドレイン接合領域、前記ＦＥＭゲートユニット、および前記基板を覆うように設けられた絶縁層と、
前記絶縁層の中を通って、前記ソース接合領域、前記ドレイン接合領域および前記ＦＥＭゲートユニットの前記上部電極とそれぞれ電気的に接触するソース電極、ドレイン電極およびゲート電極と、を有し、
前記ｐ−ウェルは、ＢおよびＢＦ2からなる群より選択されたドーピング不純物をそれぞれ３ｋｅＶから８０ｋｅＶのエネルギーおよび１５ｋｅＶから５０ｋｅＶのエネルギーで５×１０11ｃｍ-2から１×１０13ｃｍ-2のドーピング量で注入して８００℃〜１１００℃の温度でアニールすることによって形成されている、Ｃ軸配向薄膜強誘電性トランジスタメモリセル。
【請求項２０】
シリコン素子領域を有する単結晶シリコン基板と、
該シリコン素子領域中に設けられており、ｐ型のドーピング不純物を注入することによって形成されたｐ−型の導電性チャネルのゲート領域と、
前記ゲート領域上に設けられたＭＯＳコンデンサと、該ＭＯＳコンデンサ上または該ＭＯＳコンデンサに対して水平方向に近接した位置に、下部電極、Ｃ軸配向Ｐｂ5Ｇｅ3Ｏ11強誘電性（ＦＥ）層および上部電極を順次堆積して形成されたＦＥＭゲートユニットとを有するスタックドゲートユニットと、
前記スタックドゲートユニットの両側の前記シリコン素子領域中にｎ型のドーピング不純物を注入することによって形成されたｎ＋型の導電性チャネルのソース接合領域およびドレイン接合領域と、
前記ソース接合領域および前記ドレイン接合領域、前記ＦＥＭゲートユニット、および前記基板を覆うように設けられた絶縁層と、
前記絶縁層の中を通って、前記ソース接合領域、前記ドレイン接合領域および前記ＦＥＭゲートユニットの前記上部電極とそれぞれ電気的に接触するソース電極、ドレイン電極およびゲート電極と、を有し、
前記ゲート領域が、ＢおよびＢＦ2からなる群より選択されたドーピング不純物をそれぞれ３ｋｅＶから８０ｋｅＶのエネルギーおよび１５ｋｅＶから５０ｋｅＶのエネルギーで５×１０11ｃｍ-2から１×１０13ｃｍ-2のドーピング量で注入して９５０℃〜１２００℃の温度でアニールすることによって形成されている、Ｃ軸配向薄膜強誘電性トランジスタメモリセル。
【請求項２１】
ｐ型のドーピング不純物を単結晶シリコンの基板中に導入することにより形成されたｐ−型の導電性基板と、
ｎ型のドーピング不純物を前記ｐ−型の導電性基板中に注入することにより前記ｐ−型の導電性基板の上部に形成されたｎ−型の導電性チャネルと、
ｐ型のドーピング不純物を前記ｐ−型の導電性基板中に注入することにより前記ｎ−型の導電性チャネルの上部に形成されたｐ−型の導電性チャネルと、
前記ｐ−型の導電性チャネル上に、下部電極、Ｃ軸配向Ｐｂ5Ｇｅ3Ｏ11強誘電性（ＦＥ）層および上部電極を順次堆積することによって形成されたＦＥＭゲートユニットと、
前記ｐ−型の導電性基板中に、ｎ型のドーピング不純物を注入することによって、前記ＦＥＭゲートユニットの両側に形成された、ｎ＋型の導電性チャネルのソース接合領域およびドレイン接合領域と、
前記ソース接合領域および前記ドレイン接合領域、前記ＦＥＭゲートユニット、および前記基板を覆うように設けられた絶縁層と、
前記絶縁層の中を通って、前記ソース接合領域、前記ドレイン接合領域および前記ＦＥＭゲートユニットの前記上部電極とそれぞれ電気的に接触するソース電極、ドレイン電極およびゲート電極と、を有し、
前記ｐ−型の導電性チャネルが、ＢＦ2からなるドーピング不純物を１０ｋｅＶから４０ｋｅＶのエネルギーで５×１０11ｃｍ-2から５×１０12ｃｍ-2のドーピング量で注入することによって形成されている、Ｃ軸配向薄膜強誘電性トランジスタメモリセル。
【請求項２２】
前記下部電極は２０ｎｍから１００ｎｍの厚さを有し、前記強誘電性（ＦＥ）層は１００ｎｍから４００ｎｍの厚さを有し、前記上部電極は２０ｎｍから１００ｎｍの厚さを有し、該下部電極および該上部電極は、Ｐｔ、Ｉｒ、ＩｒＯ2、およびＰｔ／Ｉｒ合金からなる群より選択される材料で形成される、請求項１７〜２１のいずれかに記載のＣ軸配向薄膜強誘電性トランジスタメモリセル。
【請求項２３】
前記ソース接合領域および前記ドレイン接合領域の前記ｎ型のドーピング不純物は、４０ｋｅＶから７０ｋｅＶのエネルギーで注入されるＡｓおよび３０ｋｅＶから６０ｋｅＶのエネルギーで注入されるリンからなる群より選択されたイオンを包含し、該イオンは２×１０15ｃｍ-2から５×１０15ｃｍ-2のドーピング量で注入されている、請求項１７〜２１のいずれかに記載のＣ軸配向薄膜強誘電性トランジスタメモリセル。
【請求項２４】
前記絶縁層は、ＴｉＯxおよびＳｉ3Ｎ4からなる群より選択される絶縁材料によって構成される、請求項１７〜２１のいずれかに記載のＣ軸配向薄膜強誘電性トランジスタメモリセル。
【請求項２５】
前記ｐ−型の導電性チャネルは、前記ＦＥＭゲートユニットの縁部の下に位置するように形成される、請求項１８に記載のＣ軸配向薄膜強誘電性トランジスタメモリセル。
【請求項２６】
前記ドレイン接合領域が前記ｐ−型の導電性チャネルに接している、請求項１８に記載のＣ軸配向薄膜強誘電性トランジスタメモリセル。
【請求項２７】
前記ＦＥＭゲートユニットは、前記ＭＯＳトランジスタ上に堆積したトランジスタ絶縁層上に設けられている、請求項１９に記載のＣ軸配向薄膜強誘電性トランジスタメモリセル。
【請求項２８】
前記ＦＥＭゲートユニットは、前記ＭＯＳトランジスタの両側の前記ｎ−型の導電性チャネル上に形成されている、請求項１９記載のＣ軸配向薄膜強誘電性トランジスタメモリセル。
【請求項２９】
前記ソース接合領域および前記ドレイン接合領域上にシリサイド層が設けられている、請求項２６に記載のＣ軸配向薄膜強誘電性トランジスタメモリセル。
【請求項３０】
前記ＭＯＳコンデンサは、所定の表面積を有し、前記ＦＥＭゲートユニットは、該ＭＯＳコンデンサの該表面積未満の表面積を有する、請求項２０に記載のＣ軸配向薄膜強誘電性トランジスタメモリセル。
【請求項３１】
前記ＭＯＳコンデンサは、所定の表面積を有し、前記ＦＥＭゲートユニットは、該ＭＯＳコンデンサの該表面積に等しい表面積を有する、請求項２０に記載のＣ軸配向薄膜強誘電性トランジスタメモリセル。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
以下は、本願の関連出願である：Hsuらの名前で出願された発明の名称「ONE TRANSISTOR FERROELECTRIC MEMORY CELL AND METHOD OF MAKING THE SAME」を有する米国特許出願第08/812,759号（出願日：1997年３月７日）、発明の名称「SHALLOW JUNCTION FERROELECTRIC MEMORY CELL HAVING A LATERALLY EXTENDING p-n JUNCTION AND METHOD OF MAKING THE SAME」を有する米国特許出願第08/834,499号（出願日：1997年４月４日）、発明の名称「TWO TRANSISTOR FERROELECTRIC MEMORY CELL AND METHOD OF MAKING THE SAME」を有する米国特許出願第08/870,161号（出願日：1997年６月６日）、発明の名称「SHALLOW JUNCTION FERROELECTRIC MEMORY CELL AND METHOD OF MAKING THE SAME」を有する米国特許出願第08/869,534号（出願日：1997年６月６日）、発明の名称「FERROELECTRIC MEMORY CELL FOR VLSI RAM ARRAY AND METHOD OF MAKING THE SAME」を有する米国特許出願第08/870,375号（出願日：1997年６月６日）、および発明の名称「SINGLE TRANSISTOR FERROELECTRIC MEMORY CELL WITH ASYMMETRICAL FERROELECTRIC POLARIZATION AND METHOD OF MAKING THE SAME」を有する米国特許出願第08/905,380号（出願日：1997年８月４日）。
【０００２】
本発明は、不揮発性メモリに用いられる強誘電体薄膜に関し、特に、金属−強誘電体−金属−シリコン半導体に用いられるＣ軸配向強誘電体薄膜に関する。
【０００３】
【従来の技術】
公知の強誘電体ランダムアクセスメモリ（ＦＲＡＭ）は、１個のトランジスタ（１Ｔ）および１個のコンデンサ（１Ｃ）から構成される。コンデンサは一般に２個の導電性電極の間に強誘電体薄膜を挟んで作製される。電極は通常プラチナからなる。このタイプのメモリの回路構成および読み出し／書き込みシーケンスは、ＦＲＡＭにおいてはデータリフレッシュが不要である点を除き、従来のダイナミックランダムアクセスメモリ（ＤＲＡＭ）のそれと同様である。しかし、公知のＦＲＡＭ素子は、強誘電体コンデンサに見られる疲労問題を有しており、この種のメモリを商用化する際の主要な障害の１つとなっている。疲労は、スイッチングサイクル数が増大するにつれて起こるスイッチング可能な分極（蓄積された不揮発性電荷）の減少に起因する。この場合の「スイッチングサイクル」とは、メモリ中の読み書きパルスの合計を意味する。
【０００４】
メモリアプリケーションにおける強誘電体薄膜の別の公知の用途は、強誘電体薄膜を直接ＦＥＴのゲート領域上に堆積することにより、強誘電体ゲート制御型電界効果トランジスタ（ＦＥＴ）を形成することである。このような強誘電体ゲート制御型素子は以前から知られており、金属−強誘電体−シリコン（ＭＦＳ）ＦＥＴとして知られる素子を含む。ＭＦＳＦＥＴ構造を有するＦＲＡＭは、トランジスタ−コンデンサ構造に対して２つの大きな利点を有している。すなわち、ＭＦＳＦＥＴは、(１）表面積が小さく、（２）非破壊読み出し（non-destructive readout:ＮＤＲ）を可能にする点である。後者の特徴のため、ＭＦＳＦＥＴ素子は、強誘電体分極をスイッチングすることなく何千回も読み出されることが可能である。従って、ＭＦＳＦＥＴ素子を用いる際には疲労は大きな問題とはならない。金属−強誘電体−絶縁体−シリコン（ＭＦＩＳ）ＦＥＴ、金属−強誘電体−金属−シリコン（ＭＦＭＳ）ＦＥＴ、および金属−強誘電体−金属−酸化物−シリコン（ＭＦＭＯＳ）ＦＥＴなどの、様々な形態のＭＦＳＦＥＴ構造を構成することが可能である。
【０００５】
【発明が解決しようとする課題】
効率的なＭＦＳＦＥＴ素子を製造するために克服されなければならない課題がいくつかある。第１の問題は、容認可能な結晶性強誘電体薄膜を直接シリコン上に形成することが困難であることである。このような構造は米国特許第3,832,700号に開示されている。また、強誘電体材料とシリコンとの間に清浄な界面を得ることは非常に困難である。さらに、強誘電体材料中に十分な電荷を維持することに関連する問題がある。ゲート領域上に設けた強誘電体メモリ（ＦＥＭ）構造が、米国特許第5,303,182号に開示されている。この技術では、金属イオンのゲート領域中への輸送が望ましくないことを強調している。同様な技術が米国特許第5,416,735号に開示されている。
【０００６】
本発明は上記従来技術の有する問題点に鑑み、本発明の一つの目的は、Ｃ軸配向ＦＥ材料を設けたＭＦＳＦＥＴ素子を提供することである。
【０００７】
本発明の別の目的は、非破壊読み出しを行うＭＦＳＦＥＴ素子を提供することである。
【０００８】
本発明のさらに別の目的は、表面積が比較的小さいＭＦＳＦＥＴ素子を提供することである。
【０００９】
本発明のさらなる目的は、必要なプログラミング電圧が比較的低いＭＦＳＦＥＴ素子を提供することである。
【００１０】
本発明の上記およびその他の目的ならびに効果は、以下の説明を図面とともに参照することにより、より明らかになるであろう。
【００１１】
【課題を解決するための手段】
本発明によって提供される方法は、強誘電性メモリ（ＦＥＭ）ゲートユニットを有する半導体構造を単結晶シリコンの基板上に形成する方法であって、
該ＦＥＭゲートユニットのためのシリコン素子領域を形成する工程と；
該シリコン素子領域中に第１の型のドーピング不純物を注入することによってソース接合領域およびドレイン接合領域として用いられる第１の型の導電性チャネルを形成する工程と；
該シリコン素子領域上の該ＦＥＭゲートユニットのためのソース接合領域とドレイン接合領域との間のゲート接合領域として機能する第２の型の導電性チャネルを形成する工程と；
ＦＥＭゲートユニットを該ゲート接合領域上に堆積する工程であって、下部電極、Ｃ軸配向Ｐｂ5Ｇｅ3Ｏ11ＦＥ層および上部電極を堆積することを包含し、該ＦＥＭゲートユニットの該ゲート接合領域上におけるサイズは、該ＦＥＭゲートユニットのいずれの端部も該ソース接合領域および該ドレイン接合領域の端部から距離Ｄだけ離れており、該Ｄは約５０ｎｍから３００ｎｍの間であるようなサイズにされる工程と；
該ＦＥＭゲートユニットの周囲に絶縁構造を堆積する工程と；
を包含する方法であり、そのことにより上記目的が達成される。
【００１２】
前記方法は、前記構造を約５００℃から１１００℃の温度でアニールする工程を包含してもよい。
【００１３】
前記ＦＥＭゲートユニットを堆積する工程は、前記下部電極を約２０ｎｍから１００ｎｍの厚さに堆積する工程と、前記ＦＥ材料層を約１００ｎｍから４００ｎｍの厚さに堆積する工程と、前記上部電極を約２０ｎｍから１００ｎｍの厚さに堆積する工程とを包含し、該下部電極および該上部電極は、Ｐｔ、Ｉｒ、ＩｒＯ2、およびＰｔ／Ｉｒ合金からなる群より選択される材料で形成してもよい。
【００１４】
前記第１の型のドーピング不純物を注入する工程は、前記素子領域に約４０ｋｅＶから７０ｋｅＶのエネルギーで注入されるＡｓおよび約３０ｋｅＶから６０ｋｅＶのエネルギーで注入されるリンからなる群より選択されたイオンを、約２×１０15ｃｍ-2から５×１０15ｃｍ-2のドーピング量でドーピングする工程を包含してもよい。
【００１５】
前記ＦＥＭゲートユニットの周囲に絶縁構造を堆積する工程は、ＴｉＯxおよびＳｉ3Ｎ4からなる群より選択される絶縁材料の層を該ＦＥＭゲートユニット上に堆積する工程を包含してもよい。
【００１６】
前記方法は、導電性チャネル前駆体層を前記ゲート接合領域上に形成することにより前記ＦＥＭゲートユニットと前記ゲート領域との間の障壁層として機能する第６の型の導電性チャネルを形成する工程であって、ＢおよびＢＦ2からなる群より選択されたドーパントをそれぞれ３ｋｅＶから１０ｋｅＶのエネルギーおよび１５ｋｅＶから５０ｋｅＶのエネルギーで５×１０11ｃｍ-2から１×１０13ｃｍ-2のドーピング量で注入することによって該導電性チャネル前駆体を形成すること、および前記構造を約５００℃〜１１００℃の温度でアニールすることによってイオンを前記下部電極から前記ゲート接合領域中に拡散し該導電性チャネル前駆体を形成することを含む工程を包含してもよい。
【００１７】
前記導電性チャネル前駆体層は、前記ＦＥＭゲートユニットの縁部の下に位置するように形成されてもよい。
【００１８】
前記方法は、シリコン基板上に形成されたＭＯＳトランジスタおよび強誘電性メモリ（ＦＥＭ）セルを形成する工程を包含し、該基板上に活性領域を形成する工程は前記構造中にｐ-ウェルを形成することにより第４の導電型の導電性チャネルを形成することを包含し、該方法は該ｐ-ウェル上にＭＯＳトランジスタを構築する工程をさらに包含し、前記下部電極は前記第１の型の該導電性チャネルの少なくとも１部に重なり、前記第２の型の該導電性チャネルを形成する工程は、前記素子領域にＡｓおよびＰからなる群より選択されたドーパントをそれぞれ３ｋｅＶから１０ｋｅＶおよび１５ｋｅＶから５０ｋｅＶのエネルギーで５×１０11ｃｍ-2から１×１０13ｃｍ-2のドーピング量で注入し、該構造を約５００℃から１１００℃の温度でアニールすることによりＡｓまたはＰイオンを該第２の型の該導電性チャネルから該ゲート接合領域に拡散させて該第２の型の該導電性チャネルを形成する工程を包含してもよい。
【００１９】
前記ＦＥＭゲートユニットの周囲に絶縁構造を堆積する工程は、ＴｉＯxおよびＳｉ3Ｎ4からなる群より選択される絶縁材料の層を前記ＭＯＳトランジスタおよび前記ＦＥＭゲートユニット上に堆積する工程を包含してもよい。
【００２０】
前記ＦＥＭゲートユニットを形成する工程は、トランジスタ絶縁層を前記ＭＯＳトランジスタ上に堆積した後に該ＦＥＭゲートユニットを該トランジスタ絶縁層上に構築する工程を包含してもよい。
【００２１】
前記ＦＥＭゲートユニットを形成する工程は、トランジスタ絶縁層を前記ＭＯＳトランジスタ上に堆積した後に該ＦＥＭゲートユニットを該ＭＯＳトランジスタの横に構築する工程を包含してもよい。
【００２２】
前記方法は、第４の型の導電性チャネルを前記ゲート接合領域に形成する工程を包含し、前記第３の型の前記導電性チャネルの前記ゲート接合領域上におけるサイズは、該第３の型の該導電性チャネルのいずれの端部も前記ソース接合領域および前記ドレイン接合領域の端部から距離Ｃだけ離れており、Ｃは約０ｎｍから３００ｎｍの間であるようなサイズにされてもよい。
【００２３】
前記第６の型の導電性チャネルを形成する工程は、ＢおよびＢＦ2からなる群より選択されたドーパントをそれぞれ３ｋｅＶから１０ｋｅＶのおよび１５ｋｅＶから５０ｋｅＶのエネルギーで５×１０11ｃｍ-2から１×１０13ｃｍ-2のドーピング量で注入することを包含してもよい。
【００２４】
前記構造を約５００℃から１１００℃の温度でアニールすることによりＢまたはＢＦ2イオンを前記下部電極から前記ゲート接合領域中に拡散させて前記第６の型の該導電性領域を形成してもよい。
【００２５】
前記方法は、第４の型のドーピング不純物を前記素子領域にわたって注入することにより第４の型の導電性層を形成する工程と；第１の型のドーピング不純物を前記ゲート接合領域のいずれか一方の側で前記素子領域に注入することによりソース接合領域およびドレイン接合領域として用いられる該第１の型の導電性チャネルを形成する工程であって、該第４の型の該導電性チャネルは該ドレイン接合領域中に延びる工程と；第５の型の導電性チャネルを形成する工程は、該素子領域にＢおよびＢＦ2からなる群より選択されたドーパントをそれぞれ３ｋｅＶから１０ｋｅＶおよび１５ｋｅＶから５０ｋｅＶのエネルギーで５×１０11ｃｍ-2から１×１０13ｃｍ-2のドーピング量で注入することを包含し、該構造を約５００℃から１１００℃の温度でアニールすることによりＢまたはＢＦ2イオンを該第４の型の該導電性チャネルから該ゲート接合領域中に拡散させて前記第２の型の前記導電性チャネルを形成することを包含してもよい。
【００２６】
前記方法は、前記ソース接合領域および前記ドレイン接合領域上にシリサイド層を堆積する工程をさらに包含してもよい。
【００２７】
前記方法は、前記第２の型の前記導電性チャネル上にＭＯＳコンデンサを形成する工程および、該ＭＯＳコンデンサ上に前記ＦＥＭゲートユニットを堆積することによってスタックドゲートユニットを形成する工程を包含してもよい。
【００２８】
前記ＭＯＳコンデンサを形成する工程は、所定の表面積を有するＭＯＳコンデンサを形成することを包含し、前記ＦＥＭゲートユニットを堆積する工程は、該ＭＯＳコンデンサの該表面積未満の表面積を有するＦＥＭコンデンサを堆積することを包含してもよい。
【００２９】
前記ＭＯＳコンデンサを形成する工程は、所定の表面積を有するＭＯＳコンデンサを形成することを包含し、前記ＦＥＭゲートユニットを堆積する工程は、該ＭＯＳコンデンサの該表面積と実質的に等しい表面積を有するＦＥＭコンデンサを堆積することを包含してもよい。
【００３０】
前記方法は、前記スタックドゲートユニットの横に第２のＭＯＳコンデンサを形成する工程を包含してもよい。
【００３１】
前記方法は、第２の型のドーピング不純物を前記基板中に導入することにより第２の型の導電性基板を形成する工程；および第４の型のドーピング不純物を該第２の型の該導電性基板中に注入することにより第４の型の導電性チャネルを形成する工程を包含し、第１の型のドーピング不純物を注入する前記工程は、リンおよびヒ素からなる群より選択されたドーパントを１０ｋｅＶから５０ｋｅＶのエネルギーレベルで約５．０×１０12ｃｍ-2から５．０×１０13ｃｍ-2のドーピング量で注入し、該第１の型の前記導電性チャネル中に第２の型のドーピング不純物を注入することによってゲート接合領域として用いられる第２の型の導電性チャネルを形成する工程と；第１の型のドーピング不純物を該ゲート接合領域のいずれか一方の側で注入することによりソース接合領域およびドレイン接合領域として用いられる複数の第１の型の導電性チャネルを形成する工程と、
を包含してもよい。
【００３２】
本発明によって提供される強誘電性メモリ（ＦＥＭ）セルは、活性領域を有する単結晶シリコン基板と；
第１の型のドーピング不純物をドーピングすることによって一対の第１の型の導電性チャネルを形成した、該活性領域中に位置するソース接合領域およびドレイン接合領域と；
ドーピングされ第２の型の導電性チャネルを形成した、該活性領域中で該ソース接合領域と該ドレイン接合領域との間に位置するゲート接合領域と；
下部電極、Ｃ軸配向Ｐｂ5Ｇｅ3Ｏ11ＦＥ層および上部電極を有するＦＥＭゲートユニットであって、該ＦＥＭゲートユニットの該ゲート接合領域上におけるサイズは、該ＦＥＭゲートユニットのいずれの端部も該ソース接合領域および該ドレイン接合領域の端部から距離Ｄだけ離れており、該Ｄは約５０ｎｍから３００ｎｍの間であるようなサイズにされるＦＥＭゲートユニットと；
該接合領域、該ＦＥＭゲートユニット、および該基板に重なる、上面を有する絶縁層と；
それぞれ該絶縁層の該上面上に位置しその中を延びてそれぞれ対応する接合領域と電気的に接触するソース電極およびドレイン電極ならびに、該絶縁層の該上面上に位置しその中を延びて該ＦＥＭゲートユニットの該上部電極と電気的に接触するゲート電極と；
を有する強誘電性メモリ（ＦＥＭ）セルであり、そのことにより上記目的が達成される。
【００３３】
前記ＦＥＭセルは、前記ゲート接合領域上に位置する導電性チャネル前駆体領域を有し、該導電性チャネル前駆体はＰｔイオンを含有し、該Ｐｔイオンは約５００℃から１１００℃の温度で前記構造をアニールすることにより前記ＦＥＭゲートユニットの前記下部電極から拡散してもよい。
【００３４】
前記ＦＥＭセルは、前記ゲート接合領域上に位置する導電性チャネル前駆体領域を有し、該導電性チャネル前駆体は注入されたイオンを含有し、該イオンは、それぞれ３ｋｅＶから１０ｋｅＶおよび１５ｋｅＶから５０ｋｅＶのエネルギーで５×１０11ｃｍ-2から１×１０13ｃｍ-2のドーピング量で注入されるＢおよびＢＦ2からなる群より選択されてもよい。
【００３５】
前記下部電極は約２０ｎｍから１００ｎｍの厚さを有し、前記ＦＥ層は約１００ｎｍから４００ｎｍの厚さを有し、前記上部電極は約２０ｎｍから１００ｎｍの厚さを有し、該下部電極および該上部電極は、Ｐｔ、Ｉｒ、ＩｒＯ2、およびＰｔ／Ｉｒ合金からなる群より選択される材料で形成されてもよい。
【００３６】
前記第２の型のドーピング不純物は、約４０ｋｅＶから７０ｋｅＶのエネルギーで注入されるＡｓおよび約３０ｋｅＶから６０ｋｅＶのエネルギーで注入されるリンからなる群より選択されたイオンを包含し、該イオンは約２×１０15ｃｍ-2から５×１０15ｃｍ-2のドーピング量であってもよい。
【００３７】
前記ＦＥＭセルは、第４の型のドーピング不純物がドーピングされた前記活性領域中に位置する第４の型の導電性チャネルと；前記第２の型の前記導電性チャネルに隣接して位置するＭＯＳトランジスタとを有し、前記ドレイン電極は前記ドレイン接合領域および該第４の型の該導電性チャネルと接触し、該第４の型の該導電性チャネルは注入されたイオンを含有し、該イオンは、それぞれ３ｋｅＶから１０ｋｅＶおよび１５ｋｅＶから５０ｋｅＶのエネルギーで５×１０11ｃｍ-2から１×１０13ｃｍ-2のドーピング量で注入されるＢおよびＢＦ2からなる群より選択され、該イオンは約５００℃から１１００℃の温度で前記構造をアニールすることにより前記素子領域から拡散してもよい。
【００３８】
前記ＦＥＭゲートユニットは前記ＭＯＳトランジスタに重なってもよい。
【００３９】
前記ＭＯＳトランジスタおよび前記ＦＥＭゲートユニットは横に並んでいてもよい。
【００４０】
前記ＦＥＭセルは、前記ゲート接合領域上に位置する第４の型の導電性チャネルを有し、前記ＦＥＭゲートユニットは該第４の型の該導電性チャネルに重なり、かつ該第４の型の該導電性チャネルの表面積未満の表面積を有し、該第４の型の該導電性チャネルは注入されたイオンを含有し、該イオンはそれぞれ３ｋｅＶから１０ｋｅＶのおよび１５ｋｅＶから５０ｋｅＶのエネルギーで５×１０11ｃｍ-2から１×１０13ｃｍ-2のドーピング量で注入されるＢおよびＢＦ2からなる群より選択され、該イオンは約５００℃から１１００℃の温度で前記構造をアニールすることにより該ＦＥＭゲートユニットの前記下部電極から拡散してもよい。
【００４１】
前記第４の型の前記導電性チャネルは、そのいずれの端部も前記ソース接合領域および前記ドレイン接合領域の端部から距離Ｃだけ離れているように構成され、該Ｃは約０ｎｍから３００ｎｍの間であってもよい。
【００４２】
前記ＦＥＭセルは、前記ゲート接合領域上に位置し部分的に前記ドレイン接合領域中に延びる第４の型の導電性チャネルを有し、前記ＦＥＭゲートユニットは該第４の型の該導電性チャネルに重なり、かつ該第４の型の該導電性チャネルの表面積未満の表面積を有し、該ＦＥＭゲートユニットの該ゲート接合領域上におけるサイズは、該ＦＥＭゲートユニットのいずれの端部も該ソース接合領域および該ドレイン接合領域の端部から距離Ｄだけ離れており、該Ｄは約５０ｎｍから３００ｎｍの間であるようなサイズにされ、該第４の型の該導電性チャネルは注入されたイオンを含有し、該イオンはそれぞれ３ｋｅＶから１０ｋｅＶおよび１５ｋｅＶから５０ｋｅＶのエネルギーで５×１０11ｃｍ-2から１×１０13ｃｍ-2のドーピング量で注入されるＢおよびＢＦ2からなる群より選択され、該イオンは約５００℃から１１００℃の温度で前記構造をアニールすることにより前記素子領域から拡散してもよい。
【００４３】
前記ＦＥＭセルは、前記ソース接合領域および前記ドレイン接合領域上に重なるシリサイド層をさらに有してもよい。
【００４４】
前記ＦＥＭセルは、前記ゲート接合領域上に位置する酸化物層およびｎ+ポリシリコンの導電性層を有するＭＯＳコンデンサを有し、該ＭＯＳコンデンサは所定の表面積を有し、前記ＦＥＭゲートユニットが該ＭＯＳコンデンサ上にスタックされ該ＭＯＳコンデンサの少なくとも一部に重なることにより、該ＭＯＳコンデンサとともにスタックドゲートユニットを構成してもよい。
【００４５】
前記ＦＥＭコンデンサは前記ＭＯＳコンデンサの全表面積に重なってもよい。
【００４６】
前記ＦＥＭコンデンサは前記ＭＯＳコンデンサの全表面積未満に重なってもよい。
【００４７】
前記ＦＥＭセルは、前記スタックドゲートユニットの横に形成された第２のＭＯＳコンデンサをさらに有してもよい。
【００４８】
前記ＦＥＭセルは、第２の型のシリコン基板と；該基板中に形成された第４の型の浅い導電性チャネルとを有し、該第２の型の前記導電性層は該第４の型の浅い導電性チャネル中に形成されることによりゲート接合領域を提供してもよい。
【００４９】
【発明の実施の形態】
本発明のＣ軸配向強誘電体メモリ（ＦＥＭ）セルは、シリコン−オン−絶縁体（ＳＯＩまたはＳＩＭＯＸ）基板上か、あるいは、ｐ-ウェルが形成されたバルクシリコン基板中に形成され得る。まず、ＳＩＭＯＸ基板上にＦＥＭゲートユニットを形成する場合を中心に説明する。ＦＥＭゲートユニットのいくつかの実施態様においては、当業者に周知の従来の手段によって、強誘電体メモリセルと同時にＭＯＳトランジスタが製造されることが理解されるであろう。場合によって、明瞭にするために、図面にＭＯＳトランジスタの形成を示していないことがある。
【００５０】
関連出願において、いくつかのＦＥ材料がＦＥ素子の構築に適していることが記載されている。本願は、Ｃ軸配向Ｐｂ5Ｇｅ3Ｏ11薄膜ＦＥ材料に関する。Ｃ軸配向Ｐｂ5Ｇｅ3Ｏ11薄膜ＦＥ材料は、金属−強誘電体−半導体（ＭＦＳ）構造、金属−強誘電体−金属−半導体（ＭＦＭＳ）構造、金属−強誘電体−絶縁体−半導体（ＭＦＩＳ）構造、および金属−強誘電体−金属−絶縁体−半導体（ＭＦＭＩＳ）構造等の、比較的低いプログラミング電圧を要求する低電圧ＶＬＳＩＲＡＭアレイ用の不揮発性ＦＥトランジスタメモリとして用い得る、様々な素子を製造するために用い得る。本明細書において説明するメモリ素子は、２Ｐr／ＣFEのメモリウィンドウを有する。ここで、Ｐrは残留分極であり、ＣFEはＦＥゲートユニットの誘電容量である。これは、メモリ素子が、比較的低いプログラミング電圧で動作するためには比較的小さい誘電率を必要とし、かつ大きなメモリウィンドウのためには合理的な範囲で大きな残留分極を有することを意味する。本発明者らは、誘電率が約３５および残留分極が約３．５μＣ／ｃｍ2であるＣ軸配向Ｐｂ5Ｇｅ3Ｏ11薄膜ＦＥ材料が、これらのタイプのメモリにおいて最良のＦＥ材料を提供することを見いだした。関連出願において、非Ｃ軸配向Ｐｂ5Ｇｅ3Ｏ11は約０．２５μＣ／ｃｍ2の残留分極を有する。このように、Ｃ軸配向ＦＥの残留分極は、非Ｃ軸配向ＦＥの約１４倍である。以下の説明は、Ｃ軸配向ＦＥ材料をどのようにして関連出願で説明された構造に用いるか、および本発明の方法を実施する際にどのようにしてＣ軸配向材料を用いるかを開示するものである。
【００５１】
まず、単一のトランジスタＦＥＭセルの構造を説明する。図１を参照して、ＳＩＭＯＸ基板３０を示す。好適な実施態様において、基板３０はＳｉＯ2から形成され、単結晶基板である。本明細書において、「シリコン基板」とは、バルクシリコン基板またはＳＯＩ基板、あるいはその他の適切なシリコン系基板を指す。図１に示すように、基板３０は部分的にエッチングされており、基板の一部は低ドーピングされることによって、所望のバックグラウンド極性（この場合ｎ-領域）を提供する活性領域または素子領域３２を形成している。当業者に周知のように、このような領域をシリコンウェハの基板上に複数形成する。本発明のＦＥＭゲートユニットにおいて、セルを垂直なグリッド状に並べることによってメモリアレイを形成する。
【００５２】
まず、ＦＥＭゲートユニットがその上に形成されて最終的にＦＥＭメモリセルとするための基板を形成および準備するための一般的方法を説明する。活性領域３２は非活性領域あるいは絶縁領域３４、３６をその境界としている。
【００５３】
次に図２を参照して、活性領域３２はソース領域４２、ゲート領域４４、およびドレイン領域４６とされている。これらの領域は、最終的にゲート領域４４となる部分をマスクするように活性領域３２にわたってフォトレジストを塗布し、ソース領域４２およびドレイン領域４６となる２つのｎ+層（本明細書において第１の型の導電性チャネルとも呼ぶ）を形成するために活性領域３２の残りの領域に適切なイオンを注入することによって形成される。この場合における適切なイオン注入は、４０ｋｅＶ〜７０ｋｅＶのエネルギー範囲で、好ましくは約５０ｋｅＶのエネルギー範囲で、かつ２×１０15ｃｍ-2〜５×１０15ｃｍ-2のドーピング量範囲でＡｓイオンを注入することにより達成される。または、同じドーピング量範囲で、リンイオンを３０ｋｅＶ〜６０ｋｅＶのエネルギー範囲で注入することにより達成される。次に、ウェハを熱処理することによって注入されたイオンを活性化および拡散させる。熱処理の温度範囲は、５００℃〜１１００℃の範囲である。本明細書において、ゲート領域４４を第２の型の導電性チャネルとも呼ぶ。記載した他の実施態様において、基板をさらに処理する場合もある。
【００５４】
他の導電性チャネルの型は、順に番号付けられる。導電性層の呼称を要約すると、第１の型の導電性層あるいは導電性チャネルはｎ+層であり、トランジスタのソースまたはドレインとして機能する。これは通常、シリコン基板または導電層を、第１の型のドーピング不純物（ＡｓおよびＰなど）で処理することによって形成される。第２の型の導電性チャネルはｎ-層であり、一般にゲート領域として機能する。これは、所定の領域を、第２の型の不純物でドーピングすることによって形成される（これらの不純物は特定の実施態様とともに説明する）。第３の型の導電性層は、一般に第３の型の不純物を拡散することによって形成されるシリサイド層であり、バリア層を形成する。第４の型のドーピング不純物としては、ＢおよびＢＦ2が含まれ、注入あるいは拡散してｐ-ウェルを形成する。これは一般にゲート領域またはさらなる導電性チャネルまたは導電性層の前駆体として用いられ、第４の型の導電性チャネルと呼ぶ。第５の型の導電性チャネルは、一般的に導電性領域であるが、後述の特定の実施態様と関連して本明細書中で詳述する。最後に、第６の型の導電性チャネルはｐ-ｎ接合であり、一般にＢまたはＢＦ2不純物の拡散によって形成され、この場合、第６の型のドーピング不純物と呼ばれる。
【００５５】
ここで次に、ＦＥＭゲートユニットの形成を開始する。図３を参照して、ＦＥＭゲートユニット全体を４８として示す。ＦＥＭゲートユニット４８は、下部電極５０、Ｃ軸配向強誘電性（ＦＥ）材料層５２、および上部電極５４を有している。ＦＥＭゲートユニット４８の構築は、ゲート領域４４上に下部電極を堆積することによって開始される。下部電極５０は、ＰｔまたはＩｒ、ＩｒＯ2、Ｐｔ／Ｉｒの合金、またはその他の適切な導電性材料から形成される。この金属層の厚さは２０ｎｍから１００ｎｍである。
【００５６】
次に、Ｐｂ5Ｇｅ3Ｏ11ＦＥ材料を化学的気相成長法（ＣＶＤ）で５０ｎｍから４００ｎｍの厚さに堆積する。
【００５７】
次に、上部電極５４をＦＥ材料上に形成する。上部電極は下部電極と同じ材料で形成され得、２０ｎｍから２００ｎｍの厚さに形成される。導電性チャネル前駆体を５６として示している。この前駆体は最終的に下部電極５０からゲート領域４４中に金属イオンを拡散することにより金属シリサイド層５８となる。下部電極界面５１が、ＦＥ層５２と下部電極５０との間に位置している。上部電極界面５５がＦＥ層５２と上部電極５４との間に位置している。
【００５８】
フォトレジストをＦＥＭゲートユニット上に塗布した後、セルを適正な形状およびサイズにエッチングする。ＦＥＭゲートユニットの３層は、フォトレジストを塗布し（異なる寸法のマスクを用いて）エッチングして形成し得る形状であるので、図示したように正確に位置合わせする必要はないことが理解されるであろう。しかし明瞭にするために、ＦＥＭゲートユニットを連続的な、位置合わせされた側壁を有する構造として示している。
【００５９】
次に図４を参照して、ＦＥＭメモリセル６０の一部としてのＦＥＭゲートユニット４８を示している。ＦＥＭメモリセル６０は、ＦＥＭゲートユニット４８およびその下に位置するソース領域、チャネル領域、ドレイン領域を有する。この実施態様においては、ＦＥＭゲートユニット４８の下の導電性チャネル前駆体５６が位置していた場所に、薄層シリサイド５８が形成されている。シリサイド層５８は、ＦＥＭゲートユニット４８の構成要素の堆積前に形成され得る（本発明の方法の別の実施態様に関連して後述）。あるいは、下部電極５０がプラチナ（Ｐｔ）またはその合金で形成されていると仮定すれば、プラチナをゲート領域４４の上部中に拡散させ、浅いシリサイド層を形成する（これはショットキー障壁として機能する）。この浅いシリサイド層あるいはショットキー障壁を、本明細書において第３の型の導電性チャネル、浅い接合、または障壁構造と呼ぶ。
【００６０】
ＴｉＯx層６２または他の適切な障壁絶縁材料をＣＶＤによって形成することによってＦＥＭゲートユニットを保護する。ＴｉＯxをエッチングしてゲート電極のための側壁絶縁体を形成する。フォトレジストを塗布して適切なｎ+領域およびｐ+領域をイオン注入によって形成する。酸化物層６４（一般にＳｉＯ2が形成される）をＣＶＤによって形成するか、その他の適切な不動態化絶縁物を塗布する。この構造を５００℃〜１１００℃で熱処理することによって、不動態化および注入イオンの拡散を行う。ＦＥＭセル６０の説明の最後として、酸化物層６４に孔を空け、ソース電極６６、ゲート電極６８、およびドレイン電極７０を形成して各々対応する構成要素に接続する。
【００６１】
図４に示す実施態様は、本発明の構造の最も単純な場合を表している。この構造は、強誘電性ゲート空乏型ＭＩＳトランジスタである。ゲート電圧が０のとき、ＦＥＭゲートユニット下のｎ-チャネル中の電荷は、完全な空乏状態となるため、リーク電流が非常に小さい。この小さいリーク電流を維持するためには、下部電極５０のｎ-シリコンと接触するいずれの端部位置も、ｎ+ソースまたはｎ+ドレイン領域の端部からの距離（図中「Ｄ」）が少なくとも５０ｎｍなければならない。しかし、Ｄが増大するにつれ、メモリセルの直列抵抗もまた増大する。従って、Ｄは３００ｎｍ以下であることが好ましい。ゲートリーク電流はｎ-型シリコンショットキー障壁に対するプラチナ、およびＣ軸配向強誘電性材料コンタクトに対するプラチナによって決定される。ゲートリーク電流は、非常に小さい電界強度から中程度の電界強度までにおけるゲート電流である。プラチナとｎ-型シリコンとの間の電位障壁は０．９ｅＶである。この大きさの電位障壁により、Ｃ軸配向強誘電性材料が非分極状態にあるとき、またはＣ軸配向強誘電性材料が下部電極における負電荷による分極状態にあるとき、ｎ-型シリコンチャネルが完全に空乏状態になる。Ｃ軸配向強誘電性材料が下部電極における正電荷による分極状態にあるとき、メモリトランジスタのしきい電圧は小さい。これらのメモリ電荷の性質および、セルをプログラミングするために必要な電圧の大きさを変更するための方法を以下に説明する。
【００６２】
ショットキー障壁５８あるいは浅い接合層を形成するために用いられる方法に関わらず、障壁構造は本発明のＦＥＭセルにおいて効率的なスイッチング機構を提供する役割を果たす。
【００６３】
あるいは、強誘電性が高温度の熱処理に耐え得ない場合は、下部ゲート電極の堆積前に、ソース／ドレインイオン注入およびアニールを完了してもよい。
【００６４】
（動作）
本Ｃ軸配向強誘電性メモリ素子は、低電圧、高密度、および高速のアプリケーションに用いられ得る。メモリセルを、図５に示すように基板上にレイアウトする。図５は９つのセルからなるメモリアレイを示しており、ワード線をＷＬ１、ＷＬ２、およびＷＬ３と示し、ビットあるいはドレイン線をＢＬ１、ＢＬ２、およびＢＬ３と示す。ソース領域および全てのトランジスタの基板を接地する。図５に示すようにソース、ワード線、およびビット線を独立に周辺回路に接続する。ビット線を接地する一方で、ワード線（ゲート）に正電圧ＶPPを印加することにより、メモリアレイは「１」（高導電）状態にブロックプログラミングされる。各メモリセルを個別に「０」（低導電）状態にプログラミングするためには、ビット線に正のプログラミング電圧ＶPPを印加する一方で負のプログラミング電圧−ＶPPをワード線に印加する。これにより、１つのセルのみが、ゲートにバイアス電圧−ＶPPを有し、ドレインに＋ＶPPを有することになる。このメモリセルは、全アレイのうち唯一の「０」状態に書き込まれるセルである。
【００６５】
本発明に基づいて構築される構造が特に効率的であるのは、ゲート領域上の導電性チャネルの上に位置するＦＥＭゲートユニットが、ゲート領域の極性をシフトさせることにより、効率的な電流をソースからゲートを通過してドレインに流すことが可能であるためである。本構造は、「オフ」状態においてはほぼ完全な電荷空乏を実現し、「オン」状態においては効率的な電流の伝達を実現する。これは、公知のＦＥＭセル構造では電流が完全にゲート領域を通ることを可能にしないことに起因する。このような構造は、部分的に「開」状態であるスイッチのようなものである。
【００６６】
本発明に基づいて構築されるメモリセルは、図５に示すようにゲート線がドレイン線に垂直に延びるようなメモリセルアレイ配置にすることができる。ＦＥＭゲートユニット４８に書き込むためには、メモリセルのソース電極およびドレイン電極を接地電位に維持する一方で、＋ＶP1を全てのゲート電極に印加する。これにより、正の電荷が下部電極５０に配され、負の電荷が上部電極５４に配されて、Ｃ軸配向ＦＥ５２が分極する（図６（ａ）参照）。これにより、ＦＥＭゲートユニット４８は高導電状態になる。
【００６７】
負電圧−ＶP0がゲート電極（プログラム線）に印加され、正電圧＋ＶP0がドレインに印加され、ソースが接地されたとき、｜ＶP1｜＞｜ＶP0｜とすれば、ＦＥは下部電極５０における負電荷により分極する。これにより、ＦＥＭゲートユニット４８は低導電状態になる（図６（ｂ）参照）。書き込みプロセスにより、メモリアレイ中の各メモリトランジスタは、アレイ中の他のメモリセルから独立に書き込まれることを可能にし、アレイ中のその他のメモリセルのしきい電圧に対して干渉することがなく、またそれらによって干渉を受けることもない。
【００６８】
ＦＥＭゲートユニット４８のしきい電圧は、以下のように決定し得る。すなわち、大規模アレイにおいては、「１」状態におけるしきい電圧は正の値すなわち０．４Ｖから０．８Ｖでなければならない。「０」状態におけるしきい電圧は電源電圧すなわち３．３Ｖよりも大きくなければならない。ｎ-チャネル層は、ｐ-型基板接合および下部電極ショットキー障壁、あるいは超浅ｐ-表面層およびゲートバイアス電圧によって空乏状態になる。メモリウィンドウは、
【式１】
0004080078.tif 000002
【００６９】
に等しいことが示される。上式において、ＱFEは残留電荷であり、ＣFEはゲートユニットのＣ軸配向強誘電性容量である。
【００７０】
読み出し動作中において、保磁電圧(すなわちメモリ内容が変化し得る電圧）以下である電圧Ｖa'が、ゲート電極およびドレイン電極に印加される。いずれかの電極がＶa'でバイアスされているときメモリセルの内容は干渉を受けないので、読み出し動作はいずれのメモリセルのメモリ内容にも干渉しない。従って、長い電荷維持が得られる。
【００７１】
ＭＦＭＯＳＦＥＴについての一般的なＩD対ＶGプロットを図７に示す。図７（ａ）は、高チャネルドーピングＮDを備えるＦＥＭセルのＩD対ＶG特性を示す。中心線（Ｌ２）は、ＦＥＭゲートユニットがチャージされていないときのＩD対ＶG曲線である。ＦＥＭセルが「１」状態（Ｌ１）にプログラミングされているとき、ＦＥＭセルのしきい電圧は負である。従って、ＶG＝０Ｖの場合でも、大きなドレイン電流がチャネル領域中に流れ得る。このような素子は大規模アレイのアプリケーションには適さない。
【００７２】
図７（ｂ）は、低チャネルドーピングＮDを備えるＦＥＭセルのＩD対ＶG特性を示す。「１」状態にプログラミングされたときのＦＥＭセルのしきい電圧は正（Ｌ１）である。ゲートが接地電位にあるときには電流は素子を通って流れない。このような素子の大規模メモリアレイは非常に小さな待機時のリーク電流を有し、頻繁にリフレッシュを行うことを必要としない。「０」状態におけるしきい電圧（Ｌ３）は常に正である。
【００７３】
Ｃ軸配向強誘電性容量が低いと、メモリウィンドウが大きく、かつプログラミング電圧が低くなることが示され得る。膜厚が大きくεrが低い材料の場合、Ｃ軸配向強誘電性容量が低くなり得る。しかし、前者を選択すると、Ｃ軸配向強誘電性材料のスイッチング電界が明瞭に規定される場合に、プログラミング電圧が増大し得る。通常の酸化物強誘電性材料ではεrおよびＴcが高くなり、非酸化物強誘電性材料ではεrおよびＴcが低くなる。酸化物Ｐｂ5Ｇｅ3Ｏ11薄膜は非常に低いεrおよび中程度のＴc（１７８℃）を有する。
【００７４】
図８を参照し、２個のトランジスタＦＥＭセルの構成を説明する。シリコン基板を８０として示す。本実施態様において単結晶基板であるシリコン基板８０は、バルクシリコンから形成されている。図８に示す形状に基板８０は加工されており、基板の一部を低ドーピングすることによって活性領域または素子領域３２を形成している。活性領域３２は、所望のバックグラウンド極性（この場合ｐ-領域の極性；本明細書において第４の型と呼ぶ）を提供する。活性領域３２は熱酸化または化学蒸着（ＣＶＤ）による堆積によって形成されたＳｉＯ2からなる絶縁領域３４、３６に囲まれており、これら絶縁領域は、素子間にＬＯＣＯＳあるいはメサ分離を形成している。当業者には周知のように、そのような活性領域を複数、シリコンウェハの基板上に形成する。本発明の２トランジスタメモリセルにおいて、活性領域を垂直グリッド状に構成することによって、図５に示すようなメモリセルを形成する。
【００７５】
このｐ-ウェル８４はＢまたはＢＦ2イオン（本明細書において第４の型のドーピング不純物と呼ぶ）を注入することによって活性層３２上に形成され得る。ホウ素イオンは３ｋｅＶ〜８０ｋｅＶのエネルギーで注入し得、ＢＦ2イオンは１５ｋｅＶ〜５０ｋｅＶのエネルギーで注入し得る。どちらの場合もイオン濃度は５×１０11ｃｍ-2〜１×１０13ｃｍ-2の範囲である。イオンはアニールによって熱的に活性化される。注入されたイオンは基板中に拡散することによって、本明細書において第４の型の導電性チャネルと呼ぶ、ｐ-ウェルを形成する。拡散は、８００℃〜１１００℃の範囲の温度で起こる。本明細書において第５の型の導電性チャネルと呼ぶチャネル領域８６は、ｐ-ウェル８４の両側に残る。本明細書において、「隣接する」とは、２つのトランジスタが互いに並んで形成されるか、一方のトランジスタが他方に重なる状態を指すものとする。
【００７６】
ＳｉＯ2層８８がｐ-ウェル８４上に熱成長される。その上にｎ+ポリシリコン９０の層をＣＶＤによって堆積する。シリサイド層９２をｎ+ポリシリコン上にＣＶＤによって形成し得、これはＭＯＳトランジスタの一部として機能する。これは、図示しているが、本発明の方法および構造においては必要に応じて加えられるものである。もう１つのＳｉＯ2層９４（本明細書においてトランジスタ絶縁層とも呼ぶ）を、ＣＶＤによって形成する。
【００７７】
ＭＯＳトランジスタ８２のゲート領域を保護するためにフォトマスクを用いる。その後ＳｉＯ2層８８、ｎ+ポリシリコン層９０、シリサイド層９２、およびＳｉＯ2層９４をエッチングしてＭＯＳトランジスタ８２のゲートを形成する。フォトレジスト材料を剥離する。第２の型の導電性チャネルを形成するために、リンイオン（本明細書において第２の型のドーピング不純物とも呼ぶ）を３０ｋｅＶ〜１２０ｋｅＶのエネルギーかつ１．０×１０12ｃｍ-2〜５．０×１０13ｃｍ-2のドーピング量で、ｐ-ウェルのＦＥＭゲートユニットを構築する部分、すなわちゲート領域９４上に注入する。ｎ-層中に最適なドナー分布を得るために、複数の注入工程および／または熱拡散を必要とする場合がある。追加のＳｉＯ2層を堆積してマスキングなしでエッチングすることにより側壁酸化物を形成する（図においてこの層をＳｉＯ2層９４の一部として含めている）。
【００７８】
ＦＥＭゲートユニット４８をＭＯＳトランジスタ８２上かつ隣接して形成する。ゲートユニット４８は、下部電極５０、ＦＥ層５２、および上部電極５４を含んでいる。ＦＥＭゲートユニット４８の構築は、下部電極（一部がチャネル領域８６上に延びている）をＳｉＯ2層９４上に堆積することにより開始される。下部電極５０は、前述のように形成され得る。好適な実施態様において、電極５０の厚さは２０ｎｍ〜１００ｎｍである。
【００７９】
次に、Ｃ軸配向ＦＥ材料層５２をＣＶＤにより堆積する。ＦＥ材料層５２は厚さ５０ｎｍ〜４００ｎｍに堆積される。次に上部電極５４をＦＥ材料層上に形成する。上部電極は下部電極と同じ材料により、厚さ２０ｎｍ〜２００ｎｍに形成され得る。
【００８０】
フォトレジストをＦＥＭゲートユニット上に塗布した後、セルを適切な形状およびサイズにエッチングする。ＦＥＭゲートユニットの３層は、フォトレジストを塗布し（異なる寸法のマスクを用いて）エッチングして形成し得る形状であるので、図示したように正確に位置合わせする必要はないことが理解されるであろう。しかし明瞭にするため、ＦＥＭゲートユニットを連続的な、位置合わせされた側壁を有する構造として示している。フォトレジストをＦＥＭゲートユニットから剥離し、ＴｉＯx層６２、Ｓｉ3Ｎ4その他の適切な誘電体材料をＣＶＤ法で堆積することにより、酸化シリコンから強誘電性材料を分離する。
【００８１】
次に素子領域３２をヒ素イオン注入処理することにより、ｎ+シリコンソース領域４２およびｎ+シリコンドレイン領域４６（本明細書において第１の型の導電性チャネルと呼ぶ）を形成する。この場合における適切なイオン注入として、Ａｓイオンを４０ｋｅＶ〜７０ｋｅＶのエネルギー範囲で、好ましくは約５０ｋｅＶのエネルギー範囲で注入し、ドーピング量を１×１０15ｃｍ-2〜５×１０15ｃｍ-2としてもよい。または、同じドーピング量範囲でリンイオンを３０ｋｅＶ〜６０ｋｅＶのエネルギー範囲で注入してもよい。いずれの場合にも、この工程において注入される材料は本明細書において第１の型のドーピング不純物と呼ぶ。
【００８２】
被覆絶縁層であるシリコン酸化物層６４を構造全体上に堆積し、穿孔後にソース電極６６、ゲート電極６８およびドレイン電極７０を挿入して構造を完成する。２トランジスタＦＥＭセルの全体に参照符号９６を付して示している。
【００８３】
図９を参照して、ＳＯＩ基板上に形成された本発明の構造の全体を参照符号９８として示している。図９に示す構造９８は、同様な構成要素を有し（前述したものと同じ参照符号を付す）、図８に示す実施態様においては基板にバルクシリコンを用いたのに対して図９の実施態様においては酸化シリコン８０で基板を形成している。
【００８４】
図８および図９に示す実施態様は、Ｃ軸配向強誘電性ゲート空乏型ＭＩＳトランジスタと従来のＭＯＳトランジスタとを組み合わせた構成を表している。図６（ａ）に示すように、ＦＥが下部電極界面５１における正電荷による分極状態にあるとき、ＭＦＳトランジスタのしきい電圧は負であり得る。ＦＥが下部電極界面５１における負電荷による分極状態にあるとき、ＭＦＳトランジスタのしきい電圧は非常に大きい（図６（ｂ））。ゲート電圧がゼロのとき、ＭＯＳトランジスタは導通しないため、ＭＦＳトランジスタのしきい電圧が負であっても素子には電流が流れない。
【００８５】
ゲート電圧が動作電圧に等しいとき、ＭＯＳトランジスタは導電性が高い。素子電流は、ＭＦＳトランジスタ中の電流によって制御される。ＭＦＳトランジスタが「０」状態にあるとき、すなわちしきい電圧が動作電圧より大きいとき、素子中に電流は流れない。「０」状態においてリーク電流を小さく維持するためには、下部電極５０のいずれかの端部とｎ+ソース領域およびｎ+ドレイン領域との間の距離（「Ｄ」として示す）は、少なくとも５０ｎｍなければならない。しかし、前述のように、Ｄが増加するに従ってメモリセルの直列抵抗も増加する。従ってＤは３００ｎｍ以下であることが好ましい。ＭＦＳトランジスタが「１」状態にあるとき、すなわちしきい電圧が非常に低いか負の値を有する場合、ＭＯＳトランジスタおよびＭＦＳトランジスタの両方が導通する。従って、大きな電流が素子に流れる。このことにより、ＭＦＳトランジスタの「１」状態におけるしきい電圧が負の値であっても、本素子を大規模メモリアレイに用いることが可能になる。
【００８６】
図８および図９に示すＦＥＭゲートユニット４８のしきい電圧は以下のように決定され得る。すなわち、大規模アレイにおいては「１」状態におけるしきい電圧は負または小さい正の電圧であり得、「０」状態におけるしきい電圧は電源電圧すなわち３．３Ｖより大きくなければならない。
【００８７】
Ｐｔ−ｎシリコン障壁のｎ-領域中のスペース幅は、ｎ-領域のドーピング濃度が約１．０×１０16ｃｍ-3であれば、約０．３μｍである。ドーピング濃度およびｎ-チャネル領域の厚さ、ならびに誘電率およびＣ軸配向強誘電性コンデンサの残留電荷を変化させることにより、しきい電圧を調節し得る。
【００８８】
読み出し動作において、保磁電圧（すなわちメモリ内容が変化する電圧）以下の電圧Ｖa'をゲート電極およびドレイン電極に印加する。どの電極をＶa'でバイアスしてもメモリセルの内容は影響を受けないため、読み出し動作はメモリセルのメモリ内容に影響を及ぼさない。従って、長期の電荷維持が得られる。
【００８９】
図７にＭＦＭＯＳＦＥＴにおける一般的なＩD対ＶGプロットを示す。図７（ａ）は、高チャネルドーピングＮDを備えるＦＥＭセルのＩD対ＶG特性を示している。中心線（Ｌ２）は、ＦＥＭゲートユニットがチャージされていないときのＩD対ＶG曲線を示している。ＦＥＭセルが「１」状態（Ｌ１）にプログラムされたとき、ＦＥＭセルのしきい電圧は負である。ＦＥＭセルが「０」状態（Ｌ３）にプログラムされたとき、ＦＥＭセルのしきい電圧は正である。従って、「１」状態のとき、ＶG＝０Ｖであっても、大きなドレイン電流がチャネル領域に流れ得る。このような素子は単独では大規模アレイ構成には適さない。
【００９０】
図７（ｂ）は、本発明の素子のＩD対ＶG特性を示す。Ｌ２は、ＦＥＭゲートユニットがチャージされていないときのＩD対ＶG曲線を示している。ＦＥＭセルが「１」状態（Ｌ１）にプログラムされたとき、ＦＥＭセルのしきい電圧は正である。ＦＥＭセルが「０」状態（Ｌ３）にプログラムされたとき、ＦＥＭセルのしきい電圧は正である。ＭＯＳトランジスタの点線Ｌ４に示すしきい電圧は、「１」状態にプログラムされたときの素子のしきい電圧を小さな正の値に限定する。ゲートが接地電位にあるとき、素子に電流は流れない。このような素子からなる大規模メモリアレイは、非常に小さなスタンドバイリーク電流を有し、頻繁にリフレッシュすることを要さない。
【００９１】
図１０を参照して、浅い接合層を有するＦＥＭセルの構成を説明する。シリコン基板を８０として示す。好適な実施態様において単結晶基板であるシリコン基板８０は、バルクシリコンから形成されている。他の実施態様においてはＳＯＩ基板上に構成してもよい。バルクＣＭＯＳ基板の製造プロセスを例にとれば、最初の工程においてｎ-ウェル構造およびｐ-ウェル構造を作製し、これらの構造を絶縁し、適切なイオンを注入することによってトランジスタのしきい電圧調節を行うこととなる。図１０に示すように、基板８０をエッチングして基板の一部を低ドーピングすることによって活性領域または素子領域３２を形成している。活性領域３２は、所望のバックグラウンド極性、すなわちこの場合はｎ-領域（本明細書において第２の型の導電性チャネルと呼ぶ）の極性を提供する。活性領域３２はＳｉＯ2により形成された絶縁領域３４、３６に囲まれている。当業者には周知のように、そのような活性領域を複数、シリコンウェハの表面に形成する。本発明のＦＥＭゲートユニットにおいて、セルを垂直グリッド状に構成することによって、図５に示すようなメモリアレイを形成する。
【００９２】
フォトレジストを用いてウェハの一部をマスキングする。次に、リンイオン（本明細書において第２の型のドーピング不純物とも呼ぶ）を３０ｋｅＶ〜１２０ｋｅＶのエネルギーかつ１．０×１０12ｃｍ-2〜５．０×１０13ｃｍ-2のドーピング量で、ｐ-ウェルのＦＥＭゲートユニットを構築する部分に注入する。ｎ-層中に最適なドナー分布を得るために、複数の注入工程および／または熱拡散を必要な場合がある。フォトレジストを剥離する。ｎ-型シリコン層を注入して形成する代わりに、シリコンを厚さ１００ｎｍ〜１０００ｎｍに選択的にエピタキシャル成長してもよい。
【００９３】
ＦＥＭゲートユニット（全体に参照符号４８を付して示す）は、下部電極５０、Ｃ軸配向強誘電性（ＦＥ）層５２、および上部電極５４を含んでいる。ＦＥＭゲートユニット４８の構築は、下部電極５０を活性領域３２上に堆積することから開始する。下部電極５０は前述のように形成され得る。好適な実施態様において、この金属層の厚さは２０ｎｍ〜１００ｎｍである。
【００９４】
最終的に、ｐ-層１０２がＦＥＭゲートユニット４８とゲート接合領域４４との間に形成される。ｐ-層は、ＢまたはＢＦ2イオン（本明細書において第６の型のドーピング不純物と呼ぶ）を第２の型の導電性チャネルの表面または下部電極５０に注入することによって形成され得る。ホウ素イオンは３ｋｅＶ〜８０ｋｅＶのエネルギーで注入し得、ＢＦ2イオンは１５ｋｅＶ〜５０ｋｅＶのエネルギーで注入し得る。どちらの場合もイオン濃度は１×１０11ｃｍ-2〜１×１０13ｃｍ-2の範囲である。アニール工程（後述）によって注入されたイオンがｎ-ゲート接合領域中に拡散することによって、ｐ-層（本明細書において第６の型の導電性チャネルと呼ぶ）を形成する。
【００９５】
次に、Ｃ軸配向ＦＥ材料（Ｐｂ5Ｇｅ3Ｏ11）をＣＶＤにより堆積する。ＦＥ材料層５２は厚さ５０ｎｍ〜４００ｎｍに堆積される。
【００９６】
次に上部電極５４をＦＥ材料上に形成する。上部電極は下部電極と同じ材料により、厚さ２０ｎｍ〜２００ｎｍに形成され得る。
【００９７】
フォトレジストをＦＥＭゲートユニット上に塗布した後、セルを適切な形状およびサイズにエッチングする。ＦＥＭゲートユニットの３層は、フォトレジストを塗布し（異なる寸法のマスクを用いて）エッチングして形成し得る形状であるので、図示したように正確に位置合わせする必要はないことが理解されるであろう。しかし明瞭にするため、ＦＥＭゲートユニットを連続的な、位置合わせされた側壁を有する構造として示している。
【００９８】
ＴｉＯx、Ｓｉ3Ｎ4その他の適切な障壁絶縁材料層６２をＣＶＤ法で形成することによりＦＥＭゲートユニットを保護する。障壁絶縁材料をエッチングすることによりゲート電極用の側壁絶縁部を形成する。
【００９９】
活性領域３２がソース領域４２およびドレイン領域４６となることが理解されるであろう。これらの領域は、適切なイオン（本明細書において第１の型のドーピング不純物とも呼ぶ）を活性領域３２の残りの部分に注入してソース領域４２およびドレイン領域４６となるｎ+層（本明細書において第１の型の導電性チャネルとも呼ぶ）を形成することによって、形成される。本例における適切なイオンの注入として、Ａｓイオンを４０ｋｅＶ〜７０ｋｅＶの範囲で好ましくは約５０ｋｅＶのエネルギーで注入し、ドーピング量を１×１０15ｃｍ-2〜５×１０15ｃｍ-2としてもよい。または、同じドーピング量範囲でリンイオンを３０ｋｅＶ〜６０ｋｅＶのエネルギー範囲で注入してもよい。ゲート領域を４４として示す。
【０１００】
次に、ウェハを熱処理することによって、ソース領域およびドレイン領域と下部電極との両方において注入されたイオンを活性化および拡散させる。下部電極５０に注入されたイオンの拡散により、ＦＥＭゲートユニット４８下の浅い接合１０２（本明細書において第６の型の導電性チャネルと呼ぶ）が形成される。不動態化および注入イオンの拡散を行うための熱処理の温度範囲は、５００℃〜１１００℃の範囲である。次にＣＶＤによりこの構造上にＳｉＯ2の層６４を形成するか、あるいは他の適切な不動態化絶縁物を塗布する。図ではＦＥＭメモリセル１００の一部としてのＦＥＭゲートユニット４８を示しており、ＦＥＭメモリセル１００は、ＦＥＭゲートユニット４８およびその下に位置するソース領域、チャネル領域、ドレイン領域を有しており、本実施態様においてはＦＥＭゲートユニット４８の下に薄く浅い接合領域１０２（ｐ-層）が形成されている。
【０１０１】
ＦＥＭセル１００の説明の最後として、酸化物層６４に孔を空け、ソース電極６６、ゲート電極６８、およびドレイン電極７０を各々対応する構成要素に接続する。
【０１０２】
図１０に示した実施態様は、Ｃ軸配向強誘電性ゲート空乏型ＭＩＳトランジスタを表している。ゲート電圧が０のとき、ＦＥＭゲートユニット下のｎ-チャネル中の電荷は完全に空乏状態になるため、リーク電流が非常に小さい。この小さいリークを維持するためには、下部電極５０のいずれの端部もｎ+ソースまたはｎ+ドレイン領域の端部からの距離（図中「Ｄ」）が少なくとも５０ｎｍなければならない。しかし、Ｄが増大するにつれ、メモリセルの直列抵抗もまた増大する。従って、Ｄは３００ｎｍ以下であることが好ましい。ゲートリーク電流はｐ-型シリコンの浅い接合１０２および、Ｃ軸配向強誘電性材料コンタクトに対するプラチナまたはイリジウムによって決定される。ゲートリーク電流は、非常に小さい電界強度から中程度の電界強度までにおけるゲート電流である。プラチナとｎ-型シリコンとの間の電位障壁は０．９ｅＶである。第４の型のp-導電性層１０２と第２の型のｎ-導電性層４４との間の電位障壁もまた０．９ｅＶ程度である。この大きさの電位障壁により、Ｃ軸配向強誘電性材料が非分極状態にあるとき、ｎ-型シリコンチャネルが完全に空乏状態になる。Ｃ軸配向強誘電性材料が下部電極界面５１における正電荷による分極状態にあるとき、しきい電圧は小さい。Ｃ軸配向強誘電性材料が下部電極界面５１における負電荷による分極状態にあるとき、メモリトランジスタのしきい電圧は非常に大きい。これらのメモリ電荷の性質および、セルをプログラミングするために必要な電圧の大きさを変更するための方法を以下に説明する。
【０１０３】
注入されたＢまたはＢＦ2イオンのゲート接合領域への拡散は、浅い接合層１０２のいずれの端部とソースおよびドレイン領域との間にも距離「Ｃ」を維持するように制御される。好適な実施態様において、「Ｃ」は約０ｎｍ〜約３００ｎｍの範囲である。浅い接合構造により、ゲート領域４４と導電性チャネルとの間に信頼性の高い電位障壁を提供される結果、リーク電流が低くなり、本発明のＦＥＭセルのスイッチングメカニズムが効率的になる。
【０１０４】
あるいは、Ｃ軸配向強誘電性材料が高温による熱処理を受け付けない場合は、下部ゲート電極の堆積前にソース／ドレインイオン注入およびアニールを完了してもよい。
【０１０５】
本発明に従って構築される構造は、ゲート領域上の導電性チャネル上に位置するＦＥＭゲートユニットがゲート領域の極性をシフトすることができ、ソースからチャネルを通りドレインに向かって効率的な電流が流れることを可能にするため、特に効率的である。本構造により、「オフ」条件においては完全な電荷空乏状態が得られる。空乏型素子の動作原理は接合ＦＥＴと同様である。
【０１０６】
本発明に従って構築されるメモリセルは、図５に示すようにゲート配線がドレイン配線に対して垂直にされたメモリセルアレイとして配置され得る。負電圧−ＶP0がゲート電極６８（プログラム線）に印加され、正電圧＋ＶP0がドレイン電極７０に印加され、ソース電極６６が接地されたとき、｜ＶP1｜＞｜ＶP0｜とすれば、ＦＥは下部電極界面５１における負電荷により分極する。これにより、ＦＥＭゲートユニット４８は低導電状態になる（図６（ｂ）参照）。書き込みプロセスにより、メモリアレイ中の各メモリトランジスタは、アレイ中の他のメモリセルから独立に書き込まれることを可能にし、アレイ中のその他のメモリセルのしきい電圧に対して干渉することがない。
【０１０７】
ＦＥＭゲートユニット４８に書き込みを行うためには、メモリセルのソース電極６６およびドレイン電極７０を接地電位に維持する一方で、＋ＶP1を全てのゲート電極６８に印加する。これにより、ＦＥ５２が、正の電荷が下部電極界面５１にあり、負の電荷が上部電極界面５５に来るように、分極する（図６（ｂ）参照）。これにより、ＦＥＭゲートユニット４８は高導電状態になる。
【０１０８】
ＦＥＭゲートユニット４８のしきい電圧は以下のように決定され得る。すなわち、大規模アレイにおいては「１」状態におけるしきい電圧は負または小さい正の電圧、すなわち０．４Ｖから０．８Ｖでなければならず、「０」状態におけるしきい電圧は電源電圧すなわち３．３Ｖより大きくなければならない。ｎ-チャネル層はｐ-型基板接合ならびに非常に浅いｐ-表面層およびゲートバイアス電圧によって空乏状態にされる。メモリウィンドウは式（１）によって定義される。
【０１０９】
読み出し動作において、保磁電圧（すなわちメモリ内容が変化する電圧）以下の電圧Ｖa'をゲート電極およびドレイン電極に印加する。どの電極をＶa'でバイアスしてもメモリセルの内容は影響を受けないため、読み出し動作はメモリセルのメモリ内容に影響を及ぼさない。従って、長期の電荷維持が得られる。
【０１１０】
図１１を参照して、浅い接合層および横方向に延びるｐ-接合を有するＦＥＭセルの全体を１１０として示している。シリコン基板を８０として示す。本実施態様においては単結晶基板であるシリコン基板８０は、バルクシリコン基板から形成されている。図示した形状に基板８０はエッチングされており、基板の一部は低ドーピングされることによって、所望のバックグラウンド極性、すなわちこの場合はｎ-領域（本明細書において第２の型の導電性チャネルと呼ぶ）の極性を提供する活性領域または素子領域３２を形成している。活性領域３２はＳｉＯ2により形成された絶縁領域３４、３６に囲まれている。当業者には周知のように、そのような領域を複数、シリコンウェハの表面に形成する。本発明のＦＥＭゲートユニットにおいて、セルを垂直グリッド状に構成することによって、図５に示すようなメモリアレイを形成する。
【０１１１】
バルクＣＭＯＳ基板を例にとって製造プロセスを説明すれば、最初の工程においてｎ-ウェル構造およびｐ-ウェル構造を作製し、これらの構造を絶縁し、適切なイオンを注入することによってトランジスタのしきい電圧調節を行う。本実施態様において、基板８０はｐ-シリコンまたはｐ-ウェルとしている。フォトレジストを用いてウェハの一部をマスキングする。次に、リンイオン（本明細書において第２の型のドーピング不純物とも呼ぶ）を３０ｋｅＶ〜１２０ｋｅＶのエネルギーかつ１．０×１０12ｃｍ-2〜５．０×１０13ｃｍ-2のドーピング量で、ｐ-ウェルのＦＥＭゲートユニットを構築する部分に注入することにより、第２の型の導電性チャネル、すなわちｎ-層を形成する。ｎ-層中に最適なドナー分布を得るために、複数の注入工程および／または熱拡散を必要とする場合がある。フォトレジストを剥離する。ｎ-型シリコン層３２を注入して形成する代わりに、シリコンを厚さ１００ｎｍ〜１０００ｎｍに選択的にエピタキシャル成長してもよい。
【０１１２】
次に、ｐ-層１１２が活性領域３２上に形成される。このｐ-層は、ＢまたはＢＦ2イオン（本明細書において第６の型のドーピング不純物と呼ぶ）を活性層３２上に注入することによって形成され得る。ホウ素イオンは３ｋｅＶ〜８０ｋｅＶのエネルギーで注入し得、ＢＦ2イオンは１５ｋｅＶ〜５０ｋｅＶのエネルギーで注入し得る。どちらの場合もイオン濃度は５×１０11ｃｍ-2〜１×１０13ｃｍ-2の範囲である。イオンはアニールによって熱的に活性化される。注入されたイオンがｎ-活性層中に拡散することによって、ｐ-層（本明細書において第６の型の導電性チャネルと呼ぶ）を形成する。アニールは５００℃〜１１００℃の範囲の温度で行われる。
【０１１３】
次に、ＦＥＭゲートユニットの形成を開始し得る。ＦＥＭゲートユニット（全体に参照符号４８を付して示す）は、下部電極５０、Ｃ軸配向強誘電性（ＦＥ）層５２、および上部電極５４を含んでいる。ＦＥＭゲートユニット４８の構築は、下部電極をｐ-層１１２上に堆積することから開始する。下部電極５０は前述のように形成され得る。その他の適切な導電性障壁層材料を用いてもよい。好適な実施態様において電極５０の厚さは２０ｎｍ〜１００ｎｍである。
【０１１４】
次に、ＦＥ材料をＣＶＤにより堆積する。ＦＥ材料はＣ軸配向Ｐｂ5Ｇｅ3Ｏ11である。ＦＥ材料層５２は厚さ１００ｎｍ〜４００ｎｍに堆積される。
【０１１５】
次に上部電極５４をＦＥ材料層上に形成する。上部電極は下部電極と同じ材料により、厚さ２０ｎｍ〜２００ｎｍに形成され得る。
【０１１６】
フォトレジストをＦＥＭゲートユニット上に塗布した後、セルを適切な形状およびサイズにエッチングする。ＦＥＭゲートユニットの３層は、フォトレジストを塗布し（異なる寸法のマスクを用いて）エッチングして形成し得る形状であるので、図示したように正確に位置合わせする必要はないことが理解されるであろう。しかし明瞭にするため、ＦＥＭゲートユニットを連続的な、位置合わせされた側壁を有する構造として示している。
【０１１７】
ＴｉＯxその他の適切な障壁絶縁材料層６２をＣＶＤ法で形成することによりＦＥＭゲートユニットを保護する。ＴｉＯxをエッチングすることによりゲート電極用の側壁絶縁部を形成する。
【０１１８】
活性領域３２を変化させることによりソース領域４２、ゲート領域４４およびドレイン領域４６を形成する。これらの領域は、フォトレジストを活性領域３２、ｐ-層１１２およびＦＥＭゲートユニット４８に塗布して最終的にゲート領域４４となる部分をマスキングし、適切なイオン（本明細書において第１の型のドーピング不純物とも呼ぶ）を活性領域３２の残りの部分に注入してソース領域４２およびドレイン領域４６となる２つのｎ+層（本明細書において第１の型の導電性チャネルとも呼ぶ）を形成することによって形成される。ｐ-層１１２はゲート接合領域４４にわたって延び、かつドレイン接合領域４６の一部にわたって延びていることに留意されたい。本例における適切なイオンの注入として、Ａｓイオンを４０ｋｅＶ〜７０ｋｅＶの範囲で好ましくは約５０ｋｅＶのエネルギーで注入し、ドーピング量を１×１０15ｃｍ-2〜５×１０15ｃｍ-2としてもよい。または、同じドーピング量範囲でリンイオンを３０ｋｅＶ〜６０ｋｅＶのエネルギー範囲で注入してもよい。
【０１１９】
ウェハを熱処理することによって、ソース領域およびドレイン領域と下部電極との両方において注入されたイオンを活性化および拡散させる。層１１２に注入されたＢまたはＢＦ2イオン（第６の型のドーピング不純物）の拡散により、ＦＥＭゲートユニット４８下の浅いｐ-接合（本明細書において第６の型の導電性チャネルと呼ぶ）が形成される。不動態化および注入イオンの拡散を行うための熱処理の温度範囲は、５００℃〜１１００℃の範囲である。ＴｉＯxからなる側壁６２をＦＥＭゲートユニット４８の周囲に形成する。次にＣＶＤによりこの構造上にＳｉＯ2の層６４を形成するか、あるいは他の適切な不動態化絶縁物を塗布する。
【０１２０】
図ではＦＥＭメモリセル１１０の一部としてのＦＥＭゲートユニット４８を示しており、ＦＥＭメモリセル１１０は、ＦＥＭゲートユニット４８およびその下に位置するソース領域、チャネル領域、ドレイン領域を有しており、本実施態様においてはＦＥＭゲートユニット４８の下に薄く浅い接合領域１１２（ｐ-層）が形成されている。
【０１２１】
ＦＥＭセル１１０の説明の最後として、酸化物層６４に孔を空け、ソース電極６６、ゲート電極６８、およびドレイン電極７０を各々対応する構成要素に接続する。ドレイン電極７０はドレイン領域４６およびｐ-接合１１２の両方に接続されていることが理解されるであろう。
【０１２２】
図１１に示した実施態様は、Ｃ軸配向強誘電性ゲート空乏型ＭＩＳトランジスタを表している。ゲート電圧が０のとき、ＦＥＭゲートユニット下のｎ-チャネル中の電荷は完全に空乏状態となるため、リーク電流が非常に小さい。この小さいリークを維持するためには、下部電極５０のいずれの端部もｎ+ソース領域またはｎ+ドレイン領域の端部からの距離（図中「Ｄ」）が少なくとも５０ｎｍなければならない。しかし、Ｄが増大するにつれ、メモリセルの直列抵抗もまた増大する。従って、Ｄは３００ｎｍ以下であることが好ましい。ゲートリーク電流はｐ-型シリコンの浅い接合１１２および、Ｃ軸配向強誘電性材料コンタクトに対するプラチナによって決定される。ゲートリーク電流は、非常に小さい電界強度から中程度の電界強度までにおけるゲート電流である。ｐ-層とｎ-型シリコンとの間の電位障壁は０．８ｅＶ〜１．０ｅＶである。この大きさの電位障壁により、Ｃ軸配向強誘電性材料が非分極状態にあるとき、あるいはＣ軸配向強誘電性材料が下部電極における負電荷による分極状態にあるとき、ｎ-型シリコンチャネルが完全に空乏状態になる。Ｃ軸配向強誘電性材料が下部電極における正電荷による分極状態にあるとき、メモリトランジスタのしきい電圧は小さい。これらのメモリ電荷の性質および、セルをプログラミングするために必要な電圧の大きさを変更するための方法を以下に説明する。
【０１２３】
あるいは、Ｃ軸配向強誘電性材料が高温による熱処理を受け付けない場合は、下部ゲート電極の堆積前にソース／ドレインイオン注入およびアニールを完了してもよい。
【０１２４】
本発明に従って構築される構造は、ゲート領域上の導電性チャネル上に位置するＦＥＭゲートユニットがゲート領域の極性をシフトすることができ、ソースからチャネルを通りドレインに向かって効率的な電流が流れることを可能にするため、特に効率的である。本構造により、「オフ」条件においては完全な電荷空乏状態が得られる。「オン」条件においては、チャネル領域全体に電流が流れる。
【０１２５】
本発明に従って構築されるメモリセルは、図５に示すようにゲート配線がドレイン配線に対して垂直にされたメモリセルアレイとして配置され得る。ＦＥＭゲートユニット４８に書き込みを行うためには、メモリセルのソース電極およびドレイン電極を接地電位に維持する一方で、＋ＶP1を全てのゲート電極６８に印加する。これにより、正の電荷が下部電極５０に配され、負の電荷が上部電極５４に配されて、ＦＥ５２が分極する（図６（ａ）参照）。これにより、ＦＥＭゲートユニット４８は高導電状態になる。
【０１２６】
負電圧−ＶP0がゲート電極（プログラム線）に印加され、正電圧＋ＶP0がドレインに印加され、ソースが接地されたとき、｜ＶP1｜＞｜ＶP0｜とすれば、ＦＥは下部電極５０における負電荷により分極する。これにより、ＦＥＭゲートユニット４８は低導電状態になる（図６（ｂ）参照）。書き込みプロセスにより、メモリアレイ中の各メモリトランジスタは、アレイ中の他のメモリセルから独立に書き込まれることを可能にし、アレイ中のその他のメモリセルのしきい電圧に対して干渉することがなく、またそれらによって干渉を受けることもない。
【０１２７】
ＦＥＭゲートユニット４８のしきい電圧は以下のように決定され得る。すなわち、大規模アレイにおいては「１」状態におけるしきい電圧は正の電圧、すなわち０．４Ｖ〜０．８Ｖでなければならず、「０」状態におけるしきい電圧は電源電圧すなわち３．３Ｖより大きくなければならない。ｎ-チャネル層はｐ-型基板接合ならびに非常に浅いｐ-表面層およびゲートバイアス電圧によって空乏状態にされる。メモリウィンドウは式（１）によって定義される。
【０１２８】
ｎ-領域のドーピング濃度が１．０×１０16ｃｍ-3であれば、ｐ+／ｎ接合のｎ-領域中のスペース幅は、約０．３μｍである。ｎ-チャネル層の厚さおよびドーピングが小さければ、「１」状態のしきい電圧は正の値であり得ることが明らかである。ｎ-チャネル層およびｐ-表面層の両方のドーピング濃度および厚さ、ならびに透過性およびＣ軸配向強誘電性コンデンサの残留電荷を変化させることにより、しきい電圧を調整し得る。
【０１２９】
読み出し動作において、保磁電圧（すなわちメモリ内容が変化する電圧）以下の電圧Ｖa'をゲート電極およびドレイン電極に印加する。どの電極をＶa'でバイアスしてもメモリセルの内容は影響を受けないため、読み出し動作はメモリセルのメモリ内容に影響を及ぼさない。従って、長期の電荷維持が得られる。
【０１３０】
図１２を参照して、ＶＬＳＩＲＡＭアレイに用いるためのＦＥＭセルの全体を１２０として示す。前述のように本発明は、ＭＦＭＯＳメモリセルを作製する方法を包含する。本ＭＦＭＯＳメモリセルは、ＭＯＳコンデンサの上部に位置するＣ軸配向強誘電性（ＦＥ）コンデンサあるいはＦＥＭゲートユニットを有している（以下、この２つの素子を合わせてスタックドゲートユニットと呼ぶ）。本発明の一実施態様において、ＭＯＳコンデンサの面積は、Ｃ軸配向強誘電性コンデンサの面積よりも大きく、その結果素子の結合効率が増大する。
【０１３１】
他の実施態様として、第２のトランジスタをスタックドＭＯＳおよびＦＥコンデンサの横に形成し、Ｃ軸配向強誘電性コンデンサをＭＯＳコンデンサの上部に設け、Ｃ軸配向強誘電性コンデンサおよびＭＯＳコンデンサが同じ断面を有するようにした実施態様を説明する。図１２にこの構成を示す。この構成により、非常にセルサイズが小さくなり、サイズの異なる構造（すなわちオフセットゲートＣ軸配向強誘電性メモリセル）よりもプログラミング電圧が低くなる。
【０１３２】
第３の実施態様は、ＦＥコンデンサとスタックドＭＯＳコンデンサを有しており、両コンデンサは同じサイズのフットプリントを有する。本明細書において「２つの構造を互いに隣接して設ける」とは、ＭＯＳトランジスタとＦＥコンデンサを近接して設け、２つの構造が垂直にスタックされるかあるいは互いに対して水平に位置することを意味する。
【０１３３】
本発明のスタックドＣ軸配向強誘電性メモリゲートユニットは、ＳＯＩ（ＳＩＭＯＸ）基板上に形成されてもよく、あるいは、ｐ-ウェルが形成されたバルクシリコン内に形成してもよい。バルク基板を用いる場合は、基板はｎ-型またはｐ-型である。最初の工程は、ｎ-ウェルおよびｐ-構造を作製し、これらの構造を絶縁し、適切なイオンを注入することによってトランジスタのしきい電圧調節を行う。ＳＯＩ基板を用いる場合は、ｎ-ウェルもｐ-ウェルも形成する必要はない。
【０１３４】
図１２にシリコン基板８０を示す。好適な実施態様において単結晶基板であるシリコン基板８０は、バルクシリコンから形成されている。図１２に示すように、基板８０はｎ-シリコンから形成されている。第４の型の導電性チャネルであるｐ-ウェル１２２は、ＢまたはＢＦ2イオンを基板の表面に注入した後、９５０℃〜１２００℃の範囲の温度で１〜４時間熱拡散工程を行うことによって形成され得る。ホウ素イオンは３ｋｅＶ〜８０ｋｅＶのエネルギーで注入し得、ＢＦ2イオンは１５ｋｅＶ〜５０ｋｅＶのエネルギーで注入し得る。どちらの場合もイオン濃度は１×１０12ｃｍ-2〜１×１０14ｃｍ-2の範囲である。
【０１３５】
ｐ-ウェル１２２上に形成された酸化物層１２４は、ＳｉＯ2により形成された絶縁領域３４、３６に囲まれている。当業者には周知のように、そのような領域を複数、シリコンウェハの表面に形成する。本発明の構造において、セルをドレインおよびｐ-ウェルに対して垂直グリッド状にゲートを配列することによって、図５に示すようなメモリアレイを形成する。その上に順にさらなる層、すなわち必要に応じてｎ+ポリシリコン層１２６、下部電極５０、ＦＥ層５２、および上部電極５４などを堆積する。下部電極５０、ＦＥ層５２、および上部電極５４はＦＥＭゲートユニット４８を構成する。
【０１３６】
フォトレジストを塗布して構造をエッチングすることにより、ＭＯＳコンデンサ１２８およびＦＥＭゲートユニットあるいはコンデンサ４８が、スタックドゲートユニット１３０として構築される。このとき、ＴｉＯx層６２またはその他の適切な絶縁材料の層を塗布することによってＣ軸配向強誘電性材料を保護する。次にフォトレジストを塗布することによりｐ-チャネル構造を保護し、ｎ+イオンを注入することによりｎ+ソース領域４２およびｎ+ドレイン領域４６を形成する。残りのｐ-材料によりゲートチャネル４４が提供される。
【０１３７】
最終的な構造は、絶縁層６２、ソース電極６６、ゲート電極６８、およびドレイン電極７０を有している。
【０１３８】
この特定の実施態様により、非常に小さなセルサイズが得られる。本素子はＶＬＳＩメモリアプリケーションに特に適している。
【０１３９】
次に図１３を参照して、非対称なＦＥ分極を有する単一トランジスタＦＥＭセルの全体を１４０として示している。シリコン基板を８０に示す。好適な実施態様において単結晶基板であるシリコン基板８０は、バルクシリコンから形成されている。他の実施態様においてはＳＯＩ基板上に構成してもよい。図１３に示すように、ｐ-ウェル８０は、ホウ素またはホウ素化合物である第４の型のドーピング不純物を、濃度約１．０×１０15ｃｍ-3〜５．０×１０16ｃｍ-3で有している。
【０１４０】
次に、第２の型のドーピング不純物を有する浅いｎ-型層１４２（本明細書において第２の型の導電性チャネルとも呼ぶ）をゲート領域の下にリンまたはヒ素注入によって形成する。イオンエネルギーは１０ｋｅＶ〜５０ｋｅＶの範囲であり、その量は１．０×１０12ｃｍ-2〜１．０×１０13ｃｍ-2の範囲である。
【０１４１】
非常に浅い、第６の型のドーピング不純物ＢＦ2を注入したｐ-型シリコン層１４４を、ｎ-型第２の型の導電性層上に形成する。ＢＦ2エネルギーは１０ｋｅＶ〜４０ｋｅＶの範囲であり、ドーピング量範囲は５．０×１０11ｃｍ-2〜５．０×１０12ｃｍ-2である（この層を本明細書において第６の型の導電性チャネルと呼ぶ）。
【０１４２】
この次に、ＦＥＭゲートユニットの形成を開始し得る。ＦＥＭゲートユニット（全体に参照符号４８を付して示す）は、下部電極５０、Ｃ軸配向強誘電性（ＦＥ）材料層５２、および上部電極５４を含んでいる。ＦＥＭゲートユニット４８の構築は、下部電極５０をｐ-層１４４上に堆積することにより開始される。下部電極５０は前述のように形成され得る。好適な実施態様においてこの金属の厚さは２０ｎｍ〜１００ｎｍである。Ｃ軸配向ＦＥ材料５２を厚さ５０ｎｍ〜４００ｎｍに堆積する。次に上部電極５４をＦＥ材料上に形成する。上部電極は下部電極と同じ材料により、厚さ２０ｎｍ〜２００ｎｍに形成され得る。
【０１４３】
フォトレジストをＦＥＭゲートユニット上に塗布した後、セルを適切な形状およびサイズにエッチングする。ＦＥＭゲートユニットの３層は、フォトレジストを塗布し（異なる寸法のマスクを用いて）エッチングして形成し得る形状であるので、図示したように正確に位置合わせする必要はないことが理解されるであろう。しかし明瞭にするため、ＦＥＭゲートユニットを連続的な、位置合わせされた側壁を有する構造として示している。
【０１４４】
次に、適切なイオン（本明細書において第１の型のドーピング不純物とも呼ぶ）を注入してｐ-基板８０を変化させることにより、ソース領域４２およびドレイン領域４６となるｎ+層（本明細書において第１の型の導電性チャネルとも呼ぶ）を形成する。本例における適切なイオンの注入として、Ａｓイオンを４０ｋｅＶ〜７０ｋｅＶの範囲で、好ましくは約５０ｋｅＶのエネルギーで注入し、ドーピング量を１×１０15ｃｍ-2〜５×１０15ｃｍ-2としてもよい。または、同じドーピング量範囲でリンイオンを３０ｋｅＶ〜６０ｋｅＶのエネルギー範囲で注入してもよい。
【０１４５】
ウェハを熱処理することによって、ソース領域およびドレイン領域の両方において注入されたイオンを活性化および拡散させる。活性化および注入イオンの拡散を行うための熱処理の温度範囲は、５００℃〜１１００℃の範囲である。
【０１４６】
ＴｉＯx、Ｓｉ3Ｎ4その他の適切な障壁絶縁材料層６２をＣＶＤ法で形成することによりＦＥＭゲートユニットを保護する。この結果、ＦＥメモリセル１４０が形成される。
【０１４７】
ＦＥＭセル１４０の説明の最後として、絶縁層６２に孔を空け、ワード線（ＷＬ）（ゲート）電極６８およびビット線（ＢＬ）電極７０を各々対応する構成要素に接続する。ソース４４は接地電位６６に接続されている。
【０１４８】
図１３に示した実施態様は、Ｃ軸配向強誘電性ゲート空乏型ＭＦＭＳトランジスタを表している。ゲート電圧が０のとき、ＦＥＭゲートユニット下のｎ-チャネル中の電荷は完全に空乏状態となるため、リーク電流が非常に小さい。この小さいリークを維持するためには、下部電極５０のいずれの端部もｎ+ソース領域４２またはｎ+ドレイン領域４６の端部からの距離（図中「Ｄ」）が少なくとも５０ｎｍなければならない。しかし、Ｄが増大するにつれ、メモリセルの直列抵抗もまた増大する。従って、Ｄは３００ｎｍ以下であることが好ましい。第６の型のｐ-導電性層１４４と第２の型のｎ-導電性層１４２との間の電位障壁は０．９ｅＶのオーダーである。この大きさの電位障壁により、Ｃ軸配向強誘電性材料が非分極状態にあるとき、ｎ-型シリコンチャネルが完全に空乏状態になる。Ｃ軸配向強誘電性材料５２が下部電極５０近傍における正電荷による分極状態にあるとき、メモリトランジスタのしきい電圧は小さい。Ｃ軸配向強誘電性材料５２が下部電極５０近隣における負電荷による分極状態にあるとき、メモリトランジスタのしきい電圧は非常に大きい。これらのメモリ電荷の性質および、セルをプログラミングするために必要な電圧の大きさを変更するための方法を以下に説明する。
【０１４９】
あるいは、Ｃ軸配向強誘電性材料が高温による熱処理を受け付けない場合は、下部ゲート電極の堆積前にソース／ドレインイオン注入およびアニールを完了してもよい。
【０１５０】
本発明に従って構築される構造は、ゲート領域上の導電性チャネル上に位置するＦＥＭゲートユニットがゲート領域の極性をシフトすることができ、ソースからチャネルを通りドレインに向かって効率的な電流が流れることを可能にするため、特に効率的である。本構造により、「オフ」条件においては完全な電荷空乏状態が得られる。空乏型素子の動作原理は接合ＦＥＴと同様である。
【０１５１】
本Ｃ軸配向強誘電性メモリ素子は、低電圧、高密度および高速アプリケーションに用いられ得る。メモリセルを図５に示すようにレイアウトする。ビット線を接地する一方で、ワード線（ゲート）に正電圧ＶPPを印加することにより、メモリアレイは「１」（高導電）状態にブロックプログラミングされる。各メモリセルを個別に「０」（低導電）状態にプログラミングするためには、ビット線に正のプログラミング電圧ＶPPを印加する一方で負のプログラミング電圧−ＶPPをワード線に印加する。これにより、１つのセルのみが、ゲートにバイアス電圧−ＶPPを有し、ドレインに＋ＶPPを有することになる。このメモリセルは、全アレイのうち唯一の「０」状態に書き込まれるセルである。
【０１５２】
この非対称な分極緩和は、様々な電極の組み合わせにおいて観察され得る。さらに、任意のＣ軸配向強誘電性薄膜および任意の種類のＣ軸配向強誘電性ゲート構造においても観察され得る。非対称分極緩和のメカニズムは複雑であり、かつ処理条件に対して敏感である。これにより、本発明の好適な実施態様において、Ｃ軸配向強誘電性ゲート制御型単一トランジスタメモリセルを作製するために、非対称分極緩和技術を必要とする。
【０１５３】
ＦＥＭゲートユニット４８のしきい電圧は以下のように決定され得る。すなわち、大規模アレイにおいては「１」状態におけるしきい電圧は正の電圧、すなわち０．４Ｖ〜０．８Ｖでなければならず、「０」状態におけるしきい電圧は電源電圧すなわち３．３Ｖより大きくなければならない。ｎ-チャネル層はｐ-型基板接合ならびに非常に浅いｐ-表面層およびゲートバイアス電圧によって空乏状態にされる。メモリウィンドウは式（１）によって定義される。
【０１５４】
読み出し動作において、保磁電圧（すなわちメモリ内容が変化する電圧）以下の電圧Ｖa'をゲート電極およびドレイン電極に印加する。どの電極をＶa'でバイアスしてもメモリセルの内容は影響を受けないため、読み出し動作はメモリセルのメモリ内容に影響を及ぼさない。従って、長期の電荷維持が得られる。
【０１５５】
以上のように、ＦＥＭメモリセルおよびこれを構築する方法、ならびにそれぞれの様々な改変例を開示した。ＦＥＭゲートユニットは、単一トランジスタ素子として構築してもよく、あるいは、対応するＭＯＳトランジスタとともに構築してもよい。本発明のいくつかの実施態様を開示したが、添付の請求の範囲に定義した本発明の範囲から逸脱することなく本構造および本方法にさらなる改変をなし得ることが理解されるべきである。
【０１５６】
【発明の効果】
本発明によれば、Ｃ軸配向ＦＥ材料を設けたＭＦＳＦＥＴ素子が提供される。また、非破壊読み出しを行うＭＦＳＦＥＴ素子が提供される。また、表面積が比較的小さいＭＦＳＦＥＴ素子が提供される。さらに、必要なプログラミング電圧が比較的低いＭＦＳＦＥＴ素子が提供される。
【図面の簡単な説明】
【図１】本発明のＦＥＭセルに用いられる基板の作製における一連の工程を例示する図である。
【図２】本発明のＦＥＭセルに用いられる基板の作製における一連の工程を例示する図である。
【図３】基板上に構築されたＦＥＭゲートユニットを示す図である。
【図４】単一トランジスタＦＥＭセルにおいてＦＥＭゲートユニット下に形成されたシリサイド層を有する、本発明の第１の実施態様を示す図である。
【図５】基板上のＦＥＭセルの垂直構成を示す上から見た図である。
【図６】本発明のＭＦＳＦＥＴの動作原理を示す図である。（ａ）は高導電状態を示す図であり、（ｂ）は低導電状態を示す図である。
【図７】本発明のＦＥＭゲートユニットにおけるＩD対ＶGのグラフである。
【図８】バルクシリコン基板上に形成された２トランジスタＦＥＭセルを示す図である。（ａ）は高チャネルドープＮDを備える一般的なＦＥＭセルのグラフであり、（ｂ）は低チャネルドープＮDを備える本発明のＦＥＭセルのグラフである。
【図９】ＳＯＩ基板上に形成された２トランジスタＦＥＭセルを示す図である。
【図１０】浅い接合層を形成したＦＥＭセルを示す図である。
【図１１】浅い接合層および横方向に延びるｐ-ｎ層を形成したＦＥＭセルを示す図である。
【図１２】ＶＬＳＩＲＡＭアレイに適切に使用され得るＦＥＭセルを示す図である。
【図１３】非対称ＦＥ分極を有する単一トランジスタＦＥＭセルを示す図である。
【符号の説明】
３０    基板
３２    活性領域
３４    絶縁領域
３６    絶縁領域
４２    ソース領域
４４    ゲート領域
４６    ドレイン領域
４８    ＦＥＭゲートユニット
５０    下部電極
５１    下部電極界面
５２    Ｃ軸配向強誘電性（ＦＥ）材料層
５４    上部電極
５５    上部電極界面
５８    シリサイド層
６０    ＦＥＭメモリセル
６２    ＴｉＯx層
６４    酸化物層
６６    ソース電極
６８    ゲート電極
７０    ドレイン電極
【図１】
0004080078.tif 000003
【図２】
0004080078.tif 000004
【図３】
0004080078.tif 000005
【図４】
0004080078.tif 000006
【図５】
0004080078.tif 000007
【図６】
0004080078.tif 000008
【図７】
0004080078.tif 000009
【図８】
0004080078.tif 000010
【図９】
0004080078.tif 000011
【図１０】
0004080078.tif 000012
【図１１】
0004080078.tif 000013
【図１２】
0004080078.tif 000014
【図１３】
0004080078.tif 000015