(57)【特許請求の範囲】
【請求項１】
電位の異なる電源線の間に、ｐｎｐトランジスタ及びｎｐｎトランジスタをそれぞれエミッタフォロアとなるようコンプリメンタリに接続し、前記ｐｎｐトランジスタのエミッタと前記ｎｐｎトランジスタのエミッタの間に出力を設け、
前記ｐｎｐトランジスタ及びｎｐｎトランジスタのベース・エミッタ間のビルトイン電圧を補償して、入力と前記出力の電位差が等しくなるよう前記ｐｎｐトランジスタ及びｎｐｎを動作させるよう、ビルトイン電圧補償用のデバイスを前記ｐｎｐトランジスタ及びｎｐｎの各々のベースと前記入力の間に接続し、
前記ｐｎｐトランジスタ及びｎｐｎトランジスタの各々のベースと前記各々の電源線の間に抵抗体を接続し、
前記入力と前記出力の電位差が、前記ビルトイン電圧補償用のデバイスで補償されて前記ｐｎｐトランジスタ及びｎｐｎが動作する電圧よりも大きな、所定のビルトイン電圧が追加された電圧を超えると、前記ｐｎｐトランジスタと前記ｎｐｎトランジスタのうちの対応するベース電流を増加させるように動作するトランジスタを、前記抵抗体の各々に並列に接続するバッファ回路。
【請求項２】
請求項１において、前記ビルトイン電圧補償用のデバイスが、ビルトイン電圧補償用のダイオードであるバッファ回路。
【請求項３】
請求項１において、前記ビルトイン電圧補償用のデバイスが、ビルトイン電圧補償用トランジスタであるバッファ回路。
【請求項４】
抵抗体２個もしくは抵抗体２個を含む複数の電気部品により、ＩＧＢＴのコレクタとゲートドライバ内の任意の電位間の電圧を分圧した回路構成を有し、分圧点の電位にＩＧＢＴのゲートの電位をコントロールすることにより、コレクタへの過電圧印加からＩＧＢＴを保護する機能を有する電力変換装置において、分圧点とゲートドライバの間を請求項１乃至３のいずれかのバッファ回路を介して接続したことを特徴とした半導体電力変換装置。
【請求項５】
抵抗体２個もしくは抵抗体２個を含む複数の電気部品により、ＭＯＳ制御デバイスのコレクタとゲートドライバ内の任意の電位間の電圧を分圧した回路構成を有し、分圧点の電位にＭＯＳ制御デバイスのゲートの電位をコントロールすることにより、コレクタへの過電圧印加からＭＯＳ制御デバイスを保護する機能を有する電力変換装置において、分圧点とゲートドライバの間を請求項１乃至３のいずれかのバッファ回路を介して接続したことを特徴とした半導体電力変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はトランジスタを用いたアナログ回路に係り、特に入力の電位を出力に伝達する機能を有するいわゆるバッファ回路及びそれを用いた半導体電力変換装置に関する。
【０００２】
【従来の技術】
入力点の電位を出力点に伝える回路として、「トランジスタの回路の設計（CQ出版）」の８１ページから８５ページに紹介されるようなトランジスタを用いたバッファ回路が知られている。それぞれ主要部のみを図２乃至図４に抜き出す。いずれの回路方式においても入力電位が出力電位より高くなると、トランジスタ１がオンして出力電圧を上げ、一方、入力点の電位が出力点の電位より低くなるとトランジスタ２がオン、トランジスタ１がオフして、出力電位が低下して入力電位に追随するように制御される。
【０００３】
但し、トランジスタがオンするには、ベース電位とエミッタ電位の電位差が、ベース・エミッタ間のビルトイン電圧を超える必要がある。したがって、図２のバッファ回路では、トランジスタ１がオンするには、入力電位が出力電位より「トランジスタ１のベース・エミッタ間のビルトイン電圧分」高くなる必要があり、かつ、トランジスタ２がオンするには、入力電圧が出力電圧より「トランジスタ２のベース・エミッタ間のビルトイン電圧分」低くなる必要がある。
【０００４】
したがって、バッファ回路の入力と出力の電位差がトランジスタのビルトイン状態より小さいと、トランジスタ１もトランジスタ２も両方オフのままであるため、バッファ回路は出力点の電位を制御できない。すなわち、出力点の電位は入力点の電位に対して、トランジスタのベース・エミッタ間のビルトイン電圧に相当する誤差を含む。
【０００５】
図３及び図４は、この誤差を小さくする回路方式である。図３を例に取り説明する。ダイオード３とダイオード４は、常にオン状態であり、ダイオード３のアノードすなわち、トランジスタ１のベースは入力点電圧よりダイオード３のビルトイン電圧分高い。同様に、ダイオード４のカソードすなわち、トランジスタ２のベースは、入力点の電圧より、ダイオード４のビルトイン電圧分低い。トランジスタのベース・エミッタ間電位を相殺することにより、極めて少ない誤差で出力電圧を入力電圧に制御できる。図４では、トランジスタ５及び６のベース・エミッタ間のｐｎ接合がダイオード３と４と同様な働きをする。
【０００６】
これらのバッファ回路は様々な用途に使われるが、ＩＧＢＴ電力変換装置のＩＧＢＴのゲートドライバに用いられることも多い。例えば、ＩＥＥＥ，ＩＡＳ国際会議１９９８会議資料「Series Connection of High Voltage IGBT Modules」で紹介されるような過電圧保護機能を有するゲートドライバに用いられる。IGBT電力変換装置のあるアームをターンオフすると、ターンオフ時に配線に蓄えられていたエネルギーによってそのアームにサージ電圧が印加される。この文献で示された過電圧保護技術では、コレクタ電圧を抵抗などで分圧し、分圧点の電圧にゲート電圧をコントロールするアクティブゲート制御機能をゲートドライバに持たせ、過電圧を抑制する。図６に示すように、分圧点とＩＧＢＴのゲートをバッファ回路を介して接続すると、分圧点の電圧になるようゲート電圧がコントロールされ、上記のアクティブゲート制御を容易に実現できる。
【０００７】
図６を用いて、ゲートドライバ及びＩＧＢＴの動作を解説する。ＩＧＢＴ３１がオン状態の時にオンオフパルス発生器３７が負電位を出力すると、ゲート抵抗３８を介してＩＧＢＴ３１のゲートに蓄えられた電荷が引き抜かれてゲート電圧が低下し、ターンオフ状態に移行しＩＧＢＴ３１のコレクタ電圧が上昇する。
ＩＧＢＴ３１のコレクタにサージ過電圧が印加されても、本制御方式を用いれば、ＩＧＢＴ３１のコレクタ電圧に応じて分圧点の電位が上昇に追随して、IGBT31のゲート電圧も高くなり、ＩＧＢＴ３１のインピーダンスが低下するので、IGBT３１のコレクタ電圧の上昇をクランプして、素子を過電圧破壊から保護することが可能となる。
【０００８】
【発明が解決しようとする課題】
前に述ベたようにバッファ回路は、様々な分野で利用されている。しかし、出力に容量性の負荷、例えばＩＧＢＴやＭＯＳＦＥＴ等の絶縁ゲート型半導体スイッチング素子の絶縁ゲート（ＭＯＳゲート）が、接続された場合、出力電圧が入力電圧の変化に瞬時に追随できないという問題が生じる。図３のバッファでは、トランジスタ１もしくはトランジスタ２のベース電流は、抵抗体７もしくは抵抗体８を経由して供給される。出力電圧を入力電圧に瞬時に制御するには、トランジスタ１もしくはトランジスタ２を経由して、容量性負荷に対して、大電流による充放電を行なう必要があるが、トランジスタ１もしくはトランジスタ２のベース電流が抵抗体７あるいは抵抗体８によって制限されてしまい、十分な電流を供給できない。抵抗体７や抵抗体８の抵抗値を小さくすれば、ベース電流を豊富に供給できるが、抵抗体７−ダイオード３−ダイオード４−抵抗体８という経路で定常的に電流が流れるので、バッファ回路の消費電力（損失）が増大してしまうという課題がある。
【０００９】
上に述べた課題は、ＩＥＥＥ，ＩＡＳ国際会議１９９８会議資料「Series Connection of High Voltage IGBT Modules」の図３で紹介したアクティブゲート制御方式と平成１１年電気学会全国大会の「ＩＧＢＴ変換器用ゲート電源の主回路給電方式」で紹介されるような、分圧抵抗を経由して主回路よりゲートドライバ動作用のエネルギーを供給するゲート電力自給技術の両立を困難にする。なぜなら、アクティブゲート制御では、ＩＧＢＴのゲート電圧を瞬時に分圧点の電圧に追随できないとコレクタ電圧のクランプに失敗して、過電圧印加によりIGBTが故障する可能性があるが、ＩＧＢＴのゲートは容量性負荷であるので、分圧点の電圧にゲート電圧に瞬時にコントロールするには抵抗体７や抵抗体８の抵抗値を小さくしなければならない。しかし、抵抗体７や抵抗体８を小さくするとバッファ回路の損失が増大して、分圧抵抗からの供給するエネルギーを上回り、ゲートドライバを動作させるのが困難となる。
【００１０】
アクティブ制御技術とゲート電源の主回路給電技術は、ＩＧＢＴを直列に接続するような電力変換器には極めて重要な技術である。前者は、素子特性の不均一による直列素子間の電圧バランス調整及び過電圧保護に、後者は各ゲートドライバへの電力供給に際して、高耐圧の絶縁トランスが不要となるというメリットがある。
【００１１】
本発明は、上記に鑑みてなされたもので、容量性負荷が接続されたバッファ回路でも、出力電圧を瞬時に入力電圧と等しい電圧に制御し、かつ発生損失も抑制した新しいバッファ回路及び、アクティブコントロール制御技術とゲート電源の主回路給電技術の両方技術の適用したＩＧＢＴ電力変換器を提供することを目的とする。
【００１２】
【課題を解決するための手段】
前記、課題を解決するには、図３及び図４の抵抗体７及び抵抗体８に、それぞれ並列にスピードアップ用のトランジスタのコレクタ及びエミッタを接続し、これらトランジスタのベースをバッファ回路の入力に接続すればよい。
【００１３】
入力端子の電圧が急激に変化した場合、すなわち、バッファ回路の入力と出力のバランスが崩れた場合を想定する。ここでは、入力電位が急に高くなったと仮定する。入力電位が出力電位より高くなるので、負側の抵抗に並列に接続したスピードアップ用トランジスタがオンすることにより、出力用のトランジスタに豊富にベース電流を供給できる。一方、定常状態においては、スピードアップ用のトランジスタはいずれもオフ状態となるので、図３や図４の回路と同様に、入出力電圧はほぼ等しくできる。さらにスピードアップトランジスタはオフしているので、定常時の損失はごくわずかである。
【００１４】
【発明の実施の形態】
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明する全図において、同一の機能を有するものには同一の符号をつける。
（実施例１）
図１を用いて第１の実施例の回路構成を説明する。それぞれ電位の異なる電源線９０と電源線９１の間に、ＮＰＮ型のトランジスタ１とＰＮＰ型のトランジスタ２をエミッタフォロアの形で、コンプリメンタリに接続する。電源線９０の方が電源線９１より電位が高い。トランジスタ１のベースとバッファ回路の入力６０の間はビルトイン補償用ダイオード３を介して接続する。同様に、トランジスタ２のベースと入力６０の間もビルトイン補償用ダイオード４を経由して接続する。さらに、トランジスタ１のベースは抵抗体７を介して電源線９０に接続される。抵抗体７には並列にＮＰＮ型のスピードアップトランジスタ９が接続され、トランジスタ９のベースは入力６０に接続される。トランジスタ２のベースは抵抗体８を介して電源線９１に接続される。抵抗体８には並列にＰＮＰ型のスピードアップトランジスタ１０が接続され、トランジスタ１０のベースは入力に接続される。一方、トランジスタ１とトランジスタ２の各エミッタ間は出力に接続され、出力には容量性負荷８１を接続する。
【００１５】
次に、動作について説明する。
【００１６】
まず、入力６０の電位が出力６１の電位より高くなった状況を想定する。入力６０の電位が出力６１の電位より高くなると、トランジスタ１及びスピードアップトランジスタ９はオン状態、トランジスタ２とスピードアップトランジスタ１０はオフ状態となる。抵抗体７の抵抗値が大きくても、スピードアップトランジスタ９を経由してトランジスタ１に豊富にベース電流が供給されるので、トランジスタ１を経由して大電流により急速に容量性負荷８１を充電でき、出力６１の電位を入力６０の電位に瞬時に制御することが可能である。次に、入力６０の電位が出力６１の電位より低くなった状況を想定する。トランジスタ２とスピードアップトランジスタ１０はベース電位がエミッタ電位よりも低いのでオン状態となり、トランジスタ１及びスピードアップトランジスタ９はオフ状態となる。抵抗体８の抵抗値が大きくても、スピードアップトランジスタ１０を経由してトランジスタ２に豊富にベース電流が供給されるので、トランジスタ２を経由して大電流により急速に容量性負荷８１の電荷を放電でき、出力６１の電位を入力６０の電位に瞬時に制御することが可能である。
【００１７】
一方、入力６０と出力６１の電位差が小さい時（入力６０と出力６１の電位差がトランジスタ９もしくはトランジスタ１０のベース−エミッタ間のビルトイン電圧より小さい時）は、スピードアップトランジスタ９とスピードアップトランジスタ１０はオフ状態となるので、電源線９０からダイオード３とダイオード４を経由して電源線９０に流れる電流は、抵抗体７と抵抗体８を経由するごくわずかな電流である為、発生する損失も少ない。また、ごくわずかではあるが、電源線９１から抵抗体７，ダイオード３，ダイオード４，抵抗体８を経由して電源線９１に流れる電流が存在するので、ダイオード３やダイオード４のインピーダンスがトランジスタ９やトランジスタ１０のベース・エミッタ間のインピーダンスより小さくなるので、ダイオード３やダイオード４のビルトイン電圧がトランジスタ１及びトランジスタ２のベース−エミッタ間電圧のビルトイン電圧を補償して、入力６０の電位と出力６１の電位を極めて小さい誤差の範囲内にそろえることができる。
（実施例２）
図７を用いて第２の実施例の回路構成を説明する。それぞれ電位の異なる電源線９０と電源線９１の間に、トランジスタ１とトランジスタをエミッタフォロアの形で、コンプリメンタリに接続する。電源線９０の方が電源線９１より電位が高い。トランジスタ１のベースと入力の間は、ビルトイン補償用トランジスタ５のエミッタとベースを介して接続する。ビルトイン補償用トランジスタ５のコレクタは電源線９１に接続される。同様に、トランジスタ２のベースと入力の間もビルトイン補償用トランジスタ６のエミッタとベースを経由して接続する。ビルトイン補償用トランジスタ６のコレクタは電源線９０に接続される。さらに、トランジスタ１のベースは抵抗体７を介して電源線９０に接続される。抵抗体７には並列にスピードアップトランジスタ９が接続され、トランジスタ９のベースは入力に接続される。トランジスタ２のベースは抵抗体８を介して電源線９１に接続される。抵抗体８には並列にスピードアップトランジスタ１０が接続され、トランジスタ１０のベースは入力に接続される。
【００１８】
一方、トランジスタ１とトランジスタ２の各エミッタ間は出力に接続され、出力には容量性負荷８１を接続する。
【００１９】
次に、動作について説明する。
【００２０】
入力の電位が電源線９０と電源線９１の範囲内であれば、ビルトイン補償用トランジスタ５及びビルトイン補償用トランジスタ６は常にオン状態であり、トランジスタ５とトランジスタ６とのベースエミッタ間は、実施例１のビルトイン補償用ダイオード３とビルトイン補償用ダイオード４のカソード・アノード間と同様に、トランジスタ１及びトランジスタ２のベース・エミッタ間のビルトイン電圧を補償する働きをする。
【００２１】
まず、入力６０の電位が出力６１の電位より高くなった状況を想定する。トランジスタ２とスピードアップトランジスタ１０はベース電位がエミッタ電位よりも低いのでオフ状態となり、トランジスタ１及びスピードアップトランジスタ９はオン状態となる。抵抗体７の抵抗値が大きくても、スピードアップトランジスタ９を経由してトランジスタ１に豊富にベース電流が供給されるので、トランジスタ１を経由して大電流により急速に容量性負荷８１を充電でき、出力６１の電位を入力６０の電位に瞬時に制御することが可能である。次に、入力６０の電位が出力６１の電位より低くなった状況を想定する。トランジスタ２とスピードアップトランジスタ１０はベース電位がエミッタ電位よりも低いのでオン状態となり、トランジスタ１及びスピードアップトランジスタ９はオフ状態となる。抵抗体８の抵抗値が大きくても、スピードアップトランジスタ１０を経由してトランジスタ２に豊富にベース電流が供給されるので、トランジスタ２を経由して大電流により急速に容量性負荷８１を放電でき、出力６１の電位を入力６０の電位に瞬時に制御することが可能である。
【００２２】
一方、入力６０と出力６１の電位差が小さい時（入力６０と出力６１の電位差がトランジスタ９もしくはトランジスタ１０のベース−エミッタ間のビルトイン電圧より小さい時）は、スピードアップトランジスタ９とスピードアップトランジスタ１０はオフ状態となるので、電源線６０からトランジスタ５とトランジスタ６を経由して電源線９０に流れる電流は、抵抗体７と抵抗体８を経由するごくわずかな電流である為、発生する損失も少ない。しかし、ごくわずかではあるが、電源線９０→抵抗体７→トランジスタ５→電源線９１、もしくは、電源線９０→トランジスタ６→抵抗体８→電源線９１の経路で流れる電流が存在するので、トランジスタ５やトランジスタ６のベース・エミッタ間のインピーダンスがトランジスタ９やトランジスタ１０のベース・エミッタ間のインピーダンスより小さくなるので、トランジスタ５やトランジスタ６のベース・エミッタ間のビルトイン電圧がトランジスタ１及びトランジスタ２のベース−エミッタ間電圧のビルトイン電圧を補償して、入力６０の電位と出力６１の電位を極めてわずかな誤差の範囲内にそろえることができる。
（実施例３）
第３の実施例は電力変換装置のアームを形成するＩＧＢＴを駆動するゲートドライバーの一部に図１もしくは図７のバッファを適用したことを特徴とする。
【００２３】
まず、電力変換装置の構成を図５と図６を用いて説明する。図５は本発明を適用する電力変換装置の主要部を、図６は図５のアームの主要部の構成を示す。アーム２０の構成は次の通りである。ＩＧＢＴ３１に逆並列に環流ダイオード３２を接続する。また、ＩＧＢＴ３１のゲートには、ゲート抵抗３８を経由して、スイッチング指令用のオンオフ信号を発生するオンオフパルス発生器３７を接続する。パルス発生器３７には電源４３より電力を供給する。ＩＧＢＴ３１のコレクタ端子とエミッタ端子の間には、高圧側分圧抵抗体３３及び低圧側分圧抵抗体３４が接続されている。さらに、分圧点６０とＩＧＢＴ３１のゲートは、バッファ回路３６を介して接続され、バッファ回路３６は、図１もしくは図７に示す構成の回路形態を有する。
【００２４】
図５に示すように、電力変換装置では、２直列接続されたアーム２０が３並列され、それぞれ直流電圧源２１に接続されている。対となったアームの各中点は、負荷２２に接続されている。
【００２５】
次に、動作を説明する。電源４３からパルス発生器３７の動作に必要な電力を供給し、ＰＷＭやＰＡＭ制御により制御したドライブ信号をパルス発生器３７より発生させる。発生したドライブ信号をゲート抵抗３８を介してＩＧＢＴのゲートに入力してＩＧＢＴ３１をオンもしくはオフさせることによりアーム２０をオンオフさせて、交流電圧を作り出し、負荷２２を印加させる。対となったアームは同時にオンさせない（例えば、アーム２０(Ｐ)とアーム２０(Ｎ)）。
【００２６】
ここでアーム２０(Ｎ)とアーム２０(Ｐ)を交互にオンオフ制御して、アーム２０(Ｐ)へのドライブ信号がオン状態、アーム２０(Ｎ)がオフ状態である時に着目する。アーム２０(Ｐ)がオン状態において電流は、直流電圧源２１からアーム２０(Ｐ)、インダクタンス負荷２２といった経路で流れる。アーム２０(Ｐ)をターンオフさせると、アーム２０(Ｐ)には、主回路（直流電圧源２１→アーム２０(Ｐ)→アーム２０(Ｎ)→直流電圧源２１）の経路に存在する配線インダクタンス２３に発生する電圧が、直流電圧源２１の電圧に重畳されて、アーム２０に印加されて、ＩＧＢＴ３１のコレクタ電圧が上昇する。コレクタ電圧の上昇に伴い、分圧点６０の電位も上昇する。図１や図７に示す回路構成を有するバッファにより分圧点とＩＧＢＴ３１のゲートが接続されているので、ゲート電位は瞬時に分圧点の電位に追随して、ＩＧＢＴ３１のインピーダンスを低下させ、IGBT31のコレクタ・エミッタ間への過電圧の印加からＩＧＢＴを保護できる。また、バッファの損失も少なく抑えられる。
（実施例４）
図８は第４の実施例の回路方式を示す。実施例３はアームが１直列のＩＧＢＴで構成されていたのに対し、ＩＧＢＴが多直列に接続されたことを特徴とする。バッファ回路３６は図１や図７で示した構成の回路形態を含む。バッファ回路３６やパルス発生器３７の電源は、トランス４９を経由して電源５０より供給した。
【００２７】
ゲート容量などの素子特性に違いがある素子が直列に接続された場合、ゲート容量が小さく、ターンオフのタイミングの速い素子は、他の素子よりも早くターンオフするので、複数素子分の直流電圧を背負うこととなり、１直列でのターンオフと比べて急激にコレクタ電圧が上昇してしまう。しかし、本実施例の回路方式では、図１や図７で示した構成の回路形態を含むバッファ３６で分圧点６０とＩＧＢＴ３１のゲートを接続しているので、コレクタ電圧が上昇したＩＧＢＴ３１のゲートを瞬時に分圧点６０の電位に制御でき、過電圧の印加を防止できる。また、バッファ回路内にトランジスタ１及びトランジスタ２のビルトイン電圧補償用のデバイス（ダイオード３，４もしくはトランジスタ５，６）があるので、定常時においても、分圧点６０の電位にＩＧＢＴ３１のゲート電位を正確に制御できる。ＩＧＢＴ３１のゲート電圧を正確に制御できることは、すなわち、ＩＧＢＴ３１のインピーダンスを正確に制御できることを意味する。したがって、定常状態時においても各ＩＧＢＴの電圧を均等化できる。
【００２８】
なお、バッファ回路３６やパルス発生器３７の電源を図６のような独立した電圧源４３より供給しても同様な動作が可能である。
（実施例５）
図９は第５の実施例の回路方式を示す。実施例４はゲート動作用の電源がトランスより供給されていたのに対し、分圧抵抗体４４を経由して主回路から供給されることを特徴とする。バッファ回路３６は図１や図７で示した構成の回路形態を含む。分圧抵抗４４より電流がツェナーダイオード４５とコンデンサ４６に供給され電圧が平滑化され、ＤＣ−ＤＣコンバータ４７を介して、ゲートドライバの電源線に供給される。本方式は、絶縁トランスをなくすことができる。分圧抵抗４４を介して電力が供給されるので、供給電力はわずかだが、実施例１乃至２で述べたようにバッファ回路の損失が小さいのでＩＧＢＴ３１をゲートドライブするのに十分な電力が得られる。
（実施例６）
実施例３乃至５において、ＩＧＢＴ１を、パワーＭＯＳＦＥＴなどＭＯＳゲートに印加する電圧によりオンオフを制御するデバイスに置き換えても同様の効果が得ることができる。
【００２９】
【発明の効果】
スピードアップ用トランジスタを介してエミッタフォロアのトランジスタにベース電流を供給できるので、出力に容量性負荷が接続されても、大電流による充放電により、瞬時に出力電位を入力電位に制御することができ、さらに損失も小さい。これにより、ＩＧＢＴのゲート電圧をコレクタ電圧に応じて制御できるので、過電圧保護が容易となり、また、消費電力が少ないので、ＩＧＢＴゲート電源の主回路給電のみでもＩＧＢＴを駆動できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例であるバッファ回路の主要部である。
【図２】従来技術によるバッファ回路の主要部である。
【図３】従来技術によるバッファ回路の主要部である。
【図４】従来技術によるバッファ回路の主要部である。
【図５】本発明を適用する電力変換装置の主要部である。
【図６】電力変換器１アーム分の主要部である。
【図７】本発明の第２の実施例であるバッファ回路の主要部である。
【図８】電力変換器１アーム分の主要部である。
【図９】電力変換器１アーム分の主要部である。
【符号の説明】
１，２…トランジスタ、３，４…ビルトイン電圧補償用ダイオード、５，６…ビルトイン電圧補償用トランジスタ、７，８…抵抗体、９，１０…スピードアップトランジスタ、１１…電流逆流防止用ダイオード、１２…コレクタ−エミッタ間電圧を分圧した点、１３…オンオフパルス発生器用電源、１５…インダクタンス、２０…アーム、２０(Ｐ)…アーム２０(Ｎ)の対アーム、３１…ＩＧＢＴ、３２…還流ダイオード、３３…高圧側分圧抵抗、３４…低圧側分圧抵抗、３５…高圧側分圧抵抗並列コンデンサ、３６…バッファ回路、３７…オンオフパルス発生器、３８…ゲート抵抗、４４…分圧抵抗体、４５…ツェナーダイオード、４６…平滑用コンデンサ、４７…ＤＣ−ＤＣコンバータ、６０…入力(分圧点)、６１…出力、８１…容量性負荷、９０，９１…電源線、６１２…出力電流制限抵抗体。
【図１】
0004122689.tif 000002
【図２】
0004122689.tif 000003
【図３】
0004122689.tif 000004
【図４】
0004122689.tif 000005
【図５】
0004122689.tif 000006
【図６】
0004122689.tif 000007
【図７】
0004122689.tif 000008
【図８】
0004122689.tif 000009
【図９】
0004122689.tif 000010