(57)【特許請求の範囲】
【請求項１】
メモリセルに貯蔵されたデータを伝送するビットライン対の第１部分と、前記メモリセルに貯蔵されたデータを伝送するビットライン対の第１部分とは異なる第２部分と、前記ビットライン対の第１部分及び第２部分の間に直列に連結され、前記ビットライン対にローディングされたデータをセンスアンプに伝送するためのビットライン対の第３部分と、第１、第２制御信号により制御され、前記ビットライン対の第１部分と第３部分をそれぞれ選択的に連結する第１、第２スイッチング手段と、第３、第４制御信号により制御され、前記ビットライン対の第２部分と第３部分をそれぞれ選択的に連結する第３、第４スイッチング手段と、均等化制御信号により制御され、前記ビットライン対の第３部分を均等化する均等化手段と、第５制御信号により制御され、ビットラインプリチャージ電圧を前記ビットライン対の第３部分に選択的に印加するための第５スイッチング手段と、を含んで構成された半導体メモリ装置のビットラインセンスアンプ駆動方法において、
前記ビットライン対の第１、第２及び第３部分が連結され、前記ビットライン対の第３部分に前記ビットラインプリチャージ電圧が印加される初期段階と、
前記ビットライン対の第２部分と第３部分が分離され、前記ビットライン対の第３部分が前記ビットラインプリチャージ電圧と分離される第１分離段階と、
前記メモリセルと前記ビットライン対の第１部分及び第３部分に電荷分配によりデータが伝送される電荷分配段階と、
前記ビットライン対の第１部分と第３部分を分離する第２分離段階と、
前記センスアンプにより前記ビットライン対の第３部分に伝送されたデータをセンシングするセンシング段階と、
前記メモリセルが連結された前記ビットライン対の第１部分の一側と前記ビットライン対の第３部分の一側を連結してライトバックを行うライトバック段階と、
前記ビットライン対の第３部分を互いに連結してイコライゼーションを行うイコライゼーション段階と、
前記ビットライン対の第１部分の他側と前記ビットライン対の第３部分の他側を連結し、前記ビットライン対の第２部分と第３部分を連結し、前記ビットライン対の第３部分に前記ビットラインプリチャージ電圧を印加するプリチャージ段階と、を含んでなることを特徴とするビットラインセンスアンプ駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ素子のビットラインセンスアンプ駆動方法に関し、詳細には、イコライゼーション動作ではスイッチング手段によりビットラインプリチャージ電圧を印加せず、ただセンスアンプライン相互を連結してイコライゼーションを行った後にそのＮモストランジスタを介してビットラインプリチャージ電圧を印可し、プリチャージ動作を行いセンスアンプのローディング（Loading）を減少してセンシングの速度を増加させて過度電流を少なくし、ビットラインイコライゼーション（Equalization）の後プリチャージ（Pre−Charge）動作を行わせることにより電力の消耗を最少化することができるビットラインセンスアンプ駆動方法に関するものである。
【０００２】
【従来の技術】
図１２は、従来のビットラインセンスアンプ回路を示すものである。
【０００３】
その構成関係を簡単に検討してみれば、フォールデッドビット線（Folded Bit Line）構造として一側の第１ビットライン（ＢＩＴＨ）とセルプレート電圧端子（ＶＣＰ）の間に連結されデータを貯蔵する第１Ｎモス型トランジスタ（ＭＮ１）と、セルキャパシタンス（Ｃ１）でなる単位セル部（１）と、第１ビットライン遮断信号（ＢＩＳＨ）により第１ビットライン（ＢＩＴＨ、／ＢＩＴＨ）とセンスアンプライン（ＳＡ、／ＳＡ）の接続及び遮断の役割を担当するため、第２、第３Ｎモス型トランジスタ（ＭＮ２、ＭＮ３）でなる第１ライン連結部（２）と、第２ビットライン遮断信号（ＢＩＳＬ）により第２ビットライン（ＢＩＴＬ、／ＢＩＴＬ）とセンスアンプライン（ＳＡ、／ＳＡ）の接続及び遮断の役割を担当するため、第１０、第１１Ｎモス型トランジスタ（ＭＮ１０、ＭＮ１１）でなる第２ライン連結部（３）と、二つのセンスアンプライン（ＳＡ、／ＳＡ）の間に接続されセンスアンプ制御信号（ＲＴＯ、／Ｓ）により駆動されてビットラインセンシング動作を担当する第１、第２Ｐモス型トランジスタ（ＭＰ１、ＭＰ２）と、第８、第９Ｎモス型トランジスタ（ＭＮ８、ＭＮ９）でなるセンスアンプ（５）と、カラム選択信号（ＹＩ−ＳＥＬ）により動作して前記二つのセンスアンプライン（ＳＡ、／ＳＡ）とデータバスライン（ＤＢ、／ＤＢ）の接続及び遮断の役割をする第１２、第１３Ｎモス型トランジスタ（ＭＮ１２、ＭＮ１３）でなるデータバスライン連結部（６）と、で構成されている。
【０００４】
以下では、前記図１２に対するビットラインセンシング動作関係を、図１３に示す回路図と、図１４に示す動作タイミング図を参照して説明する。
【０００５】
先ず、図１３（ａ）に示すような初期状態でビットラインセンスアンプは、図１４（ａ）及び図１４（ｂ）に示すように第１、第２ビットライン遮断信号（ＢＩＳＨ、ＢＩＳＬ）がハイ状態になっていて第１、第２ビットライン（ＢＩＴＨ、／ＢＩＴＨ、ＢＩＴＬ、／ＢＩＴＬ）とセンスアンプライン（ＳＡ、／ＳＡ）が連結されており、図１４（ｃ）、図１４（ｈ）及び図１４（ｉ）に示すように前記ライン等には、電源電圧Ｖccの１／２の電圧（Half Ｖcc Power Generator；ハーフＶcc）であるビットラインプリチャージ電圧（ＶＢＬＰ）が印加されている。
【０００６】
その後、図１３（ｂ）に示すように、第２ビットライン遮断信号（ＢＩＳＬ）によりセンスアンプライン（ＳＡ、／ＳＡ）から第２ビットライン（ＢＩＴＬ、／ＢＩＴＬ）が隔離される。
【０００７】
即ち、図１４（ｂ）及び図１４（ｃ）に示すように、第２ビットライン遮断信号（ＢＩＳＬ）とビットラインイコライゼーション信号（ＢＬＰ）がハイ状態からロー状態になれば、前記ビットラインイコライゼーション部（４）を構成する第５、第６、第７Ｎモス型トランジスタ（ＭＮ５、ＭＮ６、ＭＮ７）と、前記第２ライン連結部（３）を構成している第１０、第１１Ｎモス型トランジスタ（ＭＮ１０、ＭＮ１１）がターンオフされセンスアンプライン（ＳＡ、／ＳＡ）で第２ビットライン（ＢＩＴＬ、／ＢＩＴＬ）が分離される。
【０００８】
その後、図１４（ｄ）に示すように、ワードライン（ＷＬ）が選択されると、図１３（ｃ）、図１４（ｈ）、及び図１４（ｉ）に示すように、第１ビットライン（ＢＩＴＨ）とセンスアンプライン（ＳＡ）に電荷分配が発生する。
【０００９】
その後、センスアンプ（５）でセンシング（Sensing）と単位セル部（１）内の貯蔵ノード（Storage Node、“ＳＴＲ”）でライトバック（Write−Back）動作が行われる。
【００１０】
即ち、図１４（ｆ）及び図１４（ｇ）に示すようにセンスアンプ制御信号（ＲＴＯ、／Ｓ）が印加され、センスアンプライン（ＳＡ、／ＳＡ）に増幅された信号が印加される。さらに、図１３（ｄ）に示すように増幅された信号は単位セル部（１）内の貯蔵ノードにライトバックされる。
【００１１】
この過程で、センシング動作時にセンスアンプライン（ＳＡ、／ＳＡ）と第１ビットライン（ＢＩＴＨ、／ＢＩＴＨ）が相互接続されていて、第１ビットラインのローディング（Loading）による電力の消耗が発生する。このとき、第１ビットライン遮断信号（ＢＩＳＨ）がハイ状態にあるため、第１ライン連結部（２）を構成する第２、第３Ｎモス型トランジスタがターンオンされており、上部ビットラインとセンスアンプラインとが相互連結されている。
【００１２】
その後、第１、第２ビットライン（ＢＩＴＨ、／ＢＩＴＨ、ＢＩＴＬ、／ＢＩＴＬ）及びセンスアンプライン（ＳＡ、／ＳＡ）のイコライゼーション（Equalization）動作とプリチャージ（Pre−Charge）動作を同時に行う。
【００１３】
即ち、図１４（ｄ）、図１４（ｆ）及び図１４（ｇ）に示すように、ワードライン（ＷＬ）がハイからローに遷移し、センスアンプ制御信号（ＲＴＯ、／Ｓ）をハーフＶcc（ａ Half Ｖcc）にディスエーブル（Disable）させ、図１４（ｂ）及び図１４（ｃ）に示すように、第２ビットライン遮断信号（ＢＩＳＬ）とビットラインイコライゼーション信号（ＢＬＰ）をロー状態からハイ状態に変化して、イネーブル（Enable）させる。図１３（ｅ）に示すように、第１、第２ビットライン（ＢＩＴＨ、／ＢＩＴＨ、ＢＩＴＬ、／ＢＩＴＬ）とセンスアンプライン（ＳＡ、／ＳＡ）をイコライゼーション（Equalization）及びプリチャージ（Pre−Charge）させる。
【００１４】
この過程でイコライゼーション（Equalization）とプリチャージ（Pre−Charge）動作を同時に行うため、センシングにより二つのセンスアンプライン（ＳＡ、／ＳＡ）中、一つのセンスアンプライン（ＳＡ）は図１４（ｈ）に示すように第１Ｖcc電圧で増幅されており、残る一つのセンスアンプライン（／ＳＡ）は、図１４（ｉ）に示すようにグラウンドレベルの電圧Ｖssに降下されていてプリチャージ過程で電力の消耗を誘発させる。
【００１５】
【発明が解決しようとする課題】
本発明は、このような従来のセンシング及びプリチャージの過程で発生する不要な電力の消耗を除去し、さらにセンシング速度を向上させてチップ動作時の過渡電流（Currentの消耗）を最少化することができるビットラインセンスアンプを提示しようとしたものである。
【００１６】
このため、本発明では三つの方案を提示する。
また、本発明は、前記のような従来技術の問題点を解決するために考案されたものであり、プリチャージ動作時にイコライゼーション後プリチャージ動作を行い、電力の消耗を防止するためのビットラインセンスアンプ駆動方法を提供することにその目的がある。
【００１７】
【課題を解決するための手段】
前記目的の達成のため、請求項１に記載のビットラインセンスアンプ駆動方法は、メモリセルに貯蔵されたデータを伝送するビットライン対の第１部分（第１ビットライン（ＢＩＴＨ、／ＢＩＴＨ））と、前記メモリセルに貯蔵されたデータを伝送するビットライン対の第１部分とは異なる第２部分（第２ビットライン（ＢＩＴＬ、／ＢＩＴＬ））と、前記ビットライン対の第１部分及び第２部分の間に直列に連結され、前記ビットライン対にローディングされたデータをセンスアンプに伝送するためのビットライン対の第３部分（センスアンプライン（ＳＡ、／ＳＡ））と、第１、第２制御信号（第１ビットライン遮断信号（ＢＩＳＨ１、ＢＩＳＨ２））により制御され、前記ビットライン対の第１部分と第３部分をそれぞれ選択的に連結する第１、第２スイッチング手段（第１ライン連結部（２１）、第２ライン連結部（２２））と、第３、第４制御信号（第２ビットライン遮断信号（ＢＩＳＬ１、ＢＩＳＬ２））により制御され、前記ビットライン対の第２部分と第３部分をそれぞれ選択的に連結する第３、第４スイッチング手段（第３ライン連結部（３１）、第４ライン連結部（３２））と、均等化制御信号（ビットラインイコライゼーション信号（ＢＬＰ））により制御され、前記ビットライン対の第３部分を均等化する均等化手段（ビットラインイコライゼーション部（４））と、第５制御信号（ビットラインプリチャージ信号（ＣＯＮ−ＶＢＬＰ））により制御され、ビットラインプリチャージ電圧を前記ビットライン対の第３部分に選択的に印加するための第５スイッチング手段（ビットラインプリチャージ部（１０））と、を含んで構成された半導体メモリ装置のビットラインセンスアンプ駆動方法において、前記ビットライン対の第１、第２及び第３部分が連結され、前記ビットライン対の第３部分に前記ビットラインプリチャージ電圧が印加される初期段階と、前記ビットライン対の第２部分と第３部分が分離され、前記ビットライン対の第３部分が前記ビットラインプリチャージ電圧と分離される第１分離段階と、前記メモリセルと前記ビットライン対の第１部分及び第３部分に電荷分配によりデータが伝送される電荷分配段階と、前記ビットライン対の第１部分と第３部分を分離する第２分離段階と、前記センスアンプにより前記ビットライン対の第３部分に伝送されたデータをセンシングするセンシング段階と、前記メモリセルが連結された前記ビットライン対の第１部分の一側と前記ビットライン対の第３部分の一側を連結してライトバックを行うライトバック段階と、前記ビットライン対の第３部分を互いに連結してイコライゼーションを行うイコライゼーション段階と、前記ビットライン対の第１部分の他側と前記ビットライン対の第３部分の他側を連結し、前記ビットライン対の第２部分と第３部分を連結し、前記ビットライン対の第３部分に前記ビットラインプリチャージ電圧を印加するプリチャージ段階と、を含んでなることを特徴とする。
【００１９】
前述の目的及びその他の目的と本発明の特徴及び利点は、添付の図面と関連した次の詳細な説明を介してより明らかになるはずである。
【００２０】
【発明の実施の形態】
図１は、本発明のビットラインセンスアンプを示す回路図である。
【００２１】
前記図１に示す回路の基本的な構成は、図１２に示すような従来のビットラインセンスアンプの構造と同一であるので、ただ、ここでは添加された部分だけを検討してみる。
【００２２】
先ず、従来のビットラインプリチャージ電圧端子（ＶＢＬＰ）とビットラインイコライゼーション部（４）との間に、ビットラインプリチャージ信号（ＣＯＮ−ＶＢＬＰ）の制御を受けるＮモス型トランジスタ（ＭＮ４）でなるビットラインプリチャージ部（１０）を追加し、ビットラインイコライゼーションとビットラインプリチャージ動作とを別途に行うことができるようにした。
【００２３】
さらに、従来は第１ライン連結部（２）と第２ライン連結部（３）で、第１ビットライン（ＢＩＴＨ、／ＢＩＴＨ）と第２ビットライン（ＢＩＴＬ、／ＢＩＴＬ）とがそれぞれ同時にセンスアンプライン（ＳＡ、／ＳＡ）に連結されるように構成していたが、本発明では四つのライン連結部（２１、２２、３１、３２）を構成して、Ｎモス型トランジスタ（ＭＮ２、ＭＮ３、ＭＮ１０、ＭＮ１１）がそれぞれ制御されるようにした。
【００２４】
即ち、一側の第１ビットライン（ＢＩＴＨ）とセンスアンプライン（ＳＡ）は第１ライン連結部（２１）により接続及び遮断されるようにし、他側の第１ビットライン（／ＢＩＴＨ）とセンスアンプライン（／ＳＡ）は第２ライン連結部（２２）により接続及び遮断されるようにした。
【００２５】
さらに、一側の第２ビットライン（ＢＩＴＬ）とセンスアンプライン（ＳＡ）は第３ライン連結部（３１）により接続及び遮断されるようにし、他側の第２ビットライン（／ＢＩＴＬ）とセンスアンプライン（／ＳＡ）は第４ライン連結部（３２）により接続及び遮断されるようにした。
【００２６】
以下では添付の図面を参照して提案方法１、提案方法２、提案方法３の順にセンシングからプリチャージ過程までを詳しく説明する。
【００２７】
提案方法１では、図１、図２、図３に示すように、センシング以後のビットラインイコライゼーション動作とプリチャージ動作を別途に行い、イコライゼーションした後プリチャージ動作を行うようにすることにより、従来のプリチャージ動作時に発生していた電力の消耗を除去した。
【００２８】
先ず、図２（ａ）に示すような初期状態には図３（ａ）及び図３（ｂ）に示されたように、第１、第２ビットライン遮断信号（ＢＩＳＨ１、ＢＩＳＨ２、ＢＩＳＬ１、ＢＩＳＬ２）がハイ状態になっており、第１、第２ビットライン（ＢＩＴＨ、／ＢＩＴＨ、ＢＩＴＬ、／ＢＩＴＬ）とセンスアンプライン（ＳＡ、／ＳＡ）が連結され、図３（ｃ）及び図３（ｄ）に示すように、ビットラインイコライゼーション信号（ＢＬＰ）とビットラインプリチャージ信号（ＣＯＮ−ＶＢＬＰ）がハイ状態になっており、ビットラインイコライゼーション部（４）を構成する第５、第６、第７Ｎモス型トランジスタ（ＭＮ５、ＭＮ６、ＭＮ７）と、ビットラインプリチャージ部（１０）を構成する第４Ｎモス型トランジスタ（ＭＮ４）とがターンオンされ、図３（ｉ）及び図３（ｊ）に示すように、前記第１、第２ビットライン（ＢＩＴＨ、／ＢＩＴＨ、ＢＩＴＬ、／ＢＩＴＬ）と、センスアンプライン（ＳＡ、／ＳＡ）にはハーフＶccのビットラインプリチャージ電圧（ＶＢＬＰ）が印加されている。
【００２９】
その後、図２（ｂ）に示すように、第２ビットライン遮断信号（ＢＩＳＬ１、ＢＩＳＬ２）によりセンスアンプライン（ＳＡ、／ＳＡ）から第２ビットライン（ＢＩＴＬ、／ＢＩＴＬ）が分離される。
【００３０】
即ち、図３（ｂ）及び図３（ｃ）に示すように、第２ビットライン遮断信号（ＢＩＳＬ１、ＢＩＳＬ２）とビットラインイコライゼーション信号（ＢＬＰ）がハイ状態からロー状態となれば、ビットラインイコライゼーション部（４）を構成する第５、第６、第７Ｎモス型トランジスタ（ＭＮ５、ＭＮ６、ＭＮ７）がターンオフされ、第３ライン連結部（３１）を構成する第１０Ｎモス型トランジスタ（ＭＮ１０）と、第４ライン連結部（３２）を構成する第１１Ｎモス型トランジスタ（ＭＮ１１）とがターンオフされ、センスアンプライン（ＳＡ、／ＳＡ）から第２ビットライン（ＢＩＴＬ、／ＢＩＴＬ）が分離される。
【００３１】
さらに、図３（ｄ）に示すように、ビットラインプリチャージ信号（ＣＯＮ−ＶＢＬＰ）がハイ状態からロー状態になると、ビットラインプリチャージ部 （１０）を構成する第４Ｎモス型トランジスタ（ＭＮ４）がターンオフされ、センスアンプライン（ＳＡ、／ＳＡ）にはビットラインプリチャージ電圧（ＶＢＬＰ）が印加されない。
【００３２】
その後、図３（ｅ）に示すように、ワードライン（ＷＬ）を選択して図３（ｉ）及び図３（ｊ）に示すように第１ビットライン（ＢＩＴＨ）とセンスアンプライン（ＳＡ）に電荷分配を行う。
【００３３】
その後、図２（ｄ）に示すように、センスアンプのセンシングと単位セル部（１）へのライトバック（Write−Back）過程を行う。
【００３４】
即ち、図３（ｇ）及び図３（ｈ）に示すようにセンスアンプ制御信号（ＲＴＯ、／Ｓ）を印加し、図３（ｉ）及び図３（ｊ）に示すようにセンスアンプライン（ＳＡ、／ＳＡ）に増幅された信号を印加し、この信号をセルにライトバック（Write−Back）する。
【００３５】
その後、図２（ｅ）に示すように、センスアンプライン（ＳＡ、／ＳＡ）と第１ビットライン（ＢＩＴＨ、／ＢＩＴＨ）を、ビットラインイコライゼーション信号（ＢＬＰ）によりイコライゼーションさせる。
【００３６】
即ち、図３（ｅ）に示すように、ワードライン（ＷＬ）をディスエーブルさせる状態で、図３（ｃ）に示すようにビットラインイコライゼーション信号（ＢＬＰ）をイネーブルさせると、ビットラインイコライゼーション部（４）を構成する第５、第６、第７Ｎモス型トランジスタ（ＭＮ５、ＭＮ６、ＭＮ７）がターンオフされてイコライゼーション動作を行う。
【００３７】
従って、図３（ｉ）及び図３（ｊ）に示すように、第１ビットライン（ＢＩＴＨ、／ＢＩＴＨ）とセンスアンプライン（ＳＡ、／ＳＡ）には電荷分配によりハーフＶccの電圧を有することになる。
【００３８】
その後、図２（ｆ）に示すように、プリチャージ動作を行わせる。即ち、図３（ｂ）に示すように、第２ビットライン遮断信号（ＢＩＳＬ１、ＢＩＳＬ２）をイネーブルさせ第３ライン連結部（３１）を構成する第１０Ｎモス型トランジスタ（ＭＮ１０）と、第４ライン連結部（３２）を構成する第１１Ｎモス型トランジスタ（ＭＮ１１）をターンオンさせ、第２ビットライン（ＢＩＴＬ、／ＢＩＴＬ）とセンスアンプライン（ＳＡ、／ＳＡ）を連結させて図３（ｄ）に示すように、ビットラインプリチャージ信号（ＣＯＮ−ＶＢＬＰ）をイネーブルさせプリチャージ動作を行わせる。
【００３９】
ここでは、センスアンプライン（ＳＡ、／ＳＡ）と第１ビットライン（ＢＩＴＨ、／ＢＩＴＨ）とがハーフＶccにある状態でビットラインプリチャージ電圧（ＶＢＬＰ）を印加するため、プリチャージ過程で電力が消耗されない。
【００４０】
以上で検討してみたように、提案方法１においてはイコライゼーションを行った後プリチャージ過程を行うことにより、イコライゼーションとプリチャージを同時に行うことにより生じていた従来の電力消耗の問題を解決することが可能となる。
【００４１】
提案方法２に対する説明を進める。
【００４２】
ここでは、図１、図４、そして図５を参照してセンシング及びプリチャージ動作を説明する。
【００４３】
提案方法２では、ワードラインイネーブル過程を終了した後において、第１ビットライン（ＢＩＴＨ、／ＢＩＴＨ）とセンスアンプライン（ＳＡ、／ＳＡ）とを相互接続している第１ライン連結部（２１）及び第２ライン連結部（２２）を、第１ビットライン遮断信号（ＢＩＳＨ１、ＢＩＳＨ２）を介してセンスアンプライン（ＳＡ、／ＳＡ）から離隔させてから、センシング動作を進めることになる。
【００４４】
先ず、初期状態からワードラインイネーブル過程までは、提案方法１での動作と同じである。
【００４５】
先ず、図４（ａ）に示すような初期状態では、図５（ａ）、図５（ｂ）、図５（ｃ）、及び図５（ｄ）に示すように、第１、第２ビットライン遮断信号（ＢＩＳＨ１、ＢＩＳＨ２、ＢＩＳＬ１、ＢＩＳＬ２）がハイ状態になっているので第１、第２ビットライン（ＢＩＴＨ、／ＢＩＴＨ、ＢＩＴＬ、／ＢＩＴＬ）とセンスアンプライン（ＳＡ、／ＳＡ）とが連結されており、図５（ｅ）及び図５（ｆ）に示すように、ビットラインイコライゼーション信号（ＢＬＰ）とビットラインプリチャージ信号（ＣＯＮ−ＶＢＬＰ）とがハイ状態になっているのでビットラインイコライゼーション部（４）を構成する第５、第６、第７Ｎモス型トランジスタ（ＭＮ５、ＭＮ６、ＭＮ７）とビットラインプリチャージ部（１０）を構成する第４Ｎモス型トランジスタ（ＭＮ４）とがターンオンされて、図５（ｋ）及び図５（ｌ）に示すように、前記第１、第２ビットライン（ＢＩＴＨ、／ＢＩＴＨ、ＢＩＴＬ、／ＢＩＴＬ）及びセンスアンプライン（ＳＡ、／ＳＡ）には、ハーフＶccのビットラインプリチャージ電圧（ＶＢＬＰ）が印加されている。
【００４６】
その後、図４（ｂ）に示すように、第２ビットライン遮断信号（ＢＩＳＬ１、ＢＩＳＬ２）によりセンスアンプライン（ＳＡ、／ＳＡ）から第２ビットライン（ＢＩＴＬ、／ＢＩＴＬ）が離隔される。
【００４７】
即ち、図５（ｃ）、図５（ｄ）、及び図５（ｅ）に示すように、第２ビットライン遮断信号（ＢＩＳＬ１、ＢＩＳＬ２）とビットラインイコライゼーション信号（ＢＬＰ）がハイ状態からロー状態になれば、ビットラインイコライゼーション部（４）を構成する第５、第６、第７Ｎモス型トランジスタ（ＭＮ５、ＭＮ６、ＭＮ７）がターンオフされ、第３ライン連結部（３１）を構成する第１０Ｎモス型トランジスタ（ＭＮ１０）と第４ライン連結部（３２）を構成する第１１Ｎモス型トランジスタ（ＭＮ１１）とがターンオフされて、センスアンプライン（ＳＡ、／ＳＡ）から第２ビットライン（ＢＩＴＬ、／ＢＩＴＬ）が分離される。
【００４８】
さらに、図５（ｆ）に示すように、ビットラインプリチャージ信号（ＣＯＮ−ＶＢＬＰ）がハイ状態からロー状態になると、ビットラインプリチャージ部（１０）を構成する第４Ｎモス型トランジスタ（ＭＮ４）がターンオフされて、図４（ｂ）に示すように、センスアンプライン（ＳＡ、／ＳＡ）にビットラインプリチャージ電圧（ＶＢＬＰ）が印加されない。
【００４９】
その後、図４（ｃ）に示すように、図５（ｇ）に示すような、ワードライン（ＷＬ）を選択して図５（ｋ）及び図５（ｌ）に示すように、第１ビットライン（ＢＩＴＨ）とセンスアンプライン（ＳＡ）に電荷分配を行う。
【００５０】
次いで、図４（ｄ）に示すように、電荷分配で図５（ｋ）及び図５（ｌ）に示すような二つのセンスアンプライン（ＳＡ、／ＳＡ）の間の電圧差が発生したため、図５（ａ）及び図５（ｂ）に示すように、第１ビットライン遮断信号（ＢＩＳＨ１、ＢＩＳＨ２）をディスエーブルさせて第１ライン連結部（２１）を構成する第２Ｎモス型トランジスタ（ＭＮ２）と、第２ライン連結部（２２）を構成する第３Ｎモス型トランジスタ（ＭＮ３）をターンオフさせ、センスアンプライン（ＳＡ、／ＳＡ）から第１ビットライン（ＢＩＴＨ、／ＢＩＴＨ）を分離させる。
【００５１】
その後、図４（ｅ）に示すように、図５（ｉ）及び図５（ｊ）に示すような、センスアンプ制御信号（ＲＴＯと／Ｓ）をイネーブルさせてセンスアンプライン（ＳＡ、／ＳＡ）に増幅された信号を印加する。
【００５２】
この過程で、センスアンプライン（ＳＡ、／ＳＡ）に第１ビットライン（ＢＩＴＨ、／ＢＩＴＨ）が離隔されているのでローディングがそれ位減少するため、センシング動作が迅速に発生して過度電流の発生を減少させることができる。さらに、過度電流の減少のピーク（Peak Reduction）を通り過ぎてからのパワーラインのバウンシング（Power Line Bouncing）が減少される。
【００５３】
従来の構造では、他側の第１ビットライン（／ＢＩＴＨ）がセンスアンプの動作に従ってハイ状態かロー状態に遷移して再びハーフＶccに遷移したが、センスアンプライン（／ＳＡ）で他側の第１ビットライン（／ＢＩＳＨ）を離隔させることにより、この動作を除去することができる。
【００５４】
その後、図５（ａ）に示すような第１ビットライン遮断信号（ＢＩＳＨ１）をイネーブルさせ、第１ライン連結部（２１）を構成している第２Ｎモス型トランジスタ（ＭＮ２）をターンオンさせることにより、一側の第１ビットライン（ＢＩＴＨ）と一側のセンスアンプライン（ＳＡ）を接続させる。このとき、図４（ｆ）に示すように単位セル部（１）でライトバック（Write−Back）動作が行われ、図５（ｋ）に示すように一側のセンスアンプライン（ＳＡ）の電位レベルが多少低下することがある。
【００５５】
フォールデッドビット線構造でセルが連結されていない他側の第１ビットライン（／ＢＩＴＨ）は、ワードラインのイネーブルにより電荷分配が発生するときハーフＶccレベルで変化せず、セルが連結されていないためライトバック（Write−Back）を行う必要がない。
【００５６】
次に、図４（ｇ）に示すように一側のセンスアンプライン（ＳＡ）に一側の第１ビットライン（ＢＩＴＨ）のみ連結された状態でセンスアンプライン（ＳＡ、／ＳＡ）を相互イコライゼーションする。
【００５７】
即ち、図５（ｅ）に示すようなビットラインイコライゼーション信号（ＢＬＰ）をイネーブルさせ、ビットラインイコライゼーション部（４）を構成する第５、第６、第７Ｎモス型トランジスタ（ＭＮ５、ＭＮ６、ＭＮ７）をターンオンさせることによりセンスアンプライン（ＳＡ、／ＳＡ）を相互接続させる。
【００５８】
このとき、一つのバンク内では、１k Columnのセンスアンプ等がイコライゼーショントランジスタであるＮモス型トランジスタＭＮ５を介して他のセンスアンプ等と連結されている。セルがハイ状態またはロー状態になっている確率はそれぞれ５０％である。このような理由で、一つのバンク内のセルがハイ状態やロー状態にある比率（パーセンテージ）は５０％を中心とするガウス分布を有する。例えば、正確に５０％がハイ状態、５０％がロー状態とすれば、前記センスアンプライン（ＳＡ、／ＳＡ）及び一側の第１ビットライン（ＢＩＴＨ）はハーフＶccでイコライゼーションされるはずである。
【００５９】
もし、別の比率になっているとすればハーフＶccから多少外れた電圧でイコライゼーションされるはずである。
【００６０】
その後、図４（ｈ）に示すようにプリチャージ（Pre−Charge）動作を行う。
【００６１】
即ち、図５（ｂ）、図５（ｃ）、及び図５（ｄ）に示すように、ビットライン遮断信号（ＢＩＳＨ２、ＢＩＳＬ１、ＢＩＳＬ２）をイネーブルさせ第２ライン連結部（２２）を構成する第３Ｎモス型トランジスタ（ＭＮ３）と、第３ライン連結部（２３）を構成する第１０Ｎモス型トランジスタ（ＭＮ１０）と、第４ライン連結部（３２）を構成する第１１Ｎモス型トランジスタ（ＭＮ１１）と、をターンオンさせることにより、他側の第１ビットライン（／ＢＩＴＨ）と他側のセンスアンプライン（／ＳＡ）及び第２ビットライン（ＢＩＴＬ、／ＢＩＴＬ）及びセンスアンプライン（ＳＡ、／ＳＡ）相互間を接続し、図５（ｆ）に示すようにビットラインプリチャージ信号（ＣＯＮ−ＶＢＬＰ）をイネーブルさせ、ビットラインプリチャージ部（１０）を構成する第４Ｎモス型トランジスタ（ＭＮ４）をターンオンさせることにより、ビットライン（ＢＩＴＨ、／ＢＩＴＨ、ＢＩＴＬ、／ＢＩＴＬ）とセンスアンプライン（ＳＡ、／ＳＡ）にビットラインプリチャージ電圧（ＶＢＬＰ）が印加されるようにする。
【００６２】
もし、イコライゼーション過程においてハーフＶccから多少外れた電圧でイコライゼーションされているとすれば、このイコライゼーション過程が発生する部分はビットラインプリチャージ電圧（ＶＢＬＰ）によりハーフＶccにプリチャージされる。
【００６３】
この過程での、電力の消耗を防止することができる。
【００６４】
以上で検討してみたように、提案方法２ではライトバック（Write−Back）過程で選択されたセルに連結されたビットラインのみをセンスアンプラインに連結してハーフライトバック（Half Write−Back）動作を行う。
【００６５】
次は提案方法３について説明する。
ここでは、図１、図６、そして図７を参照して説明する。
【００６６】
初期状態からセンスアンプのセンシング動作までは提案方法２と同一であるが、提案方法３ではフルライトバック（Full Write Back）動作を行う。
【００６７】
先ず、図６（ａ）に示すような初期状態には、図７（ａ）、図７（ｂ）、図７（ｃ）及び図７（ｄ）に示すように、ビットライン遮断信号（ＢＩＳＨ１、ＢＩＳＨ２、ＢＩＳＬ１、ＢＩＳＬ２）がハイ状態になっているのでビットライン（ＢＩＴＨ、／ＢＩＴＨ、ＢＩＴＬ、／ＢＩＴＬ）とセンスアンプライン（ＳＡ、／ＳＡ）が連結されており、図７（ｅ）及び図７（ｆ）に示すようにビットラインイコライゼーション信号（ＢＬＰ）と、ビットラインプリチャージ信号（ＣＯＮ−ＶＢＬＰ）とがハイ状態になっているのでビットラインイコライゼーション部（４）を構成する第５、第６、第７Ｎモス型トランジスタ（ＭＮ５、ＭＮ６、ＭＮ７）と、ビットラインプリチャージ部（１０）を構成する第４Ｎモス型トランジスタ（ＭＮ４）と、がターンオンされ、図７（ｋ）及び図７（ｌ）に示すように前記ビットライン（ＢＩＴＨ、／ＢＩＴＨ、ＢＩＴＬ、／ＢＩＴＬ）とセンスアンプライン（ＳＡ、／ＳＡ）には、ハーフＶccのビットラインプリチャージ電圧（ＶＢＬＰ）が印加されている。
【００６８】
その後、図６（ｂ）に示すように第２ビットライン遮断信号（ＢＩＳＬ１、ＢＩＳＬ２）によりセンスアンプライン（ＳＡ、／ＳＡ）から第２ビットライン（ＢＩＴＬ、／ＢＩＴＬ）が離隔される。
【００６９】
即ち、図７（ｃ）、図７（ｄ）、及び図７（ｅ）に示すように第２ビットライン遮断信号（ＢＩＳＬ１、ＢＩＳＬ２）とビットラインイコライゼーション信号（ＢＬＰ）がハイ状態からロー状態になれば、ビットラインイコライゼーション部（４）を構成する第５、第６、第７Ｎモス型トランジスタ（ＭＮ５、ＭＮ６、ＭＮ７）がターンオフされ、第３ライン連結部（３１）を構成する第１０Ｎモス型トランジスタ（ＭＮ１０）と第４ライン連結部（３２）を構成する第１１Ｎモス型トランジスタ（ＭＮ１１）とがターンオフされ、センスアンプライン（ＳＡ、／ＳＡ）から第２ビットライン（ＢＩＴＬ、／ＢＩＴＬ）が分離される。
【００７０】
さらに、図７（ｆ）に示すようにビットラインプリチャージ信号（ＣＯＮ−ＶＢＬＰ）がハイ状態からロー状態になると、ビットラインプリチャージ部（１０）を構成する第４Ｎモス型トランジスタ（ＭＮ４）がターンオフされ、センスアンプライン（ＳＡ、／ＳＡ）にはビットラインプリチャージ電圧（ＶＢＬＰ）が印加されない。
【００７１】
その後、図６（ｃ）に示すように、図７（ｇ）に示すようなワードライン（ＷＬ）が選択されると、図７（ｋ）及び図７（ｌ）に示すように、一側の第１ビットライン（ＢＩＴＨ）とセンスアンプライン（ＳＡ）に電荷分配を行う。
【００７２】
次いで、図６（ｄ）に示すように、電荷分配により図７（ｋ）及び図７（ｌ）に示すように、二つのセンスアンプライン（ＳＡ、／ＳＡ）の間の電圧差が発生したため、図７（ａ）及び図７（ｂ）に示すように、第１ビットライン遮断信号（ＢＩＳＨ１、ＢＩＳＨ２）がディスエーブルされて、第１ライン連結部（２１）を構成する第２Ｎモス型トランジスタ（ＭＮ２）と、第２ライン連結部（２２）を構成する第３Ｎモス型トランジスタ（ＭＮ３）とがターンオフされ、センスアンプライン（ＳＡ、／ＳＡ）から第１ビットライン（ＢＩＴＨ、／ＢＩＴＨ）が分離される。
【００７３】
その後、図７（ｉ）及び図７（ｊ）に示すようにセンスアンプ制御信号（ＲＴＯ、／Ｓ）をイネーブルさせ、図６（ｅ）に示すように、センスアンプライン（ＳＡ、／ＳＡ）に増幅された信号を印加する。
【００７４】
この過程で、センスアンプライン（ＳＡ、／ＳＡ）から第１ビットライン（ＢＩＴＨ、／ＢＩＴＨ）が離隔されているため、ローディング（Loading）がそれだけ減少し、センシング動作が速やかに発生して過度電流の発生を低減することができる。さらに、過度電流の減少のピーク（Peak Reduction）を通り過ぎてのパワーラインのバウンシング（Power Line Bouncing）が減少する。
【００７５】
従来の構造では、他側の第１ビットライン（／ＢＩＴＨ）がセンスアンプ（５）の動作に伴いハイやローに遷移し、再びハーフＶccに遷移されるが、この動作において、センスアンプラインを他側の第１ビットライン（／ＢＩＴＨ）から離隔させることにより不要に消耗される電流を防止することができる。
【００７６】
その後、図７（ａ）及び図７（ｂ）に示すように第１ビットライン遮断信号（ＢＩＳＨ１、ＢＩＳＨ２）をイネーブルさせ、第１ライン連結部（２１）を構成している第２Ｎモス型トランジスタ（ＭＮ２）と、第２ライン連結部（２２）を構成している第３Ｎモス型トランジスタ（ＭＮ３）とをターンオンさせることにより、第１ビットライン（ＢＩＴＨ、／ＢＩＴＨ）とセンスアンプライン（ＳＡ、／ＳＡ）とを接続させる。このとき、単位セル部（１）でライトバック（Write−Back）動作が行われ、図７（ｋ）に示すように一側のセンスアンプライン（ＳＡ）の電位レベルが多少低下することもある。従って、図６（ｆ）に示すようにフルライトバック（Full Write−Back）動作が行われる。
【００７７】
このような提案方法３と提案方法２を比較すれば、提案方法２では第１ビットライン遮断信号（ＢＩＳＨ１、ＢＩＳＨ２）を別途に制御しており、第１ビットライン遮断信号（ＢＩＳＨ１、ＢＩＳＨ２）が印加されるラインがさらに二つ必要であるが、提案方法３では第１ビットライン遮断信号（ＢＩＳＨ１、ＢＩＳＨ２）を一つのラインで制御するとともにフルライトバック（Full Write−Back）させている。
【００７８】
次いで、図７（ｅ）に示すようにビットラインイコライゼーション信号（ＢＬＰ）をイネーブルさせ、ビットラインイコライゼーション部（４）を構成する第５、第６、第７Ｎモス型トランジスタ（ＭＮ５、ＭＮ６、ＭＮ７）をターンオンさせることにより、図６（ｇ）に示すようにセンスアンプライン（ＳＡ、／ＳＡ）相互間を接続させる。このとき、電荷分配に従いこのライン等はハーフＶccを有することになる。その後、図６（ｈ）に示すようにプリチャージ（Pre−Charge）動作を行う。
【００７９】
即ち、図７（ｃ）及び図７（ｄ）に示すように第２ビットライン遮断信号（ＢＩＳＬ１、ＢＩＳＬ２）をイネーブルさせ、第３ライン連結部（３１）を構成する第１０Ｎモス型トランジスタ（ＭＮ１０）と、第４ライン連結部（３２）を構成する第１１Ｎモス型トランジスタ（ＭＮ１１）とをターンオンさせることにより、第２ビットライン（ＢＩＴＬ、／ＢＩＴＬ）とセンスアンプライン（ＳＡ、／ＳＡ）相互間を接続し、図７（ｆ）に示すようにビットラインプリチャージ信号（ＣＯＮ−ＶＢＬＰ）をイネーブルさせ、プリチャージ部（１０）を構成する第４Ｎモス型トランジスタ（ＭＮ４）をターンオンさせることにより、第１、第２ビットライン（ＢＩＴＨ、／ＢＩＴＨ、ＢＩＴＬ、／ＢＩＴＬ）とセンスアンプライン（ＳＡ、／ＳＡ）にビットラインプリチャージ電圧（ＶＢＬＰ）が印加されるようにする。
【００８０】
このとき、センスアンプライン（ＳＡ、／ＳＡ）及び第１ビットライン（ＢＩＴＨ、／ＢＩＴＨ）はハーフＶccレベルであるため、この状態でビットラインプリチャージ電圧（ＶＢＬＰ）が印加されても電力消耗はない。
【００８１】
これまで説明した提案方法１、提案方法２、提案方法３、及び従来の方法で動作を行わせた結果、流れる電流量をそれぞれ図８乃至図１１に示す。ここで、電流量はビットラインセンスアンプの接地端子Ｖssで測定したものである。
【００８２】
前記提案方法１、提案方法２、及び提案方法３の全体電流量を平均をとり、比較すれば、従来の方法は動作時0.43648ｍＡで一番大きく、提案方法１の場合は0.43528ｍＡ、提案方法２の場合には0.30721ｍＡ、提案方法３の場合には0.39230ｍＡである。結局、提案方法２の場合が電力消耗を防止する側面では一番効果的である。
【００８３】
本発明で一実施例として提案されたビットラインセンスアンプ回路図では、四つのビットライン遮断信号がそれぞれ別個に構成されているので、提案方法１、提案方法３をそれぞれ別々に説明したが、実質的にはビットライン遮断信号が印加されるラインを二つだけ用いて同時に制御できる、という点を併せて明らかにする。
【００８４】
また、本発明の他の実施例として、センスアンプ制御信号（ＲＴＯ、／Ｓ）において、プリチャージ電圧へのイコライゼーションを行った後プリチャージ動作を実行することにより、センスアンプラインのプリチャージと同様に電力消耗を低減することができる。
【００８５】
【発明の効果】
本発明はイコライゼーションを行った後プリチャージ動作を行うことにより電力消耗を低減できるのは勿論、センシング時にビットラインとセンスアンプライン相互間を分離させることにより、センシング速度を向上させることができ、過度電流を抑制することによりパワーラインのバウンシングを減少させる効果がある。
【００８６】
本発明の好ましい実施例等は例示の目的のためのものであり、当業者であれば添付の特許請求の範囲に開示された本発明の技術的思想と範囲を参酌して、各種修正、変更、取り替え及び付加が可能なはずである。
【図面の簡単な説明】
【図１】本発明のビットラインセンスアンプの回路図。
【図２】図１のビットラインセンスアンプの提案方法１に従う駆動方法を示す回路図。
【図３】図１のビットラインセンスアンプの提案方法１に従う動作タイミング図。
【図４】図１のビットラインセンスアンプの提案方法２に従う駆動方法を示す回路図。
【図５】図１のビットラインセンスアンプの提案方法２に従う動作タイミング図。
【図６】図１のビットラインセンスアンプの提案方法３に従う駆動方法を示す回路図。
【図７】図１のビットラインセンスアンプの提案方法３に従う動作タイミング図。
【図８】提案方法１のビットラインセンスアンプの接地端子で測定した電流の大きさを示すグラフ。
【図９】提案方法２のビットラインセンスアンプの接地端子で測定した電流の大きさを示すグラフ。
【図１０】提案方法３のビットラインセンスアンプの接地端子で測定した電流の大きさを示すグラフ。
【図１１】従来のビットラインセンスアンプの接地端子で測定した電流の大きさを示すグラフ。
【図１２】従来のビットラインセンスアンプの回路図。
【図１３】図１２に示す従来のビットラインセンスアンプの駆動方法を示す回路図。
【図１４】図１２に示す従来のビットラインセンスアンプに従う動作タイミング図。
【符号の説明】
１ 単位セル部
４ ビットラインイコライゼーション部
５ センスアンプ
６ データバスライン連結部
１０ ビットラインプリチャージ部
２１、２２、３１、３２ 第１乃至第４ライン連結部
ＷＬ ワードライン
ＢＩＴＨ 一側の第１ビットライン
／ＢＩＴＨ 他側の第１ビットライン
ＢＩＴＬ 一側の第２ビットライン
／ＢＩＴＬ 他側の第２ビットライン
ＳＡ 一側のセンスアンプライン
／ＳＡ 他側のセンスアンプライン
ＭＮ１−ＭＮ１３ Ｎモス型トランジスタ
ＭＰ１、ＭＰ２ Ｐモス型トランジスタ
【図１】
0004076307.tif 000002
【図２】
0004076307.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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