(57)【特許請求の範囲】
【請求項１】
半導体基板の活性領域の表層に不純物を導入し、窒素雰囲気中または不活性ガス中で前記半導体基板を熱処理してソース領域及びドレイン領域を形成する第１の工程と、
前記第１の工程の後、前記活性領域を覆うように、前記ソース領域と前記ドレイン領域との間の膜厚に比べて前記ソース領域上及び前記ドレイン領域上の膜厚が大きいシリコン酸化膜からなる第２の絶縁膜と、前記第２の絶縁膜上の電荷捕獲機能を有する第１の絶縁膜と、前記第１の絶縁膜上の第３の絶縁膜との少なくとも３層からなる積層膜を形成する第２の工程と、
前記積層膜上に電極材料を堆積し、前記電極材料及び前記積層膜をパターニングすることにより、前記半導体基板上で前記積層膜を介した所定形状のゲート電極を形成する第３の工程とを含み、
前記第２の工程において、前記ソース領域と前記ドレイン領域との間の前記第２の絶縁膜と、前記ソース領域上及び前記ドレイン領域上の前記第２の絶縁膜とは、熱酸化により同時に形成されることを特徴とする半導体装置の製造方法。
【請求項２】
前記第３の工程において、前記ゲート電極を前記半導体基板上で前記積層膜を介して前記ソース領域上及び前記ドレイン領域上を交差するように形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の工程において、前記不純物導入を行った後、続いて前記不純物の導入に用いたマスクをマスクとして、前記不純物導入領域に増速酸化抑制機能を有する物質を導入し、窒素雰囲気中または不活性ガス中で前記半導体基板を熱処理して前記ソース領域及び前記ドレイン領域を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記増速酸化抑制機能を有する物質は窒素、炭素、窒素又は炭素を含む化合物から選ばれた一種であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
半導体基板の表層にソース領域及びドレイン領域を備え、前記半導体基板上の前記ソース領域と前記ドレイン領域との間に、前記ソース領域と前記ドレイン領域との間の膜厚に比べて前記ソース領域上及び前記ドレイン領域上の膜厚が大きいシリコン酸化膜からなる第２の絶縁膜と、前記第２の絶縁膜上の電荷捕獲機能を有する第１の絶縁膜と、前記第１の絶縁膜上の第３の絶縁膜との少なくとも３層からなる積層膜を介してゲート電極が形成されてなる半導体装置の製造方法であって、
半導体基板の活性領域の表層に不純物を導入し、窒素雰囲気中または不活性ガス中で前記半導体基板を熱処理して前記ソース領域及び前記ドレイン領域を形成した後に、前記ソース領域と前記ドレイン領域との間の前記第２の絶縁膜と前記ソース領域上及び前記ドレイン領域上の前記第２の絶縁膜とを、熱酸化により同時に形成するように前記積層膜を形成することを特徴とする半導体装置の製造方法。
【請求項６】
前記ゲート電極を前記半導体基板上で前記積層膜を介して前記ソース領域上及び前記ドレイン領域上を交差するように形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記不純物導入を行った後、続いて前記不純物の導入に用いたマスクをマスクとして、前記不純物注入領域に増速酸化抑制機能を有する物質を導入し、窒素雰囲気中または不活性ガス中で前記半導体基板を熱処理して前記ソース領域及び前記ドレイン領域を形成することを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記増速酸化抑制機能を有する物質は窒素、炭素、窒素又は炭素を含む化合物から選ばれた一種であることを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板とゲート電極との間に、電荷捕獲機能を有する絶縁膜及びこれを上下で挟み込む絶縁膜を含む積層膜が設けられてなる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来から、電源を断っても記憶情報が保持される不揮発性メモリとして、半導体基板に形成された不純物拡散層をビットライン（埋め込みビットライン）とし、これらと直交するように半導体基板上に容量絶縁膜を介してワードラインが形成されてなる半導体メモリが案出されており、ＥＥＰＲＯＭのような２層電極構造に比べて構造を簡素化することができ、素子の更なる小型化・微細化への対応が期待されている。
【０００３】
この半導体メモリでは、前記容量絶縁膜として、シリコン窒化膜に代表される電荷捕獲機能を有する絶縁膜の上下をシリコン酸化膜等の絶縁膜で挟み込んでなる、少なくとも３層構造の積層膜を用いるのが好適である。この積層膜の代表例としては、電荷捕獲機能を有するシリコン窒化膜をシリコン酸化膜で挟持してなるシリコン酸化膜１１１／シリコン窒化膜１１２／シリコン酸化膜１１３構造のいわゆるＯＮＯ膜が知られている。
【０００４】
この半導体メモリの場合、ソース／ドレインとして機能する埋め込みビットライン上を前記積層膜を介してワードラインが交差するため、ビットラインとワードラインとの間の電気的絶縁を十分に確保する必要がある。この観点を踏まえて、従来の埋め込みビットライン構造の半導体メモリの製造方法について以下で概説する。
【０００５】
（従来例１）
ここでは、ＯＮＯ膜をそのままビットライン−ワードライン間の電気的絶縁膜として用いる。
具体的には、先ず図１４（ａ）に示すように、例えばｐ型のシリコン半導体基板１０１の活性領域上にシリコン酸化膜１１１／シリコン窒化膜１１２／シリコン酸化膜１１３を順次積層してＯＮＯ膜１０２を形成し、このＯＮＯ膜１０２上にレジストパターン１０３を形成した後、このレジストパターン１０３をマスクとして、砒素等のｎ型不純物をＯＮＯ膜１０２を通過する条件で半導体基板１０１の表層にイオン注入する。
【０００６】
続いて、レジストパターン１０３を灰化処理等により除去し、半導体基板１０１をアニール処理することにより、ソース／ドレインとして機能する埋め込みビットライン１０４を形成する。
【０００７】
続いて、図１４（ｂ）に示すように、ＯＮＯ膜１０２上に電極材料を成膜し、これをパターニングすることにより、ＯＮＯ膜１０２を介して埋め込みビットライン１０４と交差し、ゲート電極として機能するワードライン１０５を形成する。
【０００８】
しかる後、層間絶縁膜やコンタクト孔、各種配線層の形成等の後工程を経て、半導体メモリを完成させる。
【０００９】
（従来例２）
ここでは、ビットライン上のＯＮＯ膜のうち、最下層のシリコン酸化膜のみを厚く形成し、電気的絶縁を確保する。
【００１０】
具体的には、先ず図１５（ａ）に示すように、例えばｐ型のシリコン半導体基板１０１の活性領域上にＯＮＯ膜１０２を形成し、このＯＮＯ膜１０２上にレジストパターン１０３を形成した後、このレジストパターン１０３をマスクとして、ＯＮＯ膜１０２の上層のシリコン酸化膜１１３及びシリコン窒化膜１１２をパターニングし、レジストパターン１０３を除き最下層のシリコン酸化膜１１１のみを残す。
【００１１】
続いて、レジストパターン１０３をマスクとして、砒素等のｎ型不純物を最下層のシリコン酸化膜１１１を通過する条件で半導体基板１０１の表層にイオン注入する。
【００１２】
続いて、レジストパターン１０３を除去し、半導体基板１０１を酸素雰囲気中でアニール処理することにより、ソース／ドレインとして機能する埋め込みビットライン１０４を形成する。このとき、図１５（ｂ）に示すように、前記アニール処理により、シリコン酸化膜１１１のビットライン１０４上の部位に半導体基板１０１内における砒素の存在に起因して増速酸化が生じ、シリコン酸化膜１１１は当該部位で４０ｎｍ〜６０ｎｍ程度の厚みとなる。
【００１３】
続いて、図１５（ｃ）に示すように、電極材料を成膜し、これをパターニングすることにより、シリコン酸化膜１１１を介して埋め込みビットライン１０４と交差し、ゲート電極として機能するワードライン１０５を形成する。
【００１４】
しかる後、層間絶縁膜やコンタクト孔、各種配線層の形成等の後工程を経て、半導体メモリを完成させる。
【００１５】
（従来例３）
ここでは、電気的絶縁を確保のため、ビットライン上に厚いシリコン酸化膜を形成した後、ビットラインを形成する。
【００１６】
具体的には、先ず図１６（ａ）に示すように、例えばｐ型のシリコン半導体基板１０１の活性領域上に薄い犠牲酸化膜１０６を形成し、この犠牲酸化膜１０６上にレジストパターン１０３を形成した後、このレジストパターン１０３をマスクとして、砒素等のｎ型不純物を犠牲酸化膜１０６を通過する条件で半導体基板１０１の表層にイオン注入する。
【００１７】
続いて、図１６（ｂ）に示すように、レジストパターン１０３を除去した後、半導体基板１０１を酸素雰囲気中でアニール処理することにより、ソース／ドレインとして機能する埋め込みビットライン１０４を形成する。このとき、前記アニール処理により、犠牲酸化膜１０６のビットライン１０４上の部位に半導体基板１０１内における砒素の存在に起因して増速酸化が生じ、犠牲酸化膜１０６は当該部位で４０ｎｍ〜６０ｎｍ程度の厚みとなる。
【００１８】
続いて、図１６（ｃ）に示すように、チャネル領域上の犠牲酸化膜１０６を除去した後、活性領域上にＯＮＯ膜１０２を形成する。このとき、ＯＮＯ膜１０２の形成時における熱処理の影響で、ビットライン１０４上に存する犠牲酸化膜１０６の厚みが５０ｎｍ〜９０ｎｍ程度に増加する。
【００１９】
続いて、図１６（ｄ）に示すように、電極材料を成膜し、これをパターニングすることにより、犠牲酸化膜１０６を介して埋め込みビットライン１０４と交差し、ゲート電極として機能するワードライン１０５を形成する。
【００２０】
しかる後、層間絶縁膜やコンタクト孔、各種配線層の形成等の後工程を経て、半導体メモリを完成させる。
【００２１】
【発明が解決しようとする課題】
上述した各製造方法によれば、ビットラインとワードラインとの間に電気的絶縁が保たれた埋め込みビットライン構造の半導体メモリを製造することができる。しかしながらその反面、前記各製造方法には以下に示すような問題点がある。
【００２２】
従来例１で説明した製造方法の場合、ビットライン１０４とワードライ１０５との間の電気的絶縁をＯＮＯ膜１０２のみで確保するため、ＯＮＯ膜１０２の耐圧を上げておく必要がある。ところが本製法では、ビットライン１０４を形成するための砒素のイオン注入をＯＮＯ膜１０２を通過させて行うため、必然的にＯＮＯ膜１０２は損傷を受ける。更には、ＯＮＯ膜１０２を構成する最上層のシリコン酸化膜１１３が後工程の処理でエッチングされてしまうため、ＯＮＯ膜１０２の十分な耐圧を確保することは困難である。
【００２３】
従来例２で説明した製造方法の場合、熱処理によりビットライン１０４上のシリコン酸化膜１１１を厚くする際に、ビットライン１０４上にはシリコン酸化膜１１１のみ存した状態であるため、チャネル領域の両サイドに酸素の回り込みによるバーズビークが形成される。更には、通常メモリセル領域の形成時にその周辺回路領域を同時に形成するが、この周辺回路領域を構成するトランジスタのゲート絶縁膜を形成する際の数回の熱処理により、ビットライン１０４上のシリコン酸化膜１１１が更に厚く（１００ｎｍ〜１５０ｎｍ程度）なり、それに伴ってバーズビークの度合いも大きくなってしまう。
【００２４】
従来例３で説明した製造方法の場合、ビットライン１０４上の犠牲酸化膜１０６は、ビットライン１０４の不純物拡散時、及びＯＮＯ膜１０２形成時における各熱処理に起因する増速酸化により、当該部位における厚みの増大化とともにバーズビークも大きく成長してしまう。
【００２５】
このように、埋め込みビットライン構造の半導体メモリを製造するに際して、ビットラインとワードラインとの間の電気的絶縁を確保することが困難となったり、当該電気的絶縁の確保は可能であるものの、これによりバーズビークの発生を誘発して電荷保持特性の著しい劣化を招くという深刻な問題がある。
【００２６】
そこで本発明は、前記課題に鑑みなされたものであり、ビットラインとワードラインとの間の電気的絶縁を十分確保するとともに、バーズビークの発生等の不都合を抑止して優れた電荷保持特性を実現する半導体装置の製造方法、特に埋め込みビットライン構造の半導体メモリを提供することを目的とする。
【００２７】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【００２８】
本発明では、半導体基板の表層にソース領域及びドレイン領域を備え、前記半導体基板上の前記ソース領域と前記ドレイン領域との間に、前記ソース領域と前記ドレイン領域との間の膜厚に比べて前記ソース領域上及び前記ドレイン領域上の膜厚が大きいシリコン酸化膜からなる第２の絶縁膜と、前記第２の絶縁膜上の電荷捕獲機能を有する第１の絶縁膜と、前記第１の絶縁膜上の第３の絶縁膜との少なくとも３層からなる積層膜を介してゲート電極が形成されてなる半導体装置の製造方法を対象とする。
【００２９】
本発明の半導体装置の製造方法は、半導体基板の活性領域の表層に不純物を導入し、窒素雰囲気中または不活性ガス中で前記半導体基板を熱処理してソース領域及びドレイン領域を形成する第１の工程と、前記第１の工程の後、前記活性領域を覆うように、前記ソース領域と前記ドレイン領域との間の膜厚に比べて前記ソース領域上及び前記ドレイン領域上の膜厚が大きいシリコン酸化膜からなる第２の絶縁膜と、前記第２の絶縁膜上の電荷捕獲機能を有する第１の絶縁膜と、前記第１の絶縁膜上の第３の絶縁膜との少なくとも３層からなる積層膜を形成する第２の工程と、前記積層膜上に電極材料を堆積し、前記電極材料及び前記積層膜をパターニングすることにより、前記半導体基板上で前記積層膜を介した所定形状のゲート電極を形成する第３の工程とを含み、前記第２の工程において、前記ソース領域と前記ドレイン領域との間の前記第２の絶縁膜と、前記ソース領域上及び前記ドレイン領域上の前記第２の絶縁膜とは、熱酸化により同時に形成される。
【００３０】
ここで、前記第１の工程において、前記不純物導入を行った後、続いて前記不純物の導入に用いたマスクをマスクとして、前記不純物導入領域に増速酸化抑制機能を有する物質を導入し、窒素雰囲気中または不活性ガス中で前記半導体基板を熱処理して前記ソース領域及び前記ドレイン領域を形成することが好適である。
【００３１】
この場合、前記活性領域に前記増速酸化抑制機能を有する物質を導入するに際して、前記活性領域表面に対して斜め方向から前記物質をイオン注入することが好適である。
【００３３】
【発明の実施の形態】
以下、本発明を適用した好適な諸実施形態について、図面を参照しながら詳細に説明する。
【００３４】
（第１の実施形態）
本実施形態では、半導体装置として、いわゆる埋め込みビットライン型のフラッシュメモリについて例示する。ここでは便宜上、フラッシュメモリの構造をその製造工程と共に説明する。
【００３５】
図１，図２は、第１の実施形態による埋め込みビットライン型のフラッシュメモリの製造方法を工程順に示す概略断面図である。
このフラッシュメモリを製造するには、先ず図１（ａ）に示すように、ｐ型のシリコン半導体基板１を用意し、この半導体基板１の表面に例えばＬＯＣＯＳ法により素子分離領域にフィールド酸化膜（不図示）形成して素子分離を施し、メモリセル領域の活性領域２及びＣＭＯＳトランジスタ等が形成される周辺回路領域の活性領域（不図示）を画定する。
【００３６】
この場合、ＬＯＣＯＳ法を用いる代わりに、半導体基板１の素子分離領域に溝（不図示）を形成し、当該溝内に絶縁物を充填させて活性領域を画定するようにしても良い。
【００３７】
続いて、活性領域２上に酸素雰囲気中で９００℃〜１１００℃の熱処理を施して２００ｎｍ〜５００ｎｍ程度の膜厚の犠牲酸化膜３を形成した後、犠牲酸化膜３上にレジストを塗布し、このレジストをフォトリソグラフィーにより加工して各々が所定間隔離間する帯状の各レジストパターン４を形成する。
【００３８】
続いて、図１（ｂ）に示すように、各レジストパターン４をマスクとして、半導体基板１の表層に犠牲酸化膜３を通過する条件、ここでは加速エネルギー５０ｋｅＶ、ドーズ量２〜３×１０15／ｃｍ2の条件でｎ型不純物、例えば砒素（Ａｓ）をイオン注入し、レジストパターン４を灰化処理等の手法により除去した後、窒素雰囲気中（不活性ガス中でも良い。）で１０５０℃、１０分のアニール処理を行い、イオン注入した砒素を活性化し、帯状の各ビットライン５を形成する。これらビットライン５は、当該フラッシュメモリのソース／ドレインとして機能することになる。
【００３９】
続いて、図１（ｃ）に示すように、半導体基板１上に、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる３層構造のＯＮＯ膜６を成膜する。
具体的には、先ず、熱酸化により半導体基板１上にシリコン酸化膜２１を７ｎｍ〜８ｎｍ程度の膜厚に形成する。このとき熱処理により、ビットライン５内に存する砒素に起因して、シリコン酸化膜２１の当該ビットライン５上の部位が増速酸化されて３０ｎｍ〜５０ｎｍ程度に膜厚が増加する。
【００４０】
続いて、シリコン酸化膜２１上にＣＶＤ法により６００℃〜８００℃でシリコン窒化膜２２を膜厚５ｎｍ程度に形成する。そして、シリコン窒化膜２２上にＣＶＤ法によりシリコン酸化膜２３を膜厚１０ｎｍ程度に形成し、ＯＮＯ膜６とする。
【００４１】
続いて、メモリセル領域の活性領域２をレジストによりマスクし、周辺回路領域の活性領域に存するＯＮＯ膜６をＣＦ4＋ＣＨＦ3／Ｏ2ガス等を用いて全面除去し、活性領域２のレジストを除去した後、周辺回路領域の活性領域に熱酸化によりゲート絶縁膜（不図示）を形成する。このとき、ビットライン５はＯＮＯ膜６で覆われているため、ゲート絶縁膜の形成時の熱処理の影響は少なく、シリコン酸化膜２１のビットライン５上の部位の更なる増速酸化は抑制され、膜厚増加は殆ど見られない。
【００４２】
続いて、メモリセル領域及び周辺回路領域の各活性領域に、ｎ型不純物、ここではリン（Ｐ）を０．２〜３×１０21／ｃｍ3の濃度にドープしたアモルファス・シリコン（ＤＡＳｉ）膜（不図示）をＣＶＤ法により１００ｎｍ〜１５０ｎｍ程度の膜厚に形成する。
【００４３】
続いて、図２（ａ）及び図３（平面図）に示すように、このＤＡＳｉ膜を熱処理してポリシリコン膜とし、当該ポリシリコン膜及びＯＮＯ膜６をフォトリソグラフィー及びそれに続くドライエッチングによりパターニングして、各ビットライン５とＯＮＯ膜６を介して直交し、ゲート電極として機能する帯状の各ワードライン７を形成する。ここで、ポリシリコン膜上にタングステン・シリサイド（ＷＳｉ）膜を形成し、ポリサイド構造のワードラインを形成して、配線の低抵抗化を図るようにしても好適である。
【００４４】
続いて、図２（ｂ）に示すように、ワードライン７を覆うように、高温熱ＣＶＤ酸化膜（ＨＴＯ膜）８及びＢＰＳＧ膜９を順次形成し、ワードライン７等に通じるコンタクト孔（不図示）を形成した後、リフロー処理により平坦化されたＢＰＳＧ膜９上でコンタクト孔を充填するようにアルミ合金膜をスパッタ法により成膜する。そして、このアルミ合金膜をフォトリソグラフィー及びそれに続くドライエッチングによりパターニングして、上層配線１１を形成する。
【００４５】
しかる後、上層配線１１を覆う保護膜１２を形成し、更なる層間絶縁膜やコンタクト孔（ビア孔）、配線等の形成工程を経て、埋め込みビットライン型のフラッシュメモリを完成させる。
【００４６】
このフラッシュメモリを用いて記憶情報を書き込むには、図４に示すように、チャネル・ホット・エレクトロン（ＣＨＥ）又はドレイン・アバランシェ・ホット・キャリア（ＤＡＨＣ）により、ドレイン端に電子を注入する。なおこの場合、ソース／ドレインの電圧を入れ換えることで、ソース端への電子注入を行うことも可能である。即ち、１つのメモリセルで２個所への書き込み（電子注入）ができる。
【００４７】
また、このフラッシュメモリを用いて記憶情報を消去するには、図５（ａ），（ｂ）に示すように、ファウラー−ノルドハイム（ＦＮ）トンネルにより、ＯＮＯ膜６から電荷を引き抜くことにより、或いはバンド間トンネルで生じた正孔とドレイン−基板間電界によるホットホールをＯＮＯ膜６へ注入することにより行う。図示の例は、後者のバンド間トンネルによるものである。なおこの場合、ドレイン端に電子注入した場合の消去例を示すが、ソースにも同様の電圧を印加することで、ドレイン端と同時にソース端の一括消去が可能となる。
【００４８】
また、このフラッシュメモリを用いて記憶情報を読み出す方法について図６で説明する。シリコン窒化膜２２中に負の電荷が存在する状態では、チャネルが切断されてソース／ドレイン間の電流は流れない（図６（ａ））。この状態をデータ“０”とする。また、シリコン窒化膜２２中に電子が無い状態では、チャネルがつながり電流が流れる（図６（ｂ））。この状態をデータ“１”とする。
【００４９】
−実験例−
ここで、第１の実施形態によるフラッシュメモリの諸特性について、上述した従来例との比較に基づいて調べた実験結果について述べる。当該各実験では、上述した従来例１、従来例２を比較例として従来例▲１▼、従来例▲２▼とし、本実施形態を本発明▲１▼として図７〜図９に示す。
【００５０】
（実験例１）
先ず、フラッシュメモリにおけるソース／ドレイン−ゲート電極間の電圧とリーク電流との関係について調べた。この実験結果を図７に示す。なお、図７中ではリーク電流を対数表示する。
ＯＮＯ膜の耐圧は１５Ｖ程度必要であるが、図示のように、本発明▲１▼ではビットライン（ソース／ドレイン）上のシリコン酸化膜が最も厚い従来例▲２▼と同程度の耐圧が確保されていることが判る。
【００５１】
（実験例２）
フラッシュメモリにおいて、記憶情報の消去／書き込みの回数と電荷保持特性との関係について調べた。この実験結果を図８に示す。なお、図８中では電荷保持特性を相対値で表示する。
消去／書き込み（サイクル）を繰り返した後、１５０℃で２時間の熱処理を行ったときの電荷保持特性について調べたところ、図示のように、本発明▲１▼では、ビットライン（ソース／ドレイン）上のシリコン酸化膜が最も薄くバーズビークが最も小さい従来例▲１▼と同等の電荷保持特性が得られることが判る。
【００５２】
（実験例３）
フラッシュメモリにおいて、記憶情報の消去／書き込みの回数と閾値電圧（Ｖth）との関係について調べた。この実験結果を図９（ａ），（ｂ），（ｃ）に示す。
書き込み条件をＶｄ＝５．９Ｖ、Ｖｇ＝９．５Ｖ、書き込み時間＝３μｓとし、消去条件をＶｄ＝７．０Ｖ、Ｖｇ＝３．０Ｖ、消去時間＝１０ｍｓとしたところ、図示のように、本発明▲１▼と従来例▲１▼，▲２▼との間で消去／書き込み速度に変化は見られなかった。なお、この実験結果に基づき、実験例２ではサイクルを同条件で行った。
【００５３】
以上説明したように、本実施形態では、ビットライン５の不純物（砒素）を活性化した後にＯＮＯ膜６を形成する。このＯＮＯ膜６の成膜時において、ＯＮＯ膜６の構成要素であるシリコン酸化膜２１が増速酸化によりビットライン５上のみで厚く形成され、これによりビットライン５とワードライン７との間の電気的絶縁が十分確保される。しかもこの場合、ＯＮＯ膜６の形成後の各種熱処理（周辺回路領域のゲート絶縁膜の形成等）の際には、ビットライン５上のシリコン酸化膜２１の当該厚膜部分上は、ＯＮＯ膜６の他の構成要素（シリコン窒化膜２２及びシリコン酸化膜２３）に覆われているため、シリコン酸化膜２１の当該厚膜部分はさほど増速酸化されず、バーズビークは無視し得る程度に抑えられる。
【００５４】
即ち本実施形態では、フラッシュメモリが完成するまでの諸工程を通して、ＯＮＯ膜６は、ビットライン５上でビットライン５−ワードライン７間の電気的絶縁を十分に確保し、且つ電荷保持特性を劣化させるバーズビークを生成しない程度の最適範囲の膜厚に保たれる。これにより、トランジスタ特性を向上させて極めて信頼性の高いフラッシュメモリが実現する。
【００５５】
（第２の実施形態）
本実施形態では、第１の実施形態と同様に、いわゆる埋め込みビットライン型のフラッシュメモリについて例示するが、ビットラインの形成工程が異なる点で相違する。なお、第１の実施形態で開示したフラッシュメモリの構成部材等と共通するものについては同符号を記す。
【００５６】
図１０，図１１は、第２の実施形態による埋め込みビットライン型のフラッシュメモリの製造方法を工程順に示す概略断面図である。
このフラッシュメモリを製造するには、先ず図１０（ａ）に示すように、ｐ型のシリコン半導体基板１を用意し、この半導体基板１の表面に例えばＬＯＣＯＳ法により素子分離領域にフィールド酸化膜（不図示）形成して素子分離を施し、メモリセル領域の活性領域２及びＣＭＯＳトランジスタ等が形成される周辺回路領域の活性領域（不図示）を画定する。
【００５７】
この場合、ＬＯＣＯＳ法を用いる代わりに、半導体基板１の素子分離領域に溝（不図示）を形成し、当該溝内に絶縁物を充填させて活性領域を画定するようにしても良い。
【００５８】
続いて、活性領域２上に酸素雰囲気中で９００℃〜１１００℃の熱処理を施して２００ｎｍ〜５００ｎｍ程度の膜厚の犠牲酸化膜３を形成した後、犠牲酸化膜３上にレジストを塗布し、このレジストをフォトリソグラフィーにより加工して各々が所定間隔離間する帯状の各レジストパターン４を形成する。
【００５９】
続いて、図１０（ｂ）に示すように、各レジストパターン４をマスクとして、半導体基板１の表層に犠牲酸化膜３を通過する条件、ここでは加速エネルギー５０ｋｅＶ、ドーズ量２〜３×１０15／ｃｍ2の条件でｎ型不純物、例えば砒素（Ａｓ）をイオン注入した後、続いて増速酸化抑制機能を有する物質、ここでは窒素イオンを加速エネルギー２〜１０ｋｅＶ、ドーズ量０．５〜４×１０15／ｃｍ2の条件でイオン注入する。
【００６０】
この増速酸化抑制機能を有する物質としては、窒素、炭素、窒素又は炭素を含む化合物から選ばれた一種であれば良い。これらの不純物が存在するときに熱処理を行うと、半導体基板１の表面にこれらの不純物が集合し、ＳｉＮ又はＳｉＣを形成して、これが酸素の半導体基板１内への拡散を抑えると考えられるからである。従って、窒素イオンの代わりに炭素イオンをイオン注入するようにしても好適である。更に、当該物質の導入法としてはイオン注入に限定されず、例えば当該物質の雰囲気中で熱処理して当該物質を半導体基板１内に導入するようにしても良い。この場合、増速酸化抑制機能を有する物質としては、上記した増速酸化抑制の理由から、ＮＯ2，ＮＯ，ＮＨ3，ＣxＨy（ｘ，ｙは適当な数）から選ばれた１種を用いることが好適である。
【００６１】
続いて、レジストパターン４を灰化処理等の手法により除去した後、窒素雰囲気中（不活性ガス中でも良い。）で１０５０℃、１０分のアニール処理を行い、イオン注入した砒素を活性化し、帯状の各ビットライン５を形成する。これらビットライン５は、当該フラッシュメモリのソース／ドレインとして機能することになる。
【００６２】
続いて、図１０（ｃ）に示すように、半導体基板１上に、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる３層構造のＯＮＯ膜６を成膜する。
具体的には、先ず、熱酸化により半導体基板１上にシリコン酸化膜２１を７ｎｍ〜８ｎｍ程度の膜厚に形成する。このとき熱処理により、ビットライン５内に存する砒素に起因して、シリコン酸化膜２１の当該ビットライン５上の部位が増速酸化されて３０ｎｍ〜５０ｎｍ程度に膜厚が増加する。但しこの場合、イオン注入された窒素イオンの増速酸化抑制機能により、窒素イオン注入を行わない第１の実施形態の場合に比して当該膜厚増加は抑制される。
【００６３】
続いて、シリコン酸化膜２１上にＣＶＤ法により６００℃〜８００℃でシリコン窒化膜２２を膜厚５ｎｍ程度に形成する。そして、シリコン窒化膜２２上にＣＶＤ法によりシリコン酸化膜２３を膜厚１０ｎｍ程度に形成し、ＯＮＯ膜６とする。
【００６４】
続いて、メモリセル領域の活性領域２をレジストによりマスクし、周辺回路領域の活性領域に存するＯＮＯ膜６をＣＦ4＋ＣＨＦ3／Ｏ2ガス等を用いて全面除去し、活性領域２のレジストを除去した後、周辺回路領域の活性領域に熱酸化によりゲート絶縁膜（不図示）を形成する。このとき、ビットライン５はＯＮＯ膜６で覆われているため、ゲート絶縁膜の形成時の熱処理の影響は少なく、シリコン酸化膜２１のビットライン５上の部位における更なる増速酸化は抑制され、膜厚増加は殆ど見られない。
【００６５】
続いて、メモリセル領域及び周辺回路領域の各活性領域に、ｎ型不純物、ここではリン（Ｐ）を０．２〜３×１０21／ｃｍ3の濃度にドープしたアモルファス・シリコン（ＤＡＳｉ）膜（不図示）をＣＶＤ法により１００ｎｍ〜１５０ｎｍ程度の膜厚に形成する。
【００６６】
続いて、図１１（ａ）に示すように、このＤＡＳｉ膜を熱処理してポリシリコン膜とし、当該ポリシリコン膜及びＯＮＯ膜６をフォトリソグラフィー及びそれに続くドライエッチングによりパターニングして、各ビットライン５とＯＮＯ膜６を介して直交し、ゲート電極として機能する帯状の各ワードライン７を形成する。ここで、ポリシリコン膜上にタングステン・シリサイド（ＷＳｉ）膜を形成し、ポリサイド構造のワードラインを形成して、配線の低抵抗化を図るようにしても好適である。
【００６７】
続いて、図１１（ｂ）に示すように、ワードライン７を覆うように、高温熱ＣＶＤ酸化膜（ＨＴＯ膜）８及びＢＰＳＧ膜９を順次形成し、ワードライン７等に通じるコンタクト孔（不図示）を形成した後、リフロー処理により平坦化されたＢＰＳＧ膜９上でコンタクト孔を充填するようにアルミ合金膜をスパッタ法により成膜する。そして、このアルミ合金膜をフォトリソグラフィー及びそれに続くドライエッチングによりパターニングして、上層配線１１を形成する。
【００６８】
しかる後、上層配線１１を覆う保護膜１２を形成し、更なる層間絶縁膜やコンタクト孔（ビア孔）、配線等の形成工程を経て、埋め込みビットライン型のフラッシュメモリを完成させる。
【００６９】
以上説明したように、本実施形態では、ビットライン５の不純物（砒素）を活性化し、更に増速酸化抑制機能を持つ窒素（炭素）をイオン注入した後に、ＯＮＯ膜６を形成する。このＯＮＯ膜６の成膜時において、ＯＮＯ膜６の構成要素であるシリコン酸化膜２１が増速酸化によりビットライン５上のみで厚く形成され、これによりビットライン５とワードライン７との間の電気的絶縁が十分確保される。しかもこの場合、ＯＮＯ膜６の形成後の各種熱処理（周辺回路領域のゲート絶縁膜の形成等）の際には、ビットライン５上のシリコン酸化膜２１の当該厚膜部分上は、ＯＮＯ膜６の他の構成要素（シリコン窒化膜２２及びシリコン酸化膜２３）に覆われているため、更には窒素（炭素）の増速酸化抑制機能によりシリコン酸化膜２１の当該厚膜部分はさほど増速酸化されず、バーズビークは無視し得る程度に抑えられる。
【００７０】
即ち本実施形態では、フラッシュメモリが完成するまでの諸工程を通して、ＯＮＯ膜６は、ビットライン５上でビットライン５−ワードライン７間の電気的絶縁を十分に確保し、且つ電荷保持特性を劣化させるバーズビークを生成しない程度の最適範囲の膜厚に保たれる。しかも、窒素（炭素）の増速酸化抑制機能により当該膜厚を更に薄く制御することができる。これにより、トランジスタ特性を向上させて極めて信頼性の高いフラッシュメモリが実現する。
【００７１】
（第３の実施形態）
本実施形態では、第１の実施形態と同様に、いわゆる埋め込みビットライン型のフラッシュメモリについて例示するが、ビットラインの形成工程が異なる点で相違する。なお、第１，第２の実施形態で開示したフラッシュメモリの構成部材等と共通するものについては同符号を記す。
【００７２】
図１２，図１３は、第３の実施形態による埋め込みビットライン型のフラッシュメモリの製造方法を工程順に示す概略断面図である。
このフラッシュメモリを製造するには、先ず図１２（ａ）に示すように、ｐ型のシリコン半導体基板１を用意し、この半導体基板１の表面に例えばＬＯＣＯＳ法により素子分離領域にフィールド酸化膜（不図示）形成して素子分離を施し、メモリセル領域の活性領域２及びＣＭＯＳトランジスタ等が形成される周辺回路領域の活性領域（不図示）を画定する。
【００７３】
この場合、ＬＯＣＯＳ法を用いる代わりに、半導体基板１の素子分離領域に溝（不図示）を形成し、当該溝内に絶縁物を充填させて活性領域を画定するようにしても良い。
【００７４】
続いて、活性領域２上に酸素雰囲気中で９００℃〜１１００℃の熱処理を施して２００ｎｍ〜５００ｎｍ程度の膜厚の犠牲酸化膜３を形成した後、犠牲酸化膜３上にレジストを塗布し、このレジストをフォトリソグラフィーにより加工して各々が所定間隔離間する帯状の各レジストパターン４を形成する。
【００７５】
続いて、図１２（ｂ）に示すように、各レジストパターン４をマスクとして、半導体基板１の表層に犠牲酸化膜３を通過する条件、ここでは加速エネルギー５０ｋｅＶ、ドーズ量２〜３×１０15／ｃｍ2の条件でｎ型不純物、例えば砒素（Ａｓ）をイオン注入する。
【００７６】
続いて、増速酸化抑制機能を有する物質、ここでは窒素イオンを加速エネルギー２〜３０ｋｅＶ、ドーズ量１〜５×１０15／ｃｍ2の条件で、半導体基板１の表面に対して斜め方向からイオン注入する。ここで、窒素イオンの注入角Θは、隣接するレジストパターン４間の距離（ビットライン５の幅）をｘ、レジストパターン４の厚みをｙとし、
ｔａｎθ＝ｘ／ｙ
を満たす程度の角θを用いて、
θ−１０°≦Θ≦θ＋１０°
とすることが好適である。
【００７７】
この増速酸化抑制機能を有する物質としては、窒素、炭素、窒素又は炭素を含む化合物から選ばれた一種であれば良い。これらの不純物が存在するときに熱処理を行うと、半導体基板１の表面にこれらの不純物が集合し、ＳｉＮ又はＳｉＣを形成して、これが酸素の半導体基板１内への拡散を抑えると考えられるからである。従って、窒素イオンの代わりに炭素イオンをイオン注入するようにしても好適である。更に、当該物質の導入法としてはイオン注入に限定されず、例えば当該物質の雰囲気中で熱処理して当該物質を半導体基板１内に導入するようにしても良い。この場合、増速酸化抑制機能を有する物質としては、上記した増速酸化抑制の理由から、ＮＯ2，ＮＯ，ＮＨ3，ＣxＨy（ｘ，ｙは適当な数）から選ばれた１種を用いることが好適である。
【００７８】
続いて、レジストパターン４を灰化処理等の手法により除去した後、窒素雰囲気中（不活性ガス中でも良い。）で１０５０℃、１０分のアニール処理を行い、イオン注入した砒素を活性化し、帯状の各ビットライン５を形成する。これらビットライン５は、当該フラッシュメモリのソース／ドレインとして機能することになる。
【００７９】
続いて、図１２（ｃ）に示すように、半導体基板１上に、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる３層構造のＯＮＯ膜６を成膜する。
具体的には、先ず、熱酸化により半導体基板１上にシリコン酸化膜２１を７ｎｍ〜８ｎｍ程度の膜厚に形成する。このとき熱処理により、ビットライン５内に存する砒素に起因して、シリコン酸化膜２１の当該ビットライン５上の部位が増速酸化されて３０ｎｍ〜５０ｎｍ程度に膜厚が増加する。但しこの場合、イオン注入された窒素イオンの増速酸化抑制機能により、窒素イオン注入を行わない第１の実施形態の場合に比して当該膜厚増加は抑制される。
【００８０】
続いて、シリコン酸化膜２１上にＣＶＤ法により６００℃〜８００℃でシリコン窒化膜２２を膜厚５ｎｍ程度に形成する。そして、シリコン窒化膜２２上にＣＶＤ法によりシリコン酸化膜２３を膜厚１０ｎｍ程度に形成し、ＯＮＯ膜６とする。
【００８１】
続いて、メモリセル領域の活性領域２をレジストによりマスクし、周辺回路領域の活性領域に存するＯＮＯ膜６をＣＦ4＋ＣＨＦ3／Ｏ2ガス等を用いて全面除去し、活性領域２のレジストを除去した後、周辺回路領域の活性領域に熱酸化によりゲート絶縁膜（不図示）を形成する。このとき、ビットライン５はＯＮＯ膜６で覆われているため、ゲート絶縁膜の形成時の熱処理の影響は少なく、シリコン酸化膜２１のビットライン５上の部位における更なる増速酸化は抑制され、膜厚増加は殆ど見られない。
【００８２】
続いて、メモリセル領域及び周辺回路領域の各活性領域に、ｎ型不純物、ここではリン（Ｐ）を０．２〜３×１０21／ｃｍ3の濃度にドープしたアモルファス・シリコン（ＤＡＳｉ）膜（不図示）をＣＶＤ法により１００ｎｍ〜１５０ｎｍ程度の膜厚に形成する。
【００８３】
続いて、図１３（ａ）に示すように、このＤＡＳｉ膜を熱処理してポリシリコン膜とし、当該ポリシリコン膜及びＯＮＯ膜６をフォトリソグラフィー及びそれに続くドライエッチングによりパターニングして、各ビットライン５とＯＮＯ膜６を介して直交し、ゲート電極として機能する帯状の各ワードライン７を形成する。ここで、ポリシリコン膜上にタングステン・シリサイド（ＷＳｉ）膜を形成し、ポリサイド構造のワードラインを形成して、配線の低抵抗化を図るようにしても好適である。
【００８４】
続いて、図１３（ｂ）に示すように、ワードライン７を覆うように、高温熱ＣＶＤ酸化膜（ＨＴＯ膜）８及びＢＰＳＧ膜９を順次形成し、ワードライン７等に通じるコンタクト孔（不図示）を形成した後、リフロー処理により平坦化されたＢＰＳＧ膜９上でコンタクト孔を充填するようにアルミ合金膜をスパッタ法により成膜する。そして、このアルミ合金膜をフォトリソグラフィー及びそれに続くドライエッチングによりパターニングして、上層配線１１を形成する。
【００８５】
しかる後、上層配線１１を覆う保護膜１２を形成し、更なる層間絶縁膜やコンタクト孔（ビア孔）、配線等の形成工程を経て、埋め込みビットライン型のフラッシュメモリを完成させる。
【００８６】
以上説明したように、本実施形態では、ビットライン５の不純物（砒素）を活性化し、更に増速酸化抑制機能を持つ窒素（炭素）をイオン注入した後に、ＯＮＯ膜６を形成する。このＯＮＯ膜６の成膜時において、ＯＮＯ膜６の構成要素であるシリコン酸化膜２１が増速酸化によりビットライン５上のみで厚く形成され、これによりビットライン５とワードライン７との間の電気的絶縁が十分確保される。しかもこの場合、ＯＮＯ膜６の形成後の各種熱処理（周辺回路領域のゲート絶縁膜の形成等）の際には、ビットライン５上のシリコン酸化膜２１の当該厚膜部分上は、ＯＮＯ膜６の他の構成要素（シリコン窒化膜２２及びシリコン酸化膜２３）に覆われているため、更には窒素（炭素）の増速酸化抑制機能によりシリコン酸化膜２１の当該厚膜部分の増速酸化が抑制され、バーズビークは無視し得る程度に抑えられる。
【００８７】
しかも本実施形態では、窒素（炭素）を半導体基板１の表面に対して斜め方向からイオン注入するため、半導体基板１のソース／ドレイン間（チャネル）の端部位にも窒素（炭素）が導入される。これにより、チャネル端に、より奥まで窒素が注入され、バーズビークの発生が抑止される。また、窒素イオン注入時には、ビットライン５上ではレジストパターン４が影になり窒素がイオン注入されず、この部分では増速酸化が抑えられることなくシリコン酸化膜２１が厚くなり、十分な耐圧確保に寄与する。従って、記憶情報の書き込み時に電子が注入される領域の界面準位を終端し、電荷保持特性が向上することになる。
【００８８】
即ち本実施形態では、フラッシュメモリが完成するまでの諸工程を通して、ＯＮＯ膜６は、ビットライン５上でビットライン５−ワードライン７間の電気的絶縁を十分に確保し、且つ電荷保持特性を劣化させるバーズビークを生成しない程度の最適範囲の膜厚に保たれる。しかも、窒素（炭素）の増速酸化抑制機能により当該膜厚を更に薄く制御することができ、更には窒素（炭素）を斜め方向からイオン注入することで電荷保持特性の更なる向上を担保する。これにより、トランジスタ特性を向上させて極めて信頼性の高いフラッシュメモリが実現することになる。
【００８９】
なお、本発明は第１〜第３の実施形態に限定されるものではない。本発明は例えば、記憶情報を“０”，“１”とする単値メモリのみならず、“００”，“０１”，“１０”，“１１”とする２値メモリや、更なる多値のメモリに適用することも可能である。
【００９０】
本発明の諸態様を付記として以下に示す。
【００９１】
（付記１）半導体基板の活性領域の表層に不純物を導入し、窒素雰囲気中または不活性ガス中で前記半導体基板を熱処理してソース領域及びドレイン領域を形成する第１の工程と、前記第１の工程の後、前記活性領域を覆うように、前記ソース領域と前記ドレイン領域との間の膜厚に比べて前記ソース領域上及び前記ドレイン領域上の膜厚が大きいシリコン酸化膜からなる第２の絶縁膜と、前記第２の絶縁膜上の電荷捕獲機能を有する第１の絶縁膜と、前記第１の絶縁膜上の第３の絶縁膜との少なくとも３層からなる積層膜を形成する第２の工程と、前記積層膜上に電極材料を堆積し、前記電極材料及び前記積層膜をパターニングすることにより、前記半導体基板上で前記積層膜を介した所定形状のゲート電極を形成する第３の工程とを含み、前記第２の工程において、前記ソース領域と前記ドレイン領域との間の前記第２の絶縁膜と、前記ソース領域上及び前記ドレイン領域上の前記第２の絶縁膜とは同時に形成されることを特徴とする半導体装置の製造方法。
【００９２】
（付記２）前記第３の工程において、前記ゲート電極を前記半導体基板上で前記積層膜を介して前記ソース領域上及び前記ドレイン領域上を交差するように形成することを特徴とする付記１に記載の半導体装置の製造方法。
【００９３】
（付記３）前記第１の工程において、前記不純物導入を行った後、続いて前記活性領域に増速酸化抑制機能を有する物質を導入し、窒素雰囲気中または不活性ガス中で前記半導体基板を熱処理して前記ソース領域及び前記ドレイン領域を形成することを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００９４】
（付記４）前記増速酸化抑制機能を有する物質は窒素、炭素、窒素又は炭素を含む化合物から選ばれた一種であることを特徴とする付記３に記載の半導体装置の製造方法。
【００９５】
（付記５）前記増速酸化抑制機能を有する物質は窒素イオン又は炭素イオンであり、当該物質を前記活性領域にイオン注入することを特徴とする付記４に記載の半導体装置の製造方法。
【００９６】
（付記６）前記増速酸化抑制機能を有する物質はＮＯ2，ＮＯ，ＮＨ3，ＣxＨy（ｘ，ｙは適当な数）から選ばれた１種であり、当該物質の雰囲気中で熱処理して当該物質を前記活性領域に導入することを特徴とする付記４に記載の半導体装置の製造方法。
【００９７】
（付記７）前記活性領域に前記増速酸化抑制機能を有する物質を導入するに際して、前記活性領域表面に対して斜め方向から前記物質をイオン注入することを特徴とする付記５に記載の半導体装置の製造方法。
【００９８】
（付記８）電荷捕獲機能を有する前記第１の絶縁膜はシリコン窒化膜であることを特徴とする付記１〜７のいずれか１項に記載の半導体装置の製造方法。
【００９９】
（付記９）半導体基板の表層にソース領域及びドレイン領域を備え、前記半導体基板上の前記ソース領域と前記ドレイン領域との間に、電荷捕獲機能を有する第１の絶縁膜の上下を第２及び第３の絶縁膜で挟む少なくとも３層からなる積層膜を介してゲート電極が形成されてなる半導体装置であって、
前記ゲート電極は、前記半導体基板上で前記積層膜を介して前記ソース領域上及び前記ドレイン領域上を交差するように形成されており、
前記ソース領域及び前記ドレイン領域は、前記不純物と共に、増速酸化抑制機能を有する物質を含むことを特徴とする半導体装置。
【０１００】
（付記１０）前記増速酸化抑制機能を有する物質は窒素、炭素、窒素又は炭素を含む化合物から選ばれた一種であることを特徴とする付記９に記載の半導体装置。
【０１０１】
（付記１１）前記積層膜の前記第１の絶縁膜を容量絶縁膜として、前記半導体基板と前記ゲート電極とが容量結合してなる半導体メモリとして機能することを特徴とする付記９又は１０に記載の半導体装置。
【０１０２】
（付記１２）前記積層膜の最下層である前記第２の絶縁膜は、前記ソース領域上及び前記ドレイン領域上において他の部位よりも厚く形成されていることを特徴とする付記９〜１１のいずれか１項に記載の半導体装置。
【０１０３】
（付記１３）前記ソース領域上及び前記ドレイン領域上における前記第２の絶縁膜の厚みが３０ｎｍ〜５０ｎｍの範囲内の値であることを特徴とする付記１２に記載の半導体装置。
【０１０４】
（付記１４）半導体基板の表層にソース領域及びドレイン領域を備え、前記半導体基板上の前記ソース領域と前記ドレイン領域との間に、前記ソース領域と前記ドレイン領域との間の膜厚に比べて前記ソース領域上及び前記ドレイン領域上の膜厚が大きいシリコン酸化膜からなる第２の絶縁膜と、前記第２の絶縁膜上の電荷捕獲機能を有する第１の絶縁膜と、前記第１の絶縁膜上の第３の絶縁膜との少なくとも３層からなる積層膜を介してゲート電極が形成されてなる半導体装置の製造方法であって、半導体基板の活性領域の表層に不純物を導入し、窒素雰囲気中または不活性ガス中で前記半導体基板を熱処理して前記ソース領域及び前記ドレイン領域を形成した後に、前記ソース領域と前記ドレイン領域との間の前記第２の絶縁膜と前記ソース領域上及び前記ドレイン領域上の前記第２の絶縁膜とを同時に形成するように前記積層膜を形成することを特徴とする半導体装置の製造方法。
【０１０５】
（付記１５）前記ゲート電極を前記半導体基板上で前記積層膜を介して前記ソース領域上及び前記ドレイン領域上を交差するように形成することを特徴とする付記１４に記載の半導体装置の製造方法。
【０１０６】
（付記１６）前記不純物導入を行った後、続いて前記活性領域に増速酸化抑制機能を有する物質を導入し、窒素雰囲気中または不活性ガス中で前記半導体基板を熱処理して前記ソース領域及び前記ドレイン領域を形成することを特徴とする付記１４又は１５に記載の半導体装置の製造方法。
【０１０７】
（付記１７）前記増速酸化抑制機能を有する物質は窒素、炭素、窒素又は炭素を含む化合物から選ばれた一種であることを特徴とする付記１６に記載の半導体装置の製造方法。
【０１０８】
（付記１８）前記増速酸化抑制機能を有する物質は窒素イオン又は炭素イオンであり、当該物質を前記活性領域にイオン注入することを特徴とする付記１７に記載の半導体装置の製造方法。
【０１０９】
（付記１９）前記増速酸化抑制機能を有する物質はＮＯ2，ＮＯ，ＮＨ3，ＣxＨy（ｘ，ｙは適当な数）から選ばれた１種であり、当該物質の雰囲気中で熱処理して当該物質を前記活性領域に導入することを特徴とする付記１７に記載の半導体装置の製造方法。
【０１１０】
（付記２０）前記活性領域に前記増速酸化抑制機能を有する物質を導入するに際して、前記活性領域表面に対して斜め方向から前記物質をイオン注入することを特徴とする付記１８に記載の半導体装置の製造方法。
【０１１１】
（付記２１）電荷捕獲機能を有する前記第１の絶縁膜はシリコン窒化膜であることを特徴とする付記１４〜２０のいずれか１項に記載の半導体装置の製造方法。
【０１１２】
【発明の効果】
本発明によれば、ビットラインとワードラインとの間の電気的絶縁を十分確保するとともに、バーズビークの発生等の不都合を抑止して優れた電荷保持特性を実現する半導体装置の製造方法、特に埋め込みビットライン構造の半導体メモリを提供することができる。
【図面の簡単な説明】
【図１】第１の実施形態による埋め込みビットライン型のフラッシュメモリの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態による埋め込みビットライン型のフラッシュメモリの製造方法を工程順に示す概略断面図である。
【図３】各ビットラインと各ワードラインとが直交するように形成された様子を示す概略平面図である。
【図４】第１の実施形態によるフラッシュメモリを用いて記憶情報を書き込む様子を示す概略断面図である。
【図５】第１の実施形態によるフラッシュメモリを用いて記憶情報を消去する様子を示す概略断面図である。
【図６】第１の実施形態によるフラッシュメモリを用いて記憶情報を読み出す様子を示す概略断面図である。
【図７】第１の実施形態及びその比較例によるフラッシュメモリにおけるソース／ドレイン−ゲート電極間の電圧とリーク電流との関係を示す特性図である。
【図８】第１の実施形態及びその比較例によるフラッシュメモリにおける記憶情報の消去／書き込みの回数と電荷保持特性との関係を示す特性図である。
【図９】第１の実施形態及びその比較例によるフラッシュメモリにおいて、記憶情報の消去／書き込みの回数と閾値電圧（Ｖth）との関係を示す特性図である。
【図１０】第２の実施形態による埋め込みビットライン型のフラッシュメモリの製造方法を工程順に示す概略断面図である。
【図１１】図１０に引き続き、第２の実施形態による埋め込みビットライン型のフラッシュメモリの製造方法を工程順に示す概略断面図である。
【図１２】第３の実施形態による埋め込みビットライン型のフラッシュメモリの製造方法を工程順に示す概略断面図である。
【図１３】図１２に引き続き、第３の実施形態による埋め込みビットライン型のフラッシュメモリの製造方法を工程順に示す概略断面図である。
【図１４】従来例１による埋め込みビットライン型のフラッシュメモリの製造方法を工程順に示す概略断面図である。
【図１５】従来例２による埋め込みビットライン型のフラッシュメモリの製造方法を工程順に示す概略断面図である。
【図１６】従来例３による埋め込みビットライン型のフラッシュメモリの製造方法を工程順に示す概略断面図である。
【符号の説明】
１  シリコン半導体基板
２  活性領域
３  犠牲酸化膜
４  レジストパターン
５  ビットライン
６  ＯＮＯ膜
７  ワードライン
８  ＨＴＯ膜
９  ＢＰＳＧ膜
１１  上層配線
２１  下層のシリコン酸化膜
２２  シリコン窒化膜
２３  上層のシリコン酸化膜
【図１】
0004152598.tif 000002
【図２】
0004152598.tif 000003
【図３】
0004152598.tif 000004
【図４】
0004152598.tif 000005
【図５】
0004152598.tif 000006
【図６】
0004152598.tif 000007
【図７】
0004152598.tif 000008
【図８】
0004152598.tif 000009
【図９】
0004152598.tif 000010
【図１０】
0004152598.tif 000011
【図１１】
0004152598.tif 000012
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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