(57)【特許請求の範囲】
【請求項１】
少なくとも、複数のデータサンプルと該データサンプルの数より少ない数のタイムスタンプとからなるデータパケットを供給する供給手段と、
該供給されたデータパケット中のタイムスタンプから当該複数のデータサンプルのそれぞれのタイムサンプルを生成するタイムサンプル生成手段と、
該生成された各データサンプル毎のタイムサンプルに基づいてデータクロックを生成するＰＬＬ回路と
を有することを特徴とするデータクロック生成装置。
【請求項２】
前記データクロックは、当該各データサンプルを読み出すためのワードクロックと、該各データサンプル内の各ビットデータを読み出すためのビットクロックであることを特徴とする請求項１に記載のデータクロック生成装置。
【請求項３】
少なくとも、複数のデータサンプルと該データサンプルの数より少ない数のタイムスタンプとからなるデータパケットを供給する供給モジュールと、
該供給されたデータパケット中のタイムスタンプから当該複数のデータサンプルのそれぞれのタイムサンプルを生成するタイムサンプル生成モジュールと、
ＰＬＬ回路により、該生成された各データサンプル毎のタイムサンプルに基づいてデータクロックを生成するデータクロック生成モジュールと
を含む、コンピュータが実現できるプログラムを格納した記憶媒体。
【請求項４】
前記データクロックは、各データサンプルを読み出すためのワードクロックと、該各データサンプル内の各ビットデータを読み出すためのビットクロックであることを特徴とする請求項３に記載の記憶媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、少なくとも、複数のデータサンプルと該データサンプルの数より少ない数のタイムスタンプとからなるデータパケットから当該データサンプルのデータクロックを生成する生成装置および記憶媒体に関する。
【０００２】
【従来の技術】
複数のデータサンプルをパケットにして送信するときには、パケットのデータ量を抑制するために、複数のデータサンプルに対してそのサンプル数より少ない数のタイムスタンプを付与して送信するようにしている。たとえば、ＩＥＥＥ（アイトリプルイー）１３９４のオーディオデータパケットでは、８サンプル（または１６サンプル）のオーディオデータに対して１つのタイムスタンプ（ＳＹＴ）が付与され、図７に示すように、送信ノードから受信ノードに送信されている。
【０００３】
図８は、上記受信ノードにおける従来のＩＥＥＥ１３９４インターフェースの構成の一部を示すブロック図である。
【０００４】
同図において、送信ノードから送信されたオーディオデータパケットは、タイムスタンプ部とデータサンプル部とに分離されて、それぞれＳＹＴ受信ＦＩＦＯ（First-In First-Out）メモリ５１およびオーディオデータ受信ＦＩＦＯメモリ５２に格納される。
【０００５】
ＳＹＴ受信ＦＩＦＯメモリ５１に格納された時系列のタイムスタンプは、所定のタイミングで古いものから順に出力され、タイムスタンプ・レジスタ５３に格納された後に、比較器５５の一方の入力端子に入力される。各タイムスタンプは、それぞれ８サンプルに１つのみ付与されているため、各タイムスタンプの発生周波数は、各データサンプルを読み出す（または生成する）ためのサンプリングクロック（以下、「ワードクロック」という）の周波数Ｆｓの１／８に相当する。
【０００６】
比較器５５の他方の入力端子には、システム・サイクル・タイマ（System Cycle Timer）５４からの出力が入力されている。システム・サイクル・タイマ５４は、正確なワードクロック周波数Ｆｓを生成するためのタイマであり、比較器５５は、入力されたタイムスタンプとシステム・サイクル・タイマ５４からの値とを比較し、一致したときに１パルスを位相比較器５６の一方の入力端子に出力する。
【０００７】
位相比較器５６、低域通過フィルタ（ＬＰＦ）＋電圧制御発信器（ＶＣＯ：Voltage Controlled Oscillator）５７、１／ｎ分周器５８および１／８分周器５９は、ＰＬＬ（Phase-Locked Loop）回路を構成し、ＬＰＦ＋ＶＣＯ５７によって生成したワードクロック周波数Ｆｓのｎ倍（ただし、値ｎは、各データサンプルを構成するビットデータのビット数を示し、たとえば６４から２５６の範囲内の値である）の周波数Ｆｓ＊ｎのサンプリングクロック（このサンプリングクロックは各データサンプルの各ビットを読み出すためのクロックであるため、以下、「ビットクロック」という）を、１／ｎ分周器５８でワードクロック周波数Ｆｓに戻し、さらに１／８分周器５９でワードクロック周波数Ｆｓの１／８倍の周波数、すなわちタイムスタンプ発生周波数Ｆｓ／８にし、この周波数Ｆｓ／８のクロックと比較器５５から出力された周波数Ｆｓ／８の信号（クロック）とを位相比較器５６によって位相比較して、この比較結果に応じた電圧、すなわちＶＣＯを制御するための電圧に変換し、ＬＰＦで平滑した後に、ＶＣＯに出力する。
【０００８】
このようにして、精度のよい２種類のクロック、すなわち周波数Ｆｓのワードクロックおよび周波数Ｆｓ＊ｎのビットクロックが生成され、図示しない後段の回路に出力される。
【０００９】
【発明が解決しようとする課題】
しかし、上記従来のデータクロック生成装置では、ＰＬＬ回路は、ワードクロック周波数Ｆｓの１／８倍（パケット内に１６個のデータサンプルが含まれる場合には、１／１６倍）の周波数を基準にして、ワードクロックやビットクロックを生成しているので、各データサンプルのビット数ｎが、たとえば６４〜２５６のいずれかの値であるときには、ＰＬＬ回路は、入力信号（前記比較器５５からのパルス信号）の周波数の５１２〜２０４８（または１０２４〜４０９６）倍の周波数のクロックを生成しなければならず、高精度のＰＬＬ回路を必要とし、したがって製造コストが増大していた。また、生成されたクロック中のジッタを十分に低減したり、ＰＬＬ回路のロックレンジを十分に確保したりすることもできなかった。
【００１０】
本発明は、この点に着目してなされたものであり、データクロック生成装置に含まれるＰＬＬ回路の負荷を低減させることにより、生成されるデータクロック中のジッタを十分に低減させるとともに、ＰＬＬ回路のロックレンジを十分に確保することが可能なデータクロック生成装置および記憶媒体を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明のデータクロック生成装置は、少なくとも、複数のデータサンプルと該データサンプルの数より少ない数のタイムスタンプとからなるデータパケットを供給する供給手段と、該供給されたデータパケット中のタイムスタンプから当該複数のデータサンプルのそれぞれのタイムサンプルを生成するタイムサンプル生成手段と、該生成された各データサンプル毎のタイムサンプルに基づいてデータクロックを生成するＰＬＬ回路とを有することを特徴とする。
【００１２】
また、好ましくは、前記データクロックは、当該各データサンプルを読み出すためのワードクロックと、該各データサンプル内の各ビットデータを読み出すためのビットクロックであることを特徴とする。
【００１３】
上記目的を達成するため、本発明の記憶媒体は、少なくとも、複数のデータサンプルと該データサンプルの数より少ない数のタイムスタンプとからなるデータパケットを供給する供給モジュールと、該供給されたデータパケット中のタイムスタンプから当該複数のデータサンプルのそれぞれのタイムサンプルを生成するタイムサンプル生成モジュールと、ＰＬＬ回路により、該生成された各データサンプル毎のタイムサンプルに基づいてデータクロックを生成するデータクロック生成モジュールとを含むことを特徴とする。
【００１４】
また、好ましくは、前記データクロックは、各データサンプルを読み出すためのワードクロックと、該各データサンプル内の各ビットデータを読み出すためのビットクロックであることを特徴とする。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１６】
図１は、本発明の一実施の形態に係るパラメータ値設定装置の概略構成を示すブロック図である。
【００１７】
同図に示すように、本実施の形態のパラメータ設定装置は、音高情報を入力するための鍵盤１と、各種情報を入力するための複数のスイッチを備えたパネルスイッチ２と、鍵盤１の各鍵の押鍵状態を検出する押鍵検出回路３と、パネルスイッチ２の各スイッチの押下状態を検出するスイッチ検出回路４と、装置全体の制御を司るＣＰＵ５と、該ＣＰＵ５が実行する制御プログラムやテーブルデータ等を記憶するＲＯＭ６と、演奏データ、各種入力情報および演算結果等を一時的に記憶するＲＡＭ７と、タイマ割込み処理における割込み時間や各種時間を計時するタイマ８と、各種情報等を表示する、たとえば大型液晶ディスプレイ（ＬＣＤ）若しくはＣＲＴ（Cathode Ray Tube）ディスプレイおよび発光ダイオード（ＬＥＤ）等を備えた表示装置９と、記憶媒体であるフロッピディスク（ＦＤ）２０をドライブするフロッピディスクドライブ（ＦＤＤ）１０と、前記制御プログラムを含む各種アプリケーションプログラムや各種データ等を記憶するハードディスク（図示せず）をドライブするハードディスクドライブ（ＨＤＤ）１１と、前記制御プログラムを含む各種アプリケーションプログラムや各種データ等を記憶するコンパクトディスク−リード・オンリ・メモリ（ＣＤ−ＲＯＭ）２１をドライブするＣＤ−ＲＯＭドライブ（ＣＤ−ＲＯＭＤ）１２と、外部からのＩＥＥＥ１３９４フォーマットの信号を入力したり、ＩＥＥＥ１３９４フォーマットの信号を外部に出力したりするＩＥＥＥ１３９４インターフェース（Ｉ／Ｆ）１３と、通信ネットワーク１０１を介して、たとえばサーバコンピュータ１０２とデータの送受信を行う通信インターフェース（Ｉ／Ｆ）１４と、鍵盤１から入力された演奏データや予め設定された演奏データ等を楽音信号に変換する音源回路１５と、該音源回路１５からの楽音信号に各種効果を付与するための効果回路１６と、該効果回路１６からの楽音信号を音響に変換する、たとえば、ＤＡＣ（Digital-to-Analog Converter）やアンプ、スピーカ等のサウンドシステム１７とにより構成されている。
【００１８】
上記構成要素３〜１６は、バス１８を介して相互に接続され、ＣＰＵ５にはタイマ８が接続され、ＩＥＥＥ１３９４Ｉ／Ｆ１３には他のＩＥＥＥ１３９４機器１００が接続され、通信Ｉ／Ｆ１４には通信ネットワーク１０１が接続され、音源回路１５には効果回路１６が接続され、効果回路１６にはサウンドシステム１７が接続されている。
【００１９】
ＨＤＤ１１のハードディスクには、前述のように、ＣＰＵ５が実行する制御プログラムも記憶でき、ＲＯＭ６に制御プログラムが記憶されていない場合には、このハードディスクに制御プログラムを記憶させておき、それをＲＡＭ７に読み込むことにより、ＲＯＭ６に制御プログラムを記憶している場合と同様の動作をＣＰＵ５にさせることができる。このようにすると、制御プログラムの追加やバージョンアップ等が容易に行える。
【００２０】
ＣＤ−ＲＯＭドライブ１２のＣＤ−ＲＯＭ２１から読み出された制御プログラムや各種データは、ＨＤＤ１１内のハードディスクにストアされる。これにより、制御プログラムの新規インストールやバージョンアップ等が容易に行える。なお、このＣＤ−ＲＯＭドライブ１２以外にも、外部記憶装置として、光磁気ディスク（ＭＯ）装置等、様々な形態のメディアを利用するための装置を設けるようにしてもよい。
【００２１】
通信Ｉ／Ｆ１４は、上述のように、たとえばＬＡＮ（Local Area Network）やインターネット、電話回線等の通信ネットワーク１０１に接続されており、該通信ネットワーク１０１を介して、サーバコンピュータ１０２に接続される。ＨＤＤ１１内のハードディスクに上記各プログラムや各種パラメータが記憶されていない場合には、通信Ｉ／Ｆ１４は、サーバコンピュータ１０２からプログラムやパラメータをダウンロードするために用いられる。クライアントとなるコンピュータ（本実施の形態では、パラメータ設定装置）は、通信Ｉ／Ｆ１４および通信ネットワーク１０１を介してサーバコンピュータ１０２へとプログラムやパラメータのダウンロードを要求するコマンドを送信する。サーバコンピュータ１０２は、このコマンドを受け、要求されたプログラムやパラメータを、通信ネットワーク１０１を介してコンピュータへと配信し、コンピュータが通信Ｉ／Ｆ１４を介して、これらプログラムやパラメータを受信してＨＤＤ１１内のハードディスクに蓄積することにより、ダウンロードが完了する。
【００２２】
この他、外部コンピュータ等との間で直接データのやりとりを行うためのインターフェースを備えてもよい。
【００２３】
なお、本実施の形態のパラメータ設定装置は、上述のように、標準的なハードウェア構成の汎用パーソナルコンピュータ（ＰＣ）上に実現するようにしたが、これに限らず、たとえばＦＤＤ１０やＣＤ−ＲＯＭＤ１２を省略したモバイルＰＣ上に実現するようにしてもよい。さらに、汎用ＰＣ上にではなく、専用機器として構成するようにしてもよい。
【００２４】
図２は、ＩＥＥＥ１３９４のアイソクロナス・パケット（Isochronous Packet）のフォーマットを示す図であり、（ａ）は、アイソクロナス・パケットのフォーマットを示し、（ｂ）は、アイソクロナス・パケット内のCIP Headerフィールドのデータフォーマットを示している。
【００２５】
ＩＥＥＥ１３９４の転送方式には、アイソクロナス転送方式と非同期（Asynchronouse）転送方式とがあり、アイソクロナス転送方式とは、所定周期（１２５μｓ）毎に１パケットのデータを送受信する転送方式をいい、非同期転送方式とは、任意の時間に１パケットのデータを送受信する転送方式（ただし、アイソクロナス転送を行っている時間帯にはデータの送受信は行えない）をいう。そして、本実施の形態では、アイソクロナス転送方式を採用して、１パケットのデータを送受信している。
【００２６】
図２（ａ）において、アイソクロナス・パケットは、data_lengthフィールド、tagフィールド、channelフィールド、tcodeフィールド、syフィールド、header_CRCフィールド、CIP Headerフィールド、dataフィールドおよびdata_CRCフィールドによって構成されている。
【００２７】
data_lengthフィールドには、このパケットのデータブロックのデータ長を示すデータが格納され、tagフィールドには、このパケットの種類を示すデータ（たとえば、このパケットがＣＩＰ（Common Isochronous Packet）のときには、“０１”）が格納され、channelフィールドには、このパケットのチャンネル番号が格納され、tcodeフィールドには、トランザクションコード（Transaction Code）が格納され、syフィールドには、同期化コードが格納され、header_CRCフィールドには、ヘッダデータのＣＲＣ（Cyclic Redundancy Check）が格納され、CIP Headerフィールドには、（ｂ）に示すフォーマットのデータが格納され、dataフィールドには、８個（または１６個）のデータ（本実施の形態では、オーディオデータ）が格納され、data_CRCフィールドには、データのＣＲＣが格納される。
【００２８】
（ｂ）に示すように、CIP Headerは、複数のフィールドによって構成されるが、本実施の形態では、そのうち、タイムスタンプが格納されるＳＹＴ（System Time）フィールドのみを使用するため、その他のフィールドの説明は省略する。
【００２９】
ＳＹＴフィールドは、このパケットに含まれるデータ、すなわちdataフィールド内の最初のデータのタイムスタンプを記憶する。タイムスタンプは、本実施の形態では、（サイクルカウント値）．（サイクルオフセット値）で表現され、一連のパケットｎ（ｎ＝０，１，…）の各ＳＹＴｎフィールドには、たとえば次のようなタイムスタンプ値が格納される。すなわち、
ＳＹＴ０：  ０．０００
ＳＹＴ１：  １．３ＦＦ
ＳＹＴ２：  ２．８００
ＳＹＴ３：  ４．０００
以下続く（ただし、タイムスタンプ値は１６進数で表現されている）。
【００３０】
図３は、前記ＩＥＥＥ１３９４Ｉ／Ｆ１３の構成の一部を示すブロック図であり、前記図８に対応するものである。図３中、図８と同様の構成要素には、同一符号を付し、その説明を省略する。
【００３１】
図３のＩＥＥＥ１３９４Ｉ／Ｆ１３は、図８に対して、拡張ＳＹＴ受信ＦＩＦＯメモリ３１を追加した点と、図８のＩＥＥＥ１３９４Ｉ／Ｆから１／８分周器５９を削除した点のみが異なっている。すなわち、ＳＹＴ受信ＦＩＦＯメモリ５１とタイムスタンプ・レジスタ５３との間に、拡張ＳＹＴ受信ＦＩＦＯメモリ３１を挿入している。
【００３２】
拡張ＳＹＴ受信ＦＩＦＯメモリ３１は、ＳＹＴ受信ＦＩＦＯメモリ５１に格納された前回のＳＹＴ（タイムスタンプ）および今回のＳＹＴ（タイムスタンプ）に基づいて生成された、前回のパケットに含まれる８個のオーディオデータそれぞれに対するＳＹＴ（タイムスタンプ）を格納するためのＦＩＦＯメモリである。
【００３３】
このような拡張ＳＹＴ受信ＦＩＦＯメモリ３１を設けることにより、ＰＬＬ回路は、ワードクロック周波数Ｆｓを基準にして、ワードクロックおよびビットクロックを生成することができる。
【００３４】
以上のように構成されたデータクロック生成装置が実行する制御処理を、以下、まず、図４に基づいてハードウェア的に説明し、次に、図５に基づいてソフトウェア的に説明する。
【００３５】
図４は、本実施の形態のデータクロック生成装置が実行する制御処理をハードウェア的に表現した図である。
【００３６】
同図において、ＳＹＴ受信ＦＩＦＯメモリ５１に格納された前回のＳＹＴの値と今回のＳＹＴの値との差分を算出し（ブロック４１）、その差分を３ビット（パケット内に１６個のオーディオデータが含まれるときには、４ビット）右にシフトすることにより１／８倍にし（ブロック４２）、前回のＳＹＴの値をそのまま拡張ＳＹＴ受信ＦＩＦＯメモリ３１の対応する領域ＳＹＴ（１）に格納し、前回のＳＹＴの値と上記生成された差分／８とを加算器４３1で加算することにより得られた加算結果を拡張ＳＹＴ受信ＦＩＦＯメモリ３１の対応する領域ＳＹＴ（２）に格納し、この加算結果（領域ＳＹＴ（２）に格納した値）と差分／８とを加算器４３2で加算することにより得られた加算結果を拡張ＳＹＴ受信ＦＩＦＯメモリ３１の対応する領域ＳＹＴ（３）に格納し、以下同様にして、算出した加算結果を拡張ＳＹＴ受信ＦＩＦＯメモリ３１の対応する領域ＳＹＴ（４）〜ＳＹＴ（８）に格納する。
【００３７】
以上のようにして、前回のパケットに含まれる８個のオーディオデータのそれぞれに対するＳＹＴの値が生成され、拡張ＳＹＴ受信ＦＩＦＯメモリ３１に格納される。
【００３８】
なお、前記図３で説明したように、ＳＹＴ受信ＦＩＦＯメモリ５１には拡張ＳＹＴ受信ＦＩＦＯメモリ３１が直接接続されているので、本実施の形態では、上記ブロック４１，４２および加算器４３1，４３2の処理は、次に説明するように、ＣＰＵ５によって行われる。すなわち、図４に示すように、ハードウェアによって構成されるのではなく、ソフトウェアによって処理がなされ、その処理結果が拡張ＳＹＴ受信ＦＩＦＯメモリ３１に記憶される。もちろん、これに限らず、図４のようにハードウェアで構成するようにしてもよい。
【００３９】
図５は、本実施の形態のデータクロック生成装置、特にＣＰＵ５が実行する制御処理、すなわちパケットデータの受信処理の手順を示すフローチャートである。
【００４０】
同図において、まず、パケットを受信する（ステップＳ１）。
【００４１】
次に、このパケット内のオーディオデータを前記オーディオデータ受信ＦＩＦＯメモリ５２に格納する（ステップＳ２）とともに、このパケット内のＳＹＴをＳＹＴ受信ＦＩＦＯメモリ５１に格納する（ステップＳ３）。
【００４２】
そして、今回のＳＹＴの値と前回のＳＹＴの値との差分ΔＳＹＴ（＝今回のＳＹＴ−前回のＳＹＴ）を算出し（ステップＳ４）、この差分ΔＳＹＴを前述のように３ビット（パケット内に１６個のオーディオデータが含まれるときには、４ビット）右にシフトすることによって１／８（パケット内に１６個のオーディオデータが含まれるときには、１／１６）倍にする、すなわちδｓｙｔ＝ΔＳＹＴ／８を算出する（ステップＳ５）。
【００４３】
さらに、次式の演算を行い（ステップＳ６）、その結果ＳＹＴ（ｎ）（ｎ＝１，…，８）（ただし、ＳＹＴ（１）＝前回のＳＹＴ）を拡張ＳＹＴ受信ＦＩＦＯメモリ３１の対応する領域に格納した（ステップＳ７）後に、本受信処理を終了する。
【００４４】
ＳＹＴ（ｎ）＝ＳＹＴ（ｎ−１）＋δｓｙｔ  （ｎ＝２，…，８）
なお、上記ステップＳ６およびＳ７では、最初にＳＹＴ（ｎ）（ｎ＝１，…，８）をすべて算出してから、この算出値をまとめて拡張ＳＹＴ受信ＦＩＦＯメモリ３１の対応する位置に記憶するようにしたが、これに限らず、ＳＹＴ（ｎ）（ｎ＝１，…，８）を１つ算出する度に、拡張ＳＹＴ受信ＦＩＦＯメモリ３１の対応する位置に記憶するようにしてもよい。
【００４５】
以上のようにして、前回のパケットに含まれる８個のオーディオデータのそれぞれに対するＳＹＴの値が生成され、拡張ＳＹＴ受信ＦＩＦＯメモリ３１に格納される。
【００４６】
このように、本実施の形態では、拡張ＳＹＴ受信ＦＩＦＯメモリ３１に格納された、前回のパケットに含まれる８個のオーディオデータのそれぞれに対するＳＹＴが、タイムスタンプ・レジスタ５３を介して比較器５５に入力され、比較器５５およびその後段のＰＬＬ回路では、周波数Ｆｓを基準にして、ワードクロックおよびビットクロックが生成されるので、前記従来のデータクロック生成装置に含まれるＰＬＬ回路に比較して、生成すべきクロックの周波数は１／８（または１／１６）倍でよいため、ＰＬＬ回路に対する負荷を低減させることができる。このため、生成されるデータクロック中のジッタを低減するとともに、ＰＬＬ回路のロックレンジを確保することが可能となる。
【００４７】
図６は、本実施の形態のデータクロック生成装置が実行するパケットデータの送信処理の手順を示すフローチャートである。
【００４８】
同図において、まず、上記周波数Ｆｓで各オーディオデータを生成する（ステップＳ１１）。
【００４９】
次に、生成データが８個揃ったところで、そのうちの１つにタイムスタンプを付与し、この８個のデータおよびタイムスタンプをパケット化して（ステップＳ１２）、外部に送信した（ステップＳ１３）後に、本送信処理を終了する。
【００５０】
なお、本実施の形態では、ＩＥＥＥ１３９４のアイソクロナス・パケット、特にオーディオパケットに基づいてデータクロックを生成するデータクロック生成装置を例に挙げて説明したが、これに限る必要はなく、パケット内のデータサンプルの数よりそのタイムスタンプの数の方が少ないパケット（パケットデータでなくてもよい）であって、このタイムスタンプに基づいてＰＬＬ回路によりデータクロックを生成するデータクロック生成装置であれば、本発明を適用することができる。
【００５１】
なお、上述した実施の形態の機能を実現するソフトウェアのプログラムを記録した記憶媒体を、システムまたは装置に供給し、そのシステムまたは装置のコンピュータ（またはＣＰＵ５やＭＰＵ）が記憶媒体に格納されたプログラムを読出し実行することによっても、本発明の目的が達成されることは云うまでもない。
【００５２】
この場合、記憶媒体から読出されたプログラム自体が本発明の新規な機能を実現することになり、そのプログラムを記憶した記憶媒体は本発明を構成することになる。
【００５３】
プログラムを供給するための記憶媒体としては、たとえば、前記ＨＤＤ１１のハードディスク、ＣＤ−ＲＯＭ２１，ＭＯ，ＭＤ，フロッピーディスク２０、ＣＤ−Ｒ（CD- Recordable）、磁気テープ、不揮発性のメモリカード、ＲＯＭなどを用いることができる。また、他のＩＥＥＥ１３９４機器１００や通信ネットワーク１０１を介してサーバコンピュータ１０２からプログラムが供給されるようにしてもよい。
【００５４】
また、コンピュータが読出したプログラムを実行することにより、上述した各実施の形態の機能が実現されるだけでなく、そのプログラムの指示に基づき、コンピュータ上で稼働しているＯＳなどが実際の処理の一部または全部を行い、その処理によって上述した実施の形態の機能が実現される場合も含まれることは云うまでもない。
【００５５】
さらに、記憶媒体から読出されたプログラムが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書込まれた後、そのプログラムの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵ５などが実際の処理の一部または全部を行い、その処理によって上述した各実施の形態の機能が実現される場合も含まれることは云うまでもない。
【００５６】
【発明の効果】
以上説明したように、本発明によれば、少なくとも、複数のデータサンプルと該データサンプルの数より少ない数のタイムスタンプとからなるデータパケットが供給され、該供給されたデータパケット中のタイムスタンプから当該複数のデータサンプルのそれぞれのタイムサンプルが生成され、ＰＬＬ回路により、該生成された各データサンプル毎のタイムサンプルに基づいてデータクロックが生成されるので、ＰＬＬ回路に対する負荷を低減させることができ、このため、生成されるデータクロック中のジッタを十分に低減させるとともに、ＰＬＬ回路のロックレンジを十分に確保することが可能となる効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るパラメータ値設定装置の概略構成を示すブロック図である。
【図２】ＩＥＥＥ１３９４のアイソクロナス・パケットのフォーマットを示す図である。
【図３】図１のＩＥＥＥ１３９４Ｉ／Ｆの一部の構成を示すブロック図である。
【図４】図１のデータクロック生成装置が実行する制御処理をハードウェア的に表現した図である。
【図５】図１のデータクロック生成装置、特にＣＰＵが実行するパケットデータの受信処理の手順を示すフローチャートである。
【図６】図１のデータクロック生成装置が実行するパケットデータの送信処理の手順を示すフローチャートである。
【図７】ＩＥＥＥ１３９４のオーディオデータパケットが送信ノードから受信ノードに送信される様子を示す図である。
【図８】図７の受信ノードにおける従来のＩＥＥＥ１３９４インターフェースの構成を示すブロック図である。
【符号の説明】
５  ＣＰＵ（タイムサンプル生成手段）
５１  ＳＹＴ受信ＦＩＦＯメモリ（供給手段）
３１  拡張ＳＹＴ受信ＦＩＦＯメモリ（タイムサンプル生成手段）
５６  位相比較器（ＰＬＬ回路）
５７  ＬＰＦ＋ＶＣＯ（ＰＬＬ回路）
５８  １／ｎ分周器（ＰＬＬ回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
0004062807.tif 000006
【図６】
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【図７】
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【図８】
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