(57)【特許請求の範囲】
【請求項１】
並行して入力される複数チャネルのディジタル信号から、異なる２つのチャネルのディジタル信号を、そのチャネルの組み合わせを所定順に変更しながら選択する信号選択回路（２２）と、
前記信号選択回路によって選択された一方のチャネルのディジタル信号を直交検波してその実数成分と虚数成分とを出力する第１の直交検波回路（２３ａ）と、
前記信号選択回路によって選択された他方のチャネルのディジタル信号を直交検波してその実数成分と虚数成分とを出力する第２の直交検波回路（２３ｂ）と、
前記第１の直交検波回路から出力された実数成分同士の積和演算をチャネル毎に行なう第１の積和演算器（３１ａ）と、
前記第１の直交検波回路から出力された虚数成分同士の積和演算をチャネル毎に行なう第２の積和演算器（３１ｂ）と、
前記第１の直交検波回路から出力された実数成分と前記第２の直交検波回路から出力された実数成分についての積和演算を、そのチャネルの組毎に行なう第３の積和演算器（３１ｃ）と、
前記第１の直交検波回路から出力された虚数成分と前記第２の直交検波回路から出力された虚数成分についての積和演算を、そのチャネルの組毎に行なう第４の積和演算器（３１ｄ）と、
前記第１の直交検波回路から出力された虚数成分と前記第２の直交検波回路から出力された実数成分についての積和演算を、そのチャネルの組毎に行なう第５の積和演算器（３１ｅ）と、
前記第１の直交検波回路から出力された実数成分と前記第２の直交検波回路から出力された虚数成分についての積和演算を、そのチャネルの組毎に行なう第６の積和演算器（３１ｆ）とを備えた相関演算装置。
【請求項２】
並行して入力される複数チャネルのディジタル信号から、異なる２つのチャネルのディジタル信号を、そのチャネルの組み合わせを所定順に変更しながら選択する第１の信号選択回路（２２ａ）と、
前記第１の信号選択回路によって選択された一方のチャネルのディジタル信号を直交検波してその実数成分と虚数成分とを出力する第１の直交検波回路（２３ａ）と、
前記第１の信号選択回路によって選択された他方のチャネルのディジタル信号を直交検波してその実数成分と虚数成分とを出力する第２の直交検波回路（２３ｂ）と、
前記並行して入力される複数チャネルのディジタル信号から、前記第１の信号選択回路と同期して且つ第１の信号選択回路が選択する２つのチャネルのディジタル信号と同一のディジタル信号を選択する第２の信号選択回路（２２ｂ）と、
前記第２の信号選択回路によって選択された一方のチャネルのディジタル信号を直交検波して前記第１の直交検波回路と同一の実数成分と虚数成分とを出力する第３の直交検波回路（２３ｃ）と、
前記第２の信号選択回路によって選択された他方のチャネルのディジタル信号を直交検波して前記第２の直交検波回路と同一の実数成分と虚数成分とを出力する第４の直交検波回路（２３ｄ）と、
前記第１、第２の信号選択回路が共通に選択した一方のチャネルのディジタル信号の実数成分同士の積和演算を、チャネル毎に行なう第１の積和演算器（３１ａ）と、
前記第１、第２の信号選択回路が共通に選択した一方のチャネルのディジタル信号の虚数成分同士の積和演算を、チャネル毎に行なう第２の積和演算器（３１ｂ）と、
前記第１、第２の信号選択回路が共通に選択した一方のチャネルのディジタル信号の実数成分と前記第１、第２の信号選択回路が共通に選択した他方のチャネルのディジタル信号の実数成分との積和演算を、そのチャネルの組毎に行なう第３の積和演算器（３１ｃ）と、
前記第１、第２の信号選択回路が共通に選択した一方のチャネルのディジタル信号の虚数成分と前記第１、第２の信号選択回路が共通に選択した他方のチャネルのディジタル信号の虚数成分との積和演算を、そのチャネルの組毎に行なう第４の積和演算器（３１ｄ）と、
前記第１、第２の信号選択回路が共通に選択した一方のチャネルのディジタル信号の虚数成分と前記第１、第２の信号選択回路が共通に選択した他方のチャネルのディジタル信号の実数成分との積和演算を、そのチャネルの組毎に行なう第５の積和演算器（３１ｅ）と、
前記第１、第２の信号選択回路が共通に選択した一方のチャネルのディジタル信号の実数成分と前記第１、第２の信号選択回路が共通に選択した他方のチャネルのディジタル信号の虚数成分との積和演算を、そのチャネルの組毎に行なう第６の積和演算器（３１ｆ）とを備え、
前記第１〜第６の積和演算器のうちのいずれか３つが前記第１の直交検波回路および第２の直交検波回路から出力された実数成分と虚数成分を用いて積和演算を行ない、他の３つが前記第３の直交検波回路および第４の直交検波回路から出力された実数成分と虚数成分を用いて積和演算を行なうことを特徴とする相関演算装置。
【請求項３】
並行して入力される複数チャネルのディジタル信号から、異なる２つのチャネルのディジタル信号を、そのチャネルの組み合わせを所定順に変更しながら選択する第１の信号選択回路（２２）と、
前記第１の信号選択回路によって選択された一方のチャネルのディジタル信号を直交検波してその実数成分と虚数成分とを出力する第１の直交検波回路（２３ａ）と、
前記第１の信号選択回路によって選択された他方のチャネルのディジタル信号を直交検波してその実数成分と虚数成分とを出力する第２の直交検波回路（２３ｂ）と、
前記第１の直交検波回路から出力された実数成分と虚数成分および前記第２の直交検波回路から出力された実数成分と虚数成分を受けて、選択的に出力する第２の信号選択回路（５１）と、
前記第２の信号選択回路の出力に対する積和演算を行なう５つ以下の積和演算器（５２ａ〜５２ｃ）とを備え、
前記第２の信号選択回路は、前記５つ以下の積和演算器によって次の（ａ）〜（ｆ）の６種類の積和演算の結果が得られるように、前記積和演算器に出力する信号を切り換えることを特徴とする相関演算装置。
（ａ）前記第１の直交検波回路から出力された実数成分同士のチャネル毎の積和演算
（ｂ）前記第１の直交検波回路から出力された虚数成分同士のチャネル毎の積和演算
（ｃ）前記第１の直交検波回路から出力された実数成分と前記第２の直交検波回路から出力された実数成分についてのチャネルの組毎の積和演算
（ｄ）前記第１の直交検波回路から出力された虚数成分と前記第２の直交検波回路から出力された虚数成分についてのチャネルの組毎の積和演算
（ｅ）前記第１の直交検波回路から出力された虚数成分と前記第２の直交検波回路から出力された実数成分についてのチャネルの組毎の積和演算
（ｆ）前記第１の直交検波回路から出力された実数成分と前記第２の直交検波回路から出力された虚数成分についてのチャネルの組毎の積和演算
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数チャネルのディジタル信号の相関演算を行なうための相関演算装置において、構成を簡単化し低コスト化するための技術に関する。
【０００２】
【従来の技術】
例えば、アレーアンテナの複数のアンテナ素子を介して受信した信号を合成して復調するシステムでは、受信対象の電波の到来方向にアレーアンテナの指向性を合わせるために、各受信信号の相関演算を行ない、その演算結果に基づいて各アンテナ素子の受信信号の位相を制御している。
【０００３】
図９は、このアレーアンテナ受信システムを示したものであり、アレーアンテナ１を構成するＮ個のアンテナ素子２1 〜２N で受信した各信号から、受信回路３1 〜３N で受信対象の電波の周波数成分をそれぞれ選択して低い周波数帯に変換する。
【０００４】
受信回路３1 〜３N の出力信号ａ1 〜ａN は、それぞれ遅延回路４1 〜４N を介して合成回路５に入力されて加算合成され、その合成出力が復調される。
【０００５】
また、受信回路３1 〜３N の出力信号ａ1 〜ａN は、相関演算装置１０に入力される。
【０００６】
相関演算装置１０は、入力されるＮチャネルの信号ａ1 〜ａN について、それぞれの自己相関および異なる２チャネル間の相互相関を求める。
【０００７】
制御装置６は、相関演算装置１０によって算出された自己相関および相互相関から各チャネルの信号の平均電力やチャネル間の位相差を求め、これらの情報に基づいて遅延回路４1 〜４N の遅延時間を制御して、受信対象の電波が正しく復調される、即ち、アレーアンテナ１のビームが受信対象の電波の到来方向に正しく向くようにする。
【０００８】
次に、この相関演算について説明する。
Ｎチャネルの信号ａ1 〜ａN の平均電力と各位相差は、次の数１に示す共分散行列を用いて計算される。
【０００９】
【数１】
0004076678.tif 000002
【００１０】
この行列は、対角成分が実数で且つ対角成分をはさむ対称な成分が複素共役となるので、対角成分およびそれより上（または下）の成分を計算すれば残りの成分も得られる。
【００１１】
これらの各成分をディジタル演算するために、従来の相関演算装置１０は、図１０に示しているように、入力信号ａ1 〜ａN をそれぞれＡ／Ｄ変換器１１1 〜１１N によってディジタル信号Ａ1 〜ＡN に変換し、各ディジタル信号Ａ1 〜ＡN をそれぞれ直交検波回路１２1 〜１２N に入力している。
【００１２】
直交検波回路１２1 〜１２N は、入力されたディジタル信号に９０°位相の異なるキャリア信号を乗算して、ベースバンドの実数成分Ｘと虚数成分Ｙを抽出する。
【００１３】
なお、各ディジタル信号Ａ1 〜ＡN は、そのベースバンド成分について、以下のように表される。
【００１４】
Ａ1 ＝Ｘ1 ＋ｊＹ1
Ａ2 ＝Ｘ2 ＋ｊＹ2
…………
ＡN ＝ＸN ＋ｊＹN
【００１５】
また、ディジタル信号Ａ1 〜ＡN のベースバンド成分の共役は、
Ａ1 * ＝Ｘ1 −ｊＹ1
Ａ2 * ＝Ｘ2 −ｊＹ2
…………
ＡN * ＝ＸN −ｊＹN
と表される。
【００１６】
そして、これら直交検波回路１２1 〜１２N の出力に基づいて、前記共分散行列の対角成分とその上の成分の計算に必要な要素の積和演算を演算部１３によって行なう。
【００１７】
即ち、対角成分（自己相関）は、次式のように表される。
ΣＡ1 Ａ1 * ＝ΣＸ1 2 ＋ΣＹ1 2
ΣＡ2 Ａ2 * ＝ΣＸ2 2 ＋ΣＹ2 2
…………
ΣＡN ＡN * ＝ΣＸN 2 ＋ΣＹN 2
【００１８】
したがって、ΣＸ1 2 からΣＸN 2 までのＮ種類の積和演算と、ΣＹ1 2 からΣＹN 2 までのＮ種類の積和演算を行えば、各チャネルの自己相関を求めることができ、この自己相関からチャネル毎の平均電力が判る。
【００１９】
また、対角成分より上の成分（相互相関）は、次式のように表される。
ΣＡ1 Ａ2 * ＝ΣＸ1 Ｘ2 ＋ΣＹ1 Ｙ2 ＋ｊ（ΣＹ1 Ｘ2 −ΣＸ1 Ｙ2 ）
ΣＡ1 Ａ3 * ＝ΣＸ1 Ｘ3 ＋ΣＹ1 Ｙ3 ＋ｊ（ΣＹ1 Ｘ3 −ΣＸ1 Ｙ3 ）
………………
ΣＡ1 ＡN * ＝ΣＸ1 ＸN ＋ΣＹ1 ＹN ＋ｊ（ΣＹ1 ＸN −ΣＸ1 ＹN ）
ΣＡ2 Ａ3 * ＝ΣＸ2 Ｘ3 ＋ΣＹ2 Ｙ3 ＋ｊ（ΣＹ2 Ｘ3 −ΣＸ2 Ｙ3 ）
ΣＡ2 Ａ4 * ＝ΣＸ2 Ｘ4 ＋ΣＹ2 Ｙ4 ＋ｊ（ΣＹ2 Ｘ4 −ΣＸ2 Ｙ4 ）
………………
ΣＡ2 ＡN * ＝ΣＸ2 ＸN ＋ΣＹ2 ＹN ＋ｊ（ΣＹ2 ＸN −ΣＸ2 ＹN ）
………………
ΣＡN-1 ＡN *
＝ΣＸN-1 ＸN ＋ΣＹN-1 ＹN ＋ｊ（ΣＹN-1 ＸN −ΣＸN-1 ＹN ）
【００２０】
したがって、ΣＸ1 Ｘ2 からΣＸN-1 ＸN までの〔Ｎ（Ｎ−１）／２〕種類の積和演算と、ΣＹ1 Ｙ2 からΣＹN-1 ＹN までの〔Ｎ（Ｎ−１）／２〕種類の積和演算と、ΣＹ1 Ｘ2 からΣＹN-1 ＸN までの〔Ｎ（Ｎ−１）／２〕種類の積和演算と、ΣＸ1 Ｙ2 からΣＸN-1 ＹN までの〔Ｎ（Ｎ−１）／２〕種類の積和演算とを行えば、チャネル間の相互相関を求めることができ、この相互相関からチャネル間の位相差が判る。
【００２１】
つまり、Ｎチャネルの信号の平均電力および位相差を知るためには、
２Ｎ＋４・〔Ｎ（Ｎ−１）／２〕＝２Ｎ2
種類の積和演算を行えばよく、前記演算部１３は、図１０に示しているように、２Ｎ2 個の積和演算器１４によってこの２Ｎ2 種類の積和演算を行なっている。
【００２２】
【発明が解決しようとする課題】
しかしながら、前記した従来の相関演算装置では、入力信号のチャネル数Ｎに等しい個数の直交検波回路１２とチャネル数Ｎに対して２Ｎ2 個の積和演算器とが必要となり、チャネル数Ｎが大きい場合、これらの各回路を個別の回路素子で構成したのでは、装置規模が非常に大きくなってしまう。
【００２３】
この実装上の問題を解決するために、従来の相関演算装置では、入力チャネル数分の直交検波回路１２1 〜１２N および２Ｎ2 個の積和演算器１４を、ゲート数が多い専用化された集積回路のＡＳＩＣ（アプリケーションスペシフィック集積回路）によって１チップで構成しているが、このようにゲート数の多い専用化された集積回路を用いるためには、高価な集積回路製造装置が必要となり、開発に莫大な費用がかかってしまう。
【００２４】
また、このような専用化された集積回路を用いた場合、チャネル数の増加に容易に対応することができず、汎用性が非常に低いという問題もあった。
【００２５】
また、このような専用化された集積回路を用いずに、ＣＰＵ、ＲＯＭ、ＲＡＭを有するマイクロコンピュータや、信号処理用のＤＳＰを用いることも考えられるが、マイクロコンピュータやＤＳＰでは上記のような積和演算を高速に行なうことができない。
【００２６】
本発明は、この問題を解決し、簡単な構成でコストが低く、汎用性が高く、しかもマイクロコンピュータやＤＳＰを用いた場合より高速な処理が可能な相関演算装置を提供することを目的としている。
【００２７】
【課題を解決するための手段】
前記目的を達成するために、本発明の請求項１の相関演算装置は、
並行して入力される複数チャネルのディジタル信号から、異なる２つのチャネルのディジタル信号を、そのチャネルの組み合わせを所定順に変更しながら選択する信号選択回路（２２）と、
前記信号選択回路によって選択された一方のチャネルのディジタル信号を直交検波してその実数成分と虚数成分とを出力する第１の直交検波回路（２３ａ）と、
前記信号選択回路によって選択された他方のチャネルのディジタル信号を直交検波してその実数成分と虚数成分とを出力する第２の直交検波回路（２３ｂ）と、
前記第１の直交検波回路から出力された実数成分同士の積和演算をチャネル毎に行なう第１の積和演算器（３１ａ）と、
前記第１の直交検波回路から出力された虚数成分同士の積和演算をチャネル毎に行なう第２の積和演算器（３１ｂ）と、
前記第１の直交検波回路から出力された実数成分と前記第２の直交検波回路から出力された実数成分についての積和演算を、そのチャネルの組毎に行なう第３の積和演算器（３１ｃ）と、
前記第１の直交検波回路から出力された虚数成分と前記第２の直交検波回路から出力された虚数成分についての積和演算を、そのチャネルの組毎に行なう第４の積和演算器（３１ｄ）と、
前記第１の直交検波回路から出力された虚数成分と前記第２の直交検波回路から出力された実数成分についての積和演算を、そのチャネルの組毎に行なう第５の積和演算器（３１ｅ）と、
前記第１の直交検波回路から出力された実数成分と前記第２の直交検波回路から出力された虚数成分についての積和演算を、そのチャネルの組毎に行なう第６の積和演算器（３１ｆ）とを備えている。
【００２８】
また、本発明の請求項２の相関演算装置は、
並行して入力される複数チャネルのディジタル信号から、異なる２つのチャネルのディジタル信号を、そのチャネルの組み合わせを所定順に変更しながら選択する第１の信号選択回路（２２ａ）と、
前記第１の信号選択回路によって選択された一方のチャネルのディジタル信号を直交検波してその実数成分と虚数成分とを出力する第１の直交検波回路（２３ａ）と、
前記第１の信号選択回路によって選択された他方のチャネルのディジタル信号を直交検波してその実数成分と虚数成分とを出力する第２の直交検波回路（２３ｂ）と、
前記並行して入力される複数チャネルのディジタル信号から、前記第１の信号選択回路と同期して且つ第１の信号選択回路が選択する２つのチャネルのディジタル信号と同一のディジタル信号を選択する第２の信号選択回路（２２ｂ）と、
前記第２の信号選択回路によって選択された一方のチャネルのディジタル信号を直交検波して前記第１の直交検波回路と同一の実数成分と虚数成分とを出力する第３の直交検波回路（２３ｃ）と、
前記第２の信号選択回路によって選択された他方のチャネルのディジタル信号を直交検波して前記第２の直交検波回路と同一の実数成分と虚数成分とを出力する第４の直交検波回路（２３ｄ）と、
前記第１、第２の信号選択回路が共通に選択した一方のチャネルのディジタル信号の実数成分同士の積和演算を、チャネル毎に行なう第１の積和演算器（３１ａ）と、
前記第１、第２の信号選択回路が共通に選択した一方のチャネルのディジタル信号の虚数成分同士の積和演算を、チャネル毎に行なう第２の積和演算器（３１ｂ）と、
前記第１、第２の信号選択回路が共通に選択した一方のチャネルのディジタル信号の実数成分と前記第１、第２の信号選択回路が共通に選択した他方のチャネルのディジタル信号の実数成分との積和演算を、そのチャネルの組毎に行なう第３の積和演算器（３１ｃ）と、
前記第１、第２の信号選択回路が共通に選択した一方のチャネルのディジタル信号の虚数成分と前記第１、第２の信号選択回路が共通に選択した他方のチャネルのディジタル信号の虚数成分との積和演算を、そのチャネルの組毎に行なう第４の積和演算器（３１ｄ）と、
前記第１、第２の信号選択回路が共通に選択した一方のチャネルのディジタル信号の虚数成分と前記第１、第２の信号選択回路が共通に選択した他方のチャネルのディジタル信号の実数成分との積和演算を、そのチャネルの組毎に行なう第５の積和演算器（３１ｅ）と、
前記第１、第２の信号選択回路が共通に選択した一方のチャネルのディジタル信号の実数成分と前記第１、第２の信号選択回路が共通に選択した他方のチャネルのディジタル信号の虚数成分との積和演算を、そのチャネルの組毎に行なう第６の積和演算器（３１ｆ）とを備え、
前記第１〜第６の積和演算器のうちのいずれか３つが前記第１の直交検波回路および第２の直交検波回路から出力された実数成分と虚数成分を用いて積和演算を行ない、他の３つが前記第３の直交検波回路および第４の直交検波回路から出力された実数成分と虚数成分を用いて積和演算を行なうことを特徴としている。
【００２９】
また、本発明の請求項３の相関演算装置は、
並行して入力される複数チャネルのディジタル信号から、異なる２つのチャネルのディジタル信号を、そのチャネルの組み合わせを所定順に変更しながら選択する第１の信号選択回路（２２）と、
前記第１の信号選択回路によって選択された一方のチャネルのディジタル信号を直交検波してその実数成分と虚数成分とを出力する第１の直交検波回路（２３ａ）と、
前記第１の信号選択回路によって選択された他方のチャネルのディジタル信号を直交検波してその実数成分と虚数成分とを出力する第２の直交検波回路（２３ｂ）と、
前記第１の直交検波回路から出力された実数成分と虚数成分および前記第２の直交検波回路から出力された実数成分と虚数成分を受けて、選択的に出力する第２の信号選択回路（５１）と、
前記第２の信号選択回路の出力に対する積和演算を行なう５つ以下の積和演算器（５２ａ〜５２ｃ）とを備え、
前記第２の信号選択回路は、前記５つ以下の積和演算器によって次の（ａ）〜（ｆ）の６種類の積和演算の結果が得られるように、前記積和演算器に出力する信号を切り換えることを特徴としている。
（ａ）前記第１の直交検波回路から出力された実数成分同士のチャネル毎の積和演算
（ｂ）前記第１の直交検波回路から出力された虚数成分同士のチャネル毎の積和演算
（ｃ）前記第１の直交検波回路から出力された実数成分と前記第２の直交検波回路から出力された実数成分についてのチャネルの組毎の積和演算
（ｄ）前記第１の直交検波回路から出力された虚数成分と前記第２の直交検波回路から出力された虚数成分についてのチャネルの組毎の積和演算
（ｅ）前記第１の直交検波回路から出力された虚数成分と前記第２の直交検波回路から出力された実数成分についてのチャネルの組毎の積和演算
（ｆ）前記第１の直交検波回路から出力された実数成分と前記第２の直交検波回路から出力された虚数成分についてのチャネルの組毎の積和演算
【００３０】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態を説明する。図１は、本発明の実施の形態の相関演算装置２０の構成を示している。
【００３１】
この相関演算装置２０は、前記したアレーアンテナ受信システムに用いるためのものであり、受信回路３1 〜３N の出力信号ａ1 〜ａN をＮチャネルの入力信号として受け、図１に示しているように、入力信号ａ1 〜ａN をＡ／Ｄ変換器２１1 〜２１N によってディジタル信号Ａ1 〜ＡN に変換する。なお、Ｎ個のＡ／Ｄ変換器２１1 〜２１N は、同一のクロック信号Ｃｋ１に同期して入力信号ａ1 〜ａN のサンプリングをそれぞれ行ない、所定ビット数のディジタル信号に変換して並列的に出力する。
【００３２】
Ａ／Ｄ変換器２１1 〜２１N から出力されたディジタル信号Ａ1 〜ＡN は、信号選択回路２２に入力される。
【００３３】
信号選択回路２２は、Ａ／Ｄ変換器２１1 〜２１N からディジタル信号Ａ1 〜ＡN が出力されると、そのディジタル信号Ａ1 〜ＡN について、２つの異なるチャネルｐ、ｑのディジタル信号Ａｐ、Ａｑを、そのチャネルの組み合わせを所定順に変更しながら選択する。
【００３４】
信号選択回路２２のチャネルの組の切り換えは、Ａ／Ｄ変換器２１1 〜２１N のクロック信号Ｃｋ１の周波数の NＣ2 倍（またはそれ以上）の周波数のクロック信号Ｃｋ２に同期して行なわれる。ただし、 NＣ2 は、Ｎ個の中から異なる２個を選ぶ組合せの総数である。
【００３５】
この選択の順番は任意であるが、ここでは、図２に示すように、
チャネル１、２→チャネル２、３→チャネル３、４→……→チャネルＮ、１というように連続するチャネルの組で一巡してから、
チャネル１、３→チャネル２、４→チャネル３、５→……
というように１チャネルおきの組を選択し、さらに２チャネルおき、３チャネルおきというようにして、チャネルＮ／２、Ｎ（Ｎが偶数のとき）、またはチャネル（Ｎ−１）／２、Ｎ（Ｎが奇数のとき）まで選択するものとする。
【００３６】
なお、このような順番で選択することによって、信号選択回路２２の２つの出力のいずれにも、全てのチャネルの信号が出力され、後述する積和演算処理が容易となる。
【００３７】
信号選択回路２２の一方の出力端子から出力されるチャネルｐのディジタル信号Ａｐは第１の直交検波回路２３ａに入力され、他方の出力端子から出力されるチャネルｑのディジタル信号Ａｑは第２の直交検波回路２３ｂに入力される。
【００３８】
第１の直交検波回路２３ａは、入力信号を直交検波してその実数成分と虚数成分とを出力するものであり、図３に示しているように、入力されるディジタル信号Ａｐを２つのミキサ２４、２５に入力して、図示しないキャリア発生器から出力された９０°位相が異なる２つのキャリア信号Ｃａ、Ｃｂ（実際にはキャリア信号をＡ／Ｄ変換して得られる正弦波データ）とミキシングして、ミキサ２４、２５の出力から低域通過フィルタ２６、２７によってディジタル信号Ａｐのベースバンドの実数成分Ｘｐと虚数成分Ｙｐを抽出している。
【００３９】
また、図３に示しているように、第２の直交検波回路２３ｂも、第１の直交検波回路２３ａと全く同一に構成され、入力されたディジタル信号Ａｑのベースバンドの実数成分Ｘｑと虚数成分Ｙｑを抽出している。
【００４０】
ここで、第１の直交検波回路２３ａの出力Ｘｐ、Ｙｐは、ディジタル信号Ａｐのベースバンド成分について、
Ａｐ＝Ｘｐ＋ｊＹｐ
と表すことができ、第２の直交検波回路２３ｂの出力Ｘｑ、Ｙｑは、ディジタル信号Ａｑのベースバンド成分について、
Ａｑ＝Ｘｑ＋ｊＹｑ
と表すことができる。
【００４１】
第１の直交検波回路２３ａの出力Ｘｐ、Ｙｐおよび第２の直交検波回路２３ｂの出力Ｘｑ、Ｙｑは、各チャネルの自己相関（平均電力）およびチャネル間の相互相関の計算に必要な要素を求めるための積和演算器３１ａ〜３１ｆに入力されている。
【００４２】
６つの積和演算器３１ａ〜３１ｆのうち、例えば積和演算器３１ａ、３１ｂは、ディジタル信号の自己相関の計算に必要な要素についての積和演算をメモリ３２ａ、３２ｂを用いて行ない、４つの積和演算器３１ｃ〜３１ｆは、チャネル間の相互相関の計算に必要な４種類の要素の積和演算をメモリ３２ｃ〜３２ｆを用いて行なう。
【００４３】
即ち、積和演算器３１ａは、第１の直交検波回路２３ａから出力された実数成分Ｘｐ同士の積Ｘｐ2 を求めてメモリ３２ａのチャネルｐに対応するアドレスＡｄ1 （ｐ）に記憶されている値（初期値０）に加算し、その加算結果でアドレスＡｄ1 （ｐ）の記憶値を更新することによって、実数成分Ｘｐについての積和演算ΣＸｐ2 を行なう。
【００４４】
同様に、積和演算器３１ｂは、第１の直交検波回路２３ａから出力された虚数成分Ｙｐ同士の積Ｙｐ2 を求めてメモリ３２ｂのチャネルｐに対応するアドレスＡｄ2 （ｐ）に記憶されている値（初期値０）に加算し、その加算結果でアドレスＡｄ2 （ｐ）の記憶値を更新することによって、虚数成分Ｙｐについての積和演算ΣＹｐ2 を行なう。
【００４５】
積和演算器３１ｃは、第１の直交検波回路２３ａから出力された実数成分Ｘｐと第２の直交検波回路２３ｂから出力された実数成分Ｘｑの積ＸｐＸｑを求めてメモリ３２ｃのチャネルｐ、ｑの組合せに対応するアドレスＡｄ3 （ｐ，ｑ）に記憶されている値（初期値０）に加算し、この加算結果でアドレスＡｄ3 （ｐ，ｑ）の記憶値を更新することによって、チャネルｐ、ｑの実数成分同士の積和演算ΣＸｐＸｑを行なう。
【００４６】
積和演算器３１ｄは、第１の直交検波回路２３ａから出力された虚数成分Ｙｐと第２の直交検波回路２３ｂから出力された虚数成分Ｙｑの積ＹｐＹｑを求めてメモリ３２ｄのチャネルｐ、ｑの組合せに対応するアドレスＡｄ4 （ｐ，ｑ）に記憶されている値（初期値０）に加算し、この加算結果でアドレスＡｄ4 （ｐ，ｑ）の記憶値を更新することによって、チャネルｐ、ｑの虚数成分同士の積和演算ΣＹｐＹｑを行なう。
【００４７】
積和演算器３１ｅは、第１の直交検波回路２３ａから出力された虚数成分Ｙｐと第２の直交検波回路２３ｂから出力された実数成分Ｘｑの積ＹｐＸｑを求めてメモリ３２ｅのチャネルｐ、ｑの組合せに対応するアドレスＡｄ5 （ｐ，ｑ）に記憶されている値（初期値０）に加算し、この加算結果でアドレスＡｄ5 （ｐ，ｑ）の記憶値を更新することによって、チャネルｐの虚数成分とチャネルｑの実数成分についての積和演算ΣＹｐＸｑを行なう。
【００４８】
積和演算器３１ｆは、第１の直交検波回路２３ａから出力された実数成分Ｘｐと第２の直交検波回路２３ｂから出力された虚数成分Ｙｑの積ＸｐＹｑを求めてメモリ３２ｆのチャネルｐ、ｑの組合せに対応するアドレスＡｄ6 （ｐ，ｑ）に記憶されている値（初期値０）に加算し、この加算結果でアドレスＡｄ6 （ｐ，ｑ）の記憶値を更新することによって、チャネルｐの実数成分とチャネルｑの虚数成分についての積和演算ΣＸｐＹｑを行なう。
【００４９】
なお、各積和演算器３１ａ〜３１ｆは、信号選択回路２２が選択しているチャネルを示す情報を受けて、その選択されているチャネルに対応するアドレスの記憶値の読み出しおよび更新をメモリ３２ａ〜３２ｆに対して行なう。
【００５０】
相関値算出回路３３は、メモリ３２ａ〜３２ｆに記憶された積和演算結果を用いて、各チャネルの自己相関およびチャネル間の相互相関値を求める。
【００５１】
即ち、メモリ３２ａのアドレスＡｄ1 （ｐ）に記憶されている積和演算結果ΣＸｐ2 と、メモリ３２ｂのアドレスＡｄ2 （ｐ）に記憶されている積和演算結果ΣＹｐ2 とを加算して、チャネルｐの信号の自己相関（平均電力）を求める。
【００５２】
また、メモリ３２ｃのアドレスＡｄ3 （ｐ，ｑ）に記憶された積和演算結果ΣＸｐＸｑと、メモリ３２ｄのアドレスＡｄ4 （ｐ，ｑ）に記憶された積和演算結果ΣＹｐＹｑとを加算して、チャネルｐ、ｑの相互相関の実数成分を求め、メモリ３２ｅのアドレスＡｄ5 （ｐ，ｑ）に記憶された積和演算結果ΣＹｐＸｑからメモリ３２ｆのアドレスＡｄ6 （ｐ，ｑ）に記憶された積和演算結果ΣＸｐＹｑを減じて、チャネルｐ、ｑの相互相関の虚数成分を求める。
【００５３】
次に、上記構成の相関演算装置２０の動作を説明する。
なお、以下の説明では、理解が容易なように入力チャネル数Ｎを４とするが、チャネル数Ｎは３以上（例えば４、８等）の任意の数でよい。
【００５４】
図４の（ａ）〜（ｄ）に示しているように、ある時刻ｔ０にＡ／Ｄ変換器２１1 〜２１4 からディジタル信号Ａ1 （１）〜Ａ4 （１）が出力されると、信号選択回路２２は、図４の（ｅ）、（ｆ）のように、始めにチャネル１、２のディジタル信号Ａ1 （１）、Ａ2 （１）を選択して第１、第２の直交検波回路２３ａ、２３ｂに出力する。なお、このとき各メモリ３２ａ〜３２ｆの記憶値は初期値の０とする。
【００５５】
このため、第１の直交検波回路２３ａからは、図４の（ｇ）のように、ディジタル信号Ａ1 （１）のベースバンドの実数成分Ｘ1 （１）、虚数成分Ｙ1 （１）が出力され、第２の直交検波回路２３ｂからは、図４の（ｈ）のように、ディジタル信号Ａ2 （１）のベースバンドの実数成分Ｘ2 （１）、虚数成分Ｙ2 （１）が出力される。
【００５６】
この各出力成分に対して、積和演算器３１ａは、チャネル１の実数成分Ｘ1 （１）の２乗Ｘ1 （１）2 を算出してメモリ３２ａのチャネル１に対応するアドレスＡｄ1 （１）の記憶値（初期値の０）に加算し、その加算結果をアドレスＡｄ1 （１）に記憶する。
【００５７】
同様に、積和演算器３１ｂは、チャネル１の虚数成分Ｙ1 （１）の２乗Ｙ1 （１）2 を算出してメモリ３２ｂのチャネル１に対応するアドレスＡｄ2 （１）の記憶値（初期値の０）に加算し、その加算結果をアドレスＡｄ2 （１）に記憶する。
【００５８】
また、積和演算器３１ｃは、チャネル１の実数成分Ｘ1 （１）とチャネル２の実数成分Ｘ2 （１）の積Ｘ1 （１）Ｘ2 （１）を求めてメモリ３２ｃのチャネル１、２に対応するアドレスＡｄ3 （１，２）の記憶値（初期値の０）に加算し、その加算結果をアドレスＡｄ3 （１，２）に記憶し、積和演算器３１ｄは、チャネル１の虚数成分Ｙ1 （１）とチャネル２の虚数成分Ｙ2 （１）の積Ｙ1 （１）Ｙ2 （１）を求めてメモリ３２ｄのチャネル１、２に対応するアドレスＡｄ4 （１，２）の記憶値（初期値の０）に加算し、その加算結果をアドレスＡｄ4 （１，２）に記憶する。
【００５９】
同様に、積和演算器３１ｅは、チャネル１の虚数成分Ｙ1 （１）とチャネル２の実数成分Ｘ2 （１）の積Ｙ1 （１）Ｘ2 （１）を求めてメモリ３２ｅのチャネル１、２に対応するアドレスＡｄ5 （１，２）の記憶値（初期値の０）に加算し、その加算結果をアドレスＡｄ5 （１，２）に記憶し、積和演算器３１ｆは、チャネル１の実数成分Ｘ1 （１）とチャネル２の虚数成分Ｙ2 （１）の積Ｘ1 （１）Ｙ2 （１）を求めてメモリ３２ｆのチャネル１、２に対応するアドレスＡｄ6 （１，２）の記憶値（初期値の０）に加算し、その加算結果をアドレスＡｄ6 （１，２）に記憶する。
【００６０】
そして、時刻ｔ０から所定時間が経過して時刻ｔ１時になると、信号選択回路２２はチャネル２、３のディジタル信号Ａ2 （１）、Ａ3 （１）を選択する。
【００６１】
このため、第１の直交検波回路２３ａからは、ディジタル信号Ａ2 （１）のベースバンドの実数成分Ｘ2 （１）、虚数成分Ｙ2 （１）が出力され、第２の直交検波回路２３ｂからは、ディジタル信号Ａ3 （１）のベースバンドの実数成分Ｘ3 （１）、虚数成分Ｙ3 （１）が出力される。
【００６２】
これらの出力成分に対して、積和演算器３１ａは、チャネル２の実数成分Ｘ2 （１）の２乗Ｘ2 （１）2 を算出してメモリ３２ａのチャネル２に対応するアドレスＡｄ1 （２）の記憶値（初期値の０）に加算し、加算結果をアドレスＡｄ1 （２）に記憶し、積和演算器３１ｂは、チャネル２の虚数成分Ｙ2 （１）の２乗Ｙ2 （１）2 を算出してメモリ３２ｂのチャネル２に対応するアドレスＡｄ2 （２）の記憶値（初期値の０）に加算し、加算結果をアドレスＡｄ2 （２）に記憶する。
【００６３】
また、積和演算器３１ｃは、チャネル２の実数成分Ｘ2 （１）とチャネル３の実数成分Ｘ3 （１）の積Ｘ2 （１）Ｘ3 （１）を求めてメモリ３２ｃのチャネル２、３に対応するアドレスＡｄ3 （２，３）の記憶値（初期値の０）の記憶値に加算し、加算結果をアドレスＡｄ3 （２，３）に記憶し、積和演算器３１ｄは、チャネル２の虚数成分Ｙ2 （１）とチャネル３の虚数成分Ｙ3 （１）の積Ｙ2 （１）Ｙ3 （１）を求めてメモリ３２ｄのチャネル２、３に対応するアドレスＡｄ4 （２，３）の記憶値（初期値の０）に加算し、加算結果をアドレスＡｄ4 （２，３）に記憶する。
【００６４】
同様に、積和演算器３１ｅは、チャネル２の虚数成分Ｙ2 （１）とチャネル３の実数成分Ｘ3 （１）の積Ｙ2 （１）Ｘ3 （１）を求めてメモリ３２ｅのチャネル２、３に対応するアドレスＡｄ5 （２，３）の記憶値（初期値の０）に加算し、加算結果をアドレスＡｄ5 （２，３）に記憶し、積和演算器３１ｆは、チャネル２の実数成分Ｘ2 （１）とチャネル３の虚数成分Ｙ3 （１）の積Ｘ2 （１）Ｙ3 （１）を求めてメモリ３２ｆのチャネル２、３に対応するアドレスＡｄ6 （２，３）の記憶値（初期値の０）に加算し、加算結果をアドレスＡｄ6 （２，３）に記憶する。
【００６５】
以下同様にして、Ａ／Ｄ変換器２１1 〜２１4 で次のサンプリングが行なわれるまでの間の各時刻ｔ２〜ｔ５に、信号選択回路２２は、
チャネル３、４→チャネル４、１→チャネル１、３→チャネル２、４
の順にチャネルを切り換えて、ディジタル信号を、
Ａ3 （１）、Ａ4 （１）→Ａ4 （１）、Ａ1 （１）→Ａ1 （１）、Ａ3 （１）→Ａ2 （１）、Ａ4 （１）
の順に出力する。
【００６６】
また、このチャネルの切り換えに対して、直交検波回路２３ａは、
Ｘ3 （１）、Ｙ3 （１）→Ｘ4 （１）、Ｙ4 （１）→Ｘ1 （１）、Ｙ1 （１）→Ｘ2 （１）、Ｙ2 （１）
の順に実数成分と虚数成分を出力し、直交検波回路２３ｂは、
Ｘ4 （１）、Ｙ4 （１）→Ｘ1 （１）、Ｙ1 （１）→Ｘ3 （１）、Ｙ3 （１）→Ｘ4 （１）、Ｙ4 （１）
の順に実数成分と虚数成分を出力し、この２つの直交検波回路２３ａ、２３ｂの出力に対して積和演算器３１ａ〜３１ｆによる積和演算（初期値を０とする）が前記同様に行なわれ、その演算結果が各メモリ３２ａ〜３２ｆに記憶される。
【００６７】
ただし、チャネル１、４についての積和演算が終了した時点で、各チャネルのディジタル信号の実数成分同士の積和、虚数成分同士の積和が得られているので、積和演算器３１ａ、３１ｂは、チャネル１、３が選択されたときおよびチャネル２、４が選択されたときには積和演算を行なわない。
【００６８】
そして、図４に示しているように、次のサンプリングによってＡ／Ｄ変換器２１1 〜２１4 からｔ６時にディジタル信号Ａ1 （２）〜Ａ4 （２）が出力されると、信号選択回路２２は、再び
チャネル１、２→チャネル２、３→チャネル３、４→チャネル４、１→チャネル１、３→チャネル２、４
の順にディジタル信号を選択する。
【００６９】
そして、選択されたチャネルのディジタル信号に対して第１の直交検波回路２３ａからは、
Ｘ1 （２）、Ｙ1 （２）→Ｘ2 （２）、Ｙ2 （２）→Ｘ3 （２）、Ｙ3 （２）→Ｘ4 （２）、Ｙ4 （２）→Ｘ1 （２）、Ｙ1 （２）→Ｘ2 （２）、Ｙ2 （２）
の順に各ディジタル信号の実数成分と虚数成分が出力され、同様に、第２の直交検波回路２３ｂからは、
Ｘ2 （２）、Ｙ2 （２）→Ｘ3 （２）、Ｙ3 （２）→Ｘ4 （２）、Ｙ4 （２）→Ｘ1 （２）、Ｙ1 （２）→Ｘ3 （２）、Ｙ3 （２）→Ｘ4 （２）、Ｙ4 （２）
の順に各ディジタル信号の実数成分と虚数成分が出力される。
【００７０】
この２つの直交検波回路２３ａ、２３ｂの出力に対して積和演算器３１ａ〜３１ｆによる積和演算が前記同様に行なわれ、その演算結果で各メモリ３２ａ〜３２ｆの記憶値が更新される。
【００７１】
以後、Ａ／Ｄ変換器２１1 〜２１4 によってサンプリングがなされてディジタル信号が出力される毎に、そのディジタル信号について上記同様の処理がなされ、各チャネルの自己相関（平均電力）の計算およびチャネル間の相互相関の計算に必要な要素の積和演算が行なわれ、その演算結果が各メモリ３２ａ〜３２ｆに更新記憶される。
【００７２】
したがって、サンプリングが所定回数Ｍ行なわれたとき、各メモリ３２ａ〜３２ｆには、図５の（ａ）〜（ｆ）に示す積和演算結果が各チャネルおよびその組合せに対応するアドレスに記憶されることになる。
【００７３】
相関値算出回路３３は、サンプリングが行なわれる毎あるいはサンプリングが所定回行なわれる毎に、メモリ３２ａ〜３２ｆの記憶値から、各チャネルの自己相関およびチャネル間の相互相関の値を求める。
【００７４】
この相関値算出回路３３の算出結果は、前述したアレーアンテナ受信システムの制御装置６に出力され、各チャネル毎の平均電力およびチャネル間の位相差に基づいて、アンテナのビームが受信対象の電波の到来方向に向くように遅延回路４1 〜４N （この場合Ｎ＝４）が制御される。
【００７５】
以上のように、この実施形態の相関演算装置２０は、入力する信号のチャネル数Ｎに対応したＮ個のＡ／Ｄ変換器２１1 〜２１N から出力されるＮチャネルのディジタル信号から、異なる２つのチャネルｐ、ｑのディジタル信号Ａｐ、Ａｑをそのチャネルの組み合わせを所定順に変更しながら選択して２つの直交検波回路２３ａ、２３ｂに入力し、その検波出力についての積和演算を、６組の積和演算器３１ａ〜３１ｆによって行なっている。
【００７６】
このため、入力する信号のチャネル数Ｎによらず、Ａ／Ｄ変換器より後段の回路規模が非常に小さくて済み、専用化された高価なＡＳＩＣを用いることなく、各回路を個別の回路素子で構成したり、Ａ／Ｄ変換器より後段の回路をゲート数が少ない安価で高速な汎用のＦＰＧＡ（フィールドプログラマブルゲートアレイ）によって１チップで構成することができ、装置自体を安価に且つ小型に構成することができる。
【００７７】
また、信号選択回路２２の入力チャネル数を実際に使用するチャネル数よりも予め大きくしておけば、チャネル数の増加に対して、Ａ／Ｄ変換器の増設のみで容易に対応することができる。
【００７８】
なお、上記した相関演算装置２０は、２つの直交検波回路２３ａ、２３ｂに対して６組の積和演算器３１ａ〜３１ｆを設けていたが、Ａ／Ｄ変換器２１1 〜２１N より後段の全回路を、汎用ＦＰＧＡ１チップで構成するにはそのゲート数が不足する場合も考えられる。
【００７９】
このような場合には、図６に示す相関演算装置４０のように、Ａ／Ｄ変換器２１1 〜２１N より後段の回路のうち、相関値算出回路３３を除く回路を、２組の同一構成の処理部４１、４２によって構成し、この２つの処理部４１、４２をそれぞれ汎用ＦＰＧＡチップで構成してもよい。
【００８０】
即ち、一方の処理部４１を、第１の信号選択回路２２ａ、第１、第２の直交検波回路２３ａ、２３ｂ、積和演算器３１ａ、３１ｃ、３１ｄおよびメモリ３２ａ、３２ｃ、３２ｄによって構成し、他方の処理部４２を、第２の信号選択回路２２ｂ、第３、第４の直交検波回路２３ｃ、２３ｄ、積和演算器３１ｂ、３１ｅ、３１ｆおよびメモリ３２ｂ、３２ｅ、３２ｆによって構成する。
【００８１】
ここで、２つの信号選択回路２２ａ、２２ｂは、Ａ／Ｄ変換器２１1 〜２１N から出力されたディジタル信号Ａ1 〜ＡN を受けて、互いに同期して同一の組合せで２つのチャネルｐ、ｑのディジタル信号Ａｐ、Ａｑを選択し、第１の直交検波回路２３ａと第３の直交検波回路２３ｃはチャネルｐのディジタル信号Ａｐについてのベースバンド成分Ｘｐ、Ｙｐをともに出力し、第２の直交検波回路２３ｂと第４の直交検波回路２３ｄはチャネルｑのディジタル信号Ａｑについてのベースバンド成分Ｘｑ、Ｙｑをともに出力する。
【００８２】
そして一方の処理部４１では、第１、第２の直交検波回路２３ａ、２３ｂの出力に対して、３つの積和演算器３１ａ、３１ｃ、３１ｄが前記した相関演算装置２０の場合と同一の積和演算を行ない、その積和演算結果をメモリ３２ａ、３２ｃ、３２ｄの所定アドレスに記憶する。
【００８３】
また、他方の処理部４２では、第３、第４の直交検波回路２３ｃ、２３ｄの出力に対して、３つの積和演算器３１ｂ、３１ｅ、３１ｆが前記した相関演算装置２０の場合と同一の積和演算を行ない、その積和演算結果をメモリ３２ｂ、３２ｅ、３２ｆの所定アドレスに記憶する。
【００８４】
このように、構成がほぼ同一でより簡素化された２つの処理部４１、４２に分けることによって、２つの処理部を共通化でき、また、この処理部４１、４２を汎用ＦＰＧＡでそれぞれ構成する場合、ほぼ同一のプログラムの書き込みで済むという利点がある。
【００８５】
この場合でも、入力する信号のチャネル数Ｎによらず、Ａ／Ｄ変換器より後段の回路規模が非常に小さくて済み、専用化されたＡＳＩＣを用いることなく、Ａ／Ｄ変換器より後段の回路を個別の回路素子で構成したり、ゲート数が少なく高速で安価な汎用ＦＰＧＡによって構成することができ、装置自体を安価に且つ小型に構成することができる。
【００８６】
また、信号選択回路２２ａ、２２ｂの入力チャネル数を実際に使用するチャネル数よりも予め大きくしておけば、チャネル数の増加に対して、Ａ／Ｄ変換器の増設のみで対応することができ、汎用性が高い。
【００８７】
なお、この相関演算装置４０では、第１、第２の直交検波回路２３ａ、２３ｂの出力から、チャネルｐの実数成分同士の積和、チャネルｐの実数成分とチャネルｑの実数成分との積和およびチャネルｐの虚数成分とチャネルｑの虚数成分との積和を３つの積和演算器３１ａ、３１ｃ、３１ｄによって求め、第３、第４の直交検波回路２３ｃ、２３ｄの出力から、チャネルｐの虚数成分同士の積和、チャネルｐの虚数成分とチャネルｑの実数成分との積和およびチャネルｐの実数成分とチャネルｑの虚数成分との積和を３つの積和演算器３１ｂ、３１ｅ、３１ｆによって求めているが、第１、第２の直交検波回路２３ａ、２３ｂの出力と第３、第４の直交検波回路２３ｃ、２３ｄの出力とは共通なので、これら６種類の全ての積和は、第１、第２の直交検波回路２３ａ、２３ｂの出力と、第３、第４の直交検波回路２３ｃ、２３ｄの出力のどちらからでも求めることができる。
【００８８】
したがって、これら６種類の積和を任意に２分して、その一方の３種類を第１、第２の直交検波回路２３ａ、２３ｂの出力から求め、他方の３種類を第３、第４の直交検波回路２３ｃ、２３ｄの出力から求めることができる。
【００８９】
また、図７に示す相関演算装置５０のように、第１、第２の直交検波回路２３ａ、２３ｂと３つの積和演算器５２ａ〜５２ｃの間に信号選択回路５１を設け、積和演算器５２ａ〜５２ｃに入力する信号を信号選択回路５１によって切り換えて、６種類の積和演算を３つの積和演算器５２ａ〜５２ｃで行わせるようにしてもよい。
【００９０】
この場合、信号選択回路５１は、信号選択回路２２のクロック信号Ｃｋ２の倍（または倍以上）の周波数のクロック信号Ｃｋ３に同期して信号の切り換えを行なうものであり、例えば、信号選択回路２２で選択されたチャネルｐ、ｑのディジタル信号に対して第１の直交検波回路２３ａからＸｐ、Ｙｐが出力され、第２の直交検波回路２３ｂからＸｑ、Ｙｑが出力されたとき、初期状態では、チャネルｐの実数成分Ｘｐを積和演算器５２ａに並列入力し、チャネルｐの実数成分Ｘｐとチャネルｑの実数成分Ｘｑとを積和演算器５２ｂに入力し、チャネルｐの実数成分Ｘｐとチャネルｑの虚数成分Ｙｑとを積和演算器５２ｃに入力して、ΣＸｐ2 の積和演算、ΣＸｐＸｑの積和演算およびΣＸｐＹｑの積和演算を行わせる。
【００９１】
そして、次の状態では、チャネルｐの虚数成分Ｙｐを積和演算器５２ａに並列入力し、チャネルｐの虚数成分Ｙｐとチャネルｑの虚数成分Ｙｑとを積和演算器５２ｂに入力し、チャネルｐの虚数成分Ｙｐとチャネルｑの実数成分Ｘｑとを積和演算器５２ｃに入力して、ΣＹｐ2 の積和演算、ΣＹｐＹｑの積和演算およびΣＹｐＸｑの積和演算を行わせる。
【００９２】
なお、積和演算器５２ａ〜５２ｃは、信号選択回路２２からのチャネルの情報および信号選択回路５１がどちらの状態にあるかを示す情報とに基づいて、メモリ３２ａ〜３２ｆのアドレスを指定して、信号選択回路２２が選択したチャネルｐおよびチャネルｐ、ｑの組合せに対応し、且つ信号選択回路５１から入力された信号に対応する各アドレスの記憶値を読み出して積和演算を行ないその演算結果を記憶する。
【００９３】
このように、信号選択回路５１によって直交検波回路２３ａ、２３ｂの出力を切り換えて積和演算器５２ａ〜５２ｃに与えるようにしたものでは、Ａ／Ｄ変換器２１1 〜２１N より後段の回路規模をさらに小さくすることができ、信号選択回路２２、直交検波回路２３ａ、２３ｂ、信号選択回路５１、積和演算器５２ａ〜５２ｃおよびメモリ３２ａ〜３２ｆを、個別の回路素子で構成したり、ゲート数が少なく高速で安価な汎用ＦＰＧＡによって１チップで構成することができる。
【００９４】
なお、この相関演算装置５０では、３つの積和演算器５２ａ〜５２ｃを用い、信号選択回路２２で１組のチャネルが選択されている間に信号選択回路５１が信号の切り換えを初期状態から１回行なうことで、６種類の積和が求められるようにしているが、積和演算器の数は３つに限らず５つ以下で任意に設定することができる。
【００９５】
例えば、積和演算器を２個にして信号選択回路２２で１組のチャネルが選択されている間に信号選択回路５１が信号の切り換えを初期状態から２回行なうことで６種類の積和演算を求めるようにしてもよい。
【００９６】
また、前記相関演算装置２０、４０、５０では、入力信号に対する相関演算をリアルタイムに行なうようにしていたが、図８に示すように、各Ａ／Ｄ変換器２１1 〜２１N から一定時間内にそれぞれ出力されるディジタル信号Ａ1 （１）〜Ａ1 （Ｍ）、Ａ2 （１）〜Ａ2 （Ｍ）、…、ＡN （１）〜ＡN （Ｍ）をメモリ６０に一旦記憶してから、これらのディジタル信号をその記憶した順に読み出して、信号選択回路２２（あるいは信号選択回路２２ａ、２２ｂ）に出力するように構成してもよい。
【００９７】
【発明の効果】
以上説明したように、本発明の請求項１の相関演算装置は、並行して入力される複数チャネルのディジタル信号から、信号選択回路によって異なる２つのチャネルのディジタル信号を、そのチャネルの組み合わせを所定順に変更しながら選択して２つの直交検波回路に入力し、その２つの直交検波回路の出力についての積和演算を６つの積和演算器でチャネル毎およびチャネルの組毎に行なうようにしている。
【００９８】
このため、入力する信号のチャネル数Ｎによらず、Ａ／Ｄ変換器より後段の回路規模が非常に小さくて済み、専用化された高価なＡＳＩＣを用いることなく、各回路を個別の回路素子で構成したり、Ａ／Ｄ変換器より後段の回路をゲート数が少なく高速で安価な汎用ＦＰＧＡによって１チップで構成することができ、装置自体を安価に且つ小型に構成することができる。
【００９９】
また、信号選択回路の入力チャネル数を実際に使用するチャネル数よりも予め大きくしておけば、Ａ／Ｄ変換器の増設のみでチャネル数の増加に容易に対応することができ、汎用性も高い。
【０１００】
また、本発明の請求項２の相関演算装置は、信号選択回路によって選択された２つのチャネルのディジタル信号を２つの直交検波回路で直交検波し、この２つの直交検波回路の出力から３つの積和演算器によって３種類の積和演算を行なう構成を２組設けて、６種類の積和演算を行なうようにしている。
【０１０１】
このため、入力する信号のチャネル数Ｎによらず、Ａ／Ｄ変換器より後段の各組の回路規模が非常に小さくて済み、専用化された高価なＡＳＩＣを用いることなく、各回路を個別の回路素子で構成したり、よりゲート数が少なく高速で安価な汎用ＦＰＧＡによって容易に構成することができ、装置自体を安価に且つ小型に構成することができる。
【０１０２】
また、信号選択回路の入力チャネル数を実際に使用するチャネル数よりも予め大きくしておけば、Ａ／Ｄ変換器の増設のみでチャネル数の増加に容易に対応することができ、汎用性も高い。
【０１０３】
また、本発明の請求項３の相関演算装置は、第１の信号選択回路によって選択された２つのチャネルのディジタル信号を２つの直交検波回路で直交検波し、こり２つの直交検波回路の出力を第２の信号選択回路を介して５つ以下の積和演算器に入力し、この第２の信号選択回路の信号の切り換えによって６種類の積和演算を行なうようにしている。
【０１０４】
このため、入力する信号のチャネル数Ｎによらず、Ａ／Ｄ変換器より後段の回路規模がさらに小さくて済み、専用化された高価なＡＳＩＣを用いることなく、各回路を個別の回路素子で構成したり、さらにゲート数が少なく高速で安価な汎用ＦＰＧＡによって容易に構成することができ、装置自体を安価に且つ小型に構成することができる。
【０１０５】
また、第１の信号選択回路の入力チャネル数を実際に使用するチャネル数よりも予め大きくしておけば、Ａ／Ｄ変換器の増設のみでチャネル数の増加に容易に対応することができ、汎用性も高い。
【図面の簡単な説明】
【図１】本発明の実施の形態の構成を示すブロック図
【図２】実施形態の信号の切り換え順の一例を示す図
【図３】実施形態の要部の構成を示すブロック図
【図４】実施形態の動作を説明するためのタイミング図
【図５】実施形態のメモリに記憶されたデータを示す図
【図６】本発明の他の実施の形態を示すブロック図
【図７】本発明の他の実施の形態を示すブロック図
【図８】本発明の他の実施の形態を示す要部ブロック図
【図９】アレーアンテナ受信システムの全体構成図
【図１０】従来装置の構成を示すブロック図
【符号の説明】
２０、４０、５０  相関演算装置
２１1 〜２１N   Ａ／Ｄ変換器
２２、２２ａ、２２ｂ  ５１  信号選択回路
２３ａ、２３ｂ、２３ｃ、２３ｄ  直交検波回路
３１ａ〜３１ｆ、５２ａ〜５２ｃ  積和演算器
３２ａ〜３２ｆ  メモリ
３３  相関値算出回路
【図１】
0004076678.tif 000003
【図２】
0004076678.tif 000004
【図３】
0004076678.tif 000005
【図４】
0004076678.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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