(57)【特許請求の範囲】
【請求項１】
半導体ウェーハに形成された半導体チップの回路パターンに接続するように、前記半導体ウェーハ上にはんだバンプを形成する工程と、
前記はんだバンプにプローブ針を押し当て、前記半導体チップの回路パターンの電気特性の検査をする工程と、
前記半導体ウェーハの前記はんだバンプ形成面の全面に保護テープを貼付する工程と、
前記保護テープ上側から平坦な表面を有する治具により前記はんだバンプ一個あたり１０〜１０００ｇｆの圧力を加えて押圧して、前記はんだバンプの高さを均一化し、かつ前記保護テープの前記半導体ウェーハへの密着性を高める工程と、
前記保護テープの貼付面の反対の面から前記半導体ウェーハを薄膜化する工程と
を有する半導体装置の製造方法。
【請求項２】
前記半導体ウェーハを薄膜化する工程は、少なくとも機械研削法、化学的機械研磨法あるいはエッチング法により、前記半導体ウェーハを薄膜化する工程を含む
請求項１記載の半導体装置の製造方法。
【請求項３】
前記半導体ウェーハを薄膜化する工程の後に、さらに前記保護テープを剥離する工程と、前記はんだバンプ表面を清浄化する工程とを有する
請求項１記載の半導体装置の製造方法。
【請求項４】
前記はんだバンプ表面を清浄化する工程が、前記保護テープから前記半導体ウェーハ上に残存した粘着成分を除去する工程を含む
請求項３記載の半導体装置の製造方法。
【請求項５】
前記半導体ウェーハ上に残存した粘着成分を除去する工程が、有機溶剤による洗浄工程を含む
請求項４記載の半導体装置の製造方法。
【請求項６】
前記はんだバンプ表面を清浄化する工程が、不活性ガスの放電プラズマによるスパッタリングエッチング処理を含む
請求項３記載の半導体装置の製造方法。
【請求項７】
前記はんだバンプ表面を清浄化する工程が、還元性ガスの放電プラズマによるスパッタリングエッチング処理を含む
請求項３記載の半導体装置の製造方法。
【請求項８】
前記はんだバンプ表面を清浄化する工程において、同時に前記はんだバンプの間隙部における前記半導体ウェーハの表面を化学的に活性化する
請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に、小型化および高密度化されたパッケージ形態を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
デジタルビデオカメラ、ＩＣカード、デジタル携帯電話、ノートパソコンあるいはＰＤＡ（Personal Digital Assistant）など、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、実装基板上の部品実装密度をいかに向上させるかが重要な課題として研究および開発がなされてきた。
【０００３】
従来、半導体装置のパッケージ形態としては、ＤＩＰ（Dual In-line Package）あるいはＰＧＡ（Pin Grid Array）などのプリント基板に設けたスルーホールにリード線を挿入して実装するリード挿入型（ＴＨＤ：Through Hole Mount Device ）や、ＱＦＰ（Quad Flat Package ）あるいはＴＣＰ（Tape Carrier Package）などのリード線を基板の表面にハンダ付けして実装する表面実装型（ＳＭＤ：Surface Mount Device）が用いられてきた。
【０００４】
上記のように装置の小型化および高密度化を進めるために、半導体装置のパッケージ形態は、パッケージサイズを半導体チップの大きさに限りなく近づけたチップサイズパッケージ（ＣＳＰ：Chip Size Package ）と呼ばれるパッケージ形態へと移行し、さらには、はんだや金などからなる突起電極（バンプ）をパッド電極に接続するように設けてＣＳＰ化した半導体装置のバンプ形成面側を実装基板に向け、フェースダウンで実装するフリップチップ実装形態へと移行してきている。
さらなる小型化および高密度化のために、パッド電極に接続するように突起電極（バンプ）を設けた半導体チップを、ベアチップ状態でフリップチップ実装する方法が開発され、現在までに活発に研究がなされ、多くの提案が示されている。
【０００５】
上記のベアチップ状態で半導体チップを実装基板に実装した電子回路装置について、図面を参照して説明する。
図９は上記のベアチップ実装用の半導体チップを実装基板に実装した電子回路装置の断面図である。
半導体チップ１０’のアルミニウムなどからなるパッド電極１１形成面は、例えば窒化シリコン層からなる第１表面保護膜１２とポリイミド膜からなる第２表面保護膜１３が被覆しており、パッド電極１１部分が開口しており、この開口部においてクロム、銅、金の積層膜などからなる導電膜１４がパッド電極１１に接続して形成されている。この導電膜は、ＢＬＭ（Ball Limitting Metal）膜と呼ばれることがある。
さらに導電膜（ＢＬＭ膜）１４に接続して例えば高融点はんだボールからなるバンプ１６ｂが形成されている。
以上のようにベアチップ実装用の半導体チップ１が構成されている。
【０００６】
一方、実装基板２は、例えばガラスエポキシ系材料よりなる基板２０の上面において、実装する半導体チップ１のバンプ１６ｂの形成位置に対応する位置に形成された銅などからなるランド（電極）２１と、ランド２１に接続して、基板２０の表面上あるいは裏面上、もしくは両面上に形成されている図示しないプリント配線部を有している。ランド２１部分を除く基板２０表面はソルダーレジスト２３により被覆されている。
【０００７】
上記の半導体チップ１は、バンプ１６ｂとランド２１を対応させて実装基板２上にマウントされており、共晶はんだ層１９によりバンプ１６ｂとランド２１とが機械的、電気的に接続されている。
さらに、半導体チップ１と実装基板２の間隙部は、エポキシ樹脂などからなる封止樹脂３により封止されている。
【０００８】
上記の半導体装置において、はんだバンプを所定の位置に形成する方法としては、例えば電解メッキを用いる方法が知られているが、この場合にはバンプの下地となる材料層の表面状態や電気抵抗のわずかなばらつきにより成膜されるはんだバンプの膜厚が影響を受け、半導体チップ内に均一で高さの揃ったはんだボールバンプを形成することが非常に難しいという問題点を有している。
【０００９】
真空蒸着によりはんだ層の成膜とフォトレジスト膜のリフトオフとを用いて、はんだボールバンプを高さを揃えて形成する方法が開発されている。この方法について、図面を参照して以下に説明する。
まず、図１０（ａ）に示すように、例えばスパッタリング法やエッチングなどにより半導体チップの回路パターンが形成された半導体ウェーハ１０上にアルミニウム−銅合金などからなるパッド電極１１をパターン形成し、その上層に例えば窒化シリコン層あるいはポリイミド膜などからなる表面保護膜１３を全面に被覆して形成する。
表面保護膜１３のパッド電極１１部分を開口した後、例えばスパッタリング法によりクロム、銅、金の積層体である導電膜（ＢＬＭ膜）１４をパッド電極１１に接続するようにパターン形成する。
【００１０】
次に、図１０（ｂ）に示すように、フォトリソグラフィー工程により、導電膜（ＢＬＭ膜）１４形成領域にパターン開口部Ａを有するレジスト膜Ｒをパターン形成する。
次に、図１０（ｃ）に示すように、例えば真空蒸着法により全面にはんだ層を成膜することで、レジスト膜Ｒのパターン開口部Ａ内にはんだ層１６を形成する。このとき、レジスト膜Ｒの上層にもはんだ層１６ａが形成される。
【００１１】
次に、図１１（ａ）に示すように、リフトオフによりレジスト膜Ｒを除去することで、レジスト膜Ｒの上層に形成されたはんだ層１６ａを同時に除去する。これにより、レジスト膜Ｒのパターン開口部Ａ内に形成されたはんだ層１６のみを残すことができる。
次に、図１１（ｂ）に示すように、熱処理を行ってはんだ層１６を溶融させ、表面張力により球形となった状態で冷却、固化することではんだボールのバンプ１６ｂを形成する。
【００１２】
ところで、上記のようにバンプを形成したデバイスウェーハは、図１２（ａ）に示すように、電気特性を保証するための検査として、上記バンプの頂頭近傍部にプローブ針Ｐを押し当てて測定を行う。
【００１３】
【発明が解決しようとする課題】
しかしながら、上記のプローブ針Ｐを押し当てる際には、十分な電気的導通を得るために、ある程度以上の針圧を加えなければならないため、検査終了後にプローブ針Ｐを除去するとバンプの頂頭近傍部にプローブ針の痕跡１６ｃが残されることが避けられず、さらに、場合によってはバンプ１６ｂ全体が押しつぶされてしまい、上記のような状況からチップ内にバンプの高さのばらつきが発生してしまい、結果として実装基板への実装時に接続不良を生じる原因となることがある。
【００１４】
また、ＩＣカード、デジタル携帯電話あるいはＰＤＡなどの携帯用電子機器としては、デバイスの実装スペースはできるだけ小型化することが望まれており、２次元的な縮小に加えて３次元的な縮小、即ち薄型化に対する要求が益々強くなってきている。
【００１５】
本発明は上記の問題を鑑みなされたものであり、本発明は、電気特性を保証するための検査後にはんだバンプに形成されるプローブ針の痕跡やバンプが押しつぶされることに起因する接続不良を低減することができ、接続信頼性を向上させることができ、さらに装置の薄型化を安定に行うことができる半導体装置の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体ウェーハに形成された半導体チップの回路パターンに接続するように、前記半導体ウェーハ上にはんだバンプを形成する工程と、前記はんだバンプにプローブ針を押し当て、前記半導体チップの回路パターンの電気特性の検査をする工程と、前記半導体ウェーハの前記はんだバンプ形成面の全面に保護テープを貼付する工程と、前記保護テープ上側から平坦な表面を有する治具により押圧して、前記はんだバンプの高さを均一化し、かつ前記保護テープの前記半導体ウェーハへの密着性を高める工程と、前記保護テープの貼付面の反対の面から前記半導体ウェーハを薄膜化する工程とを有する。
【００１７】
上記の本発明の半導体装置の製造方法は、好適には、前記保護テープ上側から平坦な表面を有する治具により押圧する工程においては、前記はんだバンプ一個あたり１０〜１０００ｇｆの圧力を加える。
【００１８】
上記の本発明の半導体装置の製造方法は、好適には、前記半導体ウェーハを薄膜化する工程は、少なくとも機械研削法、化学的機械研磨法あるいはエッチング法により、前記半導体ウェーハを薄膜化する工程を含む。
【００１９】
上記の本発明の半導体装置の製造方法は、好適には、前記半導体ウェーハを薄膜化する工程の後に、前記保護テープを剥離する工程と、前記はんだバンプ表面を清浄化する工程とをさらに有する。
【００２０】
上記の本発明の半導体装置の製造方法は、好適には、前記はんだバンプ形成面を清浄化する工程が、前記保護テープから前記半導体ウェーハ上に残存した粘着成分を除去する工程を含み、さらに好適には、前記半導体ウェーハ上に残存した粘着成分を除去する工程が、有機溶剤による洗浄工程を含む。
また、好適には、前記はんだバンプ表面を清浄化する工程が、不活性ガスあるいは還元性ガスの放電プラズマによるスパッタリングエッチング処理を含み、前記はんだバンプ表面を清浄化する工程において、同時に前記はんだバンプの間隙部における前記半導体ウェーハの表面を化学的に活性化する。
【００２１】
上記の本発明の半導体装置の製造方法は、半導体ウェーハに形成された半導体チップの回路パターンに接続するように、半導体ウェーハ上にはんだバンプを形成し、はんだバンプにプローブ針を押し当て、半導体チップの回路パターンの電気特性の検査をする。
次に、半導体ウェーハのはんだバンプ形成面の全面に保護テープを貼付し、保護テープ上側から平坦な表面を有する治具によりはんだバンプ一個あたり１０〜１０００ｇｆの圧力で押圧して、はんだバンプの高さを均一化し、かつ保護テープの半導体ウェーハへの密着性を高める。
次に、保護テープの貼付面の反対の面から、少なくとも機械研削法、化学的機械研磨法あるいはエッチング法により、半導体ウェーハを薄膜化する。
【００２２】
上記の本発明の半導体装置の製造方法は、さらに、保護テープを剥離し、有機溶剤による洗浄などにより、保護テープから半導体ウェーハ上に残存した粘着成分を除去して、あるいは、不活性ガスあるいは還元性ガスの放電プラズマによるスパッタリングエッチング処理などにより、はんだバンプの間隙部における半導体ウェーハの表面を化学的に活性化しながら、はんだバンプ表面を清浄化する。
【００２３】
上記の本発明の半導体装置の製造方法によれば、電気特性を保証するための検査後にはんだバンプにプローブ針の痕跡が形成されたり、バンプが押しつぶされても、半導体ウェーハのはんだバンプ形成面の全面に保護テープを貼付し、保護テープ上側から平坦な表面を有する治具により押圧してはんだバンプの高さを均一化するので、接続不良を低減することができ、接続信頼性を向上させることができる。
また、上記保護テープの半導体ウェーハへの密着性を高めているので、研削処理あるいは研磨処理において水や研磨溶剤が保護テープと半導体ウェーハの間に侵入して保護テープが剥がれたり、半導体ウェーハにダメージを与えてしまうことを抑制し、半導体ウェーハの薄型化処理を安定に行うことができる。
【００２４】
また、有機溶剤による洗浄などの粘着成分の除去処理、あるいは、不活性ガスあるいは還元性ガスの放電プラズマによるスパッタリングエッチング処理などにより、はんだバンプ表面を清浄化して、実装基板に実装したときの接続抵抗を低減することができ、さらに前記不活性ガスあるいは還元性ガスの放電プラズマによるスパッタリングエッチング処理によりはんだバンプの間隙部における半導体ウェーハの表面を化学的に活性化することで、半導体チップと実装基板の間隙部を樹脂で封止したときの樹脂の密着性を高めることができる。
【００２５】
【発明の実施の形態】
以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して説明する。
【００２６】
第１実施形態
図１は本実施形態に係る半導体装置の製造方法により製造した半導体装置の断面図である。
半導体チップ１０’のアルミニウムなどからなるパッド電極１１形成面は、例えば窒化シリコン層からなる第１表面保護膜１２とポリイミド膜からなる第２表面保護膜１３が被覆しており、パッド電極１１部分が開口しており、この開口部においてクロム、銅、金の積層膜などからなる導電膜１４がパッド電極１１に接続して形成されている。この導電膜は、ＢＬＭ（Ball Limitting Metal）膜と呼ばれることがある。
さらに導電膜（ＢＬＭ膜）１４に接続して例えば高融点はんだボールからなるバンプ１６ｂが形成されている。
ここで、はんだバンプ１６ｂの頂頭近傍部１６ｄは平坦化され、はんだバンプ１６ｂの高さが均一化されている。
以上のようにベアチップ実装用の半導体チップ１が構成されている。
【００２７】
上記の半導体装置の製造方法について図面を参照して説明する。
はんだバンプの形成および電気特性の検査工程までは、従来方法と同様にして行う。
即ち、まず、図１０（ａ）に示すように、例えばスパッタリング法やエッチングなどにより半導体チップの回路パターンが形成された半導体ウェーハ１０上にアルミニウム−銅合金などからなるパッド電極１１をパターン形成し、その上層に例えば窒化シリコン層あるいはポリイミド膜などからなる表面保護膜１３を全面に被覆して形成する。
表面保護膜１３のパッド電極１１部分を開口した後、例えばスパッタリング法によりクロム、銅、金の積層体である導電膜（ＢＬＭ膜）１４をパッド電極１１に接続するようにパターン形成する。
【００２８】
次に、図１０（ｂ）に示すように、フォトリソグラフィー工程により、導電膜（ＢＬＭ膜）１４形成領域にパターン開口部Ａを有するレジスト膜Ｒをパターン形成する。
次に、図１０（ｃ）に示すように、例えば真空蒸着法により全面にはんだ層を成膜することで、レジスト膜Ｒのパターン開口部Ａ内にはんだ層１６を形成する。このとき、レジスト膜Ｒの上層にもはんだ層１６ａが形成される。
【００２９】
次に、図１１（ａ）に示すように、リフトオフによりレジスト膜Ｒを除去することで、レジスト膜Ｒの上層に形成されたはんだ層１６ａを同時に除去する。これにより、レジスト膜Ｒのパターン開口部Ａ内に形成されたはんだ層１６のみを残すことができる。
次に、図１１（ｂ）に示すように、熱処理を行ってはんだ層１６を溶融させ、表面張力により球形となった状態で冷却、固化することではんだボールのバンプ１６ｂを形成する。
【００３０】
次に、図１２（ａ）に示すように、上記のようにバンプを形成したデバイスウェーハについて、電気特性を保証するための検査として、上記はんだバンプ１６ｂの頂頭近傍部に、例えば（測定プローブ径：３０μｍφ、オーバードライブ量：３０μｍ、加熱温度：１０５℃）という条件でプローブ針Ｐを押し当てて測定を行う。
上記の検査終了後に、プローブ針Ｐを除去するとバンプの頂頭近傍部にプローブ針の痕跡１６ｃが残されることになる。
【００３１】
次に、図２（ａ）に示すように、テープ基材１７ａ上に粘着層１７ｂを設けた保護テープ１７を、上記半導体ウェーハ１０のはんだバンプ１６ｂ形成面の全面に貼付する。
【００３２】
次に、図２（ｂ）に示すように、保護テープ１７上側から平坦な表面を有する治具１８により、はんだバンプ一個あたり１０〜１０００ｇｆ（例えば６０ｇｆ）の圧力で押圧して、はんだバンプ１６ｂのプローブ針の痕跡１６ｃを押しつぶしながら、頂頭近傍部１６ｄを平坦化し、はんだバンプ１６ｂの高さを均一化する。このとき、同時に保護テープ１７の半導体ウェーハ１０への密着性を高める。上記治具１８で押圧する圧力は、はんだバンプ一個あたり１０ｇｆ未満ではパンプ高さの均一化などの効果が乏しく、１０００ｇｆを越えると破損のおそれがあるので、１０〜１０００ｇｆの範囲が好ましい。
【００３３】
次に、図３（ａ）に示す状態の半導体ウェーハ（ウェーハ膜厚は例えば６２０μｍ）について、保護テープ１７の貼付面の反対の面から、少なくとも機械研削法、化学的機械研磨法あるいはエッチング法により、半導体ウェーハを薄膜化して、図３（ｂ）に示す状態（膜厚は例えば１００μｍ）に加工する。
このとき、これまでの半導体ウェーハに半導体チップの回路パターンなどを形成する工程を経ることにより、通常、図３（ａ）に示すように半導体ウェーハ１０の裏面にはキズ１０ａが形成されてしまっているが、上記の薄膜化加工によりキズ１０ａは研削除去でき、さらにポリッシュ研磨仕上げとすることで細かなキズまでも除去できる。
【００３４】
上記の薄膜化加工としては、まず、例えば図４に示す研削装置において、装置基台上に保護テープ１７貼付面を下にして半導体ウェーハ１０を戴置し、例えば、その上側から砥石４０を２５００ｒｐｍの回転数で回転させながら、１５０μｍ／分の速度で下方へ送り、例えば５１０μｍの膜厚分研削し、１１０μｍの膜厚の半導体ウェーハとする。
次に、例えば図５に示す化学的機械研磨装置において、ウェーハキャリア４１に上記保護テープ１７を貼付した半導体ウェーハ１０を取り付け、例えば、テーブル（定盤）４２上に設けられた研磨布（クロス）４３上に、研磨スラリ４４を４０ｍｌ／分の供給速度で供給しながら、研磨圧力４００ｇ／ｃｍ2 で押圧し、ウェーハキャリア４１を８０ｒｐｍ、テーブルを８０ｒｐｍで回転させ、かつ２ｍｍ／秒の揺動速度で揺動させ、１０μｍの膜厚分研磨して裏面ポリッシュ仕上げとし、１００μｍの膜厚の半導体ウェーハ１０とする。
【００３５】
本実施形態においては上記保護テープの半導体ウェーハへの密着性を高めているので、上記の研削処理あるいは研磨処理においては水や研磨溶剤が保護テープと半導体ウェーハの間に侵入して保護テープが剥がれたり、半導体ウェーハにダメージを与えてしまうことを抑制し、半導体ウェーハの薄型化処理を安定に行うことができる。
【００３６】
次に、上記半導体ウェーハから表面保護テープを剥離し、ダイシング工程により個々の半導体チップに分離し、図１に示す半導体装置とする。
【００３７】
上記のように形成された半導体チップ１は、例えば図６に示すように実装基板２上に実装できる。
即ち、例えばガラスエポキシ系材料よりなる基板２０の上面において、実装する半導体チップ１のバンプ１６ｂの形成位置に対応する位置に形成された銅などからなるランド（電極）２１と、ランド２１に接続して、基板２０の表面上あるいは裏面上、もしくは両面上に形成されている図示しないプリント配線部を有し、ランド２１部分を除く基板２０表面はソルダーレジスト２３により被覆されている実装基板２を用い、バンプ１６ｂとランド２１を対応させて上記の半導体チップ１を実装基板２上にマウントし、共晶はんだ層１９によりバンプ１６ｂとランド２１とを機械的、電気的に接続し、さらに、半導体チップ１と実装基板２の間隙部を、エポキシ樹脂などからなる封止樹脂３により封止して実装することができる。
【００３８】
上記の本実施形態の半導体装置の製造方法によれば、上記のように、はんだバンプを形成したデバイスチップを実装基板にフリップチップ実装する方法において、はんだバンプに形成されるプローブ針の痕跡やバンプが押しつぶされることに起因する接続不良を低減して接続信頼性を向上させ、本実施形態により形成されるデバイスチップを複数実装して組み立てられる最終的な製品デバイスの信頼性および耐久性を向上し、さらに装置の薄型化を安定に行うことができるので、電子機器の超小型化や超薄型化を実現するために必要なフリップチップ実装用薄型半導体デバイス製品を安定して製造することができる。
【００３９】
第２実施形態
本実施形態に係る半導体装置は、第１実施形態に係る半導体装置と実質的に同様である。
上記半導体装置の製造方法としては、第１実施形態とほぼ同様にして、半導体ウェーハのバンプ形成面上に保護テープを貼付し、保護テープ上側から平坦な表面を有する治具により押圧して頂頭近傍部を平坦化し、同時に保護テープの半導体ウェーハへの密着性を高め、さらに研削処理あるいは研磨処理などの薄膜化処理を行い、保護テープを半導体ウェーハから剥離する。
【００４０】
次に、例えばアルコールやエーテルなどの有機溶剤により保護テープ剥離面を洗浄し、保護テープから半導体ウェーハ上に残存した粘着成分（主にアクリル系）を除去する。
【００４１】
次に、例えばＡｒなどの不活性ガスのＲＦ放電プラズマによるスパッタリングエッチングを行う。
上記のＲＦ放電プラズマは、例えば図７に示す平行平板型ＲＦプラズマ処理装置を用いて行う。
図７において、平行平板型ＲＦプラズマ処理装置は、プラズマ処理室５０内に、陽極板５１と、陰極板となるウェーハステージ５２が対向して配置され、ウェーハステージ５２上に被処理ウェーハ５３が戴置される。
陽極板５１は接地電位とし、ウェーハステージ５２には結合コンデンサ５５と基板バイアス電源５６が接続している。プラズマ処理室５０内にプラズマ原料ガスを導入し、各電極に所定の電圧を印加することでプラズマ処理室５０内にプラズマ５８が生成する。
ウェーハステージ５２内には冷媒用配管などが設けられて例えば商品名フロリナートなどの冷媒が循環する構成とすることができる。
【００４２】
上記の図７に示す平行平板型ＲＦプラズマ処理装置を用いて、被処理ウェーハに対してスパッタリングエッチング処理を行うには、例えば（エッチングガス種類および流量：Ａｒ＝２５ｓｃｃｍ、圧力：１．０Ｐａ、ウェーハステージ温度：室温、ＲＦ印加パワー：３００Ｗ（１３．５６ＭＨｚ）、処理時間：３０秒）とすることができる。
【００４３】
上記の不活性ガスのＲＦ放電プラズマによるスパッタリングエッチング処理により、はんだバンプの表面に残存するプロセス残渣や自然酸化膜を除去し、はんだバンプ表面を清浄化することができる。
【００４４】
以降の工程としては、第１実施形態と同様にして、ダイシング工程により個々の半導体チップに分離し、図１に示す半導体装置とする。
上記のようにして形成した半導体チップは、第１実施形態と同様に、例えば図６に示すように実装基板上に実装できる。
このとき、上記のように有機溶剤による洗浄およびスパッタリングエッチング処理において、はんだバンプ表面を清浄化することにより、実装基板に実装したときの接続抵抗を低減することができる。
さらに前記不活性ガスの放電プラズマによるスパッタリングエッチング処理により、はんだバンプの間隙部における半導体ウェーハの表面（ポリイミド膜からなる第２表面保護膜１３の表面）を化学的に活性化することでき、これにより半導体チップと実装基板の間隙部を樹脂で封止したときの樹脂の密着性を高めることができる。
【００４５】
上記の本実施形態の半導体装置の製造方法によれば、上記のように、はんだバンプを形成したデバイスチップを実装基板にフリップチップ実装する方法において、はんだバンプに形成されるプローブ針の痕跡やバンプが押しつぶされることに起因する接続不良を低減して接続信頼性を向上させ、電気特性を一層改善するとともに、本実施形態により形成されるデバイスチップを複数実装して組み立てられる最終的な製品デバイスの信頼性および耐久性を向上し、さらに装置の薄型化を安定に行うことができるので、電子機器の超小型化や超薄型化を実現するために必要なフリップチップ実装用薄型半導体デバイス製品を安定して製造することができる。
【００４６】
第３実施形態
本実施形態に係る半導体装置は、第１実施形態に係る半導体装置と実質的に同様である。
上記半導体装置の製造方法としては、第１実施形態とほぼ同様にして、半導体ウェーハのバンプ形成面上に保護テープを貼付し、保護テープ上側から平坦な表面を有する治具により押圧して頂頭近傍部を平坦化し、同時に保護テープの半導体ウェーハへの密着性を高め、さらに研削処理あるいは研磨処理などの薄膜化処理を行い、保護テープを半導体ウェーハから剥離する。
【００４７】
次に、例えばアルコールやエーテルなどの有機溶剤により保護テープ剥離面を洗浄し、保護テープから半導体ウェーハ上に残存した粘着成分（主にアクリル系）を除去する。
【００４８】
次に、例えばＨＦなどの還元性ガスの放電プラズマによるスパッタリングエッチングを行う。
上記の放電プラズマは、例えば図８に示すトライオード型ＲＦプラズマ処理装置を用いて行う。
図８において、トライオード型ＲＦプラズマ処理装置は、プラズマ処理室５０内に、陽極板５１と、陰極板となるウェーハステージ５２が対向して配置され、ウェーハステージ５２上に被処理ウェーハ５３が戴置される。
陽極板５１にはプラズマ生成電源５４が接続し、ウェーハステージ５２には結合コンデンサ５５と基板バイアス電源５６が接続しており、プラズマ処理室５０内には、陽極板５１と、ウェーハステージ５２の間に接地電位の格子電極５７が設けられている。プラズマ処理室５０内にプラズマ原料ガスを導入し、各電極に所定の電圧を印加することでプラズマ処理室５０内にプラズマ５８が生成する。
ウェーハステージ５２内には冷媒用配管などが設けられて例えば商品名フロリナートなどの冷媒が循環する構成とすることができる。
【００４９】
上記の図８に示すトライオード型ＲＦプラズマ処理装置を用いて、被処理ウェーハに対してスパッタリングエッチング処理を行うには、例えば（エッチングガス種類および流量：ＨＦ／Ａｒ＝１０／２０ｓｃｃｍ、圧力：１．０Ｐａ、ウェーハステージ温度：室温、プラズマソース電力：７００Ｗ（２ＭＨｚ）、基板バイアス電圧：３５０Ｗ（１３．５６ＭＨｚ）、処理時間：３０秒）とすることができる。
ここで、ＨＦなどの液体ソースをプラズマ処理室内に導入するためには、例えばＨｅなどのキャリアガスによるバブリング、加熱気化あるいは超音波気化などの手法を用いることができる。
【００５０】
上記の還元性ガスの放電プラズマによるスパッタリングエッチング処理により、はんだバンプ中に取り込まれる酸素や水分に起因して形成される自然酸化膜を、化学的に還元しながらスパッタリングエッチングにより除去し、はんだバンプ表面を清浄化することができる。
【００５１】
以降の工程としては、第１実施形態と同様にして、ダイシング工程により個々の半導体チップに分離し、図１に示す半導体装置とする。
上記のようにして形成した半導体チップは、第１実施形態と同様に、例えば図６に示すように実装基板上に実装できる。
このとき、上記のように有機溶剤による洗浄およびスパッタリングエッチング処理において、はんだバンプ表面を清浄化することにより、実装基板に実装したときの接続抵抗を低減することができる。
さらに還元性ガス（ＨＦガス）の放電プラズマによるスパッタリングエッチング処理により、はんだバンプの間隙部におけるポリイミド膜表面のダングリングボンドが電気陰性度の大きいＦ原子やその他のハロゲン原子によりターミネートされ、化学的に活性化な表面を維持することでき、これにより半導体チップと実装基板の間隙部を樹脂で封止したときの樹脂の密着性を高めることができる。
【００５２】
上記の本実施形態の半導体装置の製造方法によれば、上記のように、はんだバンプを形成したデバイスチップを実装基板にフリップチップ実装する方法において、はんだバンプに形成されるプローブ針の痕跡やバンプが押しつぶされることに起因する接続不良を低減して接続信頼性を向上させ、電気特性を一層改善するとともに、本実施形態により形成されるデバイスチップを複数実装して組み立てられる最終的な製品デバイスの信頼性および耐久性を向上し、さらに装置の薄型化を安定に行うことができるので、電子機器の超小型化や超薄型化を実現するために必要なフリップチップ実装用薄型半導体デバイス製品を安定して製造することができる。
【００５３】
本発明により製造する半導体装置としては、ＭＯＳトランジスタ系半導体装置、バイポーラ系半導体装置、ＢｉＣＭＯＳ系半導体装置、ロジックとメモリを搭載した半導体装置など、半導体装置であれば何にでも適用可能である。
【００５４】
本発明の半導体装置の製造方法は上記の実施の形態に限定されない。
例えば、プラズマ処理装置として、平行平板型ＲＦプラズマ処理装置、トライオードＲＦプラズマ処理装置の他、ＩＣＰ高密度プラズマ処理装置や、ＴＣＰ（Transformaer Coupled Plasma ）型、ＥＣＲ（Electron Cyclotron Resonance）型、あるいはヘリコン波プラズマなどの高密度プラズマ処理装置を用いることができる。
また、各プロセスの条件、ウェーハの構造などは上記の実施の形態で説明した内容に限らない。
第３実施形態において用いる還元性ガスとしては、ＨＦの他に、Ｈ2 やＨＣｌを用いることができる。
また、ウェーハ上へのバンプの形成方法としては、真空蒸着により成膜とリフトオフによるパターニングによる方法により説明したが、スクリーン印刷法、電解メッキ法、はんだボール転写法など、種々の方法を用いることができる。
その他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００５５】
【発明の効果】
上記のように、本発明の半導体装置の製造方法によれば、はんだバンプを形成したデバイスチップを実装基板にフリップチップ実装する方法において、はんだバンプに形成されるプローブ針の痕跡やバンプが押しつぶされることに起因する接続不良を低減して接続信頼性を向上させ、本実施形態により形成されるデバイスチップを複数実装して組み立てられる最終的な製品デバイスの信頼性および耐久性を向上し、さらに装置の薄型化を安定に行うことができるので、電子機器の超小型化や超薄型化を実現するために必要なフリップチップ実装用薄型半導体デバイス製品を安定して製造することができる。
【図面の簡単な説明】
【図１】図１は第１〜３実施形態に係る半導体装置の断面図である。
【図２】図２は第１〜３実施形態に係る半導体装置の製造方法の製造工程を示す断面図であり、（ａ）は保護テープの貼付工程まで、（ｂ）は治具による押圧工程までを示す。
【図３】図３は図２の続きの工程を示し、（ａ）に示す状態から研削処理あるいは研磨処理を行って（ｂ）に示す状態まで半導体ウェーハを薄型化する。
【図４】図４は研削装置の概略構成を示す斜視図である。
【図５】図５は化学的機械研磨装置の概略構成を示す図である。
【図６】図６は第１〜３実施形態において形成する半導体チップを実装基板に実装した電子回路装置の断面図である。
【図７】図７は第２実施形態に係る平行平板型ＲＦプラズマ処理装置の模式図である。
【図８】図８は第３実施形態に係るトライオード型ＲＦプラズマ処理装置の模式図である。
【図９】図９は従来例に係る電子回路装置の断面図である。
【図１０】図１０は本発明および従来例に係る半導体装置の製造方法の製造工程を示す断面図であり、（ａ）は導電膜（ＢＬＭ膜）の形成工程まで、（ｂ）はレジスト膜の形成工程まで、（ｃ）ははんだ層の堆積工程までを示す。
【図１１】図１１は図１０の続きの工程を示し、（ａ）はリフトオフによるレジスト膜上のはんだ層の除去工程まで、（ｂ）はリフローによりはんだボールバンプの形成工程までを示す。
【図１２】図１２はは図１１の続きの工程を示し、（ａ）はプローブ針を押圧して検査する工程まで、（ｂ）はプローブ針を除去する工程までを示す。
【符号の説明】
１…ベアチップ実装用半導体チップ、２…実装基板、３…封止樹脂、１０…半導体ウェーハ、１０’…半導体チップ、１１…パッド電極、１２，１３…表面保護膜、１４…導電膜（ＢＬＭ膜）、１５…上側表面保護膜、１５ａ…スカム、１６，１６ａ…はんだ層、１６ｂ…はんだバンプ、１６ｃ…プローブ針の痕跡、１６ｄ…頂頭近傍部、１７…保護テープ、１７ａ…テープ基材、１７ｂ…粘着層、１８…治具、１９…共晶はんだ層、２０…基板、２１…ランド、２３…ソルダーレジスト、４０…砥石、４１…ウェーハキャリア、４２…テーブル、４３…研磨布、４４…研磨スラリ、５０…プラズマ処理室、５１…陽極板、５２…ウェーハステージ、５３…被処理ウェーハ、５４…プラズマ生成電源、５５…結合コンデンサ、５６…基板バイアス電源、５７…格子電極、５８…プラズマ、Ｒ…レジスト膜、Ａ…開口部、Ｐ…プローブ針。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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