(57)【特許請求の範囲】
【請求項１】
アクティブメタルコンタクト領域及びビットラインメタルコンタクト領域を有する半導体素子のメタルコンタクト形成方法において、
半導体基板上にゲートスタックを形成する段階と、前記ゲートスタックの側壁にゲートスペーサを形成する段階と、
前記ゲートスタック及びゲートスペーサを覆う下部の層間絶縁膜を形成する段階と、
前記下部の層間絶縁膜を貫通して前記半導体基板のアクティブ領域を露出させ、アクティブメタルコンタクト領域及びビットラインメタルコンタクト領域に第１コンタクトホールを形成する段階と、
前記第１コンタクトホールの内部を障壁金属層及び導電性プラグで充填する段階と、
前記障壁金属層の上部一部を除去して前記導電性プラグの上部側面の周囲に溝を形成する段階と、
前記溝の内部をエッチング阻止膜で充填する段階と、
前記エッチング阻止膜を前記下部の層間絶縁膜の表面上に突出させるように前記下部の層間絶縁膜をエッチングする段階と、
前記ビットラインメタルコンタクト領域の前記導電性プラグ上にビットライン導電層パターン及びビットラインキャップ層パターンが順次的に積層された構造のビットラインスタックを形成する段階と、
前記アクティブメタルコンタクト領域の導電性プラグ上にエッチング阻止膜パターンを形成し、前記ビットラインメタルコンタクト領域のビットラインスタックの側壁にビットラインスペーサを形成する段階と、
前記エッチング阻止膜パターン、ビットラインスタック及びビットラインスペーサを覆う上部の層間絶縁膜を形成する段階と、
前記上部の層間絶縁膜の一部をエッチングして前記エッチング阻止膜パターン及びビットラインキャップ層パターンの表面をそれぞれ露出させる第２コンタクトホールを形成する段階と、
前記エッチング阻止膜パターン及びビットラインキャップ層パターンの露出部分を除去して前記アクティブメタルコンタクト領域内の導電性プラグ及びビットラインコンタクト領域内のビットライン導電層を露出させる第３コンタクトホールを形成する段階と、
前記第２及び第３コンタクトホールの内部を導電膜で充填する段階とを含み、
前記エッチング阻止膜パターン及びビットラインスペーサを形成する段階は、
前記下部の層間絶縁膜上に前記アクティブメタルコンタクト領域のエッチング阻止膜及び導電性プラグと、前記ビットラインメタルコンタクト領域のエッチング阻止膜及びビットラインスタックを覆う絶縁層とを形成する段階と、
前記アクティブメタルコンタクト領域の絶縁層を覆うマスク膜パターンを形成する段階と、
前記マスク膜パターンをエッチングマスクとして前記絶縁層を異方性エッチングすることにより、エッチング阻止膜パターン及びビットラインスペーサを形成する段階と、
前記マスク膜パターンを除去する段階とを含み、
前記溝を充填するエッチング阻止膜は前記下部の層間絶縁膜とのエッチング選択比が存在する物質を使用して形成され、
前記エッチング阻止膜パターンは前記上部の層間絶縁膜とのエッチング選択比が存在する物質膜を使用して形成され、
前記アクティブメタルコンタクト領域のエッチング阻止膜パターンは前記下部の層間絶縁膜の表面上に突出されるように延びて形成され、
前記エッチング阻止膜パターンの膜厚は、前記ビットラインキャップ層パターンの膜厚よりも薄く、
前記絶縁層、前記ビットラインキャップ層パターン、及び、前記エッチング阻止膜が、同じ材料から形成されている
ことを特徴とする半導体素子のメタルコンタクト形成方法。
【請求項２】
前記ゲートスタックは、ゲート絶縁膜パターン、ゲート導電層パターン、金属シリサイド膜パターン及びゲートキャップ層が順次的に積層された構造より形成されることを特徴とする請求項１に記載の半導体素子のメタルコンタクト形成方法。
【請求項３】
前記下部の層間絶縁膜は前記ゲートスタックの上部表面から１，５００〜１，７００Åの厚みを有するように形成されることを特徴とする請求項１に記載の半導体素子のメタルコンタクト形成方法。
【請求項４】
前記導電性プラグの上部側面の周囲に形成された溝は５００〜７００Åの深さと３０〜４０ｎｍの幅とを有することを特徴とする請求項１に記載の半導体素子のメタルコンタクト形成方法。
【請求項５】
前記下部の層間絶縁膜はシリコン酸化膜であり、前記エッチング阻止膜はシリコンナイトライド膜であることを特徴とする請求項１に記載の半導体素子のメタルコンタクト形成方法。
【請求項６】
前記上部の層間絶縁膜はシリコン酸化膜であり、前記エッチング阻止膜パターンはシリコンナイトライド膜パターンであることを特徴とする請求項１に記載の半導体素子のメタルコンタクト形成方法。
【請求項７】
前記エッチング阻止膜パターンの厚みは３００〜６００Åであり、前記ビットラインキャップ層パターンの厚みは１，０００〜２，０００Åであることを特徴とする請求項１に記載の半導体素子のメタルコンタクト形成方法。
【請求項８】
アクティブメタルコンタクト領域及びビットラインメタルコンタクト領域を有する半導体素子のメタルコンタクト形成方法において、
半導体基板上にゲートスタックを形成する段階と、
前記ゲートスタックの側壁にゲートスペーサを形成する段階と、
前記ゲートスタック及びゲートスペーサを覆う下部の層間絶縁膜を形成する段階と、
前記下部の層間絶縁膜を貫通して前記半導体基板のアクティブ領域を露出させ、アクティブメタルコンタクト領域及びビットラインメタルコンタクト領域に第１コンタクトホールを形成する段階と、
前記第１コンタクトホールの内部を障壁金属層及び導電性プラグで充填する段階と、
前記障壁金属層の上部一部を除去して前記導電性プラグの上部側面を露出させる段階と、
前記導電性プラグの露出された上部が前記下部の層間絶縁膜の表面上に突出されるように前記下部の層間絶縁膜をエッチングする段階と、
前記ビットラインメタルコンタクト領域の前記導電性プラグ上にビットライン導電層パターン及びビットラインキャップ層パターンが順次的に積層された構造のビットラインスタックを形成する段階と、
前記アクティブメタルコンタクト領域の導電性プラグ上にエッチング阻止膜パターンを形成し、前記ビットラインメタルコンタクト領域のビットラインスタックの側壁にビットラインスペーサを形成する段階と、
前記エッチング阻止膜パターン、ビットラインスタック及びビットラインスペーサを覆う上部の層間絶縁膜を形成する段階と、
前記上部の層間絶縁膜の一部をエッチングして前記エッチング阻止膜パターン及びビットラインキャップ層パターンの表面をそれぞれ露出させる第２コンタクトホールを形成する段階と、
前記エッチング阻止膜パターン及びビットラインキャップ層パターンの露出部分を除去して前記アクティブメタルコンタクト領域内の導電性プラグ及びビットラインコンタクト領域内のビットライン導電層を露出させる第３コンタクトホールを形成する段階と、
前記第２及び第３コンタクトホールの内部を導電膜で充填する段階とを含み、
前記エッチング阻止膜パターン及びビットラインスペーサを形成する段階は、
前記下部の層間絶縁膜上に前記アクティブメタルコンタクト領域の導電性プラグと、前記ビットラインメタルコンタクト領域のビットラインスタックを覆う絶縁層とを形成する段階と、
前記アクティブメタルコンタクト領域の絶縁層を覆うマスク膜パターンを形成する段階と、
前記マスク膜パターンをエッチングマスクとして前記絶縁層を異方性エッチングすることにより、エッチング阻止膜パターン及びビットラインスペーサを形成する段階と、
前記マスク膜パターンを除去する段階とを含み、
前記エッチング阻止膜パターンは、前記上部の層間絶縁膜とのエッチング選択比が存在する物質膜を使用して形成され、
前記アクティブメタルコンタクト領域のエッチング阻止膜パターンは、前記下部の層間絶縁膜の表面上に突出されるように延びて形成され、
前記エッチング阻止膜パターンの膜厚は、前記ビットラインキャップ層パターンの膜厚よりも薄く、
前記絶縁層及び前記ビットラインキャップ層パターンが、同じ材料から形成されている
ことを特徴とする半導体素子のメタルコンタクト形成方法。
【請求項９】
前記上部の層間絶縁膜はシリコン酸化膜であり、前記エッチング阻止膜パターンはシリコンナイトライド膜パターンであることを特徴とする請求項８に記載の半導体素子のメタルコンタクト形成方法。
【請求項１０】
前記エッチング阻止膜パターンの厚みは３００〜６００Åであり、前記ビットラインキャップ層パターンの厚みは１，０００〜２，０００Åであることを特徴とする請求項８に記載の半導体素子のメタルコンタクト形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に係り、特にメタルコンタクトパッドを利用した半導体素子のメタルコンタクト形成方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭのようなトランジスタ構造上にキャパシタ構造が形成される半導体素子の場合、集積度の増加とセルキャパシタンスの増大のためにキャパシタ構造の高さが一層高くなりつつある。キャパシタ構造を形成した後でメタル配線を形成するためには、層間絶縁膜をエッチングしてコンタクトしようとする下部膜の表面を露出させるコンタクトホールを形成せねばならない。ところで、エッチングしようとする層間絶縁膜が厚くなるにつれ、エッチングが不完全になされて下部膜の表面が露出されない場合が起こりうる。
【０００３】
従って、このような問題点を解決するために、メタルコンタクトパッドを使用してメタルコンタクトを形成する技術が用いられている。この技術によれば、下部の層間絶縁膜を貫通して、コンタクトしようとする下部膜と連結される導電性プラグを形成することによりコンタクトパッドを作り、次いでこの導電性プラグ上にエッチング阻止膜を形成する。次いで、上部の層間絶縁膜を貫通してエッチング阻止膜を露出させるコンタクトホールを形成し、引続き、露出されたエッチング阻止膜をエッチングして導電性プラグを露出させるコンタクトホールを形成する。この技術は、エッチング阻止膜を形成することによりメタルコンタクトパッドの厚みほど層間絶縁膜のエッチング量が減少するので、不完全なエッチングにより下部膜が露出されない現象を抑制できるという効果を有する。
【０００４】
ところで、一般的に一素子内でのさまざまなメタルコンタクトは一つの工程により同時に形成される。例えば、アクティブ領域と直接連結されるアクティブメタルコンタクトと、ビットライン導電層と直接連結されるビットラインメタルコンタクトも一つの工程により同時に形成される。この場合、上部の層間絶縁膜をエッチングしてエッチング阻止膜及びビットラインキャップ層を露出させるコンタクトホールを形成した後で、アクティブメタルコンタクト領域のエッチング阻止膜と、ビットラインコンタクト領域のビットラインキャップ層に対するエッチングが同時になされる。しかし、一般的にビットラインキャップ層がエッチング阻止膜に比べて厚い。従って、ビットラインキャップ層が完全にエッチングされる間にアクティブメタルコンタクト領域ではエッチング阻止膜がすでに完全にエッチングされて下部の層間絶縁膜がオーバエッチングされうる。このように、下部の層間絶縁膜がオーバエッチングされるにつれメタルコンタクトとゲート導電膜とが電気的に短絡する場合が生じるようになり、この場合に素子が電気的に不完全な動作を行うおそれがあるという問題が生じる。
【０００５】
【発明が解決しようとする課題】
本発明がなそうとする技術的課題は、工程中のミスアラインマージン及びオーバエッチングマージンをより十分に確保できる半導体素子のメタルコンタクト形成方法を提供することである。
【０００６】
【課題を解決するための手段】
前記技術的目的を達成するために、本発明の第１実施形態による半導体素子のメタルコンタクト形成方法は、アクティブメタルコンタクト領域及びビットラインメタルコンタクト領域を有する半導体素子のメタルコンタクト形成方法である。本方法によれば、まず、半導体基板上にゲートスタックを形成する。前記ゲートスタックの側壁にゲートスペーサを形成する。前記ゲートスタック及びゲートスペーサを覆う下部の層間絶縁膜を形成する。前記下部の層間絶縁膜を貫通して前記半導体基板のアクティブ領域を露出させる第１コンタクトホールを形成する。前記第１コンタクトホールの内部を障壁金属層及び導電性プラグで充填する。前記障壁金属層の上部一部を除去して前記導電性プラグの上部側面の周囲に溝を形成する。前記溝の内部をエッチング阻止膜で充填する。前記エッチング阻止膜が前記下部の層間絶縁膜の表面上に突出されるように前記下部の層間絶縁膜をエッチングする。前記ビットラインメタルコンタクト領域の前記導電性プラグ上にビットライン導電層パターン及びビットラインキャップ層パターンが順次的に積層された構造のビットラインスタックを形成する。前記アクティブメタルコンタクト領域の導電性プラグ上にエッチング阻止膜パターンを形成し、前記ビットラインメタルコンタクト領域のビットラインスタックの側壁にビットラインスペーサを形成する。前記エッチング阻止膜パターン、ビットラインスタック及びビットラインスペーサを覆う上部の層間絶縁膜を形成する。前記上部の層間絶縁膜の一部をエッチングして前記エッチング阻止膜及びビットラインキャップ層パターンの表面をそれぞれ露出させる第２コンタクトホールを形成する。前記エッチング阻止膜及びビットラインキャップ層パターンの露出部分を除去して前記アクティブメタルコンタクト領域内の導電性プラグ及びビットラインコンタクト領域内のビットライン導電層を露出させる第３コンタクトホールを形成する。そして、前記第３コンタクトホールの内部を導電膜で充填する。
【０００７】
前記ゲートスタックはゲート絶縁膜パターン、ゲート導電層パターン、金属シリサイド膜パターン及びゲートキャップ層が順次的に積層された構造より形成されることが望ましい。
【０００８】
前記下部の層間絶縁膜は前記ゲートスタックの上部表面から１，５００〜１，７００Åの厚みを有するように形成することが望ましい。
【０００９】
前記導電性プラグの上部側面の周囲に形成された溝は５００〜７００Åの深さと３０〜４０ｎｍの幅とを有することが望ましい。
【００１０】
前記溝を充填するエッチング阻止膜は前記下部の層間絶縁膜とのエッチング選択比が存在する物質を使用して形成することが望ましい。この場合、前記下部の層間絶縁膜はシリコン酸化膜であり、前記エッチング阻止膜はシリコンナイトライド膜でありうる。
【００１１】
前記エッチング阻止膜パターン及びビットラインスペーサを形成するためには、まず前記下部の層間絶縁膜上に前記アクティブメタルコンタクト領域のエッチング阻止膜及び導電性プラグと、前記ビットラインメタルコンタクト領域のエッチング阻止膜及びビットラインスタックとを覆うエッチング阻止膜を形成する。次いで、前記アクティブメタルコンタクト領域のエッチング阻止膜を覆うマスク膜パターンを形成する。次に、前記マスク膜パターンをエッチングマスクとして前記エッチング阻止膜を異方性エッチングする。そして、前記マスク膜パターンを除去する。
【００１２】
前記アクティブメタルコンタクト領域のエッチング阻止膜パターンは前記下部の層間絶縁膜の表面上に突出されるように延びて形成することが望ましい。
【００１３】
前記エッチング阻止膜パターンは前記上部の層間絶縁膜とのエッチング選択比が存在する物質膜を使用して形成することが望ましい。この場合、前記上部の層間絶縁膜はシリコン酸化膜であり、前記エッチング阻止膜パターンは、シリコンナイトライド膜パターンでありうる。
【００１４】
前記エッチング阻止膜パターンの厚みは３００〜６００Åであり、前記ビットラインキャップ層パターンの厚みは１，０００〜２，０００Åであることが望ましい。
【００１５】
前記技術的課題を達成するために、本発明の第２実施形態による半導体素子のメタルコンタクト形成方法は、アクティブメタルコンタクト領域及びビットラインメタルコンタクト領域を有する半導体素子のメタルコンタクト形成方法である。本方法によれば、半導体基板上にゲートスタックを形成する。前記ゲートスタックの側壁にゲートスペーサを形成する。前記ゲートスタック及びゲートスペーサを覆う下部の層間絶縁膜を形成する。前記下部の層間絶縁膜を貫通して前記半導体基板のアクティブ領域を露出させる第１コンタクトホールを形成する。前記第１コンタクトホールの内部を障壁金属層及び導電性プラグで充填する。前記障壁金属層の上部一部を除去して前記導電性プラグの上部側面を露出させる。前記導電性プラグの露出された上部が前記下部の層間絶縁膜の表面上に突出されるように前記下部の層間絶縁膜をエッチングする。前記ビットラインメタルコンタクト領域の前記導電性プラグ上にビットライン導電層パターン及びビットラインキャップ層パターンが順次的に積層された構造のビットラインスタックを形成する。前記アクティブメタルコンタクト領域の導電性プラグ上にエッチング阻止膜パターンを形成し、前記ビットラインメタルコンタクト領域のビットラインスタックの側壁にビットラインスペーサを形成する。前記エッチング阻止膜パターン、ビットラインスタック及びビットラインスペーサを覆う上部の層間絶縁膜を形成する。前記上部の層間絶縁膜の一部をエッチングして前記エッチング阻止膜及びビットラインキャップ層パターンの表面をそれぞれ露出させる第２コンタクトホールを形成する。前記エッチング阻止膜及びビットラインキャップ層パターンの露出部分を除去して前記アクティブメタルコンタクト領域内の導電性プラグ及びビットラインコンタクト領域内のビットライン導電層を露出させる第３コンタクトホールを形成する。そして、前記第３コンタクトホールの内部を導電膜で充填する。
【００１６】
前記エッチング阻止膜パターン及びビットラインスペーサを形成するためには、まず前記下部の層間絶縁膜上に前記アクティブメタルコンタクト領域の導電性プラグと、前記ビットラインメタルコンタクト領域のビットラインスタックを覆うエッチング阻止膜とを形成する。次いで、前記アクティブメタルコンタクト領域のエッチング阻止膜を覆うマスク膜パターンを形成する。次に、前記マスク膜パターンをエッチングマスクとして前記エッチング阻止膜を異方性エッチングする。そして、前記マスク膜パターンを除去する。
【００１７】
前記アクティブメタルコンタクト領域のエッチング阻止膜パターンは前記下部の層間絶縁膜の表面上に突出されるように延びて形成することが望ましい。
【００１８】
前記エッチング阻止膜パターンは前記上部の層間絶縁膜とのエッチング選択比が存在する物質膜を使用して形成することが望ましい。この場合、前記上部の層間絶縁膜はシリコン酸化膜であり、前記エッチング阻止膜パターンはシリコンナイトライド膜パターンでありうる。
【００１９】
前記エッチング阻止膜パターンの厚みは３００〜６００Åであり、前記ビットラインキャップ層パターンの厚みは１，０００〜２，０００Åであることが望ましい。
【００２０】
【発明の実施の形態】
以下、添付された図面を参照しつつ本発明の望ましい実施形態を詳細に説明する。後述される実施形態はさまざまな他の形態に変形でき、本発明の範囲が後述される実施形態に限定されることはない。本発明の実施形態は当業界で平均的な知識を有した者に本発明をより完全に説明するために提供される。本発明の実施形態を説明する図面において、ある層や領域の厚みは明細書の明確性のために誇張されており、図面上の同じ符号は同じ要素を指す。また、ある層が他の層または基板の「上部」にあると記載された場合、前記ある層が前記他の層または基板の上部に直接存在することもあり、それらの間に第３の層が介在することもある。
【００２１】
図１ないし図７は、本発明の第１実施形態による半導体素子のメタルコンタクト形成方法を説明するために示した断面図である。
【００２２】
まず、図１を参照すれば、半導体基板１００上にゲートスタック１１０を形成し、各ゲートスタック１１０の側壁にゲートスペーサ１２０を形成する。図面に示されていないが、半導体基板１００内には素子分離領域によりアクティブ領域が限定される。素子分離領域はトレンチ素子分離方法を使用して形成されるが、これに限定されない。各アクティブ領域内にはソースまたはドレーン領域として使われる不純物領域が形成される。各ゲートスタック１１０はゲート絶縁膜パターン１１１、ゲート導電膜パターン１１２、メタルシリサイド膜パターン１１３及びゲートキャップ層パターン１１４が順次的に積層された構造を有する。ゲートスペーサ１２０及びゲートキャップ層パターン１１４はシリコンナイトライド膜を使用して形成されうる。ゲート導電膜パターン１１２はポーリシリコン膜を使用して形成されうる。メタルシリサイド膜パターン１１３はタングステンシリサイド膜を使用して形成されうる。ゲートスペーサ１２０を形成した後には半導体基板１００、ゲートスタック１１０のゲートキャップ層パターン１１４の表面及びゲートスペーサ１２０を完全に覆う下部の層間絶縁膜１３０を形成する。ゲートキャップ層パターン１１４の表面から下部の層間絶縁膜１３０の表面までの距離ｄ1はほぼ１，５００〜１，７００Åになるようにする。
【００２３】
次に、図２を参照すれば、下部の層間絶縁膜１３０を貫通するコンタクトホール１４０を形成し、このコンタクトホール１４０内に障壁金属層１５０及び導電性プラグ１６０を形成する。このために、まず通常のリソグラフィ法を利用した露光及び現像工程を行い、下部の層間絶縁膜１３０上にフォトレジスト膜パターン（図示せず）を形成する。このフォトレジスト膜パターンは下部の層間絶縁膜１３０の一部表面を露出させる開口部を有する。次に、このフォトレジスト膜パターンをエッチングマスクとして下部の層間絶縁膜１３０の露出部分をエッチングし、半導体基板１００のアクティブ領域を露出させるコンタクトホール１４０を形成する。コンタクトホール１４０を形成した後には前記フォトレジスト膜パターンを除去する。次に、このコンタクトホール１４０内に障壁金属層１５０を形成し、次いでコンタクトホール１４０が完全に充填されるように金属膜を形成する。障壁金属層１５０としてはＴｉ／ＴｉＮ膜を使用でき、金属膜としてはＷ膜を使用できる。次に、平坦化工程またはエッチバック工程により、下部の層間絶縁膜１３０の表面上の金属膜を除去して導電性プラグ１６０を形成する。この導電性プラグ１６０はコンタクトパッドとして機能するものであり、障壁金属層１５０を通じて半導体基板１００のアクティブ領域と電気的に接続される。
【００２４】
次に、図３を参照すれば、表面に露出されている障壁金属層１５０を一定厚みほど除去して導電性プラグ１６０の上部周囲に溝１７０を形成する。すなわち、障壁金属層１５０と、下部の層間絶縁膜１３０及び導電性プラグ１６０とのエッチング選択比が十分な条件でエッチング工程を行って障壁金属層１５０の一部を除去する。障壁金属層１５０の一部が除去されて形成された溝１７０の深さｄ2はほぼ５００〜７００Åであり、幅はほぼ３０〜４０ｎｍである。
【００２５】
次に、図４を参照すれば、図３の結果物全面にエッチング阻止膜としてのシリコンナイトライド膜１８０をほぼ３００〜４００Åの厚みに形成する。そして、平坦化工程またはエッチバック工程を行って下部の層間絶縁膜１３０の表面上のシリコンナイトライド膜１８０を除去する。すると、図示されたように、溝（図３の１７０）の内部がシリコンナイトライド膜１８０により充填され、下部の層間絶縁膜１３０及び導電性プラグ１６０の表面は露出される状態となる。このシリコンナイトライド膜１８０は、後続のメタルコンタクトホール形成のためのエッチング工程においてミスアラインにより、障壁金属層１５０がオーバエッチングされることを抑制する役割を果たす。
【００２６】
次に、図５を参照すれば、下部の層間絶縁膜１３０の一部をエッチングしてシリコンナイトライド膜１８０とこのシリコンナイトライド膜１８０により取り囲まれた導電性プラグ１６０の一部を下部の層間絶縁膜１３０の表面上に突出させる。このために、前記下部の層間絶縁膜１３０と、シリコンナイトライド膜１８０及び導電性プラグ１６０とのエッチング選択比が十分なエッチング条件下で、下部の層間絶縁膜１３０をエッチングする。前記下部の層間絶縁膜１３０の厚みをほぼ５００〜７００Åほどに除去する。
【００２７】
次に、図６を参照すれば、一部の導電性プラグ１６０上にビットラインスタック１９０を形成する。このビットラインスタック１９０は、ビットライン障壁金属層パターン１９１、ビットライン導電層パターン１９２及びビットラインキャップ層パターン１９３が順次的に積層された構造よりなる。ビットライン障壁の金属層パターン１９１としてはＴｉＮ膜を使用し、ビットライン導電層パターン１９２としてはＷ膜を使用し、そしてビットラインキャップ層パターン１９３としてはシリコンナイトライド膜を使用する。ビットラインキャップ層パターン１９３の厚みはほぼ１，０００〜２，０００Åである。ビットラインスタック１９０を形成するために、まず、下部の層間絶縁膜１３０、シリコンナイトライド膜１８０及び導電性プラグ１６０の表面上にビットライン障壁金属層、ビットライン導電層及びビットラインキャップ層を順次的に形成する。次に、所定のマスク膜パターンを使用してビットラインキャップ層、ビットライン導電層及びビットライン障壁金属層を順次的にパターニングしてビットラインスタック１９０を完成する。ビットラインスタック１９０を完成した後にはマスク膜パターンを除去する。次に、ビットラインスタック１９０が形成された結果物全面にビットラインスペーサ及びエッチング阻止膜形成のためのシリコンナイトライド膜２００をほぼ３００〜６００Åの厚みに形成する。次に、このシリコンナイトライド膜２００の一部を覆うフォトレジスト膜パターン２１０を形成する。このフォトレジスト膜パターン２１０はアクティブメタルコンタクト領域のシリコンナイトライド膜２００を覆う。
【００２８】
次に、図７を参照すれば、フォトレジスト膜パターン２１０をエッチングマスクとしてエッチバック工程を行ってビットラインスペーサ２２０を形成すると同時に、アクティブメタルコンタクト領域ではエッチング阻止膜としてのシリコンナイトライド膜パターン２３０を形成する。このシリコンナイトライド膜パターン２３０は、導電性プラグ１６０の表面を覆いつつ下部の層間絶縁膜２３０を幅「α」ほど覆うようにさらに延びる。次に、全面に上部の層間絶縁膜２４０を形成し、上部の層間絶縁膜２４０を貫通するアクティブメタルコンタクトのためのコンタクトホール２５０（点線で表示）及びビットラインメタルコンタクトのためのコンタクトホール２６０（点線で表示）を形成する。このコンタクトホール２５０、２６０を形成するためには、所定のマスク膜パターンをエッチングマスクとして上部の層間絶縁膜２４０の一部を除去する。これにより、アクティブメタルコンタクト領域ではエッチング阻止膜としてのシリコンナイトライド膜パターン２３０の表面が露出され、ビットラインコンタクト領域ではビットラインキャップ層パターン１９３の表面が露出される。前記マスク膜パターンは、通常のフォトリソグラフィ工程を利用して形成するのであるが、この過程において、シリコンナイトライド膜２３０の幅「α」ほどのミスアラインマージンを確保できる。
【００２９】
次に、露出されたシリコンナイトライド膜パターン２３０及びビットラインキャップ層パターン１９３をエッチングして導電性プラグ１６０及びビットライン導電層１９２を露出させるコンタクトホールを形成する。前記コンタクトホール形成のためのシリコンナイトライド膜パターン２３０及びビットラインキャップ層パターン１９３のエッチング時に、一般的にビットラインキャップ層パターン１９３とシリコンナイトライド膜パターン２３０との厚み差により、アクティブメタルコンタクト領域のシリコンナイトライド膜２３０がビットラインコンタクト領域のビットラインキャップ層１９３より先に除去される。その結果、ビットラインコンタクト領域のビットラインキャップ層１９３が十分に除去される間、アクティブメタルコンタクト領域では障壁金属層１５０及び下部の層間絶縁膜１３０がオーバエッチングされうる。しかし、シリコンナイトライド膜１８０が存在するので、アクティブメタルコンタクト領域での障壁金属層１５０及び下部の層間絶縁膜１３０のオーバエッチングを抑制できる。すなわち、シリコンナイトライド膜１８０の厚みである「β」ほどのオーバエッチングマージンを確保できる。アクティブメタルコンタクト領域の導電性プラグ１６０とビットラインコンタクト領域のビットライン導電層１９２とを露出させるコンタクトホールを形成した後には、このコンタクトホール内に金属膜を充填してメタルコンタクトを完成する。
【００３０】
図８ないし図１０は、本発明の第２実施形態による半導体素子のメタルコンタクト形成方法を説明するために示した断面図である。本実施形態において先に説明された第１実施形態と同じ部分に関する説明は省略し、第１実施形態と異なる点だけを説明する。
【００３１】
まず、図８を参照すれば、図１ないし図３を参照して説明したように導電性プラグ１６０の上部周囲に溝１７０を形成した後に、この溝１７０の内部を充填しないで空きにしておく。すなわち、本実施形態では溝１７０内部を他の膜質で充填する工程が省略される。次に、下部の層間絶縁膜１３０の一部をエッチングして溝１７０により露出された導電性プラグ１６０を下部の層間絶縁膜１３０の表面上に完全に露出させる。そして、図９に図示されたように、ビットラインスタック１９０を形成した後に、その結果物全面にスペーサ及びエッチング阻止膜形成のためのシリコンナイトライド膜２００を形成する。次に、このシリコンナイトライド膜２００の一部を覆うフォトレジスト膜パターン２１０を形成するのであるが、先に説明されたように、このフォトレジスト膜パターン２１０はアクティブメタルコンタクト領域のシリコンナイトライド膜２００を覆う。次に、図１０に示されたように、アクティブメタルコンタクト領域ではエッチング阻止膜としてのシリコンナイトライド膜パターン２３０を形成し、ビットラインコンタクト領域ではビットラインスペーサ２２０を形成する。本実施形態では導電性プラグ１６０の上部周囲に形成された溝１７０の内部を充填していないので、シリコンナイトライド膜パターン２３０により導電性プラグ１６０の上部周囲が取り囲まれる。従って、後続工程のビットラインキャップ層１９３及びシリコンナイトライド膜パターン２３０のエッチング工程中に、導電性プラグ１６０上部表面上のシリコンナイトライド膜パターン２３０が完全に除去されても導電性プラグ１６０側壁のシリコンナイトライド膜パターン２３０により、障壁金属層１５０及び下部の層間絶縁膜１３０のオーバエッチングが抑制される。
【００３２】
【発明の効果】
以上、説明されたように、本発明による半導体素子のメタルコンタクト形成方法によれば、導電性プラグが下部の層間絶縁膜上に一定厚みほど突出されるようにし、下部の層間絶縁膜上に一定長さほど延びつつ導電性プラグを覆うようにメタルコンタクトパッドを形成することにより、フォトリソグラフィ工程でのミスアラインマージンを増大させうる。また、前記導電性プラグを取り囲む障壁金属層の上部一部を除去してその位置にシリコンナイトライド膜のようなエッチング阻止膜を形成することにより、アクティブメタルコンタクト領域での障壁金属層及び下部の層間絶縁膜のオーバエッチングを抑制できる。
【図面の簡単な説明】
【図１】  本発明の一実施形態による半導体素子のメタルコンタクト形成方法を説明するために示した断面図である。
【図２】  本発明の一実施形態による半導体素子のメタルコンタクト形成方法を説明するために示した断面図である。
【図３】  本発明の一実施形態による半導体素子のメタルコンタクト形成方法を説明するために示した断面図である。
【図４】  本発明の一実施形態による半導体素子のメタルコンタクト形成方法を説明するために示した断面図である。
【図５】  本発明の一実施形態による半導体素子のメタルコンタクト形成方法を説明するために示した断面図である。
【図６】  本発明の一実施形態による半導体素子のメタルコンタクト形成方法を説明するために示した断面図である。
【図７】  本発明の一実施形態による半導体素子のメタルコンタクト形成方法を説明するために示した断面図である。
【図８】    本発明の他の実施形態による半導体素子のメタルコンタクト形成方法を説明するために示した断面図である。
【図９】    本発明の他の実施形態による半導体素子のメタルコンタクト形成方法を説明するために示した断面図である。
【図１０】    本発明の他の実施形態による半導体素子のメタルコンタクト形成方法を説明するために示した断面図である。
【符号の説明】
１００   基板
１１０   ゲートスタック
１１１   絶縁パターン
１１２   導電膜パターン
１１３   シリサイド膜パターン
１１４   ゲートキャップ層パターン
１２０   ゲートスペーサ
１３０   層間絶縁膜
【図１】
0004064674.tif 000002
【図２】
0004064674.tif 000003
【図３】
0004064674.tif 000004
【図４】
0004064674.tif 000005
【図５】
0004064674.tif 000006
【図６】
0004064674.tif 000007
【図７】
0004064674.tif 000008
【図８】
0004064674.tif 000009
【図９】
0004064674.tif 000010
【図１０】
0004064674.tif 000011