(57)【特許請求の範囲】
【請求項１】
第１及び第２の差動回路それぞれで入力オーディオ信号を増幅し、前記第１及び第２の差動回路出力でプッシュプル構成の出力用トランジスタを駆動してオーディオ信号を増幅し出力する第１及び第２パワーアンプのショックノイズ低減回路であって、
前記第１パワーアンプの動作から非動作及び第２パワーアンプの非動作から動作を指示する切り替え制御信号に基づいて第１バイアス電流を徐々に減少させると共に、第２バイアス電流を徐々に増加させ、前記第１バイアス電流の減少に応じて、前記第１パワーアンプの第１及び第２の差動回路それぞれの正帰還ループを切断する第１切断タイミング信号を生成し、その後、前記第２パワーアンプの第１及び第２の差動回路それぞれの正帰還ループを導通する第２切断タイミング信号を生成する信号生成手段と、
前記第１パワーアンプの前記第１及び第２の差動回路それぞれの正帰還ループであり前記第１及び第２の差動回路それぞれに動作電流を供給する位置に設けられ、前記第１切断タイミング信号を供給されて前記正帰還ループを切断するスイッチ手段と、
前記第１パワーアンプに設けられ、前記スイッチ手段で前記正帰還ループを切断したのち前記第１バイアス電流の減少により前記第１及び第２の差動回路それぞれの動作電流を減少させて前記第１及び第２の差動回路の動作を停止させるバイアス手段を
有することを特徴とするショックノイズ低減回路。
【請求項２】
請求項１記載のショックノイズ低減回路において、
前記信号生成手段は、前記切り替え制御信号を積分して傾斜波形とする積分器と、
前記傾斜波形を反転する反転回路と、
前記傾斜波形と反転した傾斜波形に基づき前記第１バイアス電流を徐々に減少させると共に、前記第２バイアス電流を徐々に増加させるバイアス電流可変回路と、
前記反転回路で反転した傾斜波形を基準電位と比較して前記第１切断タイミング信号を生成する第１コンパレータと、
前記傾斜波形を基準電位と比較して前記第２切断タイミング信号を生成する第２コンパレータを
有することを特徴とするショックノイズ低減回路。
【請求項３】
請求項１又は２記載のショックノイズ低減回路を構成したことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はショックノイズ低減回路及びその半導体集積回路装置に関し、特に、オーディオ信号を増幅して出力するパワーアンプのショックノイズの発生を低減するショックノイズ低減回路及びその半導体集積回路装置に関する。
【０００２】
【従来の技術】
図４は、オーディオ用パワーアンプの一例のブロック図を示す。同図中、信号源１０から出力されるオーディオ信号はパワーアンプ１２，１４に供給される。パワーアンプ１２，１４それぞれには端子１６，１８より互いに反転した切り替え信号Ｓ１，Ｓ２が供給されており、切り替え信号Ｓ１，Ｓ２に従ってパワーアンプ１２，１４のいずれか一方が動作する。
【０００３】
パワーアンプ１２は例えばヘッドホン用であり、パワーアンプ１２で増幅されたオーディオ信号はヘッドホンスピーカ２０に供給されて発音される。また、パワーアンプ１４は例えばスピーカ用であり、パワーアンプ１４で増幅されたオーディオ信号はスピーカ２２に供給されて発音される。
【０００４】
図５は、従来のパワーアンプの出力段の一例の回路図を示す。同図中、端子３０ａ，３０ｂ間にオーディオ信号が差動入力される。端子３０ａ，３０ｂにはｐチャネルＦＥＴ（電界効果トランジスタ）Ｍ１，Ｍ２のゲートが接続され、ＦＥＴＭ１，Ｍ２はｎチャネルＦＥＴＭ３，Ｍ４及びｐチャネルＦＥＴＭ５と共に差動回路を構成している。
【０００５】
ｐチャネルＦＥＴＭ６のゲート及びドレインはＦＥＴＭ５のゲートに接続されてカレントミラー回路を構成し、ＦＥＴＭ６のドレインにはｎチャネルＦＥＴＭ７のドレインが接続され、ＦＥＴＭ７のゲートはＦＥＴＭ１のドレインに接続されている。これにより、ＦＥＴＭ１，Ｍ２の構成する差動回路の出力はＦＥＴＭ１，Ｍ７，Ｍ６，Ｍ５の経路でＦＥＴＭ１，Ｍ２の構成する差動回路に正帰還される。
【０００６】
また、端子３０ａ，３０ｂにはｐチャネルＦＥＴＭ１１，Ｍ１２のゲートが接続され、ＦＥＴＭ１１，Ｍ１２はｎチャネルＦＥＴＭ１３，Ｍ１４及びｐチャネルＦＥＴＭ１５と共に差動回路を構成している。
【０００７】
ｐチャネルＦＥＴＭ１６のゲート及びドレインはＦＥＴＭ１５のゲートに接続されてカレントミラー回路を構成し、ＦＥＴＭ１６のドレインにはｎチャネルＦＥＴＭ１７のドレインが接続され、ＦＥＴＭ１７のゲートはＦＥＴＭ１２のドレインに接続されている。これにより、ＦＥＴＭ１１，Ｍ１２の構成する差動回路の出力はＦＥＴＭ１２，Ｍ１７，Ｍ１６，Ｍ１５の経路でＦＥＴＭ１１，Ｍ１２の構成する差動回路に正帰還される。
【０００８】
ＦＥＴＭ１，Ｍ２の構成する差動回路の出力はＦＥＴＭ１のドレインからｎチャネルＦＥＴＭ１９のゲートに供給され、ＦＥＴＭ１１，Ｍ１２の構成する差動回路の出力はＦＥＴＭ１７のドレインからｐチャネルＦＥＴＭ１８のゲートに供給される。ＦＥＴＭ１８，Ｍ１９はドレインを共通接続され、ＦＥＴＭ１８のソースは電源Ｖｃｃに接続され、ＦＥＴＭ１９のソースは接地されており、ＦＥＴＭ１８，Ｍ１９のドレインに出力端子３２が接続されてシングルエンドプッシュプル構成とされており、出力端子３２を通してオーディオ信号が出力される。
【０００９】
端子３４には切り替え信号（Ｓ１またはＳ２）が供給される。端子３４にはｐチャネルＦＥＴＭ２０のゲート及びドレインとｐチャネルＦＥＴＭ２１，Ｍ２２のゲートが接続され、ＦＥＴＭ２０，Ｍ２１，Ｍ２２はカレントミラー回路を構成している。ＦＥＴＭ２０のソースは定電流源３６に接続されている。ＦＥＴＭ２１のドレインはｐチャネルＦＥＴＭ２４のドレインに接続され、ＦＥＴＭ２４はドレイン及びゲートをＦＥＴＭ１７のゲートに接続されてカレントミラー回路を構成している。なお、ＦＥＴＭ１７のドレインはＦＥＴＭ１６のドレイン及びゲートとＦＥＴＭ１８のゲートに接続されてカレントミラー回路を構成している。また、ＦＥＴＭ２２のドレインはｐチャネルＦＥＴＭ２５のドレインに接続され、ＦＥＴＭ２５はドレイン及びゲートをＦＥＴＭ７，Ｍ１９のゲートに接続されてカレントミラー回路を構成している。
【００１０】
ここで、切り替え信号がローレベルのとき、ＦＥＴＭ２０，Ｍ２１，Ｍ２２がオンとなり、ＦＥＴＭ１６，Ｍ１７，Ｍ２４，Ｍ２５がオンするため、ＦＥＴＭ１８，Ｍ１９が動作し、出力端子３２からオーディオ信号が出力される。一方、切り替え信号がハイレベルのとき、ＦＥＴＭ２０，Ｍ２１，Ｍ２２がオフとなり、ＦＥＴＭ１６，Ｍ１７，Ｍ２４，Ｍ２５がオフとなるため、ＦＥＴＭ１８，Ｍ１９が動作を停止する。
【００１１】
【発明が解決しようとする課題】
図５の従来回路では、ＦＥＴＭ１，Ｍ２の構成する差動回路はＦＥＴＭ１，Ｍ７，Ｍ６，Ｍ５の経路で正帰還がかかり、また、ＦＥＴＭ１１，Ｍ１２の構成する差動回路はＦＥＴＭ１２，Ｍ１７，Ｍ１６，Ｍ１５の経路で正帰還がかかっているために、切り替え信号がローレベルからハイレベルに変化したとき、上記正帰還のループを切断しなければ出力端子３２からのオーディオ信号の出力が停止されない。
【００１２】
しかし、上記正帰還のループを切断すると、出力端子３２の電位は不定となって急速に電源Ｖｃｃの電位または接地電位となるため、ショックノイズが発生するという問題があった。
【００１３】
本発明は、上記の点に鑑みなされたもので、切り替え信号が変化したとき発生するショックノイズを低減できるショックノイズ低減回路及びその半導体集積回路装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
請求項１に記載の発明は、第１及び第２の差動回路（Ｍ４１，Ｍ４２，Ｍ５１，Ｍ５２）それぞれで入力オーディオ信号を増幅し、前記第１及び第２の差動回路（Ｍ４１，Ｍ４２，Ｍ５１，Ｍ５２）出力でプッシュプル構成の出力用トランジスタ（Ｍ６０，Ｍ６２）を駆動してオーディオ信号を増幅し出力する第１及び第２パワーアンプ（１２，１４）のショックノイズ低減回路であって、
前記第１パワーアンプの動作から非動作及び第２パワーアンプの非動作から動作を指示する切り替え制御信号に基づいて第１バイアス電流を徐々に減少させると共に、第２バイアス電流を徐々に増加させ、前記第１バイアス電流の減少に応じて、前記第１パワーアンプの第１及び第２の差動回路それぞれの正帰還ループを切断する第１切断タイミング信号を生成し、その後、前記第２パワーアンプの第１及び第２の差動回路それぞれの正帰還ループを導通する第２切断タイミング信号を生成する信号生成手段（４２，４４，４６，４８）と、
前記第１パワーアンプの前記第１及び第２の差動回路（Ｍ４１，Ｍ４２，Ｍ５１，Ｍ５２）それぞれの正帰還ループであり前記第１及び第２の差動回路それぞれに動作電流を供給する位置に設けられ、前記第１切断タイミング信号を供給されて前記正帰還ループを切断するスイッチ手段（６２，６４）と、
前記第１パワーアンプに設けられ、前記スイッチ手段で前記正帰還ループを切断したのち前記第１バイアス電流の減少により前記第１及び第２の差動回路それぞれの動作電流を減少させて前記第１及び第２の差動回路の動作を停止させるバイアス手段（Ｍ４５，Ｍ５５）を有することにより、パワーアンプの切り替えを行う際に発生するショックノイズを低減でき、２つのパワーアンプを切り替える制御を行うことができる。
【００１５】
請求項２に記載の発明では、前記信号生成手段は、前記切り替え制御信号を積分して傾斜波形とする積分器（４２）と、
前記傾斜波形を反転する反転回路（４４）と、
前記傾斜波形と反転した傾斜波形に基づき前記第１バイアス電流を徐々に減少させると共に、前記第２バイアス電流を徐々に増加させるバイアス電流可変回路（Ｍ３０〜Ｍ３５，Ｒ１〜Ｒ３）と、
前記反転回路で反転した傾斜波形を基準電位と比較して前記第１切断タイミング信号を生成する第１コンパレータ（４８）と、
前記傾斜波形を基準電位と比較して前記第２切断タイミング信号を生成する第２コンパレータ（４６）を有することにより、請求項１の発明を実現できる。
【００１７】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。
【００１８】
【発明の実施の形態】
図１は、本発明のショックノイズ低減回路の一実施例の回路図を示す。この回路は全て及びその半導体集積化されている。同図中、端子４０には切り替え制御信号が供給される。切り替え制御信号は、図２（Ａ）に示すように、２値の信号である。切り替え信号は積分器４２で積分されて図２（Ｂ）に実線で示す波形をされて、反転回路４４及びコンパレータ４６に供給され、更に、差動回路の抵抗Ｒ２，Ｒ３の一端に供給される。反転回路４４は積分器４２出力を反転して図２（Ｂ）に破線で示す波形としてコンパレータ４８に供給し、更に、差動回路の抵抗Ｒ１の一端及び抵抗Ｒ３の他端に供給する。
【００１９】
コンパレータ４６は積分器４２出力を基準電位Ｖｒｅｆ１と比較して図２（Ｄ）に示す切断タイミング信号を生成する。この切断タイミング信号はバッファ４７を通して端子５０から出力され、図４に示すパワーアンプ１４に供給される。コンパレータ４８は反転回路４４出力を基準電位Ｖｒｅｆ２と比較して図２（Ｃ）に示す切断タイミング信号を生成する。この切断タイミング信号はバッファ４９を通して端子５１から出力され、図４に示すパワーアンプ１２に供給される。
【００２０】
ｐチャネルＦＥＴＭ３０，Ｍ３１は定電流源５２及びｎチャネルＦＥＴＭ３２，Ｍ３３と共に差動回路を構成している。ＦＥＴＭ３０，Ｍ３１のゲートには抵抗Ｒ１，Ｒ２の他端が接続されている。ＦＥＴＭ３２のゲート及びドレインはｎチャネルＦＥＴＭ３４のゲートに接続され、ＦＥＴＭ３２，Ｍ３４のソースは接地されてカレントミラー回路を構成しており、ＦＥＴＭ３４のドレインから端子５４を介して図２（Ｆ）に示すパワーアンプ１４用のバイアス電流が出力される。
【００２１】
ＦＥＴＭ３３のゲート及びドレインはｎチャネルＦＥＴＭ３５のゲートに接続され、ＦＥＴＭ３３，Ｍ３５のソースは接地されてカレントミラー回路を構成しており、ＦＥＴＭ３５のドレインから端子５６を介して図２（Ｅ）に示すパワーアンプ１２用のバイアス電流が出力される。
【００２２】
図３は、本発明のショックノイズ低減回路を適用したパワーアンプの出力段の一実施例の回路図を示す。この回路は全て及びその半導体集積化されており、図４のパワーアンプ１２または１４として用いられ、以下パワーアンプ１２に用いるものとして説明する。図３において、端子６０ａ，６０ｂ間にオーディオ信号が差動入力される。端子６０ａ，６０ｂにはｐチャネルＦＥＴＭ４１，Ｍ４２のゲートが接続され、ＦＥＴＭ４１，Ｍ４２はｎチャネルＦＥＴＭ４３，Ｍ４４及びｐチャネルＦＥＴＭ４５，Ｍ４８及びスイッチ６２と共に差動回路を構成している。スイッチ６２には端子６３から図１の端子５１が出力する切断タイミング信号が供給され、スイッチ６２は切断タイミング信号がローレベルでオンし、ハイレベルでオフする。ＦＥＴＭ４５はソースを電源Ｖｃｃに接続され、ゲートをバイアス電流が供給される端子６６に接続されている。
【００２３】
ＦＥＴ４８のゲート及びドレインはＦＥＴＭ４６のゲートに接続されてカレントミラー回路を構成し、ＦＥＴＭ４６のドレインにはｎチャネルＦＥＴＭ４７のドレインが接続され、ＦＥＴＭ４７のゲートはＦＥＴＭ４１のドレインに接続されている。これにより、スイッチ６２のオン時にはＦＥＴＭ４１，Ｍ４２の構成する差動回路の出力はＦＥＴＭ４１，Ｍ４７，Ｍ４６，Ｍ４８，スイッチ６２の経路でＦＥＴＭ４１，Ｍ４２の構成する差動回路に正帰還される。なお、ＦＥＴ４８とＦＥＴ４６のミラー比は例えば４：１である。
【００２４】
また、端子６０ａ，６０ｂにはｐチャネルＦＥＴＭ５１，Ｍ５２のゲートが接続され、ＦＥＴＭ５１，Ｍ５２はｎチャネルＦＥＴＭ５３，Ｍ５４及びｐチャネルＦＥＴＭ５５，Ｍ５８及びスイッチ６４と共に差動回路を構成している。スイッチ６４には端子６５から図１の端子５１が出力する切断タイミング信号が供給され、スイッチ６４は切断タイミング信号がローレベルでオンし、ハイレベルでオフする。ＦＥＴＭ５５はソースを電源Ｖｃｃに接続され、ゲートをバイアス信号が供給される端子６６に接続されている。
【００２５】
ＦＥＴＭ５８のゲートはＦＥＴＭ５６のゲート及びドレインと出力用のｐチャネルＦＥＴＭ６０のゲートに接続され、ＦＥＴＭ５６，Ｍ５８，Ｍ６０のソースは電源Ｖｃｃに接続されてカレントミラー回路を構成しており、ＦＥＴＭ５６のドレインにはｎチャネルＦＥＴＭ５７のドレインが接続され、ＦＥＴＭ５７のゲートはＦＥＴＭ５２のドレインに接続されている。これにより、スイッチ６４のオン時にはＦＥＴＭ５１，Ｍ５２の構成する差動回路の出力はＦＥＴＭ５２，Ｍ５７，Ｍ５６，Ｍ５８，スイッチ６４の経路でＦＥＴＭ５１，Ｍ５２の構成する差動回路に正帰還される。なお、ＦＥＴ５８とＦＥＴ５６のミラー比は例えば２：１である。
【００２６】
また、ＦＥＴＭ４７のゲートはｎチャネルＦＥＴＭ６１のゲート及びドレインと出力用のｎチャネルＦＥＴＭ６２のゲートに接続され、ＦＥＴＭ４７，Ｍ６１，Ｍ６２のソースは接地されてカレントミラー回路を構成している。出力用のＦＥＴＭ６０，Ｍ６２はドレインを共通接続されると共に出力端子７０が接続されてシングルエンドプッシュプル構成とされており、出力端子７０を通してオーディオ信号が出力される。
【００２７】
また、ＦＥＴＭ６１のドレインはｐチャネルＦＥＴＭ６３のドレインに接続されている。ＦＥＴＭ５７のゲートはｎチャネルＦＥＴＭ６４のゲート及びドレインに接続され、ＦＥＴＭ５７，Ｍ６４のソースは接地されてカレントミラー回路を構成しており、ＦＥＴＭ６４のドレインはｐチャネルＦＥＴＭ６５のドレインに接続されている。ＦＥＴＭ６５のゲートはｐチャネルＦＥＴＭ６６のゲート及びドレインに接続され、ＦＥＴＭ６５，Ｍ６６はソースを電源Ｖｃｃに接続され、ゲートをバイアス信号が供給される端子６６に接続されてカレントミラー回路を構成している。
【００２８】
ここで、図２（Ａ）の切り替え制御信号がローレベルであり、図２（Ｃ）の切断タイミング信号がローレベル、図２（Ｅ）のパワーアンプ１２用のバイアス電流が大なるとき、スイッチ６２，６４はオンし、ＦＥＴＭ４１，Ｍ４２とＦＥＴＭ５１，Ｍ５２それぞれで構成される差動回路には正帰還が行われる。この正帰還は端子６０ａ，６０ｂ間に入力されるオーディオ信号の振幅が微少であるときＦＥＴＭ６０，Ｍ６２に流れる電流を小さくするために行われる。
【００２９】
このとき、ＦＥＴＭ４１，Ｍ４２の構成する差動回路の出力はＦＥＴＭ４１のドレインからｎチャネルＦＥＴＭ６２のゲートに供給され、ＦＥＴＭ５１，Ｍ５２の構成する差動回路の出力はＦＥＴＭ５７のドレインからＦＥＴＭ６０のゲートに供給される。ＦＥＴＭ６０，Ｍ６２はシングルエンドプッシュプル構成とされており、出力端子７０を通してオーディオ信号が出力される。
【００３０】
切り替え制御信号がローレベルからハイレベルに変化すると、図２（Ｃ）の切断タイミング信号がハイレベルとなってスイッチ６２，６４はオフし、正帰還は切断される。その後、図２（Ｅ）のパワーアンプ１２用のバイアス電流が徐々に減少し、最終的にＦＥＴＭ４１，Ｍ４２とＦＥＴＭ５１，Ｍ５２それぞれが構成する差動回路は動作を停止するため、出力端子７０の電位が徐々に電源Ｖｃｃの電位または接地電位となる。従って、パワーアンプの切り替えを行う際に発生するショックノイズの発生を抑えることができる。
【００３１】
【発明の効果】
上述の如く、請求項１に記載の発明によれば、パワーアンプの切り替えを行う際に発生するショックノイズを低減でき、２つのパワーアンプを切り替える制御を行うことができる。
【００３２】
請求項２に記載の発明によれば、請求項１の発明を実現できる。
【図面の簡単な説明】
【図１】本発明のショックノイズ低減回路の一実施例の回路図である。
【図２】図１の回路各部の信号波形図である。
【図３】本発明のショックノイズ低減回路を適用したパワーアンプの出力段の一実施例の回路図である。
【図４】オーディオ用パワーアンプの一例のブロック図である。
【図５】従来のパワーアンプの出力段の一例の回路図である。
【符号の説明】
４２  積分器
４４  反転回路
４６，４８  コンパレータ
５２  定電流源
Ｍ３０〜Ｍ６６  ＦＥＴ
Ｒ１〜Ｒ３  抵抗
【図１】
0004182819.tif 000002
【図２】
0004182819.tif 000003
【図３】
0004182819.tif 000004
【図４】
0004182819.tif 000005
【図５】
0004182819.tif 000006