(57)【特許請求の範囲】
【請求項１】
スタンバイ及びアクティブ時に高電圧のレベルを検出することによって前記高電圧のレベルが所望のレベルより低い場合に前記高電圧のレベルを昇圧するためのスタンバイ高電圧発生手段と、
アクティブ命令が印加されると、パルス信号、及び、前記高電圧のレベルが所望のレベルより低いのか高いのかを示すアクティブ高電圧検出信号を発生し、前記アクティブ高電圧検出信号に応答して制御信号のレベルを変更し、前記制御信号に応答して昇圧能力を変更し、前記パルス信号に応答して前記高電圧のレベルを昇圧するアクティブ高電圧発生手段とを備え、
前記アクティブ高電圧発生手段は、
前記制御信号に応答して前記昇圧能力を変更し、前記パルス信号に応答して前記高電圧を昇圧するための可変昇圧回路と、
前記アクティブ命令が印加されると前記高電圧のレベルが所望のレベルより低いか否かを検出してアクティブ高電圧検出信号を発生するためのアクティブ高電圧検出回路と、
前記アクティブ命令が印加されると前記アクティブ高電圧検出信号に応答して前記制御信号のレベルを変更するための可変容量制御信号発生回路と、
前記アクティブ命令が印加されると前記パルス信号を発生するパルス信号発生手段と、
を備えることを特徴とする高電圧発生回路。
【請求項２】
前記アクティブ高電圧発生手段は、前記アクティブ高電圧検出信号に応答してイネーブルされて、前記パルス信号に応答して前記高電圧を昇圧するためのアクティブ高電圧昇圧回路をさらに備えることを特徴とする請求項１に記載の高電圧発生回路。
【請求項３】
前記可変昇圧回路は、
前記パルス信号のうち第１パルス信号に応答して昇圧ノードを昇圧するための第１昇圧回路と、
前記制御信号に応答して昇圧能力を変更して前記パルス信号のうち前記第１パルス信号と反対の位相を有する第２パルス信号に応答して前記昇圧ノードを昇圧するための第２昇圧回路と、
前記昇圧ノードの電圧が前記高電圧のレベルより大きい場合に前記高電圧を昇圧するための第３昇圧回路と、
を備えることを特徴とする請求項１に記載の高電圧発生回路。
【請求項４】
前記第２昇圧回路は、前記昇圧ノードと前記第２パルス信号との間に直列連結された第１キャパシタ及びＣＭＯＳ伝送ゲートを備え、
前記ＣＭＯＳ伝送ゲートは、並列連結された第１ＰＭＯＳトランジスタと第１ＮＭＯＳトランジスタを備え、前記第１ＮＭＯＳトランジスタのゲートに電源電圧が印加され、前記第１ＰＭＯＳトランジスタのゲートに前記制御信号が印加されることを特徴とする請求項３に記載の高電圧発生回路。
【請求項５】
前記アクティブ高電圧検出回路は、
電源電圧と接地電圧との間に直列連結されて、各々のゲートに接地電圧、前記高電圧、前記アクティブ命令、及び前記高電圧が印加される第２ＰＭＯＳトランジスタ、及び第２、３、４ＮＭＯＳトランジスタを備え、前記第２、３ＮＭＯＳトランジスタの共通ノードを通して検出信号を発生する電圧フォロアと、
前記検出信号を反転するとともにバッファリングして前記アクティブ高電圧検出信号を発生するインバータと、
を備えることを特徴とする請求項１に記載の高電圧発生回路。
【請求項６】
前記可変容量制御信号発生回路は、
前記アクティブ命令が検出されると所定時間後に所定のパルス幅を有したアクティブ命令検出信号を発生するためのアクティブ命令検出信号発生回路と、
ダウン信号に応答して前記制御信号のレベルを高めるためのプルアップ回路と、
アップ信号に応答して前記制御信号のレベルを低めるためのプルダウン回路と、
前記アクティブ命令が印加されないと前記プルアップ回路をオフするための前記ダウン信号を発生し、前記アクティブ命令が印加されて前記アクティブ高電圧検出信号が発生されないと前記プルアップ回路をオンするための前記ダウン信号を発生し、前記アクティブ命令検出信号がリセットされると前記ダウン信号をリセットするためのダウン信号発生回路と、
前記アクティブ命令が印加されないと前記プルダウン回路をオフするための前記アップ信号を発生し、前記アクティブ命令が印加されて前記アクティブ高電圧検出信号が発生されると前記プルダウン回路をオンするための前記アップ信号を発生し、前記アクティブ命令検出信号がリセットされると前記アップ信号をリセットするためのアップ信号発生回路と、
を備えることを特徴とする請求項１に記載の高電圧発生回路。
【請求項７】
前記可変容量制御信号発生回路は、前記制御信号をフィルタリングして前記制御信号の上昇及び下降傾斜を調節するためのループフィルタをさらに備えることを特徴とする請求項１に記載の高電圧発生回路。
【請求項８】
前記ループフィルタは、
前記制御信号と接地電圧間に連結された抵抗及び第２キャパシタを備え、
前記抵抗と第２キャパシタの共通ノードを通してフィルタリングされた前記制御信号を発生することを特徴とする請求項７に記載の高電圧発生回路。
【請求項９】
制御信号に応答して昇圧能力を変更し、前記制御信号に応答して変更される昇圧能力で、アクティブ命令に応答して発生される反対位相の第１、２パルス信号に応答して高電圧を昇圧するための可変昇圧手段と、
前記アクティブ命令が印加されると前記高電圧のレベルが所望のレベルより低いか否かを検出してアクティブ高電圧検出信号を発生するためのアクティブ高電圧検出手段と、
前記アクティブ命令が印加されると前記アクティブ高電圧検出信号に応答して前記制御信号のレベルを変更するための可変容量制御信号発生手段と、
を備えることを特徴とする高電圧発生回路。
【請求項１０】
前記高電圧発生回路は、前記アクティブ高電圧検出信号に応答してイネーブルされて、前記第１、２パルス信号に応答して前記高電圧を昇圧するためのアクティブ高電圧昇圧回路をさらに備えることを特徴とする請求項９に記載の高電圧発生回路。
【請求項１１】
前記可変昇圧回路は、
前記第１パルス信号に応答して昇圧ノードを昇圧するための第１昇圧回路とと、
前記制御信号に応答して昇圧能力を変更し、前記第２パルス信号に応答して前記昇圧ノードを昇圧するための第２昇圧回路と、
前記昇圧ノードの電圧が前記高電圧のレベルより大きな場合に前記高電圧を昇圧するための第３昇圧回路と、
を備えることを特徴とする請求項９に記載の高電圧発生回路。
【請求項１２】
前記第２昇圧回路は、前記昇圧ノードと前記第２パルス信号との間に直列連結された第１キャパシタ及びＣＭＯＳ伝送ゲートを備え、
前記ＣＭＯＳ伝送ゲートは、並列連結された第１ＰＭＯＳトランジスタと第１ＮＭＯＳトランジスタを備え、前記第１ＮＭＯＳトランジスタのゲートに電源電圧が印加され、前記第１ＰＭＯＳトランジスタのゲートに前記制御信号が印加されることを特徴とする請求項１１に記載の高電圧発生回路。
【請求項１３】
前記アクティブ高電圧検出回路は、
電源電圧と接地電圧との間に直列連結されて、各々のゲートに接地電圧、前記高電圧、前記アクティブ命令、及び前記高電圧が印加される第２ＰＭＯＳトランジスタ、及び第２、３、４ＮＭＯＳトランジスタを備え、前記第２、３ＮＭＯＳトランジスタの共通ノードを通して検出信号を発生する電圧フォロアと、
前記検出信号を反転するとともにバッファリングして前記アクティブ高電圧検出信号を発生するインバータと、
を備えることを特徴とする請求項９に記載の高電圧発生回路。
【請求項１４】
前記可変容量制御信号発生回路は、
前記アクティブ命令が検出されると所定時間後に所定のパルス幅を有するアクティブ命令検出信号を発生するためのアクティブ命令検出信号発生回路と、
ダウン信号に応答して前記制御信号のレベルを高めるためのプルアップ回路と、
アップ信号に応答して前記制御信号のレベルを低めるためのプルダウン回路と、
前記アクティブ命令が印加されないと前記プルアップ回路をオフするための前記ダウン信号を発生し、前記アクティブ命令が印加されて前記アクティブ高電圧検出信号が発生されないと前記プルアップ回路をオンするための前記ダウン信号を発生し、前記アクティブ命令検出信号がリセットされると前記ダウン信号をリセットするためのダウン信号発生回路と、
前記アクティブ命令が印加されないと前記プルダウン回路をオフするための前記アップ信号を発生し、前記アクティブ命令が印加されて前記アクティブ高電圧検出信号が発生されると前記プルダウン回路をオンするための前記アップ信号を発生し、前記アクティブ命令検出信号がリセットされると前記アップ信号をリセットするためのアップ信号発生回路を備えることを特徴とする請求項９に記載の高電圧発生回路。
【請求項１５】
前記可変容量制御信号発生回路は、前記制御信号をフィルタリングして前記制御信号の上昇及び下降傾斜を調節するためのループフィルタをさらに備えることを特徴とする請求項９に記載の高電圧発生回路。
【請求項１６】
前記ループフィルタは、前記制御信号と接地電圧との間に連結された抵抗及び第２キャパシタを備え、前記抵抗と第２キャパシタの共通ノードを通してフィルタリングされた前記制御信号を発生することを特徴とする請求項１５に記載の高電圧発生回路。
【請求項１７】
アクティブ命令が印加されると互いに反対位相の第１、２パルス信号を発生し、制御信号に応答して昇圧能力を変更し、前記制御信号に応答して変更される昇圧能力で前記第１、２パルス信号に応答して前記高電圧を昇圧する段階と、
前記アクティブ命令が印加されると前記高電圧のレベルを検出してアクティブ高電圧検出信号を発生する段階と、
前記アクティブ高電圧検出信号に応答して前記制御信号のレベルを調節する段階と、
を備えることを特徴とする高電圧発生方法。
【請求項１８】
前記高電圧発生方法は、前記アクティブ高電圧検出信号に応答してイネーブルされ、前記第１、２パルス信号に応答して前記高電圧を昇圧する段階をさらに備えることを特徴とする請求項１７に記載の高電圧発生方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高電圧発生回路に係り、特に装置内部で必要とする高電圧を発生するための高電圧発生回路及び方法に関する。
【０００２】
【従来の技術】
一般に、バッテリー電源を用いる装置は、バッテリー電源より高い電圧を内部的に発生するための高電圧発生回路を備えている。
【０００３】
また、一般的な半導体メモリ装置は、外部から印加される電源電圧より高いレベルの高電圧を発生するための高電圧発生回路を備えている。
【０００４】
従来の高電圧発生回路は、スタンバイ時とアクティブ時に作動するスタンバイ高電圧発生回路とアクティブ時にのみ作動するアクティブ高電圧発生回路を備えている。このうち、アクティブ高電圧発生回路は、アクティブ命令の印加に応じて、高電圧レベルが所望のレベルより低い場合に高電圧をその所望のレベルまで昇圧する。
【０００５】
図１は、従来の高電圧発生回路のブロック図であって、従来の高電圧発生回路は、スタンバイ高電圧検出回路１０、発振器１２及びスタンバイ高電圧昇圧回路１４で構成されたスタンバイ高電圧発生回路１００と、アクティブ高電圧検出回路２０、パルス信号発生回路２２及びアクティブ高電圧昇圧回路２２で構成されたアクティブ高電圧発生回路２００とで構成されている。
【０００６】
図１に示したブロック図の各ブロックの機能を説明する。スタンバイ高電圧検出回路１０は、高電圧ＶＰＰのレベルが所望のレベルより低いか否かを検出してスタンバイ高電圧レベル検出信号ＶＰＰＳを発生する。発振器１２は、スタンバイ高電圧レベル検出信号ＶＰＰＳに応答して発振してパルス信号ＯＳＣを発生する。スタンバイ高電圧昇圧回路１４は、パルス信号ＯＳＣに応答して高電圧ＶＰＰのレベルを昇圧する。
【０００７】
アクティブ高電圧検出回路２０は、アクティブ命令ＡＣＴが印加される場合に高電圧ＶＰＰのレベルが所望のレベルより低いか否かを検出してアクティブ高電圧レベル検出信号ＶＰＰＡを発生する。パルス信号発生回路２２は、アクティブ命令ＡＣＴが印加されて高電圧レベル検出信号ＶＰＰＡが発生される場合にパルス信号Ｐ１、Ｐ２を発生する。アクティブ高電圧昇圧回路２４は、パルス信号Ｐ１、Ｐ２に応答して高電圧ＶＰＰを昇圧する。
【０００８】
図１に示したような高電圧発生回路は、アクティブ命令ＡＣＴが印加される場合に高電圧ＶＰＰのレベルが所望のレベルより低いか否かを検出してアクティブ高電圧昇圧回路２４を作動させる。ところで、アクティブ命令ＡＣＴが印加されて、高電圧ＶＰＰのレベルが所望のレベルより低いか否かを検出するまでは所定の時間がかかるので、この期間中に高電圧ＶＰＰのレベルが下降する。したがって、従来の高電圧発生回路では、アクティブ命令ＡＣＴが印加されて直ちに高電圧ＶＰＰのレベルを補償できないという問題点があった。
【０００９】
図２は、従来の他の高電圧発生回路の回路図であって、この高電圧発生回路は、図１に示したアクティブ高電圧発生回路２００の代りに、アクティブ高電圧発生回路３０、パルス信号発生回路３２、１次アクティブ高電圧発生回路３４及び２次アクティブ高電圧発生回路３６で構成されたアクティブ高電圧発生回路２１０を備えて構成されている。
【００１０】
図２に示したアクティブ高電圧発生回路の各ブロックの機能を説明する。アクティブ高電圧検出回路３０は、アクティブ命令ＡＣＴが印加されて高電圧ＶＰＰのレベルが所望のレベルより低い場合に高電圧レベル検出信号ＶＰＰＡを発生する。パルス信号発生回路３２は、アクティブ命令ＡＣＴが印加されるとパルス信号Ｐ１、Ｐ２を発生して、また、アクティブ命令ＡＣＴが印加されて高電圧レベル検出信号ＶＰＰＡが発生されるとパルス信号Ｐ１、Ｐ２を発生する。１次アクティブ高電圧発生回路３４は、パルス信号Ｐ１、Ｐ２に応答して高電圧ＶＰＰを昇圧する。２次アクティブ高電圧発生回路３６は、パルス信号Ｐ１、Ｐ２に応答して高電圧ＶＰＰを昇圧する。
【００１１】
すなわち、１次アクティブ高電圧発生回路３４は、アクティブ命令ＡＣＴが印加されるとパルス信号発生回路３２によって発生されるパルス信号Ｐ１、Ｐ２に応答して高電圧ＶＰＰを昇圧して、２次アクティブ高電圧発生回路３６はアクティブ命令ＡＣＴが印加されてアクティブ高電圧検出回路３０によって高電圧レベル検出信号ＶＰＰＡが発生されるとパルス信号発生回路３２によって発生されるパルス信号Ｐ１、Ｐ２に応答して高電圧ＶＰＰを昇圧する。
【００１２】
したがって、図２に示した高電圧発生回路は、アクティブ命令ＡＣＴが印加されると直ちに１次アクティブ高電圧発生回路３４が作動して高電圧ＶＰＰを高速で昇圧できるという長所がある。しかし、１次及び２次アクティブ高電圧発生回路３４、３６の昇圧能力を、低い電源電圧が印加される場合を考慮して大きく設計すると、高い電源電圧が印加される場合に１次及び２次高電圧発生回路３４、３６の昇圧能力があまりに大きくなって高電圧ＶＰＰのレベルが所望のレベルよりさらに高く昇圧される場合がある。
【００１３】
すなわち、図２に示した高電圧発生回路は、電源電圧のレベルによって昇圧能力が変わることによって高電圧ＶＰＰのレベルが変わるという問題点があった。
【００１４】
【発明が解決しようとする課題】
本発明の目的は、アクティブ時に高電圧を高速で補償できて電源電圧のレベルに関係なく安定して高電圧を発生できる高電圧発生回路を提供することにある。
【００１５】
本発明の他の目的は、前記目的を達成するための高電圧発生回路の高電圧発生方法を提供することにある。
【００１６】
【課題を解決するための手段】
前記目的を達成するための本発明の高電圧発生回路は、スタンバイ及びアクティブ時に高電圧のレベルを検出することによって前記高電圧のレベルが所望のレベルより低い場合に前記高電圧のレベルを昇圧するためのスタンバイ高電圧発生手段と、前記アクティブ時にアクティブ命令が印加されると制御信号に応答して昇圧能力を変更して前記高電圧のレベルを昇圧するアクティブ高電圧発生手段とを備え、前記アクティブ高電圧発生手段は、前記高電圧のレベルが所望するレベルより低いのか高いかを検出して前記制御信号のレベルを調節することを特徴とする。
【００１７】
前記目的を達成するための本発明の他の高電圧発生回路は、制御信号に応答して昇圧能力を変更し、アクティブ命令に応答して発生される反対位相の第１、２パルス信号に応答して高電圧を昇圧するための可変昇圧手段と、前記アクティブ命令が印加されると前記高電圧のレベルが所望のレベルより低いのか否かを検出してアクティブ高電圧検出信号を発生するためのアクティブ高電圧検出手段と、前記アクティブ命令が印加されると前記アクティブ高電圧検出信号に応答して前記制御信号のレベルを変更するための可変容量制御信号発生手段を備えることを特徴とする。
【００１８】
前記他の目的を達成するための本発明の高電圧発生方法は、アクティブ命令が印加されると互いに反対位相の第１、２パルス信号を発生して、制御信号に応答して昇圧能力を変更し、前記第１、２パルス信号に応答して前記高電圧を昇圧する段階と、前記アクティブ命令が印加されると前記高電圧のレベルを検出してアクティブ高電圧検出信号を発生する段階と、前記アクティブ高電圧検出信号に応答して前記制御信号のレベルを調節する段階とを備えることを特徴とする。
【００１９】
【発明の実施の形態】
以下、添付した図面を参考として本発明の高電圧発生回路及び方法を説明する。
【００２０】
図３は、本発明の高電圧発生回路の実施例のブロック図であって、この高電圧発生回路では、図１に示したアクティブ高電圧発生回路２００の代りに、アクティブ高電圧検出回路４０、可変容量制御信号発生回路４２、パルス信号発生回路４４、及び可変昇圧回路４６で構成されたアクティブ高電圧発生回路３００を備えて構成されている。
【００２１】
図３に示したブロック各々の動作を説明する。アクティブ高電圧検出回路４０は、アクティブ命令ＡＣＴが印加されて高電圧ＶＰＰのレベルが所望のレベルより低い場合に高電圧レベル検出信号ＶＰＰＡを発生する。例えば、アクティブ高電圧検出回路４０は、高電圧ＶＰＰのレベルが所望のレベルより低い場合に“ハイ”レベルの高電圧レベル検出信号ＶＰＰＡを発生する。可変容量制御信号発生回路４２は、アクティブ命令ＡＣＴが発生されると高電圧レベル検出信号ＶＰＰＡに応答して制御信号ＶＣの電圧レベルを変化させる。例えば、アクティブ命令ＡＣＴが発生されて“ハイ”レベルの高電圧レベル検出信号ＶＰＰＡが発生されると、可変容量制御信号発生回路４２は、制御信号ＶＣの電圧レベルを低め、“ロー”レベルの高電圧レベル検出信号ＶＰＰＡが発生されると、可変容量制御信号発生回路４２は、制御信号ＶＣの電圧レベルを高める。パルス信号発生回路４４は、アクティブ命令ＡＣＴが印加されるとパルス信号ｐ１、ｐ２を発生する。
【００２２】
可変昇圧回路４６は、制御信号ＶＣに応答して昇圧能力が変化し、パルス信号Ｐ１、Ｐ２に応答して高電圧ＶＰＰを昇圧する。例えば、制御信号ＶＣの電圧レベルが低ければ可変昇圧回路４６の昇圧能力が大きくなって、制御信号ＶＣの電圧レベルが高ければ可変昇圧回路４６の昇圧能力が小さくなる。したがって、可変昇圧回路４６は、高電圧ＶＰＰのレベルが所望のレベルより低ければ制御信号ＶＣに応答して昇圧能力を大きくして高電圧ＶＰＰを昇圧して、高電圧ＶＰＰのレベルが所望のレベルより高ければ制御信号ＶＣに応答して昇圧能力を小さくして高電圧ＶＰＰを昇圧する。すなわち、可変昇圧回路４６は、アクティブ命令ＡＣＴが印加されると、それに応じて高電圧ＶＰＰを直ちに昇圧することができる。
【００２３】
したがって、本発明のアクティブ高電圧発生回路によれば、可変昇圧回路４６は、アクティブ命令ＡＣＴが印加されると時間遅延なしに昇圧動作を直ちに実行することができる。
【００２４】
また、本発明の高電圧発生回路は、低い電源電圧が印加される場合を考慮して設計された場合に高い電源電圧が印加されても、可変昇圧回路４６の昇圧能力が変化することによって、安定した高電圧ＶＰＰを発生することができる。
【００２５】
図４は、図３に示したアクティブ高電圧検出回路の実施例の回路図であって、このアクティブ高電圧検出回路は、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、及びインバータＩ１、Ｉ２、Ｉ３で構成されている。
【００２６】
図４に示した回路の構成を説明する。電源電圧ＶＣＣとノードＡとの間に直列連結され、接地電圧と高電圧ＶＰＰが各々印加されるゲートを有するＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１、ノードＡと接地電圧間に直列連結され、アクティブ命令ＡＣＴと高電圧ＶＰＰが各々印加されるゲートを有するＮＭＯＳトランジスタＮ２、Ｎ３、及びノードＡの信号を反転するとともにバッファリングして高電圧検出信号ＶＰＰＡを発生するための直列連結されたインバータＩ１、Ｉ２、Ｉ３で構成されている。
【００２７】
図４に示したＰＭＯＳトランジスタＰ１、及びＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３は電圧フォロアを構成する。
【００２８】
図４に示したアクティブ高電圧検出回路は、高電圧ＶＰＰが所望の高電圧レベルより高ければ“ロー”レベルの高電圧レベル検出信号ＶＰＰＡを発生して、高電圧ＶＰＰが所望する高電圧レベルより低ければ“ハイ”レベルの高電圧レベル検出信号ＶＰＰＡを発生する。
【００２９】
図５は、図３に示した可変容量制御信号発生回路の実施例のブロック図であって、この可変容量制御信号発生回路は、アクティブ命令検出回路５０、アップ／ダウン制御信号発生回路５２、ＰＭＯＳトランジスタＰ２、及びＮＭＯＳトランジスタＮ４で構成されている。
【００３０】
ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ４は、電源電圧ＶＣＣと接地電圧との間に直列連結されて各々のゲートにダウン信号ＤＮとアップ信号ＵＰが印加されるように構成されている。
【００３１】
図５に示した回路の動作を説明する。アクティブ命令検出回路５０は、アクティブ命令ＡＣＴが印加されると所定の時間遅延の後にアクティブ命令ＡＣＴの“ハイ”レベルへの遷移を検出して所定のパルス幅を有するパルス信号であるアクティブ命令検出信号ＰＤＥＴを発生する。アップ／ダウン制御信号発生回路５２は、アクティブ命令検出信号ＰＤＥＴが発生されない場合には“ロー”レベルのアップ信号ＵＰと“ハイ”レベルのダウン信号ＤＮを発生してＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ４をオフする。そして、アクティブ命令検出信号ＰＤＥＴが発生し、高電圧ＶＰＰが所望の高電圧レベルより低い場合に“ハイ”レベルの高電圧レベル検出信号ＶＰＰＡが発生されると“ハイ”レベルのアップ信号ＵＰ及びダウン信号ＤＮを発生する。このとき、ＮＭＯＳトランジスタＮ４がオンされて制御信号ＶＣのレベルを低める。一方、高電圧ＶＰＰが所望の高電圧レベルより高い場合に“ロー”レベルの高電圧レベル検出信号ＶＰＰＡが発生されると“ロー”レベルのアップ信号ＵＰ及びダウン信号ＤＮを発生する。このとき、ＰＭＯＳトランジスタＰ２がオンされて制御信号ＶＣのレベルを高める。
【００３２】
この場合において、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ４の抵抗値が大きいので、制御信号ＶＣは徐々に上昇したり下降したりする。
【００３３】
図６は、図５に示したアップ／ダウン制御信号発生回路の実施例の回路図であって、このアップ／ダウン制御信号発生回路は、ダウン信号発生回路６０、及びアップ信号ＵＰ発生回路６２で構成されている。
【００３４】
ダウン信号発生回路６０は、インバータＩ４、Ｉ５、Ｉ６、Ｉ７、及びＮＡＮＤゲートＮＡ１、ＮＡ２、ＮＡ３で構成され、アップ信号発生回路６２は、インバータＩ８、Ｉ９、及びＮＡＮＤゲートＮＡ４、ＮＡ５、ＮＡ６で構成されている。
【００３５】
図６に示した回路の動作を説明する。ダウン信号発生回路６０は、“ロー”レベルのアクティブ命令検出信号ＰＤＥＴが発生すると、ＮＡＮＤゲートＮＡ３とインバータＩ６、Ｉ７によって“ハイ”レベルのダウン信号ＤＮを発生する。
【００３６】
“ロー”レベルのアクティブ命令検出信号ＰＤＥＴと“ロー”レベルの高電圧レベル検出信号ＶＰＰＡが発生すると、ＮＡＮＤゲートＮＡ１は“ロー”レベルの信号を発生して、ＮＡＮＤゲートＮＡ２は“ハイ”レベルの信号を発生する。この状態で、アクティブ命令検出信号ＰＤＥＴが“ロー”レベルから“ハイ”レベルに遷移すると、ＮＡＮＤゲートＮＡ３とインバータＩ６、Ｉ７は、“ロー”レベルのダウン信号ＤＮを発生する。そして、アクティブ命令検出信号ＰＤＥＴが“ハイ”レベルから“ロー”レベルに遷移すると、ＮＡＮＤゲートＮＡ３とインバータＩ６、Ｉ７は、“ロー”レベルから“ハイ”レベルに遷移するダウン信号ＤＮを発生する。
【００３７】
“ロー”レベルのアクティブ命令検出信号ＰＤＥＴと“ハイ”レベルの高電圧レベル検出信号ＶＰＰＡが発生すると、ＮＡＮＤゲートＮＡ１は“ハイ”レベルの信号を発生して、ＮＡＮＤゲートＮＡ２は“ロー”レベルの信号を発生する。この状態で、アクティブ命令検出信号ＰＤＥＴが“ロー”レベルから“ハイ”レベルに遷移すると、ＮＡＮＤゲートＮＡ３とインバータＩ６、Ｉ７は“ハイ”レベルのダウン信号ＤＮを発生する。
【００３８】
ダウン信号発生回路６０は、アクティブ命令が印加されてアクティブ命令検出信号ＰＤＥＴが発生すると、アクティブ命令検出信号ＰＤＥＴの上昇エッジで高電圧レベル検出信号ＶＰＰＡが“ハイ”レベルであれば“ハイ”レベルのダウン信号ＤＮを発生して、“ロー”レベルであれば“ロー”レベルのダウン信号ＤＮを発生する。そして、アクティブ命令検出信号ＰＤＥＴが“ハイ”レベルから“ロー”レベルにリセットされると、ダウン信号発生回路６０は、ダウン信号ＤＮを“ハイ”レベルにリセットする。
【００３９】
アップ信号発生回路６２の作動は、上述したダウン信号発生回路６０の説明を参考とすれば容易に理解されることである。
【００４０】
図７Ａ、Ｂは、図５に示した可変容量制御信号発生回路の動作を説明するための動作タイミング図であって、図７Ａは“ハイ”レベルの高電圧レベル検出信号ＶＰＰＡが印加される場合の動作タイミング図を、図７Ｂは“ロー”レベルの高電圧レベル検出信号ＶＰＰＡが印加される場合の動作タイミング図を示す。
【００４１】
図７Ａ、Ｂに示したように、アクティブ命令ＡＣＴが印加されない場合は、“ロー”レベルのアップ信号ＵＰと“ハイ”レベルのダウン信号ＤＮが発生される。アクティブ命令検出信号ＰＤＥＴは、アクティブ命令ＡＣＴが発生してから所定時間が経過した後に発生するパルス信号であって、高電圧レベル検出信号ＶＰＰＡの発生タイミングから遅延して発生するパルス信号である。
【００４２】
図７Ａに示したように、アクティブ命令ＡＣＴが発生しアクティブ命令検出信号ＰＤＥＴが“ロー”レベルから“ハイ”レベルに遷移する場合に、“ハイ”レベルの高電圧レベル検出信号ＶＰＰＡが検出されると“ハイ”レベルのアップ信号ＵＰが発生し、ダウン信号ＤＮは“ハイ”レベルに維持される。アクティブ命令検出信号ＰＤＥＴが“ハイ”レベルから“ロー”レベルに遷移するとアップ信号ＵＰが“ハイ”レベルから“ロー”レベルに遷移する。
【００４３】
図７Ｂに示したように、アクティブ命令ＡＣＴが発生しアクティブ命令検出信号ＰＤＥＴが“ロー”レベルから“ハイ”レベルに遷移する場合に、“ロー”レベルの高電圧レベル検出信号ＶＰＰＡが検出されると“ロー”レベルのダウン信号ＤＮが発生し、アップ信号ＵＰは“ロー”レベルに維持される。アクティブ命令検出信号ＰＤＥＴが“ハイ”レベルから“ロー”レベルに遷移するとダウン信号ＤＮが“ロー”レベルから“ハイ”レベルに遷移する。
【００４４】
図８は、図３に示した可変容量制御信号発生回路の他の実施例の回路図であって、この可変容量制御信号発生回路は、図５に示した可変容量制御信号発生回路に対して、抵抗Ｒ１、Ｒ２、及びキャパシタＣ１で構成されたループフィルタ６４を追加して構成されている。
【００４５】
図８に示した可変容量制御信号発生回路は、高電圧レベル検出信号ＶＰＰＡに応答してノードＢで制御信号を発生する。ところで、ノードＢで発生する制御信号にはノイズ成分が含まれうる。ループフィルタ６４は、ノードＢで発生した制御信号に含まれるノイズ成分を除去して制御信号ＶＣを発生する。また、ループフィルタ６４のキャパシタＣ１のキャパシタンスを調節することによって制御信号ＶＣの傾斜を調節することができる。
【００４６】
図９は、図３に示した可変昇圧回路の実施例の回路図であって、この可変昇圧回路は、ダイオード構成のＮＭＯＳトランジスタＮＤ１、ＮＤ２、キャパシタＣ２、及びＣＭＯＳ伝送ゲートＴで構成されている。
【００４７】
図９に示した回路は、パルス信号ｐ１印加端子に連結されたゲートとドレーン及びノードＣに連結されたソースを有するＮＭＯＳトランジスタＮＤ１、ノードＣに連結されたゲートとドレーン及び高電圧ＶＰＰ発生端子に連結されたソースを有するＮＭＯＳトランジスタＮＤ２、ノードＣとパルス信号ｐ２印加端子との間に直列連結されたキャパシタ及びＣＭＯＳ伝送ゲートＴで構成されている。ＣＭＯＳ伝送ゲートを構成するＰＭＯＳトランジスタのゲートには制御信号ＶＣが印加されて、ＮＭＯＳトランジスタのゲートには電源電圧ＶＣＣが印加されて構成されている。
【００４８】
図９に示した回路の動作を説明する。パルス信号ｐ１、ｐ２は、図３に示したパルス信号発生回路４４によってアクティブ命令ＡＣＴが印加される場合に、図１０に示したように互いに反対の位相を有するように発生される。
【００４９】
すなわち、パルス信号ｐ１は、アクティブ命令ＡＣＴが“ロー”レベルから“ハイ”レベルに遷移すると“ハイ”レベルから“ロー”レベルに遷移して、アクティブ命令ＡＣＴが“ハイ”レベルから“ロー”レベルに遷移すると“ロー”レベルから“ハイ”レベルに遷移する。パルス信号ｐ２は、アクティブ命令ＡＣＴが“ロー”レベルから“ハイ”レベルに遷移すると“ロー”レベルから“ハイ”レベルに遷移し、その後、所定時間が経過した後に“ロー”レベルに遷移する。
【００５０】
“ハイ”レベルと“ロー”レベルのパルス信号ｐ１、ｐ２が印加されると、ＮＭＯＳトランジスタＮＤ１がオンされて、キャパシタＣ２には、電源電圧ＶＣＣからＮＭＯＳトランジスタＮＤ１のスレショルド電圧Ｖｔを差し引いた電圧が充電される。
【００５１】
“ロー”レベルと“ハイ”レベルのパルス信号ｐ１、ｐ２が印加されると、ＮＭＯＳトランジスタＮＤ１はオフされて、ノードＣは電圧（２ＶＣＣ−Ｖｔ）×α（αは制御信号ＶＣの関数である）に昇圧される。この際、制御信号ＶＣの電圧レベルが低ければノードＣの電圧が高速で昇圧され、制御信号ＶＣの電圧レベルが高ければ低速で昇圧される。したがって、ノードＣの電圧が高電圧ＶＰＰより高いレベルに昇圧されるとＮＭＯＳトランジスタＮＤ２がオンされて高電圧ＶＰＰを昇圧する。
【００５２】
図９の構成において、ＣＭＯＳ伝送ゲートＴを構成するＰＭＯＳトランジスタにのみ制御信号ＶＣを印加した理由は、パルス信号ｐ２が“ロー”レベルから“ハイ”レベルに遷移する場合にはキャパシタンスを制御しなければならない必要があるが、パルス信号ｐ２が“ハイ”レベルから“ロー”レベルに遷移する場合にはキャパシタンスを制御する必要がないためである。すなわち、図９の可変昇圧回路は、ＮＭＯＳトランジスタＮＤ１を通してキャパシタＣ２に電圧を充電する場合にはキャパシタンスを制御する必要がないので、ＣＭＯＳ伝送ゲートＴを構成するＮＭＯＳトランジスタのゲートに電源電圧ＶＣＣを印加して常にオン状態を維持させたものである。
【００５３】
図１１は、図９に示した可変昇圧回路の制御信号ＶＣの変化による昇圧電流Ｉｐの変化を示すグラフである。ここで、昇圧電流Ｉｐは、パルス信号ｐ１が“ハイ”レベルから“ロー”レベルに遷移され、パルス信号ｐ２が“ロー”レベルから“ハイ”レベルに遷移される際に、キャパシタンスＣを通して流れる電流をいう。
【００５４】
制御信号ＶＣの大きさが増加するによってＣＭＯＳ伝送ゲートＴを構成するＰＭＯＳトランジスタのチャネルが次第に閉められるようになる。すなわち、ノードＣの昇圧電圧が減少する。したがって、制御信号ＶＣの大きさが小さい場合にはノードＣの昇圧電圧が増加してパルス信号ｐ２によって昇圧される昇圧電流の量が大きく、制御信号ＶＣの大きさが大きな場合には昇圧電圧が減少して昇圧される昇圧電流の量が少ない。
【００５５】
図１２は、前述した本発明の好適な実施形態の高電圧発生回路の動作をシミュレーションした結果を示すグラフであって、連続的なアクティブ動作を実行する場合の時間ｔに対する高電圧ＶＰＰ及び制御信号ＶＣの変化を示すグラフである。
【００５６】
図１２において、ａで示した線は、所望の高電圧ＶＰＰレベルを、ｂで示した線は所望の制御信号ＶＣのレベルを各々示して、ＶＰＰで示したグラフは高電圧ＶＰＰの変化を示し、ＶＣで示したグラフは制御信号ＶＣの変化を各々示す。
【００５７】
時間ｔの増加（経過）に伴って制御信号ＶＣが上昇、下降動作を繰り返ししながら制御信号ＶＣのレベルが徐々に増加して所望の制御信号ＶＣのレベルに一致し、そのような制御信号ＶＣの上昇、下降に応じて高電圧ＶＰＰが下降、上昇動作を繰り返しながら高電圧ＶＰＰのレベルが所望の高電圧ＶＰＰのレベルに一致する。
【００５８】
制御信号ＶＣが約３μｓで所望の制御信号ＶＣのレベルに至ると制御信号ＶＣは所望の制御信号ＶＣレベルを中心とする所定の幅内のレベルを維持しながら継続的に動作するようになり、高電圧ＶＰＰのレベルも約３μｓで所望の高電圧ＶＰＰレベルに至ると高電圧ＶＰＰは所望の高電圧ＶＰＰレベルを中心とする所定の幅内のレベルを維持しながら継続的に動作するようになる。
【００５９】
図１３は、本発明の高電圧発生回路の他の実施例のブロック図であって、この高電圧発生回路は、図３に示した高電圧発生回路のアクティブ高電圧発生回路３００にインバータＩ５及びアクティブ高電圧昇圧回路７０を追加したアクティブ高電圧発生回路３１０で構成されている。
【００６０】
図１３に示したブロック各々の機能を説明する。アクティブ高電圧昇圧回路７０は、アクティブ高電圧検出回路４０が高電圧レベル検出信号ＶＰＰＡが発生すると、パルス信号発生回路４４から出力されるパルス信号Ｐ１、Ｐ２に応答して高電圧ＶＰＰを昇圧する。
【００６１】
図１３に示した高電圧発生回路では、アクティブ命令ＡＣＴが印加されると可変昇圧回路４６が動作して高電圧ＶＰＰを昇圧して、アクティブ高電圧昇圧回路７０は、アクティブ高電圧検出回路４０によって高電圧ＶＰＰが所望の高電圧レベルより低いことが検出されると高電圧ＶＰＰを昇圧する。
【００６２】
図１３に示した高電圧発生回路は、アクティブ時に可変昇圧回路４６が動作して高電圧ＶＰＰを遅延なしに昇圧して、その後、高電圧ＶＰＰが所望の高電圧レベルより低いことが検出されるとアクティブ高電圧昇圧回路７０が動作して高電圧ＶＰＰを昇圧することによってさらに安定した高電圧ＶＰＰを発生することができる。
【００６３】
以上、本発明の望ましい実施例を参照して説明したが、当業者であれば特許請求の範囲に記載された本発明の思想から逸脱しない範囲内で本発明を多様に修正及び変更することができるであろう。
【００６４】
【発明の効果】
本発明の高電圧発生回路によれば、アクティブ命令の印加に応答して可変昇圧回路によって高電圧を直ちに昇圧することができる。
【００６５】
また、制御信号によって可変昇圧回路の昇圧能力が調節されることによって電源電圧のレベルに関係なく安定した高電圧を発生することができる。
【図面の簡単な説明】
【図１】従来の高電圧発生回路の実施例のブロック図である。
【図２】従来の高電圧発生回路の他の実施例の回路図である。
【図３】本発明の高電圧発生回路の実施例のブロック図である。
【図４】図３に示したアクティブ高電圧検出回路の実施例の回路図である。
【図５】図３に示した可変容量制御信号発生回路の実施例のブロック図である。
【図６】図５に示したアップ／ダウン信号制御信号発生回路の実施例の回路図である。
【図７Ａ】、
【図７Ｂ】図５に示した可変容量制御信号発生回路の作動を説明するための作動タイミング図である。
【図８】図３に示した可変容量制御信号発生回路の他の実施例のブロック図である。
【図９】図３に示した可変昇圧回路の実施例の回路図である。
【図１０】アクティブ命令及びパルス信号の実施例のタイミング図である。
【図１１】図９に示した可変昇圧回路の制御信号ＶＣの変化による昇圧電流Ｉｐの変化を示すグラフである。
【図１２】本発明の高電圧発生回路の作動をシミュレーションしたグラフである。
【図１３】本発明の高電圧発生回路の他の実施例のブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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