(57)【特許請求の範囲】
【請求項１】
積層されて基板（１）の凸部（ＶＯ）を形成する上部ソース／ドレイン領域（Ｓ／ＤＯ）、ボディ領域（ＫＡ）、および下部ソース／ドレイン領域（Ｓ／ＤＵ）と、
上記凸部（ＶＯ）の第１の側面領域（Ｆ１）に隣接するゲート絶縁体（ＧＤ）と、
上記ゲート絶縁体（ＧＤ）に隣接するゲート電極（ＧＡ）と、
上記ボディ領域（ＫＡ）において、上記凸部（ＶＯ）の第２の側面領域（Ｆ２）に隣接するようにパターニングされた導電層（Ｌ）とを有し、
上記凸部（ＶＯ）の第１の側面領域（Ｆ１）と上記凸部（ＶＯ）の第２の側面領域（Ｆ２）とが対向するＭＯＳトランジスタにおいて、
上記導電層（Ｌ）は、上記ゲート電極（ＧＡ）に隣接するとともに上記凸部（ＶＯ）を上記第１の側面領域（Ｆ１）の側の側面から取り囲むようにパターニングされ、上記ボディ領域（ＫＡ）とそれに関連するゲート電極（ＧＡ）との間が導電性接続され、
上記凸部（ＶＯ）の平面形状は四角形であり、
上記凸部（ＶＯ）は、互いに対向する第３の側面領域および第４の側面領域を有し、
上記凸部（ＶＯ）の上記第３の側面領域および第４の側面領域には、それぞれ、絶縁体（Ｉ）が配され、
上記導電層（Ｌ）は、上記凸部（ＶＯ）を上記第３の側面領域および第４の側面領域の側の側面から取り囲むようにパターニングされ、上記絶縁体（Ｉ）により上記凸部（ＶＯ）の上記第３の側面領域および第４の側面領域から隔離されていることを特徴とするＭＯＳトランジスタ。
【請求項２】
請求項１に記載のＭＯＳトランジスタを各々有するメモリーセルと、上記ＭＯＳトランジスタに接続されたコンデンサとを有し、
上記ＭＯＳトランジスタの上記凸部（ＶＯ）は、縦横に配列され、
縦列の１つに沿って配された上記ＭＯＳトランジスタの上記導電層（Ｌ）および上記ゲート電極（ＧＡ）は、縦列に平行に延びるワードライン（Ｗ）の一部であることを特徴とするＤＲＡＭセル構成体。
【請求項３】
上記下部ソース／ドレイン領域（Ｓ／ＤＵ）の一部は、上記凸部（ＶＯ）の下方に配され、上記基板（１）の表面（Ｓ）に隣接し、
上記横列のうちの１つに沿って互いに平行に延びる第１の隔離溝（Ｇ１）が配され、上記第１の隔離溝（Ｇ１）を横切るように互いに隣り合う上記下部ソース／ドレイン領域（Ｓ／ＤＵ）は、上記第１の隔離溝（Ｇ１）により互いから隔離されており、
上記基板（１）において、２つの隣り合う第１の隔離溝（Ｇ１）の間に、上記コンデンサのキャパシタ絶縁体（ＫＤ）が配されて上記コンデンサのストレージノード（Ｋ）が満たされた凹部（Ｖ）が配され、
上記ストレージノード（Ｋ）は、上記凹部（Ｖ）の上部領域において、上記下部ソース／ドレイン領域（Ｓ／ＤＵ）の一部に隣接することを特徴とする請求項２に記載のＤＲＡＭセル構成体。
【請求項４】
上記第１の隔離溝（Ｇ１）に沿って互いに隣り合う上記下部ソース／ドレイン領域（Ｓ／ＤＵ）は、上記凹部（Ｖ）により互いに隔離されていることを特徴とする請求項３に記載のＤＲＡＭセル構成体。
【請求項５】
上記第１の隔離溝（Ｇ１）に対して横切るように延び、上記凹部（Ｖ）の上部領域を切り取り、上記ストレージノード（Ｋ）が関連する上記下部ソース／ドレイン領域（Ｓ／ＤＵ）と上記凹部（Ｖ）の上部領域において隣接することにより、上記凹部（Ｖ）に対してオフセット配置され、上記基板（１）からは隔離されている第２の隔離溝（Ｇ２）がさらに配されていることを特徴とする請求項３または４に記載のＤＲＡＭセル構成体。
【請求項６】
上記第１の隔離溝（Ｇ１）は、それぞれ、横列のうちの１つに沿って延びており、
上記第１の側面領域（Ｆ１）は、縦列方向において平坦に配されていることを特徴とする請求項３ないし５のいずれか１項に記載のＤＲＡＭセル構成体。
【請求項７】
凸部（ＶＯ）を有する基板（１）が形成され、
ＭＯＳトランジスタの上部ソース／ドレイン領域（Ｓ／ＤＯ）と、ボディ領域（ＫＡ）と、下部ソース／ドレイン領域（Ｓ／ＤＵ）とが上記凸部（ＶＯ）において形成され、上記領域はそれらが積層されており、
上記凸部（ＶＯ）の第１の側面領域（Ｆ１）には、ゲート絶縁体（ＧＤ）が配され、
上記ゲート絶縁体（ＧＤ）に隣接するゲート電極（ＧＡ）が形成され、
上記凸部（ＶＯ）は、上記凸部（ＶＯ）の上記第１の側面領域（Ｆ１）が上記凸部（ＶＯ）の第２の側面領域（Ｆ２）と対向するように形成されたＭＯＳトランジスタの製造方法において、
上記ゲート電極（ＧＡ）と、上記ボディ領域（ＫＡ）における上記凸部（ＶＯ）の第２の側面領域（Ｆ２）とに隣接し、互いに導電接続されるように、導電層（Ｌ）は形成され、かつ上記導電層（Ｌ）は、上記凸部（ＶＯ）を上記第１の側面領域（Ｆ１）の側の側面から取り囲むようにパターニングされ、
上記凸部（ＶＯ）の平面形状は四角形であり、
上記凸部（ＶＯ）は、互いに対向する第３の側面領域および第４の側面領域を有し、
上記凸部（ＶＯ）の上記第３の側面領域および第４の側面領域には、それぞれ、絶縁体（Ｉ）が配され、
上記導電層（Ｌ）は、上記凸部（ＶＯ）を上記第３の側面領域および第４の側面領域の側の側面から取り囲むようにパターニングされ、上記絶縁体（Ｉ）により上記凸部（ＶＯ）の上記第３の側面領域および第４の側面領域から隔離されていることを特徴とするＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
本発明は、ＭＯＳトランジスタおよび該ＭＯＳトランジスタを有するＤＲＡМセル構成体に関するものである。
【０００１】
現在、ＭＯＳトランジスタは、通常、ソース・チャネル・ドレインを横方向に配列する平坦なシリコン技術に用いられるものとして知られている。この場合、達成できるチャネルの長さは、光学リトグラフィーの分解能や、パターニングおよびアライメントにおける公差に依存する。
【０００２】
ＭＯＳトランジスタは、例えば、ＤＲＡＭセル構成体、即ち、Speicherzellen-Anordnungen mit dynamischem,wahlfreiem Zugriffに用いられる。現在、ＭＯＳトランジスタおよびコンデンサを含むEin-Transistor-Speicherzelleが、ＤＲＡＭセル構成体のメモリーセルとして、独占的に用いられている。メモリーセルの情報は、コンデンサをチャージするようにして蓄積される。トランジスタがワードラインを介して駆動されているとき、コンデンサの電荷はビットラインを介して読み出されるように、コンデンサはトランジスタに接続されている。
【０００３】
一般に、ＤＲＡＭセル構成体が高密度で封入されて製造されるように試みられている。このため、ソース、チャネル領域、およびドレインがいずれかの上方に他のものが配されている垂直トランジスタとして、ＭＯＳトランジスタを形成することは都合がよい。そのようなＭＯＳトランジスタは、チャネルの長さとは独立して要求される小さな領域を有することができる。
【０００４】
そのようなＭＯＳトランジスタは、例えば、L.Risch等の“Vertical MOS Transistors with 70 nm Channel Lengths”（ESSDERC（1995），European Solid State Device Research Conference（ESSDERC）の会報，Gil-Sur-Yette，フランス，101〜104ページ）に開示されている。ＭＯＳトランジスタの下部ソース／ドレイン領域は、基板表面に隣接している。下部ソース／ドレイン領域上には、チャネル領域と基板の凸部を形成する上部ソース／ドレイン領域とが配されている。ＭＯＳトランジスタのゲート電極は、凸部を側面から取り囲んでいる。特に、そのようなＭＯＳトランジスタの不利な点は、基板から離れているチャネル領域が、チャージ電荷を蓄積し、電圧閾値が変化することである。
【０００５】
ＵＳ5,907,170は、オープンビットラインを有するＤＲＡＭ、即ち、垂直選択トランジスタおよび近接するコンデンサを含むメモリーセルに関する。選択トランジスタは、下部ソース／ドレイン領域、ボディ領域、上部ソース／ドレイン領域の連続した層により構成されて柱状に形成されている。トランジスタを制御するゲートは、上記柱の一方の側面に形成されている。その反対側の側面には、ボディラインに接続されたボディコンタクトがボディ領域に配されている。ゲートはワードラインに接続されている。ワードラインとボディラインとは、セル構成体全体を別個に配線されており、ワードラインおよびボディラインを駆動するローデコーダーに接続される。
【０００６】
ＵＳ5,559,368には、動的閾値電圧で形成されたＭＯＳフィールド効果トランジスタが開示されている。このために、ボディコンタクトおよびゲートは、互いに電気的に接続されており、従って、非常に低い閾値電圧が実現できる。これを実行するために、上記文書に記載の平坦なフィールド効果トランジスタにおいて、コンタクトホールがチャネル幅の端部に形成され、ゲートとボディ領域との間の電気導電性接続を実現している。
【０００７】
S.Assaderaghi等の“Dynamic Threshold-Voltage MOSFET(DTMOS) for Ultra-Low Voltage VLST”（IEEE Transactions on Electron Devices,vol.44,No.3,(1997),414）には、チャネル領域がＭＯＳトランジスタのゲート電極と電気的に接続されている平坦なＭＯＳトランジスタが開示されている。（ここで、また以下では、実際はチャネル領域がＭＯＳトランジスタのボディを意味する。即ち、ソース／ドレイン領域およびトランジスタのチャネルに近接する半導体材料は、ソース／ドレイン領域の伝導型（Leitfaehigkeitstyp）とは反対の伝導型によりドープ処理されたソース／ドレイン領域の半導体材料を意味する。こうして、チャネル自身はゲート電極に電気的に接続されないようにしている。）その接続は、トランジスタの可変閾値電圧に帰する。一般に、トランジスタの閾値電圧は、ソース／ドレイン領域とチャネル領域との間の電位差に依存する。上記開示されたＭＯＳトランジスタが駆動していない場合、概して、ゲート電極は０Ｖとなっており、その接続のために、チャネル領域でもまた、０Ｖとなっている。そして、ソース／ドレイン領域とチャネル領域との間の電位差は、ＭＯＳトランジスタが駆動され、ゲート電極と、従ってチャネル領域とにおいて駆動電圧のある場合よりも大きくなる。この結果、ＭＯＳトランジスタの閾値電圧は、駆動している場合より、駆動していない場合の方が大きい。ＭＯＳトランジスタにおいて駆動していない場合の大きな閾値電圧は、とりわけ小さな漏電を引き起こす。ＭＯＳトランジスタにおいて駆動している場合の小さな閾値電圧により、低い駆動電圧を用いることができる。
【０００８】
本発明は、垂直トランジスタとして配列されるＭＯＳトランジスタの上記問題に鑑みてなされたものであり、その目的は、フローティングボディ効果を回避することにある。さらに、本発明は、上記ＭＯＳトランジスタの製造方法について述べる。本発明は、上記ＭＯＳトランジスタを用いるＤＲＡＭセル構成体および該ＤＲＡＭセル構成体の製造方法についても述べる。
【０００９】
上記の問題は、請求項１に挙げた特徴を有するＭＯＳトランジスタによって解決される。
【００１０】
上記の問題は、さらに、請求項８に挙げた特徴を有するＭＯＳトランジスタの製造方法によって解決される。
【００１１】
チャネル領域は、導電性構造を介して、ゲート電極に電気的に接続されているため、チャネル領域において生成されたチャージキャリアは、流出することができる。これにより、フローティングボディ効果を回避することができる。
【００１２】
加えて、ＭＯＳトランジスタは、また、ゲート電極へのチャネル領域の接続に帰する可変の電圧閾値を有する。ＭＯＳトランジスタが駆動していない場合、チャネル領域とソース／ドレイン領域の１つとの間の電圧差が特に大きく、これにより、ＭＯＳトランジスタは、漏電量を少なくするような、特に高い電圧閾値を有する。ＭＯＳトランジスタが駆動している場合、チャネル領域とソース／ドレイン領域との間の電圧差が小さく、これにより、ＭＯＳトランジスタは、小さな電圧閾値を有し、小さな駆動電圧で駆動することができる。
【００１３】
例えば、凸部は、四角形の水平クロス部、即ち、基板表面に平行な交差部を有する。交差部は、例えば、長方形または正方形である。しかしながら、水平クロス部は、他の形状でもかまわない。例に挙げた水平クロス部は、楕円形または円形である。この場合、第１の側面領域と第２の側面領域とは、互いに併合されてエッジはない。
【００１４】
凸部の水平クロス部が四角形である場合、導電層または導電性構造がチャネルを接続しないように、凸部の第１の側面領域と第２の側面領域とは、対向することが好ましい。導電性構造は、凸部を側面から取り囲む。導電性構造を凸部におけるさらなる側面領域から隔離するために、互いに対向する２つのさらなる領域は、それぞれ、絶縁体が配されている。
【００１５】
特に小さなスペースに必要とされる上記ＭＯＳトランジスタを得るためには、以下のようにＭＯＳトランジスタを製造することが好ましい。
【００１６】
マスクとして働くパターニングされた補助層により、凸部が形成される。これにより、基板は、上記補助層に対して選択的にエッチングが施される。上記凸部の少なくとも第１の側面領域と隣接するように、ゲート絶縁体が形成される。上記ゲート絶縁体の形成前あるいは、形成後に、絶縁性材料が上記凸部の上記２つのさらなる側面領域に隣接するように配される。上記ゲート絶縁体が配された上記第１の側面領域に隣接するように、導電性材料が配される。上記の方法においては、絶縁性材料あるいは導電性材料が、上記凸部の第２の側面領域に隣接するか否かということ、および、該第２の側面領域に上記ゲート絶縁体が配されているか否かということは重要ではない。さらに以下に説明するように、導電性材料が、上記凸部の上記ゲート絶縁体が配されている上記第２の側面領域と隣り合っていれば、工程の簡略化のために好都合である。その後、上記パターニングされた補助層の水平断面の大きさが、上記凸部の上記第２の側面領域から減少する。これは、上記パターニングされた補助層に対してオフセット位置に配置されたマスクを用いて上記補助層をエッチングすることにより可能となる。その後、材料が配されてエッチバックされるスペーサーにより上記補助層は、再び拡大化する。上記スペーサーが、上記第２の側面領域において、上記凸部にのみ単独に配置され、上記凸部に隣接する材料には配置されないように、前もって行われた上記パターニングされた補助層の大きさの減少、および、上記スペーサーの厚さの減少は、お互いに調整して行われる。上記凸部における第１の側面領域内の上記スペーサーは、導電性材料上に配置される。上記２つのさらなる側面領域内の上記スペーサーは、上記絶縁性材料上に配置される。上記スペーサーにより拡大化された上記補助層は、上記絶縁性材料および上記導電性材料がエッチングされるエッチング工程の間、マスクとして作用する。これにより、上記凸部の第１の側面領域内における上記スペーサーの下に、ゲート電極が上記導電性材料から形成される。上記凸部の２つのさらなる側面領域内における上記スペーサーの下に、上記絶縁体が上記絶縁性材料から形成される。上記凸部の上記第２の側面領域内における上記スペーサーは、上記凸部にのみ単独に配置されるため、上記凸部の第２の側面領域は、このエッチングの間露出している。その後、導電性材料が配されてエッチバックされ、これにより、導電性構造が形成される。
【００１７】
上記ゲート電極の形成後の導電性材料の配置、および、上記絶縁性材料の配置は、以下のようにして達成することができる。
【００１８】
基板上に、上記補助層が配される。上記補助層は、第１のストリップタイプマスクを用いてパターニングされる。上記基板の露出している部分が、上記第１のマスクによりエッチングされ、これにより、基板上に少なくとも１つのストリップタイプ凸部が形成される。上記ゲート電極および上記導電性構造を上記基板から絶縁するために、絶縁層が基板に配される。その後、上記ゲート絶縁体が形成される。上記導電性材料が、上記補助層の下方の先端に積層されてエッチバックが施される。上記ストリップタイプ凸部に対して横断するように延びた第２のストリップタイプマスクを使用することにより、上記凸部が、上記ストリップタイプ凸部から形成されるように、少なくとも上記補助層、上記導電性材料、および、上記ストリップタイプ凸部にエッチングが施される。この工程の後に、上記凸部における上記第１の側面領域および上記第２の側面領域は、ゲート絶縁体に隣接し、そして、第２の側面領域は、上記導電性材料と隣接する。上記凸部の２つのさらなる側面領域は、露出している。その後、上記２つのさらなる側面領域に隣接するように、上記絶縁性材料が配される。その後、上述したように、上記パターニングされた補助層の大きさが、以下に“第３のマスク”と称されるマスクの使用によりさらに減少する。
【００１９】
上記ストリップタイプ凸部形成後、上記凸部を形成する前に上記絶縁性材料を配置するとこと、および、上記凸部を形成後に上記ゲート絶縁体および上記導電性材料を形成することも、本発明の範囲に含まれる。
【００２０】
上記凸部の２つのさらなる側面領域内における上記パターニングされた補助層が、上記第３のマスクにより確実に覆われるようにするために、上記マスクはストリップ形状で、上記第１のマスクに対応するが、第１のマスクに対してオフセット位置に配置されるようにしてもよい。
【００２１】
上記ＭＯＳトランジスタは、同様に本発明の基礎となる問題点を解決するＤＲＡＭセル構成体に使用されることができる。上記ＤＲＡＭセル構成体は、メモリーセルを有し、各メモリーセルは、上述の特徴を有するＭＯＳトランジスタを有し、コンデンサが上記ＭＯＳトランジスタに接続されている。上記ＭＯＳトランジスタの上記凸部は、縦横に列状に配置されている。上記縦列の１つに沿って配置されている、上記ＭＯＳトランジスタの上記導電層および上記ゲート電極は、上記縦列に沿って平行に延びているワードラインの一部となっている。
【００２２】
上述のＤＲＡＭセル構成体は、請求項１１に挙げた特徴を有する方法により製造することができる。
【００２３】
上記導電性構造は、上記縦列方向に互いに隣り合っている。
【００２４】
上記下部ソース／ドレイン領域は、その一部が上記凸部の下へ、横から突き出し、上記基板の表面と隣接するように形成されてもよい。このような下部ソース／ドレイン領域は、上記コンデンサとさらに容易に接続されることができる。
【００２５】
上記コンデンサは、例えば、上記基板上に配置されてもよい。
【００２６】
他の方法として、上記基板に凹部が形成され、その凹部にコンデンサのキャパシタ絶縁体が形成され、上記凹部は上記コンデンサのストレージノードで満たされる方法がある。上記凹部の上部領域において、上記ストレージノードが上記凸部の下に配置される上記下部ソース／ドレイン領域の一部と隣接するために、上記凹部の領域は、上記キャパシタ絶縁体によって完全には覆われない。
【００２７】
異なるＭＯＳトランジスタの下部ソース／ドレイン領域は、お互いに隔離されるように、互いに略平行に延びている隔離溝が形成される。上記隔離溝によって、上記隔離溝を横断して互いに隣り合っている上記下部ソース／ドレイン領域は、互いに隔離されている。上記凹部は、互いに隣り合う２つの隔離溝の間に配置される。上記凹部は、上記隔離溝の形成前あるいは形成後に形成される。
【００２８】
工程の簡略化のために、上記凹部は、上記凸部の形成中に形成されることが好ましい。そのために、上記基板もまた、上記ストリップタイプ凸部から上記凸部を形成する間に、エッチングされる。
【００２９】
上記隔離溝に対して互いに隣り合う上記下部ソース／ドレイン領域は、上記メモリーセルの上記コンデンサの上記凹部によって、互いに隔離されてもよい。
【００３０】
他の方法として、上記隔離溝に対して横切るように延びる隔離溝がさらに形成される方法がある。
【００３１】
上記下部ソース／ドレイン領域は、上記基板におけるドープ層のパターニングによって形成されてもよい。上記のパターニングは、上記隔離溝および上記凹部の形成、あるいは、上記のさらなる隔離溝の形成により得られる。上記ドープ層は、例えば、上記凸部の形成の前に行われる上記基板の深い埋め込みによって、形成されてもよい。また、他の方法として、エピタクシーによって上記ドープ層が形成される方法もある。
【００３２】
上記ストレージノードが、関連する上記下部ソース／ドレイン領域のみと隣り合い、隣接するメモリーセルのさらなる下部ソース／ドレイン領域とは隣り合わないために、上記キャパシタ絶縁体あるいは絶縁保護層を、上記関連する下部ソース／ドレイン領域の領域内においてのみ、カットアウトを有するように、形成することも可能である。この場合、上記ストレージノードは、上記下部ソース／ドレイン領域と隣り合う。上述のようなキャパシタ絶縁体あるいは、上述のような絶縁保護層を形成するために、上記キャパシタ絶縁体あるいは上記絶縁保護層は、最初に、上記凹部の上部領域の全体を覆う。上記上部領域の一部を覆うマスクにより、上記キャパシタ絶縁体あるいは絶縁保護層はエッチングされ、これにより上記関連する下部ソース／ドレイン領域の領域内にのみ、上記カットアウトが形成される。
【００３３】
他の方法として、上記ストレージノードは上記上部領域の全体において、上記基板と最初に隣接してもよい。これにより、上記ストレージノードは、隣り合うメモリーセルの上記ＭＯＳトランジスタの上記下部ソース／ドレイン領域にも隣接する。続いて、上記のさらなる隔離溝は、上記凹部の上記上部領域を切り取るが、上記凸部に対してオフセット位置に配置されるように形成される。これにより、上記ストレージノードは、上記凹部の上部領域において、上記関連する下部ソース／ドレイン領域のみと隣り合う。
【００３４】
工程の簡略化のために、上記隔離溝が上記ワードラインの形成中に形成されることが好ましい。そのために、上記導電性構造あるいは上記ワードライン形成のための導電性材料が、第４のストリップタイプマスクによってパターニングされ、上記絶縁層、上記基板、上記ストレージノード、上記キャパシタ絶縁体あるいは、上記保護層が、上記導電性材料に加えてエッチングされる。
【００３５】
上述の方法においては、上記隔離溝が上記横列に沿って延びるように形成される。この場合、上記凸部の上記第１の側面領域は、基本的に上記縦列の方向の面に存在する。
【００３６】
しかしながら、上記隔離溝が上記縦列の１つ沿ってそれぞれ延びるように形成されるというのも、本発明の範囲内である。
【００３７】
独立した他の方法として、上記凸部の上記第１の側面領域が、基本的に上記横列の方向の面に存在するように、上記ＤＲＡＭセル構成体を形成するという方法がある。
【００３８】
充填密度を増加させるためには、上記凸部が、本製造方法において可能な最小特徴サイズＦに相当する長さを一辺として有する正方形の水平断面を有することが好ましい。上記隔離溝もまた、上記最小特徴サイズＦに相当する幅を有することが好ましい。上記さらなる隔離溝にも同様に、上記の幅を適用する。
【００３９】
上記上部ソース／ドレイン領域は、上記凸部の形成中にパターニングされる、さらなるドープ層から形成することも可能である。上記さらなるドープ層は、埋め込み、あるいは、エピタクシーによっても形成することができる。上記上部ソース／ドレイン領域は、埋め込みによる上記凸部の形成後に形成することができる。
【００４０】
以下、用いる図のスケールは、実際のスケールとは異なるものである。
【００４１】
本実施例では、シリコンよりなる基板１を用いる。上記基板１は、厚さが約２００ｎｍである下部ドープ層Ｕと、厚さが約１００ｎｍである上部ドープ層Ｏとを有する。上記下部ドープ層Ｕおよび上記上部ドープ層Ｏは、ｎ型ドーピングがされており、ドープ濃度は約１０19ｃｍ-3である。上記基板１の残りの領域は、基本的にｐ型ドーピングがされており、ドープ濃度は約１０17ｃｍ-3である。上記下部ドープ層Ｕは、上記上部ドープ層Ｏから約３００ｎｍ離れた位置に配されている。
【００４２】
約１５０ｎｍの厚さを有する補助層Ｈは、窒化シリコンを約１５０ｎｍの厚さに積層することによって形成される。
【００４３】
上記基板１内には、約７μｍの深さを有する凹部Ｖが、マスクエッチングによって形成される。上述の凹部Ｖは、縦および横に列状に並べて配されている（図１参照）。上記凹部Ｖは、径が約１５０ｎｍである略円形の水平断面を有する。縦列に沿って互いに隣り合う凹部Ｖは、それぞれ約１５０ｎｍ離れて配されている。横列に沿って互いに隣り合う凹部Ｖは、それぞれ約３００ｎｍの距離だけ離れて配されている。
【００４４】
コンデンサのキャパシタ絶縁体ＫＤは、４ｎｍの厚さに積層され、その後、約２ｎｍの深さだけ酸化させた窒化シリコンによって、上記凹部Ｖ内に形成されている。続いて、上記凹部Ｖの下部領域は、ドープトポリシリコンが満たされ、エッチバックされる。上記キャパシタ絶縁体ＫＤの露出した部分は取り除かれ、これにより上記凹部の上部領域には、上記キャパシタ絶縁体ＫＤがない状態になる。
【００４５】
上記凹部Ｖは、さらに、ドープトポリシリコンが配されて満たされている。上記凹部Ｖの上部領域では、上記ドープトポリシリコンが上記基板１と隣接している。上記凹部Ｖの上記ドープトポリシリコンは、コンデンサとして、ストレージノードＫを形成する（図２参照）。
【００４６】
フォトレジストからなる第１のストリップタイプマスクＭ１は、その片が約１５０ｎｍの幅を有し、上記縦列と平行に延び、互いに約３００ｎｍ離れて配されているが、この第１のストリップマスクＭ１が配置されることにより、補助層Ｈはパターニングされる（図１および図２参照）。上記第１のストリップタイプマスクＭ１の片は、上記凹部Ｖから約７５ｎｍ離れて配されている。
【００４７】
ポリシリコンと上記基板とが窒化シリコンに対して選択的にエッチングされるエッチング工程において、上記パターニングされた補助層Ｈは、マスクとしての役割を果たす。これにより、ストリップタイプ凸部ＶＳが形成される（図１および図２参照）。上記ストリップタイプ凸部ＶＳは、約４５０ｎｍの高さを有する。ＨＤＰ（高密度プラズマ）法を用いて、ＳｉＯ2を不均一に積層し、そして、等方性エッチングを施す。これにより、約５０ｎｍの厚さを有する絶縁層Ｉ１が上記基板１の表面に形成される（図２参照）。
【００４８】
ＭＯＳトランジスタのゲート絶縁体ＧＤは、熱酸化により上記ストリップタイプ凸部ＶＳの側面領域に形成される（図２参照）。
【００４９】
その後、本来の位置に、ｎ型ドープトポリシリコンが約５００ｎｍの厚さに積層され、化学的機械研磨により平坦化され、そして、エッチバックが施される。これにより、約２５０ｎｍの厚さを有するポリシリコンからなる層Ｐが形成される（図２参照）。
【００５０】
フォトレジストからなる第２のストリップタイプマスクＭ２は、約１５０ｎｍの幅を有し、互いに約１５０ｎｍの距離ずつ離れて配されており、また、上記横列に沿って上記凹部Ｖを覆うように配されているが、この第２のストリップマスクＭ２が配置されることにより、窒化シリコン、シリコン、ポリシリコンおよびＳｉＯ2は、エッチングされる（図３参照）。これにより、隔離溝Ｇ１が形成される。上記隔離溝Ｇ１は、上記基板１の表面Ｓから上記基板の約２５０ｎｍの深さにまで達しており、その結果として、下部ドープ層Ｕを切り取っている。この場合、上記補助層Ｈもパターニングされている。さらに、一辺の長さが約１５０ｎｍの正方形の水平断面、即ち、第１の基板１の上記表面Ｓに平行に延びた正方形の断面を有する凸部ＶＯが、上記ストリップタイプ凸部ＶＳから形成される。上記凸部ＶＯは、縦横に配置されている（図３参照）。縦列に沿って互いに隣り合う上記凸部ＶＯは、上記隔離溝Ｇ１によって、それぞれ約１５０ｎｍ離されて配されている。
【００５１】
横列に沿って互いに隣接する上記凸部ＶＯは、それぞれ約３００ｎｍ離れて配されている。上記凹部Ｖと上記凸部ＶＯとは、横列に沿って交互に配置されている。上記各凸部ＶＯは、第１の側面領域Ｆ１および対向する第２の側面領域Ｆ２を有し、ゲート絶縁体ＧＤと隣接している。また、ゲート絶縁体ＧＤは、ポリシリコンでできた層Ｐと隣接している。上記凸部ＶＯは、互いに対向し、上記隔離溝Ｇ１においてＳｉＯ2と隣接するさらなる２つの側面領域を有する。上記凸部ＶＯにおける上記第１の側面領域Ｆ１は、基本的にそれぞれが、関連する縦列の同方向の面に位置する。
【００５２】
上記ＭＯＳトランジスタの上部ソース／ドレイン領域Ｓ／ＤＯは、上記上部ドープ層Ｏから形成される（図４ａ参照）。
【００５３】
約１００ｎｍの厚さに積層され、上記補助層Ｈが露出するまで化学的機械研磨が施されたＳｉＯ2によって、上記隔離溝Ｇ１は満たされる。
【００５４】
フォトレジストからなる第３のストリップタイプマスクＭ３は、上記第１のマスクＭ１に対応し、パターニングされた上記補助層Ｈを部分的に覆うことで、上記第１のマスクＭ１に対してオフセットされるものであるが、この第３のストリップタイプマスクＭ３により、第３のストリップタイプマスクＭ３に覆われていない上記補助層Ｈの部分は、例えば、ＣＨＦ３を使用することによって除去される（図４ａおよび図４ｂ参照）。結果として、パターニングされた上記補助層Ｈは、さらにサイズが小さくなる。
【００５５】
その後、上記補助層Ｈは、スペーサーＳＰにより拡大化される。約３０ｎｍの厚さに積層され、エッチバックされた窒化シリコンにより、上記スペーサーＳＰは形成される。
【００５６】
上記凸部ＶＯの第１の側面領域Ｆ１の領域内に配された上記スペーサーＳＰは、上記ポリシリコンでできた層Ｐ上に配置される（図４ａ参照）。上記凸部ＶＯの第２の側面領域Ｆ２の領域内に配された上記スペーサーＳＰは、上記凸部ＶＯ上に配置される（図４ａ参照）。上記凸部ＶＯのさらに他の側面領域の領域内に配された上記スペーサーＳＰは、上記隔離溝Ｇ１における上記ＳｉＯ2上に配置される（図４ｂ参照）。
【００５７】
その後、マスクとしてのスペーサーＳＰにより拡大化された上記補助層Ｈによって、ＳｉＯ2は、４００ｎｍの深さまでエッチングされる。結果として、絶縁体Ｉが、凸部ＶＯのさらなる側面領域に配されたスペーサーＳＰの下方に形成される（図６ａ参照）。隔離溝Ｇ１において、ＳｉＯ2は、まだ厚さ約３００ｎｍ残っている。
【００５８】
その後、マスクとしての上記スペーサーＳＰによって拡大化された上記補助層Ｈにより、上記絶縁層Ｉ１が露出するまで、上記ポリシリコンでできた層Ｐはエッチングされる。結果として、上記凸部ＶＯにおける上記第１の側面領域Ｆ１の範囲内に形成された上記スペーサーＳＰの下部に、上記ＭＯＳトランジスタのゲート電極ＧＡが形成される（図４ａおよび図６ａ参照）。
【００５９】
上記ゲート絶縁体ＧＤは、例えば、ＨＦを使用した等方性エッチングにより、上記凸部ＶＯの上記第２の側面領域Ｆ２から除去される。
【００６０】
さらに約４００ｎｍの厚さを有する絶縁膜Ｉ２を形成するために、ＳｉＯ2が約５０ｎｍの厚さに積層され、エッチバックが施される（図５参照）。導電層Ｌ１を形成するために、ドープトポリシリコンが本来の位置に、約５０ｎｍの厚さで積層され、エッチバックが施される。約１００ｎｍの厚さを有する第２の導電層Ｌ２を形成するために、タングステンシリサイドが約４００ｎｍの厚さに積層され、エッチバックが施される（図５に参照）。
【００６１】
その後、フォトレジストからなる第４のストリップタイプマスクＭ４が形成される。上記第４のストリップタイプマスクＭ４の片は、約３００ｎｍの幅を有し、互いに約１５０ｎｍ離れて配され、そして、上記縦列に平行して、それぞれが縦列に沿って互いに隣り合う上記凸部ＶＯを覆うように配されている（図６ａ参照）。上記第２の導電層Ｌ２、上記第１の導電層Ｌ１、上記第２の絶縁層Ｉ２、上記第１の絶縁層Ｉ１、上記ストレージノードＫ、上記キャパシタ絶縁体ＫＤおよび上記基板１は、上記第４のマスクＭ４を用いてエッチングされ、これにより、さらなる隔離溝Ｇ２が形成される。上記隔離溝Ｇ２は、上記隔離溝Ｇ１に対して横断するように延び、上記凹部Ｖの上部領域を貫通する。上記のさらなる隔離溝Ｇ２は、上記第１の基板表面からその内側に約２５０ｎｍの深さまで拡張している。
【００６２】
上記下部ドープ層Ｕは上記隔離溝Ｇ１、上記さらなる隔離溝Ｇ２および上記凹部Ｖの形成によってパターニングされる。これによって、ＭＯＳトランジスタの下部ソース／ドレイン領域Ｓ／ＤＵは、お互いに隔離されて形成される。上記上部ソース／ドレイン領域Ｓ／ＤＯと、上記下部ソース／ドレイン領域Ｓ／ＤＵとの間に配置される上記基板１の一部分は、ＭＯＳトランジスタのチャネル領域ＫＡとして作用する。
【００６３】
上記さらなる隔離溝Ｇ２は、上記ストレージノードＫが、上記凹部Ｖの下部領域において関連する下部ソース／ドレイン領域Ｓ／ＤＵと隣接するように、上記凹部Ｖに対して、オフセット配置される。
【００６４】
導電性構造Ｌは、上記のさらなる隔離溝Ｇ２を形成することにより、上記第２導電層Ｌ２と上記第１導電層Ｌ１とから形成される。上記の構造は、上記凸部ＶＯを１つずつ取り囲み、上記凸部ＶＯの上記第２の側面領域Ｆ２および上記ゲート電極ＧＡと隣接し、そして、上記ゲート電極ＧＡとともに上記縦列に平行に延びるワードラインＷを形成する（図６ｂおよび図６ａ参照）。
【００６５】
上記第２の絶縁層Ｉ２は、上記下部ソース／ドレイン領域Ｓ／ＤＵおよび上記導電層Ｌ間の漏電を防止する。
【００６６】
中間酸化物Ｚは、ＳｉＯ2が約１０００ｎｍの厚さに積層され、補助層Ｈが露出するまでエッチバックが施されることにより、形成される。上記第２の隔離溝Ｇ２は、上記の工程を経て、ＳｉＯ2で満たされている（図６ｂ参照）。
【００６７】
そして、従来からの方法により、上部ソース／ドレイン領域Ｓ／ＤＯにコンタクトホールを開け、その中にコンタクトを形成し、さらに、上記ワードラインＷおよび隣接する上記接点に対して横断して延びるビットラインを形成する（図示せず）。
【００６８】
上記導電構造Ｌは、上記チャネル領域ＫＡを関連する上記ゲート電極ＧＡと接続する。
【００６９】
上記の実施例には、本発明の範囲内で同様に実施できる多くの変形例が存在する。従って、各層、各凹部、各凸部および各マスクの大きさは、必要に応じて選択することができる。材料の選択についても、同様に適用することができる。
【図面の簡単な説明】
【図１】  図１は、凹部、第１のマスクおよびストリップタイプ凸部を示す基板の平面図である。
【図２】  図２は、凹部、コンデンサのキャパシタ絶縁体、コンデンサのストレージノード、ストリップタイプ凸部、補助層、絶縁層、ＭＯＳトランジスタのゲート絶縁体、および、ポリシリコンでできた層を形成した後の基板の断面図である。
【図３】  図３は、（図４に示す）第２のマスク、隔離溝、凸部、および、上部ソース／ドレイン領域を形成した後の図１の平面図である。
【図４】  図４ａは、図２由来の断面図であり、図３に示す工程を経て、（図４ｂに示す）第３のマスク、（図６ａに示す）スペーサー、ＭＯＳトランジスタのゲート電極、および、絶縁体を形成した後のものを示す。
図４ｂは、図４ａに示す工程を経た後の図３由来の平面図であり、スペーサー、補助層、および、隔離溝を示す。
【図５】  図５は、さらなる絶縁層、第１の導電層、および、第２の導電層を形成した後の図４ａ由来の断面図である。
【図６】  図６ａは、図４ｂ由来の平面図であり、第４のマスク、さらなる隔離溝、ＭＯＳトランジスタの下部ソース／ドレイン領域、導電性構造、ワードライン、および、中間酸化物を形成した後の、凸部、絶縁体、ゲート電極、ワードライン、および、さらなる隔離溝を示す。
図６ｂは、図６ａに示す工程を経た後の、図５由来の断面図である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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