(57)【特許請求の範囲】
【請求項１】
データラインを含む液晶パネルと、
１本の制御信号線を介してカスケード接続され、該データラインを駆動する複数のデータドライバと、
該データラインを駆動する該データドライバの駆動動作を制御する複数の制御機能を時系列符号により表現し、該複数のデータドライバに該時系列符号を供給するコントローラを含み、該時系列符号は該１本の制御信号線を介して該複数のデータドライバを順次伝搬し、各データドライバが表示する分の表示データの開始位置のタイミングであって各データドライバ毎に異なるデータスタートタイミングを示すよう伝達される第１の信号と、各データドライバで受け取ったそのままのタイミングで後段に伝達される第２の信号と、該第２の信号の期間を示す符号とを含むことを特徴とする液晶表示装置。
【請求項２】
該複数の制御機能は該データドライバの該データスタートタイミングを指示するデータスタート機能、該データドライバの内部ラッチに表示データを格納するタイミングを指示するラッチパルス機能、及び該データラインの極性を指示するポラリティ機能を含むことを特徴とする請求項１記載の液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶パネルを駆動するドライバに関し、詳しくは液晶パネルのゲートラインを走査するためのゲートドライバと、表示データに基づいて液晶パネルのデータラインを駆動するデータドライバに関する。
【従来の技術】
液晶パネル（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ：ＬＣＤ）では、トランジスタを含む画素が縦横に配置され、横方向に延びるゲートラインが各画素のトランジスタのゲートに接続され、縦方向に延びるデータラインがトランジスタを介して各画素のコンデンサに接続される。液晶パネルにデータ表示する際には、ゲートドライバによりゲートラインを１ラインずつ順次駆動して１ライン分のトランジスタを導通状態にし、導通されたトランジスタを介して、データドライバから各画素に横１ライン分のデータを一斉に書き込む。
【０００２】
図１は、従来の液晶表示装置の構成を示す図である。
【０００３】
図１の液晶表示装置は、ＬＣＤパネル１０、タイミングコントローラ１１、複数のゲートドライバ１２、及び複数のデータドライバ１３を含む。ＬＣＤパネル１０には、図示されないトランジスタを含む画素が縦横に配置され、ゲートドライバ１２から横方向に延びるゲートラインが各画素のトランジスタのゲートに接続され、データドライバ１３から縦方向に延びるデータラインがトランジスタを介して各画素のコンデンサに接続される。
【０００４】
タイミングコントローラ１１は、インターフェースＩ／Ｆを介してクロック信号ＣＸ、表示データＩＸＸ、及び表示位置のタイミングを示す表示イネーブル信号ＥＮＡＢを受け取る。タイミングコントローラ１１は、表示イネーブル信号ＥＮＡＢの立ち上がりからクロック信号ＣＸのクロックパルスを数えることにより水平位置のタイミングを決定し、各種制御信号を生成する。また更に、タイミングコントローラ１１は、表示イネーブル信号ＥＮＡＢの数をカウントすることで、垂直位置のタイミングを決定し、各種制御信号を生成する。また、表示イネーブル信号ＥＮＡＢのＬＯＷ期間が一定のクロックパルス数以上継続する位置を検出することで、各フレームの先頭の位置を検出することが出来る。
【０００５】
タイミングコントローラ１１からゲートドライバ１２に供給される制御信号は、ゲートクロック信号ＧＣＬＫ、スタートパルス信号ＧＳＴ、及びアウトプットイネーブル信号ＧＯＥを含む。ゲートクロック信号ＧＣＬＫは、信号の立ち上がりに同期して駆動するゲートラインを１ラインずつシフトさせるための同期信号であり、ゲートがオンになる横方向１ライン分のトランジスタを信号の立ち上がりに同期して１ラインずつ縦方向にシフトさせることに相当する。スタートパルス信号ＧＳＴは、先頭のゲートラインをオンさせるタイミングを指定する同期信号であり、フレームの開始タイミングに相当する。アウトプットイネーブル信号ＧＯＥは、上記動作をオンにするか或いはオフにして全てのゲートラインを非駆動状態にするかを指定する信号である。
【０００６】
タイミングコントローラ１１からデータドライバ１３に供給される制御信号は、ドットクロック信号ＤＣＫ、データスタート信号ＤＳＴ、ラッチパルスＬＰ、及びポラリティ信号ＰＯＬを含む。ドットクロック信号ＤＣＫは、表示データＤＸＸを立ち上がり同期でレジスタに取りこむためのクロックパルスである。データスタート信号ＤＳＴは、当該データドライバ１３が表示する分の表示データＤＸＸの開始位置を示す信号である。このデータスタート信号ＤＳＴのタイミングを開始点として、各画素に対応する表示データＤＸＸをドットクロック信号ＤＣＫにより順次レジスタに取り込む。ラッチパルスＬＰは、レジスタに順次取り込まれた表示データＤＸＸを内部ラッチにラッチするための信号である。ラッチされた表示データ信号はＤＡコンバータに転送され、ＤＡコンバータによりアナログ階調信号に変換され、データライン駆動信号としてＬＣＤパネル１０に出力される。またポラリティ信号ＰＯＬは、ＤＡコンバータに入力される信号であり、この信号により各データラインの出力極性を指示する。液晶の特性劣化を防ぐために各データラインの出力極性を時間的に反転させる動作が必要であるので、このポラリティ信号ＰＯＬを用いてコモン電圧に対する各データラインの出力極性を選択する。
【発明が解決しようとする課題】
制御信号がノイズにより劣化すると、致命的な誤動作の原因となる可能性がある。従って制御信号配線に関しては、配線間クロストークの低減に対して細心の注意を払い、十分な余裕を持たして実装する必要がある。しかしながらこの制御信号線の本数が比較的多いために、配線板の面積増大をもたらす結果となり、コスト削減に対する負担となっている。
【０００７】
以上を鑑みて本発明は、現状の制御機能を維持しながら、各ドライバに入力する制御信号の数を最小限に抑えた液晶表示装置を提供することを目的とする。
【０００８】
上記は制御信号に関する問題であるが、表示データについても同様の問題が存在する。最近の液晶表示装置では、高精細及び高品質表示を実現するためにデータドライバへのデータ線数を増加させ、偶数及び奇数ドットの２系統の表示データを入力する構成となっている。これにより高精細なデータ表示を可能としながらも、デバイスが無理なく追従できる速度に表示データの転送速度を設定することが出来る。例えば２系統に転送路を分割する場合には、転送周波数を１／２にすることが出来る。
【０００９】
表示データ信号数はＲＧＢ毎に独立しており、表示階調数のビット分だけ必要である。従って、８ｂｉｔ（２５６階調）のカラー表示を実現する場合、８（ビット）×３（ＲＧＢの３色）×２（偶奇の２系統）＝４８本の信号線が必要となる。多数の信号線を配置することにより配線基板面積が増加し、結果として部材コストが増加するという問題がある。
【００１０】
従って、本発明は更に、現状の装置側とのインターフェースの互換性を維持しながら、データドライバに入力するデータ信号線の数を低減する液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
本発明による液晶表示装置は、データラインを含む液晶パネルと、１本の制御信号線を介してカスケード接続され、該データラインを駆動する複数のデータドライバと、該データラインを駆動する該データドライバの駆動動作を制御する複数の制御機能を時系列符号により表現し、該複数のデータドライバに該時系列符号を供給するコントローラを含み、該時系列符号は該１本の制御信号線を介して該複数のデータドライバを順次伝搬し、各データドライバが表示する分の表示データの開始位置のタイミングであって各データドライバ毎に異なるデータスタートタイミングを示すよう伝達される第１の信号と、各データドライバで受け取ったそのままのタイミングで後段に伝達される第２の信号と、該第２の信号の期間を示す符号とを含むことを特徴とする。
【００１１】
上記発明においては、データドライバの駆動動作を制御するＮ個の制御機能を（Ｎ−１）本以下の制御信号線上の信号に纏めることにより、制御信号線の本数を削減することが出来る。
【００１６】
図２は、本発明による液晶表示装置の第１実施例の構成を示す図である。
【００１７】
図１の液晶表示装置は、ＬＣＤパネル１０、タイミングコントローラ２１、複数のゲートドライバ２２、及び複数のデータドライバ２３を含む。ＬＣＤパネル１０には、図示されないトランジスタを含む画素が縦横に配置され、ゲートドライバ２２から横方向に延びるゲートラインが各画素のトランジスタのゲートに接続され、データドライバ２３から縦方向に延びるデータラインがトランジスタを介して各画素のコンデンサに接続される。
【００１８】
タイミングコントローラ２１は、インターフェースＩ／Ｆを介してクロック信号ＣＸ、表示データＩＸＸ、及び表示位置のタイミングを示す表示イネーブル信号ＥＮＡＢを受け取る。タイミングコントローラ２１は、表示イネーブル信号ＥＮＡＢの立ち上がりからクロック信号ＣＸのクロックパルスを数えることにより水平位置のタイミングを決定し、各種制御信号を生成する。また更に、タイミングコントローラ２１は、表示イネーブル信号ＥＮＡＢの数をカウントすることで、垂直位置のタイミングを決定し、各種制御信号を生成する。また、表示イネーブル信号ＥＮＡＢのＬＯＷ期間が一定のクロックパルス数以上継続する位置を検出することで、各フレームの先頭の位置を検出することが出来る。
【００１９】
タイミングコントローラ２１からゲートドライバ２２に供給される制御信号は、ゲート制御信号ＧＭＣである。この単一のゲート制御信号ＧＭＣには、図１を用いて説明したゲートクロック信号ＧＣＬＫ及びスタートパルス信号ＧＳＴが重畳して含まれている。ゲートドライバ２２は、受け取ったゲート制御信号ＧＭＣからゲートクロック信号ＧＣＬＫ及びスタートパルス信号ＧＳＴの各論理を抽出すると共に、タイミングコントローラ２１から受け取るアウトプットイネーブル信号ＧＯＥを用いて、図１の構成と同様の所定の動作を実行する。
【００２０】
タイミングコントローラ２１からデータドライバ２３に供給される制御信号は、ドットクロック信号ＤＣＫ及びデータ制御信号ＤＭＣを含む。データ制御信号ＤＭＣには、図１を用いて説明したデータスタート信号ＤＳＴ、ラッチパルスＬＰ、及びポラリティ信号ＰＯＬが重畳して含まれている。データドライバ２３は、受け取ったデータ制御信号ＤＭＣからデータスタート信号ＤＳＴ、ラッチパルスＬＰ、及びポラリティ信号ＰＯＬの各論理を抽出すると共に、タイミングコントローラ２１から受け取るドットクロック信号ＤＣＫと表示データＤＸＸとを用いて、図１の構成と同様の所定の動作を実行する。
【００２１】
図３は、ゲート制御信号ＧＭＣの生成及び検出を説明するための信号波形図である。
【００２２】
図３において、ゲートクロック信号ＧＣＬＫ及びスタートパルス信号ＧＳＴは、図１の従来の構成に基づく制御信号である。またパルス信号ＧＳＴＰは、スタートパルス信号ＧＳＴの位置で、ゲートクロック信号ＧＣＬＫがＬＯＷになってからクロック信号ＣＫの１クロック後にＨＩＧＨになり、ゲートクロック信号ＧＣＬＫがＨＩＧＨになる１クロック前にＬＯＷになる信号である。ゲートクロック信号ＧＣＬＫとパルス信号ＧＳＴＰとのＯＲを取ることで、ゲート制御信号ＧＭＣが生成される。図２のようにゲートドライバ２２を複数使用する場合は、ゲートドライバ２２をカスケード接続してゲート制御信号ＧＭＣを供給する。
【００２３】
ゲートドライバ２２内部で、入力されたゲート制御信号ＧＭＣをある一定時間“ａ”だけ遅延させることで、遅延ゲート制御信号ＧＭＣDを作成する。この一定時間“ａ”は、スタートパルス信号ＧＳＴの存在する位置のゲート制御信号ＧＭＣのＬＯＷ期間（図３の“ｂ”）よりも長ければよい。但しゲートクロック信号ＧＣＬＫの半周期よりも短い必要がある。
【００２４】
次に、ゲート制御信号ＧＭＣの立ち上がりで、遅延ゲート制御信号ＧＭＣDを読み込む。これはゲート制御信号ＧＭＣにおいて、立ち上がりタイミングから所定の時間前のタイミングにおける信号レベルを読み取っていることに相当する。スタートパルス信号ＧＳＴの存在しないゲートクロック信号ＧＣＬＫの部分では、ゲート制御信号ＧＭＣＤのＬＯＷをゲート制御信号ＧＭＣの立ちあがりで読み込むことになる。スタートパルス信号ＧＳＴの存在する部分では、ゲート制御信号ＧＭＣＤのＨＩＧＨを、２回連続してゲート制御信号ＧＭＣの立ちあがりで読み込むことになる。この２回連続して読み込むＨＩＧＨ信号のうちで２番目のＨＩＧＨ信号のタイミングを、当該ゲートドライバ２２において先頭のゲートラインを駆動するタイミングとする。以降、ゲート制御信号ＧＭＣに含まれるゲートクロック信号ＧＣＬＫの立ち上がりにより、ゲートラインを順次駆動していく。
【００２５】
図４は、カスケード接続される複数のゲートドライバ２２の各々に供給されるゲート制御信号ＧＭＣを示す図である。図４において、ＧＭＣｎは、ｎ番目のゲートドライバ２２に供給されるゲート制御信号である。
【００２６】
ゲート制御信号ＧＭＣは、図２に示されるようにカスケード接続される。各ゲートドライバ２２から次段のゲートドライバ２２に信号を伝送する際、スタートパルス信号ＧＳＴの存在しないゲートクロック信号ＧＣＬＫの部分に関しては、入力されたゲート制御信号ＧＭＣをそのまま次段のドライバに送る。従って、ゲートクロック信号ＧＣＬＫの部分については、全てのゲートドライバ２２に略同時に信号が送られる。
【００２７】
スタートパルス信号ＧＳＴの位置を示す信号波形については、各々のゲートドライバ２２で、ゲートライン駆動開始タイミングに対応した位置に設けられている必要がある。このスタートパルス信号ＧＳＴの位置を示す信号波形は、先頭のゲートドライバ２２に対しては、タイミングコントローラ２１により指定される。２番目以降のゲートドライバ２２に対しては、前段のゲートドライバ２２でスタートパルス信号ＧＳＴの位置を指定して、次段のゲートドライバ２２に供給するようにする。
【００２８】
具体的には、図４には、２５６出力のゲートドライバ２２を４個カスケード接続した場合を示す。先頭のゲートドライバ２２には、スタートパルス信号ＧＳＴに相当する部分が、先頭ラインの表示書き込みタイミングでタイミングコントローラ２１から供給される。先頭のゲートドライバ２２は、２５６番目のゲートクロック信号ＧＣＬＫを内部で読み込んだタイミングで、次のゲートドライバ２２にスタートパルス信号ＧＳＴに相当する部分を送るようにする。同様にして、3番目のゲートドライバ２２には５２２番目のクロックタイミングで、また4番目のゲートドライバ２２には７６８番目のクロックタイミングで、スタートパルス信号ＧＳＴに相当する部分が供給される。このようにして、1フレーム全体のゲート駆動動作が実行される。
【００２９】
図５は、データ制御信号ＤＭＣを説明するための図である。
【００３０】
本発明による液晶表示装置の第１実施例において、データ制御信号ＤＭＣは、データスタート信号ＤＳＴ、ラッチパルスＬＰ、及びポラリティ信号ＰＯＬを時系列の符号で表現する。データスタート信号ＤＳＴに相当する信号は、従来のデータスタート信号ＤＳＴと同様に生成され、１ドットクロックＤＣＸの間だけＨＩＧＨになるパルスである。ラッチパルスＬＰ及びポラリティ信号ＰＯＬは、図５に示されるように、“ＬＨＨＬＬ”或いは“ＨＨＬＨ”の時系列符号で表現される。“ＬＨＨＬＬ”の場合、“ＨＨ”がラッチタイミングを示し、“ＨＨ”から１クロックだけ間をおいた“Ｌ”によってポラリティ信号ＰＯＬがＬＯＷであることを示す。“ＨＨＬＨ”の場合には、“ＨＨ”がラッチタイミングを示し、“ＨＨ”から１クロックだけ間をおいた“Ｈ”によってポラリティ信号ＰＯＬがＨＩＧＨであることを示す。
【００３１】
データ制御信号ＤＭＣは、カスケード接続されるデータドライバ２３を順次伝播していく。データ制御信号ＤＭＣのうちでラッチパルスＬＰ及びポラリティ信号ＰＯＬに相当する信号部分は、各データドライバ２３において、受け取った信号をそのままのタイミングで後段のドライバに伝達しなければならない。そこで本実施例では、信号をそのままスルーして次段に伝える期間を定義する信号を予め設けておく。即ち、スルースタートキー“ＬＨＨＨＬ”とスルーエンドキー“ＨＨＨＨ”に挟まれた期間は、ゲートドライバ２２が入力から受け取った信号をそのまま出力にスルーする。これにより、ラッチパルスＬＰ及びポラリティ信号ＰＯＬを、全てのデータドライバ２３に略同時に供給することが可能となる。
【００３２】
図６は、カスケード接続される複数のデータドライバ２３の各々に供給されるデータ制御信号ＤＭＣを示す図である。図６において、ＤＭＣｎは、ｎ番目のデータドライバ２３に供給されるデータ制御信号である。この例では、８個のデータドライバ２３をカスケード接続する場合を示す。
【００３３】
先頭のデータドライバ２３には、液晶表示装置のタイミングコントローラ２１よりＤＭＣ１が入力される。先頭のデータドライバ２３はクロック同期でＤＭＣ１を取り込み、ＤＭＣ１が“ＬＨＬ”と変化したことを検出すると、次のクロックタイミングから表示データＤＸＸの取り込みを開始する。例えば７９番目のデータを取り込むときのドットクロック信号ＤＣＸの立ち上がりで、次段のデータドライバ２３への出力ＤＭＣ２を“Ｈ”とし、次の８０番目のデータを取り込むときのドットクロック信号ＤＣＸの立ち上がりで、出力ＤＭＣ２を“Ｌ”とする。２番目のデータドライバ２３は、ＤＭＣ２が“ＬＨＬ”と変化した次のクロックタイミングから表示データを取り込み始める。これによって、先頭のデータドライバ２３と２番目のデータドライバ２３との間で、データをスムーズに繋げて取り込むことが出来る。以降、８番目のデータドライバ２３まで同様にデータを取り込んでいく。
【００３４】
次にラッチパルスＬＰ信号を送る準備として、タイミングコントローラ２１から先頭のデータドライバ２３にデータを通過する信号（スルースタートキー：“ＬＨＨＨＬ”）を送信する。このスルースタートキーを受け取ったデータドライバ２３は、次段のデータドライバ２３に順次スルーキーを送信する。スルースタートキーが最終のデータドライバ２３まで伝達された後に、タイミングコントローラ２１は、ラッチパルスＬＰを示す信号を先頭のデータドライバ２３に送信する。このとき全てのデータドライバ２３はスルー状態にあるので、ラッチパルスＬＰを示す信号は、直ちに全てのドライバに転送される。その後に、タイミングコントローラ２１はスルーエンドキー“ＨＨＨＨ”を送り、各データドライバ２３に設定されたスルーモードを解除する。
【００３５】
以下に、上記第１実施例を実現する回路構成について説明する。
【００３６】
図７は、タイミングコントローラ２１においてゲート制御信号ＧＭＣを生成する構成を示す回路図である。
【００３７】
図７の回路は、カウンタ回路３１、デコーダ回路３２、ＪＫフリップフロップ３３及び３４、ＡＮＤ回路３５、及びＯＲ回路３６を含む。カウンタ回路３１は、１水平周期内での水平位置のタイミングを指定するためにクロック信号ＣＫをカウントする回路であり、イネーブル信号ＥＮＡＢに応答してゼロであるデータＤＡＴＡをロードすることにより内部カウント値をリセットする。その後クロック信号ＣＫをカウントすることで得られるカウント値がデコーダ回路３２に供給される。デコーダ回路３２は、カウンタ回路３１のカウント値をデコードすることで、１００番目のクロックパルスでＨＩＧＨになるパルス信号Ｐ１００、１０１番目のクロックパルスでＨＩＧＨになるパルス信号Ｐ１０１、４９９番目のクロックパルスでＨＩＧＨになるパルス信号Ｐ４９９、５００番目のクロックパルスでＨＩＧＨになるパルス信号Ｐ５００を生成する。
【００３８】
ＪＫフリップフロップ３３は、Ｐ５００をＪ入力としまたＰ１００をＫ入力とすることで、クロックタイミング１００から５００の間ＬＯＷでそれ以外の期間ＨＩＧＨであるゲートクロック信号ＧＣＬＫを出力する。またＪＫフリップフロップ３４は、Ｐ１０１をＪ入力としまたＰ１９９をＫ入力とすることで、クロックタイミング１０１から４９９の間ＨＩＧＨでそれ以外の期間ＬＯＷである信号を生成する。ＡＮＤ回路３５は、クロックタイミング１０１から４９９の間ＨＩＧＨでそれ以外の期間ＬＯＷである信号と最初の１水平周期のみＨＩＧＨである信号とのＡＮＤを取ることで、ゲートスタートを示すパルス信号ＧＳＴＰを生成する。ＯＲ回路３６は、ゲートクロック信号ＧＣＬＫとパルス信号ＧＳＴＰとのＯＲを取ることで、ゲート制御信号ＧＭＣを生成する。ゲートクロック信号ＧＣＬＫ、パルス信号ＧＳＴＰ、及びゲート制御信号ＧＭＣは、図３に示される。
【００３９】
図８は、各ゲートドライバ２２においてゲートスタートパルスＧＳＴを抽出すると共に次段へのゲート制御信号を生成する構成を示す回路図である。
【００４０】
図８の回路は、Ｄフリップフロップ４１乃至４３、ＡＮＤ回路４４及び４５、ＯＲ回路４６、ディレイ回路４７、バッファ回路４８、インバータ４９及び５０、及びＸＯＲ回路５１を含む。
【００４１】
ディレイ回路４７は遅延素子であり、ゲート制御信号ＧＭＣを遅延することで遅延ゲート制御信号ＧＭＣＤを生成する。この遅延ゲート制御信号ＧＭＣＤは図３に示される。Ｄフリップフロップ４１は、ゲート制御信号ＧＭＣをクロック入力ＣＬＫとして、その立ち上がりで遅延ゲート制御信号ＧＭＣＤをラッチする。Ｄフリップフロップ４１の出力は、スタートパルス信号ＧＳＴの存在しないゲートクロック信号ＧＣＬＫの部分ではＬＯＷである。スタートパルス信号ＧＳＴの存在する部分では、Ｄフリップフロップ４１は、ゲート制御信号ＧＭＣＤのＨＩＧＨを２回連続してゲート制御信号ＧＭＣの立ちあがりで読み込むことになる。Ｄフリップフロップ４１の出力を更に、Ｄフリップフロップ４２によりゲート制御信号ＧＭＣの立ち上がりで読み込み、Ｄフリップフロップ４１及び４２のＡＮＤを取ることで、２回連続してＨＩＧＨ信号が読み込まれた時にのみＡＮＤ回路４４からゲートスタート信号ＧＳＴを出力する。
【００４２】
あるゲートドライバ２２から次段のゲートドライバ２２へ供給するゲート制御信号ＧＭＣＮは、以下のようにして生成される。図９は、ゲート制御信号ＧＭＣＮを生成する動作を説明するための波形図である。図８のＸＯＲ回路５１によりゲート制御信号ＧＭＣと遅延ゲート制御信号ＧＭＣＤとの排他的論理和を取ることで、図９に示される信号ＧＸＯＲを生成する。図９に示される信号ＳＴＭは、Ｄフリップフロップ４１の出力である。図８に示されるように、信号ＧＸＯＲと信号ＳＴＭの反転信号とをＡＮＤすることで、図９に示されるＧＸＯＲの点線部分のパルスをマスクして消去する。このマスク後の信号の立ち上がりで、Ｄフリップフロップ４３が遅延ゲート制御信号ＧＭＣＤをラッチする。これによりＤフリップフロップ４３の出力は、図９の最下段に示されるような信号となる。このＤフリップフロップ４３の出力に、次段のゲートスタートタイミングを示すスタートパルス信号ＧＳＴＮを付加することで、次段のゲートドライバ２２に供給するゲート制御信号ＧＭＣＮが生成される。
【００４３】
図１０は、タイミングコントローラ２１においてデータ制御信号ＤＭＣを生成する構成を示す回路図である。
【００４４】
図１０の回路は、ＪＫフリップフロップ６１及び６２、カウンタ６３、ＡＮＤ回路６４及び６５、ＯＲ回路６６乃至６８、ＮＯＲ回路６９及び７０、ＸＮＯＲ回路７１、インバータ７２及び７３、及びＯＲ回路７４及び７５を含む。
【００４５】
ＪＫフリップフロップ６１はラッチパルスＬＰをラッチして、このラッチ動作によりカウンタ６３がゼロにリセットされる。その後カウンタ６３は、クロック信号ＣＫのパルス数をカウントする。カウンタ６３のカウント出力ＱＡ乃至ＱＤを図１０に示される論理回路で論理演算することで、ＯＲ回路６８からラッチパルスＬＰ及びポラリティＰＯＬを示す時系列符号が出力される。またＪＫフリップフロップ６２には、スルースタートキーのタイミングを指定する信号ＴＨＳＴＲＪ及びＴＨＳＴＲＫが供給され、信号ＴＨＳＴＲＪのタイミングでＨＩＧＨになり信号ＴＨＳＴＲＫのタイミングでＬＯＷになるスルースタートキー信号が出力される。またＪＫフリップフロップ６２には更に、スルーエンドキーのタイミングを指定する信号ＴＨＥＮＤＪ及びＴＨＥＮＤＫが供給され、スルーエンドキー信号が出力される。ＯＲ回路６８からのラッチパルスＬＰ及びポラリティＰＯＬを示す信号と、ＪＫフリップフロップ６２からのスルーキーと、データスタート信号ＤＳＴとが、ＯＲ回路６７によりＯＲ演算されて、データ制御信号ＤＭＣが生成される。
【００４６】
図１１は、各データドライバ２３においてデータ制御信号ＤＭＣから各種制御信号を抽出すると共に次段のデータドライバ２３へのデータ制御信号を生成する回路を示す図である。
【００４７】
図１１の回路は、シフトレジスタ回路８１、デコーダ回路８２、ＪＫフリップフロップ８３及び８５、カウンタ回路８５、ＡＮＤ回路８６、ＮＯＲ回路８７及び８８、ＯＲ回路８９を含む。シフトレジスタ回路８１は、供給されるデータ制御信号ＤＭＣを、ドットクロック信号ＤＣＫに同期して内部レジスタ回路に順次格納する。デコーダ回路８２は、シフトレジスタ回路８１が格納するデータ制御信号ＤＭＣの複数サイクル分のデータをデコードして、検出信号ＴＨＳＴＲ、ＴＨＥＮＤ、ＤＳＴ、ＬＰＰＰＯＬ、及びＬＰＮＰＯＬを出力する。検出信号ＴＨＳＴＲ、ＴＨＥＮＤ、ＤＳＴ、ＬＰＰＰＯＬ、及びＬＰＮＰＯＬは、それぞれスルースタートキー検出、スルーエンドキー検出、データスタート信号検出、ラッチパルス及び正極性検出、及びラッチパルス及び負極性検出を示す信号である。例えば検出信号ＴＨＳＴＲは、現在のＤＭＣ、１サイクル前のＤＭＣ、２サイクル前のＤＭＣ、３サイクル前のＤＭＣ、及び４サイクル前のＤＭＣが、（Ｌ、Ｈ、Ｈ、Ｈ、Ｌ）である場合のみにＨＩＧＨとなる論理により実現される。
【００４８】
ＪＫフリップフロップ８４、カウンタ回路８５、ＮＯＲ回路８７及び８８は、スルースタートキー検出を開始点として、３クロック期間ＨＩＧＨである信号を生成する。この信号は、ＯＲ回路８９を介して次段のデータドライバ２３にスルースタートキーとして供給される。また当該データドライバ２３内部で従来と同様に生成される次段のデータスタートタイミングを示すデータスタート信号ＤＳＴＮが生成され、ＯＲ回路８９を介して次段のデータドライバ２３にデータスタート信号として供給される。
【００４９】
ＪＫフリップフロップ８３は、スルースタートキーが検出されてからスルーエンドキーが検出されるまでの期間、ＨＩＧＨを出力する。このＨＩＧＨ信号により、ＡＮＤ回路８６がスルー状態となりデータ制御信号ＤＭＣをそのまま通過させることで、スルー期間の間は前段からのデータ制御信号ＤＭＣを後段にそのままのタイミングで供給する。
【００５０】
図１２は、本発明による液晶表示装置の第２実施例の構成を示す図である。
【００５１】
第２実施例では、第１実施例と異なるのがデータ制御信号に関する部分だけであるので、データドライバに関連する構成部分のみを図１２に示してある。図１２に示されるように、タイミングコントローラ２１Ａからデータドライバ２３Ａに供給される制御信号は、ドットクロック信号ＤＣＫ、制御信号ＤＳＴ＋ＬＰ、及びポラリティ信号ＰＯＬを含む。単一の制御信号ＤＳＴ＋ＬＰには、図１を用いて説明したデータスタート信号ＤＳＴ及びラッチパルスＬＰが重畳して含まれている。データドライバ２３Ａは、受け取った制御信号ＤＳＴ＋ＬＰからデータスタート信号ＤＳＴ及びラッチパルスＬＰの各論理を抽出すると共に、タイミングコントローラ２１Ａから受け取るドットクロック信号ＤＣＫ、ポラリティ信号ＰＯＬ、及び表示データＤＸＸを用いて、図１の構成と同様の所定の動作を実行する。
【００５２】
図１３は、制御信号ＤＳＴ＋ＬＰを示す図である。図１３には、先頭のデータドライバ２３Ａに対する制御信号ＤＳＴ＋ＬＰと、８番目のデータドライバ２３Ａに対する制御信号ＤＳＴ＋ＬＰとを例として示してある。またラッチパルスＬＰを示してある。
【００５３】
図１３に示されるように、制御信号ＤＳＴ＋ＬＰは、データスタート信号ＤＳＴのタイミングで立ち上がり、ラッチパルスＬＰのタイミングで立ち下がる信号である。データドライバ２３Ａをカスケード接続する場合、各データドライバ２３Ａにおいては、入力制御信号ＤＳＴ＋ＬＰが立ち上がってから当該データドライバで読み込むデータが終わる１クロック前に出力制御信号ＤＳＴ＋ＬＰを立ち上げるようにする。内部ＤＡコンバータに表示データを転送するタイミングは全てのデータドライバ２３Ａで同じであることが望ましいので、入力制御信号ＤＳＴ＋ＬＰが立ち下がると、クロック非同期で出力制御信号ＤＳＴ＋ＬＰを立ち下げるようにする。
【００５４】
図１４は、タイミングコントローラ２１Ａにおいて制御信号ＤＳＴ＋ＬＰを生成する構成を示す回路図である。
【００５５】
図１４の回路は、ＪＫフリップフロップ９１を含む。Ｊ入力に従来のデータスタート信号ＤＳＴの立ち上がりを指示する信号ＤＳＴＪを入力し、Ｋ入力に従来のラッチパルスＬＰの立ち上がりを指示する信号ＬＰＪを入力することで制御信号ＤＳＴ＋ＬＰを生成する。
【００５６】
図１５の回路は、データドライバ２３Ａにおいて制御信号ＤＳＴ＋ＬＰからデータスタート信号ＤＳＴ及びラッチパルスＬＰを抽出する構成を示す回路図である。
【００５７】
図１５の回路は、Ｄフリップフロップ１０１及び１０２、インバータ１０３及び１０４、ＡＮＤ回路１０５及び１０６、ＪＫフリップフロップ１０７、カウンタ回路１０８、インバータ１０９及び１１０、及びＡＮＤ回路１１１を含む。
【００５８】
クロック信号に同期してＤフリップフロップ１０１で取り込んだ制御信号ＤＳＴ＋ＬＰの反転信号（クロック同期による遅延を含む）と、制御信号ＤＳＴ＋ＬＰとのＡＮＤ論理を取ることで、データスタート信号ＤＳＴを生成する。またクロック信号に同期してＤフリップフロップ１０２で取り込んだ制御信号ＤＳＴ＋ＬＰ（クロック同期による遅延を含む）と、制御信号ＤＳＴ＋ＬＰの反転信号とのＡＮＤ論理を取ることで、ラッチパルスＬＰのタイミングを示す信号を生成する。このタイミング信号に基づいてＪＫフリップフロップ１０７がカウンタ回路１０８をリセットし、このリセットタイミングを起点として、カウンタ回路１０８がカウントを開始する。カウンタ回路１０８がカウントする所定のタイミングで、データドライバ２３Ａ内部でのデータ出力開始タイミングＬＰＫを生成する。
【００５９】
図１６は、データドライバ２３Ａにおいて入力制御信号ＤＳＴ＋ＬＰから次段への出力制御信号ＤＳＴ＋ＬＰを生成する構成を示す回路図である。
【００６０】
図１６の回路は、インバータ１２１、ＪＫフリップフロップ１２２、及びＡＮＤ回路１２３を含む。ＪＫフリップフロップ１２２において、Ｊ入力には次段のデータスタートタイミングを示すＤＳＴＮが供給され、Ｋ入力には制御信号ＤＳＴ＋ＬＰの反転信号が入力される。ＤＳＴＮによりクロック同期でフリップフロップ出力が立ち上がり、制御信号ＤＳＴ＋ＬＰの反転信号によりクロック同期でフリップフロップ出力が立ち下がる。このＪＫフリップフロップ１２２の出力と制御信号ＤＳＴ＋ＬＰとのＡＮＤを取ることで、図１３において説明したように、次段へ出力する制御信号ＤＳＴ＋ＬＰ（Ｎ）をクロック非同期で立ち下げるようにする。
【００６１】
図１７は、本発明による液晶表示装置の第３実施例の構成を示す図である。
【００６２】
第３実施例では、第１実施例と異なるのがデータ制御信号に関する部分だけであるので、データドライバに関連する構成部分のみを図１７に示してある。図１７に示されるように、タイミングコントローラ２１Ｂからデータドライバ２３Ｂに供給される制御信号は、ドットクロック信号ＤＣＫ、データスタート信号ＤＳＴ、及び制御信号ＬＰ＋ＰＯＬを含む。単一の制御信号ＬＰ＋ＰＯＬには、図１を用いて説明した及びラッチパルスＬＰとポラリティ信号ＰＯＬとが重畳して含まれている。データドライバ２３Ｂは、受け取った制御信号ＬＰ＋ＰＯＬからデータスタート信号ＤＳＴ及びポラリティ信号ＰＯＬの各論理を抽出すると共に、タイミングコントローラ２１Ｂから受け取るドットクロック信号ＤＣＫ、データスタート信号ＤＳＴ、及び表示データＤＸＸを用いて、図１の構成と同様の所定の動作を実行する。
【００６３】
図１８は、制御信号ＬＰ＋ＰＯＬを示す図である。
【００６４】
図１８に示されるように、制御信号ＬＰ＋ＰＯＬは。ラッチパルスＬＰの立ち上がりのタイミングで立ち上がる信号である。制御信号ＬＰ＋ＰＯＬが立ち上がった後、所定のクロック数“ａ”後の所定の期間“ｂ”がＨＩＧＨであるかＬＯＷであるかによって、ポラリティ信号ＰＯＬを決定する。図１８に示される例においては、立ち上がりから２クロック後の１クロック期間がＬＯＷであれば極性は負であり、立ち上がりから２クロック後の１クロック期間がＨＩＧＨであれば極性は正である構成となっている。
【００６５】
図１９は、タイミングコントローラ２１Ｂにおいて制御信号ＬＰ＋ＰＯＬを生成する構成を示す回路図である。
【００６６】
図１９の回路は、ＪＫフリップフロップ１３１、カウンタ１３２、インバータ１３３及び１３４、ＯＲ回路１３５、及びＡＮＤ回路１３６を含む。ＪＫフリップフロップ１３１のＪ入力に、ラッチパルスＬＰの立ち上がりタイミングを指定するための信号ＬＰＪを入力する。このＪＫフリップフロップ１３１により、ラッチパルスＬＰの立ち上がりタイミングでカウンタ１３２にゼロデータをロードしてリセットし、その後クロック信号ＣＫのクロックパルスをカウントする。インバータ１３３及び１３４とＯＲ回路１３５とにより、カウンタ１３２の出力の論理演算をすることで、図１８のｂの期間だけＬＯＷである論理を生成する。ＯＲ回路１３５の出力は、この生成された論理とポラリティＰＯＬとの論理和であり、ポラリティＰＯＬがＬＯＷの時にｂの期間だけＬＯＷであり、ポラリティＰＯＬがＨＩＧＨの時にはＨＩＧＨが連続する信号である。このＯＲ回路１３５の出力とラッチパルスＬＰとのＡＮＤを取ることで、制御信号ＬＰ＋ＰＯＬが生成される。
【００６７】
図２０は、データドライバ２３Ｂにおいて制御信号ＬＰ＋ＰＯＬからラッチパルスＬＰ及びポラリティＰＯＬを抽出する構成を示す回路図である。
【００６８】
図２０の回路は、シフトレジスタ回路１４１、デコーダ回路１４２、及びＪＫフリップフロップ１４３を含む。シフトレジスタ回路１４１は、供給される制御信号ＬＰ＋ＰＯＬを、ドットクロック信号ＤＣＫに同期して内部レジスタ回路に順次格納する。デコーダ回路１４２は、シフトレジスタ回路１４１が格納する制御信号ＬＰ＋ＰＯＬの複数サイクル分のデータをデコードして、検出信号ＰＰＯＬ、ＮＰＯＬ、ＬＰＪ、及びＬＰＫを出力する。検出信号ＰＰＯＬ、ＮＰＯＬ、ＬＰＪ、及びＬＰＫは、それぞれ正極性検出、負極性検出、ラッチパルス立ち上がり検出、及びラッチパルス立ち下がり検出を示す信号である。例えば検出信号ＰＰＯＬは、現在のＬＰ＋ＰＯＬ、１サイクル前のＬＰ＋ＰＯＬ、２サイクル前のＬＰ＋ＰＯＬ、３サイクル前のＬＰ＋ＰＯＬ、及び４サイクル前のＬＰ＋ＰＯＬが、（Ｈ、Ｈ、Ｈ、Ｈ、Ｈ）である場合のみにＨＩＧＨとなる論理により実現される。
【００６９】
ＪＫフリップフロップ１４３は、正極性検出を開始点として、負極性検出までＨＩＧＨであるポラリティ信号ＰＯＬを生成する。この信号ＰＯＬにより、データドライバ２３Ｂからのデータ出力の極性が制御される。
【００７０】
図２１は、本発明が適用されたデータドライバの表示データ処理部分の構成例を示す図である。
【００７１】
図２１のデータドライバは、シフトレジスタ回路１５１、データレジスタ回路１５２、ラッチ回路１５３、ＤＡコンバータ１５４、及び出力バッファ回路１５５を含む。
【００７２】
データスタート信号ＤＳＴは、データドライバが表示する分の表示データＤＸＸの開始位置を示す信号である。このデータスタート信号ＤＳＴのタイミングを開始点とし、ドットクロック信号ＤＣＫに同期してシフトレジスタ回路１５１が順次シフトすることで、データレジスタ回路１５２にデータサンプリング信号を供給する。データレジスタ回路１５２は、各画素に対応する表示データＤＸＸをデータサンプリング信号により順次レジスタに取り込む。ラッチパルスＬＰは、データレジスタ回路１５２に順次取り込まれた表示データＤＸＸをラッチ回路１５３にラッチするための信号である。ラッチされた表示データ信号はＤＡコンバータ１５４に転送され、ＤＡコンバータ１５４によりアナログ階調信号に変換され、出力バッファ１５５を介してデータライン駆動信号としてＬＣＤパネルに出力される。またＤＡコンバータ１５４は、ポラリティ信号ＰＯＬを用いてコモン電圧に対する各データラインの出力極性を選択する。
【００７３】
本発明においては、上述の第１乃至第３実施例のようにして、各制御信号ＤＣＫ、ＤＳＴ、ＬＰ、ＰＯＬを必要に応じて生成する。
【００７４】
以下に、本発明の更なる実施例について詳細に説明する。以降の実施例は、現状の装置側とのインターフェースの互換性を維持しながら、データドライバに入力するデータ信号線の数を低減する液晶表示装置に関する。
【００７５】
図２２は、本発明による液晶表示装置の更なる実施例の構成を示す図である。
【００７６】
図２２の液晶表示装置は、ＬＣＤパネル２１０、タイミングコントローラ２１１、複数のゲートドライバ２１２、及び複数のデータドライバ２１３を含む。ＬＣＤパネル２１０には、図示されないトランジスタを含む画素が縦横に配置され、ゲートドライバ２１２から横方向に延びるゲートラインが各画素のトランジスタのゲートに接続され、データドライバ２１３から縦方向に延びるデータラインがトランジスタを介して各画素のコンデンサに接続される。
【００７７】
タイミングコントローラ２１１は、インターフェースＩ／Ｆを介してクロック信号ＣＸ、表示データＯＤＤ及びＥＶＥＮ、及び表示位置のタイミングを示す表示イネーブル信号ＥＮＡＢを受け取る。タイミングコントローラ２１１は、表示イネーブル信号ＥＮＡＢの数をカウントして垂直位置のタイミングを決定すると共に、表示イネーブル信号ＥＮＡＢの立ち上がりからクロック信号ＣＸのクロックパルスを数えることにより水平位置のタイミングを決定し、各種制御信号及び表示データＤＸＸを生成する。
【００７８】
図２２の構成は、図１の構成と表示データの供給方式が異なる。図１においては、特に図示していないが、タイミングコントローラ１１への入力表示データＩＸＸはＯＤＤ及びＥＶＥＮの２系統であり、またタイミングコントローラ１１からの出力表示データＤＸＸもまたＯＤＤ及びＥＶＥＮの２系統である。それに対して、図２２の構成においては、タイミングコントローラ２１１への入力表示データＩＸＸはＯＤＤ及びＥＶＥＮの２系統であり、従来と同様のホスト装置側とのインターフェース構成となっているが、タイミングコントローラ２１１からの出力表示データＤＸＸは、ＯＤＤ及びＥＶＥＮの２系統を１つに統合した１系統の信号ＤＸＸ＿ＯＤＤ＆ＥＶＥＮとなっている。表示データの偶奇の２系統を１系統に統合してある以外、制御信号関係の動作は図１の構成と同様である。
【００７９】
図２３は、タイミングコントローラ２１１において偶奇の２系統の表示データを１系統に統合する部分の構成を示す回路図である。また図２４は、図２３の回路における各部分の信号の信号波形を示すタイミング図である。
【００８０】
図２３の回路は、フリップフロップ２２１乃至２２３、セレクタ回路２２４、倍速クロック発生器２２５、及びインバータ２２６を含む。フリップフロップ２２１及び２２２は、クロック信号ＣＫに同期して、それぞれ奇数番目表示データＯＤＤ＿ＤＡＴＡ及び偶数番目表示データＥＶＥＮ＿ＤＡＴＡを取り込む。図２４に示されるように、取り込まれた信号はそれぞれ信号ａ及びｂとして、セレクタ回路２２４のＡ入力及びＢ入力に供給される。セレクタ回路２２４は、クロック信号ＣＫを選択指示信号ＳＥＬとして用いて、Ａ入力の信号ａ及びＢ入力のｂを交互に選択する。選択された信号は、信号ｄとしてフリップフロップ２２３に供給される。倍速クロック発生器２２５は、ＰＬＬ回路等により構成され、クロック信号ＣＫに基づいて２倍の周波数のクロック信号ｅを生成して、フリップフロップ２２３に供給する。フリップフロップ２２３は、２倍の周波数のクロック信号ｅに同期して、セレクタ回路２２４により選択された信号ｄを内部に取り込む。フリップフロップ２２３に取り込まれた信号は、１系統の信号ＤＸＸ＿ＯＤＤ＆ＥＶＥＮとして出力される。またインバータ２２６は、２倍の周波数のクロック信号ｅを反転して、ドットクロック信号ＤＣＫとして出力する。
【００８１】
このように図２２乃至２４に示す構成では、タイミングコントローラ２１１において偶奇の２系統の表示データを、１系統に統合してデータドライバ２１３に出力する。これにより、外部装置とのインターフェースを従来と同様の形態に維持しながら、タイミングコントローラ２１１からデータドライバ２１３への表示データ線の本数を削減することが可能となる。このデータドライバ２１３の基本的な構成は、表示データ線の本数を除けば図２１に示されるものと同様である。最近のプロセス技術の進歩によるドライバ動作速度の向上を鑑みれば、従来２系統の転送路を１系統化することで転送速度が倍速となっても、これに充分に対応可能なドライバを製造することは容易である。
【００８２】
図２５は、タイミングコントローラ２１１において偶奇の２系統の表示データを１系統に統合する部分の別の構成例を示す回路図である。また図２６は、図２５の回路における各部分の信号の信号波形を示すタイミング図である。
【００８３】
図２５の回路は、フリップフロップ２３１乃至２３３、セレクタ回路２３４、倍速クロック発生器２３５、及びトグルフリップフロップ２３６を含む。フリップフロップ２３１及び２３２は、クロック信号ＣＫに同期して、それぞれ奇数番目表示データＯＤＤ＿ＤＡＴＡ及び偶数番目表示データＥＶＥＮ＿ＤＡＴＡを取り込む。取り込まれた信号はそれぞれ信号ａ及びｂとして、セレクタ回路２３４のＡ入力及びＢ入力に供給される。セレクタ回路２３４は、クロック信号ＣＫを選択指示信号ＳＥＬとして用いて、Ａ入力の信号ａ及びＢ入力のｂを交互に選択する。選択された信号は、図２６に示されるように信号ｄとしてフリップフロップ２３３に供給される。倍速クロック発生器２３５は、ＰＬＬ回路等により構成され、クロック信号ＣＫに基づいて２倍の周波数のクロック信号ｅを生成して、フリップフロップ２３３に供給する。フリップフロップ２３３は、２倍の周波数のクロック信号ｅに同期して、セレクタ回路２３４により選択された信号ｄを内部に取り込む。フリップフロップ２３３に取り込まれた信号は、１系統の信号ＤＸＸ＿ＯＤＤ＆ＥＶＥＮとして出力される。ここまでの動作は、図２３及び２４に示される構成及び動作と同一である。
【００８４】
図２５においては、トグルフリップフロップ２３６が、２倍の周波数のクロック信号ｅの立ち上がりエッジに同期して、出力が交互にＨＩＧＨ及びＬＯＷになるように出力の反転動作を繰り返す。これにより図２６に示されるように、信号ｅの半分の周波数を有するドットクロック信号ＤＣＫが生成される。
【００８５】
図２５の構成は、ダブルエッジクロック方式を適用する場合に相当する。ダブルエッジクロック方式においては、ドットクロック信号ＤＣＫの立ち上がりエッジと立ち下がりエッジの両方のエッジに同期して、データドライバ２１３内のデータレジスタ回路に表示データを格納する。従って、立ち上がりエッジ或いは立ち下がりエッジのみを同期タイミングとして用いる場合の構成に比較して、ドットクロックＤＣＫの周波数を１／２に下げることが可能になる。
【００８６】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
本発明によれば、ゲートドライバ或いはデータドライバに供給する制御信号の信号線本数を削減すること、或いはデータドライバに供給する表示データの信号線本数を削減することで、配線基板面積を削減し、低コストな液晶表示装置を実現することが出来る。
【図面の簡単な説明】
【図１】従来の液晶表示装置の構成を示す図である。
【図２】本発明による液晶表示装置の第１実施例の構成を示す図である。
【図３】ゲート制御信号ＧＭＣの生成及び検出を説明するための信号波形図である。
【図４】カスケード接続される複数のゲートドライバの各々に供給されるゲート制御信号ＧＭＣを示す図である。
【図５】データ制御信号ＤＭＣを説明するための図である。
【図６】カスケード接続される複数のデータドライバの各々に供給されるデータ制御信号ＤＭＣを示す図である。
【図７】タイミングコントローラにおいてゲート制御信号ＧＭＣを生成する構成を示す回路図である。
【図８】各ゲートドライバにおいてゲートスタートパルスＧＳＴを抽出すると共に次段へのゲート制御信号を生成する構成を示す回路図である。
【図９】ゲート制御信号ＧＭＣＮを生成する動作を説明するための波形図である。
【図１０】タイミングコントローラにおいてデータ制御信号ＤＭＣを生成する構成を示す回路図である。
【図１１】各データドライバにおいてデータ制御信号ＤＭＣから各種制御信号を抽出すると共に次段のデータドライバへのデータ制御信号を生成する回路を示す図である。
【図１２】本発明による液晶表示装置の第２実施例の構成を示す図である。
【図１３】制御信号ＤＳＴ＋ＬＰを示す図である。
【図１４】タイミングコントローラにおいて制御信号ＤＳＴ＋ＬＰを生成する構成を示す回路図である。
【図１５】データドライバにおいて制御信号ＤＳＴ＋ＬＰからデータスタート信号ＤＳＴ及びラッチパルスＬＰを抽出する構成を示す回路図である。
【図１６】データドライバにおいて入力制御信号ＤＳＴ＋ＬＰから次段への出力制御信号ＤＳＴ＋ＬＰを生成する構成を示す回路図である。
【図１７】本発明による液晶表示装置の第３実施例の構成を示す図である。
【図１８】制御信号ＬＰ＋ＰＯＬを示す図である。
【図１９】タイミングコントローラにおいて制御信号ＬＰ＋ＰＯＬを生成する構成を示す回路図である。
【図２０】データドライバにおいて制御信号ＬＰ＋ＰＯＬからラッチパルスＬＰ及びポラリティＰＯＬを抽出する構成を示す回路図である。
【図２１】本発明が適用されたデータドライバの表示データ処理部分の構成例を示す図である。
【図２２】本発明による液晶表示装置の更なる実施例の構成を示す図である。
【図２３】タイミングコントローラにおいて偶奇の２系統の表示データを１系統に統合する部分の構成を示す回路図である。
【図２４】図２３の回路における各部分の信号の信号波形を示すタイミング図である。
【図２５】タイミングコントローラにおいて偶奇の２系統の表示データを１系統に統合する部分の別の構成例を示す回路図である。
【図２６】図２５の回路における各部分の信号の信号波形を示すタイミング図である。
【符号の説明】
１０  ＬＣＤパネル
２１  タイミングコントローラ
２２  ゲートドライバ
２３  データドライバ
【図１】
0004117134.tif 000002
【図２】
0004117134.tif 000003
【図３】
0004117134.tif 000004
【図４】
0004117134.tif 000005
【図５】
0004117134.tif 000006
【図６】
0004117134.tif 000007
【図７】
0004117134.tif 000008
【図８】
0004117134.tif 000009
【図９】
0004117134.tif 000010
【図１０】
0004117134.tif 000011
【図１１】
0004117134.tif 000012
【図１２】
0004117134.tif 000013
【図１３】
0004117134.tif 000014
【図１４】
0004117134.tif 000015
【図１５】
0004117134.tif 000016
【図１６】
0004117134.tif 000017
【図１７】
0004117134.tif 000018
【図１８】
0004117134.tif 000019
【図１９】
0004117134.tif 000020
【図２０】
0004117134.tif 000021
【図２１】
0004117134.tif 000022
【図２２】
0004117134.tif 000023
【図２３】
0004117134.tif 000024
【図２４】
0004117134.tif 000025
【図２５】
0004117134.tif 000026
【図２６】
0004117134.tif 000027