(57)【特許請求の範囲】
【請求項１】
複数のセルストリングを有し、各セルストリングは対応するビットラインに連結され、各セルストリングは対応するワードラインに連結された複数のメモリセルを有し、メモリセルはポケットＰウェルに形成されるメモリブロックと、
プログラム動作時、前記ポケットＰウェルを接地電圧にバイアスする手段と、
プログラム動作時、選択された前記ビットラインに接地電圧を印加し、非選択の前記ビットラインには正の電圧を印加する手段と、
プログラム動作時、前記非選択のビットラインに正の電圧が印加された後の前記ポケットＰウェルの電圧を検出し、検出された電圧が所定の検出電圧と同一又はより低ければイネーブル信号を出力するウェル電圧検出回路と、
プログラム動作時、前記イネーブル信号に応答して、選択されたワードラインに印加されるプログラム電圧、非選択のワードラインに印加されるパス電圧を発生する選択信号発生回路と、
を含むことを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記各メモリセルは、単一ビットデータを貯蔵することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記各メモリセルは、マルチビットデータを貯蔵することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項４】
前記ウェル電圧検出回路は、
バイアス電圧を発生するバイアス回路と、
前記バイアス電圧によって動作し、所定電圧だけ増加するように前記ポケットＰウェルの電圧のレベルをシフトさせるレベルシフタと、
前記バイアス電圧によって動作し、前記検出電圧として基準電圧を発生する基準電圧発生器と、
前記レベルシフタの出力と前記基準電圧とを比較し、比較結果として前記イネーブル信号を出力する比較器と、
を含むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項５】
前記レベルシフタは、
前記バイアス電圧を受け入れるように連結されたゲート、電源電圧に連結されたソース、およびドレインを有するＰＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタのドレインに共通に連結されたゲート及びドレインと前記ポケットＰウェルの電圧に連結されたソースとを有するＮＭＯＳトランジスタと、
を含むことを特徴とする請求項４に記載の不揮発性半導体メモリ装置。
【請求項６】
前記レベルシフタの出力電圧は、前記ポケットＰウェルの電圧と前記ＮＭＯＳトランジスタのしきい値電圧との合計と同一なことを特徴とする請求項５に記載の不揮発性半導体メモリ装置。
【請求項７】
一つ又はそれより多いダイオード連結されたＮＭＯＳトランジスタが、前記ＮＭＯＳトランジスタと前記ポケットＰウェルの電圧との間にさらに連結されることを特徴とする請求項５に記載の不揮発性半導体メモリ装置。
【請求項８】
前記基準電圧発生器は、
電源電圧に連結されたソース、前記バイアス電圧を受け入れるように連結されたゲート、およびドレインを有するＰＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタのドレインに共通に連結されたゲート及びドレインと、抵抗を通じて接地電圧に連結されたソースと、を有するＮＭＯＳトランジスタと、
を含むことを特徴とする請求項４に記載の不揮発性半導体メモリ装置。
【請求項９】
前記基準電圧は、前記ＮＭＯＳトランジスタのしきい値電圧と前記抵抗両端にかかる電圧との合計と同一なことを特徴とする請求項８に記載の不揮発性半導体メモリ装置。
【請求項１０】
一つ又はそれより多いダイオード連結されたＮＭＯＳトランジスタが、前記ＮＭＯＳトランジスタと前記抵抗との間にさらに連結されることを特徴とする請求項８に記載の不揮発性半導体メモリ装置。
【請求項１１】
前記検出電圧は、０．１Ｖであることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項１２】
前記基準電圧発生器のＮＭＯＳトランジスタと前記レベルシフタのＮＭＯＳトランジスタとは、同一の大きさを有することを特徴とする請求項５又は８のいずれか一つに記載の不揮発性半導体メモリ装置。
【請求項１３】
複数のセルストリングを有するメモリブロックを含み、前記各セルストリングは対応するビットラインに連結され、前記各セルストリングは対応するワードラインに連結された複数のメモリセルを有し、前記メモリブロックのメモリセルはＮウェル内に形成されたポケットＰウェルに形成される不揮発性メモリ装置に、データを書き込む方法において、
前記ポケットＰウェルを接地電圧にバイアスする段階と、
選択されたビットラインには接地電圧、非選択のビットラインには正の電圧を印加する段階と、
前記非選択のビットラインに正の電圧を印加した後の前記ポケットＰウェルの電圧を検出する段階と、
検出された前記ポケットＰウェルの電圧が所定の検出電圧と同一又はより低い時に、選択されたワードラインをプログラム電圧に、その他の非選択のワードラインを各々パス電圧に、充電する段階と、
を含むことを特徴とする不揮発性メモリ装置にデータを書き込む方法。
【請求項１４】
前記正の電圧は電源電圧であることを特徴とする請求項１３に記載の不揮発性メモリ装置にデータを書き込む方法。
【請求項１５】
前記各メモリセルは単一ビットデータを貯蔵することを特徴とする請求項１３に記載の不揮発性メモリ装置にデータを書き込む方法。
【請求項１６】
前記各メモリセルはマルチビットデータを貯蔵することを特徴とする請求項１３に記載の不揮発性メモリ装置にデータを書き込む方法。
【請求項１７】
前記検出電圧は０．１Ｖであることを特徴とする請求項１３に記載の不揮発性メモリ装置にデータを書き込む方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリ装置に関するものである。さらに具体的には、本発明は、ビットラインセットアップ区間で生じる基板電圧バウンシング（bouncing  of  a  substrate  voltage）によるプログラムディスターブ（program  disturb）を防止できるＮＡＮＤ型フラッシュメモリ装置に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置に貯蔵されたデータのリフレッシュが必要なくて、電気的に消去及びプログラム可能な半導体メモリ装置に対する要求が段々と増加してきている。又、メモリ装置の主な流れは、メモリ装置の貯蔵容量及び集積度を高めることである。貯蔵されたデータのリフレッシュが必要なくて、大容量及び高集積度を提供する不揮発性半導体メモリ装置の一例がＮＡＮＤ型フラッシュメモリ装置である。パワー−オフ時でさえデータをそのまま保持するので、そのようなフラッシュメモリ装置は、電源を急に遮断することができる電子装置（例えば、携帯用端末機、携帯用コンピュータ等）に広く使用されている。
【０００３】
ＮＡＮＤ型フラッシュメモリ装置のような不揮発性半導体メモリ装置は、“フラッシュＥＥＰＲＯＭセル”と呼ばれる、電気的に消去及びプログラム可能なＲＯＭセル（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ  ｃｅｌｌｓ）を含む。一般的に、フラッシュメモリＥＥＰＲＯＭセルは、セルトランジスタ即ち浮遊ゲートトランジスタ（ｃｅｌｌ  ｔｒａｎｓｉｓｔｏｒ  ｏｒ  ｆｌｏａｔｉｎｇ  ｇａｔｅ  ｔｒａｎｓｉｓｔｏｒ）を含み、前記トランジスタは、基板としてのポケットＰ−ウェル領域に形成され、互いに所定間隔離れたＮ型のソース及びドレイン領域と、ソース及びドレイン領域の間のチャネル領域上に位置し、電荷を貯蔵する浮遊ゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）と、浮遊ゲート上に位置する制御ゲート（ｃｏｎｔｒｏｌ  ｇａｔｅ）と、を含む。
【０００４】
図１は、この分野でよく知られたＮＡＮＤ型フラッシュメモリ装置のアレイ構造を示す図である。
図１を参照すると、メモリセルアレイは、ポケットＰ−ウェル領域ＰＰＷＥＬＬに形成され、ビットラインに各々対応する複数のセルストリング１０を含む。ポケットＰ−ウェル領域ＰＰＷＥＬＬは、Ｐ型半導体基板に形成されたＮ−ウェル領域ＮＷＥＬＬ内に形成される。
図示の便宜上、図１には二つのビットラインＢＬＯ、ＢＬ１及びそれに対応する二つのセルストリングを示している。各セルストリング１０は、第１選択トランジスタとしてのストリング選択トランジスタＳＳＴ、第２選択トランジスタとしての接地選択トランジスタＧＳＴ、そして前記選択トランジスタＳＳＴ、ＧＳＴの間に直列連結された複数のフラッシュＥＥＰＲＯＭセルＭＣｍ（ｍ＝０−１５）で構成される。
前記ストリング選択トランジスタＳＳＴは、対応するビットラインに連結されたドレイン及びストリング選択ラインＳＳＬに連結されたゲートを有し、前記接地選択トランジスタＧＳＴは、共通ソースラインＣＳＬに連結されたソース及び接地選択ラインＧＳＬに連結されたゲートを有する。そして、前記ストリング選択トランジスタＳＳＬのソース及び前記接地選択トランジスタＧＳＬのドレインの間には、前記フラッシュＥＥＰＲＯＭセルＭＣ１５−ＭＣ０が直列連結され、前記セルＭＣ０−ＭＣ１５のゲートは対応するワードラインＷＬ０−ＷＬ１５に各々連結される。
【０００５】
プログラミングの前に、即ち初期に、メモリセルアレイの全てのフラッシュＥＥＰＲＯＭセルは、例えば、−３Ｖのしきい電圧を有するように消去される。
その次に、フラッシュＥＥＰＲＯＭセルをプログラムするために、所定時間の間、選択されたワードラインにプログラム電圧Ｖｐｇｍを、そして非選択されたワードラインにパス電圧Ｖｐａｓｓを印加することによって、前記選択されたワードラインに連結されているメモリセルのしきい電圧はさらに高いしきい電圧に変わる一方、その他の、非選択されたワードラインに連結されているメモリセルのしきい電圧は変わらない。
【０００６】
前記選択されたワードライン上に連結された選択されないフラッシュＥＥＰＲＯＭセルをプログラムせずに、同一なワードライン上に連結された選択されたメモリセルをプログラムしようとする時に、一つの問題点が生じる。前記選択されたワードラインにプログラム電圧が印加される時には、前記プログラム電圧は前記選択されたフラッシュＥＥＰＲＯＭセルばかりではなく、同一なワードラインに沿って配列された選択されないフラッシュメモリＥＥＰＲＯＭセルにも印加される。前記ワードライン上に連結された選択されないフラッシュメモリＥＥＰＲＯＭセル、特に、前記選択されたフラッシュメモリＥＥＰＲＯＭセルに隣接したフラッシュＥＥＰＲＯＭセルがプログラムされる。このように、選択されたワードラインに連結された非選択セルの意図しないプログラムは“プログラムディスターブ（ｐｒｏｇｒａｍ  ｄｉｓｔｕｒｂ）と呼ばれる。
【０００７】
前記プログラムディスターブを防止するための技術のうちの一つは、セルフ−ブースティングスキーム（ｓｅｌｆ−ｂｏｏｓｔｉｎｇ  ｓｃｈｅｍｅ）を用いたプログラム禁止方法である。セルフ−ブースティングスキームを用いたプログラム禁止方法は、Ｕ．Ｓ  Ｐａｔｅｎｔ  Ｎｏ．５，６７７，８７３に“ＭＥＴＨＯＤ  ＯＦ  ＰＲＯＧＲＡＭＭＩＮＧ  ＦＬＡＳＨ  ＥＥＰＲＯＭ  ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥＳ  ＴＯ  ＰＲＥＶＥＮＴ  ＩＮＡＤＶＥＲＴＥＮＴ  ＰＲＯＧＲＡＭＭＩＮＧ  ＯＦ  ＮＯＮＤＥＳＩＧＮＡＴＥＤ  ＡＮＤ  ＭＥＭＯＲＹ  ＣＥＬＬＳ  ＴＨＥＲＥＩＮ”という題目で、そしてＵ．Ｐａｔｅｎｔ  Ｎｏ．５，９９１，２０２に“ＭＥＴＨＯＤ  ＦＯＲ  ＲＥＤＵＣＩＮＧ  ＰＲＯＧＲＡＭ  ＤＩＳＴＵＲＢ  ＤＵＲＩＮＧ  ＳＥＬＦ−ＢＯＯＳＴＩＮＧ  ＩＮ  Ａ  ＮＡＮＤ  ＦＬＡＳＨ  ＭＭＥＯＲＹ”という題目で開示されており、これらをリファレンスに含める。
【０００８】
前記セルフ−ブースティングスキームを用いたメモリセルのプログラム禁止は次のように行われる。
接地選択トランジスタＧＳＴのゲートにＯＶの電圧を印加することによって、接地経路が遮断される。選択ビットライン（例えば、ＢＬＯ）にはＯＶの電圧が印加され、非選択ビットライン（例えば、ＢＬ１）には３．３Ｖ又は５Ｖの電源電圧ＶＣＣが印加される。同時に、ストリング選択トランジスタＳＳＴのゲートに電源電圧を印加することによって、ストリング選択トランジスタＳＳＴのソース（又はプログラム禁止されたセルトランジスタのチャネル）がＶＣＣ−Ｖｔｈ（Ｖｔｈはストリング選択トランジスタのしきい電圧）まで充電される。この時には、前記ストリング選択トランジスタＳＳＴは、事実上、遮断される（又は、シャットオフされる）。上述した一連の動作が遂行される区間は“ビットラインセットアップ区間”と呼ばれる。
【０００９】
その次に、選択されたワードラインにプログラム電圧Ｖｐｇｍを印加して選択されないワードラインにパス電圧Ｖｐａｓｓを印加することによって、プログラム禁止されたセルトランジスタのチャネル電圧がブースティングされる。プログラム禁止されたセルトランジスタのチャネル電圧は、例えば、約８Ｖまでブースティングされる。これはフローティングゲートとチャネルとの間にＦ−Ｎトンネリングが生じないようにし、その結果、プログラム禁止されたセルトランジスタが初期の消去状態に維持される。
上述した一連の動作が遂行される区間は“プログラム区間”と呼ばれる。選択されたメモリセルのプログラムが完了すれれば、ビットラインの電位を放電する放電動作が遂行される。
ビットラインセットアップ、プログラム及び放電区間の間では、ポケットＰ−ウェル領域ＰＰＷＥＬＬとＮ−ウェル領域ＮＷＥＬＬとは接地電圧にバイアスされる。
【００１０】
前述したプログラム方法によると、プログラムされるフラッシュＥＥＰＲＯＭセルに隣接したプログラム禁止されるフラッシュＥＥＰＲＯＭセルが、寄生フィールドトランジスタ（ｐａｒａｓｉｔｉｃ  ｆｉｄｅｌｄ  ｔｒａｎｓｉｓｔｏｒ）（又は寄生ＭＯＳトランジスタ、ｐａｒａｓｉｔｉｃ  ＭＯＳ  ｔｒａｎｓｉｓｔｏｒ）を通じて流れる漏洩電流により、“プログラムディスターブ”を受ける。これを以下に詳細に説明する。
【００１１】
図２は、図１の点線Ａ−Ａ′に沿って切断されたアレイ構造の断面を示す。
図２を参照すると、同一なワードライン（例えば、ＷＬ１４）に連結されたフラッシュメモリＥＥＰＲＯＭセルは、ポケットＰ−ウェル領域ＰＰＷＥＬＬに形成されたフィールド領域又はフィールド酸化膜領域１２によって電気的に絶縁されている。このような構造では、隣接したフラッシュＥＥＰＲＯＭセル、ワードラインＷＬ１４、およびバルクとしてのポケットＰ−ウェル領域ＰＰＷＥＬＬは、寄生フィールドトランジスタを形成する。隣接したフラッシュＥＥＰＲＯＭセルのうちのプログラム禁止されるフラッシュＥＥＰＲＯＭセルのチャネル領域は、寄生フィールドトランジスタのドレイン領域として作用し、プログラムされるセルのチャネル領域は、寄生フィールドトランジスタのソース領域として作用し、前記ワードラインＷＬ１４は、寄生フィールドトランジスタのゲートとして作用する。そして、寄生フィールドトランジスタのソース及びドレイン領域の間のフィールド領域１２に接したポケットＰ−ウェル領域は、寄生フィールドトランジスタのチャネル領域として作用する。
【００１２】
前記ワードラインＷＬ１４に印加されるプログラム電圧Ｖｐｇｍが寄生フィールドトランジスタのしきい電圧より高い場合（又は寄生フィールドトランジスタのしきい電圧が低くなる場合）には、寄生フィールドトランジスタがターンオンされる。このために、プログラム禁止されるセルのチャネル領域でプログラムされるセルのチャネル領域にターンオンされた寄生ＭＯＳトランジスタを通じて漏洩電流が流れるようになる。だから、前記プログラム禁止されるセルのセルフ−ブースティングされたチャネル電圧が低くなり、その結果、前記プログラム禁止されるフラッシュＥＥＰＲＯＭセルはプログラムディスターブを受ける。
【００１３】
寄生フィールドトランジスタのしきい電圧が低くなる理由のうちの一つは、ビットラインセットアップ区間でビットラインを電源電圧に充電する時に、ポケットＰウェル領域ＰＰＷＥＬＬのウェル電圧がＯＶでプラス電圧に増加するからである。ウェル電圧の増加は、ビットラインとポケットＰウェルとの間に存在するカップリングキャッパシタ（例えば、ビットラインとコンタクトされるストリング選択トランジスタのドレインとポケットＰウェルとの間のカップリングキャッパシタ及びビットラインとポケットＰウェル領域との間のカップリングキャッパシタ）によることである。メモリ装置の集積度が増加すればするほど、ウェル電圧の増加程度も大きくなる。これは、同時に電源電圧に充電されるビットラインの数が増加するからである。
【００１４】
図３及び図４は、プログラム時におけるビットラインセットアップ時点とワードライン活性化時点とのウェル電圧の変化とチャネルブースティングの変化とを示す図である。次に、図３及び図４を参照して説明する。
ポケットＰウェル領域ＰＰＷＥＬＬの電圧が増加することによって生じる、寄生フィールドトランジスタを通じて流れる漏洩によるプログラムディスターブを防止するために、ビットラインを電源電圧に充電し、所定時間が経過した後に、プログラム及びパス電圧のようなワードライン電圧ＶＷＬを対応するワードラインに印加する。即ち、ポケットＰウェル領域の電圧が十分に低められた後に、プログラム電圧及びパス電圧をワードラインに供給する。
ポケットＰウェル領域ＰＰＷＥＬＬの電圧ＶＰＰＷＥＬＬが十分に低くない状態でワードライン電圧ＶＷＬが供給される場合には、図３に示すように、プログラム禁止されたセルのチャネル電圧が要求される電圧（図面に点線で表示された電圧）までブースティングされない。即ち、チャネル電圧が△Ｖほど低くなる。だから、図４に示すように、チャネル電圧が要求される電圧まで十分にブースティングされるように、ワードライン電圧の印加時点を遅延させなければならない。
【００１５】
ワードライン電圧の印加時点（又はワードライン活性化時点）は、増加したウェル電圧ＶＰＰＷＥＬＬが０Ｖになる図４でのｔ１時点であることが望ましい。前記ワードライン活性化時点の望ましい遅延時間は△ｔＡ（例え、約２μｓ）である。しかし、ウェル電圧ＶＰＰＷＥＬＬが安定化される時点ｔ１が各メモリ装置によって異なるので、ｔ１時点を正確に予測することは不可能である。このために、ビットライン活性化時点ｔ０とワードライン活性化時点ｔ２との間には十分なマージン△ｔＢを確保しなければならない。結果としては、全体的なプログラム時間が増加する。
【００１６】
図５は、ポケットＰウェルの抵抗を減らすためのストラッピングラインの配置構造を示す図である。図６は、ポケットＰウェルとビットラインとの間に存在するカップリングキャパシタのモデリングを示す図である。図７は、ストラッピングライン数によるポケットＰウェル電圧の変化を示す図である。図８は、図７の実験結果に用いられた条件を示す図である。次に、図５乃至図８を参照して説明する。
ワードライン電圧の印加時点の遅延によるプログラム時間の増加は、ウェル電圧のバウンシングを抑制することによって、短縮が可能である。ウェル電圧のバウンシング抑制は、ポケットＰウェル領域ＰＰＷＥＬＬの抵抗を減らすことによって、達成できる。ポケットＰウェル領域ＰＰＷＥＬＬの抵抗を減らすことができる一つの技術がストラッピングである。ストラッピングとは、図５に示すように、メモリセルアレイ、即ち、ポケットＰウェル領域ＰＰＷＥＬＬ上にメタルラインを並列に配列し、そのように配列されたメタルライン各々をポケットＰウェル領域ＰＰＷＥＬＬと電気的に連結することを意味する。そのようなメタルラインを“ストラッピングライン（ｓｔｒａｐｐｉｎｇ  ｌｉｎｅ）”と称する。
【００１７】
ポケットＰウェル領域には、図６に示すように、ポケットＰウェル領域とビットラインとの間に生じるカップリングキャッパシタ、そしてポケットＰウェル領域の抵抗が存在する。そのようなポケットＰウェル領域の抵抗は、ポケットＰウェル領域上に大きい伝導性を有するストラッピングラインを配置することによって、減少させることができる。ストラッピングラインの数とウェル電圧との関係を示す図７を参照すると、ストラッピングラインの数が増加すればするほど充電されたウェル電圧の放電時間がさらに短縮される。図７に示した実験結果は、図８に示した変数を利用して得られたことである。結果的に、ストラッピングラインの数を増加させることによって、ワードライン活性化時点が繰り上がる（又は遅延時間が短縮される）。これは、全般的なプログラム時間の短縮を意味する。
【００１８】
【発明が解決しようとする課題】
しかしながら、ストラッピングラインを過度に配置する場合には、それに比例して、アレイの大きさが増加してチップの大きさが増加する。ストラッピングラインを配置することによって、ビットラインの充電によるポケットＰウェル電圧のバウンシングは多少減少させることができるが、ビットライン活性化時点とワードライン活性化時点との間には依然として十分な時間差が必要である。
【００１９】
したがって、本発明の目的は、基板電圧の増加によるプログラムディスターブがなく、最適のプログラム時間を確保することができる不揮発性半導体メモリ装置及びそのプログラム方法を提供することである。
【００２０】
【課題を解決するための手段】
上述した課題を解決するための本発明の特徴によると、不揮発性半導体メモリ装置は、行と列に配列され、ポケットＰウェルに形成されたメモリセルのメモリブロックを含む。ポケットＰウェル電圧レベル（又はライン）が複数のストラッピングラインを通じて前記ポケットＰウェルに連結され、前記ポケットＰウェルにウェル電圧を供給する。ウェル電圧検出回路は、プログラム動作の間に、前記ポケットＰウェル電圧が所定の検出電圧（例えば、０．１Ｖ）と同一又はより低いか否かを検出し、検出結果として高レベル又は低レベルの検出信号を出力する。前記ポケットＰウェル電圧が前記検出電圧と同一又はより低い時に、ワードライン選択信号発生回路は、前記ウェル電圧検出回路から出力されるイネーブル信号に応答して、前記行各々に対応する行選択信号を発生する。
【００２１】
この実施形態において、前記メモリセルは複数のセルストリングで構成され、各セルストリングは対応するビットラインに連結され、各セルストリングのメモリセルは対応するワードラインに各々連結される。
【００２２】
この実施形態において、前記各メモリセルは単一ビットデータを貯蔵したり、マルチビットデータを貯蔵したりする。
【００２３】
この実施形態において、前記行選択信号のうちの一つの行選択信号はプログラム電圧を有し、その他の行選択信号はパス電圧を各々有する。
【００２４】
この実施形態において、前記ウェル電圧検出回路は、バイアス電圧を発生するバイアス回路と、前記バイアス電圧によって動作し、所定電圧だけ増加するように前記ウェル電圧のレベルをシフトさせるレベルシフタと、前記バイアス電圧によって動作し、前記基準電圧を発生する基準電圧発生器と、前記レベルシフタの出力と前記基準電圧を比較し、比較結果として前記イネーブル信号を出力する比較器と、を含む。
【００２５】
本発明の別の特徴によると、不揮発性半導体メモリ装置にデータを書き込む方法を提供する。前記不揮発性半導体メモリ装置は、複数のセルストリングを有するメモリブロックを含み、前記セルストリングは、対応するビットラインに連結され、各セルストリングは、対応するワードラインに連結された複数のメモリセルを有し、前記メモリブロックのメモリセルは、Ｎウェル内に形成されたポケットＰウェルに形成される。前記不揮発性半導体メモリ装置にデータを書き込む方法は、先ず、前記ビットラインが第１及び第２供給電圧のうちのいずれか一つで各々充電される。前記ポケットＰウェルの電圧を検出した後に、前記ポケットＰウェルの電圧が所定の検出電圧と同一又はより低い時に、選択されたワードラインにプログラム電圧が、そして他のワードラインに各々パス電圧が、充電される。
【００２６】
このような装置及び方法によると、前記ポケットＰウェル領域のウェル電圧が選択されないビットラインへの電圧印加により増加する場合に、増加したウェル電圧がウェル電圧検出回路の検出電圧（例えば、０．１Ｖ）より低くなる時点で、プログラム／パス電圧をワードラインに印加する。
【００２７】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００２８】
本発明の不揮発性半導体メモリ装置は、ページ単位で読み出し及びプログラム動作を遂行し、メモリブロック単位で消去動作を遂行するＮＡＮＤ型フラッシュメモリ装置を用いて実現する。ＮＡＮＤフラッシュメモリ装置は、ＣＭＯＳ工程技術を用いて製造され、前記メモリ装置の周辺回路を構成する半導体素子（例えば、ＰＭＯＳ及びＮＭＯＳトランジスタ）はＰ型半導体基板に形成される。もし、分離工程がなくて、メモリセルアレイを構成するメモリセルがＰ型半導体基板に形成されれば、消去動作時に、メモリセルの基板又はバルクにのみ高電圧を与えられないようになる。このような理由のために、メモリセルアレイは、ポケットＰウェル領域に形成され、前記ポケットＰウェル領域は、Ｐ型半導体基板上に形成されたＮ−ウェルによく知られたイオン注入工程を用いて形成される。そのようなポケットＰウェル領域は、読み出し及びプログラム動作時にＯＶに、そして消去動作時に高い電圧（例えば、２０Ｖ）にバイアスされる。
【００２９】
前述したように、ビットラインセットアップ区間にビットラインを電源電圧で充電する時に、ポケットＰウェル領域のウェル電圧が増加するので、増加したウェル電圧が安定した後に、ワードラインにプログラム／パス電圧を印加しなければならない。ウェル電圧が安定されるのに必要な時間（以後、“遅延時間”と称する）だけプログラム時間が増加する。上で述べたような原因により必須不可欠な遅延時間を最適化させることによって、プログラム時間の増加を最大限抑制することができる。したがって、本発明は、ビットラインセットアップ区間、プログラム区間及び放電区間からなるプログラム動作に要するプログラム時間を最適化することができる回路構造を含む。
以下、そのような回路構造を有するＮＡＮＤ型フラッシュメモリ装置を詳細に説明する。
【００３０】
図９は、本発明によるＮＡＮＤ型フラッシュメモリ装置を示すブロック図である。
図９を参照すると、ＮＡＮＤ型フラッシュメモリ装置は、データ情報を貯蔵するメモリセルアレイ１００を含み、前記メモリセルアレイ１００は、Ｎウェル（ＮＷＥＬＬ）上のポケットＰウェル領域（ＰＰＷＥＬＬ）に形成される。図９に示すメモリセルアレイ１００は、前記ＮＡＮＤ型フラッシュメモリ装置に実現されるメモリブロック（図５参照）のうちの一つのメモリブロックに対応する。図９には、一つのメモリブロックに関連したブロック選択回路１２０とスイッチ回路１４０とが示されている。図９に示すその他の構成要素は、メモリセルアレイを構成する全てのメモリブロックに共有される。
【００３１】
前記アレイ１００は、対応するビットライン（ＢＬ０−ＢＬｍ）に各々連結された複数のセルストリング１０１を有する。各セルストリング１０１は各セルストリング選択トランジスタＳＳＴ、接地選択トランジスタＧＳＴ、そして前記選択トランジスタＳＳＴ，ＧＳＴの間に直列連結された複数のフラッシュＥＥＰＲＯＭセル（ＭＣｍ）（ｍ＝０−１５）（以後、“メモリセル”と称する）で構成される。
前記ストリング選択トランジスタＳＳＴは、対応するビットラインに連結されたドレイン及びストリング選択ラインＳＳＬに連結されたゲートを有し、前記接地選択トランジスタＧＳＴは、共通ソースラインＣＳＬに連結されたソース及び接地選択ラインＧＳＬに連結されたゲートを有する。そして、前記ストリング選択トランジスタＳＳＬのソース及び前記接地選択トランジスタＧＳＴのドレインの間には前記メモリセルＭＣ１５−ＭＣＯが直列連結され、前記メモリセルＭＣ０−ＭＣ１５は、対応ワードラインＷＬ０−ＷＬ１５に各々連結される。
【００３２】
前記ポケットＰウェル領域ＰＰＷＥＬＬにウェル電圧ＶＰＰＷＥＬＬを供給するための、そして前記ポケットＰウェル領域ＰＰＷＥＬＬの抵抗を減らすためのストラッピングライン１０２が、ポケットＰウェル領域上に並列に配置される。前記ストラッピングライン１０２は、ポケットＰウェル領域ＰＰＷＥＬＬと電気的に連結される（コンタクトされる）。前記ストラッピングライン１０２は、ウェル電圧ＶＰＰＷＥＬＬを伝達するためのウェル電圧供給ライン（又はレール）１０４に共通に連結されている。
【００３３】
前記ブロック選択回路１２０は、ブロックアドレス情報により対応するメモリブロックが選択される時に、メモリブロックを選択するためのブロック選択信号ＢＳ、前記選択されたメモリブロックのストリング選択ラインＳＳＬを選択するためのストリング選択信号ＳＳ、そして前記選択されたメモリブロックの接地選択ラインＧＳＬを選択するための接地選択信号ＧＳを発生する。
前記スイッチ回路１４０は、ストリング選択ラインＳＳＬ、複数のワードラインＷＬ１５−ＷＬ０、そして接地選択ラインＧＳＬに各々対応する複数のパストランジスタＴ０−Ｔ１７で構成され、前記パストランジスタＴ０−Ｔ１７は、前記ブロック選択回路１２０から出力されるブロック選択信号ＢＳにより同時にスイッチオン／オフされる。
前記パストランジスタＴ０−Ｔ１７は、前記接地選択信号ＧＳ、ワードライン選択信号発生回路１８０からのワードライン選択信号Ｓ０−Ｓ１５、そして前記ストリング選択信号ＳＳを、対応するラインＧＳＬ、ＷＬ０−ＷＬ１５、ＳＳＬに伝達するように連結される。
【００３４】
前記ウェル電圧供給ライン１０４に連結されたウェル電圧検出回路１６０は、前記ウェル電圧供給ライン１０４上のウェル電圧ＶＰＰＷＥＬＬを検出して、検出結果によって高レベル又は低レベルの検出信号Ｄｅｔｏｕｔを出力する。例えば、前記ウェル電圧ＶＰＰＷＥＬＬが特定電圧（例えば、Ｏ．１Ｖ）以上である時には、ウェル電圧検出回路１６０は低レベルの検出信号Ｄｅｔｏｕｔを出力する。前記ウェル電圧ＶＰＰＷＥＬＬが特定電圧以下である時には、ウェル電圧検出回路１６０は高レベルの検出信号Ｄｅｔｏｕｔを出力する。
本発明において、前記検出信号Ｄｅｔｏｕｔが高レベルになる時点が、ワードライン電圧を供給する時点となる。これは、ワードライン活性化時点に対する遅延時間（増加したウェル電圧が安定化するのに必要な時間）が不必要に確保されることがないということを意味し、結局、プログラム時間を最適化することができる。
【００３５】
前記ワードライン選択信号発生回路１８０は、前記ウェル電圧検出回路１６０からの検出信号Ｄｅｔｏｕｔによって動作し、活性化される時には、プログラム電圧Ｖｐｇｍとパス電圧Ｖｐａｓｓとのうちの一つを有するワードライン選択信号Ｓ０−Ｓ１５を出力する。即ち、ワードライン選択発生回路１８０は、ウェル電圧検出回路１６０が高レベルの検出信号Ｄｅｔｏｕｔを出力する時には、活性化され、前記スイッチ回路１４０を通じて対応するワードラインＷＬ０−Ｗ１５に伝達されるワードライン選択信号Ｓ０−Ｓ１５を出力する。
【００３６】
引き続いて図９を参照すると、前記ビットラインＢＬ０−ＢＬｍにはページバッファ回路２００が連結され、前記ページバッファ回路２００は、この分野でよく知られたページバッファで構成される。ページバッファの一例がＵ．Ｓ  Ｐａｔｅｎｔ  Ｎｏ．５，７４８，５３６に“ＤＡＴＡ  ＲＥＡＤ  ＣＩＲＣＵＩＴＦＯＲ  Ａ  ＮＯＮＶＯＬＡＴＩＬＥ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ”という題目で掲載されており、レファレンスに含める。
各ページバッファは、読み出し／検証動作時に、対応するビットラインを通じて選択されたメモリセルに貯蔵されたデータをラッチし、そのようにラッチされたデータは、列デコーダ（Y−デコーダ）回路２２０を通じてデータ（又は入出力）ラインバスに出力される。前記各ページバッファは、プログラム動作時に、前記列デコーダ回路２２０を通じて提供されるプログラムデータをラッチする。
【００３７】
図１０は、図９のウェル電圧検出回路の望ましい実施形態を示す図である。
図１０を参照すると、ウェル電圧検出回路１６０は、三つのＰＭＯＳトランジスタＭＰ１０、ＭＰ１１、ＭＰ１２、電流源Ｉ、ダイオードとして動作する二つのＮＭＯＳトランジスタＭＮ１０、ＭＮ１１、抵抗器Ｒ、そして比較器ＣＯＭＰで構成される。
前記ＰＭＯＳトランジスタＭＰ１０は、電源電圧ＶＣＣに連結されたソース、及び相互連結されたゲート及びドレインを有し、前記ＰＭＯＳトランジスタＭＰ１０のドレインと接地電圧ＧＮＤとの間に電流源Ｉが連結される。前記ＰＭＯＳトランジスタＭＰ１０と前記電流源Ｉは、バイアス電圧ＶＢＩＡＳを出力するバイアス回路として動作する。
【００３８】
前記ＰＭＯＳトランジスタＭＰ１１は、電源電圧ＶＣＣに連結されたソース、前記バイアス電圧ＶＢＩＡＳを受け入れるゲート、及びＮ１ノードに連結されたドレインを有する。前記ＮＭＯＳトランジスタＭＮ１０は、前記Ｎ１ノードに共通連結されたゲート及びドレインと、前記抵抗器Ｒを通じて接地されたソースと、を有する。前記ＰＭＯＳトランジスタＭＰ１１、前記ＮＭＯＳトランジスタＭＮ１０、そして前記抵抗器Ｒは、基準電圧Ｖｒｅｆを発生する基準電圧発生器として動作する。前記基準電圧Ｖｒｅｆは、前記ＮＭＯＳトランジスタＮＭ１０の両端電圧Ｖｔｈｄと前記抵抗器Ｒの両端電圧との合計と同じである（Ｖｒｅｆ＝Ｖｔｈｄ＋ＩＲ）。
【００３９】
前記ＰＭＯＳトランジスタＭＰ１２は、電源電圧ＶＣＣに連結されたソース、前記バイアス電圧ＶＢＩＡＳに連結されたゲート、そしてＮ２ノードに連結されたドレインを有する。前記ＮＭＯＳトランジスタＭＮ１１は、前記Ｎ２ノードに共通連結されたドレイン及びゲートと、前記ウェル電圧ＶＰＰＷＥＬＬに連結されたソースと、を有する。このような構造によると、ウェル電圧ＶＰＰＷＥＬＬがダイオード連結されたＮＭＯＳトランジスタＭＮ１１の両端電圧Ｖｔｈｄだけ増加し、そのように増加した電圧ＶｓｈｉｆｔがＮ２ノード上に示されている。前記ＰＭＯＳトランジスタＭＰ１２と前記ＮＭＯＳトランジスタＭＮ１１とは、前記ウェル電圧ＶＰＰＷＥＬＬを増加させるためのレベルシフタとして動作する。検出しようとするウェル電圧ＶＰＰＷＥＬＬがＯＶ近くの低い電圧（例えば、Ｏ．１Ｖ）であるので、差動増幅器を用いた比較器ＣＯＭＰが定常的に動作するように、レベルシフタが用いられる。
【００４０】
前記比較器ＣＯＭＰは、前記Ｎ１ノードの電圧、即ち基準電圧（Ｖｒｅｆ＝Ｖｔｈｄ＋ＩＲ）を受け入れるように連結された（＋）端子、前記Ｎ２ノードの電圧（Ｖｒｅｆ＝Ｖｔｈｄ＋ＶＰＰＷＥＬＬ）を受け入れるように連結された（−）端子、そして前記検出信号Ｄｅｔｏｕｔを出力する出力端子を有する。前記（＋）端子のＶｒｅｆ電圧が前記（−）端子のＶｓｈｉｆｔ電圧より低ければ、低レベルの検出信号Ｄｅｔｏｕｔを出力する。前記（＋）端子のＶｒｅｆ電圧が前記（−）端子のＶｓｈｉｆｔ電圧より高ければ、高レベルの検出信号Ｄｅｔｏｕｔを出力する。
【００４１】
この実施形態において、ＮＭＯＳトランジスタＭＮ１０、ＭＮ１１は、同一な大きさを有するように構成される。前記ＮＭＯＳトランジスタＭＮ１０、ＭＮ１１各々は、図１０の点線部分で表示したように、ダイオード連結された複数のＮＭＯＳトランジスタに取りかえることができることは、この分野の通常的な知識を有する者に明らかにする。前記ウェル電圧検出回路１６０の検出電圧レベルは、静電流Ｉの大きさと抵抗器Ｒの抵抗値によって所望の大きさに調節することができる。
【００４２】
図１１は、図９のワードライン選択信号発生回路１８０を示すブロック図である。
図１１を参照すると、ワードライン選択信号発生回路１８０は、ワードラインＷＬ０−ＷＬ１５に各々対応するワードライン選択信号発生器（１８０＿０）−（１８０＿１５）で構成される。ワードライン選択信号発生器（１８０＿０）−（１８０＿１５）には、別途の高電圧発生器から各々供給されるプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓと発進信号ＯＳＣが共通に提供される。ワードライン選択信号発生器（１８０＿ｉ）（ｉ＝０−１５）各々には、対応するＶＰＡＳＳＥＮｉ及びＶＰＧＭＥＮｉ信号が印加される。ワードライン選択信号発生器（１８０＿０）−（１８０＿１５）は、ウェル電圧検出信号１６０から出力される検出信号Ｄｅｔｏｕｔによって同時に活性化／非活性化される。
【００４３】
例えば、前記検出信号Ｄｅｔｏｕｔが低レベルである時（又はウェル電圧が特定電圧より高い時）に、たとえ、対応するＶＰＡＳＳＥＮｉ／ＶＰＧＭＥＮｉ信号が活性化されても、各ワードライン選択信号発生器は非活性化される。前記検出信号Ｄｅｔｏｕｔが高レベルである時（又はウェル電圧が特定電圧より低い時）に、各ワードライン選択信号発生器の出力信号は活性化されるＶＰＡＳＳＥＮｉ／ＶＰＧＭＥＮｉ信号によってプログラム電圧Ｖｐｇｍ又はパス電圧Ｖｐａｓｓを有する。
【００４４】
前記ＶＰＡＳＳＥＮｉ及びＶＰＧＭＥＮｉ信号は、ワードライン選択用アドレスのデコーディング情報によって活性化／非活性化される。例えば、プログラム動作時には、ワードラインＷＬ０を選択する場合に、ワードラインＷＬ０に対応するワードライン選択信号発生器（１８０＿０）の入力信号ＶＰＧＭＥＮＯは活性化される。この時には、残りワードラインＷＬ１−ＷＬ１５に対応するワードライン選択信号発生器（１８０＿１）−（１８０＿１５）の入力信号ＶＰＧＭＥＮ１−ＶＰＧＭＥＮ１５は非活性化される一方、その他のワードラインＷＬ１−ＷＬ１５に対応するワードライン選択信号発生器（１８０＿１）−（１８０＿１５）の入力信号ＶＰＡＳＳＥＮ１−ＶＰＡＳＳＥＮ１５は活性化される。これにより、ワードラインＷＬＯには、プログラム電圧Ｖｐｇｍのワードライン選択信号ＳＯが印加され、その他のワードラインＷＬ１−ＷＬ１５には、パス電圧Ｖｐａｓｓのワードライン選択信号Ｓ１−Ｓ１５が各々印加される。
【００４５】
図１２は、図１１のワードライン選択信号発生器の望ましい実施形態を示すブロック図である。
図１２を参照すると、ワードライン選択信号発生器１８０＿ｉは、二つのＡＮＤゲートＧ１、Ｇ２、二つのＮＭＯＳトランジスタＭＮ２０、ＭＮ２２、そして二つのスイッチポンプの１８２ａ、１８２ｂで構成される。前記検出信号Ｄｅｔｏｕｔが低レベルである時（又はウェル電圧が特定電圧より高ければ）に、ＶＰＡＳＳＥＮｉ／ＶＰＧＭＥＮｉ信号の活性化に関係なく、スイッチポンプ１８２ａ、１８２ｂは非活性化される。もし、検出信号Ｄｅｔｏｕｔが低レベルから高レベルに遷移すれば（ウェル電圧が特定電圧より低くければ）、ＶＰＡＳＳＥＮｉ／ＶＰＧＭＥＮｉ信号の活性化によりスイッチポンプが動作してプログラム電圧Ｖｐｇｍ又はパス電圧Ｖｐａｓｓが出力端子Ｓｉに伝達される。
【００４６】
図１３は、本発明によるＮＡＮＤ型フラッシュメモリ装置のプログラム方法を説明するための動作タイミング図である。
以下、本発明によるＮＡＮＤ型フラッシュメモリ装置のプログラム動作を図１３に基づいて詳細に説明する。
【００４７】
ＮＡＮＤ型フラッシュメモリ装置のプログラム過程は、前述したように、ビットラインセットアップ区間、プログラム区間、そして放電区間に区分される。前記ビットラインセットアップ区間の間では、ページバッファ回路にローディングされたデータビットによってビットラインが電源電圧又は接地電圧に充電される。例えば、ローディングされたデータビットが“１”である場合には、ビットラインは電源電圧に充電され、ローディングされたデータビットが“０”である場合には、ビットラインは接地される。
ここで、接地電圧が印加されるビットラインは“選択ビットライン”と称し、電源電圧が印加されるビットラインは“非選択ビットライン”と称する。そして、プログラム電圧が印加されるワードラインは“選択ワードライン”と称し、パス電圧が印加されるワードラインは“非選択ワードライン”と称する。
【００４８】
前記ブロック選択回路１２０は、ブロック選択情報により高電圧を有するブロック選択信号ＢＳ、電源電圧（例えば、３．３Ｖ又は５Ｖ）を有するストリング選択信号ＳＳ、そして接地電圧を有する接地選択信号ＧＳを出力する。
前記スイッチ回路１４０のパストランジスタＴ０−Ｔ１７は、ブロック選択信号ＢＳによって同時にターンオンされ、ストリング選択信号ＳＳは、ターンオンされたパストランジスタＴ１７を通じてストリング選択ラインＳＳＬに伝達され、接地選択信号ＧＳは、ターンオンされたパストランジスタＴＯを通じて接地選択ラインＧＳＬに伝達される。
接地選択トランジスタＧＳＴのゲートには接地電圧が印加されることによって、接地経路が遮断される。
【００４９】
引き続いて、選択ビットラインにはＯＶの電圧が印加され、非選択ビットラインには３．３Ｖ又は５Ｖの電源電圧ＶＣＣが印加される。非選択ビットラインに電源電圧が印加される時に、図１３に示すように、ポケットＰウェル領域ＰＰＷＥＬＬの電圧は、非選択ビットラインとポケットＰウェル領域ＰＰＷＥＬＬとの間のカップリングキャパシタを通じて０Ｖ以上に増加する。この時に、ワードライン選択信号発生回路１８０に印加されるＶＰＡＳＳＥＮｉ及びＶＰＧＭＥＮｉ信号がワードライン選択情報により活性化されても、ワードライン選択信号Ｓ０−Ｓ１５はプログラム／パス電圧を有することができない。なぜなら、ウェル電圧検出回路１６０から出力される検出信号Ｄｅｔｏｕｔが低レベルに維持されているからである。
【００５０】
前記非選択ビットラインへの電圧印加により増加したウェル電圧ＶＰＰＷＥＬＬは、時間が経過することによって低く０Ｖになる。前記ウェル電圧ＶＰＰＷＥＬＬが前記ウェル電圧検出回路１６０の検出電圧（例えば、０．１Ｖ）以下に低くなる時に、検出信号Ｄｅｔｏｕｔは低レベルから高レベルに遷移する。ワードライン選択信号発生器（１８０＿０）−（１８０＿１５）は、検出信号Ｄｅｔｏｕｔの低−高遷移により活性化され、選択ワードラインには、プログラム電圧Ｖｐｇｍのワードライン選択信号が、そして非選択ワードラインには、パス電圧Ｖｐａｓｓのワードライン選択信号が、各々印加される。
【００５１】
前記非選択ビットラインに連結されたストリング選択トランジスタＳＳＴのゲートに電源電圧が印加されるので、ストリング選択トランジスタＳＳＴのソース（又はプログラム禁止されたセルトランジスタのチャネル）がＶＣＣ−Ｖｔｈ（Ｖｔｈはストリング選択トランジスタのしきい電圧）まで充電される。この時に、前記ストリング選択トランジスタＳＳＴは事実上遮断される（又は、シャットオフされる）。
【００５２】
このような状態で、選択ワードラインにプログラム電圧Ｖｐｇｍが印加され、非選択ワードラインにパス電圧Ｖｐａｓｓが印加されることによって、プログラム禁止されたセルトランジスタのチャネル電圧Ｖｃｈａｎｎｅｌが寄生フィールドトランジスタを通じた漏洩がなく、例えば、約８Ｖまでブースティングされる。これは、フローティングゲートとチャネルとの間にＦ−Ｎトンネリングが生じないようにし、その結果、プログラム禁止されたセルトランジスタが初期の消去状態に維持される。選択されたメモリセルのプログラムが完了されれば、ビットラインの電位を放電する放電動作が遂行される。
【００５３】
前記ポケットＰウェル領域ＰＰＷＥＬＬのウェル電圧ＶＰＰＷＥＬＬが非選択ビットラインへの電圧印加により増加する（ｂｏｕｎｃｅ）場合には、そのように増加したウェル電圧がウェル電圧検出回路１６０の検出電圧（例えば、０．１Ｖ）より低い時点で、ワードラインにプログラム／パス電圧を印加する。このような理由により、本発明によるＮＡＮＤ型フラッシュメモリ装置において、ワードライン活性化時点の不必要なマージンを確保することがなくなる。
【００５４】
本発明が単一ビットＮＡＮＤ型フラッシュメモリ装置を用いて説明したが、メモリセル当りＮビットデータ（Ｎは２又はそれより大きい整数）を貯蔵できるマルチビット（マルチレベル又はマルチ状態）ＮＡＮＤ型フラッシュメモリ装置にも適用することができることはこの分野の通常的な知識を有する者に明らかである。マルチビットＮＡＮＤ型フラッシュメモリ装置は、Ｕ．Ｓ  Ｐａｔｅｎｔ  Ｎｏ．  ５，７６８，１８８に“  ＭＵＬＴＩ−ＳＴＡＴＥ  ＮＯＮ−ＶＯＬＡＴＩＬＥ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ  ＡＮＤ  ＭＥＴＨＯＤＦＯＲ  ＤＲＩＶＩＮＧ  ＴＨＥ  ＳＡＭＥ”（ａｓｓｉｇｎｅｄ  ｔｏ  Ｓａｍｓｕｎ  Ｅｌｅｃｔｒｏｎｉｃｅ  Ｃｏ．，ＬＴＤ）という題目で掲載されており、レファレンスに含める。
【００５５】
以上、本発明による回路の構成及び動作を、図面を参照して説明したが、これは例をあげて説明したに過ぎず、本発明の技術的思想及び範囲を外れない範囲内で多様な変化及び変更が可能である。
【００５６】
【発明の効果】
上述のように、ビットラインセットアップ区間に生じるポケットＰウェル電圧のバウンシングノイズによるプログラムディスターブを防止できるだけではなく、プログラム時間（又はスピード）が短縮されるようにビットラインセットアップ時点とワードライン活性化時点との間の遅延時間を最適化することができる。
【図面の簡単な説明】
【図１】ＮＡＮＤ型フラッシュメモリ装置のアレイ構造を示す図面。
【図２】図１の点線Ａ−Ａ’に沿って切断された断面を示す断面図。
【図３】プログラム時におけるビットラインセットアップ時点とワードライン活性化時点とによるウェル電圧の変化とチャネルブースティング電圧の変化とを示す図面。
【図４】プログラム時におけるビットラインセットアップ時点とワードライン活性化時点とによるウェル電圧の変化とチャネルブースティング電圧の変化とを示す図面。
【図５】ポケットＰウェルの抵抗を減らすためのストラッピングラインの配置構造を示す図面。
【図６】ポケットＰウェルとビットラインとの間に存在するカップリングキャパシタのモデリングを示す図面。
【図７】ストラッピングライン数によるポケットＰウェル電圧の変化を示す図面。
【図８】図７の実験結果に用いられた条件を示す図面。
【図９】本発明によるＮＡＮＤ型フラッシュメモリ装置を示すブロック図。
【図１０】図９のウェル電圧検出回路の望ましい実施形態を示すブロック図。
【図１１】図９のワードライン選択信号発生回路を示すブロック図。
【図１２】図１１のワードライン選択信号発生器の望ましい実施形態を示すブロック図。
【図１３】本発明によるＮＡＮＤ型フラッシュメモリ装置のプログラム動作を説明するための動作タイミング図。
【符号の説明】
１００  メモリセルアレイ
１２０  ブロック選択回路
１４０  スイッチ回路
１６０  ウェル電圧検出回路
１８０  ワードライン選択信号発生回路
２００  ページバッファ回路
２２０  Ｙ−デコーダ回路
【図１】
0004097017.tif 000002
【図２】
0004097017.tif 000003
【図３】
0004097017.tif 000004
【図４】
0004097017.tif 000005
【図５】
0004097017.tif 000006
【図６】
0004097017.tif 000007
【図７】
0004097017.tif 000008
【図８】
0004097017.tif 000009
【図９】
0004097017.tif 000010
【図１０】
0004097017.tif 000011
【図１１】
0004097017.tif 000012
【図１２】
0004097017.tif 000013
【図１３】
0004097017.tif 000014