(57)【特許請求の範囲】
【請求項１】
メモリセルに書き込むための方法であって、
前記メモリセルに接続された書き込み線上においてパルス列を開始し、該パルス列内のパルスの数は予め決定されておらず、
前記メモリセルの入力側の値と基準値とを比較し、前記書き込み線上の値が該基準値を越えた場合には、前記メモリセルの入力側が、書き込み動作が完了したという指示を提供し、
前記書き込み線上における前記パルス列内のパルスの数をカウントし、
前記書き込み動作が完了したことを前記比較するステップが示しているか、或いは前記パルスの数が所定の最大数を越えたことを前記カウントするステップが示しているかどうかをロジック素子によって自動的に検出し、及び、
前記ロジック素子が上記イベントのうちのいずれかを検出した時には、前記書き込み線上の前記パルス列を中断する
ことを含み、
前記基準値、及び前記メモリセルの入力側の値が、電圧であり、
前記パルス列を開始するステップによって前記書き込み線上にパルス列が生じている時に、前記比較するステップが実施されることからなる、方法。
【請求項２】
前記パルス列が、幅が十分に狭く、且つ、振幅が十分に大きい複数のパルスからなることからなる、請求項１に記載の方法。
【請求項３】
トランジスタと直列に接続されたヒューズか又はアンチヒューズを、前記メモリセルが含むことからなる、請求項１に記載の方法。
【請求項４】
前記メモリセルが、バイポーラPROM、CMOS PROM、EPROM、及びトンネル接合アンチヒューズのうちの１つであることからなる、請求項１に記載の方法。
【請求項５】
前記セルの入力側の値が、前記書き込み線上の値であることからなる、請求項１に記載の方法。
【請求項６】
前記パルスの数が、所定の最大値を超えた場合に、前記セルが使用不能であることを宣言するステップを更に含むことからなる、請求項１に記載の方法。
【請求項７】
メモリセルに書き込むための回路であって、
出力とイネーブル入力とを有するパルス列発生器であって、該出力が、前記メモリセルに接続された書き込み線に接続され、イネーブルにされたときに該出力がパルス列となることからなる、パルス列発生器と、
２つの入力と１つの出力とを有する比較器であって、該入力の一方が前記書き込み線に接続され、該入力の他方が基準に接続され、該出力が、前記パルス列発生器の前記イネーブル入力に接続されていることからなる、比較器と、
カウント値を記憶するカウンタと、
２つの入力と１つの出力とを有したロジックゲートであって、該入力の一方が前記比較器の出力に接続され、該入力の他方が前記カウンタの出力に接続されていることからなる、ロジックゲート
とを備え、
前記パルス列発生器が、前記比較器の出力に依存してディスエーブルか又はイネーブルにされ、
前記カウンタが、前記パルス列発生器のイネーブル入力に接続された出力を有し、前記カウンタが、パルスをカウントして、パルスの数が所定の最大数になった後に前記パルス列発生器をディスエーブルにし、
前記ロジックゲートの出力が、前記パルス列発生器のイネーブル入力に接続されており、
前記比較器は、前記書き込み線に接続された前記一方の入力における電圧と、前記基準に接続された前記他方の入力における電圧とを比較し、
前記パルス列発生器からのパルス列が前記書き込み線上に生じている時に、前記比較器が比較を行うことからなる、回路。
【請求項８】
前記カウンタに接続されたコントローラを更に含む、請求項７に記載の回路。
【請求項９】
前記パルス列発生器の出力と前記書き込み線との間に接続された分圧器を更に備え、前記分圧器の中間ノードが、前記比較器の入力に接続されていることからなる、請求項７に記載の回路。
【請求項１０】
前記パルス列発生器の出力と前記書き込み線との間に接続されたトランジスタを更に含み、前記比較器の出力が、前記トランジスタの端子に接続され、そのため前記トランジスタが、前記比較器の出力に依存して導通状態か又は非導通状態になることからなる、請求項７に記載の回路。
【請求項１１】
メモリシステムであって、
メモリセルのアレイと、
前記アレイ内の少なくとも１つのメモリセルに接続可能な書き込み線と、
出力とイネーブル入力とを有するパルス列発生器であって、該出力が前記書き込み線に接続され、該出力はイネーブルにされるとパルス列になることからなる、パルス列発生器と、
２つの入力と１つの出力とを有する比較器であって、該入力の一方が前記書き込み線に接続され、該入力の他方が基準に接続され、該出力が、前記パルス列発生器のイネーブル入力に接続されていることからなる、比較器と、
カウント値を記憶するカウンタと、
２つの入力と１つの出力とを有するロジックゲートであって、該入力の一方が前記比較器の出力に接続され、該入力の他方が前記カウンタの出力に接続されていることからなる、ロジックゲート
とを備え、
前記パルス列発生器が、前記比較器の出力に依存してディスエーブルか又はイネーブルにされ、
前記カウンタが、前記パルス列発生器のイネーブル入力に接続された出力を有し、前記カウンタが、パルスをカウントして、パルスの数が所定の最大数になった後に前記パルス列発生器をディスエーブルにし、
前記ロジックゲートの出力が、前記パルス列発生器のイネーブル入力に接続されており、
前記比較器は、前記書き込み線に接続された前記一方の入力における電圧と、前記基準に接続された前記他方の入力における電圧とを比較し、
前記パルス列発生器からのパルス列が前記書き込み線上に生じている時に、前記比較器が比較を行うことからなる、メモリシステム。
【請求項１２】
前記アレイに接続された行デコーダと、
前記アレイに接続された列デコーダ
とを更に備える、請求項１１に記載のメモリシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に、電子メモリに関し、より詳細には、追記型（ＷＯＲＭ）メモリデバイスに書き込むための方法および回路に関する。
【０００２】
【従来の技術】
メモリの分野では、密度を高めてコストを下げることが常に要求されている。これは、特に、不揮発性メモリ、すなわち電力を供給しないときにデータが失われないメモリに当てはまる。不揮発性メモリは、追記型（「ＷＯＲＭ」）すなわち再プログラム可能な場合がある。名前が示唆するように、ＷＯＲＭメモリは、いったん書き込まれると（プログラムされると）、その後、すべての実際的な目的に永久的である。ほとんどのＷＯＲＭメモリは、製造中にプログラミングを行う必要がなく、現場でプログラム可能である。現場でプログラム可能なＷＯＲＭメモリの例には、バイポーラＰＲＯＭ（プログラマブル読み出し専用メモリ）、ＣＭＯＳ（相補型金属酸化膜半導体）ＰＲＯＭ、ＥＰＲＯＭ（消去可能なＰＲＯＭ）およびトンネル接合ベースのＲＯＭがある。
【０００３】
ＷＯＲＭメモリは、選択されたセルに比較的大きい電圧を印加して選択されたセルの物理的特性を変化させることによってプログラムされる。代替の機構は、メモリのタイプに依存する。例えば、バイポーラまたはＣＭＯＳ  ＰＲＯＭの単位メモリセルは、一般に、ヒューズおよび／またはアンチヒューズ（anti-fuse）と直列の１つのトランジスタからなり、ＰＲＯＭは選択されたセルのヒューズまたはアンチヒューズの両端に大きな電圧を印加することによってプログラムされる。電圧を印加すると、ヒューズは開放され、またはアンチヒューズは短絡する（または、両方が存在する場合は両方）。その結果、セルの両端の抵抗が変化し、この変化は、読み取り操作で、セルにわずかな読み取り電圧を印加し、セルに流れる電流を検出することにより、変化していない状態と対比して検出されることができる。もう１つの例として、ＥＰＲＯＭの単位メモリセルは、一般に、トランジスタと浮遊ゲートからなり、ＥＰＲＯＭは、大きな電圧を印加して、シリコン基板から選択されたセルの浮遊ゲートに電荷を移すことによってプログラムされる。この場合、電荷の移動に関するメカニズムは、ファウラー・ノルトハイム（Fowler-Nordheim）の電子トンネル効果である。
【０００４】
メモリセルのもう１つの例は、図１に示したアンチヒューズトンネル接合１００である。アンチヒューズトンネル接合１００は、下部電極１２０、絶縁体障壁層１４０および上部電極１６０を含む。下部電極１２０と上部電極１６０は、Ｃｕ、Ａｌなどの導体金属、あるいはＮｉＦｅ、ＣｏＦｅ、ＮｉＦｅＣｏなどの磁性材料とすることができる。絶縁体障壁層１４０は、一般に、０．５ｎｍ（５オングストローム）〜１０ｎｍ（１００オングストローム）のきわめて薄い厚さである。一般に、絶縁体障壁層１４０は、ＴａＯｘ、ＡｌＯｘ、ＳｉＯｘ、ＳｉＮｘ、ＡｌＮｘなどからなる。接合の両端にバイアス電圧が印加されると、絶縁体障壁が薄いため、量子力学的トンネル効果が生じ、電流が、一方の電極から障壁層１４０を横切って他方の電極に流れる。トンネル接合の抵抗は、障壁層の厚さに指数関数的に左右される。したがって、製作する際に厚さを制御することによって、トンネル接合を、特定の用途に適した所望の抵抗値に作成することができる。
【０００５】
一般的なＷＯＲＭメモリをプログラミングするための回路は、図２Ａに示したＷＯＲＭメモリシステム２００の一部である。ＷＯＲＭメモリシステム２００は、メモリセル２１０のアレイを含む。メモリセル２１０は、行と列の長方形の配列で配置されることが好ましい。各メモリセル２１０は、行導体２２０と列導体２３０の交点にある。行デコーダ２４０が、行導体２２０に接続され、列デコーダ２５０が、列導体２３０に接続される。アドレス線（図示せず）が、行デコーダ２４０および／または列デコーダ２５０を制御して、所望の行、列または個々のセル２１０を選択する。図２Ａに示したように、書き込みのために１つの特定のセル２１０が選択された。書き込みプロセスの一部として、セル２１０の両端に書き込み電圧ＶＷＲが印加される。
【０００６】
図２Ｂに、書き込み電圧ＶＷＲのグラフ２６０を示す。書き込み電圧ＶＷＲは、高さＶ１、一定幅Ｔ１のパルス２７０である。書き込まれるべきすべてのセル２１０ごとに、セル２１０が、行デコーダ２４０と列デコーダ２５０によって選択され、次に、選択されたセルに、同じパルス２７０が印加される。
【０００７】
【発明が解決しようとする課題】
ＷＯＲＭメモリの欠点は、一般に、メモリをプログラムするためにＶ１を高い値にしなければならないことである。ＥＰＲＯＭの場合、ファウラー・ノルトハイム電子トンネル効果を生じさせるには高い電圧が必要である。プログラム可能な素子のようにポリシリコンヒューズを備えたＰＲＯＭの場合は、ポリシリコンヒューズを溶断するのに十分なエネルギーを供給するために大きい電圧を必要とする。メモリセルとして１つの順方向ダイオードと１つの逆方向ダイオードを備えたバイポーラＰＲＯＭの場合、ダイオードを破壊するためにダイオードの逆電圧を超える大きい電圧を必要とする。プログラム可能な素子としてトンネル接合アンチヒューズを備えたＷＯＲＭの場合、トンネル接合の破壊電圧（breakdown voltage）は、１．５Ｖ（ボルト）程度と低い。この破壊電圧は、トンネル接合の障壁層の厚さによって制御され得る。障壁が厚いほど破壊電圧が高くなり、障壁が薄いほど破壊電圧が低くなるが、そのようなタイプのアンチヒューズ接合は、破壊電圧に大きなばらつきがある。
【０００８】
いくつかのＷＯＲＭメモリのプログラミングは、必要な書き込み電圧レベルに、セルごとに大きなばらつきがある。このばらつきは、製造工程におけるセルごとの物理的なばらつきによって生じる可能性がある。プログラムするのに少ないエネルギーしか必要としないセルもあり、多くのエネルギーを必要とするセルもある。換言すると、パルス２７０は、あるセルには長すぎ、他のセルには短すぎる場合がある。歩留り率を高めるために、パルス持続時間Ｔ１は、一般に、大部分のセルに必要なものよりもはるかに長い。
【０００９】
当該技術分野において、書き込み動作の有効性を確認し、書き込み動作の試みが失敗したときに標準的な書き込み動作を繰り返すことが知られている。一般に、書き込み動作の有効性は、メモリセル２１０の出力に接続されたセンスアンプ（図示せず）からの出力電圧を検出することによってテストされる。そのような手法の例は、米国特許第５，６８４，７４１号に開示されている。
【００１０】
【課題を解決するための手段】
一態様において、本発明は、メモリセルに書き込むための方法である。この方法は、メモリセルに接続された書き込み線にパルス列を印加する。パルス列内のパルスの数は、予め決定されていない。この方法は、セルの入力側の値を基準値と比較し、メモリセルの入力側は、書き込み動作が完了したという指示を提供する。この方法は、比較ステップに応じて、好適には書き込み線上の値が基準値を超えた場合に、書き込み線のパルス列を中断する。パルスは、幅が短く、振幅が大きいことが好ましい。この方法は、必要に応じて、パルス列内のパルスの数をカウントし、パルスの数が所定の最大値を超えた場合に、書き込み線上のパルス列を中断しおよび／またはセルを使用不可能と宣言することができる。
【００１１】
別の態様において、本発明は、メモリセルに書き込むための回路である。この回路は、パルス列発生器と比較器とを含む。パルス列発生器は、出力とイネーブル入力を有する。出力は、メモリセルに接続された書き込み線に接続されている。出力は、イネーブルにされたとき、パルス列を伝える。比較器は、２つの入力と１つの出力を有する。一方の入力が、書き込み線に接続される。他方の入力は、基準に接続される。比較器出力が、パルス列発生器のイネーブル入力に接続されており、それによりパルス列発生器は、比較器出力によってディスエーブルまたはイネーブルにされる。必要に応じて、回路は、パルスをカウントし、所定の最大数のパルスの結果としてパルス列発生器をディスエーブルにするカウンタをさらに含む。
【００１２】
さらにもう１つの態様において、本発明は、メモリシステムである。このメモリシステムは、前述のように、メモリセルのアレイ、書き込み線、ならびにパルス列発生器および比較器を含む。
【００１３】
本明細書で使用されるとき、「有する」という用語は、「含む」などの広い意味で解釈されるべきである。したがって、例えば、パルス列発生器は、前述した出力とイネーブル入力以外の他の信号インタフェースを含むことができる。さらに、「接続された」という用語およびその変形は、本明細書で使用されるとき、直接的に接続されているか、あるいは中間要素を介して間接的に接続されていることを意味する。
【００１４】
既知の従来技術との比較において、本発明の特定の実施形態は、以下の一部またはすべてを含むいくつかの利点を達成することができる。即ち、（１）書き込みプロセスが高速であり信頼性が高いこと、（２）メモリセルと直列の要素が損傷を受ける可能性がほとんどないこと、（３）書き込みプロセスがあまり電力を利用しないこと、（４）必要なパルスの数を予め較正できること、（５）書込みに必要なパルスの数が、メモリセルの品質の基準であること、（６）関連する回路がすべてアレイの書込み側だけにあるため、アレイ出力からの交差接続が不要であること。当業者は、図面と関連する好適な実施形態の以下の詳細な説明を読むことによって、本発明の様々な実施形態のこれらの及び他の利点と利益を理解するであろう。
【００１５】
【発明の実施の形態】
図３Ａは、本発明の実施形態によるメモリをプログラミングするための回路を含むＷＯＲＭメモリシステムを示す。ＷＯＲＭメモリシステム３００は、図２Ａに示したものと同じ基本的なＷＯＲＭメモリを含む。しかしながら、ＷＯＲＭメモリシステム３００は、メモリをプログラミングするための別の回路を含む。このプログラミング回路は、書き込まれるべきメモリセルに、可変数の短くて振幅が大きいパルスを印加する。プログラミング回路は、書き込み動作が有効であることを監視するフィードバック回路を含み、その監視に応じて、エネルギーと時間の無駄な消費を減少させる。
【００１６】
メモリシステム３００内のメモリセル２１０は、前述のメモリセルのいずれかや直列のヒューズとアンチヒューズなど、現在存在しまたは将来開発される任意のタイプとすることができる。
【００１７】
プログラミング回路は、選択されたメモリセル２１０の書き込み線に（間接的に）接続されているパルス列発生器３１０を含む。この場合、書き込み線は、行導体２２０であるか、または行デコーダ２４０によって行導体２２０に（直接的または間接的に）接続可能な線である。「行」と「列」の表示は、互いに関係する場合以外は任意である。したがって、一般に、書き込み線は、列導体２３０か、または列デコーダ２５０によって列導体２３０に接続可能な線とすることができる。
【００１８】
一実施形態において、パルス列発生器３１０は、後で図３Ｂを参照してより詳しく説明するように、所望の周波数、振幅およびオフセットの方形波を生成するために周辺回路を備えた発振器からなる。
【００１９】
パルス列発生器３１０の出力は、トランジスタ３２０のドレイン端子に接続されている。トランジスタ３２０のソース端子は、抵抗器Ｒ１と抵抗器Ｒ２に直列に接続されている。抵抗器Ｒ２は、行デコーダ２４０に接続されている。トランジスタ３２０のゲート端子は、イネーブル入力である。ゲート端子の電圧がハイ（high）のとき、トランジスタ３２０がドレインからソースに導通し、パルス列発生器の出力が、メモリセル２１０に達することが可能になる（行デコーダ２４０と列デコーダ２５０が、メモリセル２１０を選択するように構成されていると仮定する）。ゲート端子の電圧がロー（low）のとき、トランジスタ３２０は、「ターンオフ」する（すなわち、ソースとドレインとの間が開路になる）。
【００２０】
抵抗器Ｒ１とＲ２の間にはノード３２５があり、このノード３２５は、電圧比較器３３０の入力に接続されている。電圧比較器３３０のもう１つの入力は、基準電圧ＶＲＥＦに接続されている。電圧比較器３３０の出力は、ノード３２５の電圧がＶＲＥＦよりも低くなったときにハイからローに切り換わり、そうでない場合には、電圧比較器３３０の出力はハイである。電圧比較器３３０の出力は、ＳＲフリップフロップ３３５とＡＮＤゲート３４０を介してトランジスタ３２０のゲートに接続されている。また、パルス列発生器３１０の出力は、電圧比較器３３０のイネーブル端子に接続されている。このように、ノード３２５の電圧が、ＶＲＥＦを超えるかまたはそれよりも低くなるとき（書き込むときにメモリセルがどのように変更されたかにより）、メモリセル２１０の書き込み線上のパルス列が中断される。
【００２１】
セルの書き込みによってその抵抗が小さくなる場合は、書き込み動作が完了したときにノード３２５の電圧が降下し、セルの書込みによってその抵抗が大きくなる場合は、書き込み動作が完了したときにノード３２５の電圧が上昇する。どちらにしても、当業者は、ＶＲＥＦならびに比較器３３０の極性を設定して、書き込み前の状態と書き込み後の状態を容易に区別することができる。電圧比較器３３０のスルーレートは、パルス列発生器３１０から出力されたパルス列のうちの１つのパルス内で反応できるだけの十分な速さであることが好ましい。
【００２２】
抵抗器Ｒ１およびＲ２は、分圧器としてはたらく。Ｒ１とＲ２は両方とも、書き込み信号があまり減衰しないように小さい抵抗であることが好ましい。当業者は、比較器３３０、メモリセル２１０およびメモリシステム３００の他の回路と協働して適切に動作するようにＲ１とＲ２を選択することができる。
【００２３】
ＡＮＤゲート３４０への他方の入力は、カウンタ３５０に接続されている。カウンタ３５０は、最大パルス数を表す値が事前にロードされているダウンカウンタであることが好ましい。パルス列発生器３１０がパルスを生成するたびに、カウンタ３５０がデクリメントする。カウントがゼロになると、カウンタは、その出力をアサートする。その結果、パルスが最大数になった後で、書き込み線上のパルス列が中断される。当業者は、他のカウンタ構成（例えば、アップカウンタ）が同じ機能を果たすことを理解するであろう。
【００２４】
代替の実施形態において、トランジスタ３２０は、２つの入力と出力を有するＡＮＤゲートと置き換えることができる。一方の入力は、パルス列発生器３１０に接続され、他方の入力は、ＡＮＤゲート３４０（あるいは、適宜、補完的役割をするもの）の出力に接続される。この実施形態において、パルス列の振幅とオフセットは、標準的なロジック信号レベルであるように制約される。
【００２５】
図３Ａに示したプログラミング回路の最後の構成要素は、必要に応じてカウンタ３５０を進めかつリセットするコントローラ３５５である。コントローラ３５５は、パルス列発生器３１０をイネーブルにし、カウンタ３５０をプリセットし、ＳＲフリップフロップ３３５をセットすることによって、書き込みシーケンスを開始する。コントローラ３５５は、パルス列発生器３１０からの各パルス出力を検出し、そのたび毎に「ダウン」（または「アップ」）信号をカウンタ３５０に送ることにより応答する。コントローラ３５５は、また、電圧比較器３３０の出力を監視することによって書込みが完了したことを検出し、それに応じてカウンタ３５０とＳＲフリップフロップ３３５をリセットし、並びにパルス列発生器３１０をディスエーブルにする。最後に、コントローラ３５５は、パルス列をディスエーブルにする必要があるときに、適宜、パルス列発生器３１０を制御し、ＳＲフリップフロップをセットする。
【００２６】
当業者は、図３Ａに示したフィードバック回路が、意図された通りに機能することができる回路の一例に過ぎないことを理解するであろう。他の多くのフィードバック構成が、同じ目的を達成することができ、すなわち、メモリセルの書き込み線または入力側が、書込みを有効に実行したことを示すことを監視し、それに応じて、書き込み信号を終了する。
【００２７】
図３Ｂは、図３Ａのノード３２５における書き込み電圧パルス列３７０のグラフである。書き込み電圧パルス列３７０は、最初、高さＶ２の一連のパルスである。列３７０内の各パルスは、好ましくはＴ１よりもかなり狭い幅Ｔ２と、従来の書込みパルス２７０の（図２）幅とを有する。パルス列内のパルスの数は、最大値まで変更可能であることが好ましい。セルに書き込む必要のあるおよその数のパルスだけが、セルに印加される。このように、パルス列３７０は、ほとんどの場合、従来の書き込みパルス２７０よりも短い（通常はかなり短い）。したがって、セルのばらつきによって異なる数のパルスを種々のメモリセルに印加することができる。このように、図３Ｂのプログラミング回路は、各セルに対して自動調整する。
【００２８】
パルス列３７０は、大きさＶｏｆｆだけオフセットされることが好ましい。いくつかの実施形態において、ＶＲＥＦは、書き込みの完了を監視することができるように０〜Ｖｏｆｆの電圧値に選択される。この実施形態によれば、書き込みが完了したとき、ノード３２５におけるパルスが、ＶＲＥＦより低くなる。電圧比較器３３０は、イネーブル入力がパルス列発生器３１０の出力に接続されているため、パルスの間だけイネーブルにされる。
【００２９】
Ｖ２、Ｔ２およびＶｏｆｆの値は、メモリセル２１０の物理的性質に依存する。パルスは、妥当な数のパルスで書き込みを有効にすることができるが、他の回路（例えば、行デコーダ２４０または列デコーダ２５０）が損傷を受けるほどエネルギーが大きくないような十分なエネルギーを有するべきである。特定のメモリセル２１０が与えられた場合、当業者は、Ｖ２、Ｔ２およびＶｏｆｆに適切な値を選択することができる。
【００３０】
パルス列３７０は、完全な四角の縁を有するように図３Ｂに示したが、これは、理想的な形である。パルス列３７０は、一般に、レベル間で指数関数的な上昇と降下を有する。実際には、十分な一般性において、パルス列３７０内のパルスの形状は任意である。パルスは、単に特別のエネルギーを表す。
【００３１】
図４は、本発明の実施形態による方法４００のフローチャートである。方法４００は、書き込まれるべき１つまたは複数のセル（例えば、行全体）を選択する（４１０）。方法４００は、選択されたセルにパルス列を生じさせる（４２０）。生じさせるステップ４２０によって、パルス列３７０または類似のパルス列がオンになる。次に、方法４００は、書き込みが成功したか否かを監視する（４３０）。監視するステップ４３０は、セル出力を検出するのではなくセルの入力側を監視することによって実行されることが好ましい。書き込みが成功したとき、方法４００は、必要に応じて、セルに印加されるパルスの数をログ記録する（４４０）。この数は、一般にセルおよびメモリシステムの品質の基準である。ログ記録したデータは、デバイス選別または統計的解析のために後で使用され得る。監視するステップ４３０に従って書き込みが成功しなかった場合、方法４００は、それまで印加したパルスの数が、所定の最大数を超えたかどうかを確認する（４５０）。超えていない場合、方法４００は、監視ステップ４３０に戻って繰り返す。このループは、パルス列３７０の１つのパルスに１回繰り返されることが好ましい。パルスの最大数に達すると、方法４００は、検査するステップ４５０を終了し、必要に応じて、セルの書き込み失敗をログ記録する（４６０）。
【００３２】
次に、図３Ａの特定のハードウェアの実施形態で実施されているような、ステップ４２０、４３０および４５０について詳細に説明する。この場合、生じさせるステップ４２０は、３つの個別のサブステップを含む。第１に、コントローラ３５５は、カウンタ３５０を最大数にセットする。これにより、カウンタ出力がハイになる。第２に、コントローラ３５５は、Ｓ入力を介して、ＳＲフリップフロップ３３５のＱ出力をハイにセットする。第３に、コントローラ３５５は、パルスを出力するようにパルス列発生器３１０をイネーブルにする。この時、電圧比較器３３０は、各パルスの持続時間内でイネーブルにされ、各パルスの持続時間中ＶＲＥＦがノード３２５の電圧よりも低いため、電圧比較器３３０の出力は、最初、ハイである。したがって、監視するステップ４３０は、ノード３２５の電圧がＶＲＥＦより低くなるまで「ＮＯ」と応答し続け、電圧がＶＲＥＦより低くなった時点で、電圧比較器３３０の出力が、ハイからローになり、それにより、ＳＲフリップフロップ３３５のＱ出力がローになり、トランジスタ３２０がターンオフされる。また、電圧比較器３３０のハイ出力は、書き込みが完了したという信号をコントローラ３５５に送る。検査するステップ４５０で、パルスの最大数に達した場合は、カウンタ出力がローになり、それによりトランジスタ３２０がターンオフされる。これに応じて、コントローラ３５５は、ＳＲフリップフロップ３３５をリセットし、その結果そのＱ出力がローになり、パルス列発生器３１０がディスエーブルにされる。
【００３３】
本明細書において説明し図示したものは、本発明の好適な実施形態であり、またその変形のいくつかを含む。本明細書で使用される用語、説明および図は、例示のためにのみ示され、限定を意味しない。当業者は、本発明の思想および範囲内で多くの変形が可能であり、本発明が、別段の指示がない限り、すべての用語がその最も広い適切な意義で意味する特許請求の範囲およびそれらの等価物によって定義されるように意図されていることを理解するであろう。
【００３４】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施形態を示す。
１．メモリセル（210）に書き込むための方法（400）であって、
前記メモリセル（210）に接続された書き込み線にパルス列（370）を生じさせるステップ（420）であって、前記パルス列（370）内のパルスの数が予め決定されていない、ステップと、
前記メモリセル（210）の入力側の値と基準値を比較するステップ（430）であって、前記メモリセル（210）の入力側が、書き込み動作が完了したという指示を提供する、ステップと、及び
前記比較するステップに応じて、前記書き込み線上の前記パルス列を中断するステップとからなる、方法（400）。
２．前記中断するステップが、
前記書き込み線上の値が前記基準値を超えた場合に、前記書き込み線上の前記パルス列を中断するステップをさらに含む、上記１に記載の方法（400）。
３．前記書き込み線上の前記パルス列内の前記パルスの数をカウントするステップ（440、450）をさらに含む、上記１に記載の方法（400）。
４．前記パルスの数が、所定の最大値を超えた場合に、前記書き込み線上の前記パルス列を中断するステップをさらに含む、上記１に記載の方法（400）。
５．メモリセル（210）に書き込むための回路（300）であって、
出力とイネーブル入力とを有し、前記出力が、前記メモリセル（210）に接続された書き込み線に接続され、前記出力が、イネーブルにされたときにパルス列となる、パルス列発生器（310）と、及び
２つの入力と１つの出力とを有し、前記入力の一方が前記書き込み線に接続され、前記入力の他方が基準に接続され、前記出力が、前記パルス列発生器（310）のイネーブル入力に接続された比較器（330）とを含み、それにより、前記パルス列発生器（310）が、前記比較器（330）の出力によってディスエーブルまたはイネーブルにされる、回路（300）。
６．カウント値を記憶するカウンタ（350）をさらに含み、前記カウンタ（350）が、前記パルス列発生器（310）のイネーブル入力に接続された出力を有し、前記カウンタ（350）が、パルスをカウントし、パルスの数が所定の最大数になった結果として前記パルス列発生器（310）をディスエーブルにする、上記５に記載の回路（300）。
７．２つの入力と１つの出力とを有し、前記入力の一方が前記比較器（330）の出力に接続され、前記入力の他方が前記カウンタ（350）の出力に接続されたロジックゲート（340）をさらに含み、前記ロジックゲート（340）の出力が、前記パルス列発生器（310）のイネーブル入力に接続されている、上記６に記載の回路（300）。
８．前記カウンタに接続されたコントローラ（355）をさらに含む、上記６に記載の回路（300）。
９．前記パルス列発生器（310）の出力と前記書き込み線との間に接続された分圧器をさらに含み、前記分圧器の中間ノードが、前記比較器（330）の入力に接続されている、上記５に記載の回路（300）。
１０．前記パルス列発生器（310）の出力と前記書き込み線との間に接続されたトランジスタ（320）をさらに含み、前記比較器（330）の出力が、前記トランジスタ（320）の端子に接続され、そのため前記トランジスタ（320）が、前記比較器（330）の出力によって導通状態または非導通状態になる、上記５に記載の回路（300）。
【００３５】
【発明の効果】
上記のように、本発明は、既知の従来技術との比較において、以下の一部またはすべてを含むいくつかの利点を達成することができる。即ち、（１）書き込みプロセスが高速であり信頼性が高いこと、（２）メモリセルと直列の要素が損傷を受ける可能性がほとんどないこと、（３）書き込みプロセスがあまり電力を利用しないこと、（４）必要なパルスの数を予め較正できること、（５）書込みに必要なパルスの数が、メモリセルの品質の基準であること、（６）関連する回路がすべてアレイの書込み側だけにあるため、アレイ出力からの交差接続が不要であること。
【図面の簡単な説明】
【図１】トンネル接合アンチヒューズメモリセルを示す図である。
【図２Ａ】一般的なＷＯＲＭメモリをプログラミングするための従来技術の回路を示す図である。
【図２Ｂ】図２Ａの回路に使用するための書き込み電圧パルスのグラフである。
【図３Ａ】本発明の実施形態によるＷＯＲＭメモリをプログラミングするための回路を示す図である。
【図３Ｂ】図３Ａの回路に使用するための書き込み電圧パルス列のグラフである。
【図４】本発明の実施形態による方法のフローチャートである。
【符号の説明】
210  メモリセル
300  ＷＯＲＭメモリシステム
310  パルス列発生器
320  トランジスタ
330  比較器
340  ＡＮＤゲート
350  カウンタ
355  コントローラ
370  パルス列
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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