(57)【特許請求の範囲】
【請求項１】
抵抗性終端負荷に動作的に結合した出力端子を持つ出力ドライバ回路において、
１つのソーストランジスタおよび１つのドレイントランジスタを含む１つのデュアルゲートｐＦＥＴデバイスを含み、
各トランジスタはそれぞれゲート端子、ソース端子およびドレイン端子とを有し、
ソーストランジスタのソース端子は電源Ｖに動作的に結合し、
ソーストランジスタのドレイン端子はドレイントランジスタのソース端子に動作的に結合し、
ドレイントランジスタのドレイン端子は出力ドライバ回路の出力端子に動作的に結合し、
１つのソーストランジスタおよび１つのドレイントランジスタを含む１つのデュアルゲートｎＦＥＴデバイスを含み、
各トランジスタはそれぞれゲート端子、ソース端子およびドレイン端子とを有し、
ソーストランジスタのソース端子はグランド電位に動作的に結合し、
ソーストランジスタのドレイン端子はドレイントランジスタのソース端子に動作的に結合し、
ドレイントランジスタのドレイン端子は出力ドライバ回路の出力端子に動作的に結合し、
デュアルゲートｐＦＥＴデバイスのソーストランジスタのゲート端子に動作的に結合し、電源ＶからデュアルゲートｐＦＥＴデバイスのソーストランジスタを通って流れる電流をターンオンおよびオフさせる第１スイッチと、
デュアルゲートｎＦＥＴデバイスのソーストランジスタのゲート端子に動作的に結合し、デュアルゲートｎＦＥＴデバイスのソーストランジスタを通ってグランド電位に流れる電流をターンオンおよびオフさせる第２スイッチとを含み、
第１出力端子および第２出力端子を持つバイアス発生器を含み、
第１出力端子はデュアルゲートｐＦＥＴデバイスのドレイントランジスタのゲート端子に動作的に結合して、ドレイントランジスタに第１バイアス電圧を提供し、
第１バイアス電圧は抵抗性終端負荷と関連した外部基準電圧の関数であり、デュアルゲートｐＦＥＴデバイスのドレイントランジスタによって抵抗性終端負荷に提供される電流の量を実質的に制御し、
第２出力端子はデュアルゲートｎＦＥＴデバイスのドレイントランジスタのゲート端子に動作的に結合して、ドレイントランジスタに第２バイアス電圧を提供し、
第２バイアス電圧は抵抗性終端負荷と関連した外部基準電圧の関数であり、抵抗性終端負荷によってデュアルゲートｎＦＥＴデバイスのドレイントランジスタに提供される電流の量を実質的に制御する、
ことを特徴とする出力ドライバ回路。
【請求項２】
第１スイッチが１つのスイッチングインバータを含む、請求項１記載の出力ドライバ回路。
【請求項３】
第２スイッチが１つのスイッチングインバータを含む、請求項１記載の出力ドライバ回路。
【請求項４】
ソースおよびドレイントランジスタがＣＭＯＳトランジスタである、請求項１記載の出力ドライバ回路。
【請求項５】
バイアス発生器がさらに第１段を含み、
第１段が、
第１電源に応答し、そして第１段を通して電流が流れることを可能とする１つのｎＦＥＴデバイスと、
抵抗性終端負荷に関連した外部基準電圧と、そして第１段を通る電流に応答して、そして外部基準電圧に関連した変動を規制する１つのオペアンプと、
規制された外部基準電圧に応答し、そして第１段を通して電流が流れることを可能とする１つのｐＦＥＴデバイスと、
第１段を通る電流に応答し、そしてその両端に第１電圧降下を提供する第１抵抗器と、
第１段を通る電流に応答し、そしてその両端に第２電圧降下を提供する第２抵抗器とを含む、請求項１記載の出力ドライバ回路。
【請求項６】
ｐＦＥＴデバイスがさらに、ドレイントランジスタに直列に接続された１つのソーストランジスタを含み、
各トランジスタは１つのゲート端子を有し、ソーストランジスタのゲート端子はグランドに接続され、
ドレイントランジスタのゲート端子は規制された外部基準電圧に接続される、請求項５記載の出力ドライバ回路。
【請求項７】
ｎＦＥＴデバイスがさらに、ドレイントランジスタに直列に接続された１つのソーストランジスタを含み、
各トランジスタは１つのゲート端子を有し、
ソースおよびドレイントランジスタのゲート端子が第１電源に接続される、請求項５記載の出力ドライバ回路。
【請求項８】
第１電源がバンドギャップ基準電源である、請求項５記載の出力ドライバ回路。
【請求項９】
バイアス発生器がさらに第２段を含み、
第２段が、
規制された外部基準電圧に応答し、そして第１段を通して流れる電流に実質的に等価な電流が第２段を通して流れることを可能とする１つのｐＦＥＴデバイスと、
第１段の第２抵抗器両端の電圧降下および第２段を通る電流に応答する１つのオペアンプと、
オペアンプおよび内部電源に応答し、そして第２段を通して電流が流れることを可能とする１つのｎＦＥＴデバイスと、
第２段を流れる電流に応答し、そして第１段の第１および第２抵抗器両端の電圧降下の和に実質的に等しい電圧降下を提供する１つの抵抗器とを含み、
第２オペアンプが第１バイアス電圧を発生する、請求項５記載の出力ドライバ回路。
【請求項１０】
ｐＦＥＴデバイスがさらに、ドレイントランジスタに直列に接続された１つのソーストランジスタを含み、
各トランジスタはゲート端子を有し、
ソーストランジスタのゲート端子はグランドに接続され、
ドレイントランジスタのゲート端子が規制された外部基準電圧に接続される、請求項９記載の出力ドライバ回路。
【請求項１１】
ｎＦＥＴデバイスがさらに、ドレイントランジスタに直列に接続された１つのソーストランジスタを含み、
各トランジスタはゲート端子を有し、
ソーストランジスタのゲート端子が内部電源に接続され、
ドレイントランジスタのゲート端子が第２バイアス電圧に接続される、請求項９記載の出力ドライバ回路。
【請求項１２】
バイアス発生器がさらに第３段を含み、
第３段が、
第２段オペアンプおよび内部電源に応答し、そして第３段を通して電流が流れることを可能とする１つのｎＦＥＴデバイスと、
第１段の第１抵抗両端の第１電圧降下および第３段を通る電流に応答する１つのオペアンプと、
第３段オペアンプに応答し、そして第３段を通して電流が流れることを可能とする１つのｐＦＥＴデバイスと、
第３段を通る電流に応答し、そして第１段の第１および第２抵抗器両端の電圧降下の和に実質的に等価な電圧降下を提供する１つの抵抗器とを含み、
第３オペアンプが第２バイアス電圧を発生する、請求項９記載の出力ドライバ回路。
【請求項１３】
ｐＦＥＴデバイスがさらに、ドレイントランジスタに直列に接続された１つのソーストランジスタを含み、
各トランジスタが１つのゲート端子を有し、
ソーストランジスタのゲート端子がグランドに接続され、
ドレイントランジスタのゲート端子が第１バイアス電圧に接続される、請求項１２記載の出力ドライバ回路。
【請求項１４】
ｎＦＥＴデバイスがさらに、ドレイントランジスタに直列に接続された１つのソーストランジスタを含み、
各トランジスタがゲート端子を有し、
ソーストランジスタのゲート端子が内部電源に接続され、
ドレイントランジスタのゲート端子が第２バイアス電圧に接続される、請求項１２記載の出力ドライバ回路。
【請求項１５】
抵抗性終端負荷に動作的に結合した出力端子を持つ出力ドライバ回路において、
１つのソーストランジスタおよび１つのドレイントランジスタを含む１つのデュアルゲートｐＦＥＴデバイスを含み、
各トランジスタはそれぞれゲート端子、ソース端子およびドレイン端子を有し、
ソーストランジスタのソース端子は電源Ｖに動作的に結合し、
ソーストランジスタのドレイン端子はドレイントランジスタのソース端子に動作的に結合し、
ドレイントランジスタのドレイン端子は出力ドライバ回路の出力端子に動作的に結合し、
１つのソーストランジスタおよび１つのドレイントランジスタを含む１つのデュアルゲートｎＦＥＴデバイスを含み、
各トランジスタはそれぞれゲート端子、ソース端子およびドレイン端子を有し、
ソーストランジスタのソース端子はグランド電位に動作的に結合し、
ソーストランジスタのドレイン端子はドレイントランジスタのソース端子に動作的に結合し、
ドレイントランジスタのドレイン端子は出力ドライバ回路の出力端子に動作的に結合し、
第１スイッチを含み、
第１スイッチはデュアルゲートｐＦＥＴデバイスのドレイントランジスタのゲート端子に動作的に結合して、デュアルゲートｐＦＥＴデバイスのソーストランジスタから流れる電流をターンオンおよびオフさせ、
第２スイッチを含み、
第２スイッチはデュアルゲートｎＦＥＴデバイスのドレイントランジスタのゲート端子ら動作的に結合して、デュアルゲートｎＦＥＴデバイスのソーストランジスタに流れる電流をターンオンおよびオフさせ、
第１出力端子と第２出力端子とを有するバイアス発生器を含み、
第１出力端子はデュアルゲートｐＦＥＴデバイスのソーストランジスタのゲート端子に動作的に結合して、ソーストランジスタに第１バイアス電圧を提供し、
第１バイアス電圧は抵抗性終端負荷と関連する外部基準電圧の関数であり、そしてデュアルゲートｐＦＥＴデバイスのドレイントランジスタへの、そしてそれを通って抵抗性終端負荷に提供される電流の量を実質的に制御し、
第２出力端子はデュアルゲートｎＦＥＴデバイスのソーストランジスタのゲート端子に動作的に結合して、ソーストランジスタに第２バイアス電圧を提供し、
第２バイアス電圧は抵抗性終端負荷と関連する外部基準電圧の関数であり、そして抵抗性終端負荷によってデュアルゲートｎＦＥＴデバイスのドレイントランジスタへの、そしてそれを通って提供される電流の量を実質的に制御する、
ことを特徴とする出力ドライバ回路。
【請求項１６】
第１スイッチが１つのスイッチングインバータを含む、請求項１５記載の出力ドライバ回路。
【請求項１７】
第２スイッチが１つのスイッチングインバータを含む、請求項１５記載の出力ドライバ回路。
【請求項１８】
ソースおよびドレイントランジスタがＣＭＯＳトランジスタである、請求項１５記載の出力ドライバ回路。
【請求項１９】
バイアス発生用装置がさらに、第１段を含み、
第１段が、
第１電源に応答し、そして第１段を通して電流が流れることを可能とする１つのｎＦＥＴデバイスと、
抵抗性終端負荷に関連する外部基準電圧および第１段を通る電流に応答し、そして外部基準電圧に関連する変動を規制する１つのオペアンプと、
規制された外部基準電圧に応答し、そして第１段を通して電流が流れることを可能とする、ｐＦＥＴデバイスと、
第１段を流れる電流に応答し、そしてその両端に第１電圧降下を提供する第１抵抗器と、
第１段を流れる電流に応答し、そしてその両端に第２電圧降下を提供する第２抵抗器とを含む、請求項１５記載の出力ドライバ回路。
【請求項２０】
ｐＦＥＴデバイスがさらに、ドレイントランジスタに直列に接続されたソーストランジスタを含み、
各トランジスタがゲート端子を有し、
ドレイントランジスタのゲート端子がグランドに接続され、
ソーストランジスタのゲート端子が規制された外部基準電圧に接続されている、請求項１９記載の出力ドライバ回路。
【請求項２１】
ｎＦＥＴデバイスがさらに、ドレイントランジスタに直列に接続された１つのソーストランジスタを含み、
各トランジスタはゲート端子を有し、
ソースおよびドレイントランジスタのゲート端子が第１電源に接続されている、請求項１９記載の出力ドライバ回路。
【請求項２２】
第１電源がバンドギャップ基準電源である、請求項１９記載の出力ドライバ回路。
【請求項２３】
バイアス発生用装置がさらに、第２段を含み、
第２段が、
規制された外部基準電圧に応答して、そして第１段を通って流れる電流に実質的に等価な電流が第２段を通して流れることを可能とする１つのｐＦＥＴデバイスと、
第１段の第２抵抗器両端の電圧降下および第２段を通る電流に応答する１つのオペアンプと、
オペアンプおよび内部電源に応答し、そして第２段を通して電流が流れることを可能とする１つのｎＦＥＴデバイスと、
第２段を流れる電流に応答し、そして第１段の第１および第２抵抗器両端の電圧降下の和に実質的に等価な電圧降下を提供する抵抗器とを含み、
第２オペアンプが第１バイアス電圧を発生する、請求項１９記載の出力ドライバ回路。
【請求項２４】
ｐＦＥＴデバイスがさらに、ドレイントランジスタに直列に接続されたソーストランジスタを含み、
各トランジスタはゲート端子を有し、
ドレイントランジスタのゲート端子はグランドに接続され、
ソーストランジスタのゲート端子が規制された外部基準電圧に接続されている、請求項２３記載の出力ドライバ回路。
【請求項２５】
ｎＦＥＴデバイスがさらに、ドレイントランジスタに直列に接続されたソーストランジスタを含み、
各トランジスタはゲート端子を有し、
ドレイントランジスタのゲート端子が内部電源に接続され、
ソーストランジスタのゲート端子が第２バイアス電圧に接続される、請求項２３記載の出力ドライバ回路。
【請求項２６】
バイアス発生用装置がさらに、第３段を含み、
第３段が、
第２段オペアンプおよび内部電源に応答し、そして第３段を通して電流が流れることを可能とする１つのｎＦＥＴデバイスと、
第１段の第１抵抗器両端の第１電圧ドロップおよび第３段を通る電流に応答する１つのオペアンプと、
第３段オペアンプに応答し、第３段を通して電流が流れることを可能とする１つのｐＦＥＴデバイスと、
第３段を流れる電流に応答し、そして第１段の第１および第２抵抗器両端の電圧降下の和に実質的に等価な電圧降下を提供する１つの抵抗器とを含み、
第３オペアンプが第２バイアス電圧を発生する、請求項２３記載の出力ドライバ回路。
【請求項２７】
ｐＦＥＴデバイスがさらに、ドレイントランジスタに直列に接続されたソーストランジスタを含み、
各トランジスタはゲート端子を有し、
ドレイントランジスタのゲート端子がグランドに接続され、
ソーストランジスタのゲート端子が第１バイアス電圧に接続される、請求項２６記載の出力ドライバ回路。
【請求項２８】
ｎＦＥＴデバイスがさらに、ドレイントランジスタに直列に接続されたソーストランジスタを含み、
各トランジスタがゲート端子を有し、
ドレイントランジスタのゲート端子が内部電源に接続され、
ソーストランジスタのゲート端子が第２バイアス電圧に接続される、請求項２６記載の出力ドライバ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体デバイス間のデータ伝送に、そしてより特定すれば、定電流用途のためのドレイン電流制御されたＣＭＯＳ出力ドライバ回路に関する。
【０００２】
【従来の技術】
高い周波数でのデータ伝送用途においては、信号反射を避けるため、標準的には伝送ラインおよび終端抵抗器を用いてデータ伝送が行われている。信号反射は入力／出力信号に歪みおよび／またはリンギングを生じさせることがある。特に、終端抵抗器は、伝送ラインの端末のいずれかに、または終端および始端の両方に設けられる。そのような単数または複数の終端抵抗器の値は固定されていないが、標準的な値は５０、６０、７５または１００オームである。そのような単数または複数の終端抵抗器はスタブシリーズターミネーテッドロジック（ＳＳＴＬ）ＥＩＡ／ＪＥＤＥＣ標準に説明されているように、グランドに、デバイス電源に、または外部的に設けられた基準電圧に接続される。
【０００３】
たとえば、図１はチップＡ内に設けられた、そして出力バッファとして考慮される１つのオフチップドライバ（ＯＣＤ）回路を描いている。ＯＣＤの標準的な用途は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスのような半導体メモリデバイスから他のデバイス（レシーバ）への出力データビットを駆動することである。そのようなＯＣＤは標準的に、データ伝送システムの適切な動作を確実にするため、データビットを受け取るデバイスの入力段においてスイングする特定の電圧が与えられるべきである。そのような特定の電圧スイングを確実にするため、制御可能な電流ソース（ｐチャンネルトランジスタ）および電流シンク（ｎチャンネルトランジスタ）を設けることはＯＣＤにとって好都合である。そのような場合においては、制御された電流は終端抵抗器ＲＴの両端に電圧降下を生じさせ、これが入力回路（レシーバ／チップＢ）の入力電圧ＶＩＮとして用いられる。
【０００４】
出力電流制御されたドライバ回路を開発する試みが行われてきた。たとえば、１９９６年２月２７日出願の（デス・ロジエルズ他による）米国特許第５，４９５，１８４号は、高速低電力ＣＭＯＳポジティブシフトＥＣＬ  Ｉ／Ｏトランスミッタを開示している。このトランスミッタは、４つのＣＭＯＳトランジスタのトーテムポール構造を含んでいる。上部２つのＣＭＯＳトランジスタは、ＰＭＯＳデバイスであり、そして下部の２つのトランジスタは、ＮＭＯＳデバイスである。上部および下部トランジスタは、ソース電圧電源ＶＳＳか、またはドレイン電圧電源のいずれかから、抵抗性終端負荷Ｒｔに流れる電流を交互的にターンオンおよびオフする出力電流スイッチとして機能する。中間の２つのデバイスは、ＤＣ電圧基準に接続されている。このＤＣ電圧は、精密電流ソースを用いて負荷に供給される、そして精密電流シンクを用いて負荷から失われる電流の精密な量を制御する。精密電流ソースおよび電流シンクのための基準電圧は、バンドギャップ基準源によって制御される抵抗ラダーおよび電流ソースとして知られる負フィードバック回路を用いる。デス・ロジエルズ他のトランスミッタにおける配置は、ＥＣＬレベルのオンチップ基準を可能とし、そしてプロセス、電圧および温度における変化に関わりなく、基準電圧および電流の制御を可能とする。内部ＥＣＬ基準レベル信号ＶＯＬおよびＶＯＨは出力レベルを制御するのに用いられる。オペアンプは、それぞれのトランジスタを駆動し、電流ソースおよびシンクトランジスタのドレインにおける電圧をＥＣＬ基準入力ＶＯＨおよびＶＯＬに等しくさせる。これらの制御電圧は、レプリカ段を通精密な電流を発生させ、そしてまた出力段にも加えられる。基準制御回路における全てのデバイスは、ＤＣ電力消費を節減するよう定められる。しかし、デス・ロジエルズ他のトランスミッタによって発生されるＤＣ電圧基準は、負荷に供給される、そして負荷から失われる電流を制御するものであり、抵抗性終端負荷Ｒｔに結合された外部基準電圧を考慮していないという不都合がある。結果としてデス・ロジエルズ他による出力ドライバは、種々のデータ伝送標準に適応する上で厳しく制限される。
【０００５】
【発明が解決しようとする課題】
抵抗性終端負荷に結合された外部基準電圧変動を考慮した、定電流用途のためのドレイン電流制御されたＣＭＯＳ出力ドライバ回路を提供することが望まれている。
【０００６】
【課題を解決するための手段】
本発明の課題は、１つのソーストランジスタおよび１つのドレイントランジスタを含む１つのデュアルゲートｐＦＥＴデバイスを含み、
各トランジスタはそれぞれゲート端子、ソース端子およびドレイン端子とを有し、
ソーストランジスタのソース端子は電源Ｖに動作的に結合し、
ソーストランジスタのドレイン端子はドレイントランジスタのソース端子に動作的に結合し、
ドレイントランジスタのドレイン端子は出力ドライバ回路の出力端子に動作的に結合し、
１つのソーストランジスタおよび１つのドレイントランジスタを含む１つのデュアルゲートｎＦＥＴデバイスを含み、
各トランジスタはそれぞれゲート端子、ソース端子およびドレイン端子とを有し、
ソーストランジスタのソース端子はグランド電位に動作的に結合し、
ソーストランジスタのドレイン端子はドレイントランジスタのソース端子に動作的に結合し、
ドレイントランジスタのドレイン端子は出力ドライバ回路の出力端子に動作的に結合し、
デュアルゲートｐＦＥＴデバイスのソーストランジスタのゲート端子に動作的に結合し、電源ＶからデュアルゲートｐＦＥＴデバイスのソーストランジスタを通って流れる電流をターンオンおよびオフさせる第１スイッチと、
デュアルゲートｎＦＥＴデバイスのソーストランジスタのゲート端子に動作的に結合し、デュアルゲートｎＦＥＴデバイスのソーストランジスタを通ってグランド電位に流れる電流をターンオンおよびオフさせる第２スイッチとを含み、
第１出力端子および第２出力端子を持つバイアス発生器を含み、
第１出力端子はデュアルゲートｐＦＥＴデバイスのドレイントランジスタのゲート端子に動作的に結合して、ドレイントランジスタに第１バイアス電圧を提供し、
第１バイアス電圧は抵抗性終端負荷と関連した基準電圧の関数であり、デュアルゲートｐＦＥＴデバイスのドレイントランジスタによって抵抗性終端負荷に提供される電流の量を実質的に制御し、
第２出力端子はデュアルゲートｎＦＥＴデバイスのドレイントランジスタのゲート端子に動作的に結合して、ドレイントランジスタに第２バイアス電圧を提供し、
第２バイアス電圧は抵抗性終端負荷と関連した基準電圧の関数であり、抵抗性終端負荷によってデュアルゲートｎＦＥＴデバイスのドレイントランジスタに提供される電流の量を実質的に制御するように構成して解決される。
【０００７】
【発明の実施の形態】
本発明の１つの特色においては、抵抗性終端負荷に動作的に結合された１つの出力端子を持つ１つの出力ドライブ回路は、１つのデュアルゲートｐＦＥＴデバイスと、１つのデュアルゲートｎＦＥＴデバイスと、第１スイッチング装置と、第２スイッチング装置と、バイアス発生用装置とを含んでいる。デュアルゲートｐＦＥＴデバイスは、１つのソーストランジスタおよび１つのドレイントランジスタを含み、各トランジスタはそれぞれ１つのゲート端子、１つのソース端子および１つのドレイン端子を有している。ソーストランジスタのソース端子は、電圧源Ｖに動作的に結合し、ソーストランジスタのドレイン端子は、ドレイントランジスタのソース端子に動作的に結合し、ドレイントランジスタのドレイン端子は出力ドライブ回路の出力端子に動作的に結合している。デュアルゲートｎＦＥＴデバイスは、１つのソーストランジスタおよび１つのドレイントランジスタを含んでおり、各トランジスタはそれぞれ１つのゲート端子、１つのソース端子および１つのドレイン端子を有している。ソーストランジスタのソース端子はグランド電位に動作的に結合し、ソーストランジスタのドレイン端子はドレイントランジスタのソース端子に動作的に結合し、ドレイントランジスタのドレイン端子は出力ドライバ回路の出力端子に動作的に結合している。第１スイッチング装置は、デュアルゲートｐＦＥＴデバイスのソーストランジスタのゲート端子に動作的に結合されて、電圧源ＶからデュアルゲートｐＦＥＴデバイスのソーストランジスタを通って流れる電流をターンオンおよびオフさせる。第２スイッチング装置は、デュアルゲートｎＦＥＴデバイスのソーストランジスタのゲート端子に動作的に結合されて、デュアルゲートｎＦＥＴデバイスのソーストランジスタを通してグランド電位に流れる電流をターンオンおよびターンオフさせる。バイアス発生用装置は、デュアルゲートｐＦＥＴデバイスのドレイントランジスタのゲート端子に動作的に結合されている第１出力端子を有し、そしてドレイントランジスタに第１バイアス電圧を提供する。第１バイアス電圧は抵抗性終端負荷に関連した基準電圧の関数であり、そしてデュアルゲートｐＦＥＴデバイスのドレイントランジスタによって抵抗性終端負荷に供給される電流の量を実質的に制御する。バイアス発生装置はまた、デュアルゲートｎＦＥＴデバイスのドレイントランジスタのゲート端子に動作的に結合した第２出力端子を有しており、ドレイントランジスタに第２バイアス電圧を提供する。第２バイアス電圧は抵抗性終端負荷に関連した基準電圧の関数であり、そして抵抗性終端負荷によってデュアルゲートｎＦＥＴデバイスのドレイントランジスタに提供される電流の量を実質的に制御する。
【０００８】
本発明の別の特色においては、抵抗性終端負荷に動作的に結合された１つの出力端子を持つ１つの出力ドライバ回路が、１つのデュアルゲートｐＦＥＴデバイスと、１つのデュアルゲートｎＦＥＴデバイスと、第１スイッチング装置と、第２スイッチング装置と、そしてバイアス発生装置とを含んでいる。デュアルゲートｐＦＥＴデバイスは、１つのソーストランジスタと１つのドレイントランジスタとを含み、各トランジスタはそれぞれ１つのゲート端子、１つのソース端子および１つのドレイン端子を有している。ソーストランジスタのソース端子は、電圧源Ｖに動作的に結合し、ソーストランジスタのドレイン端子はドレイントランジスタのソース端子に動作的に結合し、ドレイントランジスタのドレイン端子は出力ドライバ回路の出力端子に動作的に結合している。デュアルゲートｎＦＥＴデバイスは１つのソーストランジスタと、１つのドレイントランジスタを含み、各トランジスタはそれぞれ１つのゲート端子、１つのソース端子および１つのドレイン端子を有している。ソーストランジスタのソース端子はグランド電位に動作的に結合し、ソーストランジスタのドレイン端子はドレイントランジスタのソース端子に動作的に結合し、ドレイントランジスタのドレイン端子は出力ドライバ回路の出力端子に動作的に結合している。第１スイッチング装置はデュアルゲートｐＦＥＴデバイスのドレイントランジスタのゲート端子に動作的に結合して、デュアルゲートｐＦＥＴデバイスのソーストランジスタから流れる電流をターンオンおよびオフさせる。第２スイッチング装置は、デュアルゲートｎＦＥＴデバイスのドレイントランジスタのゲート端子に動作的に結合して、デュアルゲートｎＦＥＴデバイスのソーストランジスタに流れる電流をターンオンおよびオフさせる。バイアス発生装置は、デュアルゲートｐＦＥＴデバイスのソーストランジスタのゲート端子に動作的に結合している第１出力端子を有し、そしてソーストランジスタに第１バイアス電圧を提供する。第１バイアス電圧は、抵抗性終端負荷に関連する基準電圧の関数であり、そしてデュアルゲートｐＦＥＴデバイスのドレイントランジスタを通して抵抗性終端負荷に提供される電流の量を実質的に制御する。バイアス発生装置はまた、デュアルゲートｎＦＥＴデバイスのソーストランジスタのゲート端子に動作的に結合している第２出力端子を有し、そしてソーストランジスタに第２バイアス電圧を提供する。第２バイアス電圧は抵抗性終端負荷に関連する基準電圧の関数であり、そして抵抗性終端負荷によって提供され、デュアルゲートｎＦＥＴデバイスのドレイントランジスタを通る電流の量を実質的に制御する。
【０００９】
本発明の出力ドライバ回路によって供給され、そして失われる電流の量を実質的に制御するために用いられるバイアス電圧を発生するため、バイアス電圧発生器がカレントミラー回路装置および多段回路装置を含むのが好都合であることは明らかである。出力ドライバ回路の望ましい実施例と同様、そのようなバイアス発生装置の望ましい実施例も本明細中に詳細に説明される。
【００１０】
都合良いことに、本発明は（半導体メモリデバイス内のオフチップドライバ、ＯＣＤとして利用することが好都合な）定電流用途のためのドレイン電流制御されるＣＭＯＳ出力ドライバ回路を提供する。ここにおいては、たとえばＳＳＴＬ＿２、ＳＳＴＬ＿３、ＨＳＴＬ、ＥＣＬにおいて外部抵抗性終端負荷が用いられる。（デュアルゲートｐＦＥＴデバイスによって供給される）プルアップパスおよび（デュアルゲートｎＦＥＴデバイスによって失われる）プルダウンパスにおけるドレイン電流は、それぞれ本発明の回路によって発生されるゲートバイアス電圧によって制御される。これは外部終端基準電圧を都合良く考慮に入れている。
【００１１】
本発明のこれらの、そして他の目的、特色および利点は本発明の説明的な実施例の以下の詳細な説明から明らかとなるであろう。それらは添付図面とともに読まれるべきものである。
【００１２】
【実施例】
最初に図２を参照すると、抵抗性終端負荷に定ドレイン電流制御を提供するための本発明による出力ドライバ回路の第１の実施例が描かれている。本発明の出力ドライバ回路は、例えばＤＲＡＭデバイスのような、半導体メモリデバイスにおけるオフチップドライバ（ＯＣＤ）として使用するのに好都合であるが、しかし、本発明はそれに限定されることなく、そしてそのような独特の出力ドライバ回路は、当業技術者によって意図される他の種々のデータ伝送用途においても用いることができるということは明らかである。述語「チップ」および「外部」を描いている図２における破線は、出力ドライバ回路がチップまたは半導体デバイスの１部として形成され、そこからデータが駆動されるということを表すことを意図している。破線の外側のコンポーネントはこのため、チップの外側にあり、そして本発明の出力ドライバ回路の範囲外である。明確に言えば、出力ドライバ回路１０は、出力ドライバ回路のプルアップパスを形成する１つのデュアルゲートｐチャンネル電界効果トランジスタ（ｐＦＥＴ）デバイス１２を含んでいる。デュアルゲートｐＦＥＴデバイス１２自体は、ソーストランジスタ１２Ａおよびドレイントランジスタ１２Ｂを含んでおり、各々は、１つのソース端子（Ｓ）、１つのゲート端子（Ｇ）および１つのドレイン端子（Ｄ）を有している。ソーストランジスタ１２Ａのソース端子は、外部的にチップに提供される電圧源Ｖ（すなわちチップ電源）に接続されている。ドレイントランジスタ１２Ｂのドレイン端子は、出力ドライバ回路１０の出力端子に接続される。
【００１３】
出力ドライバ回路はまた、出力ドライバ回路のプルダウンパスを形成するデュアルゲートｎチャンネル電界効果トランジスタ（ｎＦＥＴ）デバイス１４をも含んでいる。デュアルゲートｎＦＥＴデバイス１４自体は、１つのドレイントランジスタ１４Ａと１つのソーストランジスタ１４Ｂとを含んでおり、各々は１つのソース端子（Ｓ）、１つのゲート端子（Ｇ）および１つのドレイン端子（Ｄ）を有している。ソーストランジスタ１４Ｂのソース端子は、グランド電位に接続されている。さらに、ソーストランジスタ１４Ｂのドレイン端子は、ドレイントランジスタ１４Ａのソース端子に接続されている。ドレイントランジスタ１４Ａのドレイン端子は、出力ドライバ回路１０の出力端子に接続されている。
【００１４】
ｐＦＥＴデバイスのソーストランジスタ１２Ａのゲート端子は、スイッチングインバータ１６の出力端子に接続され、ｎＦＥＴデバイスのソーストランジスタ１４Ｂのゲート端子はスイッチングインバータ１８の出力端子に接続されている。ｐチャンネル入力信号ＩＮ＿Ｐに応答して、スイッチングデバイス１６は、ソーストランジスタ１２Ａをターンオンおよびオフさせるのに用いられ、それによって電圧源ＶからデュアルゲートｐＦＥＴデバイスのソーストランジスタ１２Ａを通って流れる電流をターンオンおよびオフさせる。同様に、ｎチャンネル入力信号ＩＮ＿Ｎに応答して、スイッチングデバイス１８は、ソーストランジスタ１４Ｂをターンオンおよびオフさせるのに用いられ、それによってデュアルゲートｎＦＥＴデバイスのソーストランジスタ１４Ｂを通るグランド電位へ流れる電流をターンオンおよびオフさせる。
【００１５】
ｐＦＥＴデバイスのドレイン端子１２Ｂのゲート端子は、バイアス発生器２０の第１出力端子に接続される。以下に詳細に説明されるように、バイアス発生器２０は、バイアス電圧ｖＢＬＡＳＰを発生し、そしてｖＢＬＡＳＰをドレイントランジスタＢのゲート端子に提供して、ｐＦＥＴデバイスのドレイントランジスタ１２Ｂによって提供される電流の量を実質的に制御する。同様に、ｎＦＥＴデバイスのドレイン端子１４Ａのゲート端子は、バイアス発生器２０の第２出力端子に接続される。バイアス発生器２０は、以下に詳細に説明されるようにバイアス電圧ｖＢＬＡＳＮを発生し、そしてｖＢＬＡＳＮをドレイントランジスタ１４Ａのゲート端子に提供して、ｎＦＥＴデバイスのドレイントランジスタ１４Ａに提供される電流の量を実質的に制御する。
【００１６】
ドレイントランジスタ１２Ｂおよび１４Ａのドレイン端子の接合において形成される出力ドライバ回路１０の出力端子は終端抵抗器２２の第１端子に接続され、一方終点抵抗器２２の第２端子は、外部基準電圧源ＶＴＴに接続される。出力ドライバ回路１０の出力端子もまた回路１０からデータを受け取る（示されていない）デバイスの入力にも接続される。コンポーネント間のそのような望ましい接続性が与えられるときの、出力ドライバ回路１０の動作が説明される。
【００１７】
内部（チップ）電源電圧および外部基準電圧がある許容範囲内で同時に変化するときにも、本発明の出力ドライバ回路はＰＦＥＴプルアップパスおよびｎＦＥＴプルダウンパスの両方に定電流を供給する。トランジスタ１２Ａ、１２Ｂ、１４Ａおよび１４Ｂ（および本明細で開示させる他の全てのトランジスタ）のような、ＣＭＯＳトランジスタドレイン電流は、実質的にゲート対ソース電圧によって制御されることは明らかである。こうして、本発明に従ってゲート電圧（たとえばｖＢＬＡＳＰ、ＶＢＬＡＳＮ）を発生させ、そしてそれぞれそのような電圧をドレイントランジスタ（または別の実施例において説明されるようにソーストランジスタ）もゲート端子に加えることにより、各パス（プルアップおよびプルダウン）のドレイン電流が都合良く制御され、その結果一定電流がそこに提供される。この特定の実施例においては、ソーストランジスタは、プルアップおよびプルダウンパスを効果的にイネーブルし、そしてディスエーブルするのに用いられる。（しかし、別の実施例においては、後に説明されるようにドレイントランジスタがこの機能を提供する）。
【００１８】
例として、終端抵抗器２２は、５０オームの値を持つように描かれている。終端抵抗器の値は、出力ドライバ回路によって供給される／失われるべき電流に、そしてレシーバの入力電圧に相当して選択される。こうして、図２に示される例に従えば、１つの５０オーム終端抵抗器が出力ドライバ回路の出力端子において約８ミリアンペア（ｍＡ）の一定電流を生じさせる結果となり、こうして、レシーバへの入力において、約±４００ミリボルト（ｍＶ）の電圧降下が生じさせる。この例においては、±４００ｍＶは、レシーバによって必要とされる入力電圧である。
【００１９】
このようにして、信号ＩＮ＿Ｐが論理ハイ（約５ボルト）であり、信号ＩＮ＿Ｎもまた論理ハイであるとき、スイッチングインバータ１６は、論理ロー（約０ボルト）を出力し、これはソーストランジスタ１２Ａをターンオンさせ、ｐＦＥＴプルアップパスをイネーブルとし、一方スイッチングインバータ１８は論理ローを出力し、これはソーストランジスタ１４Ｂをターンオフさせ、ｎＦＥＴプルダウンパスをディスエーブルとする。プルアップパスがイネーブルされ、そしてプルダウンパスがディスエーブルされると、トランジスタ１２Ｂのゲート端子へのｖＢＬＡＳＰの印加はプルアップパスによって供給されるべき望ましいドレイン電流（たとえば約８ｍＡ）を生じさせる。
【００２０】
反対に、信号ＩＮ＿Ｎが論理ローであり、そして信号ＩＮ＿Ｐもまた論理ローであるとき、スイッチングインバーター１８は論理ハイを出力し、これはソーストランジスタ１４Ｂをターンオンさせ、ｎＦＥＴプルダウンパスをイネーブルとし、一方スイッチングインバータ１６は論理ハイを出力し、これはソーストランジスタ１２ＡをターンオフさせてｐＦＥＴプルアップパスをディスエーブルとする。プルダウンパスがイネーブルされ、そしてプルアップパスがディスエーブルであるため、トランジスタ１４Ａのゲート端子へのｖＢＬＡＳＮへの印加はプルダウンパスによって失われるべき望ましいドレイン電流（例えば８ｍＡ）を生じさせる。
【００２１】
図３を参照すると、バイアス電圧（ｖＢＬＡＳＰおよびｖＢＬＡＳＮ）を発生するためのバイアス発生器２０の第１実施例が示されている。後に説明されるように、バイアス発生器２０は、３つの相互接続された段によって都合良く形成されていることは明らかである。ｖＢＬＡＳＰおよびｖＢＬＡＳＮを発生させるために、バイアス発生器回路に加えられる電圧は、ＶＩＮＴとして表されている内部電源電圧、ＣＭＮとして示されているバンドギャップ基準電圧および外部終端抵抗器２２（図２）の基準電圧（ＶＴＴ）である。後に説明されるように、ＣＭＮ（バンドギャップ基準）は、外部基準電圧の関数としてバイアス発生器回路の第１段を通して流れる保証電流である高度に精密な一定基準電圧であることが理解されるべきである。
【００２２】
こうして、第１段は、ドレイントランジスタＰ１Ｂに直列に接続されたソーストランジスタＰ１ＡからなるデュアルゲートｐＦＥＴトランジスタデバイスで形成されている。デュアルゲートｐＦＥＴデバイスＰ１Ａ／Ｐ１Ｂは、電源Ｖ（すなわちトランジスタ１２Ａ（図２）に接続されている電圧源と同じ）と抵抗器Ｒ１との間に直列的に接続されている。抵抗器Ｒ１は、直列的に抵抗器Ｒ２に接続されている。第１段はまた、ドレイントランジスタＮ１Ａに直列に接続されたソーストランジスタＮ１ＢからなるデュアルゲートｎＦＥＴトランジスタデバイスをも含んでいる。デュアルゲートｎＦＥＴデバイスＮ１Ａ／Ｎ１Ｂは、グランドと抵抗器Ｒ２との間に直列に接続されている。第１段はまた、抵抗器Ｒ１とＲ２との間の接合点に接続された反転端子およびＶＴＴに接続された非反転端子とを持つ第１オペアンプＩＶＴＴをも含んでいる。第１オペアンプＩＶＴＴの出力端子は、ドレイントランジスタＰ１Ｂのゲート端子に接続される。ソーストランジスタＰ１Ａのゲート端子はグランドに接続される。ソーストランジスタＮ１ＢおよびドレイントランジスタＮ１Ａの両方のゲート端子は、ＣＭＮに接続される。
【００２３】
第１段におけるｐＦＥＴデバイスＰ１Ａ／Ｐ１Ｂに類似して、第２段は、ドレイントランジスタＰ２Ｂに直列に接続されたソーストランジスタＰ２ＡからなるデュアルゲートｐＦＥＴトランジスタデバイスを含んでいる。デュアルゲートｐＦＥＴデバイスＰ２Ａ／Ｐ２Ｂは、電圧源Ｖと抵抗器Ｒ３との間に直列に接続される。第２段はまた、ドレイントランジスタＮ２Ａに直列に接続されたソーストランジスタＮ２ＢからなるデュアルゲートｎＦＥＴトランジスタデバイスをも含んでいる。デュアルゲートｎＦＥＴデバイスＮ２Ａ／Ｎ２Ｂは、グランドと抵抗器Ｒ３との間に直列に接続される。第２段はまた、抵抗器Ｒ３と、ｎＦＥＴデバイスＮ２Ａ／Ｎ２Ｂとの間の接合点に接続された反転端子、および抵抗器Ｒ２とｎＦＥＴデバイスＮ１Ａ／Ｎ１Ｂ（第１段）との間の接合部に接続された非反転端子とを有する第２オペアンプＩＮをも含んでいる。第２オペアンプＩＮの出力端子は、ドレイントランジスタＮ２Ａのゲート端子に接続される。ソーストランジスタＮ２Ｂのゲート端子は、内部電圧電源ＶＩＮＴに接続される。電圧ＶＩＮＴが電圧Ｖより小さいか、または等しいことが望ましいのは明らかである。ｐＦＥＴソーストランジスタＰ２Ａのゲート端子は、グランドに接続され、一方Ｐ２Ｂのゲート端子は第１オペアンプＩＶＴＴの出力端子に接続される。後に説明されるように、第２オペアンプＩＮの出力端子はまた、出力ドライバ回路のプルダウンパスにバイアス電圧ｖＢＬＡＳＮを提供する。
【００２４】
第３段は、ドレイントランジスタＰ３Ｂに直列に接続されたソーストランジスタＰ３ＡからなるデュアルゲートｐＦＥＴトランジスタデバイスを含んでいる。デュアルゲートｐＦＥＴデバイスＰ３Ａ／Ｐ３Ｂは、電圧源Ｖと抵抗器Ｒ４との間に直列に接続される。第３段もまた、ｎＦＥＴデバイスＮ２Ａ／Ｎ２Ｂ（第２段）と類似して、ドレイントランジスタＮ３Ａに直列に接続されたソーストランジスタＮ３ＢからなるデュアルゲートｎＦＥＴデバイスをも含んでいる。デュアルゲートｎＦＥＴデバイスＮ３Ａ／Ｎ３Ｂは、グランドと抵抗器Ｒ４との間に直列に接続される。第３段はまた、抵抗器Ｒ４とｐＦＥＴデバイスＰ３Ａ／Ｐ３Ｂとの間の接合点に接続される反転端子と、そして抵抗器Ｒ１とｐＦＥＴデバイスＰ１Ａ／Ｐ１Ｂ（第１段）との間の接合点に接続される非反転端子とを有する第３オペアンプＩＰをも含んでいる。第３オペアンプＩＰの出力端子は、ドレイントランジスタＰ３Ｂのゲート端子に接続される。ソーストランジスタＰ３Ａのゲート端子はグランドに接続される。ｎＦＥＴソーストランジスタＮ３Ｂのゲート端子は、ＶＩＮＴに接続され、一方Ｎ３Ａのゲート端子は第２オペアンプＩＮの出力端子に接続される。後に説明されるように、第３オペアンプＩＰの出力端子もまた出力ドライバ回路のプルアップパスにバイアス電圧ｖＢＬＡＳＰを提供する。３段におけるコンポーネント間のそのような望ましい接続性が与えられたので、バイアス発生器２０の動作が説明される。
【００２５】
ｎＦＥＴデバイスＮ１Ａ／Ｎ１Ｂへの電圧ＣＭＮの提供は、第１段を通して流れる、たとえば１００マイクロアンペア（μＡ）の、電流を生じさせる。第１段を通る電流は、抵抗器Ｒ１およびＲ２の両端に電圧降下を生じさせる。抵抗器Ｒ１およびＲ２の値は外部終端抵抗器２２（図２）に相当するように選択されるのは明らかである。すなわち、終端抵抗器２２が５０オームであることが望ましい、そして出力ドライバ回路によって供給または失われるべき電流が約８ｍＡである以前の例を参照し、そして第１段を通る電流が約１００μＡと仮定すれば、Ｒ１およびＲ２の値は４Ｋオームとなるよう選択するのが望ましい。こうして、（レシーバの入力電圧要求を満足させるために）５０オーム終端抵抗器両端に約４００ｍＶの電圧降下が要求されていると仮定すれば、約４００ｍＶの相当する電圧が各抵抗器Ｒ１およびＲ２それぞれの両端に要求される。Ｒ１両端の電圧降下は、ＰＲＥＦとして示され、一方、Ｒ２両端の電圧降下は、ＮＲＥＦとして示されている。
【００２６】
ドレイントランジスタＰ１ＢおよびＰ２Ｂのゲート端子に提供される前にＶＴＴを規制するために、Ｒ１およびＲ２の間の電圧、すなわちＣＶＴＴ、とともに、終端抵抗器２２の外部基準電圧である電圧ＶＴＴがオペアンプＩＶＴＴに提供される。このことは、外部基準電圧ＶＴＴにおけるいかなる変化もオペアンプＩＶＴＴによって保証され、ＩＶＴＴは規制されたＶＴＴ電圧、すなわちＶＴＴＲｅｇを出力する。電圧ＶＴＴＲｅｇは、ドレイントランジスタＰ１Ｂ（第１段）およびＰ２Ｂ（第２段）のゲート端子の両方に提供され、電流がバイアス発生器回路のそれぞれの段を通って流れることを可能とする。デュアルゲートｐＦＥＴデバイスＰ１Ａ／Ｐ１ＢおよびデュアルゲートｐＦＥＴデバイスＰ２Ａ／Ｐ２Ｂがカレントミラー回路を形成し、Ｐ１Ａ／Ｐ１Ｂデバイスを通って流れる、たとえば１００μＡの同じ電流がＰ２Ａ／Ｐ２Ｂデバイスを通って流れることが理解される。
【００２７】
各トランジスタがそれと関連する（幅／長さ比として示される）チャンネル幅およびチャンネル長さを有していることは明らかである。測定の単位は示されていないが、マイクロメータ（μｍ）であることが望ましい。トランジスタのそのような特性は実質的にトランジスタの容量を決定する。こうして、Ｐ２Ａ／Ｐ２Ｂデバイスに関してＰ１Ａ／Ｐ１Ｂデバイスがミラーとなるためには、それらの幅／長さ比が実質的に等しく、たとえば４０／１、となるように選択される。
【００２８】
さらに、電圧ＮＲｅｆ（例えばＶＴＴ−４００ｍＶ）は、Ｒ３とデュアルゲートｎＦＥＴデバイスＮ２Ａ／Ｎ２Ｂとの間の接合点における電圧、すなわちＴＮ、と共にオペアンプＩＮに提供される。そのような入力に応答して、オペアンプＩＮはｎチャンネルバイアス電圧ｖＢＬＡＳＮを発生し、この電圧は出力ドライバ回路のドレイントランジスタ１４Ａ（図２）に提供される。加えて、オペアンプＩＮの出力はドレイントランジスタＮ２ＡおよびＮ３Ａのゲート端子に提供される。デュアルゲートｎＦＥＴデバイスＮ２Ａ／Ｎ２ＢおよびデュアルゲートｎＦＥＴデバイスＮ３Ａ／Ｎ３Ｂは、カレントミラー回路を形成し、Ｎ２Ａ／Ｎ２Ｂデバイスを通って流れるのと同じ電流、たとえば１００μＡ、がＮ３Ａ／Ｎ３Ｂデバイスを通って流れる。こうして、Ｎ３Ａ／Ｎ３ＢデバイスがＮ２Ａ／Ｎ２Ｂデバイスをミラーするために、それらの幅／長さ比は実質的に等しく、たとえば２／０．４、となるように選択される。
【００２９】
しかし、Ｎ２Ａ／Ｎ２Ｂデバイス（およびＮ３Ａ／Ｎ３Ｂデバイス）のチャンネル幅／長さ比が、出力ドライバ回路のデュアルゲートｎＦＥＴデバイス１４のチャンネル幅／長さ比に相当するよう選択されることに注目することは重要である。すなわち、各トランジスタ（ソースおよびドレイントランジスタの両方）のチャンネル長さが実質的に他トランジスタと等しく、例えば０．４、なるように選択される。しかし、トランジスタＮ２Ａ、Ｎ３Ａ、Ｎ２ＢおよびＮ３Ｂのチャンネル幅は、トランジスタ１４Ａおよび１４Ｂのチャンネル幅に比例するように選択され、この比例はデバイスを流れるそれぞれの電流の間に望まれる比例に等しくなる。その結果、ｎＦＥＴデバイス１４によって失われるべき電流が約８ｍＡであり、そして各トランジスタ１４Ａおよび１４Ｂに関するチャンネル幅が１６０であるように選択され、そしてＮ２Ａ／Ｎ２Ｂデバイス（そして、Ｎ３Ａ／Ｎ３Ｂデバイス）を通って流れる電流が約１００μＡであると仮定すれば、Ｎ２Ａ／Ｎ２ＢおよびＮ３Ａ／Ｎ３Ｂデバイスのトランジスタのチャンネル幅は２（すなわち１６０／２＝８０、そして８０×１００μＡ＝８ｍＡ）となるよう選択される。
【００３０】
さらにまた、電圧ＰＲｅｆ（たとえばＶＴＴ÷４００ｍＶ）がＲ４とデュアルゲートｐＦＥＴデバイスＰ３Ａ／Ｐ３Ｂの間の接合部における電圧、すなわちＴＰとともにオペアンプＩＰに提供される。そのような入力に応答して、オペアンプＩＰは、ｐチャンネルバイアス電圧ｖＢＬＡＳＰを発生し、この電圧は出力ドライバ回路のドレイントランジスタ１２Ｂ（図２）に提供される。加えて、オペアンプＩＰの出力は、ドレイントランジスタＰ３Ｂのゲートターミナルに提供される。
【００３１】
デュアルゲートｎＦＥＴデバイス１４に対するＮ２Ａ／Ｎ２ＢおよびＮ３Ａ／Ｎ３Ｂデバイスのチャンネル幅／長さ比の対応と同様に、Ｐ３Ａ／Ｐ３Ｂデバイスのチャンネル幅／長さ比は出力ドライバ回路のデュアルゲートｐＦＥＴデバイス１２のそれに対応する。こうして、（ソースおよびドレイントランジスタ両方の）各トランジスタのチャンネル長さが実質的にトランジスタの間で例えば０．５に等しくなるように選択され、一方トランジスタＰ３ＡおよびＰ３Ｂのチャンネル幅はトランジスタ１２Ａおよび１２Ｂのチャンネル幅に比例するように選択され、この比例はデバイスを通って流れるそれぞれの電流の間に必要な比例に等しくされる。結果として、ｐＦＥＴデバイス１２によって失われる電流が約８ｍＡであり、そして各トランジスタ１２Ａおよび１２Ｂに関するチャンネル幅が４００となるよう選択され、そしてＰ３Ａ／Ｐ３Ｂデバイスを通って流れる電流が約１００μＡであると仮定すれば、Ｐ３Ａ／Ｐ３Ｂデバイスのトランジスタのチャンネル幅は５（すなわち、４００／５は８０に等しく、そして８０×１００μＡ＝８ｍＡ）となるように選択される。
【００３２】
抵抗器Ｒ３およびＲ４は、バイアス発生器回路の第２および第３段においてそれぞれ設けられ、各段においてｎチャンネルおよびｐチャンネルトランジスタのソースおよびドレインにおける電圧降下を提供する。この電圧降下は第１段における抵抗器Ｒ１およびＲ２の直列組み合わせによって提供される電圧降下と等しくなる。こうして、Ｒ１およびＲ２が各々４Ｋオーム（こうして８Ｋオームの直列組み合わせとなる）であり、Ｒ３およびＲ４が各々８Ｋオームであることが好都合であるように選択されたと仮定する。しかも、図２に関して説明された信号ＩＮ＿ＰおよびＩＮ＿Ｎ には、ＶＩＮＴが提供されていることに注目するのは重要である。もし、ＶＩＮＴがＶよりも小さければ、１２Ａのゲートにおいてハイ（Ｖ）を確実とするため、インバータ１６の代わりに、トランジスタ１２Ａの入力をゲートする１つのレベルシフタが必要である。もし、ＶがＶＩＮＴに等しければ、インバータ１６の電源はＶまたはＶＩＮＴに接続されることができる。しかし、上で指摘したように、もしＶがＶＩＮＴよりも高ければ、インバータ１６はＶ（または用いられているレベルシフタ）に接続されねばならず、そうでなければトランジスタ１２Ａは適切にターンオフできない。インバータ１８はＶまたはＶＩＮＴに接続されることができる。バイアス電圧ｖＢＬＡＳＮは完全な定電圧ではないことに注目すべきである。すなわち、ｖＢＬＡＳＮは、外部基準電圧ＶＴＴとともに、そしてプロセス許容範囲内および温度とともに変化する。バイアス電圧ｖＢＬＡＳＰはまた、それら要素の関数として変化し、さらに加えて出力ドライバ回路が形成されているチップの電源電圧Ｖトランジスタ共に変化する。
【００３３】
図４を参照すると、バイアス発生器２０の別の実施例が示されている。バイアス発生器２０’は、実質的に図３のバイアス発生器２０に類似であり、単なる例外はデュアルゲートトランジスタデバイスＰ１Ａ／Ｐ１Ｂ、Ｐ２Ａ／Ｐ２ＢおよびＮ１Ａ／Ｎ１Ｂが単独のトランジスタデバイスＰ１、Ｐ２およびＮ１によってそれぞれ置換されていることである。特に、電源Ｖが内部電源ＶＩＮＴよりも高く、内部回路がそのようなトランジスタ両端の電圧を分割／分配するときには、デュアルゲートトランジスタＰ１Ａ／Ｐ１Ｂ、Ｐ２Ａ／Ｐ２ＢおよびＮ１Ａ／Ｎ１Ｂの使用が望ましい。その他の点では、バイアス２０’は、図３に関連して説明されたバイアス発生器２０と全く同じように動作する。
【００３４】
上の実施例は、約５０オームの終端抵抗器２２に関連して本発明の出力ドライバによって約８ｍＡが供給され、そして失われるという動作を説明していることは明らかである。しかし、終端抵抗器が約２５オームであり、そして出力ドライバ回路が約１６ｍＡを供給し、そして失わせるものであるならば、トランジスタ１２Ａおよび１２Ｂおよびトランジスタ１４Ａおよび１４Ｂのチャンネル幅は異なってくる。こうして、バイアス発生器回路において前に説明されたトランジスタに関する比例を維持するためには、トランジスタ１２Ａおよび１２Ｂのチャンネル幅は８００とされ、そしてトランジスタ１４Ａおよび１４Ｂのチャンネル幅は３２０となる。
【００３５】
５０オーム終端（８ｍＡ）に関する本発明の出力ドライバ回路１０の、プルアップパス（曲線Ａ）およびプルダウンパス（曲線Ｂ）の両方に関する出力電流の例のグラフ的な表現が図５−Ａに、そして２５オーム終端（１６ｍＡ）に関するものが図５−Ｂに示されている。図５−Ａの電流曲線は、本発明の出力ドライバ回路によって約８ｍＡの電流が交互に供給され、そして失われることが望ましい本明細で説明された例を描いている。１６ｍＡに関する類似の例が図５−Ｂに示されている。図６を参照すると、抵抗性終端負荷に一定のドレイン電流制御を提供するための本発明による出力ドライバ回路の第２の実施例が描かれている。ここでもまた、本発明のそのような出力ドライバ回路は例えばＤＲＡＭデバイスのような半導体メモリデバイス内のオフチップドライバ（ＯＣＤ）として使用されることが望ましい。出力ドライバ回路１１０は、実質的に出力ドライバ回路１０（図２）に類似であり、そしてそのため、図６におけるコンポーネントに関するすべての参照番号図２における類似コンポーネントに関する参照番号と同様であり、それらは１００だけ増加されている。
【００３６】
出力ドライバ回路１１０と出力ドライバ回路１０との間の主要な差異は、デュアルゲートｐＦＥＴおよびｎＦＥＴデバイスのそれぞれのドレインおよびソーストランジスタによって実行されている機能が変更されていることである。すなわち、（ｐＦＥＴデバイス１１２の）ソーストランジスタ１１２Ａおよび（ｎＦＥＴデバイス１１４の）１１４Ｂがそれぞれスイッチングインバータに接続されてプルアップおよびプルダウンパスをイネーブルおよびディスエーブルする代わりに、そして（ｐＦＥＴデバイス１１２の）ドレイントランジスタ１１２Ｂおよび（ｎＦＥＴデバイス１１４の）１１４Ａがバイアス発生器に接続される代わりに、回路１１０におけるソーストランジスタ１１２Ａおよび１１４Ｂはバイアス発生器１２０に接続され、一方ドレイントランジスタ１１２Ｂおよび１１４Ａはそれぞれスイッチングインバータ１１６および１１８に接続される。その結果、回路１１０におけるドレイントランジスタは、パスイネーブル／ディスエーブル機能を実行し、そしてソーストランジスタは、定電流制御機能を実行する。そうした別の配置は、回路１０と類似の機能結果を提供しながら、しかも出力ドライバ回路のハイインピーダンス状態に出力ドライバ回路の入力容量を改善することは明らかである。換言すれば、（プルアップおよびプルダウン出力トランジスタの両方がターンオフである）ハイインピーダンスにおいては、出力ドライバ回路は出力ノードにおいてある容量を有している。容量の量は拡散エリア（トランジスタ１２および１４のジャンクション）および出力トランジスタのゲートに向かうエリアに依存する。図２における配置は、スイッチングトランジスタがデュアルゲートトランジスタのソース側にあり、そして（ｖＢＬＡＳＰおよびｖＢＬＡＳＮに接続された）ドレイントランジスタがターンオンするものである。（「レシーバへ」と示されている）出力ノードにおける接合部およびゲートエリアは比較的ハイであり、そしてそれに関連する容量もそのようである。しかし、図６の配置においては、デュアルゲートトランジスタデバイスの両方のドレイントランジスタがハイインピーダンス状態においてはターンオフされており、そして出力ノードにおける接合エリアは両方のトランジスタのドレインに制限されているため、ゲートエリアはより小さくされる。結果として、回路１１０の出力ノードにおける容量は、回路１０の出力における容量よりも比較的小さくなる。それでもなお、終端抵抗器１２２に関して５０オームの同じ終点抵抗を仮定し、そして（示されていない）レシーバの入力電圧が約±４００ｍＶであると仮定すれば、プルアップパス（ｐＦＥＴデバイス１１２）は約８ｍＡを都合良く供給し、そしてプルダウンパス（ｎＦＥＴデバイス１１４）は約８ｍＡを都合良く失う。
【００３７】
図７は、バイアス発生器１２０の望ましい形態の詳細を描いている。バイアス発生器１２０もまた、実質的にバイアス発生器２０（図３）と明らかに類似であるが、デバイス１１２および１１４のドレインおよびソーストランジスタのそれぞれの機能に類似するものは、回路１０のデバイス１２および１４に比較して変更されており、各ソースおよびドレイントランジスタ機能は、バイアス発生器１２０内のｐＦＥＴおよびｎＦＥＴデバイスの中で交換されている。実際、バイアス発生器１２０内で用いられている参照番号および電圧名称は、バイアス発生器２０において用いられたそれらと同じである。バイアス発生器１２０によれば、第１オペアンプＩＶＴＴの出力端子はＰ１ＡおよびＰ２Ａのそれぞれのゲート端子に接続され、一方Ｐ２ＢおよびＰ１Ｂのそれぞれのゲート端子はグランドに接続される。さらにバイアス発生器１２０においては、第２オペアンプＩＮの出力端子はＮ２ＢおよびＮ３Ｂのそれぞれのゲート端子に接続され、一方Ｎ２ＡおよびＮ３Ａのそれぞれのゲート端子はＶＩＮＴに接続される。さらに、第３オペアンプＩＰの出力端子はＰ３Ａのゲート端子に接続され、一方Ｐ３Ｂのゲート端子はグランドに接続される。その他の点では、ｖＢＬＡＳＰおよびｖＢＬＡＳＮはバイアス発生器２０に関して上で説明されたと全く同様の方法で発生される。
【００３８】
図８を参照すると、バイアス発生器回路２０（図３）とバイアス発生器回路２０’（図４）との間の関係と類似して、別のバイアス発生器回路１２０’は実質的にバイアス発生器回路１２０に類似しており、回路２０および２０’に関して上で説明されたと同じ理由で、単独トランジスタＰ１、Ｐ２およびＮ１それぞれがデュアルゲートトランジスタデバイスＰ１Ａ／Ｐ１Ｂ、Ｐ２Ａ／Ｐ２Ｂ、およびＮ１Ａ／Ｎ１Ｂを置換していることが例外である。こうして、回路１２０’の出力は、回路１２０のそれと全く同じである。
【００３９】
図５−Ａおよび図５−Ｂと類似して、本発明の出力ドライバ回路１１０のプルアップパス（曲線Ａ）およびプルダウンパス（曲線Ｂ）の両方に関する出力電流の例のグラフ的な表現が図９−Ａおよび図９−Ｂに示されている。図９−Ａにおける電流曲線は、本発明の出力ドライバ回路によって約８ｍＡの電流（５０オーム終端）が交互的に供給され、そして失われることが望ましい、本明細に説明された例を描いており、一方図９−Ｂにおける電流曲線は１６ｍＡ（２５オーム終端）の例を描いている。
【図面の簡単な説明】
【図１】外部終端抵抗器を用いる一般的な高い周波数のアプリケーションデータ伝送装置の図である。
【図２】本発明の出力ドライバ回路の１つの実施例の回路図である。
【図３】本発明の出力ドライバ回路のバイアス発生器の１つの実施例の回路図である。
【図４】図３に示される出力ドライバ回路の別の実施例の回路図である。
【図５】本発明の出力ドライバ回路の出力電流のグラフ的な表現を描いた図である。
【図６】本発明の出力ドライバ回路の別の実施例の回路図である。
【図７】本発明の出力ドライバ回路のバイアス発生器の別の実施例の回路図である。
【図８】図７に示される出力ドライバ回路の別の実施例の回路図である。
【図９】本発明の出力ドライバ回路の出力電流のグラフ的な表現を描いた図である。
【符号の説明】
１０  出力ドライバ回路
１２  ｐＦＥＴ
１４  ｎＦＥＴ
１６，１８  スイッチングインバータ
２０  バイアス発生器
２２  終端抵抗器
１１０  出力ドライバ回路
１１２  ｐＦＥＴ
１１４  ｎＦＥＴ
１１６  スイッチングインバータ
１２０  バイアス発生器
Ｒｔ  抵抗性終端負荷
ＶＳＳ  ソース電圧電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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