(57)【特許請求の範囲】
【請求項１】
制御電圧によりリアクタンスが制御されるリアクタンス制御部、前記リアクタンス制御部に結合された位相調整部、前記位相調整部に結合された圧電薄膜共振器からなる共振回路と、
入力が前記共振回路に接続された能動素子、前記能動素子の出力と前記入力との間に接続された帰還用の受動素子を含み、前記共振回路を駆動し、前記共振回路のリアクタンスとの和が０となる発振起動時の発振周波数のリアクタンスを有し、前記発振起動時の発振周波数のリアクタンスに対し、発振振幅が前記発振起動時に比べて大きくなる定常状態の発振周波数では正のリアクタンス増加分を有する負性抵抗回路
とを備え、前記圧電薄膜共振器は、前記定常状態の発振周波数より高い直列共振周波数を有することを特徴とする電圧制御発振器。
【請求項２】
前記負性抵抗回路は前記発振起動時において、前記発振起動時の発振周波数が前記直列共振周波数より高く、前記圧電薄膜共振器の並列共振周波数より低い範囲となる位相条件を満足するリアクタンスを有することを特徴とする請求項１に記載の電圧制御発振器。
【請求項３】
前記直列共振周波数において、
前記リアクタンス制御部のリアクタンスと、前記圧電薄膜共振器の静電容量に起因するリアクタンスとの比が０．３０以上で１．５０以下の範囲であることを特徴とする請求項１又は２に記載の電圧制御発振器。
【請求項４】
前記最大のリアクタンス差と、前記圧電薄膜共振器の最大リアクタンスと最小リアクタンスの差との比が、０．０５以上で０．３０以下の範囲であることを特徴とする請求項３に記載の電圧制御発振器。
【請求項５】
共振周波数が異なる複数の圧電薄膜共振器を有する電圧制御発振器と、
前記電圧制御発振器の発振信号を分周して発振分周信号を出力する第１の分周器と、
基準信号を分周して基準分周信号を出力する第２の分周器と、
前記発振分周信号及び前記基準分周信号の位相を比較して位相誤差信号を出力する位相比較器と、  前記位相誤差信号に対応して前記電圧制御発振器の制御電圧を発生する制御電圧発生部と、
前記位相誤差信号に基づく制御信号により前記複数の圧電薄膜共振器を切り替えて前記発振信号を制御する制御回路とを備え、
前記複数の圧電薄膜共振器のそれぞれが、
制御電圧によりリアクタンスが制御されるリアクタンス制御部、前記リアクタンス制御部に結合された位相調整部、前記位相調整部に結合された圧電薄膜共振器からなる共振回路と、
入力が前記共振回路に接続された能動素子、前記能動素子の出力と前記入力との間に接続された帰還用の受動素子を含み、前記共振回路を駆動し、前記共振回路のリアクタンスとの和が０となる発振起動時の発振周波数のリアクタンスを有し、前記発振起動時の発振周波数のリアクタンスに対し、発振振幅が前記発振起動時に比べて大きくなる定常状態の発振周波数では正のリアクタンス増加分を有する負性抵抗回路とを備え、前記圧電薄膜共振器は、前記定常状態の発振周波数より高い直列共振周波数を有することを特徴とする周波数シンセサイザ。
【請求項６】
アンテナと、
共振周波数が異なる複数の圧電薄膜共振器を有する電圧制御発振器、前記電圧制御発振器の発振信号を分周して発振分周信号を出力する第１の分周器、基準信号を分周して基準分周信号を出力する第２の分周器、前記発振分周信号及び前記基準分周信号の位相を比較して位相誤差信号を出力する位相比較器、前記位相誤差信号に対応して前記電圧制御発振器の制御電圧を発生する制御電圧発生部、前記位相誤差信号に基づく制御信号により前記複数の圧電薄膜共振器を切り替えて前記発振信号を制御する制御回路とからなり、前記発振信号を出力する周波数シンセサイザと、
前記アンテナから受信した受信信号を前記発振信号を用いて中間周波受信信号に変換する受信部と、
前記中間周波受信信号を復調し、かつ、送信信号を変調するベースバンド部と、
変調された前記送信信号を前記発振信号を用いて変換した高周波送信信号を前記アンテナに出力する送信部とを備え、
前記複数の圧電薄膜共振器のそれぞれが、
制御電圧によりリアクタンスが制御されるリアクタンス制御部、前記リアクタンス制御部に結合された位相調整部、前記位相調整部に結合された圧電薄膜共振器からなる共振回路と、
入力が前記共振回路に接続された能動素子、前記能動素子の出力と前記入力との間に接続された帰還用の受動素子を含み、前記共振回路を駆動し、前記共振回路のリアクタンスとの和が０となる発振起動時の発振周波数のリアクタンスを有し、前記発振起動時の発振周波数のリアクタンスに対し、発振振幅が前記発振起動時に比べて大きくなる定常状態の発振周波数では正のリアクタンス増加分を有する負性抵抗回路とを備え、前記圧電薄膜共振器は、前記定常状態の発振周波数より高い直列共振周波数を有することを特徴とする通信システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、圧電薄膜共振器を用いた電圧制御発振器に関し、特に周波数可変な電圧制御発振器と、それを用いた通信システム及び周波数シンセサイザに関する。
【０００２】
【従来の技術】
近年、携帯電話をはじめとする移動体通信機の市場が拡大するとともに、そのサービスは高機能化している。また、ワイヤレスでコンピュータ間のデータを高速に転送する無線ローカルエーリアネットワーク（ＬＡＮ）システムが今後急速に普及することが予想されている。これらの無線通信システムでは、２ＧＨｚあるいは５ＧＨｚ以上の高周波数帯を利用するのが一般的である。
【０００３】
また、高周波帯無線通信システムにおいては、それぞれのシステムに必要な周波数帯で発振可能な周波数シンセサイザが用いられている。水晶発振器を用いれば高精度の基準周波数を発生させることができるが、水晶発振器では直接発振できないような高周波数帯では、電圧制御発振器（ＶＣＯ）を用いるのが一般的である。ＶＣＯ単体では精度の高い周波数が得られないが、位相同期ループ（ＰＬＬ）回路を用いて、水晶発振器の整数倍の周波数を発振するようにフィードバック制御することにより、ＶＣＯ及び周波数シンセサイザの周波数精度を確保している。しかし、水晶発振器を用いたＶＣＯでは、通常は５〜３０ＭＨｚであり、高いものでも高々１００ＭＨｚ程度の周波数帯しか得られない。
【０００４】
周波数シンセサイザに用いられるＶＣＯには、小型で、低消費電力であることに加え、所望の周波数領域をカバーする広い発振周波数可変範囲と、低い位相雑音特性が要求される。
【０００５】
位相雑音は、発振周波数の広がりを示す指標であり、位相雑音が低いほど、発振周波数は理想に近い単一周波数で発振していることを示す。ＶＣＯの位相雑音は、周波数ミキサーによる周波数変換を通して、送受信の際に信号のスペクトルに対して悪影響を与える。無線ＬＡＮシステム、非対称デジタル加入者回線（ＡＤＳＬ）、地上波デジタルテレビなどに用いられている直交周波数分割多重（ＯＦＤＭ）方式では、ＶＣＯの位相雑音が低ければ低いほど、信号の質が高くなり、原理的に送受信できる情報量を増やすことが可能である。
【０００６】
位相雑音が発生する原因は、発振回路の内部における熱雑音やフリッカー雑音（１／ｆ雑音）等であり、これらの雑音が発振回路の出力端においては瞬間的な発振周波数のずれとなって現れる。発振器の位相雑音を低減するためには、一般的に、発振回路に用いられている共振回路の品質係数値（Ｑ値）を大きくすることが効果的である。
【０００７】
ＧＨｚ帯以上の高周波帯において高いＱ値を示す共振回路として、最近、圧電薄膜共振器（ＦＢＡＲ）が提案され、注目を集めている。従来、高周波領域における共振回路として、バルク(セラミック)誘電体共振回路や、弾性表面波（ＳＡＷ）デバイスが用いられている。これらの従来型の共振回路と比較し、ＦＢＡＲは小型化に適し、更に高周波化に対応が可能などの特徴がある。このような理由により、ＦＢＡＲを用いた高周波フィルターはすでに一部で商品化されている。また、窒化アルミニウム（ＡｌＮ）のＦＢＡＲをＶＣＯの共振回路として用いているものもある（例えば、非特許文献１）。
【０００８】
また、広い発振周波数可変範囲を実現するため，検出回路を付加して発振動作の初期状態から定常状態への移行を検出し、共振回路の負荷容量を接続して発振周波数の変化幅を大きくしているものもある（例えば、特許文献１）。
【０００９】
また、異なる周波数帯域をもつ複数のＶＣＯを切り替えて使用することにより広周波数帯域荷対応する周波数シンセサイザを無線通信システムに用いているものもある（例えば、特許文献２）。
【００１０】
【非特許文献１】
エー．ピー．エス．カンナ（A.P.S. Khanna）、他，「圧電薄膜共振器を用いた２ＧＨｚ電圧制御発振器（A 2GHz Voltage Tunable FBAR Oscillator）」，アイ．イー．イー．イー．マイクロ波理論及び技術部会シンポジウムダイジェスト（IEEE MTT Symposium Digest），２００３年，ｐ．７１７−７２０
【００１１】
【特許文献１】
特開２００２−３４４２４２号公報（第３−４頁、第１図）
【００１２】
【特許文献２】
特開２００２−３１４４１４号公報（第４−６頁、第１図）
【００１３】
【発明が解決しようとする課題】
特許文献１においては、水晶発振器を用いたＶＣＯであり、ＧＨｚ周波数帯には適用できない。また、発振信号の検出回路が必要で小型化に適さない。また、非特許文献１においては，ＡｌＮのＦＢＡＲを用いてＶＣＯを試作した結果、極めて低い位相雑音（Ｃ／Ｎ）で２ＧＨｚの発振周波数が得られたものの、周波数可変範囲については約０．１％程度の値しか得られていない。更に、特許文献２においては、共振回路としてインダクタやコンデンサを用いたＬＣ発振器を用いて周波数シンセサイザを構成しており、回路構成が大きくなり、かつ位相雑音の低減が困難であった。
【００１４】
以上述べたように、現状では、小型化に適し、高周波化に対応が可能なＦＢＡＲを用いた電圧制御発振器が十分実用に耐えるだけの周波数可変範囲を確保できるまでに至っていない。このため、ＦＢＡＲを用いたＶＣＯによる周波数シンセサイザについては、これまでほとんど開示されていない。
【００１５】
本発明は、上記した問題を解決するためになされたものであり、その目的とするところは、周波数可変範囲の広いＦＢＡＲを用いた高周波数帯のＶＣＯ、周波数シンセサイザ及び通信システムを提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の態様は、（イ）制御電圧によりリアクタンスが制御されるリアクタンス制御部、リアクタンス制御部に結合された位相調整部、位相調整部に結合された圧電薄膜共振器からなる共振回路と、（ロ）共振回路を駆動し、発振起動時の発振周波数のリアクタンスに対し、定常状態の発振周波数では正のリアクタンス増加分を有する負性抵抗回路とを備え、圧電薄膜共振器は、定常状態の発振周波数より高い直列共振周波数を有する周波数可変発振器であることを要旨とする。
【００１７】
上記目的を達成するために、本発明の第２の態様は、（イ）共振周波数が互いに異なる複数の圧電薄膜共振器を有する電圧制御発振器と、（ロ）電圧制御発振器の発振信号を分周して発振分周信号を出力する第１の分周器と、（ハ）基準信号を分周して基準分周信号を出力する第２の分周器と、（ニ）発振分周信号及び基準分周信号の位相を比較して位相誤差信号を出力する位相比較器と、（ホ）位相誤差信号に対応して電圧制御発振器の制御電圧を発生する制御電圧発生部と、（ヘ）位相誤差信号に基づく制御信号により複数の圧電薄膜共振器を切り替えて発振信号を制御する制御回路とを備える周波数シンセサイザであることを要旨とする。
【００１８】
上記目的を達成するために、本発明の第３の態様は、（イ）アンテナと、（ロ）共振周波数が異なる複数の圧電薄膜共振器を有する電圧制御発振器、電圧制御発振器の発振信号を分周して発振分周信号を出力する第１の分周器、基準信号を分周して基準分周信号を出力する第２の分周器、発振分周信号及び基準分周信号の位相を比較して位相誤差信号を出力する位相比較器、位相誤差信号に対応して電圧制御発振器の制御電圧を発生する制御電圧発生部、位相誤差信号に基づく制御信号により複数の圧電薄膜共振器を切り替えて発振信号を制御する制御回路とからなり、発振信号を出力する周波数シンセサイザと、（ハ）アンテナから受信した受信信号を発振信号により中間周波受信信号に変換する受信部と、（ニ）中間周波受信信号を復調し、かつ、送信信号を変調するベースバンド部と、（ホ）変調された送信信号を発振信号により変換した高周波送信信号をアンテナに出力する送信部とを備える通信システムであることを要旨とする。
【００１９】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、形状や寸法は現実のものとは異なることに留意すべきである。したがって、具体的な形状や寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００２０】
（第１の実施の形態）
本発明の第１の実施の形態に係るＶＣＯ５０は、図１に示すように、共振回路７０と、共振回路７０と接続端子７２で接合された負性抵抗回路６０を備えている。
【００２１】
共振回路７０は、入力端子６２に接続されたリアクタンス制御部５２と、リアクタンス制御部５２に直列に接続された位相調整部５４と、位相調整部５４に直列に接続されたＦＢＡＲ５６を備えている。入力端子６２には、接地された制御電源６６が接続されている。また、共振回路７０に接続端子７２で接続された負性抵抗回路６０の他端には出力端子６４が設けられ、出力端子６４には負荷６８が接続されている。
【００２２】
負性抵抗回路６０は、図２に示すように、負側が接地された直流電源ＶｃｃとトランジスタＱ1のコレクタ及びベースの間に接続されたインダクタＬ1及び抵抗Ｒ1、トランジスタＱ1のエミッタに接続されたトランジスタＱ2のコレクタ、トランジスタＱ1のベースに接続された抵抗Ｒ2に接続され、トランジスタＱ2のベースに接続された抵抗Ｒ4及び接地された抵抗Ｒ3、トランジスタＱ2のエミッタと接地されたインダクタＬ2との間に接続された抵抗Ｒ5、トランジスタＱ1のコレクタトと出力端子６４の間に接続されたキャパシタＣ5、トランジスタＱ1のベース及びトランジスタＱ2のエミッタの間に接続されたキャパシタＣ1、トランジスタＱ1のエミッタに接続され、接地されたキャパシタＣ2、トランジスタＱ2のベース及びエミッタの間に接続されたキャパシタＣ3、トランジスタＱ2のエミッタに接続され、接地されたキャパシタＣ4、トランジスタＱ2のベースに接続された接続端子７２を備えている。
【００２３】
バイポーラ型のトランジスタＱ1、Ｑ2は、トランジスタＱ1のエミッタとトランジスタＱ2のコレクタが接続したカスコード回路を構成しており、トランジスタＱ1は負荷を駆動するためのバッファトランジスタであり、トランジスタＱ2は発振用トランジスタとしての役割を果たしている。
【００２４】
直流電源ＶｃｃはトランジスタＱ1、Ｑ2に電圧を供給するための電源であり、抵抗Ｒ1、Ｒ2、Ｒ3、Ｒ4、Ｒ5はトランジスタＱ1、Ｑ2の動作点を決めるためのバイアス抵抗である。直流電源ＶｃｃからトランジスタＱ1のコレクタに接続されたインダクタＬ1、及びトランジスタＱ2のエミッタから抵抗Ｒ5を介して接地に接続されたインダクタＬ2は、直流成分のみを通し、高周波成分が、それぞれ電源Ｖｃｃや接地ＧＮＤに逃げないようにするためのインダクタンスである。
【００２５】
キャパシタＣ1は、トランジスタＱ2で発振した高周波をトランジスタＱ1に伝えるためのキャパシタンスである。また、キャパシタＣ2はトランジスタＱ2のコレクタを高周波的に接地するためのキャパシタンスである。また、キャパシタＣ3及びキャパシタＣ4は、トランジスタＱ2のベースに入力された高周波信号が増幅された結果、トランジスタＱ2のエミッタに現れる信号を、共振回路７０を通してもう一度トランジスタＱ2のベースにフィードバックするためのキャパシタである。キャパシタＣ5はトランジスタＱ1のコレクタから出力端子６４に高周波信号を出力するキャパシタンスである。また、接続端子７２は、共振回路７０に接続されている。
【００２６】
なお、第１の実施の形態では、負性抵抗回路６０にバイポーラ型のトランジスタＱ1、Ｑ2を用いている。バイポーラ型トランジスタに代えて電界効果トランジスタ（ＦＥＴ）等を用いてもよいが、フリッカ雑音が比較的小さなバイポーラ型トランジスタを用いるほうが低雑音化の点からは望ましい。また、相補型金属・酸化膜・半導体トランジスタ（ＣＭＯＳ）インバータを用いた負性抵抗回路を用いてもよい。
【００２７】
共振回路７０は、リアクタンス制御部５２、位相調整部５４及びＦＢＡＲ５６を直列接続した構成で、図３に示すような等価回路モデルで表わすことができる。
【００２８】
制御電源６６から印加される制御電圧Ｖcontrolによりリアクタンスを変化させるリアクタンス制御部５２としては、半導体のｐｎ接合を利用した可変容量ダイオード、金属・酸化膜・半導体（ＭＯＳ）キャパシタ、チタン酸ストロンチウム（ＳｒＴｉＯ3）膜等の非線形性を利用して容量を変える高誘電率薄膜キャパシタ、静電気力や圧電性を用いて電極間ギャップを可変にする静電キャパシタ等の可変キャパシタンスＣVARが用いられる。可変キャパシタンスＣVARの一端には、入力端子６２から印加される制御電源６６に含まれる高周波成分を除去するインダクタンスＬDCが接続され、他端は接地されている。
【００２９】
位相調整部５４には、マイクロストリップライン、スパイラルインダクタ等のインダクタＬADJが用いられる。なお、位相調整部５４としては、発振回路作製後に、レーザートリミングなどを用いてインダクタンスＬADJを調整して、共振回路７０の位相特性を微調整できるような構造が望ましい。
【００３０】
ＦＢＡＲ５６は、両面に一対の電極が形成された圧電体薄膜と、一対の電極のうち少なくとも一方の電極に隣接して音響反射部を具備する。圧電体材料としては、窒化アルミニウム（ＡｌＮ）、酸化亜鉛（ＺｎＯ）、ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）、チタン酸バリウム（ＢａＴｉＯ3）などがあげられ、あるいは、これらに他の成分を加えるなどして、組成的に変成させたものを含む。また、音響反射部は、ＦＢＡＲ５６の共振特性のＱ値を向上させるために設けられ、空洞（キャビティ）でもよく、あるいは音響反射用積層膜でもかまわない。ＦＢＡＲ５６の共振特性は、図３に示す等価回路モデルを用いて、かなりの精度で表現することができる。キャパシタンスＣF0は、ＦＢＡＲ５６の静電容量であり、キャパシタンスＣF0に並列に接続されているキャパシタンスＣF1、インダクタンスＬF、抵抗ＲFは、ＦＢＡＲ５６の圧電性によって生じる機械的な振動を、電気的な等価回路に置き換えたものである。
【００３１】
第１の実施の形態では、ＶＣＯ５０に電源を投入した直後の発振開始角周波数ωstart を、ＦＢＡＲ５６の直列共振角周波数ωsと並列共振角周波数ωpの間に設定して発振が安定に開始するようにする。そして、発振が定常状態に落ち着いた後の発振角周波数ωoscを、負性抵抗回路６０の非線形性を利用して直列共振角周波数ωsより低くなるようにする。このようにＶＣＯ５０の発振を制御すると、以下に説明するように、ＶＣＯ５０の周波数可変範囲を増加させることが可能となる。
【００３２】
ＦＢＡＲ５６の共振周波数付近におけるインピーダンス特性は、一般に次のように記述することができる。ＦＢＡＲ５６の直列共振角周波数ωsよりも低い角周波数、及び並列共振周波数ωpよりも高い角周波数領域では、ＦＢＡＲ５６のリアクタンスＸFBAR＝Ｉｍ（ＺFBAR）は負の値、即ち容量性を示す。一方、直列共振角周波数ωs以上、並列共振角周波数ωp以下の限られた狭い周波数範囲においては、リアクタンスＸFBARは正の値をもち、インダクタンス的に振舞う。直列共振角周波数ωsにおいては、ＦＢＡＲ５６の複素インピーダンスの実数部ＲFBAR＝Ｒｅ（ＺFBAR）は相対的に小さな値を示し、それに比べて並列共振角周波数ωpにおいてはＲFBARが最大値を示す。
【００３３】
一般的には、圧電共振を用いた発振回路においては、安定した発振動作を確保するために、圧電体がインダクタンス的に振舞う周波数領域、即ち、直列共振角周波数ωsと並列共振角周波数ωpの間で発振するよう回路が設計される。したがって、圧電体がインダクタンスに見える周波数領域で発振する発振回路構成では、周波数可変範囲が極めて狭いものしか得られない。
【００３４】
それに対して、第１の実施の形態では、以下に説明するように、ＶＣＯ５０に電源を投入した直後の発振開始角周波数ωstart ＝２・π・ｆstartは、直列共振角周波数ωsと並列共振角周波数ωpの間において発振を開始するものの、定常状態に落ち着いた後の発振角周波数ωosc＝２・π・ｆoscは直列共振角周波数ωsより低くなるように設計し、ＶＣＯ５０の周波数可変範囲を増加させるものである。
【００３５】
ＦＢＡＲ５６の直列共振角周波数ωs及び並列角共振周波数ωpは、等価回路パラメータを用いると、次の式で表すことができる。
【００３６】
ωs =2・π・ｆs=[1/(LF・CF1)]1/2  ・・・（１）
ωp =2・π・ｆp=[(1/CF1+1/CF0)/LF]1/2  ・・・（２）
また、等価回路パラメータを使うと、ＦＢＡＲ５６の複素インピーダンスＺFBARは、角周波数ωについて次の式で表すことができる。
【００３７】
ZFBAR=1/(j・ω・CF0)+1/(ω・CF0)2/{RF+j・[ω・LF-(1/CF1+1/CF0)/ω]}  ・・・（３）
ここで、(３)式の右辺第１項は、ＦＢＡＲ５６の電気的な静電容量ＣF0に関するもので、右辺第２項は、ＦＢＡＲ５６の音響的な圧電振動に関するものである。
【００３８】
ここで、反共振抵抗ＲA及び位相角θを次のように定義する。
【００３９】
RA=1/(ω2・CF02・RF)  ・・・（４）
tanθ=[ω・LF-(1/CF1+1/CF0)/ω]/RF  ・・・（５）
-π/2 <θ< π/2  ・・・（６）
反共振抵抗ＲA及び位相角θを用いると、
ZFBAR=1/(j・ω・CF0)+RA/(1+j・tanθ)
=RA/2-j/(ω・CF0)+RA・[(cos(2・θ)+j・sin(2・θ)]/2  ・・・（７）
と表すことができる。
【００４０】
図１に示したＶＣＯ５０は、接続端子７２で、負性抵抗回路６０と共振回路７０の二つに分離されている。接続端子７２から、負性抵抗回路６０側を見たときの複素インピーダンスをＺNEGと表し、共振回路７０側を見たときの複素インピーダンスをＺRESと表す。これらのインピーダンスは、厳密にいえば、ともに周波数と振幅の関数である。ＦＢＡＲ５６の共振周波数付近に限定すれば、複素インピーダンスＺNEGは周波数に対してほぼ一定であると近似することができるのに対して、複素インピーダンスＺRESはＦＢＡＲ５６を含むので、周波数に対して急激に変化する関数である。
【００４１】
共振回路７０の複素インピーダンスＺRESは、図３を参照して、次のように表すことができる。
【００４２】
ZRES=ZFBAR+j・[ω・LADJ-1/(ω・CVAR)]  ・・・（８）
したがって、可変キャパシタンスＣVARやインダクタンスＬADJは、ＦＢＡＲ５６の複素インピーダンスの虚数成分、即ちリアクタンス成分ＸFBARを増減するための回路要素であることがわかる。厳密には、ω・ＬADJあるいは１／(ω・ＣVAR)も周波数の関数であるが、ＦＢＡＲ５６のリアクタンス成分ＸRESが共振周波数付近で激しく増減することに比較すれば、狭い共振周波数領域においては、近似的に一定の値であると考えることができる。
【００４３】
また、図１の回路構成が示すように、リアクタンス制御部５２の可変キャパシタンスＣVARは、制御電源６６の制御電圧Ｖcontrolの関数である。この結果、上の式が示すように、制御電圧Ｖcontrolによって、１／(ω・ＣVAR)の値が変化し、共振回路７０のリアクタンス成分ＸRESが変化する。なお、位相調整部５４のインダクタンスＬADJの値は、制御電圧Ｖcontrolによって変化しない。
【００４４】
一方、発振振幅に対する変化としては、共振回路７０の複素インピーダンスＺRESが受動素子部品から構成されるために、発振振幅が変化しても近似的にほぼ一定であると考えることができる。これに対して、負性抵抗回路６０の複素インピーダンスＺNEGは能動部品であるトランジスタを含むために、トランジスタの非線形性を反映して、発振振幅の大小によって値が大きく変化する関数である。
【００４５】
負性抵抗回路６０の複素インピーダンスＺNEGについては、トランジスタを含む非線形回路であるため、上述したような簡単な数式で表すことができない。しかしながら、ガンメル−プーン（Gummel-Poon）モデルなど、大信号・非線形に関するトランジスタモデルと、実験的に十分な精度をもつモデルパラメータを用いれば、回路シミュレーションによって精度良く複素インピーダンスＺNEGを計算することが可能である。なお、高周波で動作する負性抵抗回路６０の設計においては、上記のトランジスタに関する寄生成分を含むパラメータ以外に、他の個別部品についても、発振周波数帯でインピーダンス特性が一致するよう、寄生成分を十分考慮することが必要である。また、部品と部品の接続に関する回路配線の引き回しについても、予めその寄生成分を考慮した回路を用いる必要がある。
【００４６】
第１の実施の形態に係るＶＣＯ５０の出力端子６４では、図４に示すように、図１に示す制御電源６６の制御電圧によりリアクタンス制御部５２を制御して、ＶＣＯ５０に電源を投入した直後から起動時間を経て、最初は小振幅発振条件を満足する周波数で発振を開始する。その後、徐々に発振振幅が増大し、増幅期間後に定常状態に達する。電源投入直後は、例えＶＣＯ５０の負性抵抗回路６０のループ利得が１以上であったとしても、増幅すべき信号が何も無い限り発振を開始できない。実際には、ＶＣＯ５０の負性抵抗回路６０に存在する、微弱な雑音電圧・電流や、電源投入時の過渡現象による微小高調波等のゆらぎＦＬのうち、発振条件を満足する周波数成分を、選択的に増幅することによって、発振が開始する。一般に、発振回路に用いられる共振回路のＱ値が高いほど、発振開始までの起動時間は長い傾向がある。
【００４７】
発振開始直後は、発振振幅が極めて小さいため、トランジスタの小信号動作条件が適用される。一般的に、電源投入時から定常発振に達するまでの時間を短くするため、負性抵抗回路６０の小信号動作に対するループ利得を３以上にすることが望ましい。ここで、発振開始初期の小信号動作時の位相条件を満足する周波数ωstartが、ＦＢＡＲ５６の直列共振角周波数ωsと並列共振角周波数ωpの間の周波数領域にあることである。一度、発振が開始すると、負性抵抗回路６０の１より大きなループ利得により、発振が増幅期間で増幅されて振幅が増大する。振幅が増大すると、トランジスタの非線形性により、ループ利得は、次第に減少して１、すなわち定常状態に近づく。このように、負性抵抗回路６０のトランジスタの非線形性を積極的に利用して、定常状態における位相条件を満足する周波数をＦＢＡＲ５６の直列共振角周波数ωsよりも低くすることにある。
【００４８】
まず、ＶＣＯ５０の発振を開始する時点を考えると、回路に存在する微弱雑音電圧・電流や、電源投入時の過渡現象による微小高調波などの小信号源が選択的に増幅されるので、発振条件の判別には小信号線形回路パラメータを使用して解析することができる。発振回路の発振開始条件は、共振回路７０及び負性抵抗回路６０の複素インピーダンスの抵抗成分Ｒ及びリアクタンス成分Ｘについて、それぞれ次の式で表すことができる。
【００４９】
RRES ≦ -RNEG(Asmall)  ・・・（９）
XRES = -XNEG(Asmall)  ・・・（１０）
ここで、Ａsmallは、小信号発振振幅である。
【００５０】
（９）式の複素インピーダンスの抵抗成分Ｒに関する条件(利得条件)については、負性抵抗回路６０に含まれるトランジスタで駆動できるように、ＦＢＡＲ５６の面積をある程度以上大きくすることによって、ＦＢＡＲ５６のインピーダンスを小さくすれば良い。したがって、発振開始条件は、主として（１０）式のリアクタンスＸに関する条件(位相条件)について考察すればよい。
【００５１】
共振回路７０の位相条件を表わす（１０）式については、次のように書き換えることができる。
【００５２】
XFBAR(ωstart) + XVAR(ωstart) + XADJ(ωstart) = -XNEG(Asmall,ωstart)  ・・・（１１）
ここで、ＸVAR（ωstart）はリアクタンス制御部５２のリアクタンスで、ＸADJ（ωstart）は位相調整部５４のリアクタンスである。したがって、ＦＢＡＲ５６のリアクタンスＸFBAR（ωstart）は、
XFBAR(ωstart) = -XNEG(Asmall,ωstart) - XVAR(ωstart) - XADJ(ωstart)  ・・・（１２）
と表わせる。
【００５３】
リアクタンスＸFBAR（ωstart）の値は、ＦＢＡＲ５６の直列共振と並列共振の間で正の値をとり、ＦＢＡＲ５６はインダクタとして振る舞う。結局、ＦＢＡＲ５６の共振周波数付近において｛−ＸNEG（Ａsmall，ωstart）−ＸVAR（ωstart）−ＸADJ（ωstart）｝の値を正、即ち、
XNEG(Asmall,ωstart) + XVAR(ωstart) + XADJ(ωstart) < 0  ・・・（１３）
となるような条件が、直列共振と並列共振の間で発振を開始させる条件である。
【００５４】
次に、発振振幅が次第に大きくなり、図４に示したように、定常状態に落ち着いたときについて考察する。
【００５５】
負性抵抗回路６０に含まれているトランジスタ等の能動素子は、小信号動作時には線形的な動作を示すが、大信号になると非線形動作となる。大信号で動作しているとき、平均的な複素インピーダンスＺNEGは、一般的に小信号のときとは異なる値を示す。大信号動作時の共振周波数付近における負性抵抗回路６０のリアクタンス成分ＸNEG（Ａosc）と小信号動作時のリアクタンス成分ＸNEG（Ａsmall）との差をΔＸNEGとする。なお、Ａoscは、大信号発振振幅である。即ち、ΔＸNEGは、負性抵抗回路６０の大信号動作時と小信号動作時のリアクタンスの差を意味する。
【００５６】
もし、小信号動作における｛ＸNEG（Ａsmall，ωstart）＋ＸVAR（ωstart）＋ＸADJ（ωstart）｝が負の値を持ち、定常状態の大信号動作における｛ＸNEG（Ａosc，ωosc）＋ＸVAR（ωosc）＋ＸADJ（ωosc）｝が正の値をもつように設計することができれば、ＶＣＯ５０は、ＦＢＡＲ５６の直列共振周波数ｆsと並列共振周波数ｆpの間の周波数ｆstartで発振を開始し、振幅の増大とともに発振周波数は次第に低下し、直列共振よりも低い周波数ｆoscで定常的に発振することが可能となる。
【００５７】
このために、ＶＣＯ５０の設計時に回路シミュレータを用いて、ＦＢＡＲ５６単体の直列共振角周波数ωsよりも低い角周波数での発振の定常状態に関する次の式を満足させるように、回路パラメータを調整すれば良い。
【００５８】
ZNEG(Aosc,ωosc)+ZRES(ωosc)=0  ・・・（１４）
ＦＢＡＲ５６単体のリアクタンスＸFBAR（ωosc）は、直列共振周波数ｆs以下の周波数において負の値を示すものの、静電容量ＣF0に起因するリアクタンス｛−１／（ωs・ＣF0）｝の値よりは大きな値を示す。したがって、定常状態における発振条件を実現するためには、ＦＢＡＲ５６以外の回路構成要素の大信号リアクタンスに着目して、ＦＢＡＲ５６の直列共振角周波数ωsにおいて、次の不等式を満足させるように回路を構成すればよい。
【００５９】
0 < XVAR(ωs) + XADJ(ωs) + XNEG(Aosc,ωs) < 1/(ωs・CF0)  ・・・（１５）
ここで、各リアクタンス成分ＸVAR（ωs）、ＸADJ（ωs）、及びＸNEG（Ａosc，ωs）の値は、それぞれの構成要素の実装および回路配線に伴う寄生成分を考慮する必要があり、特に負性抵抗回路６０については、リアクタンスＸNEG（Ａosc，ωs）の値をトランジスタの非線形性を含めて精度良く表現できる大振幅モデルを使用し、高精度の高周波回路シミュレータ上にて予測する必要がある。
【００６０】
また、（１５）式において，リアクタンス制御部５２のリアクタンスＸVAR（ωs）は必ず負の値を示す。また、負性抵抗回路６０のリアクタンスＸNEG（Ａosc，ωs）も負の値を示すことが多い。このような場合は、（１５）式の条件を満足させるためには、正の値をもつ位相調整部５４のリアクタンスＸADJ（ωs）を用いて、リアクタンス調整を行う。
【００６１】
共振回路７０では、ＦＢＡＲ５６の直列発振角周波数ωsにおけるリアクタンス制御部５２のリアクタンスＸVAR（ωs）が、制御電源６６の制御電圧Ｖcontrolの可変範囲内で最大ΔＸVAR変化するものとする。これにより、共振回路７０のリアクタンスＸRES（ωs）がΔＸVAR変化することにより、発振のための位相条件が変化し、発振周波数がΔｆosc変化するものとする。負性抵抗回路６０及び位相調整部５４のリアクタンスＸNEG（Ａosc，ωs）及びＸADJ（ωs）については、ＦＢＡＲ５６の直列共振周波数ｆs付近においてほぼ一定の値であると近似できるものと仮定すると、発振周波数の変化分Δｆoscは、次の式で近似的に表すことができる。
【００６２】
Δfosc = (∂f/∂XRES)・ΔXRES ≒ (∂XFBAR/∂f)-1・ΔXVAR  ・・・（１６）
ＦＢＡＲ５６の複素インピーダンスの抵抗成分ＲFBARが小さい値を示す直列共振周波数ｆs付近に着目すると、直列共振周波数ｆsよりも高い周波数では、周波数に対するＦＢＡＲ５６のリアクタンスＸFBARの傾きが急峻である。したがって、（１６）式右辺の（∂ＸFBAR/∂ｆ）-1の値が小さい。すなわち、リアクタンス制御部５２のリアクタンス差ΔＸVARに対して、小さな発振周波数変化Δｆoscしか得られない。
【００６３】
一方、直列共振周波数ｆsよりも低い周波数では、周波数に対するＦＢＡＲ５６のリアクタンスＸFBARの傾きが緩やかである。したがって、（１６）式右辺の（∂ＸFBAR/∂ｆ）-1の値が比較的大きな値を示す。このため、リアクタンス制御部５２のリアクタンス差ΔＸVARに対して、大きな発振周波数変化Δｆoscが得られる。
【００６４】
発振器の動作は、原理的に、小信号で発振条件を満足する周波数のみが、選択的に増幅されるという性質がある。第１の実施の形態では、発振開始条件を、ＦＢＡＲ５６の直列共振と並列共振の間の極めて狭い周波数領域におくことに特徴があるが、これにより、所望しない周波数の異常発振を抑制する効果がある。したがって、安定発振が可能である。また、発振振幅が十分増幅された定常状態では、発振周波数ｆoscを低い周波数に変化することにより、広い周波数範囲で発振周波数ｆoscが可変となる。
【００６５】
直列共振角周波数ωsにおけるＦＢＡＲ５６の静電容量ＣF0に起因するリアクタンスをＸFBAR0と定義すると、
XFBAR0 = -1/(ωs・ＣF0)  ・・・（１７）
となる。また、直列共振角周波数ωsにおけるリアクタンス制御部５２の制御電圧Ｖcontrolの中心値でのリアクタンスをＸVAR0とする。例えば、リアクタンス比ＸVAR0／ＸFBAR0の値を０．３０以上となるように、ＦＢＡＲ５６の面積Ｓを設計することにより、約１％以上の広い周波数可変範囲を確保できることが確認されている。また、リアクタンス比ＸVAR0／ＸFBAR0の値が１．５０以上に大きくなる場合には、全ての制御電圧範囲において発振が得られるとは限らない。したがって、リアクタンス比ＸVAR0／ＸFBAR0の値は、０．３０以上で、１．５０以下の範囲が望ましい。
【００６６】
また、ＦＢＡＲ５６の共振周波数付近におけるリアクタンスの最大値ＸFBARMaxと最小値ＸFBARMinの差を、
ΔXFBAR = ＸFBARMax - ＸFBARMin  ・・・（１８）
と定義する。ＦＢＡＲ５６単体の共振周波数付近で、例えば、ネットワークアナライザで測定した散乱（Ｓ）パラメータを複素インピーダンスに変換すれば、ΔＸFBARを求めることができる。ＦＢＡＲ５６の直列共振周波数ｆs付近における複素インピーダンスＺFBARを、複素平面（ＲFBAR，jＸFBAR）上にプロットするとインピーダンス円を描くことができるが、近似的にΔＸFBARは、インピーダンス円の直径に相当する。インピーダンス円の直径は、ほぼＦＢＡＲ５６の対向電極面積Ｓに反比例して小さくなる。
【００６７】
同様にして、リアクタンス制御部５２に与える制御電圧Ｖcontrolを変えながら、ＦＢＡＲ５６の共振周波数付近の高周波特性を測定すれば、リアクタンス制御部５２の発振周波数付近における制御電圧可変範囲内での最大リアクタンス差ΔＸVARを測定することができる。例えば、リアクタンス制御部５２が可変容量ダイオードの場合ならば、制御電圧範囲内における最大容量をＣVARMax、最小容量をＣVARMinとおけば、最大リアクタンス差ΔＸVARは、近似的に次のような式で表すことができる。
【００６８】
ΔXVAR ≒ ｜1/CVARMax - 1/CVARMin｜/(2・π・fs)  ・・・（１９）
ＦＢＡＲ５６を用いたＶＣＯ５０においては、リアクタンス制御部５２の最大リアクタンス差ΔＸVARとＦＢＡＲ５６のリアクタンス差ΔＸFBARの比ΔＸVAR／ΔＸFBARの値が重要であり、比ΔＸVAR／ΔＸFBARの値が大きければ大きいほど、周波数の可変範囲を広げることができる。例えば、リアクタンス制御部５２としての可変容量ダイオードはｐｎ接合の接合容量の変化を用いているので、限られた制御電圧範囲内である一定以上のリアクタンス差ΔＸVARを確保することは困難である。そのような場合には、ＦＢＡＲ５６の面積Ｓを大きくすることによって、比ΔＸVAR／ΔＸFBARの値を確保することが可能である。
【００６９】
具体的には、比ΔＸVAR／ΔＸFBARの値を０．０５以上となるように、ＦＢＡＲ５６の面積Ｓを設計することにより、約１％以上の広い周波数可変範囲を確保できることが確認されている。また、比ΔＸVAR／ΔＸFBARの値が、０．３０以上と大きなる場合には、全ての制御電圧範囲において発振ができなくなる。したがって、比ΔＸVAR／ΔＸFBARの値は０．０５以上，０．３０以下であることが望ましい。
【００７０】
このように、第１の実施の形態によれば、ＶＣＯ５０に電源を投入した直後の発振開始角周波数ωstart は、ＦＢＡＲ５６の直列共振角周波数ωsと並列共振角周波数ωpの間において発振を安定に開始させ、定常状態に落ち着いた後の発振角周波数ωoscは、負性抵抗回路６０の非線形性を利用して直列共振角周波数ωsより低くなるようにすることができ、ＶＣＯ５０の周波数可変範囲を増加させることが可能となる。
【００７１】
次に、第１の実施の形態にかかるＶＣＯ５０の一実施例について説明する。ＦＢＡＲ５６の圧電体薄膜として、例えばＡｌＮを用いている。ＦＢＡＲ５６の対向電極面積は、１００００μｍ2である。ＦＢＡＲ５６の等価回路パラメータの値は、ＦＢＡＲ５６の共振特性の測定結果と最も良く合うようフィッティングにより求める。図５は、ＦＢＡＲ５６のアドミッタンスＹFBARの実数部Ｒｅ（ＹFBAR）及び虚数部Ｉｍ（ＹFBAR）、即ちコンダクタンス及びサセプタンスを、周波数に対してプロットしたものである。図５では、測定値を白丸で示し、等価回路パラメータをＣF0＝２．２５ｐＦ、ＣF1＝０．０９８ｐＦ、ＬF＝１７．０ｎＨ、ＲF＝３．０Ωとしてフィッティングした結果を実線で示してある。この結果より、ＦＢＡＲ５６の実効的な電気機械結合係数ｋeff2の値は約５．１％、機械的Ｑ値は約１４０と求まる。また、図５より、ＦＢＡＲ５６単体の直列共振周波数ｆsは、約３．９０ＧＨｚ、並列共振周波数ｆpは、約３．９８ＧＨｚとなる。
【００７２】
ＦＢＡＲ５６の共振周波数付近の共振回路７０の抵抗成分ＲRES及びリアクタンス成分ＸRESの周波数特性は、図６及び図７に示すように、直列共振周波数ｆs及び並列共振周波数ｆpの間で急激に変化している。抵抗成分ＲRESは、ＦＢＡＲ５６の並列共振周波数ｆp近傍で最大値をもつ急峻なピークをもつ周波数特性を示す。また、リアクタンス成分ＸRESは、直列共振周波数ｆs近傍で正の値、即ちインダクタンス性を示し、並列共振周波数ｆp近傍では負のピークを示す。
【００７３】
また、図６及び図７に併せて示してある負性抵抗回路６０の抵抗成分（−ＲNEG）及びリアクタンス成分（−ＸNEG）の周波数特性は、周波数の増加により緩やかに減少している。なお、負性抵抗回路６０については，便宜上負の複素インピーダンス（−ＺNEG）の成分を用いて示してある。図７には、負性抵抗回路６０の小信号発振時の振幅Ａsmallに対する｛−Ｘ（Ａsmall）｝及び定常状態での発振の大振幅Ａoscに対する｛−Ｘ（Ａosc）｝が示されている。なお、共振回路７０の制御電源６６から印加される制御電圧Ｖcontrol及び負性抵抗回路６０の直流電源電圧Ｖｃｃは、例えば、１．３５Ｖ及び２．７Ｖとしている。
【００７４】
図７から、（１０）式の発振開始条件は、共振回路７０のリアクタンスＸRESと負性抵抗回路６０の小信号動作リアクタンス｛−Ｘ（Ａsmall）｝の交わる点ｆstart及びｆnsから読み取ることができる。ｆstart及びｆnsは、３．９２ＧＨｚ及び３．９７ＧＨｚであり、ＦＢＡＲ５６の直列共振周波数ｆs：３．９０ＧＨｚよりも高く、並列共振周波数ｆp：３．９８ＧＨｚよりも低い。したがって、共に（１０）式の発振開始条件を満足していることがわかる。
【００７５】
また、図６からは、（９）式の不等式で表わされる発振開始条件を満足するのは、図６及び図７でｆstartで示した３．９２ＧＨｚである。一方、ｆnsで示した３．９７ＧＨｚはこの条件を満せず、発振開始点とならないことがわかる。
【００７６】
次に、ＶＣＯ５０は発振開始後、定常状態となり、図７に示すように，共振回路７０リアクタンスＸRESと負性抵抗回路６０の大信号動作リアクタンス｛−Ｘ（Ａosc）｝の交わる発振周波数ｆosc：３．８４ＧＨｚで定常的に発振する。このとき、電源の消費電流Ｉｃｃは約９．５ｍＡ、５０Ω負荷に対する出力電力Ｐｏｕｔは約−４ｄＢｍである。定常状態における発振周波数ｆoscは、ＦＢＡＲ５６の直列共振周波数ｆs：３．９０ＧＨｚよりも低いことがわかる。
【００７７】
発振開始周波数ｆstartから定常発振周波数ｆoscへと発振周波数が変化する理由は、上述のように、負性抵抗回路６０を構成するトランジスタの非線形性により、小信号動作リアクタンス｛−Ｘ（Ａsmall）｝の値と、大信号動作リアクタンス｛−Ｘ（Ａosc）の値が変化するためである。このように、発振開始周波数ｆstartと定常発振周波数ｆoscが変化する現象は、ＦＢＡＲ５６を用いたＶＣＯ５０以外においても観測された例を見出すことができる （例えば、本城和彦著、「マイクロ波半導体回路、基礎と応用」、日刊工業新聞社出版、１９９３年、ｐ．１７０）。しかしながら、ＦＢＡＲ５６を用いたＶＣＯ５０においては、これまで報告された例が見当たらない。更に、ＦＢＡＲ５６を用いたＶＣＯ５０において、ＦＢＡＲ５６のリアクタンスＸFBARが正、すなわちインダクタンスとして見なすことができる周波数領域、即ちＦＢＡＲ５６の直列共振周波数ｆs以上、かつ並列共振周波数ｆp以下の間の周波数領域において発振させるのが普通であり、この周波数領域から外れた周波数で定常的に発振させている例は見当たらない。
【００７８】
比較例として、ＶＣＯ５０と同様の回路構成で、ＦＢＡＲ５６の直列共振周波数ｆs以上、かつ並列共振周波数ｆp以下の間の周波数領域で定常発振させるために、ＦＢＡＲ５６以外の回路構成要素の大信号リアクタンスを、次の不等式を満足させるようにＶＣＯの回路を設計する。
【００７９】
XaVAR(ωs) + XaADJ(ωs) + XaNEG(Aosc,ωs) < 0  ・・・（２０）
ここで、ＸａVAR（ωs）はリアクタンス制御部のリアクタンス、ＸａADJ（ωs）は位相調整部のリアクタンス、ＸａNEG（Ａosc，ωs）は負性抵抗回路６０の定常発振時のリアクタンスである。
【００８０】
第１の実施の形態の実施例では、ＶＣＯ５０の定常発振周波数ｆoscは、図８に示すように、比較例に比べ、制御電圧Ｖcontrolに対して大きな依存性を示す。ここで、制御電圧Ｖcontrol：１．３５Ｖを中心値として、制御電圧Ｖcontrol：１．３５Ｖの場合の定常発振周波数ｆoscを中心周波数ｆ0としてある。実施例では、中心周波数ｆ0は、ＦＢＡＲ５６の直列共振周波数ｆs以下の周波数領域にあり、制御電圧Ｖcontrolが０．６Ｖ〜２．１Ｖの範囲で定常発振周波数ｆoscは、約３．８０２ＧＨｚ〜３．８６７ＧＨｚと変化する。一方、比較例では、中心周波数ｆ0は、ＦＢＡＲ５６の直列共振周波数ｆs及び並列共振周波数ｆpの間の周波数領域にあり、制御電圧Ｖcontrolが０．６Ｖ〜２．１Ｖの範囲で定常発振周波数ｆoscの変化は、約３．９３２ＧＨｚ〜３．９４５ＧＨｚと小さい。
【００８１】
図９は、図８に示した定常発振周波数ｆoscの制御電圧依存性を周波数変化率として示している。ここで、周波数変化率は、（ｆosc−ｆ0）／ｆ0により定義してある。実施例によるＶＣＯ５０は、制御電圧Ｖcontrolを０．６Ｖから２．１Ｖまで変化させたときに、約１．６％の周波数変化が得られる。一方、比較例によるＶＣＯでは、制御電圧Ｖcontrolを０．６Ｖから２．１Ｖまで変化させたときに、約０．３％の周波数変化となり、実施例と比べて１／５以下の周波数変化しか得られないことがわかる。
【００８２】
第１に実施の形態の実施例に係るＶＣＯ５０では、図１０に示すように、１ＭＨｚオフセット周波数における位相雑音が、約−１４０ｄＢｃ／Ｈｚと低い位相雑音特性が得られる。位相雑音が低く抑制されるのは、高いＱ値をもつＦＢＡＲ５６を共振回路７０として用いたことによる。
【００８３】
上述したように、第１の実施の形態に係るＦＢＡＲ５６を用いたＶＣＯ５０は、ＦＢＡＲ５６の共振時のＱ値が高いことにより、低い位相雑音性能を示し、かつ十分広い周波数可変範囲を確保できる。したがって、このようなＦＢＡＲ５６を用いたＶＣＯ５０を局部発振器として用いた通信システムでは、高品位、大容量の情報伝達が可能となる。
【００８４】
図１１は、他の回路構成は同じにして、ＦＢＡＲ５６の電極面積Ｓを変化させて測定した共振回路７０及び負性抵抗回路６０のリアクタンスＸRES及び｛−ＸNEG（Ａsmall）｝、｛−ＸNEG（Ａosc）｝の周波数依存性を示す。ＦＢＡＲ５６は、圧電体薄膜として、ＡｌＮを用いて作製している。ここで、負性抵抗回路６０の電源電圧Ｖｃｃを２．７Ｖとし、制御電圧Ｖcontrolを１．３５Ｖ（中心電圧）としている。ＦＢＡＲ５６の電極面積Ｓを、６４００μｍ2から２７５００μｍ2まで増加させると、小信号動作の発振開始周波数ｆstartは、ＦＢＡＲ５６の直列共振周波数ｆsと並列共振周波数ｆpの間で、高周波側にずれる。また、定常状態の発振開始周波数ｆoscは、ＦＢＡＲ５６の電極面積Ｓを６４００μｍ2から２７５００μｍ2まで増加させると、ＦＢＡＲ５６の直列共振周波数ｆsよりも低い周波数に更にずれていく。即ち、電極面積Ｓが６４００μｍ2から２７５００μｍ2までのＦＢＡＲ５６を用いたＶＣＯは、すべて第１に実施の形態の発振開始条件及び定常発振条件を満足している。
【００８５】
また、図１２は、図１１で示したＦＢＡＲ５６の電極面積Ｓを６４００μｍ2から２７５００μｍ2まで変化させたときの、発振開始周波数ｆstartと定常発振周波数ｆoscをＦＢＡＲ５６の面積Ｓに対してプロットした図である。小信号の発振開始周波数ｆstartは、ＦＢＡＲ５６の直列共振周波数ｆsと並列共振周波数ｆpの間にあり、定常発振周波数ｆoscは、ＦＢＡＲ５６の直列共振周波数ｆsよりも低い。発振開始周波数ｆstartの値も定常状態の発振周波数ｆoscも、ともにＦＢＡＲ５６の電極面積Ｓ＝０にまで外挿すると、ほぼＦＢＡＲ５６の直列共振周波数ｆsとほぼ一致する。
【００８６】
図１３は、ＦＢＡＲ５６の電極面積Ｓを、６４００μｍ2、１００００μｍ2、１８２００μｍ2と変えたときの、定常発振周波数ｆoscの、制御電圧依存性を示す。図１３から、０Ｖから２．７Ｖまでの全ての制御電圧範囲において、定常状態における発振周波数ｆoscは、ＦＢＡＲ５６の直列共振周波数ｆsよりも低いことがわかる。また、ＦＢＡＲ５６の電極面積Ｓが大きければ大きいほど、制御電圧Ｖcontrolに対する周波数の変化が大きいＶＣＯが得られる。
【００８７】
図１４に、リアクタンス制御部５２の制御電圧Ｖcontrolを０Ｖ〜２．７Ｖ及び０．６Ｖ〜２．１Ｖの範囲で制御した場合について、ＦＢＡＲ５６の電極面積Ｓに対してプロットした周波数可変率を示してある。周波数可変率は、（ｆmax−ｆmin）／ｆ0で定義している。ここで、ｆmaxは制御電圧範囲内における最も高い発振周波数、ｆminは最も低い周波数を示し、中心周波数ｆ0は制御電圧Ｖcontrolを１．３５Ｖ（中心電圧）としたときの発振周波数である。図１４から、周波数可変範囲は、ほぼＦＢＡＲ５６の電極面積Ｓに比例して大きくなることがわかる。ただし、ＦＢＡＲ５６の電極面積Ｓが、１８２００μｍ2よりも大きい領域では、一部の制御電圧Ｖcontro領域では発振するが、全ての制御電圧Ｖcontrol範囲で発振を得ることはできない。
【００８８】
図１５に、リアクタンス制御部５２の制御電圧Ｖcontrolを０Ｖ〜２．７Ｖ及び０．６Ｖ〜２．１Ｖの範囲で制御した場合について、ＦＢＡＲ５６に対するリアクタンス制御部５２のリアクタンス比ＸVAR0／ＸFBAR0に対してプロットした周波数可変率（ｆmax−ｆmin）／ｆ0を示す。図１５から、リアクタンス比ＸVAR0／ＸFBAR0の値は大きければ大きいほど、大きな周波数可変範囲が得られることがわかる。例えば、制御電圧Ｖcontrolの可変範囲が０．６Ｖから２．１Ｖまでとした場合、リアクタンス比ＸVAR0／ＸFBAR0の値が０．３０以上であれば、１％以上の周波数可変範囲が得られることがわかる。しかしながら、リアクタンス比ＸVAR0／ＸFBAR0の値が１を越えて大きくなる場合には、一部の制御電圧Ｖcontrolにおいて発振が停止する。したがって、全ての制御電圧Ｖcontrol範囲内で発振を得るためには、リアクタンス比ＸVAR0／ＸFBAR0の値は、１．５０以下であることが望ましい。
【００８９】
なお、第１の実施の形態では、例えば、リアクタンス制御部５２に可変容量ダイオード等を用いている。可変容量ダイオードもＦＢＡＲ５６も容量性の素子なので、リアクタンスは静電容量ＣF0に反比例する。したがって、図１５は、可変容量ダイオードの静電容量ＣVARに対する、ＦＢＡＲ５６の静電容量ＣF0が、大きければ大きいほど、周波数の可変率が大きいことを示している。
【００９０】
図１６は、共振周波数付近でのリアクタンス制御部５２の最大リアクタンス差ΔＸVARおよびＦＢＡＲ５６のリアクタンス差ΔＸFBARの値の定義を示すものである。
【００９１】
リアクタンス制御部５２のリアクタンスＸVARは、制御電圧Ｖcontrolによって値が変化する。制御電圧Ｖcontrolの可変範囲を０．６Ｖから２．１Ｖまでとした場合、図１６に示すように、直列共振周波数ｆsでのリアクタンス制御部５２のリアクタンスＸVARは、−５．６Ωから−１４．２Ωへと値が変化する。したがってこの場合には、最大リアクタンス差ΔＸVAR＝８．６Ωである。同様に、制御電圧Ｖcontrolを０Ｖから２．７Ｖまで変化させる場合には、最大リアクタンス差ΔＸVAR＝１５．７Ωである。したがって、制御電圧Ｖcontrolの可変範囲を０．６Ｖから２．１Ｖまでとした場合、リアクタンス変化率ΔＸVAR／ＸVAR0の値は、約０．８５である。リアクタンス変化率ΔＸVAR／ＸVAR0の値は、例えば、リアクタンス制御部５２に用いる可変容量ダイオードの容量変化率を反映したものであり、大きな周波数可変比率を得るためには、少なくとも０．５０以上の大きな値をもつことが好ましい。
【００９２】
一方、図１６のＦＢＡＲ５６のリアクタンス差ΔＸFBARの値は、既に（１８）式に示したように、共振付近でのＸFBARの最大値ＸFBARMaxから最小値ＸFBARMinを差し引いたものである。ΔＸFBARの値はＦＢＡＲ５６の電極面積Ｓによって変化する。図１６に示したＦＢＡＲ５６の電極面積Ｓが１００００μｍ2の場合、ΔＸFBARの値は約９８Ωとなる。ＦＢＡＲ５６の電極面積Ｓが大きくなればなるほど、ΔＸFBARの値は小さくなる傾向があり、例えばＦＢＡＲ５６の電極面積Ｓ＝１８２００μｍ2の場合には、ΔＸFBARは約５５Ωとなる。
【００９３】
図１７に、リアクタンス制御部５２の制御電圧Ｖcontrolを０Ｖ〜２．７Ｖ及び０．６Ｖ〜２．１Ｖの範囲で制御した場合について、ΔＸVAR／ΔＸFBARに対してプロットした周波数可変率（ｆmax−ｆmin）／ｆ0を示す。周波数可変率（ｆmax−ｆmin）／ｆ0は、リアクタンス比ΔＸVAR／ΔＸFBARの値の増加とともに、増加することがわかる。リアクタンス比ΔＸVAR／ΔＸFBARの値を０．０５以上とすることにより、１％以上の周波数可変範囲が得られることがわかる。リアクタンス比ΔＸVAR／ΔＸFBARの値が大きすぎる場合には、一部の制御電圧Ｖcontrolにおいて発振が停止してしまう。したがって、全ての制御電圧Ｖcontrol範囲内で発振を得るためには、リアクタンス比ΔＸVAR／ΔＸFBARの値が０．３０以下であることが望ましい。
【００９４】
図１５では、制御電圧可変範囲が０．６Ｖから２．１Ｖまでの場合と、０Ｖから２．７Ｖまでの場合の、周波数可変率（ｆmax−ｆmin）／ｆ0のリアクタンス比ＸVAR0／ＸFBAR0に関する依存性が、異なる直線となる。これに対して、図１７の場合には、電圧可変範囲が０．６Ｖから２．１Ｖまでの場合と、０Ｖから２．７Ｖまでの場合の周波数可変率（ｆmax−ｆmin）／ｆ0のリアクタンス比ΔＸVAR／ΔＸFBARに関する依存性は、ともにほぼ同一直線となる。したがって、リアクタンス比ＸVAR0／ＸFBAR0による表記よりも、リアクタンス比ΔＸVAR／ΔＸFBARによる表記のほうがより一般性を帯びているものと考えられる。
【００９５】
上述したように、ＦＢＡＲ５６の電極面積Ｓを変えることにより、ＶＣＯの発振周波数帯域を変えることができる。しかし、ＶＣＯの発振周波数帯域は、ＦＢＡＲ５６の圧電体薄膜の厚さを変えることによっても実現できる。ＦＢＡＲ５６の直列共振周波数ｆsと並列共振周波数ｆpは、ＦＢＡＲ５６の電極間の圧電体薄膜を往復する音の時間によって決まる。したがって、圧電体薄膜の膜厚を、例えば１０％厚くすると、ＦＢＡＲ５６の直列共振周波数ｆsと並列共振周波数ｆpも、約１０％低くなる。逆に、圧電体薄膜の膜厚を薄くすれば、ＦＢＡＲ５６の直列共振周波数ｆsと並列共振周波数ｆpは、膜厚にほぼ比例して高くなる。したがって、ＦＢＡＲ５６の圧電体薄膜の膜厚を変えることにより直列共振周波数ｆsを変化させ、ＶＣＯの発振周波数帯域を変化させることが可能となる。
【００９６】
（第１の実施の形態の第１の変形例）
本発明の第１の実施の形態の第１の変形例に係るＶＣＯ５０ａは、図１８に示すように、リアクタンス制御部５２ａ、位相調整部５４及びＦＢＡＲ５６が結合された共振回路７０ａと、共振回路７０ａと接続された負性抵抗回路６０ａを備えている。
【００９７】
負性抵抗回路６０ａは、ＣＭＯＳインバータ８０と、ＣＭＯＳインバータ８０の入力及び出力を接続する帰還抵抗Ｒfbと、ＣＭＯＳインバータ８０の入力側に接続された負荷容量ＣL1と、出力側に接続された負荷容量ＣL2とを含んでいる。負荷容量ＣL1、ＣL2は、接地されている。ＣＭＯＳインバータ８０の出力は、ＶＣＯ５０ａの出力端子６４に接続されている。
【００９８】
共振回路７０ａのＦＢＡＲ５６は、ノード７４を介してＣＭＯＳインバータ８０の出力側の負荷容量ＣL2と出力端子６４の間に接続されている。ＦＢＡＲ５６に接続された位相調整部５４は、ノード７８を介してリアクタンス制御部５２ａに接続されている。リアクタンス制御部５２ａには、リアクタンス制御の制御電圧が入力される入力端子６２が接続さている。また、リアクタンス制御部５２ａはノード７６を介して帰還抵抗Ｒfb及び負荷容量ＣL1が接続されたＣＭＯＳインバータ８０の入力に接続されている。
【００９９】
第１の実施形態の第１の変形例に係るＶＣＯ５０ａでは、負性抵抗回路６０ａとして、ＣＭＯＳインバータ８０を用いる点が、第１の実施の形態と異なる。他の構成は同様であるので、重複した記載は省略する。
【０１００】
共振回路７０ａのリアクタンス制御部５２ａには、図１９に示すように、可変容量ダイオード等の可変キャパシタンスＣVARが用いられる。可変キャパシタンスＣVARとノード７８の間には、入力端子６２から印加される制御電圧に含まれる高周波成分を除去するインダクタンスＬDCが接続されている。可変キャパシタンスＣVARのとノード７６の間には直流カット用キャパシタンスＣcutが接続されている。更に、可変キャパシタンスＣVAR及び直流カット用キャパシタンスＣcutの間には接地された高周波信号阻止用インダクタンスＬCが接続されている。
【０１０１】
可変キャパシタンスＣVARに接続された直流カット用キャパシタンスＣcut及び高周波信号阻止用インダクタンスＬCは、共振回路７０aの不要な成分である。したがって、ＶＣＯ５０aの発振条件に影響を与えないように、ＦＢＡＲ５６、位相調整部５４及びリアクタンス制御部５２aの直列接続のリアクタンス対して無視できるように、直流カット用キャパシタンスＣcutの値を大きく、また、高周波信号阻止用インダクタンスＬCを大きくしてある。例えば、直流カット用キャパシタンスＣcutの値は、可変キャパシタンスＣVARに対して少なくとも１桁以上大きく、高周波信号阻止用インダクタンスＬCは、位相調整部５４のインダクタンスＬADJに対して少なくとも１桁以上大きくすればよい。
【０１０２】
したがって、共振回路７０ａの等価回路は、図３とほぼ同様となり、共振回路７０ａの複素インピーダンスＺRESも（８）式と同様に表わされる。
【０１０３】
負性抵抗回路６０ａのＣＭＯＳインバータ８０は、大振幅の定常状態では非線形性を示す。したがって、ＣＭＯＳインバータ８０及び共振回路７０ａの回路パラメータをシミュレーションにより求めて、（９）、（１０）式で示した小信号での発振開始条件、及び（１４）式での定常発振条件を満足する共振回路７０ａ及び負性抵抗回路６０ａ各々の複素インピーダンスＺRES、ＺNEGを得ることができる。
【０１０４】
このように、第１の実施の形態の第１の変形例によれば、ＶＣＯ５０ａに電源を投入した直後に（１３）式を満足させることにより、発振開始角周波数ωstart をＦＢＡＲ５６の直列共振角周波数ωsと並列共振角周波数ωpの間にして、発振を安定に開始させることができる。発振後の定常状態では、負性抵抗回路６０ａの非線形性を利用して（１５）式を満足させることにより、定常発振角周波数ωoscが直列共振角周波数ωsより低くなるようにすることができ、ＶＣＯ５０ａの周波数可変範囲を増加させることが可能となる。
【０１０５】
また、負性抵抗回路６０ａのＣＭＯＳインバータ８０は、集積化あるいは量産性の点でバイポーラ型トランジスタに比べ優れているため、ＶＣＯ５０ａの小型化や低コスト化に有利となる。更に、高周波アナログ回路のＣＭＯＳ化の開発も進められており、デジタル回路との混載も容易となる。
【０１０６】
（第１の実施の形態の第２の変形例）
本発明の第１の実施の形態の第２の変形例に係るＶＣＯ５０ｂは、図２０に示すように、リアクタンス制御部５２ｂ、位相調整部５４及びＦＢＡＲ５６が結合された共振回路７０ｂと、共振回路７０ｂと接続された負性抵抗回路６０ｂを備えている。
【０１０７】
負性抵抗回路６０ｂは、ＣＭＯＳインバータ８０と、ＣＭＯＳインバータ８０の入力及び出力を接続する帰還抵抗Ｒfb2とを含んでいる。ＣＭＯＳインバータ８０の出力は、ＶＣＯ５０ａの出力端子６４に接続されている。
【０１０８】
共振回路７０ｂのＦＢＡＲ５６は、ノード７４を介してＣＭＯＳインバータ８０の出力側と出力端子６４の間に接続されている。ＦＢＡＲ５６に接続された位相調整部５４は、ノード７６を介して帰還抵抗Ｒfbが接続されたＣＭＯＳインバータ８０の入力に接続されている。また、リアクタンス制御部５２ｂは、可変容量ダイオード等からなる第１の可変キャパシタンスＣVAR1及び第２の可変キャパシタンスＣVAR2を含んでいる。第１の可変キャパシタンスＣVAR1は、直流カット用キャパシタンスＣcut1を介してノード７４側のＦＢＡＲ５６に接続されている。第１の可変キャパシタンスＣVAR1及び直流カット用キャパシタンスＣcut1の間に、高周波成分除去用のインダクタンスＬDC1を介してリアクタンス制御の制御電圧が入力される入力端子６２ａが接続さている。また、第２の可変キャパシタンスＣVAR2は、直流カット用キャパシタンスＣcut2を介してノード７６側の位相調整部Ｒ５４に接続されている。第２の可変キャパシタンスＣVAR2及び直流カット用キャパシタンスＣcut2の間に、高周波成分除去用のインダクタンスＬDC2を介してリアクタンス制御の制御電圧が入力される入力端子６２ｂが接続さている。リアクタンス制御部５２ａはノード７６を介して帰還抵抗Ｒfb及び負荷容量ＣL1が接続されたＣＭＯＳインバータ８０の入力に接続されている。
【０１０９】
リアクタンス制御部５２ｂの第１の及び第２の可変キャパシタンスＣVAR1、ＣVAR2は、共振回路７０ｂに配置されているが、負性抵抗回路６０ｂのＣＭＯＳインバータ８０の負荷容量も兼ねている。したがって、負性抵抗回路６０ｂの回路構成が簡略化できる。なお、直流カット用キャパシタンスＣcut1、Ｃcut2は、第１及び第２の可変キャパシタンスＣVAR1、ＣVAR2に対して、例えば少なくとも１桁以上大きくしてあるため、リアクタンスとしては無視できる。
【０１１０】
第１の実施の形態の第２の変形例では、共振回路７０ｂのリアクタンス制御部５２ｂに第１及び第２の可変キャパシタンスＣVAR1、ＣVAR2を設け、負性抵抗回路６０ｂのＣＭＯＳインバータ８０の負荷容量をかねている点が、第１の実施の形態の第１の変形例と異なる。他の構成は、同様であるので重複した記載は省略する。
【０１１１】
図２０の共振回路７０ｂの複素インピーダンスは、第１の実施の形態あるいは第１の実施の形態の第１の変形例とは異なり、複雑な式となる。そこで、便宜上、共振回路７０ｂの第１及び第２の可変キャパシタンスＣVAR1、ＣVAR2を負性抵抗回路６０ｂ側に取り入れて、共振回路７０ｂ及び負性抵抗回路６０ｂの複素インピーダンスＺｂRES、ＺｂNEGを次式のように表わす。
【０１１２】
ZbRES = ZFBAR + ZADJ  ・・・（２１）
ZbNEG = 1/{1/ZNEG + 1/(2・ZVAR)} = RbNEG + j・XbNEG  ・・・（２２）
ここで、負性抵抗回路６０ｂの複素インピーダンスＺｂNEGは、ＣＭＯＳインバータ８０による成分ＺNEGと、第１及び第２の可変キャパシタンスＣVAR1、ＣVAR2２個の直列接続の成分２・ＺVARとの並列接続となり、複雑になるが、数式の上で整理して、最終的に抵抗ＲｂNEGとリアクタンスＸｂNEGにより表わすことができる。
【０１１３】
この場合、ＶＣＯ５０ｂの発振開始条件を満足する式は、（１３）式に対応して、
XbNEG(Asmall,ωosc) + XADJ(ωosc) < 0  ・・・（２３）
と表わせる。また、定常発振条件を満足する式は、（１４）、（１５）式に対応して、
ZbNEG(Aosc,ωosc)+ZbRES(ωosc)=0  ・・・（２４）
0 < XADJ(ωs) + XbNEG(Aosc,ωs) < 1/(ωs・CF0)  ・・・（２５）
と表わせる。
【０１１４】
このように、第１の実施の形態の第２の変形例によれば、ＶＣＯ５０ｂに電源を投入した直後に（２３）式を満足させることにより、発振開始角周波数ωstart をＦＢＡＲ５６の直列共振角周波数ωsと並列共振角周波数ωpの間にして、発振を安定に開始させることができる。発振後の定常状態では、負性抵抗回路６０ｂの非線形性を利用して（２５）式を満足させることにより、定常発振角周波数ωoscが直列共振角周波数ωsより低くなるようにすることができ、ＶＣＯ５０ｂの周波数可変範囲を増加させることが可能となる。
【０１１５】
また、負性抵抗回路６０ｂのＣＭＯＳインバータ８０は、集積化あるいは量産性の点でバイポーラ型トランジスタに比べ優れている。更に、ＶＣＯ５０ｂの小型化や低コスト化に有利となる。また、リアクタンス制御部５２ｂの第１及び第２の可変キャパシタンスＣVAR1、ＣVAR2をＣＭＯＳインバータ８０の負荷容量として用いているため、負性抵抗回路６０ｂの回路構成の簡略化が可能となる。
【０１１６】
（第２の実施の形態）
本発明の第２の実施の形態に係る周波数シンセサイザは、図２１に示すように、高周波の発振信号ＳHFを出力するＰＬＬ回路９９と、ＰＬＬ回路９９で発生される制御電圧Ｖcontrolを第１及び第２の比較電位Ｖcomp1、Ｖcomp2と比較して監視する第１及び第２の電圧比較器９６、９８と、第１又は第２の電圧比較器９６、９８からの出力信号ＳＧC1〜ＳＧC4に基づいてＰＬＬ回路９９に切り替え信号を出力する制御回路１００とを備えている。
【０１１７】
ＰＬＬ回路９９では、ＶＣＯの共振回路の制御電圧が入力される入力端子を互いに接続した第１のＶＣＯ５１ａ、第２のＶＣＯ５１ｂ、第３のＶＣＯ５１ｃ、及び第４のＶＣＯ５１ｄを備えている。第１〜第４のＶＣＯ５１ａ〜５１ｄは、各々の出力側に接続された切り替えスイッチＳＷ１〜ＳＷ４を介して出力端子６４及び第１の分周器８２の入力側に接続されている。第１の分周器８２、及び基準信号源８６に接続された第２の分周器８４の出力は位相比較器８８の入力側に接続されている。また、位相比較器８８にはロック検出器９０が接続されている。位相比較器８８の出力側に接続された制御電圧発生部９１の出力側は、第１及び第２の電圧比較器９６、９８の入力に接続されている。また、制御電圧発生部９１の出力側は、第１〜第４のＶＣＯ５１ａ〜５１ｄの入力端子に接続されている。制御電圧発生部９１は、入力側にチャージポンプ９２を、出力側にはループフィルター９４を有している。
【０１１８】
制御電圧発生部９１の出力が接続された第１及び第２の電圧比較器９６、９８には、第１及び第２の比較電位Ｖcomp1、及びＶcomp2が印加されている。ここで、第１及び第２の比較電位Ｖcomp1、及びＶcomp2はそれぞれ、制御電圧発生部９１で発生する制御電圧の下限電位及び上限電位に対応する。第１及び第２の電圧比較器９６、９８の出力は、制御回路１００に接続されている。また、制御回路１００から切り替え信号出力が第１〜第４のＶＣＯ５１ａ〜５１ｄの切り替えスイッチＳＷ１〜ＳＷ４に個別に接続されている。
【０１１９】
第１〜第４のＶＣＯ５１ａ〜５１ｄには、それぞれ異なる膜厚のＦＢＡＲを用いて、異なる周波数帯域で発振周波数が可変となるように設定してある。第１〜第４のＶＣＯ５１ａ〜５１ｄの内部の回路構成は、第１の実施の形態と同様であり、重複した説明は省略する。
【０１２０】
第１〜第４のＶＣＯ５１ａ〜５１ｄは、図２２に示すように、第１及び第２の比較電位Ｖcomp1、Ｖcomp2の間でそれぞれ、互いに異なる下限及び上限周波数の発振周波数帯域ｆ1Min〜ｆ1Max、ｆ2Min〜ｆ2Max、ｆ3Min〜ｆ3Max、及びｆ4Min〜ｆ4Maxを有している。第１のＶＣＯ５１ａの上限発振周波数ｆ1Maxは、第２のＶＣＯ５１ｂの下限発振周波数ｆ2Minより高く、第２のＶＣＯ５１ｂの上限発振周波数ｆ2Maxは、第３のＶＣＯ５１ｃの下限発振周波数ｆ3Minより高く、第３のＶＣＯ５１ｃの上限発振周波数ｆ3Maxは、第４のＶＣＯ５１ｄの下限発振周波数ｆ4Minより高く設定されているため、第１及び第２のＶＣＯ５１ａ、５１ｂ間、第２及び第３のＶＣＯ５１ｂ、５１ｃ間、及び第３及び第４のＶＣＯ５１ｃ、５１ｄ間にはそれぞれ、帯域の重なりがある。したがって、第１〜第４のＶＣＯ５１ａ〜５１ｄは全体として、第１のＶＣＯ５１ａの下限発振周波数帯域ｆ1Minから第４のＶＣＯ５１ｄの上限発振周波数ｆ4Maxまでの周波数帯域を有している。
【０１２１】
また、後述する制御回路１００からの切り替え信号で切り替えられる切り替えスイッチＳＷ１, ＳＷ２, ＳＷ３, ＳＷ４により、第１のＶＣＯ５１ａ→第２のＶＣＯ５１ｂ→第３のＶＣＯ５１ｃ→第４のＶＣＯ５１ｄの順番、あるいは逆に第４のＶＣＯ５１ｄ→第３のＶＣＯ５１ｃ→第２のＶＣＯ５１ｂ→第１のＶＣＯ５１ａの順番で切り替えることで、広い発振周波数帯ｆ1Min〜ｆ4Maxで周波数シンセサイザを動作させることができる。
【０１２２】
ＰＬＬ回路９９の第１の分周器８２は、第１〜第４のＶＣＯ５１ａ〜５１ｄで発振され、切り替えスイッチＳＷ１, ＳＷ２, ＳＷ３, ＳＷ４にて選択された発振信号ＳHFを分周する。第２の分周器８４は、外部回路（図示省略）から与えられる周波数データに基づいて分周率を設定して、基準信号源８６の基準信号ＳSTDを分周する。第１〜第４のＶＣＯ５１ａ〜５１ｄで発振される発振信号ＳHFは、例えば、ＧＨｚ帯である。一方、例えば水晶発振器等で発振される基準信号ＳSTDは、約５ＭＨｚ〜４０ＭＨｚ帯であり、通信用としては１６ＭＨｚ〜３２ＭＨｚ帯が用いられる。したがって、第１の分周器８２の分周率は、第２の分周器８４に比べ、１桁以上大きくしてある。また、第１の分周器８２は、基準信号源８６の周波数データが変更される場合は、周波数データに応じて分周率が変更されるように設定されている。
【０１２３】
位相比較器８８は、入力された第１の分周器８２で分周された発振分周信号ＤF1と、第２の分周器８４で分周された基準分周信号ＤF2の位相を比較する。制御電圧発生部９１のチャージポンプ９２は、位相比較器８８で発振分周信号ＤF1と基準分周信号ＤF2の位相を比較した結果発生される位相誤差信号ΔＤFを時間積分し、位相誤差信号ΔＤFに応じた大きさの位相誤差積分信号ＳＤFを発生する。制御電圧発生部９１のループフィルター９４は、位相誤差積分信号ＳＤFを直流電圧に変換し、制御電圧Ｖcontrolを発生する。チャージポンプ９２およびループフィルター９４は、位相同期技術に基づいて設計されており、予め決められた時間内に、基準信号ＳSTDと発振信号ＳHFが同期することを可能にする。また、ロック検出器９０は、位相比較器８８の位相誤差信号ΔＤFに基づいて、ＰＬＬ回路９９が、アンロック状態か、ロック状態かを検出して、ロック状態になるとＰＬＬ回路９９をロックする。
【０１２４】
第１の電圧比較器９６及び第２の電圧比較器９８は、下限及び上限電位となる第１の比較電位Ｖcomp1および第２の比較電位Ｖcomp2を有し、制御電圧Ｖcontrolが第１及び第２の比較電位Ｖcomp1、Ｖcomp2の範囲内にあるかどうかを監視する。即ち、第１の電圧比較器９６は制御電圧Ｖcontrolが第１の比較電位Ｖcomp1よりも低い場合、出力信号ＶＣ1を出力する。第２の電圧比較器９８は制御電圧Ｖcontrolが第２の比較電位Ｖcomp2よりも高い場合、出力信号ＶＣ2を出力する。
【０１２５】
制御回路１００は、第１の電圧比較器９６及び第２の電圧比較器９８からの出力信号ＶＣ1、ＶＣ2に応じて切り替え信号ＳＧC1〜ＳＧC4のいずれかを発生し、切り替えスイッチＳＷ１〜ＳＷ４を切り替える。出力信号ＶＣ1、ＶＣ2が共に入力されない場合、制御回路１００は、切り替え信号ＳＧC1〜ＳＧC4のいずれかをそのまま保持する。
【０１２６】
次に、第２の実施形態に係る周波数シンセサイザの動作を説明する。電源が投入されると、制御回路１００から初期値として、例えば第１のＶＣＯ５１ａを選択する切り替え信号ＳＧc1が出力される。切り替え信号ＳＧc1は、切り替えスイッチＳＷ１をオンとする。他の切り替え信号ＳＧC2〜ＳＧC4は出力されず、切り替えスイッチＳＷ２, ＳＷ３, ＳＷ４はオフとなる。したがって、第１のＶＣＯ５１ａの発振周波数の発振信号ＳHFが第１の分周器８２で分周され、発振分周信号ＤF1が位相比較器８８に送られる。
【０１２７】
一方、基準信号ＳSTDも第２の分周器８４で分周され、基準分周信号ＤF2が位相比較器８８に加わる。
【０１２８】
位相比較器８８では、発振分周信号ＤF1及び基準分周信号ＤF2の位相が比較される。第１のＶＣＯ５１ａの発振周波数が所望の周波数より大きい場合、位相比較器８８では位相誤差信号ΔＤFが生成される。位相誤差信号ΔＤFは、制御電圧発生部９１のチャージポンプ９２に加わえられ時間積分される。時間積分された位相誤差積分信号ＳＤFは、ループフィルター９４で平滑化されて制御電圧Ｖcontrolが出力される。制御電圧Ｖcontrolは、第１及び第２の電圧比較器９６、９８に入力され、第１及び第２の比較電位Ｖcomp1、Ｖcomp2と比較される。
【０１２９】
例えば、所望の発振信号ＳHFが第３のＶＣＯ５１ｃの有する発振周波数帯域となるような信号が、外部回路から第１の分周器８２に与えられているとする。この場合、制御電圧発生部９１から出力される制御電圧Ｖcontrolは、上限電位である第２の比較電位Ｖcomp2を越えるほどの高さなので、第２の電圧比較器９８から、より高い発振周波数帯域を有する第２のＶＣＯ５１ｂへの切り替えを命ずる出力信号ＶＣ2が出力され、制御回路１００に伝えられる。
【０１３０】
制御回路１００では、第１のＶＣＯ５１ａが選択されていることを記憶している。第２の電圧比較器９８から出力信号ＶＣ2が入力されると、より高い周波数帯域に切り替えるため、切り替え信号ＳＧC2を出力し、切り替えスイッチＳＷ２をオンとする。切り替え信号ＳＧC1、ＳＧC3、ＳＧC4、は出力されず、スイッチＳＷ１、 ＳＷ３、 ＳＷ４はオフとなる。
【０１３１】
第２のＶＣＯ５１ｂの発振周波数の発振信号ＳHFが、上述したＰＬＬ回路９９で処理され、新たに制御電圧Ｖcontrolが生成される。制御電圧Ｖcontrolは、第１及び第２の電圧比較器９６、９８に入力され、第１及び第２の比較電位Ｖcomp1、Ｖcomp2と比較される。しかしながら、制御電圧Ｖcontrolは、上限電位である第２の比較電位Ｖcomp2より高いので、第２の電圧比較器９８から、より高い発振周波数帯域を有する第３のＶＣＯ５１ｂへの切り替えを命ずる出力信号ＶＣ2が出力され、制御回路１００に伝えられる。制御回路１００は、切り替え信号ＳＧC2に代えて切り替え信号ＳＧC3を出力し、切り替えスイッチＳＷ３をオンとする。
【０１３２】
第３のＶＣＯ５１ｃの発振周波数の発振信号ＳHFが、同様に上述したＰＬＬ回路９９で処理される。第３のＶＣＯ５１ｃの発振信号ＳHFは、所望の周波数帯域にあるので、発振分周信号ＤF1及び基準分周信号ＤF2の位相差は小さくなる。このため、位相比較器８８からは小さな位相誤差信号ΔＤFが発生し、制御電圧発生部９１のチャージポンプ９２及びループフィルター９４によって新たに平滑化された制御電圧Ｖcontrolは、第１及び第２の比較電位Ｖcomp1、Ｖcomp2の間の電圧範囲内に収まる。したがって、第１及び第２の電圧比較器９６、９８から、出力信号ＶＣ1、ＶＣ2は発生されない。その結果、制御回路１００は、ＳＷ３をオン状態に保持し続ける。
【０１３３】
位相比較器８８では引き続き、発振分周信号ＤF1及び基準分周信号ＤF2の位相が比較され、位相誤差信号ΔＤFが出力される。そして、ＰＬＬ回路９９のフィード・バック制御の結果、発振分周信号ＤF1及び基準分周信号ＤF2の位相差が無くなると、ロック検出器９０が動作し、ＰＬＬ回路９９をロックする。ＰＬＬ回路９９が一度ロックされると、それ以降は制御回路１００はＶＣＯの切り替え動作を停止し、外乱などの影響により一時的にアンロック状態が検出されてもその状態を保持する。即ち、ロック検出器９０により、予め定められた時間、継続的にアンロック状態が検出されない限りは、選択されている第３のＶＣＯ５１ｃの発振信号ＳHFが出力端子より出力される。
【０１３４】
次に、ＰＬＬ回路９９に基準信号源８６から異なる周波数帯域で発振するように、周波数変更データが入力されたと仮定する。この場合、適切な周波数帯域を有するＶＣＯが選択されていないため、位相比較器８８により発振分周信号ＤF1及び基準分周信号ＤF2の位相が比較され、位相誤差信号ΔＤFがロック検出器９０により検出される。位相誤差信号ΔＤFは外乱による一時的なものではないため、予め定められた時間を越えて継続的に検出される。この場合、ロック検出器９０により、ＰＬＬ回路９９のロックが解除されアンロック状態となる。制御回路１００は電源の投入時と同様にリセットされ、初期状態である切り替え信号ＳＧC1が出力される。切り替え信号ＳＧC1は、再び第１のＶＣＯ５１ａを選択するように切り替えスイッチＳＷ１をオンとし、それ以外のＳＷ２, ＳＷ３, ＳＷ４をオフとする。このようにして、改めて所望の周波数帯域を有する適切なＶＣＯの探索が行われる。
【０１３５】
なお、基準信号源８６から、ＰＬＬ回路９９に対して異なる周波数帯域で発振するように、周波数変更データが入力された際、この周波数変更信号を利用して、制御回路１００を初期状態にリセットするような回路構成にしても同様な動作を実現することができる。
【０１３６】
本発明の第２の実施の形態に係る周波数シンセサイザによれば、周波数帯域の異なる複数のＶＣＯを切り替えて使用することができるため、位相雑音が小さく、しかも周波数可変範囲が広い周波数シンセサイザを提供することができる。
【０１３７】
（第２の実施の形態の第１の変形例）
本発明の第２の実施の形態の第１の変形例に係る周波数シンセサイザは、図２３に示すように、高周波の発振信号ＳHFを出力するＰＬＬ回路９９ａと、ＰＬＬ回路９９ａで発生される制御電圧Ｖcontrolを第１及び第２の比較電位Ｖcomp1、Ｖcomp2と比較して監視する第１及び第２の電圧比較器９６、９８と、第１又は第２の電圧比較器９６、９８からの出力信号に基づいてＶＣＯ５１に切り替え信号ＳＧC1〜ＳＧC4を出力する制御回路とを備えている。
【０１３８】
第２の実施の形態では、図２１に示したように、ＰＬＬ回路９９には第１〜第４のＶＣＯ５１ａ〜５１ｄが用いられている。第２の実施の形態の変形例では、ＰＬＬ回路９９ａには、第１〜第４のＦＢＡＲ５６ａ〜５６ｄを有する１台のＶＣＯ５１を用いる点が、第２の実施の形態と異なる。他の構成は、同様であるので、重複した記載は省略する。
【０１３９】
ＶＣＯ５１は、制御電圧発生部９１の出力に接続された共振回路７０ｃと、共振回路７０ｃに接続され、第１の分周器あるいは出力端子６４に出力が接続された負性抵抗回路６０とを含んでいる。共振回路７０ｃでは、制御電圧Ｖcontrolが入力されるリアクタンス制御部５２に直列に接続された位相調整部５４が、並列に接続された複数の切り替えスイッチＳＷ１〜ＳＷ４に接続されている。各切り替えスイッチＳＷ１〜ＳＷ４はそれぞれ、第１〜第４のＦＢＡＲ５６ａ〜５６ｄに接続され、第１〜第４のＦＢＡＲ５６ａ〜５６ｄの出力端は負性抵抗回路６０の入力に接続されている。また、制御回路１００から切り替え信号出力が第１〜第４のＦＢＡＲ５６ａ〜５１ｄの切り替えスイッチＳＷ１〜ＳＷ４に個別に接続されている。
【０１４０】
第１〜第４のＦＢＡＲ５６ａ〜５１ｄには、それぞれ異なる膜厚のＦＢＡＲを用いて、異なる周波数帯域で発振周波数が可変となるように設定してある。切り替えスイッチＳＷ１〜ＳＷ４により第１〜第４のＦＢＡＲ５６ａ〜５１ｄのいずれかを組み込んだＶＣＯ５１は、図２４に示すように、第１及び第２の比較電位Ｖcomp1、Ｖcomp2の間でそれぞれ、互いに異なる下限及び上限周波数の発振周波数帯域ｆ1Min〜ｆ1Max、ｆ2Min〜ｆ2Max、ｆ3Min〜ｆ3Max、及びｆ4Min〜ｆ4Maxを有している。第１のＦＢＡＲ５６ａが組み込まれたＶＣＯ５１の上限発振周波数ｆ1Maxは、第２のＦＢＡＲ５６ｂが組み込まれたＶＣＯ５１の下限発振周波数ｆ2Minより高く、第２のＦＢＡＲ５６ｂが組み込まれたＶＣＯ５１の上限発振周波数ｆ2Maxは、第３のＦＢＡＲ５６ｃが組み込まれたＶＣＯ５１の下限発振周波数ｆ3Minより高く、第３のＦＢＡＲ５６ｃが組み込まれたＶＣＯ５１の上限発振周波数ｆ3Maxは、第４のＦＢＡＲ５６ｄが組み込まれたＶＣＯ５１の下限発振周波数ｆ4Minより高く設定されているため、第１及び第２のＦＢＡＲ５６ａ、５１ｂが組み込まれたＶＣＯ５１間、第２及び第３のＦＢＡＲ５６ｂ、５１ｃが組み込まれたＶＣＯ５１間、及び第３及び第４のＦＢＡＲ５６ｃ、５１ｄが組み込まれたＶＣＯ５１間にはそれぞれ、帯域の重なりがある。したがって、第１〜第４のＦＢＡＲ５６ａ〜５１ｄが組み込まれたＶＣＯ５１は全体として、第１のＦＢＡＲ５６ａが組み込まれたＶＣＯ５１の下限発振周波数帯域ｆ1Minから第４のＦＢＡＲ５６ｄが組み込まれたＶＣＯ５１の上限発振周波数ｆ4Maxまでの周波数帯域を有している。
【０１４１】
また、制御回路１００からの切り替え信号ＳＧC1〜ＳＧC4で切り替えられる切り替えスイッチＳＷ１, ＳＷ２, ＳＷ３, ＳＷ４により、第１のＦＢＡＲ５６ａ→第２のＦＢＡＲ５６ｂ→第３のＦＢＡＲ５６ｃ→第４のＦＢＡＲ５６ｄの順番、あるいは逆に第４のＦＢＡＲ５６ｄ→第３のＦＢＡＲ５６ｃ→第２のＦＢＡＲ５６ｂ→第１のＦＢＡＲ５６ａの順番で切り替えることで、広い発振周波数帯ｆ1Min〜ｆ4Maxで周波数シンセサイザを動作させることができる。
【０１４２】
上記説明では、第１〜第４のＦＢＡＲ５６ａ〜５１ｄとして、異なる膜厚を有するＦＢＡＲを用いている。しかし、異なる電極面積を有するＦＢＡＲを用いても、同様の効果が得られることは、勿論である。
【０１４３】
このように、第２に実施の形態の第１の変形例によれば、１台のＶＣＯ５１を用いているため、共振器回路の小型化及び低コスト化が可能となり、また、低い消費電力での動作が可能である。また、ＦＢＡＲの切り替えスイッチＳＷ１〜ＳＷ４の切り替え信号ＳＧC1〜ＳＧC4を出力する制御回路１００により、異なる共振周波数を有する第１〜第４のＦＢＡＲ５６ａ〜５６ｄを切り替えてＶＣＯ５１を動作させることができ、位相雑音が小さく、しかも周波数可変範囲が広い周波数シンセサイザを提供することが可能となる。
【０１４４】
（第２の実施の形態の第２の変形例）
本発明の第２の実施の形態の第２の変形例に係る周波数シンセサイザは、図２５に示すように、高周波の発振信号ＳHFを出力するＰＬＬ回路９９ｂと、ＰＬＬ回路９９ｂで生成される制御電圧Ｖcontrolを基準電位ＶSTDと比較して監視する電圧比較器１０２と、電圧比較器１０２からの出力信号に基づいてＶＣＯ５１に切り替え信号ＳＧC1〜ＳＧC5を出力する制御回路１００ａとを備えている。
【０１４５】
本発明の第２の実施の形態の第２の変形例では、電圧比較器１０２の出力信号ＶＣH、ＶＣLに基づいて制御回路１００ａから出力される制御電圧切り替え信号ＳＧC5により、ＰＬＬ回路９９ｂのＶＣＯ５１の入力に接続された制御電圧切り替えスイッチＳＷ５を、制御電圧発生部９１の出力側と電圧比較器１０２の基準電圧ＶSTD側に切り替えて用いる点が、第２の実施の形態の第１の変形例と異なる。他の構成は、同様であるので、重複した記載は省略する。
【０１４６】
ＶＣＯ５１の入力に接続された切り替えスイッチＳＷ５は初期状態では、基準電圧ＶSTD側に接続されている。電圧比較器１０２の基準電圧ＶSTDは、共振回路７０ｃのリアクタンス制御部５２の制御電圧Ｖcontrolの上限値に設定されている。電圧比較器１０２は、制御電圧Ｖcontrolを基準電圧ＶSTDと比較して、制御電圧Ｖcontrolが高い場合は出力信号ＶＣHを、低い場合は出力信号ＶＣLを制御回路１００ａに出力する。
【０１４７】
制御回路１００ａは、電圧比較器１０２の出力信号ＶＣH、ＶＣLにより、予め定められたアルゴリズムに従って、共振回路７０ｃの第１〜第４のＦＢＡＲ５６ａ〜５６ｄの切り替えスイッチＳＷ１〜ＳＷ４に切り替え信号ＳＧC1〜ＳＧC4を出力する。更に、電圧比較器１０２が出力信号ＶＣLを出力した場合は、制御回路１００ａは、制御電圧切り替えスイッチＳＷ５を初期状態の基準電圧ＶSTD側から制御電圧発生部９１の出力側に切り替える。したがって、ＶＣＯ５１の発振信号ＳHFが所望の周波数帯域に設定されると、ＰＬＬ回路９９ｂのフィードバックループが形成される。ＰＬＬ回路９９ｂのフィードバック制御により、発振分周信号ＤF1及び基準分周信号ＤF2の位相差がなくなり、ＰＬＬ回路９９ｂがロックされる。
【０１４８】
次に、第２の実施の形態の第２の変形例に係る周波数シンセサイザの動作を説明する。周波数シンセサイザの制御回路１００ａは、電圧比較器１０２を用いて周波数の異なる第１〜第４のＦＢＡＲ５６ａ〜５６ｄから所望周波数帯域を有するＦＢＡＲを探索するのために、図２６に示すアルゴリズムを用いる。第２の実施の形態の第２の変形例では、図２６に示したアルゴリズムに従い、中間の周波数帯域を有する第２のＦＢＡＲ５６ｂを初期状態として探索を行う。また、基準信号源８６から、所望の高周波数の発振信号ＳHFを含む周波数帯域が、例えば第４のＦＢＡＲ５６ｄが接続されたときに位相がロックするような周波数データが入力されているとする。
【０１４９】
周波数シンセサイザに電源が投入されると、制御回路１００ａがリセットされ、初期値として第２のＦＢＡＲ５６ｂを選択する切り替え信号ＳＧC2が出力され、切り替えスイッチＳＷ２のみをオン状態とする。また、制御電圧切り替えスイッチＳＷ５は、基準電位ＶSTD側に切り替えられ、図２５のＶＣＯ５１の共振回路７０ｃのリアクタンス制御部５２には基準電位ＶSTDが入力され、ＰＬＬ回路９９ｂのループは開いている。基準電位ＶSTDは、予め制御電圧Ｖcontrolの上限値に設定されている。したがって、ＶＣＯ５１は、第２のＦＢＡＲ５６ｂの共振特性と、リアクタンス制御部５２に入力された基準電位ＶSTDによって決まる周波数で発振する。発振信号ＳHFは第１の分周器８２で分周されて、発振分周信号ＤF1が位相比較器８８に送られる。一方、基準信号ＳSTDが第２の分周器８４で分周された基準分周信号ＤF2も、位相比較器８８に加わる。
【０１５０】
位相比較器８８では位相誤差信号ΔＤFが生成される。位相誤差信号ΔＤFは、制御電圧発生部９１のチャージポンプ９２に加わえられ時間積分される。時間積分された位相誤差積分信号ＳＤFは、ループフィルター９４で平滑化されて制御電圧Ｖcontrolが出力される。第２のＶＣＯ５１ｂの発振周波数は所望の周波数より低く異なるので、制御電圧Ｖcontrolは、電圧比較器１０２の基準電位ＶSTDより大きくなる。したがって、電圧比較器１０２から、出力信号ＶＣHが制御回路１００ａに出力される。
【０１５１】
制御回路１００ａは、現時点で選択している第２のＶＣＯ５１ｂから、図２６のアルゴリズムに従って、より高い周波数帯域の第３のＶＣＯ５１ｃへの切り替え信号ＳＧC3を切り替えスイッチＳＷ３に入力する。また、制御回路１００ａは、制御電圧切り替えスイッチＳＷ５を、基準電位ＶSTD側に接続した状態を保持する。
【０１５２】
第３のＶＣＯ５１ｃによる発振信号ＳHFの発振周波数は、所望の周波数より低いので、生成される制御電圧Ｖcontrolも、電圧比較器１０２の基準電位ＶSTDより大きくなる。したがって、電圧比較器１０２から、出力信号ＶＣHが制御回路１００ａに出力される。制御回路１００ａは、現時点で選択している第３のＶＣＯ５１ｃから、図２６のアルゴリズムに従って、より高い周波数帯域の第４のＶＣＯ５１ｄへの切り替え信号ＳＧC4を切り替えスイッチＳＷ４に入力する。また、制御回路１００ａは、制御電圧切り替えスイッチＳＷ５を、基準電位ＶSTD側に接続した状態を保持する。
【０１５３】
第４のＶＣＯ５１ｄによる発振信号ＳHFの発振周波数は、所望の周波数に近く、
生成される制御電圧Ｖcontrolは、電圧比較器１０２の基準電位ＶSTDより小さくなる。したがって、電圧比較器１０２から、出力信号ＶＣLが制御回路１００ａに出力される。したがって、制御回路１００ａは切り替えスイッチＳＷ４をオン状態で保持する。また同時に、制御回路１００ａは、制御電圧切り替えスイッチＳＷ５を基準電位ＶSTD側から、制御電圧発生部９１のの出力側に切り替える。その結果、ＶＣＯ５１の共振回路７０ｃには、ループフィルター９４から出力される制御電圧Ｖcontrolが印加され、ＰＬＬ回路９９ｂのフィードバックループが形成される。ＰＬＬ回路９９ｂのフィードバック制御により、発振分周信号ＤF1及び基準分周信号ＤF2の位相差がなくなり、ＰＬＬ回路９９ｂがロックされる。このように、基準信号源８６の基準信号ＳSTDの周波数を含む周波数帯域でを有するＦＢＡＲの探索は、図２６の点線で示した経路をたどって行われる。
【０１５４】
このように、第２に実施の形態の第２の変形例によれば、１台のＶＣＯ５１を用いているため、共振器回路の小型化及び低コスト化が可能となり、また、低い消費電力での動作が可能である。また、１台の電圧比較器１０２により、制御電圧Ｖcontrolを基準電位ＶSTDと比較して監視するため、回路構成の簡略化ができる。また、ＦＢＡＲの切り替えスイッチＳＷ１〜ＳＷ４の切り替え信号ＳＧC1〜ＳＧC4を出力する制御回路１００ａにより、異なる共振周波数を有する第１〜第４のＦＢＡＲ５６ａ〜５６ｄを切り替えてＶＣＯ５１を動作させることができ、位相雑音が小さく、しかも周波数可変範囲が広い周波数シンセサイザを提供することが可能となる。
【０１５５】
（第２の実施の形態の第３の変形例）
本発明の第２の実施の形態の第３の変形例に係る周波数シンセサイザは、図２７に示すように、高周波の発振信号ＳHFを出力するＰＬＬ回路９９ｃと、ＰＬＬ回路９９ｃの位相比較器８８で生成される位相差に応じた出力信号に基づいてＰＬＬ回路９９ｃに切り替え信号ＳＧC1〜ＳＧC5を出力する制御回路１００ｂと、制御回路１００ｂのリセット指令信号ＳＧRSTにより第１及び第２の分周器８２、８４に分周リセット信号ＤＳRSTを出力するリセット信号発生器１０４とを備えている。
【０１５６】
本発明の第２の実施の形態の第３の変形例では、制御回路１００ｂは、ＰＬＬ回路９９ｃの位相比較器８８ａから発振分周信号ＤF1及び基準分周信号ＤF2の位相差に応じたアップ信号ＤＳUP及びダウン信号ＤＳDOWNに基づいて、ＶＣＯ５１に設けられた第１〜第４のＦＢＡＲ５６ａ〜５６ｄの切り替えスイッチＳＷ１〜ＳＷ４の切り替え信号ＳＧC1〜ＳＧC4を出力する点が、第２の実施の形態の第２の変形例と異なる。他の構成は、同様であるので、重複した記載は省略する。
【０１５７】
位相比較器８８ａの動作を、図２８に示すタイミングチャートを用いて説明する。位相比較器８８ａは、第１の分周器８２の出力である発振分周信号ＤF1と第２の分周器８４の出力である基準分周信号ＤF2の立下りエッジの位相差に応じて、アップ信号ＤＳUPとダウン信号ＤＳDOWNを出力する。基準分周信号ＤF2に対して、発振分周信号ＤF1が位相遅れの場合はアップ信号ＤＳUPを出力し、制御電圧発生部９１ａのチャージポンプ９２ａを介してループフィルター９４に電荷を充電し、制御電圧Ｖcontrolを高くして、ＶＣＯ５１の発振周波数をより高くしようとする。反対に、基準分周信号ＤF2に対して、発振分周信号ＤF1の位相が進んでいる場合は、ダウン信号ＤＳDOWNを出力して、チャージポンプ９２ａを介してループフィルター９４に蓄えられていた電荷を放電し、制御電圧を低くして、ＶＣＯ５１の発振周波数を低くしようとする。このように、周波数シンセサイザのＰＬＬ回路９９ｃは、フィードバックループを構成しており、最終的に発振分周信号ＤF1と基準分周信号ＤF2の位相が一致したところで位相ロックを検出し、ＶＣＯ５１の出力周波数は安定する。ＶＣＯ５１の発振信号ＳHFの周波数を変更するために、第１の分周器８２の分周比を変更してから位相がロックするまでの過程は引き込み過程、それに要する時間はロックアップタイムと呼ばれる。
【０１５８】
また、リセット信号発生器１０４は、制御回路１００ｂがＶＣＯ５１に切り替え信号ＳＧC1〜ＳＧC4を発生して第１〜第４のＦＢＡＲ５６ａ〜５６ｄを切り替えるときに、分周リセット信号ＤＳRSTを発生して、第１の分周器８２及び第２の分周器８４を同時にリセットする。また、制御電圧切り替えスイッチＳＷ５は、制御回路１００ｂの制御電圧切り替え信号ＳＧC5によりＶＣＯ５１の共振回路７０ｃの入力を、制御電圧発生部９１ａの出力の制御電圧Ｖcontrolか、基準電位ＶSTDかのどちらかに切り替える。なお、基準電位ＶSTDは、制御電圧Ｖcontrolの上限値に設定されている。
【０１５９】
次に、第２の実施の形態の第３の変形例に係る周波数シンセサイザの動作を説明する。周波数シンセサイザの制御回路１００ｂは、位相比較器８８ａのアップ信号ＤＳUP及びダウン信号ＤＳDOWNを用いて周波数の異なる第１〜第４のＦＢＡＲ５６ａ〜５６ｄから所望周波数帯域を有するＦＢＡＲを探索するのために、第２の実施の形態の第２の変形例で示した図２６に示すアルゴリズムを用いる。また、基準信号源８６から、例えば第４のＦＢＡＲ５６ｄが接続されたときにＰＬＬ回路９９ｃがロックするような周波数データの基準信号ＳSTDが入力されたものと仮定する。
【０１６０】
第２の実施の形態の第２の変形例でも、探索は、中間の帯域を有する第２のＦＢＡＲ５６ｂから始まる。電源が投入されると、制御回路１００ｂによりＰＬＬ回路９９ｅは初期状態に強制的にリセットされる。初期値として第２のＦＢＡＲ５６ｂを選択する切り替え信号ＳＧC2が出力され、切り替えスイッチＳＷ２のみをオン状態にする。また、初期状態において、制御電圧切り替えスイッチＳＷ５は、基準電位ＶSTD側に切り替えられ、ＶＣＯ５１の共振回路７０ｃのリアクタンス制御部５２には基準電位ＶSTDが入力される。したがって、初期状態では、ＰＬＬ回路９９ｃのループか開いている。また、基準電位ＶSTDは、予め制御電圧Ｖcontrolの上限値に設定されている。
【０１６１】
ＶＣＯ５１は、第２のＦＢＡＲ５６ｂの共振特性と、リアクタンス制御部５２に入力された基準電位ＶSTDによって決まる周波数で発振を開始し、その発振信号ＳHFは第１の分周器８２で分周されて位相比較器８８ａに送られる。また、第２の分周器８４で分周された基準信号ＳSTDも、位相比較器８８ａに加えられる。位相比較器８８ａでは、発振分周信号ＤF1及び基準分周信号ＤF2の位相の比較が行われる。
【０１６２】
制御回路１００ｂは、リセット信号発生器１０４に対して、リセット指令信号ＳＧRSTを出力する。リセット信号発生器１０４は、第１の分周器８２と第２の分周器８４に対して、分周リセット信号ＤＳRSTを出力する。分周リセット信号ＤＳRSTが入力されると、第１及び第２の分周器８２、８４は同時に分周を開始する。位相比較器８８ａに入力される周波数の低い発振分周信号ＤF1の立下りエッジは、基準分周信号ＤF2の立下りエッジに対して遅れる。したがって、位相比較器８８ａにより発振分周信号ＤF1の位相遅れが検出され、発生したアップ信号ＤＳUPが、制御回路１００ｂに伝えられる。
【０１６３】
アップ信号ＤＳUPが制御回路１００ｂに入力されると、図２６に示したアルゴリズムにしたがって、切り替えスイッチＳＷ３をオンにする切り替え信号ＳＧC3を出力し、これまで選択している第２のＦＢＡＲ５６ｂに代わって、第３のＦＢＡＲ５６ｃを選択する。また、制御回路１００ｂは、制御電圧切り替えスイッチＳＷ５を、基準電位ＶSTD側に接続した状態で、ＰＬＬ回路９９ｃのループを開いた状態で保持する。また制御回路１００ｂにより、リセット信号発生器１０４に対して、リセット指令信号ＳＧRSTが出力される。リセット信号発生器１０４より出力された分周リセット信号ＤＳRSTは、第１及び第２の分周器８２、８４に対して再度同時に分周を開始させる。
【０１６４】
第３のＦＢＡＲ５６ｃを用いたＶＣＯ５１による発振信号ＳHFが第１の分周器８２に加わり、分周され位相比較器８８ａに入力される。しかしながら、第３のＦＢＡＲ５６ｃを選択しているため、所望の周波数を発振することはできない。したがって、再度、位相比較器８８ａにより、発振分周信号ＤF1の位相遅れが検出され、アップ信号ＤＳUPが制御回路１００ｂに伝えられる。
【０１６５】
アップ信号ＤＳUPが制御回路１００ｂに入力されると、図２６に示したアルゴリズムにしたがって、切り替えスイッチＳＷ４をオンにする切り替え信号ＳＧC4を出力し、第４のＦＢＡＲ５６ｃを選択する。また、制御電圧切り替えスイッチＳＷ５は、基準電位ＶSTD側に接続した状態で、ＰＬＬ回路９９ｃのループを開いた状態で保持する。また制御回路１００ｂにより、リセット信号発生器１０４に対して、リセット指令信号ＳＧRSTが出力される。リセット信号発生器１０４より出力された分周リセット信号ＤＳRSTは、第１及び第２の分周器８２、８４に対して再度同時に分周を開始させる。
【０１６６】
第４のＦＢＡＲ５６ｄを用いたＶＣＯ５１による発振信号ＳHFが第１の分周器８２に加わり、分周され位相比較器８８ａに入力される。分周された発振分周信号ＤF1は、基準分周信号ＤF2よりも周波数は高いので、発振分周信号ＤF1の立下りエッジは、基準分周信号ＤF2の立下りエッジに対して早くなる。したがって、位相比較器８８ａにより発振分周信号ＤF1の位相進みが検出され、発生したダウン信号ＤＳDOWNが、制御回路１００ｂに伝えられる。
【０１６７】
その結果、制御回路１００ｂの切り替え信号ＳＧC4は、そのまま切り替えスイッチＳＷ４をオン状態で保持する。また、同時に制御回路１００ｂから制御電圧切り替え信号ＳＧC5が出力され、制御電圧切り替えスイッチＳＷ５を基準電位ＶSTD側から、制御電圧発生部９１の出力側に切り替え、ＰＬＬ回路９９ｃのフィードバックループを形成する。
【０１６８】
ＰＬＬ回路９９ｃを閉じると同時に、制御回路１００ｂでは、位相比較器８８ａにより出力されるアップ信号ＤＳUPあるいはダウン信号ＤＳDOWNが検出される。制御回路１００ｂからリセット信号発生器１０４に対して、リセット指令信号ＳＧRSTが出力される。リセット信号発生器１０４から分周リセット信号ＤＳRSTが入力されると、第１及び第２の分周器８２、８４は、同時に分周を開始する。したがって、次に位相比較器８８ａに入力される発振分周信号ＤF1及び基準分周信号ＤF2の立下りエッジは、周波数の低い方が遅れる。以後の引き込み過程において、常に第１及び第２の分周器８２、８４の動作開始時刻が合わられるため、位相比較器８８ａは位相比較と周波数比較を同時に行っていることになる。したがって、第１の分周器８２の出力と第２の分周器８４の出力の周波数が一致するときは、必ず位相も一致する。
【０１６９】
ＰＬＬ回路９９ｃのフィードバック制御により、ＶＣＯ５１の発振周波数の微調整が行われる。フィードバック制御の結果、やがて発振分周信号ＤF1及び基準分周信号ＤF2の位相差が無くなると、ロック検出器９０が動作し、ＰＬＬ回路９９ｃの位相をロックする。同時に、制御回路１００ｂでは、分周リセット信号ＤＳRSTの出力が停止され、ＶＣＯ５１の出力周波数は安定する。
【０１７０】
また、ＰＬＬ回路９９ｃが一度ロックされると、それ以降はＦＢＡＲの切り替え動作を停止し、外乱などの影響により一時的にアンロック状態が検出されたとしても、その状態を保持する。
【０１７１】
このように、第２の実施の形態の第３の変形例では、１台のＶＣＯ５１を用いているため、共振器回路の小型化及び低コスト化が可能となり、また、低い消費電力での動作が可能である。また、適切な周波数帯を有するＦＢＡＲを探索するために、制御電圧発生部９１のループフィルター９４の出力する制御電圧Ｖcontrolの代わりに、前段に配置された位相比較器８８ａの出力するアップ信号ＤＳUP及びダウン信号ＤＳDOWNを用いので、ＦＢＡＲの探索に要する時間が短縮できる。また、ＦＢＡＲの切り替えスイッチＳＷ１〜ＳＷ４の切り替え信号ＳＧC1〜ＳＧC4を出力する制御回路１００ｂにより、異なる共振周波数を有する第１〜第４のＦＢＡＲ５６ａ〜５６ｄを切り替えてＶＣＯ５１を動作させることができ、位相雑音が小さく、しかも周波数可変範囲が広い周波数シンセサイザを提供することが可能となる。
【０１７２】
（第２の実施の形態の第４の変形例）
本発明の第２の実施の形態の第４の変形例に係る周波数シンセサイザは、図２９に示すように、高周波の発振信号ＳHFを出力するＰＬＬ回路９９ｄと、ＰＬＬ回路９９ｄの第１及び第２の分周器８２、８４で生成される発振分周信号ＤF1及び基準分周信号ＤF2の位相差を判別する位相判別器１０６と、位相判別信号ＤＳPHに基づいてＶＣＯ５１に切り替え信号ＳＧC1〜ＳＧC5を出力する制御回路１００ｃと、制御回路１００ｂのリセット指令信号ＳＧRSTにより第１及び第２の分周器８２、８４に分周リセット信号ＤＳRSTを出力するリセット信号発生器１０４とを備えている。
【０１７３】
第２の実施の形態の第４の変形例では、第１及び第２の分周器８２、８４から出力される発振分周信号ＤF1及び基準分周信号ＤF2の位相差を、位相判別器１０６により判別して出力される位相判別信号ＤＳPHに基づいて、ＶＣＯ５１に設けられた第１〜第４のＦＢＡＲ５６ａ〜５６ｄの切り替えスイッチＳＷ１〜ＳＷ４の切り替え信号ＳＧC1〜ＳＧC4を出力する点が、第２の実施の形態の第３の変形例と異なる。他の構成は、同様であるので、重複した記載は省略する。
【０１７４】
第１及び第２の分周器８２、８４から出力される発振分周信号ＤF1及び基準分周信号ＤF2は、位相比較器８８に出力されるだけでなく、位相判別器１０６にも供給される。位相判別器１０６は、発振分周信号ＤF1及び基準分周信号ＤF2の位相を比較することにより、発振分周信号ＤF1が基準分周信号ＤF2に対して、位相進みあるいは位相遅れか判別した結果を位相判別信号ＤＳPHとして、制御回路１００ｃに出力する。発振分周信号ＤF1及び基準分周信号ＤF2の位相を比較は、例えば図２８と同様に、リセット信号発生器１０４からリセット信号ＤＳRSTが第１および第２の分周器８２、８４に出力された後、位相判別器１０６で発振分周信号ＤF1及び基準分周信号ＤF2の立下りエッジに対して判定すればよい。
【０１７５】
第２の実施の形態の第４の変形例でも、適切な周波数帯域を有するＦＢＡＲの探索は、中間の帯域を有する第２のＦＢＡＲ５６ｂから始める。電源が投入されると、制御回路１００ｃによりＰＬＬ回路９９ｄは初期状態に強制的にリセットされる。初期値として第２のＦＢＡＲ５６ｂを選択する切り替え信号ＳＧC2が出力され、切り替えスイッチＳＷ２のみをオン状態にする。また、初期状態において、制御電圧切り替えスイッチＳＷ５は、基準電位ＶSTD側に切り替えられ、ＶＣＯ５１の共振回路７０ｃのリアクタンス制御部５２には基準電位ＶSTDが入力される。したがって、初期状態では、ＰＬＬ回路９９ｃのループか開いている。また、基準電位ＶSTDは、予め制御電圧Ｖcontrolの上限値に設定されている。
【０１７６】
制御回路１００ｃからリセット指示信号ＳＧRSTがリセット信号発生器１０４に出力されと、分周リセット信号ＤＳRSTがリセット信号発生器１０４から第１及び第２の分周器８２、８４に出力される。分周リセット信号ＤＳRSTにより、発振信号ＳHF及びＳSTDが第１および第２の分周器８２、８４で同時に分周される。その結果、発振分周信号ＤF1及び基準分周信号ＤF2が位相比較器８８及び位相判別器１０６に出力される。位相判別器１０６により、発振分周信号ＤF1の位相が基準分周信号ＤF2に対して遅れていると判別された場合、位相遅れの位相判別信号ＤＳPHが制御回路１００ｃに出力される。制御回路１００ｃでは、位相判別信号ＤＳPHに基づいて、切り替えスイッチＳＷ３をオンにする切り替え信号ＳＧC3が出力され、これまで選択している第２のＦＢＡＲ５６ｂに代わって、第３のＦＢＡＲ５６ｃが選択される。また、制御電圧切り替えスイッチＳＷ５は基準電位ＶSTD側に接続された状態で、ＰＬＬ回路９９ｃのループは開いた状態で保持される。また、制御回路１００ｃにより、リセット信号発生器１０４に対して、再びリセット指令信号ＳＧRSTが出力され、上記のＦＢＡＲの探索が続行される。
【０１７７】
最終的に、例えば、第４のＦＢＡＲ５６ｄが選択され、位相判別器１０６で発振分周信号ＤF1の位相が基準分周信号ＤF2に対して進んでいると判別された場合、位相進みの位相判別信号ＤＳPHが制御回路に１００ｃに出力される。その結果、制御回路１００ｃの切り替え信号ＳＧC4は、そのまま切り替えスイッチＳＷ４をオン状態で保持する。また、同時に制御回路１００ｃから制御電圧切り替え信号ＳＧC5が出力され、制御電圧切り替えスイッチＳＷ５を基準電位ＶSTD側から、制御電圧発生部９１の出力側に切り替え、ＰＬＬ回路９９ｃのフィードバックループを形成する。ＰＬＬ回路９９ｃのフィードバック制御により、発振分周信号ＤF1及び基準分周信号ＤF2の位相差がなくなり、ＰＬＬ回路９９ｃがロックされる。
【０１７８】
このように、第２の実施の形態の第４の変形例では、１台のＶＣＯ５１を用いているため、共振器回路の小型化及び低コスト化が可能となり、また、低い消費電力での動作が可能である。また、適切な周波数帯を有するＦＢＡＲを探索するために、位相判別器１０６により発振分周信号ＤF1及び基準分周信号ＤF2の位相を比較しているので、ＦＢＡＲの探索に要する時間が短縮できる。また、ＦＢＡＲの切り替えスイッチＳＷ１〜ＳＷ４の切り替え信号ＳＧC1〜ＳＧC4を出力する制御回路１００ｃにより、異なる共振周波数を有する第１〜第４のＦＢＡＲ５６ａ〜５６ｄを切り替えてＶＣＯ５１を動作させることができ、位相雑音が小さく、しかも周波数可変範囲が広い周波数シンセサイザを提供することが可能となる。
【０１７９】
（第２の実施の形態の第５の変形例）
本発明の第２の実施の形態の第５の変形例に係る周波数シンセサイザは、図３０に示すように、高周波の発振信号ＳHFを出力するＰＬＬ回路９９ｅと、ＰＬＬ回路９９ｅの第１及び第２の分周器８２、８４で生成される発振分周信号ＤF1及び基準分周信号ＤF2の信号数を計数する第１および第２のカウンタ１０７、１０８と、第１および第２のカウンタ１０７、１０８より検出される第１及び第２の計数終了信号ＳＣE1、ＳＣE2から時間差を計測する時間差検出器１１０と、時間差検出器１１０から出力される時間差信号ＳＣTDに基づいてＶＣＯ５１に切り替え信号ＳＧC1〜ＳＧC5を出力する制御回路１００ｄと、制御回路１００ｄのリセット指令信号ＳＧRSTにより第１及び第２の分周器８２、８４と第１および第２のカウンタ１０７、１０８に分周リセット信号ＤＳRSTと計数リセット信号ＳＣRSTを出力するリセット信号発生器１０４ａとを備えている。
【０１８０】
第１及び第２のカウンタ１０７、１０８はそれぞれ、第１及び第２の分周器８２、８４の出力側に接続されている。制御回路１００ｄに接続されたリセット信号発生器１０４ａの出力は、第１および第２の分周器８２、８４と、第１および第２のカウンタ１０７、１０８に接続されている。第１及び第２のカウンタ１０７、１０８と基準信号源８６の出力が接続された時間差検出器１１０の出力は、制御回路１００ｄに接続されている。制御回路１００ｄは、ＶＣＯ５１のＦＢＡＲの切り替えスイッチＳＷ１〜ＳＷ４、及び制御電圧切り替えスイッチＳＷ５に接続されている。
【０１８１】
第２の実施の形態の第５の変形例では、第１及び第２のカウンタ１０７、１０８は、第１及び第２の分周器８２、８４から出力される発振分周信号ＤF1及び基準分周信号ＤF2を所定のカウント数だけ計数した後、第１及び第２の計数終了信号ＳＣE1、ＳＣE2をそれぞれ時間差検出器１１０に出力する。時間差検出器１１０は、第１及び第２の計数終了信号ＳＣE1、ＳＣE2の時間差の間で基準信号ＳSTDの信号数を計測し、時間差信号ＳＣTDとして制御回路１００ｄに出力する。制御回路１００ｄは、時間差信号ＳＣTDに基づいて、ＶＣＯ５１に設けられた第１〜第４のＦＢＡＲ５６ａ〜５６ｄの切り替えスイッチＳＷ１〜ＳＷ４の切り替え信号ＳＧC1〜ＳＧC4を出力する点が、第２の実施の形態の第３の変形例と異なる。他の構成は、同様であるので、重複した記載は省略する。
【０１８２】
第２の実施の形態の第５の変形例でも、適切な周波数帯域を有するＦＢＡＲの探索は、中間の帯域を有する第２のＦＢＡＲ５６ｂから始める。電源が投入されると、制御回路１００ｄによりＰＬＬ回路９９ｅは初期状態に強制的にリセットされる。初期値として第２のＦＢＡＲ５６ｂを選択する切り替え信号ＳＧC2が、制御回路１００ｄから出力され、切り替えスイッチＳＷ２のみをオン状態にする。また、初期状態において、制御電圧切り替えスイッチＳＷ５は、基準電位ＶSTD側に切り替えられ、ＶＣＯ５１の共振回路７０ｃのリアクタンス制御部５２には基準電位ＶSTDが入力される。したがって、初期状態では、ＰＬＬ回路９９ｃのループか開いている。第２の実施の形態の第５の変形例では、基準電位ＶSTDは、予め制御電圧Ｖcontrolの上限及び下限値の中間電位に設定されている。
【０１８３】
制御回路１００ｄからリセット指令信号ＳＧRSTが、リセット信号発生器１０４ａに送られる。リセット信号発生器１０４ａでは、分周リセット信号ＤＳRSTが第１及び第２の分周器８２、８４に、計数リセット信号ＳＣRSTが第１及び第２のカウンタ１０７、１０８に入力される。第１及び第２の分周器８２、８４により、同時に分周を開始し、発振分周信号ＤF1及び基準分周信号ＤF2を出力する。また、第１及び第２のカウンタ１０７、１０８では、入力された発振分周信号ＤF1及び基準分周信号ＤF2が同時に計数を開始される。
【０１８４】
第１及び第２のカウンタ１０７、１０８で、所定数の計数が終了すると、第１及び第２の計数終了信号ＳＣE1、ＳＣE2がそれぞれ時間差検出器１１０に入力される。時間差検出器１１０では、第１及び第２の計数終了信号ＳＣE1、ＳＣE2のいずれか早いほうが検知されると、基準信号ＳSTDの計数を開始し、第１及び第２の計数終了信号ＳＣE1、ＳＣE2のいずれか遅い方が検知されるまで続けられる。第１計数終了信号ＳＣE1が早い場合に正の符号を、第２の計数終了信号ＳＣE2が早い場合に負の符号を与えておく。計数結果は、時間差信号ＳＣTDとして、制御回路１００ｄに送られる。
【０１８５】
制御回路１００ｄでは、時間差信号ＳＣTDから正負符号付の周波数差を算出して、ＶＣＯ５１のＦＢＡＲの切り替えの必要の有無が判定される。更に、制御回路では、現時点で選択している第２のＦＢＡＲ５６ｂが記憶されいる。ＦＢＡＲの切り替えが必要な場合には、算出された周波数差を基に、適切な周波数帯域のＦＢＡＲが選択される。例えば、時間差信号ＳＣTDが正符号付の場合、より低い周波数帯域のＦＢＡＲに、時間差信号ＳＣTDが負符号付の場合、より高い周波数帯域のＦＢＡＲに切り替える。
【０１８６】
第２の実施の形態の第５の変形例で、例えば、適切な周波数帯域を有するＦＢＡＲが、二段階上の周波数帯域の第４のＦＢＡＲ５６ｄと判定されるとする。この場合、制御回路１００ｄから、切り替え信号ＳＧC4が出力され、切り替えスイッチＳＷ４がオンとされる。したがって、共振回路７０ｃでは、これまで選択されていた切り替え第２のＦＢＡＲ５６ｂに代わって、適切な発振周波数帯域を有する第４のＦＢＡＲ５６ｄに切り替えられる。このとき、制御電圧切り替えスイッチＳＷ５は、基準電位側に接続された状態を保持する。
【０１８７】
次に、制御回路１００ｄから、リセット信号発生器１０４ａに再びリセット指令信号ＳＧRSTが送られる。これにより、第１及び第２のカウンタ１０７、１０８は、再び同時に計数を開始する。 第１及び第２のカウンタ１０７、１０８で、所定数の計数が終了すると、第１及び第２の計数終了信号ＳＣE1、ＳＣE2が時間差検出器１１０に出力される。時間差検出器１１０では、第１及び第２の計数終了信号ＳＣE1、ＳＣE2の時間差内に、基準信号ＳSTDの計数が行われる。計数結果は、時間差信号ＳＣTDとして、制御回路１００ｄに送られる。
【０１８８】
制御回路１００ｄでは、時間差信号ＳＣTDから、周波数差を算出する。既に適切な周波数帯域を有する第４のＦＢＡＲ５６ｄが選択されているので、時間差信号ＳＣTDは予め定められた範囲内であることになり、ＦＢＡＲの切り替えが必要ないとの判定を下すことになる。その結果、制御回路１００ｄから、制御電圧切り替え信号ＳＧC5が出力され、制御電圧切り替えスイッチＳＷ５を基準電位ＶSTD側から、制御電圧発生部９１のループフィルター９４の出力側に切り替え、ＰＬＬ回路９９ｅのフィードバックループが閉じられる。
【０１８９】
ＰＬＬ回路９９ｅのフィードバックループが閉じられた後、ロック検出器９０で位相のロックが検出されるまでの間も、制御回路１００ｄは、第１及び第２のカウンタ１０７、１０８、及び時間差検出器１１０を用いて、ＶＣＯ５１の発振周波数の監視を継続する。その間、制御回路１００ｄでは、時間差検出器１１０から出力される時間差信号ＳＣTDを用いて、発振周波数の監視を続けると同時に、時間差信号ＳＣTDが、ＰＬＬ回路９９ｅのフィードバックループの位相のロックに対する基準値以上である場合には、リセット信号発生器１０４ａに対して、リセット指令信号ＳＧRSTが送られる。リセット信号発生器１０４ａでは、第１及び第２の分周器８２、８４と第１および第２のカウンタ１０７，１０８に対してそれぞれ、分周リセット信号ＤＳRST及び計数リセット信号ＳＣRSTが出力される。その都度、第１及び第２の分周器８２、８４では、同時に分周が開始され、また、第１及び第２のカウンタ１０７，１０８では、同時に計数が開始される。このように、引き込みの過程において、第１及び第２の分周器８２、８４の分周開始時刻が常に合わされることになり、第１及び第２の分周器８２、８４の出力する発振分周信号ＤF1及び基準分周信号ＤF2が一致するときは、必ず位相も一致することになる。このようにして、ロック検出器９０により位相のロックが検出されると、制御回路１００ｄから、リセット信号発生器１０４ａに対するリセット指令信号ＳＧRSTの出力が停止される。
【０１９０】
このように、第２の実施の形態の第５の変形例では、１台のＶＣＯ５１を用いているため、共振器回路の小型化及び低コスト化が可能となり、また、低い消費電力での動作が可能である。また、適切な周波数帯を有するＦＢＡＲを探索するために、第１及び第２のカウンタ１０７，１０８と時間差検出器１１０を用いて発振分周信号ＤF1及び基準分周信号ＤF2の周波数差から適切な周波数帯域を判別しているので、ＦＢＡＲの探索に要する時間が短縮できる。また、ＦＢＡＲの切り替えスイッチＳＷ１〜ＳＷ４の切り替え信号ＳＧC1〜ＳＧC4を出力する制御回路１００ｄにより、異なる共振周波数を有する第１〜第４のＦＢＡＲ５６ａ〜５６ｄを切り替えてＶＣＯ５１を動作させることができ、位相雑音が小さく、しかも周波数可変範囲が広い周波数シンセサイザを提供することが可能となる。
【０１９１】
（第２の実施の形態の第６の変形例）
本発明の第２の実施の形態の第６の変形例に係る周波数シンセサイザは、図３１に示すように、高周波の発振信号ＳHFを出力するＰＬＬ回路９９ｆと、基準分周信号ＤF2をリセット信号としてＰＬＬ回路９９ｆのＶＣＯ５１で生成される発振信号ＳHFを計測するカウンタ１１２と、カウンタ１１２より出力される計数信号ＳＣCNTを計数基準値ＳＣSTDと比較してＶＣＯ５１に切り替え信号ＳＧC1〜ＳＧC5を出力する制御回路１００ｅと、制御回路１００ｅのリセット指令信号ＳＧRSTにより第１及び第２の分周器８２、８４に分周リセット信号ＤＳRSTと計数リセット信号ＳＣRSTを出力するリセット信号発生器１０４とを備えている。
【０１９２】
カウンタ１１２は、ＶＣＯ５１の出力側、及び第２の分周器８４の出力側に接続されている。カウンタ１１２の出力は制御回路１００ｅに接続されている。また、制御回路１００ｅはリセット信号発生器１０４ａに接続され、リセット信号発生器１０４ａの出力は、第１および第２の分周器８２、８４に接続されている。制御回路１００ｅは、ＶＣＯ５１のＦＢＡＲの切り替えスイッチＳＷ１〜ＳＷ４、及び制御電圧切り替えスイッチＳＷ５に接続されている。
【０１９３】
第２の実施の形態の第６の変形例では、カウンタ１１２は、計数リセット信号とし用いる基準分周信号ＤF2が入力されると、次の基準分周信号ＤF2が入力されるまでＶＣＯ５１の発振信号ＳHFの計数を行う。制御回路１００ｅは、カウンタ１１２から出力される計数信号ＳＣCNT及び計数基準値ＳＣSTDにより、発振信号ＳHFと所望の周波数の周波数差を算出する。制御回路１００ｅは、計数信号ＳＣCNT及び計数基準値ＳＣSTDより算出された周波数差から、ＦＢＡＲの切り替えの判定する。計数基準値ＳＣSTDは、基準信号源８６に供給される周波数データに基づいて、適切な周波数に対応するように変更される。計数信号ＳＣCNT及び計数基準値ＳＣSTDより算出された周波数差に基づいて、ＶＣＯ５１に設けられた第１〜第４のＦＢＡＲ５６ａ〜５６ｄの切り替えスイッチＳＷ１〜ＳＷ４の切り替え信号ＳＧC1〜ＳＧC4を出力する点が、第２の実施の形態の第５の変形例と異なる。他の構成は、同様であるので、重複した記載は省略する。
【０１９４】
第２の実施の形態の第６の変形例では、適切な周波数帯域を有するＦＢＡＲの探索は、中間の帯域を有する第２のＦＢＡＲ５６ｂから始める。電源が投入されると、制御回路１００ｅによりＰＬＬ回路９９ｆは初期状態に強制的にリセットされる。初期値として第２のＦＢＡＲ５６ｂを選択する切り替え信号ＳＧC2が、制御回路１００ｅから出力され、切り替えスイッチＳＷ２のみをオン状態にする。また、初期状態において、制御電圧切り替えスイッチＳＷ５は、基準電位ＶSTD側に切り替えられ、ＶＣＯ５１の共振回路７０ｃのリアクタンス制御部５２には基準電位ＶSTDが入力される。したがって、初期状態では、ＰＬＬ回路９９ｃのループか開いている。第２の実施の形態の第６の変形例では、基準電位ＶSTDは、予め制御電圧Ｖcontrolの上限及び下限値の中間電位に設定されている。
【０１９５】
カウンタ１１２には、第２のＦＢＡＲ５６ｂを用いて発振されたＶＣＯ５１の発振信号ＳHFと、基準分周信号ＤF2が入力される。基準分周信号ＤF2が入力されると、カウンタ１１２の計数はリセットされ、次の基準分周信号ＤF2が入力されるまでの期間、発振信号ＳHFを計数し、計数値を計数信号ＳＣCNTとして制御回路１００ｅに送る。
【０１９６】
制御回路１００ｅでは、計数信号ＳＣCNTと計数基準値ＳＣSTDとの比較より、周波数差を算出して、ＶＣＯ５１のＦＢＡＲの切り替えの必要の有無が判定される。更に、制御回路１００ｅでは、現時点で選択している第２のＦＢＡＲ５６ｂが記憶されいる。ＦＢＡＲの切り替えが必要な場合には、算出された周波数差を基に、適切な周波数帯域のＦＢＡＲが選択される。例えば、計数信号ＳＣCNTが計数基準値ＳＣSTDより大きい場合、より低い周波数帯域のＦＢＡＲに、計数信号ＳＣCNTが計数基準値ＳＣSTDより小さい場合、より高い周波数帯域のＦＢＡＲに切り替える。
【０１９７】
第２の実施の形態の第６の変形例で、例えば、適切な周波数帯域を有するＦＢＡＲが、二段階上の周波数帯域の第４のＦＢＡＲ５６ｄと判定されるとする。この場合、制御回路１００ｅから、切り替え信号ＳＧC4が出力され、切り替えスイッチＳＷ４がオンとされる。したがって、共振回路７０ｃでは、これまで選択されていた切り替え第２のＦＢＡＲ５６ｂに代わって、適切な発振周波数帯域を有する第４のＦＢＡＲ５６ｄに切り替えられる。このとき、制御電圧切り替えスイッチＳＷ５は、基準電位側に接続された状態を保持する。
【０１９８】
次に、制御回路１００ｅから、リセット信号発生器１０４に再びリセット指令信号ＳＧRSTが送られる。これにより、カウンタ１１２は、再び計数を開始する。 第１及び第２のカウンタ１０７、１０８で、所定数の計数が終了すると、第１及び第２の計数終了信号ＳＣE1、ＳＣE2が時間差検出器１１０に出力される。時間差検出器１１０では、第１及び第２の計数終了信号ＳＣE1、ＳＣE2の時間差内に、基準信号ＳSTDの計数が行われる。計数結果は、時間差信号ＳＣTDとして、制御回路１００ｅに送られる。
【０１９９】
制御回路１００ｅでは、時間差信号ＳＣTDから、周波数差を算出する。既に適切な周波数帯域を有する第４のＦＢＡＲ５６ｄが選択されているので、時間差信号ＳＣTDは予め定められた範囲内であることになり、ＦＢＡＲの切り替えが必要ないとの判定を下すことになる。その結果、制御回路１００ｅから、制御電圧切り替え信号ＳＧC5が出力され、制御電圧切り替えスイッチＳＷ５を基準電位ＶSTD側から、制御電圧発生部９１のループフィルター９４の出力側に切り替え、ＰＬＬ回路９９ｅのフィードバックループが閉じられる。
【０２００】
このように、第２の実施の形態の第６の変形例では、１台のＶＣＯ５１を用いているため、共振器回路の小型化及び低コスト化が可能となり、また、低い消費電力での動作が可能である。また、適切な周波数帯を有するＦＢＡＲを探索するために、カウンタ１１２を用いて発振信号ＳHFを監視して切な周波数帯域を判別しているので、ＦＢＡＲの探索に要する時間が短縮できる。また、ＦＢＡＲの切り替えスイッチＳＷ１〜ＳＷ４の切り替え信号ＳＧC1〜ＳＧC4を出力する制御回路１００ｅにより、異なる共振周波数を有する第１〜第４のＦＢＡＲ５６ａ〜５６ｄを切り替えてＶＣＯ５１を動作させることができ、位相雑音が小さく、しかも周波数可変範囲が広い周波数シンセサイザを提供することが可能となる。
【０２０１】
（第２の実施の形態の第７の変形例）
本発明の第２の実施の形態の第７の変形例に係る周波数シンセサイザは、図３２に示すように、高周波の発振信号ＳHFを出力するＰＬＬ回路９９ｇに、第１及び第２のＶＣＯ５１ｅ、５１ｆを含んでいる。制御電圧発生部９１のループフィルター９４の出力に接続された第１のＶＣＯ５１ｅの第１の共振回路７０ｄには、第１及び第３のＦＢＡＲ５６ａ、５６ｃが備えられている。また、制御電圧発生部９１のループフィルター９４の出力に接続された第２のＶＣＯ５１ｆの第２の共振回路７０ｅには、第２及び第４のＦＢＡＲ５６ｂ、５６ｄが備えられている。
【０２０２】
制御回路１００ｆは、第１及び第２のＶＣＯ５１ｅ、５１ｆのＦＢＡＲの切り替えスイッチＳＷ１〜ＳＷ４を選択するために、切り替え信号ＳＧC1〜ＳＧC4を出力する。また、第１および第２のＶＣＯ５１ｅ、５１ｆのＶＣＯ切り替えスイッチＳＷVCOに、ＶＣＯ切り替え信号ＳＧCCを出力する。
【０２０３】
第２の実施の形態の第５の変形例では、適切なＶＣＯ及びＦＢＡＲを探索するために、第１及び第２のＦＢＡＲ５６ａ、５６ｂの切り替え信号ＳＧC1、ＳＧC2、第２及び第３のＦＢＡＲ５６ｂ、５６ｃの切り替え信号ＳＧC2、ＳＧC3、あるいは第３及び第４のＦＢＡＲ５６ｃ、５６ｄの切り替え信号ＳＧC3、ＳＧC4を同時に出力する。図４で説明したように、ＦＢＡＲのＱ値が大きいほどＶＣＯの発振起動時間は長くなる。第２の実施の形態の第１の変形例では、図２３の制御回路１００から出力される第１のＦＢＡＲ５６ａ〜５６ｄの切り替え信号ＳＧC1〜ＳＧC4は一つであり、ＦＢＡＲの切り替え時にＶＣＯ５１の発振起動時間が長くなりやすい。第２の実施の形態の第５の変形例では、制御回路１００ｆから出力される切り替え信号ＳＧC1〜ＳＧC4は順番に二つであり、第１及び第２のＶＣＯ５１ｅ、５１ｆは常に定常発振状態となっている点が、第２の実施の形態の第１の変形例とは異なる。他の構成は、同様であるので、重複した記載は省略する。
【０２０４】
第２の実施の形態の第５の変形例では、例えば、まず初期状態として、制御回路１００ｆからＦＢＡＲの切り替えスイッチＳＷ１、ＳＷ２の切り替え信号ＳＧC1、ＳＧC2出力され第１及び第２の共振回路７０ｄ、７０ｅの第１および第２のＦＢＡＲ５６ａ、５６ｂがオンとなり、第１および第２のＶＣＯ５１ｅ、５１ｆが発振する。また、ＶＣＯ切り替えスイッチＳＷVCOは、第１のＶＣＯ５１ｅ側に接続されている。
【０２０５】
第１のＦＢＡＲ５６ａによる第１のＶＣＯ５１ｅの発振信号ＳHFが所望の発振周波数帯域にない場合、制御回路１００ｆから、ＶＣＯ切り替え信号ＳＧCCが出力され、ＶＣＯ切り替えスイッチＳＷVCOは、第２のＶＣＯ５１ｆ側に切り替えられる。また、同時にＦＢＡＲの切り替えスイッチＳＷ１の切り替え信号ＳＧC1がオフとなり、制御回路１００ｆからＦＢＡＲの切り替えスイッチＳＷ３の切り替え信号ＳＧC3が出力され、第１の共振回路７０ｄの第３のＦＢＡＲ５６ｃがオンとなる。その結果、第２のＦＢＡＲ５６ｂによる第２のＶＣＯ５１ｆの発振信号ＳHFが所望の発振周波数帯域にあるか比較されている間に、第１のＶＣＯ５１ｅでは、第３のＦＢＡＲ５６ｃを用いて発振が開始される。
【０２０６】
第２の実施の形態の第７の変形例では、ＶＣＯ切り替えスイッチＳＷVCOによりＰＬＬ回路９９ｇに接続された一方のＶＣＯの発振信号ＳHFが所望の発振周波数帯域にあるか判定されている間に、他方のＶＣＯでは、ＦＢＡＲの切り替えが行われ、切り替えられたＦＢＡＲによる発振が定常状態となる。更に、制御回路１００ｆにより、発振信号ＳHFが所望の発振周波数帯域にあると判定されると、ＶＣＯ切り替えスイッチＳＷVCOによりＰＬＬ回路９９ｇに接続されていないＶＣＯのＦＢＡＲの切り替え信号は停止される。したがって、ＦＢＡＲの探索が終了すれば、動作しているＶＣＯは、１台となり、消費電力を抑制することができる。
【０２０７】
このように、第２に実施の形態の第７の変形例によれば、同時に動作させた２台のＶＣＯ５１ｅ、５１ｆをＶＣＯ切り替えスイッチＳＷVCOにより切り替えるため、適切な周波数帯域のＦＢＡＲの探索を短時間で行うことができる。また、ＦＢＡＲの探索後は、１台のＶＣＯを用いるため、低消費電力での動作が可能である。また、ＦＢＡＲの切り替えスイッチＳＷ１〜ＳＷ４の切り替え信号ＳＧC1〜ＳＧC4を出力する制御回路１００により、異なる共振周波数を有する第１〜第４のＦＢＡＲ５６ａ〜５６ｄを切り替えてＶＣＯ５１を動作させることができ、位相雑音が小さく、しかも周波数可変範囲が広い周波数シンセサイザを提供することが可能となる。
【０２０８】
（第２の実施の形態の応用例）
本発明の第２の実施の形態の応用例に係る通信システムは、図３３に示すように、受信及び送信を行うアンテナ１２２と、基準周波数を供給する基準信号源８６に接続され、共振周波数が互いに異なる複数の圧電薄膜共振器を有する電圧制御発振器により発振信号を出力する周波数シンセサイザ１２０と、アンテナ１２２から受信した受信信号を発振信号により中間周波受信信号に変換する受信部１４２と、中間周波受信信号を復調し、かつ、送信信号を変調するベースバンド部１４０と、変調された送信信号を発振信号により変換した高周波送信信号をアンテナ１２２に出力する送信部１４４とを備えている。ここで、周波数シンセサイザ１２０としては、第２の実施の形態及び第２の実施の形態の第１〜第７の変形例のいずれかが使用される。
【０２０９】
受信部１４２は、切り替え器１２４を介してアンテナ１２２に接続された高周波（ＲＦ）受信部１２６と、ＲＦ受信部１２６に接続され、周波数シンセサイザ１２０が接続されたダウンコンバータ（Ｄ／Ｃ）１２８と、Ｄ／Ｃ１２８に接続された中間周波（ＩＦ）受信部１３０とを備えている。ＩＦ受信部１３０は、ベースバンド部１４０に接続されている。
【０２１０】
送信部１４４は、ベースバンドに接続されたＩＦ送信部１３２と、ＩＦ送信部１３２に接続され、周波数シンセサイザ１２０が接続されたアップコンバータ（Ｕ／Ｃ）１３４と、Ｕ／Ｃ１３４に接続されたＲＦ送信部１３６を備えている。ＲＦ送信部１３６は、切り替え器１２４を介してアンテナ１２２に接続されている。
【０２１１】
第２の発明の応用例に係る通信システムで通信信号を受信する場合、アンテナ１２２の切り替え器１２４を受信部１４２側に切り替える。受信部１４２のＲＦ受信部１２６では、例えばバンドパスフィルタ等で所望の受信周波数帯域を通過させた受信信号が、低雑音増幅器を用いて増幅される。増幅された受信信号は、Ｄ／Ｃ１２８で、周波数シンセサイザ１２０から出力される発振信号を用いて中間周波数の中間周波受信信号に変換される。中間周波数帯に変換された中間周波受信信号は、ＩＦ受信部１３０で波形整形等の信号処理が行われる。ＩＦ受信部１３０で処理された中間周波受信信号はベースバンド部１４０に出力される。ベースバンド部１４０では、中間周波受信信号を復調した復調信号が出力される。
【０２１２】
また、通信信号を送信する場合、ベースバンド部１４０で、送信信号が変調される。変調された送信信号は、送信部１４４のＩＦ送信部１３２で信号処理を施される。信号処理された送信信号は、Ｕ／Ｃ１３４で、周波数シンセサイザ１２０から出力される発振信号を用いて、高周波数の高周波送信信号に変換される。変換された高周波送信信号は、ＲＦ送信部１３６において、例えばバンドパスフィルタ等により所望の周波数帯域を通過させるとともに電力増幅器で電力増幅される。電力増幅された高周波送信信号は、送信部１４４側に切り替えられた切り替え器１２４を介して、アンテナ１２２から送信される。
【０２１３】
第２の実施の形態の応用例では、位相雑音が小さく、しかも周波数可変範囲が広いＦＢＡＲを用いたＶＣＯを備えた周波数シンセサイザを用いている。したがって、高品位で安定、かつ大容量の情報を送受可能な無線通信システムが得られる。
【０２１４】
（その他の実施の形態）
上記のように、本発明の第１〜第３の実施の形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０２１５】
第２の実施の形態では、ＶＣＯの負性抵抗回路６０を用いて説明している。しかし、図３４に示すように、ＶＣＯ５１ｇに、図１８のＣＭＯＳインバータ８０による負性抵抗回路６０ａを用いてもよい。例えば、図２３のＶＣＯ５１に代えて、ＶＣＯ５１ｇを用いる場合、制御回路１００から出力される切り替え信号ＳＧC1〜ＳＧC4により、共振回路７０ｆの第１〜第４のＦＢＡＲ５６ａ〜５６ｄを切り替える切り替えスイッチＳＷ１〜ＳＷ４の一端を出力端子６４、即ち、第１の分周器８２に接続する。そして、切り替えスイッチＳＷ１〜ＳＷ４の他端に接続された第１〜第４のＦＢＡＲ５６ａ〜５６ｄを位相調整部５４に接続し、位相調整部５４に接続されたリアクタンス制御部５２ａの入力端子６２を制御電圧発生部９１の出力側に接続する。
【０２１６】
また、図３５に示すように、ＶＣＯ５１ｈに、図２０のＣＭＯＳインバータ８０による負性抵抗回路６０ｂを用いてもよい。例えば、図２３のＶＣＯ５１に代えて、ＶＣＯ５１ｈを用いる場合、制御回路１００から出力される切り替え信号ＳＧC1〜ＳＧC4により、共振回路７０ｇの第１〜第４のＦＢＡＲ５６ａ〜５６ｄを切り替える切り替えスイッチＳＷ１〜ＳＷ４の一端を出力端子６４、即ち、第１の分周器８２に接続する。切り替えスイッチＳＷ１〜ＳＷ４の他端に接続された第１〜第４のＦＢＡＲ５６ａ〜５６ｄを位相調整部５４に接続する。位相調整部５４及び切り替えスイッチＳＷ１〜ＳＷ４の一端に接続されたリアクタンス制御部５２ａの入力端子６２ａ、６２ｂを制御電圧発生部９１の出力側に接続する。
【０２１７】
負性抵抗回路６０ａあるいは６０ｂのＣＭＯＳインバータ８０は、集積化あるいは量産性の点でバイポーラ型トランジスタに比べ優れているため、ＶＣＯ５１ｈ、５１ｇの小型化や低コスト化に有利となる。更に、高周波アナログ回路のＣＭＯＳ化の開発も進められており、デジタル回路との混載も容易となる。
【０２１８】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【０２１９】
【発明の効果】
本発明によれば、周波数可変範囲が広く、かつ位相雑音の小さいＦＢＡＲを用いたＶＣＯ及び周波数シンセサイザを提供することができる。また、周波数可変範囲が広く、かつ位相雑音の小さい周波数シンセサイザを用いて、高品位、大容量の情報伝達が可能な通信システムを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＶＣＯの回路構成の一例を示す概略図である。
【図２】本発明の第１の実施の形態に係る負性抵抗回路の構成の一例を示す概略図である。
【図３】本発明の第１の実施の形態に係る共振回路の共振特性に関する等価回路モデルの一例を示す概略図である。
【図４】本発明の第１の実施の形態に係るＶＣＯが定常状態で発振するまでの時間変化の一例を示す概略図である。
【図５】本発明の第１の実施の形態に係るＦＢＡＲ単体のアドミッタンスの周波数特性を示す図である。
【図６】本発明の第１の実施の形態に係る共振回路及び負性抵抗回路の複素インピーダンスの抵抗成分の周波数依存性の一例を示す図である。
【図７】本発明の第１の実施の形態に係る共振回路及び負性抵抗回路の複素インピーダンスのリアクタンス成分の周波数依存性の一例を示す図である。
【図８】本発明の第１の実施の形態に係るＶＣＯの発振周波数の制御電圧依存性の一例を示す図である。
【図９】本発明の第１の実施の形態に係るＶＣＯの発振周波数変化率の制御電圧依存性の一例を示す図である。
【図１０】本発明の第１の実施の形態に係るＶＣＯの位相雑音特性の一例を示す図である。
【図１１】本発明の第１の実施の形態に係る電極面積の異なるＦＢＡＲを共振回路に用いた場合の複素インピーダンスのリアクタンス成分の周波数特性の一例を示す図である。
【図１２】本発明の第１の実施の形態に係るＶＣＯの発振開始周波数及び定常状態における発振周波数のＦＢＡＲ面積依存性の一例を示す図である。
【図１３】本発明の第１の実施の形態に係るＶＣＯの定常状態における発振周波数の制御電圧依存性の一例を示す図である。
【図１４】本発明の第１の実施の形態に係るＶＣＯの周波数可変率のＦＢＡＲ面積依存性の一例を示す図である。
【図１５】本発明の第１の実施の形態に係るＶＣＯの周波数可変率のリアクタンス比ＸVAR0／ＸFBAR0依存性の一例を示す図である。
【図１６】本発明の第１の実施の形態に係るＶＣＯのＦＢＡＲ及びリアクタンス制御部のリアクタンス成分の周波数依存性の一例を示す図である。
【図１７】本発明の第１の実施の形態に係るＶＣＯの周波数可変率のΔＸVAR／ΔＸFBAR依存性の一例を示す図である。
【図１８】本発明の第１の実施の形態の第１の変形例に係るＶＣＯの回路構成の一例を示す概略図である。
【図１９】本発明の第１の実施の形態の第１の変形例に係るＶＣＯのリアクタンス制御部の回路構成の一例を示す概略図である。
【図２０】本発明の第１の実施の形態の第２の変形例に係るＶＣＯの回路構成の一例を示す概略図である。
【図２１】本発明の第２の実施の形態に係る周波数シンセサイザの回路構成の一例を示す概略図である。
【図２２】本発明の第２の実施の形態に係る周波数シンセサイザの周波数帯域の異なるＶＣＯにおける制御電圧と発振周波数の関係の一例を示す図である。
【図２３】本発明の第２の実施の形態の第１の変形例に係る周波数シンセサイザの回路構成の一例を示す概略図である。
【図２４】本発明の第２の実施の形態に係る周波数シンセサイザの周波数帯域の異なるＦＢＡＲを用いたＶＣＯにおける制御電圧と発振周波数の関係の一例を示す図である。
【図２５】本発明の第２の実施の形態の第２の変形例に係る周波数シンセサイザの回路構成の一例を示す概略図である。
【図２６】本発明の第２の実施の形態の第２の変形例に係る周波数シンセサイザにおいて所望の周波数帯域を有するＦＢＡＲを探索するのためのアルゴリズムの一例を示す図である。
【図２７】本発明の第２の実施の形態の第３の変形例に係る周波数シンセサイザの回路構成の一例を示す概略図である。
【図２８】本発明の第２の実施の形態の第３の変形例に係る周波数シンセサイザの位相比較器のアップ及びダウン信号の一例を説明するタイミングチャートである。
【図２９】本発明の第２の実施の形態の第４の変形例に係る周波数シンセサイザの回路構成の一例を示す概略図である。
【図３０】本発明の第２の実施の形態の第５の変形例に係る周波数シンセサイザの回路構成の一例を示す概略図である。
【図３１】本発明の第２の実施の形態の第６の変形例に係る周波数シンセサイザの回路構成の一例を示す概略図である。
【図３２】本発明の第２の実施の形態の第７の変形例に係る周波数シンセサイザの回路構成の一例を示す概略図である。
【図３３】本発明の第２の実施の形態の応用例に係る通信システムの構成の一例を示す概略図である。
【図３４】本発明のその他の実施の形態に係る周波数シンセサイザのＶＣＯの回路構成の一例を示す概略図である。
【図３５】本発明のその他の実施の形態に係る周波数シンセサイザのＶＣＯの回路構成の他の例を示す概略図である。
【符号の説明】
５０、５０a、５０ｂ、５１、５１ａ〜５１ｈ  電圧制御発振器（ＶＣＯ）
５２、５２a、５２ｂ  リアクタンス制御部
５４  位相調整部
５６、５６ａ〜５６ｄ  圧電薄膜共振器（ＦＢＡＲ）
６０、６０ａ、６０ｂ  負性抵抗回路
６２、６２ａ、６２ｂ  入力端子
６４  出力端子
６６  制御電源
６８  負荷
７０、７０a〜７０ｃ、７０ｆ、７０ｇ  共振回路
７０ｄ  第１の共振回路
７０ｅ  第２の共振回路
７２  接続端子
７４、７６、７８  ノード
８０  ＣＭＯＳインバータ
８２  第１の分周器
８４  第２の分周器
８６  基準信号源
８８、８８ａ  位相比較器
９０  ロック検出器
９１、９１ａ  制御電圧発生部
９２、９２ａ  チャージポンプ
９４  ループフィルター
９６  第１の電圧比較器
９８  第２の電圧比較器
９９、９９ａ〜９９ｇ  ＰＬＬ回路
１００、１００ａ〜１００ｆ  制御回路
１００ｆ  制御装置
１０２  電圧比較器
１０４、１０４ａ  リセット信号発生器
１０６  位相判別器
１０７  第２のカウンタ
１１０  時間差検出器
１１２  カウンタ
１２０  周波数シンセサイザ
１２２  アンテナ
１２４  切り替え器
１２６  高周波（ＲＦ）受信部
１２８  ダウンコンバータ（Ｄ／Ｃ）
１３０  中間周波（ＩＦ）受信部
１３２  ＩＦ送信部
１３４  アップコンバータ（Ｕ／Ｃ）
１３６  ＲＦ送信部
１４０  ベースバンド部
１４２  受信部
１４４  送信部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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