(57)【特許請求の範囲】
【請求項１】
担持体板（１）上に配置された絶縁層（２）上に、シリコン層（３）と、少なくとも１つのＳｉ1-xＧｅx 層（４）と、このＳｉ1-xＧｅx 層（４）とほぼ同じ格子定数を有しかつ該Ｓｉ1-xＧｅx 層（４）上に配置された歪みシリコン層（５）とをそれぞれ含む半導体アイランド（６）が配置され、
少なくとも１つの半導体アイランド（６）内の前記絶縁層（２）迄延びるｎドープされたウェル（８）内にｐチャネルＭＯＳトランジスタが、そして前記少なくとも１つの半導体アイランド（６）内の前記絶縁層（２）迄延びるｐドープされたウェル（７）内にｎチャネルＭＯＳトランジスタがそれぞれ設けられたことを特徴とする集積ＣＭＯＳ回路装置。
【請求項２】
Ｓｉ1-x Ｇｅx 層（４）と絶縁層（２）との間に構造化されたシリコン層（３）が配置されたことを特徴とする請求項１記載のＣＭＯＳ回路装置。
【請求項３】
構造化されたシリコン層（３）は０ｎｍ超でかつ２０ｎｍ以下の厚みを有し、
Ｓｉ1-xＧｅx 層（４）は１０ｎｍ〜５０ｎｍの厚み及び２０パーセント〜５０パーセントのゲルマニウム量を有し、
歪みシリコン層（５）は５ｎｍ〜２０ｎｍの厚みを有することを特徴とする請求項２記載のＣＭＯＳ回路装置。
【請求項４】
Ｓｉ1-xＧｅx 層（４）と歪みシリコン層（５）との間に、Ｓｉ1-yＧｅy からなりゲルマニウム量が減少する、１０ｎｍの厚みを持つバッファ層が配置されたことを特徴とする請求項１乃至３の１つに記載のＣＭＯＳ回路装置。
【請求項５】
ＭＯＳトランジスタのゲート電極（１１）が、多結晶ゲルマニウムを含むことを特徴とする請求項１乃至４の１つに記載のＣＭＯＳ回路装置。
【請求項６】
少なくとも１つの半導体アイランド（６）に少なくとも１つのｐチャネルトランジスタ及びｎチャネルトランジスタが配置されたことを特徴とする請求項１乃至５の１つに記載のＣＭＯＳ回路装置。
【請求項７】
担持体板（１）上に、シリコン層（３）及びその下に配置された絶縁層（２）を含むＳＯＩ基板のシリコン層（３）を、絶縁層（２）の表面が部分的に露出するようにアイランド状に形成し、
半導体アイランド（６）を形成すべく、構造化されたシリコン層（３）上にＳｉ1-xＧｅx 層（４）そしてその上に歪みシリコン層（５）を形成し、
前記Ｓｉ1-xＧｅx 層（４）の厚みを、構造化されたシリコン層（３）の格子定数がＳｉ1-xＧｅx 層（４）の格子定数に整合するようにその構造化されたシリコン層（３）の厚みに合わせ、
半導体アイランド（６）内のｐウェル（７）にｎチャネルトランジスタそしてｎウェル（８）にｐチャネルトランジスタをそれぞれ形成し、
少なくとも１つのｐチャネルトランジスタ及びｎチャネルトランジスタを形成するために、半導体アイランド（６）の表面上にゲート誘電体（１０）、ゲート電極（１１）及び被覆層（１２）をそれぞれ含むゲート積層体を形成し、
シリコン酸化物またはシリコン窒化物からなり、前記半導体アイランド（６）とその表面上に形成されたゲート積層体の上面及び側面を覆う補助層（１３）を析出させ、
ゲート積層体の側面の範囲に、補助層（１３）に対して選択的にエッチング可能なスペーサ（１４０）を形成し、
ｎウェル（８）を覆うマスクを設けた状態でドーパントを注入することによりｐドープウェル（９）内にｎチャネルトランジスタのためのソース／ドレイン領域の第１の部分領域（１６）を、そしてｐウェル（７）を覆うマスクを設けた状態でドーパントを注入することによりｎウェル（８）内にｐチャネルトランジスタのためのソース／ドレイン領域の第１の部分領域（１８）をそれぞれ形成し、
スペーサ（１４０）を除去し、
ｎチャネルトランジスタ及びｐチャネルトランジスタのためのソース／ドレイン領域の第２の部分領域（２０、２３）を順次形成し、
該第２の部分領域（２０、２３）の深さ及びドーパント濃度を、第１の部分領域（１６、１８）の深さ及びドーバント濃度よりそれぞれ小さくすることを特徴とする集積ＣＭＯＳ回路装置の製造方法。
【請求項８】
構造化されたシリコン層（３）を５ｎｍ〜２０ｎｍの厚みで形成し、
Ｓｉ1-xＧｅx 層（４）を、１０ｎｍ〜５０ｎｍの厚み及び２０パーセント〜５０パーセントのゲルマニウム量ｘでもって形成し、
歪みシリコン層（５）を５ｎｍ〜５０ｎｍの厚みで形成することを特徴とする請求項７記載の方法。
【請求項９】
半導体アイランド（６）を形成するために、構造化されたシリコン層（３）上へ選択的エピタキシーによってＳｉ1-xＧｅx 層（４）及び歪みシリコン層（５）を成長させることを特徴とする請求項７又は８記載の方法。
【請求項１０】
半導体アイランド（６）を形成するために、構造化されたシリコン層（３）内へＳｉ1-xＧｅx 層（４）を形成すべくゲルマニウムを注入又は拡散によって導入し、Ｓｉ1-xＧｅx 層（４）上へ歪みシリコン層（５）を選択的エピタキシーによって成長させることを特徴とする請求項７又は８記載の方法。
【請求項１１】
Ｓｉ1-xＧｅx 層（４）と歪みシリコン層（５）との間に選択的エピタキシーによってｙ≦ｘであるＳｉ1-y Ｇｅy からなりゲルマニウム量が減少するバッファ層を成長させることを特徴とする請求項７又は８記載の方法。
【請求項１２】
ｐチャネルトランジスタのためのソース／ドレイン領域の少なくとも第２の部分領域（２３）を、少なくとも歪みシリコン層（５）のエッチングと、その場でドープされるシリコンの選択的エピタキシーとによって形成することを特徴とする請求項項７又は８記載の方法。
【請求項１３】
ＭＯＳトランジスタのゲート電極（１１）が多結晶ゲルマニウムを含むことを特徴とする請求項項７又は８記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積ＣＭＯＳ回路装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳ技術の構造微細化を類似の微細化原理に基づいて行うと、マイクロメータ範囲ではＭＯＳトランジスタ及びＣＭＯＳ回路の特性は殆どが維持される。しかし例えば１００ｎｍ以下のチャネル長を持つＭＯＳトランジスタでは短チャネル効果及びパンチ効果が現れる。
【０００３】
これらの効果は基板の高いドーピングによって部分的に補償できるが、しかしながら基板のこの種の高いドーピングによってとりわけチャネル内の電荷キャリヤ移動度が劣化する。
【０００４】
さらに、１００ｎｍ以下のチャネル長を持つＭＯＳトランジスタでは、下側閾値峻度ｄｌｎ（Ｉdrain ）／ｄＶgate  は、低い駆動電圧の際にもトランジスタの導通状態の電流と非導通状態の電流とが明らかに異なるようにするために、最大にならなければならない。また極端な短チャネル効果を回避するために、１００Ωμｍのオーダの小さな直列抵抗率を有する平坦状のソース／ドレイン領域が使用される。
【０００５】
文献（例えば「ＩＥＥＥ  ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ．」１９９５年発行、第５１７頁に掲載されたリム（Ｋ・Ｒｉｍ）等の論文参照）では、電荷キャリヤ移動度を大きくするために、トランジスタの少なくともチャネル領域に歪みシリコンを有するｎ及びｐチャネルトランジスタを基板内に実現することが提案されている。ここで「歪みシリコン」とは、その格子定数が乱されていないシリコン結晶に対して２つの空間方向へ拡大されたシリコンを意味する。
【０００６】
この種の歪みシリコンは、シリコンが大きな格子定数を持つ基板上に格子整合にて成長させられることによって形成される。基板材料としてはＳｉ1-x Ｇｅx が適している。歪みシリコンを形成する際の問題はＳｉ1-x Ｇｅx 基台における高い欠陥密度である。
【０００７】
Ｓｉ1-x Ｇｅx 層をＳＯＩ基板の薄くされたシリコン層上に成長させることが提案されている（「Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．」１９９４年発行、第６４巻、第１の８５６頁に掲載されたパウエル（Ａ．Ｒ．Ｐｏｗｅｌｌ）等の論文参照）。この場合Ｓｉ1-x Ｇｅx 層内のゲルマニウム量が１５パーセント以下である限り、Ｓｉ1-x Ｇｅx 層内の応力はその下に位置する薄くされたシリコン層内へ緩和される。
【０００８】
小さな直列抵抗を持つ非常に平坦なソース／ドレイン領域を形成するために、ソース／ドレイン領域を基板の表面への窪みのエッチング、アモルファスシリコンのその場でドープされた選択的成長及びアモルファスシリコンの引き続いて行われる再結晶化によって形成することが提案されている（「ＩＥＥＥ  ＶＬＳＩＴｅｃｈ．Ｄｉｇ．」１９９６年発行、第９１頁に掲載されたミタニ（Ｙ．Ｍｉｔａｎｉ）等の論文参照）。
【０００９】
【発明が解決しようとする課題】
本発明の課題は、短チャネル効果及びパンチ効果を回避しかつ高い電荷キャリヤ移動度を保証する集積ＣＭＯＳ回路装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
この課題は本発明によれば、集積ＣＭＯＳ回路装置に関しては、担持体板上に配置された絶縁層上に、少なくとも１つのＳｉ1-x Ｇｅx 層とこのＳｉ1-x Ｇｅx 層とほぼ同じ格子定数を有する歪みシリコン層とをそれぞれ含む半導体アイランドが配置され、少なくとも１つの半導体アイランドにｐチャネルＭＯＳトランジスタが、少なくとも１つの半導体アイランドにｎチャネルＭＯＳトランジスタが設けられることによって解決される。
【００１１】
本発明による集積ＣＭＯＳ回路装置に関する実施態様は請求項１乃至６に記載されている。
【００１２】
さらに上記の課題は本発明によれば、集積ＣＭＯＳ回路装置の製造方法に関しては、担持体板上にシリコン層及びその下に配置された絶縁層を含むＳＯＩ基板のシリコン層がアイランド状に構造化され、その場合絶縁層の表面は一部分が露出し、半導体アイランドを形成するためにその構造化されたシリコン層上にＳｉ1-x Ｇｅx 層及び歪みシリコン層が形成され、そのＳｉ1-x Ｇｅx 層の厚みは構造化されたシリコン層の格子定数がＳｉ1-xＧｅx 層の格子定数に整合するようにその構造化されたシリコン層の厚みに合わせられ、半導体アイランドにｎチャネルトランジスタ及び／又はｐチャネルトランジスタが形成されることによって解決される。なお、本明細書において構造化とは、上記シリコン層等にホトリソグラフィプロセスを施すことを意味する。
【００１３】
本発明による集積ＣＭＯＳ回路装置の製造方法に関する実施態様は請求項８以降に記載されている。
【００１４】
本発明によるＣＭＯＳ回路装置において、トランジスタは絶縁層上に配置された半導体アイランドに配置される。各半導体アイランドはＳｉ1-x Ｇｅx 層とその上に配置された歪みシリコン層とを含んでいる。Ｓｉ1-x Ｇｅx 層は絶縁層からシリコン層によって分離される。歪みシリコン層はＳｉ1-x Ｇｅx 層とほぼ同じ格子定数を有する。各半導体アイランドにおいてＳｉ1-x Ｇｅx 層の機械的応力は、場合によってはその下に配置されたシリコン層を介して、又は場合によっては例えば熱的に成長させられた絶縁材料によって半導体アイランドの側面へ緩和させることができる。従ってＳｉ1-x Ｇｅx 層は４０パーセント以上のゲルマニウム量の場合でも実際上欠陥を持たない。例えば１５パーセント以上のゲルマニウム量を持つＳｉ1-x Ｇｅx 層を使用すると、その上の歪みシリコン層には著しく高い電子移動度及び正孔移動度が得られるという利点が生じる。
【００１５】
例えば４０パーセントのゲルマニウム量では、シリコン層の厚みは例えば１０ｎｍ、Ｓｉ1-x Ｇｅx 層の厚みは２０ｎｍ、歪みシリコン層の厚みは１０ｎｍである。シリコン層を０ｎｍ超でかつ約２０ｎｍ以下の厚み範囲内で、Ｓｉ1-x Ｇｅx 層を１０ｎｍ〜５０ｎｍの厚み及び２０パーセント〜５０パーセントのゲルマニウム量で、歪みシリコン層を５ｎｍ〜２０ｎｍの厚みで形成することは本発明の枠内にある。
【００１６】
ＭＯＳトランジスタでは、導通状態においてはｎチャネルトランジスタに関してもまたｐチャネルトランジスタに関しても歪みシリコン層の表面に導電チャネルが形成される。
【００１７】
Ｓｉ1-x Ｇｅx 層と歪みシリコン層との境界面に埋込みチャネルが形成されるのを回避するために、Ｓｉ1-x Ｇｅx 層と歪みシリコン層との間にｙ≦ｘであるＳｉ1-y Ｇｅy を含みゲルマニウム量が減少するバッファ層を設けることは本発明の枠内にある。このバッファ層は歪みシリコン層への境界面に最少のゲルマニウム量を有する。
【００１８】
ｎチャネルトランジスタの閾値電圧がｐチャネルトランジスタの閾値電圧に等しいような対称形ＣＭＯＳ回路装置を実現するには、ＭＯＳトランジスタがｐ+ ドープされた多結晶ゲルマニウムを含むゲート電極を備えると有利である。このゲート電極は純粋な多結晶ゲルマニウム又は多結晶Ｓｉx Ｇｅ1-x の混合体によって構成することができる。ｐ+ ドープされた多結晶ゲルマニウムは歪みシリコン層の禁止帯幅のほぼ中央に位置する仕事関数エネルギーを有する。従って、優れた特性曲線を持つｎならびにｐ表面チャネルＭＯＳトランジスタを実現することができる。
【００１９】
半導体アイランドにｐチャネルトランジスタ及びｎチャネルトランジスタをインバータとして含む相補性ＭＯＳトランジスタを実現すると特に有利である。
【００２０】
半導体アイランドの形成は、担持体板上にシリコン層及びその下に配置された絶縁層を含むＳＯＩ基板から出発して行われると好ましい。シリコン層はアイランド状に構造化され、その場合絶縁層の表面は部分的に露出する。Ｓｉ1-x Ｇｅx 層は構造化されたシリコン層上に選択的エピタキシーによって形成するか、又は構造化されたシリコン層内へゲルマニウムを注入又は拡散により導入することによって形成することができる。規定の層厚みに関しては選択的エピタキシーが有利である。
【００２１】
歪みシリコン層が引き続いて選択的エピタキシーによって成長させられる。エピタキシャル成長の際に歪みシリコン層では格子定数をＳｉ1-x Ｇｅx 層から受け継ぐ。
【００２２】
平坦状のソース／ドレイン領域に関しては、このソース／ドレイン領域をそれぞれ第１の部分領域及び第２の部分領域から形成すると有利である。その場合第２の部分領域は第１の部分領域より小さい深さ及びドーピング材料濃度を有する。有効チャネル長は第２の部分領域の横方向間隔によって決定される。文献では第１の部分領域に関してはＨＤＤプロフィルという用語が、第２の部分領域に関してはＬＤＤプロフィルという用語が慣用されている。
【００２３】
最初に第１の部分領域を形成し、その際ゲート電極の側面におけるスペーサがその第１の部分領域とゲート電極エッジとの間隔を規定するようにすると有利である。このスペーサの除去後引き続いてソース／ドレイン領域の第２の部分領域が形成される。この第２の部分領域は第１の部分領域の後に形成されるので、第２の部分領域は第１の部分領域を形成するための温度負荷及びプロセスの影響を受けず、従って急峻なドーピングプロフィルでもって形成することができる。
【００２４】
ｐチャネルトランジスタのためのソース／ドレイン領域の第２の部分領域が少なくとも歪みシリコン層内へのエッチング及び引き続いてその場でのドープされた選択的エピタキシーによって形成されると有利である。その場でのドープされたエピタキシーの際にドーパントはエピタキシャル成長させられた結晶領域内へ導入される。ドーパントの以後の活性化はその場でのドープされたエピタキシーの際には必要とされない。従って段状のドーパントプロフィルが形成される。
【００２５】
【実施例】
次に本発明を図面に示す実施例に基づいて詳細に説明する。なお図面での表示は実寸通りではない。
【００２６】
例えばシリコン又はサファイヤから成る担持体板１上に例えば４００ｎｍの層厚を持つ例えばＳｉＯ2 から成る絶縁層２が配置されている。この絶縁層２上には、例えば０〜１０ｎｍの層厚を持つ構造化されたシリコン層３と、例えば１５ｎｍの層厚及び例えば３５パーセントのゲルマニウム量を持つＳｉ1-x Ｇｅx 層４と、例えば５ｎｍの層厚を持つ歪みシリコン層５とが配置されている。構造化されたシリコン層３と、Ｓｉ1-x Ｇｅx 層４と、歪みシリコン層５とは共に半導体アイランド６を形成している（図１参照）。
【００２７】
この半導体アイランド６を形成するために、シリコン製担持体板１とＳｉＯ2 製絶縁層２とその上に配置された単結晶シリコン層とを含むＳＯＩ基板が使用されると好ましい。先ず単結晶シリコン層が例えば酸化又は例えばＨＦを用いたエッチングによって所望の厚みに減らされる。引き続いてホトリソグラフィプロセスによって、構造化されたシリコン層３が形成される。Ｓｉ1-x Ｇｅx 層４は５００℃〜９００℃の温度及び１〜７６０トルの圧力でプロセスガスとしてＨ2 、ＳｉＨ2 Ｃｌ2 、ＧｅＨ4 を使用して選択的エピタキシーによって成長させられる。Ｓｉ1-x Ｇｅx 層内に発生した機械的応力は露出した側面を介して構造化されたシリコン層３内へ緩和される。選択的エピタキシーの際に形成されたＳｉ1-x Ｇｅx 層４は機械的応力がほぼない。歪みシリコン層５は同様に選択的エピタキシーによって成長させられる。その際プロセスガスとしてＨ2 、ＳｉＨ2 Ｃｌ2 が使用される。プロセス温度は６００℃〜８００℃、圧力は１〜７６０トルである。
【００２８】
半導体アイランド６は絶縁層２の表面に平行に例えば２μｍ×５μｍの寸法を有している。
【００２９】
Ｓｉ1-x Ｇｅx 層を形成するための選択的エピタキシーの際のプロセスガスの組成を変えることによって、歪みシリコン層５への境界面に、ゲルマニウム量が連続的に減少するＳｉ1-y Ｇｅy 製バッファ層が生成される。図面をわかり易くするためにこのバッファ層は図１には示されていない。バッファ層は例えば１０ｎｍの厚みを有している。ゲルマニウム量ｙは例えば３５パーセント〜０パーセントである。
【００３０】
半導体アイランド６にｎチャネルトランジスタ及びｐチャネルトランジスタを形成するために、最初にＴＥＯＳ−ＳｉＯ2 から成る漂遊酸化物層（図示されていない）が２０ｎｍの厚みで析出される。マスクされた注入によって、ｎチャネルトランジスタのためのｐドープされたウエル７と、ｐチャネルトランジスタのためのｎドープされたウエル８とが形成される（図２参照）。ｐドープされたウエル７の注入は例えば７ｋｅＶで２×１０12ｃｍ-2の量のホウ素を用いて行われる。ｎドープされたウエル８を形成するための注入は例えば１５ｋｅＶで３×１０12ｃｍ-2の量の燐を用いて行われる。
【００３１】
その後ホトリソグラフィ−プロセスにより最終の垂直アイランドエッジが規定され、例えばＣＨＦ3 ／ＣＦ4 （漂遊酸化物）もしくはＨＢｒ（Ｓｉ／ＳｉＧｅスタック）を用いて異方的にエッチングされる（エッチングストップは絶縁層２である）。半導体アイランドの側壁を必要に応じてパッシベーション化した後、そこに例えばＳｉ3 Ｎ4 から成る側壁スペーサ９が形成され、漂遊酸化物層が除去される（図２参照）。
【００３２】
ｎチャネルトランジスタ及びｐチャネルトランジスタのためのゲート誘電体１０、ゲート電極１１及び被覆層１２を形成するために、引き続いて例えば３ｎｍの厚みのＳｉＯ2 層がプラズマ析出又は６００℃での熱酸化によって、例えば多結晶ゲルマニウム又はｘが０．１５である多結晶Ｓｉ1-x Ｇｅ1-x から成る多結晶ゲート電極層、及びＳｉＯ2 から成る被覆層が例えば２００ｎｍの厚みで析出され、引き続いてホトリソグラフィ−プロセス及び例えばＨＢｒを用いた異方性エッチングによって構造化される。ゲート電極１１は電子線リソグラフィ又はスペーサ技術によって構造化することもできる。ゲート長さは例えば１００ｎｍである。
【００３３】
例えばＴＥＯＳ−ＳｉＯ2 又はＳｉ3 Ｎ4 から成る第１の補助層１３が例えば１０ｎｍの層厚でほぼ同形のエッジ被覆によって全面的に析出される。その上に例えば６０ｎｍの層厚を持つ例えばポリシリコンから成る第２の補助層１４が析出される。この第２の補助層１４は第１の補助層１３に対して選択的にエッチング可能である。
【００３４】
第１の補助層１３に対して選択的に第２の補助層１４を例えばＨＢｒを用いて異方性エッチングすることによって、ゲート電極１１の側面範囲にスペーサ１４０が形成される（図３参照）。例えばホトレジストから成りｎドープされたウエル８を覆う第１のマスク１５が形成される。ｎチャネルトランジスタのためのソース／ドレイン領域の第１の部分領域１６を形成するために、２×１０15ｃｍ-2の量のヒ素を用いた注入が３０ｋｅＶのエネルギーで実行される。引き続いて第１のマスク１５が除去され、アニーリングが注入損傷部の回復のために、ｎチャネルトランジスタの第１の部分領域１６内でのドーパントの打込み及び活性化のために実行される。アニーリングは例えば８００℃で６０秒間実行される。
【００３５】
ｐドープされたウエル７を覆う第２のマスク１７が形成される。１０ｋｅＶで２×１０15ｃｍ-2の量のホウ素を注入することによって、ｐチャネルトランジスタのためのソース／ドレイン領域の第１の部分領域１８が形成される（図４参照）。ｎチャネルトランジスタのための第１の部分領域１６及びｐチャネルトランジスタのための第１の部分領域１８を形成するための注入の際に若干高いエネルギーを使用することによって、生じた機械的応力はより良好に排出される。というのは、注入のエネルギー及び量が高いと絶縁層２が軟化し、機械的応力を減少させるための半導体アイランドの滑動が容易になるからである。
【００３６】
第２のマスク１７が除去される。スペーサ１４０は例えばコリンを用いたウェットケミカルエッチングによって第１の補助層１３に対して選択的に除去される（図５参照）。
【００３７】
ｎドープされたウエル８を覆う例えばホトレジストから成る第３のマスク１９が形成される。１０ｋｅＶで２×１０14ｃｍ-2の量のヒ素を注入することによって、ｎチャネルトランジスタのためのソース／ドレイン領域の第２の部分領域２０が形成される（図５参照）。このソース／ドレイン領域の第２の部分領域２０の深さ及びドーパント濃度は第１の部分領域１６より少ない。第２の部分領域２０の横方向寸法はしかしながら第１の部分領域１６の横方向寸法より大きい。というのは、スペーサ１４０が前もって除去されているからである。
【００３８】
第３のマスク１９の除去後、ｐチャネルトランジスタのための第１の部分領域１８及びｎチャネルトランジスタのための第２の部分領域２０を形成する際の注入損傷部を回復し、ドーパントをこの領域内へ打込みかつ活性化するために、共通のアニーリングが実行される。このアニーリングは例えば７５０℃で３０秒間行われる。このアニーリング条件の場合、特にｎチャネルトランジスタのための第２の部分領域２０におけるドーパントプロフィルが崩れるのが回避される。
【００３９】
ｐドープされたウエル７を覆う例えばホトレジストから成る第４のマスク２１が形成される。例えば異方性ＣＨＦ3 及びＣＦ4 エッチングプロセスを用いた異方性エッチングによって、ｐチャネルトランジスタの範囲で第１の補助層１３がエッチングされ、その場合第１の補助層１３からゲート電極１１の側面にスペーサ１３０が形成される（図６参照）。
【００４０】
スペーサ１３０に対して選択的にシリコンを侵食するエッチングによって、ｐチャネルトランジスタの範囲ではゲート電極１１の側方に窪み２２が形成される。エッチングが好ましくは等方的に行われると、それにより窪み２２はスペーサ１３０の下にも延びる。窪み２２は例えば１５ｎｍの深さを有し、Ｓｉ1-x Ｇｅx 層４内へ達している。窪み２２のエッチング時に、Ｓｉ1-x Ｇｅx 層４から成るゲルマニウム信号をストップ信号として使用すると有利である。エッチングは例えばコリンを用いてウエットケミカル的に行われる。
【００４１】
第４のマスク２１を除去し、窪み２２の範囲に露出する結晶表面を例えばＨＦ浸漬によって湿式洗浄した後、窪み２２はその場でドープされた選択的エピタキシャル析出によってｐチャネルトランジスタのためのソース／ドレイン領域の第２の部分領域２３で充填される。その際その場で７５０℃でＧｅＨ4 又はＳｉＨ4 を僅かに添加することによってエピタキシャル析出させる前に、Ｓｉ表面の自然酸化物をエッチング除去する表面の低温洗浄が実行されると有利である。
【００４２】
その場でドープされた選択的エピタキシャルシリコン析出は７５０℃及び１０トルで例えばＨ2 、ＳｉＨ2 Ｃｌ2 、ＨＣｌ及びＢ2 Ｈ6 から成る混合ガスを使用して行われる。プロセス温度は、構造化されたシリコン層３、Ｓｉ1-x Ｇｅx 層４及び歪みシリコン層の構造及び組成が変わらないように選定される。プロセス混合ガスにＢ2 Ｈ6 を添加することによって、第２の部分領域２３のためのほぼ段状のドーピングプロフィルが形成される。ドーパントは第２の部分領域２３においてはその場でドープされたエピタキシーによって結晶格子内へ入れられ、それゆえドーパントを活性化するためのアニーリングは必要とされない。従って選択的エピタキシーの際に形成された段状ドーピングプロフィルはｐチャネルトランジスタのための第２の部分領域２３の広がりを規定する。このｐチャネルトランジスタのための第２の部分領域２３は例えば１５ｎｍの深さを有する（図７参照）。
【００４３】
その後ｎチャネルトランジスタの範囲でもスペーサエッチングが、例えば第１の補助層１３をエッチングしゲート電極１１の側面にスペーサ１３０を生成する異方性ＣＨＦ3 及びＣＦ4 エッチングプロセスで実行される。ｎチャネルトランジスタの範囲でのスペーサエッチングの際にｐチャネルトランジスタの範囲は図示されていない別のマスクで覆うことができる。
【００４４】
引き続いて選択的エピタキシーによって露出するシリコン表面はＳｉ1-z Ｇｅz 層２４を設けられる。このＳｉ1-z Ｇｅz 層２４はドープされずに成長させられる。このために最初に例えばＨＦ浸漬を用いた湿式洗浄及び例えば７５０℃での低温洗浄が実行される。引き続くＳｉ1-z Ｇｅz のエピタキシャル析出はＨ2 、ＳｉＨ2 Ｃｌ、ＨＣｌ及びＧｅＨ4 を含む混合ガスを用いて例えば６５０℃及び１０トルで行われる。その場合結晶組成は、Ｓｉ1-z Ｇｅz 層２４の格子定数がＳｉ1-x Ｇｅx 層４の格子定数とほぼ一致し、それにより新たなストレスが生じないように選定される。
【００４５】
ゲート電極１１から被覆層１２を除去した後、ケイ化物接続部が形成される。このために例えばチタン層が析出され、ケイ化チタン接続部２５を形成するためのアニーリングが実行される。ケイ化チタン接続部２５を形成する際にはＳｉ1-z Ｇｅz 層２４が完全になくなり、それゆえ何処にも不所望なｐｎ接合は形成されない。ケイ化チタン接続部２５は第１の部分領域１６、１８及び第２の部分領域２０、２３の表面にも、ならびにゲート電極１１の表面及び隣接するｎチャネルトランジスタとｐチャネルトランジスタとの間の露出する半導体表面にも形成される。これによってｐチャネルトランジスタのソース／ドレイン領域はｎチャネルトランジスタのソース／ドレイン領域に結合される。このようにして自己整合的にインバータが作られる。
【００４６】
約１５０ｎｍ以下の短いチャネル長の場合、ゲート電極１１の接続抵抗を改善するために、Ｔ字形の断面を有するゲート電極１１を形成することは本発明の枠内にある。
【００４７】
Ｓｉ3 Ｎ4 から成る側壁スペーサ９はこの例においては半導体アイランド６の側壁に沿って寄生ＭＯＳトランジスタが形成されるのを阻止する。この側壁スペーサ９はＳｉＯ2 から形成することもできる。この場合ゲート誘電体１０を構造化する際の半導体アイランド６の縁部のフリーエッチングを回避するために、順次に析出されて構造化された少なくとも２つの層から成り両層間に別のＳｉＯ2 スペーサを形成されたゲート電極１１を形成することは本発明の枠内にある。
【００４８】
この実施例では、半導体アイランドにはインバータとして接続されたｐチャネルトランジスタとｎチャネルトランジスタとが形成されている。勿論本発明は１つのトランジスタタイプ（例えばｎ又はｐチャネルトランジスタ）のみ、又は個別のトランジスタが設けられる半導体アイランドにも適用可能である。
【００４９】
半導体アイランド６は絶縁層２の表面に配置され、担持体板１に対するソース／ドレイン領域の第１の部分領域１６、１８及び第２の部分領域２０、２３の容量は絶縁層２の厚みに反比例するので、この容量は絶縁層２の厚みによって調整することができる。この絶縁層２が例えば４００ｎｍの厚みを有すると、この容量は半絶縁性ＧａＡｓ内のＭＯＳトランジスタの容量に匹敵する。それゆえＩＩＩ−Ｖ族半導体回路を持つＳｉ−ＭＯＳトランジスタを備えた本発明によるＣＭＯＳ回路装置においては、同程度の容量及びほぼ同じ低電界移動度が得られると共に、高電界の際にはＧａＡｓより良い飽和ドリフト速度が得られる。しかしながら１００ｎｍ以下のチャネル長の場合、飽和特性はスイッチング時間に低電界移動度より大きく影響しなければならないであろう。
【図面の簡単な説明】
【図１】半導体アイランドを備えた基板を示す概略断面図。
【図２】半導体アイランドに相補性ＭＯＳトランジスタを設けるためのウエルを形成し、ゲート誘電体、ゲート電極及び側壁スペーサを形成し、第１の補助層及び第２の補助層を析出させた後の基板を示す概略断面図。
【図３】第２の補助層からスペーサを形成し、ｎチャネルトランジスタのソース／ドレイン領域のための第１の部分領域を形成した後の基板を示す概略断面図。
【図４】ｐチャネルトランジスタのソース／ドレイン領域のための第１の部分領域を形成した後の基板を示す概略断面図。
【図５】スペーサを除去し、ｎチャネルトランジスタのソース／ドレイン領域のための第２の部分領域を形成した後の基板を示す概略断面図。
【図６】ｐチャネルトランジスタの範囲における半導体アイランド内へエッチングした後の基板を示す概略断面図。
【図７】その場でドープされた選択的エピタキシーによってｐチャネルトランジスタのためのソース／ドレイン領域の第２の部分領域を形成した後の基板を示す概略断面図。
【図８】シリコンを選択的に成長させた後の基板を示す概略断面図。
【図９】ソース／ドレイン領域とゲート電極との表面にケイ化物層を形成した後の基板を示す概略断面図。
【符号の説明】
１  担持体板
２  絶縁層
３  シリコン層
４  Ｓｉ1-x Ｇｅx 層
５  歪みシリコン層
６  半導体アイランド
７  ｐドープされたウエル
８  ｎドープされたウエル
９  側壁スペーサ
１０  ゲート誘電体
１１  ゲート電極
１２  被覆層
１３  第１の補助層
１４  第２の補助層
１５  第１のマスク
１６  ｎチャネルトランジスタのための第１の部分領域
１７  第２のマスク
１８  ｐチャネルトランジスタのための第１の部分領域
１９  第３のマスク
２０  ｎチャネルトランジスタのための第２の部分領域
２１  第４のマスク
２２  窪み
２３  ｐチャネルトランジスタのための第２の部分領域
２４  Ｓｉ1-z Ｇｅz 層
２５  ケイ化チタン接続部
１３０  スペーサ
１４０  スペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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