(57)【特許請求の範囲】
【請求項１】
集積回路チップ上にあり、クロック波源に応答するように適合され、クロック波をその集積回路チップ上の多数の負荷に供給するためのクロック回路であって、
前記チップ上の種々の位置にあるいくつかのクロックノードであって、各クロックノードが、（ａ）クロック波入力と、（ｂ）クロック波出力と、（ｃ）前記クロック波入力及び特定のノードのクロック波出力におけるクロック波間の所定の位相関係を維持するための帰還回路とを含み、前記ノードのうちの１つのノードのクロック波入力が、前記クロック波源のクロック波に接続されるように適合されている、いくつかのクロックノードと、及び
隣接するクロックノードのクロック波出力とクロック波入力との間に接続されるクロック結合回路であって、そのクロック結合回路が、前記隣接するクロックノードの出力と入力との間の所定の位相関係を維持するように構成されている、クロック結合回路とを含み、
前記クロック結合回路のうちの特定の１つが、第１のノードのクロック波出力から第２のノードのクロック波入力にクロック波を結合するように構成され、前記特定のクロック結合回路が、前記第１のノードのクロック波出力と前記第２のノードのクロック波入力との間の所定の位相関係を維持するための帰還ループを含み、
前記ノードのそれぞれの前記クロック波出力が、前記ノード内の前記帰還回路を除く開ループ接続を有し、前記結合回路の帰還回路が各特定のノードの前記クロック波出力に応答するように接続されており、
前記ノードのそれぞれの帰還回路が、前記特定のノード内で異なる位相を有するクロック波に応答するように接続された位相検出器装置と、前記特定のノードの前記クロック波入力及び前記クロック波出力においてクロック波の相対位相を制御するために、前記特定のノードの前記位相検出器装置に応答するように接続された位相制御器装置とを含み、
各ノードの前記帰還回路が、クロック波の少なくとも１サイクルの公称遅延を有し、各ノードの前記位相検出器装置が、前記ノード内の第１及び第２のクロック波に応答するように接続されており、前記第１及び第２のクロック波が、クロック波の１サイクルのＮ倍の相対的な公称位相を有し、Ｎが１を含む整数であり、
各ノードの前記位相制御器装置が、前記ノードの前記位相検出器に応答するように接続された第１及び第２の位相制御器装置を含み、前記第１の位相制御器装置が、前記特定のノードの前記クロック入力から前記クロック出力にクロック波を結合するための、前記特定のノード内の第１の経路の相対的な位相遅延を制御するように構成されており、前記第２の位相制御器装置が、前記特定のノードの前記クロック出力から前記クロック入力にクロック波を結合するための、前記特定のノード内の第２の経路の相対的な位相遅延を制御するように構成されている、クロック回路。
【請求項２】
前記第１及び第２の制御器装置のそれぞれが、前記特定のノードの前記位相検出器に応答するように接続されたＭ個のカスケード接続された遅延要素を含み、Ｍが１より大きい整数である、請求項１に記載のクロック回路。
【請求項３】
特定のノードの各遅延要素が、Ｎ×１８０°／Ｍの公称の位相遅延を有する、請求項２に記載のクロック回路。
【請求項４】
集積回路チップ上にあり、クロック波源に応答するように適合され、クロック波をその集積回路チップ上の多数の負荷に供給するためのクロック回路であって、
前記チップ上の種々の位置にあるいくつかのクロックノードであって、各クロックノードが、（ａ）クロック波入力と、（ｂ）クロック波出力と、（ｃ）前記クロック波入力及び特定のノードのクロック波出力におけるクロック波間の所定の位相関係を維持するための帰還回路とを含み、前記ノードのうちの１つのノードのクロック波入力が、前記クロック波源のクロック波に接続されるように適合されている、いくつかのクロックノードと、及び
隣接するクロックノードのクロック波出力とクロック波入力との間に接続されるクロック結合回路であって、そのクロック結合回路が、前記隣接するクロックノードの出力と入力との間の所定の位相関係を維持するように構成されている、クロック結合回路とを含み、
前記クロック結合回路のうちの特定の１つが、第１のノードのクロック波出力から第２のノードのクロック波入力にクロック波を結合するように構成され、前記特定のクロック結合回路が、前記第１のノードのクロック波出力と前記第２のノードのクロック波入力との間の所定の位相関係を維持するための帰還ループを含み、
前記結合回路のそれぞれの前記帰還ループが、前記第１のノードの前記クロック出力から前記第２のノードの前記クロック入力にクロック波を供給するように接続された第１の経路と、前記第２のノードの前記クロック入力から、前記第２のノードのあらゆる部分より前記第１のノードの出力に非常に近い空間位置にクロック波を供給するように接続された第２の経路とを含み、前記第１及び第２の経路は、前記第１のノードの前記出力と前記空間位置においてクロック波が互いからＰ×３６０°だけ位相をずらされるように公称の同じ遅延時間を有し、ここで、Ｐが１を含む整数であり、前記特定の結合回路の前記第１及び第２の経路の位相遅延量を制御するための位相検出器が、前記第１のノードの出力におけるクロック波と、前記第２のノードのあらゆる部分より前記第１のノードの出力に非常に近い前記空間位置におけるクロック波との相対位相に応答するように接続されている、クロック回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、概して集積されたクロック回路に関し、より詳細にはクロック回路分配ノード内の位相制御回路及び／またはその分配ノードを接続する回路とを含む集積されたクロック回路に関する。
【０００２】
【従来の技術】
集積回路チップのサイズ及びクロック周波数が大きくなると、クロックスキューを避ける必要性も大きくなる。現在設計されている集積回路チップは、各辺が２０，０００μｍ（すなわち、２ｃｍ）の正方形によって画定される、約４8μｍ2の面積を有する。そのようなチップのクロック周波数は５００ＭＨｚより高い場合が多く、ＧＨｚ範囲のクロック周波数も望まれている。さらにそのようなチップ用の電源電圧は典型的には、約１．３Ｖの範囲内にある。
【０００３】
これらのパラメータは、時間及び空間（すなわちチップ上の回路の位置）の関数である集積回路の処理の変化、温度変化、及び時間及び空間の関数である電圧変動の組み合わせであり、集積回路チップ上の何千もの素子に分配されるクロック波の立ち上がりエッジと立ち下がりエッジとの間の同期を維持する際に、少なからぬ問題を引き起こす。処理の変化、電圧変動及び温度変化の結果として、集積回路の種々の部分に分配されるクロック波の立ち上がりエッジと立ち下がりエッジが示す傾向は、当分野において一般にスキューとして知られている。
【０００４】
図１は、集積回路の種々の部分にクロック波（すなわち、クロックパルス列）を分配するための従来技術による回路のブロック図である。図１の回路は一般に、平衡型クロックトリー分配回路（balanced clock tree distribution circuit）と呼ばれる。予め定義されたパラメータを有する集積回路において用いる際に、図１の回路には、いくつかの欠陥がある。
【０００５】
図１の平衡型クロックトリー分配回路は本質的に開ループ構成であり、その全体が１つの集積回路チップ１０上に実装される。図１のクロック回路は、集積回路チップ１０上にあるか、或いはその外部にある場合もあるバイレベルクロック源１２によって駆動され、バイレベルクロック源１２はチップ上の適切な端子及びワイヤ（すなわちリード線）を介して受信部１４に接続される。受信部１４は概ねチップ１０の中央に配置されており、一次バッファ１８に接続され、チップ１０の周囲の空間に分配される複数のワイヤ１９を含む。一次バッファ１８はそれぞれ、複数の二次バッファ２０に接続される。便宜上、図１には、一次バッファ１８の１つのみが、３つの二次バッファ２０に接続されることが示される。一次バッファ１８は受信部１４からのクロック波に応答して、ワイヤ１９を介して二次バッファ２０にクロック波を供給する。二次バッファ２０は、一次バッファ１８によって供給されたクロック波に応答してクロック波を導出し、導出されたクロック波はワイヤ２４によってゲータ（gater）回路２２に供給される。各ゲータ回路２２（詳細には示されない）は、２値データ（すなわち、情報表現信号）源にも応答するクロック制御式論理回路である。ゲータ回路２２は、二次バッファ２０によって供給されるクロック波及び１つ或いは複数のデータ信号に応答して、ゲータ回路に供給されるクロック波とデータ信号との間のブール論理関係を表す出力信号を生成する。ゲータ回路２２は、２値の情報表現信号と、チップ１０上のそれ以降の論理回路との結合を制御する。多くの場合、受信部１４及びバッファ１８並びに２０は、内部帰還回路を含み、内部帰還回路は、これらの素子のクロック波入力とクロック波出力との間で所定の遅延時間を維持するための位相ロックループの形を取る。通常、各受信部及びバッファの位相ロックループによって、各受信部及び各バッファのクロック波入力及び出力では、立ち上がりエッジが同時に現れ、立ち下がりエッジも同時に現れるようになる。
【０００６】
図１に示されるクロック集積回路には、いくつかの欠点がある。クロック波が受信部１４の入力とゲータ回路２２の出力との間を伝搬する間に、そのクロック波は著しい経路遅延を受ける。経路遅延は、クロック波の１サイクルより大きくなることもある。結果として、種々のバッファ及びゲータが導出するクロック波の立ち上がりエッジは異なる時間で生じ、クロック波の立ち下がりエッジも同様である。
【０００７】
また図１の回路は、かなりのクロックスキューを受けやすい。クロックスキューは、素子の値が変化する結果として、チップの種々の部分において集積回路処理の関数として生じる。処理の変化によって、集積回路の空間的に本質的に異なる領域において、クロック波の差分遅延（differential delay）が生じるようになる。さらに、時間及びチップ位置の関数としてのチップ温度及び電源電圧の変動によって、時間及びチップ位置の関数としてのクロック波の立ち上がりエッジ及び立ち下がりエッジにおいてかなりの差分遅延が生じる。非常に高いクロック周波数、例えば１ＧＨｚの場合、チップの異なる部品上の種々の回路は、回路によって実行される動作の関数として、かなり異なる量の電力を消費する。１０℃程度の一時的な温度変化が観測されている。そのような変化は、クロック波の伝搬時間にかなりの影響を与える。さらに図１の回路の問題は、クロック同期の目的のために利用可能な位相が、互いに１８０°ずれた２つの位相しかないことである。多くの場合には、クロック波は、いくつか（すなわち３つ以上）の位相のクロック源において引き出されることが望ましい。
【０００８】
【発明が解決しようとする課題】
従って本発明の目的は、新規の改善された集積回路のクロック分配回路を提供することであり、その回路では、集積回路チップ上の本質的に異なる位置で導出されたクロック波が、実質的に同じ位相、或いは予測可能な安定した位相差を有する。
【０００９】
本発明の別の目的は、新規の改善された集積回路のクロック分配回路、特に高いクロック周波数で動作する比較的大規模な集積回路で用いるように適合された回路を提供することであり、その回路では、時間及び／または空間の関数としての半導体処理、並びに温度及び電圧変動の影響が最小限にされる。
【００１０】
本発明の別の目的は、新規の改善された集積回路のクロック分配回路を提供することであり、その回路では、互いに厳密に同期した、いくつかの位相を有するクロック波が、集積回路チップ上の概ね同じ位置において導出される。
【００１１】
本発明のさらに別の目的は、新規の改善された集積回路のクロック分配回路を提供することであり、その回路では、位相検出回路とそれによって制御される遅延要素との間のワイヤの長さが最小限にされる。
【００１２】
【課題を解決するための手段】
本発明の一態様によれば、クロック波を集積回路チップ上の多数の負荷に供給するためのクロック回路は、チップ上の種々の位置におけるいくつかのクロックノード回路と、隣接するクロックノードのクロック波出力と入力との間に接続されるクロック結合回路とを含む。各クロックノード回路及びクロック結合回路は、隣接するクロックノードのクロック波出力と入力との間の所定の位相関係を維持するように配置される。クロックノード回路及びクロック結合回路は、所定の位相関係を維持するための帰還装置を含む。そのノードのクロック波入力及びクロック波出力は、異なるクロックノードの任意のノードのクロック波出力及び入力から直接帰還されないように接続される。
【００１３】
本発明の特徴は、（ａ）空間的に離間したノードにおいてクロック波の相対位相を比較し、（ｂ）チップクロック回路のクロックスキュー品質を示す信号を導出するために、チップ上の空間的に離間した第１及び第２のノードでのクロック波に応答するように接続された回路を含むことである。
【００１４】
信号導出回路は、（ａ）付加的なクロックノードと、（ｂ）第１のノードにおいてクロック波に応答する付加的な結合回路と、（ｃ）位相検出器装置とを含むことが好ましい。付加的なクロックノードは、付加的な結合回路から導出されるクロック波に応答する。位相検出器装置は、第２のノードにおけるクロック波と、付加的なノードのクロック波出力とに応答して、クロックスキュー品質信号を導出する。
【００１５】
本発明の別の態様は、クロック波を、集積回路チップ上の多数の負荷に供給するためのクロック回路に関係しており、そのクロック回路は、チップ上の種々の位置におけるいくつかのクロックノードと、隣接するクロックノード間に接続されるクロック結合回路とを含む。各クロックノードは、（ａ）クロック波入力と、（ｂ）クロック波出力と、（ｃ）特定のノードのクロック波入力及びクロック波出力におけるクロック波間の所定の位相関係を維持するための帰還回路とを含む。クロック結合回路は、隣接するクロックノードの入出力間で所定の位相関係を維持する。
【００１６】
各ノードの帰還回路は、特定のノード内で異なる位相を有するクロック波に応答する位相検出器と、特定のノードのクロック波入力及びクロック波出力においてクロック波の相対位相を制御するために、特定のノードの位相検出器に応答する位相制御器（すなわち、ある特定の実施形態では遅延要素）とを含むことが好ましい。各ノードの帰還回路は、クロック波の少なくとも１サイクルの公称遅延を有する。各ノードの位相検出器は、クロック波の１サイクルのＮ倍の相対的な公称位相を有する第１及び第２のクロック波に応答する。ただしＮは１を含む整数である。
【００１７】
好適な実施形態では、各ノードの位相制御器は、そのノードの位相検出器に応答する第１及び第２の位相制御器を含む。第１の位相制御器は、特定のノードのクロック入力からクロック出力にクロック波を結合するための、特定のノードの第１の経路の相対位相遅延を制御する。第２のノードの位相制御器は、特定のノードのクロック出力からクロック入力にクロック波を結合するための、特定のノードの第２の経路の相対位相遅延を制御する。
【００１８】
各結合回路は、第１のノードのクロック出力から第２のノードのクロック入力にクロック波を供給するための第１の経路と、第２のノードのクロック入力から、第２のノードのあらゆる部分より第１のノードの出力に非常に近いチップ上の空間位置にクロック波を供給するための第２の経路とを有する帰還ループを含むことが好ましい。第１及び第２の経路は、第１のノードの出力とその空間位置においてクロック波が互いから（Ｐ×３６０°）／２だけ位相をずらされるように同じ遅延時間を有する。ただしＰは１を含む整数である。第１のノードの出力及び第２の経路の端部でクロック波の相対位相に応答する位相検出器は、特定の結合回路の第１及び第２の経路の位相遅延量を制御する。
【００１９】
本発明のさらに別の態様は、クロック波を集積回路チップ上の多数の負荷に供給するためのクロック回路に関する。そのクロック回路は、チップ上の種々の位置におけるいくつかのクロックノードと、隣接するクロックノードのクロック波出力とクロック波入力との間に接続されるクロック結合回路とを含む。各クロックノードは、特定のノードのクロック波入力及びクロック波出力においてクロック波間の所定の位相関係を維持するための構成を含む。各クロック結合回路は、隣接するノードの第１のクロック波出力と、隣接するノードの第２のクロック波入力との間で所定の位相関係を維持するための帰還ループを含む。
【００２０】
本発明のさらに別の態様では、チップ上の空間的に離間したクロックノードにおいてクロック波に応答する回路は、（ａ）空間的に離間したノードにおいてクロック波の相対位相を比較し、（ｂ）チップクロック回路のクロックスキュー品質を示す信号を導出する。
【００２１】
本発明の上記並びにさらに別の目的、特徴及び利点は、その具体的な実施形態に関する以下の詳細な説明の考察を、特に図面とともに理解される場合には、明らかになるであろう。
【００２２】
【発明の実施の形態】
図２は、クロック源３６によって駆動されるクロック結合及び制御回路を内蔵する集積回路チップ３０を含む（その回路は、図面には概略的に示されており、一律の縮尺に従わずに描かれている）。クロック源３６は、回路チップ３０のある領域に配置されるバッファ３８にクロック波を供給する。バッファ３８は、クロック源３６からのクロック波列に応答して、チップ３０の種々の領域にクロック波を供給する。説明上、バッファ３８は、チップ３０の各角において、チップ３０上の集積回路にクロック波を分配するものと仮定する。従って、チップ３０は４つの経路４１〜４４を含み、各経路は１つの集積回路ワイヤであるものとして示される。各経路は、チップの辺３１〜３４に概ね平行にそれぞれ延在するものとして示される。しかしながら、図２の機構を含む実際の集積回路チップは、いくつかの経路を有し、その経路は、チップの各縁に概ね平行に延在することもできるが、必ずしもそうである必要はないことを理解されたい。図２で仮定した状況において、各経路４１〜４４のワイヤは、対応する各縁の長さよりもわずかに短い長さを有する。経路４１〜４４は、チップ３０の全周に延在し、クロック波をチップの種々の空間領域に結合するように配列される。
【００２３】
バッファ３８が経路４１に供給するクロック波は、経路４１を介して伝搬した後に、受信部４６によって回復される。受信部４６はクロック波を整形し直し、かつ増幅して、電圧制御式遅延要素４８に供給する。図２に示される典型的な４つの経路の状況において、遅延要素４８は、クロック源３６によってバッファ３８に供給されるクロック波、遅延要素４８の出力、及びバッファとゲータ回路５０との間に約９０°の位相シフトが存在する、すなわちクロック波源３６から派生している間、バッファ３８の入力とバッファ５２の入力との間に公称９０°の位相が存在するような公称遅延時間を有する。バッファ３８及び５２の入力間の位相は、公称では９０°の整数倍だけずらすこともできる。
【００２４】
遅延要素４８は、回路５０．１及び５０．２として図２に示される１つ或いは複数のカスケードに接続されたバッファ及びゲータ回路を駆動し、それらの回路は遅延要素４８から導出されるクロック波に応答するように接続される。バッファ及びゲータ回路５０．１及び５０．２のそれぞれは、チップ３０上の１つ或いは複数の論理回路を駆動する。バッファ及びゲータ回路５０．２内のゲートは、バッファ及びゲータ回路５０．２により導出されるクロック波がローカル回路を駆動し、及び／またはバッファ５２を駆動するように、常に開いている。また回路５０．２は、チップ３０上のローカル回路、すなわち回路５０．２に近い回路を駆動するように接続することができる。ローカルクロックの要件を満たすように、遅延要素４８の出力端子に接続される回路５０．１と類似の十分に多くのバッファ及びゲータ回路が存在する。バッファ及びゲータ回路５０．１及び回路５０．１と同様の他のバッファ及びゲータ回路内のゲートは、これらのバッファ及びゲータ回路が駆動する種々の回路の動作のために、必要に応じて選択的に開閉される。バッファ及びゲータ回路５０．２は、バッファ５２を駆動するクロック波と、回路５０．１及び回路５０．１と類似の回路に応答するクロック波との間の同期を確保する。１つのクロック波がバッファ及びゲータ回路５０．２を介してバッファ５２に伝搬され、その後経路４２内のワイヤを駆動する。経路４２内のクロック波は、受信部５４を駆動し、その後電圧制御式遅延要素５６を駆動する。遅延要素５６は、バッファ６０を駆動する１つの出力を有する複数のバッファ及びゲータ回路５８を駆動する。図面を簡単にするために、複数のバッファ及びゲータ回路５８は１つの要素として示されているが、回路５８は回路５０．１及び５０．２と同様に構成されることを理解されたい。
【００２５】
経路４２〜４４と結合される回路は、経路４１に結合される回路と本質的に同じである。それゆえ経路４１〜４４のそれぞれに結合される回路は、受信部と、電圧制御式遅延要素と、関連する電圧制御式遅延要素によって駆動される１つ或いは複数のバッファ及びゲータ回路と、出力或いはドライババッファとを含む。バッファ６８の出力は、受動経路を構成する１本のワイヤを駆動する。典型的には、いくつかのバッファ及びゲータ回路は各経路に関連し、バッファ５０．１に関連して上述したように動作する。経路４１〜４３のクロック波出力はそれぞれ、経路４１〜４４が互いにカスケードに接続されるように経路４２〜４４のクロック波入力に結合される。上記の説明から、バッファ（例えばバッファ３８）、経路（例えば経路４１）、受信部（例えば受信４６）、及びバッファを駆動するバッファ及びゲータ回路（例えばバッファ及びゲータ回路５０．２）は、クロック結合回路である。また遅延要素も、そのクロック結合回路の一部であり、さらに遅延要素は、以下に記載するように、クロック制御回路の一部でもある。
【００２６】
各経路４１〜４４に関連する遅延要素（例えば、遅延要素４８）によって導入される遅延の制御はＤＣ電圧によって行われ、そのＤＣ電圧は位相検出器及びローパスフィルタ回路７８によって導出される。位相検出器及びローパスフィルタ回路７８は、経路４４によって導出され、経路４１に適用されるクロック波の位相差に応じて、ＤＣ電圧を生成する。ＤＣ電圧は、位相差を示す振幅及び極性を有し、経路４１、４２、４３及び４４にそれぞれ関連する、遅延要素４８、５６、６４及び７４に並列に印加される。
【００２７】
最後に、経路４４の出力端子に導出されるクロック波は、受信部７２、遅延要素７４並びにバッファ及びゲータ回路７６に結合される。バッファ及びゲータ回路７６の出力は、物理的にバッファ３８近くの集積回路チップ３０の領域に配置される位相検出器及びローパスフィルタ回路７８の１つの入力に接続される。また位相検出器及びローパスフィルタ回路７８は、クロック源３６のクロック波出力にも応答し、バッファ３８に空間的に非常に接近している。例えば、位相検出器及びローパスフィルタ回路７８及びバッファ３８は、互いに非常に接近して隔置される。位相検出器及びローパスフィルタ回路７８は、その２つのクロック波入力のエッジに応答して、クロック波の位相変位を決定し、バッファ３８へのクロック入力と、バッファ及びゲータ回路７６のクロック出力との位相変位を示す大きさを有するＤＣ電圧を生成する。位相検出器及びローパスフィルタ回路７８は、遅延要素４８、５６、６４及び７４のそれぞれに制御電圧として並列に印加されるＤＣ電圧を生成する。
【００２８】
経路４１〜４４のそれぞれと関連する回路の遅延時間は、バッファ３８の入力に供給されるクロック波と、バッファ及びゲータ回路７６によって導出されるクロック波との間の全位相遅延量が、クロック周波数の１サイクルのＮ倍になるようになされる。ただしＮは１を含む整数である。例えばバッファ３８、経路４１、受信部４６、遅延要素４８及びバッファ及びゲータ回路５０に関連する回路の遅延時間が、バッファ５２、経路４２、受信部５４、遅延要素５６及びバッファ及びゲータ回路５８と同じ遅延時間になるように、経路４１〜４４のそれぞれに関連する回路の遅延時間は概ね同じである。
【００２９】
回路素子３８〜７６（バッファ及びゲータ回路５０．１は除く）は、バッファ３８の入力端子、１つ或いは複数の中間端子、例えばバッファ５２、６０及び６８の入力端子における第１の端子、及びバッファ及びゲータ回路７６の出力における第２の端子を有するクロック波経路と見なすことができる。
【００３０】
図２の回路は一般に、小さいチップの場合に満足される。しかしながらチップ３０が大きい面積、例えば２０，０００μｍ長の縁を有する場合には、図２の閉ループクロック分配回路において、いくつかの問題が生じる。そのような場合、集積回路チップ３０上の種々の位置におけるクロック波は、厳密には同期しない可能性がある。これは、時間及び空間の関数としての電圧及び温度変動に起因するスキュー、及びそのような大規模チップの種々の部分における回路要素の処理変動によるものである。チップ動作中の種々の時間において、クロック波が図２に示されるクロック回路の周りに伝搬する際に、クロック波の差分遅延が存在する。チップ上の種々の空間的な位置では、チップの他の位置に対して、温度及び電圧の変動がある。さらに、遅延要素４８、５６、６４及び７４のそれぞれの公称遅延時間によっては、大規模チップの種々の空間領域において、クロック波に関して９０°と同程度の位相変位が存在する可能性がある。例えば、各遅延要素４８、５６、６４及び７４の公称遅延量が９０°であるものとすると、バッファ及びゲータ回路５０．１から得られるクロック波は、遅延要素５６が駆動するバッファ及びゲータ回路から得られるクロック波から９０°位相をずらされる。０°のクロックを復元するためには、余分な回路が必要とされる。バッファ及びゲータ回路５０．１のクロック出力によって駆動される回路が、遅延要素５６が駆動するバッファ及びゲータ回路によって得られるクロック出力によって駆動される回路と相互作用する場合には、これらの位相変位を相殺するために、ある対策がなされなければならない。
【００３１】
チップ３０が大規模チップである場合には、図２に示されるクロック回路において、位相検出器及びローパスフィルタ回路７８から得られるＤＣ制御電圧が、集積回路チップ３０の空間的に本質的に異なる部分の遅延要素４８、５６、６４及び７４に伝達されなければならないというさらなる欠点が生じる。位相検出器及びローパスフィルタ回路７８を各遅延要素４８、５６、６４及び７４に接続する集積回路チップ３０のワイヤ上のノイズのため、位相検出器及びローパスフィルタ回路の出力と、電圧制御式の遅延要素のうちの種々の遅延要素の入力との間で、回路７８の出力電圧がかなり変化する可能性が高い。従って、種々の遅延要素によって確立される遅延時間は、位相検出器及びローパスフィルタ回路の出力端子に対して、遅延要素の空間的な関係の関数として変化するものと考えられる。
【００３２】
ここで図３を参照すると、ハイブリッドクロック分配ネットワークが、互いに直角をなす辺８１〜８４を含む集積回路チップ８０上に含まれるものとして示される。典型的な０．１８μｍ技術のチップでは、各辺または各縁８１〜８４は、２０，０００μｍと同程度の長さを有し、クロック分配回路が、縁８１〜８３に概ね平行に、非常に接近して延在する。集積回路チップ８０上のハイブリッドクロック分配ネットワークは、チップ上の適切な端子（図示せず）によってクロック分配回路に接続されるクロック源８６によって駆動される。
【００３３】
チップ８０上のクロック分配ネットワークは、ハイブリッドクロック分配ネットワークと呼ばれる。なぜなら、そのネットワークは、ある一定の閉ループ及び開ループ特性を有するためである。そういうものだから、クロック分配ループは、図１の従来技術の開回路態様のある部分と、図２の帰還回路に類似した他の閉ループ属性とを含む。
【００３４】
図３の分配ネットワークでは、各クロック分配（すなわち、クロックノード）位置、及び隣接するクロックノードを互いに接続する各経路内に位相検出帰還回路が存在する。しかしながら、図２の分配ネットワークと同様に、全体的な位相検出は行えない。代わりに、各クロック分配ノード及び各経路の制御は、他のノード及び経路とは無関係である。
【００３５】
図３のハイブリッドクロック分配ネットワークは、クロックノード９１〜９４を含むものとして示されており、その１つが、集積回路チップ８０の各角の近傍に配置される。通常、実際の集積回路は、多数（例えば、５０）のクロックノードを含む。クロックノード９１〜９４のそれぞれは、集積回路チップ８０のうちのある面積を占有する。約４ｃｍ2の面積を有する実際の０．１８μｍ技術のチップでは、その面積は、約４０，０００μｍ2である。各クロックノード９１〜９４に含まれる回路の細部が図４に示される。
【００３６】
チップ８０の個別の角におけるクロックノードは、図５に詳細に示されるノード間結合回路９６、９８及び１００によって互いに接続される。ノード間結合回路９６、９８及び１００はそれぞれ、図３において例示するために、辺８１、８２及び８３に概ね平行に、かつ非常に接近して延在するものとして示されるが、そのレイアウトはそのように限定されない。ノード間結合回路９６、９８及び１００は、ノード９１のクロック出力が結合回路９６に供給され、結合回路９６がノード９１に隣接するクロックノード分配回路９２を駆動するように配置される。またクロックノード９１は、ノード間結合回路９８を駆動し、その後ノード間結合回路９８が、同様にノード９１に隣接するクロックノード９３を駆動する。ノード間結合回路１００はクロックノード９３のクロック出力に応答して、クロックノード９３に隣接するクロックノード９４にクロック波を供給する。クロックノード９１は、クロック源８６がノード９１の入力に供給するクロック波と実質的に同じ位相を有するクロック波を、結合回路９６及び９８に供給する。
【００３７】
各ノード間結合回路９６、９８及び１００内の帰還回路の結果として、ノード間結合回路によって得られるクロック波は、これらの結合回路に供給されるクロック波と実質的に同じ位相を有する。クロックノード９１〜９４内の帰還回路は、これらのクロックノードによって結合回路９６、９８及び１００或いはチップ８０上の他の回路に供給されるクロック出力が、これらのノードのクロック入力と同相であるか、或いはクロックノードのクロック入力から正確に制御された所定の位相角だけずらされていることを確実にする。
【００３８】
各クロックノード９１〜９４の局所化した帰還、及び各ノード間結合回路９６、９８及び１００内の局所化した帰還のため、またノード間結合回路内の大部分の回路の受動的な特性及び位置のために、図３の配列は、時間及びチップ上の空間の関数としてかなりの電力の消費、温度差及び電圧差があり、かつ１つのチップ上或いは種々のチップ上の処理変動がある場合でも、クロックスキューを避けることができる。これらの結果はとりわけ、（１）各クロックノード及び各ノード間結合回路内の回路が別個に制御され、各ノードが種々の負荷に供給するクロック波のタイミングを正確に、かつ別個に制御し、（２）受動的なノード間結合回路のワイヤが能動回路に比べて小さな不整合しか持たないという理由で、達成することができる。能動素子が数百μｍ2のみの小さな面積を有するのに対して、ワイヤは比較的長い距離に渡って延在する。これらの全ての要因により、図３の回路は、上記のように大規模なチップに適している。対照的に、図２のクロック分配ネットワークが２０，０００μｍの長さの辺を有するような大規模チップにおいて用いられていたなら、ネットワーク内の全ての素子がネットワーク帰還ループによって相互に接続されるために、全クロック分配ネットワークに渡って不整合が生じたことであろう。
【００３９】
図３のクロック分配ネットワークは、１つのクロックノードから別のクロックノードへの閉ループクロック分配に関するさらなる利点を有する。各クロックノード及び各ノード間結合回路における局所化した帰還のため、図３のクロック分配ネットワークは、処理変動、並びに時間と空間の関数として生じる電圧及び温度変動を補償する。
【００４０】
簡単のために、図３には４つのクロックノード及び３つのノード間結合回路のみが示されているが、大部分の例では、５つ以上のクロックノードが存在し、クロックノードが必ずしもチップの角に接近して配置される必要はなく、集積回路チップ８０の種々の領域に配置される可能性がある。
【００４１】
各クロックノード９１〜９４において含まれる回路のブロック図が図４に示される。特定のクロックノードに供給されるクロック波は、電圧制御式遅延要素１０２並びに位相検出器及びローパスフィルタ回路１０４の１つの入力に並列に加えられる。位相検出器及びローパスフィルタ回路１０４の第２の入力は、特定のクロックノードに供給されるクロックパルス列に対して、Ｎ×３６０°（ただしＮは１を含む整数）だけ位相シフトされたクロックパルス列（すなわちクロック波）である。位相検出器及びローパスフィルタ回路１０４の第２の入力にもたらされる位相シフトは、特定のクロックノード内の回路によって提供される。位相検出器及びローパスフィルタ回路１０４は、その２つの入力の差分位相に応じて、回路に供給される２つのクロック波の位相差によって決定される大きさ及び極性を有するＤＣ制御電圧を導出する。位相検出器及びローパスフィルタ回路１０４の２つのクロック入力端子は、物理的に互いに非常に接近しており、典型的には、互いから数μｍだけ離れた、チップ８０上の位置から取り出される。
【００４２】
電圧制御式遅延要素１０２は、位相検出器及びローパスフィルタ回路１０４のＤＣ出力電圧に応じて、遅延要素１０２に供給されるクロック波の位相遅延（すなわち遅延時間）を制御する。図４の実施形態では、遅延要素１０２とバッファ及びゲータ回路１０６．２との組み合わせは、クロックノードに加えられるクロック波の１サイクルの４分の１の公称遅延時間を有する。位相検出器及びローパスフィルタ回路１０４から得られる電圧は、遅延要素１０２の遅延時間を正確に制御する。
【００４３】
遅延要素１０２は、いくつかのバッファ及びゲータ回路１０６に並列にクロック波を供給する。バッファ及びゲータ回路１０６は、図２のバッファ及びゲータ回路と同じように構成される。そういうものだから、バッファ及びゲータ回路は、２値の情報指示（すなわちデータ）信号に応答し、集積回路チップ８０上の他の回路（図示せず）に、クロック波の制御下にあるこれらの信号を供給する。ローカルクロッキングの要件を満足するように、十分な数のバッファ及びゲータ回路１０６が用いられる。
【００４４】
バッファ及びゲータ回路１０６の１つによって得られるクロック波は、そのゲートが常に開いているため、電圧制御式遅延要素１０８を駆動する。残りのバッファ及びゲータ回路１０６のゲートは、これらのバッファ及びゲータ回路の近くにあるチップ８０上の回路を駆動するために、選択的に開かれる。
【００４５】
遅延要素１０８は位相検出器及びローパスフィルタ回路１０４のＤＣ出力に応答する制御入力を有しており、遅延要素１０２及び１０８が、それらに供給されるクロック波に同じ遅延を導入するようにする。遅延要素１０８とバッファ及びゲータ回路１１０．２との組み合わせは、クロック源８６の周波数の１サイクルの９０°位相シフトに等しい公称遅延量を有しており、それによりバッファ及びゲータ回路１１０．２の出力は、遅延要素１０２に供給されるクロック波と相補的になる（すなわち１８０°位相シフトされる）。遅延要素１０８の出力は、いくつかのバッファ及びゲータ回路１１０を並列に駆動する。バッファ及びゲータ回路１１０の１つが端子１１１を駆動し、それにより端子１１１において導出されたクロック波が、遅延要素１０２のクロック入力から本質的に１８０°位相をずらされる。端子１１１において導出されるクロック波は、特定のクロックノードに直接応答するように結合されるノード間結合回路に供給される。例えば、図４の回路がクロックノード９１を表す場合には、端子１１１のクロック波は、ノード間結合回路９６及び９８（図３）を並列に駆動する。
【００４６】
端子１１１のクロック波は、クロック源８６によって導出されるクロック波の９０°位相シフトに見合った公称遅延量を有する電圧制御式遅延要素１１２も駆動する。位相検出器及びローパスフィルタ回路１０４の出力電圧の大きさ及び極性は、要素１１２が端子１１１においてクロック波にもたらす全遅延量を制御する。遅延要素１１２はいくつかのバッファ及びゲータ回路１１４に並列にクロック波を供給し、バッファ及びゲータ回路１１４の１つは、９０°の公称遅延量を有する、電圧制御式遅延要素１１６の入力に接続される出力端子１１５を有する。要素１１６の全遅延量は、位相検出器及びローパスフィルタ回路１０４の出力電圧によって制御される。
【００４７】
遅延要素１１６は、いくつかのバッファ及びゲータ回路１１８に並列にクロック波を供給し、バッファ及びゲータ回路１１８の１つは、端子１１９に接続される出力端子を有する。端子１１９のクロック波は、図４に示されるクロックノードに供給されるクロック波の位相に対して、３６０°或いはその整数倍だけ位相をずらされる。位相検出器及びローパスフィルタ回路１０４の第２の入力は、端子１１９のクロック波に応答する。端子１１９は、クロックパルスがクロックノードに最初に供給された、特定のクロックノード内の位置に物理的に非常に接近（例えば、数μｍ）して配置されており、その特定のクロックノードの入力及び出力端子のクロック波は、Ｎ×３６０°の相対位相シフトを有することを確実にする。ここでＮは１を含む整数である。
【００４８】
上記の説明から、図４に示されるクロックノードは、４つの直交して同期された（orthogonally phased）クロック波を導出し、そのためバッファ及びゲータ回路１０６、１１０、１１４及び１１８によって導出されるクロック波が、クロックノードに最初に供給されたクロック波からそれぞれ９０°、１８０°、２７０°、３６０°だけ位相をずらされる。これら４つの互いに直交するクロック波は、特定のクロックノードに非常に接近した適切な回路に供給される。
【００４９】
図４のクロックノードでは具体的に、４つの電圧制御式遅延要素が示されているが、特定のクロックノードは２つ以上の任意の数の遅延要素を含むことができることを理解されたい。例えば、特定のクロックノードが２つの遅延要素を有する場合には、各遅延要素は、約１８０°の位相遅延を有する。そのような例では、その特定のクロックノードが、そのクロックノードによって駆動される関連したノード間結合回路に供給するクロック波は、特定のクロックノードに供給されるクロック波から１８０°だけ位相をずらされる。特定のクロックノード内の電圧制御式遅延要素の数に関係なく、特定のクロックノードによってノード間結合回路に供給されるクロック波は、その特定のクロックノードへのクロック入力からＭ×１８０°（ただしＭは、１を含む整数である）だけ位相をずらされる。
【００５０】
各ノード間結合回路９６、９８及び１００に含まれる回路が、図５に示される。各ノード間結合回路９６、９８及び１００は、ノード間結合回路を駆動するクロックノードのクロック波出力に応答する。さらに各ノード間結合回路９６、９８及び１００は、特定のノード間結合回路を駆動するクロックノードに隣接するクロックノードにクロック波を供給する。さらに各ノード間結合回路は、ノード間結合回路にクロック波を最初に供給したクロックノードにクロック波を戻す。ノード間結合回路がそのクロックノードに戻すクロック波は、そのクロックノードがノード間結合回路に供給する立ち上がりエッジと同じ方向に進み、それと実質的に同時に生じる立ち上がりエッジを有し、そのクロックノードがノード間結合回路に供給する立ち下がりエッジと同じ方向に進み、それと実質的に同時に生じる立ち下がりエッジを有する。例えば、ノード間結合回路９６は、クロックノード９１のクロックパルス列出力に応答して、クロックノード９１に空間的に隣接するクロックノード９２にクロックパルス列を供給する。またノード間結合回路９６は、ノード９１に隣接する回路９６の入力端に戻るクロック波も供給する。ノード９１が結合回路９６に供給するクロック波は、結合回路９６がクロックノード９２に供給するクロック波からＮ×１８０°だけ位相をずらされる。
【００５１】
各ノード間結合回路９６、９８及び１００は、順方向経路１２０と帰還経路１２２とを含む。いずれの経路も同じ長さを有し、同じ構成要素を含み、それゆえ、順方向経路及び帰還経路の遅延時間は同じであり、クロック源８６の半サイクル（すなわち１８０°）の整数倍に等しい。回路９６、９８及び１００は全て同じであり、関連するノードに同じように接続されるため、各回路９６、９８及び１００についての説明は、回路９６を説明すれば十分である。経路１２０及び１２２のそれぞれは、特定のクロックノードから供給されるクロック波にＰ×１８０°の位相シフト（ただしＰは１を含む整数）をもたらす。経路１２０の入力端子１２６は、クロックノード９１の出力端子と一致する。順方向経路１２０は、（１）クロックノード９２のクロック入力と、（２）帰還経路１２２の入力とに接続され、そららと一致する出力端子１２３を有する。経路１２２は、クロックノード９１の端子１２６に接続される第２の入力端子を有する、位相検出器及びローパスフィルタ１２８の１つの入力端子に接続され、それと一致する出力端子１２５を有する。
【００５２】
それゆえ、各ノード間結合回路内の第２の帰還経路１２２は、経路１２０の出力端子に接続されるノードから出て、クロック波が経路１２０に最初に供給された点に非常に接近したチップ８０上の位置に戻る。ノード間結合回路が最初にクロックノード出力に応答する、チップ上の位置に供給されるクロック波の位相は、経路１２０及び１２２それぞれの可変の電圧制御式遅延要素１３０及び１３２に対するＤＣ制御電圧を導出する位相検出器及びローパスフィルタ１２８内で比較される。遅延要素１３０、１３２、１３４及び１３６は、ほぼ同じ温度、電圧及び処理変動を有するように、空間的に非常に接近している。
【００５３】
クロックノード９１が導出するクロック波は、端子１２６を介してノード間結合回路９６の経路１２０を駆動する。端子１２６のクロック波は、（１）電圧制御式遅延要素１３０と、（２）位相検出器及びローパスフィルタ回路１２８に並列に流れる。また位相検出器及びローパスフィルタ回路１２８は、第２の経路１２２の出力端子に結合されるクロック波にも応答する。位相検出器及びローパスフィルタ回路１２８は、供給される２つのクロック波の位相差に応答して、経路１２０及び１２２の遅延要素１３０及び１３２に並列に印加されるＤＣ制御電圧を導出する。（１）遅延要素１３０、バッファ１３４及び経路１３８と、（２）遅延要素１３２、バッファ１３６及び経路１４０との組み合わせのそれぞれは、Ｐ×１８０°の公称位相シフト（すなわち遅延時間）を有する。回路１２８のＤＣ出力の振幅は、要素１３０及び１３２の遅延時間を細かく制御する。遅延要素１３０及び１３２はそれぞれ、適用されるクロック波を整形し、かつ増幅するバッファ（すなわちドライバ）１３４及び１３６にクロック波を加える。バッファ１３４は、図５に経路１３８として示される、集積回路チップ８０上に形成されるワイヤに、整形され、かつ増幅されたクロック波を供給する。
【００５４】
図５に示される状況では、経路１３８は、集積回路チップ８０の各辺８１、８２及び８３の長さより、やや短い長さを有する。別の状況では、経路１３８は、集積回路チップ上の隣接するクロックノード間の、より短い距離（例えば５０００μｍ）に概ね等しい、かなり短い長さを有する場合もある。
【００５５】
経路１３８の端部に伝搬するクロック波は、隣接するクロックノード９２の入力端子１２３に、かつ経路１４０を形成するワイヤに並列に流れる。経路１４０のワイヤは、経路１３８のワイヤと厳密に一致する。なぜならワイヤは、長さ、断面積、形状及びクロスオーバのような厳密に同じ特性を有するためである。経路１４０のワイヤを通って伝搬した後、クロック波は、電圧制御式遅延要素１３２に流れ、その後バッファ１３６が駆動される。
【００５６】
クロックノード９１のクロック入力とクロック出力との間のＰ×１８０°位相遅延のため、及び経路１２０に沿ったノード間結合回路９６の入力１２６と出力１２３との間の１８０°位相遅延のため、ノード９２に適用されるような、ノード間結合回路９６の出力端子１２３のクロック波は、クロック源８６がクロックノード９１に加えるクロック波と同相になる。これは、全てのクロックノードに適用されるクロック波が全て互いに同相になるか、或いは３６０°の整数倍だけ互いから位相をずらされるように、クロックノード９１〜９４、ノード間結合回路９６、９８及び１００の全てに適用されるクロック波にも当てはまる。
【００５７】
経路１２０及び１２２の双方が、それらに供給されるクロック波に同じ位相遅延を導入するように、経路１２０内の回路及びワイヤは経路１２２内の回路及びワイヤと等しくされる。経路１２０及び１２２の厳密な位相遅延は、経路１３８及び１４０の公称遅延時間並びに遅延要素１３０及び１３２の公称遅延時間により、かつ位相検出器及びローパスフィルタ回路１２８のＤＣ出力電圧によって与えられる遅延要素１３０及び１３２の遅延時間の細かい制御により、制御される。
【００５８】
経路１３８及び１４０のワイヤは、チップ３０上で互いに物理的に非常に接近しており、クロックノード９１と９２との間の経路のうちの大部分の長さを占有する。とりわけ、チップ上で長距離に渡ってワイヤを整合させることは、能動回路素子を整合させるのに比べて、非常に容易である。さらに、小面積（数百μｍ2）において能動回路素子を整合させることは、大規模チップ（例えば、一辺が２０，０００μｍ）の面積に渡って整合させることよりも非常に簡単である。チップ８０に含まれるクロック回路の能動素子は、図４及び図５の遅延要素、バッファ及びゲータ回路、位相検出器及びローパスフィルタ回路、バッファである。受動素子は、能動素子を接続するワイヤであり、特に経路１３８及び１４０内のワイヤである。遅延要素１３０及び１３２並びにバッファ１３４及び１３６内の能動素子は、経路長のうちの非常に小さな割合しか占有しない。これらの特性は、低いスキューに関連する上記の整合特性を高い度合で実現し、それによって、チップ３０上の集積回路は低いスキューを有することができる。
【００５９】
図３の回路は、特に（１）クロックノード９１〜９４のそれぞれが局所化した位相制御帰還装置を有し、（２）各ノード間結合回路９６、９８及び１００が、別個の位相制御帰還装置を有し、（３）整合したワイヤが長距離に渡って経路１３８及び１４０内で用いられ、（４）長距離に渡って遅延要素１３０、１３３、１３４及び１３６内の能動素子を整合させる必要がないため、非常に小さなクロックスキューを有する。
【００６０】
しかしながら、ある量のクロックスキューは存在するため、最初の製造直後、及び実際の使用中に幾度か、クロックスキュー品質、すなわちチップ８０上の最も離れたノードから導出されるクロック波のスキュー量を求めることが望ましい。
【００６１】
最後に、チップ８０は、ノード９４がチップ８０上の他のノードよりノード９１から離れて隔置されるように、チップ８０上で互いにはす向かいの位置関係になっているクロックノード９１と９４との間に接続される経路１４２を含む。経路１４２は、クロックノード９４の出力クロック波に応答するノード間結合回路１４４を含む。ノード９４の出力クロック波は、ノード間結合回路１００がクロックノード９４に適用するクロック波の位相から１８０°×Ｑだけずらされた位相を有する。ただしＱは整数である。経路の長さは別にして、ノード間結合回路１４４は、ノード間結合回路９６、９８及び１００と同じように構成される。
【００６２】
ノード間結合回路１４４の入力は、クロックノード９４に非常に接近している。ノード間結合回路１４４の出力は、クロックノード１４６に非常に接近している。
【００６３】
ノード間結合回路１４４は、クロックノード９１に空間的に接近して配置されるクロックノード１４６にクロック波を供給する。クロックノード１４６は、クロックノード９１〜９４及び１４６の全ての出力が同相になるように、クロックノード９１〜９４のそれぞれと同じように構成される。
【００６４】
クロックノード１４６は、クロックノード９１によって導出されるクロック波に応答する第２の入力を有する、位相検出器及びローパスフィルタ回路１４８の１つの入力にクロック波を供給する。位相検出器及びローパスフィルタ回路１４８は、クロックノード１４６及びクロックノード９１の出力端子間に空間的に配置される。位相検出器及びローパスフィルタ回路１４８は、それに供給されるクロック波の位相変位に応答して、ＤＣ電圧を導出する。位相検出器及びローパスフィルタ回路１４８が導出するＤＣ電圧の大きさは、集積回路チップ８０上で最も離れて隔置されるクロックノード９１と９４との間にクロックスキューの適度の量を与える。位相検出器及びローパスフィルタ回路１４８は、適切な端子（図示せず）を介して、集積回路チップ８０に接続される外部回路にＤＣ信号を供給する。位相検出器及びローパスフィルタが供給するＤＣ信号は、チップ８０上のクロック回路の適度のクロックスキュー品質を与える。
【００６５】
クロックスキュー品質を決定するための代替の装置は、クロックノード１４６を排除し、クロックノード９１のクロック波出力端子と、クロックノード９１のクロック出力に直接接続されているような図３に示される位相検出器及びローパスフィルタ回路１４８の入力との間に、回路１４４に類似のノード間結合回路を接続することである。
【００６６】
本発明の特定の実施形態が図示及び説明されてきたが、特許請求の範囲に定義されるような、本発明の真の思想及び範囲から逸脱することなく、上記の実施形態の細部に変更を加えることができることは明らかであろう。
【００６７】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．集積回路チップ（32）上にあり、クロック波源（36）に応答するように適合され、クロック波をその集積回路チップ（32）上の多数の負荷に供給するためのクロック回路であって、
前記チップ上の種々の位置にあるいくつかのクロックノード回路（91〜94）であって、各クロックノード回路が、（ａ）クロック波入力（ＣＬＫIN）と、（ｂ）クロック波出力（ＣＬＫOUT）と、（ｃ）前記クロック波入力及び前記クロック波出力におけるクロック波間の所定の位相関係を維持するための装置（102、104、108、112、116）とを含み、前記ノード回路のうちの１つの前記クロック波入力が、前記クロック波源のクロック波に応答するように適合されて接続される、いくつかのクロックノード回路（91〜94）と、
隣接するクロックノードの前記クロック波出力と前記クロック波入力との間に接続されるクロック結合回路（96、98、100）であって、そのクロック結合回路が、前記隣接するクロックノードの前記クロック波出力と前記クロック波入力との間で所定の位相関係を維持するために配置される、クロック結合回路（96、98、100）とからなり、
（ａ）前記クロックノード回路、及び（ｂ）前記クロック結合回路の少なくとも１つは、帰還装置を含む構成（102、104、108、112、116或いは128、130、132）を有し、その帰還装置のそれぞれが、前記構成に供給される、及び前記構成から導出されるクロック波の相対位相を制御するために配置される、クロック回路。
２．集積回路チップ（32）上にあり、クロック波源（36）に応答するように適合され、クロック波をその集積回路チップ（32）上の多数の負荷に供給するためのクロック回路であって、
前記チップ上の種々の位置にあるいくつかのクロックノード（91〜94）であって、各クロックノードが、（ａ）クロック波入力（ＣＬＫIN）と、（ｂ）クロック波出力（ＣＬＫOUT）と、（ｃ）前記クロック波入力及び前記クロック波出力におけるクロック波間の所定の位相関係を維持するための装置とを含む、いくつかのクロックノード（91〜94）と、
隣接するクロックノードの前記クロック波出力と前記クロック波入力との間に接続されるクロック結合回路（96、98、100）であって、そのクロック結合回路が、前記隣接するクロックノードの前記出力と前記入力におけるクロック波間の所定の位相関係を維持するために配置される、クロック結合回路（96、98、100）と、
（ａ）空間的に離間したノードにおいてクロック波の相対位相を比較し、（ｂ）チップクロック回路のクロックスキュー品質を示す信号を導出するために、前記チップ上の空間的に離間したクロックノードにおいてクロック波に応答するように接続される回路（144、146、148）とを含む、クロック回路。
３．前記信号を導出する回路が、（ａ）前記クロックノードのうちの１つの付加的なクロックノード（146）と、（ｂ）第１のノードのクロック波に応答するように接続されるクロック波入力端子を有する、前記結合回路のうちの１つの付加的な結合回路（144）と、付加的な位相検出器（148）とを含み、前記クロックノードのうちの１つの付加的なクロックノードが、前記信号を導出する回路の前記１つの付加的な結合回路から導出されるクロック波に応答するように接続されるクロック入力を有し、前記位相検出器装置が、前記クロックスキュー品質の信号を導出するために、第２のノードのクロック波と、前記付加的なノードのクロック波出力とに応答するように接続される、上記２に記載のクロック回路。
４．前記信号を導出する回路が、（ａ）１つのノードから、任意の他のノードより空間的にさらに離れて離間したノードにおいて、クロック波に応答するように接続されたクロック波入力を有する別個の回路の１つと、（ｂ）前記１つの別個の回路から導出されるクロック波に応答するように接続されるクロック入力を有する前記クロックノードのうちの第２のノードと、（ｃ）前記クロックスキュー品質の信号を導出するために、前記第１のノードのクロック波と、前記第２のノードの前記クロック波出力とに応答するように接続される位相検出器装置とを含む、上記２又は３に記載のクロック回路。
５．集積回路チップ（32又は80）上に位置し、クロック波源（36或いは68）に応答するように適合され、集積回路チップ（32又は80）上の多数の負荷にクロック波を供給するためのクロック回路であって、前記チップの種々の領域にクロック波を結合するために配置された前記クロック回路が、
第１のクロック波に応答するように接続するための第１の端子（38及び78又は126を駆動する）と、出力クロック波を導出するための第２の端子（76又は125の出力）と、中間クロック波を導出するための第３の端子（58又は123の出力）と、前記第１及び前記第２の端子が互いに空間的に比較的接近しており、前記第３の端子が前記第１及び前記第２の端子から空間的に離れていることと、前記第１の端子と前記第３の端子との間にクロック波用の第１の経路（41、42又は138）と、前記第２の端子と前記第３の端子との間にクロック波用の第２の経路（43、44又は140）と、前記第１の端子と前記第２の端子におけるクロック波間の遅延時間を示す信号を導出するための回路（78又は128）とを含み、
前記経路のそれぞれが、特定の経路内を伝搬するクロック波用の信号制御式遅延要素（48、56、64、74又は130、132）を含み、前記経路及び前記遅延要素の長さが、前記第１及び前記第２の端子のクロック波間に所定の遅延時間があるように、前記信号に応答するように接続される、クロック回路。
６．前記第１の経路が、所定のクロック波周波数の半サイクルの整数倍に実質的に対応するクロック波遅延時間を導入し、前記第２の経路が、前記所定のクロック波周波数の半サイクルの整数倍に実質的に対応するクロック波遅延時間を導入する、上記５に記載のクロック回路。
７．前記第１の経路がＮ個のセグメントを含み、各セグメントが前記チップ上の種々の空間領域間に延在し、かつ（ａ）前記信号制御式遅延要素の１つと、（ｂ）前記クロック波がＭＰ／２Ｎだけ遅延するように前記セグメント内を伝搬できるようにするクロック波遅延時間とを含み、ここでＰが前記クロック波の１クロックサイクルの持続時間であり、Ｍが整数である、上記５又は６に記載のクロック回路。
８．前記チップが結合回路のいくつかの装置を含み、結合回路の各装置が、前記チップのうちの異なる部分を占有し、前記クロック結合回路の装置の少なくとも１つは、前記クロック波源が前記チップ上のクロック回路に接続される、前記チップ上の領域に非常に接近した端子におけるクロック波によって駆動され、前記クロック結合回路装置の少なくとも別の１つは、前記クロック波源が前記チップ上のクロック回路に接続される、前記チップ上の前記領域から離れた端子におけるクロック波によって駆動され、前記クロック結合回路装置の前記少なくとも別の１つは、前記クロック波源が前記チップ上のクロック回路に接続される、前記チップ上の前記領域に非常に接近した端子を駆動する前記クロック波に対するクロック帰還回路を有さない、上記５乃至７のいずれかに記載のクロック回路。
９．前記クロック結合回路装置のそれぞれは、第１のノードが前記第１の端子にクロック波を供給するように配置され、かつ前記第３の端子が第２のノードにクロック波を供給するように配置されるように、前記第１の端子と前記第３の端子とにそれぞれ接続される第１及び第２の隔置されたクロックノードを含み、各クロックノードが、（ａ）クロック波入力と、（ｂ）クロック波出力と、（ｃ）特定のノードの前記クロック波入力及びクロック波出力におけるクロック波間の所定の位相関係を維持するための帰還回路とを含み、前記ノードのうちの１つの前記クロック波入力が、前記クロック波源の前記クロック波に接続されるように適合される、上記５乃至８のいずれかに記載のクロック回路。
１０．前記第１及び第２の経路（120、122）は互いに接近していて、前記チップの限定された部分上にのみ延在し、前記第１の経路が、前記第１の端子と前記第３の端子との間の距離に実質的に等しい長さを有する延長されたワイヤ（138）を含み、前記第２の経路が、前記第２の端子と前記第３の端子との間の距離に実質的に等しい長さを有する延長されたワイヤ（140）を含み、前記延長されたワイヤの物理的な特性及び位置は、前記延長されたワイヤがその内部を伝搬するクロック波に対して同じ電気的特性を有するようになされ、前記ノードのそれぞれの前記クロック波出力が、前記ノード内の前記帰還回路を除く開ループ接続と、前記第１及び前記第２の経路の遅延要素に関連する帰還回路とを有する、上記５乃至９のいずれかに記載のクロック回路。
【００６８】
【発明の効果】
上記のように本発明に従えば、新規の改善された集積回路のクロック分配回路を実現することができ、その回路においては、集積回路チップ上の本質的に異なる位置で導出されたクロック波が、実質的に同じ位相、或いは予測可能な安定した位相差を有することができる。またその回路は特に、高いクロック周波数で動作する比較的大規模な集積回路で用いるように適合され、時間及び／または空間の関数としての半導体処理、並びに温度及び電圧変動の影響が最小限にされる。またその回路によれば、互いに厳密に同期した、いくつかの位相を有するクロック波が、集積回路チップ上の概ね同じ位置において導出される。さらに位相検出回路とそれによって制御される遅延要素との間のワイヤの長さを最小限にすることができる。
【図面の簡単な説明】
【図１】従来技術の集積回路の開ループ平衡型クロック分配ネットワークのブロック図である。
【図２】本発明の一実施形態による集積回路の閉ループクロック分配ネットワークのブロック図である。
【図３】適度のクロックスキュー品質を導出するための回路を組み合わせた、本発明の好適な実施形態によるクロック分配ネットワークを示すブロック図である。
【図４】図３に示される回路に含まれる１つのクロックノードにおける回路のブロック図である。
【図５】図３のノード間結合回路に含まれる回路のブロック図である。
【符号の説明】
32、80  集積回路チップ
36、86  クロック波源
41〜44、138、140  経路
48、56、64、74、102、108、112、116、130、132  電圧制御式遅延要素
78、104、128、148  位相検出器及びローパスフィルタ回路
91〜94、146  クロックノード
96、98、100、144  ノード間結合回路
106、110、114、118  バッファ及びゲータ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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