(57)【特許請求の範囲】
【請求項１】
単結晶シリコン基板上に強誘電体メモリ（ＦＥＭ）ゲートユニットを有する強誘電体メモリセルを製造する方法であって、
前記単結晶シリコン基板に前記ＦＥＭゲートユニットのためのｎ−型の活性領域を形成する工程と、
該活性領域にｎ型のドーピング不純物を注入することにより、ｎ＋型の導電性チャネルであるソース接合領域およびドレイン接合領域を形成するとともに、前記ソース接合領域と前記ドレイン接合領域との間のｎ−型の導電性チャネルによって、前記活性領域上のＦＥＭゲートユニットのためのゲート領域を形成する工程と、
該ゲート領域上に、下側金属層、強誘電体（ＦＥ）層および上側金属層を順次堆積して、ＦＥＭゲートユニットを、前記ソース接合領域および前記ドレイン接合領域のエッジから５０ｎｍ〜３００ｎｍの範囲の距離「Ｄ」だけそれぞれ離して形成する工程と、
次いで、前記基板および前記ＦＥＭゲートユニットを５００℃から１１００℃の温度でアニールすることによって、前記下側金属層から前記ゲート領域へと金属イオンを拡散させて該ゲート領域の上部に導電性チャネル層である金属珪化物層を形成する工程と、
次いで、前記ソース接合領域および前記ドレイン接合領域上、前記ＦＥＭゲートユニット上および前記基板上に絶縁層を設ける工程と、
該絶縁層を通って前記ソース接合領域、前記ドレイン接合領域および前記ＦＥＭゲートユニットにそれぞれ電気的に接触する、ソース電極、ドレイン電極およびゲート電極を形成する工程と、
を包含する方法。
【請求項２】
単結晶シリコン基板上に強誘電体メモリ（ＦＥＭ）ゲートユニットを有する強誘電体メモリセルを製造する方法であって、
前記単結晶シリコン基板に前記ＦＥＭゲートユニットのためのｎ−型の活性領域を形成する工程と、
該活性領域にｎ型のドーピング不純物を注入することにより、ｎ＋型の導電性チャネルであるソース接合領域およびドレイン接合領域を形成するとともに、前記ソース接合領域と前記ドレイン接合領域との間のｎ−型の導電性チャネルによって、前記活性領域上のＦＥＭゲートユニットのためのゲート領域を形成する工程と、
該ゲート領域に、ＢおよびＢＦ2からなる群から選択されたドーピング不純物を、それぞれ３ｋｅＶ〜５ｋｅＶの範囲のエネルギーおよび３０ｋｅＶ〜５０ｋｅＶの範囲のエネルギーで、１×１０11ｃｍ-2〜１×１０13ｃｍ-2のドーズ量だけ注入することによって、導電性チャネル前駆体層を形成する工程と、
該導電性チャネル前駆体層をアニーリングして障壁構造を形成する工程と、
前記障壁構造上に、下側金属層、強誘電体（ＦＥ）層および上側金属層を順次堆積して、ＦＥＭゲートユニットを、前記ソース接合領域および前記ドレイン接合領域のエッジから５０ｎｍ〜３００ｎｍの範囲の距離「Ｄ」だけそれぞれ離して形成する工程と、
次いで、前記ソース接合領域および前記ドレイン接合領域上、前記ＦＥＭゲートユニット上および前記基板上に絶縁層を設ける工程と、
該絶縁層を通って前記ソース接合領域、前記ドレイン接合領域および前記ＦＥＭゲートユニットにそれぞれ電気的に接触する、ソース電極、ドレイン電極およびゲート電極を形成する工程と、
を含む、方法。
【請求項３】
前記ＦＥＭゲートユニットを形成する工程が、厚さが２０ｎｍ〜１００ｎｍであり、Ｐｔからなる下側金属層を堆積することと、厚さが１００ｎｍ〜４００ｎｍであり、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料からなる強誘電体（ＦＥ）層を堆積することと、厚さが２０ｎｍ〜２００ｎｍであり、Ｐｔ、ＩｒおよびＰｔ／Ｉｒ合金からなる群から選択される材料からなる上側金属層を堆積することと、を含む、請求項１または２に記載の方法。
【請求項４】
前記ソース接合領域と前記ドレイン接合領域を形成する工程が、４０ｋｅＶ〜７０ｋｅＶのエネルギーで注入されるＡｓ、および３０ｋｅＶ〜６０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを前記活性領域にドーピングすることを含んでおり、該イオンが、２×１０15ｃｍ-2〜５×１０15ｃｍ-2の範囲のドーズ量を有している、請求項１または２に記載の方法。
【請求項５】
前記絶縁層がＴｉＯx層である、請求項１または２に記載の方法。
【請求項６】
単結晶シリコン基板上に強誘電体メモリ（ＦＥＭ）ゲートユニットを有する強誘電体メモリセルを製造する方法であって、
前記単結晶シリコン基板に前記ＦＥＭゲートユニットのためのｎ−型の活性領域を形成し、かつ、エッチングによって隣接する活性領域の周囲の絶縁性境界を形成する工程と、
該活性領域にｎ型のドーピング不純物を注入することにより、ｎ＋型の導電性チャネルであるソース接合領域およびドレイン接合領域を形成するとともに、該ソース接合領域と該ドレイン接合領域との間に、該活性領域上のＦＥＭゲートユニットのためのゲート領域を形成する工程と、
該ゲート領域上に、厚さが２０ｎｍ〜１００ｎｍであり、Ｐｔ、ＩｒおよびＰｔ／Ｉｒ合金からなる群から選択される材料からなる下側金属層と、厚さが１００ｎｍ〜４００ｎｍであり、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料からなる強誘電体（ＦＥ）層と、厚さが２０ｎｍ〜２００ｎｍであり、Ｐｔ、ＩｒおよびＰｔ／Ｉｒ合金からなる群から選択される材料からなる上側金属層とを順次堆積して、ＦＥＭゲートユニットを、前記ソース接合領域および前記ドレイン接合領域のエッジから５０ｎｍ〜３００ｎｍの範囲の距離「Ｄ」だけそれぞれ離して形成する工程と、
次いで、前記基板および前記ＦＥＭゲートユニットを５００℃から１１００℃の温度でアニールすることによって、前記下側金属層から前記ゲート領域へと金属イオンを拡散させて該ゲート領域の上部に導電性チャネル層である金属珪化物層を形成する工程と、
を含む、方法。
【請求項７】
単結晶シリコン基板上に強誘電体メモリ（ＦＥＭ）ゲートユニットを有する強誘電体メモリセルを製造する方法であって、
前記単結晶シリコン基板に前記ＦＥＭゲートユニットのためのｎ−型の活性領域を形成し、かつ、エッチングによって隣接する活性領域の周囲の絶縁性境界を形成する工程と、
該活性領域にドーピング不純物を注入することにより、ｎ＋型の導電性チャネルであるソース接合領域およびドレイン接合領域を形成するとともに、該ソース接合領域と該ドレイン接合領域との間に、該活性領域上のＦＥＭゲートユニットのためのゲート領域を形成する工程と、
該ゲート領域に、ＢおよびＢＦ2からなる群から選択されたドーピング不純物を、それぞれ３ｋｅＶ〜１０ｋｅＶの範囲のエネルギーおよび１５ｋｅＶ〜５０ｋｅＶの範囲のエネルギーで、１×１０11ｃｍ-2〜１×１０13ｃｍ-2のドーズ量だけ注入することによって、該導電性チャネル前駆体を形成する工程と、
該導電性チャネル前駆体層をアニーリングして障壁構造を形成する工程と、
前記障壁構造上に、厚さが２０ｎｍ〜１００ｎｍであり、Ｐｔ、ＩｒおよびＰｔ／Ｉｒ合金からなる群から選択される材料からなる下側金属層と、厚さが１００ｎｍ〜４００ｎｍであり、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料からなる強誘電体（ＦＥ）層と、厚さが２０ｎｍ〜２００ｎｍであり、Ｐｔ、ＩｒおよびＰｔ／Ｉｒ合金からなる群から選択される材料からなる上側金属層とを順次堆積して、ＦＥＭゲートユニットを、前記ソース接合領域および前記ドレイン接合領域のエッジから５０ｎｍ〜３００ｎｍの範囲の距離「Ｄ」だけそれぞれ離して形成する工程と、
を含む、方法。
【請求項８】
前記ソース接合領域およびドレイン接合領域を形成する工程が、４０ｋｅＶ〜７０ｋｅＶのエネルギーで注入されるＡｓ、および３０ｋｅＶ〜６０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを前記活性領域にドーピングすることを含んでおり、該イオンが、２×１０15ｃｍ-2〜５×１０15ｃｍ-2の範囲のドーズ量を有している、請求項６または７に記載の方法。
【請求項９】
前記ＦＥＭゲートユニット上にＴｉＯx層を堆積する工程をさらに含む、請求項６または７に記載の方法。
【請求項１０】
強誘電体メモリ（ＦＥＭ）セルであって、
ｎ−型の活性領域をその内部に有する単結晶シリコン基板と、
該活性領域内にｎ型のドーピング不純物がドーピングされることによって形成された一対のｎ＋型の導電性チャネルであるソース接合領域およびドレイン接合領域と、
前記活性領域内において該ソース接合領域と該ドレイン接合領域との間に位置し、ドーピング不純物がドーピングされることによって形成されたｎ−型の導電性チャネルのゲート領域と、
該ゲート領域上に、下側金属層、強誘電体（ＦＥ）層および上側金属層とが順次積層されて形成されており、前記ソース接合領域および前記ドレイン接合領域のエッジから５０ｎｍ〜３００ｎｍの範囲の距離「Ｄ」だけ離れて設けられたＦＥＭゲートユニットと、
上側表面を有し、前記ソース接合領域および前記ドレイン接合領域上、前記ＦＥＭゲートユニット上および前記基板上に設けられた絶縁層と、
それぞれが、該絶縁層を通って前記ソース接合領域、前記ドレイン接合領域および前記ＦＥＭゲートユニットに電気的に接触する、ソース電極、ドレイン電極およびゲート電極と、を備え、
前記ゲート領域の上部に、前記ＦＥＭゲートユニットの前記下側電極から拡散された金属イオンによって形成された金属珪化物層が設けられている、強誘電体メモリセル。
【請求項１１】
強誘電体メモリ（ＦＥＭ）セルであって、
ｎ−型の活性領域をその内部に有する単結晶シリコン基板と、
該活性領域内にｎ型のドーピング不純物がドーピングされることによって形成された一対のｎ＋型の導電性チャネルであるソース接合領域およびドレイン接合領域と、
前記活性領域内において該ソース接合領域と該ドレイン接合領域との間に位置し、ドーピング不純物がドーピングされることによって形成されたｎ−型の導電性チャネルのゲート領域と、
該ゲート領域上に、下側金属層、強誘電体（ＦＥ）層および上側金属層とが順次積層されて形成されており、前記ソース接合領域および前記ドレイン接合領域のエッジから５０ｎｍ〜３００ｎｍの範囲の距離「Ｄ」だけ離れて設けられたＦＥＭゲートユニットと、
上側表面を有し、前記ソース接合領域および前記ドレイン接合領域上、前記ＦＥＭゲートユニット上および前記基板上に設けられた絶縁層と、
それぞれが、該絶縁層を通って前記ソース接合領域、前記ドレイン接合領域および前記ＦＥＭゲートユニットに電気的に接触する、ソース電極、ドレイン電極およびゲート電極と、を備え、
前記ゲート領域の上部に、障壁構造が形成されており、該障壁構造が、前記ゲート領域に、ＢおよびＢＦ2からなる群から選択されたドーピング不純物を、それぞれ３ｋｅＶ〜５ｋｅＶの範囲のエネルギーおよび３０ｋｅＶ〜５０ｋｅＶの範囲のエネルギーで、１×１０11ｃｍ-2〜１×１０13ｃｍ-2のドーズ量だけ注入してアニーリングすることによって形成されている、強誘電体メモリセル。
【請求項１２】
前記ＦＥＭゲートユニットが、厚さが２０ｎｍ〜１００ｎｍであり、Ｐｔからなる下側金属層と、厚さが１００ｎｍ〜４００ｎｍであり、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料からなる強誘電体（ＦＥ）層と、厚さが２０ｎｍ〜２００ｎｍであり、Ｐｔ、ＩｒおよびＰｔ／Ｉｒ合金からなる群から選択される材料からなる上側金属層と、を備えている、請求項１０または１１に記載の強誘電体メモリセル。
【請求項１３】
前記ソース接合領域およびドレイン接合領域が、４０ｋｅＶ〜７０ｋｅＶのエネルギーで注入されるＡｓ、および３０ｋｅＶ〜６０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを含んでおり、該イオンが、２×１０15ｃｍ-2〜５×１０15ｃｍ-2の範囲のドーズ量を有する、請求項１０または１１に記載の強誘電体メモリセル。
【請求項１４】
シリコン基板上に形成されたＭＯＳトランジスタと強誘電性メモリ（ＦＥＭ）セルとを有する半導体構造を製造する方法であって、
前記シリコン基板上に、ｎ型のドーピング不純物のドーピングによってｎ−型の導電性チャネルである活性領域を形成する工程と、
前記活性領域内にｐ型のドーピング不純物をドーピングすることによって、前記ｎ−型の導電性チャネルであるチャネル領域にて挟まれたｐ−型の導電性チャネルを形成する工程と、
該ｐ−型の導電性チャネル上にＭＯＳトランジスタを形成する工程と、
該ＭＯＳトランジスタを覆うトランジスタ絶縁層を形成する工程と、
前記各チャネル領域の両側の前記活性領域に、ｎ型のドーピング不純物をドーピングすることによって、それぞれがｎ＋型の導電性チャネルであるソース接合領域およびドレイン接合領域を形成する工程と、
前記ｐ−型の導電性チャネルの両側に隣接する前記各チャネル領域のそれぞれの上に、下側金属層と強誘電体（ＦＥ）層と上側金属層とを順次堆積したＦＥＭゲートユニットを、前記ソース接合領域およびドレイン接合領域から５０ｎｍ〜３００ｎｍの距離「Ｄ」だけ離して形成する工程と、
前記ソース接合領域および前記ドレイン接合領域と前記チャネル領域と前記ＭＯＳトランジスタと前記ＦＥＭゲートユニットとを覆う被覆絶縁層を形成する工程と、
該被覆絶縁層を通って前記ソース接合領域、前記ドレイン接合領域および前記ＦＥＭゲートユニットにそれぞれ電気的に接触する、ソース電極、ドレイン電極およびゲート電極を形成する工程と、を包含し、
前記ｐ−型の導電性チャネルを形成する工程は、ＢまたはＢＦ2からなる群から選択されるドーピング不純物を、それぞれ３ｋｅＶ〜１０ｋｅＶまたは１５ｋｅＶ〜５０ｋｅＶの範囲のエネルギーで、前記活性領域内に１×１０11ｃｍ-2〜１×１０13ｃｍ-2のドーズ量で注入した後に５００℃〜１１００℃の温度でアニールして、ＢまたはＢＦ2イオンを前記ゲート領域へ拡散させるようになっている、方法。
【請求項１５】
シリコン基板上に形成されたＭＯＳトランジスタと強誘電性メモリ（ＦＥＭ）セルとを有する半導体構造を製造する方法であって、
前記シリコン基板上に、ｎ型のドーピング不純物のドーピングによってｎ−型の導電性チャネルである活性領域を形成する工程と、
前記活性領域内にｐ型のドーピング不純物をドーピングすることによって、前記ｎ−型の導電性チャネルであるチャネル領域にて挟まれたｐ−型の導電性チャネルを形成する工程と、
前記各チャネル領域の両側の前記活性領域に、ｎ型のドーピング不純物をドーピングすることによって、それぞれがｎ＋型の導電性チャネルであるソース接合領域およびドレイン接合領域を形成する工程と、
前記ｐ−型の導電性チャネル上にＭＯＳトランジスタを形成するとともに、前記ｐ−型の導電性チャネルの両側に位置する前記各チャネル領域の少なくとも一方の上に、下側金属層と強誘電体（ＦＥ）層と上側金属層とを順次堆積したＦＥＭゲートユニットを、隣接する前記ソース接合領域またはドレイン接合領域から５０ｎｍ〜３００ｎｍの距離「Ｄ」だけ離して形成する工程と、
前記ＭＯＳトランジスタと前記ＦＥＭゲートユニットとの間にトランジスタ絶縁層を形成する工程と、
前記ソース接合領域および前記ドレイン接合領域と前記チャネル領域と前記ＭＯＳトランジスタと前記ＦＥＭゲートユニットとを覆う被覆絶縁層を形成する工程と、
該被覆絶縁層を通って前記ソース接合領域、前記ドレイン接合領域および前記ＦＥＭゲートユニットにそれぞれ電気的に接触する、ソース電極、ドレイン電極およびゲート電極を形成する工程と、を包含し、
前記ｐ−型の導電性チャネルを形成する工程は、ＢまたはＢＦ2からなる群から選択されるドーピング不純物を、それぞれ３ｋｅＶ〜１０ｋｅＶまたは１５ｋｅＶ〜５０ｋｅＶの範囲のエネルギーで、前記活性領域内に１×１０11ｃｍ-2〜１×１０13ｃｍ-2のドーズ量で注入した後に５００℃〜１１００℃の温度でアニールして、ＢまたはＢＦ2イオンを前記ゲート領域へ拡散させるようになっている、方法。
【請求項１６】
前記ＦＥＭゲートユニットを形成する工程は、２０ｎｍ〜１００ｎｍの厚さを有するＰｔ、Ｉｒ、ＩｒＯ2、およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる下側金属層を堆積することと、５０ｎｍ〜４００ｎｍの厚さを有するＰｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料よりなる強誘電体（ＦＥ）層を堆積することと、２０ｎｍ〜２００ｎｍの厚さを有するＰｔ、Ｉｒ、ＩｒＯ2、およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる上側金属層を堆積することとを包含する、請求項１４または１５に記載の半導体構造を製造する方法。
【請求項１７】
前記ソース接合領域およびドレイン接合領域を形成する工程は、４０ｋｅＶ〜７０ｋｅＶのエネルギーで注入されるＡｓおよび３０ｋｅＶ〜６０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンによりドーピングすることを包含し、該イオンは１×１０15ｃｍ-2〜５×１０15ｃｍ-2の範囲のドーズ量を有する、請求項１４または１５に記載の半導体構造を製造する方法。
【請求項１８】
前記被覆絶縁層を形成する工程は、ＴｉＯxおよびＳｉ3Ｎ4からなる群から選択される絶縁性材料の層を堆積することを包含する、請求項１４または１５に記載の半導体構造を製造する方法。
【請求項１９】
前記ＦＥＭゲートユニットを形成する工程は、前記トランジスタ絶縁層の上に該ＦＥＭゲートユニットを形成することを包含する、請求項１４に記載の半導体構造を製造する方法。
【請求項２０】
シリコン基板上に形成されたＭＯＳトランジスタと強誘電性メモリ（ＦＥＭ）セルとを有する半導体構造を製造する方法であって、
前記シリコン基板上に活性領域を形成して、これによりｎ−型の導電性チャネルを形成する工程と、
前記ｎ−型の導電性チャネル内にｐ型のドーピング不純物をドーピングし、これによりｐ−型の導電性チャネルを形成する工程と、
該ｐ−型の導電性チャネル上にＭＯＳトランジスタを形成する工程と、
前記ｎ−型の該導電性チャネルの少なくとも一部の上に、２０ｎｍ〜１００ｎｍの厚さを有するＰｔ、Ｉｒ、ＩｒＯ2、およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる下側金属層と、５０ｎｍ〜４００ｎｍの厚さを有するＰｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料よりなる強誘電体（ＦＥ）層と、２０ｎｍ〜２００ｎｍの厚さを有するＰｔ、Ｉｒ、ＩｒＯ2、およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる上側金属層とを順次堆積して、ＦＥＭゲートユニットを形成する工程と、を包含し、
前記ｐ−型の導電性チャネルを形成する工程は、ＢまたはＢＦ2からなる群から選択されるドーピング不純物を、それぞれ３ｋｅＶ〜１０ｋｅＶまたは１５ｋｅＶ〜５０ｋｅＶの範囲のエネルギーで素子領域内に１×１０11ｃｍ-2〜１×１０13ｃｍ-2のドーズ量で注入した後に５００℃〜１１００℃の温度でアニールして、ＢまたはＢＦ2イオンを前記ｎ−型の導電性チャネルへ拡散させるようになっている、半導体構造を製造する方法。
【請求項２１】
前記ｐ−型の導電性チャネルを形成する工程の後に、該ｐ−型の導電性チャネルの両側の前記ｎ−型の導電性チャネルに、４０ｋｅＶ〜７０ｋｅＶのエネルギーで注入されるＡｓおよび３０ｋｅＶ〜６０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを、１×１０15ｃｍ-2〜５×１０１５ｃｍ-2の範囲のドーズ量でドーピングする工程をさらに有する、請求項２０に記載の半導体構造を形成する半導体構造を製造する方法。
【請求項２２】
前記ＦＥＭゲートユニットを形成する工程は、前記ＭＯＳトランジスタの上にトランジスタ絶縁層を堆積することと、続いて該トランジスタ絶縁層の上に該ＦＥＭゲートユニットを形成することとを包含する、請求項２０に記載の半導体構造を製造する方法。
【請求項２３】
前記ＦＥＭゲートユニットを形成する工程は、前記ＭＯＳトランジスタに対して横方向に並んで該ＦＥＭゲートユニットを形成することと、続いて該ＭＯＳトランジスタおよび該ＦＥＭゲートユニットを覆ってトランジスタ絶縁層を堆積することととを包含する、請求項２０に記載の半導体構造を製造する方法。
【請求項２４】
ｎ型のドーピング不純物のドーピングによって形成されたｎ−型の導電性チャネルである活性領域を内部に含むシリコン基板と、
ｐ型のドーピング不純物のドーピングによって該活性領域内に形成されたｐ−型の導電性チャネルと、
該ｐ−型の導電性チャネルの両側に位置し、それぞれがｎ型のドーピング不純物のドーピングによって形成されたｎ−型の導電性チャネルである一対のチャネル領域と、
前記各チャネル領域のそれぞれの外側に位置し、それぞれがｎ＋型の導電性チャネルであるソース接合領域およびドレイン接合領域と、
前記各チャネル領域の間の前記ｐ−型の導電性チャネルに設けられたＭＯＳトランジスタと、
前記一対のチャネル領域のそれぞれの上に少なくとも一部が位置しており、下側金属層と強誘電体（ＦＥ）層と上側金属層とが順次積層されて、前記ソース接合領域および前記ドレイン接合領域のエッジから５０ｎｍ〜３００ｎｍの距離「Ｄ」だけ離れて形成されたＦＥＭゲートユニットと、
前記ＭＯＳトランジスタと該ＦＥＭゲートユニットとの間に位置するトランジスタ絶縁層と、
前記ソース接合領域および前記ドレイン接合領域と前記各チャネル領域と前記ＭＯＳトランジスタと前記ＦＥＭゲートユニットとを覆って設けられた被覆絶縁層と、
それぞれが、該被覆絶縁層を通って前記ソース接合領域、前記ドレイン接合領域および前記ＦＥＭゲートユニットに電気的に接触する、ソース電極、ドレイン電極およびゲート電極と、を備え、
前記ｐ−型の導電性チャネルは、ＢおよびＢＦ2からなる群から選択されたイオンを、それぞれ３ｋｅＶ〜１０ｋｅＶまたは１５ｋｅＶ〜５０ｋｅＶの範囲のエネルギーであって、それぞれ、１×１０11ｃｍ-2〜１×１０13ｃｍ-2のドーズ量で注入された後に、５００℃〜１１００℃の温度でアニーリングすることによって形成されている、強誘電体メモリセル。
【請求項２５】
前記ＦＥＭゲートユニットは、２０ｎｍ〜１００ｎｍの厚さを有するＰｔよりなる下側金属層と、１００ｎｍ〜４００ｎｍの厚さを有するＰｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料よりなる強誘電体（ＦＥ）層と、２０ｎｍ〜２００ｎｍの厚さを有するＰｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる上側金属層とを含む、請求項２４に記載の強誘電体メモリセル。
【請求項２６】
前記ソース接合領域およびドレイン接合領域は、４０ｋｅＶ〜７０ｋｅＶのエネルギーで注入されるＡｓおよび３０ｋｅＶ〜６０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを含み、該イオンは１×１０15ｃｍ-2〜５×１０15ｃｍ-2の範囲のドーズ量を有する、請求項２４に記載の強誘電体メモリセル。
【請求項２７】
前記ＦＥＭゲートユニットは、前記ＭＯＳトランジスタ上に位置する、請求項２４に記載の強誘電体メモリセル。
【請求項２８】
前記ＭＯＳトランジスタおよび前記ＦＥＭゲートユニットは横並びに配置される、請求項２４に記載の強誘電体メモリセル。
【請求項２９】
シリコン基板上に強誘電体メモリ（ＦＥＭ）ゲートユニットを有する半導体構造を製造する方法であって、
前記シリコン基板に、ｎ型のドーピング不純物を注入することにより、ｎ−型の導電性チャネルの活性領域を形成する工程と、
前記活性領域内における前記ＦＥＭゲートユニットのためのゲート領域に、ｐ−型の導電性チャネルを形成するとともに、該ｐ−型の導電性チャネル上に、下側金属層、強誘電体（ＦＥ）層および上側金属層を順次堆積して、ＦＥＭゲートユニットを形成する工程と、
該ＦＥＭゲートユニットの側壁上に絶縁構造を堆積する工程と、
次いで、前記活性領域内における前記ゲート領域の両側にｎ型のドーピング不純物を注入して、ｎ＋型の導電性チャネルであるソース接合領域およびドレイン接合領域を、前記ＦＥＭゲートユニットから５０ｎｍ〜３００ｎｍの距離「Ｄ」だけ離して形成する工程と、
前記ソース接合領域および前記ドレイン接合領域、前記ＦＥＭゲートユニット、前記絶縁構造、および前記シリコン基板上に絶縁層を設ける工程と、
該絶縁層を通って前記ソース接合領域、前記ドレイン接合領域および前記ＦＥＭゲートユニットにそれぞれ電気的に接触する、ソース電極、ドレイン電極およびゲート電極を形成する工程と、を包含し、
前記ｐ−型の導電性チャネルは、前記ゲート領域の表面または前記ＦＥＭゲートユニットの前記下側金属層に、ＢおよびＢＦ2からなる群から選択されたドーピング不純物を、それぞれ３ｋｅＶ〜１０ｋｅＶの範囲のエネルギーおよび１５ｋｅＶ〜５０ｋｅＶの範囲のエネルギーで、１×１０11ｃｍ-2〜１×１０13ｃｍ-2のドーズ量だけ注入して５００℃〜１１００℃の温度でアニールして前記ゲート領域に拡散させることによって形成される、
半導体構造を製造する方法。
【請求項３０】
前記ｐ−型の導電性チャネルが、前記ソース接合領域および前記ドレイン接合領域のエッジから３００ｎｍ以下の距離「Ｃ」だけ離れて形成されている、請求項２９に記載の半導体構造を製造する方法。
【請求項３１】
前記ＦＥＭゲートユニットを堆積する工程が、２０ｎｍ〜１００ｎｍの厚さを有するＰｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる下側金属層を堆積することと、５０ｎｍ〜４００ｎｍの厚さを有するＰｂ（Ｚｒ、Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料よりなる強誘電体（ＦＥ）層を堆積することと、２０ｎｍ〜２００ｎｍの厚さを有するＰｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる上側金属層を堆積することと、を含む、請求項２９に記載の半導体構造を製造する方法。
【請求項３２】
前記ソース接合領域および前記ドレイン接合領域を形成する工程が、４０ｋｅＶ〜７０ｋｅＶのエネルギーで注入されるＡｓ、および３０ｋｅＶ〜６０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを前記活性領域にドーピングすることを含み、該イオンが、１×１０15ｃｍ-2〜５×１０15ｃｍ-2の範囲のドーズ量を有している、請求項２９に記載の半導体構造を製造する方法。
【請求項３３】
前記ＦＥＭゲートユニットの側壁上に絶縁構造を堆積する工程が、該ＦＥＭゲートユニットの上にＴｉＯxおよびＳｉ3Ｎ4からなる群から選択される絶縁性材料の層を堆積することを含む、請求項２９に記載の半導体構造を製造する方法。
【請求項３４】
シリコン基板上に強誘電体メモリ（ＦＥＭ）ゲートユニットを有する半導体構造を製造する方法であって、
前記シリコン基板に、ｎ型のドーピング不純物を注入することにより、ｎ−型の導電性チャネルの活性領域を形成する工程と、
前記活性領域内における前記ＦＥＭゲートユニットのためのゲート領域上に、２０ｎｍ〜１００ｎｍの厚さを有するＰｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる下側金属層を堆積する工程と、
該下側金属層に、ＢおよびＢＦ2からなる群から選択されたドーピング不純物を、それぞれ３ｋｅＶ〜１０ｋｅＶの範囲のエネルギーおよび１５ｋｅＶ〜５０ｋｅＶの範囲のエネルギーで、１×１０11ｃｍ-2〜１×１０13ｃｍ-2のドーズ量だけ注入して５００℃〜１１００℃の温度でアニールして前記ゲート領域に拡散させることによってｐ−型の導電性チャネルを形成する工程と、
前記下側金属層に、５０ｎｍ〜４００ｎｍの厚さを有するＰｂ（Ｚｒ、Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料よりなる強誘電体（ＦＥ）層と、２０ｎｍ〜２００ｎｍの厚さを有するＰｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる上側金属層とを堆積してＦＥＭゲートユニットを完成させる工程と、
該ＦＥＭゲートユニットの側壁上に絶縁構造を堆積する工程と、
次いで、前記活性領域内の前記ゲート領域の両側にｎ型のドーピング不純物を注入して、ｎ＋型の導電性チャネルであるソース接合領域およびドレイン接合領域を、前記ＦＥＭゲートユニットから５０ｎｍ〜３００ｎｍの距離「Ｄ」だけ離して形成する工程と、
を包含する半導体構造を製造する方法。
【請求項３５】
シリコン基板上に強誘電体メモリ（ＦＥＭ）ゲートユニットを有する半導体構造を製造する方法であって、
前記シリコン基板に、ｎ型のドーピング不純物を注入することにより、ｎ−型の導電性チャネルの活性領域を形成する工程と、
前記活性領域に、ＢおよびＢＦ2からなる群から選択されたドーピング不純物を、それぞれ３ｋｅＶ〜１０ｋｅＶの範囲のエネルギーおよび１５ｋｅＶ〜５０ｋｅＶの範囲のエネルギーで、１×１０11ｃｍ-2〜１×１０13ｃｍ-2のドーズ量だけ注入して５００℃〜１１００℃の温度でアニールして前記活性領域に拡散させることによってｐ−型の導電性チャネルを形成する工程と、
前記ｐ−型の導電性チャネル上に、２０ｎｍ〜１００ｎｍの厚さを有するＰｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる下側金属層と、５０ｎｍ〜４００ｎｍの厚さを有するＰｂ（Ｚｒ、Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料よりなる強誘電体（ＦＥ）層と、２０ｎｍ〜２００ｎｍの厚さを有するＰｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる上側金属層とを堆積してＦＥＭゲートユニットを形成する工程と、
該ＦＥＭゲートユニットの側壁上に絶縁構造を堆積する工程と、
次いで、前記活性領域内の前記ｎ−型の導電性チャネルの両側にｎ型のドーピング不純物を注入して、ｎ＋型の導電性チャネルであるソース接合領域およびドレイン接合領域を、前記ＦＥＭゲートユニットから５０ｎｍ〜３００ｎｍの距離「Ｄ」だけ離して形成する工程と、
を包含する半導体構造を製造する方法。
【請求項３６】
前記ｐ−型の導電性チャネルが、前記ソース接合領域および前記ドレイン接合領域のエッジから３００ｎｍ以下の距離「Ｃ」だけ離れて形成されている、請求項３４または３５に記載の半導体構造を製造する方法。
【請求項３７】
前記ソース接合領域およびドレイン接合領域を形成する工程が、４０ｋｅＶ〜７０ｋｅＶのエネルギーで注入されるＡｓ、および３０ｋｅＶ〜６０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを前記活性領域にドーピングすることを含み、該イオンが、１×１０15ｃｍ-2〜５×１０15ｃｍ-2の範囲のドーズ量を有している、請求項３４または３５に記載の半導体構造を製造する方法。
【請求項３８】
前記ＦＥＭゲートユニットの側壁上に絶縁構造を堆積する工程が、該ＦＥＭゲートユニットの上にＴｉＯxおよびＳｉ3Ｎ4からなる群から選択される絶縁性材料の層を堆積することを含む、請求項３４または３５に記載の半導体構造を製造する方法。
【請求項３９】
強誘電体メモリ（ＦＥＭ）セルであって、
ｎ型のドーピング不純物を注入することによって形成されたｎ−型の導電性チャネルである活性領域を内部に有するシリコン基板と、
該活性領域内におけるゲート領域の両側にそれぞれ設けられており、それぞれが前記活性領域にｎ型のドーピング不純物を注入することによって形成されたｎ＋型の導電性チャネルであるソース接合領域およびドレイン接合領域と、
前記ゲート領域上に位置するｐ−型の導電性チャネルと、
該ｐ−型の導電層チャネル上に、下側金属層、強誘電体（ＦＥ）層および上側金属層が順次積層されて形成されており、その表面積は該ｐ−型の導電性チャネル領域より小さく、また、前記ソース接合領域および前記ドレイン接合領域のエッジから５０ｎｍ〜３００ｎｍの距離「Ｄ」だけ離れて形成されたＦＥＭゲートユニットと、
該ＦＥＭゲートユニットの側壁上に設けられた絶縁構造と、
前記ソース接合領域および前記ドレイン接合領域、前記ＦＥＭゲートユニット、前記絶縁構造、および前記シリコン基板上に設けられた絶縁層と、
それぞれが、該絶縁層を通って前記ソース接合領域、前記ドレイン接合領域および前記ＦＥＭゲートユニットに電気的に接触する、ソース電極、ドレイン電極およびゲート電極と、を備え、
前記ｐ−型の導電性チャネルは、ＢおよびＢＦ2からなる群から選択されたイオンを、それぞれ３ｋｅＶ〜１０ｋｅＶおよび１５ｋｅＶ〜５０ｋｅＶの範囲のエネルギーであって、それぞれ１×１０11ｃｍ-2〜１×１０13ｃｍ-2のドーズ量で注入された後に、５００℃〜１１００℃の温度でのアニーリングして前記ゲート領域に拡散させることによって形成されている、強誘電体メモリセル。
【請求項４０】
前記ＦＥＭゲートユニットが、２０ｎｍ〜１００ｎｍの厚さを有するＰｔよりなる下側金属層と、１００ｎｍ〜４００ｎｍの厚さを有するＰｂ（Ｚｒ、Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料よりなる強誘電体（ＦＥ）層と、２０ｎｍ〜２００ｎｍの厚さを有するＰｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる上側金属層とを含む、請求項３９に記載の強誘電体メモリセル。
【請求項４１】
前記活性領域が、４０ｋｅＶ〜７０ｋｅＶのエネルギーで注入されるＡｓ、および３０ｋｅＶ〜６０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを含み、該イオンが、１×１０15ｃｍ-2〜５×１０15ｃｍ-2の範囲のドーズ量を有する、請求項３９に記載の強誘電体メモリセル。
【請求項４２】
前記ｐ−型の前記導電性チャネルが、該ｐ−型導電性チャネルのどのエッジも前記ソース接合領域および前記ドレイン接合領域のエッジから３００ｎｍ以下の距離「Ｃ」だけ離れている、請求項３９に記載の強誘電体メモリセル。
【請求項４３】
シリコン基板上に強誘電体メモリ（ＦＥＭ）ゲートユニットを有する半導体構造を製造する方法であって、
前記シリコン基板にｎ型のドーピング不純物を注入することによりｎ−型の導電性チャネルの活性領域を形成する工程と、
該活性領域上にｐ型のドーピング不純物を注入することにより、ｐ−型の導電性チャネルを形成する工程と、
該ｐ−型の導電性チャネル上に、下側金属層、強誘電体（ＦＥ）層および上側金属層を順次堆積してＦＥＭゲートユニットを形成する工程と、
該ＦＥＭゲートユニットの側壁上に絶縁構造を堆積する工程と、
次いで、前記活性領域内の前記ＦＥＭゲートユニットの両側にｎ型のドーピング不純物を注入して、それぞれがｎ＋型の導電性チャネルであるソース接合領域およびドレイン接合領域を、該ソース接合領域が前記ＦＥＭゲートユニットから５０ｎｍ〜３００ｎｍの距離「Ｄ」だけ離れるとともに、該ドレイン接合領域が距離「Ｄ」よりも長く離れるように形成する工程と、
前記ソース接合領域および前記ドレイン接合領域、前記ＦＥＭゲートユニット、前記絶縁構造、および前記シリコン基板上に絶縁層を設ける工程と、
該絶縁層を通って、前記ソース接合領域、前記ドレイン接合領域および前記ＦＥＭゲートユニットにそれぞれ電気的に接触する、ソース電極、ドレイン電極およびゲート電極を形成する工程と、包含し、
前記ｐ−型の導電性チャネルを形成する工程は、ＢおよびＢＦ2からなる群から選択されたドーピング不純物を、それぞれ３ｋｅＶ〜１０ｋｅＶの範囲のエネルギーおよび１５ｋｅＶ〜５０ｋｅＶの範囲のエネルギーで、１×１０11ｃｍ-2〜１×１０13ｃｍ-2のドーズ量だけ注入した後に、５００℃〜１１００℃の温度でアニールして前記ゲート領域に拡散させることによって前記ドレイン接合領域に対応する領域まで拡散されていることを含む、半導体構造を形成する方法。
【請求項４４】
前記ＦＥＭゲートユニットを形成する工程が、２０ｎｍ〜１００ｎｍの厚さを有するＰｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる下側金属層を堆積することと、１００ｎｍ〜４００ｎｍの厚さを有するＰｂ（Ｚｒ、Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料よりなる強誘電体（ＦＥ）層を堆積することと、２０ｎｍ〜２００ｎｍの厚さを有するＰｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる上側金属層を堆積することと、を含む、請求項４３に記載の半導体構造を製造する方法。
【請求項４５】
前記ソース接合領域およびドレイン接合領域を形成する工程が、４０ｋｅＶ〜７０ｋｅＶのエネルギーで注入されるＡｓ、および３０ｋｅＶ〜６０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを前記活性領域にドーピングすることを含み、該イオンが、１×１０15ｃｍ-2〜５×１０15ｃｍ-2の範囲のドーズ量を有している、請求項４３に記載の半導体構造を製造する方法。
【請求項４６】
前記ＦＥＭゲートユニットの側壁上に絶縁構造を堆積する工程が、該ＦＥＭゲートユニットの上にＴｉＯxよりなる層を堆積することを包含する、請求項４３に記載の半導体構造を製造する方法。
【請求項４７】
前記ソース接合領域および前記ドレイン接合領域の上にシリサイド層を堆積することをさらに包含する、請求項４３に記載の半導体構造を製造する方法。
【請求項４８】
シリコン基板上に強誘電体メモリ（ＦＥＭ）ゲートユニットを有する半導体構造を製造する方法であって、
前記シリコン基板にｎ型のドーピング不純物を注入することにより、ｎ−型の導電性チャネルの活性領域を形成する工程と、
該活性領域上にｐ型のドーピング不純物を注入することにより、前記ＦＥＭゲートユニットのためｐ−型の導電性チャネルを形成する工程と、
前記ｐ−型の導電性チャネルの上に、２０ｎｍ〜１００ｎｍの厚さを有するＰｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる下側金属層と、１００ｎｍ〜４００ｎｍの厚さを有するＰｂ（Ｚｒ、Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料よりなる強誘電体（ＦＥ）層と、２０ｎｍ〜２００ｎｍの厚さを有するＰｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる上側金属層とを順次堆積して、ＦＥＭゲートユニットを形成する工程と、
該ＦＥＭゲートユニットの側壁上に絶縁構造を堆積する工程と、
次いで、前記活性領域内の前記ＦＥＭゲートユニットの両側にｎ型のドーピング不純物を注入して、それぞれがｎ＋型の導電性チャネルであるソース接合領域およびドレイン接合領域を、該ソース接合領域が前記ＦＥＭゲートユニットから５０ｎｍ〜３００ｎｍの距離「Ｄ」だけ離れるとともに、該ドレイン接合領域が距離「Ｄ」よりも長く離れるように形成する工程と、包含し、
前記ｐ−型の導電性チャネルを形成する工程は、ＢおよびＢＦ2からなる群から選択されたドーピング不純物を、それぞれ３ｋｅＶ〜１０ｋｅＶの範囲のエネルギーおよび１５ｋｅＶ〜５０ｋｅＶの範囲のエネルギーで、１×１０11ｃｍ-2〜１×１０13ｃｍ-2のドーズ量だけ注入した後に、５００℃〜１１００℃の温度でアニールすることによって前記ドレイン接合領域まで延びてるように形成されている、半導体構造を製造する方法。
【請求項４９】
前記ソース接合領域およびドレイン接合領域を形成する工程が、４０ｋｅＶ〜７０ｋｅＶのエネルギーで注入されるＡｓ、および３０ｋｅＶ〜６０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを前記活性領域にドーピングすることを含み、該イオンが、１×１０15ｃｍ-2〜５×１０15ｃｍ-2の範囲のドーズ量を有している、請求項４８に記載の半導体構造を製造する方法。
【請求項５０】
前記ＦＥＭゲートユニットの側壁上に絶縁構造を堆積する工程が、該ＦＥＭゲートユニットの上にＴｉＯxよりなる層を堆積することを包含する、請求項４８に記載の半導体構造を製造する方法。
【請求項５１】
前記ソース接合領域および前記ドレイン接合領域の上にシリサイドよりなる層を形成することをさらに包含する、請求項４８に記載の半導体構造を製造する方法。
【請求項５２】
強誘電体メモリ（ＦＥＭ）セルであって、
ｎ型のドーピング不純物が注入されて形成されたｎ−型の導電性チャネルの活性領域を内部に有するシリコン基板と、
該活性領域内のゲート領域の両側にそれぞれ位置し、それぞれがｎ型のドーピング不純物の注入によって形成されたｎ＋型の導電性チャネルであるソース接合領域およびドレイン接合領域と、
該活性領域の上部に、前記ソース接合領域および前記ドレイン接合領域に接して設けられたｐ−型の導電性チャネルと、
該ｐ−型の導電層チャネル上に、下側金属層、強誘電体（ＦＥ）層および上側金属層を順次積層することによって、表面積が該ｐ−型の該導電性チャネル領域の表面積より小さく、また、前記ソース接合領域のエッジから５０ｎｍ〜３００ｎｍの距離「Ｄ」だけ離れて形成されるとともに、前記ドレイン接合領域のエッジから距離「Ｄ」よりも長く離れて形成されたＦＥＭゲートユニットと、
該ＦＥＭゲートユニットの側壁上に設けられた絶縁構造と、
前記ソース接合領域および前記ドレイン接合領域、前記ＦＥＭゲートユニット、前記絶縁構造、および前記シリコン基板上に設けられた絶縁層と、
それぞれが、該絶縁層を通って前記ソース接合領域、前記ドレイン接合領域および前記ＦＥＭゲートユニットに電気的に接触する、ソース電極、ドレイン電極およびゲート電極と、を備え、
前記ｐ−型の前記導電性チャネルは、ＢおよびＢＦ2からなる群から選択されたイオンを、それぞれ３ｋｅＶ〜１０ｋｅＶまたは１５ｋｅＶ〜５０ｋｅＶの範囲のエネルギーであって、それぞれ１×１０11ｃｍ-2〜１×１０13ｃｍ-2のドーズ量で注入された後に、５００℃〜１１００℃の温度でのアニーリングによって形成されている、強誘電体メモリセル。
【請求項５３】
前記ＦＥＭゲートユニットが、２０ｎｍ〜１００ｎｍの厚さを有するＰｔよりなる下側金属層と、１００ｎｍ〜４００ｎｍの厚さを有するＰｂ（Ｚｒ、Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料よりなる強誘電体（ＦＥ）層と、２０ｎｍ〜２００ｎｍの厚さを有するＰｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる上側金属層とを含む、請求項５２に記載の強誘電体メモリセル。
【請求項５４】
前記ソース接合領域およびドレイン接合領域が、４０ｋｅＶ〜７０ｋｅＶのエネルギーで注入されるＡｓ、および３０ｋｅＶ〜６０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを含み、該イオンが、１×１０15ｃｍ-2〜５×１０15ｃｍ-2の範囲のドーズ量を有する、請求項５２に記載の強誘電体メモリセル。
【請求項５５】
前記ソース接合領域および前記ドレイン接合領域上に位置するシリサイド層をさらに備えた請求項５２に記載の強誘電体メモリセル。
【請求項５６】
シリコン基板上に半導体メモリ素子が設けられた半導体構造を製造する方法であって、
ｐ型のドーピング不純物を該シリコン基板内に注入し、ゲート領域として用いられるｐ−型の導電性チャネルを形成する工程と、
該ｐ−型の導電性チャネル上に酸化層および導電層を有する所定の表面積のＭＯＳキャパシタを形成する工程と、
該ＭＯＳキャパシタ上に、下側金属層、強誘電体（ＦＥ）層および上側金属層を順次堆積させてＦＥＭキャパシタを形成することによって、スタックゲートユニットを形成する工程と、
ｎ型のドーピング不純物を前記シリコン基板内の前記スタックゲートユニットの両側に注入し、ｎ＋型の導電性チャネルであるソース接合領域およびドレイン接合領域を形成する工程と、
前記ソース接合領域および前記ドレイン接合領域、前記スタックゲートユニット、および前記シリコン基板上に絶縁層を設ける工程と、
該絶縁層を通って前記ソース接合領域、前記ドレイン接合領域および前記ＦＥＭゲートユニットにそれぞれ電気的に接触する、ソース電極、ドレイン電極およびゲート電極を形成する工程と、を包含し、
前記ｐ−型の導電性チャネルを形成する工程が、ＢまたはＢＦ2からなる群から選択されるドーピング不純物を、それぞれ３ｋｅＶから１０ｋｅＶまたは１５ｋｅＶから５０ｋｅＶの範囲のエネルギーで、１×１０12ｃｍ-2から１×１０14ｃｍ-2のドーズ量だけ注入することを含む、半導体構造を製造する方法。
【請求項５７】
前記スタックゲートユニットを形成する工程が、厚さが２０ｎｍから１００ｎｍであり、Ｐｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料で形成された下側金属層を堆積させることと、厚さが５０ｎｍから４００ｎｍであり、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料で形成された強誘電体（ＦＥ）層を堆積させることと、厚さが２０ｎｍから２００ｎｍであり、Ｐｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料で形成された上側金属層を堆積させることと、を含む、請求項５６に記載の半導体構造を形成する方法。
【請求項５８】
前記ソース接合領域およびドレイン接合領域を形成する工程が、４０ｋｅＶから８０ｋｅＶのエネルギーで注入されるＡｓ、および２０ｋｅＶから５０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを前記素子領域にドーピングすることを含んでおり、該イオンが１×１０15ｃｍ-2から５×１０15ｃｍ-2のドーズ量を有している、請求項５６に記載の半導体構造を形成する方法。
【請求項５９】
前記絶縁層を設ける工程が、ＴｉＯxおよびＳｉ3Ｎ4からなる群から選択される絶縁性材料で形成された層を堆積させることを含む、請求項５６に記載の半導体構造を製造する方法。
【請求項６０】
前記ＭＯＳキャパシタを形成する工程が、所定の表面積を有するＭＯＳキャパシタを形成することを含み、前記ＦＥＭキャパシタの形成が、該ＭＯＳキャパシタの該表面積よりも小さい表面積を有するＦＥＭキャパシタを堆積させることを含む、請求項５６に記載の半導体構造を製造する方法。
【請求項６１】
前記ＭＯＳキャパシタを形成する工程が、所定の表面積を有するＭＯＳキャパシタを形成することを含み、前記ＦＥＭキャパシタを堆積させる工程が、該ＭＯＳキャパシタの該表面積と同一の表面積を有するＦＥＭキャパシタを堆積させることを含む、請求項６０に記載の半導体構造を製造する方法。
【請求項６２】
前記スタックゲートユニットに対して横方向に並んで第２ＭＯＳキャパシタを形成することを含む、請求項５６に記載の半導体構造を製造する方法。
【請求項６３】
シリコン基板上に強誘電体メモリ（ＦＥＭ）ユニットを有する半導体構造を製造する方法であって、
ｐ型のドーピング不純物を該シリコン基板内に注入し、ゲート領域として用いられるｐ−型の導電性チャネルを形成する工程と、
該ｐ−型の導電性チャネル上に酸化物の層を形成した後に、該酸化物の層の上にｎ+ポリシリコンの層を形成することによって、前記シリコン基板上にＭＯＳキャパシタを形成する工程と、
該ＭＯＳキャパシタ上に、厚さが２０ｎｍから１００ｎｍであり、Ｐｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料で形成された下側金属層と、厚さが５０ｎｍから４００ｎｍであり、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料で形成された強誘電体（ＦＥ）層と、厚さが２０ｎｍから２００ｎｍであり、Ｐｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料で形成された上側金属層とを堆積させてＦＥＭキャパシタを形成することによって、スタックゲートユニットを形成する工程と、
前記シリコン基板内の前記スタックゲートユニットの両側にｎ型のドーピング不純物を注入し、ｎ＋型の導電性チャネルであるソース接合領域およびドレイン接合領域を形成する工程と、
前記スタックゲートユニットの周囲に絶縁層を堆積させる工程と、を包含し、
前記ｐ−型の導電性チャネルを形成する工程が、ＢまたはＢＦ2からなる群から選択されるドーピング不純物を３ｋｅＶから１０ｋｅＶまたは１５ｋｅＶから５０ｋｅＶの範囲のエネルギーで、１×１０12ｃｍ-2から１×１０14ｃｍ-2のドーズ量だけ注入することを含む、半導体構造を製造する方法。
【請求項６４】
前記ソース接合領域およびドレイン接合領域を形成する工程が、４０ｋｅＶから８０ｋｅＶのエネルギーで注入されるＡｓ、および２０ｋｅＶから５０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを前記シリコン基板にドーピングすることを含んでおり、該イオンが１×１０15ｃｍ-2から５×１０15ｃｍ-2のドーズ量を有している、請求項６３に記載の半導体構造を製造する方法。
【請求項６５】
前記スタックゲートユニットの周囲に絶縁層を堆積させる工程が、ＴｉＯxおよびＳｉ3Ｎ4からなる群から選択される絶縁性材料で形成された層を堆積させることを含む、請求項６３に記載の半導体構造を製造する方法。
【請求項６６】
シリコン基板と、
該シリコン基板内に位置し、ｐ型のドーピング不純物がドーピングされて形成されたｐ−型の導電性チャネルであるゲート領域と、
前記シリコン基板内の該ゲート領域の両側にそれぞれ位置し、それぞれがｎ型のドーピング不純物がドーピングされて形成されたｎ＋型の導電性チャネルであるソース接合領域およびドレイン接合領域と、
該ゲート領域上に位置する酸化層および導電層を有し、所定の表面積を有する、ＭＯＳキャパシタと、
該ＭＯＳキャパシタの少なくとも一部の上に設けられ、下側金属層と、強誘電体（ＦＥ）層と、上側金属層とを積層して形成され、該ＭＯＳキャパシタと共にスタックゲートユニットを形成する、ＦＥＭキャパシタと、
前記ソース接合領域および前記ドレイン接合領域、前記スタックゲートユニット、および前記シリコン基板上に設けられた絶縁層と、
それぞれが、該絶縁層を通って前記ソース接合領域、前記ドレイン接合領域および前記ＦＥＭゲートユニットに電気的に接触する、ソース電極、ドレイン電極およびゲート電極と、を備え、
前記ｐ−型の導電性チャネルが、ＢおよびＢＦ2からなる群から選択されイオンを、それぞれ３ｋｅＶから１０ｋｅＶおよび１５ｋｅＶから５０ｋｅＶの範囲のエネルギーであって、それぞれ１×１０12ｃｍ-2から１×１０14ｃｍ-2のドーズ量で注入されることによって形成されている、強誘電体メモリ（ＦＥＭ）セル。
【請求項６７】
前記ＦＥＭキャパシタが、厚さが２０ｎｍから１００ｎｍであり、Ｐｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金で形成された下側金属層と、厚さが１００ｎｍから４００ｎｍであり、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料で形成された強誘電体（ＦＥ）層と、厚さが２０ｎｍから２００ｎｍであり、Ｐｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料で形成された上側金属層とを有する、請求項６６に記載のＦＥＭセル。
【請求項６８】
前記ソース接合領域およびドレイン接合領域が、４０ｋｅＶから８０ｋｅＶのエネルギーで注入されるＡｓ、および２０ｋｅＶから５０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを有し、該イオンが１×１０15ｃｍ-2から５×１０15ｃｍ-2のドーズ量を有する、請求項６６に記載のＦＥＭセル。
【請求項６９】
前記導電層が、ｎ＋ポリシリコンである、請求項６６に記載のＦＥＭセル。
【請求項７０】
前記ＦＥＭキャパシタが、前記ＭＯＳキャパシタの全表面エリアに積層されている、請求項６６に記載のＦＥＭセル。
【請求項７１】
前記ＦＥＭキャパシタが、前記ＭＯＳキャパシタの全表面エリアよりも小さいエリアに積層されている、請求項６６に記載のＦＥＭセル。
【請求項７２】
前記スタックゲートユニットの側方に設けられた第２ＭＯＳキャパシタをさらに有する、請求項６６に記載のＦＥＭセル。
【請求項７３】
シリコン基板上に強誘電体メモリ（ＦＥＭ）ゲートユニットを有する半導体構造を製造する方法であって、
ｐ型のドーピング不純物を該シリコン基板に導入し、ｐ−型の導電性基板を形成する工程と、
ｎ型のドーピング不純物を前記ｐ−型の導電性基板内に注入し、ｎ−型の導電性チャネルを形成する工程と、
ｐ型のドーピング不純物を前記ｎ−型の導電性チャネル内に注入し、ゲート領域として用いられるｐ−型の導電性チャネルである表面導電層を形成する工程と、
前記表面導電層上に下側金属層、強誘電体（ＦＥ）層および上側金属層を順次堆積させて、ＦＥＭゲートユニットを形成する工程と、
次いで、ｎ型のドーピング不純物を該ＦＥＭゲートユニットの両側の前記導電性基板に注入して、それぞれがｎ＋型の導電性チャネルであるソース接合領域およびドレイン接合領域を、前記ＦＥＭゲートユニットから５０ｎｍから３００ｎｍの距離「Ｄ」だけ離して形成する工程と、
前記ソース接合領域および前記ドレイン接合領域、前記ＦＥＭゲートユニット、および前記シリコン基板上に絶縁層を設ける工程と、
該絶縁層を通って前記ソース接合領域、前記ドレイン接合領域および前記ＦＥＭゲートユニットにそれぞれ電気的に接触する、ソース電極、ドレイン電極およびゲート電極を形成する工程と、を包含し、
前記ｐ−型の導電性チャネルである表面導電層を形成する工程が、ＢまたはＢＦ2からなる群から選択されるドーピング不純物を、それぞれ１ｋｅＶから１０ｋｅＶまたは１０ｋｅＶから５０ｋｅＶの範囲のエネルギで、５×１０11ｃｍ-2から１×１０13ｃｍ-2のドーズ量だけ注入して、５００℃から１１００℃の温度でアニールことを含む、半導体構造を製造する方法。
【請求項７４】
前記ｎ−型の導電性チャネルを形成する工程が、リンおよび砒素からなる群から選択されるドーピング不純物を１０ｋｅＶから５０ｋｅＶの範囲のエネルギーレベルで、５．０×１０12ｃｍ-2から５．０×１０13ｃｍ-2の範囲で注入することを含む、請求項７３に記載の半導体構造を製造する方法。
【請求項７５】
前記ＦＥＭゲートユニットを形成する工程が、厚さが２０ｎｍから１００ｎｍであり、Ｉｒ、Ｉｒ／ＩｒＯ2合金からなる群から選択される材料で形成された下側金属層を堆積させることと、厚さが５０ｎｍから４００ｎｍであり、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料で形成された強誘電体（ＦＥ）層を積層させることと、厚さが２０ｎｍから２００ｎｍで、Ｐｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料で形成された上側金属層を堆積させることと、を含む、請求項７３に記載の半導体構造を製造する方法。
【請求項７６】
前記ソース接合領域およびドレイン接合領域を形成する工程が、４０ｋｅＶから７０ｋｅＶのエネルギーで注入されるＡｓ、および３０ｋｅＶから６０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを前記導電性基板にドーピングすることを含んでおり、該イオンが１×１０15ｃｍ-2から５×１０15ｃｍ-2のドーズ量を有している、請求項７３に記載の半導体構造を製造する方法。
【請求項７７】
前記絶縁層を設ける工程が、ＴｉＯxおよびＳｉ3Ｎ4からなる群から選択される絶縁性材料で形成された層を堆積することを含む、請求項７３に記載の半導体構造を製造する方法。
【請求項７８】
シリコン基板上に強誘電体メモリ（ＦＥＭ）ゲートユニットを有する半導体構造を製造する方法であって、
ｐ型のドーピング不純物を該シリコン基板に注入し、ｐ−型の導電性基板を形成する工程と、
ｎ型のドーピング不純物を前記ｐ−型の導電性基板内に注入し、ｎ−型の導電性チャネルを形成する工程と、
ｐ型のドーピング不純物を前記ｎ−型の導電性チャネル内に注入し、ゲート領域として用いられるｐ−型の導電性チャネルを形成する工程と、
次いで、ｎ型のドーピング不純物を該ゲート領域の両側に注入して、それぞれがｎ＋型の導電性チャネルであるソース接合領域およびドレイン接合領域を形成する工程と、
次いで、前記ｐ−型の導電性チャネル上に、厚さが２０ｎｍから１００ｎｍであり、ＩｒおよびＩｒ／ＩｒＯ2合金からなる群から選択される材料で形成された下側金属層、厚さが５０ｎｍから４００ｎｍであり、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料で形成された強誘電体（ＦＥ）層、ならびに厚さが２０ｎｍから２００ｎｍであり、Ｐｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料で形成された上側金属層を順次堆積させて、ＦＥＭゲートユニットを形成する工程と、を包含し、
前記ｐ−型の導電性チャネルを形成する工程が、ＢおよびＢＦ2からなる群から選択されたイオンを、それぞれ３ｋｅＶ〜１０ｋｅＶおよび１５ｋｅＶ〜５０ｋｅＶの範囲のエネルギーであって、それぞれ１×１０11ｃｍ-2〜１×１０13ｃｍ-2のドーズ量で注入された後に、５００℃〜１１００℃の温度でのアニーリングである、半導体構造を製造する方法。
【請求項７９】
前記ｎ−型の導電性チャネルを形成する工程が、４０ｋｅＶから７０ｋｅＶのエネルギーで注入されるＡｓ、および３０ｋｅＶから６０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを前記導電性基板にドーピングすることを含んでおり、該イオンが１×１０15ｃｍ-2から５×１０15ｃｍ-2のドーズ量を有している、請求項７８に記載の半導体構造を製造する方法。
【請求項８０】
前記ＦＥＭゲートユニットの周囲に絶縁層を設ける工程をさらに含み、該工程が、ＴｉＯxおよびＳｉ3Ｎ4からなる群から選択される絶縁性材料で形成された層を堆積させることを含む、請求項７９に記載の半導体構造を製造する方法。
【請求項８１】
ｐ型のドーピング不純物をシリコン基板に導入して形成されたｐ−型の導電性基板と、
該導電性基板内に形成されたｎ−型の導電性チャネルと、
該ｎ−型の導電性チャネル内に形成され、ゲート領域を提供する、ｐ−型の表面導電層と、
前記ｎ−型の導電性チャネル内の該ゲート領域の両側にそれぞれ設けられ、それぞれがｎ型のドーピング不純物のドーピングによって形成されたｎ＋型の導電性チャネルであるソース接合領域およびドレイン接合領域と、
前記ｐ−型の表面導電層上に、下側金属層と、強誘電体（ＦＥ）層と、上側金属層とが順次積層されて、該ｐ−型の表面導電層の表面積よりも小さい表面積を有するとともに、前記ソース接合領域および前記ドレイン接合領域のエッジから５０ｎｍ〜３００ｎｍの距離「Ｄ」だけ離れて形成されたＦＥＭゲートユニットと、
前記ソース接合領域および前記ドレイン接合領域、前記ＦＥＭゲートユニット、および前記シリコン基板上に設けられた絶縁層と、
それぞれが、該絶縁層を通って前記ソース接合領域、前記ドレイン接合領域および前記ＦＥＭゲートユニットに電気的に接触する、ソース電極、ドレイン電極およびゲート電極と、を有し、
前記ｐ−型の表面導電層が、ＢおよびＢＦ2からなる群から選択されたイオンを、それぞれ１ｋｅＶから１０ｋｅＶおよび１０ｋｅＶから５０ｋｅＶの範囲のエネルギーで、それぞれ１×１０11ｃｍ-2から１×１０13ｃｍ-2のドーズ量で注入されて、５００℃から１１００℃の温度でアニーリングすることによって形成されている、強誘電体メモリ（ＦＥＭ）セル。
【請求項８２】
前記ＦＥＭゲートユニットが、厚さが２０ｎｍから１００ｎｍであり、Ｉｒで形成された下側金属層と、厚さが１００ｎｍから４００ｎｍであり、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料で形成された強誘電体（ＦＥ）層と、厚さが２０ｎｍから２００ｎｍであり、ＩｒおよびＩｒ／ＩｒＯ2合金からなる群から選択される材料で形成された上側金属層とを有する、請求項８１に記載のＦＥＭセル。
【請求項８３】
前記ソース接合領域およびドレイン接合領域が、４０ｋｅＶから７０ｋｅＶのエネルギーで注入されるＡｓ、および３０ｋｅＶから６０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを有し、該イオンが１×１０15ｃｍ-2から５×１０15ｃｍ-2のドーズ量を有する、請求項８１に記載のＦＥＭセル。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリで用いられる強誘電体薄膜に関する。より具体的には、本発明は、金属−強誘電体−金属−シリコン半導体に関する。
【０００２】
【従来の技術】
公知の強誘電体ランダムアクセスメモリ（ＦＲＡＭ）は、単一のトランジスタ（１Ｔ）および単一のキャパシタ（１Ｃ）を用いて構成される。キャパシタは、通常、強誘電体薄膜を２つの導電性電極で挟むことにより形成される。これらの電極は、通常、プラチナからなる。このタイプのメモリの回路構成および読み出し／書き込みシーケンスは、従来のダイナミックランダムアクセスメモリ（ＤＲＡＭ）に類似している。ただし、ＦＲＡＭでは、データをリフレッシュすることは必要ない。公知のＦＲＡＭには、強誘電体キャパシタに見られる疲労の問題がある。この問題は、このようなメモリの有効な商業的利用を制限する主要な障害の１つである。疲労は、スイッチングサイクル数が増えると発生するスイッチング可能な分極（蓄積された不揮発性電荷）の減少に由来する。ここで、「スイッチングサイクル」とは、メモリにおける読み出し／書き込みパルスの和を指す。
【０００３】
強誘電体薄膜をメモリに応用する別の公知の例としては、電界効果トランジスタ（ＦＥＴ）のゲート領域に強誘電体薄膜を直接、堆積することにより、強誘電体ゲートにより制御されたＦＥＴを形成する方法がある。このような強誘電体ゲートにより制御された素子は、ここ暫くの間よく知られており、例えば、金属−強誘電体−シリコン（ＭＦＳ）ＦＥＴとして知られている素子もこれに含まれる。ＭＦＳ ＦＥＴ構造を取り入れたＦＲＡＭは、トランジスタ−キャパシタ構成に対して以下の２つの主要な利点を有する。（１）ＭＦＳ ＦＥＴのほうが、占有する表面積が小さいこと、および（２）ＭＦＳ ＦＥＴは、非破壊読み出し（ＮＤＲ）を実現すること、の２つである。後者の特徴により、ＭＦＳ ＦＥＴ素子は、強誘電体分極をスイッチングすることなく、何千回でも読み出し可能となる。よって、ＭＦＳ ＦＥＴ素子を使用すれば、疲労はさほど重大な問題ではなくなる。ＭＦＳ ＦＥＴ構造は、さまざまな形態に構成されうる。そのような構造としては、例えば、金属−強誘電体−絶縁体−シリコン（ＭＦＩＳ）ＦＥＴや、金属−強誘電体−金属−シリコン（ＭＦＭＳ）ＦＥＴや、金属−強誘電体−金属−酸化物−シリコン（ＭＦＭＯＳ）ＦＥＴなとが挙げられる。
【０００４】
【発明が解決しようとする課題】
効率のよいＭＦＳ ＦＥＴ素子を製造するためには、克服すべき問題がいくつかある。第１の問題は、良好な結晶性を有する強誘電体薄膜をシリコン上に直接、形成するのが難しいことである。このような構造は、米国特許第3,832,700号に開示されている。また、強誘電体材料とシリコンとの間の界面を清浄にすることも非常に難しい。さらには、強誘電体材料内に適切な電荷を保持するという問題もある。ゲート領域上のＦＥＭ構造は、米国特許第5,303,182号に開示されている。この特許では、金属イオンをゲート領域へと伝達するのは望ましくないということが強調されている。同様の構造は、米国特許第5,416,735号にも開示されている。
【０００５】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、非破壊読み出しを実現するＭＦＳ ＦＥＴ素子を提供すること、占有する表面積が比較的小さいＭＦＳ ＦＥＴ素子を提供すること、リーク電流が最小限となるＦＥＭメモリセルを提供すること、ＭＯＳトランジスタとその上層に位置するＦＥＭセルとを含むＭＦＳ ＦＥＴ素子を提供すること、ＦＥＭゲートユニットの縁を超えて延びる浅い接合部であるｐ-層の上層に位置するＦＥＭゲートユニットを提供すること、形成が容易な拡散障壁を内部に含むＦＥＭセルを提供すること、ｎ+およびｐ-導電性表面の両方に接触するドレイン電極を含むＦＥＭセルを提供すること、占有する表面積が比較的小さく必要とするプログラミング電圧が比較的低いＦＥＭ素子を提供すること、非対称な強誘電性分極を有するＦＥＭゲートユニットを提供すること、および必要とするプログラミング電圧が比較的低いＭＦＳ ＦＥＴ素子を提供することにある。
【０００６】
本発明のこれらの目的および利点、ならびに、その他の目的および利点は、添付の図面を参照しながら以下に述べる詳細な説明を読めば、さらに明らかになるであろう。
【０００７】
【課題を解決するための手段】
本発明による単結晶シリコン基板上に強誘電体メモリ（ＦＥＭ）ゲートユニットを有する半導体構造を形成する方法は、該ＦＥＭゲートユニットのためのシリコン素子領域を形成する工程と、該シリコン素子領域にドーピング不純物を注入することにより、ソース接合領域およびドレイン接合領域として用いられる第１型の導電性チャネルを形成する工程と、エッチングによって該素子領域周囲の絶縁性境界を形成する工程と、該ソース接合領域と該ドレイン接合領域との間に、該シリコン素子領域上の該ＦＥＭゲートユニットのためのゲート接合領域を形成する工程と、該ゲート接合領域上に導電性チャネル前駆体層を形成する工程と、該ゲート接合領域上にＦＥＭゲートユニットを堆積する工程であって、下側金属層、ＦＥ層および上側金属層を堆積することを含む、工程と、を含んでおり、該ＦＥＭゲートユニットのどのエッジも、該ソース接合領域および該ドレイン接合領域のエッジから距離「Ｄ」だけ離れているように、該ＦＥＭゲートユニットが該ゲート接合領域でサイズ決めされ、該「Ｄ」が約５０ｎｍ〜約３００ｎｍの範囲であることにより、上記目的が達成される。
【０００８】
ある実施の形態では、前記導電性チャネル前駆体層を形成する工程が、ＢおよびＢＦ2からなる群から選択されたドーパントを、それぞれ約３ｋｅＶ〜約１０ｋｅＶの範囲のエネルギーおよび約１５ｋｅＶ〜約５０ｋｅＶの範囲のエネルギーで、約１×１０11ｃｍ-2〜約１×１０13ｃｍ-2のドーズ量だけ注入することによって、該導電性チャネル前駆体層を形成することを含んでいてもよい。
【０００９】
ある実施の形態では、前記方法は、前記構造を約５００℃〜約１１００℃の温度でアニールすることによって、前記下側金属層から前記ゲート接合領域へとイオンを拡散させ、それにより前記導電性チャネル前駆体層を形成する工程を含んでいてもよい。
【００１０】
ある実施の形態では、前記ＦＥＭゲートユニットを堆積する工程が、厚さが約２０ｎｍ〜約１００ｎであり、Ｐｔからなる下側金属層を堆積することと、厚さが約１００ｎｍ〜約４００ｎｍであり、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料からなるＦＥ層を堆積することと、厚さが約２０ｎｍ〜約１００ｎｍであり、Ｐｔ、ＩｒおよびＰｔ／Ｉｒ合金からなる群から選択される材料からなる上側金属層を堆積することと、を含んでいてもよい。
【００１１】
ある実施の形態では、前記ドーピング不純物を注入する工程が、約４０ｋｅＶ〜約７０ｋｅＶのエネルギーで注入されるＡｓ、および約３０ｋｅＶ〜約６０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを前記素子領域にドーピングすることを含んでおり、該イオンが、約２×１０15ｃｍ-2〜約５×１０15ｃｍ-2の範囲のドーズ量を有していてもよい。
【００１２】
ある実施の形態では、前記方法は、前記ＦＥＭゲートユニット上にＴｉＯx層を堆積する工程をさらに含んでいてもよい。
【００１３】
本発明による単結晶シリコン基板上に強誘電体メモリ（ＦＥＭ）ゲートユニットを有する半導体構造を形成する方法は、該ＦＥＭゲートユニットのためのシリコン素子領域を形成する工程と、該シリコン素子領域にドーピング不純物を注入することにより、ソース接合領域およびドレイン接合領域として用いられる第１型の導電性チャネルを形成する工程と、エッチングによって隣接する素子領域の周囲の絶縁性境界を形成する工程と、該ソース接合領域と該ドレイン接合領域との間に、該素子領域上の該ＦＥＭゲートユニットのためのゲート接合領域を形成する工程と、該ゲート接合領域上に導電性チャネル前駆体層を形成する工程と、該ゲート接合領域上にＦＥＭゲートユニットを堆積する工程であって、厚さが約２０ｎｍ〜約１００ｎｍであり、Ｐｔ、ＩｒおよびＰｔ／Ｉｒ合金からなる群から選択される材料からなる下側金属層を堆積すること、厚さが約１００ｎｍ〜約４００ｎｍであり、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料からなるＦＥ層を堆積すること、および、厚さが約２０ｎｍ〜約１００ｎｍであり、Ｐｔ、ＩｒおよびＰｔ／Ｉｒ合金からなる群から選択される材料からなる上側金属層を堆積することを含む、工程と、を含んでおり、該ＦＥＭゲートユニットのどのエッジも、該ソース接合領域および該ドレイン接合領域のエッジから距離「Ｄ」だけ離れているように、該ＦＥＭゲートユニットが該ゲート接合領域に形成され、該「Ｄ」が約５０ｎｍ〜約３００ｎｍの範囲であることにより、上記目的が達成される。
【００１４】
ある実施の形態では、前記導電性チャネル前駆体層を形成する工程が、ＢおよびＢＦ2からなる群から選択されたドーパントを、それぞれ約３ｋｅＶ〜約１０ｋｅＶの範囲のエネルギーおよび約１５ｋｅＶ〜約５０ｋｅＶの範囲のエネルギーで、約１×１０11ｃｍ-2〜約１×１０13ｃｍ-2のドーズ量だけ注入することによって、該導電性チャネル前駆体を形成することを含んでいてもよい。
【００１５】
ある実施の形態では、前記方法は、前記ＦＥＭセルを約５００℃〜約１１００℃の温度でアニールすることによって、前記ＦＥＭゲートユニットの前記下側金属層から前記ゲート接合領域へとイオンを拡散させ、それにより前記導電性チャネル前駆体層を形成する工程を含んでいてもよい。
【００１６】
ある実施の形態では、前記方法は、約５０ｎｍ〜約１００ｎｍの厚さである第２導電型のチャネルを形成する工程をさらに含んでいてもよい。
【００１７】
ある実施の形態では、前記ドーピング不純物を注入する工程が、約４０ｋｅＶ〜約７０ｋｅＶのエネルギーで注入されるＡｓ、および約３０ｋｅＶ〜約６０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを前記素子領域にドーピングすることを含んでおり、該イオンが、約２×１０15ｃｍ-2〜約５×１０15ｃｍ-2の範囲のドーズ量を有していてもよい。
【００１８】
ある実施の形態では、前記方法は、前記ＦＥＭゲートユニット上にＴｉＯx層を堆積する工程をさらに含んでいてもよい。
【００１９】
ある実施の形態では、前記導電性チャネル前駆体層が、前記ＦＥＭゲートユニットのマージンの下層に位置していてもよい。
【００２０】
本発明による強誘電体メモリ（ＦＥＭ）セルは、活性領域をその内部に有する単結晶シリコン基板と、該活性領域内に位置し、一対の第１型の導電性チャネルを形成するようにドーピングされる、ソース接合領域およびドレイン接合領域と、該活性領域内において該ソース接合領域と該ドレイン接合領域との間に位置し、第２型の導電性チャネルを形成するようにドーピングされる、ゲート接合領域と、該ゲート接合領域上に位置する、導電性チャネル前駆体領域と、下側金属層、ＦＥ層および上側金属層を有するＦＥＭゲートユニットであって、該ＦＥＭゲートユニットのどのエッジも、該ソース接合領域および該ドレイン接合領域のエッジから距離「Ｄ」だけ離れているように、該ＦＥＭゲートユニットが該ゲート接合領域でサイズ決めされ、該「Ｄ」が約５０ｎｍ〜約３００ｎｍの範囲である、ＦＥＭゲートユニットと、上側表面を有し、該接合領域、該ＦＥＭゲートユニットおよび該基板の上層に位置する、絶縁層と、それぞれが該絶縁層の該上側表面上に位置し、該絶縁層を通って延び、該接合領域のそれぞれと電気的に接触する、ソース電極およびドレイン電極と、該絶縁層の該上側表面上に位置し、該絶縁層を通って延び、該ＦＥＭゲートユニットの該上側金属層と電気的に接触する、ゲート電極と、とを備えていることにより、上記目的が達成される。
【００２１】
ある実施の形態では、前記導電性チャネル前駆体領域は、前記構造を約５００℃〜約１１００℃の温度でアニールする間に、前記ＦＥＭゲートユニットの前記下側金属層から拡散したＰｔイオンをその内部に含んでいてもよい。
【００２２】
ある実施の形態では、前記導電性チャネル前駆体領域がその内部に注入されたイオンを含んでおり、該イオンが、それぞれ約３ｋｅＶ〜約１０ｋｅＶの範囲のエネルギーおよび約１５ｋｅＶ〜約５０ｋｅＶの範囲のエネルギーで、約１×１０11ｃｍ-2〜約１×１０13ｃｍ-2のドーズ量だけ注入されるＢおよびＢＦ2からなる群から選択されてもよい。
【００２３】
ある実施の形態では、前記ＦＥＭゲートユニットが、厚さが約２０ｎｍ〜約１００ｎｍであり、Ｐｔからなる下側金属層と、厚さが約１００ｎｍ〜約４００ｎｍであり、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料からなるＦＥ層と、厚さが約２０ｎｍ〜約１００ｎｍであり、Ｐｔ、ＩｒおよびＰｔ／Ｉｒ合金からなる群から選択される材料からなる上側金属層と、を備えていてもよい。
【００２４】
ある実施の形態では、前記活性領域が、約４０ｋｅＶ〜約７０ｋｅＶのエネルギーで注入されるＡｓ、および約３０ｋｅＶ〜約６０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを含んでおり、該イオンが、約２×１０15ｃｍ-2〜約５×１０15ｃｍ-2の範囲のドーズ量を有していてもよい。
【００２５】
本発明によるシリコン基板上に形成されたＭＯＳトランジスタと強誘電性メモリ（ＦＥＭ）セルとを有する半導体構造を形成する方法は、該基板上に活性領域を形成して、これにより第１型の導電性チャネルを形成する工程と、該基板内にｐ-ウェルを形成して、これにより第２型の導電性チャネルを形成する工程と、 該ｐ-ウェル上にＭＯＳトランジスタを構成する工程と、下側金属層とＦＥ層と上側金属層とを堆積することを含むＦＥＭゲートユニットを形成する工程であって、該下側金属層は、該第１型の該導電性チャネルの少なくとも一部の上層に位置する、工程とを包含し、これにより上記目的が達成される。
【００２６】
ある実施の形態では、前記第２型の導電性チャネルを形成する工程は、ＢまたはＢＦ2からなる群から選択されるドーパントを、それぞれ約３ｋｅＶ〜約１０ｋｅＶまたは約１５ｋｅＶ〜約５０ｋｅＶの範囲のエネルギーで、素子領域内に約１×１０11ｃｍ-2〜約１×１０13ｃｍ-2のドーズ量で注入することを包含してもよい。
【００２７】
ある実施の形態では、前記構造を約５００℃〜約１１００℃の温度でアニールして、ＢまたはＢＦ2イオンを前記第２型の前記導電性チャネルからゲート接合領域へ拡散させることにより、該第２型の前記導電性チャネルを形成する工程を包含してもよい。
【００２８】
ある実施の形態では、前記ＦＥＭゲートユニットを形成する工程は、約２０ｎｍ〜約１００ｎｍの厚さを有するＰｔ、Ｉｒ、ＩｒＯ2、およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる下側金属層を堆積することと、約５０ｎｍ〜約４００ｎｍの厚さを有するＰｂ（Ｚｒ，Ｔｉ） Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料よりなるＦＥ層を堆積することと、約２０ｎｍ〜約１００ｎｍの厚さを有するＰｔ、Ｉｒ、ＩｒＯ2、およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる上側金属層を堆積することとを包含してもよい。
【００２９】
ある実施の形態では、前記第３型のドーピング不純物を注入する工程は、素子領域を、約４０ｋｅＶ〜約７０ｋｅＶのエネルギーで注入されるＡｓおよび約３０ｋｅＶ〜約６０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンによりドーピングすることを包含し、該イオンは約１×１０15ｃｍ-2〜約５×１０15ｃｍ-2の範囲のドーズ量を有してもよい。
【００３０】
ある実施の形態では、前記ＦＥＭゲートユニットの周りに絶縁構造を堆積する工程は、前記ＭＯＳトランジスタおよび該ＦＥＭゲートユニットの上に、ＴｉＯxおよびＳｉ3Ｎ4からなる群から選択される絶縁性材料の層を堆積することを包含してもよい。
【００３１】
ある実施の形態では、前記ＦＥＭゲートユニットを形成する工程は、前記ＭＯＳトランジスタの上にトランジスタ絶縁層を堆積することと、続いて該トランジスタ絶縁層の上に該ＦＥＭゲートユニットを構成することとを包含してもよい。
【００３２】
ある実施の形態では、前記ＦＥＭゲートユニットを形成する工程は、前記ＭＯＳトランジスタの上にトランジスタ絶縁層を堆積することと、続いて該ＭＯＳトランジスタの側部に沿って該ＦＥＭゲートユニットを構成することとを包含してもよい。
【００３３】
本発明によるシリコン基板上に形成されたＭＯＳトランジスタと強誘電性メモリ（ＦＥＭ）セルとを有する半導体構造を形成する方法は、該基板上に活性領域を形成して、これにより第１型の導電性チャネルを形成する工程と、該基板内にｐ-ウェルを形成して、これにより第２型の導電性チャネルを形成する工程と、 該ｐ-ウェル上にＭＯＳトランジスタを形成する工程と、約２０ｎｍ〜約１００ｎｍの厚さを有するＰｔ、Ｉｒ、ＩｒＯ2、およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる下側金属層を堆積することと、 約５０ｎｍ〜約４００ｎｍの厚さを有するＰｂ（Ｚｒ，Ｔｉ） Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料よりなるＦＥ層を堆積することと、約２０ｎｍ〜約１００ｎｍの厚さを有するＰｔ、Ｉｒ、ＩｒＯ2、およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる上側金属層を堆積することとを含み、該下側金属層は該第１型の該導電性チャネルの少なくとも一部の上層に位置する、ＦＥＭゲートユニットを形成する工程とを包含し、これにより上記目的が達成される。
【００３４】
ある実施の態様では、前記第２型の導電性チャネルを形成する工程は、ＢまたはＢＦ2からなる群から選択されるドーパントを、それぞれ約３ｋｅＶ〜約１０ｋｅＶまたは約１５ｋｅＶ〜約５０ｋｅＶの範囲のエネルギーで素子領域内に約１×１０11ｃｍ-2〜約１×１０13ｃｍ-2のドーズ量で注入することを包含してもよい。
【００３５】
ある実施の態様では、前記構造を約５００℃〜約１１００℃の温度でアニールして、ＢまたはＢＦ2イオンを前記第２型の前記導電性チャネルからゲート接合領域へ拡散させることにより、該第２型の該導電性チャネルを形成する工程を包含してもよい。
【００３６】
ある実施の態様では、前記第３型のドーピング不純物を注入する工程は、素子領域を、約４０ｋｅＶ〜約７０ｋｅＶのエネルギーで注入されるＡｓおよび約３０ｋｅＶ〜約６０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンによりドーピングすることを包含し、該イオンは約１×１０15ｃｍ-2〜約５×１０15ｃｍ-2の範囲のドーズ量を有してもよい。
【００３７】
ある実施の態様では、前記ＦＥＭゲートユニットを形成する工程は、前記ＭＯＳトランジスタの上にトランジスタ絶縁層を堆積することと、続いて該トランジスタ絶縁層の上に該ＦＥＭゲートユニットを形成することとを包含してもよい。
【００３８】
ある実施の態様では、前記ＦＥＭゲートユニットを形成する工程は、前記ＭＯＳトランジスタの上にトランジスタ絶縁層を堆積することと、続いて該ＭＯＳトランジスタの側部に沿って該ＦＥＭゲートユニットを形成することとを包含してもよい。
【００３９】
本発明の２トランジスタメモリセルは、内部に活性領域を含むシリコン基板であって、該活性領域は第1型のドーピング不純物によりドーピングされて第１型の導電性チャネルを形成する、シリコン基板と、該活性領域内に位置し、第２型のドーピング不純物によりドーピングされて第２型の導電性チャネルを形成するチャネル領域と、該活性領域内のゲート接合領域の両側に位置して、第３型の一対の導電性チャネルを形成するソース接合領域およびドレイン接合領域と、該第２型の該導電性チャネルに隣接するＭＯＳトランジスタと、下側金属層とＦＥ層と上側金属層とを含むＦＥＭゲートユニットであって、該ＦＥＭゲートユニットは少なくとも一部分は該第１型の該導電層チャネルの上層に位置し、該ＦＥＭゲートユニットのどのエッジも該ソース接合領域および該ドレイン接合領域のエッジから距離「Ｄ」だけ離れているように該ゲート接合領域でサイズ決めされ、「Ｄ」は約５０ｎｍ〜約３００ｎｍの間である、ＦＥＭゲートユニットと、
該ＭＯＳトランジスタと該ＦＥＭゲートユニットとの間に位置するトランジスタ絶縁層と、該導電性チャネルと該ＭＯＳトランジスタと該ＦＥＭゲートユニットとを覆って延びる被覆絶縁層と、それぞれが該被覆絶縁層の上表面に位置し、該層を貫通して該各接合領域と電気的に接触するソース電極およびドレイン電極であって、該ドレイン電極は該ドレイン接合領域および該第２型の該導電性チャネルと接触するソース電極およびドレイン電極と、該被覆絶縁層の該上表面に位置し該層を貫通して該ＦＥＭゲートユニットの該上側金属層と電気的に接触するゲート電極とを備えており、このことにより上記目的が達成される。
【００４０】
ある実施の態様では、前記第２型の前記導電性チャネルは注入されたイオンを含み、該イオンは、ＢおよびＢＦ2からなる群から選択され、それぞれ約３ｋｅＶ〜約１０ｋｅＶまたは約１５ｋｅＶ〜約５０ｋｅＶの範囲のエネルギーおよび約１×１０11ｃｍ-2〜約１×１０13ｃｍ-2のドーズ量で注入され、該注入されたイオンは、約５００℃〜約１１００℃の温度での前記構造のアニーリング中に素子領域から拡散してもよい。
【００４１】
ある実施の態様では、前記ＦＥＭゲートユニットは、約２０ｎｍ〜約１００ｎｍの厚さを有するＰｔよりなる下側金属層と、約１００ｎｍ〜約４００ｎｍの厚さを有するＰｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料よりなるＦＥ層と、約２０ｎｍ〜約１００ｎｍの厚さを有するＰｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる上側金属層とを含んでもよい。
【００４２】
ある実施の態様では、前記活性領域は、約４０ｋｅＶ〜約７０ｋｅＶのエネルギーで注入されるＡｓおよび約３０ｋｅＶ〜約６０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを含み、該イオンは約１×１０15ｃｍ-2〜約５×１０15ｃｍ-2の範囲のドーズ量を有してもよい。
【００４３】
ある実施の態様では、前記ＦＥＭゲートユニットは、前記ＭＯＳトランジスタの上層に位置してもよい。
【００４４】
ある実施の態様では、前記ＭＯＳトランジスタおよび前記ＦＥＭゲートユニットは横並びに配置されてもよい。
【００４５】
本発明のシリコン基板上に強誘電体メモリ（ＦＥＭ）ゲートユニットを有する半導体構造を形成する方法は、該ＦＥＭゲートユニットのためのシリコン素子領域を形成する工程と、該シリコン素子領域に第１型のドーピング不純物を注入することにより、ゲート接合領域として用いられる第１型の導電性チャネルを形成する工程と、該ゲート接合領域上にＦＥＭゲートユニットを堆積する工程であって、下側金属層、ＦＥ層および上側金属層を堆積することを含み、該ＦＥＭゲートユニットのどのエッジも、ソース接合領域およびドレイン接合領域のエッジから距離「Ｄ」だけ離れているように、該ＦＥＭゲートユニットが該ゲート接合領域でサイズ決めされ、該「Ｄ」が約５０ｎｍ〜約３００ｎｍの範囲である、工程と、該ＦＥＭゲートユニットの周りに絶縁構造を堆積する工程と、該シリコン素子領域内の該ゲート接合領域の両側に第２型のドーピング不純物を注入して、ソース接合領域およびドレイン接合領域として用いられる第２型の導電性チャネルを形成する工程と、該ゲート接合領域上に第３型の導電性チャネルを形成する工程であって、該第３型の該導電性チャネルのどのエッジも、該ソース接合領域および該ドレイン接合領域のエッジから距離「Ｃ」だけ離れているように、該第３型の該導電性チャネルが該ゲート接合領域でサイズ決めされ、該「Ｃ」が約０ｎｍ〜約３００ｎｍの範囲である、工程とを包含し、これにより上記目的が達成される。
【００４６】
ある実施の形態では、前記第３型の導電性チャネルを形成する工程は、ＢおよびＢＦ2からなる群から選択されたドーパントを、それぞれ約３ｋｅＶ〜約１０ｋｅＶの範囲のエネルギーおよび約１５ｋｅＶ〜約５０ｋｅＶの範囲のエネルギーで、約１×１０11ｃｍ-2〜約１×１０13ｃｍ-2のドーズ量だけ注入することを含んでもよい。
【００４７】
ある実施の形態では、前記構造を約５００℃〜約１１００℃の温度でアニールすることによって、前記下側金属層から前記ゲート接合領域へとＢまたはＢＦ2イオンを拡散させ、これにより前記第３型の前記導電性チャネルを形成する工程を含んでもよい。
【００４８】
ある実施の形態では、前記ＦＥＭゲートユニットを堆積する工程が、約２０ｎｍ〜約１００ｎｍの厚さを有するＰｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる下側金属層を堆積することと、約５０ｎｍ〜約４００ｎｍの厚さを有するＰｂ（Ｚｒ、Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料よりなるＦＥ層を堆積することと、約２０ｎｍ〜約１００ｎｍの厚さを有するＰｔ、Ｉｒ、 ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる上側金属層を堆積することと、を含んでもよい。
【００４９】
ある実施の形態では、前記第２型のドーピング不純物を注入する工程が、約４０ｋｅＶ〜約７０ｋｅＶのエネルギーで注入されるＡｓ、および約３０ｋｅＶ〜約６０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを前記素子領域にドーピングすることを含み、該イオンが、約１×１０15ｃｍ-2〜約５×１０15ｃｍ-2の範囲のドーズ量を有してもよい。
【００５０】
ある実施の形態では、前記ＦＥＭゲートユニットの周りに絶縁構造を堆積する工程が、該ＦＥＭゲートユニットの上にＴｉＯxおよびＳｉ3Ｎ4からなる群から選択される絶縁性材料の層を堆積することを含んでもよい。
【００５１】
本発明のシリコン基板上に強誘電体メモリ（ＦＥＭ）ゲートユニットを有する半導体構造を形成する方法は、該ＦＥＭゲートユニットのためのシリコン素子領域を形成する工程と、該シリコン素子領域に第１型のドーピング不純物を注入することにより、ゲート接合領域として用いられる第１型の導電性チャネルを形成する工程と、該ゲート接合領域上にＦＥＭゲートユニットを堆積する工程であって、約２０ｎｍ〜約１００ｎｍの厚さを有するＰｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる下側金属層と、約５０ｎｍ〜約４００ｎｍの厚さを有するＰｂ（Ｚｒ、Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料よりなるＦＥ層と、約２０ｎｍ〜約１００ｎｍの厚さを有するＰｔ、Ｉｒ、 ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる上側金属層とを堆積することを含み、該ＦＥＭゲートユニットのどのエッジも、ソース接合領域およびドレイン接合領域のエッジから距離「Ｄ」だけ離れているように、該ＦＥＭゲートユニットが該ゲート接合領域でサイズ決めされ、該「Ｄ」が約５０ｎｍ〜３００ｎｍの範囲である、工程と、該ＦＥＭゲートユニットの周りに絶縁構造を堆積する工程と、該シリコン素子領域内の該ゲート接合領域の両側に第２型のドーピング不純物を注入して、ソース接合領域およびドレイン接合領域として用いられる第２型の導電性チャネルを形成する工程と、該ゲート接合領域上に第３型の導電性チャネルを形成する工程であって、該第３型の該導電性チャネルのどのエッジも、該ソース接合領域および該ドレイン接合領域のエッジから距離「Ｃ」だけ離れているように、該第３型の該導電性チャネルが該ゲート接合領域でサイズ決めされ、該「Ｃ」が約０ｎｍ〜３００ｎｍの範囲である、工程とを包含し、これにより上記目的が達成される。
【００５２】
ある実施の形態では、前記第３型の導電性チャネルを形成する工程は、ＢおよびＢＦ2からなる群から選択されたドーパントを、それぞれ約３ｋｅＶ〜約１０ｋｅＶの範囲のエネルギーおよび約１５ｋｅＶ〜約５０ｋｅＶの範囲のエネルギーで、約１×１０11ｃｍ-2〜約１×１０13ｃｍ-2のドーズ量だけ前記下側金属層に注入することを含んでもよい。
【００５３】
ある実施の形態では、前記第３型の導電性チャネルを形成する工程は、ＢおよびＢＦ2からなる群から選択されたドーパントを、それぞれ約３ｋｅＶ〜約１０ｋｅＶの範囲のエネルギーおよび約１５ｋｅＶ〜約５０ｋｅＶの範囲のエネルギーで、約１×１０11ｃｍ-2〜約１×１０13ｃｍ-2のドーズ量だけ、前記第１型の前記導電性層の表面に注入することを含んでもよい。
【００５４】
ある実施の形態では、前記構造を約５００℃〜約１１００℃の温度でアニールすることによって、前記下側金属層から前記ゲート接合領域へとＢまたはＢＦ2イオンを拡散させ、これにより前記第３型の前記導電性チャネルを形成する工程を含んでもよい。
【００５５】
ある実施の形態では、前記第２型のドーピング不純物を注入する工程が、約４０ｋｅＶ〜約７０ｋｅＶのエネルギーで注入されるＡｓ、および約３０ｋｅＶ〜約６０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを前記素子領域にドーピングすることを含み、該イオンが、約１×１０15ｃｍ-2〜約５×１０15ｃｍ-2の範囲のドーズ量を有してもよい。
【００５６】
ある実施の形態では、前記ＦＥＭゲートユニットの周りに絶縁構造を堆積する工程が、該ＦＥＭゲートユニットの上にＴｉＯxおよびＳｉ3Ｎ4からなる群から選択される絶縁性材料の層を堆積することを含んでもよい。
【００５７】
本発明の強誘電体メモリ（ＦＥＭ）セルは、活性領域を内部に有するシリコン基板と、該活性領域内の該ゲート接合領域の両側に位置し、第１型の導電性チャネルを形成するようにドーピングされるゲート接合領域と、該活性領域内に位置し、第２型の一対の導電性チャネルを形成するようにドーピングされる、ソース接合領域およびドレイン接合領域と、該ゲート接合領域上に位置する第３型の導電性チャネルと、下側金属層、ＦＥ層および上側金属層を有するＦＥＭゲートユニットであって、該第３型の該導電層チャネルの上層に位置し、表面積は該第３型の該導電性チャネル領域より小さく、また、該ＦＥＭゲートユニットのどのエッジも該ソース接合領域および該ドレイン接合領域のエッジから距離「Ｄ」だけ離れているように該ゲート接合領域でサイズ決めされ、「Ｄ」は約５０ｎｍ〜約３００ｎｍの間である、ＦＥＭゲートユニットと、上側表面を有し、該接合領域、該ＦＥＭゲートユニット、および該基板の上層に位置する絶縁層と、それぞれが該絶縁層の該上側表面上に位置し、該絶縁層を通って延び、該接合領域のそれぞれと電気的に接触する、ソース電極およびドレイン電極と、該絶縁層の該上側表面上に位置し、該絶縁層を通って延び、該ＦＥＭゲートユニットの該上側金属層と電気的に接触する、ゲート電極とを備え、これにより上記目的が達成される。
【００５８】
ある実施の形態では、前記第３型の前記導電性チャネルは、注入されたイオンを含み、該イオンは、ＢおよびＢＦ2からなる群から選択され、それぞれ約３ｋｅＶ〜約１０ｋｅＶまたは約１５ｋｅＶ〜約５０ｋｅＶの範囲のエネルギーおよび約１×１０11ｃｍ-2〜約１×１０13ｃｍ-2のドーズ量で注入され、該注入されたイオンは、約５００℃〜約１１００℃の温度での前記構造のアニーリング中に素子領域から拡散してもよい。
【００５９】
ある実施の形態では、前記ＦＥＭゲートユニットが、約２０ｎｍ〜約１００ｎｍの厚さを有するＰｔよりなる下側金属層と、約１００ｎｍ〜約４００ｎｍの厚さを有するＰｂ（Ｚｒ、Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料よりなるＦＥ層と、約２０ｎｍ〜約１００ｎｍの厚さを有するＰｔ、Ｉｒ、 ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる上側金属層とを含んでもよい。
【００６０】
ある実施の形態では、前記活性領域が、約４０ｋｅＶ〜約７０ｋｅＶのエネルギーで注入されるＡｓ、および約３０ｋｅＶ〜約６０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを含み、該イオンが、約１×１０15ｃｍ-2〜約５×１０15ｃｍ-2の範囲のドーズ量を有してもよい。
【００６１】
ある実施の形態では、前記第３型の前記導電性チャネルが、該導電性チャネルのどのエッジも前記ソース接合領域および前記ドレイン接合領域のエッジから距離「Ｃ」だけ離れているように構成および配置され、「Ｃ」は約０ｎｍ〜約３００ｎｍの間であってもよい。
【００６２】
本発明のシリコン基板上に強誘電体メモリ（ＦＥＭ）ゲートユニットを有する半導体構造を形成する方法は、該ＦＥＭゲートユニットのためのシリコン素子領域を形成する工程と、該シリコン素子領域に第１型のドーピング不純物を注入することにより、ゲート接合領域として用いられる第１型の導電性チャネルを形成する工程と、該素子領域上に第２型のドーピング不純物を注入することにより、第２型の導電層を形成する工程と、該第２型の導電性チャネル上にＦＥＭゲートユニットを堆積する工程であって、下側金属層、ＦＥ層および上側金属層を堆積することを含み、該ＦＥＭゲートユニットのどのエッジも、ソース接合領域およびドレイン接合領域のエッジから距離「Ｄ」だけ離れているように、該ＦＥＭゲートユニットが該ゲート接合領域でサイズ決めされ、該「Ｄ」が約５０ｎｍ〜約３００ｎｍの範囲である、工程と、該ＦＥＭゲートユニットの上に絶縁構造を堆積する工程と、該シリコン素子領域内の該ゲート接合領域の両側に第３型のドーピング不純物を注入して、ソース接合領域およびドレイン接合領域として用いられる第３型の導電性チャネルを形成する工程であって、該第２型の該導電型チャネルは該ドレイン接合領域まで延びている、工程とを包含し、これにより上記目的が達成される。
【００６３】
ある実施の形態では、前記第２型の導電性チャネルを形成する工程は、ＢおよびＢＦ2からなる群から選択されたドーパントを、それぞれ約３ｋｅＶ〜約１０ｋｅＶの範囲のエネルギーおよび約１５ｋｅＶ〜約５０ｋｅＶの範囲のエネルギーで、約１×１０11ｃｍ-2〜約１×１０13ｃｍ-2のドーズ量だけ注入することを含んでもよい。
【００６４】
ある実施の形態では、前記構造を約５００℃〜約１１００℃の温度でアニールすることによって、前記第２型の前記導電性チャネルから前記ゲート接合領域へとＢまたはＢＦ2イオンを拡散させ、これにより該第２型の該導電性チャネルを形成する工程を包含してもよい。
【００６５】
ある実施の形態では、前記ＦＥＭゲートユニットを堆積する工程が、約２０ｎｍ〜約１００ｎｍの厚さを有するＰｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる下側金属層を堆積することと、約１００ｎｍ〜約４００ｎｍの厚さを有するＰｂ（Ｚｒ、Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料よりなるＦＥ層を堆積することと、約２０ｎｍ〜約１００ｎｍの厚さを有するＰｔ、ＩｒおよびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる上側金属層を堆積することと、を含んでもよい。
【００６６】
ある実施の形態では、前記第３型のドーピング不純物を注入する工程が、約４０ｋｅＶ〜約７０ｋｅＶのエネルギーで注入されるＡｓ、および約３０ｋｅＶ〜約６０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを前記素子領域にドーピングすることを含み、該イオンが、約１×１０15ｃｍ-2〜約５×１０15ｃｍ-2の範囲のドーズ量を有してもよい。
【００６７】
ある実施の形態では、前記ＦＥＭゲートユニットの上に絶縁構造を堆積する工程が、該ＦＥＭゲートユニットの上にＴｉＯxよりなる層を堆積することを包含してもよい。
【００６８】
ある実施の形態では、前記ソース接合領域および前記ドレイン接合領域の上にシリサイド層を堆積することをさらに包含してもよい。
【００６９】
本発明のシリコン基板上に強誘電体メモリ（ＦＥＭ）ゲートユニットを有する半導体構造を形成する方法は、該ＦＥＭゲートユニットのためのシリコン素子領域を形成する工程と、該シリコン素子領域に第１型のドーピング不純物を注入することにより、ゲート接合領域として用いられる第１型の導電性チャネルを形成する工程と、該素子領域上に第２型のドーピング不純物を注入することにより、第２型の導電性チャネルを形成する工程と、該ゲート接合領域上の該第２型の該導電性チャネルの上にＦＥＭゲートユニットを堆積する工程であって、約２０ｎｍ〜約１００ｎｍの厚さを有するＰｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる下側金属層を堆積することと、約１００ｎｍ〜約４００ｎｍの厚さを有するＰｂ（Ｚｒ、Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料よりなるＦＥ層を堆積することと、約２０ｎｍ〜約１００ｎｍの厚さを有するＰｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる上側金属層を堆積することとを含み、該ＦＥＭゲートユニットのどのエッジも、ソース接合領域およびドレイン接合領域のエッジから距離「Ｄ」だけ離れているように、該ＦＥＭゲートユニットが該ゲート接合領域でサイズ決めされ、該「Ｄ」が約５０ｎｍ〜３００ｎｍの範囲である、工程と、該ＦＥＭゲートユニットの周りに絶縁構造を堆積する工程と、該シリコン素子領域内の該ゲート接合領域の両側に第３型のドーピング不純物を注入して、ソース接合領域およびドレイン接合領域として用いられる第３型の導電性チャネルを形成する工程であって、該第２型の該導電型チャネルは該ドレイン接合領域の一部の上へ延びている、工程とを包含し、これにより上記目的が達成される。
【００７０】
ある実施の形態では、前記第２型の導電性チャネルを形成する工程は、ＢおよびＢＦ2からなる群から選択されたドーパントを、それぞれ約３ｋｅＶ〜約１０ｋｅＶの範囲のエネルギーおよび約１５ｋｅＶ〜約５０ｋｅＶの範囲のエネルギーで、約１×１０11ｃｍ-2〜約１×１０13ｃｍ-2のドーズ量だけ注入することを含んでもよい。
【００７１】
ある実施の形態では、前記構造を約５００℃〜約１１００℃の温度でアニールすることによって、前記下側金属層から前記ゲート接合領域へとＢまたはＢＦ2イオンを拡散させ、これにより前記第２型の前記導電性チャネルを形成する工程を含んでもよい。
【００７２】
ある実施の形態では、前記第３型のドーピング不純物を注入する工程が、約４０ｋｅＶ〜約７０ｋｅＶのエネルギーで注入されるＡｓ、および約３０ｋｅＶ〜約６０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを前記素子領域にドーピングすることを含み、該イオンが、約１×１０15ｃｍ-2〜約５×１０15ｃｍ-2の範囲のドーズ量を有してもよい。
【００７３】
ある実施の形態では、前記ＦＥＭゲートユニットの周りに絶縁構造を堆積する工程が、該ＦＥＭゲートユニットの上にＴｉＯxよりなる層を堆積することを包含してもよい。
【００７４】
ある実施の形態では、前記ソース接合領域および前記ドレイン接合領域の上にシリサイドよりなる層を形成することをさらに包含してもよい。
【００７５】
本発明の強誘電体メモリ（ＦＥＭ）セルは、活性領域を内部に有するシリコン基板と、該活性領域内に位置し、第１型の導電性チャネルを形成するようにドーピングされるゲート接合領域と、該活性領域内の該ゲート接合領域の両側に位置し、第３型の一対の導電性チャネルを形成するようにドーピングされる、ソース接合領域およびドレイン接合領域と、該ゲート接合領域上に位置し部分的に該ドレイン接合領域まで延びている、第２型の導電性チャネルと、下側金属層、ＦＥ層および上側金属層を有するＦＥＭゲートユニットであって、該第２型の該導電層チャネルの上層に位置し、表面積は該第２型の該導電性チャネル領域の表面積より小さく、また、該ＦＥＭゲートユニットのどのエッジも該ソース接合領域および該ドレイン接合領域のエッジから距離「Ｄ」だけ離れるように該ゲート接合領域でサイズ決めされ、「Ｄ」は約５０ｎｍ〜約３００ｎｍの間である、ＦＥＭゲートユニットと、上側表面を有し、該接合領域、該ＦＥＭゲートユニット、および該基板の上層に位置する絶縁層と、それぞれが該絶縁層の該上側表面上に位置し、該絶縁層を通って延び、それぞれの接合領域と電気的に接触する、ソース電極およびドレイン電極であって、該ドレイン電極は該ドレイン接合領域および該第２型の該導電性チャネルと接触する、ソース電極およびドレイン電極と、該絶縁層の該上側表面上に位置し、該絶縁層を通って延び、該ＦＥＭゲートユニットの該上側金属層と電気的に接触する、ゲート電極とを備え、これにより上記目的が達成される。
【００７６】
ある実施の形態では、前記第２型の前記導電性チャネルは、注入されたイオンを含み、該イオンは、ＢおよびＢＦ2からなる群から選択され、それぞれ約３ｋｅＶ〜約１０ｋｅＶまたは約１５ｋｅＶ〜約５０ｋｅＶの範囲のエネルギーおよび約１×１０11ｃｍ-2〜約１×１０13ｃｍ-2のドーズ量で注入され、該注入されたイオンは、約５００℃〜約１１００℃の温度での前記構造のアニーリング中に前記素子領域から拡散してもよい。
【００７７】
ある実施の形態では、前記ＦＥＭゲートユニットが、約２０ｎｍ〜約１００ｎｍの厚さを有するＰｔよりなる下側金属層と、約１００ｎｍ〜約４００ｎｍの厚さを有するＰｂ（Ｚｒ、Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料よりなるＦＥ層と、約２０ｎｍ〜約１００ｎｍの厚さを有するＰｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料よりなる上側金属層とを含んでもよい。
【００７８】
ある実施の形態では、前記活性領域が、約４０ｋｅＶ〜約７０ｋｅＶのエネルギーで注入されるＡｓ、および約３０ｋｅＶ〜約６０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを含み、該イオンが、約１×１０15ｃｍ-2〜約５×１０15ｃｍ-2の範囲のドーズ量を有してもよい。
【００７９】
ある実施の形態では、前記ソース接合領域および前記ドレイン接合領域の上層に位置するシリサイド層をさらに備えてもよい。
【００８０】
本発明によるシリコン基板上に半導体メモリ素子を形成する方法は、第１型のドーピング不純物を該シリコン基板内に注入し、ゲート領域として用いられる第１型の導電性チャネルを形成する工程と、該第１型の導電性チャネル上にＭＯＳキャパシタを形成する工程と、該ＭＯＳキャパシタ上にＦＥＭキャパシタを堆積させ、スタックゲートユニットを形成する工程であって、下側金属層、ＦＥ層および上側金属層を堆積させることを含む、工程と、第２型のドーピング不純物を該シリコン基板内の該ゲート接合領域の両側に注入し、ソース接合領域およびドレイン接合領域として用いられる第２型の導電性チャネルを形成する工程と、該ＦＥＭゲートユニットの周囲に絶縁構造を堆積する工程と、を包含することにより、上記目的が達成される。
【００８１】
ある実施の形態では、前記第１型の導電性チャネルを形成する工程が、ＢまたはＢＦ2からなる群から選択されるドーパントを、それぞれ３ｋｅＶから１０ｋｅＶまたは１５ｋｅＶから５０ｋｅＶの範囲のエネルギーで、１×１０12ｃｍ-2から１×１０14ｃｍ-2のドーズ量だけ注入することを含んでいてもよい。
【００８２】
ある実施の形態では、前記ＦＥＭゲートユニットを堆積させる工程が、厚さが約２０ｎｍから約１００ｎｍであり、Ｐｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料で形成された下側金属層を堆積させることと、厚さが約５０ｎｍから約４００ｎｍであり、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料で形成されたＦＥ層を堆積させることと、厚さが約２０ｎｍから約１００ｎｍであり、Ｐｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料で形成された上側金属層を堆積させることと、を含んでいてもよい。
【００８３】
ある実施の形態では、前記第２型のドーピング不純物を注入する工程が、約４０ｋｅＶから約８０ｋｅＶのエネルギーで注入されるＡｓ、および約２０ｋｅＶから約５０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを前記素子領域にドーピングすることを含んでおり、該イオンが約１×１０15ｃｍ-2から約５×１０15ｃｍ-2のドーズ量を有していていてもよい。
【００８４】
ある実施の形態では、前記ＦＥＭキャパシタおよびＭＯＳキャパシタの周囲に絶縁構造を堆積させる工程が、ＴｉＯxおよびＳｉ3Ｎ4からなる群から選択される絶縁性材料で形成された層を堆積させることを含んでいてもよい。
【００８５】
ある実施の形態では、前記ＭＯＳキャパシタを形成する工程が、所定の表面積を有するＭＯＳキャパシタを形成することを含み、前記ＦＥＭキャパシタを堆積させる工程が、該ＭＯＳキャパシタの該表面積よりも小さい表面積を有するＦＥＭキャパシタを堆積させることを含んでいてもよい。
【００８６】
ある実施の形態では、前記ＭＯＳキャパシタを形成する工程が、所定の表面積を有するＭＯＳキャパシタを形成することを含み、前記ＦＥＭキャパシタを堆積させる工程が、該ＭＯＳキャパシタの該表面積と実質的に同一の表面積を有するＦＥＭキャパシタを堆積させることを含んでいてもよい。
【００８７】
ある実施の形態では、前記方法は、前記スタックゲートユニットに沿って第２ＭＯＳキャパシタを形成することを含んでいてもよい。
【００８８】
本発明によるシリコン基板上に強誘電体メモリ（ＦＥＭ）ユニットを有する半導体構造を形成する方法は、第１型のドーピング不純物を該シリコン基板内に注入し、ゲート領域として用いられる第１型の導電性チャネルを形成する工程と、該基板上にＭＯＳキャパシタを形成する工程であって、該第１型の導電性チャネル上に酸化物の層を形成することと、該酸化物の層の上にｎ+ポリシリコンの層を形成することとを含む、工程と、ＦＥＭキャパシタを該ＭＯＳキャパシタ上に堆積させ、スタックゲートユニットを形成する工程であって、厚さが約２０ｎｍから約１００ｎｍであり、Ｐｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料で形成された下側金属層と、厚さが約５０ｎｍから約４００ｎｍであり、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料で形成されたＦＥ層と、厚さが約２０ｎｍから約１００ｎｍであり、Ｐｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料で形成された上側金属層とを堆積させることを含む、工程と、前記シリコン素子領域内の該ゲート接合領域の両側に第２型のドーピング不純物を注入し、ソース接合領域およびドレイン接合領域として用いられる第２型の導電性チャネルを形成する工程と、該スタックゲートユニットの周囲に絶縁構造を堆積させる工程と、を包含することにより、上記目的が達成される。
【００８９】
ある実施の形態では、前記第１型の導電性チャネルを形成する工程が、ＢまたはＢＦ2からなる群から選択されるドーパントを３ｋｅＶから１０ｋｅＶまたは１５ｋｅＶから５０ｋｅＶの範囲のエネルギーで、１×１０12ｃｍ-2から１×１０14ｃｍ-2のドーズ量だけ注入することを含んでいてもよい。
【００９０】
ある実施の形態では、前記第２型のドーピング不純物を注入する工程が、約４０ｋｅＶから約８０ｋｅＶのエネルギーで注入されるＡｓ、および約２０ｋｅＶから約５０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを前記素子領域にドーピングすることを含んでおり、該イオンが約１×１０15ｃｍ-2から約５×１０15ｃｍ-2のドーズ量を有していてもよい。
【００９１】
ある実施の形態では、前記ＦＥＭゲートユニットの周囲に絶縁構造を堆積させる工程が、ＴｉＯxおよびＳｉ3Ｎ4からなる群から選択される絶縁性材料で形成された層を堆積させることを含んでいてもよい。
【００９２】
本発明による強誘電体メモリ（ＦＥＭ）セルは、シリコン基板と、該基板内に位置し、第１型の導電性チャネルを形成するようにドーピングされている、ゲート領域と、該基板内の該ゲート接合領域の両側に位置し、一対の第２型の導電性チャネルを形成するようにドーピングされている、ソース接合領域およびドレイン接合領域と、該ゲート接合領域上に位置する第３型の酸化層および導電層を有し、所定の表面積を有する、ＭＯＳキャパシタと、下側金属層と、ＦＥ層と、上側金属層とを有し、該ＭＯＳキャパシタの少なくとも一部の上にスタックおよび積層され、該ＭＯＳキャパシタと共にスタックゲートユニットを形成する、ＦＥＭキャパシタと、該接合領域、該スタックゲートユニットおよび該基板に積層し、上面を有する、絶縁層と、それぞれが、該絶縁層の該上面に位置し、該絶縁層を通って延び、それぞれの接合領域と電気的に接触する、ソース電極およびドレイン電極、ならびに該絶縁層の該上面に位置し、該絶縁層を通って延び、該スタックゲートユニットの該上側金属層と電気的に接触するゲート電極と、を有することにより、上記目的が達成される。
【００９３】
ある実施の形態では、前記第１型の導電性チャネルが内部に注入されたイオンを有し、該イオンが、それぞれ３ｋｅＶから１０ｋｅＶおよび１５ｋｅＶから５０ｋｅＶの範囲のエネルギーで、１×１０12ｃｍ-2から１×１０14ｃｍ-2のドーズ量だけ注入される、ＢおよびＢＦ2からなる群から選択されてもよい。
【００９４】
ある実施の形態では、前記ＦＥＭキャパシタが、厚さが約２０ｎｍから約１００ｎｍであり、Ｐｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金で形成された下側金属層と、厚さが約１００ｎｍから約４００ｎｍであり、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料で形成されたＦＥ層と、厚さが約２０ｎｍから約１００ｎｍであり、Ｐｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料で形成された上側金属層とを有していてもよい。
【００９５】
ある実施の形態では、前記第２型の導電性チャネルが、約４０ｋｅＶから約８０ｋｅＶのエネルギーで注入されるＡｓ、および約２０ｋｅＶから約５０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを有し、該イオンが約１×１０15ｃｍ-2から約５×１０15ｃｍ-2のドーズ量を有していてもよい。
【００９６】
ある実施の形態では、前記第３型の導電性チャネルが、ｎ+ポリシリコンであってもよい。
【００９７】
ある実施の形態では、前記ＦＥＭキャパシタが、前記ＭＯＳキャパシタの全表面エリアに積層してもよい。
【００９８】
ある実施の形態では、前記ＦＥＭキャパシタが、前記ＭＯＳキャパシタの全表面エリアよりも小さいエリアに積層してもよい。
【００９９】
ある実施の形態では、前記スタックゲートユニットに沿って形成された第２ＭＯＳキャパシタをさらに有してもよい。
【０１００】
本発明によるシリコン基板上に強誘電体メモリ（ＦＥＭ）ゲートユニットを有する半導体構造を形成する方法は、第１型のドーピング不純物を該基板に導入し、第１型の導電性基板を形成する工程と、第２型のドーピング不純物を該第１型の導電性基板内に注入し、第２型の導電性チャネルを形成する工程と、第３型のドーピング不純物を該第２型の導電性チャネル内に注入し、ゲート接合領域として用いられる第３型の導電性チャネルを形成する工程と、第４型のドーピング不純物を該ゲート接合領域の両側に注入し、ソース接合領域およびドレイン接合領域として用いられる第４型の複数の導電性チャネルを形成する工程と、ＦＥＭゲートユニットを該ゲート接合領域上に堆積させる工程であって、下側金属層、ＦＥ層および上側金属層を堆積させることを含み、該ＦＥＭゲートユニットのどのエッジも、該ソース接合領域および該ドレイン接合領域のエッジから距離「Ｄ」だけ離れているように、該ＦＥＭゲートユニットが該ゲート接合領域でサイズ決めされ、該「Ｄ」が約５０ｎｍから約３００ｎｍの範囲である、工程と、を包含することにより、上記目的が達成される。
【０１０１】
ある実施の形態では、前記第２型のドーピング不純物を注入する工程が、リンおよび砒素からなる群から選択されるドーパントを約１０ｋｅＶから約５０ｋｅＶの範囲のエネルギーレベルで、約５．０×１０12ｃｍ-2から約５．０×１０13ｃｍ-2の範囲で注入することを含んでいてもよい。
【０１０２】
ある実施の形態では、前記第３型の導電性チャネルを形成する工程が、ＢまたはＢＦ2からなる群から選択されるドーパントを、それぞれ１ｋｅＶから１０ｋｅＶまたは１０ｋｅＶから５０ｋｅＶの範囲のエネルギで、５×１０11ｃｍ-2から１×１０13ｃｍ-2のドーズ量だけ注入することを含んでいてもよい。
【０１０３】
ある実施の形態では、前記方法は、前記構造を約５００℃から約１１００℃の温度でアニールし、ＢまたはＢＦ2イオンを前記ゲート接合領域から拡散させ、前記ゲートと前記ＦＥＭゲートユニットとの間にバリア層を形成することを含んでいてもよい。
【０１０４】
ある実施の形態では、前記ＦＥＭゲートユニットを堆積させる工程が、厚さが約２０ｎｍから約１００ｎｍであり、Ｉｒ、Ｉｒ／ＩｒＯ2合金からなる群から選択される材料で形成された下側金属層を堆積させることと、厚さが約５０ｎｍから約４００ｎｍであり、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料で形成されたＦＥ層を積層させることと、厚さが約２０ｎｍから約１００ｎｍで、Ｐｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料で形成された上側金属層を堆積させることと、を含んでいてもよい。
【０１０５】
ある実施の形態では、前記第４型のドーピング不純物を注入する工程が、約４０ｋｅＶから約７０ｋｅＶのエネルギーで注入されるＡｓ、および約３０ｋｅＶから約６０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを前記素子領域にドーピングすることを含んでおり、該イオンが約１×１０15ｃｍ-2から約５×１０15ｃｍ-2のドーズ量を有していてもよい。
【０１０６】
ある実施の形態では、前記ＦＥＭゲートユニットの周囲に絶縁構造を堆積させる工程が、ＴｉＯxおよびＳｉ3Ｎ4からなる群から選択される絶縁性材料で形成された層を堆積させることを含んでいてもよい。
【０１０７】
本発明によるシリコン基板上に強誘電体メモリ（ＦＥＭ）ゲートユニットを有する半導体構造を形成する方法は、第１型のドーピング不純物を該基板に注入し、第１型の導電性基板を形成する工程と、第２型のドーピング不純物を該第１型の導電性基板内に注入し、第２型の導電性チャネルを形成する工程と、第３型のドーピング不純物を該第２型の導電性チャネル内に注入し、ゲート接合領域として用いられる第３型の導電性チャネルを形成する工程と、第４型のドーピング不純物を該ゲート接合領域の両側に注入し、ソース接合領域およびドレイン接合領域として用いられる第４型の複数の導電性チャネルを形成する工程と、ＦＥＭゲートユニットを該ゲート接合領域上に堆積させる工程であって、厚さが約２０ｎｍから約１００ｎｍであり、ＩｒおよびＩｒ／ＩｒＯ2合金からなる群から選択される材料で形成された下側金属層、厚さが約５０ｎｍから約４００ｎｍであり、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料で形成されたＦＥ層、ならびに厚さが約２０ｎｍから約１００ｎｍであり、Ｐｔ、Ｉｒ、ＩｒＯ2およびＰｔ／Ｉｒ合金からなる群から選択される材料で形成された上側金属層を堆積させることを含み、該ＦＥＭゲートユニットのどのエッジも、該ソース接合領域および該ドレイン接合領域のエッジから距離「Ｄ」だけ離れているように、該ＦＥＭゲートユニットが該ゲート接合領域でサイズ決めされ、該「Ｄ」が約５０ｎｍから約３００ｎｍの範囲である、工程と、を包含することにより、上記目的が達成される。
【０１０８】
ある実施の形態では、前記方法は、前記構造を約５００℃から約１１００℃の温度でアニールし、ＢまたはＢＦ2イオンを前記ゲート接合領域から拡散させ、前記ゲートチャネルと前記ＦＥＭゲートユニットとの間にバリア層を形成することを含んでいてもよい。
【０１０９】
ある実施の形態では、前記第２型のドーピング不純物を注入する工程が、約４０ｋｅＶから約７０ｋｅＶのエネルギーで注入されるＡｓ、および約３０ｋｅＶから約６０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを前記素子領域にドーピングすることを含んでおり、該イオンが約１×１０15ｃｍ-2から約５×１０15ｃｍ-2のドーズ量を有していてもよい。
【０１１０】
ある実施の形態では、前記ＦＥＭゲートユニットの周囲に絶縁構造を堆積させる工程が、ＴｉＯxおよびＳｉ3Ｎ4からなる群から選択される絶縁性材料で形成された層を堆積させることを含んでいてもよい。
【０１１１】
本発明による強誘電体メモリ（ＦＥＭ）セルは、第１導電型のシリコン基板と、該基板内に形成された第２導電型の浅い導電性チャネルと、該浅い導電性チャネル内に形成され、ゲート接合領域を提供する、第３導電型の表面導電層と、該浅い導電性チャネル内の該ゲート接合領域の両側に位置し、第４導電型の導電性チャネルを形成するようにドーピングされている、ソース接合領域およびドレイン接合領域と、下側金属層と、ＦＥ層と、上側金属層とを有するＦＥＭゲートユニットであって、該ＦＥＭゲートユニットが、該第３導電型の導電性チャネルに積層し、該第３導電型の導電性チャネル領域の表面積よりも小さい表面積を有し、該ＦＥＭゲートユニットのどのエッジも、該ソース接合領域および該ドレイン接合領域のエッジから距離「Ｄ」だけ離れているように、該ＦＥＭゲートユニットが該ゲート接合領域でサイズ決めされ、該「Ｄ」が約５０ｎｍから約３００ｎｍの範囲である、ＦＥＭゲートユニットと、該接合領域、該ＦＥＭゲートユニットおよび該基板に積層し、上面を有する、絶縁層と、該絶縁層の該上面に位置し、該絶縁層を通って延び、接合領域と電気的に接触するドレイン電極と、該絶縁層の該上面に位置し、該絶縁層を通って延び、該ＦＥＭゲートユニットの該上側金属層と電気的に接触するゲート電極と、該絶縁層内に位置し、接地されているソース電極と、を有することにより、上記目的が達成される。
【０１１２】
ある実施の形態では、前記第３型の導電性チャネルが内部に注入されたイオンを有し、該イオンが、それぞれ１ｋｅＶから１０ｋｅＶおよび１０ｋｅＶから５０ｋｅＶの範囲のエネルギーで、１×１０11ｃｍ-2から１×１０13ｃｍ-2のドーズ量だけ注入される、ＢおよびＢＦ2からなる群から選択され、前記構造のアニーリング中に約５００℃から約１１００℃の温度で前記ゲート接合領域から拡散し、前記ＦＥＭゲートユニットと該ゲート接合領域との間にバリア層を形成してもよい。
【０１１３】
ある実施の形態では、前記ＦＥＭゲートユニットが、厚さが約２０ｎｍから約１００ｎｍであり、Ｉｒで形成された下側金属層と、厚さが約１００ｎｍから約４００ｎｍであり、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3およびＬｉＮｂＯ3からなる群から選択される材料で形成されたＦＥ層と、厚さが約２０ｎｍから約１００ｎｍであり、ＩｒおよびＩｒ／ＩｒＯ2合金からなる群から選択される材料で形成された上側金属層とを有していてもよい。
【０１１４】
ある実施の形態では、前記活性領域が、約４０ｋｅＶから約７０ｋｅＶのエネルギーで注入されるＡｓ、および約３０ｋｅＶから約６０ｋｅＶのエネルギーで注入されるリンからなる群から選択されるイオンを有し、該イオンが約１×１０15ｃｍ-2から約５×１０15ｃｍ-2のドーズ量を有していてもよい。
【０１１５】
以下に作用を説明する。
【０１１６】
本発明によるＦＥＭセル半導体構造の形成方法は、シリコン基板上に強誘電体メモリ（ＦＥＭ）ゲートユニットのための素子領域を形成することを含む。適切な不純物がこの素子領域内に注入されることによって、ソース接合領域、ゲート接合領域、およびドレイン接合領域として用いられる導電性チャネルを形成する。ＦＥＭセルは、基板上に形成されたＦＥＭゲートユニットを備えている。ゲート接合領域は、ＦＥＭゲートユニット素子領域上のＦＥＭゲートユニット用に、ソース接合領域とドレイン接合領域との間に形成される。このＦＥＭゲートユニットは、下側金属層と、強誘電体（ＦＥ）層と、上側金属層とを備えている。ＦＥＭゲートユニットとゲート接合領域との間には、ショットキー障壁または非常に浅い接合層が、別の導電性チャネルとして形成される。ＦＥＭゲートユニットは、ソース領域およびドレイン領域から隔てられている。これらのさまざまな導電性チャネルは、他にどのような素子が基板上に構成されるかによって、また、さまざまな構成順序のもつ効率に依存して、製造のさまざまな段階で形成されうる。
【０１１７】
このＦＥＭセル半導体構造は、バルクシリコン基板でもＳＯＩ型の基板でもよい基板と、その基板上に形成される第１および第２型の導電性チャネルと、ゲート領域上に形成されるＦＥＭゲートユニットとを備えている。このＦＥＭゲートユニットは、下側金属層と、ＦＥ層と、上側金属層とを備えている。さらに、第３型の導電性チャネルが、ＦＥＭゲートユニットとゲート領域との間に形成される。このＦＥＭセルは、従来のＭＯＳトランジスタと連続的に構成されていてもよい。
【０１１８】
本発明の２トランジスタ半導体構造の形成方法は、シリコン基板上にＭＯＳトランジスタおよび強誘電体メモリ（ＦＥＭ）ゲートユニットのための素子領域を形成することを含む。素子領域に適切な不純物が注入されることによって、ソース接合領域、ゲート接合領域、およびドレイン接合領域として用いられる導電性チャネルが形成される。この基板上に従来のＭＯＳトランジスタが形成される。ＦＥＭセルは、基板上のＭＯＳトランジスタの上方にまたは側面に沿って形成されるＦＥＭゲートユニットを含む。ゲート接合領域は、ＦＥＭゲートユニットのために、ソース接合領域とドレイン接合領域との間に形成される。ＦＥＭゲートユニットは、下側金属層と強誘電体（ＦＥ）層と上側金属層とを含む。ＦＥＭゲートユニットはソース領域およびドレイン領域から隔てられており、またＦＥＭゲートユニットとゲート接合領域との間には導電性チャネルが形成されている。これらの様々な導電性チャネルは、他にどのような素子が基板上に形成されるかに依存して、および様々な構成順序の効率性に依存して、様々な構成段階で形成され得る。
【０１１９】
２トランジスタ半導体構造は、バルクシリコン基板でもＳＯＩ型基板でもよいシリコン基板を含む。基板上に３つのタイプの導電性チャネルが配置される。下側金属層とＦＥ層と上側金属層とを含むＦＥＭゲートユニットは、ゲート領域の上方に従来のＭＯＳトランジスタの上かまたは側面に沿って配置される。
【０１２０】
本発明のＦＥＭセル半導体構造の形成方法は、シリコン基板上に強誘電性メモリ（ＦＥＭ）ゲートユニットのための素子領域を形成することを含む。素子領域に適切な不純物が注入されることによって、ソース接合領域、ゲート接合領域、およびドレイン接合領域として用いられる導電性チャネルが形成される。ＦＥＭセルは、この基板上に形成されるＦＥＭゲートユニットを含む。ゲート接合領域は、ＦＥＭゲートユニット素子領域上のＦＥＭゲートユニットのために、ソース接合領域とドレイン接合領域との間に形成される。ＦＥＭゲートユニットは、下側金属層と強誘電体（ＦＥ）層と上側金属層とを含む。ＦＥＭゲートユニットとゲート接合領域との間に浅い接合層が別の導電性チャネルとして形成される。ＦＥＭゲートユニットはソース領域およびドレイン領域から隔てられており、ＦＥＭゲートユニットとゲート接合領域との間の導電性チャネルもまた同様にこれらから隔てられている。これらの様々な導電性チャネルは、他にどのような素子が基板上に形成されるかに依存して、および様々な構成順序の効率性に依存して、様々な製造段階で形成され得る。
【０１２１】
ＦＥＭセル半導体構造は、バルクシリコン基板でもＳＯＩ型基板でもよいシリコン基板を含む。基板の上方に第１型および第２型の導電性チャネルが配置される。下側金属層とＦＥ層と上側金属層とを含むＦＥＭゲートユニットは、チャネル領域の上方に位置している。ＦＥＭゲートユニットとチャネル領域との間に第３型の導電性チャネルが配置される。ＦＥＭセルは従来のＭＯＳトランジスタと連続して構成され得る。
【０１２２】
本発明のＦＥＭセル半導体構造の形成方法は、シリコン基板上に強誘電性メモリ（ＦＥＭ）ゲートユニットのための素子領域を形成することを含む。素子領域に適切な不純物が注入されることによって、ソース接合領域、ゲート接合領域、およびドレイン接合領域として用いられる導電性チャネルが形成される。ＦＥＭセルは、この基板上に形成されるＦＥＭゲートユニットを含む。ゲート接合領域は、ＦＥＭゲートユニット素子領域上のＦＥＭゲートユニットのために、ソース接合領域とドレイン接合領域との間に形成される。ＦＥＭゲートユニットは、下側金属層と強誘電体（ＦＥ）層と上側金属層とを含む。ＦＥＭゲートユニットとゲート接合領域との間に浅い接合層が別の導電性チャネルとして形成され、これはドレイン接合領域まで延びる。ＦＥＭゲートユニットはソース領域およびドレイン領域から隔てられており、ＦＥＭゲートユニットとゲート接合領域との間の導電性チャネルも同様にこれらから隔てられている。これらの様々な導電性チャネルは、他にどのような素子が基板上に形成されるかに依存して、および様々な構成順序の効率性に依存して、様々な製造段階で形成され得る。
【０１２３】
ＦＥＭセル半導体構造は、バルクシリコン基板でもＳＯＩ型基板でもよいシリコン基板を含む。基板の上方に第１型および第２型の導電性チャネルが配置される。下側金属層とＦＥ層と上側金属層とを含むＦＥＭゲートユニットは、ゲート領域の上方に位置している。ＦＥＭゲートユニットとチャネル領域との間に第３型の別の導電性チャネルが配置され、ドレイン領域まで延びる。ＦＥＭセルは従来のＭＯＳトランジスタと連続して構成され得る。
【０１２４】
シリコン基板上に半導体メモリ素子を形成する方法は、第１型のドーピング不純物をシリコン基板内に注入し、ゲート領域として用いられる第１型の導電性チャネルを形成する工程と、ＭＯＳキャパシタを第１型の導電性チャネル上に形成する工程と、ＦＥＭキャパシタをＭＯＳキャパシタ上に堆積し、それによって、スタックゲートユニットを形成する工程であって、下側金属層、ＦＥ層および上側金属層を堆積することを含む、工程と、第２型のドーピング不純物をシリコン基板内のゲート領域の両側に注入し、ソース接合領域およびドレイン接合領域として用いられる第２型の導電性チャネルを形成する工程と、ＦＥＭゲートユニットの周囲に絶縁構造を堆積する工程とを包含する。
【０１２５】
本発明により構築された強誘電体メモリ（ＦＥＭ）セルは、シリコン基板と、基板内に位置し、第１型の導電性チャネルを形成するようにドーピングされている、ゲート領域と、基板内のゲート領域の両側に位置し、一対の第２型の導電性チャネルを形成するようにドーピングされている、ソース接合領域およびドレイン接合領域と、ゲート接合領域上に位置し、第３型の酸化層および導電層を有するＭＯＳキャパシタとを有する。ＭＯＳキャパシタは、下側金属層、ＦＥ層および上側金属層を有する所定の表面領域であるＦＥＭキャパシタを有し、ＦＥＭキャパシタは、ＭＯＳキャパシタの少なくとも一部の上にスタックおよび積層され、それによって、ＭＯＳキャシタと共にスタックゲートユニットを形成する。絶縁層は、上面を有し、接合領域、スタックゲートユニットおよび基板上に積層し、ソース電極およびドレイン電極は、それぞれ、絶縁層の上面に設けられ、絶縁層を通って延び、それぞれの接合領域と電気的に接触し、ゲート電極は、絶縁層の上面に設けられ、絶縁層を通って延び、スタックゲートユニットの上側金属層と電気的に接触する。
【０１２６】
本発明によるシリコン基板上に強誘電体メモリ（ＦＥＭ）ゲートユニットを有する半導体構造を形成する方法は、第１型のドーピング不純物を用いて第１型の導電性基板を形成する工程と、第１型の導電性基板内に第２型のドーピング不純物を注入し、第２型の導電性チャネルを形成する工程と、第２型の導電性チャネル内に第３型のドーピング不純物を注入し、ゲート接合領域として用いられる第３型の導電性チャネルを形成する工程と、ゲート接合領域の両側に第４型のドーピング不純物を注入し、ソース接合領域およびドレイン接合領域として用いられる第４型の複数の導電性チャネルを形成する工程と、ＦＥＭゲートユニットをゲート接合領域上に堆積させる工程と、を包含する。
【０１２７】
本発明の強誘電体メモリセルは、第１導電型のシリコン基板と、基板内に形成された第２導電型のウェル構造と、ゲート接合領域として用いられる、ウェル構造内に形成された第３導電型のサブウェル構造とを有する。ソース接合領域およびドレイン接合領域は、サブウェル内のゲート接合領域の両側にプログラムライン領域に沿って位置し、これらはすべて、第４型の導電性チャネルを形成するようにドーピングされている。ＦＥＭゲートユニットは、第３型の導電性チャネル上に積層する。絶縁層は、接合領域、ＦＥＭゲートユニットおよび基板上に積層する。適切な電極は、メモリセル内で種々の活性領域と接続されている。
【０１２８】
【発明の実施の形態】
（第１の実施形態）
本実施形態による強誘電体メモリ（ＦＥＭ）セルは、ＳＯＩ（ＳＩＭＯＸ）基板上に形成されてもよいし、ｐ-ウェルがその内部に形成されたバルクシリコン基板内に形成されてもよい。最初の説明は、主に、ＳＩＭＯＸ基板上へのＦＥＭゲートユニットの形成に関している。なお、ＦＥＭゲートユニットのある実施の形態では、当業者にはよく知られている従来の手段を用いて、強誘電体メモリセルと同時にＭＯＳトランジスタが製造されうることは理解されたい。したがって、簡単のために、図面ではこのＭＯＳトランジスタの形成については省略されている。
【０１２９】
図１を参照すると、ＳＩＭＯＸ基板が、参照番号３０で図示されている。基板３０は、好ましい実施の形態では、ＳｉＯ2からなり、単結晶基板である。図１に示されているように、基板３０は、図示されている形状になるように、その一部がエッチングされている。また、この基板の一部は、所望の背景極性（この場合は、ｎ-領域）を実現する活性領域すなわち素子領域３２を構成するように薄くドーピングされている。当業者にはよく知られているように、シリコンウエハの表面上には、このような領域が多数形成される。本発明によるＦＥＭゲートユニットの場合、このようなセルが垂直格子状に多数配置されることにより、メモリアレイを構成している。
【０１３０】
最初の説明は、ＦＥＭゲートユニットがその上層に位置することになり、最終的にはＦＥＭメモリユニットの一部をなすことになる基板を形成し、前処理するための一般的な方法に関している。活性領域３２は、基板３０の上方に向かって延びている非活性領域すなわち絶縁領域３０ａ、３０ｂにより、その境界を定められている。基板のある領域には、参照番号３４および３６でその全体が示されているように、溝が設けられている。この溝は、最終的には、絶縁性材料（通常は、ＳｉＯ2）で埋められることになる。
【０１３１】
次に、図２を参照すると、活性領域３２が、ソース領域３８、ゲート領域４０、およびドレイン領域４２に変わっているのが分かる。これらの領域は、活性領域３２上にホトレジストを塗布して、最終的にはゲート領域４０になる部分をマスキングした後、活性領域３２の残りの部分に適切なイオンを注入して、２つのｎ+層を形成することにより形成される。これらの層は、本願明細書では、第１型の導電性チャネルとも称される、ソース領域３８およびドレイン領域４２として作用する。適切なイオン注入は、この例では、好ましくは約５０ｋｅＶのエネルギーで（ただし、約４０ｋｅＶ〜約７０ｋｅＶの範囲の注入でもよい）、約２×１０15ｃｍ-2〜約５×１０15ｃｍ-2の範囲のドーズ量で注入されるＡｓイオンの注入である。あるいは、リンイオンを、約３０ｋｅＶ〜約６０ｋｅＶのエネルギーで同じ範囲のドーズ量だけ注入してもよい。次に、ウエハが熱処理されることにより、注入されたイオンを活性化し、拡散させる。この熱処理の温度範囲は、約５００℃〜約１１００℃である。
【０１３２】
この時点で、ＦＥＭゲートユニットの形成を開始してもよい。次に図３を参照すると、ＦＥＭゲートユニットが、その全体を参照番号４４で示されている。ＦＥＭゲートユニット４４は、下側電極４６と、強誘電体（ＦＥ）材料４８と、上側電極５０とを備えている。ＦＥＭゲートユニット４４の構成は、ゲート領域４０上に下側電極を堆積することから始まる。このゲート領域４０を、本願明細書では、第２型の導電性チャネルとも称する。下側電極４６は、Ｐｔ、ＩｒあるいはＰｔ／Ｉｒ合金から構成されてもよいし、またはその他の適切な導電性材料から構成されてもよい。この金属の厚さは、約２０ｎｍ〜約１００ｎｍである。
【０１３３】
次に、ＦＥ材料が、化学気相成長（ＣＶＤ）により堆積される。このＦＥ材料は、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3またはＬｉＮｂＯ3のいずれかであればよい。好ましい化合物は、優先度の高い順に、Ｐｂ5Ｇｅ3Ｏ11、ＳＢＴおよびＰＺＴである。ＦＥＭゲートユニットの分野では、実験作業の大半は、ＰＺＴ化合物に対しておこなわれている。このＦＥ材料４８は、約１００ｎｍ〜約４００ｎｍの厚さに堆積される。
【０１３４】
次に、上側電極５０が、ＦＥ材料上に形成される。この上側電極は、下側電極と同一の材料で、厚さ約２０ｎｍ〜約２００ｎｍに形成されうる。導電性チャネル前駆体は、参照番号５２で示されている。この前駆体は、最終的には、下側電極４６からゲート領域４０へと金属イオンを拡散させることにより、金属珪化物層になる。
【０１３５】
このＦＥＭゲートユニット上にホトレジストを塗布した後、セルは、適切な形状およびサイズにエッチングされる。なお、ＦＥＭゲートユニットの３つの層は、図示されているように正確に一直線上になくてもよいことは理解されたい。なぜなら、これらの層の形状は、ホトレジストを塗布し、異なるさまざまな幾何学的形状を有するマスクを用いてエッチングすることにより決まるからである。しかしここでは、簡単のために、ＦＥＭゲートユニットは、連続的で一直線上にある側壁を有する構造として図示される。
【０１３６】
次に、図４を参照すると、ＦＥＭゲートユニット４４が、ＦＥＭメモリセル５３の一部として図示されている。ＦＥＭメモリセル５３は、ＦＥＭゲートユニット４４と、その下層のソース領域、チャネル領域およびドレイン領域とを有している。また、この実施の形態では、導電性チャネル前駆体５２が位置する珪化物薄膜層５４が、ＦＥＭゲートユニット４４の下に形成されている。珪化物層５４は、本発明による方法の他の実施の形態の説明に際して後で述べるように、ＦＥＭゲートユニット４４の各構成要素を堆積する以前に形成されてもよい。また、下側電極４６がプラチナ（Ｐｔ）またはその合金からなる場合、そのプラチナをゲート領域４０の上部へと拡散させることにより、ショットキー障壁として作用する浅い珪化物層を形成するようにしてもよい。このような浅い珪化物層を、本願明細書では、第３型の導電性チャネルと称する。
【０１３７】
ＴｉＯまたはその他の適切な障壁絶縁性材料からなる層５６が、ＦＥＭゲートユニットを保護するために、ＣＶＤにより形成される。このＴｉＯがエッチングされることにより、ゲート電極のための側壁絶縁体を形成する。ホトレジストが塗布された後、イオン注入により適切なｎ+領域およびｐ+領域が形成される。酸化物層がＣＶＤにより形成されるか、または、その他の適切なパッシベーション絶縁体が施される。次に、この構造が約５００℃〜約１１００℃で熱処理されることにより、注入されたイオンのパッシベーションおよび拡散をおこなう。ＦＥＭセル５３の説明の締めくくりとして、酸化物層５８を通した穴の形成、および、ソース電極６０、ゲート電極６２およびドレイン電極６４の構成要素への接続に言及しておく。
【０１３８】
図４に図示されている実施の形態は、本発明による構造の最も簡単な例を表している。この構造は、強誘電体ゲート空乏層型ＭＩＳトランジスタである。ゲート電圧がゼロである時、ＦＥＭゲートユニット下層のｎ-チャネルにおける電荷は、完全に空乏化される。よって、リーク電流は非常に少なくなる。リーク電流を少なくしたままにするためには、下側電極４６のいずれかのエッジがｎ-シリコンに接触する点と、ｎ+ソース領域またはｎ+ドレイン領域のエッジとの間の距離（図面では「Ｄ」で表されている）が、少なくとも約５０ｎｍはなければならない。しかし、Ｄが大きくなると、メモリセルの直列抵抗も増大する。よって、Ｄは、約３００ｎｍを超えないのが望ましい。ゲートのリーク電流は、ｎ-型シリコンのショットキー障壁とプラチナとの接触、および強誘電体材料とプラチナとの接触により決まる。このリーク電流は、中間的な電界強度未満の非常に小さい強度のゲート電流である。プラチナとｎ-型シリコンとの間のポテンシャル障壁は、約０．９ｅＶである。このような大きさのポテンシャル障壁は、強誘電体材料が分極されていない時、あるいは強誘電体材料が、下側電極に負の電荷が集まって分極されている時には、ｎ-型のシリコンチャネルを完全に空乏化させる。強誘電体材料が、下側電極に正の電荷が集まって分極されている時には、メモリトランジスタの閾値電圧は小さい。このようなメモリ電荷の特性、およびセルをプログラミングするために必要な電圧量調整技術については、後述に譲る。
【０１３９】
本発明によるＭＦＭＳ ＦＥＴの第１の実施の形態の他の例では、図５に示されているように、ｐ−層７０が、導電性チャネル前駆体としてゲートチャネル領域４０内に形成されうる。基板３０および活性領域３２は、図１および図２を参照して既に述べたように形成される。このｐ−層は、ＢイオンまたはＢＦ2イオンを注入することにより形成されてもよいし、ＦＥＭゲートユニットから金属イオンを拡散させることにより形成されてもよい。ボロンイオンは、約３ｋｅＶ〜約１０ｋｅＶのエネルギーで注入されればよく、ＢＦ２イオンは、約１５ｋｅＶ〜約５０ｋｅＶの範囲のエネルギーレベルで注入されればよい。いずれの場合も、イオン濃度は、約１×１０11ｃｍ-2〜約１×１０13ｃｍ-2の範囲である。
【０１４０】
製造工程を説明する一例としてバルクＣＭＯＳ基板を用いる場合、最初の工程は、ｎ-ウェル構造およびｐ-ウェル構造を作成すること、これらの構造を分離すること、および適切なイオンを注入することにより、トランジスタの閾値電圧調整を行うことである。ウエハのＣＭＯＳ部分をマスクするために、ホトレジストが用いられる。次に、リンイオンが、約３０ｋｅＶ〜約１２０ｋｅＶのエネルギーで、約１．０×１０12ｃｍ-2〜約５．０×１０13ｃｍ-2のドーズ量だけ（ＦＥＭゲートユニットが構成されることになる）ｐ-ウェルへと注入される。ｎ-層内に最適なドナー分布を得るためには、注入工程および／または熱拡散を何度もおこなうことが必要な場合もある。このホトレジストは、後に除去される。イオン注入されたｎ-型シリコン層の代わりに、厚さ約１００ｎｍ〜約１０００ｎｍに選択的にエピタキシャル成長されるシリコンを成膜してもよい。次に、ボロンイオン（約３ｋｅＶ〜約５ｋｅＶ）またはＢＦ2イオン（約３０ｋｅＶ〜約５０ｋｅＶ）が、約５．０×１０12ｃｍ-2〜約１．０×１０13ｃｍ-2のドーズ量だけ注入され、熱により活性化される。
【０１４１】
次に図６を参照すると、前述したように、まずＰｔあるいはその他の適切な材料を堆積して下側電極４６を形成することにより、ＦＥＭゲートユニットが構成されている。この金属の厚さは、約２０ｎｍ〜約１００ｎｍである。ボロンイオンまたはＢＦ2イオンを注入すればよい。ＦＥ材料４８が、厚さ約１００ｎｍ〜約４００ｎｍに堆積された後、上側電極５０が、Ｐｔあるいはその他の適切な材料を厚さ約２０ｎｍ〜約２００ｎｍに堆積して形成される。ホトレジストが塗布された後、上側電極および下側電極ならびにＦＥは、前述したように、ソース領域およびドレイン領域との間に適切な間隔「Ｄ」を設けるようにエッチングされる。その後、ホトレジストは、この構造から除去される。図４を参照して説明したように、強誘電体材料を保護するために、ＴｉＯ（５６）またはその他の適切な障壁絶縁体が、ＣＶＤにより堆積される。このＴｉＯがエッチングされることにより、ゲート電極に側壁絶縁体を形成する。この工程では、さらに酸化物を用いてもよい。その後、ホトレジストが再び塗布され、ｎ+イオンが注入される。ホトレジストを除去した後、酸化物あるいはその他の適切なパッシベーション絶縁体がＣＶＤにより施される。次に、この構造を加熱することによって、パッシベーション絶縁体の密度を高め、注入されたイオンを活性化する。その後、再びホトレジストを塗布し、コンタクトホールをエッチングした後、この製造工程は、当業者には公知の方法により完了する。
【０１４２】
ショットキー障壁５４つまり浅い接合層７０を形成するのにどの方法を用いたとしても、この障壁構造は、本発明によるＦＥＭセルを効率よくスイッチングするメカニズムを提供するはたらきをする。
【０１４３】
あるいは、もし強誘電体材料が高温の熱処理に耐えられないのなら、下側ゲート電極を堆積する前に、ソース／ドレインイオン注入およびアニーリングを完了していてもよい。
【０１４４】
（動作）
本発明により構成される構造は、ゲート領域上の導電性チャネル上に位置するＦＥＭゲートユニットが、ゲート領域の極性をシフト可能であることにより、電流をソースからゲートを介してドレインへと効率よく流すことが可能になるので、特に効率が高い。この構造は、「オフ」状態にある時には、実質的にすべての電荷を空乏化することを可能にし、「オン」状態にある時には、電流を効率よく、低い熱で伝達することを可能にする。図７は、本発明によるＦＥＭセルの拡大図であり、典型的な、従来の技術による電流の流れを破線７２で図示している。ここで、電流は、ＦＥＭゲートユニットの真下のみで、ゲート領域４０を通って流れる。これは、公知のＦＥＭセル構成では、全ゲート領域を通して電流を流すことが可能であるわけではないからである。このような構造は、部分的に「開」であるスイッチを想起させる。実線７４は、本発明による完全に「閉」であるスイッチを図示している。この場合、電流は、障壁構造７０の下の全ゲート領域を通って流れることができる。
【０１４５】
本発明により構成されたメモリセルは、ゲートラインがドレインラインに対して垂直な方向に延びているメモリセルアレイに配置することができる。ＦＥＭゲートユニット４４へと書き込みをおこなうためには、＋ＶP1がすべてのゲート電極に印加される一方で、メモリセルのソース電極およびドレイン電極は、接地電位に設定される。これにより、正の電荷が下側電極４６に位置し、負の電荷が上側電極５０に位置するように、ＦＥ ４８が分極される（図８ｂを参照のこと）。これにより、ＦＥＭゲートユニット４４を導電性の高い状態にすることができる。
【０１４６】
負の電圧−ＶP0がゲート電極に印加され（プログラムライン）、正の電圧＋ＶP0がドレインに印加され、ソースが接地される時（ここで｜ＶP1｜＞｜ＶP0｜とする）、ＦＥは、下側電極４６に負の電荷が集まるように分極される。これにより、ＦＥＭゲートユニット４４は、導電性の低い状態になる（図８ａを参照のこと）。この書き込みプロセスにより、メモリアレイ内のそれぞれのメモリトランジスタには、アレイ内のその他のメモリセルから独立して、すなわち、アレイ内のその他のメモリセルの閾値電圧により干渉を受けたり、それらへと干渉したりすることなく、書き込みをおこなうことができる。
【０１４７】
ＦＥＭゲートユニット４４の閾値電圧は、以下のように決定されうる。大型のアレイの場合、「１」の状態での閾値電圧は、正の値（約０．４Ｖ〜約０．８Ｖ）でなければならない。一方、「０」の状態での閾値電圧は、供給電圧（約３．３Ｖ）よりも大きくなければならない。ｎ-チャネル層は、下側電極のショットキー障壁つまり非常に浅いｐ-表面層、およびゲートバイアス電圧とともに、ｐ-型基板の接合により空乏化される。メモリのウィンドウは、以下のように表される。
【０１４８】
【数１】
ΔＶr＝２ＱFE／ＣFE                                  （１）
ここで、ＱFEは残留電荷であり、ＣFEは、ゲートユニットの強誘電体容量である。
【０１４９】
読み出し動作の間、保磁電圧を超えない電圧Ｖa（すなわち、メモリの内容が変更可能な電圧）が、ゲート電極およびドレイン電極に印加される。いずれかの電極にＶaのバイアスが与えられている時、メモリセルの内容は乱されないので、この読み出し動作により、どのメモリセルのメモリ内容も乱されることはない。よって、長時間の電荷保持が実現される。
【０１５０】
（単一トランジスタメモリセル）
ＭＦＭＯＳ ＦＥＴの場合のＩDとＶGとの関係を示す概略的プロットが、図９に示されている。図９ａは、チャネルが高濃度にドーピングされた（ＮD）ＦＥＭセルのＩD対ＶG特性を図示している。中央の曲線は、ＦＥＭゲートユニットに電荷が与えられていない時の、ＩD対Ｖ0曲線である。ＦＥＭセルが「１」の状態にプログラミングされる時、ＦＥＭセルの閾値電圧は負になる。よって、たとえＶG＝０Ｖでも、チャネル領域には、大きなドレイン電流が流れうる。このような素子は、大型のアレイに応用するには適していない。
【０１５１】
図９ｂは、チャネルが低濃度にドーピングされた（ＮD）ＦＥＭセルのＩD対ＶG特性を図示している。ＦＥＭセルが「１」の状態にプログラミングされる時の、ＦＥＭセルの閾値電圧は正である。このゲートが接地電圧である時、この素子には電流は流れない。このような素子から構成される大型のメモリアレイでは、スタンバイリーク電流が非常に小さくなるので、周波数のリフレッシュは必要なくなる。
【０１５２】
（ＭＦＭＯＳに応用するためのＰｂ5Ｇｅ3Ｏ11強誘電体薄膜）
強誘電体の容量が低くなれば、メモリのウィンドウが高くなり、プログラミング電圧が低くなる結果になることを示すことができる。より薄い膜や、εrがより低い材料を用いれば、強誘電体の容量が低くなる結果になりうる。しかし、もし強誘電体のスイッチング電界が十分に規定されるのなら、前者を選択すると、プログラミング電圧が増大することもある。通常の酸化物強誘電体材料は、より高いεrおよびＴcを示す。一方、非酸化物強誘電体材料は、より低いεrおよびＴcを示す。酸化物であるＰｂ5Ｇｅ3Ｏ11の薄膜は、非常に低いεrを示し、中間的なＴc（約１７８℃）を示す。表１は、それぞれＰｂ5Ｇｅ3Ｏ11薄膜、ＰＺＴ薄膜およびＳｒＢｉ2Ｔａ2Ｏ9薄膜からなる強誘電体ゲートを備えたＭＦＭＯＳ素子のメモリウィンドウの比較を示す。定常状態におけるＰｂ5Ｇｅ3Ｏ11薄膜の分極は、ＰＺＴ薄膜およびＳｒＢｉ2Ｔａ2Ｏ9薄膜に比べてはるかに低いとはいえ、Ｐｂ5Ｇｅ3Ｏ11ゲート制御されたＭＦＭＯＳ素子のメモリウィンドウは、εrが低いので、他の薄膜のメモリウィンドウよりも大きくなる。
【０１５３】
【表１】
0004080050.tif 000002
【０１５４】
以上に、ＦＥＭメモリセルおよび同メモリセルの製造方法について開示した。ＦＥＭゲートユニットは、単一トランジスタ素子として構成されてもよいし、関連づけられたＭＯＳトランジスタを備えて構成されてもよい。以上に、本発明の好ましい実施の形態を開示したが、請求の範囲に規定されている本発明の範囲から外れることなく、構成および方法にその他さまざまな改変を施すことができることは、理解されたい。
【０１５５】
（第２の実施形態）
本実施形態の強誘電性メモリ（ＦＥＭ）セルは、ＳＯＩ（ＳＩＭＯＸ）基板上に形成されてもバルクシリコン基板上に形成されてもよい。本願明細書ではＦＥＭゲートユニットをバルクシリコン基板上に形成する場合について述べるが、本願明細書で用いられる「シリコン基板」は、ＳＯＩ基板またはバルクシリコン基板のいずれも意味する。本発明の２トランジスタ構造を形成するためには、ＭＯＳトランジスタおよびＦＥＭゲートユニットは連続してまたは同時に製造されることは理解されたい。完成された構造は、回路構成が簡単であり、非揮発性メモリとして働き、またリーク電流が非常に低い、コスト効率性が高く極めて小型のメモリセルを提供する。
【０１５６】
図１０を参照すると、シリコン基板は参照番号２１０で示される。本実施形態における基板２１０は単結晶基板であり、バルクシリコンにより形成される。図１０に示すように、基板２１０は、図示されている形状になるように、その一部が薄くドーピングされ、所望の背景極性（この場合は、ｎ-領域）を実現する活性領域すなわち素子領域２１２を形成している。この領域は、本願明細書では第１型の導電性チャネルとも称される。この第１型の導電性チャネルを形成するためには、リンイオンを、ＦＥＭゲートユニットが構成されることになるｐ-ウェルに、約３０ｋｅＶ〜約１２０ｋｅＶのエネルギーで約１．０×１０12ｃｍ-2〜約５．０×１０13ｃｍ-2のドーズ量だけ注入する。リンイオンは、本願明細書では第１型のドーピング不純物とも称される。ｎ-層内に最適のドナー分布を得るためには、注入工程および／または熱拡散を何度もおこなうことが必要な場合もある。イオン注入されたｎ-型シリコン層の代わりに、厚さ約１００ｎｍ〜約１０００ｎｍに選択的にエピタキシャル成長されるシリコンを成膜してもよい。熱酸化によってまたは化学気相成長（ＣＶＤ）による堆積によって形成され、素子間にＬＯＣＯＳまたはメサ絶縁体を提供するＳｉＯ2よりなる絶縁領域２１４によって、活性領域２１２の境界が定められる。当業者には周知のように、多数のこのような活性領域がシリコンウェハの表面に形成される。本発明の２トランジスタメモリセルでは、活性領域は垂直格子状に配置されメモリアレイを形成する。これについては後述する。
【０１５７】
次に図１１では、本発明の半導体素子構成の製造工程は進行して、基板上にＭＯＳトランジスタ２１５が形成された段階が示されている。活性領域２１２は、ｐ-ウェル２１６を含むように変えられている。これは、活性領域２１２をマスキングしてイオン注入を行うことにより実現される。このｐ-層は、活性層２１２に、ＢまたはＢＦ2イオンを注入することによって形成され得る。これらのイオンは、本願明細書では第２型のドーピング不純物とも称される。ボロンイオンは、約３ｋｅＶ〜約１０ｋｅＶのエネルギーで注入され、ＢＦ2イオンは、約１５ｋｅＶ〜約５０ｋｅＶの間のエネルギーレベルで注入される。イオン濃度は両方の場合で約５×１０11ｃｍ-2〜約１×１０13ｃｍ-2の範囲である。イオンはアニーリングによって熱により活性化される。注入されたイオンはｎ-活性領域に拡散して、ｐ−層を形成する。この層は、本願明細書では第２型の導電性チャネルとも称される。アニーリングは約５００℃〜約１１００℃の範囲の温度で行われる。ｐ-ウェル２１６の両側には第１型の導電性チャネルであるチャネル領域２１８が残される。
【０１５８】
活性領域２１２の横側部分をマスクすることによって、ｐ-ウェル２１６およびチャネル領域２１８の一部の上にＳｉＯ2層２２０がＣＶＤにより形成される。その上にはｎ+ポリシリコン層２２２が、この場合もＣＶＤにより堆積される。ｎ+ポリシリコン層の上にはシリサイド層２２４をＣＶＤにより形成してもよく、これはＭＯＳトランジスタの一部として機能する。シリサイド層は、図示されてはいるが、本発明の方法および構造の選択可能な部分である。さらに別のＳｉＯ2層２２６がＣＶＤにより堆積される。このＳｉＯ2層は、本願明細書ではトランジスタ絶縁層とも称される。
【０１５９】
もしくは、ｐ-ウェル２１６およびチャネル領域２１８のマスクされていない領域の上にＳｉＯ2層を堆積して、このＳｉＯ2層をエッチングして側壁を形成し、その内部にｎ+ポリシリコン層２２２および層２２４を堆積させてもよい。上側のＳｉＯ2層はこれら側壁および層２２４の上に堆積される。
【０１６０】
ＭＯＳトランジスタはホトレジスト２２８によって覆われる。ホトレジストはＭＯＳトランジスタ２１５と共に、ＦＥＭゲートユニットのためのチャネル領域２１８を覆う。次に素子領域２１２の残りの部分に砒素イオンを注入して、ｎ+シリコンソース領域２３０およびｎ+シリコンドレイン領域２３２を形成する。これらの領域は、本願明細書では第３型の導電性チャネルとも称される。この場合の適切なイオン注入は、好ましくは約５０ｋｅＶのエネルギーで（ただし、約４０ｋｅＶ〜約７０ｋｅＶの範囲の注入でもよい）、ドーズ量約１×１０15ｃｍ-2〜約５×１０15ｃｍ-2の範囲で注入されるＡｓイオンの注入である。もしくは、リンイオンを約３０ｋｅＶ〜約６０ｋｅＶのエネルギーで同じ範囲のドーズ量で注入してもよい。いずれの場合も、構成のこの工程で注入される材料は、本願明細書では第３型のドーピング不純物とも称される。
【０１６１】
ホトレジストは除去される。次に図１２を参照すると、ＦＥＭゲートユニット２３４が製造される。ゲートユニット２３４は、下側電極２３６とＦＥ層２３８と上側電極２４０とを含む。ＦＥＭゲートユニット２３４の構成は、ＳｉＯ2層２２６上に下側電極を堆積することにより開始される。ＳｉＯ2層は、チャネル領域２１８の上にも部分的に延びている。下側電極２３６は、ＰｔまたはＩｒ、ＩｒＯ2、もしくはＰｔ／Ｉｒの合金、あるいは他の適切な導電性材料により形成され得る。また他の適切な導電性障壁層材料を使用してもよい。この好適な実施形態では、電極２３６の厚さは約２０ｎｍ〜約１００ｎｍである。
【０１６２】
次に、ＦＥ材料２３８がＣＶＤによって堆積される。ＦＥ材料は、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3、またはＬｉＮｂＯ3のいずれかであればよい。好ましい化合物は、優先度の高い順に、Ｐｂ5Ｇｅ3Ｏ11、ＳＢＴ、およびＰＺＴである。ＦＥＭゲートユニットの分野では、実験作業の大半は、ＰＺＴ化合物に対して行われている。ＦＥ材料２３８は約５０ｎｍ〜約４００ｎｍの厚さに堆積される。
【０１６３】
次に上側電極２４０がＦＥ材料上に形成される。上側電極は、下側電極と同一の材料により約２０ｎｍ〜約２００ｎｍの厚さに形成される。
【０１６４】
このＦＥＭゲートユニットを覆ってホトレジストを塗布した後、セルは適切な形状およびサイズにエッチングされる。ＦＥＭゲートユニットのこれら３つの層は、図示されているように正確に一直線上になくてもよいことは理解されたい。なぜならこれらの層は、ホトレジストを塗布し、異なる様々な幾何学的形状を有するマスクを用いてエッチングすることによりきまるからである。しかし、ここでは、明瞭化のために、ＦＥＭゲートユニットは、連続的で一直線上にある側壁を有する構造体として示される。
【０１６５】
次に図１３を参照すると、ＦＥＭゲートユニットからホトレジストが除去され、強誘電性材料を酸化シリコンから絶縁するために、ＴｉＯx、Ｓｉ3Ｎ4、または他の適切な誘電性材料の層２４２がＣＶＤにより堆積される。
【０１６６】
図１４に示すように、上記の構造の全体にわたって被覆絶縁層である酸化シリコン層２４４を堆積させ、ドレイン電極２４６、ゲート電極２４８、およびソース電極２５０のミリングおよび挿入を行うことにより、本実施態様の構造が完成する。
【０１６７】
次に図１５を参照して、本発明の構造がＳＯＩ基板上に形成される場合について述べる。この構造は、基板が図１４の実施形態で用いられたバルクシリコンではなく酸化珪素２５２により形成されている点を除いては、実質的にすべて同じ構成要素を含み、同じ参照番号によって示されている。
【０１６８】
次に図１６を参照して、メモリセルの変形実施形態をその全体を参照番号２６０で示す。この実施形態では、基板２６２としてバルクシリコンを用いて、活性領域２６４が形成され、活性領域は続いて、 ｐ-ウェル２６６、ならびにそれぞれＭＯＳトランジスタ２７２およびＦＥＭセル２７４のゲート領域として作用するｎ-領域２６８、２７０へと変えられる。ｎ+ドレイン領域２７６およびｎ+ソース領域２７８が形成される。酸化物領域２７９が活性領域２６４の両側に、熱酸化またはＣＶＤによって形成される。ＭＯＳトランジスタ２７２およびＦＥＭゲートユニット２７４のための材料が連続して堆積される。これらの層は、ＭＯＳトランジスタ２７２用としては、ＳｉＯ2層２８０、ｎ+ポリシリコン層２８２、および選択可能なシリサイド層２８４である。ＦＥＭゲートユニット２７４は、下側電極２８６、ＦＥ材料２８８、および上側電極２９０を堆積することによって形成される。次に、ＴｉＯx、Ｓｉ3Ｎ4、または他の適切な絶縁体の層２９２がＣＶＤによって堆積され、ＳｉＯ2層２９４が同様にＣＶＤによって堆積される。ドレイン電極２９６、ゲート電極２９８、およびソース電極２１００を配置することによって製造が完了する。ＭＯＳトランジスタとＦＥＭとはＴｉＯxまたはＳｉ3Ｎ4層により隔てられる。この実施形態では、層２９２がトランジスタ絶縁層として機能し、層２９４が被覆絶縁層として機能する。
【０１６９】
以上、ＭＯＳトランジスタとこれに隣接して形成されるＭＦＳトランジスタとを組み合わせたいくつかの実施形態について示した。本願明細書で用いられる「隣接」は、２つのトランジスタが互いに横に並んで形成される場合、または一方のトランジスタが他方のトランジスタの上層に位置する場合のいずれも意味する。
【０１７０】
図１４、図１５および図１６に示した実施形態は、強誘電体ゲート空乏型ＭＩＳトランジスタを従来のＭＯＳトランジスタと組み合わせたものを表している。ＦＥが下側電極とのインタフェース２３８ａで正電荷により分極されるときは、ＭＦＳトランジスタの閾値電圧は負であり得る。ＦＥが下側電極とのインタフェース２３８ａで負電荷により分極されているときは、ＭＦＳトランジスタの閾値電圧は非常に大きい。ゲート電圧がゼロのとき、ＭＯＳトランジスタは導電しない。従って、ＭＦＳトランジスタの閾値電圧が負の場合でも素子を通って電流は流れない。
【０１７１】
ゲート電圧が作動電圧に等しいときは、ＭＯＳトランジスタは導電性が高い。素子電流はＭＦＳトランジスタ内での電流の流れによって制御される。ＭＦＳトランジスタが「０」の状態のとき、すなわち閾値電圧が作動電圧より大きいときは、素子を通って電流は流れない。「０」の状態でリーク電流を小さいままの状態に維持するためには、下側電極２３６および２８６のいずれかと、ｎ+ソース領域およびｎ+ドレイン領域のいずれかのエッジとの間の距離（図面では「Ｄ」で表されている）が、少なくとも約５０ｎｍはなければならない。しかし、Ｄが大きくなると、メモリセルの直列抵抗も増大する。よって、Ｄは、約３００ｎｍを超えないのが望ましい。ＭＦＳトランジスタが「１」の状態のとき、すなわち閾値電圧が非常に小さいときは、ＭＯＳトランジスタおよびＭＦＳトランジスタの両方が導電する。従って、素子を通って大きな電流が流れる。このため、ＭＦＳトランジスタの「１」の状態での閾値電圧が負の値の場合であっても、素子を大型のメモリアレイで使用することが可能である。
【０１７２】
(動作)
本発明により構成されるメモリセルは、図１７に示すように、ゲートラインがドレインラインに対して垂直な方向に延びているメモリセルアレイにすることができる。図１４、図１７および図１８を参照して、ＦＥＭゲートユニット２３４に書き込みを行うためには、すべてのゲート電極２４８（Ｙ１、Ｙ２、Ｙ３およびＹ４）に＋ＶP1が印加される一方で、メモリセルのソース電極２５０およびドレイン電極２４６（Ｘ１、Ｘ２、Ｘ３およびＸ４）は接地電位に設定される。これにより、下側電極とのインタフェース２３８ａには正電荷が位置し、上側電極とのインタフェース２３８ｂには負電荷が位置するように、 ＦＥ２３８が分極される（図１８ｂ参照）。この結果、ＦＥＭゲートユニット２３４は導電性の高い状態とすることができる。
【０１７３】
ゲート電極２４８（プログラムライン）、例えばＹ２、には負電圧−ＶP0が印加され、ドレイン２３２、例えばＸ３、には正電圧＋ＶP0が印加され、ソース２３０が接地されるとき（ここで、｜ＶP1｜＞｜ＶP0｜とする）、２１０２、Ｘ３、Ｙ２などのＦＥは、下側電極とのインタフェース２３８ａに負電荷が集まるように分極される。これにより、ＦＥＭゲートユニット２３４は導電性の低い状態となる（図１８ａ参照）。この書き込みプロセスにより、メモリアレイ内の各メモリトランジスタは、アレイ内のその他のメモリセルから独立して、アレイ内のその他のメモリセルを干渉することなく書き込みを行うことができる。
【０１７４】
図１４および図１６に示すＦＥＭゲートユニット２１５、２７４の閾値電圧は以下のようにして決定され得る。大型のアレイでは、「１」の状態での閾値電圧は負であるかまたは低い正の電圧である。「０」の状態での閾値電圧は、供給電圧（約３．３Ｖ）より大きくなければならない。
【０１７５】
Ｐｔ−ｎシリコン障壁であるｎ-領域内のスペースの幅は、ｎ-領域のドーピング密度が約１．０×１０16ｃｍ-3の場合、約０．３μｍである。閾値電圧は、ｎ-チャネル層のドーピング密度および厚さ、ならびに強誘電性キャパシタの誘電率および残留電荷を変更することによって調整され得る。
【０１７６】
読み出し動作の間は、保磁電圧を超えない電圧Ｖa（すなわち、メモリの内容が変更可能な電圧）が、ゲート電極およびドレイン電極に印加される。いずれかの電極にＶaのバイアスが与えられている時、メモリセルの内容は乱されないので、この読み出し動作により、どのメモリセルのメモリ内容も乱されることはない。よって、長時間の電荷保持が実現される。
【０１７７】
ＭＦＭＯＳ ＦＥＴの場合のＩDとＶGとの関係を示す概略的プロットを図１９に示す。図１９ａは、チャネルが高濃度にドーピングされた（ＮD）ＦＥＭセルのＩD対ＶG特性を図す。中央の曲線２１０４は、ＦＥＭゲートユニットに電荷が与えられていない時の、ＩD対Ｖ0曲線である。ＦＥＭセルが「１」の状態にプログラミングされるときは、ＦＥＭセルの閾値電圧であるライン２１０６は負である。ＦＥＭセルが「０」の状態にプログラムされるときは、ＦＥＭセルの閾値電圧であるライン２１０８は正である。よって、「１」の状態では、たとえＶG＝０Ｖでも、チャネル領域には大きなドレイン電流が流れ得る。このような素子のみでは、大型のアレイに応用するには適していない。
【０１７８】
図１９ｂは、本発明の素子のＩD対ＶG特性を示す。ライン２１１２は、ＦＥＭゲートユニットに電荷が与えられてないときのＩD対ＶG特性を示す。ＦＥＭセルが「１」の状態にプログラミングされるときは、ＦＥＭセルの閾値電圧であるライン２１１０は負である。ＦＥＭセルが「０」の状態にプログラムされるときは、ＦＥＭセルの閾値電圧であるライン２１１４は正である。点線ライン２１１６で示すＭＯＳトランジスタの閾値電圧は、素子が「１」の状態にプログラムされるとき素子の閾値電圧を低い正の値に制限する。ゲートが接地電位のときは素子を通して電流は流れない。このような素子から構成される大型のメモリアレイでは、スタンバイリーク電流は非常に小さい。
【０１７９】
以上、ＭＯＳトランジスタとＦＥＭゲートユニットとを含む２トランジスタメモリセル、およびこれを構成する方法について開示した。本発明の好適な実施形態およびその変形例について開示したが、請求の範囲で定義された本発明の範囲から外れることなく、構造および方法にさらなる変更がなされ得ることは理解されたい。
【０１８０】
（第３の実施形態）
本実施形態の強誘電性メモリ（ＦＥＭ）セルは、ＳＯＩ（ＳＩＭＯＸ）基板上に形成されてもバルクシリコン基板上に形成されてもよい。本願明細書ではＦＥＭゲートユニットをバルクシリコン基板上に形成する場合について述べる。ＦＥＭゲートユニットのいくつかの実施形態では、ＭＯＳトランジスタが強誘電性メモリセルと同時に、当業者には周知の従来の手段によって製造されることは理解されたい。従って、明瞭化のために、図面ではＭＯＳトランジスタの形成は示していない。
【０１８１】
図２０を参照して、シリコン基板は参照番号３１０で示される。本好適な実施形態では基板３１０は単結晶基板であり、バルクシリコンにより形成される。他の実施形態ではＳＯＩ基板上に形成してもよい。本願明細書で用いられる「シリコン基板」は、バルクシリコン基板またはＳＯＩ基板、もしくは他のいかなる適切なシリコンベースの基板をも意味する。図２０に示すように、基板３１０は部分エッチングにより図示する形状にされ、基板の一部は、薄くドーピングされて、所望の背景極性（この場合は、ｎ-領域）を実現する活性領域すなわち素子領域３１２を形成している。この領域は、本願明細書では第１型の導電性チャネルとも称される。活性領域３１２は、ＳｉＯ2により形成される絶縁領域３１４によってその境界を定められている。当業者には周知のように、多数のこのような領域がシリコンウェハの表面に形成される。本発明のＦＥＭゲートユニットでは、セルは垂直格子状に配置されメモリアレイを形成する。
【０１８２】
製造工程を説明する一例としてバルクＣＭＯＳ基板を用いる場合、最初の工程は、ｎ-ウェル構造およびｐ-ウェル構造を作成すること、これらの構造を分離すること、および適切なイオンを注入することにより、トランジスタの閾値電圧調整を行うことである。ウエハの各部分をマスクするために、ホトレジストが用いられる。次に、リンイオンが、約３０ｋｅＶ〜約１２０ｋｅＶのエネルギーで、約１．０×１０12ｃｍ-2〜約５．０×１０13ｃｍ-2のドーズ量だけ（ＦＥＭゲートユニットが構成されることになる）ｐ-ウェルへと注入される。リンイオンは、本願明細書では第1型のドーピング不純物とも称される。ｎ-層内に最適なドナー分布を得るためには、注入工程および／または熱拡散を何度もおこなうことが必要な場合もある。このホトレジストは、後に除去される。イオン注入されたｎ-型シリコン層の代わりに、厚さ約１００ｎｍ〜約１０００ｎｍに選択的にエピタキシャル成長されるシリコンを成膜してもよい。
【０１８３】
この時点で、ＦＥＭゲートユニットの形成が開始され得る。次に図２１を参照して、ＦＥＭゲートユニットは、その全体を参照番号３１６で示され、下側金属層または電極３１８と、強誘電体（ＦＥ）材料３２０と、上側金属層または電極３２２とを備えている。ＦＥＭゲートユニット３１６の構成は、活性領域３１２上に下側電極を堆積することから始まる。下側電極３１８は、Ｐｔ、Ｉｒ、ＩｒＯ2、またはＰｔ／Ｉｒ合金から構成されてもよいし、またはその他の適切な導電性材料から構成されてもよい。この好適な実施形態では、金属の厚さは、約２０ｎｍ〜約１００ｎｍである。
【０１８４】
最終的には、ＦＥＭゲートユニット３１６とゲート接合領域との間にｐ-層３３２が形成される。このｐ-層は、ＢまたはＢＦ2イオンを第１型の導電性チャネルの表面または下側電極３１８に注入することによって形成され得る。ボロンイオンは約３ｋｅＶ〜約１０ｋｅＶのエネルギーで、ＢＦ2イオンは約１５ｋｅＶ〜約５０ｋｅＶのエネルギーレベルで注入され得る。イオン濃度は共に、約１×１０11ｃｍ-2〜約１×１０13ｃｍ-2の範囲とされる。後述するように、アニーリング工程中に、注入されたイオンはｎ-ゲート接合領域に拡散し、ｐ-層を形成する。この層は、本願明細書では第３型の導電性チャネルとも称される。
【０１８５】
次に、ＦＥ材料が、適切なマスキングを行った後、化学気相成長（ＣＶＤ）により堆積される。このＦＥ材料は、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3またはＬｉＮｂＯ3のいずれかであればよい。好ましい化合物は、優先度の高い順に、Ｐｂ5Ｇｅ3Ｏ11、ＳＢＴおよびＰＺＴである。ＦＥＭゲートユニットの分野では、実験作業の大半は、ＰＺＴ化合物に対しておこなわれている。このＦＥ材料３２０は、約５０ｎｍ〜約４００ｎｍの厚さに堆積される。
【０１８６】
次に、上側電極３２２が、ＦＥ材料上に形成される。この上側電極は、下側電極と同一の材料で、厚さ約２０ｎｍ〜約２００ｎｍに形成されうる。このＦＥＭゲートユニット上にホトレジストを塗布した後、セルは、適切な形状およびサイズにエッチングされる。なお、ＦＥＭゲートユニットの３つの層は、図示されているように正確に一直線上になくてもよいことは理解されたい。なぜなら、これらの層の形状は、ホトレジストを塗布し、異なるさまざまな幾何学的形状を有するマスクを用いてエッチングすることにより決まるからである。しかしここでは、明瞭化のために、ＦＥＭゲートユニットは、連続的で一直線上にある側壁を有する構造として図示される。
【０１８７】
図２２に示すように、ＴｉＯx、Ｓｉ3Ｎ4、またはその他の適切な障壁絶縁性材料からなる層３２４が、ＦＥＭゲートユニットを保護するために、ＣＶＤにより形成される。この障壁絶縁性材料がエッチングされることにより、ゲート電極のための側壁絶縁体を形成する。
【０１８８】
次に、図２３を参照すると、活性領域３１２が、ソース領域３２６、ゲート領域３２８、およびドレイン領域３３０に変わっているのが分かる。これらの領域は、活性領域３１２の残りの部分に、本願明細書では第２型のドーピング不純物とも称される適切なイオンを注入して、２つのｎ+層を形成することにより形成される。これらの層は、本願明細書では、第２型の導電性チャネルとも称され、ソース領域３２６およびドレイン領域３３０として作用する。適切なイオン注入は、この例では、好ましくは約５０ｋｅＶのエネルギーで（ただし、約４０ｋｅＶ〜約７０ｋｅＶの範囲の注入でもよい）、約１×１０15ｃｍ-2〜約５×１０15ｃｍ-2の範囲のドーズ量で注入されるＡｓイオンの注入である。あるいは、リンイオンを、約３０ｋｅＶ〜約６０ｋｅＶのエネルギーで同じ範囲のドーズ量だけ注入してもよい。
【０１８９】
次に図２４を参照して、ウエハが熱処理されることにより、ソース領域およびドレイン領域ならびに下側電極内で注入されたイオンを活性化し、拡散させる。下側電極３１８に注入されたイオンが拡散することにより、ＦＥＭゲートユニット３１６の下に浅い接合部３３２が形成される。これは第３型の導電性チャネルである。この熱処理の温度範囲は、約５００℃〜約１１００℃であり、この範囲の温度により、注入イオンのパッシベーションおよび拡散が可能になる。次に、この構造の上にＣＶＤによりＳｉＯ2よりなる層３３４が堆積される。もしくは、他の適切なパッシベーション絶縁体が塗布される。
【０１９０】
次に図２５では、ＦＥＭゲートユニット３１６はＦＥＭメモリセル３３６の一部として示されている。ＦＥＭメモリセルは、ＦＥＭゲートユニット３１６の他に、下方に位置するソース領域、チャネル領域、およびドレイン領域、ならびに、本実施形態では、浅い薄膜接合領域３３２を含む。この浅い薄膜接合領域は、ＦＥＭゲートユニット３１６の下に形成されたｐ-層である。
【０１９１】
ＦＥＭセル３３６の説明の締めくくりとして、酸化物層３３４に穴が形成され、これらにソース電極３３８、ゲート電極３４０およびドレイン電極３４２が埋め込まれてそれぞれの領域に接続されていることに言及しておく。
【０１９２】
図２５に図示されている実施形態は、ゲート空乏型ＭＩＳトランジスタを表している。ゲート電圧がゼロである時、ＦＥＭゲートユニットの下層に位置するｎ-チャネルにおける電荷は、完全に空乏化される。よって、リーク電流は非常に少なくなる。リーク電流を少なくしたままにするためには、下側電極３１８のいずれかのエッジと、ｎ+ソース領域またはｎ+ドレイン領域のエッジとの間の距離（図面では「Ｄ」で表されている）が、少なくとも約５０ｎｍはなければならない。しかし、Ｄが大きくなると、メモリセルの直列抵抗も増大する。よって、Ｄは、約３００ｎｍを超えないのが望ましい。ゲートのリーク電流は、ｐ-型シリコンの浅い接合部３３２とプラチナとの接触、および強誘電体材料とプラチナとの接触により決まる。プラチナとｎ-型シリコンとの間のポテンシャル障壁は約０．９ｅＶである。第３型のｐ-導電層３３２と第１型のｎ-導電層３２８との間のポテンシャル障壁もまた約０．９ｅＶである。このような大きさのポテンシャル障壁は、強誘電体材料が分極されていない時は、ｎ-型のシリコンチャネルを完全に空乏化させる。強誘電体材料が、下側電極とのインタフェース３４８に正の電荷が集まって分極されている時には、閾値電圧は小さい。強誘電体材料が、下側電極とのインタフェース３４８に負の電荷が集まって分極されている時には、メモリトランジスタの閾値電圧は非常に小さい。このようなメモリ電荷の特性、およびセルをプログラミングするために必要な電圧量を変更する技術については、後述する。
【０１９３】
注入されたＢまたはＢＦ2イオンのゲート接合領域への拡散を制御することにより、浅い接合層３３２のいずれかのエッジとソース領域およびドレイン領域との間の距離「Ｃ」が維持される。この好適な実施形態では、「Ｃ」は約０ｎｍ〜約３００ｎｍの間である。浅い接合構造により、ゲート領域３２８と導電性チャネルとの間にリーク電流を小さくするための信頼性のあるポテンシャル障壁が提供され、本発明のＦＥＭセルのための効率のよいスイッチングメカニズムが提供される。
【０１９４】
あるいは、もし強誘電体材料が高温の熱処理に耐えられないのなら、下側ゲート電極を堆積する前に、ソース／ドレインイオン注入およびアニーリングを完了していてもよい。
【０１９５】
（動作）
本発明により構成される構造は、ゲート領域上の導電性チャネル上に位置するＦＥＭゲートユニットが、ゲート領域の極性をシフト可能であることにより、電流をソースからゲートを介してドレインへと効率よく流すことが可能になるので、特に効率が高い。この構造は、「オフ」状態にある時には、すべての電荷を空乏化する。図２５はまた、従来の典型的な電流の流れについても点線３４４によって示している。この従来の場合には、電流は、ゲート領域３２８のＦＥＭゲートユニットの直下を流れるだけである。これは、既知のＦＥＭセルは表面反転型の構造であり、一方、本願明細書にて開示される素子は空乏型であることによる。空乏型素子の動作原理は接合型ＦＥＴの原理に類似している。実線３４６は、本発明の素子内を流れる電流を示す。この場合には、電流は接合部３３２の下のゲート領域全体を通って流れる。
【０１９６】
本発明により構成されたメモリセルは、ゲートラインがドレインラインに対して垂直な方向に延びているメモリセルアレイに配置することができる。負の電圧−ＶP0がゲート電極３４０（プログラムライン）に印加され、正の電圧＋ＶP0がドレイン３３０に印加され、ソース３２６が接地される時（ここで｜ＶP1｜＞｜ＶP0｜とする）、ＦＥは、下側電極３４８に正の電荷が集まるように分極される。これにより、ＦＥＭゲートユニット３１６は、導電性の低い状態になる（図２６ａを参照のこと）。この書き込みプロセスにより、メモリアレイ内のそれぞれのメモリトランジスタには、アレイ内のその他のメモリセルから独立して、アレイ内のその他のメモリセルへ干渉することなく、書き込みをおこなうことができる。
【０１９７】
ＦＥＭゲートユニット３１６へと書き込みをおこなうためには、＋ＶP1がすべてのゲート電極３４０に印加される一方で、メモリセルのソース電極３３８およびドレイン電極３４２は、接地電位に設定される。これにより、正の電荷が下側電極３４８に位置し、負の電荷が上側電極３５０に位置するように、ＦＥ ３２０が分極される（図２６ｂを参照のこと）。これにより、ＦＥＭゲートユニット３１６を導電性の高い状態にすることができる。
【０１９８】
ＦＥＭゲートユニット３１６の閾値電圧は、以下のように決定されうる。大型のアレイの場合、「１」の状態での閾値電圧は、低い正の値（約０．４Ｖ〜約０．８Ｖ）でなければならない。一方、「０」の状態での閾値電圧は、供給電圧（約３．３Ｖ）よりも大きくなければならない。ｎ-チャネル層は、非常に浅いｐ-表面層およびゲートバイアス電圧とともに、ｐ-型基板の接合により空乏化される。メモリのウィンドウは、以下のように表される。
【０１９９】
【数２】
ΔＶT＝２ＱFE／ＣFE                                （２）
ここで、ＱFEは残留電荷であり、ＣFEは、ゲートユニットの強誘電体容量である。
【０２００】
読み出し動作の間、保磁電圧を超えない電圧Ｖa（すなわち、メモリの内容が変更可能な電圧）が、ゲート電極およびドレイン電極に印加される。いずれかの電極にＶaのバイアスが与えられている時、メモリセルの内容は乱されないので、この読み出し動作により、どのメモリセルのメモリ内容も乱されることはない。よって、長時間の電荷保持が実現される。
【０２０１】
（単一トランジスタメモリセル）
ＭＦＭＯＳ ＦＥＴの場合のＩDとＶGとの関係を示す概略的プロットが、図２７に示されている。図２７ａは、チャネルが高濃度にドーピングされた（ＮD）ＦＥＭセルのＩD対ＶG特性を図示している。中央の曲線は、ＦＥＭゲートユニットに電荷が与えられていない時の、ＩD対Ｖ0曲線である。ＦＥＭセルが「１」の状態にプログラミングされる時、ＦＥＭセルの閾値電圧は負になる。よって、たとえＶG＝０Ｖでも、チャネル領域には、大きなドレイン電流が流れうる。このような素子は、大型のアレイに応用するには適していない。
【０２０２】
図２７ｂは、チャネルが低濃度にドーピングされた（ＮD）ＦＥＭセルのＩD対ＶG特性を図示している。ＦＥＭセルが「１」の状態にプログラミングされる時の、ＦＥＭセルの閾値電圧は正である。このゲートが接地電圧である時、この素子には電流は流れない。このような素子から構成される大型のメモリアレイでは、スタンバイリーク電流は非常に小さい。
【０２０３】
（ＭＦＭＳに応用するためのＰｂ5Ｇｅ3Ｏ11強誘電体薄膜）
強誘電体の容量が低くなれば、メモリのウィンドウが高くなり、プログラミング電圧が低くなる結果になることを示すことができる。より薄い膜や、εrがより低い材料を用いれば、強誘電体の容量が低くなる結果になりうる。しかし、前者を選択すると、プログラミング電圧が増大することもある。酸化物であるＰｂ5Ｇｅ3Ｏ11の薄膜は、非常に低いεrを示し、中間的なＴc（約１７８℃）を示す。定常状態におけるＰｂ5Ｇｅ3Ｏ11薄膜の分極は、ＰＺＴ薄膜およびＳｒＢｉ2Ｔａ2Ｏ9薄膜に比べてはるかに低いとはいえ、Ｐｂ5Ｇｅ3Ｏ11ゲート制御されたＭＦＭＳ素子のメモリウィンドウは、εrが低いので、他の薄膜のメモリウィンドウよりも大きくなる。
【０２０４】
以上に、ＦＥＭメモリセルおよび同メモリセルの製造方法について開示した。ＦＥＭゲートユニットは、単一トランジスタ素子として構成されてもよいし、関連づけられたＭＯＳトランジスタを備えて構成されてもよい。以上に、本発明の好ましい実施の形態を開示したが、請求の範囲に規定されている本発明の範囲から外れることなく、構成および方法にその他さまざまな改変を施すことができることは、理解されたい。
【０２０５】
（第４の実施形態）
本実施形態の強誘電性メモリ（ＦＥＭ）セルは、ＳＯＩ（ＳＩＭＯＸ）基板上に形成されてもバルクシリコン基板上に形成されてもよい。本願明細書ではＦＥＭゲートユニットをバルクシリコン基板上に形成する場合について述べるが、本願明細書で用いられる「シリコン基板」は、ＳＯＩ基板かまたはバルクシリコン基板のいずれも意味する。ＦＥＭゲートユニットのいくつかの実施形態では、ＭＯＳトランジスタが強誘電性メモリセルと同時に、当業者には周知の従来の手段によって製造されることは理解されたい。従って、明瞭化のために、図面ではＭＯＳトランジスタの形成は示していない。
【０２０６】
図２８を参照して、シリコン基板は参照番号４１０で示される。本好適な実施形態では基板４１０は単結晶基板であり、バルクシリコンにより形成される。図２８に示すように、基板４１０は部分エッチングにより図示する形状にされ、基板の一部は、薄くドーピングされて、所望の背景極性（この場合は、ｎ-領域）を実現する活性領域すなわち素子領域４１２を形成している。活性領域（素子  領域）はＳｉＯ2による絶縁領域４１４に囲まれている。この領域は、本願明細書では第１型の導電性チャネルとも称される。当業者には周知のように、多数のこのような領域がシリコンウェハの表面に形成される。本発明のＦＥＭゲートユニットでは、セルは垂直格子状に配置されメモリアレイを形成する。
【０２０７】
製造工程を説明する一例としてバルクＣＭＯＳ基板を用いる場合、最初の工程は、ｎ-ウェル構造およびｐ-ウェル構造を作成すること、これらの構造を分離すること、および適切なイオンを注入することにより、トランジスタの閾値電圧調整を行うことである。この実施形態では、基板４１０がｐ-シリコンすなわちｐ-ウェルにされている。ウエハの各部分をマスクするために、ホトレジストが用いられる。次に、リンイオンが、約３０ｋｅＶ〜約１２０ｋｅＶのエネルギーで、約１．０×１０12ｃｍ-2〜約５．０×１０13ｃｍ-2のドーズ量だけ（ＦＥＭゲートユニットが構成されることになる）ｐ-ウェルへと注入される。リンイオンは、本実施例では第1型のドーピング不純物とも称される。ｎ-層内に最適なドナー分布を得るためには、注入工程および／または熱拡散を何度もおこなうことが必要な場合もある。このホトレジストは、後に除去される。イオン注入されたｎ-型シリコン層の代わりに、厚さ約１００ｎｍ〜約１０００ｎｍに選択的にエピタキシャル成長されるシリコンを成膜してもよい。
【０２０８】
次に図２９を参照して、活性領域４１２の上にｐ--層４１６が形成される。このｐ--層は，ＢまたはＢＦ2イオンを活性領域に注入することによって形成され得る。これらのイオンは、本願明細書では第２型のドーピング不純物とも称される。ボロンイオンは約３ｋｅＶ〜約１０ｋｅＶのエネルギーで、ＢＦ2イオンは約１５ｋｅＶ〜約５０ｋｅＶのエネルギーレベルで、約５×１０11ｃｍ-2〜約１×１０13ｃｍ-2の範囲のドーズ量だけ注入される。イオンはアニーリングによって熱により活性化される。注入されたイオンはｎ-活性領域に拡散し、ｐ-層を形成する。この層は、本願明細書では第２型の導電性チャネルとも称される。アニーリングは５００℃〜１１００℃の範囲の温度で行われる。
【０２０９】
この時点で、ＦＥＭゲートユニットの形成を開始してもよい。次に図３０を参照すると、ＦＥＭゲートユニットは、その全体を参照番号４１８で示され、下側金属層または電極４２０と、強誘電体（ＦＥ）材料４２２と、上側金属層または電極４２４とを備えている。ＦＥＭゲートユニット４１８の構成は、ｐ-層４１６上に下側電極を堆積することから始まる。下側電極４２０は、Ｐｔ、Ｉｒ、ＩｒＯ2、またはＰｔ／Ｉｒ合金から構成されてもよいし、またはその他の適切な導電性材料から構成されてもよい。また、他の適切な導電性障壁層材料を用いてもよい。この好適な実施形態では、電極４２０の厚さは、約２０ｎｍ〜約１００ｎｍである。
【０２１０】
次に、ＦＥ材料が、化学気相成長（ＣＶＤ）により堆積される。このＦＥ材料は、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3またはＬｉＮｂＯ3のいずれかであればよい。好ましい化合物は、優先度の高い順に、Ｐｂ5Ｇｅ3Ｏ11、ＳＢＴおよびＰＺＴである。ＦＥＭゲートユニットの分野では、実験作業の大半は、ＰＺＴ化合物に対しておこなわれている。このＦＥ材料４２２は、約１００ｎｍ〜約４００ｎｍの厚さに堆積される。
【０２１１】
次に、上側電極４２４が、ＦＥ材料上に形成される。この上側電極は、下側電極と同一の材料で、厚さ約２０ｎｍ〜約２００ｎｍに形成されうる。
【０２１２】
このＦＥＭゲートユニット上にホトレジストを塗布した後、セルは、適切な形状およびサイズにエッチングされる。なお、ＦＥＭゲートユニットの３つの層は、図示されているように正確に一直線上になくてもよいことは理解されたい。なぜなら、これらの層の形状は、ホトレジストを塗布し、異なるさまざまな幾何学的形状を有するマスクを用いてエッチングすることにより決まるからである。しかしここでは、明瞭化のために、ＦＥＭゲートユニットは、連続的で一直線上にある側壁を有する構造として図示される。
【０２１３】
図３１に示すように、ＴｉＯxまたはその他の適切な障壁絶縁性材料からなる層４２６が、ＦＥＭゲートユニットを保護するために、ＣＶＤにより形成される。このＴｉＯxがエッチングされることにより、ゲート電極のための側壁絶縁体を形成する。
【０２１４】
次に、図３２を参照すると、活性領域４１２が、ソース領域４２８、ゲート領域４３０、およびドレイン領域４３２に変わっているのが分かる。これらの領域は、活性領域４１２、ｐ-層４１６、およびＦＥＭゲートユニット４１８にわたってホトレジストを塗布して、最終的にはゲート領域４３０になる部分をマスキングした後、活性領域４１２の残りの部分に、本願明細書では第３型のドーピング不純物とも称される適切なイオンを注入して、２つのｎ+層を形成することにより形成される。これらの層は、本願明細書では、第３型の導電性チャネルとも称され、ソース領域４２８およびドレイン領域４３２として作用する。ｐ-層４１６がゲート接合領域４３０の上および部分的にドレイン接合領域４３２の上に広がっていることに留意されたい。適切なイオン注入は、この例では、好ましくは約５０ｋｅＶのエネルギーで（ただし、約４０ｋｅＶ〜約７０ｋｅＶの範囲の注入でもよい）、約１×１０15ｃｍ-2〜約５×１０15ｃｍ-2の範囲のドーズ量で注入されるＡｓイオンの注入である。あるいは、リンイオンを、約３０ｋｅＶ〜約６０ｋｅＶのエネルギーで同じ範囲のドーズ量だけ注入してもよい。
【０２１５】
次に図３３を参照して、ウエハが熱処理されることにより、ソース領域およびドレイン領域ならびに下側電極内で注入されたイオンを活性化し、拡散させる。層４１６に注入されたＢまたはＢＦ2イオンが拡散することにより、ＦＥＭゲートユニット４１８の下に浅いｐ-ｎ接合部が形成される。これは第２型の導電性チャネルである。この熱処理の温度範囲は、約５００℃〜約１１００℃である。次に、この構造の上にＣＶＤによりＳｉＯ2が堆積される。もしくは、他の適切なパッシベーション絶縁体が塗布される。
【０２１６】
次に図３４を参照して、ＦＥＭゲートユニット４１８はＦＥＭメモリセル４３６の一部として示されている。ＦＥＭメモリセルは、ＦＥＭゲートユニット４１８の他に、下方に位置するソース領域、チャネル領域、およびドレイン領域、ならびに、本実施形態では、浅い薄膜接合領域４１６を含む。この浅い薄膜接合領域は、ＦＥＭゲートユニット１８の下に形成されたｐ−層である。
【０２１７】
ＦＥＭセル４３６の説明の締めくくりとして、酸化物層４３４に穴が形成され、これらにソース電極４３８、ゲート電極４４０およびドレイン電極４４２が埋め込まれてそれぞれの領域に接続されていることに言及しておく。ドレイン電極４４２はドレイン領域４３２とｐ-ｎ接合部４１６の両方に接続しているのがわかる。
【０２１８】
図３３に図示されている実施の形態は、ゲート空乏型ＭＩＳトランジスタを表している。ゲート電圧がゼロである時、ＦＥＭゲートユニット下層のｎ-チャネルにおける電荷は、完全に空乏化される。よって、リーク電流は非常に少なくなる。リーク電流を少なくしたままにするためには、下側電極４２０のいずれかのエッジと、ｎ+ソース領域またはｎ+ドレイン領域のエッジとの間の距離（図面では「Ｄ」で表されている）が、少なくとも約５０ｎｍはなければならない。しかし、Ｄが大きくなると、メモリセルの直列抵抗も増大する。よって、Ｄは、約３００ｎｍを超えないのが望ましい。ゲートのリーク電流は、ｐ-型シリコンの浅い接合部４１６とプラチナとの接触、および強誘電体材料とプラチナとの接触により決まる。このリーク電流は、中間的な電界強度未満の非常に小さい強度のゲート電流である。ｐ-層とｎ-型シリコンとの間のポテンシャル障壁は、約０．８ｅＶ〜約１．０ｅＶである。このような大きさのポテンシャル障壁は、強誘電体材料が分極されていない時、あるいは強誘電体材料が、下側電極に正の電荷が集まって分極されている時には、ｎ-型のシリコンチャネルを完全に空乏化させる。強誘電体材料が、下側電極に負の電荷が集まって分極されている時には、メモリトランジスタの閾値電圧は小さい。このようなメモリ電荷の特性、およびセルをプログラミングするために必要な電圧量を変更する技術については、後述する。
【０２１９】
あるいは、もし強誘電体材料が高温の熱処理に耐えられないのなら、下側ゲート電極を堆積する前に、ソース／ドレインイオン注入およびアニーリングを完了していてもよい。
【０２２０】
次に図３５を参照して、ＦＥＭセルの別の実施形態を示す。この実施形態は、ソース接合領域およびドレイン接合領域の上に形成された２つのシリサイド層４４４および４４６を備えている。これらのシリサイド層は、絶縁層４３４を堆積する前にＣＶＤによって形成される。この構造は、ソース領域およびドレイン領域に対する抵抗が低くなるという利点がある。これにより、メモリセルのドレイン電流が増大する。
【０２２１】
ＳＯＩ基板上に形成されるＦＥＭセルの実施形態については、図３６に示す。
【０２２２】
（動作）
本発明により構成される構造は、ゲート領域上の導電性チャネル上に位置するＦＥＭゲートユニットが、ゲート領域の極性をシフト可能であることにより、電流をソースからゲートを介してドレインへと効率よく流すことが可能になるので、特に効率が高い。この構造は、「オフ」状態にある時には、すべての電荷を空乏化する。「オン」状態にある時には、電流はチャネル領域全体を流れる。
【０２２３】
本発明により構成されたメモリセルは、ゲートラインがドレインラインに対して垂直な方向に延びているメモリセルアレイに配置することができる。ＦＥＭゲートユニット４１８へと書き込みをおこなうためには、＋ＶP1がすべてのゲート電極に印加される一方で、メモリセルのソース電極およびドレイン電極は、接地電位に設定される。これにより、負の電荷が下側電極４２０に位置し、正の電荷が上側電極４２４に位置するように、ＦＥ ４２２が分極される（図３７ｂを参照のこと）。これにより、ＦＥＭゲートユニット４１８を導電性の高い状態にすることができる。
【０２２４】
負の電圧−ＶP0がゲート電極（プログラムライン）に印加され、正の電圧＋ＶP0がドレインに印加され、ソースが接地される時（ここで｜ＶP1｜＞｜ＶP0｜とする）、ＦＥは、下側電極４２０に正の電荷が集まるように分極される。これにより、ＦＥＭゲートユニット４１８は、導電性の低い状態になる（図３７ａを参照のこと）。この書き込みプロセスにより、メモリアレイ内のそれぞれのメモリトランジスタには、アレイ内のその他のメモリセルから独立して、すなわち、アレイ内のその他のメモリセルのプログラミングにより干渉を受けたり、それらへと干渉したりすることなく、書き込みをおこなうことができる。
【０２２５】
ＦＥＭゲートユニット４１８の閾値電圧は、以下のように決定されうる。大型のアレイの場合、「１」の状態での閾値電圧は、正の値（約０．４Ｖ〜約０．８Ｖ）でなければならない。一方、「０」の状態での閾値電圧は、供給電圧（約３．３Ｖ）よりも大きくなければならない。ｎ-チャネル層は、非常に浅いｐ-表面層およびゲートバイアス電圧とともに、ｐ-型基板の接合により空乏化される。
【０２２６】
メモリのウィンドウは、以下のように表される。
【０２２７】
【数３】
ΔＶT＝２ＱFE／ＣFE                                （３）
ここで、ＱFEは残留電荷であり、ＣFEは、ゲートユニットの強誘電体容量である。
【０２２８】
ｐ+／ｎ接合のｎ-領域内のスペースの幅は、ｎ-領域のドーピング密度が約１．０×１０16ｃｍ-3の場合、約０．３μｍである。ｎ-チャネル層の厚さおよびドーピングが小さい場合、「１」の状態における閾値電圧は正の値であり得ることは明らかである。閾値電圧は、ｎチャネル層およびｐ表面層の両方のドーピング密度および厚さ、ならびに強誘電性キャパシタの誘電率および残留電荷によって調整することができる。
【０２２９】
読み出し動作の間、保磁電圧を超えない電圧Ｖa（すなわち、メモリの内容が変更可能な電圧）が、ゲート電極およびドレイン電極に印加される。いずれかの電極にＶaのバイアスが与えられている時、メモリセルの内容は乱されないので、この読み出し動作により、どのメモリセルのメモリ内容も乱されることはない。よって、長時間の電荷保持が実現される。
【０２３０】
（単一トランジスタメモリセル）
ＭＦＭＯＳ ＦＥＴの場合のＩDとＶGとの関係を示す概略的プロットが、図３８に示されている。図３８ａは、チャネルが高濃度にドーピングされた（ＮD）ＦＥＭセルのＩD対ＶG特性を図示している。中央の曲線は、ＦＥＭゲートユニットに電荷が与えられていない時の、ＩD対Ｖ0曲線である。ＦＥＭセルが「１」の状態にプログラミングされる時、ＦＥＭセルの閾値電圧は負になる。よって、たとえＶG＝０Ｖでも、チャネル領域には、大きなドレイン電流が流れうる。このような素子は、大型のアレイに応用するには適していない。
【０２３１】
図３８ｂは、チャネルが低濃度にドーピングされた（ＮD）ＦＥＭセルのＩD対ＶG特性を図示している。ＦＥＭセルが「１」の状態にプログラミングされる時の、ＦＥＭセルの閾値電圧は正である。このゲートが接地電圧である時、この素子には電流は流れない。このような素子から構成される大型のメモリアレイでは、スタンバイリーク電流が非常に小さくなるので、周波数のリフレッシュは必要なくなる。
【０２３２】
（ＭＦＭＯＳに応用するためのＰｂ5Ｇｅ3Ｏ11強誘電体薄膜）
強誘電体の容量が低くなれば、メモリのウィンドウが高くなり、プログラミング電圧が低くなる結果になることを示すことができる。より薄い膜や、εrがより低い材料を用いれば、強誘電体の容量が低くなる結果になりうる。しかし、もし強誘電体のスイッチング電界が十分に規定されるのなら、前者を選択すると、プログラミング電圧が増大することもある。通常の酸化物強誘電体材料は、より高いεrおよびＴcを示す。一方、酸化物であるＰｂ5Ｇｅ3Ｏ11の薄膜は、非常に低いεrを示し、中間的なＴc（約１７８℃）を示す。表２は、それぞれＰｂ5Ｇｅ3Ｏ11薄膜、ＰＺＴ薄膜およびＳｒＢｉ2Ｔａ2Ｏ9薄膜からなる強誘電体ゲートを備えたＭＦＭＯＳ素子のメモリウィンドウの比較を示す。定常状態におけるＰｂ5Ｇｅ3Ｏ11薄膜の分極は、ＰＺＴ薄膜およびＳｒＢｉ2Ｔａ2Ｏ9薄膜に比べてはるかに低いとはいえ、Ｐｂ5Ｇｅ3Ｏ11ゲート制御されたＭＦＭＯＳ素子のメモリウィンドウは、εrが低いので、他の薄膜のメモリウィンドウよりも大きくなる。
【０２３３】
【表２】
0004080050.tif 000003
【０２３４】
以上に、ＦＥＭメモリセルおよび同メモリセルの製造方法について開示した。ＦＥＭゲートユニットは、単一トランジスタ素子として構成されてもよいし、関連づけられたＭＯＳトランジスタを備えて構成されてもよい。以上に、本発明の好ましい実施の形態を開示したが、請求の範囲に規定されている本発明の範囲から外れることなく、構成および方法にその他さまざまな改変を施すことができることは、理解されたい。
【０２３５】
（第５の実施形態）
以下に、第５実施形態によるＭＯＳキャパシタの上部に設けられた強誘電体（ＦＥ）キャパシタまたはＦＥＭゲートユニットを有するＭＦＭＯＳメモリセルを形成する方法を説明する。以下、これら２つの素子を総括的にスタックゲートユニットと呼ぶ。本発明の１つの実施態様において、ＭＯＳキャパシタの面積は、強誘電体キャパシタの面積よりも大きく、このため、素子の結合効率が増加し、素子のプログラミング電圧が減少する。他の実施態様では、第２トランジスタがスタックＭＯＳおよびＦＥキャパシタに沿って形成され、ＭＯＳキャパシタの上部に強誘電体キャパシタを配置することを含み、強誘電体キャパシタおよびＭＯＳキャパシタは同一の断面を有する。この構成により、セルサイズは小さくなり、異なるサイズの構造よりもプログラミング電圧が高くなる。このようなセルは、オフセットゲート強誘電体メモリセルとも呼ばれる。さらに他の実施態様は、ＦＥキャパシタがスタックされたＭＯＳキャパシタを有し、両キャパシタは同一サイズのフットプリントを有する。
【０２３６】
本発明のスタック強誘電体メモリゲートユニットは、ＳＯＩ（ＳＩＭＯＸ）基板上に形成されてもよく、ｐ-ウェルが内部に形成されたバルクシリコン基板内に形成されてもよい。本願で用いる用語「シリコン基板」とは、ＳＯＩ基板、バルクシリコン基板、またはシリコンを成分として含有し、本発明と共に用いるのに適した他の任意のタイプの基板を指す。
【０２３７】
バルク基板が用いられるとき、基板はｎ-型である。初期工程では、ｎ-ウェルおよびｐ-ウェル構造を製造し、これらの構造を絶縁し、適切なイオンを注入し、トランジスタの閾値電圧調整をすることが含まれる。ＳＯＩ基板が用いられるとき、ｎ-ウェルもｐ-ウェルも形成する必要はない。
【０２３８】
図３９を参照すると、シリコン基板が、参照番号５１０で図示されている。基板５１０は、好ましい実施の形態では、バルクシリコンからなり、単結晶基板である。図３９に示されるように、基板５１０はｎ-シリコンで形成されている。ｐ-ウェル５１２は、ＢまたはＢＦ2イオンを基板の表面に注入し、９５０℃から１２００℃の間の範囲の温度で１から４時間の熱拡散工程にかけることによって形成され得る。ボロンイオンは、３ｋｅＶから１０ｋｅＶのエネルギーで注入され得る。一方、ＢＦ2イオンは、１５ｋｅＶと５０ｋｅＶとの間のエネルギーレベルで注入される。両イオン注入におけるイオン濃度は、１×１０12ｃｍ-2から１×１０14ｃｍ-2の範囲である。
【０２３９】
素子を絶縁するために、ＳｉＯ2で形成された絶縁領域５１４は、ｐ-ウェル５１２が形成される前に基板上に成長される。当業者に公知のように、このような多数の領域は、シリコンウェハの表面上に形成される。本発明の構造では、セルが、ゲートとドレインおよびｐ-ウェルとの垂直格子状の配置により、メモリアレイを形成する。
【０２４０】
ここで、図４０を参照しながら、本発明の単一トランジスタメモリセルについて説明する。図４０に示されるように、活性領域５１２は、最終的にメモリセルのソースおよびドレインとしてそれぞれ機能する、２つのｎ+領域５１６および５１８を含むように改変されている。本明細書中で第１型の導電性チャネルと呼ばれるｐ-ウェルチャネル領域５２０は基板５１０のまま残っている。ソース領域５１６およびドレイン領域５１８は、本明細書中で第２型のドーピング不純物と呼ばれる適切なイオンを活性領域５１２に注入し、本明細書中で第２型の導電性チャネルとも呼ばれる２つのｎ+領域を形成することによって形成される。この場合の適切なイオン注入は、約５０ｋｅＶの好ましいエネルギー（但し、４０ｋｅＶから８０ｋｅＶの範囲の注入も可能である）で、１×１０15ｃｍ-2から５×１０15ｃｍ-2の範囲のドーズ量でのＡｓイオンの注入であり得る。あるいは、リンイオンを２０ｋｅＶから５０ｋｅＶのエネルギー範囲で、同一のドーズ量の範囲で注入してもよい。
【０２４１】
ＭＯＳキャパシタ５２２は、適切なマスキング後、熱酸化薄層５２４をｐ-チャネル５２０上に成長させることによって形成される。好ましい実施態様において、層５２４は、厚さが３ｎｍと１０ｎｍとの間の範囲である。選択的なｎ+ポリシリコン層５２６は、ＣＶＤによって１００ｎｍから３００ｎｍの厚さに形成され、ＭＯＳキャパシタ５２２が完成する。ｎ+ポリシリコンは、ＦＥＭキャパシタの底部電極とその下側の酸化層との間の応力を解除するためのバッファ層として作用する。
【０２４２】
この時点で、ＦＥＭキャパシタゲートユニットの形成が開始し得る。ＦＥＭゲートユニット５２８は、下側金属層または電極５３０と、強誘電体（ＦＥ）材料５３２と、上側金属層または電極５３４とを有する。ＦＥＭゲートユニット５２８の構築は、下側電極をＭＯＳキャパシタ５２２上に堆積することによって開始する。下側電極５３０は、Ｐｔ、Ｉｒ、ＩｒＯ2もしくはＰｔ／Ｉｒ合金、または他の適切な導電性材料で形成され得る。好ましい実施態様において、この金属の厚さは、２０ｎｍから１００ｎｍである。下側電極５３０およびｎ+ポリシリコン層は、使用の際に、ＭＯＳキャパシタ５２２の上側電極を形成する。
【０２４３】
次に、ＦＥ材料は、化学気相法（ＣＶＤ）によって堆積される。ＦＥ材料は、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3、ＬｉＮｂＯ3、または他の適切な強誘電体材料のいずれかであればよい。好ましい化合物は、優先度の高い順に、Ｐｂ5Ｇｅ3Ｏ11、ＳＢＴおよびＰＺＴである。ＦＥＭゲートユニット分野における実験作業の大半は、ＰＺＴ化合物に対して行われている。ＦＥ材料５３２は、５０ｎｍから４００ｎｍの厚さに堆積される。
【０２４４】
次に、上側電極５３４は、ＦＥ材料上に形成される。上側電極は、下側電極と同一の材料で２０ｎｍから２００ｎｍの厚さに形成され、ＦＥＭゲートユニット５２８およびＭＯＳキャパシタ５２２を有するスタックゲートユニットを形成する。この特定の実施態様は、ＦＥＭゲートユニットがＭＯＳキャパシタの全表面積よりも小さい面積のエリアを覆っている、オフセットＦＥＭゲートユニットを特徴とする。
【０２４５】
図４０に示す構造は、ＴｉＯx、Ｓｉ3Ｎ4または他の適切なバリア絶縁性材料などの適切な絶縁性材料をメモリセル上に堆積させることによって完成する。層間絶縁膜の厚い層が形成され、ソース領域、ゲート領域およびドレイン領域への適切な接触が形成される。
【０２４６】
ここで、図４１ａおよび図４１ｂを参照しながら、スタックゲートユニットを有する２トランジスタメモリセルの構築および構造を説明する。この場合、この構造は、上部に酸化層５４２を有するシリコン基板５４０上に形成されている。ソース、ドレインおよびゲートの領域は、本方法のこの工程において形成され得るか、または後の工程において形成され得る。いずれにせよ、ｎ+ポリシリコン５４４の層は、好ましくはＣＶＤによって堆積され、酸化層５４２と共にＭＯＳキャパシタ５４６を形成する。次に、下側金属層または電極５４８は、上記のように、ｎ+ポリシリコン層５４４上に形成される。図４１ｂは、下側金属層５４８の上面図である。
【０２４７】
次の工程において、強誘電体材料５５０は、単一トランジスタ実施態様に関連して記載したように、下側電極５４８上に堆積され、次に、上側金属層５５２が形成される。図４２ｂは、下側金属層５４８および上側金属層５５２の上面図である。上側金属層、下側金属層およびＦＥ材料は、ＦＥＭゲートユニット５５４を構成する。
【０２４８】
ホトレジストを塗布し、下側電極５４８およびｎ+ポリシリコン層５４４をエッチングすると、図４３ａに示す構成となる。図４３ａに示す構造は、第２トランジスタ５５６を有し、第２トランジスタ５５６は、酸化層５４２、ｎ+ポリシリコン層５４４’および下側金属層５４８’の部分を有し、これらの部分は「プライム符号を用いて示す。先に塗布したホトレジストを剥がし、新しいホトレジストを塗布し、第２型の不純物を前述のように注入し、図４４ａに示すｎ+領域５５８、５６０および５６２を形成する。これらの領域は本明細書では、第２型の導電性チャネルと呼ぶ。
【０２４９】
ここで、図４５ａおよび図４５ｂを参照する。用いていたホトレジストを剥がし、ウェハを適切な絶縁層で不動態化し、新しいホトレジストをオープンコンタクトホールに塗布し、第１相互接続を規定すると、この結果、上側金属層５５２は金属層５４８’に電気的に接続される。
【０２５０】
この構成は、漏れ電流が低いという利点を有する。素子の漏れ電流は、ＭＯＳトランジスタ電流によって制限される。
【０２５１】
本発明の次の参考例は、上記のように、シリコン基板を用いて開始する。図４６を参照すると、ｐ-ウェル５７０の上部には、酸化層５７２が形成されている。さらに、ｎ+ポリシリコン層５７４、下側金属層５７６、ＦＥ層５７８および上側金属層５８０を含む他の層が、この上に連続して堆積される。
【０２５２】
ホトレジストを塗布し、構造体をエッチングすると、図４７に示す構成となる。この構成は、ＭＯＳキャパシタ５８２およびＦＥＭゲートユニットまたはキャパシタ５８４を有し、これらはスタックゲートユニット５８５を形成する。この時点で、強誘電体を保護するために、ＴｉＯxなどの絶縁性材料または他の適切な絶縁性材料の層を形成してもよい。次に、ｎ+イオンを注入し、ｎ+ソース領域５８６およびｎ+ドレイン領域５８８を形成する。参照番号５９０で示す残りのｐ-材料はゲートチャネルを提供する。
【０２５３】
ここで、図４９を参照する。図４９は、絶縁層５９２が所定の位置に設けられ、ソース電極５９４と、ゲート電極５９６と、ドレイン電極５９８とを有する最終構造を示す。
【０２５４】
この特定の実施態様では  セルサイズは非常に小さい。素子は、ＶＬＳＩメモリアプリケーションの使用に非常に適している。
【０２５５】
高閾値状態へのプログラミング
図５０は、本明細書に記載するメモリセルにおいて用いられる強誘電体材料のＰ−Ｅヒステレシスループを示す。Ｐｒは、強誘電体材料の分極値である。Ｐｒ0は、負極性の飽和分極である。Ｐｒ00は、高閾値電圧状態にプログラムした後に素子を緩和した（relaxation）後の強誘電体材料の分極である。Ｐｒ1は、正極性の飽和分極である。Ｐｒ10は、低閾値電圧状態にプログラムした後に素子を緩和した後の強誘電体材料の分極である。
【０２５６】
図５１ａおよび図５１ｂは、本発明により構築された素子の電荷分布を示す。図５１ａは、素子が「０」状態にプログラムされたときの電荷分布を示し、図５１ｂは、素子が「１」状態にプログラムされたときの電荷分布を示す。メモリトランジスタを大きな正の閾値電圧に対して「０」状態にプログラムし、素子が正常な動作電圧において非導電性となるようにするために、負の電圧を制御ゲートに印加すると、図５１ａに示す電荷分布となる。以下は、ポワソンの式である。
【０２５７】
【数４】
0004080050.tif 000004
【０２５８】
これを２回積分すると以下の式が得られる。
【０２５９】
【数５】
0004080050.tif 000005
【０２６０】
ここで、Ｐｒ0は、図５０に示す通りである。強誘電体キャパシタ全体の電圧降下は、以下の式で表される。
【０２６１】
【数６】
0004080050.tif 000006
【０２６２】
従って、プログラミング電圧は以下の式で表される。
【０２６３】
【数７】
0004080050.tif 000007
【０２６４】
プログラミング後の閾値電圧は以下の式で表される。
【０２６５】
【数８】
0004080050.tif 000008
【０２６６】
ここで、Ｐｒ00は、素子を高閾値電圧にプログラミングしてから緩和させた後の強誘電体材料の分極である。
【０２６７】
低閾値電圧状態へのプログラム
メモリを低閾値電圧、即ち、「１」状態にプログラムするために、正電圧ＶP1をゲートに印加し、負電圧ＶD1をドレインおよびｐ-ウェルに印加する。ＳＯＩ基板上で素子を形成する場合には、ｐ-ウェルは必要ない。ソースは接地電位である。図５１ｂは、電荷分布を概略的に示す。
【０２６８】
以下は、ポワソンの式である。
【０２６９】
【数９】
0004080050.tif 000009
【０２７０】
式（９）を２回積分すると以下の式が得られる。
【０２７１】
【数１０】
0004080050.tif 000010
【０２７２】
式（１０）は以下のように書き換えられ得る。
【０２７３】
【数１１】
0004080050.tif 000011
【０２７４】
表面反転層から強誘電体キャパシタの上部電極への電圧降下は以下の式で表される。
【０２７５】
【数１２】
0004080050.tif 000012
【０２７６】
強誘電体容量における電圧降下は以下の式で表される。
【０２７７】
【数１３】
0004080050.tif 000013
【０２７８】
従って、供給電圧は以下の式で表される。
【０２７９】
【数１４】
0004080050.tif 000014
【０２８０】
閾値電圧は以下の式で表される。
【０２８１】
【数１５】
0004080050.tif 000015
【０２８２】
ここで、Ｐｒ10は、プログラミングから低閾値電圧状態への緩和後の分極電荷である。従って、（１）チャネルドーピング密度ＮAを増加させ、（２）より低い誘電体定数材料を選択および／または強誘電体膜の厚さを増加させることによって強誘電体容量を減少させ、および（３）より薄い熱酸化膜を用いることによってゲート酸化物容量ＣOXを増加させることによって、「０」状態における素子の閾値電圧は、０．０Ｖよりも大きくなり得る。これは、１つのトランジスタＲＡＭ ＶＬＳＩアレイの重要な条件である。この結果はまた、酸化物容量が増加すると、プログラミング電圧が小さくなり得ることを明確に示している。
【０２８３】
種々の分極条件下での素子のプログラミング電圧および閾値電圧を上記の式から計算し、これを表３に示す。ここで、プログラミング電圧およびチャネルドーピング密度を調整し、ＶT1＝０．６Ｖの「１」状態閾値電圧を生成する。プログラミン下での分極電荷を、安定な状態分極よりも３６％高いものと仮定する。発明者はさらに、強誘電体材料の厚さが３００ｎｍであり、その容量が２．９×１０-7Ｆ／ｃｍ2であると仮定した。プログラミング中の強誘電体全体の電圧降下は３Ｖである。２つのゲート酸化膜の厚さ、即ち、５ｎｍおよび６ｎｍを評価した。メモリウインドウΔＶTHを表３の最終段および図５２ｂに示す。
【０２８４】
【表３】
0004080050.tif 000016
【０２８５】
ここで、図５２ａを参照する。図５２ａは、従来の素子に対するＩD対ＶGのプロットを示す。線５１００は、Ｖtlがゼロ未満であり、Ｖt0が正の値である状況を示す。このような特性を有する構造は、ＲＡＭアレイ内で用いられる場合、少なくとも２つの素子（１つのメモリトランジスタおよび１つの通常のトランジスタ）を必要とし、１つのトランジスタＲＡＭアレイ中で用いられる場合比較的大きなプログラミング電圧を必要とする。
【０２８６】
図５２ｂは、本発明の方法に従って形成された素子に対する「１」閾値電圧（線５１０４）および「０」閾値電圧（線５１０６）を示す。
【０２８７】
このように、ＦＥＭメモリセルおよびＦＥＭメモリセルの構築方法を開示した。本発明の好ましい実施態様を開示したが、当然のことながら、添付の請求の範囲に規定される本発明の範囲を逸脱せずに、さらなる変更がアーキテクチャおよび方法になされ得る。
【０２８８】
（第６の実施形態）
本実施例による強誘電体メモリ（ＦＥＭ）セルは、ＳＯＩ（ＳＩＭＯＸ）基板上に形成されてもよいし、バルクシリコン基板内に形成されてもよい。本実施例における説明は、主に、バルクシリコン基板へのＦＥＭゲートユニットの形成に関している。
【０２８９】
図５３を参照すると、シリコン基板が参照番号６１０で図示されている。基板６１０は、好ましい実施の形態では、バルクシリコンからなり、単結晶基板である。他の実施態様は、ＳＯＩ基板上に形成され得る。本明細書で用いる用語「シリコン基板」とは、バルクシリコン基板、ＳＯＩ基板、またはシリコンをベースとした他の適切な任意基板を指す。図５３に示されるように、ｐ-基板６１０は、第１型のドーピング不純物を有し、この不純物は、濃度が約１．０×１０15ｃｍ-3から約５．０×１０15ｃｍ-3のボロンまたはボロン化合物である。
【０２９０】
次に、浅いｎ-型層６１２（ウェル構造）（これもまた、本明細書中では、第２型のドーピング不純物を有する第２型の導電性チャネルと呼ぶ）がリンまたは砒素の注入によってゲート領域下に形成される。イオンエネルギーは、１０ｋｅＶから５０ｋｅＶの範囲であり、ドーズ量は、１．０×１０12ｃｍ-2から１．０×１０13ｃｍ-2の範囲である。
【０２９１】
ｐ-型シリコンの非常に浅い層６１４（サブウェル構造）が、ＢＦ2をｎ-型第２導電層の上部に注入することによって、浅いｎ-型層６１２内に形成される。ｐ-型シリコンの非常に浅い層６１４は、第３型のドーピング不純物を有する。ＢＦ2エネルギーは、１０ｋｅＶから４０ｋｅＶの範囲であり、ドーズ量は、約５．０×１０11ｃｍ-2から約５．０×１０12ｃｍ-2の間の範囲である。この層を本明細書では、第３型の導電性チャネルと呼ぶ。
【０２９２】
この時点で、ＦＥＭゲートユニットの形成が開始し得る。ＦＥＭゲートユニットは、全体にわたって、参照番号６１６で表され、下側金属層または電極６１８、強誘電体（ＦＥ）材料６２０および上側金属層または電極６２２を有する。ＦＥＭゲートユニット６１６の構築は、下側電極６１８をｐ-層６１４上に堆積させることから始まる。下側電極６１８は、ＩｒもしくはＩｒ／ＩｒＯ2合金、またはＰｔ／Ｉｒの合金、または他の適切な導電性材料で形成され得る。この金属の厚さは、好ましい実施態様において、２０ｎｍから１００ｎｍである。
【０２９３】
次に、適切なマスキング後に、ＦＥ材料が、化学気相成長（ＣＶＤ）によって堆積される。このＦＥ材料は、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3またはＬｉＮｂＯ3のいずれかであればよい。好ましい化合物は、優先度の高い順に、ＳＢＴ、Ｐｂ5Ｇｅ3Ｏ11、およびＰＺＴである。ＦＥＭゲートユニットの分野では、実験作業の大半は、ＰＺＴ化合物に対しておこなわれている。このＦＥ材料６２０は、５０ｎｍから４００ｎｍの厚さに堆積される。
【０２９４】
次に、上側電極６２２が、ＦＥ材料上に形成される。上側電極は、Ｐｔ、Ｐｔ／Ｉｒ合金、Ｐｔ／ＩｒＯ2合金または他の適切な材料で厚さ２０ｎｍから２００ｎｍに形成され得る。
【０２９５】
ホトレジストは、ＦＥＭゲートユニット上に塗布され、次に、セルは、適切な構成およびサイズにエッチングされる。言うまでもなく、ＦＥＭゲートユニットの３層は、図示されているように正確に一直線上にある必要はない。なぜなら、これらの層の形状は、ホトレジストを塗布し、異なるさまざまな幾何学的形状を有するマスクを用いてエッチングすることにより決まるからである。しかしここでは、簡単のために、ＦＥＭゲートユニットは、連続的で一直線上にある側壁を有する構造として図示される。
【０２９６】
ここで、ｐ-基板６１０は、本明細書中で第４型のドーピング不純物とも呼ばれる適切なイオンを注入し、ソース領域６２４およびドレイン領域６２６として作用する、本明細書中で第４型の導電性チャネルとも呼ばれる２つのｎ+層を形成することによって改変される。この場合の適切なイオン注入は、約５０ｋｅＶの好ましいエネルギー（但し、４０ｋｅＶから７０ｋｅＶの範囲の注入も可能である）で、１×１０15ｃｍ-2から５×１０15ｃｍ-2の範囲のドーズ量でのＡｓイオンの注入であり得る。あるいは、リンイオンを３０ｋｅＶから６０ｋｅＶのエネルギー範囲で、同一のドーズ量の範囲で注入してもよい。
【０２９７】
ウエハが熱処理されることにより、注入されたイオンをソース領域およびドレイン領域の両方において活性化し、拡散させる。この熱処理の温度範囲は、注入されたイオンを活性化および拡散させることを可能にする約５００℃から約１１００℃の範囲である。
【０２９８】
ＦＥＭゲートユニットを保護するため、ＴｉＯx、Ｓｉ3Ｎ4または他の適切なバリア絶縁性材料６３０の層がＣＶＤによって形成され、この結果、ＦＥメモリセル６３２が形成される。
【０２９９】
ＦＥＭセル６３２の仕上げとして、ワード線（ＷＬ）（ゲート）電極６３４およびビット線（ＢＬ）電極６３６を収容するために絶縁層６３０に穴が形成される。ワード線（ＷＬ）（ゲート）電極６３４およびビット線（ＢＬ）電極６３６は、それぞれの構成要素に接続される。ソース６２４は、接地６４０される。
【０３００】
図５３の実施態様は、強誘電体ゲート空乏層型ＭＦＭＳトランジスタを示している。ゲート電圧がゼロである時、ＦＥＭゲートユニット下層のｎ-チャネルにおける電荷は、完全に空乏化される。よって、リーク電流は非常に少なくなる。リーク電流を少なくしたままにするためには、下側電極６１８のいずれかのエッジと、ｎ+ソース領域６２４およびｎ+ドレイン領域６２６のエッジとの間の距離（図面では「Ｄ」で表されている）が、少なくとも約５０ｎｍはなければならない。しかし、Ｄが大きくなると、メモリセルの直列抵抗も増大する。よって、Ｄは、約３００ｎｍを超えないのが望ましい。第３型のｐ-導電層６１４と、第２型のｎ-導電層６１２との間のポテンシャル障壁は、約０．９ｅＶである。このような大きさのポテンシャル障壁は、強誘電体材料が分極されていない時、ｎ-型のシリコンチャネルを完全に空乏化させる。強誘電体材料６２０が、下側電極６１８に隣接して正の電荷で分極されている時には、閾値電圧は小さい。
【０３０１】
強誘電体材料６２０が、下側電極６１８に隣接して負の電荷で分極されている時には、メモリトランジスタの閾値電圧は非常に大きい。このようなメモリ電荷の特性、およびセルをプログラミングするために必要な電圧量調整技術については、後述に譲る。
【０３０２】
あるいは、もし強誘電体材料が高温の熱処理に耐えられないのなら、下側ゲート電極を堆積する前に、ソース／ドレインイオン注入およびアニーリングを完了していてもよい。
【０３０３】
（動作）
本発明により構築される構造は、ゲート領域上の導電性チャネル上に位置するＦＥＭゲートユニットが、ゲート領域の極性をシフト可能であることにより、電流をソースからチャネルを介してドレインへと効率よく流すことが可能になるので、特に効率が高い。この構造は、「オフ」状態にある時には、すべての電荷を空乏化することを可能にする。空乏層型素子の動作理論は、接合ＦＥＴの動作理論と同様である。
【０３０４】
図５４ａおよび図５４ｂは、ＭＦＭＳ ＦＥＴに関する一般的なＩD対ＶGプロットを示す。図５４ａは、対称的なＦＥＭセルのＩD対ＶG特性を示す。中央線は、ＦＥＭゲートユニットが充電されておらず、Ｐr＝０のときのＩD対Ｖ0を示す。ＦＥＭセルが「１」状態にプログラムされると、ＦＥＭセルの閾値電圧は負となる。従って、大きなドレイン電流が、ＶG＝０Ｖであってもチャネル領域を流れ得る。このような素子は、大スケールのアレイアプリケーションには適さない。
【０３０５】
図５４ｂは、本発明の対称的なＦＥＭセルのＩD対ＶG特性を示す。ＦＥＭセルの閾値電圧は、「１」にプログラムされるとき、負となる。ゲートが接地ポテンシャルであるとき、電流は素子を流れないこともある。このような素子の大スケールメモリアレイは、非常に小さい待機漏れ電流を有する。
【０３０６】
本発明の対称的な分極した強誘電体メモリトランジスタセルは、ＭＦＭＳセルおよびＭＦＭＯＳセルに適用され、漏れ電流が少なく、高速で、非常にスケールの大きいメモリアレイを提供し得る。低い漏れ電流は、「１」状態および「０」状態の両方に対して正の閾値電圧を有することによって達成される。高速書込みおよび読出しは、駆動電流を増加させ、素子のチャネル容量を減少させることによって達成される。電子移動度は正孔移動度よりも非常に高いため、ｎ-チャネルメモリ素子は、高速動作に好ましい。
【０３０７】
ここで、図５５ａから図５５ｃを参照する。Ｊｉａｎｇら、「Ａ  Ｎｅｗ  Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  Ｈｉｇｈ−Ｄｅｎｓｉｔｙ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＳｒＢｉ2Ｔａ2Ｏ9メモリ」、１９９６ ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｓｙｍｐｏｓｉｕｍ，Ｈｏｎｏｌｕｌｕ，６月１１〜１３日、１９９６年、２６頁は、強誘電体メモリキャパシタの下側電極としてプラチナをイリジウムに交換すると性能が向上することを記載している。図５５ａから図５５ｃは、異なる底部電極を有するＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）キャパシタの１００ｋＨＺ単一ショットパルスについて測定したＰ−Ｅヒステレシスループを示す。図５５ａにおいて、底部電極はＰｔ／ＴｉＯ2であり、図５５ｂにおいて、底部電極はＩｒＯ2であり、図５５ｃにおいて底部電極は純粋なＩｒである。残留分極ＰNVは、キャパシタが書き込まれてから１０秒後に測定される。図５５ｃに示されるように、Ｐｔ／ＳＢＴ／Ｉｒキャパシタは、正の分極において非常に大きな分極電荷を示すのに対して、負に分極したキャパシタの分極は非常に小さい。
【０３０８】
正の「１」状態（高い導電性状態）閾値電圧を有するために、素子は、図５６ａに示されるように、底部強誘電体／電極界面に位置する小さな正の分極電荷を有する必要がある。大きなメモリウインドウを維持するためには、図５６ｂに示されるように、底部強誘電体／電極界面においても大きな負の分極電荷が必要である。これは、Ｐｔ／ＳＢＴ／Ｉｒ半導体構造を用いて達成され得る。安定な「１」状態分極電荷は、約１０μＣ／ｃｍ2であるのに対して、安定な「０」状態分極電荷は、約２μＣ／ｃｍ2である。対応する閾値電圧シフティングは、２８０の誘電率を有する０．３μｍのＳＢＴ薄膜に対して、それぞれ、１２．１Ｖおよび−２．４２Ｖである。チャネルドーピング密度を調整して強誘電体分極０において約３Ｖの閾値電圧を達成することによって、図５４ｂに示されるように、０．６ＶのＶT1および１５ＶのＶT0が得られ得る。
【０３０９】
この強誘電体メモリ素子は、低電圧、高密度および高速アプリケーションにおいて用いられ得る。メモリセルは、図５７に示されるように、ｐ-ウェル６１０において配置される。図５７は、９セルメモリアレイを示し、ワード線はＷＬ１、ＷＬ２およびＷＬ３で示され、ビットまたはドレイン線はＢＬ１、ＢＬ２およびＢＬ３で示される。すべてのトランジスタのソース領域および基板は接地されている。ソース、ワード線およびビット線は、図５７に示されるように、周辺回路とは独立して接続されている。メモリアレイは、ビット線を接地した状態で、正の電圧ＶPPをワード線（ゲート）に印加することによって、「１」（高導電性）状態にブロックプログラムされる。個々のメモリセルをそれぞれ「０」（低導電性）状態にプログラムするために、負のプログラミング電圧−ＶPPがワード線に印加され、正のプログラミング電圧ＶPPがビット線に印加される。この結果、１つのセルのみが、ゲートで−ＶPPのバイアス電圧およびドレインで＋ＶPPのバイアス電圧を有する。このメモリセルは、「０」状態に書き込まれる全アレイにおいて唯一のセルである。
【０３１０】
多くの電極組合せにおいて、非対称分極緩和が観察され得る。さらに、非対称分極緩和は、すべての強誘電体薄膜、およびすべての種類の強誘電体ゲート構造において観察され得る。非対称分極緩和のメカニズムは、複雑であり、処理条件に対して敏感である。このため、本発明の好ましい実施態様では、非対称分極緩和技術が、強誘電体ゲートで制御された１つのトランジスタメモリセルを製造するのに用いられる。
【０３１１】
ＦＥＭゲートユニット６１６の閾値電圧は、以下のようにして決定され得る。即ち、大スケールのアレイについては、「１」状態における閾値電圧は、小さな正の値（即ち、０．４Ｖから０．８Ｖ）でなければならない。「０」状態に対する閾値電圧は、供給電圧（即ち、３．３Ｖ）よりも大きくなければならない。ｎ-チャネル層は、非常に浅いｐ-表面層およびゲートバイアス電圧だけでなく、ｐ-型基板接合によっても空乏化される。メモリウインドウが以下の式に等しいことが示され得る。
【０３１２】
【数１６】
0004080050.tif 000017
【０３１３】
ここで、ＱFEは、残留電荷であり、ＣFEは、ゲートユニットの強誘電体容量である。
【０３１４】
読出し動作において、強制電圧（即ち、メモリ内容が変化し得る電圧）よりも小さい電圧Ｖaが、ゲート電極およびドレイン電極に印加される。いずれかの電極がＶaによってバイアスをかけられているとき、メモリセルの内容は乱されないので、読出し動作は、いずれのメモリセルのメモリ内容も乱さない。従って、電荷が長く保持される。
【０３１５】
【発明の効果】
本発明によれば、少なくとも以下の効果が得られる。
【０３１６】
ゲート領域とＦＥＭゲートユニットとの間に導電性チャネルを設けることによって、電流をソースからゲートを介してドレインへと効率よく流すことができる。また、ＦＥＭゲートユニットの下側電極のエッジと、ソース領域またはドレイン領域のエッジと、の間の距離を所望の値にすることによって、リーク電流を低減できる。
【０３１７】
ＦＥＭゲートユニットの下側金属層を第１型の導電性チャネル（ＦＥＭゲートユニットのためのチャネル領域）の一部の上層に位置させることによって、ＭＦＳトランジスタの閾値電圧が作動電圧より大きい場合は、リーク電流を小さいままの状態に維持できる。また、ＭＦＳトランジスタの閾値電圧が非常に小さい（負の値）場合は、素子を高い値の電流が流れる。
【０３１８】
第３型の導電性チャネル（浅い接合層）のエッジと、ソース接合領域及びドレイン接合領域のエッジと、の距離を所定の値に設定することによって、ゲート領域と導電性チャネルとの間のリーク電流を小さくするポテンシャルが形成され、効率のよいスイッチングメカニズムが提供できる。
【０３１９】
ゲート領域上の導電性チャネルの上に位置するＦＥＭゲートユニットは、ゲート領域の極性がシフト可能であるので、電流をソースからゲートを介してドレインへと効率よく流すことができる。
【図面の簡単な説明】
【図１】本発明によるＦＥＭセルに用いられる基板の形成工程の一例を示す図である。
【図２】本発明によるＦＥＭセルに用いられる基板の次の形成工程の一例を示す図である。
【図３】基板上に構成されたＦＥＭゲートユニットを示す図である。
【図４】ＦＥＭゲートユニットの下に形成された珪化物層を含む、本発明によるＦＥＭセルの第１の実施の形態を示す図である。
【図５】本発明の他の実施の形態において用いられる基板の前処理を示す図である。
【図６】ｐ-導電層上に形成された、本発明によるＦＥＭゲートユニットの他の実施の形態を示す図である。
【図７】本発明によるＦＥＭセルにおける電流の流れを示す図である。
【図８】８ａおよび８ｂは、本発明によるＭＦＳ ＦＥＴ素子の基本的動作原理を説明する図である。
【図９】９ａおよび９ｂは、本発明によるＦＥＭゲートユニットにおけるＩDとＶGとの関係を示すグラフである。
【図１０】本発明のＦＥＭセルに用いられる基板の準備および活性領域の形成の１つの工程を示す図である。
【図１１】本発明のＦＥＭセルに用いられる基板の準備および活性領域の形成の次の工程を示す図である。
【図１２】本発明のＦＥＭセルに用いられる基板の準備および活性領域の形成のさらに次の工程を示す図である。
【図１３】本発明のＦＥＭセルに用いられる基板の準備および活性領域の形成のさらに次の工程を示す図である。
【図１４】バルクシリコン基板上に構成される完成された２トランジスタメモリセルを示す図である。
【図１５】ＳＯＩ基板上に構成される完成された２トランジスタメモリセルを示す図である。
【図１６】ＳＯＩ基板上に構成される完成された２トランジスタメモリセルの別の実施の形態を示す図である。
【図１７】本発明のメモリセルの４×４アレイを示す図である。
【図１８】本発明のＭＦＳ ＦＥＴ素子の基本動作原理を示す図である。
【図１９】本発明のＦＥＭゲートユニットにおけるＩDとＶGとの関係を示すグラフである。
【図２０】本発明のＦＥＭセルに用いられる基板および活性領域を示す図である。
【図２１】基板上に形成されたＦＥＭゲートユニットを示す図である。
【図２２】基板上に構成され絶縁領域に囲まれたＦＥＭゲートユニットを示す図である。
【図２３】ソース領域、ゲート領域およびドレイン領域が形成された基板上の、本発明のＦＥＭゲートユニットを示す図である。
【図２４】ＦＥＭゲートユニットの下に浅い接合層が形成された、本発明のＦＥＭセルを示す図である。
【図２５】本発明の完成されたＦＥＭセルを、セルを通る電流の流れと共に示す図である。
【図２６】本発明のＭＦＳ ＦＥＴ素子の基本動作原理を示す図である。
【図２７】本発明のＦＥＭゲートユニットにおけるＩDとＶGとの関係を示すグラフである。
【図２８】本発明のＦＥＭセルに用いられる基板の準備および活性領域の形成の１つの工程を示す図である。
【図２９】本発明のＦＥＭセルに用いられる基板の準備および活性領域の形成の次の工程を示す図である。
【図３０】本発明のＦＥＭセルに用いられる基板の準備および活性領域の形成のさらに次の工程を示す図である。
【図３１】基板上に構成され絶縁領域によって囲まれたＦＥＭゲートユニットを示す図である。
【図３２】ソース領域、ゲート領域およびドレイン領域が形成された基板上の、本発明のＦＥＭゲートユニットを示す図である。
【図３３】ＦＥＭゲートユニットの下に浅い接合層が形成された、本発明のＦＥＭセルを示す図である。
【図３４】本発明の完成されたＦＥＭセルを、セルを通る電流の流れと共に示す図である。
【図３５】バルクシリコン基板上に形成されたＦＥＭセルの別の実施形態を示す図である。
【図３６】ＳＯＩ基板上に形成されたＦＥＭセルの別の実施形態を示す図である。
【図３７】本発明のＭＦＳ ＦＥＴの基本動作原理を示す図である。
【図３８】本発明のＦＥＭゲートユニットにおけるＩDとＶGとの関係を示すグラフである。
【図３９】本発明によるＦＥＭセルの構築を容易にするように準備されたシリコン基板を示す図である。
【図４０】本発明により構築された単一トランジスタオフセットスタックゲートユニットを示す図である。
【図４１】４１ａは、本発明により構築されたスタックトランジスタゲートの連続的な構築工程を示す図である。４１ｂは、本発明により構築されたスタックトランジスタゲートの連続的な構築工程を示す図である。
【図４２】４２ａは、本発明により構築されたスタックトランジスタゲートの連続的な構築工程を示す図。４２ｂは、本発明により構築されたスタックトランジスタゲートの連続的な構築工程を示す図である。
【図４３】４３ａは、本発明により構築されたスタックトランジスタゲートの連続的な構築工程を示す図。４３ｂは、本発明により構築されたスタックトランジスタゲートの連続的な構築工程を示す図である。
【図４４】４４ａは、本発明により構築されたスタックトランジスタゲートの連続的な構築工程を示す図。４４ｂは、本発明により構築されたスタックトランジスタゲートの連続的な構築工程を示す図である。
【図４５】４５ａは、本発明により構築されたスタックトランジスタゲートの連続的な構築工程を示す図。４５ｂは、本発明により構築されたスタックトランジスタゲートの連続的な構築工程を示す図である。
【図４６】本発明により構築された単一トランジスタスタックゲートユニットの改変例の連続的な構築工程を示す図である。
【図４７】本発明により構築された単一トランジスタスタックゲートユニットの改変例の連続的な構築工程を示す図である。
【図４８】本発明により構築された単一トランジスタスタックゲートユニットの改変例の構築工程を示す図である。
【図４９】本発明により構築された単一トランジスタスタックゲートユニットの改変例の構築工程を示す図である。
【図５０】本発明において用いられるＦＥのＰ−Ｅヒステリシスループのグラフである。
【図５１】５１ａは、「０」状態における本発明の素子の電荷分布のグラフである。５１ｂは、「１」状態における本発明の素子の電荷分布のグラフである。
【図５２】５２ａは、本発明のＦＥＭゲートユニットに関するＩD対ＶGのグラフである。５２ｂは、本発明のＦＥＭゲートユニットに関するＩD対ＶGのグラフである。
【図５３】本発明により構築されたＦＥＭセルを示す図である。
【図５４】５４ａは、本発明のＦＥＭゲートユニットに関するＩD対ＶGのグラフである。５４ｂは、本発明のＦＥＭゲートユニットに関するＩD対ＶGのグラフである。
【図５５】５５ａは、ＦＥＭゲートユニットに関するＰ−Ｅヒステレシスループを示す図である。５５ｂは、ＦＥＭゲートユニットに関するＰ−Ｅヒステレシスループを示す図である。５５ｃは、ＦＥＭゲートユニットに関するＰ−Ｅヒステレシスループを示す図である。
【図５６】５６ａは、本発明のＭＦＳ ＦＥＴ素子に関する基本的な動作原理を示す図である。５６ｂは、本発明のＭＦＳ ＦＥＴ素子に関する基本的な動作原理を示す図である。
【図５７】本発明により構築されたメモリアレイを示す図である。
【符号の説明】
３０、２１０、３１０、４１０  基板
３０ａ、３０ｂ、２１４、２７９、３１４、４１４  絶縁領域
３２、２１２、３１２、４１２  素子領域
３４、３６  素子領域の境界
３８、２３０、２７８、３２６、４２８  ソース接合領域
４０、２６８、２７０、３２８、４３０  ゲート接合領域
４２、２３２、２７６、３３０、４３２  ドレイン接合領域
４４、２３４、２７４、３１６、４１８  ＦＥＭゲートユニット
４６、２３６、２８６、３１８、４２０  下側電極
４８、２３８、２８８、３２０、４２２  強誘電体材料
５０、２４０、２９０、３２２、４２４  上側電極
５２  導電性チャネル前駆体
２１５、２７２  ＭＯＳトランジスタ
２１６  ｐ-ウェル
２１８  チャネル領域
３３２、４１６  浅い接合部
【図１】
0004080050.tif 000018
【図２】
0004080050.tif 000019
【図３】
0004080050.tif 000020
【図４】
0004080050.tif 000021
【図５】
0004080050.tif 000022
【図６】
0004080050.tif 000023
【図７】
0004080050.tif 000024
【図８】
0004080050.tif 000025
【図９】
0004080050.tif 000026
【図１０】
0004080050.tif 000027
【図１１】
0004080050.tif 000028
【図１２】
0004080050.tif 000029
【図１３】
0004080050.tif 000030
【図１４】
0004080050.tif 000031
【図１５】
0004080050.tif 000032
【図１６】
0004080050.tif 000033
【図１７】
0004080050.tif 000034
【図１８】
0004080050.tif 000035
【図１９】
0004080050.tif 000036
【図２０】
0004080050.tif 000037
【図２１】
0004080050.tif 000038
【図２２】
0004080050.tif 000039
【図２３】
0004080050.tif 000040
【図２４】
0004080050.tif 000041
【図２５】
0004080050.tif 000042
【図２６】
0004080050.tif 000043
【図２７】
0004080050.tif 000044
【図２８】
0004080050.tif 000045
【図２９】
0004080050.tif 000046
【図３０】
0004080050.tif 000047
【図３１】
0004080050.tif 000048
【図３２】
0004080050.tif 000049
【図３３】
0004080050.tif 000050
【図３４】
0004080050.tif 000051
【図３５】
0004080050.tif 000052
【図３６】
0004080050.tif 000053
【図３７】
0004080050.tif 000054
【図３８】
0004080050.tif 000055
【図３９】
0004080050.tif 000056
【図４０】
0004080050.tif 000057
【図４１】
0004080050.tif 000058
【図４２】
0004080050.tif 000059
【図４３】
0004080050.tif 000060
【図４４】
0004080050.tif 000061
【図４５】
0004080050.tif 000062
【図４６】
0004080050.tif 000063
【図４７】
0004080050.tif 000064
【図４８】
0004080050.tif 000065
【図４９】
0004080050.tif 000066
【図５０】
0004080050.tif 000067
【図５１】
0004080050.tif 000068
【図５２】
0004080050.tif 000069
【図５３】
0004080050.tif 000070
【図５４】
0004080050.tif 000071
【図５５】
0004080050.tif 000072
【図５６】
0004080050.tif 000073
【図５７】
0004080050.tif 000074