(57)【特許請求の範囲】
【請求項１】
外部から入力される交流入力電圧を、その電圧レベルに応じた交流電流に変換する電圧・電流変換部と、
所定の制御電圧が印加されると前記電圧・電流変換部から入力された電流に対して減衰を生ずる一方、前記所定の制御電圧以外では、当該制御電圧に応じて前記電圧・電流変換部から入力された電流に対して増幅を行う電圧制御増幅部と、
前記電圧制御増幅部の出力電流を電圧信号に変換して出力する終段電流・電圧変換部と、
前記外部から入力される交流入力電圧を直流電流に変換する交流電圧・直流電流変換部と、
外部から入力される外部基準電流設定用電圧に応じて、第１の基準電流及び第２の基準電流を発生する基準電流発生部と、
前記交流電圧・直流電流変換部により得られた直流電流と、前記基準電流発生部で発生された第１の基準電流との差である第１の差電流を生成し、この第１の差電流と前記基準電流発生部で発生された第２の基準電流との差である第２の差電流を生成する差電流生成部と、
前記差電流生成部の第２の差電流に応じて差動的に増減する２つの制御電流を発生する制御電流発生部と、
前記制御電流発生部の２つの制御電流に応じて前記電圧制御増幅部に対する制御電圧を発生する利得制御電圧発生部と、
を具備してなることを特徴とするノイズリダクション機能を有する増幅回路。
【請求項２】
電圧制御増幅部は、２つのトランジスタを有してなる電圧制御増幅用第１の差動増幅器と、２つのトランジスタを有してなる電圧制御増幅部用第２の差動増幅器と、これら電圧制御増幅用第１及び第２の差動増幅器に、交流入力電圧に応じて差動的に動作電流を供給する動作電流供給回路と、能動負荷用第１のカレントミラー回路と、能動負荷用第２のカレントミラー回路とを具備してなり、
前記電圧制御増幅用第１の差動増幅器の２つのトランジスタの内、一方のトランジスタのコレクタは、電圧・電流変換部の出力段に接続されて電圧・電流変換部の出力電流が入力される一方、当該一方のトランジスタのコレクタは、能動負荷用第１のカレントミラー回路の出力段に接続され、前記電圧制御増幅用第１の差動増幅器の２つのトランジスタの内、他方のトランジスタのコレクタは、能動負荷用第２のカレントミラー回路の入力段に接続され、前記電圧制御増幅用第２の差動増幅器の２つのトランジスタの内、一方のトランジスタのコレクタは、前記能動負荷用第１のカレントミラー回路の入力段に接続され、他方のトランジスタのコレクタは、前記能動負荷用第２のカレントミラー回路の出力段に接続される一方、当該他方のトランジスタのコレクタは、終段電流・電圧変換部の入力段に接続され、
前記電圧制御増幅用第１の差動増幅器の２つのトランジスタの内、一方のトランジスタのベースと、前記電圧制御増幅用第２の差動増幅器の２つのトランジスタの内、一方のトランジスタのベースの接続点と、前記電圧制御増幅用第１の差動増幅器の２つのトランジスタの内、他方のトランジスタのベースと、前記電圧制御増幅用第２の差動増幅器の２つのトランジスタの内、他方のトランジスタのベースの接続点との間に、利得制御電圧発生部の出力電圧が印加されるように当該利得制御電圧発生部が接続され、
動作電流供給回路は、電圧・電流変換部の出力電流に応じて差動的に動作するよう２つのトランジスタを用いてなる動作電流供給用差動増幅器と、前記動作電流供給用差動増幅器を構成する一方のトランジスタの電流を伝達する動作電流供給用第１のカレントミラー回路と、前記動作電流供給用差動増幅器を構成する他方のトランジスタの電流を伝達する動作電流供給用第２のカレントミラー回路とを具備してなり、
前記動作電流供給用第１のカレントミラー回路の入力段は、前記動作電流供給用差動増幅器を構成する一方のトランジスタのコレクタに接続される一方、前記動作電流供給用第１のカレントミラー回路の出力段は、前記電圧制御増幅用第１の差動増幅器を構成する２つのトランジスタのエミッタに接続され、
前記動作電流供給用第２のカレントミラー回路の入力段は、前記動作電流供給用差動増幅器を構成する他方のトランジスタのコレクタに接続される一方、前記動作電流供給用第２のカレントミラー回路の出力段は、前記電圧制御増幅用第２の差動増幅器を構成する２つのトランジスタのエミッタに接続されてなることを特徴とする請求項１記載のノイズリダクション機能を有する増幅回路。
【請求項３】
差電流生成部は、差電流生成用第１のカレントミラー回路と、差電流生成用第２のカレントミラー回路と、差電流生成用第３のカレントミラー回路とを具備してなり、
前記差電流生成用第１のカレントミラー回路は、基準電流発生部で発生された第１の基準電流が前記差電流生成用第２のカレントミラー回路の入力段へ伝達されるよう設けられ、前記差電流生成用第２のカレントミラー回路は、交流電圧・直流電流変換部により得られた直流電流と、前記差電流生成用第１のカレントミラー回路を介して伝達された前記第１の基準電流との第１の差電流が流れ込み、当該第１の差電流が前記差電流生成用第３のカレントミラー回路へ伝達されるように設けられ、前記差電流生成用第３のカレントミラー回路は、基準電流発生部で発生された第２の基準電流と、前記差電流生成用第２のカレントミラー回路を介して伝達された第１の差電流との第２の差電流が流れ込み、当該第２の差電流が制御電流発生部へ伝達されるように設けられ、
制御電流発生部は、制御電流発生部用差動増幅器と、制御電流発生部用第１のカレントミラー回路と、制御電流発生部用第２のカレントミラー回路とを具備してなり、
制御電流発生部用差動増幅器は、第４の定電流源からの定電流の供給を受ける２つのトランジスタを用いてなり、それぞれのベースには、それぞれベース抵抗器を介して所定のバイアス電圧が印加されると共に、前記制御電流発生部用差動増幅器の一方のトランジスタのベースには、前記差電流生成用第３のカレントミラー回路の出力段が接続される一方、当該一方のトランジスタには、当該トランジスタの電流を利得制御電圧発生部へ伝達するため前記制御電流発生部用第１のカレントミラー回路が接続され、前記制御電流発生部用差動増幅器の他方のトランジスタには、当該トランジスタの電流を利得制御電圧発生部へ伝達するため前記制御電流発生部用第２のカレントミラー回路が接続され、
利得制御電圧発生部は、ベースが相互に接続された３つのトランジスタを有してなり、前記３つのトランジスタの内、第１のトランジスタのエミッタは基準電圧に接続される一方、相互に接続されたベースとコレクタは第３の定電流源に接続され、
前記利得制御電圧発生部の３つのトランジスタの内、第２のトランジスタのエミッタには、前記制御電流発生部用第１のカレントミラー回路の出力段と、電圧制御増幅用第１の差動増幅器の２つのトランジスタの内、一方のトランジスタのベースと、電圧制御増幅用第２の差動増幅器の２つのトランジスタの内、一方のトランジスタのベースとの接続点が接続され、
前記利得制御電圧発生部の３つのトランジスタの内、第３のトランジスタのエミッタには、前記制御電流発生部用第２のカレントミラー回路の出力段と、電圧制御増幅用第１の差動増幅器の２つのトランジスタの内、他方のトランジスタのベースと、電圧制御増幅用第２の差動増幅器の２つのトランジスタの内、他方のトランジスタのベースとの接続点が接続されてなることを特徴とする請求項２記載のノイズリダクション機能を有する増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低周波信号等の増幅回路に係り、特に、ノイズ等の不要な信号に対する減衰作用の向上を図ったものに関する。
【０００２】
【従来の技術】
増幅回路として従来から良く知られたものの一つとして、例えば、図４に示されたように、演算増幅器８５を用い、その非反転入力端子に抵抗Ｒ1を介して信号源８６からの入力信号が印加されるようにする一方、反転入力端子と演算増幅器  の出力端子との間に、帰還用の抵抗Ｒ2を接続して、いわゆる反転増幅回路を構成したものがある。
かかる増幅回路の電圧利得は、入力信号をＶin、出力信号をＶoutとすれば、次の式（１）により求められることは公知・周知のところである。
【０００３】
Ｖout＝−(Ｒ1／Ｒ2)×Ｖin・・・（式１）
【０００４】
また、この増幅回路から出力される雑音Ｖnoiseは、下記する式（２）によって求められる。
【０００５】
ave（Ｖnoise2）＝｜Ｒ2／Ｒ1｜2×ave（Ｖinnoise2）＋｜１＋Ｒ2／Ｒ1｜2×ave（ＶOP1noise2）＋４Ｋ・Ｔ（Ｒ22／Ｒ1）Δｆ＋４Ｋ・Ｔ・Ｒ・２Δｆ・・・（式２）
【０００６】
ここで、記述の便宜上、ave（Ｖnoise2）は、Ｖnoiseの自乗平均を、ave（Ｖinnoise2）は、Ｖinnoiseの自乗平均を、ave（ＶOP1noise2）は、ＶOP1noiseの自乗平均を、それぞれ表すものとする。そして、Ｖinnoiseは、信号源８６の出力雑音レベルであり、ＶOP1noiseは、演算増幅器８５で発生する雑音の入力換算雑音レベルであり、Ｋは、ボルツマン定数であり、Ｔは絶対温度であり、Ｒは、内部抵抗であり、Δｆは、演算増幅器８５の周波数帯域幅である。なお、Ｒ1，Ｒ2は、演算増幅器８５に接続された抵抗器の抵抗値である。
【０００７】
【発明が解決しようとする課題】
ところで、従来の増幅回路においては、不要な信号Ｖniが入力されると、その信号は、上述の式１で表された利得で増幅され、式２の出力雑音と重畳される結果、最終的に出力される雑音Ｖnoは、次の式３によって表されるレベルとなる。
【０００８】
ave（Ｖno2）＝｜Ｒ2／Ｒ1｜2×ave（Ｖni2）＋ave（Ｖnoise2）・・・（式３）
【０００９】
すなわち、従来回路においては、不要な信号まで増幅されて、結果的には回路全体の雑音レベルが上昇するという問題があった。
本発明は、上記実状に鑑みてなされたもので、不要な入力信号に対する増幅を抑圧することのできるノイズリダクション機能を有する増幅回路を提供するものである。
本発明の他の目的は、不要な信号のレベル及び雑音レベルを減衰させ、必要な信号のみを所定の利得で増幅することができ、Ｓ／Ｎ比の良好なノイズリダクション機能を有する増幅回路を提供することにある。
本発明の他の目的は、不要な信号として減衰させる入力信号のレベルを可変することのできるノイズリダクション機能を有する増幅回路を提供することにある。
【００１０】
【課題を解決するための手段】
請求項１記載の発明に係るノイズリダクション機能を有する増幅回路は、外部から入力される交流入力電圧を、その電圧レベルに応じた交流電流に変換する電圧・電流変換部と、所定の制御電圧が印加されると前記電圧・電流変換部から入力された電流に対して減衰を生ずる一方、前記所定の制御電圧以外では、当該制御電圧に応じて前記電圧・電流変換部から入力された電流に対して増幅を行う電圧制御増幅部と、前記電圧制御増幅部の出力電流を電圧信号に変換して出力する終段電流・電圧変換部と、前記外部から入力される交流入力電圧を直流電流に変換する交流電圧・直流電流変換部と、外部から入力される外部基準電流設定用電圧に応じて、第１の基準電流及び第２の基準電流を発生する基準電流発生部と、前記交流電圧・直流電流変換部により得られた直流電流と、前記基準電流発生部で発生された第１の基準電流との差である第１の差電流を生成し、この第１の差電流と前記基準電流発生部で発生された第２の基準電流との差である第２の差電流を生成する差電流生成部と、前記差電流生成部の第２の差電流に応じて差動的に増減する２つの制御電流を発生する制御電流発生部と、前記制御電流発生部の２つの制御電流に応じて前記電圧制御増幅部に対する制御電圧を発生する利得制御電圧発生部と、を具備してなるものである。
【００１１】
かかる構成においては、特に、利得制御電圧発生部からの制御電圧に応じて利得が変えられ、所定の制御電圧では、減衰量が大となるように構成された電圧制御増幅部を設ける一方、入力信号が所定レベル以下となる場合には、差電流生成部、制御電流生成部及び利得制御電圧発生部の作用により、電圧制御増幅部へ上述の所定の制御電圧が印加されるようにしたものである。かかる構成により、不要な信号、雑音レベルを減衰させる一方、必要な信号は増幅されることとなるものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図３を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、回路構成について説明すれば、この発明の実施の形態におけるノイズリダクション機能を有する増幅回路（以下「本回路」と言う）は、初段増幅部１００と、電圧・電流変換部１１０と、電圧制御増幅部１２０と、基準電流発生部１３０と、交流電圧・直流電流変換部１４０と、差電流生成部１５０と、制御電流発生部１６０と、利得制御電圧発生部１７０と、終段電流・電圧変換部１８０とに大別されてなるものである。
なお、本回路は、表示の都合上、図１と図２とに分けて示されているが、各々の図に示された回路は別個のものではなく、ノイズリダクション機能を有する増幅回路として一体のものであり、図１においていわゆる丸文字で示されたＡ，Ｂ，Ｃ，Ｄの各点と、図２において同じく丸文字で示されたＡ，Ｂ，Ｃ，Ｄの各点とがそれぞれ接続されるようになっている。
【００１３】
初段増幅部１００は、入力信号Ｖinを後段に伝達するに適したレベルまで増幅するためのもので、演算増幅器４７と、入力抵抗器（図１においては「Ｒ1」と表記）５１と、帰還抵抗器（図１においては「Ｒ2」と表記）５２とを用いていわゆる反転増幅回路が構成されたものとなっている。なお、演算増幅器４７の非反転入力端子は、アース又は所定の電圧に保持されるようになっている。
この初段増幅部１００の出力は、次述する電圧・電流変換部１１０及び後述する交流電圧・直流電流変換部１４０にそれぞれ入力されるものとなっている。
【００１４】
電圧・電流変換部１１０は、変換用抵抗器（図１においては「Ｒ3」）５３を用いてなり、先の初段増幅部１００と後述する電圧制御増幅部１２０との間に直列に挿入され、演算増幅器４７の出力電圧に応じた電流が電圧制御増幅部１２０の第７のトランジスタ７のコレクタに流入若しくは第１３のトランジスタ１３のコレクタから流出されるようになっている。
【００１５】
電圧制御増幅部１２０は、電圧・電流変換部１１０を介して入力された初段増幅部１００の出力を、後述する利得制御電圧発生部１７０からの制御電圧Ｖｃに応じた増幅度で増幅し、その増幅された信号を終段電流・電圧変換部１８０へ出力するようになっているものである。
この電圧制御増幅部１２０は、電圧制御増幅用第１の差動増幅器１２１と、電圧制御増幅用第２の差動増幅器１２２と、能動負荷用第１のカレントミラー回路１２３と、能動負荷用第２のカレントミラー回路１２４と、動作電流供給回路１２５とに大別されてなるものである。
電圧制御増幅用第１の差動増幅器１２１及び電圧制御増幅用第２の差動増幅器１２２は、基本的に同一の回路構成を有してなり、相互に差動的に動作するようになっているものである。
すなわち、電圧制御増幅用第１の差動増幅器１２１は、ｎｐｎ型の第７及び第８のトランジスタ（図１においては「Ｑ７」、「Ｑ８」と表記）７，８を主たる構成要素として構成されたものとなっている。第７及び第８のトランジスタ７，８は、エミッタ同士が後述する動作電流供給回路１２５のｎｐｎ型の第４のトランジスタ（図１においては「Ｑ４」と表記）４のコレクタに接続されており、その動作電流が定まるようになっている。
【００１６】
一方、電圧制御増幅用第２の差動増幅器１２２は、ｎｐｎ型の第９及び第１０のトランジスタ（図１においては「Ｑ９」、「Ｑ１０」と表記）９，１０を主たる構成要素として構成されたものとなっている。第９及び第１０のトランジスタ９，１０は、エミッタ同士が後述する動作電流供給回路１２５のｎｐｎ型の第６のトランジスタ（図１においては「Ｑ６」と表記）６のコレクタに接続されており、その動作電流が定まるようになっている。
そして、第７のトランジスタ７と第９のトランジスタ９は、ベースが共に、後述する利得制御電圧発生部１７０のｎｐｎ型の第１８のトランジスタ（図１においては「Ｑ１８」と表記）１８のエミッタに接続されている。
また、第８のトランジスタ８と第１０のトランジスタ１０は、ベースが共に、後述する利得制御電圧発生部１７０のｎｐｎ型の第１９のトランジスタ（図１においては「Ｑ１９」と表記）１９のエミッタに接続されている。
【００１７】
一方、第７のトランジスタ７のコレクタには、先の変換用抵抗器５３が接続されており、入力電流Ｉiが入力されるようになっている。
さらに、第７のトランジスタ７のコレクタと、第９のトランジスタ９のコレクタは、能動負荷用第１のカレントミラー回路１２３及びＮチャンネル型の第２のＭＯＳ ＦＥＴ（図１においては「Ｍ２」と表記）４５を介して相互に接続されている。
すなわち、まず、能動負荷用第１のカレントミラー回路１２３は、ｐｎｐ型の第１１乃至第１３のトランジスタ（図１においてはそれぞれ「Ｑ１１」、「Ｑ１２」、「Ｑ１３」と表記）１１〜１３を具備してなり、第１３のトランジスタ１３のコレクタと第７のトランジスタ７のコレクタとが、第１２のトランジスタ１２のコレクタと第２のＭＯＳ ＦＥＴ４５のドレインとが、それぞれ接続されている。そして、第２のＭＯＳ ＦＥＴ４５のソースと第９のトランジスタ９のコレクタとが接続されており、第９のトランジスタ９のコレクタ電流に対応した電流が、第１３のトランジスタ１３のコレクタ電流として流すことができるようになっている。なお、第１１のトランジスタ１１は、ベースとコレクタとが相互に接続されて、いわゆるダイオード接続状態とされており、また、第１１及び第１２のトランジスタ１１，１２のベースは相互に接続されている。さらに、第１１及び第１２のトランジスタ１１，１２のエミッタは共に、電源電圧Ｖccが印加されるようになっている。そして、第１３のトランジスタ１３は、エミッタが第１１のトランジスタ１１のコレクタに、ベースが第１２のトランジスタ１２のコレクタに、それぞれ接続されたものとなっている。
【００１８】
一方、第８のトランジスタ８のコレクタと、第１０のトランジスタ１０のコレクタは、能動負荷用第２のカレントミラー回路１２４及びＮチャンネル型の第３のＭＯＳ ＦＥＴ（図１においては「Ｍ３」と表記）４６を介して相互に接続されている。
すなわち、能動負荷用第２のカレントミラー回路１２４は、ｐｎｐ型の第１４乃至第１６のトランジスタ（図１においてはそれぞれ「Ｑ１４」、「Ｑ１５」、「Ｑ１６」と表記）１４〜１６を具備してなり、第１６のトランジスタ１６のコレクタと第１０のトランジスタ１０のコレクタとが、第１４のトランジスタ１４のコレクタと第３のＭＯＳ ＦＥＴ４６のドレインとが、それぞれ接続されている。そして、第３のＭＯＳ ＦＥＴ４６のソースと第８のトランジスタ８のコレクタとが接続されており、第８のトランジスタ８のコレクタ電流に対応した電流が、第１６のトランジスタ１６のコレクタ電流として流すことができるようになっている。なお、第１５のトランジスタ１５は、ベースとコレクタとが相互に接続されて、いわゆるダイオード接続状態とされており、また、第１４及び第１５のトランジスタ１４，１５のベースは相互に接続されている。さらに、第１４及び第１５のトランジスタ１４，１５のエミッタは共に、電源電圧Ｖccが印加されるようになっている。そして、第１６のトランジスタ１６は、エミッタが第１５のトランジスタ１５のコレクタに、ベースが第１４のトランジスタ１４のコレクタに、それぞれ接続されたものとなっている。
【００１９】
また、先の第２及び第３のＭＯＳ ＦＥＴ４５，４６は、ゲートが共に、Ｎチャンネルの第１のＭＯＳ ＦＥＴ（図１においては「Ｍ１」と表記）４４のゲートと接続されており、この第１のＭＯＳ ＦＥＴ４４は、ゲートとドレインとが接続されて、第２の定電流源７６に接続されており、定電流Ｉ2が供給されるようになっている。なお、第１のＭＯＳ ＦＥＴ４４のソースは、所定の基準電圧が印加されるようになっている。
【００２０】
動作電流供給回路１２５は、ｐｎｐ型の第１及び第２のトランジスタ（図１においてはそれぞれ「Ｑ１」」「Ｑ２」と表記）１，２からなる動作電流供給用差動増幅器１２６と、動作電流供給用第１及び第２のカレントミラー回路１２７，１２８とから構成されたものとなっている。
すなわち、第１及び第２のトランジスタ１，２は、エミッタ同士が接続されると共に、第１の定電流源７５に接続されて、定電流Ｉ1が供給されるようになっている。また、第１のトランジスタ１のベースは、所定の基準電圧が印加されるようになっている一方、第２のトランジスタ２のベースは、変換用抵抗器５３と第７のトランジスタ７のコレクタの接続点に接続されており、第１及び第２のトランジスタ１，２は、後述するように、入力信号の電圧レベルに応じた電流Ｉiに応じて、差動的に動作するようになっている。
【００２１】
第１のトランジスタ１のコレクタには、ｎｐｎ型の第３及び第４のトランジスタ（図１においてはそれぞれ「Ｑ３」、「Ｑ４」と表記）３，４からなる動作電流供給用第１のカレントミラー回路１２７に接続されており、第１のトランジスタ１のコレクタ電流に応じた電流が、先の電圧制御増幅用第１の差動増幅器１２１の第７及び第８のトランジスタ７，８のエミッタにコレクタが接続された第４のトランジスタ４に流されるようになっている。すなわち、第３のトランジスタ３のベースとコレクタとは、相互に接続されて、いわゆるダイオード接続状態とされており、また、コレクタは、第１のトランジスタ１のコレクタに、エミッタは、アースに接続されたものとなっている。そして、第３及び第４のトランジスタ３，４のベースが相互に接続されており、第４のトランジスタ４のエミッタは、アースに接続されたものとなっている。
【００２２】
一方、第２のトランジスタ２のコレクタには、ｎｐｎ型の第５及び第６のトランジスタ（図１においてはそれぞれ「Ｑ５」、「Ｑ６」と表記）５，６からなる動作電流供給用第２のカレントミラー回路１２８が接続されており、第２のトランジスタ２のコレクタ電流に応じた電流が、先の電圧制御増幅用第２の差動増幅器１２２の第９及び第１０のトランジスタ９，１０のエミッタにコレクタが接続された第６のトランジスタ６に流されるようになっている。すなわち、第５のトランジスタ５のベースとコレクタとは、相互に接続されて、いわゆるダイオード接続状態とされており、また、コレクタは、第２のトランジスタ２のコレクタに、エミッタは、アースにそれぞれ接続されたものとなっている。そして、第５及び第６のトランジスタ５，６のベースが相互に接続されており、第６のトランジスタ６のエミッタは、アースに接続されたものとなっている。
【００２３】
終段電流・電圧変換部１８０は、先の電圧制御増幅部１２０を構成する電圧制御増幅用第２の差動増幅器１２２の第１０のトランジスタ１０のコレクタから得られる電流Ｉoを電圧信号に変換して出力するためのもので、演算増幅器４８を中心にして構成されたものとなっている。すなわち、演算増幅器４８の反転入力端子は、第１０のトランジスタ１０のコレクタに接続される一方、非反転入力端子は、所定の基準電圧が印加されるようになっている。また、演算増幅器４８の反転入力端子と出力端子との間には、帰還用の第４の抵抗器（図１においては「Ｒ４」と表記）５４が接続されており、反転増幅がなされるようになっている。
【００２４】
基準電流発生部１３０は、外部から入力される外部基準電流設定用電圧ＶCONTに応じた基準電流を発生するためのもので、演算増幅器４９を中心にして構成された基準電流発生回路１３１と、基準電流伝達用カレントミラー回路１３２とから構成されたものとなっている。
基準電流発生回路１３１は、非反転入力端子にCONT入力端子８０を介して外部からの外部基準電流設定用電圧ＶCONTが印加されるようにされた演算増幅器４９を供え、この演算増幅器４９の出力端子は、ｎｐｎ型の第２０のトランジスタ（図２においては「Ｑ２０」と表記）２０のベースに接続されている。そして、第２０のトランジスタ２０のエミッタは、演算増幅器４９の反転入力端子へ接続されており、第２０のトランジスタ２０のベース・エミッタを介していわゆるフィードバックループが形成されて、演算増幅器４９は、いわゆるボルテージフォロアの動作が得られるようになっている。
さらに、第２０のトランジスタ２０のエミッタとアースとの間には、電流設定用抵抗器（図２においては「Ｒ５」と表記）５５が接続されており、第２０のトランジスタ２０を流れる基準電流の大きさがこの電流設定用抵抗器５５の大きさによって定まるようになっている（詳細は後述）。
【００２５】
基準電流伝達用カレントミラー回路１３２は、ｐｎｐ型の第２１乃至第２４のトランジスタ（図２においてはそれぞれ「Ｑ２１」、「Ｑ２２」、「Ｑ２３」、「Ｑ２４」と表記）２１〜２４を主たる構成要素としてなり、先の第２０のトランジスタ２０のコレクタ電流に対応した電流が、第２３及び第２４のトランジスタ２３，２４から、それぞれ出力されるようになっているものである。
すなわち、まず、第２２乃至第２４のトランジスタ２２〜２４のベースは、相互に接続されたものとなっている。
そして、第２２のトランジスタ２２は、エミッタに第７の抵抗器（図２においては「Ｒ７」と表記）５７を介して電源電圧Ｖccが印加されるようになっている一方、コレクタが第２０のトランジスタ２０のコレクタに接続されている。また、第２２のトランジスタ２２のベースには、第２１のトランジスタ２１のエミッタが接続され、第２１のトランジスタ２１のベースは、第２２のトランジスタ２２のコレクタに接続される一方、第２１のトランジスタ２１のコレクタは、アースに接続されている。
【００２６】
さらに、第２３のトランジスタ２３のエミッタは、第９の抵抗器（図２においては「Ｒ９」と表記）５９を介して、第２４のトランジスタ２４のエミッタは、第１１の抵抗器（図２においては「Ｒ１１」と表記）６１を介して、共に電源電圧Ｖccが印加されるようになっている。そして、第２３のトランジスタ２３のコレクタは、後述する差電流生成部１５０の第２９のトランジスタ（図２においては「Ｑ２９」と表記）２９のコレクタに、第２４のトランジスタ２４のコレクタは、第３３のトランジスタ（図２においては「Ｑ３３」と表記）３３のコレクタ及び第３５のトランジスタ（図２においては「Ｑ３５」と表記）３５のベースにそれぞれ接続されたものとなっている。
【００２７】
交流電圧・直流電流変換部１４０は、初段増幅部１００の出力電圧に応じた電流を出力するもので、その出力は、差電流生成部１５０へ入力されるようになっている。
この構成例における交流電圧・直流電流変換部１４０は、交流・直流電圧変換回路１４１と、電圧・電流変換回路１４２と、変換電流伝達用カレントミラー回路１４３とに大別されてなるものとなっている。
交流・直流電圧変換回路１４１は、初段増幅部１００により得られた交流電圧を、例えば、その平均値に等しい直流電圧に変換するもので、公知・周知の回路構成のものが好適である。
【００２８】
電圧・電流変換回路１４２は、演算増幅器５０と、ｎｐｎ型の第２５のトランジスタ（図２においては「Ｑ２５」と表記）２５とを主たる構成要素としてなるものである。すなわち、演算増幅器５０の非反転入力端子には、先の交流・直流電圧変換回路１４１の出力が印加されるようになっている。また、演算増幅器５０の反転入力端子には、第２５のトランジスタ２５のエミッタが、出力端子には、第２５のトランジスタ２５のベースが、それぞれ接続されて、いわゆるフィードバックループが形成されたものとなっている。
また、第２５のトランジスタ２５のエミッタとアースとの間には、第６の抵抗器（図２においては「Ｒ６」と表記）５６が接続されており、第２５のトランジスタ２５のコレクタ電流、すなわち、演算増幅器５０の出力電圧に応じた電流の大きさが、この第６の抵抗器５６によって設定されるようになっている。
そして、第２５のトランジスタ２５のコレクタは、変換電流伝達用カレントミラー回路１４３に接続されている。
【００２９】
すなわち、変換電流伝達用カレントミラー回路１４３は、電圧・電流変換回路１４２で得られた電流、すなわち、第２５のトランジスタ２５のコレクタ電流に対応した電流を、差電流生成部１５０へ流すためのものである。
この構成例においては、変換電流伝達用カレントミラー回路１４３は、ｐｎｐ型の第２６乃至第２８のトランジスタ（図２においてはそれぞれ「Ｑ２６」、「Ｑ２７」、「Ｑ２８」と表記）２６〜２８を主たる構成要素として構成されたものとなっている。
すなわち、まず、第２７のトランジスタ２７のエミッタは、第８の抵抗器（図２においては「Ｒ８」と表記）５８を介して、第２８のトランジスタ２８のエミッタは、第１０の抵抗器（図２においては「Ｒ１０」と表記）６０を介して、それぞれ電源電圧Ｖccが印加されるようになっている。
【００３０】
また、第２７及び第２８のトランジスタ２７，２８のベース同士は、相互に接続されていると共に、第２６のトランジスタ２６のエミッタが接続されている。さらに、第２７のトランジスタ２７のコレクタと第２６のトランジスタ２６のベースとが相互に接続されると共に、先の電圧・電流変換回路１４２の第２５のトランジスタ２５のコレクタに接続されている。
そして、第２６のトランジスタ２６のコレクタは、アースに接続される一方、第２８のトランジスタ２８のコレクタは、次述する差電流生成部１５０に接続されている。
【００３１】
差電流生成部１５０は、先の基準電流発生部１３０により得られた電流と、交流電圧・直流電流変換部１４０により得られた電流との差を生成して（詳細は後述）、後述する利得制御電圧発生部１７０へ、その差電流を入力するようになっているものである。
この構成例における差電流生成部１５０は、差電流生成用第１のカレントミラー回路１５１と、差電流生成用第２のカレントミラー回路１５２と、差電流生成用第３のカレントミラー回路１５３とに大別されて構成されたものとなっている。
差電流生成用第１のカレントミラー回路１５１は、ｎｐｎ型の第２９及び第３０のトランジスタ（図２においてはそれぞれ「Ｑ２９」、「Ｑ３０」と表記）２９，３０を有してなるもので、基準電流発生部１３０の第２３のトランジスタ２３のコレクタ電流に対応した電流を、第３０のトランジスタ３０から出力するようになっているものである。
すなわち、第２９のトランジスタ２９は、そのベースとコレクタとが接続されて、いわゆるダイオード接続状態とされると共に、そのベースは、第３０のトランジスタ３０のベースと接続される一方、コレクタは、第２３のトランジスタ２３のコレクタに、エミッタは、アースに、それぞれ接続されている。一方、第３０のトランジスタ３０のコレクタは、交流電圧・直流電流変換部１４０の第２８のトランジスタ２８のコレクタ及び差電流生成用第２のカレントミラー回路１５２の第３１のトランジスタ３１のコレクタに接続される一方、エミッタは、アースに接続されている。
【００３２】
差電流生成用第２のカレントミラー回路１５２は、ｎｐｎ型の第３１及び第３２のトランジスタ（図２においてはそれぞれ「Ｑ３１」、「Ｑ３２」と表記）３１，３２を有してなるもので、先の第２８のトランジスタ２８のコレクタ電流と、第３０のトランジスタ３０のコレクタ電流の差電流を、第３２のトランジスタ３２のコレクタ電流として出力するようになっているものである。
すなわち、第３１のトランジスタ３１は、そのベースとコレクタとが接続されて、いわゆるダイオード接続状態とされると共に、そのベースは、第３２のトランジスタ３２のベースと接続される一方、エミッタは、アースに接続されている。一方、第３２のトランジスタ３２のコレクタは、次述する差電流生成用第３のカレントミラー回路１５３の第３３のトランジスタ３３のコレクタに、エミッタは、アースに、それぞれ接続されたものとなっている。
【００３３】
差電流生成用第３のカレントミラー回路１５３は、ｎｐｎ型の第３３乃至第３５のトランジスタ（図２においてはそれぞれ「Ｑ３３」、「Ｑ３４」、「Ｑ３５」と表記）３３〜３５並びにｐｎｐ型の第３６及び第３７のトランジスタ（図２においてはそれぞれ「Ｑ３６」、「Ｑ３７」と表記）３６，３７からなるもので、第２４のトランジスタ２４のコレクタ電流と、第３２のトランジスタ３２のコレクタ電流の差電流を第３７のトランジスタ３７のコレクタ電流として、次述する制御電流発生部１６０へ出力するようになっているものである。
すなわち、第３３乃至第３５のトランジスタ３３〜３５により初段カレントミラー回路１５３ａが構成され、第３６及び第３７のトランジスタ３６，３７により後段カレントミラー回路１５３ｂが構成されたものとなっている。
まず、初段カレントミラー回路１５３ａにおいて、第３３のトランジスタ３３と第３４のトランジスタ３４のベース同士は接続されている。また、第３３のトランジスタ３３のコレクタには、第３５のトランジスタ３５のベースが、ベースには、第３５のトランジスタ３５のエミッタが、それぞれ接続されており、第３５のトランジスタ３５のコレクタには、電源電圧Ｖccが印加されるようになっている。
そして、第３３のトランジスタ３３のエミッタは、第１２の抵抗器（図２においては「Ｒ１２」と表記）６２を介して、第３４のトランジスタ３４のエミッタは、第１３の抵抗器（図２においては「Ｒ１３」と表記）６３を介して、それぞれアースに接続される一方、第３４のトランジスタ３４のコレクタは、第３６のトランジスタ３６のコレクタに接続されている。
【００３４】
後段カレントミラー回路１５３ｂにおいては、まず、第３６のトランジスタ３６は、ベースとコレクタとが接続されて、いわゆるダイオード接続状態とされると共に、そのベースは、第３７のトランジスタ３７のベースと接続されている。そして、第３６のトランジスタ３６のエミッタは、第１４の抵抗器（図２においては「Ｒ１４」と表記）６４を介して、第３７のトランジスタ３７のエミッタは、第１５の抵抗器（図２においては「Ｒ１５」と表記）６５を介して、共に電源電圧Ｖccが印加されるようになっており、さらに、第３７のトランジスタ３７のコレクタは、次述する制御電流発生部１６０の第３８のトランジスタ３８のベースに接続されている。
【００３５】
制御電流発生部１６０は、制御電流発生部用差動増幅器１６１と、制御電流発生部用第１及び第２のカレントミラー回路１６２，１６３とに大別されて構成されたものとなっており、先の差電流生成部１５０の出力電流に応じた電流を後述する利得制御電圧発生部１７０へ出力するようになっているものである（詳細は後述）。
制御電流発生部用差動増幅器１６１は、ｐｎｐ型の第３８及び第３９のトランジスタ（図１においてはそれぞれ「Ｑ３８」、「Ｑ３９」と表記）３８，３９を用いて、差動的に動作するように構成されてなるものである。
すなわち、第３８及び第３９のトランジスタ３８，３９は、エミッタ同士が接続されると共に、第４の定電流源７８に接続されており、定電流Ｉ4が供給されるようになっている。また、第３８のトランジスタ３８のベースには、ベース抵抗器としての第１６の抵抗器（図２においては「Ｒ１６」と表記）６６を介して、第３９のトランジスタ３９のベースには、ベース抵抗器としての第１７の抵抗器（図２においては「Ｒ１７」と表記）６７を介して、共に所定のバイアス電圧Ｖbが印加されるようになっている。
そして、第３８のトランジスタ３８のコレクタは、制御電流発生部用第１のカレントミラー回路１６２の第４１のトランジスタ（図２においては「Ｑ４１」と表記）４１のコレクタに、第３９のトランジスタ３９のコレクタは、制御電流発生部用第２のカレントミラー回路１６３の第４２のトランジスタ（図２においては「Ｑ４２」と表記）４２のコレクタに、それぞれ接続されたものとなっている。
【００３６】
制御電流発生部用第１のカレントミラー回路１６２は、ｎｐｎ型の第４０及び第４１のトランジスタ４０，４１により構成されてなるもので、先の制御電流発生部用差動増幅器１６１の第３８のトランジスタ３８のコレクタ電流に応じた電流を、第４０のトランジスタ４０に出力するようになっているものである。
すなわち、まず、第４１のトランジスタ４１は、ベースとコレクタとが相互に接続されて、いわゆるダイオード接続状態とされると共に、そのベースは、第４０のトランジスタ（図２においては「Ｑ４０」と表記）４０のベースと接続される一方、エミッタは、第１９の抵抗器（図２においては「Ｒ１９」と表記）６９を介してアースに接続されている。
そして、第４０のトランジスタ４０のエミッタが、第１８の抵抗器（図２においては「Ｒ１８」と表記）６８を介してアースに接続される一方、コレクタは、後述する利得制御電圧発生部１７０の第１８のトランジスタ１８のエミッタに接続されている。
【００３７】
一方、制御電流発生部用第２のカレントミラー回路１６３は、ｎｐｎ型の第４２及び第４３のトランジスタ４２，４３により構成されてなるもので、先の制御電流発生部用差動増幅器１６１の第３９のトランジスタ３９のコレクタ電流に応じた電流を、第４３のトランジスタ４３に出力するようになっているものである。
すなわち、まず、第４２のトランジスタ４２は、ベースとコレクタとが相互に接続されて、いわゆるダイオード接続状態とされると共に、そのベースは、第４３のトランジスタ（図１においては「Ｑ４３」と表記）４３のベースと接続される一方、エミッタは、第２０の抵抗器（図２においては「Ｒ２０」と表記）７０を介してアースに接続されている。
そして、第４３のトランジスタ４３のエミッタが、第２１の抵抗器（図２においては「Ｒ２１」と表記）７１を介してアースに接続される一方、コレクタは、後述する利得制御電圧発生部１７０の第１９のトランジスタ１９のエミッタに接続されている。
【００３８】
利得制御電圧発生部１７０は、先の電圧制御増幅部１２０のための制御電圧Ｖｃを発生するようになっているもので、ｎｐｎ型の第１７乃至第１９のトランジスタ（図１においてはそれぞれ「Ｑ１７」、「Ｑ１８」、「Ｑ１９」と表記）１７〜１９を用いてなるものである。
すなわち、第１７乃至第１９のトランジスタ１７〜１９は、ベースが共通に接続される一方、第１７のトランジスタ１７は、ベースとコレクタとが接続されて、いわゆるダイオード接続状態とされ、さらに、そのコレクタは、第３の定電流源７７が接続されて、定電流Ｉ3が供給されるようになっている。また、第１８及び第１９のトランジスタ１８，１９のコレクタには、共に電源電圧Ｖccが印加されるようになっている。そして、第１７のトランジスタ１７のエミッタには、所定の基準電圧が印加されるようになっている。
【００３９】
次に、上記構成における動作について説明することとする。
まず、信号源７９により初段増幅部１００に入力電圧が印加されると、初段増幅部１００により増幅出力された信号は、変換用抵抗器５３により電流信号Ｉiに変換されて電圧制御増幅部１２０の第７のトランジスタ７のコレクタに流れ込みコレクタ電流となる。電流Ｉiが正の場合（図１において実線矢印方向に流れる場合）、第２のトランジスタ２のベース電位は、第１のトランジスタ１のベース電位に比して高くなる。そのため、第２のトランジスタ２のコレクタ電流は減少し、それに伴い電圧制御増幅用第２の差動増幅器１２２の電流が減少する一方、第１のトランジスタ１のコレクタ電流は増加し、それに伴い電圧制御増幅用第１の差動増幅器１２１の電流が増加することとなる。
【００４０】
そのため、電圧制御増幅部１２０の出力電流Ioは、図１に実線矢印で示された方向に増加することとなる。すなわち、換言すれば、電圧制御増幅部１２０から終段電流・電圧変換部１８０へ流れ込む電流量が増加することとなる。
一方、電流Ｉiが、上述したのとは逆方向となる場合には、電圧制御増幅部１２０の動作も上述したのとは逆となる。すなわち、電圧制御増幅第１の差動増幅器１２１の電流が減少する一方、電圧制御増幅用第２の差動増幅器１２２の電流が増加し、そのため、電流Ｉoは、図１に示された実線矢印方向と反対方向に増加することとなる。
なお、入力信号の位相は、初段増幅部１００で反転され、電圧制御増幅部１２０及び終段電流・電圧変換部１８０でそれぞれ反転される結果、入力信号と終段電流・電圧変換部１８０の出力信号の位相は同位相となる。
【００４１】
ところで、初段増幅部１００で増幅された入力信号は、交流電圧・直流電流変換部１４０において直流電流に変換されるが、その電流Ｉc25と入力信号Ｖinの関係は、下記する式４により表わされる。
【００４２】
Ｉc25＝Ｖin・Ｋ／Ｒ6・・・（式４）
【００４３】
ここで、Ｋは、初段増幅部１００の演算増幅器４７及び交流電圧・直流電流変換部１４０による変換係数であり、Ｒ6は、第６の抵抗器５６の抵抗値である。また、CONT入力端子８０に外部から印加される外部基準電流設定用電圧ＶCONTと基準電流発生部１３０において電流設定用抵抗器５５に流れる基準電流Ｉrefとの間には、次の式５が成立する。
【００４４】
Ｉref＝ＶCONT／Ｒ5・・・（式５）
【００４５】
ここで、Ｒ5は、電流設定用抵抗器５５の抵抗値である。
これより、基準電流伝達用カレントミラー回路１３２の第２３及び第２４のトランジスタ２３，２４のそれぞれのコレクタ電流Ｉc23，Ｉc24（すなわち、換言すれば、第１の基準電流及び第２の基準電流）は、次の式６及び式７として表わされる。
【００４６】
Ｉc23＝（ＶCONT／Ｒ5）×Ｌ・・・（式６）
【００４７】
Ｉc24＝（ＶCONT／Ｒ5）×Ｍ・・・（式７）
【００４８】
ここで、第２２乃至第２４のトランジスタ２２〜２４により構成されるカレントミラー回路のいわゆるカレントミラーの電流比は、次のように設定されているものとする。
【００４９】
Ｉc23＝Ｉc22×Ｌ
【００５０】
Ｉc24＝Ｉc22×Ｍ
【００５１】
なお、ここでＩc22は、第２２のトランジスタ２２のコレクタ電流である。
そして、上述の第２３のトランジスタ２３のコレクタ電流Ｉc23は、差電流生成用第１のカレントミラー回路１５１を介して差電流生成用第２のカレントミラー回路１５２へ伝達されると共に、交流電圧・直流電流変換部１４０の出力電流である第２５のトランジスタ２５のコレクタ電流Ｉc25が、第２７及び第２８のトランジスタ２７，２８による変換電流伝達用カレントミラー回路１４３を介して差電流生成用第２のカレントミラー回路１５２へ伝達される。その結果、差電流生成用第２のカレントミラー回路１５２へは、この二つの電流Ｉc25，Ｉc23の差電流が流れ込み、第３２のトランジスタ３２のコレクタ電流Ｉc32として出力されることとなる。
したがって、電流Ｉc32は、先の式４及び式６を用いて次の式８のように表すことができる。
【００５２】
Ｉc32＝Ｖin・Ｋ／Ｒ6−（ＶCONT／Ｒ5）×Ｌ・・・（式８）
【００５３】
さらに、この電流Ｉc32と、基準電流伝達用カレントミラー回路１３２の第２４のトランジスタ２４のコレクタ電流Ｉc24との差電流が、差電流生成用第３のカレントミラー回路１５３の第３７のトランジスタ３７のコレクタ電流Ｉc37として出力される。
この電流Ｉc37は、上述の式７及び式８を用いて次の式９により表される。
【００５４】
Ｉc37＝（ＶCONT／Ｒ5）（Ｌ＋Ｍ）−Ｖin・Ｋ／Ｒ6・・・（式９）
【００５５】
ここで、差電流生成部１５０の出力電流である電流Ｉc37と入力信号Ｖinとの関係は次のようになっている。
すなわち、まず、Ｉc37≦０として式９をＶinについて解くと、次の式１０の如くとなる。
【００５６】
Ｖin≧Ｒ6（Ｌ＋Ｍ）ＶCONT／（Ｒ5×Ｋ）・・・（式１０）
【００５７】
これより、Ｖinが式１０を満たすレベルでは、電流Ｉc37は流れ出ず、制御電流発生部用差動増幅器１６１を構成する第３８及び第３９のトランジスタ３８，３９のベース電位は等しくなり、その結果、制御電流発生部用第１のカレントミラー回路１６２の出力電流である第４０のトランジスタ４０のコレクタ電流Ｉc40と、制御電流発生部用第２のカレントミラー回路１６３の出力電流である第４３のトランジスタ４３のコレクタ電流Ｉc43は等しくなる（Ｉc40＝Ｉc43）。そのため、利得制御電圧発生部１７０の第１８のトランジスタ１８のベース・エミッタ間電圧と、第１９のトランジスタ１９のベース・エミッタ間電圧は等しくなり、電圧制御増幅用第１の差動増幅器１２１を構成する第７及び第８のトランジスタ７，８のベース電位と、電圧制御増幅用第２の差動増幅器１２２を構成する第９及び第１０のトランジスタ９，１０のベース電位は、同電位となる。
【００５８】
ここで、第７及び第８のトランジスタ７，８のベース電位と、第９及び第１０のトランジスタ９，１０のベース電位との差は、制御電圧Ｖｃであり、先の電圧制御増幅用第１の差動増幅器１２１への入力電流Ｉiと、電圧制御増幅用第２の差動増幅器１２２の出力電流Ｉoとの関係は、次の式１１の如くとなる。
【００５９】
Ｉo＝Ｉi×exp(Ｖｃ／Ｖt)・・・（式１１）
【００６０】
ここで、Ｖtは、いわゆるサーマル電圧である。
上述のように第７及び第８のトランジスタ７，８のベース電位と、第９及び第１０のトランジスタ９，１０のベース電位とが等しい場合、Ｖｃ＝０であるため、式１１よりＩo＝Ｉiとなる。この場合、Ｒ1＝Ｒ2である場合には、本回路の入出力利得は、初段増幅部１００の利得で決定されることとなる。
一方、入力信号Ｖinが徐々に低下する場合を考える。
【００６１】
すなわち、Ｖin≦Ｒ6（Ｌ＋Ｍ）ＶCONT／（Ｒ5×Ｋ）・・・（式１２）
【００６２】
が成立すると、Ｉc37＞０となり、第３７のトランジスタ３７からの電流が第１６の抵抗器  に流れ込み電圧降下が生ずるため、Ｉc40が減少する一方、Ｉc43が増加することとなる。このため、制御電圧Ｖｃは、負の値になり、電圧制御増幅部１２０における電流利得（式１１参照）は、減少することとなる。なお、ここで、Ｉc37＝０となる際の入力電圧ＶinをＶinAと定義する。そして、さらにＶinが減少して、Ｉc32＜０となると、入力信号Ｖinについて、式８を基に、次の式１３で表される関係が成立する。
【００６３】
Ｖin≦Ｒ6・Ｌ・ＶCONT／Ｒ5・・・（式１３）
【００６４】
この式１３が成立する状態においては、Ｉc24のみが第３７のトランジスタ３７へ伝達されることとなる。すなわちＩc24が全てＩc37となる。この条件下においては、第３８のトランジスタ３８は非動作状態となり、第３９のトランジスタ３９が動作状態で、第４の定電流源７８の定電流Ｉ4が全て第３２のトランジスタ３２のコレクタ電流Ｉc43になるとすると、Ｉc43＝Ｉ4で、かつ、Ｉc40＝０となる。
なお、ここで、Ｉc32＝０となる際の入力電圧ＶinをＶinBと定義する。
【００６５】
そして、Ｉc40＝０であるため、第１８のトランジスタ１８のコレクタ電流は、第７及び第９のトランジスタ７，９のベース電流のみとなる。したがって、第１８のトランジスタ１８のベース・エミッタ間電圧Ｖbe18は、次の式１４で表される大きさとなる。
【００６６】
Ｖbe18＝Ｖt×ｌｎ（２Ｉb／Ｉs）・・・（式１４）
【００６７】
ここで、Ｖtは、いわゆるサーマル電圧であり、Ｉbは、第７及び第９のトランジスタ７，９のベース電流である。また、Ｉsは、トランジスタのｐｎ接合部分における逆方向飽和電流である。なお、ｌｎは、自然対数である。
一方、第１９のトランジスタ１９のベース・エミッタ間電圧Ｖbe19は、Ｉ4＞Ｉbであるとして、Ｉbを無視できるとすると次の式１５で表される。ここでのＩbは、第８及び第１０のトランジスタ８，１０のベース電流である。
【００６８】
Ｖbe19＝Ｖt×ｌｎ（Ｉ4／Ｉs）・・・（式１５）
【００６９】
式１４及び式１５を用いて制御電圧Ｖｃを表せば、次の式１６の如くとなる。
【００７０】
Ｖｃ＝Ｖbe18−Ｖbe19＝Ｖt×ｌｎ（２・Ｉb／Ｉ4）・・・（式１６）
【００７１】
そして、電圧制御増幅部１２０における電流利得の減衰量ＡＴＴは、次の式１７のように表される。
【００７２】
ＡＴＴ＝２・Ｉb／Ｉ4・・・（式１７）
【００７３】
ここで、第７及び第９のトランジスタ７，９の電流増幅率をｈfeとすると、式１７は、次の式１８のように書き表される。
【００７４】
ＡＴＴ＝Ｉ1／（２・Ｉ4×ｈfe）・・・（式１８）
【００７５】
ここで、Ｉ1は、第１の定電流源７５の定電流である。
結局、上述した構成、動作を有してなるノイズリダクション機能を有する増幅回路の入出力特性は、図３に示されたようなものとなる。すなわち、入力信号Ｖinのレベルが零から所定値ＶinBまで、すなわち、先に定義したように、入力信号Ｖinのレベルが零からＩc32＝０となるレベルまでは、出力レベルは、入力レベルの増大に関わらず所定値Ｖnoiseに保持される（図３参照）。
そして、入力信号のレベルがＶinBを越えると、入力信号のレベルの増大と共に出力レベルも増大するようになる。なお、入力信号のレベルがＶinA（ＶinB＜ＶinA）の点を境として、その前後において、増幅度が変化している。すなわち、入力信号のレベルがＶinAより小となる領域では、入力信号のレベルがそれ以降の領域に比して増幅度が若干小さくなっている（図３参照）。
【００７６】
次に、不要な入力信号がどの程度減衰されるかについて説明する。
まず、不要な入力信号Ｖniがあった場合、先の式１８で減衰するとして、その際の終段電流・電圧変換部１８０から得られる出力電圧Ｖoutは、変換用抵抗器５３の抵抗値Ｒ3＝第４の抵抗器５４の抵抗値Ｒ4であるとの条件の下、次の式１９のようになる。
【００７７】
Ｖout＝Ｒ2×Ｉ1×Ｖni／（Ｒ1×２・Ｉ4×ｈfe）・・・（式１９）
【００７８】
一方、図１及び図２に示された回路構成における出力雑音Ｖnoiseは、次の式２０のように表される。
【００７９】
ave（Ｖnoise2）＝｛ave（Ｖinnoise2）×｜Ｒ2／Ｒ1｜2＋ave（ＶOP1noise2）×｜１＋Ｒ2／Ｒ1｜2＋４Ｋ・Ｔ（Ｒ22／Ｒ1）Δｆ＋４Ｋ・Ｔ・Ｒ・２Δｆ＋ave（ＶOP3noise2）×｜Ｒ4／Ｒ3｜2＋４Ｋ・Ｔ（Ｒ42／Ｒ3）Δｆ｝ＡＴＴ2＋４Ｋ・Ｔ・Ｒ・４Δｆ＋ave（ＶOP2noise2）・・・（式２０）
【００８０】
ここで、ＶOP1noiseは、初段増幅部１００の演算増幅器４７の入力換算雑音、ＶOP2noiseは、終段電流・電圧変換部１８０の演算増幅器４８の入力換算雑音、ＶOP3noiseは、第１及び第２のトランジスタ１，２により構成された電圧制御増幅用第１の差動増幅器１２１における入力換算雑音、ＡＴＴは、先の式１８により定義された減衰量である。また、ここで、記述の便宜上、ave（Ｖnoise2）は、Ｖnoiseの自乗平均を、ave（Ｖinnoise2）は、Ｖinnoiseの自乗平均を、ave（ＶOP1noise2）は、ＶOP1noiseの自乗平均を、ave（ＶOP2noise2）は、ＶOP2noiseの自乗平均を、ave（ＶOP3noise2）は、ＶOP3noiseの自乗平均を、それぞれ表すものとする。
仮に、減衰量ＡＴＴが十分大きいとすると、式２０は、次の式２１のように近似することができる。
【００８１】
ave（Ｖnoise2）＝４Ｋ・Ｔ・Ｒ・４Δｆ＋ave（ＶOP1noise2）・・・（式２１）
【００８２】
不要雑音Ｖnoは、式１９と式２１とから、次の式２２の如くとなる。
【００８３】
ave（Ｖno2）＝｜Ｒ2／Ｒ1｜2×｛Ｉ1／（２・Ｉ4×ｈfe）｝2×ave（Ｖni2）＋ave（Ｖnoise2）・・・（式２２）
【００８４】
ここで、具体的な数値例を挙げてみると、例えば、Ｉ1＝Ｉ4、ｈfe＝１００とした場合、式２２に対応する従来回路における不要雑音を表す式３と、第１項について比較してみると、式２２の場合、式３の１／４００００になる。また、第２項については、先の式２で表される従来の大きさに対して、本発明の実施の形態では、先の式２０で表されるように減衰量ＡＴＴが寄与するものとなっていることから本発明の実施の形態におけるもののほうが小さいということができる。このように、本発明の実施の形態におけるノイズリダクション機能を有する増幅回路においては、不要な入力信号が減衰されると共に、雑音レベル自体が減衰され、必要な信号のみが所定の利得で増幅され、いわゆるシステム全体のＳ／Ｎが向上されることとなるものである。
また、式１０及び式１３で表されたように、外部基準電流設定用電圧ＶCONTの大きさを変えることにより、入力信号を不要な信号として低利得状態とする際の、その入力信号のレベルを所望のレベルに設定することが可能となっている。
【００８５】
【発明の効果】
以上、述べたように、本発明によれば、入力信号が所定のレベル以下では、大きな減衰が得られ、所定レベル以上の入力信号に対しては所定増幅度で増幅されるような構成とすることにより、不要な信号や雑音が不必要に増幅出力されるようなことがなくなり、Ｓ／Ｎ比の良好な増幅信号を得ることができる。
また、外部基準電流設定用電圧に応じて、基準電流の大きさが設定できるようにしたので、大きな減衰を与えるべき入力信号のレベルを所望により変えることができ、フレキシビリティのある増幅回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるノイズリダクション機能を有する増幅回路の回路構成例の一部を示す回路図である。
【図２】図１に示された回路構成例に接続される残りの回路部分を示す回路図である。
【図３】入出力特性の一試験例を示す特性線図である。
【図４】従来の回路構成例を示す回路図である。
【符号の説明】
１００…初段増幅部
１１０…電圧・電流変換部
１２０…電圧制御増幅部
１３０…基準電流発生部
１４０…交流電圧・直流電流変換部
１５０…差電流生成部
１６０…制御電流発生部
１７０…利得制御電圧発生部
１８０…終段電流・電圧変換部
【図１】
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【図２】
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【図３】
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【図４】
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