(57)【特許請求の範囲】
【請求項１】
アナログ入力信号を受信するシステム入力と、ディジタル出力信号を供給するシステム出力と、前記システム入力と前記システム出力との間の信号処理パスとを含む信号処理システムであって、
前記信号処理パスは、前記システム入力に結合され前記アナログ信号を処理するアナログ信号処理手段と、アナログ・ディジタル変換器入力及びアナログ・ディジタル変換出力を有するアナログ・ディジタル変換器とを含み、
前記アナログ・ディジタル変換器入力は、前記アナログ信号処理手段に接続され、処理されたアナログ信号を受信し、
前記アナログ・ディジタル変換器出力は、前記処理されたアナログ信号を表すディジタル出力信号を発生し、前記システム出力に接続され、
前記信号処理システムは、前記アナログ処理手段によって前記処理されたアナログ信号中に発生されるオフセットレベルを減少させる補償手段を有し、
前記補償手段は、前記システム入力に接続され、前記システム入力の前記アナログ信号のレベルを一時的に固定する第１の手段を有する信号処理システムにおいて、
前記補償手段は、さらに、
前記アナログ・ディジタル変換器出力に接続されると共に前記固定されたレベルと関連した出力信号を記憶するレジスタを有する第２の手段と、
前記第２の手段及び前記信号処理パスに接続され、前記レベルを解放した後に前記レジスタに記憶された前記出力信号の制御下で前記信号処理に影響を与える第３の手段と、を含み、前記第３の手段は、
前記レジスタに接続されたディジタル・アナログ変換器入力及び前記記憶された出力信号の制御下でオフセット補正信号を供給するディジタル・アナログ変換器出力を有するディジタル・アナログ変換器と、
前記ディジタル・アナログ変換器出力に接続され前記オフセット補正信号を受信する第１の入力、増幅器に接続され前記処理されたアナログ信号を受信する第２の入力、及び、前記アナログ・ディジタル変換器入力に結合され前記補正信号の制御下で修正された前記処理されたアナログ信号を供給する回路出力を有する修正回路と、前記信号処理パス内に前記修正回路の前記２の入力に接続された増幅器出力を有する増幅器と、を含み、前記増幅器は前記１の手段によって選択可能な第１及び第２の利得設定値を有する、
信号処理システム。
【請求項２】
前記第３の手段は前記ディジタル・アナログ変換器と前記修正回路の前記第１の入力との間に第２の増幅器を有する、請求項１に記載の信号処理システム。
【請求項３】
前記アナログ・ディジタル変換器は抵抗のラダー回路を有するフラッシュ型アナログ・ディジタル変換器（ＦＡＤＣ）を有し、
前記ディジタル・アナログ変換器は、複数のスイッチのアレイ及び制御ロジックを有し、
各スイッチは相互接続された前記抵抗の各ペアの各ノードと前記修正回路の前記第１の入力との間に接続され、
前記制御ロジックは前記レジスタと前記複数のスイッチのアレイとの間に接続され、前記レジスタに記憶された前記出力信号に依存して前記スイッチを選択的に制御する、請求項１に記載の信号処理システム。
【請求項４】
前記修正回路は更なる補正信号を受信する別の入力を有し、
前記第２の手段は、相互接続された前記抵抗の各ペアの各ノードと前記別の入力との間に結合された更なる複数のスイッチの別のアレイを有し、
前記制御ロジックは、前記レジスタと前記別のアレイとの間に接続され、前記レジスタに記憶された前記出力信号の制御下で前記更なるスイッチを選択的に制御する、請求項３に記載の信号処理システム。
【請求項５】
前記第３の手段は前記システム出力と前記アナログ・ディジタル変換器出力との間で前記信号処理パスに接続されている、請求項１に記載のシステム。
【請求項６】
前記アナログ・ディジタル変換器は縦続された構造であり、
前記構造は、
前記レジスタ内のディジタルワードを表すアナログ残留信号に出力を供給し、抵抗のラダーを有し、ディジタル出力信号を供給するディジタル出力及びアナログ出力信号を供給するアナログ出力を有するフラッシュ型のＦＡＤＣ変換器を有する第１の段と、
第２のＦＡＤＣを有する第２の段と、を有し、
前記構造は、前記アナログ入力信号から前記アナログ残留信号を減算する減算器を更に有し、結果のアナログ信号が前記第２の段に供給される、請求項３に記載の信号処理システム。
【請求項７】
アナログ入力信号を入力で受信し、前記アナログ入力信号を処理し、前記処理されたアナログ入力信号をディジタル出力信号に変換するステップを有する信号処理方法において、
前記入力における前記アナログ入力信号のレベルを一時的に固定するステップと、
前記固定されたレベルと関連した前記ディジタル出力信号を記憶するステップと、
前記レベルを解放するステップと、
前記レベルを解放した後、前記記憶された出力信号の制御下で信号処理に影響を与えるステップであって、前記記憶されたディジタル出力信号に基づいてアナログ補正信号を生成するサブステップと、前記補正信号の制御下で前記アナログ入力信号の処理を修正するサブステップと、を含むステップと、
前記レベルが固定されたとき、第１の係数で前記処理されたアナログ入力信号を増幅するサブステップと、前記レベルが解放されたとき、前記第１の係数とは異なる２の係数により前記処理されたアナログ信号を増幅するサブステップと、を含む増幅ステップと、
を備えることを特徴とする信号処理方法。
【請求項８】
前記変換するステップは、抵抗ラダーを含むフラッシュ型アナログ・ディジタル変換器を使用するサブステップを有し、
前記アナログ補正信号を生成するサブステップは前記記憶されたディジタル出力信号の制御下で前記抵抗ラダーに選択的にタップするサブステップを含む、請求項７に記載の信号処理方法。
【発明の詳細な説明】
本発明は、アナログ入力信号を受信するシステム入力と、ディジタル出力信号を供給するシステム出力と、上記システム入力と上記システム出力との間の信号処理パスとを含む信号処理システムに関する。上記処理パスは、上記システム入力に接続されアナログ信号を処理するアナログ信号処理手段と、ＡＤ変換器入力及びＡＤ変換器出力を有するＡＤ変換器とを含む。ＡＤ変換器入力は、上記アナログ信号処理手段に接続され、処理されたアナログ信号を受信する。ＡＤ変換器出力は、上記処理されたアナログ信号を表すディジタル出力信号を発生し、上記システム出力に接続される。また、信号処理システムは、上記アナログ処理手段によって上記処理されたアナログ信号中に発生されるオフセットレベルを減少させる補償手段を有する。
本発明は信号を処理する方法に関する。
本発明は、非排他的ではあるが、特にワイヤレス受信器に関する。
上記のシステムの一例は、ワイヤレス無線周波（ＲＦ）通信受信器である。かかる受信器は、非常に広いダイナミックレンジの信号を処理する必要がある。このダイナミックレンジは、クリッピングによって生ずるノイズ及び信号歪みにかかわる問題を生ずることなく、処理することができる信号レベルのレンジである。この処理は、常に、信号パスに高い振幅のレベルを伴う。このため、ＲＦ受信器の完全に集積化された実装に向けた主要な技術的課題が提起される。典型的に、デバイスの不適合によって誘起されるオフセットレベルは、受信された信号振幅を遙かに上回る可能性がある。
受信器段は、受信器がモノリシック形に集積化されているとき、典型的にＤＣ結合されている。制御されていないＤＣオフセットと関連した問題点として、ＡＤ変換器のダイナミックレンジは、全くオフセット補償されていないＡＤ変換器のダイナミックレンジよりも非常に高くしなければならない点がある。また、オフセットは、全体的に歪んだ信号と、高いビット誤り率とを生じる。このため、受信器パスにある種の形式のＤＣオフセット補償が要求される。
オフセット効果を補償するため使用される最も一般的な技術は、製造環境においてオフセットをトリミングすることである。これには幾つかの欠点がある。第１に、トリミングの工程は費用が嵩む傾向にある。第２に、パッケージング後にチップに加えられる応力は、オフセットレベルを移す傾向がある。このため、屡々、製造者はパッケージング後にオフセットをトリミングする。また、最も重大なテストはＤＣオフセットが除去された後に行う必要があることから、更に複雑な問題が生じる。
本発明の目的は、従来技術で得られるオフセット補償技術よりも魅力的なオフセット補償技術を提供することである。
このため、本発明は、アナログ入力信号を受信するシステム入力と、ディジタル出力信号を供給するシステム出力と、上記システム入力と上記システム出力との間の信号処理パスとを含む信号処理システムを提供する。上記処理パスは、上記システム入力に接続されアナログ信号を処理するアナログ信号処理手段と、ＡＤ変換器入力及びＡＤ変換器出力を有するＡＤ変換器とを含む。ＡＤ変換器入力は、上記アナログ信号処理手段に接続され、処理されたアナログ信号を受信する。ＡＤ変換器出力は、上記処理されたアナログ信号を表すディジタル出力信号を発生し、上記システム出力に接続される。また、信号処理システムは、上記アナログ処理手段によって上記処理されたエナログ信号中に発生されるオフセットレベルを減少させる補償手段を有する。補償手段は、システム入力に接続され上記システム入力のアナログ信号のレベルを一時的に固定する第１の手段と、ＡＤ変換器出力に接続され上記固定されたレベルと関連した出力信号を記憶する第２の手段とを含む。上記第２の手段及び上記信号処理パスに接続され、上記記憶された出力信号の制御下で、上記レベルを解放した後に上記信号処理に影響を与える第３の手段が設けられる。
本発明は、既存のＡＤ変換器が上記アナログパスによって誘起されたオフセットを表すディジタル形式の出力信号を供給するため使用され得るとの考えに基づいている。この信号は、次に、動作的な使用中に望ましくないオフセット効果を低減すべく処理を制御するため使用される。本発明による自動オフセット打ち消し技術は、幾つかの方式で製造コストに影響を与える。第１に、工場におけるトリミングの必要性が除去される。第２に、本発明は、製造者が殆どの重要なテストをウェーハレベルで行い、パッケージングの前により多くの不良品を認定できるようにする。これにより、著しいコストの節約が達成される。
本発明によるシステムの好ましい一実施例は、以下の点を特徴とする。上記第２の手段は、上記固定されたレベルと関連した出力信号を記憶するレジスタを有する。上記第３の手段はディジタル・アナログ変換器（ＤＡ変換器）を有し、ＤＡ変換器は、上記レジスタに接続されたＤＡ変換器入力と、上記記憶された出力信号の制御下でアナログ補正信号を供給するＤＡ変換器出力とを有する。上記第３の手段は修正回路を更に有する。上記修正回路は、ＤＡ変換器出力に接続され上記補正信号を受信する第１の入力と、上記アナログ信号処理手段に接続され上記処理されたアナログ信号を受信する第２の入力と、上記ＡＤ変換器入力に接続され、上記補正信号の制御下で修正された上記処理されたアナログ信号を供給する回路出力とを有する。上記ＡＤ変換器は、抵抗のラダー回路を有するフラッシュ型アナログ・ディジタル変換器（ＦＡＤ変換器）を有する。ＤＡ変換器は、多数のスイッチのアレイと制御ロジックとを有し、各スイッチは、相互接続された抵抗の各ペアの各ノードと、上記修正回路の上記第１の入力との間に接続され、上記制御ロジックは、上記レジスタと上記多数のスイッチのアレイとの間に接続され、上記レジスタに記憶された上記出力信号の制御下で上記スイッチを選択的に制御する。
上記好ましい一実施例において、ＦＡＤ変換器の抵抗ラダー回路はＤＡ変換器の一部として使用される。
また、本発明は信号処理の方法に関する。本発明の方法は、アナログ入力信号を入力で受信し、上記アナログ入力信号を処理し、上記処理されたアナログ入力信号をディジタル出力信号に変換する段階を含む。上記方法は、上記入力の上記アナログ入力信号のレベルを一時的に固定し、上記固定されたレベルと関連した上記ディジタル出力信号を記憶する段階を更に有する。上記レベルを解放した後、上記処理は上記記憶された出力信号の制御下で影響を受ける。好ましくは、アナログ・ディジタル変換は、抵抗のラダー回路を有するフラッシュ型ＡＤ変換器を用いて行われ、上記の処理に対する影響は、多数のスイッチの選択的制御を用いてアナログ補正信号を発生させ、各スイッチは、相互接続された抵抗の各ペアの各ノードと、上記記憶された出力信号の制御下のアナログ出力との間に接続される。
以下、一例として添付図面を参照して、本発明の詳細な説明を行う。図面中、
図１は、本発明によるシステムのブロック図であり、
図２は、従来のワイヤレス受信器のブロック図であり、
図３は、本発明によるワイヤレス受信器のブロック図であり、
図４及び５は、本発明の受信器の動作を説明するためのブロック図であり、
図６は、公知のＣＤＭＡ受信器のブロック図であり、
図７乃至１０は、本発明によるＣＤＭＡ受信器の種々の実施例の構成図であり、
図１１は、本発明による別のタイプのシステムのブロック図であり、
図１２及び１３は、本発明の更なる局面を説明するための縦続形ＡＤ変換器の構成図である。
全ての図面を通じて、同じ参照番号は類似若しくは対応した性状を示す。
システムブロック図
図１は、本発明による信号処理システム１００のブロック図である。システム１００は、アナログ入力信号を受信するシステム入力１０２と、ディジタル出力信号を供給するシステム出力１０４とを有する。システム１００は、システム入力１０２とシステム出力１０４との間に信号処理パス１０６を有する。信号処理パス１０６は、システム入力１０２に接続されアナログ信号を処理するアナログ信号処理手段１０８を有する。パス１０６は、アナログ・ディジタル変換器（ＡＤＣ）１００を更に有する。ＡＤ変換器入力は、アナログ信号処理手段１０８に接続され、処理されたアナログ信号を受ける。ＡＤ変換器出力は、処理されたアナログ信号を表すディジタル出力信号を供給し、例えば、別のディジタル信号処理手段１１２を介してシステム出力１０４に接続される。システム１００は、アナログ信号処理手段１０８によって上記処理されたアナログ信号中に誘起されたオフセットレベルを低減する補償手段１１４を有する。補償手段１１４は、システム入力１０２に接続された、システム入力のアナログ信号のレベルを一時的に固定する第１の手段１２２を含む。補償手段１１４は、ＡＤ変換器出力に接続された、上記固定されたレベルと関連した出力信号を記憶する第２の手段１１８を更に有する。この出力信号は、アナログ処理パス１０８中のアナログ信号によって誘起されたオフセットを表現する。補償手段１１４は、第２の手段１１８及び信号処理パス１０６に接続された、上記オフセットの望ましくない影響を低減するため、記憶手段１１８に記憶された出力信号の制御下で上記レベルの解放後に信号処理に影響を与える第３の手段１２０を更に有する。
信号処理パス１０６に対する影響は、例えば、アナログ処理部１０８若しくはディジタル処理部１１２、又は、それらの両方で行われる。
入力１０２のレベルを一時的に固定することは、一定の時間に行ってもよく、或いは、入力１０２に受信されたアナログ信号自体の制御下で行ってもよい。アナログ信号自体の制御に基づく場合、アナログ信号は、例えば、先行部（precursor）、即ち、アナログ処理部１０８によって処理されるべき先行情報内容を含む。先行部は所定の時間期間に亘り存在する。先行部はコントローラ１２２によって検出され、コントローラ１２２は、オフセットを測定するため第２の手段１１８を作動させ、第３の手段がシステムの動作的な使用中に処理パスに影響を与えることを許可する。或いは、例えば、ワイヤレス受信器の場合に、オフセット測定は、システムの停止モード（受信器のオフ状態）、アイドルモード（受信器がオンされた待機状態）、受信モード（例えば、数ビットが失われることを許容する誤り訂正サイクルを含む信号受信中）、或いは、これらのモード間で状態が変化する間に行ってもよい。
従来のシステム
図２は信号処理システム２００のブロック図である。本例の場合、システム２００はワイヤレス受信器を含む。システム２００は、ＲＦ入力信号を受信するアンテナ２０２を有する。アンテナ２０２は、受信されたＲＦ信号を増幅する増幅器２０４の入力に接続される。したがって、アークテクチャに依存して、ＲＦ信号は、そのままベースバンドにダウンコンバートされるか、若しくは、最初に変換器段２０６で中間周波（ＩＦ）にミックスダウンされ、次に、ミキサ段２０８でベースバンドに変換される。典型的に、最終的なダウンコンバージョンは、同相成分及び直交成分の分離を含む。システム２００は、ベースバンド受信パス２１０及び２１２を含む。ベースバンド受信パス２１０は、隣り合う周波数チャネルを抑圧するためローパスフィルタ２１４を含む。パス２１０は、増幅器２１６及びアナログ・ディジタル変換器（ＡＤ変換器）２１８を含む。ＡＤ変換器２１８は、アンテナ２０２で受信されたアナログ信号のディジタル表現を更なる処理のためディジタルシグナルプロセッサ（ＤＳＰ）２２０に供給する。パス２１２は類似した構造を有する。典型的に、最新のワイヤレストランシーバの場合、受信パス増幅の大部分は、信号がベースバンドにミックスダウンされた後に行われる。したがって、オフセット打ち消しは、受信器のベースバンド部のために必要とされる。
本発明のシステム
図３は本発明によるシステム３００のブロック図である。システム３００のパス２１０は、レジスタ３０２、ＤＡ変換器３０４、出力信号を発生する回路３０６に接続され、本例の場合、出力信号は入力側で受信された信号の線形結合である。レジスタ３０２はＡＤ変換器２１８の出力に接続される。ＤＡ変換器３０４は、レジスタ３０２の出力と回路３０６の第１の入力との間に接続される。ＤＡ変換器３０４は、オフセット補正信号を供給する。回路３０６は、増幅器２１６の出力に接続された第２の入力と、ＡＤ変換器２１８の入力に接続された出力とを有する。パス２１２は類似した構造を有する。その動作は図４乃至５を参照して説明する。
動作説明用ブロック図
図４及び５は、本発明による補償方法の動作を説明するシステム３００のブロック図である。
図４を参照するに、受信器３００は各信号処理セッションの始めにオフセット打ち消しサイクルを通る。打ち消しプロセスは、増幅器２０４若しくはミキサ２０８の入力４０２が短絡されることから開始される。ＡＤ変換器２１８とレジスタ３０２の間の第１のスイッチ４０４はクローズされ、回路３０６の第１の入力４０６のオフセット補正信号は、第２のスイッチ４０８の適切な位置によって零に設定される。その結果として、ＡＤ変換器２１８の入力側で受信された信号だけが、受信パス全体のオフセットである。ＡＤ変換器２１８は、このオフセットのディジタル化表現である出力信号を発生する。ディジタル出力信号はレジスタ３０２に記憶される。
図５を参照するに、ＡＤ変換器２１８によって測定されるようなオフセットのディジタル表現は、アナログオフセット補正信号を生成するＤＡ変換器３０４に供給される。第１のスイッチ４０４はオープンされ、第２のスイッチ４０８はＤＡ変換器３０４と第１の入力４０６を相互接続する。補正信号は、信号処理セッション中に、増幅器２１６から回路３０６に供給される受信、増幅、混合、フィルタリング、並びに、ダウンコンバートされた信号と結合される。オフセット補正信号はこのセッションの残りの期間を通じて一定のまま保持される。
ＤＡ変換器３０４の出力は、Ａ／Ｄ変換及びＤ／Ａ変換によって制限された精度で受信パスオフセットと一致する。
公知のＣＤＭＡ受信器
図６は、典型的なＣＤＭＡ受信器６００の部分ブロック図であり、単一の受信チャネルの一部が示されている。ＣＤＭＡ通信技術の一つの利点は、Ａ／Ｄ変換のために必要なビット数が比較的少ないことである。Ａ／Ｄ変換の４乃至５ビットの分解能は、大部分のＣＤＭＡ受信器の実装に十分である。種々のＡＤ変換器アーキテクチャの中で、フラッシュ型ＡＤ変換器は、要求分解能が６ビット未満のアプリケーションに非常に適する。
図６には、４ビットフラッシュ型ＡＤ変換器６０２のブロック図が含まれる。ｎビットフラッシュ型ＡＤ変換器は、２n−１個の比較器と、２n−１個の等価セグメントを含む抵抗ラダー回路と、デコーダとにより構成される。図６に示された４ビット形の比較器のアレイにおいて、図面を明瞭にするため比較器６０４だけに符号が付けられている。同図には抵抗ラダー回路６０６及びデコーダ６０８が示されている。抵抗ラダー回路６０６は、主基準電圧Ｖfefを２n−１個の等間隔の基準電圧レベルに細分する。図６の例の場合，Ａ／Ｄ分解能は４ビットであり、ラダー回路６０６は１５個の基準レベルを生ずる。比較器のアレイは増幅器２１６から受信された電圧を上記の等間隔電圧と比較する。例えば、増幅器２１６によって与えられた電圧がＶref／１５と２Ｖref／１５の間の大きさを有する場合、下位側の９個の比較器の出力は論理ハイであり、上位側の６個の比較器は論理ローの出力を有する。この符号化スキームは、一般的にサーモメータコードと称される。比較器出力は、次に、対応した２進ディジタルコードを発生させるためデコーダ６０８に供給される。典型的に、各比較器の出力は、信号の完全性を保護するため、（図示しない）フリップフロップ、例えば、エッジトリガー形Ｄフリップフロップを介して、デコーダの中の関連した一つの入力に接続される。
本発明によるＣＤＭＡ受信器の第１の実施例
図７は、本発明によるＣＤＡＭ受信器７００の第１の実施例の部分ブロック図である。図４及び５を参照して説明した通り、増幅器２０４又はミキサ２０８の入力は、一時的に固定電位に設定され、例えば、アースに短絡される。また、回路３０６に供給されたオフセット補正信号は、一時的に零に設定される。ＡＤ変換器２１８は、オフセット成分をディジタル形式に変換する。ディジタルオフセット表現はレジスタ３０２に保存され、ＤＡ変換器３０４によってディジタル形式に変換される。
本発明によるＣＤＭＡ受信器の第２の実施例
図８は、本発明によるＣＤＭＡ受信器８００の第２の実施例の部分構成図である。本実施例８００の場合、ＤＡ変換器３０４は、ＡＤ変換器２１８のラダー回路６０６と機能的に併合されている。この併合された構造は、システムの全体的な電力消費を削減し、モノリシック形式に集積化された電子システムの場合、必要な実装面積は少なくなる。この電力消費の削減は、最大通話時間及びコストに直接的な影響を及ぼすので、特に、携帯型ワイヤレス受信器と関連性がある。
本実施例８００のＡＤ変換器２１８は、スイッチ、例えば、スイッチ８０２のようなＣＭＯＳスイッチのアレイと、制御ロジック８０４とを含む。スイッチ及び制御ロジック８０４の組合せは、ラダー回路６０６と併せて、実施例７００におけるＤＡ変換器３０４の機能を実施する。その動作は以下の通りである。
オフセット測定が行われる毎に、レジスタ３０２の内容は上記の通り更新される。次に、制御ロジック８０４は、レジスタ３０２の内容に依存して選択された特定の１個のスイッチをクローズする。このクローズされた１個のスイッチは電圧、即ち、補正信号の大きさを決定し、この補正信号が回路３０６の第１の入力に供給される。
打ち消し可能なオフセットの最大レンジは基準電圧の最大レベルによって決定され、この最大レベルはＡＤ変換器２１８のフルスケールレンジと一致する。殆どの場合に、予測される最大オフセットはフィルタ、例えば、フィルタ２１４によって発生されたオフセットにより左右される。しかし、最悪のケースの予測されるオフセットレベルは、ＡＤ変換器２１８の最大信号処理能力を遙かに超える。このため、実施例８００の実装法に制限が加わる。
本発明によるＣＤＭＡ受信器の第３の実施例
図９は、本発明によるＣＤＭＡ受信器９００の第３の実施例の部分構成図である。実施例９００は、実施例８００に関連して指摘された問題点を解決する。
実施例９００において、増幅器２１６は、“ａ１”として示される第１の利得設定値と、“ａ１cal”として示された第２の利得設定値とを有する増幅器９０２によって置換される。その大きさは、“ａ１”が“ａ１cal”よりも大きくなるように定められる。オフセット打ち消しサイクル中に、増幅器９０２は利得“ａ１cal”を用いて低利得モードに構成される。利得減少の量は、予測される最大オフセットに基づいて選択される。利得減少率［ａ１／ａ１cal］は、倍率［ａ１／ａ１cal］で最大打ち消し可能オフセットを増加させる。ＡＤ変換器２１８の入力に関連したオフセット打ち消しの分解能は、［Ｖref／２n−１］＊［ａ１／ａ１cal］である。代替として、若しくは、補足的に、第２の増幅器９０４をＡＤ変換器２１８によって供給されたアナログ補正信号を増幅するため使用してもよい。
本発明によるＣＤＭＡ受信器の第４の実施例
図１０は、本発明によるＣＤＭＡ受信器１０００の第４の実施例の部分構成図である。図９に示された実施例９００に対し、実施例１０００は、抵抗ラダー回路６０６に接続された更なるスイッチの別のアレイを有する。図面を明瞭にするため、更なるスイッチ１００２だけに符号が付されている。制御ロジック８０４は、両方のスイッチのアレイを制御する。出力１００６及び１００８は、アナログ補正信号を修正回路１０１０に供給する。
実施例１０００は、より一層巧みなオフセット補正調整を行う。初期の粗いオフセット除去段階に続いて精密なオフセット除去段階が行われる。第１の段階は、上記の通りＡＤ変換器２１８のフルスケールレンジの範囲内までＡＤ変換器２１８の入力に生ずる全体的なオフセットを低減する。次に、精密なオフセット打ち消しが較正を再度繰り返すことによって行われる。第２の測定中に、増幅器９０２の利得は、通常の値“ａ１”に設定される。また、第２のオフセット調整フィードバックと関連した利得は１である。第２の段階を追加することによって、オフセット調整分解能がＶref／［２n−１］まで減少されることに注意する必要がある。また、この方法を粗いオフセット打ち消しのためだけに使用し、信号平均化に基づいて発生されたフィードバック信号をＤＳＰ２２０によって供給させることによって精密なオフセット調整を組み込んでもよい。
ディジタル補償
図１１は、本発明によるシステム１１００の部分ブロック図である。実施例３００、７００、８００、９００及び１００の場合、オフセット打ち消しはアナログ域で行われる。一方、システム１１００の場合、オフセット打ち消しはディジタル域で確立される。システム１１００は、ＡＤ変換器２１８と、レジスタ３０２と、ＡＤ変換器の出力に接続されたスイッチ１１０２と、例えば、減算器のようなディジタル修正回路１１０４とを含む。ＡＤ変換器２１８は、ノード１１０６がアナログ信号処理パス１１０８の上流のある種の位置に短絡された後、オフセットを測定する。スイッチ１１０２がレジスタ３０２に接続されている場合、オフセットはレジスタ３０２に記憶される。次に、スイッチ１１０２は別の位置に切り替えられ、ＡＤ変換器２１８は修正回路１１０４に接続される。修正回路１１０４の出力１１１０は、アナログ信号パス１１０８によって生じたオフセットに関してディジタル的に補償されたディジタル信号を与える。
従来の縦続形ＡＤ変換器
図１２は、従来技術において公知の縦続形ＡＤ変換器１２００の構成図である。フラッシュ型ＡＤ変換器の欠点は、要求される比較器の個数がディジタル出力の幅と共に指数関数的に増加することである。連続的な基準電圧の間の差が非常に小さくなる場合、それらの間の区別が問題になり、誤りが生じるおそれがある。縦続形ＡＤ変換器はこの問題に対する解決策である。縦続形ＡＤ変換器１２００の場合に、入力１２０２のアナログ信号の変換は段階的に行われる。第１に、最上位ビット（ＭＳＢ）は、例えば、フラッシュ型の第１のＡＤ変換器１２０４によって決定される。ＭＳＢは、次に、ＤＡ変換器１２０６によって補助的なアナログ信号に再び戻される。入力１２０２で受信されたアナログ信号と、補助的なアナログ信号の双方がアナログ減算器１２０８に供給される。減算器１２０８は、元のアナログ信号と補助的なアナログ信号の差を、最下位ビット（ＬＳＢ）又はその一部分に変換するため第２のＡＤ変換器１２１０に供給する。したがって、各ＡＤ変換器１２０４及び１２１０は、完全な変換のために単独のＡＤ変換器に求められるレンジよりも狭いアナログ入力信号のレンジで動作しさえすればよい。
本発明による縦続形ＡＤ変換器
図１３は本発明による縦続形ＡＤ変換器１３００のブロック図である。ＡＤ変換器１３００は、入力１２０２のアナログ信号をディ維持たる信号に変換するためのものである。ＡＤ変換器１３００は、例えば、図８乃至１０を参照して説明したタイプの少なくとも２個のフラッシュ型ＡＤ変換器２１８ａ及び２１８ｂを含む。各ＡＤ変換器２１８ａ及び２１８ｂは、スイッチ８０２ａ及び８０２ｂだけが図示された夫々のスイッチのアレイと、制御ロジック８０４ａ及び８０４ｂを含む。ＡＤ変換器２１８ａ内のスイッチのアレイは、レジスタ３０２ａの内容に応じて制御ロジック８０４ａによって制御される。選択された特定の１個のスイッチに従って、ＡＤ変換器２１８ａは、レジスタ３０２ａ内のディジタルワード、本例ではＭＳＢを表すアナログ残留信号を出力１３０２に供給する。出力１３０２の残留信号は、減算器１２０８において入力１２０２のアナログ信号から減算される。得られたアナログ信号は、本例では前の段と類似した構造をなす次のＡＤ変換器段２１８ｂに供給される。ＡＤ変換器２１８ｂ内のスイッチのアレイは、レジスタ３０２ｂの内容に応じて制御ロジック８０４ｂによって制御される。レジスタ３０２ｂの内容は、減算器１２０８によって供給されたアナログ結果のディジタル形式、即ち、ＬＳＢである。更に多数の段が必要とされる場合、縦続は第１の段２１８ａと同じ様な別の段を用いて拡張される。縦続の最後の段は、先行の段のため使用されたタイプのフラッシュ型ＡＤ変換器を含む必要はない。ＡＤ変換器１３００は、かくして本発明の原理を効率的に利用し、フラッシュ型ＡＤ変換器をＤＡ変換器として使用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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