(57)【特許請求の範囲】
【請求項１】
それぞれが半導体基板の分離絶縁膜で囲まれる活性領域にメモリセルとデュアルゲート型ＣＭＯＳデバイスとを設けた半導体装置の製造方法であって、
上記メモリセルを形成する第１領域において、情報保持層の上にポリシリコン膜からなるゲート用導体膜と第１の絶縁膜とを順次堆積するとともに、上記デュアルゲート型ＣＭＯＳデバイスを形成する第２領域において、ゲート絶縁膜の上に上記ポリシリコン膜からなるゲート用導体膜と上記第１の絶縁膜とを順次堆積する工程（ａ）と、
上記第２領域において、上記ゲート用導体膜に所定導電型の不純物を選択的に導入し、デュアルゲート構造を形成する工程（ｂ）と、
上記第１領域において、上記第１の絶縁膜とゲート用導体膜と情報保持層とをパターニングして、上記情報保持層の上にワード線用ゲート電極とその上の上面保護膜とを形成する工程（ｃ）と、
上記第１領域において、少なくとも上記上面保護膜及びワード線用ゲート電極をマスクとして、上記半導体基板内に不純物イオンを注入して上記メモリセルのソース領域及びドレイン領域を形成する工程（ｄ）と、
上記第１領域において、上記分離絶縁膜のうち少なくとも相隣接するメモリセルのドレイン領域同士の間に位置する部分を覆う第２の絶縁膜を形成する工程（ｅ）と、
上記第１領域において、上記ソース・ドレイン領域に接続され、上記上面保護膜の端部を覆い中央部を開口したパッド用導体膜を形成する工程（ｆ）と、
上記第１領域において、上記パッド用導体膜をマスクとして上記上面保護膜をパターニングして、上記ワード線用ゲート電極の中央部を露出させるとともに、上記第２領域において、上記第１の絶縁膜を除去して上記ゲート用導体膜を露出させる工程（ｇ）と、
上記第２領域において、上記露出したゲート用導体膜をパターニングしてゲート電極を形成する工程（ｈ）と、
上記第２領域において、ゲート電極をマスクとして、上記半導体基板内に不純物イオンを注入して上記デュアルゲート型ＣＭＯＳデバイスのソース領域及びドレイン領域を形成する工程（ｉ）と、
上記露出したワード線用ゲート電極の中央部をシリサイド化する工程（ｊ）とを含む半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
上記工程（ｅ）では、上記ワード線用ゲート電極の幅方向全体を覆わないように上記第２の絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
上記工程（ｅ）は、
基板上に誘電体膜を堆積する副工程（ｅ１）と、
上記誘電体膜の上に、上記分離絶縁膜のうち少なくとも相隣接するメモリセルのドレイン領域同士の間に位置する部分を覆うレジスト膜を堆積する副工程（ｅ２）と、
上記レジスト膜をマスクとする異方性エッチングを行なって、上記誘電体膜をパターニングすることにより、上記ワード線用ゲート電極の側面上にサイドウォールを形成すると同時に、上記第２の絶縁膜を形成する副工程（ｅ３）とを含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１又は２記載の半導体装置の製造方法において、
上記工程（ｅ）は、
基板上に、誘電体膜と、該誘電体膜に対して選択的エッチングが可能なマスク用膜とを順次堆積する副工程（ｅ１）と、
上記マスク用膜をパターニングして、上記分離絶縁膜のうち少なくとも相隣接するメモリセルのドレイン領域同士の間に位置する部分を残す副工程（ｅ２）と、
上記マスク用膜の残存部分をマスクとする異方性エッチングを行なって、上記誘電体膜をパターニングすることにより、上記ワード線用ゲート電極の側面上にサイドウォールを形成すると同時に、上記第２の絶縁膜を形成する副工程（ｅ３）とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
上記副工程（ｅ３）の後に、上記マスク用膜の残存部分のうち上記ワード線用ゲート電極の上方に位置する部分の少なくとも一部を上記工程（ｆ）で除去することを特徴とする半導体装置の製造方法。
【請求項６】
請求項１〜５のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｅ）では、上記分離絶縁膜と第２の絶縁膜との合計厚みが、上記第１の絶縁膜の厚みよりも大きく、且つ、上記第２の絶縁膜の厚みが上記ワード線用ゲート電極の間隔の半分よりも薄いことを特徴とする半導体装置の製造方法。
【請求項７】
それぞれが半導体基板の分離絶縁膜で囲まれる活性領域にメモリセルとデュアルゲート型ＣＭＯＳデバイスとを設けた半導体装置の製造方法であって、
上記メモリセルを形成する第１領域において、情報保持層の上にポリシリコン膜からなるゲート用導体膜と第１の絶縁膜とを順次堆積するとともに、上記デュアルゲート型ＣＭＯＳデバイスを形成する第２領域において、ゲート絶縁膜の上に上記ポリシリコン膜からなるゲート用導体膜と上記第１の絶縁膜とを順次堆積する工程（ａ）と、
上記第２領域において、上記ゲート用導体膜に選択的に所定導電型の不純物を導入し、デュアルゲート構造を形成する工程（ｂ）と、
上記第１領域において、上記第１の絶縁膜とゲート用導体膜と情報保持層とをパターニングして、上記情報保持層の上にワード線用ゲート電極とその上の上面保護膜とを形成する工程（ｃ）と、
上記第１領域において、少なくとも上記上面保護膜及びワード線用ゲート電極をマスクとして、上記半導体基板内に不純物イオンを注入して上記メモリセルのソース領域及びドレイン領域を形成する工程（ｄ）と、
上記第１領域において、上記ソース・ドレイン領域に接続され、上記上面保護膜の端部を覆い中央部を開口したパッド用導体膜を形成する工程（ｅ）と、
上記第１領域において、上記パッド用導体膜をマスクとして上記上面保護膜をパターニングして、上記ワード線用ゲート電極の中央部を露出させるとともに、上記第２領域において、上記第１の絶縁膜を除去して上記ゲート用導体膜を露出させる工程（ｆ）と、
上記第２領域において、上記露出したゲート用導体膜をパターニングしてゲート電極を形成する工程（ｇ）と、
上記第２領域において、ゲート電極をマスクとして、上記半導体基板内に不純物イオンを注入して上記デュアルゲート型ＣＭＯＳデバイスのソース領域及びドレイン領域を形成する工程（ｈ）と、
上記分離絶縁膜のうち少なくとも相隣接するメモリセルのドレイン領域同士の間に位置する部分を覆う第３の絶縁膜を形成する工程（ｉ）と、
上記露出したワード線用ゲート電極の中央部をシリサイド化する工程（ｊ）とを含む半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
上記工程（ｉ）は、
基板上に誘電体膜を堆積する副工程（ｉ１）と、
上記誘電体膜の上に、上記分離絶縁膜のうち少なくとも相隣接するメモリセルのドレイン領域同士の間に位置する部分を覆うレジスト膜を堆積する副工程（ｉ２）と、
上記レジスト膜をマスクとする異方性エッチングを行なって、上記誘電体膜をパターニングすることにより、上記パッド用導体膜の側面上にサイドウォールを形成すると同時に、上記第３の絶縁膜を形成する副工程（ｉ３）とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基板上にメモリとＣＭＯＳデバイスとを混載して高集積化された半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来より、例えば、文献１（IEDM89, p.583-586, " A 3.6μm MEMORY CELL STRUCTURE FOR 16MB EPROMS" や、文献２（1992 Symposium on VLSI Technology, p.44-45, "A Novel Cell Structure for Giga-bit EPROMs and Flash Memories Using Polysilicon Thin Film Transistors"）に示されているように、大容量ＥＰＲＯＭとＣＭＯＳデバイスとを共通の基板上に搭載した高集積半導体装置が知られている。
【０００３】
図１３（ａ），（ｂ）は、従来の半導体装置におけるメモリ領域ＲmemoとＣＭＯＳ領域Ｒmos とにおける構造をそれぞれ示す断面図である。図１３（ａ）に示すように、メモリ領域Ｒmemoにおいて、シリコン基板１０１内にはドレイン拡散層１１６及びソース拡散層１１７が形成されている。そして、シリコン基板１０１の上におけるソース拡散層１１７及びドレイン拡散層１１６に挟まれる領域には、酸化シリコンからなるトンネル酸化膜１０３と、ポリシリコンからなる浮遊ゲート１０４と、容量結合用の電極間絶縁膜となるＯＮＯ膜１０６と、制御ゲートとして機能するポリサイド１４４と、ゲート上保護膜及びサイドウォールを含む酸化膜１４５とが順次積層されてなるメモリセルゲートが設けられている。さらに、シリコン基板１０１の表面からメモリセルゲートの側面を経てメモリセルゲートの上面の一部に延びるポリサイド１４６と、基板の全面を覆う層間絶縁膜１２９と、層間絶縁膜１２９を貫通してドレイン拡散層１１６上のポリサイド１４６にコンタクトするタングステンプラグ１３０と、タングステンプラグ１３０に接続されるとともに層間絶縁膜１２９の上に延びるビット線として機能するアルミニウム合金膜１３１とを備えている。
【０００４】
一方、図１３（ｂ）に示すように、ＣＭＯＳ領域Ｒmos において、シリコン基板１０１内には、低濃度の不純物がドープされたＬＤＤ領域１２４と、高濃度の不純物がドープされたソース・ドレイン拡散層１２７とが形成されている。そして、シリコン基板１０１の上におけるソース・ドレイン拡散層１２７に挟まれる領域には、酸化シリコンからなるゲート酸化膜１０６ａと、ゲート電極として機能するポリサイド１４４と、ゲート上保護膜及びサイドウォールを含む酸化膜１４５とが設けられている。さらに、層間絶縁膜１２９を貫通してソース・ドレイン拡散層１２７にコンタクトするタングステンプラグ１３０と、タングステンプラグ１３０に接続されるとともに層間絶縁膜１２９の上に延びる配線として機能するアルミニウム合金膜１３１とを備えている。
【０００５】
図１３（ａ）に示す構造により、相隣接するメモリセル同士の間隔を  サイドウオールとサイドウォールとの間にソース拡散層やドレイン拡散層が僅かに露出する程度まで狭くすることができ、コンタクトサイズに依存することなくメモリセルを高密度に配置することができる。
【０００６】
ここで、図１３（ｂ）に示すＣＭＯＳ領域Ｒmos は、メモリ部を制御するデコーダ回路やセンスアンプ回路や電源回路であったり、マイクロコントローラやマイクロプロセッサなどの回路である場合がある。これらの回路には、図１３（ｂ）に示すようなＭＩＳトランジスタが多数配置されている。そして、これらの回路、特にマイクロコントローラやマイクロプロセッサなどを高速に動作させるためには、より微細なゲート長を有するＭＩＳトランジスタが要求される。
【０００７】
また、図１３（ｂ）に示すＭＩＳトランジスタにおけるゲート電極は、図１３（ａ）に示されるメモリ領域Ｒmemoにおける制御ゲートと同じポリサイド１４４により構成されている。このように、メモリ領域の制御ゲートとＣＭＯＳ領域Ｒmos のゲート電極とを構成するポリサイド１４４を共通化することにより、工程数を削減することができる。
【０００８】
【発明が解決しようとする課題】
一方、上記従来のようなメモリ・ＣＭＯＳ混載型半導体装置中のＭＩＳトランジスタとは異なり、デュアルゲート型ＭＩＳトランジスタを搭載したＣＭＯＳデバイスが知られている。このデュアルゲート型ＣＭＯＳデバイスとは、ＣＭＯＳデバイス中のＮチャネル型ＭＩＳトランジスタにはＮ+ 型ゲート電極を、Ｐチャネル型ＭＩＳトランジスタにはＰ+ 型ゲート電極をそれぞれ設けたものである。この場合、ゲート電極材料として、ポリサイド膜ではなくＰ型不純物を含むＰ+ 型ポリシリコン領域とＮ型不純物を含むＮ＋ 型ポリシリコン領域とを有するポリシリコン膜を用いる。製造工程においては、アンドープポリシリコン膜を成長させた後、フォトリソグラフィーとイオン注入法とを用いて、アンドープポリシリコン膜のＮチャネル型ＭＩＳトランジスタ形成領域にはＮ型不純物のイオン注入を、Ｐチャネル型ＭＩＳトランジスタ形成領域にはＰ型不純物のイオン注入をそれぞれ行なう。その後、ゲート電極の形成を行なって、ソース・ドレイン領域の形成工程などに移行する。
【０００９】
そして、デュアルゲート型ＣＭＯＳデバイスと不揮発性メモリとを共通の基板上に混載したメモリ・ＣＭＯＳ混載型半導体装置において、不揮発性メモリのメモリセルトランジスタの構造として、図１４（ａ）〜（ｃ）に示すような構造が考えられる。図１４（ａ）は混載型半導体装置に配置されるメモリセルトランジスタの平面図であり、図１４（ｂ），（ｃ）は、それぞれ図１４（ａ）に示すXIVb-XIVb線，XIVc-XIVc線における断面図である。
【００１０】
図１４（ａ）に示すように、メモリ領域Ｒmemoにおいては、分離絶縁膜で囲まれるメモリセル拡散領域１３２内に、図１４（ｂ）に示す断面構造を有するメモリセルゲートが設けられている。そして、このメモリセルゲート内に、情報記憶層である浮遊ゲート１３４が配置されている。そして、シリコン基板の上には、各メモリセルゲートを接続して延びる複数のワード線１３５と、ワード線１３５に直交する方向に延びるビット線１４１と、ワード線１４１に平行に延びるソース線１３７とが設けられている。また、ビット線１４１とメモリセル拡散領域１３２内のドレイン領域とは、ビットコンタクト１３９により接続されている。
【００１１】
次に、図１４（ｂ）に示すように、メモリ領域Ｒmemoにおいて、シリコン基板１０１内の分離領域１０２で囲まれる領域（メモリセル拡散領域）には、ドレイン拡散層１１６及びソース拡散層１１７が形成されている。そして、シリコン基板１０１の上におけるソース拡散層１１６−ドレイン拡散層１１７間の領域には、酸化シリコンからなるトンネル酸化膜１０３と、図１３（ａ）に示す浮遊ゲート１３４を構成する第１ポリシリコン１０４と、容量結合用のＯＮＯ膜１０６と、制御ゲートの主ゲート部となる第２ポリシリコン１０７と、ＴＥＯＳ膜１０８とが順次積層されてなるメモリセルゲートが設けられている。
【００１２】
さらに、メモリセルゲートの側面に設けられた第１サイドウォール１１８と、相隣接するメモリセルゲートの第１サイドウォール１１８同士で形成される間隙を埋めて、ドレイン拡散層１１６又はソース拡散層１１７に接触するパッド部材である第３ポリシリコン１１９と、第３ポリシリコン１１９及びＴＥＯＳ膜１０８の側面に設けられた第２サイドウォール１２５と、第２ポリシリコン１０７及び第３ポリシリコン１１９の上に形成された低抵抗層であるシリサイド化領域１２８とを備えている。ソース拡散層１１７につながる第３ポリシリコン１１９及びその上のシリサイド化領域１２８により、図１４（ａ）に示すソース配線１３７が構成されている。図示しない断面において、このソース配線１３７は隣接する半導体記憶装置のソース拡散層１１７同士を分離絶縁膜１０２をまたいで接続している。また、上記制御ゲートの主ゲート部を構成する第２ポリシリコン１０７とその上のシリサイド化領域１２８とにより、制御ゲート，つまり図１４（ａ）に示すワード線１３５が構成されている。また、ドレイン拡散層１１６に接続されている第３ポリシリコン１１９及びその上のシリサイド化領域１２８により、図１４（ａ）に示すドレインパッド１３８が構成されている。
【００１３】
また、図１４（ｂ）に示すように、基板の全面を覆う層間絶縁膜１２９と、層間絶縁膜１２９を貫通してドレインパッド１３８にコンタクトするタングステンプラグ１３０と、タングステンプラグ１３０に接続されるとともに層間絶縁膜１２９の上に延びるアルミニウム合金膜１３１とを備えている。そして、図１４（ｃ）に示すように、タングステンプラグ１３０のうちドレインパッド１３８に接続される部分が図１４（ａ）に示すビットコンタクト１３９であり、アルミニウム合金膜１３１のうちメモリ領域Ｒmemoに存在している部分が図１４（ａ）に示すビット線１４１である。そして、図１４（ｂ）に示す断面には現れていないが、層間絶縁膜１２９を貫通してメモリ領域Ｒmemoの第２ポリシリコン１０７に到達するコンタクト部材が少なくとも１カ所に設けられており、このコンタクト部材を介してワード線１３５に電圧を供給するように構成されている。
【００１４】
なお、図１４（ａ）に示すソース配線１３７とワード線１３５とは、図１４（ｂ）に示すように、第１サイドウォール１１８とＴＥＯＳ膜１０８とによって、電気的に絶縁されている。また、ワード線１３５と浮遊ゲート１３４とは、図１４（ｂ）に示すように、酸化膜１０６を挟んで容量カップリングされている。
【００１５】
図１４（ａ）〜（ｃ）に示すメモリセルトランジスタの構造が図１３（ａ），（ｂ）に示す構造と本質的に異なる点は、ポリシリコン膜の上にシリサイドを形成してからパターニングして制御ゲート電極を形成するのではなく、ポリシリコン膜をパターニングしてからシリサイドを形成するプロセスを採用していることである。このような工程を採用している理由は、デュアルゲート構造の場合、Ｐ+ ポリシリコン領域とＮ+ ポリシリコン領域との境界部において、混晶が生じてシリサイド化されにくいことや、フォトレジストマスクの除去の際のエッチング速度の相違に起因する段差のためにシリサイド層の分断が生じるおそれがあることなどを回避するためである。
【００１６】
そのために、制御ゲート電極となる第２ポリシリコン１０７の上のＴＥＯＳ膜１０８に開口部を形成し、第２ポリシリコン１０７のうちその開口部に露出している部分にシリサイド化領域１２８を形成することで、制御ゲート電極の低抵抗化を図ることになる。
【００１７】
ところが、その場合、図１４（ｃ）に示すように、ＴＥＯＳ膜１０８の開口部形成のためのエッチング工程において、分離絶縁膜１０２のうち，すでにパターニングされている第３ポリシリコン１１９の間隙に位置する部分が開口されて、掘下がり部１５１が形成されて、分離特性の悪化を招くおそれがあった。特に、分離絶縁膜１０２の厚みが薄いときには堀下がり部１５１がＰ型シリコン基板１０１に達することもあり、その場合には、その後の第２ポリシリコン１０７の上面をシリサイド化する工程において、シリコン基板１０１のうち堀下がり部１５１の底面部に露出している表面部もシリサイド化されるので、分離特性の低下が顕著になる。
【００１８】
本発明の目的は、ワード線用ゲート電極の上面を覆っている絶縁膜のパターニングの際に生じる分離絶縁膜のエッチングに起因する素子分離特性の悪化を抑制する手段を講ずることにより、ワード線用ゲート電極の低抵抗性と高い信頼性とを有するメモリセルを備えた半導体装置の製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
本発明の第１の半導体装置の製造方法は、半導体基板の分離絶縁膜で囲まれる活性領域にメモリセルを設けた半導体装置の製造方法であって、情報保持層の上にゲート用導体膜と第１の絶縁膜とを順次堆積した後、第１の絶縁膜とゲート用導体膜と情報保持層とをパターニングして、情報保持部の上にワード線用ゲート電極とその上の上面保護膜とを形成する工程（ａ）と、少なくとも上記上面保護膜及びワード線用ゲート電極とをマスクとして、上記半導体基板内に不純物イオンを注入してソース領域及びドレイン領域を形成する工程（ｂ）と、上記分離絶縁膜のうち少なくとも相隣接するメモリセルのドレイン領域同士の間に位置する部分を覆う第２の絶縁膜を形成する工程（ｃ）と、上記ソース・ドレイン領域に接続され、上記上面保護膜の端部を覆い中央部を開口したパッド用導体膜を形成する工程（ｄ）と、上記パッド用導体膜をマスクとして上記上面保護膜をパターニングして、上記ワード線用導体膜の中央部を露出させる工程（ｅ）とを含んでいる。
【００２０】
この方法により、工程（ｅ）において、分離用絶縁膜のうちパッド用導体膜によって覆われていない部分も除去されるが、工程（ｃ）において、分離絶縁膜のうち少なくとも相隣接するメモリセルのドレイン領域同士の間に位置する部分は第２の絶縁膜によって覆われているので、この部分で分離用絶縁膜のエッチングによる堀下がり部が形成されたとしてもその深さが低減される。特に、堀下がり部が分離絶縁膜を貫通して半導体基板に達するのを確実に防止することができ、よって、メモリセル同士の素子分離特性を良好に保持することができる。
【００２１】
上記工程（ｃ）では、上記ワード線用ゲート電極の幅方向における端部のみを覆うように上記第２の絶縁膜を形成することにより、ワード線の上部にシリサイド層などの低抵抗層を形成した場合にも、低抵抗層が第２の絶縁膜によって長さ方向に分断されることがないので、ワード線全体の低抵抗性を保持することができる。
【００２２】
上記工程（ｃ）として、基板上に誘電体膜を堆積する副工程（ｃ１）と、上記誘電体膜の上に、上記分離絶縁膜のうち少なくとも相隣接するメモリセルのドレイン領域同士の間に位置する部分を覆うレジスト膜を堆積する副工程（ｃ２）と、上記レジスト膜をマスクとする異方性エッチングを行なって、上記誘電体膜をパターニングすることにより、上記ワード線用ゲート電極の側面上にサイドウォールを形成すると同時に、上記第２の絶縁膜を形成する副工程（ｃ３）とを行なうことにより、共通の誘電体膜から、ワード線用ゲート電極の絶縁性を保持するためのサイドウォールと、上記第２の絶縁膜とを形成することができ、工程の簡素化を図ることができる。
【００２３】
上記工程（ｃ）として、基板上に、誘電体膜と、該誘電体膜に対して選択的エッチングが可能なマスク用膜とを順次堆積する副工程（ｃ１）と、上記マスク用膜をパターニングして、上記分離絶縁膜のうち少なくとも相隣接するメモリセルのドレイン領域同士の間に位置する部分を残す副工程（ｃ２）と、上記マスク用膜の残存部分をマスクとする異方性エッチングを行なって、上記誘電体膜をパターニングすることにより、上記ワード線用ゲート電極の側面上にサイドウォールを形成すると同時に、上記第２の絶縁膜を形成する副工程（ｃ３）とを行なうことにより、ハードマスクを利用して、工程の安定性を高めることができる。
【００２４】
上記副工程（ｃ３）の後に、上記マスク用膜の残存部分のうちワード線用ゲート電極の上方に位置する部分の少なくとも一部を上記工程（ｄ）で除去することにより、ワード線用ゲート電極の低抵抗化のための処理，例えばシリサイド化処理などを施すことが可能になる。
【００２５】
上記工程（ｃ）では、上記分離絶縁膜と第２の絶縁膜との合計厚みを、上記第１の絶縁膜の厚みよりも大きく、且つ、上記第２の絶縁膜の厚みが上記ワード線用ゲート電極の間隔の半分よりも薄くすることにより、分離絶縁膜を貫通する堀下がり部が形成されるのを確実に防止しつつ、ワード線用ゲート電極間の領域が第２の絶縁膜で埋められてしまうのを回避することができる。
【００２６】
本発明の第２の半導体装置の製造方法は、半導体基板の分離絶縁膜で囲まれる活性領域にメモリセルを設けた半導体装置の製造方法であって、情報保持層の上にゲート用導体膜と第１の絶縁膜とを順次堆積した後、第１の絶縁膜とゲート用導体膜と情報保持層とをパターニングして、情報保持部の上にワード線用ゲート電極とその上の上面保護膜とを形成する工程（ａ）と、少なくとも上記上面保護膜及びワード線用ゲート電極とをマスクとして、上記半導体基板内に不純物イオンを注入してソース領域及びドレイン領域を形成する工程（ｂ）と、上記ソース・ドレイン領域に接続され、上記上面保護膜の端部を覆い中央部を開口したパッド用導体膜を形成する工程（ｃ）と、上記パッド用導体膜をマスクとして上記上面保護膜をパターニングして、上記ワード線用導体膜の中央部を露出させる工程（ｄ）と、上記分離絶縁膜のうち少なくとも相隣接するメモリセルのドレイン領域同士の間に位置する部分を覆う第３の絶縁膜を形成する工程（ｅ）とを含んでいる。
【００２７】
この方法により、工程（ｄ）において、分離絶縁膜を貫通して半導体基板に達する堀下がり部が形成されても、分離絶縁膜のうち少なくとも相隣接するメモリセルのドレイン領域同士の間に位置する部分は第３の絶縁膜によって覆われるので、メモリセル同士の間の素子分離特性は良好に保持される。
【００２８】
上記工程（ｅ）として、基板上に誘電体膜を堆積する副工程（ｅ１）と、上記誘電体膜の上に、上記分離絶縁膜のうち少なくとも相隣接するメモリセルのドレイン領域同士の間に位置する部分を覆うレジスト膜を堆積する副工程（ｅ２）と、上記レジスト膜をマスクとする異方性エッチングを行なって、上記誘電体膜をパターニングすることにより、上記パッド用導体膜の側面上にサイドウォールを形成すると同時に、上記第３の絶縁膜を形成する副工程（ｅ３）とを行なうことにより、共通の誘電体膜から、パッド用導体膜の上面保護膜を囲む側面上のサイドウォールと、上記第３の絶縁膜とを形成することができ、工程の簡素化を図ることができる。
【００２９】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態における半導体装置の平面図である。図２（ａ），（ｂ）は、それぞれ図１に示すIIa-IIa 線（ビット線方向），IIｂ-IIｂ 線（ビット線間方向）における断面図である。図３（ａ）〜（ｃ）は、それぞれ図１に示すIIIa-IIIa 線（ソース線方向），IIIb-IIIb 線（ワード線方向），IIIc-IIIc 線（ビットコンタクト通過方向）における断面図である。
【００３０】
図１に示すように、メモリ領域Ｒmemoにおいては、分離絶縁膜で囲まれるメモリセル拡散領域３２内に、図２（ａ）などに示す断面構造を有するメモリセルゲートが設けられている。そして、このメモリセルゲート内に、情報記憶層である浮遊ゲート３４が配置されている。そして、シリコン基板の上には、各メモリセルゲートを接続して延びる複数のワード線３５と、ワード線３５に直交する方向に延びるビット線４１と、ワード線４１に平行に延びるソース線３７とが設けられている。また、ビット線４１とメモリセル拡散領域３２内のドレイン領域とは、ビットコンタクト３９により接続されている。
【００３１】
一方、ＣＭＯＳ領域Ｒmos において、分離絶縁膜によって囲まれるＭＯＳ拡散領域３３内に後述するソース・ドレイン領域などが形成されており、シリコン基板の上には、ＭＯＳ拡散領域３３をまたいで両側の分離絶縁膜上に延びるＭＩＳゲート電極３６が設けられている。そして、図示しない上層のアルミニウム合金膜配線と、ＭＯＳ拡散領域内のソース・ドレイン領域やＭＩＳゲート電極３６とを接続するコンタクト４０が設けられている。
【００３２】
次に、図２（ａ），（ｂ），図３（ａ）〜（ｃ）を参照しながら、メモリ領域Ｒmemoにおけるメモリセルの断面構造について説明する。
【００３３】
図２（ａ）に示すように、メモリ領域Ｒmemoにおいて、シリコン基板１内の分離領域２で囲まれる領域（メモリセル拡散領域）には、ドレイン拡散層１６及びソース拡散層１７が形成されている。そして、シリコン基板１の上におけるソース拡散層１７−ドレイン拡散層１６間の領域には、酸化シリコンからなるトンネル酸化膜３と、図１に示す浮遊ゲート３４を構成する第１ポリシリコン４と、容量結合用のＯＮＯ膜５と、酸化膜６と、制御ゲートの主ゲート部となる第２ポリシリコン７と、ＴＥＯＳ膜８とが順次積層されてなるメモリセルゲートが設けられている。
【００３４】
さらに、メモリセルゲートの側面に設けられた酸化膜９及び第１サイドウォール１８と、相隣接するメモリセルゲートの第１サイドウォール１８同士で形成される間隙を埋めて、ドレイン拡散層１６又はソース拡散層１７に接触するパッド部材である第３ポリシリコン１９と、第３ポリシリコン１９及びＴＥＯＳ膜８の側面に設けられた第２サイドウォール２５と、第２ポリシリコン７及び第３ポリシリコン１９の上に形成された低抵抗層であるシリサイド化領域２８とを備えている。ソース拡散層１７につながる第３ポリシリコン１９及びその上のシリサイド化領域２８により、図１に示すソース配線３７が構成されている。
【００３５】
そして、本実施形態のメモリセルの構造上の特徴は、図２（ｂ）に示す断面において、ドレインパッド３８の下方に第１サイドウォール１８を構成するためのＴＥＯＳ膜から形成された酸化膜１８ｘ及び薄膜ポリシリコン４７が設けられ、分離絶縁膜２に形成された堀下がり部５０上の段部側壁にも第１サイドウォール１８が形成されている点である。このような構造は、後述するように、堀下がり部５０が分離絶縁膜２を貫通して下地のＰ型シリコン基板１に到達するのを抑制すべく分離絶縁膜２の上方に酸化膜１８ｘを残すようにした結果、形成されたものである。
【００３６】
また、図３（ａ）に示すように、第３ポリシリコン１９のうち上記ソース配線３７は、相隣接する半導体記憶装置のソース拡散層１７同士を分離絶縁膜２をまたいで接続している。そして、分離絶縁膜２の上方を覆うように、酸化膜１８ｘ及び薄膜ポリシリコン４７が設けられている。
【００３７】
図３（ｂ）に示すように、上記制御ゲートの主ゲート部を構成する第２ポリシリコン７とその上のシリサイド化領域２８とにより、制御ゲート，つまり図１に示すワード線３５が構成されている。図２（ａ），（ｂ）及び図３（ｃ）に示すように、ドレイン拡散層１６に接続されている第３ポリシリコン１９及びその上のシリサイド化領域２８により、図１に示すドレインパッド３８が構成されている。
【００３８】
また、基板のほぼ全面を覆う層間絶縁膜２９と、層間絶縁膜２９を貫通してドレインパッド３８にコンタクトするタングステンプラグ３０と、タングステンプラグ３０に接続されるとともに層間絶縁膜２９の上に延びるアルミニウム合金膜３１とを備えている。そして、図３（ｃ）に示すように、タングステンプラグ３０のうちドレインパッド３８に接続される部分が図１に示すビットコンタクト３９であり、アルミニウム合金膜３１のうちメモリ領域Ｒmemoに存在している部分が図１に示すビット線４１である。そして、図２（ａ），（ｂ）に示す断面には現れていないが、層間絶縁膜２９を貫通してメモリ領域Ｒmemoの第２ポリシリコン７に到達するコンタクト部材が少なくとも１カ所に設けられており、このコンタクト部材を介してワード線３５に電圧を供給するように構成されている。
【００３９】
なお、図１に示すソース配線３７とワード線３５とは、図２（ａ）に示すように、第１サイドウォール１８とＴＥＯＳ膜８とによって、電気的に絶縁されている。また、ワード線３５と浮遊ゲート３４とは、図２（ａ）に示すように、容量絶縁膜５と酸化膜６によって容量カップリングされている。
【００４０】
次に、図２（ａ）を参照しながら、ＣＭＯＳ領域Ｒmos におけるＭＩＳトランジスタ等の構造について説明する。
【００４１】
図２（ａ）に示すように、ＣＭＯＳ領域Ｒmos において、シリコン基板１内には、低濃度の不純物がドープされたＬＤＤ領域２４と、高濃度の不純物がドープされたソース・ドレイン拡散層２７とが形成されている。そして、シリコン基板１の上におけるソース・ドレイン拡散層２７に挟まれる領域には、酸化シリコンからなるゲート酸化膜として機能する酸化膜６と、第２ポリシリコン７と、第２ポリシリコン７，ソース・ドレイン拡散層２７の上に形成されたシリサイド化領域２８とが設けられている。この第２ポリシリコン７及びシリサイド化領域２８とがＭＩＳゲート電極３６を構成している。
【００４２】
なお、図２（ａ）には示されていないが、各シリサイド化領域２８にコンタクトするタングステンプラグと、タングステンプラグに接続されるとともに層間絶縁膜２９の上に延びる配線として機能するアルミニウム合金膜とを備えている。また、図２（ａ）に示す断面には現れていないが、図１に示すコンタクト４０は、ソース・ドレイン拡散層２７上のシリサイド化領域２８や、ＭＩＳゲート電極３６のシリサイド化領域２８の上に設けられている。さらに、図２（ａ）の破線に示すように、メモリ領域Ｒmemoの制御ゲート電極として機能する第２ポリシリコン７の上のシリサイド化領域２８の上には、上層の配線とワード線との電気的接続を行なうためのワード線コンタクトが設けられている。
【００４３】
ここで、本実施形態に係る半導体装置では、ＣＭＯＳ領域Ｒmos におけるゲート電極として機能する第２ポリシリコン７の上には厚いＴＥＯＳ膜が存在していない。したがって、ＣＭＯＳ領域Ｒmos におけるゲート電極として機能する第２ポリシリコン７を形成する際のフォトリソグラフィー工程において、寸法シフトに起因するゲート長寸法の悪化を回避することができる。
【００４４】
また、制御ゲート及びゲート電極がポリサイド膜をパターニングして形成されたものではなく、第２ポリシリコン７をパターニングした後に、第２ポリシリコン７の上にシリサイド化領域２８が形成されている。このような構成を採ることにより、ＣＭＯＳ領域において、デュアルゲート構造を採用しても、Ｐ+ ポリシリコン領域とＮ+ ポリシリコン領域との境界におけるシリサイド層の分断や不十分なシリサイド化を回避しつつ、各ゲート電極の低抵抗化を図ることができるのである。しかも、図３（ｃ）に示すように、分離絶縁膜２に形成される堀下がり部５０が、分離絶縁膜２だけでなく酸化膜１８ｘをも貫通しているので、堀下がり部５０がシリコン基板１に到達するのを確実に防止することができ、メモリセルの素子分離特性を高く維持することができる。
【００４５】
次に、本実施形態における半導体装置の製造工程について、図４（ａ）〜図９（ｃ）を参照しながら説明する。まず、前半の工程について説明する。図４（ａ）〜（ｄ）及び図５（ａ）〜（ｃ）は、いずれも図１のIIa-IIa 線におけるメモリ領域Ｒmemo及びＣＭＯＳ領域Ｒmos の断面図である。
【００４６】
まず、図４（ａ）に示す工程で、Ｐ型のシリコン基板１に、トレンチ構造の分離絶縁膜２を形成した後、分離絶縁膜２によって囲まれる領域に、厚みが約１０ｎｍのトンネル酸化膜３を形成する。次いで、基板上に、厚みが２００〜３００ｎｍの第１ポリシリコン４と、シリコン酸化膜／シリコン窒化膜の積層膜であるＯＮ膜５とを順次堆積した後、ＯＮ膜５及び第１ポリシリコン４をパターニングして、メモリ領域ＲmemoのみにＯＮ膜５と浮遊ゲートとなる第１ポリシリコン４とを残す。さらに、熱処理を行なって、基板の全面上に酸化膜６を形成する。この酸化膜６は、ＣＭＯＳ領域Ｒmos においてはゲート絶縁膜として機能し、メモリ領域ＲmemoにおいてはＯＮ膜５とともに厚みが約２０ｎｍのＯＮＯ膜となって制御ゲート−浮遊ゲート間のカップリング容量として機能する。
【００４７】
なお、メモリ領域ＲmemoにおけるＯＮ膜５と共にカップリング容量として機能する酸化膜と、ＣＭＯＳ領域Ｒmos におけるゲート酸化膜として機能する酸化膜とは、個別に形成してもよい。
【００４８】
次に、図４（ｂ）に示す工程で、基板上に、厚みが約３００ｎｍの第２ポリシリコン７と、厚みが約１５０ｎｍのＴＥＯＳ膜８とを順次堆積する。そして、フォトリソグラフィーによるフォトレジストマスクの形成と、不純物のイオン注入とを行なって、第２ポリシリコン７のうち，ＣＭＯＳデバイスのＰチャネル型ＭＩＳトランジスタ形成領域にはＰ型不純物を、Ｎチャネル型トランジスタ形成領域にはＮ型不純物を、メモリ領域ＲmemoにはＮ型不純物を注入することにより、Ｐ+ ポリシリコン領域とＮ+ ポリシリコン領域とを形成しておく。
【００４９】
次に、図４（ｃ）に示す工程で、異方性エッチングにより、ＴＥＯＳ膜８，第２ポリシリコン７，酸化膜６，ＯＮ膜５及び第１ポリシリコン４をパターニングして、メモリセルゲートを形成する。この工程により、第１ポリシリコン４は図１に示す浮遊ゲート３４の形状になる。このメモリセルゲートのゲート長は約０．４μｍであり、メモリセルゲート間の間隔は約０．４μｍである。一方、ＣＭＯＳ領域Ｒmos においては、基板の全面上に第２ポリシリコン７及びＴＥＯＳ膜８が残されている。
【００５０】
次に、図４（ｄ）に示す工程で、ドライ酸化雰囲気で、メモリ領域Ｒmemoにおいて露出している第１ポリシリコン３と第２ポリシリコン７との側面を熱酸化することにより、メモリセルゲートの側面に厚みが約３０ｎｍの酸化膜９を形成する。この酸化膜９は、後述するイオン注入などの際の保護膜になっている。このとき、シリコン基板１のトンネル酸化膜３直下の部分も酸化されるが、シリコン単結晶の酸化レートはポリシリコンの酸化レートよりも数倍小さい。したがって、ソース・ドレイン形成用イオン注入の際に、この工程におけるメモリセルゲート間領域の酸化膜の厚みの増大によっては、注入エネルギーをそれほど増大させる必要はない。
【００５１】
次に、図５（ａ）に示す工程で、基板上に、メモリ領域Ｒmemoにおけるドレイン拡散層を形成しようとする領域の上を開口したフォトレジスト膜１０を形成し、フォトレジスト膜１０の上方から注入エネルギー４０ｋｅＶ，ドーズ量３×１０15／ｃｍ2 の条件でリン及びヒ素のイオン注入を行なって、シリコン基板１内に不純物領域１２を形成する。
【００５２】
次に、図５（ｂ）に示す工程で、基板上にメモリセル領域Ｒmemoにおけるソース拡散層を形成しようとする領域の上のみを開口したフォトレジスト膜１３を形成し、フォトレジスト膜１３の上方から注入エネルギー４０ｋｅＶ，ドーズ量２×１０14／ｃｍ2 の条件によるヒ素のイオン注入と、注入エネルギー３０ｋｅＶ，ドーズ量１〜３×１０13／ｃｍ2 の条件でボロンのイオン注入を行なって、シリコン基板１内に不純物領域１５を形成する。
【００５３】
このドレイン拡散層１６又はソース拡散層１７形成のためのイオン注入は、注入エネルギー２０〜５０ｋｅＶ，ドーズ量１×１０14〜６×１０15／ｃｍ2 の範囲であればよい。
【００５４】
次に、図５（ｃ）に示す工程で、不純物領域１２，１５に注入した不純物を活性化するための熱処理を行い、ドレイン拡散層１６，ソース拡散層１７をそれぞれ形成する。このとき、酸化膜９は、イオン注入によるトンネル酸化膜３とＯＮ膜５及び酸化膜６におけるダメージの発生を抑制している。また、酸化膜９は、活性化熱処理の際における第１ポリシリコン４と第２ポリシリコン７からの不純物の飛散を抑制している。
【００５５】
なお、図５（ｃ）に示す活性加熱処理工程は、別にＣＶＤなどの熱処理を行なう場合には省略してもよい。
【００５６】
次に、本発明の特徴的な部分である中間工程について説明する。図６（ａ１）〜図６（ａ３）及び図７（ｂ１）〜図７（ｂ３）は、図１のIIa-IIa 線におけるメモリ領域Ｒmemoの断面図、図６（ｂ１）〜図６（ｂ３）及び図７（ｂ１）〜図７（ｂ３）は図１のIIb-IIb線におけるメモリ領域Ｒmemoの断面図である。
【００５７】
図６（ａ１），（ｂ１）に示す工程で、ＣＶＤ法により、基板上に、カバレッジの良好なＴＥＯＳによって構成される酸化膜１８ｘを堆積した後、図６（ａ２），（ｂ２）に示す工程で、ＣＶＤ法により、酸化膜１８ｘの上に薄膜ポリシリコン４７を堆積する。
【００５８】
このとき、酸化膜１８ｘの厚みは以下の範囲であることが好ましい。まず、酸化膜１８ｘと分離絶縁膜２との合計厚みが、ＴＥＯＳ膜８の厚みよりも大きいことにより、後述する工程で分離絶縁膜２を貫通する堀下がり部が分離絶縁膜２を貫通するのを確実に防止することができる。また、酸化膜１８ｘの厚みがメモリセルゲート間の間隙の半分よりも小さいことが好ましい。酸化膜１８ｘの厚みがメモリセルゲート間の間隙の半分以上の場合には、メモリセルゲート間の領域が酸化膜１８ｘで埋められて、サイドウォール形成のための異方性エッチングの際に、メモリセルゲート間の酸化膜１８ｘが完全に除去されずにエッチング残りが発生するおそれがあるからである。
【００５９】
また、薄膜ポリシリコン４７に代えて、他の絶縁膜（例えばシリコン窒化膜）を堆積することができる。その場合にも、シリコン窒化膜をハードマスクとして下地の酸化膜をパターニングすることができるからである。
【００６０】
次に、図６（ａ３），（ｂ３）に示す工程で、基板上に、分離絶縁膜２の上を覆うフォトレジスト膜２０Ａを形成する。ただし、図６（ａ３）に示す断面においては、フォトレジスト膜２０Ａが開口されている。図１０（ａ）は、このときのフォトレジスト膜２０Ａが被覆する領域を示すための平面図である。
【００６１】
次に、図７（ａ１），（ｂ１）に示す工程で、フォトレジスト膜２０Ａをマスクとして用いて、薄膜ポリシリコン７のパターニングを行なって、分離絶縁膜２の上方にのみ薄膜ポリシリコン４７を残す。さらに、薄膜ポリシリコン４７をマスクとして、酸化膜１８ｘの異方性エッチングを行なうと、図７（ａ１）に示す断面においては酸化膜１８ｘのうちメモリセルゲートの側方を除く領域が除去されて、メモリセルゲートの側面上に、酸化膜９を挟んで第１サイドウォール１８が形成される。一方、図７（ｂ１）に示す断面においては、酸化膜１８ｘ及び薄膜ポリシリコン４７がそのまま残る。
【００６２】
次に、図７（ａ２），（ｂ２）に示す工程で、ＣＶＤ法により、基板上に、パッド形成用の第３ポリシリコン１９を堆積し、パッド形成領域を覆うフォトレジスト膜２０Ｂを形成する。このフォトレジスト膜２０Ｂは、ソース配線用のパッドとドレインコンタクト用のパッドを同時に形成するためのものである。
【００６３】
次に、図７（ａ３），（ｂ３）に示す工程で、フォトレジスト膜２０Ｂをマスクとして第３ポリシリコン１９をパターニングして、第３ポリシリコン１９のうちドレイン拡散層１６，ソース拡散層１７に接触するパッドとなる部分を残す。また、薄膜ポリシリコン４７も第３ポリシリコン１９と同時にパターニングされる。このとき、図示しないが、ＣＭＯＳ領域Ｒmos においては、第３ポリシリコン１９は完全に除去されている。
【００６４】
次に、後半の工程について説明する。図８（ａ）〜（ｃ）は、それぞれ順に、図１のIIa-IIa 線，IIb-IIb 線，IIIc-IIIc 線における断面図である。図９（ａ）〜（ｃ）は、それぞれ順に、図１のIIa-IIa 線，IIb-IIb 線，IIIc-IIIc 線における断面図である。
【００６５】
図８（ａ）〜（ｃ）に示す工程で、第３ポリシリコン１９をマスクにしてＴＥＯＳ膜８をエッチングして、第２ポリシリコン７のうち制御ゲート電極となっている部分の上面の中央部を露出させる。その時、図８（ａ）に示すように、ＣＭＯＳ領域Ｒmos において、ＴＥＯＳ膜８は完全に除去され、ＣＭＯＳデバイスのＭＩＳゲート電極となる第２ポリシリコン７の上面が露出する。一方、メモリ領域Ｒmemoにおいて、図７（ａ３），（ｂ３）に示す工程において第３ポリシリコン１９をパターニングしたときに、薄膜ポリシリコン４７も同時に除去されていることから、図８（ｂ），（ｃ）に示す断面では、酸化膜１８ｘのうち第３ポリシリコン１９によって覆われていない部分が除去される。その結果、分離絶縁膜２の一部が露出されて、堀下がり部５０が生じうるが、酸化膜１８ｘの存在により、堀下がり部５０の深さを低減することができ、ひいては、堀下がり部５０が分離絶縁膜２を貫通してシリコン基板１に達するのを回避することができる。つまり、ＴＥＯＳ膜８がエッチングされる間に、分離絶縁膜２の上方を覆っている酸化膜１８ｘがエッチングされる分だけ、堀下がり部５０の深さを低減できうるからである。
【００６６】
その後、図９（ａ）〜（ｃ）に示す工程で、ＣＭＯＳ領域Ｒmos において、第２ポリシリコン７のパターニングによるＭＩＳトランジスタのゲート電極の形成と、不純物のイオン注入によるＬＤＤ不純物拡散層２４の形成とを行なった後、基板上にサイドウォール用絶縁膜を堆積し、異方性エッチングを行なって、メモリ領域Ｒmemo及びＣＭＯＳ領域Ｒmos の双方に第２サイドウォール２５を形成する。つまり、ＣＭＯＳ領域Ｒmos におけるＭＩＳトランジスタのゲート電極の側面上と、メモリ領域Ｒmemoのドレインパッド３８及びソース配線３７の側面上とに第２サイドウォール２５を形成する。さらに、ＣＭＯＳ領域Ｒmos におけるソース・ドレイン拡散層２７の形成を行なった後、シリコン基板１，第２ポリシリコン７及び第３ポリシリコン１９のうち基板上に露出している表面部にシリサイド化領域２８を形成する。
【００６７】
その後の工程の図示は省略するが、層間絶縁膜２９と配線用コンタクトホールを形成した後、配線用コンタクトホールにタングステンプラグ３０を埋め込み、層間絶縁膜２９の上に、配線層となるアルミニウム合金膜３１を形成する。
【００６８】
なお、本実施形態においては、図６（ａ３），（ｂ３）に示す工程で、図１０（ａ）に示すように、フォトレジスト膜２０Ａによって、分離絶縁膜２のメモリセル拡散領域３２同士の間に位置する部分全体を覆うようにしたが、その結果、図３（ｂ）に示すように、ワード線３５のシリサイド化領域２８がＴＥＯＳ膜８によって分断される。そこで、図１０（ｂ）に示すように、分離絶縁膜２のうちドレイン拡散層１６同士の間に位置する部分のみを覆い、ワード線３５の幅方向の一部を開口するようにフォトレジスト膜２０Ｃを形成することにより、ワード線３５のシリサイド化領域２８が途中で分断されることがなくなり、ワード線３５の低抵抗性を維持することができる。また、図１０（ｂ）の破線に示すように、フォトレジスト膜２０Ｃにより分離絶縁膜２のうちドレイン拡散層の上に位置する部分だけでなくソース拡散層１７同士の間に位置する部分をも覆う場合でも、フォトレジスト膜２０Ｃのワード線３５の幅方向の一部が開口されていれば、ワード線３５の低抵抗性を維持することができる。
【００６９】
また、本実施形態においては、図７（ａ１），（ｂ１）に示す工程で、薄膜ポリシリコン４７をマスクとして酸化膜１８ｘを異方性エッチング法によりエッチングしたが、図６（ａ２），（ｂ２）に示す工程で、薄膜ポリシリコン４７を形成することなく、図６（ａ３），（ｂ３）に示すフォトレジスト膜２０Ａをマスクとする異方性エッチングにより、酸化膜１８ｘをパターニングしてもよい。その場合にも、図７（ａ１）に示すような第１サイドウォール１８を形成しつつ、図７（ｂ１）に示すような分離絶縁膜２の上方を覆う酸化膜１８ｘを残すことができる。この方法により、工程の簡略化を図ることができる。
【００７０】
なお、本実施形態においては、本発明をスタック型の浮遊ゲートを有する半導体記憶装置の製造方法に適用した例を説明したが、本実施形態をスプリット型の半導体記憶装置や、ＮＭＯＳ型の半導体記憶装置に適用してもよい。
【００７１】
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体記憶装置の製造方法について説明する。本実施形態においても、半導体記憶装置の平面構造は、図１に示すとおりである。また、本実施形態の製造工程においても、第１の実施形態における図４（ａ）〜図５（ｃ）に示す工程を行なうが、図６（ａ１），（ｂ１）〜図７（ａ３），（ｂ３）に示す工程は行なわずに、図１１（ａ）〜図１２（ｃ）に示す工程を行なう。図１１（ａ）〜（ｃ）は、それぞれ順に、図１のIIa-IIa 線，IIb-IIb 線，IIIc-IIIc 線における断面図である。図１２（ａ）〜（ｃ）は、それぞれ順に、図１のIIa-IIa 線，IIb-IIb 線，IIIc-IIIc 線における断面図である。
【００７２】
図１１（ａ）〜（ｃ）に示す工程で、第３ポリシリコン１９をマスクとする異方性エッチングにより、ＴＥＯＳ膜８をパターニングして、第２ポリシリコン７のうち第３ポリシリコン１９によって覆われていない部分の上面を露出させる。これにより第２ポリシリコン７の制御ゲート電極となっている部分も、両端部を除いて露出される。また、ＣＭＯＳ領域Ｒmos においては、第２ポリシリコン７の全面が露出される。このとき、図１１（ｂ），（ｃ）に示すように、分離絶縁膜２のうち第３ポリシリコン１８で覆われていない部分には深い堀下がり部５０が形成され、分離絶縁膜２の厚みが薄い場合には、堀下がり部５０がシリコン基板１まで到達する。
【００７３】
次に、図１２（ａ），（ｂ）に示す工程で、ＣＭＯＳ領域Ｒmos において、第２ポリシリコン７のパターニングによるＭＩＳトランジスタのゲート電極の形成と、不純物のイオン注入によるＬＤＤ不純物拡散層２４の形成とを行なった後、基板上にサイドウォール用絶縁膜２５ｘを堆積する。そして、図１２（ｂ）に示すように、堀下がり部５０の上方を覆うフォトレジスト膜２０Ｄを形成し、このフォトレジスト膜２０Ｄをマスクとする異方性エッチングを行なうことにより、メモリ領域Ｒmemo及びＣＭＯＳ領域Ｒmos の双方に第２サイドウォール２５を形成する。つまり、ＣＭＯＳ領域Ｒmos におけるＭＩＳトランジスタのゲート電極の側面上と、メモリ領域Ｒmemoのドレインパッド３８及びソース配線３７の側面上とに第２サイドウォール２５を形成する。このとき、図１２（ｂ），（ｃ）に示すように、堀下がり部５０はサイドウォール用絶縁膜２５ｘによって埋められている。つまり、堀下がり部５０が分離絶縁膜２を貫通してシリコン基板１に到達していても、その後サイドウォール用絶縁膜２５ｘによって堀下がり部５０が埋められるので、その後のシリサイド化工程で、シリコン基板１のうち堀下がり部５０の底面に露出している表面部がシリサイド化されるなどによって素子分離特性が悪化するのを確実に防止することができる。
【００７４】
その後の工程の図示は省略するが、層間絶縁膜２９と配線用コンタクトホールを形成した後、配線用コンタクトホールにタングステンプラグ３０を埋め込み、層間絶縁膜２９の上に、配線層となるアルミニウム合金膜３１を形成する。
【００７５】
したがって、本実施形態においても、上記第１の実施形態と同様に、ＣＭＯＳ領域においてデュアルゲート構造を採用しつつ、各ゲート電極の低抵抗化を図ることができる。加えて、本実施形態では、図１２（ａ）〜（ｃ）に示す工程において、堀下がり部５０はサイドウォール用絶縁膜２５ｘによって埋められているので、第２の実施形態よりもさらに確実に素子分離特性を高く維持することができる。
【００７６】
なお、本実施形態においては、本発明をスタック型の浮遊ゲートを有する半導体記憶装置の製造方法に適用した例を説明したが、本実施形態をスプリット型の半導体記憶装置や、ＮＭＯＳ型の半導体記憶装置に適用してもよい。
【００７７】
【発明の効果  】
本発明の第１の半導体装置の製造方法によれば、分離絶縁膜の上方を絶縁膜で覆ってから、パッド用導体膜を形成し、パッド用導体膜をパターニングしてから、上面保護膜を除去してワード線用ゲート電極を露出させるようにしたので、分離絶縁膜のうちパッド用導体膜で覆われていない部分が除去されて堀下がり部が形成されても、その深さを低減することができ、よって、メモリセル同士の素子分離特性の悪化を防止することができる。
【００７８】
本発明の第２の半導体装置の製造方法によれば、パッド用導体膜を形成し、パッド用導体膜をパターニングしてから、上面保護膜を除去してワード線用ゲート電極を露出させた後、分離絶縁膜のうちパッド用導体膜で覆われていない部分が除去されて形成される堀下がり部を絶縁膜で埋めるようにしたので、メモリセル同士の素子分離特性の悪化を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置におけるメモリ領域とＣＭＯＳ領域とにおける構造を示す平面図である。
【図２】（ａ），（ｂ）は、それぞれ図１に示すIIa-IIa 線，IIｂ-IIｂ 線における断面図である。
【図３】（ａ）〜（ｃ）は、それぞれ図１に示すIIIa-IIIa 線，IIIb-IIIb 線，IIIc-IIIc 線における断面図である。
【図４】（ａ）〜（ｄ）は、第１の実施形態における半導体装置の製造工程のうちメモリセルゲートの側面に熱酸化膜を形成するまでの工程を示す断面図である。
【図５】（ａ）〜（ｃ）は、第１の実施形態における半導体装置の製造工程のうちメモリ領域にソース，ドレイン拡散層を形成するまでの工程を示す断面図である。
【図６】（ａ１），（ｂ１）〜（ａ３），（ｂ３）は、第１の実施形態における半導体装置の製造工程のうち分離絶縁膜上を覆うフォトレジスト膜を形成するまでの工程を示す断面図である。
【図７】（ａ１），（ｂ１）〜（ａ３），（ｂ３）は、第１の実施形態における半導体装置の製造工程のうち第３ポリシリコンをパターニングするまでの工程を示す断面図である。
【図８】（ａ）〜（ｃ）は、第１の実施形態における半導体装置の製造工程のうちＴＥＯＳ膜をパターニングするまでの工程を示す断面図である。
【図９】（ａ）〜（ｃ）は、第１の実施形態における半導体装置の製造工程のうちシリサイド化領域を形成するまでの工程を示す断面図である。
【図１０】（ａ），（ｂ）は、第１の実施形態における分離絶縁膜を覆うフォトレジスト膜の形成状態と、変形例におけるフォトレジスト膜の形成状態とをそれぞれ示す平面図である。
【図１１】（ａ）〜（ｃ）は、第２の実施形態における半導体装置の製造工程のうち第３ポリシリコンをパターニングする工程を示す断面図である。
【図１２】（ａ）〜（ｃ）は、第２の実施形態における半導体装置の製造工程のうち第２サイドウォールを形成する工程を示す断面図である。
【図１３】従来の半導体装置の構造を示す断面図である。
【図１４】（ａ）〜（ｃ）は、従来の半導体装置の不具合を示すための断面図である。
【符号の説明】
１    シリコン基板
２    分離絶縁膜
３    トンネル酸化膜
４    第１ポリシリコン
５    ＯＮ膜
６    酸化膜
７    第２ポリシリコン
８    ＴＥＯＳ膜
９    酸化膜
１０  フォトレジスト膜
１２  不純物領域
１３  フォトレジスト膜
１５  不純物領域
１６  ドレイン拡散層
１７  ソース拡散層
１８  第１サイドウォール
１８ｘ  酸化膜
１９  第３ポリシリコン
２０  フォトレジスト膜
２４  ＬＤＤ不純物拡散層
２５  第２サイドウオール
２７  ソース・ドレイン拡散層
２８  シリサイド化領域
２９  層間絶縁膜
３０  タングステンプラグ
３１  アルミニウム合金膜
３２  メモリセル拡散領域
３３  ＭＩＳ拡散領域
３４  浮遊ゲート
３５  ワード線
３６  ＭＩＳゲート電極
３７  ソース線
３８  ドレインパッド
３９  ビットコンタクト
４０  コンタクト
４１  ビット線（アルミニウム）
４２  浮遊ゲート（第１ポリシリコン）
４３  容量絶縁膜
４４  制御ゲート（ポリサイド）
５０  堀下がり部
【図１】
0004071916.tif 000002
【図２】
0004071916.tif 000003
【図３】
0004071916.tif 000004
【図４】
0004071916.tif 000005
【図５】
0004071916.tif 000006
【図６】
0004071916.tif 000007
【図７】
0004071916.tif 000008
【図８】
0004071916.tif 000009
【図９】
0004071916.tif 000010
【図１０】
0004071916.tif 000011
【図１１】
0004071916.tif 000012
【図１２】
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【図１３】
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【図１４】
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