(57)【特許請求の範囲】
【請求項１】
ビデオ信号の同期成分に同期して第１の周波数で動作する第１の発振器と、複数の分周器段を含み第１、第２、および第３のタイミング信号をそれぞれ発生するカウンタと、を有する第１の位相ロックループと、
上記第１、第２、および第３のタイミング信号の中の上記第１のものに同期して上記第１の周波数よりも低い第２の周波数で動作する第２の発振器を有する第２の位相ロックループと、
上記第１と第２の発振器に結合されていて、上記第１の周波数を第１の動作モードの出力として選択し、第２の周波数を第２の動作モードの出力として選択し、上記第１の周波数も上記第２の周波数も第３の動作モードにおいて出力として選択しない制御手段と、
上記第２の発振器に結合された書込みクロック入力と、上記制御手段に結合された読出しクロック入力と、上記第２と第３のタイミング信号にそれぞれ結合された書込みリセット入力および読出しリセット入力と、を有する、上記ビデオ信号用の少なくとも１つのメモリと、
を具えたビデオ信号用回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ビデオ信号圧縮回路に関し、特に、通常のビデオ信号源から供給されたビデオ信号を、ワイドスクリーン形テレビジョン受像機において画像アスペクト比に起因する歪みを生じることなく表示するために高速化処理するのに用いられるビデオ信号圧縮回路に関する。
【０００２】
【発明の背景】
現在のワイドスクリーン形テレビジョン受像機には、１６：９という幅の広いフォーマット表示比を有する映像管が設けられているものがある。フォーマット表示比とは、画面(picture) の境界(border, boundary)に関連する一種のアスペクト比である。このワイドスクリーン形テレビジョン受像機においては、さらに別の回路を追加しないと、フォーマット表示比４：３の通常のビデオ信号は、水平方向に引伸ばされた画像(image) の形でそのワイドスクリーンに表示される。換言すれば、画像アスペクト比、即ち画面中の画像に関連した別の種類のアスペクト比は、歪みを受ける。
【０００３】
そのような画像アスペクト比に起因する歪みを防止するための１つの解決法は、水平偏向電流の振幅を減少させることである。しかし、この解決法を用いると、コンバーゼンス（電子ビームの集中）補償の問題およびその他の困難な問題が生じる。
【０００４】
そのような画像アスペクト比に起因する歪みを防止するための別の解決法は、ビデオ信号を時間的に圧縮することである。ビデオ信号の時間的圧縮は、各時点におけるビデオ信号の個々の値を或るサンプリング周波数でメモリに書込んで記憶して、そのサンプリング周波数よりも高い別の周波数でそのメモリから読出すことによって行われる。ディジタルメモリは、アナログメモリよりも安価で入手し易い。従って、ビデオ信号は最初にアナログ−ディジタル（Ａ／Ｄ）変換器でディジタル化される。但し、その場合、有効ビデオ情報のみを圧縮するようにしなければらない。一方、同期パルスは受入れたときの状態を維持していなければならない。そのような動作を行うには、例えばＦＩＦＯ（先入れ先出し）レジスタとして構成されたメモリを使用することができる。従来技術においては、このメモリは少なくともビデオメモリであった。上述のディジタルサンプルは、連続的にクロック制御してＦＩＦＯに書込むようにする。同期成分は通常の周波数で読出される。一方、有効ビデオ情報を読出す場合のクロック周波数は書込み時の周波数よりも高くする必要がある。クロック周波数を高くすると、ＦＩＦＯに書込んだサンプル数よりも多いサンプル数がＦＩＦＯから読出されることになる。この場合、そのクロックを或る所定期間停止すれば、出力サンプル数を入力サンプル数と等しくすることができる。ＦＩＦＯの出力は、ディジタル−アナログ（Ｄ／Ａ）変換器によってアナログ信号に変換される。
【０００５】
【発明が解決しようとする課題】
換言すると、ビデオ信号を水平方向に高速化して、その結果得られる４：３の画面（画像）が利用可能なワイドスクリーン全体の領域よりも小さな領域を占めるようにする。その４：３の画面をワイドスクリーンの左側に位置させると垂直の棒線(bar) が右側に出現し、その画面をワイドスクリーンの右側に位置させると垂直の棒線が左側に出現し、またその画面をワイドスクリーンの中央に位置させると垂直の棒線が左右両側に出現する。その垂直の棒線は、通常、有効ビデオ情報以外の非有効ビデオ情報で形成されていて、単純な均一の色またはパターンとして表示されることが多い。ビデオ信号高速化回路は、特に４：３の画面の水平方向の位置を制御しようとする場合には、複雑でコストが高くなる傾向がある。また、回路設計の仕方によっては、ビデオメモリ用のクロック信号として適正に同期化された適正なタイミングの書込みおよび読出しクロック信号を生成するのが困難になる場合もある。従って、構成が簡単で安価でありながら信頼性が高く精度の高い、また入手の容易な素子を用いて構成することができるビデオ信号高速化回路の実現が必要とされている。よって、本発明は、構成の簡単さ、低コスト性および高信頼性に対する要求を満たすビデオ信号高速化回路を実現しようとするものである。
【０００６】
【課題を解決するための手段】
本発明の構成は、複数の位相ロックループ（ＰＬＬ）を含む新規な回路と、ビデオライン１本の長さよりも短くてよい小さな容量のビデオメモリと、上記複数の位相ロックループの中の１つに含まれた１個のカウンタとを有し、このカウンタは上記ビデオメモリにおける書込みおよび読出しを制御するために必要な全てのタイミング信号を生成する働きをする。
【０００７】
本発明の構成に従うビデオ信号高速化回路は、構成の簡単さ、低コスト性および高信頼性に対する要求を満たすもので、ビデオ信号の同期成分に同期して第１の周波数で動作する第１の発振器と、複数のタイミング信号を発生するカウンタとを有する第１の位相ロックループ（ＰＬＬ）と、複数のタイミング信号の中の第１の信号に同期して上記第１の周波数よりも低い第２の周波数で動作する第２の発振器を有する第２の位相ロックループと、第１と第２の発振器に結合されていて第１と第２の周波数の中の一方を出力として選択するスイッチ手段と、ビデオ信号用の少なくとも１つのビデオメモリと、スイッチ手段を動作させる制御手段とを具えている。その少なくとも１つのビデオメモリは、第２の発振器に結合された書込みクロック入力端子と、スイッチ手段に結合された読出しクロック入力端子と、複数のタイミング信号の中の第２の信号に結合される書込みリセット入力制御端子と、複数のタイミング信号の中の第３の信号に結合される読出しリセット入力制御端子とを具えている。
【０００８】
少なくとも１つのアナログ−ディジタル（Ａ／Ｄ）変換器は、ビデオ信号を受け取るアナログデータ入力と、少なくとも１つのビデオメモリに結合されたディジタルデータ出力と、第２の発振器に結合された第１のクロック入力端子と、複数のタイミング信号の中の第４の信号に結合されるクランプ信号入力端子とを有する。
【０００９】
少なくとも１つのディジタル−アナログ（Ｄ／Ａ）変換器は、少なくとも１つのビデオメモリに結合されたディジタルデータ入力と、アナログデータ出力と、スイッチ手段に結合された第２のクロック入力端子とを有する。
【００１０】
復号器（デコーダ）は、カウンタに結合された入力、読出しリセット信号を発生する出力、およびクランプ信号を発生する出力を有する。
【００１１】
本発明の別の構成に従うビデオ信号高速化回路は、構成の簡単さ、低コスト性および高信頼性に対する要求を満たすもので、ビデオ信号から同期成分を分離する手段と、ｎを整数とし、同期成分の周波数をｆＨとしたときに、この同期成分に同期して周波数ｎｆＨで動作する第１の発振器を有する第１の位相ロックループと、ｍをｎよりも小さい整数としたときに、上記第１の位相ロックループの出力に同期して周波数ｍｆＨで動作する第２の発振器を有する第２の位相ロックループと、第１と第２の位相ロックループに結合されていて、入力制御信号に応動する制御手段と、上記ビデオメモリ制御信号を受入れるように結合された少なくとも１つのビデオメモリとを具えている。その第１の位相ロックループ、第２の位相ロックループおよび制御手段の各々は、複数のビデオメモリ制御信号の中の少なくとも１つを発生するものである。そのビデオ信号は、その同期成分に同期して周波数ｍｆＨでビデオメモリに書込まれ、同期成分に同期して制御手段により選択された周波数ｎｆＨおよびｍｆＨの中の一方の周波数で読出され、周波数ｎｆＨが選択された場合にはｎ／ｍの係数で高速化される。
【００１２】
第１の位相ロックループは、その中に第１の分割器と第１の位相検出器とを具え、また第２の位相ロックループは、その中に第２の分割器と第２の位相検出器とを具えた構成とすることができる。第１の位相検出器の中の第１の分割器は複数のタイミング信号を発生する複数の段を有する。ａおよびｂを整数とし、ａ×ｂ＝ｎとしたときに、複数のタイミング信号の中の第１の信号は周波数（ｎ／ａ）ｆH を有し、複数のタイミング信号の中の第２の信号は周波数（ｎ／（ａ×ｂ））ｆH を有する。その第１の位相ロックループの中の第１の位相検出器は、ビデオ信号の同期成分に応動し、また複数のタイミング信号の中の周波数（ｎ／（ａ×ｂ））ｆH の第２の信号に応動する。ｃを整数とし、（ｍ／ｃ）＝（ｎ／ａ）としたときに、第２の位相ロックループ中の第２の分割器は出力周波数（ｍ／ｃ）ｆH を有する。第２の位相ロックループの中の第２の位相検出器は、複数のタイミング信号の中の周波数（ｎ／ａ）ｆH の第１の信号に応動し、また第２の分割器に応動する。
【００１３】
制御手段は、タイミング信号用の復号器とスイッチ手段とを具えた構成とすることができる。そのスイッチ手段には、周波数ｎｆH が選択される第１の動作モードと、周波数ｍｆH が選択される第２の動作モードと、周波数ｎｆH とｍｆHのいずれも選択されない第３の動作モードとが存在する。第３のモードを用いることにより、４：３の画面（画像）の水平方向の表示位置を制御することができる。
【００１４】
ビデオメモリは、ディジタルのＦＩＦＯビデオメモリで構成することができる。従って、ビデオ信号高速化回路は、ビデオメモリに書込む前にビデオ信号をディジタル化し、同期成分に同期して周波数ｍｆＨでクロック制御される少なくとも１つのアナログ−ディジタル変換器と、同期成分に同期してスイッチ手段によって選択された周波数ｎｆＨとｍｆＨの中の一方の周波数でクロック制御され、ビデオメモリから読出されたビデオデータを処理する少なくとも１つのディジタル−アナログ変換器とをさらに具えるように構成することができる。
【００１５】
本発明の好ましい実施態様においては、第１の位相ロックループの発振器は１８ＭＨｚで動作し、第２の位相ロックループの発振器は１３．５ＭＨｚで動作する。その実施態様においては、ｎ＝１１５２、ｍ＝８６４、ａ＝４、ｂ＝２８８、およびｃ＝３である。従って、（ｎ／ｍ）＝（４／３）、および（ｎ／ａ）＝（ｍ／ｃ）＝２８８となる。
【００１６】
入力制御信号は、直接使用者が発生させる簡単な命令（コマンド）であってもよい。また、別の形として、この入力制御信号は、自動検出回路が単独で入力ビデオ信号のフォーマット表示比を識別して発生する信号であってもよく、または自動検出回路とマイクロプロセッサとが協働してフォーマット表示比を識別して発生する信号であってもよい。そのマイクロプロセッサは、ビデオ表示の他の特徴を制御する、例えば４：３の画面表示の位置および多画面表示の位置を制御するものであってもよい。
【００１７】
本発明のさらに別の構成に従えば、第１の位相ロックループは、ビデオ信号を高速化するための読出しクロック信号を発生するもので、入力ビデオ信号の同期成分に直接的に同期化される。また、第２の位相ロックループは、全ての条件（環境）における書込み制御クロック信号と、ビデオ信号高速化を行いたくない場合の読出しクロック信号とを発生するもので、第１の位相ロックループにより発生された中間的タイミング信号によって入力ビデオ信号の同期成分に間接的に同期化される。そのスイッチの切換え動作は、動作モード間でのモード切換え（移行）を円滑に行うために入力ビデオ信号の同期成分に同期して行われる。
特許請求の範囲に記載された事項と実施例との対応関係を、図面で使われている参照符号で示すと次の通りである。
（請求項１）  ビデオ信号（ＶＩＤＥＯ  ＩＮ）の同期成分（ＨＳＹＮＣ）に同期して第１の周波数（ｎｆＨ）で動作する第１の発振器（１６）と、複数の分周器段を含み第１（（ｎ／４）ｆＨ）、第２（ＷＲＥＳ）、および第３の（ＲＲＥＳ）タイミング信号をそれぞれ発生するカウンタ（１８）と、を有する第１の位相ロックループ（１４）と、
上記第１、第２、および第３のタイミング信号の中の上記第１のものに同期して上記第１の周波数よりも低い第２の周波数（ｍｆＨ）で動作する第２の発振器（３２）を有する第２の位相ロックループ（３０）と、
上記第１（１６）と第２（３２）の発振器に結合されていて、上記第１の周波数を第１の動作モードの出力として選択し(ＲＣＬＫ：スイッチ４６は、端子４８と端子５４を結合させる）、第２の周波数を第２の動作モードの出力として選択し（ＲＣＬＫ：スイッチ４６は、端子５２と端子５４を結合させる）、上記第１の周波数も上記第２の周波数も第３の動作モードにおいて出力として選択（ＲＣＬＫ：スイッチ４６は、端子５０と端子５４を結合させる）しない制御手段(４２)と、
上記第２の発振器（３２）に結合された書込みクロック入力（ＷＣＬＫ）と、上記制御手段（４２）に結合された読出しクロック入力（ＲＣＬＫ）と、上記第２（ＷＲＥＳ）と第３（ＲＲＥＳ）のタイミング信号にそれぞれ結合された書込みリセット入力と、を有する、上記ビデオ信号用の少なくとも１つのメモリ（７８）と、
を具えたビデオ信号用回路。
【００１８】
【発明の実施の形態】
フォーマット表示比１６：９を有するワイドスクリーン上にフォーマット表示比４：３のビデオ信号源から供給されたビデオ信号を表示するためには、４：３のビデオ信号高速化に対応して時間的圧縮比４：３で有効ビデオ情報を圧縮する必要がある。そのためには、書込みクロック周波数と読出しクロック周波数の比率を３：４にする必要がある。入来するビデオ信号のサンプリング周波数として１３．５ＭＨｚを選択した場合は、ビデオサンプルを読出すための他方の周波数は１８ＭＨｚとしなければならない。これらの周波数の各クロック発生器は、高速化されている入力ビデオ信号の水平周波数にロックさせなければならない。
【００１９】
入力ビデオ信号の水平同期成分にロックされた１８ＭＨｚのクロック用の第１のＰＬＬ（位相ロックループ）と、１８ＭＨｚのクロックにロックされた１３．５ＭＨｚのクロック用の第２のＰＬＬとを用いると非常に有利であることが分かった。そのような有利な構成のＰＬＬを具える制御論理回路１０が図１にブロック図形式で示されている。制御論理回路１０は、ビデオ信号高速化を行うための、アナログ−ディジタル（Ａ／Ｄ）変換器、ビデオメモリおよびディジタル−アナログ（Ｄ／Ａ）変換器を制御するために必要な全ての信号を発生する。
【００２０】
入力ビデオ信号（ＶＩＤＥＯ  ＩＮ）は水平同期信号分離器１２に供給される。その水平同期成分は、所定の周波数ｆH を有し、第１のＰＬＬ１４に入力される。第１と第２のＰＬＬは図４にも示されており、図４には各動作周波数とこの周波数から取出される各タイミング信号とが周波数ｆH の倍数の形で表されている。ｆH の同期成分は、第１の位相検出器（Φ１）２４の一方の入力である。ＰＬＬ１４は、公称の周波数１８ＭＨｚを有する電圧制御発振器（ＶＣＯ）１６を具えている。この公称の周波数はｎｆH と表すことができる。ここでは、ｎ＝１１５２である。発振器１６の周波数ｎｆH の出力は、第１と第２の組の分割（分周）器段２０および２２を有する１１ビットカウンタ１８に入力される。第１の組の分割器段２０は周波数ｎｆH の信号を係数ａで分割（分周）し、即ち周波数（ｎ／ａ）ｆH の信号を発生する。第２の組の分割器段２２は、周波数（ｎ／ａ）ｆH の信号を係数ｂで分割し、即ち周波数（ｎ／（ａ×ｂ））ｆH の信号を発生する。第１の組の分割器段２０の出力は１１ビットカウンタの下位２ビットを表す。例示した実施態様において、係数ａ＝４である。第２の組の分割器段２２の出力は１１ビットカウンタの上位９ビットを表す。例示された実施態様において、係数ｂ＝２８８である。従って、例示された実施態様において、ａ×ｂ＝４×２８８＝１１５２となる。ａ×ｂ＝ｎであるので、（ｎ／（ａ×ｂ））ｆH ＝ｆH となる。従って、カウンタ１８の出力は、位相検出器２４の他方の入力となって、その適正なタイミング調整が行われる。位相検出器２４の出力は、低域通過フィルタ（ＬＰＦ）２６で積分され、発振器１６に周波数制御電圧を供給する。
【００２１】
上述の周波数（ｎ／ａ）ｆH の信号は、第２のＰＬＬ３０に入力される。具体的には、周波数（ｎ／ａ）ｆH の信号は、第２の位相検出器（Φ２）３６の一方の入力となる。ＰＬＬ３０は、公称の周波数１３．５ＭＨｚの電圧制御発振器（ＶＣＯ）３２を有する。この周波数はｍｆH として表すことができる。ここではｍ＝８６４である。発振器１６の周波数ｍｆH の出力は、カウンタ３４に入力される。カウンタ３４は、周波数ｍｆH の信号を係数ｃで分割（分周）し、即ち周波数（ｍ／ｃ）ｆH の信号を発生する。例示された実施態様において、係数ｃ＝３である。ｍ／ｃ＝ｎ／ａ＝２８８なので、カウンタ３４の出力は、位相検出器３６の他方の入力となって、その適正なタイミング調整が行われる。位相検出器３６の出力信号は、低域通過フィルタ（ＬＰＦ）３８で積分され、発振器３２に周波数制御電圧を供給する。
【００２２】
制御手段４２は復号器４４およびスイッチ４６を含んで成る。復号器４４はＰＬＬ１４の中のカウンタ１８の各分割段の出力に応動する。また、復号器４４は、制御信号源５８からの入力制御信号に応動する。制御信号源５８は、接地点とプルアップ抵抗６０の間に直列に結合された簡単なスイッチとして例示されている。また、抵抗６０は電圧源＋Ｖに結合されている。入力制御信号は、直接使用者によって発せられる簡単な命令であってもよい。この場合、制御信号源５８は遠隔制御用のボタンを表す。この構成に代えて、制御信号源５８は、入力ビデオ信号のフォーマット表示比を単独で識別する自動検出回路であってもよく、またはマイクロプロセッサと協働してフォーマット表示比を識別する自動検出回路であってもよい。そのマイクロプロセッサは、ビデオ表示の他の特徴を制御する、例えば４：３の画面表示の位置および多画面表示の位置を制御するものであってもよい。
【００２３】
スイッチ４６は３つの入力および１つの出力を有する。入力端子４８は発振器１６の１８ＭＨｚの出力に結合され、入力端子５２は発振器３２の１３．５ＭＨｚの出力に結合され、入力端子５０は完全に無信号の開放状態になっている。復号器４４はスイッチ制御信号４５を発生し、スイッチ制御信号４５は３つの入力の中のいずれの入力を出力端子５４に結合させるかを決定する。スイッチ４６には次の３つの動作モード、即ち、周波数ｎｆH （１８ＭＨｚ）が出力として選択される第１の動作モードと、周波数ｍｆH （１３．５ＭＨｚ）が出力として選択される第２の動作モードと、出力として周波数ｎｆH とｍｆH のいずれも選択されず、実際にいかなる信号も出力として選択されることのない第３の動作モードとが存在する。
【００２４】
ビデオメモリ用の書込みリセット信号および読出しリセット信号、アナログ−ディジタル変換器用のクランプ信号、および第２のＰＬＬ用の同期信号を含めて、ビデオ信号高速化動作を制御するのに必要な全てのタイミング信号を、カウンタ１８によって供給する構成にすると、特に有利である。
【００２５】
図３にブロック図形式で示されたビデオプロセッサ７０は、制御論理回路１０が発生した制御信号およびクロック／タイミング信号に応動する。入力ビデオ信号はＲＧＢの形式で例示されている。Ｒ、ＧおよびＢ信号（Ｒ  ＩＮ、Ｇ  ＩＮおよびＢ  ＩＮとして示されている）は、それぞれアナログ−ディジタル変換器７２、７４および７６に入力される。同期成分は、制御論理回路１０にも入力されるＧ  ＩＮ信号中に存在する。アナログ−ディジタル変換器Ａ／Ｄ７２、７４および７６の各出力は、それぞれＦＩＦＯビデオメモリ７８、８０および８２に入力される。ビデオメモリ７８、８０および８２の容量は完全な１ビデオライン分の長さのビデオ信号のデータ量よりも少なくてよい。例えば、４：３の画面が１６：９のワイドスクリーン形表示器の中央に表示される実施態様においては、メモリが与える遅延量は、その４：３の画面の左側を、ワイドスクリーン形式のビデオ情報の１ラインの長さの約２／１６（ビデオ画面の縦の長さの約２／９）の長さ分だけ表示装置（ワイドスクリーン）の左側端辺から右側端辺の方向に移動させるのに充分な遅延量だけあればよい。その遅延量は、メモリに対するデータの書込み開始時点から読出し開始時点までの間の所定時間に対応する。ビデオメモリ７８、８０および８２の各出力は、それぞれディジタル−アナログ変換器Ｄ／Ａ８４、８６および８８に入力される。ディジタル−アナログ変換器Ｄ／Ａ８４、８６および８８の各出力が、それぞれＲ  ＯＵＴ、Ｇ  ＯＵＴおよびＢ  ＯＵＴとして示されているＲ、Ｇ、Ｂ出力信号となる。
【００２６】
但し、アナログ−ディジタル変換器のアナログ入力およびディジタル−アナログ変換器のアナログ出力に接続される適当なフィルタは、図を簡明にするために図示が省略されている。
【００２７】
上述の構成に代えて、輝度成分Ｙ、クロミナンス成分ＵおよびＶの信号を用い、クロミナンス成分ＵおよびＶを同じビデオメモリ中で多重化すれば、素子の数が節減できる。
【００２８】
アナログ−ディジタル変換器７２、７４および７６用のサンプリングクロックは、ビデオメモリ７８、８０および８２用の書込みクロック（ＷＣＬＫ）と同じ信号である。ディジタル−アナログ変換器８４、８６および８８用のサンプリングクロックは、ビデオメモリ７８、８０および８２用の読出しクロック（ＲＣＬＫ）と同じ信号である。
【００２９】
書込みクロック信号ＷＣＬＫは、周波数１３．５ＭＨｚの発振器３２の出力である。読出しクロックＲＣＬＫはスイッチ４６の出力である。そのスイッチ４６の出力は、１８ＭＨｚの発振器１６の出力、１３．５ＭＨｚの発振器３２の出力、または完全な無信号である。
【００３０】
図２のａ〜ｇは、論理回路１０の全ての出力波形のタイミングを、図２のａのＨＳＹＮＣとして示された水平同期成分およびカウンタ１８の計数値とともに例示している。全ての信号は、カウンタ１８の第１および第２の組の分割器２０および２２の出力に基づいて生成され供給されている。前述したように、その第１および第２の組の分割器２０および２２はそれぞれ１１ビットカウンタの下位ビットおよび上位ビットを表している。カウンタ１８は、図２のｃのＣＯＵＮＴ（計数値）として示されているように（ＣＯＵＮＴの値は図２の下に示されている）、０から９７１まで、および１０２４から１２０３までを計数する。ＣＯＵＮＴの値はＨＳＹＮＣの開始点においては１０２４である。図２のｂに示されている信号ＣＬＭＰは、アナログ−ディジタル変換器によってビデオ入力信号を接地レベルにクランプするのに用いられ、ＣＯＵＮＴの値が１０２８と１０８８の間にある期間において活動状態（高レベル）となる。
【００３１】
ＦＩＦＯとして用いられるビデオメモリ７８、８０および８２は、連続する（一連の）複数のメモリ位置で構成されている。２つのアドレスポインタは、その一方が書込み位置を指示し、その他方が読出し位置を指示するものであり、それぞれ各別のクロック信号によって増分変化され各別のリセット信号によってリセットされる。書込みクロックＷＣＬＫは、発振器３２から直接入来する１３．５ＭＨｚのクロックである。書込みクロックＷＣＬＫは、非圧縮モードおよび圧縮モードの両方の期間において同じ状態を維持する。カウンタの最上位ビットは、書込みリセット信号ＷＲＥＳとして割当てられ、そのＷＲＥＳが図２のｄに示されている。ＷＲＥＳは次の２つの機能
（目的）を有する。ＷＲＥＳの立上がり端縁は、位相比較のために用いられ、ＨＳＹＮＣの先端と一致する。ＷＲＥＳの立下がり端縁は、各ビデオ情報のビデオ情報開始点においてビデオメモリの書込みアドレスポインタをリセットする。このリセットはＣＯＵＮＴの値が０（ゼロ）のときに生じる。１ラインのビデオ情報の最後のビデオサンプルは、ＣＯＵＮＴの値が９４７のときにビデオメモリに書込まれる。
【００３２】
ビデオ信号を圧縮する場合は、図２のｇに示されているように、連続する複数のメモリ位置が１８ＭＨｚの読出しクロック（ＲＣＬＫ）で読出される。この読出し動作はＣＯＵＮＴの値が２３６から９４７までの期間に生じる。最後のメモリ位置は、最後のビデオサンプルが書込まれた直後に読出される。従って、メモリ読出しはメモリ書込みよりも先に開始することができない。ビデオ信号の圧縮モードにおいては、クロックは所定時間だけ停止して、各ラインのビデオ情報について書込まれたサンプル数よりも多いサンプル数が読出されるのを防止する。読出しクロックＲＣＬＫがメモリ書込み期間の前後において互いに等しい期間だけ停止する場合には、その結果得られる４：３の画面は水平同期パルスの間の中央に位置し、その結果、４：３の画面はテレビジョン受像機のワイドスクリーンの中央に現れる。同期期間およびブランキング期間を含むビデオ信号の残りの部分は、１３．５ＭＨｚの読出しクロックＲＣＬＫで読出される。圧縮ビデオ情報の開始時点において、読出しポインタはリセットされる。従って、図２のｆに示されている読出しリセット信号ＲＲＥＳは、ＣＯＵＮＴの値が２３６になった後で低レベルに遷移する。また、読出しリセット信号ＲＲＥＳはＣＯＵＮＴの値が９４７になった後でビデオ情報の後端において高レベルに遷移する。このようにして、読出しリセット信号ＲＲＥＳはブランキング信号として用いることもできる。
【００３３】
非圧縮動作の期間中は、読出しクロックＲＣＬＫは連続的に１３．５ＭＨｚである。同期成分は圧縮動作の期間においても同じタイミングを有する。非圧縮モードにおいては、図２のｅに示されているように、読出しリセット信号ＲＲＥＳはＣＯＵＮＴの値が１１６のときに低レベルに遷移し、ＣＯＵＮＴの値が１１１７のときに高レベルに遷移する。その結果、水平同期成分は入来する信号ＨＳＹＮＣに対して位相が遅延する。表示のための水平同期信号がディジタル−アナログ変換器の出力から取出される場合には、その出力をそのまま処理すればよく、さらに別の処理を加える必要はない。
【００３４】
スイッチ４６によって正規のモードから圧縮モードへの切換えが行われる。そのスイッチの切換え動作は、動作モード間でのモード切換えを円滑に行うために水平同期成分に同期して行われる。
【００３５】
本明細書において説明したビデオ信号圧縮回路は、比較的安価で市販されている汎用の集積回路を用いて構成することができ、そのような集積回路を用いることによって外付けされる個別の素子の必要数を最小限に抑えることができる。同期信号分離器１２は、産業用の型式ＥＬ４５８３を用いて構成することができる。第１の位相検出器２４および１８ＭＨｚの発振器１６は、産業用の型式ＥＬ４５８４を用いて構成することができる。第２の位相検出器３６および１３．５ＭＨｚの発振器３２は、産業用の型式７４ＨＣＴ４０４６を用いて構成することができる。カウンタ１８、分割器３４、復号器４４およびスイッチ４６は、産業用の型式ＥＭＰ５０１６等のプログラム可能な論理回路装置を用いて構成することができる。各アナログ−ディジタル変換器は産業用の型式ＢＴ２０８を用いて構成することができる。各ビデオメモリは産業用の型式ＨＭ６３０２１を用いて構成することができる。また、ディジタル−アナログ変換器は産業用の型式ＢＴ１０１等のトリプルコンバータ(triple converter)を用いて構成することができる。
【００３６】
【発明の効果】
本発明によると、１６：９のアスペクト比を有する受像管に、４：３のアスペクト比の画像を歪みなく表示することができる。また、偏向回路に何らの乱れを与えることなく、圧縮を止めることができる。さらに、構成の簡単さ、低コスト性および高信頼性に対する要求を満たすビデオ信号高速化回路が実現できる。
【図面の簡単な説明】
【図１】図１は、本発明の構成に従ったビデオ信号高速化回路用の制御論理回路のブロック図である。
【図２】図２のａ〜ｇは、図１の制御論理回路の動作を説明するために用いられる波形図である。
【図３】図３は、図１に示された制御論理回路によって制御されるビデオ信号処理回路のブロック図である。
【図４】図４は、図１に示されたＰＬＬの動作を説明するために用いられるブロック図である。
【符号の説明】
１４  ＰＬＬ
１６  発振器
１８  カウンタ
３０  ＰＬＬ
３２  発振器
４２  制御手段
４６  スイッチ
ＶＩＤＥＯ  ＩＮ  入力ビデオ信号
ＷＲＥＳ  書込みリセット信号（第２のタイミング信号）
ＲＲＥＳ  読出しリセット信号（第３のタイミング信号）
ＲＣＬＫ  読出しクロック
ＣＬＭＰ  クランプ信号（第４のタイミング信号）
【図１】
0004117580.tif 000002
【図２】
0004117580.tif 000003
【図３】
0004117580.tif 000004
【図４】
0004117580.tif 000005