(57)【特許請求の範囲】
【請求項１】
基板上に形成されたＢＰＳＧ膜からなる絶縁層内に、一番低いところにシリコンナイトライド膜からなるキャップ層を上部にもつ第１の導電層を、中間の高さにシリコンナイトライド膜又はシリコンオキシナイトライド膜からなる反射防止層を上部にもつ第２の導電層を、一番高いところでキャパシタに接続する第３の導電層を、少なくともマルチレベルに形成した半導体装置構造の前記絶縁層をエッチングして少なくとも前記各導電層を露出させるコンタクトホールを形成するコンタクトホール形成方法において、
前記キャップ層及び前記反射防止層に到達するホールを、Ｎ２、ＣＯ、Ａｒ、Ｃ４Ｆ８、ＣＨ３Ｆ、Ｏ２を含んだエッチング剤によるプラズマエッチングで形成する第１のエッチング工程と、
前記キャップ層及び前記反射防止層を貫通して前記第１及び第２の導電層へ到達するとともに前記第３の導電層に到達するコンタクトホールを、Ｎ２、ＣＯ、Ａｒ、Ｃ４Ｆ８、ＣＨ３Ｆ、Ｏ２を含んだエッチング剤によるプラズマエッチングで形成する第２のエッチング工程と、を実施するにあたり、
前記第１のエッチング工程は、０＜Ｎ２≦２０、０＜ＣＯ≦２００、１００≦Ａｒ≦６００、８≦Ｃ４Ｆ８≦４０、１≦ＣＨ３Ｆ≦７、０＜Ｏ２≦２０sccmの各流量で且つＣ４Ｆ８／ＣＨ３Ｆ／Ｏ２の流量比を６：１：３として実行し、
前記第２のエッチング工程は、Ｃ４Ｆ８／ＣＨ３Ｆ／Ｏ２の流量比を６：２：３として実行する
ことを特徴とするコンタクトホール形成方法。
【請求項２】
前記第２のエッチング工程で、０＜Ｎ２≦２０、０＜ＣＯ≦２００、１００≦Ａｒ≦６００、８≦Ｃ４Ｆ８≦４０、３≦ＣＨ３Ｆ≦１４、０＜Ｏ２≦２０sccmの各流量とする請求項１記載のコンタクトホール形成方法。
【請求項３】
第１及び第２の導電層がシリサイドである請求項１又は２に記載のコンタクトホール形成方法。
【請求項４】
第１及び第２の導電層がタングステンシリサイドである請求項３記載のコンタクトホール形成方法。
【請求項５】
第１のエッチング工程を１０００〜２０００ワットの範囲の電力で実行する請求項１〜４のいずれか１項に記載のコンタクトホール形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスの製造方法に関し、より具体的には、製造工程におけるマルチレベルコンタクトの形成方法に関する。
【０００２】
【従来の技術】
半導体業界ではデバイス面積の縮小が最重要課題の一つであるが、ＵＬＳＩデバイス時代の到来でメモリデバイスのメモリセルサイズが縮小された結果、メモリセル１個に利用可能な面積は非常に小さくなっている。ＤＲＡＭなどのダイナミックセルの製造には、トランジスタ、キャパシタ、そして周辺回路とのコンタクト形成過程が含まれるが、スタック形キャパシタとした場合の段差はＵＬＳＩ製品にとって非常に大きいため、周辺回路との接続にマルチレベルコンタクトが広く採用されている。
【０００３】
また、ＵＬＳＩ製品ではセルフアライメント式コンタクトを使用するのが通例であるが、セルフアライメント式コンタクト技術を使用する必要がなければ、ゲート電極のスペーサ及びキャップをＴＥＯＳ酸化物で形成することが可能である。
【０００４】
図１には、深さの違うマルチレベルとした複数のコンタクトホール１８の様子を示している。
【０００５】
シリコン基板９が半導体デバイスの基礎を提供しており、この上にトランジスタやキャパシタなどの各素子が形成されている。一番高いところに第３の導電層としてのプレートポリ層１０が形成され、キャパシタ１１と接続されている。また、中間の高さにビットライン１３が形成されており、このビットライン１３は、第２の導電層としてのタングステンシリサイド層１３ａ及びポリシリコン層１３ｂから構成されている。さらに、一番低いところにワードライン１７が形成されており、このワードライン１７は、オキサイドキャップ層１７ａ、オキサイドスペーサ１７ｂ、第３の導電層としてのタングステンシリサイド層１７ｃ及びポリシリコン層１７ｄから構成されている。
【０００６】
これら高さの違うマルチレベルに形成された各導電層に対しては、現像したフォトレジスト層２０をマスクとしてＢＰＳＧ層１９をエッチングすることにより、マルチレベルコンタクトホール１８が形成される。その際、デバイスの集積度が高くなければ、セルフアライメント式コンタクト及び反射防止層の使用は不要であるから、この場合のマルチレベルコンタクトホールは、フッ素含有ガスをエッチング剤として使用するエッチング工程で形成することができる。
【０００７】
より集積度の高いＵＬＳＩ製品の場合、セル密度が高くなるため、反射防止層を使用して光近接効果を改善しなければならない。また加えて、微小寸法精度を高めるため、セルフアライメント式コンタクト技術が使用される。無機反射防止層は通常、シリコンナイトライド（Ｓｉ３Ｎ４）やシリコンオキシナイトライド（ＳｉＯＮ）から形成される。また、セルフアラインのため、ゲート電極のスペーサ及びキャップ層の材料がシリコンナイトライド（Ｓｉ３Ｎ４）となる。
【０００８】
図２に、シリコン基板２９を基礎としたＵＬＳＩデバイスを示す。この場合、キャパシタ３１に接続されるプレートポリ層３０は同じであるが、ビットライン３３は、タングステンシリサイド層３３ａ、ポリシリコン層３３ｂ、そして反射防止層のシリコンオキシナイトライド層３３ｃから構成され、ワードライン３７は、シリコンナイトライドキャップ層３７ａ、シリコンナイトライドスペーサ３７ｂ、タングステンシリサイド層３７ｃ及びポリシリコン層３７ｄから構成される。ビットライン３３を構成するタングステンシリサイド層３３ａの上のシリコンオキシナイトライド層３３ｃ（Ｓｉ３Ｎ４層でも可）は、反射防止層又はエッチングハードマスクとして使用される。
【０００９】
【発明が解決しようとする課題】
フォトレジスト層３８を絶縁層であるＢＰＳＧ層３９の上に現像するといった、マルチレベルコンタクトホール４１を形成するための従来のエッチングプロセス４０では、シリコンナイトライド層３７ａ及びシリコンオキシナイトライド層３３ｃの上にエッチストップ／ポリマーが再成長する傾向があるため、下層にある導電層との接触が得られない。しかも、フォトレジストの食刻選択性も悪い。つまり、図３に示すように、タングステンシリサイド層３３ａ，３７ｃが露出しないことがある。
【００１０】
このような課題に着目して本発明は、半導体装置の製造工程において、フォトレジスト損失を悪化させずにシリコンナイトライド層やシリコンオキシナイトライド層などを確実に貫通することのできるような高精度のコンタクトホール形成方法を提供する。
【００１１】
【課題を解決するための手段】
本発明は、基板上に形成されたＢＰＳＧ膜からなる絶縁層内に、一番低いところにシリコンナイトライド膜からなるキャップ層を上部にもつ第１の導電層を、中間の高さにシリコンナイトライド膜又はシリコンオキシナイトライド膜からなる反射防止層を上部にもつ第２の導電層を、一番高いところでキャパシタに接続する第３の導電層を、少なくともマルチレベルに形成した半導体装置構造の前記絶縁層をエッチングして少なくとも前記各導電層を露出させるコンタクトホールを形成するコンタクトホール形成方法において、前記キャップ層及び前記反射防止層に到達するホールを、Ｎ２、ＣＯ、Ａｒ、Ｃ４Ｆ８、ＣＨ３Ｆ、Ｏ２を含んだエッチング剤によるプラズマエッチングで形成する第１のエッチング工程と、前記キャップ層及び前記反射防止層を貫通して前記第１及び第２の導電層へ到達するとともに前記第３の導電層に到達するコンタクトホールを、Ｎ２、ＣＯ、Ａｒ、Ｃ４Ｆ８、ＣＨ３Ｆ、Ｏ２を含んだエッチング剤によるプラズマエッチングで形成する第２のエッチング工程と、を実施するにあたり、前記第１のエッチング工程は、０＜Ｎ２≦２０、０＜ＣＯ≦２００、１００≦Ａｒ≦６００、８≦Ｃ４Ｆ８≦４０、１≦ＣＨ３Ｆ≦７、０＜Ｏ２≦２０sccmの各流量で且つＣ４Ｆ８／ＣＨ３Ｆ／Ｏ２の流量比を６：１：３として実行し、前記第２のエッチング工程は、Ｃ４Ｆ８／ＣＨ３Ｆ／Ｏ２の流量比を６：２：３として実行することを特徴とする。
【００１２】
上述の場合の第２のエッチング工程は、０＜Ｎ２≦２０、０＜ＣＯ≦２００、１００≦Ａｒ≦６００、８≦Ｃ４Ｆ８≦４０、３≦ＣＨ３Ｆ≦１４、０＜Ｏ２≦２０sccmの各流量とする。また、第１及び第２の導電層がシリサイドであること、第１及び第２の導電層がタングステンシリサイドであること、第１のエッチング工程を１０００〜２０００ワットの範囲の電力で実行することが好ましい。
【００１３】
このような本発明の２工程エッチング法は、ポリシリコンをエッチングするときには該ポリシリコンの表面にポリマーを生成し、また、ポリマーを再成長させることなくシリコンナイトライド層やシリコンオキシナイトライド層をエッチングすることができる。
【００１４】
【発明の実施の形態】
図４を参照すると、シリコン基板５１が半導体デバイスの基礎として提供され、該シリコン基板上に形成された絶縁層６９の中に、プレートポリ層６０、ビットライン６３、ワードライン６７が形成されている。
【００１５】
プレートポリ層６０は、一番高位置にある第３の導電層としてキャパシタ６１に接続されている。ビットライン６３は、第２の導電層であるシリサイドとしてタングステンシリサイド層６３ａ、ポリシリコン層６３ｂ、そして反射防止層であるシリコンオキシナイトライド層６３ｃから構成されている。反射防止層としては、シリコンナイトライド（Ｓｉ３Ｎ４）を使用することも可能である。ワードライン６７は、シリコンナイトライドキャップ層６７ａ、ナイトライドスペーサ６７ｂ、第１の導電層であるタングステンシリサイド層６７ｃ及びポリシリコン層６７ｄから構成されている。なお、第１の導電層６３ａ及び第２の導電層６７ｃは、ＷＳｉ、ＴｉＳｉ、ＣｏＳｉのいずれかでもよい。
【００１６】
本例では、好ましくはＢＰＳＧとした絶縁層６９の上にフォトレジスト層６８を現像し、これをマスクとして第１のエッチング７０を実行する。この第１のエッチング工程７０は、それぞれ０＜Ｎ２≦２０、０＜ＣＯ≦２００、１００≦Ａｒ≦６００、８≦Ｃ４Ｆ８≦４０、１≦ＣＨ３Ｆ≦７、０＜Ｏ２≦２０sccmmの流量としたＮ２、ＣＯ、Ａｒ、Ｃ４Ｆ８、ＣＨ３Ｆ、Ｏ２の混合ガスを利用したプラズマエッチ技術を使用する。このとき特に、Ｃ４Ｆ８／ＣＨ３Ｆ／Ｏ２の流量比を６：１：３ほどにする。また好ましくは、第１のエッチング工程７０に使用する電力は１０００〜２０００ワットとする。
【００１７】
このようなエッチング７０は、フォトレジスト層６８と絶縁層６９との間で良好な選択比を示し、絶縁層６９に対するフォトレジスト層６８の選択比が高いため、第１のエッチング工程７０におけるフォトレジスト層６８の除去は最小限に抑えられる。本例による絶縁層６９に対するフォトレジスト層６８の選択比は８〜９ほどになる。しかもこのエッチングは、シリコンオキシナイトライド層６３ｃ及びシリコンナイトライド層６７ａの表面で停止する。これにより、コンタクトホール７１が形成される。
【００１８】
図５を参照すると、上記第１のエッチング工程７０の後、第２のエッチング７５を実行することによりコンタクトホール７１が掘り下げられ、マルチレベルコンタクトホール７７が形成される。この第２のエッチング工程７５は、第１のエッチング工程７０とは異なるＣＨ３Ｆ濃度を使用することを除き、第一のエッチング工程７０と同様のプラズマ技術を使用する。
【００１９】
第２のエッチング工程７５では、Ｃ４Ｆ８／ＣＨ３Ｆ／Ｏ２の流量比を６：２：３ほどにする。また、ＣＨ３Ｆの流量は３〜１４sccmにする。そして好ましくは、このエッチング工程に使用する電力は１０００〜２０００ワットとする。
【００２０】
このような第２のエッチング工程７５は、シリコンオキシナイトライド層６３ｃ及びシリコンナイトライド層６７ａにおけるエッチストップを阻止することができるので、コンタクトホール７７はシリコンナイトライド層６７ａ及びシリコンオキシナイトライド６３ｃを貫通し、下層の各導電層６３ａ，６７ｃを確実に露出させられる。また、また、これにより、プレートポリ層６０及び基板５１に到達するコンタクトホール７７も形成される。さらに、この第２のエッチング工程７５は、フォトレジスト層６８と絶縁層６９との選択比が１５を超え、本発明の重要な利点となる。
【００２１】
上記２段階式エッチング法における高Ｈ含有フルオロカーボン化学物質、たとえばＣＨ３Ｆの使用が、とりわけ重要な特徴である。
【図面の簡単な説明】
【図１】セルフアライメント式コンタクト及び反射防止層を使用していない従来技術のマルチレベルコンタクトホール形成方法による半導体デバイスの断面図。
【図２】セルフアライメント式コンタクト及び反射防止層を使用した従来技術のマルチレベルコンタクトホール形成工程を説明する半導体デバイスの断面図。
【図３】図２に続く工程を説明する半導体デバイスの断面図。
【図４】本発明に係るマルチレベルコンタクトホールの形成工程を説明する半導体デバイスの断面図。
【図５】図４に続く工程を説明する半導体デバイスの断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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