(57)【特許請求の範囲】
【請求項１】
一端が第１の電源に接続されたプルアップ抵抗と、前記プルアップ抵抗の他端と第２の電源との間に接続されたプルダウントランジスタとを有する前段回路と、
前記前段回路の前記プルアップ抵抗と前記プルダウントランジスタとの接続点にアノードが接続され、次段回路のプルダウントランジスタのゲート電極にカソードが接続されたダイオードと、
前記ダイオードのカソードにドレイン電極が、前記第２の電源にソース電極が、前記前段回路の前記プルダウントランジスタのゲート電極にゲート電極がそれぞれ接続されたトランジスタとを備え、
前記トランジスタは、前記前段回路の入力電圧がハイレベルのときはオン状態となって前記次段回路の前記プルダウントランジスタのゲート電極の電荷を前記第２の電源に放電し、前記入力電圧がローレベルのときはオフ状態となる
論理回路。
【請求項２】
ＲＦ信号をスイッチングするスイッチ手段と、
前記スイッチ手段をオン／オフ制御する論理回路とを具備し、
前記論理回路は、
一端が第１の電源に接続されたプルアップ抵抗と、前記プルアップ抵抗の他端と第２の電源との間に接続されたプルダウントランジスタとを有する前段回路と、
前記前段回路の前記プルアップ抵抗と前記プルダウントランジスタとの接続点にアノードが接続され、次段回路のプルダウントランジスタのゲート電極にカソードが接続されたダイオードと、
前記ダイオードのカソードにドレイン電極が、前記第２の電源にソース電極が、前記前段回路の前記プルダウントランジスタのゲート電極にゲート電極がそれぞれ接続されたトランジスタとを備え、
前記トランジスタは、前記前段回路の入力電圧がハイレベルのときはオン状態となって前記次段回路の前記プルダウントランジスタのゲート電極の電荷を前記第２の電源に放電し、前記入力電圧がローレベルのときはオフ状態となる
無線装置。
【請求項３】
前記第１の電源の電源電圧が送信時と受信時とで異なる
請求項２記載の無線装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、論理回路およびこれを用いた無線装置に関し、特にＤＣＦＬ(direct coupled ＦＥＴ logic)型の論理回路およびこれを用いた携帯電話装置等の無線装置に関する。
【０００２】
【従来の技術】
ＧａＡｓ（ガリウムヒ素）集積回路は、携帯電話などの移動体通信手段の普及により、ＭＭ(Monolithic Microwave)ＩＣなどの高周波アナログ回路で広く使われるようになった。ところが、そのようなＭＭＩＣに対して、ある程度の規模の論理回路を混載したいという要請が生じた。これは、例えば、1つのＭＭＩＣに複数のＲＦスイッチを内蔵させ、その切替えをエンコードされた制御信号によって制御したいという必要によるものである。
【０００３】
相補型論理ゲートが成功していないＧａＡｓ技術において、ＤＣＦＬ型の論理回路は、上記のような必要に最も簡単に応えられる技術である。図５に、従来のＤＣＦＬ型論理ゲートの基本構成を、縦続接続された２段のインバータ１０１，１０２の場合を例にとって示す。
【０００４】
図５において、初段のインバータ１０１は、電源ＶＤＤとＧＮＤ（グランド）との間に直列接続されたプルアップ（負荷）抵抗ＲＬ１０１およびプルダウントランジスタＪ１０１から構成されている。２段目のインバータ１０２も同様に、電源ＶＤＤとＧＮＤとの間に直列接続されたプルアップ抵抗ＲＬ１０２およびプルダウントランジスタＪ１０２から構成されている。
【０００５】
そして、初段のインバータ１０１においては、プルダウントランジスタＪ１０１のゲートに入力電圧ＶＩＮが印加され、プルアップ抵抗ＲＬ１０１とプルダウントランジスタＪ１０１のドレインとの共通接続点から出力電圧ＶＯＵＴが導出される。その出力電圧ＶＯＵＴは、次式によって与えられる。
ＶＯＵＴ＝ＶＤＤ・ＲＤ／（ＲＤ＋ＲＵ）
ここで、ＲＤはプルダウントランジスタＪ１０１の抵抗値、ＲＵはプルアップ抵抗ＲＬ１０１の抵抗値である。
【０００６】
すなわち、入力電圧ＶＩＮがハイレベルのときは、プルダウントランジスタＪ１０１がオンするのでＲＤ≪ＲＵとなり、出力電圧ＶＯＵＴは略０Ｖとなる。また、入力電圧ＶＩＮがローレベルのときは、プルダウントランジスタＪ１０１がオフするのでＲＤ≫ＲＵとなり、出力電圧ＶＯＵＴは略ＶＤＤとなる。
【０００７】
このように、入力電圧ＶＩＮと出力電圧ＶＯＵＴとが相補的に変化するので、例えば、電圧のローレベルを論理０、ハイレベルを論理１に対応させると、この回路は論理の反転を行ったことになる。
【０００８】
このようなＤＣＦＬ型の論理回路には、比較的高速に動作し、消費電流が比較的少なく、しかも１ゲート当たりに必要なＦＥＴ数が少ないので、消費電流の少ない論理回路を小さい面積で構成できる、という利点がある。
【０００９】
【発明が解決しようとする課題】
ところで、ＭＭＩＣでは、例えば図６に示すように、論理ゲート回路１０３の出力電圧を、ＲＦ信号をスイッチングするＲＦスイッチ（ＦＥＴ）１０４のオン／オフ制御に使用することがある。このとき、ＲＦスイッチ１０４を十分オン／オフさせるには、ＲＦスイッチ１０４を形成するＦＥＴのゲート電圧を、０〜ＶＤＤまでの範囲でスイングさせる必要がある。
【００１０】
ところが、ＦＥＴのオン抵抗が０ではないので、先述した通り、プルアップ抵抗ＲＬ１０１との分圧により、出力電圧ＶＯＵＴのローレベルは０Ｖよりも高くなる。図５に示した従来の回路では、この出力電圧ＶＯＵＴが次段のインバータ１０２に直接印加されるので、次段のインバータ１０２のプルダウントランジスタＪ１０２の閾値電圧ＶＴＨがこの出力電圧ＶＯＵＴと同程度に高いと、チャネルが完全にオフせず、ドレインから多少のリーク電流が流れる。これが、プルアップ抵抗ＲＬ１０１で電圧降下を引き起こし、次段のインバータ１０２の出力電圧ＶＯＵＴ´がＶＤＤよりも下がるので、ＲＦスイッチ１０４のオン電圧が十分かからない、という不具合が起きていた。
【００１１】
また、ＭＭＩＣでは、同じ回路に対して電源電圧を変化させる場合がある。例えば、このよう電源電圧を変化させて使用するＭＭＩＣでは、内蔵された論理回路も、３Ｖと５Ｖの両方で動作しなければならない。
【００１２】
このような使用条件で使う論理回路を、従来型のＤＣＦＬゲートで構成した場合には、次に述べるような問題が生じる。
【００１３】
・サイドゲート効果による論理回路の誤動作
特に、トランジスタをｎチャネル型ＦＥＴとした場合、過大な順方向電圧がかかると、ゲートから基板にホールが注入され、隣接トランジスタの閾値電圧が負にシフトし（サイドゲート効果）、論理信号が正しく伝達されなくなる。図５のＤＣＦＬゲートの場合、３Ｖや５Ｖといった電源電圧では、ゲートに障壁電位以上の電圧がかかるので、このようなホールの注入がおき、回路が誤動作する。
【００１４】
・ハイレベルに対するノイズマージンの不足
上記の問題を防ぐため、図７に示すように、初段のインバータ１０１と２段目のインバータ１０２との間に、レベルシフトダイオードＤを挿入する構成をとることができる。この回路構成の場合には、電源電圧ＶＤＤがレベルシフトダイオードＤで分圧されるため、過大な順方向電圧がゲートにかかることはない。
【００１５】
しかし、電源電圧ＶＤＤが５Ｖの場合に１Ｖ程度の順方向電圧が次段のインバータ１０２にかかるように、プルアップ抵抗ＲＬ１０１の抵抗値ＲＵとレベルシフトダイオードＤの数を設計すると、電源電圧ＶＤＤが３Ｖの場合には出力電圧ＶＯＵＴのハイレベルが下がり過ぎるため、ハイレベルに対するノイズマージンの確保が難しくなる。
【００１６】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、論理ゲートの出力電圧を電源電圧ＶＤＤいっぱいまで引き上げることを可能にするとともに、複数の電源電圧を切り替えて使うことが可能な論理回路およびこれを用いた無線装置を提供することにある。
【００１７】
【課題を解決するための手段】
本発明による論理回路は、
一端が第１の電源に接続されたプルアップ抵抗と、このプルアップ抵抗の他端と第２の電源との間に接続されたプルダウントランジスタとを有する前段回路と、
この前段回路のプルアップ抵抗とプルダウントランジスタとの接続点にアノードが接続され、次段回路のプルダウントランジスタのゲート電極にカソードが接続されたダイオードと、
このダイオードのカソードにドレイン電極が、第２の電源にソース電極が、前段回路のプルダウントランジスタのゲート電極にゲート電極がそれぞれ接続されたトランジスタとを備え、
このトランジスタは、前段回路の入力電圧がハイレベルのときはオン状態となって次段回路のプルダウントランジスタのゲート電極の電荷を前記第２の電源に放電し、入力電圧がローレベルのときはオフ状態となる
構成となっている。そして、この論理回路は、ＲＦ信号をスイッチングするスイッチ手段を有する無線装置において、当該スイッチ手段をオン／オフ制御する手段として用いられる。
【００１８】
上記構成の論理回路およびこれを用いた無線装置において、プルアップ抵抗およびプルダウントランジスタからなる前段回路の入力電圧がハイレベルになり、その出力電圧が次段回路の入力電圧に対してダイオードの順方向電圧よりも下がると、トランジスタがオン状態となって次段回路のプルダウントランジスタのゲート電極の電荷を第２の電源に放電する。その結果、次段回路の入力段を構成するプルダウントランジスタのゲート電位が第２の電源の電位（例えば、グランドレベル）に落ちるため、電源電圧やプルダウントランジスタのオン抵抗値によらず、次段回路のプルダウントランジスタのゲートに与えるローレベル電圧をグランドレベルまで下げることが可能となる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【００２０】
図１は、本発明の第１実施形態に係る論理回路を示す回路図であり、縦続接続された例えば２段のインバータ１１，１２からなるＤＣＦＬ型論理ゲートの場合を例にとって説明する。
【００２１】
図１において、初段のインバータ１１は、第１の電源である電源ＶＤＤと第２の電源であるＧＮＤ（グランド）との間に直列に接続されたプルアップ（負荷）抵抗ＲＬ１１およびプルダウントランジスタＪ１１から構成されている。２段目のインバータ１２も同様に、電源ＶＤＤとＧＮＤとの間に直列接続されたプルアップ抵抗ＲＬ１２およびプルダウントランジスタＪ１２から構成されている。
【００２２】
また、初段のインバータ１１の出力端子であるプルダウントランジスタＪ１１のドレイン電極と、２段目のインバータ１２の入力端子であるプルダウントランジスタＪ１２のゲート電極との間には、入出力端子間の電位差が所定電圧以下になったときにその出力端子電位（インバータ１２のプルダウントランジスタＪ１２のゲート電位）をＧＮＤレベルに引き下げる作用をなす電位制御回路１３が接続されている。
【００２３】
この電位制御回路１３は、プルダウントランジスタＪ１１のドレイン電極にアノードが接続され、プルダウントランジスタＪ１２のゲート電極にカソードが接続されたダイオードＤと、このダイオードＤのカソードに一端が、ＧＮＤに他端がそれぞれ接続された抵抗Ｒｄとから構成されている。
【００２４】
ここで、ダイオードＤは、インバータ１１の出力端子Ａ（プルダウントランジスタＪ１１のドレイン電極）とインバータ１２の入力端子Ｂ（プルダウントランジスタＪ１２のゲート電極）との間を電気的に断続するスイッチ手段として機能する。また、抵抗Ｒｄは、次段のインバータ１２におけるプルダウントランジスタＪ１２のゲート電極の電荷をＧＮＤに放電する放電手段として機能する。
【００２５】
次に、上記構成の論理ゲート回路の回路動作について説明する。なお、初段のインバータ１１の入力電圧をＶＩＮ、出力電圧をＶＯＵＴとし、２段目のインバータ１２の入力電圧をＶＩＮ´、出力電圧をＶＯＵＴ´とする。
【００２６】
先ず、初段のインバータ１１の出力電圧ＶＯＵＴが下がり、次段のインバータ１２の入力電圧ＶＩＮ´との間の電位差がダイオードＤの順方向電圧ＶＦよりも下がると、ダイオードＤのインピーダンスがＭΩ−ＧΩと極めて高くなるので、インバータ１１の出力端子Ａとインバータ１２の入力端子Ｂとの間が実効的にオープン状態となる。
【００２７】
すると、次段のプルダウントランジスタＪ１２のゲート電極に蓄積された電荷は、抵抗Ｒｄを通して放電される。これにより、プルダウントランジスタＪ１２のゲート電位、即ち入力電圧ＶＩＮ´はＧＮＤレベル近傍まで十分に低下し、プルダウントランジスタＪ１２が十分にオフ状態となる。その結果、出力電圧ＶＯＵＴ´が電源電圧ＶＤＤまで上昇するため、論理ゲートの出力電圧ＶＯＵＴ´として０〜ＶＤＤの論理振幅が得られる。
【００２８】
上述したように、例えば２段のインバータ１１，１２からなるＤＣＦＬ型の論理ゲート回路において、前段のインバータ１１の出力電圧ＶＯＵＴがローレベルに下がったときに、次段のインバータ１２のプルダウントランジスタＪ１２のゲート電位をＧＮＤレベルに引き下げる電位制御回路１３を設けたことにより、電源電圧ＶＤＤやプルダウントランジスタＪ１１のオン抵抗値によらず、次段のインバータ１２に与えるローレベル側の電位を０Ｖに下げることができるため、論理ゲートの出力電圧ＶＯＵＴ´を電源電圧ＶＤＤいっぱいまでスイングさせることが可能となる。
【００２９】
図２は、本発明の第２実施形態に係る論理回路を示す回路図である。本実施形態では、先の実施形態の場合と同様に、縦続接続された２段のインバータ２１，２２からなるＤＣＦＬ型論理ゲートの場合を例にとって説明する。
【００３０】
図２において、初段のインバータ２１は、電源ＶＤＤとＧＮＤ（グランド）との間に直列に接続されたプルアップ（負荷）抵抗Ｒ２１およびプルダウントランジスタＪ２１から構成されている。２段目のインバータ２２も同様に、電源ＶＤＤとＧＮＤとの間に直列接続されたプルアップ抵抗Ｒ２２およびプルダウントランジスタＪ２２から構成されている。
【００３１】
また、初段のインバータ２１の出力端子Ａ（プルダウントランジスタＪ２１のドレイン電極）と、２段目のインバータ２２の入力端子Ｂ（プルダウントランジスタＪ２２のゲート電極）との間には、入出力端子間の電位差が所定電圧以下になったときにその出力端子電位（インバータ２２のプルダウントランジスタＪ２２のゲート電位）をＧＮＤレベルに引き下げる作用をなす電位制御回路２３が接続されている。
【００３２】
この電位制御回路２３は、プルダウントランジスタＪ２１のドレイン電極にアノードが接続され、プルダウントランジスタＪ２２のゲート電極にカソードが接続されたダイオードＤと、このダイオードＤのカソードにドレイン電極が、ソース電極が、初段のプルダウントランジスタＪ２１のゲート電極にゲート電極がそれぞれ接続されたプルダウントランジスタＪ２３とから構成されている。
【００３３】
ここで、ダイオードＤは、インバータ１１の出力端子Ａ（プルダウントランジスタＪ１１のドレイン電極）とインバータ１２の入力端子Ｂ（プルダウントランジスタＪ１２のゲート電極）との間を電気的に断続するスイッチ手段として機能する。また、プルダウントランジスタＪ２３は、次段のインバータ１２におけるプルダウントランジスタＪ１２のゲート電極の電荷をＧＮＤに放電する放電手段として機能する。
【００３４】
次に、上記構成の論理ゲート回路の回路動作について説明する。なお、初段のインバータ２１の入力電圧をＶＩＮ、出力電圧をＶＯＵＴとし、２段目のインバータ２２の入力電圧をＶＩＮ´、出力電圧をＶＯＵＴ´とする。
【００３５】
先ず、初段のインバータ２１の入力電圧ＶＩＮがハイレベルとなり、これに伴ってその出力電圧ＶＯＵＴが下がり、次段のインバータ２２の入力電圧ＶＩＮ´との間の電位差がダイオードＤの順方向電圧ＶＦよりも下がると、ダイオードＤのインピーダンスがＭΩ−ＧΩと極めて高くなるので、インバータ２１の出力端子Ａとインバータ２２の入力端子Ｂとの間が実効的にオープン状態となる。
【００３６】
このとき、プルダウントランジスタＪ２３がオン状態にあるため、次段のプルダウントランジスタＪ２２のゲート電極に蓄積された電荷は、プルダウントランジスタＪ２３を通して放電される。これにより、プルダウントランジスタＪ２２のゲート電位、即ち入力電圧ＶＩＮ´はＧＮＤレベル近傍まで十分に低下し、プルダウントランジスタＪ２２が十分にオフ状態となる。その結果、出力電圧ＶＯＵＴ´が電源電圧ＶＤＤまで上昇するため、論理ゲートの出力電圧ＶＯＵＴ´として０〜ＶＤＤの論理振幅が得られる。
【００３７】
上述したように、例えば２段のインバータからなるＤＣＦＬ型の論理ゲート回路において、前段のインバータ２１の出力電圧ＶＯＵＴがローレベルに下がったときに、次段のプルダウントランジスタＪ２２のゲート電位をＧＮＤレベルに引き下げる電位制御回路２３を設けたことにより、先の実施形態の場合と同様に、論理ゲートの出力電圧ＶＯＵＴ´を電源電圧ＶＤＤいっぱいまでスイングさせることが可能となる。
【００３８】
また、本実施形態に係る論理ゲート回路では、電位制御回路２３において、放電手段としてトランジスタＪ２３を用いたことにより、抵抗素子を用いた第１実施形態に比べて、入力電圧ＶＩＮがローレベルのときのスタティックな消費電流を低減できる。すなわち、入力電圧ＶＩＮがローレベルのときには、プルダウントランジスタＪ２３がオフ状態となるため、電源ＶＤＤからプルアップ抵抗Ｒ２１およびダイオードＤを通してＧＮＤへ電流が流れることはない。
【００３９】
しかも、第１実施形態で用いられる抵抗Ｒｄは、その抵抗値が例えば１００ｋΩ程度と大きく、その形成に当たっては大きな面積を必要とするのに対して、本実施形態に係る論理ゲート回路では、抵抗素子に代えてトランジスタを用いているので、回路面積が小さくて済むという利点もある。
【００４０】
図３は、本発明に係る無線装置、例えば携帯電話装置におけるＲＦフロントエンド部の構成の一例を示すブロック図である。
【００４１】
図３において、アンテナ３１で受信された受信波は、送信／受信を切り替えるＲＦスイッチ３２を通過し、低ノイズアンプ３３を介してミキサ３４に供給される。ミキサ３４では、局部発振器３５からの局部発振周波数と混合され、中間周波（ＩＦ）に変換されて後段の回路に供給される。
【００４２】
一方、送信側では、前段の回路から供給されるＩＦ信号がミキサ３６で局部発振器３７からの局部発振周波数と混合され、ＲＦ信号に変換される。そして、このＲＦ信号は、パワーアンプ３８およびＲＦスイッチ３２を経てアンテナ３１から送信される。なお、ＲＦスイッチ３２の切り替え制御は、スイッチ制御回路３９によって行われる。
【００４３】
上記構成の携帯電話装置のＲＦフロントエンド部において、ＲＦ信号をスイッチングするＲＦスイッチ３２では、送信時と受信時で扱う信号の電力が異なるので、それに応じて、電源電圧ＶＤＤを例えば３Ｖと５Ｖで切り替えて使用するようになっている。
【００４４】
また、ＲＦスイッチ３２を切り替え制御するスイッチ制御回路３９として、先述した第１又は第２実施形態に係る論理ゲート回路が用いられる。図４に、ＲＦスイッチ３２の一部を構成するＦＥＴをオン／オフ制御するスイッチ制御回路３９として、例えば第１実施形態に係る論理ゲート回路を用いた場合の具体的な回路構成を示す。
【００４５】
このように、ＲＦスイッチ３２を切り替え制御するスイッチ制御回路３９として、第１又は第２実施形態に係る論理ゲート回路を用いることにより、これら論理ゲート回路はその出力電圧を電源電圧ＶＤＤいっぱいまでスイングさせることができるため、送信時と受信時で扱う電力が異なることに伴って電源電圧を切り替えるような使用条件でも、従来技術で述べたサイドゲート効果による論理回路の誤動作や、ハイレベルに対するノイズマージンの不足などの不具合を生ずることはない。
【００４６】
なお、上記適用例では、携帯電話装置のＲＦスイッチの制御に適用した場合を例にとって説明したが、これに限られるものではなく、無線装置全般に適用可能である。
【００４７】
【発明の効果】
以上説明したように、本発明によれば、前段回路と後段回路の間に電位制御回路を設け、前段回路のプルダウントランジスタの出力電圧が下がったときに後段回路のプルダウントランジスタのゲート電位をＧＮＤ電位に引き下げるようにしたので、論理回路の出力電圧を電源電圧いっぱいまでスイングさせることができる。また、論理回路が動作するためのトランジスタの閾値電圧ＶＴＨの下限値を下げることができるようになり、論理ゲート回路の製造マージンが増えるため、製造歩留まりを向上させることもできる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る論理回路を示す回路図である。
【図２】本発明の第２実施形態に係る論理回路を示す回路図である。
【図３】本発明に係る携帯電話装置におけるフロントエンド部の構成の一例を示すブロック図である。
【図４】ＲＦスイッチのスイッチ制御回路として第１実施形態に係る論理回路を用いた場合に具体的な回路図である。
【図５】論理ゲート回路の一従来例を示す回路図である。
【図６】論理ゲート回路をＲＦスイッチの制御に用いた場合の回路図である。
【図７】論理ゲート回路の他の従来例を示す回路図である。
【符号の説明】
１１，１２，２１，２２…インバータ、１３，２３…電位制御回路、３２…ＲＦスイッチ、３９…スイッチ制御回路
【図１】
0004168559.tif 000002
【図２】
0004168559.tif 000003
【図３】
0004168559.tif 000004
【図４】
0004168559.tif 000005
【図５】
0004168559.tif 000006
【図６】
0004168559.tif 000007
【図７】
0004168559.tif 000008