(57)【特許請求の範囲】
【請求項１】
不良セルの位置を不良解析メモリに蓄積するとともに、前記不良解析メモリに蓄積された不良セルの位置データをメモリセルレイアウトイメージ上の位置においてドット表示を行うことによりフェイルビットマップとして表示するメモリ試験方法において、
不良セル数合計手段が、複数チップの前記不良セルの位置データが蓄積された前記不良解析メモリから各チップの前記不良セルの位置データを各々読み出し、アドレスが共通するビット線の不良セルの数を前記アドレスが共通するビット線毎にそれぞれ合計する工程と、
比較手段が、前記アドレスが共通するビット線毎に合計された不良セルの数と所定の不良数の範囲とを比較する工程と、
表示手段が、前記アドレスが共通するビット線毎に合計された不良セルの数が所定の不良数の範囲内となる前記ビット線上のセルに対応するメモリセルレイアウトイメージ上の位置においてドット表示を行なうことにより不良ビット線のフェイルビットマップとして表示する工程と、
を備えたことを特徴とするメモリ試験方法。
【請求項２】
不良セルの位置を不良解析メモリに蓄積するとともに、前記不良解析メモリに蓄積された不良セルの位置データをメモリセルレイアウトイメージ上の位置においてドット表示を行うことによりフェイルビットマップとして表示するメモリ試験方法において、
不良セル数合計手段が、複数チップの前記不良セルの位置データが蓄積された前記不良解析メモリから各チップの前記不良セルの位置データを各々読み出し、アドレスが共通するワード線の不良セルの数を前記アドレスが共通するワード線毎にそれぞれ合計する工程と、
比較手段が、前記アドレスが共通するワード線毎に合計された不良セルの数と所定の不良数の範囲とを比較する工程と、
表示手段が、前記アドレスが共通するワード線毎に合計された不良セルの数が所定の不良数の範囲内となる前記ワード線上のセルに対応するメモリセルレイアウトイメージ上の位置においてドット表示を行なうことにより不良ワード線のフェイルビットマップとして表示する工程と、
を備えたことを特徴とするメモリ試験方法。
【請求項３】
不良セルの位置を不良解析メモリに蓄積するとともに、前記不良解析メモリに蓄積された不良セルの位置データをメモリセルレイアウトイメージ上の位置においてドット表示を行うことによりフェイルビットマップとして表示するメモリ試験方法において、
不良セル数合計手段が、複数チップの前記不良セルの位置データが蓄積された前記不良解析メモリから各チップの前記不良セルの位置データを各々読み出し、アドレスが共通するブロックの不良セルの数を前記アドレスが共通するブロック毎にそれぞれ合計する工程と、
比較手段が、前記アドレスが共通するブロック毎に合計された不良セルの数と所定の不良数の範囲とを比較する工程と、
表示手段が、前記アドレスが共通するブロック毎に合計された不良セルの数が所定の不良数の範囲内となる前記ブロック内のセルに対応するメモリセルレイアウトイメージ上の位置においてドット表示を行なうことにより不良ブロックのフェイルビットマップとして表示する工程と、
を備えたことを特徴とするメモリ試験方法。
【請求項４】
不良セルの位置を不良解析メモリに蓄積するとともに、前記不良解析メモリに蓄積された不良セルの位置データをメモリセルレイアウトイメージ上の位置においてドット表示を行うことによりフェイルビットマップとして表示するメモリ試験装置において、
複数チップの前記不良セルの位置データが蓄積された前記不良解析メモリから各チップの前記不良セルの位置データを各々読み出し、アドレスが共通するビット線の不良セルの数を前記アドレスが共通するビット線毎にそれぞれ合計する不良セル数合計手段と、
前記アドレスが共通するビット線毎に合計された不良セルの数と所定の不良数の範囲とを比較する比較手段と、
前記アドレスが共通するビット線毎に合計された不良セルの数が所定の不良数の範囲内となる前記ビット線上のセルに対応するメモリセルレイアウトイメージ上の位置においてドット表示を行なうことにより不良ビット線のフェイルビットマップとして表示する表示手段と、
を備えたことを特徴とするメモリ試験装置。
【請求項５】
不良セルの位置を不良解析メモリに蓄積するとともに、前記不良解析メモリに蓄積された不良セルの位置データをメモリセルレイアウトイメージ上の位置においてドット表示を行うことによりフェイルビットマップとして表示するメモリ試験装置において、
複数チップの前記不良セルの位置データが蓄積された前記不良解析メモリから各チップの前記不良セルの位置データを各々読み出し、アドレスが共通するワード線の不良セルの数を前記アドレスが共通するワード線毎にそれぞれ合計する不良セル数合計手段と、
前記アドレスが共通するワード線毎に合計された不良セルの数と所定の不良数の範囲とを比較する比較手段と、
前記アドレスが共通するワード線毎に合計された不良セルの数が所定の不良数の範囲内となる前記ワード線上のセルに対応するメモリセルレイアウトイメージ上の位置においてドット表示を行なうことにより不良ワード線のフェイルビットマップとして表示する表示手段と、
を備えたことを特徴とするメモリ試験装置。
【請求項６】
不良セルの位置を不良解析メモリに蓄積するとともに、前記不良解析メモリに蓄積された不良セルの位置データをメモリセルレイアウトイメージ上の位置においてドット表示を行うことによりフェイルビットマップとして表示するメモリ試験装置において、
複数チップの前記不良セルの位置データが蓄積された前記不良解析メモリから各チップの前記不良セルの位置データを各々読み出し、アドレスが共通するブロックの不良セルの数を前記アドレスが共通するブロック毎にそれぞれ合計する不良セル数合計手段と、
前記アドレスが共通するブロック毎に合計された不良セルの数と所定の不良数の範囲とを比較する比較手段と、
前記アドレスが共通するブロック毎に合計された不良セルの数が所定の不良数の範囲内となる前記ブロック内のセルに対応するメモリセルレイアウトイメージ上の位置においてドット表示を行なうことにより不良ブロックのフェイルビットマップとして表示する表示手段と、
を備えたことを特徴とするメモリ試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ試験方法に係り、詳細には、メモリを試験し、不良セルの位置をフェイルビットマップとして表示してメモリの不良解析を行うメモリ試験方法及びメモリ試験装置に関する。
【０００２】
【従来の技術】
メモリＬＳＩは、メモリセルとその周辺回路が同一チップに搭載されており、メモリＬＳＩの試験では各種の特徴のある試験技術が用いられている。
【０００３】
フェイルビットマップは、チップ内のセルアレーに着目して、アドレス対応に不良セルの位置を２次元マップ表示する方法である。フェイルビットマップは、不良セルの位置を正確にとらえられるので、製造マスクやチップ上の配線抵抗と不良セルの関係等のセル位置による詳細な解析に用いられる。不良セルの位置は、不良解析メモリに蓄積する。
【０００４】
従来のこの種のメモリの不良解析装置としては、例えば、特開平６−１３１８９８号、特開平６−１１９７９９号、の各公報に開示されたものがある。
【０００５】
図６は従来のメモリ試験装置の構成を示す図である。
【０００６】
図６において、１はパターン発生器、２は波形生成器、３は試験メモリ、４は論理比較器、５は不良解析メモリ、６は物理変換を行うための演算処理装置、７は不良セルの位置をフェイルビットマップとして表示する表示装置、８は記憶装置である。
【０００７】
上記パターン発生器１からは、試験パターンデータＰＤと、期待値パターンＫＤとが出力される。試験パターンデータＰＤは波形生成器２に与えられ、この波形生成器２で実波形に変換され、試験パターン信号として被試験メモリ３に与えられる。また、試験パターンデータＰＤには、アドレス信号が付加されており、そのアドレス信号によって被試験メモリ３がアクセスされて試験パターン信号の書き込みと読み出しが行われる。
【０００８】
上記被試験メモリ３から読み出されたデータは、論理比較器４に与えられ、この論理比較器４で、パターン発生器１から出力された期待値データＫＤと比較される。
【０００９】
上記論理比較器４の出力側には、不良解析メモリ５が接続されており、この不良解析メモリ５は、被試験メモリ３と同等のアドレス空間を有し、被試験メモリ３と同じアドレス信号でアクセスされる。論理比較器４で不一致が検出されると、不良解析メモリ５には不一致が発生したアドレスに不良の発生を表す「１」論理が書き込まれる。
【００１０】
このように構成することにより、試験終了後に不良解析メモリ５を読み出し、「１」論理が書き込まれたアドレスを読み出すようにすれば、不良セルの位置を知ることができる。
【００１１】
この不良解析メモリ５の内容をデバイスのメモリセルレイアウトイメージに並び換えて（以後、物理変換という）不良セルの位置を表示装置にドット表示等によって表示させる。この表示方法をフェイルビットマップといい、このフェイルビットマップにより不良セルの特定を容易にしている。
【００１２】
図７は上記演算処理装置６における不良解析処理を示すフローチャートであり、図中のＳはフローの各ステップを示す。
【００１３】
まず、ステップＳ１で不良解析メモリ５への不良取り込みを行い、ステップＳ２で記憶装置８への不良ビット情報の書込みを行う。
【００１４】
次いで、ステップＳ３で不良ビットデータを物理変換後、表示装置７に表示して処理を終える。
【００１５】
このように、プロービングテスト（ウェハでのテスト）で得られる不良ビットデータを上記図７に示す処理により記憶装置８に記憶しておき、物理変換後のフェイルビットマップを縮小処理し、ウェハショットイメージに並べると（図６の表示装置７参照）、プロービングテスト終了後に、複数デバイスの大まかな不良状況を観察することができ、また各デバイスに注目すれば不良セル位置の詳細観測も可能である。
【００１６】
【発明が解決しようとする課題】
しかしながら、このような従来のメモリの不良解析装置にあっては、上述した解析により、個々のメモリデバイスのセル欠陥位置をグラフィカルに表示し、解析することは容易にできものの、その欠陥がそのデバイス固有のものであるのか、あるいは、そのウェハプロセスのいずれかの工程で生じた問題で発生し、歩留まり低下の一因になっているのかを判断するのは難しかった。また、複数の欠陥が混在する不良情報の中から、どのような不良要因が含まれているのかを分離していくためには、単にフェイルビットマップを表示し解析する方法では非常な労力を要する。この問題はメモリ容量が大規模になればなるほど深刻な問題となってくる。
【００１７】
本発明は、ウェハプロセスの問題点解析を短時間で効率よく行うことができるメモリ試験方法及びメモリ試験装置を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明に係るメモリ試験方法は、
不良セルの位置を不良解析メモリに蓄積するとともに、前記不良解析メモリに蓄積された不良セルの位置データをメモリセルレイアウトイメージ上の位置においてドット表示を行うことによりフェイルビットマップとして表示するメモリ試験方法であって、
不良セル数合計手段が、複数チップの前記不良セルの位置データが蓄積された前記不良解析メモリから各チップの前記不良セルの位置データを各々読み出し、アドレスが共通するビット線の不良セルの数を前記アドレスが共通するビット線毎にそれぞれ合計する工程と、
比較手段が、前記アドレスが共通するビット線毎に合計された不良セルの数と所定の不良数の範囲とを比較する工程と、
表示手段が、前記アドレスが共通するビット線毎に合計された不良セルの数が所定の不良数の範囲内となる前記ビット線上のセルに対応するメモリセルレイアウトイメージ上の位置においてドット表示を行なうことにより不良ビット線のフェイルビットマップとして表示する工程と
を備えたことを特徴とする。
【００２５】
本発明に係るメモリ試験方法は、
不良セルの位置を不良解析メモリに蓄積するとともに、前記不良解析メモリに蓄積された不良セルの位置データをメモリセルレイアウトイメージ上の位置においてドット表示を行うことによりフェイルビットマップとして表示するメモリ試験方法であって、
不良セル数合計手段が、複数チップの前記不良セルの位置データが蓄積された前記不良解析メモリから各チップの前記不良セルの位置データを各々読み出し、アドレスが共通するワード線の不良セルの数を前記アドレスが共通するワード線毎にそれぞれ合計する工程と、
比較手段が、前記アドレスが共通するワード線毎に合計された不良セルの数と所定の不良数の範囲とを比較する工程と、
表示手段が、前記アドレスが共通するワード線毎に合計された不良セルの数が所定の不良数の範囲内となる前記ワード線上のセルに対応するメモリセルレイアウトイメージ上の位置においてドット表示を行なうことにより不良ワード線のフェイルビットマップとして表示する工程と
を備えたことを特徴とする。
【００２６】
本発明に係るメモリ試験方法は、
不良セルの位置を不良解析メモリに蓄積するとともに、前記不良解析メモリに蓄積された不良セルの位置データをメモリセルレイアウトイメージ上の位置においてドット表示を行うことによりフェイルビットマップとして表示するメモリ試験方法であって、
不良セル数合計手段が、複数チップの前記不良セルの位置データが蓄積された前記不良解析メモリから各チップの前記不良セルの位置データを各々読み出し、アドレスが共通するブロックの不良セルの数を前記アドレスが共通するブロック毎にそれぞれ合計する工程と、
比較手段が、前記アドレスが共通するブロック毎に合計された不良セルの数と所定の不良数の範囲とを比較する工程と、
表示手段が、前記アドレスが共通するブロック毎に合計された不良セルの数が所定の不良数の範囲内となる前記ブロック内のセルに対応するメモリセルレイアウトイメージ上の位置においてドット表示を行なうことにより不良ブロックのフェイルビットマップとして表示する工程と
を備えたことを特徴とする。
【００３４】
本発明に係るメモリ試験装置は、
不良セルの位置を不良解析メモリに蓄積するとともに、前記不良解析メモリに蓄積された不良セルの位置データをメモリセルレイアウトイメージ上の位置においてドット表示を行うことによりフェイルビットマップとして表示するメモリ試験装置であって、
複数チップの前記不良セルの位置データが蓄積された前記不良解析メモリから各チップの前記不良セルの位置データを各々読み出し、アドレスが共通するビット線の不良セルの数を前記アドレスが共通するビット線毎にそれぞれ合計する不良セル数合計手段と、
前記アドレスが共通するビット線毎に合計された不良セルの数と所定の不良数の範囲とを比較する比較手段と、
前記アドレスが共通するビット線毎に合計された不良セルの数が所定の不良数の範囲内となる前記ビット線上のセルに対応するメモリセルレイアウトイメージ上の位置においてドット表示を行なうことにより不良ビット線のフェイルビットマップとして表示する表示手段と
を備えたことを特徴とする。
【００３５】
本発明に係るメモリ試験装置は、
不良セルの位置を不良解析メモリに蓄積するとともに、前記不良解析メモリに蓄積された不良セルの位置データをメモリセルレイアウトイメージ上の位置においてドット表示を行うことによりフェイルビットマップとして表示するメモリ試験装置であって、
複数チップの前記不良セルの位置データが蓄積された前記不良解析メモリから各チップの前記不良セルの位置データを各々読み出し、アドレスが共通するワード線の不良セルの数を前記アドレスが共通するワード線毎にそれぞれ合計する不良セル数合計手段と、
前記アドレスが共通するワード線毎に合計された不良セルの数と所定の不良数の範囲とを比較する比較手段と、
前記アドレスが共通するワード線毎に合計された不良セルの数が所定の不良数の範囲内となる前記ワード線上のセルに対応するメモリセルレイアウトイメージ上の位置においてドット表示を行なうことにより不良ワード線のフェイルビットマップとして表示する表示手段と
を備えたことを特徴とする。
【００３６】
本発明に係るメモリ試験装置は、
不良セルの位置を不良解析メモリに蓄積するとともに、前記不良解析メモリに蓄積された不良セルの位置データをメモリセルレイアウトイメージ上の位置においてドット表示を行うことによりフェイルビットマップとして表示するメモリ試験装置であって、
複数チップの前記不良セルの位置データが蓄積された前記不良解析メモリから各チップの前記不良セルの位置データを各々読み出し、アドレスが共通するブロックの不良セルの数を前記アドレスが共通するブロック毎にそれぞれ合計する不良セル数合計手段と、
前記アドレスが共通するブロック毎に合計された不良セルの数と所定の不良数の範囲とを比較する比較手段と、
前記アドレスが共通するブロック毎に合計された不良セルの数が所定の不良数の範囲内となる前記ブロック内のセルに対応するメモリセルレイアウトイメージ上の位置においてドット表示を行なうことにより不良ブロックのフェイルビットマップとして表示する表示手段と
を備えたことを特徴とする。
【００３８】
上記メモリ試験装置は、合計手段が、ウェハプロセスの工程で使用するマスクデータ情報に基づいて合計するものであってもよい。
【００３９】
上記メモリ試験装置は、上記マスクデータ情報が、ウェハ上にパターンを露光させるときの同一露光グループごとに、ウェハプロセスの工程で使用するマスクデータ情報であってもよく、上記マスクデータ情報が、最小セルレイアウトグループごとに、ウェハプロセスの工程で使用するマスクデータ情報であってもよい。
【００４０】
【発明の実施の形態】
本発明に係るメモリ試験方法及びメモリ試験装置は、メモリＬＳＩの不良解析を行う装置に適用することができる。
【００４１】
図１は本発明の第１の実施形態に係るメモリ試験方法及びメモリ試験装置の構成を示すブロック図である。本実施形態に係るメモリ試験方法及びメモリ試験装置は、メモリの不良解析処理及び表示方法に特徴があり、ハード的構成自体は前記図６と同様な装置を使用することができる。このため、同一構成部材には同一番号を付して使用する。
【００４２】
図１において、１０はメモリ試験装置であり、１はパターン発生器、２は波形生成器、３は試験メモリ、４は論理比較器、５は不良解析メモリ、１１は物理変換及び要素ごとのフェイルビットマップ表示処理を行う演算処理装置（不良セル数合計手段、合計手段、比較手段）、１２は不良セルの位置を要素ごとのフェイルビットマップにより表示可能な表示装置（表示手段）、１３は演算処理装置１１の処理内容を記憶する記憶装置である。
【００４３】
上記パターン発生器１からは、試験パターンデータＰＤと、期待値パターンＫＤとが出力される。試験パターンデータＰＤは波形生成器２に与えられ、この波形生成器２で実波形に変換され、試験パターン信号として被試験メモリ３に与えられる。また、試験パターンデータＰＤには、アドレス信号が付加されており、そのアドレス信号によって被試験メモリ３がアクセスされて試験パターン信号の書き込みと読み出しが行われる。
【００４４】
上記被試験メモリ３から読み出されたデータは、論理比較器４に与えられ、この論理比較器４で、パターン発生器１から出力された期待値データＫＤと比較される。
【００４５】
上記論理比較器４の出力側には、不良解析メモリ５が接続されており、この不良解析メモリ５は、被試験メモリ３と同等のアドレス空間を有し、被試験メモリ３と同じアドレス信号でアクセスされる。論理比較器４で不一致が検出されると、不良解析メモリ５には不一致が発生したアドレスに不良の発生を表す「１」論理が書き込まれる。
【００４６】
試験終了後に不良解析メモリ５を読み出し、「１」論理が書き込まれたアドレスを読み出すようにすれば、不良セルの位置を知ることができる。
【００４７】
上記演算処理装置１１は、上記不良解析メモリ５の内容をデバイスのメモリセルレイアウトイメージに並び換える物理変換を行って不良セルの位置をドット表示等によって表示するフェイルビットマップ処理に加え、さらに、平面上に点が表示されるだけのフェイルビットマップに対して、ビット線不良、ワード線不良、ブロック不良などの要素に分けて要素ごとのフェイルビットマップを表示可能にし、さらにそれらを目的とするグループごとに分けて処理する機能を有する。このビット線不良、ワード線不良などの要素ごとの不良処理の詳細については図２及び図３により後述する。
【００４８】
以下、上述のように構成されたメモリ試験装置１０の動作を説明する。
【００４９】
図２は、メモリ試験装置１０の動作を示すフローチャートであり、不良ビットデータを蓄えた不良解析メモリ５を読み出し、物理変換による並び替えを行い、このデータ（Ｄｐｙｎ）に各種パラメータによる処理を行うものである。
【００５０】
まず、ステップＳ１１で、前記図６で述べた方法により取得した不良ビットデータを記憶装置１３から読み出す。
【００５１】
次いで、ステップＳ１２で記憶装置１３から読み出したデータを、処理するチップの物理変換論理式によるビットの並び替えを行って、変換後の不良情報を表示装置１２にフェイルビットマップにより表示する。
【００５２】
ステップＳ１３では、あらかじめ与えておいたメモリのブロック分割情報を基に各Ｘ、Ｙライン上の不良セル数を積算する。
【００５３】
この積算データをＮｂｘｎ，Ｎｂｙｎ（ｂ＝０，１，２，…、ｎ＝０，１，２，…）とする。この後、解析を行うメモリで、あらかじめ推測できる不良形状のみに注目した加工を行う。加工例として、以下ステップＳ１４〜Ｓ１７を説明する。
【００５４】
ステップＳ１４で、ブロック内の総メモリセル数未満の判定値Ｂｌｉｍに対し、Ｂｌｉｍ＜ｓｕｍ（Ｎｂｘｎ）となるブロックをブロック不良と定義し、この判定に当てはまるブロックの不良ビットマップのみ表示し記憶装置１３に記憶する（ＤＢｌｎ）。
【００５５】
ステップＳ１４に分類された不良ブロック以外のブロックにより、ステップＳ１５の処理を以下のように行う。
【００５６】
ブロック内の１ワード線に存在するメモリセル数の最大値未満の判定値Ｙｌｉｍに対し、Ｎｂｘｎ＞Ｙｌｉｍとなるラインを抽出し、この判定に当てはまる不良ビットマップのみ表示し記憶装置１３に記憶する（Ｄｗｎ）。
【００５７】
ステップＳ１４及びステップＳ１５以外の不良ビットにより、ステップＳ１６の処理を以下のように行う。
【００５８】
ブロック内の１ビット線に存在するメモリセル数の最大値未満の判定値Ｘｌｉｍに対しＮｂｙｎ＞Ｘｌｉｍとなるラインを抽出し、この判定に当てはまる不良ビットマップのみ表示し、記憶装置１３に記憶する（Ｄｂｔｎ）。
【００５９】
さらに、ステップＳ１６以外の場合は、ステップＳ１７でステップＳ１４〜ステップＳ１６以外の不良ビットを表示し、記憶装置１３に記憶する（Ｄｃｎ）。図３は、上述した処理により不良ビットデータを蓄えた不良解析メモリ５を読み出し、物理変換による並び替え後、要素ごとのフェイルビットマップ表示処理を行った表示を示す図である。
【００６０】
図３において、Ｎｂｘｎはブロックｂ，アドレスｘｎライン上の不良ビット数、Ｎｂｙｎはブロックｂ，アドレスｙｎライン上の不良ビット数であり、図３（ａ）は全不良ビット表示、図３（ｂ）はブロック不良のみ表示、図３（ｃ）はワード線不良のみ表示、図３（ｄ）はビット線不良のみ表示、図３（ｅ）はその他不良表示例である。
【００６１】
本実施形態に係るメモリ試験方法及びメモリ試験装置は、不良ビットデータを蓄えた不良解析メモリ５から不良ビットデータを読み出して、物理変換による並び替えを行い、このデータ（Ｄｐｙｎ）に前記図２に示す各種パラメータによる処理を行うものである。
【００６２】
すなわち、１チップの不良ビットマップにおいて、図３に示すように、マップ上の不良数を、Ｘ軸，Ｙ軸の各アドレスごとに集計し、この集計結果でマスク処理を行うことにより、ビット線、ワード線、小数ビット不良など、注目する不良モードのみ表示する。上記マスク処理として、例えばビット線不良の場合は、図３（ａ）のＮｂｙｎ，Ｎｂｙｎ＋１，…のうち、ビット線不良と定義する不良ビット数Ｎｂｌ未満の不良ラインを消去し、表示を行うことにより、ビット線不良モードのみ表示する。これにより解析したい不良モードの絞り込みが可能になる。
【００６３】
このように、従来例では単純にフェイルのセルを表示するだけであったのに対し、本実施形態ではメモリのブロックごと、ビット線ごと、ワード線ごと、その他の不良、等に分けて表示することが可能になる。
【００６４】
以上説明したように、第１の実施形態に係るメモリ試験装置１０は、不良解析メモリ５、物理変換及び要素ごとのフェイルビットマップ表示処理を行う演算処理装置１１、不良セルの位置を要素ごとのフェイルビットマップにより表示可能な表示装置１２、演算処理装置１１の処理内容を記憶する記憶装置１３を備え、半導体メモリを試験し、試験後の不良セルの位置を不良解析メモリ５に蓄積するとともに、ウェハプロセスの工程で使用するマスクデータ情報に基づいて不良解析メモリ５に蓄積されたデータからメモリのブロックごと、ビット線ごと、ワード線ごと、その他の不良等の要素に分けて要素ごとのフェイルビットマップを表示するように構成しているので、混在したメモリの不良モードを、ブロック不良、ワードライン不良、ビットライン不良、メモリセル欠陥に分類し表示することができ、対策を行いたい不良モードに着目した解析が可能になる。
【００６５】
したがって、欠陥がデバイス固有のものであるのか、ウェハプロセスのいずれかの工程で生じたかの判断が容易になり、また、複数の欠陥が混在する不良情報の中から、どのような不良要因が含まれているのか容易に解析することが可能になる。特に、メモリ容量が大規模になる場合であってもウェハプロセスの問題点解析を短時間で効率よく行うことができる。
【００６６】
図４は本発明の第２の実施形態に係るメモリ試験方法及びメモリ試験装置の全体処理を示す解析フローチャートである。
【００６７】
本実施形態に係るメモリ試験方法及びメモリ試験装置は、前記図１における演算処理装置１１が、フェイルビットマップに対して、ビット線不良、ワード線不良、ブロック不良などの要素に分けて要素ごとのフェイルビットマップを表示可能にし、さらに各チップごとのフェイルマップを処理する機能を有する。
【００６８】
具体的には、前記第１の実施形態で取得した複数チップ不良ビットマップのデータ（Ｄｐｙｎ：物理変換後）を積算処理し、複数チップに対する不良ビット解析を行う構造となっている。
【００６９】
すなわち、前記第１の実施形態で取得した各チップごとのフェイルマップを複数積算処理し、全体的な傾向をとらえるものである。
【００７０】
以下、上述のように構成されたメモリ試験方法及びメモリ試験装置の動作を説明する。
【００７１】
図４は、メモリ試験方法及びメモリ試験装置の動作を示すフローチャートであり、不良ビットデータを蓄えた不良解析メモリを読み出し、物理変換による並び替えを行い、このデータ（Ｄｐｙｎ）に各種パラメータによる処理を行うものである。
【００７２】
まず、ステップＳ２１で、前記第１の実施形態で述べた方法により処理した物理変換後のデータを読み出し、ステップＳ２２で不良ビットマップの各セルごとに不良セルを加算する。
【００７３】
次いで、ステップＳ２３で処理データがあるか否かを判別し、処理データがあるときはステップＳ２１に戻って上記アドレスごとの加算処理を任意の数のチップ数だけ繰り返す。処理データがなくなるとステップＳ２４以降に進む。
【００７４】
ステップＳ２４では、各セルに積算された不良セル数に対し、あらかじめ定義しておいたセル数のグループにソーティング処理を行い、ステップＳ２５で各グループに指定した色により不良ビットを表示して本フローの処理を終える。
【００７５】
また、ステップＳ２６で積算された不良数の中で最大となる不良数未満の表示したい不良数の範囲（Ｓｍａｘ，Ｓｍｉｎ）を指定し、ステップＳ２７で指定した積算不良数に当てはまるアドレスのセルを表示する。
【００７６】
以上説明したように、第２の実施形態に係るメモリ試験方法及びメモリ試験装置は、不良形状に該当する不良ビットマップを、複数のチップ数分積算し、この積算結果に基づいて欠陥発生頻度の大きいメモリセル位置及び不良形状を出力するようにしているので、欠陥の全体的な傾向をとらえることができ、ウェハプロセスで欠陥のおきやすいメモリセルの位置の特定や不良形状の解析が容易にできる。
【００７７】
ここで、第３の実施形態として、前記第１の実施形態で分類したブロック不良、ワードライン不良、ビットライン不良、メモリセル欠陥のデータ（Ｄｂｌｎ，Ｄｗｎ，Ｄｂｔｎ，Ｄｃｎ）に対し、第２の実施形態の処理を行うようにしてもよい。
【００７８】
具体的には、図４に示すフローチャートにおいて、上記第２の実施形態の処理を分類した不良モードごとに行う。
【００７９】
したがって、第３の実施形態に係るメモリ試験方法及びメモリ試験装置は、複数チップのデータ重ね合わせにより煩雑になるデータを、あらかじめ分類しておいた不良モードに着目した処理を行うことにより、ウェハプロセスでの欠陥解析をさらに容易にすることができる。
【００８０】
図５は本発明の第４の実施形態に係るメモリ試験方法及びメモリ試験装置の処理概念を示す図であり、半導体のウェハプロセスにおいて、露光装置等による一度に処理するグループの概念図である。本実施形態は、このグループに着目した欠陥解析である。
【００８１】
図５において、２１はウェハスケール、２２は同一露光グループを示すレチクルショットである。
【００８２】
本実施形態は、ウェハ上にパターンを露光させるときの同一露光グループ（レチクル）ごとに前記第１の実施形態の処理を行う構成とする。
【００８３】
以上の構成において、グループエリアのデータをあらかじめ与えておき、そのグループ内に配置されるチップの同一ロケーションのチップごとに前記図４に示すフローチャートの処理を行う。
【００８４】
以上説明したように、第４の実施形態に係るメモリ試験方法及びメモリ試験装置は、ウェハ上にパターンを露光させるときの同一露光グループごとに、ウェハプロセスの工程で使用するマスクデータ情報に基づいて不良解析メモリ５に蓄積されたデータから所定の不良形状に対応する不良データを抽出し、不良形状に該当する不良ビットマップとして表示するようにしているので、グループ内の配置に依存した不良解析を行うことができる。これにより、欠陥の発生する工程がどの工程であるかの絞り込みが可能になる。
【００８５】
ここで、第５の実施形態として、最小セルレイアウトグループごとに前記第１の実施形態の処理を行うようにしてもよい。
【００８６】
メモリセルのレイアウトは、通常、最小構成のメモリセルレイアウトを基に製品に実装するメモリ容量分繰り返して行う。本実施形態は、この最小構成のセルレイアウト単位に着目したメモリセル欠陥解析である。
【００８７】
以上の構成において、前記第１の実施形態で分類したメモリセル欠陥データ（Ｄｃｎ）に対し、メモリセルの最小レイアウト情報をあらかじめ指定しておき、この最小セルレイアウト上に存在するメモリセルごとにフェイルビットの積算処理を行う。最小セルレイアウトが、ミラー処理などで複数ある場合は、それぞれ別グループとして積算する。このデータに対し第２の実施形態処理を行い、最小セルレイアウトのグループごとに表示する。
【００８８】
以上説明したように、第５の実施形態に係るメモリ試験方法及びメモリ試験装置は、最小セルレイアウトグループごとに、ウェハプロセスの工程で使用するマスクデータ情報に基づいて不良解析メモリ５に蓄積されたデータから所定の不良形状に対応する不良データを抽出し、不良形状に該当する不良ビットマップとして表示するようにしているので、メモリセルの不良とメモリセルのレイアウトの関係が解析できるため、プロセス欠陥の起きやすいレイアウト上のウィークポイントを容易に判別することができる。
【００８９】
なお、上記各実施形態では、メモリ試験方法をメモリセルの不良解析ツールとして適用した例で説明したが、このメモリ試験方法をメモリテストパターンの不良検出感度評価に適用することも勿論可能であり、この不良検出感度評価に使うことにより、テストパターンやテスト条件の有効性を判定でき、効率的なテストフロー構築を行うことができる。
【００９０】
また、上記各実施形態に係る装置では、メモリ試験方法及びメモリ試験装置を、メモリＬＳＩの試験装置に適用した例であるが、勿論これに限定されず、例えばＶＬＩＳ、フルカスタムＶＬＳＩのメモリ試験方法であってもよいことは言うまでもない。また、不良形状のパターンはどのうようなものであってもよく何れか一方のみを解析する装置であってもよい。さらに、メモリ試験方法は、各種装置の一部に組み込まれる回路、若しくはソフトウェアにより実現する態様であってもよい。
【００９１】
また、上記メモリ試験方法及びメモリ試験装置を構成する、例えばパターン発生器、比較器、不良解析メモリ、演算処理装置、表示装置等の種類、数、接続方法、さらには試験パターンなどは前述した上述の実施形態に限られないことは言うまでもない。
【００９２】
【発明の効果】
本発明に係るメモリ試験方法及びメモリ試験装置では、不良セルの位置を不良解析メモリに蓄積するとともに、フェイルビットマップとして表示するメモリ試験方法において、例えばビット線、ワード線、ブロックに関する不良セルの数を合計する工程と、合計された不良セルの数と所定値とを比較する工程と、比較結果に基づいてビット線を不良ビット線として表示する工程とを備えているので、対策を行いたい不良モードに着目した解析が可能になり、欠陥がデバイス固有のものであるのか、ウェハプロセスのいずれかの工程で生じたかの判断が容易になるとともに、複数の欠陥が混在する不良情報の中から、どのような不良要因が含まれているのか容易に解析することができ、ウェハプロセスの問題点解析を短時間で効率よく行うことができる。
【００９３】
また、本発明に係るメモリ試験方法及びメモリ試験装置では、複数のチップに関して共通のアドレスを持つ不良セルの数を合計する工程と、合計された不良セルの数に基づいてフェイルビットマップを表示する工程とを備えているので、複数のチップに関して欠陥の全体的な傾向をとらえることができ、ウェハプロセスで欠陥のおきやすいメモリセルの位置の特定や不良形状の解析が容易にできる。
【００９４】
また、本発明に係るメモリ試験方法及びメモリ試験装置では、複数のチップに関して共通する例えば、不良ビット線、不良ワード線、不良ブロックの数を合計する工程と、合計された不良ビット線の数に基づいてフェイルビットマップを表示する工程とを備えているので、欠陥の全体的な傾向をとらえることができ、ウェハプロセスで欠陥のおきやすいメモリセルの位置の特定や不良形状の解析が容易にできる。
【００９５】
また、本発明に係るメモリ試験方法及びメモリ試験装置では、ウェハ上にパターンを露光させるときの同一露光グループごとに、ウェハプロセスの工程で使用するマスクデータ情報に基づいて不良解析メモリに蓄積されたデータから所定の不良形状に対応する不良データを抽出し、該不良形状に該当する不良ビットマップとして表示するように構成したので、グループ内の配置に依存した不良解析を行うことができる。
【００９６】
また、本発明に係るメモリ試験方法及びメモリ試験装置では、最小セルレイアウトグループごとに、ウェハプロセスの工程で使用するマスクデータ情報に基づいて不良解析メモリに蓄積されたデータから所定の不良形状に対応する不良データを抽出し、該不良形状に該当する不良ビットマップとして表示するように構成したので、メモリセルの不良とメモリセルのレイアウトの関係が解析でき、プロセス欠陥の起きやすいレイアウト上のウィークポイントを容易に判別することができる。
【図面の簡単な説明】
【図１】本発明を適用した第１の実施形態に係るメモリ試験方法及びメモリ試験装置の構成を示すブロック図である。
【図２】上記メモリ試験方法及びメモリ試験装置の解析処理を示すフローチャートである。
【図３】上記メモリ試験方法及びメモリ試験装置の解析処理を説明するための図である。
【図４】本発明を適用した第２の実施形態に係るメモリ試験方法及びメモリ試験装置の不良解析処理を示すフローチャートである。
【図５】本発明を適用した第４の実施形態に係るメモリ試験方法及びメモリ試験装置の不良解析処理を説明するための図である。
【図６】従来のメモリ試験装置の構成を示すブロック図である。
【図７】従来のメモリ試験装置の解析処理を示すフローチャートである。
【符号の説明】
１  パターン発生器、２  波形生成器、３  試験メモリ、４  論理比較器、５不良解析メモリ、１０  メモリ試験装置、１１  演算処理装置（不良セル数合計手段、合計手段、比較手段）、１２  表示装置（表示手段）、１３  記憶装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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