(57)【特許請求の範囲】
【請求項１】
各々が、行列状に配置された複数のメモリセルを有する第１および第２のバンク領域と、
前記第１および第２のバンク領域に対して共通に設けられ、アドレス信号に応じて前記第１のおよび第２のバンク領域のメモリセルの行選択を行うロウデコーダと、
前記ロウデコーダと前記第１のバンク領域と前記第２のバンク領域は順に行方向に配置され、さらに、
前記第１から第２のバンク領域にまたがって行方向に延在し、前記ロウデコーダにより選択される行に対応して配設される複数のグローバルワード線と、
前記バンク領域の行方向に延在して、前記第１および第２のバンク領域の各々に配設され、対応のバンク領域内の行選択を行う信号を伝達する複数のメインワード線と、
前記第１および第２のバンク領域各々に設けられ、前記第１および第２のバンク領域に共通の前記グローバルワード線の信号とバンクアドレス信号に応答して、選択されたバンク領域の前記メインワード線を活性化するとともにその活性化状態を保持する複数のバンクラッチ回路と、
１の前記メインワード線に対して複数設けられ、各々が前記メインワード線に対して並列に行方向に延在して配置されるとともに、対応のメモリセルの行に接続され、前記メインワード線により選択されたメモリセルの行の中から一部を選択する信号を伝達する複数のワード線と、
前記複数のワード線に対応して設けられ、前記メインワード線の信号とサブデコーダイネーブル信号に応答して対応の前記ワード線を選択する複数のサブデコーダと、
を備える半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置であって、
前記複数のバンクラッチ回路は、前記メインワード線を単位として前記行方向において組に分けられており、
前記組毎に独立であり該組内にては共通である解除信号に応じて前記活性化状態の保持の解除を行う、半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置であって、
前記複数のバンクラッチ回路は、電源投入時又はリセット時に「解除」を指令する解除信号に応じて前記活性化状態の保持の解除を行う、半導体記憶装置。
【請求項４】
請求項２に記載の半導体記憶装置であって、
前記グローバルワード線及び前記メインワード線は同一のメタル配線層である、半導体記憶装置。
【請求項５】
請求項１に記載の半導体記憶装置であって、
前記複数のバンクラッチ回路は、前記メインワード線を単位として前記行方向において組に分けられており、更に列方向においてブロックに分けられており、
前記バンクアドレス信号は、前記組及び前記ブロック毎に独立に活性化される、半導体記憶装置。
【請求項６】
請求項１に記載の半導体記憶装置であって、
前記複数のバンクラッチ回路は、前記行方向において並列に設けられつつ前記グローバルワード線に共通に接続されている、半導体記憶装置。
【請求項７】
請求項２に記載の半導体記憶装置であって、
前記アドレス信号によって選択されるメモリセルのデータは、センスアンプによって増幅され、
前記センスアンプを制御するセンスアンプ制御回路は、
前記バンクアドレス信号に応じて第１のセンスアンプ制御用イネーブル信号の導通を切り替えるスイッチング部と、
前記スイッチング部を介して与えられる前記第１のセンスアンプ制御用イネーブル信号の論理を保持し、第１の出力端子から前記センスアンプを制御するセンスアンプイコライズ信号を与えるラッチ部と
を有し、
前記ラッチ部は、保持している前記センスアンプイコライズ信号の前記論理に応じて信号を出力する第２の出力端子を有し、
前記センスアンプ制御回路は、
自身に入力される第２のセンスアンプ制御イネーブル信号（／ＭＮＳＡＥ、ＭＰＳＡＥ）と、前記第２の出力端子からの前記信号とに応じて、自身から出力するセンスアンプ制御信号（ＮＳＡＥ、／ＰＳＡＥ）の活性を決定するゲート素子有する、半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バンク構成を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
図３６は、従来技術に従うＲＡＭ（ＤＲＡＭ又はＳＤＲＡＭ）の構成を示す回路図である。メモリアレイ（ＭＥＭ−ＡＲＲＡＹ）とは、１つのカラムデコーダと１つのロウデコーダとによってデコードされる範囲をいう。１個のメモリアレイには、１個のバンクが対応する。図３６においては、１個のバンクＢＡＮＫ１００が１個のロウデコーダＲＤと１個のカラムデコーダＣＤとによってデコードされる例が示されている。
【０００３】
複数のバンクを制御する構成について、図３７を用いて説明する。図３７は、異なるバンクを互いに独立に制御する従来の回路構成を示す回路図である。バンクを用いる利点は、バンク毎に独立した制御を行うことによってＲＡＭの効率的な利用を図ることにある。以下に説明を行う。
【０００４】
デバイスには、ロウアドレス（ＲＯＷ−ＡＤＤＲＥＳＳ）及びバンクアドレス（ＢＡＮＫ−ＡＤＤＲＥＳＳ）が供給される。ロウバンクセレクタ（ＲＯＷ  ＢＡＮＫ  ＳＥＬＥＣＴＯＲ）は、バンクアドレスに応じてロウアドレスを選択し、これを保持しつつローカルロウアドレス（ＬＯＣＡＬ  ＲＯＷ  ＡＤＤＲＥＳＳ）として出力する。その結果、バンクアドレスによって選択されたローカルロウアドレスのみが活性化され、これに対応する（例えばＢＡＮＫ１００の）ロウデコーダＲＤが活性化する。そして、ロウデコーダＲＤによってメインワード線ＭＷＬが選択され、メインワード線ＭＷＬが選択された状態が保持される。
【０００５】
複数のロウバンクセレクタがローカルロウアドレスを互いに独立に保持するという機能によって、複数のバンクを独立に制御することが可能となる。詳しくは、まずバンクアドレスによってバンクＢＡＮＫ１００を選択してロウアドレスによって１本のメインワード線ＭＷＬを活性化し、この状態のまま引き続きバンクアドレス及びロウアドレスを与えてバンクＢＡＮＫ１１０のメインワード線を活性化するという回路動作が可能となっている。ロウバンクセレクタは互いに独立にロウアドレスを保持するので、引き続き与えられるローカルロウアドレス同士は異なっていても良い。
【０００６】
メインワード線の選択後に、デバイスにはカラムアドレス（ＣＯＬＵＭＮ  ＡＤＤＲＥＳＳ）及びバンクアドレスが供給される。カラムバンクセレクタ（ＣＯＬＵＭＮ  ＢＡＮＫ  ＳＥＬＥＣＴＯＲ）はバンクアドレスに応じてカラムアドレスを選択してローカルカラムアドレス（ＬＯＣＡＬ  ＣＯＬＵＭＮ  ＡＤＤＲＥＳＳ）として出力する。その結果、バンクアドレスによって選択されたローカルカラムアドレスのみが活性化され、これに応じて例えばＢＡＮＫ１００のカラムデコーダＣＤが活性化してカラム選択線ＣＳＬが選択される。
【０００７】
【発明が解決しようとする課題】
以上の構成では、１個のメモリアレイを複数のバンクに分割してＲＡＭの効率的な利用を図る際には種々の制約を受ける。図３７に示される点線においてバンクＢＡＮＫ１００をカラム方向に分割して新たに２つのバンクを形成した場合を想定して説明を行う。
【０００８】
メインワード線を活性化してこの状態を保持することを、分割されたバンク毎に互いに独立に行わなければならない。従って、ローカルロウアドレスを保持するロウデコーダを、分割したバンク毎に設ける必要が生じる。ロウデコーダを分割したバンク毎に設けると、回路面積の増大を招くという問題点がある。
【０００９】
ＲＡＭに備わるメモリセルのデータを増幅することに関しても、バンクの分割によって問題が生ずる。図３６に例示されるように、メモリセルＭＣからデータ線ＤＬへと読み出されたデータは、メモリセルＭＣが配置されているサブアレイ（ＳＵＢ−ＡＲＲＡＹ）をカラム方向において挟み込む２個のセンスアンプ群ＳＡＧにおいて増幅される。詳細には、センスアンプ群ＳＡＧには複数のセンスアンプＳＡが配置されており、このセンスアンプＳＡが増幅を行う。１つのサブアレイ中のデータの増幅には、該サブアレイを挟む２つのセンスアンプ群ＳＡＧの両者が関与する。増幅されたデータは、センスアンプＳＡにおいて保持される。
【００１０】
図３６に例示される点線においてバンクＢＡＮＫ１００を分割した際には、分割のなされた境界部分に存在するセンスアンプ群ＳＡＧを挟む２つのサブアレイが同時に活性化されてしまうという状況が起こり得る。例えばメインワード線ＭＷＬ１，２の双方が活性化してしまった場合を考える。上述のようなデータの増幅の機構に基づき、メインワード線ＭＷＬ１，２が各々存在するサブアレイを挟み込むセンスアンプ群ＳＡＧはそれぞれが増幅に関与しようとする。すると、境界部分のセンスアンプ群ＳＡＧは２つのサブアレイのデータの増幅を同時に行わなければならなくなり、どちらか片方のデータが犠牲にされるという問題点がある。
【００１１】
上述の問題を解決するために、境界部分にセンスアンプ群ＳＡＧを２重に設けるという構造が用いられている。図３８は、ロウデコーダＲＤ１００，１０１と、分割の境界部分に２重に設けられたセンスアンプ群ＳＡＧとを備えるＲＡＭを示す回路図である。
【００１２】
ロウデコーダＲＤ１００，ＲＤ１０１は、図３６のバンクＢＡＮＫ１００が分割されて形成された２つのバンクＢＡＮＫ１００，ＢＡＮＫ１０１に対して各々設けられている。ロウデコーダＲＤ１００，ＲＤ１０１を独立に制御するために、図３７に示されるロウバンクセレクタが設けられている（図示は省略されている。ロウバンクセレクタによって、ローカルロウアドレスはロウデコーダＲＤ１００，ＲＤ１０１に独立に入力される。境界部分にはセンスアンプ群ＳＡＧが２重に設けられており、バンクＢＡＮＫ１００，ＢＡＮＫ１０１において独立にデータの増幅を行うことが可能となっている。
【００１３】
このような構成によって、１つのメモリアレイが分割されたバンク毎において、ロウアドレスの異なるメインワード線ＭＷＬ０，ＭＷＬ１を独立に選択して保持することが可能となる。
【００１４】
しかし、境界部分にセンスアンプ群ＳＡＧを２重に設けねばならず、バンクの分割数が増大するにつれてセンスアンプ群ＳＡＧの個数が増加し、ひいてはメモリアレイのレイアウト面積が増大してしまうという問題点がある。
【００１５】
本発明は、以上の問題点に鑑み、回路面積が小さくとも効率的に利用することが可能である記憶装置及びこれに用いられるセンスアンプ制御装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
請求項１に記載の半導体記憶装置は、各々が、行列状に配置された複数のメモリセルを有する第１および第２のバンク領域と、前記第１および第２のバンク領域に対して共通に設けられ、アドレス信号に応じて前記第１のおよび第２のバンク領域のメモリセルの行選択を行うロウデコーダと、前記ロウデコーダと前記第１のバンク領域と前記第２のバンク領域は順に行方向に配置され、さらに、前記第１から第２のバンク領域にまたがって行方向に延在し、前記ロウデコーダにより選択される行に対応して配設される複数のグローバルワード線と、前記バンク領域の行方向に延在して、前記第１および第２のバンク領域の各々に配設され、対応のバンク領域内の行選択を行う信号を伝達する複数のメインワード線と、前記第１および第２のバンク領域各々に設けられ、前記第１および第２のバンク領域に共通の前記グローバルワード線の信号とバンクアドレス信号に応答して、選択されたバンク領域の前記メインワード線を活性化するとともにその活性化状態を保持する複数のバンクラッチ回路と、１の前記メインワード線に対して複数設けられ、各々が前記メインワード線に対して並列に行方向に延在して配置されるとともに、対応のメモリセルの行に接続され、前記メインワード線により選択されたメモリセルの行の中から一部を選択する信号を伝達する複数のワード線と、前記複数のワード線に対応して設けられ、前記メインワード線の信号とサブデコーダイネーブル信号に応答して対応の前記ワード線を選択する複数のサブデコーダとを備える。
【００１７】
請求項２に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、前記複数のバンクラッチ回路は、前記メインワード線を単位として前記行方向において組に分けられており、前記組毎に独立であり該組内にては共通である解除信号に応じて前記活性化状態の保持の解除を行う。
【００１８】
請求項３に記載の半導体記憶装置は、  請求項２に記載の半導体記憶装置であって、前記複数のバンクラッチ回路は、電源投入時又はリセット時に「解除」を指令する解除信号に応じて前記活性化状態の保持の解除を行う。
【００１９】
請求項４に記載の半導体記憶装置は、請求項２に記載の半導体記憶装置であって、前記グローバルワード線及び前記メインワード線は同一のメタル配線層である。
【００２０】
請求項５に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、前記複数のバンクラッチ回路は、前記メインワード線を単位として前記行方向において組に分けられており、更に列方向においてブロックに分けられており、前記バンクアドレス信号は、前記組及び前記ブロック毎に独立に活性化される。
【００２１】
請求項６に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、前記複数のバンクラッチ回路は、前記行方向において並列に設けられつつ前記グローバルワード線に共通に接続されている。
【００２２】
請求項７に記載の半導体記憶装置は、請求項２に記載の半導体記憶装置であって、前記アドレス信号によって選択されるメモリセルのデータは、センスアンプによって増幅され、前記センスアンプを制御するセンスアンプ制御回路は、前記バンクアドレス信号に応じて第１のセンスアンプ制御用イネーブル信号の導通を切り替えるスイッチング部と、前記スイッチング部を介して与えられる前記第１のセンスアンプ制御用イネーブル信号の論理を保持し、第１の出力端子から前記センスアンプを制御するセンスアンプイコライズ信号を与えるラッチ部とを有し、前記ラッチ部は、保持している前記センスアンプイコライズ信号の前記論理に応じて信号を出力する第２の出力端子を有し、前記センスアンプ制御回路は、自身に入力される第２のセンスアンプ制御イネーブル信号（／ＭＮＳＡＥ、ＭＰＳＡＥ）と、前記第２の出力端子からの前記信号とに応じて、自身から出力するセンスアンプ制御信号（ＮＳＡＥ、／ＰＳＡＥ）の活性を決定するゲート素子有する。
【００２７】
【発明の実施の形態】
実施の形態１．
本実施の形態においては、従来技術と同一の構成、構造に同一の参照符号を付して説明を行う。また、説明の簡便のために、参照符号の最後に付されている数字を省略し、これを総括名称として参照することを行う。例えば、複数のバンクＢＡＮＫ０，ＢＡＮＫ１をバンクＢＡＮＫとして総称するごときである。
【００２８】
参照符号の最後に付されている数字同士が対応している場合には、必要の際には“ｎ”，“ｍ”等の文字によって対応を一般的に示すこととする。例えば、バンクラッチＢＬ０とバンクラッチイネーブル信号ＢＬＥ０とが、バンクラッチＢＬ１とバンクラッチイネーブル信号ＢＬＥ１とがそれぞれ互いに組となっている場合には、バンクラッチＢＬｎ及びバンクラッチイネーブル信号ＢＬＥｎのごときである。
【００２９】
図１は、本実施の形態に従うＲＡＭの構造を例示する回路図である。１つのロウデコーダＲＤと１つのカラムデコーダＣＤとによって制御されるメモリアレイは、２つのバンクＢＡＮＫ０，ＢＡＮＫ１としてロウ方向に分割されている。バンクＢＡＮＫ０，ＢＡＮＫ１は各々、バンクラッチ帯ＢＬＧ、サブデコード帯ＳＤＧ、サブアレイ（ＳＵＢ−ＡＲＲＡＹ）及びセンスアンプ群ＳＡＧによって構成されている。
【００３０】
ロウデコーダＲＤは、バンクＢＡＮＫ０，ＢＡＮＫ１にまたがって敷設されている、ロウ方向に伸びる複数のグローバルワード線ＧＷＬを備えている。グローバルワード線ＧＷＬの図示は、一本を除き省略されている。バンクラッチ帯ＢＬＧは複数のバンクラッチＢＬによって構成されおり、グローバルワード線ＧＷＬは、ロウ方向に一連に連なる複数のバンクラッチＢＬの集団毎に一本ずつ設けられ、このロウ方向の集団に属する全てのバンクラッチＢＬに共通に接続されている。換言すると、任意の１本のグローバルワード線ＧＷＬには複数のバンクラッチＢＬが接続されているが、これが接続されているバンクラッチＢＬは１つのバンクＢＡＮＫ内に１つだけである。
【００３１】
ロウデコーダＲＤは、図３７に示される従来通りのロウアドレスと、本発明において新規に設けられているロウデコーダイネーブル信号ＲＤＥとによって活性化され、複数のグローバルワード線ＧＷＬのうちの１本を選択する。
【００３２】
バンクラッチＢＬは、バンクラッチイネーブル信号ＢＬＥとバンクラッチリセット信号ＢＬＲとを入力される。バンクラッチイネーブル信号ＢＬＥ及びバンクラッチリセット信号ＢＬＲは各々バンクＢＡＮＫ毎に生成されており、バンクラッチイネーブル信号ＢＬＥｎ及びバンクラッチリセット信号ＢＬＲｎはバンクＢＡＮＫｎ内に備わる全てのバンクラッチＢＬに共通に接続されている。
【００３３】
以上のような構成によって、バンクラッチＢＬには、バンクラッチイネーブル信号ＢＬＥ、バンクラッチリセット信号ＢＬＲ及びグローバルワード線ＧＷＬからの信号が入力されていることになる。複数のグローバルワード線ＧＷＬのうちの一本が選択的にロウデコーダＲＤによって活性化され、複数のバンクラッチイネーブル信号ＢＬＥのうちの１つが選択的に活性化されることによって、１つのメモリアレイに備わる複数のバンクラッチＢＬのうちの１つが選択的に活性化される。
【００３４】
例えば、図示されているグローバルワード線ＧＷＬ及びバンクラッチイネーブル信号ＢＬＥ０の活性時には、バンクＢＡＮＫ０内に図示されているバンクラッチＢＬ０が活性化される。これに応じて、このバンクラッチＢＬ０に接続されているメインワード線ＭＷＬ０が選択される。バンクラッチＢＬｎはバンクラッチリセット信号ＢＬＲｎが活性化されるまで状態を保持し続ける機能を有しており、メインワード線ＭＷＬ０が選択された状態はバンクラッチＢＬ０によって保持される。
【００３５】
一方、図示されているグローバルワード線ＧＷＬ及びバンクラッチイネーブル信号ＢＬＥ１の活性時には、バンクＢＡＮＫ１内に図示されているバンクラッチＢＬ１が活性化され、メインワード線ＭＷＬ１が選択される。
【００３６】
以下、バンクラッチＢＬ０が活性化された後にバンクラッチＢＬ１が活性化される場合を例として説明を行う。図１のバンクラッチＢＬ０が最初に活性化されたことによって選択されたメインワード線ＭＷＬ０は、グローバルワード線ＧＷＬ及びバンクラッチイネーブル信号ＢＬＥ０が非活性となった後にも、選択された状態をバンクラッチＢＬ０の機能によって保持されている。
【００３７】
メインワード線ＭＷＬは、サブデコーダ帯ＳＤＧ中の複数のサブデコーダＳＤに接続されている。図示は、メインワード線ＭＷＬ０に接続されているサブデコーダＳＤ０〜ＳＤ３についてのみ行われている。サブデコーダＳＤｍは、自身に接続されているメインワード線ＭＷＬの信号と、サブデコーダイネーブル信号ＳＤＥｍとによって、バンクラッチＢＬが選択的に活性化されるのと同様の原理に基づき選択的に活性化される。そして、選択的に活性化されたサブデコーダＳＤに接続されている、サブアレイ中の１本のワード線ＷＬｍが選択される。例えば、メインワード線ＭＷＬ０とサブデコーダイネーブル信号ＳＤＥ０との活性時にはワード線ＷＬ０が選択され、メインワード線ＭＷＬ０とサブデコーダイネーブル信号ＳＤＥ１との活性時にはワード線ＷＬ１が選択される。
【００３８】
次に、メインワード線ＭＷＬ０が選択された状態が保持されたまま図示されているグローバルワード線ＧＷＬ及びバンクラッチイネーブル信号ＢＬＥ１を活性化して、メインワード線ＭＷＬ１を活性化する。この後に、バンクＢＡＮＫ０内の場合と同様に、バンクＢＡＮＫ１内のサブデコーダ帯ＳＤＧ及びサブアレイ内にて、サブデコーダＳＤ及びワード線ＷＬの選択が行われる。
【００３９】
この状態においては、バンクＢＡＮＫ０内のワード線ＷＬ１と、バンクＢＡＮＫ１内の図示を省略されている１本のワード線とが同時に活性化されている。即ち、１つのメモリアレイ内にて複数のワード線ＷＬが同時に活性化されており、ＲＡＭの有効な利用がなされているといえる。
【００４０】
この例においては同一のグローバルワード線ＧＷＬに接続されているメインワード線ＭＷＬが引き続き活性化されているが、異なるグローバルワード線ＧＷＬを引き続き活性化して異なるメインワード線ＭＷＬを活性化することも可能である。
【００４１】
尚、バンクＢＡＮＫｎ内のメインワード線ＭＷＬの選択状態を解除する場合には、バンクラッチリセット信号ＢＬＲｎを活性化し、バンクＢＡＮＫｎ内の全てのバンクラッチＢＬを同時にリセットすれば良い。
【００４２】
以上の構成の要旨をまとめる。一本のグローバルワード線ＧＷＬに対して、ロウ方向において複数のメインワード線ＭＷＬが各々バンクラッチＢＬを介して接続されている。バンクラッチイネーブル信号ＢＬＥ及びバンクラッチリセット信号ＢＬＲを互いに独立に入力されるバンクラッチＢＬは、各々独立に各メインワード線ＭＷＬを選択してこの状態を保持及び解除する。即ち、１つのメモリアレイは、ロウ方向において互いに独立に活性化されるメインワード線ＭＷＬを単位としてロウ方向に分割されており、複数のバンクＢＡＮＫの集合となっている。メインワード線ＭＷＬ１本に対して共通に接続されている複数のサブデコーダＳＤは、サブデコーダイネーブル信号ＳＤＥによって選択的に活性化される。
【００４３】
このような構成に基づきバンクラッチＢＬ及びサブデコーダＳＤをそれぞれ選択的に活性化することを行うことによって、複数のワード線ＷＬを選択的に活性化することは、分割後の各々のバンクＢＡＮＫについて独立に行われる。即ち、複数のワード線ＷＬの活性化を、１つのメモリアレイ内にて同時に起こすことが可能である。
【００４４】
図２は、サブアレイ、センスアンプ群ＳＡＧ及びカラムデコーダＣＤの構造を詳細に示す回路図である。図２は、図１に示される回路の一部を詳細に示すものである。図２に示される回路は、従来と同じ構造である。サブアレイには、ロウ方向とカラム方向とにマトリックス状にメモリセルＭＣが配置されている。詳細には、各メモリセルＭＣは、サブデコーダＳＤに接続するワード線ＷＬと、複数のセンスアンプＳＡによって構成されるセンスアンプ群ＳＡＧに接続するデータ線ＤＬとの交点に配置されている。
【００４５】
サブアレイはサブデコード帯ＳＤＧとセンスアンプ群ＳＡＧに囲まれた領域に存在する。ワード線ＷＬの活性化によってデータ線ＤＬに読みだされたデータは、サブアレイを挟み込む２個のセンスアンプ群ＳＡＧに属する複数のセンスアンプＳＡによって増幅され保持される。
【００４６】
カラムデコーダＣＤには複数のカラム選択線ＣＳＬが接続されており、カラムアドレスに応じてそのうちの１本が選択的に活性化される。カラム選択線ＣＳＬはセンスアンプ群ＳＡＧの複数のセンスアンプＳＡのうちの１つに接続され、そのセンスアンプＳＡが保持していたデータを外部に出力する。
【００４７】
図１に例示されるように１つのメモリアレイが複数のバンクＢＡＮＫに分割され、各々のバンクＢＡＮＫにおいてワード線ＷＬが同時に活性化されている場合には、図２に例示されるようなメモリセルＭＣのデータの読み出し、増幅及び保持が複数のサブアレイに関して行われる。保持が行われているデータをカラムデコーダＣＤによって次々に読み出せば良く、ＲＡＭが効率的に用いられ、処理速度が向上される。
【００４８】
図３は、メモリアレイが複数のバンクに分割された場合に、複数のバンクにおいて同時にワード線を活性化するための一般的な信号の変化の様子を示す波形図である。図中の“ｍ”，“ｎ”の文字は、異なるメモリセルＭＣを参照するために付されている。例えば“ＧＷＬｍ“は、“ｍ”にて参照されるメモリセルからデータを読み出すために活性化されねばならないグローバルワード線を示している。また、図中の矢印は、信号の変化がどの信号によって引き起こされるかを示している。
【００４９】
まず、ロウアドレスが有効（ＶＡＬＩＤ）である間に、ロウデコーダイネーブル信号ＲＤＥを活性にする。これに応じてロウデコーダＲＤは、複数のグローバルワード線ＧＷＬのうちから必要な一本（ＧＷＬｍ）を選択し、活性化する。
【００５０】
ロウデコーダイネーブル信号ＲＤＥとバンクラッチイネーブル信号ＢＬＥｍとが双方とも活性化されていることによってバンクラッチＢＬｍが活性化され、これに接続されているメインワード線ＭＷＬｍが選択的に活性化される。
【００５１】
バンクラッチイネーブル信号ＢＬＥｍの活性化と同時に、サブデコーダイネーブル信号ＳＤＥｍ及びこれの反転信号であるサブデコーダイネーブル信号／ＳＤＥｍを活性化しておく。参照符号の頭部に付されている“／”は、反転された信号であることを表す。サブデコーダイネーブル信号ＳＤＥｍにとっては活性化された状態は“Ｈ”であるが、サブデコーダイネーブル信号／ＳＤＥｍには“Ｌ”である。
【００５２】
選択されたメインワード線ＭＷＬｍとサブデコーダイネーブル信号ＳＤＥｍの交点にあるサブデコーダＳＤｍによって、ワード線ＷＬｍが選択され活性化される。ワード線ＷＬｍの活性化後にロウデコーダイネーブル信号ＲＤＥ及びバンクラッチイネーブル信号ＢＬＥｍの活性化状態を解除し、さらにロウアドレスを無効としても、メインワード線ＭＷＬｍ及びワード線ＷＬｍが活性化されている状態は続けて保持される。
【００５３】
次に、“ｎ”で参照されるメモリセルを指定するロウアドレスが有効である間に上述と同様の信号の操作が行われ、メインワード線ＭＷＬｎ及びワード線ＷＬｎの選択及び活性化が、メインワード線ＭＷＬｍ等とは独立に行われる。以上のようにして、メインワード線ＭＷＬｍ及びワード線ＷＬｍ並びにメインワード線ＭＷＬｎ及びワード線ＷＬｎが同時に選択され活性化されている状態が実現される。
【００５４】
メインワード線ＭＷＬｍ及びワード線ＷＬｍの選択及び活性の状態を解除したい場合には、バンクラッチリセット信号ＢＬＲｍを活性化し、更にサブデコーダイネーブル信号ＳＤＥｍ及びサブデコーダイネーブル信号／ＳＤＥｍを非活性にすれば良い。メインワード線ＭＷＬｎ及びワード線ＷＬｎについても同様である。
【００５５】
本実施の形態においては、メインワード線が各々バンクラッチを備えた状態にてロウ方向に複数設けられ、これらに対して共通にグローバルワード線が接続されている。このような構成によって、１つのメモリアレイがロウ方向に分割され且つ独立に制御され、ＲＡＭの効率的な利用が実現される。従来のように分割の境界部分にセンスアンプを増設する必要がないために、分割に要する回路面積の増加が少なくて済む。
【００５６】
ＲＡＭの製造時においては、新たにグローバルワード線が設けられたことに応じて、グローバルワード線を形成する工程の分だけ工程数が増加する。しかし、メインワード線とグローバルワード線とを同一層のメタル配線として形成する場合には、工程数の増加が抑えられ、種々のワード線を形成するための工程数は従来通りで済む。
【００５７】
実施の形態２．
本実施の形態においては、バンクラッチＢＬ及びサブデコーダＳＤの構造について説明を行う。以下、既に説明の行われたものと同一の構成、構造には同一の参照符号を付し、説明は省略する。図４及び図５はそれぞれ、図１に示されるバンクラッチＢＬ及びサブデコーダＳＤの構成を例示する回路図である。
【００５８】
図４に例示されるように、インバータＩＮＶ１，ＩＮＶ２は一方の出力端子に他方の入力端子が接続されることによってループ状のラッチを形成している。インバータＩＮＶ１の入力端子側のノードＮＯ１は、バンクラッチリセット信号ＢＬＲｎによって導通を制御されるＭＯＳトランジスタのソース電極及びドレイン電極を介して接地されている。
【００５９】
一方、インバータＩＮＶ１の出力端子側のノードＮＯ２は、ソース電極及びドレイン電極に関して直列に接続されている２つのＭＯＳトランジスタのソース電極及びドレイン電極を介して接地されている。これら２つのＭＯＳトランジスタは、バンクラッチイネーブル信号ＢＬＥｎ及びグローバルワード線ＧＷＬからの信号によってそれぞれ導通を制御される。ノードＮＯ２に入力端子が接続されたインバータＩＮＶ３によってラッチの保持データはドライブされ、メインワード線ＭＷＬｎの活性、非活性が決定される。
【００６０】
上述のような構成によって、グローバルワード線ＧＷＬの信号とバンクラッチイネーブル信号ＢＬＥｎとが両者とも“Ｈ”になったときにはラッチがセットされ、ノードＮＯ２の電位は接地電位（“Ｌ”）となり、ノードＮＯ１及びメインワード線ＭＷＬｎの各々の論理は“Ｈ”となる。
【００６１】
バンクラッチリセット信号ＢＬＲｎが“Ｈ”になるときにはノードＮＯ１が“Ｌ”、ノードＮＯ２が“Ｈ”となり、ラッチはリセットされる。ラッチのリセットによってメインワード線ＭＷＬｎの論理は“Ｌ”になる。尚、バンクラッチリセット信号ＢＬＲ及びバンクラッチイネーブル信号ＢＬＥの生成については実施の形態３において説明を行う。
【００６２】
図４に例示されるバンクラッチＢＬのメリットとは、グローバルワード線ＧＷＬとメインワード線ＭＷＬｎとの各々が動作する振幅を異ならせることができることである。換言すると、グローバルワード線ＧＷＬを電圧Ｖｃｃで動作させつつ、メインワード線ＭＷＬｎを電圧Ｖｐｐ（Ｖｐｐ＞Ｖｃｃ）で動作させることが可能である。
【００６３】
更に、グローバルワード線ＧＷＬとメインワード線ＭＷＬｎとの活性状態が共に“Ｈ”であることもメリットとして挙げられる。このような構成ではスタンドバイ状態ではグローバルワード線ＧＷＬ及びメインワード線ＭＷＬｎは共に“Ｌ”であるために、メモリアレイ内でグローバルワード線ＧＷＬとメインワード線ＭＷＬｎとのショートが発生しても、ショートによるリーク電流を防ぐことが可能となる。
【００６４】
次に、図１に示されるサブデコーダＳＤ０，ＳＤ１について図５を用いて説明を行う。他のサブデコーダについても構成は同じであり、またこの構成は従来通りである。従って、サブデコーダイネーブル信号ＳＤＥ，／ＳＤＥは、従来通りの回路から従来通りの構成にしたがって生成することができる。
【００６５】
１つのサブデコーダＳＤｍは、サブデコーダイネーブル信号ＳＤＥｍによって導通を制御されるＮＭＯＳトランジスタと、サブデコーダイネーブル信号／ＳＤＥｍによって導通を制御されるＰＭＯＳトランジスタとが組み合わされたトランスミッションゲートを備えている。サブデコーダＳＤｍはサブデコーダイネーブル信号／ＳＤＥｍによって導通を制御されるＮＭＯＳトランジスタを更に備えており、トランスミッションゲート及びＮＭＯＳトランジスタによってメインワード線ＭＷＬ０の電位及び接地電位が選択的にワード線ＷＬｍに与えられる。
【００６６】
具体的には、メインワード線ＭＷＬ０が“Ｈ”、サブデコーダイネーブル信号ＳＤＥ０が“Ｈ”、サブデコーダイネーブル信号／ＳＤＥ０が“Ｌ”であるときに、ワード線ＷＬ０は“Ｈ”に活性化される。ワード線ＷＬ１に関しても同様である。
【００６７】
次に、バンクラッチＢＬ及びサブデコーダＳＤの変形例を示す。図６及び図７は、図４及び図５の構成がそれぞれ変形された構成を例示する回路図である。変形はメインワード線の活性状態が“Ｈ”でなく“Ｌ”になっていることであり、これに伴いメインワード線ＭＷＬｎがメインワード線／ＭＷＬｎに変更されている。これに関わる以外の構成は図４及び図５で共通している。メインワード線／ＭＷＬｎに変更されたことに伴い、図１に示されるメインワード線ＭＷＬもメインワード線／ＭＷＬに変更されている。図８は、メインワード線／ＭＷＬを備えるＲＡＭの構成を例示する回路図である。
【００６８】
図６においては、図４のノードＮＯ１，ＮＯ２と接地電位源とをそれぞれ結んでいた２つのＭＯＳトランジスタと１つのＭＯＳトランジスタとが互いに入れ替わっている。このような入れ替えによって、図６と図４とではメインワード線ＭＷＬｎの活性状態が逆転している。
【００６９】
次に、サブデコーダＳＤの変形された構成について、図７を用いて説明を行う。ワード線ＷＬｍには、サブデコーダイネーブル信号ＳＤＥｍの電位及び接地電位が、１つのＰＭＯＳであるスイッチング部と２つのＮＭＯＳからなるスイッチング部とによってそれぞれ選択的に与えられる。
【００７０】
詳細には、サブデコーダイネーブル信号ＳＤＥｍの信号線と、ワード線ＷＬｍとは、メインワード線／ＭＷＬ０の電位に応じてオン、オフするＰＭＯＳトランジスタのソース電極及びドレイン電極を介して接続されている。接地電位源とワード線ＷＬｍとは、メインワード線／ＭＷＬ０及びサブデコーダイネーブル信号／ＳＤＥｍのそれぞれの電位に応じてオン、オフする２つのＮＭＯＳトランジスタのソース電極及びドレイン電極を介して接続されている。
【００７１】
図７に例示される構成を有するサブデコーダによって得られるメリットとは、サブデコーダイネーブル信号ＳＤＥｍの活性化がメインワード線／ＭＷＬ０の活性化より早い場合、ワード線ＷＬｍが図５の場合よりも早く活性化されることである。
【００７２】
図６に例示されるバンクラッチＢＬは、メインワード線の活性化状態が反転されたことによって、グローバルワード線ＧＷＬとメインワード線ＭＷＬｎの活性状態が共に“Ｈ”であることによってリーク電流が防止されるという図４の場合のメリットが消滅してしまっている。しかし、図６に例示されるバンクラッチＢＬを用いる場合には、図７に例示されるサブデコーダによって得られるワード線ＷＬの高速な活性化というメリットを代わりに得ることが可能となる。
【００７３】
図９は、図６及び図７に例示されるバンクラッチＢＬ及びサブデコーダＳＤが用いられる場合の信号の変化を例示する波形図である。図３のメインワード線ＭＷＬと図９のメインワード線／ＭＷＬの状態が反転していること以外は、信号の変化の様子は共通している。
【００７４】
図１０は、バンクラッチＢＬの更なる変形例を例示する回路図である。ノードＮＯ１には、バンクラッチイネーブル信号ＢＬＥｎ，／ＢＬＥｎによってそれぞれ導通を制御されるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタによって構成されるトランスミッションゲートのソース電極及びドレイン電極を介して、グローバルワード線ＧＷＬが接続されている。このような構成においては、図４及び図６に示されるバンクラッチリセット信号ＢＬＲは必要とはされない。
【００７５】
図４及び図６に例示される構成においては、接地電位源とラッチとがＭＯＳトランジスタを介して接続されているので、メインワード線ＭＷＬ，／ＭＷＬの電位を安定させるためにインバータＩＮＶ３が必要である。しかし、図１０の構成においてはラッチはトランスミッションゲートを介してグローバルワード線に接続されており、図４及び図６に示されるインバータＩＮＶ３を省くことが可能である。図１０の構成においては、図４及び図６に示されるインバータＩＮＶ３が取り払われており、ノードＮＯ２の電位は直接メインワード線／ＭＷＬｎの電位となる。
【００７６】
図１０の構成に必要とされるトランジスタ数は、図４及び図６の場合よりも明らかに少なくなっている。従って、図１０の構成を採用することによって、バンクラッチＢＬの回路面積を抑えることが可能となる。
【００７７】
実施の形態３．
本実施の形態においては、バンクラッチイネーブル信号ＢＬＥ及びバンクラッチリセット信号ＢＬＲの生成を行う回路構成を示す。これらの信号を生成する回路について説明を行うために、まず、バンクを制御するために従来から用いられている回路及び信号について簡単に説明を行う。
【００７８】
図１１は、１つのメモリアレイが１つのバンクとなっているＲＡＭを制御する構成を例示する回路図である。この例では、バンクＢＡＮＫ１００，ＢＡＮＫ１１０，ＢＡＮＫ１２０，ＢＡＮＫ１３０という合計４個のバンクが備えられており、バンクアドレスは２ビットである。図１２は、図１１に示される回路のタイミングチャートを例示する波形図である。斜線が付されている部分は“Ｄｏｎ’ｔ  Ｃａｒｅ”を表す。また、同図中＜＞の中に入れられている数字は、ロウアドレス等の桁（ビット）を参照するために付されたものである。
【００７９】
図１１に例示されるように、外部からアドレスマルチプレクサＡＭＰへとアドレス及びバンクアドレスが入力される。アドレスマルチプレクサＡＭＰには制御信号ＡＣＴ，ＣＡＳ，ＰＲＥが入力され、アドレス及びバンクアドレスは時系列で分解される。尚、制御信号ＡＣＴとは、メモリアレイ中に備わるメモリセルのうち、ロウアドレスが同じであるものを同時に活性状態にする信号である。また、制御信号ＰＲＥとは、メモリアレイの活性状態をリセットする信号（プリチャージ信号）である。
【００８０】
図１２に示されるように、制御信号ＡＣＴによって取り込まれたアドレスは、ロウアドレスＲＡとして出力される。制御信号ＣＡＳによって取り込まれたアドレスは、カラムアドレスＣＡとして出力される。バンクアドレスについても同様に、制御信号ＡＣＴ，ＣＡＳに応じてそれぞれロウバンクアドレスＲＢＡ及びカラムバンクアドレスＣＢＡとして出力される。
【００８１】
ロウバンクアドレスＲＢＡの情報に基づき、バンクＢＡＮＫ１００，ＢＡＮＫ１１０，ＢＡＮＫ１２０，ＢＡＮＫ１３０毎に備えられているロウアドレスセレクタのうちの１個が活性化する。活性化したロウアドレスセレクタによってロウアドレスＲＡがラッチされ、このロウアドレスセレクタに対応するロウデコーダＲＤが活性化する。
【００８２】
カラムデコーダＣＤについても同様に、カラムバンクアドレスＣＢＡに基づいて４個のローカルカラムアドレスセレクタのうちの１個が活性化され、対応するバンクのカラムデコーダＣＤへとカラムアドレスＣＡが入力される。
【００８３】
活性化されたロウデコーダＲＤ及びカラムデコーダＣＤに入力されたロウアドレスＲＡ及びカラムアドレスＣＡに基づいて、メモリセルの情報が出力される。このようにして、バンクＢＡＮＫ１００，ＢＡＮＫ１１０，ＢＡＮＫ１２０，ＢＡＮＫ１３０は各々独立に制御される。
【００８４】
アドレスマルチプレクサＡＭＰに入力される制御信号ＰＲＥによって取り込まれたバンクアドレスは、プリチャージバンクアドレスＰＢＡとなる。これに応じてロウバンクアドレスＲＢＡが出力され、対応するバンクの活性状態が解除される。また、制御信号ＰＲＥの活性に応じて、対応するロウアドレスセレクタのラッチ状態が解除される。
【００８５】
以上のような周知の回路構成に用いられる信号を利用する本発明の回路の構成について、以下に説明を行う。図１３は、バンクラッチイネーブル信号ＢＬＥ及びバンクラッチリセット信号ＢＬＲの生成を行う回路の構成を例示する回路図である。一点鎖線にて分離されている回路のうち同図に向かって左側の部分は、図１１及び図１２に示されている制御信号ＡＣＴ及びＰＲＥを生成するために用いられる周知の回路である。コマンドデコーダＣＯＭＤは図示されない外部からの信号を受け、クロックジェネレータＣＬＧから出力される内部クロックＩＮＴＣＬＫに同期しつつ制御信号ＡＣＴ，ＰＲＥの生成を行う。
【００８６】
制御信号ＡＣＴ，ＰＲＥの生成を行うために用いられる内部クロックＩＮＴＣＬＫを分岐させて遅延回路（ＤＥＬＡＹ）に入力し、遅延回路からのバンクラッチトリガ信号ＢＬＴと制御信号ＡＣＴ，ＰＲＥとロウバンクアドレスＲＢＡとを本発明の各々のバンクラッチ制御信号発生回路ＢＣＴＬに共通に入力して、バンクラッチイネーブル信号ＢＬＥ及びバンクラッチリセット信号ＢＬＲの生成を行う。
【００８７】
図１４は、バンクラッチ制御信号発生回路ＢＣＴＬ０の構成を例示する回路図である。バンクラッチ制御信号発生回路ＢＣＴＬ０は、ロウバンクアドレスＲＢＡの各桁を入力されるゲート素子ＢＡＤｅｃ０と、バンクラッチイネーブル信号発生回路ＢＬＥＧＣと、バンクラッチリセット信号発生回路ＢＬＲＧＣとによって構成されている。図１５は、図１４に例示されるバンクラッチ制御信号発生回路ＢＣＴＬ０のタイミングチャートを例示する波形図である。
【００８８】
ゲート素子ＢＡＤｅｃ０は、ロウバンクアドレスＲＢＡの２つの桁によって表される２進数が“０”を示すときに、図１５に例示されるように信号ＳＢＡを活性化する。“０”は、バンクラッチ制御信号発生回路ＢＣＴＬ０の参照符号の最後の“０”と整合を取られたものである。
【００８９】
バンクラッチイネーブル信号発生回路ＢＬＥＧＣ及びバンクラッチリセット信号発生回路ＢＬＲＧＣは、図１３に例示される内部クロックＩＮＴＣＬＫを遅延させる遅延回路から出力されるバンクラッチトリガ信号ＢＬＴを、各々に備わるＮＡＮＤゲートに入力される。この各々のＮＡＮＤゲートには信号ＳＢＡも入力されており、更に発生回路ＢＬＥＧＣにおいては信号ＡＣＴが、信号発生回路ＢＬＲＧＣにおいては信号ＰＲＥが入力される。
【００９０】
発生回路ＢＬＥＧＣ，ＢＬＲＧＣは、それぞれに入力される信号ＡＣＴ，ＰＲＥが互いに異なるのみで、その他の構成は同じである。従って、以下では発生回路ＢＬＥＧＣについてのみ説明を行う。
【００９１】
発生回路ＢＬＥＧＣは、一方の出力端子が他方の入力端子に接続されている２つのＮＡＮＤゲートＧ１１，Ｇ１２を備える。ゲートＧ１１の他方の入力端子は、バンクラッチトリガ信号ＢＬＴ等を入力されるＮＡＮＤゲートＧ１０の出力端子に接続されている。ＮＡＮＤゲートＧ１１の出力はバンクラッチイネーブル信号ＢＬＥ０として出力される一方、更にインバータＩＮＶ１０の入力端子に入力される。インバータＩＮＶ１０の出力端子は、遅延回路を介してＮＡＮＤゲートＧ１２の他方の出力端子に接続されている。
【００９２】
以上のような回路構成によって、バンクラッチイネーブル信号ＢＬＥ０は図１５に例示されるように生成される。ロウバンクアドレスの２つの桁が共に“Ｌ”であることによって信号ＳＢＡが活性化されている状態でバンクラッチトリガ信号ＢＬＴが立ち上がることに応じて、ＮＡＮＤゲートＧ１０の出力端子側のノードＮＯ１０の電位は“Ｌ”となる。これに応じてＮＡＮＤゲートＧ１１は、バンクラッチイネーブル信号ＢＬＥ０として“Ｈ”を出力する。図１４のインバータＩＮＶ１０の出力は遅延回路を介してＮＡＮＤゲートＧ１２に入力されるため、バンクラッチイネーブル信号ＢＬＥ０は遅延回路の遅延の分だけ“Ｈ”の状態が保持される。
【００９３】
バンクラッチリセット信号発生回路ＢＬＲＧＣにおいては入力される信号ＡＣＴが信号ＰＲＥに置き換えられるのみであり、上述と同様の原理にてバンクラッチリセット信号ＢＬＲ０が生成される。
【００９４】
次に、バンクラッチ制御信号発生回路ＢＣＴＬ１〜ＢＣＴＬ３の構成について説明を行う。バンクラッチ制御信号発生回路ＢＣＴＬ１〜ＢＣＴＬ３は、バンクラッチ制御信号発生回路ＢＣＴＬ０のうちのゲート素子ＢＡＤｅｃ０が、図１６〜図１８に例示されるゲート素子ＢＡＤｅｃ１〜ＢＡＤｅｃ３にそれぞれ置き換えられたものである。図１６〜図１８はそれぞれ、ゲート素子ＢＡＤｅｃ１〜ＢＡＤｅｃ３の構成を例示する回路図である。
【００９５】
バンクラッチ制御信号発生回路ＢＣＴＬ１に備わるゲート素子ＢＡＤｅｃ１は、ロウバンクアドレスのビットＲＢＡ＜１＞，ＲＢＡ＜０＞によって構成される２進数が“１”を表すときに、信号ＳＢＡを活性化する。これは、バンクラッチ制御信号発生回路ＢＣＴＬ１の参照符号に数字“１”が含まれることに対応するものである。図１７及び図１８にそれぞれ例示されるゲート素子ＢＡＤｅｃ２，ＢＡＤｅｃ３も同様に、バンクラッチ制御信号発生回路ＢＣＴＬ２，ＢＣＴＬ３に含まれる数字“２”，“３”がバンクアドレスによって表されるときのみ信号ＳＢＡを活性化する。
【００９６】
以上のようなゲート素子ＢＡＤｅｃの構成によって、バンクラッチ制御信号発生回路ＢＣＴＬ０〜ＢＣＴＬ３のうち、ロウバンクアドレスによって指定されるいずれか１つのみにおいて信号ＳＢＡが選択的に活性化される。これによって、目的とするバンクのみにおいてバンクラッチイネーブル信号ＢＬＥ及びバンクラッチリセット信号ＢＬＲを活性化することが可能となる。即ち、バンクを独立に制御することが可能となる。
【００９７】
バンクラッチイネーブル信号ＢＬＥｎ及びバンクラッチリセット信号ＢＬＲｎはバンクＢＡＮＫｎ内に共通に与えられるので、バンクラッチ制御信号発生回路ＢＣＴＬｎをバンクＢＡＮＫｎ内に１つ備えれば済む。このような構成を採用する場合には、バンクＢＡＮＫｎに備わる複数のバンクラッチＢＬｎ（ｉ）個々に対してバンクラッチイネーブル信号ＢＬＥｎ（ｉ）及びバンクラッチリセット信号ＢＬＲｎ（ｉ）を生成する場合よりも、回路面積が少なくなる。尚、“（ｉ）”は、バンクＢＡＮＫｎに備わる互いに独立な複数のバンクラッチＢＬｎを個々に参照するために付されている。
【００９８】
実施の形態４．
本実施の形態においては、電源の投入時に全てのバンクラッチＢＬがリセットされる構造を有するＲＡＭを示す。図１９は、本実施の形態に従うＲＡＭの構造を例示する回路図である。図１４に例示されるバンクラッチ制御信号発生回路ＢＬＲＧＣから出力されるバンクラッチリセット信号ＢＬＲとバンクラッチＢＬとの間に、強制リセット回路ＰＯＲＣからの信号／ＰＯＲが一方の入力端子に入力されるゲート素子Ｇ２０が挿入されている。ゲート素子Ｇ２０は、信号／ＰＯＲの反転論理とバンクラッチリセット信号ＢＬＲとの論理和をとる回路である。
【００９９】
強制リセット回路ＰＯＲＣは、電源Ｖｃｃの立ち上がりに遅延させて信号／ＰＯＲを非活性化する回路である。図１９に例示されるゲート素子Ｇ２０は、電源Ｖｃｃが立ち上がってから信号／ＰＯＲが非活性化されるまでの間に、活性化状態である信号／ＰＯＲに応じて“Ｈ”をバンクラッチＢＬへと与える。
【０１００】
このような構成によって、ゲート素子２０は電源Ｖｃｃがオンされた時又はリセット信号ＢＬＲが活性化された時には、バンクラッチＢＬをリセットする。図示されるように全てのバンクラッチ制御信号発生回路ＢＬＲＧＣとバンクラッチＢＬとの間にゲート素子２０を各々設けることによって、全てのバンクラッチＢＬが電源の投入時にリセットされる。
【０１０１】
電源の投入時にはバンクラッチは自身の内容が必ずリセットされ、余計な状態を保持しない。これによって、電源の投入時に記憶回路が誤動作すること等が防止される。図２０は、強制リセット回路ＰＯＲＣの詳細な構造を例示する回路図である。同図に示されている構造は周知であるので、説明は省略する。
【０１０２】
実施の形態５．
図２１は、本実施の形態に従うＲＡＭの構造を例示する回路図である。同図に示されるＲＡＭは、図１に例示されるＲＡＭにブロック選択回路ＢＳＣ、グローバルブロック選択線ＧＢＳ及びメインバンクラッチイネーブル信号ＭＢＬＥが付加され、この付加に伴う部分のみが変更されたものである。以下に、付加及び変更された部分についてのみ説明を行う。
【０１０３】
バンクＢＡＮＫ０，ＢＡＮＫ１は各々、一点鎖線にて例示されるように図に向かってそれぞれ上下に位置するブロックＢＬＫ０，ＢＬＫ１へと、カラム方向において分割されている。即ち、サブアレイ、サブデコード帯ＳＤＧ及びバンクラッチ帯ＢＬＧは、一点鎖線を境界として分割されている。
【０１０４】
ブロックＢＬＫ０，ＢＬＫ１は各々、１個のブロック選択回路ＢＳＣ０，ＢＳＣ１を備える。ブロック選択回路ＢＳＣ０，ＢＳＣ１は、互いに独立であるグローバルブロック選択線ＧＢＳ０，ＧＢＳ１にそれぞれ接続されている一方、メインバンクラッチイネーブル信号ＭＢＬＥには共通に接続されている。このような接続の状態によって、ブロック選択回路ＢＳＣ０，ＢＳＣ１は、メインバンクラッチイネーブル信号ＭＢＬＥによって共通に制御されつつも、グローバルブロック選択線ＧＢＳ０，ＧＢＳ１からそれぞれ与えられる信号によって制御の独立性を担保されている。
【０１０５】
図２２は、ブロック選択回路ＢＳＣの構造を例示する回路図である。メインバンクラッチイネーブル信号ＭＢＬＥ及びグローバルブロック選択線ＧＢＳの信号は、ＮＡＮＤゲートＧ３０に入力される。ＮＡＮＤゲートＧ３０の出力は分岐され、一方はインバータを介してバンクラッチイネーブル信号ＢＬＥとなり、他方はそのままバンクラッチイネーブル信号／ＢＬＥとなる。このようなブロック選択回路ＢＳＣの構造によって、バンクラッチイネーブル信号ＢＬＥ，／ＢＬＥは、メインバンクラッチイネーブル信号ＭＢＬＥ及びグローバルブロック選択線ＧＢＳが共に“Ｈ”に活性化されたときにのみ、それぞれ“Ｈ”，“Ｌ”として活性化される。
【０１０６】
バンクラッチイネーブル信号ＢＬＥ，／ＢＬＥは、図２１に示される２分割されたバンクラッチ帯ＢＬＧの一方のものに含まれる全てのバンクラッチＢＬに、図２２に例示されるように共通に入力される。即ち、図２１に示される同一のブロックＢＬＫに属するバンクラッチＢＬには全て、同一のブロック選択回路ＢＳＣからバンクラッチイネーブル信号ＢＬＥ，／ＢＬＥが与えられる。
【０１０７】
バンクラッチＢＬは例えば図１０に例示される構造を有しており、バンクラッチイネーブル信号ＢＬＥ，／ＢＬＥによって共通に操作されつつも、図２２に例示されるように、互いに独立に活性化されるグローバルワード線ＧＷＬから信号を入力されることによって独立性は担保されている。従って、複数のバンクラッチＢＬは、複数のメインワード線ＭＷＬのうちの一本のみを選択的に活性化することが可能である。
【０１０８】
図２１に例示されるように、ブロック選択回路ＢＳＣはブロックＢＬＫ毎に備えられている。更に上述の如く、ブロック選択回路ＢＳＣはグローバルブロック選択線ＧＢＳから与えられる信号によって各々の独立性を担保されている。これらのような構成によって、１つのバンクＢＡＮＫに備わる複数のブロックＢＬＫのうちのいずれか１つにおいてのみバンクラッチイネーブル信号ＢＬＥ，／ＢＬＥが活性化されるという構成が実現される。このようにブロックＢＬＫ毎に独立にバンクラッチイネーブル信号ＢＬＥ，／ＢＬＥが活性化されることによって得られる効果について、以下に説明を行う。
【０１０９】
例えば図１０に示されるように、バンクラッチイネーブル信号ＢＬＥ，／ＢＬＥはバンクラッチＢＬに備わるトランスミッションゲートを駆動しなければならない。従って、実施の形態１の場合のように１つのバンクＢＡＮＫに備わる全てのバンクラッチＢＬに対して活性化されたバンクラッチイネーブル信号ＢＬＥ，／ＢＬＥを共通に入力することは、バンクラッチイネーブル信号ＢＬＥ，／ＢＬＥの負荷を実質的に増大させている。これによって、記憶回路の動作速度が低下する。
【０１１０】
しかし、図２１に例示されるようにブロック選択回路ＢＳＣがブロックＢＬＫ毎に備えられている構成によって、バンクラッチイネーブル信号ＢＬＥ，／ＢＬＥは、選択的に活性化されるグローバルワード線ＧＷＬが含まれるブロックＢＬＫに備わるバンクラッチＢＬのみに活性化された状態で入力される。従って、活性化されないグローバルワード線ＧＷＬが含まれるブロックＢＬＫのトランスミッションゲートの分だけ、負荷容量が低減されたことになる。これによって、図１のＲＡＭの例のように１つのバンクＢＡＮＫに備わる全てのバンクラッチＢＬのトランスミッションゲートを駆動しなければならない場合よりも、動作が高速になる。
【０１１１】
メインバンクラッチイネーブル信号ＭＢＬＥ及びグローバルブロック選択線ＧＢＳを生成するための機構について説明を行う。図１４の例においては、バンクラッチイネーブル信号ＢＬＥはロウバンクアドレスＲＢＡ及び制御信号ＡＣＴ，ＢＬＴによって生成される。このようなバンクラッチイネーブル信号ＢＬＥのロウバンクアドレスＲＢＡ等への従属性を損なわないためには、図２２のメインバンクラッチイネーブル信号ＭＢＬＥの生成を、図１４に例示されるバンクラッチイネーブル信号発生回路ＢＬＥＧＣをそっくりそのまま用いて行えば良い。
【０１１２】
また、図２１に例示されるようにグローバルブロック選択線ＧＢＳ０，ＧＢＳ１は、ブロックＢＬＫ０，ＢＬＫ１毎に独立に活性化されねばならない。このような従属性は、選択的に活性化されるグローバルワード線ＧＷＬが含まれるブロックＢＬＫに含まれるグローバルブロック選択線ＧＢＳのみ選択的に活性化するという機能を、ロウデコーダＲＤにもたせれば良い。
【０１１３】
尚、図２２の例においてはバンクラッチイネーブル信号ＢＬＥ，／ＢＬＥが生成されているが、図２２と同一の回路を別に設け、バンクラッチイネーブル信号／ＢＬＥの代わりにバンクラッチリセット信号ＢＬＲを、バンクラッチイネーブル信号ＢＬＥとは独立に生成しても良い。
【０１１４】
上述の説明においては１つのバンクＢＡＮＫが２つのブロックＢＬＫに分割されているが、より多くのブロックＢＬＫに分割することも勿論可能である。ブロックＢＬＫ毎にブロック選択回路ＢＳＣを備えることによって、ブロックＢＬＫ毎にバンクラッチイネーブル信号ＢＬＥ等の活性を制御することが可能である。
【０１１５】
実施の形態６．
図２３は、図３８に示されるカラム方向に分割された従来のメモリアレイを、更に本発明の実施の形態１の方法によってロウ方向に分割した構造を例示する回路図である。従来の方法と本発明の方法とを用いてメモリアレイを分割すること際には、従来の方法及び本発明の方法のうちのいずれか一方のみを用いた場合よりも回路の面積が低減される。以下に説明を行う。
【０１１６】
図２４は、分割によって生じるバンクの個数ＢＮと面積の増加率ＡＩＲとの相関を例示するグラフである。バンクの個数ＢＮがとられている横軸は、対数表示されている。ロウ方向及びカラム方向の双方向に分割されている場合は実線にて、ロウ方向にのみ分割されている場合は２点鎖線にて、カラム方向にのみ分割されている場合は１点鎖線にてそれぞれ示されている。
【０１１７】
図１に例示されるようにロウ方向にのみバンクの分割を行う際には、分割によって生じたバンクの個数の分だけ、カラム方向に伸びるバンクラッチ帯ＢＬＧをロウ方向に追加しなければならない。また、図３８に例示されるようにカラム方向にのみバンクの分割を行う際にも、分割によって生じたバンクの個数の分だけ、ロウ方向において伸びる複数のセンスアンプ群ＳＡＧをカラム方向に追加せねばならない。従って、一方向においてのみバンクを分割する場合にはその方向において個数の増加の分回路が追加されることになり、バンクの個数ＢＮと面積の増加率ＡＩＲとはほぼ比例する。
【０１１８】
一方、バンクの分割を双方向に行う場合には、センスアンプ群ＳＡＧとバンクラッチ帯ＢＬＧとの双方の増加によってバンクの個数ＢＮの増加に対応すれば良い。従って、面積の増加率ＡＩＲはバンクの個数ＢＮの平方根に比例する。
【０１１９】
上述のような原理によって、図２４に例示されるように、双方向に分割を行う場合が最も面積の増加が少なくて済む。従来の方法及び本発明の方法を用いて２つの方向においてバンクを分割することによって、メモリアレイを所望の個数に分割することを効率的になすことが可能となる。
【０１２０】
実施の形態７．
図２５は、カラムデコーダＣＤ７０，ＣＤ７１によってそれぞれ制御されるバンク（メモリアレイ）ＢＡＮＫ７０，ＢＡＮＫ７１を１つのロウデコーダＲＤによって制御するＲＡＭの構造を例示する回路図である。バンクＢＡＮＫ７０，ＢＡＮＫ７１には共通にグローバルワード線ＧＷＬが設けられている。バンクＢＡＮＫ７０，ＢＡＮＫ７１には各々バンクラッチ帯ＢＬＧが設けられており、グローバルワード線ＧＷＬはバンクラッチＢＬを介して、バンクＢＡＮＫ７０，ＢＡＮＫ７１に各々備えられているメインワード線ＭＷＬに接続されている。
【０１２１】
図２５に例示される構造においても、バンクラッチＢＬをバンクＢＡＮＫ７０，ＢＡＮＫ７１毎に独立に制御することによって、複数のバンクを１つのロウデコーダによって独立に制御することが可能となる。複数のバンクに対して共通にグローバルワード線を設け、ラッチによって独立にメインワード線の状態をラッチするという原理は、実施の形態１と同じものである。即ち、本実施の形態は実施の形態１の１変形例である。ロウデコーダが複数のバンクによって共有され、回路面積が低減されるという効果がある。
【０１２２】
実施の形態８．
実施の形態１においては、図１に例示されるように、ロウ方向に伸びるグローバルワード線ＧＷＬに対して、バンクラッチＢＬとメインワード線ＭＷＬとからなるペアを複数組ロウ方向に設けている。即ち、バンクラッチＢＬとメインワード線ＭＷＬとからなるペアが、カラム方向において１本のグローバルワード線ＧＷＬに対して複数組並列に設けられている。この構成においては、メインワード線ＭＷＬを単位とする分割後のバンクにおいては、１本のグローバルワード線ＧＷＬに割り当てられているペアは１組のみである。
【０１２３】
本実施の形態においては、バンクラッチＢＬとメインワード線ＭＷＬとからなるペアをロウ方向に並列に複数組設け、グローバルワード線ＧＷＬに対して共通に接続する構造を示す。
【０１２４】
図２６は、本実施の形態のＲＡＭの構造を例示する回路図である。バンクＢＡＮＫ０において、グローバルワード線ＧＷＬには、２つのバンクラッチＢＬ００，ＢＬ０１が共通に接続されている。バンクラッチＢＬ００，ＢＬ０１は、バンクラッチイネーブル信号ＢＬＥ００，ＢＬＥ０１によってそれぞれ独立に制御される一方、バンクラッチリセット信号ＢＬＲ０によって同時にリセットされる。このような構成によって、バンクラッチＢＬ００，ＢＬ０１にそれぞれ接続されているメインワード線ＭＷＬ００，ＭＷＬ０１は、互いに独立に活性化され得る。
【０１２５】
メインワード線ＭＷＬ００，ＭＷＬ０１には各々、実施の形態１と同様にサブデコーダＳＤが複数個接続されている。互いに独立に活性化されるメインワード線ＭＷＬ００，ＭＷＬ０１によって、サブアレイ内に複数個設けられているワード線ＷＬのうちの１本が選択的に活性化される。ワード線ＷＬの活性化は、実施の形態１と同じ原理によって、バンクＢＡＮＫ毎に独立に行われる。
【０１２６】
本実施の形態においては、１本のグローバルワード線ＧＷＬに対して共通に接続されているバンクラッチＢＬは、１つのバンクＢＡＮＫにおいて複数個である。バンクラッチＢＬ１個にはメインワード線ＭＷＬが一本接続されているため、メインワード線ＭＷＬを活性化するために設けられるグローバルワード線の本数は実施の形態１の場合よりも少なくなる。従って、グローバルワード線ＧＷＬをレイアウトする際に、グローバルワード線ＧＷＬのピッチが緩和される。
【０１２７】
グローバルワード線ＧＷＬとメインワード線ＭＷＬとを同一のメタル層にて形成する際には、ピッチの緩和は特に重要である。本実施の形態の構造を用いることによって、レイアウトが容易となる。
【０１２８】
尚、図２６の例においてはバンクラッチＢＬ００，ＢＬ０１はバンクラッチリセット信号ＢＬＲ０によって同時にリセットされるが、個別にバンクラッチリセット信号を用意しても良い。
【０１２９】
実施の形態９．
実施の形態１〜実施の形態８には、１つのロウデコーダＲＤによって制御される複数個のバンクＢＡＮＫを独立なものとする構造が示されている。個々のバンクＢＡＮＫにおいて独立にワード線ＷＬが活性化される構造を実質的なものとするためには、図１に例示されるセンスアンプ群ＳＡＧの制御をバンクＢＡＮＫ毎に独立なものとせねばならない。本実施の形態においては斯かる構造を示す。
【０１３０】
図２７は、本実施の形態のＲＡＭの構造を例示する回路図である。バンクラッチ帯ＢＬＧをカラム方向において挟み込む、センスアンプコントロール回路ＳＡＣＴＬが設けられている。センスアンプコントロール回路ＳＡＣＴＬは、１つのバンクＢＡＮＫにおいてロウ方向に沿って備えられている複数個のセンスアンプ群ＳＡＧに対して共通に１個ずつ設けられている。
【０１３１】
センスアンプコントロール回路ＳＡＣＴＬは、複数のＢＡＮＫにまたがりつつもロウ方向に沿って複数個備えられているものを１組として、ロウデコーダＲＤから共通にグローバルセンスアンプイコライズ信号ＧＳＡＥＱが与えられる。一方、バンクラッチイネーブル信号ＢＬＲ及びバンクラッチリセット信号ＢＬＲは、カラム方向に沿って複数個備えられているセンスアンプコントロール回路ＳＡＣＴＬを１組として、これらの組毎に共通に与えられる。
【０１３２】
グローバルセンスアンプイコライズ信号ＧＳＡＥＱはロウ方向における組毎に、互いに独立に制御されている。バンクラッチイネーブル信号ＢＬＲ及びバンクラッチリセット信号ＢＬＲも、カラム方向における組毎に独立に制御されている。センスアンプコントロール回路ＳＡＣＴＬはラッチ機能を有しており、以上のような信号の構成から、バンクＢＡＮＫ毎に独立に活性化される。これは、バンクラッチＢＬをバンク毎に独立に制御できるのと同様の原理による。
【０１３３】
図２８は、センスアンプコントロール回路ＳＡＣＴＬの構造を例示する回路図である。センスアンプコントロール回路ＳＡＣＴＬは、バンクラッチイネーブル信号ＢＬＥ及びグローバルセンスアンプイコライズ信号ＧＳＡＥＱが共に活性化されている場合のみ“Ｈ”を出力するＡＮＤゲートと、このＡＮＤゲートの出力をラッチするラッチＬ８０とによって構成されている。
【０１３４】
バンクラッチイネーブル信号ＢＬＥ及びグローバルセンスアンプイコライズ信号ＧＳＡＥＱの少なくともいずれか一方が非活性となった場合にはＡＮＤゲートの出力は“Ｌ”となるが、ラッチＬ８０によってセンスアンプイコライズ信号ＳＡＥＱは活性化されたままとなる。ラッチＬ８０はバンクラッチリセット信号ＢＬＲの活性化によってリセットされ、センスアンプイコライズ信号ＳＡＥＱは非活性となる。斯かる機能を有するラッチＬ８０の構造は周知であるため、内部構造の詳細な図示及び説明は省略する。
【０１３５】
センスアンプイコライズ信号ＳＡＥＱは、センスアンプ群ＳＡＧを構成する図２９に例示されるセンスアンプＳＡへと出力される。図２９は、センスアンプＳＡの構造を例示する回路図である。
【０１３６】
センスアンプＳＡは、▲１▼図２に示されるメモリセルＭＣからのデータを受け取るデータ線ＤＬ，／ＤＬの電位を、データ線イコライズ信号ＤＬＥＱを受けて同じくする回路と、▲２▼図１に例示されるようにカラム方向においてセンスアンプ群ＳＡＧを挟み込む２つのサブアレイのうちのいずれを対象とするかを、データ線アイソレート信号ＤＬＩに応じて決定する回路と、▲３▼ＰＭＯＳによって構成されており、ＰＭＯＳセンスアンプイネーブル信号ＰＳＡＥに応じてデータ線ＤＬ，／ＤＬ間の電位差を増幅する第１のセンスアンプ部と、▲４▼ＮＭＯＳによって構成されており、ＮＭＯＳセンスアンプイネーブル信号ＮＳＡＥに応じてデータ線ＤＬ，／ＤＬ間の電位差を増幅する第２のセンスアンプ部と、▲５▼第１及び第２のセンスアンプ部によって電位差を増幅されたデータ線ＤＬ，／ＤＬの電位を、センスアンプイコライズ信号ＳＡＥＱに応じて同じくする回路とによって構成されている。
【０１３７】
図２８に例示されるセンスアンプコントロール回路ＳＡＣＴＬから出力されるセンスアンプイコライズ信号ＳＡＥＱは、図２７に例示されるバンクＢＡＮＫ毎に独立に制御されるものである。従って、センスアンプイコライズ信号ＳＡＥＱによって、図２９に例示されるセンスアンプＳＡをバンクＢＡＮＫ毎に独立に制御することが可能となる。また、センスアンプイコライズ信号ＳＡＥＱは、図１に例示されるバンクラッチＢＬを制御するバンクラッチイネーブル信号ＢＬＥ及びバンクラッチリセット信号ＢＬＲに応じて生成されるため、バンクラッチＢＬとセンスアンプＳＡとの同期がとられる。
【０１３８】
尚、センスアンプコントロール回路ＳＡＣＴＬの構造は図２８に例示されるもののみに制限されるものではなく、図４又は図１０に例示される構造をしていても良い。図３０及び図３１はそれぞれ、図４及び図１０に例示される構造によって実現されるセンスアンプコントロール回路ＳＡＣＴＬを例示する回路図である。
【０１３９】
図２８、図３０及び図３１においては、センスアンプイコライズ信号ＳＡＥＱを生成するセンスアンプコントロール回路ＳＡＣＴＬについて説明がなされている。しかし、センスアンプイコライズ信号ＳＡＥＱ以外の、図２９に例示されるセンスアンプＳＡを制御する信号も、センスアンプコントロール回路ＳＡＣＴＬと同じ回路構造によって生成できる。一例を図３２に示す。
【０１４０】
図３２は、ＮＭＯＳセンスアンプイネーブル信号ＮＳＡＥを図３１の構造によって生成する回路を例示する回路図である。マスターＮＭＯＳセンスアンプイネーブル信号／ＭＮＳＡＥは、図３１のグローバルセンスアンプイコライズ信号／ＧＳＡＥＱと同様に生成されるものである。図２９に例示される他のデータ線イコライズ信号ＤＬＥＱ、データ線アイソレート信号ＤＬＩ、及びＰＭＯＳセンスアンプイネーブル信号ＰＳＡＥについても、同様のことが成り立つ。
【０１４１】
バンクＢＡＮＫ毎に独立に生成されるセンスアンプＳＡを制御する上述の信号によって、センスアンプＳＡはバンクＢＡＮＫ毎に独立に制御される。図１に例示されるようにワード線ＷＬが活性化されることがバンクＢＡＮＫ毎に独立になされることは、実質的なものとなる。
【０１４２】
以上の説明から明らかであるように、センスアンプＳＡを制御する信号を生成する回路を互いに同じ構造とすることが可能である（例えば図３１及び図３２）。図３１及び図３２に例示される構造を用いて斯かる生成回路各々を構成した場合には、生成回路は、バンクラッチイネーブル信号ＢＬＥ，／ＢＬＥ受けて動作するトランスミッションゲートと、２つのインバータによって構成されるループ状のラッチとを各々有することになる。このような回路の重複は、回路面積の増加を招く。そこで、トランスミッションゲートとラッチとを共有させて、センスアンプＳＡを制御する複数の信号を生成することを行う。
【０１４３】
図３３は、センスアンプＳＡを制御する複数の信号を１つのトランスミッションゲートと１つのラッチとによって生成する回路の構造を例示する回路図である。同図に示される回路は、図３１の回路に更にゲート素子Ｇ８０，Ｇ８１が付加されたものである。
【０１４４】
ゲート素子Ｇ８０は、ループ状のラッチのうちトランスミッションゲート側のノードに一方の入力端子が接続されており、他方の入力端子にはマスターＮＭＯＳセンスアンプイネーブル信号／ＭＮＳＡＥが入力されている。このような構成によって、ゲート素子Ｇ８０は、ループ状のラッチ及びマスターＮＭＯＳセンスアンプイネーブル信号／ＭＮＳＡＥが双方とも活性化されている時のみ、ＮＭＯＳセンスアンプイネーブル信号ＮＳＡＥを活性化する。
【０１４５】
一方、ゲート素子Ｇ８１は、ループ状のラッチのうちセンスアンプイコライズ信号／ＳＡＥＱを出力するノードに一方の入力端子が接続されており、他方の入力端子にはマスターＰＭＯＳセンスアンプイネーブル信号ＭＰＳＡＥが入力されているＮＡＮＤゲートである。従って、ゲート素子Ｇ８１は、ループ状のラッチ及びマスターＰＭＯＳセンスアンプイネーブル信号ＭＰＳＡＥが双方とも活性化されている時のみ、ＰＭＯＳセンスアンプイネーブル信号／ＰＳＡＥを活性化する。
【０１４６】
グローバルセンスアンプイコライズ信号ＧＳＡＥＱ、マスターＮＭＯＳセンスアンプイネーブル信号／ＭＮＳＡＥ及びマスターＰＭＯＳセンスアンプイネーブル信号ＭＰＳＡＥを互いに独立に生成することによって、センスアンプイコライズ信号／ＳＡＥＱ、ＮＭＯＳセンスアンプイネーブル信号ＮＳＡＥ及びＰＭＯＳセンスアンプイネーブル信号／ＰＳＡＥを、図３３に例示されるように回路の一部が共有されている場合でも、独立に生成することが可能となる。回路の一部が共有されることによって、図３１に示される回路を信号毎に用意する場合よりも、回路面積が減少する。
【０１４７】
図３４は、図３３に例示される回路のタイミングチャートを例示する波形図である。ビット線イコライズ信号ＢＬＥ，／ＢＬＥ及びグローバルセンスアンプイコライズ信号ＧＳＡＥＱの活性によって図３３のラッチが活性化され、このラッチから直接出力されるセンスアンプイコライズ信号／ＳＡＥＱが活性化する。即ち、ラッチが活性化されているか否かはセンスアンプイコライズ信号／ＳＡＥＱを参照すればわかる。
【０１４８】
ラッチ（センスアンプイコライズ信号／ＳＡＥＱ）が活性化されている状態にては、マスターＮＭＯＳセンスアンプイネーブル信号／ＭＮＳＡＥ及びマスターＰＭＯＳセンスアンプイネーブル信号ＭＰＳＡＥのそれぞれの活性及び非活性に応じて、ＮＭＯＳセンスアンプイネーブル信号ＮＳＡＥ及びＰＭＯＳセンスアンプイネーブル信号／ＰＳＡＥのそれぞれの活性及び非活性が決定される。
【０１４９】
ビット線イコライズ信号ＢＬＥ，／ＢＬＥが活性化された際にグローバルセンスアンプイコライズ信号ＧＳＡＥＱを非活性にしておくことによって、ラッチ及びセンスアンプイコライズ信号／ＳＡＥＱが非活性にされる。ラッチが非活性であるときには、マスターＮＭＯＳセンスアンプイネーブル信号／ＭＮＳＡＥ及びマスターＰＭＯＳセンスアンプイネーブル信号ＭＰＳＡＥを活性にしても、ＮＭＯＳセンスアンプイネーブル信号ＮＳＡＥ及びＰＭＯＳセンスアンプイネーブル信号／ＰＳＡＥは非活性のままである。
【０１５０】
尚、図３３に例示される回路においては、ＮＭＯＳセンスアンプイネーブル信号ＮＳＡＥ及びＰＭＯＳセンスアンプイネーブル信号／ＰＳＡＥは各々、ラッチが活性化されているときしか活性化されない。しかし、ゲート素子Ｇ８０，Ｇ８１にそれぞれ備わる２つの入力端子のうちラッチ側に接続されているものの接続の場所を変えることによって、例えばラッチが非活性であるときにのみＮＭＯＳセンスアンプイネーブル信号ＮＳＡＥ及びＰＭＯＳセンスアンプイネーブル信号／ＰＳＡＥが活性化されるようにすることも可能である。このような構成を実現する接続の状態を以下に説明する。
【０１５１】
図３５は、ゲート素子Ｇ８０，Ｇ８１にそれぞれ備わる入力端子が、図３３に示される場合とは異なった状態にて接続されている構造を例示する回路図である。ゲート素子Ｇ８０の入力端子は、ラッチに備わる２つのノードのうちセンスアンプイコライズ信号／ＳＡＥＱが出力される側に接続されている。一方、ゲート素子Ｇ８１に備わる入力端子は、２つのノードのうちトランスミッションゲート側に接続されている。
【０１５２】
【発明の効果】
請求項１に記載の構成によれば、複数のバンクへの分割が、メインワード線を単位として、行方向において行われる。このことは、メインワード線の選択状態がバンクラッチ回路において互いに独立にラッチされることによって実現されるものである。メインワード線及びバンクラッチ回路からなるペアをグローバルワード線に対して複数組独立に設けるだけで済み、回路面積を大幅に増加させることなく記憶装置を効率的に利用することが可能となる。  
【０１５３】
請求項２に記載の構成によれば、複数のバンクラッチ回路における解除が組毎に行われ、解除信号の生成に要する回路面積が低減される。
【０１５４】
請求項３に記載の構成によれば、電源投入時等にバンクラッチ回路が必ず解除を行い、記憶装置の電源投入後の動作が安定に行われる。
【０１５５】
請求項４に記載の構成によれば、記憶装置の製造時に工程数を削減することが可能となる。複数のバンクへの分割を実現するためにワード線を３段の構造としても、ワード線の形成に要する工程数は従来通りで済む。
【０１５６】
請求項５に記載の構成によれば、複数のバンクラッチ回路は同一の組及び同一のブロックに属するものを単位としてバンクアドレス信号によって活性化される。そのため、活性化されるバンクラッチ回路の個数が減ることによってバンクアドレス信号への負荷が低減され、記憶装置の動作速度が早くなる。
【０１５７】
請求項６に記載の構成によれば、列方向において、１本のグローバルワード線に複数のメインワード線が対応することになる。これによって、グローバルワード線の数を減少させることが可能となり、ピッチの緩和が実現される。
【０１５８】
請求項７に記載の構成によれば、分割後の個々のバンクにおいて互いに独立にセンスアンプを制御することが可能となる。また、スイッチング部がバンクアドレス信号に応じて切り替わり、センスアンプ制御装置はバンクラッチ回路に同期してセンスアンプの制御を行う。また、スイッチング部とラッチ部とが互いに異なるセンスアンプイコライズ信号（／ＳＡＥＱ）、センスアンプ制御信号（ＮＳＡＥ、／ＰＳＡＥ）の生成に兼用され、回路面積が低減される。
【図面の簡単な説明】
【図１】  実施の形態１に従う記憶装置の構造の一例を示す回路図である。
【図２】  実施の形態１に従う記憶装置の構造の一例を示す回路図である。
【図３】  実施の形態１に従う記憶装置のタイミングチャートの一例を示す波形図である。
【図４】  実施の形態２に従う記憶装置の構造の第１の例を示す回路図である。
【図５】  実施の形態２に従う記憶装置の構造の第１の例を示す回路図である。
【図６】  実施の形態２に従う記憶装置の構造の第２の例を示す回路図である。
【図７】  実施の形態２に従う記憶装置の構造の第２の例を示す回路図である。
【図８】  実施の形態２に従う記憶装置の構造の第２の例を示す回路図である。
【図９】  実施の形態２に従う記憶装置の構造の第２の例のタイミングチャートの一例を示す波形図である。
【図１０】  実施の形態２に従う記憶装置の構造の第３の例を示す回路図である。
【図１１】  複数のメモリアレイを制御する記憶装置の構造を例示する回路図である。
【図１２】  図１１に例示される記憶装置のタイミングチャートを例示する波形図である。
【図１３】  実施の形態３に従う記憶装置の構造の一例を示す回路図である。
【図１４】  実施の形態３に従う記憶装置の構造の一例を示す回路図である。
【図１５】  実施の形態３に従う記憶装置の構造の一例のタイミングチャートの一例を示す波形図である。
【図１６】  実施の形態３に従う記憶装置の構造の一例を示す回路図である。
【図１７】  実施の形態３に従う記憶装置の構造の一例を示す回路図である。
【図１８】  実施の形態３に従う記憶装置の構造の一例を示す回路図である。
【図１９】  実施の形態４に従う記憶装置の構造の一例を示す回路図である。
【図２０】  実施の形態４に従う記憶装置の構造の一例を示す回路図である。
【図２１】  実施の形態５に従う記憶装置の構造の一例を示す回路図である。
【図２２】  実施の形態５に従う記憶装置の構造の一例を示す回路図である。
【図２３】  実施の形態６に従う記憶装置の構造の一例を示す回路図である。
【図２４】  メモリアレイの分割数と回路面積の増加率との相関を例示するグラフである。
【図２５】  実施の形態７に従う記憶装置の構造の一例を示す回路図である。
【図２６】  実施の形態８に従う記憶装置の構造の一例を示す回路図である。
【図２７】  実施の形態９に従う記憶装置の構造の一例を示す回路図である。
【図２８】  実施の形態９に従う記憶装置の構造の一例の第１の例を示す回路図である。
【図２９】  センスアンプの構造を例示する回路図である。
【図３０】  実施の形態９に従う記憶装置の構造の一例の第２の例を示す回路図である。
【図３１】  実施の形態９に従う記憶装置の構造の一例の第３の例を示す回路図である。
【図３２】  実施の形態９に従う記憶装置の構造の一例の第４の例を示す回路図である。
【図３３】  実施の形態９に従う記憶装置の構造の一例の第５の例を示す回路図である。
【図３４】  図３３に例示される記憶装置のタイミングチャートの一例を示す波形図である。
【図３５】  実施の形態９に従う記憶装置の構造の一例の第６の例を示す回路図である。
【図３６】  従来の記憶装置の構造の一例を示す回路図である。
【図３７】  従来の記憶装置の構造の一例を示す回路図である。
【図３８】  従来の記憶装置の構造の他例を示す回路図である。
【符号の説明】
ＡＣＴ，ＢＬＴ  制御信号、ＡＩＲ  面積の増加率、ＢＡＤｅｃ  ゲート素子、ＢＡＮＫ  バンク、ＢＬ  バンクラッチ、ＢＬＥ，／ＢＬＥ  バンクラッチイネーブル信号、ＢＬＥＧＣ  バンクラッチイネーブル信号発生回路、ＢＬＧ  バンクラッチ帯、ＢＬＲ，／ＢＬＲ  バンクラッチリセット信号、ＢＬＲＧＣ  バンクラッチリセット信号発生回路、ＢＮ  バンクの個数、ＢＳＣ  ブロック選択回路、ＣＤ  カラムデコーダ、ＤＬ，／ＤＬ  データ線、ＤＬＥＱ  データ線イコライズ信号、ＤＬＩ  データ線アイソレート信号、Ｇ  ＮＡＮＤゲート，ゲート素子、ＧＢＳ  グローバルブロック選択線、ＧＳＡＥＱ，／ＧＳＡＥＱ  グローバルセンスアンプイコライズ信号、ＧＷＬ  グローバルワード線、ＩＮＶ  インバータ、Ｌ  ラッチ、ＭＢＬＥ  メインバンクラッチイネーブル信号、／ＭＮＳＡＥ  マスターＮＭＯＳセンスアンプイネーブル信号、ＭＷＬ，／ＭＷＬ  メインワード線、ＮＳＡＥ  ＮＭＯＳセンスアンプイネーブル信号、ＮＯ  ノード、／ＰＯＲ  信号、ＰＯＲＣ  強制リセット回路、ＰＳＡＥ，／ＰＳＡＥ  ＰＭＯＳセンスアンプイネーブル信号、ＲＢＡ  ロウバンクアドレス、ＲＤ  ロウデコーダ、ＲＤＥ  ロウデコーダイネーブル信号、ＳＡＣＴＬ  センスアンプコントロール回路、ＳＡＥＱ  センスアンプイコライズ信号、ＳＡＧ  センスアンプ群、ＳＤ  サブデコーダ、ＳＤＥ  サブデコーダイネーブル信号、ＳＤＧ  サブデコード帯、Ｖｃｃ  電圧，電源、ＷＬ  ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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