(57)【特許請求の範囲】
【請求項１】
一導電型半導体基板上に形成された一導電型第１の半導体層及びノンドープ第２の半導体層及び一導電型第３の半導体層からなる積層体と、
積層体表面から少なくともノンドープ第２の半導体層内に達し且つ側壁が結晶方位を同じくする三つの結晶面で画成される正四面体の角錐状溝と、
正四面体の角錐状溝内に積層形成されたチャネル層及び第１のバリヤ層及びキャリヤ蓄積層及び第２のバリヤ層と、
一導電型第３の半導体層表面及び一導電型半導体基板裏面に形成されたオーミック・コンタクトするドレイン及びソース各電極と、
第２のバリヤ層表面にショットキ・コンタクトするゲート電極と、
少なくとも３元以上の元素からなり且つ正四面体の角錐状溝に於ける尖端でキャリヤ親和力が大となるように元素の比が変わる材料を用いることに依って、ゲート・バイアス電圧が０Ｖの状態で３次元的に電子を閉じ込める量子ドットに於ける基底準位を量子井戸に於ける基底準位よりも下に生成させたキャリヤ蓄積層と、
正四面体の角錐状溝の先端でチャネル層からキャリヤ蓄積層に電子がトンネリングできない程度に厚く且つ正四面体の角錐状溝を画成する三つの面でチャネル層からキャリヤ蓄積層に電子がトンネリングできる程度に薄く構成された第１のバリヤ層とを備え、
キャリヤ蓄積層に於いては、ゲート電極に０Ｖを印加した状態で前記量子ドットに於ける基底準位に電子が存在する状態と存在しない状態の二つの状態を実現する為にゲート電極に０Ｖを印加した状態で前記量子井戸に於ける基底準位をチャネル層のフェルミ準位に比較して高くなる厚さ及び元素組成比が選択されてなること
を特徴とする半導体記憶装置。
【請求項２】
一導電型半導体基板上に形成された一導電型第１の半導体層及びノンドープ第２の半導体層及び一導電型第３の半導体層からなる積層体と、
積層体表面から少なくともノンドープ第２の半導体層内に達し且つ側壁が結晶方位を同じくする三つの結晶面で画成される正四面体の角錐状溝と、
正四面体の角錐状溝内に積層形成されたチャネル層及び第１のバリヤ層及びキャリヤ蓄積層及び第２のバリヤ層と、
一導電型第３の半導体層表面及び一導電型半導体基板裏面に形成されたオーミック・コンタクトするドレイン及びソース各電極と、
第２のバリヤ層表面にショットキ・コンタクトするゲート電極と、
少なくとも３元以上の元素からなり且つ正四面体の角錐状溝に於ける尖端で電子親和力が大となるように元素の比が変わる材料を用いることに依って、ゲート・バイアス電圧が０Ｖの状態で３次元的に電子を閉じ込める量子ドットに於ける基底準位を量子井戸の基底準位よりも下に生成させたキャリヤ蓄積層と、
キャリヤ蓄積層と同じ材料を用いたチャネル層と、
キャリヤ蓄積層とチャネル層との間に介挿され正四面体の角錐状溝の先端で前記キャリヤ蓄積層の前記量子ドットに於ける基底準位と前記チャネル層の量子ドットに於ける基底準位との間で電子がトンネリング可能であり且つ正四面体の角錐状溝を画成する三つの面で前記キャリヤ蓄積層の前記量子井戸と前記チャネル層の量子井戸の基底準位との間で電子がトンネリング可能であり且つ量子井戸及び量子ドットの基底準位間では何れの箇所でもキャリヤ蓄積層とチャネル層との間で電子がトンネリング不可能である厚さに形成した第１のバリヤ層とを備え、
キャリヤ蓄積層及びチャネル層に於いては、ゲート電極に０Ｖを印加した状態でキャリヤ蓄積層中の量子井戸の基底準位が前記チャネル層のフェルミ準位に比較して高く、キャリヤ蓄積層中の量子ドットの基底準位がチャネル層中の量子ドットの基底準位に比較して低く且つそのエネルギ差がゲート電極に０Ｖを印加した状態でエネルギ緩和の散乱に寄与するフォノンのエネルギに比較して小さくなるか或いは大きくなる厚さ及び元素組成比が選択されてなること
を特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フローティング・ゲートをもつフラッシュ・メモリを含む半導体記憶装置に関する。
【０００２】
現在、フローティング・ゲートをもつフラッシュ・メモリが多くの電子機器に用いられていて、今後、更に使用分野が拡大される状況にあり、その為にも、低消費電力化が望まれているところであり、本発明は、その要求に応える一手段を開示する。
【０００３】
【従来の技術】
一般に、フラッシュ・メモリでは、データの書き込み、及び、消去は、フローティング・ゲートとチャネルとの間に介在するバリヤ層を電子がファウラー・ノルドハイム（Ｆｏｕｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングすること、即ち、高い電圧を印加することで、前記バリヤ層の実効的厚さを薄くし、電子のトンネリング確率を変えることで実現しているので、高い電圧が必要であり、従って、消費電力は大きい。
【０００４】
【発明が解決しようとする課題】
本発明では、フラッシュ・メモリの構造に簡単な改変を施すことで、書き込み電圧及び消去電圧の両方とも低電圧化することを可能にする。
【０００５】
【課題を解決するための手段】
図１は本発明に於ける基本的な半導体記憶装置を表す要部切断側面図であり、（Ａ）に見られる破線で囲んだ部分を拡大して（Ｂ）に示してある。
【０００６】
図に於いて、１は一導電型半導体基板、２は一導電型第１の半導体層、３はノンドープ第２の半導体層、３Ａは正四面体の溝、４は高濃度にドーピングされた一導電型第３の半導体層、５は絶縁膜、６はチャネル層、７は第１のバリヤ層、８は電子蓄積層（フローティング・ゲート）、９は第２のバリヤ層、１０はドレイン電極、１１はソース電極、１２はゲート電極、Ｓ1 は溝３Ａの壁面に於けるチャネル層６の厚さ、Ｓ11は溝３Ａの底に於けるチャネル層６の厚さ、Ｓ2 は溝３Ａの壁面に於ける電子蓄積層８の厚さ、Ｓ22は溝３Ａの底に於ける電子蓄積層８の厚さをそれぞれ示し、また、Ｓ11＝３Ｓ1 、Ｓ22＝３Ｓ2 になっている。
【０００７】
図１について説明した半導体記憶装置を製造するには、標準的には、次のような工程を採る。
【０００８】
図２乃至図６は半導体記憶装置を製造する方法を説明する為の工程要所に於ける半導体記憶装置を表す要部切断説明図であり、何れの図に於いても、（Ａ）は要部切断側面、（Ｂ）は要部切断平面を示し、以下、これ等の図及び図１を参照しつつ説明する。尚、図１に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【０００９】
図２参照
２−（１）
一導電型半導体基板１上に一導電型第１の半導体層２、ノンドープ第２の半導体層３、高濃度にドーピングした一導電型第３の半導体層４を順に積層形成する。
２−（２）
開口５Ａをもつ絶縁膜５を形成する。
【００１０】
図３参照
３−（１）
絶縁膜５をマスクとして異方性エッチングを行なって、第３の半導体層４の表面から第２の半導体層３内に深く入り込んだ溝３Ａを形成する。尚、溝３Ａは、先端が一導電型第１の半導体層２内に入り込むように形成しても良い。
【００１１】
溝３Ａの底を第２の半導体層３内に位置させる為には、絶縁膜５に形成した開口５Ａの大きさ、第３の半導体層４及び第２の半導体層３の厚さを適切に選択することが必要である。
【００１２】
この溝３Ａは正四面体をなし、それを画成する半導体層の３つの面は、エッチング・レートが小さい結晶方位、例えば（１１１）Ｂの面になっている。
【００１３】
図４参照
４−（１）
溝３Ａ内に一導電型で電子親和力が大きい半導体層からなるチャネル層６、チャネル層６に比較して電子親和力が小さい半導体層からなる第１のバリヤ層７、第１のバリヤ層７に比較して電子親和力が大きい半導体層からなる電子蓄積層（フローティング・ゲート）８、電子蓄積層８に比較して電子親和力が小さい半導体層からなる第２のバリヤ層９を順に積層形成する。
【００１４】
図５参照
５−（１）
正四面体の溝３Ａの周囲に在る絶縁膜５の一部を除去してオーミックなドレイン電極１０を形成し、また、一導電型半導体基板１の裏面にもオーミックなソース電極１１を形成する。
【００１５】
図６参照
６−（１）
絶縁膜５に形成されている開口５Ａを介して第２のバリヤ層９にショットキ・コンタクトするゲート電極１２を形成する。
【００１６】
前記のようにして製造した半導体記憶装置では、電子蓄積層８に量子ドットと量子井戸の準位が生成され、チャネル層６に量子井戸の準位、或いは、量子ドット及び量子井戸の準位が生成され、量子井戸の準位と量子ドットの準位との間でトンネリングは起こらないが、量子井戸の準位どうしの間、或いは、量子ドットの準位どうしの間ではトンネリングが起こるように第１のバリヤ層７の厚さを調節する。
【００１７】
このようにすると、低い電圧で電子を共鳴トンネリングさせることが可能となり、量子ドットの準位に電子が存在する状態と存在しない状態とを作り出すことができる。
【００１８】
図７及び図８は本発明に依る半導体記憶装置の動作を説明する為のエネルギ・バンド・ダイヤグラムであり、以下、これ等の図を参照しつつ説明する。尚、図中、量子井戸内の実線は２次元量子井戸の基底準位、破線は０次元量子ドットの基底準位、ｅ- は電子を示し、また、図１に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００１９】
図７（Ａ）参照
この半導体記憶装置では、第１のバリヤ層７に於けるバリヤ厚さとして、溝３Ａの先端でチャネル層６から電子蓄積層８に電子がトンネリングできない程度に充分に厚く、また、溝３Ａの三つの面でチャネル層６から電子蓄積層８に電子がトンネリングできる程度に充分に薄くなるよう設定し、そして、ゲート・バイアス電圧が０〔Ｖ〕である場合に於いて、電子蓄積層８に於ける２次元量子井戸の準位がチャネル層６に於ける２次元量子井戸の準位に比較して高くなるように電子蓄積層８及びチャネル層６の厚さと不純物濃度を調整した構成になっている。
【００２０】
図は、ゲート電極１２に印加するバイアス電圧が０〔Ｖ〕で、電子蓄積層８に於ける０次元量子ドットの準位に電子が存在しない状態を表している。
【００２１】
図７（Ｂ）参照
図は、ゲート電極１２に正バイアス電圧を印加し、０次元量子ドットの準位がチャネル層６に於けるフェルミ準位よりも低くなり、２次元量子井戸の準位がチャネル層６に於けるフェルミ準位よりも高くなった状態を表している。
【００２２】
０次元量子ドットの準位とチャネル層６に於ける２次元量子井戸の準位とでは電子状態が異なり、また、図１に見られる通り、溝３Ａの底に於ける第１のバリヤ層７は厚いので、そのトンネル確率は低く、電子は０次元量子ドットの準位にはトンネルできない。
【００２３】
図７（Ｃ）参照
図は、ゲート電極１２に更に高い正バイアス電圧を印加して、電子蓄積層８に於ける０次元量子ドットの準位、及び、２次元量子井戸の準位がチャネル層６に於けるフェルミ準位よりも低くなった状態を表している。
【００２４】
電子は、チャネル層６に於ける２次元量子井戸の準位と電子蓄積層８に於ける量子井戸の準位間で共鳴トンネリングし、その後、散乱に依ってエネルギ緩和して０次元量子ドットの準位に入る。
【００２５】
図８（Ａ）参照
図は、図７（Ｃ）について説明した状態から、ゲート電極１２に印加したバイアス電圧を０〔Ｖ〕に戻し、電子蓄積層８に於ける２次元量子井戸の準位に在った電子はトンネリングに依ってチャネル層６へ移動するが、０次元量子ドットの準位の電子は、チャネル層６の２次元量子井戸の準位と電子状態が異なり、また、溝３Ａの底に於ける第１のバリヤ層７は厚い為、そこをトンネリングする確率は小さいので、チャネル層６に移動することはできず、電子蓄積層８に残った状態を表している。
【００２６】
このように、ゲート電極１２に印加するバイアス電圧が同じ０〔Ｖ〕であっても、図７（Ａ）について説明した状態、及び、図８（Ａ）について説明した状態の二つの状態が実現されて半導体記憶素子として動作することが明らかである。
【００２７】
図８（Ｂ）参照
図は、図８（Ａ）について説明した状態から、ゲート電極１２に負バイアス電圧、即ち、電子蓄積層８に於ける０次元量子ドットの準位と第１のバリヤ層７に於ける伝導帯の底との差程度の逆バイアス電圧を印加し、電子蓄積層８に於ける０次元量子ドットの準位を消失させた状態を表している。
【００２８】
このような消去を行なってから、ゲート電極１２に印加したバイアス電圧を０〔Ｖ〕にすると、図７（Ａ）に見られる状態に戻ることになる。
【００２９】
本発明では、図１乃至図８について説明した半導体記憶装置と動作を異にする構成を採って、同じ効果を得ることができる半導体記憶装置を実現することも可能である。
【００３０】
図９及び図１０は本発明に依る半導体記憶装置の動作を説明する為のエネルギ・バンド・ダイヤグラムであり、以下、これ等の図を参照しつつ説明する。尚、図中、量子井戸内の実線は２次元量子井戸の基底準位、破線は０次元量子ドットの基底準位、ｅ- は電子を示し、また、図１に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００３１】
図９（Ａ）参照
この半導体記憶装置では、第１のバリヤ層７に於けるバリヤ厚さとして、溝３Ａの先端で量子ドットの準位間ではトンネリング可能であって、また、溝３Ａの三つの面で量子井戸の準位間ではトンネリングでき、且つ、量子井戸と量子ドットの準位間では、どの箇所であっても、電子蓄積層８とチャネル層６との間ではトンネリングできないように設計し、そして、ゲート電極１２に印加するバイアス電圧が０〔Ｖ〕では、電子蓄積層８に於ける２次元量子井戸の基底準位がチャネル層６に於けるフェルミ準位に比較して高く、電子蓄積層８の量子ドットの準位がチャネル層６の量子ドットの準位に比較して低く、その差がエネルギ緩和の散乱に寄与するフォノンのエネルギよりも充分に小さくなるように電子蓄積層８及びチャネル層６の厚さと不純物濃度を調整した構成になっている。
【００３２】
図は、ゲート電極１２に印加するバイアス電圧が０〔Ｖ〕で、電子蓄積層８に於ける０次元量子ドットの準位に電子が存在しない状態を表していて、電子蓄積層８の０次元量子ドットの準位とチャネル層６の量子ドットの準位との差がエネルギ緩和の散乱に寄与するフォノンのエネルギに比較して充分に小さい為、チャネル層６の量子ドットの準位から電子蓄積層８の量子ドットの準位へのトンネリングは起こらない。
【００３３】
図９（Ｂ）参照
図は、ゲート電極１２に正バイアス電圧を印加した状態を表し、図９（Ａ）に於いても同様であるが、２次元量子井戸の準位がチャネル層６に於けるフェルミ準位に比較して高い状態であれば、トンネリングは起こらない。
【００３４】
図９（Ｃ）参照
図は、ゲート電極１２に更に高い正バイアス電圧を印加して、電子蓄積層８に於ける０次元量子ドットの準位、及び、２次元量子井戸の準位がチャネル層６に於けるフェルミ準位よりも低くなった状態を表している。
【００３５】
電子は、チャネル層６に於ける２次元量子井戸の準位と電子蓄積層８に於ける量子井戸の準位間で共鳴トンネリングし、その後、散乱に依ってエネルギ緩和して０次元量子ドットの準位に入る。
【００３６】
図１０（Ａ）参照
図は、図９（Ｃ）について説明した状態から、ゲート電極１２に印加したバイアス電圧を０〔Ｖ〕に戻し、電子蓄積層８に於ける２次元量子井戸の準位に在った電子はトンネリングに依ってチャネル層６へ移動するが、０次元量子ドットの準位の電子は、チャネル層６の２次元量子井戸の準位と電子状態が異なる為、そこをトンネリングする確率は小さいので、チャネル層６に移動することはできず、電子蓄積層８に残った状態を表している。
【００３７】
この場合も、ゲート電極１２に印加するバイアス電圧が同じ０〔Ｖ〕であっても、図９（Ａ）について説明した状態、及び、図１０（Ａ）について説明した状態の二つの状態が実現され、半導体記憶素子として動作することが明らかである。
【００３８】
図１０（Ｂ）参照
図１０（Ｂ）は、図１０（Ａ）について説明した状態から、ゲート電極１２に負バイアス電圧、即ち、電子蓄積層８に於ける０次元量子ドットの準位とチャネル層６の０次元量子ドットの準位とが同じ高さになるようにし、電子蓄積層８に於ける０次元量子ドットの準位に入っている電子を排出した状態を表している。
【００３９】
このような消去を行なってから、ゲート電極１２に印加したバイアス電圧を０〔Ｖ〕にすると、図９（Ａ）に見られる状態に戻ることになる。
【００４０】
前記したところから、本発明に依る半導体記憶装置に於いては、
（１）
一導電型半導体基板（例えば一導電型半導体基板１）上に形成された一導電型第１の半導体層（例えば一導電型第１の半導体層２）及びノンドープ第２の半導体層（例えばノンドープ第２の半導体層３）及び一導電型第３の半導体層（例えば一導電型第３の半導体層４）からなる積層体と、積層体表面から少なくともノンドープ第２の半導体層内に達し且つ側壁が結晶方位を同じくする三つの結晶面で画成される正四面体の角錐状溝（例えば正四面体の溝３Ａ）と、正四面体の角錐状溝内に積層形成されたチャネル層（例えばチャネル層６）及び第１のバリヤ層（例えば第１のバリヤ層７）及びキャリヤ蓄積層（例えば電子蓄積層８）及び第２のバリヤ層（例えば第２のバリヤ層９）と、一導電型第３の半導体層表面及び一導電型半導体基板裏面に形成されたオーミック・コンタクトするドレイン及びソース各電極（例えばドレイン電極１０及びソース電極１１）と、第２のバリヤ層表面にショットキ・コンタクトするゲート電極（例えばゲート電極１２）と、少なくとも３元以上の元素からなり且つ正四面体の角錐状溝に於ける尖端でキャリヤ親和力が大となるように元素の比が変わる材料を用いることに依って、ゲート・バイアス電圧が０Ｖの状態で３次元的に電子を閉じ込める量子ドットに於ける基底準位を量子井戸に於ける基底準位よりも下に生成させたキャリヤ蓄積層と、正四面体の角錐状溝の先端でチャネル層からキャリヤ蓄積層に電子がトンネリングできない程度に厚く且つ正四面体の角錐状溝を画成する三つの面でチャネル層からキャリヤ蓄積層に電子がトンネリングできる程度に薄く構成された第１のバリヤ層とを備え、キャリヤ蓄積層に於いては、ゲート電極に０Ｖを印加した状態で前記量子ドットに於ける基底準位に電子が存在する状態と存在しない状態の二つの状態を実現する為にゲート電極に０Ｖを印加した状態で前記量子井戸に於ける基底準位をチャネル層のフェルミ準位に比較して高くなる厚さ及び元素組成比が選択されてなることを特徴とするか、又は、
【００４２】
（２）
一導電型半導体基板上に形成された一導電型第１の半導体層及びノンドープ第２の半導体層及び一導電型第３の半導体層からなる積層体と、積層体表面から少なくともノンドープ第２の半導体層内に達し且つ側壁が結晶方位を同じくする三つの結晶面で画成される正四面体の角錐状溝と、正四面体の角錐状溝内に積層形成されたチャネル層及び第１のバリヤ層及びキャリヤ蓄積層及び第２のバリヤ層と、一導電型第３の半導体層表面及び一導電型半導体基板裏面に形成されたオーミック・コンタクトするドレイン及びソース各電極と、第２のバリヤ層表面にショットキ・コンタクトするゲート電極と、少なくとも３元以上の元素（例えばｉ−ＩｎＧａＡｓ）からなり且つ正四面体の角錐状溝（例えば正四面体の溝３Ａ）に於ける尖端で電子親和力が大となるように元素の比が変わる材料を用いることに依って、ゲート・バイアス電圧が０Ｖの状態で３次元的に電子を閉じ込める量子ドットに於ける基底準位を量子井戸の基底準位よりも下に生成させたキャリヤ蓄積層（例えば電子蓄積層８）と、キャリヤ蓄積層と同じ材料（例えばｎ−ＩｎＧａＡｓ）を用いたチャネル層（例えばチャネル層６）と、キャリヤ蓄積層とチャネル層との間に介挿され正四面体の角錐状溝の先端で前記キャリヤ蓄積層の前記量子ドットに於ける基底準位と前記チャネル層の量子ドットに於ける基底準位との間で電子がトンネリング可能であり且つ正四面体の角錐状溝を画成する三つの面で前記キャリヤ蓄積層の前記量子井戸と前記チャネル層の量子井戸の基底準位との間で電子がトンネリング可能であり且つ量子井戸及び量子ドットの基底準位間では何れの箇所でもキャリヤ蓄積層とチャネル層との間で電子がトンネリング不可能である厚さに形成した第１のバリヤ層（例えば第１のバリヤ層７）とを備え、キャリヤ蓄積層及びチャネル層に於いては、ゲート電極に０Ｖを印加した状態でキャリヤ蓄積層中の量子井戸の基底準位が前記チャネル層のフェルミ準位に比較して高く、キャリヤ蓄積層中の量子ドットの基底準位がチャネル層中の量子ドットの基底準位に比較して低く且つそのエネルギ差がゲート電極に０Ｖを印加した状態でエネルギ緩和の散乱に寄与するフォノンのエネルギに比較して小さくなるか或いは大きくなる厚さ及び元素組成比が選択されてなることを特徴とする。
【００４３】
前記手段を採ることに依り、フローティング・ゲートをもつフラッシュ・メモリを含む半導体記憶装置に於いて、情報の書き込み、及び、消去を行なう為に印加する電圧を低く抑えることが可能となり、従って、低消費電力化を実現することができるので、電源が限られている電子機器に用いて好適である。
【００４４】
【発明の実施の形態】
図１について説明した半導体記憶装置を一実施の形態とし、その製造工程について具体的に説明するが、この場合、図２乃至図６を参照すると理解が容易である。
【００４５】
（Ａ）
ＭＯＣＶＤ（ｍｅｔａｌｏｒｇａｎｉｃ  ｃｈｅｍｉｃａｌ  ｖａｐｏｕｒｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、一導電型半導体基板１上に一導電型第１の半導体層２、ノンドープ第２の半導体層３、高濃度にドーピングした一導電型第３の半導体層４を順に積層形成する。尚、結晶成長法は、ＭＯＣＶＤ法に限られず、他の結晶成長技法、例えば、ＭＢＥ（ｍｏｌｅｃｕｌａｒ  ｂｅａｍ  ｅｐｉｔａｘｙ）法などに代替することができる。
【００４６】
上記各半導体部分について、主要なデータを例示すると次の通りである。
▲１▼  一導電型半導体基板１について
材料：ｎ型ＧａＡｓ
不純物：Ｓｉ
不純物濃度：５×１０18〔cm-3〕
▲２▼  一導電型第１の半導体層２について
材料：ｎ型ＧａＡｓ
不純物濃度：５×１０18〔cm-3〕
厚さ：１００〔ｎｍ〕
▲３▼  ノンドープ第２の半導体層３について
材料：ｉ−ＧａＡｓ
厚さ：３〔μｍ〕
▲４▼  一導電型第３の半導体層４について
材料：ｎ型ＧａＡｓ
不純物濃度：５×１０18〔cm-3〕
厚さ：１００〔ｎｍ〕
【００４７】
（Ｂ）
（Ｂ）−１
プラズマＣＶＤ（ｐｌａｓｍａ  ｃｈｅｍｉｃａｌ  ｖａｐｏｕｒ  ｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、厚さが例えば２００〔ｎｍ〕であるＳｉＯ2 からなる絶縁膜５を形成する。
【００４８】
（Ｂ）−２
リソグラフィ技術に於けるレジスト・プロセス、及び、エッチャントをフッ酸系エッチング液とするウエット・エッチング法を適用することに依り、絶縁膜５に直径が例えば１〔μｍ〕である円形の開口５Ａを形成する。
【００４９】
（Ｃ）
エッチャントをブロムメタノールとするウエット・エッチング法を適用することに依り、開口５Ａをもつ絶縁膜５をマスクとする異方性エッチングを行なって、ｎ型ＧａＡｓ層４の表面からｉ−ＧａＡｓ層３内に入り込んだ溝３Ａを形成する。
【００５０】
この溝３Ａは一辺が約１７３０〔ｎｍ〕の長さをもつ正四面体をなし、それを画成する半導体層の３つの面は、エッチング・レートが小さい結晶方位、例えば（１１１）Ａ面になっていて、表面から見ると正三角形をなし、絶縁膜５に形成された開口５Ａは正三角形に内接する状態にある。
【００５１】
溝３Ａの底をｉ−ＧａＡｓ層３内に位置させるには、絶縁膜５に於ける開口５Ａの大きさ、ｎ−ＧａＡｓ層４及びｉ−ＧａＡｓ層３の厚さを適切に選択することで実現することができ、前記した各寸法にすれば、期待通りの構造が確実に得られる。
【００５２】
（Ｄ）
ＭＯＣＶＤ法を適用することに依り、溝３Ａ内に一導電型で電子親和力が大きい半導体層からなるチャネル層６、チャネル層６に比較して電子親和力が小さい半導体層からなる第１のバリヤ層７、第１のバリヤ層７に比較して電子親和力が大きい半導体層からなる電子蓄積層８、電子蓄積層８に比較して電子親和力が小さい半導体層からなる第２のバリヤ層９を順に積層形成する。この場合、各半導体層は、ＳｉＯ2 からなる絶縁膜５上には成長されず、いわゆる選択成長が行なわれることは云うまでもない。
【００５３】
上記成長させた各半導体部分について、主要なデータを例示すると次の通りである。
▲１▼  チャネル層６について
材料：ｎ−ＩｎＧａＡｓ
不純物：Ｓｉ
不純物濃度：１×１０18〔cm-3〕
厚さ：２００〔ｎｍ〕
▲２▼  第１のバリヤ層７について
材料：ｉ−ＡｌＧａＡｓ
厚さ：５〔ｎｍ〕
▲３▼  電子蓄積層８について
材料：ｉ−ＩｎＧａＡｓ
厚さ：５〔ｎｍ〕
▲３▼  第２のバリヤ層９について
材料：ｉ−ＡｌＧａＡｓ
厚さ：２０〔ｎｍ〕
【００５４】
（Ｅ）
（Ｅ）−１
リソグラフィ技術に於けるレジスト・プロセス及びエッチャントをフッ酸系エッチング液とするウエット・エッチング法を適用することに依り、正四面体の溝３Ａの周囲に在るドレイン電極形成予定部分上に在る絶縁膜５を除去して電極コンタクト用開口を形成する。
【００５５】
（Ｅ）−２
電極コンタクト用開口を形成した際にマスクとして用いたレジスト膜を残したまま、真空蒸着法及びリフト・オフ法を適用することに依り、厚さが例えば５０〔ｎｍ〕／２００〔ｎｍ〕のＡｕＧｅ／Ａｕからなるドレイン電極１０を形成する。尚、真空蒸着法を適用する際、ｎ型ＧａＡｓ基板１の裏面にもドレイン電極１０と同材料、同厚のソース電極１１を形成する。
【００５６】
（Ｅ）−３
この後、温度４５０〔℃〕、時間１〔分〕の合金化熱処理を行なって、ドレイン電極１０及びソース電極１１をオーミックにする。
【００５７】
（Ｆ）
リソグラフィ技術に於けるレジスト・プロセス、真空蒸着法、リフト・オフ法を適用することに依り、絶縁膜５に形成されている開口５Ａを介してｉ−ＡｌＧａＡｓ層９にショットキ・コンタクトする厚さ２００〔ｎｍ〕のＡｌからなるゲート電極１２を形成する。
【００５８】
前記のようにして製造した半導体記憶装置は、ドレイン電極１０からｎ−ＩｎＧａＡｓチャネル層６を介してソース電極１１に流れる電流は、ｉ−ＩｎＧａＡｓ電子蓄積層８の量子ドットの準位に電子が存在する場合にはオフ、存在しない場合にはオンとなるものであって、図７及び図８に見られるエネルギ・バンド・ダイヤグラムついて説明した通りの情報書き込み、保持、消去などの動作を確実に行なうことができる。
【００５９】
本発明に於いては、前記実施の態様に限定されることなく、他に多くの改変を実現することができる。
【００６０】
即ち、前記実施の態様では、チャネル層６にｎ−ＩｎＧａＡｓ、第１のバリヤ層７にｉ−ＡｌＧａＡｓ、電子蓄積層８にｉ−ＩｎＧａＡｓ、第２のバリヤ層９にｉ−ＡｌＧａＡｓを用いたが、これ等の材料は適宜に選択することができる。
【００６１】
例えば、チャネル層６にｎ−ＧａＡｓ、第１のバリヤ層７にｉ−ＡｌＧａＡｓ、電子蓄積層８にｉ−ＩｎＧａＡｓ、第２のバリヤ層９にｉ−ＡｌＧａＡｓを用い、電子蓄積層８に於けるＩｎＡｓ組成を変えれば、電子蓄積層８中の量子ドットに於ける準位、及び、量子井戸の基底準位を調整することができる。
【００６２】
又、同じく、チャネル層６にｉ−ＧａＡｓ、第１のバリヤ層７にｎ−ＡｌＧａＡｓ、電子蓄積層８にｉ−ＩｎＧａＡｓ、第２のバリヤ層９にｉ−ＡｌＧａＡｓを用い、電子蓄積層８に於けるＩｎＡｓ組成を変えれば、電子蓄積層８中の量子ドットに於ける準位、及び、量子井戸の基底準位を調整することができ、キャリヤ移動度を高めることができる。
【００６３】
又、同じく、チャネル層６にｎ−ＩｎＧａＡｓ、第１のバリヤ層７にｉ−ＡｌＧａＡｓ、電子蓄積層８にｉ−ＩｎＧａＡｓ、第２のバリヤ層９にｉ−ＡｌＧａＡｓを用い、電子蓄積層８、及び、チャネル層６に於けるＩｎＡｓ組成を独立に変えれば、電子蓄積層８とチャネル層６中の量子ドットに於ける準位、及び、量子井戸の基底準位を独立に調整することができる。
【００６４】
又、同じく、チャネル層６にｉ−ＩｎＧａＡｓ、第１のバリヤ層７にｎ−ＡｌＧａＡｓ、電子蓄積層８にｉ−ＩｎＧａＡｓ、第２のバリヤ層９にｉ−ＡｌＧａＡｓを用い、電子蓄積層８、及び、チャネル層６に於けるＩｎＡｓ組成を独立に変えても、電子蓄積層８中とチャネル層６中の量子ドットに於ける準位、及び、量子井戸の基底準位を独立に調整することができる。
【００６５】
又、チャネル層６にｉ−ＧａＡｓを用いているものに於いては、ｎ−ＧａＡｓ／ｉ−ＧａＡｓの、そして、チャネル層６にｉ−ＩｎＧａＡｓを用いているものに於いては、ｎ−ＩｎＧａＡｓ／ｉ−ＩｎＧａＡｓの積層構造を用いることで、一導電型第３の半導体層４とチャネル層６との間の抵抗を低減させることができる。
【００６６】
又、第１のバリヤ層７に４元系の材料である例えばＩｎＡｌＧａＡｓを用い、第１のバリヤ層７、及び、電子蓄積層８に於けるエネルギ・バンド・ギャップを独立に変えることで、正四面体の溝３Ａの底及び正四面体の溝を画成する三つの面に於けるバリヤ高さを独立に制御することができる。
【００６７】
又、第２のバリヤ層表面にショットキ・コンタクトするゲート電極１２を形成してから、そのゲート電極１２を利用して自己整合的に表面側のオーミック電極であるドレイン電極１０を形成することで、ドレイン電極１０と正四面体の溝３Ａとの距離をリソグラフィに於ける合わせ精度の程度に小さくし、寄生抵抗の低減や素子面積の縮小に依る集積度の向上を達成することができる。
【００６８】
【発明の効果】
本発明の半導体記憶装置では、一導電型半導体基板上に形成された一導電型第１の半導体層及びノンドープ第２の半導体層及び一導電型第３の半導体層からなる積層体と、積層体表面から少なくともノンドープ第２の半導体層内に達し且つ側壁が結晶方位を同じくする三つの結晶面で画成される正四面体の角錐状溝と、正四面体の角錐状溝内に積層形成されたチャネル層及び第１のバリヤ層及びキャリヤ蓄積層及び第２のバリヤ層と、一導電型第３の半導体層表面及び一導電型半導体基板裏面に形成されたオーミック・コンタクトするドレイン及びソース各電極と、第２のバリヤ層表面にショットキ・コンタクトするゲート電極と、少なくとも３元以上の元素からなり且つ正四面体の角錐状溝に於ける尖端でキャリヤ親和力が大となるように元素の比が変わる材料を用いることに依って、ゲート・バイアス電圧が０Ｖの状態で３次元的に電子を閉じ込める量子ドットに於ける基底準位を量子井戸に於ける基底準位よりも下に生成させたキャリヤ蓄積層と、正四面体の角錐状溝の先端でチャネル層からキャリヤ蓄積層に電子がトンネリングできない程度に厚く且つ正四面体の角錐状溝を画成する三つの面でチャネル層からキャリヤ蓄積層に電子がトンネリングできる程度に薄く構成された第１のバリヤ層とを備え、キャリヤ蓄積層に於いては、ゲート電極に０Ｖを印加した状態で前記量子ドットに於ける基底準位に電子が存在する状態と存在しない状態の二つの状態を実現する為にゲート電極に０Ｖを印加した状態で前記量子井戸に於ける基底準位をチャネル層のフェルミ準位に比較して高くなる厚さ及び元素組成比が選択されてなることが基本になっている。
【００６９】
前記構成を採ることに依り、フローティング・ゲートをもつフラッシュ・メモリを含む半導体記憶装置に於いて、情報の書き込み、及び、消去を行なう為に印加する電圧を低く抑えることが可能となり、従って、低消費電力化を実現することができるので、電源が限られている電子機器に用いて好適である。
【図面の簡単な説明】
【図１】本発明に於ける基本的な半導体記憶装置を表す要部切断側面図である。
【図２】半導体記憶装置を製造する方法を説明する為の工程要所に於ける半導体記憶装置を表す要部切断説明図である。
【図３】半導体記憶装置を製造する方法を説明する為の工程要所に於ける半導体記憶装置を表す要部切断説明図である。
【図４】半導体記憶装置を製造する方法を説明する為の工程要所に於ける半導体記憶装置を表す要部切断説明図である。
【図５】半導体記憶装置を製造する方法を説明する為の工程要所に於ける半導体記憶装置を表す要部切断説明図である。
【図６】半導体記憶装置を製造する方法を説明する為の工程要所に於ける半導体記憶装置を表す要部切断説明図である。
【図７】本発明に依る半導体記憶装置の動作を説明する為のエネルギ・バンド・ダイヤグラムである。
【図８】本発明に依る半導体記憶装置の動作を説明する為のエネルギ・バンド・ダイヤグラムである。
【図９】本発明に依る半導体記憶装置の動作を説明する為のエネルギ・バンド・ダイヤグラムである。
【図１０】本発明に依る半導体記憶装置の動作を説明する為のエネルギ・バンド・ダイヤグラムである。
【符号の説明】
１  一導電型半導体基板
２  一導電型第１の半導体層
３  ノンドープ第２の半導体層
３Ａ  正四面体の溝
４  高濃度にドーピングされた一導電型第３の半導体層
５  絶縁膜
６  チャネル層
７  第１のバリヤ層
８  電子蓄積層（フローティング・ゲート）
９  第２のバリヤ層
１０  ドレイン電極
１１  ソース電極
１２  ゲート電極
Ｓ1   溝３Ａの壁面に於けるチャネル層６の厚さ
Ｓ11  溝３Ａの底に於けるチャネル層６の厚さ
Ｓ2   溝３Ａの壁面に於ける電子蓄積層８の厚さ
Ｓ22  溝３Ａの底に於ける電子蓄積層８の厚さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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