(57)【特許請求の範囲】
【請求項１】
集積回路のノードにおけるディジタル信号の遷移エッジのスルー・レートを変化させる装置であって、
第１のドライブ電圧源に結合された第１の出力トランジスタソース、前記ノードに結合された第１の出力トランジスタドレイン、および第１の出力トランジスタゲートを有する第１の出力トランジスタと、
データ信号を受信するように結合された第１のプレドライブ・デバイス入力、第１のプレドライブ・デバイス出力信号が生成される前記第１の出力トランジスタゲートに結合された第１のプレドライブ・デバイス出力、および第１のプレドライブ・デバイス制御入力を有する第１のプレドライブ・デバイスと、を備え、
前記第１のプレドライブ・デバイスは、
第１のプレドライブトランジスタソース、前記第１の出力トランジスタゲートに結合された第１のプレドライブトランジスタドレイン、および前記データ信号を受信するように結合された第１のプレドライブトランジスタゲートを有する第１のプレドライブトランジスタと、
第２のプレドライブトランジスタソース、前記第１の出力トランジスタゲートに結合された第２のプレドライブトランジスタドレイン、および前記データ信号を受信するように結合された第２のプレドライブトランジスタゲートを有する第２のプレドライブトランジスタと、を備え、
前記第１のプレドライブトランジスタおよび第２のプレドライブトランジスタは、逆特性のｎ型トランジスタおよびｐ型トランジスタからなり、
さらに、
前記集積回路の前記ノードにおける前記ディジタル信号の遷移エッジのスルー・レートが変化するように、前記第１のプレドライブ・デバイス出力信号の勾配を調整するため、プログラムされた信号に基づいて前記第１のプレドライブ・デバイスの第１のプレドライブ・デバイスソース抵抗を調整する前記第１のプレドライブ・デバイス制御入力に結合された第１のプログラマブル・ソース抵抗コントローラを備え、該第１のプログラマブル・ソース抵抗コントローラは、
基準信号を受信するように結合された第１の入力、前記プログラムされた信号を受信するように結合された第２の入力、および前記基準信号と前記プログラムされた信号との差を表す差信号が発生される演算増幅器出力を有する演算増幅器と、
第１の電圧源に結合された第１のトランジスタソース、前記演算増幅器出力に結合された第１のトランジスタゲート、および前記基準信号を受信する前記演算増幅器の前記第１の入力に結合された第１のトランジスタドレインを有する第１のトランジスタと、
前記第１の電圧源に結合された第２のトランジスタソース、前記演算増幅器出力に結合された第２のトランジスタゲート、および第２のトランジスタドレインを有する第２のトランジスタと、
第２の電圧源に結合された第３のトランジスタソース、前記第２のトランジスタドレインに結合された第３のトランジスタドレイン、および第３のトランジスタゲートを有する第３のトランジスタと、  
前記第１の電圧源に結合されたソース、前記第１のプレドライブトランジスタソースに結合された第４のトランジスタドレイン、および前記演算増幅器出力と前記第２のトランジスタゲートに結合された第４のトランジスタゲートを有する第４のトランジスタと、
前記第２の電圧源に結合されたソース、前記第２のプレドライブトランジスタソースに結合された第５のトランジスタドレイン、および前記第３のトランジスタゲートに結合された第５のトランジスタゲートを有する第５のトランジスタと、
を備える、装置。
【請求項２】
第２のドライブ電圧源に結合された第２の出力トランジスタソース、前記ノードに結合された第２の出力トランジスタドレイン、および第２の出力トランジスタゲートを有する第２の出力トランジスタと、
前記データ信号を受信するように結合された第２のプレドライブ・デバイス入力、前記第２の出力トランジスタに結合された第２のプレドライブ・デバイス出力、および第２のプレドライブ・デバイス制御入力を有する第２のプレドライブ・デバイスと、
前記プログラムされた信号に基づいて前記第２のプレドライブ・デバイスの第２のプレドライブ・デバイスソース抵抗を決定する前記第２のプレドライブ・デバイス制御入力に結合された第２のプログラマブル・ソース抵抗コントローラと、を備え、前記第２のプレドライブ・デバイスは、
第３のプレドライブトランジスタソース、前記第２の出力トランジスタゲートに結合された第３のプレドライブトランジスタドレイン、および前記データ信号を受信するように結合された第３のプレドライブトランジスタゲートを有する第３のプレドライブトランジスタと、
第４のプレドライブトランジスタソース、前記第２の出力トランジスタゲートに結合された第４のプレドライブトランジスタドレイン、および前記データ信号を受信するように結合された第４のプレドライブトランジスタゲートを有する第４のプレドライブトランジスタと、を備え、
前記第３のプレドライブトランジスタおよび第４のプレドライブトランジスタは、逆特性のｎ型トランジスタおよびｐ型トランジスタからなり、
前記第２のプログラマブル・ソース抵抗コントローラは、
前記第１の電圧源に結合されたソース、前記第３のプレドライブトランジスタソースに結合された第６のトランジスタドレイン、および前記演算増幅器出力と前記第２のトランジスタゲートとに結合された第６のトランジスタゲートを有する第６のトランジスタと、
前記第２の電圧源に結合されたソース、前記第４のプレドライブトランジスタソースに結合された第７のトランジスタドレイン、および前記第３のトランジスタゲートに結合された第７のトランジスタゲートを有する第７のトランジスタと、
を備える、請求項１に記載の装置。
【請求項３】
前記第２のドライブ電圧源が実質的に前記第１のドライブ電圧源に等しい、請求項２に記載の装置。
【請求項４】
外部電圧源に結合された第１の端子、および前記演算増幅器の前記第１の入力と前記第１のトランジスタドレインとに結合された第２の端子を有する外部プログラマブルレジスタを備える、請求項２に記載の装置。
【請求項５】
外部電圧源に結合された第１の端子、および前記演算増幅器の前記第１の入力と前記第１のトランジスタドレインに結合された第２の端子とを有する外部プログラマブルレジスタを備える、請求項１に記載の装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に集積回路のパッド回路に関し、より詳細には外部抵抗とプログラムされた遅延を用いる出力ドライバのスルー・レート（slew rate）制御に関する。
【０００２】
【従来の技術】
集積回路はディジタル信号を用いて互いに通信する。ディジタルの世界では、ディジタル信号は、複数のあらかじめ定義された量子化状態の一つに存在することができる。ディジタル信号は伝送線路を伝わってアナログ信号を用いて伝送されるので、ディジタル信号のあらかじめ定義された量子化状態は、信号の全電圧範囲内の異なる電圧の範囲によって表される。例えば、２進システムに基づく典型的なディジタル集積回路（ＩＣ）は、「０」と「１」の２つの状態を用いて通信する。「０」のディジタル状態は、信号の電位電圧範囲の最小電圧ＶMIN（例えば、０ボルト）と電圧の全範囲に対して相対的に低い電圧ＶLOWとの間の電圧範囲で表され、他方「１」のディジタル状態は、電圧の全範囲に対して相対的に高い電圧ＶHIGHと信号の電位電圧範囲の最大電圧ＶMAX（例えば、１．５ボルト）との間の電圧範囲で表される。２進システムの例では、信号の電圧レベルがＶLOWとＶHIGHの間にあるとき、ディジタル信号の状態は不明である。このような事態は、典型的に信号が「０」の状態から「１」の状態へ遷移する間またはその逆の場合にのみ生じる。
【０００３】
伝送信号は実際にはアナログであるので、ディジタル状態間の遷移は瞬間的に生じるのではなく、伝送線路に存在する物理的な条件に依存する時間間隔ＴTRANSITIONにわたって生じる。伝送線路上での信号の遷移は、伝送線路の寄生抵抗、インダクタンス及びキャパシタンスによる伝播遅延として知られている遅延を受ける。この遅延は、伝送線路の長さとともに大きくなる。さらに、伝送線路のインピーダンスがその駆動する負荷のインピーダンスと一致しないときは、インピーダンスの不一致によりドライバ回路に戻される負荷からの反射を生じるため、信号が劣化することは良く知られている。この反射は再反射されて、さらに信号を劣化させる。
【０００４】
さらに、異なるインピーダンスを持つ多数の負荷をドライバ回路が駆動するとき、伝送線路はリアルタイムでの作動中にそれぞれの負荷に適切に整合する多数のスタブを必要とする。しかし、スタブを多数使用すると、多数の反射が発生する。信号状態の適切な検出を保証するやり方の一つは、信号のエッジ・レートを制御することである。
【０００５】
【発明が解決しようとする課題】
しかしながら、このやり方は、常に増加する信号周波数に向かうトレンドと競合し、さらに高いエッジ・レートを生じる。従って、信号周波数を犠牲にせずに信号エッジ遷移のスルー・レートを制御する技術に対する必要性が存在する。
【０００６】
【課題を解決するための手段】
本発明は、駆動信号を発生するプレドライバ回路の抵抗を制御することによって、集積回路の出力ドライバのスルー・レートを制御する方法及び回路である。
【０００７】
特に、本発明は、出力段ＦＥＴを駆動するプレドライバＦＥＴの組を通る電流を制御することによって、出力パッドにおける信号のスルー・レートを変化させることを可能にする。好ましい実施形態では、これは、プログラマブル抵抗プレドライバ回路を用いて出力ドライバの出力段を駆動することによって達成される。出力段ＦＥＴを駆動するプレドライバ信号の勾配は、プレドライバＦＥＴのソース抵抗を変えることによって制御可能である。
【０００８】
出力信号のスルー・レート制御に加えて、プログラマブル抵抗プレドライバ回路を使用することは、電圧、温度及び製造工程のばらつきによるチップ間のパラメータ差を克服するためにも有効である。
【０００９】
より遅いスルー・レートの要求に対してすら、本発明は、出力ドライバレッグ（leg）を段階的にオンにすることを実現できる。これにより、単一の出力ドライバレッグのみのエッジ・レート制御を用いた場合よりも遅い出力スルー・レートが可能になる。
【００１０】
【発明の実施の形態】
出力ドライバによって出力信号のスルー・レートを制御する新規な方法と回路について、以下に詳細に説明する。本発明は、特定の出力ドライバの設計のような特定の実施形態に関して説明されるが、ここで説明される実施形態は例示に過ぎず、本発明の範囲を限定するものではなく、プレドライバ回路における抵抗を調節することによって出力信号エッジ・レートを制御してプレドライブ信号の勾配を制御するあらゆる実施形態を包含することを意図している。
【００１１】
一般的な好ましい実施例を述べると、図１は、本発明により実現されるスルー・レート制御される出力ドライバ回路１０を示している。以下に詳細に説明するように、スルー・レート制御される出力ドライバ回路１０は、プレドライブ・デバイスのソース抵抗を制御することによって出力パッドにおいて駆動される信号のスルー・レートを制御する機能を提供する。
【００１２】
当分野において周知のように、典型的な出力ドライバは、プルアップ回路Ｓ１とプルダウン回路Ｓ２を含む。回路Ｓ１とＳ２は、典型的に、データ信号ＤＡＴＡ１１を受け取るために結合された入力を持つプレドライバ段２８（典型的に、一対の相補型ＣＭＯＳデバイス１４、１５及び２４、２５を含むインバータ１２、２２を用いて実現される）を含む。プレドライバ段２８は、出力段２９における出力ドライバ・プルアップ・デバイス１６と出力ドライバ・プルダウン・デバイス２６を制御するために使われるプルアップ・プレドライブ信号１３とプルダウン・プレドライブ信号２３を生成する。これらの信号は、出力パッド１８を高電圧レベル、低電圧レベルまたは場合によってはトライステートの電圧レベルにする。典型的に、出力段２９は、一対の相補型ＣＭＯＳデバイス１６及び２６を利用する。各ＣＭＯＳデバイスは、プレドライブ信号１３、２３を受け取るよう接続されたゲートと、出力パッド１８に接続されたドレインと、高電圧源（例えば、ＶDD）または低電圧源（例えば、ＶSSあるいは接地）のいずれかに交互になるよう接続されたソースを有する。本発明によれば、プレドライバ段２８は、プレドライバ段デバイス１４、１５及び２４、２５のソース抵抗を調節するプレドライバ抵抗制御回路２０に応答し、それぞれプレドライバ段デバイス１４、１５及び２４、２５を流れる電流のレートを加速または減速して、プルアップ・プレドライブ信号１３とプルダウン・プレドライブ信号２３のスルー・レートを調節する。これは、出力パッド１８における信号のスルー・レートに交互に直接影響を与える。
【００１３】
図２は、本発明の一般的な方法の動作フローチャートである。この方法によれば、プレドライブ・デバイスのソース抵抗はプレドライブ・デバイスを流れる電流のレートを調節するように変更されて、プレドライブ信号のエッジの所望のスルー・レートが得られる（ステップ３２）。スルー・レート制御されたプレドライブ信号は、出力ドライバ・デバイスを駆動するために使われる（３４）。
【００１４】
次に特定の実施形態を説明する。図３は、本発明の原理に従って実現される出力ドライバ１００を示す。図示するように、出力ドライバ１００は、プログラマブル電源１３１、プレドライバ段１３２及び出力段１３３の三段を含む。
【００１５】
出力段１３３は、高電圧源ＶDD及び低電圧源（接地）と出力パッド１１８との間にそれぞれ接続された出力ドライブ・デバイス１２７、１２８を含む。出力ドライブ・デバイス１２７、１２８は、プレドライバ段１３２を介して制御可能であり、特性インピーダンスＺOを有する負荷１１７に接続された出力パッド１１８を駆動する。プログラマブル電源１３１は、プレドライバ段１３２の合成ソース・インピーダンスを決定する。プレドライブ・デバイスの合成ソース・インピーダンスは、値ＲSC（充電中のソース抵抗）と値ＲSD（放電中のソース抵抗）に分離できる。一般的に言って、ＲSCとＲSDが異なることを必要とする特別な状況を想定することもできるが、これらは互いに等しいことが望ましい。ＲSCとＲSDは、以下に詳細に説明するように変更され、プレドライバ段１３２における出力の勾配を変える。ＲSC／ＲSDが増加すると、プレドライバ段１３２の出力１１６、１２６の勾配は減少し、従ってプレドライブ信号１１６、１２６の遷移時間は増加する。逆に、ＲSC／ＲSDが減少すると、プレドライバ段１３２の出力１１６、１２６の勾配は増加し、従ってプレドライブ信号１１６、１２６の遷移時間は減少する。
【００１６】
回路のプルアップ部分において、プレドライバ回路１３２は、直列に４つのＣＭＯＳデバイス１１２−１１５を備えている。デバイス１１３、１１４は、出力段のプルアップ・デバイス１２７を駆動する線１１６上のプレドライブ信号をそれぞれプルアップし（ＶDDに充電する）及びプルダウンする（接地に放電する）スイッチとして機能する。スイッチング・デバイス１１３、１１４は所望の出力波形（出力されるデータのビットパターンを表す）に従って適切な切り換えでオンオフされ、両方のデバイス１１３、１１４は線１１６上でトライステートプレドライブ信号にオフされることはできるが、両方のデバイスは決して同時にはオンにならないことは明らかであろう。デバイス１１２は、プログラム可能な値の抵抗として機能し、デバイス１１３の非常に低いオン抵抗と合成されてＲＳＣとなる。同様に、デバイス１１５は、プログラム可能な値の抵抗として機能し、デバイス１１４の比較的低いオン抵抗と合成されてＲＳＤとなる。デバイス１１５とほぼ等しいトランスコンダクタンスを持つデバイス１１２の抵抗は、電圧ＰＧＡＴＥ１２０の値によって制御され、同様にしてデバイス１１５の抵抗は、電圧ＮＧＡＴＥ１１９の値によって決定される。
【００１７】
次にプログラマブル電流源１３１について述べる。電圧ＶREF１０２は、ＶDDとＧＮＤの間に直列に接続された２つの抵抗デバイス１０３と１０４を含む電圧分割器によってＶDDから取り出される。これらの２つのデバイスの配置は、例えば３．３ボルトのＶDDに対して１．８ボルトのＶREFを生成するように選択される。
【００１８】
外部のプログラミング抵抗ＲPROG１０７は、外部電源ＶDDと、電圧ＶPROGによって特徴づけられるチップの端子１０９との間に接続される。電圧ＶPROGは、外部のプログラミング抵抗ＲPROG１０７と、端子１０９に接続されたドレイン及び接地されたソースを有するＮ型デバイス１０８とによって形成されるフィードバック制御電圧分割器によって生成される。ＶPROGとＶREFは、その出力が信号ＮＧＡＴＥ１１９である誤差増幅器１０６（適当な利得の演算増幅器）に印加される。ＮＧＡＴＥは、Ｎ型デバイス１０８のゲートに印加される。
【００１９】
動作時に、ＶPROGは、フィードバックループの誤差限度内でＶREFに等しくなる。誤差増幅器１０６の４０という利得は適切な利得であり、ＶPROG１０９を例えばＶREFの５０ミリボルト以内に維持する。次に、デバイス１０８の特性はフィードバックループに含まれる。これは、温度とプロセスのばらつきから生じ、デバイス１０８におけるパラメータシフトになるＶPROGにおけるばらつきをゼロにするために必要であるように、ゲート電圧ＶGSN（これもＮＧＡＴＥ１１９である）が変化することを意味する。このようにして、ＮＧＡＴＥは、同じプロセスと温度のずれに対してほぼ同じパラメータシフトを受ける他のデバイスに補償を与えるために使用できるような方法で変化する。
【００２０】
従って、例えば、デバイス１０８が仮想のデザイン・センター・デバイスに比べて「早い」（すなわち、デバイスを流れる電流が所与のＶGSNに対して比較的大きい）とき、電圧ＶPROGは、他の場合（フィードバックループによってＶREFに設定される）よりも低くなる傾向がある。（おそらくデバイス１１２と１１５も「早い」と思われ、デバイス１１２と１１５はＲSCとＲSDの減少された値を示し、これは好ましくない。）しかしＶPROGがＶREFより小さくされると、誤差増幅器は、ＮＧＡＴＥの値を小さくするとともにデバイス１０８の抵抗を上げて、ＶREF付近まで戻すようにＶPROGを増加させる。ＮＧＡＴＥの値を小さくすると、デバイス１１２と１１５の抵抗が増大することは明らかである。デバイス１１２と１１５も同じ過程で製造されているために「早い」ので、これは望まれていることであり、ＮＧＡＴＥの値を小さくしなければ、おそらく所望の値よりも低い抵抗で動作する。同様な例は、温度のずれにより生じたシフトに対するのと同じく、「遅い」デバイスについても得られる。
【００２１】
従って、ＶREFのフィードバック・ループ内にデバイス１０８を含むことによって、ソース・インピーダンスのプログラムされた値からのずれの補償に使うことができるＮＧＡＴＥの変化が生成される。
【００２２】
次に本発明の新規な態様を述べる。ＲPROGを変化させてプレドライブ・デバイス１１３、１１４による電流のレートに影響を与えるソース抵抗ＲSCとＲSDを調節することができる。プレドライブ信号１１６のスルー・レートは、プレドライブ信号１１６の充電／放電レートに影響を与えるプレドライブ・デバイス１１３、１１４のソース抵抗ＲSCとＲSDをプログラムすることによって調節することができる。プレドライブ信号１１６の充電／放電レートを遅くすることにより、出力信号ドライブ・デバイス１２７のゲートの充電／放電により時間がかかり、従って出力信号ドライブ・デバイス１２７が飽和／ピンチオフに達する前に線形領域で導通する時間量が増大する。当分野において周知のように、ＦＥＴデバイスの線形領域を規定するゲート対ソース電圧ＶGSの範囲は狭く、ドレイン電流は、ＦＥＴが電流源となる点である飽和電圧ＶDS(SAT)までドレイン対ソース電圧ＶPSと共に線形的に増加する。線形領域における勾配ＩD／ＶDSは、ＶGS−ＶTに比例する。従って、ドライブ・デバイス１２７、１２８が線形領域に留まる時間が長いほど、出力パッドにおける充電／放電レートは遅くなり、従って、出力信号のエッジ・レートは遅くなる。
【００２３】
回路１００のプルダウン部分は、回路のプルアップ部分と同様であり、高電圧源ＶDDと接地の間に直列に接続されたプレドライバ・デバイス１２２−１２５を含み、ドライブ・デバイス１２８のゲートを駆動するプレドライブ信号１２６を発生する。回路のプルダウン部分は、ドライブ・デバイス１２８が出力パッドを接地に放電することを除いて、回路のプルアップ部分と同様に動作する。
【００２４】
図４(a)と図４(b)は、出力信号のエッジ・レートにおけるプレドライブデバイスのソース抵抗を増加させる効果を説明するタイミング図である。図示するように、スルー・レート制御を行わないと、プレドライブ信号（図４(a)に破線で示す）は素早く切り換わり、鋭いエッジ遷移となる。これは、出力信号（図４(b)に破線で示す）における鋭いエッジ遷移となる。これに対して、本発明によるプレドライブ信号のスルー・レート制御（図４(a)に実線で示す）によると、出力信号（図４(b)に実線で示す）はよりゆっくりと遷移する。
【００２５】
図３に戻って、プログラマブル電流源１３１は、デバイス１０８と１１０が１：１の電流ミラーを構成するように実現される。デバイス１１０は、定電流源として動作する傾向のある領域で動作し、この場合、電流値はＶGSNの関数（すなわち、ＮＧＡＴＥの関数）となる。デバイス１１０（及び１１１）を流れる電流はＩPROGとなるが、ＶREFを追跡するようにＶPROGをサーボするのと同じだけ、誤差増幅器６によって生成されるＶGSNにおける任意の動きによって（補償のために）調節される。デバイス１１１はまた定電流領域で動作し、構造の対称性のおかげで、所与の電流においてデバイス１１０が持つのと同じ大きさのゲート電圧を持つ。デバイス１１０と１１１は直列に接続されているので、それらは定電流源として正確に同じ電圧を発生し共有する。このように、デバイス１１０を流れる電流は、ＶDDを基準としたとき、ＤＧＮＤを基準としてＶGSNを変化する大きさと方向に対応するデバイス１１１のためのゲート電圧ＶGSP（ＰＧＡＴＥ）を生成するかまたはこれを伴う。言い換えると、デバイス１１０と１１１はゲート電圧ミラーとして動作する。その結果、主にはＲPROGについて選択された値に従って決定され、従にはプロセスと温度のばらつきに従って変化する値を持つ、信号ＮＧＡＴＥ１１９とＰＧＡＴＥ１２０が生じる。
【００２６】
信号ＮＧＡＴＥ１１９は、ｎチャンネルＦＥＴ１１５のゲートを駆動し、信号ＰＧＡＴＥ１２０は、ｐチャンネルＦＥＴ１１２のゲートを駆動する。デバイス１０８と１１５もまた、デバイスの構成の比率に比例した電流比を持つ電流ミラーを構成する。例えば、ＦＥＴ１１５について選択された構成が１：３０のミラーを発生すると仮定する。ＦＥＴ１１５を流れる電流は（デバイス１１４によってオンにされたとき）、デバイス１０８（ＩPROG）を流れる電流量の３０倍となる。この例では、デバイス１０８と１１２の構成も、１：３０の電流ミラーを構成するように選ばれている。従って、ＲPROGはＩPROGを設定し、デバイス１１２のためにＲSCの値を、デバイス１１５ためにＲSDの値を順にプログラムし補償する。
【００２７】
アプリケーションの中には、例えば、非常に遅いスルー・レート要求を持ち及び／またはバス上に多数の負荷を有するバスは、スルー・レートを遅らせるための追加の手段が必要となるものがある。図５は、本発明によるスルー・レート制御される出力ドライバ回路２００の別の実施形態を示す。この実施形態では、多段ターンオン/オフ出力ドライバ・デバイス２２７、２２７ａ及び２２８、２２８ａを用いて、ドライバの出力パッド２１８をプルアップまたはプルダウンする。この実施形態では、出力ドライバ２００は、プログラマブル電流源２３１、プレドライバ段２３２及び出力段２３３を含む。出力段２３３は、高電圧源ＶDDと出力パッド２１８の間に接続された複数のプルアップ・デバイス２２７及び２２７ａと、低電圧源（接地）と出力パッド２１８の間に接続された複数のプルダウン・デバイス２２８及び２２８ａを有する。出力ドライブ・デバイス２２７、２２７ａ、２２８、２２８ａは、プレドライバ段２３２に属する各々対応するプレドライブ回路を介してそれぞれ制御可能であり、それぞれのソースインピーダンスＲSCとＲSDは、図３の実施形態に関して述べた原理に従ってプログラマブル電流源２３１を介してプログラム可能である。図３の実施形態に示すように、電流ミラー化されたデバイスの間の既知の比率（すなわち、デバイス２０８と２１０、２０８と２１１、２０８と２１３及び２０８と２１２の間の比率）を設定することによって、単一のプログラマブル抵抗ＲPROGを使用して、出力ドライブ・デバイス２２７、２２７ａと２２８、２２８ａが段階的にオン/オフするように、プレドライブ信号２１６、２１６ａ、２２６、２２６ａのスルー・レートを制御することができる。
【００２８】
１つのプログラマブル電流源２３１が、任意の複数の出力ドライバ段、例えばバス全体についての駆動レベル（ソース・インピーダンス）を設定する役割を果たし、また補償によりそれを維持することもできることが認められるであろう。また関連する別個のプログラマブル電流源によって独立に制御されるソース・インピーダンスをそれぞれ有する任意の複数の出力ドライバ段を容易に得ることができることも認められるであろう。
【００２９】
図６(a)と図６(b)は、出力信号のエッジ・レートにおける多段のプレドライブ・デバイスのソース抵抗を増加させる効果を説明するタイミング図である。図示するように、スルー・レート制御を行わないと、プレドライブ信号（図６(a)に破線で示す）は素早く切り換わり、その結果としてエッジ遷移が鋭くなり、出力信号（図６(b)において破線で示されている）におけるエッジ遷移が鋭くなる。これに対して、多段のターンオンを持つプレドライブ信号（図６(a)に実線で示す）の本発明によるスルー・レート制御では、出力信号（図６(b)に実線で示す）の遷移はさらに遅くなる。
【００３０】
本発明には例として以下の実施形態が含まれる。
（１）集積回路のノード（１８、１１８、２１８）におけるディジタル信号（ＰＡＤ）の遷移エッジのスルー・レートを制御する方法であって、
第１のプレドライブ・デバイス（１４、１５、２４、２５、１１３、１１４、１２３、１２４）を流れる第１の電流を調節して、前記第１のプレドライブ・デバイスによって生成された第１のプレドライブ信号（ＤＡＴＡ’）のエッジの第１の所望のスルー・レートを達成すること（３２）と、
前記第１のプレドライブ信号（ＤＡＴＡ’）を用いて第１の出力ドライブ・デバイス（１６、２６、１２７、１２８、２２７、２２７ａ、２２８、２２８ａ）を制御して、前記ノード上の前記ディジタル信号（ＰＡＤ）を駆動すること（３４）を含む方法。
【００３１】
（２）前記調節（３２）は、前記第１のプレドライブ・デバイスの第１のソース抵抗（ＲSC、ＲSD）を調節（３２）して前記第１の電流を制御することを含む、上記（１）に記載の方法。
【００３２】
（３）第２のプレドライブ・デバイスを流れる第２の電流を調節して、前記第２のプレドライブ・デバイスによって生成された第２のプレドライブ信号のエッジの第２の所望のスルー・レートを達成すること（３２）と、
前記第２のプレドライブ信号を用いて第２の出力ドライブ・デバイスを制御して、前記ノード上の前記ディジタル信号を駆動すること（３４）を含む、上記（１）または（２）に記載の方法。
【００３３】
（４）前記調節は、前記第２のプレドライブ・デバイスの第２のソース抵抗（ＲSC、ＲSD）を調節して前記第２の電流を制御することを含む、上記（２）または（３）に記載の方法。
【００３４】
（５）集積回路のノード（１８、１１８、２１８）におけるディジタル信号（ＰＡＤ）の遷移エッジのスルー・レートを制御する装置であって、
第１のプレドライブ信号（ＤＡＴＡ’）を発生する第１のプレドライブ・デバイス（１４、１５）と、
前記第１のプレドライブ・デバイスを流れる第１の電流を制御するプレドライブ・デバイス・コントローラ（２０）と、
前記第１のプレドライブ信号（ＤＡＴＡ’）によって制御可能であり前記ノード上に前記ディジタル信号を発生する第１の出力ドライブ・デバイス（１６、２６）と、
を含む装置。
【００３５】
（６）前記プレドライブ・デバイス・コントローラは、前記第１のプレドライブ・デバイスの第１のソース抵抗（ＲSC、ＲSD）を制御するソース抵抗コントローラ（２０）を含む、上記（５）に記載の装置。
【００３６】
（７）前記ソース抵抗コントローラは、前記第１のプレドライブ・デバイスの前記第１のソース抵抗（ＲSC、ＲSD）を制御するプログラマブル電流源（１３１）を含む、上記（６）に記載の装置。
【００３７】
（８）前記プログラマブル電流源（１３１）は、外部抵抗（ＲPROG、１０７）を介して調節可能である上記（７）に記載の装置。
【００３８】
（９）それぞれが１つまたは複数の追加のプレドライブ信号（１２６、２２６、２２６ａ）を発生する１つまたは複数の追加のプレドライブ・デバイス（２４、２５、１１３、１１４、１２３、１２４、Ｐ４ａ、Ｎ４ａ）であって、前記プレドライブ・デバイス・コントローラが前記１つまたは複数の追加のプレドライブ・デバイスを流れる１つまたは複数の対応する電流を制御する、プレドライブ・デバイスと、
前記１つまたは複数の追加のプレドライブ信号のうち少なくとも１つによってそれぞれ制御可能であり、前記ノード上に前記ディジタル信号を発生する１つまたは複数の追加の出力ドライブ・デバイス（１２８、２２７ａ、２２８、２２８ａ）と、
を含む、上記（５）ないし（８）のいずれか１項に記載の装置。
【００３９】
（１０）前記１つまたは複数の追加のプレドライブ・デバイスの前記対応するソース抵抗は、前記第１のプレドライブ・デバイスの前記第１のソース抵抗とは異なる、上記（９）に記載の装置。
【００４０】
本発明による好ましい実施形態を詳細に述べてきたが、発明の概念は他の方法で様々に具体化することができる。
【図面の簡単な説明】
【図１】本発明によるスルー・レート制御される出力ドライバ回路のブロック図である。
【図２】本発明による方法の動作フローチャートである。
【図３】本発明により実施されるスルー・レート制御される出力ドライバ回路の概略図である。
【図４】(a)は図３における本発明の第１の実施形態における発明の動作によるプレドライブ信号を示すゲート電圧対時間図であり、(b)は図３に示す本発明の第１の実施形態を用いたときの(a)のプレドライブ信号に対応する出力信号を示すゲート電圧対時間図である。
【図５】本発明により実現されるスルー・レート制御される出力ドライバ回路の別の実施形態である。
【図６】(a)は図５における本発明の第２の実施形態における発明の動作によるプレドライブ信号を示すゲート電圧対時間図であり、(b)は図５に示す本発明の第２の実施形態を用いたときの(a)のプレドライブ信号に対応する出力信号を示すゲート電圧対時間図である。
【符号の説明】
１４、１５、２４、２５、１１３、１１４、１２３、１２４    第１のプレドライブ・デバイス
１６、２６、１２７、１２８、２２７、２２７ａ、２２８、２２８ａ    第１の出力ドライブ・デバイス
１８、１１８、２１８    ノード
ＤＡＴＡ’    第１のプレドライブ信号
ＰＡＤ    ディジタル信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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