(57)【特許請求の範囲】
【請求項１】
３進内容参照可能メモリ（ＣＡＭ）ハーフセルであって、
第１の導電形式のトランジスタの第１の対から形成される交差接続されたインバータ対を備え、前記第１の対は第２の導電形式のトランジスタの第２の対に結合され、
前記第１の導電形式のトランジスタの第３の対をさらに備え、前記第３の対は、前記交差結合されたインバータ対と１対の相補ビット線とに結合され、
前記第２の導電形式のトランジスタの第４の対から形成される比較器をさらに備え、前記第４の対は、前記交差結合されたインバータ対とサーチ線とに結合されて、前記交差結合されたインバータ対に記憶されたデータを前記サーチ線上に与えられるサーチデータ値と比較し、
前記トランジスタの第１の対は前記第２の対に隣接して配置され、かつ前記第１の対および前記第２の対は、それぞれ、前記第３の対および前記第４の対に隣接して配置される、３進ＣＡＭハーフセル。
【請求項２】
前記第１の導電形式のトランジスタの前記第１の対および前記第３の対は、第１のウェル領域に形成される、請求項１に記載の３進ＣＡＭハーフセル。
【請求項３】
前記第２の導電形式のトランジスタの前記第２の対および前記第４の対は、第２のウェル領域に形成される、請求項２に記載の３進ＣＡＭハーフセル。
【請求項４】
前記第１および第２の導電形式は、それぞれ、ｎチャネルトランジスタおよびｐチャネルトランジスタである、請求項１から３のいずれかに記載の３進ＣＡＭハーフセル。
【請求項５】
前記第１および第２の導電形式は、それぞれ、ｐチャネルトランジスタおよびｎチャネルトランジスタである、請求項１から３のいずれかに記載の３進ＣＡＭハーフセル。
【請求項６】
前記第１、第２、第３、および第４の対の各々は、１対の隣接する絶縁ゲートトランジスタを含む、請求項３に記載の３進ＣＡＭハーフセル。
【請求項７】
前記第１および第２のウェル領域は、１つの分離領域によって分離されている、請求項６に記載の３進ＣＡＭハーフセル。
【請求項８】
ｐチャネルトランジスタが１つのｎウェル領域に形成され、かつ
ｎチャネルトランジスタが１つのｐウェル領域に形成され、前記ｐウェル領域は、１つの分離領域によって分離されている、請求項７に記載の３進ＣＡＭハーフセル。
【請求項９】
３進内容参照可能メモリ（ＣＡＭ）セルであって、
３進ＣＡＭハーフセルの対を備え、各々は、請求項１から８のいずれかに記載の３進ＣＡＭハーフセルを含む、３進ＣＡＭセル。
【発明の詳細な説明】
【０００１】
【発明の背景】
従来の内容参照可能メモリ（ＣＡＭ）は、主にスタティックランダムアクセスメモリ（ＳＲＡＭ）セルを用いて実現されてきた。ＳＲＡＭベースのＣＡＭは、ＳＲＡＭメモリセルの高速アクセスと静的な性質とのおかげで、広く用いられている。さらに、ＳＲＡＭセルは、非メモリ回路ブロックに対して一般に用いられる、純論理型作製プロセスを用いて製造され得る。
【０００２】
データの書込および記憶というランダムアクセスメモリ（ＲＡＭ）の機能に加えて、ＣＡＭは、記憶されたデータをサーチおよび比較して、そのデータがメモリに与えられたサーチデータと一致するか否かも判定する。新たに与えられたサーチデータがメモリ内に既に記憶されているデータと一致すれば整合の結果が示され、一方、このサーチと記憶されているデータとが一致しなければ不整合の結果が示される。ＣＡＭは、ルックアップテーブルおよびメモリ管理ユニットなどの、完全連想メモリに特に有用である。
【０００３】
現在のアプリケーションの多くが、３つの論理状態を記憶することができる３進ＣＡＭを用いている。３つの論理状態とは、たとえば論理「０」、論理「１」および「ドントケア」である。したがって、このようなＣＡＭセルは、これらの論理状態を記憶するための２つのメモリセルと、記憶したデータとＣＡＭに与えられたサーチデータとを比較するための比較回路とを必要とする。
【０００４】
３進形式では、従来のＳＲＡＭベースのＣＡＭメモリセルは、各々、正規の６トランジスタ（６Ｔ）ＳＲＡＭセルを含む。したがって、ＳＲＡＭベースのＣＡＭセルは、２つの６Ｔ  ＳＲＡＭセルを実現するために、典型的には１２のトランジスタを用いる。すなわち、各ＳＲＡＭセルに対して、２つのｐチャネルトランジスタと２つのｎチャネルトランジスタとが交差結合されたインバータの関係で必要とされ、また、ビット線からのアクセスデバイスとしてさらに２つのｎチャネルトランジスタも必要とされる。
【０００５】
さらに、３進ＣＡＭメモリセルの各々には、サーチデータと記憶されているデータとを比較するための排他ＮＯＲ関数を実現するために、４つのさらなるトランジスタが必要とされる。３進ＣＡＭセルに対しては、比較回路において典型的にはｎチャネルデバイスが用いられる。
【０００６】
当該分野のこれまでのアプローチでは、メインメモリセルでデータを記憶し、マスクメモリセルでデータをマスクする。この後、マスクメモリセルの内容により、比較回路が可能化または不能化される。このようなアプローチを実現するメモリセルの例は、ナタラージ（Nataraj）他に発行された米国特許第６，１５４，３８４号およびボエルケル（Voelkel）に発行された米国特許第６，１０８，２２７号によって表わされる。このアプローチは回路の観点から見ると機能的であるが、ＣＡＭセルの要素をレイアウトしようと試みるときに困難が生じる。主な問題点は、ＣＡＭセルのレイアウトが最適化されず、所望以上のシリコン面積を占めてしまうことである。
【０００７】
ＤＲＡＭベースのＣＡＭもまた当該分野において提案されている。ＤＲＡＭセルは、典型的にはＳＲＡＭセルより物理的に小さい。したがって、ＤＲＡＭベースのＣＡＭは、ＣＡＭセルの大きさがかなり小さいことにより、所与の面積に対して、ＳＲＡＭベースのＣＡＭよりもかなり多くのデータを記憶することができるという利点を有する。しかしながら、ＤＲＡＭベースのＣＡＭセルを実現するために用いられるＤＲＡＭセルの性質は動的であるので、このようなセルは、データを維持するために規則的なリフレッシュ動作を必要とする。
【０００８】
オング（Ong）に発行された米国特許第６，１８８，５４９号には、ｎチャネルトランジスタのみを用いたＣＡＭセルが記載される。このＣＡＭセルはｎチャネルトランジスタのみを用いる。ｐチャネルトランジスタが排除されているので、セルの大きさは著しく減じられる。また、ＣＡＭセル中にスタティックな記憶部ではなくダイナミックな記憶部を用いることにより、セルの大きさがさらに減じられる。上述のダイナミックＣＡＭセルはわずか６つのトランジスタしか有さないので、コンパクトなレイアウトが容易に達成される。しかしながら、先に述べたように、ダイナミックセルはデータを維持するために規則的なリフレッシュ動作を必要とし、このようなリフレッシュ回路が余計なシリコン面積を占めてしまう。
【０００９】
したがって、ＳＲＡＭベースのＣＡＭセルの静的な特徴を維持しつつ、先行技術よりも効率的な空間レイアウトを達成する、ＳＲＡＭベースのＣＡＭセルが必要である。
【００１０】
【発明の概要】
本発明のある局面によれば、３進データ内容参照可能メモリ（ＣＡＭ）ハーフセルが提供される。このＣＡＭハーフセルはスタティックランダムアクセスメモリ（ＳＲＡＭ）セルを含み、このＳＲＡＭセルは、データ値を記憶するための１対の交差結合されたインバータと、１対の相補ビット線にアクセスするための１対のアクセスデバイスとを含む。これらのアクセスデバイスは、１対の交差結合されたインバータと１対の相補ビット線とのそれぞれの間に結合される。ＣＡＭハーフセルはさらに、ＳＲＡＭセルに記憶されたデータ値とサーチ線上に与えられたサーチデータ値とを比較するための比較回路を含む。ＣＡＭハーフセルは、均等な数のｎチャネルデバイスとｐチャネルデバイスとを含む。
【００１１】
本発明のさらなる局面によれば、１対のＳＲＡＭセルを含むＣＡＭセルが提供され、この１対のＳＲＡＭセルの各々は、データ値を記憶するための１対の交差結合されたインバータと、１対の相補ビット線にアクセスするための１対のアクセスデバイスとを含む。ＣＡＭセルはさらに１対の比較回路を含み、これらは各々、上記ＳＲＡＭセルの一方に記憶されたデータ値と、対応のサーチ線上に与えられたサーチデータ値とを比較するためのものである。ＣＡＭセルは、均等な数のｎチャネルデバイスとｐチャネルデバイスとを有する。
【００１２】
本発明のまたさらなる局面によれば、ＣＡＭセルは、ｐ＋領域とｎ＋領域とを隔てる分離部を１つだけ有する。
【００１３】
３進ＳＲＡＭベースのＣＡＭセルは、セルアレイのレイアウトの効率を向上させるために、ＳＲＡＭセルに対するアクセストランジスタとしてｐチャネルトランジスタを用いる。この実現により、優れた機能的特徴を提供しつつ、セルごとのｐチャネルデバイスとｎチャネルデバイスとの数を確実に均衡のとれたものにすることができる。
【００１４】
【好ましい実施例の詳細な説明】
図５を参照して、当該分野で標準のＳＲＡＭベースのＣＡＭセルが、一般的に参照番号５００で示される。このＣＡＭセルは、２つの６Ｔ  ＳＲＡＭセル５０２を含む。各ＳＲＡＭセル５０２は、２つのｐチャネルトランジスタと２つのｎチャネルトランジスタとを、交差結合されたインバータの関係５０６で含み、また、１対のビット線５１０からのアクセスデバイスとしてさらに２つのｎチャネルトランジスタ５０８を含む。ＣＡＭセルはさらに、サーチデータと記憶されているデータとを比較するために排他ＮＯＲ関数を実現するための４つのさらなるｎチャネルトランジスタ５０８を備えた比較回路５１２を含む。
【００１５】
図５に示した実現例の主な問題点は、トランジスタの各型間に不均衡が生じていることであり、これがＣＡＭセルのレイアウトが最適化されないことにつながる。具体的には、合計１６のトランジスタのうち、ｐチャネルデバイスは４つしかない。さらに、１つのセル内のｎチャネルデバイスはすべて、共通のｐ拡散領域に位置付けられなければならない。この領域は、ｎチャネルアクセスデバイス５０８と、交差結合されたインバータ５０６のｎチャネルと、比較回路５１２のｎチャネルとを含む。この結果、過密状態のｎチャネルを含み、交差結合されたインバータトランジスタ５０４におけるプルアップデバイスに対して用いられる残りの２つのｐチャネルまわりの空間が無駄になっている領域を有する、不均衡なレイアウトが必然的に生じる。
【００１６】
ｎ＋とｐ＋との間隔を、典型的なＣＭＯＳ作製プロセスにおける他の設計規則に対して通常大きくすることは、当業界で周知の設計レイアウトの規則である。また、このｎ＋とｐ＋との間にはトランジスタを含むことができない。したがって、セルのアスペクト比は狭くすべきである。すなわち、典型的なセルでは、セルアレイにおいてｎチャネルとｐチャネルとを分離するｐウェルの線の方向の寸法が、より小さくなる。これにより、ｐ＋とｎ＋との間の無駄な領域が最小になる。しかしながら、従来のアプローチのようにｎ型デバイスとｐ型デバイスとが不均衡であれば、これを達成することは困難である。
【００１７】
３進ＣＡＭセル領域の減少およびＣＡＭセルレイアウトの最適化は、ＳＲＡＭセルに対して用いられるｎチャネルアクセスデバイスをｐチャネルアクセスデバイスで置き換え、能動論理「１」により活性化されるワード線の代わりに能動論理「０」により活性化されるワード線を提供することにより、達成される。ｎチャネルデバイスの方がｐチャネルデバイスよりも切換速度に関して有利であることから、ｐチャネルアクセスデバイスを有するＳＲＡＭセルは、通常は、従来の商品または組込式ＳＲＡＭアプリケーションには用いられない。正規のＳＲＡＭメモリでは、切換速度およびその他の特徴が結果として悪化してしまうことになる。しかしながら、ＣＡＭセルにおいては、ＣＡＭメモリが定期的に行なう主なタスクはサーチおよび比較機能であるので、読出／書込の性能は従来のＳＲＡＭセルと比べてそれほど重大でない。
【００１８】
ｎチャネルアクセスデバイスの代わりにｐチャネルアクセスデバイスを用いることにより、より均衡のとれた数のｐチャネルトランジスタおよびｎチャネルトランジスタを有する完全な３進ＣＡＭセルがもたらされる。レイアウト中に８個のｎチャネルデバイスと８個のｐチャネルデバイスとが用いられるようにデバイスの均衡をとると、さらに好ましい。
【００１９】
図１を参照して、本発明の一実施例に従ったＣＡＭハーフセルが、一般的に参照番号１００で表わされる。このハーフセル１００は、相補的なビット線対ＢＬおよび／ＢＬと、ワード線ＷＬと、サーチ線ＳＬと、マッチ線ＭＬと、交差結合されたインバータトランジスタＰ１、Ｎ１、Ｐ２およびＮ２と、ｐチャネルアクセスデバイスＰ３およびＰ４とを含む。
【００２０】
Ｐ２は、正の供給電圧１０２と第１のノード１０４との間に結合される。Ｎ２は、第１のノード１０４と接地供給電圧１０６との間に結合される。Ｐ２およびＮ２はともに、第２のノード１０８によりゲート制御される。Ｐ１は、正の供給電圧１０２と第２のノード１０８との間に結合される。Ｎ１は、第２のノード１０８と接地供給電圧１０６との間に結合される。Ｐ１およびＮ１はともに、第１のノード１０４によりゲート制御される。
【００２１】
第１のノード１０４は、アクセストランジスタＰ３を介してビット線ＢＬに結合される。Ｐ３は、ワード線ＷＬによりゲート制御される。第２のノード１０８は、アクセストランジスタＰ４を介してビット線／ＢＬに結合される。Ｐ４もまた、ワード線ＷＬによりゲート制御される。ｐチャネルアクセスデバイスＰ３およびＰ４は、交差結合されたインバータを、読出／書込データを保持する相補ビット線ＢＬおよび／ＢＬに選択的に接続する。
【００２２】
マッチ線ＭＬは、直列結合されたトランジスタＮ３およびＮ４を介して接地に結合される。Ｎ４はサーチ線ＳＬによりゲート制御され、Ｎ３は第２のノード１０８によりゲート制御される。図１からわかるように、先行技術のアプローチに関して論じたような２つのｐチャネルトランジスタおよび６つのｎチャネルトランジスタとは対照的に、ハーフセルを含む、４つのｐチャネルトランジスタと４つのｎチャネルトランジスタとが設けられる。
【００２３】
図２を参照して、本発明の一実施例に従った完全な３進ＣＡＭセルが一般的に参照番号２００で表わされる。この完全な３進ＣＡＭセルは、８個のｐチャネルトランジスタと８個のｎチャネルトランジスタとを含む。完全な３進ＣＡＭセルの第１のＳＲＡＭセル構成要素のトランジスタには、便宜上、図１中の対応のトランジスタと同様の参照番号を付す。ＣＡＭセルの第２のＳＲＡＭセル構成要素については、交差結合されたインバータトランジスタをＰ１２、Ｎ１２、Ｐ１１およびＮ１１と称し、アクセストランジスタをＰ１３およびＰ１４と称し、さらに、マッチ線ＭＬと接地との間に直列結合されたトランジスタをそれぞれＮ１４およびＮ１３と称する。なお、完全な３進ＣＡＭセルに対しては、２つの相補ビット線対ＢＬ１，／ＢＬ１およびＢＬ２，／ＢＬ２と、２つのサーチ線ＳＬ１およびＳＬ２とがある。
【００２４】
次に、図２に示した完全な３進ＣＡＭセル２００の一般的な動作について述べる。書込動作を行なうためには、ＣＡＭセルに記憶すべきデータがビット線対ＢＬ１，／ＢＬ１およびＢＬ２，／ＢＬ２上にロードされる。ワード線ＷＬは能動論理「０」にアサートされ、ｐチャネルアクセストランジスタＰ３、Ｐ４、Ｐ１３およびＰ１４をオンにする。相補ビット線対に保持されるデータはこれにより２つのＳＲＡＭセルに書込まれ、ワード線がデアサートされる。
【００２５】
読出動作について、相補ビット線対はＶＤＤ／２にプリチャージされる。ワード線が能動論理「０」にアサートされ、ＳＲＡＭセルからのデータがビット線対上に読出される。その後このデータは、データバス（図示せず）に転送される。
【００２６】
サーチおよび比較動作について、マッチ線が論理「１」にプリチャージされ、データがサーチ線ＳＬ１およびＳＬ２上に置かれる。典型的には、サーチデータおよび記憶されているデータは、不整合の場合マッチ線の状態に変化が起こるような態様で与えられる。不整合が起こる確率の方が低いので、整合ではなく不整合に対してマッチ線の状態を変えるのが好ましい。したがって、マッチ線の状態に変化が起こる頻度は低くなり、マッチ線の放電により放散される電力が減じられる。マッチ線ＭＬは論理「１」にプリチャージされており、不整合が起こるとそのマッチ線は接地に放電され、一方、整合の場合はマッチ線の状態に何も変化が起こらない。これに代えて、マッチ線検知の別のアプローチにおいては、マッチ線は論理「０」にプリチャージされており、マッチ線を論理「０」に保持する２つの直列デバイスより弱いあるデバイスでプルアップすることにより、整合の検出が行なわれる。
【００２７】
ＣＡＭセル２００が、左側のＳＲＡＭセルに論理「１」を記憶し、右側のＳＲＡＭセルに論理「０」を記憶し、ＳＬ１が論理「１」を有し、ＳＬ２が論理「０」を有する場合、不整合は以下のような結果となる。左側のＳＲＡＭセルは論理「１」をトランジスタＮ３に出力し、それをオンにする。サーチ線ＳＬ１は論理「１」をトランジスタＮ４に与え、それをオンにする。Ｎ３およびＮ４がともにオンにされるので、それらによりマッチ線ＭＬを接地に放電する経路がもたらされ、よって不整合が示される。
【００２８】
ＣＡＭセルが左側のＳＲＡＭセルに論理「０」を記憶し、右側のＳＲＡＭセルに論理「１」を記憶する場合、整合状況は以下の結果となる。左側のＳＲＡＭセルは論理「０」をトランジスタＮ３のゲートに出力し、それをオフのままにする。サーチ線ＳＬ１は論理「１」をトランジスタＮ４のゲートに与え、それをオンにする。しかしながら、Ｎ３とＮ４とは直列接続されているので、マッチ線ＭＬを接地に放電するための接地への経路は存在しない。同様に、右側のＳＲＡＭセルは論理「１」をトランジスタＮ１３に与え、それをオンにする。サーチ線ＳＬ２は論理「０」をトランジスタＮ１４に与え、それをオフのままにする。したがって、左側のＳＲＡＭセルと同様、トランジスタＮ１３およびＮ１４はマッチ線ＭＬを接地に放電するための経路をもたらさない。この結果、マッチ線は論理「１」にプリチャージされたままとなり、整合状況を示す。
【００２９】
ＣＡＭセルが左右両方のＳＲＡＭセルに論理「０」を記憶する場合、「ドントケア」状態が存在する。各ＳＲＡＭセルは論理「０」を出力する。この論理「０」はトランジスタＮ３およびＮ１３のゲートに与えられ、サーチ線ＳＬ１およびＳＬ２に与えられたデータに関係なく、確実に整合状況が検出されるように、またマッチ線が変化しないようにする。
【００３０】
この基本的な動作の記載は、マッチ線検出スキームの１つの可能性のみを対象としている。しかしながら、当該分野で慣用のものおよび一般的なアプローチを含むこの他のアプローチも、本発明の範囲を逸脱することなく実現され得る。
【００３１】
図３を参照して、本発明の代替的な実施例が一般的に参照番号３００で図示される。本実施例では、ＳＲＡＭセルのアクセスデバイスＮ２３、Ｎ２４、Ｎ３３およびＮ３４はｎチャネルデバイスであり、比較回路のトランジスタＰ２３、Ｐ２４、Ｐ３３およびＰ３４はｐチャネルデバイスである。動作は、図２に示した実施例の動作と同様であるが、当業者には明らかなように、極性の異なるデバイスに対しては適切な電圧が逆にされる。たとえば、ワード線ＷＬは能動論理「１」にアサートされる。さらに、マッチ線ＭＬは論理「０」になっており、不整合によりそのマッチ線ＭＬは論理「１」に帯電される。
【００３２】
図４を参照して、本実施例に従った３進ＣＡＭハーフセルのレイアウトが、一般的に参照番号４００で表わされる。レイアウト４００は図１に示した回路１００に対応する。便宜上、図１のトランジスタの符号、すなわちＰ１、Ｐ２、Ｐ３、Ｐ４、Ｎ１、Ｎ２、Ｎ３およびＮ４が、レイアウト４００における対応の領域を示すために付けられている。レイアウト４００において、破線は能動半導体領域４０５（たとえば拡散またはイオン注入領域）を表わす領域を囲む。これらの領域は、ｐ型能動領域４０５ａおよびｎ型能動領域４０５ｂを含む。太い実線はポリシリコン層４１０を囲み、細い実線は金属１の層４２０を囲む。金属１の層４２０は、複数の金属コンタクト４０４間に金属の相互接続をもたらす。これらの金属コンタクト４０４は、Ｘ印を付けた正方形で表わされる。特記すべき事項は、Ｐ２、Ｎ２およびＰ１、Ｎ１により形成された交差結合インバータに対する金属１の層４２０接続である。この他のより高い金属層（典型的には複数の金属層がある）は、簡明のため図示されない。これらは、金属３の層Ｍ３内にある、サーチ線ＳＬと相補ビット線ＢＬおよび／ＢＬとを含む。当業者にはこれらおよびその他の層が明らかになるであろう。
【００３３】
図４からわかるように、ｐチャネルデバイスＰ１、Ｐ２、Ｐ３およびＰ４は、単一のｎウェルを用いて図面の上の方にまとめられているのに対し、ｎチャネルデバイスＮ１、Ｎ２、Ｎ３およびＮ４は、単一のｐウェルを用いて、下の方にまとめられている。こうして分けることにより、セル領域がバランスよく用いられることになる。さらに、比較回路Ｎ３およびＮ４とアクセスデバイスＰ３およびＰ４とは空間的に分離されており、これによって、所望どおり狭いアスペクト比を有する、よくまとまった効率的なレイアウトがもたらされる。このように、ｐ＋領域とｎ＋領域との分離部が少なくとも２つ必要であった先行技術のアプローチとは異なり、セル全体に対してｐ＋領域とｎ＋領域との分離部は１つしか必要ない。上述のレイアウトのさらなる利点には、アクセストランジスタ（Ｐ３，Ｐ４）への接続の反対側の端部にサーチトランジスタ（Ｎ３，Ｎ４）への接続を有するという点がある。このように分離することにより、上方の金属層における過密状態が緩和される。さらに、このセルは、トランジスタのジオメトリ、ローカル配線（または金属１）、および上方の金属層によって同時に設定された最小の幅に近い。
【００３４】
幅が最小になりアスペクト比が向上したということは、面積が小さくなり、かつマッチ線が短くなったことを意味しており、これは速度の増加および消費電力の減少にとって重要である。分析報告により、０．１３μｍの純論理プロセスを用いる先行技術のアプローチは、本発明に従ったレイアウトを用いて実現されたセルより約４０％も大きなセルサイズを用いるということが実証される。
【００３５】
本発明は特定の実施例を参照して述べられたが、本発明の精神から逸脱することなくさまざまな変形例が当業者には明らかになるであろう。
【図面の簡単な説明】
【図１】  本発明の一実施例に従った３進ＣＡＭハーフセルの回路図である。
【図２】  本発明の第１の実施例に従った完全な３進ＳＲＡＭベースのＣＡＭセルの回路図である。
【図３】  本発明の第２の実施例に従った完全な３進ＳＲＡＭベースのＣＡＭセルの回路図である。
【図４】  図１の回路に対応するハーフセルのレイアウトの平面図である。
【図５】  先行技術に従った完全な３進ＳＲＡＭベースのＣＡＭの回路図である。
【符号の説明】
１００  ＣＡＭハーフセル、１０２  正の供給電圧、１０４  第１のノード、１０６  接地供給電圧、１０８  第２のノード、ＢＬ，／ＢＬ  相補ビット線対、ＷＬ  ワード線、ＳＬ  サーチ線、ＭＬ  マッチ線、Ｐ１，Ｎ１，Ｐ２，Ｎ２交差結合されたインバータトランジスタ、Ｐ３，Ｐ４  ｐチャネルアクセスデバイス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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