(57)【特許請求の範囲】
【請求項１】
入力電圧を昇圧するためのチャージポンプと、このチャージポンプの出力電圧を平滑するための平滑容量とを含む昇圧回路において、
上記チャージポンプの出力電圧と基準電圧とを比較するための比較回路と、
上記比較回路の比較結果をレベル変換する変換回路と、
上記変換回路の出力信号に基づいて、上記チャージポンプへの電流の逆流を阻止するための逆流防止回路とを有し、
上記逆流防止回路は、上記チャージポンプによって形成される電圧の伝達経路上に設けられたＭＯＳトランジスタとされることを特徴とする昇圧回路。
【請求項２】
上記チャージポンプが、互いに直列接続された複数のトランジスタと、この複数のトランジスタの直列接続ノードに結合されたチャージポンプ容量とを含んで構成されるとき、上記トランジスタとそれの電源との間に、電源側へ逆流されるのを阻止するための第２の逆流防止回路を設けた請求項１記載の昇圧回路。
【請求項３】
上記複数のトランジスタ間に、上記チャージポンプ容量への逆流を阻止するための第３の逆流防止回路を設けた請求項２記載の昇圧回路。
【請求項４】
入力された電圧を内部で昇圧する内部昇圧手段を含み、上記内部昇圧手段の昇圧出力を書き込み又は消去動作に使用する半導体記憶装置において、
上記内部昇圧手段として請求項１乃至３のいずれか１項記載の昇圧回路を適用して成ることを特徴とする半導体記憶装置。
【請求項５】
プログラムメモリと、上記プログラムメモリに格納されたプログラムを実行する中央処理装置とを含んで１チップ化されたデータ処理装置において、上記プログラムメモリとして請求項４記載の半導体記憶装置を適用して成るデータ処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、チャージポンプの改良技術に関し、例えばフラッシュメモリ及びそれをプログラムメモリとして内蔵するマイクロコンピュータに適用して有効な技術に関する。
【０００２】
【従来の技術】
従来、不揮発性半導体記憶素子（メモリセル）をアレイ状に配置し、メモリセル群のコントロールゲート共通線すなわち、同一ワード線に接続する当該メモリセル群（セクタ）の電気的書き換え（電気的消去、電気的書き込み）を行う不揮発性メモリにおいて、ワード線に正または負の高電圧を印加することにより、ワード線単位の消去を可能とする方式が提案されている。これについては例えば、「Symposium on VLSI Technology Digest of Technical Papers pp77-78 1991」、「Symposium on VLSI Circuits Digest of Technical Papers pp85-86 1991」に記載されている。また、そのような半導体記憶装置においては、外部から供給された高電位側電源Ｖｃｃレベルを昇圧回路で昇圧して、内部回路に供給される高電圧を得ている。昇圧回路には、チャージポンプが適用される。チャージポンプについては、特開平８−１４９８０１号公報がある。
【０００３】
【発明が解決しようとする課題】
チャージポンプでは、例えば図１１に示されるように、それぞれダイオード接続された３個のｎチャンネル型ＭＯＳトランジスタ（ここではデプレッション型）１１，１２，１３が直列接続され、この直列接続ノードにチャージポンプ容量ＣｐＲ１，ＣｐＲ２が接続され、このチャージポンプ容量ＣｐＲ１，ＣｐＲ２の他端にそれぞれ電圧Ｖｃ１，Ｖｃ２がパルス状に供給されることで、平滑容量ＣｓＲの端子に昇圧電圧ＶｃｃＲが得られる。
【０００４】
チャージポンプから出力される高電圧のレベルを一定に保つために、チャージポンプから出力される高電圧のレベルを検出してそれを基準電圧と比較し、その比較結果に基づいてチャージポンプの動作を制御している。つまり、チャージポンプから出力される高電圧のレベルが所定値を越える場合には、チャージポンプへのクロック供給を停止させることによって、チャージポンプのスイッチング動作を停止させるようにしている。
【０００５】
しかしながら、昇圧回路の能力を上げるため、デプレッション型のＭＯＳトランジスタを使用してチャージポンプを形成したところ、チャージポンプのスイッチングが停止されると各容量間で電荷が逆流し、電荷転送効率が悪くなって消費電流が増大してしまう。また、そのため、リプル（電圧変動）が生じ易く、さらには高電圧のレベルが不所望に低下されてしまうおそれがある。
【０００６】
本発明の目的は、チャージポンプを含む昇圧回路の消費電力の低減を図ることにある。
【０００７】
本発明の別の目的は、出力電圧のリプルの低減を図るための技術を提供することにある。
【０００８】
本発明の別の目的は、上記昇圧回路を備えた半導体記憶装置やそれを内蔵するデータ処理装置を提供することにある。
【０００９】
本発明の上記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、入力電圧を昇圧するためのチャージポンプ（２０Ａ，２０Ｂ）と、このチャージポンプの出力電圧を平滑するための平滑容量（Ｃ）とを含んで昇圧回路が構成されるとき、上記チャージポンプの出力電圧と、基準電圧とを比較するための比較回路（５０Ａ，５０Ｂ）と、上記比較回路の比較結果をレベル変換する変換回路（４０Ａ，４０Ｂ）と、上記変換回路の出力信号に基づいて、上記チャージポンプの出力端子に電流が逆流されるのを阻止するための逆流防止回路（３１Ａ，３１Ｂ）とを設ける。
【００１２】
上記した手段によれば、逆流防止回路は、上記変換回路の出力信号に基づいて、上記チャージポンプの出力端子に電流が逆流されるのを阻止する。このことが、チャージポンプを含む昇圧回路の消費電力の低減化やリプルの低減化をを達成する。
【００１３】
このとき、上記逆流防止回路は、上記チャージポンプによって形成される電圧の伝達経路上に設けられたＭＯＳトランジスタによって容易に形成することができる。
【００１４】
上記チャージポンプが、互いに直列接続された複数のトランジスタ（２１〜２４，９１〜９４）と、この複数のトランジスタの直列接続ノードに結合されたチャージポンプ容量（Ｃ１〜Ｃ３）とを含んで構成されるとき、電源側への逆流を阻止するためには、上記トランジスタとそれの電源との間に、電源側への逆流を阻止するための第２の逆流防止回路（３２Ａ，３２Ｂ）を設けるとよい。
【００１５】
また、上記チャージポンプ容量間の逆流を阻止するため、上記複数のトランジスタ間に上記チャージポンプ容量への逆流を阻止するための第３の逆流防止回路（３３Ａ，３４Ａ，３３Ｂ，３４Ｂ）を設けるとよい。
【００１６】
そして、入力された電圧を内部で昇圧する内部昇圧手段を含み、上記内部昇圧手段の昇圧出力を書き込み又は消去動作に使用する半導体記憶装置において、上記内部昇圧手段として上記した昇圧回路（ＳＵＰＰ）を適用することができる。
【００１７】
さらに、そのような半導体記憶装置（ＦＭＲＹ）を含んでデータ処理装置を構成することができる。
【００１８】
【発明の実施の形態】
図１２には、本発明にかかるデータ処理装置の一例であるシングルチップマイクロコンピュータが示される。同図に示されるシングルチップマイクロコンピュータ１０は、フラッシュメモリＦＭＲＹ、ＣＰＵ１２、ＤＭＡＣ１３、バスコントローラ（ＢＳＣ）１４、ＲＯＭ１５、ＲＡＭ１６、タイマ１７、シリアルコミュニケーションインタフェース（ＳＣＩ）１８、第１乃至第９入出力ポートＩＯＰ１〜ＩＯＰ９、クロック発振器（ＣＰＧ）１９の機能ブロック乃至はモジュールから構成され、公知の半導体製造技術により１つの半導体基板上に半導体集積回路として形成される。
【００１９】
上記シングルチップマイクロコンピュータ１０は、電源端子として、グランドレベル端子Ｖｓｓ、電源電圧レベル端子Ｖｃｃ、その他専用制御端子として、リセット端子ＲＥＳ、スタンバイ端子ＳＴＢＹ、モード制御端子ＭＯＤＥ、クロック入力端子ＥＸＴＡＬ、ＸＴＡＬを有する。それらは外部端子である。
【００２０】
クロック入力端子ＥＸＴＡＬ、ＸＴＡＬに接続される、図示はされない水晶振動子に基づいて、クロック発振器９が生成するシステムクロックに同期して、シングルチップマイクロコンピュータ１０は動作する。あるいは外部クロックをＥＸＴＡＬ端子に入力してもよい。システムクロックの１周期を１ステートと呼ぶ。
【００２１】
上記機能ブロックは、内部バスによって相互に接続される。内部バスはアドレスバス・データバスの他、リード信号、ライト信号、さらにバスサイズ信号、そしてシステムクロックなどを含む制御バスなどによって構成される。内部アドレスバスには、ＩＡＢ、ＰＡＢが存在し、内部データバスにはＩＤＢ、ＰＤＢが存在する。ＩＡＢ、ＩＤＢはフラッシュメモリＦＭＲＹ、ＣＰＵ１２、ＲＯＭ１５、ＲＡＭ１６、バスコントローラ１４、入出力ポートＩＯＰ１〜ＩＯＰ９の一部に接続される。ＰＡＢ、ＰＤＢはバスコントローラ１４、タイマ１７、ＳＣＩ１８、入出力ポートＩＯＰ１〜９に接続される。ＩＡＢとＰＡＢ、ＩＤＢとＰＤＢは、それぞれバスコントローラ１４でインタフェースされる。特に制限されないが、ＰＡＢとＰＤＢはそれが接続されている機能ブロック内のレジスタアクセスに専ら用いられる。
【００２２】
入出力ポートＩＯＰ１〜ＩＯＰ９は、外部バス信号と、入出力回路の入出力信号との入出力に兼用とされている。これらは、動作モードあるいはソフトウエアの設定により、機能を選択されて、使用される。外部アドレス、外部データは、それぞれ、これらの入出力ポートに含まれる図示しないバッファ回路を介してＩＡＢ、ＩＤＢと接続されている。ＰＡＢ、ＰＤＢは入出力ポートやバスコントローラ１４などの内蔵レジスタをリード／ライトするために使用され、外部バスとは直接の関係はない。
【００２３】
上記リセット端子ＲＥＳにシステムリセット信号が加えられると、モード制御端子ＭＯＤＥで与えられる動作モードを取り込み、シングルチップマイクロコンピュータ（以下単にマイクロコンピュータとも記す）１０はリセット状態にされる。動作モードは、特に制限はされないものの、内蔵ＲＯＭ１５の有効／無効、アドレス空間を１６Ｍバイトまたは１Ｍバイト、データバス幅の初期値を８ビットまたは１６ビットの何れにするかなどを決定する。必要に応じてモード制御端子ＭＯＤＥは複数端子とされ、これらの端子への入力状態の組合せで動作モードが決定される。
【００２４】
リセット状態を解除すると、ＣＰＵ１２は、スタートアドレスをリードして、このスタートアドレスから命令のリードを開始するリセット例外処理を行なう。上記スタートアドレスは、特に制限はされないものの０番地から始まる領域に格納されているものとする。その後、ＣＰＵ１２は上記スタートアドレスから順次命令を実行する。
【００２５】
このマイクロコンピュータ１０においてフラッシュメモリＦＭＲＹはユーザプログラム、チューニング情報、データテーブルなどを適宜格納する。ＲＯＭ１５は、特に制限されないが、ＯＳのようなシステムプログラムが格納される。
【００２６】
ここで、ＣＰＵ１２によるフラッシュメモリＦＭＲＹの動作制御について説明する。フラッシュメモリＦＭＲＹは内部バスＩＡＢ，ＩＤＢに結合され、ＣＰＵ１２などによってアクセス可能にされる。すなわち、ＣＰＵ１２は、書き込み／消去制御レジスタＷＥＲＥＧに対する制御情報の設定、メモリセルＭＣからデータを読み出すための読み出し動作を指示するときの上記制御信号ＲＥＡＤの供給、アドレス信号の供給、書き込みデータの供給を制御する。消去ベリファイ及び書き込みベリファイのためのリード動作の指示はＣＰＵ１２が行い、読み込んだデータをＣＰＵ１２がベリファイする。
【００２７】
リセット端子ＲＥＳへのリセットの指示はシステム上に配置されたリセット回路から与えられる。当該図示しないリセット回路は、パワーオンリセット又は図示しないシステム上に配置されたリセットボタンの押下操作、あるいはマイクロコンピュータ１０からに指示に基づいて、リセット端子ＲＥＳへのリセットを指示する。
【００２８】
特に制限されないが、マイクロコンピュータ１０は、複数ビットから成るモード信号ＭＯＤＥが所定の値にされるとフラッシュメモリＦＭＲＹに対する外部からの直接アクセスを可能にする動作モードが設定される。この動作モードにおいて、ＣＰＵ１２は外部に対する実質的な制御動作が停止若しくはＣＰＵ１２と内部バスＩＤＢ，ＩＡＢとの接続が切り離され、フラッシュメモリＦＭＲＹは例えば入出力ポートＩＯＰ１及びＩＯＰ２を介して外部から直接アクセス可能にされる。この動作モードにおいてマイクロコンピュータは見掛けフラッシュメモリＦＭＲＹの単体チップと等価にされる。したがって、フラッシュメモリＦＭＲＹに対する上記全てのアクセス制御情報は図示しない外部のデータプロセッサなどから供給されることになる。
【００２９】
したがって、マイクロコンピュータ１０に内蔵されたフラッシュメモリＦＭＲＹに対してプログラムやデータを最初に書込む動作は、ＥＰＲＯＭライタのような書き込み装置を用いて能率的に行ったり、あるいは内蔵ＣＰＵ１２の制御で行ったりすることができる。後者にあってはマイクロコンピュータが回路基板に実装された状態（オンボード状態）でも書換えが可能であることを意味する。
【００３０】
図１３には上記フラッシュメモリＦＭＲＹの構成例が示される。同図に示されるフラッシュメモリＦＭＲＹは、８ビットのデータ入出力端子Ｄ０〜Ｄ７を有し、各データ入出力端子毎にメモリアレイＡＲＹ０〜ＡＲＹ７を備える。各メモリアレイＡＲＹ０〜ＡＲＹ７は同じ様に構成され、それらによって一つのメモリセルアレイを成す。
【００３１】
それぞれのメモリアレイＡＲＹ０〜ＡＲＹ７にはそれぞれ２層ゲート構造の絶縁ゲート型電界効果トランジスタによって構成されたメモリセルがマトリクス配置されて成るメモリセル群ＳＭを有する。
【００３２】
同図においてＷ１１〜Ｗｉｊは、全てのメモリアレイＡＲＹ０〜ＡＲＹ７に共通のワード線である。同一行に配置されたメモリセルのコントロールゲートは、それぞれ対応するワード線に接続される。
【００３３】
上記ソース線ＳＬにはインバータ回路のような電圧出力回路ＶＯＵＴから消去に利用される高電圧Ｖｐｐが供給される。電圧出力回路ＶＯＵＴの出力動作は、消去制御回路ＥＣＯＮＴから出力される消去信号ＥＲＡＳＥ＊（信号＊は信号反転もしくはローイネーブルを示す）によって制御される。すなわち、消去信号ＥＲＡＳＥ＊のローレベル期間に、電圧出力回路ＶＯＵＴは高電圧Ｖｐｐをソース線ＳＬに供給して全てのメモリセルＭＣのソース領域に消去に必要な高電圧を供給する。これによって、フラッシュメモリＦＭＲＹは全体が一括消去可能にされる。
【００３４】
上記ワード線Ｗ１１〜Ｗｉｊの選択は、ＸアドレスラッチＸＡＬＡＴを介して取り込まれるＸアドレス信号ＡＸをＸアドレスデコーダＸＡＤＥＣが解読することによって行われる。ワードドライバＷＤＲＶはＸアドレスデコーダＸＡＤＥＣから出力される選択信号に基づいてワード線を駆動する。データ読み出し動作においてワードドライバＷＤＲＶは、電圧選択回路ＶＳＥＬから供給される３Ｖのような電圧Ｖｃｃと０Ｖのような接地電位とを電源として動作され、選択されるべきワード線を電圧Ｖｃｃによって選択レベルに駆動し、非選択とされるべきワード線を接地電位のような非選択レベルに維持させる。データの書き込み動作においてワードドライバＷＤＲＶは、−９Ｖのような電圧Ｖｐｐと０Ｖのような接地電位とを電源として動作され、選択されるべきワード線を−９Ｖのような書き込み用高電圧レベルに駆動する。データの消去動作においてワードドライバＷＤＲＶの出力は９Ｖとされる。
【００３５】
ワードドライバＷＤＲＶなどから出力される９Ｖ（あるいは−９Ｖ）などは、昇圧回路ＳＵＰＰで昇圧することで生成され、それが上記電圧選択回路ＶＳＥＬや電圧出力回路ＶＯＵＴに供給される。この昇圧回路ＳＵＰＰについては後に詳述する。
【００３６】
それぞれのメモリアレイＡＲＹ０〜ＡＲＹ７において上記データ線ＤＬ０〜ＤＬ７はＹ選択スイッチＹＳ０〜ＹＳ７を介して共通データ線ＣＤに共通接続される。Ｙ選択スイッチＹＳ０〜ＹＳ７のスイッチ制御は、ＹアドレスラッチＹＡＬＡＴを介して取り込まれるＹアドレス信号ＡＹをＹアドレスデコーダＹＡＤＥＣが解読することによって行われる。ＹアドレスデコーダＹＡＤＥＣの出力選択信号は全てのメモリアレイＡＲＹ０〜ＡＲＹ７に共通に供給される。したがって、ＹアドレスデコーダＹＡＤＥＣの出力選択信号のうちの何れか一つが選択レベルにされることにより、各メモリアレイＡＲＹ０〜ＡＲＹ７の共通データ線ＣＤには１本のデータ線が接続される。
【００３７】
メモリセルＭＣから共通データ線ＣＤに読み出されたデータは選択スイッチＲＳを介してセンスアンプＳＡに与えられ、ここで増幅されて、データ出力バッファＤＯＢを介してデータバスに出力される。上記選択スイッチＲＳは読み出し信号ＲＥＡＤによってスイッチ制御される。
【００３８】
外部から供給される書き込みデータはデータ入力バッファＤＩＢを介してデータ入力ラッチＤＩＬに保持される。データ入力ラッチＤＩＬに保持されたデータが”０”のとき、書き込み回路ＷＲは選択スイッチＷＳを介して共通データ線ＣＤに書き込み用の高電圧を供給する。この書き込み用高電圧はＹ選択スイッチＹＳ０〜ＹＳ７によって選択された何れかのデータ線を通して、ワード線によってコントロールゲートに高電圧が印加されるメモリセルのドレインに供給され、これによって当該メモリセルが書き込みされる。上記選択スイッチＷＳは制御信号ＷＲＩＴＥによってスイッチ制御される。書き込みの各種タイミングや電圧の選択制御のような書き込み動作手順は書き込み制御回路ＷＣＯＮＴが制御する。この書き込み制御回路ＷＣＯＮＴに対する書き込み動作の指示や書き込みベリファイ動作の指示、そして上記消去制御回路ＥＣＯＮＴに対する消去動作の指示や消去ベリファイ動作の指示は、書き込み／消去用の制御レジスタＷＥＲＥＧが与える。この制御レジスタＷＥＲＥＧはデータバスに接続可能にされ、外部から制御データの書き込みが可能にされる。
【００３９】
上記制御レジスタＷＥＲＥＧは、Ｖｐｐビット、ＰＶビット、Ｐビット、及びＥビットを有する。Ｐビットは書き込み動作の指示ビットとされる。Ｅビットは消去動作の指示ビットとされる。Ｖｐｐビット及びＥビットが設定されることによって、これを参照する消去制御回路ＥＣＯＮＴが所定の手順に従って消去のための内部動作を制御する。また、Ｖｐｐビット及びＰビットが設定されることにより、これを参照する書き込み制御回路ＷＣＯＮＴが所定の手順に従って書き込みのための内部動作を制御する。消去及び書き込みのための内部動作は所定レベルの電圧を形成することによって行われる。消去ベリファイ動作は消去されたメモリセルに対して読み出し動作を行って消去が完了したか否かを検証する動作とされ、書き込みベリファイ動作は書き込みされたメモリセルから当該書き込みデータを読み出してこれを書き込みデータと比較することによって書き込みが完了したか否かを検証する動作とされる。これらベリファイ動作は外部のＣＰＵ又はデータプロセッサがフラッシュメモリに対するリードサイクルを起動して行われる。
【００４０】
図１には昇圧回路ＳＵＰＰの構成例が示される。
【００４１】
図１に示される回路は、高電位側電源Ｖｃｃに基づいて正の高電圧を昇圧する回路であり、基本的には、入力電圧をスイッチング動作により昇圧するためのチャージポンプ２０Ａ、このチャージポンプ２０Ａへの電流が逆流するのを防止するための逆流防止回路３１Ａこの昇圧回路ＳＵＰＰの出力ＶｃｃＲと基準電圧Ｖｒｅｆとを比較するための比較回路５０Ａと、及びこの比較回路５０Ａの比較結果をレベル変換して上記逆流防止回路３１Ａの制御信号を生成するためのレベル変換回路４０Ａとを含んで成る。
【００４２】
チャージポンプ２０Ａは次のように構成される。
【００４３】
ダイオード接続されたｎチャンネル型ＭＯＳトランジスタ（ここではデプレッション型）２１，２２，２３，２４が直列接続され、このＭＯＳトランジスタの直列接続ノードにチャージポンプ容量Ｃ１，Ｃ２，Ｃ３が結合される。ｎチャンネル型ＭＯＳトランジスタ２１の一端に高電位側電源Ｖｃｃが供給される。
【００４４】
一方、クロック信号ＣＬＫと昇圧回路制御信号ＣＮＴＮと、上記比較回路５０Ａの出力信号とのナンド論理を得るためのナンドゲート２５が設けられ、それの後段には、信号反転のためのインバータ２６〜３０が配置されている。ナンドゲート２５からチャージポンプ容量Ｃ１までの間にはインバータ２６，２７，２８が介在され、ナンドゲート２５からチャージポンプ容量Ｃ２までの間にはインバータ２６，２９が介在され、ナンドゲート２５からチャージポンプ容量Ｃ３までの間にはインバータ２６，２７，３０が介在される。
【００４５】
逆流防止回路３１Ａは、特に制限されないが、図２（ａ）に示されるように、１個のｐチャンネル型ＭＯＳトランジスタによって形成される。このｐチャンネル型ＭＯＳトランジスタのドレイン電極ｄはチャージポンプ２０Ａの出力端子に結合され、ソース電極ｓは昇圧回路ＳＵＰＰの出力ラインに結合される。さらに基板Ｎ−Ｗｅｌｌはソース電極ｓに結合される。ゲート電極ｇにはレベル変換回路４０Ａの出力電圧が供給され、このレベル変換回路４０Ａの出力電圧によってオン・オフ制御が行われるようになっている。図２（ｂ）には上記逆流防止回路３１Ａを形成するｐチャンネル型ＭＯＳトランジスタの断面が示される。
【００４６】
レベル変換回路４０Ａは、ｐチャンネル型ＭＯＳトランジスタ４１，４３、及びｎチャンネル型ＭＯＳトランジスタ４２，４４とが結合されて成る。ｐチャンネル型ＭＯＳトランジスタ４１とｎチャンネル型ＭＯＳトランジスタ４２とが直列接続され、また、ｐチャンネル型ＭＯＳトランジスタ４３とｎチャンネル型ＭＯＳトランジスタとが直列接続される。ｐチャンネル型ＭＯＳトランジスタ４１，４３のソース電極は昇圧回路ＳＵＰＰの出力ラインに結合される。ｐチャンネル型ＭＯＳトランジスタ４１とｎチャンネル型ＭＯＳトランジスタ４２との直列接続ノードはｐチャンネル型ＭＯＳトランジスタ４３のゲート電極に結合されるとともに、上記逆流防止回路３１Ａを形成するＭＯＳトランジスタのゲート電極に結合される。ｐチャンネル型ＭＯＳトランジスタ４３とｎチャンネル型ＭＯＳトランジスタ４４との直列接続ノードはｐチャンネル型ＭＯＳトランジスタ４１のゲート電極に結合される。ｎチャンネル型ＭＯＳトランジスタ４２，４４のソース電極はグランドライン（Ｖｓｓライン）に結合されている。
【００４７】
比較回路５０Ａは次のように構成される。
【００４８】
昇圧回路ＳＵＰＰの出力電圧ＶｃｃＲのレベルを検出するために抵抗ｒ１，ｒ２が直列接続される。抵抗ｒ１の他端は昇圧回路ＳＵＰＰの出力ラインに結合され、抵抗ｒ１，ｒ２の直列接続ノードの電圧Ｖｎは、ｎチャンネル型ＭＯＳトランジスタ５５のゲート電極に印加される。この電圧Ｖｎは、次式によって示される。
【００４９】
Ｖｎ＝ＶｃｃＲ・ｒ２／（ｒ１＋ｒ２）
ｎチャンネル型ＭＯＳトランジスタ５５とｎチャンネル型ＭＯＳトランジスタ５７が差動結合される。このｎチャンネル型ＭＯＳトランジスタ５５，５７のソース電極はｎチャンネル型ＭＯＳトランジスタ５８を介してグランドライン（Ｖｓｓライン）へ接続されている。ｎチャンネル型ＭＯＳトランジスタ５５，５７のドレイン電極は、それぞれｐチャンネル型ＭＯＳトランジスタ５５，５７を介して高電位側電源Ｖｃｃに結合されている。ｐチャンネル型ＭＯＳトランジスタ５４にはｐチャンネル型ＭＯＳトランジスタ５３が並列接続されている。このｐチャンネル型ＭＯＳトランジスタ５３のゲート電極及びｎチャンネル型ＭＯＳトランジスタ５８のゲート電極には、昇圧回路制御信号ＣＮＴＮが入力されるようになっている。昇圧回路制御信号ＣＮＴＮがハイレベルとされるとき、ｎチャンネル型ＭＯＳトランジスタ５８がオンされ、ｐチャンネル型ＭＯＳトランジスタ５３がオフされて、回路は、昇圧回路ＳＵＰＰの出力電圧ＶｃｃＲと基準電圧Ｖｒｅｆとの比較が行われる。つまり、ｎチャンネル型ＭＯＳトランジスタ５７のゲート電極に基準電圧Ｖｒｅｆが供給され、そして、上記抵抗ｒ１，ｒ２の直列接続ノードの電圧（分圧レベル）がｎチャンネル型ＭＯＳトランジスタ５５のゲート電極に供給されることにより、上記抵抗ｒ１，ｒ２の直列接続ノードの電圧（分圧レベル）Ｖｎと基準電圧Ｖｒｅｆとの比較が行われる。ｐチャンネル型ＭＯＳトランジスタ５４とｎチャンネル型ＭＯＳトランジスタ５５との直列接続ノードの論理レベルは、インバータ５２を介してレベル変換回路４０Ａ内のｎチャンネル型ＭＯＳトランジスタ４４のゲート電極に伝達される。この信号はＣＴ１で示される。また、この信号ＣＴ１が後段のインバータ５１で反転されてから上記レベル変換回路４０Ａ内のｎチャンネル型ＭＯＳトランジスタ４２のゲート電極に伝達される。この信号はＣＴ２とされる。
【００５０】
次に動作を説明する。
【００５１】
図９には図１に示される昇圧回路における主要部の動作タイミングが示される。
【００５２】
昇圧回路制御信号ＣＮＴＮがローレベルとされるとき、ナンドゲート２５が非活性状態とされるから、クロック信号ＣＬＫがチャージポンプに伝達されず、チャージポンプ２０Ａは動作されない。また、このとき、ｎチャンネル型ＭＯＳトランジスタ５８がオフされ、ｐチャンネル型ＭＯＳトランジスタ５３がオンされることで、比較動作は停止されている。
【００５３】
昇圧回路制御信号ＣＮＴＮがハイレベルにされると、クロック信号ＣＬＫに同期してチャージポンプ２０Ａが動作され、チャージポンプ２０Ａの出力電圧が平滑容量Ｃに伝達される。それによって昇圧回路ＳＵＰＰの出力電圧ＶｃｃＲ及び抵抗ｒ１，ｒ２の分圧電圧Ｖｎが上昇される。抵抗ｒ１，ｒ２の分圧電圧Ｖｎが基準電圧Ｖｒｅｆより低い場合（Ｖｎ＜Ｖｒｅｆ）、インバータ５２の出力信号ＣＴ１はローレベル、インバータ５１の出力信号ＣＴ２はハイレベルとされる。このとき、レベル変換回路４０Ａの出力信号はローレベルとされ、逆流防止回路３１Ａを形成するＭＯＳトランジスタはオン状態とされる。
【００５４】
チャージポンプ２０Ａの動作により、昇圧回路ＳＵＰＰの出力電圧ＶｃｃＲ及び抵抗ｒ１，ｒ２の分圧電圧Ｖｎが上昇され、抵抗ｒ１，ｒ２の分圧電圧Ｖｎが基準電圧Ｖｒｅｆより高くなった場合（Ｖｎ＞Ｖｒｅｆ）、インバータ５２の出力信号ＣＴ１はハイレベル、インバータ５１の出力信号ＣＴ２はローレベルとされる。インバータ５１の出力信号ＣＴ２がローレベルとされると、ナンドゲート２５が非活性状態とされてチャージポンプ２０Ａの動作が停止される。また、インバータ５１の出力信号ＣＴ２がローレベルとされると、レベル変換回路４０Ａの出力信号がハイレベルとされ、逆流防止回路３１Ａを形成するＭＯＳトランジスタはオフ状態とされるため、出力電圧ＶｃｃＲによる電荷がチャージポンプ２０Ａに逆流されるのが阻止される。このため、出力電圧ＶｃｃＲの電流消費が抑えられ、昇圧回路２０Ａの効率向上を図ることができる。また、チャージポンプ２０Ａへの逆流に起因する電圧低下（リプル）の軽減を図ることができ、メモリ回路のワード線などを駆動するための電源の安定化を図ることができる。
【００５５】
図３には、低電位側電源Ｖｓｓに基づいて負の高電圧を昇圧する回路構成が示される。図３に示される回路は、基本的には、入力電圧（グランドレベル）をスイッチング動作により昇圧するためのチャージポンプ２０Ｂ、このチャージポンプ２０Ｂへの電流が逆流するのを防止するための逆流防止回路３１Ｂ、この昇圧回路ＳＵＰＰの出力ＶｃｃＭと基準電圧（グランドレベル）とを比較するための比較回路５０Ｂと、及びこの比較回路５０Ｂの比較結果をレベル変換して上記逆流防止回路３１Ｂの制御信号を生成するためのレベル変換回路４０Ｂとを含んで成る。
【００５６】
チャージポンプ２０Ｂは次のように構成される。
【００５７】
ダイオード接続されたｐチャンネル型ＭＯＳトランジスタ（ここではデプレッション型）９１，９２，９３，９４が直列接続され、このＭＯＳトランジスタの直列接続ノードにチャージポンプ容量Ｃ１，Ｃ２，Ｃ３が結合される。ｐチャンネル型ＭＯＳトランジスタ９１の一端に低電位側電源Ｖｓｓが供給される。
【００５８】
一方、クロック信号ＣＬＫと昇圧回路制御信号ＣＮＴＮと、上記比較回路５０Ｂの出力信号とのナンド論理を得るためのナンドゲート２５が設けられ、それの後段には、信号反転のためのインバータ２６〜３０が配置されている。ナンドゲート２５からチャージポンプ容量Ｃ１までの間にはインバータ２６，２７，２８が介在され、ナンドゲート２５からチャージポンプ容量Ｃ２までの間にはインバータ２６，２９が介在され、ナンドゲート２５からチャージポンプ容量Ｃ３までの間にはインバータ２６，２７，３０が介在される。
【００５９】
逆流防止回路３１Ｂは、特に制限されないが、図４（ａ）に示されるように、１個のｎチャンネル型ＭＯＳトランジスタによって形成される。このｎチャンネル型ＭＯＳトランジスタのドレイン電極ｄはチャージポンプ２０Ｂの出力ラインに結合され、ソース電極Ｓは昇圧回路ＳＵＰＰの出力端子に結合される。さらに基板Ｐ−Ｗｅｌｌはソース電極ｓに結合される。ゲート電極にはレベル変換回路４０Ｂの出力電圧が供給され、このレベル変換回路４０Ｂの出力電圧によってオン・オフ制御が行われるようになっている。図４（ｂ）には上記逆流防止回路３１Ｂを形成するｎチャンネル型ＭＯＳトランジスタの断面が示される。
【００６０】
レベル変換回路４０Ｂは、ｐチャンネル型ＭＯＳトランジスタ４１，４３、及びｎチャンネル型ＭＯＳトランジスタ４２，４４とが結合されて成る。ｐチャンネル型ＭＯＳトランジスタ４１とｎチャンネル型ＭＯＳトランジスタ４２とが直列接続され、また、ｐチャンネル型ＭＯＳトランジスタ４３とｎチャンネル型ＭＯＳトランジスタとが直列接続される。ｐチャンネル型ＭＯＳトランジスタ４１，４３のソース電極は高電位側電源Ｖｃｃに結合される。ｐチャンネル型ＭＯＳトランジスタ４１とｎチャンネル型ＭＯＳトランジスタ４２との直列接続ノードはｎチャンネル型ＭＯＳトランジスタ４４のゲート電極に結合されるとともに、上記逆流防止回路３１Ｂを形成するＭＯＳトランジスタのゲート電極に結合される。ｐチャンネル型ＭＯＳトランジスタ４３とｎチャンネル型ＭＯＳトランジスタ４４との直列接続ノードはｎチャンネル型ＭＯＳトランジスタ４２のゲート電極に結合される。ｎチャンネル型ＭＯＳトランジスタ４２，４４のソース電極は昇圧回路ＳＵＰＰの出力ラインに結合されている。
【００６１】
比較回路５０Ｂは次のように構成される。
【００６２】
昇圧回路ＳＵＰＰの出力電圧ＶｃｃＭのレベルを検出するために抵抗ｒ１，ｒ２が直列接続される。抵抗ｒ１の他端は高電位側電源Ｖｃｃに結合され、抵抗ｒ２の他端は昇圧回路ＳＵＰＰの出力ラインに結合される。抵抗ｒ１，ｒ２の直列接続ノードの電圧Ｖｎは、ｐチャンネル型ＭＯＳトランジスタ６１のゲート電極に印加される。この電圧Ｖｎは、次式によって示される。
【００６３】
Ｖｎ＝（Ｖｃｃ−ＶｃｃＭ）・ｒ２／（ｒ１＋ｒ２）
ｐチャンネル型ＭＯＳトランジスタ６１とｐチャンネル型ＭＯＳトランジスタ６４が差動結合される。このｐチャンネル型ＭＯＳトランジスタ６１，６４のソース電極はｐチャンネル型ＭＯＳトランジスタ６２を介して高電位側電源Ｖｃｃへ接続されている。ｐチャンネル型ＭＯＳトランジスタ６１，６４のドレイン電極は、それぞれｎチャンネル型ＭＯＳトランジスタ６３，６５を介して低電位側電源Ｖｓｓに結合されている。ｎチャンネル型ＭＯＳトランジスタ６３にｎチャンネル型ＭＯＳトランジスタ６８が並列接続され、このｎチャンネル型ＭＯＳトランジスタ６８のゲート電極にインバータ６７を介して昇圧回路制御信号ＣＮＴＮが伝達される。ｐチャンネル型ＭＯＳトランジスタ６４のゲート電極は低電位側電源Ｖｓｓ（グランド）レベルとされ、それが比較動作における基準電圧とされる。昇圧回路制御信号ＣＮＴＮがハイレベルのとき、インバータ６７の出力がローレベルとされて、比較回路５０Ｂにおいて、上記抵抗ｒ１，ｒ２の直列接続ノードの電圧（分圧レベル）Ｖｎと基準電圧（低電位側電源Ｖｓｓ）との比較が行われる。
【００６４】
ｐチャンネル型ＭＯＳトランジスタ６１とｎチャンネル型ＭＯＳトランジスタ６３との直列接続ノードの論理レベルは、インバータ５２を介することにより、信号ＣＴ２としてレベル変換回路４０Ｂ内のｐチャンネル型ＭＯＳトランジスタ４３のゲート電極に伝達されるとともに、ナンドゲート２５の入力端子に伝達される。また、インバータ５２の出力信号は後段のインバータ５１で反転された後に、信号ＣＴ１としてレベル変換回路４０Ｂ内のｐチャンネル型ＭＯＳトランジスタ４１のゲート電極に伝達される。
【００６５】
次に動作を説明する。
【００６６】
図１０には図３に示される昇圧回路における主要部の動作タイミングが示される。
【００６７】
昇圧回路制御信号ＣＮＴＮがローレベルとされるとき、ナンドゲート２５が非活性状態とされるから、クロック信号ＣＬＫがチャージポンプに伝達されず、チャージポンプ２０Ｂは動作されない。また、このとき、ｎチャンネル型ＭＯＳトランジスタ６８がオンされ、インバータ５２の入力端子がローレベルに固定される。
【００６８】
昇圧回路制御信号ＣＮＴＮがハイレベルにされると、チャージポンプ２０Ｂが動作され、それによって昇圧回路ＳＵＰＰの出力電圧ＶｃｃＭ及び抵抗ｒ１，ｒ２の分圧電圧Ｖｎが上昇される。抵抗ｒ１，ｒ２の分圧電圧Ｖｎが低電位側電源Ｖｓｓより高い場合、信号ＣＴ１はローレベル、信号ＣＴ２はハイレベルとなって、逆流防止回路３１Ｂを形成するｎチャンネル型ＭＯＳトランジスタがオンされ、チャージポンプ２０Ｂの出力電圧が平滑容量Ｃに伝達される。また、抵抗ｒ１，ｒ２の分圧電圧Ｖｎが低電位側電源Ｖｓｓより低い場合、インバータ５１から出力される信号ＣＴ１はハイレベル、インバータ５２から出力される信号ＣＴ２はローレベルとなる。信号ＣＴ２がローレベルとされることで、ナンドゲート２５が非活性状態とされて、チャージポンプ２０Ｂの動作が停止される。また、このとき、逆流防止回路３１Ｂを形成するｎチャンネル型ＭＯＳトランジスタがオフされて、逆流が阻止される。
【００６９】
このように、インバータ５２から出力される信号ＣＴ２がローレベルとされることで、ナンドゲート２５が非活性状態とされてチャージポンプ２０Ｂの動作が停止されるとき、逆流防止回路３１Ｂを形成するｎチャンネル型ＭＯＳトランジスタがオフされて、逆流が阻止されるので、出力電圧ＶｃｃＭの電流消費が抑えられ、昇圧回路２０Ｂの効率向上を図ることができる。また、チャージポンプ２０Ｂへの逆流に起因する電圧低下（リプル）の軽減を図ることができ、メモリ回路のワード線などを駆動するための電源の安定化を図ることができる。
【００７０】
また、上記のように昇圧回路ＳＵＰＰの消費電流が低下されることにより、それを含むフラッシュメモリＦＭＲＹの消費電流の低下、さらにはそれを含むマイクロコンピュータ１０の消費電流の低下を図ることができる。
【００７１】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００７２】
図５には、図１に示される構成に対して、高電位側電源Ｖｃｃとｎチャンネル型ＭＯＳトランジスタ２１との間にも、逆流防止回路３２Ａを設けたものである。逆流防止回路３２Ａは、逆流防止回路３１Ａと同様にｐチャンネル型ＭＯＳトランジスタによって形成することができ、逆流防止回路３１Ａを形成するｐチャンネル型ＭＯＳトランジスタと連動してオンオフ制御される。逆流防止回路３１Ａがオフされるとき、逆流防止回路３２Ａもオフされる。この逆流防止回路３２Ａがオフされることにより、高電位側電源Ｖｃｃとｎチャンネル型ＭＯＳトランジスタ２１とが分離されるから、高電位側電源Ｖｃｃ側への逆流を阻止することができる。
【００７３】
図６に示される回路は、図５に示される構成に逆流防止回路３３Ａ，３４Ａをさらに設けたものである。
【００７４】
逆流防止回路３３Ａは、ｎチャンネル型ＭＯＳトランジスタ２２とｎチャンネル型ＭＯＳトランジスタ２３との間に設けられ、逆流防止回路３４Ａは、ｎチャンネル型ＭＯＳトランジスタ２３とｎチャンネル型ＭＯＳトランジスタ２４との間に設けられる。逆流防止回路３３Ａ，３４Ａは、それぞれ逆流防止回路３１Ａ，３２Ａと同様にｐチャンネル型ＭＯＳトランジスタとされ、レベル変換回路４０Ａの出力信号によって同時に駆動される。かかる構成では、ｎチャンネル型ＭＯＳトランジスタ２２とｎチャンネル型ＭＯＳトランジスタ２３との間に逆流防止回路３３Ａが設けられ、ｎチャンネル型ＭＯＳトランジスタ２３とｎチャンネル型ＭＯＳトランジスタ２４との間に逆流防止回路３４Ａが設けられ、それらがオフされることで、チャージポンプ容量Ｃ１，Ｃ２，Ｃ３間の逆流を阻止することができる。つまり、チャージポンプ２０Ａが停止されてから次に動作されるまでの間、チャージポンプ容量Ｃ１，Ｃ２，Ｃ３の蓄積電荷の状態を維持することができる。このため、チャージポンプ２０Ａが停止されてから次に動作されるときの立ち上がりが早くなる。
【００７５】
図７には、図３に示される構成に対して、低電位側電源Ｖｓｓとｐチャンネル型ＭＯＳトランジスタ９１との間にも、逆流防止回路３２Ｂを設けたものである。逆流防止回路３２Ｂは、逆流防止回路３１Ｂと同様にｎチャンネル型ＭＯＳトランジスタによって形成することができ、逆流防止回路３１Ｂを形成するｎチャンネル型ＭＯＳトランジスタと連動してオンオフ制御される。逆流防止回路３１Ｂがオフされるとき、逆流防止回路３２Ｂもオフされる。この逆流防止回路３２Ｂがオフされることにより、低電位側電源Ｖｓｓとｐチャンネル型ＭＯＳトランジスタ９１とが分離されるから、低電位側電源Ｖｓｓ側への逆流を阻止することができる。
【００７６】
図８に示される回路は、図７に示される構成に対してさらに逆流防止回路３３Ｂ，３４Ｂを設けたものである。
【００７７】
逆流防止回路３３Ｂは、ｐチャンネル型ＭＯＳトランジスタ９２とｐチャンネル型ＭＯＳトランジスタ９３との間に設けられ、逆流防止回路３４Ｂは、ｐチャンネル型ＭＯＳトランジスタ９３とｐチャンネル型ＭＯＳトランジスタ９４との間に設けられる。逆流防止回路３３Ｂ，３４Ｂは、それぞれ逆流防止回路３１Ｂ，３２Ｂと同様にｎチャンネル型ＭＯＳトランジスタとされ、レベル変換回路４０Ｂの出力信号によって同時に駆動される。かかる構成では、ｐチャンネル型ＭＯＳトランジスタ９２とｐチャンネル型ＭＯＳトランジスタ９３との間に逆流防止回路３３Ｂが設けられ、ｐチャンネル型ＭＯＳトランジスタ９３とｐチャンネル型ＭＯＳトランジスタ９４との間に逆流防止回路３４Ｂが設けられ、それらがオフされることで、チャージポンプ容量Ｃ１，Ｃ２，Ｃ３間の逆流を阻止することができる。つまり、チャージポンプ２０Ｂが停止されてから次に動作されまでの間、チャージポンプ容量Ｃ１，Ｃ２，Ｃ３の蓄積電荷の状態を維持することができる。このため、チャージポンプ２０Ｂが停止されてから次に動作されるときの立ち上がりが早くなる。
【００７８】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリに適用した場合について説明したが、本発明はそれに限定されるものではなく、高電圧を必要とする半導体集積回路及びそれを含むデータ処理装置に広く適用することができる。
【００７９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００８０】
すなわち、逆流防止回路を設けることにより、チャージポンプへ電流が逆流されるのを阻止することができるので、チャージポンプを含む昇圧回路の消費電力の低減化を図ることができる。
【００８１】
チャージポンプを形成するトランジスタとそれの電源との間に、電源側へ逆流されるのを阻止するための逆流防止回路を設けることにより、電源側への逆流を阻止することができる。
【００８２】
また、複数のトランジスタ間に上記チャージポンプ容量への逆流を阻止するための逆流防止回路を設けることにより、チャージポンプ容量間の逆流を阻止することができる。
【００８３】
上記のようにチャージポンプを含む昇圧回路の消費電力の低減化を図ることができるので、それを含む半導体集積回路及びデータ処理装置の消費電力の低減を図ることができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体記憶装置の一例であるフラッシュメモリに含まれる昇圧回路の第１構成例回路図である。
【図２】図１に示される昇圧回路において逆流防止回路として適用されるＭＯＳトランジスタの回路図及び断面図である。
【図３】本発明にかかる半導体記憶装置の一例であるフラッシュメモリに含まれる昇圧回路の第２構成例回路図である。
【図４】図３に示される昇圧回路において逆流防止回路として適用されるＭＯＳトランジスタの回路図及び断面図である。
【図５】上記昇圧回路の別の構成例回路図である。
【図６】上記昇圧回路の別の構成例回路図である。
【図７】上記昇圧回路の別の構成例回路図である。
【図８】上記昇圧回路の別の構成例回路図である。
【図９】図１に示される昇圧回路における主要部の動作タイミング図である。
【図１０】図３に示される昇圧回路における主要部の動作タイミング図である。
【図１１】チャージポンプの基本的な構成と各部の波形図である。
【図１２】上記フラッシュメモリを含むマイクロコンピュータの構成例ブロック図である。
【図１３】上記フラッシュメモリの全体的な構成例ブロック図である。
【符号の説明】
１０  マイクロコンピュータ
１２  ＣＰＵ
１３  ＤＭＡＣ
１４  ＢＳＣ
１５  ＲＯＭ
１６  ＲＡＭ
１７  タイマ
１８  ＳＣＩ
１９  ＣＰＧ
２０Ａ，２０Ｂ  チャージポンプ
３１Ａ，３１Ｂ，３２Ａ，３２Ｂ，３３Ａ，３３Ｂ，３４Ａ，３４Ｂ  逆流防止回路
４０Ａ，４０Ｂ  レベル変換回路
５０Ａ，５０Ｂ  比較回路
ＦＭＲＹ  フラッシュメモリ
ＷＤＲＶ  ワードドライバ
【図１】
0004080043.tif 000002
【図２】
0004080043.tif 000003
【図３】
0004080043.tif 000004
【図４】
0004080043.tif 000005
【図５】
0004080043.tif 000006
【図６】
0004080043.tif 000007
【図７】
0004080043.tif 000008
【図８】
0004080043.tif 000009
【図９】
0004080043.tif 000010
【図１０】
0004080043.tif 000011
【図１１】
0004080043.tif 000012
【図１２】
0004080043.tif 000013
【図１３】
0004080043.tif 000014