(57)【特許請求の範囲】
【請求項１】
ゲート配線との競合ないし接触が生じないような配線方法によって、一端がドレイン電極あるいはソース電極のうちの一方に橋絡接続され、一方、他端が前記一端と同様に橋絡接続あるいは延設された構造で他方の電極に接続された導波路フィンガを有し、かつ、上記導波路フィンガと隣接するドレイン電極フィンガないしソース電極フィンガとの間に、長さ方向で２分割されたゲート電極フィンガを設け、上記分割されたゲート電極フィンガに独立してバイアスを印加するように構成したことを特徴とする電解効果トランジスタ。
【請求項２】
導波路フィンガが長さ方向で２分割されてスタブ形状となっており、かつ、上記分割された導波路フィンガの長さと、それに隣接して設けられている分割されたゲート電極フィンガの長さとを、ほぼ等しくするようにして形成していることを特徴とする、請求項１記載の電解効果トランジスタ。
【請求項３】
複数の導波路フィンガを有しており、上記それぞれの導波路フィンガに隣接して設けられた分割されたゲート電極フィンガの長さがそれぞれ異なることを特徴とする、請求項１記載の電解効果トランジスタ。
【請求項４】
ドレイン電極及びソース電極のうち一方から延設されて、ゲート配線との競合ないし接触が生じないような配線方法によって他方に接続された３つの導波路フィンガを有し、かつ、上記導波路フィンガ間に、外部よりバイアス印加可能な構成のゲート電極フィンガを設けており、さらに、中央の導波路フィンガの幅に比べて他の導波路フィンガの幅が広いことを特徴とする電解効果トランジスタ。
【請求項５】
請求項１〜３のいずれかに記載の複数の電解効果トランジスタを備え、当該電解効果トランジスタのゲート電極フィンガが、互いに接続されたことを特徴とする半導体回路。
【請求項６】
ハイブリッド結合器の電力が分配される２つの出力端子それぞれに、請求項１〜３のいずれかに記載の電解効果トランジスタのドレイン電極あるいはソース電極を接続してなることを特徴とする、半導体回路。
【請求項７】
線路切り換え形半導体移相器の基準位相側伝送路および遅延位相側伝送路中に、請求項１〜３のいずれかに記載の電解効果トランジスタを設けたことを特徴とする半導体回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、インピーダンス可変機能を拡張した電解効果トランジスタ（以下ＦＥＴと称す）、あるいはこのＦＥＴを回路素子として用いた半導体移相器、半導体増幅器などの半導体回路に関するものである。
【０００２】
【従来の技術】
ＦＥＴやこれを用いた半導体回路は、マイクロ波帯やミリ波帯等の各種装置に広く用いられており、移動体通信、車載、衛星通信の分野などへの適用が図られている。図２８は従来のＦＥＴを用いて構成される、スイッチドライン形移相器と呼ばれる半導体回路の金属パターン構造の一例である。この図の構成は、「Ｘ帯５ビットモノリシックＧａＡｓＦＥＴ移相器」、伊山他、昭和５９年度電子通信学会光・電波部門全国大会、ｐｐ１−１４３にて開示されたものである。
【０００３】
この図に示される移相器は、入力線路１、出力線路２、２個のＳＰＤＴスイッチ３及び４、基準伝送線路５及び遅延伝送線路６から構成されており、２つの位相状態を実現する機能を有している。入力側のＳＰＤＴスイッチ３は、２個のＦＥＴＱ１及びＱ２ならびにドレイン・ソース間に接続された２個の共振用インダクタ線路７から構成されており、入力線路１を基準伝送線路５あるいは遅延伝送線路６のいずれかに選択接続するための手段である。一方、出力側のＳＰＤＴスイッチ４は、上記ＳＰＤＴスイッチ３と同様にして、２個のＦＥＴＱ３及びＱ４ならびにドレイン・ソース間に接続された２個の共振用インダクタ線路７から構成されており、出力線路２を基準伝送線路５あるいは遅延伝送線路６のいずれかに選択接続するための手段である。上記のＦＥＴＱ１〜Ｑ４には、それぞれ外部よりゲートバイアス端子８を介してバイアスが印加されるが、ここではそのためのバイアス回路等は図示を省略している。
【０００４】
上記ＦＥＴの構造についてさらに詳しく説明する。上記４個のＦＥＴは同様の構造であるので、ここではこの内のＦＥＴＱ１をとりあげて、その電極構造例を図２９に示す。ドレイン電極フィンガ９とソース電極フィンガ１０を指交叉状に形成し、さらに、上記ドレイン電極フィンガ９とソース電極フィンガ１０との間にゲート電極フィンガ１１を配置した形状である。ゲート電極フィンガ１１はゲート接続配線１２によって相互に接続され外部に引き出され、ゲートバイアス端子１１に接続されている。また、ゲート接続配線１２との競合・干渉を避けるため、ソース電極フィンガ１０はエアブリッジ１３を介して外部に引き出されている。
【０００５】
次に上記の従来の半導体移相器の動作について説明する。
まず、ＦＥＴＱ１及びＱ３のゲート（Ｇ）に０Ｖを印加し、ＦＥＴＱ２及びＱ４のゲート（Ｇ）にピンチオフ電圧を印加した通過状態の場合には、ＦＥＴＱ１及びＱ３のドレイン（Ｄ）とソース（Ｓ）間は、図３０（ａ）に示すように等価抵抗１４で表される抵抗性の低インピーダンス（ＯＮ状態）となっており、一方、ＦＥＴＱ２及びＱ４のドレイン（Ｄ）とソース（Ｓ）間は、図３０（ｂ）に示すように等価容量１５で表される容量性の高インピーダンス（ＯＦＦ状態）となっている。ＯＮ状態では、ドレイン電極（Ｄ）とソース電極（Ｓ）間が一面同電位となって低抵抗となり、共振用インダクタ線路７の影響が残るものの、この間は導通状態となる。一方、ＯＦＦ状態では、ＦＥＴＱ２及びＱ４が呈する容量とそれぞれのＦＥＴに接続された共振用インダクタ線路７とが並列共振する周波数においては、ドレイン電極（Ｄ）とソース電極（Ｓ）間は遮断状態となる。従って、入力線路１と遅延伝送線路６との間、および、遅延伝送線路６と出力線路２との間は遮断され、一方、ＦＥＴＱ１及びＱ３は導通となっているので、入力線路１から入射した信号は、基準伝送線路５を通過して出力線路２に現れる。
【０００６】
ついで、それぞれのＦＥＴに印加するバイアスを逆転させる。この場合には、上述とは逆に、入力線路１と基準伝送線路５との間、および、基準伝送線路５と出力線路２との間が遮断となる。この時、ＦＥＴＱ２及びＱ４は低インピーダンスとなっているので、入力線路１から入射した信号は、遅延伝送線路６を通過して出力線路２に現れる。基準伝送線路５に比べ遅延伝送線路６はその電気長が長く、従ってＳＰＤＴスイッチ３及び４がともに基準伝送線路５側に切り換えられているときに比べ、遅延伝送線路６側に切り換えられているときのほうが、移相器内での伝搬遅延が大きくなる。このように、４個のＦＥＴに印加するバイアス電圧を変えることにより、ＳＰＤＴスイッチ３および４の通過端子を切り換え、信号の伝搬経路を切り換えることによって遅延位相を変えて移相器として動作させている。
【０００７】
【発明が解決しようとする課題】
以上説明した従来技術のように、共振用インダクタ線路や基準伝送線路、遅延伝送線路などの線路とＦＥＴとを組み合わせて位相制御作用を施す構成においては、線路構造を必要とすることから、配線パターン占有面積に応じた基板面積が必要となり、回路規模ならびにデバイスが大型化する問題があった。また、ＦＥＴの外部にインダクタ線路を設ける構造であることから、近接したインダクタ線路相互間の結合による電波の漏洩が生じやすく、その干渉作用によってスイッチ特性や移相器性能が劣化する電気的問題があった。これらの問題は、多数の位相状態の実現が必要となる多ビット移相器などでは一層顕著になっていた。
【０００８】
この発明は上記のような問題点を解決するためになされたもので、ＦＥＴのインピーダンス可変機能を拡張すると共に、これを用いて構成される半導体移相器、半導体増幅器などの半導体回路の小形化、多機能化、を目的とする。
【０００９】
【課題を解決するための手段】
第１の発明によるＦＥＴは、ゲート配線との競合ないし接触が生じないような配線方法によって、一端がドレイン電極あるいはソース電極のうちの一方に橋絡接続されて、他端が前記一端と同様な橋絡接続あるいは延設された構造で他方の電極に接続された導波路フィンガを有し、かつ、上記導波路フィンガと隣接するドレイン電極フィンガないしソース電極フィンガとの間に、長さ方向で２分割されたゲート電極フィンガを設け、上記分割されたゲート電極フィンガに独立してバイアスを印加するように構成したことを特徴とする。
【００１０】
また、第２の発明によるＦＥＴは、導波路フィンガが長さ方向で２分割されてスタブ形状となっており、かつ、上記分割された導波路フィンガの長さと、それに隣接して設けられている分割されたゲート電極フィンガの長さとを、ほぼ等しくするようにして、形成していることを特徴とする。
【００１１】
また、第３の発明によるＦＥＴは、複数の導波路フィンガを有しており、上記それぞれの導波路フィンガに隣接して設けられた分割されたゲート電極フィンガの長さがそれぞれ異なることを特徴とする。
【００１２】
また、第４の発明によるＦＥＴは、第１〜３の発明によるＦＥＴを、ドレイン電極あるいはソース電極が互いに電気的に接続されるようにして直列接続したことを特徴とする。
【００１３】
また、第５の発明によるＦＥＴは、ドレイン電極及びソース電極のうち一方から延設されて、ゲート配線との競合ないし接触が生じないような配線方法によって他方に橋絡接続された３つの導波路フィンガを有し、かつ、上記導波路フィンガ間に、ゲート電極フィンガを設けており、さらに、中央の導波路フィンガの幅に比べて他の導波路フィンガの幅が広いことを特徴とする。
【００１４】
また、第６の発明によるＦＥＴは、ドレイン電極及びソース電極のうち一方から延設されて、ゲート配線との競合ないし接触が生じないような配線方法によって他方に橋絡接続された３つの導波路フィンガを有し、上記導波路フィンガ間に、ゲート電極フィンガを設けており、かつ、このうち中央の導波路フィンガが２分割されてスタブ形状となっており、さらに、中央の導波路フィンガの幅が他の導波路フィンガの幅より広いことを特徴とする。
【００１５】
また、第７の発明によるＦＥＴは、最外部に配置されたドレイン電極フィンガあるいはソース電極フィンガに並列になるようにして、上記フィンガーと同種の電極フィンガを設け、かつ、上記複数のドレイン電極フィンガあるいはソース電極フィンガ間に、ゲート電極フィンガを設けたことを特徴とする。
【００１６】
また、第８の発明による半導体回路は、第１〜７のこの発明による複数のＦＥＴが、概略所要周波数において１／４波長となる長さの線路を介して接続されていることを特徴とする。
【００１７】
また、第９の発明による半導体回路は、第１〜７のこの発明による複数のＦＥＴのゲート電極フィンガが、互いに接続された形状を有することを特徴とする。
【００１８】
また、第１０の発明による半導体回路は、ハイブリッド結合器の電力が分配される２つの出力端子それぞれに、第１〜７のこの発明によるＦＥＴのドレイン電極あるいはソース電極を接続してなることを特徴とする。
【００１９】
また、第１１の発明による半導体回路は、線路切り換え形半導体移相器の基準位相側伝送路および遅延位相側伝送路中に、この発明によるＦＥＴを設けた構成を有することを特徴とする。
【００２０】
また、第１２の発明による半導体回路は、第７の発明による２つのＦＥＴを用い、互いのドレイン電極あるいはソース電極フィンガ同士を接続してなることを特徴とする。
【００２１】
また、第１３の発明による半導体回路は、この発明によるＦＥＴを整合回路の一部に用いてなることを特徴とする。
【００２２】
【発明の実施の形態】
以下、この発明の好適な実施例について図面に基づき説明する。なお、図２８、図２９に示される従来例と同様の構成又は対応する構成には同一の符号を付し、説明を省略する。
【００２３】
実施の形態１．
図１は、第１の発明による、この発明の実施の形態１を示すＦＥＴ構成図である。この図に示されるＦＥＴは、その中央に第１導波路フィンガ１６を配しており、その両端はゲート接続配線１２と競合しないようエアブリッジ１３を介して、それぞれドレイン電極（Ｄ）、ソース電極（Ｓ）に接続されている。上記第１導波路フィンガ１６とこれに隣接するソース電極フィンガ１０との間には、ソース電極（Ｓ）側に第１隣接ゲート電極フィンガ１７が、ドレイン電極（Ｄ）側に第２隣接ゲート電極フィンガ１８が、それぞれ設けられて、ゲート接続配線１２を介して第１ゲートバイアス端子１９と第２ゲートバイアス端子２０とにそれぞれ電気的に接続されている。
【００２４】
この図に示されるＦＥＴのすべてのゲートに０［Ｖ］を印加した状態の等価回路を図２（ａ）に示す。この場合には、ゲート電極フィンガ１１および第１、第２隣接ゲート電極フィンガ１７、１８直下近傍のチャネルが導通となることから、ドレイン電極フィンガ９、ソース電極フィンガ１０、ならびに第１導波路フィンガ１６は同電位となる。従って、これらフィンガが設けられた部分が一面導体として作用することになり、この場合は微少な抵抗を有する等価抵抗１４−１で表される。この結果、ＦＥＴは全体として伝送路として機能することになり、ＦＥＴのドレイン電極（Ｄ）とソース電極（Ｓ）との間は通過状態となる。
【００２５】
一方、図１に示されるＦＥＴのすべてのゲートにピンチオフ電圧相当のバイアス電圧を印加した状態の等価回路を図２（ｂ）に示す。ゲート電極フィンガ１１および第１、第２隣接ゲート電極フィンガ１７、１８直下近傍のチャネルが遮断されることから、ドレイン電極フィンガ９、ソース電極フィンガ１０、ならびに第１導波路フィンガ１６はそれぞれ独立した回路要素として機能する。この際、ドレイン電極フィンガ９、ソース電極フィンガ１０間は、従来のＦＥＴで図３０（ｂ）に示した場合と同様に等価容量１５であらわされる。また、第１導波路フィンガ１６は独立導波路導体２１−１として表される。この結果、上記導波路導体が呈するインダクタンスと上記容量との並列共振周波数より低い周波数において、この回路は誘導性のリアクタンスを呈することになる。また、並列共振周波数より高い周波数において、この回路は容量性のリアクタンスを呈することになる。
【００２６】
さらに、図１に示されるＦＥＴの第１ゲートバイアス端子１９に０［Ｖ］を印加し、第２ゲートバイアス端子２０にピンチオフ電圧相当のバイアス電圧を印加した状態の等価回路を図２（ｃ）に示す。この場合には、ゲート電極フィンガ１１および第１隣接ゲート電極フィンガ１７直下近傍のチャネルのみが導通となることから、ドレイン電極フィンガ９、ソース電極フィンガ１０、ならびに第１導波路フィンガ１６の第１隣接ゲート電極フィンガ１７に沿った部分のみが同電位となる。従って、上記の図２（ａ）で示した場合とは異なり、これらフィンガが設けられた部分のみが一面導体として作用し、この部分のみが等価抵抗１４−２で表される低抵抗の伝送路として機能する。一方、第２隣接ゲート電極フィンガ１８直下近傍のチャネルが遮断されることから、第１導波路フィンガ１６の第２隣接ゲート電極フィンガ１８に沿った部分は独立した回路要素として機能し、独立導波路導体２１−２としてあらわされる。ただし、その長さは、第１導波路フィンガ１６全体の長さより短い。ここで、上記の独立した導波路導体の両端がほぼ同相で励振されることから、この部分は等価的に図２（ｄ）に示すように、等価的に先端開放スタブ２２として表示される。従って、この部分の電気長が１／４波長より短い場合には容量性のサセプタンスが装荷され、これを超えて１／２波長の長さまでは誘導性のサセプタンスが装荷されることになる。
【００２７】
以上で述べたように、この実施例のＦＥＴは、ゲートバイアス端子への印加バイアスを切り換えることによって、その呈するインピーダンスを３種に変えることができる。従って、３種の異なる通過位相を得ることができて、これを位相制御素子として用いることにより、小形な移相器が実現される。ここで、インピーダンスの決定要素である導波路フィンガをＦＥＴ中に形成していることから、ＦＥＴ外部におけるパターン占有がなく小型であり、これを複数個用いて構成される回路も小型にできる。また、このＦＥＴ構成によって線路要素である導波路フィンガ間の結合が妨げられるため、ＦＥＴを複数個用いた場合の電波の漏洩や結合を少なくできる。さらに、すべての印加バイアスを０［Ｖ］とするＦＥＴのＯＮ状態で、上記線路要素がＦＥＴの導通部（ドレイン・ソース間伝送線路）の一部となり、反射源となるスタブとならないため、この状態で良好な反射特性を実現できる。加えて、導波路フィンガの長さだけでなく、第１、第２隣接ゲート電極フィンガの長さに応じてのサセプタンス装荷が可能であることから、ＦＥＴのサイズ、ドレイン電極フィンガやソース電極フィンガの形状、本数などと独立して、インピーダンスを設定でき、要求性能に見合った回路特性を実現できる利点がある。特に、第２隣接ゲート電極フィンガの長さを非常に短くすることによって、非常に小さなサセプタンスの装荷が可能であることから、移相量の小さい移相器の実現に効果的である。
【００２８】
なお、この発明においては、ＦＥＴを構成するドレインとソースは電気的に等価な働きを行うことから、上記構成、説明におけるドレインとソースを逆としても、上記説明と同等な効果が得られる。同様に、上記のドレイン電極フィンガーとソース電極フィンガーとを互いに逆にしても、上記説明と同等な効果が得られることは明らかである。
【００２９】
実施の形態２．
図３は、第１の発明による、この発明の実施の形態２を示すＦＥＴ構成図である。前記実施の形態１では、ゲート電極フィンガ１１が第１、第２隣接ゲート電極フィンガ１７、１８と異なる長さで構成されていた。しかし、この実施例では、ゲート電極フィンガ１１も分割し、このうちのドレイン電極（Ｄ）側の部分を第２隣接ゲート電極フィンガ１８と同時に制御し、ソース電極（Ｓ）側の部分を第１隣接ゲート電極フィンガ１７と同時に制御するように構成している。この場合、すべてのゲートに同一のバイアスを印加する場合には、上記実施の形態１と同様にして、図２（ａ）、図２（ｂ）に示す等価回路が実現される。さらに、第１ゲートバイアス端子１９にピンチオフ電圧相当のバイアス電圧を印加し、第２ゲートバイアス端子２０に０［Ｖ］を印加した状態では、図４（ａ）に示す等価回路が実現される。この場合には、等価抵抗１４−１がドレイン（Ｄ）側に形成され、かつ、独立導波路導体１２−１と等価容量１５−１との並列回路がソース（Ｓ）側に形成されている。一方、印加バイアスを逆転して、第１ゲートバイアス端子１９に０［Ｖ］を印加し、第２ゲートバイアス端子２０にピンチオフ電圧相当のバイアス電圧を印加した状態では、図４（ｂ）に示す等価回路が実現される。この場合には、等価抵抗１４−２がソース（Ｓ）側に形成され、かつ、独立導波路導体２１−２と等価容量１５−２との並列回路がドレイン（Ｄ）側に形成されている。従って、第１、第２隣接ゲート電極フィンガ１７、１８の長さを適切に選定することによって、４種の異なる通過位相を得ることができる。
【００３０】
実施の形態３．
図５は、第２の発明による、この発明の実施の形態３を示すＦＥＴ構成図である。導波路フィンガが長さ方向で２分割されてスタブ形状となって第１分割導波路フィンガ２３と第２分割導波路フィンガ２４とを形成しており、かつ、上記分割された導波路フィンガの長さと、それに隣接して設けられている分割された第１隣接ゲート電極１７、第２隣接ゲート電極１８の長さとを、ほぼ等しくするようにして形成している。この結果、ＦＥＴ中に図６に示した等価回路のように等価抵抗１４とともに先端開放スタブ２２を実現できることから、比較的大きな容量性サセプタンスの実現が容易になる。
【００３１】
実施の形態４．
図７は、第２の発明による、この発明の実施の形態４を示すＦＥＴ構成図である。前記の実施の形態３に比べて、さらに第１隣接ゲート電極フィンガ１７を独立に制御するための第３ゲートバイアス端子２５を設けた点が特長である。これによって、図８に示すように、実施の形態３の場合に加えて、さらに異なるサセプタンスの装荷が可能となる利点がある。なお、ここではゲート接続配線の輻輳を避けるために、特に、第４ゲートバイアス端子２６を別個設けた場合を示している。
【００３２】
実施の形態５．
図９は、第３の発明による、この発明の実施の形態５を示すＦＥＴ構成図である。前記の実施の形態１、２の場合に比べて、さらに第２導波路フィンガ２７を設けており、それぞれの導波路フィンガに隣接して設けられた分割された構造の第２隣接ゲート電極フィンガ１８と第３隣接ゲート電極フィンガ２８の長さがそれぞれ異なっており、かつ、それらを個別に制御するための第２、第３ゲートバイアス端子２０、２５を設けている。このように、制御可能な複数の導波路フィンガを有しているので、ＦＥＴサイズを増大させることなく、実施の形態１、２の場合に比べて、さらに多数のインピーダンス状態を実現できる。なお、ここでは導波路フィンガの数が２本の場合を示しているが、これに限らず、さらに多数の導波路フィンガが、さらに多数のドレイン電極フィンガ、ソース電極フィンガとともに設けられてもよい。
【００３３】
実施の形態６．
図１０は、第４の発明による、この発明の実施の形態６を示すＦＥＴ構成図である。前記の実施の形態５の場合に比べて、さらに第４ゲートバイアス端子２６を設けて、第４隣接ゲート電極フィンガ２９に個別バイアス印加を可能とし、独立制御可能な導波路フィンガ部分を増したものである。これによって、ＦＥＴを大きくすることなく、より多数の位相状態が実現できる。
【００３４】
実施の形態７．
図１１は、第４の発明による、この発明の実施の形態７を示すＦＥＴ構成図である。ここでは一例として実施の形態４に係わるこの発明によるＦＥＴＱ１，Ｑ２を２個用い、そのソース電極Ｓ１とドレイン電極Ｄ１が互いに電気的に接続されるようにして直列接続している。狭いエリアに制御可能な電極フィンガを一層多数設けることができる構成であるので、一段と多数のインピーダンス状態を実現される。また、周期的なインピーダンス不連続を実現できるので、形状に応じた周波数応答特性の実現が可能となる。なお、上記実施例では、実施の形態４に係わるＦＥＴを用いた場合について説明したが、これに限らず、実施の形態１〜６のいずれのＦＥＴを用いても良い。
【００３５】
実施の形態８．
図１２は、第５の発明による、この発明の実施の形態８を示すＦＥＴ構成図である。ドレイン電極（Ｄ）から延設されて、ソース電極（Ｓ）に接続された第３導波路フィンガ３０と、ソース電極（Ｓ）から延設されて、ゲート配線との競合ないし接触が生じないようエアブリッジ１３を介してドレイン電極（Ｄ）に橋絡接続された第４導波路フィンガ３１と、これら２つの導波路フィンガの間に設けられて、両端をドレイン電極及びソース電極にエアブリッジ１３を介してあるいは直接に接続された第５導波路フィンガ３２の３つの導波路フィンガを有し、かつ、上記導波路フィンガ間に、第５隣接ゲート電極フィンガ３３を設けて、第２ゲートバイアス端子２０よりバイアス印加する構成としている。さらに、中央の第５導波路フィンガ３２の幅に比べて他の導波路フィンガの幅を広くして構成している。この構成では、リアクタンス特性を呈しないドレイン・ソース電極間の導体部分が広いため、この間が低抵抗になる。従って、通過損失の小さいＦＥＴが実現される。
【００３６】
実施の形態９．
図１３は、第５の発明による、この発明の実施の形態９を示すＦＥＴ構成図である。前記実施の形態８に比べて、第５隣接ゲート電極フィンガ３３の長さを短くしたものである。これによって、印加バイアスを変化させて、寄生抵抗の小さい２つの異なる装荷サセプタンスを実現できる。
【００３７】
実施の形態１０．
図１４は、第６の発明による、この発明の実施の形態１０を示すＦＥＴ構成図である。ドレイン電極（Ｄ）から延設されてエアブリッジ１３を介してソース電極（Ｓ）に接続された第６導波路フィンガ３４と、ソース電極から延設されてエアブリッジ１３を介してドレイン電極（Ｄ）に接続された第７導波路フィンガ３５と、これら２つの導波路フィンガ間に設けられて、それぞれ一端がドレイン電極とソース電極とにエアブリッジ１３を介して電気的に接続された第３、第４分割導波路フィンガ３６、３７とを設けて、上記導波路フィンガ間にはゲート電極フィンガを設けて、第１、第２ゲートバイアス端子１９、２０より独立にバイアス印加する構成としている。さらに、中央の導波路フィンガの幅を他の導波路フィンガの幅より広くして形成してある。この構成によって、幅の広いストリップ導体でスタブを構成できるので、比較的大きな容量性サセプタンスの実現が可能となる。
【００３８】
実施の形態１１．
図１５は、第７の発明による、この発明の実施の形態１１を示すＦＥＴ構成図である。内部には、第１導波路フィンガ１６が設けてあり、さらに、最外部に配置された最外部ソース電極フィンガ３８に並列になるようにして、上記フィンガと同種の外部電極フィンガ３９を設け、かつ、上記複数のソース電極フィンガ間に、外部ゲート電極フィンガ４０を設けたものである。この構成においては、第１、第２ゲートバイアス端子１９、２０からの印加バイアスに応じて、図１６（ａ）に示す等価容量１５−１ならびに独立導波路導体の呈する等価インダクタ４１からなる従来と同様な並列回路のほかに、図１６（ｂ）に示すように、外部電極フィンガ３９が先端開放スタブとして機能することによる等価容量１５−２をも実現できる。この結果としてキャパシタンス、インダクタンスからなる逆Ｌ形回路をＦＥＴ自身で形成できるので、寄生分の小さい小型なフィルタ回路を実現できる効果がある。
【００３９】
実施の形態１２．
図１７は、第７の発明による、この発明の実施の形態１２を示すＦＥＴ構成図である。前記実施の形態１１とは異なり、内部はたとえば図２９に示したような従来ＦＥＴと同様な電極フィンガ構造であり、外辺部に、エアブリッジ１３を利用した折り返し構造を用いて外部電極フィンガ３９−１，３９−２と、外部ゲート電極フィンガ４０−１，４０−２とを設けたものである。外部電極フィンガ３９−１，３９−２の全体の長さが１／４波長より長くなる周波数において、第１、第２ゲートバイアス端子１９、２０にピンチオフ電圧を印加した場合の等価回路を図１８に示す。この場合には、前記の実施の形態１１に係わるＦＥＴでは実現が困難であった、等価容量１５と等価インダクタ４１とからなるハイパス型の逆Ｌ回路が新たに実現できる。
【００４０】
実施の形態１３．
図１９は、第８の発明による、この発明の実施の形態１３を示す半導体回路構成図である。ここでは、この発明による複数の電解効果トランジスタとして、発明の形態１に関わる２つのＦＥＴＱ１，Ｑ２を、概略所要周波数において１／４波長となる長さの第１線路４２を介して接続している。この構成では、第１線路４２の効果によって、サセプタンスあるいはリアクタンスが装荷される状態における反射を打ち消すことができ、反射特性の良好な半導体回路が実現できる。ここで重要な点は、この発明によるＦＥＴでは、いわゆるＯＮ状態では反射が抵抗成分によるものだけで、きわめて小さい点である。したがって、２つの位相状態が実現される中で、そのうちの一つの状態に対しては反射の悪影響を考慮する必要がない。このため、ここで示した構成によって、２つの位相状態においてともに反射の良好な位相制御回路が実現される。なお、ＦＥＴはこれに限らず、この発明による他のＦＥＴであっても良い。
【００４１】
実施の形態１４．
図２０には、第９の発明による、この発明の実施の形態１４を示す半導体回路構成図である。ここでは、複数の電解効果トランジスタとして、実施の形態１に関わるＦＥＴＱ１，Ｑ２を用い、第１線路４２を介してそれぞれを接続し、かつ、その同種のゲート電極フィンガを、互いに電気的に接続して、第１、第２ゲートバイアス端子１９、２０より一括してバイアス印加するようにしたものである。隣接する複数のＦＥＴが一体化される構成となるので、半導体回路の一層の小型化が可能となる。
【００４２】
実施の形態１５．
図２１は、第１０の発明による、この発明の実施の形態１５を示す半導体回路構成図である。ハイブリッド結合器４３の電力が分配される２つの出力端子４４それぞれに、上記実施例記載の構成を有するＦＥＴとして、図９に示した構成の実施の形態５に係わるＦＥＴＱ１，Ｑ２のドレイン電極（Ｄ）を接続し、そのソース電極（Ｓ）をバイアホール４５に接続して接地している。ハイブリッド結合器４３の電力合成特性を利用して入力側への反射を低減できるので、複数の位相状態を実現する場合でも、ＦＥＴ相互間の影響がなく低反射で小形な半導体回路が可能になる。なお、ここではハイブリッド結合器４３として、いわゆるランゲカプラを用いた場合について示しているが、これに限らず、ブランチライン形ハイブリッドやラットレース回路、ブロードサイドカプラなど他のハイブリッド結合器であってもよい。
【００４３】
実施の形態１６．
図２２は、第１１の発明による、この発明の実施の形態１６を示す半導体回路構成図である。従来例で説明した構造の、従来のＦＥＴＱ１〜Ｑ４を用いてなる線路切り換え形半導体移相器の基準伝送路５および遅延伝送路６中に、たとえば図５に示した構成の実施の形態３に係わるＦＥＴを設けた構成を有している。異なる位相状態を実現できる本発明によるＦＥＴを、線路切り換え形移相器中の伝送線路に設けているので、パターン専有面積を増加させることなく、移相器の多ビット化が可能になる。特に、大きな移相量を線路切り換え形半導体移相器で実現し、小さな移相量を本発明によるＦＥＴで実現すれば、互いの長所が生かせて効果的である。
【００４４】
実施の形態１７．
図２３は、第１２の発明による、この発明の実施の形態１７を示す半導体回路構成図である。図１１に示した実施の形態７に係わる２つのＦＥＴＱ１，Ｑ２を用い、互いのドレイン電極（Ｄ）同士を接続している。これまでに示してきた発明による１つのＦＥＴで通過状態とリアクタンスならびにサセプタンス装荷状態とを切り換えることができることを利用して、２つのＦＥＴを組み合わせて図２４に示すような、等価インダクタ４１と等価容量１５とから成るπ形の低域通過形回路を形成してインピーダンス整合がとれるようにし、小型な低域通過形フィルタを実現できる上、印加バイアスの切り換えによって、通過振幅特性や通過位相特性を切り換えることのできる半導体回路を実現できる。
【００４５】
実施の形態１８．
図２５は、第１２の発明による、この発明の実施の形態１８を示す半導体回路構成図である。図１７に示した実施の形態１２に係わる２つのＦＥＴＱ１，Ｑ２を用い、互いのドレイン電極（Ｄ）同士を接続している。この発明による１つのＦＥＴで通過状態とリアクタンスならびにサセプタンス装荷状態とを切り換えることができることを利用して、２つのＦＥＴを組み合わせて図２６に示すような、等価容量１５と等価インダクタ４１とから成るπ形の高域通過形回路を形成してインピーダンス整合がとれるようにし、小型な高域通過形フィルタを実現できる上、印加バイアスの切り換えによって、通過振幅特性や通過位相特性を切り換えることのできる半導体回路を実現できる。
【００４６】
実施の形態１９．
図２７は、第１３の発明による、この発明の実施の形態１９を示す半導体回路構成図である。ここでは、増幅器を一例としてとりあげて、その入力整合回路の一部に前記発明によるＦＥＴを用いた場合を示している。ソース接地の増幅ＦＥＴ４６のゲートに第１、第２の整合線路４７、４８、整合スタブ４９を介して、たとえば実施の形態１に係わる図１に示したＦＥＴＱ１が接続されて、入力整合回路５０が構成されている。ＦＥＴＱ１のすべてのゲートに０［Ｖ］を印加した場合には、このＦＥＴ部分は伝送線路と同様の状態となって入力信号が増幅ＦＥＴに伝送される。一方、この状態で第２ゲートバイアス端子２０のみにピンチオフ電圧を印加すると、このＦＥＴ部分にたとえば容量性スタブが形成される。したがって、温度変化や経年変化などによって増幅ＦＥＴの特性に変化が合った場合でも、あるいは増幅ＦＥＴの特性が製造条件でばらついた場合でも、電気的な手段によって入力整合回路のインピーダンス特性を変化させて、良好な整合条件を維持することが可能となる。このように、この発明によるＦＥＴによって、任意の範囲で装荷リアクタンスあるいは装荷サセプタンスを段階的に切り換えることができることを利用し、整合特性を電気的手段によって調整・制御できる機能を半導体回路に付与できる。上記実施例では、この発明によるＦＥＴを１つ用いた場合について示したが、これに限らず、さらに複数のこの発明によるＦＥＴを用いて、さらに精密あるいは広範囲な補償を行うことができる。また、上記実施例では、増幅器の入力整合回路にこの発明によるＦＥＴを用いた場合について述べたが、これに限らず、出力整合回路であっても良く、増幅器以外のミクサや変調器、発振器、逓倍器などのデバイスであっても良い。さらに、これらデバイスが複合されてなる、モジュールやＢＦＮ回路などの複合化した半導体回路で用いても、有効であることは明らかである。
【００４７】
【発明の効果】
第１の発明によれば、ゲート配線との競合ないし接触が生じないような配線方法によって、一端がドレイン電極あるいはソース電極のうちの一方に橋絡接続されて、他端が前記一端と同様にして橋絡接続あるいは延設された構造で他方の電極に接続された導波路フィンガを有し、かつ、上記導波路フィンガと隣接するドレイン電極フィンガないしソース電極フィンガとの間に、長さ方向で２分割されたゲート電極フィンガを設け、上記分割されたゲート電極フィンガに独立してバイアスを印加する手段を具備しているので、ゲートバイアス端子への印加バイアスを切り換えることによって、ＦＥＴの呈するインピーダンスを３種に変えることができる。従って、３種あるいは４種の異なる通過位相を得ることができて、これを位相制御素子として用いることにより、小形な移相器が実現される。ここで、インピーダンスの決定要素である導波路フィンガをＦＥＴ中に形成していることから、ＦＥＴ外部におけるパターン占有がなく小型であり、これを複数個用いて構成される回路も小型にできる。また、このＦＥＴ構成によって線路要素である導波路フィンガ間の結合が妨げられるため、ＦＥＴを複数個用いた場合の電波の漏洩や結合を少なくできる。さらに、すべての印加バイアスを０［Ｖ］とするＦＥＴのＯＮ状態で、上記線路要素がＦＥＴの導通部（ドレイン・ソース間伝送線路）の一部となり、反射源となるスタブとならないため、この状態で良好な反射特性を実現できる。加えて、導波路フィンガの長さだけでなく、第１、第２隣接ゲート電極フィンガの長さに応じてのサセプタンス装荷が可能であることから、ＦＥＴのサイズ、ドレイン電極フィンガやソース電極フィンガの形状、本数などと独立して、インピーダンスを設定でき、要求性能に見合った回路特性を実現できる利点がある。特に、第２隣接ゲート電極フィンガの長さを非常に短くすることによって、非常に小さなサセプタンスの装荷が可能であることから、移相量の小さい移相器の実現に効果的である。
【００４８】
また、第２の発明によれば、導波路フィンガが長さ方向で２分割されてスタブ形状となっており、かつ、上記分割された導波路フィンガの長さと、それに隣接して設けられている分割されたゲート電極フィンガの長さとを、ほぼ等しくするようにして形成している。この結果、先端開放スタブを実現できることから、比較的大きな容量性サセプタンスの実現が容易になる。
【００４９】
また、第３の発明によれば、前記の第１の発明の場合に比べて、複数の導波路フィンガを有しており、上記それぞれの導波路フィンガに隣接して設けられた分割されたゲート電極フィンガの長さがそれぞれ異なっており、かつ、それらを個別に制御するための第２、第３ゲートバイアス端子を設けている。このように、制御可能な複数の導波路フィンガを有しているので、ＦＥＴサイズを増大させることなく、さらに多数のインピーダンス状態を実現できる。
【００５０】
また、第４の発明によれば、前記第１〜３のいずれかの発明に係わるＦＥＴを、ドレイン電極あるいはソース電極が互いに電気的に接続されるようにして直列接続して、狭いエリアに制御可能な電極フィンガを一層多数設けることができる構成であるので、一段と多数のインピーダンス状態を実現される。また、周期的なインピーダンス不連続を実現できるので、形状に応じた周波数応答特性の実現が可能となる。
【００５１】
また、第５の発明によれば、ドレイン電極及びソース電極のうち一方から延設されて、ゲート配線との競合ないし接触が生じないようエアブリッジを介す等の手段によって他方に橋絡接続された３つの導波路フィンガを有し、かつ、上記導波路フィンガ間に、ゲート電極フィンガを設けて、さらに、中央の導波路フィンガの幅に比べて他の導波路フィンガの幅を広くして構成している。この構成では、ドレイン・ソース間の導体部分が広いため、この間が低抵抗になる。従って、通過損失の小さいＦＥＴが実現される。
【００５２】
また、第６の発明によれば、途中で２分割されてスタブ状となった導波路フィンガを、他の導波路フィンガより幅広で形成しているため、幅の広いストリップ導体でスタブを構成でき、比較的大きな容量性サセプタンスの実現が可能となる。
【００５３】
また、第７の発明によれば、最外部に配置されたドレイン電極フィンガあるいはソース電極フィンガに並列になるようにして、上記フィンガと同種の外部電極フィンガを設け、かつ、上記複数のドレイン電極フィンガあるいはソース電極フィンガ間に、外部ゲート電極フィンガを設けて、外部ゲート電極フィンガに印加するバイアスを制御することによって、伝送路に容量性、誘導性のサセプタンスを装荷することができ、ＦＥＴの他の部分と競合して、伝送路中に伝送特性が切り換え可能な逆Ｌ形のフィルタ回路を形成できる。
【００５４】
また、第８の発明によれば、前記第１〜第７のいずれかの発明による複数の電解効果トランジスタが、概略所要周波数において１／４波長となる長さの線路を介して接続されているので、サセプタンスあるいはリアクタンスが装荷される状態における反射を打ち消すことができ、反射特性の良好な半導体回路が実現できる。
【００５５】
また、第９の発明によれば、前記第１〜第７のいずれかの発明による複数のＦＥＴのゲート電極フィンガが、互いに接続された形状を有するので、隣接する複数のＦＥＴが一体化される構成となり、半導体回路の一層の小型化が可能となる。
【００５６】
また、第１０の発明によれば、ハイブリッド結合器の電力が分配される２つの出力端子それぞれに、前記第１〜第７のいずれかの発明によるＦＥＴのドレイン電極あるいはソース電極を接続しているので、ハイブリッド結合器の電力合成特性を利用して入力側への反射を低減できる結果、複数の位相状態を実現する場合でも、ＦＥＴ相互間の影響がなく低反射で小形な半導体回路が可能になる。
【００５７】
また、第１１の発明によれば、線路切り換え形半導体移相器の基準位相側伝送路および遅延位相側伝送路中に、前記第１〜第７のいずれかの発明によるＦＥＴを設けているので、線路切り換え形半導体移相器のもつパターン専有面積をほとんど増加させることなく、移相器の多ビット化が可能になる。
【００５８】
また、第１２の発明によれば、前記第７の発明に係わる２つのＦＥＴを用い、互いのドレイン電極あるいはソース電極フィンガ同士を接続して構成しているので、２つのＦＥＴを組み合わせてπ形の低域通過形回路あるいは高域通過形回路を形成してインピーダンス整合がとれるようにし、小型なフィルタを実現できる上、印加バイアスの切り換えによって、通過振幅特性や通過位相特性を切り換えることのできる半導体回路を実現できる。
【００５９】
また、第１３の発明によれば、前記第１〜第７のいずれかの発明によるＦＥＴを整合回路の一部に用いて、任意の範囲で装荷リアクタンスあるいは装荷サセプタンスを段階的に切り換えることができることを利用し、増幅器やミクサあるいはこれらを組み合わせた複合的なモジュールの整合特性を電気的手段によって調整・制御できる機能を、これらの半導体回路に付与できる。
【図面の簡単な説明】
【図１】  この発明によるＦＥＴの実施の形態１を示す構成図である。
【図２】  実施の形態１によるＦＥＴの動作を示す等価回路図である。
【図３】  この発明によるＦＥＴの実施の形態２を示す構成図である。
【図４】  実施の形態２によるＦＥＴの動作を示す等価回路図である。
【図５】  この発明によるＦＥＴの実施の形態３を示す構成図である。
【図６】  実施の形態３によるＦＥＴの動作を示す等価回路図である。
【図７】  この発明によるＦＥＴの実施の形態４を示す構成図である。
【図８】  実施の形態４によるＦＥＴの動作を示す等価回路図である。
【図９】  この発明によるＦＥＴの実施の形態５を示す構成図である。
【図１０】  この発明によるＦＥＴの実施の形態６を示す構成図である。
【図１１】  この発明によるＦＥＴの実施の形態７を示す構成図である。
【図１２】  この発明によるＦＥＴの実施の形態８を示す構成図である。
【図１３】  この発明によるＦＥＴの実施の形態９を示す構成図である。
【図１４】  この発明によるＦＥＴの実施の形態１０を示す構成図である。
【図１５】  この発明によるＦＥＴの実施の形態１１を示す構成図である。
【図１６】  実施の形態１１によるＦＥＴの動作を示す等価回路図である。
【図１７】  この発明によるＦＥＴの実施の形態１２を示す構成図である。
【図１８】  実施の形態１２によるＦＥＴの動作を示す等価回路図である。
【図１９】  この発明による半導体回路の実施の形態１３を示す構成図である。
【図２０】  この発明による半導体回路の実施の形態１４を示す構成図である。
【図２１】  この発明による半導体回路の実施の形態１５を示す構成図である。
【図２２】  この発明による半導体回路の実施の形態１６を示す構成図である。
【図２３】  この発明による半導体回路の実施の形態１７を示す構成図である。
【図２４】  実施の形態１７による半導体回路の動作を示す等価回路図である。
【図２５】  この発明による半導体回路の実施の形態１８を示す構成図である。
【図２６】  実施の形態１８による半導体回路の動作を示す等価回路図である。
【図２７】  この発明による半導体回路の実施の形態１９を示す構成図である。
【図２８】  従来例に係わる従来の半導体移相器の構成を示す回路図。
【図２９】  従来例における従来のＦＥＴの構成図。
【図３０】  従来例のＦＥＴの動作を示す等価回路図。
【符号の説明】
１  入力線路、２  出力線路、３、４  従来のＳＰＤＴスイッチ、５  基準伝送線路、６  遅延伝送線路、７  共振用インダクタ線路、８  ゲートバイアス端子、９  ドレイン電極フィンガ、１０  ソース電極フィンガ、１１  ゲート電極フィンガ、１２  ゲート接続配線、１３  エアブリッジ、１４  等価抵抗、１５等価容量、１６  第１導波路フィンガ、１７  第１隣接ゲート電極フィンガ、１８  第２隣接ゲート電極フィンガ、１９  第１ゲートバイアス端子、２０  第２ゲートバイアス端子、２１  独立導波路導体、２２  先端開放スタブ、２３  第１分割導波路フィンガ、２４  第２分割導波路フィンガ、２５  第３ゲートバイアス端子、２６  第４ゲートバイアス端子、２７  第２導波路フィンガ、２８第３隣接ゲート電極フィンガ、２９  第４隣接ゲート電極フィンガ、３０  第３導波路フィンガ、３１  第４導波路フィンガ、３２  第５導波路フィンガ、３３  第５隣接ゲート電極フィンガ、３４  第６導波路フィンガ、３５  第７導波路フィンガ、３６  第３分割導波路フィンガ、３７  第４分割導波路フィンガ、３８  最外部ソース電極フィンガ、３９  外部電極フィンガ、４０  外部ゲート電極フィンガ、４１  等価インダクタ、４２  第１線路、４３  ハイブリッド結合器、４４  ハイブリッド結合器の出力端子、４５  バイアホール、４６  増幅ＦＥＴ、４７  第１の整合線路、４８  第２の整合線路、４９  整合スタブ、５０  入力整合回路。
【図１】
0004122600.tif 000002
【図２】
0004122600.tif 000003
【図３】
0004122600.tif 000004
【図４】
0004122600.tif 000005
【図５】
0004122600.tif 000006
【図６】
0004122600.tif 000007
【図７】
0004122600.tif 000008
【図８】
0004122600.tif 000009
【図９】
0004122600.tif 000010
【図１０】
0004122600.tif 000011
【図１１】
0004122600.tif 000012
【図１２】
0004122600.tif 000013
【図１３】
0004122600.tif 000014
【図１４】
0004122600.tif 000015
【図１５】
0004122600.tif 000016
【図１６】
0004122600.tif 000017
【図１７】
0004122600.tif 000018
【図１８】
0004122600.tif 000019
【図１９】
0004122600.tif 000020
【図２０】
0004122600.tif 000021
【図２１】
0004122600.tif 000022
【図２２】
0004122600.tif 000023
【図２３】
0004122600.tif 000024
【図２４】
0004122600.tif 000025
【図２５】
0004122600.tif 000026
【図２６】
0004122600.tif 000027
【図２７】
0004122600.tif 000028
【図２８】
0004122600.tif 000029
【図２９】
0004122600.tif 000030
【図３０】
0004122600.tif 000031