(57)【特許請求の範囲】
【請求項１】
初段回路に続いて複数の基本回路がフローティングノードを介して縦続接続され、互いに位相の異なる２相の同期パルスで駆動されるシフトレジスタ回路において、
前記フローティングノードに接続された放電回路を有し、
前記放電回路は、ＴＦＴを有し、前記ＴＦＴの第一の端子及びゲート端子は前記フローティングノードに接続され、第二の端子はクリアパルスが入力されるように接続され、
前記クリアパルスは、前記同期パルスの２倍の周期で、且つ互いに位相のことなる４相のパルス信号であり、周期的にローレベルを有し、前記フローティングノードがハイレベルのときにハイレベルとなる波形であることを特徴とするシフトレジスタ回路。
【請求項２】
請求項１に記載のシフトレジスタ回路において、
次段の基本回路におけるフローティングノードに第二の端子が接続されるＴＦＴの第一の端子が、固定電源（ドレイン電圧）に接続されていることを特徴とするシフトレジスタ回路。
【請求項３】
請求項１に記載のシフトレジスタ回路において、
初段回路が、スタートパルスが入力される第一の端子と同期パルスが入力されるゲート端子とフローティングノードに接続された第二の端子とを備えたＴＦＴ、又は、スタートパルスが入力される第一の端子及びゲート端子とフローティングノードに接続された第二の端子とを備えたＴＦＴであることを特徴とするシフトレジスタ回路。
【請求項４】
マトリクス状に配置された画素部を互いに位相の異なる２相の同期パルスで駆動されるシフトレジスタ回路を備えた表示装置において、
前記シフトレジスタ回路は、初段回路に続いて複数の基本回路がフローティングノードを介して縦続接続され、前記フローティングノードに接続された放電回路を有し、前記放電回路は、ＴＦＴを有し、前記ＴＦＴの第一の端子及びゲート端子は前記フローティングノードに接続され、第二の端子はクリアパルスが入力されるように接続され、
前記クリアパルスは、前記同期パルスの２倍の周期で、且つ互いに位相の異なる４相のパルス信号であり、周期的にローレベルを有し、前記フローティングノードがハイレベルのときにハイレベルとなる波形であることを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シフトレジスタ回路及びそれを用いた表示装置に係り、特に、液晶ディスプレイなどのTFTアクティブマトリクスディスプレイに関するものであり、また、そのディスプレイを駆動するシフトレジスタ回路に関するものでもある。
【０００２】
【従来の技術】
近年、多結晶シリコン（ｐ−Si）を用いたTFT−LCDにおいては、低コスト化、信頼性確保等のために、シフトレジスタ回路を基本回路とする走査線駆動回路と信号線駆動回路とを表示部基板と同一の基板上に、表示部を駆動する薄膜トランジスタと同時に形成することが行われている。このように同一基板上に同時に形成することは、非結晶シリコン（a−Si）TFT−LCDにおいても行われ、低コスト化をはじめとして、様々なメリットをもたらす。
【０００３】
しかし、a−SiTFTにおいては、ゲート端子に、第１の端子及び第２の端子(ソース端子及びドレイン端子)よりも高い（低い）電圧を印加し続けた場合、TFTのしきい値が高い（低い）方ヘシフトしていく、しきい値シフトという特有の問題があり、これを回避することが必要である。また、a−SiTFTのみならず、有機TFTにおいても同様の問題があることが分かっている。
【０００４】
【特許文献１】
特開２００２−２５８８１９号公報
a−SiTFTを用いたシフトレジスタ回路については、例えば、特許文献１に記載されているが、この回路は、一般的にいわれるレシオ回路であり、動作時に貫通電流が流れるため、低消費電力化の面で十分でない。
【０００５】
【特許文献２】
特開２００２−２１５１１８号公報
また、ｐ−SiTFTを用いたものであるが、貫通電流のないダイナミックレシオレスシフトレジスタ回路の例として、本出願人が先に出願した特許文献２が挙げられる。しかしながら、この回路はｐ−SiTFTを念頭においているために、先に述べた、a−SiTFTや有機TFT等が有する、しきい値シフトに対する対策が不十分である。
【０００６】
ここで、特許文献２に記載されたダイナミックレシオレスシフトレジスタ回路を図１６に示し、その回路のタイミングチャートを図１７に示して、その動作を説明する。
【０００７】
時間ｔ0とt1との間で、φＩＮがＬからＨに変化すると、φＩＮによりゲートされるNMT3がONになり、そのON出力はＶＳＳであるから、このＶＳＳによりゲートされるNMT2はOFF状態となるために、Ｎ１がフローティング状態となる。また、φＩＮを入力するダイオード接続NMT1が導通し、Ｎ１の電圧ＶＮ１はNMT1のしきい値電圧Ｖｔｈ分降下して、ＶＮ１＝Ｖφ−Ｖｔｈになる（ただし、ＶφはφＩＮないしは同期パルスφ１、φ２の電圧）。
【０００８】
Ｎ１に接続されているNMT7のしきい値電圧ＶｔｈがＶＮ１＞Ｖｔｈとなるように設定されていると、NMT7もONとなり、NMT6がOFFとなるために、Ｎ３がフローティング状態になる。この時点で、同期パルスφ１、φ２に接続されたNMT4とNMT8のゲートのみがフローティング状態になる。
【０００９】
時間ｔ2で、φ２がＬからＨに変化すると、φＩＮがＨであるためNMT4がON状態なので、Ｎ２の電圧ＶＮ２＝Ｖφとなる。この時、Ｎ１の電圧ＶＮ１＝（Ｖφ−Ｖｔｈ）＋Ｖφ（ＣＢ／（ＣＢ＋Ｃｓ））までブートストラップ容量CB1の作用により上昇する。ただし、ＣＢはCB1の容量であり、Ｃｓは浮遊容量である。また、NMT4がONとなることで、ダイオード接続されたNMT5が導通し、ＶＮ３＝Ｖφ−Ｖｔｈになる。これにより、Ｎ３をゲートとするNMT11がONとなり、Ｎ11の電圧がＨからＬに変化し、このＮ11をゲートとするNMT15がOFFとなり、Ｎ６がフローティング状態になる。
【００１０】
時間ｔ3で、φ１がＬからＨに、φ２がＨからＬに変化する。このとき、VN２がＨからＬに変化するためには、φ２がＨからＬに変化する時は、NMT4のゲート電位N1はＨレベルである必要がある。N1は後述の理由でｔ3より少し遅れてＬとなるため、N1がＨの間にφ２がＨからＬに変化し、VN2をＨからＬに変化させる。このとき、VN3はダイオード接続NMT5の作用によりＨが維持される。φ１がＬからＨに変化することにより、ON状態にあるNMT8を通じて、Ｎ４の電圧はＶＮ４＝Ｖφになる。また、ＶＮ４により導通するダイオード接続NMT9の出力を受けてNMT16がONとなり、Ｎ14がＨからＬに変化し、この変化を受けてNMT20がOFFとなり、Ｎ９がフローティング状態になる。
【００１１】
同時に、ダイオード接続されたNMT10によりＶＮ５＝Ｖφ−Ｖｔｈになる。これにより、Ｎ５をゲートとするNMT2がON状態になりＮ１とＶＳＳが接続し、NMT4はそのゲートがＶＳＳに接続された強制OFF状態になる。ただし、NMT10はダイオード接続のため、遅延効果を生じ、ＶＮ５の電位は瞬時には上昇せず、少し遅れてＶφ−Ｖｔｈに達する。このため，先に述べたように、NMT4のゲート電位は、時間ｔ3よりも少し遅れてＬとなる。NMT10はダイオード接続されているので、以降ＶＮ４＝ＬとなってもＶＮ５がＨの状態を維持する。すなわち、再度φＩＮがＨになるまで、NMT4のゲートがＶＳＳに接続された状態である強制OFF状態が維持される。
【００１２】
時間ｔ4で、φ２がＬからＨに、φ１がＨからＬに変化する。φ１がＨからＬにより、ＶＮ４はＨからＬになるが、ＶＮ６はＨが維持される。φ２がＬからＨに変化することにより、ON状態にあるNMT12を通じて、Ｎ７の電圧ＶＮ７＝Ｖφになる。ダイオード接続されたNMT13により、ＶＮ９＝Ｖφ−Ｖｔｈになる。これにより、Ｎ９をゲートとするNMT21がON状態になり、Ｎ17がＨからＬに変化し、NMT25がOFF状態になり、Ｎ12がフローティング状態になる。
【００１３】
同時に、ダイオード接続されたNMT14によりＶＮ８＝Ｖφ−Ｖｔｈになる。これにより、Ｎ８をゲートとするNMT6がON状態になりＮ３とＶＳＳが接続し、NMT8はそのゲートがＶＳＳに接続された強制OFF状態になる。NMT14はダイオード接続されているので、以降ＶＮ７＝ＬとなってもＶＮ８がＨの状態を維持する。すなわち、再度φＩＮがＨになるまで、NMT8のゲートがＶＳＳに接続された強制OFF状態が維持される。以降、上記の動作が順次繰り返されてシフトレジスタが動作していく。
【００１４】
このように構成されたシフトレジスタは、同期パルスφ１、φ２に接続されるMOSトランジスタのうち動作に不必要なMOSトランジスのゲートが全てＶＳＳに接続された構成となっている。このため、動作に不必要なMOSトランジスタを強制OFF状態とすることができるので、動作の不安定の発生を回避することができる。
【００１５】
【発明が解決しようとする課題】
特許文献２に記載されたシフトレジスタ回路においては、安定動作を実現するために、選択されないノードをローレベルに保つ回路を備えている。例えば、ノードＮ3をローレベルに保つために、NMT6のゲートを後段の出力ＶＮ8を用いて、NMT6のゲートをできるだけ長い期間ON状態に保つことで、フローティングノードであるノードＮ3をＶＳＳに接続した状態に保ち、安定化を図るものである。
【００１６】
しかしながら、このようにNMT6のゲートにハイレベルを印加し続ける動作は、a−SiTFTや有機TFTにおいては、ＤＣストレスを与えることに他ならず、NMT6等のTFTにおいて、しきい値シフトを引き起こしてしまう。
【００１７】
本発明は、TFTの動作デューティを低減し、ＤＣストレスを極力かけないようにしながら、フローティングノードの安定化を図ることが可能なダイナミックレシオレスシフトレジスタ回路及びそれを用いた表示装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記課題を解決するため、請求項１，２に係る発明の具体的な構成は、図１３に示すが、まず、さらに具体的な構成である図１を用いて説明する。
【００１９】
表示部の基板面にシフトレジスタ回路(20)を備え、
前記シフトレジスタ回路は初段回路(21)と複数の基本回路(22)とを接続して構成され、前記シフトレジスタ回路にはスタートパルス(φIN)、第1の基本パルス(φ1)、第1の基本パルスと逆相の第2の基本パルス(φ2)及び第1ないし第4の補助パルス（φ2CA,φ1CA,φ2CB,φ1CB）が入力され、前記各基本回路から順次パルスが出力され、
前記基本回路は、第1のTFT(NMT4)の第1の端子が第1の入力部となり、前記第1のTFTのゲート端子は、第1の容量(CB1)の第1の端子、第3のTFT(NMT2)の第1の端子、放電回路(23)となる第5のTFT(NMTC1)の第2の端子及びゲート端子に接続され、第2の入力部及び第3の出力部(24)となり、
前記第1のTFTの第2の端子は、第2のTFT(NMT5)の第1の端子及びゲート端子、第1の容量の第2の端子に接続され、第1の出力部となり
前記第2のTFTの第2の端子が第2の出力部となり、
前記第3のTFTのゲート端子及び第4のTFT(NMT3)の第2の端子は、接続されて第4の入力部となり、
前記第4のTFTのゲート端子が第3の入力部となり、
前記第3のTFTの第2の端子及び前記第4のTFTの第1の端子は、第1、第2の基本パルスの電圧のうちTFTのソース電圧となる電圧に等しいか、又は少なくとも前記第1のTFTのしきい値電圧以上に、第1、第2の基本パルスの電圧となる電圧と異なることのない固定電源又は接地電位に接続され、
前記第5のTFTの第1の端子が第5の入力部となり、
前記初段回路におけるTFT(NMT1)の第1の端子にはスタートパルスが入力され、そのゲート端子には第1の基本パルスが入力され、前記TFTの第2の端子が出力部となる。
各段の基本回路において、
前記第1の入力部には、第1の基本パルス又は第2の基本パルスが、各段毎に順次交互に入力され、
第2の入力部は前段の基本回路の第2の出力部に、
第3の入力部は前段の基本回路の第3の出力部に、
第4の入力部は次段の基本回路の第1の出力部に各々接続され、
第5の入力部には、前記第1ないし第4のいづれかの補助パルスが各段毎に順次入力され、
1段目の基本回路においては、第2の入力部が前記初段回路の出力部に接続され、第3の入力部にはスタートパルスが入力され、
前記補助パルスのハイ期間は、前記基本パルスの周期より長く、かつ前記補助パルスの周期は、前記基本パルスの周期の2倍であり、かつ、前記各補助パルスの位相は、各々前記基本パルスの半周期づつ異なる信号（図２）であることを特徴とする。
【００２０】
次に、図１３は請求項１，２に記載の発明の具体的な構成であって、この構成は、表示部の基板面にシフトレジスタ回路(20)を備え、
前記シフトレジスタ回路は、放電回路(23)を備え、
前記放電回路は、第1の端子及びゲート端子が接続されたTFTが前記シフトレジスタ回路のフローティングノード(Ｎ1,24)に接続され、
前記TFTの第2の端子が周期的にグランドレベルが現れる信号であるクリアパルス（φ2CA,φ1CA,φ2CB,φ1CB）に接続されていることを特徴とする。
【００２２】
請求項２に記載の発明の具体的な構成を図９に示し、この構成は、請求項１の発明における基本回路の第２のＴＦＴの接続関係を変更したものであって、
第２のＴＦＴのゲート端子は、第１のＴＦＴの第２の端子及び第１の容量の第２の端子に接続され、
前記第２のＴＦＴの第１の端子は、第１、第２の基本パルスの電圧のうちＴＦＴのドレイン電圧となる電圧に等しい固定電源に接続されている。
【００２３】
請求項３に係る発明の具体的な構成は、請求項１の発明における初段回路を図１５の構成としたものであって
前記初段回路におけるＴＦＴ(ＮＭＴ１)の第１の端子及びゲート端子がスタートパルスに接続され、前記ＴＦＴの第２の端子が初段回路の出力部となる。
【００２４】
請求項４に係る発明の具体的な構成は、図４に示す走査線駆動シフトレジスタ３として請求項１の発明を適用したものである。
【００２５】
【発明の実施の形態】
以下、図面を参照して本発明に係る表示装置を詳しく説明する。図４は本発明に係る液晶表示装置の全体構成を示す概略図である。この表示装置は、表示部1と信号データ書き込み回路2と走査線駆動シフトレジスタ3からなる。ガラス基板上に形成した表示部1には、画素部4がマトリクス状に配置されている。画素部4は走査線5と信号線6の交差部に、薄膜トランジスタ（TFT）7が存在する構造となっている。TFT7のゲート端子には走査線5が、第1の端子にはデータ線6が、第2の端子は画素電極8が各々接続されている。なお、TFTの第１の端子と第２の端子を区別して説明するが、両端子に機能上の差はない。画素電極8と対向電極10の間には液晶層9が挟まれている。対向電極10は図示しない対向電極駆動回路によって、所定の電位に保持されている。
【００２６】
この回路では、信号データ書き込み回路2は単結晶シリコン等を用いた個別の集積回路であり、ガラス基板上に設けられた端子部に直接、又は、フレキシブル基板等を介して接続される。一方、走査線駆動シフトレジスタ3は、TFT7と同様の構造を持つ多数のMOSトランジスタを用いて構成され、表示部1と同時にガラス基板上に形成される。この場合、TFT7及び走査線駆動シフトレジスタ3を構成するMOSトランジスタの半導体層は非結晶シリコン（a−Si）であるが、これらのトランジスタは、a−SiTFT及び有機TFT等と同様の課題を抱えるものについては、本発明は同様に適用可能である。
【００２７】
図１は、前記走査線駆動シフトレジスタ3の一実施例を示す回路図であって、図２は、そのタイミングチャートを示し、スタートパルスφIN、同期パルスφ1、φ2及び補助パルスφ1CA、φ1CB、φ2CA、φ2CBの各人カパルスに対して、ノードN１ないしN17における各出力VN１ないしVN17を示している。
【００２８】
図１に示すように、まず、MOSトランジスタNMT1は、その第1の端子は入カパルスφINに、ゲート端子はφ1に各々接続されて、入力部を形成している。MOSトランジスタNMT1の第2の端子は、MOSトランジスタNMT4のゲート端子及びMOSトランジスタNMT2の第1の端子に接続され、かつ、容量CB1の第1の端子に接続される。また、この端子は、NMTC1の第2の端子及びゲートにも接続される。容量CB1の第2の端子は、MOSトランジスタNMT4の第2の端子、MOSトランジスタNMT5の第1の端子及びゲート端子に接続されているとともに、第1の出力端子を形成している。
【００２９】
MOSトランジスタNMT2の第1の端子は、MOSトランジスタNMT7のゲート端子に接続され、MOSトランジスタNMT2のゲート端子及びMOSトランジスタNMT3の第2の端子は、MOSトランジスタNMT9のゲート端子及び第1の端子と、NMT8の第2の端子と、容量CB2の第2の端子に接続され、容量CB2の第2の端子は、第2の出力端子VN5を形成している。
【００３０】
MOSトランジスタNMT2の第2の端子及びMOSトランジスタNMT3の第1の端子は、固定電源ＶＳＳ又は接地電位（ＧＮＤ）に接続され、この電圧は、同期パルスφ1、φ2の高低いずれかの電圧であって、MOSトランジスタNMT23のソース電圧となる電圧（n型なら最低電圧、ｐ型なら最高電圧）に等しいか、又は、少なくともMOSトランジスタNMT4のしきい値電圧以上にはならない。
【００３１】
MOSトランジスタNMT4の第1の端子は、同期パルスφ2の入力端子に接続され、MOSトランジスタNMT5の第2の端子は、MOSトランジスタNMT8のゲート端子、MOSトランジスタNMT6の第1の端子及びMOSトランジスタNMTC2の第２の端子及びゲート端子に接続されるとともに、容量CB2の第１の端子に接続されている。
【００３２】
MOSトランジスタNMT6の第1の端子は、MOSトラジスタNMT11のゲート端子に接続され、MOSトランジスタNMT11の第１の端子は、固定電源ＶＳＳ又は接地電位（ＧＮＤ）に接続されている。MOSトランジスタNMT8の第1の端子は、同期パルスφ1の入力端子に接続される。
【００３３】
そして、MOSトランジスタNMT6のゲート端子及びMOSトランジスタNMT7の第2の端子は、容量CB3の第2の端子、TFT12の第2の端子、TFT13の第1の端子及びTFT13のゲート端子に接続され、容量CB3の端子は、第3の出力端子を形成している。以下同様にして、これらの接続が繰り返される。
【００３４】
また、MOSトランジスタNMTC1ないしNMTC6の第1の端子は、各々、補助パルスφ2CA、φ1CA、φ2CB、φ1CBに接続されており、以下周期的にこの接続が繰り返される。
【００３５】
このように構成されたシフトレジスタの動作を図２のタイミングチャートを用いて以下説明をする。以下の説明において、各MOSトランジスタはｎ型であることを前提に説明するが、ｐ型を用いても、本発明と同様の手段を講じれば、回路設計は容易である。また、VthはMOSトランジスタのしきい値電圧を、Ｖφは同期パルスφ1及びφ2の最高電圧（ｐ型で構成した場合は最低電圧）を各々示す。
【００３６】
時間t0とt1との間で、φINがＨレベルであるので、φINが入力されるNMT3がONになり、NMT3の出力ノードN5がＶＳＳ（＝ＧＮＤ）に接続され、ノードN5の電圧VN5＝ＶＳＳとなるため、ノードN5がゲートに接続されているNMT2がOFF状態となって、ノードN1がフローティング状態となる。
【００３７】
なお、ノードN1にはダイオード接続のMOSトランジスタNMTC1が接続され、NMTC1には信号φ2CAが供給されているが、このφ2CAは、この時Ｈレベルであるので、このMOSトランジスタNMTC1の存在は、N1のフローティング状態を維持するうえでほぼ無視できる。
【００３８】
次の時間t１で、φ1がＬからＨに変化すると、φINはこのときＨであり、NMT1がON状態であるから、N1の電圧VN1＝Vφ−Vthとなる。このVN1を入力するNMT7が、Vφ−Vth＞Vthとなるように設定されていると、NMT7もON状態になり、N8とＶＳＳ（＝ＶＳＳ）が接続し、VN8＝ＶＳＳとなり、N8をゲートとするNMT6がOFF状態となり、N3がフローティング状態になる。
【００３９】
このとき、ノードN3にはダイオード接続のMOSトランジスタNMTC2が接続され、NMTC2には信号φ1CAが供給されているが、このφ1CAは、この時Ｈレベルであるので、このMOSトランジスタNMTC2の存在は、N3のフローティング状態を維持するうえでほぼ無視できる。
【００４０】
時間t2で、φ2がＬからＨに変化すると、NMT4のゲート入力がＨであるから、NMT4はON状態で、NMT4の出力ノードN2の電位が上昇し、ブートストラップ容量CB1によりVN2＝Vφとなる。この時、N1は昇圧により、電圧がVN1＝（Vφ−Vth）＋Vφ（CB／（CB＋Cs））（ただし、CBはブートストラップ容量、Csは浮遊容量）まで上昇するが、φINは、Ｈであるから、NMT2のゲートがＶＳＳ（＝ＧＮＤ）になっているので、NMT2は強制OFFを維持する。
【００４１】
ここで、補助信号φ2CAのＨレベルの電圧について述べる。例えば、寿命や消費電力を重視する場合は、Ｖφに設定すればよい。このときは、ブートストラップ容量CB1にたまった電荷は、MOSトランジスタNMTC1を介して、φ2CAの信号ラインにも逃げるため、このときのVN1の電圧は前記電圧VN1より低下する。しかし、VN1の電圧は、しきい値による電圧降下をカバーできる程度であればよいので、φ2CAのＨレベルの電圧をＶφに設定しても特に問題にはならない。また、NMTC1のチャネル幅Wを、他のものに比べて、たとえば１/１０程度に小さく設計してもよい。これにより、NMTC1のオン抵抗が大きくなり、φ２CAの電源ラインに逃げる電荷量を減らすことができる。
【００４２】
また、ブートストラップ効果を重視する場合は、φ2CAのＨレベルの電圧をＶφの2倍程度に設定しておけばよい。VN1の電圧はブートストラップ容量によって昇圧されても、Ｖφの2倍を超えることはないからである。残りの補助パルスφ1CA、φ1CB、φ2CBにおいても同じことが言える。
【００４３】
そして、ダイオード接続されたNMT5により、VN3＝Ｖφ−Vthになる。これにより、N3をゲートとするNMT11がON状態になり、N１１がＶＳＳと接続される。すると、NMT15がOFF状態になり、N6がフローティング状態になる。先ほどまでと同様に、ノードN6にはダイオード接続のMOSトランジスタNMTC3が接続され、NMTC3には信号φ2CBが供給されているが、このφ2CBは、この時Ｈレベルであるので、このMOSトランジスタNMTC3の存在は、N6のフローティング状態を維持するうえでほぼ無視できる。
【００４４】
時間t3で、φ1がＬからＨ、φ2がＨからＬに変化する。またこれに少し先立って、φ２はＨからＬとなっている。φ2がＨからＬにより、VN2はＨからＬになるが、VN3はダイオード接続されたNMT5を介しているためにＨが維持される。φ1がＬからＨに変化することにより、ON状態にあるNMT8を通じて、N5の電圧VN５＝Vφとなるとともに、N6もＨとなる。これにより、N6をゲートとするNMT16がON状態になり、N14はＶＳＳに接続されるとともに、NMT20がOFF状態になり、N9がフローティング状態になる。
【００４５】
また、ノードN9にはダイオード接続のMOSトランジスタNMTC4が接続され、このNMTC4には信号φ1CBが供給されているが、このφ1CBは、この時Ｈレベルであるので、このMOSトランジスタNMTC4の存在は、N9のフローティング状態を維持するうえでほぼ無視できる。
【００４６】
VN5＝Vφであるので、N5をゲートとするNMT2がON状態になりN１とＶＳＳが接続し、NMT4のゲートはＶＳＳに接続され、OFF状態になる。ただし、これに先立ってVφ２はＬとなっているので、NMT4がOFFになるのは、VN2がＬとなった後である。また、この時間t3では、φ2CAはＨからＬレベルに変化するので、N１は、ダイオード接続のMOSトランジスタNMTC1を介しでＬレベルに接続される。この後は、定期的にφ2CAがＬレベルとなるので、その都度N１の電荷は、NMTC1を通じて、抜けるため、N１をＬレベルに安定に保つことができる。
【００４７】
時間t4で、φ2がＬからＨに変化する。またこれに少し先立って、φ1はＨからＬとなっている。φ1がＨからＬにより、VN5はＨからＬになるが、VN6はダイオード接続されたNMT9を介しているから、Ｈが維持される。VN5がＬとなることによってNMT2のゲートがＬとなり、N1はフローティング状態になるが、前述したように、NMTC1の働きで、定期的に電荷が逃がされるため、N１をゲートとするNMT4のOFF状態は、安定に保たれる。また、φ2がＬからＨに変化することにより、ON状態にあるNMT12を通じて、N8の電圧はVN8＝Vφになる。
【００４８】
ダイオード接続されたNMT13により、VN9＝Vφ−Vthになる。これにより、N9をゲートとするNMT21がON状態になり、N17がVＳSに接続され、NMT25がOFF状態になり、N12がフローティング状態になる。この時、ノードN12にはダイオード接続のMOSトランジスタNMTC5が接続され、このNMTC5には信号φ2ＣＡが供給されているが、このφ2ＣＡは、この時Ｈレベルであるので、このMOSトランジスタNMTC5の存在は、N12のフローティング状態を維持するうえでほぼ無視できる。
【００４９】
VN8＝Vφになることにより、N8をゲートとするNMT6がON状態になり、N3とＶＳＳが接続し、N3がゲートに接続されているNMT8は強制OFF状態になる。
【００５０】
また、この時間t4では、φ1CAがＨからＬとなるため、N3は、ダイオード接続のMOSトランジスタNMTC2を介しでＬレベルに接続される。この後は、定期的にφ1CAがＬレベルとなるので、その都度N3の電荷は、NMTC2を通じて、抜けるため、N3をＬレベルに安定に保つことができる。
【００５１】
以降、上記の動作が順次繰り返されてシフトレジスタが動作していく。
このように構成されたシフトレジスタは、同期パルスφ1、φ2に接続されるMOSトランジスタのゲートの電荷を定期的に逃がす機構が備わっているため、不安定な動作の発生を回避することができる。
【００５２】
また、図２からも分かるように、この回路ではＤＣストレスがかかる時間は、最長のものでも同期パルスの一周期分で済む。MOSトランジスタのゲートにＤＣストレスがかかっている時間を比較すると、従来は、少なくとも1フレーム期間に、数ｍ秒程度はあったのに対し、本発明に係る表示装置では、数十〜百数十μｓ程度である。これにより、しきい値シフトを防止し、寿命を数百倍程度延ばすことが可能である。
【００５３】
また、補助パルスの波形は、図２に示したものに限定されることはなく、要は、ノードN1、N3、Ｎ6、Ｎ9、・・・の電位を必要なときに上昇させる場合に、それらのノードに対応する補助パルスの波形としては、その電位上昇を妨げないようなＨレベルであればよいので、例えば、図３に示したような波形としてもよい。図３において、VN1がＨレベルのときに、φ2CAもＨレベルとしている。以下、VN3ではφ1CA、VN6ではφ2CB、VN9ではφ1CBが、それぞれＨレベルとなっている。
【００５４】
図５は、図1の回路を改良した他の実施例の回路図であって、フローティングノードの安定性をさらに増すために、ブートストラップ容量CBの反対側のN2にも放電手段としてNMTD1（NMTD2，NMTD3・・・）を設ける構成である。NMTD1の第１の端子とゲート端子はN2に接続され、第２の端子はNMTC1と同じく、φ２CAに接続される。動作波形は図３に示したものと同一である。このような構成とすることにより、CBに電荷がたまるのを防止すると共に，ゲート線出力OUT1を、NMTD1を介してＬレベルに接続することができるため、動作の安定性をより上げることができる．また，Ｈレベルにあるゲート線の出力をNMTD1らのTFTを用いてＬレベルに下げることも可能なため，NMTD1のチャネル幅W次第では，φ1の立上りとφ2の立下り（φ２の立上りとφ１の立下がり）の間隔をなくすこともできる。その場合のタイミングチャートは、例えば、図６に示すようなものとなる。
【００５５】
図７は、図1の回路をさらに改良した他の実施例の回路図を、図８は、そのタイミングチャートを示している。同図は、入力部の以降の各出力を形成する回路を基本回路として見た場合、第2段目以降の基本回路に、NMT10、又は、これに対応する他のMOSトランジスタ（NMT14、NMT19、NMT24、NMT29、・・・）が接続されている。MOSトランジスタNMT10（又は、他の基本回路において、これに対応する他のMOSトランジスタ）は、第1の端子がMOSトランジスタNMT6（又は、他の基本回路において、これに対応する他のMOSトランジスタ）の第1の端子に接続され、ゲート端子は、スタートパルスφINに、第2の端子は、固定電源ＶＳＳ又は接地電位（ＧＮＤ）に接続されている。以上のように構成されたダイナミックレシオレスシフトレジスタは、φINが入力される度に、各ノードの状況を揃えるリセットの効果を奏するようになる。
【００５６】
また、図９は、本発明の他の実施例を示す回路図である。図９において、MOSトランジスタNMT1は、その第1の端子は入カパルスφINに、ゲート端子はφ1に各々接続されて、入力部を形成している。MOSトランジスタNMT1の第2の端子は、MOSトランジスタNMT4のゲート端子及びMOSトランジスタNMT2の第1の端子に接続され、かつ容量CB1の第1の端子に接続される。また、この端子は、NMTC1の第2の端子及びゲートにも接続される。容量CB1の第2の端子はMOSトランジスタNMT4の第2の端子及びMOSトランジスタNMT5のゲート端子に接続されているとともに、第1の出力端子を形成している。
【００５７】
MOSトランジスタNMT2の第1の端子は、MOSトランジスタNMT7のゲート端子に接続され、MOSトランジスタNMT2のゲート端子及びMOSトランジスタNMT3の第2の端子は、MOSトランジスタNMT9のゲート端子、NMT8の第2の端子及び容量CB2の第2の端子に接続されているとともに、第2の出力端子を形成している。
【００５８】
MOSトランジスタNMT2の第2の端子は、固定電源ＶＳＳ又は接地電位（ＧＮＤ）に接続され、MOSトランジスタNMT3の第1の端子も、固定電源ＶＳＳ又は接地電位（ＧＮＤ）に接続されている。
【００５９】
MOSトランジスタNMT4の第1の端子は同期パルスφ2の入力端子に接続され、MOSトランジスタNMT5の第2の端子は、MOSトランジスタNMT8のゲート端子、MOSトランジスタNMT6の第1の端子、MOSトランジスタNMTC2の第2の端子及びMOSトランジスタNMTC2ゲート端子に接続されているとともに、容量CB2の第1の端子に接続されている。
【００６０】
MOSトランジスタNMT5の第１の端子は、Ｖφと同電位である固定電位VDDに接続されている。MOSトランジスタNMT6の第１の端子はMOSトラジスタNMT11のゲート端子に接続され、MOSトランジスタNMT11の第2の端子は、固定電源ＶＳＳ又は接地電位（ＧＮＤ）に接続されている。MOSトランジスタNMT8の第1の端子は同期パルスφ1の入力端子に接続される。
【００６１】
そして、MOSトランジスタNMT6のゲート端子及びMOSトランジスタNMT7の第2の端子には、前述した回路と同様の構成をとる次段の回路のCB1に対応する他の容量の第2の端子、NMT4に対応する他のTFTの第2の端子、及び、NMT5に対応する他のTFTのゲート端子に接続されているとともに、出力部を形成し、NMT5に対応する他のTFTの第１の端子は、VDDに接続されている。ただし、MOSトランジスタNMTC1ないしNMTC6の第1の端子は、各々、補助パルスφ2CA、φ1CA、φ2CB、φ1CBに接続されており、以下周期的にこの接続が繰り返される。
【００６２】
このように構成することにより、NMT5（及び、これに対応する他のTFT）の伝達能力が、図１に示した回路に比べ上昇し、より短い時間でブートストラップ容量を充電することができ、回路のスピードアップにつながる。なお、図９に示した回路においても、図７と同様にリセットMOSを配置することが可能であることは言うまでもない。
【００６３】
また、図１０は図９に示した回路と同様に、回路のスピードアップを実現するための回路構成であって、MOSトランジスタNMT1は、その第１の端子が入力パルスφINに、そのゲート端子がφ1に各々接続されて、入力部を形成している。
【００６４】
MOSトランジスタNMT1の第２の端子は、MOSトランジスタNMT4のゲート端子及びMOSトランジスタNMT2の第１の端子に接続され、かつ容量CB1の第１の端子に接続される。また、この端子は、ダイオード接続されたNMTC1の第２の端子及びゲートにも接続される。容量CB1の第２の端子はMOSトランジスタNMT4の第２の端子及びMOSトランジスタNMT5のゲート端子に接続されているとともに、第１の出力端子を形成している。
【００６５】
MOSトランジスタNMT2の第１の端子は、MOSトランジスタNMT7のゲート端子に接続され、MOSトランジスタNMT2のゲート端子及びMOSトランジスタNMT3の第2の端子は、MOSトランジスタNMT9のゲート端子と、NMT8の第2の端子と、容量CB2の第２の端子に接続されているとともに、第２の出力端子を形成している。
【００６６】
MOSトランジスタNMT2の第２の端子は、固定電源ＶＳＳ又は接地電位（ＧＮＤ）に接続され、MOSトランジスタNMT3の第１の端子も固定電源ＶＳＳ又は接地電位ＧＮＤに接続されている。
【００６７】
MOSトランジスタNMT4の第１の端子は同期パルスφ2の入力端子に接続され、MOSトランジスタNMT5の第2の端子は、MOSトランジスタNMT8のゲート端子及びMOSトランジスタNMT6の第１の端子に、また、MOSトランジスタNMTC2の第２の端子及びゲート端子に接続されているとともに、CB2の第１の端子に接続されている。
【００６８】
MOSトランジスタNMT5の第１の端子は、同期パルスφ2に接続されている。MOSトランジスタNMT6の第１の端子は、MOSトラジスタNMT11のゲート端子に接続され、MOSトランジスタNMT11の第１の端子は、固定電源ＶＳＳ又は接地電位（ＧＮＤ）に接続されている。
【００６９】
MOSトランジスタNMT8の第１の端子は同期パルスφ1の入力端子に接続される。そして、MOSトランジスタNMT6のゲート端子及びMOSトランジスタNMT7の第２の端子には、前述した回路と同様の構成をとる次段の回路の容量CB2の第２の端子、NMT8の第２の端子、及び、NMT9のゲート端子に接続されているとともに、出力部を形成し、NMT9の第１の端子は同期パルスφ1の入力端子に接続されている。
【００７０】
ただし、MOSトランジスタNMTC1、NMTC2、NMTC3、NMTC4の第１の端子は、各々、補助パルスφ2CA、φ1CA、φ2CB、φ1CBに接続されており、以下周期的にこの接続が繰り返される。
【００７１】
このように構成することにより、図９に示した回路と同様の効果を得ることができ、回路のスピードアップにつながる。なお、図１０に示した回路においても、図７と同様にリセットMOSを配置することが可能であることは言うまでもない。
【００７２】
図１１は、図７におけるNMT7、NMT11、NMT16、・・・を省略したものであって、回路の安定動作の点からみれば、これらのMOSトランジスタはあったほうがよいが、例えば、回路面積の縮小等の目的で省くことも可能である。動作波形は図８と同様である。
【００７３】
さらに、図１２は、図７におけるNMT7、NMT11、NMT16、・・・を省略するとともに、NMT7、NMT11、NMT16、・・・をも省略したもので、このものにおいても図１１と同様のことがいえる。
【００７４】
図１３は本発明の一実施例を示すブロック図であって、シフトレジスタ回路20は、スタートパルスφＩＮの入力端子、２相の同期パルスφ1、φ2の入力端子、基準電位ＶＳＳ入力端子及び各出力OUT1・・・の各出力端子と、フローティングノード21を有する。
【００７５】
ここで、フローティングノードとは、各出力端子に対応し、かつ、各電源線のいずれにも直接接続されていない（スイッチ素子等を介して接続されている）ノードのうち、自出力に関する動作時以外は、安定にローレベルに保つことが特に重要なノードと定義する。
【００７６】
フローティングノード24には、各々放電回路23が接続される。放電回路23は、前記フローティングノード24が接続される入力端子と、クリアパルス（φ1CA、φ2CA、φ1CB、φ2CB）入力端子を有する。
【００７７】
クリアパルスは、対応するフローティングノード24をクリアするのに必要な波形に応じて、その数および波形が設定され、定期的にローレベルが現れるとともに、少なくとも、対応するフローティングノードがハイレベルにあることが望ましい場合は、自身もハイレベルとなるような波形に設定する。
【００７８】
図１４は、図１３の動作波形の一例を示し、出力OUT1に対応するフローティングノード24をノード1（N1）とし、各入力パルスの波形と、OUT1とN1の望ましい波形を図示したものである。
【００７９】
N1に接続される放電回路23は、クリアパルスφ2CAに接続されている。VN1とφ2CAの関係は、N1の電位が上昇し、ハイレベルになろうとしているときは、φ2CAもハイレベルにあり、その動作を妨げない。その後、φ2CAがハイレベルにあるときは、N1の電位に影響を与えることなく、ローレベルにある期間に放電回路22はN1の電荷を放電し、安定にローレベルに保つ働きをする。
【００８０】
なお、これまで述べてきたいずれの実施例においても、その入力部は各回路図に示したものに限定されることはなく、図１５に示すように、MOSトランジスタNMT1の第1の端子及びゲート端子を入カパルスφINの入力端子に接続させた構成としてもよく、同様の効果が得られる。
【発明の効果】
本発明に係るシフトレジスタ回路及び表示装置によれば、ダイナミックレシオレスシフトレジスタ回路において、しきい値シフトの問題がなく、安定動作を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施例のダイナミックレシオレスシフトレジスタ回路図
【図２】図１のタイミングチャート
【図３】本発明における補助パルス(クリアパルス)の他の一例を示すタイミングチャート
【図４】本発明に係る表示装置の一実施例の全体を示す概略図
【図５】本発明の他の実施例を示す回路図
【図６】図５のタイミングチャート
【図７】本発明の他の実施例を示す回路図
【図８】図７のタイミングチャート
【図９】本発明の他の実施例を示す回路図
【図１０】本発明の他の実施例を示す回路図
【図１１】本発明の他の実施例を示す回路図
【図１２】本発明の他の実施例を示す回路図
【図１３】本発明に係るダイナミックレシオレスシフトレジスタ回路
【図１４】図１３のタイミングチャート
【図１５】本発明における初段回路の他の一例を示す回路図
【図１６】ｐ−SiTFTを用いて実現された従来のダイナミックレシオレスシフトレジスタ回路図
【図１７】図１６のタイミングチャート
【符号の説明】
1・・・表示部、2・・・信号データ書き込み回路、3・・・走査線駆動シフトレジスタ回路、4・・・画素部、5・・・走査線、6・・・信号線、7・・・薄膜トランジスタ(TFT)、8・・・画素電極、9・・・液晶層、10・・・対向電極、  20・・・ダイナミックレシオレスシフトレジスタ回路、21・・・初段回路、22・・・基本回路、23・・・放電回路、24・・・フローティングノード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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