(57)【特許請求の範囲】
【請求項１】
複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、
１フィールドの表示期間をＮ個のサブフィールドに分割し、前記サブフィールドの各々において、走査パルスを前記行電極の各々に順次印加して行くと共に前記走査パルス各々の印加タイミングに同期して１行分の画素データ各々の論理レベルに応じた電圧を有する画素データパルス各々を１行分毎に前記列電極の各々に印加することにより前記放電セル各々を選択的に放電せしめて前記放電セル各々を発光セル又は非発光セルのいずれか一方に設定する画素データ書込行程と、前記サブフィールド各々に対応した回数だけ維持パルスを前記行電極に印加することにより前記発光セルのみを前記回数の分だけ放電させる発光維持行程と、を実行し、
Ｎ個の前記サブフィールドにおける先頭部のサブフィールドのみにおいて全ての前記放電セルを放電せしめることにより前記放電セル各々を前記発光セル又は前記非発光セルのいずれか一方の状態に初期化するリセット行程を実行し、
前記画素データ書込行程において、各行電極毎に、その行電極に対応した１行分の前記画素データ各々の論理レベルの全てが所定レベルと一致しているか否かを判別し、１行分の前記画素データ各々の論理レベルの全てが前記所定レベルと一致していると判別された行電極に限り前記走査パルスの印加を停止せしめ、
Ｎ個の前記サブフィールドの内のいずれか１のサブフィールドでの前記画素データ書込行程において前記画素データに応じて選択的に前記放電セルを選択放電せしめることにより前記放電セル各々を前記発光セル又は前記非発光セルのいずれか一方の状態に設定せしめ、前記選択放電を生起したサブフィールドの直後のサブフィールドにおける前記画素データ書込行程において再び前記選択放電を生起せしめることを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、
１フィールドの表示期間をＮ個のサブフィールドに分割し、前記サブフィールドの各々において、走査パルスを前記行電極の各々に順次印加して行くと共に前記走査パルス各々の印加タイミングに同期して１行分の画素データ各々の論理レベルに応じた電圧を有する画素データパルス各々を１行分毎に前記列電極の各々に印加することにより前記放電セル各々を選択的に放電せしめて前記放電セル各々を発光セル又は非発光セルのいずれか一方に設定する画素データ書込行程と、前記サブフィールド各々に対応した回数だけ維持パルスを前記行電極に印加することにより前記発光セルのみを前記回数の分だけ放電させる発光維持行程と、を実行し、
Ｎ個の前記サブフィールドの内のＭ個(２≦Ｍ≦Ｎ)の連続配列されたサブフィールドをサブフィールド群とし、前記サブフィールド群における先頭部の前記サブフィールドのみにおいて全ての前記放電セルを放電せしめることにより前記放電セル各々を前記発光セル又は前記非発光セルのいずれか一方の状態に初期化するリセット行程を実行し、
前記画素データ書込行程において、各行電極毎に、その行電極に対応した１行分の前記画素データ各々の論理レベルの全てが所定レベルと一致しているか否かを判別し、１行分の前記画素データ各々の論理レベルの全てが前記所定レベルと一致していると判別された行電極に限り前記走査パルスの印加を停止せしめ、
前記サブフィールド群内のいずれか１の前記サブフィールドでの前記画素データ書込行程において、前記画素データに応じて選択的に前記放電セルを選択放電せしめることにより前記放電セル各々を前記発光セル又は前記非発光セルのいずれか一方の状態に設定せしめ、前記選択放電を生起したサブフィールドの直後のサブフィールドにおける前記画素データ書込行程において再び前記選択放電を生起せしめることを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項３】
複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、
１フィールドの表示期間をＮ個のサブフィールドに分割し、前記サブフィールドの各々において、走査パルスを前記行電極の各々に順次印加して行くと共に前記走査パルス各々の印加タイミングに同期して１行分の画素データ各々の論理レベルに応じた電圧を有する画素データパルス各々を１行分毎に前記列電極の各々に印加することにより前記放電セル各々を選択的に放電せしめて前記放電セル各々を発光セル又は非発光セルのいずれか一方に設定する画素データ書込行程と、前記サブフィールド各々に対応した回数だけ維持パルスを前記行電極に印加することにより前記発光セルのみを前記回数の分だけ放電させる発光維持行程と、を実行し、
Ｎ個の前記サブフィールドを、各々が連続配列された複数個のサブフィールドからなるサブフィールド群に分け、前記サブフィールド群における先頭部の前記サブフィールドのみにおいて全ての前記放電セルを放電せしめることにより前記放電セル各々を前記発光セル又は前記非発光セルのいずれか一方の状態に初期化するリセット行程を実行し、
前記画素データ書込行程において、各行電極毎に、その行電極に対応した１行分の前記画素データ各々の論理レベルの全てが所定レベルと一致しているか否かを判別し、１行分の前記画素データ各々の論理レベルの全てが前記所定レベルと一致していると判別された行電極に限り前記走査パルスの印加を停止せしめ、
前記サブフィールド群内のいずれか１の前記サブフィールドでの前記画素データ書込行程において、前記画素データに応じて選択的に前記放電セルを選択放電せしめることにより前記放電セル各々を前記発光セル又は前記非発光セルのいずれか一方の状態に設定せしめ、前記選択放電を生起したサブフィールドの直後のサブフィールドにおける前記画素データ書込行程において再び前記選択放電を生起せしめることを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項４】
前記画素データの論理レベルに基づいて全ての前記放電セルが前記非発光セルとなる前記サブフィールドを判別しこの判別したサブフィールドでの前記発光維持行程では前記維持パルスの印加を停止せしめることを特徴とする請求項１〜３のいずれか１に記載のプラズマディスプレイパネルの駆動方法。
【請求項５】
前記サブフィールド群における最後尾のサブフィールドのみにおいて全ての前記放電セルを非発光セルの状態にする放電を生起させる消去行程を設けたことを特徴とする請求項２又は３のいずれか１に記載のプラズマディスプレイパネルの駆動方法。
【請求項６】
前記リセット行程では、前記放電セル各々をリセット放電せしめて全ての前記放電セル内に壁電荷を形成させることにより全ての前記放電セルを前記発光セルの状態に初期化し、前記画素データ書込行程では、前記画素データに応じて選択的に前記放電セルを前記非発光セルの状態に設定せしめる選択消去放電を生起することを特徴とする請求項１〜３のいずれか１に記載のプラズマディスプレイパネルの駆動方法。
【請求項７】
前記リセット行程では、前記放電セル各々をリセット放電せしめて全ての前記放電セル内に壁電荷を形成させ、その直後に消去放電を生起することにより前記放電セル各々内に形成された前記壁電荷を消去して全ての前記放電セルを前記非発光セルの状態に初期化し、前記画素データ書込行程では、前記画素データに応じて選択的に前記放電セルを前記発光セルの状態に設定せしめる選択書込放電を生起することを特徴とする請求項１〜３のいずれか１に記載のプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
【０００２】
本発明は、マトリクス表示方式のプラズマディスプレイパネル（以下、ＰＤＰと称する）の駆動方法に関する。
【従来の技術】
【０００３】
近年、表示装置の大型化に伴い、薄型の表示装置が要求され、各種の薄型表示装置が実用化されている。ＡＣ（交流放電）型のＰＤＰは、かかる薄型表示装置の１つとして着目されている。
【０００４】
ＡＣ型のＰＤＰは、複数の列電極（アドレス電極）と、これら列電極と直交して配列されておりかつ一対にて１走査ラインを形成する複数の行電極対とを備えている。これら各行電極対及び列電極は、放電空間に対して誘電体層で被覆されており、行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【０００５】
この際、ＰＤＰは放電現象を利用している為、上記放電セルは、"発光"及び"非発光"の２つの状態しかもたない。そこで、かかるＰＤＰにより中間調の輝度表示を実現させるべく、サブフィールド法を用いる。サブフィールド法では、１フィールドの表示期間をＮ個のサブフィールドに分割し、各サブフィールド毎に、画素データ(Ｎビット)の各ビット桁の重み付けに対応した期間長を有する発光期間を夫々割り当てて発光駆動を行う。
【０００６】
図１は、かかるサブフィールド法を用いて中間調の輝度表示を行うプラズマディスプレイ装置の概略構成を示す図である。
【０００７】
図１において、駆動装置１００は、入力されたビデオ信号を１画素毎に対応したディジタルの画素データに変換し、この画素データに対応した画素データパルスをＰＤＰ１０の列電極Ｄ1〜Ｄmに印加すると共に、以下に説明するが如き各種の駆動パルスを行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加して発光駆動制御を行う。尚、行電極Ｘ及びＹは一対にてＰＤＰ１０の１行を構成しており、上記列電極Ｄ1〜Ｄm各々に交叉して形成されている。これら列電極及び行電極対は、図示せぬ誘電体を挟んで形成されており、１組の列電極及び行電極対が交差する部分に１つの画素セルが形成される。
【０００８】
図２は、上記駆動装置１００による１フィールド期間での発光駆動フォーマットの一例を示す図である。
【０００９】
図２に示されるように、１フィールドの表示期間は、サブフィールドＳＦ１〜ＳＦ４なる４つのサブフィールドに分割されており、各サブフィールドにおいて、一斉リセット行程Ｒｃ、画素データ書込行程Ｗｃ、発光維持行程Ｉｃ、及び消去行程Ｅを夫々実行する。
【００１０】
図３は、これら各行程を実施すべく、駆動装置１００がＰＤＰ１０の列電極及び行電極対に印加する各種駆動パルスの印加タイミング(１サブフィールド内での)を示す図である。
【００１１】
先ず、一斉リセット行程Ｒｃにおいて、駆動装置１００は、図３に示されるが如き負極性のリセットパルスＲＰx及び正極性のリセットパルスＲＰYを行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に同時に印加する。これらリセットパルスＲＰx及びＲＰYの印加に応じて、ＰＤＰ１０中の全ての放電セルがリセット放電されて、各放電セル内には一様に所定量の壁電荷が形成される。これにより、全ての放電セルは一旦、"発光セル"に初期設定される。
【００１２】
次に、画素データ書込行程Ｗｃにおいて、駆動装置１００は、図３に示されるが如く、各行毎の画素データパルス群ＤＰ1〜ＤＰnを順次列電極Ｄ1〜Ｄmに印加して行く。例えば、サブフィールドＳＦ１の画素データ書込行程Ｗｃでは、ＰＤＰ１０の全放電セル各々に対応した入力画素データ各々から第１ビット目だけを抽出し、この第１ビット目の論理レベルに応じた画素データパルス群ＤＰを、１行分毎に順次列電極Ｄ1〜Ｄmに印加して行く。又、サブフィールドＳＦ２では、ＰＤＰ１０の全放電セル各々に対応した入力画素データ各々から第２ビット目だけを抽出し、この第２ビット目の論理レベルに応じた画素データパルス群ＤＰを、１行分毎に順次列電極Ｄ1〜Ｄmに印加して行くのである。この際、駆動装置１００は、上記画素データの論理レベルが例えば"１"である場合には高電圧の画素データパルスを発生してこれを列電極Ｄに印加する一方、かかる画素データの論理レベルが"０"である場合には低電圧(例えば０ボルト)の画素データパルスを列電極Ｄに印加する。更に、駆動装置１００は、かかる画素データパルス群ＤＰの印加タイミングと同一タイミングにて、図３に示されるが如き負極性の走査パルスＳＰを発生しこれを行電極Ｙ1〜Ｙnへと順次印加して行く。ここで、上記走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷は選択的に消去される。かかる選択消去放電により、上記一斉リセット行程Ｒｃにて"発光セル"の状態に初期化された放電セルは、"非発光セル"に推移する。一方、上記走査パルスＳＰと同時に低電圧の画素データパルスが印加された放電セルには上記選択消去放放電が生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり"発光セル"の状態が維持される。
【００１３】
次に、発光維持行程Ｉｃにおいて、駆動装置１００は、図３に示されるが如き維持パルスＩＰX及びＩＰYを行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して交互に印加する。ここで、各サブフィールド内において維持パルスＩＰX及びＩＰYを印加する回数(期間)は、各サブフィールドの重み付けに対応して設定されている。
【００１４】
例えば、図２に示されるように、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４：８
なる回数(期間)比にて維持パルスＩＰX及びＩＰYを印加し続けるのである。
【００１５】
この際、上記画素データ書込行程Ｗｃの終了後、壁電荷が残留したままとなっている放電セル、すなわち"発光セル"のみが、これら維持パルスＩＰX及びＩＰYが交互に印加される度に放電発光して、上述した如き回数(期間)分だけ発光状態を維持する。
【００１６】
次に、消去行程Ｅにおいて、駆動装置１００は、図３に示されるが如き消去パルスＥＰを行電極Ｘ1〜Ｘnに印加することにより、全放電セルを一斉に消去放電せしめ、各放電セル内に残留している壁電荷を消去する。
【００１７】
図４は、上述したサブフィールド法を利用した駆動により、１フィールド期間内で実施される発光駆動の全パターンを示す図である。
【００１８】
例えば、放電セルを輝度"８"で表示させるべき映像信号(画素データ"１１１０"に対応)が供給された場合には、サブフィールドＳＦ１〜ＳＦ４の内のＳＦ４のみで発光を実施させる。具体的には、サブフィールドＳＦ１〜ＳＦ３各々の画素データ書込行程Ｗｃでは、走査パルスＳＰと同時に高電圧の画素データパルスを印加することにより選択消去放電を生起させて、放電セル内に形成されている壁電荷を消去する。これにより、サブフィールドＳＦ１〜ＳＦ３各々の発光維持行程Ｉｃでは、維持パルスＩＰX及びＩＰYが印加されているものの、維持放電は生起されない。つまり、サブフィールドＳＦ１〜ＳＦ３では非発光状態となる。一方、サブフィールドＳＦ４の画素データ書込行程Ｗｃでは、走査パルスＳＰと同時に低電圧の画素データパルスを印加する。このように画素データパルスが低電圧であると、例え走査パルスＳＰが同時に印加されていても、上記選択消去放電は生起されず、放電セル内に形成されていた壁電荷は残留したままとなる。これにより、サブフィールドＳＦ４の発光維持行程Ｉｃでは、維持パルスＩＰX及びＩＰYが印加される度にその印加回数(期間)分、すなわち"８"回(期間)分だけ発光を伴う維持放電が生起される。従って、サブフィールドＳＦ１〜ＳＦ４なる１フィールドの期間を通じて"８"なる回数(期間)だけ発光が生じ、輝度"８"に対応した表示が為されるのである。
【００１９】
しかしながら、上述した如き駆動方法では、その表示すべき内容に拘わらず、図３に示されるが如き各種駆動パルスを周期的に常時印加していなければならないので、消費電力が高くなるという問題があった。
【発明が解決しようとする課題】
【００２０】
本発明は、上記の問題を解決するためになされたものであり、消費電力を低減させることが出来るプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
請求項１記載によるプラズマディスプレイパネルの駆動方法は、複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、１フィールドの表示期間をＮ個のサブフィールドに分割し、前記サブフィールドの各々において、走査パルスを前記行電極の各々に順次印加して行くと共に前記走査パルス各々の印加タイミングに同期して１行分の画素データ各々の論理レベルに応じた電圧を有する画素データパルス各々を１行分毎に前記列電極の各々に印加することにより前記放電セル各々を選択的に放電せしめて前記放電セル各々を発光セル又は非発光セルのいずれか一方に設定する画素データ書込行程と、前記サブフィールド各々に対応した回数だけ維持パルスを前記行電極に印加することにより前記発光セルのみを前記回数の分だけ放電させる発光維持行程と、を実行し、Ｎ個の前記サブフィールドにおける先頭部のサブフィールドのみにおいて全ての前記放電セルを放電せしめることにより前記放電セル各々を前記発光セル又は前記非発光セルのいずれか一方の状態に初期化するリセット行程を実行し、前記画素データ書込行程において、各行電極毎に、その行電極に対応した１行分の前記画素データ各々の論理レベルの全てが所定レベルと一致しているか否かを判別し、１行分の前記画素データ各々の論理レベルの全てが前記所定レベルと一致していると判別された行電極に限り前記走査パルスの印加を停止せしめ、Ｎ個の前記サブフィールドの内のいずれか１のサブフィールドでの前記画素データ書込行程において前記画素データに応じて選択的に前記放電セルを選択放電せしめることにより前記放電セル各々を前記発光セル又は前記非発光セルのいずれか一方の状態に設定せしめ、前記選択放電を生起したサブフィールドの直後のサブフィールドにおける前記画素データ書込行程において再び前記選択放電を生起せしめる。
又、請求項２記載によるプラズマディスプレイパネルの駆動方法は、複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、１フィールドの表示期間をＮ個のサブフィールドに分割し、前記サブフィールドの各々において、走査パルスを前記行電極の各々に順次印加して行くと共に前記走査パルス各々の印加タイミングに同期して１行分の画素データ各々の論理レベルに応じた電圧を有する画素データパルス各々を１行分毎に前記列電極の各々に印加することにより前記放電セル各々を選択的に放電せしめて前記放電セル各々を発光セル又は非発光セルのいずれか一方に設定する画素データ書込行程と、前記サブフィールド各々に対応した回数だけ維持パルスを前記行電極に印加することにより前記発光セルのみを前記回数の分だけ放電させる発光維持行程と、を実行し、Ｎ個の前記サブフィールドの内のＭ個(２≦Ｍ≦Ｎ)の連続配列されたサブフィールドをサブフィールド群とし、前記サブフィールド群における先頭部の前記サブフィールドのみにおいて全ての前記放電セルを放電せしめることにより前記放電セル各々を前記発光セル又は前記非発光セルのいずれか一方の状態に初期化するリセット行程を実行し、前記画素データ書込行程において、各行電極毎に、その行電極に対応した１行分の前記画素データ各々の論理レベルの全てが所定レベルと一致しているか否かを判別し、１行分の前記画素データ各々の論理レベルの全てが前記所定レベルと一致していると判別された行電極に限り前記走査パルスの印加を停止せしめ、前記サブフィールド群内のいずれか１の前記サブフィールドでの前記画素データ書込行程において、前記画素データに応じて選択的に前記放電セルを選択放電せしめることにより前記放電セル各々を前記発光セル又は前記非発光セルのいずれか一方の状態に設定せしめ、前記選択放電を生起したサブフィールドの直後のサブフィールドにおける前記画素データ書込行程において再び前記選択放電を生起せしめる。
又、請求項３記載によるプラズマディスプレイパネルの駆動方法は、複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、１フィールドの表示期間をＮ個のサブフィールドに分割し、前記サブフィールドの各々において、走査パルスを前記行電極の各々に順次印加して行くと共に前記走査パルス各々の印加タイミングに同期して１行分の画素データ各々の論理レベルに応じた電圧を有する画素データパルス各々を１行分毎に前記列電極の各々に印加することにより前記放電セル各々を選択的に放電せしめて前記放電セル各々を発光セル又は非発光セルのいずれか一方に設定する画素データ書込行程と、前記サブフィールド各々に対応した回数だけ維持パルスを前記行電極に印加することにより前記発光セルのみを前記回数の分だけ放電させる発光維持行程と、を実行し、Ｎ個の前記サブフィールドを、各々が連続配列された複数個のサブフィールドからなるサブフィールド群に分け、前記サブフィールド群における先頭部の前記サブフィールドのみにおいて全ての前記放電セルを放電せしめることにより前記放電セル各々を前記発光セル又は前記非発光セルのいずれか一方の状態に初期化するリセット行程を実行し、前記画素データ書込行程において、各行電極毎に、その行電極に対応した１行分の前記画素データ各々の論理レベルの全てが所定レベルと一致しているか否かを判別し、１行分の前記画素データ各々の論理レベルの全てが前記所定レベルと一致していると判別された行電極に限り前記走査パルスの印加を停止せしめ、前記サブフィールド群内のいずれか１の前記サブフィールドでの前記画素データ書込行程において、前記画素データに応じて選択的に前記放電セルを選択放電せしめることにより前記放電セル各々を前記発光セル又は前記非発光セルのいずれか一方の状態に設定せしめ、前記選択放電を生起したサブフィールドの直後のサブフィールドにおける前記画素データ書込行程において再び前記選択放電を生起せしめる。
【００２２】
以下、本発明の実施例を図を参照しつつ説明する。
【００２３】
図５は、本発明による駆動方法に基づいてプラズマディスプレイパネルを発光駆動するプラズマディスプレイ装置の概略構成を示す図である。
【００２４】
図５に示されるように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ１０と、これを駆動する各種機能モジュールから構成されている。
【００２５】
ＰＤＰ１０は、アドレス電極としてのｍ個の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列されている夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。これら行電極Ｘ及び行電極Ｙの一対にて、ＰＤＰ１０における１行分に対応した行電極を形成している。列電極Ｄ、行電極Ｘ及びＹは放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【００２６】
Ａ／Ｄ変換器１は、駆動制御回路２から供給されるクロック信号に応じて、アナログの入力映像信号をサンプリングしてこれを１画素毎に例えば８ビットの画素データ(入力画素データ)Ｄに変換し、これをデータ変換回路３０に供給する。データ変換回路３０は、かかる８ビットの画素データＤを１４ビットの変換画素データＨＤに変換し、これをメモリ４、非選択行判別回路５１及び非発光ＳＦ(サブフィールド)判別回路５２の各々に供給する。尚、これらデータ変換回路３０、非選択行判別回路５１及び非発光ＳＦ判別回路５２各々の詳細な動作については後述する。
【００２７】
メモリ４は、駆動制御回路２から供給された書込信号に従って上記変換画素データＨＤを順次書き込む。かかる書込動作によりＰＤＰ１０における１画面（ｎ行、ｍ列）分の書き込みが終了すると、メモリ４は、駆動制御回路２から供給された読出信号に従って、この１画面分の変換画素データＨＤ11-nmを各ビット桁毎  すなわち、
ＤＢ１11-nm：変換画素データＨＤ11-nmの第１ビット目
ＤＢ２11-nm：変換画素データＨＤ11-nmの第２ビット目
ＤＢ３11-nm：変換画素データＨＤ11-nmの第３ビット目
ＤＢ４11-nm：変換画素データＨＤ11-nmの第４ビット目
ＤＢ５11-nm：変換画素データＨＤ11-nmの第５ビット目
ＤＢ６11-nm：変換画素データＨＤ11-nmの第６ビット目
ＤＢ７11-nm：変換画素データＨＤ11-nmの第７ビット目
ＤＢ８11-nm：変換画素データＨＤ11-nmの第８ビット目
ＤＢ９11-nm：変換画素データＨＤ11-nmの第９ビット目
ＤＢ1011-nm：変換画素データＨＤ11-nmの第10ビット目
ＤＢ1111-nm：変換画素データＨＤ11-nmの第11ビット目
ＤＢ1211-nm：変換画素データＨＤ11-nmの第12ビット目
ＤＢ1311-nm：変換画素データＨＤ11-nmの第13ビット目
ＤＢ1411-nm：変換画素データＨＤ11-nmの第14ビット目
の如く分割し、これらＤＢ１11-nm、ＤＢ２11-nm、・・・・、ＤＢ1411-nm各々を１行分毎に順次読み出してアドレスドライバ６に供給する。
【００２８】
駆動制御回路２は、上述した如く入力された映像信号中の水平及び垂直同期信号に同期して、上記Ａ／Ｄ変換器１に対するクロック信号、及びメモリ４に対する書込・読出信号を発生する。更に、駆動制御回路２は、非選択行判別回路５１及び非発光ＳＦ判別回路５２からの各種判別信号を考慮しつつ図６に示される発光駆動フォーマットに従ってＰＤＰ１０を駆動制御すべき各種タイミング信号をアドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々に供給する。尚、駆動制御回路２は、図６に示されるように、１フィールドの表示期間を１４個のサブフィールドＳＦ１〜ＳＦ１４に分割してＰＤＰ１０を駆動制御する。この際、各サブフィールド内では、ＰＤＰ１０の各放電セルに対して画素データの書き込みを行って"発光セル"及び非発光セル"の設定を行う画素データ書込行程Ｗｃと、上記"発光セル"のみを図６に示される回数(期間)分だけ放電発光せしめることにより、発光状態を維持させる発光維持行程Ｉｃとを実施する。又、先頭のサブフィールドＳＦ１のみで、ＰＤＰ１０の全放電セル内の壁電荷量を初期化せしめる一斉リセット行程Ｒｃを実行し、最後尾のサブフィールドＳＦ１４のみで、全放電セル内の壁電荷を一斉に消去する消去行程Ｅを実行する。
【００２９】
アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々は、これら一斉リセット行程Ｒｃ、画素データ書込行程Ｗｃ、発光維持行程Ｉｃ、消去行程Ｅ各々での上記動作を実現すべく、ＰＤＰ１０の列電極Ｄ1〜Ｄm、行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に対して各種駆動パルスを印加する。
【００３０】
図７は、かかる駆動パルスの印加タイミングの一例を示す図である。
【００３１】
先ず、サブフィールドＳＦ１の一斉リセット行程Ｒｃにおいて、第１サスティンドライバ７及び第２サスティンドライバ８は、負極性のリセットパルスＲＰx及び正極性のリセットパルスＲＰYを行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに同時に印加する。これらリセットパルスＲＰx及びＲＰYの印加により、ＰＤＰ１０中の全ての放電セルがリセット放電され、各放電セル内には一様に所定の壁電荷が形成される。これにより、ＰＤＰ１０における全ての放電セルは、一旦、"発光セル"に初期設定される。
【００３２】
次に、サブフィールドＳＦ１の画素データ書込行程Ｗｃにおいて、アドレスドライバ６は、上述した如くメモリから供給されたＤＢ１11-nm各々の論理レベルに対応した電圧を有する画素データパルスを生成し、これを１行分毎に順次列電極Ｄ1-mに印加して行く。すなわち、先ず、上記ＤＢ１11-nmの内から第１行目に対応した分、つまりＤＢ１11-1mを抽出し、これらＤＢ１11-1m各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ１1を生成して図７の如く列電極Ｄ1-mに同時印加する。次に、ＤＢ１11-nmの第２行目に対応したＤＢ１21-2mを抽出し、これらＤＢ１21-2m各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ１2を生成して列電極Ｄ1-mに同時印加する。以下、同様にして、１行分毎の画素データパルス群ＤＰ１3〜ＤＰ１nを順次列電極Ｄ1-mに印加して行く。尚、アドレスドライバ６は、ＤＢ１の論理レベルが例えば"１"である場合には高電圧の画素データパルスを生成し、ＤＢ１の論理レベルが"０"である場合には低電圧(０ボルト)の画素データパルスを生成するものとする。
【００３３】
又、サブフィールドＳＦ２の画素データ書込行程Ｗｃでは、アドレスドライバ６は、上述した如くメモリから供給されたＤＢ２11-nm各々から、その論理レベルに対応した電圧を有する画素データパルスを生成し、これを１行分毎に順次列電極Ｄ1-mに印加して行く。すなわち、先ず、上記ＤＢ２11-nmの内から第１行目に対応した分、つまりＤＢ２11-1mを抽出し、これらＤＢ２11-1m各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ２1を生成してこれらを図７の如く列電極Ｄ1-mに同時印加する。次に、ＤＢ２11-nmの第２行目に対応したＤＢ２21-2mを抽出し、これらＤＢ２21-2m各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ２2を生成して、これらを列電極Ｄ1-mに同時印加する。以下、同様にして、１行分毎の画素データパルス群ＤＰ２3〜ＤＰ２nを順次列電極Ｄ1-mに印加して行く。
【００３４】
アドレスドライバ６は、サブフィールドＳＦ３〜ＳＦ１４各々での画素データ書込行程Ｗｃにおいても上述した方法と同様に、ＤＢ３11-nm〜ＤＢ1411-nm各々から画素データパルス群ＤＰ３1-n〜ＤＰ１４1-nを生成し、これらを１行分毎に順次列電極Ｄ1-mに印加して行く。
【００３５】
ここで、第２サスティンドライバ８は、上述した如き画素データパルス群ＤＰの各印加タイミングと同一タイミングにて、図７に示されるが如き負極性の走査パルスＳＰを発生してこれを行電極Ｙ1〜Ｙnへと順次印加して行く。この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。つまり、上記変換画素データＨＤにおける各ビット(第１ビット〜第１４ビット)の論理レベルが、サブフィールドＳＦ１〜ＳＦ１４各々での画素データ書込行程Ｗｃにおいて選択消去放電を実施するか否かを決定しているのである。かかる選択消去放電により、上記一斉リセット行程Ｒｃにて"発光セル"の状態に初期化された放電セルは、"非発光セル"に推移する。尚、上記高電圧の画素データパルスが印加されなかった"列"に形成されている放電セルには放電が生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり"発光セル"の状態が維持される。
【００３６】
すなわち、各画素データ書込行程Ｗｃの実行により、その直後の発光維持行程ｃＩにおいて後述するが如く発光を伴う維持放電が生起される"発光セル"と、維持放電が生起されずに非発光のままの"非発光セル"とが、画素データに応じて択一的に設定され、いわゆる各放電セルに対する画素データの書き込みが為されるのである。
【００３７】
又、各サブフィールドＳＦ１〜ＳＦ１４各々で実行される発光維持行程Ｉｃでは、第１サスティンドライバ７及び第２サスティンドライバ８は、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して図７に示されるように交互に正極性の維持パルスＩＰX及びＩＰYを印加する。ここで、各サブフィールドの発光維持行程Ｉｃにおいて印加される維持パルスＩＰの回数は、
ＳＦ１：１
ＳＦ２：３
ＳＦ３：５
ＳＦ４：８
ＳＦ５：１０
ＳＦ６：１３
ＳＦ７：１６
ＳＦ８：１９
ＳＦ９：２２
ＳＦ10：２５
ＳＦ11：２８
ＳＦ12：３２
ＳＦ13：３５
ＳＦ14：３９
である。
【００３８】
かかる維持パルスの印加により、上記画素データ書込行程Ｗｃにて壁電荷が残留したままとなっている放電セル、すなわち"発光セル"は、維持パルスＩＰX及びＩＰYが印加される度に維持放電し、上記回数(期間)分だけその放電発光状態を維持する。この際、各サブフィールドＳＦ１〜ＳＦ１４で実行すべき維持放電の回数の比を上述した如き非線形（すなわち、逆ガンマ比率、Ｙ＝Ｘ2.2） にすることにより、入力画素データＤの非線形特性（ガンマ特性）を補正するようにしている。
【００３９】
又、図４に示されるように、最後尾のサブフィールドでの消去行程Ｅにおいて、アドレスドライバ６は、消去パルスＡＰを発生してこれを列電極Ｄ1-mの各々に印加する。第２サスティンドライバ８は、かかる消去パルスＡＰの印加タイミングと同時に消去パルスＥＰを発生してこれを行電極Ｙ1〜Ｙn各々に印加する。これら消去パルスＡＰ及びＥＰの同時印加により、ＰＤＰ１０における全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。すなわち、かかる消去放電により、ＰＤＰ１０における全ての放電セルが非"発光セル"になるのである。
【００４０】
ここで、図５の非選択行判別回路５１は、１画面分の上記変換画素データＨＤ11-nmに基づき、選択消去放電が生起されない"行"(以下、非選択行と称する)を判別し、この非選択行各々を示す非選択行判別信号ＮＳを駆動制御回路２に供給する。例えば、非選択行判別回路５１は、変換画素データＨＤ11-nmを各ビット桁毎にＤＢ１11-nm、ＤＢ２11-nm、ＤＢ３11-nm、・・・・、ＤＢ1411-nmの如く１４分割して、サブフィールドＳＦ１〜ＳＦ１４各々に割り当て、各サブフィールド毎に、上記ＤＢにおける第１列〜第ｍ列各々に対応した１行分のデータビット各々の論理レベルが全て"０"である"行"を非選択行とするのである。尚、この非選択行が存在しない場合には、非選択行判別回路５１は、レベル"０"の非選択行判別信号ＮＳを駆動制御回路２に供給する。駆動制御回路２は、かかる非選択行判別信号ＮＳがレベル"０"である場合には、図７に示されるが如く、負極性の走査パルスＳＰを行電極Ｙ1〜Ｙnへと順次印加すべき走査パルスタイミング信号を第２サスティンドライバ８に供給する。一方、かかる非選択行判別信号ＮＳが非選択行の存在を示す場合には、この非選択行に対してのみ、上記走査パルスＳＰの印加を停止するようにした走査パルスタイミング信号を第２サスティンドライバ８に供給する。
【００４１】
図８は、かかる非選択行が存在する場合における１フィールドでの各種駆動パルスの印加タイミングの一例を示す図である。
【００４２】
図８においては、変換画素データＨＤ11-nmの第１ビット目からなるＤＢ１11-nm中の第２行目に対応した分、つまりＤＢ１21-2mの全ビットが論理レベル"０"であり、更に、変換画素データＨＤ11-nmの第２ビット目からなるＤＢ２11-nm中の第ｎ行目に対応した分、つまりＤＢ２n1-nmの全ビットが論理レベル"０"である場合を示している。
【００４３】
このように、ＤＢ１21-2mの全ビットが論理レベル"０"であると、アドレスドライバ６は、図８に示されるサブフィールドＳＦ１での画素データ書込行程Ｗｃにおいて、全てが低電圧(０ボルト)となる画素データパルス群ＤＰ１2を列電極Ｄ1-mに印加することになる。又、ＤＢ２n1-nmの全ビットが論理レベル"０"であると、アドレスドライバ６は、サブフィールドＳＦ２での画素データ書込行程Ｗｃにおいて、全てが低電圧(０ボルト)となる画素データパルス群ＤＰ２nを列電極Ｄ1-mに印加することになる。この際、画素データパルス群ＤＰが上述の如く低電圧であると、例え、走査パルスＳＰが印加されていても、選択消去放電は生起されない。
【００４４】
そこで、非選択行判別回路５１にて、第１列〜第ｍ列のいずれにも選択消去放電が生起されない"行"、すなわち非選択行を、変換画素データＨＤ11-nmに基づいて予め判別しておき、この非選択行に対しては、図８のＳＦ１の第２行目及びＳＦ２の第ｎ行目に示されるように、走査パルスＳＰの印加を停止するようにしたのである。
【００４５】
よって、走査パルスＳＰの印加を停止した分だけ消費電力が抑えられるようになる。
【００４６】
又、図５の非発光ＳＦ判別回路５２は、１画面分の上記変換画素データＨＤ11-nmに基づき、各サブフィールド毎の発光維持行程Ｉｃにおいて、１画面分の全ての放電セルが非発光状態となるサブフィールド(以下、非発光ＳＦと称する)を判別し、この非発光ＳＦを示す非発光ＳＦ判別信号ＮＬを駆動制御回路２に供給する。尚、この非発光ＳＦが存在しない場合には、非発光ＳＦ判別回路５２は、レベル"０"の非発光ＳＦ判別信号ＮＬを駆動制御回路２に供給する。駆動制御回路２は、かかる非発光ＳＦ判別信号ＮＬがレベル"０"である場合には、図７及び図８に示されるが如く、正極性の維持パルスＩＰX及びＩＰYを交互に行電極Ｘ及びＹに印加すべき維持パルスタイミング信号を第１サスティンドライバ７及び第２サスティンドライバ８に供給する。一方、かかる非発光ＳＦ判別信号ＮＬが非発光ＳＦの存在を示す場合には、この非発光ＳＦにて示されるサブフィールドの発光維持行程Ｉｃに対してのみ、上記維持パルスＩＰX及びＩＰYの印加を停止するようにした維持パルスタイミング信号を第１サスティンドライバ７及び第２サスティンドライバ８に供給する。
【００４７】
図９は、かかる非発光ＳＦがサブフィールドＳＦ１４である場合における各種駆動パルスの印加タイミングの一例を示す図である。
【００４８】
このように、非発光ＳＦ判別回路５２により、全ての放電セルが非発光となるサブフィールドがＳＦ１４であると判別されると、第１サスティンドライバ７及び第２サスティンドライバ８は、図９に示されるが如くサブフィールドＳＦ１４の発光維持行程Ｉｃに対してのみ、維持パルスＩＰX及びＩＰYの印加を停止する。
【００４９】
よって、維持パルスＩＰX及びＩＰYを印加しない分だけ消費電力が抑えられるようになるのである。
【００５０】
図１０は、図６に示されるが如き発光駆動フォーマットに基づいて実施される発光駆動の全パターンを示す図である。
【００５１】
図１０に示されるように、サブフィールドＳＦ１〜ＳＦ１４の内の１つのサブフィールドでの画素データ書込行程Ｗｃにおいてのみで、各放電セルに対して選択消去放電を実施する(黒丸にて示す)。すなわち、一斉リセット行程Ｒｃの実行によってＰＤＰ１０の全放電セル内に形成された壁電荷は、上記選択消去放電が実施されるまでの間残留し、その間に存在するサブフィールドＳＦ各々での発光維持行程Ｉｃにおいて発光を伴う維持放電を促す(白丸にて示す)。つまり、各放電セルは、１フィールド期間内において上記選択消去放電が為されるまでの間、"発光セル"となり、その間に存在するサブフィールド各々での発光維持行程Ｉｃにおいて、図６に示されるが如き回数の分だけ発光を繰り返すのである。
【００５２】
この際、図１０に示されるように、各放電セルが"発光セル"から"非発光セル"へと推移する回数は、１フィールド期間内において必ず１回以下となるようにしている。すなわち、１フィールド期間内において一旦、非"発光セル"に設定した放電セルを再び"発光セル"に復帰させるような発光駆動パターンを禁止したのである。
【００５３】
よって、画像表示に関与していないにも拘わらず強い発光を伴う上記一斉リセット動作を図６〜図９に示されるように、１フィールド期間内において１回だけ実施しておけば良いので、コントラストの低下を抑えることが出来る。
【００５４】
又、１フィールド期間内において実施する選択消去放電は、図１０の黒丸にて示されるが如く１回である為、この選択消去放電が実施されたサブフィールド、及びそれ以降に存在するサブフィールド各々の発光維持行程Ｉｃでは、放電セルは非発光状態となる。
【００５５】
よって、非発光ＳＦ判別回路５２は、１画面分の上記変換画素データＨＤ11-nmに基づいて１画面分の全ての放電セルが非発光状態となる非発光ＳＦを検出した場合には、この非発光ＳＦにて示されるサブフィールドと、それ以降に存在する全てのサブフィールド各々とを示す非発光ＳＦ判別信号ＮＬを駆動制御回路２に供給すれば良い。
【００５６】
ここで、かかる図１０に示されるが如き発光駆動パターンによれば、発光輝度比が、
｛0、1、4、9、17、27、40、56、75、97、122、150、182、217、256｝
なる１５段階の中間調表現が可能になる。
【００５７】
ところが、上記Ａ／Ｄ変換器１から供給される画素データＤは、８ビット、すなわち、２５６段階の中間調を表現しているものである。
【００５８】
そこで、上記１５段階の階調駆動によっても２５６段階に近い中間調表示を実現させるべく、図２に示されるデータ変換回路３０によってデータ変換を行うのである。
【００５９】
図１１は、かかるデータ変換回路３０の内部構成を示す図である。
【００６０】
図１１において、ＡＢＬ(自動輝度制御)回路３１は、ＰＤＰ１０の画面上に表示される画像の平均輝度が所定の輝度範囲内に収まるように、Ａ／Ｄ変換器１から順次供給されてくる各画素毎の画素データＤに対して輝度レベルの調整を行い、この際得られた輝度調整画素データＤBLを第１データ変換回路３２に供給する。
【００６１】
かかる輝度レベルの調整は、後述するが如く各サブフィールドでの発光回数の比を非線形に設定して逆ガンマ補正を行う前に行われる。よって、ＡＢＬ回路３１は、画素データＤに逆ガンマ補正を施し、この際得られた逆ガンマ変換画素データの平均輝度に応じて上記画素データＤの輝度レベルを自動調整するように構成されている。これにより、輝度調整による表示品質の劣化を防止するのである。
【００６２】
図１２は、かかるＡＢＬ回路３１の内部構成を示す図である。
【００６３】
図１２において、レベル調整回路３１０は、後述する平均輝度検出回路３１１によって求められた平均輝度に応じて画素データＤのレベルを調整して得られた輝度調整画素データＤBLを出力する。データ変換回路３１２は、かかる輝度調整画素データＤBLを図１３に示されるが如き非線形特性からなる逆ガンマ特性(Y=X2.2）にて変換したものを逆ガンマ変換画素データＤｒとして平均輝度レベル検出回路３１１に供給する。すなわち、データ変換回路３１２にて、輝度調整画素データＤBLに対して逆ガンマ補正を施すことにより、ガンマ補正の解除された元の映像信号に対応した画素データ（逆ガンマ変換画素データＤｒ）を復元するのである。
【００６４】
平均輝度検出回路３１１は、各サブフィールドでの発光期間を指定する例えば図１４に示されるが如き輝度モード１〜４の中から、上述の如く求めた平均輝度に応じた輝度にてＰＤＰ１０を発光駆動し得る輝度モードを選択し、この選択した輝度モードを示す輝度モード信号ＬＣを駆動制御回路２に供給する。この際、駆動制御回路２は、図６に示されるサブフィールドＳＦ１〜ＳＦ１４各々の発光維持行程Ｉｃにおいて維持放電する回数、すなわち、各発光維持行程Ｉｃ内において印加すべき維持パルスの数を、図１４に示されるが如き輝度モード信号ＬＣにて指定されたモードに従って設定する。すなわち、図６に示されている各サブフィールドでの発光回数は、輝度モード１が設定された際における発光回数を示すものであり、仮に輝度モード２が設定された場合には、
ＳＦ１：２
ＳＦ２：６
ＳＦ３：１０
ＳＦ４：１６
ＳＦ５：２０
ＳＦ６：２６
ＳＦ７：３２
ＳＦ８：３８
ＳＦ９：４４
ＳＦ10：５０
ＳＦ11：５６
ＳＦ12：６４
ＳＦ13：７０
ＳＦ14：７８
なる回数にて、各サブフィールドの発光維持行程Ｉｃにおいて維持放電が実施される。
【００６５】
尚、かかる発光駆動においても、各サブフィールドＳＦ１〜ＳＦ１４各々での発光回数の比が非線形(すなわち、逆ガンマ比率、Ｙ＝Ｘ2.2)に設定されており、これにより入力画素データＤの非線形特性（ガンマ特性）が補正される。
【００６６】
又、平均輝度検出回路３１１は、かかる逆ガンマ変換画素データＤｒからその平均輝度を求めて上記レベル調整回路３１０に供給する。
【００６７】
ここで、図１１における第１データ変換回路３２は、図１５に示されるが如き変換特性に基づいて２５６階調（８ビット）の輝度調整画素データＤBLを１４×１６／２５５（２２４／２５５）にした８ビット（０〜２２４）の変換画素データＨＤpに変換して多階調化処理回路３３に供給する。具体的には、８ビット（０〜２５５）の輝度調整画素データＤBLがかかる変換特性に基づく図１６及び図１７に示されるが如き変換テーブルに従って変換される。すなわち、この変換特性は、入力画素データのビット数 、多階調化による圧縮ビット数及び表示階調数に応じて設定される。このように、後述する多階調化処理回路３３の前段に第１データ変換回路３２を設けて、表示階調数、多階調化による圧縮ビット数に合わせた変換を施し、これにより輝度調整画素データＤBLを上位ビット群（多階調化画素データに対応）と下位ビット群（切り捨てられるデータ：誤差データ）をビット境界で切り分け、この信号に基づいて多階調化処理を行うようになっている。これにより、多階調化処理による輝度飽和の発生及び表示階調がビット境界にない場合に生じる表示特性の平坦部の発生（すなわち、階調歪みの発生）を防止することができる。
【００６８】
尚、下位ビット群は切り捨てられるので階調数が減少することになるが、その階調数の減少分は、以下に説明する多階調化処理回路３３の動作により擬似的に得られるようにしている。
【００６９】
図１８は、かかる多階調化処理回路３３の内部構成を示す図である。
【００７０】
図１８に示されるが如く、多階調化処理回路３３は、誤差拡散処理回路３３０及びディザ処理回路３５０から構成される。
【００７１】
先ず、誤差拡散処理回路３３０におけるデータ分離回路３３１は、上記第１データ変換回路３２から供給された８ビットの変換画素データＨＤP中の下位２ビット分を誤差データ、上位６ビット分を表示データとして分離する。
【００７２】
加算器３３２は、かかる誤差データとしての変換画素データＨＤP中の下位２ビット分と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算して得た加算値を遅延回路３３６に供給する。遅延回路３３６は、加算器３３２から供給された加算値を、画素データのクロック周期と同一の時間を有する遅延時間Ｄだけ遅らせ、これを遅延加算信号ＡＤ1として上記係数乗算器３３５及び遅延回路３３７に夫々供給する。
【００７３】
係数乗算器３３５は、上記遅延加算信号ＡＤ1に所定係数値Ｋ1(例えば、"7/16")を乗算して得られた乗算結果を上記加算器３３２に供給する。
【００７４】
遅延回路３３７は、上記遅延加算信号ＡＤ1を更に(１水平走査期間−上記遅延時間Ｄ×４）なる時間だけ遅延させたものを遅延加算信号ＡＤ2として遅延回路３３８に供給する。遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄだけ遅延させたものを遅延加算信号ＡＤ3として係数乗算器３３９に供給する。又、遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄ×２なる時間分だけ遅延させたものを遅延加算信号ＡＤ4として係数乗算器３４０に供給する。更に、遅延回路３３８は、かかる遅延加算信号ＡＤ2を上記遅延時間Ｄ×３なる時間分だけ遅延させたものを遅延加算信号ＡＤ5として係数乗算器３４１に供給する。
【００７５】
係数乗算器３３９は、上記遅延加算信号ＡＤ3に所定係数値Ｋ2(例えば、"3/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４０は、上記遅延加算信号ＡＤ4に所定係数値Ｋ3(例えば、"5/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４１は、上記遅延加算信号ＡＤ5に所定係数値Ｋ4(例えば、"1/16")を乗算して得られた乗算結果を加算器３４２に供給する。
【００７６】
加算器３４２は、上記係数乗算器３３９、３４０及び３４１各々から供給された乗算結果を加算して得られた加算信号を上記遅延回路３３４に供給する。遅延回路３３４は、かかる加算信号を上記遅延時間Ｄなる時間分だけ遅延させて上記加算器３３２に供給する。加算器３３２は、上記誤差データ(変換画素データＨＤP中の下位２ビット分)と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算し、この際、桁上げがない場合には論理レベル"０"、桁上げがある場合には論理レベル"1"のキャリアウト信号ＣOを発生して加算器３３３に供給する。
【００７７】
加算器３３３は、上記表示データ(変換画素データＨＤP中の上位６ビット分)に、上記キャリアウト信号ＣOを加算したものを６ビットの誤差拡散処理画素データＥＤとして出力する。
【００７８】
以下に、かかる構成からなる誤差拡散処理回路３３０の動作について説明する。
【００７９】
例えば、図１９に示されるが如きＰＤＰ１０の画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤを求める場合、先ず、かかる画素Ｇ(j,k)の左横の画素Ｇ(j,k-1)、左斜め上の画素Ｇ(j-1,k-1)、真上の画素Ｇ(j-1,k)、及び右斜め上の画素Ｇ(j-1,k+1)各々に対応した各誤差データ、すなわち、
画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号ＡＤ1
画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号ＡＤ3
画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号ＡＤ4
画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号ＡＤ5
各々を、上述した如き所定の係数値Ｋ1〜Ｋ4をもって重み付け加算する。次に、この加算結果に、変換画素データＨＤPの下位２ビット分、すなわち画素Ｇ(j,k)に対応した誤差データを加算し、この際得られた１ビット分のキャリアウト信号ＣOを変換画素データＨＤP中の上位６ビット分、すなわち画素Ｇ(j,k)に対応した表示データに加算したものを誤差拡散処理画素データＥＤとする。
【００８０】
誤差拡散処理回路３３０は、かかる構成により、変換画素データＨＤP中の上位６ビット分を表示データ、残りの下位２ビット分を誤差データとして捉え、周辺画素｛Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、Ｇ(j-1,k-1)｝各々での誤差データを重み付け加算したものを、上記表示データに反映させるようにしている。この動作により、原画素｛Ｇ(j,k)｝における下位２ビット分の輝度が上記周辺画素により擬似的に表現され、それ故に８ビットよりも少ないビット数、すなわち６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になるのである。
【００８１】
尚、この誤差拡散の係数値が各画素に対して一定に加算されていると、誤差拡散パターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。そこで、後述するディザ係数の場合と同様に４つの画素各々に割り当てるべき誤差拡散の係数Ｋ1〜Ｋ4を１フィールド毎に変更するようにしても良い。
【００８２】
ディザ処理回路３５０は、かかる誤差拡散処理回路３３０から供給された誤差拡散処理画素データＥＤにディザ処理を施すことにより、６ビットの誤差拡散処理画素データＥＤと同等な輝度階調レベルを維持しつつもビット数を更に４ビットに減らした多階調化処理画素データＤSを生成する。尚、かかるディザ処理では、隣接する複数個の画素により１つの中間表示レベルを表現するものである。例えば、８ビットの画素データの内の上位６ビットの画素データを用いて８ビット相当の階調表示を行う場合、左右、上下に互いに隣接する４つの画素を１組とし、この１組の各画素に対応した画素データ各々に、互いに異なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り当てて加算する。かかるディザ処理によれば、４画素で４つの異なる中間表示レベルの組み合わせが発生することになる。よって、例え画素データのビット数が６ビットであっても、表現出来る輝度階調レベルは４倍、すなわち、８ビット相当の中間調表示が可能となるのである。
【００８３】
しかしながら、ディザ係数ａ〜ｄなるディザパターンが各画素に対して一定に加算されていると、このディザパターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。
【００８４】
そこで、ディザ処理回路３５０においては、４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを１フィールド毎に変更するようにしている。
【００８５】
図２０は、かかるディザ処理回路３５０の内部構成を示す図である。
【００８６】
図２０において、ディザ係数発生回路３５２は、互いに隣接する４つの画素毎に４つのディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加算器３５１に供給する。
【００８７】
例えば、図２１に示されるように、第ｊ行に対応した画素Ｇ(j,k)及び画素Ｇ(j,k+1)、第(ｊ＋１)行に対応した画素Ｇ(j+1,k)及び画素Ｇ(j+1,k+1)なる４つの画素各々に対応した４つのディザ係数ａ、ｂ、ｃ、ｄを発生する。この際、ディザ係数発生回路３５２は、これら４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを図２１に示されるように１フィールド毎に変更して行く。
【００８８】
すなわち、最初の第１フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ａ
画素Ｇ(j,k+1)  ：ディザ係数ｂ
画素Ｇ(j+1,k)  ：ディザ係数ｃ
画素Ｇ(j+1,k+1)：ディザ係数ｄ
次の第２フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ｂ
画素Ｇ(j,k+1)  ：ディザ係数ａ
画素Ｇ(j+1,k)  ：ディザ係数ｄ
画素Ｇ(j+1,k+1)：ディザ係数ｃ
次の第３フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ｄ
画素Ｇ(j,k+1)  ：ディザ係数ｃ
画素Ｇ(j+1,k)  ：ディザ係数ｂ
画素Ｇ(j+1,k+1)：ディザ係数ａ
そして、第４フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ｃ
画素Ｇ(j,k+1)  ：ディザ係数ｄ
画素Ｇ(j+1,k)  ：ディザ係数ａ
画素Ｇ(j+1,k+1)：ディザ係数ｂ
の如き割り当てにてディザ係数ａ〜ｄを循環して繰り返し発生し、これを加算器３５１に供給する。ディザ係数発生回路３５２は、上述した如き第１フィールド〜第４フィールドの動作を繰り返し実行する。すなわち、かかる第４フィールドでのディザ係数発生動作が終了したら、再び、上記第１フィールドの動作に戻って、前述した動作を繰り返すのである。
【００８９】
加算器３５１は、上記誤差拡散処理回路３３０から供給されてくる上記画素Ｇ(j,k)、画素Ｇ(j,k+1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k+1)各々に対応した誤差拡散処理画素データＥＤ各々に、上述の如く各フィールド毎に割り当てられたディザ係数ａ〜ｄを夫々加算し、この際得られたディザ加算画素データを上位ビット抽出回路３５３に供給する。
【００９０】
例えば、図２１に示される第１フィールドにおいては、
画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ａ、
画素Ｇ(j,k+1)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｂ、
画素Ｇ(j+1,k)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｃ、
画素Ｇ(j+1,k+1)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｄの各々をディザ加算画素データとして上位ビット抽出回路３５３に順次供給して行くのである。
【００９１】
上位ビット抽出回路３５３は、かかるディザ加算画素データの上位４ビット分までを抽出し、これを多階調化画素データＤSとして図１１に示される第２データ変換回路３４に
供給する。
【００９２】
第２データ変換回路３４は、かかる多階調化画素データＤSを図１０に示されるが如き変換テーブルに従って、サブフィールドＳＦ１〜ＳＦ１４各々に対応した第１〜第１４ビットからなる変換画素データＨＤに変換する。尚、多階調化画素データＤSは、８ビット（２５６階調）の入力画素データＤを第１データ変換（図１６及び図１７の変換テーブル）にしたがって２２４／２２５にし、更に、例えば誤差拡散処理及びディザ処理の如き多階調化処理により、夫々２ビット分が圧縮されて、計４ビット（１５階調）のデータに変換されたものである。ここで、変換画素データＨＤにおける第１〜第１４ビットの内、論理レベル"１"のビットは、そのビットに対応したサブフィールドＳＦでの画素データ書込行程Ｗｃにおいて選択消去放電を実施させることを示すものである。
【００９３】
上述した如きデータ変換回路３０の動作によれば、図１０に示されるが如き１５段階の階調駆動でも、実際の視覚上における階調表現は２５６階調に迫るものとなる。
【００９４】
以上の如く、本発明においては、非選択行判別回路５１及び非発光ＳＦ判別回路５２により、選択消去放電を生起させない"行"、並びに維持放電を生起させないサブフィールドを、画素データ(変換画素データＨＤ)の段階で判別する。ここで、選択消去放電を生起させないと判別された"行"に対しては走査パルスＳＰの印加を停止し、維持放電を生起させないと判別されたサブフィールドに対しては維持パルスＩＰの印加を停止することにより、消費電力の低減を図るようにしたのである。
【００９５】
尚、上記実施例においては、画素データの書込方法として、１フィールドの先頭において予め各放電セルに強制的に壁電荷を形成させて全放電セルを"発光セル"に設定しておき、画素データに応じて選択的にその壁電荷を消去することにより画素データの書込を為す、いわゆる選択消去アドレス法を採用した場合について述べた。
【００９６】
しかしながら、本発明は、画素データの書込方法として、画素データに応じて選択的に壁電荷を形成するようにした、いわゆる選択書込アドレス法を採用した場合についても同様に適用可能である。
【００９７】
図２２は、かかる選択書込アドレス法を採用した場合における発光駆動フォーマットを示す図である。
【００９８】
又、図２３は、かかる選択書込アドレス法を採用した場合に第２データ変換回路３４において用いられる変換テーブル、及び１フィールド期間内で実施される発光駆動の全パターンを示す図である。
【００９９】
図２２において、先頭のサブフィールドＳＦ１４での一斉リセット行程Ｒｃでは、第１サスティンドライバ７及び第２サスティンドライバ８は、図７に示されるものと同様なリセットパルスＲＰx及びＲＰYをＰＤＰ１０の行電極Ｘ及びＹに夫々同時に印加する。これにより、ＰＤＰ１０中の全ての放電セルをリセット放電せしめ、各放電セル内に強制的に壁電荷を形成させる。その直後に、第１サスティンドライバ７は、短パルス幅の負極性の消去パルスをＰＤＰ１０の行電極Ｘ1〜Ｘnに一斉に印加することにより、全放電セル内に形成された上記壁電荷を消去させる。すなわち、図２２に示される一斉リセット行程Ｒｃの実行によれば、ＰＤＰ１０における全ての放電セルは非"発光セル"の状態に初期化されるのである。
【０１００】
一方、画素データ書込行程Ｗｃでは、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電(選択書込放電)が生じ、その放電セル内に選択的に壁電荷が形成される。かかる選択書込放電により、上記一斉リセット行程Ｒｃにて"非発光セル"の状態に初期化された放電セルは、"発光セル"に推移する。尚、上記低電圧の画素データパルスが印加された"列"に形成されている放電セルには上述のような選択書込放電は生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり"非発光セル"の状態を維持する。
【０１０１】
すなわち、画素データ書込行程Ｗｃの実行により、後述する維持発光行程において発光状態が維持される"発光セル"と、非発光状態のままの"非発光セル"とが、画素データに応じて択一的に設定され、いわゆる各放電セルに対する画素データの書き込みが為されるのである。
【０１０２】
ここで、かかる選択書込アドレス法による発光駆動を実施する場合には、図２３に示されるように、変換画素データＨＤにおける論理レベル"１"のビットに対応したサブフィールドＳＦにおいてのみで選択書込放電が実施される（黒丸にて示す）。この際、先頭のサブフィールドＳＦ１４からこの選択書込放電が実施されまでの間に存在するサブフィールド各々の発光維持行程Ｉｃでは維持放電が生起されず、この選択書込放電が実施されたサブフィールド以降に存在するサブフィールド各々の発光維持行程Ｉｃでは維持放電が生起され、その発光状態が維持される（白丸にて示す）。
【０１０３】
従って、このような選択書込アドレス法を採用した場合には、非選択行判別回路５１及び非発光ＳＦ判別回路５２は、選択書込放電を生起させない"行"、並びに維持放電を生起させないサブフィールドを、画素データ(変換画素データＨＤ)の段階で判別する。ここで、選択書込放電を生起させないと判別された"行"に対しては走査パルスＳＰの印加を停止し、維持放電を生起させないと判別されたサブフィールドに対しては維持パルスＩＰの印加を停止することにより、消費電力の低減を図るのである。
【０１０４】
尚、上記実施例においては、１フィールド期間内において実施する一斉リセット行程Ｒｃを１回とすることにより１５階調の中間調駆動を行うものであるが、かかる一斉リセット行程Ｒｃを１フィールド期間内において２回実行することによりその階調駆動数を増やすことも可能である。
【０１０５】
図２４及び図２５は、かかる点に鑑みて為された発光駆動フォーマットを示す図である。
【０１０６】
尚、図２４は、画素データ書込方法として前述した如き選択消去アドレス法を採用した場合、図２５は、選択書込アドレス法を採用した場合に適用される発光駆動フォーマットを夫々示すものである。
【０１０７】
これら図２４及び図２５に示される発光駆動フォーマットにおいても、１フィールド期間をサブフィールドＳＦ１〜ＳＦ１４なる１４個のサブフィールドに分割している。各サブフィールドでは、画素データの書き込みを行って"発光セル"及び非"発光セル"の設定を行う画素データ書込行程Ｗｃと、"発光セル"に対してのみ発光状態を維持させる発光維持行程Ｉｃとを実施する。この際、各発光維持行程Ｉｃでの発光回数は、サブフィールドＳＦ１での発光期間を"１"とした場合、
ＳＦ１：１
ＳＦ２：１
ＳＦ３：１
ＳＦ４：３
ＳＦ５：３
ＳＦ６：８
ＳＦ７：１３
ＳＦ８：１５
ＳＦ９：２０
ＳＦ10：２５
ＳＦ11：３１
ＳＦ12：３７
ＳＦ13：４８
ＳＦ14：５０
に設定している。
【０１０８】
すなわち、各サブフィールドＳＦ１〜ＳＦ１４の発光回数の比を非線形（すなわち、逆ガンマ比率、Ｙ＝Ｘ2.2） に成るように設定し、これにより入力画素データＤの非線形特性（ガンマ特性）を補正するようにしている。
【０１０９】
更に、これら各サブフィールドの内、先頭のサブフィールドと、中間のサブフィールドとで一斉リセット行程Ｒｃを実行する。
【０１１０】
つまり、図２４に示されるが如き、選択消去アドレス法を採用した際の駆動では、サブフィールドＳＦ１とＳＦ７とで一斉リセット行程Ｒｃを実行し、図２５に示されるが如き選択書込アドレス法を採用した際の駆動では、サブフィールドＳＦ１４とＳＦ６とで一斉リセット行程Ｒｃを実行するのである。又、これら図２４及び図２５に示されるように、１フィールド期間の最後尾のサブフィールド、及び一斉リセット行程Ｒｃを実行する直前のサブフィールドにおいて、全ての放電セル内に残存している壁電荷を消滅せしめる消去行程Ｅを実行する。
【０１１１】
図２６及び図２７は、これら図２４及び図２５に示される発光駆動フォーマットに基づく発光駆動を行う際に、図１１に示される第１データ変換回路３２において用いられる変換テーブルの一例を示す図である。
【０１１２】
第１データ変換回路３２は、図２６及び図２７の変換テーブルに基づいて、２５６階調（８ピット）の入力輝度調整画素データＤBLを２２×１６／２５５（３５２／２５５）にした９ビット（０〜３５２）の変換画素データＨＤpに変換して多階調化処理回路３３に供給する。多階調化処理回路３３では、上述と同様に例えば４ビット分の圧縮処理を行い、５ビット（０〜２２）の多階調化画素データＤｓを出力する。
【０１１３】
この際、図１１に示される第２データ変換回路３４は、かかる５ビットの多階調化画素データＤSを、図２８又は図２９に示されるが如き変換テーブルに従って１４ビットの変換画素データＨＤに変換する。
【０１１４】
この際、図２８は、画素データ書込法として上記選択消去アドレス法を採用した場合、図２９は、選択書込アドレス法を採用した場合に第２データ変換回路３４で用いられる変換テーブル及び発光駆動の全パターンを夫々示す図である。
【０１１５】
これら図２４〜図２９に示されるが如き駆動を実施すれば、発光輝度比が、
[0、1、2、3、6、9、17、22、30、37、45、57、65、82、90、113、121、150、158、195、206、245、256｝
なる２３段階の中間調駆動が可能になる。
【０１１６】
このように、図２４〜図２９に示されている駆動では、１フィールド期間内におけるサブフィールドを、互いに連続して配置された複数のサブフィールドからなる２つのサブフィールド群に分けている。例えば、選択消去アドレス法を採用した場合には、図２４に示されるように、サブフィールドＳＦ１〜ＳＦ６からなるサブフィールド群と、ＳＦ７〜ＳＦ１４からなるサブフィールド群とに分けている。この際、各サブフィールド群の先頭のサブフィールドにおいてのみで夫々一斉リセット行程Ｒｃを実行して、全ての放電セルを"発光セル"(選択消去アドレス法を採用した場合)又は"非発光セル"(選択書込アドレス法を採用した場合)の状態に初期化する放電を生起させる。ここで、各サブフィールド群内において、いずれか１のサブフィールドの画素データ書込行程Ｗｃにおいてのみで、放電セルを画素データに応じて"非発光セル"又は"発光セル"に設定する。更に、各サブフィールドでの発光維持行程Ｉｃにおいて、上記"発光セル"のみをサブフィールドの重み付けに対応した発光回数だけ発光させるようにしている。従って、各サブフィールド群内において、一斉リセット動作、選択消去動作（選択書込動作）は、各１回となる。かかる駆動方法によれば、選択消去アドレス法の場合には、表示すべき輝度の増加につれて各サブフィールド群内における先頭のサブフィールドから順に発光状態となる。一方、選択消去アドレス法の場合には、表示すべき輝度の増加につれて各サブフィールド群内における最後尾のサブフィールドから順に発光状態となる。
【０１１７】
尚、上記図１０及び図２３に示した発光駆動パターンでは、サブフィールドＳＦ１〜ＳＦ１４の内のいずれか１の画素データ書込行程Ｗｃにおいて、走査パルスＳＰと高電圧の画素データパルスとの同時印加によって選択消去(書込)放電を生起させるようにしている。
【０１１８】
しかしながら、放電セル内に残留する荷電粒子の量が少ないと、例え走査パルスＳＰ及び高電圧の画素データパルスが同時に印加されても選択消去(書込)放電が正常に生起されず、放電セル内の壁電荷を消去(形成)できない場合がある。この際、例えＡ／Ｄ変換後の画素データＤが低輝度を示すデータであっても、最高輝度に対応した発光が為されてしまい、画像品質を著しく低下させるという問題が生じる。
【０１１９】
そこで、図３０及び図３１に示されるが如き発光駆動パターンを採用して、このような誤った発光動作を防止するようにしても良い。尚、図３０は、上記選択消去アドレス法を採用した場合、図３１は、選択書込アドレス法を採用した場合に第２データ変換回路３４で用いられる変換テーブル及び発光駆動の全パターンを夫々示している。
【０１２０】
これら図３０及び図３１に示される発光駆動パターンにおいては、図中の黒丸にて示されるが如く、互いに連続した２つのサブフィールド各々の画素データ書込行程Ｗｃにて、連続して選択消去(書込)放電を実施するようにしている。
【０１２１】
かかる動作によれば、例え、１回目の選択消去(書込)放電で放電セル内の壁電荷を正常に消滅(形成)させることが出来なくても、２回目の選択消去(書込)放電により壁電荷の消滅(形成)が正常に行われるので、前述した如き誤った維持発光が防止される。
【０１２２】
尚、これら２回分の選択消去(書込)放電は、互いに連続したサブフィールドで行う必要はない。要するに、１回目の選択消去(書込)放電が終了した後の、いずれかのサブフィールドで２回目の選択消去(書込)放電を行うようにすれば良いのである。
【発明の効果】
【０１２３】
以上詳述した如く、本発明においては、選択消去(書込)放電が生起されない非選択行、及び維持放電が生起されないサブフィールド各々を、画素データに基づいて予め判別しておき、かかる非選択行に対しては走査パルスの印加を停止し、維持放電が生起されないサブフィールドに対しては維持パルスの印加を停止するようにしている。
【０１２４】
よって、本発明によれば、プラズマディスプレイパネルに対する上記走査パルス及び維持パルスの印加を停止した分だけ消費電力の低減を図ることが出来る。
【図面の簡単な説明】
【図１】  プラズマディスプレイ装置の概略構成を示す図である。
【図２】  １６階調の中間調表示を実現する為の発光駆動フォーマットの一例を示す図である。
【図３】  ＰＤＰ１０に印加される駆動パルスの印加タイミングの一例を示す図である。
【図４】  サブフィールド法による発光駆動パターンの一例を示す図である。
【図５】  本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の構成を示す図である。
【図６】  図５に示されるプラズマディスプレイ装置における発光駆動フォーマットを示す図である。
【図７】  本発明による駆動方法に従ってＰＤＰ１０に印加される各種駆動パルスの印加タイミングの一例を示す図である。
【図８】  本発明による駆動方法に従ってＰＤＰ１０に印加される各種駆動パルスの印加タイミングの一例を示す図である。
【図９】  本発明による駆動方法に従ってＰＤＰ１０に印加される各種駆動パルスの印加タイミングの一例を示す図である。
【図１０】  選択消去アドレス法を採用して画素データ書込を行う際における発光駆動パターンと、この発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの一例を示す図である。
【図１１】  データ変換回路３０の内部構成を示す図である。
【図１２】  ＡＢＬ回路３１の内部構成を示す図である。
【図１３】  データ変換回路３１２における変換特性を示す図である。
【図１４】  輝度モードと各サブフィールド毎の発光維持回数との対応関係を示す図である。
【図１５】  第１データ変換回路３２における変換特性を示す図である。
【図１６】  図１５に示される変換特性に基づく変換テーブルの一例を示す図である。
【図１７】  図１５に示される変換特性に基づく変換テーブルの一例を示す図である。
【図１８】  多階調化処理回路３３の内部構成を示す図である。
【図１９】  誤差拡散処理回路３３０の動作を説明する為の図である。
【図２０】  ディザ処理回路３５０の内部構成を示す図である。
【図２１】  ディザ処理回路３５０の動作を説明する為の図である。
【図２２】  選択書込アドレス法を採用した際の発光駆動フォーマットを示す図である。
【図２３】  選択書込アドレス法を採用した際における発光駆動パターンと、この発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの一例を示す図である。
【図２４】  選択消去アドレス法を採用した際に、一斉リセット行程Ｒｃを１フィールド内において２回実行するようにした発光駆動フォーマットの一例を示す図である。
【図２５】  選択書込アドレス法を採用した際に、一斉リセット行程Ｒｃを１フィールド内において２回実行するようにした発光駆動フォーマットの一例を示す図である。
【図２６】  図２４及び図２５に示される発光駆動フォーマットに基づく発光駆動を行う際に第１データ変換回路３２において用いられる変換テーブルの一例を示す図である。
【図２７】  図２４及び図２５に示される発光駆動フォーマットに基づく発光駆動を行う際に第１データ変換回路３２において用いられる変換テーブルの一例を示す図である。
【図２８】  図２４に示される発光駆動フォーマットに基づく発光駆動を行う際の発光駆動パターンと、この発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの一例を示す図である。
【図２９】  図２５に示される発光駆動フォーマットに基づく発光駆動を行う際の発光駆動パターンと、この発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの一例を示す図である。
【図３０】  選択消去アドレス法を採用した際における発光駆動パターンと、この発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの他の一例を示す図である。
【図３１】  選択書込アドレス法を採用した際における発光駆動パターンと、この発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの他の一例を示す図である。
【符号の説明】
２    駆動制御回路
６    アドレスドライバ
７    第１サスティンドライバ
８    第２サスティンドライバ
１０  ＰＤＰ
５１  非選択行判別回路
５２  非発光ＳＦ判別回路
【図１】
0004071382.tif 000002
【図２】
0004071382.tif 000003
【図３】
0004071382.tif 000004
【図４】
0004071382.tif 000005
【図５】
0004071382.tif 000006
【図６】
0004071382.tif 000007
【図７】
0004071382.tif 000008
【図８】
0004071382.tif 000009
【図９】
0004071382.tif 000010
【図１０】
0004071382.tif 000011
【図１１】
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【図１２】
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【図１３】
0004071382.tif 000014
【図１４】
0004071382.tif 000015
【図１５】
0004071382.tif 000016
【図１６】
0004071382.tif 000017
【図１７】
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【図１８】
0004071382.tif 000019
【図１９】
0004071382.tif 000020
【図２０】
0004071382.tif 000021
【図２１】
0004071382.tif 000022
【図２２】
0004071382.tif 000023
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
0004071382.tif 000029
【図２９】
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【図３０】
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【図３１】
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