(57)【特許請求の範囲】
【請求項１】
入力クロック信号を１／２分周して位相が互いに１８０度ずれた第１，第２分周クロック信号を生成する１／２分周器と、
前記第１分周クロック信号を所定の分周率で分周してダミークロックと、その反転信号である基準クロックとを出力する分周器と、前記ダミークロックを遅延するダミー遅延回路と、所定の遅延量を持ち、前記ダミー遅延回路の出力するダミークロックを遅延するダミー回路と、前記ダミー回路の出力するダミークロックと前記基準クロックとの位相比較を行う位相比較器と、前記位相比較器の出力する位相差を供給され、前記位相差がなくなるよう前記ダミー遅延回路の遅延量を制御する遅延制御回路と、前記遅延制御回路の制御により前記ダミー遅延回路と同一遅延量とされ、前記第１分周クロック信号を遅延して出力する第１遅延回路と、前記遅延制御回路の制御により前記ダミー遅延回路と同一遅延量とされ、前記第２分周クロック信号を遅延して出力する第２遅延回路とよりなり、前記第１，第２分周クロック信号それぞれを前記入力クロック信号に対して所定の位相だけ遅延して出力するＤＬＬ回路とを
有することを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記１／２分周器は、前記入力クロック信号でスレーブラッチ部の出力相補信号をゲーティングする第１ゲート部と、
前記第１ゲート部の出力信号を供給されてラッチするマスタラッチ部と、
前記入力クロック信号の反転信号でマスタラッチ部の出力相補信号をゲーティングする第２ゲート部と、
前記第２ゲート部の出力信号を供給されてラッチするスレーブラッチ部とを有し、
前記マスタラッチ部の出力相補信号を前記第１，第２分周クロック信号として出力することを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記１／２分周器は、
マスタラッチ部とスレーブラッチ部とを有し、
前記マスタラッチ部は、前記スレーブラッチ部の出力を入力クロック信号に同期してラッチするとともに前記第１及び第２分周クロック信号を出力し、
前記スレーブラッチ部は、前記マスタラッチ部の出力を入力クロック信号の反転信号に同期してラッチする
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項１乃至３のいずれか１項記載の半導体集積回路装置において、
前記第１分周クロック信号又は前記第２分周クロック信号に同期してデータバス上のデータを出力する出力回路を備える
ことを特徴とする半導体集積回路装置。
【請求項５】
請求項１乃至４のいずれか１項記載の半導体集積回路装置において、
前記第１遅延回路と前記第２遅延回路とは、前記ダミー遅延回路と同一構成である
ことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、ＤＬＬ（Ｄｅｌａｙｅｄ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を有する半導体集積回路装置に関する。
近年、半導体集積回路装置は高速化及び高集積化が進み、クロック信号に対しても、位相の同期したクロック信号を所定の回路へ供給することが必要になってきている。具体的には、例えば、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）においては、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を使用して外部クロック信号に位相同期した信号を複数の出力バッファ回路に対して供給するようになっている。ＤＬＬ回路が高い周波数に対応するためには、精度の高いディジタルＤＬＬ回路が必要となる。
【０００２】
【従来の技術】
図１は従来のＤＬＬ回路の一例のブロック図を示す。同図中、クロック入力パッド１５０を介して外部から入力される外部クロック信号は、バッファとして機能する入力回路１５２を通しリアルクロックとして遅延回路１５４及び分周器１５６に供給される。分周器１５６は上記の外部クロック信号を例えば分周率２／８で分周して、外部クロック信号の２周期分ハイレベルＨで、６周期分ローレベルＬのダミークロックＺと、これを反転した外部クロック信号の２周期分ローレベルＬで、６周期分ハイレベルＨの基準クロックＸとを生成する。
【０００３】
上記の基準クロックＸは位相比較器１５８に供給され、ダミークロックＺはダミー遅延回路１６０及びダミー回路１６２を通って遅延された後、位相比較器１５８に供給される。ダミー回路１６２は入力回路１５２及び出力回路１６８と同一の回路である。位相比較器１５８は、ダミー回路１６２よりの遅延されたダミークロックＺと基準クロックＸとの位相比較を行って位相差信号を生成し遅延制御回路１６４に供給する。遅延制御回路１６４は上記位相差信号に基づいて位相差がなくなる方向にダミー遅延回路１６０の遅延量を制御する。これによって、遅延されたダミークロックＺの立ち上がりが基準クロックＸの立ち上がりと一致するように、つまり、遅延されたダミークロックＺが基準クロックＸに対して外部クロック信号のｋ周期（ここではｋ＝２）分遅延するようにダミー遅延回路１６０の遅延量が可変制御される。
【０００４】
ところで、リアルクロックを供給される遅延回路１５４はダミー遅延回路１６０と同一構成であり、遅延制御回路１６４によってダミー遅延回路１６０と同一遅延量となるように制御されており、遅延回路１５４で遅延されたリアルクロックが出力回路１６８に供給される。出力回路１６８はリアルクロックに同期してデータバス上のデータをバッファリングしてデータ出力パッド１７０から出力する。
【０００５】
ここで、ダミー回路１６２は入力回路１５２及び出力回路１６８と同一の回路であるため、遅延されたダミークロックＺが基準クロックＸに対して外部クロック信号のｋ周期分遅延した状態では、データ出力パッド１７０から出力されるデータは、クロック入力パッド１５０に入力される外部クロック信号に同期している。
【０００６】
ところで、出力回路１６８で上記のリアルクロックと、これを反転した反転リアルクロックを必要とする場合がある。これは、出力回路１６８に読み出しデータを供給するＤＲＡＭがリアルクロック，反転リアルクロックそれぞれに同期してデータを読み出すことによって見かけ上アクセス速度が２倍となる高速アクセスを行う場合である。このような場合、図１の回路では出力回路１６８内でインバータを用いて反転リアルクロックを生成しているが、この他に、図２に示すＤＬＬ回路が従来より用いられている。
【０００７】
図２は従来のＤＬＬ回路の他の一例のブロック図を示す。同図中、クロック入力パッド２００を介して外部から入力される外部クロック信号は、バッファとして機能する入力回路２０２を通し１／２分周器２０３に供給される。１／２分周器２０３は、外部クロック信号を１／２分周して分周クロックを生成し、１８０度ＤＬＬブロック２０４の遅延回路２０５及び分周器２０６と、０度ＤＬＬブロック２３４の遅延回路２３５及び分周器２３６とに供給される。
【０００８】
１８０度ＤＬＬブロック２０４の分周器２０６は上記の分周クロックを例えば分周率１／８で分周して、外部クロック信号の１周期分ハイレベルＨで、７周期分ローレベルＬのダミークロックＺと、これを反転した外部クロック信号の１周期分ローレベルＬで、７周期分ハイレベルＨの基準クロックＸとを生成する。
上記の基準クロックＸは位相比較器２０８に供給され、ダミークロックＺはダミー遅延回路２２０及びダミー遅延回路２２１を通って遅延された後、位相比較器２０８に供給される。ダミー回路２１２は入力回路２０２及び出力回路２１８と同一の回路である。位相比較器２０８は、ダミー回路２１２よりの遅延されたダミークロックＺと基準クロックＸとの位相比較を行って位相差信号を生成し遅延制御回路２１４に供給する。遅延制御回路２１４は上記位相差信号に基づいて位相差がなくなる方向にダミー遅延回路２１０，２１１の遅延量を制御する。これによって、遅延されたダミークロックＺの立ち上がりが基準クロックＸの立ち上がりと一致するように、つまり、遅延されたダミークロックＺが基準クロックＸに対して外部クロック信号のｋ周期（ここではｋ＝２）分遅延するようにダミー遅延回路２１０，２１１の遅延量が可変制御される。
【０００９】
分周クロックを供給される遅延回路２０５はダミー遅延回路２１０，２１１と同一構成であり、遅延制御回路２１４によってダミー回路２１２と同一遅延量となるように制御されており、ダミークロックが２段のダミー遅延回路２１０，２１１で遅延されるのに対して、分周クロックは１段の遅延回路２０５で遅延されるために１８０度遅延されることになり、この１８０度遅延された分周クロックは０度ＤＬＬブロック２３４の遅延回路２１５に供給される。
【００１０】
０度ＤＬＬブロック２３４の分周器２３６は上記の分周クロックを例えば分周率１／８で分周して、外部クロック信号の１周期分ハイレベルＨで、７周期分ローレベルＬのダミークロックＺと、これを反転した外部クロック信号の１周期分ローレベルＬで、７周期分ハイレベルＨの基準クロックＸとを生成する。
上記の基準クロックＸは位相比較器２３８に供給され、ダミークロックＺはダミー遅延回路２４０及びダミー回路２４２を通って遅延された後、位相比較器２３８に供給される。ダミー回路２４２は入力回路２０２及び１／２分周回路２０３及び出力回路２１８と同一の回路である。位相比較器２３８は、ダミー回路２４２よりの遅延されたダミークロックＺと基準クロックＸとの位相比較を行って位相差信号を生成し遅延制御回路２４４に供給する。遅延制御回路２４４は上記位相差信号に基づいて位相差がなくなる方向にダミー遅延回路２４０の遅延量を制御する。これによって、遅延されたダミークロックＺの立ち上がりが基準クロックＸの立ち上がりと一致するように、つまり、遅延されたダミークロックＺが基準クロックＸに対して外部クロック信号のｋ周期分遅延するようにダミー遅延回路２４０の遅延量が可変制御される。
【００１１】
ところで、遅延回路２０５で遅延された分周クロックを供給される遅延回路２１５と、１／２分周回路２０３からの分周クロックを供給される遅延回路２３５はダミー遅延回路２４０と同一構成であり、遅延制御回路２４４によってダミー遅延回路２４０と同一遅延量となるように制御されており、遅延回路２３５から３６０度遅延された分周クロック（０度クロック）がリアルクロックとして出力回路２１８に供給され、遅延回路２１５から５４０度遅延された分周クロック（１８０度クロック）が反転リアルクロックとして出力回路２１８に供給される。出力回路２１８は上記リアルクロック及び反転リアルクロックそれぞれに同期してデータバス上のデータをバッファリングして、データ出力パッド２２０から出力する。
【００１２】
【発明が解決しようとする課題】
図１の従来回路を用いて、出力回路１１８内でインバータにより反転リアルクロックを生成した場合、反転リアルクロックの立ち上がりは、インバータ１段分の遅延があるため、反転リアルクロックはリアルクロックと正確に１８０度位相の異なる信号とはならないという問題がある。
【００１３】
図２の従来回路では、１８０度ＤＬＬブロック２０４と、０度ＤＬＬブロック２３４とを持ち、遅延回路２０５，２１５，２３５，ダミー遅延回路２１１，２４０があるために、チップ面積の増大が避けられない。また、反転リアルクロックはリアルクロックに対して遅延回路を多く通ることになり、それだけ電源ノイズを受けやすくなるという問題があった。
【００１４】
本発明は、上記の点に鑑みてなされたものであり、チップ面積の増大を防止でき、電源ノイズの影響を受けにくく、かつ、立ち上がりの位相が正確に１８０度ずれたクロックと反転クロックとを生成できる半導体集積回路装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
請求項１に記載の発明は、入力クロック信号を１／２分周して位相が互いに１８０度ずれた第１，第２分周クロック信号を生成する１／２分周器と、前記第１分周クロック信号を所定の分周率で分周してダミークロックと、その反転信号である基準クロックとを出力する分周器と、前記ダミークロックを遅延するダミー遅延回路と、所定の遅延量を持ち、前記ダミー遅延回路の出力するダミークロックを遅延するダミー回路と、前記ダミー回路の出力するダミークロックと前記基準クロックとの位相比較を行う位相比較器と、前記位相比較器の出力する位相差を供給され、前記位相差がなくなるよう前記ダミー遅延回路の遅延量を制御する遅延制御回路と、前記遅延制御回路の制御により前記ダミー遅延回路と同一遅延量とされ、前記第１分周クロック信号を遅延して出力する第１遅延回路と、前記遅延制御回路の制御により前記ダミー遅延回路と同一遅延量とされ、前記第２分周クロック信号を遅延して出力する第２遅延回路とよりなり、前記第１，第２分周クロック信号それぞれを前記入力クロック信号に対して所定の位相だけ遅延して出力するＤＬＬ回路とを有する。
【００１６】
このように、入力クロック信号を１／２分周して立ち上がりの位相が互いに１８０度ずれた第１，第２分周クロック信号を生成し、それぞれをＤＬＬ回路で入力クロック信号に対して所定の位相だけ遅延して出力するため、ＤＬＬ回路が１回路で済み、チップ面積の増大を防止でき、また、第１，第２分周クロック信号の通る遅延回路の数が少ないため、電源ノイズの影響を受けにくくなる。
また、第１分周クロック信号を分周したダミークロックをダミー遅延回路とダミー回路で遅延してダミークロックと基準クロックとの位相比較を行い、その位相差がなくなるようダミー遅延回路及び第１，第２遅延回路の遅延量を制御するため、立ち上がりの位相が１８０度ずれた第１，第２分周クロック信号それぞれを入力クロック信号に対して所定の位相だけ遅延することができる。
【００１７】
請求項２に記載の発明では、
前記１／２分周器は、前記入力クロック信号でスレーブラッチ部の出力相補信号をゲーティングする第１ゲート部と、
前記第１ゲート部の出力信号を供給されてラッチするマスタラッチ部と、
前記入力クロック信号の反転信号でマスタラッチ部の出力相補信号をゲーティングする第２ゲート部と、
前記第２ゲート部の出力信号を供給されてラッチするスレーブラッチ部とを有し、
前記マスタラッチ部の出力相補信号を前記第１，第２分周クロック信号として出力する。
【００１８】
このように、入力クロック信号でスレーブラッチ部の出力相補信号をゲーティングしてマスタラッチ部でラッチし、入力クロック信号の反転信号でマスタラッチ部の出力相補信号をゲーティングしてスレーブラッチ部でラッチし、マスタラッチ部の出力相補信号を出力するため、第１，第２分周クロック信号の立ち上がりの位相を正確に１８０度ずらすことができる。
【００２１】
【発明の実施の形態】
図３は、本発明のＤＬＬ回路の一実施例のブロック図を示す。同図中、クロック入力パッド１０を介して外部から入力される外部クロック信号は、バッファとして機能する入力回路２０を通し１／２分周器３０に供給される。１／２分周器３０は、外部クロック信号を１／２分周して、互いに位相が正確に１８０度ずれた分周クロック（第１分周クロック）と反転分周クロック（第２分周クロック）とを生成する。反転分周クロックは０度ＤＬＬブロック４０の遅延回路（第２遅延回路）４１に供給され、分周クロックは０度ＤＬＬブロック４０の遅延回路（第１遅延回路）４２及び分周器４３に供給される。
【００２２】
０度ＤＬＬブロック４０の分周器４３は上記の分周クロックを例えば分周率１／８で分周して、外部クロック信号の１周期分ハイレベルＨで、７周期分ローレベルＬのダミークロックＺと、これを反転した外部クロック信号の１周期分ローレベルＬで、７周期分ハイレベルＨの基準クロックＸとを生成する。
図４（ａ）に示す如き上記の基準クロックＸは位相比較器４４に供給され、図４（ｂ）に示す如きダミークロックＺはダミー遅延回路４５及びダミー回路４６を通って遅延された後、位相比較器４４に供給される。ダミー回路４６は入力回路２０及び１／２分周回路３０及び出力回路５０と同一の回路で、同一の遅延量を有している。位相比較器４４は、図４（ｂ）に示す如きダミー回路４６よりの遅延されたダミークロックｄＺと位相比較器４４よりの基準クロックＸとの位相比較を行って位相差信号を生成し遅延制御回路４７に供給する。遅延制御回路４７は上記位相差信号に基づいて位相差がなくなる方向にダミー遅延回路４５の遅延量を制御する。これによって、図４（ａ），（ｂ）に示すように遅延されたダミークロックｄＺの立ち上がりが基準クロックＸの立ち上がりと一致するように、つまり、遅延されたダミークロックｄＺが基準クロックＸに対して外部クロック信号のｋ周期分（ここではｋ＝２）遅延するようにダミー遅延回路４５の遅延量が可変制御される。
【００２３】
ところで、１／２分周器３０からの反転分周クロックを供給される遅延回路４１と、１／２分周器３０からの分周クロックを供給される遅延回路４２はダミー遅延回路４５と同一構成であり、遅延制御回路４７によってダミー遅延回路４５と同一遅延量となるように制御されており、遅延回路４２から３６０度遅延された図４（ｄ）に示す如き分周クロック（０度クロック）がリアルクロックとして出力回路５０に供給され、遅延回路４１から１８０度遅延された図４（ｅ）に示す如き分周クロック（１８０度クロック）が反転リアルクロックとして出力回路５０に供給される。出力回路５０は上記リアルクロック及び反転リアルクロックそれぞれに同期してデータバス上のデータをバッファリングして、データ出力パッド５２から出力する。即ち、出力回路５０から出力されるデータは、クロック入力パッド１０に与えられる外部からの入力クロック信号に同期している。
【００２４】
このように、入力クロック信号を１／２分周して立ち上がりの位相が互いに１８０度ずれた第１，第２分周クロック信号を生成し、それぞれをＤＬＬ回路で入力クロック信号に対して所定の位相だけ遅延して出力するため、ＤＬＬ回路が１回路で済み、チップ面積の増大を防止でき、また、第１，第２分周クロック信号の通る遅延回路の数が少ないため、電源ノイズの影響を受けにくくなる。
【００２５】
図５は、図３に示す１／２分周器３０の一構成例を示す回路図であり、図６は分周器３０の各ノードの信号波形を示す図である。図９に示すように、１／２分周器３０はＮＡＮＤゲート６１〜６８及びインバータ６９よりなる。信号ＩＮ（入力回路１０よりの外部クロック信号）は第１ゲ−ト部のＮＡＮＤゲート６１，６２に供給されると共に、インバータ６９で反転されて第２ゲ−ト部のＮＡＮＤゲート６５，６６に供給される。
【００２６】
ＮＡＮＤゲート６１，６２それぞれにはスレーブラッチ部のＮＡＮＤゲート６８．６７それぞれの出力が供給され、ＮＡＮＤゲート６１，６２それぞれの出力はマスタラッチ部のＮＡＮＤゲート６３，６４に供給される。ＮＡＮＤゲート６３，６４それぞれにはＮＡＮＤゲート６４，６３それぞれの出力が供給され、ＮＡＮＤゲート６３，６４それぞれの出力相補信号はＮＡＮＤゲート６５，６６に供給される。ＮＡＮＤゲート６７，６８それぞれにはＮＡＮＤゲート６５，６６それぞれの出力が供給され、ＮＡＮＤゲート６７，６８それぞれの出力相補信号はＮＡＮＤゲート６８，６７に供給される。
【００２７】
ＮＡＮＤゲート６１〜６８それぞれの出力端子がノードｎｏ２〜ｎｏ９に対応している。ノードｎｏ５を信号を分周クロックとして取り出すと、ノードｎｏ４では分周クロックに対して位相が１８０度ずれた反転分周クロックが取り出される。この分周クロックを図３の遅延回路４２及び分周器４３に供給し、反転分周クロックを遅延回路４１に供給する。
【００２８】
このように、入力クロック信号でスレーブラッチ部の出力相補信号をゲーティングしてマスタラッチ部でラッチし、入力クロック信号の反転信号でマスタラッチ部の出力相補信号をゲーティングしてスレーブラッチ部でラッチし、マスタラッチ部の出力相補信号を出力するため、第１，第２分周クロック信号の立ち上がりの位相を正確に１８０度ずらすことができる。
【００２９】
図７は、図３に示す分周器４３の一構成例を示す回路図であり、図８は図７の分周器４３の各ノードの信号波形を示す図である。図７に示すように、分周器４３は複数のＮＡＮＤゲート及びインバータよりなる３段のカウンタ３０１〜３０３を具備し、信号Ｓ１（１／２分周器３０よりの分周クロック）を分周して、信号Ｓ２、Ｓ３を生成する。なお、図８において、参照符号Ａは１つ目のカウンタ３０１の出力信号、Ｂは２つ目のカウンタ３０２の出力信号であり、各信号波形は図８に示す通りである。また、分周器４３は、複数のＮＡＮＤゲート及びインバータよりなる３段のカウンタで構成されるものに限定されず、様々な論理ゲートの組み合わせとして構成できる。
【００３０】
図８に示すように、分周器４３は入力クロック信号Ｓ１を８分周して、外部クロック信号の１クロックサイクル分の期間がハイレベルＨで、７クロックサイクル分がローレベルＬとなる信号Ｓ２を生成する。また、分周器４３はこの信号Ｓ２に相補関係にある信号Ｓ３を生成する。
図９は、信号Ｓ０〜Ｓ３の位相関係を示す図である。図示するように、位相比較回路３１は、８周期に１回の割合で位相比較を行う。また、信号Ｓ０は１周期遅れで信号Ｓ１に同期している。これにより、出力回路５０における出力クロック信号は、１クロックサイクル前の外部クロック信号に位相同期している。
【００３１】
なお、分周器４３の信号Ｓ２の期間ａを変化させることで、何クロック前の外部クロック信号から出力クロック信号を生成するかを調整することができる。例えば、信号Ｓ２の期間ａを３クロック分の長さとすることにより、３クロック前の外部クロック信号に同期した出力クロック信号を生成することができる。また、信号Ｓ２の期間ａ＋ｂを変えることによって、何周期毎に位相比較を行うかを調整することができる。
【００３２】
入力回路２０、遅延回路４１の最小の遅延時間、クロック配線の遅延時間及び出力回路５０の遅延時間の合計が外部クロック信号の２周期分の時間（２クロックサイクル）よりも短い場合には、２クロックサイクル前の外部クロックから位相同期した内部クロック信号を生成することができる。
図１０は、同一構成の遅延回路４１，４２及びダミー遅延回路４５の一構成例を説明するための図である。同図（ａ）は１ビット分の遅延回路（単位遅延回路）の構成を示し、同図（ｂ）はこの単位遅延回路の動作を示すタイミング図であり、同図（ｃ）は単位遅延回路を複数段接続した場合の構成と動作を示す。
【００３３】
図１０（ａ）に示すように、単位遅延回路は２個のＮＡＮＤゲート４０１と４０２、及びインバータ４０３からなる。単位遅延回路の動作を図１０（ｂ）を参照して説明すると、入力φＥは活性化信号（イネーブル信号）で、ハイレベルＨの時に単位遅延回路が動作する。図１０（ｂ）は、イネーブル信号φＥがハイレベルＨになって信号のアクセスが可能になった状態を示している。なお、図１０（ｂ）において、ＩＮは単位遅延回路への入力信号を示し、またφＮは複数段接続された遅延回路のうち隣接する右側の単位遅延回路からの信号を示し、ＯＵＴは単位遅延回路の出力信号を示し、４ａ−１及び４ａ−２は図１０（ａ）において対応するノードの波形を示している。従って、ＯＵＴは左側に隣接する単位遅延回路の信号φＮに対応する。
【００３４】
信号φＮがローレベルＬの時には出力信号ＯＵＴは常にローレベルＬになる。また、信号φＮがハイレベルＨで信号φＥがあローレベルの時には、出力信号ＯＵＴはハイレベルになる。信号φＮがハイレベルで信号φＥがハイレベルの時には、入力信号ＩＮがローレベルＬであれば出力信号ＯＵＴはハイレベルＨになり、ＩＮがハイレベルであればローレベルＬになる。
【００３５】
図１０（ａ）の回路によれば、イネーブル信号φＥがハイレベルＨの状態で入力信号ＩＮが立ち上がると、その入力信号は矢印の経路に伝播するが、イネーブル信号φＥがローレベルＬの状態では、入力信号ＩＮが出力ＯＵＴに矢印の経路で伝播しないようになっている。
図１０（ｃ）は、図１０（ａ）に示す単位遅延回路を複数段カスケード接続した例であり、実際の遅延回路３３、ダミー遅延回路３４に相当する。図１０（ｃ）では３段のみ示されているが、実際には所望の遅延量が得られるように多数段接続されている。また、イネーブル信号φＥの信号線は、回路要素毎にφＥ−１、φＥ−２、φＥ−３のように複数本あり、これらの信号は遅延制御回路３２で制御される。
【００３６】
図１０（ｃ）では、中央の単位遅延回路が活性化されており、イネーブル信号φＥ−２がハイレベルＨになっている。この場合、入力信号ＩＮがローレベルＬからハイレベルＨに変化すると、左側の単位遅延回路と右側の単位遅延回路のイネーブル信号φＥ−１及びφＥ−３はローレベルであるから、太線のように入力信号ＩＮはＮＡＮＤゲート４０１−１及び４０１−３で止められてしまう。
【００３７】
一方、活性化されている中央の単位遅延回路のイネーブル信号φＥ−２はハイレベルＨであるから、入力信号ＩＮはＮＡＮＤゲート４０１−２を通過する。右側の単位遅延回路の出力信号ＯＵＴはハイレベルＨであるから、入力信号ＩＮなＮＡＮＤゲート４０２−２も通過して、出力信号ＯＵＴとしてローレベルＬの信号が伝播されることになる。上記のように、右側の出力信号ＯＵＴ、すなわちイネーブル信号φＮがローレベルＬの時には、出力信号ＯＵＴは常にローレベルＬになるので、このローレベルＬの信号が左側の単位遅延回路のＮＡＮＤゲート及びインバータに順次伝達され、最終的な出力信号として取り出される。
【００３８】
このように、活性化された単位遅延回路を介して、入力信号ＩＮは折り返されるように信号伝達され、最終的な出力信号になる。つまり、どの部分のイネーブル信号φＥをハイレベルＨにするかにより、遅延量を制御することができる。１ビット分の遅延量（単位遅延量）はＮＡＮＤゲートとインバータの合計の信号伝播時間で決定され、この時間がＤＬＬ回路の遅延単位時間になり、そして、全体の遅延時間は単位遅延量に通過する段数を乗じた量になる。
【００３９】
図１１は、図３に示す遅延制御回路４７の一構成を示す回路図である。遅延制御回路４７は、上記と同じ単位遅延回路を有する単位遅延制御回路４３０−２を遅延回路４１，４２、ダミー遅延回路４５の単位遅延回路の段数分だけ接続した構成になっており、各段の出力が遅延回路の格段のイネーブル信号φＥになる。単位遅延制御回路４３０−２はＮＡＮＤゲート４３２−２とインバータ４３３−２で構成されるフリップフロップの両端にそれぞれ直列に接続されたトランジスタ４３５−２、４３７−２、４３８−２、４３９−２及びＮＯＲゲート４３１−２を有している。トランジスタ４３８−２のゲートは前段の単位遅延制御回路のノード５ａ−２に接続され、トランジスタ４３９−２のゲートは後段の単位遅延制御回路のノード５ａ−５に接続されて、前段と後段の信号を受けるようになっている。一方、直列接続されている他方のトランジスタには、カウントアップする時のセット信号φＳＥ及びφＳＯと、カウントダウンする時のリセット信号φＲＥ及びφＲＯが１ビットおきに接続されている。
【００４０】
図１１に示されるように、中央の単位遅延制御回路４３０−２では、トランジスタ４３５−２のゲートにセット信号φＳＯが供給され、トランジスタ４３７−２にリセット信号φＲＯが供給され、トランジスタ４３７−２にリセット信号φＲＯが供給され、また単位遅延制御回路４３０−２の前段及び後段の両側の回路の各対応するトランジスタのゲートにはそれぞれセット信号φＳＥ及びリセット信号φＲＥが供給されている。またＮＯＲゲート４３１−２には、左側（前段）の回路のノード５ａ−１と回路４３０−２のノード５ａ−４の信号が入力される構成になっている。なお、φＲは単位遅延制御回路をリセットする信号で、電源投入後に一時的にローレベルＬになり、その後はハイレベルＨに固定される。
【００４１】
図１２は、図１１に示す遅延制御回路４７の動作を説明するためのタイミング図である。
図１２に示すように、まずリセット信号φＲが一時的にローレベルＬになり、ノード５ａ−１、５ａ−３、５ａ−５がハイレベルＨ、また５ａ−２、５ａ−４、５ａ−６がローレベルＬにセットされる。そして、カウントアップする時には、カウントアップ信号（セット信号）φＳＥ及びφＳＯが交互にハイレベルＨとローレベルＬを繰り返す。
【００４２】
セット信号φＳＥがローレベルＬからハイレベルＨになると、ノード５ａ−１は接地されてローレベルＬになり、またノード５ａ−２はハイレベルＨに変化する。ノード５ａ−２がハイレベルＨに変化したのを受けて、出力信号（イネーブル信号）φＥ−１はハイレベルＨからローレベルＬに変化する。この状態はフリップフロップにラッチされるので、セット信号φＳＥがローレベルＬに戻ったとしても、イネーブル信号φＥ−１はローレベルＬのままである。そして、ノード５ａ−１がローレベルＬに変化したことを受けて、イネーブル信号（出力信号）φＥ−２がローレベルＬからハイレベルＨに変化する。ノード５ａ−２がハイレベルＨに変化したのでトランジスタ４３８−２はオン状態になり、セット信号φＳＯがローレベルＬからハイレベルＨになると、ノード５ａ−３は設置されてローレベルＬに、またノード５ａ−４はハイレベルＨに変化する。更に、ノード５ａ−４がハイレベルＨに変化したのを受けて、イネーブル信号φＥ−２はハイレベルＨからローレベルＬに変化する。この状態はフリップフロップにラッチされるので、セット信号φＳＯがローレベルＬに戻ったとしても、イネーブル信号φＥ−２はローレベルＬのままである。
【００４３】
そして、ノード５ａ−３がローレベルＬに変化したことを受けて、イネーブル信号φＥ−３がローレベルＬからハイレベルＨに変化する。図８では、セット信号φＳＥ及びφＳＯが１パルスずつ出ているだけであるが、単位遅延制御回路が何段にも接続されており、セット信号φＳＥ及びφＳＯが交互にハイレベルＨとローレベルＬを繰り返せば、出力信号（イネーブル信号）φＥがハイレベルＨになる段の位置が順次右側にシフトする。従って、位相比較回路３１の比較結果により遅延量を増加させる必要がある場合には、交互にセット信号φＳＥ及びφＳＯのパルスを入力すればよい。
【００４４】
カウントアップ信号（セット信号）φＳＥ及びφＳＯと、カウントダウン信号（リセット信号）φＲＥ及びφＲＯとが出力されない状態、すなわちローレベルＬである状態が維持されれば、イネーブル信号φＥはハイレベルＨなる段の位置は固定される。従って、位相比較回路３１の比較結果により遅延量を維持する必要がある場合には、信号φＳＥ、φＳＯ、φＲＥ及びφＲＯのパルスを入力しないようにする。
【００４５】
カウントダウンする時には、リセット信号φＲＥ及びφＲＯのパルスを交互に入力すると、カウントアップ時と逆に出力φＥがハイレベルＨになる段の位置が順次左側にシフトする。
以上説明したように、図１１に示した遅延制御回路４７では、パルスを入力することにより、イネーブル信号φＥがハイレベルＨになる段の位置を１つずつ移動させることが可能であり、これらのイネーブル信号φＥで図１０（ｃ）に示した遅延回路を制御すれば遅延量を１単位ずつ（単位遅延時間毎に）制御することができる。
【００４６】
次に、図３に示す位相比較器４４の構成を説明する。位相比較器４４は図１３に示す位相比較部と、図１５に示す増幅回路部とからなる。始めに、図１３に示す位相比較部について、図１４を参照して説明する。
図１４において、参照符号φｏｕｔ及びφｅｘｔは、この位相比較回路で比較する出力信号（Ｓ０）と外部クロック信号（Ｓ３）を示し、信号φｅｘｔを基準として信号φｏｕｔの位相が判定される。また、φａ〜φｅは図１５に示す増幅回路部に接続される出力信号を示している。
【００４７】
図１３に示すように、位相比較器４４の位相比較部は、２個のＮＡＮＤゲートで構成されたフリップフロップ回路４２１及び４２２、その状態をラッチするラッチ回路４２５及び４２６、ラッチ回路の活性化信号を生成する回路４２４、外部クロック信号φｅｘｔを単位遅延量だけ遅延させる遅延回路４２３、及び信号φｏｕｔを単位遅延量だけ遅延させる遅延回路４３０とを備えて構成される。フリップフロップ回路４２１は−ｔｄの範囲、フリップフロップ回路４２２は＋ｔｄの範囲の位相比較を行っている。
【００４８】
図１４（ａ）は比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相がｔｄを越えて進んでいる場合、すなわち信号φｏｕｔが信号φｅｘｔより先にローレベルＬからハイレベルＨになる場合を示している。信号φｏｕｔと信号φｅｘｔが共にローレベルＬの時には、フリップフロップ回路４２１及び４２２のノード６ａ−２、６ａ−３、６ａ−４、６ａ−５は全てハイレベルＨになっている。
【００４９】
信号φｏｕｔがローレベルＬからハイレベルＨに変化すると、ノード６ａ−４がハイレベルＨからローレベルＬに変化し、ノード６ａ−０が１遅延分（ｔｄ）遅れてローレベルＬからハイレベルＨになることで、ノード６ａ−２がハイレベルＨからローレベルＬに変化する。その後、信号φｅｘｔがローレベルＬからハイレベルＨになり、また１遅延分遅れてノード６ａ−１がローレベルＬからハイレベルＨになるが、フリップフロップの両端の電位はすでに確定しているので、何ら変化は生じない。結局、ノード６ａ−２はローレベルＬ、ノード６ａ−３はハイレベルＨ、ノード６ａ−４はローレベル、そしてノード６ａ−５はハイレベルを維持する。
【００５０】
一方、信号φｅｘｔがローレベルからハイレベルＨに変化したのに応じて、回路４２４の出力信号φａはローレベルＬからハイレベルＨに変化し、ノード６ａ−６には一時的にハイレベルＨになるパルスが印加される。このノード６ａ−６はラッチ回路４２５及び４２６のＮＡＮＤゲートの入力となっているので、このＮＡＮＤゲートが一時的に活性化されて、フリップフロップ回路４２１及び４２２の両端の電位状態をラッチ回路４２５及び４２６に取り込むことになる。最終的には、出力信号φｂがハイレベルＨ、出力信号φｃがローレベルＬ、出力信号φｄがハイレベルＨ、そして出力信号φｅがローレベルＬになる。
【００５１】
次に、図１４（ｂ）は比較対象信号φｏｕｔと比較基準信号φｅｘｔの位相がほぼ同じ（±ｔｄ内）で、信号φｏｕｔが信号φｅｘｔとほぼ同時にローレベルＬからハイレベルＨになる場合を示している。信号φｏｕｔの立ち上がり時点とノード６ａ−１の立ち上がり時点との時間差内に信号φｏｕｔがローレベルＬからハイレベルＨに変化した時、まず信号φｅｘｔがローレベルＬからハイレベルＨになることによってフリップフロップ４２１のノード６ａ−３がローレベルＬからハイレベルＨに変化する。フリップフロップ４２２では、ノード６ａ−１がローレベルＬのままなので、逆にノード６ａ−４がハイレベルＨからローレベルＬに変化する。その後、ノード６ａ−１がハイレベルＨからローレベルＬに変化するが、フリップフロップ４２２の状態は既に決まっているので、何ら変化は生じない。その後、ノード６ａ−６が一時的にハイレベルＨになるので、ラッチ回路にはこの状態が記憶され、結局、出力信号φｂがローレベル、出力信号φｃがハイレベルＨ、出力信号φｄがハイレベルＨ、そして出力信号φｅがローレベルになる。
【００５２】
図１４（ｃ）は、比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相がｔｄを越えて遅れており、φｏｕｔがφｅｘｔより後にローレベルＬからハイレベルＨになる場合を示している。この場合には、φｅｘｔによって２個のフリップフロップ回路４２１と４２２に変化が生じて、６ａ−３と６ａ−５がハイレベルＨからローレベルＬに変化する。そして、最終的には、φｂがローレベル、φｃがハイレベルＨ、φｄがローレベルＬ、φｅがハイレベルＨになる。
【００５３】
このように、信号（比較基準信号）φｅｘｔの立ち上がり時間を基準として、信号（比較対象信号）φｏｕｔの立ち上がり時間がそれ以前にハイレベルＨになったか、ほぼ同時であったか、あるいは遅れてハイレベルＨになったかを検出することが可能になる。これらの検出結果を出力信号φｂ、φｃ、φｄ及びφｅの値としてラッチしておき、その値に基づいて遅延制御回路４７をカウントアップするか、カウントダウンするかを決めることができる。
【００５４】
次に、図１５を参照して、位相比較器４４の増幅回路部の一構成例を説明する。なお、図１６は図１５に示すＪＫフリップフロップの動作を説明するためのタイミング図である。
図１５に示すように、位相規格回路３１の増幅回路部は、ＪＫフリップフロップ４２７と、ＮＡＮＤゲート及びインバータで構成される増幅部４２８との２つの部分を備えて構成されている。ＪＫフリップフロップ４２７には、図１３の位相比較部からの出力信号φａが入力され、信号φａがローレベルＬであるかハイレベルＨであるかに応じてノード７ａ−９及び７ａ−１１の電位が交互にローレベルＬとハイレベルＨを繰り返す仕組みになっている。増幅部４２８は、ＪＫフリップフロップ４２７の出力信号と、信号φｂ及びφｄの信号を受けて増幅して出力する。
【００５５】
まず、ＪＫフリップフロップ４２７の動作を図１６のタイミング図を参照して説明する。時間Ｔ１で、信号φａがハイレベルＨからローレベルＬに変化すると、ノード７ａ−１及び７ａ−１０がローレベルＬからハイレベルＨに変化する。一方、ノード７ａ−１の変化に応じて、ノード７ａ−５、７ａ−６、及び７ａ−７が変化するが、信号φａがローレベルＬであるために、ノード７ａ−８は変化しない。結局、出力（ノード）７ａ−９は変化せず、出力７ａ−１１のみがローレベルＬからハイレベルＨになる。次に、時間Ｔ２になって、φａがローレベルＬからハイレベルＨに変化すると、時間Ｔ１での動きと逆にノード７ａ−８はハイレベルＨからローレベルＬに、７ａ−１０は７ａ−７が変化しないので変化せず、出力７ａ−９はローレベルＬからハイレベルＨに変化し、出力７ａ−１１は変化しない。このように、ＪＫフリップフロップ回路４２７は、信号φａの動きに応じて出力７ａ−９及び７ａ−１１が交互にハイレベルＨとローレベルＬを繰り返す動きをする。
【００５６】
図１７は、上記増幅回路部のカウントアップ時の動作を示すタイミング図（カウントアップ時）であり、図１８は増幅回路部のカウント維持時の動作を示すタイミング図であり、図１９は増幅回路部のカウントダウン時の動作を示すタイミング図である。これらの図を参照して、図１５に示す増幅部４２８の動作を説明する。
【００５７】
図１７は、比較基準信号φｅｘｔの立ち上がりに対して、比較対象信号φｏｕｔが先にローレベルＬからハイレベルＨになる場合を示している。この場合の位相比較部からの入力信号は、信号φｂがハイレベルＨ、信号φｃがローレベルＬ、信号φｄがハイレベルＨ、信号φｅがローレベルＬである。結局、ノード７ａ−１２がハイレベルＨになり、ノード７ａ−１３がローレベルＬに固定され、セット信号φＳＯ及びφＳＥはＪＫフリップフロップの状態に応じて変化するが、リセット信号φＲＯ及びφＲＥは７ａ−１３がローレベルＬのため変化しない。
【００５８】
図１８は、比較対象信号φｏｕｔが比較基準信号φｅｘｔとほぼ同時にローレベルＬからハイレベルＨになる場合を示している。この場合の位相比較部からの入力信号は、信号φｂがローレベルＬ、信号φｃがハイレベル、信号φｄがハイレベル、信号φｅがローレベルである。結局、ノード７ａ−１２及び７ａ−１３がローレベルＬに固定され、リセット信号φＳＥ及びφＳＯはＪＫフリップフロップの出力が増幅部に影響することなく、信号φＳＯ、φＳＥ、φＲＯ及びφＲＥはローレベルＬに固定されたままになる。
【００５９】
図１９は、比較対象信号φｏｕｔが比較基準信号φｅｘｔの立ち上がりに対して遅れてローレベルＬからハイレベルＨになる場合を示している。この場合の位相比較部からの入力信号は、信号φｂがローレベルＬ、信号φｃがハイレベルＨ、信号φｄがローレベルＬ、信号φｅがハイレベルＨである。結局、ノード７ａ−１２がローレベルＬに固定され、ノード７ａ−１３がハイレベルＨに固定され、リセット信号φＲＯ及びφＲＥはＪＫフリップフロップ４２７の状態に応じて変化するが、セット信号φＳＯ及びφＳＥはノード７ａ−１３がローレベルＬのために変化しない。
【００６０】
また、図１５には、信号φｂ及びφｅからリセット信号を生成する論理回路４３１が図示されている。φｏｕｔがφｅｘｔに対し±ｔｄの範囲を越えている場合にはリセット信号はＨにあり、その範囲内であればリセット信号はＬである。
図２０は、本発明に係る半導体集積回路装置（ＤＬＬ）が適用される一例としてのシンクロナスＤＲＡＭ（ＳＤＲＡＭ）の構成を示す図であり、図２１は図２０のＳＤＲＡＭの動作を説明するためのタイミングチャートである。
【００６１】
本発明が適用される半導体集積回路装置の一例としてのＳＤＲＡＭは、例えばパイプライン方式が採用され、１６Ｍ・２バンク・８ビット幅のものとして構成されている。
図２０に示されるように、ＳＤＲＡＭは汎用ＤＲＡＭのＤＲＡＭコア１０８ａ、１０８ｂの他に、クロックバッファ１０１、コマンドデコーダ１０２、アドレスバッファ／レジスタ＆バンクアドレスセレクト（アドレスバッファ）１０３、Ｉ／Ｏデータバッファ／レジスタ１０４、制御信号ラッチ１０５ａ、１０５ｂ、モードレジスタ１０６、コラムアドレスカウンタ１０７ａ、１０７ｂを備えている。ここで、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ端子は、従来の動作とは異なり、その組み合わせで各種コマンドを入力することによって動作モードが決定されるようになっている。各種コマンドは、コマンドデコーダで解読されて、動作モードに応じて各回路を制御することになる。また、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ信号は、制御信号ラッチ１０５ａと１０５ｂにも入力されて次のコマンドが入力されるまで、その状態がラッチされる。
【００６２】
アドレス信号は、アドレスバッファ１０３で増幅されて各バンクのロードアドレスとして使用される他、コラムアドレスカウンタ１０７ａ及び１０７ｂの初期値として使用される。
クロックバッファ１０１は、内部クロック生成回路１２１及び出力タイミング制御回路１２２を備えている。内部クロック生成回路１２１は、外部クロック信号ＣＬＫから通常の内部クロック信号を生成するものであり、また、出力タイミング制御回路１２２は、前述したようなＤＬＬ回路を適用して正確な遅延制御（位相制御）を行ったクロック信号を発生させるためのものである。
【００６３】
Ｉ／Ｏデータバッファ／レジスタ１０４は、データ入力バッファ１３及びデータ出力バッファ（出力回路）５１を備え、ＤＲＡＭコア１０８ａ及び１０８ｂから読み出された信号は、データ出力バッファ５１により所定のレベルに増幅され、出力タイミング制御回路１２２からのクロック信号に従ったタイミングでデータばパッドＤＱ０〜ＤＱ７を介して出力される。また、入力データに関しても、パッドＤＱ０〜ＤＱ７から入力されたデータは、データ入力バッファ１３を介して取り込まれる。ここで、クロック配線４１は、出力タイミング制御回路１２２から各データ出力バッファ５１までの配線に対応している。
【００６４】
上記ＳＤＲＡＭの読み取り動作を図２１を参照して説明する。
まず、外部クロック信号ＣＬＫは、このＳＤＲＡＭが使用されるシステムから供給される信号であり、このＣＬＫの立ち上がりに同期して、各種コマンド、アドレス信号、入力データを取り込み、又は出力データを出力するように動作する。
【００６５】
ＳＲＡＭからデータを読み出す場合、コマンド信号（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ信号）の組み合わせからアクティブ（ＡＣＴ）コマンドをコマンド端子に入力し、アドレス端子にはローアドレス信号を入力する。このコマンド、ローアドレスが入力されるとＳＤＲＡＭは活性状態になり、ローアドレスに応じたワード線を選択して、ワード線上のセル情報をビット線に出力し、センスアンプで増幅する。
【００６６】
更に、ローアドレスに関係した部分の動作時間（ｔＲＣＤ）後に、リードコマンド（Ｒｅａｄ）とコラムアドレスを入力する。コラムアドレスに従って、選択されたセンスアンプデータをデータバス線に出力し、データバスアンプで増幅し、出力バッファで更に増幅して出力端子（ＤＱ）にデータが出力される。これら一連の動作は汎用ＤＲＡＭと全く同じ動作であるが、ＳＤＲＡＭの場合、コラムアドレスに関係する回路がパイプライン動作するようになっており、リードデータは毎サイクル専属して出力されることになる。これにより、データ転送速度は外部クロック信号ＣＬＫの周期になる。
【００６７】
ＳＤＲＡＭでのアクセス時間には３種類あり、いずれも外部クロック信号ＣＬＫの立ち上がり時点を基準にして定義される。図２１において、ｔＲＡＣはローアドレスアクセス時間、ｔＣＡＣはコラムアドレスアクセス時間、ｔＡＣはクロックアクセス時間を示している。
図２２は、図２０のＳＤＲＡＭの要部構成を概略的に示すブロック図であり、ＳＤＲＡＭにおけるパイプライン動作を説明するためのもので、一例としてパイプが３段設けられている場合を示している。
【００６８】
ＳＤＲＡＭでのコラムアドレスに関係する処理回路は、処理の流れに沿って複数段に分割されており、分割された各段の回路をパイプと呼んでいる。
クロックバッファ１０１は図２０を参照して説明したように、内部クロック生成回路１２１及び出力タイミング制御回路１２２を備え、内部クロック生成回路１２１の出力（通常の内部クロック新尾久）がパイプ−１及びパイプ−２に供給され、出力タイミング制御回路１２２の出力（位相制御された内部クロック信号）がパイプ−３の出力回路５０（データ出力バッファ）に供給されるようになっている。
【００６９】
各パイプは供給された内部クロック信号に従って制御され、各パイプの間には、パイプ間の信号の伝達タイミングを制御するスイッチが設けられており、これらのスイッチもクロックバッファ１０１（内部クロック発生回路１２１）で生成された内部クロック信号により制御される。
図２２に示す例では、パイプ−１において、コラムアドレスバッファ１１６でアドレス信号を増幅してコラムデコーダ１１８にアドレス信号を送り、コラムデコーダ１１８で選択されたアドレス番地に相当するセンスアンプ回路１１７の情報をデータバスに出力し、データバスの情報をデータバスアンプ１１９で増幅するまで行われる。また、パイプ−２にはデータバス制御回路１２０のみが設けられ、パイプ−３はＩ／Ｏバッファ１０４（出力回路５０）で構成されている。なお、Ｉ／Ｏバッファ１０４におけるデータ入力バッファ１３は図２２では省略されている。
【００７０】
そして、各パイプ内の回路も、クロックサイクル時間内で完全に動作完了するならば、パイプとパイプとの間にあるスイッチをクロック信号に同期して開閉することで、リレー式にデータを送り出す。これにより、各パイプでの処理が並列に行われることになり、出力端子にはクロック信号に同期して連続的にデータが出力されることになる。
【００７１】
図２３は、本発明に係る半導体集積回路装置における出力回路（データ出力バッファ）５０の一構成例を説明するための図である。図２２及び図２３に示されるように、図２３におけるＤａｔａ１及びＤａｔａ２は、セルアレイ１１５から読み出され、センスアンプ１１７とデータバスアンプ１１９とデータバス制御回路１２０を介して出力された記憶データに対応する信号であり、Ｄａｔａ１及びＤａｔａ２は、出力データがハイレベルＨの場合には共にローレベルＬであり、出力データがローレベルＬの場合には共にハイレベルＨである。なお、出力データがハイレベルＨでもローレベルＬでもないハイインピーダンス状態（ハイゼット状態）をとることも可能であり、その場合にはデータバス制御回路１２０において、Ｄａｔａ１がハイレベルＨに、Ｄａｔａ２がローレベルになるように変換される。Ｄａｔａ３及びＤａｔａ４も、Ｄａｔａ１及びＤａｔａ２と同様に、セルアレイ１１５から読み出され、センスアンプ１１７とデータバスアンプ１１９とデータバス制御回路１２０を介して出力された記憶データに対応する信号であり、Ｄａｔａ１及びＤａｔａ２は、出力データがハイレベルＨの場合には共にローレベルＬであり、出力データがローレベルＬの場合には共にハイレベルＨである。
【００７２】
信号φ０は、出力タイミング制御回路１２２（図３中の遅延回路４２）の出力信号（リアルクロック）に対応するもので、出力回路のイネーブル信号として機能するものである。
クロック信号φ０が立ち上がってハイレベルＨになると、Ｄａｔａ１とＤａｔａ２の情報がデータ出力パッド５２（ＤＱ０〜ＤＱ７）に現われる。例えば、データ出力パッド５２にハイレベルＨを出力する場合を想定すると、クロック信号φ０がローレベルＬからハイレベルＨに変化し、ノード８ａ−１ＡがローレベルＬに、ノード８ａ−２ＡがハイレベルＨになって、トランスファゲートがオンしてＤａｔａ１及びＤａｔａ２がノード８ａ−３及び８ａ−６に伝達される。その結果、ノード８ａ−５がローレベルＬに、ノード８ａ−８がハイレベルＨになると、出力用のＰチャネルトランジスタ８１はオンとなり、またＮチャネルトランジスタ８２はオフとなって、データ出力パッド５２にはハイレベルＨの出力が現われることになる。また、クロック信号φ０がローレベルＬになると、トランスファゲートはオフして、それまでの出力状態が保持される。
【００７３】
信号φ１８は、出力タイミング制御回路１２２（図３中の遅延回路４１）の出力信号（反転リアルクロック）に対応するもので、出力回路のイネーブル信号として機能するものであり、クロック信号φ０に対して位相が１８０度異なっている。
クロック信号φ１８が立ち上がってハイレベルＨになると、Ｄａｔａ３とＤａｔａ４の情報がデータ出力パッド５２（ＤＱ０〜ＤＱ７）に現われる。例えば、データ出力パッド５２にハイレベルＨを出力する場合を想定すると、クロック信号φ１８がローレベルＬからハイレベルＨに変化し、ノード８ａ−１ＢがローレベルＬに、ノード８ａ−２ＢがハイレベルＨになって、トランスファゲートがオンしてＤａｔａ３及びＤａｔａ４がノード８ａ−３及び８ａ−６に伝達される。その結果、ノード８ａ−５がローレベルＬに、ノード８ａ−８がハイレベルＨになると、出力用のＰチャネルトランジスタ８１はオンとなり、またＮチャネルトランジスタ８２はオフとなって、データ出力パッド５２にはハイレベルＨの出力が現われることになる。また、クロック信号φ１８がローレベルＬになると、トランスファゲートはオフして、それまでの出力状態が保持される。
【００７４】
つまり、クロック信号φ０の立ち上がり時にＤａｔａ１とＤａｔａ２の情報がラッチされてデータ出力パッド５２から出力され、次に、クロック信号φ１８の立ち上がり時にＤａｔａ３とＤａｔａ４の情報がラッチされてデータ出力パッド５２から出力され、これを交互に繰り返す。
本発明は上記実施例に限定されることはなく、種々の変形例が可能である。例えば、遅延回路を構成する遅延素子として機能する論理素子はＮＡＮＤゲートやインバータに限定されず、ＮＯＲやＥＯＲ等の論理素子を用いて構成することができる。
【００７５】
以上の説明では、本発明の半導体集積回路装置をＳＤＲＡＭとして説明したが、本発明はＳＤＲＡＭに限らず、外部から入力される信号に同期して出力信号が出力される半導体集積回路装置であれば、どのようなものにも適用可能である。
【００７６】
【発明の効果】
上述の如く、本発明によれば、入力クロック信号を１／２分周して立ち上がりの位相が互いに１８０度ずれた第１，第２分周クロック信号を生成し、それぞれをＤＬＬ回路で入力クロック信号に対して所定の位相だけ遅延して出力するため、ＤＬＬ回路が１回路で済み、チップ面積の増大を防止でき、また、第１，第２分周クロック信号の通る遅延回路の数が少ないため、電源ノイズの影響を受けにくくなる。
また、第２分周クロック信号を分周したダミークロックをダミー遅延回路とダミー回路で遅延してダミークロックと基準クロックとの位相比較を行い、その位相差がなくなるようダミー遅延回路及び第１，第２遅延回路の遅延量を制御するため、立ち上がりの位相が１８０度ずれた第１，第２分周クロック信号それぞれを入力クロック信号に対して所定の位相だけ遅延することができる。
【００７９】
また、入力クロック信号でスレーブラッチ部の出力相補信号をゲーティングしてマスタラッチ部でラッチし、入力クロック信号の反転信号でマスタラッチ部の出力相補信号をゲーティングしてスレーブラッチ部でラッチし、マスタラッチ部の出力相補信号を出力するため、第１，第２分周クロック信号の立ち上がりの位相を正確に１８０度ずらすことができる。
【図面の簡単な説明】
【図１】従来のＤＬＬ回路の一例のブロック図である。
【図２】従来のＤＬＬ回路の他の一例のブロック図である。
【図３】本発明の半導体集積回路装置の一実施例のブロック図である。
【図４】図３の半導体集積回路装置の各部の信号波形を示す図である。
【図５】図３の半導体集積回路装置における１／２分周器の例を示す回路図である。
【図６】図５の１／２分周器の各ノードの信号波形を示す図である。
【図７】図３の半導体集積回路装置における分周器の例を示す回路図である。
【図８】図７の分周器の各ノードの信号波形を示す図である。
【図９】図７の分周器を使用した半導体集積回路装置の動作を説明するためのタイミング図である。
【図１０】本発明の半導体集積回路装置における遅延回路の一構成例を説明するための図である。
【図１１】本発明の半導体集積回路装置における遅延制御回路４７の一構成例を説明するための図である。
【図１２】図１１の遅延制御回路の動作を説明するためのタイミング図である。
【図１３】本発明の半導体集積回路装置における位相比較器４４の位相比較部の一構成例を説明するための図である。
【図１４】図１３の位相比較部の動作を説明するためのタイミング図である。
【図１５】本発明の半導体集積回路装置における位相比較器４４の増幅回路部の一構成例を説明するための図である。
【図１６】図１５の増幅回路部におけるＪＫフリップフロップの動作を説明するためのタイミング図である。
【図１７】図１５の増幅回路部の動作を説明するためのタイミング図（カウントアップ時）である。
【図１８】図１５の増幅回路部の動作を説明するためのタイミング図（カウント維持時）である。
【図１９】図１５の増幅回路部の動作を説明するためのタイミング図（カウントダウン時）である。
【図２０】本発明に係る半導体集積回路装置が適用される一例としてのシンクロナスＤＲＡＭの構成を示す図である。
【図２１】図２０のシンクロナスＤＲＡＭの動作を説明するためのタイミング図である。
【図２２】図２０のシンクロナスＤＲＡＭの要部構成を概略的に示すブロック図である。
【図２３】本発明に係る半導体集積回路装置における出力回路（データ出力バッファ）の一構成例を説明するための図である。
【符号の説明】
１０  クロック入力パッド
２０  入力回路
３０  １／２分周器
４０  ０度ＤＬＬブロック
４１，４２  遅延回路
４３  分周器
４４  位相比較器
４５  ダミー遅延回路
４６  ダミー回路
４７  遅延制御回路
５０  出力回路
５２  データ出力パッド
６１  〜６８  ＮＡＮＤゲート
６９  インバータ
【図１】
0004071873.tif 000002
【図２】
0004071873.tif 000003
【図３】
0004071873.tif 000004
【図４】
0004071873.tif 000005
【図５】
0004071873.tif 000006
【図６】
0004071873.tif 000007
【図７】
0004071873.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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