(57)【特許請求の範囲】
【請求項１】
透明基板上にアモルファスシリコン層を堆積させ、核形成物質を添加したのち熱処理を施すことによって多結晶シリコン層に変換し、次いで、前記多結晶シリコン層にレーザ照射を施したのち前記多結晶シリコン層を多結晶シリコンパターンにエッチングする工程を有するとともに、前記核形成物質の添加工程から前記多結晶シリコンパターンの形成工程の間に酸化膜の形成工程を設けることがなく、次いで、少なくとも、次の成膜工程の前に、前記核形成物質を含むエッチング残渣を除去するエッチング処理を行うことを特徴とする薄膜半導体装置の製造方法。
【請求項２】
上記核形成物質が、Ｎｉ，Ａｌ，Ａｕ，Ｐｔ，Ｃｕ，Ａｇ，Ｆｅのいずれかであることを特徴とする請求項１記載の薄膜半導体装置の製造方法。
【請求項３】
上記エッチング残渣を除去するエッチング処理が、ＨＦ系エッチング液を用いたウェット・エッチングであることを特徴とする請求項１または２に記載の薄膜半導体装置の製造方法。
【請求項４】
上記エッチング残渣を除去するエッチング処理が、ドライ・エッチングであることを特徴とする請求項１または２に記載の薄膜半導体装置の製造方法。
【請求項５】
上記多結晶シリコン層を多結晶シリコンパターンにエッチングする工程がドライ・エッチング工程であり、前記ドライ・エッチング工程に引き続いて、０．０１Ｗ／ｃｍ3 以上の電力によるＯ2 アッシングを行うことを特徴とする請求項１乃至４のいずれか１項に記載の薄膜半導体装置の製造方法。
【請求項６】
上記多結晶シリコン層を多結晶シリコンパターンにエッチングする工程がドライ・エッチング工程であり、前記多結晶シリコン層を多結晶シリコンパターンにエッチングする工程の前に、前記多結晶シリコン層を設けた上記透明基板の無い状態で、０．０２Ｗ／ｃｍ3 以上の電力によるＯ2 アッシングを行なって、ドライ・エッチング装置を構成するチャンバーを清浄化することを特徴とする請求項１乃至５のいずれか１項に記載の薄膜半導体装置の製造方法。
【請求項７】
上記薄膜半導体装置が、アクティブマトリクス型液晶表示装置を構成する薄膜トランジスタであることを特徴とする請求項１乃至６のいずれか１項に記載の薄膜半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は薄膜半導体装置の製造方法に関するものであり、特に、アクティブマトリクス型液晶表示装置のデータドライバ、ゲートドライバ、及び、画素スイッチング素子等として用いる多結晶シリコン薄膜トランジスタ（ＴＦＴ）のパターニング工程におけるエッチング残渣の除去方法に特徴のある薄膜半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、液晶表示装置は小型・軽量・低消費電力であるため、ＯＡ端末やプロジェクター等に使用されたり、或いは、携帯可能性を利用して小型液晶テレビ等に使用されており、特に、高品質液晶表示装置用には、非選択時のクロストークを完全に排除するために画素毎にスイッチング用ＴＦＴを設けたアクティブマトリクス型液晶表示装置が用いられている。
【０００３】
この様なアクティブマトリクス型液晶表示装置において、画素用ＴＦＴと共に内蔵する画素周辺部の駆動ドライバー用のＴＦＴとして、近年の液晶表示装置の高精細化、高解像度化に伴って高移動度のものが求められており、この様な要請に応えるためにＴＦＴを構成する半導体層としてアモルファスシリコンと比較して移動度の高い多結晶シリコン膜を用いた多結晶シリコンＴＦＴが採用され始めている。
【０００４】
この様なＴＦＴに用いる多結晶シリコン膜は、減圧化学気相成長法（ＬＰＣＶＤ法）によって成膜したアモルファスシリコン膜上に、結晶化を促進するためにＮｉ塩水溶液をスピンコートしてＮｉを添加したのち、５５０℃程度の高温でアニールして多結晶化したものや、減圧化学気相成長法により直接成膜した多結晶シリコン膜や、或いは、アモルファスシリコン膜をレーザやフラッシュランプ等のエネルギービームの照射によって瞬間的に溶融結晶化したものが用いられている。
【０００５】
図５参照
図５は、この様にして形成したＴＦＴの要部構造の説明図であり、石英ガラス基板（図示せず）上に、下地ＳｉＯ2 膜２１を介して減圧化学気相成長法によって厚さ５０ｎｍのアモルファスシリコン層を成膜したのち、０．１％のＮｉ塩水溶液をスピンコートしてＮｉを添加し、次いで、５５０℃程度の高温で４時間アニールして多結晶シリコン層に変換する。
【０００６】
次いで、多結晶シリコン層を所定形状のレジストパターンをマスクとしてドライ・エッチングすることによって多結晶シリコンパターン２２を形成し、次いで、ＰＣＶＤ法（プラズマＣＶＤ法）によってゲート酸化膜を堆積させたのち、スパッタリング法によってゲート電極となるＡｌ膜を堆積させ、所定形状のレジストパターンをマスクとしてドライ・エッチングすることによってゲート電極２３を形成する。
【０００７】
この場合、破線の円に囲まれた領域がＴＦＴ部２４となり、図の場合には、一つの多結晶シリコンパターン２２によって２つのＴＦＴが構成されることになる。
【０００８】
次いで、図示しないものの、ゲート電極をマスクとしてイオンを注入してソース・ドレイン領域を形成したのち、層間絶縁膜としてのＳｉＯ2 膜及びＳｉＮ膜を順次堆積させて、駆動用ドライバーを構成するＴＦＴの場合には、ソース・ドレイン領域、ゲート電極に対するコンタクトホールを形成し、次いで、Ｔｉ／Ａｌ／Ｔｉを堆積したのち、所定形状のレジストパターンをマスクとしてエッチングして、ソース・ドレイン電極及びゲート引出電極を形成している。
【０００９】
【発明が解決しようとする課題】
しかし、従来のＴＦＴにおいては、ゲート電極のパターンに幅方向の凹凸や、厚さ方向の凹凸ができ、設計値通りのＴＦＴ特性が得られないという問題があり、また、層間絶縁膜の表面に多数の突起が形成されるという問題がある。
【００１０】
図６（ａ）参照
図６（ａ）は、層間絶縁膜としてのＳｉＮ膜２９を形成した状態の表面の顕微鏡写真を模写したものであり、図に示すようにゲート電極２３のパターンに幅方向の凹凸ができ、また、ＳｉＮ膜２９の表面に多数の突起２５が見られる。
なお、ゲート電極２３の幅方向の凹凸は、凹凸の存在を明らかにするために実際に形成される凹凸よりも強調して図示している。
【００１１】
図６（ｂ）参照
図６（ｂ）は、図６（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面のＴＥＭ（透過電子顕微鏡）写真を模写したものであり、下地ＳｉＯ2 膜２１の一部にエッチング残渣２７が見られ、層間絶縁膜としてのＳｉＯ2 膜２８を堆積させた場合、このエッチング残渣２７を核としてＳｉＯ2 膜２８の異常成長が生じ、直径約０．４μｍ、高さ約０．１５μｍの小突起が形成され、この上にＳｉＮ膜２９を堆積させると、小突起が膜厚の増加に伴って拡大して突起２５として観察されることになる。
【００１２】
この多数のエッチング残渣２７の存在する基板上にゲート酸化膜を介してゲート電極２３となるＡｌ膜を堆積させた場合、Ａｌ膜にも突起が形成され、この突起がＡｌ膜をエッチングするために用いるレジストのパターニングの際の障害となり、ゲート電極２３に幅方向の凹凸や、厚さ方向の凹凸ができる原因になるものと考えられる。
【００１３】
図７参照
図７は、このエッチング残渣２７のＥＤＸ（Ｅｎｅｒｇｙ  Ｄｉｓｐｅｎｓｉｖｅ  Ｘ−ｒａｙ  ｓｐｅｃｔｒｏｓｃｏｐｙ）分析結果を示す図であり、ＳｉとＮｉのピークが観測される。
【００１４】
この結果、アモルファスシリコン層を多結晶化するために添加したＮｉが結晶粒界にシリサイドとして固定されたり、或いは、多結晶シリコン膜中に分解、分散したものがエッチング残渣２７の主たる構成物であると考えられる。
なお、Ａｌ，Ｏ，Ｎ，Ｃ等の他のピークは、ゲート電極や絶縁膜に由来し、また、Ｇａは製造装置由来であると考えられる。
【００１５】
なお、このエッチング残渣２７自体は非常に小さいため、多結晶シリコン層をエッチングした時点での顕微鏡による目視観察は不可能であり、その上に絶縁膜等を堆積させることによって、絶縁膜等の表面において拡大した突起２５として観察が可能になる。
【００１６】
したがって、本発明は、薄膜半導体装置に設けるゲート電極等の電極を精度良く形成することを目的とする。
【００１７】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１（ａ）乃至（ｃ）参照
（１）本発明は、薄膜半導体装置の製造方法において、透明基板１上にアモルファスシリコン層を堆積させ、核形成物質を添加したのち熱処理を施すことによって多結晶シリコン層２に変換し、次いで、多結晶シリコン層２にレーザ照射を施したのち多結晶シリコン層２を多結晶シリコンパターン４にエッチングする工程を有するとともに、前記核形成物質の添加工程から前記多結晶シリコンパターン４の形成工程の間に酸化膜の形成工程を設けることがなく、次いで、少なくとも、次の成膜工程の前に、核形成物質を含むエッチング残渣５を除去するエッチング処理を行うことを特徴とする。
【００１８】
この様に、多結晶シリコン層２をレジストパターン３をマスクとして多結晶シリコンパターン４にエッチングしたのち、少なくとも、次の成膜工程の前に核形成物質を含むエッチング残渣５を除去するエッチング処理を行うことにより、次工程において成膜された電極膜や絶縁膜に突起が生ずることがなく、パターニング精度を向上することができ、ひいてはＴＦＴ等の薄膜半導体装置の特性の信頼性を向上することができる。
また、多結晶シリコンパターン４にエッチングする前に多結晶シリコン層２にレーザ照射を行うことにより、多結晶シリコン層２の結晶性を改善し、移動度を高めることができる。
【００１９】
（２）また、本発明は、上記（１）において、核形成物質が、Ｎｉ，Ａｌ，Ａｕ，Ｐｔ，Ｃｕ，Ａｇ，Ｆｅのいずれかであることを特徴とする。
【００２０】
この様な、多結晶化のための核形成物質としては、Ｎｉ，Ａｌ，Ａｕ，Ｐｔ，Ｃｕ，Ａｇ，Ｆｅを用いることができ、特に、Ｎｉが好適である。
【００２３】
（３）また、本発明は、上記（１）または（２）において、エッチング残渣５を除去するエッチング処理が、ＨＦ系エッチング液を用いたウェット・エッチングであることを特徴とする。
【００２４】
エッチング残渣５を除去するエッチング処理は、ウェット・エッチングによって行っても良く、その場合には、ＢＨＦ（ＨＦ：ＮＨ4 Ｆ）やＡＢＨＦ（ＨＦ：ＮＨ4 Ｆ：ＣＨ3 ＣＯＯＨ）等のＨＦ系エッチング液が好適である。
【００２５】
（４）また、本発明は、上記（１）または（２）において、エッチング残渣５を除去するエッチング処理が、ドライ・エッチングであることを特徴とする。
【００２６】
エッチング残渣５を除去するエッチング処理は、ドライ・エッチングによって行っても良く、その場合には、ＢＣｌ3 ＋Ｃｌ2 ＋ＳｉＣｌ4 等のエッチングガスが好適である。
【００２７】
（５）また、本発明は、上記（１）乃至（４）のいずれかにおいて、多結晶シリコン層２を多結晶シリコンパターン４にエッチングする工程がドライ・エッチング工程であり、このドライ・エッチング工程に引き続いて、０．０１Ｗ／ｃｍ3 以上の電力によるＯ2 アッシングを行うことを特徴とする。
【００２８】
この様に、ドライ・エッチング工程に引き続いて、Ｏ2 アッシングを行うことによって、突起部の発生をより確実に防止することができ、ゲート電極等のパターニング精度を向上することができる。
【００２９】
（６）また、本発明は、上記（１）乃至（５）のいずれかにおいて、多結晶シリコン層２を多結晶シリコンパターン４にエッチングする工程がドライ・エッチング工程であり、多結晶シリコン層２を多結晶シリコンパターン４にエッチングする工程の前に、多結晶シリコン層２を設けた透明基板１の無い状態で０．０２Ｗ／ｃｍ3 以上の電力によるＯ2 アッシングを行い、ドライ・エッチング装置を構成するチャンバーを清浄化することを特徴とする。
【００３０】
この様に、基板の存在しない状態で、Ｏ2 アッシングを行ってチャンバーを清浄にすることによって、突起部の発生をさらに確実に防止することができる。
なお、この清浄化は基板一枚毎に行うことが望ましい。
【００３１】
（７）また、本発明は、上記（１）乃至（６）のいずれかにおいて、薄膜半導体装置が、アクティブマトリクス型液晶表示装置を構成する薄膜トランジスタであることを特徴とする。
【００３２】
この様な薄膜半導体装置としては、アクティブマトリクス型液晶表示装置に用いる多結晶シリコンＴＦＴが最も典型的なものである。
【００３３】
【発明の実施の形態】
ここで、図２を参照して本発明の前提となる参考例１の工程を説明する。
図２（ａ）参照
まず、ＴＦＴ基板となる透明の石英ガラス基板１１上に、ＬＰＣＶＤ法を用いて、厚さ１０〜２００ｎｍ、例えば、５０ｎｍのアモルファスシリコン層１２を堆積させる。
【００３４】
図２（ｂ）参照
次いで、酢酸Ｎｉ（酢酸ニッケル）を水に溶かした０．０１〜０．５ｗｔ％、例えば、０．１ｗｔ％のＮｉ塩水溶液をスピンコートしてアモルファスシリコン層１２に結晶核となるＮｉを添加し、次いで、４００〜６００℃、例えば、５５０℃の高温で、２〜２４時間、例えば、５時間アニールして多結晶シリコン層１３に変換する。
【００３５】
図２（ｃ）参照
次いで、多結晶シリコン層１３を所定形状のレジストパターン１４をマスクとしてＣｌ2 ＋ＢＣｌ3 をエッチングガスとしたドライ・エッチングを施すことによって多結晶シリコンパターン１５を形成する。
この時、多結晶シリコン層１３の除去部には、ニッケルシリサイド等からなるエッチング残渣１６が多数存在する。
【００３６】
図２（ｄ）参照
次いで、レジストパターン１４を除去したのち、緩衝フッ酸水溶液に酢酸を加えたＡＢＨＦ（ＨＦ：ＮＨ4 Ｆ：ＣＨ3 Ｃ００Ｈ＝１：５０：５０）を用いて、１０秒程度のエッチング処理を施すことによってエッチング残渣１６を除去する。
【００３７】
次いで、図示しないものの、従来と同様に、ＰＣＶＤ法によってゲート酸化膜となる厚さ５０〜２００ｎｍ、例えば、１００ｎｍのＳｉＯ2 膜を堆積させたのち、スパッタリング法によってゲート電極となる厚さ１００〜５００ｎｍ、例えば、２００ｎｍのＡｌ膜を堆積させ、所定形状のレジストパターンをマスクとしてドライ・エッチングすることによってゲート電極を形成する。
【００３８】
この場合、基板表面にはエッチング残渣１６が存在しないので、ゲート絶縁膜及びＡｌ膜に突起が形成されず平坦な表面になっているので、マスクとなるレジストパターンを精度良くパターニングすることができ、したがって、エッチングされたゲート電極の幅方向及び厚さ方向に凹凸が生ずることがなく、設計通りの寸法のゲート電極を形成することができる。
【００３９】
次いで、ゲート電極をマスクとしてイオンを注入してソース・ドレイン領域を形成したのち、ＰＣＶＤ法を用いて、層間絶縁膜として、厚さ１０〜１００ｎｍ、例えば、５０ｎｍのエッチングストッパーとなるＳｉＯ2 膜、及び、厚さ２００〜５００ｎｍ、例えば、３５０ｎｍのＳｉＮ膜を順次堆積させて、駆動用ドライバーを構成するＴＦＴの場合には、ソース・ドレイン領域、ゲート電極に対するコンタクトホールを形成し、次いで、Ｔｉ／Ａｌ／Ｔｉを堆積したのち、所定形状のレジストパターンをマスクとしてエッチングして、ソース・ドレイン電極及びゲート引出電極を形成している。
【００４０】
この様に、参考例１においては、ゲート絶縁膜及びゲート電極となる導電膜の堆積前に、基板をエッチング処理してエッチング残渣１６を除去しているので、ゲート絶縁膜及びゲート電極となる導電膜を異常成長を生ずることなく平坦に堆積させることができ、そのパターンを設計通りに形成することができるので、ＴＦＴ特性の信頼性を向上することができる。
【００４１】
次に、図３を参照して、本発明の前提となる参考例２を説明する。
図３（ａ）参照
まず、ＴＦＴ基板となる透明の石英ガラス基板１１上に、ＬＰＣＶＤ法を用いて、厚さ１０〜２００ｎｍ、例えば、４０ｎｍのアモルファスシリコン層１２を堆積させる。
【００４２】
図３（ｂ）参照
次いで、酢酸アルミニウムを水に溶かした０．０１〜０．５ｗｔ％、例えば、０．１ｗｔ％のＡｌ塩水溶液をスピンコートしてアモルファスシリコン層１２に結晶核となるＡｌを添加し、次いで、例えば、４５０℃で１時間アニールしたのち、引き続いて、５５０℃で４時間アニールを行い多結晶シリコン層１３に変換する。
【００４３】
図３（ｃ）参照
次いで、多結晶シリコン層１３を所定形状のレジストパターン１４をマスクとしてＣｌ2 ＋ＢＣｌ3 をエッチングガスとしたドライ・エッチングを施すことによって多結晶シリコンパターン１５を形成する。
この時、多結晶シリコン層１３の除去部には、アルミニウムシリサイド等からなるエッチング残渣１６が多数存在する。
【００４４】
図３（ｄ）参照
次いで、レジストパターン１４を残存させた状態で、ＢＣｌ3 ＋Ｃｌ2 ＋ＳｉＣｌ4 をエッチングガスとしたドライ・エッチングを５〜６０分、例えば、３０分施すことによってエッチング残渣１６を除去する。
【００４５】
次いで、参考例２と同様に、ＰＣＶＤ法によってゲート酸化膜となる厚さ５０〜２００ｎｍ、例えば、１００ｎｍのＳｉＯ2 膜を堆積させたのち、スパッタリング法によってゲート電極となる厚さ１００〜５００ｎｍ、例えば、２００ｎｍのＡｌ膜を堆積させ、所定形状のレジストパターンをマスクとしてドライ・エッチングすることによってゲート電極を形成する。
【００４６】
この場合も、基板表面にはエッチング残渣１６が存在しないので、ゲート絶縁膜及びＡｌ膜に突起が形成されず平坦な表面になっているので、マスクとなるレジストパターンを精度良くパターニングすることができ、したがって、エッチングされたゲート電極の幅方向及び厚さ方向に凹凸が生ずることがなく、設計通りの寸法のゲート電極を形成することができる。
【００４７】
次いで、ゲート電極をマスクとしてイオンを注入してソース・ドレイン領域を形成したのち、ＰＣＶＤ法を用いて、層間絶縁膜として、厚さ１０〜１００ｎｍ、例えば、５０ｎｍのエッチングストッパーとなるＳｉＯ2 膜、及び、厚さ２００〜５００ｎｍ、例えば、３５０ｎｍのＳｉＮ膜を順次堆積させて、駆動用ドライバーを構成するＴＦＴの場合には、ソース・ドレイン領域、ゲート電極に対するコンタクトホールを形成し、次いで、Ｔｉを堆積したのち、所定形状のレジストパターンをマスクとしてエッチングして、ソース・ドレイン電極及びゲート引出電極を形成している。
【００４８】
この様に、参考例２においては、多結晶シリコン層１３のエッチング及びエッチング残渣１６の除去を全てドライ・エッチングで行っているので、同じドライ・エッチング装置のチャンバー内で連続して処理することができ、スループットが向上する。
【００４９】
次に、図４を参照して、本発明の第１の実施の形態を説明する。
図４（ａ）参照
まず、ＴＦＴ基板となる透明の石英ガラス基板１１上に、ＬＰＣＶＤ法を用いて、厚さ１０〜５００ｎｍ、例えば、１５０ｎｍの下地酸化膜となるＳｉＯ2 膜１７、及び、厚さ１０〜２００ｎｍ、例えば、５０ｎｍのアモルファスシリコン層１２を堆積させる。
【００５０】
図４（ｂ）参照
次いで、酢酸ニッケルを水に溶かした０．０１〜０．５ｗｔ％、例えば、０．１ｗｔ％のＮｉ塩水溶液をスピンコートしてアモルファスシリコン層１２に結晶核となるＮｉを添加し、次いで、例えば、４００〜６００℃、例えば、５５０℃で２〜２４時間、例えば、８時間アニールして多結晶シリコン層１３に変換したのち、レーザ光を照射して多結晶シリコン層１３の結晶性を更に改善する。
【００５１】
図４（ｃ）参照
次いで、多結晶シリコン層１３を所定形状のレジストパターン１４をマスクとしてＣｌ2 ＋ＢＣｌ3 をエッチングガスとしたドライ・エッチングを施すことによって多結晶シリコンパターン１５を形成する。
この時、多結晶シリコン層１３の除去部には、ニッケルシリサイド等からなるエッチング残渣１６が多数存在する。
【００５２】
図４（ｄ）参照
次いで、レジストパターン１４を残存させた状態で、０．０１Ｗ／ｃｍ3 以上、例えば、０．０２Ｗ／ｃｍ3 のパワー（直径６０ｃｍの電極を間隔１５ｃｍで対向させた平行平板電極に、５００Ｗ以上、例えば、１０００Ｗの電力を印加）で、１〜３０分、例えば、５分間、酸素プラズマによるＯ2 アッシングを施す。
【００５３】
このＯ2 アッシング処理によって、エッチング残渣１６の一部は除去されると共に、その他の汚染異物を除去して基板の露出面を清浄化することができる。
【００５４】
図４（ｅ）参照
次いで、レジストパターン１４を除去したのち、緩衝フッ酸水溶液ＢＨＦ（ＨＦ：ＮＨ4 Ｆ＝１：１０）を用いて、１０秒程度のエッチング処理を施すことによって残存しているエッチング残渣１６を除去する。
【００５５】
次いで、参考例１と同様に、ＰＣＶＤ法によってゲート酸化膜となる厚さ５０〜２００ｎｍ、例えば、１００ｎｍのＳｉＯ2 膜を堆積させたのち、スパッタリング法によってゲート電極となる厚さ１００〜５００ｎｍ、例えば、２００ｎｍのＡｌ膜を堆積させ、所定形状のレジストパターンをマスクとしてドライ・エッチングすることによってゲート電極を形成する。
【００５６】
この場合も、基板表面にはエッチング残渣１６が存在せず、且つ、Ｏ2 アッシングにより基板表面のエッチング残渣１６以外の異物も除去されているので、ゲート絶縁膜及びＡｌ膜に突起が形成されずより平坦な表面になっており、マスクとなるレジストパターンを精度良くパターニングすることができ、したがって、エッチングされたゲート電極の幅方向及び厚さ方向に凹凸が生ずることがなく、設計通りの寸法のゲート電極を形成することができる。
【００５７】
次いで、ゲート電極をマスクとしてイオンを注入してソース・ドレイン領域を形成したのち、層間絶縁膜を順次堆積させて、駆動用ドライバーを構成するＴＦＴの場合には、ソース・ドレイン領域、ゲート電極に対するコンタクトホールを形成し、次いで、Ｔｉ／Ａｌ／Ｔｉを堆積したのち、所定形状のレジストパターンをマスクとしてエッチングして、ソース・ドレイン電極及びゲート引出電極を形成している。
【００５８】
この様に、本発明の第１の実施の形態においては、エッチング残渣１６の除去工程の前に、Ｏ2 アッシングにより基板表面のエッチング残渣１６以外の異物を除去しているので、ゲート絶縁膜及びＡｌ膜に突起が形成されずより平坦な表面を形成することができ、設計通りの多結晶シリコンパターン１５を形成することができる。
【００５９】
なお、この第１の実施の形態においては、エッチング残渣１６を除去するために、ウェット・エッチング処理を行っているが、参考例２と同様に、ドライ・エッチング処理を行っても良いものであり、この場合には、一連の処理を同じチャンバー内で行うことができる。
【００６０】
次に、上記の第１の実施の形態の変形例である第２の実施の形態を説明する。
まず、上記の第１の実施の形態と全く同様に、石英ガラス基板上に、下地ＳｉＯ2 膜、アモルファスシリコン層を堆積させ、Ｎｉを添加したのちアニール処理及びレーザアニール処理を施して多結晶シリコン層に変換し、次いで、レジストパターンをマスクとして多結晶シリコンパターンを形成したのち、Ｏ2 アッシングを施す。
【００６１】
次いで、基板をエッチング残渣除去のためのウェット・エッチング処理のためにチャンバーから取り出した（アンロードした）のち、次の基板がチャンバー内に搬送される前に、１０００Ｗ以上、例えば、１５００Ｗ（したがって、０．０２Ｗ／ｃｍ3 以上、例えば、０．０３Ｗ／ｃｍ3 ）のパワーによるＯ2 アッシングを５〜６０分、例えば、１０分間施し、Ｏ2 アッシングが終了したのち次の基板を同様に処理する。
【００６２】
なお、チャンバーから取り出した基板は、第１の実施の形態と同様にエッチング残渣除去のためのウェット・エッチングを行い、以降はＴＦＴを形成するための成膜工程及びパターニング工程を行う。
【００６３】
この第２の実施の形態においては、一つの基板を処理したのち、チャンバーをＯ2 アッシングにより清浄化したのち、次の基板を処理しているので、連続処理をする場合に比べて、処理枚数が増加しても処理精度の経時的低下は見られず、再現性良く多結晶シリコンパターンの形成及びエッチング残渣の除去を行うことができる。
なお、このチャンバーの清浄化は基板一枚毎に行うことが望ましい。
【００６４】
以上、本発明の各実施の形態を説明してきたが、核形成物質はＮｉ或いはＡｌに限られるものではなく、Ａｕ，Ｐｔ，Ｃｕ，Ａｇ，Ｆｅ等の金属を用いても良いものである。
【００６５】
また、上記の第１及び第２の実施の形態においては、石英ガラス基板上に下地ＳｉＯ2 膜を介してアモルファスシリコン層を堆積しているが、上記参考例１及び参考例２の様に石英ガラス基板上に直接アモルファスシリコン層を堆積しても良いものである。
【００６６】
また、エッチング残渣の除去のために、上記の参考例１においてはＡＢＨＦを用い、第１の実施の形態においてはＢＨＦを用いているが、ＢＨＦはＡＢＨＦに比べてエッチングレートが高いので、エッチング時間を長くすると多結晶シリコンパターンのサイドエッチングが発生するが、得られた結果はより良好になり、いずれを用いるかは、工程が必要とする精度・処理時間等に応じて適宜選択すれば良い。
【００６７】
また、エッチング残渣の除去を参考例２のようにドライ・エッチングで行う場合にも、エッチングガスは、ＢＣｌ3 ＋Ｃｌ2 ＋ＳｉＣｌ4 に限られるものではなく、使用した核形成物質に応じて形成されるシリサイド等を除去できる反応ガスを適宜選択して使用するものである。
【００６８】
また、上記の各実施の形態においては、アクティブマトリクス型液晶表示装置に用いる画素スイッチング用ＴＦＴ及び駆動ドライバー用のＴＦＴの製造方法として説明しているが、ＴＦＴに限られるものではなく、ＴＦＴ以外のダイオードや他の半導体素子を構成しても良く、且つ、アクティブマトリクス型液晶表示装置以外の用途、例えば、ラインセンサ等の薄膜半導体装置の製造工程にも適用されるものである。
【００６９】
また、上記の各実施の形態の説明においては、基板として石英ガラス基板を用いて説明しているが、石英ガラス基板に限られるものではなく、成膜工程及び熱処理工程の温度において熱変形の少ない耐熱性ガラス基板等の透明基板であれば良い。
【００７０】
【発明の効果】
本発明によれば、多結晶化工程において用いたエッチング残渣として残りやすい核形成物質のシリサイド等を、次工程に進む前に完全に除去しているので、後のパターニング工程の精度を向上することができ、安定した特性のＴＦＴ等の薄膜半導体素子を再現性良く製造することができ、歩留り、信頼性、スループットが向上し、ひいては、高精細で高解像度のアクティブマトリクス型液晶表示装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】  本発明の前提となる参考例１の工程の説明図である。
【図３】  本発明の前提となる参考例２の工程の説明図である。
【図４】  本発明の第１の実施の形態の工程の説明図である。
【図５】従来のＴＦＴの要部構造の説明図である。
【図６】従来の製造工程における問題点の説明図である。
【図７】エッチング残渣のＥＤＸ分析結果を示す図である。
【符号の説明】
１  透明基板
２  多結晶シリコン層
３  レジストパターン
４  多結晶シリコンパターン
５  エッチング残渣
１１  石英ガラス基板
１２  アモルファスシリコン層
１３  多結晶シリコン層
１４  レジストパターン
１５  多結晶シリコンパターン
１６  エッチング残渣
１７  下地ＳｉＯ2 膜
２１  下地ＳｉＯ2 膜
２２  多結晶シリコンパターン
２３  ゲート電極
２４  ＴＦＴ部
２５  突起
２６  石英ガラス基板
２７  エッチング残渣
２８  ＳｉＯ2 膜
２９  ＳｉＮ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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