(57)【特許請求の範囲】
【請求項１】
１ビットのメモリセルが他のメモリセルから電気的に分離されたフローティングのバルク領域を持つ一つのトランジスタにより構成され、
前記トランジスタは、前記バルク領域としての柱状半導体層と、この柱状半導体層の側面に柱状半導体層を取り囲むようにゲート絶縁膜を介して形成されたゲート電極と、前記柱状半導体層の上端部及び下端部に形成されたドレイン及びソース拡散層とを有し、
前記柱状半導体層は、層間絶縁膜により分離され且つ、前記ソース拡散層は、前記柱状半導体層の下端部を横切って形成されて、前記柱状半導体層を前記半導体基板から電気的に分離されたフローティング状態に保ち、
前記トランジスタのゲート電極はワード線に、ドレイン拡散層はビット線に、ソース拡散層は固定電位線にそれぞれ接続され、
前記トランジスタは、前記柱状半導体層に過剰の多数キャリアが蓄積された第１のしきい値電圧を有する第１データ状態と、前記柱状半導体層の過剰の多数キャリアが放出された第２のしきい値電圧を有する第２データ状態とをダイナミックに記憶する
ことを特徴とする半導体メモリ装置。
【請求項２】
前記柱状半導体層は、半導体基板を加工して形成されたものであることを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
前記第１データ状態は、前記ゲート電極から所定電位が与えられた前記柱状半導体層に前記ドレイン拡散層からチャネル電流を流してインパクトイオン化により生成された過剰の多数キャリアを前記柱状半導体層に保持することにより書き込まれ、
前記第２データ状態は、前記ゲート電極から所定電位が与えられた前記柱状半導体層と前記ドレイン拡散層との間に順方向バイアスを与えて、前記柱状半導体層の過剰の多数キャリアをドレイン拡散層に引き抜くことにより書き込まれることを特徴とする請求項１又は２記載の半導体メモリ装置。
【請求項４】
前記半導体基板はｐ型シリコン基板であり、前記トランジスタはＮＭＯＳトランジスタである
ことを特徴とする請求項１又は２記載の半導体メモリ装置。
【請求項５】
データ書き込み時、前記固定電位線を基準電位として、選択ワード線に前記基準電位より高い第１の電位を与え、非選択ワード線に前記基準電位より低い第２の電位を与え、ビット線には第１及び第２データ状態に応じてそれぞれ前記基準電位より高い第３の電位及び前記基準電位より低い第４の電位を与えるようにした
ことを特徴とする請求項４記載の半導体メモリ装置。
【請求項６】
データ読み出し時、前記固定電位線を基準電位として、選択ワード線に前記第１のしきい値電圧と第２のしきい値電圧の間にある前記基準電位より高い第５の電位を与え、選択されたメモリセルの導通又は非導通を検出する
ことを特徴とする請求項５記載の半導体メモリ装置。
【請求項７】
データ読み出し時、前記固定電位線を基準電位として、選択ワード線に前記第１及び第２のしきい値電圧より高く且つ前記基準電位より高い第５の電位を与え、選択されたメモリセルの導通度を検出するようにした
ことを特徴とする請求項５記載の半導体メモリ装置。
【請求項８】
１ビットのメモリセルが他のメモリセルから電気的に分離されたフローティングのバルク領域を持つ一つのトランジスタにより構成され、
前記トランジスタは、底部に絶縁膜が埋め込まれた前記バルク領域としての柱状半導体層と、この柱状半導体層を横切って配設されて上面及び両側面にゲート絶縁膜を介して対向するように形成されたゲート電極と、前記柱状半導体層の前記ゲート電極の両側に形成されたドレイン及びソース拡散層とを有し、
前記トランジスタのゲート電極はワード線に、ドレイン拡散層はビット線に、ソース拡散層は固定電位線にそれぞれ接続され、
前記トランジスタは、前記柱状半導体層に過剰の多数キャリアが蓄積された第１のしきい値電圧を有する第１データ状態と、前記柱状半導体層の過剰の多数キャリアが放出された第２のしきい値電圧を有する第２データ状態とをダイナミックに記憶する
ことを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ダイナミック型半導体メモリ装置（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】
従来のＤＲＡＭは、ＭＯＳトランジスタとキャパシタによりメモリセルが構成されている。ＤＲＡＭの微細化は、トレンチキャパシタ構造やスタックトキャパシタ構造の採用により大きく進んでいる。現在、単位メモリセルの大きさ（セルサイズ）は、最小加工寸法をＦとして、２Ｆ×４Ｆ＝８Ｆ2の面積まで縮小されている。つまり、最小加工寸法Ｆが世代と共に小さくなり、セルサイズを一般にαＦ2としたとき、係数αも世代と共に小さくなり、Ｆ＝０．１８μｍの現在、α＝８が実現されている。
【０００３】
今後も従来と変わらないセルサイズ或いはチップサイズのトレンドを確保するためには、Ｆ＜０．１８μｍでは、α＜８、更にＦ＜０．１３μｍでは、α＜６を満たすことが要求され、微細加工と共に如何にセルサイズを小さい面積に形成するかが大きな課題になる。そのため、１トランジスタ／１キャパシタのメモリセルを６Ｆ2や４Ｆ2の大きさにする提案も種々なされている。しかし、隣接メモリセル間の電気的干渉が大きくなるといった問題、更に加工や膜生成等の製造技術上の困難があり、実用化は容易ではない。
【０００４】
これに対して、キャパシタを用いず、１トランジスタをメモリセルとするＤＲＡＭの提案も、以下に挙げるようにいくつかなされている。
▲１▼JOHN E.LEISS et al,"dRAM Design Using the Taper-Isolated Dynamic Cell"(IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.SC-17,NO.2,APRIL 1982,pp337-344)
▲２▼特開平３−１７１７６８号公報
▲３▼Marnix R.Tack et al,"The Multistable Charge-Controlled Memory Effect in SOI MOS Transistors at Low Temperatures"(IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.37,MAY,1990,pp1373-1382)
▲４▼Hsing-jen Wann et al,"A Capacitorless DRAM Cell on SOI Substrate"(IEDM 93,pp635-638)
【０００５】
【発明が解決しようとする課題】
▲１▼のメモリセルは、埋め込みチャネル構造のＭＯＳトランジスタを用いて構成される。素子分離絶縁膜のテーパ部に形成される寄生トランジスタを利用して、表面反転層の充放電を行い、二値記憶を行う。
▲２▼のメモリセルは、個々にウェル分離されたＭＯＳトランジスタを用い、ＭＯＳトランジスタのウェル電位により決まるしきい値を二値データとする。
▲３▼のメモリセルは、ＳＯＩ基板上のＭＯＳトランジスタにより構成される。ＳＯＩ基板の側から大きな負電圧を印加してシリコン層の酸化膜と界面部でのホール蓄積を利用し、このホールの放出、注入により二値記憶を行う。
▲４▼のメモリセルは、ＳＯＩ基板上のＭＯＳトランジスタにより構成される。ＭＯＳトランジスタは構造上一つであるが、ドレイン拡散層の表面に重ねて逆導電型層が形成され、実質的に書き込み用ＰＭＯＳトランジスタと読み出し用ＮＭＯＳトランジスタを一体に組み合わせた構造としている。ＮＭＯＳトランジスタの基板領域をフローティングのノードとして、その電位により二値データを記憶する。
【０００６】
しかし、▲１▼は構造が複雑であり、寄生トランジスタを利用していることから、特性の制御性にも難点がある。▲２▼は、構造は単純であるが、トランジスタのドレイン、ソース共に信号線に接続して電位制御する必要がある。また、ウェル分離であるため、セルサイズが大きく、しかもビット毎の書き換えができない。▲３▼では、ＳＯＩ基板側からの電位制御を必要としており、従ってビット毎の書き換えができず、制御性に難点がある。▲４▼は特殊トランジスタ構造を必要とし、またメモリセルには、ワード線、ライトビット線、リードビット線、パージ線を必要とするため、信号線数が多くなる。
【０００７】
この発明は、１トランジスタのメモリセル構造を用いて、少ない信号線で二値データのダイナミック記憶を可能とした半導体メモリ装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
この発明に係る半導体メモリ装置は、１ビットのメモリセルが他のメモリセルから電気的に分離されたフローティングのバルク領域を持つ一つのトランジスタにより構成され、前記トランジスタは、前記バルク領域としての柱状半導体層と、この柱状半導体層の側面に柱状半導体層を取り囲むようにゲート絶縁膜を介して形成されたゲート電極と、前記柱状半導体層の上端部及び下端部に形成されたドレイン及びソース拡散層とを有し、前記柱状半導体層は、層間絶縁膜により分離され且つ、前記ソース拡散層は、前記柱状半導体層の下端部を横切って形成されて、前記柱状半導体層を前記半導体基板から電気的に分離されたフローティング状態に保ち、前記トランジスタのゲート電極はワード線に、ドレイン拡散層はビット線に、ソース拡散層は固定電位線にそれぞれ接続され、前記トランジスタは、前記柱状半導体層に過剰の多数キャリアが蓄積された第１のしきい値電圧を有する第１データ状態と、前記柱状半導体層の過剰の多数キャリアが放出された第２のしきい値電圧を有する第２データ状態とをダイナミックに記憶することを特徴とする。
【０００９】
この発明において具体的に、柱状半導体層は、半導体基板を加工して形成されたものである。
【００１０】
またこの発明において、より具体的には、第１データ状態は、ゲート電極から所定電位が与えられた柱状半導体層に前記ドレイン拡散層からチャネル電流を流してインパクトイオン化により生成された過剰の多数キャリアを前記柱状半導体層に保持することにより書き込まれ、第２データ状態は、ゲート電極から所定電位が与えられた柱状半導体層とドレイン拡散層との間に順方向バイアスを与えて、柱状半導体層の過剰の多数キャリアをドレイン拡散層に引き抜くことにより書き込まれる。
【００１１】
この発明において、好ましくは半導体基板はｐ型シリコン基板であり、トランジスタはＮＭＯＳトランジスタである。この場合、データ書き込み時、固定電位線を基準電位として、選択ワード線に基準電位より高い第１の電位を与え、非選択ワード線に基準電位より低い第２の電位を与え、ビット線には第１及び第２データ状態に応じてそれぞれ基準電位より高い第３の電位及び基準電位より低い第４の電位を与える。これにより、ビット線から第１データが与えられた選択セルでは、大きなチャネル電流が流れてインパクトイオン化が生じ、半導体層にホールが保持される。また第２データが与えられた選択セルでは、柱状半導体層のホールがドレイン拡散層に放出される。
【００１２】
データ読み出しは、固定電位線を基準電位として、選択ワード線に前記第１のしきい値電圧と第２のしきい値電圧の間にある前記基準電位より高い第５の電位を与え、選択されたメモリセルの導通又は非導通を検出する方式が用いられる。或いは、固定電位線を基準電位として、選択ワード線に第１及び第２のしきい値電圧より高く且つ基準電位より高い第５の電位を与え、選択されたメモリセルの導通度を検出する方式を用いることもできる。
【００１３】
この発明によると、一つのメモリセルは、電気的にフローティング状態に保持される柱状半導体層をバルク領域とする一つのトランジスタにより形成される。従ってセルサイズを極めて小さくすることができる。トランジスタのソースは固定電位線に接続され、また半導体層に対するバックゲートバイアス制御を行うことなく、ドレインに接続されたビット線とゲート電極に接続されたワード線の制御のみによって、読み出し，書き換え及びリフレッシュの制御が行われる。即ち任意ビット単位でのデータ書き換えも可能である。
【００１４】
また、この発明では、柱状半導体層の外周部をチャネルとして、縦方向に電流を流す縦型トランジスタを構成している。従って、通常の平面型トランジスタと比べて、トランジスタのレイアウト面積が小さいものであっても大きなゲート面積を確保することができる。前述のようにこの発明では、データ書き込み時のフローティングの半導体層の電位制御をゲート容量を利用して行うので、縦型トランジスタ構造として大きなゲート面積を確保できることは、有利である。
【００１５】
この発明に係る半導体メモリ装置はまた、１ビットのメモリセルが他のメモリセルから電気的に分離されたフローティングのバルク領域を持つ一つのトランジスタにより構成され、前記トランジスタは、底部に絶縁膜が埋め込まれた前記バルク領域としての柱状半導体層と、この柱状半導体層を横切って配設されて上面及び両側面にゲート絶縁膜を介して対向するように形成されたゲート電極と、前記柱状半導体層の前記ゲート電極の両側に形成されたドレイン及びソース拡散層とを有し、前記トランジスタのゲート電極はワード線に、ドレイン拡散層はビット線に、ソース拡散層は固定電位線にそれぞれ接続され、前記トランジスタは、前記柱状半導体層に過剰の多数キャリアが蓄積された第１のしきい値電圧を有する第１データ状態と、前記柱状半導体層の過剰の多数キャリアが放出された第２のしきい値電圧を有する第２データ状態とをダイナミックに記憶することを特徴とする。
【００２０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、この発明の実施の形態によるＤＲＡＭセルアレイのレイアウトであり、図２及び図の３はそれぞれ、図１のＡ−Ａ’及びＢ−Ｂ’断面図である。ｐ型シリコン基板１を加工することにより、各メモリセルＭＣの位置に柱状シリコン層２が形成されている。メモリセルＭＣは、この柱状シリコン層２を用いて形成された縦型のＭＯＳトランジスタにより構成されている。
【００２１】
即ち、各メモリセルＭＣのトランジスタは、柱状シリコン層２の周囲をゲート絶縁膜２を介してゲート電極が取り巻くように形成され、上端部にｎ+型ドレイン拡散層５が、下端部にｎ+型ソース拡散層６がそれぞれ形成されたＮＭＯＳトランジスタとして構成されている。このトランジスタ構造は、いわゆる”ＳＧＴ”として、Ｈ．Ｔａｋａｔｏ等による論文”Impact of Surrounding Gate Transistor(SGT) for high density LSI's”（IEEE Transactions on Electron Devices,vol.38,No.3,pp.573-577,March 1991）により公表されている。
【００２２】
ここで、柱状シリコン層２の下端部に形成されるソース拡散層６は、柱状シリコン層２の下端部を完全に横切って、基板１のｐ型領域と柱状シリコン層２のｐ型領域とを電気的に分離していることが重要である。これにより、各メモリセルＭＣ毎に、柱状シリコン層２がフローティング状態に保持されてそのバルク電位が制御可能とされ、後述するようにこの発明の１トランジスタによるダイナミック記憶動作が可能になる。また、ソース拡散層６は基板１の全面を覆うように形成され、これが全メモリセルＭＣに共通の固定電位線ＳＳとなる。
【００２３】
柱状シリコン層２を取り囲むゲート電極４は多結晶シリコン膜により形成されるが、このゲート電極４と同じ多結晶シリコン膜をセルアレイの一方向に連続的に残すことにより、ゲート電極４を共通接続したワード線（ＷＬ）９が形成される。トランジスタが形成された面は層間絶縁膜７で覆われ、この上にビット線（ＢＬ）８が形成される。ビット線８は、ワード線９と直交する方向に配設されて、各メモリセルＭＣのドレイン拡散層４に接続される。
【００２４】
このＤＲＡＭセルアレイは、図１に示すように、ワード線９及びビット線８をそれぞれ、最小加工寸法Ｆのライン／スペースで加工した場合、単位セル面積は、２Ｆ×２Ｆ＝４Ｆ2となる。
【００２５】
図４はこのＤＲＡＭセルアレイの等価回路を示している。各メモリセルＭＣは一つのＮＭＯＳトランジスタのみにより構成され、ドレインがビット線ＢＬに、ゲートがワード線ＷＬに接続され、ソースは共通に固定電位線ＳＳに接続される。この場合、センスアンプＳＡの接続は、オープンビット線方式とされ、センスアンプＳＡの両側に配置されるセルアレイの対をなすビット線ＢＬ，ＢＢＬがセンスアンプＳＡに接続される。従って、図では省略したが、ビット線ＢＬ，ＢＢＬ側のセルアレイには少なくとも一つずつのダミーセルが配置される。
【００２６】
ＮＭＯＳトランジスタからなるＤＲＡＭセルの動作原理は、ＭＯＳトランジスタのバルク領域（他から絶縁分離されたｐ型柱状シリコン層２）の多数キャリアであるホールの過剰蓄積を利用する。即ち、ゲート電極に所定の正電位を印加し、ドレイン拡散層５から大きなチャネル電流を流してインパクトイオン化によりホットなキャリアを生成し、シリコン層２の多数キャリアであるホールを過剰にシリコン層２に保持させる。その過剰なホールの蓄積状態（熱平衡状態より電位が高い状態）を例えばデータ“１”とする。ドレイン拡散層５とシリコン層２の間のｐｎ接合を順方向バイアスして、シリコン層２の過剰ホールをドレイン側に放出した状態をデータ“０”とする。
【００２７】
データ“０”，“１”は、バルク領域の電位の差であり、ＭＯＳトランジスタのしきい値電圧の差として記憶される。即ち、ホール蓄積によりバルク領域の電位が高いデータ“１”状態のしきい値電圧Ｖｔｈ１は、データ“０”状態のしきい値電圧Ｖｔｈ０より低い。バルク領域に多数キャリアであるホールを蓄積した“１”データ状態を保持するためには、ワード線ＷＬには負のバイアス電圧を印加することが必要になる。このデータ保持状態は、逆データの書き込み動作（消去）を行わない限り、読み出し動作を行っても変わない。即ち、キャパシタの電荷蓄積を利用する１トランジスタ／１キャパシタのＤＲＡＭと異なり、非破壊読み出しが可能である。
【００２８】
データ読み出しの方式には、いくつか考えられる。ワード線電位Ｖｗｌとバルク電位ＶＢの関係は、データ“０”，“１”と関係で図５のようになる。従ってデータ読み出しの第１の方法は、ワード線ＷＬにデータ“０”，“１”のしきい値電圧Ｖｔｈ０，Ｖｔｈ１の中間になる読み出し電位を与えて、“０”データのメモリセルでは電流が流れず、“１”データのメモリセルでは電流が流れることを利用する。具体的には例えば、ビット線ＢＬを所定の電位ＶＢＬにプリチャージして、その後ワード線ＷＬを駆動する。これにより、図６に示すように、“０”データの場合、ビット線プリチャージ電位ＶＢＬの変化がなく、“１”データの場合はプリチャージ電位ＶＢＬが低下する。
【００２９】
第２の読み出し方式は、ワード線ＷＬを立ち上げてから、ビット線ＢＬに電流を供給して、“０”，“１”の導通度に応じてビット線電位の上昇速度が異なることを利用する。簡単には、ビット線ＢＬを０Ｖにプリチャージし、図７に示すようにワード線ＷＬを立ち上げて、ビット線電流を供給する。このとき、ビット線の電位上昇の差をダミーセルを利用して検出することにより、データ判別が可能となる。
【００３０】
第３の読み出し方式は、ビット線ＢＬを所定の電位にクランプしたときの、“０”，“１”で異なるビット線電流の差を読む方式である。電流差を読み出すには、電流−電圧変換回路が必要であるが、最終的には電位差を差動増幅して、センス出力を出す。
【００３１】
この発明において、選択的に“０”データを書き込むためには、即ちメモリセルアレイのなかで選択されたワード線ＷＬとビット線ＢＬの電位により選択されたメモリセルのバルク領域のみからホールを放出させるには、ワード線ＷＬとバルク領域の間の容量結合が本質的になる。データ“１”でバルク領域にホールが過剰に蓄積された状態は、ワード線ＷＬを十分負方向にバイアスして、メモリセルのゲート・バルク間容量が、ゲート酸化膜容量となる状態（即ち表面に空乏層が形成されていない状態）で保持することが必要である。
また、書き込み動作は、“０”，“１”共に、パルス書き込みとして消費電力を減らすことが好ましい。“０”書き込み時、選択トランジスタのバルク領域からドレインにホール電流が、ドレインからバルク領域に電子電流が流れるが、バルク領域にホールが注入されることはない。
【００３２】
より具体的な動作波形を説明する。図８〜図１１は、選択セルによるビット線の放電の有無によりデータ判別を行う第１の読み出し方式を用いた場合のリード／リフレッシュ及びリード／ライトの動作波形である。各メモリセルＭＣのソースを共通接続した固定電位線ＳＳに与えられる基準電位は０Ｖとする。
図８及び図９は、それぞれ“１”データ及び“０”データのリード／リフレッシュ動作である。時刻ｔ１までは、データ保持状態（非選択状態）であり、ワード線ＷＬには負電位が与えられている。時刻ｔ１でワード線ＷＬを正の所定電位に立ち上げる。このときワード線電位は、“０”，“１”データのしきい値Ｖｔｈ０，Ｖｔｈ１の間に設定する。これにより、“１”データの場合、予めプリチャージされていたビット線ＶＢＬは放電により低電位になる。“０”データの場合はビット線電位ＶＢＬは保持される。これにより“１”，“０”データが判別される。
【００３３】
そして、時刻ｔ２で、ワード線ＷＬの電位を更に高くし、同時に読み出しデータが“１”の場合には、ビット線ＢＬに正電位を与え（図８）、読み出しデータが“０”の場合はビット線ＢＬに負電位を与える（図９）。これにより、選択メモリセルが“１”データの場合、大きなチャネル電流が流れてインパクトイオン化が起こり、バルク領域に過剰ホールが流入して再度“１”データが書き込まれる。“０”データの場合には、ドレイン接合が順方向バイアスになり、バルク領域のホールが放出されて、再度“０”が書き込まれる。
【００３４】
そして、時刻ｔ３でワード線ＷＬを負方向にバイアスして、リード／リフレッシュ動作を終了する。“１”データ読み出しを行ったメモリセルと同じビット線ＢＬにつながる他の非選択メモリセルでは、ワード線ＷＬが負電位、従ってバルク領域が負電位に保持されてチャネル電流が流れず、書き込みは生じない。“０”データ読み出しを行ったメモリセルと同じビット線ＢＬにつながる他の非選択メモリセルでは、やはりワード線ＷＬが負電位に保持されて、ホール放出は起こらない。
【００３５】
図１０及び図１１は、同じ読み出し方式によるそれぞれ“１”データ及び“０”データのリード／ライト動作である。図１０及び図１１での時刻ｔ１での読み出し動作はそれぞれ、図８及び図９と同様である。読み出し後、時刻ｔ２でワード線ＷＬを更に高電位とし、同じ選択セルに“０”データを書き込む場合には同時に、ビット線ＢＬに負電位を与え（図１０）、“１”データを書き込む場合にはビット線ＢＬに正電位を与える（図１１）。これにより、“０”データが与えられたセルでは、ドレイン接合が順方向バイアスになり、バルク領域のホールが放出される。“１”データが与えられたセルでは、チャネル電流が流れて、インパクトイオン化が起こり、バルク領域にホールが蓄積される。
【００３６】
以上のようにこの発明によるＤＲＡＭセルは、他から電気的に分離されたフローティングのバルク領域を持つＳＧＴにより構成され、４Ｆ2のセルサイズが実現可能である。また、フローティングのバルク領域の電位制御は、ゲート電極からの容量結合を利用しており、バックゲート制御は利用していないし、ソース拡散層も固定電位である。即ち、読み出し／書き込みの制御は、ワード線ＷＬとビット線ＢＬのみで行われ、簡単である。更にメモリセルは基本的に非破壊読み出しであるので、センスアンプをビット線毎に設ける必要がなく、センスアンプのレイアウトは容易になる。更に電流読み出し方式であるので、ノイズにも強く、オープンビット線方式でも読み出しが可能である。
【００３７】
更に、メモリセルに柱状シリコン層を用いたＳＧＴを利用することにより、多くの作用効果が得られる。上述したこの発明の動作原理によるメモリセルでは、バルク電位がワード線（ゲート電極）によく追随して変動することが好ましく、これによりバルクに蓄積された電荷を、ｐｎ接合をオンさせることなく保持することが可能になる。通常の平面型ＭＯＳトランジスタでは、ゲート電極即ちワード線とバルク間の容量は、トランジスタを微細化すればするほど小さくなり、またソース、ドレインのｐｎ接合容量も無視できない。
【００３８】
これに対して、ＳＧＴ構造にすると、チャネル領域が柱状シリコン層を取り囲み、且つチャネル長は柱状シリコン層の高さにより決まるため、リソグラフィにより決まる平面上の寸法とは独立に、大きなチャネル長を得ることができる。言い換えれば、平面面積を大きくすることなく、ビット線コンタクトとほぼ同面積内で、大きなチャネル長を実現することができる。従って、ワード線とバルク領域との容量結合を大きくすることができ、ワード線からのバルク電位制御による動作制御が確実になる。
【００３９】
また、この発明のメモリセルでは、バルク電位変化に対してしきい値の変化が大きいことが望ましい。これも、ＳＧＴ構造を採用することにより容易に実現可能である。即ち、チャネル中央部の基板不純物濃度を高く、且つｐｎ接合近傍のチャネル濃度を低くするという基板の厚み方向の濃度分布を与えることにより、接合リークを小さく抑えながら、基板バイアス効果により、バルク電位変化に対するしきい値変化を大きいものとすることができる。更に、ビット線がコンタクトする柱状シリコン層の上端面積を小さくすることにより、ビット線に接続されるｐｎ接合容量を小さくすることが可能であり、これも、ワード線とバルク領域の容量カップリング比を相対的に大きくする。またこれにより、ビット線容量も小さくなるので、読み出しや書き込み時のビット線容量の充放電電流が小さくなり、高速化、低消費電力化が図られる。
【００４０】
次に、図１乃至図３で説明したセルアレイの具体的な製造工程を、図２の断面に対応する工程断面図である図１２〜図１７を用いて、以下に説明する。
図１２に示すように、ｐ型のシリコン基板１に、バッファ用シリコン酸化膜１１を１０ｎｍ程度形成した後、２００ｎｍ程度のシリコン窒化膜１２を堆積し、この上にリソグラフィによりレジスト１３をパターン形成する。
【００４１】
続いて、図１３に示すように、レジスト１３をマスクとして、ＲＩＥによりシリコン窒化膜１２、シリコン酸化膜１１をエッチングし、更にシリコン基板１をエッチングして、縦横に走る溝１４を加工し、柱状シリコン層２を形成する。その後、レジスト１３及びシリコン窒化膜１２を除去し、Ａｓをイオン注入して、図１４に示すように、溝１４及び柱状シリコン層２の上部にそれぞれソース、ドレインとなる拡散層６，５を形成する。
【００４２】
次に、図１５に示すように、柱状シリコン層２の外周面に熱酸化によりゲート酸化膜３を形成し、続いてゲート電極を形成するための多結晶シリコン膜４０を堆積する。ゲート酸化を含む熱酸化工程及びその後の熱工程により、溝１４の底部に形成されたｎ+型ソース拡散層６は、横方向に拡散する。これにより、柱状シリコン層２のｐ型領域と基板１のｐ型領域はソース拡散層６により電気的に分離されるようになる。
【００４３】
その後、ＲＩＥにより多結晶シリコン膜４０を全面エッチングして、図１６に示すように、柱状シリコン層２の側壁のみにゲート電極４を形成する。但しこのエッチング工程で、図１６の面に直交する方向に並ぶ柱状シリコン層２の間隙部はレジストで覆う。これにより、図１及び図３に示したように、ゲート電極４を連結するワード線９が同じ多結晶シリコン膜４０により形成される。
【００４４】
この後、図１７に示すようにシリコン酸化膜を堆積し、これをＣＭＰにより平坦化処理して、層間絶縁膜７を形成する。その後、図２に示すように、柱状シリコン層２の位置にコンタクト孔を形成した後、Ａｌ膜を堆積し、パターニングしてビット線８を形成する。ビット線８には、Ａｌの他、Ｗ等の他の金属膜或いは多結晶シリコン等、他の導電材料膜を用い得る。更にこの後、図示しないが、層間絶縁膜を堆積し、周辺回路との配線を形成する。柱状シリコン層２の底部に形成されるソース拡散層６は、セルアレイの周辺部で固定電位とされる信号線、例えば接地線に接続される。
【００４５】
以上のような製造プロセスにより、小さいセル面積でしかも大きなゲート容量を確保した、ＳＧＴ構造の１トランジスタをメモリセルとするセルアレイを得ることができる。
【００４６】
上述の例では、ソース拡散層６の横方向拡散を利用して各柱状シリコン層２を基板１から完全に電気的に分離するようにした。これは、柱状シリコン層２の径が十分に小さい場合には容易であるが、ある程度径が大きい場合には必ずしも容易ではない。その様な場合には、ソース拡散層６となるｎ+型層を予め基板１内に作り込んでおくことが好ましい。即ち、シリコン基板１として、図１８に示すような構造を予め用意する。
【００４７】
これは例えば、ｐ型層２０を基板として、その表面にｎ+型埋め込み層２１を全面形成して、更にｐ型シリコン層２１をエピタキシャル成長させることにより得られる。図１８の基板はまた、ｐ型層２０，２１としてそれぞれ独立のシリコン基板を用意し、その一方にｎ+型層２１を形成した後に、これらを直接接着することにより作ることもできる。この様なエピタキシャル基板或いは貼り合わせ基板を用いて、ｎ+型層２１に達するまでエッチングを行って、柱状シリコン層を形成すれば、柱状シリコン層と基板との電気的分離は確実になる。
【００４８】
また、柱状シリコン層２の底部がｎ+型層６により完全に閉じられることは必ずしも必要ではない。例えば、図１９に示すように、溝底部から延びるｎ+型層６が完全に柱状シリコン層２を横切らなくても、破線で示すように、ゼロバイアスで柱状シリコン層２の周辺から中心に延びる空乏層２３が中心部でつながるようにすれば、柱状シリコン層２のｐ型領域と基板１のｐ型領域とは電気的に分離される。
【００４９】
図２０は、別のセルアレイ構造を図２に対応する断面で示している。この例では、柱状シリコン層２の上端部を、上に行くほど径が小さくなるようなテーパ状に加工している。これにより、柱状シリコン層２の上端部に形成されるドレイン拡散層５とビット線８のコンタクト面積を小さいものとすることができる。
【００５０】
更にここまでの例において、ｎ+型ソース拡散層６及びドレイン拡散層５のｐ型シリコン層２との間の接合は、好ましくは、階段状接合ではなく、ｎ+型層から次第に低濃度となるｎ型層を挟んでｐ型層に接合するような緩傾斜接合（Ｇｒａｄｅｄ  Ｊｕｎｃｔｉｏｎ）とする。これにより、接合リークを小さいものとすることができ、接合容量も小さくすることができる。また、この様な接合構造を用いたとしても、平面型トランジスタと異なり、チャネル長は柱状シリコン層の高さにより確保することができるから、チャネル中央部のｐ型不純物濃度を十分高く保持することができる。従って、ゲート容量を利用したバルク電位制御によるダイナミック記憶動作にとって好都合となる。
【００５１】
［実施の形態２］
上記実施の形態１では、柱状シリコン層の側周面をチャネル領域とするＳＧＴ構造のトランジスタをメモリセルＭＣとして用いた。これに対して、実施の形態２では、柱状シリコン層を用いた一つのトランジスタをメモリセルＭＣとすることは同じであるが、そのトランジスタ構造は、図２１のようなものとする。即ち、シリコン基板１０１上に凸型に形成された柱状シリコン層１０２を活性層として用い、この柱状シリコン層１０２を横切って、上面及び両側面にゲート絶縁膜１０３を介して対向するようにゲート電極１０４が配設され、このゲート電極１０５の両側にドレイン及びソース拡散層が形成される。但し、柱状シリコン層１０２はその底部に絶縁膜が埋め込まれて、フローティング状態に保持されるようにする。
【００５２】
図２２は、この実施の形態によるＤＲＡＭセルアレイのレイアウトを示し、図２３及び図２４はそれぞれ、図２２のＡ−Ａ’及びＢ−Ｂ’断面図を示している。柱状シリコン層１０２は、後に説明するように、シリコン基板１０１上にエピタキシャル成長させたｐ型シリコン層を用いている。このｐ型シリコン層を加工して得られる凸型シリコン層である活性層１０２は、ビット線方向に隣接するメモリセルＭＣでドレイン拡散層を共有し、ワード線方向にソース拡散層を共通ソース線として連続的に形成するために、格子状パターンでレイアウトされる。
【００５３】
活性層１０２の底部にはシリコン酸化膜１１０が埋め込まれる。素子分離領域にもシリコン酸化膜１１１が埋め込まれる。そして、活性層１０２を横切り、その３面に対向するようにワード線となるゲート電極１０４が配設される。ゲート電極１０４に自己整合的にｎ+型ソース、ドレイン拡散層１０５が形成される。トランジスタが形成された面は層間絶縁膜１０６で覆われ、この上にビット線１０７が配設される。
【００５４】
この様に、一つのＮＭＯＳトランジスタをメモリセルＭＣとして構成されるＤＲＡＭセルアレイの動作原理は、先の実施の形態１と同様である。先の実施の形態１で説明したように、データ書き込み／読み出し動作において、ゲート電極からのフローティングのバルク領域への容量結合の大きさが重要である。この実施の形態の場合も、ゲート電極１０４は柱状シリコン層からなる活性層１０２の３面に対向させているため、大きな結合容量が得られ、好ましい特性が得られる。
【００５５】
この実施の形態２のセルアレイ構造を得るための製造工程を、図２３の断面に対応する断面を用いた図２５以下を参照して、説明する。図２５に示すように、シリコン基板１０１の表面に、後に格子状パターンの活性領域となるシリコン層を形成すべき領域に、合わせずれに対する余裕をもってシリコン酸化膜１１０をパターン形成する。そして、このシリコン基板１０１上に、図２６に示すように、ｐ型シリコン層１０２０をエピタキシャル成長させる。
【００５６】
次に、図２７に示すように、シリコン層１０２０上にバッファ用シリコン酸化膜１２０、シリコン窒化膜１２１を堆積し、この上にリソグラフィにより活性領域となるべき領域を覆うレジスト１２３をパターン形成する。このレジスト１２３を用いたＲＩＥにより、シリコン窒化膜１２２、シリコン酸化膜１２１、シリコン層１０２０を順次エッチングする。引き続き、シリコン酸化膜１１０をエッチングし、露出したシリコン基板１０１を所定の深さまでエッチングする。
【００５７】
これにより、エピタキシャル成長層であるｐ型シリコン層１０２０を凸型の格子状パターンに加工した活性層１０２が得られる。その底部にはシリコン酸化膜１１０が埋め込まれる。この後、シリコン酸化膜１１１を堆積し、ＣＭＰ処理により平坦化した後、ＲＩＥによりシリコン酸化膜１１１をエッチバックして、図２８に示すように、略シリコン酸化膜１１０の表面位置まで埋め込む。このシリコン酸化膜１１１は、各トランジスタの横方向を分離する素子分離絶縁膜となる。
【００５８】
図２８の状態を斜視図で示すと、図３０のようになる。ｐ型の活性層１０２は、格子状パターンに形成され、間隙部には素子分離絶縁膜が埋め込まれる。続いて、図２９に示すように、ｐ型活性層１０２の表面（上面及び両側面の３面）にゲート絶縁膜１０３を形成した後、多結晶シリコン膜を堆積し、これをパターニングして、ワード線となるゲート電極１０４を形成する。
【００５９】
この後は、図２４に示すように、ゲート電極１０４をマスクとしてＡｓのイオン注入を行って、ソース、ドレイン拡散層１０５を形成する。これらの拡散層１０５は、図２４に示すように、埋め込まれたシリコン酸化膜１１０に達する深さとする。これにより、各トランジスタのｐ型バルク領域は、独立して電位制御可能なフローティング状態にできる。そして、層間絶縁膜１０６を堆積し、これにドレイン拡散層位置にコンタクト孔を開けて、ワード線と直交するようにビット線１０７を形成する。
【００６０】
［実施の形態３］
図３１は、更に別のトランジスタ構造を用いてメモリセルＭＣを構成する実施の形態である。シリコン基板２０１上に形成される活性層２０２に対して、その上下面及び両側面にゲート絶縁膜２０３が形成され、ゲート電極２０４は、この活性層２０２を横切って、且つ活性層２０２の上下面及び側面に対向するように配設される。そして、ゲート電極２０４の両側にソース、ドレイン拡散層が形成される。図では、活性層２０２は、基板２０１から浮いた状態に示されているが、実際には後に説明するように、この構造は、シリコン基板内部に空孔を形成する技術を利用して作られるもので、活性層２０２が浮いている訳ではない。
【００６１】
この実施の形態の場合も、一つのＮＭＯＳトランジスタをメモリセルＭＣとしてＤＲＡＭセルアレイが構成され、そのデータ書き込み及び読み出しは実施の形態１，２と同様に行われる。この場合も先の実施の形態１で説明したように、データ書き込み／読み出し動作において、ゲート電極からのフローティングのバルク領域への容量結合の大きさが重要である。ゲート電極２０４は柱状シリコン層からなる活性層２０２の上下面に対向させているため、大きな結合容量が得られ、好ましい特性が得られる。
【００６２】
具体的にこの実施の形態３によるＤＲＡＭセルアレイの製造工程を図３２Ａ以下を用いて説明する。まず、シリコン基板２０１に、パイプ状に走る空孔を埋め込み形成する。そのためには、図３２Ａ及びそのＡ−Ａ’断面図である図３２Ｂに示すように、シリコン基板２０１に、トレンチ型ＤＲＡＭで用いられていると同様の技術により、後にワード線が形成される領域にそのワード線方向に沿って多数のトレンチ３０４を形成する。即ち、バッファ用シリコン酸化膜３０１、シリコン窒化膜３０２を堆積し、この上にレジスト３０３をパターン形成し、シリコン基板３０１をＲＩＥによりエッチングして、トレンチ３０４を形成する。トレンチ３０４の配列は、ワード線の方向には密に、これと直交する方向には疎にする。トレンチ３０４の深さは、径の数倍程度とする。
【００６３】
そして、レジスト３０３を除去し、更にシリコン窒化膜３０２及びシリコン酸化膜３０１を除去した後、水素雰囲気中、１１００℃程度のアニールを行う。このとき、表面マイグレーションが生じ、シリコン原子の移動によって、トレンチ３０４の開口が閉じられ、密にトレンチが配列された方向には空洞がパイプ状に連続する複数本の空孔３０５が埋め込まれた状態が形成される。図３３Ａと図３３Ｂはこの状態のレイアウトとそのＡ−Ａ’断面図である。
【００６４】
この様に、シリコン基板内部にパイプ状空孔を形成する技術については、Ｔ．Ｓａｔｏ等により発表された論文”A New Substrate Engineering for Formation Empty Space in Silicon(ESS) Induced by Silicon Surface Migration”（IEDM'99 Technical Digest,pp.517-520）に詳しい。
【００６５】
この様に、空孔３０４が埋め込まれたシリコン基板２０１を用いて、図３４に示すように、素子分離領域３０６によって格子状に区画された活性領域を形成し、空孔３０５に重なる状態のワード線２０４、これと直交するビット線２０５を配設したセルアレイを構成する。具体的に、図３４のＡ−Ａ’断面，Ｂ−Ｂ’断面に対応する図３５Ａ，図３５Ｂ〜図３９Ａ，図３９Ｂを用いて、素子分離工程から素子形成工程を以下に説明する。
【００６６】
まず、図３５Ａ及び図３５Ｂに示すように、シリコン酸化膜３１０とシリコン窒化膜３１１を堆積し、この上に活性層領域を覆うようにレジスト３１２をパターン形成する。そして、シリコン窒化膜３１１、シリコン酸化膜３１０をＲＩＥによりエッチングし、更にシリコン基板２０１をエッチングして、素子分離溝３１３を加工する。素子分離溝３１３の深さは、空孔３０５より深くなるようにする。これにより、空孔３０５が横方向に貫通する状態の柱状（凸型）の活性層２０２が各トランジスタ形成領域に形成される。実際には活性層２０２は、ビット線方向に隣接するトランジスタのドレイン拡散層を共通に形成し、またソース拡散層をワード線方向に共通に形成するために、先の実施の形態２と同様に、格子状に連続するパターンとして形成されることになる。
【００６７】
この後、図３６Ａ及び図３６Ｂに示すように、シリコン窒化膜３１１及びシリコン酸化膜３１０をエッチング除去し、改めてシリコン酸化膜３１５を堆積し、これをエッチバックして、素子分離溝３１３内に素子分離絶縁膜として埋め込む。シリコン酸化膜３１５の表面は、空孔３０５の底部に略一致する状態とし、活性層２０２を貫通する空孔３０５の開口端を閉じないようにする。
【００６８】
この後、図３７Ａ及び図３７Ｂに示すように、ゲート絶縁膜２０３を形成し、空孔３０５に沿ってワード線となる多結晶シリコン膜によるゲート電極２０４をパターン形成する。ゲート電極２０４の上面は、シリコン窒化膜３１６で覆われた状態とする。ゲート絶縁膜２０３は、熱酸化により形成した場合、活性層２０２の上面のみならず、空孔３０５の内壁にも形成される。また、ゲート電極２０４は、空孔３０５にも埋め込まれる。即ち、活性層２０２の上面に形成されるゲート電極部２０４ａと、空孔３０５内に埋め込まれるゲート電極部２０４ｂとが空孔３０５の端部で一体につながり、ワード線として連続する。言い換えれば、活性層２０２の上下面更にこれに連続する側面をチャネルとして、トランジスタが形成される。このトランジスタ構造は、先の実施の形態１におけるＳＧＴ構造を９０°回転させた状態になる。
【００６９】
その後、図３８Ａ及び図３８Ｂに示すように、シリコン窒化膜３１７を堆積してＲＩＥによりエッチバックすることにより、ゲート電極側壁のみに残し、Ａｓイオンの注入により、ソース、ドレイン拡散層２０６を形成する。ソース、ドレイン拡散層２０６は、空孔３０５の上端位置より深くする。これにより、各トランジスタのバルク領域は、ゲート絶縁膜２０３、拡散層及び素子分離絶縁膜により互いに電気的に分離されて、フローティング状態に保つことが可能になる。
【００７０】
その後、図３９Ａ及び図３９Ｂに示すように、層間絶縁膜２０７を堆積し、ドレイン拡散層領域にコンタクト孔を開けて、ワード線と直交する方向にビット線２０５を配設する。このときビット線コンタクトとワード線の合わせずれにより、コンタクトがワード線にかかっても、ワード線の上面及び側面にはシリコン窒化膜があるため、これがコンタクトのシリコン酸化膜エッチング時の保護膜となり、ビット線とワード線の短絡が防止される。これにより、ワード線を最小ピッチで配設することが可能になる。
この実施の形態による１トランジスタのメモリセルＭＣも実施の形態１と同様の原理で、ダイナミックな書き込み／読み出しが行われる。ＳＧＴ構造の場合と同様に、ゲート電極はシリコン層を取り囲む状態で４面に対向して形成されるため、小さいセル面積で大きなゲート容量が得られ、従って好ましい書き込み、読み出し特性が得られる。
【００７１】
なおこの実施の形態２，３によるトランジスタ構造は、１トランジスタのＤＲＡＭセルに限らず、より一般的に、小さい面積で大きなゲート容量を持つトランジスタを集積した集積回路に適用することができる。また実施の形態３の場合、シリコン層の上下を同時にチャネルとして利用しているが、いずれか一方のみをチャネルとして利用することも可能である。例えば、空孔３０５の上壁のみをチャネルとするトランジスタを形成することもできる。
【００７２】
【発明の効果】
以上述べたようにこの発明によれば、小さいセル面積で大きなゲート容量を持つ１トランジスタのメモリセルを用いて、少ない信号線で二値データのダイナミック記憶を可能とした半導体メモリ装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＤＲＡＭセルアレイのレイアウトを示す図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】図１のＢ−Ｂ’断面図である。
【図４】同ＤＲＡＭセルアレイの等価回路図である。
【図５】同ＤＲＡＭセルのワード線電位とバルク電位の関係を示す図である。
【図６】同ＤＲＡＭセルのデータ読み出し方式を説明するための図である。
【図７】同ＤＲＡＭセルのデータ読み出し方式を説明するための図である。
【図８】同ＤＲＡＭセルの“１”データ読み出し／リフレッシュの動作波形である。
【図９】同じく“０”データ読み出し／リフレッシュの動作波形である。
【図１０】同じく“１”データ読み出し／“０”データ書き込みの動作波形である。
【図１１】同じく“０”データ読み出し／“１”データ書き込みの動作波形である。
【図１２】同ＤＲＡＭセルアレイの製造工程を示す図である。
【図１３】同ＤＲＡＭセルアレイの製造工程を示す図である。
【図１４】同ＤＲＡＭセルアレイの製造工程を示す図である。
【図１５】同ＤＲＡＭセルアレイの製造工程を示す図である。
【図１６】同ＤＲＡＭセルアレイの製造工程を示す図である。
【図１７】同ＤＲＡＭセルアレイの製造工程を示す図である。
【図１８】他の基板構造を示す図である。
【図１９】他のＤＲＡＭセルアレイの断面図である。
【図２０】他のＤＲＡＭセルアレイの断面図である。
【図２１】他の実施の形態によるメモリセル構造を示す図である。
【図２２】同実施の形態によるＤＲＡＭセルアレイのレイアウトを示す図である。
【図２３】図２２のＢ−Ｂ’断面図である。
【図２４】図２２のＡ−Ａ’断面図である阿。
【図２５】同実施の形態によるＤＲＡＭセルアレイの製造工程を示す図である。
【図２６】同実施の形態によるＤＲＡＭセルアレイの製造工程を示す図である。
【図２７】同実施の形態によるＤＲＡＭセルアレイの製造工程を示す図である。
【図２８】同実施の形態によるＤＲＡＭセルアレイの製造工程を示す図である。
【図２９】同実施の形態によるＤＲＡＭセルアレイの製造工程を示す図である。
【図３０】図２８の工程で得られる構造の斜視図である。
【図３１】他の実施の形態によるメモリセル構造を示す図である。
【図３２Ａ】同実施の形態による基板前処理工程を示す平面図である。
【図３２Ｂ】図３２ＡのＡ−Ａ’断面図である。
【図３３Ａ】同実施の形態による基板前処理工程を示す平面図である。
【図３３Ｂ】図３３ＡのＡ−Ａ’断面図である。
【図３４】同実施の形態によるＤＲＡＭセルアレイの平面図である。
【図３５Ａ】同実施の形態の製造工程を示す図３４のＡ−Ａ’断面図である。
【図３５Ｂ】同実施の形態の製造工程を示す図３４のＢ−Ｂ’断面図である。
【図３６Ａ】同実施の形態の製造工程を示す図３４のＡ−Ａ’断面図である。
【図３６Ｂ】同実施の形態の製造工程を示す図３４のＢ−Ｂ’断面図である。
【図３７Ａ】同実施の形態の製造工程を示す図３４のＡ−Ａ’断面図である。
【図３７Ｂ】同実施の形態の製造工程を示す図３４のＢ−Ｂ’断面図である。
【図３８Ａ】同実施の形態の製造工程を示す図３４のＡ−Ａ’断面図である。
【図３８Ｂ】同実施の形態の製造工程を示す図３４のＢ−Ｂ’断面図である。
【図３９Ａ】同実施の形態の製造工程を示す図３４のＡ−Ａ’断面図である。
【図３９Ｂ】同実施の形態の製造工程を示す図３４のＢ−Ｂ’断面図である。
【符号の説明】
１…ｐ型シリコン基板、２…柱状シリコン層、３…ゲート酸化膜、４…ゲート電極、５…ドレイン拡散層、６…ソース拡散層、７…層間絶縁膜、８…ビット線、９…ワード線、１０１…シリコン基板、１０２…活性層、１０３…ゲート絶縁膜、１０４…ゲート電極、１０５…ソース、ドレイン拡散層、１１０…シリコン酸化膜、１０２０…ｐ型シリコン層、２０１…シリコン基板、２０２…活性層、２０３…ゲート絶縁膜、２０４…ゲート電極、２０５…ビット線、３０４…トレンチ、３０５…空孔。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２Ａ】
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【図３２Ｂ】
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【図３３Ａ】
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【図３３Ｂ】
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【図３４】
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【図３５Ａ】
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【図３５Ｂ】
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【図３６Ａ】
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【図３６Ｂ】
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【図３７Ａ】
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【図３７Ｂ】
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【図３８Ａ】
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【図３８Ｂ】
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【図３９Ａ】
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【図３９Ｂ】
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