(57)【特許請求の範囲】
【請求項１】
信号バスが第１の信号モードまたは第２の信号モードのどちらで動作しているかを決定するための自動感知回路であって、前記第１の信号モードの個々の論理レベルは電圧レベルの第１のセットによって表わされ、前記第２の信号モードの個々の論理レベルは電圧レベルの異なる第２のセットにより表わされ、前記信号バスはその信号モードに従って電圧レベルの第１または第２のセットの最大レベルがその間にかかるバス電源線とバス接地線とを含み、前記バス電源線には前記第１の信号モード時には前記第２の信号モード時よりも高い電圧が伝達され、前記自動感知回路は
前記バス電源線と別個に配置される電源ノードに結合され、前記電源ノードの電圧の関数として前記第１の信号モード時の前記バス電源線の電圧レベルの最小値と前記第２の信号モード時の前記バス電源線の最大値の電圧レベルの間の電圧レベルに相当する中間テストレベルを常時発生するための中間レベル発生手段と、
入力が前記バス電源線と中間レベル発生手段とに動作的に結合され、前記バス電源線の電圧レベルを中間テストレベルと比較して、前記信号バスが前記第１または第２の信号モードのどちらで動作しているかを決定するための比較手段とを含む、自動感知回路。
【請求項２】
別個の論理レベルが電圧レベルの第１のセットによって表わされる第１信号モードまたは別個の論理レベルが電圧レベルの異なる第２のセットによって表わされる第２の信号モードで動作することができる信号バスとインタフェースするための方法であって、前記信号バスはその信号モードに従って、電圧レベルの前記第１または第２のセットの最大レベルがその間で確立されるバス電源線およびバス接地線を有し、かつさらに前記バス電源線には前記第１の信号モードおよび前記第２の信号モード時には、それぞれ第１の電圧および前記第１の電圧よりも低い第２の電圧が伝達され、前記方法は
前記バス電源線と別個に設けられる電源ノードに与えられる電圧を受け、前記電源ノードの電圧の関数として常時前記第１の電圧の最小値と前記第２の電圧の最大値の電圧レベルの間の電圧レベルに相当する中間テストレベルを発生するステップと、
前記信号バスが前記第１または第２の信号モードのどちらで動作しているかを決定するために、前記バス電源線の電圧レベルを該発生された中間テストレベルと比較するステップとを含む、信号バスとインタフェースするための方法。
【請求項３】
個別の論理レベルが電圧レベルの第１のセットによって表わされる第１の信号モードまたは別個の論理レベルが電圧レベルの異なる第２のセットによって表わ
される第２の信号モードで動作することができる信号バスとインタフェースするための自動感知集積回路であって、
前記信号バスに含まれ、その間に前記信号バスの信号モードに従って電圧レベルの前記第１または第２のセットの最大レベルが確立されるバス電源線とバス接地線とを備え、前記バス電源線には、前記第１の信号モード時には第１の電圧が伝達されかつ前記第２の信号モード時には前記第１の電圧よりも低い第２の電圧が伝達され、
前記バス電源線と別個に配置される電源ノードに結合され、常時、前記電源ノードの電圧の関数として前記第１の電圧の最小値の電圧レベルと前記第２の電圧の最大値の電圧レベルの間の電圧レベルに相当する中間テストレベルを発生するための中間レベル発生手段と、
入力が前記バス電源線および前記中間レベル発生手段に動作的に接続され、前記バス電源線の電圧レベルを前記中間テストレベルと比較して、前記信号バスが前記第１または第２の信号モードのどちらで動作しているかを示すモード指示信号を出力するための比較手段と、
前記モード指示信号に応答し、かつ前記信号バスに動作的に結合される１つ以上の構成可能なＩ／Ｏセルとを含み、前記１つ以上の構成可能なＩ／Ｏセルは前記モード指示信号によって示されるモードに従って前記第１または第２の信号モードにスイッチングする、自動感知集積回路。
【発明の詳細な説明】
【０００１】
【発明の分野】
本発明は一般にディジタルシステムに関する。より特定的には、本発明は複数の電圧信号モードの選択された１つ、たとえば３．３Ｖモードまたは５Ｖモードで動作するディジタル回路に関する。
【０００２】
【関連技術の説明】
５ボルトＤＣレベルは長年の間ＴＴＬ（トランジスタ−トランジスタ論理）および同様のディジタルシステムに対する標準電圧値として働いている。
【０００３】
最近、当業界では、高密度で高速の集積回路に電力を与えるための標準として代替の３．３ボルトＤＣレベルを採用するようになってきている。これによって、５Ｖ信号モードで動作することを基準にした設計、３．３Ｖ信号モードで動作することを基準にした設計、ならびに５Ｖおよび３Ｖの信号モードを用いるハイブリッド環境で動作することを基準にした設計などの多様なモードがあるという問題をもたらすようになった。
【０００４】
このようなマルチモード動作の可能性の一例は最近紹介された「ＰＣＩローカルバス」規格にある。ＰＣＩは周辺コンポーネント相互接続（Peripheral Component Interconnect)を表わす。この規格は米国オレゴン州のヒルズボローにあるＰＣＩスペシャルインタレストグループによって定められている。ＰＣＩ仕様の１つ（ＰＣＩセクション４．２．１および４．２．２）では、ＰＣＩローカルバスのディジタル信号は以下のいずれかであることができる：
（Ａ）  ５Ｖディジタル信号型。論理ロー（０）は−０．５Ｖから０．８Ｖの範囲の電圧レベルによって表わされ、論理ハイ（１）は２．０ＶからＶCC＋０．５Ｖの範囲の電圧レベルによって表わされ、ここでＶCCは４．７５から５．２５Ｖの範囲にある。または、
（Ｂ）  ３．３Ｖディジタル信号型。論理ロー（０）は−０．５Ｖから０．３２５ＶCCの範囲の電圧レベルによって表わされ、論理ハイ（１）は０．４７５ＶCCからＶCC＋０．５Ｖの範囲の電圧レベルによって表わされ、ＶCCは３．０から３．６Ｖの範囲にある。
【０００５】
完全にＰＣＩに従うためには、オンバスデバイスは５Ｖまたは３．３Ｖの信号モードのどちらかで動作することができなければならない。しかし、ある信号環境から別の信号環境（たとえば５Ｖから３．３Ｖ）へのシフトは、入力および出力回路の基本的パラメータにおいて特定の変更を必要とする。具体的には、デュアルモードバスの各インバータまたは他の論理ゲートのスイッチングしきい値は、５Ｖ信号モードから３．３Ｖ信号モードに変わった場合、適切に減じられなければならない。デュアルモードバスの出力バッファが所定の最小電流（たとえばプルアップ電流の４４ｍＡ）を吐出すまたは吸込まなければならないのなら、バッファの内部プルアップ抵抗（および／またはタイダウン抵抗、ある場合のみ）は、５Ｖ信号モードから３．３Ｖ信号モードに変更された場合には適切に減少されて、駆動電圧が下げられても同じ電流レベルが維持できるようにしなければならない。
【０００６】
外部バスが５Ｖ信号タイプなのか３．３Ｖ信号タイプなのかをチップの内部回路に示すために、どの集積回路チップにも専用のモード指示ピンを含めることが提案されている。チップの内部回路はこのような指示に応答して再構成され、５Ｖ信号の要件または３．３Ｖ信号の要件に従う。
【０００７】
これは、ピンの数が固定されているＩＣパッケージにおいて他の機能で利用できるピンの数を減少させるという欠点を有する。これはさらにこのようなデュアルモードチップが１つ以上設けられている印刷回路基板を複雑にする。なぜなら、各デュアルモードチップの専用の５Ｖ／３．３Ｖ指示ピンに対して余分なトレースを経路づけなければならないからである。回路の製造業者は、この余分な回路をテストし、かつ５Ｖまたは３．３Ｖの動作を正しく示すために相対するレベルの一方または他方にそのレベルをセットしなければならない。
【０００８】
【発明の概要】
本発明は５Ｖまたは３．３Ｖの動作を自動的に感知し確立する装置および方法を提供することによって上記の問題を克服する。
【０００９】
より広い意味において、本発明は別個の論理レベルを区別するために他の範囲の動作電圧を用いるマルチモードの場合に適用できる。したがって本発明は複数の可能な信号モードの１つを自動的に感知しかつ確立することを伴う。
【００１０】
本発明の第１の局面に従って、自動感知回路は信号バス（たとえばＰＣＩローカルバス）が第１または第２の信号モードのどちらで動作しているかを決定する。第１の信号モードは、別個の論理レベル（たとえばバイナリ「０」および「１」）が電圧レベルの第１のセット（たとえば０Ｖ−５Ｖ）によって表わされるものである。第２の信号モードは、別個の論理レベルが異なる電圧レベルの第２のセット（たとえば０Ｖ−３．３Ｖ）によって表わされるものである。信号バスはバス電源線およびバス接地線を有し、信号バスの信号モードに従って電圧レベルの第１または第２のセットの最大レベル（Ｖ3/5 ）がその間に確立される。自動感知回路は、（ａ）中間レベル発生器を含み、電圧レベルの第１および第２のセットの可能な最大レベル（Ｖ５およびＶ３）の間にある中間テストレベル（Ｖ４）を発生し、さらに（ｂ）比較器を含み、バス電源線および中間レベル発生器によって発生されたレベルを受取り、受取られた電圧レベルを比較し（Ｖ3/5 対Ｖ４）、信号バスが第１または第２の信号モード（たとえば５Ｖまたは３．３Ｖ）のどちらで動作しているかを決定する。
【００１１】
本発明のさらなる局面に従って、自動感知回路はマルチ信号モードバスとインタフェースするＩ／Ｏセルを有する集積回路内に設けられている。各Ｉ／Ｏセルは複数の信号モードの１つで動作するよう構成可能である。オンチップの自動感知回路は接続している信号バスの信号モードで動作するよう各Ｉ／Ｏセルを自動的に構成する。
【００１２】
以下の詳細な説明は添付の図面を参照する。
【００１３】
【詳細な説明】
図１は本発明に係る自動感知システム１００のブロック図である。自動感知システム１００は印刷回路基板１１０上に設けられており、接地レベルＧＮＤが供給される第１の電力レール１１１および一次電源レベルＶ5 が供給される第２の電力レール１１５を少なくとも有する。二次電源レベルＶ3 は第３のオンボード電力レール１１３に任意に設けられている。
【００１４】
実施例において、一次電源レベルＶ5 は４．７５から５．２５Ｖの標準５Ｖ信号範囲にセットされ、二次電源レベルＶ3 は３．０から３．６Ｖの標準３．３Ｖ信号範囲にセットされ、接地レベルＧＮＤは０Ｖにセットされる。しかし、本発明の実施においてこれらの値は上記に示されたものに限定されない。一般に、以下の不等式１の関係が確立される：
ＧＮＤ＜Ｖ3 ＜Ｖ4 ＜Ｖ5     （式１）
ここでＶ4 は二次電源レベルＶ3 および一次電源レベルＶ5 の中間レベルである。
【００１５】
図１の印刷回路基板１１０は信号バス１０１に接続するためのバスコネクタ１１７を含む。信号バス１０１は複数の電圧信号モードの１つ、たとえば３．３Ｖモードまたは５Ｖモードで任意に動作することができる。ボードのコネクタ１１７は、信号バス１０１の対応する拡張スロット１０７と対となる。信号バス１０１およびバスコネクタ１１７に複数のディジタル信号線１１８（図示されているのは１本のみ）が含まれており、Ｖ5 信号モードまたはＶ3 信号モードのどちらかを用いるディジタル信号を伝える。信号バス１０１がＰＣＩローカルバスの場合、線１１８は０Ｖから５Ｖの範囲または０Ｖから３．３Ｖの範囲のどちらかで動作するアドレスおよびデータ信号を伝えるために、時間多重化機構を用いる２方向性アドレス／データ線（Ａ／Ｄ線）を含む。
【００１６】
Ｖ3/5 バス電源線１１６が信号バス１０１およびバスコネクタ１１７に含まれており、バス信号線１１８が用いる信号モードに対応して、一次電源レベルＶ5 または二次電源レベルＶ3 のどちらかを運ぶ。信号バス１０１およびバスコネクタ１１７にさらにＧＮＤバス電源線１１９があり、Ｖ3/5 バス電源線１１６およびバス信号線１１８の一方または両方から吐出される電流（「吸込み」電流）を返す。
【００１７】
Ｖ3/5 バス電源線１１６の動作レベル（たとえばＶ5 またはＶ3 ）は、オンボード電力レール１１５および１１３の対応する１つを線１１６に接続することによって、基板１１０上で確立できる。または、オフボードで確立することもできる。この場合、印刷回路基板１１０の外で、信号バス１０１のどこかで接続を行なうことによってなされる。ここでは、一例として、電源線１１６のＶ3/5 レベルは、オフボードで、信号バス１０１のどこかで確立されているものとする。したがって、印刷回路基板１１０の設計者は、信号バス１０１がＶ5 の信号モードまたはＶ3 の信号モードのどちらで動作するか知らない。基板１１０はどちらのモードでも動作できるよう設計されている。
【００１８】
印刷回路基板１１０上にバスインタフェース集積回路（ＩＣ）１２０が設けられて、信号バス１０１を印刷回路基板１１０の他の回路（たとえば、１３０、１４０、１５０）に接続する。
【００１９】
バスインタフェースＩＣ１２０は信号バス１０１の所定のロード仕様に従う必要があるかもしれない。たとえば、信号バス１０１が「ＰＣＩローカルバス」規格に従う場合、バスインタフェースＩＣ１２０がＰＣＩローカルバスの残りに対して１個のＰＣＩ「ロード」と見られるよう設計することが望ましい。
【００２０】
ＰＣＩローカルバスは、１秒当り最高１３２メガバイト（１３２ＭＢ／ｓピーク）のデータ交換率で動作するよう特定されている３２ビット幅のマルチプレクスアドレスデータ（ＡＤ）バス部をなす。最高２６４ＭＢ／ｓピークで動作することができる６４ビット幅のＡＤバス部を含むようバスを拡張するために、性能向上経路が設定されている。ＰＣＩローカルバスの高いデータスループットレートは、バスに接続することができる電気的ＡＣおよびＤＣ「ロード」の数が制限されている一方でピークパフォーマンス（たとえば３３ＭＨｚクロックレート）を維持しなければならないことに帰する。ＰＣＩローカルバスの速度はバスを規定する物理的長さならびに導体トレースおよび接続ピンのキャパシタンスによる制限に負うところもある。
【００２１】
各ＰＣＩ「ロード」は典型的にピン当り１５から２５ピコファラド（１５−２５ｐＦ）の容量を有する。ＰＣＩに従うバスの電気的ロード、容量、および物理的サイズパラメータは、いずれか２つのＰＣＩバスデバイス間の同期動作のために所定の第１の量（２ｎＳ）より小さいクロックスキューを確保するために、および所定の第２の量（１０ｎＳ）より少ないデータ信号伝搬時間を確保するために、共同で構成されなければならない。現在の技術では、１本のＰＣＩローカルバスにおいて可能な拡張スロット（たとえばスロット１０７）は４個までである。従来の拡張コネクタと従来の拡張ボードとのそれぞれの組合せは、だいたい約２つのＰＣＩ「ロード」を越えて費やしてはならないとされている。拡張コネクタ（１１７／１０７）を用いずに直接ＰＣＩローカルバスに接続する各ＩＣチップは、だいたい１つのＰＣＩ「ロード」を越えて費やしてはならないと考えられている。ＰＣＩローカルバスは現在の仕様では１０ロード以下しか許されていない。したがって、４つの拡張スロットと２つの直接接続のＩＣによって、ＰＣＩローカルバスの許されているロード１０個すべてが費やされると考えられる。
【００２２】
ＩＣ１２０のバスインタフェース部分は、信号バス１０１に直接接続するための複数のＩ／Ｏセル１２１（１個だけ示されている）を有する。各Ｉ／Ｏセル１２１は入力バッファ（ＩＢ）１２２およびトライステート出力バッファ（ＯＢ）１２８の一方または両方を含む。
【００２３】
入力バッファ（ＩＢ）１２２のＩＢ入力線１２２ｉは対応するバス信号線１１８に接続され、ＩＢ出力線１２０ｏはチップ内部論理１２５に接続される。チップ内部論理１２５はＶ５信号モードまたはＶ３信号モードで固定的に動作できる。図示される例はＶ５信号モードを仮定している。チップ内部論理１２５は、基板のＶ５電力レール１１５から電力を引込むチップ内部Ｖ５線によって電力が与えられる。バッファ１１２の出力線１２２ｏは対応して固定されたＶ５信号モードで動作してチップ内部論理１２５とインタフェースする。
【００２４】
ＩＢ入力線１２２ｉはＶ５またはＶ３の信号モードのどちらかで動作するディジタル信号を受取ることができる。入力バッファ（ＩＢ）１２２のモード選択線１２２ｍはバッファ１２２の入力スイッチングしきい値をスイッチングして、バッファ１２２が対応するＶ５またはＶ３の信号モードにおいて論理ロー（０）および論理ハイ（１）を適切に区別できることを可能にする。
【００２５】
各インタフェースセル１２１の出力バッファ（ＯＢ）１２８では、ＯＢ出力線１２８ｏは対応するバス信号線１１８に結合され、ＯＢ入力線１２８ｉはチップ内部論理１２５からのディジタルデータ信号を受取るように接続されている。各インタフェース出力バッファ（ＯＢ）１２８は、バッファ１２８の出力１２８ｏをハイインピーダンス（Ｈｉ−Ｚ）モードまたはローインピーダンス線駆動モードのどちらかに置くためのトライステート出力イネーブル（ＯＥ）線１２８ｅを含む。ＯＢ出力イネーブル線１２８ｅはチップ内部論理１２５によって駆動される。
【００２６】
ローインピーダンス線駆動モードの場合、インタフェース出力バッファ（ＯＢ）１２８は可変のプルアップ抵抗１２７を介して、Ｖ3/5 バス電源線１１６からの吐出し電流を受取る。可変プルアップ抵抗１２７を通る電流は、ＯＢ出力端子１２８ｏから対応するバス信号線１１８に電流信号を吐出すために用いられる。これによって信号線１１８の電圧はＶ3/5 レベルに上がる。
【００２７】
信号線１１８の電圧をＧＮＤレベルに下げる場合、出力バッファ（ＯＢ）１２８はバッファ出力１２８ｏを介してＧＮＤバス電源線１１９に放電電流を流すことによって、対応するバス信号線１１８を放電させる。放電電流は電流吸込みリード１２９（ＶSSピン）を介してチップ１２８外の点に流れる。電流吸込みリード１２９（ＶSSピン）は典型的にチップ１２０外でＧＮＤバス電源線１１９に接続する。
【００２８】
信号モード制御線１２３は各インタフェース入力バッファ１２２のＩＢモード選択線１２２ｍおよび各インタフェース出力バッファ（ＯＢ）１２８の可変プルアップ抵抗１２７に接続されて、それぞれのＩＢ入力１２２ｉおよびＯＢバッファ出力１２８ｏをＶ５信号モードまたはＶ３信号モードのどちらかに置く。信号モード制御線１２３は比較器１２６によって駆動される。比較器１２６のプラス（＋）入力端子はＶ3/5 バス電源線１１６に接続する。比較器１２６のマイナス（−）入力端子はＶ４レベル線に接続する。Ｖ４レベル線はオンチップの中間レベル発生回路１２４によって駆動される。中間レベル発生回路１２４はＶ４電圧レベルをＶ４レベル線に発生して、上記の不等式ＧＮＤ＜Ｖ3 ＜Ｖ4 ＜Ｖ5 を満足させる。
【００２９】
比較器１２６はＶ3/5 バス電源線１１６の電圧レベルをＶ４レベル線に与えられる電圧レベルと比較する。Ｖ3/5 バス電源線１１６の電圧レベルがＶ４より大きいのなら、比較器１２６は信号モード制御線１２３にディジタル信号を出力して、ＯＢバッファ出力１２８ｏおよびＩＢ入力１２２ｉがＶ５信号モードで動作することを示す。Ｖ3/5 バス電源線１１６の電圧レベルがＶ４より小さい場合、比較器１２６は信号モード制御線１２３にディジタル信号を出力して、ＯＢバッファ出力１２８ｏおよびＩＢ入力１２２ｉがＶ３信号モードで動作することを示す。各バスインタフェースセル１２１の入力バッファ１２２および出力バッファ１２８はこれに応答して自動的に構成される。
【００３０】
中間レベル発生回路１２４を実施するのに多くの異なる回路を用いることができる。図２はこのような１つの実施例１２４′を示す。実施例１２４′は、Ｖ５およびＶ３レベル間の最小電圧差が１個のダイオードしきい値降下より大きくかつＶ５可変範囲が１つのダイオードしきい値降下より小さい場合に用いることができる。Ｖ５が４．７５から５．２５Ｖの範囲にあり、Ｖ３が３．０から３．６Ｖの範囲にある例を示す。Ｖ５範囲より下の１つのダイオードしきい値降下（ＶT ＝０．６Ｖ）は、Ｖ４＝４．１９から４．６９ボルトの中間テスト範囲をもたらし、これはＶ３範囲と区別できる。
【００３１】
図２において、シリコンダイオード２０１の陽極はチップ内部Ｖ５線に接続し、陰極はチップ内部抵抗Ｒに接続する。抵抗Ｒの他方端はチップ内部接地に結合される。１つのダイオードしきい値降下（約０．５から０．６ＶのＶT ）がダイオード２０１にかかって中間テストレベルＶ4 ＝Ｖ5 −ＶT をもたらす。
【００３２】
図２のグラフで示されるように、Ｖ4 の範囲（最小最悪値から最大最悪値）は、Ｖ3 およびＶ5 の範囲と容易に区別することができる。
【００３３】
図１を再度参照して、中間レベル発生回路１２４および比較器１２６の組合せは、デュアルモード信号バス１０１がＶ5 信号モードまたはＶ3 信号モードのどちらで動作しているかを決定するための自動モード感知手段を規定する。信号モード制御線１２３はデュアルモードＩ／Ｏセル１２１の各々を対応するＶ5 またはＶ3 インタフェースモードに自動的におくために用いられる。
【００３４】
一例としてチップ内部論理１２５はＶ５単独論理として示されているが、同様にＶ３単独論理であってもよい。後者の場合、Ｖ３線がＶ３チップ内部論理（１２５′、図示されず）を駆動し、Ｖ3/5 の分圧によって減じられたものが比較器１２６に与えられて、対応するＶ４レベルと比較され、信号バス１０１がＶ５またはＶ３信号モードのどちらかであるかを決定する。
【００３５】
チップ内部論理１２５は、図示されているオンボードＶ５論理ユニット１５０のようなオフチップ論理に接続される、またはレベルシフタ１３０を介して（任意の）オンボードＶ３論理ユニット１４０に接続される。バスインタフェースＩＣ１２０は自動的にバス信号モードを感知し、それに対応してそのＩ／Ｏインタフェースセル１２１をＶ５またはＶ３の動作のために調節するので、印刷回路基板１１０の設定者は信号バス１０１がＶ５またはＶ３のどちらの信号モードで動作しているか考えなくてもよい。
【００３６】
図３を参照して、入力バッファ１２２のＣＭＯＳ（相補金形属酸化物半導体）実施例３２２の概略図が示される。ＩＣパッド３０１は入力信号３２２ｉをＰチャネルトランジスタ３０２およびＮチャネルトランジスタ３０４および３０８のゲートに与える。入力信号３２２ｉはＶ５またはＶ３信号モードのどちらでもよい。
【００３７】
Ｐトランジスタ３０２のチャネル幅／長さのパラメータはミクロン単位で３０／２．４である。Ｎトランジスタ３０４のチャネル幅／長さパラメータは１０８／２．４である。Ｎトランジスタ３０８のチャネル幅／長さパラメータは１０８／１．２である。さらなるＮチャネルトランジスタ３０６が回路内に設けられており、そのチャネル幅／長さのパラメータは１０８／１．２である。Ｎトランジスタ３０８および３０６のチャネル長さの和は、実質的にＮトランジスタ３０４のチャネル幅に等しい。各Ｎトランジスタ３０８および３０６のチャネル幅は、Ｎトランジスタ３０４のチャネル幅に実質的に等しい。
【００３８】
Ｐトランジスタ３０２のソースは正電圧レベルＶ５に接続され、Ｎトランジスタ３０４および３０８のソースは接地される。Ｐトランジスタ３０２のドレインはＮトランジスタ３０４および３０６のドレインに接続される。Ｎトランジスタ３０８のドレインはＮチャネルトランジスタ３０６のソースに接続される。Ｎチャネルトランジスタ３０６のゲートは、モード指示線３２３に与えられるＶ３ＥＮ信号（イネーブルＶ３モード）によって駆動される。
【００３９】
Ｖ３ＥＮ信号がロー（または接地近く）の場合、Ｎチャネルトランジスタ３０６はオフとなり、トランジスタ３０２および３０４はＮチャネル対Ｐチャネルの幅の比率が１０８／３０であるＣＭＯＳインバータを規定する。Ｖ３ＥＮ信号がハイ（またはＶ５近く）の場合、Ｎチャネルトランジスタ３０６はオン（導通状態にスイッチング）され、トランジスタ３０２、３０４および３０８はＮチャネル対Ｐチャネルの幅比率が２１６／３０を有するＣＭＯＳインバータを規定する。
【００４０】
トランジスタ３０２−３０８によって形成されるインバータは、Ｖ３ＥＮ信号がそれぞれローまたはハイであるかに応じてＶ５またはＶ３の信号モード範囲の中間の切換点を有する。後のインバータはＰトランジスタ３１２（幅／長さ＝６０／１．４）およびＮチャネルトランジスタ３１４（幅／長さ＝６０／１．４）によって形成される。入力バッファ３２２の出力信号３２２ｏはトランジスタ３１２および３１４の共通接続されたドレインで生じる。トランジスタ３１２および３１４のゲートはトランジスタ３０２、３０４および３０６のドレインに接続される。Ｐトランジスタ３１２のソースはＶ５に接続され、Ｎトランジスタ３１４のソースは接地される。
【００４１】
図４は出力バッファ１２８のＣＭＯＳ（相補型金属酸化物半導体）実施例４００の概略図である。出力バッファの設計は第１から第３の遅延段４０１−４０３にさらに分けられており、それぞれ入力ディジタルデータＤＩＮの時間遅延データＤ１、Ｄ２、およびＤ３、ならびに供給される出力イネーブル信号ＯＥＮの対応する遅延信号ＯＥ１、ＯＥ２およびＯＥ３を出力する。遅延段４０１、４０２および４０３はそれぞれトライステート論理モジュール４１０、４２０および４３０を駆動する。遅延段４０２は部分トライステート論理モジュール４２５を駆動する。トライステート論理モジュール４１０、４２０および４３０はそれぞれ出力電源モジュール４５０、４６０および４７０を駆動する。部分トライステート論理モジュール４２５はさらなる出力電源モジュール４６５を駆動する。
【００４２】
部分トライステート論理モジュール４２５はＶ３ＥＮ信号（線３２３）によってイネーブルされ、Ｖ３信号モードが示される場合は第４の出力電源モジュール４６５が動作状態となり、Ｖ５信号モードが示される場合は第４出力電源モジュール４６５は出力電流の吐出しを不能化される。
【００４３】
出力バッファ実施例４００の他の機能は以下のとおりである。各遅延段４０１、４０２および４０３は、Ｉ１１およびＩ１２のような第１および第２の順次インバータと後続のＲＣ回路とによって形成される。図４の各インバータのＰチャネルトランジスタのそれぞれのチャネル幅／長さは、デバイスの上または左側にある比率によって示されている。各インバータのＮチャネルトランジスタのそれぞれのチャネル幅／長さは、デバイスの下または右側にある比率によって示されている。（同じことが、Ｕ４１２およびＵ４１１のようなＮＡＮＤまたはＮＯＲゲートにも当てはまる）。各遅延段４０１、４０２および４０３のＲＣ回路は２００Ω抵抗および寄生キャパシタＣＰを含み、その容量は対応するインバータの内部トランジスタを形成するために用いられるゲート酸化物の厚さによって規定される。（ＣＰは２００Ω抵抗が送るＣＭＯＳ回路の入力ゲート容量によって主に規定される）。
【００４４】
インバータによって規定されかつＲＣによって規定される遅延部の直列配列は、酸化物の厚さに対して大量生産による変動の許容誤差を与える。ゲート酸化物がより薄くなると、インバータの信号伝搬時間は短くなるが、寄生キャパシタＣＰの容量は増える。ＲＣ遅延部の増えた時定数は、対応するインバータの減少した伝搬時間の少なくとも一部に対向する。この機構によって、各段（４０１、４０２、４０３）の時間遅延に対する処理変動を最小化する。
【００４５】
出力線４８０が電流吐出しモードにスイッチングされ、Ｖ５電源線から電流を出力する場合、電源トランジスタＰ１、Ｐ２、Ｐ３および任意にＰ５のスイッチオンは、出力電流の波形を整形し、ｄｉ／ｄｔを制限するために時間的にずらされて、それによってチップのＶ５リード（ＶDDピン）にかかる接地変動効果（Ｌｄｉ／ｄｔ）を制限する。電源トランジスタＰ１はまず出力電源モジュール４５０においてオンとなり、それによってその２００ミクロンのチャネル幅がオンラインとなる。電源トランジスタＰ２は出力電源モジュール４６０においてすぐその後オンとなり、その４００ミクロンのチャネル幅の利点を出力線４８０の電流に加える。合計のオンされた（導通している）チャネル幅は６００ミクロンである。電源トランジスタＰ３がその後でオンとなると、電源トランジスタＰ１−Ｐ３の組合せられた導通チャネル幅は１２００ミクロンとなる。したがって、電流吐出しのためのＶ５モードにおけるオーバタイム遷移は２００であり、６００であり、次に１２００ミクロンとなる。Ｖ３モードの活性化時（Ｖ３ＥＮが線３２３でハイである）、電源トランジスタＰ４は電源トランジスタＰ２とほぼ同時にオンラインとなり、電流吐出しのためのＶ３モードでのオーバタイム遷移は２００、１０００、次に１６００ミクロンとなる。
【００４６】
出力線４８０をローにする場合にも、類似した時間的にずれたオン機構を用いて電流吸込み電源トランジスタＮ１、Ｎ２およびＮ３を連続的に活性化する。この特定の実施例においてはＮ４の電源トランジスタはなく、オンとなるチャネル幅の合計は、Ｖ５およびＶ３の両方のモードにおいて同じ１００、３００、および６００ミクロンとなる。
【００４７】
Ｎチャネル電源トランジスタＮ１、Ｎ２およびＮ３の１つをオンにしようとした場合に、Ｐチャネル電源トランジスタＰ１、Ｐ２、Ｐ３およびＰ４の１つがまだオンのままである恐れがある。Ｎチャネルトランジスタ４１３、４２３および４３３がトライステート論理モジュール４１０、４２０および４３０にそれぞれ設けられて、それぞれの時間遅延データ信号Ｄ１、Ｄ２およびＤ３が対応するトランジスタ４１３、４２３または４３３のしきい値レベルを越えるまで、対応するＮチャネル電源トランジスタＮ１、Ｎ２およびＮ３をオフに保つ。
【００４８】
同様に、Ｐチャネル電源トランジスタＰ１、Ｐ２、Ｐ３およびＰ４の１つをオンにしようとした場合に、Ｎチャネル電源トランジスタＮ１、Ｎ２およびＮ３の１つがまだオンのままである恐れがある。Ｐチャネルトランジスタ４１４、４２４、４３４および４４４がそれぞれのトライステート論理モジュール４１０、４２０、４３０および４２５に設けられて、それぞれの時間遅延データ信号Ｄ１、Ｄ２またはＤ３が対応するトランジスタ４１４、４２４、４３４または４４４のしきい値レベルより下がるまで、対応するＰチャネル電源トランジスタＰ１、Ｐ２、Ｐ３、Ｐ４をオフに保つ。
【００４９】
トライステート論理モジュール４１０、４２０、４３０および部分トライステート論理モジュール４２５のＮＡＮＤおよびＮＯＲゲートの大きさをそれぞれ段階的に異ならせて、それぞれの電源トランジスタＰ１−Ｐ４またはＮ１−Ｎ３のオンとなる遷移を平滑化し、それによってｄｉ／ｄｔを減らす。図５Ａは０Ｖから４．５Ｖ（最悪値ＶCC＝Ｖ５として４．５Ｖがみなされる）のＤＩＮスイッチングに応答して、線ＤＩ、Ｄ２、Ｄ３および出力線４８０で生じる電圧波形の時間に対するコンピュータシミュレーションを示す。図５Ｂは同時間においてアンペアの単位でチップのＶCC電源線（Ｖ3/5 電源線）を介して引出される電流（−ＩV5）の波形を示し、−６０．０Ｍは６０ミリアンペアの引出しを示す。ＮＯＲゲートＵ４１１、Ｕ４２１、Ｕ４３１およびＮＡＮＤゲートＵ４１２、Ｕ４２２、Ｕ４３２、Ｕ４４２の個々のＰおよびＮのトランジスタのチャネル幅／長さは図４に示されるようにセットされて、図５ＡのＤ１、Ｄ２、Ｄ３電圧波形の各々がキックインされた場合の平滑な遷移を確保し、それによって図５Ｂで示される比較的平滑な−ＩV5電流曲線をもたらす。−ＩV5電流曲線の相対的な平滑さは、比較的低いｄｉ／ｄｔに変えられる。後者によってチップの電源リードにかかるＬｄｉ／ｄｔ接地変動は比較的小さなものになる。
【００５０】
上記の開示は本発明を示すものであり、その範囲または精神を限定するものではない。上記開示を検討すれば、当業者にとって幾つかの変形および変更が明らかとなるであろう。
【００５１】
本発明の一般的概念および具体的実施例を基に、求められる保護範囲は前掲の特許請求の範囲によって規定される。
【図面の簡単な説明】
【図１】本発明に係る自動感知システムのブロック図である。
【図２】本発明に係る中間レベル発生回路の概略図である。
【図３】自動感知システムのＣＭＯＳに基づく入力バッファの概略図である。
【図４】自動感知システムのＣＭＯＳに基づく出力バッファの概略図である。
【図５】図４の出力バッファでもたらされる電圧および電流の曲線を示す図である。
【符号の説明】
１００  自動感知システム
１１０  印刷回路基板
１１１  第１の電力レール
１１５  第２の電力レール
１１３  第３の電力レール
１０１  信号バス
１０７  スロット
１１７  バスコネクタ
１１８  信号線
１１６  Ｖ3/5 バス電源線
１１９  ＧＮＤバス電源線
１２０  バスインタフェース集積回路
１２１  Ｉ／Ｏセル
１２２  入力バッファ
１２８  トライステート出力バッファ
１２５  チップ内部論理
１２７  プルアップ抵抗器
１２９  電流吸込みリード
１２４  中間レベル発生回路
１２６  比較器
１２３  信号モード制御線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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