(57)【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルを行列状に配置し、同一行にある所定数の不揮発性メモリセルをサブワード線に接続したサブメモリセルアレイを行方向に複数配列し、且つ、同一行の複数のサブワード線に対し行セレクタを介し共通にメインワード線を接続し、
前記サブメモリセルアレイと比べて総数の少ない複数の不揮発性メモリセルを行列状に配置し、同一行にある所定数の不揮発性メモリセルをサブワード線に接続したブートセルアレイを行方向に複数配列し、且つ、同一行の複数のサブワード線に対し行セレクタを介し共通にメインワード線を接続した半導体記憶装置において、
各々の前記サブメモリセルアレイの同一列にある所定数の不揮発性メモリセルをサブビット線に接続し、且つ、前記サブメモリセルアレイ内の複数のサブビット線に対し列セレクタを介し共通にメインビット線を接続し、
各々の前記ブートセルアレイの同一列にある所定数の不揮発性メモリセルをサブビット線に接続し、且つ、前記サブメモリセルアレイ内の複数のサブビット線に対し列セレクタを介し共通にメインビット線を接続し、
前記ブートセルアレイのメインビット線を前記サブメモリセルアレイのメインビット線に揃えて配置するとともに、前記サブメモリセルアレイおよび前記ブートセルアレイにおいて、各々のサブビット線の総数を同数とし、各々のサブワード線の長さを実質同じとし、前記メインビット線同士の間隔を実質同じとし、
前記サブメモリセルアレイのメインビット線および前記ブートセルアレイのメインビット線を独立とし、互いに異なるセンスアンプに接続することにより別動作を可能とし、
各々の前記サブメモリセルアレイおよび各々の前記ブートセルアレイは独立して消去可能な容量単位であり、前記サブメモリセルアレイの記憶容量と、複数の前記ブートセルアレイの総記憶容量とが等しく、前記サブメモリセルアレイの少なくとも１つは、他の前記サブメモリセルアレイと異なる方法によりアクセスされる特殊サブメモリセルアレイであることを特徴とする半導体記憶装置。
【請求項２】
各々の前記サブメモリセルアレイの容量が互いに等しく、各々の前記ブートセルアレイの記憶容量が互いに等しいことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記特殊サブメモリセルアレイは、内部制御回路より特殊サブメモリセルアレイ選択信号が発生された場合に、前記サブメモリセルアレイと同範囲のアドレス信号により選択されることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記特殊サブメモリセルアレイは、同一行の前記サブメモリセルアレイに生じた不良サブメモリセルアレイと置き換え可能な冗長メモリセルアレイであることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項５】
前記サブメモリセルアレイと同一行に、同一行の前記サブメモリセルアレイに生じた不良サブメモリセルアレイと置き換え可能な少なくとも１つの冗長メモリセルアレイを更に配置し、前記冗長メモリセルアレイのサブワード線を、行セレクタを介し共通にメインワード線に接続したことを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、特に３層メタル配線技術を用いたフラッシュメモリに関する。
【０００２】
【従来の技術】
一般的にフラッシュメモリの電気的に書込みまたは消去できる容量単位は、６４ＫＢ（＝５１２Ｋビット）となっているため、チップ内のメモリセルアレイはその単位で分離される。例えば、１６Ｍｂフラッシュメモリの場合、６４ＫＢのサブメモリセルアレイが３２個配置され、メモリセルを選択するために各サブメモリセルアレイにワード線およびビット線を選択するデコーダ回路が設けられる。このデコード回路には、主に2種類の方式があるため以下順に説明する。
【０００３】
図１４は、２重ワード線デコード方式を用いたフラッシュメモリの概略図である。
【０００４】
この２重ワード線デコード方式は、１つのワード線に接続されるメモリセルの数を減らすことでワード線容量を低減し、動作の高速化を図っている。
【０００５】
図１４では、サブワード線１５が接続された複数のメモリセルからなるサブメモリセルアレイ１ｂが列方向に複数設けられ、各サブメモリセルアレイ１ｂに、ブロックデコーダ１８および行サブデコーダ１１が設けられている。また同列のメモリサブアレイ１ｂには、共通にメインワード線１４および行メインデコーダ１０が設けられている。これらの構成が、通常、行方向に複数繰り返される。
【０００６】
そして2重ワード線デコード方式では、行メインデコーダ１０により、例えば行アドレスＡ０−Ａ６に基づき１つのメインワード線１４が選択され、且つ、ブロックデコーダ１８および行サブデコーダにより、残りの行アドレスＡ７−Ａ９に基づいて１つのサブワード線１５が選択される。すなわち、メインワード線１４には複数のサブワード線１５のいずれかが接続される。
【０００７】
従って、メインワード線１４には行方向の全メモリセル数に比べて少数のメモリセルが接続されるため、メモリ容量が大きくてもワード線遅延は少ない。
【０００８】
また、この階層デコードに多層配線技術を使用することで、サブワード線１５上にメインワード線１４を積層でき、メモリセルをデコードするのに必要な回路面積が削減され、また各デコーダに入力されるアドレス信号線の引き回し距離も短縮される。
【０００９】
図１５は、２重ビット線デコード方式を用いたフラッシュメモリの概略図である。
【００１０】
この２重ビット線デコード方式は、ビット線に対する階層デコードである。
【００１１】
図１５では、サブビット線１７が接続された複数のメモリセルからなるサブメモリセルアレイ１ｂが行方向に複数設けられ、各サブメモリセルアレイ１ｂに、サブビット線セレクタ１２ａが設けられている。また同行のメモリサブアレイ１ｂには、共通にメインビット線１６およびメインビット線セレクタ１２ｂが設けられている。これらの構成は、通常、列方向に複数繰り返される。
【００１２】
上述した２重ワード線と同様に、階層デコードを用いているため面積低減はもちろん、メインビット線１６はセンスアンプに繋がれるためメモリセルからセンスアンプまでの配線容量が低減され、高速読出しが可能になる。
【００１３】
【発明が解決しようとする課題】
実際のフラッシュメモリでは、書込みまたは消去できる単位がすべて６４ＫＢではなく、ブートセルアレイと呼ばれる小規模な容量８ＫＢのメモリサブアレイが併存する。これは６４ＫＢ単位よりも小さな単位での書き換えが望まれる格納プログラムデータなどを記憶するためである。
【００１４】
例えば、１６Ｍビットフラッシュでは、メモリセルアレイは、６４ＫＢセルアレイが３１個、８ＫＢセルアレイが８個という変則的な構成になっている。これらの構成は、従来は図１６に示すように配置され、２重ワード線デコード方式が採用されていた。
【００１５】
上側には８ＫＢセルアレイ１ｂが８個、各々のセルアレイのサブワード線１５を選択するための行サブデコーダ１１を間に挟むように配置され、左側にメインワード線１４を選択する行メインデコーダ１０が共通に配置されている。８ＫＢセルアレイの上側に、ビット線を選択するための列セレクタおよび行サブデコーダ１１を選択するブロックデコーダが配置されている。
【００１６】
下側には６４ＫＢセルアレイ１ｂが２個、各々のセルアレイのサブワード線１５を選択するための行サブデコーダ１１を間に挟むように配置され、左側にメインワード線１４を選択する行メインデコーダ１０が共通に配置されている。６４ＫＢセルアレイの下側に、ビット線を選択するための列セレクタおよび行サブデコーダ１１を選択するブロックデコーダが配置されている。
【００１７】
Ｉ／Ｏデータ線に接続される列数は、６４ＫＢに比べ８ＫＢセルアレイ１ｂは少ない。２種類のセルアレイを同じ選択信号で選択するために、複数の８ＫＢセルアレイ１ｂに亘りサブデータ線を引き、６４ＫＢセルアレイの列数とあわせている。
【００１８】
このように、８ＫＢおよび６４ＫＢセルアレイ１ｂにおける行数は同数であるため、２重ワード線デコード方式を容易に導入することができる。
【００１９】
しかしながら、動作を高速化するため、２重ワード線デコード方式に加え、さらに２重ビット線デコード方式を採用するには、従来の構造では列方向に関し、以下のような不整合性が問題となる。
【００２０】
１）８ＫＢセルアレイ用の列セレクタ（メインビット線セレクタ１２ｂ、サブビット線セレクタ１２ａ）は、６４ＫＢセルアレイ用とピッチが異なる上、配置も変則的である。
【００２１】
２）８ＫＢセルアレイ用のデータを消去するための消去デコーダ回路および２重ビット線デコード方式に必要なブロックデコーダ回路の配置が、カラムピッチに合わない。
【００２２】
このため、従来の２重ワード線デコード方式にくわえて２重ビット線デコード方式を採用すると、レイアウトが複雑になるのみならずサブデータ線等に起因するデッドスペースが生じ、またデータ線のひきまわしにより配線抵抗が増大し、動作の高速化が妨げられる。
【００２３】
そこで本発明は、異なる容量のメモリサブアレイを有するフラッシュメモリにおいて、２重ワード線および２重ビット線デコード方式を同時に採用しながらも、チップ面積増大を抑止でき且つ高速動作を可能にするフラッシュメモリを提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明の半導体記憶装置は、複数の不揮発性メモリセルを行列状に配置し、同一行にある所定数の不揮発性メモリセルをサブワード線に接続したサブメモリセルアレイを行方向に複数配列し、且つ、同一行の複数のサブワード線に対し行セレクタを介し共通にメインワード線を接続し、前記サブメモリセルアレイと比べて総数の少ない複数の不揮発性メモリセルを行列状に配置し、同一行にある所定数の不揮発性メモリセルをサブワード線に接続したブートセルアレイを行方向に複数配列し、且つ、同一行の複数のサブワード線に対し行セレクタを介し共通にメインワード線を接続した半導体記憶装置において、各々の前記サブメモリセルアレイの同一列にある所定数の不揮発性メモリセルをサブビット線に接続し、且つ、前記サブメモリセルアレイ内の複数のサブビット線に対し列セレクタを介し共通にメインビット線を接続し、各々の前記ブートセルアレイの同一列にある所定数の不揮発性メモリセルをサブビット線に接続し、且つ、前記サブメモリセルアレイ内の複数のサブビット線に対し列セレクタを介し共通にメインビット線を接続し、前記ブートセルアレイのメインビット線を前記サブメモリセルアレイのメインビット線に揃えて配置するとともに、前記サブメモリセルアレイおよび前記ブートセルアレイにおいて、各々のサブビット線の総数を同数とし、各々のサブワード線の長さを実質同じとし、前記メインビット線同士の間隔を実質同じとし、前記サブメモリセルアレイのメインビット線および前記ブートセルアレイのメインビット線を独立とし、互いに異なるセンスアンプに接続することにより別動作を可能とし、各々の前記サブメモリセルアレイおよび各々の前記ブートセルアレイは独立して消去可能な容量単位であり、前記サブメモリセルアレイの記憶容量と、複数の前記ブートセルアレイの総記憶容量とが等しく、前記サブメモリセルアレイの少なくとも１つは、他の前記サブメモリセルアレイと異なる方法によりアクセスされる特殊サブメモリセルアレイであることを特徴とする。
【００２５】
この構成により、２重ワード線および２重ビット線デコード方式を同時に採用しながらも、チップ面積増大を抑止でき且つ高速動作の可能なフラッシュメモリを提供することができる。
【００２６】
【発明の実施の形態】
図１は本発明の第一の実施例にかかる不揮発性半導体記憶装置の主要部を示すブロック図である。
【００２７】
外部端子から入力されたアドレスは、アドレスバッファ３を介しデコードされる。そのデコード値に対応するメモリセルは、行メインデコーダ１０，２０、行サブデコーダ１１，２１および列セレクタ１２，２２により選択され、制御回路７の出力に従って読出／書込／消去などが行われる。そして読出されたデータは、センスアンプ５および出力バッファ６を介し出力される。各動作に必要な主な電位は、電圧制御回路９によって生成され、メモリセルや諸制御を行う回路に与えられる。
【００２８】
例えば、消去時には電圧制御回路９で発生された電位VDDH(例えば10V)が選択メモリセルのソースに印加され、書込み時にはVDDHが選択メモリセルのワード線に印加される。また、読出しの際には、電圧制御回路９で発生された電位VDDR(例えば4.7V)が選択メモリセルのワード線に印加される。
【００２９】
図２および図３は、それぞれ第一の実施例にかかるメモリセルアレイの概略構成図、詳細構成図である。
【００３０】
書込みまたは消去単位は６４ＫＢ単位と、８ＫＢ単位の２種類があるとする。以下大きい容量の方をレギュラーセルアレイ１ａ、小さい容量の方をブートセルアレイ２と呼ぶ。
【００３１】
本実施例ではレギュラーセルアレイ１ａを１０２４行×５１２列とし、ブートセルアレイ２を１２８行×５１２列とする。図２のように、上側には８つのレギュラーセルアレイ１ａ が、各々の間に２つの列サブデコーダ１１を挟んで配置され、一番左側に列メインデコーダ１０が配置されている。同様に、下側には８つのブートセルアレイ２が、各々の間に２つの列サブデコーダ１１を挟んで配置され、一番左側に列メインデコーダ２０が配置されている。またレギュラーセルアレイ１ａとブートセルアレイ２間には、それぞれに対応するブロックデコーダ及び列セレクタ１２，２２が配置される。
【００３２】
本実施例によれば、２種類のメモリセルアレイのカラムピッチが変わらないために、各々のメモリセルアレイに２重ビット線方式を採用してもレイアウト的な問題は生じない。さらに、メインビット線１６を２種類のメモリセルアレイで共通化できるため、センスアンプまわりのレイアウト自由度が高くなる。
【００３３】
また、２種類のメモリセルアレイおいては、Ｉ／Ｏデータ線に接続されるメモリセルの列数も同じであるから、従来必要だった複数のブートセルアレイ１ｃに亘るサブデータ線の引き回しも不要になる。従って、メインビット線１６からセンスアンプへのデータ線をレイアウトするにあたり、チップ面積の増大を抑制することができる。
【００３４】
尚、ブートセルアレイ２の行数はレギュラーセルアレイ１ａの１／８のため、ブートセルアレイ２側の行デコード回路の数を、レギュラーセルアレイ１ａ側の行デコード回路の１／８に変更することで、２重ワード線方式も簡単に導入することができる。各レギュラーセルアレイ１ａの行サブデコーダ１１を選択する信号RB0-RB1023に対して、８個のブートセルアレイの行サブデコーダ２１を選択する信号をRB0-RB127、RB128-RB255、・・・、RB896-RB1023と割りふることで、２種類のメモリセルアレイを同じ信号で選択できるからである。
【００３５】
また、図３のようにサブワード線１５の長さが、ブートセルアレイ２とレギュラーセルアレイ１ａとで等しくなるため、行方向に関してはブートセルアレイ２を変則的な扱いをせずにすむため、周辺回路のレイアウトは従来よりも自由度が高くなる。例えば、センスアンプをブートセルアレイ２近傍に配置することも、或いはブートセルアレイ２から遠方に配置することも可能である。仮に、ブートセルアレイ２近傍に配置すれば、センスアンプを介しブートセルアレイ２からＩ／Ｏパッド間距離を短縮できるため、より高速にブートセルアレイ２へアクセスできる効果がある。
【００３６】
図４および図５は、それぞれメモリセルアレイのビット線方向に沿った断面図、ワード線方向に沿った断面図である。
【００３７】
P型半導体基板に２重ウエルが複数形成され、１つのウエルの中にメモリセル、また別のウエルには列セレクタ１２，２２、あるいは行セレクタ１１，２１が形成されている。図４のように、サブビット線１７は第一層メタルM1、メインビット線１６は第三層メタルM3で構成されている。図５のように、サブワード線１５はpoly Siをシリサイド化したもの、例えばPoly Si/ WSiで構成され、メインワード線１４は第二層メタルM2で構成されている。M1は例えばWシリサイドなどで構成される。M2, M3は例えばAl、Al合金、Cu合金等の金属層で構成され、通常は、上層に反射防止膜、あるいは下層にバリヤメタル、あるいはこの両方が形成されている。反射防止膜、バリヤメタルにはTi膜、Ti/TiN膜など単層または複層で構成される。尚、図５では素子分離のためフィールド酸化膜が使用されているが、トレンチアイソレーションでも良い。
【００３８】
メモリセルはそれぞれ、浮遊ゲート５１、複合絶縁膜、制御ゲート５２が積層されたMOS構造を有している。これらのソース・ドレインは隣接するもの同士で共有される。この浮遊ゲート５１に電子を注入する、或いは、浮遊ゲート５１から電子を引抜くことにより、メモリセルのデータ値は変えられる。
【００３９】
以下、読出しおよび書込み動作を説明する。
【００４０】
図６はメモリセルの基本的な動作電圧条件を示した表である。
【００４１】
消去時には、選択したメモリセルに対して、制御ゲート５２は- 7.5V、ドレインはフローティング、ソース及び半導体基板は10Vにする。電子が、浮遊ゲートから半導体基板へファウラー・ノルドハイム電流で引抜かれるため、メモリセルの閾値は正（データは"0"）となる。
【００４２】
書込み時には、選択したメモリセルに対して、制御ゲートはVDDH(例えば10V)、ドレインはVDDP(例えば5V)、ソース及び半導体基板は0Vにする。電子は、半導体基板・ドレインから浮遊ゲート５１へ、ホットエレクトロン効果で注入されるため、メモリセルの閾値は負（データは"1"）となる。
【００４３】
読出し時には、選択したメモリセルに対して、制御ゲート５２はVDDR(例えば約4.7V)が制御ゲート５２に、ドレインは0.8V、ソースは0Vにする。メモリセルの閾値が負(データは"1"とする)であればメモリセルはオン、閾値が正（データは"0"とする）であればメモリセルはオフする。このためビット線電位をセンスすることでデータ読出しが可能となる。
【００４４】
尚、ソース・ドレイン・制御ゲートに動作に必要な電圧を供給するにあたり、実際は、電圧制御回路９で生成された電圧が、デコーダ電圧制御回路９０により選択的にデコーダ回路へ供給される。
【００４５】
図７はデコーダ電圧制御回路の概略ブロック図である。
【００４６】
電圧制御回路９は昇圧電圧を作るためのチャージポンプ回路を複数有し、各々よりVDDH、VDDR、VBB、VDDPが作られる。そして各電圧は、デコーダ電圧制御回路９０を用いて、列メインデコーダ１０、列サブデコータ１１、２１、ブロックデコーダ１８に選択的に供給される。
【００４７】
通常、デコーダ電圧制御回路９０はメモリセルアレイ１の行方向長さ以内で配置される。ブートセルアレイ２では行方向の長さが約１／８となっているため、本実施例では、図２のようにブートセルアレイ用のデコーダ電圧制御回路９０を、レギュラーメモリセルアレイ１側に配置させる。
【００４８】
以上、本実施例によれば、２重ワード線および２重ビット線デコード方式を同時に採用しながらも、周辺回路のレイアウトが容易になり、チップ面積増大を抑止できる。また高速動作も可能になる。
【００４９】
以下、本発明にかかる第二の実施例を説明する。
【００５０】
図８は本発明の第二の実施例にかかる不揮発性半導体記憶装置の主要部を示すブロック図である。
【００５１】
パスワード等のユーザの機密情報を記憶させる特殊なメモリ領域（以下 Hidden ROM １ｃと呼ぶ）を加えた点が、第一の実施例と異なる。
【００５２】
このHidden ROM１ｃは、アドレスA0-Anにより、通常のメモリセルアレイ１と同様に選択される。つまり、通常はメモリセルアレイ１がアクセスされているが、制御回路７よりHidden ROM選択信号が発生されるとHidden ROMが選択されるようになっている。
【００５３】
図９は第二の実施例にかかるメモリセルアレイの概略構成図である。
【００５４】
Hidden ROM１ｃは、書込みまたは消去単位が６４ＫＢであるため、１０２４行×５１２列と、第一の実施例で説明したレギュラーセルアレイと同様の構成にとる。
【００５５】
図９では、７つのレギュラーセルアレイ１ａと1つのHidden ROM１ｃに対して、行メインデコーダ１０が共有されている。上側に７つのレギュラーセルアレイ１ａおよび１つのHidden ROM１ｃが配置され、下側に８つのブートセルアレイが配置され、上側と下側のアレイとにおいてメインビット線１６が共有されている。すなわち、Hidden ROM 1cも、同列にあるブートセルアレイ２とにおいて、メインビット線１６が共有されている。
【００５６】
第一の実施例と同様に、第二の実施例では列方向を同一ピッチでレイアウト可能であるため、２重ビット線構造であっても複雑なレイアウトを行う必要がないため、センスアンプなど周辺回路のレイアウト自由度が高くなる。
【００５７】
尚、１６Ｍｂフラッシュメモリの場合、ブートセルアレイ２を８ＫＢ×８個の構成にすると、レギュラーセルアレイ１ａは６４ＫＢ×３１個となる。レギュラーセルアレイ１ａが８個づつ行方向に配置されると、最後の行には７個の配置となりデッドスペースが生じる。そこに本実施例のようにHidden ROM１ｃが配置されれば、第一の実施例の効果に加えて、さらにデッドスペースを有効活用できるメリットがある。
【００５８】
以下、本発明にかかる第三の実施例を説明する。
【００５９】
図１０は第三の実施例にかかるメモリセルアレイの概略構成図である。
【００６０】
第二の実施例と同様に、上側に７つのレギュラーセルアレイ１ａおよび１つのHidden ROM１ｃが配置され、下側に８つのブートセルアレイ２が配置されている。
【００６１】
これまでの実施例と異なり、本実施例では上側と下側のアレイとにおいてメインビット線１６は独立させてある。そして、それぞれに対応するメインビット線１６は読出し系統を別にするため別々のセンスアンプに接続される。
【００６２】
このためデュアル動作が可能になる。つまり、ブートセルアレイ２のメモリセルに書込みをしている時は、レギュラーセルアレイ１ａに対し読出し動作が可能となる。反対にブートセルアレイ２のメモリセルを読出している時には、レギュラーセルアレイ１ａに書込みをすることができる。
【００６３】
他の実施例と同様に２重ワード線デコード方式を採用しているため、高速行アクセスが可能であることはいうまでもなく、ブートセルアレイ２のサブビット線１７はレギュラーセルアレイ１ａよりも短いため容量が軽く、高速な読出し動作が可能である。さらに本実施例は、デュアル動作が可能であるため高速ＣＰＵによる処理にも適している。
【００６４】
図１１は、デュアル動作の一例を示した図である。
【００６５】
この例では、ブートセルアレイ２に対し読出しを行うと同時に、レギュラーセルアレイ１ａに書込みを行っている。
【００６６】
ブートセルアレイ２においては、デコーダ電圧制御回路９０により行メインデコーダ２０及びサブデコーダ２１には４．７Ｖが供給され、センスアンプ内のバイアス回路によりビット線には0.8Vが供給される。
【００６７】
レギュラーセルアレイ１ａにおいては、デコーダ電圧制御回路９０により行メインデコーダ１０及びサブデコーダ１１には５Ｖが供給され、書込み負荷(書込みTr)よりメインビット線１６およびサブビット線１７には１０Ｖが供給される。
【００６８】
このように別動作を同時に実行するためには、デコーダの電源を別々に制御する必要がある。この別々に電圧制御する単位が、通常はバンクとして扱われる。本発明による構成は、バンク数の多いメモリセルアレイ１に、適用可能であるから、ユーザがデュアル動作できるメモリ空間の自由度を大きくできるメリットがある。
【００６９】
また、本実施例では両方のセルアレイに対して同じ動作、例えば読出しと読出しは不可能だが、I/Oバッファで双方のデータが衝突しないよう制御回路をさらに設ける、あるいはI/O系を別々にすれば可能である。例えばラッチ回路を設け、ブートセルアレイ２用のデータを優先させて動作する間、レギュラーセルアレイ１ａ用のデータをラッチ回路で保持し、ブートセルアレイ２に対し動作が終了するとレギュラーセルアレイ１ａにアクセスすれば、同じ動作が可能になる。
【００７０】
また、I/O系を独立させた場合には、パワーオンリセットを通常とは異ならせ、レギュラーセルアレイ２のみが読出し状態にリセットされ、ブートセルアレイ２は他のモードにリセットされるようにしても良い。
【００７１】
尚、第一ないし第三の実施例では、レギュラーセルアレイ２は行方向には１ブロック分のみであったが、行方向にブロックをさらに追加することも可能である。図１２は本発明の第三の実施例に関する応用例にかかるメモリセルアレイの概略構成図である。
【００７２】
チップの長手方向にメインビット線１６が配置されるように、レギュラーセルアレイ１ａ及びHidden ROM１ｃが配置されている。そしてチップ端側にブートセルアレイ２が配置されている。このブートセルアレイ２は、メインビット線１６方向に複数区分配置されている。１つの区分は消去単位として扱われるため、１つの区分を構成するメモリセルアレイは２重ウエルによって半導体基板とは分離されている。本実施例によれば、ブートセルアレイ２の容量を増加させた場合でも、２重ワード線および２重ビット線を容易に適用することができる。
【００７３】
また別のレイアウトも可能である。図１３は本発明の第三の実施例に関する他の応用例にかかるメモリセルアレイの概略図である。本実施例は６４Ｍビットで６４ＫＢのレギュラーセルアレイ１ａが１２８−Ｘ個、６４ＫＢのHidden ROMがＸ個、８ＫＢのブートセルアレイ２を８個束にしたものがＸ個ある。通常Ｘは１で、例えば図１３に記載してあるうち、ブートセルアレイ２は左下側にのみ、ブートセルアレイ２用の電圧制御回路９０もまた左下側にのみ配置される。これに対し、Ｘを２にした場合、図１３のように周辺回路をはさんでブートセルアレイを左右対称に配置することもできる。
【００７４】
尚、本発明は上記実施例に限定されるものではない。メモリセルアレイ１および周辺回路のレイアウトは、適宜変更可能である。
【００７５】
また、不良メモリセルが接続されたサブビット線を冗長メモリセルアレイのサブビット線と置き換えられるよう、或いは、サブワード線同士を置き換えられるよう、冗長メモリセルアレイをレギュラーセルアレイ１ａ内にさらに設けても良い。言い換えれば、実際には使用されないダミーワード線、ダミービット線をレギュラーセルアレイ１ａ内に配置しても良い。さらにブートセルアレイ２においてもダミーワード線、ダミービット線を設けても良い。この場合、レギュラーセルアレイ１ａおよびブートセルアレイ２における、各々のダミービット線を共通のメインビット線に接続しても良い。
【００７６】
あるいは、冗長メモリセルアレイをレギュラーセルアレイ１ａとは別に設けても良い。
【００７７】
また、メモリセルは上述した２重ゲートに限定されない。例えば、複合絶縁膜を３層有しその上に制御ゲートを有する構造、あるいはワードゲートの両サイドに下層に複合絶縁膜のある制御ゲートを有する構造などにも適用可能である。
【００７８】
尚、不揮発性半導体記憶装置の単体に限らず、１つのチップにメモリとＡＳＩＣ等を混載した製品あるいは、複数チップを積層したパッケージであっても、本発明を適用可能であるため、チップ面積増加の抑制、高速動作が可能になる効果が得られる。
【００７９】
また、レギュラーセルアレイ１ａ，ブートセルアレイ２の容量は上記実施例に限定されず、どのような容量であっても、本発明を適用し２重ワード線、および２重ビット線構造を効率的にとることができる。
【００８０】
その他、発明の要旨を逸脱しない範囲で、種々変形可能である。
【００８１】
【発明の効果】
本発明は、上述のように構成されているので、２重ワード線および２重ビット線デコード方式を同時に採用しながらも、チップ面積増大を抑止した高速動作可能なフラッシュメモリを提供することができる。
【図面の簡単な説明】
【図１】本発明の第一の実施例にかかる不揮発性半導体記憶装置の主要部を示すブロック図である。
【図２】本発明の第一の実施例にかかるメモリセルアレイの概略構成図である。
【図３】本発明の第一の実施例にかかるメモリセルアレイの詳細構成図である。
【図４】メモリセルアレイのビット線方向に沿った断面図である。
【図５】メモリセルアレイのワード線方向に沿った断面図である。
【図６】メモリセルの基本的な動作電圧条件を示した表である。
【図７】デコーダ電圧制御回路の概略ブロック図である。
【図８】本発明の第二の実施例にかかる不揮発性半導体記憶装置の主要部を示すブロック図である。
【図９】本発明の第二の実施例にかかるメモリセルアレイの概略構成図である。
【図１０】本発明の第三の実施例にかかるメモリセルアレイの概略構成図である。
【図１１】本発明の第三の実施例における動作例を説明する概略図である。
【図１２】本発明の第三の実施例に関する応用例にかかるメモリセルアレイの概略構成図である。
【図１３】本発明第三の実施例に関する他の応用例にかかるメモリセルアレイの概略構成図である。
【図１４】２重ワード線デコード方式を用いたフラッシュメモリの概略図である。
【図１５】２重ビット線デコード方式を用いたフラッシュメモリの概略図である。
【図１６】従来の、異なる容量のメモリサブアレイに２重ワード線デコード方式を用いたフラッシュメモリの概略図である。
【符号の説明】
１            メモリセルアレイ
1a            レギュラーセルアレイ
1c            Hidden ROM セルアレイ
２            ブートセルアレイ
３            アドレスバッファ
４            アドレスデコーダ
５            センスアンプ
６            入力バッファ／出力バッファ
７            制御回路
９            電圧制御回路
10,20         行メインデコーダ
11,11c,21     行サブデコーダ
12,12c,22     列セレクタ
14            メインワード線
15            サブワード線
16            メインビット線
17            サブビット線
51            浮遊ゲート
52            制御ゲート
90            電圧制御回路
【図１】
0004033438.tif 000002
【図２】
0004033438.tif 000003
【図３】
0004033438.tif 000004
【図４】
0004033438.tif 000005
【図５】
0004033438.tif 000006
【図６】
0004033438.tif 000007
【図７】
0004033438.tif 000008
【図８】
0004033438.tif 000009
【図９】
0004033438.tif 000010
【図１０】
0004033438.tif 000011
【図１１】
0004033438.tif 000012
【図１２】
0004033438.tif 000013
【図１３】
0004033438.tif 000014
【図１４】
0004033438.tif 000015
【図１５】
0004033438.tif 000016
【図１６】
0004033438.tif 000017