(57)【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板に形成された第１ｐ型領域と、
前記シリコン基板に形成された第２ｐ型領域と、
前記シリコン基板に形成された第１ｎ型領域と、
前記シリコン基板に形成された第２ｎ型領域と、
前記シリコン基板に形成され、前記第１ｐ型領域と、前記第２ｐ型領域と、前記第１ｎ型領域と、及び前記第２ｎ型領域と、を相互に分離する真性領域と、
前記真性領域上に位置する強誘電体材料と、
前記強誘電体材料上に位置するゲート電極と、を含む、
ことを特徴とする記憶装置。
【請求項２】
第１ｐ型領域と、
第２ｐ型領域と、
第１ｎ型領域と、
第２ｎ型領域と、
前記第１ｐ型領域と、前記第２ｐ型領域と、前記第１ｎ型領域と、及び前記第２ｎ型領域と、を相互に分離する真性領域と、
前記真性領域上に位置する強誘電体材料と、
前記強誘電体材料上に位置するゲート電極と、を含む、
ことを特徴とする記憶装置。
【請求項３】
請求項１または２に記載の記憶装置において、
前記第１ｐ型領域と前記第１ｎ型領域とが電気的に接続されている、
ことを特徴とする記憶装置。
【請求項４】
請求項１ないし３のいずれか一項に記載の記憶装置において、
前記真性領域と前記第１ｐ型領域との間、前記真性領域と前記第２ｐ型領域との間、前記真性領域と前記第１ｎ型領域との間、及び前記真性領域と前記第２ｎ型領域との間、にそれぞれドーピングが低減された領域が形成されている、
ことを特徴とする記憶装置。
【請求項５】
請求項１ないし４のいずれか一項に記載の記憶装置において、
前記第１ｐ型領域と、前記第２ｐ型領域と、前記真性領域と、前記強誘電体材料と、前記ゲート電極とが、ｐチャネルトランジスタを構成するものであり、前記第１ｎ型領域と、前記第２ｎ型領域と、前記真性領域と、前記強誘電体材料と、前記ゲート電極とが、ｎチャネルトランジスタを構成するものである、
ことを特徴とする記憶装置。
【請求項６】
請求項５に記載の記憶装置において、
前記ｐチャネルトランジスタがＯＮ状態のとき、前記ｎチャネルトランジスタがＯＦＦ状態となるよう設定されている、
ことを特徴とする記憶装置。
【請求項７】
請求項６に記載の記憶装置において、
前記ｐチャネルトランジスタのＯＮ状態とＯＦＦ状態との切換が前記強誘電体材料の分極の変更によって行われるものである、
ことを特徴とする記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ格納用の記憶装置、特にデータ格納用の強誘電体材料を利用した記憶装置に関するものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】
強誘電体材料は、非揮発性、双安定性内部分極を示す。分極状態は、材料の対向する面間に電圧を印加することによって得ることができる。十分大きな電圧を印加し材料の内部を分極すると、分極方向を決定することが可能となるので、二進表示として使用可能となり、それによって、材料はデータ格納媒体として働く。しかしながら、データ読出動作がデータを破壊するという問題を生ずる。本質的に、読出動作は、電圧を印加して特定の方向に分極を設定することである。分極がすでにその方向に向いていれば、電荷移動は必要がない。しかしながら、分極が反対の方向に向いていれば、分極を特定の方向にするために比較的大きな量の電荷移動が必要となる。従って、特定方向の分極を得るために要する高レベル又は低レベル（ゼロ）の電荷移動によって、前の分極方向を判定することができる。
【０００３】
格納データが非破壊的に読出可能な強誘電体データ格納装置は、電界効果を利用して強誘電体材料の分極を検知することによって実現できる。特に、電界効果トランジスタの従来のゲート酸化物層の代わりに強誘電体材料を使用することによって、トランジスタの伝達特性に検知可能なヒステリシスが生ずる。この装置は、強誘電体電界効果トランジスタ又はＦＦＥＴと称せられる。このような装置は多くの応用にとって非常に魅力的ではあるが、広く適用するには種々の問題が潜んでいる。第１に、トランジスタのチャネルがＯＮ状態にあるときに、読出動作中に高電力を消費することである。第２に、チャネルがＯＦＦ状態にあるときに、データの書込（分極方向の切換）に高電圧を要することである。
【０００４】
本発明の目的は、データ格納用に、強誘電体材料の内部分極を利用し、非破壊のデータ読出動作が可能な記憶装置を提供することである。読出動作の際に高電力消費を回避することが本発明の一態様の目的である。書込動作の際に高書込電圧の必要性を回避することが本発明の他の態様の目的である。
【０００５】
【課題を解決するための手段】
本発明の記憶装置は、シリコン基板と、前記シリコン基板に形成された第１ｐ型領域と、前記シリコン基板に形成された第２ｐ型領域と、前記シリコン基板に形成された第１ｎ型領域と、前記シリコン基板に形成された第２ｎ型領域と、前記シリコン基板に形成され、前記第１ｐ型領域と、前記第２ｐ型領域と、前記第１ｎ型領域と、及び前記第２ｎ型領域と、を相互に分離する真性領域と、前記真性領域上に位置する強誘電体材料と、前記強誘電体材料上に位置するゲート電極と、を含むものを提供する。
【０００６】
記憶装置は、第１ｐ型領域と、第２ｐ型領域と、第１ｎ型領域と、第２ｎ型領域と、前記第１ｐ型領域と、前記第２ｐ型領域と、前記第１ｎ型領域と、及び前記第２ｎ型領域と、を相互に分離する真性領域と、前記真性領域上に位置する強誘電体材料と、前記強誘電体材料上に位置するゲート電極と、を含むことが好ましい。
【０００７】
記憶装置は、前記第１ｐ型領域と前記第１ｎ型領域とが電気的に接続されていることが好ましい。
【０００９】
記憶装置は、前記真性領域と前記第１ｐ型領域との間、前記真性領域と前記第２ｐ型領域との間、前記真性領域と前記第１ｎ型領域との間、及び前記真性領域と前記第２ｎ型領域との間、にそれぞれドーピングが低減された領域が形成されているいることが好ましい。
【００１０】
記憶装置は、前記第１ｐ型領域と、前記第２ｐ型領域と、前記真性領域と、前記強誘電体材料と、前記ゲート電極とが、ｐチャネルトランジスタを構成するものであり、前記第１ｎ型領域と、前記第２ｎ型領域と、前記真性領域と、前記強誘電体材料と、前記ゲート電極とが、ｎチャネルトランジスタを構成するものであることが好ましい。
【００１１】
記憶装置は、前記ｐチャネルトランジスタがＯＮ状態のとき、前記ｎチャネルトランジスタがＯＦＦ状態となるよう設定されていることが好ましい。
【００１２】
記憶装置は、前記ｐチャネルトランジスタのＯＮ状態とＯＦＦ状態との切換が前記強誘電体材料の分極の変更によって行われるものであることが好ましい。
【００１３】
【発明の実施の形態】
本発明の実施形態を、添付図面を参照してさらに詳細に記載する。
【００１４】
ｎチャネル及びｐチャネル強誘電体電界効果トランジスタの基本構造をそれぞれ図１（ａ）及び図１（ｂ）に示す。それぞれの場合に、対応する回路記号を使用している。それらの回路記号は、本発明の実施形態を示す図２の回路図も使用している。図２からわかるように、本発明の実施形態は、ｎチャネル強誘電体トランジスタ及びｐチャネル強誘電体トランジスタに接続されたソース／ドレインを備えている。トランジスタのゲートは共通ＶGSで接続されている。出力ＶOUTは、トランジスタ間のソース／ドレイン接続部で得られる。ｐチャネルトランジスタのソースはＶSで示され、ｎチャネルトランジスタのドレインはＶDSで示されている。
【００１５】
図２で図示した記憶セルからの読出は非破壊的であり、電流より電圧に関連したものである。回路はドレイン電流が非常に低くそのため読出動作に際しての電力消費が最小であるという利点を有する。特に、ＶGSがゼロの時でさえ、ｎチャネル及びｐチャネルトランジスタの一方はほとんどＯＮ状態であり、他方はほとんどＯＦＦ状態である。すなわち、一方は他方より抵抗が小さい。２つのトランジスタのうちのＯＮの方とＯＦＦの方との間の切換は、強誘電体材料の分極を変えることによって可能となる。すなわち、２つのトランジスタにおいて強誘電体材料の分極を２つの可能な方向のうちの一方に設定するために予めデータが書込まれ、かつ、ＶSをゼロに設定し、かつＶDSを正の小さい値に設定したと仮定すると；ＶOUTは強誘電体材料の分極方向に依存してＶDSに等しいかゼロである。一方のトランジスタはＯＮであり、他方のトランジスタはＯＦＦであり、そのため、ＶOUTはＶS又はＶDSに接続される。ＶDSは、２つのトランジスタの強誘電体材料の分極の方向を変えるのに要する電圧（通常２Ｖ）よりはるかに小さい値（通常数ｍＶ）に設定できることに注目されたい。これによって、読出動作が非破壊的に行われることが保証される。ＶSを説明の簡潔化のためにゼロに設定されていると仮定しよう。
【００１６】
読出動作は電圧ベースであり、ドレイン電流はリーク電流レベルである。そのため、読出動作は非常に速く、その際の電力消費は最小である。
【００１７】
ＶDS及びＶOUTをゼロに設定し、次いで、ＶGSを十分大きな正／負の電圧（通常２Ｖ）にして強誘電体材料を正／負方向に分極することによって、データを記録セルに書き込む。もちろん、正／負方向はバイナリ状態を表すために用いている。ＶDS、ＶS及びＶOUTがゼロに設定されていると仮定しているが、それらは別な値でもよい。必要なのは、所望の方向で内部分極を設定するために強誘電体材料間に十分な電圧が印加されることである。
【００１８】
通常、ＦＦＥＴ用の書込電圧は、分極方向に依存して、ｐチャネルトランジスタに対して＋２Ｖから−７Ｖまで変化可能である。分極によって生じた電界はチャネルの抵抗をかなり変化させ、それによってかなり大きな書込電流が流れることになる。
【００１９】
図３は、図２に示した回路の構造を図示したものである。簡単に述べると、構造は一の方向に延びるｎチャネルとｎチャネルに垂直な方向に延びるｐチャネルとを有する基板を備えている。ｎチャネル及びｐチャネルは交差し、その中心は、チャネルを単一ゲート電極から分離する強誘電体材料の一部分によって覆われている。チャネルが強誘電体材料の下で交差する場所は、ｎドープでもｐドープでもなく、材料の真性ドーピングのままとなっている。通常、基板はアモルファス又は多結晶シリコンから成る。ドープされた領域、ｎ型及びｐ型は、それぞれｎチャネル及びｐチャネルトランジスタのソース及びドレインとして機能する。各トランジスタのチャネルは強誘電体材料の下の真性ドープされた領域である。中央領域近傍（図３でグレイの影で示した部分）に低めの量のドーピングを行う。これによって、ｎチャネル及びｐチャネルの間のクロスリークを低減する。
【００２０】
図３で図示した構造では、一のチャネル経路が高抵抗状態にあり、他のチャネル経路が低抵抗状態にある。低抵抗経路は常にあり、書込動作に要する電圧はチャネル抵抗によっては増加しない。その結果、分極状態（書込動作）に切り替えるために要する電圧は、装置を製造するのに用いられる材料のみによって制限される。すなわち、この構造は最低の書込電圧を実現する。読出動作は前述したように行われる。
【００２１】
必要な書込電圧に対する大きな効果に加えて、図３による構造は、双方のトランジスタで、同じ強誘電体材料及びゲート電極を共用する。装置の全長は、２つのトランジスタを独立に組み込む場合に比較してかなり低減される。
【００２２】
本発明による実施形態はサイズが小さく、電力消費を最小にでき、かつ、作動電圧を最小にできる。
【００２３】
上記記憶装置は、大きな寸法の記憶マトリックスでも使用可能であり、マトリックスでの駆動スキームはアクティブでもパッシブでもどちらでもよい。
【００２４】
上述の記載は例を用いて行ったものであり、本発明の範囲から逸脱することなく変更が可能であることは当業者には理解されるはずである。
【図面の簡単な説明】
【図１】   （ａ）ｎ型強誘電体電界効果トランジスタの構造をその構造を回路記号と共に示した図である。（ｂ）ｐ型強誘電体電界効果トランジスタの構造をその構造を回路記号と共に示した図である。
【図２】   本発明による記憶装置の実施形態の回路図である。
【図３】   図２で示した回路の構造図である。
【図１】
0004042351.tif 000002
【図２】
0004042351.tif 000003
【図３】
0004042351.tif 000004