(57)【特許請求の範囲】
【請求項１】
第１の電源電圧によって駆動され、前記第１の電源電圧よりも低い振幅電圧を有する第１の信号を受ける第１のモードと、前記第１の電源電圧よりも低い第２の電源電圧によって駆動され、前記第２の電源電圧よりも低い第２の振幅電圧を有する第２の信号を受ける第２のモードとを有する半導体装置であって、
前記第１のモード時に活性化されて前記第２の電源電圧と同じレベルの第１の内部電源電圧によって駆動され、前記第１の信号のレベルが第１のしきい値電圧よりも高いか否かを検出し、検出結果に応じたレベルの信号を出力する第１の論理回路、
前記第２のモード時に活性化されて前記第１の内部電源電圧よりも低い第２の内部電源電圧によって駆動され、前記第２の信号のレベルが第２のしきい値電圧よりも高いか否かを検出し、検出結果に応じたレベルの信号を出力する第２の論理回路、および
前記第１および第２の論理回路の出力信号に応答して所定の動作を行なう内部回路を備え、
前記第１の論理回路は、前記第１の内部電源電圧と同じ高レベルおよび基準電圧と同じ低レベルのうちのいずれかの論理レベルになる第１の制御信号によって活性化／非活性化状態が制御され、
前記第２の論理回路は、前記第２の内部電源電圧と同じ高レベルおよび基準電圧と同じ低レベルのうちのいずれかの論理レベルになる第２の制御信号によって活性化／非活性化状態が制御され、
さらに、前記第２の内部電源電圧によって駆動され、前記第１の制御信号に応答して前記第２の制御信号を生成する信号生成回路を備える、半導体装置。
【請求項２】
第１の電源電圧によって駆動され、前記第１の電源電圧よりも低い振幅電圧を有する第１の信号を受ける第１のモードと、前記第１の電源電圧よりも低い第２の電源電圧によって駆動され、前記第２の電源電圧よりも低い第２の振幅電圧を有する第２の信号を受ける第２のモードとを有する半導体装置であって、
前記第１のモード時に活性化されて前記第２の電源電圧と同じレベルの第１の内部電源電圧によって駆動され、前記第１の信号のレベルが第１のしきい値電圧よりも高いか否かを検出し、検出結果に応じたレベルの信号を出力する第１の論理回路、
前記第２のモード時に活性化されて前記第１の内部電源電圧よりも低い第２の内部電源電圧によって駆動され、前記第２の信号のレベルが第２のしきい値電圧よりも高いか否かを検出し、検出結果に応じたレベルの信号を出力する第２の論理回路、
前記第２の内部電源電圧によって駆動されて前記第１および第２の論理回路の出力信号を受け、前記第１のモード時は前記第１の論理回路の出力信号を出力し、前記第２のモード時は前記第２の論理回路の出力信号を出力する第３の論理回路、および
前記第３の論理回路の出力信号に応答して所定の動作を行なう内部回路を備える、半導体装置。
【請求項３】
第１の電源電圧によって駆動され、前記第１の電源電圧よりも低い振幅電圧を有する第１の信号を受ける第１のモードと、前記第１の電源電圧よりも低い第２の電源電圧によって駆動され、前記第２の電源電圧よりも低い第２の振幅電圧を有する第２の信号を受ける第２のモードとを有する半導体装置であって、
前記第１のモード時に活性化されて前記第２の電源電圧と同じレベルの第１の内部電源電圧によって駆動され、前記第１の信号のレベルが第１のしきい値電圧よりも高いか否かを検出し、検出結果に応じたレベルの信号を出力する第１の論理回路、
前記第２のモード時に活性化されて前記第１の内部電源電圧よりも低い第２の内部電源電圧によって駆動され、前記第２の信号のレベルが第２のしきい値電圧よりも高いか否かを検出し、検出結果に応じたレベルの信号を出力する第２の論理回路、
前記第２の論理回路の出力信号の振幅電圧を前記第１の内部電源電圧に変換する振幅変換回路、
前記第１の内部電源電圧によって駆動されて前記第１の論理回路および前記振幅変換回路の出力信号を受け、前記第１のモード時は前記第１の論理回路の出力信号を出力し、前記第２のモード時は前記振幅変換回路の出力信号を出力する第３の論理回路、および
前記第３の論理回路の出力信号に応答して所定の動作を行なう内部回路を備える、半導体装置。
【請求項４】
さらに、第１の遅延時間を有し、前記第１のモード時に前記第３の論理回路の出力信号を遅延させて前記内部回路に与える第１の遅延回路、および
前記振幅変換回路の遅延時間分だけ前記第１の遅延時間よりも短い第２の遅延時間を有し、前記第２のモード時に前記第３の論理回路の出力信号を遅延させて前記内部回路に与える第２の遅延回路を備える、請求項３に記載の半導体装置。
【請求項５】
さらに、前記第１の内部電源電圧を生成する第１の電圧発生回路、および
前記第２の内部電源電圧を生成する第２の電圧発生回路を備える、請求項１から請求項４のいずれかに記載の半導体装置。
【請求項６】
前記半導体装置は、さらに、前記第１のモード時は第１の出力用電源電圧を受け、前記第２のモード時は前記第２の電源電圧よりも低い第２の出力用電源電圧を受け、
前記半導体装置は、
さらに、前記第１の内部電源電圧を生成する電圧発生回路、および
前記第１および第２の出力用電源電圧によって駆動され、前記内部回路で生成された信号を外部に出力する出力回路を備え、
前記第２の出力用電源電圧は前記第２の内部電源電圧としても使用される、請求項１から請求項４のいずれかに記載の半導体装置。
【請求項７】
第１の電源電圧によって駆動され、前記第１の電源電圧よりも低い振幅電圧を有する第１の信号を受ける第１のモードと、前記第１の電源電圧よりも低い第２の電源電圧によって駆動され、前記第２の電源電圧よりも低い第２の振幅電圧を有する第２の信号を受ける第２のモードとを有する半導体装置であって、
前記第１のモード時に活性化されて前記第２の電源電圧と同じレベルの第１の内部電源電圧によって駆動され、前記第１の信号のレベルが第１のしきい値電圧よりも高いか否かを検出し、検出結果に応じたレベルの信号を出力する第１の論理回路、
前記第２のモード時に活性化されて前記第１の内部電源電圧よりも低い第２の内部電源電圧によって駆動され、前記第２の信号のレベルが第２のしきい値電圧よりも高いか否かを検出し、検出結果に応じたレベルの信号を出力する第２の論理回路、
前記第２の内部電源電圧によって駆動されて前記第１および第２の論理回路の出力信号を受け、前記第１のモード時は前記第１の論理回路の出力信号を出力し、前記第２のモード時は前記第２の論理回路の出力信号を出力する第３の論理回路、および
前記第３の論理回路の出力信号に応答して所定の動作を行なう内部回路を備え、
さらに、前記第１および第２のモード時に前記第１の内部電源電圧を生成する第１の電圧発生回路、
前記第２のモード時に前記第２の内部電源電圧を生成する第２の電圧発生回路、および
前記第１および第２の電圧発生回路の出力ノード間に接続され、前記第１のモード時に導通するスイッチング素子を備え、
前記第３の論理回路は、前記第１のモード時は前記第１の内部電源電圧によって駆動される、半導体装置。
【請求項８】
前記半導体装置は、さらに、出力用電源電圧を受け、
前記半導体装置は、
さらに、前記第１および第２の信号を受ける外部端子、
前記外部端子と前記出力用電源電圧のラインとの間に接続されたダイオード素子と、前記外部端子と前記第１および第２の論理回路の入力ノードとの間に接続された抵抗素子とを含み、外部端子に与えられたサージ電圧から前記第１および第２の論理回路を保護する保護回路、および
前記出力用電源電圧によって駆動され、前記内部回路で生成された信号を外部に出力する出力回路を備える、請求項１から請求項４のいずれかに記載の半導体装置。
【請求項９】
前記抵抗素子は、基準電圧を受けるＰ型ウェルの表面に形成されたＮ型拡散層によって形成されている、請求項８に記載の半導体装置。
【請求項１０】
第１の出力用電源電圧を受ける第１のモードと、前記第１の出力用電源電圧よりも低い第２の出力用電源電圧を受ける第２のモードとを有する半導体装置であって、
所定の動作を行なう内部回路、
前記第１および第２の出力用電源電圧によって駆動され、前記内部回路で生成された信号を外部に出力する出力回路を備え、
前記出力回路は、
その第１の電極が前記第１および第２の出力用電源電圧を受け、その第２の電極が出力ノードに接続された第１のＰ型トランジスタ、
前記第１のモード時は接地電圧を出力し、前記第２のモード時は予め定められた負電圧を出力する電圧供給回路、および
その一方電極が前記第１のＰ型トランジスタのゲート電極に接続され、その他方電極が前記電圧供給回路の出力電圧を受け、前記内部回路で生成された信号に従って導通／非導通状態になるスイッチング素子を含む、半導体装置。
【請求項１１】
前記電圧供給回路は、
前記接地電圧のラインと前記スイッチング素子の他方電極との間に接続された第２のＰ型トランジスタ、
その一方電極が前記第２のＰ型トランジスタのゲート電極に接続された第１のキャパシタ、
その一方電極が前記スイッチング素子の他方電極に接続された第２のキャパシタ、および
前記第１のモード時は信号の出力を指示する出力命令信号に応答して前記第１のキャパシタの他方電極の電圧を電源電圧だけ立下げて前記第２のＰ型トランジスタを導通させ、前記第２のモード時は前記出力命令信号に応答して前記第２のキャパシタの他方電極の電圧を前記電源電圧だけ立下げて前記スイッチング素子の他方電極の電圧を降圧させる駆動回路を含む、請求項１０に記載の半導体装置。
【請求項１２】
前記駆動回路は、前記第２のモード時は、前記出力命令信号に応答して前記第１のキャパシタの他方電極の電圧を前記電源電圧だけ立下げて前記第２のＰ型トランジスタを導通させ、前記出力命令信号は入力されてから予め定められた時間の経過後に、前記第１のキャパシタの他方電極の電圧を前記電源電圧だけ立上げて前記第２のＰ型トランジスタを非導通にするとともに、前記第２のキャパシタの他方電極の電圧を前記電源電圧だけ立下げて前記スイッチング素子の他方電極の電圧を降圧させる、請求項１１に記載の半導体装置。
【請求項１３】
前記電圧供給回路は、
さらに、前記第１のモード時に前記出力命令信号に応答して活性化され、前記第１のキャパシタの一方電極から正電荷を排出する第１のチャージポンプ回路、および
前記第２のモード時に前記出力命令信号に応答して活性化され、前記第２のキャパシタの一方電極から正電荷を排出する第２のチャージポンプ回路を含む、請求項１１または請求項１２に記載の半導体装置。
【請求項１４】
さらに、前記第１のモード時は、前記出力命令信号に応答して第１の周期を有する第１のクロック信号を生成し、信号の出力を停止して待機状態に入ることを指示する待機命令信号に応答して前記第１の周期よりも長い第２の周期を有する第２のクロック信号を生成し、前記第２のモード時は前記出力命令信号に応答して前記第２のクロック信号を生成するクロック発生回路を備え、
前記第１および第２のチャージポンプ回路は、前記クロック発生回路で生成された第１および第２のクロック信号によって駆動される、請求項１３に記載の半導体装置。
【請求項１５】
前記半導体装置は、さらに、比較的低いレートで信号を出力するスロースルーレートモードを有し、
前記電圧供給回路は、前記スロースルーレートモード時は前記第２のモード時でも前記接地電圧を出力する、請求項１０から請求項１４のいずれかに記載の半導体装置。
【請求項１６】
前記半導体装置は、さらに、比較的低いレートで信号を出力するスロースルーレートモードを有し、
前記第１のＰ型トランジスタおよび前記スイッチング素子は少なくとも２組設けられ、
前記出力回路は、さらに、スロースルーレートモード時に少なくとも１つの第１のＰ型トランジスタを非導通状態に固定してスルーレートを低くするスルーレート設定回路を含む、請求項１０から請求項１４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置に関し、特に、電源電圧が異なる２つのシステムで使用される半導体装置に関する。
【０００２】
【従来の技術】
近年、通信情報機器の小型化およびモバイル化が進められているが、それに搭載されるＬＳＩには低消費電力化および低電圧化が求められている。ＬＳＩの一種であるＤＲＡＭにおいても同様であり、低電圧化の要求から従来のＴＴＬ系インタフェースに加え、１．８Ｖ系インタフェースにも対応する必要が生じてきている。
【０００３】
ＴＴＬインタフェースでは、図２７に示すように、外部電源電圧ＶＤＤおよび出力用電源電圧ＶＤＤＱはともに３．３Ｖであり、入力信号のＶＩＨは２．０Ｖ以上であり、入力信号のＶＩＬは０．８Ｖ以下である。一方、１．８Ｖ系インタフェースでは、外部電源電圧ＶＤＤは２．５Ｖであり、出力用電源電圧ＶＤＤＱは１．８Ｖであり、入力信号のＶＩＨは１．４４Ｖ以上であり、入力信号のＶＩＬは０．３６Ｖ以下である。
【０００４】
従来のＤＲＡＭでは、外部電源電圧ＶＤＤ（３．３Ｖまたは２．５Ｖ）から内部電源電圧ＶＤＤＰ（２．５Ｖ）を生成し、その内部電源電圧ＶＤＤＰを駆動電圧とする入力初段インバータによって入力信号の論理レベルを判定していた。
【０００５】
図２８は、従来のＤＲＡＭのクロックバッファ２００の構成を示す回路ブロック図である。図２８において、クロックバッファ２００は、内部電源電圧ＶＤＤＰで駆動されるインバータ２０１，２０２およびパルス発生回路２０３を含む。インバータ２０１は、所定のしきい値電圧ＶＴＨ（たとえば１．２５Ｖ）を有し、クロック信号ＣＬＫのレベルがＶＴＨよりも高い場合は「Ｌ」レベルの信号を出力し、クロック信号ＣＬＫのレベルがＶＴＨよりも低い場合は「Ｈ」レベルの信号を出力する。インバータ２０１の出力信号は、インバータ２０２で反転されてパルス発生回路２０３に与えられる。パルス発生回路２０３は、インバータ２０２の出力信号の立上がりエッジに応答して所定時間だけ信号ＺＣＬＫＦを「Ｌ」レベルにする。ＤＲＡＭは、内部クロック信号ＺＣＬＫＦに同期して動作する。
【０００６】
図２９は、従来のＤＲＡＭの入力バッファ２０５の構成を示す回路ブロック図である。図２９において、入力バッファ２０５は、内部電源電圧ＶＤＤＰによって駆動されるインバータ２０６，２０７および遅延回路２０８を含む。インバータ２０６は、アドレス信号Ａ０のレベルがしきい値電圧ＶＴＨよりも高い場合は「Ｌ」レベルの信号を出力し、アドレス信号Ａ０のレベルがしきい値電位ＶＴＨよりも低い場合は「Ｈ」レベルの信号を出力する。インバータ２０６の出力信号は、インバータ２０７で反転されて遅延回路２０８に与えられる。遅延回路２０８は、インバータ２０７の出力信号を所定時間だけ遅延させて内部アドレス信号Ａ０′を生成する。内部アドレス信号Ａ０′は、ＤＲＡＭの内部回路に与えられる。
【０００７】
図３０は、従来のＤＲＡＭの入力保護回路２１１の構成を示す回路ブロック図である。図３０において、入力保護回路２１１は、外部ピン２１０と入力バッファ２０５との間に設けられ、ダイオード２１２，２１３および抵抗素子２１４を含む。ダイオード２１２はノードＮ２１２と外部電源電位ＶＤＤのラインとの間に接続され、ダイオード２１３は接地電位ＧＮＤのラインとノードＮ２１２との間に接続される。ノードＮ２１２は、外部ピン２１０に接続されるとともに、抵抗素子２１４を介して入力バッファ２０５の入力ノードＮ２０５に接続される。
【０００８】
ダイオード２１２，２１３の各々のしきい値電圧をＶｔｈとすると、ノードＮ２１２の電位がＶＤＤ＋Ｖｔｈよりも高くなるとダイオード２１２が導通し、ノードＮ２１２の電位が−Ｖｔｈよりも低くなるとダイオード２１３が導通する。したがって、外部ピン２１０にサージ電圧が与えられた場合でも、ノードＮ２１２の電位は−Ｖｔｈ〜ＶＤＤ＋Ｖｔｈの範囲に制限され、ＤＲＡＭの内部回路がサージ電圧から保護される。
【０００９】
図３１は、従来のＤＲＡＭの出力バッファ２２０の構成を示す回路図である。図３１において、出力バッファ２２０は、ＰチャネルＭＯＳトランジスタ２２１，２２２およびＮチャネルＭＯＳトランジスタ２２３，２２４を含む。ＭＯＳトランジスタ２２１と２２３およびＭＯＳトランジスタ２２２と２２４は、それぞれ出力用電源電位ＶＤＤＱのラインと接地電位ＧＮＤのラインとの間に直列接続される。ＭＯＳトランジスタ２２１，２２３のゲートは内部データ信号ＲＤＨを受け、ＰチャネルＭＯＳトランジスタ２２２のゲートはＭＯＳトランジスタ２２１，２２３の間のノードに現われる信号ＺＯＨを受け、ＮチャネルＭＯＳトランジスタ２２４のゲートは内部データ信号ＯＬを受ける。ＭＯＳトランジスタ２２，２２４の間のノードＮ２２２から外部データ信号Ｑが出力される。
【００１０】
内部データ信号ＲＤＨ，ＯＬがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合は、ＭＯＳトランジスタ２２１，２２４が導通するとともにＭＯＳトランジスタ２２２，２２３が非導通になり、外部データ信号Ｑが「Ｌ」レベルにされる。内部データ信号ＲＤＨ，ＯＬがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの場合は、ＭＯＳトランジスタ２２２，２２３が導通するとともにＭＯＳトランジスタ２２１，２２４が非導通になり、外部データ信号Ｑが「Ｈ」レベルにされる。
【００１１】
【発明が解決しようとする課題】
しかし、従来のＤＲＡＭには以下の問題があった。すなわち図２８のクロックバッファ２００では、ＴＴＬ系インタフェースにおけるクロック信号ＣＬＫのレベル判定と１．８Ｖ系インタフェースにおけるクロック信号ＣＬＫのレベル判定との両方を内部電源電圧ＶＤＤＰ＝２．５Ｖで駆動される１つのインバータ２０１で行なっていたので、インバータ２０１に含まれるトランジスタのサイズを最適値に設定することが困難になり、クロック信号ＣＬＫのレベル判定の確実性が低下するとともにインバータ２０１における貫通電流が増加している。インバータ２０１における貫通電流は、クロック信号ＣＬＫの振幅電圧がインバータ２０１の電源電圧ＶＤＤＰよりも比較的小さくなる１．８Ｖ系インタフェースの場合に特に大きくなる。このことは、図２９の入力バッファ２０５でも同様である。
【００１２】
また、ある種の通信情報機器では、低消費電力化を図るため、スタンバイ時に電源電圧ＶＤＤが０Ｖにされる。図３０の入力保護回路２１１では、電源電圧ＶＤＤが０Ｖにされている場合に外部ピン２１０に「Ｈ」レベルが与えられると、外部ピン２１０からダイオード２１２を介して電源電位ＶＤＤのラインに電流が流出し、システム全体に悪影響を与えてしまう。
【００１３】
また図３１の出力バッファ２２０では、ＰチャネルＭＯＳトランジスタ２２２の電流駆動力をＴＴＬ系インタフェース（ＶＤＤＱ＝３．３Ｖ）用に設定すると、１．８Ｖ系インタフェース（ＶＤＤＱ＝１．８Ｖ）時にＰチャネルＭＯＳトランジスタ２２２の電流駆動力が不足する。逆に、ＰチャネルＭＯＳトランジスタ２２２の電流駆動力を１．８Ｖ系インタフェース用に設定するとＴＴＬ系インタフェース時はＰチャネルＭＯＳトランジスタ２２２の電流駆動力が過大になってしまう。
【００１４】
それゆえに、この発明の主たる目的は、電源電圧が異なる２つのシステムで使用可能な半導体装置を提供することである。
【００１５】
【課題を解決するための手段】
この発明に係る半導体装置は、第１の電源電圧によって駆動され、第１の電源電圧よりも低い振幅電圧を有する第１の信号を受ける第１のモードと、第１の電源電圧よりも低い第２の電源電圧によって駆動され、第２の電源電圧よりも低い第２の振幅電圧を有する第２の信号を受ける第２のモードとを有する半導体装置であって、第１のモード時に活性化されて第２の電源電圧と同じレベルの第１の内部電源電圧によって駆動され、第１の信号のレベルが第１のしきい値電圧よりも高いか否かを検出し、検出結果に応じたレベルの信号を出力する第１の論理回路と、第２のモード時に活性化されて第１の内部電源電圧よりも低い第２の内部電源電圧によって駆動され、第２の信号のレベルが第２のしきい値電圧よりも高いか否かを検出し、検出結果に応じたレベルの信号を出力する第２の論理回路と、第１および第２の論理回路の出力信号に応答して所定の動作を行なう内部回路とを備えたものである。ここで、第１の論理回路は、第１の内部電源電圧と同じ高レベルおよび基準電圧と同じ低レベルのうちのいずれかの論理レベルになる第１の制御信号によって活性化／非活性化状態が制御される。また、第２の論理回路は、第２の内部電源電圧と同じ高レベルおよび基準電圧と同じ低レベルのうちのいずれかの論理レベルになる第２の制御信号によって活性化／非活性化状態が制御される。この半導体装置では、さらに、第２の内部電源電圧によって駆動され、第１の制御信号に応答して第２の制御信号を生成する信号生成回路が設けられる。
【００１６】
また、この発明に係る他の半導体装置は、第１の電源電圧によって駆動され、第１の電源電圧よりも低い振幅電圧を有する第１の信号を受ける第１のモードと、第１の電源電圧よりも低い第２の電源電圧によって駆動され、第２の電源電圧よりも低い第２の振幅電圧を有する第２の信号を受ける第２のモードとを有する半導体装置であって、第１のモード時に活性化されて第２の電源電圧と同じレベルの第１の内部電源電圧によって駆動され、第１の信号のレベルが第１のしきい値電圧よりも高いか否かを検出し、検出結果に応じたレベルの信号を出力する第１の論理回路と、第２のモード時に活性化されて第１の内部電源電圧よりも低い第２の内部電源電圧によって駆動され、第２の信号のレベルが第２のしきい値電圧よりも高いか否かを検出し、検出結果に応じたレベルの信号を出力する第２の論理回路と、第２の内部電源電圧によって駆動されて第１および第２の論理回路の出力信号を受け、第１のモード時は第１の論理回路の出力信号を出力し、第２のモード時は第２の論理回路の出力信号を出力する第３の論理回路と、第３の論理回路の出力信号に応答して所定の動作を行なう内部回路とを備えたものである。
【００１７】
また、この発明に係るさらに他の半導体装置は、第１の電源電圧によって駆動され、第１の電源電圧よりも低い振幅電圧を有する第１の信号を受ける第１のモードと、第１の電源電圧よりも低い第２の電源電圧によって駆動され、第２の電源電圧よりも低い第２の振幅電圧を有する第２の信号を受ける第２のモードとを有する半導体装置であって、第１のモード時に活性化されて第２の電源電圧と同じレベルの第１の内部電源電圧によって駆動され、第１の信号のレベルが第１のしきい値電圧よりも高いか否かを検出し、検出結果に応じたレベルの信号を出力する第１の論理回路と、第２のモード時に活性化されて第１の内部電源電圧よりも低い第２の内部電源電圧によって駆動され、第２の信号のレベルが第２のしきい値電圧よりも高いか否かを検出し、検出結果に応じたレベルの信号を出力する第２の論理回路と、第２の論理回路の出力信号の振幅電圧を第１の内部電源電圧に変換する振幅変換回路と、第１の内部電源電圧によって駆動されて第１の論理回路および振幅変換回路の出力信号を受け、第１のモード時は第１の論理回路の出力信号を出力し、第２のモード時は振幅変換回路の出力信号を出力する第３の論理回路と、第３の論理回路の出力信号に応答して所定の動作を行なう内部回路とを備えたものである。
【００１８】
また好ましくは、さらに、第１の遅延時間を有し、第１のモード時に第３の論理回路の出力信号を遅延させて内部回路に与える第１の遅延回路と、振幅変換回路の遅延時間分だけ第１の遅延時間よりも短い第２の遅延時間を有し、第２のモード時に第３の論理回路の出力信号を遅延させて内部回路に与える第２の遅延回路とが設けられる。
【００１９】
また好ましくは、さらに、第１の内部電源電圧を生成する第１の電圧発生回路と、第２の内部電源電圧を生成する第２の電圧発生回路とが設けられる。
【００２０】
また好ましくは、半導体装置は、さらに、第１のモード時は第１の出力用電源電圧を受け、第２のモード時は第２の電源電圧よりも低い第２の出力用電源電圧を受ける。半導体装置は、さらに、第１の内部電源電圧を生成する電圧発生回路と、第１および第２の出力用電源電圧によって駆動され、内部回路で生成された信号を外部に出力する出力回路とを備える。第２の出力用電源電圧は第２の内部電源電圧としても使用される。
【００２１】
また、この発明に係るさらに他の半導体装置は、第１の電源電圧によって駆動され、第１の電源電圧よりも低い振幅電圧を有する第１の信号を受ける第１のモードと、第１の電源電圧よりも低い第２の電源電圧によって駆動され、第２の電源電圧よりも低い第２の振幅電圧を有する第２の信号を受ける第２のモードとを有する半導体装置であって、第１のモード時に活性化されて第２の電源電圧と同じレベルの第１の内部電源電圧によって駆動され、第１の信号のレベルが第１のしきい値電圧よりも高いか否かを検出し、検出結果に応じたレベルの信号を出力する第１の論理回路と、第２のモード時に活性化されて第１の内部電源電圧よりも低い第２の内部電源電圧によって駆動され、第２の信号のレベルが第２のしきい値電圧よりも高いか否かを検出し、検出結果に応じたレベルの信号を出力する第２の論理回路と、第２の内部電源電圧によって駆動されて第１および第２の論理回路の出力信号を受け、第１のモード時は第１の論理回路の出力信号を出力し、第２のモード時は第２の論理回路の出力信号を出力する第３の論理回路と、第３の論理回路の出力信号に応答して所定の動作を行なう内部回路とを備えたものである。この半導体装置では、さらに、第１および第２のモード時に第１の内部電源電圧を生成する第１の電圧発生回路と、第２のモード時に第２の内部電源電圧を生成する第２の電圧発生回路と、第１および第２の電圧発生回路の出力ノード間に接続され、第１のモード時に導通するスイッチング素子とが設けられる。第３の論理回路は、第１のモード時は第１の内部電源電圧によって駆動される。
【００２２】
また好ましくは、半導体装置は、さらに、出力用電源電圧を受ける。半導体装置は、さらに、第１および第２の信号を受ける外部端子と、外部端子と出力用電源電圧のラインとの間に接続されたダイオード素子と、外部端子と第１および第２の論理回路の入力ノードとの間に接続された抵抗素子とを含み、外部端子に与えられたサージ電圧から第１および第２の論理回路を保護する保護回路と、出力用電源電圧によって駆動され、内部回路で生成された信号を外部に出力する出力回路とを備える。
【００２３】
また好ましくは、抵抗素子は、基準電圧を受けるＰ型ウェルの表面に形成されたＮ型拡散層によって形成されている。
【００２４】
また、この発明に係る他の半導体装置は、第１の出力用電源電圧を受ける第１のモードと、第１の出力用電源電圧よりも低い第２の出力用電源電圧を受ける第２のモードとを有する半導体装置であって、所定の動作を行なう内部回路と、第１および第２の出力用電源電圧によって駆動され、内部回路で生成された信号を外部に出力する出力回路とを備えたものである。ここで、出力回路は、その第１の電極が第１および第２の出力用電源電圧を受け、その第２の電極が出力ノードに接続された第１のＰ型トランジスタと、第１のモード時は接地電圧を出力し、第２のモード時は予め定められた負電圧を出力する電圧供給回路と、その一方電極が第１のＰ型トランジスタのゲート電極に接続され、その他方電極が電圧供給回路の出力電圧を受け、内部回路で生成された信号に従って導通／非導通状態になるスイッチング素子とを含む。
【００２５】
好ましくは、電圧供給回路は、接地電圧のラインとスイッチング素子の他方電極との間に接続された第２のＰ型トランジスタと、その一方電極が第２のＰ型トランジスタのゲート電極に接続された第１のキャパシタと、その一方電極がスイッチング素子の他方電極に接続された第２のキャパシタと、第１のモード時は信号の出力を指示する出力命令信号に応答して第１のキャパシタの他方電極の電圧を電源電圧だけ立下げて第２のＰ型トランジスタを導通させ、第２のモード時は出力命令信号に応答して第２のキャパシタの他方電極の電圧を電源電圧だけ立下げてスイッチング素子の他方電極の電圧を降圧させる駆動回路とを含む。
【００２６】
また好ましくは、駆動回路は、第２のモード時は、出力命令信号に応答して第１のキャパシタの他方電極の電圧を電源電圧だけ立下げて第２のＰ型トランジスタを導通させ、出力命令信号が入力されてから予め定められた時間の経過後に、第１のキャパシタの他方電極の電圧を電源電圧だけ立上げて第２のＰ型トランジスタを非導通にするとともに、第２のキャパシタの他方電極の電圧を電源電圧だけ立下げてスイッチング素子の他方電極の電圧を降圧させる。
【００２７】
また好ましくは、電圧供給回路は、さらに、第１のモード時に出力命令信号に応答して活性化され、第１のキャパシタの一方電極から正電荷を排出する第１のチャージポンプ回路と、第２のモード時に出力命令信号に応答して活性化され、第２のキャパシタの一方電極から正電荷を排出する第２のチャージポンプ回路とを含む。
【００２８】
また好ましくは、さらに、第１のモード時は、出力命令信号に応答して第１の周期を有する第１のクロック信号を生成し、信号の出力を停止して待機状態に入ることを指示する待機命令信号に応答して第１の周期よりも長い第２の周期を有する第２のクロック信号を生成し、第２のモード時は出力命令信号に応答して第２のクロック信号を生成するクロック発生回路が設けられる。第１および第２のチャージポンプ回路は、クロック発生回路で生成された第１および第２のクロック信号によって駆動される。
【００２９】
また好ましくは、半導体装置は、さらに、比較的低いレートで信号を出力するスロースルーレートモードを有する。電圧供給回路は、スロースルーレートモード時は第２のモード時でも接地電圧を出力する。
【００３０】
また好ましくは、半導体装置は、さらに、比較的低いレートで信号を出力するスロースルーレートモードを有する。第１のＰ型トランジスタおよびスイッチング素子は少なくとも２組設けられる。出力回路は、さらに、スロースルーレートモード時に少なくとも１つの第１のＰ型トランジスタを非導通状態に固定してスルーレートを低くするスルーレート設定回路を含む。
【００３１】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１によるＤＲＡＭ１の全体構成を示すブロック図である。図１において、このＤＲＡＭ１は、ＶＤＤＰ発生回路２、ＶＤＤＩ発生回路３、入力回路４、内部回路５、および出力回路６を備え、外部から与えられる電源電位ＶＤＤ（３．３Ｖまたは２．５Ｖ）、出力用電源電位ＶＤＤＱ（３．３Ｖまたは１．８Ｖ）、および接地電位ＧＮＤ（０Ｖ）によって駆動される。このＤＲＡＭ１がＴＴＬ系インタフェースが採用されたメモリシステムで使用される場合は電源電圧ＶＤＤおよび出力用電源電圧ＶＤＤＱはともに３．３Ｖであり、このＤＲＡＭ１が１．８Ｖ系インタフェースが採用されたメモリシステムで使用される場合は電源電圧ＶＤＤおよび出力用電源電圧ＶＤＤＱはそれぞれ２．５Ｖおよび１．８Ｖである（図２７参照）。
【００３２】
ＶＤＤＰ発生回路２は、外部電源電位ＶＤＤ（３．３Ｖ）を降圧して内部電源電位ＶＤＤＰ（２．５Ｖ）を生成し、入力回路４および内部回路５に与える。ＶＤＤＩ発生回路３は、内部電源電位ＶＤＤＰ（２．５Ｖ）を降圧して内部電源電位ＶＤＤＩ（１．８Ｖ）を生成し、入力回路４に与える。入力回路４は、内部電源電位ＶＤＤＰ，ＶＤＤＩによって駆動され、外部から与えられたクロック信号ＣＬＫ、制御信号ＣＮＴ０〜ＣＮＴｉ（ただし、ｉは０以上の整数である）、アドレス信号Ａ０〜Ａｍ（ただし、ｍは０以上の整数である）およびデータ信号Ｄ０〜Ｄｎ（ただし、ｎは０以上の整数である）を内部回路５に伝達する。このＤＲＡＭ１がＴＴＬ系インタフェースが採用されたメモリシステムで使用される場合は、各信号のＶＩＨは２．０Ｖ以上であり、各信号のＶＩＬは０．８Ｖ以下である。また、このＤＲＡＭ１が１．８Ｖ系インタフェースが採用されたメモリシステムで使用される場合は、各信号のＶＩＨは１．４４Ｖ以上であり、各信号のＶＩＬは０．３６Ｖ以下である（図２７参照）。
【００３３】
内部回路５は、内部電源電圧ＶＤＤＰによって駆動され、クロック信号ＣＬＫに同期して動作する。内部回路５は、複数行複数列に配置された複数のメモリセルを含む。各メモリセルは、１つのデータ信号を記憶する。複数のメモリセルは、予めｎ＋１個ずつグループ化されている。各メモリセルグループには、固有のアドレス信号が予め割当てられている。
【００３４】
内部回路５は、制御信号ＣＮＴ０〜ＣＮＴｉによって制御され、書込動作時はアドレス信号Ａ０〜Ａｍに対応するメモリセルグループに属するｎ＋１個のメモリセルにデータ信号Ｄ０〜Ｄｎを書込み、読出動作時はアドレス信号Ａ０〜Ａｍに対応するメモリセルグループに属するｎ＋１個のメモリセルからデータ信号Ｑ０〜Ｑｎを読出して出力回路６に与える。出力回路６は、出力用電源電圧ＶＤＤＱによって駆動され、内部回路５からの読出データ信号Ｑ０〜Ｑｎを外部に出力する。
【００３５】
以下、この発明の特徴となるクロックバッファ１０について説明する。図２は、図１に示した入力回路４に含まれるクロックバッファ１０の構成を示す回路ブロック図である。図２において、このクロックバッファ１０は、インバータ１１、ＮＡＮＤゲート１２〜１４およびパルス発生回路１５を含む。ＮＡＮＤゲート１２は、内部電源電圧ＶＤＤＰによって駆動され、クロック信号ＣＬＫおよび制御信号ＭＬＶを受け、信号φ１２を出力する。
【００３６】
ＮＡＮＤゲート１２は、図３に示すように、ＰチャネルＭＯＳトランジスタ２１，２２およびＮチャネルＭＯＳトランジスタ２３，２４を含む。ＰチャネルＭＯＳトランジスタ２１，２２は、内部電源電位ＶＤＤＰのラインと出力ノードＮ２１との間に並列接続され、それらのゲートはそれぞれ信号ＣＬＫ，ＭＬＶを受ける。ＮチャネルＭＯＳトランジスタ２３，２４は、出力ノードＮ２１と接地電位ＧＮＤとのラインの間に直列接続され、それらのゲートはそれぞれ信号ＣＬＫ，ＭＬＶを受ける。
【００３７】
このＤＲＡＭ１が１．８Ｖ系インタフェースが採用されたメモリシステムで使用される場合は信号ＭＬＶは「Ｌ」レベル（０Ｖ）にされ、このＤＲＡＭがＴＴＬ系インタフェースが採用されたメモリシステムで使用される場合は信号ＭＬＶは「Ｈ」レベル（ＶＤＤＰ＝２．５Ｖ）にされる。信号ＭＬＶは、制御信号ＣＮＴ０〜ＣＮＴｉに従って内部回路５で生成してもよいし、出力用電源電圧ＶＤＤＱを検知して生成してもよいし、外部から直接入力してもよい。
【００３８】
信号ＭＬＶが「Ｌ」レベルの場合は、ＰチャネルＭＯＳトランジスタ２２が導通するとともにＮチャネルＭＯＳトランジスタ２４が非導通になり、出力信号φ１２は「Ｈ」レベル（ＶＤＤＰ＝２．５Ｖ）に固定される。信号ＭＬＶが「Ｈ」レベルの場合は、ＰチャネルＭＯＳトランジスタ２２が非導通になるとともにＮチャネルＭＯＳトランジスタ２４が導通し、ＮＡＮＤゲート１２はクロック信号ＣＬＫに対してインバータとして動作する。したがって、ＮＡＮＤゲート１２の出力信号φ１２は、振幅電圧がＶＤＤＰでクロック信号ＣＬＫの反転信号と同じ位相のクロック信号となる。また、信号ＭＬＶが「Ｈ」レベルの場合は、ＮＡＮＤゲート１２の電源電圧ＶＤＤＰが２．５Ｖであるのに対し、クロック信号ＣＬＫの「Ｈ」レベルが２．０Ｖ以上にされ、クロック信号の「Ｌ」レベルは０．８Ｖ以下にされるので、ＮＡＮＤゲート１２における貫通電流は小さく抑えられる。ＭＯＳトランジスタ２１〜２４のサイズは、信号ＭＬＶが「Ｈ」レベルの場合にクロック信号ＣＬＫのレベル判定を正確に行なうことができ、かつ貫通電流が小さくなるように、最適値に設定される。クロック信号ＣＬＫに対するＮＡＮＤゲート１２のしきい値電圧は、たとえば１．２５Ｖに設定される。
【００３９】
インバータ１１は、内部電源電圧ＶＤＤＩによって駆動され、信号ＭＬＶの反転信号φ１１を生成する。インバータ１１は、図４に示すように、ＰチャネルＭＯＳトランジスタ２５およびＮチャネルＭＯＳトランジスタ２６を含む。ＰチャネルＭＯＳトランジスタ２５は、内部電源電位ＶＤＤＩのラインと出力ノードＮ２５との間に接続され、そのゲートは信号ＭＬＶを受ける。ＮチャネルＭＯＳトランジスタ２６は、出力ノードＮ２５と接地電位ＧＮＤのラインとの間に接続され、そのゲートは信号ＭＬＶを受ける。信号ＭＬＶが「Ｌ」レベルの場合は、ＰチャネルＭＯＳトランジスタ２５が導通するとともにＮチャネルＭＯＳトランジスタ２５が非導通となり、信号φ１１は「Ｈ」レベル（ＶＤＤＩ＝１．８Ｖ）になる。信号ＭＬＶが「Ｈ」レベルの場合は、ＰチャネルＭＯＳトランジスタ２５が非導通になるとともにＮチャネルＭＯＳトランジスタ２６が導通し、信号φ１１が「Ｌ」レベル（ＧＮＤ＝０Ｖ）になる。信号ＭＬＶの振幅電圧ＶＤＤＰはインバータ１１の電源電圧ＶＤＤＩよりも高いので、インバータ１１における貫通電流は小さく抑えられる。
【００４０】
ＮＡＮＤゲート１３は、内部電源電圧ＶＤＤＩによって駆動され、クロック信号ＣＬＫおよびインバータ１１の出力信号φ１１を受け、信号φ１３を出力する。ＮＡＮＤゲート１３は、図３に示したＮＡＮＤゲート１２と同様にＰチャネルＭＯＳトランジスタ２１，２２およびＮチャネルＭＯＳトランジスタ２３，２４を含み、内部電源電位ＶＤＤＰの代わりに内部電源電位ＶＤＤＩを受け、信号ＭＬＶの代わりに信号φ１１を受ける。
【００４１】
信号φ１１が「Ｈ」レベルの場合（信号ＭＬＶが「Ｌ」レベルの場合）は、ＮＡＮＤゲート１３はクロック信号ＣＬＫに対してインバータとして動作し、信号φ１３は、振幅電圧がＶＤＤＩでクロック信号ＣＬＫの反転信号と同じ位相のクロック信号となる。信号φ１１が「Ｌ」レベルの場合（信号ＭＬＶが「Ｈ」レベルの場合）は、信号φ１３は「Ｈ」レベル（ＶＤＤＩ＝１．８Ｖ）に固定される。
【００４２】
信号ＭＬＶが「Ｌ」レベルの場合は、ＮＡＮＤゲート１３の電源電圧がＶＤＤＩ＝１．８Ｖであるのに対し、クロック信号ＣＬＫの「Ｈ」レベルは１．４４Ｖ以上にされ、「Ｌ」レベルは０．３６Ｖ以下にされるので、ＮＡＮＤゲート１３における貫通電流は小さく抑えられる。信号ＭＬＶが「Ｈ」レベルの場合は、ＮＡＮＤゲート１３において貫通電流は流れない。ＮＡＮＤゲート１３のＭＯＳトランジスタ２１〜２４のサイズは、信号ＭＬＶが「Ｌ」レベルの場合にクロック信号ＣＬＫのレベル判定を正確に行なうことができ、かつ貫通電流が小さくなるように、最適値に設定される。クロック信号ＣＬＫに対するＮＡＮＤゲート１３のしきい値電圧は、たとえば０．９Ｖに設定される。
【００４３】
ＮＡＮＤゲート１４は、内部電源電圧ＶＤＤＩによって駆動され、ＮＡＮＤゲート１２，１３の出力信号φ１２，φ１３を受け、信号φ１４を出力する。ＮＡＮＤゲート１４は、図３で示したＮＡＮＤゲート１２と同様にＰチャネルＭＯＳトランジスタ２１，２２およびＮチャネルＭＯＳトランジスタ２３，２４を含み、内部電源電位ＶＤＤＰの代わりに内部電源電位ＶＤＤＩを受け、信号ＭＬＶ，ＣＬＫの代わりに信号φ１２，φ１３を受ける。
【００４４】
信号ＭＬＶが「Ｌ」レベル（０Ｖ）の場合は、図５に示すように、ＮＡＮＤゲート１２の出力信号φ１２が「Ｈ」レベル（ＶＤＤＰ＝２．５Ｖ）に固定され、ＮＡＮＤゲート１３の出力信号φ１３は、振幅電圧がＶＤＤＩ＝１．８Ｖでクロック信号ＣＬＫの反転信号と略同じ位相のクロック信号となる。したがって、ＮＡＮＤゲート１４はクロック信号φ１３に対してインバータとして動作し、ＮＡＮＤゲート１４の出力信号φ１４は、振幅電圧がＶＤＤＩ＝１．８Ｖでクロック信号ＣＬＫと略同じ位相のクロック信号となる。
【００４５】
信号ＭＬＶが「Ｈ」レベル（ＶＤＤＰ＝２．５Ｖ）の場合は、図６に示すように、ＮＡＮＤゲート１３の出力信号φ１３が「Ｈ」レベル（ＶＤＤＩ＝１．８Ｖ）に固定され、ＮＡＮＤゲート１２の出力信号φ１２は、振幅電圧がＶＤＤＰ＝２．５Ｖでクロック信号ＣＬＫ反転信号と略同じ位相のクロック信号となる。したがって、ＮＡＮＤゲート１８がクロック信号φ１２に対してインバータとして動作し、ＮＡＮＤゲート１４の出力信号φ１４は、振幅電圧がＶＤＤＩ＝１．８Ｖでクロック信号ＣＬＫと略同じ位相のクロック信号となる。信号ＭＬＶが「Ｌ」レベルおよび「Ｈ」レベルのいずれの場合も、ＮＡＮＤゲート１４の入力信号φ１２，φ１３の振幅電圧ＶＤＤＰ，ＶＤＤＩがＮＡＮＤゲート１４の駆動電圧ＶＤＤＩ以上であるので、ＮＡＮＤゲート１４における貫通電流は小さくてすむ。
【００４６】
パルス発生回路１５は、ＮＡＮＤゲート１４の出力クロック信号φ１４の立上がりエッジに応答して、内部クロック信号ＺＣＬＫＦを所定時間だけ「Ｌ」レベルにする。すなわちパルス発生回路１５は、図７に示すように、ＰチャネルＭＯＳトランジスタ３１〜３４、ＮチャネルＭＯＳトランジスタ３５〜３８、ＮＯＲゲート３９および遅延回路４０，４１を含む。ＰチャネルＭＯＳトランジスタ３１は内部電源電位ＶＤＤＰのラインと出力ノードＮ３１との間に接続され、ＮチャネルＭＯＳトランジスタ３５，３６は出力ノードＮ３１と接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ３２，３３は内部電源電位ＶＤＤＰのラインと出力ノードＮ３１との間に直列接続され、ＰチャネルＭＯＳトランジスタ３４はＰチャネルＭＯＳトランジスタ３３に並列接続され、ＮチャネルＭＯＳトランジスタ３７，３８は出力ノードＮ３１と接地電位ＧＮＤのラインとの間に直列接続される。
【００４７】
前段のＮＡＮＤゲート１４の出力信号φ１４は、ＮチャネルＭＯＳトランジスタ３５およびＰチャネルＭＯＳトランジスタ３３のゲートに入力されるとともに遅延回路４１に入力される。遅延回路４１は、信号φ１４を所定時間Ｔ４１だけ遅延させるとともに反転させて信号φ４１を出力する。信号φ４１は、ＮチャネルＭＯＳトランジスタ３６およびＰチャネルＭＯＳトランジスタ３４のゲートに入力される。
【００４８】
ＮＯＲゲート３９は、外部電源電圧ＶＤＤが印加された後に所定時間だけ「Ｈ」レベルに立上げられるパワーオンリセット信号ＰＯＲと、パルス発生回路１５の出力信号である内部クロック信号ＺＣＬＫＦとを受け、信号φ３９を出力する。ＮＯＲゲート３９の出力信号φ３９は、ＰチャネルＭＯＳトランジスタ３２およびＮチャネルＭＯＳトランジスタ３８のゲートに入力されるとともに、遅延回路４０に入力される。遅延回路４０は、信号φ３９を所定時間Ｔ４０だけ遅延させるとともに反転させて信号φ４０を生成する。信号φ４０は、ＰチャネルＭＯＳトランジスタ３１およびＮチャネルＭＯＳトランジスタ３７のゲートに入力される。
【００４９】
図８は、図７に示したパルス発生回路１５の動作を示すタイムチャートである。初期状態では、信号φ１４は「Ｌ」レベルにされており、ＭＯＳトランジスタ３３，３６が導通し、ＭＯＳトランジスタ３４，３５が非導通になっている。ある時刻にパワーオンリセット信号ＰＯＲが所定時間だけ「Ｈ」レベルに立上げられると、ＮＯＲゲート３９の出力信号φ３９が「Ｌ」レベルに立下げられ、ＰチャネルＭＯＳトランジスタ３２が導通するとともにＮチャネルＭＯＳトランジスタ３８は非導通になり、内部クロック信号ＺＣＬＫＦが「Ｈ」レベルに立上げられる。また、遅延回路４０の出力信号φ４０が「Ｈ」レベルに立上げられ、ＰチャネルＭＯＳトランジスタ３１が非導通になるとともにＮチャネルＭＯＳトランジスタ３７が導通する。
【００５０】
次に、信号φ１４が「Ｈ」レベルに立上げられると、ＮチャネルＭＯＳトランジスタ３５が導通するとともにＰチャネルＭＯＳトランジスタ３３が非導通になり、内部クロック信号ＺＣＬＫＦが「Ｌ」レベルに立下げられる。信号φ１４が「Ｈ」レベルに立上げられてから所定時間Ｔ４１の経過後に遅延回路４１の出力信号φ４１が「Ｌ」レベルに立下げられ、ＮチャネルＭＯＳトランジスタ３６が非導通になるとともにＰチャネルＭＯＳトランジスタ３４が導通する。
【００５１】
また、内部クロック信号ＺＣＬＫＦが「Ｌ」レベルに立下げられると、ＮＯＲゲート３９の出力信号φ３９が「Ｈ」レベルに立上げられ、ＰチャネルＭＯＳトランジスタ３２が非導通になるとともにＮチャネルＭＯＳトランジスタ３８が導通する。また、信号φ３９が「Ｈ」レベルに立上げられてから所定時間Ｔ４０の経過後に遅延回路４０の出力信号φ４０が「Ｌ」レベルに立下げられ、ＰチャネルＭＯＳトランジスタ３１が導通するとともにＮチャネルＭＯＳトランジスタ３７が非導通になり、内部クロック信号ＺＣＬＫＦが「Ｈ」レベルに立上げられる。
【００５２】
内部クロック信号ＺＣＬＫＦが「Ｈ」レベルに立上げられると、ＮＯＲゲート３９の出力信号φ３９が「Ｌ」レベルに立下げられ、所定時間Ｔ４０経過後に遅延回路４０の出力信号φ４０が「Ｈ」レベルに立上げられる。以下同様にして、内部クロック信号ＺＣＬＫＦは、クロック信号ＣＬＫが「Ｈ」レベルに立上げられるごとに所定時間だけ「Ｌ」レベルに立下げられる。ＤＲＡＭ１は、内部クロック信号ＺＣＬＫＦに同期して動作する。
【００５３】
この実施の形態１では、ＴＴＬ系インタフェースの場合にクロック信号ＣＬＫのレベルを判定するＮＡＮＤゲート１２と１．８Ｖ系インタフェースの場合にクロック信号ＣＬＫのレベルを判定するＮＡＮＤゲートを別々に設けたので、ＮＡＮＤゲート１２，１３の各々においてＭＯＳトランジスタ２１〜２４のサイズを最適値に容易に設定することができる。よって、入力クロック信号ＣＬＫレベル判定を正確に行なうことができ、かつＮＡＮＤゲート１２，１３における貫通電流を小さく抑えることができる。
【００５４】
また、ＮＡＮＤゲート１２，１３の出力信号φ１２，φ１３のうちのいずれか１つの信号を内部電源電圧ＶＤＤＩによって駆動されるＮＡＮＤゲート１４によって選択する。したがって、入力信号φ１２，φ１３の振幅電圧ＶＤＤＰ，ＶＤＤＩがＮＡＮＤゲート１４の電源電圧ＶＤＤＩ以上になるので、ＮＡＮＤゲート１４における貫通電流も小さくすることができる。
【００５５】
図９は、この実施の形態１の変更例を示す回路ブロック図である。図９においてこのＤＲＡＭは図１のＤＲＡＭ１と異なる点は、ＶＤＤＩ発生回路３がＶＤＤＩ発生回路４２で置換され、ＰチャネルＭＯＳトランジスタ４３が追加されている点である。ＶＤＤＩ発生回路４２は、信号ＥＮが活性化レベルの「Ｈ」レベルにされた場合に活性化され、内部電源電位ＶＤＤＰを降圧して内部電源電位ＶＤＤＩを生成する。ＰチャネルＭＯＳトランジスタ４３は、内部電源電位ＶＤＤＰのラインＬ１と内部電源電位ＶＤＤＩのラインＬ２との間に接続され、そのゲートが信号ＥＮを受ける。信号ＥＮは、ＴＴＬ系インタフェースの場合に「Ｌ」レベルにされ、１．８Ｖ系インタフェースの場合に「Ｈ］レベルにされる信号である。
【００５６】
信号ＥＮが活性化レベルの「Ｈ」レベルの場合は、ＶＤＤＩ発生回路４２が活性化されるとともにＰチャネルＭＯＳトランジスタ４３が非導通になり、ＶＤＤＰ発生回路２およびＶＤＤＩ発生回路４２はそれぞれ内部電源電位ＶＤＤＰ，ＶＤＤＩを出力する。信号ＥＮが非活性化レベルの「Ｌ」レベルの場合は、ＶＤＤＩ発生回路４２が非活性化されるとともにＰチャネルＭＯＳトランジスタ４３が導通し、内部電源電位ＶＤＤＰがラインＬ１に与えられるとともにＰチャネルＭＯＳトランジスタ４３を介してラインＬ２にも与えられる。この場合は、ＶＤＤＰ＝ＶＤＤＩ＝２．５Ｖになり、図２で示したインバータ１１およびＮＡＮＤゲート１３，１４の応答速度が速くなり、内部クロック信号ＺＣＬＫＦの外部ＣＬＫに対する遅延時間が短くなってＤＲＡＭのアクセス速度が速くなる。
【００５７】
［実施の形態２］
図１０は、この発明の実施の形態２によるＤＲＡＭの入力バッファ５０の構成を示す回路ブロック図である。この入力バッファ５０は、図１で示した入力回路４に含まれ、制御信号ＣＮＴ０〜ＣＮＴｉ、アドレス信号Ａ０〜Ａｍおよびデータ信号Ｄ０〜Ｄｎの各々に対応して設けられる。図１０では、アドレス信号Ａ０用の入力バッファ５０が示されている。図１０において、この入力バッファ５０は、インバータ５１，５２、ＮＯＲゲート５３，５４、レベル変換回路５５、ＮＡＮＤゲート５６、ＴＴＬ用遅延回路５７、１．８Ｖ用遅延回路５８およびスイッチ５９を含む。これらのうちＮＯＲゲート５４は内部電源電圧ＶＤＤＩによって駆動され、レベル変換回路５５は内部電源電圧ＶＤＤＩ，ＶＤＤＰによって駆動され、他の回路５１〜５３，５６〜５９は内部電源電圧ＶＤＤＰによって駆動される。
【００５８】
アドレス信号Ａ０は、ＮＯＲゲート５３，５４の一方入力ノードに入力される。信号ＭＬＶは、インバータ５１を介してＮＯＲゲート５３の他方入力ノードに入力されるとともに、ＮＯＲゲート５４の他方入力ノードに入力される。
【００５９】
ＮＯＲゲート５３は、図１１に示すように、ＰチャネルＭＯＳトランジスタ６１，６２およびＮチャネルＭＯＳトランジスタ６３，６４を含む。ＰチャネルＭＯＳトランジスタ６１，６２は、内部電源電位ＶＤＤＰのラインと出力ノードＮ６２との間に接続され、それらのゲートはそれぞれ信号φ５１，Ａ０を受ける。ＮチャネルＭＯＳトランジスタ６３，６４は、出力ノードＮ６２と接地電位ＧＮＤのラインとの間に並列接続され、それらのゲートはそれぞれ信号Ａ０，φ５１を受ける。
【００６０】
信号φ５１が「Ｈ」レベルの場合（信号ＭＬＶが「Ｌ」レベルの場合）は、ＰチャネルＭＯＳトランジスタ６１が非導通になるとともにＮチャネルＭＯＳトランジスタ６４が導通し、ＮＡＮＤゲート５３の出力信号φ５３は「Ｌ」レベル（０Ｖ）に固定される。信号φ５１が「Ｌ」レベルの場合（信号ＭＬＶが「Ｈ」レベルの場合）は、ＰチャネルＭＯＳトランジスタ６１が導通するとともにＮチャネルＭＯＳトランジスタ６４が非導通になり、ＮＯＲゲート５３はアドレス信号Ａ０に対してインバータとして動作する。したがって、ＮＯＲゲート５３の出力信号φ５３は、振幅電圧がＶＤＤＰでアドレス信号Ａ０の反転信号と同じ位相を有する信号となる。
【００６１】
信号ＭＬＶが「Ｈ」レベルの場合は、ＮＯＲゲート５３の電源電圧ＶＤＤＰが２．５Ｖであるのに対し、アドレス信号Ａ０の「Ｈ」レベルは２．０Ｖ以上にされ、「Ｌ」レベルは０．８Ｖ以下にされるので、ＮＯＲゲート５３における貫通電流は小さく抑えられる。信号ＭＬＶが「Ｌ」レベルの場合は、ＮＯＲゲート５３において貫通電流は流れない。ＮＯＲゲート５３のＭＯＳトランジスタ６１〜６４のサイズは、信号ＭＬＶが「Ｈ」レベルの場合にアドレス信号Ａ０のレベル判定を正確に行なうことができ、かつ貫通電流が小さくなるように、最適値に設定される。アドレス信号Ａ０に対するＮＯＲゲート５３のしきい値電圧は、たとえば１．２５Ｖに設定される。信号φ５３は、インバータ５２を介してＮＡＮＤゲート５６の一方入力ノードに入力される。
【００６２】
ＮＯＲゲート５４は、図１１で示したＮＯＲゲート５３と同様にＰチャネルＭＯＳトランジスタ６１，６２およびＮチャネルＭＯＳトランジスタ６３，６４を含み、信号φ５１の代わりに信号ＭＬＶを受け、内部電源電位ＶＤＤＰの代わりに内部電源電位ＶＤＤＩを受ける。信号ＭＬＶが「Ｌ」レベルの場合は、ＮＯＲゲート５４はアドレス信号Ａ０に対してインバータとして動作する。したがって、ＮＯＲゲート５４の出力信号φ５４は、振幅電圧がＶＤＤＩでアドレス信号Ａ０の反転信号と同じ位相を有する信号となる。信号ＭＬＶが「Ｈ」レベルの場合は、ＮＯＲゲート５４の出力信号φ５４は「Ｌ」レベルに固定される。
【００６３】
信号ＭＬＶが「Ｌ」レベルの場合は、ＮＯＲゲート５４の電源電圧ＶＤＤＩが１．８Ｖであるのに対し、アドレス信号Ａ０の「Ｈ」レベルは１．４４Ｖ以上にされ、「Ｌ」レベルは０．３６Ｖ以下にされるので、ＮＯＲゲート５４における貫通電流は小さく抑えられる。信号ＭＬＶが「Ｈ」レベルの場合は、ＮＯＲゲート５４において貫通電流は流れない。ＮＯＲゲート５４のＭＯＳトランジスタ６１〜６４のサイズは、信号ＭＬＶが「Ｌ」レベルの場合にアドレス信号Ａ０のレベル判定を正確に行なうことができ、かつ貫通電流が小さくなるように、最適値に設定される。アドレス信号Ａ０に対するＮＯＲゲート５４のしきい値電圧は、たとえば０．９Ｖに設定される。信号φ５４は、レベル変換回路５５に与えられる。
【００６４】
レベル変換回路５５は、信号φ５４の振幅電圧をＶＤＤＩからＶＤＤＰに変換するとともに、信号φ５４を反転させる。すなわちレベル変換回路５５は、図１２に示すように、ＰチャネルＭＯＳトランジスタ６５，６６、ＮチャネルＭＯＳトランジスタ６７，６８およびインバータ６９を含む。ＰチャネルＭＯＳトランジスタ６５，６６は、それぞれ内部電源電位ＶＤＤＰのラインとノードＮ６５，Ｎ６６との間に接続され、それらのゲートはそれぞれノードＮ６６，Ｎ６５に接続される。ＮチャネルＭＯＳトランジスタ６７，６８は、それぞれノードＮ６５，６６と接地電位ＧＮＤのラインとの間に接続される。前段のＮＯＲゲート５４の出力信号φ５４は、ＮチャネルＭＯＳトランジスタ６７のゲートに直接入力されるとともに、インバータ６９を介してＮチャネルＭＯＳトランジスタ６８のゲートに入力される。インバータ６９は、内部電源電圧ＶＤＤＩによって駆動される。ノードＮ６５に現れる信号は、このレベル変換回路５５の出力信号φ５５となる。
【００６５】
信号φ５４が「Ｈ」レベル（ＶＤＤＩ＝１．８Ｖ）の場合は、ＮチャネルＭＯＳトランジスタ６７およびＰチャネルＭＯＳトランジスタ６６が導通するともに、ＮチャネルＭＯＳトランジスタ６８およびＰチャネルＭＯＳトランジスタ６５が非導通になり、信号φ５５は「Ｌ」レベル（ＧＮＤ＝０Ｖ）になる。信号φ５４が「Ｌ」レベル（ＧＮＤ＝０Ｖ）の場合は、ＮチャネルＭＯＳトランジスタ６７およびＰチャネルＭＯＳトランジスタ６６が非導通になるとともに、ＮチャネルＭＯＳトランジスタ６８およびＰチャネルＭＯＳトランジスタ６５が導通し、信号φ５５が「Ｈ」レベル（ＶＤＤＰ＝２．５Ｖ）になる。信号φ５５は、ＮＡＮＤゲート５６の他方入力ノードに入力される。
【００６６】
インバータ５２の出力信号φ５２の振幅電圧およびレベル変換回路５５の出力信号φ５５の振幅電圧はともにＮＡＮＤゲート５６の電源電圧ＶＤＤＰと同じになるので、ＮＡＮＤゲート５６における貫通電流は小さく抑えられる。ＮＡＮＤゲート５６の出力信号φ５６は、ＴＴＬ用遅延回路５７および１．８Ｖ用遅延回路５８に与えられる。
【００６７】
ＴＴＬ用遅延回路５７は、信号φ５６を所定時間Ｔ５７だけ遅延させてスイッチ５９の一方切換端子５９ａに与える。１．８Ｖ用遅延回路５８は、信号φ５６を所定時間Ｔ５８（Ｔ５８＜Ｔ５７）だけ遅延させてスイッチ５９の他方切換端子５９ｂに与える。ＴＴＬ用遅延回路５７の遅延時間Ｔ５７を１．８Ｖ用遅延回路５８の遅延回路Ｔ５８よりも大きくしたのは、レベル変換回路５５の遅延時間Ｔ５５とインバータ５２の遅延時間Ｔ５２との差Ｔ５５−Ｔ５２を補償するためである。したがって、遅延回路５７，５８の遅延時間Ｔ５７，Ｔ５８は、数式Ｔ５５＋Ｔ５８＝Ｔ５２＋Ｔ５７が成り立つように設定されている。
【００６８】
スイッチ５９は、信号ＭＬＶによって制御される。信号ＭＬＶが「Ｌ」レベルの場合は、スイッチ５９の端子５９ｂ，５９ｃ間が導通し、１．８Ｖ用遅延回路５８の出力信号が内部アドレス信号Ａ０′となる。信号ＭＬＶが「Ｈ」レベルの場合は、スイッチ５９の端子５９ａ，５９ｃ間が導通し、ＴＴＬ用遅延回路５７の出力信号が内部アドレス信号Ａ０′となる。
【００６９】
次に、この入力バッファ５０の動作について説明する。ＤＲＡＭが１．８Ｖ系インタフェースが採用されたメモリシステムで使用される場合は、信号ＭＬＶが「Ｌ」レベル（０Ｖ）にされる。この場合は、図１３に示すように、インバータ５２の出力信号φ５２が「Ｈ」レベル（ＶＤＤＰ＝２．５Ｖ）に固定され、ＮＡＮＤゲート５６はレベル変換回路５５の出力信号φ５５に対してインバータとして動作する。また、ＮＯＲゲート５４は信号Ａ０に対してインバータとして動作し、スイッチ５９の端子５９ｂ，５９ｃ間が導通する。したがって、アドレス信号Ａ０は、ＮＯＲゲート５４、レベル変換回路５５、ＮＡＮＤゲート５６、１．８Ｖ用遅延回路５８およびスイッチ５９によって遅延および反転されて内部アドレス信号Ａ０′となる。
【００７０】
ＤＲＡＭがＴＴＬ系インタフェースが採用されたメモリシステムで使用される場合は、信号ＭＬＶが「Ｈ」レベル（ＶＤＤＰ＝２．５Ｖ）にされる。この場合は、図１４に示すように、ＮＯＲゲート５４の出力信号φ５４が「Ｌ」レベル（０Ｖ）に固定され、レベル変換回路５５の出力信号φ５５が「Ｈ」レベル（ＶＤＤＰ＝２．５Ｖ）に固定される。ＮＯＲゲート５３はアドレス信号Ａ０に対してインバータとして動作し、ＮＡＮＤゲート５６はインバータ５２の出力信号φ５２に対してインバータとして動作し、スイッチ５９の端子５９ａ，５９ｃ間が導通する。したがって、アドレス信号Ａ０は、ＮＯＲゲート５３、インバータ５２、ＮＡＮＤゲート５６、ＴＴＬ用遅延回路５７およびスイッチ５９によって遅延および反転されて内部アドレス信号Ａ０′となる。
【００７１】
この実施の形態２では、ＴＴＬ系インタフェースの場合に入力信号（たとえばＡ０）のレベルを判定するＮＯＲゲート５３と１．８Ｖ系インタフェースの場合に入力信号Ａ０のレベルを判定するＮＯＲゲート５４とを別々に設けたので、ＮＯＲゲート５３，５４の各々においてＭＯＳトランジスタ６１〜６４のサイズを最適値に容易に設定することができる。よって、入力信号Ａ０のレベル判定を正確に行なうことができ、かつＮＯＲゲート５３，５４における貫通電流を小さく抑えることができる。
【００７２】
また、ＮＯＲゲート５４の出力信号φ５４の振幅電圧をレベル変換回路５５によってＶＤＤＩからＶＤＤＰに変換し、インバータ５２の出力信号φ５２とレベル変換回路５５の出力信号φ５５とのうちのいずれか１つの信号を内部電源電圧ＶＤＤＰによって駆動されるＮＡＮＤゲート５６によって選択するので、ＮＡＮＤゲート５６における貫通電流も小さく抑えることができる。
【００７３】
また、ＴＴＬ系インタフェースの場合はＮＡＮＤゲート５６の出力信号φ５６をＴＴＬ用遅延回路５７で遅延させて内部アドレス信号Ａ０′を生成し、１．８Ｖ系インタフェースの場合はＮＡＮＤゲート５６の出力信号φ５６を１．８Ｖ用遅延回路５８で遅延させて内部アドレス信号Ａ０′を生成することにより、レベル変換回路５５の遅延時間Ｔ５５とインバータ５２の遅延時間Ｔ５２との差Ｔ５５−Ｔ５２を補償する。したがって、外部アドレス信号Ａ０が入力されてから内部アドレス信号Ａ０′が出力されるまでの時間を、ＴＴＬ系インタフェースであるか１．８Ｖ系インタフェースであるかによらず一定にすることができる。
【００７４】
［実施の形態３］
図１５は、この発明の実施の形態３によるＤＲＡＭの入力保護回路７１の構成を示す回路ブロック図である。入力保護回路７１は、各外部ピン７０に対応して設けられており、外部ピン７０に与えられたサージ電圧から入力バッファ５０などの内部回路を保護するものである。図１５では、アドレス信号Ａ０入力用の外部ピン７０に対応して設けられた入力保護回路７１が示されている。
【００７５】
図１５において、この入力保護回路７１は、ダイオード７２，７３および抵抗素子７４を含む。ダイオード７３，７２は、接地電位ＧＮＤのラインと出力用電源電位ＶＤＤＱのラインとの間に直列接続される。ダイオード７３，７２の間のノードＮ７２は、外部ピン７０に接続されるとともに抵抗素子７４を介して入力バッファ５０の入力ノード５０ａに接続される。
【００７６】
ダイオード７２，７３のしきい値電圧を０．６Ｖとすると、ノードＮ７２の電位がＶＤＤＱ＋０．６Ｖよりも高くなるとダイオード７２が導通し、ノード７２の電位がＧＮＤ−０．６Ｖよりも低くなるとダイオード７３が導通する。
【００７７】
ＴＴＬ系インタフェースではＶＤＤＱ＝３．３Ｖ，ＶＩＨｍｉｎ＝２Ｖ，ＶＩＬｍａｘ＝０．８Ｖであり、１．８Ｖ系インタフェースではＶＤＤＱ＝１．８Ｖ，ＶＩＨｍｉｎ＝１．４４Ｖ，ＶＩＬｍａｘ＝０．３６Ｖであるので、外部ピン７０に通常の信号Ａ０が与えられている限りダイオード７２，７３が導通することはなく、信号Ａ０は抵抗素子７４を介して入力バッファ５０に与えられる。
【００７８】
外部ピン７０にサージ電圧が与えられた場合は、ノードＮ７２の電位がＶＤＤＱ＋０．６Ｖよりも高くなるとダイオード７２が導通し、ノードＮ７２の電位が−０．６Ｖよりも低くなるとダイオード７３が導通し、さらに抵抗素子７４によってサージ電圧が阻止される。したがって、ノードＮ７２の電位は−０．６Ｖ〜ＶＤＤＱ＋０．６Ｖの範囲に制限され、入力バッファ５０がサージ電圧によって破壊されることが防止される。
【００７９】
また、ダイオード７２のカソードを入力用電源電位ＶＤＤＱのラインに接続したので、システム待機時に電源電圧ＶＤＤが０Ｖにされた場合に外部ピン７０に「Ｈ」レベルが与えられても、ダイオード７２にリーク電流が流れることがなく、そのリーク電流によってシステムに悪影響が生じることもない。
【００８０】
図１６は、図１５に示した入力保護回路７１の実際の構成を示す断面図である。図１６において、Ｐ型シリコン基板８０の表面にＮ型ウェル８１、Ｐ型ウェル８２およびＮ型ウェル８３が形成される。Ｎ型ウェル８１の表面にＮ+型拡散層８４およびＰ+型拡散層８５が形成される。Ｎ+型拡散層８４は出力用電源電位ＶＤＤＱのラインに接続され、Ｐ+型拡散層８５は外部ピン７０に接続される。Ｐ+型拡散層８５、Ｎ型ウェル８１およびＮ+型拡散層８４はダイオード７２を構成する。
【００８１】
Ｐ型ウェル８２の表面にＰ+型拡散層８６、Ｎ+型拡散層８７，８８が形成され、Ｎ+型拡散層８７，８８の間においてＰ型ウェル８２の表面にゲート酸化膜８９を介してゲート電極９０が形成される。Ｐ+型拡散層８６、Ｎ+型拡散層８７およびゲート電極９０は、ともに接地電位ＧＮＤのラインに接続され、Ｎ+型拡散層８８は外部ピン７０に接続される。Ｎ+型拡散層８７，８８、ゲート酸化膜８９およびゲート電極９０はＮチャネルＭＯＳトランジスタを構成し、このＮチャネルＭＯＳトランジスタはさらにダイオード７３を構成する。
【００８２】
Ｎ型ウェル８３の表面にＰ+型拡散層９１およびＮ+型拡散層９２が形成される。Ｐ+型拡散層９１の一方端部は外部ピン７０に接続され、その他方端部は入力バッファ５０に接続される。Ｐ+型拡散層９１は抵抗素子７４を構成する。Ｎ+型拡散層９２は出力用電源電位ＶＤＤＱのラインに接続される。Ｎ+型拡散層８４，９２は出力用電源電位ＶＤＤＱが印加されてＮ型ウェル８１，８３内のＰＮ接合は逆バイアス状態に保持される。したがって、外部ピン７０にサージ電圧が印加されない限り、外部ピン７０からＮ型ウェル８１，８３内のＰＮ接合を介して出力用電源電位ＶＤＤＱのラインに電流がリークすることはない。
【００８３】
図１７は、この実施の形態３の変更例を示す断面図である。図１７において、この入力保護回路７１′が図１６の入力保護回路７１と異なる点は、Ｎ型ウェル８３が除去され、Ｐ型ウェル８２の表面にＮ+型拡散層９３およびＰ+型拡散層９４が形成される点である。Ｎ+型拡散層９３の一方端部は外部ピン７０に接続され、その他方端部は入力バッファ５０に接続される。Ｎ+型拡散層９３は抵抗素子７４を構成する。Ｐ+型拡散層９４は接地電位ＧＮＤのラインに接続される。この変更例では、Ｐ+型拡散層９３とＰ型ウェル８２が常時逆バイアス状態にされているので、抵抗素子７４にリーク電流が流れることはない。
【００８４】
［実施の形態４］
図１８は、この発明の実施の形態４によるＤＲＡＭの出力バッファ１００の構成を示す回路図である。出力バッファ１００は、図１に示した出力回路６に含まれ、データ信号Ｑ０〜Ｑｎの各々に対応して設けられる。図１８において、出力バッファ１００は、ＰチャネルＭＯＳトランジスタ１０１〜１１７、ＮチャネルＭＯＳトランジスタ１１８，１１９、ＯＲゲート１２０、ＮＡＮＤゲート１２１〜１２３、ＮＯＲゲート１２４、およびインバータ１２５〜１２９を備える。ＮチャネルＭＯＳトランジスタ１０１〜１０３はチャージポンプ回路１３０を構成し、ＰチャネルＭＯＳトランジスタ１１３〜１１５はチャージポンプ回路１３１を構成する。
【００８５】
ＰチャネルＭＯＳトランジスタ１１７は、出力用電源電位ＶＤＤＱのラインと出力ノードＮ１１７との間に接続され、そのゲートは信号ＺＯＨを受ける。ＮチャネルＭＯＳトランジスタ１１９は、出力ノードＮ１１７と接地電位ＧＮＤのラインとの間に接続され、そのゲートは信号ＯＬを受ける。ＰチャネルＭＯＳトランジスタ１１６は、出力用電源電位ＶＤＤＱのラインとＰチャネルＭＯＳトランジスタ１１７のゲートとの間に接続され、そのゲートは信号ＲＤＨを受ける。ＮチャネルＭＯＳトランジスタ１１８は、ＰチャネルＭＯＳトランジスタ１１７のゲートとノードＮ１０８との間に接続され、そのゲートは信号ＲＤＨを受ける。ＭＯＳトランジスタ１１６，１１８間のノードに現れる信号が信号ＺＯＨとなる。
【００８６】
ＴＴＬ系インタフェースの場合（ＭＬＶ＝ＶＤＤＰ，ＶＤＤＱ＝３．３Ｖ）は、ノードＮ１０８が接地電位ＧＮＤにされる。ノードＮ１０８の電位を接地電位ＧＮＤにする方法については後に詳述する。信号ＲＤＨ，ＯＬがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの場合は、ＭＯＳトランジスタ１１７，１１８が導通するとともにＭＯＳトランジスタ１１６，１１９が非導通になり、読出データ信号Ｑは「Ｈ」レベルにされる。信号ＲＤＨ，ＯＬがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合は、ＭＯＳトランジスタ１１６，１１９が導通するとともにＭＯＳトランジスタ１１７，１１８が非導通になり、読出データ信号Ｑは「Ｌ」レベルにされる。
【００８７】
１．８Ｖ系インタフェースの場合（ＭＬＶ＝０Ｖ，ＶＤＤＱ＝１．８Ｖ）は、ノードＮ１０８は負電位ＶＢＢにされる。ノードＮ１０８の電位を負電位ＶＢＢにする方法については後に詳述する。１．８Ｖ系インタフェースの場合にノードＮ１０８を負電位ＶＢＢにするのは、１．８Ｖ系インタフェースではＶＤＤＱが１．８Ｖにされるため、ノードＮ１０８を接地電位ＧＮＤとしたのではＰチャネルＭＯＳトランジスタ１１７の電流駆動力が足りないからである。ＶＤＤＱ＝３．３Ｖ，ＺＯＨ＝ＧＮＤの場合におけるＰチャネルＭＯＳトランジスタ１１７の電流駆動力とＶＤＤＱ＝１．８Ｖ，ＺＯＨ＝ＶＢＢの場合におけるＰチャネルＭＯＳトランジスタ１１７の電流駆動力とが一致するように、ＰチャネルＭＯＳトランジスタ１１７のサイズおよび負電位ＶＢＢのレベルが設定されている。
【００８８】
次に、ノードＮ１０８の電位を接地電位ＧＮＤおよび負電位ＶＢＢのうちのいずれか一方の電位に選択的に設定する方法について説明する。図１８において、ＯＲゲート１２０は、信号ＭＬＶ，ＳＬＯＷを受け、信号ＭＬＶ′を出力する。信号ＳＬＯＷは、比較的低いレートでデータ信号Ｑを出力するスロースルーレート時に「Ｈ」レベルにされる信号である。ＮＯＲゲート１２４は、信号ＭＶＬ′，ＺＲＤＨを受け、その出力信号はインバータ１２５〜１２７を介してＰチャネルＭＯＳトランジスタ１１０のソースおよびドレインに接続される。ＰチャネルＭＯＳトランジスタ１１０のゲートはノードＮ１０８に接続される。ＰチャネルＭＯＳトランジスタ１１０は、キャパシタＣ３を構成する。信号ＺＲＤＨは、信号ＲＤＨの相補信号である。
【００８９】
ＰチャネルＭＯＳトランジスタ１１１は、接地電位ＧＮＤのラインとノードＮ１０８との間に接続され、そのゲートはノードＮ１０８に接続される。ＰチャネルＭＯＳトランジスタ１１２は、ノードＮ１０８と接地電位ＧＮＤのラインとの間に接続され、そのゲートは接地電位ＧＮＤのラインに接続される。ＰチャネルＭＯＳトランジスタ１１１，１１２の各々はダイオードを構成する。ノードＮ１０８の電位がＶｔｈ（ただしＶｔｈはＰチャネルＭＯＳトランジスタのしきい値電圧である）よりも高くなると、ＰチャネルＭＯＳトランジスタ１１２が導通する。ノードＮ１０８の電位が−Ｖｔｈよりも低くなると、ＰチャネルＭＯＳトランジスタ１１１が導通する。したがって、ノードＮ１０８の電位は−Ｖｔｈ〜Ｖｔｈの範囲に制限される。
【００９０】
ＰチャネルＭＯＳトランジスタ１０９は、接地電位ＧＮＤのラインとノードＮ１０８との間に接続される。ＮＡＮＤゲート１２２は、インバータ１２５の出力信号φ１２５と信号ＤＰＲＥとを受け、その出力信号φ１２２はＰチャネルＭＯＳトランジスタ１０４のソースおよびドレインに入力される。ＰチャネルＭＯＳトランジスタ１０４のゲートは、ＰチャネルＭＯＳトランジスタ１０９のゲート（ノードＮ１０２）に接続される。ＰチャネルＭＯＳトランジスタ１０４は、キャパシタＣ２を構成する。信号ＤＰＲＥは、リードコマンドＲＥＡＤ（出力命令信号）に応答して「Ｌ」レベルから「Ｈ」レベルに立上げられる信号である。
【００９１】
ＰチャネルＭＯＳトランジスタ１０５〜１０７は、接地電位ＧＮＤのラインとノードＮ１０２との間に直列接続される。ＰチャネルＭＯＳトランジスタ１０５〜１０７のゲートは、それぞれＰチャネルＭＯＳトランジスタ１０５〜１０７のドレインに接続される。ＰチャネルＭＯＳトランジスタ１０８は、ノードＮ１０２と接地電位ＧＮＤのラインとの間に接続され、そのゲートは接地電位ＧＮＤのラインに接続される。ＰチャネルＭＯＳトランジスタ１０５〜１０８の各々はダイオードを構成する。ノードＮ１０２の電位がＶｔｈよりも高くなると、ＰチャネルＭＯＳトランジスタ１０８が導通する。ノードＮ１０２の電位が−３Ｖｔｈよりも低くなると、ＰチャネルＭＯＳトランジスタ１０５〜１０７が導通する。したがって、ノードＮ１０２の電位は−３Ｖｔｈ〜Ｖｔｈの範囲に制限される。
【００９２】
信号ＭＬＶまたはＳＬＯＷが「Ｈ」レベルの場合は、信号ＯＲゲート１２０の出力信号ＭＬＶ′が「Ｈ」レベルになる。この場合は、インバータ１２５の出力信号φ１２５が「Ｈ」レベルに固定され、ＮＡＮＤゲート１２２が信号ＤＰＲＥに対してインバータとして動作する。信号ＤＰＲＥが「Ｌ」レベルの期間はＮＡＮＤゲート１２２の出力信号φ１２２は「Ｈ」レベル（ＶＤＤＰ）にされ、キャパシタＣ２はＶＤＤＰ−Ｖｔｈに充電される。信号ＤＰＲＥが「Ｌ」レベルから「Ｈ」レベルに立上げられると、信号φ１２２が「Ｈ」レベルから「Ｌ」レベルに立下げられ、容量結合によってノードＮ１０２の電位が２Ｖｔｈ−ＶＤＤＰに降圧され、ＰチャネルＭＯＳトランジスタ１０９が導通してノードＮ１０８が接地電位ＧＮＤにされる。
【００９３】
信号ＭＬＶ，ＳＬＯＷがともに「Ｌ」レベルの場合は、ＯＲゲート１２０の出力信号ＭＬＶ′が「Ｌ」レベルにされる。信号ＺＲＤＨが「Ｈ」レベルの期間は、上述の通り、信号ＤＰＲＥが「Ｌ」レベルの期間にキャパシタＣ２がＶＤＤＰ−Ｖｔｈに充電され、信号ＤＰＲＥが「Ｈ」レベルに立上げられるとＰチャネルＭＯＳトランジスタ１０９が導通してノードＮ１０８が接地電位ＧＮＤにされる。信号ＺＲＤＨ，ＤＰＲＥがともに「Ｈ」レベルの期間は、ＮＡＮＤゲート１２２の出力信号φ１２２が「Ｌ」レベル（０Ｖ）にされてキャパシタ１０４が−Ｖｔｈに充電されるとともに、インバータ１２７の出力信号φ１２７が「Ｈ」レベル（ＶＤＤＰ）にされてキャパシタＣ３がＶＤＤＰ−Ｖｔｈに充電される。次いで信号ＺＲＤＨが「Ｌ」レベルに立下げられると、ＮＡＮＤゲート１２２の出力信号φ１２２が「Ｈ」レベル（ＶＤＤＰ）に立上げられ、ノードＮ１０２の電位が３Ｖｔｈ（＜ＶＤＤＰ＋Ｖｔｈ）に立上げられてＰチャネルＭＯＳトランジスタ１０９が非導通になり、インバータ１２７の出力信号φ１２７が「Ｌ」レベルに立下げられてノードＮ１０８が−Ｖｔｈ（＞Ｖｔｈ−ＶＤＤＰ）にされる。
【００９４】
チャージポンプ回路１３０は、信号ＭＬＶ′が「Ｈ」レベルの期間に、ノードＮ１０２から正電荷を排出してノードＮ１０２の電位を−３Ｖｔｈに保持するものである。すなわち、ＮＡＮＤゲート１２１は、信号ＭＬＶ′，ＳＵＳＣＬＫを受け、その出力信号φ１２１がＰチャネルＭＯＳトランジスタ１０１のソースおよびドレインに与えられる。ＰチャネルＭＯＳトランジスタ１０１のゲート（ノードＮ１０１）は、ＰチャネルＭＯＳトランジスタ１０２を介してノードＮ１０２に接続されるとともに、ＰチャネルＭＯＳトランジスタ１０３を介して接地電位ＧＮＤのラインに接続される。ＰチャネルＭＯＳトランジスタ１０２のゲートはノードＮ１０１に接続され、ＰチャネルＭＯＳトランジスタ１０３のゲートは接地電位ＧＮＤのラインに接続される。ＰチャネルＭＯＳトランジスタ１０１はキャパシタＣ１を構成し、ＰチャネルＭＯＳトランジスタ１０２，１０３の各々はダイオードを構成する。
【００９５】
信号ＭＬＶ′が「Ｈ」レベルの場合は、ＮＡＮＤゲート１２１はクロック信号ＳＵＳＣＬＫに対してインバータとして動作する。ＮＡＮＤゲート１２１の出力信号φ１２１が「Ｈ」レベルから「Ｌ」レベルに立下げられると、ノードＮ１０２からＰチャネルＭＯＳトランジスタ１０２を介してノードＮ１０１に正電荷が流入する。信号φ１２１が「Ｌ」レベルから「Ｈ」レベルに立上げられると、ノードＮ１０１からＰチャネルＭＯＳトランジスタ１０３を介して接地電位ＧＮＤのラインに正電荷が流出する。したがって、信号φ１２１が「Ｈ」レベルから「Ｌ」レベルに立下げられるごとにノードＮ１０２の電位が低下する。信号ＭＬＶ′が「Ｌ」レベルの場合は、ＮＡＮＤゲート１２１の出力信号φ１２１は「Ｈ」レベルに固定され、チャージポンプ回路１３０は動作しない。
【００９６】
チャージポンプ回路１３１は、信号ＭＬＶ′，ＺＲＤＨが「Ｌ」レベルの期間に、ノードＮ１０８から正電荷を排出してノードＮ１０８の電位を−Ｖｔｈに保持するものである。すなわち、ＮＡＮＤゲート１２３はクロック信号ＳＵＳＣＬＫおよびインバータ１２６の出力信号φ１２６を受け、その出力信号がインバータ１２８，１２９を介してＰチャネルＭＯＳトランジスタ１１３のソースおよびドレインに接続される。ＰチャネルＭＯＳトランジスタ１１３のゲート（ノードＮ１１３）は、ＰチャネルＭＯＳトランジスタ１１４を介してノードＮ１０８に接続されるとともに、ＰチャネルＭＯＳトランジスタ１１５を介して接地電位ＧＮＤのラインに接続される。ＰチャネルＭＯＳトランジスタ１１４のゲートはノードＮ１１３に接続され、ＰチャネルＭＯＳトランジスタ１１５のゲートは接地電位ＧＮＤのラインに接続される。ＰチャネルＭＯＳトランジスタ１１３はキャパシタＣ４を構成し、ＰチャネルＭＯＳトランジスタ１１４，１１５の各々はダイオードを構成する。
【００９７】
信号ＭＬＶ′，ＺＲＤＨが「Ｌ」レベルの場合は、インバータ１２６の出力信号φ１２６が「Ｈ」レベルに固定され、ＮＡＮＤゲート１２３は信号ＳＵＳＣＬＫに対してインバータとして動作する。インバータ１２９の出力信号φ１２９が「Ｈ」レベルから「Ｌ」レベルに立下げられると、ノードＮ１０８からＰチャネルＭＯＳトランジスタ１１４を介してノードＮ１１３に正電荷が流入する。信号φ１２９が「Ｌ」レベルから「Ｈ」レベルに立上げられると、ノードＮ１１３からＰチャネルＭＯＳトランジスタ１１５を介して接地電位ＧＮＤのラインに正電荷が流入する。したがって、信号φ１２９が「Ｈ」レベルから「Ｌ」レベルに立下げられるごとにノードＮ１０８の電位が低下する。信号ＭＬＶ′が「Ｈ」レベルの場合は、信号φ１２９は「Ｈ」レベルに固定され、チャージポンプ回路１３１は動作しない。
【００９８】
次に、この出力バッファ１００の動作について説明する。ＴＴＬ系インタフェースの場合（ＭＬＶ＝ＶＤＤＰ）は、ＯＲゲート１２０の出力信号ＭＬＶ′が「Ｈ」レベルになり、インバータ１２５，１２７の出力信号φ１２５，φ１２７が「Ｈ」レベルに固定されるとともに、インバータ１２６の出力信号φ１２６が「Ｌ」レベルに固定される。したがって、キャパシタＣ３，Ｃ４は駆動されず、チャージポンプ回路１３１は動作しない。
【００９９】
図１９において、ある時刻ｔ０においてクロック信号ＣＬＫに同期してリードコマンドＲＥＡＤが入力されると、信号ＤＰＲＥが「Ｌ」レベルから「Ｈ」レベルに立上げられ、ＮＡＮＤゲート１２２の出力信号φ１２２が「Ｈ」レベルから「Ｌ」レベルに立下げられ、ノードＮ１０２が−３Ｖｔｈに降圧される。ノードＮ１０２の電位は、リーク電流によって徐々に上昇する。リードコマンドＲＥＡＤが入力されてから所定時間の経過後にクロック信号ＳＵＳＣＬＫが生成される。クロック信号ＳＵＳＣＬＫはＮＡＮＤゲート１２１で反転されて信号φ１２１となる。信号φ１２１が「Ｈ」レベルから「Ｌ」レベルに立下げられると、ノードＮ１０１の電位が低下し、ノードＮ１０２の電位が−３Ｖｔｈに降圧される。これにより、ＰチャネルＭＯＳトランジスタ１０９は導通状態に保持され、ノードＮ１０８は接地電位ＧＮＤに保持される。
【０１００】
信号ＳＬＯＷが「Ｈ」レベルの場合は、信号ＭＬＶのレベルに関係なく信号ＭＬＶ′が「Ｈ」レベルになり、ノードＮ１０８は接地電位ＧＮＤに保持される。したがって、１．８Ｖ系インタフェースの場合は、データ信号Ｑの出力速度が遅くなり、スロースルーレートモードが実現される。
【０１０１】
１．８Ｖ系インタフェースの場合（ＭＬＶ＝０Ｖ）はＯＲゲート１２０の出力信号ＭＬＶ′がＬレベルになり、ＮＡＮＤゲート１２１の出力信号φ１２１が「Ｈ」レベルに固定され、チャージポンプ回路１３０は動作しない。
【０１０２】
図２０において、ある時刻ｔ０においてクロック信号ＣＬＫに同期してリードコマンドＲＥＡＤが入力されると、信号ＤＰＲＥが「Ｌ」レベルから「Ｈ」レベルに立上げられ、ＮＡＮＤゲート１２２の出力信号φ１２２が「Ｈ」レベルから「Ｌ」レベルに立上げられてノードＮ１０２が−３Ｖｔｈに降圧される。これにより、ＰチャネルＭＯＳトランジスタ１０９が導通してノードＮ１０８が接地電位ＧＮＤにされる。
【０１０３】
次いで、時刻ｔ１において内部データ信号ＺＲＤＨが「Ｈ」レベルから「Ｌ」レベルに立下げられると、インバータ１２５，１２７の出力信号φ１２５，φ１２７が「Ｈ」レベルから「Ｌ」レベルに立下げられるとともにインバータ１２６の出力信号φ１２６が「Ｌ」レベルから「Ｈ」レベルに立上げられる。これにより、ノードＮ１０２の電位がＶｔｈに昇圧されてＰチャネルＭＯＳトランジスタ１０９が非導通にされるとともに、ノードＮ１０８が−Ｖｔｈに降圧される。また、ＮＡＮＤゲート１２３がクロック信号ＳＵＳＣＬＫに対してインバータとして動作する。リードコマンドＲＥＡＤが入力されてから所定時間の経過後にクロック信号ＳＵＳＣＬＫが生成される。クロック信号ＳＵＳＣＬＫは、ＮＡＮＤゲート１２３およびインバータ１２８，１２９で反転されて信号φ１２９となる。信号φ１２９が「Ｈ」レベルから「Ｌ」レベルに立下げられる毎に、ノードＮ１１３の電位が低下し、ノードＮ１０８の電位が−Ｖｔｈに保持される。
【０１０４】
この実施の形態４では、ＴＴＬ系インタフェースの場合はＰチャネルＭＯＳトランジスタ１１７のゲートに接地電位ＧＮＤを与えてＰチャネルＭＯＳトランジスタ１１７を導通させ、１．８Ｖ系インタフェースの場合はＰチャネルＭＯＳトランジスタ１１７のゲートに負電位ＶＢＢを与えてＰチャネルＭＯＳトランジスタ１１７を導通させる。したがって、ＰチャネルＭＯＳトランジスタ１１７のサイズおよび負電位ＶＢＢを適切に設定することにより、ＴＴＬ系インタフェースおよび１．８Ｖ系インタフェースの各々においてＰチャネルＭＯＳトランジスタ１１７の電流駆動力を最適値に設定することができる。
【０１０５】
［実施の形態５］
図２１は、この発明の実施の形態５によるＤＲＡＭの出力バッファの要部を示す回路図である。図２１を参照して、この出力バッファが図１８の出力バッファと異なる点は、チャージポンプ回路１３０，１３１のうちの少なくとも１つのチャージポンプ回路がチャージポンプ回路１３２で置換されている点である。図２１では、チャージポンプ回路１３０がチャージポンプ回路１３２で置換された場合が示されている。
【０１０６】
チャージポンプ回路１３２は、チャージポンプ回路１３０にＰチャネルＭＯＳトランジスタ１３３〜１３６およびインバータ１３７を追加したものである。前段のＮＡＮＤゲート１２１の出力信号φ１２１は、インバータ１３７を介してＰチャネルＭＯＳトランジスタ１０１のソースおよびドレインに入力されるとともに、ＰチャネルＭＯＳトランジスタ１３３のソースおよびドレインに入力される。ＰチャネルＭＯＳトランジスタ１３３のゲート（ノードＮ１３３）はＰチャネルＭＯＳトランジスタ１０３のゲートに接続される。ＰチャネルＭＯＳトランジスタ１３３は、キャパシタＣ５を構成する。
【０１０７】
ＰチャネルＭＯＳトランジスタ１３４，１３５は接地電位ＧＮＤのラインとノードＮ１３３との間に直列接続され、ＰチャネルＭＯＳトランジスタ１３６はノードＮ１３３と接地電位ＧＮＤのラインとの間に接続される。ＰチャネルＭＯＳトランジスタ１３４〜１３６のゲートは、それぞれＰチャネルＭＯＳトランジスタ１３４〜１３６のドレインに接続される。ＰチャネルＭＯＳトランジスタ１３４〜１３６の各々はダイオードを構成する。ノードＮ１３３の電位がＶｔｈよりも高くなるとＰチャネルＭＯＳトランジスタ１３６が導通し、ノードＮ１３３の電位が−２Ｖｔｈよりも低くなるとＰチャネルＭＯＳトランジスタ１３４，１３５が導通する。したがって、ノードＮ１３７の電位は−２Ｖｔｈ〜Ｖｔｈの範囲に制限される。
【０１０８】
信号φ１２１が「Ｌ」レベルから「Ｈ」レベルに立上げられると、ノードＮ１３３の電位がＶｔｈに昇圧されてＰチャネルＭＯＳトランジスタ１０３が非導通にされるとともに、ノードＮ１０１が降圧されてノードＮ１０２からＰチャネルＭＯＳトランジスタ１０２を介してノードＮ１０１に正電荷が流入する。信号φ１２１が「Ｈ」レベルから「Ｌ」レベルに立上げられると、ノードＮ１３３の電位が−２Ｖｔｈに降圧されてＰチャネルＭＯＳトランジスタ１０３が導通するとともに、ノードＮ１０１が昇圧され、ノードＮ１０１からＰチャネルＭＯＳトランジスタ１０３を介して接地電位ＧＮＤのラインに正電荷が流出する。したがって、信号φ１２１が「Ｌ」レベルから「Ｈ」レベルに立上げられるごとにノードＮ１０２の電位が低下する。
【０１０９】
この実施の形態５では、チャージポンプ回路１３２のＰチャネルＭＯＳトランジスタ１０３をオン／オフ制御するので、ＰチャネルＭＯＳトランジスタ１０３をダイオードとして用いていた図１８のチャージポンプ回路１３０に比べ、ノードＮ１０２の正電荷を効率よく排出することができる。したがって、ＰチャネルＭＯＳトランジスタ１０９を正確かつ迅速に制御することができ、ノードＮ１０８の電位を安定に制御することができる。
【０１１０】
［実施の形態６］
図２２は、この発明の実施の形態６によるＤＲＡＭのクロック発生回路１４０の構成を示す回路ブロック図である。図２２を参照して、このＤＲＡＭが実施の形態４のＤＲＡＭと異なる点は、クロック信号ＳＵＳＣＬＫの周期が２段階で切換えられる点である。
【０１１１】
すなわちクロック発生回路１４０は、ＮＡＮＤゲート１４１〜１４７、ＡＮＤゲート１４８、インバータ１４９〜１５１、および遅延回路１５２，１５３を含む。ＮＡＮＤゲート１４１は信号ＭＬＶ，ＣＯＬＡＣＴを受け、ＡＮＤゲート１４８はＮＡＮＤゲート１４１の出力信号および信号ＳＵＳＥＮを受ける。信号ＭＬＶは、ＴＴＬ系インタフェースの場合は「Ｈ」レベルにされ、１．８Ｖ系インタフェースの場合は「Ｌ」レベルにされる。信号ＣＯＬＡＣＴは、アクティブ時は「Ｈ」レベルにされ、プリチャージコマンドＰＲＥ（待機命令信号）が入力されると「Ｌ」レベルにされる。信号ＳＵＳＥＮは、リードコマンドＲＥＡＤ（出力命令信号）に応答して「Ｌ」レベルから「Ｈ」レベルに立上げられる信号である。
【０１１２】
ＡＮＤゲート１４８の出力信号φ１４８は、ＮＡＮＤゲート１４３，１４５の一方入力ノードに入力される。ＮＡＮＤゲート１４３の出力信号φ１４３は遅延回路１５２およびインバータ１５０を介してＮＡＮＤゲート１４５の他方入力ノードに入力され、遅延回路１５２の出力信号φ１５２はＮＡＮＤゲート１４３の他方入力ノードに入力される。遅延回路１５２は所定の遅延時間Ｔ１（たとえば２５０ｎｓ）を有する。ＡＮＤゲート１４８の出力信号φ１４８が「Ｈ」レベルにされると、ＮＡＮＤゲート１４３および遅延回路１５２によってリングオシレータが構成される。
【０１１３】
また、ＮＡＮＤゲート１４２は信号ＭＬＶ，ＣＯＬＡＣＴ，ＳＵＳＥＮを受け、その出力信号はインバータ１４９を介してＮＡＮＤゲート１４４，１４６の一方入力ノードに入力される。ＮＡＮＤゲート１４４の出力信号φ１４４は遅延回路１５３およびインバータ１５１を介してＮＡＮＤゲート１４６の他方入力ノードに入力され、遅延回路１５３の出力信号φ１５３はＮＡＮＤゲート１４４の他方入力ノードに入力される。遅延回路１５３は、遅延回路１５２の遅延時間Ｔ１よりも短い所定の遅延時間Ｔ２（たとえば１３０ｎｓ）を有する。インバータ１４９の出力信号φ１４９が「Ｈ」レベルにされると、ＮＡＮＤゲート１４４および遅延回路１５３によってリングオシレータが構成される。ＮＡＮＤゲート１４７は、ＮＡＮＤゲート１４５，１４６の出力信号φ１４５，φ１４６を受け、クロック信号ＳＵＳＣＬＫを出力する。
【０１１４】
次に、このＤＲＡＭの動作について説明する。ＴＴＬ系インタフェースの場合は、図２３に示すように、信号ＭＬＶが「Ｈ」レベルにされている。信号ＣＯＬＡＣＴは、予め入力されたアクティブコマンドＡＣＴに応答して「Ｈ」レベルにされている。図２３において、初期状態では信号ＳＵＳＥＮは「Ｌ」レベルにされており、信号φ１４８，φ１４９が「Ｌ」レベルに固定されるとともに信号φ１４５，φ１４６が「Ｈ」レベルに固定され、クロック信号ＳＵＳＣＬＫは「Ｌ」レベルに固定されている。
【０１１５】
ある時刻にクロック信号ＣＬＫに同期してリードコマンドＲＥＡＤが入力されると、信号ＳＵＳＥＮが「Ｌ」レベルから「Ｈ」レベルに立上げられ、信号φ１４９が「Ｌ」レベルから「Ｈ」レベルに立上げられる。これにより、ＮＡＮＤゲート１４４および遅延回路１５３によってリングオシレータが構成され、遅延回路１５３の出力信号φ１５３は遅延時間Ｔ２ごとに論理レベルが反転するクロック信号となる。クロック信号φ１５３は、インバータ１５１およびＮＡＮＤゲート１４６，１４７で反転されてクロック信号ＳＵＳＣＬＫとなる。
【０１１６】
次に、プリチャージコマンドＰＲＥが入力されると、図２４に示すように、信号ＣＯＬＡＣＴが「Ｈ」レベルから「Ｌ」レベルに立下げられ、信号φ１４９が「Ｌ」レベルに立下げられてＮＡＮＤゲート１４４，１４６の出力信号φ１４４，φ１４６が「Ｈ」レベルに固定されるとともに、信号φ１４８が「Ｈ」レベルに立上げられる。これにより、ＮＡＮＤゲート１４３および遅延回路１５２によってリングオシレータが構成され、遅延回路１５２の出力信号φ１５２は遅延時間Ｔ１ごとに論理レベルが反転するクロック信号となる。クロック信号φ１５２は、インバータ１５０およびＮＡＮＤゲート１４５，１４７で反転されてクロック信号ＳＵＳＣＬＫとなる。
【０１１７】
１．８Ｖ系インタフェースの場合は、信号ＭＬＶが「Ｌ」レベルにされる。したがって、信号ＳＵＳＥＮが「Ｈ」レベルにされると、信号ＣＯＬＡＣＴに関係なく信号φ１４８が「Ｈ」レベルにされるとともに信号φ１４９が「Ｌ」レベルにされる。したがって、クロック信号ＳＵＳＣＬＫは、遅延時間Ｔ１ごとに論理レベルが反転するクロック信号となり、その周期はプリチャージコマンドＰＲＥが入力されても変化しない。
【０１１８】
ここで、ＤＲＡＭにおけるコマンドＣＭＤについて補足的に説明しておく。コマンドＣＭＤは、図１で示した制御信号ＣＮＴ０〜ＣＮＴｉの論理レベルの組合せによって入力される。内部回路５は、図２５に示すように、メモリアレイ１６１、行デコーダ１６２、列デコーダ１６３およびセンスアンプ＋入出力制御回路１６４を含む。
【０１１９】
メモリアレイ１６１は、複数行複数列に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のワード線ＷＬと、それぞれ複数列に対応して設けられた複数のビット線対ＢＬＰとを含む。１つのメモリセルＭＣは、１つのデータ信号を記憶する。
【０１２０】
行デコーダ１６２は、行アドレス信号ＲＡ０〜ＲＡｍに従って複数のワード線ＷＬのうちのいずれかのワード線ＷＬを選択し、選択したワード線ＷＬを「Ｈ」レベルにしてそのワード線ＷＬに対応する各メモリセルＭＣを活性化させる。
【０１２１】
列デコーダ１６３は、列アドレス信号ＣＡ０〜ＣＡｍに従って複数のビット線対ＢＬＰのうちのいずれかのビット線対ＢＬＰを選択する。センスアンプ＋入出力制御回路１６４は、メモリセルＭＣが活性化されてビット線対ＢＬＰに生じた微小電位差を増幅するとともに、列デコーダ１６３によって選択されたビット線対ＢＬＰとデータ入出力線対ＩＯＰとを結合する。データ入出力線対ＩＯＰは、図１の入力回路４および出力回路６に接続されている。
【０１２２】
読出動作時は、まずアクティブコマンドＡＣＴが入力される。アクティブコマンドＡＣＴが入力されると、その入力時に与えられていた外部アドレス信号Ａ０〜Ａｍが行アドレス信号ＲＡ０〜ＲＡｍとして取込まれて行デコーダ１６２に与えられる。行デコーダ１６２によって行アドレス信号ＲＡ０〜ＲＡｍに応じた行のワード線ＷＬが「Ｈ」レベルにされて、その行の各メモリセルＭＣが活性化される。また、センスアンプ＋入出力制御回路１６４によって各ビット線対ＢＬＰの電位差が増幅される。
【０１２３】
次いで、リードコマンドＲＥＡＤが入力されると、その入力時に与えられていた外部アドレス信号Ａ０〜Ａｍが列アドレス信号ＣＡ０〜ＣＡｍとして取込まれて列デコーダ１６３に与えられる。列デコーダ１６３によって列アドレス信号ＣＡ０〜ＣＡｍに応じた列のビット線対ＢＬＰが選択され、選択されたビット線対ＢＬＰがセンスアンプ＋入出力制御回路１６４によってデータ入出力線対ＩＯＰに結合される。ビット線対ＢＬＰの電位差は読出データ信号Ｑとして出力回路６に与えられ、出力回路６によって外部に出力される。
【０１２４】
次に、プリチャージコマンドＰＲＥが入力されると、行デコーダ１６２および列デコーダ１６３が選択動作を終了し、メモリセルＭＣは非活性化される。
【０１２５】
書込動作時は、読出動作時と同様にアクティブコマンドＡＣＴおよびプリチャージコマンドが入力される他、リードコマンドＲＥＡＤの代わりにライトコマンドＷＲＩＴＥがが入力される。ライトコマンドＷＲＩＴＥが入力されると、その入力時に与えられていた外部アドレス信号Ａ０〜Ａｍが列アドレス信号ＣＡ０〜ＣＡｍとして取込まれ、列デコーダ１６３に与えられる。列デコーダ１６３によって列アドレス信号ＣＡ０〜ＣＡｍに応じた列のビット線対ＢＬＰが選択され、選択されたビット線対ＢＬＰがセンスアンプ＋入出力制御回路１６４によってデータ入出力線対ＩＯＰに結合される。入力回路４を介して与えられたデータ信号Ｄは、データ入力線対ＩＯＰおよび選択されたビット線対ＢＬＰを介して活性化されたメモリセルＭＣに書込まれる。
【０１２６】
この実施の形態６では、ＴＴＬ系インタフェースの場合は、アクティブ期間ではクロック信号ＳＵＳＣＬＫの周期を短くし、プリチャージ期間ではクロック信号ＳＵＳＣＬＫの周期を長くする。また、１．８Ｖ系インタフェースの場合は、アクティブ期間およびプリチャージ期間の両方でクロック信号ＳＵＳＣＬＫの周期を長くする。したがって、ＴＴＬ系インタフェースの場合はプリチャージ期間における消費電力を小さくすることができ、１．８Ｖ系インタフェースの場合はアクティブ期間およびプリチャージ期間の両方で消費電力を小さくすることができる。
【０１２７】
［実施の形態７］
図２６は、この発明の実施の形態７によるＤＲＡＭの出力バッファ１７４の構成を示す回路ブロック図である。図２６において、この出力バッファ１７０は、ＰチャネルＭＯＳトランジスタ１７１〜１７５、ＮチャネルＭＯＳトランジスタ１７６〜１７８および電位発生回路１７９，１８０を含む。ＰチャネルＭＯＳトランジスタ１７１およびＮチャネルＭＯＳトランジスタ１７６は、出力用電源電位ＶＤＤＱのラインと電位発生回路１７９の出力ノードＮ１７９との間に直列接続され、それらのゲートは内部データ信号ＲＤＨを受ける。電位発生回路１７９は、クロック信号ＳＵＳＣＬＫによって駆動され、信号ＭＬＶが「Ｈ」レベルの場合は出力ノードＮ１７９を接地電位ＧＮＤにし、信号ＭＬＶが「Ｌ」レベルの場合は出力ノードＮ１７９を負電位ＶＢＢにする。
【０１２８】
ＰチャネルＭＯＳトランジスタ１７２は、出力用電源電位ＶＤＤＱのラインと出力バッファ１７０の出力ノードＮ１７２との間に接続され、そのゲートはＭＯＳトランジスタ１７１，１７６の間のノードに現われる信号ＺＯＨを受ける。ＮチャネルＭＯＳトランジスタ１７７は、出力ノードＮ１７２と接地電位ＧＮＤのラインとの間に接続され、そのゲートは信号ＯＬを受ける。
【０１２９】
ＰチャネルＭＯＳトランジスタ１７３およびＮチャネルＭＯＳトランジスタ１７８は、出力用電源電位ＶＤＤＱのラインと電位発生回路１８０の出力ノードＮ１８０との間に接続され、それらのゲートは内部データ信号ＲＤＨを受ける。電位発生回路１８０は、クロック信号ＳＵＳＣＬＫによって駆動され、信号ＭＬＶが「Ｈ」レベルの場合は出力ノードＮ１８０を接地電位ＧＮＤにし、信号ＭＬＶが「Ｌ」の場合は出力ノードＮ１８０を負電位ＶＢＢにする。ＰチャネルＭＯＳトランジスタ１７４，１７５は、出力用電源電位ＶＤＤＱのラインと出力バッファ１７０の出力ノードＮ１７２との間に直列接続され、ＰチャネルＭＯＳトランジスタ１７４，１７５はそれぞれ信号ＳＬＯＷ，ＺＯＨＳを受ける。信号ＺＯＨＳは、ＭＯＳトランジスタ１７３，１７８の間のノードに現われる信号である。
【０１３０】
たとえばＴＴＬ系インタフェースの場合はノードＮ１７９，Ｎ１８０はともに接地電位ＧＮＤにされる。通常のスルーレートの場合は、信号ＳＬＯＷは「Ｌ」レベルにされてＰチャネルＭＯＳトランジスタ１７４が導通する。信号ＲＤＨ，ＯＬがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされると、ＭＯＳトランジスタ１７２，１７５，１７６，１７８が導通するとともにＭＯＳトランジスタ１７１，１７３，１７７が非導通になってデータ信号Ｑが「Ｈ」レベルにされる。
【０１３１】
スロースルーレートの場合は、信号ＳＬＯＷは「Ｈ」レベルにされてＰチャネルＭＯＳトランジスタ１７４が非導通にされる。ＰチャネルＭＯＳトランジスタ１７４が非導通にされると、ＰチャネルＭＯＳトランジスタ１７５には電流は流れない。すなわち、ＰチャネルＭＯＳトランジスタ１７４も非導通にされる。信号ＲＤＨ，ＯＬがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされると、ＭＯＳトランジスタ１７２，１７６，１７８が導通するとともにＭＯＳトランジスタ１７１，１７３，１７７が非導通になり、ＰチャネルＭＯＳトランジスタ１７５には電流が流れず、ＰチャネルＭＯＳトランジスタ１７２を流れる電流のみによって出力ノードＮ１７２が「Ｈ」レベルに立上げられる。したがって、ＰチャネルＭＯＳトランジスタ１７２，１７５を流れる電流によって出力ノードＮ１７２が「Ｈ」レベルに立上げられる通常のスルーレートの場合に比べ、データ信号Ｑの出力速度が遅くなる。このようにして、スロースルーレートモードが実現される。
【０１３２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１３３】
【発明の効果】
以上のように、この発明に係る半導体装置は、第１の電源電圧によって駆動され、第１の電源電圧よりも低い振幅電圧を有する第１の信号を受ける第１のモードと、第１の電源電圧よりも低い第２の電源電圧によって駆動され、第２の電源電圧よりも低い第２の振幅電圧を有する第２の信号を受ける第２のモードとを有するものである。この半導体装置では、第１のモード時に活性化されて第２の電源電圧と同じレベルの第１の内部電源電圧によって駆動され、第１の信号のレベルが第１のしきい値電圧よりも高いか否かを検出し、検出結果に応じたレベルの信号を出力する第１の論理回路と、第２のモード時に活性化されて第１の内部電源電圧よりも低い第２の内部電源電圧によって駆動され、第２の信号のレベルが第２のしきい値電圧よりも高いか否かを検出し、検出結果に応じたレベルの信号を出力する第２の論理回路と、第１および第２の論理回路の出力信号に応答して所定の動作を行なう内部回路とが設けられる。ここで、第１の論理回路は、第１の内部電源電圧と同じ高レベルおよび基準電圧と同じ低レベルのうちのいずれかの論理レベルになる第１の制御信号によって活性化／非活性化状態が制御される。また、第２の論理回路は、第２の内部電源電圧と同じ高レベルおよび基準電圧と同じ低レベルのうちのいずれかの論理レベルになる第２の制御信号によって活性化／非活性化状態が制御される。この半導体装置では、さらに、第２の内部電源電圧によって駆動され、第１の制御信号に応答して第２の制御信号を生成する信号生成回路が設けられる。したがって、第１のモード時に入力信号のレベルを判定する第１の論理回路と、第２のモード時に入力信号のレベルを判定する第２の論理回路とを別々に設けたので、第１および第２の論理回路の各々においてトランジスタサイズを最適値に容易に設定することができる。よって、入力信号のレベル判定を正確に行なうことができ、かつ第１および第２の論理回路における貫通電流を小さく抑えることができる。
【０１３４】
また、この発明に係る他の半導体装置では、第１のモード時に活性化されて第２の電源電圧と同じレベルの第１の内部電源電圧によって駆動され、第１の信号のレベルが第１のしきい値電圧よりも高いか否かを検出し、検出結果に応じたレベルの信号を出力する第１の論理回路と、第２のモード時に活性化されて第１の内部電源電圧よりも低い第２の内部電源電圧によって駆動され、第２の信号のレベルが第２のしきい値電圧よりも高いか否かを検出し、検出結果に応じたレベルの信号を出力する第２の論理回路と、第２の内部電源電圧によって駆動されて第１および第２の論理回路の出力信号を受け、第１のモード時は第１の論理回路の出力信号を出力し、第２のモード時は第２の論理回路の出力信号を出力する第３の論理回路と、第３の論理回路の出力信号に応答して所定の動作を行なう内部回路とが設けられる。この場合は、第１および第２のモード時にそれぞれ第１および第２の論理回路の出力信号を内部回路に迅速に与えることができる。また、第３の論理回路を第２の内部電源電圧で駆動するので、第３の論理回路における貫通電流を小さく抑えることができる。
【０１３５】
また、この発明に係るさらに他の半導体装置では、第１のモード時に活性化されて第２の電源電圧と同じレベルの第１の内部電源電圧によって駆動され、第１の信号のレベルが第１のしきい値電圧よりも高いか否かを検出し、検出結果に応じたレベルの信号を出力する第１の論理回路と、第２のモード時に活性化されて第１の内部電源電圧よりも低い第２の内部電源電圧によって駆動され、第２の信号のレベルが第２のしきい値電圧よりも高いか否かを検出し、検出結果に応じたレベルの信号を出力する第２の論理回路と、第２の論理回路の出力信号の振幅電圧を第１の内部電源電圧に変換する振幅変換回路と、第１の内部電源電圧によって駆動されて第１の論理回路および振幅変換回路の出力信号を受け、第１のモード時は第１の論理回路の出力信号を出力し、第２のモード時は振幅変換回路の出力信号を出力する第３の論理回路と、第３の論理回路の出力信号に応答して所定の動作を行なう内部回路とが設けられる。この場合は、第１および第２の論理回路の振幅電圧を第１の内部電源電圧に揃えて第３の論理回路に与え、第３の論理回路を第１の内部電源電圧で駆動するので、第３の論理回路における貫通電流を小さく抑えることができる。
【０１３６】
また好ましくは、さらに、第１の遅延時間を有し、第１のモード時に第３の論理回路の出力信号を遅延させて内部回路に与える第１の遅延回路と、振幅変換回路の遅延時間分だけ第１の遅延時間よりも短い第２の遅延時間を有し、第２のモード時に第３の論理回路の出力信号を遅延させて内部回路に与える第２の遅延回路とが設けられる。この場合は、振幅変換回路の遅延時間を補償して第１および第２の論理回路の出力信号が内部回路に入力されるまでの時間を等しくすることができる。
【０１３７】
また好ましくは、第１の内部電源電圧を生成する第１の電圧発生回路と、第２の内部電源電圧を生成する第２の電圧発生回路とが設けられる。この場合は、第１および第２の内部電源電圧を容易に生成することができる。
【０１３８】
また好ましくは、半導体装置は、さらに、第１のモード時は第１の出力用電源電圧を受け、第２のモード時は第２の電源電圧よりも低い第２の出力用電源電圧を受ける。半導体装置は、さらに、第１の内部電源電圧を生成する電圧発生回路と、第１および第２の出力用電源電圧によって駆動され、内部回路で生成された信号を外部に出力する出力部回路とを備える。第２の出力用電源電圧は第２の内部電源電圧としても使用される。この場合は、第２の内部電源電圧を生成する電圧発生回路を設ける必要がない。
【０１３９】
また、この発明に係るさらに他の半導体装置では、第１のモード時に活性化されて第２の電源電圧と同じレベルの第１の内部電源電圧によって駆動され、第１の信号のレベルが第１のしきい値電圧よりも高いか否かを検出し、検出結果に応じたレベルの信号を出力する第１の論理回路と、第２のモード時に活性化されて第１の内部電源電圧よりも低い第２の内部電源電圧によって駆動され、第２の信号のレベルが第２のしきい値電圧よりも高いか否かを検出し、検出結果に応じたレベルの信号を出力する第２の論理回路と、第２の内部電源電圧によって駆動されて第１および第２の論理回路の出力信号を受け、第１のモード時は第１の論理回路の出力信号を出力し、第２のモード時は第２の論理回路の出力信号を出力する第３の論理回路と、第３の論理回路の出力信号に応答して所定の動作を行なう内部回路とが設けられる。また、この半導体装置では、さらに、第１および第２のモード時に第１の内部電源電圧を生成する第１の電圧発生回路と、第２のモード時に第２の内部電源電圧を生成する第２の電圧発生回路と、第１および第２の電圧発生回路の出力ノード間に接続され、第１のモード時に導通するスイッチング素子とが設けられる。第３の論理回路は、第１のモード時は第１の内部電源電圧によって駆動される。この場合は、第１のモード時に第３の論理回路の電流駆動能力を高くすることができ、入力信号を内部回路に迅速に与えることができる。
【０１４０】
また好ましくは、半導体装置は、さらに出力用電源電圧を受ける。半導体装置は、さらに、第１および第２の信号を受ける外部端子と、外部端子と出力用電源電圧とのラインとの間に接続されたダイオード素子と、外部端子と第１および第２の論理回路の入力ノードとの間に接続された抵抗素子とを含み、外部端子に与えられたサージ電圧から第１および第２の論理回路を保護する保護回路と、出力用電源電圧によって駆動され、内部回路で生成された信号を外部に出力する出力回路とを備える。この場合は、第１および第２の論理回路をサージ電圧から保護することができる。また、ダイオード素子を外部端子と出力用電源電圧のラインとの間に接続したので、第１および第２の電源電圧が印加されていない場合に外部端子に電圧が印加されても、ダイオード素子にリーク電流が流れることはない。
【０１４１】
また好ましくは、抵抗素子は、基準電圧を受けるＰ型ウェルの表面に形成されたＮ型拡散層によって形成されている。この場合は、抵抗素子にリーク電流が流れることはない。
【０１４２】
また、この発明に係る他の半導体装置は、第１の出力用電源電圧を受ける第１のモードと、第１の出力用電源電圧よりも低い第２の出力用電源電圧を受ける第２のモードとを有するものである。この半導体装置では、所定の動作を行なう内部回路と、第１および第２の出力用電源電圧によって駆動され、内部回路で生成された信号を外部に出力する出力回路とが設けられる。出力回路は、その第１の電極が第１および第２の出力用電源電圧を受け、その第２の電極が出力ノードに接続された第１のＰ型トランジスタと、第１のモード時は接地電圧を出力し、第２のモード時は予め定められた負電圧を出力する電圧供給回路と、その一方電極が第１のＰ型トランジスタのゲート電極に接続され、その他方電極が電圧供給回路の出力電圧を受け、内部回路で生成された信号に従って導通／非導通状態になるスイッチング素子とを含む。したがって、第１のモード時は第１のＰ型トランジスタのゲート電極に接地電圧を与え、第２のモード時は第１のＰ型トランジスタのゲート電極に負電圧を与えることにより、第１および第２のモードの各々において第１のＰ型トランジスタの電流駆動力を最適値に設定することができる。
【０１４３】
好ましくは、電圧供給回路は、接地電圧のラインとスイッチング素子の他方電極との間に接続された第２のＰ型トランジスタと、その一方電極が第２のＰ型トランジスタのゲート電極に接続された第１のキャパシタと、その一方電極がスイッチング素子の他方電極に接続された第２のキャパシタと、第１のモード時は信号の出力を指示する出力命令信号に応答して第１のキャパシタの他方電極の電圧を電源電圧だけ立下げて第２のＰ型トランジスタを導通させ、第２のモード時は出力命令信号に応答して第２のキャパシタの他方電極の電圧を電源電圧だけ立下げてスイッチング素子の他方電極の電圧を降圧させる駆動回路とを含む。この場合は、電圧供給回路を容易に構成することができる。
【０１４４】
また好ましくは、駆動回路は、第２のモード時は、出力命令信号に応答して第１のキャパシタの他方電極の電圧を電源電圧だけ立下げて第２のＰ型トランジスタを導通させ、出力命令信号が入力されてから予め定められた時間の経過後に、第１のキャパシタの他方電極の電圧を電源電圧だけ立上げて第２のＰ型トランジスタを非導通にするとともに、第２のキャパシタの他方電極の電圧を電源電圧だけ立下げてスイッチング素子の他方電極の電圧を降圧させる。この場合は、スイッチング素子の他方電極を一旦接地電圧にした後に負電圧にするので、スイッチング素子の他方電極を負電圧に容易に降圧させることができる。
【０１４５】
また好ましくは、電圧供給回路は、さらに、第１のモード時に出力命令信号に応答して活性化され、第１のキャパシタの一方電極から正電荷を排出する第１のチャージポンプ回路と、第２のモード時に出力命令信号に応答して活性化され、第２のキャパシタの一方電極から正電荷を排出する第２のチャージポンプ回路とを含む。この場合は、第１および第２のキャパシタの一方電極の各々を負電圧に維持することができる。
【０１４６】
また好ましくは、さらに、第１のモード時は、出力命令信号に応答して第１の周期を有する第１のクロック信号を生成し、信号の出力を停止して待機状態に入ることを指示する待機命令信号に応答して第１の周期よりも長い第２の周期を有する第２のクロック信号を生成し、第２のモード時は出力命令信号に応答して第２のクロック信号を生成するクロック発生回路が設けられる。第１および第２のチャージポンプ回路は、クロック発生回路で生成された第１および第２のクロック信号によって駆動される。この場合は、消費電力の低減化を図ることができる。
【０１４７】
また好ましくは、半導体装置は、さらに、比較的低いレートで信号を出力するスロースルーレートモードを有する。電圧供給回路は、スロースルーレートモード時は第２のモード時でも接地電圧を出力する。この場合は、スロースルーレートモード時は第２のモード時でも第１のＰ型トランジスタのゲート電極に接地電圧を与えるので、第１のＰ型トランジスタの電流駆動力を小さく抑えることができ、スロースルーレートモードを実現することができる。
【０１４８】
また好ましくは、半導体装置は、さらに、比較的低いレートで信号を出力するスロースルーレートモードを有する。第１のＰ型トランジスタおよびスイッチング素子は少なくとも２組設けられる。出力回路は、さらに、スロースルーレートモード時に少なくとも１つの第１のＰ型トランジスタを非導通状態に固定してスルーレートを低くするスルーレート設定回路を含む。この場合は、スロースルーレート時は少なくとも２つの第１のＰ型トランジスタのうちの少なくとも１つの第１のＰ型トランジスタを非導通状態に固定するので、出力回路のプルアップ能力を小さく抑えることができ、スロースルーレートモードを実現することができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるＤＲＡＭの全体構成を示すブロック図である。
【図２】  図１に示した入力回路に含まれるクロックバッファの構成を示す回路ブロック図である。
【図３】  図２に示したＮＡＮＤゲート１２の構成を示す回路図である。
【図４】  図２に示したインバータ１１の構成を示す回路図である。
【図５】  図２に示したＮＡＮＤゲート１２〜１４の動作を示すタイムチャートである。
【図６】  図２に示したＮＡＮＤゲート１２〜１４の動作を示す他のタイムチャートである。
【図７】  図２に示したパルス発生回路の構成を示す回路ブロック図である。
【図８】  図７に示したパルス発生回路の動作を示すタイムチャートである。
【図９】  実施の形態１の変更例を示す回路ブロック図である。
【図１０】  この発明の実施の形態２によるＤＲＡＭの入力バッファの構成を示す回路ブロック図である。
【図１１】  図１０に示したＮＯＲゲート５３の構成を示す回路図である。
【図１２】  図１０に示したレベル変換回路の構成を示す回路図である。
【図１３】  図１０に示した入力バッファの動作を示すタイムチャートである。
【図１４】  図１０に示した入力バッファの動作を示す他のタイムチャートである。
【図１５】  この発明の実施の形態３によるＤＲＡＭの入力保護回路の構成を示す回路図である。
【図１６】  図１５に示した入力保護回路の構成を示す断面図である。
【図１７】  実施の形態３の変更例を示す断面図である。
【図１８】  この発明の実施の形態４によるＤＲＡＭの出力バッファの構成を示す回路図である。
【図１９】  図１８に示した出力バッファの動作を示すタイムチャートである。
【図２０】  図１８に示した出力バッファの動作を示す他のタイムチャートである。
【図２１】  この発明の実施の形態５によるＤＲＡＭの出力バッファの要部を示す回路図である。
【図２２】  この発明の実施の形態６によるＤＲＡＭのクロック発生回路の構成を示す回路ブロック図である。
【図２３】  図２２に示したクロック発生回路の動作を示すタイムチャートである。
【図２４】  図２２に示したクロック発生回路の動作を示す他のタイムチャートである。
【図２５】  図２２〜図２４で説明したＤＲＡＭの要部を示すブロック図である。
【図２６】  この発明の実施の形態７によるＤＲＡＭの出力バッファの構成を示す回路ブロック図である。
【図２７】  ＴＴＬ系インタフェースと１．８Ｖ系インタフェースとを比較するための図である。
【図２８】  従来のＤＲＡＭのクロックバッファの構成を示す回路ブロック図である。
【図２９】  従来のＤＲＡＭの入力バッファの構成を示す回路ブロック図である。
【図３０】  従来のＤＲＡＭの入力保護回路の構成を示す回路図である。
【図３１】  従来のＤＲＡＭの出力バッファの構成を示す回路図である。
【符号の説明】
１  ＤＲＡＭ、２  ＶＤＤＰ発生回路、３，４２  ＶＤＤＩ発生回路、４  入力回路、５  内部回路、６  出力回路、２０，２００  クロックバッファ、１１，５１，５２，６９，１２５〜１２９，１３７，１４９〜１５１，２０１，２０２，２０６，２０７  インバータ、１２〜１４，５６，１２１〜１２３，１４１〜１４７  ＮＡＮＤゲート、１５，２０３  パルス発生回路、２１，２２，２５，３１〜３４，４３，６１，６２，６５，６６，１０１〜１１７，１３３〜１３６，１７１〜１７５，２２１，２２２  ＰチャネルＭＯＳトランジスタ、２３，２４，２６，３５〜３８，６３，６４，６７，６８，１１８，１１９，１７６〜１７８，２２３，２２４  ＮチャネルＭＯＳトランジスタ、３９，５３，５４，１２４  ＮＯＲゲート、４０，４１，５７，５８，２０８  遅延回路、５０，２０５  入力バッファ、５５  レベル変換回路、５９  スイッチ、７０，２１０  外部ピン、７１，７１′，２１１  入力保護回路、７２，７３，２１２，２１３ダイオード、７４，２２１  抵抗素子、８０  Ｐ型半導体基板、８１，８３  Ｎ型ウェル、８２  Ｐ型ウェル、８４，８７，８８，９２，９３  Ｎ+型拡散層、８５，８６，９１，９４  Ｐ+型拡散層、８９  ゲート酸化膜、９０  ゲート電極、１００，２２０  出力バッファ、１２０  ＯＲゲート、Ｃ１〜Ｃ５  キャパシタ、１４８  ＡＮＤゲート、１６１  メモリアレイ、１６２  行デコーダ、１６３  列デコーダ、１６４  センスアンプ＋入出力制御回路、ＭＣ  メモリセル、ＷＬ  ワード線、ＢＬＰ  ビット線対、ＩＯＰ  データ入出力線対、１７９，１８０  電位発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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