(57)【特許請求の範囲】
【請求項１】
半導体基板と、この基板上に形成された薄い埋め込み酸化物絶縁層と、この薄い埋め込み酸化物絶縁層上の半導体薄膜内に形成され、第１の導電型の第１の領域、及び第１の導電型とは反対の第２の導電型の第２の領域を備え、かつ前記第２の領域は、ドーピングレベルが前記第１の領域近傍から前記第２の領域近傍にかけて線形に増加する横方向のドーピング・プロファイルを有する第２の導電型のラテラル・ドリフト領域によって、前記第１の領域から隔てられている、半導体デバイスと、前記半導体薄膜上に設けられ、かつ前記ラテラル・ドリフト領域の大部分に前記第１の領域近傍から前記第２の領域近傍に掛けて膜厚が増加することにより、直線的に傾斜した部分を有する上部酸化物絶縁層と、この上部酸化物絶縁層の少なくとも前記直線的に傾斜した部分上に設けられた導電性フィールド・プレートとを具えるラテラル薄膜ＳＯＩ（Silicon-On-Insulator）デバイス。
【請求項２】
前記デバイスがダイオードであり、かつ前記フィールド・プレートが前記第１の領域と接続させることによって前記ダイオードの第１の電極を形成するとともに、前記第２の領域が前記ダイオードの第２の電極を形成する請求項１に記載のラテラル薄膜ＳＯＩ（Silicon-On-Insulator）デバイス。
【請求項３】
前記上部酸化物絶縁層の最大の厚さが、前記薄い埋め込み酸化物絶縁層の厚さと等しい請求項２に記載のラテラル薄膜ＳＯＩ（Silicon-On-Insulator）デバイス。
【請求項４】
前記デバイスがＭＯＳＦＥＴであり、かつ前記半導体薄膜が、前記第１の領域の前記ラテラル・ドリフト領域とは反対側に隣接して第２の導電型の第３の領域を具え、さらに、前記導電性フィールド・プレートが前記第１の領域上に延在するとともに、前記第１の領域から絶縁されて前記ＭＯＳＦＥＴのゲート電極を形成し、前記第３及び第２の領域が前記ＭＯＳＦＥＴのソース及びドレイン領域を形成する請求項１に記載のラテラル薄膜ＳＯＩ（Silicon-On-Insulator）デバイス。
【請求項５】
前記上部酸化物絶縁層の最大の厚さが、前記薄い埋め込み酸化物絶縁層の厚さと等しい請求項４に記載のラテラル薄膜ＳＯＩ（Silicon-On-Insulator）デバイス。
【請求項６】
前記ラテラル・ドリフト領域のドーピング・レベルが、前記第１の領域から前記第２の領域にかけて線形的に増加している請求項１に記載のラテラル薄膜ＳＯＩ（Silicon-On-Insulator）デバイス。
【請求項７】
前記ドーピング・レベルが線形的に少なくとも１００倍増加する請求項６に記載のラテラル薄膜ＳＯＩ（Silicon-On-Insulator）デバイス。
【発明の詳細な説明】
本発明は、ＳＯＩ（Semiconductor-On-Insulator）デバイスに関し、さらに詳しくは、高電圧及び高パワーに適したＭＯＳＦＥＴ及びダイオードなどのラテラル薄膜ＳＯＩデバイスに関する。
高電圧及び高パワーのデバイスを製造するに際しては、ブレイクダウン電圧、サイズ、導通ロス、製造の容易性及び信頼性などのいずれかを犠牲にするか、あるいは妥協せざるを得ない状態である。すなわち、ブレイクダウン電圧などのパラメータの１つを改良すると、導通ロスなどの他のパラメータを劣化させてしまう状態にある。理想的には、高電圧及び高パワーのデバイスが、これら総てのパラメータにおいて優れた特性を有し、動作欠陥及び製造欠陥が最小になることが望ましい。
ＵＳＰ５，２４６，８７０及びＵＳＰ５，３００，４４８においては、基本となるＳＯＩ構造に対してドリフト領域を線形のドーピング・プロファイル構造を有するように形成することにより、ブレイクダウン電圧を増加させている。本明細書においても、参考資料として双方の内容を適用し、かつ取り入れている。これらのＳＯＩ構造においては、ラテラルＭＯＳ構造のチャネル及びドレイン間に存在するドリフト領域を、横方向に見たドーピング濃度・プロファイルが線形となるように形成し、これによって、ブレイクダウン電圧特性を相当程度改善させている。加えて、ＵＳＰ５，２４６，８７０においては、一定の厚さを有するフィールド酸化物上に上部フィールド・プレートを形成し、ドリフト領域内の電導電荷を２倍に増加させることにより、ブレイクダウン電圧を減少させることなく導通ロスを減らしている。しかしながら、ブレイクダウン電圧を高く維持するためには、ドリフト領域のソース領域近傍の電導電荷量を極めて少なくする必要があるが、このようにすると電流の流れがボトルネック状となり、導通ロスを適切に減少させることができない。
ブレイクダウン電圧を高く維持するために、ＵＳＰ４，２４７，８６０では他のアプローチがなされている。すなわち、本明細書にも参考資料として取り入れているが、均一な横方向のドーピング・プロファイルを形成することに加えて、傾斜したフィールド酸化物を形成したＳＯＳ（Semiconductor-On-Sapphire）構造を採用する方法である。この技術はＳＯＳデバイスにおいては有効である。というのは、サファイア基板上の下部絶縁層の厚さは、ＳＯＩデバイスのＳＯＩ基板上の下部絶縁層の厚さよりも２〜３桁大きいため、ドリフト領域の下側から電圧を印加してもデバイスの動作特性にほとんど影響を与えることはない。しかし、ＳＯＩデバイスにおいては、埋め込み絶縁層の厚さが上部酸化物層の膜厚と同程度であり、ドリフト領域の電荷が上部フィールド・プレートと、下部フィールド・プレートとして作用する基板との双方に結合してしまう。これに対して、ＳＯＳデバイスの場合は、下部絶縁層の膜厚によりドリフト領域の下側から電圧を印加しても何ら影響を受けることがなく、ドリフト領域の電荷は上部フィールド・プレートにのみ結合する。
したがって、上述のような構造を有し、さらに、ブレイクダウン電圧を減少させることなく導通ロスを減少させることが可能なラテラル薄膜ＳＯＩデバイスが望まれる。
本発明の目的は、ブレイクダウン電圧を高く維持しながら、導通ロスを減少させることが可能なラテラル薄膜ＳＯＩを提供することである。
上記目的を達成するために、本発明は、薄い埋め込み酸化物絶縁層上の半導体薄膜内に、ラテラル半導体デバイスを設けたラテラル薄膜ＳＯＩデバイスにおいて、前記半導体薄膜内に、横方向においてほぼ線形なドーピング・プロファイルを有するラテラル・ドリフト領域を形成し、このラテラル・ドリフト領域の上方でほぼ直線的に傾斜した部分を有する上部酸化物絶縁層を半導体薄膜上に設け、さらに、導電性フィールド・プレートを、上部酸化物絶縁層の少なくとも直線的に傾斜した部分を覆うように形成したものである。このように、ラテラル・ドリフト領域内に横方向に線形なドーピング・プロファイルを形成し、さらに直線上に傾斜した酸化物層上に導電性フィールド・プレートを形成することにより、ブレイクダウン電圧が高く、かつ導通ロスの少ないという動作上の利点を有する。
ダイオード及びＭＯＳＦＥＴなどの種々の型のデバイスの製造に対して、本発明によって開示された技術を使用することができる。また、ダイオードの場合には、フィールド・プレートを半導体薄膜の半導体領域に接続する。ＭＯＳＦＥＴの場合には、フィールド・プレートを半導体薄膜から絶縁し、かつデバイスのチャネル領域上に延在させてゲート電極を形成する。
本発明によれば、ブレイクダウン電圧が高いという動作上の利点を有し、かつ導通ロスの少ないダイオード及びＭＯＳＦＥＴを得ることができる。
本発明をさらに十分に理解できるように、図面に則して以下に詳細に説明する。
図において、同じ導電型を有する半導体領域については、同方向に斜線を施すことにより示している。また、各図のスケールは正確なものではない。
図１では、本発明に係わるラテラル薄膜ＳＯＩダイオード構造１０の断面を示している。このダイオード構造は以下のように形成する。基板として、１０15〜１０20原子／ｃｍ3のドーピング濃度を有するＮ型シリコンなどの半導体基板１００を用い、この基板上に約０．１〜５．０μｍ厚のシリコン酸化物層などの薄い埋め込み酸化物絶縁層１０２を形成する。本例のデバイスにおいては、絶縁層１０２の厚さを２〜３μｍに形成することが好ましい。
次に、約０．１〜１．０μｍ厚の半導体薄膜１０４を絶縁層１０２上に形成し、この半導体薄膜１０４内にラテラル半導体デバイス、例えばダイオードを形成する。すなわち、図１に示すように、半導体薄膜１０４内に、Ｐ型の導電型を示し、かつ約１０17原子／ｃｍ3のドーピング・レベルを有する第１の領域１０６を形成する。この第１の領域１０６は、ダイオードデバイスにおいてアノードとして作用する。同様に、Ｎ型の導電型を示し、かつ約１０18原子／ｃｍ3のドーピング・レベルを有する第２の領域１０８を、このデバイスのカソードとして形成する。また、Ｎ型の導電型を示し、かつ左側方部（アノード）のドーピング・レベルが約１０16原子／ｃｍ3であり、右側方部（カソード）のドーピング・レベルが約１０18原子／ｃｍ3である、横方向にほぼ線形なドーピング・プロファイルを有する半導体ラテラル・ドリフト領域１１０によって、第２の領域１０８と第１の領域１０６とを分離する。
次に、半導体薄膜１０４上に、ラテラル・ドリフト領域１１０上において第１の領域１０６近傍から第２の領域１０８近傍にかけて膜厚が厚くなるように、ほぼ直線的に傾斜した部分１１２ａを有する上部酸化物絶縁層１１２を形成する。
この例では、上部酸化物絶縁層１１２の膜厚を、第１の領域１０６近傍の部分１１２ｂにおいて約０．１μｍと最も薄く形成し、第２の領域１０８近傍の部分１１２ｃにおいて約２〜３μｍになるように形成している。好ましくは、上部酸化物絶縁層１１２の最大膜厚を、部分１１２ｃにおいて薄い埋め込み酸化物絶縁層１０２の膜厚とほぼ等しくなるように形成する。
さらに、図１に示すように、上部酸化物絶縁層１１２上に導電性フィールド・プレート１１４を形成することにより、最終的なデバイス構造を得る。この導電性フィールド・プレート１１４は、多結晶シリコン及びその他適切な導電材を使用して形成する。図１に示されたダイオードでは、特定部分１１４ａにおいて第１の領域１０６と導電性フィールド・プレート１１４が連結している。第１の領域１０６、第２の領域１０８、及び基板１００と同様に、導電性フィールド・プレート１１４の電気的接続についても、当業者にとって公知である慣用の方法を用いて行うことができる。したがって、この電気的接続について本明細書では言及しない。
図２は、本発明に係わるラテラルＳＯＩ・ＭＯＳＦＥＴデバイス２０を示したものである。このデバイスは、図１に示されたダイオードと多くの点で類似しており、この２つの図面においては、同一の領域を同一の番号を用いて表している。簡略化のために、ＭＯＳＦＥＴデバイス２０のダイオード構造１０と異なる部分についてのみ以下に説明する。
図２に表されたＭＯＳＦＥＴにおいては、半導体薄膜１０４内に、第１の領域１０６のラテラル・ドリフト領域１１０とは反対側に隣接して、Ｎ型の導電型を有する第３の領域１１６を形成する。この第３の領域は、ＭＯＳＦＥＴトランジスタのソース領域を形成する。また、第２の領域１０８（ＭＯＳＦＥＴデバイスにおいては、ドレイン領域を形成する）とほぼ同じドーピング・レベル、この例においては約１０18原子／ｃｍ3になるように、第３の領域にドーピングを行う。
さらに、図２に示したＭＯＳＦＥＴにおいては、上部酸化物絶縁層１１２上に形成された導電性フィールド・プレート１１４と、ＭＯＳＦＥＴのチャネル領域に相当する第１の領域１０６との電気的な接続は行わず、ＭＯＳＦＥＴデバイスのゲート電極を形成すべく、チャネル領域１０６上に、かつこれと平行に延在するように導電性フィールド・プレート１１４を形成する。図２においては、導電性フィールド・プレート１１４のチャネル領域１０６上であって、かつこれと平行に延在している特定部分を符号１１４ｂで示している。また、上部酸化物絶縁層１１２の薄層部分１１２ｂによって、前記特定部分１１４ｂを半導体薄膜１０４から分離している。前記薄層部分１１２ｂは、ゲート酸化膜を形成し、約０．１μｍの一定膜厚を有する。また、図２に示すように、ＭＯＳＦＥＴデバイスの他の部分を、図１に示したダイオードの形態と一致させて表している。ＭＯＳＦＥＴ２０のチャネル領域１０６とドレイン領域１０８との間に存在するラテラル・ドリフト領域１１０についても、横方向に見てほぼ線形なドーピング・プロファイルを有し、例えば、ラテラル・ドリフト領域１１０の左側方部（チャネル領域）の約１０16原子／ｃｍ3から、ラテラル・ドリフト領域１１０の右側方部（ドレイン領域）の約１０18原子／ｃｍ3まで線形に変化したドーピング・レベルを有している。
図１及び２に示されたような本発明によるデバイスは、当業者にとって公知である慣用の製造方法を用いて製造することができる。したがって、ＵＳＰ５，３００，４８８記載の方法を用いて、領域１１０内に線形なドーピング・プロファイルを形成することができ、さらに、ＵＳＰ４，２４６，８６０記載の方法を用いて、直線的に傾斜した上部酸化物絶縁層１１２を形成することができる。
本発明のデバイスは、横方向においてほぼ線形なドーピング・プロファイルを有するラテラル・ドリフト領域と、このラテラル・ドリフト領域上に形成された上部酸化物絶縁層における直線的に傾斜した部分上に導電性フィールド・プレートとを形成するようにしたので、ブレイクダウン電圧を向上させることができ、さらに、導通ロスを減少させることができるという有利な点を有する。上記のような構成にすることにより、ブレイクダウン電圧を減少させることなく、デバイスの左端（アノード又はソース）の電導電荷の量を増加させることができる。また、横方向にほぼ線形なドーピングプロファイルを有するラテラル・ドリフト領域と、直線的に傾斜した上部酸化物絶縁層と、この上部酸化物絶縁層上に導電性フィールド・プレートとを形成することにより、ラテラル・ドリフト領域１１０の右側（カソード又はドレイン）におけるドリフト電荷を、ＵＳＰ５，２４６，８７０に記載の構造におけるドリフト電荷と同じにすることができる。しかしながら、ラテラル・ドリフト領域の左側（アノード又はソース）におけるドリフト電荷については、ブレイクダウン電圧を減少することなく、デバイスの右側におけるドリフト電荷レベルの半分にすることができる。これと違って、ＵＳＰ４，２４７，８６０に記載されている構造においては、ドリフト電荷は低レベルであるが横方向で均一な状態を呈しているため、導通ロスの増加を生ぜしめる結果となる。以上のような構成とすることにより、本発明は、従来技術において達成することができなかったブレイクダウン電圧の向上及び導通ロスの減少を同時に達成することができる。
以上、本発明を幾つかの好ましい実施例に則して説明したが、その形態及び細部については、本発明の精神又は範疇から当業者において自明な範囲内で種々の変形を行うことができる。
【図面の簡単な説明】
図１は、本発明に係わるラテラルＳＯＩダイオード構造の断面図である。
図２は、本発明に係わるラテラルＳＯＩ−ＭＯＳＦＥＴ構造の断面図である。
【図１】
0004145352.tif 000002
【図２】
0004145352.tif 000003