(57)【特許請求の範囲】
【請求項１】
不揮発性トランジスタからなる複数のメモリセルが行列状に配置されたメモリアレイと、前記メモリアレイの内容を読み出すための読み出し用昇圧手段と、を備えた不揮発性半導体メモリにおいて、
電源電圧立ち上げ後に前記読み出し用昇圧手段の立ち上がりに応じて第１信号を出力する第１信号手段と、
電源電圧立ち上げから所定時間後において前記読み出し用昇圧手段による昇圧出力の安定確保状態を示す第２信号を出力する第２信号手段と、
を設け、
前記第１信号と前記第２信号とにより前記メモリアレイの内容について読み出し可能を示す読み出し適応信号を生成するとともに、前記電源電圧立ち上げからの所定時間を電源電圧のレベルに応じて調整するようにしたことを特徴とする不揮発性半導体メモリ。
【請求項２】
不揮発性トランジスタからなる複数のメモリセルが行列状に配置されたメモリアレイと、
前記メモリアレイの内容を読み出すのに必要な読み出しチャージポンプと、
電源電圧立ち上げ後に所定時間を計測する回路と、
を有し、
電源電圧立ち上げ後に前記読み出しチャージポンプのチャージアップが完了したことを知らせる第１信号と、
電源電圧立ち上げ後に所定時間を計測する回路から出力される所定時間計測完了を知らせる第２信号と、
により前記メモリアレイの内容について読み出し可能を示す読み出し適応信号を生成するとともに、前記電源電圧立ち上げからの所定時間を電源電圧のレベルに応じて調整するようにしたことを特徴とする不揮発性半導体メモリ。
【請求項３】
不揮発性トランジスタからなる複数のメモリセルが行列状に配置されたメモリアレイと、
前記メモリアレイの内容を読み出すための読み出し用昇圧手段とを備えた半導体メモリの前記メモリアレイの内容をデータ処理装置に読み出すにあたり、電源電圧立ち上げ後に前記読み出し用昇圧手段の立ち上がりに応じて出力される第１信号と、電源電圧立ち上げから所定時間後において出力される前記昇圧出力の安定確保状態を示す第２信号とにより、読み出し可能を示す読み出し適応信号を生成し、前記メモリアレイの内容について前記データ処理装置への読み出しを可能とするとともに、電源電圧立ち上げからの前記所定時間を電源電圧のレベルに応じて調整するようにしたことを特徴とするデータ読み出し方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体メモリおよびデータ読み出し方法、特に、電源立ち上げ時に不揮発性トランジスタを用いた不揮発性半導体メモリのデータをデータ処理装置が読み出す際に、不揮発性半導体メモリ内の読み出しポンプが十分に立ち上がった状態でデータ読み出し可能な不揮発性半導体メモリおよびデータ読み出し方法に関する。
【０００２】
【従来の技術】
従来の不揮発性半導体メモリは、電源立ち上げ時にメモリ読み出しに必要な読み出しポンプを立ち上げ、読み出しポンプからの立ち上がり完了信号のみを使用して、不揮発性半導体メモリに接続されるデータ処理装置に対してメモリの読み出しができることを伝えていた。
また、電源立ち上げ直後の不揮発性半導体メモリに接続されるデータ処理装置は、不揮発性半導体メモリから出力されるメモリの読み出しができるか否かの信号をもとに、不揮発性半導体メモリのデータ読み出しを開始していた。
【０００３】
【発明が解決しようとする課題】
このような従来技術では、電源立ち上げ時には、不揮発性メモリ内の読み出しポンプからの立ち上がり完了信号は不安定なレベルを出力する場合があり、読み出しポンプがまだ立ち上がっていないにもかかわらず、不揮発性半導体メモリに接続されるデータ処理装置がメモリリードを開始する可能性があり、データ処理装置が暴走するという課題があった。
【０００４】
この発明は、このような問題点を解決するためになされたものであって、電源立ち上げ時にメモリの安定した読み出しが可能であることを示す信号により、適切なデータ読み出しを実現し得る不揮発性半導体メモリを提供することを目的とする。
【０００６】
【課題を解決するための手段】
第１の発明に係る不揮発性半導体メモリでは、不揮発性トランジスタからなる複数のメモリセルが行列状に配置されたメモリアレイと、前記メモリアレイの内容を読み出すための読み出し用昇圧手段と、を備えた不揮発性半導体メモリにおいて、電源電圧立ち上げ後に前記読み出し用昇圧手段の立ち上がりに応じて第１信号を出力する第１信号手段と、電源電圧立ち上げから所定時間後において前記読み出し用昇圧手段による昇圧出力の安定確保状態を示す第２信号を出力する第２信号手段と、を設け、前記第１信号と前記第２信号とにより前記メモリアレイの内容について読み出し可能を示す読み出し適応信号を生成するとともに、前記電源電圧立ち上げからの所定時間を電源電圧のレベルに応じて調整するようにしたものである。
【０００７】
第２の発明に係る不揮発性半導体メモリでは、不揮発性トランジスタからなる複数のメモリセルが行列状に配置されたメモリアレイと、前記メモリアレイの内容を読み出すのに必要な読み出しチャージポンプと、電源電圧立ち上げ後に所定時間を計測する回路と、を有し、電源電圧立ち上げ後に前記読み出しチャージポンプのチャージアップが完了したことを知らせる第１信号と、電源電圧立ち上げ後に所定時間を計測する回路から出力される所定時間計測完了を知らせる第２信号と、により前記メモリアレイの内容について読み出し可能を示す読み出し適応信号を生成するとともに、前記電源電圧立ち上げからの所定時間を電源電圧のレベルに応じて調整するようにしたものである。
【００１０】
第３の発明に係るデータ読み出し方法では、不揮発性トランジスタからなる複数のメモリセルが行列状に配置されたメモリアレイと、前記メモリアレイの内容を読み出すための読み出し用昇圧手段とを備えた半導体メモリの前記メモリアレイの内容をデータ処理装置に読み出すにあたり、電源電圧立ち上げ後に前記読み出し用昇圧手段の立ち上がりに応じて出力される第１信号と、電源電圧立ち上げから所定時間後において出力される前記昇圧出力の安定確保状態を示す第２信号とにより、読み出し可能を示す読み出し適応信号を生成し、前記メモリアレイの内容について前記データ処理装置への読み出しを可能とするとともに、電源電圧立ち上げからの前記所定時間を電源電圧のレベルに応じて調整するようにしたものである。
【００１１】
【発明の実施の形態】
実施の形態１．
以下、この発明による実施の一形態を説明する。図１は、この発明による実施の形態における不揮発性半導体メモリの全体構成を示すブロック図である。
【００１２】
この発明による実施の形態における不揮発性半導体メモリを大きく分けると、マイクロシーケンサ１，チャージポンプ２，メモリデコ―ダー３，メモリブロック群４，アドレス／データ／制御信号ラッチ回路５からなる。メモリ外部から、アドレスＡ（１６：０）バス，データ（１５：０）バス，各種制御信号が入出力される。
【００１３】
図２に、この発明による実施の形態における不揮発性半導体メモリの動作モード一覧を示す。
次に、各動作モードの説明をする。
読み出しは、不揮発性半導体メモリ内における任意のアドレスのデータを読み出す。
ステータスレジスタリードは、自動消去／自動書き込みのステータス情報を読み出す。ステータスレジスタリードは、データＤ（１５：０）バスから入力されるコマンド７０ＨでモードにエントリーしてＦＦＨで戻る。
ステータスレジスタクリアは、ステータスレジスタの内容をクリアする。ステータスレジスタクリアはデータＤ（１５：０）バスから入力されるコマンド５０ＨでモードにエントリーしてＦＦＨで戻る。
【００１４】
自動書き込みは、データＤ（１５：０）バスから入力されるコマンド４０Ｈでセットアップモードに入り、次のサイクルで書き込みデータとアドレスを取り込みモードエントリーする。自動書き込み終了後は、ステータスレジスタに書き込みステータスを書き込む。
自動一括消去は、データＤ（１５：０）バスから入力されるコマンド２０Ｈでセットアップモードに入り、次のサイクルで確認コマンドの２０Ｈでモードエントリーする。自動一括消去終了後は、ステータスレジスタに一括消去ステータスを書き込む。自動一括消去では、自動ブロック消去は、データＤ（１５：０）バスから入力されるコマンド２０Ｈでセットアップモードに入り、次のサイクルで、Ｄ０Ｈ／ブロックアドレスを取り込みモードエントリーする。自動ブロック消去後は、ステータスレジスタに自動ブロック消去ステータスを書き込む。
【００１５】
ロックビットプログラムは、データＤ（１５：０）バスから入力されるコマンド７７Ｈでセットアップモードに入り、次のサイクルで、ブロックアドレスを取り込みモードエントリーする。ロックビットプログラム終了後は、ステータスレジスタにステータスを書き込む。
ロックビットリードは、データＤ（１５：０）バスから入力されるコマンド７１Ｈでセットアップモードに入り、次のサイクルでブロックアドレスを取り込みモードエントリーしてロックビットのデータを読み出す。
【００１６】
［マイクロシーケンサ］
図３に、マイクロシーケンサ１のブロック図を示す。
マイクロシーケンサ１は、コマンドボード６，ステータスレジスタ７，自動消去シーケンサ８，自動書き込みシーケンサ６９，テストモードシーケンサ９，パワーリセット回路１０，クロック発生回路１１，デコーダ・チャージポンプ制御信号生成回路１２，リード可信号生成回路９２，タイマー回路９１から成る。
【００１７】
自動消去シーケンサ８は、コマンドボード６の指示により、自動消去の動作を制御する。
チャージポンプ２，メモリデコーダ３，メモリブロック群４の制御は、デコーダ・チャージポンプ制御信号生成回路１２を介して行われる。
消去パルスの発行やポンプ立ち上げ時間設定など、自動消去シーケンサで必要な各種時間の計測は、タイマー回路９１を呼び出して行われる。また、自動消去時のステータス状態をステータスレジスタ７に書き込む。
自動書き込みシーケンサ６９は、コマンドポート６の指示により自動書き込みの動作を制御する。
チャージポンプ２，メモリデコーダ３の制御は、デコーダ・チャージポンプ制御信号生成回路１２を介して行われる。
書き込みパルスの発行やポンプ立ち上げ時間設定など、自動消去シーケンサで必要な各種時間の計測は、タイマー回路９１を呼び出して行われる。また、自動書き込み動作時のステータス状態をステータスレジスタ７に書き込む。
テストモードシーケンサ９は、コマンドポート６の指示によりテストモードの動作を制御する。
チャージポンプ２，メモリデコーダ３，メモリブロック群４の制御は、デコーダ・チャージポンプ制御信号生成回路１２を介して行われる。
書き込みパルスの発行や消去パルスの発行やポンプ立ち上げ時間設定などの各種テストシーケンスで必要な時間の計測は、タイマー回路９１を呼び出して行われる。
パワーリセット回路１０は、電源立ち上げエッジを感知してリセット信号を内部回路に出力するか、またはコマンドボード６経由から入力される外部リセット入力によって内部全ての回路をリセット状態にする。
クロック生成回路１１は、１０ＭＨｚ相当のクロックパルスを自動消去シーケンサ８、自動書き込みシーケンサ６９とテストモードシーケンサ９に出力する。パワーリセット回路１０により全ての回路が非動作状態となったときは、クロック生成回路１１も機能が停止しクロック信号も停止する。
ステータスレジスタ７は、自動消去／自動書き込み時のステータス状態を保持し、必要であればその値をコマンドボード６を介して外部に出力する。
デコーダ・チャージポンプ制御信号生成回路１２は、自動消去シーケンサ８，自動書き込みシーケンサ６９，テストモードシーケンサ９の出力を受け、チャージポンプ２とメモリデコーダ３，メモリブロック群４を制御する制御信号を生成する。
リード可信号生成回路９２は、電源立ち上げ時に、パワーリセット回路１０とチャージポンプ２からの信号を受けて、フラッシュメモリリード可能信号を、外部のデータ処理装置１０７に対して生成する。
【００１８】
［チャージポンプ］
図４に、チャージポンプ２のブロック図を示す。
チャージポンプ２は、負電圧ポンプ１３，正電圧ポンプ１４，読み出しポンプ１５，電圧切り替え回路１６からなる。チャージポンプ２は、マイクロシーケンサ１によって制御され、各チャージポンプの出力は、電圧切換回路１６によってメモリデコーダ３とメモリブロック群４に供給される。
負電圧ポンプ１３は、消去用の負ポンプであり、自動消去時に負の消去電圧を発生する。
正電圧ポンプ１４は、書き込み／消去用の正チャージポンプであり、書き込み時に正の書き込み電圧を発生し、消去時に正の消去電圧を発生する。
読み出しポンプ１５は、読み出し／ベリファイ用の正チャージポンプであり、読み出し動作時に正の読み出し電圧を発生し、書き込み／書き込みベリファイ時には正のベリファイ電圧を発生する。また、電源立ち上げ時などリードポンプを立ち上げている期間中は、リード可信号生成回路９２に対して信号を出力してメモリの読み出しができるか否かを知らせる。
【００１９】
［メモリデコーダ］
図５に、メモリデコーダ３の構成図を示す。
メモリデコーダ３は、Ｙ（コラム）アドレス入力バッファラッチ１９，Ｘ（ロウ）アドレスラッチ１８，ブロックアドレスラッチ１７と、Ｙ（コラム）アドレスプリデコーダ２２，Ｘ（ロウ）アドレスプリデコーダ２１，ブロックアドレスプリデコーダ２０からなる。
Ｙ（コラム）アドレス入力バッファラッチ１９，Ｘ（ロウ）アドレスラッチ１８，ブロックアドレスラッチ１７は、マイクロシーケンサ１から送られてきた１７ビットのアドレスＡ（１６：０）をラッチする。ラッチされたアドレスは、Ｙ（コラム）アドレスプリデコーダ２２，Ｘ（ロウ）アドレスプリデコーダ２１，ブロックアドレスプリデコーダ２０においてアドレスのプリデコード処理が行われ、メモリブロック群４に対してプリデコードされたアドレスを出力する。
【００２０】
［メモリブロック］
図５にメモリブロック群４の構成図を示す。
メモリブロック群４は、８ＫＢメモリセルアレイからなるメモリブロック〈４〉：２３，３２ＫＢメモリセルアレイからなるメモリブロック〈０〉：２４，３２ＫＢメモリセルアレイからなるメモリブロック〈１〉：２５，３２ＫＢメモリセルアレイからなるメモリブロック〈２〉：２６，３２ＫＢメモリセルアレイからなるメモリブロック〈３〉：２７で構成される。
それぞれのメモリブロックは、センスアンプ／書き込みトランジスタ回路，データ切換え回路，Ｘデコーダ，Ｙデコーダからなる。
【００２１】
図６に、メモリブロック群４のアドレス空間を示す。
メモリブロック〈０〉：２４は、１６進表記で、“０００００Ｈ”〜“０７ＦＦＦＨ”のアドレス空間を持つ。
メモリブロック〈１〉：２５は、１６進表記で、“０８０００Ｈ”〜“０ＦＦＦＦＨ”のアドレス空間を持つ。
メモリブロック〈２〉：２６は、１６進表記で、“１００００Ｈ”〜“１７ＦＦＦＨ”のアドレス空間を持つ。
メモリブロック〈３〉：２７は、１６進表記で、“１８０００Ｈ”〜“１ＦＦＦＦＨ”のアドレス空間を持つ。
メモリブロック〈４〉：２３は、１６進表記で、“０００００Ｈ”〜“０１ＦＦＦＨ”のアドレス空間を持つ。メモリブロック〈４〉：２３へのアクセスは、マイクロシーケンサ１から出力される制御信号（メモリブロック〈４〉アクセス信号）を併用してアクセスされる。
【００２２】
図７は、図５に示すブロック中の、Ｘデコーダ，Ｙデコーダ，メモリセルアレイ，センスアンプ／書き込み回路を抽出して示す図である。
Ｙデコーダ７０は、Ｙアドレスプリデコーダ２１からの出力を受けて、２５６本のビット線（ＢＬ０〜ＢＬ２５５）から１本のビット線を選択するための２５６本の制御信号（ＣＳ０〜ＣＳ２５５）を出力する。
Ｘデコーダ７１は、Ｘアドレスプリデコーダ２２からの出力を受けて、１２８本のワード線（ＷＬ０〜ＷＬ１２７）から１本のワード線を選択制御する。
フローティングゲートを有する不揮発性トランジスタからなるメモリセル（Ｔｒ０−０〜Ｔｒ０−２５５，Ｔｒ１−０〜Ｔｒ１−２５５，Ｔｒ２−０〜Ｔｒ２−２５５，Ｔｒ３−０〜Ｔｒ３−２５５，…，Ｔｒ１２７−０〜Ｔｒ１２７−２５５）が行列状に配置されている。このうち、同一行に配置されたメモリセル（Ｔｒ０−０〜Ｔｒ１２７−０，Ｔｒ０−１〜Ｔｒ１２７−１，Ｔｒ０−２〜Ｔｒ１２７−２，Ｔｒ０−２５５〜Ｔｒ１２７−２５５）には、同一ビット線（ＢＬ０〜ＢＬ２５５）がソース端子に接続されており、それぞれ異なるワード線（ＷＬ０〜ＷＬ１２７）がゲイン端子に接続されている。
【００２３】
メモリデータの読み出しは、Ｘアドレスプリデコーダ２２，Ｙアドレスプリデコーダ２１の出力に従って、ビット線（ＢＬ０〜ＢＬ２５５）とワード線（ＷＬ０〜ＷＬ１２７）から、それぞれ１本のビット線とワード線が選択され、選択されたビット線とワード線に接続されたフローティングゲートを有する不揮発性トランジスタからなるメモリセルの内容が、センスアンプ／書き込み回路７２中のセンスアンプを介してデータバスに出力される。
【００２４】
図８は、図５に示すブロック中の、Ｘデコーダ，Ｙデコーダ，ダミーメモリセルアレイ，ロックビットセルアレイ，センスアンプ／書き込み回路を抽出して示す図である。
Ｙデコーダ９８は、Ｙアドレスプリデコーダ２２からの出力を受けて、６４本のビット線（ＤＢＬ１〜ＤＢＬ６４）から１本のビット線を選択するための６４本の制御信号（ＣＳＳ１〜ＣＳＳ６４）を生成する。
Ｘデコーダ９９は、Ｘアドレスプリデコーダ２１からの出力を受けて、１２８本のワード線（ＷＬ０〜ＷＬ１２７）から１本のワード線を選択制御する。
また、ロックビット線（ＬＢＬ）はメモリブロック毎にロック／アンロック状態を示す不揮発性トランジスタ（Ｔｒ００−０）が繋がったビット線である。
さらに、フローティングゲートを有する不揮発性トランジスタからなるダミーメモリセルとロックビットメモリセル（Ｔｒ００−０〜Ｔｒ００−６４，Ｔｒ１０−０〜Ｔｒ１０−６４，Ｔｒ２０−０〜Ｔｒ２０−２５５，Ｔｒ３０−０〜Ｔｒ３０−６４，…，Ｔｒ１２７０−０〜Ｔｒ１２７０−６４）が行列状に配置されている。このうち、同一行に配置されたメモリセル（Ｔｒ００−０〜Ｔｒ１２７０−０，Ｔｒ００−１〜Ｔｒ１２７０−１，Ｔｒ００−２〜Ｔｒ１２７０−２，…，Ｔｒ００−６４〜Ｔｒ１２７０−６４）には、同一ビット線（ＤＢＬ１〜ＤＢＬ６４）がソース端子に接続されており、それぞれ異なるワード線（ＷＬ０〜ＷＬ１２７）がゲイン端子に接続されている。ＤＢＬ１〜ＤＢＬ６４はダミービット線であり、ＬＢＬはロックビット線である。
【００２５】
ダミーメモリセルデータの読み出しは、Ｘアドレスプリデコーダ２２，Ｙアドレスプリデコーダ２１の出力に従って、ビット線（ＤＢＬ１〜ＤＢＬ６４）とワード線（ＷＬ０〜ＷＬ１２７）から、それぞれ１本のビット線とワード線が選択され、選択されたビット線とワード線に接続されたフローティングゲートを有する不揮発性トランジスタからなるメモリセルの内容が、センスアンプ／書き込み回路７２中のセンスアンプを介してデータバスに出力される。
【００２６】
［構成］
まず、リード可信号生成回路９２の構成について図９を用いて説明する。
リード可信号生成回路９２は、タイマー回路９１からのＲＤ信号９５とチャージポンプ２からのＳＥＬＲ信号９４を受けリード可信号９６をデータ処理装置に出力する。パワーリセット回路１０は、電源立ち上げ時にタイマー開始信号９７をタイマー回路９１に出力する。
また、リード可信号生成回路９２には、電源レベル検出回路９８があり、電源電圧のレベルを検出してその結果をタイマー回路９１に出力する。タイマー回路９１は電源レベル検出回路９８の情報から、ＲＤ信号９５をＨレベルにするタイミングを調整する。
【００２７】
［電源立ち上げ時の動作］
次に、電源立ち上げ時の、リード可信号生成回路９２の動作について、図９と図１０を用いて説明する。図１０は、電源立ち上げ時からリードポンプ立ち上がり終了時までの各信号の論理値を示す図である。それぞれ、電源電圧が高電圧と低電圧の場合を示している。
【００２８】
最初に、電源電圧が高電圧の場合を説明する。
まず、時間Ｔ１において電源が立ち上がる。電源が立ち上がるとパワーリセット回路１０が動作しタイマー開始信号９７をタイマー回路９１に出力し、タイマー回路９１を動作させる。
タイマー回路９１は、時間（Ｔ２−Ｔ１）の間の時間計測を実施し、時間Ｔ２においてリード可信号生成回路９２にＲＤ信号９５（Ｈレベル）を出力する。
チャージポンプ２は、電源立ち上げと同時に読み出しポンプの立ち上げを開始し、時間Ｔ３において読み出しポンプが立ち上げ終了することにより、ＳＥＬＲ信号９４をＬレベルにしてリード可信号生成回路９２に対して出力する。ここで、ＳＥＬＲ信号９４は、電源立ち上がり直後は不安定な出力レベルを示す。
リード可信号生成回路９２はタイマー回路９１とチャージポンプ２からの入力信号を受け、データ処理装置１０７に対してリード可信号９６を出力する。リード可信号９６は、時間Ｔ３においてＬレベルからＨレベルに変化する。
【００２９】
次に、電源電圧が低電圧の場合を説明する。
まず、時間Ｔ１において電源が立ち上がる。電源が立ち上がるとパワーリセット回路１０が動作しタイマー開始信号９７をタイマー回路９１に出力し、タイマー回路９１を動作させる。
タイマー回路９１は、時間（Ｔ２−Ｔ１）の間の時間計測を実施し、時間Ｔ２においてリード可信号生成回路９２にＲＤ信号９５（Ｈレベル）を出力する。
チャージポンプ２は、電源立ち上げと同時に読み出しポンプの立ち上げを開始し、時間Ｔ３において読み出しポンプが立ち上げ終了することにより、ＳＥＬＲ信号９４をＬレベルにしてリード可信号生成回路９２に対して出力する。ここで、ＳＥＬＲ信号９４は、電源立ち上がり直後は不安定な出力レベルを示す。
リード可信号生成回路９２はタイマー回路９１とチャージポンプ２からの入力信号を受け、データ処理装置１０７に対してリード可信号９６を出力する。リード可信号９６は、時間Ｔ３においてＬレベルからＨレベルに変化する。
ここで、電源電圧が高い方がリードポンプの立ち上がり時間も速いので、ＲＤ信号９５がＨレベルに変化する時間は、低電圧に比較して短い時間設定になっている。この時間設定は、電源レベル検出回路９８が電源電圧のレベルに応じてタイマー回路９１の計測する時間を変化させる。
このように、電源電圧立ち上がり直後は、チャージポンプ２からの読み出しポンプが立ち上げ終了信号であるＳＥＬＲ信号９４が不安定なレベルを出力していても、タイマー回路９１で一定時間計測した後の計測終了信号であるＲＤ信号９５との結果から、リード可信号９６を生成してデータ処理装置１０７に出力するので、データ処理装置１０７が暴走することが無い。
【００３０】
図１１に、不揮発性半導体メモリ１０６とメモリをアクセスするデータ処理装置１０７を示す。不揮発性半導体メモリ１０６とデータ処理装置１０７間は、アドレスＡ（１６：０）とデータＤ（１５：０），制御信号，リード可信号によって結合されている。
アドレスＡ（１６：０）バスには、データ処理装置１０７がアクセスするメモリアドレスが入力される。
データＤ（１５：０）バスは、読み出しモード時には、読み出しメモリアドレスのデータが不揮発性半導体メモリ１０６から出力され、自動消去や自動書き込み時のコマンド入力時には、データ処理装置１０７からのコマンドデータが不揮発性半導体メモリ１０６へ出力される。
ＩＣＥ信号１１０は、コマンド入力および読み出しモード時にＬアクティブに変化し、ＩＷＥ信号１１１は、コマンド入力時にＩＣＥ信号１１０と共にＬアクティブになる。
ＩＯＥ信号１１２は、読み出しモード時、Ｌアクティブにすることによって読み出しデータをデータＤ（１５：０）バスに出力させる。
また、ＩＲＰ信号１１３は、Ｌアクティブになることによって、不揮発性半導体メモリ１０６をリセットパワーダウン状態に変化させる。
ＩＢＹＴＥ信号１１４は、バイトアクセス操作を行う時にＬアクティブとなる。
リード可信号９６は、不揮発性半導体メモリ１０６からデータ処理装置１０７に入力され、電源立ち上げ時に読み出しポンプが立ち上がったことを示す。
【００３１】
図１２に、電源立ち上げ時、データ処理装置１０７が不揮発性半導体メモリ１０６のデータを読み出す際のタイミングを示す。
データ処理装置１０７は、電源立ち上げ時、不揮発性半導体メモリ１０６から出力されるリード可信号９６がＨレベルになるのを待って、不揮発性半導体メモリ１０６のデータ読み出しを開始する。
まず、ＩＣＥをＬレベルに変化させ、読み出すアドレスをアドレスバスＡ（１６：０）に出力する。
不揮発性半導体メモリ１０６は、データ処理装置１０７からのＩＣＥ信号の出力を受け、アドレスデータＡ（１６：０）を取り込みデータを読み出す。
読み出されたメモリデータは、データ処理装置１０７のＩＯＥ信号がＬレベルになるタイミングで、Ｄ（１５：０）バスに出力され、データ処理装置１０７に取り込まれる。
【００３２】
この発明による実施の形態では、電源電圧立ち上げ後に読み出しチャージポンプのチャージアップが完了したことを知らせる信号と、電源立ち上げ後に一定時間を計測して計測終了を知らせる信号の論理積を生成する。
【００３３】
また、この発明による実施の形態では、電源電圧立ち上げ後に読み出しチャージポンプのチャージアップが完了したことを知らせる信号と、電源電圧のレベルによって時間が変化する一定計測終了信号の論理積を生成する。
【００３４】
さらに、この発明による実施の形態では、電源電圧立ち上げ後に読み出しチャージポンプのチャージアップが完了したことを知らせる信号と、電源立ち上げ後に一定時間を計測する手段とを有し、前記両手段の結果からメモリ内容が読み出せるか否かを決定して計測終了を知らせる信号の論理積信号によってメモリに接続されたデータ処理装置に対してメモリ内容が読み出せるか否かを決定する。
【００３５】
この発明による実施の形態においては、電源電圧立ち上げ後に読み出しチャージポンプのチャージアップが完了したことを知らせる信号と、電源立ち上げ後に一定時間を計測して計測終了を知らせる信号の論理積によって、電源立ち上げ直後の不安定な時間があってもメモリ内容が読み出せるか否かを決定することができる。
【００３６】
また、この発明による実施の形態においては、電源電圧立ち上げ後に読み出しチャージポンプのチャージアップが完了したことを知らせる信号と、電源電圧のレベルによって時間が変化する一定時間計測終了信号の論理積によって、電源立ち上げ直後の不安定な時間があってもメモリ内容が読み出せるか否かを決定することができる。
【００３７】
さらに、この発明による実施の形態においては、電源電圧立ち上げ後に読み出しチャージポンプのチャージアップが完了したことを知らせる信号と、電源立ち上げ後に一定時間を計測して計測終了を知らせる信号の論理積信号によって、メモリに接続されたデータ処理装置に対してメモリ内容が読み出せるか否かを決定することができる。
【００３８】
この発明による実施の形態によれば、不揮発性トランジスタからなる複数のメモリセルが行列状に配置されたメモリアレイからなるメモリブロック〈４〉：２３，メモリブロック〈０〉：２４，メモリブロック〈１〉：２５，メモリブロック〈２〉：２６，メモリブロック〈３〉：２７を有するメモリブロック群４と、前記メモリアレイの内容を読み出すためのチャージポンプ２からなる読み出し用昇圧手段とを備えたものにおいて、電源電圧立ち上げ後に前記チャージポンプ２からなる読み出し用昇圧手段の立ち上がりに応じてＳＥＬＲ信号９４からなる第１信号を出力する第１信号手段と、電源電圧立ち上げ後における前記読み出し用昇圧手段による昇圧出力の安定確保状態で前記昇圧出力の安定確保状態を示すＲＤ信号９５からなる第２信号を出力する第２信号手段とを設け、前記ＳＥＬＲ信号９４からなる第１信号と前記ＲＤ信号９５からなる第２信号との論理演算結果としての論理積により前記メモリアレイの内容について読み出し可能を示すリード可信号９６からなる読み出し適応信号を生成するようにしたので、電源立ち上げ時にメモリの安定した読み出しが可能であることを示す信号により、適切なデータ読み出しを実現し得る不揮発性半導体メモリを提供することができる。
【００３９】
また、この発明による実施の形態によれば、不揮発性トランジスタからなる複数のメモリセルが行列状に配置されたメモリアレイからなるメモリブロック〈４〉：２３，メモリブロック〈０〉：２４，メモリブロック〈１〉：２５，メモリブロック〈２〉：２６，メモリブロック〈３〉：２７を有するメモリブロック群４と、前記メモリアレイの内容を読み出すためのチャージポンプ２からなる読み出し用昇圧手段とを備えたものにおいて、電源電圧立ち上げ後に前記チャージポンプ２からなる読み出し用昇圧手段の立ち上がりに応じてＳＥＬＲ信号９４からなる第１信号を出力する第１信号手段と、電源電圧立ち上げからタイマー回路９１により計測される所定時間後において前記読み出し用昇圧手段による昇圧出力の安定確保状態で前記昇圧出力の安定確保状態を示すＲＤ信号９５からなる第２信号を出力する第２信号手段とを設け、前記ＳＥＬＲ信号９４からなる第１信号と前記ＲＤ信号９５からなる第２信号との論理演算結果としての論理積により前記メモリアレイの内容について読み出し可能を示すリード可信号９６からなる読み出し適応信号を生成するようにしたので、電源立ち上げ時にメモリの安定した読み出しが可能であることを示す信号により、適切なデータ読み出しを実現し得る不揮発性半導体メモリを提供することができる。
【００４０】
さらに、この発明による実施の形態によれば、不揮発性トランジスタからなる複数のメモリセルが行列状に配置されたメモリアレイからなるメモリブロック〈４〉：２３，メモリブロック〈０〉：２４，メモリブロック〈１〉：２５，メモリブロック〈２〉：２６，メモリブロック〈３〉：２７を有するメモリブロック群４と、前記メモリアレイの内容を読み出すためのチャージポンプ２からなる読み出し用昇圧手段とを備えた半導体メモリの前記メモリアレイの内容をデータ処理装置に読み出すにあたり、電源電圧立ち上げ後に前記チャージポンプ２からなる読み出し用昇圧手段の立ち上がりに応じて出力されるＳＥＬＲ信号９４からなる第１信号と、電源電圧立ち上げ後における前記チャージポンプ２からなる読み出し用昇圧手段による昇圧出力の安定確保状態で出力される前記昇圧出力の安定確保状態を示すＲＤ信号９５からなる第２信号との論理演算結果としての論理積により、読み出し可能を示す読み出し適応信号を生成し、前記メモリアレイの内容について前記データ処理装置への読み出しを可能とするようにしたので、電源立ち上げ時にメモリの安定した読み出しが可能であることを示す信号により適切なデータ読み出しを実現し得るデータ読み出し方法を提供することができる。
【００４１】
そして、この発明による実施の形態によれば、不揮発性トランジスタからなる複数のメモリセルが行列状に配置されたメモリアレイからなるメモリブロック〈４〉：２３，メモリブロック〈０〉：２４，メモリブロック〈１〉：２５，メモリブロック〈２〉：２６，メモリブロック〈３〉：２７を有するメモリブロック群４と、前記メモリアレイの内容を読み出すためのチャージポンプ２からなる読み出し用昇圧手段とを備えた半導体メモリの前記メモリアレイの内容をデータ処理装置に読み出すにあたり、電源電圧立ち上げ後に前記チャージポンプ２からなる読み出し用昇圧手段の立ち上がりに応じて出力されるＳＥＬＲ信号９４からなる第１信号と、電源電圧立ち上げからタイマー回路９１により計測される所定時間後において前記チャージポンプ２からなる読み出し用昇圧手段による昇圧出力の安定確保状態で出力される前記昇圧出力の安定確保状態を示すＲＤ信号９５からなる第２信号との論理演算結果としての論理積により、読み出し可能を示す読み出し適応信号を生成し、前記メモリアレイの内容について前記データ処理装置への読み出しを可能とするとともに、電源電圧立ち上げからの前記タイマー回路９１により計測される前記所定時間を電源電圧のレベルに応じて調整するようにしたので、電源立ち上げ時にメモリの安定した読み出しが可能であることを示す信号により、適切なデータ読み出しを実現し得るデータ読み出し方法を提供することができる。
【００４３】
【発明の効果】
第１の発明によれば、不揮発性トランジスタからなる複数のメモリセルが行列状に配置されたメモリアレイと、前記メモリアレイの内容を読み出すための読み出し用昇圧手段と、を備えた不揮発性半導体メモリにおいて、電源電圧立ち上げ後に前記読み出し用昇圧手段の立ち上がりに応じて第１信号を出力する第１信号手段と、電源電圧立ち上げから所定時間後において前記読み出し用昇圧手段による昇圧出力の安定確保状態を示す第２信号を出力する第２信号手段と、を設け、前記第１信号と前記第２信号とにより前記メモリアレイの内容について読み出し可能を示す読み出し適応信号を生成するとともに、前記電源電圧立ち上げからの所定時間を電源電圧のレベルに応じて調整するようにしたので、電源立ち上げ時にメモリの安定した読み出しが可能であることを示す一層的確な信号により、適切なデータ読み出しを実現し得る不揮発性半導体メモリを提供することができる。
【００４４】
第２の発明によれば、不揮発性トランジスタからなる複数のメモリセルが行列状に配置されたメモリアレイと、前記メモリアレイの内容を読み出すのに必要な読み出しチャージポンプと、電源電圧立ち上げ後に所定時間を計測する回路と、を有し、電源電圧立ち上げ後に前記読み出しチャージポンプのチャージアップが完了したことを知らせる第１信号と、電源電圧立ち上げ後に所定時間を計測する回路から出力される所定時間計測完了を知らせる第２信号と、により前記メモリアレイの内容について読み出し可能を示す読み出し適応信号を生成するとともに、前記電源電圧立ち上げからの所定時間を電源電圧のレベルに応じて調整するようにしたので、電源立ち上げ時にメモリの安定した読み出しが可能であることを示す更に的確な信号により、適切なデータ読み出しを実現し得る不揮発性半導体メモリを提供することができる。
【００４７】
第３の発明によれば、不揮発性トランジスタからなる複数のメモリセルが行列状に配置されたメモリアレイと、前記メモリアレイの内容を読み出すための読み出し用昇圧手段とを備えた半導体メモリの前記メモリアレイの内容をデータ処理装置に読み出すにあたり、電源電圧立ち上げ後に前記読み出し用昇圧手段の立ち上がりに応じて出力される第１信号と、電源電圧立ち上げから所定時間後において出力される前記昇圧出力の安定確保状態を示す第２信号とにより、読み出し可能を示す読み出し適応信号を生成し、前記メモリアレイの内容について前記データ処理装置への読み出しを可能とするとともに、電源電圧立ち上げからの前記所定時間を電源電圧のレベルに応じて調整するようにしたので、電源立ち上げ時にメモリの安定した読み出しが可能であることを示す一層的確な信号により、適切なデータ読み出しを実現し得るデータ読み出し方法を提供することができる。
【図面の簡単な説明】
【図１】  この発明による実施の形態における不揮発性半導体メモリの機能ブロックを示すブロック図である。
【図２】  この発明による実施の形態における不揮発性半導体メモリの動作モード一覧を示す説明図である。
【図３】  図１における機能ブロックの中の、マイクロシーケンサの構成を示すブロック図である。
【図４】  図１における機能ブロックの中の、チャージポンプの構成を示すブロック図である。
【図５】  図１における機能ブロックの中の、メモリデコーダ・メモリブロックの構成を示すブロック図である。
【図６】  図１における機能ブロックの中の、メモリブロックのアドレス空間を示す説明図である。
【図７】  図５におけるブロックの中の、Ｘデコーダ，Ｙデコーダ，メモリセルアレイ，センスアンプ／書き込み回路を抽出して示すブロック図である。
【図８】  図５におけるブロックの中の、Ｘデコーダ，Ｙデコーダ，ダミーメモリセルアレイ，ロックビットセルアレイ，センスアンプ／書き込み回路を抽出して示すブロック図である。
【図９】  この発明による実施の形態におけるパワーリセット回路，タイマー回路，チャージポンプ，データ処理装置，リード可信号生成回路の接続を示すブロック図である。
【図１０】  この発明による実施の形態における、電源電圧が高電圧と低電圧の場合の、リード可信号とＳＥＬＲ信号，ＲＤ信号のタイミングを示す波形図である。
【図１１】  この発明による実施の形態における不揮発性半導体メモリとメモリをアクセスするデータ処理装置の接続関係を示したブロック図である。
【図１２】  この発明による実施の形態における電源立ち上げ直後のデータ処理装置の読み出しタイミングを示す波形図である。
【符号の説明】
１  マイクロシーケンサ、２  チャージポンプ、３  メモリデコ―ダー、４  メモリブロック、５  アドレス／データ／制御信号ラッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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