(57)【特許請求の範囲】
【請求項１】
電気光学素子を有する画素がマトリクス状に配置されてなる表示エリア部と、
前記表示エリア部の各画素を行単位で選択する垂直駆動回路と、
ディジタル画像データを入力とし、このディジタル画像データをアナログ画像信号として前記垂直駆動回路によって選択された行の各画素に対して供給する水平駆動回路と、
通常モードよりも階調数の少ない低階調モードを選択的にとり、この低階調モードの設定時に前記水平駆動回路に対して階調数に対応した回路部分のみをアクティブ状態とする制御回路とを備え、
前記水平駆動回路は、前記ディジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路と、前記サンプリングラッチ回路の各ラッチデータを線順次化する線順次化ラッチ回路と、前記線順次化ラッチ回路で線順次化されたディジタル画像データをアナログ画像信号に変換するＤＡ変換回路とを有し、
前記制御回路は、前記低階調モードの設定時に前記サンプリングラッチ回路に対して階調数に対応した回路部分のみデータの書き換えを可能とし、残りの回路部分をデータの書き換え禁止とする
ことを特徴とするアクティブマトリクス型表示装置。
【請求項２】
前記制御回路は、前記低階調モードの設定時に前記線順次化ラッチ回路に対して階調数に対応した回路部分のみデータの書き換えを可能とし、残りの回路部分をデータの書き換え禁止とする
ことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
【請求項３】
前記制御回路は、前記低階調モードの設定時に前記ＤＡ変換回路の入力制御線のうち、階調数に対応した入力制御線のみを使用し、残りの入力制御線の電位を論理“０”もしくは論理“１”に固定する
ことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
【請求項４】
前記ＤＡ変換回路が基準電圧選択型ＤＡ変換回路で、かつ前記低階調モードが２階調での表示を行う２階調モードであり、
前記制御回路は、２階調モードの設定時に選択可能な２個の基準電圧を、白と黒に対応する基準電圧に入れ替える
ことを特徴とする請求項３記載のアクティブマトリクス型表示装置。
【請求項５】
前記ＤＡ変換回路が基準電圧選択型ＤＡ変換回路で、かつ抵抗分割によって複数の基準電圧を発生する基準電圧発生回路を含み、
前記制御回路は、前記低階調モードの設定時に前記基準電圧発生回路の分割抵抗への電流供給を停止する
ことを特徴とする請求項３記載のアクティブマトリクス型表示装置。
【請求項６】
前記サンプリングラッチ回路、前記線順次化ラッチ回路および前記ＤＡ変換回路の少なくとも一つが、前記表示エリアと共に同一基板上に一体的に形成される
ことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
【請求項７】
前記表示エリア部の各画素において、前記電気光学素子を駆動する能動素子が薄膜トランジスタからなり、
前記サンプリングラッチ回路、前記線順次化ラッチ回路および前記ＤＡ変換回路の少なくとも一つが薄膜トランジスタを用いて構成される
ことを特徴とする請求項６記載のアクティブマトリクス型表示装置。
【請求項８】
前記電気光学素子が液晶セルである
ことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
【請求項９】
前記電気光学素子がエレクトロルミネッセンス素子である
ことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
【請求項１０】
表示部として、
電気光学素子を有する画素がマトリクス状に配置されてなる表示エリア部と、
前記表示エリア部の各画素を行単位で選択する垂直駆動回路と、
ディジタル画像データを入力とし、このディジタル画像データをアナログ画像信号として前記垂直駆動回路によって選択された行の各画素に対して供給する水平駆動回路と、
通常モードよりも階調数の少ない低階調モードを選択的にとり、この低階調モードの設定時に前記水平駆動回路に対して階調数に対応した回路部分のみをアクティブ状態とする制御回路とを備え、
前記水平駆動回路は、前記ディジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路と、前記サンプリングラッチ回路の各ラッチデータを線順次化する線順次化ラッチ回路と、前記線順次化ラッチ回路で線順次化されたディジタル画像データをアナログ画像信号に変換するＤＡ変換回路とを有し、
前記制御回路は、前記低階調モードの設定時に前記サンプリングラッチ回路に対して階調数に対応した回路部分のみデータの書き換えを可能とし、残りの回路部分をデータの書き換え禁止とする
アクティブマトリクス型表示装置を用いたことを特徴とする携帯端末。
【請求項１１】
前記制御回路は、前記低階調モードの設定時に前記線順次化ラッチ回路に対して階調数に対応した回路部分のみデータの書き換えを可能とし、残りの回路部分をデータの書き換え禁止とする
ことを特徴とする請求項１０記載の携帯端末。
【請求項１２】
前記制御回路は、前記低階調モードの設定時に前記ＤＡ変換回路の入力制御線のうち、階調数に対応した入力制御線のみを使用し、残りの入力制御線の電位を論理“０”もしくは論理“１”に固定する
ことを特徴とする請求項１０記載の携帯端末。
【請求項１３】
前記ＤＡ変換回路が基準電圧選択型ＤＡ変換回路で、かつ前記低階調モードが２階調での表示を行う２階調モードであり、
前記制御回路は、２階調モードの設定時に選択可能な２個の基準電圧を、白と黒に対応する基準電圧に入れ替える
ことを特徴とする請求項１２記載の携帯端末。
【請求項１４】
前記ＤＡ変換回路が基準電圧選択型ＤＡ変換回路で、かつ抵抗分割によって複数の基準電圧を発生する基準電圧発生回路を含み、
前記制御回路は、前記低階調モードの設定時に前記基準電圧発生回路の分割抵抗への電流供給を停止する
ことを特徴とする請求項１２記載の携帯端末。
【請求項１５】
前記サンプリングラッチ回路、前記線順次化ラッチ回路および前記ＤＡ変換回路の少なくとも一つが、前記表示エリアと共に同一基板上に一体的に形成される
ことを特徴とする請求項１０記載の携帯端末。
【請求項１６】
前記表示エリア部の各画素において、前記電気光学素子を駆動する能動素子が薄膜トランジスタからなり、
前記サンプリングラッチ回路、前記線順次化ラッチ回路および前記ＤＡ変換回路の少なくとも一つが薄膜トランジスタを用いて構成される
ことを特徴とする請求項１５記載の携帯端末。
【請求項１７】
前記アクティブマトリクス型表示装置は、前記電気光学素子として液晶セルを用いた液晶表示装置である
ことを特徴とする請求項１０記載の携帯端末。
【請求項１８】
前記アクティブマトリクス型表示装置は、前記電気光学素子としてエレクトロルミネッセンス素子を用いたエレクトロルミネッセンス表示装置である
ことを特徴とする請求項１０記載の携帯端末。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス型表示装置およびこれを用いた携帯端末に関し、特に画素のスイッチング素子としてポリシリコンＴＦＴ(Thin Film Transistor；薄膜トランジスタ)を用いてなるアクティブマトリクス型表示装置およびこれを表示部として用いた携帯端末に関する。
【０００２】
【従来の技術】
近年、携帯電話機やＰＤＡ(Personal Digital Assistants)などの携帯端末の普及がめざましい。これら携帯端末の急速な普及の要因の一つとして、その出力表示部として搭載されている液晶表示装置が挙げられる。その理由は、液晶表示装置が原理的に駆動するための電力を要しない特性を持ち、低消費電力の表示デバイスであるためである。
【０００３】
これら携帯端末では、その急速な普及に伴って表示装置に対するさらなる低消費電力化の要求が強くなってきている。特に、スタンバイ期間における低消費電力化は、バッテリの持続時間を増やすための重要なポイントとなるため、特に要求の強い項目の一つとなっている。このような要求に対して、様々な省電力化技術が提案されている。その一つとして、スタンバイ時に画像表示の階調数を各色ごとに“２”（１ｂｉｔ）に制限するいわゆる１ｂｉｔモード（２階調モード）が知られている。この１ｂｉｔモードでは、各色１ｂｉｔでの階調表現であるため、計８色での画像表示が行われることになる。
【０００４】
ところで、マトリクス状に多数配置される画素のスイッチング素子としてアモルファスシリコンＴＦＴを用いてなるアクティブマトリクス型液晶表示装置において、そのデータ線駆動回路（水平駆動回路）では、その出力部にアナログ回路（バッファ回路）が出力数分だけ配置されており、このバッファ回路には常に一定のバイアス電流を流さなければならないことから、これが多大な電力を消費する大きな要素となっている。
【０００５】
このアモルファスシリコンＴＦＴ−液晶表示装置のデータ線駆動回路では、従来、先述した１ｂｉｔモードに対応できるようにするために、出力部のバッファ回路の各々に対してＣＭＯＳインバータを並列的に配置し、１ｂｉｔモードの設定によって階調数を“２”に制限する場合に、バッファ回路に代えてＣＭＯＳインバータを使用する構成を採っていた。ＣＭＯＳインバータは直流電流を流さなくても良く、データ線駆動回路の出力部における直流電流を大きく低減できるため、低消費電力化が可能となるのである。
【０００６】
一方、近年、画素のスイッチング素子としてポリシリコンＴＦＴを用いてなるアクティブマトリクス型液晶表示装置において、画素がマトリクス状に配置されてなる表示エリア部と同一基板上にディジタルインターフェース駆動回路を一体的に形成する傾向にある。この駆動回路一体型のポリシリコンＴＦＴ−液晶表示装置は、表示エリア部の周辺部（額縁）に水平駆動系や垂直駆動系が配され、これら駆動系がポリシリコンＴＦＴを用いて画素エリア部と共に同一基板上に一体的に形成されることになる。
【０００７】
【発明が解決しようとする課題】
しかしながら、駆動回路一体型のポリシリコンＴＦＴ−液晶表示装置では、アモルファスシリコンＴＦＴ−液晶表示装置の場合と異なり、出力部にバッファ回路が配されることがない。したがって、アモルファスシリコンＴＦＴ−液晶表示装置の場合のように、出力部において消費電力を低減するという手法を採ることができなく、当然のことながら、１ｂｉｔモードによる低消費電力化に対応できるものではなかった。
【０００８】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、駆動回路一体型のポリシリコンＴＦＴ構造において、１ｂｉｔモードによる低消費電力化に対応でき、より低消費電力化が可能なアクティブマトリクス型表示装置およびこれを表示部として用いた携帯端末を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明では、電気光学素子を有する画素がマトリクス状に配置されてなる表示エリア部と、この表示エリア部の各画素を行単位で選択する垂直駆動回路と、ディジタル画像データを入力とし、このディジタル画像データをアナログ画像信号として垂直駆動回路によって選択された行の各画素に対して供給する水平駆動回路と、通常モードよりも階調数の少ない低階調モードの設定時に水平駆動回路に対して階調数に対応した回路部分のみをアクティブ状態とする制御回路とを具備するアクティブマトリクス型表示装置において、前記水平駆動回路が、前記ディジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路と、前記サンプリングラッチ回路の各ラッチデータを線順次化する線順次化ラッチ回路と、前記線順次化ラッチ回路で線順次化されたディジタル画像データをアナログ画像信号に変換するＤＡ変換回路とを有し、前記制御回路が、前記低階調モードの設定時に前記サンプリングラッチ回路に対して階調数に対応した回路部分のみデータの書き換えを可能とし、残りの回路部分をデータの書き換え禁止とする構成を採っている。そして、このアクティブマトリクス型表示装置は、携帯端末の表示部として用いられる。
【００１０】
上記構成のアクティブマトリクス型表示装置あるいはこれを用いた携帯端末において、通常モードよりも階調数の少ない低階調モードの設定時に水平駆動回路に対して階調数に対応した回路部分のみをアクティブ状態とすることで、残りの回路部分が非アクティブ状態となり、その回路部分では電力が消費されない。したがって、その分だけ低消費電力化が図れる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明に係る表示装置の構成例を示す概略構成図である。ここでは、例えば、各画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明するものとする。
【００１２】
図１において、透明絶縁基板、例えばガラス基板１１上には、液晶セルを含む画素がマトリクス状に多数配置されてなる表示エリア部１２、上下一対のＨドライバ（水平駆動回路）１３Ｕ，１３ＤおよびＶドライバ（垂直駆動回路）１４とともに、複数の基準電圧を発生する基準電圧発生回路１５および１ｂｉｔモード制御回路１６が集積されている。ガラス基板１１は、能動素子（例えば、トランジスタ）を含む多数の画素回路がマトリクス状に配置形成される第１の基板と、この第１の基板と所定の間隙をもって対向して配置される第２の基板とによって構成される。そして、これら第１，第２の基板間に液晶が封入される。
【００１３】
図２に、表示エリア部１２の具体的な構成の一例を示す。ここでは、図面の簡略化のために、３行（ｎ−１行〜ｎ＋１行）４列（ｍ−２列〜ｍ＋１列）の画素配列の場合を例に採って示している。図２において、表示エリア部１２には、垂直走査ライン…，２１ｎ−１，２１ｎ，２１ｎ＋１，…と、データライン…，２２ｍ−２，２２ｍ−１，２２ｍ，２２ｍ＋１，…とがマトリクス状に配線され、それらの交点部分に単位画素２３が配置されている。
【００１４】
単位画素２３は、画素トランジスタである薄膜トランジスタＴＦＴ、液晶セルＬＣおよび保持容量Ｃｓを有する構成となっている。ここで、液晶セルＬＣは、薄膜トランジスタＴＦＴで形成される画素電極（一方の電極）とこれに対向して形成される対向電極（他方の電極）との間で発生する容量を意味する。
【００１５】
薄膜トランジスタＴＦＴは、ゲート電極が垂直走査ライン…，２１ｎ−１，２１ｎ，２１ｎ＋１，…に接続され、ソース電極がデータライン…，２２ｍ−２，２２ｍ−１，２２ｍ，２２ｍ＋１，…に接続されている。液晶セルＬＣは、画素電極が薄膜トランジスタＴＦＴのドレイン電極に接続され、対向電極が共通ライン２４に接続されている。保持容量Ｃｓは、薄膜トランジスタＴＦＴのドレイン電極と共通ライン２４との間に接続されている。共通ライン２４には、所定の直流電圧がコモン電圧Ｖｃｏｍとして与えられる。
【００１６】
垂直走査ライン…，２１ｎ−１，２１ｎ，２１ｎ＋１，…の各一端は、図１に示すＶドライバ１４の対応する行の各出力端にそれぞれ接続される。Ｖドライバ１４は、例えばシフトレジスタによって構成され、垂直転送クロックＶＣＫ（図示せず）に同期して順次垂直選択パルスを発生して垂直走査ライン…，２１ｎ−１，２１ｎ，２１ｎ＋１，…に与えることによって垂直走査を行う。
【００１７】
一方、表示エリア部１２において、例えば、奇数番目のデータライン…，２２ｍ−１，２２ｍ＋１，…の各一端が図１に示すＨドライバ１３Ｕの対応する列の各出力端に、偶数番目のデータライン…，２２ｍ−２，２２ｍ，…の各他端が図１に示すＨドライバ１３Ｄの対応する列の各出力端にそれぞれ接続される。
【００１８】
図３は、ガラス基板１１上の各構成要素の相互関係を具体的に示すブロック図である。ここでは、図面の簡略化のために、水平駆動系については、上側のＨドライバ１３Ｕのみを示しているが、下側のＨドライバ１３Ｄについても、上側のＨドライバ１３Ｕと全く同様の構成となっている。なお、本例に係るアクティブマトリクス型液晶表示装置では、表示エリア部１２の上下にＨドライバ１３Ｕ，１３Ｄを配する構成を採ったが、これに限定されるものではなく、上下のいずれか一方のみに配する構成を採ることも可能である。
【００１９】
図３に示すように、Ｈドライバ１３Ｕは、シフトレジスタ２５Ｕ、サンプリングラッチ回路（データ信号入力回路）２６Ｕ、線順次化ラッチ回路２７ＵおよびＤＡ変換回路２８Ｕを有する構成となっている。シフトレジスタ２５Ｕは、水平転送クロックＨＣＫ（図示せず）に同期して各転送段から順次シフトパルスを出力することによって水平走査を行う。サンプリングラッチ回路２６Ｕは、シフトレジスタ２５Ｕから与えられるシフトパルスに応答して、入力される所定ビットのディジタル画像データを点順次にてサンプリングしてラッチする。
【００２０】
線順次化ラッチ回路２７Ｕは、サンプリングラッチ回路２６Ｕで点順次にてラッチされたディジタル画像データを１ライン単位で再度ラッチすることによって線順次化し、この１ライン分のディジタル画像データを一斉に出力する。ＤＡ変換回路２８Ｕは例えば基準電圧選択型の回路構成をとり、線順次化ラッチ回路２７Ｕから出力される１ライン分のディジタル画像データをアナログ画像信号に変換して先述した画素エリア部１２のデータライン…，２２ｍ−２，２２ｍ−１，２２ｍ，２２ｍ＋１，…に与える。
【００２１】
基準電圧発生回路１５は、基準電圧選択型ＤＡ変換回路２８Ｕに付随する回路であり、入力画像データのビット数に対応した階調数分の基準電圧を発生し、基準電圧選択型ＤＡ変換回路２８Ｕに与える。１ｂｉｔモード制御回路１６は、省電力モードの一つである低階調モード、例えば２階調モード（１ｂｉｔモード）が指定されたときに、基準電圧発生回路１５を含む水平駆動系（Hドライバ１３Ｕ，１３Ｄ）に対して階調数（本例では、２階調）に対応した回路部分のみをアクティブ状態とする制御を行う。
【００２２】
なお、本例に係るアクティブマトリクス型液晶表示装置では、水平駆動系の全ての構成要素、即ち図３に示すシフトレジスタ２５Ｕ、サンプリングラッチ回路２６Ｕ、線順次化ラッチ回路２７ＵおよびＤＡ変換回路２８Ｕの全てを、表示エリア部１２と共に同一ガラス基板１１上に一体形成するとしたが、それらのうちのいずれか一つのみを一体形成するようにしても良い。
【００２３】
また、基準電圧発生回路１６および１ｂｉｔモード制御回路１６についても、表示エリア部１２と共に同一ガラス基板１１上に一体形成するに当たっては、例えば表示エリア部１２の上下にＨドライバ１３Ｕ，１３Ｄを配する構成を採るアクティブマトリクス型液晶表示装置の場合には、Ｈドライバ１３Ｕ，１３Ｄが搭載されていない辺の額縁エリア（表示エリア部１２の周辺エリア）に配置するのが好ましい。
【００２４】
何故ならば、Ｈドライバ１３Ｕ，１３Ｄは、上述した如くＶドライバ１４に比べて構成要素が多く、その回路面積が非常に大きくなる場合が多いことから、Ｈドライバ１３Ｕ，１３Ｄが搭載されていない辺の額縁エリアに搭載することで、有効画面率（ガラス基板１１に対する有効エリア部１２の面積率）を低下させることなく、基準電圧発生回路１５および１ｂｉｔモード制御回路１６を表示エリア部１２と同一ガラス基板１１上に集積できるからである。
【００２５】
なお、本例に係るアクティブマトリクス型液晶表示装置においては、Ｈドライバ１３Ｕ，１３Ｄが搭載されていない辺の額縁エリアの一方側にはＶドライバ１４が集積されていることから、その反対側の辺の額縁エリアに基準電圧発生回路１５および１ｂｉｔモード制御回路１６を集積する構成を採っている。
【００２６】
また、Ｈドライバ１３Ｕ，１３Ｄ、Ｖドライバ１４、タイミング発生回路１５および１ｂｉｔモード制御回路１６の集積に際しては、表示エリア部１２の各画素トランジスタとしてポリシリコン薄膜トランジスタＴＦＴを用いていることから、それらを構成するトランジスタとしてもポリシリコン薄膜トランジスタを用い、少なくともこれらトランジスタ回路を表示エリア部１２と共に同一のガラス基板１１上に作成することにより、その製造が容易になるとともに、低コストにて実現できる。
【００２７】
薄膜トランジスタＴＦＴについては、近年の性能向上や消費電力の低下に伴って集積化が容易になっているのが現状である。したがって、Ｈドライバ１３Ｕ，１３Ｄ、Ｖドライバ１４、タイミング発生回路１５および１ｂｉｔモード制御回路１６、特にそれらを構成する少なくともトランジスタ回路を表示エリア部１２の画素トランジスタと同じ薄膜トランジスタを用いて同一のガラス基板１１上に同一プロセスにて形成することで、製造プロセスの簡略化に伴う低コスト化、さらには集積化に伴う薄型化、コンパクト化を図ることができる。
【００２８】
以下、水平駆動系の各構成要素の具体的な構成例および動作について、各構成要素ごとに説明する。なお、各構成例では、ディジタル画像データが３ｂｉｔの場合を例にとり、また図面の簡略化のために、シフトレジスタ２５Ｕのｋ段目、ｋ＋１段目の各転送段２５Ｕｋ，２５Ｕｋ＋１に対応した回路部分のみの構成を示して説明するものとする。
【００２９】
図４は、サンプリングラッチ回路２６Ｕの具体的な構成例を示すブロック図である。図４において、シフトレジスタ２５Ｕのｋ段目の転送段２５Ｕｋに対応して３個のＡＮＤ回路３１−０，３１−１，３１−２が、シフトレジスタ２５Ｕのｋ＋１段目の転送段２５Ｕｋ＋１に対応して３個のＡＮＤ回路３２−０，３２−１，３２−２がそれぞれ設けられている。これらＡＮＤ回路の個数は、ディジタル画像データのビット数“３”に対応した数である。
【００３０】
ＡＮＤ回路３１−０，３１−１，３１−２，３２−０，３２−１，３２−２の各一方の入力端には、シフトレジスタ２５Ｕの転送段２５Ｕｋ，２５Ｕｋ＋１の各シフトパルスがサンプリングパルスＳＰｋ，ＳＰｋ＋１として与えられる。ＡＮＤ回路３１−２，３２−２の各他方の入力端には、１ｂｉｔモード制御回路１６から制御線３３Ａを介して制御信号Ａが与えられる。一方、ＡＮＤ回路３１−０，３１−１，３２−０，３２−１の各他方の入力端には、１ｂｉｔモード制御回路１６から制御線３３Ｂを介して制御信号Ｂが与えられる。
【００３１】
本サンプリングラッチ回路２６Ｕには、例えば３ｂｉｔ（ｂ０，ｂ１，ｂ２）のディジタル画像データがビット線３４−０，３４−１．３４−２を通して入力される。この３ｂｉｔのディジタル画像データを、シフトレジスタ２５Ｕの転送段２５Ｕｋ，２５Ｕｋ＋１から順に出力されるサンプリングパルスＳＰｋ，ＳＰｋ＋１に応答してラッチするためのラッチ回路３５−０，３５−１，３５−２およびラッチ回路３６−０，３６−１，３６−２が設けられている。
【００３２】
ラッチ回路３５−０，３５−１，３５−２の各入力端とビット線３４−０，３４−１．３４−２との間にはスイッチ３７−０，３７−１，３７−２が、ラッチ回路３６−０，３６−１，３６−２の各入力端とビット線３４−０，３４−１．３４−２との間にはスイッチ３８−０，３８−１，３８−２がそれぞれ接続されている。そして、これらスイッチ３７−０，３７−１，３７−２，３８−０，３８−１，３８−２は、ＡＮＤ回路３１−０，３１−１，３１−２，３２−０，３２−１，３２−２の各出力によってオン（閉）／オフ（開）制御が行われる。
【００３３】
続いて、上記構成のサンプリングラッチ回路２６Ｕの回路動作について説明する。
【００３４】
先ず、通常モード（３ｂｉｔモード）時には、１ｂｉｔモード制御回路１６から共に“Ｈ”レベル（高レベル）の制御信号Ａ，Ｂが出力される。これにより、スイッチ３７−０〜３７−２，３８−０〜３８−２の全てに対して、シフトレジスタ２５Ｕの各転送段２５Ｕｋ，２５Ｕｋ＋１から順に出力されるサンプリングパルスＳＰｋ，ＳＰｋ＋１が、ＡＮＤ回路３１−０〜３１−２，３２−０〜３２−２を通して供給される。その結果、ラッチ回路３５−０〜３５−２，３６−０〜３６−２の全てが、アクティブ状態、即ちデータの書き込み（ラッチ）が可能な状態となる。
【００３５】
一方、１ｂｉｔモードの設定時には、１ｂｉｔモード制御回路１６から“Ｈ”レベルの制御信号Ａと“Ｌ”レベル（低レベル）の制御信号Ｂが出力される。これにより、最上位ｂｉｔ（ＭＳＢ）に対応したＡＮＤ回路３１−２，３２−２のみが通過可能状態となるため、シフトレジスタ２５Ｕの転送段２５Ｕｋ，２５Ｕｋ＋１から順に出力されるサンプリングパルスＳＰｋ，ＳＰｋ＋１が、ＡＮＤ回路３１−２，３２−２を通してスイッチ３７−２，３８−２にのみ供給される。
【００３６】
その結果、ＭＳＢのラッチ回路３５−２，３６−２のみがデータの書き換え可能な状態（アクティブ状態）となり、残りのラッチ回路３５−０，３５−１，３６−０，３６−１についてはデータの書き換え禁止の状態（非アクティブ状態）となる。これにより、１ｂｉｔモードの設定時には、ラッチ書き換え時の書き込み電流が少なくなるため、その分だけ低消費電力化が可能となる。
【００３７】
図５は、線順次化ラッチ回路２７Ｕの具体的な構成例を示すブロック図である。図５において、サンプリングラッチ回路２６Ｕのラッチ回路３５−０，３５−１，３５−２，３６−０，３６−１，３６−２に対応して、ラッチ回路４１−０，４１−１，４１−２，４２−０，４２−１，４２−２がそれぞれ設けられ、また両者の入出力端間にはスイッチ４３−０，４３−１，４３−２，４４−０，４４−１，４４−２がそれぞれ接続されている。
【００３８】
これらのスイッチのうち、ＭＳＢのスイッチ４３−２，４４−２は、ラッチコントロール回路４５で発生され、制御線４６Ａを通して与えられるラッチ制御パルスＣによってオン／オフ制御が行われる。それ以外のスイッチ４３−０，４３−１，４４−０，４４−１は、ラッチコントロール回路４５で発生され、制御線４６Ｂを通して与えられるラッチ制御パルスＤによってオン／オフ制御が行われる。
【００３９】
続いて、上記構成の線順次化ラッチ回路２７Ｕの回路動作について説明する。
【００４０】
先ず、通常モード（３ｂｉｔモード）時には、ラッチコントロール回路４５からラッチ制御パルスＣ，Ｄが共に出力される。これにより、スイッチ４３−０〜４３−２，４４−０〜４４−２の全てが、ラッチ制御パルスＣ，Ｄに応答してオン／オフ可能となることで、ラッチ回路４１−０〜４１−２，４２−０〜４２−２の全てが、アクティブ状態、即ちデータの書き込み（ラッチ）が可能な状態となる。
【００４１】
一方、１ｂｉｔモードの設定時には、ラッチコントロール回路４５からラッチ制御パルスＣが出力されるのに対し、ラッチ制御パルスＤは“Ｌ”レベルに固定となる。これにより、ＭＳＢのスイッチ４３−２，４４−２のみがラッチ制御パルスＣに応答してオン／オフ可能となることで、ＭＳＢのラッチ回路４１−２，４２−２のみがデータの書き換え可能な状態（アクティブ状態）となり、残りのラッチ回路４１−０，４１−１，４２−０，４２−１についてはデータの書き換え禁止の状態（非アクティブ状態）となる。
【００４２】
その結果、１ｂｉｔモードの設定時には、ラッチ書き換え時の書き込み電流が少なくなるため、その分だけ低消費電力化が可能となる。なお、上記の回路動作に加えて、ＭＳＢ以外のラッチ回路４１−０，４１−１，４２−０，４２−１の各値を、書き換え禁止状態になる直前に論理“０”もしくは論理“１"に強制的にセットするようにしておくと、以下に説明するＤＡ変換回路２８Ｕの回路動作と整合のとれたシステムを構築することができる。
【００４３】
図６は、基準電圧選択型ＤＡ変換回路２８Ｕの単位回路の構成例を示す回路図である。ここでは、３ｂｉｔ（ｂ０，ｂ１，ｂ２）のディジタル画像データに対して８（＝２3 ）個の基準電圧Ｖ０〜Ｖ７が用意されることになる。この単位回路が、画素エリア部１２のデータライン…，２２ｍ−２，２２ｍ−１，２２ｍ，２２ｍ＋１，…ごとに１個ずつ配置されることになる。
【００４４】
上記構成の基準電圧選択型ＤＡ変換回路２８Ｕにおいて、通常モード（３ｂｉｔモード）時には、基準電圧Ｖ０として黒レベルを、基準電圧Ｖ７として白レベルをそれぞれ与え、基準電圧Ｖ０〜基準電圧Ｖ７のうちのいずれか１つの基準電圧を、３ｂｉｔ（ｂ０，ｂ１，ｂ２）のデータに基づいて選択する動作が行われることになる。
【００４５】
これに対して、１ｂｉｔモード時には、例えば、基準電圧Ｖ０として黒レベルを、基準電圧Ｖ４として白レベルをそれぞれ与えるようにするとともに、入力制御線３９−０，３９−１，３９−２のうち、ＭＳＢの入力制御線３９−２のみを使用し、ＭＳＢ（ｂ２）のデータのみで基準電圧を選択して白黒を表現するようにする。このとき、ＬＳＢ側の入力制御線３９−０，３９−１についてはそれらの電位を強制的に論理“０”に固定する。
【００４６】
このように、１ｂｉｔモード時には、入力制御線３９−０，３９−１の各電位を強制的に論理“０”に固定した状態において、ＭＳＢの入力制御線３９−２のみを使用して基準電圧の選択を行うようにすることにより、入力制御線３９−０，３９−１，３９−２の大容量負荷の充放電電流を入力制御線３９−０，３９−１について節約できるため、低消費電力化が可能になる。
【００４７】
なお、ここでは、最上位ビット（ＭＳＢ）の入力制御線３９−２を使用するとしたが、これに限られるものではなく、任意の入力制御線を使用することが可能であり、その使用する入力制御線に応じて残りの入力制御線の電位を論理“０”あるいは論理“１”に固定するようにすれば良い。
【００４８】
図７は、基準電圧発生回路１５の一構成例を示す回路図である。ここでは、３ｂｉｔのディジタル画像データに対応して８個の基準電圧Ｖ０〜Ｖ７を発生する場合を例に採って説明するものとする。
【００４９】
本構成例に係る基準電圧発生回路１５は、正電源電圧ＶＣＣと負電源電圧ＶＳＳとを一定の周期で互いに逆相でスイッチングするスイッチＳＷ１，ＳＷ２からなるスイッチ回路４１およびスイッチＳＷ３，ＳＷ４からなるスイッチ回路４２と、これらスイッチ回路４１，４２の各出力端Ａ，Ｂ間にスイッチＳＷ５，ＳＷ６を介して直列に接続された７個の分割抵抗Ｒ１〜Ｒ７とからなる構成となっている。ここで、正電源電圧ＶＣＣと負電源電圧ＶＳＳとを一定の周期、例えば１Ｈ（Ｈは水平走査期間）周期で互いに逆相でスイッチングするのは、液晶の劣化防止を目的として、液晶を交流駆動するためである。
【００５０】
上記構成の基準電圧発生回路１５において、黒信号用基準電圧Ｖ０および白信号用基準電圧Ｖ７は共に、図８のタイミングチャートに示すように、正電源電圧ＶＣＣと負電源電圧ＶＣＣを、制御パルスφ１，φ２に基づいてスイッチ回路４１，４２によって一定の周期でスイッチングすることで作成される。また、中間調用の基準電圧Ｖ１〜Ｖ６は、黒信号用基準電圧Ｖ０と色信号用基準電圧Ｖ７を分割抵抗Ｒ１〜Ｒ７による抵抗分割によって作成される。
【００５１】
これに対して、１ｂｉｔモードにおいては、スイッチＳＷ５，ＳＷ６をオープン（オフ）にし、分割抵抗Ｒ１〜Ｒ７への電流供給を停止するようにする。これにより、分割抵抗Ｒ１〜Ｒ７には電流が流れなくなり、これら分割抵抗Ｒ１〜Ｒ７での電力消費がなくなるため、低消費電力化が可能になる。
【００５２】
図９は、基準電圧発生回路１５の他の構成例を示す回路図であり、図中、図７と同等部分には同一符号を付して示している。なお、本構成例に係る基準電圧発生回路１５は、図６の基準電圧選択型ＤＡ変換回路に対応したものである。
【００５３】
本構成例に係る基準電圧発生回路１５では、図６の基準電圧選択型ＤＡ変換回路に対応させるために、基準電圧Ｖ４を与える電圧ライン４３とスイッチ回路４１の出力端Ａおよび基準電圧Ｖ４の分圧点Ｃとの間にスイッチＳＷ７，ＳＷ８を接続し、これらスイッチＳＷ７，ＳＷ８を１ｂｉｔモードのモード信号に基づいてオン／オフ制御する構成とする。
【００５４】
ここで、スイッチＳＷ７は通常モード（３ｂｉｔモード）時にオン（閉）状態となり、１ｂｉｔモード時にオフ(開)状態となるスイッチである。逆に、スイッチＳＷ８は通常モード時にオフ状態となり、１ｂｉｔモード時にオン状態となるスイッチである。これにより、１ｂｉｔモード時には、図１０のタイミングチャートから明らかなように、先の構成例の場合と同様に、スイッチＳＷ５，ＳＷ６がオフ状態となって中間調の基準電圧V１〜Ｖ６を作り出す分割抵抗Ｒ１〜Ｒ７に電流が流れなくなる同時に、基準電圧Ｖ４を与える電圧ライン４３に白信号用基準電圧Ｖ７が出力されるようになる。
【００５５】
その結果、１ｂｉｔモードでは、分割抵抗Ｒ１〜Ｒ７での電力消費がなくなるため、低消費電力化が図れ、また基準電圧選択型ＤＡ変換回路２８Ｕにおいて、先述したように、１本の入力制御線のみを使用して白／黒の基準電圧の選択を行うことができる。
【００５６】
なお、上記実施形態では、アクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、これに限定されるものではなく、エレクトロルミネッセンス（ＥＬ）素子を各画素の電気光学素子として用いたＥＬ表示装置などの他のアクティブマトリクス型表示装置にも同様に適用可能である。
【００５７】
また、上記実施形態においては、省電力モードの一つである低階調モードとして１ｂｉｔモード（２階調モード）を例に挙げて説明したが、これに限定されるものではなく、通常モードよりも階調数の少ない階調モードであれば、それ相応に低消費電力化が図れることになる。
【００５８】
またさらに、上記実施形態に係るアクティブマトリクス型液晶表示装置に代表されるアクティブマトリクス型表示装置は、パーソナルコンピュータ、ワードプロセッサ等のＯＡ機器やテレビジョン受像機などのディスプレイとして用いられる外、特に装置本体の小型化、コンパクト化が進められている携帯電話機やＰＤＡなどの携帯端末の表示部として用いて好適なものである。
【００５９】
図１１は、本発明が適用される携帯端末、例えば携帯電話機の構成の概略を示す外観図である。
【００６０】
本例に係る携帯電話機は、装置筐体５１の前面側に、スピーカ部５２、表示部５３、操作部５４およびマイク部５５が上部側から順に配置された構成となっている。かかる構成の携帯電話機において、表示部５３には例えば液晶表示装置が用いられ、この液晶表示装置として、先述した実施形態に係るアクティブマトリクス型液晶表示装置が用いられる。
【００６１】
このように、携帯電話機などの携帯端末において、先述した実施形態に係るアクティブマトリクス型液晶表示装置を表示部５３として用いることにより、当該液晶表示装置に搭載される各回路において、省電力モードの一つである１ｂｉｔモード時に確実に消費電力を低減できるため、表示装置の低消費電力化を図ることができ、よって端末本体の低消費電力化が可能になる。
【００６２】
【発明の効果】
以上説明したように、本発明によれば、アクティブマトリクス型表示装置あるいはこれを表示部として用いた携帯端末において、通常モードよりも階調数の少ない低階調モードの設定時に水平駆動回路に対して階調数に対応した回路部分のみをアクティブ状態とすることにより、残りの回路部分が非アクティブ状態となり、その回路部分では電力が消費されないため、その分だけ低消費電力化が図れることになる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るアクティブマトリクス型表示装置の構成例を示す概略構成図である。
【図２】液晶表示装置の表示エリア部の構成例を示す回路図である。
【図３】ガラス基板上の各構成要素の相互関係を具体的に示すブロック図である。
【図４】サンプリングラッチ回路の具体的な構成例を示すブロック図である。
【図５】線順次化ラッチ回路の具体的な構成例を示すブロック図である。
【図６】基準電圧選択型ＤＡ変換回路の単位回路の構成例を示す回路図である。
【図７】基準電圧発生回路の一構成例を示す回路図である。
【図８】一構成例に係る基準電圧発生回路の動作説明のためのタイミングチャートである。
【図９】基準電圧発生回路の他の構成例を示す回路図である。
【図１０】他の構成例に係る基準電圧発生回路の動作説明のためのタイミングチャートである。
【図１１】本発明に係る携帯端末である携帯電話機の構成の概略を示す外観図である。
【符号の説明】
１１…ガラス基板、１２…表示エリア部、１３Ｕ，１３Ｄ…Ｈドライバ（水平駆動回路）、１４…Ｖドライバ（垂直駆動回路）、１５…基準電圧発生回路、１６…１ｂｉｔモード制御回路、２３…単位画素、２５Ｕ…シフトレジスタ、２６Ｕ…サンプリングラッチ回路、２７Ｕ…線順次化ラッチ回路、２８Ｕ…基準電圧選択型ＤＡ変換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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