(57)【特許請求の範囲】
【請求項１】
第１電源端子と、より低い第２の電源端子との間に接続され、負荷を駆動し、
−  入力信号を受ける入力ノードと、前記負荷に接続する出力ノードと、
−  前記出力ノードおよび第２のより低い電源端子間に結合された制御端子および電流チャネルを有し、前記制御端子を前記入力ノードに結合し、前記入力ノードにおける選択された信号に応じて前記電流チャネルを導通させ、前記出力ノードを放電させるプルダウンスイッチと、
−  前記出力ノードにおける選択された電圧に応じて前記プルダウンスイッチを制御し、前記出力ノードを放電させ、
（ｉ）制御入力部と、前記第１電源を前記プルダウンスイッチの制御端子に結合する電流チャネルとを有する給電スイッチと、
（ｉｉ）前記入力ノードにおける選択された信号の受け取りに応じて、前記第１電源を前記給電スイッチの制御端子に結合する第１充電経路とを含む電流シンク回路とを有する、出力ドライバ回路において、
前記第１充電経路が、前記入力ノードにおける前記選択された信号の受け取り後の第１時間周期を取り、前記給電スイッチの制御端子を、前記給電スイッチを導通させるしきい値まで充電する第１インピーダンスを有し、
該ドライバ回路が、前記第１電源を、前記給電スイッチの制御端子に、前記入力ノードにおける前記選択された信号に応じて結合する補助充電経路と、前記第１充電経路より低いインピーダンスを有し、前記給電スイッチの制御端子を、前記第１時間周期より短い時間周期において前記しきい値に充電する第２電流経路とをさらに含むことを特徴とする要求時に電流シンクへのジャンプスタートを行う出力ドライバ回路。
【請求項２】
請求の範囲１に記載の出力ドライバ回路において、前記給電スイッチの制御端子を、前記出力ノードにおける電圧が第１の値以下の場合、放電する手段をさらに具えることを特徴とするドライバ回路。
【請求項３】
請求の範囲２に記載のドライバ回路において、前記放電手段が、前記給電スイッチの制御ゲートを前記出力ノードに結合する放電経路を具え、前記放電経路が、少なくとも１つのブレークダウン素子を含むことを特徴とする出力ドライバ回路。
【請求項４】
請求の範囲２に記載のドライバ回路において、前記放電手段が、前記放電スイッチの制御端子を放電する場合、前記補助充電経路が前記給電スイッチの制御端子を充電する場合に前記補助充電経路によって消費される電力と比べて比較的少ない待機電力が（ｉ）前記第１放電経路および（ｉｉ）前記放電手段によって消費され、前記出力ノードにおける電圧が前記第１の値以下の場合は常に、前記補助経路を無能力化する手段をさらに具え、これによって、前記出力ノードにおける電圧が前記第１の値以下の場合は常に比較的少ない電力のみが消費され、前記出力ノードにおける電圧が前記第１の値より高い場合は常に比較的大電力が前記補助充電経路によって消費されるようにしたことを特徴とする出力ドライバ回路。
【請求項５】
請求の範囲２に記載のドライバ回路において、前記補助充電経路が、導通および非導通状態間で切り替わり、前記給電スイッチの制御端子の充電を制御することができる第１制御スイッチを含み、前記第１制御スイッチが、前記入力ノードに結合した制御端子を含み、前記第１制御スイッチを、前記入力ノードにおける選択された信号に応じて導通させるようにしたことを特徴とするドライバ回路。
【請求項６】
請求の範囲５に記載のドライバ回路において、前記第１制御スイッチをＭＯＳＦＥＴとしたことを特徴とする出力ドライバ回路。
【請求項７】
請求の範囲５に記載のドライバ回路において、前記補助充電経路が、導通および非導通状態間で切り替わり、前記給電スイッチの制御端子の充電を制御することができる第２制御スイッチを含み、前記出力ノードに結合し、前記出力ノードにおける電圧が第２の値を超えた場合、前記第２制御スイッチを導通状態に切り替え、前記出力ノードにおける電圧が前記第２の値以下の場合、前記第２制御スイッチを非導通状態に切り替える手段をさらに含むことを特徴とする出力ドライバ回路。
【請求項８】
請求の範囲７に記載のドライバ回路において、前記第１の値を前記第２の値にほぼ等しくしたことを特徴とする出力ドライバ回路。
【請求項９】
請求の範囲７に記載のドライバ回路において、前記第２制御スイッチをＭＯＳＦＥＴとしたことを特徴とする出力ドライバ回路。
【請求項１０】
請求の範囲２に記載のドライバ回路において、前記補助充電経路が、導通および非導通状態間で切り替わり、前記給電スイッチの制御端子の充電を制御することができる制御スイッチを含み、前記出力ノードにおける電圧が第２の値を超えた場合、前記制御スイッチを導通状態に切り替え、前記出力ノードにおける電圧が前記第２の値以下の場合、前記制御スイッチを非導通状態に切り替える手段をさらに含むことを特徴とする出力ドライバ回路。
【請求項１１】
請求の範囲１０に記載のドライバ回路において、前記第１の値を前記第２の値にほぼ等しくしたことを特徴とする出力ドライバ回路。
【請求項１２】
請求の範囲１０に記載のドライバ回路において、前記第２制御スイッチをＭＯＳＦＥＴとしたことを特徴とする出力ドライバ回路。
【請求項１３】
請求の範囲１に記載のドライバ回路において、前記プルダウンスイッチおよび給電スイッチをバイポーラトランジスタとしたことを特徴とする出力ドライバ回路。
【請求項１４】
第１電源端子と、より低い第２の電源端子との間に接続され、負荷を駆動するＢｉＣＭＯＳ論理出力ドライバ回路であって、
論理ハイ値から論理ロウ値に変化した入力信号を受ける入力ノードと、前記負荷に接続する出力ノードと、
ベースと、前記出力ノードに結合されたコレクタと、前記第２のより低い電源端子に結合されたエミッタとを有するバイポーラプルダウントランジスタであって、前記入力ノードに結合された前記ベースが、該バイポーラトランジスタを、前記入力ノードにおける選択された論理値に応じて導通させ、前記出力ノードを放電させる、バイポーラプルダウントランジスタと、
前記プルダウントランジスタを、前記プルダウントランジスタが前記出力ノードを前記入力ノードにおける前記選択された論理値の受け取りに応じて初期に放電させるのに応じて非導通にする手段と、
前記プルダウントランジスタを制御し、前記出力ノードにおける電圧が第１の値を越えた場合は常に前記出力ノードを放電させる電流シンク回路であって、（ｉ）ベース、前記第１電源に結合されたコレクタおよび前記プルダウントランジスタのベースに結合されたエミッタを有するバイポーラフィーダトランジスタと、（ｉｉ）前記フィーダトランジスタのベースを充電する第１充電経路であって、該第１充電経路が、前記第１電源を前記フィーダトランジスタのベースに結合する電流経路を有する第１制御ＭＯＳＦＥＴを含み、前記第１制御ＭＯＳＦＥＴを、前記選択された論理信号が前記入力ノードにおいて存在する場合は常に導通させ、該第１充電経路が、第１インピーダンスを有し、この第１インピーダンスによって前記バイポーラフィーダトランジスタのベースを、前記給電トランジスタが導通するしきい値に充電するのに、前記入力ノードにおいて前記選択された論理信号を受けた後、第１の時間周期を要する第１充電経路と、（ｉｉｉ）前記出力ノードにおける電圧が前記第１値より下の場合は常に、前記給電トランジスタのベースを放電させ、前記給電トランジスタを非導通にする放電手段とを含み、前記放電手段が前記給電トランジスタのベースを放電する場合は常に、前記第１充電経路に待機電流が流れる電流シンク回路と、
前記第１電源を前記給電トランジスタのベースに結合する補助充電経路を含み、前記補助充電経路が、前記第１電源を前記給電トランジスタのベースに直列に結合する個々の電流チャネルを有する第２および第３制御ＭＯＳＦＥＴを含み、前記第２ＭＯＳＦＥＴが、前記入力ノードに結合された制御ゲートを有し、前記第２ＭＯＳＦＥＴの電流チャネルを、前記入力信号が前記選択された論理値である場合は常に導通させ、前記第３ＭＯＳＦＥＴの制御ゲートを前記出力ノードに結合し、前記第３ＭＯＳＦＥＴの電流チャネルが、前記出力ノードにおける電圧が前記第１値より高い場合には常に導通し、前記出力ノードにおける電圧が前記第１値以下の場合には常に非導通になるようにした、ジャンプスタート回路とを具え、
前記入力信号の論理ハイ値から論理ロウ値への変化の前は、前記出力ノードが前記第１値より上であり、前記第３制御ＭＯＳＦＥＴが導通しており、前記入力信号の論理ロウ値への変化に応じて、前記第２制御ＭＯＳＦＥＴが導通し、前記補助充電経路が前記給電トランジスタのベースを前記しきい値に充電し、これらに応じて、前記プルダウンスイッチが前記出力ノードを初期放電し、前記第３ＭＯＳＦＥＴを非導通にし、前記補助充電経路を無能力化し、それによって、前記出力ノードにおける電圧が前記第１値以下の場合は常に、前記待機電流のみが前記給電トランジスタのベースに流れるようにしたことを特徴とするＢｉＣＭＯＳ論理出力ドライバ回路。
【発明の詳細な説明】
発明の背景
本発明は、第１電源端子と、より低い第２の電源端子との間に接続され、負荷を駆動し、
−  入力信号を受ける入力ノードと、前記負荷に接続する出力ノードと、
−  前記出力ノードおよび第２のより低い電源端子間に結合された制御端子および電流チャネルを有し、前記制御端子を前記入力ノードに結合し、この入力ノードにおける選択された信号に応じて前記電流チャネルを導通させ、前記出力ノードを放電させるプルダウンスイッチと、
−  前記出力ノードにおける選択された電圧に応じて前記プルダウンスイッチを制御し、前記出力ノードを放電させるシンク回路であって、（ｉ）制御入力部と、前記第１電源を前記プルダウンスイッチの制御端子に結合する電流チャネルとを有する給電スイッチと、（ｉｉ）前記入力ノードにおける選択された信号の受け取りに応じて、前記第１電源を前記給電スイッチの制御端子に結合する第１充電経路とを含む電流シンク回路とを有する、出力ドライバ回路に関する。
このような出力ドライバ回路は、米国特許明細書第５５７００４４号（マーチン（Martin）他）から既知である。前記回路のある用途は、論理回路をバスのような負荷とインタフェースさせることである。例えば、前記入力ノードにおける論理ハイから論理ロウへの変化に応じて、前記プルダウンスイッチのプルダウントランジスタは導通し、前記出力ノードを論理ハイから論理ロウへ急速に引き下げる。次に前記プルダウントランジスタはターンオフし、電力を節約する。しかし、ある負荷条件下では、初め論理ロウに引き下げた後、前記出力ノードにおける電圧が、はね返りを起こし、論理ハイとして読み出すべき十分により高い電圧に戻ることがある。この場合、前記出力ノードにおける論理レベルが、前記入力ノードにおける信号を反映しないエラーまたはグリッチ（不所望出力）を生ずる。
このグリッチを克服するために、前記電流シンク回路は、前記出力ノードにおける電圧が第１の選択された値を超えて跳ね上がる場合、電流を供給して、前記プルダウンスイッチの制御端子に充電する給電スイッチを含む。この給電スイッチは、第１電源端子から前記給電スイッチのベースまでの充電経路によって充電され、前記入力部が論理ロウに変化する場合、イネーブル状態となる。前記プルダウンスイッチをターンオンし、前記出力ノードにおける電圧バウンス跳ね上り電圧を放電させる前記回路の応答時間は、前記回路の速度を制限する要因である。
したがって、本発明の目的は、前記ドライバ回路の電圧バウンスに応答し、放電する速度を改善することである。
本発明の他の目的は、前記回路の静的電力消費を増すことなく速度を改善することである。
一般的に言って、本発明によれば、序章によるドライバ回路は、
前記第１充電経路が、前記入力ノードにおける前記選択された信号の受け取り後の第１時間周期を取り、前記給電スイッチの制御端子を、前記給電スイッチを導通させるしきい値まで充電する第１インピーダンスを有し、
該ドライバ回路が、前記第１電源を、前記給電スイッチの制御端子に、前記入力ノードにおける前記選択された信号に応じて結合する補助充電経路と、前記第１充電経路より低いインピーダンスを有し、前記給電スイッチの制御端子を、前記第１時間周期より短い時間周期において前記しきい値に充電する第２電流経路とをさらに含むことを特徴とする。
本発明は、前記出力ノードの初期放電後の電圧バウンスへの反応における前記回路の速度は、前記給電スイッチのその導通状態への変化の速度によって制限されるという認識に基づいている。この変化の速度は、今度は、ゼロの静的電力の理想に近づけるために、前記出力電圧が論理ロウの場合に低い待機電流を有する必要性によって制限される。このとき、前記第１充電経路は、かなり高い抵抗を含む必要があり、これは、前記回路における固有キャパシタンスと共に、結果として、前記給電スイッチの高いインピーダンス（ＲＣ時定数）および望ましくないほど遅い充電速度を生じる。本発明による手段によって、前記補助充電経路は、前記電流シンク回路の第１充電経路よりも大幅に低いインピーダンスを有し、前記給電スイッチをその導通状態に前記第１充電経路よりも速く充電する。
好適には、前記電流シンク回路は、前記出力ノードにおける電圧が前記論理ハイおよび論理ロウ間の第１の値より低く引き下げられた場合は常に、前記スイッチの制御端子を放電する放電回路を含む。前記出力電圧が前記第１の値より下の場合、前記第１電圧電源から前記プルダウンスイッチの制御端子に電流が供給されず、低い待機電流のみが、前記第１充電経路を通って、前記給電スイッチの制御端子に流れ、前記給電スイッチのベースから前記放電回路を経て前記出力ノードに流れる。前記補助回路は、前記出力電圧が第１電圧値より上の場合においてのみ可能になる。動作において、したがって、前記補助充電経路は、前記入力信号が選択された論理値に変化したときから、前記出力ノードが初期の高い論理レベルから引き下げられるまでの比較的短い時間のみ可能になる。前記出力ノードが前記第１の値より下に引き下げられると、前記第１充電経路の低い待機電流のみが流れる。したがって、低電力消費が前記静的状態において維持され、同時に、前記回路の応答は、前記給電スイッチのその導通状態へのより速い充電によって、大幅に改善される。
本発明のこれら及び他の目的と、特徴及び利点は、以下の詳細な説明および図面を参照することによって明らかになるであろう。
好適実施形態の詳細な説明
図１を参照して本発明を説明する。本発明による出力ドライバ回路は、第１回路部分１０と、要求時に電流シンクの機能を提供する第２回路部分２０と、要求時に前記電流シンクへのジャンプスタート機能を提供する第３回路部分３０とを含む。
第１回路部分１０は、入力ノードＩＮおよび出力ノードＯＵＴを含み、前記出力ノードは、通常、バスのような外部負荷に接続され、これを駆動する。バイポーラＮＰＮトランジスタＱ１を具えて措成されるプルダウン装置は、出力ノードＯＵＴに結合されたコレクタと、この場合においてグランドである基準電源端子に接続されたエミッタとを有する。入力ノードＩＮを、入力装置であるインバータＵ１に接続し、この入力装置の出力部を、前記プルダウン装置の制御端子、すなわち、トランジスタＱ１のベースに、ＮＭＯＳスイッチＮ１によって結合する。ＮＭＯＳスイッチＮ１の制御端子を、前記出力ノードに、直列インバータＵ７およびＵ８を経て接続する。初期状態において、ノードＩＮおよびＯＵＴの双方は論理ハイであり（出力ノードＯＵＴは、図示しない回路網によって、ハイに引き上げられている）、ＮＭＯＳスイッチＮ１は導通している。入力ノードＩＮにおける論理信号が論理ハイから論理ロウに変化すると、インバータＵ１の出力部は、ロウからハイに変化する。トランジスタＱ１のベースに印加されたこの論理ハイ電圧は、トランジスタＱ１を導通させ、出力ノードＯＵＴにおける電圧をハイ論理レベルからロウ論理レベル、すなわち、接地電位の電圧ＶSATに引き下げる。前記出力部が論理ロウに引き下げられたあと、ＮＭＯＳスイッチＮ１は開き、トランジスタＱ１のベース駆動電流を奪う。
実際には、出力ノードＯＵＴにおける電圧は、論理ハイから論理ロウへ常に滑らかに変化し、論理ロウレベルにとどまるわけではない。ある程度、出力ノードＯＵＴにおける電圧は、いわゆる「バウンス効果」を受ける。電荷のかなりの量が前記出力ノードから急速に放電されるため、前記出力ノードにおける電圧は、論理ハイ（この場合において３Ｖ程度）から論理ロウ（ＶSAT程度）に滑らかに落ちない。より正確に言えば、前記電圧は、論理ロウを負の方向に通り越し、論理ハイに向かって正の方向に逆戻りし、次に再び論理ロウに向かって戻る。すなわち、前記出力電圧が安定した論理ロウに定まるには有限の時間を必要とし、この安定化時間の間、前記電圧は、論理ハイとみなされるほど十分に高く跳ね返るかもしれない。この安定化時間は、前記回路の動作速度を低下させる。前記外部負荷におけるリンギングまたはノイズも、入力ノードＩＮが論理ロウであるにもかかわらず、ノードＯＵＴにおける電圧を再び論理ハイに成らせるかもしれない。このように、前記出力ノードが入力状況を反映しないため、エラーが生じる。トランジスタＱ１を、前記出力ノードを常に放電するように、導通させつづけることができるが、これは、前記装置の電力需要を重大に増加させ、大部分の用途、特に、バッテリ駆動の用途に関して採用できる解決法ではない。
要求時電流シンク機能を有する第２回路部分２０は、前記出力部における電圧が予め決められたレベルより上に跳ね上がる場合、トランジスタＱ１をターンオンさせるが、前記出力ノードが論理ロウレベルの場合、トランジスタＱ１のベースに電流を供給しない。このように、特別なシンク電流は、前記グリッチを防止する必要がある場合にのみ供給される。前記第２回路部分は、バイポーラ給電トランジスタＱ３を含み、このトランジスタのコレクタを電源Ｖｃｃに接続し、エミッタをトランジスタＱ１のベースに接続する。トランジスタＱ３のベースを、第１Ｐ形ＭＯＳＦＥＴ  Ｐ２のドレインに接続し、このＭＯＳＦＥＴのソースを第２Ｐ形ＭＯＳＦＥＴ  Ｐ１のドレインに接続する。ＭＯＳＦＥＴ  Ｐ１の制御ゲートを、インバータＵ３を経てイネーブル入力部に結合し、ＭＯＳＦＥＴ  Ｐ２の制御ゲートを、第２インバータＵ２を経てインバータＵ１の出力部に結合する。トランジスタＱ３のベース電圧を、抵抗Ｒ１、ショットキダイオードＤ１およびトランジスタＱ２の直列接続によって制御する。
要求時電流シンク機能を有する第２回路２０は、以下のように機能する。イネーブル信号がハイの場合、インバータＵ３の出力部はロウであり、スイッチＰ１の主電流経路は導通する。初期状態において、入力ノードＩＮおよび出力ノードＯＵＴの双方は論理ハイであり、プルダウントランジスタＱ１および給電トランジスタＱ３の双方は導通していない。入力ノードＩＮにおける論理信号がハイからロウに変化すると、インバータＵ１の出力部はハイに切り替わり、インバータＵ２の出力部はロウになり、第２スイッチＰ２の主電流経路を導通させる。この瞬時において、導通経路は、電源端子Ｖｃｃから給電トランジスタＱ３のベースまで、抵抗Ｒ２と、ＭＯＳＦＥＴ  Ｐ１およびＰ２の主電流経路とを経て延在する。これは、トランジスタＱ３のベースを、出力ノードＯＵＴにおける電圧に応じて、トランジスタＱ３を導通させるのに十分なほど充電させることができる。代表的に、プルダウントランジスタＱ１は、出力ノードＯＵＴを吸い込み、次にそのベース駆動を、装置Ｑ３のベースが通電するのに十分なほど充電される前に、スイッチＮ１によって中断される。出力ノードＯＵＴにおける電圧が２００ｍＶ程度の第１電圧より下になると、ダイオードＤ１およびトランジスタＱ２（ダイオードとして機能する）は、順方向バイアスされ、電流をトランジスタＱ３のベースから排出し、その結果、トランジスタＱ３は導通せず、第１回路のプルダウントランジスタＱ１のベースに電流は供給されない。ここで、出力ノードＯＵＴにおける電圧が、バウンスまたは前記バスからの影響によって、２００ｍＶ程度の前記第１値より上昇すると、ダイオードＤ１およびトランジスタＱ２は、もはや順方向バイアスされず、その結果、給電トランジスタＱ３のベースは充電されない。これは、給電トランジスタＱ３を導通させ、トランジスタＱ３はプルダウントランジスタＱ１のベースを駆動せず、給電トランジスタＱ１はノードＯＵＴを吸い込む。ノードＯＵＴにおける電圧が再び２００ｍＶ程度より低くなると、トランジスタＱ３と、したがって給電トランジスタＱ１とはターンオフし、出力ノードＯＵＴにおける電圧が再び２００ｍＶ程度より高くなるまでオフのままである。
このように、第１回路部分１０は、前記入力信号のハイからロウへの初期変化に応じて、大きい負荷電流を急速にグランドに吸い込むことによって、出力ノードＯＵＴを急速にロウに引き下げる。シンク機能を有する第２回路２０を使用し、前記出力ノードＯＵＴにおけるグリッチを、プルダウンスイッチＱ１を電圧バウンスの結果としてターンオンすることによって抑制する。しかしながら、電圧バウンスを吸い込む第２回路２０の応答時間は、前記回路の速度における制限要因であることがわかっている。これは、第２回路２０が、プルダウントランジスタＱ１をターンオンするのに十分なほど充電されるのに掛かる時間によるものであり、抵抗Ｒ２の抵抗値と関連して、給電トランジスタＱ３のベースの充電レートを制限するＲＣ時定数を与える、前記回路におけるキャパシタンスによって生じる。抵抗Ｒ２の抵抗値を小さくすると、前記ＲＣ時定数とその関係する遅延とは小さくなる。しかしながら、この抵抗値を十分に大きく保ち、前記出力ノードＯＵＴにおける電圧が、順方向バイアスすべき装置Ｄ１およびＱ２に関して十分に低い場合、装置Ｒ２、Ｐ１、Ｐ２、Ｑ２、Ｄ１およびＲ１を通って流れる待機電流を制限する必要がある。この待機電流は、前記入力信号が論理ロウであり、前記出力ノードにおける電圧が論理ロウである（すなわち、ノードＯＵＴが初期にロウに引き下げられた後、および、なんらかのバウンスがロウに引き下げられた後）ならば常に流れる。実際には、抵抗Ｒ２の抵抗値を、この遅延を十分なレベルまで低減するのに十分なほど小さくできないことがわかっている。
この問題を克服するために、本発明によれば、給電トランジスタＱ３のベースを装置Ｒ２、Ｐ１、Ｐ２よりも速く充電する追加の第３回路部分３０を設ける。この第３回路部分３０は、３個のインバータＵ４、Ｕ５、Ｕ６と、３個の追加のＰ形トランジスタＭＯＳＦＥＴ  Ｐ３、Ｐ４、Ｐ５とを含む。給電トランジスタＱ３のベースを、ＭＯＳＦＥＴ  Ｐ５のドレインに接続する。ＭＯＳＦＥＴ  Ｐ５のソースを、ＭＯＳＦＥＴ  Ｐ４のドレインに接続し、ＭＯＳＦＥＴ  Ｐ４のソースを、ＭＯＳＦＥＴ  Ｐ３のドレインに接続する。ＭＯＳＦＥＴ  Ｐ３のソースを、電源Ｖｃｃに結合する。インバータＵ２の出力部を、ＭＯＳＦＥＴ  Ｐ５の制御端子に結合する。ＭＯＳＦＥＴ  Ｐ４の制御端子を、前記イネーブル入力部に、インバータＵ３を経て結合する。スイッチとして動作するＭＯＳＦＥＴＰ３の制御端子を、インバータＵ４、Ｕ５およびＵ６の直列接続を経て出力ノードＯＵＴに結合する。
ここで、前記イネーブル信号が論理ハイの場合は常に、ＭＯＳＦＥＴ  Ｐ４（およびＭＯＳＦＥＴ  Ｐ１）は導通する。入力ノードＩＮが信号ハイの場合、出力ノードＯＵＴは（図示しない回路網によって）ハイに引き上げられる。ハイの出力ノードＯＵＴによって、インバータＵ６の出力部は論理ロウになり、ＭＯＳＦＥＴ  Ｐ３は導通する。このように、前記入力部が論理ハイから論理ロウに変化する前に、ＭＯＳＦＥＴ  Ｐ３およびＰ４の双方は導通するが、ＭＯＳＦＥＴ  Ｐ５は導通しない。ここで、前記入力信号が変化すると、インバータＵ１の出力部はハイになり、インバータＵ２の出力部はロウになる。これは、ＭＯＳＦＥＴＰ５およびＰ２を同時に導通させる。ＭＯＳＦＥＴ  Ｐ３−Ｐ５の直列接続は、装置Ｒ２、Ｐ１、Ｐ２から成る直列ストリングよりきわめて小さい抵抗値を有し、したがって、ストリングＰ３−Ｐ５のＲＣ時定数もきわめてより小さくなる。したがって、トランジスタＱ３のベースは、第３回路部分３０によって、装置Ｒ２を含むストリングによるよりもきわめて急速に充電される。回路３０は、このように、要求時電流シンク回路２０における電流シンクを、前記入力信号のハイからロウへの変化の前のより早い時間において給電トランジスタＱ３を導通させることができることによって、効率的にジャンプスタートさせる。ここで、出力ノードＯＵＴにおける電圧がトランジスタＱ１によって初期にロウに引き下げられると、この信号は、直列インバータストリングＵ４、Ｕ５、Ｕ６を通って伝播し、ＭＯＳＦＥＴ  Ｐ３をターンオフする（非導通にする）。これは、給電トランジスタＱ３のベースの充電を停止する。しかしながら、これは、（インバータＵ１がハイになった後の）インバータＵ２を通る前記信号の伝播が、プルダウントランジスタＱ１が出力ノードＯＵＴを初期にロウに引き下げ、この信号がストリングＵ４、Ｕ５およびＵ６を通って伝播し、ＭＯＳＦＥＴ  Ｐ３を非導通にするのに掛かる時間よりも速いため、Ｐ５がターンオンした後に生じる。このように、前記入力信号のハイからロウへの変化に応じて、前記ジャンプスタート回路は、給電トランジスタＱ３のベースを急速に充電し、次に、出力ノードＯＵＴが初期にロウに引き下げられると、ターンオフする。前記要求時電流回路網は、出力ノードＯＵＴにおけるバウンスを抑制するため、出力ノードＯＵＴは、信号が戻って伝播し、Ｐ３がターンオンし返すのに十分なほど長い時間の間、十分に高くはならず、前記ジャンプスタート経路からのさらなる充電は起こらない。したがって、経路Ｐ３、Ｐ４、Ｐ５からのさらなる電力排出はない。したがって、ジャンプスタートのための第３回路３０と、要求時電流シンク機能を有する第２回路２０との組み合わせは、前記出力部における電圧バウンスをより速く処理することができることを保証し、同時に、抵抗Ｒ２の結果としてのきわめて小さい待機電流の利点を維持するという利点を有する。
図２は、本発明による給電スイッチＱ３のベースの減少した充電時間を示すグラフである。垂直軸は、ボルト単位で示す、トランジスタＱ３のベースにおける電圧であり、水平軸は、ナノ秒で示す時間であり、時間ゼロは、前記入力部が論理ロウに変化する前に論理ハイのままである時を表す。点線Ａは、本発明によるジャンプスタート回路有りのスイッチＱ３のベース電圧を表し、実線Ｂは、ジャンプスタート回路３０無しのスイッチＱ３のベース電圧を表す。図２に示すように、本発明による回路によって、スイッチＱ３は、６ナノ秒直後に（このスイッチが導通する）１．４Ｖ程度に充電される。この同じ時間に、実線Ｂによって表される先行技術の回路は、スイッチＱ３のベースを４００ｍＶ程度までしか充電しない。この先行技術の回路によって、スイッチＱ３のベース電圧は、１２ナノ秒程度、すなわち、本発明によるジャンプスタート回路の２倍の充電時間まで１．４Ｖに充電されない。抵抗Ｒ２の抵抗値を減少させることによって、線Ｂの勾配を増加させ、前記充電時間を短縮させることができるが、これは、電流シンク回路２０の待機電流を望ましくなく増大させる。
上記回路は、その低電力消費に関して好適な特性のため、ＢｉＭＯＳ技術において実現される。しかしながら、本発明の原理を、標準的なバイポーラ、ＮＭＯＳまたはＣＭＯＳプロセスのいずれかのような、他のプロセスまたは技術において実現することもできる。また、ここに記載した原理から逸脱することなく他の変形を行うことができることは、前述から明らかであろう。例えば、イネーブル信号による制御が必要ない場合、装置Ｐ１およびＰ４を取り除くことができる。また、例えば、前記構成要素の数および性質を変更し、前記開示した機能を、異なった電圧レベルにおいてトリガしてもよい。したがって、本発明の好適実施形態を示し、説明したが、これらの実施形態において、範囲を請求の範囲において規定した本発明の原理および精神から逸脱することなく、変更を行えることは、当業者には明らかであろう。
本発明の多くの特徴及び利点は、この詳細な明細書から明らかであり、添付した請求の範囲によって、本発明の真の精神および範囲内であるすべてのこれらのような特徴及び利点をカバーするものとする。多数の変形及び変更は、当業者に容易に考えられることから、本発明をここで示し、説明した厳密な構成および動作に限定することは望ましくなく、したがって、すべての好適な変更及び同等物を本発明の範囲内に入れてもよい。
【図面の簡単な説明】
図１は、本発明による出力ドライバ回路の好適実施形態の配線図である。
図２は、本発明による改善あり及びなしの給電スイッチのベースの充電時間を比較するグラフである。
【図１】
0004145363.tif 000002
【図２】
0004145363.tif 000003