(57)【特許請求の範囲】
【請求項１】
半導体基板の表面側に設けられた素子分離膜と、
前記素子分離膜で電気的に分離された素子形成領域にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の両脇における前記素子形成領域の表面層に設けられたソース拡散層およびドレイン拡散層と、
前記ドレイン拡散層の周縁部から当該ドレイン拡散層に隣接する前記素子分離膜の下層に亘って設けられたオフセットドレイン拡散層と、
前記オフセットドレイン拡散層との間に間隔を設けて前記素子分離膜の下層に設けられた当該オフセットドレイン拡散層と異なる導電型の第１ウェル拡散層と、
前記第１ウェル拡散層の下層に設けられた前記オフセットドレイン拡散層と同じ導電型の第２ウェル拡散層とを有する半導体装置において、
前記オフセットドレイン拡散層の下方で前記第２ウェル拡散層とほぼ同じ深さには、これらの拡散層とは異なる導電型の埋め込み拡散層が設けられ、当該埋め込み拡散層は当該第２ウエル拡散層の近くまで形成された状態になっている
ことを特徴とする半導体装置。
【請求項２】
前記オフセット拡散層はＰ型の導電型が付与されており、前記埋め込み拡散層はＮ型の導電型が付与されてなる
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板上に窒化シリコンパターンを形成し、前記窒化シリコンパターンが形成された前記半導体基板上にレジストパターンを形成する工程と、
前記レジストパターンおよび窒化シリコンパターンをマスクにして、前記半導体基板の表面層にオフセットドレイン拡散層を形成するためのイオン注入を行う工程と、
前記レジストパターンをマスクにして、前記窒化シリコンパターンおよび前記オフセットドレイン拡散層下方を含む前記半導体基板の深い位置に、当該オフセットドレイン拡散層とは異なる導電型の埋め込み拡散層を形成するためのイオン注入を行う工程と、
前記２回のイオン注入の後に前記レジストパターンを除去し、次いで前記窒化シリコンをマスクにして前記半導体基板の表面層に素子分離膜を形成し、当該素子分離膜の下層にオフセットドレイン拡散層が設けられた状態とする工程と、
前記素子分離膜の下層における前記オフセットドレイン拡散層と分離された位置に当該オフセットドレイン拡散層と異なる導電型の第１ウェル拡散層を形成するためのイオン注入を行う工程と、
前記第１ウェル拡散層と同じ位置で前記埋め込み拡散層とほぼ同じ深さに、前記オフセットドレイン拡散層と同じ導電型の第２ウェル拡散層を形成するためのイオン注入を行う工程と、
前記素子分離膜で電気的に分離された素子形成領域にゲート絶縁膜を介してゲート電極を形成し、ゲート電極をマスクにしたいオン注入によってソース拡散層および前記素子分離膜の下層に設けられたオフセットドレイン拡散層に連続するドレイン拡散層を形成する工程とを行う
ことを特徴とする半導体装置の製造方法。
【請求項４】
前記オフセットドレイン拡散層を形成するイオン注入の際には、Ｐ型の不純物を用い、前記埋め込み拡散層を形成するイオン注入の際には、Ｎ型の不純物を用いる
ことを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、詳細には、高耐圧トランジスタからなる半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来の高耐圧トランジスタとしては、半導体基板の表層部に形成した高濃度のドレイン拡散層の周りに、比較的低濃度のオフセット拡散層（オフセットドレイン）を設けてドレイン耐圧を確保したＬＯＤ（LOCOS OFFSET DRAIN) 型のもが知られている。
【０００３】
このＬＯＤ型高耐圧トランジスタの製造では、ＬＯＣＯＳ法により半導体基板を酸化（以下、ＬＯＣＯＳ酸化と記す）してＬＯＣＯＳ酸化膜からなる素子分離膜を形成する前に、半導体基板上に形成されている窒化シリコン（ＳｉＮ）膜をマスクにしてイオン注入を行い、その後のＬＯＣＯＳ酸化にて、先にイオン注入した不純物を拡散させることによって、後に形成するドレイン拡散層の周辺となる位置にオフセット拡散層を形成している。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の高耐圧トランジスタでは、オフセット拡散層に近接する位置の素子分離膜の下方に、オフセット拡散層と同じ導電型のウエルが形成されていると、オフセット拡散層とウエルとの距離が短いために、これら両者間でリークが発生し、オフセット拡散層がウエルを介してソース拡散層とパンチスルーを起こすという不具合が生じる。その結果、必要とされるドレイン耐圧を確保することが難しくなり、トランジスタ特性が低下したり、良好なデバイス特性を確保できないといった事態を引き起こしてしまう。
【０００５】
したがって、オフセット拡散層に近接する位置にオフセット拡散層と同じ導電型のウエルが形成されていても、必要とされるドレイン耐圧を確保できる技術の開発が切望されている。
【０００６】
【課題を解決するための手段】
そこで上記課題を解決するために、本発明に係る半導体装置は、半導体基板の素子分離膜で電気的に分離された素子形成領域にドレイン拡散層が形成され、半導体基板のドレイン拡散層の周りにオフセット拡散層が形成され、オフセット拡散層に近接する位置の素子分離膜の下方にウエルが形成されてなるものにおいて、半導体基板には、少なくとも上記オフセット拡散層の下方でかつ上記ウエルとほぼ同じ深さ位置に、オフセット拡散層とは異なる導電型の埋め込み拡散層が形成された構成となっている。
【０００７】
上記発明の半導体装置では、半導体基板のドレイン拡散層およびオフセット拡散層の下方でかつこのオフセット拡散層に近接するウエルとほぼ同じ深さ位置に、オフセット拡散層とは異なる導電型の埋め込み拡散層が形成されているため、この埋め込み拡散層により、オフセット拡散層と上記ウエルと間に形成されるリークパスが狭められ、この部分でのリークの発生が防止される。すなわち、埋め込み拡散層がパンチスルーストッパ層となり、この埋め込み拡散層によって、オフセット拡散層が上記ウエルを介して、ドレイン拡散層とともに半導体基板に形成されるソース拡散層とパンチスルーを起こしてしまうことが防止される。
【０００８】
また上記課題を解決するための本発明に係る半導体装置の製造方法は、半導体基板の素子分離膜で電気的に分離された素子形成領域に設けるドレイン拡散層の周りに、イオン注入によってオフセット拡散層を形成する工程を有した方法において、このオフセット拡散層を形成する工程の際には、上記イオン注入の他に、このイオン注入で用いるマスクをそのまま使用した他のイオン注入を行い、この他のイオン注入の際には、オフセット拡散層を形成するイオン注入とは異なる導電型の不純物を、オフセット拡散層に近接する位置の素子分離膜の下方でかつオフセット拡散層と同じ導電型に形成するウエルとほぼ同じ深さ位置に導入可能な高エネルギー条件で行うようになっている。
【０００９】
上記発明の半導体装置の製造方法では、オフセット拡散層を形成するイオン注入の他に、該イオン注入で用いるマスクをそのまま使用した他のイオン注入を行うとともに、この他のイオン注入の際には、オフセット拡散層を形成するイオン注入とは異なる導電型の不純物を、オフセット拡散層に近接して形成されるウエルとほぼ同じ深さ位置に導入可能な高エネルギーで行うため、少なくともオフセット拡散層の下方でかつウエルとほぼ同じ深さ位置に、オフセット拡散層とは異なる導電型の埋め込み拡散層が形成される。この埋め込み拡散層は、上記発明の半導体装置に係る埋め込み拡散層となるものであり、よってこの埋め込み拡散層により、オフセット拡散層がウエルを介して半導体基板のソース拡散層とパンチスルーを起こすことが防止される上記発明の半導体装置が製造される。
しかも、この発明方法では、埋め込み拡散層を形成する他のイオン注入を、オフセット拡散層を形成するイオン注入で用いるマスクをそのまま使用して行うため、イオン注入を１回追加するだけの最小限の追加作業で済む。
【００１０】
【発明の実施の形態】
以下、本発明に係る半導体装置およびその製造方法の実施形態を図面に基づいて説明する。
図１は本発明に係る半導体装置の一実施形態を示す要部側断面図である。
図１に示すようにこの半導体装置１は、Ｐチャネル型のＬＯＤ型高耐圧トランジスタ（以下、半導体装置１を高耐圧トランジスタ１と記す）であり、例えば、Ｎ型の半導体基板２に素子分離膜であるＬＯＣＯＳ酸化膜３が形成されている。
【００１１】
ＬＯＣＯＳ酸化膜３で電気的に分離された素子形成領域には、その領域における半導体基板２上にゲート絶縁膜（図示略）を介してゲート電極４が形成されている。ゲート電極４は例えば、ポリシリコン層４ａとシリサイド層４ｂとの積層膜であるいわゆるポリサイドで構成されている。またゲート電極４の側壁には、サイドウォール５が形成されている。
【００１２】
さらに、素子形成領域におけるゲート電極４の両側位置でかつ半導体基板２の表層部には、Ｐ+ 型のドレイン拡散層６とＰ+ 型のソース拡散層７とがそれぞれ形成されている。ドレイン拡散層６の周りには、ドレイン耐圧を確保するために、比較的低濃度のＰ型のＬＯＣＯＳオフセットドレイン層（ＰＬＯ）であるオフセット拡散層８が形成されている。詳細には、このオフセット拡散層８は、ドレイン拡散層６の周縁部からドレイン拡散層６に隣接するＬＯＣＯＳ酸化膜３の下に亘って形成された状態となっている。
【００１３】
ゲート電極４に形成されたソース拡散層７側のサイドウォール５の直下位置でかつ半導体基板２の表層部には、Ｐ- 型の拡散層９が形成されている。また、オフセット拡散層８に近接する位置のＬＯＣＯＳ酸化膜３の下方には、Ｎ型の第１ウエル１０が形成され、さらにこの下層に、オフセット拡散層８と同じ導電型でかつ高濃度のＰ+++ 型の第２ウエル１１が形成されている。この第２ウエル１１が、本発明におけるウエルに相当するものとなる。
【００１４】
そして、少なくともオフセット拡散層８の下方でかつ第２ウエル１１とほぼ同じ深さ位置に、オフセット拡散層８とは異なる導電型、つまりここではＮ- 型の埋め込み拡散層１２が形成されている。本実施形態において埋め込み拡散層１２は、ドレイン拡散層６およびオフセット拡散層８の下方で、さらにオフセット拡散層８から第２ウエル１１の近くまで形成された状態になっている。
【００１５】
次に、上記のごとく構成された高耐圧トランジスタ１の製造方法に基づき、本発明に係る半導体装置の製造方法の一実施形態を説明する。
図２（ａ）〜（ｃ）は、実施形態の高耐圧トランジスタ１の製造方法を工程順に示す要部側断面図であり、特に本発明方法の特徴であるオフセット拡散層８および埋め込み拡散層１２の形成工程を示す図である。
【００１６】
高耐圧トランジスタ１のオフセット拡散層８および埋め込み拡散層１２を形成するにあたっては、予め図２（ａ）に示す基体２０を作製しておく。すなわち、Ｎ型の半導体基板２の表層に、加熱酸化によって酸化シリコン膜２１を形成し、酸化シリコン膜２１上にＣＶＤ法によって窒化シリコン膜２２を形成する。次いでフォトリソグラフィ（レジスト塗布、露光、現像、ベーキング等）によって窒化シリコン膜２２上にレジストパターン（図示略）を形成し、続いてこのレジストパターンをマスクとした異方性エッチングによって窒化シリコン膜２２をパターニングして、ＬＯＣＯＳ酸化膜３（図１参照）を形成する位置を開口した（素子を形成しようとする領域を覆った）窒化シリコンパターン２３を形成する。
【００１７】
次いでフォトリソグラフィによって、半導体基板２上に、オフセット拡散層８を形成するためのレジストパターン２４を形成する。このレジストパターン２４および窒化シリコンパターン２３によって、オフセット拡散層８を形成する領域が規定されることになる。つまり、レジストパターン２４および窒化シリコンパターン２３が、次工程で行うオフセット拡散層８を形成するイオン注入の際のマスクとなる。このようにして基体２０が作製される。
【００１８】
上記のように作製された基体２０を用いて、この実施形態の方法ではまず、図２（ｂ）に示すごとく、基体２０の半導体基板２に、レジストパターン２４および窒化シリコンパターン２３をマスクとしたイオン注入を行ってオフセット拡散層８を形成する工程を行う。その際には、上記したように窒化シリコンパターン２３がマスクとなる程度のエネルギーにて半導体基板２の表層部にＰ型の不純物を打ち込むため、窒化シリコンパターン２３の直下には不純物が打ち込まれない。また後の工程では、窒化シリコンパターン２３の直下にＰ型の不純物が選択的に打ち込まれてドレイン拡散層６が設けられることになるため、このドレイン拡散層６の周りにオフセット拡散層８が形成されることになる。
【００１９】
上記工程では続いて、オフセット拡散層８を形成するイオン注入時とは異なる導電型（ここではＮ型）の不純物を用いて、図２（ｃ）に示すように他のイオン注入を行う。その際には、オフセット拡散層８を形成した際のマスクであるレジストパターン２４および窒化シリコンパターン２３を除去することなくそのまま使用する。しかしながら、後にＬＯＣＯＳ酸化膜３の下方に形成する第２ウエル１１（図１参照）とほぼ同じ深さ位置に導入可能な高エネルギー条件にてイオン注入を行うため、レジストパターン２４が実質的なマスクとなり、窒化シリコンパターン２３のみで覆われている部分の直下にも不純物が打ち込まれることになる。この結果、オフセット拡散層８の下方および窒化シリコンパターン２３のみで覆われている部分の下方にＮ型の埋め込み拡散層１２が形成される。
【００２０】
なお、この実施形態の方法では、オフセット拡散層８を形成するイオン注入を行った後に、埋め込み拡散層１２を形成するイオン注入を行っているが、同じマスクを使用することから、埋め込み拡散層１２を形成するイオン注入を行った後にオフセット拡散層８を形成するイオン注入を行うこともできる。
【００２１】
その後は、従来と同様に、レジストパターン２３を除去し、窒化シリコンパターン２３をマスクとしたＬＯＣＯＳ酸化を行って、半導体基板２にＬＯＣＯＳ酸化膜３を形成する。この熱処理によって、半導体基板２に打ち込まれた不純物が活性化される。次いで窒化シリコンパターン２３および酸化シリコン膜２１を除去した後、イオン注入によって、オフセット拡散層８に近接する位置のＬＯＣＯＳ酸化膜３の下方に、Ｎ型の第１ウエル１０を形成し、第１ウエル１０の下層にオフセット拡散層８と同じＰ+++ 型のウエル１１を形成する。
【００２２】
次に、半導体基板２の表層にゲート絶縁膜を形成する。続いて、半導体基板２上にポリシリコン層４ａおよびシリサイド層４ｂを成膜し、これらをパターニングして半導体基板２上のＬＯＣＯＳ酸化膜３で電気的に分離された素子形成領域にポリサイドからなるゲート電極４を形成する。次いで、ゲート電極４をマスクとしたイオン注入を行ってＰ- 型の拡散層９を形成し、さらにゲート電極４の側壁にサイドウォール５を形成した後にイオン注入を行うことによって、素子形成領域における半導体基板２に不純物を選択的に導入してＰ+ 型のドレイン拡散層６およびソース拡散層７を形成する。
【００２３】
そして、不純物を活性化するための熱処理を行うことにより、ドレイン拡散層６およびオフセット拡散層８の下方で、さらにオフセット拡散層８から第２ウエル１１の近くまで埋め込み拡散層１２が形成された上記の高耐圧トランジスタ１が製造される。
【００２４】
このように製造された高耐圧トランジスタ１では、半導体基板２のドレイン拡散層およびオフセット拡散層６の下方でかつこのオフセット拡散層６に近接する第２ウエル１１とほぼ同じ深さ位置に、オフセット拡散層６とは異なる導電型の埋め込み拡散層１２が形成された構造となっている。そのため、埋め込み拡散層１２により、オフセット拡散層８と第２ウエル１１と間に形成される図１中破線矢印にて示すリークパスが狭められ、この部分でのリークの発生を防止できることになる。すなわち、埋め込み拡散層１２がパンチスルーストッパ層となり、オフセット拡散層８が第２ウエル１１を介して半導体基板２のソース拡散層７とパンチスルーを起こしてしまうのを防止することができる。
【００２５】
したがって、必要とするドレイン耐圧を確保することができるので、トランジスタ特性が向上し、良好なデバイス特性を有する高耐圧トランジスタ１を実現することができる。
【００２６】
また上記実施形態の方法では、オフセット拡散層８を形成するイオン注入で用いるマスクをそのまま使用し、高エネルギーのイオン注入を行うことにより埋め込み拡散層１２を形成するので、イオン注入を１回追加するだけの最小限の追加作業で済む。よって、製造コストの上昇を最小限に抑えつつ、トランジスタ特性が向上しかつデバイス特性が確保された高耐圧トランジスタ１を製造することができる。
【００２７】
なお、本実施形態では、Ｐチャネル型のＬＯＤ型高耐圧トランジスタおよびその製造に本発明を適用した例を述べたが、本発明はＮチャネル型のＬＯＤ型高耐圧トランジスタおよびその製造にも適用することができる。
【００２８】
【発明の効果】
以上説明したように本発明に係る半導体装置によれば、半導体基板のドレイン拡散層およびオフセット拡散層の下方でかつこのオフセット拡散層に近接するウエルとほぼ同じ深さ位置に、オフセット拡散層とは異なる導電型の埋め込み拡散層を設けて、オフセット拡散層と上記ウエルと間でのリークの発生を防止する構造としたので、必要とするドレイン耐圧を確保することができる。よって、トランジスタ特性が向上し、良好なデバイス特性を有する高耐圧の半導体装置を実現することができる。
【００２９】
また本発明に係る半導体装置の製造方法では、オフセット拡散層を形成する工程の際、オフセット拡散層を形成するイオン注入の他に、この工程のイオン注入で用いるマスクをそのまま使用し、オフセット拡散層に近接して形成されるウエルとほぼ同じ深さ位置に導入可能な高エネルギー条件にて他のイオン注入を行うので、オフセット拡散層と上記ウエルと間でのリークの発生を防止する上記発明の埋め込み拡散層を、イオン注入を１回追加するだけの最小限の追加作業で形成できる。したがって、製造コストの上昇を最小限に抑えつつ、トランジスタ特性が向上しかつデバイス特性が確保された高耐圧の半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一実施形態を示す要部側断面図である。
【図２】（ａ）〜（ｃ）は本発明に係る半導体装置の一実施形態を工程順に示す要部側断面図であり、実施形態の高耐圧トランジスタにおけるオフセット拡散層および埋め込み拡散層の形成工程を示す図である。
【符号の説明】
１…高耐圧トランジスタ、２…半導体基板、３…ＬＯＣＯＳ酸化膜、６…ドレイン拡散層、８…オフセット拡散層、１１…第２ウエル、１２…埋め込み拡散層、２３…窒化シリコンパターン、２４…レジストパターン
【図１】
0004062799.tif 000002
【図２】
0004062799.tif 000003