(57)【特許請求の範囲】
【請求項１】
第１の導電型のドレイン層と、前記ドレイン層上に配置された第２の導電型の耐圧層とを有する半導体基板と、
前記半導体基板の前記耐圧層側から部分的に拡散された不純物によって形成され、底部が前記第１の導電型のドレイン層に接続された第１の導電型の導電領域と、
前記半導体基板の前記耐圧層側から部分的に拡散された不純物によって形成された第２の導電型のベース領域と、
前記ベース領域内に形成された第１の導電型のソース領域と、
前記ソース領域と前記導電領域との間に位置する前記ベース領域の表面をチャネル領域としたときに、少なくとも該チャネル領域表面に配置されたゲート酸化膜と、
前記ゲート酸化膜上に配置されたゲート電極膜と、
前記ソース領域と前記ベース領域に電気的に接続されたソース電極と、
前記ドレイン層に電気的に接続されたドレイン電極とを有し、
前記導電領域の表面濃度は、前記耐圧層の表面濃度よりも高いトランジスタ。
【請求項２】
前記導電領域は、表面を該導電領域とは反対の導電型の領域で囲まれた部分を有する請求項１記載のトランジスタ。
【請求項３】
前記ベース領域は、前記耐圧層内に形成された部分と、前記導電領域内に形成された部分とが接続されている請求項１乃至請求項２のいずれか１項記載のトランジスタ。
【請求項４】
前記ベース領域の前記導電領域内に形成された部分が前記チャネル領域にされた請求項３記載のトランジスタ。
【請求項５】
前記ソース領域は、前記導電領域内に形成された前記ベース領域内と、前記耐圧層内に形成された前記ベース領域内との間に亘って配置された請求項３又は請求項４のいずれか１項記載のトランジスタ。
【請求項６】
前記ベース領域の表面濃度は、前記耐圧層の表面濃度よりも高い請求項１乃至請求項５のいずれか１項記載のトランジスタ。
【請求項７】
前記ベース領域の表面の表面濃度は前記導電領域よりも高い請求項１乃至請求項６のいずれか１項記載のトランジスタ。
【請求項８】
前記半導体基板の前記耐圧層と反対側には、前記ドレイン層よりも高濃度の第１の導電型の低抵抗層が配置された請求項１乃至請求項７のいずれか１項記載のトランジスタ。
【請求項９】
前記半導体基板の前記耐圧層とは反対側には、第２の導電型のコレクタ層が配置された請求項１乃至請求項７のいずれか１項記載のトランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳＦＥＴやＩＧＢＴ等の電界効果トランジスタの技術分野に関する。
【０００２】
【従来の技術】
従来のＭＯＳＦＥＴを図面を用いて説明する。
図３８を参照し、符号１０１は文献に記載されている従来型のＭＯＳＦＥＴの一例であり、シリコン単結晶から成り、Ｎ+型の不純物が高濃度にドープされたドレイン層１０５と、該ドレイン層１０５上にエピタキシャル成長によって形成されたＮ-型の導電層１０６とを有している。導電層１０６内には、表面からＰ型の不純物が拡散され、ベース領域１１２が形成されている。
【０００３】
ベース領域１１２内には、その表面からＮ型の不純物が拡散され、リング状のソース領域１１４が形成されている。符号１１５で示した領域は、ベース領域１１２の端部とソース領域１１４の外周部分の間の部分であり、チャネル領域と呼ばれている。
【０００４】
ベース領域１１２とソース領域１１４とチャネル領域１１５とで、１つのセル１１７が形成されている。ＭＯＳＦＥＴ１０１は、多数のセル１１７を有しており、各セル１１７が格子状に規則正しく配置されている。
【０００５】
図３９に、ＭＯＳＦＥＴ１０１のセル１１７の配置状態を示す。
各セル１１７のチャネル領域１１５上と、セル１１７間の導電層１０６表面上にはゲート酸化膜１２１が形成されており、ゲート酸化膜１２１上にはゲート電極膜１３１が配置されている。
【０００６】
ソース領域１１４の内側には、ベース領域１１２表面が露出しており、ソース領域１１４表面とベース領域１１２の表面には、ソース電極膜１３２が形成されており、ソース領域１１４とベース領域１１２とは、共にソース電極膜１３２に接続されている。ゲート電極膜１３１上には層間絶縁膜１２２が配置されており、各セル１１７上に形成されたソース電極膜１３２は、層間絶縁膜１２２上に形成されたソース電極膜１３２によって互いに接続されている。従って、ソース電極１３２とゲート電極膜１３１とは互いに絶縁されている。
【０００７】
ソース電極１３２を形成する金属薄膜の一部分は、ソース電極１３２とは絶縁した状態でゲート電極膜１３１にも接続されている。
【０００８】
符号１３５は保護膜であり、該保護膜１３５及び層間絶縁膜１２２はパターニングされ、ＭＯＳＦＥＴ１０１上には、ソース電極１３２が部分的に露出しており、また、ゲート電極膜１３１に接続された金属膜も部分的に露出している。
【０００９】
また、ドレイン層１０５表面にはドレイン電極１３３が形成されており、このドレイン電極１３３と、ソース電極１３２の露出部分と、ゲート電極膜１３１に接続された金属膜の露出部分とが、外部端子にそれぞれ接続され、外部端子を電気回路に接続することで、このＭＯＳＦＥＴを動作させるように構成されている。
【００１０】
このＭＯＳＦＥＴ１０１を使用する場合、ソース電極１３２を接地電位に置き、ドレイン電極１３３に正電圧を印加した状態でゲート電極膜１３１にスレッショルド以上のゲート電圧(正電圧)を印加すると、Ｐ型のチャネル領域１１５表面にＮ型の反転層が形成され、ソース領域１１４と導電領域１１１とが反転層によって接続され、ドレイン電極１３３からソース電極１３２に電流が流れる。
【００１１】
その状態からゲート電極膜１３１にスレッショルド電圧以下の電圧(例えば接地電位)を印加すると、反転層は消滅し、ベース領域１１２と導電領域１１１とは逆バイアス状態になるので、ドレイン電極１１３とソース電極１３２の間には電流は流れないようになる。
【００１２】
上記のようなＭＯＳＦＥＴ１０１は、ゲート電極膜１３１に印加する電圧を制御することで、ドレイン電極１３３とソース電極１３２との間を導通させたり遮断させたりできるので、高速なスイッチとして、電源回路やモータ制御回路等の電力を扱う電気回路に広く使用されている。
【００１３】
上記のようなＭＯＳＦＥＴ１０１では、遮断状態にあるときに、ドレイン電極１３３とソース電極１３２の間に大きな電圧が印加される場合がある。
【００１４】
ＭＯＳＦＥＴ１０１が遮断状態にある間は、チャネル領域１１５を含むベース領域１１２と導電領域１１１との間が逆バイアスされるから、その部分のＰＮ接合の耐圧でＭＯＳＦＥＴ１０１の耐圧は決定されることになる。
【００１５】
ＰＮ接合の形状は、濃度の高い方の拡散層の形状に注目し、プレーナ接合、円筒接合、球状接合の三種類に大別でき、プレーナ接合の耐圧が最も高く、球状接合の耐圧が最も低いことが知られている。
【００１６】
上記のようなセル１１７が多数個配置されたＭＯＳＦＥＴは、セル１１７の底面ではプレーナ接合が形成されるが、セル１１７が四角形等の多角形のため、辺部分では円筒接合が形成され、頂点部分では球状接合が必ず形成されてしまい、各セル１１７の頂点部分の耐圧で全体の耐圧が決定されてしまっていた。
【００１７】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、高耐圧のトランジスタを提供することにある。
また、本発明の他の目的は導通抵抗が低いトランジスタを提供することにある。
【００１８】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、第１の導電型のドレイン層と、前記ドレイン層上に配置された第２の導電型の耐圧層とを有する半導体基板と、前記半導体基板の前記耐圧層側から部分的に拡散された不純物によって形成され、底部が前記第１の導電型のドレイン層に接続された第１の導電型の導電領域と、前記半導体基板の前記耐圧層側から部分的に拡散された不純物によって形成された第２の導電型のベース領域と、前記ベース領域内に形成された第１の導電型のソース領域と、前記ソース領域と前記導電領域との間に位置する前記ベース領域の表面をチャネル領域としたときに、少なくとも該チャネル領域表面に配置されたゲート酸化膜と、前記ゲート酸化膜上に配置されたゲート電極膜と、前記ソース領域と前記ベース領域に電気的に接続されたソース電極と、前記ドレイン層に電気的に接続されたドレイン電極とを有し、前記導電領域の表面濃度は、前記耐圧層の表面濃度よりも高いトランジスタである。
請求項２記載の発明は、請求項１記載のトランジスタであって前記導電領域は、表面を該導電領域とは反対の導電型の領域で囲まれた部分を有するトランジスタである。
請求項３記載の発明は、請求項１乃至請求項２のいずれか１項記載のトランジスタであって、前記ベース領域は、前記耐圧層内に形成された部分と、前記導電領域内に形成された部分とが接続されているトランジスタである。
請求項４記載の発明は、請求項３記載のトランジスタであって、前記ベース領域の前記導電領域内に形成された部分が前記チャネル領域にされたトランジスタである。
請求項５記載の発明は、請求項３又は請求項４のいずれか１項記載のトランジスタであって、前記ソース領域は、前記導電領域内に形成された前記ベース領域内と、前記耐圧層内に形成された前記ベース領域内との間に亘って配置されたトランジスタである。
請求項６記載の発明は、請求項１乃至請求項５のいずれか１項記載のトランジスタであって、前記ベース領域の表面濃度は、前記耐圧層の表面濃度よりも高いトランジスタである。
請求項７記載の発明は、請求項１乃至請求項６のいずれか１項記載のトランジスタであって、前記ベース領域の表面の表面濃度は前記導電領域よりも高いトランジスタである。
請求項８記載の発明は、請求項１乃至請求項７のいずれか１項記載のトランジスタであって、前記半導体基板の前記耐圧層と反対側には、前記ドレイン層よりも高濃度の第１の導電型の低抵抗層が配置されたトランジスタである。
請求項９記載の発明は、請求項１乃至請求項７のいずれか１項記載のトランジスタであって、前記半導体基板の前記耐圧層とは反対側には、第２の導電型のコレクタ層が配置されたトランジスタである。
【００１９】
本発明は上記のように構成されており、従来技術とは異なり、第２の導電型の耐圧層内に第１の導電型の不純物を、窓明けしたシリコン酸化膜等を用いて部分的に拡散させ、第２の導電型の耐圧層内の所望位置に第１の導電型の導電領域を形成するようになっている。
【００２０】
また、２の導電型の耐圧層上に、窓開けした酸化膜等をマスクとする不純物の注入と拡散により、同じ導電型のベース領域を部分的に形成しており、そのベース領域の周辺部分にソース領域を形成すると、ベース領域の外周端部とソース領域の間でチャネル領域を形成するようになっている。ベース領域の外周部分は導電領域内に侵入するようにしてもよいし、導電領域とは離間するようにしてもよい。
【００２１】
ベース領域の底面は、同じ導電型の耐圧層に接続されており、耐圧層は、逆の導電型(第１の導電型)のドレイン層及び導電領域で形成される領域内に突出する突部が形成されている。従って、低濃度の耐圧層内に空乏層が広がりやすく、高耐圧になっている。
【００２２】
また、導電領域内にはベース領域がはみ出して形成されているが、導電領域よりもベース領域の濃度の方が高いので、導電領域内のベース領域の平面形状に頂点となるような突出部分を設けなければ、球状接合が形成されず、耐圧が高くなる。
【００２３】
導電領域は拡散によって形成しているが、前記球状接合が存在しない場合、導電領域の濃度を高くしても耐圧が比較的低下せず、従って、低抵抗のトランジスタを得ることができる。
【００２４】
図３４は、本発明のトランジスタにおいて、拡散構造を変えずに導電領域の表面濃度を変化させた場合のドレイン・ソース間の耐圧を示すグラフであり、図３５は、耐圧を変えた場合の単位面積当たりの導通抵抗を示すグラフである。
【００２５】
従来技術では、耐圧を高くすると導通抵抗が非常に大きくなるが、本発明のトランジスタでは、導通抵抗を小さくできることが分かる。
【００２６】
【発明の実施の形態】
本発明を図面を用いて説明する。
図１を参照し、符号１０は、本発明に用いられる半導体基板であり、Ｎ+型基板１１と、該Ｎ+型基板１１上に配置されたドレイン層１２と、該ドレイン層１２上に配置された耐圧層１３とを有している。
【００２７】
Ｎ+型基板１１と、ドレイン層１２と、耐圧層１３とは、シリコン単結晶で構成されており、Ｎ+型基板１１には、Ｎ型不純物が添加され、導電型がＮ型にされている。ドレイン層１２と、耐圧層１３とは、それぞれエピタキシャル法によってＮ+基板１１上にこの順序で形成されており、ドレイン層１２にはエピタキシャル成長の際にＮ型不純物が添加され、導電型がＮ型にされており、他方、耐圧層１３には、エピタキシャル成長の際にＰ型の不純物が添加され、導電型がＰ型にされている。
【００２８】
Ｎ+型基板１１の濃度は１×１０18〜１×１０19原子／ｃｍ3であり、ドレイン層１２の濃度は４×１０13〜４×１０15原子／ｃｍ3であり厚さは５μｍ〜２００μｍ程度である。耐圧層１３の濃度は３×１０13〜３×１０15原子／ｃｍ3であり厚さは３μｍ〜１５μｍのものが適している。耐圧層１３にはドレイン層１２よりも低濃度のものが用いられる。
【００２９】
この半導体基板１０を熱酸化し、耐圧層１３表面に厚さ１．０μｍ程度のシリコン酸化膜から成る一次酸化膜２１を形成する(図２)。この図２及び後述する各図面では、裏面に形成される酸化膜は省略する。
【００３０】
次いで、フォトリソグラフ工程とエッチング工程によって一次酸化膜２１をパターニングする。
【００３１】
図３の符号２２は、パターニングされた一次酸化膜２１を示している。この状態の半導体基板１０の平面図を図２２に示す。パターニングされた一次酸化膜２２の中央部分と外周部分に耐圧層１３表面が露出している。図３は、図２２のＡ−Ａ線截断面図に相当する。図３、図２２の符号１５は、パターニングされた一次酸化膜２２の中央部分を示している。
【００３２】
次に、半導体基板１０を熱酸化し、一次酸化膜２１よりも薄いゲート酸化膜２３を耐圧層１３表面に形成する(図４)
次いで、ポリシリコン薄膜から成るゲート電極膜２４をゲート酸化膜２３表面に全面成膜し(図５)、フォトリソグラフ工程とエッチング工程により、ゲート電極膜２４とゲート酸化膜２３とをパターニングする。
【００３３】
図６の符号２５、２６は、パターニングされたゲート酸化膜２３とゲート電極膜２４とをそれぞれ示しており、パターニングされたゲート電極膜２４は、パターニングされたゲート酸化膜２３上に配置されている。
【００３４】
この状態の半導体基板１０の平面図を図２３に示す。図６は、図２３のＢ−Ｂ線截断面図に相当する。
【００３５】
パターニングされたゲート酸化膜２３及びゲート電極膜２４により、一次酸化膜２２の中央部分１５は、後述するチャネル領域が形成される能動部分３２ａと、Ｎ型の導電領域が形成される部分である拡散部分３２ｂとに分割される。
【００３６】
能動部分３２ａと拡散部分３２ｂには耐圧層１３が露出している。能動部分３２ａと拡散部分３２ｂは、ゲート酸化膜２３及びゲート電極膜２４によって囲まれており、どちらも幅狭い長方形にされている。能動部分３２ａの幅は、一例として１２．０μｍであり、拡散部分３２ｂの幅は、一例として６．０μｍである。ここでは拡散部分３２ｂの幅よりも、能動部分３２ａの幅の方が広くなっている。
【００３７】
ゲート酸化膜２３及びゲート電極膜２４は、一次酸化膜２２とは離間して配置されており、その間の位置のリング状の耐圧部分３２ｃにも耐圧層１３表面が露出している。また、一次酸化膜２２の外周部分と半導体チップの外周部分の間の無効部分３２ｄにも、耐圧領域１３表面が露出している。
【００３８】
次に、図６に示した半導体基板１０表面に、フォトリソグラフ工程によってパターニングしたレジスト膜を形成する。
【００３９】
図７の符号２７は、そのレジスト膜を示している。このレジスト膜は、耐圧領域１３表面と能動部分３２ａ表面を覆い、無効部分３２ｄと拡散部分３２ｂとは露出させておく。
【００４０】
その状態で半導体基板１０表面にリンイオンを照射すると、レジスト膜２７及びゲート電極膜２６とがマスクとなり、拡散部分３２ｂ内と無効部分３２ｄ内に露出した耐圧層１３表面にリンイオンが注入される。図８の符号４１は、注入されたリンイオンから成る不純物層を示している。レジスト膜２７で覆われた部分には、リンイオンは注入されない。
【００４１】
その状態の平面図を図２４に示す。図８は、図２４のＣ−Ｃ線截断面図に相当する。
【００４２】
次に、レジスト膜２７を除去し、熱処理によって不純物層４１を拡散させると、図９に示すように、耐圧層１３内にＮ型の導電領域４２が形成される。このとき、導電領域４２の底面部分はドレイン層１２に接していてもよいし、後工程の熱処理により、最終的に接するようにしてもよい。
【００４３】
ここでは導電領域４２の表面の端部は、ゲート電極膜２６及びゲート酸化膜２６の幅以上に横方向拡散し、能動部分３２ａ及び耐圧部分３２ｃにまではみ出るようになっている。この状態の平面図を図２５に示す。導電領域４２の外周部分は図示していない。
【００４４】
図９は、図２５のＤ−Ｄ線断面図に相当する。無効部分３２ｄ内に形成された導電領域４２はリング状になっており(第１の導電領域)、その内側に、拡散部分３２ｂ内から形成された直線状の導電領域４２(第２の導電領域)が配置されている。
【００４５】
次に、ホトリソグラフ工程により、半導体基板１０表面にパターニングしたレジスト膜を形成する。
【００４６】
図１０の符号２８は、そのレジスト膜を示しており、拡散部分３２ｂと無効部分３２ｄ上が覆われており、他方、能動部分３２ａと耐圧部分３２ｃ内の耐圧層１３表面、及び導電領域４２の周辺部分の表面が露出している。この状態の半導体基板１０の平面図を、図２６に示す。図１０は、図２６のＥ−Ｅ線截断面図に相当する。
【００４７】
その状態で表面からボロンイオンを照射すると、レジスト膜２８とゲート電極膜２６と一次酸化膜２２とがマスクとなり、能動部分３２ａと耐圧部分３２ｃ内に露出している耐圧層１３表面及び導電領域４２表面にボロンイオンの不純物層が形成される。図１１の符号４３は、その不純物層を示している。
【００４８】
レジスト膜２８を除去した後、熱処理し、不純物層４３を拡散すると、図１２の符号４４で示すベース領域が形成される。このベース領域はＰ型である。
【００４９】
不純物層４３を拡散する際、横方向拡散によってベース領域４４の端部はゲート酸化膜２５の底面下か、一次酸化膜２２の底面下に位置している。従って、この状態では能動部分３２ａと耐圧部分３２ｃ表面はＰ型になっている。ベース領域４４を形成する拡散の際、導電領域４２も拡散される。この状態の半導体基板１０の平面図を図２７に示す。図１２は、図２７のＦ−Ｆ線截断面図に相当する。
【００５０】
次に、半導体基板１０表面にパターニングしたレジスト膜を形成する。図１３の符号２９ａ〜２９ｃは、そのレジスト膜を示しており、能動部分３２ａの中央部分に形成されたレジスト膜２９ａと、拡散部分３２ｂを覆うレジスト膜２９ｂと、耐圧部分３２ｃの一部と一次酸化膜２２上に亘って形成されたレジスト膜２９ｃとで構成されている。
【００５１】
この状態の半導体基板１０の平面図を図２８に示す。図１３は、図２８のＧ−Ｇ線截断面図に相当する。能動部分３２ａ上に形成されたレジスト膜２９ａは、幅狭であり、このレジスト膜２９ａの長辺とゲート電極膜２６の間には、ベース領域４４表面が露出しており、レジスト膜２９ａの両端部分は耐圧部分３２ｃ上のレジスト膜２９ｃに接続されている。
【００５２】
拡散部分３２ｂ上のレジスト膜２９ｂは、拡散部分３２ｂ内に形成された導電領域４２の表面を全部覆っている。また、Ｇ−Ｇ線截断面図では、耐圧部分３２ｃ上のレジスト膜２９ｃとゲート電極膜２６との間には隙間が設けられており、耐圧部分３２ｃの表面には、ベース領域４４が部分的に露出している。
【００５３】
次に、図１４に示すように、この状態の半導体基板１０表面上からリンイオンを照射すると、半導体基板１０表面のレジスト膜２９ａ〜２９ｃやゲート電極膜２６で覆われていない部分にリンイオンが注入され、リンを不純物とする不純物層４５が形成される。
【００５４】
レジスト膜２９ａ〜２９ｃを除去した後、熱処理を行うと、不純物層４５が拡散され、図１５の符号４６で示すソース領域が形成される。このソース領域４６のゲート電極膜２６側の端部は、横方向拡散により、ゲート酸化膜２５の底面下まで潜り込んでおり、ゲート酸化膜２５底面下の、ソース領域４６と導電領域４２の間のベース領域４４の表面がチャネル領域４７にされている。
【００５５】
この半導体基板１０では、能動部分３２ａの中央はベース領域４４表面が露出し、その両側に、平行に対向してソース領域４６表面が露出している。
【００５６】
また、拡散部分３２ｂでは、導電領域４２表面が露出しており、耐圧部分３２ｃでは、ゲート電極膜２６側にソース領域４６表面が露出し、一次酸化膜２２側ではベース領域４４が露出している。
【００５７】
次に、図１６に示すように、半導体基板１０表面にシリコン酸化膜から成る層間絶縁膜３０を全面成膜し、次いで、フォトリソグラフ工程とエッチング工程によって層間絶縁膜３０をパターニングする。
【００５８】
図１７の符号３１ａ、３１ｂは、パターニングされた層間絶縁膜３０を示しており、能動部分３２ａの中央と耐圧部分３２ｃのゲート電極膜２６側は層間絶縁膜３０で覆われておらず、ベース領域４４表面とソース領域４６表面が露出している。他方、拡散部分３２ｂ表面は、層間絶縁膜３１ａによって覆われている。無効部分３２ｄ表面にはレジスト膜は形成されておらず、導電領域４２内に形成されたソース領域４６表面が露出している。
【００５９】
この状態の半導体基板１０の平面図を図２９に示す。図１２は図２９のＨ−Ｈ線截断面図に相当する。図２９の符号３３は、層間絶縁膜３０の窓開部分であり、底部にはゲート電極膜２６が露出している。
【００６０】
次に、図１８に示すように、半導体基板１０表面に金属薄膜４８を全面成膜すると、能動部分３２ａ、耐圧部分３２ｃ、及び無効部分３２ｄ内に露出するベース領域４４又はソース領域４６表面が金属薄膜４８と接触する。
【００６１】
その状態でフォトリソグラフ工程とエッチング工程により、金属薄膜４８をパターニングし、図１９に示すように、能動部分３２ａ及び耐圧部分３２ｃ内のベース領域４４及びソース領域４６に接続されたソース電極４９ａと、等電位電極４９ｂに分離される。
【００６２】
この状態の半導体基板１０の平面図を図３１に示す。図１９は、図３０のＩ−Ｉ線截断面図に相当する。図３１の符号４９ｃは金属薄膜４８から成り、ゲート電極膜２６に接続された部分であり、ソース電極４９ａ及び等電位電極４９ｂとは分離している。
【００６３】
次に、図２０に示すように、シリコン酸化膜やシリコン窒化膜から成る保護膜５０を形成し、フォトリソグラフ工程とエッチング工程によって保護膜５０をパターニングする。
【００６４】
図２１の符号５１は、パターニングされた保護膜５０を示しており、窓開けによってソース電極４９ａが部分的に露出され、ソース電極パッド３８が形成されている。最後に、半導体基板１０の裏面(Ｎ+型基板１１の表面)に金属薄膜から成るドレイン電極５２を形成すると、本発明の一例のトランジスタ１が得られる。
【００６５】
この状態の半導体基板１０の平面図を図３１に示す。符号３９は、保護膜５１の窓開けによって形成されたゲート電極パッドであり、金属薄膜４８のゲート電極膜２６に接続された部分４９ｃが露出している。図２１は、図３１のＪ−Ｊ線截断面図に相当する。
【００６６】
最終的に得られたトランジスタ１のベース領域４４の表面不純物濃度は１×１０17〜１×１０18個／ｃｍ3、ソース領域４６の表面不純物濃度は１×１０19〜４×１０20個／ｃｍ3である。導電領域４２の表面不純物濃度はベース領域４４の表面濃度よりも低く、５×１０14〜１×１０16個／ｃｍ3である。
【００６７】
このトランジスタ１を動作させる場合、ソース電極４９ａを接地電位に置き、ドレイン電極５２に正電圧を印加し、ゲート電極膜２４にスレッショルド電圧以上のゲート電圧を印加するとチャネル領域４７の表面に反転層が形成され、反転層を通ってドレイン電極５２からソース電極４９ａに向けて電流が流れる。図３２(ａ)の符号６１は、トランジスタ１の内部に流れる電流を示している。
【００６８】
その状態からゲート電極膜２４にグラウンド電圧を印加すると、反転層が消滅し、電流は流れなくなる。
【００６９】
図３２(ｂ)はその状態を示しており、Ｎ型の導電領域４２と、Ｐ型の耐圧層１３及びベース領域４４との間に形成されるＰＮ接合６４が逆バイアスされる。
【００７０】
この場合、Ｐ型の耐圧層１３の不純物濃度はドレイン層１２の不純物濃度と同程度にされているので、ＰＮ接合６４の両側に空乏層が広がってゆく。
【００７１】
符号６５はＰ型の不純物領域(ベース領域４４内や耐圧層１３)内に広がった空乏層を示しており、符号６６はＮ型の不純物領域(導電領域４２やドレイン層１２)内に広がった空乏層を示している。
【００７２】
本発明の導電領域４２の形状は、表面では広く、深くなるに従って狭くなり、ドレイン層１２に達している。従って、低濃度のＰ型の耐圧層１３が、ドレイン層１２と導電領域４２とで形成されるＮ型の領域内に突出した状態になっている。図３２では、符号６７で示す部分が突出している。
【００７３】
この突出部分６７は、極性の異なる導電領域４２及びドレイン層１２とで挟まれており、突出部分６７の位置に形成されるＰＮ接合では、特に突出部分６７側に広がりやすくなっている。
【００７４】
なお、以上のトランジスタ１では、導電領域４２を深く拡散させたため、ゲート酸化膜２６からはみ出るまで横方向に拡散したが、図３３のトランジスタ１'のように、耐圧層１３が薄い場合は、導電領域４２'を深く拡散させなくてもドレイン層１２に接続させることができる。この場合、導電領域４２'の端部はゲート酸化膜２６の底面に位置する。このようなトランジスタ１’も本発明に含まれる。
【００７５】
次に、本発明の第二例のトランジスタを説明する。図３６の符号２は、Ｎ+型基板１１に代え、Ｐ+型基板１１'を用いた半導体基板１０ａを有するトランジスタである。このトランジスタ２は、上記トランジスタ１と同じ構造のトランジスタ(ＩＧＢＴ)である。Ｐ+型基板１１'の濃度は３×１０18〜２×１０19原子／ｃｍ3)である。
このように、本発明のトランジスタにはＩＧＢＴも含まれる。
【００７６】
次に、本発明の第三例のトランジスタを説明する。図３７の符号３は、Ｎ+型基板１１に代え、Ｐ型基板５３を用いた半導体基板１０ｂを有するトランジスタである。このトランジスタ３は、半導体基板１０ｂの表面からＰ型の不純物が拡散され、底部がＰ型半導体基板５３に達っしているＰ型のアイソレーション領域５５を有している。
【００７７】
半導体基板１０ｂには、横型のＭＯＳＦＥＴ等の他の電気素子が形成されており、トランジスタ３は、アイソレーション領域５５によって他の素子とは電気的に分離されている。導電領域４２内に形成されたソース拡散層４６には図示しないドレイン電極が接続されている。
【００７８】
このトランジスタ３のドレイン電極は、ゲート電極膜２６とは絶縁した状態で、半導体基板１０ｂのゲート電極膜２６が位置する面と同じ面に配置されている。
【００７９】
即ち、このトランジスタ３は、集積回路を構成する半導体基板１０ｂ中に形成することができる。従って、本発明のトランジスタは、集積回路も含むものである。
【００８０】
なお、以上はＮ型を第１の導電型とし、Ｐ型を第２の導電型とし、Ｐ型のチャネル領域表面にＮ型の反転層を形成したが、Ｐ型を第１の導電型とし、Ｎ型を第２の導電型にしてもよい。即ち、Ｎ型の耐圧層中にＰ型の導電領域を形成し、更に、Ｎ型のベース領域とＰ型のソース領域を形成し、Ｎ型のチャネル領域上にゲート酸化膜とゲート電極膜を配置してもよい。この場合には、反転層の導電型はＰ型となる。
【００８１】
また、上記の第２の導電型の耐圧層１３は、第１の導電型のドレイン層１２表面にエピタキシャル成長法によってシリコン単結晶層を成長させて形成したが、第１の導電型のドレイン層１２を厚く形成しておき、その表面から第２の導電型の不純物を拡散させることで、ドレイン層１２の表面側に耐圧層１３を形成してもよい。
【００８２】
【発明の効果】
本発明によれば高耐圧のトランジスタを得ることができる。また、導通抵抗が低いトランジスタを得ることができる。
【図面の簡単な説明】
【図１】本発明の一例のトランジスタの製造工程を説明するための断面図(１)
【図２】その続きの断面図(２)
【図３】その続きの断面図(３)
【図４】その続きの断面図(４)
【図５】その続きの断面図(５)
【図６】その続きの断面図(６)
【図７】その続きの断面図(７)
【図８】その続きの断面図(８)
【図９】その続きの断面図(９)
【図１０】その続きの断面図(１０)
【図１１】その続きの断面図(１１)
【図１２】その続きの断面図(１２)
【図１３】その続きの断面図(１３)
【図１４】その続きの断面図(１４)
【図１５】その続きの断面図(１５)
【図１６】その続きの断面図(１６)
【図１７】その続きの断面図(１７)
【図１８】その続きの断面図(１８)
【図１９】その続きの断面図(１９)
【図２０】その続きの断面図(２０)
【図２１】その続きの断面図(２１)であり、本発明のトランジスタの一例を示す図
【図２２】図２の断面図に対応する平面図
【図２３】図６の断面図に対応する平面図
【図２４】図８の断面図に対応する平面図
【図２５】図９の断面図に対応する平面図
【図２６】図１０の断面図に対応する平面図
【図２７】図１２の断面図に対応する平面図
【図２８】図１３の断面図に対応する平面図
【図２９】図１５の断面図に対応する平面図
【図３０】図１９の断面図に対応する平面図
【図３１】図２１の断面図に対応する平面図
【図３２】(ａ)：本発明のトランジスタの電流の流れ方を説明するための図
(ｂ)：本発明のトランジスタの空乏層の広がり方を説明するための図
【図３３】耐圧層の形状を説明するための図
【図３４】導電領域とドレイン・ソース間の耐圧の関係を説明するためのグラフ
【図３５】ドレイン・ソース間の耐圧と導通抵抗の関係を説明するための図
【図３６】ＩＧＢＴ構造を持つ本発明のトランジスタの例
【図３７】集積回路中に形成される本発明のトランジスタの例
【図３８】従来技術のＭＯＳＦＥＴの断面図
【図３９】その平面図
【符号の説明】
１〜３……トランジスタ
１０……半導体基板
１２……ドレイン層
１３……耐圧層
２５……ゲート酸化膜
２６……ゲート電極膜
４２……導電領域
４４……ベース領域
４６……ソース領域
４７……チャネル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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