(57)【特許請求の範囲】
【請求項１】
強誘電体キャパシタ形成のための半導体構造上に第１導電膜を形成する第１ステップと、
前記第１導電膜上に二層ぺロブスカイト構造を有する強誘電体膜を形成する第２ステップと、
前記強誘電体膜の核の生成のための急速熱処理を実施する第３ステップと、
前記強誘電体膜上にキャパシタの第２導電膜を形成する第４ステップと、
前記第２導電膜、前記強誘電体膜及び前記第１導電膜を選択的に蝕刻して前記強誘電体キャパシタを形成する第５ステップと、
前記第５ステップの蝕刻工程による損傷を補償するとともに前記強誘電体膜の結晶粒成長のための熱処理を実施する第６ステップと、
前記第６ステップが完了した全体構造上に層間絶縁膜を形成して、前記層間絶縁膜を平坦化流動させるとともに前記強誘電体膜の結晶粒成長のための熱処理を実施する第７ステップと、
前記層間絶縁膜を蝕刻して前記第２導電膜を露出させて、前記層間絶縁膜の蝕刻の際発生した損傷を補償するとともに前記強誘電体膜の結晶粒成長のための熱処理を実施する第８ステップとを含むことを特徴とし、
前記第３ステップは、７００℃乃至８００℃の温度のＯ２雰囲気で０．４分乃至０．６分間実施することを特徴とし、
前記第６ステップは、７００℃乃至８００℃の温度のＯ２雰囲気で２５分ないし３５分間実施することを特徴とし、
前記第７ステップで、前記熱処理は７５０℃乃至８５０℃の温度のＮ２雰囲気で２５分乃至３５分間実施することを特徴とし、
前記第８ステップで、前記熱処理は７００℃乃至８００℃の温度のＯ２雰囲気で２５分乃至３５分間実施することを特徴とする半導体素子の強誘電体キャパシタ製造方法。
【請求項２】
前記強誘電体膜は、ＳｒｘＢｉｙＴａ２Ｏ９またはＳｒｘＢｉｙ（ＴａｉＮｂｊ）２Ｏ９（ここで、ｘは０．７乃至１．０、ｙは２．０乃至２．６、ｉは０．７乃至０．９、ｊは０．１乃至０．３）で形成することを特徴とする請求項１記載の半導体素子の強誘電体キャパシタ製造方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体素子の製造方法に関し、特に界面の特性をさらに向上させることのできる半導体素子の強誘電体キャパシタ製造方法に関するものである。
【０００２】
【従来の技術】
ＦｅＲＡＭ（ferroelectric random access memory）素子は非揮発性記憶素子の一種で電源が切れた状態でも貯蔵情報を記憶する長所があるだけでなく動作速度も既存のＤＲＡＭ（Dynamic Random Access Memory）に匹敵して次世代記憶素子として脚光を浴びている。ＦｅＲＡＭ素子の誘電物質としてはＳｒｘＢｉｙＴａ２Ｏ９（以下ＳＢＴと記す。）とＰｂ（ＺｒｘＴｉ１−ｘ）Ｏ３（以下ＰＺＴと記す。）強誘電体膜が主に用いられるが、強誘電体膜の優れた強誘電特性を得るためには上下部電極物質の選択と適切な工程の制御が必須的である。
【０００３】
ＦｅＲＡＭ素子製造工程の中二層ぺロブスカイト（Bi-layered perovskite）構造を有するＳＢＴ（ＳｒｘＢｉｙＴａ２Ｏ９）、ＳＢＴＮ（ＳｒｘＢｉｙ（ＴａｉＮｂｊ）２Ｏ９）などの強誘電体を用いるキャパシタ製造工程ではＰｔなどの金属下部電極上に強誘電体膜を塗布（coating）した後、強誘電体膜形成のための高温の熱工程が要求される。
【０００４】
従来の強誘電体形成のための熱処理工程は２段階の工程、すなわち強誘電体膜の核の生成（nucleation）のためのＲＴＡ（rapid thermal annealing）工程と核が生成された強誘電体膜の結晶粒成長（grain growth）のための炉熱工程（furnace annealing）を実施する。ＲＴＡ工程及び炉熱処理工程はともに７００℃乃至８００℃の温度のＯ２雰囲気で実施され、工程時間はＲＴＡ工程の場合は約０．５分、炉熱工程は約６０分である。
【０００５】
高温でごく短時間に実施されるＲＴＡ工程とは異なって、高温で長時間の間実施される炉熱処理工程では下部層のシリコン酸化物と金属下部電極の界面及び金属下部電極と強誘電体との界面に金属と酸化物との熱膨張係数差による熱的衝撃（thermally induced mechanical damage）が与えられることになる。このような炉熱処理工程の際の熱的衝撃は、本来金属と酸化物との界面の接着力をさらに脆弱にする。その結果、上部電極形成のための導電膜の蒸着後実施される蝕刻（etching）工程で薄膜剥離現象（peeling phenomenon）が起きて素子の製造収率を減少させる。
【０００６】
一方、ＲＴＡ工程後、核の生成のみ起きた強誘電体膜は界面の粗さ（interface surface roughness）が極めて少ないし、穴（pore）のほとんどない緻密で微細な構造を有するのに対し、炉熱処理工程後、結晶粒の成長が起きた強誘電体膜は表面が粗くて結晶粒の界面に多数の穴を有している。したがって、炉熱工程後結晶粒の成長が起きた強誘電体膜上に上部電極を形成すれば粗さが甚だしいため、強誘電体膜と上部電極との界面に穴が存在することになる。その結果漏れ電流が増加する等キャパシタの特性の低下をもたらし、後続の蝕刻工程で薄膜剥離現象（peeling phenomenon）が起きる。
【０００７】
【発明が解決しようとする課題】
そこで、上記問題点を解決するために案出された本発明は、シリコン酸化物と金属下部電極との界面、金属下部電極と強誘電体膜との界面及び強誘電体膜と上部電極との界面の特性を向上させ、漏れ電流を減少させて後続の蝕刻工程で薄膜剥離現象の発生を防止できる強誘電体キャパシタ製造方法を提供することに目的がある。
【０００８】
【課題を解決するための手段】
上記のような目的を達成するため本発明は、強誘電体キャパシタ形成のための半導体構造上に第１導電膜を形成する第１ステップと、前記第１導電膜上に二層ぺロブスカイト構造を有する強誘電体膜を形成する第２ステップと、前記強誘電体膜の核の生成のための急速熱処理を実施する第３ステップと、前記強誘電体膜上にキャパシタの第２導電膜を形成する第４ステップと、前記第２導電膜、前記強誘電体膜及び前記第１導電膜を選択的に蝕刻して前記強誘電体キャパシタを形成する第５ステップと、前記第５ステップの蝕刻工程による損傷を補償するとともに前記強誘電体膜の結晶粒成長のための熱処理を実施する第６ステップと、前記第６ステップが完了した全体構造上に層間絶縁膜を形成して、前記層間絶縁膜を平坦化流動させるとともに前記強誘電体膜の結晶粒成長のための熱処理を実施する第７ステップと、前記層間絶縁膜を蝕刻して前記第２導電膜を露出させて、前記層間絶縁膜の蝕刻の際発生した損傷を補償するとともに前記強誘電体膜の結晶粒成長のための熱処理を実施する第８ステップとを含むことを特徴とし、前記第３ステップは、７００℃乃至８００℃の温度のＯ２雰囲気で０．４分乃至０．６分間実施することを特徴とし、前記第６ステップは、７００℃乃至８００℃の温度のＯ２雰囲気で２５分ないし３５分間実施することを特徴とし、前記第７ステップで、前記熱処理は７５０℃乃至８５０℃の温度のＮ２雰囲気で２５分乃至３５分間実施することを特徴とし、前記第８ステップで、前記熱処理は７００℃乃至８００℃の温度のＯ２雰囲気で２５分乃至３５分間実施することを特徴とする。
【００１０】
本発明は、ＦｅＲＡＭ素子のキャパシタ製造方法において、強誘電体膜の形成後、強誘電体膜の形成のための熱処理工程の際、核の生成のためのＲＴＡ工程と結晶粒成長のための炉熱工程でなる従来の方法とは異なって、核の生成のための急速熱処理工程のみを実施して上部電極の形成後に進行される後続の熱処理工程を通じて強誘電体膜の結晶粒を成長させることにその特徴がある。
【００１１】
本発明の一実施例で強誘電体膜の結晶粒成長はキャパシタ形成のための蝕刻後進行される１次回復熱処理工程（recovery annealing）とＢＰＳＧなどの平坦化酸化物形成後進行される平坦化流動（planarization flow）及び熱工程、そして、キャパシタコンタクト形成のための蝕刻工程後実施される２次回復熱処理工程を通じて達成される。
【００１２】
このように強誘電体の熱工程の際、ＲＴＡ工程のみを実施すれば、炉熱処理工程の際シリコン酸化物層と金属下部電極との界面及び金属下部電極と強誘電体膜との界面に与えられる熱的衝撃による界面の接着力の低下を防止できる。また、上部電極の形成後に強誘電体膜の結晶粒成長が進行されるため、強誘電体膜と上部電極との界面の粗さが緩和され穴のない緻密な強誘電体膜構造を得ることができる。これによって、キャパシタの特性の向上、すなわち、漏れ電流を減少させることができるだけでなく後続の蝕刻工程での薄膜剥離現象（peeling phenomenon）が防止できる。
【００１３】
【発明の実施の形態】
次に、本発明にかかる、半導体素子の強誘電体キャパシタ製造方法の実施の形態の具体例を図面を参照しながら説明する。
【００１４】
図１乃至図６を参照すると、まず、図１に示すように、トランジスタ及びビットライン形成が完了した全体構造上にＢＰＳＧ等で層間絶縁膜１７を形成して、層間絶縁膜１７上にパッシベーション（passivation）のために高温酸化膜（high temperature oxide、ＨＴＯ）１８を形成する。図１において符号１０は半導体基板、１１は素子分離膜、１２はゲート酸化膜、１３はゲート電極、１４Ａ及び１４Ｂはトランジスタのソースまたはドレイン、１５及び１７は層間絶縁膜、１６はビットライン（bit line）を各々表す。
【００１５】
次に、図２に示すように、高温酸化膜１８上にＴｉ、Ｔａ、Ｔｉ合金（Ti alloy）等で接着層１９を形成して、接着層１９上にキャパシタの下部電極をなす第１導電膜２０をＰｔ、Ｉｒ、ＲｕまたはＰｔ合金等で形成して、第１導電膜２０上に二層ぺロブスカイト（Bi-layered perovskite）構造を有するＳＢＴ（ＳｒｘＢｉｙＴａ２Ｏ９）、ＳＢＴＮ（ＳｒｘＢｉｙ（ＴａｉＮｂｊ）２Ｏ９）で強誘電体膜２１を形成する。上記ｘは０．７乃至１．０、ｙは２．０乃至２．６、ｉは０．７乃至０．９、ｊは０．１乃至０．３である。
【００１６】
次に、強誘電体膜２１の核の生成のために７００℃ないし８００℃温度のＯ２雰囲気で０．４分ないし０．６分間ＲＴＡ工程を実施する。この時、ＲＴＡ工程後従来の結晶粒成長のための炉熱工程は省略する。
【００１７】
次に、強誘電体膜２１上にキャパシタの上部電極をなす第２導電膜２２をＰｔ、Ｉｒ、ＲｕまたはＰｔ合金等で形成して、上部電極パターンニングのためにＴｉＮまたはＴｉＯ２等でハードマスク(hard mask)２３を形成する。
【００１８】
次に、図３に示すように、ハードマスク２３を蝕刻マスクとして第２導電膜２２を蝕刻して、蝕刻マスク（図示せず）形成工程及び蝕刻工程で強誘電体膜２１、第１導電膜２０及び接着層１９をパターンニングしてキャパシタを形成する。次いで、蝕刻マスクを除去して、蝕刻工程で誘発された損傷（ｄａｍａｇｅ）を回復させて核生成された強誘電体膜２１の結晶粒の成長のために７００℃乃至８００℃温度のＯ２雰囲気で２５分ないし３５分間の１次回復熱処理工程を実施する。
【００１９】
次に、図４に示すように、キャパシタ形成が完了した全体構造上にＳｉＯ２、ＴｉＯ２またはＡｌ２Ｏ３等でキャパシタ拡散防止膜２４を形成して、平坦化のためにＢＰＳＧ等で層間絶縁膜２５を形成する。次いで、層間絶縁膜２５の平坦化流動（planarization flow）及び強誘電体膜２１の結晶粒成長のために７５０℃ないし８５０℃温度のＮ２雰囲気で２５分ないし３５分間熱処理工程を実施する。
【００２０】
次に、図５に示したように、層間絶縁膜２５、キャパシタ拡散防止膜２４を選択的に蝕刻して第２導電膜２２を露出させる第１コンタクトホールＣ１を形成する。次いで、第１コンタクトホールＣ１形成のための蝕刻過程で発生した損傷の回復及び強誘電体膜２１の結晶粒の成長のための２次回復熱処理工程を７００℃ないし８００℃温度のＯ２雰囲気で２５分ないし３５分間実施する。
【００２１】
次に、図６に示したように、層間絶縁膜２５、キャパシタ拡散防止膜２４、高温酸化膜１８、層間絶縁膜１７、１５を蝕刻してトランジスタのソースまたはドレイン接合１４Ａを露出させる第２コンタクトホールＣ２を形成して、Ｔｉ膜及びＴｉＮ膜を積層して金属拡散防止膜２６を形成し、Ａｌ、Ｗ等で金属膜２７を形成した後パターンニングして金属配線を形成する。
【００２２】
図７及び図８は、各々従来の技術及び本発明にかかる蝕刻工程と洗浄工程以後の薄膜剥離現象（peeling phenomenon）を観察するためのモニタリングパターンを示している写真であり、図から分かるように、薄膜剥離現象（peeling phenomenon）が防止されている。
【００２３】
図９及び図１０は、従来の技術及び本発明にかかる強誘電体膜２１の厚さに対するショートフェイル比率（short fail ratio）を示す図であり、ショートフェイル比率とは、キャパシタがショートされる確率を表す。図９から分かるように、従来の技術でのショートフェイル比率は１２５０Å厚さの強誘電体膜でほぼ１００％であり、１５００Åでは５６．３９％であることに対し、図１０を参照すれば、本発明にかかるショートフェイル比率は１０００Å厚さの強誘電体膜でも３．９２％しかならないことが分かる。
【００２４】
図１１及び１２は従来の技術及び本発明にかかる強誘電体膜の厚さが２０００Åである場合漏れ電流密度（ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ  ｄｅｎｓｉｔｙ）に対する累積統計（ｃｕｍｕｌａｔｉｖｅ  ｓｔａｔｉｓｔｉｃ）を示す図である。図１１を参照すれば、従来にはキャパシタが１０−７（Ａ／ｃｍ２）以下の漏れ電流密度で累積統計、約６０％であり、１０−５（Ａ／ｃｍ２）以下の漏れ電流密度で累積統計、約９０％であるのに対し、図１２を参照すれば、本発明にかかるキャパシタは１０−７（Ａ／ｃｍ２）以下の漏れ電流密度で累積統計ほぼ１００％に達する。
【００２５】
詳述したように、金属電極と強誘電体膜との間の特性が向上して、界面を熱的損傷（ｔｈｅｒｍａｌ  ｄａｍａｇｅ）から防止して漏れ電流を減少させることによってキャパシタの特性を向上させる。また、エッチング工程及び熱処理工程の間、界面の剥離現象を防止して収率を向上させる。
【００２６】
尚、本発明は、前述した実施例及び添付した図面によって限定されるものではなく、本発明の技術的思想を抜け出さない範囲内で種々の置換、変形及び変更が可能である。
【００２７】
【発明の効果】
以上説明したように、本発明は、ＦｅＲＡＭ素子のキャパシタ製造の際、金属電極と強誘電体膜との界面構造を向上させて金属電極と酸化物との界面を熱的衝撃から保護して漏れ電流を減少させる等、キャパシタの特性の向上及び蝕刻、熱工程の際の薄膜剥離現象（peeling phenomenon）を防止して、それによる素子の製造収率の減少を防止できる。
【図面の簡単な説明】
【図１】本発明の一実施例による強誘電体キャパシタ製造工程断面図である。
【図２】本発明の一実施例による強誘電体キャパシタ製造工程断面図である。
【図３】本発明の一実施例による強誘電体キャパシタ製造工程断面図である。
【図４】本発明の一実施例による強誘電体キャパシタ製造工程断面図である。
【図５】本発明の一実施例による強誘電体キャパシタ製造工程断面図である。
【図６】本発明の一実施例による強誘電体キャパシタ製造工程断面図である。
【図７】従来の技術による半導体素子の薄膜剥離現象を観察するためのモニターリングパターンを示した写真である。
【図８】本発明による半導体素子の薄膜剥離現象を観察するためのモニターリングパターンを示した写真である。
【図９】従来の技術によるＳＢＴ薄膜の厚さの変化によるショートフェイル比率を表すグラフである。
【図１０】本発明によるＳＢＴ薄膜の厚さの変化によるショートフェイル比率を表すグラフである。
【図１１】従来の技術による半導体素子の漏れ電流密度を表すグラフである。
【図１２】本発明による半導体素子の漏れ電流密度を表すグラフである。
【符号の説明】
１０      半導体基板
１１      素子分離膜
１２      ゲート酸化膜
１３      ゲート電極
１４Ａ    トランジスタのソースまたはドレイン接合
１４Ｂ    トランジスタのソースまたはドレイン接合
１５      層間絶縁膜
１６      ビットライン
１７      層間絶縁膜
１８      高温酸化膜
１９      接着層
２０      第１導電膜
２１      強誘電体膜
２２      第２導電膜
２３      ハードマスク
２４      キャパシタ拡散防止膜
２５      層間絶縁膜
２６      金属拡散防止膜
２７      金属膜
Ｃ１      第１コンタクトホール
Ｃ２      第２コンタクトホール
【図１】
0004059603.tif 000002
【図２】
0004059603.tif 000003
【図３】
0004059603.tif 000004
【図４】
0004059603.tif 000005
【図５】
0004059603.tif 000006
【図６】
0004059603.tif 000007
【図７】
0004059603.tif 000008
【図８】
0004059603.tif 000009
【図９】
0004059603.tif 000010
【図１０】
0004059603.tif 000011
【図１１】
0004059603.tif 000012
【図１２】
0004059603.tif 000013