(57)【特許請求の範囲】
【請求項１】
表面に形成された少なくとも１つの集積回路を有する半導体ボディであって、
前記少なくとも１つの集積回路が、
コア機能論理と、
該コア機能論理と端子パッドとの間の信号経路に結合された、該信号経路に沿って信号を送るための端子バッファと、
負荷端子を前記端子パッドに選択的に接続するための負荷試験スイッチ（ＴＳＣスイッチ）と、
前記端子バッファの入力を第１の試験端子に選択的に接続するための第１の試験スイッチ（ＴＳＡスイッチ）と、
前記端子バッファの出力を第２の試験端子に選択的に接続するための第２の試験スイッチ（ＴＳＢスイッチ）と、
前記負荷試験スイッチと前記第１および第２の試験スイッチとの動作を、正規動作においては開かれるように、試験モードにおいては閉じられるように、制御するための制御回路とを含む、
半導体ボディ。
【請求項２】
集積回路の出力回路であって、コア機能回路に結合された入力および端子パッドに結合された出力を有する出力バッファを含む出力回路を試験する試験方法であって、
前記出力バッファの前記入力を前記コア機能回路から切断するステップと、
前記出力バッファの前記入力を第１の試験端子に接続するステップと、
前記出力バッファの前記出力を第２の試験端子に接続するステップと、
第１の論理レベルにある試験入力信号を前記出力バッファの前記入力によって受けられるように前記第１の試験端子に印加するステップと、
前記第１の論理レベルにある前記試験入力信号に応答して前記出力バッファの駆動強度を前記第２の試験端子において測定するステップと、
第２の論理レベルにある試験入力信号を前記出力バッファの前記入力によって受けられるように前記第１の試験端子に印加するステップと、
前記第２の論理レベルにある前記試験入力信号に応答して前記出力バッファの駆動強度を前記第２の試験端子において測定するステップとを含む、
試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的には、ボンドパッドを物理的にプロービングすることなく行われるウエハ上の集積回路ダイの試験に関し、特に、ボンドパッドを物理的にプロービングすることなく行われる、ダイのパッド・バッファ，静電気放電保護回路およびパッド・バス・ホルダの試験に関する。
【０００２】
【従来の技術】
回路の走査試験は公知である。走査試験は、回路を走査セルおよび組合せ論理に構成する。そのように構成されたとき、走査セルは、組合せ論理から試験応答データを収集するように制御され、その後、組合せ論理から収集された試験応答データをアンロードしかつ組合せ論理へ印加するための次の試験刺激データをロードするためにシフトされる。
【０００３】
図１は、３つのメモリ（Ｍ）Ａ，Ｂ，Ｃおよび組合せ論理（ＣＬ）を有する電気回路を示す。図２は、Ｄフリップフロップ（ＦＦ）として具体化された図１のメモリの例を示し、それぞれのメモリは、データ入力とデータ出力とクロックおよびリセット制御信号とを有する。図３は、諸メモリを走査セルに変換しかつ組合せ論理の出力（Ｄ，Ｅ，Ｆ）を走査セル収集入力に接続することによりどのように図１の回路が走査試験可能にされ得るかの一例を示す。図４（Ａ）は、どのようにＤフリップフロップに基づくメモリが走査セルに変換されるかの一例を示す。走査セルは、フリップフロップへの３：１マルチプレクサ入力を有する。このマルチプレクサは、選択制御（Ｓ）を受けることにより、（１）組合せ論理の出力をフリップフロップへ入力し（入力１：収集入力）、（２）外部入力をフリップフロップへ入力し（入力２：機能入力）、または（３）直列入力をフリップフロップへ入力する（ＳＩ：シフト入力）。フリップフロップは、クロック（Ｃ）およびリセット（Ｒ）制御入力を受ける。走査セルは、それらの直列入力（ＳＩ）および直列出力（ＳＯ）を経て互いに接続され、図３の回路を通る３ビット走査経路を形成する。３つの走査セルは、機能動作中においては、状態メモリとして動作する。試験動作中においては、それらの走査セルは走査セルとして動作し、組合せ論理への試験刺激の入力を可能にして、組合せ論理からの応答出力を収集する。この開示においては、エッジ感応形Ｄフリップフロップメモリが用いられているが、レベル感応形メモリもまた同様に用いられ得る。レベル感応形メモリの走査メモリへの変換は公知である。
【０００４】
図３の例においては、走査セルは、組合せ論理への刺激の入力と組合せ論理からの応答の収集との双方を行う。どのようにこの回路が走査試験可能にされ得るかの他の例においては、図３に点線のボックスで示されているように、走査セルは、この回路および走査経路に追加され得、かつ、組合せ論理の出力に結合させられ得る。これは、変換された走査セル（Ａ，Ｂ，Ｃ）と追加された走査セルにより収集された出力応答とによって入力刺激が供給されることを可能にする。応答データを収集する目的での走査セルの追加は、回路を追加することになる。また、もし走査セルが組合せ論理の応答を収集するために追加されれば、変換された走査セルＡ，Ｂ，Ｃは入力１と組合せ論理出力からの帰還接続とを必要としない。
【０００５】
図３にはまた、回路をＳＩからＳＯまで通過する単一ビットバイパス走査経路を可能にするためのバイパスメモリ（ＢＭ）が示されている。走査バイパスメモリの使用は公知である。バイパスメモリの一例は、図４（Ｂ）に示されている。回路の従来のバイパスを提供することに加えて、本発明のバイパスメモリは、収集動作中にその現状態を保持するために、また、データがＳＩとＳＯとの間において選択されるか否かにかかわらずデータを常にＳＩからロードするために、必要とされる。バイパスメモリのマルチプレクサとそれが受ける選択（Ｓ）制御とは、これら２つの要求が満たされることを可能にする。
【０００６】
図５は、試験器へ直列に接続された３つの図３の回路を示す。試験器は、第１回路（Ｃ１）の直列入力へデータを出力し、最後の回路（Ｃ３）の直列出力からデータを受ける。試験器は、３つの回路すべてに制御信号を出力し、それぞれの走査試験サイクル中においてそれらの走査セルの収集動作およひシフト動作を調整する。
【０００７】
図６は、従来の走査試験の概念を示す。図６においては、Ｎ個の回路が走査経路上に接続されている。試験器は、すべての回路Ｃ１〜ＣＮを制御してリセットする。リセットに続いて、試験器は、すべての回路Ｃ１〜ＣＮを制御してリセット刺激データに対する第１の応答データを収集する。次に、試験器は、すべての回路Ｃ１〜ＣＮを制御して、第１の収集応答データをシフトアウトし、第２の刺激データをシフトインする。応答データを収集し、新しい刺激データをシフトインしつつ応答データをシフトアウトするこのプロセスは、回路Ｃ１〜ＣＮのそれぞれを試験するために必要なパターンの数（Ｐ）だけ繰り返される。直列に接続された回路の数（Ｎ）が増加するのに伴い、試験器がそれぞれの収集／シフト・サイクル中に通過する必要のある走査経路の長さ（Ｌ）も増加する。従来の走査試験を用いる場合のクロックを単位とする試験時間は、適用されるべきパターンの数（Ｐ）を走査経路内の各回路（Ｎ）の走査経路長（Ｌ）の和に乗算したものに等しい。
【０００８】
例１は、３つの回路（Ｃ１、Ｃ２およびＣ３）が、従来、図５に示されているような試験器によりどのように走査試験されるかを示す。各回路Ｃ１，Ｃ２，Ｃ３用の組合せ論理デコードは例１のテーブルに示されている。それらのテーブルは、組合せ論理への走査セル（ＡＢＣ）の現状態（ＰＳ）出力（すなわち、刺激）と組合せ論理から走査セル（ＡＢＣ）への次状態（ＮＳ）入力（すなわち、応答）とを示す。試験の初めには、試験器は、すべての走査セルを第１の現状態（ＰＳ１）にリセットするための制御信号を出力する。次に、試験器は、すべての走査セルに制御信号を出力して、ＰＳ１刺激に対する組合せ論理（ＣＬ）の応答出力の第１の収集（ＣＰ１）を行う。次に、試験器は、制御信号を出力して、各回路の走査セルから第１の収集応答データをアンロードするための第１の９ビットシフト動作（ＳＨ１）を行い、かつ第２の現状態（ＰＳ２）刺激データを各回路の走査セルにロードする。次に、試験器は、第２の現状態（ＰＳ２）刺激データからの応答データにより走査セルをロードする第２の収集（ＣＰ２）を行い、次に、第２の収集応答データをアンロードしかつ第３の刺激データをロードする第２の９ビットシフト（ＳＨ２）を行う。次に、試験器は、第３の現状態（ＰＳ３）刺激データからの応答データにより走査セルをロードする第３の収集（ＣＰ３）を行い、次に、第３の収集応答データをアンロードしかつ第４の刺激データ（１１）をロードする第３の９ビットシフト（ＳＨ３）を行う。このプロセスは、第８の現状態（ＰＳ８）刺激データからの応答データにより走査セルをロードする第８の収集（ＣＰ８）まで継続し、次に、最終の収集応答データをアンロードする第８の９ビットシフト（ＳＨ８）を行う。第８のシフト（ＳＨ８）中に走査セルへ入力されたデータは、第８のシフトに続いて試験が完了するので、ドント・ケア・データ（ｘ）であり得る。もしすべての回路が良好であれば、各ＰＳ１−８刺激に対してシフトアウトされる応答は、Ｃ１，Ｃ２およびＣ３のテーブルに示されている期待応答に一致するであろう。例１における回路の、従来の走査試験用の試験クロックの数は、収集クロック（ＣＰ１〜ＣＰ８）とシフトクロック（ＳＨ１〜ＳＨ８）との和（すなわち、８＋（８×９）＝８０）である。
【０００９】
【発明が解決しようとする課題】
従来のアプローチよりも短時間で電気回路を走査試験することが望ましい。
【００１０】
【課題を解決するための手段】
本発明は、１つの回路の走査試験応答データを他の回路用の走査試験刺激データとして再使用することにより、走査試験を加速する。
【００１１】
【発明の実施の形態】
図７は、本発明のウォーピング（ｗａｒｐｉｎｇ）走査試験の概念を示す。ウォーピングという用語は、直列データが本発明による走査試験中に回路を通って伝搬する非従来的様式を示すために用いられている。図７において、Ｎ個の回路が走査経路上に接続されている。試験器は、すべての回路Ｃ１〜ＣＮを制御してリセットする。リセットに続いて、試験器は、すべての回路Ｃ１〜ＣＮを制御して、リセット刺激データに対する第１の応答データを収集する。次に、試験器は、すべての回路Ｃ１〜ＣＮを制御してデータをシフトするが、第１の回路（Ｃ１）走査経路の長さだけのみである。第１のシフト動作の後、Ｃ１の走査経路は試験器からの刺激データによりロードされ、Ｃ２〜ＣＮの走査経路はＣ１〜ＣＮ−１からの応答データによりロードされる。次の収集およびシフト動作中に、Ｃ１は、応答データを下流回路へ出力し、その次の刺激データを試験器から受ける。第２の収集およびシフト動作の後、Ｃ１は、試験器からのその第２の刺激データパターンを含み、Ｃ２〜ＣＮは、先行回路Ｃ１〜ＣＮ−１からの応答出力から得られたそれらの第２の刺激データパターンを含む。このプロセスは、Ｃ１が試験されるまで継続する。Ｃ１が試験された後、Ｃ１は、試験器が残りの刺激をＣ２に直接入力し、Ｃ２からの応答を後続回路Ｃ３〜ＣＮへの刺激として下流へ送り得るように、バイパスされる。同様にして、Ｃ２が試験された後、Ｃ２は、残りの刺激をＣ３に直接入力し、Ｃ３からの応答を後続回路Ｃ４〜ＣＮへの刺激として下流へ送り得るように、バイパスされる。図７の回路Ｃ１〜ＣＮの全体的試験は、すべての回路がそれらの必要とする入力刺激を先行回路からの出力応答の結果として間接的にまたは試験器からの直接入力により受け終わり、それらの応答を試験器へ出力し終わったときに、完了する。
【００１２】
図８は、上述のウォーピング走査試験動作が回路Ｃ１〜ＣＮを通過して進行するときの概念的フローを示す。図８の試験セッションは、試験器が与えられた回路走査経路への刺激をＣ１に直接的にまたは試験されかつバイパスされた回路（Ｃ１〜ＣＮ−１）を経て入力している時間を示す。各回路Ｃ１〜ＣＮにおける陰影領域は、与えられた試験セッションに続いて現れる回路への残りの刺激入力の減少を示す。回路が完全に試験されたときは、その回路はバイパスされるべきことが示され、完全に陰影を付けられている。各回路の陰影領域の発展は、本発明により予期される試験の加速度を示す。例えば、（Ｃ１が試験される）試験セッション１の後には、試験セッション１中に下流回路Ｃ２〜ＣＮに対して発生した応答は、それらが必要とする試験器からの追加の刺激パターンを５０％だけ減少させている。（Ｃ２が試験される）試験セッション２の後には、試験セッション２中に下流回路Ｃ３〜ＣＮに対して発生した応答は、それらが必要とする試験器からの追加の刺激パターンをもう５０％だけ減少させている。以下、同様である。本発明は、先行回路からの出力応答を後続回路への刺激入力として用いることにより、走査試験時間が劇的に減少せしめられることを示し、後続回路は、試験器からの刺激入力の必要を減少させ、またはなくすことさえできる。
【００１３】
例２は、先行回路からの応答データを後続回路における刺激データとして用いるウォーピング走査試験の概念を用いてどのように例１の同じ３つの回路（Ｃ１，Ｃ２，Ｃ３）が試験されるかを示す。試験の初めに、試験器は制御信号を出力して、すべての走査セルを第１の現状態（ＰＳ１）に初期化する。（図４（Ａ）からわかるように）試験器がリセット制御信号により走査経路を初期化することを可能にするためにリセット入力が走査セルに供給されるが、試験器は走査動作を行うことにより非リセット可能走査セルを初期化することもできることに注意すべきである。次に、試験器はすべての走査セルに制御信号を出力して、第１の現状態（ＰＳ１）刺激に対する組合せ論理（ＣＬ）の応答出力の第１の収集（ＣＰ１）を行う。次に、試験器は制御信号を出力して、回路Ｃ１〜Ｃ３のすべての走査セルに第１の３ビットシフト動作（ＳＨ１）を行わせる。第１の３ビットシフト動作は、Ｃ３から第１の収集３ビット応答データをアンロードし、その第１の収集３ビット応答データをＣ１からＣ２にまたＣ２からＣ３に移動させ、第２の３ビット刺激データをＣ１内にロードする。
【００１４】
次に、試験器はすべての走査セルに制御信号を出力して、ＰＳ２刺激に対する組合せ論理（ＣＬ）の応答出力の第２の収集（ＣＰ２）を行う。続いて、試験器は制御信号を出力して、回路Ｃ１〜Ｃ３のすべての走査セルに第２の３ビットシフト動作（ＳＨ２）を行わせる。第２の３ビットシフト動作は、Ｃ３から第２の収集３ビット応答データをアンロードし、その第２の収集３ビット応答データをＣ１からＣ２にまたＣ２からＣ３に移動させ、第３の３ビット刺激データをＣ１内にロードする。
【００１５】
次に、試験器はすべての走査セルへ制御信号を出力して、ＰＳ３刺激に対する組合せ論理（ＣＬ）の応答出力の第３の収集（ＣＰ３）を行う。続いて、試験器は制御信号を出力して、回路Ｃ１〜Ｃ３のすべての走査セルに第３の３ビットシフト動作（ＳＨ３）を行わせる。第３の３ビットシフト動作は、Ｃ３から第３の収集３ビット応答データをアンロードし、その第３の収集３ビット応答データをＣ１からＣ２にまたＣ２からＣ３に移動させ、第４の３ビット刺激データをＣ１内にロードする。
【００１６】
この収集およびシフトプロセスは、第７のシフト動作（ＳＨ７）まで繰り返される。ＳＨ７中において、試験器は、Ｃ３から第７の収集３ビット応答データをアンロードし、その第７の収集３ビット応答データをＣ１からＣ２にまたＣ２からＣ３に移動させ、第８の（最後の）３ビット刺激データをＣ１内にロードする。
【００１７】
次に、試験器はすべての走査セルへ制御信号を出力して、ＰＳ８刺激に対する組合せ論理（ＣＬ）の応答出力の第８の収集（ＣＰ８）を行う。続いて、試験器は制御信号を出力して、回路Ｃ１〜Ｃ３のすべての走査セルに第８の３ビットシフト動作（ＳＨ８）を行わせる。第８の３ビットシフト動作は、Ｃ３から第８の収集３ビット応答データをアンロードし、その第８の収集３ビット応答データをＣ１からＣ２にまたＣ２からＣ３に移動させ、第１の３ビットＣ２刺激パターンの第１のビットをＣ１のバイパスメモリ（ＢＭ）内にロードする。ＳＨ８中の直列入力は、１ｘｘである。そのわけは、先行２ビット（ｘｘ）は使用されず、最終ビット（１）はＣ１のバイパスメモリに記憶され、かつＳＨ９中のＣ２への第１の３ビット刺激パターン入力の第１のビットとなるからである。図３に関して前述したように、バイパスメモリはシフト動作中に常にＳＩからデータをロードし、収集動作中はそのデータを保持する。これは、本発明が試験器と試験器から刺激入力を受ける回路との間のデータ・パイプライン・ビットとしてバイパスメモリを用いることを可能にする。
【００１８】
ＳＨ８に続いて、Ｃ１は完全に試験され、試験器は制御信号を出力して、Ｃ１のバイパスメモリがＣ１のＳＩとＳＯとの間で選択されるようにする。また、試験器は制御信号を出力して、Ｃ１の走査セルにそれらの現状態を試験の残りのために保持（Ｈ）させる。この段階においては、Ｃ１は、試験器とＣ２の走査経路との間のデータ・パイプライン・ビットとして役立つのみである。Ｃ１の走査セルは残りの試験中にも動作を継続し得るが、そうすればＣ１は無用のエネルギーを消費して熱を発生することになる。回路が試験され終わった後の熱の発生をなくすために回路の走査経路を静的に保持する利点は、ウエハ試験を加速するための本発明の適用に関連して詳細に後述される（図２６から図２９）。
【００１９】
次に、試験器はすべての走査セルへ制御信号を出力して、ＰＳ９刺激に対する組合せ論理（ＣＬ）の応答出力の第９の収集（ＣＰ９）を行う。続いて、試験器は制御信号を出力して、回路Ｃ２，Ｃ３のすべての走査セル（Ｃ１の走査セルは使用禁止にされている）に第９の３ビットシフト動作（ＳＨ９）を行わせる。第９の３ビットシフト動作は、Ｃ３から第９の収集３ビット応答データをアンロードし、その第９の収集３ビット応答データをＣ２からＣ３に移動させ、Ｃ２に試験器（００）およびＣ１バイパスビット（１）から第１の３ビット刺激パターン（００１）をロードする。ＳＨ９中のＣ２への００１刺激パターンのローディングは、００の試験器入力ビットを囲む点線の輪およびＣ１バイパスメモリの１のビットを囲む点線の輪内に見られる。ＳＨ９中の３ビット試験器入力（０００）の最終ビット（０）は、Ｃ１のバイパスメモリに記憶され、ＳＨ１０中のＣ２への第２の３ビット刺激パターン（１００）の第１のビットとなる。ＳＨ９中のＣ２への００１刺激は、Ｃ２を試験するために必要な刺激入力パターンであるが、ＳＨ１〜ＳＨ８中のＣ１の出力応答には発生していない。Ｃ２を試験するために必要であるがＣ１応答パターンには発生しない他の刺激パターンは、１００および１１１である。これらの刺激入力パターンは、続いて行われるＳＨ１０（１００）動作およびＳＨ１１（１１１）動作中にＣ２に供給されるであろう。
【００２０】
次に、試験器はすべての走査セルへ制御信号を出力して、ＰＳ１０刺激に対する組合せ論理（ＣＬ）の応答出力の第１０の収集（ＣＰ１０）を行う。続いて、試験器は制御信号を出力して、回路Ｃ２，Ｃ３のすべての走査セルに第１０の３ビットシフト動作（ＳＨ１０）を行わせる。第１０の３ビットシフト動作は、Ｃ３から第１０の収集３ビット応答データをアンロードし、その第１０の収集３ビット応答データをＣ２からＣ３に移動させ、Ｃ２に試験器（１０）およびＣ１バイパスビット（０）からその第２の３ビット刺激パターン（１００）をロードする。再び、ＳＨ１０中のＣ２への１００刺激パターンのローディングは、１０の試験器入力ビットを囲む点線の輪およびＣ１バイパスメモリの０のビットを囲む点線の輪内に見られる。ＳＨ１０中の３ビット試験器入力（１１０）の最終ビット（１）は、Ｃ１のバイパスメモリに記憶され、ＳＨ１１中のＣ２への第３の３ビット刺激パターン（１１１）の第１のビットとなるであろう。
【００２１】
次に、試験器はすべての走査セルへ制御信号を出力して、ＰＳ１１刺激に対する組合せ論理（ＣＬ）の応答出力の第１１の収集（ＣＰ１１）を行う。続いて、試験器は制御信号を出力して、回路Ｃ２，Ｃ３のすべての走査セルに第１１の３ビットシフト動作（ＳＨ１１）を行わせる。第１１の３ビットシフト動作は、Ｃ３から第１１の収集３ビット応答データをアンロードし、その第１１の収集３ビット応答データをＣ２からＣ３に移動させる。再び、ＳＨ１１中のＣ２への１１１刺激パターンのローディングは、１１の試験器入力ビットを囲む点線の輪およびＣ１バイパスメモリの１のビットを囲む点線の輪内に見られる。ＳＨ１１中の３ビット試験器入力（ｘ１０）の最終ビット（ｘ）は、Ｃ１のバイパスメモリに記憶されるが、試験のためには用いられない。そのわけは、ＳＨ１２中のその最終ビットがシフトインされるＣ２の走査経路が、ＳＨ１２動作に続いてバイパスされるであろうからである。
【００２２】
次に、試験器はすべての走査セルへ制御信号を出力して、ＰＳ１２刺激に対する組合せ論理（ＣＬ）の応答出力の第１２の収集（ＣＰ１２）を行う。続いて、試験器は制御信号を出力して、回路Ｃ２，Ｃ３のすべての走査セルに第１２の３ビットシフト動作（ＳＨ１２）を行わせる。第１２の３ビットシフト動作は、Ｃ３から第１２の収集３ビット応答データをアンロードし、その第１２の収集３ビット応答データをＣ２からＣ３に移動させる。再び、ＳＨ１２中のＣ２の走査経路への０ｘｘ刺激パターンのローディングは、０ｘの試験器入力ビットを囲む点線の輪およびＣ１バイパスメモリ内のｘのビットを囲む点線の輪により示されている。上記段落において述べたように、Ｃ２走査経路へロードされるデータ（０ｘｘ）は使用されない。そのわけは、その走査経路がＳＨ１２に続いてバイパスされるであろうからである。しかし、ＳＨ１２中の試験器の３ビット入力（１０ｘ）の最終２ビットは、Ｃ１（１）およびＣ２（０）のバイパスメモリ内へロードされ、ＳＨ１３中のＣ３のために、最後の残りの３ビット刺激パターン入力（０１０）の最初の２ビットとして用いられる。
【００２３】
ＳＨ１２に続いて、Ｃ２は完全に試験され、試験器は制御信号を出力して、Ｃ２のバイパスメモリがＣ２のＳＩとＳＯとの間で選択されるようにする。また、試験器は制御信号を出力して、Ｃ２の走査セルにそれらの現状態を試験の残りのために保持（Ｈ）させる。この段階においては、Ｃ２は、Ｃ１のバイパスビットとＣ３の走査経路との間のデータ・パイプライン・ビットとして役立つのみである。
【００２４】
次に、試験器はすべての走査セルへ制御信号を出力して、ＰＳ１３刺激に対する組合せ論理（ＣＬ）の応答出力の第１３の収集（ＣＰ１３）を行う。続いて、試験器は制御信号を出力して、Ｃ３のすべての走査セルに第１３の３ビットシフト動作（ＳＨ１３）を行わせる。第１３の３ビットシフト動作は、Ｃ３から第１３の収集３ビット応答データをアンロードし、試験器からの最後の残りの３ビット刺激入力（０１０）とＣ１およびＣ２のバイパスビットとをＣ３の走査経路に移動させる。再び、ＳＨ１３中のＣ３の走査経路への０１０刺激パターンのローディングは、試験器の０の入力ビットを囲む点線の輪と、Ｃ１およびＣ２のバイパスメモリ内の１および０のビットを囲む点線の輪とにより示されている。これは、試験器からの最後の必要な刺激パターンであるので、試験器は、ＳＨ１３中の０ビット入力に続いてｘビットを入力する。
【００２５】
次に、試験器はすべての走査セルへ制御信号を出力して、ＰＳ１４刺激に対する組合せ論理（ＣＬ）の応答出力の第１４の収集（ＣＰ１４）を行う。続いて、試験器は制御信号を出力して、Ｃ３のすべての走査セルに第１４の３ビットシフト動作（ＳＨ１４）を行わせ、Ｃ３から最終応答出力をアンロードする。ＳＨ１４の後に、Ｃ３の試験は完了する。
【００２６】
ウォーピング走査試験の概念を用いて回路Ｃ１，Ｃ２，Ｃ３を試験するために必要な試験クロックの数は、収集クロック（ＣＰ１〜ＣＰ１４）とシフトクロック（ＳＨ１〜ＳＨ１４）との和、すなわち、１４＋（１４×３）＝５６クロックである。これは、例１において従来の走査試験アプローチを用いて同じ回路を試験するために用いられた８０クロックと比較されるものである。
【００２７】
Ｃ１の試験中において、Ｃ２は、Ｃ１応答からその０００，０１０，０１１，１１０および１０１刺激入力を供給された。すなわち、Ｃ２は、Ｃ１が試験されていた間にそれの８つの刺激入力のうちの５つを受けた。また、Ｃ１の試験中においては、Ｃ３は、Ｃ２の応答からその０００，００１，０１１，１００，１１１および１１０の刺激入力を供給された。すなわち、Ｃ３は、Ｃ１が試験されていた間にそれの８つの刺激入力のうちの６つを受けた。ＰＳ２におけるＣ３の００１刺激入力は、ＰＳ１におけるＣ２の最初の０００（リセット）刺激入力に対する応答としてＣ２が発生したものであり、それゆえ、Ｃ３の００１刺激は、試験器から走査入力されたいずれの刺激とも無関係に発生せしめられたものであることに注意すべきである。同様にして、ＰＳ３におけるＣ３の０１１刺激は、ＰＳ１におけるＣ１の０００（リセット）刺激に対するＣ１の応答として発生したものであり、それゆえ、Ｃ３の０１１刺激もまた、試験器から走査入力されたいずれの刺激とも無関係であった。Ｃ１がバイパスされた後、Ｃ２は試験器からその残りの００１，１００および１１１刺激入力を受けた。Ｃ２の試験中において、Ｃ３は、Ｃ２の応答から、その１０１の刺激入力を供給された。すなわち、Ｃ３は、Ｃ２が試験されていた間にそれの２つの残りの刺激入力のうちの１つを受けた。Ｃ２がバイパスされた後、Ｃ３はその残りの０１０刺激入力を受けた。これから、Ｃ１が試験された後には、Ｃ２は６２．５％（５／８）試験され、Ｃ３は７５％（６／８）試験されたことがわかる。また、Ｃ２が試験された後には、Ｃ３は８７．５％（７／８）試験されたことがわかる。
【００２８】
試験器は明らかにすべての回路からすべての応答ビットを受けるわけではないが、それは、（１）試験されている回路および走査経路構造に基づき一意に予測可能であり、かつ、（２）試験されているすべての回路からのすべての応答を表す、ビットストリームを受取る。同様にして、試験器はすべての回路にすべての刺激ビットを供給するわけではないが、試験器からの必要な刺激は試験されている回路および走査経路構造に基づき容易に決定される。
【００２９】
試験中のキータイムにおける走査経路の内容を示すダイアグラム（例えば、例２において示されたダイアグラム）は、以下のようにして容易に発生せしめられる。まず、ＰＳ１乃至ＣＰ８からのすべてのビットデータがＰＳ１において０にクリアされたすべての走査セルから開始することにより発生され、次に、Ｃ１，Ｃ２およびＣ３テーブルとＣ１の試験を完了するためにＳＨ１乃至ＳＨ７においてシフトインされなければならない７つの刺激パターンとに基づいて残りのビットを満たす。Ｃ１からの最終応答パターンはＣＰ８において収集される。
【００３０】
次に、Ｃ２の試験を完了するためにいずれのＣ２刺激パターンがなお試験器からシフトインされる必要があるかが決定される。これは、Ｃ２列のＰＳ１乃至ＰＳ８におけるおよびＣ１列のＣＰ８におけるビットパターンを単に検査し、次に、検査されたビットパターンをＣ２刺激パターンの既知の必要な集合と比較することにより行われる。検査されたパターンにないＣ２刺激パターンは、試験器からＣ２にシフトインされなければならない。次に、ＳＨ８乃至ＣＰ１２からのすべてのビットデータが、（１）Ｃ２およびＣ３テーブル、（２）試験器からシフトインされるべき残りのＣ２刺激パターン、および（３）残りのＣ２刺激パターンが試験器からＣ２にＣ１バイパスビットを経てシフトされるであろう事実、に基づいて満たされる。Ｃ２からの最終応答パターンはＣＰ１２において収集される。
【００３１】
次に、いずれのＣ３刺激パターンがＣ３の試験を完了するためになお試験器からシフトインされる必要があるかが決定される。これは、Ｃ３列のＰＳ１〜ＰＳ１２におけるおよびＣ２列のＣＰ１２におけるビットパターンを単に検査したのち、検査されたビットパターンをＣ３刺激パターンの既知の必要な集合と比較することにより、行われる。検査されたビットパターンにないＣ３刺激パターンは、試験器からＣ３にシフトインされなければならない。次に、ＳＨ１２乃至ＣＰ１４からのすべてのビットデータが、（１）Ｃ３テーブル、（２）残りのＣ３刺激パターン、および（３）残りのＣ３刺激パターンが試験器からＣ３にＣ１およびＣ２バイパスビットを経てシフトされるであろう事実、に基づいて満たされる。Ｃ３からの最終応答パターンは、ＣＰ１４において収集される。
【００３２】
上述のプロシージャを用いて走査経路内容ダイアグラムが完成されると、試験器から出力される必要がある刺激ビットストリームと試験器において受取られることが期待される応答ビットストリームとの両者は、完成されたダイアグラムの検査により容易に決定される。特に、試験器から要求された刺激ビットストリームは完成されたダイアグラムのＳＩ列に示されており、また、試験器において受取られることが期待される応答ビットストリームは完成されたダイアグラムのＳＯ列に示されている。
【００３３】
試験されている回路の任意の所望の集合用の走査経路内容ダイアグラムは、鉛筆と紙を用いかつ上述のプロシージャに従えば、実際に手作業で完成することができる。もちろん、そのダイアグラムを自動的に完成するためのコンピュータプログラムは容易に書くことができる。
【００３４】
例２において、Ｃ１からの応答は、Ｃ２およびＣ３における刺激の必要を減少させた。また、バイパスの概念は、すでに試験された回路の下流回路が収集動作中に試験器からの刺激データを保持するパイプライン化されたデータ経路を経て試験器から刺激データを受取ることを可能にする。本発明は、バイパスメモリを使用する代わりに、前に試験された諸回路の走査経路を経てデータをシフトすることによって働き得るが、試験器と試験されている下流回路との間の走査経路長は増大する。そのわけは、それぞれの収集動作に続いて、試験器は試験されている回路にデータを入力するためにすべての先行する試験された回路を経てデータをシフトしなければならないからである。さらに、バイパス機能の使用は、下流回路における試験の進行中に、試験された回路の走査経路が静的に保持されることを可能にする。走査経路を静的に保持すると、バイパス走査経路以外では、試験された回路内の電力消費はなくなる。それによって、前に試験された回路内における熱の発生はなくなる。回路内における熱の発生がなくなることは、特に、図２６から図２９までに関して後述されるようなウォーピング走査試験の概念を用いたウエハレベルの試験で、重要である。
【００３５】
バイパス機能のさらなる利点は、試験器がすべての残りの刺激パターンを中間バイパスメモリを経て下流の試験されている回路に直接印加することを可能にすることである。もし前に試験された回路の走査経路が試験器と試験されている回路との間の走査経路内に残っていたものとすれば、試験されている回路はその残りの刺激パターンのすべてを受け取れない可能性がある。そのわけは、試験器と試験されている回路との間の走査経路は収集およびシフト・プロセスにより必要な刺激パターンを発生し得ないかもしれないからである。簡単に言うと、試験器と試験されている回路との間の中間走査経路は印加されたいずれの刺激パターンに対しても試験されている回路用の必要な残りの刺激パターンを発生する応答パターンを持たないかもしれないからである。
【００３６】
図９は、２ビット走査経路のみを有する点を除けば図３の回路と同様の回路を示す。図９の回路は、例３および例４において、等しくない走査経路長を有する回路による本発明の動作を示すために用いられる。
【００３７】
例３は、再び図５に示されているように試験器に接続された３つの回路Ｃ１，Ｃ２，Ｃ３を有する。Ｃ１は２ビット走査経路を有し、Ｃ２は３ビット走査経路を有し、Ｃ３は２ビット走査経路を有する。Ｃ１、Ｃ２およびＣ３用のテーブルは、走査試験中における刺激および各回路の組合せ論理の応答反応を示す。試験の初めでは、試験器は制御信号を出力して、例２において前述したようにすべての回路走査経路を第１の初期現状態にリセットする。続いて、試験器は、例２において前述したようにＣ１を試験するために４つの収集および２ビットシフト動作（ＣＰ１〜ＣＰ４およびＳＨ１〜ＳＨ４）を行う。ＳＨ４の終わりには、Ｃ２はその８つの３ビット刺激パターンの４つ（０００，０１０，１００，１１１）に対して試験されており、また、Ｃ３はその４つの２ビット刺激パターンの３つ（００，０１，１１）に対して試験されている。
【００３８】
第４シフト動作（ＳＨ４）の後では、Ｃ１は例２において前述したように完全に試験されてバイパスされる。ＳＨ４の後ではまた、Ｃ２が３ビット走査経路を有するので、試験器はＣ２を試験するために２ビットシフト動作から３ビットシフト動作へ調節される。Ｃ２の試験を完成するために、試験器は４つの収集および３ビットシフト動作（ＣＰ５〜ＣＰ８およびＳＨ５〜ＳＨ８）を行う。ＣＰ５およびＳＨ５は、ＳＨ４の終わりにＣ２およびＣ３の走査経路内に残された前に試験された０００および００刺激パターンのそれぞれに対してＣ２およびＣ３を試験する。ＳＨ５はまた、Ｃ２の３ビット走査経路に残りの４つのＣ２刺激パターンの第１のもの（００１）をロードし、その応答はＣＰ６において収集される。ＣＰ７〜ＣＰ９およびＳＨ６〜ＳＨ９は、残りの３つのＣ２刺激パターン（０１１，１０１，１１０）に対してＣ２を試験する。ＣＰ８およびＳＨ８中においては、ＣＰ７およびＳＨ７中におけるＣ２からの出力応答により、Ｃ３がその残りの２ビット刺激パターン（１０）に対して試験される。それゆえ、Ｃ３は、Ｃ１およびＣ２の試験によって完全に試験される。ＣＰ９は、Ｃ２の最後の残りの刺激パターン（１１０）に対するＣ２からの最終応答をロードする。Ｃ３は試験され終わっているので、試験器はＣ２をバイパスする必要はない。その後、ＳＨ９中において、試験器は走査動作を５ビットの長さに調節するので、Ｃ２からの最終応答はＳＨ９動作中にシフトアウトされ得る。ここで、ＳＨ９動作中においてはＣ３の走査経路の２ビット内容が重要であることに注意することが重要である。そのわけは、それがＣＰ８およびＳＨ８動作中にＣ２から収集されかつシフトアウトされた１０１刺激パターンに対するＣ２の応答の残りを含むからである。
【００３９】
最初の４つの収集および２ビットシフト動作中において、Ｃ２の３ビット走査経路は、Ｃ１（２ビット）から部分的にのみ満たされ、Ｃ３（２ビット）に部分的にのみ空にされる。これは、前の収集およびシフト動作からのＣ２の３ビット応答パターンの１ビットがＣ２走査経路に残ってＣ２の次の収集およびシフト動作のための刺激パターンの一部として再使用されることを意味する。Ｃ２の次の３ビット刺激パターンとして用いられる他の２ビットは、Ｃ１からシフトインされた２ビット応答出力により与えられる。
【００４０】
一般に、より短い走査経路を有する先行回路は、より長い走査経路を有する後続回路に対する刺激パターン入力の数を増幅する。そのわけは、双方の回路に対する収集およびシフト動作の周波数は先行するより短い走査経路にデータをシフトインしまたこの走査経路からデータをシフトアウトするのに要する時間により決定されるからである。例えば、例３の試験の初めにおいては、すべての回路に対する収集およびシフト動作の周波数は、試験器からＣ１に刺激パターンをロードする最初の４つの（ＳＨ１〜ＳＨ４）２ビットシフト動作により設定される。最初の４つの２ビットシフト動作用のこの同じ収集およびシフト周波数は、Ｃ１からＣ２におよびＣ２からＣ３に刺激パターンをロードするためにも用いられる。それゆえ、Ｃ２は、実際に、従来の走査試験を用いれば４つの３ビットシフト動作を要するその最初の４つの刺激パターンを、ウォーピング走査試験の概念を用いることにより４つの２ビットシフト動作のみによって受取る。最初の４つのシフト動作においては、Ｃ２への入力刺激パターンは、Ｃ１からの応答の２ビットに、Ｃ２からの保持された応答の１ビットを加えたものを含む。これは、例えば、Ｃ２の第３の現状態（ＰＳ３）刺激パターン１００の生成において見られる。ＰＳ３の１００は、Ｃ１およびＣ２の走査経路にそれぞれ１０および０１１をロードしたのち、Ｃ２の走査経路に１００を得るためにＳＨ２中に２回それらの走査経路をシフトすることにより、生成される。
【００４１】
例３において示されたウォーピング走査試験の概念を用いて回路Ｃ１，Ｃ２，Ｃ３を試験するために必要な試験クロックの数は、３４である。例１において説明された従来の走査試験を用いた例３の回路の試験は、６４の試験クロックを必要とする。
【００４２】
例４は、再び図５に示されているように試験器に接続された３つの回路Ｃ１，Ｃ２，Ｃ３を有する。Ｃ１は３ビット走査経路を有し、Ｃ２およびＣ３の両者は２ビット走査経路を有する。Ｃ１、Ｃ２およびＣ３用のテーブルは、走査試験中における刺激および各回路の組合せ論理の応答反応を示す。試験の初めでは、試験器は制御信号を出力して、例２において前述したようにすべての回路の走査経路を第１の初期現状態にリセットする。続いて、試験器は、例２において前述したように、Ｃ１を試験するために７つの収集および３ビットシフト動作（ＣＰ１〜ＣＰ７およびＳＨ１〜ＳＨ７）と１つの収集および７ビットシフト動作（ＣＰ８およびＳＨ８）とを行う。Ｃ１の試験中において、Ｃ２およびＣ３は、Ｃ１からの応答出力により、すべてのそれらの必要とする刺激パターンを受取る。それゆえ、Ｃ１が試験されているときは、Ｃ２およびＣ３も試験されている。Ｃ２およびＣ３はＣ１の試験中に試験されるので、バイパスステップは必要ない。ＣＰ８に続いて、７ビットシフト動作がＳＨ８中に行われ、試験器がＣ１、Ｃ２およびＣ３の走査経路からすべての応答の残りをアンロードして試験を完了することを可能にする。
【００４３】
例４において示されたウォーピング走査試験の概念を用いて回路Ｃ１，Ｃ２，Ｃ３を試験するために必要な試験クロックの数は３６であり、例１で説明された従来の走査試験を用いた場合の６４の試験クロックとは対照的である。
【００４４】
図１０は、出力数（３）が入力数（２）よりも大きいことを除けば前述の図３の回路と同様である回路を示す。出力数が入力数よりも大きいので、余分の出力に対して走査セルを追加して、その応答が走査試験中に収集されかつシフトアウトされ得るようにする。組合せ論理のＦ出力に追加されかつ接続された走査セル（Ｃ）の構造は従来技術のものであり、図１１に示されている。従来の走査試験中において、走査セルＣは、Ｆ出力を収集しかつそのデータをシフトアウトするために役立つ。図１０に示した回路の従来の走査試験では、走査セル（Ｃ）にシフトインされるデータは、組合せ論理への刺激入力を与えないので、ドントケア・データである。
【００４５】
図１２は、図１０の回路がどのように変形されてウォーピング走査試験の概念を支援するようにされるかを示す。この変形は、Ｆに接続された走査セル（Ｃ）を図１３に示されているようなデータ加算セル（ＤＳＣ）で置換することである。ウォーピング走査試験の概念は、図１２の走査セルＣに示されているように、応答データの収集の目的のみのために追加された走査セルが、収集動作中においてそれらの現状態データとそれらが収集しているデータとの和をロードされることを要求する。このようにすると、走査セルにシフトインされた応答データが収集動作中に失われることがない。
【００４６】
図１３において、データ加算セルは３入力マルチプレクサとＸＯＲゲートとＦＦとを含む。マルチプレクサは、選択信号（Ｓ）によって制御され、ＸＯＲの出力、標準収集入力（入力）または直列入力（ＳＩ）をＦＦに結合させる。従来の走査試験中においては、マルチプレクサは、ちょうど図１１の走査セルのように、収集動作中には入力をＦＦへ結合させ、シフト動作中にはＳＩをＦＦに結合させる。ウォーピング走査試験中においては、マルチプレクサは、収集中には、従来の入力の代わりにＸＯＲの出力をＦＦに結合させる。ＸＯＲの出力は、入力データとＦＦの現状態データとの和を表す。入力データとＦＦの現状態データとを加算する理由は、ＦＦが前の回路からシフトインされた、図１２において刺激として用いられない応答データを潜在的に含むからである。ＦＦ内の応答データビットが、図１１の従来の走査セルにおいて行われたように、収集動作により損失されることはあり得ない。もしその応答データが収集動作により損失（上書き）されたものとすれば、その応答データビットまたは下流回路に対する刺激としてのその効果は、試験器にはわからない。それゆえ、ＦＦの応答データが収集動作中保持されるようにするために、それを入力データと加算して、その加算データを収集中にＦＦに記憶させる。そのＦＦデータは損失されないので、それはウォーピング走査試験の概念における上述の要求を満たす。
【００４７】
例５は、ウォーピング走査試験の概念を用いて試験される２つの回路Ｃ１，Ｃ２を示す。Ｃ１は、３ビット走査経路を有する、図３に示されているような回路である。Ｃ２は、組合せ論理のＦ出力に結合されたデータ加算セル（ＤＳＣ）を有する、図１２に示されているような回路である。Ｃ１の現状態および次状態テーブルは、前述のように示されている。Ｃ２用の現状態および次状態テーブルは、組合せ論理のＦ出力と走査セルＣ（ＤＳＣ）の現状態との加算を示す。図１２を見ると、組合せ論理は走査セルＡおよび走査セルＢからの刺激にのみ応答することがわかる。Ｃ２テーブルを見ると、（１）００ｘであるＰＳ  ＡＢＣに対して、ＤＥＦ出力は０１０であり、（２）０１ｘであるＰＳ  ＡＢＣに対して、ＤＥＦ出力は１００であり、（３）１０ｘであるＰＳ  ＡＢＣに対しては、ＤＥＦ出力は１１０であり、（４）１１ｘであるＰＳ  ＡＢＣに対しては、ＤＥＦ出力は０００であることがわかる。再びＣ２テーブルを見ると、Ｆ＝０かつＰＳ  Ｃ＝０であるときはＮＳ  Ｃ＝０であり、Ｆ＝０かつＰＳ  Ｃ＝１であるときはＮＳ  Ｃ＝１であることがわかる。これは、出力Ｆと走査セルＣにおけるＰＳデータとのＸＯＲ演算を示す。
【００４８】
例５におけるＣ１およびＣ２のウォーピング走査試験は、前述のように進行する。例５に関して重要なことは、Ｃ２の走査セルＣにシフトインされるＣ１からの応答データが収集動作中に失われないことである。各収集動作中において、走査セルＣのＣ１からの応答データはＣ２の組合せ論理からの応答出力Ｆと加算され、その加算された信号は検査のために試験器にシフトアウトされる。このようにすると、もしＣ１またはＣ２が障害のある応答ビットを発生すれば、それは試験器により検出可能となる。Ｃ１およびＣ２において２重の障害が発生し、それら２つの障害の和が正しい応答のように見えることはあり得る。例えば、もしＣ１からの良好な応答１がＣ２からの良好な応答０と加算されたとすれば、その結果は試験器に対する１の出力となる。もしＣ１からの不良な応答０がＣ２からの不良な応答１と同時に発生すれば、その結果もまた、試験器に対する１の出力となる。これは、エイリアシングと呼ばれ、特にシグネチャ解析法を用いる試験技術における当業者にとっては公知である。エイリアシングの可能性は稀であるが、それは起こり得る。
【００４９】
図１４は、３つの入力と２つの出力とを有する走査試験可能な回路を示す。出力Ｄおよび出力Ｅは、走査セルＡおよび走査セルＢにそれぞれ帰還される。走査セルＡおよび走査セルＢは、回路の組合せ論理へ刺激を供給し、組合せ論理からの応答を収集する。走査セルＣは、回路の組合せ論理へ刺激を供給するのみである。走査セルＣがそれにシフトインされたデータを収集動作中保持すると有利である。もしそのデータが保持されれば、それは試験器へ出力され、または下流回路において刺激データとして再使用され得る。従来の走査セルは、通常、回路の入力からのデータを図１４の走査セルＣ内に収集し、それは未知のデータであり得る。図１４にはデータ保持セル（ＤＲＣ）と呼ばれる好ましいセルが示されており、図１５にさらに概略的に示されている。データ保持セルは、収集動作中にＦＦの現データ状態を単に収集し、それは、そのデータが試験器へ供給されまたは下流回路において刺激データとして再利用されるようにする。
【００５０】
例６は、図１５に示されているようなデータ保持走査セルＣを有する図３のような回路Ｃ１および図１４のような回路Ｃ２を簡単に示す。これらの回路は、前述のようにウォーピング走査試験の概念を用いて試験される。例６において、Ｃ２の走査セルＣにシフトインされたＣ１応答データが収集動作中保持されて試験器にシフトアウトされることを知ることは重要である。走査セルＣにそのデータを保持することにより、試験器は障害をより良く診断する能力を持つ。例えば、もし障害のある応答がＣ２から出力されたとすれば、その障害は、（１）Ｃ２の組合せ論理の不良、（２）Ｃ１からＣ２の走査セルＣへの誤った刺激入力、または（３）Ｃ２の組合せ論理の不良およびＣ１からＣ２の走査セルＣへの入力刺激の不良の双方により起こされたものであり得る。もし走査セルＣ内のデータが保持されれば、試験器はこの状況を診断して何が不良であったかを決定し得る。
【００５１】
例７は、ウォーピング走査試験の概念用の理想的な場合を示す。例７において、図３に示されているようなＮ個の回路は、図５に示されているような試験器から操作される走査経路上に直列に接続されている。この理想的な場合のすべての先行回路は、後続回路の刺激入力要求を満たす応答出力を発生する。この例においては、すべての回路は、現状態および次状態テーブルに見られるように、同じものである。しかし、それらは同じである必要はなく、むしろ理想的な場合には、それらは、もう一度繰返すと、「先行回路が、後続回路の刺激要求を満たす出力応答を発生しなければならない」という上述のステートメントを満足する必要がある。先行回路は、後続回路における刺激のために必要とされるよりも多くの、しかもなお上述の基準を満たす出力応答を発生するが、それはもっと少なくは発生し得ない。また、先行回路および後続回路は、走査経路長差を有し、しかもなお上述のステートメントを満足し得る。
【００５２】
例７においては、最初のＣ１が試験される時刻までに、すべての後続のＣ１が試験され終わっていることがわかる。最終シフト動作（ＳＨ８）は、すべてのＣ１走査経路応答の残りを試験器にアンロードするために用いられる。これは、特にＩＣおよびシステム製造における試験時間を著しく短縮する。そのわけは、Ｎ個の回路が１つの回路を試験するために要する時間とＮ個の回路から応答の残りをシフトアウトするために要する時間とを加算した時間内に試験され得るからである。Ｎ個の回路は、ダイ、ウエハ、ＩＣ、ボードなどであり得る。試験時間を短縮するためにウォーピング走査試験の概念を用い得るさまざまな方法の例は、図２２から図２９までに関して後述される。
【００５３】
例７は、３ビット走査経路長と８つの刺激パターン要求とを有する回路を示しているが、この回路は、どのような走査経路長またはどのような刺激パターン数をも有し得る。もし諸回路が同じものであり、それらの走査経路長がＬ、それらの刺激パターン数がＰ、また収集ステップがＣならば、ウォーピング走査概念を用いてＮ個の同じ回路を試験するために必要な試験クロックの数に対する式は、Ｐ（Ｃ＋Ｌ）＋ＮＬ−Ｌとなる。ここで、Ｐ（Ｃ＋Ｌ）は、最初の回路（および他のＮ−１個の回路）を試験するために必要な試験クロックであり、ＮＬ−Ｌは、残りのＮ−１個の回路の走査経路をアンロードするために必要な試験クロックである。比較すると、従来の走査アプローチを用いるＮ個の同じ回路を試験するために必要な試験クロックの数の式は、Ｐ（Ｃ＋ＮＬ）である。大きいＬおよびＰに対しては、以上の式は次のようになる。ウォーピング走査試験のクロック数＝Ｌ（Ｐ＋（Ｎ−１））、従来の走査試験のクロック数＝ＬＰＮ。
【００５４】
【数１】
ケース１：Ｌ＝２０００、Ｐ＝１０００、Ｎ＝１に対して、
ウォーピング走査試験のクロック数＝Ｌ（Ｐ＋（Ｎ−１））
＝２０００（１０００＋（１−１））＝２，０００，０００
従来の走査試験のクロック数＝ＬＰＮ
＝２０００×１０００×１＝２，０００，０００
【００５５】
【数２】
ケース２：Ｌ＝２０００、Ｐ＝１０００、Ｎ＝１００に対して、
ウォーピング走査試験のクロック数＝Ｌ（Ｐ＋（Ｎ−１））
＝２０００（１０００＋（１００−１））＝２，１９８，０００
従来の走査試験のクロック数＝ＬＰＮ
＝２０００×１０００×１００＝２００，０００，０００
【００５６】
【数３】
ケース３：Ｌ＝２０００、Ｐ＝１０００、Ｎ＝１０００に対して、
ウォーピング走査試験のクロック数＝Ｌ（Ｐ＋（Ｎ−１））
＝２０００（１０００＋（１０００−１））＝３，９９８，０００
従来の走査試験のクロック数＝ＬＰＮ
＝２０００×１０００×１０００＝２，０００，０００，０００
【００５７】
１０メガヘルツ（周期＝１００ナノ秒）の試験クロック周波数に対して、ケース１のウォーピング走査試験時間および従来の走査試験時間は、２００ミリ秒である。ケース２のウォーピング走査試験時間は２１９．８ミリ秒であり、従来の走査試験時間は２０秒である。ケース３のウォーピング走査試験時間は３９９．８ミリ秒であり、従来の走査試験時間は２００秒である。
【００５８】
試験された先行回路からの応答出力がすべての後続回路の刺激要求をａ％の減少率（Ｒ）だけ減少させる非理想的回路１−Ｎに対して、ウォーピング走査試験の概念により必要とされる試験クロック数は、次式により近似され得る。
【００５９】
【数４】
試験クロック数＝P1(C+L1)+RP2(C+L2)+RP3(C+L3)......RPN (C+LN)
Ｐ1-N およびＬ1-N が大きい場合は、この式は次のように簡単化される。
【数５】
試験クロック数＝P1L1+RP2L2+RP3L3......RPNLN 
【００６０】
もし％減少率（Ｒ）が各回路に対して一定であれば、例えば、各先行回路の試験の終わりにおいて、すべての後続回路における追加の刺激の必要が５０％のＲだけ減少せしめられれば、その場合は次のようになる。
【００６１】
【数６】
試験クロック数＝P1L1+1/2(P2L2)+1/4(P3L3))+1/8(P3L3))......1/2N 
(PNLN)
もしすべての回路が同じＰおよびＬを有すれば、次のようになる。
【数７】
試験クロック数＝P1-NL1-N(1+1/2+1/4+1/8+...1/2N-1)
【００６２】
【数８】
ケース４：Ｌ＝２０００、Ｐ＝１０００、Ｎ＝２に対して、
ウォーピング走査試験のクロック数＝ＰＬ（１＋１／２）
＝３，０００，０００
従来の走査試験のクロック数＝ＰＬ（２）
＝４，０００，０００
【００６３】
【数９】
ケース５：Ｌ＝２０００、Ｐ＝１０００、Ｎ＝５に対して、
ウォーピング走査試験のクロック数
＝ＰＬ（１＋１／２＋１／４＋１／８＋１／１６）
＝３，８７５，０００
従来の走査試験のクロック数＝ＬＰ（５）
＝２０００×１０００×５
＝１０，０００，０００
【００６４】
【数１０】
ケース６：Ｌ＝２０００、Ｐ＝１０００、Ｎ＝１００に対して、
ウォーピング走査試験のクロック数
＝ＰＬ（１＋１／２＋１／４＋１／８＋．．．１／２100-1 ）
≦４，０００，０００
従来の走査試験のクロック数＝ＬＰ（５）
＝２０００×１０００×１００
＝２００，０００，０００
【００６５】
【数１１】
ケース７：Ｌ＝２０００、Ｐ＝１０００、Ｎ＝１０００に対して、
ウォーピング走査試験のクロック数
＝ＰＬ（１＋１／２＋１／４＋１／８＋．．．１／２1000-1）
≦４，０００，０００
従来の走査試験のクロック数＝ＬＰ（５）
＝２０００×１０００×１０００
＝２，０００，０００，０００
【００６６】
ケース２とケース６（Ｎ＝１００）を、またケース３とケース７（Ｎ＝１０００）を比較すると、理想的なウォーピング走査試験の場合と非理想的なウォーピング走査試験の場合との間の試験クロックの数の差は、非理想的な場合に％減少率Ｒが５０％に保持される限り、わずかであることがわかる。
【００６７】
図１６から図１８までは、ウォーピング走査試験の概念が、回路の１次入力および出力（境界）に走査可能な境界セル（ＢＣ）を有する回路にどのようにして実現され得るかを示す。境界走査セルは試験技術においては公知である。図１６は、前述の図３に関連する。図１７は、前述の図１２に関連する。図１８は、前述の図１４に関連する。
【００６８】
ウォーピング走査試験の概念を境界セルに用いるためには、今日用いられている従来の境界セルとは異なる境界セルの設計が必要である。図１６、図１７および図１８のデータ収集境界セル（ＤＣＢＣ）は、前述の図３および図４（Ａ）のデータ収集セルに関連している。図１７のデータ加算境界セル（ＤＳＢＣ）は、前述の図１２および図１３のデータ加算セルＤＳＣに関連している。図１８のデータ保持境界セル（ＤＲＢＣ）は、前述の図１４および図１５のデータ保持セルＤＲＣに関連している。
【００６９】
ＤＣＢＣおよびＤＲＢＣの設計の例は、図１９および図２０にそれぞれ示されている。ＤＳＢＣの設計の例は、図２１（Ａ）に示されている。図２１（Ｂ）は、ＤＣＢＣ、ＤＲＢＣおよびＤＳＢＣがどのようにして実現されるかを示している。ノード１９１，１９３，１９５，１９７，１９９は、図示されているように接続される。破線内に囲まれたＢＣ構造は従来のものであるが、ＤＣＢＣ、ＤＲＢＣおよびＤＳＢＣを実現するための図示されているノードは本発明の部分を表す。
【００７０】
図２２は、ウォーピング走査試験の概念がＩＣまたはダイの内部の多重回路Ｃ１〜ＣＮを試験するためにどのように用いられ得るかを示している。図２２の各回路Ｃ１〜ＣＮは、図３、図１２、図１４および図１６から図１８までに関して前述された回路と同様のものであり得る。図２２には、ウォーピング走査試験中に諸回路がＩＣ／ダイの外部の試験器へ接続されている従来のＩＥＥＥ１１４９．１規格の試験アクセスポート（ＴＡＰ）からの制御を受け得る事実も示されている。あるいは、ＩＣ／ダイは、制御信号を試験器から直接にまたはＩＥＥＥ１１４９．１ＴＡＰとは異なる試験ポートを経て受けることもできる。
【００７１】
図２３は、ウォーピング走査試験の概念がボード上の多重ＩＣ１〜ＩＣＮをまたは同様に多チップモジュール（ＭＣＭ）基板上の多重ダイ１〜Ｎを試験するためにどのように用いられ得るかを示している。図２３の各ＩＣ／ダイ１〜Ｎは、図２２に関して前述されたＩＣ／ダイと同様のものであり得る。このボード／ＭＣＭの各ＩＣ／ダイは、このボード／ＭＣＭに接続された外部試験器にインタフェースされているように示されている。
【００７２】
図２４は、ウォーピング走査試験の概念がボックス内の多重ボード（ＢＤ）を試験するためにどのように用いられ得るかを示している。図２４の各ボード１〜Ｎは、図２３に関して前述されたボードと同様のものであり得る。このボックスの各ボードは、このボックス／ボードに接続された外部試験器にインタフェースされているように示されている。
【００７３】
図２５は、ウォーピング走査試験の概念がシステム内の多重ボックス（ＢＸ）１〜Ｎを試験するためにどのように用いられ得るかを示している。図２５の各ボックス１〜Ｎは、図２４に関して前述されたボックスと同様のものであり得る。このシステムの各ボックスは、このシステムに接続された外部試験器にインタフェースされているように示されている。
【００７４】
図２６は、ウォーピング走査試験の概念がウエハ上のダイを試験するためにどのように用いられ得るかを示している。各ダイは、図２２に関して前述されたダイと同様のものであり得る。図２７に示されているように、ウエハ上の各ダイは、ＩＥＥＥ１１４９．１試験データ入力（ＴＤＩ）、試験データ出力（ＴＤＯ）、試験クロック（ＴＣＫ）、試験モード選択（ＴＭＳ）および試験リセット（ＴＲＳＴ）パッド接続を有する。また図２６に示されているように、すべてのダイは、ＴＤＩ入力とＴＤＯ出力との間にそれらのＴＤＩおよびＴＤＯパッドを経て直列に接続されている。さらに、すべてのダイのＴＭＳ、ＴＣＫおよびＴＲＳＴパッドは、ウエハのＴＭＳ、ＴＣＫおよびＴＲＳＴ入力に対して並列に接続されている。ウエハに対して電力を供給し、試験器によりウエハのＴＤＩ、ＴＤＯ、ＴＣＫ、ＴＭＳおよびＴＲＳＴ試験点をプロービングすることによって、すべてのダイに対するウォーピング走査試験を実行することにより、ウエハ上のすべてのダイの極めて高速の試験が行われ得る。また、ウォーピング走査試験は試験された回路をバイパスしそれらの走査経路を静的に保つので、ウォープ試験中にウエハ上に発生する熱は極めてわずかになる。例えば、ウォープ走査試験の初めには、すべてのダイの走査経路は活動状態にあり、発熱を開始する。最初のダイが試験されると、それはその走査経路を凍結し、冷却し始める。同様に、他の諸回路も、それらが試験され終わると、それらの走査経路を凍結し、冷却し始める。また、ウォープ走査試験の速度も、諸回路が損傷性の熱を発生するほど長い時間の間活動状態にあることを防止する。
【００７５】
図２８は、ウォーピング走査試験の概念があるロット内の多重ウエハを試験するためにどのように用いられ得るかを示している。図２８の各ウエハ１〜Ｎは、図２６および図２７に関して前述されたウエハと同様のものであり得る。このロット内の各ウエハは、外部試験器にインタフェースされているように示されている。
【００７６】
図２９は、ウォーピング走査試験の概念が多重ロット１〜Ｎを試験するためにどのように用いられ得るかを示している。図２９の各ロット１〜Ｎは、図２８に関して前述されたロットと同様のものであり得る。各ロットは、外部試験器にインタフェースされているように示されている。
【００７７】
図３０は、図１２および図１３のデータ加算セルに関して前述したエイリアシングの可能性を回路の走査経路の直列入力および直列出力におけるシグネチャ解析器（ＳＡＲ）の使用により解消する１つの方法を示している。前述のように、エイリアシングは、もし第１の障害応答ビットがデータ加算セルにシフトインされ、第２の障害応答ビットが収集動作中に第１の障害ビットと加算されれば、本発明を用いて起こり得る。シグネチャ解析を用いる試験において広く用いられるＸＯＲゲートは、もし入力が１０または０１ならば１を出力し、もし入力が１１または００ならば０を出力するという区別を有し、これがエイリアシング問題の原因となる。回路の走査経路の最初のセルへの直列入力に入力シグネチャ解析器を配置し、回路の走査経路の最後のセルからの直列出力に出力シグネチャ解析器を配置すると、ＤＳＣおよびＤＳＢＣの使用中のエイリアシングを検出し得る。
【００７８】
図３０においては、入力および出力シグネチャ解析器が各シフトクロック中にシグネチャを収集することがわかる。もしウォーピング走査試験中に障害ビットが回路内へシフトされれば、入力シグネチャは予期されるシグネチャとは異なる。もしウォーピング走査試験中に障害ビットが回路外へシフトされれば、出力シグネチャは予期されるシグネチャとは異なる。入力および出力シグネチャをウォーピング走査試験の終わりに各回路からシフトアウトすることによって、試験器は、各回路の入力および出力シグネチャを比較して、それらの回路から受けた応答データにエイリアシングが生じているかどうかを知り得る。もし応答データが正しくかつシグネチャが正しいことを試験器が見出せば、その試験は有効である。もし応答データは正しいがシグネチャは正しくないことを試験器が見出せば、その試験は無効である。
【００７９】
シグネチャはまた、いずれの回路が最初に障害を導入したかを試験器が識別することを助ける極めて有用な目的のためにも役立つ。例えば、もし１００個の回路が試験され、第５０の回路から障害が出力されれば、試験器は、第５０の回路の出力シグネチャが障害を起こしていることを識別し、他の５０個の回路に障害を起こさせた回路としてその回路へ直接到達し得る。第５０の回路が修理されると、試験が繰り返されて、後続の５０個の回路のいずれかが障害を起こしているかどうか検査される。その理由は、前の試験においては第５０の回路の故障によりそれらの試験が無効になっていたからである。
【００８０】
ウォーピング走査試験の概念は、走査経路上に追加される回路が多くなるほどますます効果的に試験時間を短縮するようになる。従来の走査試験の場合は逆である。すなわち、従来の走査試験は、直列に追加される回路が多くなるほどますます効果的でなくなる。ボード、ボックス、システム、ウエハ、ロットおよびロットグループを試験するためにウォーピング走査を用いる図２３から図２９までの例は、これらのタイプの電気製品を生産する会社がどのように本発明の利点を広く利用しかつその使用をすべての製造レベルにおいて規格化し得るかを示している。ダイの試験からミサイルの試験まで会社内のすべての製造レベルにおいて１つの簡単な試験器を用い得ることも本発明の利点である。
【００８１】
この開示においては回路はすべて同じ走査経路上にあるものとして取り扱われているが、もし並列な走査経路がウォーピング走査試験概念を用いて回路を試験するために用いられたとすれば、試験時間の追加の短縮が得られよう。
【００８２】
図２６から図２９までにおいては、走査試験はウエハ上のダイの内部回路を試験する方法として説明された。しかし、完全なウエハ試験はダイの入力および出力バッファ回路を試験することも必要とする。従来のウエハ試験は、試験器が試験パターンを入力および出力させ得るようにするために、ダイパッドに接触する機械的プローブを用いる。従来のウエハ試験は機能パッドを経て試験パターンを入力および出力するので、入力および出力バッファは、内部回路が試験されている間に試験される。しかし、ダイを試験するための走査の使用においては、試験パターンは、ＴＤＩおよびＴＤＯ試験パッドを経て内部回路に入力されまた内部回路から出力される。したがって、ウエハ上のダイを試験するために走査を用いるときは、機能パッドおよび関連の入力／出力バッファは試験されない。プローブを用いてパッドに接触する必要なしに、パラメータ的にまた機能的に入力／出力バッファを試験し得る方法が必要とされている。
【００８３】
本発明は、パッドに接触することのない、そのようなバッファの試験および静電気放電保護回路およびパッド・バス・ホルダの試験を提供する。
例の図３１は、図２６におけると同様のウエハを示すが、バス３１０，３１１と新しい試験信号ＴＳＡ，ＴＳＢ，ＴＳＣ用の試験パッド３１５とを含む。例の図３２は、図２７におけると同様のダイを示すが、ＴＳＡ、ＴＳＢおよびＴＳＣウエハ・バス導体３１１に接続されたダイパッド３１２を含む。図３１および図３２に示されている配置においては、すべてのダイパッド３１２は、ウエハ・バス導体３１１を経て、共通のＴＳＡ乃至ＴＳＣウエハ試験パッド３１５からアクセス可能である。他のアクセス配置も用いられ得る。
【００８４】
例えば、ダイの各行は、それ自身のＴＭＳ、ＴＣＫ、ＴＤＩ、ＴＤＯ、ＴＲＳＴ、ＴＳＡ、ＴＳＢおよびＴＳＣ試験パッド信号のグループ、ならびに、代表的な点線ボックス領域３１３により示されているような電力および接地を有し得る。ウエハのダイを別個のグループ（この場合は行）に分割すると、それらのグループ内の各ダイの同時的かつ並列な走査およびバッファ試験が可能になり、全体的な試験時間を短縮し得る。
【００８５】
例の図３３は、収集シフト（ＣＳ）メモリおよび更新（Ｕ）メモリを有する従来のＩＥＥＥ規格１１４９．１の走査セルを示す。更新メモリの出力は、従来尾、両端子（１および２）間の接続を行いまたはこれら端子間の接続を切るための伝送ゲートのような２端子スイッチ３３０を制御するために用いられている。
【００８６】
例の図３４は、走査経路内に接続された、２状態ディジタル出力バッファ３４０、静電気放電（ＥＳＤ）保護回路、従来の境界走査回路および４個の図３３の走査可能なスイッチ（Ｓ）を含む配置３４１を示している。第１のスイッチは、境界走査回路と出力バッファへの入力との間に接続され、第２のスイッチは出力バッファへの入力とＴＳＡノードとの間に接続され、第３および第４のスイッチは、出力バッファの出力とＴＳＢノードおよびＴＳＣノードとの間にそれぞれ接続されている。動作に際しては、バッファは、コア回路から境界走査回路を経てデータ信号を受け、そのデータ信号の増幅されたバージョンをダイパッドへ出力する。バッファは、高レベル電圧レール（Ｖｈ）と低レベル電圧レール（Ｖｌ）とに接続され、これらのレールはバッファの出力電圧スイッチング範囲を定める。無負荷時の出力バッファは、完全なＶｈおよびＶｌレベルを出力し得る。しかし、負荷時の出力バッファは、この出力バッファの高および低駆動トランジスタ抵抗により、Ｖｈより低くＶｌより高いレベルを出力する。ＥＳＤ回路は、出力バッファと２つの並列スイッチとの間に配置されている。
【００８７】
出力バッファは、境界走査回路から出力バッファの入力へ試験データを出力することにより従来のように試験され、次に、このバッファの出力からのデータ出力は境界走査回路に収集される。境界走査はバッファの論理動作を試験し得るが、それは、（１）バッファの高および低駆動強度、（２）バッファにおいて行われ得る電圧レベル翻訳（例えば、５ｖから３ｖへまたは３ｖから５ｖへ）、（３）バッファを経ての伝搬遅延、および（４）ＥＳＤ回路、のような出力バッファに関連する他の電気的性質を試験し得ない。
【００８８】
例の図３５は図３４に類似し、オフ状態を有する３状態出力バッファ３５０を含む配置３５１を示しており、オフ状態では、その出力はパッドの駆動を禁止され、従来のバス・ホルダ（ＢＨ）回路はバッファが使用禁止にされる前の最終駆動論理状態にパッドを保持する。イネーブル（Ｅｎａ）制御信号は、コアから境界走査回路を経て送られ、バッファの出力を使用可能（イネーブル）または使用禁止（ディスエーブル）にする。バッファの試験は、図３４において説明したのと同様であり、バッファを使用可能にし、試験データをバッファ入力へ出力しかつバッファ出力における結果を収集する境界走査回路により行われる。境界走査は１および０を通過させるために使用可能にされたバッファの論理的正しさを試験し得るが、境界走査は、バッファの出力が実際に使用禁止状態にあること、特にバス・ホルダがインプリメントされているかどうかを試験することはできない。図３５に示されている諸スイッチおよびＴＳＡ乃至ＴＳＣ接続は、図３４に関連して前にリストした試験（１）〜（４）を行い、さらに加えて、それらは、（５）バッファの出力が実際に使用禁止にされているかどうかを検出する試験、および（６）バス・ホルダの動作の試験、をも提供する。
【００８９】
例の図３６は、図３４および図３５に類似しているが、入力バッファに関連している。配置３６１は、ＴＳＡノードと入力バッファ３６０の出力との間に接続されたスイッチＳと、入力バッファの入力とＴＳＢノードおよびＴＳＣノードのそれぞれとの間に接続された２つのスイッチとを含む。入力バッファの入力の両スイッチは、ＥＳＤ回路とパッドとの間に接続されている。これらのスイッチは、入力バッファの以下の試験を与える。（１）入力バッファの論理動作の試験、（２）バッファ入力範囲の試験、（３）もしバッファにヒステリシスがあればその試験、（４）入力電圧翻訳（すなわち、３ｖから５ｖへまたは５ｖから３ｖへ）の試験、（５）バス・ホルダの動作の試験、および（６）ＥＳＤ回路の試験。
【００９０】
例の図３７は、入力バッファおよび出力バッファの双方を有する双方向性（例えばＩ／Ｏ）パッドに関する。配置３７１は、入力バッファ３６０の出力とＴＳＡノードとの間に接続された第１のスイッチと、出力バッファ３５０の入力とＴＳＡノードとの間に接続された第２のスイッチと、境界走査回路の出力と出力バッファの入力との間に接続された第３のスイッチと、パッドワイヤ３７０とＴＳＢノードおよびＴＳＣノードのそれぞれとの間に接続された第４および第５のスイッチとを含む。第４および第５のスイッチは、ＥＳＤ回路とパッドとの間に接続されている。双方向性バッファの機能性動作は、境界走査を用い、（１）出力バッファを使用可能にし、（２）出力バッファの入力に試験信号を出力し、（３）入力バッファの出力から試験信号を読み取ることにより、試験され得る。これらのスイッチＳは、図３４および図３５の出力バッファと図３６の入力バッファとに関して前述したすべての試験を与える。パッドワイヤに接続された諸スイッチは、入力バッファおよび出力バッファの双方を試験するために共用される。
【００９１】
正規の機能モードにおいては、図３４から図３７までに示されているＴＳＡ乃至ＴＳＣスイッチは開かれ、境界走査回路と出力バッファとの間のスイッチは閉じられている。出力バッファが試験されているときは、ＴＳＡ乃至ＴＳＣスイッチは閉じられ、出力バッファの入力のスイッチは開かれる。同様にして、入力バッファが試験されているときは、ＴＳＡ乃至ＴＳＣスイッチは閉じられる。図３３に示されているような諸スイッチの使用は、あるスイッチが閉じられるか開かれるかの個々の選択を可能にする。例えば、機能する入力または出力信号をモニタするために、正規の機能モード中に任意の１つまたはそれ以上のＴＳＡ乃至ＴＳＣスイッチを閉じることは可能である。別の例においては、境界走査回路と出力バッファとの間のスイッチを開き、スイッチＴＳＡを閉じて、ダイの正規の動作中に出力バッファから出力されるべき信号を注入し得るようにすることができる。
【００９２】
もしそのようなスイッチ制御の柔軟性が必要でなければ、図３３に示されているように、単一収集シフト更新走査セルは、その更新出力を図３４から図３６までのいずれかのすべてのスイッチ３３０に結合され、それらのスイッチを一つのグループとして、それらの閉じた状態または開いた状態へ制御することができる。もし単一収集シフト更新走査セルが図３６の入力バッファに用いられたとすれば、その更新出力は、（１）すべてのＴＳＡ乃至ＴＳＣスイッチを開くために、および（２）すべてのＴＳＡ乃至ＴＳＣスイッチを閉じるために、用いられる。もし単一収集シフト更新走査セルが図３４および図３５の出力バッファに用いられたとすれば、その更新出力は、（１）すべてのＴＳＡ乃至ＴＳＣスイッチを開きかつ境界走査回路とバッファとの間のスイッチを閉じるために、および（２）すべてのＴＳＡ乃至ＴＳＣスイッチを閉じかつ境界走査回路とバッファとの間のスイッチを開くために、用いられる。図３７の双方向性バッファにおいては、第１の収集シフト更新走査セルは、ＴＳＡスイッチ３７２とＴＳＢスイッチおよびＴＳＣスイッチとを閉じまたは開くために用いられ、一方、第２の収集シフト更新走査セルは、境界走査回路と出力バッファとの間のスイッチを開きまたは閉じ、かつ、ＴＳＡスイッチ３７３とＴＳＢスイッチおよびＴＳＣスイッチとを適切に閉じまたは開くために用いられ得る。第１および第２の収集シフト更新走査セルは、ＴＳＢスイッチおよびＴＳＣスイッチを開く／閉じる制御信号を発生するために、論理和をとられる。
【００９３】
例の図３８は、図３４から図３７までのすべてのＴＳＡノードがどのようにダイ上においてバスで結ばれまた図３３のスイッチを経てダイ上の３１２にあるＴＳＡパッドへ接続され得るかを示す。同様にして、図３４から図３７までのすべてのＴＳＢノードおよびＴＳＣノードはダイ上においてバスで結ばれ、それぞれのスイッチを経てダイ上の３１２にあるＴＳＢパッドおよびＴＳＣパッドへ接続され得る。点線は、ＴＳＡ、ＴＳＢおよびＴＳＣバス経路に接続された追加バッファを示す。直列走査経路３９１は、各バッファのスイッチ、ＴＳＡ乃至ＴＳＣパッドスイッチおよび境界走査回路を経て経路指定され、試験中に各バッファのスイッチを閉じまたは開く制御を行う。例えば、第１の走査動作は、入力バッファのスイッチ（頂部）およびＴＳＡ乃至ＴＳＣパッドスイッチを閉じるように行われ、ＴＳＡ乃至ＴＳＣパッドに接続された試験器が入力バッファをその関連のＴＳＡ乃至ＴＳＣノードを経てアクセスし試験することを可能にする。入力バッファが試験された後、第２の走査動作が行われ、入力バッファスイッチを開き、ＴＳＡ乃至ＴＳＣパッドスイッチを閉じたままに保持し、出力バッファスイッチ（頂部の次）は、試験器が出力バッファをアクセスし試験することを可能にする。同様にして、その後の走査動作は、ダイ上の残りのバッファをアクセスし試験するために用いられ得る。３状態双方向性バッファの場合には、境界走査回路は走査により制御され、必要なイネーブル制御信号をこのバッファに出力し、使用可能状態および使用禁止状態にあるこのバッファを試験し得るようにする。
【００９４】
提案されているＩＥＥＥ規格１１４９．４は、図３４から図３７までのＴＳＢスイッチおよびＴＳＣスイッチ、ならびに図３８のＴＳＢおよびＴＳＣパッド、パッドスイッチおよびバス経路を必要とする。したがって、１１４９．４アーキテクチャのこれらの部分は、本発明を実施するために再使用し得る。もしＩＥＥＥ規格１１４９．４のアーキテクチャが本発明のために再使用されれば、試験回路のオーバヘッドは、出力バッファの入力に接続された２つのスイッチ（１つはＴＳＡ用のもの）と、入力バッファの出力に接続された（ＴＳＡ用の）スイッチと、ＴＳＡパッド、パッドスイッチおよびバス経路とにのみ減少される。
【００９５】
図３９（Ａ）は、３状態出力バッファのプローブレス試験が本発明を用いてどのように行われるかの例を示す。この例は３状態出力バッファを用いているが、２状態出力バッファが出力使用禁止（すなわち、高インピーダンス）試験を必要としないことを除けば、２状態出力バッファも同様に試験されることは明らかである。ダイへの試験アクセスは、ダイのＴＳＡ乃至ＴＳＣパッドおよびＩＥＥＥ規格１１４９．１走査インタフェースパッド（ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯ）を経てダイに接触する試験器により行われる。わかりやすくするために、試験器の直列インタフェースは、走査試験データ入力（ＴＤＩ）端子および走査試験出力（ＴＤＯ）端子のみを示している。単一の配置３５１およびその関連の境界走査回路のみが図示されているが、ダイの内部走査経路３９１は、他の配置３５１，３４１，３６１，３７１とそれらに関連するダイの内部の境界走査回路（図３８参照）とを通過することを理解すべきである。また、外部走査経路３９３は、試験器と図示されているダイとの間でこの経路３９３内に接続された他のダイを横切り得る。
【００９６】
図３９（Ａ）の例において、試験器は、走査動作を制御する従来の走査インタフェースと、直流および交流試験信号を発生する信号発生器と、直流および交流電圧を測定する電圧計と、試験器のＴＳＡまたはＴＳＢ端子を電圧計または信号発生器に接続する第１のスイッチング回路（ＳＷ１）と、試験器のＴＳＣ端子を既知の抵抗Ｒを経てプログラム可能電圧源（Ｖｐ）に接続する第２のスイッチング回路（ＳＷ２）と、試験器の全体的動作を制御する従来の試験制御コンピュータとを含む。
【００９７】
前述のように、境界走査を用いることにより、出力バッファは正しい論理動作について試験され得る。しかし、ダイが従来のプローブ試験を用いて試験された場合のように、バッファ出力はロードされていないので、境界走査試験はバッファの高および低駆動トランジスタの強度を試験しない。図３９（Ａ）において、本発明は出力バッファに対する負荷を与えるようにＴＳＣ経路を用いるので、ＴＳＣスイッチ３９２，３９４は比較的低い「オン」抵抗を有するように設計されるべきである。ＴＳＡおよびＴＳＢ経路内の残余のスイッチは、本発明がこれらの経路をバッファに信号を入力するためにおよび／またはバッファからの信号をモニタするために用いるので、より高い「オン」抵抗を有し得る。
【００９８】
本発明を用いて出力バッファの駆動強度を試験するためには、また図３９（Ａ）を参照すると、走査動作が、（１）境界走査回路のＥｎａ信号により出力バッファを使用可能にし、（２）境界走査回路と出力バッファとの間のスイッチを開き、（３）すべてのＴＳＡ乃至ＴＳＣスイッチを閉じる、ために行われる。この走査動作に続いて、試験器はＳＷ１を経ての接続を行い、信号発生器からの信号をＴＳＡスイッチを経て出力バッファの入力に入力させる。試験器はまた、ＳＷ１を経ての接続を行い、電圧計がＴＳＢスイッチを経てバッファの出力をモニタし得るようにする。試験器は、信号発生器からの信号をＴＳＡ経路を経て入力し、バッファから高出力を生ぜしめ、この値を電圧計を用いてＴＳＢ経路を経て測定する。バッファの出力はロードされていない（ＳＷ２が開かれている）ので、測定値すなわちＶｍｈは、（もしＣＭＯＳならば）バッファの高レベルレール電圧（Ｖｈ）にまたは（例えばバイポーラならば）高レベルレール電圧よりやや低い既知電圧に等しくなるべきである。次に、試験器は、ＴＳＡ経路を経て信号を入力し、バッファから低出力を生ぜしめ、この値を電圧計を用いてＴＳＢ経路を経て測定する。再びバッファの出力はロードされていない（ＳＷ２が開かれている）ので、測定値、すなわちＶｍｌは、バッファの低レベルレール電圧（Ｖｌ）に等しい（ＣＭＯＳ）かまたは該電圧（Ｖｌ）よりもやや高くなる（バイポーラ）べきである。
【００９９】
ＴＳＣスイッチは、もしそれらの閉成がバッファの出力に所望されない容量性負荷を負わせるならば、上述の無負荷時の試験中において開かれたままにされ得る。それらをＴＳＡスイッチおよびＴＳＢスイッチと共に閉じる利点は、それが後述の負荷時の試験の準備において別の走査動作を行う必要を解消することである。
【０１００】
次に、試験器は、信号発生器からの信号をＴＳＡ経路を経て入力し、バッファに高レベル電圧を出力させる。試験器は、バッファの無負荷時の高レベル出力電圧より低いＶｐ上の電圧をプログラムし、バッファの出力とＶｐとの間の接続を２つのＴＳＣスイッチと既知抵抗（Ｒ）とＳＷ２とを経て行う。Ｖｐをバッファの高出力電圧より低い電圧であるようにプログラムすると、電流はバッファからＴＳＣ信号経路を経由し抵抗Ｒを流れる。このＴＳＣ経路接続は、Ｖｐへのバッファ出力に対して負荷を与えるために用いられる。もし、例えば、ＳＷ２が０．１オームの閉抵抗を有するリレーであり、既知抵抗Ｒが１０オームであり、ＴＳＣスイッチの「オン」抵抗が５０オームであり、ＴＳＣスイッチの「オン」抵抗が１００オームであれば、ＴＳＣ経路はバッファの高出力駆動レベルを試験するために２００オームよりも小さい負荷を与える。
【０１０１】
次に、試験器は、電圧計を用いて既知抵抗Ｒの両端の電圧（Ｖｒ）を測定して、バッファからＴＳＣ経路を経由し抵抗Ｒを流れる出力電流Ｉｏを決定する。続いて、試験器は、電圧計を用いて、ＴＳＢ経路を経てバッファの出力における電圧（Ｖｏ）を測定する。従来と同様に、電圧計は高い入力インピーダンスを有し、行われる電圧測定に影響を与えないように、すなわち、電圧計に有意の電流が流入または流出しないようになっている。前に測定されたバッファの無負荷時の高電圧値Ｖｍｈを知ることにより、出力バッファの高駆動抵抗（Ｒｈ）は、ＶｍｈとＶｏとの電圧差を決定された出力電流Ｉｏで除算することにより決定される。すなわち、Ｒｈ＝（Ｖｍｈ−Ｖｏ）／Ｉｏである。
【０１０２】
出力バッファの低駆動抵抗を測定するために、試験器は、信号発生器を制御して、ＴＳＡ経路を経て信号を入力して、バッファに低レベル電圧を出力させる。試験器は、バッファの無負荷時の低レベル出力電圧より高いＶｐ上の電圧をプログラムし、バッファの出力とＶｐとの間の接続を２つのＴＳＣスイッチと既知抵抗（Ｒ）とＳＷ２とを経て行う。Ｖｐをバッファの低出力電圧より高い電圧であるようにプログラムすると、電流はＶｐからＴＳＣ信号を経てバッファに流れる。次に、試験器は、既知抵抗Ｒの両端の電圧（Ｖｒ）を測定し、バッファへの入力電流Ｉｉを決定する。続いて、試験器は、ＴＳＢ経路を経てバッファの電圧出力（Ｖｏ）を測定する。前の測定からバッファの無負荷時の低電圧値Ｖｍｌを知ることにより、出力バッファの低駆動抵抗（Ｒｌ）は、ＶｏとＶｍｌとの電圧差を決定された出力電流Ｉｉで除算することにより決定される。すなわち、Ｒｌ＝（Ｖｏ−Ｖｍｌ）／Ｉｉである。
【０１０３】
ある出力バッファは、この出力バッファの高および／または低出力駆動強度のプログラム可能性を許容し得る。この可能性は、出力バッファに対する点線の駆動強度制御（ＤＳＣ）入力により示されている。図３９（Ａ）においては、ＤＳＣは、ＩＣコア内のレジスタまたはメモリから境界走査レジスタを経て供給されるように示されている。あるいは、駆動強度制御は、単に境界走査レジスタから供給されることもあり得る。記憶されている駆動強度制御データが、出力バッファの高および／または低駆動強度を決定する。本発明は、この特徴を有する出力バッファのさまざまな駆動強度の設定を境界走査レジスタからこのバッファに駆動強度設定を出力し、それぞれの可能な駆動強度設定のために上述の高および低駆動強度試験（ＩｏおよびＩｉの試験）を繰り返すことにより、試験するために用いられ得る。
【０１０４】
本発明はまた、入力に受けた電圧レベルを出力から駆動される異なる電圧レベルへ翻訳するバッファを試験するためにも用いられ得る。例えば、図３９（Ａ）の出力バッファは、０ボルトと３ボルトとの間でスイッチする信号をコアから受け、０ボルトと５ボルトとの間でスイッチする対応する信号をパッドへ出力し得る。
【０１０５】
第１の所与電圧スイングの入力信号を第２の所与電圧スイングの出力信号に翻訳する無負荷時の出力バッファの能力を試験するためには、以下の諸ステップが行われる。走査動作が行われて、（１）バッファを使用可能にし、（２）バッファと境界走査回路との間のスイッチを開き、（３）バッファと試験器との間のＴＳＡ乃至ＴＳＣ経路のスイッチを閉じる。続いて、ＳＷ２が開かれた状態で、試験器がセットアップされて、第１の所与電圧スイングの入力信号を信号発生器およびＴＳＡ経路を経てバッファの入力に入力し、バッファの出力応答を電圧計を用いてＴＳＢ経路を経て測定し、バッファが期待された電圧スイングを出力しているかどうかを決定する。
【０１０６】
第１の所与電圧スイングの入力信号を第２の所与電圧スイングの出力信号に翻訳する負荷時の出力バッファの能力を試験するためには、ＴＳＣ経路を経てバッファ出力に負荷を与えるためにＶｐへの接続を行うのにＳＷ２が閉じられていることを除けば、上述と同じ試験が行われる。バッファ出力が高にセットされているときは、Ｖｐは低電圧にあるようにプログラムされて、バッファからの電流が流入する負荷をエミュレートする。バッファ出力が低にセットされているときは、Ｖｐは高電圧にあるようにプログラムされて、バッファに電流を供給する負荷をエミュレートする。各負荷時のバッファ出力状態においては、電圧計を用いてＴＳＢ経路を経てバッファの出力電圧が測定される。
【０１０７】
図３９（Ａ）の出力バッファの伝搬遅延は、バッファ（もし３状態タイプならば）を使用可能にし、バッファと境界走査回路との間のスイッチを開き、続いてＴＳＡ経路（スイッチは閉じている）を経てバッファ入力に試験信号を入力し、ＴＳＢ経路（スイッチは閉じている）を経てバッファ出力から試験信号を受けることにより、試験され得る。ＴＳＣ経路は、試験中にバッファ出力信号上に負荷を与えることができ（ＳＷ２は閉じている）、または負荷を与えることができない（ＳＷ２は開いている）。ＴＳＡ経路およびＴＳＣ経路が信号に対して有する装荷効果により、これは正確な伝搬遅延試験ではないが、それはバッファを経ての伝搬遅延の表示を与える。コンピュータは、試験信号が信号発生器から送信されたときと電圧計において受信されたときとの間の時間遅延を測定する従来の機能を行い得る。
【０１０８】
図３９（Ｂ）には、図３９（Ａ）のＥＳＤ回路の１つの従来の形式が示されており、それは、共にパッドワイヤに接続された２つのダイオードからなり、そのそれぞれは個々に、ダイの正（Ｖ＋）および負（Ｖ−）の電圧に接続されている。パッドワイヤとＶ＋との間に接続されたダイオードは、もしパッドワイヤ上の電圧がダイオードを順方向にバイアスするのに十分なように増加すれば、パッドワイヤからＶ＋に電流を伝導する。同様にして、パッドワイヤとＶ−との間に接続されたダイオードは、もしパッドワイヤ上の電圧がダイオードを順方向にバイアスするのに十分なように減少すれば、Ｖ−からパッドワイヤに電流を伝導する。これらのダイオードは、Ｖ＋にダイオードの順方向バイアス電圧降下を加算した値よりも正でなく、かつ、Ｖ−からダイオードの順方向バイアス電圧降下を減算した値よりも負でないように、パッドワイヤの電圧をクランプする働きをもつ。
【０１０９】
パッドワイヤとＶ＋との間のダイオードを試験するためには、試験器は、３状態バッファの出力を使用禁止にし、ＴＳＢ経路およびＴＳＣ経路を閉じる。続いて、試験器は、ＴＳＣ経路およびＶｐを経てバッファ出力に増大する電圧レベルを入力し、ＴＳＢを経てバッファ出力電圧をモニタする。ダイオードが順方向にバイアスされない限り、ＴＳＢ上の電圧はＴＳＣ上の電圧に等しい。ＴＳＣ上の電圧出力がダイオードを順方向にバイアスするのに十分な量だけＶ＋を超えたときは、ＴＳＢ上の電圧入力はＶ＋にダイオードの順方向バイアス電圧降下を加算した値にクランプされる。Ｖｐにおける電圧を増加させると、ダイオードを経てＶ＋に流れる電流が増加するために、ＴＳＣ経路内のスイッチにおけるまたＲにおける電圧降下が大きくなる。しかし、もしダイオードが良好であれば、バッファの出力における電圧はＶ＋にダイオードの電圧降下を加算した値にクランプされたままとなる。もしダイオードに障害があれば、バッファの出力の電圧はＶｐにおける電圧と共に増加する。
【０１１０】
パッドワイヤとＶ−との間のダイオードを試験するためには、試験器は、３状態バッファの出力を使用禁止にし、ＴＳＢ経路およびＴＳＣ経路を閉じる。続いて、試験器は、ＴＳＣ経路およびＶｐを経てバッファ出力に減少する電圧レベルを入力し、ＴＳＢを経てバッファ出力電圧をモニタする。ダイオードが順方向にバイアスされない限り、ＴＳＢ上の電圧はＴＳＣ上の電圧に等しい。ＴＳＣ上の電圧出力がダイオードを順方向にバイアスするのに十分な量だけＶ−より低くなったときは、ＴＳＢ上の電圧入力はＶ−からダイオードの順方向バイアス電圧降下を減算した値にクランプされる。Ｖｐにおける電圧を減少させると、Ｖ−からダイオードを経て流れる電流が増加するために、ＴＳＣ経路内のスイッチにおけるまたＲにおける電圧降下が大きくなる。しかし、もしダイオードが良好であれば、バッファの出力における電圧はＶ−からダイオードの電圧降下を減算した値にクランプされたままとなる。もしダイオードに障害があれば、バッファの出力の電圧はＶｐにおける電圧と共に減少する。
【０１１１】
もし図３９（Ａ）のバッファが２状態バッファであれば、ＴＳＡ経路が閉じられて信号を入力し、バッファ出力を高にする。続いて、ＴＳＣ上の電圧入力が、バッファの高レベル出力電圧から出発して、パッドワイヤとＶ＋との間のダイオードを順方向にバイアスするレベルまで増加せしめられ、上部ダイオードが試験される。続いて、ＴＳＡ上の信号が入力されて、バッファ出力を低にする。続いて、ＴＳＣ上の電圧入力が、バッファの低レベル出力電圧から出発して、パッドワイヤとＶ−との間のダイオードを順方向にバイアスするレベルまで減少せしめられ、下部ダイオードが試験される。
【０１１２】
従来技術の図３９（Ｃ）には、もう１つの従来の出力ＥＳＤ保護回路が示されている。このＥＳＤ回路は、パッドと出力バッファとの間の直列抵抗と、ＳＣＲとを有し、ＳＣＲは、直列抵抗とパッドとの間に接続された第１のノードと、接地された第２のノードとを有する。パッドへの正規より高い電圧入力に応答して、バッファの出力はブレークダウンし、電流を伝導する。直列抵抗は、パッドから出力バッファに流れる電流を制限することにより、ブレークダウン中に出力バッファを保護する。パッドから出力バッファに流れる電流は、直列抵抗に電圧を生ぜしめる。バッファの出力における電圧と直列抵抗に生じた電圧との和は、ＳＣＲをターンオンするために十分なトリガ電圧を与え、パッドからの電流がＳＣＲを経て接地へ安全に分路されることを可能にする。
【０１１３】
図３９（Ｃ）のＥＳＤ回路の動作を従来のように試験するためには、試験器は、パッドをプローブして、ＳＣＲをトリガする電圧を注入する。図３９（Ｃ）のＥＳＤ回路を本発明を用いて（すなわち、プロービングなしに）試験するためには、図３９（Ｃ）のＥＳＤ回路が図３９（Ａ）に示されているように配置されていると仮定すると、試験器は、増加する電圧をＴＳＣ経路を経てパッドに入力し、パッド電圧をＴＳＢ経路を経てモニタする。パッドへの電圧入力が出力バッファをブレークダウンさせ電流を伝導させるレベルに達すると、出力バッファの電圧と直列抵抗の電圧との和はＳＣＲをターンオンするために必要なトリガレベルを与える。試験器は、ＳＣＲがいつターンオンするかを、ＴＳＢ経路上のパッド電圧をモニタすることによっておよび／またはＴＳＣ経路を経由しＳＣＲを経て流れる増加する電流により増加するＲにおける電圧降下をモニタすることによって、検出し得る。
【０１１４】
図３９（Ｃ）において、ダイオードは、従来のように用いられて、出力バッファをパッドにおける期待されたよりも低い電圧に対して保護し（図３９（Ｂ）に関して上述したように）、また、本発明を用いて前述のように試験され得る。
【０１１５】
出力バッファが使用禁止にされ得ることを試験するためには、試験器は、境界走査回路からのＥｎａ信号によりバッファを使用禁止にするために走査動作を行い、ＴＳＢ経路およびＴＳＣ経路内のスイッチを閉じる。続いて、試験器は、ＶｐからＴＳＣ経路を経てパッドワイヤに変化する電圧を入力し、ＴＳＢ経路を経て試験器へ帰る同じ電圧をモニタする。電圧計は、従来のように時間的に変化する電圧を測定し得るものとする。もしバッファが使用禁止にされれば、パッドワイヤの電圧は、変化するＶｐの電圧に追従する。もしバッファが使用禁止にされなければ、パッドワイヤの電圧はＶｐに追従しない。また、試験器は、バッファからの固定電圧出力およびＶｐ上の変化する電圧出力に応答してＴＳＣ上に流れる電流によるＲにおける電圧降下を感知することによって、使用禁止にされていないバスを検出し得る。
【０１１６】
バス・ホルダを試験するためには、試験器は、境界走査回路からのＥｎａ信号によりバッファを使用禁止にするために走査動作を行い、ＴＳＢ経路およびＴＳＣ経路内のスイッチを閉じる。続いて、試験器は、Ｖｐからの論理的高レベル電圧をＴＳＣ経路を経てパッドワイヤに入力して、バス・ホルダを高にセットする。ＴＳＢ経路は、パッドワイヤから高を読み取るために用いられ得る。続いて、試験器は、Ｖｐからの減少する電圧レベルをＴＳＣ経路を経てパッドワイヤに入力する。Ｖｐが減少しつつある間に、試験器は、Ｒにおける電圧降下をモニタし、典型的には一対の交差結合したインバータであるバス・ホルダが高論理状態を保持しようとするときのバス・ホルダからＶｐへの極めて小さい電流を検出する。最後に、Ｖｐからの電圧は、バス・ホルダが論理的高を保持する試みからパッドワイヤ上の論理的低の保持へトリップする点に達する。バス・ホルダ・トリップ点が現れると、論理的高を保持しようとしてそれがＶｐに供給していた小さい電流は終わり、バス・ホルダはＶｐから小さい電流を受け始める。試験器は、Ｒにおける小さい電圧降下の極性が変化したことを知ることにより、電流方向のこの変化を検出し得る。
【０１１７】
次に、試験器は、Ｖｐからの増加する電圧レベルをＴＳＣ経路を経てパッドワイヤに入力する。Ｖｐが増加している間に、試験器は、Ｒにおける電圧降下をモニタし、バスホルダが低論理状態を保持しようとするとき、Ｖｐからバス・ホルダへの極めて小さい電流を検出する。最後に、Ｖｐからの電圧は、バス・ホルダが論理的低を保持する試みからパッドワイヤ上の論理的高の保持へトリップする点に達する。バス・ホルダのトリップ点が現れると、論理的低を保持しようとしてそれがＶｐから受けていた小さい電流は終わり、バス・ホルダはＶｐに小さい電流を送り始める。試験器は、Ｒにおける小さい電圧降下の極性が変化したことを知ることにより、電流方向のこの変化を検出し得る。
【０１１８】
試験器がＶｐを１つの論理レベルから次の論理レベルへ移動させるとき、もし試験器がＲにおける電圧降下を検知しなければ、バス・ホルダに障害がある。このバス・ホルダの試験中に、もしＲが例えば１０メガオームの比較的高抵抗を有すれば、バス・ホルダにより送り出されまた受けられる小さい電流を原因とするＲにおける電圧降下の検出を容易にする。
【０１１９】
例の図４０（Ａ）に示されている配置を用いると、入力バッファの以下の試験が行われ得る。
図４０（Ａ）の入力バッファの論理動作を試験するためには、試験器は走査動作を行ってＴＳＡ経路およびＴＳＢ経路内のスイッチを閉じる。続いて、試験器は、信号発生器からの信号をＴＳＢ経路を経て入力バッファの入力に入力し、入力バッファからの信号出力をＴＳＡ経路を経て読み取る。試験器は、入力バッファがすべての信号入力に対して正しく応答するかどうかを確認する。
【０１２０】
ディジタル入力バッファは、典型的には、もし入力電圧が与えられた入力範囲内に留まればこのバッファが所望の論理状態を出力し続けるような入力電圧範囲を有するように、設計される。ＣＭＯＳおよびバイポーラのような異なる技術は異なる入力範囲を有する。図４０（Ａ）の入力バッファの入力範囲を試験するためには、試験器は走査動作を行ってＴＳＡ経路およびＴＳＢ経路内のスイッチを閉じる。続いて、試験器は、信号発生器からの低信号をＴＳＢ経路を経て入力バッファの入力に入力し、このバッファの出力を低にセットし、この低をＴＳＡ経路を経て確認する。続いて、試験器は、バッファへの入力電圧を低入力範囲内の最大レベルまで増加させ、その後、ＴＳＡ経路を経てバッファ出力レベルを読み取ることによって、バッファ出力が低に留まっているかどうかチェックする。続いて、試験器は、高信号をＴＳＢ経路を経てバッファの入力に入力し、バッファ出力を高にセットし、この高をＴＳＡ経路を経て確認する。続いて、試験器は、バッファへの入力電圧を高入力範囲内の最小レベルまで減少させ、その後、ＴＳＡ経路を経てバッファ出力を読み取ることによって、バッファ出力が高に留まっているかどうかチェックする。
【０１２１】
あるディジタル入力バッファは、第１の入力電圧レベル（スレショルド）を受けた後にのみバッファ出力を高にする入力ヒステリシスを有するように、設計されている。バッファ出力がいったん高になると、それは、第２の低入力電圧レベル（スレショルド）を受けた後になるまで、低に復帰しない。同様にして、入力バッファ出力は、第２の入力電圧を受けたときは低になり、第１の入力電圧レベルを受けた後になるまで高に復帰しない。ヒステリシスは、入力バッファ入力における雑音が入力バッファ出力における状態変化を生ぜしめる可能性を低減するために、用いられる。
【０１２２】
図４０（Ａ）の入力バッファにおけるヒステリシスを試験するためには、試験器は、走査動作を行ってＴＳＡ経路およびＴＳＢ経路内のスイッチを閉じる。続いて、試験器は、信号発生器から十分に低い（すなわち、前述の第２の電圧レベルより低い）電圧をＴＳＢ経路を経て入力バッファの入力に入力し、バッファ出力を低にセットして、この低をＴＳＡ経路を経て確認する。続いて、試験器は、バッファへの入力を第１の入力電圧レベルよりも増加させ、次に、それを第１の入力電圧レベルよりも低いが第２の入力電圧レベルよりも低くないように低下させ、次に、それを第１の入力電圧レベルよりも高く復帰させる。この動作中に、試験器は、バッファ出力が第１の入力電圧レベルより高い入力に応答して低から高に変化し、入力が第１の入力電圧レベルより低くされたのち、第１の入力電圧レベルよりも高く復帰させられる間は高に留まることを、ＴＳＡ経路を経て確認する。続いて、試験器は、バッファへの入力を第２の入力電圧レベルよりも低く減少させ、次に、それを第２の入力電圧レベルより高いが第１の入力電圧レベルよりも高くないように上昇させ、次に、それを第２の入力電圧レベルよりも低く復帰させる。この動作中に、試験器は、バッファ出力が第２の入力電圧レベルより低い入力に応答して高から低へ変化し、入力が第２の入力電圧レベルより高くされたのちに、第２の入力電圧レベルよりも低く復帰させられる間は低に留まることを、確認する。
【０１２３】
図４０（Ａ）においては、試験器がバッファに信号を入力するためにＴＳＢ経路を用い、バッファから翻訳された信号を受けるためにＴＳＡ経路を用いる点を除けば、図３９（Ａ）の出力バッファに関して前述されたのと同様にして、入力バッファの電圧翻訳が試験される。
図４０（Ａ）においては、入力バッファ用のバス・ホルダが、図３９（Ａ）の出力バッファに関して前述されたようにして試験される。
図４０（Ａ）においては、図３９（Ｂ）に示されているようなダイオードＥＳＤ回路が、図３９（Ａ）の出力バッファの説明に関して前述されたようにして試験される。
【０１２４】
従来技術の図４０（Ｂ）には、従来の入力ＥＳＤ保護回路が示されている。このＥＳＤ回路は、パッドと入力バッファとの間の直列抵抗と、直列抵抗とパッドとの間に接続された第１のノードおよび接地された第２のノードを有するシリコン制御整流器（ＳＣＲ）と、直列抵抗と入力バッファとの間に接続された第１のノードおよび接地された第２のノードを有するフィールド・プレート・ダイオード（ＦＰＤ）とを有する。パッドへの正規より高い電圧入力に応答して、ＦＰＤは電流を伝導し、バッファを損傷しないレベルにバッファへの電圧入力をクランプする。ＦＰＤが電流を伝導するとき、その電流はパッドから直列抵抗およびＦＰＤを経て接地へ流れる。この電流の結果として、直列抵抗には電圧が発生する。バッファの入力におけるＦＰＤクランプ電圧と直列抵抗に生じた電圧との和は、ＳＣＲをターンオンするために十分なトリガ電圧を与え、パッドからの電流がＳＣＲを経て接地へ安全に分路されることを可能にする。
【０１２５】
図４０（Ａ）に示されているように配置された、図４０（Ｂ）のＥＳＤ回路を試験するためには、試験器は、ＴＳＣ経路を経て増加する電圧をパッドに入力し、ＴＳＢ経路を経てパッド電圧をモニタする。パッドへの電圧入力がＦＰＤを伝導させるレベルに達すると、ＦＰＤの電圧と直列抵抗の電圧との和はＳＣＲをトリガしてターンオンする。試験器は、ＴＳＢ経路上のパッド電圧をモニタすることによっておよび／またはＴＳＣ経路を経由しＳＣＲを経て流れる増加した電流の結果としてのＲにおける増加した電圧降下をモニタすることによって、この状態を検出し得る。
【０１２６】
図３９（Ｂ）のＥＳＤ回路の試験においては、ＴＳＢスイッチおよびＴＳＣスイッチのそれぞれは、図３９（Ａ）および図４０（Ａ）における（ＥＳＤ回路のいずれかの側の）任意の所望の点においてパッドワイヤに接続され得る。しかし、図３９（Ｃ）および図４０（Ｂ）のＥＳＤ回路を試験するときは、ＴＳＢスイッチおよびＴＳＣスイッチは、図３９（Ａ）および図４０（Ａ）に示されているように、共にパッドとＥＳＤ回路との間のパッドワイヤに接続されるべきである。
【０１２７】
例の図４１は、本発明がアナログ出力バッファ４１３とアナログ出力バッファに関連するアナログ回路とをどのように試験し得るかを示しており、それらのアナログ回路およびバッファは、わかりやすくするために、図３９（Ａ）および図４０（Ａ）のディジタル・コアと同じダイおよび走査経路上に示されている。図３９（Ａ）と図４１との間の相違は、図４１がアナログ回路の入力に配置された２つの追加スイッチＳを４１０および４１１に有することと、アナログ回路の出力に配置された追加スイッチＳを４１２に有することとである。第１の入力スイッチ４１０は、アナログ回路入力と他回路との間の接続を開閉するために用いられ、第２の入力スイッチ４１１は、アナログ回路入力と試験器との間のＴＳＡパッドを経ての接続を開閉するために用いられる。出力スイッチ４１２は、アナログ回路出力と試験器との間のＴＳＢパッドを経ての接続を開閉するために用いられる。
【０１２８】
アナログ出力バッファの試験は、図３９（Ａ）において前述されたディジタル出力バッファの試験と同様である。アナログバッファ試験の初めに、試験器は、走査動作を行ってスイッチ４１１，４１２，４１４を開き、ＴＳＡ、ＴＳＢおよびＴＳＣ経路内のスイッチを閉じてバッファを試験器に接続する。この走査動作に続いて、アナログバッファの試験は、ＴＳＡ経路を経てアナログ信号をバッファに入力し、ＴＳＢ経路を経てバッファ出力におけるアナログ信号をモニタすることによって、行われる。バッファの駆動強度と高および低駆動抵抗とを測定するためのバッファ出力に対する負荷は、図３９（Ａ）に関して前述したように、ＴＳＣ経路を経て行われる。もしバッファが３状態タイプのものならば、バッファの使用禁止状態は、図３９（Ａ）において前述したように試験され得る。
【０１２９】
アナログ回路の試験は、同様にして行われる。アナログ回路試験の初めに、試験器は、走査動作を行って、スイッチ４１０，４１４，４１５，４１７を開いてスイッチ４１１，４１２を経てアナログ回路を試験器に接続する。この走査動作に続いて、アナログ回路の試験は、ＴＳＡパッドを経てアナログ信号をこの回路に入力し、ＴＳＢパッドを経てこの回路出力におけるアナログ信号をモニタする試験器により行われる。試験時間を短縮するためには、スイッチ４１４を閉じ、スイッチ４１２を開き、ＴＳＢ経路上のスイッチ４１７を閉じることにより、アナログバッファ試験をアナログ回路試験と組合わせて、試験器がアナログバッファの出力を経てアナログ回路出力をモニタし得るようにする。
【０１３０】
例の図４２は、図４１に類似しており、本発明がアナログ入力バッファ４２３とアナログ入力バッファに関連するアナログ回路とをどのように試験し得るかを示す。試験されるべき回路およびバッファは、わかりやすくするために、図３９（Ａ）、図４０（Ａ）および図４１に示されているものと同じダイおよび走査経路上に示されている。
【０１３１】
アナログ入力バッファ４２３の試験は、図４０（Ａ）において前述されたディジタル入力バッファの試験と同様である。アナログバッファ試験の初めに、試験器は、走査動作を行って、スイッチ４１１，４１２，４１４を開き、ＴＳＡ、ＴＳＢおよびＴＳＣ経路内のスイッチを閉じてバッファを試験器に接続する。この走査動作に続いて、アナログバッファの試験は、ＴＳＢ経路を経てアナログ信号をバッファに入力し、ＴＳＡ経路を経てバッファ出力におけるアナログ信号をモニタすることによって、行われる。
【０１３２】
アナログ回路の試験は、同様にして行われる。アナログ回路試験の初めに、試験器は、走査動作を行って、スイッチ４１０，４１４，４１５，４１７を開き、スイッチ４１１，４１２を閉じる。この走査動作に続いて、アナログ回路の試験は、ＴＳＢパッドを経てアナログ信号をアナログ回路へ入力し、ＴＳＡパッドを経てアナログ回路出力におけるアナログ信号をモニタする試験器により行われる。スイッチ４１４を閉じ、スイッチ４１２を開き、ＴＳＢ経路上のスイッチ４１７を閉じて、試験器がアナログ入力バッファを経てアナログ回路入力を刺激し得るようにすることにより、アナログ入力バッファ試験はアナログ回路の試験と組合わされ得る。
【０１３３】
アナログ回路の上述の試験に関連して、コンピュータが、受けたアナログ信号に関する従来の周波数領域解析を行うためにディジタル化された信号を用い得るように、電圧計は、好ましくは、受けたアナログ信号をディジタル化するための従来のディジタイザを含む。
【０１３４】
ここで示した例の出力バッファは高駆動および低駆動が可能であるが、以上の説明から明らかなように、本発明の技術を用いればオープン・ドレイン・バッファまたはオープン・コレクタ・バッファをも同様に試験し得る。
以上においては、本発明の代表的な実施例を説明したが、この説明は、さまざまな実施例により実施し得る本発明の範囲を限定するものではない。
【０１３５】
以上の説明に関して更に以下の項を開示する。
（１）表面に形成された少なくとも１つの集積回路を有する半導体ボディであって、
前記少なくとも１つの集積回路が、
コア機能論理と、
該コア機能論理と端子パッドとの間の信号経路に結合された、該信号経路に沿って信号を送るための端子バッファと、
負荷端子を前記端子パッドに選択的に接続するための負荷試験スイッチと、
前記端子バッファの入力を第１の試験端子に選択的に接続するための第１の試験スイッチと、
前記端子バッファの出力を第２の試験端子に選択的に接続するための第２の試験スイッチと、
前記負荷試験スイッチと前記第１および第２の試験スイッチとの動作を、正規動作においては開かれるように、試験モードにおいては閉じられるように、制御するための制御回路とを含む、
半導体ボディ。
【０１３６】
（２）前記少なくとも１つの集積回路が、前記端子パッドと前記端子バッファとの間の信号経路の前記負荷試験スイッチと前記端子バッファとの間の前記信号経路の位置に接続された静電気放電保護回路をさらに含む、第１項記載の半導体ボディ。
（３）前記端子パッドと前記端子バッファとの間にあるノードにおいて前記端子パッドに接続されたバス・ホルダ回路であって、前記第１および第２の試験スイッチの一方が前記バス・ホルダ回路と前記端子パッドとの間のノードに接続されている、バス・ホルダ回路をさらに含む、第１項記載の半導体ボディ。
【０１３７】
（４）前記端子バッファが出力バッファを含み、該出力バッファが、前記コア機能論理に結合された入力と、前記端子パッドに結合された出力とを有し、前記半導体ボディが、前記端子バッファを前記コア機能論理に選択的に接続するための分離試験スイッチをさらに含み、
前記制御回路が、正規動作においては閉じ、試験モードにおいては開くように、前記分離試験スイッチの動作も制御する、第１項記載の半導体ボディ。
（５）前記端子パッドに結合された入力を有し、前記コア機能論理に結合された出力を有する入力バッファと、
該入力バッファの前記出力を前記第１の試験端子に選択的に接続するための第３の試験スイッチと、をさらに含み、
前記制御回路が、正規動作においては開き、試験モードにおいては選択的に閉じるように、前記第３の試験スイッチの動作も制御する、
第１項または第４項記載の半導体ボディ。
【０１３８】
（６）前記半導体ボディの表面に複数の集積回路が形成され、
該複数の集積回路の負荷端子が共通に接続され、
前記複数の集積回路の第１の試験端子が共通に接続され、
前記複数の集積回路の第２の試験端子が共通に接続されている、
第１項記載の半導体ボディ。
（７）前記少なくとも１つの集積回路が、複数の端子バッファであって、それぞれが第１および第２の試験スイッチおよび負荷試験スイッチに関連する複数の端子バッファを含み、前記複数の端子バッファに関連する前記第１の試験スイッチが共通の第１の試験ノードに接続され、前記複数の端子バッファに関連する前記第２の試験スイッチが共通の第２の試験ノードに接続され、前記複数の端子バッファに関連する前記負荷試験スイッチが共通の負荷試験ノードに接続されており、
前記半導体ボディが、
前記第１の共通試験ノードと前記第１の試験端子との間、前記第２の共通試験ノードと前記第２の試験端子との間および前記共通負荷ノードと前記負荷端子との間のそれぞれに直列に接続された第１、第２および第３のパッドスイッチをさらに含み、
前記制御回路が、正規動作においては開き、試験モードにおいては選択的に閉じるように、前記第１、第２および第３のパッドスイッチの動作も制御する、
第１項記載の半導体ボディ。
【０１３９】
（８）集積回路の出力回路であって、コア機能回路に結合された入力および端子パッドに結合された出力を有する出力バッファを含む出力回路を試験する試験方法であって、
前記出力バッファの前記入力を前記コア機能回路から切断するステップと、
前記出力バッファの前記入力を第１の試験端子に接続するステップと、
前記出力バッファの前記出力を第２の試験端子に接続するステップと、
第１の論理レベルにある試験入力信号を前記出力バッファの前記入力によって受けられるように前記第１の試験端子に印加するステップと、
前記第１の論理レベルにある前記試験入力信号に応答して前記出力バッファの駆動強度を前記第２の試験端子において測定するステップと、
第２の論理レベルにある試験入力信号を前記出力バッファの前記入力によって受けられるように前記第１の試験端子に印加するステップと、
前記第２の論理レベルにある前記試験入力信号に応答して前記出力バッファの駆動強度を前記第２の試験端子において測定するステップとを含む、
試験方法。
【０１４０】
（９）前記出力バッファの前記出力を負荷試験端子へ接続するステップと、
前記印加するステップの前に負荷を前記負荷試験端子へ接続するステップとをさらに含み、
前記測定するステップのそれぞれが、前記出力バッファからの駆動電流を決定するために前記負荷における電圧降下を測定するステップを含む、
第８項記載の方法。
（１０）前記出力バッファの前記出力を負荷試験端子へ接続するステップと、
前記出力バッファを使用禁止にするステップと、
変化する試験電圧を前記負荷試験端子に印加するステップと、
前記出力バッファの前記出力における電圧が前記変化する試験電圧に追従しているかどうかを決定するために前記第２の試験端子における電圧を測定するステップとをさらに含む、
第８項記載の方法。
【０１４１】
（１１）前記出力バッファが、該出力バッファの前記駆動レベルを制御する駆動信号を受けるための駆動入力を有し、
前記集積回路が、前記出力バッファの前記駆動入力と前記コア機能論理との間に接続された、前記出力バッファへ前記駆動信号を供給するための境界走査セルをさらに含み、
前記方法がさらに、前記印加するステップの前に、選択された駆動信号を前記境界走査セルに記憶するステップを含む、
第８項記載の方法。
（１２）前記集積回路が複数の出力バッファを含み、該出力バッファがそれぞえ複数の端子パッドの１つと関連しており、前記出力バッファがそれぞれ複数の制御スイッチにも関連しており、該複数の制御スイッチが、前記各出力バッファ用の、前記コア機能回路と前記出力バッファの前記入力との間に接続された分離制御スイッチと、前記出力バッファの前記入力と前記第１の試験端子との間に接続された第１の試験スイッチと、前記出力バッファの前記出力と前記第２の試験端子との間に接続された第２の試験スイッチとを含み、
前記集積回路が、前記第１の試験端子と前記複数の出力バッファの前記第１の試験スイッチのそれぞれとの間に接続された第１の試験パッド制御スイッチと、前記第２の試験端子と前記複数の出力バッファの前記第２の試験スイッチのそれぞれとの間に接続された第２の試験パッド制御スイッチとをさらに含み、
前記方法がさらに、前記印加するステップの前に、前記第１および第２の試験パッド制御スイッチを閉じるステップを含む、
第８項記載の方法。
【０１４２】
（１３）各測定ステップが、前記印加するステップと前記出力バッファが前記第２の試験端子をスレショルド電圧まで駆動する時刻との間の伝搬遅延を測定する、第８項記載の方法。
（１４）前記集積回路が半導体ウエハ上に複数の同様の集積回路と組み合わされて配置されており、
前記複数の集積回路のそれぞれが、コア機能回路に結合された入力および端子パッドに結合された出力を有する出力バッファを含む出力回路を含み、
前記複数の集積回路のそれぞれが複数の制御スイッチを含み、該複数の制御スイッチが、前記コア機能回路と前記出力バッファの前記入力との間に接続された分離制御スイッチと、前記出力バッファの前記入力と前記第１の試験端子との間に接続された第１の試験スイッチと、前記出力バッファの前記出力と前記第２の試験端子との間に接続された第２の試験スイッチとを含み、前記複数の集積回路のそれぞれの前記第１および第２の試験端子がともに第１および第２の試験バス導体に接続されている、
第８項記載の方法。
【０１４３】
（１５）集積回路の静電気放電回路であって、該静電気放電回路が端子バッファの近くのノードにおいて端子パッドに接続されており、前記端子バッファがコア機能回路と前記端子パッドとの間の信号経路に結合されており、前記集積回路が、前記静電気放電回路と負荷試験端子との間に接続された負荷試験スイッチと、前記静電気放電回路と試験端子との間に接続された試験スイッチとをさらに含む、前記静電気放電回路を試験する試験方法であって、
前記試験スイッチおよび前記負荷試験スイッチを閉じるステップと、
前記負荷試験端子に変化する電圧を印加するステップと、
前記印加するステップ中に、前記静電気放電回路が該印加するステップの結果として電流を伝導しているかどうかを決定するために前記負荷試験端子において伝導を検出するステップとを含む、
試験方法。
（１６）前記静電気放電回路がＳＣＲタイプのものであり、
前記印加するステップが、前記負荷試験端子に負荷を経て変化する電圧を印加するステップを含み、
前記検出するステップが、前記印加するステップ中に、前記ＳＣＲのトリガを検出するために前記負荷にかかる電圧をモニタするステップを含む、
第１５項記載の方法。
【０１４４】
（１７）集積回路のバス・ホルダ回路であって、該バス・ホルダ回路が端子バッファの近くのノードにおいて端子パッドに接続されており、前記端子バッファがコア機能回路と前記端子パッドとの間の信号経路に結合された、前記バス・ホルダ回路を試験する試験方法であって
前記端子バッファが前記端子パッドの状態を駆動するために動作し得ないことを保証するステップと、
前記バス・ホルダ回路を負荷試験端子へ接続するステップと、
前記負荷試験端子へ負荷を接続するステップと、
前記負荷試験端子に前記負荷を経て変化する電圧を印加するステップであって、該電圧が第１のレベルから第２のレベルまで変化する、印加するステップと、前記印加するステップ中における極性の変化を検出するために前記負荷にかかる電圧をモニタするステップとを含む、
試験方法。
【０１４５】
（１８）集積回路の入力回路であって、該入力回路が、端子パッドに結合された入力およびコア機能回路に結合された出力を有する入力バッファを含む、前記入力回路を試験する試験方法であって、
前記入力バッファの前記入力を第１の試験端子に接続するステップと、
前記入力バッファの前記出力を第２の試験端子に接続するステップと、
第１の論理レベルにある試験入力信号を前記入力バッファの前記入力によって受けられるように前記第１の試験端子に印加するステップと、
該印加するステップに応答して前記入力バッファの応答を前記第２の試験端子において測定するステップとを含む、
試験方法。
【０１４６】
（１９）前記印加するステップが、前記第１の試験端子に印加される電圧を入力低レベル電圧範囲内において変化させるステップを含み、
前記測定するステップが、前記第２の試験端子における論理レベルが前記変化させるステップ中において一定に保たれるかどうかを決定するために前記論理レベルをモニタするステップを含み、
前記方法がさらに、
前記第１の試験端子に印加される前記電圧を入力高レベル電圧範囲内において変化させるステップと、
前記第２の試験端子における論理レベルが前記入力高レベル電圧範囲内において前記印加電圧を変化させるステップ中において一定に保たれるかどうかを決定するために前記論理レベルをモニタするステップとを含む、
第１８項記載の方法。
（２０）前記印加するステップが、前記第１の試験端子に印加される電圧を第１の電圧範囲内から該第１電圧範囲外の第１のスレショルド電圧までまたは該第１のスレショルド電圧を越えて変化させるステップを含み、
前記測定するステップが、前記第２の試験端子における論理レベルが前記変化させるステップに応答して状態を変化したかどうかを決定するために前記論理レベルをモニタするステップを含み、
前記方法がさらに、
前記論理レベルが状態を変化したことを決定する前記モニタするステップに応答して、再び前記第１の試験端子に印加される電圧を前記第１のスレショルド電圧からまたは該第１のスレショルド電圧を越えた電圧から前記第１のスレショルド電圧よりも前記第１の電圧範囲に近い第２のスレショルド電圧まで変化させるステップと、
前記第１の試験端子に印加される前記電圧を前記第１のスレショルド電圧からまたは該第１のスレショルド電圧を越えた電圧から前記第２のスレショルド電圧まで変化させるステップに応答して状態を変化したかどうかを決定するために前記第２の試験端子における論理レベルを再びモニタするステップとを含む、
第１８項記載の方法。
【０１４７】
（２１）前記集積回路が複数の同様の集積回路と組み合わされて半導体ウエハ上に配置されており、
前記複数の集積回路のそれぞれが、端子パッドに結合された入力およびコア機能回路に結合された出力を有する入力バッファを含む入力回路を含み、
前記複数の集積回路のそれぞれが複数の制御スイッチを含み、該複数の制御スイッチが、前記入力バッファの前記入力と前記第１の試験端子との間に接続された第１の試験スイッチと、前記入力バッファの前記出力と前記第２の試験端子との間に接続された第２の試験スイッチとを含み、前記複数の集積回路のそれぞれの前記第１および第２の試験端子がともに第１および第２の試験バス導体に接続されている、
第１８項記載の方法。
【０１４８】
（２２）ウエハ上の集積回路ダイの周辺回路（３５０，３６０，ＥＳＤ，ＢＨ）は、ダイのボンドパッドに物理的に接触することなく試験される。
【図面の簡単な説明】
【図１  】メモリ（Ｍ）および組合せ論理（ＣＬ）を有する従来の電気回路を示す図である。
【図２】図１のメモリの例を示す図である。
【図３】図１の回路がどのように走査され得るかの一例を示す図である。
【図４】（Ａ）は、メモリに基づくＤフリップフロップがどのように走査セルに変換されるかの一例を示す図、（Ｂ）は、図３のバイパスメモリの一例を示す図である。
【図５】試験器へ直列に接続された図３の３つの回路を示す図である。
【図６】従来の走査試験の概念を示す図である。
【図７】本発明のウォーピング走査試験の概念を示す図である。
【図８】ウォーピング走査試験動作の概念的フローを示す図である。
【図９】２ビット走査経路のみを有する点を除けば図３の回路と同様の回路を示す図である。
【図１０】図３の回路と同様である回路を示す図である。
【図１１】Ｆ出力に追加されかつ接続された走査セル（Ｃ）の構造を示す図である。
【図１２】図１０の回路がどのように変形されてウォーピング走査試験の概念を支援するようにされるかを示す図である。
【図１３】データ加算セルの一例を示す図である。
【図１４】３つの入力と２つの出力とを有する走査試験可能な回路の一例を示す図である。
【図１５】データ保持セル（ＤＲＣ）の一例を示す図である。
【図１６】ウォーピング走査試験の概念がどのようにして回路上に実現され得るかを示す図である。
【図１７】ウォーピング走査試験の概念がどのようにして回路上に実現され得るかを示す図である。
【図１８】ウォーピング走査試験の概念がどのようにして回路上に実現され得るかを示す図である。
【図１９】データ収集境界セル（ＤＣＢＣ）の設計の一例を示す図である。
【図２０】データ保持境界セル（ＤＲＢＣ）の設計の一例を示す図である。
【図２１】（Ａ）はデータ加算境界セル（ＤＳＢＣ）の設計の一例を示す図であり、（Ｂ）はＤＣＢＣ、ＤＲＢＣおよびＤＳＢＣがどのようにして実現されるかを示す図である。
【図２２】ウォーピング走査試験の概念が多重回路Ｃ1 〜ＣN を試験するためにどのように用いられ得るかを示す図である。
【図２３】ウォーピング走査試験の概念が多重ＩＣ１〜Ｎを試験するためにどのように用いられ得るかを示す図である。
【図２４】ウォーピング走査試験の概念が多重ボード（ＢＤ）を試験するためにどのように用いられ得るかを示している。
【図２５】ウォーピング走査試験の概念が多重ボックス（ＢＸ）を試験するためにどのように用いられ得るかを示している。
【図２６】ウォーピング走査試験の概念がウエハ上のダイを試験するためにどのように用いられ得るかを示す図である。
【図２７】図２６に示した一つのダイを示す図である。
【図２８】ウォーピング走査試験の概念が多重ウエハを試験するためにどのように用いられ得るかを示す図である。
【図２９】ウォーピング走査試験の概念が多重ロット１〜Ｎを試験するためにどのように用いられ得るかを示す図である。
【図３０】エイリアシングの可能性を解消する１つの方法を示す図である。
【図３１】図２６におけると同様のウエハを示す図である。
【図３２】図２７におけると同様のダイを示す図である。
【図３３】従来のＩＥＥＥ規格１１４９．１の走査セルを示す図である。
【図３４】図３３の走査可能なスイッチ（Ｓ）を含む回路の一例を示す図である。
【図３５】図３４におけるのと同様の回路を示す図である。
【図３６】図３４におけるのと同様の回路置を示す図である。
【図３７】走査可能なスイッチ（Ｓ）および双方向性パッドを含む回路の一例を示す図である。
【図３８】図３４から図３７までのすべてのＴＳＡノードがどのようにダイ上においてバスで結ばれ得るかを示す図である。
【図３９】（Ａ）は、３状態出力バッファのプローブレス試験が本発明を用いてどのように行われるかの一例を示す図であり、（Ｂ）は、（Ａ）のＥＳＤ回路の１つの従来の形式を示す図であり、（Ｃ）は、もう１つの従来の出力ＥＳＤ保護回路を示す図である。
【図４０】（Ａ）は、入力バッファの試験がどのように行われ得るのかを示す図であり、（Ｂ）は、従来の入力ＥＳＤ保護回路を示す図である。
【図４１】本発明がアナログ出力バッファ４１３とアナログ出力バッファに関連するアナログ回路とをどのように試験し得るかを示す図である。
【図４２】本発明がアナログ入力バッファ４２３とアナログ入力バッファに関連するアナログ回路とをどのように試験し得るかを示す図である。
【符号の説明】
３１２  ＴＳＡパッド
３５０  出力バッファ
３６０  入力バッファ
３９２  パッドスイッチ
ＢＨ  バス・ホルダ
ＥＳＤ  静電気放電保護回路
ＳＷ１  第１のスイッチング回路
ＳＷ２  第２のスイッチング回路
Ｒ  既知抵抗
Ｖｐ  プログラム可能電圧源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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