(57)【特許請求の範囲】
【請求項１】
主面を有し第１導電型のドレイン半導体部と、
前記ドレイン半導体部の主面上に設けられ、複数の第１導電型半導体領域及び第２導電型半導体領域並びにこれらの半導体領域により形成され前記主面に交差する面に沿って延びる複数のｐｎ接合を有するｐｎ半導体部と、
前記ｐｎ半導体部の複数のｐｎ接合が、前記ｐｎ半導体部の表面に現れる接合線のうちの一つおきの接合線上に設けられた複数の凹部と、
隣接する凹部の間に位置するチャネル半導体領域の導電率を制御するように各凹部に設けられた第２導電型のゲート半導体部と、
前記チャネル半導体領域上に設けられた第１導電型のソース半導体部とを備え、
前記第１導電型半導体領域及び第２導電型半導体領域は、前記主面と平行な方向に交互に隣接して配列されており、
前記チャネル半導体領域の前記第１導電型半導体領域のドーパント濃度は、前記ゲート半導体部及び前記ソース半導体部のドーパント濃度よりも低く、
前記チャネル半導体領域の前記第２導電型半導体領域のドーパント濃度は、前記ゲート半導体部及び前記ソース半導体部のドーパント濃度よりも低く、
前記チャネル半導体領域は、前記ドレイン半導体部と前記ソース半導体部との間に位置し、
前記複数のｐｎ接合のうちの少なくとも一つのｐｎ接合は、前記ソース半導体部と前記ドレイン半導体部との間に位置する、縦型接合型電界効果トランジスタ。
【請求項２】
主面を有する第１導電型のドレイン半導体部と、
前記ドレイン半導体部の主面上に設けられ、複数の第１導電型半導体領域及び第２導電型半導体領域、これらの半導体領域により形成され前記主面に交差する面に沿って延びる複数のｐｎ接合並びに前記複数のｐｎ接合のうちの少なくとも一つのｐｎ接合を含むように延びる突起部を有するｐｎ半導体部と、
前記突起部の導電率を制御するように前記突起部の両側に設けられた第２導電型のゲート半導体部と、
前記突起部上に設けられた第１導電型のソース半導体部と
を備え、
前記第１導電型半導体領域及び第２導電型半導体領域は、前記主面と平行な方向に交互に隣接して配列されており、
前記突起部の前記第１導電型半導体領域のドーパント濃度は、前記ゲート半導体部及び前記ソース半導体部のドーパント濃度よりも低く、
前記突起部の前記第２導電型半導体領域のドーパント濃度は、前記ゲート半導体部及び前記ソース半導体部のドーパント濃度よりも低い、縦型接合型電界効果トランジスタ。
【請求項３】
その主面に順に隣接して設けられた第１〜第４の領域を有する第１導電型のドレイン半導体部と、
前記第１及び第２の領域上に設けられた第１導電型半導体領域並びに前記第３及び第４の領域上に設けられた第２導電型半導体領域を有するドリフト半導体部と、
前記第１の領域上の前記ドリフト半導体部上に設けられた第２の導電型の第１のゲート半導体部と、
前記第４の領域上の前記ドリフト半導体部上に設けられた第２の導電型の第２のゲート半導体部と、
前記第２の領域及び前記第３の領域上の前記ドリフト半導体部上にあり、前記第１のゲート半導体部と前記第２のゲート半導体部との間に設けられたチャネル半導体部と、
前記チャネル半導体部上に設けられた第１導電型のソース半導体部と
を備え、
前記第１の領域と前記第２の領域との接合面は、前記ドレイン半導体部と前記第１のゲート半導体部との間に位置し、
前記第３の領域と前記第４の領域との接合面は、前記ドレイン半導体部と前記第２のゲート半導体部との間に位置し、
前記チャネル半導体部は、前記第２の領域上の前記ドリフト半導体部上に設けられた第１導電型半導体領域並びに前記第３の領域上の前記ドリフト半導体部上に設けられた第２導電型半導体領域からなり、
前記チャネル半導体部の前記第１導電型半導体領域のドーパント濃度は、前記第１及び第２のゲート半導体部並びにソース半導体部のドーパント濃度よりも低く、
前記チャネル半導体部の前記第２導電型半導体領域のドーパント濃度は、前記第１及び第２のゲート半導体部並びにソース半導体部のドーパント濃度よりも低い、縦型接合型電界効果トランジスタ。
【請求項４】
前記ソース半導体部は、前記チャネル半導体部の前記第１導電型半導体領域上に設けられている、請求項３に記載の縦型接合型電界効果トランジスタ。
【請求項５】
前記第１導電型半導体領域及び前記第２導電型半導体領域は、前記主面に沿った第１の方向に配置されており、
前記ゲート半導体部は、前記第１の方向に交差し前記主面に沿った第２の方向に延びる、請求項１または請求項２に記載の縦型接合型電界効果トランジスタ。
【請求項６】
前記チャネル半導体部の前記第１導電型半導体領域の幅は、当該縦型接合型電界効果トランジスタがノーマリオフ特性を示すように決定されている、請求項３または請求項４に記載の縦型接合型電界効果トランジスタ。
【請求項７】
前記チャネル半導体部は、第１の部分と第２の部分に更に分けられ、
前記第１の部分は、前記第１のゲート半導体部と前記第２のゲート半導体部との両方に挟まれており、
前記第２の部分は、前記第１のゲート半導体部と前記第２のゲート半導体部とに挟まれることがないように、前記第１の部分上に位置する、請求項３、請求項４及び請求項６の何れか一項に記載の縦型接合型電界効果トランジスタ。
【請求項８】
前記ドリフト半導体部における前記第１導電型半導体領域と前記第２導電型半導体領域のドーパント濃度及び幅は、前記第１導電型半導体領域と前記第２導電型半導体領域の全体が同時に空乏化しているように決定されている、請求項３、請求項４、請求項６及び請求項７の何れか一項に記載の縦型接合型電界効果トランジスタ。
【請求項９】
前記ドレイン半導体部、及び前記ｐｎ半導体部は、ＳｉＣにより形成される、請求項１又は請求項２に記載の縦型接合型電界効果トランジスタ。
【請求項１０】
前記第１及び第２のゲート半導体部と前記チャネル半導体部との接合は、ヘテロ接合である、請求項３、請求項４及び請求項６〜請求項８の何れか一項に記載の縦型接合型電界効果トランジスタ。
【請求項１１】
第１導電型の基板上に、該基板の主面と平行な一方向に沿って隣接して第１導電型の半導体領域と第２導電型の半導体領域とが配列された半導体部を形成する工程と、
第１導電型のソース半導体膜を前記半導体部上に形成する工程と、
前記半導体部が露出するように前記ソース半導体膜をエッチングして、ストライプ状のソース半導体部を形成する工程と、
前記ソース半導体部下の前記第１導電型の半導体領域及び前記第２導電型の半導体領域にそれぞれ隣接するように第２導電型の第１及び第２のゲート半導体部を前記半導体部中に形成する工程と
を含み、
前記半導体部の前記第１導電型の半導体領域のドーパント濃度は、前記第１及び第２のゲート半導体部並びにソース半導体部のドーパント濃度よりも低く、
前記半導体部の前記第２導電型の半導体領域のドーパント濃度は、前記第１及び第２のゲート半導体部並びにソース半導体部のドーパント濃度よりも低く、
前記第１及び第２のゲート半導体部は前記第１導電型の半導体領域と前記第２導電型の半導体領域との接合を挟む縦型接合型電界効果トランジスタの製造方法。
【請求項１２】
前記半導体部を形成する前記工程では、
第１導電型の半導体層を形成する第１の工程と、
前記第１導電型の半導体層に選択的にイオン注入して所定の深さの第２導電型の半導体層を形成する第２の工程と、
前記第１及び第２の工程を繰り返して、前記第１導電型の半導体領域及び前記第２導電型の半導体領域を形成する第３の工程と
を含む、請求項１１に記載の縦型接合型電界効果トランジスタの製造方法。
【請求項１３】
前記半導体部、前記基板、及び前記ゲート半導体部は、ＳｉＣを含む、請求項１１又は請求項１２に記載の縦型接合型電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】
ゲート電圧によりソース電極とドレイン電極間の電流を制御する電庄制御素子として、横型の接合電界効果トランジスタ（ＪＦＥＴ：Junction Field Effect Transistor）が使用されている。横型ＪＦＥＴは、チャネル領域を流れる多数キャリアの量を制御することによりドレイン電流を制御する。この制御は、ゲート領域に形成されたｐｎ接合における空乏層の幅を変化させて行う。
【０００３】
【発明が解決しようとする課題】
発明者は、ＪＦＥＴの開発に携わっている。発明者は、ＪＦＥＴのドレイン耐圧を向上するためには、次のような手法があると考えている。その一つは、チャネル部とドレインとの間にドリフト領域を設けることであり、別のものは、ドリフト領域の不純物濃度を低くすることである。
【０００４】
しかしながら、発明者の検討によれば、これら何れの手法によっても、ＪＦＥＴのオン抵抗は増加してしまう。すなわち、オン抵抗の増加を抑えることが可能なＪＦＥＴが求められている。そこで、本発明の目的は、ドレイン耐圧を維持しつつオン抵抗を低減できる縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法を提供することである。
【０００５】
この課題を解決するために、発明者らは検討を行った。その結果、基板に形成されるＪＦＥＴにおいて、基板の表面から裏面へ向かう方向に電流を流す構造のＪＦＥＴ（以下、「縦型ＪＦＥＴ」と記す。）の着想を得た。そして、この縦型ＪＦＥＴの構造において、オン抵抗を小さくするために検討を続けた結果、次のような発明をするに至った。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、本発明の一側面に係る縦型接合型電界効果トランジスタは、主面を有し複数の第１導電型のドレイン半導体部と、ｐｎ半導体部と、複数の凹部と、第２導電型のゲート半導体部と、第１導電型のソース半導体部とを備える。ｐｎ半導体部は、ドレイン半導体部の主面上に設けられ、第１導電型半導体領域及び第２導電型半導体領域並びにこれらの半導体領域により形成され主面に交差する面に沿って延びる複数のｐｎ接合を有する。複数の凹部は、ｐｎ半導体部の複数のｐｎ接合が、ｐｎ半導体部の表面に現れる接合線のうちの一つおきの接合線上に設けられている。ゲート半導体部は、隣接する凹部の間に位置するチャネル半導体領域の導電率を制御するように各凹部に設けられている。ソース半導体部は、チャネル半導体領域上に設けられている。チャネル半導体領域は、ドレイン半導体部とソース半導体部との間に位置する。複数のｐｎ接合のうちの少なくとも一つのｐｎ接合は、ソース半導体部とドレイン半導体部との間に位置する。第１導電型半導体領域及び第２導電型半導体領域は、主面と平行な方向に交互に隣接して配列されており、チャネル半導体領域の第１導電型半導体領域のドーパント濃度はゲート半導体部及びソース半導体部のドーパント濃度よりも低く、チャネル半導体領域の第２導電型半導体領域のドーパント濃度はゲート半導体部及びソース半導体部のドーパント濃度よりも低い。
【０００７】
本発明の別の側面に係る縦型接合型電界効果トランジスタは、主面を有する第１導電型のドレイン半導体部と、ｐｎ半導体部と、第２導電型のゲート半導体部と、第１導電型のソース半導体部とを備える。ｐｎ半導体部は、ドレイン半導体部の主面上に設けられ、複数の第１導電型半導体領域及び第２導電型半導体領域、これらの半導体領域により形成され主面に交差する面に沿って延びる複数のｐｎ接合並びに複数のｐｎ接合のうちの少なくとも一つのｐｎ接合を含むように延びる突起部を有する。ゲート半導体部は、突起部の導電率を制御するように突起部の両側に設けられている。ソース半導体部は、突起部上に設けられている。第１導電型半導体領域及び第２導電型半導体領域は、主面と平行な方向に交互に隣接して配列されており、突起部の第１導電型半導体領域のドーパント濃度は、ゲート半導体部及びソース半導体部のドーパント濃度よりも低く、突起部の第２導電型半導体領域のドーパント濃度は、ゲート半導体部及びソース半導体部のドーパント濃度よりも低い。
【０００８】
本発明の更なる別の側面に係る縦型接合型電界効果トランジスタは、ドレイン半導体部と、ドリフト半導体部と、第２の導電型の第１のゲート半導体部と、第２の導電型の第２のゲート半導体部と、チャネル半導体部と、第１導電型のソース半導体部とを備える。ドレイン半導体部は、その主面に順に隣接して設けられた第１〜第４の領域を有する第１導電型の半導体部である。ドリフト半導体部は、第１及び第２の領域上に設けられた第１導電型半導体領域並びに第３及び第４の領域上に設けられた第２導電型半導体領域を有する。第１のゲート半導体部は、第１の領域上のドリフト半導体部上に設けられている。第２のゲート半導体部は、第４の領域上のドリフト半導体部上に設けられている。チャネル半導体部は、第２の領域及び第３の領域上のドリフト半導体部上にあり、第１のゲート半導体部と第２のゲート半導体部との間に設けられている。ソース半導体部は、チャネル半導体部上に設けられている。第１の領域と第２の領域との接合面は、ドレイン半導体部と第１のゲート半導体部との間に位置し、第３の領域と第４の領域との接合面は、ドレイン半導体部と第２のゲート半導体部との間に位置し、チャネル半導体部は、第２の領域上のドリフト半導体部上に設けられた第１導電型半導体領域並びに第３の領域上のドリフト半導体部上に設けられた第２導電型半導体領域からなり、チャネル半導体部の第１導電型半導体領域のドーパント濃度は、第１及び第２のゲート半導体部並びにソース半導体部のドーパント濃度よりも低く、チャネル半導体部の第２導電型半導体領域のドーパント濃度は、第１及び第２のゲート半導体部並びにソース半導体部のドーパント濃度よりも低い。
【０００９】
これらの縦型接合型電界効果トランジスタでは、チャネルの方向は縦方向である。したがって、デバイスの総断面積に対するチャネルの断面積の割合を大きくできる。
【００１０】
また、これらの縦型接合型電界効果トランジスタでは、チャネル半導体部及びゲート半導体部をドリフト半導体部上に配置できる。故に、ドリフト半導体部の厚さにより所望のドレイン耐圧を得ることができる。また、チャネル半導体部の下だけでなく、ゲート半導体部の下に位置するドリフト半導体部にもキャリアが流れる。
【００１１】
これらの縦型接合型電界効果トランジスタによれば、ドリフト半導体部は、第１導電型半導体領域と第２導電型半導体領域により構成されている。この様な構造を有するドリフト半導体部は、高ドレイン電圧が印加されているときに、ドリフト半導体部の全体が十分に空乏化されている。したがって、ドリフト半導体部における電界の最大値が低くなる。故に、ドリフト領域の厚さを薄くできる。このため、オン抵抗が小さくなる。
【００１２】
チャネル半導体部は、第２の領域及びドリフト半導体部上に設けられた第１導電型半導体領域並びに第３の領域及びドリフト半導体部上に設けられた第２導電型半導体領域を有する構造としてもよい。また、ソース半導体部は、第１導電型半導体領域上に設けられているものとしてもよい。
【００１３】
各ゲート半導体部は、所定の方向に延びる構造であることが好ましい。この様な縦型接合型電界効果トランジスタは、ゲート半導体部が所定の方向に延びるので、これらの間隔により閾値を制御できる。
【００１４】
各ゲート半導体部に位置する第１導電型領域の幅は、当該縦型接合型電界効果トランジスタがノーマリオフ特性を示すように決定されていることが好ましい。この様な縦型接合型電界効果トランジスタによれば、各ゲート半導体部の第１導電型領域の幅は、ビルトインポテンシャルに対応する空乏層の幅以下の値に対応するように決定される。したがって、ゲート電圧が印加されていなくても、チャネル半導体部が空乏化されているので、ノーマリオフ型のトランジスタを実現できる。
【００１５】
チャネル半導体部は、第１の部分と第２の部分に分けられている。第１の部分は、第１のゲート半導体部と第２のゲート半導体部との両方に挟まれている。第２の部分は、第１のゲート半導体部と第２のゲート半導体部とに挟まれることがないように、第１の部分上に位置する。
【００１６】
この様な縦型接合型電界効果トランジスタによれば、第２の部分を形成することにより、ゲート半導体部をソース半導体部から離すことができる。これにより、ゲートとソース間の耐圧が向上される。また、チャネル半導体部とソース半導体部との距離は、縦方向にとられるので、この距離をとってもトランジスタのチップサイズは、大きくならない。
【００１７】
ｐｎ半導体部の第１導電型半導体領域と第２導電型半導体領域のドーパント濃度及び幅は、一方の半導体領域の全体が空乏化したときに、他方の半導体領域も全体が空乏化しているように決定されていることが好ましい。
【００１８】
この様な縦型接合型電界効果トランジスタによれば、第１導電型半導体領域と第２導電型半導体領域とをほぼ同じように空乏化できるので、電界の集中が緩和される。
【００１９】
縦型接合型電界効果トランジスタでは、ドレイン半導体部、ｐｎ半導体部、及びチャネル半導体部は、ＳｉＣにより形成されることが好ましい。また、縦型接合型電界効果トランジスタでは、ゲート半導体部とチャネル半導体部との接合は、ヘテロ接合であってもよい。
【００２０】
本発明に係る縦型接合型電界効果トランジスタの製造方法によれば、（ａ）第１導電型の基板上に、該基板の主面と平行な一方向に沿って隣接して第１導電型の半導体領域と第２導電型の半導体領域とが配列された半導体部を形成する工程と、（ｂ）第１導電型のソース半導体膜を前記半導体部上に形成する工程と、（ｃ）前記半導体部が露出するように前記ソース半導体膜をエッチングして、ストライプ状のソース半導体部を形成する工程と、（ｄ）前記ソース半導体部下の前記第１導電型の半導体領域及び前記第２導電型の半導体領域にそれぞれ隣接するように第２導電型の第１及び第２のゲート半導体部を前記半導体部中に形成する工程とを含む。前記半導体部の前記第１導電型の半導体領域のドーパント濃度は、前記第１及び第２のゲート半導体部並びにソース半導体部のドーパント濃度よりも低く、前記半導体部の前記第２導電型の半導体領域のドーパント濃度は、前記第１及び第２のゲート半導体部並びにソース半導体部のドーパント濃度よりも低く、前記第１及び第２のゲート半導体部は前記第１導電型の半導体領域と前記第２導電型の半導体領域との接合を挟む。
【００２１】
この様な縦型接合型電界効果トランジスタの製造方法においては、前記半導体部は、複数の半導体膜を成膜する工程を繰り返して形成されることが好ましい。
【００２２】
この様な縦型接合型電界効果トランジスタの製造方法においては、前記半導体部、前記ソース半導体部、及び前記ゲート半導体部は、ＳｉＣを含むことが好ましい。
【００２３】
【発明の実施の形態】
以下、添付図面を参照して、本発明に係る縦型接合型電界効果トランジスタの好適な実施の形態について詳細に説明する。尚、以下の説明において、同一又は相当する要素には、同一の符号を付し、重複する説明は省略する。また、図中のトランジスタの縦型サイズは、実際のトランジスタのものと必ずしも一致するものではない。
【００２４】
（第１の実施の形態）
図１は、第１の実施の形態における縦型ＪＦＥＴ１の斜視図である。図１に示す様に、縦型ＪＦＥＴ１は、ｎ+型ドレイン半導体部２と、ドリフト半導体部３と、チャネル半導体部４と、ｐ+型ゲート半導体部５１，５２，５３と、ｎ+型ソース半導体部６１，６２，６３と、ドレイン電極７とを有する。ドレイン電極７は、ｎ+型ドレイン半導体部２の有する一対の面の他方（裏面）に設けられている。
【００２５】
縦型ＪＦＥＴ１は、素子の一方の面から他方の面に向かう方向（以下、「電流方向」と記す。）に、多数キャリアがチャネル領域を移動する縦型構造を有する。図１には、座標系が示されている。この座標は、ＪＦＥＴの電流方向をｚ軸に合わせるように規定されている。
【００２６】
ｎ+型ドレイン半導体部２は、対向する一対の面を有する。また、ｎ+型ドレイン半導体部２は、ドーパントが添加された基板であることができ、好適な実施例では、この基板は、ＳｉＣ（炭化珪素）により形成されている。ＳｉＣに添加されるドーパントとしては、周期律表第５族元素であるＮ（窒素）、Ｐ（リン）、Ａｓ（砒素）といったドナー不純物が利用できる。
【００２７】
ｎ+型ドレイン半導体部２は、その主面上に、ｙ軸方向に順に配置された第１及び第２の領域２ａ，２ｂを有する。第１及び第２の領域２ａ，２ｂは、所定の軸方向（図１のｘ軸方向）に延びている。第１及び第２の領域２ａ，２ｂには、ｐ型ドリフト半導体領域３１が設けられている。
【００２８】
また、ｎ+型ドレイン半導体部２は、その主面上に、ｙ軸方向に順に配列された第１〜第１４の領域２ａ〜２ｎを有する。第１〜第１４の領域２ａ〜２ｎは、所定の軸方向（図１のｘ軸方向）に延びている。好適な実施例では、第８の領域２ｈと第１２の領域２ｌは、第４の領域２ｄと実質的に同一の形状を有しており、また、第９の領域２ｉと第１３の領域２ｍは、第５の領域２ｅと実質的に同一の形状を有する。更に、好適な実施例では、第１〜第１４の領域２ａ〜２ｎは、矩形である。
【００２９】
ドリフト半導体部３は、ｎ+型ドレイン半導体部２の主面上に設けられている。ドリフト半導体部３は、ｐ型ドリフト半導体領域３１，３３，３５，３７と、ｎ型ドリフト半導体領域３２，３４，３６とを有する。ｐ型ドリフト半導体領域及びｎ型ドリフト半導体領域は、ドリフト半導体部３の主面に交差する方向に延びる基準面に沿って延びている。ドリフト半導体部３では、ｐ型ドリフト半導体領域３１，３３，３５，３７は、ｎ型ドリフト半導体領域３２，３４，３６と交互に配置されている。ドリフト半導体部３は、複数のｐｎ接合を有しており、これらのｐｎ接合は、上記の基準面に沿って延びている。図１の左側から番号付けして、奇数番目のｐｎ接合は、ドレイン半導体部とゲート半導体部との間、偶数番目のｐｎ接合は、ドレイン半導体部とソース半導体部との間に位置している。詳述すれば、ｐ型ドリフト半導体領域３１とｎ型ドリフト半導体領域３２とのｐｎ接合は、ｐ+型ゲート半導体部５１とｎ+型ドレイン半導体部２との間に位置する。ｎ型ドリフト半導体領域３２とｐ型ドリフト半導体領域３３とのｐｎ接合は、ｎ+型ソース半導体部６１とｎ+型ドレイン半導体部２との間に位置する。ｐ型ドリフト半導体領域３３とｎ型ドリフト半導体領域３４とのｐｎ接合は、ｐ+型ゲート半導体部５２とｎ+型ドレイン半導体部２との間に位置する。ｎ型ドリフト半導体領域３４とｐ型ドリフト半導体領域３５とのｐｎ接合は、ｎ+型ソース半導体部６２とｎ+型ドレイン半導体部２との間に位置する。ｐ型ドリフト半導体領域３５とｎ型ドリフト半導体領域３６とのｐｎ接合は、ｐ+型ゲート半導体部５３とｎ+型ドレイン半導体部２との間に位置する。ｎ型ドリフト半導体領域３６とｐ型ドリフト半導体領域３７とのｐｎ接合は、ｎ+型ソース半導体部６３とｎ+型ドレイン半導体部２との間に位置する。
【００３０】
ｐ型ドリフト半導体領域３１，３３，３５，３７は、所定の軸方向（図１のｘ軸方向）に延びている。ｐ型ドリフト半導体領域３１，３３，３５，３７は、ドレイン半導体部２の導電型と逆導電型を有する。ｐ型ドリフト半導体領域３１，３３，３５，３７のドーパント濃度は、ｎ+型ドレイン半導体部２のドーパント濃度より低い。
【００３１】
ｎ型ドリフト半導体領域３２，３４，３６は、所定の軸方向（図１のｘ軸方向）に延びている。ｎ型ドリフト半導体領域３２，３４，３６は、ドレイン半導体部２の導電型と同一の導電型を有する。ｎ型ドリフト半導体領域３２，３４，３６のドーパント濃度は、ｎ+型ドレイン半導体部２のドーパント濃度より低い。好適な実施例では、ドリフト半導体部３は、ドーパントが添加されたＳｉＣ（炭化珪素）により形成されている。
【００３２】
チャネル半導体部４１は、ｐ+型ゲート半導体部５１とｐ+型ゲート半導体部５２との間に配置されている。チャネル半導体部４１は、ｎ型チャネル半導体領域４１ａとｐ型チャネル半導体領域４１ｂとを有する。ｎ型チャネル半導体領域４１ａは、第４の領域２ｄ及びｎ型ドリフト半導体領域３２上に設けられている。ｎ型チャネル半導体領域４１ａは、ｐ+型ゲート半導体部５１に隣接している。ｐ型チャネル半導体領域４１ｂは、第５の領域２ｅ及びｐ型ドリフト半導体領域３３上に設けられている。ｐ型チャネル半導体領域４１ｂは、ｐ+型ゲート半導体部５２に隣接している。
【００３３】
チャネル半導体部４２は、ｐ+型ゲート半導体部５２とｐ+型ゲート半導体部５３との間に配置されている。チャネル半導体部４２は、ｎ型チャネル半導体領域４２ａとｐ型チャネル半導体領域４２ｂとを有する。ｎ型チャネル半導体領域４２ａは、第８の領域２ｈ及びｎ型ドリフト半導体領域３４上に設けられている。ｎ型チャネル半導体領域４２ａは、ｐ+型ゲート半導体部５２に隣接している。ｐ型チャネル半導体領域４２ｂは、第９の領域２ｉ及びｐ型ドリフト半導体領域３５上に設けられている。ｐ型チャネル半導体領域４２ｂは、ｐ+型ゲート半導体部５３に隣接している。
【００３４】
チャネル半導体部４３は、ｐ+型ゲート半導体部５３と隣接して配置されている。チャネル半導体部４３は、ｎ型チャネル半導体領域４３ａとｐ型チャネル半導体領域４３ｂとを有する。ｎ型チャネル半導体領域４３ａは、第１２の領域２ｌ及びｎ型ドリフト半導体領域３６上に設けられている。ｎ型チャネル半導体領域４３ａは、ｐ+型ゲート半導体部５３に隣接している。ｐ型チャネル半導体領域４３ｂは、第１３の領域２ｍ及びｐ型ドリフト半導体領域３７上に設けられている。
【００３５】
チャネル半導体部４１，４２，４３は、共に所定の軸方向（図１のｘ軸方向）に延びる。好適な実施例では、チャネル半導体部４２，４３は、チャネル半導体部４１と同一の形状を有する。ｎ型チャネル半導体領域４１ａ，４２ａ，４３ａは、ドレイン半導体部２の導電型と同一の導電型を有する。ｎ型チャネル半導体領域４１ａ，４２ａ，４３ａのドーパント濃度は、後述のｐ+型ゲート半導体部のドーパント濃度より低い。ｐ型チャネル半導体領域４１ｂ，４２ｂ，４３ｂは、ドレイン半導体部２の導電型と逆導電型を有する。ｐ型チャネル半導体領域４１ｂ，４２ｂ，４３ｂのドーパント濃度は、後述のｐ+型ゲート半導体部のドーパント濃度より低い。
【００３６】
ｐ+型ゲート半導体部５１，５２，５３は、チャネル半導体部４１，４２，４３と交互に配置されている。ｐ+型ゲート半導体部５１，５２，５３の導電型は、チャネル半導体部４１，４２，４３の導電型と反対であるので、ｐ+型ゲート半導体部５１，５２，５３とチャネル半導体部４１，４２，４３との界面には、ｐｎ接合が形成される。また、ｐ+型ゲート半導体部５１，５２は、チャネル半導体部４１に沿っており、このチャネル半導体部の導電率を制御している。ｐ+型ゲート半導体部５２，５３は、チャネル半導体部４２に沿って延びており、このチャネル半導体部の導電率を制御している。縦型ＪＦＥＴ１では、チャネル半導体部４１は、ｐ+型ゲート半導体部５１とｐ+型ゲート半導体部５２との間に配置されているので、チャネル半導体部４１を流れるドレイン電流は、ｐ+型ゲート半導体部５１及び５２によって制御できる。
【００３７】
また、ｐ+型ゲート半導体部５１，５２，５３上には、ゲート電極８１，８２，８３が設けられている。ゲート電極は、コンタクト孔１２ａ〜１２ｃを介して配線金属膜１３ａに接続されている。
【００３８】
好適な実施例では、ｐ+型ゲート半導体部５１，５２，５３は、ドーパントが添加されたＳｉＣ（炭化珪素）により形成されている。このドーパントとしては、周期律表第３族元素であるＢ（硼素）、Ａｌ（アルミニウム）といったアクセプタ不純物が利用できる。
【００３９】
ｎ+型ソース半導体部６１は、チャネル半導体部４１上に設けられている。また、ｎ+型ソース半導体部６２は、チャネル半導体部４２上に設けられている。ｎ+型ソース半導体部６３は、チャネル半導体部４３上に設けられている。
【００４０】
ｎ+型ソース半導体部６１，６２，６３は、ｎ+型ドレイン半導体部２の導電型と同一導電型を有する。ｎ+型ソース半導体部６１，６２，６３は、チャネル半導体部４１，４２，４３を介して、ｎ型ドリフト半導体領域３２，３４，３６とそれぞれ接続されている。また、ｎ+型ソース半導体部６１，６２，６３上には、ソース電極９１，９２，９３が設けられている。ソース電極は、コンタクト孔１２ｄ〜１２ｆを介して配線金属膜１３ｂに接続されている。
【００４１】
図２（ａ）は、ＶG＞ＶTにおける縦型ＪＦＥＴのチャネル制御を示す模式図である。図２（ａ）に示す様に、閾値電圧ＶTより高いゲート電圧ＶGが、ゲート領域５１，５２に印加されている時には、各ゲート領域とチャネル領域４１との界面近傍に形成される空乏層（破線内側に示す領域）の幅は狭い。したがって、各ゲート領域間にｎ型導電型の部分が存在する。その結果、チャネル領域の抵抗が減り、多数キャリアである電子ｅは流れ易くなる。
【００４２】
一方、図２（ｂ）は、ＶG＜ＶTにおける縦型ＪＦＥＴのチャネル制御を示す模式図である。図２（ｂ）に示す様に、閾値電圧ＶTより低いゲート電圧ＶGが、ゲート領域５１，５２に印加されている時には、チャネル領域４１には、空乏層（破線内側に示す領域）が形成される。ゲート領域５１，５２の間隔が、ＶG＜ＶTの時に延びる空乏層の幅以下であるので、チャネル領域がほぼ空乏化されている。その結果、多数キャリアである電子ｅは流れなくなる。
【００４３】
図２（ａ）及び図２（ｂ）を参照して説明したような縦型ＪＦＥＴにおいては、ゲート領域に印加する電圧（ゲート電圧）を変化させることにより、一対のゲート半導体部により空乏層の幅を調節してキャリアの流量を制御する。これにより、ドレイン電流を制御する。
【００４４】
（第２の実施の形態）
次に、縦型ＪＦＥＴ１の製造方法について説明する。図３（ａ）〜図３（ｃ）、図４（ａ）、図４（ｂ）、図５（ａ）、図５（ｂ）、図６（ａ）、図６（ｂ）、図７は、第２の実施の形態に係る縦型ＪＦＥＴ１の製造工程の説明図である。
【００４５】
（半導体膜形成工程）
まず、ｎ+型ＳｉＣ半導体基板を準備する。基板のｎ型不純物濃度は、この基板がドレイン半導体部として利用できる程度に高濃度である。図３（ａ）に示す様に、ｎ+型ドレイン半導体部２の表面にＳｉＣ膜３をエピタキシャル成長法により形成する。５００Ｖ耐圧を想定した場合における好適な実施例では、ＳｉＣ膜３の膜厚Ｔ１は、２．０μｍ以上３．０μｍ以下である。ＳｉＣ膜３の導電型は、ｎ+型ドレイン半導体部２の導電型と同一である。また、ＳｉＣ膜３のドーパント濃度は、ｎ+型ドレイン半導体部２のドーパント濃度よりも低い。５００Ｖ耐圧を想定した場合の好適な実施例では、ＳｉＣ膜３のドーパント濃度は、約２．７×１０17ｃｍ-3である。後の製造工程において、このＳｉＣ膜３からは、ｎ型半導体層３２，３４，３６が形成される。
【００４６】
（ｐ型半導体領域形成工程）
図３（ｂ）を参照して、ｐ型半導体領域を形成する工程について説明する。フォトレジスト製の所定形状のマスクＭ１を用いて、ｎ型半導体層３上に形成された領域３１ａ，３１ｃ，３１ｅ，３１ｇにドーパントＡ１を選択的にイオン注入して、所定の深さを有するｐ型半導体領域３１１，３３１，３５１，３７１を形成する。ｐ型半導体領域を形成した後、マスクＭ１を除去する。
【００４７】
（ドリフト半導体部形成工程）
図３（ｃ）を参照して、所望の厚さのドリフト半導体部を形成する工程について説明する。すなわち、半導体膜形成工程とｐ型半導体領域形成工程とを交互に繰り返し、ｎ型半導体領域とｐ型半導体領域とをｎ+型ドレイン半導体部２上に形成する。その結果、所定の厚さＴ２（図３（ｃ）のｚ軸方向）を有する半導体層３が形成される。
【００４８】
（ソース領域形成工程）
図３（ｃ）に示す様に、半導体層３の表面に、エピタキシャル成長法により、ｎ+型ソース層のためのＳｉＣ膜６を形成する。ＳｉＣ膜６の導電型は、ｎ+型ドレイン半導体部２の導電型と同一である。また、ＳｉＣ膜６のドーパント濃度は、半導体層３のドーパント濃度よりも高い。
【００４９】
（ソース半導体部形成工程）
図４（ａ）を参照して、ソース半導体部を形成する工程について説明する。フォトレジストが所定の軸方向（図中ｘ軸方向）に伸びるストライプ状のパターンを有するマスクＭ２を形成する。マスクＭ２を用いて、ｎ+型ソース層を選択的にエッチングする。その結果、レジストパターンで覆われたｎ+型ソース層の部分がエッチングされずに残り、ｎ+型ソース半導体部６１，６２，６３となる。ソース半導体部を形成した後、マスクＭ２を除去する。
【００５０】
（ゲート半導体部形成工程）
図４（ｂ）を参照して、ゲート半導体部を形成する工程について説明する。所定のマスクＭ３を用いて、半導体層３上に形成された各領域３ａ，３ｂ，３ｃにドーパントＡ２を選択的にイオン注入して、所定の深さを有するｐ+型ゲート半導体部５１，５２，５３を形成する。ドーパント濃度は、半導体層３のドーパント濃度よりも高い。ゲート半導体部を形成した後、マスクＭ３を除去する。
【００５１】
（熱酸化工程）
図５（ａ）を参照して、縦型ＪＦＥＴ１を熱酸化する工程について説明する。縦型ＪＦＥＴ１に熱酸化処理を施す。熱酸化処理は、高温（例えば約９００℃）でＳｉＣを酸化性雰囲気Ａ３に晒すと、シリコンが酸素と化学反応してシリコン酸化膜（ＳｉＯ2）が形成される。その結果、縦型ＪＦＥＴ１の表面には、酸化膜１０が形成される。これにより、各半導体部の表面が酸化膜により覆われる。
【００５２】
（開口部形成工程）
図５（ｂ）を参照して、電極を形成するための開口部を形成する工程について説明する。フォトレジストをマスクにして、酸化膜１０を選択的にエッチングして、開口部を形成する。開口部では、ｐ+型ゲート半導体部５１，５２，５３の表面部分が露出している。露出部分がゲート電極用開口部５１ａ〜５３ａとなる。また、ｎ+型ソース半導体部６１，６２，６３の表面部分を露出している。露出部分がソース電極用開口部６１ａ〜６３ａとなる。開口部を形成した後、マスクを除去する。
【００５３】
（電極形成工程）
図６（ａ）を参照して、電極を形成する工程について説明する。縦型ＪＦＥＴ１の表面に、例えばＮｉといった電極金属膜を堆積する。次に、フォトレジストに所定の軸方向に伸びるストライプ状のパターンを形成する。このマスクを用いて、電極金属膜を選択的にエッチングする。その結果、レジストパターンで覆われた電極金属膜の部分がエッチングされずに残り、ゲート電極８１，８２，８３とソース電極９１，９２，９３になる。電極を形成した後、マスクを除去する。
【００５４】
（絶縁膜形成工程）
図６（ｂ）を参照して、絶縁膜を形成する工程について説明する。縦型ＪＦＥＴ１の表面に、ＯＣＤ（Oxide Chemical Deposition）等により、ＳｉＯ2といった絶縁膜１２を形成する。絶縁膜１２にコンタクト孔１２ａ〜１２ｆを開口する。これらのコンタクト孔１２ａ〜１２ｆは、ゲート電極８１，８２，８３とソース電極９１，９２，９３に到達するように設けられている。
【００５５】
（配線工程）
図７を参照して、金属膜を配線する工程について説明する。配線金属膜は、コンタクト孔１２ａ〜１２ｆを通って、ゲート電極８１，８２，８３とソース電極９１，９２，９３に接触している。また、ｎ+型ドレイン半導体部２の裏面に接触するようにドレイン電極７を形成する。配線金属膜の材料としては、低抵抗、微細加工の容易性、密着性の観点からアルミニウム（Ａｌ）やＡｌ合金が好適であるが、銅（Ｃｕ）、タングステン（Ｗ）であってもよく、これらに限定されない。そして、高温（例えば４５０℃）の窒素、アルゴン等の不活性ガス雰囲気中で熱処理することにより、半導体と金属間の接触障壁を低くされたオーミックコンタクトが形成される。
【００５６】
以上説明した工程により、第１の実施の形態に示された縦型ＪＦＥＴ１が完成した。縦型ＪＦＥＴ１は、ｐ+型ゲート半導体部５１，５２，５３の間にチャネル半導体部４１，４２，４３を有する。この構造によれば、チャネルの方向が縦方向である。したがって、デバイスの総断面積に対するチャネルの断面積の割合を大きくできる。
【００５７】
また、ノーマリオフ型のＪＦＥＴを実現するためには、チャネル幅Ｗ１〜Ｗ２（図中ｙ軸方向）をゼロバイアス時の空乏層の幅以下にしなければならない。そこで、縦型ＪＦＥＴ１では、複数のチャネル半導体部を形成することにより、チャネル半導体部単位当たりのチャネル幅を抑えつつ、素子全体としてドレイン電流を増やす構造とした。この様な構造を採ることにより、ノーマリオフ型と低オン抵抗化を両立した縦型ＪＦＥＴを実現できる。
【００５８】
また、本実施の形態では、ドレイン、ソース、ゲートの半導体部をＳｉＣにより形成した。ＳｉＣは、Ｓｉ（珪素）やＧａＡｓ（ガリウム砒素）といった半導体に比べて以下の点において優位である。すなわち、高融点且つバンドギャップ（禁制帯幅）が大きいので、素子の高温動作が容易になる。また、絶縁破壊電界が大きいので高耐圧化が可能となる。更には、熱伝導率が高いので大電流・低損失化が容易になるといった利点がある。
【００５９】
本実施の形態における縦型ＪＦＥＴ１によれば、ドリフト半導体部は、導電型の異なる複数の半導体領域により構成されている。この様な構造を有するドリフト半導体部は、高ドレイン電圧が印加されているときに、ドリフト半導体部の全体が十分に空乏化されている。したがって、ドリフト半導体部における電界の最大値が低くなる。故に、ドリフト領域の厚さを薄くできる。このため、オン抵抗が小さくなる。
【００６０】
ｐ型ドリフト半導体領域３１，３３，３５，３７とｎ型ドリフト半導体領域３２，３４，３６のドーパント濃度は、ほぼ同一であることが好ましい。５００Ｖ耐圧を想定した場合における好適な実施例では、ｐ型半導体領域３１，３３，３５，３７及びｎ型半導体領域３２，３４，３６のドーパント濃度は、約２．７×１０17ｃｍ-3である。また、５００Ｖ耐圧を想定した場合における好適な実施例では、ｐ型半導体領域３１，３３，３５，３７及びｎ型半導体領域３２，３４，３６の幅（図中ｙ軸方向）は０．５μｍ程度である。これにより、ｐ型半導体領域の全体が空乏化したときにｎ型半導体領域も全体が空乏化する。したがって、電界の集中が緩和される。
【００６１】
第２の実施の形態における縦型ＪＦＥＴ１の製造方法によれば、ｐ型ドリフト半導体領域を形成する際にドーパントを注入する。ＳｉＣ中におけるドーパントの拡散係数は、Ｓｉ中におけるドーパントの拡散係数に比べて低いので、ｐ型ドリフト半導体領域をＳｉにより形成する場合に比べてｐ型ドリフト半導体領域の幅Ｗ３〜Ｗ６（図７中ｙ軸方向）を小さくできる。
【００６２】
（第３の実施の形態）
本実施の形態は、縦型ＪＦＥＴ１のソース半導体部形成工程及びゲート半導体部形成工程において、第２の実施の形態と異なる製造方法に関する。すなわち、第２の実施の形態では、イオン注入法によりゲート半導体部を形成したが、本実施の形態では、以下に示す工程を経てゲート半導体部を形成する。なお、ソース半導体部形成工程及びゲート半導体部形成工程以外の工程に関しては、第２の実施の形態と同様であるので、各構成部分には同一の符合を付しその説明と図示は省略する。
【００６３】
（ソース半導体部形成工程）
図８（ａ）を参照して、ソース半導体部を形成する工程について説明する。フォトレジストが所定の軸方向（図中ｘ軸方向）に伸びるストライプ状のパターンを有するマスクＭ４を形成する。マスクＭ４を用いて、ｎ+型ソース層を選択的にエッチングする。その結果、レジストパターンで覆われたｎ+型ソース層の部分がエッチングされずに残り、ｎ+型ソース半導体部６１，６２，６３となる。本実施の形態では、ゲート半導体部を形成するための領域を得るために、第２の実施の形態よりも深くエッチングする。ソース半導体部を形成した後、マスクＭ４を除去する。
【００６４】
（ゲート半導体部形成工程）
図８（ｂ）を参照して、ゲート半導体部を形成する工程について説明する。所定のマスクを用いて、ｎ型半導体層３の表面上の領域３ｄ，３ｅ，３ｆに、ポリシリコン膜５１，５２，５３を形成する。ポリシリコン膜は、化学気相成長法を用いて、例えば、ＳｉＨ4（シラン）を熱分解することにより成長される。ポリシリコン膜の導電型は、ｎ+型ドレイン半導体部２と逆導電型である。また、ポリシリコン膜のドーパント濃度は、ｎ型半導体層３のドーパント濃度よりも高い。
【００６５】
第３の実施の形態に示した製造方法によれば、チャネル半導体部とゲート半導体部とをヘテロ接合で形成することができる。
【００６６】
（第４の実施の形態）
ソース半導体部は、これまでの実施の形態に示された形状に限定されない。図９（ａ）は、第１の実施の形態における縦型ＪＦＥＴ１のｎ+型ソース半導体部の形状を示す部分拡大図である。ｎ+型ソース半導体部６１は、図９（ａ）に示す様に、チャネル半導体領域４１２ａ，４１２ｂ上に配置されている。
【００６７】
これに対して、図９（ｂ）は、第４の実施の形態における縦型ＪＦＥＴのｎ+型ソース半導体部を示す部分拡大図である。本実施の形態における縦型ＪＦＥＴでは、ｎ+型ソース半導体部６１は、図９（ｂ）に示す様に、チャネル半導体領域４１２ａ上に配置されている。
【００６８】
また、これら何れの実施の形態に係る縦型ＪＦＥＴにおいても、チャネル半導体部は、第１の領域４１１ａ，４１１ｂと第２の領域４１２ａ，４１２ｂとに分けられる。第１の領域４１１ａ，４１１ｂは、ｐ+型ゲート半導体部５１とｐ+型ゲート半導体部５２との両方に挟まれている。第２の領域４１２ａ，４１２ｂは、ｐ+型ゲート半導体部５１とｐ+型ゲート半導体部５２とに挟まれることがないように、第１の領域４１１ａ，４１１ｂ上に位置している。第２の領域４１２ａ，４１２ｂを形成することにより、チャネル領域をｎ+型ソース半導体部６１から離すことができる。これにより、ゲートとソース間の耐圧が向上される。また、チャネル半導体部とｎ+型ソース半導体部６１との距離は、電流方向（図９（ａ）のｚ軸方向）にとられるので、距離をとっても、縦型ＪＦＥＴ１のチップサイズは大きくならない。
【００６９】
なお、本発明に係る縦型ＪＦＥＴ１及びその製造方法は、上記実施の形態に記載の態様に限定されるものではなく、他の条件等に応じて種々の変形態様をとることが可能である。例えば、上記各実施の形態では、ドナー不純物を含むｎ型半導体によりチャネル領域を形成する例について説明したが、チャネル領域がｐ型半導体により形成されたＪＦＥＴにも本発明を適用可能である。但し、この場合には、電流方向や印加するゲート電圧の極性が逆になる。
【００７０】
また、ドリフト半導体部以外の半導体部のドーパント濃度や厚さは、縦型ＪＦＥＴをノーマリオフ型とするか否かやデバイス全体としての電流容量によって定まるものである。したがって、本発明の目的である高耐圧の縦型ＪＦＥＴを実現する上で直接関わることではないが、好適な実施例では、チャネル長（図中ｘ軸方向）はチャネル幅（図中ｙ軸方向）の１５倍以上２０倍以下である。
【００７１】
【発明の効果】
本発明によれば、ドレイン耐圧を維持しつつオン抵抗を低減できる縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法を提供することができる。
【図面の簡単な説明】
【図１】図１は、第１の実施の形態における縦型ＪＦＥＴの斜視図である。
【図２】図２（ａ）は、ＶG＞ＶTにおける縦型ＪＦＥＴのチャネル制御を示す模式図である。図２（ｂ）は、ＶG＜ＶTにおける縦型ＪＦＥＴのチャネル制御を示す模式図である。
【図３】図３（ａ）は、ドリフト領域形成工程における縦型ＪＦＥＴの斜視図である。図３（ｂ）は、ｐ型半導体領域形成工程における縦型ＪＦＥＴの斜視図である。図３（ｃ）は、ソース領域形成工程における縦型ＪＦＥＴの斜視図である。
【図４】図４（ａ）は、ソース半導体部形成工程における縦型ＪＦＥＴの斜視図である。図４（ｂ）は、ゲート半導体部形成工程における縦型ＪＦＥＴの斜視図である。
【図５】図５（ａ）は、酸化膜形成工程における縦型ＪＦＥＴの斜視図である。図５（ｂ）は、電極領域形成工程における縦型ＪＦＥＴの斜視図である。
【図６】図６（ａ）は、電極形成工程における縦型ＪＦＥＴの斜視図である。図６（ｂ）は、絶縁膜形成工程における縦型ＪＦＥＴの斜視図である。
【図７】図７は、配線工程における縦型ＪＦＥＴの斜視図である。
【図８】図８（ａ）は、ゲート領域形成工程における縦型ＪＦＥＴの斜視図である。図８（ｂ）は、ゲート半導体部形成工程における縦型ＪＦＥＴの斜視図である。
【図９】図９（ａ）は、第４の実施の形態に係る縦型ＪＦＥＴの部分拡大図である。図９（ｂ）は、別の形態を示す縦型ＪＦＥＴの部分拡大図である。
【符号の説明】
１…縦型ＪＦＥＴ、２…ｎ+型ドレイン半導体部、３１，３３，３５，３７…ｐ型ドリフト半導体領域、３２，３４，３６…ｎ型ドリフト半導体領域、４１，４２，４３…チャネル半導体部、５１，５２，５３…ｐ+型ゲート半導体部、６１，６２，６３…ｎ+型ソース半導体部、７…ドレイン電極、８１，８２，８３…ゲート電極、９１，９２，９３…ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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