(57)【特許請求の範囲】
【請求項１】
メモリセルに書き込まれたデータを保持するためにセルフリフレッシュモードでリフレッシュ動作を行う半導体記憶装置の制御方法であって、
予め、外部から供給される外部電源電圧よりも高い昇圧電圧である、ワード線を駆動するために用いられるワード線電圧を生成するＶＰＰ内部電圧発生回路に、前記ワード線電圧の出力を所定の制御信号にしたがってオンまたはオフさせるためのＶＰＰ制御手段を備え、
前記メモリセルが形成された半導体基板に供給する負電圧であるメモリアレイ基板電圧を生成するＶＢＢ内部電圧発生回路に、前記メモリアレイ基板電圧の出力を前記所定の制御信号にしたがってオンまたはオフさせるためのＶＢＢ制御手段を備え、
前記メモリセルが形成された半導体基板を接地電位にするための出力制御手段を備えておき、
前記リフレッシュ動作の終了毎に、前記ＶＰＰ内部電圧発生回路及び前記ＶＢＢ内部電圧発生回路からの電圧出力をそれぞれ所定の期間だけオフさせ、
前記ＶＢＢ内部電圧発生回路からの前記メモリアレイ基板電圧の出力がオフしている間、前記メモリセルが形成された半導体基板を接地させ、該メモリアレイ基板電圧の出力のオフを期間が終了後、前記ＶＢＢ制御手段から出力される駆動信号により、前記ＶＢＢ内部電圧発生回路から前記メモリアレイ基板電圧を出力させ、
前記ＶＢＢ内部電圧発生回路から出力される前記メモリアレイ基板電圧が立ち上がった後、前記ＶＰＰ内部電圧発生回路から前記ワード線電圧を出力させる半導体記憶装置の制御方法。
【請求項２】
予め前記ワード線を接地電位に接続するためのスイッチ部を備えておき、
前記ＶＰＰ内部電圧発生回路からの前記ワード線電圧の出力がオフしている間、前記ワード線を接地電位に接続する請求項１記載の半導体記憶装置の制御方法。
【請求項３】
予め、外部から供給される外部電源電圧よりも低い降圧電圧である、ビット線を駆動するために用いられるビット線電圧を生成するＶＤＬ内部電圧発生回路に、前記ビット線電圧の出力を前記所定の制御信号にしたがってオンまたはオフさせるためのＶＤＬ制御手段を備えておき、
前記リフレッシュ動作の終了毎に、前記ＶＤＬ内部電圧発生回路からの電圧出力を所定の期間だけオフさせる請求項１又は２のいずれか１項記載の半導体記憶装置の制御方法。
【請求項４】
前記メモリセル内に備えるデータ保持用のキャパシタの上部電極に、前記リフレッシュ動作終了から次の前記リフレッシュ動作開始までの期間を含めて、動作時に常にセルプレート電圧を供給する請求項１乃至３のいずれか１項記載の半導体記憶装置の制御方法。
【請求項５】
メモリセルに書き込まれたデータを保持するためにセルフリフレッシュモードでリフレッシュ動作を行う半導体記憶装置であって、
外部から供給される外部電源電圧よりも高い昇圧電圧である、ワード線を駆動するために用いられるワード線電圧を生成すると共に、前記ワード線電圧の出力を所定の制御信号にしたがってオンまたはオフさせるＶＰＰ内部電圧発生回路と、
前記メモリセルが形成された半導体基板に供給する負電圧であるメモリアレイ基板電圧を生成すると共に、前記メモリアレイ基板電圧の出力を前記所定の制御信号にしたがってオンまたはオフさせるＶＢＢ内部電圧発生回路と、
前記リフレッシュ動作の終了毎に、前記ＶＰＰ内部電圧発生回路及び前記ＶＢＢ内部電圧発生回路からの電圧出力をそれぞれ所定の期間だけオフさせるための制御信号を生成する内部電源遮断時間計測回路と、
前記ＶＢＢ内部電圧発生回路からの前記メモリアレイ基板電圧の出力がオフしている間、前記メモリセルが形成された半導体基板を接地し、該メモリアレイ基板電圧の出力のオフの期間が終了後、前記ＶＢＢ内部電圧発生回路から前記メモリアレイ基板電圧を出力させるための駆動信号を出力する出力制御回路と、
前記ＶＢＢ内部電圧発生回路から出力される前記メモリアレイ基板電圧が立ち上がった後、前記ＶＰＰ内部電圧発生回路から前記ワード線電圧を出力させるための制御信号を出力する内部電源復帰回路と、
を有する半導体記憶装置。
【請求項６】
前記ＶＰＰ内部電圧発生回路からの前記ワード線電圧の出力がオフしている間、前記ワード線を接地電位に接続するためのスイッチ部を有する請求項５記載の半導体記憶装置。
【請求項７】
外部から供給される外部電源電圧よりも低い降圧電圧である、ビット線を駆動するために用いられるビット線電圧を生成すると共に、前記ビット線電圧の出力を前記所定の制御信号にしたがってオンまたはオフさせるＶＤＬ内部電圧発生回路を有し、
前記ＶＤＬ内部電圧発生回路は、前記内部電源遮断時間計測回路から出力される制御信号にしたがって前記ビット線電圧の出力をオンまたはオフさせる請求項５又は６のいずれか１項記載の半導体記憶装置。
【請求項８】
前記メモリセル内に備えるデータ保持用のキャパシタの上部電極に、前記リフレッシュ動作終了から次の前記リフレッシュ動作開始までの期間を含めて、動作時に常にセルプレート電圧を供給するＶＰＬＴ内部電圧発生回路を有する請求項５乃至７のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はリフレッシュ動作を必要とするＤＲＡＭ（Dynamic Random Accuses Memory）に適用して好適な半導体記憶装置の制御方法及び半導体記憶装置に関する。
【０００２】
【従来の技術】
近年のＤＲＡＭなどの半導体記憶装置は、携帯電話機やＰＤＡ（Personal Digital Assistance）等の移動端末装置でも用いられるため、消費電流の低減がより一層求められている。
【０００３】
低消費電流化を実現する手段として、例えば、特開平８−２０３２６８号公報には、データを保持するメモリセルに対する非アクセス期間においてビット線をフローティング状態にさせ、ビット線及びそれに繋がるセンスアンプ内に流れるリーク電流を無くすことで消費電流を低減する手法が記載されている。なお、非アクセス期間とは、データの読み出し、書き込み、及びリフレッシュ動作期間を除いた期間を示す。また、リフレッシュ動作とは、所定の時間毎に、データの読み出し、増幅、再書き込みを実行することでメモリセルに書き込まれたデータを保持する動作である。
【０００４】
【発明が解決しようとする課題】
ＤＲＡＭはメモリセルが備えるキャパシタに電荷を蓄積することでデータを保持する構造である。したがって書き込まれたデータの保持が可能な最大データ保持時間ｔＲＥＦｍａｘ内にデータを読み出して再書き込みを行う上記リフレッシュ動作を必要とする。ＤＲＡＭの平均消費電流は、この最大データ保持時間ｔＲＥＦｍａｘに依存し、最大データ保持時間ｔＲＥＦｍａｘが長くなれば、リフレッシュ動作回数を減らせるため平均消費電流を低減できる。
【０００５】
しかしながら、メモリセル等の性能を改善して最大データ保持時間ｔＲＥＦｍａｘを長くしても、ある程度長くなるとそれ以上平均消費電流を低減できなくなる。これは周辺回路の消費電流、あるいは製造時に作り込まれた欠陥部位に流れるリーク電流等の直流電流成分が存在するためである。
【０００６】
ＤＲＡＭは、高集積化が進んだ結果、格子状に配列されたメモリセルから成るメモリセルアレイ、ワード線を駆動するためのワードドライバ、メモリセルアレイに保持されたデータを読み出すためのセンスアンプ等を含むメモリアレイ部が周辺回路に比べてより微細に加工されている。したがって、隣接線間が短絡するなどの欠陥数も周辺回路に比べて多くなり、これらの欠陥部位で発生するリーク電流により外部電源電流を消費してしまう。すなわち、リーク電流を削減することは平均消費電流の低減に有効である。
【０００７】
上述したように特開平８−２０３２６８号公報に記載されたＤＲＡＭでは、非アクセス期間時にビット線をフローティング状態にしているため、ビット線及びそれに繋がるセンスアンプ内に流れるリーク電流を遮断できる。
【０００８】
しかしながら、ビット線をフローティング状態にするだけでは、ワード線に流れるリーク電流や周辺回路等の消費電流を削減できないため、ＤＲＡＭ全体の平均消費電流を十分に低減できないという問題がある。
【０００９】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、平均消費電流をより低減することが可能な半導体記憶装置の制御方法及び半導体記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため本発明の半導体記憶装置の制御方法は、メモリセルに書き込まれたデータを保持するためにセルフリフレッシュモードでリフレッシュ動作を行う半導体記憶装置の制御方法であって、
予め、外部から供給される外部電源電圧よりも高い昇圧電圧である、ワード線を駆動するために用いられるワード線電圧を生成するＶＰＰ内部電圧発生回路に、前記ワード線電圧の出力を所定の制御信号にしたがってオンまたはオフさせるためのＶＰＰ制御手段を備え、
前記メモリセルが形成された半導体基板に供給する負電圧であるメモリアレイ基板電圧を生成するＶＢＢ内部電圧発生回路に、前記メモリアレイ基板電圧の出力を前記所定の制御信号にしたがってオンまたはオフさせるためのＶＢＢ制御手段を備え、
前記メモリセルが形成された半導体基板を接地電位にするための出力制御手段を備えておき、
前記リフレッシュ動作の終了毎に、前記ＶＰＰ内部電圧発生回路及び前記ＶＢＢ内部電圧発生回路からの電圧出力をそれぞれ所定の期間だけオフさせ、
前記ＶＢＢ内部電圧発生回路からの前記メモリアレイ基板電圧の出力がオフしている間、前記メモリセルが形成された半導体基板を接地させ、該メモリアレイ基板電圧の出力のオフを期間が終了後、前記ＶＢＢ制御手段から出力される駆動信号により、前記ＶＢＢ内部電圧発生回路から前記メモリアレイ基板電圧を出力させ、
前記ＶＢＢ内部電圧発生回路から出力される前記メモリアレイ基板電圧が立ち上がった後、前記ＶＰＰ内部電圧発生回路から前記ワード線電圧を出力させる方法である。
【００１３】
このとき、予め前記ワード線を接地電位に接続するためのスイッチ部を備えておき、
前記ＶＰＰ内部電圧発生回路からの前記ワード線電圧の出力がオフしている間、前記ワード線を接地電位に接続してもよい。
【００１６】
また、予め、外部から供給される外部電源電圧よりも低い降圧電圧である、ビット線を駆動するために用いられるビット線電圧を生成するＶＤＬ内部電圧発生回路に、前記ビット線電圧の出力を前記所定の制御信号にしたがってオンまたはオフさせるためのＶＤＬ制御手段を備えておき、
前記リフレッシュ動作の終了毎に、前記ＶＤＬ内部電圧発生回路からの電圧出力を所定の期間だけオフさせてもよい。
また、前記メモリセル内に備えるデータ保持用のキャパシタの上部電極に、前記リフレッシュ動作終了から次の前記リフレッシュ動作開始までの期間を含めて、動作時に常にセルプレート電圧を供給してもよい。
【００１９】
一方、本発明の半導体記憶装置は、メモリセルに書き込まれたデータを保持するためにセルフリフレッシュモードでリフレッシュ動作を行う半導体記憶装置であって、
外部から供給される外部電源電圧よりも高い昇圧電圧である、ワード線を駆動するために用いられるワード線電圧を生成すると共に、前記ワード線電圧の出力を所定の制御信号にしたがってオンまたはオフさせるＶＰＰ内部電圧発生回路と、
前記メモリセルが形成された半導体基板に供給する負電圧であるメモリアレイ基板電圧を生成すると共に、前記メモリアレイ基板電圧の出力を前記所定の制御信号にしたがってオンまたはオフさせるＶＢＢ内部電圧発生回路と、
前記リフレッシュ動作の終了毎に、前記ＶＰＰ内部電圧発生回路及び前記ＶＢＢ内部電圧発生回路からの電圧出力をそれぞれ所定の期間だけオフさせるための制御信号を生成する内部電源遮断時間計測回路と、
前記ＶＢＢ内部電圧発生回路からの前記メモリアレイ基板電圧の出力がオフしている間、前記メモリセルが形成された半導体基板を接地し、該メモリアレイ基板電圧の出力のオフの期間が終了後、前記ＶＢＢ内部電圧発生回路から前記メモリアレイ基板電圧を出力させるための駆動信号を出力する出力制御回路と、
前記ＶＢＢ内部電圧発生回路から出力される前記メモリアレイ基板電圧が立ち上がった後、前記ＶＰＰ内部電圧発生回路から前記ワード線電圧を出力させるための制御信号を出力する内部電源復帰回路と、
を有する構成である。
【００２０】
このとき、前記ＶＰＰ内部電圧発生回路からの前記ワード線電圧の出力がオフしている間、前記ワード線を接地電位に接続するためのスイッチ部を有していてもよい。
【００２３】
また、外部から供給される外部電源電圧よりも低い降圧電圧である、ビット線を駆動するために用いられるビット線電圧を生成すると共に、前記ビット線電圧の出力を前記所定の制御信号にしたがってオンまたはオフさせるＶＤＬ内部電圧発生回路を有し、
前記ＶＤＬ内部電圧発生回路は、前記内部電源遮断時間計測回路から出力される制御信号にしたがって前記ビット線電圧の出力をオンまたはオフさせてもよい。
また、前記メモリセル内に備えるデータ保持用のキャパシタの上部電極に、前記リフレッシュ動作終了から次の前記リフレッシュ動作開始までの期間を含めて、動作時に常にセルプレート電圧を供給するＶＰＬＴ内部電圧発生回路を有していてもよい。
【００２４】
上記のような半導体記憶装置の制御方法及び半導体記憶装置では、セルフリフレッシュモードによるリフレッシュ動作の終了毎に、外部電源電圧よりも高い昇圧電圧であるワード線電圧、あるいは半導体基板に供給する負電圧であるメモリアレイ基板電圧の供給を所定の期間だけ停止させることで、ワード線に流れるリーク電流、あるいは停止させた内部電圧発生回路の負荷に流れるリーク電流が遮断される。
【００２５】
また、これらの電圧出力の停止時に、メモリアレイ基板電圧の出力端、及びワード線をそれぞれ接地電位に接続することで、メモリセルが有するトランジスタの誤動作が防止される。
【００２６】
さらに、ＶＢＢ内部電圧発生回路から出力されるメモリアレイ基板電圧が立ち上がった後、ＶＰＰ内部電圧発生回路からワード線電圧を出力させることで、これらの電圧の復帰時における、メモリセルのトランジスタの誤動作が防止される。
【００２７】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００２８】
近年の半導体記憶装置では、外部から供給される外部電源電圧ＶＤＤをそのまま使用するのではなく、内部電圧発生回路によって降圧、または昇圧して所定の内部電源電圧を生成し、生成した内部電源電圧を内部回路に供給することにより素子の信頼性向上を図っている。
【００２９】
例えば、ＤＲＡＭでは記憶容量を増大させるためにメモリセル用のトランジスタサイズが微細化されている。これに伴い、トランジスタに高電圧を印加することができないため、内部に降圧電源回路を設け、外部電源電圧ＶＤＤよりも低い降圧電圧を該トランジスタに供給している。
【００３０】
一方、ワード線には所望の性能を確保するために外部電源電圧ＶＤＤよりも高い昇圧電圧を供給する必要がある。さらに、メモリセルの電荷保持特性を向上させるために半導体基板を負電圧にバイアスすることもある。このように、半導体記憶装置はその内部に種々の内部電源電圧を生成する内部電圧発生回路を有している。
【００３１】
本発明の半導体記憶装置の制御方法は、メモリアレイ部に対する非アクセス期間において、上記内部電源電圧を生成するための内部電圧発生回路の動作を停止させる方法である。また、本発明の半導体記憶装置は、メモリアレイ部に対する非アクセス期間において、上記内部電源電圧を生成するための内部電圧発生回路の動作を停止させるための手段を有する構成である。但し、メモリセル内に格納されたデータを保持するのに必要な内部電圧発生回路の動作は停止させないようにする。具体的には、リフレッシュ動作終了から次のリフレッシュ動作開始までの期間において、ワード線を駆動するために用いられる昇圧電圧であるワード線電圧ＶＰＰ、半導体基板に供給する負電圧であるメモリアレイ基板電圧ＶＢＢ、及びメモリセルに保持されたデータを再生するために用いられるビット線プリチャージ電圧ＶＢＬＲを生成する内部電圧発生回路の動作をそれぞれ停止させる。一方、メモリセル内に備えるデータ保持用のキャパシタの上部電極に供給する降圧電圧であるセルプレート電圧ＶＰＬＴ、及び周辺回路に供給する降圧電圧ＶＣＬを生成するための内部電圧発生回路の動作は停止させない。なお、ワード線電圧ＶＰＰ、メモリアレイ基板電圧ＶＢＢ、及びビット線プリチャージ電圧ＶＢＬＲの出力を停止（オフ）させる際には、合わせてビット線を駆動するために用いられる降圧電圧であるビット線電圧ＶＤＬの出力も停止させてよい。
【００３２】
（第１の実施の形態）
図１は本発明の半導体記憶装置の第１の実施の形態の構成を示すブロック図であり、図２は図１に示した内部電源制御回路の一構成例を示すブロック図である。また、図３は図２に示した発振回路の一構成例を示す回路図であり、図４は図２に示した内部電源遮断時間計測回路の一構成例を示す回路図である。図５は図２に示した内部電源復帰回路の一構成例を示す回路図である。なお、図１に示した半導体記憶装置はＤＲＡＭの構成例を示している。
【００３３】
図１に示すように、本実施形態の半導体記憶装置は、所定の内部電源電圧をそれぞれ生成する電源回路部１と、データを保持するためのメモリアレイ部及びその制御回路を備えたＤＲＡＭメモリ部２とを有する構成である。
【００３４】
電源回路部１は、ワード線電圧ＶＰＰを生成するＶＰＰ内部電圧発生回路１１と、メモリアレイ基板電圧ＶＢＢを生成するＶＢＢ内部電圧発生回路１２と、ビット線プリチャージ電圧ＶＢＬＲを生成するＶＢＬＲ内部電圧発生回路１３と、セルプレート電圧ＶＰＬＴを生成するＶＰＬＴ内部電圧発生回路１４と、ビット線電圧ＶＤＬを生成するＶＤＬ内部電圧発生回路１５と、周辺回路降圧電圧ＶＣＬを生成するＶＣＬ内部電圧発生回路１６と、上記内部電源電圧を生成するための基準電圧をそれぞれ生成する基準電圧発生回路１７とを有する構成である。
【００３５】
ＤＲＡＭメモリ部２は、データが格納されるメモリアレイ部３と、メモリアレイ部３に対してデータを読み書きするための制御を行う周辺回路部４とを有する構成である。
【００３６】
メモリアレイ部３は、格子状に配列された複数のメモリセルから成るメモリセルアレイ３１と、ワード線を駆動するためのワードドライバ（ＷＤ）３２と、メモリセルに格納されたデータを読み出すためのセンスアンプ３３と、データの書き込み／読み出しを行うメモリセルに対してアクセスするためにアドレスをデコードするＹデコーダ３４及びＸデコーダ３５とを備えている。メモリセルは、直列に接続された、データを保持するためのキャパシタ（図１ではＣ０〜Ｃ３）及びスイッチ素子であるＭＯＳトランジスタ（図１ではＭ０〜Ｍ３）を備え、キャパシタの一端からセルプレート電圧ＶＰＬＴが供給される構成である。また、本実施形態の半導体記憶装置では、内部電圧発生回路が停止期間のときにメモリセルのトランジスタが誤動作しないようにするため、メモリアレイ部３にワード線を接地電位ＶＳＳに接続するためのスイッチ部３６を備えている。スイッチ部３６は後述する内部電源制御回路から供給される内部電源停止信号ＧＯＦＦにしたがってＯＮ／ＯＦＦが制御される。なお、図１では、簡略化のためにメモリアレイ部３に４本のビット線（ＢＬ０Ｔ，ＢＬ０Ｂ，ＢＬ１Ｔ，ＢＬ１Ｂ）、２本のワード線（ＷＬ０，ＷＬ１）、及び２つのセンスアンプ（ＳＡ０，ＳＡ１）のみを記載しているが、実際のメモリアレイ部３は、より多くのビット線、ワード線、及びセンスアンプを備えた構成である。
【００３７】
周辺回路部４は、外部から入力される制御コマンドにしたがって半導体記憶装置を所定の動作モードに設定するモード制御回路４１と、リフレッシュ動作を制御するためのリフレッシュ動作制御回路４２と、電源回路部１が有する各種内部電圧発生回路の動作／非動作を制御するための制御信号を生成する内部電源制御回路４３と、外部から入力されるアドレスやデータを一時的に保持する入力バッファ４４と、メモリアレイ部３から読み出された出力データを一時的に保持する出力バッファ４５とを有する構成である。
【００３８】
モード制御回路４１は、外部から入力された制御コマンドを解釈し、その内容にしたがって半導体記憶装置を所定の動作モードに設定するための回路である。また、リフレッシュ動作制御回路４２は、リフレッシュ動作の制御に必要な、リフレッシュ動作期間であることを示すリフレッシュ動作信号ＳＲＦＴ、リフレッシュ動作の終了を示すリフレッシュエンドパルスＲＥＦＥＮＤＰ、及びリフレッシュ動作時にアクセスするワード線を所定の周期毎に選択するためのワード線選択パルスＰＳＲＦをそれぞれ生成する回路である。モード制御回路４１及びリフレッシュ動作制御回路４２は周知の論理回路を用いてそれぞれ構成すればよいため、ここではその説明を省略する。
【００３９】
図２に示すように、内部電源制御回路４３は、内部電圧発生回路の停止／動作を制御するための内部電源停止信号ＧＯＦＦを生成する内部電源遮断時間計測回路４７と、停止していた各種内部電圧発生回路を所定の順に復帰させるための制御信号を生成する内部電源復帰回路４８と、一定周期のパルスを生成する発振回路４９とを有する構成である。
【００４０】
本実施形態の半導体記憶装置では、負電圧であるメモリアレイ基板電圧ＶＢＢの供給が停止しているとき、基板電圧が正電位に浮かないようにＶＢＢ内部電圧発生回路１２の出力端子を接地電位ＶＳＳに接続する。これは、基板電圧が正電位になると、メモリセルのトランジスタのしきい値電圧が低下することによる誤動作、あるいはトランジスタのｐｎ接合に対して順方向にバイアスされることによる誤動作によってメモリセルに格納されたデータが破壊されるおそれがあるからである。
【００４１】
また、本実施形態の半導体記憶装置では、内部電圧発生回路を復帰させる際に基板電圧が正電位に浮かないようにするため、上記内部電源復帰回路４８により、メモリアレイ基板電圧ＶＢＢがある程度立ち上がった後、ワード線電圧ＶＰＰが立ち上がるように制御するための制御信号を生成する。
【００４２】
発振回路４９は、例えば、図３に示すように、多段接続された複数のインバータ（図３ではＩＮＶ０〜ＩＮＶ４）の出力をトランジスタＱ１，Ｑ２で増幅し、初段のインバータ（ＩＮＶ０）の入力に帰還することで自励発振させるリングオシレータである。各インバータＩＮＶ０〜ＩＮＶ４にはそれぞれ電流源を介して電力が供給される。また、インバータＩＮＶ０〜ＩＮＶ４の出力端子と電源端子間、及びインバータＩＮＶ０〜ＩＮＶ４の出力端子と接地電位間には、発振周波数を決定するためのコンデンサＣOSCがそれぞれ挿入されている。なお、発振回路４９は上述したリフレッシュ動作制御回路４２に備えていてもよい。
【００４３】
内部電源遮断時間計測回路４７は、例えば、図４に示すように、発振回路４９の出力パルスＳＬＯＳＣを所定数だけ計数する、直列に接続された複数のフリップフロップ（Ｆ／Ｆ）から成るカウンタ回路を備えた構成である。カウンタ回路は、リフレッシュ動作期間であることを示すリフレッシュ動作信号ＳＲＦＴが“Ｌ”レベルに切り換わると発振回路４９の出力パルスＳＬＯＳＣのカウントを開始し、所定のパルス幅（最大データ保持時間ｔＲＥＦｍａｘに応じて適宜設定する。例えば、１ｓｅｃ）を有する内部電源停止信号ＧＯＦＦを生成する。なお、内部電源停止信号ＧＯＦＦは、リフレッシュ動作と内部電圧発生回路の停止とを繰り返すセルフリフレッシュモード時であることを示すセルフリフレッシュモード信号ＳＬＰＦが“Ｌ”のときのみ出力される。リフレッシュ動作信号ＳＲＦＴは上述したようにリフレッシュ動作制御回路４２から送信され、セルフリフレッシュモード信号ＳＬＰＦはモード制御回路４１から送信される。
【００４４】
図５に示すように、内部電源復帰回路４８は、ワード線電圧ＶＰＰの復帰が完了したか否かを判定するＶＰＰ復帰判定回路４８１と、メモリアレイ基板電圧ＶＢＢが所定の電圧まで立ち上がったか否かを検出するＶＢＢ検出回路４８２とを有する構成である。
【００４５】
ＶＰＰ復帰判定回路４８１は、ワード線電圧ＶＰＰと接地電位間に直列に挿入された３つの抵抗器Ｒ１〜Ｒ３と、抵抗器Ｒ２，Ｒ３の接続ノードの電圧ＶＡと基準電圧ＶＰＰＲＬとを比較する差動回路とを備え、該差動回路はノード電圧ＶＡが基準電圧ＶＰＰＲＬを超えたときにＶＰＰ復帰信号ＶＰＰＯＮを有意な値（例えば、“Ｈ”）に切り換える。
【００４６】
ＶＢＢ検出回路４８２は、周辺回路降圧電圧ＶＣＬとメモリアレイ基板電圧ＶＢＢ間に直列に挿入された２つの抵抗器Ｒ４，Ｒ５と、抵抗器Ｒ４と抵抗器Ｒ５の接続ノードの電圧ＶＢと基準電圧ＶＢＢＲＬとを比較する差動回路とを備え、該差動回路はノード電圧ＶＢが基準電圧ＶＢＢＲＬを超えたときにＶＢＢ立ち上がり完了信号ＶＢＢＯＮを有意な値（例えば、“Ｈ”）に切り換える。基準電圧ＶＰＰＲＬ、ＶＢＢＲＬは図１に示した基準電圧発生回路１７からそれぞれ供給される。なお、抵抗器Ｒ１〜Ｒ３は、ワード線電圧ＶＰＰを分圧するための回路であり、抵抗器Ｒ４，Ｒ５はＶＣＬ＋ＶＢＢの電圧を分圧するための回路である。したがって、これらの回路は図５に示した構成に限定されるものではなく、２つまたは３つ以上の抵抗器で構成してもよい。
【００４７】
次に、図１に示した電源回路部１が有する内部電圧発生回路の構成について図面を用いて説明する。なお、内部電圧発生回路の構成は以下で説明する回路に限定されるものではなく、所定の降圧電圧、昇圧電圧、または負電圧が生成できる構成であればどのような回路であってもよい。また、基準電圧発生回路１７は、周囲環境（温度）の変化に対して変動の少ない所定電圧を生成できる周知の回路で構成すればよい。したがって、ここではその構成及び動作の説明は省略する。
【００４８】
図６は図１に示したＶＰＰ内部電圧発生回路の一構成例を示す回路図であり、図７は図１に示したＶＢＢ内部電圧発生回路の一構成例を示す回路図である。また、図８は図１に示したＶＣＬ内部電圧発生回路の一構成例を示す回路図であり、図９は図１に示したＶＤＬ内部電圧発生回路の一構成例を示す回路図である。図１０は図１に示したＶＰＬＴ内部電圧発生回路の一構成例を示す回路図であり、図１１は図１に示したＶＢＬＲ内部電圧発生回路の一構成例を示す回路図である。
【００４９】
図６に示すように、ＶＰＰ内部電圧発生回路１１は、ＶＰＰ制御回路１１１、オシレータ１１２、及びチャージポンプ回路１１３を備え、オシレータ１１２の出力パルスをチャージポンプ回路１１３により正電圧方向に加算し整流することで外部電源電圧ＶＤＤよりも高い昇圧電圧を生成する構成である。チャージポンプ回路１１３の出力電圧（ＶＰＰ）はＶＰＰ制御回路１１１に帰還され、出力電圧の値に応じてオシレータ１１２を発振／停止させることでワード線電圧ＶＰＰの値が一定に制御される。
【００５０】
ＶＰＰ制御回路１１１は、ワード線電圧ＶＰＰと接地電位ＶＳＳ間に直列に挿入された３つの抵抗器Ｒ６〜Ｒ８と、抵抗器Ｒ７，Ｒ８の接続ノードの電圧ＶＣと基準電圧ＶＰＰＲとを比較する差動回路とを有する構成である。差動回路は、ノード電圧ＶＣが基準電圧ＶＰＰＲを超えたときに発振制御信号ＶＰＰＯＳＣＳＷによりオシレータ１１２の発振を停止させ、ノード電圧ＶＣが基準電圧ＶＰＰＲよりも低いときにオシレータ１１２の発振を再開させる。
【００５１】
また、ＶＰＰ制御回路１１１は、抵抗器Ｒ８と接地電位間を遮断するためのスイッチトランジスタＱ１１と、比較回路の差動対を構成する２つのトランジスタと電流源間を遮断するためのスイッチトランジスタＱ１２とを備えている。スイッチトランジスタＱ１１，Ｑ１２は内部電源遮断時間計測回路４７から出力される内部電源停止信号ＧＯＦＦによりＯＮ／ＯＦＦが制御される。さらに、ＶＰＰ制御回路１１１には、内部電源復帰回路４８から出力されるＶＢＢ立ち上がり完了信号ＶＢＢＯＮ、及び内部電源停止信号ＧＯＦＦにより発振制御信号ＶＰＰＯＳＣＳＷを制御するためのゲート回路を備えている。ＶＰＰ制御回路１１１は、内部電源停止信号ＧＯＦＦが“Ｈ”のときに発振制御信号ＶＰＰＯＳＣＳＷによりオシレータ１１２の発振を停止させ、かつメモリアレイ基板電圧ＶＢＢＯＮが“Ｌ”の間は発振制御信号ＶＰＰＯＳＣＳＷによりオシレータ１１２の発振を停止させる。このような構成にすることで、内部電圧発生回路を復帰させる際に、上述したメモリアレイ基板電圧ＶＢＢとワード線電圧ＶＰＰの復帰の順を制御することができる。
【００５２】
オシレータ１１２は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタからなる複数のインバータ回路が多段接続された構成であり、その最終段の出力を初段の入力に帰還させることで自励発振するリングオシレータである。
【００５３】
チャージポンプ回路１１３は、複数のインバータと複数の昇圧用キャパシタ（図６ではＣ１〜Ｃ４）と各昇圧用キャパシタの出力電圧を所定のタイミングで加算するための複数のスイッチ素子とを有する構成であり、オシレータ１１２からのクロック入力で昇圧電圧を出力し、クロック入力断で昇圧電圧の出力を停止する。
【００５４】
図７に示すように、ＶＢＢ内部電圧発生回路１２は、ＶＢＢ制御回路１２１、オシレータ１２２、及びチャージポンプ回路１２３を備え、オシレータ１２２の発振出力パルスをチャージポンプ回路１２３により負電圧方向に加算し整流することで負電圧を生成する構成である。チャージポンプ回路１２３の出力電圧（ＶＢＢ）はＶＢＢ制御回路１２１に帰還され、出力電圧の値に応じてオシレータ１２２を発振／停止させることでメモリアレイ基板電圧ＶＢＢが一定に制御される。
【００５５】
また、ＶＢＢ内部電圧発生回路１２には、メモリアレイ基板電圧ＶＢＢの供給が停止しているときに基板電圧が正電位に浮かないようにするため、出力端子を接地電位ＶＳＳに接続するための出力制御回路１２４を有する構成である。出力制御回路１２４は、チャージポンプ回路１２３の出力端子と接地電位ＶＳＳ間に挿入されたスイッチトランジスタＱ２１を備え、スイッチトランジスタＱ２１は内部電源遮断時間計測回路４７から出力される内部電源停止信号ＧＯＦＦによりＯＮ／ＯＦＦが制御される。
【００５６】
ＶＢＢ制御回路１２１は、周辺回路用降圧電圧ＶＣＬとメモリアレイ基板電圧ＶＢＢ間に直列に挿入された２つの抵抗器Ｒ９，Ｒ１０と、抵抗器Ｒ９，Ｒ１０の接続ノードの電圧ＶＤと基準電圧ＶＢＢＲとを比較する差動回路とを有する構成である。差動回路は、ノード電圧ＶＤが基準電圧ＶＢＢＲを超えたときに発振制御信号ＶＢＢＯＳＣＳＷによりオシレータ１２２の発振を停止させ、ノード電圧ＶＤが基準電圧ＶＢＢＲよりも低いときにオシレータ１２２の発振を再開させる。
【００５７】
また、ＶＢＢ制御回路１２１は、抵抗器Ｒ９と周辺回路用降圧電圧ＶＣＬ間を遮断するためのスイッチトランジスタＱ２２と、比較回路の差動対を構成する２つのトランジスタと電流源間を遮断するためのスイッチトランジスタＱ２３とを備えている。スイッチトランジスタＱ２２，Ｑ２３は内部電源遮断時間計測回路４７から出力される内部電源停止信号ＧＯＦＦによりＯＮ／ＯＦＦが制御される。ＶＢＢ制御回路１２１は、スイッチトランジスタＱ２２，Ｑ２３がＯＦＦのとき、発振制御信号ＶＢＢＯＳＣＳＷによりオシレータ１２２の発振を停止させる。
【００５８】
オシレータ１２２は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタからなる複数のインバータ回路が多段接続された構成であり、その最終段の出力を初段の入力に帰還させることで自励発振するリングオシレータである。
【００５９】
チャージポンプ回路１２３は、オシレータ１２２の発振出力クロックＯＳＣとその反転出力ＯＳＣＢとを入力とする、複数のインバータと複数の減圧用キャパシタ（図７ではＣ１１〜Ｃ１４）と各減圧用キャパシタの出力電圧を所定のタイミングで加算するための複数のスイッチ素子とを有する構成であり、オシレータ１２２からのクロック入力で負電圧を出力し、クロック入力断で負電圧の出力を停止する。
【００６０】
図８に示すように、ＶＣＬ内部電圧発生回路１６は、周辺回路用降圧電圧ＶＣＬを出力するための出力トランジスタＱ３１と、周辺回路用降圧電圧ＶＣＬを一定に制御するための差動増幅器から成るＶＣＬ制御回路１６１とを有する構成である。ＶＣＬ制御回路１６１は、基準電圧発生回路１７から供給される所定の基準電圧ＶＣＬＲと出力トランジスタＱ３１から出力される周辺回路用降圧電圧ＶＣＬとを比較し、基準電圧ＶＣＬＲと周辺回路用降圧電圧ＶＣＬとが等しくなるように、出力トランジスタＱ３１を制御する。
【００６１】
図９に示すように、ＶＤＬ内部電圧発生回路１５は、ビット線電圧ＶＤＬを出力するための出力トランジスタＱ４１と、ビット線電圧ＶＤＬを一定電圧に制御するための差動増幅器から成るＶＤＬ制御回路１５１とを有する構成である。ＶＤＬ制御回路１５１は、基準電圧発生回路１７から供給される所定の基準電圧ＶＤＬＲと出力トランジスタＱ４１から出力されるビット線電圧ＶＤＬとを比較し、基準電圧ＶＤＬＲとビット線電圧ＶＤＬとが等しくなるように、出力トランジスタＱ４１を制御する。
【００６２】
なお、ＶＤＬ内部電圧発生回路１５には、ＶＤＬ制御回路１５１の差動増幅器に一定電流を供給する定電流源と接地電位間を遮断するためのスイッチトランジスタＱ４２と、出力トランジスタＱ４１をＯＦＦ状態で固定するためのスイッチトランジスタＱ４３とを備えている。スイッチトランジスタＱ４２，Ｑ４３は内部電源停止信号ＧＯＦＦをインバータで反転させた制御信号ＳＷＢによりＯＮ／ＯＦＦが制御される。
【００６３】
図１０に示すように、ＶＰＬＴ内部電圧発生回路１４は、周辺回路用降圧電圧ＶＣＬを分圧する抵抗器Ｒ１１，Ｒ１２と、抵抗器Ｒ１１，Ｒ１２の接続ノードの電圧ＶＰＬＴＲを所定比倍にしてセルプレート電圧ＶＰＬＴを生成する、２組の差動増幅回路及び出力トランジスタから成るＶＰＬＴ制御回路１４１とを有する構成である。ＶＰＬＴ制御回路１４１は、ノード電圧ＶＰＬＴＲとセルプレート電圧ＶＰＬＴとを比較し、セルプレート電圧ＶＰＬＴがノード電圧ＶＰＬＴＲの所定比倍になるように出力トランジスタをそれぞれ制御する。
【００６４】
図１１に示すように、ＶＢＬＲ内部電圧発生回路１３は、周辺回路用降圧電圧ＶＣＬを分圧する抵抗器Ｒ１３，Ｒ１４と、抵抗器Ｒ１３，Ｒ１４の接続ノードの電圧ＶＢＬＲＲを所定比倍にしてビット線プリチャージ電圧ＶＢＬＲを生成する、２組の差動増幅回路及び出力トランジスタから成るＶＢＬＲ制御回路１３１とを有する構成である。ＶＢＬＲ制御回路１３１は、ノード電圧ＶＢＬＲＲとビット線プリチャージ電圧ＶＢＬＲとを比較し、ビット線プリチャージ電圧ＶＢＬＲがノード電圧ＶＢＬＲＲの所定比倍になるように出力トランジスタをそれぞれ制御する。
【００６５】
なお、ＶＢＬＲ内部電圧発生回路１３には、ノード電圧ＶＢＬＲＲの出力を遮断するためのスイッチトランジスタＱ５１，Ｑ５２と、ＶＢＬＲ制御回路１３１の差動増幅器及び出力トランジスタの動作を停止させるためのスイッチトランジスタＱ５３〜Ｑ５６とを備えている。スイッチトランジスタＱ５１〜Ｑ５６はそれぞれ内部電源停止信号ＧＯＦＦによりＯＮ／ＯＦＦが制御される。
【００６６】
このような構成において、次に本実施形態の半導体記憶装置の動作について図面を用いて説明する。
【００６７】
図１２は本発明の半導体記憶装置の処理手順を示すフローチャートである。
【００６８】
図１２に示すように、半導体記憶装置は、上述したセルフリフレッシュモード状態（Entry）にあるとき、リフレッシュ動作（Refresh）と内部電圧発生回路の停止（内部電源遮断／復帰）とをメモリセルの最大データ保持時間ｔＲＥＦｍａｘに応じて設定される所定の周期で繰り返している。
【００６９】
リフレッシュ動作時、リフレッシュ動作制御回路４２は、まず、リフレッシュ動作期間であることを示すリフレッシュ動作信号ＳＲＦＴを“Ｈ”に設定し、リフレッシュ動作対象であるワード線を選択するためのワード線選択パルスＰＳＲＦをそれぞれ生成する。モード制御回路４１はリフレッシュ動作制御回路４２から出力されたワード線選択パルスＰＳＲＦのタイミングで各ワード線を順に活性させ、ワード線毎にメモリセルに保持されたデータの読み出し、増幅、再書き込みをそれぞれ実施する。全てのワード線に対するリフレッシュ動作が完了すると、リフレッシュ動作制御回路４２は、リフレッシュ動作信号ＳＲＦＴを“Ｌ”に切り換え、リフレッシュ動作の終了を示すリフレッシュエンドパルスＲＥＦＥＮＤＰを出力する。
【００７０】
内部電源制御回路４３は、リフレッシュ動作信号ＳＲＦＴが“Ｌ”に切り換わると、内部電源遮断時間計測回路４７のカウント回路により発振回路４９の出力パルスＳＬＯＳＣの計数を開始し、所定のパルス幅（図１２では１ｓｅｃ）を有する内部電源停止信号ＧＯＦＦを生成する。
【００７１】
内部電源停止信号ＧＯＦＦが有意な値（“Ｈ”）にあるとき、ワード線電圧ＶＰＰを生成するＶＰＰ内部電圧発生回路１１、メモリアレイ基板電圧ＶＢＢを生成するＶＢＢ内部電圧発生回路１２、ビット線プリチャージ電圧ＶＢＬＲを生成するＶＢＬＲ内部電圧発生回路１３、及びビット線電圧ＶＤＬを生成するＶＤＬ内部電圧発生回路１５の動作が停止し、それぞれの内部電源電圧の供給が停止する。また、合わせてＶＢＢ内部電圧発生回路１２の出力端子、及びワード線がそれぞれ接地電位ＶＳＳに接続される。
【００７２】
次に、内部電源停止信号ＧＯＦＦが“Ｌ”に切り換わると、ＶＰＰ内部電圧発生回路１１、ＶＢＢ内部電圧発生回路１２、ＶＢＬＲ内部電圧発生回路１３、及びＶＤＬ内部電圧発生回路１５の動作が再開し、ＶＢＢ内部電圧発生回路１２の出力端子と接地電位間、及びワード線と接地電位間の接続がそれぞれ遮断される。
【００７３】
ここで、ＶＰＰ内部電圧発生回路１１は、内部電源復帰回路４８のＶＢＢ検出回路４８２から供給されるＶＢＢ立ち上がり完了信号ＶＢＢＯＮが有意な値（“Ｈ”）になるまでワード線電圧ＶＰＰの出力を停止する。
【００７４】
メモリアレイ基板電圧ＶＢＢがある程度立ち上がり、ＶＰＰ内部電圧発生回路１１の動作が復帰すると、内部電源復帰回路４８のＶＰＰ復帰判定回路４８１はＶＰＰ復帰信号ＶＰＰＯＮを有意な値（“Ｈ”）に切り換える。
【００７５】
ＶＰＰ復帰信号ＶＰＰＯＮによりワード線電圧ＶＰＰの復帰完了を検出したリフレッシュ動作制御回路４２は、復帰完了パルスＧＥＮＯＮＰを生成し、リフレッシュ動作信号ＳＲＦＴを“Ｈ”に切り換えてリフレッシュ動作を再開する。
【００７６】
以上説明した動作は、セルフリフレッシュモードが終了（Exit）するまで繰り返される。
【００７７】
したがって、メモリアレイ部３に対する非アクセス期間において、ワード線電圧ＶＰＰを生成するＶＰＰ内部電圧発生回路１１、メモリアレイ基板電圧ＶＢＢを生成するＶＢＢ内部電圧発生回路１２、ビット線プリチャージ電圧ＶＢＬＲを生成するＶＢＬＲ内部電圧発生回路１３、及びビット線電圧ＶＤＬを生成するＶＤＬ内部電圧発生回路１５の動作をそれぞれ停止させることで、ビット線やワード線に流れるリーク電流、及び停止させた内部電圧発生回路の負荷に流れるリーク電流を遮断することができるため、半導体記憶装置の平均消費電流を低減することができる。
【００７８】
なお、各種内部電圧発生回路のうち、ＶＰＰ内部電圧発生回路１１及びＶＢＢ内部電圧発生回路１２は、チャージポンプ回路を用いて昇圧電圧あるいは負電圧を生成するため電圧変換効率が低いという問題がある。例えば、シングルブーストのチャージポンプ回路では変換効率が５０％以下であり、ダブルブーストのチャージポンプ回路（外部電源電圧ＶＤＤをさらに低電圧にした場合に用いられる）では変換効率が３３％以下になる。よって、ＶＰＰ内部電圧発生回路１１及びＶＢＢ内部電圧発生回路１２の動作を停止すれば、これらの負荷に流れるリーク電流の２〜３倍程度の電流成分を低減できる。
【００７９】
また、ＶＰＰ内部電圧発生回路１１、ＶＢＢ内部電圧発生回路１２、ＶＢＬＲ内部電圧発生回路１３、及びＶＤＬ内部電圧発生回路１５の停止時に、セルプレート電圧ＶＰＬＴを生成するＶＰＬＴ内部電圧発生回路１４、及び周辺回路に供給する降圧電圧ＶＣＬを生成するためのＶＣＬ内部電圧発生回路１６の動作を維持し、かつＶＢＢ内部電圧発生回路１２の出力端子、及びワード線をそれぞれ接地電位ＶＳＳに接続することで、メモリセルが有するトランジスタの誤動作を防止することができるため、メモリセル内に保持されたデータの破壊を防止することができる。
【００８０】
さらに、ＶＰＰ内部電圧発生回路１１、ＶＢＢ内部電圧発生回路１２、ＶＢＬＲ内部電圧発生回路１３、及びＶＤＬ内部電圧発生回路１５の動作を復帰させる際に、メモリアレイ基板電圧ＶＢＢが立ち上がった後、ＶＰＰ内部電圧発生回路１１の動作を復帰させることで、メモリセルが有するトランジスタの誤動作が防止され、メモリセル内に保持されたデータの破壊を防止できる。
【００８１】
なお、上記説明では、メモリアレイ部３に対する非アクセス期間において、ＶＰＰ内部電圧発生回路１１、ＶＢＢ内部電圧発生回路１２、ＶＢＬＲ内部電圧発生回路１３、及びＶＤＬ内部電圧発生回路１５の動作を全て停止させる場合で説明したが、ＶＰＰ内部電圧発生回路１１、ＶＢＢ内部電圧発生回路１２、ＶＢＬＲ内部電圧発生回路１３のうちの少なくとも１つを停止させれば、その負荷に流れるリーク電流を遮断できるため、従来の半導体記憶装置よりも平均消費電流を低減することができる。
【００８２】
（第２の実施の形態）
図１３は本発明の半導体記憶装置の第２の実施の形態の構成を示す回路図である。
【００８３】
本実施形態の半導体記憶装置は、ワード線電圧ＶＰＰを生成するＶＰＰ内部電圧発生回路の動作を内部電源制御回路４３から出力される内部電源停止信号ＧＯＦＦで停止させないようにする。
【００８４】
また、本実施形態の半導体記憶装置では、図１３に示すように、ワード線電圧ＶＰＰが供給されるワードドライバやＸデコーダ内の論理回路等が有する各ｐＭＯＳトランジスタに対して、そのソースと基板とにそれぞれ独立してワード線電圧ＶＰＰを供給し、ＶＰＰ内部電圧発生回路の出力端子とｐＭＯＳトランジスタのソース間に接続を遮断するためのスイッチトランジスタＱ１００を設けた構成である。その他の構成は第１の実施の形態と同様であるため、その説明は省略する。
【００８５】
本実施形態の半導体記憶装置では、メモリアレイ部に対する非アクセス期間において、スイッチトランジスタＱ１００をＯＦＦさせ、ｐＭＯＳトランジスタのソースに印加するワード線電圧ＶＰＰの供給のみを停止し、基板電圧ＶＰＰＷ（≒ＶＰＰ）の供給はそのまま維持させる。
【００８６】
このようにすることで、内部電圧発生回路の停止時、ワード線を接地電位ＶＳＳに接続しなくてもｐＭＯＳトランジスタの見かけ上のしきい値電圧が上昇するため、誤動作を防止することができる。さらに、ワード線電圧ＶＰＰが供給されるｐＭＯＳトランジスタのサブスレショルドリーク電流も低減されるため、半導体記憶装置の平均消費電流が低減される。
【００８７】
なお、ＶＰＰ内部電圧発生回路の動作を第１の実施の形態と同様に停止させる場合は、図１３に示すようにダイオード接続されたｎＭＯＳトランジスタＱ１０１を介して上記ｐＭＯＳトランジスタの基板に外部電源電圧ＶＤＤを供給すればよい。その場合、基板電圧ＶＰＰＷはＶＰＰ内部電圧発生回路の動作停止時にＶＤＤ−ＶＴＨ（Ｑ１０１のしきい値電圧）まで低下するが、上記ＶＰＰ印加時と同様にｐＭＯＳトランジスタの誤動作を防止することができる。
【００８８】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００８９】
セルフリフレッシュモードによるリフレッシュ動作の終了毎に、外部電源電圧よりも高い昇圧電圧であるワード線電圧、あるいは半導体基板に供給する負電圧であるメモリアレイ基板電圧の供給を所定の期間だけ停止させることで、ワード線に流れるリーク電流、あるいは停止させた内部電圧発生回路の負荷に流れるリーク電流を遮断することができるため、半導体記憶装置の平均消費電流を低減することができる。
【００９０】
また、これらの電圧出力の停止時に、メモリアレイ基板電圧の出力端、及びワード線をそれぞれ接地電位に接続することで、メモリセルが有するトランジスタの誤動作が防止されるため、メモリセルに保持されたデータの破壊が防止される。
【００９１】
さらに、ＶＢＢ内部電圧発生回路から出力されるメモリアレイ基板電圧が立ち上がった後、ＶＰＰ内部電圧発生回路からワード線電圧を出力させることで、これらの電圧の復帰時における、メモリセルのトランジスタの誤動作が防止されるため、メモリセルに保持されたデータの破壊が防止される。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の第１の実施の形態の構成を示すブロック図である。
【図２】図１に示した内部電源制御回路の一構成例を示すブロック図である。
【図３】図２に示した発振回路の一構成例を示す回路図である。
【図４】図２に示した内部電源遮断時間計測回路の一構成例を示す回路図である。
【図５】図２に示した内部電源復帰回路の一構成例を示す回路図である。
【図６】図１に示したＶＰＰ内部電圧発生回路の一構成例を示す回路図である。
【図７】図１に示したＶＢＢ内部電圧発生回路の一構成例を示す回路図である。
【図８】図１に示したＶＣＬ内部電圧発生回路の一構成例を示す回路図である。
【図９】図１に示したＶＤＬ内部電圧発生回路の一構成例を示す回路図である。
【図１０】図１に示したＶＰＬＴ内部電圧発生回路の一構成例を示す回路図である。
【図１１】図１に示したＶＢＬＲ内部電圧発生回路の一構成例を示す回路図である。
【図１２】本発明の半導体記憶装置の処理手順を示すフローチャートである。
【図１３】本発明の半導体記憶装置の第２の実施の形態の構成を示す回路図である。
【符号の説明】
１    電源回路部
２    ＤＲＡＭメモリ部
３            メモリアレイ部
４    周辺回路部
１１    ＶＰＰ内部電圧発生回路
１２    ＶＢＢ内部電圧発生回路
１３    ＶＢＬＲ内部電圧発生回路
１４    ＶＰＬＴ内部電圧発生回路
１５    ＶＤＬ内部電圧発生回路
１６    ＶＣＬ内部電圧発生回路
１７    基準電圧発生回路
３１    メモリセルアレイ
３２    ワードドライバ
３３    センスアンプ
３４    Ｙデコーダ
３５    Ｘデコーダ
３６    スイッチ部
４１    モード制御回路
４２    リフレッシュ動作制御回路
４３    内部電源制御回路
４４    入力バッファ
４５    出力バッファ
４７    内部電源遮断時間計測回路
４８    内部電源復帰回路
４９    発振回路
１１１    ＶＰＰ制御回路
１１２、１２２    オシレータ
１１３、１２３    チャージポンプ回路
１２１    ＶＢＢ制御回路
１２４    出力制御回路
１３１    ＶＢＬＲ制御回路
１４１    ＶＰＬＴ制御回路
１５１    ＶＤＬ制御回路
１６１    ＶＣＬ制御回路
４８１    ＶＰＰ復帰判定回路
４８２    ＶＢＢ検出回路
【図１】
0004152094.tif 000002
【図２】
0004152094.tif 000003
【図３】
0004152094.tif 000004
【図４】
0004152094.tif 000005
【図５】
0004152094.tif 000006
【図６】
0004152094.tif 000007
【図７】
0004152094.tif 000008
【図８】
0004152094.tif 000009
【図９】
0004152094.tif 000010
【図１０】
0004152094.tif 000011
【図１１】
0004152094.tif 000012
【図１２】
0004152094.tif 000013
【図１３】
0004152094.tif 000014