(57)【特許請求の範囲】
【請求項１】
ターゲット回路をエミュレートするためのインサーキットエミュレータ（ＩＣＥ）に搭載されたＣＰＵ(Central Processing Unit)へのリセット信号を出力するインサーキットエミュレータリセット回路において、
前記ターゲット回路に電源を投入したときに発生する前記ターゲット回路をリセットするためのターゲットパワーオンリセット信号の電圧と第一の基準電圧を比較して前記ＣＰＵへのリセット解除許可信号を生成するリセット解除許可信号生成回路と、
前記ターゲット回路の電源電圧と第二の基準電圧を比較して、前記ＣＰＵへのリセット解除許可信号の出力を有効にするかマスクして無効にするか制御するためのリセットマスク信号を生成するリセットマスク信号生成回路と、
を備え、
前記リセット解除許可信号生成回路の出力と前記リセットマスク信号生成回路の出力にもとづき前記ＣＰＵへのリセット信号の解除タイミングを制御することを特徴とするインサーキットエミュレータリセット回路。
【請求項２】
前記第一の基準電圧は前記ターゲット回路の電源電圧を分圧して生成され、前記第二の基準電圧は前記ＩＣＥの電源電圧を分圧して生成されることを特徴とする請求項１に記載のインサーキットエミュレータリセット回路。
【請求項３】
前記第一の基準電圧は前記第二の基準電圧より大きいことを特徴とする請求項１に記載のインサーキットエミュレータリセット回路。
【請求項４】
請求項１乃至３のいずれか１項に記載のインサーキットエミュレータリセット回路を備えることを特徴とするインサーキットエミュレータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ターゲット回路に搭載されたＣＰＵ(Central Processing Unit；中央演算装置)をエミュレートするインサーキットエミュレータをリセットするためのリセット信号を出力するインサーキットエミュレータリセット回路及びそれを有するインサーキットエミュレータに関する。
【０００２】
【従来の技術】
図１４のように一般的なＩＣＥ（８００）は、ターゲット（８１０）上のＣＰＵ（８１１）のエミュレーションすなわち、ターゲット（８１０）に搭載されているＣＰＵ（８１１）を抜き取り、その代わりにＩＣＥ（８００）を接続しプログラムデバッグを行っている。
【０００３】
本発明で問題としているＩＣＥ（８２０）は、前記ＩＣＥ（８００）と異なりターゲット（８３０）上のＣＰＵ（８３１）がＬＳＩ内部にコアとして組み込まれたＳＯＣ（８４０）のため、前記ターゲット（８１０）のようにＣＰＵ（８１１）だけを抜き取ることができずＳＯＣ（８４０）内部で切替え器（８３２）により電気的に切り離し、ＳＯＣ（８４０）外部のコネクタ（８３３）にＩＣＥ（８２０）をＳＯＣ（８４０）のＣＰＵ（８３１）の代わりに接続する方式のものである。
【０００４】
その為、ターゲット（８３０）はＳＯＣ（８４０）内のＣＰＵ（８３１）を使用するか、ＩＣＥ（８２０）をＣＰＵ（８３１）の代わりに使用するかの動作モード設定を、ターゲットパワーＯＮリセット信号（１１０）を使用し、このリセット信号解除時（リセット信号がロー・レベルからハイ・レベルに変化した時）にデータバス（８５０）の状態を取り込んで行っている。
【０００５】
ＩＣＥ（８２０）のリセットも同様に、前記ターゲットパワーＯＮリセット信号（１１０）を使用している。
【０００６】
図１５、図１６に示すように、ターゲット（８３０）上のＳＯＣ（８４０）内部のＣＰＵ（８３１）をＩＣＥ（８２０）に切り替える動作モード設定は、ターゲット（８３０）のパワーＯＮリセット信号（１１０）がＳＯＣ ＶＩＨ（６００）を越えた時にラッチ（８５１）が、ターゲット（８３０）上のＳＯＣ（８４０）とＩＣＥ（８２０）が接続されているデータバス（８５０）の状態を取り込み、データバス（８５０）がハイ・レベルであればＩＣＥ（８２０）に、ロー・レベルであればＳＯＣ（８４０）内部のＣＰＵ（８３１）に切り替えるモード切り替え信号（８５３）を切り替え器（８３２）に出力する。なお、ＶＩＨとは、入力信号の論理レベルがＨＩＧＨレベルであると入力回路が認識するための最低電圧のことである。入力回路への入力信号の電圧がＶＩＨの電圧から電源電圧の間にあるときに入力信号の論理レベルがＨＩＧＨレベルであることが保証される。従って、入力信号の電圧を０ボルトから徐々に上げていくと、入力電圧の電圧がＶＩＨになった瞬間に入力信号の論理レベルがＨＩＧＨレベルになったと入力回路は認識する。
【０００７】
ＩＣＥ（８２０）側のデータバス（８５０）はＰｕｌｌ ｕｐ（８６１）され、ターゲット（８３０）上のＳＯＣ（８４０）側はＰｕｌｌ ｄｏｗｎ（８６０）されており、データバス（８５０）の状態をリセット解除時にラッチ（８５１）により取り込むことで前記切り替え動作を行っている。
【０００８】
この間ＩＣＥ（８２０）は、リセット状態を保ちデータバス（８５０）を開放しておく必要がある。
【０００９】
図１６、図１７に示すように第１の従来技術において、ＩＣＥ ＣＰＵ ＶＩＨ（６１０）が、ターゲット（８３０）上のＳＯＣリセット端子（８５２）のＶＩＨより低い時、ＩＣＥ ＣＰＵ（４００）のリセット解除が先（Ｔ１１）に行われてしまいＩＣＥ ＣＰＵ（４００）がデータバス（８５０）を駆動し、ターゲット（８３０）上のＳＯＣ（８４０）が正しいデータバス（８５０）の状態（ハイ・レベル）をＳＯＣリセット解除タイミングＴ１０の時に取り込めず、ターゲット（８３０）上のＳＯＣ（８４０）内部のＣＰＵ（８３１）を切替え器（８３２）によりＩＣＥ（８２０）に切り替える「動作モード設定」が正しく行えなず、プログラムデバッグができなくなることである。
【００１０】
そこで図１８、図１９に示すように第２の従来例は、ＩＣＥ（８２０）に遅延回路（８８１）を設置しＩＣＥ ＣＰＵ（４００）のリセット解除タイミングをターゲット（８３０）上のＳＯＣ（８４０）のリセット解除タイミング以降にすることで、ターゲット（８３０）上のＳＯＣ（８４０）の動作モード設定を正しく行えるようにした。
【００１１】
【発明が解決しようとする課題】
第一の問題点は、動作モード切替えが正しく出来ないことである。
【００１２】
図２０に示すようにターゲット１（８３０−１）やターゲット２（８３０−２）のＳＯＣ（８４０）に入力されるパワーＯＮリセット信号（１１０）を生成するパワーＯＮリセット回路（８７０）は、ターゲット１（８３０−１）やターゲット２（８３０−２）のようにＣＲを使ったものや市販のリセット信号生成部品を使ったものと様々であり、パワーＯＮリセット信号（１１０−１）やパワーＯＮリセット信号（１１０−２）のように信号の立ち上がり時間（波形）が異なる。
【００１３】
従来システムの事例では、ＩＣＥ（８２０）に設置した遅延回路（８８１）は、任意のターゲット（例えばＴａｒｇｅｔ１）に適合する１つの遅延値だけしか有することができなかった。
【００１４】
しかし、異なるターゲット（例えばＴａｒｇｅｔ２）が、この遅延値より長い立ち上がり時間のパワーＯＮリセット回路（８７０−２）を有している場合、ＩＣＥ ＣＰＵ（４００）リセット解除タイミングがターゲット（Ｔａｒｇｅｔ２）上のＳＯＣのリセット解除タイミング（Ｔ１３）より早くなり、動作モード設定が正しく行えなくなってしまう。
【００１５】
この問題を解決する方法として、１種類のＩＣＥ（８８０）で全てのターゲット（８３０）に対応させるために、リセット時間の長いターゲット（Ｔａｒｇｅｔ２）に合わせた遅延値を生成する遅延回路（８８１）をＩＣＥ（８８０）に設置するということが考えられるが次のような第二の問題点が発生する。
【００１６】
第二の問題点とは、動作モード設定は正しく行えるが、ＩＣＥ（８２０）として必須であるターゲットパワーＯＮリセット信号（１１０）のエミュレーションのリアルタイム性がなくなるということである。
【００１７】
このリアルタイム性がなくなると例えば、ターゲット（８３０）上のＳＯＣ（８４０）がリセット解除後、ＩＣＥ（８２０）へ何らかの要求を出した後、ＩＣＥ（８２０）からの応答が一定時間ない場合ターゲット（８３０）がハングアップすることである。
【００１８】
以下に、従来システムを２種類のターゲット（Ｔａｒｇｅｔ１、Ｔａｒｇｅｔ２）に適用した場合に発生する第一の問題点、即ち動作モード設定が正しく出来ないこと及び第二の問題点、即ちターゲットパワーＯＮリセット信号（１１０）のエミュレーションのリアルタイム性がなくなることについて定量的に示す。各ターゲットのパワーＯＮリセット回路の構成は、図２１のようになっている。リセット解除タイミング図は、図２０で示す。以下に、Target1とTarget2とＩＣＥの各パラメーターを記載する。
【００１９】
Target1の各パラメーター
容量（Ｃ）：０．０２８×１０-6Ｆ
抵抗（Ｒ）：３０Ω
ターゲット電源電圧（ＶＤＤ）：５Ｖ
ＳＯＣのしきい値（ＶＩＨ）：０．７ＶＤＤ＝３．５Ｖ
Target2の各パラメーター
容量（Ｃ）：０．２８×１０-6Ｆ
抵抗（Ｒ）：３×１０3Ω
ターゲット電源電圧（ＶＤＤ）：５Ｖ
ＳＯＣのしきい値（ＶＩＨ）：０．７ＶＤＤ＝３．５Ｖ
ＩＣＥの各パラメーター
ＩＣＥ ＣＰＵ ＶＩＨ（６１０）：０．６５ＶＤＤ＝３．２５Ｖ
リセット解除許可電圧（１３０）の値：０．８ＶＤＤ＝４．０Ｖ
以下に、第一の問題点である動作モード設定が正しく出来ないことについて説明する。
【００２０】
遅延回路（８８１）を持たない従々来システムのＩＣＥ（８２０）の動作説明を図１６と図１７を使って説明する。
【００２１】
Target1上のＳＯＣのリセット時間（Ｔ１０）は、式１５より下記の値になる。
【００２２】
Ｔ１０＝０．０２８×１０-6×３０×ｌｎ（５／（５−３．５））
＝１．０１［μｓ］                              ・・・式１
ＩＣＥ（８２０）とTarget1を接続した場合のＩＣＥ ＣＰＵのリセット時間（Ｔ１１）は、式１５より下記の値になる。
【００２３】
Ｔ１１＝０．０２８×１０-6×３０×ｌｎ（５／（５−３．２５））
＝０．８８［μｓ］                              ・・・式２
Target1上のＳＯＣのリセット時間（Ｔ１０）と、ＩＣＥ（８２０）とTarget1を接続した場合のＩＣＥ ＣＰＵ（４００）のリセット時間（Ｔ１１）の時間差（Ｔ１２）は、下記の値になる。
【００２４】
Ｔ１２＝Ｔ１０−Ｔ１１
＝０．１３［μｓ］                              ・・・式３
Target2上のＳＯＣのリセット時間（Ｔ１３）は、式１５より下記の値になる。
【００２５】
Ｔ１３＝０．２８×１０-6×３×１０3×ｌｎ（５／（５−３．５））
＝１０１０［μｓ］                              ・・・式４
ＩＣＥ（８２０）とTarget2を接続した場合のＩＣＥ ＣＰＵ（４００）のリセット時間（Ｔ１４）は、式１５より下記の値になる。
【００２６】
Ｔ１４＝０．０２８×１０-6×３０×１０3×ｌｎ（５／（５−３．２５））
＝８８０［μｓ］                                ・・・式５
Target2上のＳＯＣのリセット時間（Ｔ１３）と、ＩＣＥ（８２０）とTarget2を接続した場合のＩＣＥ ＣＰＵ（４００）のリセット時間（Ｔ１４）の時間差（Ｔ１５）は、下記の値になる。
【００２７】
Ｔ１５＝Ｔ１３−Ｔ１４
＝１３０［μｓ］                                ・・・式６
Target2上のＳＯＣのリセット時間（Ｔ１３）と、１［μｓ］の遅延値を生成する遅延回路を設置したＩＣＥ（８８０）とTarget2を接続した時のリセット時間の差（Ｔ１６）は、下記の値になる。
【００２８】
Ｔ１６＝Ｔ１３−Ｔ１４−１［μｓ］
＝１２９［μｓ］                                ・・・式７
以上のように遅延回路（８８１）を持たない、従々来システムの場合、ＩＣＥＣＰＵリセット解除タイミングがTarget1上のＳＯＣリセット解除タイミングより０．１３［μｓ］（Ｔ１２）早い為、動作モード設定が正しく出来なかった。
【００２９】
そこで従来システムでは、１［μｓ］の遅延値（Ｔ１００）を生成する遅延回路（８８１）を設置し、ＩＣＥ ＣＰＵリセット解除タイミング（Ｔ１１＋Ｔ１００）がTarget1上のＳＯＣリセット解除タイミング（Ｔ１０）以降になるようにし、動作モード設定を正しくできるようにした。
【００３０】
しかし、Target1の後に開発されたTarget2は、Target1より１０００倍もリセット時間の長いパワーＯＮリセット回路を有していた為、１［μｓ］の遅延値（Ｔ１００）を生成する遅延回路を設置したＩＣＥ（８８０）では、ＩＣＥ ＣＰＵリセット解除タイミング（Ｔ１４＋Ｔ１００）がTarget2上のＳＯＣリセット解除タイミング（Ｔ１３）より１２９［μｓ］（Ｔ１６）早い為、動作モード設定が正しくできなかった。
【００３１】
１つのＩＣＥでTarget1とTarget2の両方の動作モード設定を正しく行わせる為には、ＩＣＥの遅延回路（８８１）の遅延値をリセット時間の長いTarget2に合わせて設定する必要がある。ＩＣＥとターゲットのＣＰＵリセット解除タイミングは、同時であることが望ましい。ＩＣＥの理想は、ターゲットのＣＰＵと同じ動作をすることであるからである。この場合に必要なＩＣＥの遅延回路（８８１）の遅延値は、１３０［μｓ］（Ｔ１５）である。
【００３２】
次に、第二の問題点であるリセットエミュレーションのリアルタイム性について説明する。
【００３３】
１つのＩＣＥでTarget1とTarget2の両方の動作モード設定を正しく行わせる為に、上記のようにＩＣＥの遅延回路（８８１）の遅延値を１３０［μｓ］（Ｔ１５）に設定した場合、ＩＣＥ（８８０）とTarget1を接続した場合のＩＣＥ ＣＰＵのリセット時間（Ｔ１７）は、下記の値になる。
【００３４】
Ｔ１７＝Ｔ１１＋Ｔ１５
＝１３０．８８［μｓ］                          ・・・式８
１［μｓ］の遅延値を生成する遅延回路を設置していた従来システムと Target1を接続した場合のＩＣＥ ＣＰＵ（４００）のリセット時間（Ｔ１８）は、下記の値になる。
【００３５】
Ｔ１８＝Ｔ１１＋１
＝１．８８［μｓ］                              ・・・式９
１［μｓ］の遅延値を生成する遅延回路を設置していた従来システムとTarget1上のＳＯＣのリセット解除タイミングの時間差（Ｔ１９）は、下記の値になる。
【００３６】
Ｔ４０＝Ｔ１８−Ｔ１０
＝０．８７［μｓ］                              ・・・式１０
１３０［μｓ］（Ｔ１５）の遅延値を生成する遅延回路を設置した場合の従来システムとTarget1上のＳＯＣのリセット解除タイミングの時間差（Ｔ２０）は、下記の値になる。
【００３７】
Ｔ２０＝Ｔ１７−Ｔ１０
＝１２９．８７［μｓ］                          ・・・式１１
１［μｓ］の遅延値を生成する遅延回路を設置していた従来システムと １３０［μｓ］（Ｔ１５）の遅延値を生成する遅延回路を設置した場合の従来システムのリセット解除タイミングの時間差（Ｔ２１）は、下記の値になる。
【００３８】
Ｔ２１＝Ｔ２０−Ｔ１９
＝１２９［μｓ］                                ・・・式１２
よって、１つのＩＣＥでTarget1とTarget2の両方の動作モード設定を正しく行わせる為に、ＩＣＥ遅延回路（８８１）の遅延値を１３０［μｓ］（Ｔ１５）に設定した場合、Target1と接続したＩＣＥのリセットエミュレーションのリアルタイム性が１２９［μｓ］（Ｔ２１）悪くなる。
【００３９】
本発明の目的は、１つのＩＣＥでターゲット１（８３０−１）やターゲット２（８３０−２）上のＳＯＣ（８４０）の動作モード設定が正しくできることと、ＩＣＥ（８８０）のリセットエミュレーションのリアルタイム性が向上するという２つの効果が得られる回路を提供することである。
【００４０】
【課題を解決するための手段】
本発明によれば、ターゲット回路をエミュレートするためのインサーキットエミュレータ（ＩＣＥ）に搭載されたＣＰＵ(Central Processing Unit)へのリセット信号を出力するインサーキットエミュレータリセット回路において、前記ターゲット回路に電源を投入したときに発生する前記ターゲット回路をリセットするためのターゲットパワーオンリセット信号の電圧と第一の基準電圧を比較して前記ＣＰＵへのリセット解除許可信号を生成するリセット解除許可信号生成回路と、前記ターゲット回路の電源電圧と第二の基準電圧を比較して、前記ＣＰＵへのリセット解除許可信号の出力を有効にするかマスクして無効にするか制御するためのリセットマスク信号を生成するリセットマスク信号生成回路と、を備え、前記リセット解除許可信号生成回路の出力と前記リセットマスク信号生成回路の出力にもとづき前記ＣＰＵへのリセット信号の解除タイミングを制御することを特徴とするインサーキットエミュレータリセット回路が提供される。
上記のインサーキットエミュレータリセット回路において、前記第一の基準電圧は前記ターゲット回路の電源電圧を分圧して生成され、前記第二の基準電圧は前記ＩＣＥの電源電圧を分圧して生成されるようにしてもよい。
上記のインサーキットエミュレータリセット回路において、前記第一の基準電圧は前記第二の基準電圧より大きいようにしてもよい。
【００４５】
本発明によれば、上記のインサーキットエミュレータリセット回路を備えたインサーキットエミュレータが提供される。
【００４６】
【発明の実施の形態】
本発明は、システムオンチップ（Ｓｙｓｔｅｍ Ｏｎ ａ Ｃｈｉｐ）を搭載した半導体集積回路装置（以降、ターゲットと称す。）と該ターゲット上で動作するプログラミングの開発を行うプログラム開発支援装置（Ｉｎ−ｃｉｒｃｕｉｔＥｍｕｌａｔｏｒ：以降、ＩＣＥと称す。）に関し、特に異なるパワーＯＮリセット回路を有する複数種類のターゲットの開発を行うＩＣＥに関するものであって、ＩＣＥに搭載されたＣＰＵ（以降、ＩＣＥ ＣＰＵと称す。）のリセット解除タイミングを最適化する機能を有したことを特徴としたＩＣＥである。
【００４７】
図１に、ＩＣＥ回路の一部である本発明のブロック図を示す。
【００４８】
本発明は、任意のターゲット上に搭載されたＳｙｓｔｅｍ Ｏｎ ａ Ｃｈｉｐ（以降、ＳＯＣと称す。）のリセット解除以降にＩＣＥ ＣＰＵのリセットを解除することにより、該ターゲット上のＳＯＣの動作モード設定を正しく行うと共に、リセットエミュレーションのリアルタイム性を従来技術より向上させるために、３つの回路手段（リセット信号生成回路（１００）、リセットマスク信号生成回路（２００）、リセット信号マスク回路（３００））を有したことを特徴としている。これらの３つの回路手段によりインサーキットエミュレータリセット回路１０を構成する。
【００４９】
本発明は、図２に示すようにターゲットパワーＯＮリセット信号（１１０）の電圧値がターゲット（８３０）上のＳＯＣ （８４０）の入力端子しきい値（以降、ＳＯＣ ＶＩＨと称す。）（６００）以上になったことを検出する手順と、ＩＣＥ ＣＰＵリセット解除を行う手順を有することを特徴としたＩＣＥである。
【００５０】
［第１実施形態］
図１に本発明のブロック図を示し、図３に本発明の第１実施形態を示す。
【００５１】
１．リセット信号生成回路（１００Ａ）
リセット解除許可信号生成回路（１００Ａ）は、ＩＣＥ ＣＰＵリセット信号（３２０）の元信号を生成する目的で設置されており、下記の構成を有している。
【００５２】
リセット解除許可信号（１８０）は、ターゲットパワーＯＮリセット信号（１１０）とリセット解除許可基準電圧（１３０）を比較器（１６０）で比較し生成する。
【００５３】
リセット解除許可基準電圧（１３０）は、ユーザーから提供されるＳＯＣ ＶＩＨ（６００）の情報をもとに、リセット解除許可基準電圧（１３０）の値がＳＯＣ ＶＩＨ（６００）以上になるように、ターゲット電源（１２０）を用い抵抗Ｒ３（１４０）とＲ４（１５０）で分圧し生成する。
【００５４】
一般的にターゲットの入力端子のＶＩＨは、そのターゲットの電源電圧の最大値より低い値である。
【００５５】
その特性を利用して、リセット解除許可基準電圧（１３０）の値は、「ＳＯＣのＳＯＣ ＶＩＨ（６００）がターゲット電源（１２０）の電圧値×０．７」の場合（ＣＭＯＳデバイスの一般的な入力端子のＶＩＨ値の係数は、０．７である。）、ＩＣＥ ＣＰＵリセット解除タイミングをＳＯＣのリセット解除タイミング以降にする為、ＳＯＣ ＶＩＨ（６００）の値以上、例えば「ターゲット電源（１２０）の電圧値×０．８」に設定する。
【００５６】
この０．８という係数を抵抗Ｒ３（１４０）とＲ４（１５０）で設定する。
【００５７】
２．リセットマスク信号生成回路（２００）リセットマスク信号生成回路（２００）は、上記リセット解除許可信号生成回路（１００Ａ）の入力信号であるターゲットパワーＯＮリセット信号（１１０）とリセット解除許可基準電圧（１３０）がターゲット電源（１２０）が投入されるまで不定である為、出力信号であるリセット解除許可信号（１８０）のレベルが不確定になることを制御する信号を生成する目的で設置されており、下記の構成を有している。
【００５８】
リセットマスク信号（２５０）は、ターゲット電源（１２０）とターゲット電源検出基準電圧（２１０）を比較器（２４０）で比較し生成する。
【００５９】
ターゲット電源検出基準電圧（２１０）は、ＩＣＥ電源（１７０）を抵抗Ｒ１（２２０）とＲ２（２３０）で分圧し生成する。
【００６０】
ターゲット電源検出基準電圧（２１０）の値は、ターゲット電源（１２０）が投入されたと判断する為の電圧値（０Ｖ ＜ ターゲット電源検出基準電圧（２１０） ＜ リセット解除許可基準電圧（１３０））を設定する。
【００６１】
３．リセット信号マスク回路（３００）
リセット信号マスク回路（３００）は、リセット解除許可信号（１８０）とリセットマスク信号（２５０）が両方ハイ・レベルになった時にＩＣＥ ＣＰＵ入力リセット信号（３２０）をロー・レベルからハイ・レベルに変化させＩＣＥ ＣＰＵリセット解除を行う目的で設置されており、例えばＡＮＤ回路（３１０）等の論理回路で構成されている。
【００６２】
本実施形態の動作について図３、図４、図５、図６、図７を用いて説明する。
【００６３】
１．リセット解除許可信号生成回路（１００Ａ）
一般的にターゲットの入力端子のＶＩＨは、そのターゲットの電源電圧の最大値より低い値である。
【００６４】
その特性を利用し図３および図４に示すように、リセット解除許可基準電圧（１３０）とターゲットパワーＯＮリセット信号（１１０）の電圧を比較器（１６０）で比較し、ターゲットパワーＯＮリセット信号（１１０）の電圧値がリセット解除許可基準電圧（１３０）の値に達した時、リセット信号マスク回路（３００）に入力するリセット解除許可信号（１８０）をロー・レベルからハイ・レベルに変化させる。
【００６５】
リセット解除許可基準電圧（１３０）は、ターゲット電源（１２０）を使用し抵抗Ｒ３（１４０）、Ｒ４（１５０）によりターゲット電源電圧最大値（５２０）とターゲット上のＳＯＣ ＶＩＨ（６００）の間に電圧値を設定している。
【００６６】
これにより、ＩＣＥ ＣＰＵリセット信号（３２０）をロー・レベルからハイ・レベルに変化させＩＣＥのリセット解除を行うＩＣＥ ＣＰＵリセット信号（３２０）の立ち上り迄の時間Ｔ１が必ずターゲット上のＳＯＣリセット解除タイミング（３３０）の立ち上り迄の時間Ｔ１０以降になるようにする。
【００６７】
従って、ターゲット上のＳＯＣは、図６、図７で示すデータバス（８５０）のＰｕｌｌ ｕｐ（８６１）の状態が取り込まれ、動作モード設定（ＩＣＥをＣＰＵとする設定）が正しく行えるという効果が得られる。
【００６８】
尚、リセット解除許可基準電圧（１３０）の電圧値をターゲット電源電圧最大値（５２０）と同レベルにしない理由は、ターゲットパワーＯＮリセット信号（１１０）の電圧値がターゲット電源電圧最大値（５２０）に達しない場合の対策である。
【００６９】
２．リセットマスク信号生成回路（２００）
図５のＩＣＥを用いたデバッグ作業フローに示すように、ＩＣＥ電源投入（Ｓ２）後にターゲット電源投入（Ｓ３）を行っているので、ＩＣＥ電源（１７０）を使用し抵抗Ｒ１（２２０）、Ｒ２（２３０）によりターゲット電源（１２０）が投入されたかどうかを検出する為のターゲット電源検出基準電圧（２１０）を生成する。
【００７０】
図４に示すようにこの回路は、ターゲット電源（１２０）の電圧値がターゲット電源検出基準電圧（２１０）の電圧値を超えるまではリセットマスク信号（２５０）をロー・レベル出力する。
【００７１】
３．リセット信号マスク回路（３００）
図４に示すように、この回路は上記１．と２．の出力信号であるリセット解除許可信号（１８０）とリセットマスク信号（２５０）をＡＮＤ（３１０）により論理判断することにより、ターゲット電源（１２０）が投入され、かつリセット解除許可信号（１８０）がロー・レベルからハイ・レベルに変化した時にＩＣＥＣＰＵ入力リセット信号（３２０）をロー・レベルからハイ・レベルに変化させる。
【００７２】
これにより、ＩＣＥ電源（１７０）を投入しターゲット電源（１２０）が投入されるまでの間にＩＣＥ ＣＰＵ入力リセット信号（３２０）がハイ・レベルになりＩＣＥ ＣＰＵリセット解除が行われ、図６、図７で示すＩＣＥ ＣＰＵ（４００）がデータバス（８５０）を駆動し、ターゲット（８３０）上のＳＯＣ（８４０）の動作モード設定の為のＰｕｌｌ ｕｐ（８６１）の状態が崩されることがなくなるという効果が得られる。
【００７３】
本実施形態における効果を、異なるパワーＯＮリセット回路を有する２種類のターゲット（以降、Ｔｅｒｇｅｔ１（８３０−１）、Ｔａｒｇｅｔ２（８３０−２）と称す。）に対し各々、図１８、図１９の従来システムで示される従来システムをＩＣＥ（８８０）に適用した場合と、図６、図７の本発明適用システムで示される本発明をＩＣＥ（８９０）に適用した場合とを比較して説明する。各ターゲットのパワーＯＮリセット回路の構成は、図２１のようになっている。
【００７４】
図８に第１実施形態をＴａｒｇｅｔ１（８３０−１）に適用した場合のＳＯＣリセット解除タイミング、図９に第１実施形態をＴａｒｇｅｔ２（８３０−２）に適用した場合のＳＯＣリセット解除タイミングを示す。
【００７５】
尚、パワーＯＮリセット回路のリセット時間（Ｔ）を求める式は、下記参考文献から引用する。
【００７６】
文献名：過渡現象論演習（１９７５／８／１０ 第２３版）
記載頁：２８頁
発行所：（株）学献社
著者：加藤 一郎
Ｔ＝ｔ１−ｔ２
＝ＣＲｌｎ（（Ｅ−Ｖ２）／（Ｅ−Ｖ１））    ・・・式１３（引用式）
本発明のリセット時間は、ターゲット電源投入（Ｓ３）からターゲットパワーＯＮリセット信号（１１０）がＶＩＨに達するまでの時間を求めるのでｔ２＝０、Ｖ２＝０となり、この値を式１３に代入すると、
Ｔ＝ｔ１
＝ＣＲｌｎ（Ｅ／（Ｅ−Ｖ１））                      ・・・式１４
となる。以降の説明の便宜上、ＥをＶＤＤ、Ｖ１をＶＩＨとおくと、
Ｔ＝Ｃ×Ｒ×ｌｎ（ＶＤＤ／（ＶＤＤ−ＶＩＨ））        ・・・式１５
となる。以下に、各パラメーターの単位を示す。
【００７７】
リセット時間（ｔ）：ｓ
容量（Ｃ）：Ｆ
抵抗（Ｒ）：Ω
ターゲット電源電圧（ＶＤＤ）：Ｖ
しきい値（ＶＩＨ）：Ｖ
以下に、Target1とTarget2とＩＣＥの各パラメーターを記載し、この場合の効果を示す。
【００７８】
Ｔａｒｇｅｔ１（８３０−１）のパワーＯＮリセット回路（８７０−１）の各パラメーター
容量（Ｃ）：０．０２８×１０-6Ｆ
抵抗（Ｒ）：３０Ω
ターゲット電源電圧（ＶＤＤ）：５Ｖ
Ｔａｒｇｅｔ２（８３０−２）のパワーＯＮリセット回路（８７０−２）の各パラメーター
容量（Ｃ）：０．２８×１０-6Ｆ
抵抗（Ｒ）：３×１０3Ω
ターゲット電源電圧（ＶＤＤ）：５Ｖ
ＩＣＥ（８９０）の各パラメーター
リセット解除許可電圧（１３０）の値：０．８ＶＤＤ＝４．０Ｖ
第一の効果は、１つのＩＣＥでパワーＯＮリセット回路の異なるターゲットの動作モード設定が行えることである。
【００７９】
以下に、本実施形態を実施したＩＣＥ（８９０）のＣＰＵリセット解除タイミングＴ１、Ｔ３が、Ｔａｒｇｅｔ１（８３０−１）およびＴａｒｇｅｔ２（８３０−２）上のＳＯＣリセット解除タイミングＴ１０、Ｔ１３以降になっており、動作モード設定が正しく行えることを図８、９に示す。
【００８０】
Ｔａｒｇｅｔ１（８３０−１）上のＳＯＣのリセット時間（Ｔ１０）は、後述より１．０１［μｓ］である。
【００８１】
ＩＣＥ（８９０）とＴａｒｇｅｔ１（８３０−１）とを接続した場合のＩＣＥＣＰＵのリセット時間（Ｔ１）は、式１５より下記の値になる。
【００８２】
Ｔ１＝０．０２８×１０-6×３０×ｌｎ（５／（５−４．０））
＝１．３５［μｓ］                                    ・・・式１６
Ｔａｒｇｅｔ１（８３０−１）上のＳＯＣのリセット時間（Ｔ１０）と、ＩＣＥ（８９０）とＴａｒｇｅｔ１（８３０−１）とを接続した場合のＩＣＥ ＣＰＵ（４００）のリセット時間（Ｔ１）の時間差（Ｔ２）は、下記の値になる。
【００８３】
Ｔ２＝Ｔ１−Ｔ１０
＝１．３５［μｓ］−１．０１［μｓ］
＝０．３４［μｓ］                                ・・・式１７
Ｔａｒｇｅｔ２（８３０−２）上のＳＯＣのリセット時間（Ｔ１３）は、後述より１．０１×１０3［μｓ］である。
【００８４】
ＩＣＥ（８９０）とＴａｒｇｅｔ２（８３０−２）とを接続した場合のＩＣＥＣＰＵのリセット時間（Ｔ３）は、式１５より下記の値になる。
【００８５】
Ｔ３＝０．２８×１０-6×３×１０3×ｌｎ（５／（５−４．０））
＝１３５０［μｓ］                                ・・・式１８
Ｔａｒｇｅｔ２（８３０−２）上のＳＯＣのリセット時間（Ｔ１３）と、ＩＣＥ（８９０）とＴａｒｇｅｔ２（８３０−２）とを接続した場合のＩＣＥ ＣＰＵ（４００）のリセット時間（Ｔ３）の時間差（Ｔ４）は、下記の値になる。
【００８６】
Ｔ４＝Ｔ３−Ｔ１３
＝３４０［μｓ］                                  ・・・式１９
以上のように、Ｔａｒｇｅｔ１（８３０−１）、Ｔａｒｇｅｔ２（８３０−２）共にＩＣＥ（８９０）のＣＰＵリセット解除タイミングＴ１、Ｔ３が、Ｔａｒｇｅｔ１（８３０−１）およびＴａｒｇｅｔ２（８３０−２）上のＳＯＣリセット解除タイミングＴ１０、Ｔ１３以降になるので動作モード設定が正しく行える。
【００８７】
第二の効果は、従来技術よりリセットエミュレーションのリアルタイム性が向上することである。
【００８８】
従来システムにおいて、Ｔａｒｇｅｔ２（８３０−２）の動作モード設定を正しく行う為にＩＣＥ遅延回路（８８１）の遅延値を１３０［μｓ］に設定したＩＣＥ（８２０）にＴａｒｇｅｔ１（８３０−１）を接続した場合のＩＣＥ ＣＰＵリセット解除タイミングと、本実施形態適用ＩＣＥ（８９０）とTarge1を接続した場合のＩＣＥ ＣＰＵリセット解除タイミング を比較し、リセットエミュレーションのリアルタイム性が向上することを示す。
【００８９】
上記のＩＣＥ ＣＰＵリセット解除タイミングの時間差（Ｔ５）は、下記の値になる。
【００９０】
Ｔ５＝Ｔ１１＋１３０［μｓ］−Ｔ１
＝１２９．５３［μｓ］                            ・・・式２０
以上より、１２９．５３［μｓ］リアルタイム性が向上するという効果が得られる。
【００９１】
［第２実施形態］
本発明のリセット解除許可信号生成回路（１００Ｂ）の第２実施形態を図１０に、第２実施形態をＴａｒｇｅｔ２（８３０−２）に対し適用した場合のＳＯＣリセット解除タイミングを図１１に示す。
【００９２】
リセット解除許可信号生成回路（１００Ｂ）の第２実施形態は、ターゲットパワーＯＮリセット信号（１１０）の傾きが０になったことを検出する為の回路である。
【００９３】
言い替えると、ターゲットパワーＯＮリセット信号（１１０）の電圧値が最大になったことを検出する回路である。
【００９４】
この回路の動作は、ターゲットパワーＯＮリセット信号（１１０）をＡ／Ｄコンバータ（１０２）でデジタル値に変換し、比較器（１６１）内の（図１０に図示されない）レジスタ１に現在のＡ／Ｄ変換値（１０４）を格納する。
【００９５】
次に、ＣＬＫ信号（１０３）でサンプリングしたターゲットパワーＯＮリセット信号（１１０）の前のＡ／Ｄ変換値（１０５）を比較器（１６１）内の（図１０に図示されない）レジスタ２に格納し比較器（１６１）内でレジスタ１とレジスタ２の差分を調べ、この差分が０になったらリセット解除許可信号（１８０）をロー・レベルからハイ・レベルに変化させる。
【００９６】
Ａ／Ｄ変換値（１０４、１０５）の差分が０になったという事は、ターゲットパワーＯＮリセット信号（１１０）の傾きが０になったという事でターゲットパワーＯＮリセット信号（１１０）の電圧値が最大値になったことを示す。
【００９７】
ターゲット上のＳＯＣ ＶＩＨ（６００）は、ターゲットパワーＯＮリセット信号の電圧最大値（６２０）より低いので、ＩＣＥ ＣＰＵリセット解除タイミングが必ずターゲットＳＯＣのリセット解除以降になる。
【００９８】
従って、ターゲット上のＳＯＣはデータバス（８５０）のＰｕｌｌ ｕｐ（８６１）状態が取り込め動作モード設定（ＩＣＥをＣＰＵとする設定）が正しく行えるという効果が得られる。
【００９９】
下記条件の場合のＴａｒｇｅｔ２（８３０−２）を使用した場合の効果を示す。
【０１００】
ターゲット電源電圧（ＶＤＤ）：５Ｖ
Ａ／Ｄコンバータ ：８ビット（００ｈ〜ＦＦｈ：２５６段階）、（ＦＦｈ＝２５５）
Ａ／Ｄ変換後のパワーＯＮリセット信号電圧値の最大値は、
５／２8×２５５＝４．９８［Ｖ］                      ・・・式２１
ＩＣＥのリセット時間（Ｔ６）は式１５より
リセット時間（Ｔ６）＝０．０２８×１０-6×３０×ｌｎ（５／（５−４．９８））
＝４．６４［μｓ］                ・・・式２２
Ｔａｒｇｅｔ２（８３０−２）のＳＯＣリセット解除Ｔ１０からＩＣＥ ＣＰＵリセット解除Ｔ１０＋Ｔ３１までの時間差Ｔ３１は、
Ｔ３１＝４．６４［μｓ］−１．０１［μｓ］
＝３．６３［μｓ］                              ・・・式２３
従来システムでＩＣＥ（８２０）とＴａｒｇｅｔ１（８３０−１）を接続し遅延回路（８８１）を用いた場合と比べ て、Ｔａｒｇｅｔ１（８３０−１）のパワーＯＮリセット信号のリアルタイム性向上効果は、上記Ｔ３１、Ｔ２０より
（Ｔ２０）−（Ｔ３１）＝１２９．８７［μｓ］−３．６３［μｓ］
＝１２６．２４［μｓ］          ・・・式２４
従来システムでは、ＩＣＥ ＣＰＵリセット解除は、Ｔａｒｇｅｔ１（８３０−１）のＳＯＣリセット解除から３．６３［μｓ］（式２３）後に行われるので動作モード設定が正しく行われるという効果が得られる。
【０１０１】
また、Ｔａｒｇｅｔ１（８３０−１）のＳＯＣリセット解除からＴ２０後にＩＣＥ ＣＰＵリセット解除を行っていたものが、第２実施形態を適用すると３．６３［μｓ］後にＩＣＥ ＣＰＵリセット解除されるので、（式２４）で求められた１２６．２４［μｓ］程、パワーＯＮリセット信号のリアルタイム性が向上するという効果が得られる。
【０１０２】
［第３実施形態］
本発明の第３実施形態によるリセット信号生成回路（１００Ｃ）を図１２に示す。
【０１０３】
第３実施形態は、第２実施形態を応用したものである。
【０１０４】
第２実施形態は、現在のＡ／Ｄ変換値（１０４）と前のＡ／Ｄ変換値（１０５）を比較器（１６１）内で差分を調べ、この差分が０になったらリセット解除許可信号（１８０）をロー・レベルからハイ・レベルに変化させていたが、第３実施形態では、前のＡ／Ｄ変換値（１０５）の出力に接続された加算器（１０６）の図示されないレジスタ２００に設定した値（Ｎ）を加えた値（１０７）を現在のＡ／Ｄ変換値（１０４）と比較し、この差分が０になったらリセット解除許可信号（１８０）をロー・レベルからハイ・レベルに変化させる。第３実施形態の同左図を図１３に示す。
【０１０５】
これにより、Ａ／Ｄ変換値の差分がＮになったことでターゲットパワーＯＮ信号の電圧値が最大値に近づいたことを示し、第２実施形態に比べてリアルタイム性が向上するという特有の効果が得られる。
【０１０６】
【発明の効果】
以上説明したように、本発明によれば、ターゲットのＣＰＵを使用するか又はインサーキットエミュレータのＣＰＵを使用するかの選択が常に正しく行うことができると共に、インサーキットエミュレータのＣＰＵが選択されたときに、インサーキットエミュレータのＣＰＵがターゲットと早期からコミュニケーションをとることが可能となり、ＣＰＵ起動遅延によるターゲットとＣＰＵを含んだシステムの誤動作を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施形態によるインサーキットエミュレータリセット回路の構成を示すブロック図である。
【図２】本発明の実施形態によるインサーキットエミュレータリセット回路が検出するリセット解除許可信号を発生するために検出する電圧の範囲を示す図である。
【図３】本発明の第１実施形態によるインサーキットエミュレータリセット回路の構成を示す回路図である。
【図４】本発明の第１実施形態によるインサーキットエミュレータリセット回路の動作を示す図である。
【図５】インサーキットエミュレータを利用を開始するときの手順を示すフローチャートである。
【図６】本発明の実施形態によるインサーキットエミュレータリセット回路をターゲット１のパワーオンリセット回路とインサーキットエミュレータのＣＰＵの間に挿入する方式を示すブロック図である。
【図７】本発明の実施形態によるインサーキットエミュレータリセット回路をターゲット２のパワーオンリセット回路とインサーキットエミュレータのＣＰＵの間に挿入する方式を示すブロック図である。
【図８】本発明の実施形態１によるインサーキットエミュレータリセット回路をターゲット１に適用した場合のリセット解除タイミングを示すタイミング図である。
【図９】本発明の実施形態１によるインサーキットエミュレータリセット回路をターゲット２に適用した場合のリセット解除タイミングを示すタイミング図である。
【図１０】本発明の第２実施形態によるインサーキットエミュレータリセット回路の構成を示す回路図である。
【図１１】本発明の実施形態２によるインサーキットエミュレータリセット回路をターゲット２に適用した場合のリセット解除タイミングを示すタイミング図である。
【図１２】本発明の第３実施形態によるリセット解除許可信号生成回路の構成を示す回路図である。
【図１３】本発明の第３実施形態によるリセット解除許可信号生成回路の動作図である。
【図１４】  (ａ)は、一般的なインサーキットエミュレータの使用方法を示す図である、（ｂ）は、本発明が対象とするインサーキットエミュレータの使用方法を示す図である。
【図１５】インサーキットエミュレータ使用時におけるターゲット動作モード切替え時のタイミング図である。
【図１６】第１の従来例によるターゲットとインサーキットエミュレータの接続方式を示すブロック図である。
【図１７】第１の従来例の動作モード切替えのタイミング図である。
【図１８】第２の従来例によるターゲット１とインサーキットエミュレータの接続方式を示すブロック図である。
【図１９】第２の従来例によるターゲット２とインサーキットエミュレータの接続方式を示すブロック図である。
【図２０】第２の従来例よるターゲット毎のリセット解除タイミングを示すタイミング図である。
【図２１】ターゲットのパワーＯＮリセット回路の構成例を示す回路図である。
【符号の説明】
１００Ａ、１００Ｂ、１００Ｃ  リセット解除許可信号生成回路
１０２  Ａ／Ｄコンバータ
１０３  ＣＬＫ信号
１０４  現在のＡ／Ｄ変換値
１０５  前のＡ／Ｄ変換値
１０６  加算器
１０７  前のＡ／Ｄ変換値＋Ｎ
１１０  ターゲットパワーＯＮリセット信号
１２０  ターゲット電源
１３０  リセット解除許可基準電圧
１４０  抵抗Ｒ３
１５０  抵抗Ｒ４
１６０  比較器
１６１  比較器
１７０  ＩＣＥ電源
１８０  リセット解除許可信号
２００  リセットマスク信号生成回路
２１０  ターゲット電源検出基準電圧
２２０  抵抗Ｒ１
２３０  抵抗Ｒ２
２４０  比較器
２５０  リセットマスク信号
３００  リセット信号マスク回路
３１０  ＡＮＤゲート（２入力論理積ゲート）
３２０  ＩＣＥ ＣＰＵ入力リセット信号
３３０  ＳＯＣのリセット解除タイミング
４００  ＩＣＥ ＣＰＵ
４１０  ＩＣＥ ＣＰＵリセット端子
５２０  ターゲット電源電圧最大値
６００  ＳＯＣ ＶＩＨ
６１０  ＩＣＥ ＣＰＵ ＶＩＨ
６２０  パワーＯＮリセット信号の電圧最大値
６３０  Target1接続時の 従々来システムでのＩＣＥ ＣＰＵリセット解除タイミング
６３１  Target1上のＳＯＣのリセット解除タイミング
６３２  第１実施形態を適用したＩＣＥでのＩＣＥ ＣＰＵリセット解除タイミング
６３３  従来システムでのＩＣＥ ＣＰＵリセット解除タイミング
６３４  Target2接続時の 従々来システムでのＩＣＥ ＣＰＵリセット解除タイミング
６３５  Target2上のＳＯＣのリセット解除タイミング
８００  ＩＣＥ
８１０  ターゲット
８１１  ＣＰＵ
８２０  ＩＣＥ
８３０  ターゲット
８３１  ＣＰＵ
８３２  切替え器
８３３  コネクタ
８４０  ＳＯＣ
８５０  データバス
８５１  ラッチ
８５２  ＳＯＣリセット端子
８５３  モード切替え信号
８６０  Ｐｕｌｌ ｕｐ
８６１  Ｐｕｌｌ ｄｏｗｎ
８７０  パワーＯＮリセット回路
８８０  ＩＣＥ
８８１  遅延回路
８９０  ＩＣＥ
Ｓ１  ホストマシン電源投入
Ｓ２  ＩＣＥ電源投入
Ｓ３  ターゲット電源投入
Ｓ４  ターゲットモード設定
Ｓ５  ＩＣＥ制御ソフト起動
Ｓ６  ユーザープログラム実行
Ｔ１  ＩＣＥ（８９０）とTarget1を接続した場合のＩＣＥ ＣＰＵのリセット時間
Ｔ２  Target1上のＳＯＣのリセット時間（Ｔ１０）と、ＩＣＥ（８９０）とTarget1を接続した場合のＩＣＥ ＣＰＵ（４００）のリセット時間（Ｔ１）の時間差
Ｔ３  ＩＣＥ（８９０）とTarget2を接続した場合のＩＣＥ ＣＰＵのリセット時間
Ｔ４  Target2上のＳＯＣのリセット時間（Ｔ１３）と、ＩＣＥ（８９０）とTarget2を接続した場合のＩＣＥ ＣＰ（４００）のリセット時間（Ｔ３）の時間差
Ｔ５  ＩＣＥ遅延回路（８８１）の遅延値を０．１３×１０3［μｓ］に設定したＩＣＥ（８８０）とTarge1を接続した場合のＩＣＥ ＣＰＵリセット解除タイミングと、第一実施形態適用ＩＣＥ（８９０）とTarge1を接続した場合のＩＣＥ ＣＰＵリセット解除タイミング の時間差
Ｔ１０  Target1上のＳＯＣのリセット時間
Ｔ１１  ＩＣＥ（８２０）とTarget1を接続した場合のＩＣＥ ＣＰＵのリセット時間
Ｔ１２  Target1上のＳＯＣのリセット時間（Ｔ１０）と、ＩＣＥ（８２０）とTarget1を接続した場合のＩＣＥ ＣＰＵ（４００）のリセット時間（Ｔ１１）の時間差
Ｔ１３  Target2上のＳＯＣのリセット時間
Ｔ１４  ＩＣＥ（８２０）とTarget2を接続した場合のＩＣＥ ＣＰＵ（４００）のリセット時間
Ｔ１５  Target2上のＳＯＣのリセット時間（Ｔ１３）と、ＩＣＥ（８２０）とTarget2を接続した場合のＩＣＥ ＣＰＵ（４００）のリセット時間（Ｔ１４）の時間差
Ｔ１６  Target2上のＳＯＣのリセット時間（Ｔ１３）と、１［μｓ］の遅延値を生成する遅延回路を設置したＩＣＥ（８８０）とTarget2を接続した時のリセット時間の差
Ｔ１７  ＩＣＥ遅延回路（８８１）の遅延値を０．１３×１０3［μｓ］（Ｔ１５）に設定した場合のＩＣＥ（８８０）とTarget1を接続した場合のＩＣＥ ＣＰＵのリセット時間
Ｔ１８  １［μｓ］の遅延値を生成する遅延回路を設置していた従来システムと Target1を接続した場合のＩＣＥ ＣＰＵ（４００）のリセット時間
Ｔ１９  １［μｓ］の遅延値を生成する遅延回路を設置していた従来システムとTarget1上のＳＯＣのリセット解除タイミングの時間差
Ｔ２０  ０．１３×１０3［μｓ］（Ｔ１５）の遅延値を生成する遅延回路を設置した場合の従来システムとTarget1上のＳＯＣのリセット解除タイミングの時間差
Ｔ２１１［μｓ］の遅延値を生成する遅延回路を設置していた従来システムと０．１３×１０3［μｓ］（Ｔ１５）の遅延値を生成する遅延回路を設置した場合の従来システムのリセット解除タイミングの時間差
【図１】
0004063516.tif 000002
【図２】
0004063516.tif 000003
【図３】
0004063516.tif 000004
【図４】
0004063516.tif 000005
【図５】
0004063516.tif 000006
【図６】
0004063516.tif 000007
【図７】
0004063516.tif 000008
【図８】
0004063516.tif 000009
【図９】
0004063516.tif 000010
【図１０】
0004063516.tif 000011
【図１１】
0004063516.tif 000012
【図１２】
0004063516.tif 000013
【図１３】
0004063516.tif 000014
【図１４】
0004063516.tif 000015
【図１５】
0004063516.tif 000016
【図１６】
0004063516.tif 000017
【図１７】
0004063516.tif 000018
【図１８】
0004063516.tif 000019
【図１９】
0004063516.tif 000020
【図２０】
0004063516.tif 000021
【図２１】
0004063516.tif 000022