(57)【特許請求の範囲】
【請求項１】
ストライプ配列またはデルタ配列に配置された三色の画素と、
画素の配置に合わせて配設されたそれぞれ複数の走査線及びデータ線と、
前記走査線とデータ線との交点近傍に各画素に対応して設けられ、走査線の信号にてオン／オフが制御され、オン状態とされたときにデータ線の信号を対応する画素に書き込むスイッチング素子とを備えたアクティブマトリクス型表示装置において、
前記複数のデータ線は、互いに隣り合うｎ（ｎは６以上の３の倍数）本を１組として、各データ線へ出力する信号を生成するデータ線駆動回路の出力信号線のそれぞれに接続され、
前記データ線のそれぞれについて、当該データ線と前記データ線駆動回路の出力信号線との間の導通を制御する選択スイッチが設けられ、
前記選択スイッチのオン／オフを制御することにより、前記組を構成するｎ本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を制御する選択順序切換部を備え、
前記選択順序切換部は、前記組を構成するｎ本のデータ線のうち１水平期間において最初と最後に前記データ線駆動回路の出力信号線に接続するデータ線を、前記三色のうち明るさに対する寄与度が他の少なくとも一色よりも小さい色の画素に対応するデータ線とし、
前記三色が、赤、緑、青の三原色であり、
前記選択順序切換部が、前記組を構成するｎ本のデータ線のうち１水平期間において最初と最後に前記データ線駆動回路の出力信号線に接続するデータ線を、青の画素に対応するデータ線とすることを特徴とするアクティブマトリクス型表示装置。
【請求項２】
ストライプ配列またはデルタ配列に配置された三色の画素と、
画素の配置に合わせて配設されたそれぞれ複数の走査線及びデータ線と、
前記走査線とデータ線との交点近傍に各画素に対応して設けられ、走査線の信号にてオン／オフが制御され、オン状態とされたときにデータ線の信号を対応する画素に書き込むスイッチング素子とを備えたアクティブマトリクス型表示装置において、
前記複数のデータ線は、互いに隣り合うｎ（ｎは６以上の３の倍数）本を１組として、各データ線へ出力する信号を生成するデータ線駆動回路の出力信号線のそれぞれに接続され、
前記データ線のそれぞれについて、当該データ線と前記データ線駆動回路の出力信号線との間の導通を制御する選択スイッチが設けられ、
前記選択スイッチのオン／オフを制御することにより、前記組を構成するｎ本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を制御する選択順序切換部を備え、
前記選択順序切換部は、前記組を構成するｎ本のデータ線のうち１水平期間において最初と最後に前記データ線駆動回路の出力信号線に接続するデータ線を、前記三色のうち明るさに対する寄与度が他の少なくとも一色よりも小さい色の画素に対応するデータ線とし、
前記三色が、赤、緑、青の三原色であり、
前記選択順序切換部が、前記組を構成するｎ本のデータ線のうち１水平期間において最初と最後に前記データ線駆動回路の出力信号線に接続するデータ線を、赤の画素に対応するデータ線とすることを特徴とするアクティブマトリクス型表示装置。
【請求項３】
前記選択順序切換部が、前記組を構成するｎ本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を１水平期間毎に異ならせる、請求項１または２に記載のアクティブマトリクス型表示装置。
【請求項４】
前記選択順序切換部が、前記組を構成するｎ本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を１垂直期間毎に異ならせる、請求項１または２に記載のアクティブマトリクス型表示装置。
【請求項５】
前記選択順序切換部が、前記組を構成するｎ本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を、１水平期間毎かつ１垂直期間毎に異ならせる、請求項１または２に記載のアクティブマトリクス型表示装置。
【請求項６】
ストライプ配列またはデルタ配列に配置された三色の画素と、画素の配置に合わせて配設されたそれぞれ複数の走査線及びデータ線と、前記走査線とデータ線との交点近傍に各画素に対応して設けられ、走査線の信号にてオン／オフが制御され、オン状態とされたときにデータ線の信号を対応する画素に書き込むスイッチング素子とを備え、前記複数のデータ線は、互いに隣り合うｎ（ｎは６以上の３の倍数）本を１組として、各データ線へ出力する信号を生成するデータ線駆動回路の出力信号線のそれぞれに接続され、前記データ線のそれぞれについて、当該データ線と前記データ線駆動回路の出力信号線との間の導通を制御する選択スイッチが設けられたアクティブマトリクス型表示装置に用いられる駆動制御回路であって、
前記選択スイッチのオン／オフを制御することにより、前記組を構成するｎ本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を制御する選択順序切換部を備え、
前記選択順序切換部は、前記組を構成するｎ本のデータ線のうち１水平期間において最初と最後に前記データ線駆動回路の出力信号線に接続するデータ線を、前記三色のうち明るさに対する寄与度が他の少なくとも一色よりも小さい色の画素に対応するデータ線とし、
前記三色が、赤、緑、青の三原色であり、
前記選択順序切換部が、前記組を構成するｎ本のデータ線のうち１水平期間において最初と最後に前記データ線駆動回路の出力信号線に接続するデータ線を、青の画素に対応するデータ線とすることを特徴とする駆動制御回路。
【請求項７】
ストライプ配列またはデルタ配列に配置された三色の画素と、画素の配置に合わせて配設されたそれぞれ複数の走査線及びデータ線と、前記走査線とデータ線との交点近傍に各画素に対応して設けられ、走査線の信号にてオン／オフが制御され、オン状態とされたときにデータ線の信号を対応する画素に書き込むスイッチング素子とを備え、前記複数のデータ線は、互いに隣り合うｎ（ｎは６以上の３の倍数）本を１組として、各データ線へ出力する信号を生成するデータ線駆動回路の出力信号線のそれぞれに接続され、前記データ線のそれぞれについて、当該データ線と前記データ線駆動回路の出力信号線との間の導通を制御する選択スイッチが設けられたアクティブマトリクス型表示装置に用いられる駆動制御回路であって、
前記選択スイッチのオン／オフを制御することにより、前記組を構成するｎ本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を制御する選択順序切換部を備え、
前記選択順序切換部は、前記組を構成するｎ本のデータ線のうち１水平期間において最初と最後に前記データ線駆動回路の出力信号線に接続するデータ線を、前記三色のうち明るさに対する寄与度が他の少なくとも一色よりも小さい色の画素に対応するデータ線とし、
前記三色が、赤、緑、青の三原色であり、
前記選択順序切換部が、前記組を構成するｎ本のデータ線のうち１水平期間において最初と最後に前記データ線駆動回路の出力信号線に接続するデータ線を、赤の画素に対応するデータ線とすることを特徴とする駆動制御回路。
【請求項８】
前記選択順序切換部が、前記組を構成するｎ本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を１水平期間毎に異ならせる、請求項６または７に記載の駆動制御回路。
【請求項９】
前記選択順序切換部が、前記組を構成するｎ本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を１垂直期間毎に異ならせる、請求項６または７に記載の駆動制御回路。
【請求項１０】
前記選択順序切換部が、前記組を構成するｎ本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を、１水平期間毎かつ１垂直期間毎に異ならせる、請求項６または７に記載の駆動制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＴＦＴ（Thin Film Transistor）を用いた液晶表示装置などのアクティブマトリクス型表示装置に関し、特に、映像信号を伝送するデータ線が複数単位で束ねられてデータ線駆動回路の出力に接続されるタイプのアクティブマトリクス型表示装置及びその駆動制御回路に関する。
【背景技術】
【０００２】
近年、液晶表示装置やエレクトロ・ルミネッセンス（ＥＬ）表示装置が、フラットパネルディスプレイとして広く用いられている。特に、各画素にスイッチング素子が設けられたアクティブマトリクス型の表示装置は、原理的にコントラストが高く、応答速度が速い等といった利点を有する点で、広く普及している。【０００３】
上記スイッチング素子としては、非線形抵抗素子や半導体素子が用いられるが、なかでも、透過型表示が可能であり、大面積化も容易である等の理由から、透明な絶縁性基板上に形成されたＴＦＴが用いられている。特に、チャネル部分の半導体層に多結晶シリコン（Ｐ−ｓｉ）を用いたＴＦＴは、非晶質シリコン（ａ−Ｓｉ）を用いたものに比べ、さらに低消費電力及び高速応答が可能な表示装置を実現できる。【０００４】
このようなＴＦＴを用いたアクティブマトリクス型の表示装置は、スイッチング素子を持たない表示装置よりも製造コストが高いものとなるが、ＴＦＴを用いながらも製造コストを抑える技術も発表されている。【０００５】
例えば、複数本のデータ線が１本に束ねられ、同数のＴＦＴを介してデータ線駆動回路の出力信号線に接続された構造のアクティブマトリクス型表示装置が知られている（例えば特許文献１参照）。【０００６】
該特許文献に記載された構成を用いたアクティブマトリクス型の液晶表示装置を、図１４の等価回路図を用いて説明する。図１４において、１００は液晶パネルであり、１０２はゲート線駆動回路、１０３はデータ線駆動回路である。ゲート線駆動回路１０２は、各ゲート線（走査線）ＧＬに、走査選択電圧と非走査選択電圧とをもつゲート信号を出力するもので、データ線駆動回路１０３は、各データ線ＤＬに対して、各データ線ＤＬに対応する映像信号であるデータ信号を出力するものである。【０００７】
液晶パネル１００は、特に図示してはいないが、所定の距離を隔てて平行に対向配置されたマトリクス基板と、対向基板と、これら両基板間に充填された液晶とを有している。【０００８】
このうち、マトリクス基板には、複数の互いに平行なデータ線ＤＬ１〜ＤＬＮと、該データ線ＤＬに交差する複数の互いに平行なゲート線ＧＬ１〜ＧＬＭとが設けられ、これらデータ線ＤＬとゲート線ＧＬとの各交点には、後述する対向電極１２と液晶容量１０とで表示の一単位となる画素を構成する画素電極（図示せず）と、該画素電極を対応するデータ線ＤＬに電気的に接続するための画素ＴＦＴ１１とが配設されている。この画素ＴＦＴ１１のゲート電極は上記ゲート線ＧＬに接続されると共に、ソース電極はデータ線ＤＬに、ドレイン電極は画素電極にそれぞれ接続されている。【０００９】
このような構成では、ゲート電極に上記のゲート線駆動回路１０２よりゲート線選択電圧が印加されている期間（以下、書き込み期間と称する）、画素ＴＦＴ１１が低抵抗の状態（オン状態）になるため、上記データ線駆動回路１０３よりデータ線ＤＬに印加された映像信号を示すデータ信号の電位が画素電極へと伝達されて、画素電極の電位はデータ線ＤＬの電位と同じに設定される。一方、ゲート電極にゲート線非選択電圧が印加されている期間（以下、保持期間と称する）は、画素ＴＦＴ１１が高抵抗の状態（オフ状態）になるため、画素電極の電位は書き込み時に印加された電位に保持される。【００１０】
対向基板には、液晶容量１０の他方の電極となる対向電極１２が形成されている。対向電極１２は、対向基板の全面に設けられ、全画素共通に構成されている。対向電極１２には上記マトリクス基板の周辺に配設されたコモン端子（図示せず）を介してマトリクス基板側から適切な共通電圧が印加されるようになっている。【００１１】
液晶容量１０に印加される電圧は、画素電極と対向電極１２との電位差に相当する電圧であって、この電圧を制御することで、液晶の光透過率を制御して、画像の表示が可能となる。【００１２】
上記特許文献１にて提案されている特徴的な構成は、１本のデータ線ＤＬに、上記した液晶を駆動する画素ＴＦＴ１１とは別の第２のＴＦＴ１３（以下、ゲートＴＦＴ１３と称する）を介して、異なるデータ線ＤＬが接続され、２本１組でデータ線駆動回路１０３の出力信号線Ｄに接続されている点である。【００１３】
この図では、データ線駆動回路１０３の出力信号線Ｄ１と接続されたデータ線ＤＬ２に、ゲートＴＦＴ１３−１を介してデータ線ＤＬ１が接続されており、また、出力信号線Ｄ２と接続されたデータ線ＤＬ４に、ゲートＴＦＴ１３−２を介してデータ線ＤＬ３が接続されている。以下同様にして、図においては、Ｎ＝１２であるので、このような２本１組のデータ線群が６組形成されている。これら６つのゲートＴＦＴ１３−１〜１３−６のゲート電極は、ゲート線ＧＬａに接続されており、データ線選択回路１３０よりゲート線ＧＬａに供給されるデータ線選択信号にてその開閉が制御される。【００１４】
このような構成の液晶表示装置において、データ線ＤＬ１とゲート線ＧＬ１との交点にある液晶容量１０−１に充電された印加電圧を更新するには、ゲートＴＦＴ１３−１と画素ＴＦＴ１１−１とをオン状態とすればよい。これにより、データ線ＤＬ１にデータ線駆動回路１０３から供給されるデータ信号の電圧が、液晶容量１０−１の一方の電極である画素電極に印加され、液晶容量１０−１の印加電圧が更新される。【００１５】
なお、このとき、データ線ＤＬ２とゲート線ＧＬ１との交点にある液晶容量１０−２に充電された印加電圧までもが一緒に変動を受けるが、液晶容量１１−１の充電完了後、直ちにゲートＴＦＴ１３−１をオフ状態とし、同時に出力信号線Ｄ１より出力するデータ信号を更新することで、液晶容量１０−２は正しい電圧で再充電される。【００１６】
図１５に、このときの液晶パネル１００に印加される駆動信号（垂直同期信号、水平同期信号、データ信号、ゲートＴＦＴ１３の制御信号であるデータ線選択信号、画素ＴＦＴ１１の制御信号であるゲート線ＧＬ１〜ゲート線ＧＬＭに印加されるゲート信号）の波形を示す。なお、ここで用いた画素ＴＦＴ１１及びゲートＴＦＴ１３は、ｎチャネルＦＥＴと同じく、正電圧でオンするものである。また、Ｍ＝８とした。【００１７】
このような構成とすることで、データ線駆動回路１０３内部の出力バッファの数が、データ線ＤＬの本数の半分に削減される。これは、ゲートＴＦＴ１３の駆動を制御するためのデータ線選択回路１３０を追加したことによるコストアップを帳消しにして余りあるコスト低減をもたらす。データ線選択回路１３０は、ゲート線駆動回路１０２内に容易に集積できるため、大幅なコストアップにはならない。また、データ線駆動回路１０３の出力信号線Ｄの数も半分となるので、実装コストも削減できる。【００１８】
しかしながら、図１４に示した構成においては、束ねたデータ線ＤＬの駆動順序が走査方向に応じたデータ線ＤＬの配列順に固定されているため、以下に述べるような縞模様の表示ムラが画面に現れ、画質が低下するといった問題があった。【００１９】
ＴＦＴでは、その構造上、寄生容量（浮遊容量）を有しており、図１４の液晶表示装置の場合、ゲートＴＦＴ１３には、ソース−ドレイン間に容量Ｃ１が、ゲート−ドレイン間に容量Ｃ２が存在する。また、図示してはいないが、画素ＴＦＴ１１においても、同様の浮遊容量が存在する。さらに、データ線ＤＬとゲート線ＧＬとの交点には、カップリング容量Ｃ３が、データ線ＤＬと対向電極１２の間には容量Ｃ４が存在する。非晶質シリコンを使ったＴＦＴの場合、そのオン抵抗は数メガΩに達するため、寄生容量と言えども無視できない。【００２０】
特に、ゲート線ＧＬａの電位が下がるときに、容量Ｃ２を介して液晶容量１０−１の電荷が逃げていく影響が大きい。また、液晶容量１１−２を充電中、隣接画素の画素ＴＦＴ１１−１もオン状態であるため、僅かな要因で、容量Ｃ４と液晶容量１０−１との間で電荷の移動が発生する。【００２１】
液晶表示装置では、液晶に印加される電圧の実効値で透過率が決まるため、ベタ画像を表示しても、このような原因で、組を成す２本データ線ＤＬのうち、奇数番目のデータ線ＤＬ１，ＤＬ３，‥（グループａ）にて駆動される画素と、偶数番目のデータ線ＤＬ２，ＤＬ４，‥（ｂグループ）にて駆動される画素とでは、各々の液晶容量１０に印加される電圧に差が生じてしまい、１ドットの縦縞の表示ムラとなって現れ、実用上十分な画質が得られなくなる。【００２２】
このような液晶容量１０の電位変動は、各画素の画素電極と、その右側に位置するデータ線ＤＬとの間に存在する寄生容量に起因する。このような寄生容量が存在すると、容量カップリングによって、右側に位置するデータ線ＤＬの電位変動が、寄生容量のもう一方の電極である左側に隣接する画素の画素電極に伝わり、当該画素の液晶容量１０の充電電圧が変動してしまう。【００２３】
隣接するデータ線ＤＬの電位変動による液晶容量１０の電位の変動幅は、例えばデータ線ＤＬが４Ｖ変動した場合、液晶容量１０の電荷量Ｃｐｉｘ＝１００ｆＦ、前記寄生容量の電荷量Ｃｓｄ＝２ｆＦとすると、ΔＶ＝４×Ｃｓｄ／（Ｃｐｉｘ＋Ｃｓｄ）＝０．０７８Ｖとなる。【００２４】
液晶の電圧振幅（液晶容量１０に印加される最大電圧）は一般に５Ｖ程度であり、２５６階調の表示を行うとすれば１階調は０．０１９５Ｖとなるため、０．０７８Ｖもの変動値は４階調分の差に相当し、十分に人間の目に認識されるレベルの変動となって現れる。また、上記電圧振幅がより小さい場合はさらに視覚上の変化が大きくなり、その影響は無視できなくなる。【００２５】
なお、図１４では、２本のデータ線ＤＬを１組としてデータ線駆動回路１０３の出力信号線Ｄに接続した構成を例示したが、データ線の組の本数が２本の場合に限らず、複数本のデータ線ＤＬに対応する画素を走査方向に従って順次に駆動する場合、１水平期間において最初に駆動される画素と最後に駆動される画素との間で液晶容量１０の充電電圧の差異が大きくなり、縞模様の表示ムラを生じる原因となる。【００２６】
このような問題を鑑み、組を成す複数本のデータ線がデータ線駆動回路の出力信号線に接続される順序を、ゲート線毎に、かつ、同じゲート線であっても走査する度に異なるように切り換える構成も提案されている（特許文献２参照）。
【特許文献１】特公平３−７４８３９号公報
【特許文献２】特開２００３−５８１１９号公報（図２，図５）
【発明の開示】
【発明が解決しようとする課題】
【００２７】
しかしながら、上記特許文献２に開示された技術では、カラーフィルタを備えたアクティブマトリクス型表示装置の場合の表示ムラについては考慮されていない。【００２８】
近年、より高精細な画像を実現するために、従来よりも画素数が増加する傾向にあり、例えば６本以上のデータ線を束ねてデータ線駆動回路の１本の出力信号線に接続するような構成のアクティブマトリクス型表示装置も実現されつつある。【００２９】
本発明者は、特に、６本以上のデータ線を束ねてデータ線駆動回路の１本の出力信号線に接続する構成であって、かつ、カラーフィルタを備えたアクティブマトリクス型表示装置において、寄生容量等に起因する画質の劣化を効果的に低減する技術を見出した。すなわち、本発明の目的は、寄生容量等に起因する画質の劣化を低減することにより、表示品位の高いアクティブマトリクス型表示装置およびそれに用いられる駆動制御回路を提供することにある。
【課題を解決するための手段】
【００３０】
上記の目的を達成するために、本発明にかかるアクティブマトリクス型表示装置は、ストライプ配列またはデルタ配列に配置された三色の画素と、画素の配置に合わせて配設されたそれぞれ複数の走査線及びデータ線と、前記走査線とデータ線との交点近傍に各画素に対応して設けられ、走査線の信号にてオン／オフが制御され、オン状態とされたときにデータ線の信号を対応する画素に書き込むスイッチング素子とを備えたアクティブマトリクス型表示装置において、前記複数のデータ線は、互いに隣り合うｎ（ｎは６以上の３の倍数）本を１組として、各データ線へ出力する信号を生成するデータ線駆動回路の出力信号線のそれぞれに接続され、前記データ線のそれぞれについて、当該データ線と前記データ線駆動回路の出力信号線との間の導通を制御する選択スイッチが設けられ、前記選択スイッチのオン／オフを制御することにより、前記組を構成するｎ本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を制御する選択順序切換部を備え、前記選択順序切換部は、前記組を構成するｎ本のデータ線のうち１水平期間において最初と最後に前記データ線駆動回路の出力信号線に接続するデータ線を、前記三色のうち明るさに対する寄与度が他の少なくとも一色よりも小さい色の画素に対応するデータ線とすることを特徴とする。【００３１】
１水平期間において先に書き込まれた画素は、各画素内の寄生容量等に起因して、その後の隣接画素への書き込みによって電位が変動し易い。従って、１水平期間において最初と最後に書き込まれる画素の電位差が大きくなり、これらの画素間の明るさに差異が生じることとなる。しかし、上記の構成では、１水平期間において最初と最後にデータ線駆動回路の出力信号線に接続するデータ線を、前記三色のうち明るさに対する寄与度が他の少なくとも一色よりも小さい色の画素に対応するデータ線とすることにより、最初と最後に書き込まれる画素間の明るさの差を小さく抑えることができる。これにより、人間が見た場合に表示ムラを認識し難く、表示品位の高いアクティブマトリクス型表示装置を提供することが可能となる。【００３２】
上記のアクティブマトリクス型表示装置において、前記三色が、赤、緑、青の三原色であり、前記選択順序切換部が、前記組を構成するｎ本のデータ線のうち１水平期間において最初と最後に前記データ線駆動回路の出力信号線に接続するデータ線を、青の画素に対応するデータ線とすることが好ましい。青は、三原色のうちで、明るさに対する寄与度が最も小さい色であるため、１水平期間において最初と最後に書き込まれる画素間の明るさの差を最も小さく抑えることができる。【００３３】
上記のアクティブマトリクス型表示装置において、前記三色が、赤、緑、青の三原色であり、前記選択順序切換部が、前記組を構成するｎ本のデータ線のうち１水平期間において最初と最後に前記データ線駆動回路の出力信号線に接続するデータ線を、赤の画素に対応するデータ線とすることも好ましい。赤は、三原色のうちで、明るさに対する寄与度が二番目に小さい色であるため、１水平期間において最初と最後に書き込まれる画素間の明るさの差を小さく抑えることができるからである。【００３４】
上記のアクティブマトリクス型表示装置において、前記選択順序切換部が、前記組を構成するｎ本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を１水平期間毎に異ならせることが好ましい。明暗の画素の位置が１水平期間毎に異なることとなり、明るい画素と暗い画素が空間的に分散するので、表示ムラをより目立たち難くできるからである。【００３５】
上記のアクティブマトリクス型表示装置において、前記選択順序切換部が、前記組を構成するｎ本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を１垂直期間毎に異ならせることが好ましい。明暗の画素の位置がフレーム毎に異なることとなり、表示ムラをより目立たち難くできるからである。【００３６】
上記のアクティブマトリクス型表示装置において、前記選択順序切換部が、前記組を構成するｎ本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を、１水平期間毎かつ１垂直期間毎に異ならせることが好ましい。明暗の画素の位置が１水平期間毎かつフレーム毎に異なることとなり、表示ムラをさらに目立たち難くできるからである。特に、画素がストライプ配列である場合、明暗の画素が空間的にも均等に分散するため（千鳥配置となる）、表示ムラを目立たなくする点において効果が大きい。【００３７】
また、本発明の技術的思想は、アクティブマトリクス表示装置に用いられる駆動制御回路としても具現化される。本発明にかかる駆動制御回路は、アクティブマトリクス型表示装置において、例えば液晶パネル等の表示部の外部に接続して用いられるものであっても良いし、液晶パネル等の表示部にモノシリックに実装されるものであっても良い。【００３８】
本発明にかかる駆動制御回路は、ストライプ配列またはデルタ配列に配置された三色の画素と、画素の配置に合わせて配設されたそれぞれ複数の走査線及びデータ線と、前記走査線とデータ線との交点近傍に各画素に対応して設けられ、走査線の信号にてオン／オフが制御され、オン状態とされたときにデータ線の信号を対応する画素に書き込むスイッチング素子とを備え、前記複数のデータ線は、互いに隣り合うｎ（ｎは６以上の３の倍数）本を１組として、各データ線へ出力する信号を生成するデータ線駆動回路の出力信号線のそれぞれに接続され、前記データ線のそれぞれについて、当該データ線と前記データ線駆動回路の出力信号線との間の導通を制御する選択スイッチが設けられたアクティブマトリクス型表示装置に用いられる駆動制御回路であって、前記選択スイッチのオン／オフを制御することにより、前記組を構成するｎ本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を制御する選択順序切換部を備え、前記選択順序切換部は、前記組を構成するｎ本のデータ線のうち１水平期間において最初と最後に前記データ線駆動回路の出力信号線に接続するデータ線を、前記三色のうち明るさに対する寄与度が他の少なくとも一色よりも小さい色の画素に対応するデータ線とすることを特徴とする。【００３９】
上記の構成では、１水平期間において最初と最後にデータ線駆動回路の出力信号線に接続するデータ線を、前記三色のうち明るさに対する寄与度が他の少なくとも一色よりも小さい色の画素に対応するデータ線とすることにより、最初と最後に書き込まれる画素間の明るさの差を小さく抑えることができる。これにより、人間が見た場合に表示ムラを認識し難く、表示品位の高いアクティブマトリクス型表示装置を実現する駆動制御回路を提供することが可能となる。【００４０】
本発明にかかる駆動制御回路は、前記三色が、赤、緑、青の三原色であり、前記選択順序切換部が、前記組を構成するｎ本のデータ線のうち１水平期間において最初と最後に前記データ線駆動回路の出力信号線に接続するデータ線を、青の画素に対応するデータ線とすることが好ましい。青は、三原色のうちで、明るさに対する寄与度が最も小さい色であるため、１水平期間において最初と最後に書き込まれる画素間の明るさの差を最も小さく抑えることができる。【００４１】
本発明にかかる駆動制御回路は、前記三色が、赤、緑、青の三原色であり、前記選択順序切換部が、前記組を構成するｎ本のデータ線のうち１水平期間において最初と最後に前記データ線駆動回路の出力信号線に接続するデータ線を、赤の画素に対応するデータ線とすることが好ましい。赤は、三原色のうちで、明るさに対する寄与度が二番目に小さい色であるため、１水平期間において最初と最後に書き込まれる画素間の明るさの差を小さく抑えることができるからである。【００４２】
本発明にかかる駆動制御回路は、前記選択順序切換部が、前記組を構成するｎ本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を１水平期間毎に異ならせることが好ましい。明暗の画素の位置が１水平期間毎に異なることとなり、明るい画素と暗い画素が空間的に分散するので、表示ムラをより目立たち難くできるからである。【００４３】
本発明にかかる駆動制御回路は、前記選択順序切換部が、前記組を構成するｎ本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を１垂直期間毎に異ならせることが好ましい。明暗の画素の位置がフレーム毎に異なることとなり、表示ムラをより目立たち難くできるからである。【００４４】
本発明にかかる駆動制御回路は、前記選択順序切換部が、前記組を構成するｎ本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を、１水平期間毎かつ１垂直期間毎に異ならせることが好ましい。明暗の画素の位置が１水平期間毎かつフレーム毎に異なることとなり、表示ムラをさらに目立たち難くできるからである。特に、画素がストライプ配列である場合、明暗の画素が空間的にも均等に分散するため（千鳥配置となる）、表示ムラを目立たなくする点において効果が大きい。
【発明の効果】
【００４５】
以上のとおり、本発明によれば、１水平期間において最初と最後にデータ線駆動回路の出力信号線に接続するデータ線を、前記三色のうち明るさに対する寄与度が他の少なくとも一色よりも小さい色の画素に対応するデータ線とすることにより、最初と最後に書き込まれる画素間の明るさの差を小さく抑え、表示品位の高いアクティブマトリクス型表示装置を提供できる。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施形態にかかるアクティブマトリクス型液晶表示装置の構成を示す等価回路図である。
【図２】本発明の第１の実施形態にかかるアクティブマトリクス型液晶表示装置のカラー画素配列を示す説明図である。
【図３】本発明の第１の実施形態にかかるアクティブマトリクス型液晶表示装置における主な駆動信号の波形図である。
【図４】本発明の第１の実施形態にかかるアクティブマトリクス型液晶表示装置における画素の駆動順序の一例を示す説明図である。
【図５】本発明の第１の実施形態にかかるアクティブマトリクス型液晶表示装置における画素の駆動順序の他の例を示す説明図である。
【図６】本発明の第１の実施形態にかかるアクティブマトリクス型液晶表示装置において図５の駆動順序を実現するための主な駆動信号の波形図である。
【図７】本発明の第１の実施形態にかかるアクティブマトリクス型液晶表示装置における画素の駆動順序のさらに他の例を示す説明図である。
【図８】本発明の第１の実施形態にかかるアクティブマトリクス型液晶表示装置における画素の駆動順序のさらに他の例を示す説明図である。
【図９】本発明の第１の実施形態にかかるアクティブマトリクス型液晶表示装置における画素の駆動順序のさらに他の例を示す説明図である。
【図１０】本発明の第１の実施形態にかかるアクティブマトリクス型液晶表示装置における画素の駆動順序のさらに他の例を示す説明図である。
【図１１】本発明の第１の実施形態にかかるアクティブマトリクス型液晶表示装置における液晶駆動用ドライバの構成を示すブロック図である。
【図１２】本発明の第２の実施形態にかかるアクティブマトリクス型液晶表示装置の構成を示す等価回路図である。
【図１３】本発明の第２の実施形態にかかるアクティブマトリクス型液晶表示装置のカラー画素配列を示す説明図である。
【図１４】従来のアクティブマトリクス型表示装置の構成の一例を示す等価回路図である。
【図１５】従来のアクティブマトリクス型表示装置における主要な駆動信号を示す波形図である。
【符号の説明】
【００４７】
１，２１  液晶パネル
２  ゲートドライバ
３  液晶駆動用ドライバ（駆動制御回路）
４  データ線選択回路
１０  液晶容量
１１  画素ＴＦＴ
１２  対向電極
１３  ゲートＴＦＴ
３１  ゲートコントローラ
３２  タイミングコントローラ
３３  ＲＧＢ時分割コントローラ（選択順序切換部）
３４  シフトレジスタ
３５  データレジスタ
３６  データラッチ回路
３７  ＲＧＢ時分割スイッチ
３８  レベルシフタ
３９  Ｄ／Ａコンバータ
４０  出力バッファ
４１  階調基準電圧発生回路
ＳＯ  ソース信号出力線
ＤＬ  データ線
ＧＬ  ゲート線
ＡＳＷ  選択スイッチ
【発明を実施するための最良の形態】
【００４８】
以下の実施の形態においては、本発明にかかるアクティブマトリクス型表示装置の一例として、液晶表示装置としての実施形態のみを説明するが、本発明はこれに限定されるものではなく、ＥＬ表示装置等の任意のアクティブマトリクス型表示装置に適用可能である。【００４９】
（第１の実施形態）
本発明の実施の一形態を、図１〜図１１に基づいて説明すれば、以下の通りである。【００５０】
図１は、本実施形態にかかるアクティブマトリクス型液晶表示装置の主要な構成を示す等価回路図である。図１に示すように、本実施形態の液晶表示装置は、主として、液晶パネル１と、ゲートドライバ２と、液晶駆動用ドライバ３（駆動制御回路）とを備えている。【００５１】
液晶パネル１は、いずれも図示を省略しているが、所定の距離を隔てて平行に対向配置されたマトリクス基板および対向基板と、これら両基板間に充填された液晶とを有している。【００５２】
マトリクス基板には、互いに平行なＮ本のデータ線ＤＬ１〜ＤＬＮと、該データ線ＤＬに交差する互いに平行な複数のゲート線ＧＬ１〜ＧＬＭとが設けられている。これらデータ線ＤＬとゲート線ＧＬとの各交点に、対向電極との間の液晶容量１０により表示の一単位となる画素を構成する画素電極（図示せず）と、前記画素電極をデータ線ＤＬに電気的に接続するための画素ＴＦＴ１１とが配設されている。画素ＴＦＴ１１のゲート電極はゲート線ＧＬに、ソース電極はデータ線ＤＬに、ドレイン電極は画素電極に、それぞれ接続されている。【００５３】
画素ＴＦＴ１１は、ゲートドライバ２よりゲート線ＧＬを介して当該画素ＴＦＴ１１のゲート電極にゲート線選択電圧が印加されている期間（書き込み期間）は、低抵抗の状態（オン状態）になる。画素ＴＦＴ１１がオン状態のとき、液晶駆動用ドライバ３よりデータ線ＤＬに印加された映像信号を示すデータ信号の電位が、当該画素ＴＦＴ１１に接続された画素電極へと伝達され、画素電極の電位はデータ線ＤＬの電位と同じに設定される。一方、ゲート電極にゲート線非選択電圧が印加されている期間（保持期間）は、画素ＴＦＴ１１は高抵抗の状態（オフ状態）になり、当該画素ＴＦＴ１１に接続された画素電極の電位は、書き込み時に印加された電位に保持される。【００５４】
対向基板には、液晶容量１０について画素電極と対をなす電極である前述の対向電極が形成されている。対向電極は、対向基板の全面に設けられ、全画素共通に構成されている。対向電極には、マトリクス基板の周辺に配設されたコモン端子（図示せず）を介して、マトリクス基板側から適切な共通電圧が印加される。【００５５】
液晶容量１０に印加される電圧は、画素電極と対向電極との電位差に相当する電圧である。この電圧を制御することで、液晶の光透過率が制御され、画像の表示が可能となる。【００５６】
液晶パネル１は、図２に示すように、赤（Ｒ）フィルタ、緑（Ｇ）フィルタ、青（Ｂ）フィルタがストライプ状に配置されてなる、いわゆるストライプ配列のカラーフィルタ層を有している。なお、図２は、カラーフィルタ層のＲＧＢの各色フィルタが、マトリクス基板の画素電極に対して、基板に垂直な方向における位置が整合するように配置されている様子を示したものである。実際のカラーフィルタ層は、マトリクス基板ではなく、対向基板側に設けられている。なお、後に詳述するが、液晶パネル１のデータ線ＤＬは、６本を１組として、液晶駆動用ドライバ３のソース信号出力線ＳＯに接続されている。液晶パネル１において、６本１組のデータ線ＤＬ１〜ＤＬ６に接続する画素電極に対応して設けられているカラーフィルタを、これ以降、図２に示すとおり、それぞれの色に対応してＲ１、Ｇ１、Ｂ１、Ｒ２、Ｇ２、Ｂ２と称する。また、６本１組のデータ線ＤＬ１〜ＤＬ６に対応する６個の画素を、画素Ｒ１、Ｇ１、Ｂ１、Ｒ２、Ｇ２、Ｂ２とそれぞれ称することもある。【００５７】
６本１組のデータ線ＤＬ１〜ＤＬ６のそれぞれには、ソース信号出力線ＳＯとの導通を制御するスイッチＡＳＷが設けられている。なお、画素Ｒ１に対応するスイッチをＡＳＷ＿Ｒ１，画素Ｇ１に対応するスイッチをＡＳＷ＿Ｇ１，画素Ｂ１に対応するスイッチをＡＳＷ＿Ｂ１，画素Ｒ２に対応するスイッチをＡＳＷ＿Ｒ２，画素Ｇ２に対応するスイッチをＡＳＷ＿Ｇ２，画素Ｂ２に対応するスイッチをＡＳＷ＿Ｂ２と称する。【００５８】
液晶駆動用ドライバ３が、スイッチＡＳＷの開閉を制御することにより、１水平期間において、６本のデータ線ＤＬ１〜ＤＬ６がソース信号出力線ＳＯに所定の順序で接続されるようになっている。スイッチＡＳＷは、画素ＴＦＴ１１と同じくＴＦＴで形成することができる。【００５９】
なお、図１では、説明を分かりやすくするために、２本のソース出力信号線ＳＯ１，ＳＯ２と、これらに対応する２組合計１２本のデータ線ＤＬのみを図示したが、言うまでもなく、ソース出力信号線およびデータ線の本数は、通常これよりもはるかに多い。ゲート線ＧＬの本数についても同様である。また、図１では、表示エリア内の画素のみを図示し、表示エリア周辺のダミー画素の図示は省略した。【００６０】
ゲートドライバ２は、１水平期間において、Ｍ本のゲート線（走査線）ＧＬ１〜ＧＬＭのうちいずれか一本にのみ走査選択電圧を印加し、他のゲート線に非走査選択電圧を印加する。【００６１】
液晶駆動用ドライバ３は、コントローラとソースドライバとが集積された回路である。なお、液晶駆動用ドライバ３は、リセット信号（Ｒｅｓｅｔ）、垂直同期信号（ＶＳＹＮＣ）、水平同期信号（ＨＳＹＮＣ）、クロック信号（ＤＣＬＫ）、およびＲＧＢデータ信号を入力とし、ＲＧＢの各画素に対応する映像信号（データ信号）を出力する。また、液晶駆動用ドライバ３は、ゲートドライバ２の動作を制御するために、ゲートクロック信号（ＧＣＫ）、ゲート出力イネーブル信号（ＧＯＥ）、ゲートスタートパルス信号（ＧＳＰ）をゲートドライバ２へ供給する。また、液晶駆動用ドライバ３は、６本１組のデータ線ＤＬ１〜ＤＬ６のそれぞれに接続されたスイッチＡＳＷの開閉制御を行うために、画素選択信号ＲＳＷ１，ＧＳＷ１，ＢＳＷ１，ＲＳＷ２，ＧＳＷ２，ＢＳＷ２を出力する。液晶駆動用ドライバ３の内部構成については、後に詳述する。【００６２】
前述したとおり、このように組を成す６本のデータ線ＤＬ１〜ＤＬ６の駆動順序を、特許文献１に記載された従来技術のように常に走査方向に応じた一定の順序とした場合、すなわち、画素Ｒ１，Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２の順に駆動した場合、画素Ｂ２と画素Ｒ１との境界に当たる箇所に１ライン（ＲＧＢの３画素分）置きの縦縞模様が現れ、表示品位が著しく低下する。【００６３】
そこで、本実施形態の液晶表示装置では、液晶駆動用ドライバ３が画素選択信号ＲＳＷ１，ＧＳＷ１，ＢＳＷ１，ＲＳＷ２，ＧＳＷ２，ＢＳＷ２の出力動作を制御することにより、図２に示すＲ１，Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２の６画素（１組のデータ線ＤＬ１〜ＤＬ６に対応する画素）の駆動順序を、青の画素（Ｂ１）から始まって青の画素（Ｂ２）で終わるように制御する。【００６４】
図３に、本実施形態の液晶表示装置において、液晶駆動用ドライバ３から供給される駆動信号のうち、ゲート出力イネーブル信号（ＧＯＥ）と、画素選択信号（ＲＳＷ１，ＧＳＷ１，ＢＳＷ１，ＲＳＷ２，ＧＳＷ２，ＢＳＷ２）と、ソース信号出力線ＳＯから画素Ｒ１，Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２へ与えられるデータ信号（Ｓｉｇ＿Ｒ１，Ｓｉｇ＿Ｇ１，Ｓｉｇ＿Ｂ１，Ｓｉｇ＿Ｒ２，Ｓｉｇ＿Ｇ２，Ｓｉｇ＿Ｂ２）の波形を示す。【００６５】
図３に示すように、液晶駆動用ドライバ３は、１水平期間において、画素選択信号を、ＢＳＷ１，ＧＳＷ１，ＲＳＷ１，ＲＳＷ２，ＧＳＷ２，ＢＳＷ２の順に高電位（オン状態）に設定する。画素選択信号は、ある時点ではいずれか一つのみがオン状態とされる。例えばＢＳＷ１がオン状態である間は、他の画素選択信号は低電位（オフ状態）に保持される。ＢＳＷ１がオフ状態に切り換えられると、ＧＳＷ１のみがオン状態に切り換えられ、その他の画素選択信号はオフ状態に維持される。【００６６】
なお、上述のように画素選択信号ＢＳＷ１がオン状態に設定されると、スイッチＡＳＷ＿Ｂ１が閉じて、ソース信号出力線ＳＯとデータ線ＤＬ３が導通状態となる。このとき、液晶駆動用ドライバ３は、データ線ＤＬ３へ、画素Ｂ１に対応するデータ信号Ｓｉｇ＿Ｂ１を供給する。次に、画素選択信号ＧＳＷ１がオン状態に設定されると、スイッチＡＳＷ＿Ｇ１が閉じて、ソース信号出力線ＳＯとデータ線ＤＬ２とが導通状態となる。このとき、液晶駆動用ドライバ３は、データ線ＤＬ２へ、画素Ｇ１に対応するデータ信号Ｓｉｇ＿Ｇ１を供給する。【００６７】
以上のようにして、画素選択信号が、ＢＳＷ１，ＧＳＷ１，ＲＳＷ１，ＲＳＷ２，ＧＳＷ２，ＢＳＷ２の順にオン状態に設定されることにより、図４に示すように、６本１組のデータ線ＤＬに対応する６つの画素（Ｒ１，Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２）は、Ｂ１，Ｇ１，Ｒ１，Ｒ２，Ｇ２，Ｂ２の順に駆動される。なお、図４〜図５，図７〜図１０において、枠内に示した数字は、当該画素の駆動順序を表す。【００６８】
ここで、上述のように、６本１組のデータ線ＤＬに対応する６つの画素を、Ｂ１，Ｇ１，Ｒ１，Ｒ２，Ｇ２，Ｂ２の順に駆動することによる効果について説明する。【００６９】
図３に示すように、最初に画素Ｂ１にデータ信号Ｓｉｇ＿Ｂ１が供給されることにより、画素Ｂ１の液晶容量１０は所定の電圧に充電される。次に、画素Ｇ１にデータ信号Ｓｉｇ＿Ｇ１が供給されることにより、画素Ｇ１の液晶容量１０が所定の電圧に充電されるが、このとき、画素Ｇ１の右側に隣接する画素であって先に書き込みがなされている画素Ｂ１の電位が、画素Ｇ１への書き込みの影響を受けて変動する。このような液晶容量１０の電位変動は、各画素の画素電極と、その右側に位置するデータ線ＤＬとの間に存在する寄生容量Ｃｐ（図１参照）に起因する。【００７０】
さらに、画素Ｒ１にデータ信号Ｓｉｇ＿Ｒ１が供給されることにより、画素Ｒ１の液晶容量１０が所定の電圧に充電されると、画素Ｒ１の右側に隣接する画素であって先に書き込みがなされている画素Ｇ１の電位が、画素Ｒ１への書き込みの影響を受けて変動する。【００７１】
次に、画素Ｒ２にデータ信号Ｓｉｇ＿Ｒ２が供給されることにより、画素Ｒ２の液晶容量１０が所定の電圧に充電されるが、このとき、画素Ｒ２の左側に隣接する画素Ｂ１は、画素Ｒ２への書き込み時にデータ線ＤＬ４の電位が変動することにより、その影響を受けて電位が変動する。なお、画素Ｒ２への書き込みの際に、画素Ｒ２の右側に隣接する画素Ｇ２の液晶容量も、その影響を受けて電位が変動するが、直後に画素Ｇ２への書き込みがなされて所望の電位に充電されるので、影響は残らない。【００７２】
また、画素Ｇ２へ書き込みがなされるときにデータ線ＤＬ５の電位が変動することにより、画素Ｇ２の左側に隣接する画素Ｒ２は、画素Ｇ２への書き込みによる影響を受けて電位が変動する。このとき上記と同様に、画素Ｇ２の右側に隣接する画素Ｂ２の液晶容量は、画素Ｇ２への書き込みの影響を受けて電位が変動するが、その直後に画素Ｂ２への書き込みがなされて所望の電位に充電されるので、影響は残らない。【００７３】
さらに、画素Ｂ２への書き込みの際に、画素Ｂ２の右側に隣接する画素Ｒ１が、その影響を受けて電位が変動する。【００７４】
以上の説明と図３から分かるように、６個の画素のうち、最初に駆動される画素Ｂ１の電位が最も高く、最後に駆動される画素Ｂ２の電位が最も低くなる。このように、最初に駆動される画素と最後に駆動される画素との電位差は、縞模様の表示ムラを生じさせる原因となる。例えばノーマリホワイトの液晶パネルの場合、液晶容量１０の電位が高いほど画素の表示状態は暗くなるため、図３の場合であれば、画素Ｂ１よりも画素Ｂ２の方が明るく表示されるからである。ノーマリブラックの場合は、この逆に、画素Ｂ２よりも画素Ｂ１の方が明るく表示される。しかし、赤、緑、青の三原色のうち、青は明るさに対する寄与度が最も小さい色であるため、本実施形態のように、１水平期間内で電位差が最も大きくなる画素対が青の画素同士となるように６個の画素の駆動順序を制御することにより、人間の視覚に与える影響を最も小さくすることができる。【００７５】
なお、「明るさに対する寄与度」は、「測光量（人間の眼が感じる光の量）」あるいは「視感度」と表すこともできる。人間の眼は、受けた光のエネルギーが一定であっても、波長によって明るさの感じ方が異なる。このような特性を視感度特性と呼ぶ。視感度特性は、周囲の明るさによっても変化するが、表示装置が一般的に利用される環境においては、三原色のうち緑色の光の視感度が最も高く、青色の光の視感度が最も低いと言える。【００７６】
上述の説明では、最初に駆動される画素をＢ１とし、最後に駆動される画素をＢ２としたが、図５に示すように、最初に駆動される画素をＢ２とし、最後に駆動される画素をＢ１としても良い。この場合に液晶駆動用ドライバ３から供給される駆動信号は、図６に示すとおりである。【００７７】
なお、最初と最後が青の画素であれば、２番目以降５番目までの画素の駆動順序は任意で良く、同等の効果が得られる。【００７８】
また、三原色のうち、明るさに対する寄与度は、緑が最も高く、その次が赤であり、赤と青の寄与度の差異は、緑と赤との間の差異ほど大きくない。従って、最初に駆動される画素を赤（Ｒ１またはＲ２）とし、最後に駆動される画素が赤（Ｒ２またはＲ１）になるようにしても、縞模様の表示ムラを防止する点において、最初と最後を青の画素にする場合とほぼ同等の効果が得られる。【００７９】
さらに、図４および図５にそれぞれ示した駆動方法では、奇数ゲート線と偶数ゲート線とで画素の駆動順序を同じとしたが、図７または図８に示すように、奇数ゲート線と偶数ゲート線とで画素の駆動順序を異ならせても良い。【００８０】
また、１フレーム毎に画素の駆動順序を異ならせるようにすれば、フレーム毎に画素の明暗が異なるので、表示ムラがより目立たなくなるという利点がある。例えば、図９に示すように、偶数フレームでは例えばＢ１，Ｇ１，Ｒ１，Ｒ２，Ｇ２，Ｂ２の順序で画素を駆動し、奇数フレームでは例えばＢ２，Ｇ２，Ｒ２，Ｒ１，Ｇ１，Ｂ１の順序で画素を駆動することが考えられる。【００８１】
あるいは、図１０に示すように、ライン毎に画素の駆動順序を異ならせ、かつ、フレーム毎にも画素の駆動順序を異ならせることも好ましい。図１０の例では、偶数フレームでは、奇数ゲート線の画素をＢ１，Ｇ１，Ｒ１，Ｒ２，Ｇ２，Ｂ２の順序で駆動し、偶数ゲート線の画素をＢ２，Ｇ２，Ｒ２，Ｒ１，Ｇ１，Ｂ１の順序で駆動する。そして、奇数フレームでは、奇数ゲート線の画素をＢ２，Ｇ２，Ｒ２，Ｒ１，Ｇ１，Ｂ１の順序で駆動し、偶数ゲート線の画素をＢ１，Ｇ１，Ｒ１，Ｒ２，Ｇ２，Ｂ２の順序で駆動する。図１０に示す駆動方法によれば、ゲート線毎に明暗の画素が異なり、かつ、フレーム毎にも画素の明暗が異なるので、明暗の画素が空間的にも千鳥配置となり、表示ムラがさらに目立たなくなる。【００８２】
なお、１フレーム毎に液晶容量１０への印加電圧の極性を反転させるいわゆる極性反転駆動と、図９または図１０に示したフレーム毎に画素の駆動順序を異ならせる駆動方法とを組み合わせることも好ましい。特に、極性反転駆動と図９に示した駆動方法とを組み合わせれば、縦方向（データ線に沿った方向）の縞模様を効果的に解消できる。【００８３】
ここで、液晶駆動用ドライバ３の内部構成について、図１１を参照しながら詳しく説明する。液晶駆動用ドライバ３は、図１１に示すように、ゲートコントローラ３１、タイミングコントローラ３２、ＲＧＢ時分割コントローラ３３（選択順序切換部）、シフトレジスタ３４、データレジスタ３５、データラッチ回路３６、ＲＧＢ時分割スイッチ３７、レベルシフタ３８、Ｄ／Ａコンバータ３９、出力バッファ４０、階調基準電圧発生回路４１を備えている。【００８４】
タイミングコントローラ３２は、リセット信号（Ｒｅｓｅｔ）、垂直同期信号（ＶＳＹＮＣ）、水平同期信号（ＨＳＹＮＣ）、および、クロック信号（ＤＣＬＫ）を入力し、ゲートコントローラ３１へのゲートタイミング制御信号、シフトレジスタ３４へのスタートパルス、データラッチ回路３６へのデータラッチ制御信号、ＲＧＢ時分割コントローラ３３およびＲＧＢ時分割スイッチ３７への時分割スイッチ制御信号をそれぞれ生成し、出力する。時分割スイッチ制御信号は、６個の画素（Ｒ１，Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２）の駆動タイミングを指示する信号である。【００８５】
ゲートコントローラ３１は、ゲートタイミング制御信号に基づいて、ゲートクロック信号（ＧＣＫ）、ゲート出力イネーブル信号（ＧＯＥ）、ゲートスタートパルス信号（ＧＳＰ）をそれぞれ生成し、ゲートドライバ２へ出力する。【００８６】
ＲＧＢ時分割コントローラ３３は、タイミングコントローラ３２からの時分割スイッチ制御信号に基づき、ゲートコントローラ３１からの各信号と同期して、画素選択信号ＲＳＷ１，ＧＳＷ１，ＢＳＷ１，ＲＳＷ２，ＧＳＷ２，ＢＳＷ２を生成し、出力する。【００８７】
タイミングコントローラ３２からのスタートパルスは、シフトレジスタ３４を介してデータレジスタ３５へ与えられる。データレジスタ３５では、クロック信号（ＤＣＬＫ）と共にＲＧＢデータが入力され、入力されたＲＧＢデータは、シフトレジスタ３４からの供給信号に応じて、データラッチ回路３６でラッチされる。データラッチ回路３６でラッチされたＲＧＢデータは、データラッチ制御信号に応じてＲＧＢ時分割スイッチ３７へ送られる。【００８８】
ＲＧＢ時分割スイッチ３７は、時分割スイッチ制御信号に応じて、６個の画素（Ｒ１，Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２）のそれぞれに対応するＲＧＢデータ信号を、これらの画素の駆動順序に応じた順に出力する。出力されたＲＧＢデータ信号は、レベルシフタ３８を介してＤ／Ａコンバータ３９へ与えられ、階調基準電圧発生回路４１から供給される階調基準電圧に応じた振幅を有するアナログ信号に変換され、出力バッファ４０に蓄積された後、ソース信号出力線ＳＯから、上述のとおり、画素選択信号ＲＳＷ１，ＧＳＷ１，ＢＳＷ１，ＲＳＷ２，ＧＳＷ２，ＢＳＷ２によるスイッチＡＳＷの開閉制御に従って、各データ線ＤＬへ出力される。【００８９】
上記では、本発明にかかる駆動制御回路を、コントローラとソースドライバの機能を併せ持つ集積回路である液晶駆動用ドライバ３として実施する例を説明したが、図１１に示した回路と等価であれば、その回路構成は任意である。また、コントローラとソースドライバとを別個の集積回路で実現しても良い。【００９０】
上記で説明した液晶駆動用ドライバ３およびゲートドライバ２は、液晶パネル１の外部に接続された構成であった。しかし、本発明の実施形態はこれに限定されず、例えば、多結晶シリコン（ｐ−Ｓｉ）または連続粒界結晶シリコン（ＣＧＳ）を用いて、図１１に示した液晶駆動用ドライバ３およびゲートドライバ２と等価な駆動回路を、液晶パネル１の基板上にモノリシックに実装した構成とすることも可能である。【００９１】
また、本実施形態では、６本のデータ線ＤＬ１〜ＤＬ６が束ねられて１本のソース信号出力線ＳＯへ接続された構成において、ＲＧＢの６画素分を一単位とし、それら６画素中の駆動順序を制御するものとした。しかし、１本のソース信号出力線へ接続されるデータ線の本数は６本に限定されず、三原色のカラーフィルタを用いる場合であれば、９本または１２本以上の３の倍数に相当する本数で実現することが可能である。【００９２】
（第２の実施形態）
本発明にかかる他の実施形態について、図１２〜図１３に基づいて説明すれば、以下の通りである。なお、第１の実施形態で説明した構成と同様の機能を有する構成については、同じ参照記号を付記し、その詳細な説明を省略する。【００９３】
図１２は、本実施形態にかかるアクティブマトリクス型液晶表示装置の主要な構成を示す等価回路図である。図１２に示すように、本実施形態の液晶表示装置は、主として、液晶パネル２１と、ゲートドライバ２と、液晶駆動用ドライバ３とを備えている。【００９４】
液晶パネル２１は、図１３に示すようにデルタ配列をなす三原色（ＲＧＢ）のカラーフィルタ層を備え、データ線ＤＬ、画素ＴＦＴ、および画素電極等の配置がカラーフィルタ層のデルタ配列に対応している点において、第１の実施形態の液晶パネル１と異なっている。なお、図１２の等価回路図は、データ線ＤＬと画素ＴＦＴおよび液晶容量等との接続関係を表したものであり、マトリクス基板上の画素の位置関係は同図には表れていない。【００９５】
液晶パネル２１では、６本１組のデータ線ＤＬ１〜ＤＬ６が束ねられて１本のソース信号出力線ＳＯへ接続されている点では液晶パネル１と同じである。しかし、ゲート線ＧＬ２（偶数ライン）に接続された画素Ｒ１，Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２は、ゲート線ＧＬ１（奇数ライン）に接続された画素Ｒ１，Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２に対して、左へ１．５画素分だけずれた位置に配置され、デルタ配列が形成されている。【００９６】
また、液晶パネル２１におけるデータ線ＤＬ１は、ゲート線ＧＬ１（奇数ライン）に接続された画素Ｒ１の左側を通り、ゲート線ＧＬ２（偶数ライン）に接続された画素Ｒ１の右側を通るように、屈曲して敷設されている。この結果、ゲート線ＧＬ１では、画素Ｒ１の画素電極に接続する画素ＴＦＴ１１はデータ線ＤＬ１の右側に配置され、ゲート線ＧＬ２では、画素Ｒ１の画素電極に接続する画素ＴＦＴ１１はデータ線ＤＬ１の左側に配置されている。同様に、データ線ＤＬ２は、ゲート線ＧＬ１に接続された画素Ｇ１の左側を通り、ゲート線ＧＬ２に接続された画素Ｇ１の右側を通るように、屈曲して敷設されている。以下、データ線ＤＬ３〜ＤＬ６についても同様に、画素Ｂ１，Ｒ２，Ｇ２，Ｂ２の間を屈曲して敷設されている。【００９７】
このように構成された液晶パネル２１に対して、液晶駆動用ドライバ３は、図４または図５に示すような順序で、６個の画素（Ｒ１，Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２）を駆動する。本実施形態においても、液晶駆動用ドライバ３の構成は、第１の実施形態と同様であるため、重複した説明は行わない。【００９８】
このように、１水平期間内で電位差が最も大きくなる画素対が青の画素同士となるように６個の画素の駆動順序を制御することにより、人間の視覚に与える影響を最も小さくすることができる。【００９９】
なお、第１の実施形態では、図７または図８に示すように１ライン毎に画素の駆動順序を異ならせる駆動方法も有効であったが、本実施形態では、このような駆動方法を採用しても明暗の画素の空間的配置は変化しないため、表示ムラをなくす上では効果はない。【０１００】
しかし、第１の実施形態において図９に示したように、フレーム毎に画素の駆動順序を異ならせる方法は、画素Ｂ１と画素Ｂ２とがフレーム毎に明暗を繰り返すので、表示ムラがより目立たなくなるという効果がある。【０１０１】
なお、本実施形態においても、６本のデータ線ＤＬ１〜ＤＬ６に接続された６個の画素の駆動順序を、青の画素で始まって青の画素で終了する例を示したが、第１の実施形態と同様に、赤の画素で始まって赤の画素で終了することとしても、ほぼ同様の効果が得られる。【０１０２】
また、本実施形態においても、６本のデータ線ＤＬ１〜ＤＬ６が束ねられて１本のソース信号出力線ＳＯへ接続された構成において、ＲＧＢの６画素分を一単位とし、それら６画素中の駆動順序を制御するものとした。しかし、１本のソース信号出力線へ接続されるデータ線の本数は６本に限定されず、三原色のカラーフィルタを用いる場合であれば、９本または１２本以上の３の倍数に相当する本数で実現することが可能である。
【産業上の利用可能性】
【０１０３】
本発明は、寄生容量等に起因する画質の劣化を低減することにより、高い表示品位を実現するアクティブマトリクス型表示装置およびそれに用いられる駆動制御回路として利用可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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