(57)【特許請求の範囲】
【請求項１】
少なくとも２つの互いに異なるタイプの表示装置を製造する製造ラインを用いた表示装置の製造方法であって、
前記表示装置の表示装置回路と、それぞれが互いに異なる前記表示装置回路を構成する回路要素の特性を評価するための少なくとも抵抗テスト要素および容量テスト要素を含む第１テスト要素群を備える回路基板を作製する工程と、
前記回路基板に形成された前記抵抗テスト要素および容量テスト要素の特性を測定する工程を含む、前記回路要素の特性を評価する工程と、
を包含し、
前記抵抗テスト要素は、前記少なくとも２つの互いに異なるタイプの表示装置に対して共通のパターンで配置された複数のテスト端子に含まれる６つの第１テスト端子のうちの４つの第１テスト端子に接続されており、前記容量テスト要素は前記６つの第１テスト端子のうちの残りの２つの第１テスト端子に接続されており、
前記測定工程は、前記表示装置のタイプに関わらず、共通のプローブを前記第１テスト端子に接触させた状態で実行される、表示装置の製造方法。
【請求項２】
前記回路基板は、それぞれが互いに異なる特性を評価するための少なくとも２つのさらなるテスト要素を含む第２テスト要素群をさらに備え、
前記少なくとも２つのさらなるテスト要素は、さらなる抵抗テスト要素およびさらなる容量テスト要素であって、前記第２テスト要素群は、前記複数の第１テスト端子と同じパターンで配置された複数の第２テスト端子に接続されている、請求項１に記載の表示装置の製造方法。
【請求項３】
前記測定工程において、前記共通のプローブを前記複数の第１テスト端子に同時に接触させる工程と、前記共通のプローブを前記複数の第２テスト端子に同時に接触させる工程とが互いに独立に実行される、請求項２に記載の表示装置の製造方法。
【請求項４】
前記回路要素の特性を評価する工程は、
前記回路基板が前記少なくとも２つの互いに異なるタイプのうちのいずれであるかを特定する工程と、
前記特定されたタイプに応じた測定条件情報および前記複数のテスト端子の配置情報を取得する工程と、
前記取得された前記測定条件および前記配置情報に基づいて、前記共通のプローブを前記回路基板に対して相対的に移動させる工程と、
を包含する、請求項１から３のいずれかに記載の表示装置の製造方法。
【請求項５】
前記回路基板作製工程は、マザー基板上に複数の回路基板を形成する工程であり、前記特性評価工程は、前記複数の回路基板のそれぞれについて順次実行される、請求項１から４のいずれかに記載の表示装置の製造方法。
【請求項６】
表示装置の表示装置回路と、前記表示装置回路を構成する回路要素の特性を評価するための複数のテスト要素とを備える表示装置用基板であって、
前記複数のテスト要素は、それぞれが互いに隣接する抵抗テスト要素および容量テスト要素を含む第１テスト要素群および第２テスト要素群を少なくとも有し、
前記第１テスト要素群は、所定のパターンで配置された６つの第１テスト端子を備え、前記第１テスト要素群の抵抗テスト要素は、前記６つの第１テスト端子のうちの４つの第１テスト端子に接続されており、前記容量テスト要素は前記６つの第１テスト端子のうちの残りの２つの第１テスト端子に接続されており、前記第２テスト要素群は、前記複数の第１テスト端子と同じパターンで配置された複数の第２テスト端子の少なくとも一部に接続されている表示装置用基板。
【請求項７】
請求項６に記載の表示装置用基板が備える複数のテスト要素の特性を測定するための測定システムであって、
前記表示装置用基板における複数の第１テスト端子と同じパターンで配置された複数の接触部を有するプローブと、
それぞれに複数の前記表示装置用基板が形成された複数のマザー基板を収納するカセットに付された情報を読み取る手段と、
前記読取り手段によって読み取られた前記情報に基づいて、前記カセットから前記マザー基板を取り出す手段と、
前記マザー基板上に未測定のテスト要素が存在するか否かを判断する第１判断手段と、
前記第１判断手段によって未測定のテスト要素が存在すると判断された場合には、前記マザー基板のタイプに応じて、前記プローブを前記表示装置用基板上に設けられた未測定のテスト要素に対して相対的に移動させる手段と、
前記テスト要素に接続された端子を含む複数のテスト端子と前記プローブの複数の前記接触部とを接触させ、前記テスト要素の特性の測定を行う手段と、
前記第１判断手段によって未測定のテスト要素が存在しないと判断された場合には、前記カセットに未測定の前記マザー基板が収納されているか否かを判断する第２判断手段と、
前記第２判断手段によって未測定の前記マザー基板が収納されていると判断された場合には、前記カセットから未測定の前記マザー基板を取り出す手段と、
前記第２判断手段によって未測定のマザー基板が収納されていないと判断された場合には、未測定の前記カセットが存在するか否かを判断する第３判断手段と、
前記第３判断手段によって未測定の前記カセットが存在すると判断された場合には、前記読取り手段による前記情報の読み取りが可能となるように、未測定の前記カセットを移動する手段と、
を包含する、測定システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示装置の製造方法、表示装置用基板および測定システムに関する。特にＴＦＴ（Thin Film Transistor）型、ＭＩＭ（Metal-Insulator-Metal ）型などのアクティブマトリクス型の液晶表示装置の製造方法、かかる液晶表示装置を製造するために用いられる基板およびその測定システムに関する。
【０００２】
【従来の技術】
近年、表示装置の高性能化が進んでおり、それに伴ないデバイス特性の管理もこれまで以上に厳しく要求されている。デバイス特性の管理は、品質管理、不良基板の早期発見および不良基板の工程流出防止のために必要である。例えば、液晶表示装置のＴＦＴ基板は、複数の薄膜堆積工程およびパターニンク工程を含むプロセスを用いて作製され、その製造プロセス等を評価するために、ＴＦＴ特性、バスライン抵抗、コンタクト抵抗などの評価が行なわれる。かかる評価手法として、評価する目的に応じたテスト要素を含むＴＥＧ（Test Element Group）をＴＦＴ基板上に設け、各テスト要素に接続された端子にプローブを接触させて、各テスト要素の特性を測定する手法がある（例えば特開平８−１９００８７号公報、特に同公報の図１および図２参照）。
【０００３】
【発明が解決しようとする課題】
しかし、液晶表示装置のタイプは多種多様であるので、評価すべき特性の項目および数も液晶表示装置のタイプにより異なり、ＴＥＧを構成するテスト要素の種類および数も異なる。例えば、絵素全面を覆う有機絶縁膜が形成されたＴＦＴ基板の場合には、有機絶縁膜を有しないＴＦＴ基板に対して行なわれる特性評価に加えて、有機絶縁膜に関連した特性の評価が行なわれる。また、液晶表示装置のサイズも多様であるので、設計上の都合から、ＴＥＧの数や位置が制限を受けることがある。近年、多品種の液晶表示装置を効率良く製造するために、同一の製造ラインを用いて、同一のマザー基板からパネルサイズの異なる液晶表示装置が製造されることがあり、また、同じサイズのマザー基板を用いて、マザー基板毎にパネルサイズの異なる液晶表示装置が製造されることがある。このように、液晶表示装置のタイプごとにＴＥＧの位置や検査項目が異なるので、それに応じたプローブが必要となり、液晶表示装置のタイプごとに高価なプローブを準備し、検査する必要がある。したがって、それぞれの液晶表示装置のタイプに対応した検査装置を複数準備するか、あるいは同じ検査装置で液晶表示装置のタイプが変わるごとにプローブを取り替える必要があるので、製造プロセスに煩雑さがある。また、プローブを取り替える間の時間が無駄となり、生産効率が低下するという問題もある。
【０００４】
一方、最近の表示装置は、ＴＥＧを形成するための基板上のスペースがますます減少する傾向にある。その第１の原因として、生産コストの削減が挙げられる。生産コストを抑えるために、１枚のマザー基板からできるだけ多数の基板を取らなければならず、表示部以外の基板の面積を極力小さくする必要があるからである。最近の表示装置は、中型や小型に特化した開発が行われる傾向にあり、モバイル商品に用いられる小型サイズの基板で、この原因は特に顕著である。第２の原因として、近年の表示装置の狭額縁化が挙げられる。表示部以外の額縁部をできるだけ狭くするために、狭い領域に必要な端子（ドライバなど）やＴＥＧを形成しなければならないからである。したがって、各テスト要素が効率良く集積化されたＴＥＧの開発が求められる。
【０００５】
本発明の目的は、安価に、また作業効率良く評価を行うことができ、もって生産効率の高い表示装置用基板を提供することにある。本発明の他の目的は、タイプの異なる表示装置を製造する製造ラインを用いた表示装置の製造方法であって、生産効率の高い表示装置の製造方法を提供することにある。言い換えれば、本発明の他の目的は、同じ製造ラインで多種多様な表示装置を効率よく製造することにある。
【０００６】
【課題を解決するための手段】
（１）本発明の表示装置の製造方法は、少なくとも２つの互いに異なるタイプの表示装置を製造する製造ラインを用いた表示装置の製造方法であって、 前記表示装置の表示装置回路と、それぞれが互いに異なる前記表示装置回路を構成する回路要素の特性を評価するための少なくとも抵抗テスト要素および容量テスト要素を含む第１テスト要素群を備える回路基板を作製する工程と、前記回路基板に形成された前記抵抗テスト要素および容量テスト要素の特性を測定する工程を含む、前記回路要素の特性を評価する工程と、を包含し、前記抵抗テスト要素は、前記少なくとも２つの互いに異なるタイプの表示装置に対して共通のパターンで配置された複数のテスト端子に含まれる６つの第１テスト端子のうちの４つの第１テスト端子に接続されており、前記容量テスト要素は前記６つの第１テスト端子のうちの残りの２つの第１テスト端子に接続されており、
前記測定工程は、前記表示装置のタイプに関わらず、共通のプローブを前記第１テスト端子に接触させた状態で実行されるものである。
【０００７】
なお、本発明における「異なるタイプ」は、表示装置の大きさ、表示装置回路を構成する回路要素の種類の相違のみならず、回路要素の製造プロセスの相違なども含まれる。また、「回路基板」は、ＴＦＴ基板、ＭＩＭ基板などの複数の回路要素が形成された基板を指す（以下、「表示装置用基板」ともいう。）。「テスト要素」は、基板上の表示装置回路が占有する領域以外の空いた領域に設けられた要素である。「表示装置回路」は、表示装置として動作するために必要な回路全体を指し、表示領域に設けられる絵素電極、ＴＦＴなどのスイッチ要素、バスラインなどの配線部および端子部だけでなく、スイッチ要素を駆動させるための駆動回路などが含まれる。「共通のパターンで配置された複数のテスト端子」とは、少なくとも２つの互いに異なるタイプの表示装置のそれぞれに配置された複数のテスト端子のパターンが一部または全部において同一であることを指す。
【０００８】
（２）  上記（１）に記載の表示装置の製造方法において、前記回路基板は、それぞれが互いに異なる特性を評価するための少なくとも２つのさらなるテスト要素を含む第２テスト要素群をさらに備え、前記少なくとも２つのさらなるテスト要素は、さらなる抵抗テスト要素およびさらなる容量テスト要素であって、前記第２テスト要素群は、前記複数の第１テスト端子と同じパターンで配置された複数の第２テスト端子に接続されている。
【０００９】
（３）  上記（２）に記載の表示装置の製造方法における前記測定工程において、前記共通のプローブを前記複数の第１テスト端子に同時に接触させる工程と、前記共通のプローブを前記複数の第２テスト端子に同時に接触させる工程とが互いに独立に実行される。
【００１０】
（４）  上記（１）から（３）のいずれかに記載の表示装置の製造方法において、前記回路要素の特性を評価する工程は、前記回路基板が前記少なくとも２つの互いに異なるタイプのうちのいずれであるかを特定する工程と、前記特定されたタイプに応じた測定条件情報および前記複数のテスト端子の配置情報を取得する工程と、前記取得された前記測定条件および前記配置情報に基づいて、前記共通のプローブを前記回路基板に対して相対的に移動させる工程と、を包含する。
【００１１】
（５）  上記（１）から（４）のいずれかに記載の表示装置の製造方法において、前記回路基板作製工程は、マザー基板上に複数の回路基板を形成する工程であり、前記特性評価工程は、前記複数の回路基板のそれぞれについて順次実行される。
【００１２】
本発明の表示装置用基板において、前記複数の第１テスト端子は６つの第１テスト端子であって、前記抵抗テスト要素は、前記６つの第１テスト端子のうちの４つの第１テスト端子に接続されており、前記容量テスト要素は前記６つの第１テスト端子のうちの残りの２つの第１テスト端子に接続されている。
【００１３】
本発明における「表示装置用基板」は、作製を意図する表示装置に適合する大きさを有する基板であり、典型的には、複数の表示装置用基板が形成されたマザー基板を所定の大きさに切断して作製される。
【００１４】
本発明の測定システムは、本発明の表示装置用基板が備える複数のテスト要素の特性を測定するための測定システムであって、前記表示装置用基板における複数の第１テスト端子と同じパターンで配置された複数の接触部を有するプローブと、それぞれに複数の前記表示装置用基板が形成された複数のマザー基板を収納するカセットに付された情報を読み取る手段と、前記読取り手段によって読み取られた前記情報に基づいて、前記カセットから前記マザー基板を取り出す手段と、前記マザー基板上に未測定のテスト要素が存在するか否かを判断する第１判断手段と、前記第１判断手段によって未測定のテスト要素が存在すると判断された場合には、前記マザー基板のタイプに応じて、前記プローブを前記表示装置用基板上に設けられた未測定のテスト要素に対して相対的に移動させる手段と、前記テスト要素に接続された端子を含む複数のテスト端子と前記プローブの複数の前記接触部とを接触させ、前記テスト要素の特性の測定を行う手段と、前記第１判断手段によって未測定のテスト要素が存在しないと判断された場合には、前記カセットに未測定の前記マザー基板が収納されているか否かを判断する第２判断手段と、前記第２判断手段によって未測定の前記マザー基板が収納されていると判断された場合には、前記カセットから未測定の前記マザー基板を取り出す手段と、前記第２判断手段によって未測定のマザー基板が収納されていないと判断された場合には、未測定の前記カセットが存在するか否かを判断する第３判断手段と、前記第３判断手段によって未測定の前記カセットが存在すると判断された場合には、前記読取り手段による前記情報の読み取りが可能となるように、未測定の前記カセットを移動する手段と、を包含する。
【００１５】
以下、作用を説明する。本発明の表示装置の製造方法において、表示装置回路を構成する回路要素の特性を評価するための複数のテスト要素のそれぞれは、少なくとも２つの互いに異なるタイプの表示装置に対して共通のパターンで配置された複数のテスト端子の少なくとも一部のテスト端子に接続されている。また、表示装置のタイプに関わらず、前記少なくとも一部のテスト端子に共通のプローブを接触させた状態で、前記複数のテスト要素の特性が測定される。したがって、この製造方法によれば、表示装置のタイプに関わらず、共通のプローブを用いて回路要素の特性を評価することができるので、表示装置のタイプごとにプローブを準備して、取り替える必要がなく、安価に、また作業効率良く、回路要素の特性を評価することができ、よって効率良く表示装置を製造することができる。
【００１６】
また、回路基板は、それぞれが互いに異なる特性を評価するための少なくとも２つのテスト要素を含む第１テスト要素群を備えている。したがって、この製造方法によれば、共通のプローブを用いて、第１テスト要素群に含まれる少なくとも２つの異なる特性を評価することができる。
【００１７】
さらに、回路基板は、それぞれが互いに異なる特性を評価するための少なくとも２つのさらなるテスト要素を含む第２テスト要素群をさらに備えている。また、第２テスト要素群は、複数の第１テスト端子と同じパターンで配置された複数の第２テスト端子の少なくとも一部のテスト端子に接続されている。さらに、測定工程において、共通のプローブを複数の第１テスト端子の少なくとも一部のテスト端子に同時に接触させる工程と、共通のプローブを複数の第２テスト端子の少なくとも一部のテスト端子に同時に接触させる工程とが独立に実行される。したがって、この製造方法によれば、共通のプローブを用いて、第１テスト要素群および第２テスト要素群の各特性を測定することができるので、第１テスト要素群および第２テスト要素群の各特性の測定に際して、プローブを取り替える必要がなく、安価に、また作業効率良く、回路要素の特性を評価することができ、よって効率良く表示装置を製造することができる。また、この製造方法によれば、プローブを前記少なくとも一部のテスト端子に同時に接触させるので、第１テスト要素群および第２テスト要素群のそれぞれに含まれる、互いに異なる特性を評価するための少なくとも２つのテスト要素を一組として、それぞれ一回のプローブ接触操作で少なくとも２つのテスト要素の特性を測定することができる。
【００１８】
また、第１テスト要素群は抵抗テスト要素および容量テスト要素を含んでいるので、回路要素の特性を効率良く評価することができる。特に、ＴＦＴ基板やＭＩＭ基板などに対しては、抵抗だけでなく容量も測定する必要があるので、第１テスト要素群が抵抗テスト要素および容量テスト要素を含むことによって、抵抗および容量を効率良く測定することができる。
【００１９】
さらに、抵抗テスト要素は、６つの第１テスト端子のうちの４つの第１テスト端子に接続されており、容量テスト要素は６つの第１テスト端子のうちの残りの２つの第１テスト端子に接続されている。したがって、この製造方法によれば、抵抗テスト要素が４つの第１テスト端子に接続されているので、４端子法によって抵抗測定の精度が向上する。抵抗テスト要素をＴＦＴテスト要素に変更した場合であっても、４つの第１テスト端子のうちの３つの第１テスト端子にＴＦＴテスト要素を接続することによって、ＴＦＴテスト要素の特性の測定が可能となる。
【００２０】
第１テスト端子の数を６つにする理由は、以下の利点があるからである。第１に、抵抗テスト要素を４つの第１テスト端子に接続することによって、メタルシート抵抗を精度良く測定することができる。つまり、４端子測定法によるメタルシート抵抗の測定が可能となるので、２端子を用いた測定よりもさらに正確にシート抵抗を測定することができる。
【００２１】
第２に、抵抗テスト要素に接続された４つのテスト端子（以下、抵抗測定用端子ともいう。）に接触するプローブの接触部と、容量テスト要素に接続された２つのテスト端子（以下、容量測定用端子ともいう。）に接触するプローブの接触部とを分けることができるので、測定装置の複雑化や測定精度の低下を防ぐことができる。例えば、抵抗測定用端子に接触する４つの接触部を有するプローブを、２つの容量測定用端子に接触するプローブとして兼用した場合、抵抗測定と容量測定とのスイッチングが必要となり、測定装置が複雑になるばかりか、スイッチング装置を介在させることにより測定精度が低下するおそれがある。近年、表示装置の高精細化のニーズが高まっている状況下では、測定精度の低下は大きな問題となる。したがって、抵抗測定用端子に接触する４つの接触部と、容量測定用端子に接触する２つの接触部とがそれぞれ別々の６つの接触部を有するプローブを用いることが望ましいので、このプローブに接触する第１テスト端子の数も６つにすることが望ましい。
【００２２】
第３に、４つの抵抗測定用端子に接触するプローブの４つの接触部を、ＴＦＴテスト要素を測定するための接触部として兼用することができる。ＴＦＴテスト要素は３つのテスト端子に接続されているので、ＴＦＴ特性を測定するためには、少なくとも３つの接触部を有するプローブが必要である。例えば、４つの接触部を有するプローブを用いて、ＴＦＴ特性および容量を測定する場合、少なくとも１つの接触部を兼用する必要があるので、ＴＦＴ特性の測定と容量測定とのスイッチングが必要となる。一方、ＴＦＴ特性の測定と容量測定とのスイッチングを行なうことなく、ＴＦＴ特性および容量を測定する場合、５つの接触部を有するプローブを用いることもできる。しかし、このプローブを用いて抵抗および容量の測定を行なう場合、抵抗測定用として３つの接触部しか割り当てることができないので、４端子測定法による抵抗測定ができない。したがって、スイッチングを行なうことなく、抵抗、容量およびＴＦＴ特性を精度良く測定するためには、少なくとも６つの接触部を有するプローブが必要になり、このプローブの接触部に接触するテスト端子も少なくとも６つ必要である。
【００２３】
上記の利点から、４つの抵抗測定用端子と２つの容量測定用端子とを組み合わせた６つの第１テスト端子は、測定装置を複雑化することなく測定精度を向上させるための最小ユニットであると言える。
【００２４】
上記（２）に記載の表示装置の製造方法において、回路基板は、それぞれが互いに異なる特性を評価するための少なくとも２つのさらなるテスト要素を含む第２テスト要素群をさらに備え、少なくとも２つのさらなるテスト要素は、さらなる抵抗テスト要素およびさらなる容量テスト要素である。また、第２テスト要素群は、複数の第１テスト端子と同じパターンで配置された複数の第２テスト端子に接続されている。したがって、この製造方法によれば、共通のプローブを用いて、第１テスト要素群および第２テスト要素群のそれぞれについて、少なくとも抵抗および容量の２つの異なる特性を評価することができる。
【００２５】
抵抗テスト要素に接続された４つのテスト端子と、容量テスト要素に接続された２つテスト端子とを組み合わせた最小ユニットで配置することによって、表示装置のタイプやサイズに関わらず、汎用的に特性を評価することができる。例えば、表示装置のサイズが小さい場合には、抵抗テスト要素と容量テスト要素とからなる必要最小限数のテスト要素群を構築する。また、各テスト要素群に含まれる両テスト要素に接続されたテスト端子の数をそれぞれ最小ユニットの６つにする。各テスト要素群に含まれる両テスト要素は、最小ユニットのテスト端子に接続された最小のテストユニットであるので、場所の制限を受けずに、基板上の小さな領域でも形成することができる。表示装置のサイズが大きい場合には、テスト要素群の数を増加させることによって、さらに詳細な特性の評価が可能となる。
【００２６】
上記（３）に記載の表示装置の製造方法における測定工程において、共通のプローブを複数の第１テスト端子に同時に接触させる工程と、共通のプローブを複数の第２テスト端子に同時に接触させる工程とが互いに独立に実行される。したがって、この製造方法によれば、プローブを前記少なくとも一部のテスト端子に同時に接触させるので、第１テスト要素群および第２テスト要素群のそれぞれに含まれる抵抗テスト要素および容量テスト要素を一組として、それぞれ一回のプローブ接触操作で、抵抗テスト要素および容量テスト要素の特性を測定することができる。
【００２７】
上記（４）に記載の表示装置の製造方法において、回路要素の特性を評価する工程は、回路基板が少なくとも２つの互いに異なるタイプのうちのいずれであるかを特定する工程と、特定されたタイプに応じた測定条件情報および複数のテスト端子の配置情報を取得する工程と、取得された測定条件および配置情報に基づいて、共通のプローブを前記回路基板に対して相対的に移動させる工程と、を包含する。したがって、この製造方法によれば、異なるタイプの回路基板に対して共通のプローブを用いて連続的に回路要素の特性を評価することができる。
【００２８】
上記（５）に記載の表示装置の製造方法において、回路基板作製工程は、マザー基板上に複数の回路基板を形成する工程であり、特性評価工程は、複数の回路基板のそれぞれについて順次実行される。したがって、この製造方法によれば、マザー基板上に形成された複数の回路基板に対して、共通のプローブを用いて特性評価工程を順次実行することができる。
【００２９】
本発明の表示装置用基板において、複数のテスト要素は、それぞれが互いに隣接する抵抗テスト要素および容量テスト要素を含む第１テスト要素群および第２テスト要素群を少なくとも有する。第１テスト要素群は、所定のパターンで配置された複数の第１テスト端子の少なくとも一部に接続されており、第２テスト要素群は、複数の第１テスト端子と同じパターンで配置された複数の第２テスト端子の少なくとも一部に接続されている。したがって、この表示装置用基板によれば、第１テスト要素群および第２テスト要素群のそれぞれに含まれる抵抗テスト要素および容量テスト要素が互いに隣接するので、基板上のスペースまたは評価項目の優先性を考慮して、抵抗テスト要素および容量テスト要素を回路基板上に効率良く形成することができる。また、第１テスト端子と第２テスト端子とが同じパターンで配置されているので、第１テスト要素群および第２テスト要素群のそれぞれに含まれる抵抗テスト要素および容量テスト要素の各特性を共通のプローブを用いて測定することができる。
【００３０】
上記の表示装置用基板において、抵抗テスト要素は、６つの第１テスト端子のうちの４つの第１テスト端子に接続されており、容量テスト要素は６つの第１テスト端子のうちの残りの２つの第１テスト端子に接続されている。したがって、この表示装置用基板によれば、抵抗テスト要素が４つの第１テスト端子に接続されているので、４端子法によって抵抗測定の精度が向上する。抵抗テスト要素をＴＦＴテスト要素に変更した場合であっても、４つの第１テスト端子のうちの３つの第１テスト端子にＴＦＴテスト要素を接続することによって、ＴＦＴテスト要素の特性の測定が可能となる。
【００３１】
抵抗テスト要素に接続された４つのテスト端子と、容量テスト要素に接続された２つテスト端子とを組み合わせた最小ユニットで配置することによって、表示装置のタイプやサイズに関わらず、汎用的に特性を評価することができる。例えば、表示装置のサイズが小さい場合には、抵抗テスト要素と容量テスト要素とからなる必要最小限数のテスト要素群を構築する。また、各テスト要素群に含まれる両テスト要素に接続されたテスト端子の数をそれぞれ最小ユニットの６つにする。各テスト要素群に含まれる両テスト要素は、最小ユニットのテスト端子に接続された最小のテストユニットであるので、場所の制限を受けずに、基板上の小さな領域でも形成することができる。表示装置のサイズが大きい場合には、テスト要素群の数を増加させることによって、さらに詳細な特性の評価が可能となる。
【００３２】
本発明の測定システムは、本発明の表示装置用基板が備える複数のテスト要素の特性を測定するための測定システムであるので、共通のプローブを用いた連続的な測定が可能となる。したがって、手動ではなく自動での測定が可能となり、生産効率を向上させることができる。
【００３３】
【発明の実施の形態】
以下、図面を参照しながら、ＴＦＴを用いたアクティブマトリクス型液晶表示装置を例にして、本発明の実施形態を説明する。但し、本発明はＴＦＴ型以外の液晶表示装置、例えばＭＩＭを用いたアクティブマトリクス型液晶表示装置に適用することができる。さらに本発明は液晶表示装置以外の表示装置、例えば有機ＥＬを用いた表示装置などに適用することができる。
【００３４】
（実施形態１）
図１（ａ）は、本発明による実施形態の表示装置用基板１００を概略的に表した平面図である。ガラス基板などの絶縁性基板１０１上には、ＴＦＴを含む表示部１０２と、表示部１０２の周辺部に位置し、ＴＦＴに電圧を供給するための走査線および信号線の端子電極が設けられた領域１０３とを含む表示装置回路１０４が形成されている。
【００３５】
絶縁性基板１０１上には、複数のテスト要素および複数のテスト端子から構成されるＴＥＧ１０５が形成されている。複数のテスト要素は、表示装置回路１０４を構成するＴＦＴの特性を検査するための要素である。なお、図１（ａ）に示す表示装置用基板１００は、典型的には、複数の表示装置用基板１００が形成されたマザー基板（不図示）を所定の大きさに切断することによって作製される。
【００３６】
ＴＥＧ１０５は絶縁性基板１０１上に形成される表示装置回路１０４の大きさおよび配置を考慮して形成される。図１（ｂ）は、ＴＥＧ１０５が設けられていない状態の表示装置用基板１００を概略的に表した平面図である。ＴＥＧ１０５は、絶縁性基板１０１上の表示装置回路１０４が占有する領域以外の領域（以下、「空き領域」ともいう。）の一部に、一箇所にまとまってあるいは何箇所かに分離して形成することができる。図１（ａ）においては、絶縁性基板１０１上の空き領域の３箇所に分かれてＴＥＧ１０５が形成されている。
【００３７】
図２は、液晶表示装置のパネルサイズと空き領域の面積との関係の一例を示すグラフである。図２に示されるように、液晶表示装置のパネルサイズが小さくなるに従って、空き領域の面積が急激に減少することが分かる。したがって、空き領域の面積を考慮して、テストすべき特性の項目数を調節し、テスト項目に対応したＴＥＧ１０５を設計する。例えば、空き領域の面積が狭い小型機種の液晶表示装置の場合には、最低限度しなければならない基本テスト項目を優先させて、基本テスト項目に対応するＴＥＧ１０５を配置し、さらに残りの空き領域の面積および残りのテスト項目の優先性を考慮して、残りのテスト項目に対応するＴＥＧ１０５を配置する。
【００３８】
図３および図４は、ＴＥＧの例を示す平面図である。図３および図４に示すＴＥＧ１０５ａ，１０５ｂを１３のＴＥＧブロックに分けて表１に示す。なお、記載の都合上、図３および図４に分けてＴＥＧ１０５ａ，１０５ｂを表したが、図３および図４にそれぞれ記載されたＴＥＧ１０５ａ，１０５ｂは絶縁性基板１０１上では一箇所にまとまって形成されており、図３のＴＥＧブロック６に隣接して図４のＴＥＧブロック７が配置される。
【００３９】
各ＴＥＧブロックに含まれるテスト要素について、名称、測定目的、テスト項目、測定端子数、相対面積を同じく表１に記載する。表１中の「テスト要素の名称」の欄において、Ｃ２−１、Ｃ２−２などの「−」の前の記号が同じであって、「−」の次の数字のみが異なるものは、テスト項目は互いに同じであるが、テスト要素の要素部の面積が相対的に異なるものであることを表す。表１中の「ＧＩ」はゲート絶縁膜を表し、「ＡＯ」は陽極酸化膜を表す。なお、図面および以下の記載において、表１中の「テスト項目」の欄における「ゲートメタルシート抵抗」を単に「ゲートシート抵抗」と表すことがあり、「ソースＩＴＯシート抵抗」および「ソースメタルシート抵抗」を単に「ソースシート抵抗」と表すことがある。
【００４０】
【表１】
0004051190.tif 000002
【００４１】
図３および図４に示したＴＥＧ１０５ａ，１０５ｂにおいて、各ＴＥＧブロック１〜１２は、それぞれが互いに異なる特性を評価するための抵抗テスト要素（またはＴＦＴテスト要素）および容量テスト要素を含むテスト要素群を備える。例えば、ＴＥＧブロック１は、ＴＦＴテスト要素および容量テスト要素（Ｃ２−１）を含む第１テスト要素群を備え、ＴＥＧブロック２は、抵抗テスト要素（Ｒｃ１−１）および容量テスト要素（Ｃ１−１）を含む第２テスト要素群を備える。但し、ＴＥＧブロック１３は、抵抗テスト要素（Ｒｓ６）のみをテスト要素として含んでいる。
【００４２】
本実施形態においては、それぞれが互いに異なる特性を評価するための２つのテスト要素が各ＴＥＧブロック１〜１２に含まれているが、互いに異なる特性を評価するためのテスト要素は３つ以上含まれていても良い。各ＴＥＧブロック内における複数のテスト要素の配置は特に制限されない。
【００４３】
抵抗テスト要素と容量テスト要素とは、空き領域の有効活用の観点から、抵抗テスト要素および容量テスト要素の全体の面積が可及的に小さくなるように組み合わせるのが望ましい。例えば、抵抗テスト要素として、面積が小さいＴＥＧブロック７のＲｓ３（図４参照）を設ける場合には、容量テスト要素として、面積が大きいＴＥＧブロック７のＣ３−１（図４参照）を組み合わせて設けるのが望ましい。但し、抵抗テスト要素に代えてＴＦＴテスト要素を設ける場合には、ゲート絶縁膜／陽極酸化膜間の容量を評価するためのテスト要素（ＴＥＧブロック２のＣ１−１など）を組み合わせて設けることはできない。その理由は、ＴＦＴテスト要素のゲート端子と、ゲート絶縁膜／陽極酸化膜間の容量テスト要素の１端子とがつながってしまうからである。
【００４４】
本実施形態においては、１３個のＴＥＧブロックを絶縁性基板１０１上の空き領域に形成しているが、形成するＴＥＧブロックの数を減少させて、一部のテスト要素を省略することができる。例えばＴＦＴテスト要素の特性を測定することによって、表示部１０２のＴＦＴ全体の性能を把握することができるので、ｎ＋  膜シート抵抗などの細部の特性測定を省くことができる。表１に記載された１３個のＴＥＧブロックのうち、例えばＴＥＧブロック３，４，１０，１１および１３は、他のＴＥＧブロックによる特性測定で大まかに確認できるので、省略することができる。但し、絶縁性基板１０１上に十分な空き領域がある場合には、テスト要素を追加して、細部の検査をするのがより望ましい。
【００４５】
各ＴＥＧブロック１〜１２に含まれる抵抗テスト要素（またはＴＦＴテスト要素）および容量テスト要素は、それぞれが互いに隣接して配置されている。各ＴＥＧブロック１〜１３には、それぞれ６つのテスト端子が含まれており、各ＴＥＧブロック１〜１３に含まれる各テスト要素は、各ＴＥＧブロック１〜１３に含まれる６つのテスト端子の少なくとも一部に接続されている。各ＴＥＧブロック１〜１３に含まれる６つのテスト端子は、典型的には、抵抗テスト要素に接続される４つのテスト端子と、容量テスト要素に接続される２つのテスト端子とに大別される。なお、抵抗テスト要素に接続される４つのテスト端子のうちの３つのテスト端子をＴＦＴテスト要素に接続することができる。
【００４６】
具体的にＴＥＧブロック１および２について説明すると、ＴＥＧブロック１において、第１テスト要素群は複数の第１テスト端子１０６ａ〜１０６ｆの一部に接続されている。すなわち、第１テスト要素群に含まれるＴＦＴテスト要素は６つの第１テスト端子１０６ａ〜１０６ｆのうちの３つのテスト端子１０６ａ，１０６ｂ，１０６ｃに接続され、容量テスト要素（Ｃ２−１）は２つのテスト端子１０６ｅ，１０６ｆに接続されている。残りの１つのテスト端子１０６ｄはテスト要素に接続されていないダミーの端子である。
【００４７】
ダミーのテスト端子１０６ｄは、テスト要素の特性測定に関与するものではない。しかし、プローブの接触部（以下、ピンともいう。）が絶縁性基板１０１に直接接触した場合、絶縁性基板１０１上に形成された膜の種類によっては、表面を損傷することによる膜剥がれなどの不良が発生することがある。ダミーのテスト端子１０６ｄを絶縁性基板１０１上に設けることによって、かかる不良を防ぐことができる。
【００４８】
また、ダミーのテスト端子１０６ｄが絶縁性基板１０１上に設けられなかった場合には、テスト端子１０６ａ，１０６ｂ，１０６ｃ，１０６ｅ，１０６ｆが設けられた箇所と、ダミーのテスト端子１０６ｄが設けられなかった箇所とで、形成膜の構成が異なり、絶縁性基板１０１上の形成膜の高さが違ってくる。したがって、テスト端子１０６ａ，１０６ｂ，１０６ｃ，１０６ｅ，１０６ｆにプローブの接触部が接触した際に、プローブの接触部への負荷が過大となり、接触部が損傷するおそれもある。
【００４９】
ダミーのテスト端子１０６ｄを絶縁性基板１０１上に設けることによって、他のテスト端子１０６ａ，１０６ｂ，１０６ｃ，１０６ｅ，１０６ｆと高さを合わせることができる。したがって、均一な接触圧でプローブがテスト端子１０６ａ〜１０６ｆに接触することができ、プローブの接触部の損傷を防ぐことができる。なお、ＴＥＧブロック１３も、テスト要素に接続されていないダミーのテスト端子を２つ有する。
【００５０】
ＴＥＧブロック２において、第２テスト要素群は複数の第２テスト端子１０７ａ〜１０７ｆに接続されている。すなわち、第２テスト要素群に含まれる抵抗テスト要素（Ｒｃ１−１）は６つの第２テスト端子１０７ａ〜１０７ｆのうちの４つのテスト端子１０７ａ，１０７ｂ，１０７ｃ，１０７ｄに接続され、容量テスト要素（Ｃ１−１）は残りの２つのテスト端子１０７ｅ，１０７ｆに接続されている。
【００５１】
抵抗テスト要素については２端子で測定することも可能であるが、抵抗テスト要素を４端子法で測定することによって、端子の接触抵抗などの付加抵抗が除かれ、バスライン抵抗およびコンタクト抵抗を正確に測定することができる。
【００５２】
図３に示すように、ＴＥＧブロック１に含まれる複数の第１テスト端子１０６ａ〜１０６ｆと、ＴＥＧブロック２に含まれる複数の第２テスト端子１０７ａ〜１０７ｆとは、いずれも同じピッチで列をなして配置されており、同じパターンで配置されている。また、他のＴＥＧブロック３〜１３についても、第１テスト端子１０６ａ〜１０６ｆと同じパターンでそれぞれ６つのテスト端子が配置されている。
【００５３】
各ＴＥＧブロックに含まれるテスト端子は、各ＴＥＧブロックの相互間において、同じパターンで配置されていれば良く、１つのＴＥＧブロック内における各テスト端子間のピッチおよび位置は特に制限されない。例えば、ＴＥＧブロック１において、テスト端子１０６ａとこれに隣接するテスト端子１０６ｂとの間のピッチが、テスト端子１０６ｂとこれに隣接するテスト端子１０６ｃとの間のピッチと異なっていても良い。また、ＴＥＧブロック１内のテスト端子１０６ａ〜１０６ｆは、複数の列をなしていてもよい。さらに、ＴＥＧブロック１内のテスト端子１０６ａ〜１０６ｆの配列は、千鳥配列などの規則的な配列、散点などの不規則な配列であってもよい。
【００５４】
本実施形態において各ＴＥＧブロックに含まれるテスト端子の数が６個であり、プローブによる測定を６端子毎に行なうことができるので、各ＴＥＧブロックに含まれるテスト端子の数が数十個の場合に比して、プローブのピンとテスト端子との位置ずれによる接触不良が起こり難いという利点がある。すなわち、テスト端子の数が多ければ多いほど、プローブのピンとテスト端子との位置合わせが困難となり、プローブがテスト端子に対して若干ずれて接触すると、プローブの一部のピンがテスト端子に接触せずに、接触不良を生じるおそれがある。本実施形態において各ＴＥＧブロックに含まれるテスト端子の数が比較的少なく、各ＴＥＧブロック毎にプローブとテスト端子とを接触させて測定を行なうことができるので、プローブのピンとテスト端子との位置合わせが容易であり、プローブがテスト端子に対して若干ずれても、プローブのピンとテスト端子との接触不良が生じ難い。
【００５５】
次に、図３および図４に示したＴＥＧブロック１〜１３に含まれるテスト要素と、表示部１０２のＴＦＴ２０２との関係について、図５および図６を参照しながら説明する。図５はＴＦＴ２０２の一絵素に相当する部分を模式的に示す平面図であり、図６は図５に示すＴＦＴ２０２の等価回路を示す図である。
【００５６】
絶縁性基板１０１上には、互いに平行な複数の走査線（ゲートバスライン）２０４ｂと、走査線２０４ｂに交差し、互いに平行な複数の信号線（ソースバスライン）２０６ｂとが設けられており、走査線２０４ｂと信号線２０６ｂとがそれぞれ交差する付近に複数のＴＦＴ２０２が形成されている。すなわち、絶縁性基板１０１上には、走査線２０４ｂと電気的に接続されたゲート電極２０４ａおよびＳｉＮｘ  ，ＳｉＯ２  ，Ｔａ２  Ｏ５  などからなるゲート絶縁膜が順次形成されており、ゲート絶縁膜上にｉ−Ｓｉなどからなる半導体膜が形成されている。なお、一般に走査線とゲート電極とは、ＴａＮ（上層）／Ｔａ（中層）／ＴａＮ（下層）の３層膜などから一体に形成される。半導体膜上には、信号線２０６ｂと電気的に接続されたソース電極２０６ａおよびＩＴＯ膜などからなるドレイン電極２０８ａが形成され、ＴＦＴ２０２が構成されている。なお、一般に信号線とソース電極とは、ＩＴＯ膜などから一体に形成される。表示部１０２のＴＦＴ２０２は、スパッタリング、ドライエッチングなどの公知の手法によって作製することができる。
【００５７】
このＴＦＴ２０２上には、絵素全面を覆う、アクリル系樹脂などからなる有機絶縁膜が形成されており、有機絶縁膜上にはＩＴＯ膜などからなる絵素電極２１０ｄが形成されている。なお、有機絶縁膜上に絵素電極が形成された表示装置は、例えば特開平９−１５２６２５号公報に開示されている。
【００５８】
絵素電極２１０ｄは、有機絶縁膜に設けられたコンタクトホール２１２内で、ドレイン電極２０８ａと互いに電気的に接続されている。コンタクトホール２１２近傍のドレイン電極２０８ａは、走査線２０４ｂに平行な矩形をなしている。このドレイン電極２０８ａの矩形部付近の絶縁性基板１０１上には、ゲート絶縁膜を挟んで補助容量配線２１４が走査線２０４ｂと平行に設けられている。補助容量配線２１４は、典型的には、走査線２０４ｂおよびゲート電極２０４ａと同じ膜から形成される。走査線２０４ｂおよび信号線２０６ｂはゲート外部端子２１６およびソース外部端子２１８とそれぞれ電気的に接続されており、ゲート外部端子２１６およびソース外部端子２１８を介して走査回路およびホールド回路（いずれも図示せず）にそれぞれ接続されている。
【００５９】
ゲート外部端子２１６は、例えば以下の工程を経て形成される。走査線２０４ｂのゲートシート上にゲート絶縁膜を形成し、ドライエッチングなどによってゲート絶縁膜にスルーホールを形成する。さらに、ゲート絶縁膜上にＩＴＯ膜などからなる透明電極を形成して、スルーホール内にて、ゲートシートと透明電極とを接続する。なお、ゲートシートは、ＴａＮ（上層）／Ｔａ（中層）／ＴａＮ（下層）の３層膜と、この３層膜を覆う陽極酸化膜とから構成されており、ドライエッチングなどによってゲート絶縁膜にスルーホールを形成する際に、陽極酸化膜およびゲートシート上層のＴａＮ膜を除去する。このとき、ゲートシート中層のＴａ膜まで除去されることがあり、ゲートシート中層のＴａ膜が全て除去されると、透明電極との接触不良が生じるおそれがある。本実施形態においては、スルーホールを形成する際に残存するゲートシート中層のＴａ膜の抵抗を測定するために、ゲート残膜シート抵抗をテスト項目とする抵抗テスト要素（表１中のＲｓ３）が設けられている。
【００６０】
図６に示した等価回路のＡ〜Ｍにおける特性項目が、表１に記載されたテスト要素のいずれに相当するかを下記の表２に示す。
【００６１】
【表２】
0004051190.tif 000003
【００６２】
本実施形態における表示部１０２のＴＦＴ２０２は、大略的に、ゲート電極の形成（工程１）、ゲート絶縁膜の形成ならびに半導体膜の形成およびパターニング（工程２）、ゲート絶縁膜のパターニング（工程３）、ソース電極およびドレイン電極の形成ならびにパターニング（工程４）、ＳｉＮｘ  ，ＳｉＯ２  ，Ｔａ２  Ｏ５  などからなる保護膜の形成およびパターニング（工程５）、有機絶縁膜の形成およびパターニング（工程６）、絵素電極の形成およびパターニング（工程７）の各工程を経て形成される。表１に記載の各テスト要素および各テスト端子は、表示部１０２のＴＦＴ２０２の製造プロセスを経て、表示部１０２のＴＦＴ２０２と共に形成される。したがって、回路要素の特性を評価するためのコストの上昇を抑えることができる。
【００６３】
図７に基づいて、表１に記載されたＴＦＴテスト要素を例にして、テスト要素の形成方法を説明する。なお、以下の説明において、表示部１０２のＴＦＴ２０２を形成する各膜について付された参照符号と数字が同じものは、その参照符号が付された膜と同じ膜から形成されるものであることを表す。
【００６４】
図７は、表１に記載のＴＦＴテスト要素の製造工程を示す図であり、右列は平面図を、左列は平面図におけるＸ−Ｙ線断面図をそれぞれ表す。図７においては、表示装置回路１０４のＴＦＴ２０２を形成するための各工程の時系列と対比するために、上記のＴＦＴ２０２の工程番号を付している。
【００６５】
表示部１０２のＴＦＴ２０２のゲート電極２０４ａと同じ膜から、ＴＦＴテスト要素のゲートシート２０４を形成する（工程１）。ゲートシート２０４上にゲート絶縁膜２０１および半導体膜２０３を形成し、半導体膜２０３のパターニングを行なう（工程２）。ゲート絶縁膜２０１のパターニング後（工程３）、ソースシート２０６およびドレインシート２０８を形成し、パターニングを行なう（工程４）。パターニングされたゲートシート２０４、ソースシート２０６およびドレインシート２０８のほぼ全面を覆う保護膜２０５を形成し、パターニングを行なった後（工程５）、さらに有機絶縁膜２０７を形成する（工程６）。表示部１０２における絵素電極２１０ｄの形成とともに、テスト端子１０６ａ，１０６ｂ，１０６ｃの電極２１０ａ，２１０ｂ，２１０ｃをゲートシート２０４、ドレインシート２０８およびソースシート２０６のそれぞれに接続する（工程７）。
【００６６】
図７に示されたＴＦＴテスト要素は、測定対象である要素部Ｐ（半導体膜２０３付近）と、要素部Ｐとテスト端子１０６ａ，１０６ｂ，１０６ｃの電極２１０ａ，２１０ｂ，２１０ｃとをそれぞれ接続する配線部Ｗ−ａ，Ｗ−ｂ，Ｗ−ｃと、を備えている。
【００６７】
なお、ゲートシート２０４を陽極酸化するために、ゲートシート２０４に接続される電極２１０ａは、表示部１０２のＴＦＴ２０２のゲート電極２０４ａと同じ膜から形成された短絡線２０９に接続されている。これに対して、ソースシート２０６およびドレインシート２０８のそれぞれに接続する電極２１０ｃ，２１０ｂは、ゲートシート２０４との短絡を避けるために、短絡線２０９と接続されていない。
【００６８】
図８および図９は、表１に示した各抵抗テスト要素の平面図（右列）および平面図におけるＸ−Ｙ線断面図（左列）である。図８（ａ）はゲートシート抵抗テスト要素（表１におけるＲｓ１）を、図８（ｂ）はソース（ドレイン）シート抵抗テスト要素（表１におけるＲｓ２，Ｒｓ４）を、図８（ｃ）はゲート残膜シート抵抗テスト要素（表１におけるＲｓ３）を、それぞれ表す。図９（ａ）は絵素電極シート抵抗テスト要素（表１におけるＲｓ５）を、図９（ｂ）はｎ＋  膜シート抵抗テスト要素（表１におけるＲｓ６）を、図９（ｃ）はドレイン／ゲート間コンタクト抵抗テスト要素（表１におけるＲｃ１）を、図９（ｄ）は絵素電極／ドレイン間コンタクト抵抗テスト要素（表１におけるＲｃ２）を、それぞれ表す。なお、図８および図９において各抵抗テスト要素に接続されるテスト端子の記載は省略する。
【００６９】
図８および図９に示された各抵抗テスト要素は、測定対象である要素部Ｐと、要素部Ｐと４つのテスト端子とをそれぞれ接続する配線部Ｗ−ａ，Ｗ−ｂ，Ｗ−ｃ，Ｗ−ｄと、を備えている。図８（ａ）、（ｂ）、（ｃ）および図９（ａ）、（ｂ）に記載された各シート抵抗要素（Ｒｓ１〜Ｒｓ６）における要素部Ｐは、４つの配線部Ｗ−ａ，Ｗ−ｂ，Ｗ−ｃ，Ｗ−ｄに接続された矩形部分のうちの２つの配線部Ｗ−ｂ，Ｗ−ｃ間の部分である。また、図９（ｃ）、（ｄ）に記載された各コンタクト抵抗テスト要素（Ｒｃ１、Ｒｃ２）における要素部Ｐは、ドレインシート２０８とゲートシート２０４とが接触する部分、または絵素電極シート２１０とドレインシート２０８とが接触する部分である。
【００７０】
図８および図９に示した各抵抗テスト要素は、ＴＦＴテスト要素の場合と同様に、表示部１０２のＴＦＴ２０２を形成するための各工程を経て形成される。例えばゲートシート抵抗テスト要素（表１におけるＲｓ１）は、表示部１０２のＴＦＴ２０２のゲート電極２０４ａと同じ膜から形成され、ＴＦＴ２０２のゲート電極２０４ａの形成とともに形成される。また、ドレイン／ゲート間コンタクト抵抗テスト要素（表１におけるＲｃ１）は、ゲートシート２０４を覆うゲート絶縁膜２０１を形成した後、ゲートシート２０４にコンタクトするためのスルーホールをゲート絶縁膜２０１に形成し、その後ドレインシート２０８をゲート絶縁膜２０１上に形成することによって作製される。
【００７１】
ゲートシート２０４およびドレインシート２０８は、それぞれ４つのテスト端子に接続されており、４つのテスト端子のうちの２つのテスト端子は電流印加用の端子として用いられ、残りの２つのテスト端子は電圧測定用の端子として用いられる。さらに、絵素電極／ドレイン間コンタクト抵抗テスト要素（表１におけるＲｃ２）は、有機絶縁膜２０７および保護膜２０５にスルーホールを形成し、その後有機絶縁膜２０７上に絵素電極シート２１０を形成して、スルーホール内で絵素電極シート２１０をドレインシート２０８にコンタクトさせることによって作製される。ドレインシート２０８および絵素電極シート２１０は、電流印加用および電圧測定用の端子として用いるための２つのテスト端子にそれぞれに接続される。
【００７２】
図１０は、容量テスト要素の平面図（右列）および平面図におけるＸ−Ｙ線断面図（左列）であり、図１０（ａ）はゲート絶縁膜容量テスト要素（陽極酸化膜有り、表１におけるＣ１）を、図１０（ｂ）はゲート絶縁膜容量テスト要素（表１におけるＣ２）を、図１０（ｃ）は保護膜容量テスト要素（表１におけるＣ３）を、図１０（ｄ）は保護膜および有機絶縁膜の全容量テスト要素（表１におけるＣ４）を、図１０（ｅ）は有機絶縁膜容量テスト要素を、それぞれ表す。なお、図１０において各容量テスト要素に接続されるテスト端子の記載は省略する。
【００７３】
図１０（ｅ）に示した有機絶縁膜容量テスト要素は、本実施形態においては省略されている（表１参照）。本実施形態において有機絶縁膜容量テスト要素を省略した理由は、図１０（ｃ）に示した保護膜容量テスト要素（表１におけるＣ３）ならびに図１０（ｄ）に示した保護膜および有機絶縁膜の全容量テスト要素（表１におけるＣ４）の各測定結果から、有機絶縁膜容量を算出することができるからである。但し、本発明において有機絶縁膜容量テスト要素を絶縁性基板１０１上に設けることは排除されず、保護膜容量テスト要素（表１におけるＣ３）または保護膜および有機絶縁膜の全容量テスト要素（表１におけるＣ４）に代えて、また保護膜容量テスト要素（表１におけるＣ３）ならびに保護膜および有機絶縁膜の全容量テスト要素（表１におけるＣ４）とともに、有機絶縁膜容量テスト要素を設けても良い。
【００７４】
図１０に示された各容量テスト要素は、測定対象である要素部Ｐと、要素部Ｐと２つのテスト端子とをそれぞれ接続する配線部Ｗ−ｅ，Ｗ−ｆと、を備えている。各容量テスト要素における要素部Ｐは、２つのテスト端子にそれぞれ接続された２つのシートによって挟まれた部分である。
【００７５】
図１０に示した各容量テスト要素は、ＴＦＴテスト要素の場合と同様に、表示部１０２のＴＦＴ２０２を形成するための各工程を経て形成される。例えばゲート絶縁膜容量テスト要素（表１におけるＣ１，Ｃ２）については、ゲートシート２０４の形成、パターニングおよびシリコンナイトライド膜などのゲート絶縁膜２０１の形成を行なう。ゲートシート２０４およびゲート絶縁膜２０１上にソースシート２０６（またはドレインシート２０８）を形成、パターニングして、ゲート絶縁膜２０１をゲートシート２０４およびソースシート２０６（またはドレインシート２０８）で挟み込むことによって、一定面積のゲート絶縁膜容量テスト要素が形成される。ゲートシート２０４とゲート絶縁膜２０１との間に陽極酸化膜２１１が介在するゲート絶縁膜容量テスト要素（表１におけるＣ１）の場合には、ゲートシート２０４を短絡線２０９と接続して、ゲートシート２０４を陽極酸化する。
【００７６】
保護膜容量テスト要素（表１におけるＣ３）、保護膜および有機絶縁膜の全容量テスト要素（表１におけるＣ４）ならびに有機絶縁膜容量テスト要素については、ソースシート２０６（またはドレインシート２０８）を形成、パターニングした後、容量測定に必要な保護膜２０５および／または有機絶縁膜２０７以外の絶縁膜をパターニングにより除去する。保護膜２０５または有機絶縁膜２０７上に絵素電極シート２１０を形成、パターニングして、保護膜２０５および／または有機絶縁膜２０７をソースシート２０６（またはドレインシート２０８）と絵素電極シート２１０とで挟み込むことによって、一定面積の各種絶縁膜容量テスト要素が形成される。ゲートシート２０４、ソースシート２０６（またはドレインシート２０８）および絵素電極シート２１０は、１つのテスト端子にそれぞれ接続される。
【００７７】
次に、テスト要素に接続されるテスト端子について説明する。本実施形態におけるテスト端子には、ゲートシート２０４に接続されるテスト端子、ソースシート２０６（またはドレインシート２０８）に接続されるテスト端子、絵素電極シート２１０に接続されるテスト端子、ｎ＋  膜シートに接続されるテスト端子が含まれる。まず、ゲートシート２０４に接続されるテスト端子について説明する。
【００７８】
ゲートシート２０４を含むテスト要素としては、ＴＦＴテスト要素、ゲートシート抵抗テスト要素（表１におけるＲｓ１）、ゲート絶縁膜容量テスト要素（表１におけるＣ１，Ｃ２）、ドレイン／ゲート間コンタクト抵抗テスト要素（表１におけるＲｃ１）などがある。ゲートシート２０４を含むテスト要素に接続されるテスト端子の形成方法は、走査線（ゲートバスライン）２０４ｂのゲート外部端子２１６の形成方法と同様である。すなわち、ゲートシート２０４のパターニング後にゲート絶縁膜２０１および有機絶縁膜２０７を形成し、プローブの接触部が接触する箇所のゲート絶縁膜２０１および有機絶縁膜２０７にスルーホールを形成して、ゲートシート２０４の一部を露出させる。露出したゲートシート２０４に接続するＩＴＯなどの電極を有機絶縁膜２０７上に形成する。より具体的に説明するために、図７に示したＴＦＴテスト要素を例に挙げて、ゲートシート２０４に接続されるテスト端子１０６ａの説明を行なう。なお、図１１〜図１４においては、表示部１０２のＴＦＴ２０２を形成するための各工程の時系列と対比するために、ＴＦＴ２０２の製造工程の番号を付している。
【００７９】
図１１は、図７に示したＴＦＴテスト要素のゲートシート２０４に接続されるテスト端子１０６ａの製造工程を示す図であり、右列は平面図を、左列は平面図におけるＸ−Ｙ線断面図をそれぞれ表す。
【００８０】
まず、ＴＦＴテスト要素の要素部におけるゲートシート２０４のパターニングとともに、ＴＦＴテスト要素の要素部から延長されたゲートシート２０４をパターニングする（工程１）。ゲートシート２０４上にゲート絶縁膜２０１を形成した後（工程２）、ゲート絶縁膜２０１のパターニングを行なって、ゲート絶縁膜２０１にスルーホールを形成する（工程３）。ＴＦＴテスト要素から分断されたソースシート２０６（またはドレインシート２０８）の形成、パターニングを行なった後（工程４）、ソースシート２０６（またはドレインシート２０８）の一部が露出する保護膜２０５を形成、パターニングする（工程５）。有機絶縁膜２０７の形成、パターニングを行なった後（工程６）、電極２１０ａを有機絶縁膜２０７上に形成して、ソースシート２０６（またはドレインシート２０８）の露出部に電極２１０ａを接続させる（工程７）。
【００８１】
次に、図７に示したＴＦＴテスト要素を例に挙げて、ソースシート２０６（またはドレインシート２０８）に接続されるテスト端子１０６ｂ（または１０６ｃ）の説明を行なう。図１２は、図７に示したＴＦＴテスト要素のソースシート２０６（またはドレインシート２０８）に接続されるテスト端子１０６ｂ（または１０６ｃ）の製造工程を示す図であり、右列は平面図を、左列は平面図におけるＸ−Ｙ線断面図をそれぞれ表す。
【００８２】
まず、ＴＦＴテスト要素および短絡線２０９から分断されたゲートシート２０４の形成、パターニングを行なった後（工程１）、ゲートシート２０４上にゲート絶縁膜２０１を形成する（工程２）。ゲート絶縁膜２０１のパターニングを行なって、ゲート絶縁膜２０１にスルーホールを形成する（工程３）。ＴＦＴテスト要素の要素部から延長されたソースシート２０６（またはドレインシート２０８）の形成、パターニングを行なった後（工程４）、ソースシート２０６（またはドレインシート２０８）の一部が露出する保護膜２０５を形成し、パターニングする（工程５）。有機絶縁膜２０７の形成、パターニングを行なった後（工程６）、電極２１０ｂ（または２１０ｃ）を有機絶縁膜２０７上に形成して、ソースシート２０６（またはドレインシート２０８）の露出部に電極２１０ｂ（または２１０ｃ）を接続させる（工程７）。
【００８３】
次に、絵素電極シート２１０に接続されるテスト端子の製造方法について説明する。なお、絵素電極シート２１０を含むテスト要素としては、表１中のＲｃ２およびＲｓ５の抵抗テスト要素が挙げられる。
【００８４】
図１３は、絵素電極シート２１０に接続されるテスト端子の製造工程を示す図であり、右列は平面図を、左列は平面図におけるＸ−Ｙ線断面図をそれぞれ表す。
【００８５】
まず、短絡線２０９から分断されたゲートシート２０４の形成、パターニングを行なった後（工程１）、ゲートシート２０４上にゲート絶縁膜２０１を形成し、パターニングを行なって、ゲート絶縁膜２０１にスルーホールを形成する（工程２，３）。テスト要素から分断されたソースシート２０６（またはドレインシート２０８）の形成、パターニングを行なった後（工程４）、ソースシート２０６（またはドレインシート２０８）の一部が露出する保護膜２０５を形成し、パターニングする（工程５）。有機絶縁膜２０７の形成、パターニングを行なった後（工程６）、テスト要素の絵素電極シート２１０の要素部から延長された電極２１０を有機絶縁膜２０７上に形成して、ソースシート２０６（またはドレインシート２０８）の露出部に電極２１０を接続させる（工程７）。
【００８６】
次に、ｎ＋  膜シートに接続されるテスト端子の製造方法について説明する。なお、ｎ＋  膜シートを含むテスト要素としては、表１中のＲｓ６が挙げられる。
【００８７】
図１４は、ｎ＋  膜シートに接続されるテスト端子の製造工程を示す図であり、右列は平面図を、左列は平面図におけるＸ−Ｙ線断面図をそれぞれ表す。
【００８８】
まず、ゲート絶縁膜２０１を形成し、テスト要素のｎ＋  膜シート（半導体膜２０３）の要素部から延長された半導体膜２０３を形成し、パターニングする（工程１，２，３）。半導体膜２０３上にソースシート２０６（またはドレインシート２０８）の形成、パターニングを行なった後（工程４）、ソースシート２０６（またはドレインシート２０８）の一部が露出する保護膜２０５を形成し、パターニングする（工程５）。有機絶縁膜２０７の形成、パターニングを行なった後（工程６）、電極２１０を有機絶縁膜２０７上に形成して、ソースシート２０６（またはドレインシート２０８）の露出部に電極２１０を接続させる（工程７）。
【００８９】
（実施形態２）
本実施形態においては、実施形態１の表示装置用基板１００とはタイプの異なる表示装置用基板として、ＴＦＴ上に有機絶縁膜が設けられていない表示装置用基板について説明する。本実施形態においては、下記の表３に示すＴＥＧブロック２１〜２４が絶縁性基板１０１上に設けられている。なお、下記の表４に示す如くＴＥＧブロックを追加することもできる。
【００９０】
【表３】
0004051190.tif 000004
【００９１】
【表４】
0004051190.tif 000005
【００９２】
図１５は、絶縁性基板１０１上に形成された、表３に記載のＴＥＧブロック２１〜２４の平面図である。各ＴＥＧブロック２１〜２４に含まれる抵抗テスト要素（またはＴＦＴテスト要素）および容量テスト要素は、それぞれが互いに隣接して配置されている。図１５に記載されたテスト要素のうちＣ１−１、Ｃ１−３、Ｃ２−１およびＣ２−３の各容量テスト要素については、表１に記載された同じ名称のものと構造が同じである。また、Ｒｃ１−１、Ｒｓ１およびＲｓ２の各抵抗テスト要素ならびにＴＦＴテスト要素については、有機絶縁膜２０７がない点を除けば、表１に記載された同じ名称のものと構造が同じである。すなわち、Ｒｃ１−１、Ｒｓ１およびＲｓ２の各抵抗テスト要素は、それぞれ図９（ｃ）、図８（ａ）および図８（ｂ）に示す各図において有機絶縁膜２０７を有しない構造を有している。また、ＴＦＴテスト要素は、図７の工程５に示す構造を有している。図１５に記載された各テスト要素の断面図、各テスト要素の要素部および配線部、各テスト要素の製造法についての詳細な説明を省略する。なお、表１に記載された抵抗テスト要素および容量テスト要素のうち、Ｒｃ２、Ｒｓ３、Ｒｓ４、Ｒｓ５の各抵抗テスト要素、Ｃ３、Ｃ４の各容量テスト要素は表３に記載されていない。
【００９３】
図１５に記載された各ＴＥＧブロック２１〜２４には、それぞれ６つのテスト端子が含まれており、各ＴＥＧブロック２１〜２４に含まれる各テスト要素は、各ＴＥＧブロック２１〜２４に含まれる６つのテスト端子の少なくとも一部に接続されている。
【００９４】
具体的にＴＥＧブロック２１および２２について説明すると、ＴＥＧブロック２１においてＴＦＴテスト要素は６つのテスト端子３０１ａ〜３０１ｆのうちの３つのテスト端子３０１ａ，３０１ｂ，３０１ｃにそれぞれ接続され、容量テスト要素（Ｃ２−１）は２つのテスト端子３０１ｅ，３０１ｆにそれぞれ接続されている。残りの１つのテスト端子３０１ｄはテスト要素に接続されていないダミーの端子である。
【００９５】
ＴＥＧブロック２２において抵抗テスト要素（Ｒｃ１−１）は６つのテスト端子３０２ａ〜３０２ｆのうちの４つのテスト端子３０２ａ，３０２ｂ，３０２ｃ，３０２ｄにそれぞれ接続され、容量テスト要素（Ｃ１−１）は残りの２つのテスト端子３０２ｅ，３０２ｆにそれぞれ接続されている。
【００９６】
図１５に示すように、ＴＥＧブロック２１に含まれる複数のテスト端子３０１ａ〜３０１ｆと、ＴＥＧブロック２２に含まれる複数のテスト端子３０２ａ〜３０２ｆとは、いずれも同じピッチで列をなして配置されており、同じパターンで配置されている。また、他のＴＥＧブロック２３および２４についても、ＴＥＧブロック２１のテスト端子３０１ａ〜３０１ｆと同じパターンでそれぞれ６つのテスト端子が配置されている。さらに、各ＴＥＧブロック２１〜２４に含まれるテスト端子は、実施形態１における各ＴＥＧブロック１〜１３に含まれるテスト端子と同じパターンで配置されている。
【００９７】
次に、上記実施形態１および２において説明した各ＴＥＧブロックに含まれるテスト要素の特性測定方法について説明する。テスト要素は、ＴＦＴテスト要素、抵抗テスト要素、容量テスト要素に大別され、さらに抵抗テスト要素は、配線（シート）抵抗テスト要素、コンタクト抵抗テスト要素に大別される。以下、ＴＦＴテスト要素、配線（シート）抵抗テスト要素、コンタクト抵抗テスト要素、容量テスト要素の順に各特性の測定方法について説明する。
【００９８】
〔ＴＦＴテスト要素のＴＦＴ特性測定、図３のＴＥＧブロック１のＴＦＴテスト要素参照〕
ゲートシート２０４に接続されたテスト端子１０６ａおよびソースシート２０６に接続されたテスト端子１０６ｃに一定値の電圧を印加し、ゲートシート２０４に印加する電圧をスイープしながら、ソースシート２０６とドレインシート２０８との間の要素部Ｐ（図７の工程７参照）に流れる電流を測定する。例えばソース電圧として１０Ｖを印加し、ゲート電圧として−２０Ｖから２０Ｖにスイープして印加する。
【００９９】
〔配線（シート）抵抗テスト要素の抵抗測定、図３のＴＥＧブロック５のＲｓ１参照〕
抵抗テスト要素（Ｒｓ１）に接続された４つのテスト端子１０８ａ，１０８ｂ，１０８ｃ，１０８ｄのうちの２つのテスト端子１０８ａ，１０８ｄに、一定電流、例えば０．１ｍＡを印加する。内側の２つのテスト端子１０８ｂ，１０８ｃから電圧を測定して、Ｒｓ１の配線（シート）抵抗を測定する。配線（シート）抵抗テスト要素は、４端子測定法によって測定したいメタルシートの部分のみの抵抗を測定することができる。例えば、抵抗テスト要素（Ｒｓ１）の要素部Ｐ（図８（ａ）参照）の面積が測定したいゲートメタルシートの面積の４倍である場合には、測定値を４で除することによって、メタルシート抵抗（単位：Ω／□）を求めることができる。
【０１００】
〔コンタクト抵抗テスト要素の抵抗測定、図３のＴＥＧブロック２のＲｃ１−１参照〕
コンタクト抵抗テスト要素（Ｒｃ１−１）に接続された４つのテスト端子１０７ａ，１０７ｂ，１０７ｃ，１０７ｄのうちの２つのテスト端子１０７ａ，１０７ｄに一定電流、例えば０．１ｍＡを印加して、残りの２つのテスト端子１０７ｂ，１０７ｃから電圧を測定することによって、ドレイン／ゲート間コンタクト抵抗テスト要素の要素部Ｐ（図９（ｃ）参照）の抵抗と、２種類のメタルシート（ドレインおよびゲートシート）抵抗との全抵抗が求められる。さらに、２種類のメタルシート（ドレインおよびゲートシート）抵抗を上述の方法により測定することによって、ドレイン／ゲート間コンタクト抵抗テスト要素の要素部Ｐの抵抗のみを求めることができる。
【０１０１】
また、要素部の面積の異なる同じ特性を測定するためのコンタクト抵抗テスト要素を用いて、コンタクト抵抗を同様の方法で測定することができる。例えば、ＴＥＧブロック２のＲｃ１−１とＴＥＧブロック３のＲｃ１−２とは、いずれもドレイン／ゲート間コンタクト抵抗を測定するためのコンタクト抵抗テスト要素であるが、Ｒｃ１−２の要素部Ｐの面積はＲｃ１−１の要素部Ｐの面積の２倍であり（表１参照）、これらコンタクト抵抗テスト要素の抵抗値からコンタクト抵抗を測定することができる。メタルシート抵抗を一定にしておけば、図１６（ａ）に示すように抵抗値は、コンタクト面積（要素部Ｐの面積）の逆数に比例するので（ｙ＝ａ１ｘ＋ｂ１の関係）、回帰係数を算出して傾きａ１を求めることによって、この傾きａ１をコンタクト抵抗（単位：Ω・μｍ２  ）として求めることができる。
【０１０２】
〔容量テスト要素の容量測定、図３のＴＥＧブロック１のＣ２−１参照〕
容量テスト要素（Ｃ２−１）に接続された２つのテスト端子１０６ｅ，１０６ｆに一定電圧、例えば１０Ｖを印加して、これらテスト端子１０６ｅ，１０６ｆから容量を測定する。ゲート絶縁膜２０１を上下で挟み込んだメタルシート（ゲートシート２０４およびソースまたはドレインシート２０６，２０８）の要素部Ｐ（図１０（ｂ）参照）の面積（Ｓ２）で容量値を除することによって、ゲート絶縁膜容量（単位：ｐＦ／μｍ２  ）を求めることができる。
【０１０３】
また、要素部の面積の異なる同じ特性を測定するための容量テスト要素を用いて、絶縁膜容量を同様の方法で測定することができる。例えば、ＴＥＧブロック１のＣ２−１とＴＥＧブロック３のＣ２−２とは、いずれもゲート絶縁膜容量を測定するための容量テスト要素であるが、Ｃ２−１の要素部Ｐの面積はＣ２−２の要素部Ｐの面積の２倍であり（表１参照）、これら容量テスト要素の容量値からゲート絶縁膜容量を測定することができる。図１６（ｂ）に示すように容量値は、面積の大きさに比例するので（ｙ＝ａ２ｘ＋ｂ２の関係）、回帰係数を算出して傾きａ２を求めることによって、この傾きａ２をゲート絶縁膜容量（単位：ｐＦ／μｍ２  ）として求めることができる。
【０１０４】
次に、上述の実施形態１および２におけるテスト端子に接触させるプローブについて説明する。図１７は、プローブを含む測定システムの一例の概略を説明する図であり、図１７（ａ）はプローブと２つの測定器との接続を説明するための構成図、図１７（ｂ）は測定システムを説明するための構成図である。プローブ４０１は、表示装置用基板１００上に設けられたＴＥＧ１０５のテスト端子に接触させるための６つの接触部４０２ａ〜４０２ｆを有している。各接触部４０２ａ〜４０２ｆは、いずれも同じピッチで列をなして配置されており、実施形態１および２の各ＴＥＧブロック１〜１３、２１〜２４にそれぞれ含まれる６つのテスト端子と同じパターンで配置されている。また、６つの接触部４０２ａ〜４０２ｆのうち４つの接触部４０２ａ，４０２ｂ，４０２ｃ，４０２ｄは４端子抵抗測定器に、残りの２つの接触部４０２ｅ，４０２ｆは２端子容量測定器に、それぞれケーブルを介して接続されている。
【０１０５】
プローブ４０１を例えば図３に示すＴＥＧブロック１に含まれるテスト端子１０６ａ〜１０６ｆに接触させた場合、プローブ４０１の接触部４０２ａ〜４０２ｆはテスト端子１０６ａ〜１０６ｆにそれぞれ同時に接触する。すなわち、プローブ４０１の接触部４０２ａ，４０２ｂ，４０２ｃが、ＴＦＴテスト要素に接続されたテスト端子１０６ａ，１０６ｂ，１０６ｃにそれぞれ接続され、プローブ４０１の接触部４０２ｅ，４０２ｆが、容量テスト要素（Ｃ２−１）に接続されたテスト端子１０６ｅ，１０６ｆにそれぞれ接続される。したがって、一回のプローブ接触操作によって、ＴＦＴテスト要素に接続されたテスト端子１０６ａ，１０６ｂ，１０６ｃが４端子抵抗測定器に接続され、ゲート絶縁膜容量テスト要素（Ｃ２−１）に接続されたテスト端子１０６ｅ，１０６ｆが２端子容量測定器に接続される。ＴＦＴ特性測定およびゲート絶縁膜容量測定は、プローブ４０１の接触部４０２ａ〜４０２ｆとテスト端子１０６ａ〜１０６ｆとを接触させた状態で実行される。
【０１０６】
また、ＴＥＧブロック２に含まれるテスト端子１０７ａ〜１０７ｆは、ＴＥＧブロック１に含まれるテスト端子１０６ａ〜１０６ｆと同じパターンで配置されているので、プローブ４０１の接触部４０２ａ〜４０２ｆをテスト端子１０７ａ〜１０７ｆにそれぞれ同時に接触させることができる。すなわち、プローブ４０１の４つの接触部４０２ａ，４０２ｂ，４０２ｃ，４０２ｄが、ドレイン／ゲート間コンタクト抵抗テスト要素（Ｒｃ１−１）に接続された４つのテスト端子１０７ａ，１０７ｂ，１０７ｃ，１０７ｄにそれぞれ接続され、プローブ４０１の２つの接触部４０２ｅ，４０２ｆが、ゲート絶縁膜（ＡＯ有り）容量テスト要素（Ｃ１−１）に接続された２つのテスト端子１０７ｅ，１０７ｆにそれぞれ接続される。したがって、ＴＥＧブロック１の場合と同様に、一回のプローブ接触操作によって、プローブ４０１の接触部４０２ａ〜４０２ｆとテスト端子１０７ａ〜１０７ｆとが同時に接触し、この接触させた状態でドレイン／ゲート間コンタクト抵抗測定およびゲート絶縁膜（ＡＯ有り）容量測定を行なうことができる。
【０１０７】
さらに、図１５に示すＴＥＧブロック２１に含まれるテスト端子３０１ａ〜３０１ｆは、図３に示すＴＥＧブロック１に含まれるテスト端子１０６ａ〜１０６ｆと同じパターンで配置されている。したがって、実施形態１の表示装置用基板１００とタイプの異なる実施形態２の表示装置用基板（図１５参照）についても同様に、一回のプローブ接触操作によって、プローブ４０１の接触部４０２ａ〜４０２ｆをテスト端子３０１ａ〜３０１ｆに同時に接触させた状態で、ＴＦＴ特性測定およびゲート絶縁膜容量測定を行なうことができる。
【０１０８】
図１７（ｂ）に示された測定システムは、少なくとも２つの互いに異なるタイプの表示装置を製造する製造ラインに組み込まれており、マザー基板上に形成された複数のＴＦＴ基板について各種の特性を評価するものである。測定システムは、プローバ４０３と、４端子抵抗測定器および２端子容量測定器を含むテスタ４０４とから主として構成されており、プローバ４０３とテスタ４０４との間ではＧＰＩＢ（General Purpose Interface Bus ）を介して相互に情報のやりとりが行なわれる。また、プローバ４０３は、制御ラインに接続されており、測定前のマザー基板が収納されたカセットを測定システムへ自動搬送し、測定後のマザー基板が収納されたカセットを次工程へ自動搬送するための情報をやりとりする。テスタ４０４はイーサネット（登録商標）に接続されており、製造ラインの他のシステムとの間での情報のやりとりが行なわれる。
【０１０９】
プローバ４０３は、複数のマザー基板（不図示）が収納されたカセット（不図示）からマザー基板をロードし、ロードされたマザー基板のタイプに応じて、ＴＦＴ基板上に設けられたＴＥＧの位置へプローブ〔図１７（ｂ）において図示せず〕を移動させて、接触動作を行なわせ、測定終了後にマザー基板をアンロードしてカセットに戻す。プローバ４０３は、機種に関する情報が含まれているカセットＩＤに対応したレシピを有しており、レシピには各機種のマザー基板上のＴＦＴ基板の枚数、ＴＥＧの位置が設定されている。例えば、ある機種のマザー基板上にＴＦＴ基板が１２枚形成されており、ＴＦＴ基板内のＴＥＧブロックの数が４であれば、マザー基板上の合計のＴＥＧブロック数である４８ブロックについて、各ブロックのマザー基板上の位置が設定されている。
【０１１０】
テスタ４０４は、４端子抵抗測定器および２端子容量測定器の他に、情報を記録し、処理するためのパーソナルコンピュータ（ＰＣ）と、ＰＣによって処理された情報を表示するためのディスプレイ（ＣＲＴ）とを含む。テスタ４０４は、各種のＴＥＧに対応した測定条件でテスト要素の特性測定を行ない、ＴＦＴ基板毎に特性評価を行なう。テスタ４０４は、カセットＩＤに対応したレシピを有しており、レシピには判定条件、基板条件、測定条件が設定されている。
【０１１１】
判定条件として、機種毎に決まったＴＦＴ基板当たりのＴＥＧの構成が設定されている。例えば、表３に記載のＴＥＧブロック２１〜２４を有するＴＦＴ基板であれば、ＴＥＧブロックの数がいくつであるのか（表３ではＴＥＧブロックの数は４である）、それぞれのＴＥＧブロックでは４端子抵抗測定器、２端子容量測定器は何を測定するのか（表３のＴＥＧブロック２１では、ＴＦＴ特性およびゲート絶縁膜容量である）などが設定され、さらに測定値を合否判定するための許容範囲が設定されている。
【０１１２】
基板条件として、マザー基板内で測定すべき基板の数が設定されている。例えば、ある機種のマザー基板上にＴＦＴ基板が１２枚形成されている場合には、１２である。
【０１１３】
測定条件として、測定するテスト要素についての条件が設定されている。例えば、ＴＦＴテスト要素ではゲート端子、ソース端子に何ボルト印加するのか、抵抗テスト要素では何アンペア印加するのか、コンタクト抵抗テスト要素または容量テスト要素の要素部の面積はいくらかなど、各々のテスト要素の細部にわたり条件が設定されている。
【０１１４】
次に、図１８に基づいて、図１７に示された測定システムによる測定の流れ（フローチャート）を説明する。
【０１１５】
プローバ４０３の測定ポート（不図示）に、測定前のマザー基板が収納されたカセットが移動したとき（Ｓ１）、プローバ４０３は光学式読取装置（不図示）などによって、カセットに付されたカセットＩＤを読み取る（Ｓ２）。読み取られたカセットＩＤは、テスタ４０４へＧＰＩＢを介して送信される。プローバ４０３は、カセットＩＤに対応するレシピ設定を読み込んで、カセットに収納されたマザー基板がいずれの機種であるかを特定し（Ｓ３）、カセットからマザー基板を取り出す（Ｓ４）。
【０１１６】
プローバ４０３は、マザー基板に付された基板番号を読み取り、基板番号をテスタ４０４へ送信する（Ｓ５）。プローバ４０３は、測定すべきＴＥＧブロックのマザー基板上の位置（座標）へプローブ４０１を移動させ（Ｓ６）、プローブ４０１の各接触部４０２ａ〜４０２ｆをＴＥＧブロック内の複数のテスト端子に同時に接触させる（Ｓ７）。例えば、カセットに収納されたマザー基板が、実施形態１の表示装置用基板１００が１２枚形成されたマザー基板であれば、マザー基板上の１枚目の表示装置用基板１００におけるＴＥＧブロック１内のテスト端子１０６ａ〜１０６ｆにプローブ４０１が接触するように、プローバ４０３は、マザー基板上におけるＴＥＧブロック１の位置（座標）へプローブ４０１を移動させ、プローブ４０１の６つの接触部４０２ａ〜４０２ｆをＴＥＧブロック１内の６つのテスト端子１０６ａ〜１０６ｆにそれぞれ接触させる。
【０１１７】
プローバ４０３は、測定すべきＴＥＧブロックの位置（座標）をテスタ４０４へ送信し（Ｓ８）、テスタ４０４は、カセットＩＤに対応するレシピ設定に基づいて、ＴＥＧブロック内のテスト要素の特性測定を行なう。例えば、ＴＥＧブロック１であれば、ＴＦＴテスト要素および容量テスト要素（Ｃ２−１）の各特性の測定を行なう。各特性の測定が終了して、テスタ４０４が測定完了をプローバ４０３へ知らせると、プローバ４０３は、プローブ４０１の接触部４０２ａ〜４０２ｆをＴＥＧブロック内のテスト端子から離れさせて、次に測定すべきＴＥＧブロックの有無を判断する（Ｓ９）。次に測定すべきＴＥＧブロックがある場合には、次に測定すべきＴＥＧブロックの位置へプローブ４０１を移動させて、マザー基板上の全ＴＥＧブロックについて順次測定が行なわれる（Ｓ６〜Ｓ９）。例えばＴＥＧブロック１について特性測定が終了したときは、ＴＥＧブロック２からＴＥＧブロック１３までについて特性測定が順次行なわれる。さらに、マザー基板上の１枚目の表示装置用基板１００について特性測定が終了したときは、マザー基板上の２枚目から１２枚目までの表示装置用基板１００について、各ＴＥＧブロック毎に特性測定が順次行なわれる。
【０１１８】
次に測定すべきＴＥＧブロックがマザー基板上にない場合には、例えばマザー基板上の１２枚全ての表示装置用基板１００について特性測定が終了した場合には、プローバ４０３は、マザー基板の測定が終了したことをテスタ４０４へ知らせる（Ｓ１０）。テスタ４０４は、測定値の解析などを行ない、マザー基板内のデータ、例えば各ＴＥＧブロックに含まれるテスト要素の測定値などをＣＲＴに表示する。このとき、テスト要素の測定値が許容範囲を越えているときは、特性不良のマザー基板を製造ラインから人為的または自動的に排除することができる。プローバ４０３は、次に測定すべきマザー基板の有無を判断し（Ｓ１１）、次に測定すべきマザー基板がある場合には、再びカセットからマザー基板を取り出し、マザー基板上の各ＴＥＧブロックに含まれる各テスト要素について各ＴＥＧブロック毎に特性測定を行なう（Ｓ４〜Ｓ１０）。
【０１１９】
次に測定すべきマザー基板がない場合には、プローバ４０３は、カセット内の全てのマザー基板についての測定が終了したことをテスタ４０４へ知らせる（Ｓ１２）。プローバ４０３は、次に測定すべきカセットの有無を判断し、次に測定すべきカセットがある場合には、再びカセットに付されたカセットＩＤを読み取って、上記の工程（Ｓ２〜Ｓ１２）を繰り返す（Ｓ１３）。例えば、実施形態２の表示装置用基板が複数枚形成されたマザー基板がカセットに収納されている場合には、上記の工程を繰り返して、複数枚の表示装置用基板について各ＴＥＧブロック２１〜２４に含まれる各テスト要素の特性測定が行なわれる。
【０１２０】
以上の通り、図１７に示された測定システムによれば、ＴＦＴ基板などの表示装置用基板内の複数のＴＥＧブロックに対して、プローブ４０１を取り替えることなく、ＴＥＧブロック毎に連続的にテスト要素の特性測定を行なうことができる。また、自動的な測定が可能となり、生産効率が向上する。さらに、同じカセット（すなわち同じロット）内の複数のマザー基板に対しても、プローブ４０１を取り替えることなく、連続的な特性測定を行なうことができる。少なくとも２つの互いに異なるタイプの表示装置用基板に対して共通のパターンで複数のテスト端子が配置されている場合、例えば実施形態１の表示装置用基板および実施形態２の表示装置用基板の如く、各ＴＥＧブロック１〜１３、２１〜２４内の複数のテスト端子が同じパターンで配置されている場合、タイプの異なる多機種のマザー基板に対しても、プローブ４０１を取り替えることなく、連続的な特性測定を行なうことができる。
【０１２１】
上記の特性評価工程を経たマザー基板は、所定枚数の表示装置用基板に切断される。マザー基板を切断するとき、マザー基板上の各ＴＥＧブロックを除去してもよいが、特に支障のない限り、各ＴＥＧブロックを残しても良い。所定枚数の表示装置用基板に切断した後、表示装置回路上に公知の配向膜処理を行ない、対向基板によって液晶を挟み込み、液晶表示装置が作製される。
【０１２２】
【発明の効果】
本発明によれば、例えばＴＦＴ製造プロセスにおける各種特性評価を測定基板のタイプに関わらず、必要な特性評価を効率的に行なうことができる。製造プロセスにおけるバラツキまたはトラブルによる工程不良を早急に、的確に見出すことが可能になり、不良基板の流出の低減を可能にする。したがって、表示装置を効率良く製造することができる。また、本発明の測定システムによれば、自動での測定が可能であり、生産効率を向上させることができる。
【図面の簡単な説明】
【図１】  本発明による実施形態１の液晶表示装置用基板１００を説明するための図であり、（ａ）は液晶表示装置用基板１００を概略的に表した平面図、（ｂ）はＴＥＧ１０５が設けられていない状態の平面図である。
【図２】  液晶表示装置のパネルサイズと空き領域の面積との関係の一例を示すグラフである。
【図３】  ＴＥＧ１０５ａの平面図である。
【図４】  ＴＥＧ１０５ｂの平面図である。
【図５】  ＴＦＴ２０２の一絵素に相当する部分を模式的に示す平面図である。
【図６】  図５に示すＴＦＴ２０２の等価回路を示す図である。
【図７】  表１に記載のＴＦＴテスト要素の製造工程を示す図であり、右列は平面図を、左列は平面図におけるＸ−Ｙ線断面図を表す。
【図８】  表１に示した各抵抗テスト要素の平面図（右列）および平面図におけるＸ−Ｙ線断面図（左列）である。
【図９】  表１に示した各抵抗テスト要素の平面図（右列）および平面図におけるＸ−Ｙ線断面図（左列）である。
【図１０】  容量テスト要素の平面図（右列）および平面図におけるＸ−Ｙ線断面図（左列）である。
【図１１】  図７に示したＴＦＴテスト要素のゲートシート２０４に接続されるテスト端子１０６ａの製造工程を示す図であり、右列は平面図を、左列は平面図におけるＸ−Ｙ線断面図を表す。
【図１２】  図７に示したＴＦＴテスト要素のソースシート２０６（またはドレインシート２０８）に接続されるテスト端子１０６ｂ（または１０６ｃ）の製造工程を示す図であり、右列は平面図を、左列は平面図におけるＸ−Ｙ線断面図を表す。
【図１３】  絵素電極シート２１０に接続されるテスト端子の製造工程を示す図であり、右列は平面図を、左列は平面図におけるＸ−Ｙ線断面図を表す。
【図１４】  ｎ＋  膜シートに接続されるテスト端子の製造工程を示す図であり、右列は平面図を、左列は平面図におけるＸ−Ｙ線断面図を表す。
【図１５】  絶縁性基板１００上に形成された、表３に記載のＴＥＧブロック２１〜２４の平面図である。
【図１６】  （ａ）はコンタクト抵抗測定における抵抗値とコンタクト面積の逆数との関係を示すグラフであり、（ｂ）は容量測定における容量値と容量テスト要素の面積との関係を示すグラフである。
【図１７】  プローブを含む測定システムの一例の概略を説明する図であり、（ａ）はプローブと２つの測定器との接続を説明するための構成図であり、（ｂ）は測定システムを説明するための構成図である。
【図１８】  図１７に示された測定システムによる測定の流れ（フローチャート）を説明する図である。
【符号の説明】
１００    表示装置用基板
１０２    表示部
１０４    表示装置回路
１０５    ＴＥＧ
１０６ａ〜１０６ｆ    ＴＥＧブロック１のテスト端子
１０７ａ〜１０７ｆ    ＴＥＧブロック２のテスト端子
２０２    表示部のＴＦＴ
４０１    プローブ
４０２ａ〜４０２ｆ    プローブの接触部
Ｐ        テスト要素の要素部
Ｗ−ａ〜Ｗ−ｄ    テスト要素の配線部
【図１】
0004051190.tif 000006
【図２】
0004051190.tif 000007
【図３】
0004051190.tif 000008
【図４】
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【図５】
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【図６】
0004051190.tif 000011
【図７】
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【図８】
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【図９】
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【図１０】
0004051190.tif 000015
【図１１】
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【図１２】
0004051190.tif 000017
【図１３】
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【図１４】
0004051190.tif 000019
【図１５】
0004051190.tif 000020
【図１６】
0004051190.tif 000021
【図１７】
0004051190.tif 000022
【図１８】
0004051190.tif 000023