(57)【特許請求の範囲】
【請求項１】
最下位ビット用の定電流源とスイッチを２つ有するメインＤＡコンバータと、
補正対象の各ビットに対応するアナログ電圧出力をＡＤ変換したディジタルデータと、該最下位ビット用の定電流源の１つをリニアリティの補正データの収得用の基準として補正対象より下位のビットおよび該定電流源によるアナログ電圧出力をＡＤ変換したディジタルデータとが等しくなるような補正電流を出力するリニアリティ補正データを収得し、少なくとも上位ビットのリニアリティ誤差を前記補正データを用いて補正する演算手段と
を具備することを特徴としたＤＡコンバータ。
【請求項２】
前記補正データを用いて補正電流を出力する補正ＤＡコンバータと、
該補正ＤＡコンバータの補正電流と、前記メインＤＡコンバータの出力電流とを加算して電圧に変換出力するＩ／Ｖ変換回路と、
を具備していることを特徴とした請求項１に記載のＤＡコンバータ。
【請求項３】
前記Ｉ／Ｖ変換回路の電圧出力を受けてデジタルデータに変換するＡＤコンバータと、
前記補正データを格納するメモリとを具備し、
前記演算手段は、
前記ＡＤコンバータにより取得されたデータにより前記補正データを作成し、該補正データを前記メモリへ格納する
ことを特徴とした請求項２に記載のＤＡコンバータ。
【請求項４】
前記演算手段は、
最下位ビットから順に前記リニアリティの補正データを収得する対象ビットとして順次選択し、
補正対象のビットを１とし、他のビットを０とした場合の当該メインＤＡコンバータの出力値と、前記補正対象ビットより下位の既に補正された各ビット及び補正データ収得用の最下位ビットを１とし、他のビットを０とした場合のＤＡコンバータの出力値とが同一となるように補正データを算出する
ことを特徴とした請求項３に記載のＤＡコンバータ。
【請求項５】
前記演算手段は、
前記補正データの収得用の最下位ビットを除く全ビットの設定データを０に設定したときに、前記Ｉ／Ｖ変換回路の出力が０Ｖになる補正ＤＡコンバータの設定値をオフセットの補正データとして前記メモリに格納し、
前記補正データの収得用の最下位ビットを除く全ビットの設定データを１に設定したときに、前記Ｉ／Ｖ変換回路の出力が期待値になる補正ＤＡコンバータの設定値をゲインの補正データとして前記メモリに格納し、
前記補正ＤＡコンバータの設定値を前記リニアリティの補正データ、前記オフセットの補正データ、及び前記ゲインの補正データを用いて、前記リニアリティ誤差を含めたＤＣ誤差を補正する
ことを特徴とした請求項３に記載のＤＡコンバータ。
【請求項６】
請求項２〜５の何れかに記載のＤＡコンバータを用いた
ことを特徴とする逐次比較型ＡＤコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、リニアリティを含んだＤＣ誤差の補正ができるＤＡコンバータ及びそのＤＡコンバータを用いた逐次比較型ＡＤコンバータに関する。
【０００２】
【従来の技術】
従来技術の例について、図５を参照して説明する。
図５に示すように、従来の等電流源型ＤＡコンバータは、Ｒ−２Ｒラダー抵抗１０と、スイッチＳＷ１〜ＳＷｎと、ｎ本の定電流源Ｉｏと、スイッチ制御手段１１と、演算増幅器Ａと、帰還抵抗Ｒｆとで構成している。
【０００３】
そして、定電流源Ｉｏを構成する薄膜抵抗のレーザトリミングにより、高精度のリニアリティを実現することができる。
しかし、レーザトリミングをおこなうことは、製造工程が増加するのみならず、直接ウェハに対してレーザを照射するために、パシベーション膜を傷つけ信頼性が低下する要因となる場合がある。
そこで、レーザトリミング無しで精度を向上させる構成として、図５に示す等電流型ＤＡコンバータを、セグメントデコード型ＤＡコンバータに変更する方法がある。
【０００４】
例えば、図には示していないが、１２ビットのセグメントデコード型ＤＡコンバータの構成は、上位３ビットをセグメントデコーダを用いて７本にデコードする。
そして、セグメントデコード型ＤＡコンバータのデコードされた７本の数だけ等電流回路と電流スイッチをそれぞれ設ける。
一方、セグメントデコード型ＤＡコンバータの下位９ビットは、デコードせず、バイナリウェイトを持つ一般的定電流源と、スイッチ回路とにより構成する。
【０００５】
このように、セグメントデコード型ＤＡコンバータは、上位ビットを分割することにより、上位ビットを構成する定電流源回路やスイッチに要求される精度は大幅に低減でき、レーザトリミングが不要となる。
しかし、１２ビットクラスのセグメントデコード型ＤＡコンバータは、上位３ビットをセグメント化して７本に分割することによっても、各薄膜抵抗のバラツキによりレーザトリミング無しでは１２ビット精度（０．０２５％）が限界である。
【０００６】
【発明が解決しようとする課題】
上記説明のように、レーザトリミング無しで高精度のＤＡコンバータを得ることは、セグメントデコード化によっても実現困難であり実用上の不便があった。そこで、本発明は、こうした問題に鑑みなされたもので、その目的は、薄膜抵抗のレーザトリミングなしで高精度のリニアリティが得られ、かつコストの低減と信頼性の向上がはかれるＤＡコンバータ及びそのＤＡコンバータを用いた逐次比較型ＡＤコンバータを提供することにある。
【０００７】
【課題を解決するための手段】
即ち、上記目的を達成するためになされた本発明の第１は、最下位ビット用の定電流源とスイッチを２つ有するメインＤＡコンバータと、該最下位ビット用の定電流源の１つに対応するアナログ電圧出力をＡＤ変換したディジタルデータをリニアリティの補正データの収得用の基準として、各ビットに対応するアナログ電圧出力をＡＤ変換したディジタルデータを前記基準と比較し、各ディジタルデータが等しくなるように補正電流の値を設定し、その値からリニアリティの補正データを収得し、少なくとも上位ビットのリニアリティ誤差を前記補正データを用いて補正する演算手段とを具備することを特徴としたＤＡコンバータを要旨としている。
【０００８】
また、上記目的を達成するためになされた本発明の第２は、前記補正データを用いて補正電流を出力する補正ＤＡコンバータと、該補正ＤＡコンバータの補正電流と、前記メインＤＡコンバータの出力電流とを加算して電圧に変換出力するＩ／Ｖ変換回路と、を具備していることを特徴としたＤＡコンバータを要旨としている。
【０００９】
そして、上記目的を達成するためになされた本発明の第３は、前記Ｉ／Ｖ変換回路の電圧出力を受けてデジタルデータに変換するＡＤコンバータと、前記補正データを格納するメモリとを具備し、前記演算手段は、前記ＡＤコンバータにより取得されたデータにより前記補正データを作成し、該補正データを前記メモリへ格納することを特徴としたＤＡコンバータを要旨としている。
【００１０】
さらに、上記目的を達成するためになされた本発明の第４は、前記演算手段は、最下位ビットから順に前記リニアリティの補正データを収得する対象ビットとして順次選択し、
補正対象のビットを１とし、他のビットを０とした場合の当該メインＤＡコンバータの出力値と、前記補正対象ビットより下位の既に補正された各ビット及び補正データ収得用の最下位ビットを１とし、他のビットを０とした場合のＤＡコンバータの出力値とが同一となるように補正データを算出することを特徴としたＤＡコンバータを要旨としている。
また、上記目的を達成するためになされた本発明の第５は、前記演算手段は、前記補正データの収得用の最下位ビットを除く全ビットの設定データを０に設定したときに、前記Ｉ／Ｖ変換回路の出力が０Ｖになる補正ＤＡコンバータの設定値をオフセットの補正データとして前記メモリに格納し、前記補正データの収得用の最下位ビットを除く全ビットの設定データを１に設定したときに、前記Ｉ／Ｖ変換回路の出力が期待値になる補正ＤＡコンバータの設定値をゲインの補正データとして前記メモリに格納し、前記補正ＤＡコンバータの設定値を前記リニアリティの補正データ、前記オフセットの補正データ、及び前記ゲインの補正データを用いて、前記リニアリティ誤差を含めたＤＣ誤差を補正することを特徴としたＤＡコンバータを要旨としている。
また、上記目的を達成するためになされた本発明の第６は、本発明第２〜５の何れかに記載のＤＡコンバータを用いたことを特徴とする逐次比較型ＡＤコンバータを要旨としている。
【００１１】
【発明の実施の形態】
本発明の実施の形態は、下記の実施例において説明する。
【００１２】
【実施例】
（実施例１）
本発明の実施例１について、図１〜図４を参照して説明する。
図１に示すように、本発明のメインＤＡコンバータは、Ｒ−２Ｒラダー抵抗１０と、スイッチＳＷ１〜ＳＷｎと、ｎ本の定電流源Ｉｏと、演算増幅器Ａと、帰還抵抗Ｒｆとの従来構成に、スイッチＳＷ０と、定電流源Ｉｏとを追加し、スイッチ制御手段１２を設けた構成になっている。
【００１３】
スイッチ制御手段１２は、従来と同様のデジタル入力のＢ１〜Ｂ１２に最下位ビットであるＢ０を追加して設けた構成になっている。
そして、スイッチ制御手段１２の最下位ビットのＢ０は、追加したスイッチＳＷ０を制御して追加した定電流源Ｉｏを切り換える補正データ取得用である。
つまり、本発明のメインＤＡコンバータは、最下位ビット（ＬＳＢ）としてＢ０とＢ１との２つを有する等電流源型ＤＡコンバータとして構成している。
【００１４】
例えば、メインＤＡコンバータ２１を１２ビット（ｎ＝１２）として、補正データを出力する補正ＤＡコンバータ２５と、それぞれの出力電流を加算し、加算した電流を電圧に変換するＩ／Ｖ変換回路２２と、ＡＤコンバータ２６によって取得されたデータにより補正データを作成する演算手段２４と、その結果を記憶するメモリ２３とで構成される。
演算手段２４は、例えばＤＳＰまたはＣＰＵ等を使用して演算をおこなう。
【００１５】
次に、本発明のＤＡコンバータの補正データを収得して自動校正する動作について、図２を参照して以下箇条書きにより説明する。
あらかじめ、Ｉ／Ｖ変換回路２２の出力をＡＤコンバータ２６入力に接続しておく。
最初に、補正データ取得用の最下位ビットＢ０を基準にして、リニアリティの補正をおこなう。
【００１６】
（１）設定データに補正データ取得用の最下位の１ビット（Ｂ０）のみを１とし、他のビット（Ｂ１〜Ｂ１２）はすべて０としてデータ設定する。
【００１７】
（２）ＡＤコンバータ２６により、デジタルデータを取得する。
【００１８】
（３）設定データに補正データ取得用の最下位ビットＢ０を０とし、正規の最下位ビット（Ｂ１）を１として設定する。
【００１９】
（４）ＡＤコンバータ２６によりデジタルデータを取得し、上記（２）のデジタルデータと比較する。
【００２０】
（５）これらのデジタルデータが等しくなるように補正ＤＡコンバータ２５を設定し、その値を最下位ビットＢ１の補正データ（例えば、α１）としてメモリ２３に格納する。
【００２１】
（６）補正データ取得用の最下位ビットＢ０の設定データを１とし、また補正された正規の最下位ビットＢ１の設定データを１に設定する。
【００２２】
（７）Ｉ／Ｖ変換回路２２の出力をＡＤコンバータ２６によりデジタルデータに変換してデータを取得する。
【００２３】
（８）補正データ取得用の最下位ビットＢ０の設定データを０とし、正規の最下位ビットＢ１の設定データも０とし、１つ上位のビットＢ２の設定データを１として設定する。
【００２４】
（９）ＡＤコンバータ２６によりデジタルデータを取得し、上記（７）のデジタルデータと比較する。
【００２５】
（１０）これらのデジタルデータが等しくなるように補正ＤＡコンバータ２５を設定し、その値を正規の２ビット目のＢ２の補正データ（例えば、α２）としてメモリ２３に格納する。
【００２６】
（１１）同様にして全ビット（Ｂ１〜Ｂ１２）のリニアリティの補正データ（α１〜α１２）を収得する。
【００２７】
（１２）次に、オフセットの補正データは、全ビット（Ｂ１〜Ｂ１２）の設定データを０に設定し、そのときＩ／Ｖ変換回路２２の出力が０Ｖになるように補正ＤＡコンバータ２５を設定し、その値をオフセットの補正データ（例えば、OffsetErr）としてメモリ２３に格納する。
【００２８】
（１３）そして、ゲインの補正データは、全ビット（Ｂ１〜Ｂ１２）に１を設定し、かつそのときすべての出力が期待値になるように補正ＤＡコンバータ２５を設定し、その値（例えば、αgain）をメモリ２３に格納する。
【００２９】
（１４）ゲインの補正データは、下記式（１）より算出する。
GainErr＝｛（αgain）−（OffsetErr）｝／（ビット数）      ・・・（１）
【００３０】
（１５）以上により、ＤＡコンバータの校正動作を終了する。
【００３１】
一般に、リニアリティ誤差は、上位ビットほど影響が大きいので、実用的には上位ビットのみ補正することになる。
【００３２】
さらに、本発明のＤＡコンバータを動作させる場合について、図３を参照して以下箇条書きで説明する。
【００３３】
（１）デジタルの設定データを入力すると、その設定データはメインＤＡコンバータ２１と、演算手段２４との両方に伝えられる。
【００３４】
（２）メインＤＡコンバータ２１は、その設定データに従ったメイン電流（例えば、Ｉm）をＩ／Ｖ変換回路２２の入力へ出力する。
【００３５】
（３）演算手段２４に伝えられた設定データは、校正時に収得した補正データを用いて演算され、補正ＤＡコンバータ２５の設定データを生成する。
補正ＤＡコンバータの設定データの演算式は、リニアリティを補正したＤＡコンバータの出力は直線とみなせるから、下記式（２）で求められる。
CAL(out)=GainErr｛α12(B12)＋α11(B11)・・・＋α1(B1)｝＋OffsetErr・・（２）
ここで、
CAL(out)：補正ＤＡコンバータ設定データ
GainErr：ゲイン補正データ
α**：各ビットのリニアリティ補正データ
B**：設定ビット
OffsetErr：オフセット補正データである。
【００３６】
（４）補正ＤＡコンバータ２５は、その設定データに従った補正電流（例えば、Ｉc）を出力する。
【００３７】
（５）メイン電流Ｉmと補正電流Ｉcとは電流加算され、Ｉ／Ｖ変換回路２２によってアナログ電圧に変換されて出力される。
【００３８】
（実施例２）
実施例２は、実施例１で説明したＤＡコンバータを用いて構成した逐次比較型ＡＤコンバータであり、図４を参照して説明する。
図４に示すように、本実施例２の逐次比較型ＡＤコンバータは、ＤＡコンバータ２０と、コンパレータ３０と、逐次比較レジスタ５０とで構成している。
【００３９】
ここで、ＤＡコンバータ２０は、実施例１で説明したＤＡコンバータであり、校正済みとする。
コンパレータ３０は、アナログ入力電圧と、ＤＡコンバータ２０との出力をクロックごとに比較する。
【００４０】
そして、逐次比較レジスタ５０は、コンパレータ３０の最上位ビット（ＭＳＢ）との比較結果により、入力電圧より比較電圧が高ければ次のビットに変更して比較し、逆に入力電圧より比較電圧が低ければ次のビットを追加する。
【００４１】
以上の動作を最上位ビットのＭＳＢから最下位ビットのＬＳＢまで順次おこない、平衡したときのデジタル値を出力する。
【００４２】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に記載されるような効果を奏する。
本技術は、従来技術のレーザトリミング無しの場合、１２ビットクラスのセグメントデコード型ＤＡコンバータは、１２ビット精度（０．０２５％）が限界であったが、本技術ではレーザトリミングなしで１４ビット（０．００６％）以上の精度のＤＡコンバータと、そのＤＡコンバータを用いた高精度のＡＤコンバータが得られる効果がある。
また、本技術ではレーザトリミングを必要としないので、製造プロセスが簡単になり、パシベーション膜を傷つけないという効果もある。
【図面の簡単な説明】
【図１】本発明のＤＡコンバータのメインＤＡコンバータの回路図である。
【図２】本発明のＤＡコンバータの校正時のブロック図である。
【図３】本発明のＤＡコンバータの動作時のブロック図である。
【図４】本発明のＤＡコンバータを用いたＡＤコンバータのブロック図である。
【図５】従来の等電流源型ＤＡコンバータの回路図である。
【符号の説明】
１０  Ｒ−２Ｒラダー抵抗
１１、１２  スイッチ制御手段
２０  ＤＡコンバータ
２１  メインＤＡコンバータ
２２  Ｉ／Ｖ変換回路
２３  メモリ
２４  演算手段
２５  補正ＤＡコンバータ
２６  ＡＤコンバータ
３０  コンパレータ
４０  クロック
５０  逐次比較レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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