(57)【特許請求の範囲】
【請求項１】
セル領域及びコア回路/周辺回路領域よりなる半導体メモリ装置の前記コア回路/周辺回路領域の半導体基板に形成され、第１ゲート、第１ゲート絶縁膜、第１ソース領域及び第１ドレーン領域よりなる第１トランジスタと、
前記第１トランジスタを覆う平坦化された層間絶縁膜と、
前記セル領域に形成され、第２ゲート、第２ゲート絶縁膜、第２ソース領域及び第２ドレーン領域よりなる第２トランジスタとを含み、
前記第２ゲートの上面が前記層間絶縁膜の上面と同一なレベルに形成されている半導体メモリ装置。
【請求項２】
前記第１トランジスタは前記第１ゲートの側壁に形成された第１スペーサをさらに含み、前記第２トランジスタの前記第２ゲートは鉛直断面形状が上拡がり形状であり、前記第２トランジスタは前記第２ゲートの側壁に形成された第２スペーサをさらに含む請求項１に記載の半導体メモリ装置。
【請求項３】
前記第２スペーサは所定のエッチング剤下で前記層間絶縁膜に対して高エッチング選択比を有する物質で構成される第１絶縁膜である請求項２に記載の半導体メモリ装置。
【請求項４】
前記層間絶縁膜はシリコン窒化膜、シリコン酸化膜、PSG膜、BSG膜、BPSG膜、TEOS膜、オゾン-TEOS膜、USG膜またはこれらの組合わせ膜よりなり、前記第１絶縁膜はシリコン窒化膜、アルミニウム酸化膜またはタンタル酸化膜である請求項３に記載の半導体メモリ装置。
【請求項５】
前記第２ゲートはポリシリコン層及び高融点金属層と、さらに前記高融点金属層上に形成され、所定のエッチング剤下で前記層間絶縁膜に対して高エッチング選択比の物質よりなる第２絶縁膜とからなる請求項１に記載の半導体メモリ装置。
【請求項６】
前記第２ゲートはポリシリコン層及び高融点金属シリサイド層と、さらに前記高融点金属シリサイド層上に形成され、所定のエッチング剤下で前記層間絶縁膜に対して高エッチング選択比の物質よりなる第２絶縁膜とからなる請求項１に記載の半導体メモリ装置。
【請求項７】
前記高融点金属シリサイド層はCoSix、TiSix、TaSix、MoSix、WSixまたはPtSixである請求項６に記載の半導体メモリ装置。
【請求項８】
前記高融点金属シリサイド層はCoSix、TiSix、TaSix、MoSix、WSixまたはPtSixであり、前記第２絶縁膜はシリコン窒化膜、アルミニウム酸化膜またはタンタル酸化膜である請求項６に記載の半導体メモリ装置。
【請求項９】
前記層間絶縁膜はシリコン窒化膜、シリコン酸化膜、PSG膜、BSG膜、BPSG膜、TEOS膜、オゾン-TEOS膜、USG膜またはこれらの組合わせ膜よりなり、前記第２絶縁膜はシリコン窒化膜、アルミニウム酸化膜またはタンタル酸化膜よりなる請求項６に記載の半導体メモリ装置。
【請求項１０】
前記第１トランジスタは前記第１ゲートの上端部に形成された第３絶縁膜をさらに含み、前記第２絶縁膜が前記第３絶縁膜より厚い請求項６に記載の半導体メモリ装置。
【請求項１１】
前記第３絶縁膜の厚さは１５００ないし２５００Åである請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記第１トランジスタの形成された前記コア回路/周辺回路領域の前記半導体基板の全面に形成され、所定のエッチング剤下で前記層間絶縁膜に対して高いエッチング選択比を有する第４絶縁膜をさらに含む請求項１に記載の半導体メモリ装置。
【請求項１３】
前記第１トランジスタの形成された前記コア回路/周辺回路領域の前記半導体基板の全面に形成され、前記層間絶縁膜に対して高エッチング選択比を有する第４絶縁膜をさらに含む請求項２に記載の半導体メモリ装置。
【請求項１４】
前記第４絶縁膜と前記コア回路/周辺回路領域の前記半導体基板との間に形成された緩衝膜をさらに含む請求項１２に記載の半導体メモリ装置。
【請求項１５】
前記層間絶縁膜はシリコン窒化膜、シリコン酸化膜、PSG膜、BSG膜、BPSG膜、TEOS膜、オゾン-TEOS膜、PE-TEOS膜、USG膜またはこれらの組合わせ膜であり、前記第４絶縁膜はシリコン窒化膜、アルミニウム酸化膜またはタンタル酸化膜である請求項１３に記載の半導体メモリ装置。
【請求項１６】
前記層間絶縁膜はシリコン窒化膜、シリコン酸化膜、PSG膜、BSG膜、BPSG膜、TEOS膜、オゾン-TEOS膜、PE-TEOS膜、USG膜またはこれらの組合わせ膜であり、前記第４絶縁膜はシリコン窒化膜、アルミニウム酸化膜またはタンタル酸化膜であり、前記緩衝膜はシリコン酸化膜またはシリコン酸化窒化膜である請求項１４に記載の半導体メモリ装置。
【請求項１７】
前記第２ゲート絶縁膜の厚さは前記第１ゲート絶縁膜と同一か厚い請求項１に記載の半導体メモリ装置。
【請求項１８】
前記第１ゲート絶縁膜は３０ないし６０Åの厚さを有する請求項１７に記載の半導体メモリ装置。
【請求項１９】
前記第２トランジスタは第２ゲート下部の前記半導体基板に形成され、前記半導体基板の導電形と同形の不純物イオンが注入されたイオン注入領域をさらに含む請求項１に記載の半導体メモリ装置。
【請求項２０】
前記第２トランジスタは前記第２スペーサの間に該当する前記半導体基板に形成され、前記半導体基板と同形の不純物イオンが注入されたイオン注入領域をさらに含む請求項２に記載の半導体メモリ装置。
【請求項２１】
セル領域及びコア回路/周辺回路領域よりなる半導体メモリ装置の前記コア回路/周辺回路領域の半導体基板に第１ゲート、第１ゲート絶縁膜、第１ソース領域及び第１ドレーン領域よりなる第１トランジスタを形成する段階と、
前記第１トランジスタの形成された前記半導体メモリ装置の前記半導体基板の全面に平坦化された層間絶縁膜を形成する段階と、
前記セル領域に位置する前記層間絶縁膜をリバースゲートパターンの基礎とし、ダマシン法を用いることによって前記セル領域に第２ゲート、第２ゲート絶縁膜、第２ソース領域及び第２ドレーン領域よりなる第２トランジスタを形成する段階とを含み、
前記第２ゲートの上面を前記層間絶縁膜の上面と同一なレベルに形成する半導体メモリ装置の製造方法。
【請求項２２】
前記第２トランジスタの形成段階は、
前記セル領域の上部に位置する前記層間絶縁膜をパターニングしてリバースゲートパターンと前記リバースゲートパターンの間に位置する第１トレンチを形成する段階と、
前記第１トレンチに、導電性物質とその上の絶縁性物質とを充填してゲートを形成する段階と、
前記リバースゲートパターンをエッチングして第２トレンチを形成する段階と、
前記ゲートをマスクとして不純物イオンを注入してソース及びドレーン領域を形成する段階とを含む請求項２１に記載の半導体メモリ装置の製造方法。
【請求項２３】
前記第１トレンチ形成段階と前記ゲート形成段階との間に、前記第１トレンチを通じて不純物イオンを注入して前記半導体基板の所定部分にスレショルド電圧調節用の不純物領域を形成する段階をさらに含む請求項２２に記載の半導体メモリ装置の製造方法。
【請求項２４】
前記第１トレンチ形成段階と前記スレショルド電圧調節用の不純物領域形成段階との間に所定のエッチング剤下で前記層間絶縁膜に対して高エッチング選択比の物質よりなるスペーサを前記リバースゲートパターンの外側壁に形成する段階をさらに含む請求項２３に記載の半導体メモリ装置の製造方法。
【請求項２５】
前記層間絶縁膜はシリコン酸化膜、シリコン窒化膜、PSG膜、BSG膜、BPSG膜、TEOS膜、オゾン-TEOS膜、PE-TEOS膜、USG膜またはこれらの組合わせ膜よりなり、前記スペーサは前記層間絶縁膜とは異なる物質であるシリコン窒化膜、アルミニウム酸化膜またはタンタル酸化膜よりなる請求項２４に記載の半導体メモリ装置の製造方法。
【請求項２６】
前記第１トランジスタの形成段階と前記層間絶縁膜の形成段階との間に、前記セル領域及び前記コア回路/周辺回路領域の半導体基板の上面に所定のエッチング剤下で前記層間絶縁膜に対して高エッチング選択比の物質よりなるエッチング阻止層を形成する段階をさらに含む請求項２１に記載の半導体メモリ装置の製造方法。
【請求項２７】
前記第１トランジスタの形成段階と前記層間絶縁膜の形成段階との間に、前記セル領域及び前記コア回路/周辺回路領域の半導体基板の上面に所定のエッチング剤下で前記層間絶縁膜に対して高エッチング選択比の物質よりなるエッチング阻止層を形成する段階をさらに含む請求項２２に記載の半導体メモリ装置の製造方法。
【請求項２８】
前記層間絶縁膜はシリコン酸化膜、シリコン窒化膜、PSG膜、BSG膜、BPSG膜、TEOS膜、オゾン-TEOS膜、PE-TEOS膜、USG膜またはこれらの組合わせ膜よりなり、前記エッチング阻止層は前記層間絶縁膜とは異なる物質であるシリコン窒化膜、アルミニウム酸化膜またはタンタル酸化膜よりなる請求項２６に記載の半導体メモリ装置の製造方法。
【請求項２９】
前記第１トランジスタの形成段階と前記層間絶縁膜の形成段階との間に、前記セル領域及び前記コア回路/周辺回路領域の半導体基板の上面に所定のエッチング剤下で前記層間絶縁膜に対して高エッチング選択比の物質よりなるエッチング阻止層を形成する段階をさらに含む請求項２４に記載の半導体メモリ装置の製造方法。
【請求項３０】
前記層間絶縁膜はシリコン酸化膜、シリコン窒化膜、PSG膜、BSG膜、BPSG膜、TEOS膜、オゾン-TEOS膜、PE-TEOS膜またはUSG膜またはこれらの組合わせ膜よりなり、前記エッチング阻止層は前記層間絶縁膜と異なる物質であるシリコン窒化膜、アルミニウム酸化膜またはタンタル酸化膜よりなる請求項２９に記載の半導体メモリ装置の製造方法。
【請求項３１】
前記ゲート形成段階は前記第１トレンチの第１高さまで充填されるポリシリコン層を形成する段階及び前記第１トレンチの前記第１高さから第２高さまで充填される高融点金属層を形成する段階と、さらに、前記高融点金属層上に、前記第２高さから前記第１トレンチの上端部まで充填され、前記層間絶縁膜に対して高エッチング選択比の物質よりなる絶縁膜を形成する段階を含む請求項２２に記載の半導体メモリ装置の製造方法。
【請求項３２】
前記ゲートの形成段階は前記第１トレンチの第１高さまで充填されるポリシリコン層を形成する段階と、前記第１トレンチの前記第１高さから第２高さまで充填される第１高融点金属層を形成する段階と、前記第１高融点金属層をシリサイド化して前記第１高融点金属層の一部を高融点金属シリサイド層に変換する段階と、さらに、前記一部変換された第１高融点金属層上に、前記第２高さから前記第１トレンチの上端部まで充填され、所定のエッチング剤下で前記層間絶縁膜に対して高エッチング選択比の物質よりなる絶縁膜を形成する段階を含む請求項２２に記載の半導体メモリ装置の製造方法。
【請求項３３】
前記ゲートの形成段階は前記第１トレンチの第１高さまで充填されるポリシリコン層を形成する段階と、前記第１トレンチの前記第１高さから第２高さまで充填される第１高融点金属層を形成する段階と、前記第１高融点金属層をシリサイド化して前記第１高融点金属層の全部を高融点金属シリサイド層に変換する段階と、さらに、前記変換された高融点金属シリサイド層上に、前記第２高さから前記第１トレンチの上端部まで充填され、所定のエッチング剤下で前記層間絶縁膜に対して高エッチング選択比の物質よりなる絶縁膜を形成する段階を含む請求項２２に記載の半導体メモリ装置の製造方法。
【請求項３４】
前記高融点金属層はCo、W、Ta、Mo、Ti及びPtよりなる群から選択された何れか１つで構成された膜であり、前記層間絶縁膜はシリコン酸化膜、シリコン窒化膜、PSG膜、BSG膜、BPSG膜、TEOS膜、オゾン-TEOS膜、PE-TEOS膜、USG膜またはこれらの組合わせ膜であり、前記絶縁膜は前記層間絶縁膜とは異なる物質であるシリコン窒化膜、アルミニウム酸化膜またはタンタル酸化膜よりなる請求項３１に記載の半導体メモリ装置の製造方法。
【請求項３５】
前記第１高融点金属層はCo、W、Ta、Mo、Ti及びPtよりなる群から選択された何れか１つで構成された膜であり、前記高融点金属シリサイド層はCoSix、TiSix、TaSix、MoSix、WSixまたはPtSixであり、前記層間絶縁膜はシリコン酸化膜、シリコン窒化膜、PSG膜、BSG膜、BPSG膜、TEOS膜、オゾン-TEOS膜、PE-TEOS膜、USG膜またはこれらの組合わせ膜であり、前記絶縁膜は前記層間絶縁膜とは異なる物質であるシリコン窒化膜、アルミニウム酸化膜またはタンタル酸化膜よりなる請求項３２に記載の半導体メモリ装置の製造方法。
【請求項３６】
前記第１高融点金属層はCo、W、Ta、Mo、Ti及びPtよりなる群から選択された何れか１つよりなる膜であり、前記高融点金属シリサイド層はCoSix、TiSix、TaSix、MoSix、WSixまたはPtSixであり、前記層間絶縁膜はシリコン酸化膜、シリコン窒化膜、BSG膜、BPSG膜、TEOS膜、オゾン-TEOS膜、PE-TEOS膜、USG膜またはこれらの組合わせ膜であり、前記絶縁膜は前記層間絶縁膜と異なる物質であるシリコン窒化膜、アルミニウム酸化膜またはタンタル酸化膜よりなる請求項３３に記載の半導体メモリ装置の製造方法。
【請求項３７】
前記第１トランジスタの形成段階と前記エッチング阻止層の形成段階との間に前記セル領域及び前記コア回路/周辺回路領域の半導体基板の上面に緩衝膜を形成する段階をさらに含む請求項２６に記載の半導体メモリ装置の製造方法。
【請求項３８】
前記緩衝膜はシリコン酸化膜またはシリコン酸化窒化膜である請求項３７に記載の半導体メモリ装置の製造方法。
【請求項３９】
ソース/ドレーンの形成段階後に前記第２トレンチ内にポリシリコンを充填してコンタクトパッドを形成する段階をさらに含む請求項２３に記載の半導体メモリ装置の製造方法。
【請求項４０】
前記コンタクトパッドの形成段階は前記第２トレンチが形成された前記セル領域の半導体基板の全面にポリシリコン層を形成する段階及び前記ポリシリコン層を前記ゲートの上面が露出されるまでエッチングする段階を含む請求項３９に記載の半導体メモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置及びその製造方法に係り、相異なる幾何学的な構造を有する多数の単位素子、例えばトランジスタの特性を劣化させない半導体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体メモリ装置の高集積化につれて単位素子も小さくなった。特にセルトランジスタが小さくなることによってスレショルド電圧が減少して漏れ電流が増加するなどの短チャンネル現象が発生してDRAMの動的リフラッシュ特性が劣化する問題を誘発する。こういう問題を解決するためにスレショルド電圧を高める方法としてNチャンネルトランジスタ(またはPチャンネルトランジスタ)においてゲート電極の形成前に基板にP型(またはN型)不純物イオンを注入して基板の不純物濃度を増加させる。
【０００３】
また、Nチャンネルトランジスタ(またはPチャンネルトランジスタ)の場合にはN型(またはP型)のソース及びドレーン領域を形成するためにはチャンネル領域の濃度に比べてソース及びドレーン領域の不純物濃度が大きくなければならない。ところが、トランジスタが小さくなるほど短チャンネル効果によるスレショルド電圧の変動を抑制するためのイオン注入不純物濃度は増加しなければならない。したがって、トランジスタのソース及びドレーン領域の不純物濃度とチャンネル領域の不純物濃度差は集積度の増加によって減少することになる。したがって、ソース及びドレーン領域とチャンネル領域との接合面での抵抗(接合抵抗及び面抵抗)が増加してトランジスタの動作速度が減少する問題が発生する。
【０００４】
しかも、集積度の増加によって基板(または基板に形成されたウェル)のスレショルド電圧調節用の不純物イオン濃度が増加するのでソース及びドレーン領域から基板(またはウェル)に流れうる漏れ電流が増加する問題がある。
【０００５】
このような問題を解決するためにリバースゲートパターンを用いてトランジスタが形成される基板の全面でないトランジスタのチャンネル領域の下部にのみ部分的に不純物領域を形成するイオン注入技術が米国特許５,９０５,５３０号明細書及び日本応用物理学会誌(Japanes Journal Applied Physics;１９９８,１０５９)に開示された。
【０００６】
前記方法を用いて半導体メモリ装置のセル領域のトランジスタとコア回路/周辺回路領域のトランジスタとを同時に形成することが工程の単純化面で最適である。ところで、セル領域のトランジスタは全てメモリ装置を形成する構成要素なのであらゆるゲートの長さが同一である一方、コア回路/周辺回路領域のトランジスタにおいては一部のトランジスタは差動増幅器を構成し、一部のトランジスタはドライバーを構成する等各トランジスタの使用用途によって異なる長さを有するように設計される。この際、ゲートの形成のために蒸着される導電性物質の厚さがセル領域とコア回路/周辺回路領域で同一であるとしても、リバースゲートの形成時、絶縁膜内に備えられたトレンチ幅によって、または蒸着される導電性物質の厚さによって、トレンチ内部の充填/未充填を決定するので、以後のエッチバック工程でゲートの高さも各領域で異なって示される。コア回路/周辺回路領域のゲートを設計通り製造するためにセル領域におけるエッチバック工程と別に独立したコア回路/周辺回路領域でのエッチバック工程を実施しうる。ところが、コア回路/周辺回路領域のトランジスタのゲート長さが多様なので、一部のゲートを設計通り製造するためにエッチバック時間などを調節しても他のゲートが所望通り製造できなくなる。コア回路/周辺回路領域のゲートのそれぞれの長さに対応するエッチバック工程を実施してセル領域及びコア回路/周辺回路領域のゲートを設計通りに形成しうるが、この場合工程が複雑になる問題がある。
【０００７】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする技術的課題は、幾何学的な構造の異なる個別素子を有する半導体メモリ装置において、一部の領域に形成される素子、例えばトランジスタの特性を劣化させず、幾何学的な構造の相異なる他の一部領域の素子の特性、例えば他のトランジスタの特性も保てる半導体メモリ装置及びその製造方法を提供することである。
【０００８】
【課題を解決するための手段】
本発明が解決しようとする技術的課題を達成するための一態様によれば、均一な規格を有する素子、例えばトランジスタ(第２トランジスタ)よりなるセル領域及び多様な規格を有するトランジスタ(第１トランジスタ)よりなるコア回路/周辺回路領域よりなる半導体メモリ装置は、コア回路/周辺回路領域の半導体基板に形成され、第１ゲート、第１ゲート絶縁膜、第１ソース領域及び第１ドレーン領域よりなる第１トランジスタと、前記第１トランジスタを覆う平坦化された層間絶縁膜と、前記セル領域に形成され、第２ソース領域、第２ドレーン領域、前記層間絶縁膜に対応する高さを有する第２ゲート及び第２ゲート絶縁膜よりなる第２トランジスタとを含む。
【０００９】
ここで、前記第２ゲートの高さは層間絶縁膜の高さと実質的に同一に形成し、層間絶縁膜の高さを増加させれば第２ゲートの高さも増加する。
【００１０】
望ましく、前記第１トランジスタは第１ゲートの側壁に形成された第１スペーサをさらに含み、前記第２トランジスタの前記第２ゲートは凸レンズ状であり、前記第２トランジスタは前記第２ゲートの側壁に形成された第２スペーサをさらに含む。さらに望ましくは、第２スペーサは所定のエッチング剤下で前記層間絶縁膜に対して高エッチング選択比を有する物質で構成される第１絶縁膜よりなり、層間絶縁膜はシリコン窒化膜、シリコン酸化膜、PSG膜、BSG膜、BPSG膜、TEOS膜、オゾン-TEOS膜、USG膜またはこれらの組合わせ膜よりなり、前記第１絶縁膜はシリコン窒化膜、アルミニウム酸化膜またはタンタル酸化膜よりなる。
【００１１】
一方、前記第２ゲートはポリシリコン層及び高融点金属層よりなり、所定のエッチング剤下で高融点金属層上に形成された前記層間絶縁膜に対して高エッチング選択比の物質よりなる第２絶縁膜をさらに含む。他の例として、第２ゲートはポリシリコン層及び高融点金属層よりなり、所定のエッチング剤下で前記高融点金属層上に形成された前記層間絶縁膜に対して高エッチング選択比の物質よりなる第２絶縁膜をさらに含む。
【００１２】
ここで、高融点金属シリサイド層はCoSix、TiSix、TaSix、MoSix、WSixまたはPtSixであり、第２絶縁膜はシリコン窒化膜、アルミニウム酸化膜またはタンタル酸化膜である。
【００１３】
フォトリソグラフィ工程のミスアラインマージンを確保するために、前記第１トランジスタは前記第１ゲートの上端部に形成された第３絶縁膜をさらに含み、前記第２絶縁膜が前記第３絶縁膜より厚く形成し、前記第３絶縁膜の厚さは１５００ないし２５００Åである。
【００１４】
半導体基板及び第１トランジスタを保護するために、半導体メモリ装置は前記第１トランジスタの形成された前記コア回路/周辺回路領域の前記半導体基板の全面に形成され、所定のエッチング剤下で前記層間絶縁膜に対して高いエッチング選択比を有する第４絶縁膜をさらに含み、前記第４絶縁膜と前記コア回路/周辺回路領域の前記半導体基板との間に形成された緩衝膜をさらに含むことができる。ここで、前記第４絶縁膜はシリコン窒化膜、アルミニウム酸化膜またはタンタル酸化膜が使用されうる。
【００１５】
第２ゲートの漏れ電流を抑制するために、半導体メモリ装置の前記第２ゲート絶縁膜の厚さは前記第１ゲート絶縁膜と同一か厚く、望ましくは前記第１ゲート絶縁膜は３０ないし６０Å、前記第２ゲート絶縁膜は４０ないし７０Åである。
【００１６】
また、セル領域のトランジスタの特性を向上させるために、前記第２トランジスタは第２ゲート下部の前記半導体基板に形成され、前記半導体基板の導電形と同形の不純物イオンが注入されたイオン注入領域をさらに含んだり、前記第２スペーサの間に該当する前記半導体基板に形成され、前記半導体基板と同形の不純物イオンが注入されたイオン注入領域をさらに含むことができる。
【００１７】
本発明の目的を達成するための他の態様によれば、均一な規格を有するトランジスタ(第２トランジスタ)のような素子で構成されたセル領域及び多様な規格を有するトランジスタ(第１トランジスタ)のような素子で構成されたコア回路/周辺回路領域よりなる半導体メモリ装置を製造するために、まずコア回路/周辺回路領域の半導体基板に第１トランジスタを形成する。セル領域に位置する層間絶縁膜をリバースゲートパターンの基礎とし、ダマシン法を用いることによってセル領域に第２トランジスタを形成する。
【００１８】
望ましく、第２トランジスタを形成するためにはセル領域の上部に位置する層間絶縁膜をパターニングしてリバースゲートパターンとリバースゲートパターンとの間に位置する第１トレンチを形成する。第１トレンチに不純物イオンを注入してスレショルド電圧調節用の不純物領域を形成する。第１トレンチに導電性物質を充填して前記スレショルド電圧調節用の不純物領域上にゲートを形成する。リバースゲートパターンをエッチングして第２トレンチを形成する。ゲートをマスクとして用いて不純物イオンを注入してソース及びドレーン領域を形成する。
【００１９】
さらに望ましくは、第１トレンチの形成段階とスレショルド電圧調節用の不純物領域の形成段階との間に層間絶縁膜に対して高エッチング選択比の物質よりなるスペーサをリバースゲートパターンの外側壁に形成する。
【００２０】
ここで、層間絶縁膜はシリコン酸化膜、シリコン窒化膜、PSG膜、BSG膜、BPSG膜、TEOS膜、オゾン-TEOS膜、PE-TEOS膜、USG膜またはこれらの組合わせ膜であり、スペーサは層間絶縁膜と異なる物質、例えばシリコン窒化膜、アルミニウム酸化膜またはタンタル酸化膜よりなることができる。
【００２１】
半導体基板及び第１トランジスタを保護するために、第１トランジスタの形成段階と層間絶縁膜の形成段階との間に、セル領域の半導体基板の上面に層間絶縁膜に対して高エッチング選択比の物質よりなるエッチング阻止層を形成しうる。ここで、エッチング阻止層は層間絶縁膜と異なる物質、例えばシリコン窒化膜、アルミニウム酸化膜またはタンタル酸化膜よりなることができる。望ましくは、第１トランジスタの形成段階とエッチング阻止層の形成段階との間にセル領域の半導体基板の上面にシリコン酸化膜またはシリコン酸化窒化膜よりなる緩衝膜を形成しうる。
【００２２】
セル領域のトランジスタのゲート形成段階を具体的に説明すれば、第１トレンチの第１高さまで充填されるポリシリコン層を形成し、第１トレンチの第１高さから第２高さまで充填される高融点金属層を形成し、ゲートを完成する。以後、第２高さから第１トレンチの上端部まで充填され、層間絶縁膜に対して高エッチング選択比の物質よりなる絶縁膜を形成する。他の方法を用いたゲートの形成方法は、第１トレンチの第１高さまで充填されるポリシリコン層を形成する段階及びトレンチの第１高さから第２高さまで充填される第１高融点金属層を形成する段階を含む。次いで、第１高融点金属層をシリサイド化して高融点金属層の一部を高融点金属シリサイド層に変換してゲートを完成する。以降、第１トレンチの第２高さから第１トレンチの上端部まで充填され、層間絶縁膜に対して高エッチング選択比の物質よりなる絶縁膜を形成する。さらに他の方法を用いたゲート電極の形成方法は、第１トレンチの第１高さまで充填されるポリシリコン層を形成する段階、第１トレンチの第１高さから第２高さまで充填される第１高融点金属層を形成する段階及び第１高融点金属層をシリサイド化して高融点金属層を全て高融点金属シリサイド層に変換する段階よりなる。ゲートの完成後、第１トレンチの第２高さから前記第１トレンチの上端部まで充填され、層間絶縁膜に対して高エッチング選択比の物質よりなる絶縁膜を形成する。
【００２３】
ここで、高融点金属層はCo、W、Ta、Mo及びTiよりなる群から選択された何れか１つよりなる膜であり、高融点金属シリサイド層はCoSix、TiSix、TaSix、MoSix、WSixまたはPtSixであり、絶縁膜は層間絶縁膜と異なる物質、例えばシリコン窒化膜、アルミニウム酸化膜またはタンタル酸化膜よりなる。
【００２４】
【発明の実施の形態】
以下、添付した図面に基づいて本発明を詳しく説明する。図１において、セル領域Cとコア回路/周辺回路領域P/Cが形成される半導体基板１００に素子分離領域１０２を形成する。素子分離領域はセル領域C内でも個別素子を絶縁させるために多数形成され、コア回路/周辺回路領域P/Cでも多数形成されうるが、便宜上、セル領域Cとコア回路/周辺回路領域P/Cを分離するための素子分離領域１０２のみを示した。素子分離領域１０２を形成する方法を具体的に説明すれば、半導体基板１００にトレンチ(図示せず)を形成した後、トレンチの側壁に酸化膜を形成してトレンチの内部を酸化膜として充填する。以降、化学機械的研磨を行って半導体基板１００を平坦化することによってSTI(Silicon Trench Isolation)素子分離領域１０２を形成する。素子分離領域１０２はLOCOS(Local Oxidation of Silicon)によっても形成でき、高集積半導体装置にはSTI方法により形成されることが望ましい。
【００２５】
次いで、セル領域C及びコア回路/周辺回路領域P/C内にNウェル及び/またはPウェルを形成するためのイオン注入工程を実施する(図示せず)。引き続き、セル領域Cをブロックキングするマスク１０４を形成する。セル領域Cを除いたコア回路/周辺回路領域P/Cの半導体基板の全面に対して通常のトランジスタスレショルド電圧調節用のイオン注入工程を実施する(図示せず)。
【００２６】
次いで、示されたように、コア回路/周辺回路領域P/Cにトランジスタを形成する。まずゲート絶縁膜として酸化膜１０６を３０ないし６０Åの厚さに形成する。ゲートを形成するために５００ないし１５００Åのポリシリコン層、５００ないし１５００Åの金属シリサイド層及び１０００ないし３０００Åの絶縁膜をゲート酸化膜１０６上に順次に形成した後、パターニングし、ポリシリコン層パターン１０８、金属シリサイド層パターン１１０及び絶縁膜パターン１１２よりなるゲートG１、G２、G３を形成する。金属シリサイド層はCoSix、TiSix、TaSix、MoSix、WSixまたはPtSixで構成され、絶縁膜としてはシリコン窒化膜またはシリコン窒化酸化膜が用いられる。一方、金属シリサイド層の代りに高融点金属層を使用してもよい。高融点金属層はCo、W、Ta、Mo及びTiで構成された群から選択された何れか１つで構成される。ゲートの形成後、低濃度のソース及びドレーン領域を形成するためのイオン注入工程を実施して不純物領域を形成する。
【００２７】
次いで、ゲートG１、G２、G３の形成されたコア回路/周辺回路領域P/Cの全面にシリコン酸化膜またはシリコン窒化膜を形成してエッチバック工程を実施してゲート電極G１、G２、G３の外側壁に３００ないし１０００Åの厚さのスペーサ１１４を形成する。次いで、高濃度のソース及びドレーン領域を形成するためのイオン注入工程を実施して示されたようなLDD(Lightly Doped Drain and source)構造のソース及びドレーン領域１１６、１１８、１２０、１２２を形成する。一方、ソース及びドレーン領域はDDD(Double Doped Drain and Source)構造を取れる。
【００２８】
次いで、セル領域Cの上部に形成されたマスク１０４を除去する（図示せず）。
図２において、セル領域C及びコア回路/周辺回路領域P/Cの全面に５０ないし１００Åの緩衝膜１２４、５０ないし１５０Åのエッチング阻止層１２６及び２２００ないし６５００Åの層間絶縁膜を順次に形成する。緩衝膜１２４はシリコン酸化膜またはシリコン酸化窒化膜よりなって半導体基板１００とエッチング阻止層１２６との接着力を向上させる役割をする。一方、エッチング阻止層１２６が層間絶縁膜に対して高エッチング選択比を有する物質よりなると、コア回路/周辺回路領域P/Cのソース及びドレーン領域１１６、１１８、１２０または１２２を露出させるトレンチを自己整列方式で形成しうる。前述した機能を行うためにエッチング阻止層１２６はシリコン窒化膜、アルミニウム酸化膜またはタンタル酸化膜よりなり、層間絶縁膜はエッチング阻止層１２６と異なる物質で構成されるが、シリコン酸化膜、シリコン窒化膜、PSG膜、BSG膜、BPSG膜、TEOS膜、オゾン-TEOS膜、PE-TEOS膜、USG膜またはこれらの組合わせ膜よりなることができる。次いで、層間絶縁膜に対して化学機械的研磨を実施して平坦化された層間絶縁膜１２８を形成する。
【００２９】
図３ないし図８において、ダマシン法を用いてセル領域Cにゲートを具備したトランジスタを形成する。まず、図３において、層間絶縁膜１２８のうちセル領域Cの所定部分をその下部のエッチング阻止層１２６が露出されるまでエッチングしてリバースゲートパターン１３０とその間に配置される第１トレンチ１３２を形成する。エッチング阻止層１２６はセル領域Cでは第１トレンチ１３２の形成時、半導体基板１００の損傷を防止する役割をする一方、コア回路/周辺回路領域P/Cでは層間絶縁膜１２８の形成時に生成された不純物がゲートG１、G２、G３に浸透することを遮断する役割をする。第１トレンチ１３２は以後にセル領域のトランジスタのゲートが形成される部分である。セル領域Cのトランジスタゲートの高さはリバースゲートパターン１３０の高さ、すなわち層間絶縁膜１２８の高さにより決定される。
【００３０】
図４において、セル領域C及びコア回路/周辺回路領域P/Cの全面に絶縁膜を塗布した後、エッチバック工程を実施してリバースゲートパターン１３０の外側壁(または第１トレンチ１３２の内側壁)に２００ないし７００Åのスペーサ１３４を形成する。この際、エッチバック工程時に過度エッチングが加えられると第１トレンチ１３２内部のシリコン窒化膜も除去される。次いで、セル領域Cのトランジスタのスレショルド電圧を調節するためのイオン注入工程を実施してスペーサ１３４の間の半導体基板１００に不純物領域１３６を形成する。一方、スペーサ１３４を形成せず、リバースゲートパターン１３０と第１トレンチ１３２を形成した直後、スレショルド電圧調節のための部分的イオン注入工程を実施してもよい。
【００３１】
スペーサ１３４のない状態でスレショルド電圧調節用の部分的イオン注入工程を実施した場合に比べてスペーサ１３４の形成後に部分的イオン注入工程を実施すればセル領域Cのトランジスタリフラッシュ特性をさらに向上させうる。
【００３２】
また、スペーサ１３４を層間絶縁膜に対して高エッチング選択比を有する絶縁物質で構成すれば、セル領域Cのトランジスタ形成後のビットラインコンタクトパッドまたはストレージ電極コンタクトパッドが形成されるトレンチを自己整列方式で形成しうる。層間絶縁膜に対して高エッチング選択比の物質膜は前述したエッチング阻止層１２６を構成する物質膜と同一なものあって、シリコン窒化膜、アルミニウム酸化膜またはタンタル酸化膜を挙げられる。
【００３３】
図５において、第１トレンチ１３２の内部に形成されていた緩衝膜１２４を除去した後、セル領域Cのゲート酸化膜１４０を成長させる。セル領域のゲート酸化膜１４０はコア回路/周辺回路領域P/Cに形成されたトランジスタのゲート酸化膜１０６と別に形成されるので、セル領域のトランジスタの特性に適した厚さに成長させうる。通常、セル領域Cのトランジスタのゲートに印加される電圧がコア回路/周辺回路領域P/Cのトランジスタのゲートに印加される電圧の２倍程度で相対的に高いので、セル領域Cのトランジスタのゲート酸化膜はコア回路/周辺回路領域P/Cのゲート酸化膜１０６より厚く形成することが望ましい。一般に、コア回路/周辺回路領域P/Cのトランジスタのゲート酸化膜１０６の厚さは３０Åないし６０Åなので、セル領域Cのトランジスタのゲート酸化膜１４０は４０Åないし７０Åの厚さに形成しうる。
【００３４】
次いで、セル領域Cとコア回路及び周辺回路領域P/Cの全面にN+ドーピングされたポリシリコン層１３８を形成して第１トレンチ１３２を充填する。
【００３５】
図６に示されたように、N+ドーピングされたポリシリコン層１３８に対して化学機械的研磨及びエッチバックを実施して第１トレンチ１３２の底部から５００ないし３０００Åの厚さを有するポリシリコン層パターン１４２を形成する。
【００３６】
一方、N+ドーピングされたポリシリコン層１３８が第１トレンチ１３２を部分的に充填するように形成される場合にはエッチバック工程のみを使用しうる。
【００３７】
高融点金属をスパッタリングまたは化学気相蒸着方法を用いてポリシリコン層パターン１４２上に形成する。次いで、熱処理を実施して３００ないし８００Åの厚さの高融点金属シリサイドパターン１４４を形成する。熱処理条件によって高融点金属層の全部または一部が金属シリサイドパターンに変換され、本実施例では高融点金属層の全部が金属シリサイドパターンに変換されたことを示している。次いで、硫酸及びH2O2のような化学薬品を用いてシリサイド反応後、残留する高融点金属を選択的に除去する。一方、金属シリサイド層の代りにセル領域Cの結果物の全面に化学気相蒸着方法を用いて５００ないし２０００Åの高融点金属層(図示せず)を形成することもできる。
【００３８】
高融点金属層の金属はCo、W、Ta、Mo及びTiで構成された群から選択された何れか１つで構成され、高融点金属シリサイドパターン１４４はCoSix、TiSix、TaSix、MoSix、WSixまたはPtSixよりなりうる。高融点金属層はエッチバックされて３００ないし７００Åの高融点金属層パターンを形成する。高融点金属層が第１トレンチを完全に充填するように形成される場合には化学機械的研磨と共にエッチバックを適用しうる。
【００３９】
次いで、図７において金属シリサイドパターン１４４または高融点金属膜パターンが形成された結果物の全面に層間絶縁膜１２８に対して高選択比の絶縁膜１５０を化学気相蒸着方法などを用いて形成する。絶縁膜１５０は層間絶縁膜１２８とは異なる物質、例えばシリコン窒化膜、アルミニウム酸化膜またはタンタル酸化膜よりなることができる。
【００４０】
図８において、絶縁膜１５０をエッチバックまたは化学機械的に研磨して１５００ないし２５００Åの厚さを有する絶縁膜パターン１５２を形成する。したがって、ドーピングされたポリシリコン層パターン１４２、高融点シリサイド層パターン１４４、絶縁膜パターン１５２よりなる鉛直断面形状が上拡がり形状のセル領域のゲートG４、G５、G６を完成する。一方、高融点シリサイド層パターンの代わりに高融点金属層(図示せず)が含まれたゲートを形成することもできる。セル領域ゲートの側壁には前述したスペーサ１３４が形成されている。
【００４１】
一方、従来にはセル領域Cのゲートを形成した後、その上に層間絶縁膜を覆う。したがって、高集積化によるゲートの縦横比の増加によりゲートとゲートとの間をボイド無しに層間絶縁膜として充填しにくくなった。しかし、本発明ではセル領域CのゲートG４、G５、G６を層間絶縁膜を１２８を先にパターニングしてリバースゲートパターンを形成した後、リバースゲートパターンの間をゲートを構成する物質として充填して形成する。すなわち、ゲートの高さを高めるためにはコア回路/周辺回路領域P/Cのトランジスタを形成した後、半導体基板１００の全面に形成される層間絶縁膜１２８を厚く形成すればよい。したがって、ゲートとゲートとの間を層間絶縁膜として充填する必要性が根本的に生じない。
【００４２】
次いで、フォトリソグラフィを用いてリバースゲートパターン(図７の１３０)を半導体基板１００上に形成されたエッチング阻止層１２６が露出されるまでエッチングする。ところが、ゲートG４、G５、G６の絶縁膜パターン１５２及びスペーサ１３４がリバースゲートパターン(図７の１３０)を構成する物質に対して高エッチング選択比を有する物質で構成されるので、自己整列方式で第２トレンチ１５４を形成しうる。
【００４３】
図９において、第２トレンチ１５４の底部に残存するエッチング阻止層１２６とその下部の緩衝膜１２４とを除去して基板を洗浄する。次いで、第２トレンチ１５４の形成後、ゲートG４、G５、G６及びスペーサ１３４をマスクとしてイオン注入工程を実施してトランジスタのソース及びドレーン領域１３５、１３７を形成する。ソース及びドレーン領域１３５、１３７はゲートG４、G５、G６の側壁に形成されたスペーサ１３４によりスレショルド電圧調節用の不純物領域１３６と離隔されるように形成される。スペーサ１３４を形成していない場合には、スレショルド電圧調節用の不純物領域１３６とソース及びドレーン領域１３５、１３７とが接合面を形成することになる。
【００４４】
以後、第２トレンチを充填するように半導体基板１００の全面に亙ってポリシリコン層１５６を形成する。
【００４５】
図１０において、ポリシリコン層(図９の１５６)をゲートG４、G５、G６の絶縁膜パターン１５２が露出されるまで化学機械的研磨してコンタクトパッド１５８を形成する。コンタクトパッド１５８の一部はビットライン(図示せず)に直接連結され、他の一部はビットライン(図示せず)の上部に形成されたキャパシタのストレージ電極(図示せず)に連結される。
【００４６】
以後の過程は層間絶縁膜の形成、ビットライン連結用プラグの形成、ビットラインの形成、層間絶縁膜の形成、キャパシタストレージ電極連結用プラグの形成及びキャパシタの形成などの工程を含むものであって、従来の半導体メモリ装置の製造工程に使用された工程を用いる。
【００４７】
本発明はCOB(Capacitor Over Bitline)構造を有する半導体メモリ装置についてのみ説明したが、CUB(Capacitor Under Bitline)構造の半導体メモリ装置にも適用しうる。すなわち、セル領域C及びコア回路/周辺回路領域P/Cの半導体基板のビットラインを形成した後、先にコア回路/周辺回路領域P/Cの半導体基板に一般的な方法でトランジスタを形成する。以降、結果物を含む半導体基板の全面、すなわちセル領域C及びコア回路/周辺回路領域P/Cの基板の全面に層間絶縁膜を形成する。次いで、セル領域Cの層間絶縁膜をパターニングしてリバースゲートパターンを形成する。リバースゲートパターン間のトレンチを導電性物質として充填してゲートを形成し、リバースゲートパターンを除去した後、ソース及びドレーン領域を形成してセル領域のトランジスタを完成する。
【００４８】
もちろん、CUB構造の半導体メモリ装置でも半導体メモリ装置のスレショルド電圧の増加とリフラッシュの特性を確保するための部分的なイオン注入工程及びビットラインと基板及びキャパシタと基板との連結のためのコンタクトホール自己整列エッチング工程を適用しうる。
【００４９】
【発明の効果】
前述したように本発明の利点を整理すれば次の通りである。
第１、多様な規格を有するコア回路/周辺回路領域のトランジスタのような素子を従来に使用した一般の方法を用いて先に形成し、多様な規格を有するコア回路/周辺回路領域のトランジスタ素子が含まれた基板の全面に層間絶縁膜を形成した後、均一な規格を有するが、特性維持のための微細制御工程が要求されるトランジスタ素子を既に形成された層間絶縁膜をリバースゲートパターンの基礎とし、ダマシン法を用いて形成する。したがって、あらゆる領域に形成されるトランジスタ素子を、設計時の特性を最大限保ちつつ製造しうる。
【００５０】
第２、セル領域のトランジスタ素子の高さは既に存在する層間絶縁膜の高さに対応して決定されるので、従来の技術で要求されたトランジスタの形成後、トランジスタのゲートの間を絶縁物として充填する技術が不要となる。
【００５１】
第３、層間絶縁膜を厚くし、自己整列コンタクト工程のために均一な規格のトランジスタのゲートの上部に位置する絶縁膜(図１０の１５２)を厚く形成しうる。したがって、以後のトレンチ形成時のアライン工程マージンを増加させうる。
【００５２】
第４、セル領域のトランジスタの凸レンズ状のゲート側壁にスペーサを形成してソース及びドレーン領域と離隔されたスレショルド電圧調節用の不純物領域をチャンネル領域に形成することによって、セル領域のトランジスタのスレショルド電圧を増加させると同時にリフラッシュ特性を向上させうる。
【００５３】
第５、セル領域のトランジスタのゲート酸化膜をコア回路/周辺回路領域P/Cのゲート酸化膜の形成と独立して成長させうるので、コア回路/周辺回路領域P/Cのゲート酸化膜より厚く形成しうる。したがって、セルトランジスタのゲート酸化膜の薄膜化に伴う漏れ電流を減らしうる。
【図面の簡単な説明】
【図１】  本発明に係る半導体メモリ装置の製造方法を示す工程断面図である。
【図２】  本発明に係る半導体メモリ装置の製造方法を示す工程断面図である。
【図３】  本発明に係る半導体メモリ装置の製造方法を示す工程断面図である。
【図４】  本発明に係る半導体メモリ装置の製造方法を示す工程断面図である。
【図５】  本発明に係る半導体メモリ装置の製造方法を示す工程断面図である。
【図６】  本発明に係る半導体メモリ装置の製造方法を示す工程断面図である。
【図７】  本発明に係る半導体メモリ装置の製造方法を示す工程断面図である。
【図８】  本発明に係る半導体メモリ装置の製造方法を示す工程断面図である。
【図９】  本発明に係る半導体メモリ装置の製造方法を示す工程断面図である。
【図１０】本発明に係る半導体メモリ装置の製造方法を示す工程断面図である。
【符号の説明】
１００  半導体基板
１０２  素子分離領域
１０４  マスク
１０６  酸化膜
１０８  ポリシリコン層パターン
１１０  金属シリサイド層パターン
１１２  絶縁膜パターン
１１４  スペーサ
１１６、１１８、１２０、１２２  ソース及びドレーン領域
１２４  緩衝膜
１２６  エッチング阻止層
１２８  層間絶縁膜
１３０  リバースゲートパターン
１３２  第１トレンチ
１３４  スペーサ
１３５、１３７  ソース及びドレーン領域
１３６  スレショルド電圧調節用の不純物領域
１３８  ポリシリコン層
１４０  ゲート酸化膜
１４２  ポリシリコン層パターン
１４４  高融点シリサイド層パターン
１５０  絶縁膜
１５２  絶縁膜パターン
１５４  第２トレンチ
１５６  ポリシリコン層
１５８  コンタクトパッド
【図１】
0004034535.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0004034535.tif 000007
【図７】
0004034535.tif 000008
【図８】
0004034535.tif 000009
【図９】
0004034535.tif 000010
【図１０】
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