(57)【特許請求の範囲】
【請求項１】
４ビットプリフェッチ方式を使用する半導体メモリ装置において、
連続的に入力される直列データを４個ずつの並列データに変換する直列／並列変換器と、
外部に出力される並列データを直列に変換する並列／直列変換器と、
カラムアドレスを構成する複数のビットのうち３個のビットを利用して第１ないし第８プリデコーディング信号を発生することによって、８個の前記並列データを入／出力させるべきカラムを指定するカラム選択ラインを活性化するカラムデコーダとを具備し、
前記カラムデコーダは、
第１周期では前記第１ないし第８プリデコーディング信号を利用して前記８個の並列データのうち先に並列に変換される４個のデータを入／出力させるべきカラムを指定する第１グループのカラム選択ラインを同時に活性化し、第２周期では前記第１ないし第８プリデコーディング信号の反転信号を利用して前記８個の並列データのうち残りの４個のデータを入／出力させるべきカラムを指定する第２グループのカラム選択ラインを同時に活性化することを特徴とする半導体メモリ装置。
【請求項２】
前記カラムデコーダは、
前記第１ないし第８プリデコーディング信号を発生するプリデコーダと、
前記第１ないし第８プリデコーディング信号を受信して前記カラム選択ラインを活性化する主デコーダとを具備し、
前記プリデコーダは、前記第１ないし第８プリデコーディング信号のうち連続する４個のプリデコーディング信号を同時に活性化することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記プリデコーダは、
前記カラムアドレスの下位３個のビットをデコーディングして第１ないし第８出力信号のうち一つを活性化するデコーディング部と、
前記デコーディング部の前記第１ないし第８出力信号及び所定の制御信号に応答して第１ないし第８ロジック信号のうち一つを活性化するロジック部と、
前記第１ないし第８ロジック信号のラインをハードワイヤ的に連結して、前記活性化されたロジック信号及び前記活性化されたロジック信号に連続するロジック信号で構成される第１グループ信号を活性化するグループ化部と、
前記第１周期で活性化する第１制御信号に応答して前記第１グループ信号に対応する前記プリデコーディング信号を同時に活性化し、前記第２周期で活性化する第２制御信号に応答して第２グループ信号に対応する前記プリデコーディング信号を同時に活性化するプリデコーディング信号発生部とを含むことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記ロジック部は、前記半導体メモリ装置のバースト長が８である場合において、
前記半導体メモリ装置が順次的アドレス方式である場合には前記活性化された出力信号に対応する前記ロジック信号を活性化し、
前記半導体メモリ装置がインターリーブアドレス方式である場合には前記カラムアドレスの下位３番目のビットによって前記第１ロジック信号または第５ロジック信号を活性化することを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記ロジック部は、前記半導体メモリ装置のバースト長が４である場合は、前記半導体メモリ装置のアドレス方式に関係なく前記カラムアドレスの下位３番目のビットによって前記第１ロジック信号または第５ロジック信号を活性化することを特徴とする請求項３に記載の半導体メモリ装置。
【請求項６】
前記制御信号は、
前記半導体メモリ装置のバースト長を示すバースト長制御信号、順次的アドレス増加方式を示す順次的モード信号及びインターリーブアドレス増加方式を示すインターリーブモード信号を含むことを特徴とする請求項３に記載の半導体メモリ装置。
【請求項７】
前記グループ化部は、前記第１または第２グループ信号を発生する第１ないし第８ゲートを含み、
前記第１ないし第８ゲートにおける第Ｋ（Ｋは１〜８の自然数）ゲートは、Ｋの値に応じて、
前記第１ないし第８ロジック信号のうち第Ｋ（Ｋが４〜８の自然数の場合）ロジック信号、第（Ｋ−１）ロジック信号、第（Ｋ−２）ロジック信号及び第（Ｋ−３）ロジック信号を受信するか、
前記第１ないし第８ロジック信号のうち第Ｋ（Ｋが１〜３の自然数の場合）ロジック信号、第（Ｋ＋７）ロジック信号、第（Ｋ＋６）ロジック信号及び第（Ｋ＋５）ロジック信号を受信するように構成されていることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項８】
第２グループ信号は、
前記グループ化部で発生する前記第１グループ信号及び前記第２グループ信号の反転によって活性化されることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項９】
前記プリデコーディング信号発生部は、
前記第１グループ制御信号に応答してターンオンされるスイッチと、
前記第２グループ制御信号に応答してターンオンされるスイッチとを含むことを特徴とする請求項３に記載の半導体メモリ装置。
【請求項１０】
前記半導体メモリ装置は、
前記並列データの順序を制御するデータ位置制御回路をさらに具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１１】
前記データ位置制御回路は、
前記カラムアドレスの下位２ビットを利用することを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
２ビットプリフェッチ方式を使用する半導体メモリ装置において、
連続的に入力される直列データを２個ずつの並列データに変換する直列／並列変換器と、
外部に出力される並列データを直列に変換する並列／直列変換器と、
カラムアドレスを構成する複数のビットのうち２個のビットを利用して４個のプリデコーディング信号を発生することによって、４個の前記並列データを入／出力させるべきカラムを指定するカラム選択ラインを活性化するカラムデコーダとを具備し、
前記カラムデコーダは、
第１周期では前記４個のプリデコーディング信号を利用して前記４個の並列データのうち先に並列に変換される２個のデータを入／出力させるべきカラムを指定する第１グループのカラム選択ラインを同時に活性化し、第２周期では前記４個のプリデコーディング信号の反転信号を利用して前記４個の並列データのうち残りの２個のデータを入／出力させるべきカラムを指定する第２グループのカラム選択ラインを同時に活性化することを特徴とする半導体メモリ装置。
【請求項１３】
前記カラムデコーダは、
前記４個のプリデコーディング信号を発生するプリデコーダと、
前記４個のプリデコーディング信号を受信して前記カラム選択ラインを活性化する主デコーダとを具備し、
前記プリデコーダは、前記４個のプリデコーディング信号のうち連続する２個のプリデコーディング信号を同時に活性化することを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
Ｎ（Ｎは２以上の自然数）ビットプリフェッチ方式を使用してバースト長が２Ｎである半導体メモリ装置において、
外部から連続的に入力される２Ｎ個のデータをＮ個ずつの並列データに変換する直／並列変換器と、
外部に出力される並列データを直列に変換する並列／直列変換器と、
カラムアドレスを構成する複数のビットのうち所定数のビットを利用して前記２Ｎ個のプリデコーディング信号を発生することによって、前記２Ｎ個の前記並列データを入／出力させるべきカラムを指定するカラム選択ラインを活性化するカラムデコーダを具備し、
前記カラムデコーダは、
第１周期では前記２Ｎ個のプリデコーディング信号を利用して前記２Ｎ個の並列データのうち先に並列に変換される前記Ｎ個のデータを入／出力させるべきカラムを指定する第１グループのカラム選択ラインを同時に活性化し、第２周期では前記２Ｎ個のプリデコーディング信号の反転信号を利用して前記２Ｎ個の並列データのうち残りのＮ個のデータを入／出力させるべきカラムを指定する第２グループのカラム選択ラインを同時に活性化することを特徴とする半導体メモリ装置。
【請求項１５】
前記カラムデコーダは、
前記２Ｎ個のプリデコーディング信号を発生するプリデコーダと、
前記２Ｎ個のプリデコーディング信号を受信して前記カラム選択ラインを活性化する主デコーダとを具備し、
前記プリデコーダは、前記２Ｎ個のプリデコーディング信号のうち連続する前記Ｎ個のプリデコーディング信号を同時に活性化することを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記Ｎは、
４であることを特徴とする請求項１４に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は同期式半導体メモリ装置（ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ、以下ＳＤＲＡＭ）に係り、より詳細にはプリフェッチ方式を使用するＳＤＲＡＭに関する。
【０００２】
【従来の技術】
半導体メモリ装置は、動作速度の向上のためにファストページモードＤＲＡＭやＥＤＯ（ｅｘｔｅｎｄｅｄ  ｄａｔａ  ｏｕｔｐｕｔ）ＤＲＡＭのような高速動作モードＤＲＡＭからＳＤＲＡＭに、更にはＳＤＲＡＭからＤＤＲ（ｄｏｕｂｌｅ  ｄａｔａ  ｒａｔｅ）ＳＤＲＡＭに発展してきた。そして現在は、ＤＤＲＳＤＲＡＭ以後の次世代メモリ装置について多くの企業が活発な議論を続けている。次世代メモリ装置は、現在の２ビットプリフェッチ方式を使用するＤＤＲＳＤＲＡＭの代わりに４ビットプリフェッチ方式を使用するＤＤＲ２  ＳＤＲＡＭになる可能性が高い。
【０００３】
国際電子標準化機構であるＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎｉｃ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ）では、ＤＤＲ２  ＳＤＲＡＭの場合に４ビットプリフェッチ方式を使用しながらバースト長を４に固定して使用するようにした。
【０００４】
４ビットプリフェッチ方式及びバースト長＝４を使用する半導体メモリ装置では、入力されるカラムアドレスビットのうち下位２ビットが無視されてカラム選択ラインが活性化される。すなわち、カラムアドレスの下位２ビットを無視すれば自動的にこれらアドレスに対応する４個のカラム選択ラインが活性化される。すると、最初に入るカラムアドレスと、順次的アドレス方式かインターリーブアドレス方式かによってデータの順序を定めればよい。
【０００５】
バースト長が４であるモードでは、開始カラムアドレスが如何なるものでも下位２ビットが００、０１、１０、１１に該当する４個のカラム選択ラインが活性化されるからである。開始アドレスが００である場合に共に発生しなければならないカラム選択ラインに該当するカラムアドレスは下位２ビットが０１、１０、１１であり、開始アドレスが０１である場合に１０、１１、００も共に発生しなければならない。
【０００６】
前記のように、４ビットプリフェッチ方式でバースト長が４であれば、プリフェッチされるビットの数も４であり、連続的に入／出力されるデータの数（バースト長）も４でこの数字が一致するために、４ビットプリフェッチ方式を使用する半導体メモリ装置でバースト長４のモードの具現は容易である。
【０００７】
ところで、バースト長が８の場合にはカラムアドレスの下位２ビットを無視してカラム選択ラインを発生させることができない。インターリーブアドレス方式の場合には関係ないが、順次的アドレス方式を使用する場合には下位３ビットを考慮しなければならないからである。
【０００８】
２ビットプリフェッチ方式及びバースト長＝４を使用する既存の半導体メモリ装置は、アドレスカウンタを備え、カラムアドレスの下位２ビット情報を以って次の周期に発生させるべきカラム選択ラインに対応するアドレスを内部的に発生していた。
【０００９】
４ビットプリフェッチ方式の場合にもアドレスカウンタなどを備えて、次に発生させるべきカラム選択ラインに対応するアドレスを内部的に発生させればよいが、この方式は相当に複雑なだけでなくクロックの周期が短くなると内部マージンが足りなくなって動作周波数に限界があると考えられる。
【００１０】
前記のような理由によって、４ビットプリフェッチ方式でバースト長＝８を具現することは容易ではなく、特に既存に４ビットプリフェッチ方式及びバースト長＝４を採用する半導体メモリ装置で使われる順次的アドレス増加方式を支援するように具現し難い。したがって、ＪＥＤＥＣはＤＤＲ２  ＳＤＲＡＭでバースト長を４に固定させている。
【００１１】
しかし、バースト長＝８への要求は増加しつつある。バースト長＝８が使われれば、バースト長＝４に比べて速度が向上するからである。半導体メモリ装置の速度向上のためにプリフェッチされるビット数を増加させれば内部データ入出力ラインの数も増加させなければならないなどの短所がある。したがって、４ビットプリフェッチ方式を使用しながらバースト長はプリフェッチされるビット数＝４の２倍である８を支援するＳＤＲＡＭが要求される。
【００１２】
このようなバースト長＝８への要求を満足するためにニブル順次的方式のアドレス増加方式を採択するバースト長＝８のモードで動作する従来のＳＤＲＡＭもある。ところで、従来のバースト長＝８のモードを支援するＳＤＲＡＭは具現が複雑なだけでなく、プリフェッチ方式を使用するＳＤＲＡＭが一般的に使用するアドレス増加方式である順次的方式を支援できない。
【００１３】
プリフェッチ方式を使用するＳＤＲＡＭは一般的に順次的方式とインターリーブ方式とを多く使用する。ところで、ニブル順次的方式のＳＤＲＡＭは正常な順次的方式を支援できない。
【００１４】
したがって、４ビットプリフェッチを使用する半導体メモリ装置で具現が容易ながらも既存の順次的アドレス増加方式やインターリーブアドレス増加方式をすべて支援できるバースト長＝８のモードの具現が要求される。
【００１５】
【発明が解決しようとする課題】
したがって本発明が解決しようとする技術的課題は、プリフェッチ方式を使用する半導体メモリ装置で既存の順次的アドレス増加方式とインターリーブアドレス増加方式とをすべて支援でき、プリフェッチされるデータビット数よりもバースト長が大きいモード、特にバースト長がプリフェッチされるデータビット数の２倍であるモードを容易に支援できる半導体メモリ装置を提供することである。
【００１６】
【課題を解決するための手段】
前記技術的課題を達成するための本発明の一面は、４ビットプリフェッチ方式を使用する半導体メモリ装置に関する。本発明の一面による半導体メモリ装置は、連続的に入力される直列データを４個ずつの並列データに変換する直列／並列変換器と、外部に出力される並列データを直列に変換する並列／直列変換器と、カラムアドレスを構成する複数のビットのうち３個のビットを利用して第１ないし第８プリデコーディング信号を発生することによって、８個の前記並列データを入／出力させるべきカラムを指定するカラム選択ラインを活性化するカラムデコーダとを具備し、前記カラムデコーダは、第１周期では前記第１ないし第８プリデコーディング信号を利用して前記８個の並列データのうち先に並列に変換される４個のデータを入／出力させるべきカラムを指定する第１グループのカラム選択ラインを同時に活性化し、第２周期では前記第１ないし第８プリデコーディング信号の反転信号を利用して前記８個の並列データのうち残りの４個のデータを入／出力させるべきカラムを指定する第２グループのカラム選択ラインを同時に活性化することを特徴とする。
【００１７】
望ましくは、前記カラムデコーダは、前記第１ないし第８プリデコーディング信号を発生するプリデコーダと、前記第１ないし第８プリデコーディング信号を受信して前記カラム選択ラインを活性化する主デコーダとを具備し、前記プリデコーダは、前記第１ないし第８プリデコーディング信号に対応するラインをハードワイヤ的に連結することによって連続する４個のプリデコーディング信号を同時に活性化する。
【００１８】
前記技術的課題を達成するための本発明の他の一面は、２ビットプリフェッチ方式を使用する半導体メモリ装置に関する。本発明の他の一面による半導体メモリ装置は、連続的に入力される直列データを前記２個ずつの並列データに変換する直列／並列変換器と、外部に出力される並列データを直列に変換する並列／直列変換器と、カラムアドレスを構成する複数のビットのうち２個のビットを利用して４個のプリデコーディング信号を発生することによって、４個の前記並列データを入／出力させるべきカラムを指定するカラム選択ラインを活性化するカラムデコーダとを具備し、前記カラムデコーダは、第１周期では前記４個のプリデコーディング信号を利用して前記４個の並列データのうち先に並列に変換される２個のデータを入／出力させるべきカラムを指定する第１グループのカラム選択ラインを同時に活性化し、第２周期では前記４個のプリデコーディング信号の反転信号を利用して前記４個の並列データのうち残りの２個のデータを入／出力させるべきカラムを指定する第２グループのカラム選択ラインを同時に活性化することを特徴とする。
【００１９】
前記技術的課題を達成するための本発明のさらに他の一面は、Ｎ（Ｎは２以上の自然数）ビットプリフェッチ方式を使用する半導体メモリ装置に関する。本発明のさらに他の一面による半導体メモリ装置は、外部から連続的に入力される前記２Ｎ個のデータを前記Ｎ個ずつの並列データに変換する直列／並列変換器と、外部に出力される並列データを直列に変換する並列／直列変換器と、カラムアドレスを構成する複数のビットのうち所定数のビットを利用して前記２Ｎ個のプリデコーディング信号を発生することによって、前記２Ｎ個の前記並列データを入／出力させるべきカラムを指定するカラム選択ラインを活性化するカラムデコーダを具備し、前記カラムデコーダは、第１周期では前記２Ｎ個のプリデコーディング信号を利用して前記２Ｎ個の並列データのうち先に並列に変換される前記Ｎ個のデータを入／出力させるべきカラムを指定する第１グループのカラム選択ラインを同時に活性化し、第２周期では前記２Ｎ個のプリデコーディング信号の反転信号を利用して前記２Ｎ個の並列データのうち残りのＮ個のデータを入／出力させるべきカラムを指定する第２グループのカラム選択ラインを同時に活性化することを特徴とする。
【００２０】
望ましくは、前記カラムデコーダは、前記２Ｎ個のプリデコーディング信号を発生するプリデコーダと、前記２Ｎ個のプリデコーディング信号を受信して前記カラム選択ラインを活性化する主デコーダとを具備し、前記プリデコーダは、前記２Ｎ個のプリデコーディング信号に対応するラインをハードワイヤ的に連結することによって連続する前記Ｎ個のプリデコーディング信号を同時に活性化する。
【００２１】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
【００２２】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ構成要素を示す。
【００２３】
図１は、４ビットプリフェッチ方式を採用してバースト長が８である同期式ＤＲＡＭの動作を説明するための図面である。
【００２４】
バースト長が８であるため、半導体メモリ装置の一つであるデータピンＤＱを通じて８個のデータＤ０〜Ｄ７が連続的に入／出力される。ここではデータが入力される場合を説明する。
【００２５】
データが入力される前に、データの入力を知らせる命令語と共にデータが入力されるメモリセルを指定するためのアドレスが入力される。すなわち、８個のデータＤ０〜Ｄ７に対して一つのアドレスが入力される。
【００２６】
８個の入力データＤ０〜Ｄ７はデータストローブ信号ＤＱＳの上昇エッジ及び下降エッジに合せて入力される。データストローブ信号ＤＱＳはデータの入力を知らせてデータの同期を合せるための信号であって、データが入力される間はクロックＣＬＫと同じ周期及び波形を有する信号であるが、データが入力されない場合には所定レベルの信号である。
【００２７】
連続的に入力される８個のデータを説明の便宜上Ｄ０〜Ｄ７という。最初に入力されるデータがＤ０であり、８番目に入力されるデータがＤ７である。４ビットプリフェッチ方式が使われるので、４個のデータＤ０〜Ｄ３が入力されれば４個の直列データは並列データに変換される。
【００２８】
直列／並列変換は、４番目のデータＤ３が入力される時点の次のクロックＣＬＫの上昇エッジに同期されてなされる。並列に変換されたデータは４個のメモリセルアレイブロック１００＿ｉ（ｉ＝１〜４）に同時に入力される。したがって、４ビットプリフェッチ方式を採用するＳＤＲＡＭの全体メモリセルアレイは４個のメモリセルアレイブロック１００＿ｉ（ｉ＝１〜４）に区分されることが望ましい。
【００２９】
５番目ないし８番目のデータＤ４〜Ｄ７が連続的に入力されれば、８番目のデータＤ７の入力時点の次のクロックの上昇エッジに同期して再び４個の直列データが並列データに変換される。４個の並列データは４個のメモリセルアレイブロック１００＿ｉ（ｉ＝１〜４）に同時に入力される。
【００３０】
データの出力時には前記データ入力過程を逆順に行う。すなわち、４個のメモリセルアレイブロック１００＿ｉ（ｉ＝１〜４）から同時に４個のデータが並列にセンシングされ、センシングされた並列データが直列データに変換されてデータピンＤＱを通じて半導体メモリ装置の外部に出力される。
【００３１】
図１には一つのデータピンＤＱを通じて入出力されるデータが示されるが、多数のデータピンＤＱを具備する半導体メモリ装置では各データピンＤＱに対して前述した過程が行われる。
【００３２】
図２は本発明の一実施形態としての半導体メモリ装置を示すブロック図である。これを参照すれば、半導体メモリ装置はメモリセルアレイ１００、バッファ回路２００、デコーダ回路３００、直列／並列変換回路４１０、並列／直列変換回路４２０、データ位置制御回路４３０及びセンスアンプ４４０を具備する。
【００３３】
メモリセルアレイ１００は複数のメモリセルアレイブロックに分けられるが、本実施形態では４個のメモリセルアレイ１００＿ｉ（ｉ＝１，２，３，４）に分けられる。
【００３４】
直列／並列変換回路４１０は、連続的に入力される直列データをＮ個ずつの並列データに変換する役割をする。そして、並列／直列変換回路４２０はメモリセルアレイ１００から出力されるＮ個の並列データを直列に変換する回路である。
【００３５】
バースト長が８である半導体メモリ装置は、一つのデータピンＤＱｉを通じて連続して８個のデータが直列に入／出力される。したがって、データピンＤＱｉを通じて連続的に受信される４個の直列データは直列／並列変換回路４１０を経て並列データに変換され、データピンＤＱｉを通じて連続的に出力される４個の並列データは並列／直列変換回路４２０を経て直列データに変換される。
【００３６】
データ位置制御回路４３０は、アドレス増加方式が順次的方式かインターリーブ方式かによって４個のデータの位置を制御する役割をする。すなわち、４個のデータが４個のメモリブロック１００＿ｉ（ｉ＝１，２，３，４）のうちいずれのブロックに各々入力されるかを決定する役割をする。
【００３７】
デコーダ回路３００は、アドレスをデコーディングして、メモリセルアレイ１００中のデータを入力すべきメモリセル、またはデータを出力すべきメモリセルを指定する役割をする。デコーダ回路３００は詳細にはローアドレスプリデコーダ３１０、ローデコーダ３２０、カラムアドレスプリデコーダ３３０及び第１ないし第４カラムデコーダ３４０＿ｉ（ｉ＝１，２，３，４）を含む。
【００３８】
ローアドレスプリデコーダ３１０は、外部から半導体メモリ装置に入力されるローアドレスＲＡをプリデコーディングする役割をする。この時、複数のビットで構成されるローアドレスＲＡは所定数のビットに分けられてプリデコーディングされうる。
【００３９】
ローデコーダ３２０はローアドレスプリデコーダ３１０の出力信号をデコーディングして、各メモリセルアレイブロック１００＿ｉ（ｉ＝１，２，３，４）について一つのロー（ワードライン）を選択して活性化する。
【００４０】
カラムアドレスプリデコーダ３３０は、外部から半導体メモリ装置に入力されるカラムアドレスをプリデコーディングする役割をする。カラムアドレスプリデコーダ３３０は複数のビットで構成されるカラムアドレスＣＡを所定数のビットに分け、これらのビットをデコーディングしてプリデコーディング信号ＤＣＡを発生する。カラムアドレスプリデコーダ３３０は図３で後述される本発明の１つの特徴的な回路である０１２プリデコーディング回路（図２では図示せず）を含む。
【００４１】
第１ないし第４カラムデコーダ３４０＿ｉ（ｉ＝１，２，３，４）は各々カラムアドレスプリデコーダ３３０から出力されるプリデコーディング信号ＤＣＡを受信し、これをデコーディングして該当メモリセルアレイブロック３４０＿ｉ（ｉ＝１〜４）中の一つのカラム選択ラインを活性化する役割をする。
【００４２】
センスアンプ４４０はメモリセルアレイ１００から出力されるデータを増幅する。センスアンプ４４０はまたメモリセルアレイ１００から出力される４個の並列データの位置、すなわち、順序を制御する役割も行うが、これは入力データの順序を制御するデータ位置制御回路４３０と同じ役割である。
【００４３】
バッファ回路２００は外部から入力される信号を受信して内部信号に変換するか、ラッチする役割をし、必要に応じて内部信号を外部信号に変換する役割もする。バッファ回路２００は、詳細には、アドレスバッファ２１０、ローアドレスバッファ２２０、カラムアドレスバッファ２３０、命令語バッファ２４０、クロックバッファ２５０、データバッファ２６０及びデータストローブ信号バッファ２７０を含む。
【００４４】
アドレスバッファ２１０はアドレスピンを通じて入力されるアドレス信号をバッファリングし、ローアドレスバッファ２２０及びカラムアドレスバッファ２３０は所定の命令語によって各々ローアドレス信号及びカラムアドレス信号をバッファリングしてローアドレスＲＡ及びカラムアドレスＣＡを出力する。
【００４５】
クロックバッファ２５０はクロックピンを通じて入力されるクロックＣＬＫをバッファリングし、データストローブ信号バッファ２７０はデータストローブ信号ＤＱＳをバッファリングする。そして、データバッファ２６０は各データピンＤＱｉについて設けられ、入／出力されるデータをバッファリングする。
【００４６】
図３は、図２に示されたカラムアドレスプリデコーダの一部を示す回路図である。図３に示された回路はカラムアドレスの下位３ビットＣＡ２、ＣＡ１、ＣＡ０を受信してこれをプリデコーディングする回路であって、カラムアドレスプリデコーダ（図２の３３０）に含まれる回路である。図３に示された回路を説明の便宜上０１２プリデコーダ５００と呼ぶことにする。
【００４７】
０１２プリデコーダ５００は、カラムアドレスの下位３ビットＣＡ２，ＣＡ１，ＣＡ０をプリデコーディングして第１ないし第８プリデコーディング信号ＤＣＡ０１２＜ｉ＞（ｉ＝０〜７）を発生する。第１ないし第８プリデコーディング信号ＤＣＡ０１２＜ｉ＞（ｉ＝０〜７）は、他のプリデコーディング信号と共に第１ないし第４カラムデコーダ（図２の３４０＿ｉ、ｉ＝１，２，３，４）に入力されて８個の並列データが入／出力されるカラムを指定するカラム選択ラインを活性化する。
【００４８】
図３を参照して０１２プリデコーダ５００の構成を説明すると、０１２プリデコーダ５００はデコーディング部５１０、ロジック部５２０、グループ化部５３０及びプリデコーディング信号発生部５４０を含む。
【００４９】
デコーディング部５１０は、カラムアドレスＣＡの下位３ビットＣＡｉ（ｉ＝０〜２）をデコーディングして第１ないし第８出力信号ＤＳｉ（ｉ＝０〜７）のうち一つだけ活性化される出力信号を発生する。カラムアドレスＣＡの下位３ビットであるＣＡ２，ＣＡ１，ＣＡ０が０００，００１，０１０，．．．，または１１１であれば、第１出力信号ＤＳ０、第２出力信号ＤＳ１、第３出力信号ＤＳ２，．．．，または第８出力信号ＤＳ７が各々デコーディング部５００により活性化される。
【００５０】
前記のような機能を行うために、デコーディング部５１０は、図３に示されたように、例えば多数のインバータ及び多数の論理積ゲートで構成できる。論理積ゲートは各々３入力ＮＡＮＤゲート及びインバータで具現される。各ＮＡＮＤゲートには、カラムアドレスＣＡの下位の最初のビットＣＡ０またはその反転信号、カラムアドレスＣＡの下位２番目のビットＣＡ１またはその反転信号及びカラムアドレスＣＡの下位３番目のビットＣＡ２またはその反転信号が入力される。
【００５１】
ロジック部５２０は、デコーディング部５１０の第１ないし第８出力信号ＤＳｉ（ｉ＝０〜７）を受信して第１ないし第８ロジック信号ＬＳｉ（ｉ＝０〜７）を出力するが、所定のモード制御信号によって第１ないし第８ロジック信号ＬＳｉ（ｉ＝０〜７）のうちいずれか一つだけを活性化する。
【００５２】
モード制御信号は、半導体メモリ装置のバースト長を示すバースト長制御信号ＢＬ４、順次的アドレス増加方式を示す順次的モード信号ＳＥＱＵＥＮＴＩＡＬ及びインターリーブアドレス増加方式を示すインターリーブモード信号ＩＮＴＥＲＬＥＡＶＥを含む。
【００５３】
バースト長制御信号ＢＬ４は、バースト長が４に設定される時にハイレベルになる信号である。順次的モード信号ＳＥＱＵＥＮＴＩＡＬ及びインターリーブモード信号ＩＮＴＥＲＬＥＡＶＥは、それぞれアドレス増加方式が順次的増加方式である場合と、インターリーブ増加方式である場合にこれを各々示すためにハイレベルになる信号である。
【００５４】
バースト長が８であり順次的アドレス増加方式が使われる場合にはデコーディング部５１０の出力信号のうち活性化された出力信号ＤＳｉ（ｉ＝０〜７）に対応するロジック信号ＬＳｉ（ｉ＝０〜７）が活性化される。すなわち、カラムアドレスの下位３ビットＣＡ２，ＣＡ１，ＣＡ０に対応するロジック信号ＬＳｉ（ｉ＝０〜７）が活性化される。ＣＡ２，ＣＡ１，ＣＡ０が０００，００１，０１０，．．．，または１１１であれば第１ロジック信号ＬＳ０、第２ロジック信号ＬＳ１、第３ロジック信号ＬＳ２、．．．、または第８ロジック信号ＬＳ７が各々活性化される。
【００５５】
バースト長が４であるか、インターリーブ増加方式が使われる場合にはカラムアドレスの下位３番目のビットＣＡ２，ＣＡ１，ＣＡ０によって第１ロジック信号ＬＳ０が活性化されるか、第５ロジック信号ＬＳ４が活性化される。すなわち、カラムアドレスの下位二ビットＣＡ１、ＣＡ０は無視され、下位３番目のビットＣＡ２が０であれば第１ロジック信号ＬＳ０が、１であれば第５ロジック信号ＬＳ４が活性化される。
【００５６】
前記のような機能を行うためにロジック部５２０は、図３に示されたように、例えば多数の２入力ＡＮＤ、ＮＯＲゲート及びインバータで構成される。
【００５７】
グループ化部５３０は、ロジック部５２０から出力される第１ないし第８ロジック信号ＬＳｉ（ｉ＝０〜７）を連続する４個の信号ずつハードワイヤ的に束ねる（グループ化する）役割をする。すなわち、活性化されたロジック信号と活性化されたロジック信号に連続する３個のロジック信号とを第１グループとして束ねて（グループ化して）第１グループに属する信号を全て同時に活性化させる。
【００５８】
例えば、第１ロジック信号ＬＳ０がハイレベルに活性化された状態であれば、第１ないし第４ロジック信号ＬＳ０〜ＬＳ３に対応する信号ＧＳ０〜ＧＳ３が第１グループ信号になって同時にローレベルに活性化される。残りの信号、すなわち、第５ないし第８ロジック信号ＬＳ４〜ＬＳ７に対応する信号ＧＳ４〜ＧＳ７は第２グループ信号になり、これらはハイレベルに非活性化される信号である。第２ロジック信号ＬＳ１が活性化された状態であれば、第２ないし第５ロジック信号ＬＳ１〜ＬＳ４に対応する信号ＧＳ１〜ＧＳ４が第１グループ信号になると同時にローレベルに活性化される。そして、残りの信号ＧＳ５〜ＧＳ７、ＧＳ０は第２グループ信号になって出力される。前記のような方式で活性化されたロジック信号によって活性化される第１グループ信号及び非活性化される第２グループ信号が決定される。
【００５９】
第１グループ信号及び第２グループ信号を発生するためにグループ化部５３０は、図３に示されたように、例えば４入力ＮＯＲゲートで構成される。４入力ＮＯＲゲートは各信号ＧＳｉ（ｉ＝０〜７）に対応して設けられる。
【００６０】
各ＮＯＲゲートは連続する４個のロジック信号を受信し、これらを否定論理和演算（ＮＯＲ演算）して第１グループ信号または第２グループ信号に属する信号ＧＳｉ（ｉ＝０〜７）を各々出力する。すなわち、各ＮＯＲゲートは、Ｋ＝１〜８の自然数として、１）第１ないし第８ロジック信号ＬＳｉ（ｉ＝０〜７）のうち第Ｋ（Ｋが４〜８の自然数の場合）ロジック信号、第（Ｋ−１）ロジック信号、第（Ｋ−２）ロジック信号及び第（Ｋ−３）ロジック信号を受信するか、２）第Ｋ（Ｋが１〜３の自然数の場合）ロジック信号、第（Ｋ＋７）ロジック信号、第（Ｋ＋６）ロジック信号及び第（Ｋ＋５）ロジック信号を受信する。
【００６１】
Ｋが４である場合、ＮＯＲゲートは第４ロジック信号ＧＳ３、第３ロジック信号ＧＳ２、第２ロジック信号ＧＳ１及び第１ロジック信号ＧＳ０を否定論理和演算して対応する信号ＧＳ３を出力する。Ｋが５、６、７または８である場合にはＫが４である場合と同じである。Ｋが１である場合には、第１ロジック信号ＬＳ０、第８ロジック信号ＬＳ７、第７ロジック信号ＬＳ６及び第６ロジック信号ＬＳ５を否定論理和演算して対応する信号ＧＳ０を出力する。Ｋが２または３である場合にはＫが１である場合と同じである。
【００６２】
プリデコーディング信号発生部５４０は、第１制御信号ＣＳＬＥＰ０及び第２制御信号ＣＳＬＥＰ０に応答して各々ターンオン／ターンオフされる第１スイッチグループ５４１及び第２スイッチグループ５４２を含む。
【００６３】
第１スイッチグループ５４１に属するスイッチは、第１制御信号ＣＳＬＥＰ０に応答してターンオンされて第１及び第２グループ信号ＧＳ０〜ＧＳ７を第１ないし第８プリデコーディング信号ＤＣＡ０１２＜ｉ＞（ｉ＝０〜７）として出力する。したがって、第１制御信号ＣＳＬＥＰ０が活性化されれば、第１ないし第８プリデコーディング信号ＤＣＡ０１２＜ｉ＞（ｉ＝０〜７）のうち第１グループ信号に該当するプリデコーディング信号がハイレベルに活性化され、第２グループ信号に該当するプリデコーディング信号はローレベルに非活性化される。
【００６４】
第２スイッチグループ５４２に属するスイッチは、第２制御信号ＣＳＬＥＰ１に応答してターンオンされて第１及び第２グループ信号ＧＳ０〜ＧＳ７の反転信号を第１ないし第８プリデコーディング信号ＤＣＡ０１２＜ｉ＞（ｉ＝０〜７）として出力する。したがって、第２制御信号ＣＳＬＥＰ１が活性化されれば、第１ないし第８プリデコーディング信号ＤＣＡ０１２＜ｉ＞（ｉ＝０〜７）のうち第１グループ信号に該当するプリデコーディング信号は非活性化され、第２グループ信号に該当するプリデコーディング信号はハイレベルに活性化される。
【００６５】
第１ないし第８プリデコーディング信号ＤＣＡ０１２＜ｉ＞（ｉ＝０〜７）をラッチするために、プリデコーディング信号発生部５４０はインバータの出力を他のインバータの入力で構成されるラッチ部５４３をさらに含んで構成されることが望ましい。
【００６６】
第１及び第２制御信号ＣＳＬＥＰ０、ＣＳＬＥＰ１は、各々最初の周期及び２番目の周期で発生する信号である。最初の周期は、８個の並列データのうち先に並列に変換された４個のデータが入／出力される周期である。そして、２番目の周期は残りの４個のデータが入／出力される周期である。最初の周期と２番目の周期とは約２クロックＣＬＫサイクルの差がある。
【００６７】
例えば、グループ化部５３０から出力される信号ＧＳ０〜ＧＳ７のうち４個の信号ＧＳ０〜ＧＳ３が第１グループ信号であれば、最初の周期では第１ないし第４プリデコーディング信号ＤＣＡ０１２＜ｉ＞（ｉ＝０〜３）がハイレベルに活性化される。第１グループに属しない信号ＧＳ４〜ＧＳ７は第２グループ信号になって非活性化された状態である。
【００６８】
グループ化部５３０から出力される信号ＧＳ０〜ＧＳ７、すなわち、第１及び第２グループ信号が各々インバータにより反転されることによって、第１グループ信号は非活性化され、第２グループ信号が活性化される。第１及び第２グループ信号の反転信号は第２周期で活性化される第２制御信号ＣＳＬＥＰ１に応答して第１ないし第８プリデコーディング信号ＤＣＡ０１２＜ｉ＞（ｉ＝０〜７）として発生することによって、第２周期では第５ないし第８プリデコーディング信号ＤＣＡ０１２＜ｉ＞（ｉ＝４〜７）が活性化される。すなわち、２番目の周期では第２グループ信号によって第５ないし第８プリデコーディング信号ＤＣＡ０１２＜ｉ＞（ｉ＝４〜７）がハイレベルに活性化される。
【００６９】
第１ないし第８プリデコーディング信号ＤＣＡ０１２＜ｉ＞（ｉ＝０〜７）によりデータが入／出力されるカラムが選択される過程を図２及び図３を参照して説明する。
【００７０】
第１ないし第８プリデコーディング信号ＤＣＡ０１２＜ｉ＞（ｉ＝０〜７）のうち第１及び第５プリデコーディング信号ＤＣＡ０１２＜０＞、ＤＣＡ０１２＜４＞は第１カラムデコーダ（図２の３４０＿１）に入力される。第２及び第６プリデコーディング信号ＤＣＡ０１２＜１＞、ＤＣＡ０１２＜５＞は第２カラムデコーダ（図２の３４０＿２）に入力される。第３及び第７プリデコーディング信号ＤＣＡ０１２＜２＞、ＤＣＡ０１２＜６＞は第３カラムデコーダ（図２の３４０＿３）に入力される。そして、第４及び第８プリデコーディング信号ＤＣＡ０１２＜３＞、ＤＣＡ０１２＜７＞は第４カラムデコーダ（図２の３４０＿４）に入力される。第１ないし第４カラムデコーダ３４０＿ｉ（ｉ＝１〜４）は詳細に図示されなかったが、他のプリデコーディング信号も各々受信する。
【００７１】
第１ないし第４カラムデコーダ３４０＿ｉ（ｉ＝１〜４）は各々受信したプリデコーディング信号ＤＣＡに従って該当メモリセルアレイブロック１００＿ｉ（ｉ＝１〜４）のうちの一つのカラムを指定するカラム選択ラインＣＳＬｉ，ＣＳＬｊ，ＣＳＬｋ，ＣＳＬｌを各々活性化する。第１カラムデコーダ３４０＿１は第１メモリセルアレイブロック１００＿１のうちの一つのカラム選択ラインＣＳＬｉを、第２カラムデコーダ３４０＿２は第２メモリセルアレイブロック１００＿２のうちの一つのカラム選択ラインＣＳＬｊを、第３カラムデコーダ３４０＿３は第３メモリセルアレイブロック１００＿３のうちの一つのカラム選択ラインＣＳＬｋを、そして第４カラムデコーダ３４０＿４は第４メモリセルアレイブロック１００＿４のうちの一つのカラム選択ラインＣＳＬｌを活性化する。
【００７２】
活性化されたカラム選択ラインＣＳＬｉ，ＣＳＬｊ，ＣＳＬｋ，ＣＳＬｌが指定するカラムに各々どのようなデータが入出力されるかは、後述されるデータ位置制御回路４３０により制御される。
【００７３】
図４は、図３に示された０１２プリデコーダ５００の動作を一例をあげて説明するための図面である。図４を共に参照して０１２プリデコーダ５００の動作を説明すれば次の通りである。
【００７４】
０１２プリデコーダ５００はカラムアドレスの下位３ビットＣＡ２，ＣＡ１，ＣＡ０を受信する。カラムアドレスの下位３ビットＣＡ２，ＣＡ１，ＣＡ０では０００から１１１まで８つの相異なる組合わせが得られる。図４では、８個のデータが入力される前に読出し／書込み命令語と共に入力されるカラムアドレスの下位３ビットＣＡ２，ＣＡ１，ＣＡ０、すなわち、選択されたアドレスが００１であり、アドレス増加方式として順次的増加方式が使われると仮定される。
【００７５】
図４と共に図３を参照すれば、カラムアドレスの下位３ビットＣＡ２，ＣＡ１，ＣＡ０として００１が入力されれば、デコーディング部５１０はこれをデコーディングして第２出力信号ＤＳ１だけを活性化する。
【００７６】
バースト長制御信号ＢＬ４及びインターリーブモード信号ＩＮＴＥＲＬＥＡＶＥはローレベルであり、順次的モード信号ＳＥＱＵＥＮＴＩＡＬはハイレベルであるため、これらモード制御信号により制御されるロジック部５２０は第２出力信号ＤＳ１に対応する第２ロジック信号ＬＳ１を活性化する。
【００７７】
第２ロジック信号ＬＳ１が活性化されれば、グループ化部５３０により第２ロジック信号ＬＳ１に対応する信号ＧＳ１及びこの信号ＧＳ１に連続する３信号ＧＳ２，ＧＳ３，ＧＳ４が第１グループ信号になって活性化される。
【００７８】
すると、最初の周期では第１制御信号ＣＳＬＥＰ０により制御されて第１グループ信号ＧＳ１〜ＧＳ４に対応する第２ないし第５プリデコーディング信号ＤＣＡ０１２＜ｉ＞（ｉ＝１〜４）がハイレベル（１）に活性化され、第２グループ信号ＧＳ５〜ＧＳ７、ＧＳ０に対応するプリデコーディング信号ＤＣＡ０１２＜ｉ＞（ｉ＝０，５，６，７）はローレベル（０）に非活性化された状態である。
【００７９】
第２ないし第５プリデコーディング信号ＤＣＡ０１２＜ｉ＞（ｉ＝１〜４）は、各々カラムアドレスの下位３ビットＣＡ２，ＣＡ１，ＣＡ０が００１、０１０、０１１、１００に対応するプリデコーディング信号である。第１、第６ないし第８プリデコーディング信号ＤＣＡ０１２＜ｉ＞（ｉ＝０，５，６，７）は、各々カラムアドレスの下位３ビットが０００、１０１、１１０、１１１に対応するプリデコーディング信号である。
【００８０】
２番目の周期では、第１ないし第８プリデコーディング信号ＤＣＡ０１２＜ｉ＞（ｉ＝０〜７）の反転によって最初の周期で非活性化状態であった第１、第６ないし第８プリデコーディング信号ＤＣＡ０１２＜ｉ＞（ｉ＝０，５，６，７）がハイレベル（１）に活性化される。第１ないし第８プリデコーディング信号ＤＣＡ０１２＜ｉ＞（ｉ＝０〜７）の反転は、第１グループ信号ＧＳ１〜ＧＳ４及び第２グループ信号ＧＳ５〜ＧＳ７、ＧＳ０を反転させることによって行われる。
【００８１】
図５は、図２に示されたデータ位置制御回路４３０の動作を説明するための図面である。図５を参照して一つのデータピンを通じて連続的に入力される４個のデータＤ０〜Ｄ３の位置が制御される過程を説明すれば次の通りである。
【００８２】
バースト長が８の場合にも、データ位置制御回路４３０は、バースト長が４の場合と同様にカラムアドレスの下位２ビットＣＡ１、ＣＡ０だけを利用して４個の並列データＤ０〜Ｄ３の位置を制御できる。
【００８３】
外部からデータが入力される場合、すなわち、データの書込み過程を例として説明する。連続的に入力される４個の直列データＤ０〜Ｄ３は直／並列変換によって並列データＤ０〜Ｄ３に変換される。データ位置制御回路４３０は、４個の並列データＤ０〜Ｄ３が４個のメモリセルアレイブロック１００＿ｉ（ｉ＝１〜４）のうちいずれのブロックに各々入力されるかを制御する役割をする。データの入出力のために、各メモリセルアレイブロック１００＿ｉ（ｉ＝１〜４）に対応して一つの入出力ラインＱｉ（ｉ＝０〜３）が備えられていて、第１入出力ラインＱ０、第２入出力ラインＱ１、第３入出力ラインＱ２及び第４入出力ラインＱ３は各々第１メモリセルアレイブロック１００＿１、第２メモリセルアレイブロック１００＿２、第３メモリセルアレイブロック１００＿３及び第４メモリセルアレイブロック１００＿４に連結される。
【００８４】
図６は、アドレス方式によるデータの位置を説明するための図面である。前述したように、アドレス方式は順次的方式とインターリーブ方式とに大別される。
【００８５】
まず、カラムアドレスの下位２ビットＣＡ１、ＣＡ０が００である場合には順次的アドレス方式でも、インターリーブアドレス方式でも、第１データＤ０は第１入出力ラインＱ０に、第２データＤ１は第２入出力ラインＤ２に、第３データＤ２は第３入出力ラインＱ２に、そして第４データＤ３は第４入出力ラインＱ３に各々入力される。
【００８６】
カラムアドレスの下位２ビットＣＡ１、ＣＡ０が０１である場合、順次的アドレス方式の場合には各データＤ０、Ｄ１、Ｄ２及びＤ３は入出力ラインＱ１、Ｑ２、Ｑ３及びＱ０に各々入力され、インターリーブアドレス方式の場合には各データＤ０、Ｄ１、Ｄ２及びＤ３は入出力ラインＱ１、Ｑ０、Ｑ３及びＱ２に各々入力される。
【００８７】
カラムアドレスの下位２ビットＣＡ１、ＣＡ０が１０である場合、順次的アドレス方式でも、インターリーブアドレス方式でも、各データＤ０、Ｄ１、Ｄ２及びＤ３は入出力ラインＱ２、Ｑ３、Ｑ０及びＱ１に各々入力される。
【００８８】
カラムアドレスの下位２ビットＣＡ１、ＣＡ０が１１である場合、順次的アドレス方式の場合には各データＤ０、Ｄ１、Ｄ２及びＤ３は入出力ラインＱ３、Ｑ０、Ｑ１及びＱ２に各々入力され、インターリーブアドレス方式の場合には各データＤ０、Ｄ１、Ｄ２及びＤ３は入出力ラインＱ３、Ｑ２、Ｑ１及びＱ０に各々入力される。
【００８９】
図５及び図６では最初の４個の並列データＤ０〜Ｄ３を基準に記述されたが、次の４個の並列データＤ４〜Ｄ７にも同様に適用される。また図５及び図６ではメモリセルアレイに入力されるデータを基準に記述されたが、メモリセルアレイから出力されるデータにも同一に適用され、出力データの位置制御はセンスアンプ（図２の４４０）で行われる。
【００９０】
本発明の１つの特徴を再び例示的に整理すれば、本発明の一適用例では、８個のデータが入／出力されるカラムを指定するカラム選択ラインを制御するためにカラムアドレスの下位３ビットＣＡ２，ＣＡ１，ＣＡ０を利用して第１ないし第８プリデコーディング信号ＤＣＡ０１２＜ｉ＞（ｉ＝０〜７）を出力する０１２プリデコーダ５００が備えられている。０１２プリデコーダ５００から出力される第１ないし第８プリデコーディング信号ＤＣＡ０１２＜ｉ＞（ｉ＝０〜７）のうち４個は開始カラムアドレスによって最初の周期で活性化され、残りの４個は第１ないし第８プリデコーディング信号ＤＣＡ０１２＜ｉ＞（ｉ＝０〜７）を反転させて次の周期で活性化される。すなわち、最初に開始カラムアドレスと共に活性化された４個以外の残りのプリデコーディング信号は次の周期に活性化させればよい。
【００９１】
したがって、本発明を適用した場合、半導体メモリ装置の内部でのカラムアドレスの発生のためのカウンタなどの複雑な回路を必要としない。
【００９２】
そして、データの順序は、カラムアドレスの下位２ビットＣＡ１、ＣＡ０だけでも調節できるため、バースト長が４でもそのまま利用できる。
【００９３】
本発明は図面に示された一実施形態を参考として説明されたが、これは例示的なものに過ぎず、本技術分野の当業者であればこれより多様な変形及び均等な他の実施形態が可能であるという点を理解できる。本明細書では４ビットプリフェッチ方式を使用し、かつバースト長が８である半導体メモリ装置を一実施形態として詳細に記述した。しかし、本発明は、例えば、２ビットプリフェッチ方式及びバースト長＝４を使用する半導体メモリ装置、さらにバースト長がプリフェッチされるビットの数の２倍になる半導体メモリ装置にもそのまま適用できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により定められるべきである。
【００９４】
【発明の効果】
本発明によれば、バースト長がプリフェッチされるビットの数の２倍になるモードの半導体メモリ装置が容易に具現できる。また、本発明の半導体メモリ装置で既存の順次的アドレス増加方式とインターリーブアドレス増加方式とがすべて支援できる。
【図面の簡単な説明】
【図１】４ビットプリフェッチ方式を採用してバースト長が８である同期式ＤＲＡＭの動作を説明するための図面である。
【図２】本発明の一実施形態による半導体メモリ装置を示すブロック図である。
【図３】図２に示されたカラムアドレスプリデコーダの一部を示す回路図である。
【図４】図３に示された０１２プリデコーダの動作を一例をあげて説明するための図面である。
【図５】図２に示されたデータ位置制御回路の動作を説明するための図面である。
【図６】アドレス方式によるデータの位置を説明するための図面である。
【符号の説明】
１００  メモリセルアレイ
１００＿１ないし１００＿４  第１ないし第４メモリセルアレイブロック
２００  バッファ回路
２１０  アドレスバッファ
２２０  ローアドレスバッファ
２３０  カラムアドレスバッファ
２４０  命令語バッファ
２５０  クロックバッファ
２６０  データバッファ
２７０  データストローブ信号バッファ
３００  デコーダ回路
３１０  ローアドレスプリデコーダ
３２０  ローデコーダ
３３０  カラムアドレスプリデコーダ
３４０＿１ないし３４０＿４  第１ないし第４カラムデコーダ
４１０  直／並列変換回路
４２０  並／直列変換回路
４３０  データ位置制御回路
４４０  センスアンプ
【図１】
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【図２】
0004170778.tif 000003
【図３】
0004170778.tif 000004
【図４】
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【図５】
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【図６】
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