(57)【特許請求の範囲】
【請求項１】
複数の入力信号が入力され、該入力信号に基づき論理演算を行う複数の論理回路を有し、該各論理回路の出力信号のうちの１つだけを他の出力信号よりも低電位に引き下げ、選択状態にする半導体デコード回路において、
該出力信号の信号線の電荷を引き抜くための電流源と、選択状態の出力信号線にのみ該電流源の電流を流すように制御する制御回路を有し、
該制御回路は、コレクタがそれぞれ前記各出力信号線に接続され、エミッタが共通に前記電流源に接続された複数の引き抜き用バイポーラトランジスタを含んで構成され、
前記出力信号対応に同一論理回路から出力される他の信号を該出力信号線が接続された引き抜き用バイポーラトランジスタのベースに制御信号として入力することにより、選択状態の出力信号線にのみ前記電流源の電流を流すようにしたことを特徴とする半導体デコード回路。
【請求項２】
複数の入力信号が入力され、該入力信号に基づき論理演算を行う複数の論理回路を有し、該各論理回路の出力信号のうちの１つだけを他の出力信号よりも低電位に引き下げ、選択状態にする半導体デコード回路において、
該出力信号の信号線の電荷を引き抜くための電流源と、選択状態の出力信号線にのみ該電流源の電流を流すように制御する制御回路を有し、
該制御回路は、コレクタがそれぞれ前記各出力信号線に接続され、エミッタが共通に前記電流源に接続され、ベースにそれぞれ第１の制御信号が入力された複数の引き抜き用バイポーラトランジスタを含んで構成され、
各引き抜き用バイポーラトランジスタにそれぞれ前記第１の制御信号を供給する回路は、コレクタが接地され、ベースにそれぞれ第２の制御信号が入力され、エミッタに電流源が接続されるレベルシフト用バイポーラトランジスタを含んで構成され、該各第２の制御信号を前記出力信号対応に同一論理回路から出力される他の信号とすることにより、選択状態の出力信号線にのみ前記電流源の電流を流すようにしたことを特徴とする半導体デコード回路。
【請求項３】
請求項２記載の半導体デコード回路において、
前記レベルシフト用バイポーラトランジスタのエミッタと前記引き抜き用バイポーラトランジスタのベースとの接続中に電位シフト用抵抗を含むことを特徴とする半導体デコード回路。
【請求項４】
請求項３記載の半導体デコード回路において、
前記電位シフト用抵抗の両端間に容量を有することを特徴とする半導体デコード回路。
【請求項５】
請求項２記載の半導体デコード回路において、
前記論理回路は、エミッタを共通接続した複数のバイポーラトランジスタと、該複数のバイポーラトランジスタのコレクタがいずれか一方に接続される２つの負荷抵抗と、該複数のバイポーラトランジスタのエミッタに共通に接続された電流源からなるECL回路であり、一方の前記負荷抵抗が接続されたコレクタの信号を前記第２の制御信号としたことを特徴とする半導体デコード回路。
【請求項６】
請求項５記載の半導体デコード回路において、
前記負荷抵抗をそれぞれ異なる電位に接続することを特徴とする半導体デコード回路。
【請求項７】
請求項６記載の半導体デコード回路において、
前記負荷抵抗に接続する異なる電位を複数の該負荷抵抗に共通に接続された電位シフト用抵抗により発生することを特徴とする半導体デコード回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高速、低消費電力な、デコード機能を持つ半導体回路に関する。
【０００２】
【従来の技術】
従来のデコード機能を持つ半導体回路として、例えば図２に示したような技術が知られている。
本図では一般的なECL(Emitter Coupled Logic)のOR論理回路を並べてデコード回路を構成している。
本図でINBUF0、INBUF1は入力バッファであり、A0、/A0、A1、/A1は入力バッファの出力線であり、OR0〜3はOR論理回路である。ここで/はそれぞれの否定信号を表わす。
OR論理回路では、RL0〜3は負荷抵抗であり、QE0〜11は電流スイッチを構成しており、ICS0〜３は電流スイッチの電流である。
QEF0〜3はエミッタフォロワのトランジスタ、IEF0〜3はエミッタフォロワの電流である。
IN0、IN1はデコード回路の入力信号であり、 OUT0〜3は出力信号であり、VBBはA0〜/A1の中間レベルに設定する参照電圧であり、VCC、VEEは電源である。
【０００３】
本回路の動作を簡単に説明する。
本回路はIN0、IN1により選択された１つの出力信号のみがLOWとなり、他の出力は全てHIGHとなるデコード回路である。
ここでOR0の動作について説明する。
OR0は２つの入力のOR論理をとって出力する回路であり、２つの入力がともにLOWのときのみ出力がLOWになる。
OR0ではA0、A1の少なくとも一方がHIGHのとき、QE0またはQE1のコレクタにICS0が流れ、QE2のコレクタには電流が流れないので、QEF0のベース電位はVCCになり、OUT0はHIGHになる。
A0、A1の両方がLOWのとき、QE2のコレクタにICS0が流れ、QE0、QE1のコレクタには電流が流れないので、QEF0のベース電位は VCC-RL0×ICS0 になり、OUT0はLOWになる。
OR1〜OR3の動作も同様である。
本回路ではOR0〜OR3の入力の組み合わせは全て異なり、入力信号IN0、IN1によって、出力信号OUT0〜3のうちのいずれか１つだけがLOWになる。
本回路はECLで構成されるので、上記の動作は極めて高速に行うことができる。
【０００４】
【発明が解決しようとする課題】
近年、LSIの高集積化が進んでおり、特にバイポーラトランジスタを使った高速LSIではチップの発熱が問題となっている。
チップの発熱量を減らすためには動作電流を小さくし、消費電力を小さくする必要がある。
しかし、従来回路では動作電流を小さくすることと、高速動作することを両立させるのは困難であるという問題点がある。
ECL回路は電流スイッチ回路とエミッタフォロワからなり、回路を高速動作させるには、電流スイッチ回路とエミッタフォロワに、回路の出力の負荷に応じた一定値以上の定常的な電流を流す必要がある。
図２の回路では出力の選択、非選択に係わらず全ての回路に定常的な電流（ICS0〜3、IEF0〜3）を流す必要がある。
電流ICS0〜3、IEF0〜3を小さくすると、動作速度が低下する。
つまり、従来の回路では高速な動作と低消費電力を両立させるのは困難であった。
本発明の目的は高速・低消費電力で動作するデコード回路を提供することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、本発明に係わる回路は、
複数の入力信号が入力され、該入力信号に基づき論理演算を行い、複数の出力信号のうちの１つだけを他の出力信号よりも低電位に引き下げ、選択状態にする半導体デコード回路において、
該出力信号の信号線の電荷を引き抜くための電流源と、選択状態の出力信号線にのみ該電流源の電流を流すように制御する制御回路を有するようにしたことを特徴とする。
【０００６】
また、複数の入力信号が入力され、該入力信号に基づき論理演算を行う複数の論理回路を有し、該各論理回路の出力信号のうちの１つだけを他の出力信号よりも低電位に引き下げ、選択状態にする半導体デコード回路において、
該出力信号の信号線の電荷を引き抜くための電流源と、選択状態の出力信号線にのみ該電流源の電流を流すように制御する制御回路を有し、
該制御回路は、コレクタがそれぞれ前記各出力信号線に接続され、エミッタが共通に前記電流源に接続された複数のバイポーラトランジスタを含んで構成され、
前記出力信号対応に同一論理回路から出力される他の信号を該出力信号線が接続されたバイポーラトランジスタのベースに制御信号として入力することにより、選択状態の出力信号線にのみ前記電流源の電流を流すようにしたことを特徴とする。
【０００７】
また、複数の入力信号が入力され、該入力信号に基づき論理演算を行う複数の論理回路を有し、該各論理回路の出力信号のうちの１つだけを他の出力信号よりも低電位に引き下げ、選択状態にする半導体デコード回路において、
該出力信号の信号線の電荷を引き抜くための電流源と、選択状態の出力信号線にのみ該電流源の電流を流すように制御する制御回路を有し、
該制御回路は、コレクタがそれぞれ前記各出力信号線に接続され、エミッタが共通に前記電流源に接続され、ベースにそれぞれ制御信号が入力された複数のバイポーラトランジスタを含んで構成され、
該各制御信号を発生する回路は、コレクタが接地され、ベースにそれぞれ第２の制御信号が入力され、エミッタに電流源が接続されるバイポーラトランジスタを含んで構成され、該各第２の制御信号を前記出力信号対応に同一論理回路から出力される他の信号とすることにより、選択状態の出力信号線にのみ前記電流源の電流を流すようにしたことを特徴とする。
【０００８】
さらに、前記制御信号を発生する回路を構成する前記バイポーラトランジスタのエミッタに電位シフト用抵抗を接続し、該制御信号の電位をシフトさせたことを特徴とする。
【０００９】
さらに、前記電位シフト用抵抗の両端間に容量を有することを特徴とする。
【００１０】
また、前記論理回路は、エミッタを共通接続した複数のバイポーラトランジスタと、該バイポーラトランジスタのコレクタに接続された２つの負荷抵抗と、該バイポーラトランジスタのエミッタに接続された電流源からなるECL回路であり、一方の前記負荷抵抗が接続されたコレクタの信号を前記制御信号としたことを特徴とする。
【００１１】
また、前記論理回路は、エミッタを共通接続した複数のバイポーラトランジスタと、該バイポーラトランジスタのコレクタに接続された２つの負荷抵抗と、該バイポーラトランジスタのエミッタに接続された電流源からなるECL回路であり、一方の前記負荷抵抗が接続されたコレクタの信号を前記第２の制御信号としたことを特徴とする。
【００１２】
また、前記負荷抵抗をそれぞれ異なる電位に接続することを特徴とする。
【００１３】
また、前記負荷抵抗に接続する異なる電位を複数の該負荷抵抗に共通に接続された電位シフト用抵抗により発生することを特徴とする。
【００１４】
【発明の実施の形態】
図１は本発明の第１の実施例を示す図である。
本図では各論理回路のエミッタフォロワで共有する電流源を持つ点と、論理回路の電流スイッチのNOR出力側の信号を用いてエミッタフォロワの電流を制御する回路を持つ点が図２の従来の回路と異なる。
本回路は入力バッファ（INBUF0、INBUF1）と入力バッファの出力線（A0./A0、A1、/A1）とOR・NOR論理回路（ORA0〜3)とエミッタフォロワの共通電流源（ICM）で構成している。
OR・NOR論理回路は電流スイッチ回路（QE0〜11、RLL0〜3、RLR0〜3）とエミッタフォロワ（QEF0〜3）とエミッタフォロワの電流を制御する回路（QC0〜3、QS0〜3、RC0〜3）で構成している。
IN0、IN1はデコード回路の入力信号であり、OUT0〜3は出力信号であり、VBBはA0〜/A1の中間レベルに設定する参照電圧であり、VCC、VEEは電源である。
【００１５】
図２の従来例では出力の選択、非選択に関係なく、全てのOR論理回路のエミッタフォロワに同じ大きさの電流を流して動作させていたが、本回路では選択された回路（出力がLOWのOR・NOR論理回路）のエミッタフォロワのみに従来回路と同程度の大きさの電流（ICM）を流し、選択されない回路（出力がHIGHのOR・NOR論理回路）のエミッタフォロワには従来回路より非常に小さい電流（IE0〜3）しか流さない。
【００１６】
本図ではトランジスタQS0〜3の飽和を避けるために、レベルシフト用にトランジスタQC0〜3、抵抗RC0〜3及び電流源IC0〜3を入れている。
一般にバイポーラトランジスタでは飽和を避けるためにはベース・コレクタ接合が順バイアスにならないように、コレクタ・ベース間の電圧を０V以上に保つ必要がある。
本図でORA0の入力A0、A1がともにLOWのとき、電流ICS0は全てトランジスタQE2、抵抗RLR0に流れ、トランジスタQEF0のベース電位は VCC-RLR0×ICS0 となり、トランジスタQS0のコレクタ電位は VCC-RLR0×ICS0-VBE(QEF0) となる（VBE(QEF0)はトランジスタQEF0のベース・エミッタ間電圧)。
また、トランジスタQC0のベース電位はVCCとなり、トランジスタQC0のエミッタ電位は VCC-VBE(QC0) となり、トランジスタQS0のベース電位は VCC-VBE(QC0)-RC0×IC0 となる。
トランジスタQS0のコレクタ・ベース間の電圧を０V以上にするためには RLR0×ICS0＋VBE(QEF0)＜RC0×IC0＋VBE(QC0) を満たすように RC0×IC0 の値を設計すればよい。
【００１７】
本図で出力信号OUT0を選択した状態から出力信号OUT1を選択した状態に切替わるときの動作について説明する。
今、出力信号OUT0を選択した状態（LOW）にするには、入力信号IN0及びIN1をLOWにする。すると、A0、A1はLOWになり、/A0、/A1はHIGHになる。
OR・NOR論理回路ORA0の入力はA0とA1に接続されているので、トランジスタQE2と抵抗RLR0に電流ICS0が流れて、トランジスタQEF0のベース電位はVCCからRLR0×ICS0分だけ下がり、OUT0はLOWとなる。
一方、OR・NOR論理回路ORA1〜3は2つの入力信号のうちの何れかがHIGHとなり、電流ICS1〜ICS3はトランジスタQE5、QE8、QE11側を流れないので、トランジスタQEF1〜３のベース電位はVCCとなり、出力信号OUT1、OUT2、OUT3は全てHIGHとなる。
また、このとき、OR・NOR論理回路ORA0では抵抗RLL0には電流は流れないのでトランジスタQC0のベース電位はVCCになり、QS0のベース電位は VCC-VBE(QC0)-RC0×IC0 になる。
一方、OR・NOR論理回路ORA1〜3ではRLL1〜3側に電流ICS1〜3が流れるので、トランジスタQC1のベース電位は VCC-RLL1×ICS1 になり、QS1のベース電位は VCC-RLL1×ICS1-VBE(QC1)-RC1×IC1 になる（QS2、QS3も同様）。
トランジスタQS0〜3はエミッタが共通になっており、電流ICMはベース電位の最も高いQS0にのみ集中して流れる。
【００１８】
次に、この状態からOUT1を選択した状態（LOW）にするには、入力信号IN0はLOWのまま、IN1をHIGHにする。
前述したのと同様の動作で、OUT0はLOWからHIGHに切替わり、OUT1はHIGHからLOWに切替わる。OUT2、OUT3はHIGHのままである。
同時にQS0〜3の中でベース電位の一番高いのはトランジスタQC0からトランジスタQC1に変わるので、QS1に流れていた電流ICMはQS1のみに集中して流れるように切替わる。
OUT1の出力負荷容量の電荷はICMによって急速に引き抜かれるので、OUT1のHIGHからLOWへの切替わりは高速に行われる。
【００１９】
本実施例の回路では電流ICMは図２の従来回路のエミッタフォロワ１個分の電流と同じ大きさでよく、電流IC0〜3と電流IE0〜3は従来回路のエミッタフォロワ電流よりも非常に小さくてよいので低消費電力な回路を得ることができる。
また、選択されたデコーダ出力信号のHIGHからLOWへの切り換えと、電流ICMの流れるエミッタフォロワの切り換えはほとんど同時に起こるので、出力信号の切替わるエミッタフォロワには従来とほぼ同じ大きさの電流が流れ、出力信号の切り換えは従来と同様に非常に高速である。
【００２０】
図２の従来例ではデコード回路内の全てのOR論理回路に等しく大きな電流を流さなければならなかったのに対し、本回路は出力が切替わる論理回路のエミッタフォロワのみに大きな電流を流すようにする。
すなわち、本回路では動作速度を損なうことなく、動作電流を小さくでき、デコード機能を持つ高速・低消費電力な半導体回路を実現できる。
【００２１】
図３は本発明の第２の実施例を示す図である。
本図が図１と異なるのは抵抗RC0〜3の両端間に容量を付加した点である。その他の部分は図１の回路と同じである。
図１の回路ではトランジスタQS0〜3の飽和を避けるために、レベルシフト用に抵抗RC0〜3を入れている。
前述したように、図１の実施例の回路でコレクタ・ベース間の電圧を０V以上にするためには RLR0×ICS0＋VBE(QEF0)＜RC0×IC0＋VBE(QC0) を満たすようにRC0×IC0の値を設計する必要がある。
一般に信号が抵抗を通過すると信号遅延が発生し、抵抗が大きいほど信号遅延は大きい。
しかし、動作電流を小さくするためにIC0を小さくすると、RC0は大きくしなけらばならず、その結果、信号遅延は大きくなり、QS0〜3の切替わりが遅くなり、出力信号OUT0〜3の切替わりが遅くなってしまう。
抵抗RC0〜3の両端間に容量CC0〜3を付加すると、RC0〜3が大きくても、容量CC0〜3を介してトランジスタQC0〜3のエミッタ電位の変化をトランジスタQS0〜3のベースに早く伝えることができ、回路を高速に動作させることができる。
【００２２】
図４は本発明の第３の実施例を示す図である。
本図が図１と異なるのは電流スイッチにVCCと異なる電位の電源VCLを用いることで、抵抗RC0〜3を無くした点である。
本図でVCLはVCCよりも低電位の電源であり、その他の部分は図１の回路と同じである。
本回路でOR・NOR論理回路ORC0の入力A0、A1がともにLOWのとき、電流ICS0は全てRLR0に流れ、トランジスタQEF0のベース電位は VCC-RLR0×ICS0 となり、トランジスタQS0のコレクタ電位は VCC-RLR0×ICS0-VBE(QEF0) となる。
また、トランジスタQC0のベース電位はVCLとなり、トランジスタQS0のベース電位は VCL-VBE(QC0) となる。
トランジスタQS0が飽和しないようにコレクタ・ベース間の電圧を０V以上にするためには VCC-RLR0×ICS0-VBE(QEF0)>VCL-VBE(QC0) を満たすようにVCLを設計すればよい。
VCLは半導体チップ外部から供給するか、半導体チップ内部の回路で発生させる。
本図のようにするとトランジスタQC0〜3のエミッタとトランジスタQS0〜3のベース間で抵抗による信号遅延が発生しないので、回路を高速に動作させることができる。
【００２３】
図５は本発明の第４の実施例を示す図である。
本図は第３の実施例の半導体チップ内部のVCL発生方法に関する実施例である。
本図はトランジスタQC0〜3のエミッタとトランジスタQS0〜3のベース間に抵抗をつけない点では図４と同様であるが、抵抗RVCを付加することで、非常に簡単な回路でVCLを発生させている。
本図の回路では４つのOR・NOR論理回路（ORD0〜3）のうち必ず１つだけが出力がLOWになる。
つまり、ORD0〜3では電流スイッチ回路で１つの回路だけがRLR0〜3側に電流ICS0〜3が流れ、他の３つの回路ではRLL0〜3側に電流ICS0〜3が流れる。
従って、抵抗RVCに流れる電流は常に一定で、（ICS=ICS0=ICS1=ICS2=ICS3とすると） ICS×３ であり、RVCとRLL0〜3の接続点であるノードVCLの電位は常にVCL=VCC-RVC×ICS×３ である。
第３の実施例と同様に、トランジスタQS0が飽和しないようにコレクタ・ベース間の電圧を０V以上にするためには、VCC-RLR0×ICS0-VBE(QEF0)>VCL-VBE(QC0)を満たすようにすればよく、VCL=VCC-RVC×ICS×３ であるから、 VCC-RLR0×ICS0-VBE(QEF0)>VCC-RVC×ICS×３-VBE(QC0) を満たすようにRVCを設計すればよい。
本図のようにすると簡単な回路で、抵抗による信号遅延を発生することなく、回路を高速に動作させることができる。
【００２４】
図６は本発明の第５の実施例を示す図である。
本図は第４の実施例の出力電位を所望の電位にする場合の実施例である。
本図ではOR・NOR論理回路（ORE0〜3）の電流スイッチの電源VCCと抵抗RLR0〜3、RVCの間に抵抗RVCCを付加することで、トランジスタQS0〜3のコレクタ・ベース間電圧は第４の実施例のままで、出力OUT0〜3の電位を低くできる。
本図の回路では入力信号に係わらず、抵抗RVCCには常に ICS×４ の電流が流れるので、ノードVCCLの電位は常に VCC-RVCC×ICS×4 である。
トランジスタQS0が飽和しないようにコレクタ・ベース間の電圧を０V以上にするためには第４の実施例と同様にRVCは VCC-RLR0×ICS0-VBE(QEF0)>VCC-RVC×ICS×３-VBE(QC0) を満たすように設計すればよい。
また、出力OUT0がLowの電位OUT(Low)は VCCL-RLR0×ICS-VBE(QEF0) であり、VCCL=VCC-RVCC×ICS×4 より、OUT0(Low)=VCC-RVCC×ICS×4-RLR0×ICS-VBE(QEF0) である。
出力OUT0がHighの電位OUT0(High)は VCCL -VBE(QEF0) であり、VCCL=VCC-RVCC×ICS×4 より、OUT0(High)=VCC-RVCC×ICS×4-VBE(QEF0) である。
よって、RVCCを変えることで、出力電位を変えることができる。
本図のようにすると、回路を高速動作させるとともに、出力を所望の電位に設計できる。
【００２５】
図７は本発明の第６の実施例を示す図である。
本図は図１の回路の入力信号数をｎ個にした場合である。
本回路は入力バッファ（INBUF0〜n-1）と入力バッファ出力線（A0〜n-1、./A0〜n-1）とOR・NOR回路（ORE0〜2^n-1(ここではa^bはaのb乗を表わす))とエミッタフォロワの共通電流源（ICM）で構成している。
回路の動作は図１と同様である。
本図では入出力数が多いほど、従来回路からの低電力化の効果は大きい。
本図のようにすると3入力以上のデコード回路の場合でも低消費電力で回路を高速に動作させることができる。
【００２６】
【発明の効果】
以上述べてきたように、本発明を用いると回路の動作速度を損なうことなく低消費電力化が可能な、デコード機能をもつ半導体回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す図である。
【図２】従来例を示す図である。
【図３】本発明の第２の実施例を示す図である。
【図４】本発明の第３の実施例を示す図である。
【図５】本発明の第４の実施例を示す図である。
【図６】本発明の第５の実施例を示す図である。
【図７】本発明の第６の実施例を示す図である。
【符号の説明】
INBUF0、INBUF1、INBUFn-1  入力バッファ
A0、/A0、A1、/A1、An-1、/An-1  入力バッファの出力線
ORA0、ORA1、ORA2、ORA3、ORB0、ORB1、ORB2、ORB3、ORC0、ORC1、ORC2、
ORC3、ORD0、ORD1、ORD2、ORD3、ORE0、ORE1、ORE2、ORE3、ORF0、ORF1、
ORF2^n-1  OR・NOR論理回路
OR0、OR1、OR2、OR3  OR論理回路
IN0、IN1、INn-1  入力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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