(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されて少なくともチャネル層及びキャリヤ供給層及びバリヤ層を含む半導体層積層構造と、
前記半導体層積層構造に於けるソース領域に穿設されたリセス内に形成されたソース電極と、
前記リセスの壁面と前記ソース電極との間に介在すると共に双方に接触し且つ合金化熱処理時に合金化領域が異常拡散することを有効に防止することができる耐熱金属層と
を備えてなることを特徴とする半導体装置。
【請求項２】
半導体層積層構造に於けるドレイン領域に穿設されたリセス内に形成されたドレイン電極と、
前記リセスの壁面と前記ドレイン電極との間に介在すると共に双方に接触し且つ合金化熱処理時に合金化領域が異常拡散することを有効に防止することができる耐熱金属層と
を備えてなることを特徴とする請求項１記載の半導体装置。
【請求項３】
リセスがバリヤ層に達していること
を特徴とする請求項１或いは２記載の半導体装置。
【請求項４】
リセスがチャネル層に達していること
を特徴とする請求項１或いは２記載の半導体装置。
【請求項５】
キャリヤ供給層が含有する不純物がプレーナ・ドーピングされたものであること
を特徴とする請求項１乃至４の何れか１記載の半導体装置。
【請求項６】
キャリヤ供給層が電子供給層であって且つ該電子供給層上にｉ層或いは電子供給層に比較して低不純物濃度であるｎ層が積層形成されてなること
を特徴とする請求項１乃至５の何れか１記載の半導体装置。
【請求項７】
キャリヤ供給層が正孔供給層であって且つ該正孔供給層上にｉ層或いは正孔供給層に比較して低不純物濃度であるｐ層が積層形成されてなること
を特徴とする請求項１乃至５の何れか１記載の半導体装置。
【請求項８】
キャリヤ供給層をチャネル層と半導体基板との間に介在させてなること
を特徴とする請求項１乃至７の何れか１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲートに於ける順方向及び逆方向の耐圧が共に高く、且つ、ソース及びドレインなどの良好なオーミック・コンタクトをとることができる電界効果トランジスタを含む半導体装置に関する。
【０００２】
【従来の技術】
高周波特性及び高速動作特性が良好な化合物半導体電界効果トランジスタの一つとして高電子移動度トランジスタ（ｈｉｇｈ  ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ  ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）が知られている。
【０００３】
ＨＥＭＴには、必要な特性に応じて種々なバリエーションがあり、例えば高耐圧が必要であれば、電子供給層の不純物ドーピングを全てに亙って一様にすることなく、プレーナ・ドーピングにしたり、電子供給層上に低濃度ドーピング層或いはアンドープ層を積層するなどの手段が採られている。
【０００４】
このような構成をもつＨＥＭＴに於いては、標準的な構造をもつＨＥＭＴ、即ち、高耐圧を意図していないＨＥＭＴに比較し、オーミック・コンタクトを取り難いとされている。
【０００５】
図１２は標準的な構造をもつＨＥＭＴを説明する為の要部切断側面図であり、図に於いて、１は基板、２はバッファ層、３はチャネル層、４はスペーサ層、５ａは電子供給層、６はキャップ層、７はソース電極、８はドレイン電極、９はゲート電極、１１は合金化領域、１３は電流パス、１４はリーク電流パスをそれぞれ示している。
【０００６】
このＨＥＭＴでは、ゲートに於ける順方向及び逆方向の耐圧をそれ程高く要求されない為、ゲート電極９は電子供給層５ａに直接コンタクトする構造になっていて、その電子供給層５ａ及びキャップ層６は共に高濃度にドーピングされている為、ソース電極７及びドレイン電極８と二次元電子ガス層とは容易にオーミック・コンタクトさせることができる。
【０００７】
図１３及び図１４はゲートに於ける順方向及び逆方向の耐圧を高くする構造をもつＨＥＭＴを説明する為の要部切断側面図であり、図１２に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【０００８】
図１３に於いて、５ｂは電子供給層５ａとキャップ層６との間に在って電子供給層５ａ上の全面に形成したバリヤ層を示している。
【０００９】
図１４に於いて、１２はバリヤ層５Ｂ上に形成した低不純物濃度ゲート電極埋め込み層を示している。
【００１０】
図１３或いは図１４に見られるＨＥＭＴに於いては、バリヤ層５ｂ、低不純物濃度ゲート電極埋め込み層１２の存在で、ソース電極７やドレイン電極８を形成する領域の抵抗が高い為、オーミック・コンタクトをとり難い。
【００１１】
図１５は図１３或いは図１４について説明した従来例の問題を解消する為のＨＥＭＴを説明する為の要部切断側面図であり、図１２乃至図１４に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００１２】
図１５に於いて、２１はキャップ層６の表面からチャネル層３に達するリセスを示している。
【００１３】
図１５に見られるＨＥＭＴに於いては、低不純物濃度ゲート電極埋め込み層１２やバリヤ層５ｂなど抵抗が高い層を除去し、ソース電極７やドレイン電極８をチャネル層３に直接コンタクトさせているので、図１３或いは図１４について説明したＨＥＭＴの問題を解消されたが、その構造に起因して新たな問題が派生する。
【００１４】
即ち、図１５のＨＥＭＴに於いて、リセス２１のゲート側壁面とオーミック電極との間に空隙を生ずるので、その空隙の直下に於けるチャネル層３の部分に空乏層が拡がり、寄生抵抗が増大することになる。
【００１５】
このような空乏層を生成させないようにする為には、前記のような空隙を生成させないようにすれば良いと思われようが、そのようにした場合、また、新たな不都合が生ずることになる。
【００１６】
図１６は図１５について説明したＨＥＭＴに於ける空隙をなくしたＨＥＭＴを説明する為の要部切断側面図であり、図１２乃至図１５に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００１７】
図１６に見られるＨＥＭＴに於いては、リセスの壁面とソース電極７或いはドレイン電極８とが接触した状態に在り、このような構造では、ソース電極７及びドレイン電極８とチャネル層３との合金化熱処理を行った場合、合金化領域１１が横方向に異常拡散し、ゲート電極９とオーミック電極とが接近してゲートに於ける順方向及び逆方向の耐圧が共に低下してしまう。
【００１８】
【発明が解決しようとする課題】
本発明では、キャップ層とチャネル層との間に低濃度ドーピング層やノンドープ層を介在させてゲートに於ける順方向及び逆方向の耐圧を向上させたＨＥＭＴであっても、何らの問題も派生することなく、ソース電極やドレイン電極などのオーミック・コンタクトを良好にとれるようにする。
【００１９】
【課題を解決するための手段】
本発明では、オーミック電極の形成領域にリセスを形成し、オーミック・コンタクトを必要とする半導体層に直接接触させる点に於いては従来の技術と変わりないが、リセスの壁面とオーミック電極との間に空隙を生じない構成、そして、オーミック電極の合金化領域がゲート方向に拡がらない構成にすることが基本になっている。
【００２０】
図１は本発明の原理を解説する為の半導体装置を表す要部切断側面図であり、図に於いて、１は基板、２はバッファ層、３はチャネル層、４はスペーサ層、５ａは電子供給層、５ｂはバリヤ層、６はキャップ層、７はソース電極、８はドレイン電極、９はゲート電極、１０は耐熱金属層、１１は合金化領域、１２は低濃度ゲート電極埋め込み層をそれぞれ示している。
【００２１】
図１に見られる半導体装置に於ける特徴的な構成は、ソース電極７或いはドレイン電極８を形成する為のリセスに於ける壁面と各オーミック電極との間に耐熱金属層１０を介在させたことである。
【００２２】
この構成を採ることで、リセスの壁面とオーミック電極との間の直下に在るチャネル層３に空乏層が拡がって寄生抵抗が増大する旨の問題を解消することができ、また、オーミック電極と半導体との合金化熱処理を行った場合、合金化領域がゲート方向に延伸して耐圧が低下する旨の問題も起こらない。
【００２３】
前記したところから、本発明に依る半導体装置に於いては、
（１）
半導体基板（例えば基板１）上に形成されて少なくともチャネル層（例えばチャネル層３）及びキャリヤ供給層（例えば電子供給層５ａ）及びバリヤ層（例えばバリヤ層５ｂ）を含む半導体層積層構造と、前記半導体層積層構造に於けるソース領域に穿設されたリセス内に形成されたソース電極（例えばソース電極７）と、前記リセスの壁面と前記ソース電極との間に介在すると共に双方に接触し且つ合金化熱処理時に合金化領域（例えば合金化領域１１）が異常拡散することを有効に防止することができる耐熱金属層（例えば耐熱金属層１０）とを備えてなることを特徴とし、この構成に依れば、通常、ドレインに比較してゲート電極に近い位置に設けられるソースに於いて、リセスを形成した後にソース電極を形成しても、合金化熱処理時に合金化領域が異常拡散することを耐熱金属層で有効に防止することができ、また、
【００２４】
（２）
前記（１）に於いて、半導体層積層構造に於けるドレイン領域に穿設されたリセス内に形成されたドレイン電極（例えばドレイン電極８）と、前記リセスの壁面と前記ドレイン電極との間に介在すると共に双方に接触し且つ合金化熱処理時に合金化領域が異常拡散することを有効に防止することができる耐熱金属層とを備えてなることを特徴とし、この構成に依れば、通常、ドレインに於いて、リセスを形成した後にドレイン電極を形成しても、合金化熱処理時に合金化領域が異常拡散することを耐熱金属層で有効に防止することができ、また、
【００２５】
（３）
前記（１）或いは（２）に於いて、リセスがバリヤ層に達していることを特徴とし、また、
【００２６】
（４）
前記（１）或いは（２）に於いて、リセスがチャネル層に達していることを特徴とし、この構成及び前記（３）に見られる構成に依れば、半導体層積層構造に応じてリセスの深さを選択し、合金化熱処理に依って合金化領域が良好にチャネル層とオーミック・コンタクトさせることができ、また、
【００２７】
（５）
前記（１）乃至（４）の何れか１に於いて、キャリヤ供給層が含有する不純物がプレーナ・ドーピングされたものであることを特徴とし、また、
【００２８】
（６）
前記（１）乃至（５）の何れか１に於いて、キャリヤ供給層が電子供給層（例えば電子供給層１０５ａ：図２参照、以下同じ）であって且つ該電子供給層上にｉ層（例えばバリヤ層１０５ｂ）或いは電子供給層に比較して低不純物濃度であるｎ層（例えばｎ- 層）が積層形成されてなることを特徴とし、また、
【００２９】
（７）
前記（１）乃至（５）の何れか１に於いて、キャリヤ供給層が正孔供給層であって且つ該正孔供給層上にｉ層或いは正孔供給層に比較して低不純物濃度であるｐ層が積層形成されてなることを特徴とし、また、
【００３０】
（８）
前記（１）乃至（７）の何れか１に於いて、キャリヤ供給層（例えば電子供給層１３５ａ：図９参照、以下同じ）をチャネル層（例えばチャネル層１３３）と半導体基板（例えば基板１３１）との間に介在させてなることを特徴とし、この構成に依れば、いわゆる逆ＨＥＭＴ構造が実現される。
【００３１】
前記手段を採ることに依り、ＨＥＭＴに於けるキャップ層とチャネル層との間に低濃度ドーピング層やノンドープ層を介在させてゲートに於ける順方向及び逆方向の耐圧を向上させ、そして、そのような半導体層構成であってもソース電極やドレイン電極などのオーミック・コンタクトを良好に実現させ、しかも、その構成に起因する問題、例えば、リセス壁面とオーミック電極との間の空隙に起因する空乏層の発生やオーミック電極の合金化領域がゲートに接近するなどの問題は皆無である。
【００３２】
【発明の実施の形態】
図２は本発明に於ける実施の形態１を説明する為の半導体装置を表す要部切断側面図である。
【００３３】
図に於いて、１０１は基板、１０２ａはバッファ層、１０２ｂはバッファ層、１０３はチャネル層、１０４はスペーサ層、１０５ａは電子供給層、１０５ｂはバリヤ層、１０６はキャップ層、１０７はソース電極、１０８はドレイン電極、１０９はゲート電極、１１０は耐熱金属層、１１１は合金化領域をそれぞれ示している。
【００３４】
図３乃至図７は図２に見られる半導体装置の製造工程を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
【００３５】
図３（Ａ）参照
３−（１）
ＭＯＶＰＥ（ｍｅｔａｌｏｒｇａｎｉｃ  ｖａｐｏｒ  ｐｈａｓｅ  ｅｐｉｔａｘｙ）法を適用することに依って、基板１０１上に第一バッファ層１０２ａ、第二バッファ層１０２ｂ、チャネル層１０３、スペーサ層１０４、電子供給層１０５ａ、バリヤ層１０５ｂ、キャップ層１０６を形成する。
【００３６】
上記各半導体部分に関する主要なデータを例示すると次の通りである。
▲１▼  基板１０１について
材料：半絶縁性ＩｎＰ
▲２▼  第一バッファ層１０２ａについて
材料：ｉ−ＩｎＰ
厚さ：５０〔ｎｍ〕
▲３▼  第二バッファ層１０２ｂについて
材料：ｉ−ＩｎＡｌＡｓ（Ｉｎ組成０．５２）
厚さ：３００〔ｎｍ〕
▲４▼  チャネル層１０３について
材料：ｉ−ＩｎＧａＡｓ（Ｉｎ組成０．５３）
厚さ：２０〔ｎｍ〕
▲５▼  スペーサ層１０４について
材料：ｉ−ＩｎＡｌＡｓ
厚さ：３〔ｎｍ〕
▲６▼  電子供給層１０５ａについて
材料：ｎ−ＩｎＡｌＡｓ（Ｉｎ組成０．５２）
不純物濃度：５×１０18〔cm-3〕
厚さ：５〔ｎｍ〕
▲７▼  バリヤ層１０５ｂについて
材料：ｉ−ＩｎＡｌＡｓ（Ｉｎ組成０．５２）
厚さ：２０〔ｎｍ〕
▲８▼  キャップ層１０６  について
材料：ｎ−ＩｎＧａＡｓ（Ｉｎ組成０．５３）
不純物濃度：１×１０19〔cm-3〕
厚さ：５０〔ｎｍ〕
【００３７】
図３（Ｂ）参照
３−（２）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、リセス形成予定部分に開口をもつレジスト膜１６１を形成する。
【００３８】
３−（３）
エッチャントをリン酸系エッチング液とするウエット・エッチング法を適用することに依り、レジスト膜１６１をマスクとしてキャップ層１０６、バリヤ層１０５ｂ、電子供給層１０５ａ、スペーサ層１０４をエッチングしてリセス１０４Ａを形成する。
【００３９】
図４（Ａ）参照
４−（１）
スパッタリング法を適用することに依り、全面に厚さが５〔ｎｍ〕程度のＷＳｉ膜１６２を形成する。
【００４０】
図４（Ｂ）参照
４−（２）
エッチング・ガスをＳＦ6 とするドライ・エッチング法を適用することに依り、ＷＳｉ膜１６２の異方性エッチングを行って、リセス１０４Ａの壁面にのみＷＳｉ膜１６２を残す。
【００４１】
図５（Ａ）参照
５−（１）
真空蒸着法を適用することに依り、厚さが３０〔ｎｍ〕／３００〔ｎｍ〕であるＡｕＧｅ／Ａｕからなる電極材料膜１６３を形成する。
【００４２】
図５（Ｂ）参照
５−（２）
レジスト剥離液中に浸漬することに依り、レジスト膜１６１を積層されている電極材料膜１６３と共に剥離することでパターニングを行う。
【００４３】
このリフト・オフ工程を経て残った電極材料膜１６３がソース電極１０７及びドレイン電極１０８となる。
【００４４】
５−（３）
イオン・ミリング法を適用することに依り、リセス壁面に於いて突出している電極材料膜１６３とＷＳｉ膜１６２を斜め方向からのミリングで除去する。
【００４５】
５−（４）
温度を４００〔℃〕、時間を３〔分〕として、ソース電極１０７及びドレイン電極１０８と半導体との合金化熱処理を行って、チャネル層３、従って、二次元電子ガス層とコンタクトする合金化領域１１１を生成させる。
【００４６】
図６（Ａ）参照
６−（１）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、感度を異にする電子ビーム（ｅｌｅｃｔｒｏｎ  ｂｅａｍ：ＥＢ）・レジスト膜１６４ａ及び１６４ｂを形成する。尚、ＥＢレジスト膜１６４ａ及び１６４ｂの感度は１６４ａ＜１６４ｂである。
【００４７】
６−（２）
ＥＢ描画を行ってゲート電極形成予定部分のレジスト膜１６４ｂ及び１６４ａに横断面Ｔ字形のゲート電極に於ける横方向張り出し部分に対応する形状の開口１６４Ｂ及び同じく脚部分に対応する形状の開口１６４Ａを形成する。
【００４８】
図６（Ｂ）参照
６−（３）
エッチャントをクエン酸系エッチング液とするウエット・エッチング法を適用することに依り、レジスト膜１６４ｂ及び１６４ａをマスクとしてキャップ層１０６のエッチングを行う。
【００４９】
ここでのエッチングはオーバ・エッチングであり、キャップ層１０６に対して、横方向に例えば０．１〔μｍ〕程度のサイド・エッチングが加わり、その結果、レジスト膜１６４ａの開口１６４Ａ（図５（Ａ）参照）の範囲を越えて延在する空所１０６Ｈが生成されることになる。尚、クエン酸系エッチング液はキャップ層１０６の下地であるｉ−ＩｎＡｌＡｓからなるバリヤ層１０５ｂはエッチングしない。
【００５０】
６−（４）
真空蒸着法を適用することに依り、全面に厚さが３０〔ｎｍ〕程度のＡｌ膜を形成する。
【００５１】
Ａｌ膜はレジスト膜１６４ｂ及び１６４ａの開口を介してキャップ層１０６の除去部分内に入り込み、その先端はバリヤ層１０５ｂにショットキ・コンタクトする。
【００５２】
図７参照
７−（１）
レジスト剥離液中に浸漬することに依り、レジスト膜１６４ｂ及び１６４ａを積層されているＡｌ膜と共に剥離することで、そのＡｌ膜のパターニングを行ってゲート電極１６５を形成する。
【００５３】
前記工程を経て製造された半導体装置は、ソース電極１０７或いはドレイン電極１０８とリセス壁との間にはＷＳｉ膜１６２が介在しているので、チャネル層１０３に空乏層は発生せず、従って、寄生抵抗が大きくなることはなく、また、合金化領域１１１がソース電極１０７或いはドレイン電極１０８の側面から延び出てゲート電極１６５に近付くなどの問題も起こらないから、ゲート耐圧が低下することはない。
【００５４】
図８は本発明に於ける実施の形態２を説明する為の半導体装置を表す要部切断側面図であり、図２乃至図７に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００５５】
図に於いて、１２１は基板、１２２ａはバッファ層、１２２ｂはバッファ層、１２３はチャネル層、１２４はスペーサ層、１２５ａは電子供給層、１２５ｂはバリヤ層、１２６はキャップ層をそれぞれ示している。
【００５６】
実施の形態２と実施の形態１との主な相違点は、半導体部分の構成とオーミック電極用リセスの形成方法であり、以下、これについて説明する。
【００５７】
▲１▼  基板１２１について
材料：半絶縁性ＧａＡｓ
▲２▼  バッファ層１２２ａについて
材料：ｉ−ＧａＡｓ
厚さ：５０〔ｎｍ〕
▲３▼  バッファ層１２２ｂについて
材料：ｉ−ＡｌＧａＡｓ（Ａｌ組成０．３）
厚さ：３００〔ｎｍ〕
▲４▼  チャネル層１２３について
材料：ｉ−ＩｎＧａＡｓ（Ｉｎ組成０．１５）
厚さ：１５〔ｎｍ〕
▲５▼  スペーサ層１２４について
材料：ｉ−ＩｎＧａＰ（Ｉｎ組成０．５）
厚さ：３〔ｎｍ〕
▲６▼  電子供給層１２５ａについて
材料：ｎ−ＩｎＧａＰ（Ｉｎ組成０．５）
不純物濃度：２×１０18〔cm-3〕
厚さ：２０〔ｎｍ〕
▲７▼  バリヤ層１２５ｂについて
材料：ｉ−ＩｎＧａＰ（Ｉｎ組成０．５）
厚さ：１０〔ｎｍ〕
▲８▼  キャップ層１２６について
材料：ｎ−ＧａＡｓ
不純物濃度：２×１０18〔cm-3〕
厚さ：５０〔ｎｍ〕
【００５８】
オーミック電極用リセスの形成方法としては、
▲１▼  ＧａＡｓに対しては、エッチング・ガスをＳｉＣｌ4 とするドライ・エッチング、或いは、エッチャントをアンモニア系エッチング液とするウエット・エッチングを適用する。
▲２▼  ＩｎＧａＰに対しては、エッチャントをＨＣｌ系エッチング液とするウエット・エッチングを適用する。
【００５９】
図９は本発明に於ける実施の形態３を説明する為の半導体装置を表す要部切断側面図であり、図２乃至図８に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００６０】
図に於いて、１３１は基板、１３２ａはバッファ層、１３２ｂはバッファ層、１３３はチャネル層、１３４はスペーサ層、１３５ａは電子供給層、１３５ｂはバリヤ層、１３６はキャップ層をそれぞれ示している。
【００６１】
実施の形態３と実施の形態１との主な相違点は、半導体部分の構成とオーミック電極用リセスの形成方法であり、以下、これについて説明する。
【００６２】
▲１▼  基板１３１について
材料：半絶縁性ＧａＡｓ
▲２▼  バッファ層１３２ａについて
材料：ｉ−ＧａＡｓ
厚さ：５０〔ｎｍ〕
▲３▼  バッファ層１３２ｂについて
材料：ｉ−ＡｌＧａＡｓ（Ａｌ組成０．３）
厚さ：３００〔ｎｍ〕
▲４▼  チャネル層１３３について
材料：ｉ−ＩｎＧａＡｓ（Ｉｎ組成０．１５）
厚さ：１５〔ｎｍ〕
▲５▼  スペーサ層１３４について
材料：ｉ−ＡｌＧａＡｓ（Ａｌ組成０．３）
厚さ：３〔ｎｍ〕
▲６▼  電子供給層１３５ａについて
材料：ｎ−ＡｌＧａＡｓ（Ａｌ組成０．３）
不純物濃度：２×１０18〔cm-3〕
厚さ：２０〔ｎｍ〕
▲７▼  バリヤ層１３５ｂについて
材料：ｉ−ＡｌＧａＡｓ（Ａｌ組成０．５）
厚さ：２０〔ｎｍ〕
▲８▼  キャップ層１３６について
材料：ｎ−ＧａＡｓ
不純物濃度：２×１０18〔cm-3〕
厚さ：５０〔ｎｍ〕
尚、バリヤ層としてＡｌ組成が０．４以上のＡｌＧａＡｓを用いた場合、オーミック電極をキャップ層１３６上に形成する構成を採ると、オーミック接触をとり難くなるので、オーミック電極をリセス内に形成する構成では、その問題は解消されるので有利になる。
【００６３】
オーミック電極用リセスの形成方法としては、エッチング・ガスをＳｉＣｌ4 とするドライ・エッチング、或いは、エッチャントをアンモニア系エッチング液とするウエット・エッチングを適用する。
【００６４】
図１０は本発明に於ける実施の形態４を説明する為の半導体装置を表す要部切断側面図であり、図２乃至図９に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００６５】
図に於いて、１４１は基板、１４２ａはバッファ層、１４２ｂはバッファ層、１４３はチャネル層、１４４はスペーサ層、１４５ａは電子供給層、１４５ｂはバリヤ層、１４５ｃはゲート埋め込み層、１４６はキャップ層をそれぞれ示している。
【００６６】
実施の形態４と実施の形態１との主な相違点は、半導体部分の構成、オーミック電極用リセスの形成方法とエッチング深さ、ゲートの作製方法であり、以下、これについて説明する。
【００６７】
▲１▼  基板１４１について
材料：半絶縁性ＧａＡｓ
▲２▼  バッファ層１４２ａについて
材料：ｉ−ＧａＡｓ
厚さ：５０〔ｎｍ〕
▲３▼  バッファ層１４２ｂについて
材料：ｉ−ＡｌＧａＡｓ（Ａｌ組成０．３）
厚さ：３００〔ｎｍ〕
▲４▼  チャネル層１４３について
材料：ｉ−ＩｎＧａＡｓ（Ｉｎ組成０．１５）
厚さ：１５〔ｎｍ〕
▲５▼  スペーサ層１４４について
材料：ｉ−ＡｌＧａＡｓ（Ａｌ組成０．３）
厚さ：３〔ｎｍ〕
▲６▼  電子供給層１４５ａについて
材料：ｎ−ＡｌＧａＡｓ（Ａｌ組成０．３）
不純物濃度：２×１０18〔cm-3〕
厚さ：２０〔ｎｍ〕
▲７▼  バリヤ層１４５ｂについて
材料：ｉ−ＡｌＧａＡｓ（Ａｌ組成０．３）
厚さ：１０〔ｎｍ〕
▲８▼  ゲート埋め込み層１４５ｃについて
材料：ｉ−ＧａＡｓ
厚さ：３０〔ｎｍ〕
▲９▼  キャップ層１４６について
材料：ｎ−ＧａＡｓ
不純物濃度：２×１０18〔cm-3〕
厚さ：５０〔ｎｍ〕
【００６８】
オーミック電極用リセスの形成方法としては、エッチング・ガスをＳｉＣｌ4 とするドライ・エッチング、或いは、エッチャントをアンモニア系エッチング液とするウエット・エッチングを適用し、そのリセスはキャップ層１４６及びゲート埋め込み層１４５ｃを除去した深さとなる。
【００６９】
また、ゲートの作製方法としては、実施の形態１と同様、キャップ層１４６をエッチングしてから、引き続いてゲート埋め込み層１４５ｃのエッチングを行った後、ゲート金属を蒸着してからリフト・オフ法でパターニングする。
【００７０】
図１１は本発明に於ける実施の形態５を説明する為の半導体装置を表す要部切断側面図であり、図２乃至図１０に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００７１】
図に於いて、１５１は基板、１５２ａはバッファ層、１５２ｂはバッファ層、１５３はチャネル層、１５４はスペーサ層、１５５ａは電子供給層、１５５ｂは高いＡｌ組成のバリヤ層、１５５ｃはバリヤ層、１５５ｄはゲート埋め込み層、１５６はキャップ層をそれぞれ示している。
【００７２】
実施の形態５と実施の形態１との主な相違点は、半導体部分の構成、オーミック電極用リセスの形成方法とエッチング深さ、ゲートの作製方法であり、以下、これについて説明する。
【００７３】
（１）  基板１５１について
材料：半絶縁性ＧａＡｓ
（２）  バッファ層１５２ａについて
材料：ｉ−ＧａＡｓ
厚さ：５０〔ｎｍ〕
（３）  バッファ層１５２ｂについて
材料：ｉ−ＡｌＧａＡｓ（Ａｌ組成０．３）
厚さ：３００〔ｎｍ〕
（４）  チャネル層１５３について
材料：ｉ−ＩｎＧａＡｓ（Ｉｎ組成０．１５）
厚さ：１５〔ｎｍ〕
（５）  スペーサ層１５４について
材料：ｉ−ＡｌＧａＡｓ（Ａｌ組成０．３）
厚さ：３〔ｎｍ〕
（６）  電子供給層１５５ａについて
材料：ｎ−ＡｌＧａＡｓ（Ａｌ組成０．３）
不純物濃度：２×１０18〔cm-3〕
厚さ：２０〔ｎｍ〕
（７）  高いＡｌ組成のバリヤ層１５５ｂについて
材料：ｉ−ＡｌＧａＡｓ（Ａｌ組成０．５）
厚さ：７〔ｎｍ〕
（８）  バリヤ層１５５ｃについて
材料：ｉ−ＡｌＧａＡｓ（Ａｌ組成０．３）
厚さ：３〔ｎｍ〕
（９）  ゲート埋め込み層１５５ｄについて
材料：ｉ−ＧａＡｓ
厚さ：３０〔ｎｍ〕
（１０）  キャップ層１５６について
材料：ｎ−ＧａＡｓ
不純物濃度：２×１０18〔cm-3〕
厚さ：５０〔ｎｍ〕
【００７４】
オーミック電極用リセスの形成方法としては、エッチング・ガスをＳｉＣｌ4 とするドライ・エッチング、或いは、エッチャントをアンモニア系エッチング液とするウエット・エッチングを適用し、そのリセスはキャップ層１５６及びゲート埋め込み層１５５ｃを除去した深さである。
【００７５】
また、ゲートの作製方法としては、実施の形態１と同様、キャップ層１５６をエッチングしてから、引き続いてゲート埋め込み層１５５ｃのエッチングを行った後、ゲート金属を蒸着してからリフト・オフ法でパターニングする。
【００７６】
次に、キャリヤ供給層をプレーナ・ドーピングで作成した例を本発明に於ける実施の形態６として説明するが、半導体装置の構成としては、図２乃至図１０について説明した実施の形態１に於いて、ｎ−ＩｎＡｌＡｓ電子供給層１０５ａをプレーナ・ドーピング層に代替するのみであるから図示は省略する。
【００７７】
プレーナ・ドーピングを用いた半導体装置を作成するには、実施の形態１と同じ工程を採って基板１０１上にスペーサ層１０４までの各半導体層を積層形成してから、Ａｓ原料、例えばアルシン（ＡｓＨ3 ）と共にＳｉ原料、例えばジシラン（Ｓｉ2 Ｈ6 ）を供給してＳｉプレーナ・ドーピング層を形成する。
【００７８】
ここで、Ａｓ原料を供給する理由は、スペーサ層１０４からＡｓが再蒸発するのを抑止する為であり、また、Ｓｉプレーナ・ドーピング層に於ける不純物濃度は５×１０12〔cm-2〕である。
【００７９】
Ｓｉプレーナ・ドーピング層を形成した後は、再び実施の形態１と同じ工程、即ち、バリヤ層１０５ｂ及びキャップ層１０６の成長、ＷＳｉ膜１６２の形成、ソース電極１０７及びドレイン電極１０８の形成、ゲート電極１６５の形成などを行って完成させれば良い。
【００８０】
実施の形態６に於いては、キャリヤ供給層である電子供給層或いは正孔供給層が単原子層となる為、ゲート電極とチャネル層との距離が短くなり、短チャネル効果が起こり難い旨の利点があり、短ゲート長半導体装置に適している。
【００８１】
本発明では、前記実施の形態に限られことなく、他に多くの改変を実現することができ、例えば、各半導体層の導電型を適切に選択するなどして、電子供給層を正孔供給層に代替し、キャリヤに正孔を用いる半導体装置にすることも容易である。
【００８２】
また、各半導体層の材料、例えば、キャリヤ供給層にＩｎＡｌＡｓ、ＩｎＧａＰ、ＡｌＧａＡｓなど適宜のものを選択して使用することができ、更にまた、各半導体層の厚さなどの寸法的な条件、ドーピング濃度、不純物添加の条件、金属材料、製造プロセスなどは適切に選択することが可能であり、特に耐熱金属層の材料としては、前記実施の形態で用いたＷＳｉの他、ＷＳｉＮ、ＴｉＷ、ＴｉＷＮ、Ｍｏなどから一種以上を選択することができる。
【００８３】
【発明の効果】
本発明に依る半導体装置に於いては、半導体基板上に形成されて少なくともチャネル層及びキャリヤ供給層及びバリヤ層を含む半導体層積層構造と、前記半導体層積層構造に於けるソース領域（或いはドレイン領域）に穿設されたリセス内に形成されたソース電極（或いはドレイン電極）と、前記リセスの壁面と前記ソース電極（或いはドレイン電極）との間に介在すると共に双方に接触し且つ合金化熱処理時に合金化領域が異常拡散することを有効に防止することができる耐熱金属層とを備える。
【００８４】
前記構成を採ることに依り、ＨＥＭＴに於けるキャップ層とチャネル層との間に低濃度ドーピング層やノンドープ層を介在させてゲートに於ける順方向及び逆方向の耐圧を向上させ、そして、そのような半導体層構成であってもソース電極やドレイン電極などのオーミック・コンタクトを良好に実現させ、しかも、その構成に起因する問題、例えば、リセス壁面とオーミック電極との間の空隙に起因する空乏層の発生やオーミック電極の合金化領域がゲートに接近するなどの問題は皆無である。
【図面の簡単な説明】
【図１】本発明の原理を解説する為の半導体装置を表す要部切断側面図である。
【図２】本発明に於ける実施の形態１を説明する為の半導体装置を表す要部切断側面図である。
【図３】図２に見られる半導体装置の製造工程を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図４】図２に見られる半導体装置の製造工程を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図５】図２に見られる半導体装置の製造工程を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図６】図２に見られる半導体装置の製造工程を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図７】図２に見られる半導体装置の製造工程を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図８】本発明に於ける実施の形態２を説明する為の半導体装置を表す要部切断側面図である。
【図９】本発明に於ける実施の形態３を説明する為の半導体装置を表す要部切断側面図である。
【図１０】本発明に於ける実施の形態４を説明する為の半導体装置を表す要部切断側面図である。
【図１１】本発明に於ける実施の形態５を説明する為の半導体装置を表す要部切断側面図である。
【図１２】標準的な構造をもつＨＥＭＴを説明する為の要部切断側面図である。
【図１３】ゲートに於ける順方向及び逆方向の耐圧を高くする構造をもつＨＥＭＴを説明する為の要部切断側面図である。
【図１４】ゲートに於ける順方向及び逆方向の耐圧を高くする構造をもつＨＥＭＴを説明する為の要部切断側面図である。
【図１５】図１３或いは図１４について説明した従来例の問題を解消する為のＨＥＭＴを説明する為の要部切断側面図である。
【図１６】図１５について説明したＨＥＭＴに於ける空隙をなくしたＨＥＭＴを説明する為の要部切断側面図である。
【符号の説明】
１  基板
２  バッファ層
３  チャネル層
４  スペーサ層
５ａ  電子供給層
５ｂ  バリヤ層
６  キャップ層
７  ソース電極
８  ドレイン電極
９  ゲート電極
１０  耐熱金属層
１１  合金化領域
１２  低不純物濃度ゲート電極埋め込み層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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