(57)【特許請求の範囲】
【請求項１】
半導体ウェハ上の欠陥を検査する１以上の検査工程を含む分析方法であって、
該半導体ウェハのチップの電気的特性を検査する電気特性検査工程と、
該電気的検査工程の検査結果を用いて、夫々のチップの良否を決定する決定工程と、
該検査工程毎に、該半導体ウェハが製造ラインへの投入から該検査工程で検査が終了するまで一度も欠陥が検出されない欠陥無チップのみからなるものとして、該検査工程までの該欠陥無チップの歩留まりを該決定工程の結果を用いて計算して検査工程間の歩留まり影響度を計算する計算工程と、
該計算工程で得られた結果を出力する工程と
を備え、
該欠陥無チツプの歩留まりは、検査工程で検出された累積欠陥のないチップの歩留まりであって、
該歩留まり影響度は、
【数１】
0004080087.tif 000004
但し、ｋ＝１，２，３，……，ｎ
欠陥検査（０）までの欠陥無チップの歩留まり＝前記半導体ウェハの全チ
ップに対する歩留まり
で計算されたものであることを特徴とする分析方法。
【請求項２】
半導体ウェハ上の欠陥を検査する１以上の検査装置と、
該半導体ウェハのチップの電気的特性を検査する電気検査装置と、
該電気検査装置の検査結果を用いて夫々のチップの良否を決定し、該検査工程毎に、該半導体ウェハが製造ラインへの投入から該検査工程で検査が終了するまで一度も欠陥が検出されない欠陥無チップのみからなるものとして、該検査工程までの該欠陥無チップの歩留まりを該夫々のチップの良否の決定結果を用いて計算して検査工程間の歩留まり影響度を計算し、計算結果を出力する分析装置と
を備え、
該欠陥無チツプの歩留まりは、検査工程で検出された累積欠陥のないチップの歩留まりであって、
該歩留まり影響度は、
【数１】
0004080087.tif 000005
但し、ｋ＝１，２，３，……，ｎ
欠陥検査（０）までの欠陥無チップの歩留まり＝前記半導体ウェハの全チ
ップに対する歩留まり
で計算されたものであることを特徴とする分析システム。
【請求項３】
１以上の検査手段によって検出された半導体ウェハ上の欠陥を表わす検査結果を蓄積する第１のメモリ手段と、
電気検査装置によって得られた半導体ウェハのチップの電気的特性を表わす検査結果を蓄積する第２のメモリ手段と、
該電気検査装置の検査結果を用いて各チップの良否を決定し、該検査工程毎に、該半導体ウェハが製造ラインへの投入から該検査工程で検査が終了するまで一度も欠陥が検出されない欠陥無チップのみからなるものとして、該検査工程までの該欠陥無チップの歩留まりを該各チップの良否の決定結果を用いて計算して検査工程間の歩留まり影響度を計算し、その計算結果を出力する処理手段と
を備え、
該歩留まり影響度は、
【数１】
0004080087.tif 000006
但し、ｋ＝１，２，３，……，ｎ
欠陥検査（０）までの欠陥無チップの歩留まり＝前記半導体ウェハの
全チップに対する歩留まり
で計算されることを特徴とする分析装置。
【請求項４】
請求項３において、
前記処理手段は、検査結果を歩留まり影響度の大きい順に示すリストを作成することを特徴とする分析装置。
【請求項５】
請求項３において、
前記第１のメモリ手段と前記第２のメモリ手段とは同じメモリ手段であることを特徴とする分析装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体などの多層回路パターンを形成する電子デバイスでの歩留り低下の原因となる異物や欠陥の発生工程を特定する分析方法，分析システム及び分析装置に関する。
【０００２】
【従来の技術】
歩留りとは、前工程と呼ばれるウェーハ製造工程の最終検査である電気検査（プローブ検査）の結果で決まる良品率、即ち、ウェーハでの全チップ数に対する良品チップの割合のことである。この歩留りを向上させるためには、前工程で複数発生する不良の製造工程毎の歩留りへの影響度を定量的に求め、歩留り影響度の大きい製造工程から重点的に対策することが重要である。
【０００３】
従来、歩留りへの影響度の定量化手法として、次のような手法があった。
【０００４】
（１）歩留りと欠陥数との相関分析：
この手法は、多層回路パターンで形成される電子デバイスにおいて、ウェーハに層が形成される毎に異物検査や外観検査を行ない、検出された欠陥（異物）数と歩留りとの相関分析を図４に示すように行なうことにより、歩留り影響度を統計的に把握する手法である。
【０００５】
この手法は、ウェーハ面内に欠陥がランダムに発生して、ポアソン分布に従うことが前提となっており、図４（ａ）に示すように、異物数が増加するとともに歩留りが低下するのが理想的な相関関係を示すことになり、その傾きが異物１個の歩留りに対する影響度（歩留り影響度）を表わしていることになるが、傷のように欠陥が一個所に集中したクラスタ欠陥が発生したり、設備トラブルによってウェーハ面内で欠陥分布に偏りがある場合には、図４（ｂ）に示すように、異物数と歩留りとの相関が不明瞭になり、場合によっては、異物数の増加とともに歩留りが増加するという矛盾が生じて対応が困難となる。
【０００６】
そこで、その解決方法が「IEEE Journal of Solid-State Circuits」vol.SC-12 pp.540−546(1977)のO.Paz 他による論文“Modification of Poisson statistics: Modeling defects induced by diffusion”や「IEEE Transactions on Semiconductor Manufacturing」vol.4 No.1(1991)のD.J.Friedman 他による論文“Clustered Defects in IC Fabrication: Impact on Process Control Charts” などに記載のように、数多く検討されているが、充分な手法はない。また、検査装置の虚報が発生した場合、全く意味をもたない結果が得られていた。
【０００７】
また、近年では、「Semiconductor International」November 1996 pp.139−148 Allan Y.Wongによる論文“Statistical Micro Yield Modeling”に示されているように、歩留り成分をシステマティック成分とランダム成分とに分解し、これら成分毎に相関分析を行なうことも検討されているが、クラスタ欠陥の課題は充分に解決できていない。また、検査装置の虚報には、対応できない。
【０００８】
（２）致命率算出手法：
これは、「セミコン関西'97ULSI技術セミナ予稿集」pp.4/42−4/47(1997)のS.Hall 他による論文“Yield Monitoring and Analysis in Semiconductor Manufacturing”に記述されている手法であって、図５に示すように、各層が形成される毎に異物検査や外観検査を行ない、その欠陥が存在するチップの最終検査（プローブ検査）の良品，不良品の判定結果から、異物が検出されなかったチップ（異物無チップ）と異物が検出されたチップ（異物有チップ）毎に、良品チップの個数ａ，ｃと不良品チップの個数ｂ，ｄとを求め、さらに、これらから異物無チップ歩留りと異物有チップ歩留りとを求めて各層での致命率を算出するものである。算出された致命率から、欠陥によって損失したチップ数を把握することができる。
【０００９】
この手法は、クラスタ欠陥や加工寸法，膜厚などのプロセスマージン不良の影響はほとんど受けずに、歩留り影響度を算出することができる。しかし、検査装置の虚報には、対応できない。
【００１０】
（３）クリティカルエリア法：
この手法は、回路パターンのCADデータと異物検査や外観検査で検出した欠陥のサイズや位置を照らし合わせて、チップ内の場所毎に致命性を決定する手法である。致命性の決定方法としては、「IBM Journal of Research and Development」vol.28 no.4 JULY 1984 pp.461−475のC.H.Stapperによる論文“Modeling of defects in integrated circuit photolithographic patterns”や「IEEE Journal of Solid-State Circuits」vol.SC−20 no.4 AUGUST 1985 pp.874−877のA.V.Ferris-Prabhuによる論文“Modeling the Critical Area in Yield Forecasts”などに記載のように、いろいろな方法が提案されている。また、クリティカルエリア法を用いた歩留り管理システム（例えば、米国特許第５,５９８,３４１号明細書）も提案されている。
【００１１】
このクリティカルエリア法は、上記の歩留りと欠陥数との相関分析や致命率算出手法に比べて、回路パターンを考慮するため、精度良く算出することが可能であり、また、この利点から、最終的な歩留りの予測に活用されることが多い。しかし、上記の歩留りと欠陥数との相関分析や致命率算出手法と同様、検査装置の虚報へは対応できない。
【００１２】
検査装置の虚報とは、実際には異物や欠陥ではない検査装置の誤検出である。例えば、ウェーハ上の膜の状態が、本来、欠陥とはならないものであるが、その状態が通常と微妙に異なる場合には、検査装置の感度を限界まであげると、欠陥として検出される場合があり、また、検査装置の照明が劣化したりすると、同様のことが発生する。これが検査装置の虚報であって、従来では、上記の手法を含めたどの手法でも、このように欠陥ではないものを欠陥と判定することがあり、この判定結果を解析に用いているため、解析結果の精度を悪化させていた。
【００１３】
【発明が解決しようとする課題】
従来の歩留り影響度の定量化手法は、クラスタ欠陥やウェーハ面内での欠陥分布の偏り，検査装置の虚報，プロセスマージン不良などの異物以外の外乱の影響などによって計算結果が左右され、歩留り影響度の高精度な定量化が難題であった。
【００１４】
また、上記従来の手法では、各層の検出欠陥を比較し、新たに発生した異物や欠陥を正味異物あるいは正味欠陥と称して、図６に示すように、それまでの層で検出された異物や欠陥のデータを除去し、正味異物や正味欠陥だけを抽出しておくことが必須であった。即ち、図６に示すように、最初の検査（１）で検出された異物は、その直前に形成された層で発生した異物として検査（１）の正味異物とするが、次の検査（２）では、そこで検出された異物から検査（１）で検出された異物を除いて、残りの異物を検査（２）の正味異物とし、さらに次の検査（３）では、そこで検出された異物から検査（１），（２）で検出された異物を除いて、残りの異物を検査（３）の正味異物とし、以下同様に処理して順次の検査の正味異物を求めるものである。
【００１５】
しかし、正味異物や正味欠陥の抽出は、検査装置のＸＹステージの再現性やウェーハのアライメント誤差により、必ずしも工程間の欠陥の照合が正しく行なわれるとは限らなかったし、また、クラスタ欠陥は、工程間で見え方に違いがあり、特に、クラスタ欠陥は各層毎に面積の変動が大きく、正味異物や正味欠陥の抽出が難題であった。
【００１６】
本発明の目的は、かかる問題を解消し、歩留り影響度を従来の手法よりも高精度に定量化することができ、特に、クラスタ欠陥やウェーハ面内での欠陥分布の偏り，検査装置の虚報，プロセスマージン不良の影響を受けず、正味異物や正味欠陥の抽出を必要としないで歩留り影響度を高精度に定量化することができるようにした分析方法，分析システム及び分析装置を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、本発明は、回路パターンなどの層が多層形成されて複数のチップからなる電子デバイスにおいて、欠陥検査で検出される異物や欠陥が存在しないチップの歩留りの変化量に着目するものである。発生した異物や欠陥自身をデータ解析するのではないため、異物数や異物のサイズ，クラスタ欠陥，欠陥分布の偏り，検査装置の虚報，プロセスマージン不良などの影響を一切受けずに、また、正味異物や正味欠陥を抽出することもなく、真に歩留りの低下量だけを算出することが可能となる。
【００１８】
具体的には、上記層が形成される毎に、異物や外観などの少なくともいずれかの欠陥検査をチップ毎に行なう第１のステップと、該第１のステップでの該欠陥検査毎に、該欠陥検査及び過去の全ての欠陥検査で欠陥が１つも検出されないチップを欠陥無チップとして抽出する第２のステップと、層形成された該電子デバイスを該チップ毎に電気検査し、良品チップと不良品チップとに区分する第３のステップと、該第２ステップによる該欠陥検査毎の抽出結果と該第３のステップで得られた区分結果とを突き合わせ、該欠陥検査毎に、該欠陥検査までの欠陥無チップのみからなるものとしたときの歩留りを算出する第４のステップとを有し、算出された各欠陥検査毎の歩留りから定量的に該電子デバイスの歩留りに低下原因となる層を絞り込むようにするものである。これにより、対策すべき製造工程に対策の優先順位をつけることも可能となる。
【００１９】
この結果、正味異物や正味欠陥を抽出する必要とせず、クラスタ欠陥やウェーハ面内での欠陥分布の偏り，検査装置の虚報，プロセスマージン不良の影響を受けることがない。特に、検査装置の虚報の影響を受けないことは、過去に例がない。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態を図面により説明する。
図１は本発明による分析方法の一実施形態を示す図であって、ここでは、半導体ウェーハの異物発生工程の絞込みに適用した場合を示すものである。
【００２１】
また、図２はかかる実施形態を実行する本発明による分析システム及び分析装置の一実施形態を示すブロック図であって、３１は異物検査装置、３２は外観検査装置、３３は電気検査（プローブ）検査装置（テスタ）、４１は異物／外観検査データベース、４２は電気検査データベース、５１は異物／外観データ収集ステーション、５２は電気検査データ収集ステーション、６１はデータ解析部、６２は解析ステーションである。
【００２２】
図１及び図２において、ここでは、異物検査装置３１と外観検査装置３２の少なくともいずれか一方が１台以上設けられており、これらにより、半導体ウェーハに層が形成される毎に、異物や外観の欠陥の検査（以下、これら検査をまとめて異物検査という）が行なわれるが、以下では、異物検査装置３１が使用されて異物検査が行なわれるものとする。これが図１でのステップ１１であって、図１に示す異物検査結果２１は夫々の異物検査での検査結果を示すものであり、最初の異物検査を異物検査（１）といい、以下、順番に異物検査（２），……，（ｎ−１），（ｎ）とし、ｎ回の検査が行なわれるものとする。また、丸枠は半導体ウェーハを示し、四角い枠はチップを、黒丸は検出された異物を夫々表わしている。夫々の検査結果は、各検査毎に区別して、図２での異物／外観データ収集ステーション５１の異物／外観検査データベース４１に順に格納される。
【００２３】
なお、この異物検査装置３１としては、半導体ウエーハの層上に光を照射して散乱光を検出し、その散乱光の強度から異物と判定してその位置などを検出するものである。
【００２４】
この半導体ウェーハの製造工程が終了して最終の異物検査（ｎ）が行なわれると、次に、図２の電気検査装置３３により、この半導体ウェーハの電気検査が行なわれ、この半導体ウェーハでの各チップ毎に良品，不良品の判定が行なわれる。これが図１でのステップ１７であり、その良／不良判定結果２７として、良品チップ（白枠）と不良品チップ（黒枠）とに各チップが区分される。この判定結果２７は電気検査データ収集ステーション５２の電気検査データペース４２に格納される。
【００２５】
このようにして、ステップ１１による同じ半導体ウェーハの各層での異物検査結果２１が異物外観検査データベース４１に、この半導体ウェーハの電気検査による良／不良判定結果２７が電気検査データベース４２に夫々得られると、次に、異物外観検査データベース４１と電気検査データベース４２とのデータが解析ステーション６２に読み出され、データ解析部６１でステップ１２の処理が行なわれ、ステップ１３の演算が行なわれる。
【００２６】
ステップ１２は、各層の異物検査結果毎に、その異物検査までに異物が一度も検出されなかったチップ（即ち、異物無チップ）を検出するものである。つまり、ｋ＝１，２，３，……，ｎとすると、ｋ番目の異物検査（ｋ）に対しては、異物検査（１）から異物検査（ｋ）までの異物検査結果２１で異物が一度もみられなかったチップを抽出するものである。その異物無チップ抽出結果２２としては、図示するように、例えば、異物検査（１）までの異物無チップ，異物検査（ｎ−１）までの異物無チップ，異物検査（ｎ）までの異物無チップを夫々ハッチングして示しており、「異物検査（１）までの異物無チップ」は最初の異物検査で検出される異物無チップ、「異物検査（ｎ）までの異物無チップ」は最初から最後までの異物検査で一度も異物が検出されなかったチップである。この異物無チップの個数は、当然のことながら、異物検査が進むにつれて不変であるか、減少する。
【００２７】
次に、ステップ１３では、ステップ１２で得られた異物無チップの抽出結果２２とステップ１７で得られたプローブ（電気）検査による判定結果２７とから、上記ウェーハには、異物が少なくとも１回以上検出されたチップ（異物有チップ）がなく、異物無チップのみからなるものとして、この場合のウェーハの歩留りを算出するものである。
【００２８】
即ち、いま、ステップ１２の抽出結果２２内の「異物検査（１）まで」の抽出結果２２１についてみると、良／不良判定結果２７での全チップのうちの抽出結果２２１で異物が検出された３個のチップ（異物有チップ）を除き、残りの異物無チップが良品チップであるか、不良品チップであるかを良／不良判定結果２７から判定し直し、その判定結果から歩留りを算出するものである。この歩留りを「異物検査（１）までの異物無チップの歩留り」という。以下、同様にして、全ての異物無チップ抽出結果について歩留りを算出する。異物検査（ｋ）までの異物無チップ抽出結果に対する歩留りを「異物検査（ｋ）までの異物無チップの歩留り」という。
【００２９】
このようにして、各県様での異物無チップの歩留りが得られると、次に、ステップ１４に進み、層形成の各製造工程での歩留り影響度が算出される。異物検査（ｋ−１）と異物検査（ｋ）との間の製造工程の歩留り影響度（ｋ）は、次式、
【００３０】
【数１】
0004080087.tif 000002
【００３１】
で求められる。但し、ｋ＝１，２，３，……，ｎであって、「異物検査（０）までの異物無チップの歩留り」とは、半導体ウェーハの全チップに対する歩留りであって、良／不良判定結果２７から得られる歩留りである。
【００３２】
ここで、層形成の製造工程が進むにつれて、異物が発生するチップの累積個数か変化しないか、増加し、従って、異物無チップの個数は変化しないか、減少するから、異物検査（ｋ）までの異物無チップの歩留りは、ｋ＝１，２，３，……と異物検査が進むにつれて上昇していく。従って、
【００３３】
【数２】
0004080087.tif 000003
【００３４】
であって、異物の発生個数が多いほど、この比は０に近づくことになる。従って、上記数１により、異物の発生個数が多いほど、歩留り影響度（ｋ）は値が大きくなり、このことから、異物検査毎の、従って、膜形成の製造工程の歩留りに対する影響の度合いが定量的にわかることになる。
【００３５】
このようにして、異物検査（ｋ）が行なわれる毎の歩留り影響度（ｋ）を算出することにより、異物検査毎の歩留りに対する影響度を定量的に知ることができるが、これを使用する場合には、ステップ１５で歩留り影響度の大きい順に異物検査を整列したテーブルを作成し、異物対策優先順位リスト２５として図２に示す表示画面７１に表示したり、あるいはプリンタから出力したりし、どの製造工程から異物対策を優先して対策すべきかを知ることができるようにしてもよいし、あるいはまた、ステップ１６で歩留り影響度の各異物検査に対するグラフ２６を作成し、同様の方法で出力することもできる。この例では、異物検査（２），（６），（８），……で歩留り影響度が大きいものとしており、それらの直前の膜形成の製造工程順に優先して異物対策をすべきことを示している。
【００３６】
ところで、上記の異物検査（ｋ）までの異物無チップの歩留りは（但し、ｋ＝１，２，３，……，ｎ）、この異物検査（ｋ）までに一度も異物が検出されないチップのみからなる場合の歩留りである。この実施形態では、上記のように、歩留り影響度（ｋ）を求めて各製造工程の歩留りに対する影響の度合いを知るようにする代わりに、ステップ１８のように、ステップ１３で求めた異物検査（ｋ）での異物無チップの歩留りを夫々の異物検査（ｋ）での達成歩留りとし、そのグラフ２８を作成して出力するようにしてもよい。
【００３７】
ここで、異物検査（ｋ）での達成歩留りとは、半導体ウェーハが最初から異物検査（ｋ）までの異物無チップのみからなっている場合の歩留りであって、例えば、異物無チップ抽出結果２２での異物検査（ｎ−１）までの抽出結果２２２についてみると、ここでは、半導体ウェーハには、この異物検査（ｎ−１）までに８個の異物有チップが存在していたことになるが、この半導体ウェーハにこの８個の異物有チップを除いたハッチングして示す異物無チップのみしかなかったものと仮想すると、かかる仮想的な半導体ウェーハでは、異物検査（１）〜（ｎ−１）で１つも異物が検出されなかったことになる。かかる仮想的な半導体ウェーハに対し、これら異物無チップと同じチップしかないものとする良／不良判定結果２７を照合して求めた歩留りが、上記ステップ１３で求めた異物検査（ｎ−１）までの異物無チップの歩留りであるが、これを、また、異物検査（ｎ−１）までの達成歩留りとするものである。
【００３８】
上記抽出結果２２２で示される異物有チップを除いた異物無チップのみからなる仮想的な半導体ウェーハに対しては、異物検査（１）〜（ｎ−１）で１つも異物が検出されないことになるから、その歩留りは異物検査（１）〜（ｎ−１）で等しい。つまり、異物検査（ｎ−１）の達成歩留りは、仮想的に異物検査（１）〜（ｎ−１）の間一定に保持されてきたものである。
【００３９】
そして、抽出結果２２２を例とした場合、８個の異物有チップを除いた仮想的な半導体ウェーハについて層形成をして異物検査（ｎ）を行なった場合、異物が生じなければ、異物による不良品チップが生ずることがなく、また、この層形成で寸法や膜厚の不良などのプロセスマージン不良で不良チップが発生しなければ、この仮想的な半導体ウェーハの歩留りは達成歩留りから低下することがないが、異物やプロセスマージン不良が発生して不良品チップが発生した場合には、このときの仮想的な半導体ウェーハの歩留りは達成歩留りよりも低下することになる。このように、一般に、異物検査（ｋ）の達成歩留りとは、異物検査（ｋ）までに一度も異物が検出されなかった異物無チップのみからなる仮想的な半導体ウェーハがとり得る最大の歩留りのことである。
【００４０】
かかる達成歩留りは、上記のように、そのときの異物検査（ｋ）で検出される異物が急増した場合、値が急増する。従って、図示する達成歩留りのグラフ２８において、その折線グラフの勾配が急なほど発生する異物が多いことになり、最終製品となる半導体ウェーハの歩留りに大きく影響していることになる。
【００４１】
このようにして、ｋ＝１，２，３，……，ｎとして、異物検査（ｋ）までの異物無チップの歩留りをグラフ化することにより、各層形成の製造工程の歩留りへの影響の度合いを定量的に表わすことができる。
【００４２】
なお、達成歩留りのグラフ２８において、異物検査（０）の達成歩留りは、半導体ウェーハの全チップに対する歩留りであり、良／不良判定結果２７から求めたものである。また、異物検査（ｎ）の達成歩留りは、良／不良判定結果２７での異物が原因となる不良品チップが除かれ、不良品チップがプロセスマージン不良によるもののみの場合の歩留りである。
【００４３】
以上のように、この実施形態では、上記従来技術のような正味異物を検出して用いるものではないから、検査装置から虚報があっても、その虚報があったチップを解析対象外とする。そのため、検査装置の虚報があったとしても、精度良く歩留り影響度を算出することができ、検査装置の虚報を恐れず、感度を上げることが有効である。
【００４４】
また、上記実施形態を実行する分析システムや分析装置としては、生産量の多い製造ラインでは、図２で示したように構成することになるが、生産量がさほど多くない製造ラインでは、図３に示すように、データ収集と解析を同一ステーション６０で実現し、また、検査データベース４０も、異物検査，外観検査及び電気検査の各検査データを同一データベースで実現することが可能である。
【００４５】
以上、本発明の一実施形態について説明したが、本発明はこの実施形態のみに限定されるものではない。
【００４６】
即ち、上記実施形態では、半導体ウェーハへの層形成毎に異物検査を行なうものとしたが、異物が発生しにくい層の形成の場合には、異物検査を省いてもよく、これにより、工期のスピードアップを図ることができる。また、異物検査の代わりに、形成された回路パターンの異常部分を欠陥とし、その位置とサイズを検出する外観検査を行なうようにしてもよいし、異物検査と外観検査を併用するようにしてよい。
【００４７】
この実施形態では、検出感度の良い検査を行なうほど有効に作用する。検査装置の感度がよい場合、電気検査直前の最終異物検査までに異物が１つも検出されていないチップの歩留りは、寸法や膜厚などのプロセスマージン不良に起因する歩留りと一致する。
【００４８】
【発明の効果】
以上説明したように、本発明によると、半導体などの電子デバイスの製造工程の歩留りへの影響度を定量化することができて、重点的に対策する必要がある製造工程を容易かつ効果的に把握することに有効であるし、その歩留り影響度を精度良く定量化してその対策の優先順位づけが可能となり、不良解析や歩留りの向上に効果的に寄与することになる。
【００４９】
また、本発明によると、電子デバイスでの寸法や膜厚のばらつきによるプロセスマージン起因の歩留りを、異物や欠陥から、算出することもできる。
【図面の簡単な説明】
【図１】  本発明による分析方法の一実施形態を示す図である。
【図２】  図１に示した実施形態を実行する本発明による分析システム及び分析装置の一実施形態を示すブロック図である。
【図３】  図１に示した実施形態を実行する本発明による分析システム及び分析装置の他の実施形態を示すブロック図である。
【図４】異物数と歩留りの相関分析の一例を示す図である。
【図５】致命率算出方法の一例を示す図である。
【図６】正味異物の検出方法の一例を示す図である。
【符号の説明】
１１  各層で異物検査
１２  各層までの異物無のチップ抽出
１３  各層までの異物無チップの歩留り算出
１４  歩留り影響度算出
１５  歩留り影響度整列テーブル出力
１６  歩留り影響度グラフ出力
１７  プローブ検査
１８  到達歩留りグラフ出力
２１  各層での検出異物の例
２４  歩留り影響算出式
２５  異物対策優先順位の指針テーブル
２６  歩留り影響度グラフ
２８  到達歩留りグラフ
３１  異物検査装置
３２  外観検査装置
３３  電気検査装置（テスタ）
４０  検査データベース
４１  異物外観検査データベース
４２  電気検査データベース
５１  異物外観データ収集ステーション
５２  電気検査データ収集ステーション
６０  データ収集兼解析ステーション
６１  データ解析部
６２  解析ステーション
【図１】
0004080087.tif 000007
【図２】
0004080087.tif 000008
【図３】
0004080087.tif 000009
【図４】
0004080087.tif 000010
【図５】
0004080087.tif 000011
【図６】
0004080087.tif 000012