(57)【特許請求の範囲】
【請求項１】
所定の機能を提供するための素子を含む機能ブロックの設計データを記録した記録媒体であって、
前記設計データは、基礎情報ファイル及び配線定義ファイルに記録され、
前記基礎情報ファイルは、基本データ領域と複数の外部接続形態にそれぞれ対応した接続データ領域を含み、
前記基本データ領域は、前記素子の配置情報及び素子間の接続情報を含み、
前記接続データ領域は、機能ブロックに入出力される信号に対応して設けられ, 外部配線が接続される端子の情報と、各外部接続形態を区別するための前記端子の情報に付加された識別情報を含み、
前記配線定義ファイルは、前記識別情報と外部接続形態とを対応づけた定義情報を含む設計データを記録した記録媒体。
【請求項２】
前記複数の外部接続形態は、
前記機能ブロックの境界まで延びるように形成された配線端子に対して、その境界上を接続端子として前記外部配線を接続する第１外部接続形態と、
前記境界内の配線の外形に囲まれた領域の領域端子に対して、その領域端子に対して前記外部配線を接続する第２外部接続形態と、
前記境界内に形成されるコンタクトホールの位置を接続点とするコンタクト端子に対して前記外部配線を接続する第３外部接続形態であり、
前記接続データ領域は、前記各外部接続形態にそれぞれ対応する接続データ領域を含む請求項１に記載の設計データを記録した記録媒体。
【請求項３】
前記各接続データ領域に含まれる複数の端子の設計データには同一の識別情報を付加すると共に、その識別情報を他の接続データ領域に含まれる端子の設計データに付加する識別情報と相違するように設定した請求項１又は２に記載の設計データを記録した記録媒体。
【請求項４】
前記複数の接続データに含まれる全ての端子の設計データには互いに異なる識別情報を付加するようにした請求項１又は２に記載の設計データを記録した記録媒体。
【請求項５】
中央処理装置と、請求項１乃至４のうちの何れか１項に記載の半導体設計データが記憶される記憶装置とを含む半導体設計装置が、前記半導体設計データを用いて半導体装置の設計データを作成するために前記半導体設計データから所定の外部接続形態に対応する機能ブロックのデータを取り出すデータ取り出し方法であって、
前記中央処理装置が、前記端子を扱う外部接続形態の種類を選択する第１のステップと、
前記中央処理装置が、前記記憶装置内の前記配線定義ファイルに格納されている定義情報を読み出す第２のステップと、
前記中央処理装置が、前記読み出した定義情報に含まれる識別情報と、前記記憶装置内の前記基本データ領域に格納されている設計データに付加された識別情報とが一致するか否かを判断する第３のステップと、
前記中央処理装置が、前記読み出した定義情報に含まれる識別情報と、前記選択した外部接続形態の種類に対応する端子の識別情報とが一致するか否かを判断する第４のステップと、
前記中央処理装置が、前記第３，第４のステップにおいて識別情報が一致すると判断した場合に、前記記憶装置の前記基礎情報ファイルに格納されている設計データのうち、前記読み出した定義情報に含まれる識別情報と一致する識別情報が付加された設計データを前記基礎情報ファイルから取り出す第５のステップと
を含むデータ取り出し方法。
【請求項６】
前記中央処理装置が、前記第３のステップにおいて前記識別情報が一致すると判断した場合に、その一致した識別情報を含む前記定義情報を抽出定義ファイルに格納し、
前記第５のステップは、
前記中央処理装置が、前記抽出定義ファイルに格納した定義情報を読み出すステップと、
前記中央処理装置が、前記基礎情報ファイルに格納されている設計データのうち、前記抽出定義ファイルから読み出した定義情報に含まれる識別情報と一致する識別情報が付加された設計データを、前記記憶装置の前記基礎情報ファイルから取り出すステップとを含む請求項５に記載のデータ取り出し方法。
【請求項７】
前記中央処理装置が、前記第３，第４のステップにおいて識別情報が一致しないと判断した場合に、前記基礎情報ファイルに格納されている設計データのうち、前記読み出した定義情報に含まれる識別情報と一致しない識別情報が付加された設計データを前記基礎情報ファイルから削除する第６のステップを含む請求項５又は６に記載のデータ取り出し方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は機能ブロックの設計データが記録された記録媒体、及び設計データから所望の外部接続形態に対応する端子の設計データを取り出すデータ取り出し方法に関するものである。
【０００２】
近年、半導体集積回路装置（ＬＳＩ）は、大規模化・高集積化が進められるとともに、その開発期間の短縮が要求されている。その半導体集積回路装置のレイアウト設計を効率化（時間短縮）するために、既存の機能ブロックであるハード・コアの有効利用が望まれている。
【０００３】
【従来の技術】
従来、半導体集積回路装置（ＬＳＩ）の設計は、「ハード・コア」と呼ばれる既存の設計データを用いて行われる。ハード・コアは、ＡＮＤ回路等の一般的な論理回路の他に、ＣＰＵやＲＯＭ等の機能を有するブロック回路を含む。これらの設計データは、形状を示すレイアウトデータや接続情報等のデータを含む。
【０００４】
ライブラリファイルは、設計の場となるＣＡＤ装置の仕様に対応して予め設計されたハード・コアの設計データを格納する。設計者は、作成するＬＳＩの仕様に基づいて、その仕様を満足する複数種類のハード・コアの設計データをライブラリファイルから読み出す。そして、設計者は、ハード・コア間を接続する外部接続配線のパターン設計を行う。このことは、ＬＳＩの設計期間を短くする。
【０００５】
また、近年では、設計者は、他社にて作成されたハード・コアの設計データ（以下、他社設計データという）を販売業者（プロバイダ）から必要に応じて導入する。設計者は、他社設計データを用いることにより、ＬＳＩの仕様の多様化と設計期間の短縮を図ることができる。
【０００６】
【発明が解決しようとする課題】
ところで、設計データの接続形態は、他社設計データの接続形態と必ずしも一致しない。接続形態は、外部接続配線を接続するために設計データに定義された接続点の形態（外部端子の種類等の情報）である。即ち、自社が所有する半導体設計装置（ＣＡＤ装置）の外部接続形態と、入手したハード・コアの外部接続形態が異なる。これは、ＣＡＤ装置の仕様が複数存在することに起因する。
【０００７】
例えば、１つの接続形態を有する設計データは、ハード・コアの外形まで設計されたパターンを有し、外形と座標値が一致するパターンの端点を接続点としている。設計者は、接続点に対する外部接続配線、即ち、ハード・コア外部のパターン設計のみを行う。
【０００８】
また、別の接続形態を有する設計データは、内部のコンタクトホールを接続点としている。設計者は、接続点に対する外部接続配線、即ち、ハード・コア外部のパターン設計とともにハード・コア内部のコンタクトホールに接続する配線のパターン設計を行う必要がある。
【０００９】
そして、外部配線のパターン設計は、ＣＡＤ装置を用いて行われる。そのため、ＣＡＤ装置は、接続形態の異なる設計データに対して、外部接続配線を接続することが難しい。従って、設計者は、他社設計データの接続形態の異なることにより、必要とする機能を有する他社設計データを使用することができなくなる。このことは、ＬＳＩの設計期間の長期化を招く。
【００１０】
接続形態の異なる他社設計データに対して、設計者が人手で外部接続配線のパターン設計を行う方法が考えられる。しかしながら、この方法では、設計期間が長くなるとともに、人手によるためミスが多発するおそれがある。
【００１１】
本発明は上記問題点を解決するためになされたものであって、その目的は設計装置における外部接続形態に容易に対応することができる機能ブロックの設計データを記録した記録媒体を提供することにある。
【００１２】
また、設計装置における外部接続形態に対応した機能ブロックの設計データを容易に得ることができるデータ取り出し方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、所定の機能を提供するための素子を含む機能ブロックの設計データを記録した記録媒体であって、前記設計データは、基礎情報ファイル及び配線定義ファイルに記録され、前記基礎情報ファイルは、基本データ領域と複数の外部接続形態にそれぞれ対応した接続データ領域を含み、前記基本データ領域は、前記素子の配置情報及び素子間の接続情報を含み、前記接続データ領域は、機能ブロックに入出力される信号に対応して設けられ, 外部配線が接続される端子の情報と、各外部接続形態を区別するための前記端子の情報に付加された識別情報を含み、前記配線定義ファイルは、前記識別情報と外部接続形態とを対応づけた定義情報を含む設計データを記録した。
【００１４】
請求項２に記載の発明は、請求項１に記載の設計データを記録した記録媒体において、前記複数の外部接続形態は、前記機能ブロックの境界まで延びるように形成された配線端子に対して、その境界上を接続端子として前記外部配線を接続する第１外部接続形態と、前記境界内の配線の外形に囲まれた領域の領域端子に対して、その領域端子に対して前記外部配線を接続する第２外部接続形態と、前記境界内に形成されるコンタクトホールの位置を接続点とするコンタクト端子に対して前記外部配線を接続する第３外部接続形態であり、前記接続データ領域は、前記各外部接続形態にそれぞれ対応する接続データ領域を含むこととした。
【００１５】
請求項３に記載の発明は、請求項１又は２に記載の設計データを記録した記録媒体において、前記各接続データ領域に含まれる複数の端子の設計データには同一の識別情報を付加すると共に、その識別情報を他の接続データ領域に含まれる端子の設計データに付加する識別情報と相違するように設定した。
【００１６】
請求項４に記載の発明は、請求項１又は２に記載の設計データを記録した記録媒体において、前記複数の接続データに含まれる全ての端子の設計データには互いに異なる識別情報を付加するようにした。
【００１７】
請求項５に記載の発明は、中央処理装置と、請求項１乃至４のうちの何れか１項に記載の半導体設計データが記憶される記憶装置とを含む半導体設計装置が、前記半導体設計データを用いて半導体装置の設計データを作成するために前記半導体設計データから所定の外部接続形態に対応する機能ブロックのデータを取り出すデータ取り出し方法であって、前記中央処理装置が、前記端子を扱う外部接続形態の種類を選択する第１のステップと、前記中央処理装置が、前記記憶装置内の前記配線定義ファイルに格納されている定義情報を読み出す第２のステップと、前記中央処理装置が、前記読み出した定義情報に含まれる識別情報と、前記記憶装置内の前記基本データ領域に格納されている設計データに付加された識別情報とが一致するか否かを判断する第３のステップと、前記中央処理装置が、前記読み出した定義情報に含まれる識別情報と、前記選択した外部接続形態の種類に対応する端子の識別情報とが一致するか否かを判断する第４のステップと、前記中央処理装置が、前記第３，第４のステップにおいて識別情報が一致すると判断した場合に、前記記憶装置の前記基礎情報ファイルに格納されている設計データのうち、前記読み出した定義情報に含まれる識別情報と一致する識別情報が付加された設計データを前記基礎情報ファイルから取り出す第５のステップとを含むようにした。
【００１８】
請求項６に記載の発明は、請求項５に記載のデータ取り出し方法において、前記中央処理装置が、前記第３のステップにおいて前記識別情報が一致すると判断した場合に、その一致した識別情報を含む前記定義情報を抽出定義ファイルに格納し、前記第５のステップは、前記中央処理装置が、前記抽出定義ファイルに格納した定義情報を読み出すステップと、前記中央処理装置が、前記基礎情報ファイルに格納されている設計データのうち、前記抽出定義ファイルから読み出した定義情報に含まれる識別情報と一致する識別情報が付加された設計データを、前記記憶装置の前記基礎情報ファイルから取り出すステップを含むようにした。
【００１９】
請求項７に記載の発明は、請求項５又は６に記載のデータのデータ取り出し方法において、前記中央処理装置が、前記第３，第４のステップにおいて識別情報が一致しないと判断した場合に、前記基礎情報ファイルに格納されている設計データのうち、前記読み出した定義情報に含まれる識別情報と一致しない識別情報が付加された設計データを前記基礎情報ファイルから削除する第６のステップを含むようにした。
【００２０】
（作用）
従って、請求項１に記載の発明によれば、所定の機能を提供するための素子を含む機能ブロックの設計データは、基礎情報ファイル及び配線定義ファイルに記録されている。基礎情報ファイルには、基本データ領域と複数の外部接続形態にそれぞれ対応した接続データ領域が含まれる。基本データ領域には、素子の配置情報及び素子間の接続情報が含まれ、接続データ領域には、機能ブロックに入出力される信号に対応して設けられ, 外部配線が接続される端子の情報と、各外部接続形態を区別するための端子の情報に付加された識別情報が含まれる。そして、配線定義ファイルには、識別情報と外部接続形態とを対応づけた定義情報が含まれる。その配線定義情報に格納された外部接続形態を特定することで、その特定した外部接続形態に対応づけられた識別情報に基づいて、基本データ領域に含まれる情報と特定した外部接続形態に対応する端子の情報が特定されて取り出される。
【００２１】
請求項２に記載の発明によれば、複数の外部接続形態は、機能ブロックの境界まで延びるように形成された配線端子に対して、その境界上を接続端子として外部配線を接続する第１外部接続形態と、境界内の配線の外形に囲まれた領域の領域端子に対して、その領域端子に対して外部配線を接続する第２外部接続形態と、境界内に形成されるコンタクトホールの位置を接続点とするコンタクト端子に対して外部配線を接続する第３外部接続形態であり、接続データ領域は、各外部接続形態にそれぞれ対応する接続データ領域が含まれる。
【００２２】
請求項３に記載の発明によれば、各接続データ領域に含まれる複数の端子の設計データには同一の識別情報が付加されると共に、その識別情報を他の接続データ領域に含まれる端子の設計データに付加される識別情報と相違するように設定される。これにより、選択した外部接続形態に対応する設計データが容易に取り出される。
【００２３】
請求項４に記載の発明によれば、複数の接続データに含まれる全ての端子の設計データには互いに異なる識別情報が付加されるため、信号のための端子に対して任意の接続形態の設計データを容易に取り出される。
【００２４】
請求項５に記載の発明によれば、第１のステップにおいて選択された外部接続形態の種類に応じた設計データが容易に取り出される。
請求項６に記載の発明によれば、第１のステップにおいて選択された外部接続形態の種類に応じた定義データが第３のステップにおいて抽出定義ファイルに格納され、その抽出定義ファイルの情報に基づいて第５のステップにおいて外部接続形態に応じた設計データが容易に取り出される。
【００２５】
請求項７に記載の発明によれば、第１のステップにおいて選択された外部接続形態の種類に応じた設計データ以外の設計データが削除され、基礎情報ファイルのデータ量が少なくなる。
【００２６】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図１〜図１３に従って説明する。
図２は、半導体設計装置であるＣＡＤ装置のシステム構成を示す模式図である。ＣＡＤ装置１１は、中央処理装置（以下、ＣＰＵという）１２、メモリ装置１３、磁気テープ（ＭＴ）装置１４、端末装置１５、ディスク装置１６を備えている。
【００２７】
ディスク装置１６には、図１に示すデータファイル２１が記憶されている。データファイル２１には、ハード・コアの設計データが格納されている。この設計データを格納したデータファイル２１は、コンピュータ読み取り可能な記録媒体として例えば磁気テープ（ＭＴ）１７に記録され、ユーザに提供される。磁気テープ１７はＭＴ装置１４にセットされる。ＣＰＵ１２は、磁気テープ１７から図１のデータファイル２１を読み出し、ディスク装置１６に記憶させる。尚、記録媒体として他にＭＯディスク，ＦＤ，ＣＤ−ＲＯＭ，ＤＶＤ−ＲＯＭ等が用いられても良い。また、記録媒体には、前記設計データを記録して提供される媒体のみならず、ネットワーク等を介して導入した前記設計データを記録した媒体が含まれる。
【００２８】
ここで、データファイル２１について詳述する。
データファイル２１は、レイアウトデータ部２１ａと配線定義部２１ｂを含む。レイアウトデータ部２１ａは基礎ＩＰ情報ファイル２２を含み、配線定義部２１ｂは配線定義ファイル２３を含む。
【００２９】
基礎ＩＰ情報ファイル２２は、基本パターンデータ領域（以下、単に基本データ領域という）と複数（本実施形態では３つ）の接続形態データ領域（以下、単に接続データ領域という）を含む。基本データ領域、第１〜第３接続データ領域は、ハード・コアの設計データを含む。第１〜第３接続データ領域には、ハード・コアに対する外部接続形態にそれぞれ対応した設計データが格納される。そして、基本データ領域には、各外部接続形態に対して共通な設計データが格納される。
【００３０】
ハード・コアは、提供する機能を実現するために複数の素子を含む。各素子は、機能に応じて配線，コンタクトにより接続される。この機能を提供するための素子は、各外部接続形態において共通である。従って、基本データ領域には、この共通な部分である素子の設計データと、素子間を接続する配線，コンタクトの設計データが格納されている。
【００３１】
基本データ領域に格納された設計データは、素子配置情報、素子間接続情報が格納されている。素子配置情報はハード・コアに含まれる素子の設計データであり、ハード・コアに含まれる各素子の種類や配置された位置（座標値）等の情報を含む。素子間配線情報は、素子間を接続する配線の種類を示す情報や配線を形成する層情報等を含む。
【００３２】
また、ハード・コアは、外部接続端子を含む。外部接続端子は、外部と入出力を行う信号のための端子、及び、各素子が動作するための電源を供給するための端子を含む。そして、第１〜第３接続データ領域には、それぞれ接続形態に対応する外部接続端子の情報が格納されている。
【００３３】
第１外部接続形態は、配線端子（line pin）を外部接続端子とする接続形態である。この第１外部接続形態のハード・コアは、そのハード・コアに接続される外部の配線と同じ情報を有する配線（以下、外部接続配線という）を含み、その外部接続配線はハード・コアの境界（外形線）までのびている。
【００３４】
外部接続配線の情報は、配線の位置、配線を形成する層、配線の材質等である。第１外部接続形態にて外部配線をハード・コアに接続するＣＡＤ装置は、外部接続配線の情報に基づいて、外部接続配線の辺のうちの境界上の辺に外部配線を接続する。即ち、ＣＡＤ装置は、ハード・コアの外形と座標値（Ｘ座標又はＹ座標）が一致する外部接続配線の辺を端子として扱う。この外部接続配線を配線端子という。
【００３５】
第２外部接続形態は、領域端子（area pin）を外部接続端子とする接続形態である。この第２接続形態のハード・コアは、導体（配線）を有する。この配線は、素子間を接続する配線の一部、又は素子に接続された配線である。
【００３６】
配線の情報は、配線の位置、配線を形成する層、配線の材質等である。第２外部接続形態にて外部配線をハード・コアに接続するＣＡＤ装置は、配線の情報に基づいて、配線の辺に外部配線を接続する。その外部配線の端点は、配線の辺に囲まれた領域、即ち、配線の内部の領域内にあっても良い。即ち、ＣＡＤ装置は、ハード・コアに含まれる配線の各辺及びその辺に囲まれた領域を端子として扱う。この配線を領域端子という。
【００３７】
第３外部接続形態は、コンタクト端子（contact pin ）を外部接続端子とする接続形態である。この第３接続形態のハード・コアは、コンタクトを有する。このコンタクトは、素子間を接続するために異なる配線層に形成される配線を接続するためのコンタクト、又は素子に接続された配線の端部に形成されるコンタクトである。
【００３８】
コンタクトの情報は、そのコンタクトの位置、そのコンタクトにより接続される配線層等である。第３外部接続形態にて外部配線をハード・コアに接続するＣＡＤ装置は、コンタクトの情報に基づいて、コンタクトに外部配線を接続する。その外部配線の端点は、コンタクトの位置であり、外部配線を形成する配線層は、コンタクトが接続する配線層と一致している。即ち、ＣＡＤ装置は、ハード・コアに含まれるコンタクトを端子として扱う。このコンタクトをコンタクト端子という。
【００３９】
次に、基本データ領域、第１〜第３接続データ領域の内容を図４，図５に従って説明する。
図４は、ハード・コアのレイアウト図である。図５は、ハード・コアの論理回路図である。
【００４０】
図５に示すように、ハード・コア３１は、素子としてのＭＯＳ型の第１〜第６トランジスタＱ１〜Ｑ６を備える。各トランジスタＱ１〜Ｑ６は、提供する機能（この場合はＡＮＤ回路としての機能）に応じて内部配線にて接続されている。尚、ハード・コア３１は、他の機能を提供するように構成されてもよい。
【００４１】
ハード・コア３１は、複数の端子Ｔ１〜Ｔ５を備える。第１，第２端子Ｔ１，Ｔ２は、ハード・コア３１に入力する信号ｉｎ１，ｉｎ２のために設けられている。第３端子Ｔ３は、ハード・コア３１から出力する信号ｏｕｔのために設けられている。第４，第５端子Ｔ４，Ｔ５は、ハード・コア３１に動作電源としての信号Ｖｄｄ，Ｖｓｓを供給するために設けられている。
【００４２】
第１，第２トランジスタＱ１，Ｑ２のゲートは第２端子Ｔ２に接続され、その第２端子Ｔ２を介して信号ｉｎ２の供給を受ける。第３，第４トランジスタＱ３，Ｑ４のゲートは第１端子Ｔ１に接続され、その第１端子Ｔ１を介して信号ｉｎ２の供給を受ける。
【００４３】
第１，第４，第５トランジスタＱ１，Ｑ４，Ｑ５のソースは第４端子Ｔ４に接続され、その第４端子Ｔ４を介して動作電源である信号Ｖｄｄの供給を受ける。第３，第６トランジスタＱ３，Ｑ６のドレインは第５端子Ｔ５に接続され、その第５端子Ｔ５を介して動作電源である信号Ｖｓｓの供給を受ける。第５，第６トランジスタＱ５，Ｑ６のドレインは第３端子Ｔ３に接続され、その第３端子Ｔ３を介して出力信号ＯＵＴが外部に出力される。
【００４４】
信号ｉｎ２は、第１，第２トランジスタＱ１，Ｑ２のゲートに供給され、信号ｉｎ１は第３，第４トランジスタＱ３，Ｑ４のゲートに供給される。動作電源である信号Ｖｄｄは、第１，第４，第５トランジスタＱ１，Ｑ４，Ｑ５のソースに供給される。動作電源である信号Ｖｓｓは、第３，第６トランジスタのソースに供給される。そして、第５，第６トランジスタのドレインは第３端子Ｔ３に接続され、その第３端子Ｔ３から信号ｏｕｔが出力される。
【００４５】
第１〜第３接続データ領域には、外部接続形態に対応する端子Ｔ１〜Ｔ５の設計データがそれぞれ格納される。
第１接続データ領域には、第１外部接続形態に対応する端子Ｔ１〜Ｔ５の設計データが格納される。この第１外部接続形態では、配線端子を接続端子として扱う。従って、第１接続データ領域には、各端子Ｔ１〜Ｔ５を配線端子として形成するための設計データが格納される。
【００４６】
図４に示すように、ハード・コア３１は、そのハード・コア３１と外部の境界まで延びるように形成された配線Ｐａ１〜Ｐａ８を含む。これらの配線Ｐａ１〜Ｐａ８は、境界上に外部配線と接続するための接続点を有し、トランジスタＱ１〜Ｑ６と外部配線を接続する。即ち、第１外部接続形態にて半導体装置の設計を行うためのＣＡＤ装置は、配線Ｐａ１〜Ｐａ８を、ハード・コア３１の配線端子として扱う。以後、配線Ｐａ１〜Ｐａ８を配線端子Ｐａ１〜Ｐａ８という。
【００４７】
詳述すれば、配線端子Ｐａ１，Ｐａ２は、外部配線と第１，第２ゲート配線Ｇ１，Ｇ２を接続する。従って、配線端子Ｐａ１，Ｐａ２は、図５の第２端子Ｔ２として扱われる。同様に、配線端子Ｐａ３，Ｐａ４は、外部端子と第２，第３ゲート配線Ｇ３，Ｇ３を接続する。従って、配線端子Ｐａ３，Ｐａ４は、図５の第１端子Ｔ１となる。配線端子Ｐａ５，Ｐａ６は、外部配線と第３，第４拡散領域Ｄ３，Ｄ４を接続する。この接続される拡散領域Ｄ３，Ｄ４の部分は、トランジスタＱ５，Ｑ６のドレインとなる。従って、配線端子Ｐａ５，Ｐａ６は、図５の第３端子Ｔ３として扱われる。
【００４８】
配線端子Ｐａ７は、外部配線と第１，４，５トランジスタＱ１，Ｑ４，Ｑ５を接続する。これら接続された拡散領域の部分は、各トランジスタＱ１，Ｑ４，Ｑ５のソースとなる領域である。従って、配線端子Ｐａ７は、図５の第４端子Ｔ４となる。配線端子Ｐａ８、外部配線と第３，６トランジスタＱ３，Ｑ６を接続する。これら接続された拡散領域の部分は、各トランジスタＱ３，Ｑ６のソースとなる領域である。従って、配線端子Ｐａ８は、図５の第５端子Ｔ５となる。
【００４９】
第２接続データ領域には、第２外部接続形態に対応する端子Ｔ１〜Ｔ５の設計データが格納される。この第２外部接続形態では、領域端子を接続端子として扱う。従って、第１接続データ領域には、各端子Ｔ１〜Ｔ５を領域端子として形成するための設計データが格納される。
【００５０】
図４に示すように、ハード・コア３１は、配線Ｐｂ１〜Ｐｂ３を含む。これらの配線Ｐｂ１〜Ｐｂ３は、境界上に外部配線と接続するための接続点を有し、トランジスタＱ１〜Ｑ６と外部配線を接続する。即ち、第１外部接続形態にて半導体装置の設計を行うためのＣＡＤ装置は、配線Ｐｂ１〜Ｐｂ３を、ハード・コア３１の領域端子として扱う。以後、配線Ｐｂ１〜Ｐｂ３を領域端子Ｐｂ１〜Ｐｂ３という。
【００５１】
詳述すれば、領域端子Ｐｂ１は、外部配線と第１，第２ゲート配線Ｇ１，Ｇ２を接続する。従って、領域端子Ｐｂ１は、図５の第２端子Ｔ２として扱われる。同様に、領域端子Ｐｂ２は、外部端子と第２，第３ゲート配線Ｇ３，Ｇ３を接続する。従って、領域端子Ｐｂ２は、図５の第１端子Ｔ１となる。領域端子Ｐｂ３は、外部配線と第３，第４拡散領域Ｄ３，Ｄ４を接続する。この接続される拡散領域Ｄ３，Ｄ４の部分は、トランジスタＱ５，Ｑ６のドレインとなる。従って、領域端子Ｐｂ３は、図５の第３端子Ｔ３として扱われる。
【００５２】
第３接続データ領域には、第３外部接続形態に対応する端子Ｔ１〜Ｔ５の設計データが格納される。この第３外部接続形態では、コンタクト端子を接続端子として扱う。従って、第３接続データ領域には、各端子Ｔ１〜Ｔ５をコンタクト端子として形成するための設計データが格納される。
【００５３】
図４に示すように、ハード・コア３１は、コンタクトホールＰｃ１〜Ｐｃ８を含む。これらのコンタクトホールＰｃ１〜Ｐｃ８は、境界上に外部配線と接続するための接続点を有し、トランジスタＱ１〜Ｑ６と外部配線を接続する。即ち、第１外部接続形態にて半導体装置の設計を行うためのＣＡＤ装置は、コンタクトホールＰｃ１〜Ｐｃ８を、ハード・コア３１のコンタクト端子として扱う。以後、コンタクトホールＰｃ１〜Ｐｃ８をコンタクト端子Ｐｃ１〜Ｐｃ８という。
【００５４】
詳述すれば、コンタクト端子Ｐｃ１，Ｐｃ２は、外部配線と第１，第２ゲート配線Ｇ１，Ｇ２を接続する。従って、コンタクト端子Ｐｃ１，Ｐｃ２は、図５の第２端子Ｔ２として扱われる。同様に、コンタクト端子Ｐｃ３，Ｐｃ４は、外部端子と第２，第３ゲート配線Ｇ３，Ｇ３を接続する。従って、コンタクト端子Ｐｃ３，Ｐｃ４は、図５の第１端子Ｔ１となる。コンタクト端子Ｐｃ５，Ｐｃ６は、外部配線と第３，第４拡散領域Ｄ３，Ｄ４を接続する。この接続される拡散領域Ｄ３，Ｄ４の部分は、トランジスタＱ５，Ｑ６のドレインとなる。従って、コンタクト端子Ｐｃ５，Ｐｃ６は、図５の第３端子Ｔ３として扱われる。
【００５５】
コンタクト端子Ｐｃ７は、外部配線と第１，４，５トランジスタＱ１，Ｑ４，Ｑ５を接続する。これら接続された拡散領域の部分は、各トランジスタＱ１，Ｑ４，Ｑ５のソースとなる領域である。従って、コンタクト端子Ｐｃ７は、図５の第４端子Ｔ４となる。コンタクト端子Ｐｃ８、外部配線と第３，６トランジスタＱ３，Ｑ６を接続する。これら接続された拡散領域の部分は、各トランジスタＱ３，Ｑ６のソースとなる領域である。従って、コンタクト端子Ｐｃ８は、図５の第５端子Ｔ５となる。
【００５６】
基本データ領域には、外部接続形態に依存しない素子等の設計データが格納される。即ち、基本データ領域には、上記の第１〜第３接続データ領域に格納されないトランジスタＱ１〜Ｑ６の設計データ等が格納される。
【００５７】
各トランジスタＱ１〜Ｑ６は、図４に示すゲート配線Ｇ１〜Ｇ６、拡散領域Ｄ１〜Ｄ４により形成される。詳述すれば、トランジスタＱ１，Ｑ４は、ゲート配線Ｇ１，Ｇ４と拡散領域Ｄ１により形成される。トランジスタＱ２，Ｑ３は、ゲート配線Ｇ２，Ｇ３と拡散領域Ｄ２により形成される。トランジスタＱ５は、ゲート配線Ｇ５と拡散領域Ｄ３により形成される。トランジスタＱ６は、ゲート配線Ｇ６と拡散領域Ｄ４により形成される。
【００５８】
トランジスタＱ１〜Ｑ６間を接続する内部配線、及び、トランジスタＱ１〜Ｑ６と端子Ｔ１〜Ｔ５を接続する内部配線は、ハード・コア３１の外部の状態、即ち、端子Ｔ１〜Ｔ５の接続形態に依存しない。従って、トランジスタＱ１〜Ｑ６及びそれに関わる内部配線は、外部の接続形態に対して共通に用いられる。そのため、トランジスタＱ１〜Ｑ６の設計データ及びそれに関わる内部配線の設計データは、基本データ領域として図１の基本データ領域に格納される。従って、基本データ領域は、図４に示すゲート配線Ｇ１〜Ｇ６の設計データ、拡散領域Ｄ１〜Ｄ４の設計データ、及び、それらに接続される配線の設計データ、配線を接続するためのコンタクトホールの設計データを含む。
【００５９】
基本データ領域、第１〜第３接続データ領域に格納された設計データには識別情報（ＩＤ）が付加されている。このＩＤは、ゲート配線、拡散領域等毎にそれぞれ異なる値が設定される。従って、ＩＤは、ゲート配線、拡散領域等のデータの区別を容易にする。
【００６０】
また、ＩＤは、各外部接続形態毎にそれぞれ異なる値が設定される。この値は、基本データ領域の設計データに付加されるＩＤと異なる。従って、ＩＤは、基本データ領域、各外部接続形態に対応したデータの区別を容易にする。
【００６１】
例えば、図４のゲート配線Ｇ１〜Ｇ６の設計データには、図６に示すように値「１」のＩＤが領域４１に記録されている。また、拡散領域Ｄ１〜Ｄ４の設計データには、値「２」のＩＤが付加されている。従って、ＩＤによりゲート配線Ｇ１〜Ｇ６の設計データと拡散領域Ｄ１〜Ｄ４の設計データは区別される。
【００６２】
図５の第２端子Ｔ２として扱われる配線端子Ｐａ１、領域端子Ｐｂ１、コンタクト端子Ｐｃ１の設計データにはそれぞれ異なる値のＩＤが付加されている。第１接続データ領域に含まれる配線端子Ｐａ１の設計データには値「３４」のＩＤが付加されている。第２接続データ領域に含まれる領域端子Ｐｂ１の設計データには、値「２４」のＩＤが付加されている。更に、第３接続データ領域に含まれるコンタクト端子Ｐｃ１の設計データには、値「１３」のＩＤが付加されている。
【００６３】
尚、各接続データ領域には、それぞれ格納された端子に対応する信号名がテキストデータとして含まれている。そして、それらテキストデータは、それぞれのテキストデータを区別可能に設定された値のＩＤが付加されている。テキストデータは、図２のＣＡＤ装置１１において、端末装置１５にハード・コア３１のレイアウトデータを表示したときに、操作者に対して端子の位置を判りやすくする目的で各領域に格納されている。
【００６４】
図４の配線端子Ｐａ１、領域端子Ｐｂ１、コンタクト端子Ｐｃ１は、図４の信号ｉｎ２をトランジスタＱ１，Ｑ２のゲートに印加させるための第２端子Ｔ２として扱われる。従って、配線端子Ｐａ１の接続点（ハード・コア３１の外形付近）に信号名「ｉｎ２」がテキストデータとして第１接続データ領域に格納されている。また、この「ｉｎ２」のテキストデータには、値「３４０」のＩＤが付加されている。また、領域端子Ｐｂ１の中央付近には、信号「ｉｎ２」がテキストデータとして第２接続データ領域に格納されている。また、この「ｉｎ２」のテキストデータには、値「２４０」のＩＤが付加されている。更に、コンタクト端子Ｐｃ１の近傍には、信号「ｉｎ２」がテキストデータとして第３接続データ領域に格納されている。また、この「ｉｎ２」のテキストデータには、値「１３０」のＩＤが付加されている。
【００６５】
尚、他の端子に対しても同様にテキストデータが各接続データ領域に含まれている。しかし、全てのテキストデータを図示すると図面が煩雑になるため、それを防ぐために省略してある。
【００６６】
次に、配線定義ファイル２３について説明する。
配線定義ファイル２３には、ハード・コアを構成するための設計データとその設計データに対して付加されたＩＤとを対応づけた配線定義情報が格納されている。その配線定義情報は、テキスト形式によりファイル２３に格納されている。配線定義情報の一例を図７に示す。
【００６７】
配線定義ファイル２３の内容について説明すれば、例えば、（１）の「ID=1 Gate」は、値「１」のＩＤが付加された設計データはゲート配線であることを示す。このゲート配線は、例えば図４のゲート配線Ｇ１に相当する。
【００６８】
また、（２）の「ID=13  1st Metal Contact for Contact pin」は、値「１３」のＩＤが付加された設計データは第１層の金属配線を接続するためのコンタクトを示すと共に、このコンタクトはコンタクト端子であることを示す。このコンタクト端子は、例えば図４の第１コンタクト端子Ｐｃ１に相当する。
【００６９】
尚、同じ外部接続形態に用いられる設計データには、同じ値のＩＤが付加されている。即ち、図では省略してあるが、第２〜第６コンタクト端子Ｐｃ２〜Ｐｃ６の設計データに対しても同じ値のＩＤが付加されている。これにより、１つの値のＩＤを指定するだけで、そのＩＤが対応する外部接続形態の端子を全て指定することができる。
【００７０】
配線定義ファイル２３は、テキスト形式のファイルであるため、必要とするデータの抽出が容易である。即ち、外部接続形態において接続端子として扱われるコンタクト端子に関するデータを抽出しようとした場合、そのコンタクト端子のテキスト「Contact pin 」をキーワードとして用いて配線定義ファイル２３に格納されたデータを検索し、キーワードが含まれる行のデータを抽出する。そして、抽出したデータを図１の抽出定義ファイル２４に格納する。尚、接続端子として領域端子を扱う場合の検索のためのキーワードは「Area pin」である。また、接続端子として配線端子を扱う場合のキーワードは「line pin」である。
【００７１】
尚、抽出定義ファイル２４には、レイアウトデータ部２１ａに含まれる基本パターンデータに対応して配線定義ファイル２３から抽出された情報を含む。即ち、抽出定義ファイル２４は、外部接続形態において必要とする設計データとそれら設計データに対して付加されたＩＤの対応づけた配線定義情報を含む。
【００７２】
図８（ａ）〜（ｃ）は、各外部接続形態に対応して作成した抽出定義ファイル２４の内容を示す説明図である。図８（ａ）の抽出定義ファイル２４ａは、接続端子として配線端子を用いる場合に必要となる配線データとその配線データに付加されたＩＤの対応を示すデータが格納されている。
【００７３】
同様に、図８（ｂ）の抽出定義ファイル２４ｂは、接続端子として領域端子を用いる場合に必要となる配線データとその配線データに付加されたＩＤの対応を示すデータが格納されている。図８（ｃ）の抽出定義ファイル２４ｃは、接続端子としてコンタクト端子を用いる場合に必要となる配線データとその配線データに付加されたＩＤの対応を示すデータが格納されている。
【００７４】
図２のＣＡＤ装置１１は、上記の抽出定義ファイル２４に格納されたデータに従って、そのＣＡＤ装置１１が行う外部接続形態に必要な設計データのみを基礎ＩＰ情報ファイル２２から抽出する。そして、ＣＡＤ装置１１は、抽出した設計データを図１の抽出ＩＰ情報ファイル２５に格納する。
【００７５】
尚、ＣＡＤ装置１１は、抽出定義ファイル２４に外部接続形態に対応するＩＤを格納しないようにしてもよい。その場合、ＣＡＤ装置１１は、配線定義ファイル２３から１行づつ定義データを読み込み、その定義データに含まれるＩＤが外部接続形態に対応したＩＤか否かを判断する。そして、ＣＡＤ装置１１は、定義データに含まれるＩＤが外部接続形態に対応したＩＤの場合に、そのＩＤと一致する設計データを基礎ＩＰ情報ファイル２２から抽出する。更に、ＣＡＤ装置１１は、抽出した設計データを抽出ＩＰ情報ファイル２５に格納する。この方法によれば、抽出定義ファイル２４を作成する必要が無い分、ディスク装置１６の容量（所謂リソース）が少なくても取り出し処理を実施することができる。
【００７６】
この設計データの抽出は、図３に示す取り出し処理のためのプログラムデータに基づいて行われる。このプログラムデータは、ディスク装置１６に予め記憶されている。この取り出し処理のためのプログラムデータは、コンピュータ読み取り可能な記録媒体として例えば磁気テープ（ＭＴ）１７に記録され、ユーザに提供される。磁気テープ１７はＭＴ装置１４にセットされる。ＣＰＵ１２は、磁気テープ１７からプログラムデータを読み出し、ディスク装置１６に記憶させる。尚、記録媒体として他にＭＯディスク，ＦＤ，ＣＤ−ＲＯＭ，ＤＶＤ−ＲＯＭ等が用いられても良い。
【００７７】
ＣＡＤ装置１１のＣＰＵ１２は、端末装置１５の操作に基づいて、図３の各ステップＳ１〜Ｓ７を実行し、基礎ＩＰ情報ファイル２２から必要な設計データを抽出して抽出ＩＰ情報ファイル２５に格納する。更に、ＣＰＵ１２は、抽出ＩＰ情報ファイル２５に格納した設計データを用いて半導体装置のレイアウト設計を行う。これにより、提供されたハード・コアをＣＡＤ装置１１の外部接続形態に対応して容易に利用することができ、半導体装置の設計時間の短縮を図ることが可能となる。
【００７８】
取り出し処理について詳述すれば、図２のＣＰＵ１２は、図３のステップＳ１において、先ず自己の実施する外部接続形態に対応する端子の種類を選択する。次に、ＣＰＵ１２は、ステップＳ２において、配線定義ファイル２３から定義データを取り出す。
【００７９】
ステップＳ３において、図２のＣＰＵ１２は、取り出した定義データに含まれるＩＤが基本パターンデータ（基礎レイアウト）に対応するＩＤか否かを判断する。もし定義データに含まれるＩＤが基本パターンデータに対応する場合、ＣＰＵ１２は図３のステップＳ３からステップＳ５に移る。
【００８０】
ステップＳ５において、図２のＣＰＵ１２は、図１の基礎ＩＰ情報ファイル２２に格納されたレイアウトデータから定義データに含まれるＩＤと一致する設計データを取り出す。そして、ＣＰＵ１２は、取り出した設計データを抽出ＩＰ情報ファイル２５に格納する。設計データの格納を終了すると、ＣＰＵ１２は、図３のステップＳ５からステップＳ６に移る。
【００８１】
先のステップＳ３において、図１のＣＰＵ１２は、定義データに含まれるＩＤが基本パターンデータに対応していない場合、図３のステップＳ３からステップＳ４に移る。そのステップＳ４において、ＣＰＵ１２は、定義データに含まれるＩＤがステップＳ１において選択した種類の端子のＩＤと一致するか否かを判断する。もし一致する場合、ＣＰＵ１２はステップＳ４からステップＳ５に移る。一方、ＩＤが一致しない場合、ＣＰＵ１２はステップＳ４からステップＳ６に移る。
【００８２】
ステップＳ６において、ＣＰＵ１２は、図１の配線定義ファイル２３から全てＩＤを取り出したか、即ち全ての定義データを取り出したか否か判断する。そして、まだ取り出していない定義データが存在する場合、ＣＰＵ１２は、ステップＳ６からステップＳ２に移る。
このようにして、ＣＰＵ１２は、図３のステップＳ２からステップＳ６を繰り返し実行し、ステップＳ１において選択した外部接続形態の端子に対応する設計データを全て抽出することができる。そして、端子に対応する設計データの抽出を終了すると、ＣＰＵ１２はステップＳ６からステップＳ７に移る。
【００８３】
ステップＳ７において、ＣＰＵ１２は、抽出した設計データ、即ち、各外部接続形態に対応する端子を有するハード・コア３１の設計データを、自社が保有する設計データに含めて半導体装置のレイアウト設計を行う。このことは、提供されたハード・コアの設計データの利用を容易にし、半導体装置の設計時間を短縮する。
【００８４】
図９及び図１０は、各外部接続形態に対応して抽出され抽出ＩＰ情報ファイル２５に格納された設計データを示す説明図である。図９（ａ）〜（ｃ）は、各外部接続形態に対応するハード・マクロ３１ａ〜３１ｃの外部接続端子及びその端子の位置を表示するためのテキストを示す。図１０（ａ）〜（ｃ）は、各外部接続形態に対応するハード・マクロ３１ａ〜３１ｃのパターンデータを示す。
【００８５】
図９（ａ）及び図１０（ａ）に示すハード・コア３１ａに対して、図２のＣＡＤ装置１１は、配線端子を外部接続端子として扱う。従って、ＣＡＤ装置１１は、半導体装置の設計データに対して行うＤＲＣ(Design Rule Check) やＬＶＳ(Layout versus Schematic) 等の検証が容易である。このことは、半導体装置の設計期間の短縮に寄与する。
【００８６】
一般に、半導体装置のレイアウトデータは、設計データが複数の階層構造に分けて構成される。そして、上記のハード・コア３１ａの設計データは、所定の階層のデータとして格納される。そのハード・コア３１ａの設計データに対して、上位階層の外部配線が接続される。そして、ハード・コア３１ａの内部まで外部配線が入り込む場合、その外部配線とハード・コア３１ａの内部の配線，コンタクト等の間隔が所定以上開いているか否かをチェックする必要がある。また、設計したレイアウトデータが論理回路と一致しているか否かをチェックする必要がある。このことは、チェックするデータの数を多くし、半導体装置のチェック時間を長くする。従って、設計データ作成の手番が大幅にのびる。
【００８７】
しかしながら、ハード・コア３１ａに対して、図２のＣＡＤ装置１１は、配線端子を外部接続端子として扱う。従って、外部配線はハード・コア３１ａの内部に入り込んでいないため、その外部配線と内部配線等の間のチェックを行う必要がない。このことは、チェックの対象となるデータ数を少なくするため、半導体装置全体のチェック時間が短くなる。
【００８８】
図９（ｂ）及び図１０（ｂ）に示すハード・コア３１ｂに対して、図２のＣＡＤ装置１１は、領域端子を外部接続端子として扱う。従って、ＣＡＤ装置１１は、自由度の高い配線を行う。このことは、半導体装置のチップサイズを小さくする。
【００８９】
即ち、図５の第１〜第３端子Ｔ１〜Ｔ３を配線端子にした場合、配線端子に接続する上位階層の配線の方向に制限を受けるか、余分な配線層を多数必要とする。このことは、半導体装置のチップサイズを大きくする。
【００９０】
また、第１〜第３端子Ｔ１〜Ｔ３をコンタクト端子にした場合、外部配線の方向は自由度が配線端子に比べて高くなるものの、コンタクト端子まで外部配線を接続するための経路を探すのに手間がかかる。このことは、半導体装置の設計時間を長くする。
【００９１】
一方、領域端子を用いて半導体装置の設計を行う場合、外部端子の接続方向は自由度が高く、また任意の配線層を利用して外部配線を接続することができる。これにより、半導体装置のチップサイズは小さくなる。
【００９２】
図９（ｃ）及び図１０（ｃ）に示すハード・コア３１ｃに対して、図２のＣＡＤ装置１１は、コンタクト端子を外部接続端子として扱う。従って、ＣＡＤ装置１１は、自由度の高い配線を行うとともに、ハード・マクロ３１ｃ内に不要な配線がない。このことは、半導体装置のチップサイズを小さくするとともに、半導体装置の性能向上に寄与する。更に、半導体装置の露光データを作成するための時間を短縮する。
【００９３】
即ち、図５の第１〜第３端子Ｔ１〜Ｔ３を配線端子又は領域端子とした場合、それらの配線と同層に外部配線を設ける必要がある。このことは、露光データを作成する際に、上位階層の外部配線とハード・コア内部の配線を同時に処理することを必要とする。
【００９４】
しかし、接続端子をコンタクト端子とするハード・コア３１ｃにおいては、外部配線をコンタクトに接続するため、ハード・コア３１ｃ内部の配線と異なる配線層に外部配線の設計データを設定する必要がない。従って、外部配線の設計が終了する前に、ハード・コア３１ｃ内部の配線の露光データを作成することができる。このことは、外部配線の設計と露光データの作成を同時に行うことを可能とするため、半導体装置の露光データの作成を含む設計時間を短縮する。
【００９５】
図１１（ａ），（ｂ）は、図９（ａ），図１０（ａ）のハード・コア３１ａを２つ隣接して配置した時のレイアウト図を示す。この場合、左側のハード・コア３１ａの配線端子Ｐａ６が右側のハード・コア３１ａの配線端子Ｐａ４に接続される。この場合、配線端子Ｐａ６と配線端子Ｐａ４の位置を対応させてハード・コア３１ａのレイアウトデータが形成されているため、隣接して配置するだけで両端子Ｐａ６，Ｐａ４が接続される。従って、２つのハード・コア３１ａを接続するため手間がない。
【００９６】
図１２（ａ），（ｂ）は、図９（ｂ），図１０（ｂ）のハード・コア３１ｂを２つ隣接して配置した時のレイアウト図を示す。この場合、左側のハード・コア３１ｂの領域端子Ｐｂ３と右側のハード・コア３１ｂの領域端子Ｐｂ２を接続する配線３２の設計を必要とする。従って、配線３２の設計データを作成するだけで２つのハード・コア３１ｂを接続する事ができるため、ユーザが配線する手間が少ない。
【００９７】
図１３（ａ），（ｂ）は、図９（ｃ），図１０（ｃ）のハード・コア３１ｃを２つ隣接して配置した時のレイアウト図を示す。この場合、各ハード・コア３１ｃのコンタクト端子Ｐｃ１，Ｐｃ２間、コンタクト端子Ｐｃ３，Ｐｃ４間を接続するための配線３３，３４の設計を必要とする。更に、左側のハード・コア３１ｃのコンタクト端子Ｐｃ５，Ｐｃ６と右側のハード・コア３１ｃのコンタクト端子Ｐｃ３，Ｐｃ４をそれぞれ接続する配線３５，３５の設計を必要とする。従って、コンタクト端子を接続端子として扱う場合、上記２つの外部接続形態に比べて設計する配線の数が多い。しかし、このコンタクト端子による外部接続形態は、上記２つの外部接続形態に比べて最低限必要とする配線のみがハード・コア３１ｃ内に設けられる。そのため、半導体装置のデータ量を少なくする。このことは、露光データを作成する時間を短くするとともに、不要な配線が半導体装置の性能に与える影響を回避することができる。
【００９８】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）所定の機能を提供するための素子を含むハード・コア３１の設計データファイル２１には、基礎ＩＰ情報ファイル２２と配線定義ファイル２３が含まれる。基礎ＩＰ情報ファイル２２には、基本データ領域と複数の外部接続形態にそれぞれ対応した接続データ領域が含まれる。接続データ領域には、ハード・コア３１に対する信号ｉｎ１，ｉｎ２，ｏｕｔ，Ｖｄｄ，Ｖｓｓのための端子Ｔ１〜Ｔ５となる配線端子、領域端子、コンタクト端子の設計データが格納されている。その設計データには、それぞれ外部接続形態毎に異なる値のＩＤが付加されており、そのＩＤを特定することにより、外部接続形態に応じた形状の端子を選択して取り出すことができる。そのため、ＣＡＤ装置１１における外部接続形態に応じた端子を有するハード・コア３１の設計データをそのＣＡＤ装置１１に取り込むことができ、設計時間を短縮することができる。
【００９９】
尚、上記実施の形態は、以下のように変更して実施しても良い。
○上記実施の形態では、外部接続形態毎に設計データに付加するＩＤの値を設定したが、各端子毎に異なる値のＩＤを設計データに付加するようにしても良い。例えば、図４において、図５の信号ｉｎ２を入力するためのコンタクト端子Ｐｃ１と信号ｉｎ１を入力するためのコンタクト端子Ｐｃ３の設計データに付加するＩＤの値をそれぞれ異なる値とする。このことは、各接続端子の形態を任意に選択することを可能とする。例えば、信号ｉｎ１のための端子の外部接続形態を図４のコンタクト端子Ｐｃ３とし、信号ｉｎ２のための端子の外部接続形態を配線端子Ｐａ１とする。即ち、図１４，１５の配線定義ファイル２３ａ，２３ｂの内容から適宜選択し抽出した図１６の抽出定義ファイル２４ｄを作成する。これにより、ユーザは自分のＣＡＤ装置等の設計環境に合わせた端子接続形態を選択し使用することができる。
【０１００】
○上記実施形態では、外部接続形態に対応する端子の設計データを基礎ＩＰ情報ファイル２２から取り出すようにしたが、図２のＣＡＤ装置１１では扱わない外部接続形態に対応する端子の設計データを基礎ＩＰ情報ファイル２２から削除するようにしてもよい。即ち、図３のステップＳ３，Ｓ４において、基礎ＩＰ情報ファイル２２に格納された設計データのＩＤが取り出した定義データに含まれるＩＤと一致しない場合に、その一致しないＩＤの設計データを基礎ＩＰ情報ファイル２２から削除する。又は、基礎ＩＰ情報ファイル２２に格納された全てのデータを抽出ＩＰ情報ファイル２５に複写し、ＩＤが一致しない設計データを週出ＩＰ情報ファイル２５から削除する。例えば、ＣＡＤ装置１１が配線端子を接続端子として扱う場合、その配線端子の設計データと基本パターンデータを図２のディスク装置１６に残し、領域端子の設計データ及びコンタクト端子の設計データをディスク装置１６から削除する。この構成によれば、必要としない形態に対応する端子の設計データを削除する分だけ、基礎ＩＰ情報ファイル２２又は抽出ＩＰ情報ファイル２５のデータ量を少なくし、ディスク装置１６の容量（リソース）を増加させることができる。
【０１０１】
【発明の効果】
以上詳述したように、請求項１乃至４に記載の発明によれば、設計装置における外部接続形態に容易に対応することが可能な機能ブロックの設計データを記録した記録媒体を提供することができる。
【０１０２】
また、請求項５乃至７に記載の発明によれば、設計装置における外部接続形態に対応した端子の設計データを容易に得ることが可能なデータ取り出し方法を提供することができる。
【図面の簡単な説明】
【図１】  設計データの構成を示す模式図。
【図２】  半導体設計装置のシステム構成を示す模式図である。
【図３】  接続形態に適した設計データの取り出し処理のフローチャート。
【図４】  ハード・コアのレイアウト図。
【図５】  ハード・コアの論理回路図。
【図６】  設計データの構造を示す説明図。
【図７】  配線定義ファイルの内容を示す説明図。
【図８】  (a) 〜(c) は、各接続形態に対応する抽出用データファイルの内容を示す説明図。
【図９】  (a) 〜(c) は、各接続形態に対応して抽出したハード・コアの接続端子を示す説明図。
【図１０】  (a) 〜(c) は、各接続形態に対応して抽出したハード・コアのレイアウト図。
【図１１】  (a) は接続端子を配線端子としたハード・コアの端子配置図、(b) はハー・ドコアのレイアウト図。
【図１２】  (a) は接続端子を領域端子としたハード・コアの端子配置図、(b) はハー・ドコアのレイアウト図。
【図１３】  (a) は接続端子をコンタクト端子としたハード・コアの端子配置図、(b) はハー・ドコアのレイアウト図。
【図１４】  別の配線定義ファイルの内容を示す説明図。
【図１５】  別の配線定義ファイルの内容を示す説明図。
【図１６】  別の配線定義ファイルに基づいて設計データを抽出するためのデータファイルの内容を示す説明図。
【符号の説明】
２１  データファイル
２２  基礎情報ファイルとしての基礎ＩＰ情報ファイル
２３  配線定義ファイル
【図１】
0004080051.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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