(57)【特許請求の範囲】
【請求項１】
基板上に第１導電層を堆積し、
前記第１導電層をパターニングしてゲート電極を形成し、
前記基板及び前記ゲート電極上に第１絶縁層を堆積し、
前記第１絶縁層上に半導体層を堆積し、
前記半導体層上に不純物半導体層を堆積し、
前記不純物半導体層上に第２絶縁層を堆積し、
前記第２絶縁層をパターニングして、前記ゲート電極に対応する島形状の第２絶縁層を形成し、
前記島形状の第２絶縁層及び前記不純物半導体層上に第２導電層を堆積し、
前記ゲート電極上に位置する前記第２導電層、前記島形状の第２絶縁層及び前記不純物半導体層の一部を連続エッチングすると共に、前記ゲート電極上に位置しない部分の前記第２導電層、前記不純物半導体層及び前記半導体層を同一工程で連続エッチングすることにより、ソース・ドレイン電極を形成すると共に、前記半導体層及び前記第１絶縁層の一部を露出することを特徴とする薄膜トランジスタの製造方法。
【請求項２】
更に、前記ソース・ドレイン電極、前記露出した半導体層及び第１絶縁層上に保護絶縁層を堆積し、
前記ドレイン電極上にコンタクトホールを形成するように前記保護絶縁層の一部分を選択的にエッチングすることを特徴とする、請求項１記載の薄膜トランジスタの製造方法。
【請求項３】
前記基板はガラスを含むことを特徴とする、請求項１記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス型液晶表示装置に使用する薄膜トランジスタの製造方法、及び薄膜トランジスタの構造に関する。
【０００２】
【従来の技術】
アクティブマトリクス型液晶表示装置では、各画素を駆動し、制御するため薄膜トランジスタのような能動素子を集積したスイッチング装置が用いられている。
薄膜トランジスタアレイを具備した従来の液晶表示装置は、図１Ａに示すように、透明ガラス基板31上に大略長方形の画素電極47が行、列で配列されている。画素電極47の各行配列と近接して複数のゲ−トバスライン（アドレスライン：13）が、又画素電極47の各列配列と近接して複数のソ−スバスライン（デ−タライン：14）が各々形成されている。
図２は、液晶表示装置で各々の画素の一部を示す拡大平面図である。前記画素は、透明ガラス基板上に形成したTFTを含み、これらはゲートバスライン13から分岐するゲ−ト電極33を含む。絶縁層は、前記ゲ−トバスライン13と交差するソ−スバスライン14上のゲート電極33を覆っている。半導体層は、前記絶縁層上に形成され、前記絶縁層は前記ゲートバスライン13と前記ソースバスライン14と、各々交差する点の近くにある前記ゲート電極とを覆っている。各々の半導体層上に対向したソースとドレイン電極が形成され、その結果、薄膜トランジスタが構成される。
【０００３】
次に、従来の液晶表示装置の製造工程について、図２のII−II線に沿った断面図である図３〜図７を参照して説明する。
透明ガラス基板31上に第１金属層を堆積し、パターニングしてゲ−ト電極33を形成する（図３）。
前記基板の全面にSiNxなどから成る第１絶縁層（ゲ−ト絶縁層）35、a-Siから成る半導体層37、そしてSiNxなどから成る第２絶縁層を連続堆積する。
前記第２絶縁層をパターニングしてエッチストッパ40を形成し（図４）、続いて、前記基板の全面にn+型a-Si不純物半導体層39を堆積する。該n+型半導体層39と半導体層37とを同時にパターニングする（図５）。
次に、第２金属層43を前記基板の全面にスパッタリング法で堆積し、パターニングしてソ−ス電極43a及びドレイン電極43bを形成する。そして前記ソ−ス、ドレイン電極をマスクとしてn+半導体層39の露出された部分をエッチングする（図６）。
前記ソ−ス電極43a及びドレイン電極43bが形成された前記基板全面に窒化シリコン層を堆積して保護絶縁層45を形成し、前記ドレイン電極の上方にある保護絶縁層にコンタクトホ−ルを形成する。
前記基板の全面にITO膜をスパッタリング法で堆積し、パターニングしてドレイン電極43bと電気的に接続する画素電極47を形成する（図７）。
【０００４】
前述した従来の製造方法で製造された薄膜トランジスタは、エッチストッパ（etch stopper）型と言われる。一方、前記ソースと前記ドレイン電極によって覆われていないn+半導体層39の一部は、完全にエッチングされるようにしなければならない。エッチストッパは、n+半導体層39がエッチされる間に、半導体層37が食刻されることを防ぐ役割をする。しかし、エッチストッパを形成することは追加的工程が随伴されるので、歩留まりが減少することがある。このような追加的工程は、複雑であり、フォトレジスト現象及びベイキング工程が要求され、特定の時間及び温度等が要求される。もし、これら工程が正確に制御されないと、歩留まりが減少する。従って、マスク工程数を可能な限り減らすことが望ましい。
【０００５】
【発明が解決しようとする課題】
本発明は、一つのマスクを使用して、ソ−ス電極及びドレイン電極、半導体層及び不純物半導体層を同時にエッチングして製造する薄膜トランジスタの製造方法、及びその構造を提供することを目的とする。
また、本発明は、エッチング量を制御することができる絶縁膜から成る薄膜トランジスタの製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
このような目的を達成するための本発明による薄膜トランジスタの製造方法は、透明ガラス基板上に第１金属層を堆積し、パターニングしてゲ−ト電極を形成する。前記ゲ−ト電極と前記透明ガラス基板上に第１絶縁層、半導体層、不純物半導体層及び第２絶縁層を連続堆積する。前記第２絶縁層の一部をエッチングして島形状にパターニングする。該島形状の第２絶縁層と前記不純物半導体上に第２金属層を堆積する。前記第２金属層、前記不純物半導体層及び前記半導体層を単一工程でエッチングし、同時に前記第２金属層、第２絶縁層及び前記不純物半導体層の一部をエッチングしてソ−ス電極とドレイン電極とを形成する。前記ソ−ス電極、ドレイン電極、前記半導体層及び第１絶縁層上にコンタクトホ−ルを有する保護絶縁層を形成する。続いて、透明導電層を堆積し、パターニングして前記保護絶縁層の一部に前記ドレイン電極と電気的に接触する透明電極を形成する。
【０００７】
又、本発明による薄膜トランジスタの構成は、透明ガラス基板と；前記透明ガラス基板上に形成されたゲ−ト電極と；前記ゲ−ト電極と前記透明ガラス基板とを覆う第１絶縁層と；前記第１絶縁層上に形成された半導体層と；前記半導体層上に形成された不純物半導体層と、前記不純物半導体層は二つの部分で分けて形成されていて；前記分離された各々の不純物半導体層上に形成された第２絶縁層と；各々の前記不純物半導体層と前記第２絶縁層上に形成されたソ−ス電極と、ドレイン電極と；前記ソ−ス電極、ドレイン電極、前記半導体層及び前記第１絶縁層上に形成され、コンタクトホ−ルを有する保護絶縁層と；前記保護絶縁層に形成された透明電極と、前記コンタクトホ−ルを通してドレイン電極と電気的に接続されている透明電極と；から成る。
【０００８】
【作用】
第２金属層上に島形状の第２絶縁層を設けたので、前記島形状の第２絶縁層が形成されている部分の第２金属層、第２絶縁層、不純物半導体層の各層をエッチングする時間と、島形状の第２絶縁層が形成されていない部分の第２金属層、不純物半導体層、半導体層の各層をエッチングする時間とを合わせることができる。これにより、ソース・ドレイン領域間を分離するための不純物半導体層のみのエッチングと、不純物半導体層及び半導体層のエッチングとを同一のエッチングで行うことができるので、使用するパターン数が低減し、工程が短縮される。
【０００９】
【発明の実施の形態】
以下、本発明による薄膜トランジスタの製造方法を、図８〜図１４を参照して説明する。
図８に示すように、透明ガラス基板131の上面にAl-Pd、Al-Si、Al-Si-Ti、Al-Si-Cu等のようなAl系合金、又はAlから成る第１金属をスパッタリング法で成膜する。前記第１金属層を写真食核法で選択的にエッチングしてゲ−ト電極133を形成する（図８）。
前記第１金属層の耐化学性、耐熱性、層間接着性を向上させるために、前記ゲート電極133を陽極酸化して前記ゲート電極133上に陽極酸化層を形成することができる。前記陽極酸化層は、次の工程段階で形成される窒化シリコンゲート絶縁層と共に単一絶縁層として機能して、信号ラインから前記ゲート電極を効果的に絶縁する。
図９に示すように、ゲート電極133が形成された前記透明ガラス基板 131上に窒化シリコンから成る第１絶縁層(ゲ−ト絶縁層)135、a-Si半導体層137、a-Siから成る不純物が含まれたa-Si半導体層139及び第２窒化シリコン絶縁層141を連続堆積する。一方、これらの層は、プラズマＣＶＤ反応室に、アンモニアガス、シランガス、窒素ガス、ホスフィンガス等の適当な混合物の反応によって形成される。
図１０に示すように、第２絶縁層上に感光膜を塗布し、ゲ−ト電極 133をマスクとして用いて背面露光で前記感光膜を露光した後に、露光した部分を除去するために前記感光膜を現象し、前記感光膜で覆われていない部分の前記第２絶縁層をエッチングして島形状の第２絶縁層141を形成する。
図１１に示すように、スパッタリング法で前記基板上にAl-Pd、Al-Si、Al-Si-Ti、Al-Si-Cuなどの一つから成る第２金属層143を形成する。
前記第２金属層143上にフォトレジスト層（図示されない）を塗布し、写真食刻法でパターニングする。前記パターニングされたフォトレジスト層をマスクとして使用して、ゲート電極133上に位置する前記第２金属層143、第２絶縁層141及び不純物半導体層139の一部（図１２のＧ’領域）を単一工程で連続エッチングする。同時に、ゲート電極133上に位置しない部分（Ｇ”領域）の第２金属層143、不純物半導体層139及び半導体層137を同一工程で連続エッチングする。
反面、図３〜図７のような薄膜トランジスタを形成するための従来方法において、ゲート電極33上に位置しない半導体層37と不純物半導体層39との一部は（図５）、前記ソース・ドレイン電極のエッチング段階と別々の段階でエッチングされる（図６）。従って、本発明によって、このような複数の工程段階を効果的に単一工程段階で結合させることで、マスク工程の総数の低減ができ、歩留まりの向上及び製造工程の単純化が可能である。
【００１０】
前記第２絶縁層141と半導体層137の組成及び厚さはそれぞれ異なる。それ故、領域Ｇ’におけるエッチングの速度と程度は、領域Ｇ”のそれらと異なる。ソース電極143aとドレイン電極143bの間に露出された半導体層137の過食刻なしにＧ’、Ｇ”部分のエッチパターンを得るために、前記第２絶縁層141と前記半導体層137のエッチ速度と厚さの組合が各々同じである。例えば、前記第２絶縁層141と前記半導体層137とは、等しいエッチング速度を有する物質から各々形成すれば、これらが同じを厚さを有するようにすればよい。しかしながら、前記ソース電極143a、前記ドレイン電極143b、前記不純物半導体層139及び半導体層137をエッチャントを使用して所望の形状にパターニングする時、前記不純物半導体層の一部が完全にエッチングされ除去されるように、前記第２絶縁層は前記半導体層137より若干薄いことが望ましい。
図１３に示すように、コンタクトホールを有する保護絶縁層145は、プラズマＣＶＤ反応室にアンモニアガス、シランガス、窒素ガスを注入し、窒化シリコン層を堆積してパターニングすることで形成される。コンタクトホールが形成された基板上に透明導電層を堆積し、パターニングして前記コンタクトホールを通してドレイン電極と電気的に接続する透明電極147を形成する。
このように前述した製造方法によって製造される薄膜トランジスタの構造は、ゲート電極133が、透明ガラス基板上に形成され、ゲート絶縁層135で覆われている。半導体層137が、前記ゲート絶縁層上に形成されていて、不純物半導体層139は、前記半導体層137上に離隔して配置された二つの部分から成る。第２絶縁層141は、前記不純物半導体層の各々の上に形成されている。ソース電極143aと、ドレイン電極143bは、前記不純物半導体層139と前記第２絶縁層141の二つの部分の上に各々形成されている。保護絶縁層145は、前記ソース電極143a、前記ドレイン電極143b、ゲート絶縁層135、及び半導体層137の一部を覆っている。保護絶縁層145が覆う半導体層137の一部は、不純物半導体層139、第２絶縁層141、及びソース・ドレイン電極によって覆われていない部分である。コンタクトホールは、前記ドレイン電極と透明電極を電気的に接触させるために前記保護絶縁層に形成されている。
【００１１】
【発明の効果】
本発明による薄膜トランジスタの製造方法は、エッチ速度をコントロールすることができる第２絶縁層を用いることによって、金属層、第２絶縁層、不純物半導体層及び半導体層を単一工程でエッチングさせることができる。従って、パターニング工程の数が減少して、製造工程が一層単純になり、製造のコストの節減ができる。
【図面の簡単な説明】
【図１】従来の液晶表示装置を示す回路図。
【図２】図１の回路の液晶表示素子を示す平面拡大図。
【図３】図１の回路に含まれる薄膜トラジスタの製造工程を示す図。
【図４】図１の回路に含まれる薄膜トラジスタの製造工程を示す図。
【図５】図１の回路に含まれる薄膜トラジスタの製造工程を示す図。
【図６】図１の回路に含まれる薄膜トラジスタの製造工程を示す図。
【図７】図１の回路に含まれる薄膜トラジスタの製造工程を示す図。
【図８】本発明による液晶表示装置の薄膜トラジスタの製造工程を示す図。
【図９】本発明による液晶表示装置の薄膜トラジスタの製造工程を示す図。
【図１０】本発明による液晶表示装置の薄膜トラジスタの製造工程を示す図。
【図１１】本発明による液晶表示装置の薄膜トラジスタの製造工程を示す図。
【図１２】本発明による液晶表示装置の薄膜トラジスタの製造工程を示す図。
【図１３】本発明による液晶表示装置の薄膜トラジスタの製造工程を示す図。
【図１４】本発明による液晶表示装置の薄膜トラジスタの製造工程を示す図。
【符号の説明】
13  ゲートバスライン
14  ソースバスライン
31、131  透明ガラス基板
33、133  ゲート電極
35、135  第１絶縁層
37、137  半導体層
39、139  不純物半導体層
40、140  エッチストッパ
41、141  第２絶縁層
43、143  第２金属層
43a 、143aソース電極
43b 、143bドレイン電極
45、145  保護絶縁層
47、147  画素電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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