(57)【特許請求の範囲】
【請求項１】
半導体装置を形成する方法であって：
基板を設ける段階；
前記基板上に複数のトランジスタを形成する段階；
前記複数のトランジスタを水素アニールする段階；
前記水素アニール後、前記複数のトランジスタ上に第１バリア層を形成する段階；
前記第１バリア層上に強誘電性キャパシタを形成する段階；
前記複数のトランジスタを覆う第２バリア層を介して前記強誘電性キャパシタを前記複数のトランジスタに電気的に結合する段階；および
前記第２バリア層の形成後、前記強誘電性キャパシタを酸素アニールする段階；
によって構成され、前記第１及び第２バリア層によって、前記水素アニールの悪影響から前記強誘電性キャパシタを保護するとともに、前記酸素アニールの悪影響から前記複数のトランジスタを保護することを特徴とする方法。
【請求項２】
半導体装置を形成する方法であって：
基板上に複数のトランジスタを形成する段階；
前記複数のトランジスタを水素アニールする段階；
前記水素アニール後、前記複数のトランジスタ上にバリア層を形成する段階；
前記バリア層上に強誘電性キャパシタを形成する段階；
前記強誘電性キャパシタと前記複数のトランジスタとの間に複数のコンタクト開口部を形成する段階；
窒化タンタルおよびアルミニウムによって構成される導電層を用いて前記強誘電性キャパシタを前記複数のトランジスタに電気的に結合する段階であって、前記導電層は前記複数のトランジスタを覆うように前記コンタクト開口部に形成される、段階；および
前記導電層の形成後、前記強誘電性キャパシタを酸素アニールする段階；
によって構成されることを特徴とする方法。
【請求項３】
半導体装置を形成する方法であって：
基板を設ける段階；
前記基板上にゲ−ト酸化物と基板との界面 (interface)を有する複数のCMOSトランジスタを形成する段階；
３ないし７％が水素で残部が窒素の水素アニールを用いて前記複数のCMOSトランジスタをアニーリングして、前記ゲート酸化物と基板との界面における原子ダングリングSi結合を拘束する（ｂｉｎｄ）段階；
前記水素アニール後、窒化シリコン・バリア層を介して前記複数のCMOSトランジスタを封止する段階；
前記窒化シリコン・バリア層の上に強誘電性キャパシタを形成する段階であって、前記窒化シリコン・バリア層によって、前記水素アニールの悪影響から前記強誘電性キャパシタを保護する、段階；
前記複数のCMOSトランジスタを覆う窒化タンタル・バリア層を介して前記強誘電性キャパシタを前記複数のCMOSトランジスタに電気的に結合する段階；および
前記窒化タンタル・バリア層の形成後、前記強誘電性キャパシタを酸素アニールする段階；
によって構成されることを特徴とする方法。
【請求項４】
半導体装置を形成する方法であって：
基板を設ける段階；
前記基板上にゲート酸化物と基板との界面を有する複数のCMOSトランジスタを形成する段階；
水素アニールを介して前記複数のCMOSトランジスタをアニーリングする段階；
前記水素アニール後、窒化シリコン・バリア層を介して前記複数のCMOSトランジスタを封止する段階；
前記窒化シリコン・バリア層上に強誘電性キャパシタを形成する段階であって、前記窒化シリコン・バリア層によって、前記水素アニールの悪影響から前記強誘電性キャパシタを保護する、段階；
前記複数のCMOSトランジスタを覆う窒化タンタル・バリア層を介して前記強誘電性キャパシタを前記複数のCMOSトランジスタに電気的に結合する段階；および
前記窒化タンタル・バリア層の形成後、摂氏３００度ないし５００度の温度範囲内の酸素環境において前記強誘電性キャパシタをアニーリングする段階であって、該酸素アニーリングにより前記強誘電性キャパシタの歩留まりを改善し、前記窒化シリコン・バリア層及び前記窒化タンタル・バリア層が前記酸素環境の悪影響から前記複数のCMOSトランジスタを保護する、段階；
によって構成されることを特徴とする方法。
【請求項５】
半導体装置を形成する方法であって：
基板上に複数のトランジスタを形成する段階；
前記複数のトランジスタを水素アニールする段階；
前記水素アニール後、前記複数のトランジスタ上に第１バリア層を形成する段階；
前記第１バリア層上に強誘電性キャパシタを形成する段階であって、前記強誘電性キャパシタは、第１電極，第２電極，および前記第１電極と前記第２電極とを隔てる強誘電性材料を有する、段階；
前記強誘電性キャパシタ上に誘電層を形成する段階；
前記強誘電性キャパシタの前記第１電極または前記第２電極のいずれか一方に、前記強誘電性キャパシタを前記複数のトランジスタに電気的に結合する少なくとも１つのメタル・コンタクトを形成する段階であって、前記メタル・コンタクトは、前記複数のトランジスタを覆う第２バリア層を含む、段階；および
前記メタル・コンタクトの形成後、前記強誘電性材料を酸素アニールし、前記少なくとも１つのメタル・コンタクトが形成された後の前記強誘電性材料を補償する段階；
によって構成されることを特徴とする方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、一般に半導体処理に関し、さらに詳しくは、半導体ウェハ上に強誘電性メモリ装置を形成する方法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
強誘電性メモリ・セルおよび強誘電性メモリ部分を含むマイクロコントローラは、現在、大量生産されているか、あるいは大量生産を考慮されている。半導体基板上にPMOSおよび／またはNMOSトランジスタを作成する場合は、PMOSおよび／またはNMOSトランジスタには水素アニール工程が行われるのが普通である。この水素アニール工程により、ダングリング・ボンドが打ち消され、PMOSおよび／またはNMOSトランジスタの基板とゲート酸化物との界面の表面電荷の問題が軽減される。従って、水素アニールは、大幅にトランジスタの歩留まりを良くして、ゲート誘電体の絶縁破壊を減らし、閾値電圧（Vt）シフトを最小限に抑える。しかし、水素アニール工程では水素を基板内に入れて、この水素アニールが、付着された強誘電材料を破壊する。そのため、NMOSおよび／またはPMOSトランジスタを強誘電性キャパシタと共に集積回路基板上に集積する場合は、水素アニールを用いてCMOSトランジスタの歩留まりを改善するが、このアニール工程により、CMOSトランジスタ上の強誘電性キャパシタの歩留まりが下がる。水素アニールによりICの総歩留まりは、あまり改善されず、従来のトランジスタ水素アニール法を用いると、強誘電性故障率が大きくなるので歩留まりが下がることもある。
【０００３】
水素アニールを行う代わりに、酸素アニールを用いて強誘電性キャパシタの歩留まりを改善することができる。しかし、酸素アニールは、その下にあるPMOSおよびNMOSトランジスタを損傷することが多い。従って、当技術で周知の水素アニール工程を用いる場合は、基板内のCMOSトランジスタの歩留まりは改善されるが、トランジスタの上にある強誘電性キャパシタが損傷を受ける。代わりに、酸素アニールを用いると、強誘電性キャパシタの歩留まりは改善されるが、基板内のトランジスタが損傷を受けるか、あるいはトランジスタの工程損傷を除去するまで適度にアニーリングされず、トランジスタの歩留まりは不充分なものになる。従って、単独の集積回路基板上の強誘電性装置とトランジスタ装置の両方をアニーリングして、強誘電性キャパシタの歩留まりとトランジスタの歩留まりの両方を同時に強化し、IC全体の歩留まりを強化する方法は従来の技術には存在しない。コストを下げてより良く製造された集積回路を得るために、歩留まりの高い強誘電性キャパシタを、歩留まりの高いPMOSおよびNMOSトランジスタと単独の工程フローの中で集積することのできるアニーリング方法を提供することが必要である。
【０００４】
【実施例】
一般に、本発明は、強誘電性メモリ装置を製造する方法と、その結果得られる強誘電性メモリ構造である。強誘電性工程は、基板内にN 型およびP 型CMOSトランジスタを作成することにより開始される。次に、CMOSトランジスタは、ほぼ摂氏３９０度（通常は摂氏２００度ないし摂氏５００度の温度が用いられる）で、水素アニール内でアニーリングされる。この水素アニールには、４ないし５％が水素で残部が窒素の環境にウェハを被爆させる段階が含まれる。水素アニールは、CMOSトランジスタ作成の後に実行されて、ダングリング・ボンドまたは多結晶シリコン・ゲート電極付近のシリコン・ゲート酸化物界面のQss を打ち消す。CMOSトランジスタのゲート酸化物と基板との界面のダングリング・ボンド（ｄａｎｇｌｉｎｇ  ｂｏｎｄｓ）をこのように軽減することにより、閾値電圧（Vt）が安定し、トランジスタの歩留まりが上がる。水素アニール後は、通常４５０オングストローム厚の窒化シリコン層が付着される。この窒化シリコン層は、ウェハの前面だけでなく背面にも付着される。窒化シリコン層には、水素アニールからCMOSトランジスタまで水素原子が含有され、層を囲い込んで、歩留まりを改善し、なおかつ水素が分離して、その後の強誘電性処理に損傷を与えることを防ぐ。
【０００５】
窒化シリコン層の付着後に、強誘電性キャパシタの処理が開始される。好適な形態においては、酸化タンタル・ストロンチウム・ビスマス（strontium bismuth tantalum oxide）が、CMOSトランジスタの上にある強誘電性キャパシタの強誘電体として用いられる。酸化タンタル・ストロンチウム・ビスマスは、通常Y1と示され、化学記号SrBi2Ta2を有する。強誘電性キャパシタ材料としてその他の強誘電性材料を用いることができることに留意することが重要である。次に、強誘電性キャパシタの電極まで接触開口部がエッチングされ、基板上にトランジスタが形成される。窒化タンタル・バリアがアルミニウムの第１金属層（通常９８％／１％／１％のアルミニウム／シリコン／銅）のために付着され、これらの接触開口部を埋める。窒化タンタルは、強誘電性キャパシタのプラチナ電極とアルミニウムとの間のバリアとして用いられる。窒化タンタルは、アルミニウムとシリコン基板材料との間のバリアとしても用いられる。窒化タンタルは、さらに、前述のトランジスタ水素アニールからトランジスタ領域までの水素を囲い込み、水素アニールがその後の強誘電処理に影響を与えないようにする。
【０００６】
強誘電性キャパシタと金属相互接続部が完全に形成されると、酸素アニールが実行されて強誘電性材料を結晶化させる。強誘電性材料とその後の材料とを付着およびエッチングする場合は、機械的損傷およびプラズマ電荷損傷により強誘電性材料が動作不能になる。酸素アニールは、強誘電性材料内の欠陥と損傷を補修して強誘電性材料の歩留まりを上げ、強誘電性装置の動作を改善するために必要である。一般に酸素アニールは摂氏４００度（摂氏３００度ないし５００度）で行われ、環境は純粋な酸素（O2）である。
【０００７】
酸素アニールは、強誘電性装置の性能を大幅に改善するが、トランジスタの性能を大きく妨げることに留意することが重要である。従って、以前に付着された上述の窒化シリコン層と窒化タンタル・バリアを用いて、酸素アニールの効果から水素アニール効果を分離する。言い換えると、窒化シリコン層は、CMOSトランジスタに対する水素アニールの水素の利点をすべて含み、なおかつ水素がCMOSトランジスタの上にある強誘電性キャパシタ・アレイを損傷することを防ぐ。さらに、窒化シリコン層は、酸素アニールに強誘電性キャパシタの性能を改善させ、なおかつ酸素アニールが下部にあるCMOSトランジスタを損傷しないようにする。従って、上記の工程を用いることにより、水素アニールを介して最適化されたトランジスタと、酸素アニールを介して最適化された強誘電性キャパシタとを備える強誘電性装置を、単独の基板上に形成して、なおかつ酸素アニールがトランジスタ性能に与える悪影響を回避し、水素アニールが強誘電性材料に与える悪影響を回避することができる。結果として得られる製品は、集積回路産業ではいまだかつで製造されたことのない、歩留まりが高く高性能のCMOS強誘電性製品である。
【０００８】
上記の工程は、図１ないし図１４を参照するとさらに良く理解することができる。
【０００９】
図１は、高性能で高歩留まりの強誘電性集積回路を形成するために用いられる工程の始まりを示す。図１では、基板１０が設けられる。好適な形態においては、基板１０はN 型シリコン半導体ウェハである。他の形態では、基板１０は、絶縁体上シリコン（SOI: silicon on insulator ）基板，ガリウム・ヒ素基板，ゲルマニウム・ドーピング基板，N 型またはP 型のシリコン・ウェハ，ウェハ結合基板または同様の半導体ウェハ開始材料とすることもできる。ウェハには、製造識別のための識別番号がレーザ刻印される。薄い酸化物層（図１には特に図示されない）が形成され、次にそれより厚い窒化物層１２が付着される。フォトレジスト層１４が、窒化シリコン層１２の上にスピン形成される。フォトレジスト層１４は、リソグラフィック・マスキング工程を介して光に被爆され選択的に化学現像される。次にエッチング手順を用いて、現像されたフォトレジスト層１４により露出された窒化シリコン層１２の部分がエッチング除去される。N 型イオン注入段階を用いて、基板１０の被露出領域内にリンを注入し、ドーピング領域１６として示される基板１０のN ドーピング領域を形成する。領域１６を形成する通常の注入工程は、８０Kev ないし１２０Kev で行われ、１ｘ１０13原子／cm2 の表面積線量でリン注入が行われる。
【００１０】
図２は、アッシング工程を経て基板からフォトレジスト層１４が剥がされる様子を示す。レジストの除去に続いて、図２に示される熱酸化物成長工程により、領域１６の上面が酸化される。熱酸化物成長工程の結果、厚みが２，５００ないし４，５００オングストロームのウェル酸化物領域１８ができる。領域１６内のリンは、酸化物部分１８の下で「はねのける（ｓｎｏｗｐｌｏｗ）」、すなわち酸化物内のリンの偏析係数が、リンが酸化物に消費されることに抵抗して、代わりに酸化物／シリコン成長領域の界面に堆積するような値になる。酸化物１８の形成後、窒化層１２が既知の窒化物エッチング処理によりエッチングされる。その後、層１８を注入マスクとして用いて、基板１０内にホウ素をイオン注入して、ホウ素ドーピング領域２０を形成する。ホウ素注入のためのエネルギは、通常、２５Kev ないし４５Kev で、注入線量は、ほぼ１x １０12原子／cm2 から１x １０13原子／cm2 である。
【００１１】
図３は、熱ウェル励振工程を用いて、領域１６，２０内のドーパント原子を基板内により深く励振／拡散させ、N ウェル領域１６とP ウェル領域２０とを形成する様子を示す。熱励振工程を用いてウェル領域を形成した後で、酸化物層１８がエッチング環境に被爆されて基板１０から除去される。３００ないし６５０オングストロームの酸化物層２２が、ウェル領域１６，２０の上に形成される。１，２００ないし１，８００オングストロームの窒化シリコン層２４が層２２の上に付着される。フォトレジスト２６がウェハ上にスピン形成され、図３に示されるようにパターニングされる。ウェル１６，２０の界面領域上にある層２４，２２の被露出部分が、図３に示されるようにエッチングされる。層２２，２４を貫通して開口部をエッチングした後で、フォトレジスト２６が図４のアッシング工程を介して剥がされる。
【００１２】
図４では、別のフォトレジスト層３０が基板上に付着され、図４に示されるようにパターニングされる。次にフォトレジスト３０と層２４，２２が、イオン注入段階のハード／ソフト・マスキング領域として用いられて、ホウ素が注入され、ウェル２０内に領域２８が形成される。領域２８を形成するために用いられるイオン注入段階は、毎平方センチあたり１x １０13ないし１x １０14個の原子を、P ウェル２０の電界酸化物分離領域内に入れる低エネルギの注入である。
【００１３】
図５では、フォトレジスト層３０が基板から剥がされ、電界酸化物領域３２が層２４，２２の開口部内に成長する。窒化シリコン層２４があるために、図５に示される酸化物領域３２のバーズビーク効果が制限される。電界酸化物分離領域３２の通常の厚みは、約５，０００ないし、１０，０００オングストロームの範囲である。電界酸化物領域３２が形成されると、層２２，２４が酸化物／窒化物エッチング処理を介してウェハから除去される。
【００１４】
電界酸化物領域３２が形成された後、図６ではゲート酸化物３４が形成される。ゲート酸化物は、テトラエチルオルトシラン（TEOS）酸化物と熱酸化物の複合誘電体であっても、あるいは、約４０ないし１５０オングストロームの厚みを有する単独の熱酸化物層であってもよい。層３４は、ゲート酸化物層であり、これは窒化，フッ化または塩素に曝露されてゲート酸化物性能が強化される。ゲート酸化物形成に先立ち基板表面をより清浄にするために、ゲート酸化物３４の形成前に防食ゲート酸化物工程を実行する場合があることに留意することが重要である。ゲート酸化物層３４の形成後、ゲート・ポリA （A 多結晶シリコンとも呼ぶ）が図６の層３６を介して形成される。ゲート電極のA 多結晶シリコン層の通常の厚みは、３００ないし６５０オングストロームである。図６では、フォトレジスト層３８が図示されるように付着およびパターニングされる。フォトレジスト層３８は、ホウ素のイオン注入段階のマスキング層として用いられ、この注入段階によりウェル２０内にドーピング領域４０が形成される。領域４０を形成するための注入段階は、通常は低エネルギの段階であり、通常は、閾値電圧（Vt）調整手段としてP ウェル・アレイ内にホウ素を注入する。次に、第２回目のより高エネルギのホウ素注入が行われ、ウェル２０内にパンチスルー保護領域を形成する。パンチスルー高エネルギ注入は、ソースおよびドレイン電極周辺の空乏領域を減らすようにウェル２０内のソースおよびドレイン領域周囲に高線量のホウ素を与え、パンチスルー漏洩現象と既知の短チャネル効果を避けるために用いられる。
【００１５】
図７は、基板からフォトレジスト層３８が除去され、A 多結晶シリコン層３６上にB 多結晶シリコンが付着される様子を示す。B 多結晶シリコン層３８は、A 結晶シリコン層３６より厚いのが普通で、２，２５０ないし３，５００オングストロームの範囲である。多結晶シリコン層３６，３８は接触して１つの多結晶シリコンゲート電極層を形成し、このとき層A ／B が二重に付着されたという唯一の証拠は、A ／B 多結晶シリコン層を隔てる連続する結晶境界である。適切なゲート電極導電性を得るためには、層３６，３８は付着中にその場でドーピングすることも、あるいは付着後にドーパントでイオン注入することもできる。
【００１６】
図８は、多結晶シリコン層３６，３８がリソグラフィック・パターニングとエッチングを受けて、ゲート電極３７a ，３７b が形成される様子を示す。ゲート電極３７ａはP ウェル領域２０の上に、ゲート電極３７b はN ウェル領域１６の上にできる。従って、ゲート電極３７a はN チャネル・トランジスタのゲート電極であり、ゲート電極３７b はP チャネル・トランジスタの電極である。そのため、図８は、CMOS工程を用いて、単独のシリコン基板１０上にN チャネルとP チャネルのトランジスタを両方とも作成する様子を示す。ゲート電極３７a ，３７b のパターニングとエッチングが終わると、N 型で低濃度にドーピングされたドレイン領域４０が、ウェル２０内に形成され、P 型ドーパントで低濃度にドーピングされたドレイン領域４２がウェル１６内に形成される。従って、領域４０，４２は、それぞれのトランジスタについて低濃度ドーピング・ドレイン（LDD ：lightly doped drain ）領域である。
【００１７】
図９は、窒化シリコン層が付着およびエッチングされて、ゲート電極３７a ，３７b の横方向に隣接する窒化シリコン・スペーサ４４を形成する様子を示す。スペーサを形成する際、窒化シリコン層の通常の厚みは、３００ないし２，５００オングストロームの間であるのが普通で、付着厚によりスペーサのベース厚が決まることが多い。Tegal ９０１または同様の反応性イオン・エッチング（RIE reactive ion etch ）装置を用いると、図９に示されるように、窒化シリコン・スペーサ４４内に同形の窒化シリコン層をエッチングすることができる。図９に示される処理の後で、背面アッシングおよび／またはエッチングとRTP 処理とを任意で用いて、シリコン基板１０内にゲッタリング動作を実行することができる。窒化物スペーサ４４を用いて、高濃度にドーピングされた注入物をLDD 領域に横方向に隣接するウェル領域２０，１６内に自己整合させ、CMOSトランジスタのソースおよびドレイン領域４０，４２の形成を完了する。低濃度にドーピングされたドレイン（LDD ）領域は、通常はリンおよびホウ素の注入で形成されるが、高濃度にドーピングされたドレイン（HDD ：highly doped drain）領域はヒ素およびBF2 で形成されるのが普通であるので、HDD 領域はLDD 領域よりも熱拡散が少ないか、あるいは基板内への注入が浅くなる。図９では、CMOSトランジスタの形成は構造としては完了している。
【００１８】
図１０は、７００オングストロームから１，５００オングストロームのTEOS層４６が、ゲート電極３７a ，３７b の上に付着される様子を示す。層４６の付着後に、CMOSトランジスタは摂氏３９０度の水素アニール工程に被爆され、ウェハは、４〜５％の水素と残部は窒素（N2）を含有する環境に被爆される。この水素アニール工程は、ウェル領域２０とゲート誘電層３４との間のSi-SiO2 界面におけるダングリング・ボンドを消滅させるので、トランジスタにとって有利である。同様に、ウェル領域１６とゲート誘電層３４との間のダングリング・ボンドは、ゲート電極３７b の下で消滅する。ダングリング・ボンドがこのように消滅することで、歩留まりが改善され、ウェハの長さとウェハ上の各ICの長さにわたり閾値電圧（Vt）が安定し、それによりCMOSトランジスタの動作が改善される。
【００１９】
しかし、水素アニールは、その後で形成される強誘電性キャパシタに悪影響を与える。そのため、３００ないし７５０オングストロームの窒化シリコン層４８は、水素アニールが実行された直後に、TEOS層４６上に直接的に付着される。好適な形態においては、窒化シリコン層４８は、ゲート電極３７a ，３７b の上に付着されるだけでなく、ウェハの側壁とウェハ基板１０の背面にも付着される。好ましくは、低圧化学蒸着（LPCVD ：low pressure chemical vapor deposition）工程を用いるが、任意のCVD 工程を実行することもできる。好適な形態において、窒化シリコンが付着されない唯一の場所は、処理中にウェハを固定するために付着チャンバ内に締め付けられた領域である。窒化シリコン層４８は、CMOSトランジスタに対する水素アニールの効果を抑え、なおかつ、この後の図１１ないし図１４で行われるすべての後続の処理に対する水素アニールの効果を最小限に抑えるために付着される。窒化物層４８の付着に続き、５，０００ないし７，０００オングストロームのBPSG付着とリフロー工程が行われる。その結果、BPSG層５０が図１０に示されるようにできる。BPSG層５０の形成後、１，０００ないし２，０００オングストロームのTEOS層５２がBPSG層５０の上に付着される。
【００２０】
図１１は、CMOSトランジスタの上にある強誘電性キャパシタを形成するために用いられる処理の開始を示す。図１１では、１００ないし８００オングストロームのチタン層５４が１，５００オングストロームのTEOS層５２の上に付着される。次に、摂氏６５０度でO2による３０分の酸化工程が用いられて、１００ないし８００オングストロームのチタンを、約１７５ないし１，４００オングストロームの二酸化チタンに変換する。これを層５４により図１１内に図示する。次に、２，２５０ないし４，０００オングストローム厚のプラチナ層が、層５８として付着され、層５８は酸化チタン層５４に接触する。層５８の形成後、酸化タンタル・ストロンチウム・ビスマス（Y1）または同様の強誘電性材料が、ウェハ５８上にスピン形成されて、強誘電体６０を形成する。強誘電性材料６０の層を付着またはスピン形成した後で、酸素アニール工程を実行して、スピンコート材料の有機含有物を除去し、強誘電性層を所望の強誘電性結晶相に結晶化させる。この酸素アニールは、通常は、少なくとも１分間から数十分または数百分までの熱被爆時間範囲内で、摂氏６００度ないし８００度で行われる。他の強誘電性付着法も知られており、それを用いることもできるが、すべての強誘電性付着法は、高温処理または酸素環境でのアニールを必要とするのが普通である。次に、１，５００ないし３，０００オングストロームのプラチナ層６２が付着され、その後で１００ないし３００オングストロームのチタン層が付着される。チタン層は酸化されて、１７５ないし５２５オングストローム厚の酸化チタン層６４を形成する。従って、層５４，５８は、第１強誘電性キャパシタ電極を、層６２，６４が第２強誘電性キャパシタ電極を形成し、層６０が強誘電性材料であるキャパシタ誘電体を形成する。
【００２１】
図１２は、第１のフォトリソグラフィック工程を用いて、層６２，６４によって構成される上部電極をパターニングおよびエッチングし、強誘電性材料６０をエッチングする様子を示す。層６２，６４によって構成される電極は、三層構造（「ウェディング・ケーキ」）法で層６０をエッチングするために用いられる段階とはフォトリソグラフィック的に異なる段階でエッチングしてもよいことに留意することが重要である。しかし、図１２は、上部の電気構成層６２，６４が、図１２でエッチングされるキャパシタ誘電体６０に自己整合される状態を示す。次に第２のフォトリソグラフィック段階が用いられて、層５８，５４を規定し、第１電極接触部６５を残す。さらに、層５８，５４をパターニングして、選択された特定の回路レイアウトに適するように、複数の個別のキャパシタを接続することができる。基本的には、図１２は層５４ないし６４のすべてがリソグラフィック・パターニングおよびエッチングされ、個々の強誘電格納セルのための個々のキャパシタを形成する様子を示す。
【００２２】
図１２に示される層のパターニングおよびエッチング全体で、他の動作酸化物アニールを実行し、１回以上のプラズマ被爆，熱サイクリングまたは機械的歪みなどによる強誘電性材料への損傷を間欠的に補正することができることに留意することが重要である。図１３は、３，０００ないし５，０００オングストロームのTEOS層６６が付着される様子を示す。次に、層６６を貫通して開口部が形成され、図１３の強誘電性キャパシタの第１および第２電極を露出させる。層６４は、良好な導体とはならないので、できるだけエッチング除去して、層６２のプラチナを露出して優れた電気接触を得るようにする。接触領域６５を用いて、強誘電性キャパシタの底部電極または第１電極に接触し、このとき接触は層６４のキャパシタ電極部分に直接行い、強誘電性キャパシタの第２電極に接触する。
【００２３】
図１４は、図１３のキャパシタに対して開口部が形成された後、第２のフォトリソグラフィック・エッチング工程が用いられて、層６６，５２，５０，４８，４６，３４を貫通して開口部が形成され、電気的接触を形成するために露出が必要なソースおよびドレイン領域４０，４２を露出する様子が示される。１組の同様の接触保持部が形成され、ゲート電極３７a ，３７b に接触する。これらのゲート接触は図１４には図示されない。図１４の接触開口部のすべてが形成された後で、窒化タンタル金属バリア層６７が接触開口部内に付着される。層６７は、全部が窒化タンタル，タンタルの第１層と窒化タンタルの第２層あるいはタンタルの第１層と窒化タンタルの第２層のいずれかである。層６７は、窒化チタン，タンタルまたはチタン・タングステンなど、窒化タンタル以外の任意のバリア金属とすることができるが、窒化タンタルまたは窒化タンタル化合物が好適である。層５７の形成に続いて、５，０００ないし７，０００オングストロームのアルミニウムが付着されて、アルミニウム層６８を形成する。このアルミニウム層は、通常は９８％のアルミニウムと１％のシリコンと１％の銅合金とを含む。フォトリソグラフィック工程を用いて、アルミニウム層６８と窒化タンタル層６７とを、図１４に示されるような個々の接触領域にパターニングおよびエッチングする。
【００２４】
図１４は、トランジスタ・ゲート電極３７a がこれらの接触領域６７／６８の一方を介して、図１４の右側付近に形成される強誘電性キャパシタに結合される様子を示す。従って、トランジスタ・ゲート化された、ゲート電極３７a と図１４の最も右側に図示されるキャパシタとが電気的に結合されて、単独のトランジスタDRAMセルに必要とされる回路構成と同様の構造内に、単独の強誘電性メモリ・セルを形成する。層６８と層６７とがパターニングおよびエッチングされると、強誘電性材料６０は、図１１から図１４までに行われたすべてのフォトリソグラフィック誘電性付着とエッチング処理とにより強誘電性材料内に起こった機械的および電荷／プラズマ損傷を補修するために、酸素（O2）アニールを必要とする。このアニールと前回の酸素アニールのために、摂氏３００ないし４２５度の温度で好ましくは純粋なO2環境に約３０分間基板を入れる。酸素アニールは、普通はCMOSトランジスタ動作に悪影響を与えるか、あるいはトランジスタの歩留まりを上げるためにトランジスタの損傷を適切にアニーリングしない。しかし、バリア層６７を有する窒化物層４８は、ゲート３７a ，３７b によりゲート化されたCMOS装置を、酸素アニールから保護する。従って、CMOSトランジスタがこの酸素アニールにより悪影響を与えられず、高い水素アニーリングの歩留まりを維持しながら、強誘電性材料６０を酸素アニールを用いて最適に補修することができる。
【００２５】
歩留まりと性能を上げるために強誘電性材料の酸素アニーリングを行った後で、数千オングストロームのTEOS層７０がパッシベーション分離として付着される。次にパッシベーション層７０を貫通して孔がエッチングされ、ICの接触ボンド・パッドを露出させ、これで集積回路に従来の実装と試験を行う準備ができる。まとめると、図１ないし図１４は、強誘電性材料を損傷せずに、水素アニールを用いてCMOSトランジスタの歩留まりと性能とを上げる方法を教示する。同じ工程で、酸素アニールを用いて、CMOSトランジスタ・アレイの動作に悪影響を与えずに強誘電性材料にも有利になる。従って、ICのどの部分にも悪影響を与えずに、CMOS強誘電性ICの全体性能および歩留まりが改善される。
【００２６】
本発明は特定の実施例を参照して図示および説明されたが、当業者には更なる改良および改善が可能であろう。本発明は、ここで図示された特定の形態に限られるものではなく、本発明の精神と範囲から逸脱しないすべての改良を添付の請求項に包含するものである。たとえば、図１４の強誘電性層６０として任意の種類の強誘電性材料を用いることができる。基板の上面に２つ以上の金属層を付着することもできるので、図１ないし図１４に示された工程を２層，３層または４層金属工程に組み込むこともできる。基板上に２層以上の多結晶シリコン層を付着して、同じ基板上に強誘電性メモリ・セルと他の装置を両方とも形成することができる。キャパシタの導電性電極を、他の導電性材料と置き換えて、プラチナおよび／またはチタンを用いなくても済むようにすることができる。本件で教示されるチタン・バリアと窒化タンタル・バリアは相互に交換可能であり、他の導電性屈折金属と屈折金属酸化物をバリア層として用いることもできる。本件で教示される誘電層を任意の誘電性材料で形成することもできる。本件で教示される水素アニールは４〜５％の水素を含有するものとして記述されるが、３〜７％など他の任意の水素濃度を用いることができることは明白である。本件で記述される特定の温度，時間，厚み，線量，エネルギなどは好適な数量であるが、ここで好適と示された範囲の外にある他の数量を用いることもできる。
【００２７】
本件で教示される酸素アニールは、アルミニウム金属被覆段階の後で実行されることに注目することが重要である。アルミニウム形成の後に酸素アニーリングを行うと、アルミニウムを酸化させ損傷を与えると広く信じられているので、このように金属被覆の後に酸素アニールを行うことは特異である。実験の結果、本件で教示される金属後の酸素アニールは、当技術の教義により初期に思われていたほど、金属に大きな損傷を与えないことがわかった。
【００２８】
ジルコン酸塩鉛チタン酸塩（PZT ：lead zirconate titanate ），チタン酸塩バリウム（barium titanate ），チタン酸塩カルシウム（calcium titanate），チタン酸塩ビスマス（bismuth titanate），チタン酸塩ストロンチウム（strontium titanate），ジルコン酸塩鉛（lead zirconate），ジルコン酸塩ランタン鉛チタン酸塩（lead lanthanum zirconate titanate ），ジルコン酸塩ニオビウム鉛チタン酸塩（lead niobium zirconate titanate ），ジルコン酸塩ランタン・ニオビウム鉛チタン酸塩（lead lanthanum niobium zirconate titanate ），酸化タンタル・ストロンチウム・ビスマス（Y1），ニオブ酸塩ビスマス・ストロンチウム（strontium bismuth niobate ），ニオブ酸塩ビスマス・ストロンチウム・タンタル酸塩（strontium bismuth niobate tantalate ），チタン酸塩ストロンチウム・バリウム（barium strontium titante）および／またはチタン酸塩鉛（lead titanate ）などの任意の強誘電性材料を単独で、あるいは任意の組み合わせで本発明に用いることができる。
【００２９】
強誘電性装置を形成する方法も提供される。強誘電性キャパシタが形成される。強誘電性キャパシタ上方の誘電層が形成される。誘電層内の少なくとも１つの開口部が規定され、強誘電性キャパシタの少なくとも一部分が露出される。窒化タンタルによって構成されるバリア層が少なくとも１つの開口部内に形成される。金属材料がバリア層上に置かれる。
【図面の簡単な説明】
【図１】本発明による強誘電性セルを形成する方法の断面図である。
【図２】本発明による強誘電性セルを形成する方法の断面図である。
【図３】本発明による強誘電性セルを形成する方法の断面図である。
【図４】本発明による強誘電性セルを形成する方法の断面図である。
【図５】本発明による強誘電性セルを形成する方法の断面図である。
【図６】本発明による強誘電性セルを形成する方法の断面図である。
【図７】本発明による強誘電性セルを形成する方法の断面図である。
【図８】本発明による強誘電性セルを形成する方法の断面図である。
【図９】本発明による強誘電性セルを形成する方法の断面図である。
【図１０】本発明による強誘電性セルを形成する方法の断面図である。
【図１１】本発明による強誘電性セルを形成する方法の断面図である。
【図１２】本発明による強誘電性セルを形成する方法の断面図である。
【図１３】本発明による強誘電性セルを形成する方法の断面図である。
【図１４】本発明による強誘電性セルを形成する方法の断面図である。
【符号の説明】
１０  半導体基板
１６，２０  ドーピング領域
３２  電界酸化物領域
３４  ゲート酸化物
３７a ，３７b ，４０，４２  CMOSトランジスタ
４４  スペーサ
４６，５２，６６  TEOS層
４８  窒化物層
５０  BPSG層
５４，６４  酸化チタン層
５８，６２  プラチナ層
６０  強誘電性材料
６７  バリア層
６８  アルミニウム層
７０  パッシベーション層
【図１】
0004170409.tif 000002
【図２】
0004170409.tif 000003
【図３】
0004170409.tif 000004
【図４】
0004170409.tif 000005
【図５】
0004170409.tif 000006
【図６】
0004170409.tif 000007
【図７】
0004170409.tif 000008
【図８】
0004170409.tif 000009
【図９】
0004170409.tif 000010
【図１０】
0004170409.tif 000011
【図１１】
0004170409.tif 000012
【図１２】
0004170409.tif 000013
【図１３】
0004170409.tif 000014
【図１４】
0004170409.tif 000015