(57)【特許請求の範囲】
【請求項１】
外部から入力される入力信号をクロック信号に同期して取り込む入力信号取込手段と、
クロック選択信号を出力するクロックタイミング選択手段と、
前記クロック選択信号および外部クロック信号を受けて、該クロック選択信号の信号値に応じた所定のタイミングの前記クロック信号を生成し、該クロック信号を前記入力信号取込手段に出力するクロック生成手段とを備え、
前記クロック生成手段は、前記外部クロック信号とは位相が反転した内部クロック信号および前記外部クロック信号から所定時間遅れた内部クロック信号をそれぞれ生成する複数の内部クロック生成部を備え、前記クロック選択信号により選択された内部クロック信号を、前記クロック信号として前記入力信号取込手段に出力するように構成し、
前記所定時間を、前記外部クロック信号のエッジから前記入力信号が示すデータが確定するまでの時間より大きくしたことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記クロック生成手段は、前記外部クロック信号に対して位相が反転している反転内部クロック信号を生成する第１の内部クロック生成部と、遅延回路により前記外部クロック信号から前記所定時間遅れた遅延内部クロック信号を生成する第２の内部クロック生成部とを備え、
前記クロック生成手段は、前記クロック選択信号が、一方の信号値であるときに前記クロック信号として前記反転内部クロック信号を出力し、他方の信号値であるときに前記クロック信号として前記遅延内部クロック信号を出力することを特徴とする半導体装置。
【請求項３】
請求項１または請求項２記載の半導体装置において、
前記クロックタイミング選択手段は、クロック選択情報を設定する選択情報設定部を備え、
前記クロック選択信号は、前記選択情報設定部に設定された前記クロック選択情報に基づいて出力されることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記選択情報設定部は、外部から設定可能なレジスタにより構成され、前記クロックタイミング選択手段は、前記レジスタの記憶値に応じた信号値の前記クロック選択信号を出力することを特徴とする半導体装置。
【請求項５】
請求項３記載の半導体装置において、
前記選択情報設定部は、ヒューズにより構成され、前記クロックタイミング選択手段は、ヒューズの溶断の有無に応じた信号値の前記クロック選択信号を出力することを特徴とする半導体装置。
【請求項６】
請求項３記載の半導体装置において、
前記選択情報設定部は、ボンディングパッドおよびボンディングワイヤにより構成され、前記クロックタイミング選択手段は、前記ボンディングパッドに接続される前記ボンディングワイヤに与えられた電圧値に応じた信号値の前記クロック選択信号を出力することを特徴とする半導体装置。
【請求項７】
請求項３記載の半導体装置において、
前記選択情報設定部は、半導体製造工程で使用するホトマスクのパターン形状に対応して半導体基板上の所定の位置に形成された導電膜により構成され、前記クロックタイミング選択手段は、前記導電膜の接続先の電圧値に応じた信号値の前記クロック選択信号を出力することを特徴とする半導体装置。
【請求項８】
請求項１または請求項２記載の半導体装置において、
前記クロックタイミング選択手段は、前記外部クロック信号の周波数を検出する周波数検出回路を備え、
前記周波数検出回路は、検出した前記外部クロック信号の周波数に応じた前記クロック選択信号を出力することを特徴とする半導体装置。
【請求項９】
外部から入力される入力信号をクロック信号に同期して取り込む入力信号取込手段と、
クロック選択信号を出力するクロックタイミング選択手段と、
前記クロック選択信号および外部クロック信号を受けて、該クロック選択信号の信号値に応じた所定のタイミングの前記クロック信号を生成し、該クロック信号を前記入力信号取込手段に出力するクロック生成手段とを備え、
前記クロック生成手段は、前記外部クロック信号とは位相が反転した第１内部クロック信号、または、前記外部クロック信号から所定時間遅れた前記外部クロック信号とは位相が同相の第２内部クロック信号を選択的に生成する複数の内部クロック生成部を備え、前記クロック選択信号により選択された第１内部クロック信号または第２内部クロック信号を、前記クロック信号として前記入力信号取込手段に出力するように構成し、
前記所定時間を、前記外部クロック信号のエッジから前記入力信号が示すデータが確定するまでの時間より大きくしたことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部から入力される入力信号をクロック信号に同期して取り込むクロック同期型の半導体装置に関する。
【０００２】
【従来の技術】
一般に、集積回路等の半導体装置は、マイクロコンピュータ等のロジックLSIと、DRAM（ダイナミックランダムアクセスメモリ）等のメモリLSIとに大別されている。マイクロコンピュータは、クロック同期型の半導体装置として幅広く知られている。一方、近時、メモリLSIにおいても、シンクロナスDRAM等のクロック同期型のものが開発されている。
【０００３】
シンクロナスDRAMは、外部から入力される外部クロック信号に同期してインタフェース回路を高速に動作させることにより、データの書き込み・読み出しを高速に行うことを可能にしており、最高動作周波数が100MHz以上のものが開発されている。
図１６は、この種の半導体装置における入力インタフェース部の構成例を示している。図において、入力インタフェース部１は、複数の入力信号取込回路３を有している。
【０００４】
各入力信号取込回路３には、それぞれ外部クロック信号CLKおよび入力信号Din(a)（またはDin(b)）が入力されている。入力信号取込回路３からは、内部回路５に向けて、内部信号Doutz(a)・Doutx(a)（またはDoutz(b)・Doutx(b)）が出力されている。なお、内部信号Doutzは、入力信号Dinと同相の信号であり、内部信号Doutxは入力信号Dinと逆相の信号である。
【０００５】
上述した入力信号取込回路３は、入力された入力信号Dinを、外部クロック信号CLKに同期して取り込み、内部信号Doutz、Doutxとして内部回路５に出力する。
図１７は、図１６に示した入力インタフェース部１における入力信号Dinの取り込みタイミングの一例を示している。この例では、入力信号Dinの入力期間は、外部クロック信号CLKの立ち上がりに対するセットアップ時間tDSおよびホールド時間tDHで規定されている。
【０００６】
ここで、セットアップ時間tDSは、外部クロック信号CLKの立ち上がり以前に入力信号Dinの確定が必要な最小時間の規定であり、ホールド時間tDHは、外部クロック信号CLKの立ち上がり以後に入力信号Dinの保持が必要な最小時間の規定である。
そして、上記タイミング規定に従い入力信号Dinを入力することにより、入力信号Dinは、クロック信号CLKの立ち上がりで取り込まれ、内部信号Doutz、Doutxが生成される。
【０００７】
ここで、セットアップ時間tDSおよびホールド時間tDHは、半導体製造工程で発生する半導体装置間での特性のばらつき、および、半導体装置を動作させる際の温度・電源電圧を考慮し、最悪の条件下でも確実に入力信号Dinを取り込むことができるように決められている。
【０００８】
【発明が解決しようとする課題】
ところで、この種の半導体装置をシステム装置に搭載するユーザは、上述したように、半導体装置に入力する入力信号Dinをセットアップ時間tDSより前に確定させ、かつ、ホールド時間tDH以上保持するように、システム装置側のタイミング設計を行う必要がある。
【０００９】
このため、システム装置上には、各入力信号Dinを作成するために、セットアップ時間tDSを満足させる回路と、ホールド時間tDHを満足させる回路とがそれぞれ必要になり、システム装置の回路規模が増大かつ複雑化していた。
さらに、動作周波数が100MHzを超えるような半導体装置の場合には、一般に、外部クロック信号CLKの周期は10ns以下になる。この結果、システム装置側のタイミング設計の余裕度は小さくなり、上述したタイミング規定に従って、入力信号Dinを作成することが難しかった。
【００１０】
特に、入力信号Dinのセットアップ時間tDS側を確保するためには、１クロックサイクル手前の外部クロック信号CLKの立ち上がりまたは立ち下がりを使用しなくてはならず、外部クロック信号CLKの周期が短い場合には、このようなタイミング設計を行うことは、非常に難しかった。
【００１１】
そこで、本発明者は、システム装置からは外部クロック信号の切替と同時に入力信号Dinを出力し、上記入力インタフェース部１において、外部クロック信号CLKに対して所定時間遅れたクロック信号を作成し、このクロック信号に同期して入力信号Dinを取り込むことを考察した。
図１８は、本発明者により考察された入力インタフェース部１の構成を示している。図において、入力インタフェース部１は、上述した入力信号取込回路３およびインバータ７を有している。
【００１２】
インバータ７は、外部クロック信号CLKを入力し、この外部クロック信号CLKの反転クロック信号／CLKを出力している。各入力信号取込回路３は、反転クロック信号／CLKを入力している。その他の構成は、図１６に示したものと同一である。
図１９は、図１８に示した入力インタフェース部１における入力信号Dinの取り込みタイミングを示している。
【００１３】
入力信号Dinは、反転クロック信号／CLKの立ち上がり（＝外部クロック信号CLKの立ち下がり）で取り込まれる。この場合、入力信号Dinの入力期間は、反転クロック信号／CLKの立ち上がりに対するセットアップ時間tDS1およびホールド時間tDH1で規定される。
このため、外部クロック信号CLKの立ち上がりからデータが確定するまでの時間tDSを、外部クロック信号CLKの１／２周期より小さくできるときには、入力信号Dinの入力期間は、外部クロック信号CLKの立ち上がりに対するホールド時間tDHのみを満足すれば良いことになる。
【００１４】
この結果、ユーザは、システム装置上で、入力信号Dinを外部クロック信号CLKの立ち上がりと同時に、もしくは、立ち上がりより後に発生させ、かつ、ホールド時間tDHだけ保持するようにタイミング設計を行えば良い。すなわち、タイミング設計を容易に行うことができる。
【００１５】
図２０は、本発明者が考察した別の入力インタフェース部１の構成を示している。図において、入力インタフェース部１は、上述した入力信号取込回路３および遅延回路９を有している。
遅延回路９は、外部クロック信号CLKを入力し、外部クロック信号CLKに対して所定時間遅延した遅延クロック信号DCLKを出力している。各入力信号取込回路３は遅延クロック信号DCLKを入力している。その他の構成は、図１６に示したものと同一である。
【００１６】
ここで、遅延回路９は、例えば、容量と抵抗とにより構成され、所定の時定数を有している。
図２１は、図２０に示した入力インタフェース部１における入力信号Dinの取り込みタイミングを示している。
入力信号Dinは、外部クロック信号CLKの立ち上がりから遅延時間Delayだけ遅れた遅延クロック信号DCLKの立ち上がりで取り込まれる。この場合、入力信号Dinの入力期間は、遅延クロック信号DCLKの立ち上がりに対するセットアップ時間tDS2およびホールド時間tDH2で規定される。
【００１７】
このため、外部クロック信号CLKの立ち上がりからデータが確定するまでの時間tDSを、遅延時間Delayより小さくできるときには、入力信号Dinの入力期間は、外部クロック信号CLKの立ち上がりに対するホールド時間tDHのみを満足すれば良いことになる。
この結果、図１８に示した入力インタフェース部１と同様に、ユーザは、システム装置上で、入力信号Dinを外部クロック信号CLKの立ち上がりと同時に、もしくは、立ち上がりより後に発生させ、かつ、ホールド時間tDHだけ保持するようにタイミング設計を行えば良い。すなわち、タイミング設計を容易に行うことができる。
【００１８】
なお、上述した発明者による考察事項は、未だ公知にはなされていない。
しかしながら、図１８に示したインバータ７を有する入力インタフェース部１では、外部クロック信号CLKを反転した反転クロック信号／CLKを使用して、入力信号Dinを取り込んでいるため、内部信号Doutz、Doutxを内部回路５に出力するタイミングが、外部クロック信号CLKの立ち上がりタイミングよりほぼ半クロック分遅くなる。
【００１９】
このため、例えば、シンクロナスDRAM等のクロック同期型のメモリLSIにおけるアドレス信号・データ信号の取込部に本入力インタフェース部１を適用した場合には、読み出し時間、書き込み時間等のアクセス時間が、半クロック分遅くなる。
この遅れは、外部クロック信号CLKの周波数が高いときには、アクセス時間に与える影響は小さいが、外部クロック信号CLKの周波数が低くなるほど、アクセス時間に与える影響が大きくなるという問題があった。
【００２０】
すなわち、このインタフェース部１を適用したメモリLSIのアクセス時間は、指定されたアドレスのメモリセルを選択し、選択されたメモリセルを外部に出力するまでに必要な時間と、外部クロック信号CLKの半クロック分の時間との和とほぼ等しくなる。前者の時間は、外部クロック信号CLKの周波数によらずほぼ一定であるが、後者の時間は、外部クロック信号CLKの周波数が低くなるにつれて長くなるため、外部クロック信号CLKの周期が長いときほど（＝周波数が低いときほど）、アクセス時間に占める外部クロック信号CLKの半クロック分の時間の比率が大きくなり、アクセス時間に与える影響は大きくなる。
【００２１】
一方、図２０に示した遅延回路９を有する入力インタフェース部１では、外部クロック信号CLKを遅延した遅延クロック信号DCLKを使用して、入力信号Dinを取り込んでいる。
遅延回路９の遅延時間Delayは、半導体製造工程で生じる半導体装置間での特性のばらつき、および、半導体装置を動作させる際の温度・電源電圧等で変化し、この変化は外部クロック信号CLKの周波数には依存しない。
【００２２】
このため、外部クロック信号CLKの周波数が高いほど、遅延時間Delayのばらつきの影響が大きく現れる。具体的には、例えば、遅延回路９の遅延時間Delayが２〜７nsにばらつく際に、外部クロック信号CLKの周波数が125MHz（クロック周期８ns）である場合には、遅延時間Delayの最大値とクロック周期との余裕は１nsしかなく、半導体装置内部のタイミング設計をおこなうことが困難になる。
【００２３】
さらに、上述した不具合は、半導体装置を製造する際にも発生する。
すなわち、半導体装置の製造工程では、複数の半導体装置が形成されるウエハを１枚ずつ処理する枚葉処理工程と、複数のウエハを同時に処理するバッチ処理工程とがある。枚葉処理工程は、例えばホトリソグラフィ工程であり、バッチ処理工程は、例えば熱処理工程である。
【００２４】
一般に、枚葉処理工程では、ウエハ上の半導体装置間の特性にばらつきが生じ易く、バッチ処理工程では、異なるウエハの半導体装置間の特性にばらつきが生じ易い。
複数の製造工程を経て、このようなばらつきが重ね合わせられる結果、製造された半導体装置の最高動作周波数のばらつきは、図２２に示すように、中央にピークを有する山なりの分布を示す。
【００２５】
そして、半導体装置は、ウエハ状態でのプローブ試験、組立後の選別試験により、例えば、最高動作周波数別に最速品・高速品・標準品の３種類に分けられれる。
この際、図１８に示したインバータ７を有する入力インタフェース部１を半導体装置に適用した場合には、標準品において、アクセス時間に与える影響が大きくなり、アクセス時間が所定の時間を超える場合には、不良品になる。
【００２６】
また、図２０に示した遅延回路９を有する入力インタフェース部１を半導体装置に適用した場合には、最速品において、遅延時間Delayのばらつきの影響が大きくなり、内部回路５で内部信号Doutz、Doutxを取り込めない場合には、不良品になる。
【００２７】
この結果、期待する歩留を得ることができず、半導体装置の製造コストが大幅に上昇する。
本発明は、かかる従来の問題点を解決するためになされたもので、外部クロック信号の周波数に拘わりなく、入力信号を確実に取り込むことができる半導体装置を提供することを目的とする。
【００２８】
【課題を解決するための手段】
図１は、本発明の原理構成図である。
請求項１の半導体装置は、外部から入力される入力信号をクロック信号に同期して取り込む入力信号取込手段と、クロック選択信号を出力するクロックタイミング選択手段と、前記クロック選択信号および外部クロック信号を受けて、該クロック選択信号の信号値に応じた所定のタイミングの前記クロック信号を生成し、該クロック信号を前記入力信号取込手段に出力するクロック生成手段とを備え、前記クロック生成手段は、前記外部クロック信号とは位相が反転した内部クロック信号および前記外部クロック信号から所定時間遅れた内部クロック信号をそれぞれ生成する複数の内部クロック生成部を備え、前記クロック選択信号により選択された内部クロック信号を、前記クロック信号として前記入力信号取込手段に出力するように構成し、前記所定時間を、前記外部クロック信号のエッジから前記入力信号が示すデータが確定するまでの時間より大きくしたことを特徴とする。
【００３０】
請求項２の半導体装置は、請求項１記載の半導体装置において、前記クロック生成手段は、前記外部クロック信号に対して位相が反転している反転内部クロック信号を生成する第１の内部クロック生成部と、遅延回路により遅延内部クロック信号を生成する第２の内部クロック生成部とを備え、前記クロック生成手段は、前記クロック選択信号が、一方の信号値であるときに前記クロック信号として前記反転内部クロック信号を出力し、他方の信号値であるときに前記クロック信号として前記遅延内部クロック信号を出力することを特徴とする。
【００３１】
請求項３の半導体装置は、請求項１または請求項２記載の半導体装置において、前記クロックタイミング選択手段は、クロック選択情報を設定する選択情報設定部を備え、前記クロック選択信号は、前記選択情報設定部に設定された前記クロック選択情報に基づいて出力されることを特徴とする。
請求項４の半導体装置は、請求項３記載の半導体装置において、前記選択情報設定部は、外部から設定可能なレジスタにより構成され、前記クロックタイミング選択手段は、前記レジスタの記憶値に応じた信号値の前記クロック選択信号を出力することを特徴とする。
【００３２】
請求項５の半導体装置は、請求項３記載の半導体装置において、前記選択情報設定部は、ヒューズにより構成され、前記クロックタイミング選択手段は、ヒューズの溶断の有無に応じた信号値の前記クロック選択信号を出力することを特徴とする。
請求項６の半導体装置は、請求項３記載の半導体装置において、前記選択情報設定部は、ボンディングパッドおよびボンディングワイヤにより構成され、前記クロックタイミング選択手段は、前記ボンディングパッドに接続される前記ボンディングワイヤに与えられた電圧値に応じた信号値の前記クロック選択信号を出力することを特徴とする。
【００３３】
請求項７の半導体装置は、請求項３記載の半導体装置において、前記選択情報設定部は、半導体製造工程で使用するホトマスクのパターン形状に対応して半導体基板上の所定の位置に形成された導電膜により構成され、前記クロックタイミング選択手段は、前記導電膜の接続先の電圧値に応じた信号値の前記クロック選択信号を出力することを特徴とする。
【００３４】
請求項８の半導体装置は、請求項１または請求項２記載の半導体装置において、前記クロックタイミング選択手段は、前記外部クロック信号の周波数を検出する周波数検出回路を備え、前記周波数検出回路は、検出した前記外部クロック信号の周波数に応じた前記クロック選択信号を出力することを特徴とする。
【００３５】
請求項１の半導体装置では、クロックタイミング選択手段は、所定のクロック選択信号を出力する。
クロック生成手段は、クロック選択信号を受けて、このクロック選択信号の信号値に応じた所定のタイミングのクロック信号を生成する。
入力信号取込手段は、クロック生成手段から出力されたクロック信号に同期して、入力信号を取り込む。
【００３６】
このため、入力信号取込手段は、使用する外部クロック信号の周波数等に応じて、最適なタイミングのクロック信号で入力信号（アドレス信号、データ信号等）を取り込むことができる。すなわち、外部クロック信号の周波数に拘わりなく、入力信号を確実に取り込むことができる。
また、クロック生成手段は、複数の内部クロック生成部を備え、各内部クロック生成部は、外部クロック信号とは位相が反転した、あるいは、外部クロック信号から所定時間遅れた内部クロック信号を生成する。
【００３７】
入力信号取込手段は、選択された内部クロック信号を用いて入力信号を取り込む。
このため、入力取込手段は、外部クロック信号のエッジタイミングと同時に入力信号が入力された場合にも、入力信号を取り込むことが可能になる。
この結果、入力信号の入力タイミングの規定を緩和することが可能になり、本半導体装置を搭載するシステム装置のタイミング設計が容易になる。
【００３８】
請求項２の半導体装置では、クロック生成手段は、クロック選択信号が一方の信号値であるときに、第１のクロック生成部を用いて、外部クロック信号に対して位相の反転した反転内部クロック信号を出力する。
また、クロック生成手段は、クロック選択信号が他方の信号値であるときに、第２のクロック生成部の遅延回路により、遅延内部クロック信号を生成し、出力する。
【００３９】
このため、例えば、クロックタイミング選択手段により、外部クロック信号の周波数の高い・低いに応じて、クロック選択信号の信号値を一方・他方の値にすることで、入力信号取込手段は、外部クロック信号の周波数が高いときには、外部クロック信号の周期に依存する反転内部クロック信号で入力信号を取り込み、外部クロック信号の周波数が低いときには、外部クロック信号の周期に依存しない遅延内部クロック信号で入力信号を取り込むことができる。
【００４０】
すなわち、入力信号取込手段は、外部クロック信号の周波数に応じて、最適かつ最速のタイミングで、入力信号を取り込むことができる。
請求項３の半導体装置では、選択情報設定部にクロック選択情報が設定され、クロックタイミング選択手段は、このクロック選択情報に基づいてクロック選択信号を出力する。
【００４１】
このため、半導体装置を動作時に、予め、クロック選択情報を設定することができる。
請求項４の半導体装置では、選択情報設定部が、レジスタにより構成され、クロック選択情報の設定は、例えば、半導体装置を搭載するシステム装置上で、このレジスタをアクセスすることで行われる。
【００４２】
この結果、半導体装置の動作時に、使用する外部クロック信号の周波数に応じて、選択情報を設定することができ、広範囲の動作周波数を有する半導体装置をユーザに提供することができる。
請求項５の半導体装置では、選択情報設定部が、ヒューズにより構成され、クロック選択情報の設定は、試験工程において、ヒューズを溶断・未溶断することで行われる。
【００４３】
このため、例えば、プローブ試験で評価した最高動作周波数に応じてヒューズを溶断・未溶断することで、製造された半導体装置に最適なクロック選択情報が設定される。
請求項６の半導体装置では、選択情報設定部が、ボンディングパッドおよびボンディングワイヤにより構成され、クロック選択情報の設定は、組立行程において、ボンディングパッドに接続されるボンディングワイヤの接続先を変えることで行われる。
【００４４】
請求項７の半導体装置では、選択情報設定部が、ホトマスクのパターン形状に対応して半導体基板上の所定の位置に形成された導電膜により構成され、クロック選択情報の設定は、半導体製造工程で使用するホトマスクの切り換えにより行われる。
クロック選択情報は、通常の半導体製造工程であるホトリソグラフィ工程およびエッチング工程中に設定されるため、特別な工程を設けることなく、クロック選択情報が設定される。
【００４５】
請求項８の半導体装置では、クロックタイミング選択手段は、外部クロック信号の周波数を検出する周波数検出回路を備え、検出した周波数に応じたクロック選択信号を出力する。
このため、外部クロック信号の周波数に応じて、自動的に内部クロック信号が選択される。
【００４６】
この結果、半導体製造工程では、クロック選択情報を設定することが不要になり、あるいは、半導体装置を搭載するシステム装置上では、クロック選択情報を設定することが不要になる。
【００４７】
【発明の実施の形態】
以下、本発明をクロック同期型のメモリLSIに適用した例について、図面を用いて詳細に説明する。
【００４８】
図２は、本発明の半導体装置の第１の実施形態（請求項１ないし請求項４に対応する）を示している。
図において、この実施形態の半導体装置１００は、入出力インタフェース部２００、メモリ制御インタフェース部３００、およびメモリセルアレイ４００により構成されている。
【００４９】
入出力インタフェース部２００には、外部クロック信号CLK、チップセレクト信号／CS、ライトイネーブル信号／WE等の制御信号、および、アドレス信号AD、データ信号DQが供給されている。なお、データ信号DQは入出力信号であり、データ信号DQ以外の信号は入力信号である。また、図において太い矢印で示したアドレス信号ADおよびデータ信号DQは複数本からなるバス信号である。
【００５０】
これらの信号は、図示しないリードフレーム、ボンディングワイヤおよびボンディングパッドを介して、半導体装置１００の外部から入出力インタフェース部２００の各回路に接続されている。
入出力インターフェース２００は、クロック制御部２１、複数の入力バッファ２３および出力バッファ２５により構成されている。
【００５１】
クロック制御部２１は、外部クロック信号CLKを外部から入力し、図中破線で示した内部クロック信号INCLKを各入力バッファ２３、出力バッファ２５およびメモリ制御インタフェース部３００に向けて出力している。
各入力バッファ２３は、それぞれチップセレクト信号／CS、ライトイネーブル信号／WE、アドレス信号ADおよびデータ信号DQを外部から入力し、各信号に対応する内部信号Doutz、Doutxをメモリ制御インタフェース部３００に向けて出力している。なお、内部信号Doutzは入力した信号と同相の信号であり、内部信号Doutxは入力した信号と逆相の信号である。
【００５２】
出力バッファ２５は、データ信号DQoutをメモリ制御インタフェース部３００から入力し、データ信号DQを外部に向けて出力している。
メモリ制御インタフェース部３００は、半導体装置１００の動作モードを設定するモードレジスタ２７（クロックタイミング選択手段、レジスタに対応する）および半導体装置１００全体のタイミング制御等を行う複数の制御回路２９により構成されている。
【００５３】
モードレジスタ２７は、クロック選択信号CLKSELを入出力インタフェース部２００のクロック制御部２１に向けて出力している。
また、メモリ制御インタフェース部３００とメモリセルアレイ４００との間には、制御信号３１、行アドレス信号３３、列アドレス信号３５、I/O信号３７が接続されている。
【００５４】
メモリセルアレイ４００には、図示しない複数のメモリセルが縦横に配列されている。この実施形態では、これ等メモリセルは、DRAMのメモリセルと同一ものが使用されており、一つのメモリセルは、一つのトランジスタと一つの容量とで構成されている。
なお、この実施形態の半導体装置１００は、CMOS（Complementary MOS）プロセス技術を用いて製造されている。
【００５５】
図３は、メモリ制御インタフェース部３００のモードレジスタ２７の回路構成を示している。
図において、モードレジスタ２７は、制御回路３９および複数のフリップフロップ回路４１(0)〜４１(n)（選択情報設定部に対応する）により構成されている。
制御回路３９は、インバータ３９ａおよび２入力のNANDゲート３９ｂにより構成されている。
【００５６】
インバータ３９ａの入力には、ライトイネーブル信号／WEaが接続されており、インバータ３９ａの出力は、NANDゲート３９ｂの一方の入力に接続されている。
NANDゲート３９ｂの他方の入力には、チップセレクト信号／CSaが接続されており、NANDゲート３９ｂの出力は、各フリップフロップ回路４１(0)〜４１(n)の入力に接続されている。
【００５７】
チップセレクト信号／CSa、ライトイネーブル信号／WEaは、チップセレクト信号／CS、ライトイネーブル信号／WEから作成されたこれ等の信号と逆論理の信号である。
フロップ回路４１(0)〜４１(n)は、それぞれ１ビットの設定情報BIT０〜BITｎを保持することができる。この実施形態では、モードレジスタ２７の最下位ビットである設定情報BIT０は、クロック選択情報を保持するために使用されている。
【００５８】
各フリップフロップ回路４１(0)〜４１(n)は、制御回路３９の出力信号およびアドレス信号ADa０〜ADaｎを入力しており、設定情報BIT０〜BITｎに対応した情報信号INF０〜INFｎを出力している。なお、情報信号INF０は、クロック選択信号CLKSELとして使用されている。
このクロック選択信号CLKSELは、上述したように、入出力インタフェース部２００のクロック制御部２１に接続されている。
【００５９】
また、アドレス信号ADa０〜ADaｎは、アドレス信号AD０〜ADｎから作成されたこれ等の信号と同一論理の信号である。
フリップフロップ回路４１(0)〜４１(n)への情報の設定は、制御回路３９の出力が低レベルのとき、すなわち、チップセレクト信号／CSaを高レベルにし、かつ、ライトイネーブル信号／WEaを低レベルにしたときに可能になる。
【００６０】
そして、このときのアドレス信号ADa０〜ADaｎのレベルが、そのまま設定情報BIT０〜BITｎとして設定され、設定した設定情報BIT０〜BITｎが、情報信号INF０〜INFｎとして出力される。
【００６１】
この実施形態では、クロック選択信号CLKSELの出力値の設定は、半導体装置１００を搭載するシステム装置側により行われる。一般には、システム装置のイニシャライズプログラムでこの設定が行われる。
モードレジスタ２７の設定情報BIT０に設定する値は、外部クロック信号CLKの周波数が所定の値より高いときに「０」にされ、外部クロック信号CLKの周波数が所定の値より低いときに「１」にされる。
【００６２】
そして、設定情報BIT０に「０」が設定された場合には、クロック選択信号CLKSELは低レベルになり、設定情報BIT０に「１」が設定された場合には、クロック選択信号CLKSELは高レベルになる。
図４は、クロック制御部２１内に構成される内部クロック信号INCLKを生成するためのクロック生成回路２１ａ（クロック生成手段に対応する）を示している。
【００６３】
図において、クロック生成回路２１ａは、並列接続された第１の内部クロック生成部４３と、第２の内部クロック生成部４５とを備えている。
第１の内部クロック生成部４３は、２入力のNORゲート４３ａの出力にインバータ４３ｂを接続して構成されている。
第２の内部クロック生成部４５は、２入力のNANDゲート４５ａの出力に、インバータ４５ｂ、遅延回路４５ｃ、インバータ４５ｄを直列に接続して構成されている。
【００６４】
遅延回路４５ｃは、インバータ４５ｂの出力に直列に接続される抵抗４５ｅ、および、この抵抗４５ｅの出力端と接地VSSとの間を接続する容量４５ｆにより構成されている。
ここで、例えば、抵抗４５ｅは、ｎ形拡散層を使用して形成され、容量４５ｆは、NMOSトランジスタ（以下、NMOSと称する）を使用して形成されている。NMOSは、ゲート電極（以下、ゲートと称する）を抵抗４５ｅの出力端に接続し、ソース電極（以下、ソースと称する）およびドレイン電極（以下、ドレインと称する）を接地VSSに接続して容量４５ｆを構成している。
【００６５】
また、第１の内部クロック生成部４３のNORゲート４３ａおよび第２の内部クロック生成部４５のNANDゲート４５ａの各入力には、それぞれ、外部クロック信号CLKおよびクロック選択信号CLKSELが接続されている。
第１の内部クロック生成部４３のインバータ４３ｂおよび第２の内部クロック生成部４５のインバータ４５ｄの出力は、２入力のNANDゲート４７の入力に接続されている。そして、このNANDゲート４７の出力は、内部クロック信号INCLKとして各回路に出力されている。
【００６６】
図５は、入出力インタフェース部２００の各入力バッファ２３内に構成される入力信号取込回路２３ａ（入力信号取込手段に対応する）の回路構成を示している。
図において、入力信号取込回路２３ａは、制御クロック作成部４９、入力信号取込部５１および内部信号出力部５３により構成されている。
【００６７】
制御クロック作成部４９は、インバータとMOS容量とからなる二組の遅延回路５５ａ、５５ｂおよび２入力のNANDゲート５７により構成されている。
遅延回路５５ａ、５５ｂは直列に接続され、遅延回路５５ｂの出力はNANDゲート５７の一方の入力に接続されている。NANDゲート５７の他方の入力および遅延回路５５ａの入力には、内部クロック信号INCLKが接続されている。
【００６８】
そして、NANDゲート５７の出力は、反転信号／INCLKとなっている。また、入力信号取込部５１は、複数のPMOSトランジスタ（以下、PMOSと称する）とNMOSとにより構成されており、内部クロック信号INCLK、反転信号／INCLK、入力信号Dinおよび参照信号Vrefを入力し、取込信号DO、／DOを出力している。取込信号DOは、入力信号Dinと同相の信号であり、取込信号／DOは、入力信号Dinと逆相の信号である。
【００６９】
入力信号取込部５１には、一つのPMOSと三つのNMOSとを直列に接続した比較回路５９ａ、５９ｂが対称に配置されている。これ等比較回路５９ａ、５９ｂは、入力信号Dinと参照信号Vrefとの電圧値の大小を比較し、入力信号Dinに対応する取込信号DO、／DOを発生する回路である。
また、取込信号DO、／DOには、入力と出力とを相互に接続した二つのCMOSインバータ６１ａ、６１ｂが接続されている。これ等CMOSインバータ６１ａ、６１ｂは、取込信号DO、／DOの電圧値を電源VCCまたは接地VSSまで増幅する回路である。
【００７０】
さらに、入力信号取込部５１は、比較回路５９ａ、５９ｂのノード５９ｃ、ノード５９ｄをイコライズするNMOS５９ｅを有している。
一方、内部信号出力部５３は、PMOSおよびNMOSからなる二つの出力回路６３ａ、６３ｂと、各出力回路６３ａ、６３ｂのNMOSのゲートに接続され取込信号DO、／DOを入力するインバータ６５ａ、６５ｂと、出力回路から出力される内部信号Doutz、Doutxをラッチするために入力と出力とが相互に接続された二つのインバータ６７ａ、６７ａとにより構成されている。
【００７１】
上述した半導体装置では、モードレジスタ２７の最下位ビットである設定情報BIT０に書き込まれたクロック選択情報により、以下示すように、クロック信号回路２１ａが動作し、入力信号取込回路２３ａにより入力信号Dinが取り込まれる。
なお、前述したように、クロック選択信号CLKSELの出力値の設定は、半導体装置１００を搭載するシステム装置側により行われる。
【００７２】
すなわち、先ず、モードレジスタ２７の設定情報BIT０にクロック選択情報「０」を書き込んだ場合には、クロック選択信号CLKSELは低レベルになる。
この結果、図４に示したように、第１の内部クロック生成部４３のNORゲート４３ａの出力には、外部クロック信号CLKと逆論理の信号が出力される。また、第２の内部クロック生成部４５のNANDゲート４５ａの出力には、外部クロック信号CLKの論理値によらず高レベルが出力される。
【００７３】
そして、NORゲート４３ａに出力された外部クロックCLKと逆論理の信号が、インバータ４３ｂおよびNANDゲート４７を通り、内部クロック信号INCLK（反転内部クロック信号に対応する）として出力される。
すなわち、クロック選択信号CLKSELを低レベルにすることで、第１の内部クロック生成部４３が活性化され、外部クロック信号CLKに対して位相が反転した反転内部クロック信号が内部クロック信号INCLKとして出力される。このとき、第２の内部クロック生成部４５は非活性状態にされている。
【００７４】
この後、内部クロック信号INCLKは、図５に示したように、入力信号取込回路２３ａに入力される。
次に、モードレジスタ２７の設定情報BIT０にクロック選択情報「１」を書き込んだ場合には、クロック選択信号CLKSELは高レベルになる。
この結果、第１の内部クロック生成部４３のNORゲート４３ａの出力には、外部クロック信号CLKの論理値によらず低レベルが出力される。第２の内部クロック生成部４５のNANDゲート４５ａの出力には、外部クロック信号CLKと逆論理の信号が出力される。
【００７５】
そして、NANDゲート４５ａに出力された外部クロック信号CLKと逆論理の信号が、インバータ４５ｂ、遅延回路４５ｃ、インバータ４５ｄ、NANDゲート４７を通り、外部クロック信号CLKに対して所定時間遅延した内部クロック信号INCLK（遅延内部クロック信号に対応する）として出力される。
すなわち、クロック選択信号CLKSELを高レベルにすることで、第２の内部クロック生成部４５が活性化され、外部クロック信号CLKに対してほぼ遅延回路４５ｃの遅延時間だけ遅れたタイミングの遅延内部クロック信号が内部クロック信号INCLKとして出力される。このとき、第１の内部クロック生成部４３は非活性状態にされている。
【００７６】
この後、内部クロック信号INCLKは、図５に示したように、入力信号取込回路２３ａに入力される。
入力信号取込回路２３ａの制御クロック作成部４９では、図６に示すように、内部クロック信号INCLKの立ち上がりタイミングを所定の時間だけ遅延させた反転信号／INCLKが作成される。
【００７７】
また、入力信号取込部５１は、内部クロック信号INCLK、反転信号／INCLKの状態により、次のように動作する。
先ず、内部クロック信号INCLKが低レベル、反転信号／INCLKが高レベルのときは、回路全体は非活性状態になり、取込信号DO、／DOは共に高レベルになる。
次に、内部クロック信号INCLK、反転信号／INCLKがともに高レベルになったときには、比較回路５９ａ、５９ｂは活性状態になる。比較回路５９ａ、５９ｂには、それぞれ入力信号Dinおよび参照信号Vrefの電圧に応じた電流が流れ、取込信号／DO、DOの電圧値が変化する。
【００７８】
すなわち、内部クロック信号INCLKが高レベルになったときに、入力信号Dinの取り込みが開始される。
次に、内部クロック信号INCLKが高レベル、反転信号／INCLKが低レベルになったときには、CMOSインバータ６１ａ、６１ｂが活性化され、取込信号DO、／DOの電圧が増幅される。
【００７９】
内部信号出力部５３では、取込信号DO、／DOの電圧値に応じて、出力回路６３ａ、６３ｂが駆動される。そして、入力信号Dinに応じた内部信号Doutz、Doutxが出力される。
図７は、クロック選択信号CLKSELが低レベルである場合（外部クロック信号CLKの周波数が高い場合）の入力信号Dinの取込タイミングを示している。図において、内部クロック信号INCLKは、外部クロック信号CLKを反転した反転内部クロック信号である。
【００８０】
入力信号Dinは、内部クロック信号INCLKの立ち上がり（＝外部クロック信号CLKの立ち下がり）で取り込まれ、入力信号Dinに対応する内部信号Doutz、Doutxが出力される。
【００８１】
入力信号Dinの入力期間は、前述した図１９と同様に、内部クロック信号INCLKの立ち上がりに対するセットアップ時間tDS1およびホールド時間tDH1で規定される。
図８は、クロック選択信号CLKSELが高レベルである場合（外部クロック信号CLKの周波数が低い場合）の入力信号Dinの取込タイミングを示している。図において、内部クロック信号INCLKは、外部クロック信号CLKを遅延時間Delayだけ遅らせた遅延内部クロック信号である。
【００８２】
入力信号Dinは、内部クロック信号INCLKの立ち上がりで取り込まれ、入力信号Dinに対応する内部信号Doutz、Doutxが出力される。
入力信号Dinの入力期間は、前述した図２１と同様に、内部クロック信号INCLKの立ち上がりに対するセットアップ時間tDS2およびホールド時間tDH2で規定される。
【００８３】
この実施形態では、図７および図８に示すように、セットアップ時間tDS1、tDS2の開始時間を、外部クロック信号CLKの立ち上がりより遅く設定している。この結果、入力信号Dinの入力期間は、外部クロック信号CLKの立ち上がりに対するホールド時間tDHのみで規定されている。
以上のように構成された半導体装置では、クロック生成回路２１ａにより、外部クロック信号CLKが所定の周波数より高いときに、外部クロック信号CLKの反転信号である内部クロック信号INCLK（反転内部クロック信号）を出力し、外部クロック信号CLKが所定の周波数より低いときに、外部クロック信号CLKから遅延時間Delayだけ遅らせた内部クロック信号INCLK（遅延内部クロック信号）を出力した。このため、入力信号取込回路２３ａは、外部クロック信号CLKの周波数が高いときには、外部クロック信号CLKの周期に依存する反転内部クロック信号で入力信号Dinを取り込み、外部クロック信号CLKの周波数が低いときには、外部クロック信号CLKの周期に依存しない遅延内部クロック信号で入力信号Dinを取り込むことができ、外部クロック信号CLKの周波数に応じて、最適かつ最速のタイミングで、入力信号Dinを取り込むことができる。
【００８４】
この結果、外部クロック信号CLKの周波数が低い場合にも、アクセス時間に必要以上の遅れが発生することがなく、外部クロック信号CLKの周波数が高い場合にも、確実に入力信号Dinを取り込むことができる。
また、内部クロック信号INCLKの立ち上がりに対する入力信号Dinのセットアップ時間tDS1、tDS2の開始時間を、外部クロック信号CLKの立ち上がりより遅く設定した。
【００８５】
このため、外部クロック信号CLKの立ち上がりと同時に入力信号Dinが入力された場合にも、入力信号Dinを確実に取り込むことができる。
そして、入力信号Dinの保持時間であるホールド時間tDHを考えるだけで良いため、入力タイミングの規定を、従来に比べ緩和することができる。
さらに、本半導体装置を搭載するシステム装置のタイミング設計が容易になり、システム装置の入力信号を出力するための回路が簡易化することが可能になる。
【００８６】
すなわち、ユーザが使い易い半導体装置を構成することができる。
また、外部から書き込み可能なレジスタ２７により、所定のレベルのクロック選択信号CLKSELを発生させたので、半導体装置の動作時に、クロック選択情報を設定することができる。
この結果、ユーザがシステム装置側からレジスタ２７にデータを書き込むことで、クロック選択情報の設定を行うことができる。
【００８７】
また、半導体装置側で、予めクロック選択信号CLKSELを設定する必要がないので、広範囲の周波数で動作可能な半導体装置をユーザに提供することができる。
図９は、本発明の半導体装置の第２の実施形態（請求項５に対応する）における選択情報設定部の一形態を示している。選択情報設定部以外の構成は、上述した第１の実施形態と同一である。
【００８８】
図において、クロック選択信号CLKSELを出力とするインバータ７１の入力には、ポリシリコン等からなるヒューズ７３の一端およびｎ形拡散層等を使用して形成した抵抗７５の一端が接続されている。ヒューズ７３の他端および抵抗７５の他端は、それぞれ電源VCCおよび接地VSSに接続されている。
抵抗７５は、ヒューズ７３が溶断されていないときの電源電流を極力小さくするために、高い抵抗値を有している。
【００８９】
この実施形態の半導体装置では、半導体製造工程のプローブ試験において、半導体装置の最高動作周波数を評価し、ヒューズ７３を溶断するか未溶断にするかが決められる。
すなわち、最高動作周波数が所定値以上である場合には、ヒューズ７３を未溶断にする。このとき、インバータ７１の入力には高レベルが入力され、クロック選択信号CLKSELは低レベルにされる。したがって、内部クロック信号INCLKは、外部クロック信号CLKの反転信号になる。
【００９０】
一方、最高動作周波数が所定値未満である場合には、ヒューズ７３を溶断する。このとき、インバータ７１の入力には低レベルが入力され、クロック選択信号CLKSELは高レベルにされる。したがって、内部クロック信号INCLKは、外部クロック信号CLKに対して所定時間遅延した信号になる。
このため、半導体装置の動作周波数に応じた最適なタイミングの内部クロック信号INCLKが設定可能になる。
【００９１】
この実施形態の半導体装置においても、上述した第１の実施形態と同様の効果を得ることができるが、この実施形態では、ヒューズ７３の溶断・未溶断により、内部クロック信号INCLKのタイミングを変更する仕様としたので、プローブ試験等で評価した半導体装置の最高動作周波数に応じて、内部クロック信号INCLKのタイミングを設定することができる。
【００９２】
また、製造工程の途中で、動作周波数に応じた最適なタイミングの内部クロック信号INCLKを選択することができるので、内部クロック信号INCLKが起因となる不良の発生率を低減することができ、歩留を向上することができる。この結果、製造コストを低減することができる。
図１０は、本発明の半導体装置の第３の実施形態（請求項６に対応する）における選択情報設定部の一形態を示している。選択情報設定部以外の構成は、上述した第１の実施形態と同一である。
【００９３】
図において、クロック選択信号CLKSELを出力とするインバータ７７の入力には、ボンディングパッド７９が接続されている。ボンディングパッド７９に近接する位置には、電源VCCに接続されたボンディングパッド８１と、接地VSSに接続されたボンディングパッド８３とが配置されている。
この実施形態の半導体装置では、半導体製造工程のプローブ試験において、半導体装置の最高動作周波数を評価し、組立工程において、ボンディングパッド７９をボンディングパッド８１またはボンディングパッド８３に接続する。
【００９４】
すなわち、最高動作周波数が所定値以上である場合には、ボンディングワイヤ８５により、ボンディングパッド７９とボンディングパッド８１とが接続される。このとき、クロック選択信号CLKSELは低レベルにされる。
一方、最高動作周波数が所定値未満である場合には、ボンディングワイヤ８５により、ボンディングパッド７９とボンディングパッド８３とが接続される。このとき、クロック選択信号CLKSELは高レベルにされる。
【００９５】
この実施形態の半導体装置においても、上述した第２の実施形態と同様の効果を得ることができる。
図１１は、本発明の半導体装置の第４の実施形態（請求項７に対応する）における選択情報設定部の一形態を示している。選択情報設定部以外の構成は、上述した第１の実施形態と同一である。
【００９６】
図において、クロック選択信号CLKSELを出力とするインバータ８７の入力には、配線パターン８９ａ、８９ｂ（導電膜に対応する）を介して、電源VCCまたは接地VSSが接続されている。
インバータ８７の入力は、配線工程に使用するホトマスクのパターン形状により、電源VCCまたは接地VSSに接続される。
【００９７】
すなわち、本実施形態では、配線工程において、パターン形状の異なる２枚のホトマスクが用意されている。そして、これ等ホトマスクのどちらか一方を使用して配線工程を行うことにより、配線パターン８９ａまたは配線パターン８９ｂを介して、インバータ８７の入力が電源VCCまたは接地VSSに接続される。
より具体的には、ホトリソグラフィ工程において、ホトマスクのパターン形状に対応するホトレジストパターンが半導体装置上に形成され、エッチング工程において、予め、スパッタリング等で形成された導電膜が、ホトレジストパターンにより選択的にエッチングされ、配線パターン８９ａまたは配線パターン８９ｂが形成される。
【００９８】
インバータ８７の入力が電源VCCに接続された場合には、クロック選択信号CLKSELは低レベルになる。インバータ８７の入力が接地VSSに接続された場合には、クロック選択信号CLKSELは高レベルになる。
なお、配線パターン８９ａ、８９ｂは、通常、インバータ８７の入力から電源VCCまたは接地VSSまでの数十μｍ程度の配線で構成できるため、配線パターン８９ａ、８９ｂにより、半導体装置のチップ面積が増大することはない。
【００９９】
この実施形態の半導体装置においても、上述した第２の実施形態と同様の効果を得ることができるが、この実施形態では、配線工程で使用するホトマスクを使用して、インバータ８７の入力を電源VCCまたは接地VSSに接続したので、予め半導体装置の動作周波数毎の生産指示数量が分かっている際には、その生産指示数量に応じて、配線工程のホトマスクを切り換えることができる。
【０１００】
また、ホトマスクにより配線パターン８９を変更するだけで、クロック選択信号CLKSELのレベルを変えることができるので、半導体装置のチップ面積を増大することなく選択情報設定部を形成することができる。
そして、ホトマスクを変更する以外は、通常の半導体製造工程であるホトリソグラフィ工程およびエッチング工程を行うだけで、クロック選択信号CLKSELのレベルを変えることができ、特別な工程を設けることなく、クロック選択信号CLKSELの選択を行うことができる。
【０１０１】
図１２は、本発明の半導体装置の第５の実施形態（請求項８に対応する）における周波数検出回路の一形態を示している。周波数検出回路（クロックタイミング選択手段）以外の構成は、上述した第１の実施形態と同一である。
図において、周波数検出回路９０は、外部クロック信号CLKの周波数を半分にする１／２分周器９１、入力した信号の立ち下がり側に正のパルス信号を発生させる遅延回路ｄ１、所定の時定数を有する遅延回路ｄ２、ｄ３、RSフリップフロップ回路からなるラッチ部９３、クロック選択信号CLKSELを出力するデータ転送部９５により構成されている。
【０１０２】
１／２分周器９１入力及び出力は、それぞれ、外部クロック信号CLKおよびノードN1に接続されている。
遅延回路ｄ１は、２入力のNANDとインバータを直列に接続した複数の遅延段により構成されている。先頭の遅延段におけるNAND入力の一方には電源VCCが接続されている。各遅延段の出力は、接続先の遅延段のNAND入力の一方に接続されている。
【０１０３】
また、各遅延段のNAND入力の他方には、ノードN1が接続されている。遅延回路ｄ１の出力は、ノードN4に接続されている。
遅延回路ｄ２の入力および出力は、それぞれノードN1およびノードN2に接続されている。遅延回路ｄ３の入力および出力は、それぞれノードN2およびノードN3に接続されている。
【０１０４】
ラッチ部９３は、二つの２入力のNANDにより構成されている。ラッチ部９３のリセット端子／Rには、ノードN3が接続され、セット端子／Sには、ノードN4の反転信号が接続されている。ラッチ９３の出力Qは、ノードN5に接続されている。
データ転送部９５は、PMOSとNMOSとのソース・ドレインを相互に接続したMOSスイッチ９５ａ、９５ｂ、入力と出力とを相互に接続した二つのインバータ列９５ｃ、９５ｄ、MOSスイッチ９５ａ、９５ｂを制御するインバータ９５ｅにより構成されている。
【０１０５】
そして、MOSスイッチ９５ａ、インバータ列９５ｃ、MOSスイッチ９５ｂ、インバータ列９５ｄが直列に接続されている。ここで、ノードN6は、インバータ列９５ｃとMOSスイッチ９５ｂとを接続しているノードである。
MOSスイッチ９５ａの入力側は、ノードN5に接続され、インバータ列９５ｄの出力は、クロック選択信号CLKSELに接続されている。
【０１０６】
また、MOSスイッチ９５ａのNMOSのゲートおよびMOSスイッチ９５ｂのPMOSのゲートは、ノードN2に接続されている。MOSスイッチ９５ａのPMOSのゲートおよびMOSスイッチ９５ｂのNMOSのゲートは、ノードN2の反転信号に接続されている。
遅延回路ｄ１は、ラッチ部９３のセットタイミングを調整する回路である。遅延回路ｄ２は、データ転送部９５の転送データの取り込みタイミングを調整する回路である。
【０１０７】
図１３および図１４は、上述した周波数検出回路９０の動作タイミングを示している。
ここで、外部クロック信号CLKの周期tCLKが、遅延回路ｄ１の遅延時間delay1より長いとき、すなわち、外部クロック信号CLKの周波数が所定の値より低いときには、周波数検出回路は、図１３に示すように動作する。
【０１０８】
先ず、１／２分周器９１により、外部クロック信号CLKの周波数の半分の周波数の信号がノードN1に出力される。次に、遅延回路ｄ２、ｄ３により、ノードN1の信号から所定時間遅れた遅延信号がノードN2、N3に伝達される。
また、外部クロック信号CLKの周期tCLKは、遅延回路ｄ１の遅延時間delay1より長いため、ノードN4には、ノードN1の立ち上がりから遅延時間delay1だけ遅れて正のパルスが発生する。
【０１０９】
ラッチ部９３は、ノードN4のパルスを受けてノードN5を高レベルにする。ノードN5の高レベル状態は、ノードN3が低レベルになりラッチ部９３がリセットされるまで維持される。
また、ノードN6は、ノードN5の高レベルを受けて低レベルになる。そして、ノードN2の立ち下がりエッジで、ノードN6の低レベル状態がラッチされる。
【０１１０】
同時に、インバータ列９５ｄからノードN6の反転信号が出力され、クロック選択信号CLKSELが低レベルから高レベルに変化する。
この後、ノードN2の立ち下がりエッジ毎に、ノードN6の低レベル状態がラッチされ、クロック選択信号CLKSELは、常に高レベルを維持する。
この結果、外部クロック信号CLKの周期tCLKが遅延回路ｄ１の遅延時間より長いときは、クロック選択信号CLKSELが高レベルになる。
【０１１１】
一方、外部クロック信号CLKの周期tCLKが、遅延回路ｄ１の遅延時間delay1より短いとき、すなわち、外部クロック信号CLKの周波数が所定の値より高いときには、周波数検出回路は、図１４に示すように動作する。
外部クロック信号CLKの周期tCLKが遅延回路ｄ１の遅延時間より短いときには、ノードN4には正のパルスが発生しない。このため、ラッチ部９３は、リセットされた状態を維持する。
【０１１２】
この結果、ノードN5は低レベルを維持し、クロック選択信号CLKSELは低レベルを維持する。
したがって、本実施形態では、外部クロック信号CLKの周波数に応じて、自動的にクロック選択信号CLKSELのレベルが変化する。そして、クロック選択信号CLKSELにより、最適なタイミングの内部クロックINCLKが選択される。
【０１１３】
この実施形態の半導体装置においても、上述した第１の実施形態と同様の効果を得ることができるが、この実施形態では、クロックタイミング選択手段に外部クロック信号CLKの周波数を検出する周波数検出回路９０を備え、検出した周波数に応じたクロック選択信号CLKSELを出力したので、外部クロック信号CLKの周波数に応じて、自動的に最適な内部クロック信号INCLKを選択することができる。
【０１１４】
この結果、半導体製造工程において、クロック選択情報を設定することが不要になり、あるいは、半導体装置を搭載するシステム装置上で、クロック選択情報を設定することが不要になる。
また、半導体装置の動作時に、動作周波数に応じて自動的に内部クロック信号INCLKを選択できるので、予め、半導体製造工程において動作周波数を限定する必要がなくなり、動作周波数が広範囲にわたる半導体装置をユーザに提供することが可能になる。
【０１１５】
なお、上述した第１ないし第５の実施形態では、本発明をクロック同期型のメモリLSIに適用した例について述べたが、本発明はかかる実施形態に限定されるものではなく、例えば、マイクロコンピュータあるいはシステムLSI等に適用しても良い。特に、本発明は、外部クロック信号CLKに同期しない内部回路を有する半導体装置に適用する場合に効果を有する。
【０１１６】
また、上述した第１ないし第５の実施形態では、入力信号Dinの取り込みタイミングを、外部クロック信号CLKの立ち上がりに対するホールド時間tDHのみで規定した例について述べたが、本発明はかかる実施形態に限定されるものではなく、例えば、図１５に示すように、さらに外部クロック信号CLKの立ち上がりに対するセットアップ時間tDSを規定しても良い。この場合には、半導体装置を搭載するシステム装置は、外部クロック信号CLKの立ち上がりに対して、ほぼ同時に入力信号Dinを発生させれば良いため、システム装置のタイミング設計が、さらに容易になる。
【０１１７】
そして、上述した第１ないし第５の実施形態では、クロック生成回路２１ａに、第１の内部クロック生成部４３および第２の内部クロック生成部４５を備えた例について述べたが、本発明はかかる実施形態に限定されるものではなく、例えば、三つ以上の内部クロック生成部を備え、複数のクロック選択情報と複数本のクロック選択信号とにより、内部クロック信号INCLKを生成しても良い。この場合には、より詳細なタイミングで、入力信号Dinを取り込むことができる。
【０１１８】
さらに、上述した第１ないし第５の実施形態では、抵抗４５ｅをｎ形拡散層を使用して形成した例について述べたが、本発明はかかる実施形態に限定されるものではなく、例えば、ｐ形拡散層を使用しても良く、ポリシリコン等の配線を使用しても良い。
また、上述した第３の実施形態では、ボンディングパッド７９とボンディングパッド８１またはボンディングパッド８３とを接続した例について述べたが、本発明はかかる実施形態に限定されるものではなく、例えば、ボンディングパッド７９を、ボンディングワイヤでリードフレームに直接接続しても良い。
【０１１９】
【発明の効果】
請求項１の半導体装置では、クロックタイミング選択手段が出力する所定のクロック選択信号に応じて、クロック生成手段は、所定のタイミングのクロック信号を生成し、入力信号取込手段は、このクロック信号に同期して入力信号を取り込んだので、使用する外部クロック信号の周波数等に応じて、最適なタイミングのクロック信号で、入力信号を取り込むことができる。すなわち、外部クロック信号の周波数に拘わりなく、入力信号を確実に取り込むことができる。
【０１２０】
また、外部クロック信号とは位相が反転した内部クロック信号あるいは外部クロックから所定時間遅れた内部クロック信号を用いて入力信号を取り込んだので、外部クロック信号のエッジタイミングと同時に入力信号が入力された場合にも、確実に入力信号を取り込むことができる。
【０１２１】
また、クロック生成手段は、クロック選択信号の信号値に基づいて、所定の内部クロック生成部を選択あるいは活性化するだけで、容易に、所定のタイミングの内部クロック信号を生成することができる。
請求項２の半導体装置では、クロック生成手段は、クロック選択信号の信号値に応じて、外部クロック信号に対して位相の反転した反転内部クロック信号または遅延内部クロック信号を生成し、出力したので、例えば、外部クロック信号の周波数が高いときには、外部クロック信号の周期に依存する反転内部クロック信号で入力信号を取り込み、外部クロック信号の周波数が低いときには、外部クロック信号の周期に依存しない遅延内部クロック信号で入力信号を取り込むことで、外部クロック信号の周波数に応じて、最適かつ最速のタイミングで、入力信号を取り込むことができる。
【０１２２】
請求項３の半導体装置では、クロック選択情報を設定する選択情報設定部を備えたので、半導体装置を動作させる以前に、予め、クロック選択情報を設定することができる。
請求項４の半導体装置では、選択情報設定部をレジスタにより構成したので、半導体装置の動作時に、使用する外部クロック信号の周波数に応じて、選択情報を設定することができる。
【０１２３】
請求項５の半導体装置では、選択情報設定部をヒューズにより構成したので、クロック選択情報の設定を、ヒューズを溶断・未溶断することで行うことができる。
このため、例えば、プローブ試験で評価した最高動作周波数に応じて、最適なクロック選択情報を設定することができる。
【０１２４】
請求項６の半導体装置では、選択情報設定部をボンディングパッドおよびボンディングワイヤにより構成したので、クロック選択情報の設定をボンディングパッドに接続されるボンディングワイヤの接続先を変えることで行うことができる。
このため、例えば、プローブ試験で評価した最高動作周波数に応じて、最適なクロック選択情報を設定することができる。
【０１２５】
請求項７の半導体装置では、選択情報設定部をホトマスクのパターン形状に対応して半導体基板上の所定の位置に形成される導電膜により構成したので、クロック選択情報の設定を、半導体製造工程で使用するホトマスクの切り換えにより行うことができる。
このため、クロック選択情報を、通常の半導体製造工程であるホトリソグラフィ工程およびエッチング工程中に設定することができ、特別な工程を設けることなく、クロック選択情報が設定することができる。
【０１２６】
請求項８の半導体装置では、クロックタイミング選択手段に、外部クロック信号の周波数を検出する周波数検出回路を備えたので、外部クロック信号の周波数に応じて、自動的に内部クロック信号を選択することができる。
この結果、半導体製造工程では、クロック選択情報を設定することが不要になり、あるいは、半導体装置を搭載するシステム装置上では、クロック選択情報を設定することが不要になる。
【０１２７】
したがって、外部クロック信号の周波数に拘わりなく、入力信号を確実に取り込むことができる。
【図面の簡単な説明】
【図１】  本発明の原理構成図である。
【図２】本発明の半導体装置の第１の実施形態を示す全体構成図である。
【図３】モードレジスタを示す回路構成図である。
【図４】クロック制御部におけるクロック生成回路を示す回路構成図である。
【図５】入力バッファにおける入力信号取込回路を示す回路構成図である。
【図６】内部クロック信号と内部クロック反転信号とを示すタイミング図である。
【図７】クロック選択信号の低レベル時における入力信号の取り込み動作を示すタイミング図である。
【図８】クロック選択信号の高レベル時における入力信号の取り込み動作を示すタイミング図である。
【図９】本発明の半導体装置の第２の実施形態における選択情報設定部の一形態を示す回路構成図である。
【図１０】本発明の半導体装置の第３の実施形態における選択情報設定部の一形態を示す構成図である。
【図１１】本発明の半導体装置の第４の実施形態における選択情報設定部の一形態を示す回路構成図である。
【図１２】本発明の半導体装置の第５の実施形態における周波数検出回路の一形態を示す回路構成図である。
【図１３】図１２の周波数検出回路の動作を示すタイミング図である。
【図１４】図１２の周波数検出回路の別の動作を示すタイミング図である。
【図１５】外部クロック信号CLKの立ち上がりに対するセットアップ時間tDSを規定した例を示すタイミング図である。
【図１６】従来の半導体装置における入力インタフェース部を示す構成図である。
【図１７】図１６の入力インタフェース部における入力信号の取り込み動作を示すタイミング図である。
【図１８】本発明者により考察された入力インタフェース部を示す構成図である。
【図１９】図１８の入力インタフェース部における入力信号の取り込み動作を示すタイミング図である。
【図２０】本発明者により考察された別の入力インタフェース部を示す構成図である。
【図２１】図２０の入力インタフェース部における入力信号の取り込み動作を示すタイミング図である。
【図２２】製造された複数の半導体装置の最高動作周波数のばらつきの例を示す説明図である。
【符号の説明】
２１  クロック制御部
２１ａ  クロック生成回路（クロック生成手段）
２３  入力バッファ
２３ａ  入力信号取込回路（入力信号取込手段）
２５  出力バッファ
２７  モードレジスタ
２９ａ、２９ｂ、２９ｃ  制御回路
３１  制御信号
３３  行アドレス信号
３５  列アドレス信号
３７  I/O信号
３９  制御回路
３９ａ  インバータ
３９ｂ  NANDゲート
４１(0)〜４１(n)  フリップフロップ回路（選択情報設定部、記憶回路部）
４３  第１の内部クロック生成部
４３ａ  NORゲート
４３ｂ  インバータ
４５  第２の内部クロック生成部
４５ａ  NANDゲート
４５ｂ、４５ｄ  インバータ
４５ｃ  遅延回路
４５ｅ  抵抗
４５ｆ  容量
４７  NANDゲート
４９  制御クロック作成部
５１  入力信号取込部
５３  内部信号出力部
５５ａ、５５ｂ  遅延回路
５７  NANDゲート
５９ａ、５９ｂ  比較回路
５９ｃ、５９ｄ  ノード
５９ｅ  NMOS
６１ａ、６１ｂ  CMOSインバータ
６３ａ、６３ｂ  出力回路
６５ａ、６５ｂ  インバータ
６７ａ、６７ｂ  インバータ
７１  インバータ
７３  ヒューズ
７５  抵抗
７７  インバータ
７９  ボンディングパッド
８１、８３  ボンディングパッド
８５  ボンディングワイヤ
８７  インバータ
８９ａ、８９ｂ  配線パターン（導電膜）
９１  １／２分周器
９３  ラッチ部
９５  データ転送部
９５ａ、９５ｂ  MOSスイッチ
９５ｃ、９５ｄ  インバータ列
９５ｅ  インバータ
１００  半導体装置
２００  入出力インタフェース部
３００  メモリ制御インタフェース部
４００  メモリセルアレイ
BIT０  設定情報（クロック選択情報）
CLK  外部クロック信号
CLKSEL  クロック選択信号
Din  入力信号
INCLK  内部クロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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