(57)【特許請求の範囲】
【請求項１】
複数の回路と、
上記各回路に設けられ、当該回路に関する情報を回路の動作について相互に関連する複数のパラメータ値を組み合わせた複数の組として記憶する情報記憶手段と、
前記複数の回路により構成される半導体集積回路全体の制約値に基づいて、上記各回路ごとに、当該回路に記憶されている上記複数の組のうちいずれか１つの組を選択するように制御する制御手段とを備え、
上記複数のパラメータは、回路の電圧と処理時間であり、
上記制御手段は、上記電圧が制限されることに基づいて、上記電圧が制限範囲内に入るように、上記処理時間を変更するものであることを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
上記各回路内における上記複数のパラメータの状態を解析する解析手段をさらに備え、
上記制御手段は、上記解析手段の解析結果に基づいて上記処理時間を変更することを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
上記制御手段は、上記複数の組のうちいずれか１つの組を選択して回路を動作させているときに、上記複数のパラメータのうち少なくとも１つのパラメータが制限範囲からはずれたときには、上記複数の回路のうち少なくとも１つの回路について、上記複数の組のうち上記１つの組以外の組に変更することを特徴とする半導体集積回路装置。
【請求項４】
複数の回路を備えた半導体集積回路装置の制御方法であって、
上記各回路に関する情報を回路の動作について相互に関連する複数のパラメータ値を組み合わせた複数の組として記憶するステップ（ａ）と、
前記複数の回路により構成される半導体集積回路全体の制約値に基づいて、上記複数の組のうちいずれか１つの組を選択して上記回路の動作を制御するステップ（ｂ）とを含み、
上記ステップ（ａ）では、上記複数のパラメータとして、回路の電圧と処理時間とを互いに組み合わせた複数の組として記憶し、
上記ステップ（ｂ）では、上記電圧が制限されることに基づいて、上記電圧が制限範囲内に入るように、上記処理時間を変更することを特徴とする半導体集積回路装置の制御方法。
【請求項５】
請求項４記載の半導体集積回路装置の制御方法において、
上記ステップ（ａ）の後、上記ステップ（ｂ）の前に、上記各回路内における上記複数のパラメータの状態を解析するステップ（ｃ）をさらに含むことを特徴とする半導体集積回路装置の制御方法。
【請求項６】
請求項５記載の半導体集積回路装置の制御方法において、
上記ステップ（ｂ）では、上記複数の組のうちいずれか１つの組を選択して回路を動作させているときに、上記ステップ（ｃ）の結果、上記複数のパラメータのうち少なくとも１つのパラメータが制限範囲からはずれたときには、上記複数の回路のうち少なくとも１つの回路について、上記複数の組のうち上記１つの組以外の組に変更することを特徴とする半導体集積回路装置の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の回路を備えた半導体集積回路装置及びその制御方法に係り、特に制限下における迅速な制御を行なうための対策に関する。
【０００２】
【従来の技術】
近年、複数のＬＳＩを共通の基板上に形成したシステムＬＳＩという概念が提起されており、システムＬＳＩの設計手法としても各種の提案がなされている。特に、システムＬＳＩの利点は、ＤＲＡＭなどのメモリや、ロジックＬＳＩや、高周波回路などのアナログ回路を１つの半導体装置内に収納して、多種，多機能の半導体装置を極めて高集積化して実現することができることである。
【０００３】
【発明が解決しようとする課題】
ところで、上記従来のシステムＬＳＩにおいては、システムＬＳＩを設計する際に、コア（又はＩＰ）と呼ばれる設計資産を利用することが多い。そのとき、各コアは個別に設計されたものなので、これらを統合したときには必ずしも円滑な動作が得られないことがある。しかし、従来のコア又はＩＰは、その中身がブラックボックスとなっているので、円滑な動作を確保するために、多大の手間と時間とを要しているのが現実である。
【０００４】
本発明の目的は、コア（又はＩＰ）の動作を規定する複数のパラメータに互いに関連性がある場合に着目し、かかる複数のパラメータについては、互いに関連づけた制御を行なうための手段を講ずることにより、迅速な作動を確保しうる半導体集積回路装置及びその制御方法の提供を図ることにある。
【０００５】
【課題を解決するための手段】
本発明の半導体集積回路装置は、複数の回路と、上記各回路に設けられ、当該回路に関する情報を回路の動作について相互に関連する複数のパラメータ値を組み合わせた複数の組として記憶する情報記憶手段と、前記複数の回路により構成される半導体集積回路全体の制約値に基づいて、上記各回路ごとに、当該回路に記憶されている上記複数の組のうちいずれか１つの組を選択するように制御する制御手段とを備え、上記複数のパラメータは、回路の電圧と処理時間であり、上記制御手段は、上記電圧が制限されることに基づいて、上記電圧が制限範囲内に入るように、上記処理時間を変更するものであることを特徴とする。
【０００６】
これにより、組を選択するだけで複数のパラメータの制御が可能になるので、各種の制限や目標を考慮しつつ、迅速な制御を行なうことができる。
【０００７】
そして、上記複数のパラメータは、回路の電圧と処理時間であり、上記制御手段は、上記電圧が制限されることに基づいて、上記電圧が制限範囲内に入るように、上記処理時間を変更するものであり、電池の残りが少ないときや、消費電力を抑制したいときに適切な管理を行なうことができる。
【０００８】
上記各回路内における上記複数のパラメータの状態を解析する解析手段をさらに備え、上記制御手段が上記解析手段の解析結果に基づいて上記処理時間を変更することが好ましい。
【０００９】
上記制御手段は、上記複数の組のうちいずれか１つの組を選択して回路を動作させているときに、上記複数のパラメータのうち少なくとも１つのパラメータが制限範囲からはずれたときには、上記複数の回路のうち少なくとも１つの回路について、上記複数の組のうち上記１つの組以外の組に変更することができる。
【００１０】
本発明の半導体集積回路装置の制御方法は、複数の回路を備えた半導体集積回路装置の制御方法であって、上記各回路に関する情報を回路の動作について相互に関連する複数のパラメータ値を組み合わせた複数の組として記憶するステップ（ａ）と、前記複数の回路により構成される半導体集積回路全体の制約値に基づいて、上記複数の組のうちいずれか１つの組を選択して上記回路の動作を制御するステップ（ｂ）とを含み、上記ステップ（ａ）では、上記複数のパラメータとして、回路の電圧と処理時間とを互いに組み合わせた複数の組として記憶し、上記ステップ（ｂ）では、上記電圧が制限されることに基づいて、上記電圧が制限範囲内に入るように、上記処理時間を変更することを特徴とする。
【００１１】
これにより、組を選択するだけで複数のパラメータの制御が可能になるので、各種の制限や目標を考慮しつつ、迅速な制御を行なうことができる。
【００１２】
そして、上記ステップ（ａ）では、上記複数のパラメータとして、回路の電圧と処理時間とを互いに組み合わせた複数の組として記憶し、上記ステップ（ｂ）では、上記電圧が制限されることに基づいて、上記電圧が制限範囲内に入るように、上記処理時間を変更することにより、電圧の制限を考慮した迅速な制御が可能になる。
【００１３】
上記ステップ（ａ）の後、上記ステップ（ｂ）の前に、上記各回路内における上記複数のパラメータの状態を解析するステップ（ｃ）をさらに含むことにより、装置が動作している最中にも迅速な制御を行なうことが可能になる。
【００１４】
上記ステップ（ｂ）では、上記複数の組のうちいずれか１つの組を選択して回路を動作させているときに、上記ステップ（ｃ）の結果、上記複数のパラメータのうち少なくとも１つのパラメータが制限範囲からはずれたときには、上記複数の回路のうち少なくとも１つの回路について、上記複数の組のうち上記１つの組以外の組に変更することができる。
【００１５】
【発明の実施の形態】
−本発明の前提となる基本的な構造−
そこで、本発明では、配線の断面積を大きく確保しつつ、多種，多機能のデバイスを内蔵した半導体装置を実現するための１つの手段として、配線層を有する半導体配線基板例えばシリコン配線基板（Ｓｕｐｅｒ−Ｓｕｂ）上に、各種デバイスを内蔵したチップＩＰを搭載する構成を採る。そして、各チップＩＰ内に設けられる回路（ＩＣ）は半導体装置の設計上ＩＰ(Intellectual Property）として扱うことができ、各種ＩＰを半導体配線基板上に貼り合わせたものと考えることができる。つまり、半導体デバイス全体は、“ＩＰ  Ｏｎ  Ｓｕｐｅｒ−Ｓｕｂ”であるので、本明細書の実施形態においては、シリコン配線基板とＩＰ群とを備えた半導体デバイス全体を“ＩＰＯＳデバイス”と記載する。
【００１６】
図１（ａ），（ｂ），（ｃ）は、ＩＰ（チップＩＰ）群を搭載するための配線基板となるシリコン配線基板の平面図、シリコン配線基板上に搭載されるＩＰ群の例を示す平面図、及びシリコン配線基板の断面図である。図１（ａ），（ｂ）に示すように、シリコン配線基板１０上には各種ＩＰを搭載するための複数の領域が設けられており、、各領域には、例えば、ＤＣ／ＡＣ−ＩＰ，Analog−ＩＰ，Logic −ＩＰ，ＣＰＵ−ＩＰ，ＤＳＰ−ＩＰ，Flash メモリ−ＩＰ，ＳＲＡＭ−ＩＰ，ＤＲＡＭ−ＩＰ，Ｉ／Ｏ−ＩＰなどの各種ＩＰ群がチップＩＰとして搭載可能となっている。図１（ｃ）に示すように、シリコン配線基板１０は、シリコン基板１１と、シリコン基板１０上に絶縁膜（図示せず）を挟んで設けられたグランドプレーン１２と、グランドプレーン１２の上に層間絶縁膜を挟んで設けられた第１配線層１３と、第１配線層１３の上に層間絶縁膜を挟んで設けられた第２配線層１４と、第２配線層１４の上にパッシベーション膜を挟んで設けられたパッド１５とを備えている。パッド１５，各配線層１３，１４及びグランドプレーン１２間は、それぞれコンタクト（図示せず）を介して所望の部位で互いに接続されている。そして、各ＩＰは、パッド１５上に貼り付けられて、各ＩＰが配線層１３，１４により互いにあるいはグランドプレーン１２に電気的に接続される構造となっている。
【００１７】
シリコン配線基板１０内の配線層１３，１４の寸法の制約は緩やかであり、数μｍ幅の配線をも設けることができるので、以下のような効果がある。経験的に、今までの半導体集積回路装置の微細化が進展した過程において、もっとも配線としての特性が良好であった世代の寸法を有する配線を設けることが可能となる。また、配線の電気インピーダンスを低減することができる。
【００１８】
そして、シリコン配線基板上のチップＩＰは多くの機能を有しているが、これに対しては２つの考え方がある。１つは、できるだけ多くの機能を使用するという考え方であり、もう１つは、使用する機能を制限するという考え方である。つまり、ユーザの多様な要求に応えるためには、多種の使用方法に対応できる構成を有していることが好ましいが、反面、実際の使用に際してはいずれかの機能に限定する必要がある。つまり、この２つの相反する要求を満足させることにより、ユーザの多様な要求に応えつつ、大量少品種に適したＩＰＯＳデバイスを構築することができるのである。そこで、多種の機能を予め有しているＩＰＯＳデバイス内の機能を選択，制限，設定するための手段が必要となる。つまり、シリコン配線基板上のチップＩＰの機能の評価方法，機能の選択方法，チップ上でのコンフィギュレーションなどである。本発明では、このような諸手段に関する各実施形態について説明する。
【００１９】
（実施形態）
本実施形態においては、ＩＰＯＳデバイス内に配置されるＩＰの内部機能を外部から調べることを可能にするための構造及び方法について説明する。
【００２０】
図２は、本発明の実施形態における半導体集積回路装置の構成を示す図である。ＩＰＯＳデバイス８０内に例えば３つのＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃが搭載される。そして、各ＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃ内の機能情報記憶部８５，８６，８７には、使用電圧Ｖとその電圧によって動作したときの処理時間Ｔとの相関関係がそれぞれ複数組ずつ記憶されている。また、ＩＰＯＳデバイス８０内には、各ＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃの動作制御するためのシステム制御部８１が設けられている。このシステム制御部８１は、ＩＰＯＳデバイス８０内ではなく外部に設けられていてもよい。そして、システム制御部８１内には、各ＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃの電圧を制御するための電圧制御部８２と、各ＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃの電圧を解析するための電圧解析部８３とが設けられている。また、ＩＰＯＳデバイス８０の外部には、Ｔａｓｋの順序を命令するためのスケジュール部８４が設けられている。
【００２１】
図３（ａ），（ｂ）は、システム制御部８１内における制御内容を説明するための電圧の時間変化を示す図である。まず、スケジュール部８４から電力解析部８１にＴａｓｋの処理順序が入力されると、その処理順序にしたがって、電圧解析部８１内で電圧のタイムスケジュールが解析される。そして、その解析の結果、ある時間において電圧が制約値を越えるときには、その制約値に適合するように各ＩＰの使用電圧を変更する。例えば、図３（ａ）に示すように、ＩＰ−Ｂの使用電圧Ｖb1が制約値を越えている場合には、ＩＰ−Ｂの機能情報記憶部８６から使用電圧Ｖとそれに対する処理時間Ｔとの相関関係を示す組に関する情報を読み出して、制約値に適合する組としてＶb2−Ｔb2を探索する。そして、この解析結果に基づいて、電圧制御部８２により、ＩＰ−Ｂを動作させるときには電圧Ｖb2によってＩＰ−Ｂが動作するように制御する。
【００２２】
このとき電圧の制約値が必要となる場合としては、電池の残存電圧がいくらあるかを検知してそれを制約値とする場合や、使用電力モードを低消費電力モードと高速モードとに切り換えることが可能な構成における低消費電力モードで使用する場合がある。また、使用電力モードを低消費電力モードと高速モードとに切り換えることが可能な構成における高速モードで使用する場合や、全体としての処理時間に制約がある場合には、逆に、あるＩＰにおける使用電圧Ｖとそれに対する処理時間Ｔとの相関関係を使用電圧が高く処理時間が短い組に切り換える制御を行なうことができる。
【００２３】
このような各種の制御のパラメータをある条件に適合するように制御することにより、多様な機能を組み込んだＩＰを円滑に動作させることが可能になる。
【００２４】
ただし、上記実施形態においては、本発明をＩＰＯＳデバイスに組み込んだ例について説明したが、本発明はＩＰＯＳデバイスに限られるものではなく、従来のシステムＬＳＩやその他の集積回路装置にも適用することができる。
【００２５】
ただし、パラメータは電圧，処理時間以外でもよい。また、パラメータは３つ以上あってもよい。さらに、電圧だけでなく処理時間も制限があるなど、制限付きパラメータが複数あってもよい。
【００２６】
【発明の効果】
本発明により、半導体集積回路装置の迅速な制御が可能になる。
【図面の簡単な説明】
【図１】  （ａ），（ｂ），（ｃ）は、ＩＰ群を搭載するための配線基板となるシリコン配線基板の平面図、シリコン配線基板上に搭載されるＩＰ群の例を示す平面図、及びシリコン配線基板の断面図である。
【図２】  本発明の実施形態における半導体集積回路装置の構成を示すブロック図である。
【図３】  （ａ），（ｂ）は、図２に示すシステム制御部内における制御内容を説明するための電圧の時間変化を示す図である。
【符号の説明】
１０    シリコン配線基板
１１    シリコン基板
１２    グランドプレーン
１３    第１配線層
１４    第２配線層
１５    パッド
７０    ＩＰ
７１    機能情報記憶部
７２    ＩＰＯＳデバイス
７３    表示装置
７５，７６  ＩＰ
７７    機能情報記憶部
７８    システム制御部
８０    ＩＰＯＳデバイス
８１    システム制御部
８２    電圧制御部
８３    電圧解析部
８４    スケジュール部
８５〜８７  機能情報記憶部
【図１】
0004124557.tif 000002
【図２】
0004124557.tif 000003
【図３】
0004124557.tif 000004