(57)【特許請求の範囲】
【請求項１】
メモリセルトランジスタと、
記憶部を有し、前記メモリセルトランジスタに印加される電圧パルスを制御する制御部と
を備え、
データ消去動作において、前記制御部は、消去パルスを印加する前に、前記メモリセルトランジスタにデータが書き込まれるまで、パルス強度を次第に強めて書き込みパルスを印加し、
前記記憶部には、前回のデータ消去動作における、前記書き込みパルスの最終のパルス強度に関する第１の情報が記憶されており、
前記制御部は、前記データ消去動作における前記書き込みパルスのパルス強度の開始値を、前記第１の情報に基づいて決定する不揮発性半導体記憶装置。
【請求項２】
前記書き込みパルスの前記パルス強度は段階的に強められ、
前記データ消去動作における前記書き込みパルスの前記パルス強度の前記開始値は、前記前回のデータ消去動作における前記書き込みパルスの前記最終のパルス強度よりも、所定段階低い値に設定される、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記データ消去動作において、前記制御部は、前記メモリセルトランジスタのデータが消去されるまで、パルス強度を次第に強めて前記消去パルスを印加し、
前記記憶部には、前記前回のデータ消去動作における、前記消去パルスの最終のパルス強度に関する第２の情報がさらに記憶されており、
前記制御部は、前記データ消去動作における前記消去パルスのパルス強度の開始値を、前記第２の情報に基づいて決定する、請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記データ消去動作において、前記制御部は、前記消去パルスの印加によって過消去されたメモリセルトランジスタが存在する場合、前記過消去されたメモリセルトランジスタにデータが書き戻されるまで、パルス強度を次第に強めて書き戻しパルスを印加し、
前記記憶部には、前記前回のデータ消去動作における、前記書き戻しパルスの最終のパルス強度に関する第３の情報がさらに記憶されており、
前記制御部は、前記データ消去動作における前記書き戻しパルスのパルス強度の開始値を、前記第３の情報に基づいて決定する、請求項１〜３のいずれか一つに記載の不揮発性半導体記憶装置。
【請求項５】
（ａ）データ消去動作において、消去パルスを印加する前に、メモリセルトランジスタにデータが書き込まれるまで、パルス強度を次第に強めて書き込みパルスを印加する工程と、
（ｂ）前記データ消去動作における、前記書き込みパルスの最終のパルス強度に関する第１の情報を記憶する工程と
を備え、
前記データ消去動作における前記書き込みパルスのパルス強度の開始値は、前回のデータ消去動作時に記憶されていた、前記前回のデータ消去動作に関する前記第１の情報に基づいて決定される、不揮発性半導体記憶装置のデータ消去方法。
【請求項６】
前記書き込みパルスの前記パルス強度は段階的に強められ、
前記データ消去動作における前記書き込みパルスの前記パルス強度の前記開始値は、前記前回のデータ消去動作における前記書き込みパルスの前記最終のパルス強度よりも、所定段階低い値に設定される、請求項５に記載の不揮発性半導体記憶装置のデータ消去方法。
【請求項７】
（ｃ）前記データ消去動作において、前記メモリセルトランジスタのデータが消去されるまで、パルス強度を次第に強めて前記消去パルスを印加する工程と、
（ｄ）前記データ消去動作における、前記消去パルスの最終のパルス強度に関する第２の情報を記憶する工程と
をさらに備え、
前記データ消去動作における前記消去パルスのパルス強度の開始値は、前記前回のデータ消去動作時に記憶されていた、前記前回のデータ消去動作に関する前記第２の情報に基づいて決定される、請求項５又は６に記載の不揮発性半導体記憶装置のデータ消去方法。
【請求項８】
（ｅ）前記データ消去動作において、前記消去パルスの印加によって過消去されたメモリセルトランジスタが存在する場合、前記過消去されたメモリセルトランジスタにデータが書き戻されるまで、パルス強度を次第に強めて書き戻しパルスを印加する工程と、
（ｆ）前記データ消去動作における、前記書き戻しパルスの最終のパルス強度に関する第３の情報を記憶する工程と
をさらに備え、
前記データ消去動作における前記書き戻しパルスのパルス強度の開始値は、前記前回のデータ消去動作時に記憶されていた、前記前回のデータ消去動作に関する前記第３の情報に基づいて決定される、請求項５〜７のいずれか一つに記載の不揮発性半導体記憶装置のデータ消去方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置及びそのデータ消去方法に関し、特に、フラッシュメモリ及びそのデータ消去方法に関するものである。
【０００２】
【従来の技術】
フラッシュメモリは、電気的にデータの書き込み及び消去が可能な不揮発性半導体記憶装置である。フラッシュメモリは、複数のメモリセルが行列状に配置されたメモリセルアレイを備えており、各メモリセルは、フローティングゲートを有するメモリセルトランジスタを備えている。フローティングゲート内に電子が蓄積されているか否かによってメモリセルトランジスタのしきい値電圧が変化し、このしきい値電圧の相違によってメモリセルにデータが記憶される。
【０００３】
現在、フラッシュメモリの主流となっているのは、ＮＯＲ型のフラッシュメモリである。本明細書では、ＮＯＲ型のフラッシュメモリの中でも、データ消去動作において、フローティングゲート内に蓄積されている電子がチャネル領域の全面に引き抜かれる、いわゆるチャネル全面引き抜き型のＮＯＲ型フラッシュメモリを例にとり説明する。
【０００４】
図４７は、従来のフラッシュメモリにおけるデータ消去動作を説明するためのフローチャートである。ステップＳＰ１において消去コマンドが入力されると、ステップＳＰ２において、所定の電圧値及び所定のパルス幅の一括書き込みパルスが全てのメモリセルトランジスタに印加される。次に、ステップＳＰ３において、所定の電圧値及び所定のパルス幅の消去パルスが全てのメモリセルトランジスタに印加される。
【０００５】
次に、ステップＳＰ４において、全てのメモリセルのデータが消去されたか否かを判定する消去ベリファイが行われる。データが消去されていないメモリセルが一つでも存在する場合、即ちステップＳＰ４における判定の結果が「ＦＡＩＬ」である場合は、ステップＳＰ５に進み、一括書き込みパルス及び消去パルスの各電圧値が、パルス強度が強くなるようにそれぞれ更新される。その後、電圧値がそれぞれ更新された一括書き込みパルス及び消去パルスが、ステップＳＰ２，ＳＰ３において再度印加される。全てのメモリセルのデータが消去されるまで、即ちステップＳＰ４における判定の結果が「ＰＡＳＳ」となるまで、ステップＳＰ２〜ＳＰ５の動作が繰り返される。
【０００６】
ステップＳＰ４における判定の結果が「ＰＡＳＳ」である場合は、ステップＳＰ６に進み、過剰なデータ消去によって過消去状態となっているメモリセルトランジスタが存在するか否かを判定する過消去ベリファイが行われる。過消去状態にあるメモリセルトランジスタが存在しない場合、即ちステップＳＰ６における判定の結果が「ＰＡＳＳ」である場合はステップＳＰ１０に進み、データ消去動作が終了する。
【０００７】
過消去状態にあるメモリセルトランジスタが一つでも存在する場合、即ちステップＳＰ６における判定の結果が「ＦＡＩＬ」である場合はステップＳＰ７に進み、過消去状態にあるメモリセルトランジスタにビット毎書き戻しパルスが印加される。次に、ステップＳＰ８において、過消去状態にあった全てのメモリセルトランジスタが過消去状態から回復したか否かを判定するために、過消去ベリファイが再度行われる。依然として過消去状態にあるメモリセルトランジスタが一つでも存在する場合、即ちステップＳＰ８における判定の結果が「ＦＡＩＬ」である場合はステップＳＰ７に戻り、過消去状態にあるメモリセルトランジスタにビット毎書き戻しパルスが再度印加される。過消去状態にあるメモリセルトランジスタが存在しなくなるまで、即ちステップＳＰ８における判定の結果が「ＰＡＳＳ」となるまで、ステップＳＰ７，ＳＰ８の動作が繰り返される。
【０００８】
ステップＳＰ８における判定の結果が「ＰＡＳＳ」である場合は、ステップＳＰ９に進み、過剰なデータ書き戻しによって過書き戻し状態となっているメモリセルトランジスタが存在するか否かを判定する過書き戻しベリファイが行われる。過書き戻し状態にあるメモリセルトランジスタが存在しない場合、即ちステップＳＰ９における判定の結果が「ＰＡＳＳ」である場合はステップＳＰ１０に進み、データ消去動作が終了する。
【０００９】
過書き戻し状態にあるメモリセルトランジスタが一つでも存在する場合、即ちステップＳＰ９における判定の結果が「ＦＡＩＬ」である場合はステップＳＰ２に戻り、ステップＳＰ２以降の動作が改めて実行される。
【００１０】
【発明が解決しようとする課題】
従来の不揮発性半導体記憶装置及びそのデータ消去方法によると、データ消去動作の回数に拘わらず、例えば１回目のデータ消去動作であるか１万回目のデータ消去動作であるかに拘わらず、ステップＳＰ１の直後に実行される最初のステップＳＰ２，ＳＰ３においては、所定の電圧値及び所定のパルス幅の一括書き込みパルス及び消去パルスが印加される。即ち、一括書き込みパルス及び消去パルスのパルス強度の開始電圧値が、データ消去動作の回数に拘わらず一定である。
【００１１】
フラッシュメモリでは、フローティングゲート内に電子を注入することによってメモリセルにデータを書き込み、フローティングゲート内から電子を引き抜くことによってメモリセルのデータを消去するが、データ消去動作の回数が増えてくるにつれて、電子の注入効率や引き抜き効率は低下する。
【００１２】
しかしながら従来の不揮発性半導体記憶装置及びそのデータ消去方法によると、上記の通り、一括書き込みパルス及び消去パルスのパルス強度の開始電圧値が、データ消去動作の回数に拘わらず一定である。そのため、ある程度多数のデータ消去動作が既に行われた後のデータ消去動作においては、ステップＳＰ４における判定の結果が「ＦＡＩＬ」となる可能性が高くなり、その都度ステップＳＰ２〜ＳＰ４の動作が繰り返されるため、データ消去の所要時間が長くなるという問題があった。
【００１３】
本発明はかかる問題を解決するために成されたものであり、データ消去動作の所要時間が短縮された不揮発性半導体記憶装置及びそのデータ消去方法を得ることを目的とするものである。
【００１４】
【課題を解決するための手段】
この発明のうち請求項１に記載の不揮発性半導体記憶装置は、メモリセルトランジスタと、記憶部を有し、メモリセルトランジスタに印加される電圧パルスを制御する制御部とを備え、データ消去動作において、制御部は、消去パルスを印加する前に、メモリセルトランジスタにデータが書き込まれるまで、パルス強度を次第に強めて書き込みパルスを印加し、記憶部には、前回のデータ消去動作における、書き込みパルスの最終のパルス強度に関する第１の情報が記憶されており、制御部は、データ消去動作における書き込みパルスのパルス強度の開始値を、第１の情報に基づいて決定するものである。
【００１５】
また、この発明のうち請求項２に記載の不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置であって、書き込みパルスのパルス強度は段階的に強められ、データ消去動作における書き込みパルスのパルス強度の開始値は、前回のデータ消去動作における書き込みパルスの最終のパルス強度よりも、所定段階低い値に設定されることを特徴とするものである。
【００１６】
また、この発明のうち請求項３に記載の不揮発性半導体記憶装置は、請求項１又は２に記載の不揮発性半導体記憶装置であって、データ消去動作において、制御部は、メモリセルトランジスタのデータが消去されるまで、パルス強度を次第に強めて消去パルスを印加し、記憶部には、前回のデータ消去動作における、消去パルスの最終のパルス強度に関する第２の情報がさらに記憶されており、制御部は、データ消去動作における消去パルスのパルス強度の開始値を、第２の情報に基づいて決定することを特徴とするものである。
【００１７】
また、この発明のうち請求項４に記載の不揮発性半導体記憶装置は、請求項１〜３のいずれか一つに記載の不揮発性半導体記憶装置であって、データ消去動作において、制御部は、消去パルスの印加によって過消去されたメモリセルトランジスタが存在する場合、過消去されたメモリセルトランジスタにデータが書き戻されるまで、パルス強度を次第に強めて書き戻しパルスを印加し、記憶部には、前回のデータ消去動作における、書き戻しパルスの最終のパルス強度に関する第３の情報がさらに記憶されており、制御部は、データ消去動作における書き戻しパルスのパルス強度の開始値を、第３の情報に基づいて決定することを特徴とするものである。
【００２４】
また、この発明のうち請求項５に記載の不揮発性半導体記憶装置のデータ消去方法は、（ａ）データ消去動作において、消去パルスを印加する前に、メモリセルトランジスタにデータが書き込まれるまで、パルス強度を次第に強めて書き込みパルスを印加する工程と、（ｂ）データ消去動作における、書き込みパルスの最終のパルス強度に関する第１の情報を記憶する工程とを備え、データ消去動作における書き込みパルスのパルス強度の開始値は、前回のデータ消去動作時に記憶されていた、前回のデータ消去動作に関する第１の情報に基づいて決定されるものである。
【００２５】
また、この発明のうち請求項６に記載の不揮発性半導体記憶装置のデータ消去方法は、請求項５に記載の不揮発性半導体記憶装置のデータ消去方法であって、書き込みパルスのパルス強度は段階的に強められ、データ消去動作における書き込みパルスのパルス強度の開始値は、前回のデータ消去動作における書き込みパルスの最終のパルス強度よりも、所定段階低い値に設定されることを特徴とするものである。
【００２６】
また、この発明のうち請求項７に記載の不揮発性半導体記憶装置のデータ消去方法は、請求項５又は６に記載の不揮発性半導体記憶装置のデータ消去方法であって、（ｃ）データ消去動作において、メモリセルトランジスタのデータが消去されるまで、パルス強度を次第に強めて消去パルスを印加する工程と、（ｄ）データ消去動作における、消去パルスの最終のパルス強度に関する第２の情報を記憶する工程とをさらに備え、データ消去動作における消去パルスのパルス強度の開始値は、前回のデータ消去動作時に記憶されていた、前回のデータ消去動作に関する第２の情報に基づいて決定されることを特徴とするものである。
【００２７】
また、この発明のうち請求項８に記載の不揮発性半導体記憶装置のデータ消去方法は、請求項５〜７のいずれか一つに記載の不揮発性半導体記憶装置のデータ消去方法であって、（ｅ）データ消去動作において、消去パルスの印加によって過消去されたメモリセルトランジスタが存在する場合、過消去されたメモリセルトランジスタにデータが書き戻されるまで、パルス強度を次第に強めて書き戻しパルスを印加する工程と、（ｆ）データ消去動作における、書き戻しパルスの最終のパルス強度に関する第３の情報を記憶する工程とをさらに備え、データ消去動作における書き戻しパルスのパルス強度の開始値は、前回のデータ消去動作時に記憶されていた、前回のデータ消去動作に関する第３の情報に基づいて決定されることを特徴とするものである。
【００３４】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１に係るフラッシュ型の不揮発性半導体記憶装置１の構成を概略的に示すブロック図である。不揮発性半導体記憶装置１は、メモリセルトランジスタに印加される電圧パルスを制御することにより、データの書き込み動作及び消去動作を制御する制御部２を備えている。制御部２は、フラッシュメモリ等の不揮発性の半導体メモリから成る記憶部２ａを有している。
【００３５】
また、不揮発性半導体記憶装置１は、（Ａ）制御部２からスタンバイ信号ＣＸＨＲＤＹ，チャージポンプ活性化信号ＰＰＵＭＰＥ，ＮＰＵＭＰＥ，及びリセット信号ＲＳＴＥを入力し、出力電位Ｖout+，Ｖout-及びワード線電位ＶWLを発生して出力する電圧発生部３と、（Ｂ）外部からアドレス信号ＡＤＲを入力し、内部アドレス信号を生成して出力するアドレスバッファ１６と、（Ｃ）電圧発生部３から電位の供給を受けるとともに、アドレスバッファ１６から内部アドレス信号を入力し、セレクトゲート線ＳＧＬ，ワード線ＷＬ０，ＷＬ１，ソース線ＳＬ，及びウェルの各電位を決定するＸデコーダ１８と、（Ｄ）外部との間でデータ入出力信号ＤＩＯの授受を行う入出力バッファ２２と、（Ｅ）アドレスバッファ１６から内部アドレス信号を受けてデコードするＹデコーダ２０と、（Ｆ）Ｙデコーダ２０の出力信号及びデータ入出力信号ＤＩＯに応じて、メインビット線ＭＢＬに高電圧を印加するＹ系制御回路２４とを備えている。
【００３６】
電圧発生部３は、（Ｇ）制御部２からスタンバイ信号ＣＸＨＲＤＹ，チャージポンプ活性化信号ＰＰＵＭＰＥ，及びリセット信号ＲＳＴＥを入力し、これらに基づいて正の出力電位Ｖout+を発生する正電圧発生回路４と、（Ｈ）制御部２からスタンバイ信号ＣＸＨＲＤＹ，チャージポンプ活性化信号ＮＰＵＭＰＥ，及びリセット信号ＲＳＴＥを入力し、これらに基づいて負の出力電位Ｖout-を発生する負電圧発生回路８と、（Ｉ）ワード線電位ＶWLを発生するＷＬブースト回路１２と、（Ｊ）制御部２によって制御され、出力電位Ｖout+，Ｖout-及びワード線電位ＶWLを各内部回路に分配するディストリビュータ１４とを備えている。
【００３７】
Ｘデコーダ１８は、ワード線を選択するためのＷＬデコーダと、セレクトゲートを選択するためのＳＧデコーダと、選択されたメモリブロックに対応するウェル領域を選択するためのＷＥＬＬデコーダと、ソース線を選択するためのＳＬデコーダ（いずれも図示しない）とを備えている。
【００３８】
さらに、不揮発性半導体記憶装置１は、複数のメモリセルが行列状に配置されたメモリセルアレイ２６を備えており、メモリセルアレイ２６は、異なるウェル内に形成されることによって互いに分離された複数のメモリセルブロックＢＬＯＣＫ０〜ＢＬＯＣＫｋに分割されている。
【００３９】
メモリセルブロックＢＬＯＣＫ０は、メモリセルトランジスタ３０，３２と、セレクトゲート２８とを有している。メモリセルブロックＢＬＯＣＫ０では、Ｘデコーダ１８によって選択されたセレクトゲート線ＳＧＬ，ワード線ＷＬ０，ＷＬ１，及びソース線ＳＬに対応して、２つのメモリセルトランジスタ３０，３２が選択されている。メモリセルトランジスタ３０，３２は、データに対応する信号をメインビット線ＭＢＬから受けて、そのデータを保持する。なお、図１では、選択されたセレクトゲート線ＳＧＬ，ワード線ＷＬ０，ＷＬ１，及びソース線ＳＬに対応するセレクトゲート２８，メモリセルトランジスタ３０，３２のみが代表的に図示されている。
【００４０】
図２〜５は、本実施の形態１に係る不揮発性半導体記憶装置１における、１回目のデータ消去方法を説明するためのフローチャートである。また、図６は、データ消去動作が実行される直前の状態、即ちデータ消去時における初期状態でのしきい値電圧の分布を示す図である。図６の横軸は、メモリセルトランジスタのしきい値電圧を表しており、縦軸は、横軸の各しきい値電圧を保持している、メモリセルブロック内のメモリセルトランジスタの数を表している。図６を参照して、データ消去時における初期状態では、プログラム状態、つまりメモリセルトランジスタに“０”が記憶されている状態と、イレース状態、つまりメモリセルトランジスタに“１”が記憶されている状態とが存在している。
【００４１】
図２を参照して、ステップＳＰ５１において１回目の消去コマンドが入力されると、ステップＳＰ５２において、所定のパルス幅（ここでは１ｍｓとする）の一括書き込みパルスが、全てのメモリセルトランジスタに印加される。これにより、ＦＮ（ファウラーノルドハイム）トンネル電流を用いて、メモリセルブロック単位で一括書き込みが実施される。
【００４２】
図７は、ステップＳＰ５２で一括書き込みパルスが印加されている状態での印加電圧を説明するための、メモリセルブロックの回路図である。図７を参照して、メモリセルブロックには、ｎ行ｍ列に配置された、合計ｎ×ｍ個のメモリセルトランジスタＭＴが配置されている。ステップＳＰ５２においては、全てのビット線ＢＬ１〜ＢＬｍはオープンに設定され、ウェルにはＶWell＝−４．００Ｖのパルス電圧が印加され、ソース線ＳＬにはＶSL＝−４．００Ｖのパルス電圧が印加され、全てのワード線ＷＬ１〜ＷＬｎにはＶWL＝６．００Ｖのパルス電圧が印加されている。
【００４３】
図２を参照して、ステップＳＰ５２に引き続き、ステップＳＰ５３において、全てのメモリセルにデータが書き込まれたか否か、具体的には全てのメモリセルトランジスタのしきい値電圧が所定値（ここでは５．５Ｖとする）以上となっているか否かを判定する書き込みベリファイが行われる。
【００４４】
図８は、ステップＳＰ５３で書き込みベリファイが行われている状態での印加電圧を説明するための、メモリセルブロックの回路図である。ステップＳＰ５３においては、選択ビットに対応するメモリセルトランジスタＭＴ（ｊ，ｉ）に接続されているビット線ＢＬｊにはＶBL(j)＝１．０Ｖのパルス電圧が印加され、ウェルの電位ＶWell及びソース線ＳＬの電位ＶSLはいずれも０Ｖに設定され、選択ビットに対応するメモリセルトランジスタＭＴ（ｊ，ｉ）に接続されているワード線ＷＬｉにはＶWL(i)＝５．５Ｖのパルス電圧が印加されている。
【００４５】
図２を参照して、データが書き込まれていないメモリセルが一つでも存在する場合、即ちステップＳＰ５３における判定の結果が「ＦＡＩＬ」である場合は、ステップＳＰ５４に進み、一括書き込みパルスの電圧値が、パルス強度が強くなるように更新される。その後、電圧値が更新された一括書き込みパルスが、ステップＳＰ５２において再度印加される。全てのメモリセルにデータが書き込まれるまで、即ちステップＳＰ５３における判定の結果が「ＰＡＳＳ」となるまで、ステップＳＰ５２〜ＳＰ５４の動作が繰り返される。
【００４６】
図９は、ステップＳＰ５４における一括書き込みパルスの電圧値の更新状況を示す図である。ワード線ＷＬに印加されるパルス電圧の電圧値ＶWLは、図７に示した第１段階ｔ１の６．００Ｖからスタートして、０．２５Ｖ刻みで、第１７段階ｔ１７の１０．００Ｖまで上昇される。ウェル及びソース線ＳＬに印加される各パルス電圧の電圧値ＶWell，ＶSLは、図７に示した第１段階ｔ１の−４．００Ｖからスタートして、０．２５Ｖ刻みで、第１７段階ｔ１７の−８．００Ｖまで低下される。
【００４７】
図２を参照して、ステップＳＰ５３における判定の結果が「ＰＡＳＳ」である場合は、ステップＳＰ５５に進み、一括書き込みパルスの最終的な電圧値、即ち最終的なＶWL，ＶWell，ＶSLの値が、図１に示した記憶部２ａに記録される。図９に示した例のように、ステップＳＰ５３における判定の結果が第９段階ｔ９で「ＰＡＳＳ」となった場合は、「一括書き込みパルス：ＶWL＝８．００Ｖ、ＶWell＝ＶSL＝−６．００Ｖ」という情報が記憶部２ａに記録される。
【００４８】
図１０は、ステップＳＰ５３において「ＰＡＳＳ」と判定された時点でのしきい値電圧の分布を示す図である。この時点では、メモリセルブロック内の全てのメモリセルトランジスタのしきい値電圧が、５．５Ｖ以上となっている。
【００４９】
図３を参照して、図２に示したステップＳＰ５５に引き続き、ステップＳＰ５６において、所定のパルス幅（ここでは１ｍｓとする）の消去パルスが、全てのメモリセルトランジスタに印加される。これにより、ＦＮトンネル電流を用いて、メモリセルブロック単位で一括消去が実施される。
【００５０】
図１１は、ステップＳＰ５６で消去パルスが印加されている状態での印加電圧を説明するための、メモリセルブロックの回路図である。ステップＳＰ５６においては、全てのビット線ＢＬ１〜ＢＬｍはオープンに設定され、ウェルにはＶWell＝４．００Ｖのパルス電圧が印加され、ソース線ＳＬにはＶSL＝４．００Ｖのパルス電圧が印加され、全てのワード線ＷＬ１〜ＷＬｎにはＶWL＝−６．００Ｖのパルス電圧が印加されている。
【００５１】
図３を参照して、ステップＳＰ５６に引き続き、ステップＳＰ５７において、全てのメモリセルのデータが消去されたか否か、具体的には全てのメモリセルトランジスタのしきい値電圧が所定値（ここでは３．５Ｖとする）よりも低くなっているか否かを判定する消去ベリファイが行われる。
【００５２】
図１２は、ステップＳＰ５７で消去ベリファイが行われている状態での印加電圧を説明するための、メモリセルブロックの回路図である。ステップＳＰ５７においては、選択ビットに対応するメモリセルトランジスタＭＴ（ｊ，ｉ）に接続されているビット線ＢＬｊにはＶBL(j)＝１．０Ｖのパルス電圧が印加され、ウェルの電位ＶWell及びソース線ＳＬの電位ＶSLはいずれも０Ｖに設定され、選択ビットに対応するメモリセルトランジスタＭＴ（ｊ，ｉ）に接続されているワード線ＷＬｉにはＶWL(i)＝３．５Ｖのパルス電圧が印加されている。
【００５３】
図３を参照して、データが消去されていないメモリセルが一つでも存在する場合、即ちステップＳＰ５７における判定の結果が「ＦＡＩＬ」である場合は、ステップＳＰ５８に進み、消去パルスの電圧値が、パルス強度が強くなるように更新される。その後、電圧値が更新された消去パルスが、ステップＳＰ５６において再度印加される。全てのメモリセルのデータが消去されるまで、即ちステップＳＰ５７における判定の結果が「ＰＡＳＳ」となるまで、ステップＳＰ５６〜ＳＰ５８の動作が繰り返される。
【００５４】
図１３は、ステップＳＰ５８における消去パルスの電圧値の更新状況を示す図である。ワード線ＷＬに印加されるパルス電圧の電圧値ＶWLは、図１１に示した第１段階ｔ１の−６．００Ｖからスタートして、０．２５Ｖ刻みで、第１７段階ｔ１７の−１０．００Ｖまで低下される。ウェル及びソース線ＳＬに印加される各パルス電圧の電圧値ＶWell，ＶSLは、図１１に示した第１段階ｔ１の４．００Ｖからスタートして、０．２５Ｖ刻みで、第１７段階ｔ１７の８．００Ｖまで上昇される。
【００５５】
図３を参照して、ステップＳＰ５７における判定の結果が「ＰＡＳＳ」である場合は、ステップＳＰ５９に進み、消去パルスの最終的な電圧値、即ち最終的なＶWL，ＶWell，ＶSLの値が、図１に示した記憶部２ａに記録される。図１３に示した例のように、ステップＳＰ５７における判定の結果が第５段階ｔ５で「ＰＡＳＳ」となった場合は、「消去パルス：ＶWL＝−７．００Ｖ、ＶWell＝ＶSL＝５．００Ｖ」という情報が記憶部２ａに記録される。
【００５６】
図１４は、ステップＳＰ５７において「ＰＡＳＳ」と判定された時点でのしきい値電圧の分布を示す図である。この時点では、メモリセルブロック内の全てのメモリセルトランジスタのしきい値電圧が、３．５Ｖ未満となっている。
【００５７】
図３を参照して、ステップＳＰ５９に引き続き、ステップＳＰ６０において、過剰なデータ消去によって過消去状態となっているメモリセルトランジスタが存在するか否か、具体的には全てのメモリセルトランジスタのしきい値電圧が所定値（ここでは１．０Ｖとする）以上となっているか否かを判定する過消去ベリファイが行われる。
【００５８】
図１５は、ステップＳＰ６０で過消去ベリファイが行われている状態での印加電圧を説明するための、メモリセルブロックの回路図である。ステップＳＰ６０においては、選択ビットに対応するメモリセルトランジスタＭＴ（ｊ，ｉ）に接続されているビット線ＢＬｊにはＶBL(j)＝１．０Ｖのパルス電圧が印加され、ウェルの電位ＶWell及びソース線ＳＬの電位ＶSLはいずれも０Ｖに設定され、選択ビットに対応するメモリセルトランジスタＭＴ（ｊ，ｉ）に接続されているワード線ＷＬｉにはＶWL(i)＝１．０Ｖのパルス電圧が印加されている。
【００５９】
図３を参照して、過消去状態にあるメモリセルトランジスタが存在しない場合、即ちステップＳＰ６０における判定の結果が「ＰＡＳＳ」である場合は、図５に示したステップＳＰ６１に進み、１回目のデータ消去動作が終了する。
【００６０】
一方、過消去状態にあるメモリセルが一つでも存在する場合、即ちステップＳＰ６０における判定の結果が「ＦＡＩＬ」である場合は、図４に示したステップＳＰ６２に進み、所定のパルス幅（ここでは１μｓとする）のビット毎書き戻しパルスが、過消去状態にあるメモリセルトランジスタを選択して印加される。これにより、チャネルホットエレクトロン（ＣＨＥ）を用いて、ビット毎にデータが書き戻される。
【００６１】
図１６は、ステップＳＰ６２でビット毎書き戻しパルスが印加されている状態での印加電圧を説明するための、メモリセルブロックの回路図である。ステップＳＰ６２においては、選択ビットに対応するメモリセルトランジスタＭＴ（ｊ，ｉ）に接続されているビット線ＢＬｊにはＶBL(j)＝４．０Ｖのパルス電圧が印加され、その他のビット線の電位ＶBL、ウェルの電位ＶWell、及びソース線ＳＬの電位ＶSLはいずれも０Ｖに設定され、選択ビットに対応するメモリセルトランジスタＭＴ（ｊ，ｉ）に接続されているワード線ＷＬｉにはＶWL(i)＝１．０Ｖのパルス電圧が印加されている。
【００６２】
図４を参照して、ステップＳＰ６２に引き続き、ステップＳＰ６３において、過消去状態にあった全てのメモリセルトランジスタが過消去状態から回復したか否かを判定するために、過消去ベリファイが再度行われる。ステップＳＰ６３での印加電圧の条件は、ステップＳＰ６０と同様である。
【００６３】
依然として過消去状態にあるメモリセルトランジスタが一つでも存在する場合、即ちステップＳＰ６３における判定の結果が「ＦＡＩＬ」である場合は、ステップＳＰ６４において、ビット毎書き戻しパルスの電圧値が、パルス強度が強くなるように更新される。その後、過消去状態にあるメモリセルトランジスタに対して、電圧値が更新されたビット毎書き戻しパルスが、ステップＳＰ６２において再度印加される。過消去状態にあるメモリセルトランジスタが存在しなくなるまで、即ちステップＳＰ６３における判定の結果が「ＰＡＳＳ」となるまで、ステップＳＰ６２〜ＳＰ６４の動作が繰り返される。
【００６４】
図１７は、ステップＳＰ６４におけるビット毎書き戻しパルスの電圧値の更新状況を示す図である。ワード線ＷＬに印加されるパルス電圧の電圧値ＶWLは、図１６に示した第１段階ｔ１の１．０Ｖからスタートして、０．５Ｖ刻みで、第１３段階ｔ１３の７．０Ｖまで上昇される。選択ビットに対応するメモリセルトランジスタＭＴ（ｊ，ｉ）に接続されているビット線ＢＬｊに印加されるパルス電圧の電圧値は、ＶBL(j)＝４．０Ｖで固定である。
【００６５】
図４を参照して、ステップＳＰ６３における判定の結果が「ＰＡＳＳ」である場合は、ステップＳＰ６５に進み、ビット毎書き戻しパルスの最終的な電圧値、即ち最終的なＶWLの値が、図１に示した記憶部２ａに記録される。図１７に示した例のように、ステップＳＰ６３における判定の結果が第７段階ｔ７で「ＰＡＳＳ」となった場合は、「ビット毎書き戻しパルス：ＶWL＝４．０Ｖ」という情報が記憶部２ａに記録される。
【００６６】
次に、ステップＳＰ６６において、過剰なデータ書き戻しによって過書き戻し状態となっているメモリセルトランジスタが存在するか否かを判定する過書き戻しベリファイが行われる。過書き戻し状態にあるメモリセルトランジスタが存在しない場合、即ちステップＳＰ６６における判定の結果が「ＰＡＳＳ」である場合は、図５に示したステップＳＰ６１に進み、１回目のデータ消去動作が終了する。
【００６７】
過書き戻し状態にあるメモリセルトランジスタが一つでも存在する場合、即ちステップＳＰ６６における判定の結果が「ＦＡＩＬ」である場合は、図３に示したステップＳＰ５６に戻り、ステップＳＰ５６以降の動作が改めて実行される。
【００６８】
図１８は、ステップＳＰ６６において「ＰＡＳＳ」と判定された時点でのしきい値電圧の分布を示す図である。この時点では、メモリセルブロック内の全てのメモリセルトランジスタのしきい値電圧が、１．０Ｖ以上３．５Ｖ未満となっている。
【００６９】
図１９〜２２は、本実施の形態１に係る不揮発性半導体記憶装置１における、２回目以降のデータ消去方法を説明するためのフローチャートである。図１９を参照して、ステップＳＰ１０１において２回目以降の消去コマンドが入力されると、ステップＳＰ１０２において、前回のデータ消去動作における一括書き込みパルスの最終電圧値が、図１に示した記憶部２ａから読み出される。
【００７０】
次に、ステップＳＰ１０３において、制御部２は、前回のデータ消去動作における一括書き込みパルスの最終電圧値に基づいて、今回のデータ消去動作における一括書き込みパルスの開始電圧値を設定する。このとき、一括書き込みパルスのパルス強度が強過ぎるという事態を回避するために、前回のデータ消去動作における一括書き込みパルスの最終のパルス強度よりも、所定段階（例えば１又は２段階）低い値に設定するのが望ましい。上記の例では、１回目のデータ消去動作における一括書き込みパルスの最終電圧値がＶWL＝８．００Ｖ、ＶWell＝ＶSL＝−６．００Ｖであったため、２回目のデータ消去動作ではそれよりも１段階低くして、一括書き込みパルスの開始電圧値を、ＶWL＝７．７５Ｖ、ＶWell＝ＶSL＝−５．７５Ｖに設定する。なお、一括書き込みパルスのパルス幅は、前回と同様（１ｍｓ）である。
【００７１】
次に、ステップＳＰ１０４において、ステップＳＰ１０３で設定された電圧値の一括書き込みパルスが、全てのメモリセルトランジスタに印加される。次に、ステップＳＰ１０５において書き込みベリファイが行われる。ステップＳＰ１０５での書き込みベリファイにおける電圧印加条件は、上記のステップＳＰ５３での書き込みベリファイにおける電圧印加条件と同様である。
【００７２】
ステップＳＰ１０５における判定の結果が「ＦＡＩＬ」である場合は、ステップＳＰ１０６に進み、一括書き込みパルスの電圧値が、パルス強度が強くなるように図９に従って更新される。その後、電圧値が更新された一括書き込みパルスが、ステップＳＰ１０４において再度印加される。ステップＳＰ１０５における判定の結果が「ＰＡＳＳ」となるまで、ステップＳＰ１０４〜ＳＰ１０６の動作が繰り返される。
【００７３】
ステップＳＰ１０５における判定の結果が「ＰＡＳＳ」である場合は、ステップＳＰ１０７に進み、今回のデータ消去動作に関する一括書き込みパルスの最終的な電圧値が、図１に示した記憶部２ａに記録される。今回のデータ消去動作に関する一括書き込みパルスの最終的な電圧値は、次回のデータ消去動作において、制御部２が一括書き込みパルスの開始電圧値を設定する際に利用される。
【００７４】
図２０を参照して、次に、ステップＳＰ１０８において、前回のデータ消去動作における消去パルスの最終電圧値が、図１に示した記憶部２ａから読み出される。次に、ステップＳＰ１０９において、制御部２は、前回のデータ消去動作における消去パルスの最終電圧値に基づいて、今回のデータ消去動作における消去パルスの開始電圧値を設定する。このとき、消去パルスのパルス強度が強過ぎるという事態を回避するために、前回のデータ消去動作における消去パルスの最終のパルス強度よりも、所定段階低い値に設定するのが望ましい。上記の例では、１回目のデータ消去動作における消去パルスの最終電圧値がＶWL＝−７．００Ｖ、ＶWell＝ＶSL＝５．００Ｖであったため、２回目のデータ消去動作ではそれよりも１段階低くして、消去パルスの開始電圧値を、ＶWL＝−６．７５Ｖ、ＶWell＝ＶSL＝４．７５Ｖに設定する。なお、消去パルスのパルス幅は、前回と同様（１ｍｓ）である。
【００７５】
次に、ステップＳＰ１１０において、ステップＳＰ１０９で設定された電圧値の消去パルスが、全てのメモリセルトランジスタに印加される。次に、ステップＳＰ１１１において消去ベリファイが行われる。ステップＳＰ１１１での消去ベリファイにおける電圧印加条件は、上記のステップＳＰ５７での消去ベリファイにおける電圧印加条件と同様である。
【００７６】
ステップＳＰ１１１における判定の結果が「ＦＡＩＬ」である場合は、ステップＳＰ１１２に進み、消去パルスの電圧値が、パルス強度が強くなるように図１３に従って更新される。その後、電圧値が更新された消去パルスが、ステップＳＰ１１０において再度印加される。ステップＳＰ１１１における判定の結果が「ＰＡＳＳ」となるまで、ステップＳＰ１１０〜ＳＰ１１２の動作が繰り返される。
【００７７】
ステップＳＰ１１１における判定の結果が「ＰＡＳＳ」である場合は、ステップＳＰ１１３に進み、今回のデータ消去動作に関する消去パルスの最終的な電圧値が、図１に示した記憶部２ａに記録される。今回のデータ消去動作に関する消去パルスの最終的な電圧値は、次回のデータ消去動作において、制御部２が消去パルスの開始電圧値を設定する際に利用される。
【００７８】
次に、ステップＳＰ１１４において過消去ベリファイが行われる。ステップＳＰ１１４での過消去ベリファイにおける電圧印加条件は、上記のステップＳＰ６０での過消去ベリファイにおける電圧印加条件と同様である。ステップＳＰ１１４における判定の結果が「ＰＡＳＳ」である場合は、図２２に示したステップＳＰ１１５に進み、今回のデータ消去動作が終了する。
【００７９】
一方、ステップＳＰ１１４における判定の結果が「ＦＡＩＬ」である場合は、図２１に示したステップＳＰ１１６に進み、前回のデータ消去動作におけるビット毎書き戻しパルスの最終電圧値が、図１に示した記憶部２ａから読み出される。次に、ステップＳＰ１１７において、制御部２は、前回のデータ消去動作におけるビット毎書き戻しパルスの最終電圧値に基づいて、今回のデータ消去動作におけるビット毎書き戻しパルスの開始電圧値を設定する。このとき、ビット毎書き戻しパルスのパルス強度が強過ぎるという事態を回避するために、前回のデータ消去動作におけるビット毎書き戻しパルスの最終のパルス強度よりも、所定段階低い値に設定するのが望ましい。上記の例では、１回目のデータ消去動作におけるビット毎書き戻しパルスの最終電圧値がＶWL＝４．０Ｖであったため、２回目のデータ消去動作ではそれよりも１段階低くして、ビット毎書き戻しパルスの開始電圧値を、ＶWL＝３．５Ｖに設定する。なお、ビット毎書き戻しパルスのパルス幅は、前回と同様（１μｓ）である。
【００８０】
次に、ステップＳＰ１１８において、ステップＳＰ１１７で設定された電圧値のビット毎書き戻しパルスが、過消去状態にあるメモリセルトランジスタを選択して印加される。次に、ステップＳＰ１１９において、ステップＳＰ１１４と同様の過消去ベリファイが行われる。
【００８１】
ステップＳＰ１１９における判定の結果が「ＦＡＩＬ」である場合は、ステップＳＰ１２０に進み、ビット毎書き戻しパルスの電圧値が、パルス強度が強くなるように図１７に従って更新される。その後、電圧値が更新されたビット毎書き戻しパルスが、ステップＳＰ１１８において再度印加される。ステップＳＰ１１９における判定の結果が「ＰＡＳＳ」となるまで、ステップＳＰ１１８〜ＳＰ１２０の動作が繰り返される。
【００８２】
ステップＳＰ１１９における判定の結果が「ＰＡＳＳ」である場合は、ステップＳＰ１２１に進み、今回のデータ消去動作に関するビット毎書き戻しパルスの最終的な電圧値が、図１に示した記憶部２ａに記録される。今回のデータ消去動作に関するビット毎書き戻しパルスの最終的な電圧値は、次回のデータ消去動作において、制御部２がビット毎書き戻しパルスの開始電圧値を設定する際に利用される。
【００８３】
次に、ステップＳＰ１２２において過書き戻しベリファイが行われる。ステップＳＰ１２２での過書き戻しベリファイにおける電圧印加条件は、上記のステップＳＰ６６での過書き戻しベリファイにおける電圧印加条件と同様である。ステップＳＰ１２２における判定の結果が「ＰＡＳＳ」である場合は、図２２に示したステップＳＰ１１５に進み、今回のデータ消去動作が終了する。一方、ステップＳＰ１２２における判定の結果が「ＦＡＩＬ」である場合は、図２０に示したステップＳＰ１１０に戻り、ステップＳＰ１１０以降の動作が改めて実行される。
【００８４】
なお、以上の説明では、制御部２は、今回のデータ消去動作において、一括書き込みパルスの前回の最終電圧値、消去パルスの前回の最終電圧値、及びビット毎書き戻しパルスの前回の最終電圧値を、それぞれステップＳＰ１０２，ＳＰ１０８，ＳＰ１１６において別々に読み出した。しかしながら、消去パルス及びビット毎書き戻しパルスの各前回の最終電圧値は、ステップＳＰ１０２において一括書き込みパルスの前回の最終電圧値が読み出される際に、併せて読み出されてもよい。
【００８５】
このように本実施の形態１に係る不揮発性半導体記憶装置及びそのデータ消去方法によれば、記憶部２ａには、前回のデータ消去動作における、一括書き込みパルスの最終のパルス強度に関するデータ（第１の情報）が記憶されており、制御部２は、今回のデータ消去動作における一括書き込みパルスのパルス強度の開始値を、上記第１の情報に基づいて決定する。従って、ある程度多数のデータ消去動作が既に行われた後のデータ消去動作においても、ステップＳＰ１０５における判定の結果が「ＦＡＩＬ」となる可能性が従来よりも低くなり、データ消去動作の所要時間の短縮化を図ることができる。
【００８６】
また、記憶部２ａには、前回のデータ消去動作における、消去パルスの最終のパルス強度に関するデータ（第２の情報）が記憶されており、制御部２は、今回のデータ消去動作における消去パルスのパルス強度の開始値を、上記第２の情報に基づいて決定する。従って、ある程度多数のデータ消去動作が既に行われた後のデータ消去動作においても、ステップＳＰ１１１における判定の結果が「ＦＡＩＬ」となる可能性が従来よりも低くなり、データ消去動作の所要時間の短縮化を図ることができる。
【００８７】
さらに記憶部２ａには、前回のデータ消去動作における、ビット毎書き戻しパルスの最終のパルス強度に関するデータ（第３の情報）がさらに記憶されており、制御部２は、今回のデータ消去動作におけるビット毎書き戻しパルスのパルス強度の開始値を、上記第３の情報に基づいて決定する。従って、ある程度多数のデータ消去動作が既に行われた後のデータ消去動作においても、ステップＳＰ１１９における判定の結果が「ＦＡＩＬ」となる可能性が従来よりも低くなり、データ消去動作の所要時間の短縮化を図ることができる。
【００８８】
次に、本実施の形態１の第１の変形例について説明する。以上の説明では、ステップＳＰ５２，ＳＰ１０４において一括書き込みパルスが印加されたが、ビット毎書き込みパルスが印加されてもよい。
【００８９】
図２３は、本実施の形態１の第１の変形例に係る不揮発性半導体記憶装置１における、１回目のデータ消去方法の一部を説明するためのフローチャートである。ステップＳＰ７１において１回目の消去コマンドが入力されると、ステップＳＰ７２において、イレース状態にあるビットを選択してビット毎書き戻しパルスが印加される。これにより、チャネルホットエレクトロンを用いて、ビット毎にデータが書き込まれる。
【００９０】
次に、ステップＳＰ７３において書き込みベリファイが行われる。ステップＳＰ７３における判定の結果が「ＦＡＩＬ」である場合は、ステップＳＰ７４に進み、ビット毎書き込みパルスの電圧値が、パルス強度が強くなるように更新される。その後、電圧値が更新されたビット毎書き込みパルスが、ステップＳＰ７２において再度印加される。ステップＳＰ７３における判定の結果が「ＰＡＳＳ」となるまで、ステップＳＰ７２〜ＳＰ７４の動作が繰り返される。
【００９１】
ステップＳＰ７３における判定の結果が「ＰＡＳＳ」である場合は、ステップＳＰ７５に進み、ビット毎書き込みパルスの最終的な電圧値が、図１に示した記憶部２ａに記録される。その後の動作は、上記ステップＳＰ５６以降の動作と同様である。
【００９２】
図２４は、本実施の形態１の第１の変形例に係る不揮発性半導体記憶装置１における、２回目以降のデータ消去方法の一部を説明するためのフローチャートである。ステップＳＰ１４１において２回目以降の消去コマンドが入力されると、ステップＳＰ１４２において、前回のデータ消去動作におけるビット毎書き込みパルスの最終電圧値が、図１に示した記憶部２ａから読み出される。
【００９３】
次に、ステップＳＰ１４３において、制御部２は、前回のデータ消去動作におけるビット毎書き込みパルスの最終電圧値に基づいて、今回のデータ消去動作におけるビット毎書き込みパルスの開始電圧値を設定する。このとき、ビット毎書き込みパルスのパルス強度が強過ぎるという事態を回避するために、前回のデータ消去動作におけるビット毎書き込みパルスの最終のパルス強度よりも、所定段階低い値に設定するのが望ましい。
【００９４】
次に、ステップＳＰ１４４において、ステップＳＰ１４３で設定された電圧値のビット毎書き込みパルスが、選択されたメモリセルトランジスタに印加される。次に、ステップＳＰ１４５において書き込みベリファイが行われる。ステップＳＰ１４５における判定の結果が「ＦＡＩＬ」である場合は、ステップＳＰ１４６に進み、ビット毎書き込みパルスの電圧値が、パルス強度が強くなるように更新される。その後、電圧値が更新されたビット毎書き込みパルスが、ステップＳＰ１４４において再度印加される。ステップＳＰ１４５における判定の結果が「ＰＡＳＳ」となるまで、ステップＳＰ１４４〜ＳＰ１４６の動作が繰り返される。
【００９５】
ステップＳＰ１４５における判定の結果が「ＰＡＳＳ」である場合は、ステップＳＰ１４７に進み、今回のデータ消去動作に関するビット毎書き込みパルスの最終的な電圧値が、図１に示した記憶部２ａに記録される。その後の動作は、上記ステップＳＰ１０８以降の動作と同様である。
【００９６】
次に、本実施の形態１の第２の変形例について説明する。以上の説明では、ステップＳＰ６２，ＳＰ１１８においてビット毎書き戻しパルスが印加されたが、一括書き戻しパルスが印加されてもよい。
【００９７】
図２５は、本実施の形態１の第２の変形例に係る不揮発性半導体記憶装置１における、１回目のデータ消去方法の一部を説明するためのフローチャートである。図３に示したステップＳＰ６０における判定の結果が「ＦＡＩＬ」である場合は、ステップＳＰ８０において、全てのメモリセルトランジスタに一括書き戻しパルスが印加される。これにより、ＦＮトンネル電流を用いて、全てのメモリセルトランジスタにおいてデータが書き戻される。
【００９８】
次に、ステップＳＰ８１において過消去ベリファイが行われる。ステップＳＰ８１における判定の結果が「ＦＡＩＬ」である場合は、ステップＳＰ８２において、一括書き戻しパルスの電圧値が、パルス強度が強くなるように更新される。その後、電圧値が更新された一括書き戻しパルスが、ステップＳＰ８０において再度印加される。ステップＳＰ８１における判定の結果が「ＰＡＳＳ」となるまで、ステップＳＰ８０〜ＳＰ８２の動作が繰り返される。
【００９９】
図２６は、ステップＳＰ８２における一括書き戻しパルスの電圧値の更新状況を示す図である。ワード線ＷＬに印加されるパルス電圧の電圧値ＶWLは、第１段階ｔ１の５．０Ｖからスタートして、０．５Ｖ刻みで、第１１段階ｔ１１の１０．０Ｖまで上昇される。なお、ビット線ＢＬ１〜ＢＬｍにはＶBL＝４．０Ｖのパルス電圧が印加され、ウェルの電位ＶWell及びソース線ＳＬの電位ＶSLはいずれも０Ｖに設定されている。
【０１００】
ステップＳＰ８１における判定の結果が「ＰＡＳＳ」である場合は、ステップＳＰ８３に進み、一括書き戻しパルスの最終的な電圧値が、図１に示した記憶部２ａに記録される。その後の動作は、上記ステップＳＰ６６以降の動作と同様である。
【０１０１】
図２７は、本実施の形態１の第２の変形例に係る不揮発性半導体記憶装置１における、２回目以降のデータ消去方法の一部を説明するためのフローチャートである。図２０に示したステップＳＰ１１４における判定の結果が「ＦＡＩＬ」である場合は、ステップＳＰ１５０に進み、前回のデータ消去動作における一括書き戻しパルスの最終電圧値が、図１に示した記憶部２ａから読み出される。次に、ステップＳＰ１５１において、制御部２は、前回のデータ消去動作における一括書き戻しパルスの最終電圧値に基づいて、今回のデータ消去動作における一括書き戻しパルスの開始電圧値を設定する。このとき、一括書き戻しパルスのパルス強度が強過ぎるという事態を回避するために、前回のデータ消去動作における一括書き戻しパルスの最終のパルス強度よりも、所定段階低い値に設定するのが望ましい。
【０１０２】
次に、ステップＳＰ１５２において、ステップＳＰ１５１で設定された電圧値の一括書き戻しパルスが、全てのメモリセルトランジスタに印加される。次に、ステップＳＰ１５３において過消去ベリファイが行われる。ステップＳＰ１５３における判定の結果が「ＦＡＩＬ」である場合は、ステップＳＰ１５４に進み、一括書き戻しパルスの電圧値が、パルス強度が強くなるように図２６に従って更新される。その後、電圧値が更新された一括書き戻しパルスが、ステップＳＰ１５２において再度印加される。ステップＳＰ１５３における判定の結果が「ＰＡＳＳ」となるまで、ステップＳＰ１５２〜ＳＰ１５４の動作が繰り返される。
【０１０３】
ステップＳＰ１５３における判定の結果が「ＰＡＳＳ」である場合は、ステップＳＰ１５５に進み、今回のデータ消去動作に関する一括書き戻しパルスの最終的な電圧値が、図１に示した記憶部２ａに記録される。その後の動作は、上記ステップＳＰ１２２以降の動作と同様である。
【０１０４】
第１及び第２の変形例に係る半導体記憶装置及びそのデータ消去方法によっても、実施の形態１の上記効果と同様の効果を得ることができる。
【０１０５】
実施の形態２．
上記実施の形態１では、ステップＳＰ５４，ＳＰ１０６で一括書き込みパルスの電圧値を更新し、ステップＳＰ５８，ＳＰ１１２で消去パルスの電圧値を更新し、ステップＳＰ６４，ＳＰ１２０でビット毎書き戻しパルスの電圧値を更新したが、パルス幅を更新することによってパルス強度を強めてもよい。
【０１０６】
図２８〜３１は、本実施の形態２に係る不揮発性半導体記憶装置１における、１回目のデータ消去方法を説明するためのフローチャートである。図２８を参照して、ステップＳＰ２０１において１回目の消去コマンドが入力されると、ステップＳＰ２０２において、所定の電圧値の一括書き込みパルスが、全てのメモリセルトランジスタに印加される。
【０１０７】
図３２は、ステップＳＰ２０２で一括書き込みパルスが印加されている状態での印加電圧を説明するための、メモリセルブロックの回路図である。ステップＳＰ２０２においては、全てのビット線ＢＬ１〜ＢＬｍはオープンに設定され、ウェルにはＶWell＝−７．０Ｖのパルス電圧が印加され、ソース線ＳＬにはＶSL＝−７．０Ｖのパルス電圧が印加され、全てのワード線ＷＬ１〜ＷＬｎにはＶWL＝１０Ｖのパルス電圧が印加されている。
【０１０８】
図２８を参照して、ステップＳＰ２０２に引き続き、ステップＳＰ２０３において書き込みベリファイが行われる。ステップＳＰ２０３における判定の結果が「ＦＡＩＬ」である場合は、ステップＳＰ２０４に進み、一括書き込みパルスのパルス幅が、パルス強度が強くなるように更新される。その後、パルス幅が更新された一括書き込みパルスが、ステップＳＰ２０２において再度印加される。ステップＳＰ２０３における判定の結果が「ＰＡＳＳ」となるまで、ステップＳＰ２０２〜ＳＰ２０４の動作が繰り返される。
【０１０９】
図３３は、ステップＳＰ２０４における一括書き込みパルスのパルス幅の更新状況を示す図である。ワード線ＷＬ、ウェル、及びソース線ＳＬにそれぞれ印加される電圧パルスのパルス幅は、第１段階ｔ１の１ｍｓからスタートして、１段階進むごとに２倍されて、第１０段階ｔ１０の５１２ｍｓまで広げられる。
【０１１０】
図２８を参照して、ステップＳＰ２０３における判定の結果が「ＰＡＳＳ」である場合は、ステップＳＰ２０５に進み、一括書き込みパルスの最終的なパルス幅が、図１に示した記憶部２ａに記録される。図３３に示した例のように、ステップＳＰ２０３における判定の結果が第４段階ｔ４で「ＰＡＳＳ」となった場合は、「一括書き込みパルス：８ｍｓ」という情報が記憶部２ａに記録される。
【０１１１】
図２９を参照して、図２８に示したステップＳＰ２０５に引き続き、ステップＳＰ２０６において、所定の電圧値の消去パルスが、全てのメモリセルトランジスタに印加される。
【０１１２】
図３４は、ステップＳＰ２０６で消去パルスが印加されている状態での印加電圧を説明するための、メモリセルブロックの回路図である。ステップＳＰ２０６においては、全てのビット線ＢＬ１〜ＢＬｍはオープンに設定され、ウェルにはＶWell＝７．０Ｖのパルス電圧が印加され、ソース線ＳＬにはＶSL＝７．０Ｖのパルス電圧が印加され、全てのワード線ＷＬ１〜ＷＬｎにはＶWL＝−１０Ｖのパルス電圧が印加されている。
【０１１３】
図２９を参照して、ステップＳＰ２０６に引き続き、ステップＳＰ２０７において消去ベリファイが行われる。ステップＳＰ２０７における判定の結果が「ＦＡＩＬ」である場合は、ステップＳＰ２０８に進み、消去パルスのパルス幅が、パルス強度が強くなるように更新される。その後、パルス幅が更新された消去パルスが、ステップＳＰ２０６において再度印加される。ステップＳＰ２０７における判定の結果が「ＰＡＳＳ」となるまで、ステップＳＰ２０６〜ＳＰ２０８の動作が繰り返される。
【０１１４】
図３５は、ステップＳＰ２０８における消去パルスのパルス幅の更新状況を示す図である。ワード線ＷＬ、ウェル、及びソース線ＳＬにそれぞれ印加される電圧パルスのパルス幅は、第１段階ｔ１の１ｍｓからスタートして、１段階進むごとに２倍されて、第１０段階ｔ１０の５１２ｍｓまで広げられる。
【０１１５】
図２９を参照して、ステップＳＰ２０７における判定の結果が「ＰＡＳＳ」である場合は、ステップＳＰ２０９に進み、消去パルスの最終的なパルス幅が、図１に示した記憶部２ａに記録される。図３５に示した例のように、ステップＳＰ２０７における判定の結果が第４段階ｔ４で「ＰＡＳＳ」となった場合は、「消去パルス：８ｍｓ」という情報が記憶部２ａに記録される。
【０１１６】
次に、ステップＳＰ２１０において過消去ベリファイが行われる。ステップＳＰ２１０における判定の結果が「ＰＡＳＳ」である場合は、図３１に示したステップＳＰ２１１に進み、１回目のデータ消去動作が終了する。一方、ステップＳＰ２１０における判定の結果が「ＦＡＩＬ」である場合は、図３０に示したステップＳＰ２１２に進み、所定の電圧値のビット毎書き戻しパルスが、過消去状態にあるメモリセルトランジスタを選択して印加される。
【０１１７】
図３６は、ステップＳＰ２１２でビット毎書き戻しパルスが印加されている状態での印加電圧を説明するための、メモリセルブロックの回路図である。ステップＳＰ２１２においては、選択ビットに対応するメモリセルトランジスタＭＴ（ｊ，ｉ）に接続されているビット線ＢＬｊにはＶBL(j)＝４．０Ｖのパルス電圧が印加され、その他のビット線の電位ＶBL、ウェルの電位ＶWell、及びソース線ＳＬの電位ＶSLはいずれも０Ｖに設定され、選択ビットに対応するメモリセルトランジスタＭＴ（ｊ，ｉ）に接続されているワード線ＷＬｉにはＶWL(i)＝５．０Ｖのパルス電圧が印加されている。
【０１１８】
図３０を参照して、ステップＳＰ２１２に引き続き、ステップＳＰ２１３において過消去ベリファイが再度行われる。ステップＳＰ２１３における判定の結果が「ＦＡＩＬ」である場合は、ステップＳＰ２１４において、ビット毎書き戻しパルスのパルス幅が、パルス強度が強くなるように更新される。その後、過消去状態にあるメモリセルトランジスタに対して、パルス幅が更新されたビット毎書き戻しパルスが、ステップＳＰ２１２において再度印加される。ステップＳＰ２１３における判定の結果が「ＰＡＳＳ」となるまで、ステップＳＰ２１２〜ＳＰ２１４の動作が繰り返される。
【０１１９】
図３７は、ステップＳＰ２１４におけるビット毎書き戻しパルスのパルス幅の更新状況を示す図である。ワード線ＷＬに印加される電圧パルスのパルス幅は、第１段階ｔ１の０．５μｓからスタートして、１段階進むごとに２倍されて、第６段階ｔ６の１６．０μｓまで広げられる。
【０１２０】
図３０を参照して、ステップＳＰ２１３における判定の結果が「ＰＡＳＳ」である場合は、ステップＳＰ２１５に進み、ビット毎書き戻しパルスの最終的なパルス幅が、図１に示した記憶部２ａに記録される。図３７に示した例のように、ステップＳＰ２１３における判定の結果が第４段階ｔ４で「ＰＡＳＳ」となった場合は、「ビット毎書き戻しパルス：４．０μｓ」という情報が記憶部２ａに記録される。
【０１２１】
次に、ステップＳＰ２１６において過書き戻しベリファイが行われる。ステップＳＰ２１６における判定の結果が「ＰＡＳＳ」である場合は、図３１に示したステップＳＰ２１１に進み、１回目のデータ消去動作が終了する。一方、ステップＳＰ２１６における判定の結果が「ＦＡＩＬ」である場合は、図２９に示したステップＳＰ２０６に戻り、ステップＳＰ２０６以降の動作が改めて実行される。
【０１２２】
図３８〜４１は、本実施の形態２に係る不揮発性半導体記憶装置１における、２回目以降のデータ消去方法を説明するためのフローチャートである。図３８を参照して、ステップＳＰ２５１において２回目以降の消去コマンドが入力されると、ステップＳＰ２５２において、前回のデータ消去動作における一括書き込みパルスの最終パルス幅が、図１に示した記憶部２ａから読み出される。
【０１２３】
次に、ステップＳＰ２５３において、制御部２は、前回のデータ消去動作における一括書き込みパルスの最終パルス幅に基づいて、今回のデータ消去動作における一括書き込みパルスの開始パルス幅を設定する。上記の例では、１回目のデータ消去動作における一括書き込みパルスの最終パルス幅が８ｍｓであったため、２回目のデータ消去動作ではそれよりも１段階低くして、一括書き込みパルスの開始パルス幅を４ｍｓに設定する。なお、一括書き込みパルスの電圧値は前回と同様である。
【０１２４】
次に、ステップＳＰ２５４において、ステップＳＰ２５３で設定されたパルス幅の一括書き込みパルスが、全てのメモリセルトランジスタに印加される。次に、ステップＳＰ２５５において書き込みベリファイが行われる。ステップＳＰ２５５における判定の結果が「ＦＡＩＬ」である場合は、ステップＳＰ２５６に進み、一括書き込みパルスのパルス幅が、パルス強度が強くなるように図３３に従って更新される。その後、パルス幅が更新された一括書き込みパルスが、ステップＳＰ２５４において再度印加される。ステップＳＰ２５５における判定の結果が「ＰＡＳＳ」となるまで、ステップＳＰ２５４〜ＳＰ２５６の動作が繰り返される。
【０１２５】
ステップＳＰ２５５における判定の結果が「ＰＡＳＳ」である場合は、ステップＳＰ２５７に進み、今回のデータ消去動作に関する一括書き込みパルスの最終的なパルス幅が、図１に示した記憶部２ａに記録される。
【０１２６】
図３９を参照して、次に、ステップＳＰ２５８において、前回のデータ消去動作における消去パルスの最終パルス幅が、図１に示した記憶部２ａから読み出される。次に、ステップＳＰ２５９において、制御部２は、前回のデータ消去動作における消去パルスの最終パルス幅に基づいて、今回のデータ消去動作における消去パルスの開始パルス幅を設定する。上記の例では、１回目のデータ消去動作における消去パルスの最終パルス幅が８ｍｓであったため、２回目のデータ消去動作ではそれよりも１段階低くして、消去パルスの開始パルス幅を４ｍｓに設定する。なお、消去パルスの電圧値は前回と同様である。
【０１２７】
次に、ステップＳＰ２６０において、ステップＳＰ２５９で設定されたパルス幅の消去パルスが、全てのメモリセルトランジスタに印加される。次に、ステップＳＰ２６１において消去ベリファイが行われる。ステップＳＰ２６１における判定の結果が「ＦＡＩＬ」である場合は、ステップＳＰ２６２に進み、消去パルスのパルス幅が、パルス強度が強くなるように図３５に従って更新される。その後、パルス幅が更新された消去パルスが、ステップＳＰ２６０において再度印加される。ステップＳＰ２６１における判定の結果が「ＰＡＳＳ」となるまで、ステップＳＰ２６０〜ＳＰ２６２の動作が繰り返される。
【０１２８】
ステップＳＰ２６１における判定の結果が「ＰＡＳＳ」である場合は、ステップＳＰ２６３に進み、今回のデータ消去動作に関する消去パルスの最終的なパルス幅が、図１に示した記憶部２ａに記録される。
【０１２９】
次に、ステップＳＰ２６４において過消去ベリファイが行われる。ステップＳＰ２６４における判定の結果が「ＰＡＳＳ」である場合は、図４１に示したステップＳＰ２６５に進み、今回のデータ消去動作が終了する。一方、ステップＳＰ２６４における判定の結果が「ＦＡＩＬ」である場合は、図４０に示したステップＳＰ２６６に進み、前回のデータ消去動作におけるビット毎書き戻しパルスの最終パルス幅が、図１に示した記憶部２ａから読み出される。
【０１３０】
次に、ステップＳＰ２６７において、制御部２は、前回のデータ消去動作におけるビット毎書き戻しパルスの最終パルス幅に基づいて、今回のデータ消去動作におけるビット毎書き戻しパルスの開始パルス幅を設定する。上記の例では、１回目のデータ消去動作におけるビット毎書き戻しパルスの最終パルス幅が４．０μｓであったため、２回目のデータ消去動作ではそれよりも１段階低くして、ビット毎書き戻しパルスの開始パルス幅を２．０μｓに設定する。なお、ビット毎書き戻しパルスの電圧値は前回と同様である。
【０１３１】
次に、ステップＳＰ２６８において、ステップＳＰ２６７で設定されたパルス幅のビット毎書き戻しパルスが、過消去状態にあるメモリセルトランジスタを選択して印加される。次に、ステップＳＰ２６９において過消去ベリファイが行われる。ステップＳＰ２６９における判定の結果が「ＦＡＩＬ」である場合は、ステップＳＰ２７０に進み、ビット毎書き戻しパルスのパルス幅が、パルス強度が強くなるように図３７に従って更新される。その後、パルス幅が更新されたビット毎書き戻しパルスが、ステップＳＰ２６８において再度印加される。ステップＳＰ２６９における判定の結果が「ＰＡＳＳ」となるまで、ステップＳＰ２６８〜ＳＰ２７０の動作が繰り返される。
【０１３２】
ステップＳＰ２６９における判定の結果が「ＰＡＳＳ」である場合は、ステップＳＰ２７１に進み、今回のデータ消去動作に関するビット毎書き戻しパルスの最終的なパルス幅が、図１に示した記憶部２ａに記録される。
【０１３３】
次に、ステップＳＰ２７２において過書き戻しベリファイが行われる。ステップＳＰ２７２における判定の結果が「ＰＡＳＳ」である場合は、図４１に示したステップＳＰ２６５に進み、今回のデータ消去動作が終了する。一方、ステップＳＰ２７２における判定の結果が「ＦＡＩＬ」である場合は、図３９に示したステップＳＰ２６０に戻り、ステップＳＰ２６０以降の動作が改めて実行される。
【０１３４】
なお、以上の説明では、制御部２は、２回目以降のデータ消去動作において、一括書き込みパルスの前回の最終パルス幅、消去パルスの前回の最終パルス幅、及びビット毎書き戻しパルスの前回の最終パルス幅を、それぞれステップＳＰ２５２，ＳＰ２５８，ＳＰ２６６において別々に読み出した。しかしながら、消去パルス及びビット毎書き戻しパルスの各前回の最終パルス幅は、ステップＳＰ２５２において一括書き込みパルスの前回の最終パルス幅が読み出される際に、併せて読み出されてもよい。
【０１３５】
本実施の形態２に係る半導体記憶装置のデータ消去方法のように、電圧値ではなくパルス幅を広げることによっても、パルス強度を強めることができる。従って、上記実施の形態１と同様に、ある程度多数のデータ消去動作が既に行われた後のデータ消去動作においても、ステップＳＰ２５５，ＳＰ２６１，ＳＰ２６９における各判定の結果が「ＦＡＩＬ」となる可能性が従来よりも低くなり、データ消去動作の所要時間の短縮化を図ることができる。
【０１３６】
次に、本実施の形態２の第１の変形例について説明する。以上の説明では、ステップＳＰ２０２，ＳＰ２５４において一括書き込みパルスが印加されたが、ビット毎書き込みパルスが印加されてもよい。
【０１３７】
図４２は、本実施の形態２の第１の変形例に係る不揮発性半導体記憶装置１における、１回目のデータ消去方法の一部を説明するためのフローチャートである。ステップＳＰ３００において１回目の消去コマンドが入力されると、ステップＳＰ３０１において、イレース状態にあるビットを選択してビット毎書き戻しパルスが印加される。
【０１３８】
次に、ステップＳＰ３０２において書き込みベリファイが行われる。ステップＳＰ３０２における判定の結果が「ＦＡＩＬ」である場合は、ステップＳＰ３０３に進み、ビット毎書き込みパルスのパルス幅が、パルス強度が強くなるように更新される。その後、パルス幅が更新されたビット毎書き込みパルスが、ステップＳＰ３０１において再度印加される。ステップＳＰ３０２における判定の結果が「ＰＡＳＳ」となるまで、ステップＳＰ３０１〜ＳＰ３０３の動作が繰り返される。
【０１３９】
ステップＳＰ３０２における判定の結果が「ＰＡＳＳ」である場合は、ステップＳＰ３０４に進み、ビット毎書き込みパルスの最終的なパルス幅が、図１に示した記憶部２ａに記録される。その後の動作は、上記ステップＳＰ２０６以降の動作と同様である。
【０１４０】
図４３は、本実施の形態２の第１の変形例に係る不揮発性半導体記憶装置１における、２回目以降のデータ消去方法の一部を説明するためのフローチャートである。ステップＳＰ３２０において２回目以降の消去コマンドが入力されると、ステップＳＰ３２１において、前回のデータ消去動作におけるビット毎書き込みパルスの最終パルス幅が、図１に示した記憶部２ａから読み出される。
【０１４１】
次に、ステップＳＰ３２２において、制御部２は、前回のデータ消去動作におけるビット毎書き込みパルスの最終パルス幅に基づいて、今回のデータ消去動作におけるビット毎書き込みパルスの開始パルス幅を設定する。
【０１４２】
次に、ステップＳＰ３２３において、ステップＳＰ３２２で設定されたパルス幅のビット毎書き込みパルスが、選択されたメモリセルトランジスタに印加される。次に、ステップＳＰ３２４において書き込みベリファイが行われる。ステップＳＰ３２４における判定の結果が「ＦＡＩＬ」である場合は、ステップＳＰ３２５に進み、ビット毎書き込みパルスのパルス幅が、パルス強度が強くなるように更新される。その後、パルス幅が更新されたビット毎書き込みパルスが、ステップＳＰ３２３において再度印加される。ステップＳＰ３２４における判定の結果が「ＰＡＳＳ」となるまで、ステップＳＰ３２３〜ＳＰ３２５の動作が繰り返される。
【０１４３】
ステップＳＰ３２４における判定の結果が「ＰＡＳＳ」である場合は、ステップＳＰ３２６に進み、今回のデータ消去動作に関するビット毎書き込みパルスの最終的なパルス幅が、図１に示した記憶部２ａに記録される。その後の動作は、上記ステップＳＰ２５８以降の動作と同様である。
【０１４４】
次に、本実施の形態２の第２の変形例について説明する。以上の説明では、ステップＳＰ２１２，ＳＰ２６８においてビット毎書き戻しパルスが印加されたが、一括書き戻しパルスが印加されてもよい。
【０１４５】
図４４は、本実施の形態２の第２の変形例に係る不揮発性半導体記憶装置１における、１回目のデータ消去方法の一部を説明するためのフローチャートである。図２９に示したステップＳＰ２１０における判定の結果が「ＦＡＩＬ」である場合は、ステップＳＰ４００において、全てのメモリセルトランジスタに一括書き戻しパルスが印加される。
【０１４６】
次に、ステップＳＰ４０１において過消去ベリファイが行われる。ステップＳＰ４０１における判定の結果が「ＦＡＩＬ」である場合は、ステップＳＰ４０２において、一括書き戻しパルスのパルス幅が、パルス強度が強くなるように更新される。その後、パルス幅が更新された一括書き戻しパルスが、ステップＳＰ４００において再度印加される。ステップＳＰ４０１における判定の結果が「ＰＡＳＳ」となるまで、ステップＳＰ４００〜ＳＰ４０２の動作が繰り返される。
【０１４７】
図４５は、ステップＳＰ４０２における一括書き戻しパルスのパルス幅の更新状況を示す図である。ワード線ＷＬに印加される電圧パルスのパルス幅は、第１段階ｔ１の１ｍｓからスタートして、１段階進むごとに２倍されて、第７段階ｔ７の６４ｍｓまで広げられる。
【０１４８】
図４４を参照して、ステップＳＰ４０１における判定の結果が「ＰＡＳＳ」である場合は、ステップＳＰ４０３に進み、一括書き戻しパルスの最終的なパルス幅が、図１に示した記憶部２ａに記録される。その後の動作は、上記ステップＳＰ２１６以降の動作と同様である。
【０１４９】
図４６は、本実施の形態２の第２の変形例に係る不揮発性半導体記憶装置１における、２回目以降のデータ消去方法の一部を説明するためのフローチャートである。図３９に示したステップＳＰ２６４における判定の結果が「ＦＡＩＬ」である場合、ステップＳＰ４２０において、前回のデータ消去動作における一括書き戻しパルスの最終パルス幅が、図１に示した記憶部２ａから読み出される。次に、ステップＳＰ４２１において、制御部２は、前回のデータ消去動作における一括書き戻しパルスの最終パルス幅に基づいて、今回のデータ消去動作における一括書き戻しパルスの開始パルス幅を設定する。
【０１５０】
次に、ステップＳＰ４２２において、ステップＳＰ４２１で設定されたパルス幅の一括書き戻しパルスが、全てのメモリセルトランジスタに印加される。次に、ステップＳＰ４２３において過消去ベリファイが行われる。ステップＳＰ４２３における判定の結果が「ＦＡＩＬ」である場合は、ステップＳＰ４２４に進み、一括書き戻しパルスのパルス幅が、パルス強度が強くなるように図４５に従って更新される。その後、パルス幅が更新された一括書き戻しパルスが、ステップＳＰ４２２において再度印加される。ステップＳＰ４２３における判定の結果が「ＰＡＳＳ」となるまで、ステップＳＰ４２２〜ＳＰ４２４の動作が繰り返される。
【０１５１】
ステップＳＰ４２３における判定の結果が「ＰＡＳＳ」である場合は、ステップＳＰ４２５に進み、今回のデータ消去動作に関する一括書き戻しパルスの最終的なパルス幅が、図１に示した記憶部２ａに記録される。その後の動作は、上記ステップＳＰ２７２以降の動作と同様である。
【０１５２】
第１及び第２の変形例に係る半導体記憶装置及びそのデータ消去方法によっても、実施の形態２の上記効果と同様の効果を得ることができる。
【０１５３】
【発明の効果】
この発明のうち請求項１に係るものによれば、制御部は、今回のデータ消去動作における書き込みパルスのパルス強度の開始値を、記憶部に記憶されている第１の情報に基づいて、適切な値に決定することができる。従って、ある程度多数のデータ消去動作が既に行われた後のデータ消去動作においても、書き込みパルスの強度を強める回数を少なくすることができ、データ消去動作の所要時間の短縮化を図ることができる。
【０１５４】
また、この発明のうち請求項２に係るものによれば、今回のデータ消去動作において、書き込みパルスのパルス強度の開始値が過大になることを回避することができる。
【０１５５】
また、この発明のうち請求項３に係るものによれば、制御部は、今回のデータ消去動作における消去パルスのパルス強度の開始値を、記憶部に記憶されている第２の情報に基づいて、適切な値に決定することができる。従って、ある程度多数のデータ消去動作が既に行われた後のデータ消去動作においても、消去パルスの強度を強める回数を少なくすることができ、データ消去動作の所要時間をさらに短縮することができる。
【０１５６】
また、この発明のうち請求項４に係るものによれば、制御部は、今回のデータ消去動作における書き戻しパルスのパルス強度の開始値を、記憶部に記憶されている第３の情報に基づいて、適切な値に決定することができる。従って、ある程度多数のデータ消去動作が既に行われた後のデータ消去動作においても、書き戻しパルスの強度を強める回数を少なくすることができ、データ消去動作の所要時間をさらに短縮することができる。
【０１６３】
また、この発明のうち請求項５に係るものによれば、今回のデータ消去動作における書き込みパルスのパルス強度の開始値を、工程（ｂ）で記憶された第１の情報に基づいて、適切な値に決定することができる。従って、ある程度多数のデータ消去動作が既に行われた後のデータ消去動作においても、書き込みパルスの強度を強める回数を少なくすることができ、データ消去動作の所要時間の短縮化を図ることができる。
【０１６４】
また、この発明のうち請求項６に係るものによれば、今回のデータ消去動作において、書き込みパルスのパルス強度の開始値が過大になることを回避することができる。
【０１６５】
また、この発明のうち請求項７に係るものによれば、今回のデータ消去動作における消去パルスのパルス強度の開始値を、工程（ｄ）で記憶された第２の情報に基づいて、適切な値に決定することができる。従って、ある程度多数のデータ消去動作が既に行われた後のデータ消去動作においても、消去パルスの強度を強める回数を少なくすることができ、データ消去動作の所要時間をさらに短縮することができる。
【０１６６】
また、この発明のうち請求項８に係るものによれば、今回のデータ消去動作における書き戻しパルスのパルス強度の開始値を、工程（ｆ）で記憶された第３の情報に基づいて、適切な値に決定することができる。従って、ある程度多数のデータ消去動作が既に行われた後のデータ消去動作においても、書き戻しパルスの強度を強める回数を少なくすることができ、データ消去動作の所要時間をさらに短縮することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１に係る不揮発性半導体記憶装置の構成を概略的に示すブロック図である。
【図２】  本発明の実施の形態１に係る不揮発性半導体記憶装置における、１回目のデータ消去方法を説明するためのフローチャートである。
【図３】  本発明の実施の形態１に係る不揮発性半導体記憶装置における、１回目のデータ消去方法を説明するためのフローチャートである。
【図４】  本発明の実施の形態１に係る不揮発性半導体記憶装置における、１回目のデータ消去方法を説明するためのフローチャートである。
【図５】  本発明の実施の形態１に係る不揮発性半導体記憶装置における、１回目のデータ消去方法を説明するためのフローチャートである。
【図６】  データ消去時における初期状態でのしきい値電圧の分布を示す図である。
【図７】  ステップＳＰ５２で一括書き込みパルスが印加されている状態での印加電圧を説明するための、メモリセルブロックの回路図である。
【図８】  ステップＳＰ５３で書き込みベリファイが行われている状態での印加電圧を説明するための、メモリセルブロックの回路図である。
【図９】  ステップＳＰ５４における一括書き込みパルスの電圧値の更新状況を示す図である。
【図１０】  ステップＳＰ５３において「ＰＡＳＳ」と判定された時点でのしきい値電圧の分布を示す図である。
【図１１】  ステップＳＰ５６で消去パルスが印加されている状態での印加電圧を説明するための、メモリセルブロックの回路図である。
【図１２】  ステップＳＰ５７で消去ベリファイが行われている状態での印加電圧を説明するための、メモリセルブロックの回路図である。
【図１３】  ステップＳＰ５８における消去パルスの電圧値の更新状況を示す図である。
【図１４】  ステップＳＰ５７において「ＰＡＳＳ」と判定された時点でのしきい値電圧の分布を示す図である。
【図１５】  ステップＳＰ６０で過消去ベリファイが行われている状態での印加電圧を説明するための、メモリセルブロックの回路図である。
【図１６】  ステップＳＰ６２でビット毎書き戻しパルスが印加されている状態での印加電圧を説明するための、メモリセルブロックの回路図である。
【図１７】  ステップＳＰ６４におけるビット毎書き戻しパルスの電圧値の更新状況を示す図である。
【図１８】  ステップＳＰ６６において「ＰＡＳＳ」と判定された時点でのしきい値電圧の分布を示す図である。
【図１９】  本発明の実施の形態１に係る不揮発性半導体記憶装置における、２回目以降のデータ消去方法を説明するためのフローチャートである。
【図２０】  本発明の実施の形態１に係る不揮発性半導体記憶装置における、２回目以降のデータ消去方法を説明するためのフローチャートである。
【図２１】  本発明の実施の形態１に係る不揮発性半導体記憶装置における、２回目以降のデータ消去方法を説明するためのフローチャートである。
【図２２】  本発明の実施の形態１に係る不揮発性半導体記憶装置における、２回目以降のデータ消去方法を説明するためのフローチャートである。
【図２３】  本発明の実施の形態１の第１の変形例に係る不揮発性半導体記憶装置における、１回目のデータ消去方法の一部を説明するためのフローチャートである。
【図２４】  本発明の実施の形態１の第１の変形例に係る不揮発性半導体記憶装置における、２回目以降のデータ消去方法の一部を説明するためのフローチャートである。
【図２５】  本発明の実施の形態１の第２の変形例に係る不揮発性半導体記憶装置における、１回目のデータ消去方法の一部を説明するためのフローチャートである。
【図２６】  ステップＳＰ８２における一括書き戻しパルスの電圧値の更新状況を示す図である。
【図２７】  本発明の実施の形態１の第２の変形例に係る不揮発性半導体記憶装置における、２回目以降のデータ消去方法の一部を説明するためのフローチャートである。
【図２８】  本発明の実施の形態２に係る不揮発性半導体記憶装置における、１回目のデータ消去方法を説明するためのフローチャートである。
【図２９】  本発明の実施の形態２に係る不揮発性半導体記憶装置における、１回目のデータ消去方法を説明するためのフローチャートである。
【図３０】  本発明の実施の形態２に係る不揮発性半導体記憶装置における、１回目のデータ消去方法を説明するためのフローチャートである。
【図３１】  本発明の実施の形態２に係る不揮発性半導体記憶装置における、１回目のデータ消去方法を説明するためのフローチャートである。
【図３２】  ステップＳＰ２０２で一括書き込みパルスが印加されている状態での印加電圧を説明するための、メモリセルブロックの回路図である。
【図３３】  ステップＳＰ２０４における一括書き込みパルスのパルス幅の更新状況を示す図である。
【図３４】  ステップＳＰ２０６で消去パルスが印加されている状態での印加電圧を説明するための、メモリセルブロックの回路図である。
【図３５】  ステップＳＰ２０８における消去パルスのパルス幅の更新状況を示す図である。
【図３６】  ステップＳＰ２１２でビット毎書き戻しパルスが印加されている状態での印加電圧を説明するための、メモリセルブロックの回路図である。
【図３７】  ステップＳＰ２１４におけるビット毎書き戻しパルスのパルス幅の更新状況を示す図である。
【図３８】  本発明の実施の形態２に係る不揮発性半導体記憶装置における、２回目以降のデータ消去方法を説明するためのフローチャートである。
【図３９】  本発明の実施の形態２に係る不揮発性半導体記憶装置における、２回目以降のデータ消去方法を説明するためのフローチャートである。
【図４０】  本発明の実施の形態２に係る不揮発性半導体記憶装置における、２回目以降のデータ消去方法を説明するためのフローチャートである。
【図４１】  本発明の実施の形態２に係る不揮発性半導体記憶装置における、２回目以降のデータ消去方法を説明するためのフローチャートである。
【図４２】  本発明の実施の形態２の第１の変形例に係る不揮発性半導体記憶装置における、１回目のデータ消去方法の一部を説明するためのフローチャートである。
【図４３】  本発明の実施の形態２の第１の変形例に係る不揮発性半導体記憶装置における、２回目以降のデータ消去方法の一部を説明するためのフローチャートである。
【図４４】  本発明の実施の形態２の第２の変形例に係る不揮発性半導体記憶装置における、１回目のデータ消去方法の一部を説明するためのフローチャートである。
【図４５】  ステップＳＰ４０２における一括書き戻しパルスのパルス幅の更新状況を示す図である。
【図４６】  本発明の実施の形態２の第２の変形例に係る不揮発性半導体記憶装置における、２回目以降のデータ消去方法の一部を説明するためのフローチャートである。
【図４７】  従来の半導体記憶装置におけるデータ消去動作を説明するためのフローチャートである。
【符号の説明】
１  不揮発性半導体記憶装置、２  制御部、２ａ  記憶部、２６  メモリセルアレイ、３０，３２  メモリセルトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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