(57)【特許請求の範囲】
【請求項１】
電源が供給されない未設定モードと、通常動作モードおよびセルフリフレッシュモードとを有する揮発性の記憶手段と、
前記記憶手段へメイン電源を供給するメイン電源供給回路と、
前記記憶手段へバックアップ電源を供給するバックアップ電源供給回路と、
前記メイン電源供給回路と前記バックアップ電源供給回路により供給される電源電圧の状態を検出する電圧検出回路と、
前記メイン電源供給回路または前記バックアップ電源供給回路から前記記憶手段への電源供給を切り換える電源供給切換回路と、
前記電圧検出回路が検出した前記バックアップ電源供給回路と前記メイン電源供給回路により供給される電源電圧の状態に応じて前記電源供給切換回路を切換制御し、前記未設定モード時に前記記憶手段への電源の供給をオフにする制御手段とを備え、
前記制御手段は、
前記記憶手段の未設定モードまたはセルフリフレッシュモードにおいて、所定の操作信号がオンになると前記バックアップ電源供給回路から前記記憶手段に対し行う電源供給を停止するバックアップ電源供給停止回路と、
前記記憶手段の通常動作モード時において、所定の操作信号がオフになると起動し、前記記憶手段へ供給されているメイン電源を所定時間経過後強制的に遮断する通常動作時メイン電源遮断回路と、
前記所定の操作信号がオンされると、電圧検出回路により検出したメイン電源の状態をもとに前記メイン電源の電圧低下を判定し、前記判定結果に応じて前記記憶手段をセルフリフレッシュモードへ移行させ、または前記電源供給切換回路を切換制御し前記バックアップ電源供給回路から前記記憶手段への電源供給を行い、
前記所定の操作信号がオフになると、前記電源供給切換回路を制御し、前記バックアップ電源供給回路による前記記憶手段に対するバックアップ電源の供給を制御するソフトウェア制御手段とを備えたことを特徴とするメモリバックアップ制御装置。
【請求項２】
電源が供給されない未設定モードと、通常動作モードおよびセルフリフレッシュモードとを有する揮発性の記憶手段と、
前記記憶手段へメイン電源を供給するメイン電源供給回路と、
前記記憶手段へバックアップ電源を供給するバックアップ電源供給回路と、
前記メイン電源供給回路と前記バックアップ電源供給回路により供給される電源電圧の状態を検出する電圧検出回路と、
前記メイン電源供給回路または前記バックアップ電源供給回路から前記記憶手段への電源供給を切り換える電源供給切換回路と、
前記電圧検出回路が検出した前記バックアップ電源供給回路と前記メイン電源供給回路により供給される電源電圧の状態に応じて前記電源供給切換回路を切換制御し、前記未設定モード時に前記記憶手段への電源の供給をオフにする制御手段とを備え、
前記制御手段は、前記記憶手段のセルフリフレッシュモードにおいて、前記記憶手段をバックアップしているバックアップ電源の電圧低下が発生するとバックアップ電源を遮断し、前記記憶手段をセルフリフレッシュモードから電源供給が停止された未設定モードへ移行させるバックアップ時未設定モード遷移回路を備えたことを特徴とするメモリバックアップ制御装置。
【請求項３】
制御手段は、電源の供給が初めて行われたときの電源供給切換回路の初期状態を設定する初期設定回路と、前記初期設定回路により電源供給切換回路の初期状態が設定されたとき、記憶手段の状態を、前記記憶手段への電源供給が停止された未設定モードにする初期設定時未設定モード固定回路を備えたことを特徴とする請求項１または請求項２に記載のメモリバックアップ制御装置。
【請求項４】
メイン電源がオンされるとそれまで記憶手段のバックアップが正常に行われていたか否かを判定する機能を制御手段が備えたことを特徴とする請求項１から請求項３のうちのいずれか１項記載のメモリバックアップ制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えばＳＤＲＡＭのバックアップに用いて好適なメモリバックアップ制御装置に関するものである。
【０００２】
【従来の技術】
従来のメモリバックアップ制御装置として特開平１１−５３２７１号公報に開示されている、ＤＲＡＭをバックアップメモリとして使用するシステムにおいては、前記ＤＲＡＭの動作状態をバックアップマイコンなどの通常通電されたＣＰＵで管理し、このバックアップマイコンを使用して各制御を行なっている。
【０００３】
【発明が解決しようとする課題】
従来のＤＲＡＭをバックアップメモリとして使用するシステムにおけるメモリバックアップ制御装置は以上のように構成されていたので、メインＣＰＵの他にバックアップマイコンを設ける必要が生じ、またプログラムのバグなどにより暴走の危険が増加する可能性があり、さらにまた、最初に電源を接続した場合、ＤＲＡＭをセルフリフレッシュモードにするため、必ずメイン電源を立ち上げセルフリフレッシュモードにしてからバックアップ状態に移行する必要がある。このようなメモリバックアップ方法を用いているのは、ＤＲＡＭの動作モードをセルフリフレッシュモードに設定せずに初期設定していない状態でバックアップ電源を供給すると前記ＤＲＡＭにおいて消費電流が無駄に増加してしまうという課題が存在するからである。
【０００４】
この発明は上記のような課題を解決するためになされたものであり、最初に電源を接続した場合に、メモリの動作モードをセルフリフレッシュモードに設定する必要をなくし、前記メモリの未設定モードを設けることで前記未設定モード時には電源が供給されないようにしてメモリの非動作時における消費電流の低減を図れるメモリバックアップ制御装置を得ることを目的とする。
【０００５】
また、プログラムのバグなどによる暴走の危険性をなくすことの出来るメモリバックアップ制御装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係るメモリバックアップ制御装置は、電源が供給されない未設定モードと、通常動作モードおよびセルフリフレッシュモードとを有する揮発性の記憶手段と、記憶手段へメイン電源を供給するメイン電源供給回路と、記憶手段へバックアップ電源を供給するバックアップ電源供給回路と、メイン電源供給回路とバックアップ電源供給回路により供給される電源電圧の状態を検出する電圧検出回路と、メイン電源供給回路またはバックアップ電源供給回路から記憶手段への電源供給を切り換える電源供給切換回路と、電圧検出回路が検出したバックアップ電源供給回路とメイン電源供給回路により供給される電源電圧の状態に応じて電源供給切換回路を切換制御し、未設定モード時に記憶手段への電源の供給をオフにする制御手段とを備え、制御手段は、記憶手段の未設定モードまたはセルフリフレッシュモードにおいて、所定の操作信号がオンになるとバックアップ電源供給回路から記憶手段に対し行う電源供給を停止するバックアップ電源供給停止回路と、記憶手段の通常動作モード時において、所定の操作信号がオフになると起動し、記憶手段へ供給されているメイン電源を所定時間経過後強制的に遮断する通常動作時メイン電源遮断回路と、所定の操作信号がオンされると、電圧検出回路により検出したメイン電源の状態をもとにメイン電源の電圧低下を判定し、判定結果に応じて記憶手段をセルフリフレッシュモードへ移行させ、または電源供給切換回路を切換制御しバックアップ電源供給回路から記憶手段への電源供給を行い、所定の操作信号がオフになると、電源供給切換回路を制御し、バックアップ電源供給回路による記憶手段に対するバックアップ電源の供給を制御するソフトウェア制御手段とを備えるようにしたものである。
【０００７】
この発明に係るメモリバックアップ制御装置は、電源が供給されない未設定モードと、通常動作モードおよびセルフリフレッシュモードとを有する揮発性の記憶手段と、記憶手段へメイン電源を供給するメイン電源供給回路と、記憶手段へバックアップ電源を供給するバックアップ電源供給回路と、メイン電源供給回路とバックアップ電源供給回路により供給される電源電圧の状態を検出する電圧検出回路と、メイン電源供給回路またはバックアップ電源供給回路から記憶手段への電源供給を切り換える電源供給切換回路と、電圧検出回路が検出したバックアップ電源供給回路とメイン電源供給回路により供給される電源電圧の状態に応じて電源供給切換回路を切換制御し、未設定モード時に記憶手段への電源の供給をオフにする制御手段とを備え、制御手段は、記憶手段のセルフリフレッシュモードにおいて、記憶手段をバックアップしているバックアップ電源の電圧低下が発生するとバックアップ電源を遮断し、記憶手段をセルフリフレッシュモードから電源供給が停止された未設定モードへ移行させるバックアップ時未設定モード遷移回路を備えるようにしたものである。
【０００８】
この発明に係るメモリバックアップ制御装置は、電源の供給が初めて行われたときの電源供給切換回路の初期状態を設定する初期設定回路と、初期設定回路により電源供給切換回路の初期状態が設定されたとき、記憶手段の状態を、記憶手段への電源供給が停止された未設定モードにする初期設定時未設定モード固定回路を制御手段が備えるようにしたものである。
【００１１】
この発明に係るメモリバックアップ制御装置は、所定の操作信号がオンされるとそれまで記憶手段のバックアップが正常に行われていたか否かを判定する機能を制御手段が備えるようにしたものである。
【００１２】
【発明の実施の形態】
以下、この発明の実施の一形態について説明する。
実施の形態１．
この実施の形態では、車に搭載された車両の各部を制御する車両制御回路の揮発性メモリ、特にシンクロナスＤＲＡＭ（以下、ＳＤＲＡＭという）を用いたメモリバックアップ制御装置として説明する。
この実施の形態１のメモリバックアップ制御装置では、ＳＤＲＡＭはその動作モードにより未設定モードと通常動作モードとセルフリフレッシュモードの３つの状態が存在する。未設定モードとは初期化前のモード状態であり、通常動作モードとはＣＤ−ＲＯＭドライブ装置によりＣＤ−ＲＯＭから読み出された制御プログラムがＳＤＲＡＭに正常に書き込み可能なようにモード設定が行われるモード状態であり、セルフリフレッシュモードとはＳＤＲＡＭがセルフリフレッシュ動作を行うモード状態である。
【００１３】
また、この実施の形態１のメモリバックアップ制御装置は、ＳＤＲＡＭに未設定モードを設け、前記ＳＤＲＡＭが動作していない未設定モード時にバックアップ電源の供給を停止し、前記ＳＤＲＡＭの未設定モード時のバックアップ電源供給による消費電流の増加を抑制する。また、バックアップマイコンによらず前記バックアップマイコンによる機能をハードウェア的な回路構成により実現する。
【００１４】
図１は、この発明の実施の形態１のメモリバックアップ制御装置の構成を示すブロック図である。図において、１はハードタイマ回路（通常動作時メイン電源遮断回路）１Ａ、電源供給切替回路１Ｂ、メイン電源オン／オフ回路１Ｃなどを含む制御回路（制御手段）であり、バックアップ電源４により常時電源が供給される。また、この制御回路１は、メイン電源が供給されるようになると“Ｌｏｗ”レベルのメイン３ＶＯＮ信号を出力する。２はマイクロコンピュータ（制御手段、ソフトウェア制御手段）、３はメイン電源の状態である電圧レベルを検知する電圧検知回路である。４はバックアップリセット信号とバックアップ３Ｖとを出力するバックアップ電源（バックアップ電源供給回路）、５は図示していないバッテリに接続される＋Ｂ入力からメイン３Ｖ電源を生成する第１電源（メイン電源供給回路）である。６は揮発メモリでありこの実施の形態１ではＳＤＲＡＭ（記憶手段）である。このＳＤＲＡＭ６には後述するＣＤ−ＲＯＭドライブ装置がＣＤ−ＲＯＭから読み込んだ制御プログラムが記憶される。７はＣＫＥ制御回路、８は前記メイン３Ｖ電源をオン／オフする第１スイッチ回路、９はバックアップ３Ｖ電源をオン／オフする第２スイッチ回路、１１はメインスイッチ回路、１２はＣＤ−ＲＯＭドライブ装置などへ電源を供給する第２電源、１３は電源供給を必要とする前記ＣＤ−ＲＯＭドライブ装置、各種機構などの各種回路である。１４はマイクロコンピュータ２と制御回路１とＳＤＲＡＭ６と各種回路１３との間を接続するシステムバスである。
ＡＣＣ信号は、車両のアクセサリスイッチの状態に応じて出力される信号であり、このＡＣＣ信号は通電状態で“Ｈｉｇｈ”レベルとなる信号である。＋Ｂ入力はバッテリからの入力である。
【００１５】
図２は、図１に示すハードタイマ回路１Ａの構成を示す回路図であり、図において２１はワンショットパルス発生回路、２２はアナログタイマである。ＡＣＣ＿ＯＮ信号は、ＡＣＣ  ＯＮ（アクセサリスイッチのオン）でＡＣＣ信号が通電状態で“Ｈｉｇｈ”レベルになると“Ｌｏｗ”レベルになる信号である。このハードタイマ回路１Ａでは、ＡＣＣ信号がオフ（ＡＣＣ  ＯＦＦ）になったときのＡＣＣ＿ＯＮ信号の“Ｈｉｇｈ”レベルへの立ち上がりに同期してワンショットパルス発生回路２１から出力されるスタートパルスによりアナログタイマ２２が動作を開始する。このアナログタイマ２２はＲＣにより設定された遅延時間後にタイマオフ信号を発生させる。
【００１６】
図３は電源供給切替回路１Ｂの構成を示す回路図であり、図３において図１と同一または相当の部分については同一の符号を付し説明を省略する。図において、３１はセット端子およびリセット端子を備えたＤフリップフロップ（バックアップ電源供給停止回路、バックアップ時未設定モード遷移回路）であり、Ｄ入力端子にはマイクロコンピュータ２の所定のポート出力（Ｂｉｔ３０）が供給され、クロック入力端子にはマイクロコンピュータ２から書込み信号が入力される。さらにセット入力端子にはバックアップ電源４からバックアップ３Ｖが供給され、リセット入力端子には図４に示すバックアップ電源のバックアップリセット信号または遅延回路（バックアップ電源供給停止回路）３６により遅延されたメイン３ＶＯＮ信号が供給される。３２はインバータ、３３はメイン３Ｖが通電状態になると制御回路１から出力されるメイン３ＶＯＮ信号を制御するためのトランジスタである。ダイオード（初期設定時未設定モード固定回路、バックアップ時未設定モード遷移回路）３４およびダイオード（バックアップ電源供給停止回路）３５は、バックアップリセット信号とメイン３ＶＯＮ信号による前記Ｄフリップフロップ３１のリセットをそれぞれ有効にするためのものである。３６は遅延回路、３７は制御端子を備えたバッファ回路である。このバッファ回路３７は、後述する実施の形態２において、ＡＣＣ  ＯＮによるシステム起動時に、それまで正常にバックアップが行われていたか否かを判定するための信号＋Ｂ＿ＤＯＷＮ＊をポート（Ｂｉｔ３０）へ出力するためのものである。
【００１７】
図４はバックアップ電源４の構成を示す回路図であり、図において、４１は車両に搭載されたバッテリから供給される１２Ｖ電源から３Ｖのバックアップ３Ｖ電源を生成するレギュレータ、４２は前記バックアップ３Ｖ電源からバックアップリセット信号を生成するリセットＩＣ（初期設定回路、バックアップ時未設定モード遷移回路）である。リセットＩＣ４２は、バックアップ３Ｖの値が、ＳＤＲＡＭ６のバックアップ保証限界値３Ｖで“Ｌｏｗ”レベルへ立ち下がり、３．２Ｖで“Ｈｉｇｈ”レベルへ立ち上がるバックアップリセット信号を発生させる。
このバックアップ電源４は、電源供給切替回路１ＢとＳＤＲＡＭ６のバックアップ用のバックアップ３Ｖ電源を生成するものである。リセットＩＣ４２は、電源供給切替回路１Ｂの初期状態を設定するものであり、そのリセット電圧はＳＤＲＡＭ６のバックアップ保証限界値に設定しておくことで、バックアップ３Ｖ電源の電圧低下によるＳＤＲＡＭ６の不要な書き換わりによるプログラムの暴走を防止する。
【００１８】
図５は、メイン電源オン／オフ回路１Ｃの構成を示すブロック図であり、図５において図１と同一または相当の部分については同一の符号を付し説明を省略する。図において、５１はセット端子およびリセット端子を備えたＤフリップフロップ（初期設定時未設定モード固定回路、バックアップ時未設定モード遷移回路）であり、Ｄ入力端子にはマイクロコンピュータ２の所定のポート出力（Ｂｉｔ３１）が供給され、クロック入力端子には前記マイクロコンピュータ２から出力される書込み信号が供給される。さらにセット入力端子にはＡＣＣ＿ＯＮ信号が供給され、リセット入力端子にはバックアップリセット信号またはタイマオフ信号が供給される。５２および５３はバックアップリセット信号またはタイマオフ信号による前記Ｄフリップフロップ５１のリセットを有効にするためのダイオードである。
【００１９】
このメイン電源オン／オフ回路１Ｃでは、車両の電源オン時には、ＡＣＣ＿ＯＮ信号が“Ｌｏｗ”レベルとなり、Ｄフリップフロップ５１はセットされることから、Ｑ出力は“Ｈｉｇｈ”レベルとなり、メインスイッチ回路１１は導通状態となり、メイン電源が供給される。
また、電源オフ時には、ＡＣＣ＿ＯＮ信号が“Ｈｉｇｈ”レベルとなり、Ｄフリップフロップ５１はポート出力（Ｂｉｔ３１）の書き込みが許可され、ポート出力（Ｂｉｔ３１）を、前記書込み信号により書き込むことでＱ出力は“Ｌｏｗ”レベルとなり、メインスイッチ回路１１は非導通状態となり、メイン電源の供給が停止する。なお、この場合、ＡＣＣ＿ＯＮ信号が“Ｈｉｇｈ”レベルとなったときからハードタイマ回路１Ａの設定時間が経過するまでの間に前記ポート出力（Ｂｉｔ３１）の書き込みが行われなかった場合には、前記ハードタイマ回路１Ａから前記設定時間経過後出力されるタイマオフ信号によりＤフリップフロップ５１はリセットされ、メインスイッチ回路１１は非導通状態となり、メイン電源の供給が強制的に停止する。なお、バックアップリセット信号によりＤフリップフロップ５１をリセットする回路構成になっているのは、このシステムに対し初めて電源の投入を行なった場合に確実にＤフリップフロップ５１をリセットすることで、不用意にメインスイッチ回路１１が導通し、メイン電源が供給される状態を回避するためのものである。
【００２０】
図６は、メモリコントローラ（マイクロコンピュータ２）のＣＫＥ端子状態とポートの状態とによりＳＤＲＡＭ６のＣＫＥ状態を決定し、メモリコントローラ未設定状態のＣＫＥ端子状態にかかわらずＳＤＲＡＭ６のＣＫＥを固定可能にするＣＫＥ制御回路７の構成を示す回路図である。図において、６１はセット端子およびリセット端子を備えたＤフリップフロップ、６２はＡＮＤ回路、６３はＯＲ回路である。Ｄフリップフロップ６１のＤ入力端子にはマイクロコンピュータ２から所定のポート出力（Ｂｉｔ２９）が供給され、クロック入力端子にはマイクロコンピュータ２から書込み信号が入力され、さらにセット入力端子にはメモリ電源が供給され、リセット入力端子にはＯＲ回路６３の出力が供給される。
【００２１】
図７は、このＣＫＥ制御回路７の動作を示すタイミングチャートであり、時刻ｔ０から時刻ｔ１直前までの間は、電源投入後のシステムリセット期間であり、このＣＫＥ制御回路７の出力するＳＤＲＡＭ６のＣＫＥ信号は、“Ｌｏｗ”レベルのシステムリセット信号によりＤフリップフロップ６１がリセットされている状態であることからＬｏｗレベルを保持している。この時刻ｔ０から時刻ｔ１直前までの間はセルフリフレッシュモードを維持している期間である。
時刻ｔ１になると、システムリセットが解除されシステムリセット信号が“Ｈｉｇｈ”レベルへ立ち上がることからＤフリップフロップ６１のリセット状態が解除される。
時刻ｔ１から時刻ｔ２直前までの間は、Ｄフリップフロップ６１は前記リセット状態を保持しており、ＳＤＲＡＭ６のセルフリフレッシュモードを維持している。
【００２２】
時刻ｔ２は、メモリコントローラモード設定後、ポート出力（Ｂｉｔ２９）によりＳＤＲＡＭ６のセルフモードが解除されるタイミングである。この時刻ｔ２では、メモリコントローラＣＫＥは“Ｈｉｇｈ”レベルとなっており、また、ポート出力（Ｂｉｔ２９）が“Ｈｉｇｈ”レベルとなっており、書込み信号の立ち上がりにより前記ポート出力（Ｂｉｔ２９）の“Ｈｉｇｈ”レベルが読み込まれてＤフリップフロップ６１のＱ出力は“Ｈｉｇｈ”レベルへ立ち上がる。そして、このときメモリコントローラＣＫＥは“Ｈｉｇｈ”レベルとなっていることから、ＡＮＤ回路６２の出力であるＳＤＲＡＭ６のＣＫＥ信号は、Ｄフリップフロップ６１のＱ出力の“Ｈｉｇｈ”レベルへの立ち上がりと同時に“Ｈｉｇｈ”レベルへ立ち上がる。
【００２３】
時刻ｔ２から時刻ｔ３の間はＳＤＲＡＭ６のセルフリフレッシュモード解除期間であり、時刻ｔ３になると、メモリコントローラＣＫＥが“Ｌｏｗ”レベルへ立ち下がることからＡＮＤ回路６２の出力が“Ｌｏｗ”レベルへ変化し、ＳＤＲＡＭ６のＣＫＥ信号は“Ｌｏｗ”レベルへ変化し、ＳＤＲＡＭ６のＣＫＥ信号はマスクされる。時刻ｔ４は、ポート入力（Ｂｉｔ２９）が“Ｌｏｗ”レベルであって、書込み信号が立ち上がるタイミングであり、この書込み信号の立ち上がるタイミングで、ポート入力（Ｂｉｔ２９）の“Ｌｏｗ”レベルが読み込まれ、Ｄフリップフロップ６１のＱ出力は“Ｌｏｗ”レベルへ変化する。
【００２４】
次に動作について説明する。
図８のモード遷移図に示すように、この実施の形態ではＳＤＲＡＭ６には未設定モードＭ１と通常動作モードＭ２とセルフリフレッシュモードＭ３の三つのモードが存在する。ＳＤＲＡＭ６は、未設定モード状態Ｍ１において電源がオン（ＡＣＣ  ＯＮ）されると通常動作モードＭ２へ移行し、また、この通常動作モードＭ２において電源がオフ（ＡＣＣ  ＯＦＦ）され、ハードタイマ回路１Ａがタイムアップすると、未設定モードＭ１へ戻る。この未設定モードＭ１ではＳＤＲＡＭ６への電力供給は行われない。
また、通常動作モードＭ２において、電源がオフ（ＡＣＣ  ＯＦＦ）され、ハードタイマ回路１Ａがタイムアップするまでの間にＡＣＣ＿ＩＮＴ＊割込みが発生するとセルフリフレッシュモードＭ３へ移行する。
このセルフリフレッシュモードＭ３では、ＳＤＲＡＭ６はバックアップ電源４によりバックアップされており、またこのセルフリフレッシュモードＭ３において、電源がオン（ＡＣＣ  ＯＮ）されると通常動作モードＭ２へ移行する。このセルフリフレッシュモードＭ３においてＳＤＲＡＭ６をバックアップしているバックアップ電源４の電圧が低下すると、マイクロコンピュータ２も動作を停止し、ＳＤＲＡＭ６は電源が供給されていない未設定モードＭ１へ移行する。
【００２５】
次に、この実施の形態のメモリバックアップ制御装置における動作を、＋Ｂ入力へ初めて接続したときの初回電源接続時、ＡＣＣ  ＯＮによるシステム起動時、ＡＣＣ  ＯＦＦによるシステム終了時の各場合に分けて説明する。
先ず、初回電源接続時の動作について説明する。
この初回電源接続時は、このシステムを初めてバッテリの車両１２Ｖ電源へ接続したときであり、バックアップ３Ｖが０Ｖから３Ｖへ立ち上がってくるので図４に示すようにバックアップリセット信号が発生する。この結果、図３に示す電源供給切替回路１Ｂのダイオード３４を経由してＤフリップフロップ３１がリセットされ、第２スイッチ回路９が非導通状態に固定される。また、メインスイッチ回路１１も非導通状態となっておりメイン３Ｖおよびメイン３ＶＯＮ信号も出力されておらず、メモリ３Ｖ電源としては電圧がない状態であり、ＳＤＲＡＭ６は未設定モード状態となっている。
【００２６】
次に、ＡＣＣ  ＯＮによるシステム起動時の動作について説明する。
図９は、この発明の実施の形態１のメモリバックアップ制御装置におけるシステム起動時の動作を示すフローチャートである。なお、このシステム起動時にはＳＤＲＡＭ６はセルフリフレッシュモードＭ３または未設定モードＭ１であり、セルフリフレッシュモードＭ３の場合にはＳＤＲＡＭ６はバックアップ電源４からのバックアップ３Ｖ電源によりバックアップされている。また、未設定モードＭ１であるときにはＳＤＲＡＭ６には電源は供給されていない。これらの場合におけるシステム起動時の動作は、図８ではセルフリフレッシュモードＭ３から通常動作モードＭ２へのモード状態の遷移、または未設定モードＭ１から通常動作モードＭ２へのモード状態の遷移として示されている。
【００２７】
先ず、セルフリフレッシュモードＭ３から通常動作モードＭ２への遷移について説明すると、ＡＣＣ  ＯＮ（車両のアクセサリスイッチのオン操作）によりＡＣＣ信号が出力される。このＡＣＣ信号は “Ｌｏｗ”レベルの通電状態を示している。このＡＣＣ信号に応じてＬｏｗレベルになるＡＣＣ＿ＯＮ信号が出力され、これにより図５に示すメイン電源オン／オフ回路１ＣのＤフリップフロップ５１がセットされる。Ｄフリップフロップ５１がセットされることで、Ｄフリップフロップ５１のＱ出力端子には“Ｈｉｇｈ”レベルが出力され、メインスイッチ回路１１は導通状態となり、＋Ｂ入力からメイン電源が供給され、メイン電源がオンとなる（ステップＳＴ１）。このメイン電源が供給されることで一定期間システムリセット信号が出力され、その後、システムリセットは解除され（ステップＳＴ２）、これにより、マイクロコンピュータ２は動作を開始する。
【００２８】
また、メイン電源がオンすることで、制御回路１から電源供給切替回路１Ｂへ“Ｌｏｗ”レベルのメイン３ＶＯＮ信号が供給される。第１スイッチ回路８は前記メイン３ＶＯＮ信号により導通状態になり、メイン３Ｖ電源がメモリ３Ｖ電源としてＳＤＲＡＭ６へ供給される。一方、前記メイン３ＶＯＮ信号は、遅延回路３６とダイオード３５とを介してＤフリップフロップ３１のリセット端子へ供給され、Ｄフリップフロップ３１をリセット状態にし、ＱＮ出力端子からは“Ｈｉｇｈ”レベルが出力され、第２スイッチ回路９を非導通状態にして、バックアップ電源４からのバックアップ３Ｖ電源によるＳＤＲＡＭ６への電源供給を停止した状態にする（ステップＳＴ３）。なお、このときＤフリップフロップ３１のＱ出力端子からは“Ｌｏｗ”レベルが出力されており、トランジスタ３３は導通状態となっている。
【００２９】
前記ステップＳＴ２においてマイクロコンピュータ２が動作を開始するとソフトウェア動作が開始され、マイクロコンピュータ２は、電圧検知回路３から出力される電圧検知結果である割込み信号ＢＡＴＴ＿ＮＭＩ＊を判定する（ステップＳＴ４）。この割込み信号ＢＡＴＴ＿ＮＭＩ＊は、電圧検知回路３における＋Ｂ入力の電圧レベルが所定値を超えているか否かの判定結果に応じた信号であり、前記所定値を超えていれば“１”、超えていなければ“０”となる。この結果、＋Ｂ入力の電圧レベルが所定値を超えていれば、図６に示すＣＫＥ制御回路７のＤフリップフロップ６１のＤ入力端子へマイクロコンピュータ２から供給するポート出力（Ｂｉｔ２９）を図７の（ハ）に示すように“Ｈｉｇｈ”レベルへ固定するとともに、同図（ニ）に示すように時刻ｔ２において書込み信号をＤフリップフロップ６１のクロック入力端子へ出力する。この結果、ステップＳＴ１においてメイン電源がオンされた時刻ｔ０から維持されていたＳＤＲＡＭ６のセルフリフレッシュモードは、時刻ｔ２において解除される（ステップＳＴ５）。続いて、全バンクプリチャージが実行され（ステップＳＴ６）、リフレッシュカウンタを短かめに設定し（ステップＳＴ７）、オートリフレッシュを実行し（ステップＳＴ８）、さらにモードレジスタを設定し（ステップＳＴ９）、リフレッシュカウンタを通常に設定し（ステップＳＴ１０）、通常動作モードＭ２へ移行する。
なお、ステップＳＴ５からステップＳＴ１０までの処理期間は割り込みが禁止されている。
【００３０】
ステップＳＴ４において、＋Ｂ入力の電圧レベルが所定値を超えていなければ、＋Ｂ入力の電源電圧が低下しているとみなし、セルフリフレッシュモードＭ３を解除せず図１０に示すステップＳＴ３２へ進む。ステップＳＴ３２では、バックアップレジスタに“１”を設定し、バックアップ電源４のバックアップ３Ｖ電源によるバックアップを可能にするようにマイクロコンピュータ２が制御を行う。このときのマイクロコンピュータ２の動作は、ポート出力（Ｂｉｔ３０）へ“Ｈｉｇｈ”レベルを出力し、図３の電源供給切替回路１ＢのＤフリップフロップ３１のＤ入力端子へ供給するとともに、書込み信号を前記Ｄフリップフロップ３１のクロック入力端子へ供給する。そして、第２スイッチ回路９を導通状態にして、メイン３Ｖ電源とともにバックアップ３Ｖ電源からもＳＤＲＡＭ６へメモリ３Ｖ電源を供給する。続いてパワーダウンレジスタへ“０”を設定し（ステップＳＴ３３）、さらに電源電圧が低下している＋Ｂ入力の電圧レベルが復帰するのを待つためのウェイト処理を実行し（ステップＳＴ３４）、システム復帰処理を実行して（ステップＳＴ３５）、図９に示すステップＳＴ４へ戻る。
【００３１】
次に、未設定モードＭ１から通常動作モードＭ２へのモード状態の遷移について説明する。この場合の動作も、前記セルフリフレッシュモードＭ３から通常動作モードＭ２へのモード状態の遷移の説明で使用した図９と同一のフローチャートに従う。
【００３２】
この結果、ＡＣＣ  ＯＮによるシステム起動時に＋Ｂ入力の電圧レベルが正常であれば未設定モードＭ１であるかセルフリフレッシュモードＭ３であるかにかかわらずセルフリフレッシュモードＭ３を解除し、ステップＳＴ６からステップＳＴ１０までの処理を行い、通常動作モードＭ２に移行し、ＳＤＲＡＭ６にはメイン３Ｖから電源の供給を行い、またＡＣＣ  ＯＮにより＋Ｂ入力の電圧レベルが一時的に低下するなど＋Ｂ入力の電圧レベルが正常でなければ前記ステップＳＴ３４のウェイト処理により前記電圧レベルが正常になるのを待ってからセルフリフレッシュモードＭ３を解除し、ステップＳＴ６からステップＳＴ１０までの処理を行い、通常動作モードＭ２に移行する。
このようにＡＣＣ  ＯＮによるシステム起動時には、ＳＤＲＡＭ６が未設定モードＭ１にあるかセルフリフレッシュモードＭ３にあるかにかかわらず、図９のフローチャート、図１０のフローチャートにおけるステップＳＴ３２からステップＳＴ３５までの処理実行により通常モードＭ２へ移行する。
【００３３】
次に、ＡＣＣ  ＯＮによるシステム起動時に、＋Ｂ入力の電圧レベルが一方的に低下する場合について説明する。この場合にも、ＳＤＲＡＭ６が未設定モードＭ１であるかセルフリフレッシュモードＭ３であるかにかかわらず、図９のステップＳＴ３においてバックアップ電源４からのバックアップ３Ｖによる電源供給は停止され、また、ソフトウェア動作によりステップＳＴ４から図１０のフローチャートに示すステップＳＴ３２へ進むことでバックアップ電源４からの電源供給が行われ電源電圧レベルの復帰待ちが行われるが、＋Ｂ入力の電圧レベルが一方的に低下する場合にはバックアップ電源４からのバックアップ３Ｖの電圧レベルも低下し、ＳＤＲＡＭ６は未設定モードＭ１へ遷移する。この状態は、図８のセルフリフレッシュモードＭ３からバックアップ電源電圧低下による未設定モードＭ１へのモード遷移として示されている。
【００３４】
図１０は、この発明の実施の形態１のメモリバックアップ制御装置におけるＡＣＣ  ＯＦＦによるシステム終了時の動作を示すフローチャートである。なお、このシステム終了時にはＳＤＲＡＭ６は通常動作モードＭ２となっている。この場合におけるシステム終了時の動作は、図８では通常動作モードＭ２からセルフリフレッシュモードＭ３へのモード状態の遷移、または通常動作モードＭ２から未設定モードＭ１へのモード状態の遷移として示されている。
通常動作モードＭ２からセルフリフレッシュモードＭ３または未設定モードＭ１への遷移について図１０に示すフローチャートに従って説明すると、ハードタイマ回路１ＡはＡＣＣ信号がオフ、すなわちＡＣＣ  ＯＦＦになったときのＡＣＣ＿ＯＮ信号の“Ｈｉｇｈ”レベルへの立ち上がりに同期して動作を開始しＲＣにより設定された遅延時間後にタイマオフ信号を発生させる。このタイマオフ信号がハードタイマ回路１Ａから出力されるまでの間に割込信号ＡＣＣ＿ＩＮＴ＊が発生するとマイクロコンピュータ２によるソフトウェア動作に移行する（ステップＳＴ２１）。
また、前記割込信号ＡＣＣ＿ＩＮＴ＊が発生しない場合でも、ハードタイマ回路１Ａがタイムアップすると（ステップＳＴ２２）、ハードタイマ回路１Ａはメインスイッチ回路１１を強制的に非導通状態に制御し、メインスイッチ回路１１によるメイン電源の供給を強制的にオフにする（ステップＳＴ２３）。この割込信号ＡＣＣ＿ＩＮＴ＊が発生しない場合にハードタイマ回路１Ａが電源供給を強制的にオフするモード遷移は、図８では通常動作モードＭ２から未設定モードＭ１へのモード遷移として示されている。
【００３５】
割込信号ＡＣＣ＿ＩＮＴ＊が発生し、マイクロコンピュータ２によるソフトウェア動作に移行すると、ＳＤＲＡＭ６を含む各種メモリ、レジスタに格納されているデータの退避処理を実行し（ステップＳＴ２４）、さらに瞬断による誤動作防止のため、割込信号ＡＣＣ＿ＩＮＴ＊発生１０ｍｓｅｃ経過後に割込信号ＡＣＣ＿ＩＮＴ＊の確認を行い（ステップＳＴ２６）、この結果、確認できたときにはリフレッシュカウンタを短かめに設定し（ステップＳＴ２７）、オートリフレッシュを実行し（ステップＳＴ２８）、全バンクプリチャージを実行し（ステップＳＴ２９）、セルフリフレッシュモードを設定し（ステップＳＴ３０）、セルフリフレッシュモード固定設定を行い（ステップＳＴ３１）、バックアップレジスタに“１”設定を行なってバックアップ３ＶをＳＤＲＡＭ６へ供給し（ステップＳＴ３２）、ＳＤＲＡＭ６に対するバックアップを開始し、パワーダウンレジスタに“０”を設定してＡＣＣ  ＯＦＦしている場合にはメイン電源をオフし（ステップＳＴ３３）、ウェイト処理を実行し（ステップＳＴ３４）、システム復帰処理を実行する（ステップＳＴ３５）。
【００３６】
なお、ステップＳＴ２５において割込信号ＡＣＣ＿ＩＮＴ＊の確認が出来ないときには、ステップＳＴ２４の待避処理を中断後（ステップＳＴ２２）、所定の処理を実行するためのアドレスへ進む。
また、＋Ｂ入力の電圧レベルの低下により割込み信号ＢＡＴＴ＿ＮＭＩ＊が発生すると、ステップＳＴ２７以降の処理へ進み、できるだけ素早くバックアップを行うためにリフレッシュカウンタを短かめに設定し（ステップＳＴ２７）、ステップＳＴ２８、ステップＳＴ２９、ステップＳＴ３０の処理を行い、セルフリフレッシュモードＭ３を固定設定する（ステップＳＴ３１）。この結果、ＳＤＲＡＭ６はバックアップ電源４のバックアップ３Ｖ電源によりバックアップされた状態になる。そして、バックアップ３Ｖ電源の電圧レベルも低下することになるとセルフリフレッシュモードＭ３から未設定モードＭ１へ移る。
この通常動作モードＭ２において、＋Ｂ入力の電圧レベルの低下により割込み信号ＢＡＴＴ＿ＮＭＩ＊が発生したときのモード遷移は、図８では通常動作モードＭ２からセルフリフレッシュモードＭ３へ移行し、さらに未設定モードＭ１へ移行するモード遷移として示されている。
【００３７】
以上のように、この実施の形態１では、ＳＤＲＡＭ６のモードとして未設定モードＭ１と通常動作モードＭ２とセルフリフレッシュモードＭ３とが存在し、未設定モードＭ１のときには電源の供給が停止された状態になる。また、ＡＣＣ  ＯＮによるシステム起動時には、ＳＤＲＡＭ６のモードが未設定モードＭ１であるかセルフリフレッシュモードＭ３であるかにかかわらず、前記システム起動時前のモード状態を保持することなく、未設定モードＭ１、セルフリフレッシュモードＭ３共通の図９のフローチャートおよび図１０のフローチャートのステップＳＴ３２からステップＳＴ３５に示す処理により通常動作モードＭ２へ移行できる。
また、ＡＣＣ  ＯＦＦによるシステム終了時においてマイクロコンピュータ２の暴走やフリーズによりプログラムが正常に動作しない状態に陥っていても、ハードタイマ回路１Ａがタイムアップするというハードウェア的な処理により通常動作モードＭ２からセルフリフレッシュモードＭ３または未設定モードＭ１へ確実に移行することが出来、未設定モードＭ１ではＳＤＲＡＭ６への電源供給を停止することが出来る。
【００３８】
実施の形態２．
図１１は、この発明の実施の形態２のメモリバックアップ制御装置におけるシステム起動時の動作を示すフローチャートである。なお、図１１において図９と同一または相当の処理については同一の符号を付し説明を省略する。この実施の形態２では、ＡＣＣ  ＯＮによるシステム起動時おいてバッファ回路３７の制御端子へ供給した読み出し信号によりポート（Ｂｉｔ３０）へ信号＋Ｂ＿ＤＯＷＮ＊を出力し、この信号によりＳＤＲＡＭ６への電源供給が停止していたか否かを判定し（ステップＳＴ４１）、電源供給が停止していたと判定された場合、セルフリフレッシュモード固定解除を実行し（ステップＳＴ４２）、メモリとして使用するＳＤＲＡＭ６の特性上２００μｓ待ち（ステップＳＴ４３）、さらにステップＳＴ６からステップＳＴ１０までの処理実行後、通常動作に移る。
【００３９】
従って、この実施の形態２によれば、ＡＣＣ  ＯＮによるシステム起動時において、それまでバックアップが正常に行われていたか否かを判定し、この判定の結果、ＳＤＲＡＭ６のバックアップが正常に行われていないと判定すると、セルフリフレッシュモード固定解除を行なって通常動作モードＭ２へ移行するため、ＡＣＣ  ＯＮによるシステム起動時においてＳＤＲＡＭ６に格納されているデータについて信頼性を高められるメモリバックアップ制御装置が得られる効果がある。
【００４０】
【発明の効果】
以上のように、この発明によれば、電源が供給されない未設定モードと、通常動作モードおよびセルフリフレッシュモードとを有する揮発性の記憶手段と、記憶手段へメイン電源を供給するメイン電源供給回路と、記憶手段へバックアップ電源を供給するバックアップ電源供給回路と、メイン電源供給回路とバックアップ電源供給回路により供給される電源電圧の状態を検出する電圧検出回路と、メイン電源供給回路またはバックアップ電源供給回路から記憶手段への電源供給を切り換える電源供給切換回路と、電圧検出回路が検出したバックアップ電源供給回路とメイン電源供給回路により供給される電源電圧の状態に応じて電源供給切換回路を切換制御し、未設定モード時に記憶手段への電源の供給をオフにする制御手段とを備え、制御手段は、記憶手段の未設定モードまたはセルフリフレッシュモードにおいて、所定の操作信号がオンになるとバックアップ電源供給回路から記憶手段に対し行う電源供給を停止するバックアップ電源供給停止回路と、記憶手段の通常動作モード時において、所定の操作信号がオフになると起動し、記憶手段へ供給されているメイン電源を所定時間経過後強制的に遮断する通常動作時メイン電源遮断回路と、所定の操作信号がオンされると、電圧検出回路により検出したメイン電源の状態をもとにメイン電源の電圧低下を判定し、判定結果に応じて記憶手段をセルフリフレッシュモードへ移行させ、または電源供給切換回路を切換制御しバックアップ電源供給回路から記憶手段への電源供給を行い、所定の操作信号がオフになると、電源供給切換回路を制御し、バックアップ電源供給回路による記憶手段に対するバックアップ電源の供給を制御するソフトウェア制御手段とを備えるように構成したので、記憶手段を未設定モードにし、未設定モード時に記憶手段へ電源が供給されないようにすることが可能になり、記憶手段の非動作時における消費電流の低減を図ることができ、所定の操作信号がオンされたときに記憶手段のバックアップ電源供給を停止する処理をバックアップ電源供給停止回路により実現でき、バックアップマイコンを別途備える必要がなくなり、所定の信号がオフされたときにソフトウェア制御手段が正常に終了動作しない異常な状態に陥っていても、通常動作時メイン電源遮断回路により異常な状態による影響を排除することが可能になり、システムの信頼性を向上する効果がある。
【００４１】
この発明によれば、電源の供給が初めて行われたときの電源供給切換回路の初期状態を設定する初期設定回路と、初期設定回路により電源供給切換回路の初期状態が設定されたとき、記憶手段の状態を、記憶手段への電源供給が停止された未設定モードにする初期設定時未設定モード固定回路を制御手段が備えるように構成したので、記憶手段を未設定モードにし、未設定モード時に記憶手段へ電源が供給されないようにすることが可能になり、記憶手段の非動作時における消費電流の低減を図ることができるとともに、電源へ初めて接続したときの記憶手段の状態を、記憶手段への電源供給が停止された未設定モードにすることができ、記憶手段の非動作時における消費電流の低減を図ることが可能になる効果がある。
【００４２】
この発明によれば、電源の供給が初めて行われたときの電源供給切換回路の初期状態を設定する初期設定回路と、初期設定回路により電源供給切換回路の初期状態が設定されたとき、記憶手段の状態を、記憶手段への電源供給が停止された未設定モードにする初期設定時未設定モード固定回路を制御手段が備えるように構成したので、電源へ初めて接続したときの記憶手段の状態を、記憶手段への電源供給が停止された未設定モードにすることが出来、記憶手段の非動作時における消費電流の低減を図ることが可能になる効果がある。
【００４５】
この発明によれば、所定の操作信号がオンされるとそれまで記憶手段のバックアップが正常に行われていたか否かを判定する機能を制御手段が備えるように構成したので、所定の操作信号がオンとなるシステム起動時において記憶手段に格納されているデータの信頼性を向上できる効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１のメモリバックアップ制御装置の構成を示すブロック図である。
【図２】  この発明の実施の形態１のメモリバックアップ制御装置におけるハードタイマ回路の構成を示す回路図である。
【図３】  この発明の実施の形態１のメモリバックアップ制御装置における電源供給切替回路の構成を示す回路図である。
【図４】  この発明の実施の形態１のメモリバックアップ制御装置におけるバックアップ電源の構成を示す回路図である。
【図５】  この発明の実施の形態１のメモリバックアップ制御装置におけるメイン電源オン／オフ回路の構成を示す回路図である。
【図６】  この発明の実施の形態１のメモリバックアップ制御装置におけるＣＫＥ制御回路の構成を示す回路図である。
【図７】  この発明の実施の形態１のメモリバックアップ制御装置におけるＣＫＥ制御回路の動作を示すタイミングチャートである。
【図８】  この発明の実施の形態１のメモリバックアップ制御装置におけるＳＤＲＡＭのモード遷移図である。
【図９】  この発明の実施の形態１のメモリバックアップ制御装置におけるシステム起動時の動作を示すフローチャートである。
【図１０】  この発明の実施の形態１のメモリバックアップ制御装置におけるＡＣＣ  ＯＦＦによるシステム終了時の動作を示すフローチャートである。
【図１１】  この発明の実施の形態２のメモリバックアップ制御装置におけるシステム起動時の動作を示すフローチャートである。
【符号の説明】
１  制御回路（制御手段）、１Ａ  ハードタイマ回路（通常動作時メイン電源遮断回路）、１Ｂ  電源供給切替回路、１Ｃ  メイン電源オン／オフ回路、２  マイクロコンピュータ（制御手段、ソフトウェア制御手段）、３  電圧検知回路、４  バックアップ電源（バックアップ電源供給回路）、５  第１電源（メイン電源供給回路）、６  ＳＤＲＡＭ（記憶手段）、３１  Ｄフリップフロップ（バックアップ電源供給停止回路、バックアップ時未設定モード遷移回路）、３４  ダイオード（初期設定時未設定モード固定回路、バックアップ時未設定モード遷移回路）、３５  ダイオード（バックアップ電源供給停止回路）、３６  遅延回路（バックアップ電源供給停止回路）、４２  リセットＩＣ（初期設定回路、バックアップ時未設定モード遷移回路）、５１  Ｄフリップフロップ（初期設定時未設定モード固定回路、バックアップ時未設定モード遷移回路）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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