(57)【特許請求の範囲】
【請求項１】
各加入者から送信されるセル信号を受信した受光素子からの出力を増幅する前置増幅回路と、
前記前置増幅回路からの出力信号と閾値とを差動入力とし、該閾値を参照電圧として該出力信号の論理“１”または“０”を識別しさらに増幅して出力する主増幅回路と、
前記出力信号の論理“１”のレベルおよび論理“０”のレベルをそれぞれ検出する“１”レベル検出回路および“０”レベル検出回路を有する閾値制御回路と、
検出された前記論理“１”のレベルおよび論理“０”のレベルに関するレベル値を、各前記加入者から送信されるセル信号を受信する毎に更新して当該加入者に割り当てたメモリ領域に記憶するメモリ／演算回路と、を備えてなり、
前記メモリ／演算回路は、前記閾値制御回路からの前記論理“１”のレベルおよび論理“０”のレベルを入力とし、これらレベルの差分のほぼ半分の値を演算により得て前記レベル値として出力し、
前記閾値制御回路は、現在受信中の前記出力信号について前記“０”レベル検出回路により検出された論理“０”のレベルと、前記メモリ領域に記憶されている前記レベル値とを加算する加算回路をさらに含み、該加算回路からの加算値を、前記閾値として、前記主増幅回路に印加することを特徴とする光バースト受信装置。
【請求項２】
前記閾値制御回路はさらに、前記“１”レベル検出回路および“０”レベル検出回路からの各出力電圧の和のほぼ半分の電圧を出力する分圧回路と、該分圧回路からの出力電圧または前記加算回路からの加算値を選択して前記主増幅回路に出力する第１スイッチ回路とを含み、
前記第１スイッチ回路は、前記メモリ領域に前記レベル値が記憶されていない初期時において、前記分圧回路からの出力電圧を選択して出力する請求項１に記載の光バースト受信装置。
【請求項３】
前記主増幅回路の増幅利得を制御する主増幅利得制御部を設け、該主増幅利得制御部は、該主増幅回路の増幅利得を制御する制御信号を出力する増幅利得制御回路を含み、該増幅利得制御回路は、前記メモリ／演算回路内に記憶された前記レベル値に応じて制御される請求項１に記載の光バースト受信装置。
【請求項４】
前記主増幅利得制御部はさらに、前記閾値制御回路にて検出した前記論理“１”のレベルおよび論理“０”のレベルを入力とし、これらレベルの差分により振幅情報を出力する振幅検出回路と、該振幅情報または前記メモリ／演算回路内に記憶された前記レベル値を選択して前記増幅利得制御回路に出力する第２スイッチ回路とを含み、
前記第２スイッチ回路は、前記メモリ領域に前記レベル値が記憶されていない初期時において、前記振幅検出回路からの前記振幅情報を選択して出力する請求項３に記載の光バースト受信装置。
【請求項５】
前記前置増幅回路の増幅特性を制御する前置増幅特性制御部を設け、該前置増幅特性制御部は、該前置増幅回路の増幅特性を制御するための前置増幅制御信号を出力する前置増幅特性制御回路を含み、該前置増幅特性制御回路は、前記メモリ／演算回路内に記憶された前記レベル値に応じて制御される請求項１に記載の光バースト受信装置。
【請求項６】
前記前置増幅特性制御部はさらに、前記前置増幅回路自体の自動利得制御を行うための自動利得制御信号を出力する信号振幅検出回路と、該自動利得制御信号または前記メモリ／演算回路内に記憶された前記レベル値を選択して前記前置増幅特性制御回路に出力する第３スイッチ回路とを含み、
前記第３スイッチ回路は、前記メモリ領域に前記レベル値が記憶されていない初期時において、前記信号振幅検出回路からの前記自動利得制御信号を選択して出力する請求項５に記載の光バースト受信装置。
【請求項７】
前記前置増幅特性制御回路は、
前記前置増幅回路の開ループゲイン、該前置増幅回路を構成する帰還抵抗および該前置増幅回路の入力段に付加されるバイパス電流源を流れるバイパス電流のうちの少なくとも１つを制御する請求項５に記載の光バースト受信装置。
【請求項８】
前記閾値制御回路とそれぞれ同一構成を有する、少なくとも２つの閾値制御回路を備え、これらの閾値制御回路は前記前置増幅回路と前記メモリ／演算回路と前記主増幅回路とに共通に接続し、かつ、連続して入力される複数の前記セル信号を順番に、これらの閾値制御回路に割り当てて処理する請求項１に記載の光バースト受信装置。
【請求項９】
前記閾値制御回路と同一構成の閾値制御回路および前記主増幅回路と同一構成の主増幅回路からなる閾値制御／主増幅段を少なくとも一段、各々に付帯するメモリ／演算回路と共に、前記主増幅回路の出力側に従属接続する請求項１に記載の光バースト受信装置。
【請求項１０】
光のセル信号を受光素子に受けて電気の出力信号を生成するステップと、
前記出力信号の論理“１”のレベルと論理“０”のレベルとを検出するステップと、
検出された前記論理“１”のレベルと論理“０”のレベルを記憶するステップと、
記憶されている前記論理“１”のレベルと論理“０”のレベルの差分のほぼ半分の値を求めるステップと、
現在受信中の前記出力信号について検出された論理“０”のレベルと、前記差分のほぼ半分の値とを加算して閾値を生成するステップと、
前記閾値を用いて、前記現在受信中の出力信号の論理“１”または“０”を識別するステップとからなることを特徴とする光バースト受信方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は光バースト受信装置に関する。
マルチメディア技術の発展に伴い、光ファイバを用いた光通信が急速に普及しつつある。特に、これまでは幹線系での光通信の普及が主体であったが、これからは、ＦＴＴＨ（Ｆｉｂｅｒ  Ｔｏ  Ｔｈｅ  Ｈｏｍｅ）の実現のために、加入者系での光通信への展開が主体となる。ここに言う加入者系とは、個々の加入者（ユーザ）に止まらず、ローカル・エリア・ネットワーク等も含むものである。なお、本発明において述べる加入者系とは、さらに、２以上のコンピュータ間で通信を行うような系まで含み得るものである。
【０００２】
上記加入者系は、例えばＰＯＮ（Ｐａｓｓｉｖｅ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ）伝送システムにおいては、局側装置と１本の共用光ファイバ伝送路を介して接続する光分岐器（スターカプラ）と、この光分岐器に個別光ファイバ伝送路を介してそれぞれ接続する複数の加入者側装置とから構成される。ここに局側装置から各加入者側装置への下り方向光伝送は、連続的にセル信号を送信することにより行い、一方、複数の加入者側装置から局側装置への上り方向光伝送は、各加入者側装置毎に予め割り当てたタイムスロットをそれぞれ用い時分割で、固定ビット長のセル単位に、各加入者毎のセル信号をバースト状に送信することにより行う。
【０００３】
後者の上記上り方向光伝送について見ると、局側装置は、各加入者側装置内の光送信装置からセル信号をバースト的に受信することになる。本発明は、局側装置内において、上記のバースト的なセル信号を受信するための光バースト受信装置について述べるものである。この光バースト受信装置は、上記個別光ファイバ伝送路の伝送損失がそれぞれ異なることに起因して、タイムスロット毎に受信光レベルの異なるセル信号を受信することになり、そのためのＡＴＣ（Ａｕｔｏｍａｔｉｃ  Ｔｈｒｅｓｈｏｌｄ  Ｃｏｎｔｒｏｌ）およびＡＧＣ（Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ）が重要な課題となる。
【０００４】
【従来の技術】
例えば上記のＰＯＮ伝送システムに用いられる、局側装置内の光バースト受信装置として、下記ｉ）およびii）の制御方式に基づく光バースト受信回路が既に発表されている。
ｉ）第１は、高速のレベル検出回路を利用した、高速ＡＴＣ／ＡＧＣ方式、
ii）第２は、ＰＯＮ伝送システムにおける主要な情報の１つであるシーケンス制御情報（後述）を利用した、システムＡＴＣ／ＡＧＣ方式、である。
【０００５】
図１０は本発明が適用される伝送システムの一例を概略的に示す図であり、前述したＰＯＮ伝送システムである。
本図において、１は局側装置であり、図中右側に示す他の局側装置１と連携して、幹線系を構成する。一方、図中左側に示す複数の加入者側装置（No. １，No. ２…No. ｎ）５と連携して加入者系を構成する。本発明は、後者の加入者系に関連する。
【０００６】
この加入者系では、局側装置１から各加入者側装置５への下り方向光伝送と、その逆の、各加入者側装置５から局側装置１への上り方向光伝送とが行われる。本発明は、後者の上り方向光伝送に関連する。
この上り方向光伝送は、各加入者側装置５内の光伝送装置（図中、電気／光変換器“Ｅ／Ｏ”にて示す）６および、上記下り方向光伝送との相互干渉を防ぐためのフィルタ機能をも備えた波長分割多重器（ＷＤＭ；Ｗａｖｅｌｅｎｇｔｈ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｅｒ）７から、セル信号ＣＬを送信することにより行う。セル信号ＣＬは、個別光ファイバ伝送路８と、光分岐器（スターカプラＳＣ：Ｓｔａｒ  Ｃｏｕｐｌｅｒ）４と、複数の加入者側装置５に共通の共用光ファイバ伝送路９とを経て、局側装置１に到達する。この共用光ファイバ伝送路９上では、各加入者側装置５からのセル信号ＣＬがバースト状に伝送される。なお、局側装置１から各加入者側装置５への下り方向伝送においては、連続的なセル信号列が伝送路９および８に送出される。
【０００７】
上記上り方向光伝送において、局側装置１に到達したバースト状のセル信号ＣＬは、この局側装置１内の波長分割多重器（ＷＤＭ）３を介して、受信装置（光／電気変換器“Ｏ／Ｅ”にて示す）２にて受信され、各セル信号ＣＬに含まれるデータの論理“１”および“０”が識別される。本発明は、この受信装置２について述べるものであり、これを光バースト受信装置と称する。光セル信号をバースト的に受信する装置だからである。
【０００８】
図１１は高速ＡＴＣ／ＡＧＣ方式による光バースト受信装置の回路構成を示す図であり、この方式に対比されるもう一方の方式であるシステムＡＴＣ／ＡＧＣ方式による光バースト受信装置の回路構成については後述の図１３に示す。ただし、図１１および１３において、ＡＧＣの系統については記載を省略する。
図１１を参照すると、高速ＡＴＣ／ＡＧＣ方式による光バースト受信装置１０は、まずその入力段において、各加入者側装置５からのバースト状光セル信号ＣＬを受信してこれを電気信号に変換する受光素子１１を有する。
【０００９】
受光素子１１からのバースト状電気セル信号は、前置増幅回路１２にて低雑音の出力信号に変換された後、バッファ１３を介して、一方では主増幅回路１８の第１入力Ｉに印加され、他方では閾値制御回路１４に入力される。この閾値制御回路１４からの出力は、閾値として、主増幅回路１８の第２入力IIへ印加される。この閾値は、第１入力Ｉへ印加された、前置増幅回路１２からの出力信号（ディジタル信号）ＣＬｏｕｔの論理“１”および“０”を、主増幅回路１８にて識別する際の参照電圧となる。
【００１０】
この参照電圧としての閾値レベルを生成するのが閾値制御回路１４であり、“１”レベル検出回路１５と、“０”レベル検出回路１６と、１／２電圧発生回路１７とからなる。“１”レベル検出回路１５は、上記出力信号ＣＬｏｕｔの論理“１”のレベルを検出し、“０”レベル検出回路１６は、該信号ＣＬｏｕｔの論理“１”のレベルを検出する。そして、“１”および“０”レベル検出回路１５および１６からの各検出レベルの中央値、すなわち“１”レベルと“０”レベルの中間の値が、上記１／２電圧発生回路１７より、上記閾値として主増幅回路１８に与えられる。ここに、主増幅回路１８において、閾値を超えた信号ＣＬｏｕｔは論理“１”と識別され、閾値を超えない信号ＣＬｏｕｔは論理“０”と識別され、さらに、増幅されて整形された相補的なディジタル出力（“１”／“０”）となる。なお、このディジタル出力は、例えば後段の、ビット同期のためのリタイミング回路（図示せず）に供給される。
【００１１】
上記“１”レベル検出回路１５および“０”レベル検出回路１６は基本的には同一の構成を有し、図示するとおり、差動アンプ（ＤＡ１，ＤＡ０）と、ダイオード（Ｄ１，Ｄ０）と、コンデンサ（Ｃ１，Ｃ０）と、バッファ（ＢＵＦ１，ＢＵＦ０）とからなる。ダイオードＤ１とダイオードＤ０とは相互に逆極性で接続され、それぞれ“１”レベルのチャージおよび“０”レベルのチャージをコンデンサＣ１およびＣ０に対して行う。ここに、コンデンサＣ１の一端は、コンデンサＣ０の一端側に接続されており、“０”レベルの変動に追従して“１”レベルも変動するようになっている。この追従の様子は、図１２より明らかである。
【００１２】
図１２は図１１の受信装置１０内における要部の波形を示し、（Ａ）は閾値制御回路１４内の要部の波形、（Ｂ）は主増幅回路１８からの出力波形をそれぞれ示す図である。
同図（Ａ）において、波形“０”は、“０”レベル検出回路１６の出力波形、これに追従してレベルシフトする波形“１”は、“１”レベル検出回路１５の出力波形である。そして、これら波形“０”と波形“１”の中間値を、上記閾値として生成する１／２電圧発生回路１７の出力波形を同図中、ＴＨとして示す。
【００１３】
図１２において、波形“０”および波形“１”が徐々に下降しているのは、出力信号ＣＬｏｕｔの先頭の部分（いわゆるプリアンブルと呼ばれる“１”と“０”の交番ビット列）が、その出力信号ＣＬｏｕｔの本体部分に対し、レベルが上昇するという性質があるからである（後述）。また、同図中の“リセット”は、セル信号とセル信号との間のガード領域を利用して上記コンデンサＣ１およびＣ０をリセットすることを表している。
【００１４】
図１３はシステムＡＴＣ／ＡＧＣ方式による光バースト受信装置の回路構成を示す図である。なお、全図を通して、同様の構成要素については同一の参照番号または記号を付して示す。したがって、本図に示す光バースト受信装置２０をなす構成のうち、受光素子１１、前置増幅回路１２、バッファ１３、“１”レベル検出回路１５（１５′），“０”レベル検出回路１６（１６′）、主増幅回路１８（１８′）については、図１１で説明したとおりである。
【００１５】
図１３に示す、システムＡＴＣ／ＡＧＣ方式による光バースト受信装置に特徴的な回路構成は、メモリ／演算回路２１であり、また、このメモリ／演算回路２１との連携のために必要なＡ／Ｄ変換器２５（２５′），Ａ／Ｄ変換器２６（２６′）およびＤ／Ａ変換器２７（２７′）をさらに含んでなる閾値制御回路２４（２４′）である。なお、閾値制御回路が参照番号２４および２４′で示すように２系統あり、主増幅回路も参照番号１８および１８′で示すように２系統あるのは、例えば奇数番目のセルの出力信号ＣＬｏｕｔと偶数番目のセルの出力信号ＣＬｏｕｔを、第１の系統（２４，１８）と第２の系統（２４′，１８′）で交互に切り換えて動作させ一方の系統からの出力を選択回路２８によって選択することにより、各系統の動作速度を半減させるためである。したがって、上記の２系統による構成は、システムＡＴＣ／ＡＧＣ方式の原理とは直接関係がない。
【００１６】
システムＡＴＣ／ＡＧＣ方式の原理を端的に表すのは、メモリ／演算回路２１の存在である。メモリ／演算回路２１は、各加入者毎にメモリ領域を有し、各加入者から送信された第（ｊ−１）番目（ｊ＝１，２，３，４…）のセル信号に対応する出力信号ＣＬｏｕｔの論理“１”のレベルをａ、論理“０”のレベルをｂとして、それぞれ加入者毎のメモリ領域に記憶する。そして、各加入者毎に、第ｊ番目のセル信号に対応する出力信号ＣＬｏｕｔの論理“１”および“０”の、主増幅回路１８（１８′）での識別に用いる閾値ＴＨは、各加入者における直前（第（ｊ−１）番目）のセル信号に対応する出力信号ＣＬｏｕｔについてメモリ／演算回路に記憶されている、上記ａおよびｂの値から演算により求める。この演算により得られた図中の値Ｃ（＝（ａ＋ｂ）／２）を現在受信中の（第ｊ番目の）出力信号ＣＬｏｕｔの論理“１”，“０”の識別に用いる。この値Ｃは、上記値ａおよびｂの中間値に相当し、図１２（Ａ）のレベルＴＨに対応する。このように現在の出力信号ＣＬｏｕｔの論理“１”，“０”の識別に用いる閾値として、直前の出力信号ＣＬｏｕｔにおいて得ている、論理“１”のレベルと論理“０”のレベルとから演算（ｃ＝（ａ＋ｂ）／２）により求めるので、このシステムＡＴＣ／ＡＧＣ方式は、前述した高速ＡＴＣ／ＡＧＣ方式に比べて低速動作で済むという利点がある。
【００１７】
【発明が解決しようとする課題】
本発明に係る光バースト受信装置は、公知の現象である、フォトダイオードの“低周波数応答”に起因する後述の問題点を克服することを意図しているので、この低周波数応答について予め説明しておく。
図１４の（Ａ）は低周波数応答の影響がない場合、（Ｂ）は低周波数応答の影響がある場合の、出力信号ＣＬｏｕｔの波形をそれぞれ示す図である。
【００１８】
図１４の（Ａ）および（Ｂ）において、横軸は時間を表し、縦軸は出力信号ＣＬｏｕｔの論理“１”および“０”のレベルを表す。
既述したＰＯＮ伝送システムでは、局側装置１において既述のシーケンス制御情報を有している。このシーケンス制御情報は、どのタイムスロットではどの加入者（ｉ…ｋ…）からのセル信号を送信させる、というシーケンスを制御するための情報であり、各加入者はこのシーケンス制御情報を予め受信して、自身からのセル信号の送信タイミングが割り当てられる。図１４の（Ａ）および（Ｂ）では、加入者ｋ（加入者ｉ以外の加入者）→加入者ｉ→加入者ｋ→加入者ｉ→…というシーケンスで、局側装置１内の光バースト受信装置（２，１０，２０）が、各加入者からのセル信号をバースト的に受信している例を示している。同一の加入者ｉについては、論理“１”のレベルがほぼ同じであるのに対し、異なる加入者ｋ（ｋ＝１，２，３…）については、論理“１”のレベルはまちまちである。この理由は、図１０に示すとおり、光分岐器（ＳＣ）4 と各加入者側装置５とを接続するそれぞれの個別光ファイバ伝送路８の長さ等が異なるため、各個別光ファイバ伝送路８毎に伝送損失が異なるからである。
【００１９】
また図中のＯＨは、各出力信号ＣＬｏｕｔ対応の入力セル信号を構成するビットフォーマットのうちのオーバーヘッド領域を表し、既述のプリアンブルを含む。このオーバーヘッド領域ＯＨに続くのが、本来のデータ情報や宛先情報を収容するためのペイロード領域ＰＬである。さらに図中のＧＤはガードタイムを表し、隣接するセル相互での衝突を防ぐためのスペースである。
【００２０】
まず図１４の（Ａ）について見ると、出力信号ＣＬｏｕｔの各波形には何ら波形異常が見られない。これは、（Ａ）が低周波数応答の影響がない場合だからである。ここに低周波数応答とは、既述の受光素子１１をなすフォトダイオードに固有の現象であり、フォトダイオードの内部で生ずる電界が小さい領域、あるいはそのような電界が生じていない領域において受けた光（セル信号）により生成された電子および正孔は、長い時定数（例えば１〜１００μｓ）をもって消滅するという事実に基づいて生ずる現象である。
【００２１】
かかる低周波数応答の影響がある場合、図１４の（Ａ）で示した一連の出力信号ＣＬｏｕｔは、同図の（Ｂ）で示すように、特異な波形をもって現れる。特異な波形とは、第１に図示するように、バースト的に現れる出力信号ＣＬｏｕｔの論理“０”のレベルが徐々に持ち上がることであり、第２に、その出力信号ＣＬｏｕｔの直後にガードタイムＧＤをおいてすぐ出現する後続の出力信号ＣＬｏｕｔにあっては、その立上がり部分（ＯＨ）が吊り上げられてそれ以後徐々に本来の“０”のレベルに落ち着く（すそ引き）ことである（図１２の（Ａ）参照）。さらに第３には、論理“１”のレベルが大きい出力信号ＣＬｏｕｔ程、上記の持ち上がり傾向およびすそ引き傾向が大きく現れることである。本発明は、低周波数応答に起因して、図１４の（Ｂ）に示す特異波形を伴う出力信号ＣＬｏｕｔを処理するための技法について述べるものである。
【００２２】
図１５は高速ＡＴＣ／ＡＧＣ方式による光バースト受信装置において使用される閾値を示す図である。すなわち、図１１に示す光バースト受信装置において用いる閾値（主増幅回路１８の第２入力II）は、図１５の点線ＴＨ１で示すように変化する。特に、同図中の右側に示す２つの出力信号ＣＬｏｕｔのように、大きな“１”レベルで現れたセルの直後に続くセルの先頭に見られる大きなすそ引きの部分においても、その閾値ＴＨ１も忠実に追従し、論理“１”および“０”の両レベル（図１２の（Ａ）のＴＨ参照）の中間値が確保されており、これは大きな利点である。
【００２３】
ところが逆に不利点もある。図１５を参照すると、ガードタイムＧＤが大であり、オーバーヘッド領域も大であることである。このことは、ＰＯＮ伝送システム全体の伝送効率という観点からするときわめて不利である。このようにＧＤが大、ＯＨも大となる理由は次のとおりである。
図１１の回路構成のもとでは、各セル信号ＣＬを受光する毎に、その受光の前に、電気出力信号ＣＬｏｕｔの論理“１”および“０”の各レベルを検出する“１”レベル検出回路１５および“０”レベル検出回路１６を初期状態に戻しておかなければならない。つまりこれら回路１５および１６内の各コンデンサＣ１およびＣ０をリセットしておかなければならない（図１２（Ａ）の“リセット”参照）。そしてこのリセットは、実際にセル信号ＣＬを受光する前のガードタイムＧＤのスペースで十分に完了しておかなければならない。この結果、ガードタイムＧＤは大になってしまう。
【００２４】
また、“１”および“０”レベル検出回路１５および１６は、上記のリセットの都度、コンデンサＣ１およびＣ０のチャージを初めから行うので、このチャージのための上記のプリアンブル（論理“１”と“０”の交番ビット）の長さを長くとらなければならない。このプリアンブルは、各出力信号ＣＬｏｕｔの先頭に含まれている。この結果、オーバーヘッド領域ＯＨは大になってしまう。
【００２５】
図１６はシステムＡＴＣ／ＡＧＣ方式による光バースト受信装置において使用される閾値を示す図である。すなわち、図１３に示す光バースト受信装置において用いる閾値（主増幅回路１８の第２入力II）は、図１６の点線ＴＨ２で示すように変化する。
ところで、図１６から明らかなように、システムＡＴＣ／ＡＧＣ方式のもとでは、ガードタイムＧＤも小さいし、オーバーヘッド領域ＯＨも小さい。したがって、ＰＯＮ伝送システム全体の伝送効率はきわめて良い。これは、上述した高速ＡＴＣ／ＡＧＣ方式にはない大きな利点である。
【００２６】
このように、ＧＤもＯＨも小さくすることができるのは、上述した高速ＡＴＣ／ＡＧＣ方式による場合と異なり、ガードタイムＧＤにおける上述したリセット動作もオーバーヘッド領域ＯＨにおける上述したチャージ動作も不要となるからである。なぜなら、システムＡＴＣ／ＡＧＣ方式のもとでは、各加入者ｉについて見ると、この加入者ｉに関する現在（第ｊ番目）受信中の出力信号ＣＬｏｕｔの識別に用いる閾値は、この加入者ｉに関する直前（第（ｊ−１）番目）の出力信号ＣＬｏｕｔをもとに得て記憶していた閾値を流用するからである。これは、異なる加入者相互間では、それぞれが用いる閾値のレベルは異なるが、個々の加入者ｉについてだけ見ると、第（ｊ−１）番目のセル信号ＣＬと第ｊ番目のセル信号ＣＬとの間では、そのレベルに関し殆んど変化はないことに着目したものである。
【００２７】
ところがこのシステムＡＴＣ／ＡＧＣ方式の場合には不利点もある。これは図１６の右端のセルについて示すとおり、閾値ＴＨ２による論理の識別が困難になる部分が生じてしまうことであり、受信不能という問題をもたらす。また受信不能にまでは至らなかったとしても、符号誤り率（ＢＥＲ）の劣化という問題をもたらす。
【００２８】
したがって本発明は上記問題点に鑑み、低周波数応答に起因する受信不能あるいは符号誤り率の劣化を生じさせることなく、高い伝送効率を維持することを可能にする光バースト受信装置および方法を提供することを目的とするものである。
【００２９】
【課題を解決するための手段】
図１は本発明に基づく光バースト受信装置の原理ブロック図である。本発明の光バースト受信装置３０は、図１３に示したシステムＡＴＣ／ＡＧＣ方式の光バースト受信装置２０と同様に、受光素子１１と、前置増幅回路１２と、“１”レベル検出回路１５および“０”レベル検出回路１６からなる閾値制御回路１４と、主増幅回路１８とを有すると共に、前述のメモリ／演算回路（２１）とは異なるメモリ／演算回路３１と、新規な加算回路３２とを含んでなる。すなわち、本発明に係る光バースト受信装置３０は、（ｉ）各加入者ｉから送信されるセル信号ＣＬを受信した受光素子１１からの出力を増幅する前置増幅回路１２と、
（ii）前置増幅回路１２からの出力信号ＣＬｏｕｔと閾値ＴＨ３（図２）とを差動入力とし、この閾値ＴＨ３を参照電圧として出力信号ＣＬｏｕｔの論理“１”または“０”を識別しさらに増幅して出力する主増幅回路１８と、
（iii ）出力信号ＣＬｏｕｔの論理“１”のレベルおよび論理“０”のレベルをそれぞれ検出する“１”レベル検出回路１５および“０”レベル検出回路１６を有する閾値制御回路１４と、
検出された論理“１”のレベルおよび論理“０”のレベルに関するレベル値を、各加入者ｉから送信されるセル信号ＣＬを受信する毎に更新して当該加入者に割り当てたメモリ領域に記憶するメモリ／演算回路３１と、を備えると共に、
メモリ／演算回路３１は、閾値制御回路１４からの論理“１”のレベルＡj および論理“０”のレベルＢj を入力とし、これらレベルの差分のほぼ半分の値Ｃ（＝（Ａj-1 −Ｂj-1 ）／２）を演算により得て上記のレベル値として出力し、閾値制御回路１４は、現在受信中の出力信号ＣＬｏｕｔ（ｊ）について“０”レベル検出回路１６により検出された論理“０”のレベルと、上記のメモリ領域に記憶されているレベル値とを加算する加算回路３２をさらに含み、この加算回路３２からの加算値（ＴＨ３）を、閾値ＴＨ３として、主増幅回路１８の第２入力IIに印加するように構成してなる。
【００３０】
図２は本発明に係る光バースト受信装置において使用する閾値を示す図であり、この閾値が上記のＴＨ３である。上記本発明に係る構成によれば、従来のシステムＡＴＣ／ＡＧＣ方式の場合における、図１６の○印で示す受信不能の問題は解決される。なぜなら、加入者ｉからの出力信号ＣＬｏｕｔにおける先頭部分においても、閾値ＴＨ３は、論理“１”および“０”の各レベルのほぼ中間値となっているからである。
【００３１】
しかも、図２に表すとおり、ガードタイムＧＤとオーバーヘッド領域ＯＨは共に小さく、図１６で説明した、従来のシステムＡＴＣ／ＡＧＣ方式による利点はそのまま維持されている。
上記の本発明に係る閾値ＴＨ３の生成原理は、図１６に示す従来の閾値ＴＨ２の生成原理とは全く異なり、以下のとおりである。
【００３２】
従来の閾値ＴＨ２は、図１３に示すｃのように、ｃ＝（ａ＋ｂ）／２で求めている。つまり、第（ｊ−１）番目のセル信号ＣＬについての論理“１”のレベル（ａ）と論理“０”のレベル（ｂ）とを加算した値（ａ＋ｂ）を求め、それを半分にして、現在の第ｊ番目のセル信号ＣＬについての閾値ＴＨ２（＝（ａ＋ｂ）／２）としている。
【００３３】
これに対し、本発明の閾値ＴＨ３は、第（ｊ−１）番目のセル信号ＣＬについての論理“１”のレベル（Ａj-1 ）と論理“０”のレベル（Ｂj-1 ）のレベル差（Ａj-1 −Ｂj-1 ）、すなわち振幅を求め、それを半分にして、その振幅の半分の値Ｃである（Ａj-1 −Ｂj-1 ）／２を求める。そして、現在受信中の第ｊ番目のセル信号についての出力信号Ｂj に対して、その差分の半分の値Ｃである（Ａj-1 −Ｂj-1 ）／２を、加算回路３２にて重畳し、閾値ＴＨ３（＝Ｃ＋Ｂj ）を得ている。これにより、出力信号ＣＬｏｕｔの先頭部分では、すそ引き部分のＢj がそのままＴＨ３に反映し、ＴＨ３はその先頭部分においても追従可能となっている。
【００３４】
図３は本発明に係る光バースト受信方法を表すフローチャートであり、前述した光バースト受信装置の動作は、本図に表す方法としても把握することができる。
ステップＳ１：光のセル信号ＣＬを受光素子１１に受けて、電気の出力信号ＣＬｏｕｔを生成する。
【００３５】
ステップＳ２：出力信号ＣＬｏｕｔの論理“１”のレベルと論理“０”のレベルとを検出する（閾値制御回路１４）。
ステップＳ３：検出された論理“１”のレベルＡj-1 と論理“０”のレベルＢj-1 を記憶する（メモリ／演算回路３１のメモリ領域）。
ステップＳ４：記憶されている論理“１”のレベルＡj-1 と論理“０”のレベルＢj-1 の差分の半分の値Ｃを求める（メモリ／演算回路３１での演算）。
【００３６】
ステップＳ５：現在受信中の出力信号ＣＬｏｕｔについて検出された論理“０”のレベルＢj と、上記の差分の半分の値Ｃとを加算して閾値ＴＨ３を生成する（加算回路３２）。
ステップＳ６：閾値ＴＨ３を用いて、現在受信中の出力信号ＣＬｏｕｔの論理“１”または“０”を識別する。
【００３７】
【発明の実施の形態】
図４は本発明の要部を具体的に表す図である。図１の構成における、“１”レベル検出回路１５および“０”レベル検出回路１６からなる閾値制御回路１４と、メモリ／演算回路３１と、加算回路３２の部分を表しているが、図４では、実際の例としてＡ／Ｄ変換器２５および２６と、Ｄ／Ａ変換器２７が描かれている。
【００３８】
検出された論理“１”のレベルＡj （アナログ）および論理“０”のレベルＢj （アナログ）は、それぞれ、Ａ／Ｄ変換器２５および２６を介してディジタル値Ｘj およびＹj に変換されて、メモリ／演算回路３１内の該当メモリ領域に格納される。
今、新たにセル信号ＣＬを受信し、対応する第ｊ番目の出力信号ＣＬｏｕｔが閾値制御回路１４に入力されると、メモリ／演算回路３１は、同一加入者より直前に入力された第（ｊ−１）番目のセル信号に対応する出力信号ＣＬｏｕｔ（ｊ−１）についてのディジタル値Ｘj-1 およびＹj-1 を読み出し、さらにその中間値（ディジタル）Ｚj-1 を演算して、Ｚj-1 ＝（Ｘj-1 −Ｙj-1 ）／２を得る。
【００３９】
中間値Ｚj-1 は、Ｄ／Ａ変換器２７によりアナログ値Ｃに変換される。Ｃ＝（Ａj-1 −Ｂj-1 ）／２である。さらに加算回路３２において、現在受信中の出力信号ＣＬｏｕｔより検出した、このＣＬｏｕｔの論理“０”のレベルＢj と、上記Ｃとを加算して閾値ＴＨ３を得る。ＴＨ３＝Ｃ＋Ｂj である。
図５は本発明に係る光バースト受信装置の第１実施例を示す図であり、分圧回路３４と第１スイッチ回路３５を設けたことを特徴とする。すなわち、閾値制御回路１４はさらに、“１”レベル検出回路１５および“０”レベル検出回路１６からの各出力電圧の和のほぼ半分の電圧を出力する分圧回路３４と、この分圧回路３４からの出力電圧または加算回路３２からの加算値を選択して主増幅回路１８に出力する第１スイッチ回路３５とを含む。
【００４０】
第１スイッチ回路３５は、既述のメモリ領域にレベル値が記憶されていない初期時において、この分圧回路３４からの出力電圧を選択して出力する。
ＰＯＮ伝送システムにおいては、システムの初期立ち上げという操作が重要である。局側装置１は、複数の加入者の各々に対し、どの加入者はどのタイムスロットで送信しなければならないというシーケンス制御情報を用意しなければならない。このシーケンス制御情報を用意するときに、最も重要な情報は、各加入者毎の遅延時間である。この遅延時間は、局から発出したセル信号が各加入者に到達し、再び戻って来る迄のラウンドトリップ時間を測定することによって得られる。
【００４１】
この測定を行うとき、すなわちシステムの初期時には、メモリ／演算回路３１内の各加入者毎のメモリ領域に、何もレベル値は記憶されていない。したがって、上記閾値ＴＨ３も当然生成することができないので、閾値制御回路１４は全く動作し得ない。このため、上記のラウンドトリップ時間の測定もできないことになる。
【００４２】
そこで、そのような、メモリ領域に何もセットされていないシステムの初期時には、メモリ／演算回路３１によらない閾値ＴＨ３の生成が必要となる。これが上記の分圧回路３４である。
分圧回路３４は、“１”レベル検出回路１５の検出レベル（“１”）と“０”レベル検出回路１６の検出レベル（“０”）とを、２つの直列抵抗の両端に受信し、その中間接続点より両者の中間値に相当する電圧を出力する。この中間値は閾値ＴＨ３となる。
上記の第１スイッチ回路３５は、システムの初期立ち上げ時（＃１）か通常動作時（＃２）かに応じてそれぞれ、分圧回路３４からの出力か加算回路３２からの出力か、いずれか一方を選択し、閾値ＴＨ３として、主増幅回路１８の第２入力IIに印加する。なお、第１スイッチ回路３５が、＃１側をまたは＃２側を選択するための信号は、既述のシーケンス制御情報によって与えることができる。
【００４３】
上述のような構成を実現しようとする場合、一般的には、＃１側について、“１”および“０”レベル検出回路を備え、また、＃２側についても“１”および“０”レベル検出回路を備えるように構成することが考えられる。しかしながら、図５の構成によれば、＃１側の“１”および“０”レベル検出回路を、＃２側の“１”および“０”レベル検出回路と共用する構成としている。これは、システムの初期立ち上げ時には、通常動作時に比べて、高速性が要求されないことに着目したものである。
【００４４】
この結果、＃１側と＃２側とでそれぞれ独立に、第１系統および第２系統の“１”および“０”レベル検出回路を設ける場合に比べて、〈１〉各系統間での相対的回路誤差が生じないという利点および〈２〉上記２つの系統を１つの系統で実現するので、回路規模を縮小でき、また低コスト化および低消費電力化が可能という利点がもたらされる。
【００４５】
上述の説明は閾値制御回路１４の主たる構成部分であるＡＴＣ部分についてなされた。しかし、閾値制御回路１４はＡＧＣ部分も含むのが現実的である。以下述べる本発明の第２実施例は、そのＡＧＣ部分の具体的構成を提案する。
図６は本発明に係る光バースト受信装置の第２実施例を示す図（その１）、
図７は同図（その２）である。
【００４６】
図７を参照すると、閾値制御回路１４は、主増幅回路１８の増幅利得を制御する主増幅利得制御部４０を設け、この主増幅利得制御部４０は、主増幅回路１８の増幅利得を制御する制御信号Ｃg を出力する増幅利得制御回路４１を含み、この増幅利得制御回路４１は、メモリ／演算回路３１内に記憶されたレベル値Ｃに応じて制御される。
【００４７】
増幅利得の制御（ＡＧＣ）は、主増幅回路１８の第１入力Ｉに印加される出力信号Ｃｏｕｔの振幅に依存して行われる。通常は、入力された出力信号Ｃｏｕｔについて、瞬時瞬時リアルタイムでその振幅の検出を行い、主増幅回路１８に対して帰還するというやり方である。このやり方では、振幅の検出から帰還までの動作をきわめて高速に行わなければならず、不利である。
【００４８】
ところが、ここでメモリ／演算回路３１からの出力Ｚj-1 のうち（Ｘj-1 −Ｙj-1 ）の項に着目すると、この項はまさしく出力信号Ｃｏｕｔの振幅値（ディジタル）を示しており、同一加入者における直前のセルに関して得たこの振幅値を利用すれば、低速で上記のＡＧＣを実行できる。
具体的には、Ｄ／Ａ変換器２７を介して得たアナログの振幅値（Ａj-1 −Ｂj-1 ）を、振幅情報として、増幅利得制御回路４１に与える。そして、目的とする既述の制御信号Ｃg を得る。
【００４９】
ところが、システムの初期時（初期立ち上げ時）には、メモリ／演算回路３１内の各加入者毎のメモリ領域に、何もレベル値が記憶されていない。したがって上記のアナログ振幅値（Ａj-1 −Ｂj-1 ）も当然生成することができないので、主増幅利得制御部４０は全く動作し得ない。
そこで、そのような、メモリ領域に何もセットされていないシステムの初期時にはメモリ／演算回路３１によらない、出力信号Ｃｏｕｔの振幅の検出が必要となる。
【００５０】
このために、主増幅利得制御部４０はさらに、閾値制御回路１４にて検出した論理“１”のレベルおよび論理“０”のレベルを入力とし、これらレベルの差分により振幅情報Ｉａを出力する振幅検出回路４２と、その振幅情報Ｉａまたはメモリ／演算回路３１内に記憶されたレベル値Ｃを選択して増幅利得制御回路４１に出力する第２スイッチ回路４３とを含むようにする。そして、この第２スイッチ回路４３は、メモリ領域３１にレベル値Ｃが記憶されていない初期時において、振幅検出回路４２からの振幅情報Ｉａを選択して出力するようにする。
【００５１】
第２スイッチ回路４３が、システムの初期時における＃１側を選択するか、通常動作時における＃２側を選択するかは、既述のシーケンス制御情報によって与えることができる。
上記の振幅検出回路４２は、図に示すとおり、閾値制御回路１４内の“１”レベル検出回路１５および“０”レベル検出回路１６（図６）を共用している。つまり、振幅検出回路４２用に独立して、“１”レベル検出回路および“０”レベル検出回路を別途設けるということはしない。これにより、前者の場合（共用）は、後者の場合（独立に別途設ける）に比べて、〈１〉相対的な回路誤差が生じないという利点および〈２〉１つの系統（１５，１６）で実現するので、回路規模を縮小でき、また低コスト化および低消費電力化が図れるという利点を有する。
【００５２】
図６を参照すると、閾値制御回路１４は、前置増幅回路１２の増幅特性を制御する前置増幅特性制御部５０を設け、この前置増幅特性制御部５０は、前置増幅回路１２の増幅特性を制御するための前置増幅制御信号Ｃgpを出力する前置増幅特性制御回路５１を含み、この前置増幅特性制御回路５１は、メモリ／演算回路３１内に記憶されたレベル値Ｃに応じて制御されるようにする。
【００５３】
前置増幅特性の制御（ＡＧＣ）は、前置増幅回路１２からの出力信号Ｐｏｕｔの振幅に依存して行われる。通常は、回路１２からの出力信号Ｐｏｕｔについて、瞬時瞬時リアルタイムでその振幅の検出を行い、前置アンプ１２Ａに対して帰還するというやり方である。このやり方では、振幅の検出から帰還までの動作をきわめて高速に行わなければならず、不利がある。
【００５４】
ところが、ここでメモリ／演算回路３１からの出力Ｚj-1 のうち（Ｘj-1 −Ｙj-1 ）の項に着目すると、この項はまさしく、上記の出力信号Ｐｏｕｔと相関のある出力信号Ｃｏｕｔの振幅値（ディジタル）を示しており、同一加入者における直前のセルに関して得たこの振幅値を利用すれば、低速で上記の前置増幅特性の制御（ＡＧＣ）を実行できる。
【００５５】
具体的には、Ｄ／Ａ変換器２７を介して得たアナログの振幅値（Ａj-1 −Ｂj-1 ）を、振幅情報として、前置増幅特性制御回路５１に与える。そして、目的とする既述の前置増幅制御信号Ｃgpを得る。
ところが、システムの初期時（初期立ち上げ時）には、メモリ／演算回路３１内の各加入者毎のメモリ領域に、何もレベル値が記憶されていない。したがって上記のアナログ振幅値（Ａj-1 −Ｂj-1 ）も当然生成することができないので、前置増幅特性制御部５０は全く動作し得ない。
【００５６】
そこで、そのような、メモリ領域に何もセットされていないシステムの初期時には、メモリ／演算回路３１によらない、出力信号Ｐｏｕｔの振幅の検出が必要となる。
このために、前置増幅特性制御部５０はさらに、前置増幅回路自体の自動利得を行うための自動利得制御信号ＡＣを出力する信号振幅検出回路５２と、その自動利得制御信号またはメモリ／演算回路３１内に記憶されたレベル値Ｃを選択して前置増幅特性制御回路５１に出力する第３スイッチ回路５３とを含むようにする。そして第３スイッチ回路５３は、既述のメモリ領域にレベル値が記憶されていない初期時において、信号振幅検出回路５２からの上記の自動利得制御信号を選択して出力するようにする。
【００５７】
第３スイッチ回路５３が、システムの初期時における＃１側を選択するか、通常動作時における＃２側を選択するかは、既述のシーケンス制御情報によって与えることができる。
前置増幅特性制御回路５１について見ると、これは、前置増幅回路（アンプ１２Ａ）の開ループゲイン、この前置増幅回路（アンプ１２Ａ）を構成する帰還抵抗Ｒf およびその前置増幅回路１２の入力段に付加されるバイパス電流源１９を流れるバイパス電流のうちの少なくとも１つを制御する。
【００５８】
図６において、これら開ループゲイン（ｏｐｅｎ  ｌｏｏｐ  ｇａｉｎ）、帰還抵抗Ｒf およびバイパス電流の全てを同時に制御する例を示している。帰還抵抗Ｒf は、トランスインピーダンス形の帰還抵抗であり、ＦＥＴで構成することができる。このＦＥＴのゲートに信号Ｃgpを印加する。また、バイパス電流を流すバイパス電流源１９も、ＦＥＴで構成することができ、このＦＥＴのゲートに信号Ｃgpを印加する。
【００５９】
なお、図６では、アンプ１２Ａ、帰還抵抗Ｒf およびバイパス電流源１９に、全て同一の前置増幅制御信号Ｃgpを印加するように描いているが、これは便宜上そう描いたもので、実際には、これら３種の信号Ｃgpの間には、位相あるいはレベルに関して相互に相違している。そのための調整手段（図示せず）は、対象となるバイパス電流源１９、帰還抵抗Ｒf 、アンプ１２Ａにそれぞれ内蔵することができる。
【００６０】
以上、本発明に係る閾値制御回路１４およびメモリ／演算回路３１について詳しく説明したが、最後に、光バースト受信装置３０の全体構成について、二、三の構成例を示す。
図８は群構成にした光バースト受信装置の概略を示す図である。本図においては、一例として３群構成の閾値制御回路１４−１，１４−２および１４−３からなる光バースト受信装置３０′を示す。該装置３０′は、既述の閾値制御回路１４とそれぞれ同一構成を有する、少なくとも２つの閾値制御回路（１４−１，１４−２，１４−３）を備え、これらの閾値制御回路は、前置増幅回路１２とメモリ／演算回路３１と前記主増幅回路１８とに共通に接続し、かつ、連続して入力される複数のセル信号ＣＬを順番に、これらの閾値制御回路１４−１，１４−２，１４−３に割り当てて処理するようにする。
【００６１】
今、仮にセル信号ＣＬが、ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４…に入力されたとすると、
閾値制御回路１４−１は、セル信号ＣＬ１，ＣＬ４，ＣＬ７，ＣＬ１０…の各出力信号ＣＬｏｕｔ１の処理を、担当し、
閾値制御回路１４−２は、セル信号ＣＬ２，ＣＬ５，ＣＬ８，ＣＬ１１…の各出力信号ＣＬｏｕｔ２の処理を、担当し、
閾値制御回路１４−３は、セル信号ＣＬ３，ＣＬ６，ＣＬ９，ＣＬ１２…の各出力信号ＣＬｏｕｔ３の処理を、担当するようにする。
【００６２】
このようにすると、メモリ／演算回路３１が、１つのセル信号が光バースト受信装置３０′に入力されたときに行うべき４つの処理、すなわち、
〈１〉出力信号ＣＬｏｕｔの論理“１”のレベルと論理“０”のレベルとを検出する第１処理と、
〈２〉検出された論理“１”のレベルと論理“０”のレベルを記憶する第２処理と、
〈３〉記憶されている論理“１”のレベルと論理“０”のレベルの中間値を求める第３処理と、
〈４〉現在受信中の出力信号ＣＬｏｕｔについて検出された論理“０”のレベルと、上記の中間値とを加算して閾値ＴＨ３を生成する第４処理と、
を、単一の閾値制御回路１４で実行する場合に比べて、ほぼ１／３の速度で実行すればよく、低コスト化にもつながる。
【００６３】
もし、２群構成（１４−１および１４−２）を採用するならば、一方の閾値制御回路１４−１は、奇数番目のセル信号を扱い、他方の閾値制御回路１４−２は、偶数番目のセル信号を扱うようにすればよい。
各セル信号が入力される毎に、どの閾値制御回路（１４−１／１４−２／１４−３）をアクティブにするかは、既述したシーケンス制御情報によって与えることができる。
【００６４】
図９は多段構成にした光バースト受信装置の概略を示す図である。本図においては一例として３段構成の閾値制御回路１４，１４−１および１４−２およびそれぞれに付帯するメモリ／演算回路３１，３１−１および３１−２からなる光バースト受信装置３０″が示されている。
この光バースト受信装置３０″は上記の閾値制御回路１４と同一構成の閾値制御回路１４−１，１４−２および上記の主増幅回路１８と同一構成の主増幅回路１８−１，１８−２とからなる閾値制御／主増幅段（６０）を少なくとも一段、各々に付帯するメモリ／演算回路（３１−１，３１−２）と共に主増幅回路１８の出力側に従属接続するように構成される。
【００６５】
主信号系の増幅回路、すなわち主増幅回路の入力には、いわゆるオフセット電圧が潜在することが知られている。このオフセット電圧が潜在すると、その出力パルスの幅が変動し、後段のリタイミング回路（図示せず）において信号の打ち抜きを行う際、正確にその中央を打ち抜くことが困難になる。
このようなパルス幅の変動を起こす原因となる上記のオフセット電圧を消滅ささせるために、上述の多段従属接続構成をとるようにしたのが、本図の光バースト受信装置３０″である。
【００６６】
【発明の効果】
以上説明したように本発明によれば、システムＡＴＣ／ＡＧＣ方式による光バースト受信装置において、低周波数応答に起因する、図１６に示した受信不能という問題を、きわめて簡単なハードウェアの追加と、メモリ／演算回路における演算方法の変更とによって、効率よく解決することができる。
【図面の簡単な説明】
【図１】本発明に基づく光バースト受信装置の原理ブロック図である。
【図２】本発明に係る光バースト受信装置において使用する閾値を示す図である。
【図３】本発明に係る光バースト受信方法を表すフローチャートである。
【図４】本発明の要部を具体的に表す図である。
【図５】本発明に係る光バースト受信装置の第１実施例を示す図である。
【図６】本発明に係る光バースト受信装置の第２の実施例を示す図（その１）である。
【図７】本発明に係る光バースト受信装置の第２実施例を示す図（その２）である。
【図８】群構成にした光バースト受信装置の概略を示す図である。
【図９】多段構成にした光バースト受信装置の概略を示す図である。
【図１０】本発明が適用される伝送システムの一例を概略的に示す図である。
【図１１】高速ＡＴＣ／ＡＧＣ方式による光バースト受信装置の回路構成を示す図である。
【図１２】図１１の受信装置１０内における要部の波形を示し、（Ａ）は閾値制御回路１４内の要部の波形、（Ｂ）は主増幅回路１８からの出力波形をそれぞれ示す図である。
【図１３】システムＡＴＣ／ＡＧＣ方式による光バースト受信装置の回路構成を示す図である。
【図１４】（Ａ）は低周波数応答の影響がない場合、（Ｂ）は低周波数応答の影響がある場合の、出力信号ＣＬｏｕｔの波形をそれぞれ示す図である。
【図１５】高速ＡＴＣ／ＡＧＣ方式による光バースト受信装置において使用される閾値を示す図である。
【図１６】システムＡＴＣ／ＡＧＣ方式による光バースト受信装置において使用される閾値を示す図である。
【符号の説明】
１…局側装置
２…光バースト受信装置
３…波長分割多重器（ＷＤＭ）
４…光分岐器（スターカプラ）
５…加入者側装置
６…光送信装置
７…波長分割多重器（ＷＤＭ）
８…個別光ファイバ伝送路
９…共用光ファイバ伝送路
１０…光バースト受信装置
１１…受光素子
１２…前置増幅回路
１２Ａ…前置アンプ
１３…バッファ
１４，１４−１，１４−２，１４−３…閾値制御回路
１５…“１”レベル検出回路
１６…“０”レベル検出回路
１７…１／２電圧発生回路
１８…主増幅回路
１９…バイパス電流源
２０…光バースト受信装置
２１…メモリ／演算回路
２４，２４′…閾値制御回路
２５，２５′…Ａ／Ｄ変換器
２６，２６′…Ａ／Ｄ変換器
２７，２７′…Ｄ／Ａ変換器
２８…選択回路
３０，３０′，３０″…光バースト受信装置
３１，３１−１，３１−２…メモリ／演算回路
３２…加算回路
３４…分圧回路
３５…第１スイッチ回路
４０…主増幅利得制御部
４１…増幅利得制御回路
４２…振幅検出回路
４３…第２スイッチ回路
５０…前置増幅特性制御部
５１…前置増幅特性制御回路
５２…信号振幅検出回路
５３…第３スイッチ回路
６０…閾値制御／主増幅段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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