(57)【特許請求の範囲】
【請求項１】
パワーデバイスを駆動する回路であって、
パワーデバイスのオン・オフをそれぞれ指令するオン信号、オフ信号からなる主信号のレベルをシフトして出力するレベルシフト手段と、
主信号をラッチしてパワーデバイスに伝達させる伝達手段と、
主信号におけるオン信号及びオフ信号の論理が同一となって誤動作を生じる可能性のある場合に、主信号の伝達を阻止するためのマスク信号を主信号に基いて生成するマスク信号手段と、
前記レベルシフト手段において設けられ、前記マスク信号手段に入力する主信号と、上記伝達手段に入力する主信号との間で電位差を与える電位差付加手段とを備え、
前記マスク信号手段は、該電位差付加手段により電位差を与えられた主信号に基づき、電位差を与えられない主信号に基づいた場合よりも広いマスク期間を有するマスク信号を生成する
ことを特徴とする駆動回路。
【請求項２】
前記電位差付加手段は、ツェナダイオードからなることを特徴とする請求項１記載の駆動回路。
【請求項３】
前記電位差付加手段は、抵抗素子からなることを特徴とする請求項１記載の駆動回路。
【請求項４】
前記電位差付加手段は、ＰＭＯＳトランジスタからなることを特徴とする請求項１記載の駆動回路。
【請求項５】
前記電位差付加手段は、ＮＭＯＳトランジスタからなることを特徴とする請求項１記載の駆動回路。
【請求項６】
前記電位差付加手段は、ダイオードからなることを特徴とする請求項１記載の駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はパワーデバイスの駆動回路に関し、特に、高電位側基準電位の負ノイズ、ｄｖ／ｄｔ等による誤信号に対する高電位側出力の誤動作対策の技術に関する。
【０００２】
【従来の技術】
図９に従来のパワーデバイスの駆動回路の構成を示す。駆動回路はＩＧＢＴやＭＯＳＦＥＴ等のパワーデバイス（図示せず）に接続されて使用され、そのパワーデバイスを駆動するための制御信号を生成する。以下にこの駆動回路を説明する。
【０００３】
図９に示す駆動回路はレベルシフト回路１０’と伝達回路３０’とドライバ回路５０とを備える。レベルシフト回路１０’は、抵抗Ｒ１、Ｒ２、高耐圧電界効果トランジスタ（以下「ＨＮＭＯＳトランジスタ」という。）Ｔ１、Ｔ２からなる。伝達回路３０’は、ＲＳ型フリップフロップ３１と、ＮＯＲゲート３３、３４と、ＮＡＮＤゲート３５、３６と、インバータゲート３７、３８と、ＡＮＤゲートからなるマスク信号回路４０ｃとを含む。ドライバ回路５０はＩＧＢＴやＭＯＳＦＥＴ等のパワーデバイスに接続され、その出力信号によりパワーデバイスの駆動が制御される。
【０００４】
レベルシフト回路１０’に対して、パワーデバイスのオン・オフ動作を制御するための高電位側信号が入力される。高電位側信号はパルス状の信号であり、レベルシフト回路１０’のＨＮＭＯＳトランジスタＴ１、Ｔ２に入力され、高電位にレベルシフトされる。レベルシフトされた信号（以下「オン信号」、「オフ信号」という。）は伝達回路３０’のインバータゲート３７、３８等を介してドライバ回路５０からパワーデバイスに伝達される。
【０００５】
【発明が解決しようとする課題】
一般に、駆動回路により駆動されるパワーデバイスの負荷はモータや蛍光灯等のインダクタンス負荷である場合が多い。これらのインダクタンス負荷や、プリント基板上の配線等による寄生インダクタンス成分等の影響により、スイッチング時に駆動回路の高電位側基準電位（グランド線２３の電位）がグランド（グランド線２５の電位）に対して負側へ変動し、この変動により高電位側信号が誤信号となる。この誤信号は、高電位側基準電位に印加されるｄｖ／ｄｔによる場合と、高電位側基準電位における大きな負ノイズのレベルによる場合とがある。
【０００６】
この誤信号により、ＨＮＭＯＳトランジスタＴ１、Ｔ２の寄生容量、寄生ダイオード等により高電位側電源２１に接続されたレベルシフト抵抗Ｒ１、Ｒ２に電流が流れ、電圧降下が生じ、後段の伝達回路３０に誤信号が伝達され、パワーデバイスの誤動作を招く。
【０００７】
この誤動作対策として、図９に示す回路ではロジックフィルタ方式を使用している。すなわち、誤信号をキャンセルするための信号を生成するマスク信号回路４０ｃを設けている。マスク信号回路４０ｃは具体的にはオン信号、オフ信号がともにアクティブになったときにそれらの信号がＲＳフリップフロップ３１に伝達されないようにマスクするための信号（以下「マスク信号」という。）を生成する。このマスク信号を用いて、伝達回路３１に入力するオン信号、オフ信号すなわちＮＡＮＤゲート３５、３６の出力（以下「主信号」という。）をマスクしている。このとき、主信号とマスク信号の動作領域は同じに設定されているが、各々の動作領域にバラツキが生じた場合は、誤信号が後段の伝達回路３１へ伝達される場合が有る。図１０を用いてこれを説明する。
【０００８】
例えば、レベルシフト回路１０’の出力（すなわち、オン信号、オフ信号）がｄｖ／ｄｔ等の影響により図１０（ａ）に示すように急激に低下した場合を考える。ＮＡＮＤゲート３５、３６のしきい値レベルと、マスク信号回路４０ｃのしきい値レベルとがバラツキ等により異なり、ＮＡＮＤゲート３５、３６のしきい値レベルが図１０（ａ）の破線Ｂ'で示され、マスク信号回路４０ｃのＡＮＤゲートのしきい値レベルが破線Ａ'で示される場合、主信号、マスク信号はそれぞれ図１０（ｂ）、（ｃ）に示すように変化する。つまり、マスク信号がアクティブ（ハイ）になる範囲が主信号が障害により非アクティブ（ロー）になる範囲よりも狭くなるため、誤まって非アクティブになった主信号すなわち誤信号が十分にマスクされないことになる。このため、図１０（ｄ）に示すように、ＲＳフリップフロップ３１のセット入力信号であるラッチ入力信号において誤信号が発生する。
【０００９】
本発明は上記課題を解決すべくなされたものであり、その目的とするところは、高電位側電位基準の負ノイズ、ｄｖ／ｄｔ等による誤信号の発生を確実に阻止できるパワーデバイス駆動装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明に係る駆動回路はパワーデバイスを駆動する回路であって、パワーデバイスのオン・オフをそれぞれ指令するオン信号、オフ信号からなる主信号のレベルをシフトして出力するレベルシフト手段と、主信号をラッチしてパワーデバイスに伝達させる伝達手段と、主信号におけるオン信号及びオフ信号の論理が同一となって誤動作を生じる可能性のある場合に、主信号の伝達を阻止するためのマスク信号を主信号に基いて生成するマスク信号手段と、レベルシフト手段において設けられ、マスク信号手段に入力する主信号と、伝達手段に入力する主信号との間で電位差を与える電位差付加手段とを備える。マスク信号手段は、電位差付加手段により電位差を与えられた主信号に基づき、電位差を与えられない主信号に基づいた場合よりも広いマスク期間を有するマスク信号を生成する。
【００１２】
上記駆動回路において、電位差付加手段は、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、ダイオード、ツェナダイオード等で構成できる。
【００１３】
【発明の実施の形態】
以下添付の図面を参照して、本発明に係るパワーデバイスの駆動回路を詳細に説明する。
【００１４】
第１の実施形態．
図１に本発明に係るパワーデバイスの駆動回路の回路構成を示す。駆動回路はパワーデバイスの駆動信号を生成する回路であって、レベルシフト回路１０と伝達回路３０とドライバ回路５０とを備える。本駆動回路は高耐圧集積回路（ＨＶＩＣ）にて実現される。
【００１５】
レベルシフト回路１０は、抵抗Ｒ１、Ｒ２、高耐圧電界効果トランジスタ（ＨＮＭＯＳトランジスタ）Ｔ１、Ｔ２からなる。抵抗Ｒ１とＨＮＭＯＳトランジスタＴ１との間、及び、抵抗Ｒ２とＨＮＭＯＳトランジスタＴ２との間には、それぞれ電位差付加回路１１、１３が接続されている。電位差付加回路１１、１３はその両端間において電位差ΔＶを発生させる。
【００１６】
レベルシフト回路１０に対して、パワーデバイスのオン・オフ動作を指令するための高電位側信号が入力される。この高電位側信号はパルス状の信号であり、レベルシフト回路１０のＨＮＭＯＳトランジスタＴ１、Ｔ２にそれぞれ入力され、高電位にレベルシフトされる。以下、レベルシフトされたパワーデバイスをオンに制御するための高電位信号を「オン信号」といい、レベルシフトされたパワーデバイスをオフに制御するための高電位側信号を「オフ信号」という。また、オン信号、オフ信号を総称して「主信号」という。レベルシフト回路１０から伝達された主信号は伝達回路３０のインバータゲート３７、３８等を介してドライバ回路５０からパワーデバイスに伝達される。高電位側信号は、パワーデバイスをオンさせる（オン信号がアクティブ）ときには、ＨＮＭＯＳトランジスタＴ２をオンさせ、また、パワーデバイスをオフさせる（オフ信号がアクティブ）ときには、ＨＮＭＯＳトランジスタＴ１をオンさせるような制御信号である。
【００１７】
伝達回路３０は、ＲＳ型フリップフロップ３１と、ＮＯＲゲート３３、３４と、ＮＡＮＤゲート３５、３６と、インバータゲート３７、３８と、マスク信号回路４０とからなる。マスク信号回路４０はインバータゲートとＡＮＤゲートからなる。伝達回路３０のインバータゲート３７、３８はそれぞれレベルシフト回路１０の電位差付加回路１１、１３の高電位側端に接続される。マスク信号回路４０のインバータゲートの入力はそれぞれ電位差付加回路１１、１３の低電位側端に接続されている。
【００１８】
マスク信号回路４０はオン信号、オフ信号の双方がアクティブとなったときに、それらの主信号に対し、それらの主信号がＲＳフリップフロップ３１に伝達されないようマスクするためのマスク信号を生成する回路である。オン信号、オフ信号の双方がアクティブとなった場合に、それらの信号がそのまま伝達されるとＲＳフリップフロップ３１が誤動作するからである。
【００１９】
伝達回路３０において、ＮＯＲゲート３３は、インバータゲート３７、ＮＡＮＤゲート３５を介して入力されたレベルシフト回路１０からのオン信号（主信号）と、マスク信号回路４０により生成されたマスク信号とのＮＯＲ演算を行ない、その結果をＲＳフリップフロップ３１のセット入力（Ｓ）に伝達する。ＮＯＲゲート３４は、インバータゲート３８、ＮＡＮＤゲート３６を介して入力されたレベルシフト回路１０からのオフ信号（主信号）と、マスク信号回路４０により生成されたマスク信号とのＮＯＲ演算を行ない、その結果をＲＳフリップフロップ３１のリセット入力（Ｒ）に伝達する。
【００２０】
特に、上記の駆動回路においては、マスク信号回路４０の入力を電位差付加回路１１、１３の低電位側に接続し、伝達回路３０の入力を電位差付加回路１１、１３の高電位側に接続している。これにより、ｄｖ／ｄｔ等により主信号の変動が生じた場合に、マスク信号回路４０へは、伝達回路３０へ入力する主信号よりも電圧ΔＶだけ低い電圧の信号が入力されることになり、これによって、マスク信号回路４０の動作領域を、ＮＡＮＤゲート３５、３６の動作領域よりも拡張することが可能となり、インバータゲート等のしきい値にバラツキがあってもより確実に誤信号のマスクができ、誤信号の発生を防止することができる。
【００２１】
以下、これを図２を用いて具体的に説明する。図２（ａ）において、線Ｘは、ｄｖ／ｄｔ等の影響により急激に低下したレベルシフト回路１０の出力（すなわち、主信号）の変化を示す。破線Ｙはこのときのマスク信号回路４０の入力信号の変化を示す。破線Ａは伝達回路３０、マスク信号回路４０内のインバータゲートにおける論理反転のためのしきい値レベルを示している。図２（ａ）に示すように、マスク信号回路４０の入力信号（破線Ｙ）は、伝達回路３０への入力信号（線Ｘ）の電位よりも電位差ΔＶだけ低い電位で変化する。これにより、マスク信号がアクティブになる領域（動作領域）が拡張される。ＮＡＮＤゲート３５、３６の出力である主信号は、図２（ｂ）に示すように変化し、マスク信号は図２（ｃ）に示すように変化する。このように、マスク信号がアクティブになる領域（動作領域）が拡張されることにより、誤信号を生じる可能性のある変動成分を含む主信号を十分にマスクすることが可能となり、図２（ｄ）に示すように、ＲＳフリップフロップ３１のセット入力（Ｓ）への信号であるラッチ入力信号において誤信号が発生しない。
【００２２】
以上のように、本実施形態では、マスク信号を生成する際の入力信号の電位を、パワーデバイスの駆動を制御する主信号の電位よりも低い電位とする。これにより、誤信号のマスキングをより確実にし、その発生を確実に防止することが可能となる。なお、電位差ΔＶは回路素子にバラツキ等があっても十分なマスク効果が得られるような値に設定する。
【００２３】
実施の形態２．
図３に、実施の形態１の駆動回路における電位差付加回路１１、１３を抵抗素子で構成した例を示す。このとき、電位差ΔＶは、抵抗素子１１ａ、１３ａの抵抗値とバイアス電流の積で得られる。すなわち、適宜、抵抗素子１１ａ、１３ａの抵抗値を決定することにより、バイアス電流を低減でき、当該駆動回路において潜在的な問題である熱損失の問題を改善できる。なお、抵抗素子の段数も１段に限らず、複数段で構成してもよい。
【００２４】
実施の形態３．
図４に、実施の形態１の駆動回路における電位差付加回路１１、１３をＰＭＯＳトランジスタで構成した例を示す。図４（ａ）に示す電位差付加回路１１ｂ、１３ｂではＰＭＯＳトランジスタのバックゲート端子とソース端子とを同電位になるように接続している。電位差ΔＶは、ＰＭＯＳトランジスタ１１ｂ、１３ｂのしきい値電圧Ｖthで得られる。図４（ｂ）にはＰＭＯＳのバックゲート効果を利用した例を示している。ＰＭＯＳトランジスタのバックゲート端子とソース端子間に電位差が生じるようにそれらの端子が接続されている。この場合、図４（ａ）の場合に比して、しきい値電圧Ｖthがバックゲート端子とソース端子間の電位差分だけ増加するので、電位差付加回路１１ｂ'、１３ｂ'により与えられる電位差ΔＶもその増分だけ大きくなる。
【００２５】
実施の形態４．
図５に、実施の形態１の駆動回路における電位差付加回路１１、１３をＮＭＯＳトランジスタで構成した例を示す。電位差ΔＶは、ＮＭＯＳトランジスタ１１ｃ、１３ｃのしきい値電圧Ｖthで得られる。このため、電位差ΔＶは、電流値の影響を受けにくく、抵抗素子を用いる場合に比して安定した値となる。つまり、主信号動作領域とマスク信号動作領域とを安定的に分離することが可能となる。
【００２６】
実施の形態５．
図６に、実施の形態１の駆動回路における電位差付加回路１１、１３をダイオードで構成した例を示す。電位差ΔＶは、ダイオード１１ｄ、１３ｄの順方向電圧降下値Ｖfで得られる。ＭＯＳトランジスタを使用する場合に比べ、順方向電圧降下値Ｖfが電流の影響を受けにくく、安定度を高めることができる。また、ダイオードはツェナダイオードに比して電圧降下値Ｖfが小さいため、ダイオードを多段構成にすることで電位差ΔＶの設定値を細かく設定できる。
【００２７】
実施の形態６．
図７に、実施の形態１の駆動回路における電位差付加回路１１、１３をツェナダイオードで構成した例を示す。一般にツェナダイオードの電圧降下値Ｖfは大きいため、１段のツェナダイオード１１ｅ、１３ｅで大きな電位差ΔＶを得ることができ、レイアウト面積の縮小が可能である。
【００２８】
実施の形態７．
図８に実施の形態７の駆動回路の構成を示す。本実施形態の駆動回路では、一の主信号に対し、他方の主信号のみを用いてマスク信号を生成している点が実施の形態１の場合と異なる。このため、マスク信号回路４０ｂを２つのインバータゲート４１、４２のみで構成している。なお、実施の形態１の駆動回路の伝達回路３０におけるＮＡＮＤゲート３５、３６の代わりにインバータゲート４１、４２を使用している点も異なる。
【００２９】
本実施の形態の伝達回路３０ｂにおけるＮＯＲゲート３３は、主信号としてのオン信号を、そのオン信号を取り出したハーフブリッジと異なる側のハーフブリッジにおける電位差付加回路１３の高電位側から取り出した信号を反転して得られるマスク信号でマスクし、その結果をＲＳフリップフロップ３１のセット入力（Ｓ）に伝達する。また、もう一つのＮＯＲゲート３４は、主信号としてのオフ信号を、そのオフ信号を取り出したハーフブリッジと異なる側のハーフブリッジにおける電位差付加回路１１の高電位側から取り出した信号を反転させて得られるマスク信号でマスクし、その結果をＲＳフリップフロップ３１のリセット入力（Ｒ）に伝達する。
【００３０】
本回路構成では、マスク信号経路と主信号経路に含まれる論理ゲート素子のしきい値、遅延時間の調整等に高い精度が要求されず、設計効率を向上できる。また、実施の形態１に比してより少ない素子数でマスク信号回路を構成できるという利点がある。
【００３１】
本実施の形態においても、レベルシフト回路１０において電位差付加回路１１、１３を設けて、マスク信号を生成する際の入力信号の電位を、パワーデバイスの駆動を制御する主信号の電位よりも低い電位としている。これにより誤信号をより確実にキャンセルすることが可能となる。
【００３２】
【発明の効果】
本発明の駆動回路によれば、マスク信号を生成する際の入力信号の電位を、パワーデバイスの駆動を制御する主信号の電位と異ならせる。これにより、マスク信号手段の動作領域を拡張し、より確実な誤信号のマスキングが可能となり、その発生を確実に防止することが可能となる。
【００３４】
また、電位差付加回路を抵抗素子で構成してもよく、抵抗素子の抵抗値を適宜決定することにより、バイアス電流を低減でき、駆動回路において潜在的な問題である熱損失の問題を改善できる。
【００３５】
また、電位差付加回路をＰＭＯＳトランジスタで構成してもよく、ＰＭＯＳトランジスタのバックゲート効果を用いてしきい値電圧を増大させることができ、電位差付加回路の電位差（ΔＶ）を大きな値に設定する際に有利である。
【００３６】
また、電位差付加回路をＮＭＯＳトランジスタで構成してもよく、このとき、電位差付加回路の電位差（ΔＶ）は、電流値の影響を受けにくく、抵抗素子を用いる場合に比して安定した値となる。すなわち、主信号動作領域とマスク信号動作領域とを安定的に分離することが可能となる。
【００３７】
また、電位差付加回路をダイオードで構成してもよく、このとき、ダイオードを多段構成にすることで電位差（ΔＶ）の設定値を細かく設定できる。
【００３８】
また、電位差付加回路をツェナダイオードで構成してもよく、１段のツェナダイオードで大きな電位差（ΔＶ）を得ることができ、レイアウト面積の縮小が可能となる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１におけるパワーデバイスの駆動回路の構成図。
【図２】  本発明に係るパワーデバイスの駆動回路の各ノードの信号波形を示した図（（ａ）レベルシフト回路の出力波形、（ｂ）主信号（ＮＡＮＤゲートの出力波形）、（ｃ）マスク信号波形、（ｄ）伝達回路への入力信号波形）。
【図３】  パワーデバイスの駆動回路において、電位差付加回路を抵抗素子で構成した例を示した図（実施の形態２）。
【図４】  パワーデバイスの駆動回路において、電位差付加回路をＰＭＯＳトランジスタにより構成した例を示した図（実施の形態３）。
【図５】  パワーデバイスの駆動回路において、電位差付加回路をＮＭＯＳトランジスタにより構成した例を示した図（実施の形態４）。
【図６】  パワーデバイスの駆動回路において、電位差付加回路をダイオードで構成した例を示した図（実施の形態５）。
【図７】  パワーデバイスの駆動回路において、電位差付加回路をツェナダイオードで構成した例を示した図（実施の形態６）。
【図８】  実施の形態７におけるパワーデバイスの駆動回路の構成図。
【図９】  従来のパワーデバイスの駆動回路の構成図。
【図１０】  従来のパワーデバイスの駆動回路の各ノードの信号波形を示した図（（ａ）レベルシフト回路の出力波形、（ｂ）主信号（ＮＡＮＤゲートの出力波形）、（ｃ）マスク信号波形、（ｄ）伝達回路への入力信号波形）。
【符号の説明】
１０  レベルシフト回路、  １１，１３  電位差付加回路、  ３０  伝達回路、４０，４０ｂ  マスク信号回路、  ５０  ドライバ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004088466.tif 000008
【図８】
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【図９】
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【図１０】
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