(57)【特許請求の範囲】
【請求項１】
ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化し、しきい値電圧に応じた値のデータを記憶するメモリセルを有し、ｎビット（ｎ≧２）の多値データを並列にかつページ単位でメモリセルに書き込むようにした不揮発性半導体記憶装置であって、
セルフブーストまたはローカルセルフブーストを用いた書き込み動作時に、ワード線にパルス状のワード線電圧を印加することにより、選択するメモリセルをプログラム禁止状態にブーストし、この際、書き込みデータに応じて、非書き込み電位から、ビット線に所定の電圧を印加するとともに、該ビット線に所定の電圧を印加するタイミングを書込みデータに応じて制御することにより、書き込み対象のメモリセルに実質的にデータの書き込みがなされる時間に対応する実効的なワード線電圧のパルス幅を制御するようにした書き込み制御手段を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
上記不揮発性半導体記憶装置は、上記メモリセルが複数個接続され、その一端および他端がゲート電圧に応じて導通状態が制御される選択トランジスタを介してビット線およびソース線に接続されたメモリストリングが並列に配置されていると共に、同一行のメモリセルの制御ゲートが共通のワード線によって接続されたものであり、セルフブーストまたはローカルセルフブーストを用いて上記ｎビット（ｎ≧２）の多値データを並列にかつページ単位でメモリセルに書き込むようにしたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
上記書き込み制御手段は、上記書き込み動作時に上記書き込み対象のメモリセルと接続された選択ビット線を上記書き込みデータに応じた電圧に設定するビット線電圧設定手段を備え、上記書き込み動作時に、上記選択ビット線を上記書き込みデータに応じた電圧に設定するタイミングを上記書き込みデータに応じて制御することにより、上記実効的なワード線電圧のパルス幅を制御し、この際、上記実効的なワード線電圧のパルス幅を実際にワード線に印加するワード線電圧のパルス幅より短く設定する場合には、上記選択ビット線を上記メモリストリングと上記ビット線との間の上記選択トランジスタをカットオフさせる電圧に設定し、上記ワード線電圧の印加開始と共に上記書き込み対象のメモリセルのチャネルをワード線との容量結合によって非書き込み電位に昇圧させ、所定時間経過後に、上記選択ビット線の設定電圧を上記書き込みデータに応じた電圧に切り換えて、上記書き込み対象のメモリセルのチャネルを上記選択ビット線を介して上記書き込みデータに応じた電圧に放電させることにより、上記書き込み対象のメモリセルに対して実質的なデータの書き込みが開始されるような制御を行うようにしたことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
上記書き込み制御手段は、上記選択ビット線を上記書き込みデータに応じた電圧に設定するタイミングを、上記書き込みデータの書き込みレベルが浅い場合ほど遅らせるようにしたことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
上記書き込み制御手段は、上記書き込み対象のメモリセルのうち、所定の書き込みレベル以上のデータが書き込まれるメモリセルに対しては、上記ワード線電圧の印加開始と同時にデータの書き込みが開始されるように、上記選択ビット線を上記書き込みデータに応じた電圧に設定するタイミングを制御し、上記所定の書き込みレベル未満のデータが書き込まれるメモリセルに対しては、上記ワード線電圧の印加開始から所定時間経過後にデータの書き込みが開始されるように、上記選択ビット線を上記書き込みデータに応じた電圧に設定するタイミングを制御するようにしたことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項６】
上記書き込み制御手段は、上記所定の書き込みレベル未満のデータが書き込まれるメモリセルに対しては、上記ワード線電圧の印加開始から所定時間経過後に、書き込みレベルの深いデータが書き込まれるメモリセルから順次データの書き込みが開始されるように、上記選択ビット線を上記書き込みデータに応じた電圧に設定するタイミングを制御するようにしたことを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項７】
ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化し、しきい値電圧に応じた値のデータを記憶するメモリセルを有し、ｎビット（ｎ≧２）の多値データを並列にかつページ単位でメモリセルに書き込むようにした不揮発性半導体記憶装置のデータ書き込み方法であって、
セルフブーストまたはローカルセルフブーストを用いた書き込み動作時に、ワード線にパルス状のワード線電圧を印加することにより、選択するメモリセルをプログラム禁止状態にブーストし、この際、書き込みデータに応じて、非書き込み電位から、ビット線に所定の電圧を印加するとともに、該ビット線に所定の電圧を印加するタイミングを書込みデータに応じて制御することにより、書き込み対象のメモリセルに実質的にデータの書き込みがなされる時間に対応する実効的なワード線電圧のパルス幅を制御するようにしたことを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【請求項８】
上記不揮発性半導体記憶装置は、上記メモリセルが複数個接続され、その一端および他端がゲート電圧に応じて導通状態が制御される選択トランジスタを介してビット線およびソース線に接続されたメモリストリングが並列に配置されていると共に、同一行のメモリセルの制御ゲートが共通のワード線によって接続されたものであり、セルフブーストまたはローカルセルフブーストを用いて上記ｎビット（ｎ≧２）の多値データを並列にかつページ単位でメモリセルに書き込むようにしたことを特徴とする請求項７記載の不揮発性半導体記憶装置のデータ書き込み方法。
【請求項９】
上記書き込み動作時に、上記書き込み対象のメモリセルと接続された選択ビット線を上記書き込みデータに応じた電圧に設定して書き込みを行うと共に、上記選択ビット線を上記書き込みデータに応じた電圧に設定するタイミングを上記書き込みデータに応じて制御することにより、上記実効的なワード線電圧のパルス幅を制御し、この際、上記実効的なワード線電圧のパルス幅を実際にワード線に印加するワード線電圧のパルス幅より短く設定する場合には、上記選択ビット線を上記メモリストリングと上記ビット線との間の上記選択トランジスタをカットオフさせる電圧に設定し、上記ワード線電圧の印加開始と共に上記書き込み対象のメモリセルのチャネルをワード線との容量結合によって非書き込み電位に昇圧させ、所定時間経過後に、上記選択ビット線の設定電圧を上記書き込みデータに応じた電圧に切り換えて、上記書き込み対象のメモリセルのチャネルを上記選択ビット線を介して上記書き込みデータに応じた電圧に放電させることにより、上記書き込み対象のメモリセルに対して実質的なデータの書き込みが開始されるようにしたことを特徴とする請求項８記載の不揮発性半導体記憶装置のデータ書き込み方法。
【請求項１０】
上記選択ビット線を上記書き込みデータに応じた電圧に設定するタイミングを、上記書き込みデータの書き込みレベルが浅い場合ほど遅らせるようにしたことを特徴とする請求項９記載の不揮発性半導体記憶装置のデータ書き込み方法。
【請求項１１】
上記書き込み対象のメモリセルのうち、所定の書き込みレベル以上のデータが書き込まれるメモリセルに対しては、上記ワード線電圧の印加開始と同時にデータの書き込みが開始されるように、上記選択ビット線を上記書き込みデータに応じた電圧に設定するタイミングを制御し、上記所定の書き込みレベル未満のデータが書き込まれるメモリセルに対しては、上記ワード線電圧の印加開始から所定時間経過後にデータの書き込みが開始されるように、上記選択ビット線を上記書き込みデータに応じた電圧に設定するタイミングを制御するようにしたことを特徴とする請求項９記載の不揮発性半導体記憶装置のデータ書き込み方法。
【請求項１２】
上記所定の書き込みレベル未満のデータが書き込まれるメモリセルに対しては、上記ワード線電圧の印加開始から所定時間経過後に、書き込みレベルの深いデータが書き込まれるメモリセルから順次データの書き込みが開始されるように、上記選択ビット線を上記書き込みデータに応じた電圧に設定するタイミングを制御するようにしたことを特徴とする請求項１１記載の不揮発性半導体記憶装置のデータ書き込み方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置およびそのデータ書き込み方法に関し、特に、１つのメモリセルに２ビット以上の多値データを記憶する多値型の不揮発性半導体記憶装置およびそのデータ書き込みに適用して好適なものである。
【０００２】
【従来の技術】
近年、各種記録装置やハードディスク装置に比べて電気的特性に優れたフラッシュメモリが映像・音声機器や携帯用情報機器等における記録媒体として普及しつつある。フラッシュメモリは、電気的書き換え可能な不揮発性半導体記憶装置であり、大別してそのメモリセルの接続関係および構造からＮＯＲ型とＮＡＮＤ型とに分けられる。また、フラッシュメモリ等の不揮発性半導体記憶装置においては、１個のメモリセルに対して「０」，「１」の２つの値をとるデータを記憶する２値型のものが通常であるが、最近では、半導体記憶装置の大容量化の要求に伴い、１個のメモリセルに３値以上（２ビット以上）の多値データを記憶するいわゆる多値型の不揮発性半導体記憶装置が提案されている。
【０００３】
そのような多値型の不揮発性半導体記憶装置としては、例えば、１個のメモリセルトランジスタに２ビットからなり４値をとるデータを記憶する４値型のＮＡＮＤ型フラッシュメモリや、１個のメモリセルトランジスタに３ビットからなり８値をとるデータを記憶する８値型のＮＡＮＤ型フラッシュメモリなどがある。図８に、８値型のＮＡＮＤ型フラッシュメモリにおけるメモリセルトランジスタのしきい値電圧Ｖthの分布とデータ内容との対応関係を示す。図８において、グラフの縦軸はメモリセルトランジスタのしきい値電圧Ｖthを示し、グラフの横軸はメモリセルトランジスタの分布頻度を示す。
【０００４】
図８に示すように、８値型のＮＡＮＤ型フラッシュメモリにおいて、メモリセルトランジスタのしきい値電圧Ｖthは、「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」、「１１１」の各データ内容に対応する８状態（分布７〜分布０）をとる。図８中、ＶVF1,ＶVF2,ＶVF3,ＶVF4,ＶVF5,ＶVF6,ＶVF7 は各状態に対応するベリファイ動作における読み出し時の選択ワード線電圧を表し、ＶRD1,ＶRD2,ＶRD3,ＶRD4,ＶRD5,ＶRD6,ＶRD7 は各状態に対応する通常読み出し動作における選択ワード線電圧を表す。その大小関係は、ＶVF7 ＞ＶRD7 ＞ＶVF6 ＞ＶRD6 ＞ＶVF5 ＞ＶRD5 ＞ＶVF4 ＞ＶRD4 ＞ＶVF3 ＞ＶRD3 ＞ＶVF2 ＞ＶRD2 ＞ＶVF1 ＞ＶRD1 とされ、一例を挙げると、ＶVF7 ＝３．８Ｖ，ＶRD7 ＝３．６Ｖ，ＶVF6 ＝３．２Ｖ，ＶRD6 ＝３．０Ｖ，ＶVF5 ＝２．６Ｖ，ＶRD5 ＝２．４Ｖ，ＶVF4 ＝２．０Ｖ，ＶRD4 ＝１．８Ｖ，ＶVF3 ＝１．４Ｖ，ＶRD3 ＝１．２Ｖ，ＶVF2 ＝０．８Ｖ，ＶRD2 ＝０．６Ｖ，ＶVF1 ＝０．２Ｖ，ＶRD1 ＝０Ｖである。
【０００５】
ところで、一般に、多値型のＮＡＮＤ型フラッシュメモリにおいては、メモリセルへのデータの書き込み方法として、書き込みデータに応じてビット線電圧を変えて、多値データを一括（並列）に書き込む、いわゆる多値並列書き込みがその書き込み動作の高速化を図る観点から採用される。この８値型のＮＡＮＤ型フラッシュメモリの場合、理想的には、図８（ａ）に示すように、例えば、書き込みデータが「０００」の場合のビット線電圧を０Ｖに、書き込みデータが「００１」の場合のビット線電圧を０．６Ｖに、書き込みデータが「０１０」の場合のビット線電圧を１．２Ｖに、書き込みデータが「０１１」の場合のビット線電圧を１．８Ｖに、書き込みデータが「１００」の場合のビット線電圧を２．４Ｖに、書き込みデータが「１０１」の場合のビット線電圧を３．０Ｖに、書き込みデータが「１１０」の場合のビット線電圧を３．６Ｖに、書き込みデータが「１１１」の場合のビット線電圧を８．０Ｖに設定すれば、書き込みレベルの異なる全てのデータの書き込みをほぼ同時に終了させることが可能である。
【０００６】
【発明が解決しようとする課題】
しかしながら、実際のＮＡＮＤ型フラッシュメモリの書き込み動作においては、省電力化および素子面積の低減を図る観点から、いわゆるセルフブーストまたはローカルセルフブーストという手法が用いられる。
【０００７】
ここで、図９を参照して、セルフブーストを用いた書き込み方法について説明する。ＮＡＮＤ型フラッシュメモリにおけるメモリセルは、フローティングゲート（ＦＧ）およびコントロールゲート（ＣＧ）を有するＭＯＳトランジスタにより構成されている。そして、このメモリセルトランジスタが所定の複数個直列に接続されたものによりメモリストリングが構成されている。ＮＡＮＤ型フラッシュメモリのメモリセルアレイにおいては、メモリストリングが複数個並列に配置され、同一行のメモリセルトランジスタが共通のワード線によって接続されている。図９に示す例では、８個の直列に接続されたメモリセルトランジスタＭ0 〜Ｍ7 によって一つのメモリストリングが構成されている。メモリストリングの一端（メモリセルトランジスタＭ7 のドレイン）は選択トランジスタＤＳを介してビット線ＢＬと接続され、メモリストリングの他端（メモリセルトランジスタＭ0 のソース）は選択トランジスタＳＳを介してソース線ＳＬと接続されている。そして、メモリセルトランジスタＭ0 〜Ｍ7 のコントロールゲートがそれぞれワード線ＷＬ０〜ＷＬ７と接続され、選択トランジスタＤＳのゲートがドレイン側選択ゲート線ＤＳＧと接続され、選択トランジスタＳＳのゲートがソース側選択ゲート線ＳＳＧと接続されている。
【０００８】
セルフブーストを用いた書き込み方法においては、ドレイン側選択ゲート線ＤＳＧの電圧がＶCCレベルに設定されると共に、ソース側選択ゲート線ＳＳＧの電圧がＧＮＤレベルに設定される。そして、アドレスデコード信号によって書き込み対象とされるメモリストリングが選択されると、選択されたメモリストリングと接続されたビット線が書き込みデータに応じた電圧ＶBLに設定されると共に、非選択のメモリストリングと接続されたビット線がプリチャージレベルのままフローティング状態にされる。この後、書き込み対象ページとされた選択ワード線（図９に示す例ではワード線ＷＬ４）が所定の書き込み電圧ＶPGM に設定されると共に、それ以外の非選択ワード線が書き込みパス電圧Ｖpass（＜ＶPGM ）に設定され、書き込み対象のメモリセルトランジスタにデータの書き込みがなされる。
【０００９】
このとき、書き込みデータが消去状態と同じ（書き込みデータが「１１１」）のメモリセルトランジスタのチャネルおよび非選択側のメモリストリングのメモリセルトランジスタのチャネルは、そのメモリストリングのドレイン側の選択トランジスタＤＳによって対応するビット線ＢＬから切り離され、ワード線（主に非選択ワード線）との容量結合により非書き込み電位にブーストされる。
【００１０】
しかしながら、セルフブーストまたはローカルセルフブーストを用いた書き込み方法では、上述したように、ドレイン側選択ゲート線ＤＳＧがＶCCレベルに設定されるため、ビット線ＢＬを介してメモリストリングのメモリセルトランジスタのチャネルに供給できる電圧は、メモリストリングのドレイン側の選択トランジスタＤＳによってＶCC−ＶthDSG （ＶthDSG は選択トランジスタＤＳのしきい値電圧）に制限される。したがって、書き込み時にビット線ＢＬに印加できる電圧の上限は、ＶCC−ＶthDSG からマージンを見た電圧、例えば１．５Ｖとなる。
【００１１】
また、多値型のＮＡＮＤ型フラッシュメモリにおいては、書き込み速度の点からは、書き込みデータに応じて設定されるビット線電圧が書き込みデータと１対１に対応していることが望ましい。しかしながら、８値型のＮＡＮＤ型フラッシュメモリにおいては、８値のラッチ回路をビット線数本分のピッチに収める必要があるため、現実的には、書き込みデータが「００ｘ」（ｘ：０または１）の場合のビット線電圧を０Ｖ、書き込みデータが「０１ｘ」（ｘ：０または１）の場合のビット線電圧をＶＢ１、書き込みデータが「１０ｘ」（ｘ：０または１）の場合のビット線電圧をＶＢ２、書き込みデータが「１１０」の場合の電圧をＶＢ３、書き込みデータが「１１１」の場合のビット線電圧をＶCC（ただし、ＶＢ１，ＶＢ２，ＶＢ３は０Ｖより大きくＶCCより小さい電圧）といった具合に、複数のデータに対して１つのビット線電圧を設定することが行われている。
【００１２】
したがって、これまで、８値型のＮＡＮＤ型フラッシュメモリにおける実際の書き込み時には、例えば図８（ｂ）に示すように、書き込みデータが「００ｘ」（ｘ：０または１）の場合のビット線電圧が０Ｖに、書き込みデータが「０１ｘ」（ｘ：０または１）の場合のビット線電圧が１．２Ｖに、書き込みデータが「１０ｘ」（ｘ：０または１）の場合のビット線電圧が１．５Ｖに、書き込みデータが「１１０」の場合のビット線電圧が１．５Ｖに、書き込みデータが「１１１」の場合のビット線電圧がＶCCに設定され、これによって多値並列書き込みが行われている。
【００１３】
以下に、図面を参照して、多値並列書き込みを行うようにした８値型のＮＡＮＤ型フラッシュメモリの構成およびその書き込み動作について説明する。
【００１４】
図１０は、先に本願出願人により提案されている８値型のＮＡＮＤ型フラッシュメモリの主要部を示す。図１０において、符号１０１はメモリセルアレイを示し、符号１０２はビット線電圧発生回路を示す。
【００１５】
図１０に示すように、メモリセルアレイ１０１は、例えば、フローティングゲート（ＦＧ）およびコントロールゲート（ＣＧ）を有し、それぞれが３ビットのメモリセルとして機能するＭＯＳトランジスタ（メモリセルトランジスタ）がマトリクス状に配置されたものであり、同一行のメモリセルトランジスタのコントロールゲートが共通のワード線ＷＬ０〜ＷＬ１５に接続されたメモリストリングＡ０〜Ａｎにより構成されている。なお、図１０においては、メモリストリングＡ２以降が図示省略されている。
【００１６】
メモリストリングは、メモリセルトランジスタが直列に複数個接続されたものである。メモリストリングＡ０は、メモリセルトランジスタＭ0-0 〜Ｍ15-0により構成されている。メモリセルトランジスタＭ15-0のドレインが選択トランジスタＤＳ０のソースと接続され、選択トランジスタＤＳ０のドレインがビット線ＢＬ０と接続されている。一方、メモリセルトランジスタＭ0-0 のソースが選択トランジスタＳＳ０のドレインと接続され、選択トランジスタＳＳ０のソースがソース線ＳＬと接続されている。また、メモリセルトランジスタＭ0-0 〜Ｍ15-0のコントロールゲートが、それぞれワード線ＷＬ０〜ＷＬ１５と接続されている。同様に、メモリストリングＡ１は、メモリセルトランジスタＭ0-1 〜Ｍ15-1により構成されている。メモリセルトランジスタＭ15-1のドレインが選択トランジスタＤＳ１のソースと接続され、選択トランジスタＤＳ１のドレインがビット線ＢＬ１と接続されている。一方、メモリセルトランジスタＭ0-1 のソースが選択トランジスタＳＳ１のドレインと接続され、選択トランジスタＳＳ１のソースがソース線ＳＬと接続されている。また、メモリセルトランジスタＭ0-1 〜Ｍ15-1のコントロールゲートが、それぞれワード線ＷＬ０〜ＷＬ１５と接続されている。このようにメモリストリングＡ０，Ａ１と各線とが接続され、他のメモリストリングＡ２〜Ａｎに関しても同様の接続関係とされている。したがって、メモリストリングＡ０〜Ａｎの一端は、選択トランジスタＤＳ０〜ＤＳｎを介してビット線ＢＬ０〜ＢＬｎと接続され、メモリストリングＡ０〜Ａｎの他端は、選択トランジスタＳＳ０〜ＳＳｎを介してソース線ＳＬと接続されている。そして、選択トランジスタＤＳ０〜ＤＳｎのゲートが共通のドレイン側選択ゲート線ＤＳＧと接続され、選択トランジスタＳＳ０〜ＳＳｎのゲートが共通のソース側選択ゲート線ＳＳＧと接続されている。メモリセルアレイ１０１においては、上述のようなメモリストリングＡ０〜Ａｎが並列に配置されている。
【００１７】
ビット線ＢＬ０およびＢＬ１に対応して設けられているビット線電圧発生回路１０２は、ｎチャネルＭＯＳトランジスタからなるトランジスタＮ１０１〜Ｎ１１１、インバータの入出力同士を結合してなるラッチ回路ＬＱ２，ＬＱ１，ＬＱ０およびｐチャネルＭＯＳトランジスタからなるトランジスタＰ１０１により構成されている。また、ビット線電圧発生回路１０２からは、所定の定電圧源と接続されたビット線電圧供給ラインＶＢＬ１，ＶＢＬ２，ＶＢＬ３が導出されている。このＮＡＮＤ型フラッシュメモリにおいては、ラッチ回路ＬＱ２〜ＬＱ０を含む１つのビット線電圧発生回路１０２に対して２本のビット線が選択的に接続される構成（ビット線shared）を採っている。なお、ビット線ＢＬ２以降に対応するビット線電圧発生回路も同様の構成とされており、これらの部分に関する説明は、説明を簡単とするため省略する。
【００１８】
ビット線電圧発生回路１０２により、書き込み時に、書き込みデータに応じたビット線電圧が発生され、そのビット線電圧がビット線ＢＬ０，ＢＬ１を通じてメモリセルアレイ１０１のメモリセルトランジスタのチャネルに与えられる。
【００１９】
ビット線ＢＬ０とノードＳＡとの間には、高耐圧のｎチャネルＭＯＳトランジスタからなるトランジスタＨＮ１０１およびＨＮ１０３が直列に接続されている。また、ビット線ＢＬ１とノードＳＡとの間には、高耐圧のｎチャネルＭＯＳトランジスタからなるトランジスタＨＮ１０２およびＨＮ１０４が直列に接続されている。トランジスタＨＮ１０１，ＨＮ１０２のゲートに共通の制御信号ＴＲＮが供給される。トランジスタＨＮ１０３のゲートにアドレスデコード信号ＡｉＢが供給され、トランジスタＨＮ１０４のゲートにアドレスデコード信号ＡｉＮが供給される。
【００２０】
ビット線電圧発生回路１０２においては、ノードＳＡと電源電圧Ｖcc（ＶCCは例えば３．３Ｖ）の供給ラインとの間にトランジスタＰ１０１が接続されている。トランジスタＰ１０１のゲートには制御信号Ｖref が供給される。また、ノードＳＡと接地ラインとの間にトランジスタＮ１０１が接続されている。トランジスタＮ１０１のゲートには制御信号ＤＩＳが供給される。
【００２１】
また、ビット線電圧発生回路１０２においては、トランジスタＮ１０２のドレインがノードＳＡと接続されている。トランジスタＮ１０２のソースがトランジスタＮ１０３，Ｎ１０５、Ｎ１０７、Ｎ１０９のドレインと接続されている。トランジスタＮ１０２のゲートには制御信号ＰＧＭが供給される。
【００２２】
トランジスタＮ１０２のソースと接地ラインとの間にトランジスタＮ１０３，Ｎ１０４が直列に接続されている。トランジスタＮ１０２のソースとビット線電圧供給ラインＶＢＬ１との間にトランジスタＮ１０５，Ｎ１０６が直列に接続されている。トランジスタＮ１０２のソースとビット線電圧供給ラインＶＢＬ２との間にトランジスタＮ１０７，Ｎ１０８が直列に接続されている。トランジスタＮ１０２のソースとビット線電圧供給ラインＶＢＬ３との間にトランジスタＮ１０９，Ｎ１１０，Ｎ１１１が直列に接続されている。
【００２３】
ラッチ回路ＬＱ２，ＬＱ１，ＬＱ０はそれぞれ記憶ノードＱ２，Ｑ１，Ｑ０と、その反転記憶ノード／Ｑ２，／Ｑ１，／Ｑ０とを有している。なお、／は反転を示すバーを意味している。
【００２４】
ラッチ回路ＬＱ２の反転記憶ノード／Ｑ２はトランジスタＮ１０４，Ｎ１０６のゲートと接続され、記憶ノードＱ２はトランジスタＮ１０７，Ｎ１０９のゲートと接続されている。ラッチ回路ＬＱ１の反転記憶ノード／Ｑ１はトランジスタＮ１０３，Ｎ１０８のゲートと接続され、記憶ノードＱ１はトランジスタＮ１０５，Ｎ１１０のゲートと接続されている。ラッチ回路ＬＱ０の反転記憶ノード／Ｑ０はトランジスタＮ１１１のゲートと接続されている。
【００２５】
次に、この８値型のＮＡＮＤ型フラッシュメモリの書き込み動作について、図１１のタイミングチャートを参照して説明する。
【００２６】
書き込み動作の前には、制御信号ＰＧＭがローレベル（ＧＮＤレベル）に設定されてトランジスタＮ１０２がオフされ、ビット線ＢＬ０，ＢＬ１と書き込み制御回路１０２とが切り離されている。そして、制御信号ＤＩＳがハイレベル（Ｖccレベル）に、制御信号ＴＲＮおよびアドレスデコード信号ＡｉＢ，ＡｉＮが（Ｖcc−Ｖth）レベルに設定されている。このときトランジスタＨＮ１０１，ＨＮ１０２，ＨＮ１０３，ＨＮ１０４およびトランジスタＮ１０１がオンしていることにより、全ビット線は接地されている。また、ビット線電圧供給ラインＶＢＬ１は電圧ＶＢ１に、ビット線電圧供給ラインＶＢＬ２は電圧ＶＢ２に、ビット線電圧供給ラインＶＢＬ３は電圧ＶＢ３に設定されている。これらの電圧ＶＢ１，ＶＢ２，ＶＢ３は０Ｖより大きくＶCCより小さい電圧であり、一例をあげると、電圧ＶＢ１＝１．２Ｖ、電圧ＶＢ２＝１．５Ｖ、電圧ＶＢ３＝１．５Ｖである。
【００２７】
この状態で書き込みが起動された場合には、書き込みデータがデータバスを介してビット線電圧発生回路１０２のラッチ回路ＬＱ２，ＬＱ１，ＬＱ０に供給され、そして、その書き込みデータがラッチ回路ＬＱ２，ＬＱ１，ＬＱ０に取り込まれて保持される。その後、制御信号ＤＩＳがローレベルに切り換えられ、ビット線ＢＬ０，ＢＬ１が接地ラインと切り離される。そして、制御信号ＴＲＮおよびアドレスデコード信号ＡｉＢ，ＡｉＮがＶCC以上の所定のハイレベル、例えばＰ５Ｖ（読み出し時のパス電圧で５〜６Ｖ程度の電圧）レベルに設定されると共に、制御信号Ｖref がローレベル（ＧＮＤレベル）に設定される。これにより、全ビット線がＶccに充電される。また、メモリセルアレイ１０１のドレイン側選択ゲート線ＤＳＧがＶCCレベルに、ソース側選択ゲート線ＳＳＧがＧＮＤレベルに設定される。メモリストリングＡ０のメモリセルトランジスタのチャネルＣＨ０およびメモリストリングＡ１のメモリセルトランジスタのチャネルＣＨ１は、（ＶCC−ＶthDSG ）に充電される。ＶthDSG は選択トランジスタＤＳ０，ＤＳ１のしきい値電圧である。
【００２８】
その後、アドレスデコード信号ＡｉＢ，ＡｉＮで書き込み対象とされるメモリストリングが選択される。ここでは、例えば、メモリストリングＡ０が書き込み対象として選択されている場合について説明する。この場合、制御信号Ｖref がビット線ＢＬ０などのリーク電流を補償するだけの電流をトランジスタＰ１０１が流すことが可能な所定レベルの電圧（例えば２Ｖ）に設定される。また、アドレスデコード信号ＡｉＮがローレベル（ＧＮＤレベル）に設定され、トランジスタＨＮ１０４がオフ状態に切り換えられ、非選択側のビット線ＢＬ１がＶccに充電された状態でフローティング状態に保持され、メモリストリングＡ１のメモリセルトランジスタのチャネルＣＨ１が（ＶCC−ＶthDSG ）に保持される。
【００２９】
そして、一定時間経過後、制御信号ＰＧＭがハイレベルに設定されてトランジスタＮ１０２がオンに切り換えられる。このことで、選択ビット線ＢＬ０とビット線電圧発生回路１０２とが接続され、選択ビット線ＢＬ０が書き込みデータに応じた電圧に設定される。
【００３０】
書き込みデータが「００ｘ」（ｘ：０または１）の場合には、トランジスタＮ１０３，Ｎ１０４がオンし、図１０においてＰＡＴＨ１で示される電流路が形成され、ビット線ＢＬ０は接地ラインと接続される。したがって、ビット線ＢＬ０およびメモリストリングＡ０のメモリセルトランジスタのチャネルＣＨ０はＧＮＤレベルに放電される。
【００３１】
書き込みデータが「０１ｘ」（ｘ：０または１）の場合には、トランジスタＮ１０５，Ｎ１０６がオンし、図１０においてＰＡＴＨ２で示される電流路が形成され、ビット線ＢＬ０はビット線電圧供給ラインＶＢＬ１と接続される。したがって、ビット線ＢＬ０およびメモリストリングＡ０のメモリセルトランジスタのチャネルＣＨ０は電圧ＶＢ１（＝１．２Ｖ）に放電される。
【００３２】
書き込みデータが「１０ｘ」（ｘ：０または１）の場合には、トランジスタＮ１０７，Ｎ１０８がオンし、図１０においてＰＡＴＨ３で示される電流路が形成され、ビット線ＢＬ０はビット線電圧供給ラインＶＢＬ２と接続される。したがって、ビット線ＢＬ０およびメモリストリングＡ０のメモリセルトランジスタのチャネルＣＨ０は電圧ＶＢ２（＝１．５Ｖ）に放電される。
【００３３】
書き込みデータが「１１０」（ｘ：０または１）の場合には、トランジスタＮ１０９，Ｎ１１０，Ｎ１１１がオンし、図１０においてＰＡＴＨ４で示される電流路が形成され、ビット線ＢＬ０はビット線電圧供給ラインＶＢＬ３と接続される。したがって、ビット線ＢＬ０およびメモリストリングＡ０のメモリセルトランジスタのチャネルＣＨ０は電圧ＶＢ３（＝１．５Ｖ）に放電される。
【００３４】
なお、書き込みデータが「１１１」の場合には、電流路が形成されず、ビット線ＢＬ０は、接地ラインおよびビット線供給ラインＶＢＬ１〜ＶＢＬ３のいずれにも接続されない。したがって、ビット線ＢＬ０はＶccに充電された状態でフローティング状態にされ、メモリストリングＡ０のメモリセルトランジスタのチャネルＣＨ０はＶCC−ＶthDSG に保持される。
【００３５】
上述したように選択されたメモリストリングＡ０と接続されている選択ビット線ＢＬ０が書き込みデータに応じた電圧に設定された後、ワード線ＷＬ０〜ＷＬ１５のうち、書き込み対象ページとされる選択ワード線が書き込み電圧ＶPGM に設定されると共に、それ以外の非選択ワード線が書き込みパス電圧Ｖpass（＜ＶPGM ）に設定され、所定のメモリセルトランジスタに対して書き込みがなされる。
【００３６】
このとき、書き込みデータが「１１１」以外のメモリセルトランジスタにおいては、選択ワード線に印加されたワード線電圧（書き込み電圧ＶPGM ）とメモリセルトランジスタのチャネル電圧との電界によりファウラーノードハイムトンネリング（Fowler-Nordheim Tunneling ：以後ＦＮトンネリング）現象が起こり、データの書き込みがなされる。また、書き込みデータが「１１１」のメモリセルトランジスタのチャネルおよび非選択側のメモリストリングＡ１のメモリセルトランジスタのチャネルＣＨ１は、ドレイン側の選択トランジスタＤＳ０，ＤＳ１によってビット線ＢＬ０，ＢＬ１から切り離され、ワード線との容量結合により非書き込み電位にブーストされ、これらのメモリセルトランジスタにはデータの書き込みがなされないようになっている。
【００３７】
上述のように構成された８値型のＮＡＮＤ型フラッシュメモリにおいては、書き込みレベルの異なる書き込みデータが並列に書き込まれるため、各レベルの書き込みデータをステップ毎に書き込む場合に比べて書き込み時間が短縮されるという利点がある。
【００３８】
ところで、通常、ＮＡＮＤ型フラッシュメモリにおいては、書き込み動作時に、選択ワード線に対して所定のパルス幅を有するパルス状のワード線電圧（書き込みパルス）を印加し、この書き込みサイクルを繰り返し行うことにより、メモリセルに対してデータを小刻みに分割して書き込むようなことが行われている。このような書き込みを行う場合には、書き込み回数の削減を図る観点から、書き込み開始時のワード線電圧を所定の初期電圧に設定し、徐々に所定のステップ幅で段階的にワード線電圧を増加させながら書き込みを順次行うＩＳＰＰ（Incremental Step Pulse Programming）と称される方法が用いられる。
【００３９】
しかしながら、上述した８値型のＮＡＮＤ型フラッシュメモリにおいて、多値並列書き込みを行う場合は、理想的なビット線電圧と実際のビット線電圧との差が最も大きい、書き込みデータが「１１０」のメモリセルトランジスタが過剰書き込みとならないように、書き込み開始時のワード線電圧を、この書き込みデータが「１１０」のメモリセルのうち書き込み速度が最も速いメモリセルが１回目の書き込みで丁度書き込みレベルに達するような電圧に設定する必要がある。この場合、ワード線電圧の初期値が、理想的な電圧よりも書き込みデータが「１１０」の場合の理想的なビット線電圧と実際のビット線電圧との差分だけ低い電圧に設定された状態から書き込みが開始されるため、データ「１１０」よりも書き込みレベルが深いデータが書き込まれるメモリセルでは、書き込み開始時の電界が理想的な場合に比べて低く設定されることになる（現状ではＩＳＰＰの開始時の電圧を例えば１５Ｖとしている。このとき書き込みデータが「１１０」の場合のビット線電圧の理想値と実際の値との差は３．６−１．５＝２．１Ｖである。この場合、理想的なＩＳＰＰの開始時の電圧はほぼ１７Ｖである）。その結果、書き込み回数が増えてトータルの書き込み時間が長くなるという不都合が生じる。
【００４０】
したがって、この発明の目的は、ビット線電圧を書き込みデータに応じて変えて多値並列書き込みを行う場合に、書き込み時間を短縮することができる不揮発性半導体記憶装置およびそのデータ書き込み方法を提供することにある。
【００４１】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の発明は、
ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化し、しきい値電圧に応じた値のデータを記憶するメモリセルを有し、ｎビット（ｎ≧２）の多値データを並列にかつページ単位でメモリセルに書き込むようにした不揮発性半導体記憶装置であって、
セルフブーストまたはローカルセルフブーストを用いた書き込み動作時に、ワード線にパルス状のワード線電圧を印加することにより、選択するメモリセルをプログラム禁止状態にブーストし、この際、書き込みデータに応じて、非書き込み電位から、ビット線に所定の電圧を印加するとともに、該ビット線に所定の電圧を印加するタイミングを書込みデータに応じて制御することにより、書き込み対象のメモリセルに実質的にデータの書き込みがなされる時間に対応する実効的なワード線電圧のパルス幅を制御するようにした書き込み制御手段を有することを特徴とするものである。
【００４２】
この発明の第２の発明は、
ワード線およびビット線への印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化し、しきい値電圧に応じた値のデータを記憶するメモリセルを有し、ｎビット（ｎ≧２）の多値データを並列にかつページ単位でメモリセルに書き込むようにした不揮発性半導体記憶装置のデータ書き込み方法であって、
セルフブーストまたはローカルセルフブーストを用いた書き込み動作時に、ワード線にパルス状のワード線電圧を印加することにより、選択するメモリセルをプログラム禁止状態にブーストし、この際、書き込みデータに応じて、非書き込み電位から、ビット線に所定の電圧を印加するとともに、該ビット線に所定の電圧を印加するタイミングを書込みデータに応じて制御することにより、書き込み対象のメモリセルに実質的にデータの書き込みがなされる時間に対応する実効的なワード線電圧のパルス幅を制御するようにしたことを特徴とするものである。
【００４３】
この発明において、不揮発性半導体記憶装置は、典型的には、ＮＡＮＤ型フラッシュメモリであり、メモリセルは、フローティングゲートおよびコントロールゲートを有するＭＯＳトランジスタからなる。
【００４４】
この発明において、不揮発性半導体記憶装置は、好適には、メモリセルが複数個接続され、その一端および他端がゲート電圧に応じて導通状態が制御される選択トランジスタを介してビット線およびソース線に接続されたメモリストリングが並列に配置されていると共に、同一行のメモリセルの制御ゲートが共通のワード線によって接続されたものである。この場合、書き込み動作時には、セルフブーストまたはローカルセルフブーストを用いてｎビット（ｎ≧２）の多値データを並列にかつページ単位でメモリセルに書き込むようにする。
【００４５】
以下に、この発明の原理について説明する。
【００４６】
図１は、参考文献（Symp. on VLSI Circuits, Digest of Technical Papers, p.168, (1996) ）に示されている、ＮＡＮＤ型フラッシュメモリにおいてＩＳＰＰを用いて書き込みを行った場合の、メモリセルのしきい値電圧の変化のワード線電圧（書き込みパルス）のパルス幅依存性を示すグラフである。図１において、横軸は書き込み回数を表し、縦軸はメモリセルのしきい値電圧Ｖth（Ｖ）を表す。図１においては、ワード線電圧のパルス幅を２μｓ、５μｓ、１０μｓ、２０μｓ、５０μｓとした場合のしきい値電圧Ｖthの実測値が黒丸で示され、計算値が実線で示されている。なお、いずれの場合も、ワード線電圧の初期値は１４．５Ｖであり、１回の書き込みサイクル毎のワード線電圧のステップ幅は０．５Ｖである。したがって、横軸は、その書き込みサイクルにおけるワード線電圧に対応している。
【００４７】
図１より、ＮＡＮＤ型フラッシュメモリの書き込み動作において、パルス状のワード線電圧の初期値およびステップ幅を同一条件にし、パルス幅のみ変化させた場合、最初の数回の書き込みサイクルでは、ワード線電圧のパルス幅が長い方がメモリセルのしきい値電圧Ｖthのシフト量（上昇量）が大きく、それ以降の書き込みサイクルでは、ワード線電圧のパルス幅に関係なく、ワード線電圧のステップ幅にほぼ等しい量だけメモリセルのしきい値電圧Ｖthがシフト（上昇）することがわかる。これは、メモリセルにおける書き込み時の電界が同じでも、ワード線電圧のパルス幅を短く（ワード線電圧の印加時間を短く）設定した方が、メモリセルのしきい値電圧Ｖthのシフトを遅らせることができることを意味している。すなわち、ワード線電圧のパルス幅を短く設定して書き込みを行うということは、実質的にビット線電圧が実際の電圧より高い状態で書き込みを行うのと等価である。
【００４８】
ここで、８値型のＮＡＮＤ型フラッシュメモリにおいて、書き込みデータに応じてワード線電圧のパルス幅を制御して、多値並列書き込みを行う場合について説明する。
【００４９】
８値型のＮＡＮＤ型フラッシュメモリの場合、メモリセルトランジスタのしきい値電圧Ｖthは、図２に示すように、「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」、「１１１」の各データ内容に対応する８状態（分布７〜分布０）をとる。図２中、ＶVF1 〜ＶVF7 およびＶRD1 〜ＶRD7 は、各状態に対応するベリファイ動作時および通常読み出し時の選択ワード線電圧（ただし、ＶVF7 ＞ＶRD7 ＞ＶVF6 ＞ＶRD6 ＞ＶVF5 ＞ＶRD5 ＞ＶVF4 ＞ＶRD4 ＞ＶVF3 ＞ＶRD3 ＞ＶVF2 ＞ＶRD2 ＞ＶVF1 ＞ＶRD1 ）であり、一例を挙げると、ＶVF7 ＝３．８Ｖ，ＶRD7 ＝３．６Ｖ，ＶVF6 ＝３．２Ｖ，ＶRD6 ＝３．０Ｖ，ＶVF5 ＝２．６Ｖ，ＶRD5 ＝２．４Ｖ，ＶVF4 ＝２．０Ｖ，ＶRD4 ＝１．８Ｖ，ＶVF3 ＝１．４Ｖ，ＶRD3 ＝１．２Ｖ，ＶVF2 ＝０．８Ｖ，ＶRD2 ＝０．６Ｖ，ＶVF1 ＝０．２Ｖ，ＶRD1 ＝０Ｖである。
【００５０】
この８値型のＮＡＮＤ型フラッシュメモリにおいては、セルフブーストまたはローカルセルフブーストを考えなければ、理想的な書き込み時のビット線電圧は、例えば、図２（ａ）に示すように、書き込みデータが「０００」の場合、０Ｖ、書き込みデータが「００１」の場合、０．６Ｖ、書き込みデータが「０１０」の場合、１．２Ｖ、書き込みデータが「０１１」の場合、１．８Ｖ、書き込みデータが「１００」の場合、２．４Ｖ、書き込みデータが「１０１」の場合、３．０Ｖ、書き込みデータが「１１０」の場合、３．６Ｖ、書き込みデータが「１１１」の場合、８Ｖである。
【００５１】
実際には、この８値型のＮＡＮＤ型フラッシュメモリの書き込み動作は、書き込み禁止のメモリセルのチャネルをビット線から切り離して、ワード線との容量結合によって非書き込み電位にブーストする、いわゆるセルフブーストまたはローカルセルフブーストが用いられる。この場合、実際の書き込み時のビット線電圧は、例えば図２（ｂ）に示すように、書き込みデータが「００ｘ」（ｘ：０または１）の場合、０Ｖ、書き込みデータが「０１ｘ」（ｘ：０または１）の場合、１．２Ｖ、書き込みデータが「１０ｘ」（ｘ：０または１）の場合、１．５Ｖ、書き込みデータが「１１０」の場合、１．５Ｖ、書き込みデータが「１１１」の場合、ＶCCに設定される。
【００５２】
また、上述の８値型のＮＡＮＤ型フラッシュメモリにおいて、書き込みレベルの浅い、データ「１１０」やデータ「１０ｘ」（ｘ：０または１）を書き込む場合のワード線電圧のパルス幅を、それよりも書き込みレベルの深い、データ「０ｘｘ」（ｘ：０または１）を書き込む場合のワード線電圧のパルス幅より短く設定すれば、データ「１１０」やデータ「１０ｘ」（ｘ：０または１）を書き込む場合のビット線電圧が実際の電圧より高い状態に設定されているのと等価となり、その結果、ＩＳＰＰを用いた書き込みにおいて、書き込み開始時のワード線電圧を高く設定することが可能となる。
【００５３】
また、上述の８値型のＮＡＮＤ型フラッシュメモリにおいてメモリセルにデータを書き込む場合は、書き込みレベルの浅いデータが書き込まれるメモリセルほど、消去状態から書き込み終了と判定されるまでのしきい値電圧のシフト量が小さいため、書き込みが速く終了する。したがって、書き込みレベルの浅いデータが書き込まれるメモリセルに対しては、ワード線電圧のパルス幅を短く設定して書き込みを行っても、そのパルス幅を適切に選べば、トータルの書き込み時間を増加させることはない。
【００５４】
したがって、書き込み時間を短縮する上では、書き込みレベルの浅いデータを書き込む場合ほど、ワード線電圧のパルス幅を短く設定するのが好都合であると言える。
【００５５】
ところで、ＮＡＮＤ型フラッシュメモリにおいては、通常、選択ワード線に所定のパルス幅のワード線電圧を印加し、ページ単位でメモリセルにデータの書き込みを行うようにしている。したがって、実際に選択ワード線に印加するワード線電圧よりパルス幅の短いパルスによってメモリセルにデータの書き込みを行う場合は、選択ワード線にワード線電圧が印加されても、一定期間はメモリセルに対してデータの書き込みがなされないようにする必要がある。このような場合には、以下に示すようなステップで制御を行い、メモリセルに実際にデータの書き込みがなされる時間、すなわち、実効的なワード線電圧のパルス幅を、実際に選択ワード線に印加するワード線電圧のパルス幅よりも短くしてやればよい。
【００５６】
すなわち、まず、書き込み対象のメモリセルと接続される選択ビット線が電源電圧ＶCCに充電されている状態（ただし、メモリストリングのドレイン側の選択トランジスタのゲート電圧は電源電圧ＶCCに設定されているものとする）でワード線電圧を立ち上げ、書き込み対象のメモリセルのチャネルを、書き込み禁止のメモリセルに対して行うのと同様に、セルフブーストまたはローカルセルフブーストにより非書き込み電位までブーストする。そして、一定時間経過後に、ビット線電圧を書き込みデータに応じた電圧に切り替え、これによって、書き込み対象のメモリセルのチャネルをビット線を介して書き込みデータに応じた電圧に放電させ、以降、書き込みサイクルの終了まで書き込みを行う。この際、書き込みデータの書き込みレベルが浅い場合ほど、ビット線電圧を書き込みデータに応じた電圧に切り替えるタイミングを遅くしてやれば、書き込みレベルの浅いデータが書き込まれるメモリセルほど、実効的なワード線電圧のパルス幅が短くなる。
【００５７】
ここで、ワード線電圧の電圧値が等しいときのワード線電圧のパルス幅の違いによるしきい値電圧Ｖthの差を、図１において、例えば５回目の書き込みサイクル後に到達するしきい値電圧Ｖthから読み取ると、
（Ａ）２０μｓの場合と１０μｓの場合との差：０．７Ｖ
（Ｂ）２０μｓの場合と５μｓの場合との差：１．１Ｖ
（Ｃ）２０μｓの場合と２μｓの場合との差：１．７Ｖ
となる。実際に選択ワード線に印加する書き込みパルスのパルス幅を２０μｓとする場合は、上述の（Ａ）〜（Ｃ）の関係に基づいて、書き込みデータに応じた実効的なワード線電圧のパルス幅（印加時間）が設定される。
【００５８】
具体的には、実際に選択ワード線に印加するパルス状のワード線電圧のパルス幅を２０μｓとし、多値並列書き込み時のビット線電圧を図２（ｂ）に示すように設定する場合は、書き込みデータに応じて実効的なワード線電圧のパルス幅を、例えば図２（ｃ）に示すよう設定する。すなわち、書き込みデータが「０ｘｘ」（ｘ：０または１）の場合の実効的なワード線電圧のパルス幅を２０μｓとし、書き込みデータが「１０ｘ」（ｘ：０または１）の場合の実効的なワード線電圧のパルス幅を１０μｓとし、書き込みデータが「１１０」の場合の実効的なワード線電圧のパルス幅を２μｓとする。なお、書き込みデータが「１１１」の場合には、実質的にデータの書き込みがなされないので、実効的なワード線電圧のパルス幅は０μｓである。
【００５９】
ここで、書き込みデータが「０ｘｘ」（ｘ：０または１）の場合の実効的なワード線電圧のパルス幅は、実際に選択ワード線に印加するワード線電圧のパルス幅と等しく、したがって、書き込みデータが「０ｘｘ」（ｘ：０または１）の場合には、ワード線電圧の立ち上げと同時に、実質的なデータの書き込みが開始される。これに対して、書き込みデータが「１０ｘ」（ｘ：０または１）の場合および「１１０」の場合の実効的なワード線電圧のパルス幅は、実際に選択ワード線に印加するワード線電圧のパルス幅より短く、したがって、書き込みデータが「１０ｘ」（ｘ：０または１）の場合には、ワード線電圧を立ち上げてから１０μｓ経過後に実質的なデータの書き込みが開始され、書き込みデータが「１１０」の場合には、さらに８μｓ経過後（ワード線電圧を立ち上げてから１８μｓ経過後）に実質的なデータの書き込みが開始される。
【００６０】
このように、多値並列書き込み時のビット線電圧を図２（ｂ）に示すように設定し、かつ、実効的なワード線電圧のパルス幅を図２（ｃ）に示すように設定した場合の実質的なビット線電圧（換算ビット線電圧）は、上述の（Ａ）〜（Ｃ）の関係に基づいて、全てのデータの書き込み時間を２０μｓとした場合に換算すると、図２（ｄ）に示すようになる。すなわち、書き込みデータが「００ｘ」（ｘ：０または１）の場合の換算ビット線電圧は０＋０＝０Ｖとなり、書き込みデータが「０１ｘ」（ｘ：０または１）の場合の換算ビット線電圧は１．２＋０＝１．２Ｖとなり、書き込みデータが「１０ｘ」（ｘ：０または１）の場合の換算ビット線電圧は１．５＋０．７＝２．２Ｖとなり、書き込みデータが「１１０」の場合の換算ビット線電圧は１．５＋１．７＝３．２Ｖとなる。
【００６１】
このときの理想的な書き込み時のビット線電圧と換算ビット線電圧との差（（ａ）−（ｄ））を、図２（ｅ）に示す。ここで、書き込みデータに応じて実効的なワード線電圧のパルス幅を制御するようなことを行わなかった場合（全てのデータの書き込み時間を同一とした場合）、理想的なビット線電圧と換算ビット線電圧との差が最も大きくなるのは、書き込みデータが「１１０」の場合であり、このときの理想的なビット線電圧と換算ビット線電圧との差は２．１Ｖであった。これに対して、図２（ｅ）に示すように、書き込みデータに応じて実効的なワード線電圧のパルス幅を制御して多値並列書き込みを行う場合に、理想的なビット線電圧と換算ビット線電圧との差が最も大きくなるのは、書き込みデータが「１０１」の場合であり、このときの理想的なビット線電圧と換算ビット線電圧との差は０．８Ｖである。この場合、書き込み開始時のワード線電圧は、この書き込みデータが「１０１」のメモリセルのうち書き込み速度が最も速いメモリセルが１回目の書き込みサイクルで丁度書き込みレベルに達するような電圧に設定すればよく、理想的な電圧値より０．８Ｖだけ低い電圧に設定すればよい。これに対して、書き込みデータに応じて実質的なワード線電圧のパルス幅を制御するようなことを行わなかった場合（全てのデータの書き込み時間を同一（例えば２０μｓ）に設定した場合）、理想的なビット線電圧と実際のビット線電圧との差は、書き込みデータが「１１０」の場合に最大となり、その値は２．１Ｖである。
【００６２】
以上のように、この発明による不揮発性半導体記憶装置およびそのデータ書き込み方法によれば、書き込み動作時に、ワード線にパルス状のワード線電圧を印加してメモリセルにデータの書き込みを行い、この際、書き込み対象のメモリセルに実質的にデータの書き込みがなされる時間に対応する実効的なワード線電圧のパルス幅を書き込みデータに応じて制御するようにしていることにより、書き込み開始時のワード線電圧を高く設定することができる。
【００６３】
【発明の実施の形態】
以下、この発明の実施形態について図面を参照して説明する。
【００６４】
図３および図４は、この発明の一実施形態による８値型のＮＡＮＤ型フラッシュメモリを示す。図３は、この８値型のＮＡＮＤ型フラッシュメモリの主要部の構成を示し、図４は、この８値型のＮＡＮＤ型フラッシュメモリのメモリセルアレイの等価回路を示す。このＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、ビット線電圧発生回路２および読み出し／ベリファイ制御回路３などにより構成される。
【００６５】
メモリセルアレイ１は、図４に示すように、例えば、フローティングゲート（ＦＧ）およびコントロールゲート（ＣＧ）を有し、それぞれが３ビットのメモリセルとして機能するＭＯＳトランジスタ（メモリセルトランジスタ）がマトリクス状に配置されたものであり、同一行のメモリセルが共通のワード線ＷＬ０〜ＷＬ１５に接続されたメモリストリングＡ０〜Ａｎにより構成されている。なお、図４においては、メモリストリングＡ２以降が省略されている。
【００６６】
一つのメモリストリングは、メモリセルトランジスタが直列に複数個接続されたものである。メモリストリングＡ０は、メモリセルトランジスタＭ0-0 〜Ｍ15-0により構成されている。メモリセルトランジスタＭ15-0のドレインが選択トランジスタＤＳ０のソースと接続され、選択トランジスタＤＳ０のドレインがビット線ＢＬ０と接続されている。一方、メモリセルトランジスタＭ0-0 のソースが選択トランジスタＳＳ０のドレインと接続され、選択トランジスタＳＳ０のソースがソース線ＳＬと接続されている。また、メモリセルトランジスタＭ0-0 〜Ｍ15-0のコントロールゲートが、それぞれワード線ＷＬ０〜ＷＬ１５と接続されている。同様に、メモリストリングＡ１は、メモリセルトランジスタＭ0-1 〜Ｍ15-1により構成されている。メモリセルトランジスタＭ15-1のドレインが選択トランジスタＤＳ１のソースと接続され、選択トランジスタＤＳ１のドレインがビット線ＢＬ１と接続されている。一方、メモリセルトランジスタＭ0-1 のソースが選択トランジスタＳＳ１のドレインと接続され、選択トランジスタＳＳ１のソースがソース線ＳＬと接続されている。また、メモリセルトランジスタＭ0-1 〜Ｍ15-1のコントロールゲートが、それぞれワード線ＷＬ０〜ＷＬ１５と接続されている。
【００６７】
このようにメモリストリングＡ０，Ａ１と各線とが接続され、他のメモリストリングＡ２〜Ａｎに関しても同様の接続関係とされている。したがって、メモリストリングＡ０〜Ａｎの一端は、選択トランジスタＤＳ０〜ＤＳｎを介してビット線ＢＬ０〜ＢＬｎと接続され、メモリストリングＡ０〜Ａｎの他端は、選択トランジスタＳＳ０〜ＳＳｎを介してソース線ＳＬと接続されている。そして、選択トランジスタＤＳ０〜ＤＳｎのゲートが共通のドレイン側選択ゲート線ＤＳＧと接続され、選択トランジスタＳＳ０〜ＳＳｎのゲートが共通のソース側選択ゲート線ＳＳＧと接続されている。メモリセルアレイ１においては、上述のようなメモリストリングＡ０〜Ａｎが並列に配置されている。
【００６８】
ビット線ＢＬ０およびＢＬ１に対応して設けられているビット線電圧発生回路２は、図３に示すように、ｎチャネルＭＯＳトランジスタからなるトランジスタＮ１〜Ｎ１４、インバータの入出力同士を結合してなるラッチ回路ＬＱ２，ＬＱ１，ＬＱ０およびｐチャネルＭＯＳトランジスタからなるトランジスタＰ１により構成されている。また、ビット線電圧発生回路２からは、所定の定電圧源と接続されたビット線電圧供給ラインＶＢＬ１，ＶＢＬ２，ＶＢＬ３が導出されている。このＮＡＮＤ型フラッシュメモリにおいては、ラッチ回路ＬＱ２〜ＬＱ０を含む１つのビット線電圧発生回路２に対して２本のビット線が選択的に接続される構成（ビット線shared）を採っている。なお、ビット線ＢＬ２以降に対応するビット線電圧発生回路も同様の構成とされおり、これらの部分に関する説明は、説明を簡単とするため省略する。また、他の回路部分に関しても、ビット線ＢＬ０およびＢＬ１に対応する部分にのみ注目し、その部分に関してのみ説明する。
【００６９】
ビット線電圧発生回路２により、書き込み時に、書き込みデータに応じたビット線電圧が発生され、そのビット線電圧がビット線ＢＬ０，ＢＬ１を通じてメモリセルアレイ１のメモリセルトランジスタのチャネルに与えられる。ベリファイ時には、ビット線電圧発生回路２のラッチ回路ＬＱ２，ＬＱ１，ＬＱ０の記憶ノードＱ２，Ｑ１，Ｑ０は、メモリセルアレイ１のメモリセルトランジスタに書き込みが十分に行なわれると、「１１１」に設定される。読み出し時には、メモリセルアレイ１のメモリセルトランジスタのしきい値電圧が検出されてデータの読み出が行なわれる。この時、ラッチ回路ＬＱ２，ＬＱ１，ＬＱ０の記憶ノードＱ２，Ｑ１，Ｑ０には、読み出されたデータがデコードされて設定されていく。
【００７０】
読み出し／ベリファイ制御回路３は、ｎチャネルＭＯＳトランジスタからなるトランジスタＮ１５〜Ｎ４１により構成されている。この読み出し／ベリファイ制御回路３は、読み出し時またはベリファイ時に、ラッチ回路ＬＱ２、ＬＱ１、ＬＱ０の状態を制御するものである。読み出し／ベリファイ制御回路３からは、制御信号φＬＡＴ０〜φＬＡＴ９の供給ラインが導出されている。この制御信号φＬＡＴ０〜φＬＡＴ９の供給ラインに、パルス状の信号が供給される。
【００７１】
ビット線ＢＬ０とノードＳＡとの間には、高耐圧のｎチャネルＭＯＳトランジスタからなるトランジスタＨＮ１およびＨＮ３が直列に接続されている。また、ビット線ＢＬ１とノードＳＡとの間には、高耐圧のｎチャネルＭＯＳトランジスタからなるトランジスタＨＮ２およびＨＮ４が直列に接続されている。トランジスタＨＮ１，ＨＮ２のゲートに共通の制御信号ＴＲＮが供給される。トランジスタＨＮ３のゲートにアドレスデコード信号ＡｉＢが供給され、トランジスタＨＮ４のゲートにアドレスデコード信号ＡｉＮが供給される。
【００７２】
ビット線電圧発生回路２においては、ノードＳＡと電源電圧Ｖcc（ＶCCは例えば３．３Ｖ）の供給ラインとの間にトランジスタＰ１が接続されている。トランジスタＰ１のゲートには制御信号Ｖref が供給される。また、ノードＳＡと接地ラインＧＮＤとの間にトランジスタＮ１が接続されている。トランジスタＮ１のゲートには制御信号ＤＩＳが供給される。
【００７３】
また、ビット線電圧発生回路２においては、トランジスタＮ２のドレインがノードＳＡと接続されている。トランジスタＮ２のソースがトランジスタＮ３，Ｎ５、Ｎ７、Ｎ９のドレインと接続されている。トランジスタＮ２のゲートには制御信号ＰＧＭが供給される。
【００７４】
トランジスタＮ２のソースと接地ラインとの間にトランジスタＮ３，Ｎ４が直列に接続されている。トランジスタＮ２のソースとビット線電圧供給ラインＶＢＬ１との間にトランジスタＮ５，Ｎ６が直列に接続されている。トランジスタＮ２のソースとビット線電圧供給ラインＶＢＬ２との間にトランジスタＮ７，Ｎ８が直列に接続されている。トランジスタＮ２のソースとビット線電圧供給ラインＶＢＬ３との間にトランジスタＮ９，Ｎ１０，Ｎ１１が直列に接続されている。なお、この一実施形態によるＮＡＮＤ型フラッシュメモリにおいては、上述のようにＧＮＤレベルのビット線電圧を供給する電源が接地ラインとなっているが、これは、例えば、ＧＮＤレベルのビット線電圧を供給することが可能なビット線電圧供給ライン（例えばＶＢＬ０とする）をさらに設けて、トランジスタＮ２のソースとこのビット線電圧供給ラインＶＢＬ０との間にトランジスタＮ３，Ｎ４を直列に接続するようにしてもよい。
【００７５】
ラッチ回路ＬＱ２，ＬＱ１，ＬＱ０はそれぞれ記憶ノードＱ２，Ｑ１，Ｑ０と、その反転記憶ノード／Ｑ２，／Ｑ１，／Ｑ０とを有している。なお、／は反転を示すバーを意味している。
【００７６】
ラッチ回路ＬＱ２の反転記憶ノード／Ｑ２はトランジスタＮ４，Ｎ６のゲートと接続され、記憶ノードＱ２はトランジスタＮ７，Ｎ９のゲートと接続されている。ラッチ回路ＬＱ１の反転記憶ノード／Ｑ１はトランジスタＮ３，Ｎ８のゲートと接続され、記憶ノードＱ１はトランジスタＮ５，Ｎ１０のゲートと接続されている。ラッチ回路ＬＱ０の反転記憶ノード／Ｑ０はトランジスタＮ１１のゲートと接続されている。
【００７７】
また、ラッチ回路ＬＱ２の記憶ノードＱ２、ラッチ回路ＬＱ１の記憶ノードＱ１、ラッチ回路ＬＱ０の記憶ノードＱ０のそれぞれと接地ラインとの間に、トランジスタＮ１２，Ｎ１３，Ｎ１４が接続されている。トランジスタＮ１２，Ｎ１３，Ｎ１４のゲートにリセット信号ＲＳＴが供給される。
【００７８】
読み出し／ベリファイ制御回路３においては、トランジスタＮ１５，Ｎ１６，Ｎ１７のゲートが、ビット線電圧発生回路２のノードＳＡと接続されている。トランジスタＮ１５のドレインがラッチ回路ＬＱ２の反転記憶ノード／Ｑ２と接続され、トランジスタＮ１６のドレインがラッチ回路ＬＱ１の反転記憶ノード／Ｑ１と接続され、トランジスタＮ１７のドレインがラッチ回路ＬＱ０の反転記憶ノード／Ｑ０と接続されている。
【００７９】
トランジスタＮ１５のソースと接地ラインとの間にトランジスタＮ１８が接続されていると共に、これと並列的にトランジスタＮ１９，Ｎ２０，Ｎ２１が直列に接続されている。
【００８０】
トランジスタＮ１６のソースがトランジスタＮ２２のドレインおよびトランジスタＮ２７のドレインと接続されている。トランジスタＮ２２のソースと接地ラインとの間にトランジスタＮ２３，Ｎ２４が直列に接続されていると共に、これと並列的にトランジスタＮ２５，Ｎ２６が直列に接続されている。トランジスタＮ２７のソースと接地ラインとの間にトランジスタＮ２８，Ｎ２９が直列に接続されていると共に、これと並列的にトランジスタＮ３０，Ｎ３１が直列に接続されている。
【００８１】
トランジスタＮ１７のソースがトランジスタＮ３２のドレインおよびトランジスタＮ３７のドレインと接続されている。トランジスタＮ３２のソースと接地ラインとの間にトランジスタＮ３３，Ｎ３４が直列に接続されていると共に、これと並列的にトランジスタＮ３５，Ｎ３６が直列に接続されている。トランジスタＮ３７のソースと接地ラインとの間にトランジスタＮ３８，Ｎ３９が直列に接続されていると共に、これと並列的にトランジスタＮ４０，Ｎ４１が直列に接続されている。
【００８２】
読み出し／ベリファイ制御回路３からは、制御信号φＬＡＴ０〜φＬＡＴ９の供給ラインが導出される。トランジスタＮ１８のゲートに制御信号φＬＡＴ０が供給される。トランジスタＮ２１のゲートに制御信号φＬＡＴ１が供給される。トランジスタＮ２４のゲートに制御信号φＬＡＴ２が供給される。トランジスタＮ２６のゲートに制御信号φＬＡＴ３が供給される。トランジスタＮ２９のゲートに制御信号φＬＡＴ４が供給される。トランジスタＮ３１のゲートに制御信号φＬＡＴ５が供給される。トランジスタＮ３４のゲートに制御信号φＬＡＴ６が供給される。トランジスタＮ３６のゲートに制御信号φＬＡＴ７が供給される。トランジスタＮ３９のゲートに制御信号φＬＡＴ８が供給される。トランジスタＮ４１のゲートに制御信号φＬＡＴ９が供給される。
【００８３】
ラッチ回路ＬＱ２の反転記憶ノード／Ｑ２がトランジスタＮ２７，Ｎ３７のゲートと接続され、記憶ノードＱ２がトランジスタＮ２２，Ｎ３２のゲートと接続されている。ラッチ回路ＬＱ１の反転記憶ノード／Ｑ１がトランジスタＮ３５，Ｎ４０のゲートと接続され、記憶ノードＱ１がトランジスタＮ３３，Ｎ３８のゲートと接続されている。ラッチ回路ＬＱ０の反転記憶ノード／Ｑ０がトランジスタＮ２８，Ｎ２３のゲートと接続され、記憶ノードＱ０がトランジスタＮ３０，Ｎ２５，Ｎ２０のゲートと接続されている。
【００８４】
そして、ラッチ回路ＬＱ２の記憶ノードＱ２とバスラインＩＯ０との間にトランジスタＮ５１が接続され、ラッチ回路ＬＱ１の記憶ノードＱ１とバスラインＩＯ１との間にトランジスタＮ５２が接続され、ラッチ回路ＬＱ０の記憶ノードＱ０とバスラインＩＯ２との間にトランジスタＮ５３が接続されている。また、カラムゲートとしてのトランジスタＮ５１，Ｎ５２，Ｎ５３のゲートが信号Ｙ１＿０の供給ラインと接続されている。
【００８５】
また、図示は省略するが、このＮＡＮＤ型フラッシュメモリは、各信号線に供給する所定の電圧を発生させるための昇圧回路およびその制御回路を有している。具体的には、このＮＡＮＤ型フラッシュメモリは、後述する書き込み電圧ＶPGM 発生用の昇圧回路およびその制御回路、書き込みパス電圧Ｖpass発生用の昇圧回路およびその制御回路、Ｐ５Ｖ（読み出し時のパス電圧で例えば５Ｖ〜６Ｖ程度）発生用の昇圧回路およびその制御回路を有している。
【００８６】
上述のように構成されたこの一実施形態によるＮＡＮＤ型フラッシュメモリにおいて、１個のメモリセルトランジスタに３ビットからなり８値をとるデータが記録される。３ビットからなり８値をとるデータのしきい値電圧Ｖthの分布と、データ内容とは、例えば図２に示すような対応関係とされる。
【００８７】
具体的には、図２において分布７はデータ「０００」が書き込まれて第７の正のしきい値電圧Ｖthの書き込み状態とされるメモリセルトランジスタの分布であり、分布６はデータ「００１」が書き込まれて第６の正のしきい値電圧Ｖthの書き込み状態とされるメモリセルトランジスタの分布であり、分布５はデータ「０１０」が書き込まれて第５の正のしきい値電圧Ｖthの書き込み状態とされるメモリセルトランジスタの分布であり、分布４はデータ「０１１」が書き込まれて第４の正のしきい値電圧Ｖthの書き込み状態とされるメモリセルトランジスタの分布であり、分布３はデータ「１００」が書き込まれて第３の正のしきい値電圧Ｖthの書き込み状態とされるメモリセルトランジスタの分布であり、分布２はデータ「１０１」が書き込まれて第２の正のしきい値電圧Ｖthの書き込み状態とされるメモリセルトランジスタの分布であり、分布１はデータ「１１０」が書き込まれて第１の正のしきい値電圧Ｖthの書き込み状態とされるメモリセルトランジスタの分布である。また、図２において分布０はデータ「１１１」が書き込まれて負のしきい値電圧Ｖthの消去状態とされるメモリセルトランジスタの分布である。
【００８８】
また、図２においては、後述するベリファイ動作における読み出し時の各状態に対する選択ワード線電圧がＶVF1,ＶVF2,ＶVF3,ＶVF4,ＶVF5,ＶVF6,ＶVF7 で示され、通常読み出し時の各状態に対する選択ワード線電圧がＶRD1,ＶRD2,ＶRD3,ＶRD4,ＶRD5,ＶRD6,ＶRD7 で示されている。その大小関係は、ＶVF7 ＞ＶRD7 ＞ＶVF6 ＞ＶRD6 ＞ＶVF5 ＞ＶRD5 ＞ＶVF4 ＞ＶRD4 ＞ＶVF3 ＞ＶRD3 ＞ＶVF2 ＞ＶRD2 ＞ＶVF1 ＞ＶRD1 とされる。一例を挙げると、ＶVF7 ＝３．８Ｖ，ＶRD7 ＝３．６Ｖ，ＶVF6 ＝３．２Ｖ，ＶRD6 ＝３．０Ｖ，ＶVF5 ＝２．６Ｖ，ＶRD5 ＝２．４Ｖ，ＶVF4 ＝２．０Ｖ，ＶRD4 ＝１．８Ｖ，ＶVF3 ＝１．４Ｖ，ＶRD3 ＝１．２Ｖ，ＶVF2 ＝０．８Ｖ，ＶRD2 ＝０．６Ｖ，ＶVF1 ＝０．２Ｖ，ＶRD1 ＝０Ｖである。
【００８９】
上述のように構成されたこの一実施形態によるＮＡＮＤ型フラッシュメモリにおける書き込み動作、ベリファイ動作および通常読み出し動作について以下に説明する。
【００９０】
まず、この一実施形態によるＮＡＮＤ型フラッシュメモリの書き込み動作について説明する。図５に、この一実施形態によるＮＡＮＤ型フラッシュメモリの書き込み動作における各部の信号の状態を示す。なお、ここでは、メモリストリングＡ０が書き込み対象として選択されているものとする。この一実施形態によるＮＡＮＤ型フラッシュメモリにおいては、書き込み動作とベリファイ動作とを繰り返し行うことにより、書き込み対象のメモリセルトランジスタに対して所望のデータが書き込まれてゆく。この際、書き込み開始時のワード線電圧を所定の初期電圧に設定し、徐々に所定のステップ幅で段階的にワード線電圧を増加させながら書き込みを順次行うＩＳＰＰと称される方法が用いられる。
【００９１】
書き込み動作の前には、制御信号ＰＧＭがローレベル（ＧＮＤレベル）に設定されてトランジスタＮ２がオフされ、ビット線ＢＬ０，ＢＬ１と書き込み制御回路２とが切り離されている。そして、制御信号ＤＩＳがハイレベル（Ｖccレベル）に、制御信号ＴＲＮおよびアドレスデコード信号ＡｉＢ，ＡｉＮが（Ｖcc−Ｖth）レベルに設定されている。このときトランジスタＨＮ１，ＨＮ２，ＨＮ３，ＨＮ４およびトランジスタＮ１がオンしていることにより、全ビット線は接地されている。また、ビット線電圧供給ラインＶＢＬ１の電圧は電圧ＶＢ１（例えば１．２Ｖ）に設定され、ビット線電圧供給ラインＶＢＬ２およびビット線電圧供給ラインＶＢＬ３の電圧はＶCCレベルに設定されている。
【００９２】
この状態で書き込みが起動された場合には、書き込みデータがデータバスを介してビット線電圧発生回路２のラッチ回路ＬＱ２，ＬＱ１，ＬＱ０に供給され、そして、その書き込みデータがラッチ回路ＬＱ２，ＬＱ１，ＬＱ０に取り込まれて保持される。このラッチ回路ＬＱ２，ＬＱ１，ＬＱ０のラッチデータに基づいて書き込みが行われる。その後、制御信号ＤＩＳがローレベルに切り換えられ、ビット線ＢＬ０，ＢＬ１が接地ラインと切り離される。そして、制御信号ＴＲＮおよびアドレスデコード信号ＡｉＢ，ＡｉＮがＶCC以上の所定のハイレベル、例えばＰ５Ｖレベルに設定されると共に、制御信号Ｖref がローレベル（ＧＮＤレベル）に設定される。これにより、全ビット線がＶccに充電される。また、メモリセルアレイ１のドレイン側選択ゲート線ＤＳＧがＶCCレベルに、ソース側選択ゲート線ＳＳＧがＧＮＤレベルに設定される。メモリストリングＡ０のメモリセルトランジスタのチャネルＣＨ０およびメモリストリングＡ１のメモリセルトランジスタのチャネルＣＨ１は、（ＶCC−ＶthDSG ）に充電される。ＶthDSG は選択トランジスタＤＳ０，ＤＳ１のしきい値電圧である。
【００９３】
その後、アドレスデコード信号ＡｉＢ，ＡｉＮで書き込み対象とされるメモリストリングが選択される。ここでは、例えば、メモリストリングＡ０が書き込み対象として選択されている場合について説明する。この場合、ビット線電圧供給ラインＶＢＬ１が電圧ＶＢ１に設定され、ビット線電圧供給ラインＶＢＬ２およびＶＢＬ３がＶCCレベルに設定されている状態で、制御信号Ｖref がビット線ＢＬ０などのリーク電流を補償するだけの電流をトランジスタＰ１が流すことが可能な所定レベルの電圧（例えば２Ｖ）に設定される。また、アドレスデコード信号ＡｉＮがローレベル（ＧＮＤレベル）に設定され、トランジスタＨＮ４がオフ状態に切り換えられ、非選択側のビット線ＢＬ１がＶccに充電された状態でフローティング状態に保持され、メモリストリングＡ１のメモリセルトランジスタのチャネルＣＨ１が（ＶCC−ＶthDSG ）レベルに保持される。
【００９４】
そして、一定時間経過後、制御信号ＰＧＭがハイレベルに設定されてトランジスタＮ２がオンに切り換えられる。このことで、選択ビット線ＢＬ０とビット線電圧発生回路２とが接続され、選択ビット線ＢＬ０が書き込みデータに応じた電圧に設定される。
【００９５】
このとき、書き込みデータが「００ｘ」（ｘ：０または１）の場合には、トランジスタＮ３，Ｎ４がオンし、ビット線ＢＬ０は接地ラインと接続される。したがって、ビット線ＢＬ０およびメモリストリングＡ０のメモリセルトランジスタのチャネルＣＨ０はＧＮＤレベルに放電される。
【００９６】
書き込みデータが「０１ｘ」（ｘ：０または１）の場合には、トランジスタＮ５，Ｎ６がオンし、ビット線ＢＬ０はビット線電圧供給ラインＶＢＬ１と接続される。したがって、ビット線ＢＬ０およびメモリストリングＡ０のメモリセルトランジスタのチャネルＣＨ０は電圧ＶＢ１（＝１．２Ｖ）に放電される。
【００９７】
書き込みデータが「１０ｘ」（ｘ：０または１）の場合には、トランジスタＮ７，Ｎ８がオンし、ビット線ＢＬ０はビット線電圧供給ラインＶＢＬ２と接続される。したがって、ビット線ＢＬ０はＶCCに保持され、メモリストリングＡ０のメモリセルトランジスタのチャネルＣＨ０は（ＶCC−ＶthDSG ）に保持される。
【００９８】
書き込みデータが「１１０」の場合には、トランジスタＮ９，Ｎ１０，Ｎ１１がオンし、ビット線ＢＬ０はビット線電圧供給ラインＶＢＬ３と接続される。したがって、ビット線ＢＬ０はＶCCに保持され、メモリストリングＡ０のメモリセルトランジスタのチャネルＣＨ０は（ＶCC−ＶthDSG ）に保持される。
【００９９】
なお、書き込みデータが「１１１」の場合には、電流路が形成されず、ビット線ＢＬ０は、接地ラインおよびビット線供給ラインＶＢＬ１〜ＶＢＬ３のいずれにも接続されない。したがって、ビット線ＢＬ０はＶccに充電された状態でフローティング状態にされ、メモリストリングＡ０のメモリセルトランジスタのチャネルＣＨ０は（ＶCC−ＶthDSG ）に保持される。
【０１００】
その後、ワード線にパルス幅が例えば２０μｓのパルス状のワード線電圧が印加される。この場合、ワード線ＷＬ０〜ＷＬ１５のうち、書き込み対象ページとされる選択ワード線が書き込み電圧ＶPGM に設定され、それ以外の非選択ワード線が書き込みパス電圧Ｖpassに設定される。
【０１０１】
このとき、書き込みデータが「００ｘ」（ｘ：０または１）および「０１ｘ」（ｘ：０または１）のメモリセルトランジスタにおいては、選択ワード線に印加されたワード線電圧（書き込み電圧ＶPGM ）とメモリセルトランジスタのチャネル電圧との電界によりＦＮトンネリング現象が起こり、データの書き込みが開始される。また、書き込みデータが「１０ｘ」（ｘ：０または１）、「１１０」および「１１１」のメモリセルトランジスタのチャネル、ならびに、非選択側のメモリストリングＡ１のメモリセルトランジスタのチャネルＣＨ１は、ドレイン側の選択トランジスタＤＳ０，ＤＳ１によってビット線ＢＬ０，ＢＬ１から切り離され、ワード線との容量結合により非書き込み電位にブーストされ、これらのメモリセルトランジスタに対してはデータの書き込みが行われない。
【０１０２】
したがって、この間、書き込みデータが「００ｘ」（ｘ：０または１）および「０１ｘ」（ｘ：０または１）のメモリセルトランジスタに対してのみ、データの書き込みが行われる。
【０１０３】
そして、ワード線電圧の印加を開始してから所定時間、例えば１０μｓ経過後、ビット線電圧供給ラインＶＢＬ２の電圧がＶCCレベルから電圧ＶＢ２（例えば１．５Ｖ）に切り換えられる。
【０１０４】
このとき、書き込みデータが「１０ｘ」（ｘ：０または１）の場合には、ビット線ＢＬ０は電圧ＶＢ２（＝１．５Ｖ）に放電され、選択トランジスタＤＳ０がオンし、メモリストリングＡ０のメモリセルトランジスタのチャネルＣＨ０は電圧ＶＢ２（＝１．５Ｖ）に設定される。このことにより、書き込みデータが「１０ｘ」（ｘ：０または１）のメモリセルトランジスタにおいて、データの書き込みが開始される。書き込みデータが「００ｘ」（ｘ：０または１）のメモリセルトランジスタおよび書き込みデータが「０１ｘ」（ｘ：０または１）のメモリセルトランジスタにおいては、データの書き込みが継続して行われる。書き込みデータが「１１０」および「１１１」のメモリセルトランジスタのチャネル、ならびに、非選択側のメモリストリングＡ１のメモリセルトランジスタのチャネルＣＨ１は、非書き込み電位にブーストされた状態に保持され、これらのメモリセルトランジスタに対してはデータの書き込みが行われない。
【０１０５】
したがって、この間、書き込みデータが「００ｘ」（ｘ：０または１）、「０１ｘ」（ｘ：０または１）および「１０ｘ」（ｘ：０または１）のメモリセルトランジスタに対して、データの書き込みが行われる。
【０１０６】
さらに、ビット線電圧供給ラインＶＢＬ２の電圧が電圧ＶＢ２に切り換えられてから所定時間、例えば８μｓ経過後（ワード線電圧の印加を開始してから１８μｓ経過後）、ビット線電圧供給ラインＶＢＬ３の電圧がＶCCレベルから電圧ＶＢ３（例えば１．５Ｖ）に切り換えられる。
【０１０７】
このとき、書き込みデータが「１１０」の場合には、ビット線ＢＬ０は電圧ＶＢ３（＝１．５Ｖ）に放電され、選択トランジスタＤＳ０がオンし、メモリストリングＡ０のメモリセルトランジスタのチャネルＣＨ０は電圧ＶＢ３（＝１．５Ｖ）に設定される。このことにより、書き込みデータが「１１０」のメモリセルトランジスタにおいて、データの書き込みが開始される。書き込みデータが「００ｘ」（ｘ：０または１）のメモリセルトランジスタ、書き込みデータが「０１ｘ」（ｘ：０または１）のメモリセルトランジスタおよび書き込みデータが「１０ｘ」（ｘ：０または１）のメモリセルトランジスタにおいては、データの書き込みが継続して行われる。書き込みデータが「１１１」のメモリセルトランジスタのチャネルおよび非選択側のメモリストリングＡ１のメモリセルトランジスタのチャネルＣＨ１は、非書き込み電位にブーストされた状態に保持され、これらのメモリセルトランジスタに対してはデータの書き込みが行われない。
【０１０８】
したがって、この間、書き込みデータが「００ｘ」（ｘ：０または１）、「０１ｘ」（ｘ：０または１）、「１０ｘ」（ｘ：０または１）および「１１０」のメモリセルトランジスタに対して、データの書き込みが行われる。
【０１０９】
そして、ビット線電圧供給ラインＶＢＬ３の電圧が電圧ＶＢ３に切り換えられてから２μｓ経過後（ワード線電圧の印加を開始してから２０μｓ経過後）、ワード線電圧が０Ｖに設定され、書き込みサイクルが終了される。
【０１１０】
上述の書き込み動作においては、ビット線電圧発生回路２において、ビット線電圧を書き込みデータに応じた電圧に設定されるタイミングが、書き込みデータの書き込みレベルが浅い場合ほど遅くされているのが特徴的である。
【０１１１】
具体的には、書き込みデータが「００ｘ」（ｘ：０または１）および「０１ｘ」（ｘ：０または１）の場合、ワード線電圧が立ち上げられる前に、ビット線ＢＬ０がそれぞれ０Ｖ、電圧ＶＢ１（＝１．２Ｖ）に設定され、書き込みデータが「１０ｘ」（ｘ：０または１）の場合、ワード線電圧が立ち上がってから１０μｓ経過後にビット線ＢＬ０が電圧ＶＢ２（＝１．５）に設定され、書き込みデータが「１１０」の場合、ワード線電圧が立ち上がってから１８μｓ経過後にビット線ＢＬ０が電圧ＶＢ３（＝１．５Ｖ）に設定される。この場合、メモリセルトランジスタに対して実質的にデータの書き込みがなされる時間は、書き込みデータが「０ｘｘ」（ｘ：０または１）の場合、２０μｓであり、書き込みデータが「１０ｘ」（ｘ：０または１）の場合、１０μｓであり、書き込みデータが「１１０」の場合、２μｓである。なお、書き込みデータが「１１１」の場合、メモリセルトランジスタに対して実質的にデータの書き込みがなされる時間は、０μｓである。この実質的にデータの書き込みがなされる時間は、実効的なワード線電圧のパルス幅（印加時間）に対応している。
【０１１２】
このように、この一実施形態においては、ビット線電圧を書き込みデータに応じた電圧に設定されるタイミングを、書き込みデータに応じて制御することにより、書き込みデータに応じた実効的なワード線電圧のパルス幅の制御が行われている。
【０１１３】
次に、ベリファイ動作について説明する。図６に、この一実施形態によるＮＡＮＤ型フラッシュメモリのベリファイ動作における各部の信号の状態を示す。なお、ここでは、上述の書き込み動作に引き続き、メモリストリングＡ０がベリファイ対象として選択されているものとする。
【０１１４】
上述の書き込み動作において、ワード線電圧ＶWLがＧＮＤレベルに設定されて１回の書き込みサイクルが終了された後、制御信号ＰＧＭがＶCCレベルからＧＮＤレベルに切り換えられ、ビット線ＢＬ０とビット線電圧発生回路２とが切り離される。そして、制御信号ＤＩＳがハイレベル、アドレスデコード信号ＡｉＮがＰ５Ｖレベルに設定されると共に、アドレスデコード信号ＡｉＢおよび制御信号ＴＲＮが書き込み時のままＰ５Ｖレベルに設定され、この間に、全ビット線が接地される。一定時間経過後、制御信号ＴＲＮがＧＮＤレベルに設定され、さらに一定時間経過後、制御信号ＤＩＳがＧＮＤレベルに切り換えられる。そして、アドレスデコード信号ＡｉＮがＧＮＤレベルに設定され、非選択側のビット線ＢＬ１がフローティング状態とされると共に、制御信号ＴＲＮが（ＶCC−Ｖth）レベルに設定される。このとき、アドレスデコード信号ＡｉＢがＰ５Ｖレベルであることにより、選択ビット線ＢＬ０とノードＳＡとが接続される。
【０１１５】
このベリファイ動作では、１回の書き込みが終了する毎にデータ「０００」，「００１」，「０１０」，「０１１」，「１００」，「１０１」，「１１０」に対応したしきい値電圧Ｖthの判定が行われる。このしきい値電圧Ｖthの判定は、制御信号ＤＩＳがローレベルに切り換えられた後、ドレイン側選択ゲート線ＤＳＧおよびソース側選択ゲート線ＳＳＧが非選択ワード線の電圧と同じ所定のハイレベルの電圧、例えばＰ５Ｖに設定され、選択ワード線の電圧ＶWLを例えばＶVF7 →ＶVF6 →ＶVF5 →ＶVF4 →ＶVF3 →ＶVF2 →ＶVF1 の順序で段階的に下げながらなされる。
【０１１６】
まず、各ワード線電圧での実際のしきい値電圧Ｖthの判定の前処理として制御信号Ｖref がローレベル（ＧＮＤレベル）に設定されてトランジスタＰ１がオンされ、ビット線ＢＬ０に対して電源電圧Ｖccでの充電がなされる。ある程度時間が経過すると、ビット線ＢＬ０の電圧が上昇し、トランジスタＨＮ１のゲート−ソース間の電位差がＶth´（Ｖth´はトランジスタＨＮ１のしきい値電圧）以下となるとき自動的にトランジスタＨＮ１，ＨＮ３がオフする。したがって、ビット線ＢＬ０は（Ｖcc−Ｖth−Ｖth´）レベル（例えば１Ｖ程度）に充電され、ノードＳＡはＶccレベルとなる。
【０１１７】
上述した状態で以て選択ワード線の電圧を所定値とすると共に、ラッチ回路ＬＱ２〜ＬＱ０のノードＱ２〜Ｑ０が所定データに設定された状態で、セル電流の有無をビット線ＢＬ０およびノードＳＡの電圧に反映させてしきい値電圧Ｖthの判定がなされる。つまり、所定のメモリセルトランジスタのしきい値電圧Ｖth以上の電圧がそのコントロールゲートに供給されてセル電流が流れる場合には、ビット線ＢＬ０の電圧が降下し、トランジスタＨＮ１，ＨＮ３がオンする。したがって、ノードＳＡは、ビット線ＢＬ０の電圧（ＶCC−Ｖth−Ｖth´）とほぼ等しい電圧まで降下する。また、所定のメモリセルトランジスタのしきい値電圧Ｖth未満の電圧がそのコントロールゲートに供給される場合には、セル電流が流れず、ビット線ＢＬ０の電圧が降下することがなく、ノードＳＡの電圧は、そのままＶccレベルに保持される。この関係に基づいてしきい値電圧Ｖthの判定がなされる。
【０１１８】
ビット線ＢＬ０の充電が完了すると、制御信号Ｖref がビット線ＢＬ０のリーク電流を補償するだけの電流をトランジスタＰ１が流すことが可能な所定レベルの電圧（例えば、２Ｖ）に設定される。
【０１１９】
まず、選択ワード線の電圧ＶWLがＶVF7 に設定され、書き込みデータが「０００」に対応するしきい値電圧Ｖthの判定がなされる。ここで、メモリセルトランジスタのしきい値電圧ＶthがＶVF7 より大きい（Ｖth＞ＶVF7 ）場合には、セルに電流が流れないことにより、ビット線ＢＬ０の電圧は変化せず、ノードＳＡはＶccレベルに保持される。このとき、トランジスタＮ１５、Ｎ１６、Ｎ１７がオンする。
【０１２０】
そして、一定時間経過後、パルス状の信号である制御信号φＬＡＴ０、φＬＡＴ２、φＬＡＴ６が順次ハイレベルに設定される。
【０１２１】
制御信号φＬＡＴ０がハイレベルに設定されると、トランジスタＮ１８がオンし、このときトランジスタＮ１５がオンしていることにより、ラッチ回路ＬＱ２の反転記憶ノード／Ｑ２がローレベルに設定されて記憶ノードＱ２がローレベルからハイレベルに反転する。このとき、ラッチ回路ＬＱ２の記憶ノードＱ２と接続されたトランジスタＮ２２，Ｎ３２のゲートがハイレベルになる。
【０１２２】
制御信号φＬＡＴ２がハイレベルに設定されると、トランジスタＮ２４がオンし、このときトランジスタＮ２３，Ｎ２２およびトランジスタＮ１６がオンしていることにより、ラッチ回路ＬＱ１の反転記憶ノード／Ｑ１がローレベルに設定されて記憶ノードＱ１がローレベルからハイレベルに反転する。このとき、ラッチ回路ＬＱ１の記憶ノードＱ１と接続されたトランジスタＮ３３のゲートがハイレベルになる。
【０１２３】
制御信号φＬＡＴ６がハイレベルに設定されると、トランジスタＮ３４がオンし、このときトランジスタＮ３３，Ｎ３２およびトランジスタＮ１７がオンしていることにより、ラッチ回路ＬＱ０の反転記憶ノード／Ｑ０がローレベルに設定されて記憶ノードＱ０がローレベルからハイレベルに反転する。
【０１２４】
以上により、書き込みデータが「０００」のメモリセルトランジスタで、そのしきい値電圧ＶthがＶVF7 より大きい（Ｖth＞ＶVF7 ）場合、ラッチ回路ＬＱ２、ＬＱ１、ＬＱ０のラッチデータは「１１１」に反転し、書き込み禁止状態とされる。
【０１２５】
一方、メモリセルトランジスタのしきい値電圧ＶthがＶVF7 より小さい（Ｖth＜ＶVF7 ）場合、リーク補償電流より大きいセル電流が流れ、ノードＳＡの電圧が降下してトランジスタＨＮ１，ＨＮ３がオンし、ビット線ＢＬ０の容量ＣBLとノードＳＡの容量ＣSA（＜＜ＣBL）との間で電荷の再分配が起こり、ノードＳＡの電圧がビット線ＢＬ０の電圧（ＶCC−Ｖth−Ｖth´）とほぼ同程度のローレベル（例えば１Ｖ程度）となる。このため、制御信号φＬＡＴ０，φＬＡＴ２，φＬＡＴ６によりトランジスタＮ１８，Ｎ２４，Ｎ３４がオンしても、トランジスタＮ１５，Ｎ１６，Ｎ１７のゲートがローレベル（例えば、１Ｖ）となっているため、トランジスタＮ１５，Ｎ１６，Ｎ１７のそれぞれのドレイン−ソース間が高抵抗な状態とされ、ラッチ回路ＬＱ２〜ＬＱ０の記憶ノードＱ２〜Ｑ０を反転させるのに必要な電流を流すことができず、結果として設定状態が保持される。
【０１２６】
選択ワード線の電圧ＶWLがＶVF7 に設定された状態でのしきい値電圧Ｖthの判定が完了すると、再度、制御信号Ｖref がローレベルに設定されてトランジスタＰ１がオンされ、ビット線ＢＬ０に対して電源電圧Ｖccでの充電がなされる。ビット線ＢＬ０の充電が完了すると、制御信号Ｖref が所定レベルの電圧（例えば、２Ｖ）に設定される。
【０１２７】
次に、選択ワード線の電圧ＶWLがＶVF6 に設定され、書き込みデータが「００１」に対応するしきい値電圧Ｖthの判定がなされる。ここで、メモリセルトランジスタのしきい値電圧ＶthがＶVF6 より大きい（Ｖth＞ＶVF6 ）場合には、セルに電流が流れないことにより、ビット線ＢＬ０の電圧は変化せず、ノードＳＡはＶccレベルに保持される。このとき、トランジスタＮ１５，Ｎ１６，Ｎ１７がオンする。
【０１２８】
そして、一定時間経過後、パルス状の信号である制御信号φＬＡＴ５、φＬＡＴ１が順次ハイレベルに設定される。
【０１２９】
制御信号φＬＡＴ５がハイレベルに設定されると、トランジスタＮ３１がオンし、このときトランジスタＮ３０，Ｎ２７およびトランジスタＮ１６がオンしていることにより、ラッチ回路ＬＱ１の反転記憶ノード／Ｑ１がローレベルに設定されて記憶ノードＱ１がローレベルからハイレベルに反転する。このとき、ラッチ回路ＬＱ１の記憶ノードＱ１と接続されたトランジスタＮ１９のゲートがハイレベルになる。なお、メモリセルトランジスタのしきい値電圧ＶthがＶth＞ＶVF7 の場合には、選択ワード線の電圧ＶWLがＶVF7 に設定された状態でのしきい値電圧Ｖthの判定において、すでにラッチ回路ＬＱ１の反転記憶ノード／Ｑ１がローレベルからハイレベルに判定されているため、ここでは変化しない。また、書き込みデータが「０００」でメモリセルトランジスタのしきい値電圧ＶthがＶVF7 ＞Ｖth＞ＶVF6 の場合には、ラッチ回路ＬＱ０の記憶ノードＱ０がローレベルであることによりトランジスタＮ３０がオフし、ラッチ回路ＬＱ１の記憶ノードＱ１は変化しない。
【０１３０】
制御信号φＬＡＴ１がハイレベルに設定されると、トランジスタＮ２１がオンし、このときトランジスタＮ２０，Ｎ１９およびトランジスタＮ１５がオンしていることにより、ラッチ回路ＬＱ２の反転記憶ノード／Ｑ２がローレベルに設定されて記憶ノードＱ２がローレベルからハイレベルに反転する。なお、メモリセルトランジスタのしきい値電圧ＶthがＶth＞ＶVF7 の場合には、選択ワード線の電圧ＶWLがＶVF7 に設定された状態でのしきい値電圧Ｖthの判定において、すでにラッチ回路ＬＱ２の反転記憶ノード／Ｑ２がローレベルからハイレベルに判定されているため、ここでは変化しない。また、書き込みデータが「０００」でメモリセルトランジスタのしきい値電圧ＶthがＶVF7 ＞Ｖth＞ＶVF6 の場合には、ラッチ回路ＬＱ０の記憶ノードＱ０がローレベルであることによりトランジスタＮ３０がオフし、ラッチ回路ＬＱ１の記憶ノードＱ１は変化せず、したがって、トランジスタＮ１９がオンしないので、ラッチ回路ＬＱ２の記憶ノードＱ２は変化しない。
【０１３１】
以上により、書き込みデータが「００１」のメモリセルトランジスタで、そのしきい値電圧Ｖthがワード線電圧ＶVF6 より大きい（Ｖth＞ＶVF6 ）場合、ラッチ回路ＬＱ２、ＬＱ１、ＬＱ０のラッチデータは「１１１」に反転し、書き込み禁止状態とされる。
【０１３２】
一方、メモリセルのしきい値電圧ＶthがＶVF6 より小さい（Ｖth＜ＶVF6 ）場合、リーク補償電流より大きいセル電流が流れ、ノードＳＡの電圧が降下してトランジスタＨＮ１，ＨＮ３がオンし、ビット線ＢＬ０の容量ＣBLとノードＳＡの容量ＣSA（＜＜ＣBL）との間で電荷の再分配が起こり、ノードＳＡの電圧がビット線ＢＬ０の電圧（ＶCC−Ｖth−Ｖth´）とほぼ同程度のローレベル（例えば１Ｖ程度）となる。このため、制御信号φＬＡＴ５，φＬＡＴ１によりトランジスタＮ３１，Ｎ２１がオンしても、トランジスタＮ１５，Ｎ１６のゲートがローレベル（例えば、１Ｖ）となっているため、トランジスタＮ１５，Ｎ１６のそれぞれのドレイン−ソース間が高抵抗な状態とされ、ラッチ回路ＬＱ１，ＬＱ２の記憶ノードＱ１，Ｑ２を反転させるのに必要な電流を流すことができず、結果として設定状態が保持される。
【０１３３】
以下、同様にして、選択ワード線の電圧ＶWLがＶVF5 に設定され、書き込みデータが「０１０」に対応するしきい値電圧Ｖthの判定がなされた場合、一定時間経過後、パルス状の信号である制御信号φＬＡＴ８，φＬＡＴ１が順次ハイレベルに設定され、書き込みデータが「０１０」のメモリセルトランジスタで、そのしきい値電圧ＶthがＶVF5 より大きい（Ｖth＞ＶVF5 ）場合のみラッチ回路ＬＱ２、ＬＱ１、ＬＱ０のラッチデータが「１１１」に反転するように制御される。
【０１３４】
選択ワード線の電圧ＶWLがＶVF4 に設定され、書き込みデータが「０１１」に対応するしきい値電圧Ｖthの判定がなされた場合、一定時間経過後、パルス状の信号である制御信号φＬＡＴ１がハイレベルに設定され、書き込みデータが「０１１」のメモリセルトランジスタで、そのしきい値電圧ＶthがＶVF4 より大きい（Ｖth＞ＶVF4 ）場合のみラッチ回路ＬＱ２、ＬＱ１、ＬＱ０のラッチデータが「１１１」に反転するように制御される。
【０１３５】
選択ワード線の電圧ＶWLがＶVF3 に設定され、書き込みデータが「１００」に対応するしきい値電圧Ｖthの判定がなされた場合、一定時間経過後、パルス状の信号である制御信号φＬＡＴ２，φＬＡＴ６が順次ハイレベルに設定され、書き込みデータが「１００」のメモリセルトランジスタで、そのしきい値電圧ＶthがＶVF3 より大きい（Ｖth＞ＶVF3 ）場合のみラッチ回路ＬＱ２、ＬＱ１、ＬＱ０のラッチデータが「１１１」に反転するように制御される。
【０１３６】
選択ワード線の電圧ＶWLがＶVF2 に設定され、書き込みデータが「１０１」に対応するしきい値電圧Ｖthの判定がなされた場合、一定時間経過後、パルス状の信号である制御信号φＬＡＴ３がハイレベルに設定され、書き込みデータが「１０１」のメモリセルトランジスタで、そのしきい値電圧ＶthがＶVF2 より大きい（Ｖth＞ＶVF2 ）場合のみラッチ回路ＬＱ２、ＬＱ１、ＬＱ０のラッチデータが「１１１」に反転するように制御される。
【０１３７】
選択ワード線の電圧ＶWLがＶVF1 に設定され、書き込みデータが「１１０」に対応するしきい値電圧Ｖthの判定がなされた場合、一定時間経過後、パルス状の信号である制御信号φＬＡＴ６がハイレベルに設定され、書き込みデータが「１１０」のメモリセルトランジスタで、そのしきい値電圧ＶthがＶVF１より大きい（Ｖth＞ＶVF１）場合のみラッチ回路ＬＱ２、ＬＱ１、ＬＱ０のラッチデータが「１１１」に反転するように制御される。
【０１３８】
そして、選択ワード線の電圧ＶWLがＶVF1 に設定された状態でのしきい値電圧Ｖthの判定が完了した段階で、全ラッチデータの反転信号のワイロードＯＲがとられ、１つでも”０”があれば、ワイヤードＯＲの結果はローレベルとなって、再書き込みプロセスに移行し、全てが”１”となっていれば、書き込みが終了する。以上の書き込みおよびベリファイのサイクルは、全てのメモリセルトランジスタが書き込み十分と判定されるか、所定回数に達するまで繰り返される。
【０１３９】
次に、通常読み出し動作について具体的に説明する。図７に、この一実施形態によるＮＡＮＤ型フラッシュメモリの通常読み出し動作時における各部の信号の状態を示す。なお、ここでは、メモリストリングＡ０が読み出し対象として選択されているものとする。また、メモリセルトランジスタには、書き込み動作により、しきい値電圧Ｖthと書き込みデータとが図２に示すような対応関係となるように、書き込みデータに応じて書き込みがなされているものとする。
【０１４０】
通常読み出し動作の前には、制御信号ＰＧＭがＧＮＤレベルに設定されてトランジスタＮ２がオフされ、ビット線ＢＬ０，ＢＬ１とビット線電圧発生回路２とが切り離されている。また、アドレスデコード信号ＡｉＢ、ＡｉＮおよび制御信号ＴＲＮが（ＶCC−Ｖth）レベルに設定され、制御信号Ｖref がＶccレベルに設定されると共に、制御信号ＤＩＳがハイレベルに設定されてトランジスタＮ１がオンされ、ビット線ＢＬ０，ＢＬ１がＧＮＤレベルに設定されている。
【０１４１】
通常読み出し動作が起動されると、その動作に先立ってリセット信号ＲＳＴが一定期間ハイレベルに設定され、ラッチ回路ＬＱ２〜ＬＱ０に保持されているデータが全てローレベルにリセットされる。通常読み出し動作は、ラッチ回路ＬＱ２〜ＬＱ０のリセット完了後、即ち、制御信号ＤＩＳおよびリセット信号ＲＳＴが共にローレベルに切り換えられた後、ドレイン側選択ゲート線ＤＳＧおよびソース側選択ゲート線ＳＳＧが非選択ワード線の電圧と同じ所定のハイレベルの電圧、例えばＰ５Ｖ（５．０〜６．０Ｖの所定の電圧）に設定され、選択ワード線の電圧ＶWLを例えばＶRD7 →ＶRD6 →ＶRD5 →ＶRD4 →ＶRD3 →ＶRD2 →ＶRD1 の順序で段階的に下げながらなされる。
【０１４２】
また、各ワード線電圧での実際のしきい値電圧Ｖthの判定の前処理として、さらに制御信号Ｖref がローレベルに設定されてトランジスタＰ１がオンされ、ビット線ＢＬ０に対して電源電圧Ｖccでの充電がなされる。ある程度時間が経過すると、ビット線ＢＬ０の電圧が上昇し、トランジスタＨＮ１のゲート−ソース間の電位差がＶth´（Ｖth´はトランジスタＨＮ１のしきい値電圧）以下となるとき自動的にトランジスタＨＮ１，ＨＮ３がオフする。したがって、ビット線ＢＬ０は（Ｖcc−Ｖth−Ｖth´）レベル（例えば１Ｖ程度）に充電され、ノードＳＡはＶccレベルとなる。
【０１４３】
上述した状態で以て選択ワード線の電圧を所定値とし、セル電流の有無をビット線ＢＬ０およびノードＳＡの電圧に反映させてしきい値電圧Ｖthの判定がなされる。つまり、所定のメモリセルトランジスタのしきい値電圧Ｖth以上の電圧がそのゲートに供給されてセル電流が流れる場合には、ビット線ＢＬ０の電圧が降下し、トランジスタＨＮ１，ＨＮ３がオンする。したがって、ノードＳＡの電圧は、ほぼビット線ＢＬ０の電圧（ＶCC−Ｖth−Ｖth´）とほぼ同程度のローレベル（例えば１Ｖ程度）まで降下する。また、所定のメモリセルトランジスタのしきい値電圧Ｖth未満の電圧がそのゲートに供給される場合には、セル電流が流れず、ビット線ＢＬ０の電圧が降下することがなく、ノードＳＡの電圧は、そのままＶccレベルに保持される。この関係に基づいてしきい値電圧Ｖthの判定がなされる。
【０１４４】
ビット線ＢＬ０の充電が完了すると、制御信号Ｖref がビット線ＢＬ０のリーク電流を補償するだけの電流をトランジスタＰ１が流すことが可能な所定レベルの電圧（例えば、２Ｖ）に設定される。
【０１４５】
まず、選択ワード線電圧ＶWLがＶRD7 に設定された状態でのしきい値電圧Ｖthの判定がなされる。ここで、メモリセルトランジスタのしきい値電圧ＶthがＶRD7 より大きい（Ｖth＞ＶRD7 ）場合、セル電流が流れないことにより、ノードＳＡはＶccレベルに保持される。このとき、トランジスタＮ１５，Ｎ１６，Ｎ１７がオンする。
【０１４６】
そして、一定時間経過後、パルス状の信号である制御信号φＬＡＴ０，φＬＡＴ２，φＬＡＴ６が順次ハイレベルに設定される。
【０１４７】
制御信号φＬＡＴ０がハイレベルに設定されると、トランジスタＮ１８がオンし、このときトランジスタＮ１５がオンしていることにより、ラッチ回路ＬＱ２の反転記憶ノード／Ｑ２がローレベルに設定されて記憶ノードＱ２がローレベルからハイレベルに反転する。このとき、ラッチ回路ＬＱ２の記憶ノードＱ２と接続されたトランジスタＮ２２，Ｎ３２のゲートがハイレベルになる。
【０１４８】
制御信号φＬＡＴ２がハイレベルに設定されると、トランジスタＮ２４がオンし、このときトランジスタＮ２３，Ｎ２２およびトランジスタＮ１６がオンしていることにより、ラッチ回路ＬＱ１の反転記憶ノード／Ｑ１がローレベルに設定されて記憶ノードＱ１がローレベルからハイレベルに反転する。このとき、ラッチ回路ＬＱ１の記憶ノードＱ１と接続されたトランジスタＮ３３のゲートがハイレベルになる。
【０１４９】
制御信号φＬＡＴ６がハイレベルに設定されると、トランジスタＮ３４がオンし、このときトランジスタＮ３３，Ｎ３２およびトランジスタＮ１７がオンしていることにより、ラッチ回路ＬＱ０の反転記憶ノード／Ｑ０がローレベルに設定されて記憶ノードＱ０がローレベルからハイレベルに反転する。
【０１５０】
以上により、メモリセルトランジスタのしきい値電圧ＶthがＶRD7 より大きい（Ｖth＞ＶRD7 ）場合、ラッチ回路ＬＱ２、ＬＱ１、ＬＱ０のラッチデータが「１１１」に反転する。
【０１５１】
一方、メモリセルトランジスタのしきい値電圧ＶthがＶRD7 より小さい（Ｖth＜ＶRD7 ）場合、リーク補償電流より大きいセル電流が流れ、ノードＳＡの電圧が降下してトランジスタＨＮ１，ＨＮ３がオンし、ビット線ＢＬ０の容量ＣBLとノードＳＡの容量ＣSA（＜＜ＣBL）との間で電荷の再分配が起こり、ノードＳＡの電圧がビット線ＢＬ０の電圧（ＶCC−Ｖth−Ｖth´）とほぼ同程度のローレベル（例えば１Ｖ程度）となる。このため、制御信号φＬＡＴ０，φＬＡＴ２，φＬＡＴ６によりトランジスタＮ１８，Ｎ２４，Ｎ３４がオンしても、トランジスタＮ１５，Ｎ１６，Ｎ１７のゲートがローレベル（例えば、１Ｖ）となっているため、トランジスタＮ１５，Ｎ１６，Ｎ１７のそれぞれのドレイン−ソース間が高抵抗な状態とされ、ラッチ回路ＬＱ２〜ＬＱ０の記憶ノードＱ２〜Ｑ０を反転させるのに必要な電流を流すことができず、結果としてリセットのままのローレベルな状態が保持される。
【０１５２】
選択ワード線の電圧ＶWLがＶRD7 に設定された状態でのしきい値電圧Ｖthの判定が完了すると、再度、制御信号Ｖref がローレベルに設定されてトランジスタＰ１がオンされ、ビット線ＢＬ０に対して電源電圧Ｖccでの充電がなされる。ビット線ＢＬ０の充電が完了すると、制御信号Ｖref が所定レベルの電圧（例えば、２Ｖ）に設定される。
【０１５３】
次に、選択ワード線の電圧ＶWLがＶRD6 に設定された状態でのしきい値電圧Ｖthの判定がなされる。ここで、メモリセルトランジスタのしきい値電圧ＶthがＶRD6 より大きい（Ｖth＞ＶRD6 ）場合、セル電流が流れないことにより、ノードＳＡはＶccレベルに保持される。このとき、トランジスタＮ１５，Ｎ１６，Ｎ１７がオンする。
【０１５４】
そして、一定時間経過後、パルス状の信号である制御信号φＬＡＴ０，φＬＡＴ２が順次ハイレベルに設定される。
【０１５５】
制御信号φＬＡＴ０がハイレベルに設定されると、トランジスタＮ１８がオンし、このときトランジスタＮ１５がオンしていることにより、ラッチ回路ＬＱ２の反転記憶ノード／Ｑ２がローレベルに設定されて記憶ノードＱ２がローレベルからハイレベルに反転する。このとき、ラッチ回路ＬＱ２の記憶ノードＱ２と接続されたトランジスタＮ２２のゲートがハイレベルになる。
【０１５６】
制御信号φＬＡＴ２がハイレベルに設定されると、トランジスタＮ２４がオンし、このときトランジスタＮ２３，Ｎ２２およびトランジスタＮ１６がオンしていることにより、ラッチ回路ＬＱ１の反転記憶ノード／Ｑ１がローレベルに設定されて記憶ノードＱ１がローレベルからハイレベルに反転する。
【０１５７】
以上により、メモリセルトランジスタのしきい値電圧ＶthがＶRD6 より大きい（Ｖth＞ＶRD6 ）場合、ラッチ回路ＬＱ２、ＬＱ１、ＬＱ０のラッチデータが「１１０」に反転する。
【０１５８】
一方、メモリセルトランジスタのしきい値電圧ＶthがＶRD6 より小さい（Ｖth＜ＶRD6 ）場合、リーク補償電流より大きいセル電流が流れ、ノードＳＡの電圧が降下してトランジスタＨＮ１，ＨＮ３がオンし、ビット線ＢＬ０の容量ＣBLとノードＳＡの容量ＣSA（＜＜ＣBL）との間で電荷の再分配が起こり、ノードＳＡの電圧がビット線ＢＬ０の電圧（ＶCC−Ｖth−Ｖth´）とほぼ同程度のローレベル（例えば、１Ｖ）となる。このため、制御信号φＬＡＴ０，φＬＡＴ２によりトランジスタＮ１８，Ｎ２４がオンしても、トランジスタＮ１５，Ｎ１６のゲートがローレベル（例えば、１Ｖ）となっているため、トランジスタＮ１５，Ｎ１６のそれぞれのドレイン−ソース間が高抵抗な状態とされ、ラッチ回路ＬＱ２，ＬＱ１の記憶ノードＱ２，Ｑ１を反転させるのに必要な電流を流すことができず、結果としてリセットのままのローレベルな状態が保持される。
【０１５９】
選択ワード線の電圧ＶWLがＶRD6 に設定された状態でのしきい値電圧Ｖthの判定が完了すると、再度、制御信号Ｖref がローレベルに設定されてトランジスタＰ１がオンされ、ビット線ＢＬ０に対して電源電圧Ｖccでの充電がなされる。ビット線ＢＬ０の充電が完了すると、制御信号Ｖref が所定レベルの電圧（例えば、２Ｖ）に設定される。
【０１６０】
次に、選択ワード線の電圧ＶWLがＶRD5 に設定された状態でのしきい値電圧Ｖthの判定がなされる。ここで、メモリセルトランジスタのしきい値電圧ＶthがＶRD5 より大きい（Ｖth＞ＶRD5 ）場合、セル電流が流れないことにより、ノードＳＡはＶccレベルに保持される。このとき、トランジスタＮ１５，Ｎ１６，Ｎ１７がオンする。
【０１６１】
ここで、ラッチデータに関しては、以下の場合が考えられる。
【０１６２】
▲１▼Ｖth＞ＶRD7 の場合：ラッチデータは「１１１」
▲２▼ＶRD7 ＞Ｖth＞ＶRD6 の場合: ラッチデータは「１１０」
▲３▼ＶRD6 ＞Ｖth＞ＶRD5 の場合: ラッチデータは「０００」
ここでは、▲３▼の場合のみ、ラッチ回路ＬＱ２、ＬＱ０のノードの反転が生じて、読み出しデータが「１０１」となるようにする必要があり、このとき、▲１▼の場合や▲２▼の場合に影響がないようにする必要がある。
【０１６３】
すなわち、この場合、一定時間経過後、パルス状の信号である制御信号φＬＡＴ０、φＬＡＴ７が順次ハイレベルに設定される。
【０１６４】
制御信号φＬＡＴ０がハイレベルに設定されると、トランジスタＮ１８がオンし、このときトランジスタＮ１５がオンしていることにより、ラッチ回路ＬＱ２の反転記憶ノード／Ｑ２がローレベルに設定されて記憶ノードＱ２がローレベルからハイレベルに反転する。このとき、ラッチ回路ＬＱ２の記憶ノードＱ２と接続されたトランジスタＮ３２のゲートがハイレベルになる。また、▲１▼、▲２▼の場合、元々、ラッチ回路ＬＱ２の記憶ノードＱ２はハイレベルに反転しているので、影響はない。
【０１６５】
制御信号φＬＡＴ７がハイレベルに設定されると、トランジスタＮ３６がオンし、このとき、▲３▼の場合には、トランジスタＮ３５がオンしており、さらに、トランジスタＮ３２およびトランジスタＮ１７がオンしていることにより、ラッチ回路ＬＱ０の反転記憶ノード／Ｑ１がローレベルに設定されて記憶ノードＱ０がローレベルからハイレベルに反転する。このとき、▲１▼及び▲２▼の場合には、トランジスタＮ３５がオフしているため、ラッチデータに変化はない。
【０１６６】
以上により、メモリセルトランジスタのしきい値電圧ＶthがＶRD5 より大きい（Ｖth＞ＶRD5 ）場合、ラッチ回路ＬＱ２、ＬＱ１、ＬＱ０のラッチデータが「１０１」に反転する。
【０１６７】
一方、メモリセルトランジスタのしきい値電圧ＶthがＶRD5 より小さい（Ｖth＜ＶRD5 ）場合、リーク補償電流より大きいセル電流が流れ、ノードＳＡの電圧が降下してトランジスタＨＮ１，ＨＮ３がオンし、ビット線ＢＬ０の容量ＣBLとノードＳＡの容量ＣSA（＜＜ＣBL）との間で電荷の再分配が起こり、ノードＳＡの電圧がビット線ＢＬ０の電圧（ＶCC−Ｖth−Ｖth´）とほぼ同程度のローレベル（例えば、１Ｖ）となる。このため、制御信号φＬＡＴ０，φＬＡＴ７によりトランジスタＮ１８，Ｎ３６がオンしても、トランジスタＮ１５，Ｎ１７のゲートがローレベル（例えば、１Ｖ）となっているため、トランジスタＮ１５，Ｎ１７のそれぞれのドレイン−ソース間が高抵抗な状態とされ、ラッチ回路ＬＱ２，ＬＱ０の記憶ノードＱ２，Ｑ０を反転させるのに必要な電流を流すことができず、結果としてリセットのままのローレベルな状態が保持される。
【０１６８】
以下、同様にして、選択ワード線の電圧ＶWLがＶRD4 に設定された状態でのしきい値電圧Ｖthの判定がなされた場合、一定時間経過後、パルス状の信号である制御信号φＬＡＴ０がハイレベルに設定され、メモリセルトランジスタのしきい値電圧ＶthがＶRD5 ＞Ｖth＞ＶRD4 の場合のみラッチ回路ＬＱ２、ＬＱ１、ＬＱ０のラッチデータが「１００」に反転するように制御される。
【０１６９】
選択ワード線の電圧ＶWLがＶRD3 に設定された状態でのしきい値電圧Ｖthの判定がなされた場合、一定時間経過後、パルス状の信号である制御信号φＬＡＴ４，φＬＡＴ８が順次ハイレベルに設定され、メモリセルトランジスタのしきい値電圧ＶthがＶRD4 ＞Ｖth＞ＶRD3 の場合のみラッチ回路ＬＱ２、ＬＱ１、ＬＱ０のラッチデータが「０１１」に反転するように制御される。
【０１７０】
選択ワード線の電圧ＶWLがＶRD2 に設定された状態でのしきい値電圧Ｖthの判定がなされた場合、一定時間経過後、パルス状の信号である制御信号φＬＡＴ４がハイレベルに設定され、メモリセルトランジスタのしきい値電圧ＶthがＶRD3 ＞Ｖth＞ＶRD2 の場合のみラッチ回路ＬＱ２、ＬＱ１、ＬＱ０のラッチデータが「０１０」に反転するように制御される。
【０１７１】
選択ワード線の電圧ＶWLがＶRD1 に設定された状態でのしきい値電圧Ｖthの判定がなされた場合、一定時間経過後、パルス状の信号である制御信号φＬＡＴ９がハイレベルに設定され、メモリセルトランジスタのしきい値電圧ＶthがＶRD2 ＞Ｖth＞ＶRD1 の場合のみラッチ回路ＬＱ２、ＬＱ１、ＬＱ０のラッチデータが「００１」に反転するように制御される。
【０１７２】
このようにして通常読み出し動作がなされ、通常読み出し動作完了時には、ラッチ回路ＬＱ２〜ＬＱ０の記憶ノードＱ２〜Ｑ０のそれぞれにメモリセルトランジスタのしきい値電圧Ｖthに応じた出力が保持される。つまり、しきい値電圧Ｖthが分布７の場合には（Ｑ２，Ｑ１，Ｑ０）＝（１，１，１）となり、しきい値電圧Ｖthが分布６の場合には（Ｑ２，Ｑ１，Ｑ０）＝（１，１，０）となり、しきい値電圧Ｖthが分布５の場合には（Ｑ２，Ｑ１，Ｑ０）＝（１，０，１）となり、しきい値電圧Ｖthが分布４の場合には（Ｑ２，Ｑ１，Ｑ０）＝（１，０，０）となり、しきい値電圧Ｖthが分布３の場合には（Ｑ２，Ｑ１，Ｑ０）＝（０，１，１）となり、しきい値電圧Ｖthが分布２の場合には（Ｑ２，Ｑ１，Ｑ０）＝（０，１，０）となり、しきい値電圧Ｖthが分布１の場合には（Ｑ２，Ｑ１，Ｑ０）＝（０，０，１）となり、しきい値電圧Ｖthが分布０の場合には（Ｑ２，Ｑ１，Ｑ０）＝（０，０，０）となる。そして、これらの反転出力が読み出しデータとして取り出される。
【０１７３】
上述のように構成されたこの一実施形態によれば、書き込み動作時に、実効的なワード線電圧の印加時間を書き込みデータに応じて制御するようにしていることにより、次のような利点を得ることができる。
【０１７４】
すなわち、この一実施形態においては、多値並列書き込みを行う場合に、書き込みデータに応じて設定されるビット線電圧が、書き込みデータが「００ｘ」（ｘ：０または１）の場合、０Ｖ、書き込みデータが「０１ｘ」（ｘ：０または１）の場合、１．２Ｖ、書き込みデータが「１０ｘ」（ｘ：０または１）の場合、１．５Ｖ、書き込みデータが「１１０」の場合、１．５Ｖ、書き込みデータが「１１１」の場合、ＶCCとなっている（図２（ｂ）参照）。これと共に、書き込みデータに応じて設定される実質的なワード線電圧の印加時間が、書き込みデータが「０ｘｘ」（ｘ：０または１）の場合、２０μｓ、書き込みデータが「１０ｘ」（ｘ：０または１）の場合、１０μｓ、書き込みデータが「１１０」の場合、２μｓ、書き込みデータが「１１１」の場合、０μｓとなっている（図２（ｃ）参照）。
【０１７５】
この場合、書き込みデータが「１１０」および「１０ｘ」（ｘ：０または１）のメモリセルトランジスタにおいては、実効的なワード線電圧のパルス幅（実質的なデータの書き込み時間）が、実際にワード線にワード線電圧が印加されている時間より短くされている。したがって、これらの書き込みデータが「１１０」および「１０ｘ」（ｘ：０または１）のメモリセルトランジスタにおいては、しきい値電圧のシフトが遅くなり、実質的にビット線電圧が実際の電圧より高い状態で書き込みを行うのと等価となる。
【０１７６】
具体的には、書き込みデータに応じて設定されるビット線電圧および実質的なワード線電圧のパルス幅が、それぞれ、図２（ｂ）および図２（ｃ）のように設定されている場合、実質的なビット線電圧（換算ビット線電圧）は、全てのデータの書き込み時間を２０μｓとした場合に換算すると、図２（ｄ）に示すようになり、理想的なビット線電圧と換算ビット線電圧との差は、図２（ｅ）に示すようになる。
【０１７７】
図２（ｅ）より、この一実施形態においては、書き込みデータが「１０１」の場合に、理想的なビット線電圧と換算ビット線電圧との差が最大となり、その値は０．８Ｖであることがわかる。この場合、書き込み開始時のワード線電圧は、この書き込みデータが「１０１」のメモリセルのうち書き込み速度が最も速いメモリセルが１回目の書き込みサイクルで丁度書き込みレベルに達するような電圧に設定すればよく、理想的な電圧より０．８Ｖだけ低い電圧に設定すればよい。これに対して、書き込みデータに応じて実質的なワード線電圧のパルス幅を制御するようなことを行わなかった場合（全てのデータの書き込み時間を同一（例えば２０μｓ）に設定した場合）、理想的なビット線電圧と実際のビット線電圧との差は、書き込みデータが「１１０」の場合に最大となり、その値は２．１Ｖであった。したがって、この一実施形態によれば、理想的なビット線電圧と換算ビット線電圧との差の最大値が０．８Ｖまで低減されていることにより、書き込み開始時のワード線電圧を高い電圧に設定することが可能である。
【０１７８】
ここで、全ての書き込みデータの書き込みが書き込み十分と判定されるまでの最大書き込み回数Ｎp および最大書き込み時間Ｔp は、８値型のＮＡＮＤ型フラッシュメモリの場合、
Ｎp ＝１＋（ΔＶth0 ＋δＶpp＋δＶch＋δＶBL）／ΔＶpp    （１）
Ｔp ＝Ｎp ×（Ｔpulse ＋７×Ｔvfy ）                      （２）
のように定義される。ここで、
ΔＶth0 ：１回目の書き込みサイクル後の、書き込み速度の最も速いメモリセルと最も遅いメモリセルとのしきい値電圧の差
δＶpp  ：書き込み時の書き込み電圧ＶPGM のバラツキ（昇圧回路の変動）
δＶch  ：ビット線電圧の設定電圧のバラツキ
δＶBL  ：本来印加したいビット線電圧と実際に（または実質的に）印加されるビット線電圧との差の最大値
ΔＶpp  ：ＩＳＰＰを用いた場合のワード線電圧のステップ幅
Ｔpulse ：１回の書き込み時間（ワード線電圧のパルス幅）
Ｔvfy   ：１レベルのベリファイ時間
である。
【０１７９】
（１），（２）式において、本発明が適用される以前の条件、例えばΔＶth0 ＝２．０Ｖ，δＶpp＝０．５Ｖ，δＶch＝０．１Ｖ，δＶBL＝３．６−１．５＝２．１Ｖ，ΔＶpp＝０．１５Ｖ，Ｔpulse ＝２０μｓ，Ｔvfy ＝２μｓを代入して、ＩＳＰＰを用いた場合の最大書き込み回数Ｎp および最大書き込み時間Ｔp を求めると、
0004154771.tif 000002
となる。
【０１８０】
これに対して、本発明が適用されたこの一実施形態の場合、δＶBL＝０．８Ｖとなり、最大書き込み回数Ｎp および最大書き込み時間Ｔp は、
0004154771.tif 000003
となる。
【０１８１】
このように、この一実施形態によれば、書き込み回数が大幅に削減されるので、書き込み時間を短縮することができる。
【０１８２】
以上この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。例えば、上述の一実施形態において挙げた数値、具体的には、書き込みデータに応じて設定される実効的なワード線電圧のパルス幅の値やビット線電圧の値などは一例に過ぎず、これに限定されるものではない。
【０１８３】
また、上述の一実施形態におけるメモリセルアレイ１、ビット線電圧発生回路２、読み出し／ベリファイ制御回路３等の構成は一例に過ぎず、例示したものと異なる回路構成であってもよい。
【０１８４】
また、上述の一実施形態においては、この発明を１個のメモリセルトランジスタに対して３ビットからなり８値をとるデータを記憶するＮＡＮＤ型フラッシュメモリに適用した場合について説明したが、この発明は、１個のメモリセルトランジスタに対して２ビットからなり４値をとるデータを記憶するＮＡＮＤ型フラッシュメモリに適用することも可能である。
【０１８５】
【発明の効果】
以上、この発明による不揮発性半導体記憶装置およびそのデータ書き込み方法によれば、書き込み動作時に、ワード線にパルス状のワード線電圧を印加してメモリセルにデータの書き込みを行い、この際、書き込み対象のメモリセルに実質的にデータの書き込みがなされる時間に対応する実効的なワード線電圧のパルス幅を書き込みデータに応じて制御するようにしていることにより、書き込み開始時のワード線電圧を高く設定することができる。これにより、ビット線電圧を書き込みデータに応じて変えて多値並列書き込みを行う場合に、書き込み回数を削減することができ、トータルの書き込み時間を短縮することができる。
【図面の簡単な説明】
【図１】ＮＡＮＤ型フラッシュメモリにおいてＩＳＰＰを用いて書き込みを行った場合の、メモリセルのしきい値電圧の変化のワード線電圧のパルス幅依存性を示すグラフである。
【図２】この発明の原理を説明するための略線図である。
【図３】この発明の一実施形態による８値型のＮＡＮＤ型フラッシュメモリの主要部の構成を示す回路図である。
【図４】この発明の一実施形態による８値型のＮＡＮＤ型フラッシュメモリのメモリセルアレイの等価回路図である。
【図５】この発明の一実施形態による８値型のＮＡＮＤ型フラッシュメモリの書き込み動作を説明するためのタイミングチャートである。
【図６】この発明の一実施形態による８値型のＮＡＮＤ型フラッシュメモリのベリファイ動作を説明するためのタイミングチャートである。
【図７】この発明の一実施形態による８値型のＮＡＮＤ型フラッシュメモリの通常読み出し動作を説明するためのタイミングチャートである。
【図８】１個のメモリセルトランジスタに３ビットからなり８値をとるデータを記憶する場合のデータ内容としきい値電圧との対応関係ならびに書き込み時の理想的なビット線電圧および実際のビット線電圧の印加例を説明するための略線図である。
【図９】セルフブーストを用いた書き込み動作を説明するための等価回路図である。
【図１０】この発明が適用される以前の８値型のＮＡＮＤ型フラッシュメモリの主要部分の構成を示す回路図である。
【図１１】この発明が適用される以前の８値型のＮＡＮＤ型フラッシュメモリの書き込み動作を説明するためのタイミングチャートである。
【符号の説明】
１・・・メモリセルアレイ、２・・・ビット線電圧発生回路、３・・・読み出し／ベリファイ制御回路、Ａ０，Ａ１・・・メモリストリング、ＷＬ０〜ＷＬ１５・・・ワード線、ＢＬ０，ＢＬ１・・・ビット線、ＬＱ０〜ＬＱ２・・・ラッチ回路、ＶＢＬ１〜ＶＢＬ３・・・ビット線電圧供給ライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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