(57)【特許請求の範囲】
【請求項１】
側壁及び上面を有するソース領域と、該ソース領域から離隔され、側壁及び上面を有するドレイン領域と、前記ソース領域及び前記ドレイン領域に接続して延在し、第１側壁、第２側壁及び上面を有する延在領域とを基板の表面に形成するステップと、
前記延在領域の前記第１側壁にエピタキシャル・チャネル層を形成するステップと、
前記延在領域を除去することにより、前記基板の表面に前記エピタキシャル・チャネル層を残すステップと、
前記エピタキシャル・チャネル層の側壁にゲート誘電体を形成するステップと、
前記ゲート誘電体に接するゲートを形成するステップとを含む電界効果トランジスタの製造方法。
【請求項２】
基板の表面に活性デバイス層を形成するステップと、
前記活性デバイス層を選択的に除去することにより、側壁及び上面を有するソース領域と、該ソース領域から離隔され、側壁及び上面を有するドレイン領域と、前記ソース領域及び前記ドレイン領域に接続して延在し、第１側壁、第２側壁及び上面を有する延在領域とを前記基板の表面に形成するステップと、
前記延在領域の前記第１側壁にエピタキシャル・チャネル層を形成するステップと、
前記延在領域を除去することにより、前記基板の表面に前記エピタキシャル・チャネル層を残すステップと、
前記エピタキシャル・チャネル層の側壁にゲート誘電体を形成するステップと、
前記ゲート誘電体に接するゲートを形成するステップとを含む電界効果トランジスタの製造方法。
【請求項３】
前記活性デバイス層がシリコンであることを特徴とする請求項２に記載の電界効果トランジスタの製造方法。
【請求項４】
側壁及び上面を有するソース領域と、該ソース領域から離隔され、側壁及び上面を有するドレイン領域と、前記ソース領域及び前記ドレイン領域に接続して延在し、第１側壁、第２側壁及び上面を有する延在領域とを基板の表面に形成するステップと、
前記延在領域の前記第１側壁に第１エピタキシャル・チャネル層を形成し、前記第２側壁に第２エピタキシャル・チャネル層を形成するステップと、
前記延在領域を除去することにより、前記基板の表面に前記第１エピタキシャル・チャネル層及び前記第２エピタキシャル・チャネル層を残すステップと、
前記第１エピタキシャル・チャネル層の側壁及び前記第２エピタキシャル・チャネル層の側壁にゲート誘電体を形成するステップと、
前記第１エピタキシャル・チャネル層の側壁の前記ゲート誘電体及び前記第２エピタキシャル・チャネル層の側壁の前記ゲート誘電体に接するゲートを形成するステップとを含む電界効果トランジスタの製造方法。
【請求項５】
基板の表面に活性デバイス層を形成するステップと、
前記活性デバイス層を選択的に除去することにより、側壁及び上面を有するソース領域と、該ソース領域から離隔され、側壁及び上面を有するドレイン領域と、前記ソース領域及び前記ドレイン領域に接続して延在し、第１側壁、第２側壁及び上面を有する延在領域とを前記基板の表面に形成するステップと、
前記延在領域の前記第１側壁に第１エピタキシャル・チャネル層を形成し、前記第２側壁に第２エピタキシャル・チャネル層を形成するステップと、
前記延在領域を除去することにより、前記基板の表面に前記第１エピタキシャル・チャネル層及び前記第２エピタキシャル・チャネル層を残すステップと、
前記第１エピタキシャル・チャネル層の側壁及び前記第２エピタキシャル・チャネル層の側壁にゲート誘電体を形成するステップと、
前記第１エピタキシャル・チャネル層の側壁の前記ゲート誘電体及び前記第２エピタキシャル・チャネル層の側壁の前記ゲート誘電体に接するゲートを形成するステップとを含む電界効果トランジスタの製造方法。
【請求項６】
前記活性デバイス層がシリコンであることを特徴とする請求項５に記載の電界効果トランジスタの製造方法。
【請求項７】
基板の表面に活性デバイス層を形成するステップと、
前記活性デバイス層を選択的に除去することにより、側壁及び上面を有するソース領域と、該ソース領域から離隔され、側壁及び上面を有するドレイン領域と、前記ソース領域及び前記ドレイン領域に接続して延在し、第１側壁、第２側壁及び上面を有する延在領域とを前記基板の表面に形成するステップと、
前記延在領域の前記第１側壁にエッチ・ストップ層を形成するステップと、
前記エッチ・ストップ層にエピタキシャル・チャネル層を形成するステップと、
前記エピタキシャル・チャネル層に該エピタキシャル・チャネル層を保護するスペーサを形成するステップと、
前記延在領域を除去することにより、前記基板の表面に、前記エッチ・ストップ層、前記エピタキシャル・チャネル層及び前記スペーサを残すステップと、
前記エッチ・ストップ層を除去することにより、前記基板の表面に、前記エピタキシャル・チャネル層及び前記スペーサを残すステップと、
前記スペーサを除去することにより、前記基板の表面に、前記エピタキシャル・チャネル層を残すステップと、
前記エピタキシャル・チャネル層の周囲と、前記ソース領域及び前記ドレイン領域の間の領域を酸化物充填材で充填するステップと、
前記酸化物充填材の一部分をエッチングすることにより、前記ソース領域と前記ドレイン領域との間の実質的に中央に位置しかつそれらと実質的に平行であるようなゲートを画定する領域を形成するステップと、
前記ゲートを画定する領域により露出された前記エピタキシャル・チャネル層の側壁にゲート誘電体を形成するステップと、
前記エピタキシャル・チャネル層の側壁のゲート誘電体に接するゲートを形成するステップとを含む電界効果トランジスタの製造方法。
【請求項８】
基板の表面に活性デバイス層を形成するステップと、
前記活性デバイス層を選択的に除去することにより、側壁及び上面を有するソース領域と、該ソース領域から離隔され、側壁及び上面を有するドレイン領域と、前記ソース領域及び前記ドレイン領域に接続して延在し、第１側壁、第２側壁及び上面を有する延在領域とを前記基板の表面に形成するステップと、
前記延在領域の前記第１側壁に第１エッチ・ストップ層を形成し、前記第２側壁に第２エッチ・ストップ層を形成するステップと、
前記第１エッチ・ストップ層に第１エピタキシャル・チャネル層を形成し、前記第２エッチ・ストップ層に第２エピタキシャル・チャネル層を形成するステップと、
前記第１エピタキシャル・チャネル層に該第１エピタキシャル・チャネル層を保護する第１スペーサを形成し、前記第２エピタキシャル・チャネル層に該第２エピタキシャル・チャネル層を保護する第２スペーサを形成するステップと、
前記延在領域を除去することにより、前記基板の表面に、前記第１エッチ・ストップ層、前記第１エピタキシャル・チャネル層及び前記第１スペーサと、前記第２エッチ・ストップ層、前記第２エピタキシャル・チャネル層及び前記第２スペーサとを残すステップと、
前記第１エッチ・ストップ層及び前記第２エッチ・ストップ層を除去することにより、前記基板の表面に、前記第１エピタキシャル・チャネル層及び前記第１スペーサと、前記第２エピタキシャル・チャネル層及び前記第２スペーサとを残すステップと、
前記第１スペーサ及び前記第２スペーサを除去することにより、前記基板の表面に、前記第１エピタキシャル・チャネル層と、前記第２エピタキシャル・チャネル層とを残すステップと、
前記第１エピタキシャル・チャネル層及び前記第２エピタキシャル・チャネル層の周囲と、前記ソース領域及び前記ドレイン領域の間の領域を酸化物充填材で充填するステップと、
前記酸化物充填材の一部分をエッチングすることにより、前記ソース領域と前記ドレイン領域との間の実質的に中央に位置しかつそれらと実質的に平行であるようなゲートを画定する領域を形成するステップと、
前記ゲートを画定する領域により露出された前記第１エピタキシャル・チャネル層及び前記第２エピタキシャル・チャネル層の側壁にそれぞれゲート誘電体を形成するステップと、
前記第１エピタキシャル・チャネル層及び前記第２エピタキシャル・チャネル層の側壁のそれぞれのゲート誘電体に接するゲートを形成するステップとを含む電界効果トランジスタの製造方法。
【請求項９】
前記活性デバイス層がシリコンであることを特徴とする請求項７又は請求項８に記載の電界効果トランジスタの製造方法。
【請求項１０】
前記エピタキシャル・チャネル層の上面に酸化物層が形成されていることを特徴とする請求項７又は請求項８に記載の電界効果トランジスタの製造方法。
【請求項１１】
前記ゲートが前記基板の表面に設けられており、前記ソース領域の上面、前記ドレイン領域の上面及び前記ゲートの上面のそれぞれに接点が設けられていることを特徴とする請求項７又は請求項８に記載の電界効果トランジスタの製造方法。
【請求項１２】
前記エピタキシャル・チャネル層の材料が、シリコン、ゲルマニウム、炭素とシリコンの合金及びゲルマニウムとシリコンの合金から成る群から選択された材料であることを特徴とする請求項７又は請求項８に記載の電界効果トランジスタの製造方法。
【請求項１３】
前記ゲートの材料が、ポリシリコンであることを特徴とする請求項７又は請求項８に記載の電界効果トランジスタの製造方法。
【請求項１４】
前記酸化物充填材の一部分をエッチングするステップの後に、前記エピタキシャル・チャネル層をドープするための注入を行うステップを含むことを特徴とする請求項７又は請求項８に記載の電界効果トランジスタの製造方法。
【請求項１５】
前記ドープするための注入を行うステップが、前記エピタキシャル・チャネル層の上面に垂直な方向に対して１０乃至４５度傾けて行われることを特徴とする請求項１４に記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的にデュアル・ゲート金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の提供に関し、さらに詳しくは、比較的薄いエピタキシャル成長チャネルを有するデュアル・ゲートＭＯＳＦＥＴの提供に関する。
【０００２】
【従来の技術】
電界効果トランジスタ（ＦＥＴ）の構造は単一ゲート（単一チャネル）または１対のゲートを含むことができるが、二重ゲート版には、チャネルを短くでき、したがってより高速のデバイスを生産できる利点がある。ゲート長が５０ｎｍ未満に縮小するので、ＦＥＴのスケールはゲート制御の有限深さによって制限されるようになる。研究から、ＦＥＴチャネルの複数の側面にゲートを配置すると、短チャネル特性およびオフ電流特性に関してＦＥＴの性能が改善されることが示された。シリコンが完全に空乏化するだけの充分に薄いことを前提として、ＦＥＴチャネルの複数の側面にゲートを配置すると、電界および電荷は、電界が事実上無限のシリコン基板内に自由に深く浸透する標準的なＦＥＴよりもきわめて密に閉じ込められる。完全に空乏化したデュアル・ゲート構造で可能なこの閉じ込めによって短チャネル効果の改善が可能になり、２０〜３０ｎｍのゲート長を有するデバイスが可能である。反転で生じたチャネルがシリコンの両側および場合によってはチャネル全体にわたって形成され、これによって飽和電流を増加することができる。他の報告されている利点は、ほぼ理想的なサブスレショルド勾配、飽和電流の増加、および短チャネル効果ならびにフローティング・ボディ効果の軽減を含む。要件は一般に、５〜５０ｎｍの範囲の薄い拡散領域および２０〜１００ｎｍまでのゲート長であり、ゲート長は拡散長の２から４倍であることが好ましい。
【０００３】
多数の水平型二重ゲートＦＥＴ構造、特にＳＯＩ二重ゲートＦＥＴ構造が提案されてきた。これらの構造は一般に、従来の上部ゲートに加えて、薄いシリコン本体の下に形成された下部ゲートを必要とする。このような構造の製作は、上部ゲートと下部ゲートを最新技術のリソグラフィ装置および方法の精度を超える許容範囲で位置合わせしなければならず、また自己位置合わせ技術は上部ゲートと下部ゲートとの間の層によって妨げられるため、困難である。
【０００４】
Hon Sum Philipらによる「Self-Aligned (Top and Bottom) Double-Gate MOSFET With a 25 nm Thick Silicon Channel」（IEDM 97-427, IEEE 1997年）では、二重ゲートＭＯＳＦＥＴは、ゲート長を極限の２０〜３０ｎｍまで縮小した相補型金属酸化物半導体（ＣＯＭＳ）の最も有望な候補とみなされている。厳格なモンテ・カルロ・デバイス・シミュレーションおよび解析計算では、シリコン・チャネルの厚さを１０〜２５ｎｍに削減することができ、かつゲート酸化物の厚さが２〜３ｎｍに削減されることを前提として、ゲート長２０〜３０ｎｍまでデバイス性能が引き続き改善されることが予測された。しかし、位置合わせ不良は過剰なゲート・ソース／ドレイン・オーバラップ容量のみならず電流駆動の損失をも引き起こすので、上部と下部の位置合わせは非常に重要である。
【０００５】
以下の特許はＦＥＴに関係し、特に二重ゲートＦＥＴに関係するものである。
【０００６】
米国特許第５，７８０，３２７号は、バルクまたはＳＯＩ基板上にスタック状に配置されたエピタキシャル・チャネル層およびドレイン層を含む垂直二重ゲート電界効果トランジスタを記載している。ゲート酸化物は、入力容量の問題を最小にするために微分酸化速度を用いてスタックの側面に熱成長させる。ゲートはスタックの一端の周りを取り巻き、第２端には接点が形成される。スタックの第２端に埋め込まれたエッチ・ストップ層は、接点をチャネル層に直接形成することを可能にする。
【０００７】
米国特許第５，７７３，３３１号は、側壁ドレイン接点を有する単一ゲートおよび二重ゲート電界効果トランジスタの作成方法を記載している。ＦＥＴのチャネルは下にある支持構造に対して隆起し、ソースおよびドレイン領域はチャネルの一体部分を形成する。
【０００８】
米国特許第５，７５７，０３８号は、自己位置合わせプロセスによって形成された実質的に均一な幅の超薄チャネルを有する自己位置合わせデュアル・ゲートＦＥＴを対象としている。異なる材料間で選択的エッチングまたは制御酸化を利用して、２．５ｎｍから１００ｎｍまでの範囲の厚さを有し、ソース領域とドレイン領域の間に伸びる垂直チャネルを形成する。
【０００９】
米国特許第５，５８０，８０２号は、上部ゲートによって包囲されたソース、チャネル、およびドレインを含むＳＯＩゲート・オール・アラウンド（ＧＡＡ）ＭＯＳＦＥＴを記載している。上部ゲートは、他の埋め込み構造にも用途を有し、ＳＯＩウェハのソース、チャネル、およびドレイン半導体層上に形成される下部ゲート誘電体上に形成される。
【００１０】
米国特許第５，３０８，９９９号は、ＳＯＩ層のチャネル領域の上部表面および２つの側部表面上にゲート電極を形成することにより、またゲート電極が完全に接続しないようにして、ゲート電極を部分的にチャネル領域の底部より下で内側に向かって伸ばすことにより、ＳＯＩ構造を有するＭＩＳ（金属絶縁体半導体）ＦＥＴの破壊電圧が改善される、薄膜ＳＯＩ構造を有するＭＯＳＦＥＴを記載している。
【００１１】
米国特許第５，６８９，１２７号は、バルクまたはＳＯＩ基板上にスタック状に配置されたソース層、エピタキシャル・チャネル層、およびドレイン層を含む垂直二重ゲートＦＥＴを記載している。ゲート酸化物は、入力容量の問題を最小にするために微分酸化速度を用いてスタックの側面に熱成長させる。ゲートはスタックの一端の周りを取り巻き、第２端には接点が形成される。スタックの第２端に埋め込まれたエッチ・ストップ層は、接点をチャネル層に直接形成することを可能にする。
【００１２】
リソグラフィによって画定するゲートは非常に単純であるが、多数の欠点を免れない。第一に、ゲートの画定で拡散の側部にポリのスペーサが残る可能性や、拡散の側部で必要な勾配が決まる可能性があるため、結果的により劣等な品質または制御されにくいデバイスあるいはその両方が生じる。第二に、ポリの勾配は本質的に珪化ゲートの形成を困難にし、低速なデバイス性能に至る。最後に、５０ｎｍデザイン・ルールの技術では１００ｎｍ〜２００ｎｍ程度の段差が予想されるので、ポリの段差の高さは、リソグラフィによる画定にとって困難な問題をもたらす。
【００１３】
二重ゲートＦＥＴの製造における重大な難点は、薄い拡散の珪化または許容できる接触抵抗のポリシリコンを達成すること、２つのゲートの位置合わせ不良を生じることなくラップアラウンド・ゲートの製作を可能にすること、および狭い拡散（理想的にはゲート長の２〜４分の１）の製作である。
【００１４】
デュアル・ゲート・トランジスタを生成するための追加的技術は、高い段差高のゲートをリソグラフィにより画定すること（米国特許第４，９９６，５７４号参照）、「エアブリッジ」シリコン構造を提供する選択的エピタキシャル成長を形成すること（Hon-Sum Philip Wong, International Electron Devices Meeting (IEDM) 1997年, pg.427参照）、および垂直キャリヤ輸送を伴うラップアラウンド・ゲートを形成すること（H. Takato IEDM, 1988年, pg.222参照）を含む。
【００１５】
要するに、先の製作法は、リソグラフィにより画定するシリコン・チャネルおよび長く封じ込められた横方向のエピタキシャル成長に依存してきた。しかし、リソグラフィにより画定されるチャネルは、充分に正確な許容範囲を持たせて形成することができず、上述の方法では使用可能な許容範囲を適切に維持して、最適に近いデュアル・ゲート・トランジスタ性能をサポートすることさえできない。さらに、横方向に画定されるＦＥＴ幅で横方向電流を使用する技術は、たとえシリコンの厚さを厳密に制御することができても、上部ゲートと下部ゲートの位置合わせの難しさを免れない。
【００１６】
米国特許出願第０９／５２６，８５７号は、チャネル幅を充分に小さくすることができることを仮定して、二重ゲート・トランジスタを作成する方法を記載している。
【００１７】
【発明が解決しようとする課題】
したがって、本発明の目的は、比較的薄いエピタキシャル成長チャネルを有するデュアル・ゲート・トランジスタを提供することである。
【００１８】
【課題を解決するための手段】
本発明により、基板上にシリコン層を形成するステップを備えた、電界効果トランジスタ（ＦＥＴ）を形成する方法を提供する。次に、シリコン層の側部表面にエピタキシャル・チャネルを形成し、したがってチャネルの一方の側壁は露出している。次いでシリコン層を除去し、それによりエピタキシャル・チャネルの第２側壁を露出させる。次いでソース領域およびドレイン領域を形成し、エピタキシャル・チャネルの端に結合する。最後に、エピタキシャル・チャネル上にゲートを形成する。
【００１９】
このようにして本発明は、非常に薄いチャネルを形成するためにエピタキシャル領域を成長するための既知の技術を使用して非常に薄い拡散領域を提供しようとするものであり、選択的エッチングによって維持することができ、またエピタキシャル成長が薄い制限層の存在によって複雑化されないような、リソグラフィにより画定されるチャネルよりも非常に厳しい許容範囲がチャネル厚に対して得られるという利点を持つ。
【００２０】
本発明の上記その他の目的、態様および利点は図面を参照しながら本発明の好ましい実施形態についての以下の詳しい説明を読めば、よりよく理解できよう。
【００２１】
【発明の実施の形態】
今、図１を参照すると、開始用のシリコン・オン・インシュレータ（ＳＯＩ）基板１００の平面図が示されている。図１に示した切断部１−１および２−２にそれぞれ対応する図２および図３に示すように、基板１００はバルク基板１０６、埋込み酸化物（ＢＯＸ）１０８層、および活性層１１０から成る。図２および図３はまた、活性層１１０上の酸化物パッド膜１０２および窒化物パッド膜１０４をも示す。窒化物パッド膜１０４の上に酸化物パッド膜１０２を配置させることが好ましいことを、当業者は認識するであろう。パッド酸化物１０２は標準的な酸化技術を用いて成長し、一般的に３から１４ｎｍまでの範囲内にあるが８ｎｍが好ましい。パッド膜１０４はパッド酸化物膜１０２の上に配置される。窒化物の膜をパッド膜１０４として利用することが好ましいが、他の材料を使用することもできる。窒化物（上）パッド膜１０４は一般的に３０から１２０ｎｍまでの範囲内であり、８０ｎｍが好ましく、浅いトレンチ分離（ＳＴＩ）の形成用のエッチ領域を画定する。
【００２２】
活性デバイス層１１０をパターン形成して、シリコン・チャネルが形成されるエッジ１１２を形成する。チャネル領域になるところを形成するために使用される活性層１１０の幅１１３は、マスキングのためには充分に広く、かつオーバエッチングを制限するためには充分に狭く、それによって適切で実用的な製造許容範囲を提供しなければならないことを除いては、重要ではない。この段階で、当業者に知られている従来の処理技術に従って、ソース１１４およびドレイン１１６領域ならびに接点領域１１８、１２０になるシリコン領域を形成することが好ましい。
【００２３】
図４、図５、および図６は、エッチ・ストップ２０２のエピタキシャル成長およびその後のチャネル２０４のエピタキシャル成長の後の図１、図２、および図３にそれぞれ対応する。エッチ・ストップはＳｉ（０．３）Ｇｅ（０．７）で構成し、エピタキシャル成長チャネルはシリコンまたはゲルマニウムおよび／または炭素とシリコンの合金から構成することが好ましい。シリコンと他のＩＶ族元素（特にゲルマニウムおよび炭素）との合金は、チャネルにひずみを加えるか、またはチャネル中にわたり伝導帯および価電子帯を変化させるか、あるいはその両方によってデバイスのスレショルドを変更したり、あるいはキャリヤ輸送を改善することによって、ＦＥＴ性能を最適化するために使用することができる。エッチ・ストップ２０２およびチャネル２０４の形成前に適切なクリーニング・プロセスを使用して、酸化物パッド膜１０４の下のシリコン１１０の部分を除去することは、当業者には明白であろう。除去されるシリコンの幅は、エッチ・ストップ２０２およびチャネル２０４の組み合せ幅にほぼ等しくする必要がある。
【００２４】
ファセッティングが過剰である場合、エッチ・ストップ２０２およびチャネル２０４の非選択的エピタキシャル堆積が必要になるかもしれないが、選択的堆積が好ましい。層２０２の厚さは約５ｎｍであることが好ましい。ファセッティングは、エピタキシャル成長の詳細に大きく依存する。特に選択的エピタキシャル成長の場合、ファセッティングは、開口のエッジに近づくにつれて、エピタキシャル領域の厚さを変化させるかもしれない。チャネルは成長の高さに比較して非常に薄く突出するので、チャネルが影響を受ける領域は小さくなると思われる。転位が形成される前の許容厚さはＧｅ断片に対して敏感であり、Ｇｅ断片の増加と共に急速に低下する（A. Fischer and H. Kuhne, "Critical Dose for Strained Layer Configurations", Phys. Stat. Sol (a), 155, 141, 1996年参照）。次いで、チャネル２０４を好ましくは５〜５０ｎｍの範囲でエピタキシャル成長させる。
【００２５】
チャネル２０４の底部と頂部は欠陥がある可能性がある。特にエピタキシャル層が薄い場合、この領域は極めて小さくなると思われ、デバイスの形成に対しては重要ではないかもしれない。しかし、これらの領域を除去する必要がある場合は、デバイス幅制御の劣化が小さくしかし許容できる程度で実行に利用できる２つのプロセスがある。具体的には、エピタキシャル領域の頂部をむき出しにするためにより低くエッチングする以外は、図８のスペーサ３０２のそれと同様にスペーサを堆積することができる。このスペーサを形成した後、図２２の左側に示すようにスペーサの下の埋込み酸化物をエッチングする。別法として薄い複合スペーサを使用することもできる。この場合、スペーサの底部は等方的にエッチングして、頂部および底部領域をむき出しにする。スペーサ（オーバエッチ）の高さは、図２２の右側に示すように、スペーサの底部のエピタキシャル領域に達するために必要なアンダカットによって決定される。欠陥領域をエッチングした後、次の処理ステップに進む前に、スペーサは選択的にエピタキシャル領域および埋込み酸化物層まで除去される。図１０に示したスペーサを除去した後で、上述の手順を実行し、さらなる処理の前に上述した手順のスペーサを除去することもできることに留意されたい。
【００２６】
図７および図８は、以下で述べる追加加工ステップ後の図４および図６にそれぞれ対応する。図８に示すように、チャネル２０４を攻撃から守るために、当業者に広く周知の適切な技術および材料を使用して、スペーサ３０２が形成される。
【００２７】
次いで、図７に示すマスク開口３０４がマスク開口３０４内でシリコン層１１０の露出部分およびエッチ・ストップ２０２の除去を可能にするように、マスクが適用され配置される。マスク３０４はチャネル２０４にできるだけ近づけて位置を合わせることが好ましい。マスク開口３０４内の露出したシリコン１１０は、次に異方性エッチングを用いてエッチングされる。
【００２８】
次いで、マスク開口３０４内の露出シリコン１１０がエッチングされる。このエッチング中に全てのシリコン１１０が除去されるわけではないので、シリコン層１１０は側方にもエッチングされ、エッチ・ストップ２０２で停止する（K.D. Hobart, F.J. Kub, M.E. Twigg, G.G. Jernigan, P.E. Thompson, "Ultra-Cut: A Simple Technique for the Fabrication of SOI Substrates with Ultra-thin (<5nm) Silicon Films"< Proc. IEEE International Silicon on Insulator (SOI) Conference, p 145-146, Oct. 1988年参照）。Ｓｉ：Ｓｉ（Ｏ．３）Ｇｅ（０．７）に対して約２０：１の選択比を持つＫＯＨをエッチング液として利用することができるが、ＮＨ4ＯＨは、２５％Ｇｅ膜に対して１００：１より優れた選択比を持つことが報告されている（G. Wang et al., "Highly Selective Chemical Etching of Si vs Si (1-x)G(x) Using NH4OH solution, J. Electrochem. Soc., Vol. 144(3), Mar 1997年, L37 参照）。
【００２９】
したがって、約７０ｎｍのオーバレイおよび約２０ｎｍのエッジ許容範囲の場合、要求される予想厚さは約８５ｎｍである。２０％のオーバエッチングを仮定すると、１００ｎｍのエッチングが必要になる。最悪の場合のＳｉＧｅの攻撃は、ＫＯＨをエッチング液として利用した場合で、約５ｎｍとなり、ＫＨ4ＯＨをエッチング液として利用した場合で、約１ｎｍとなる。
【００３０】
次に、エッチ・ストップ２０２を選択的にチャネル２０４までエッチングする。ＨＦ：Ｈ2Ｏ2：ＣＨ3ＣＯＯＨの選択比は、７０％Ｇｅ膜に対しては約１０００：１である。したがって、１０ｎｍのエッチングを仮定すると、Ｓｉの攻撃は無視できる。ＨＮＯ3：Ｈ2Ｏ：ＨＦ（４０：２０：５）の選択比は、５０％Ｇｅ膜に対して約２５：１の選択比である。効果的なＨＦの希釈は、約１２：１である。酸化物の攻撃は大きいが、当業者に広く周知の従来の加工ステップに従って制御することができる。ＨＮＯ3：Ｈ2Ｏ：ＨＦのエッチ速度は約４０ｎｍ／分であり、非常に短い露出を示唆し、おそらく制御のためにさらに希釈することができる（D.J. Godbey et al., "Selective Removal of Si(1-x)Ge(x) from <100> Si using HNO3 and HF, J. Electrochem. Soc., 139(10), 2943, 1992年参照）。必要ならば、スペーサ３０２は、当業者に広く周知の従来の加工ステップに従って除去することができる。
【００３１】
図９および図１０は、活性層１０およびエッチ・ストップ２０２のエッチング後の図７および図８にそれぞれ対応する。必要ならば、当業者に広く周知の従来の加工技術に従って、トリム・マスクを適用して、望ましくないフィン４０２を除去することができる。図１１は、当業者には容易に認識されるであろうが、第１チャネル２０４について前述したのと同じ処理ステップを使用することによって形成できる第２チャネル５０２の形成後の図９のデバイスを示す。
【００３２】
第１チャネル領域２０４および第２チャネル領域５０２を形成したところで、デュアル・ゲート・トランジスタを完成するために必要な最終処理ステップの第１シーケンスを下記で述べる。
【００３３】
今、図１２を参照すると、図１１のチャネル２０４および５０２が、別のゲート構造を形成するために使用できる追加チャネル６０２と共に示されている。したがって、基板１００が、示されたチャネル２０４、５０２、および６０２以外に多数のチャネルを備えることができることを、当業者なら理解するはずである。ここでは、このようにして基板１００がバルク基板１０２、ＢＯＸ層１０４、およびチャネル２０４、５０２、および６０２を備えている。
【００３４】
次いで、図１３では標準的なＳＴＩ充填物７０２が設けられ、これは好ましくは厚さ約３００から５００ｎｍの二酸化シリコン層である。しかし、当業者には周知の他の適切な材料を犠牲膜として使用することもできる。ＳＴＩ表面は研磨によって平坦化することが好ましい。
【００３５】
図１４は、図２１の切断部１−１の代表的断面図である。図１４における製作中にはポリシリコン導体（ＰＣ）レジスト８０２およびＳＴＩ充填物７０２が存在するが、図２１の対応する領域１４１には存在しないので、図１４が代表図である。ＳＴＩ充填物７０２の選択領域にＰＣレジスト・マスク８０２を配置した後、ＳＴＩ充填物７０２はパッド膜１０４に対して相対的に、およびＢＯＸ層１０８まで、選択的にエッチングされる。エッチングはＢＯＸ層１０８に対しても相対的に選択的であることが好ましいが、必須ではない。パッド膜１０４は次にＳＴＩ充填層７０２およびＢＯＸ層１０４まで選択的に除去される。図１６および図１８は、望むなら、薄いゲート誘電体９０４をチャネル２０４、５０２、および６０２の側壁のみに置くために、パッド層１０４を残すことができることを示す。各エッチングで約１０：１の選択比があることが好ましく、それは既知のエッチング技術で達成することができる。望むなら、この時点でウェルの注入を任意選択的に導入することができる。これらの注入は、拡散の側壁に充分ドープするため、各注入を相互に約９０度回転して、好ましくは１０から４５度の範囲で大きく傾斜させた注入を用いて行うことができる。拡散の表面層を側面より高濃度でドーピングするのを防止するためには、ＰＣレジスト８０２の露出領域のパッド膜１０４を除去する前に注入を行うことができる。
【００３６】
図１５は、図２１に示した切断部２−２の代表的断面図である。図１５における製作中にはＰＣレジスト・マスク８２０およびＳＴＩ充填物７０２が存在するが、図２１のソース１１４、ドレイン１１６、およびゲート９０２の間の領域には示されていないので、図１５が代表図である。したがって図１５は、製作中のＰＣマスク８０２の選択的配置を示す。これは、好ましくはフォトレジストまたはハードマスクから成るＰＣマスクを使用する標準的パターン・リソグラフィ技術を用いて達成することができる。
【００３７】
図１６は、ゲート誘電体の成長９０４（例えばＳｉＯ2）およびゲート導体９０２の堆積後の図１４の基板を示す。窒化酸化物、窒化物／酸化物複合材、金属酸化物（例えばＡｌ2Ｏ3、ＺｒＳｉＯ4、ＴｉＯ2、Ｔａ2Ｏ5、ＺｒＯ2等）、灰チタン石（例えば（Ｂａ、Ｓｒ）ＴｉＯ3、Ｌａ2Ｏ3）、および上記の組み合わせを誘電体として使用することができることを理解されたい。各チャネル２０４、５０２および６０２上のゲート誘電体の成長は、従来の方法による標準炉または枚葉式ウェハ・チャンバ酸化とすることができる。望むなら、酸化の前か、途中か、あるいはその後に窒化種（たとえば、Ｎ2Ｏ、ＮＯまたはＮ2の注入）を導入することができる。各チャネル２０４、５０２、および６０２上のゲート誘電体の堆積は、例えば化学気相成長（ＣＶＤ）または当業者に知られている他の技術によって達成することができる。
【００３８】
エッチング後、ゲート９０２を堆積する。ゲート導体の堆積は、従来のＣＶＤまたは方向性スパッタリング技術を用いて達成することができる。ポリシリコン以外のゲート導体をも使用できることを理解されたい。例えば、ＳｉＧｅ混合物、耐火金属（例えばＷ）、金属（例えばＩｒ、Ａｌ、Ｒｕ、Ｐｔ）、およびＴｉＮを使用することができる。一般に、研磨が可能でかつ高い導電性および適度な仕事関数を持つ材料であればどんな材料でも、ポリシリコンの代わりに使用することができる。堆積後、ゲート９０２は従来の技術に従って研磨する。
【００３９】
図１７は、ＰＣレジスト・マスク８０２を除去した後の図１５を示す。ＳＴＩ表面９０４は従来の技術に従ってクリーニングする。
【００４０】
図１８および図１９は、ＳＴＩ充填物７０２を除去した後の図１６のＭＯＳＦＥＴデバイスを形成するための拡長注入を示す。注入は、ウェハ表面に垂直なベクトルに対して大きい角度で、好ましくは７から４５度の範囲で行う。拡散の側壁に均等に充分ドープするためには、ウェハ表面を中心にして相互に約９０度回転しながら４回の注入を行う。拡散の表面に強くドープしすぎるのを防止するために、拡散の上でパッド酸化物層１０２を利用することができる。この場合、注入後に、しかし最終注入が行われる前に、パッド膜１０４を除去し、最終注入の後にスペーサ１４６の堆積を行う。
【００４１】
図２０は、従来のステップに従って珪化物層１１０２を形成した後の図１８のデバイスを示す。また、ゲート９０２を形成した後、従来のステップに従ってスペーサ１１０４も形成して、拡散をアニールし、１層の非常に共形的な誘電体充填１１０６を堆積し、次いでそれをゲート導体の頂部まで研磨する。誘電体充填物１１０６は窒化物層とそれに続くドープガラスとすることが好ましい。高いアスペクト比のため、充填の特性から高速熱ＣＶＤ、または高密度プラズマ・エンハンストＣＶＤ技法を用いた自己スパッタリング堆積を示唆される。一般的に誘電体ガラスはリンおよび／または硼素を含むが、ドープしないこともできる。
【００４２】
図２１は完成したデバイスの平面図を示す。ソース１１４およびドレイン１１６領域は注入によって形成する。接点１１０６、１１０８、１１１０を追加し、従来のステップに従ってラインのバック・エンド（ＢＥＯＬ）加工を行う。
【００４３】
再び図１４に関連して、第２シーケンスは、パッド酸化物１０２およびパッド窒化物１０４の膜を除去するステップを備える。必要ならば、使い捨てスペーサを形成し、欠陥がある場合、チャネル２０４、５０２および６０２の頂部をエッチングすることができる。図１６に示すように、次いでゲート酸化物を成長させ、好ましくは上述した同じ材料の中からゲート９０２を堆積し、エッチングしてゲートを形成する。
【００４４】
以上本発明をその好ましい実施形態に関して述べたが、添付の特許請求の範囲のその精神および範囲から逸脱することなく本発明を実践できることを、当業者なら理解するであろう。
【００４５】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００４６】
（１）基板を提供するステップと、
前記基板上に側部表面を有する層を形成するステップと、
前記側部表面上に第１側壁を有するエピタキシャル・チャネルを形成するステップと、
前記チャネルの第２側壁を露出させるために前記層を除去するステップと、
前記第１チャネルの端に結合されたソースおよびドレイン領域を形成するステップと、
前記チャネルの側壁の少なくとも一方に隣接してゲートを形成するステップ
を含む電界効果トランジスタ（ＦＥＴ）を形成する方法。
（２）基板と、
前記基板におけるソース領域およびドレイン領域であって、前記ソース領域および前記ドレイン領域の各々が頂部、底部、および少なくとも２つの側部拡散表面を有し、前記拡散表面の対応する１つと実質的に共面の頂部、底部および側部チャネル表面を有するエピタキシャル成長チャネル領域によって分離されたソース領域およびドレイン領域と、
前記頂部および側部チャネル表面に隣接し、前記頂部および側部チャネル表面から電気的に絶縁されたゲートと、
ＦＥＴを制御するためのゲート制御電圧を受け取るための接点を有する平坦な頂部表面を備えた前記ゲートと
を備えた電界効果トランジスタ（ＦＥＴ）。
（３）前記ソースおよびドレインがＦＥＴを制御するための制御電圧を受け取るための接点を有する上記（２）に記載のＦＥＴ。
（４）前記ゲートが実質的に前記ソース領域と前記ドレイン領域との間の中央に位置し、かつそれらと実質的に平行である上記（２）に記載のＦＥＴ。
（５）前記ゲートの頂部表面と接触する珪化物層をさらに備えた上記（２）に記載のＦＥＴ。
（６）前記ゲートの第１側端および第２側端と接触する誘電体層をさらに備えた上記（２）に記載のＦＥＴ。
（７）前記チャネルの側部表面と接触する誘電体をさらに備えた上記（２）に記載のＦＥＴ。
（８）前記ゲートがポリシリコンから構成される上記（２）に記載のＦＥＴ。
（９）前記チャネルがＦＥＴの長さの約４分の１である上記（２）に記載のＦＥＴ。
（１０）各々が実質的に共面の頂部表面を有し、前記それぞれ実質的に共面の頂部表面上に接点パッドを有する電気的に分離された２つの部分に、前記ゲートを電気的に分離するための前記ゲート内の誘電体材料をさらに含む上記（２）に記載のＦＥＴ。
（１１）前記エピタキシャル・チャネルがＩＶ族元素の組み合わせから形成される上記（２）に記載のＦＥＴ。
（１２）前記エピタキシャル・チャネルがシリコンとＩＶ族元素の合金から形成される上記（２）に記載のＦＥＴ。
（１３）前記エピタキシャル・チャネルがシリコンと、ゲルマニウムおよび炭素の少なくとも１つとの合金から形成される上記（２）に記載のＦＥＴ。
（１４）基板上に第１および第２エピタキシャル成長チャネルを形成するステップと、
ソースおよびドレインの側部表面が前記第１および第２エピタキシャル成長チャネルの相対する端部表面と接触するように、シリコン層内の領域をエッチングしてソースおよびドレインを形成するステップと、
前記第１および第２エピタキシャル成長チャネルの頂部表面および２つの側部表面、ならびに基板の頂部表面に接触するゲートを形成するステップと
を含む二重ゲート電界効果トランジスタ（ＦＥＴ）を形成する方法。
（１５）前記形成ステップが、
シリコン・ラインの各端が前記ソースおよびドレインの端と接触するように、第１および第２シリコン・ラインを形成するステップと、
前記第１および第２シリコン・ラインの各々の露出した側部表面上でエッチ・ストップ層を形成するステップと、
各エッチ・ストップ層上で第１および第２シリコン層をエピタキシャル成長させるステップと、
前記第１および第２シリコン・ラインおよびエッチ・ストップ層をエッチングで除去するステップと、
前記第１および第２エピタキシャル成長シリコン層の周囲および前記ソースとドレインとの間の領域を酸化物充填材で充填するステップと、
前記酸化物充填材の一部分をエッチングして、前記ソースと前記ドレインとの間の実質的に中央に位置しかつそれらと実質的に平行であるようなゲートを画定する領域を形成するステップと、
材料を堆積してゲートを形成するステップと
を含む上記（１４）に記載の方法。
（１６）前記ゲートと前記ソースとの間の酸化物充填材をエッチングして、前記第１および第２エピタキシャル成長シリコン層を露出させるステップと、
前記ゲートと前記ドレインとの間の酸化物充填材をエッチングして、前記第１および第２エピタキシャル成長シリコン層を露出させるステップと
をさらに含む上記（１５）に記載の方法。
（１７）前記第１および第２エピタキシャル成長シリコン層の上に酸化物を形成するステップをさらに備えた上記（１６）に記載の方法。
（１８）前記酸化物が二酸化シリコンである上記（１７）に記載の方法。
（１９）前記ゲートと前記ソースとの間の前記エピタキシャル成長シリコン層の一部分に注入するステップと、
前記ゲートと前記ドレインとの間の前記エピタキシャル成長シリコン層の一部分に注入するステップと
をさらに含む上記（１６）に記載の方法。
（２０）前記注入ステップが、前記エピタキシャル成長シリコン層の頂部表面に垂直なベクトルに対して１０から４５度の範囲内にある上記（１８）に記載の方法。
（２１）前記注入が相互に対して約９０度の角度で連続して行われる上記（１４）に記載の方法。
（２２）前記ゲート、前記ソース、および前記ドレインの各々の上に接点を形成するステップをさらに含む上記（１４）に記載の方法。
（２３）ゲート材料がポリシリコンである上記（１４）に記載の方法。
【図面の簡単な説明】
【図１】シリコン・ラインを示すデバイスの上面図である。
【図２】図１に示す切断部１−１の断面図である。
【図３】図１に示す切断部２−２の断面図である。
【図４】エッチ停止層およびチャネル層のエピタキシャル成長後の図１の基板を示す平面図である。
【図５】図４に示す切断部１−１の断面図である。
【図６】図４に示す切断部２−２の断面図である。
【図７】シリコン・ラインを除去するためのマスク開口のある図４の図である。
【図８】図７に示す切断部２−２の断面図である。
【図９】シリコン・ラインおよびエッチ・ストップ層の残りの部分の除去後の図７の図である。
【図１０】図９に示す切断部２−２の断面図である。
【図１１】第２チャネルの形成後の図９のデバイスの図である。
【図１２】図１１に示す切断部２−２の代表的断面図である。
【図１３】浅いトレンチ分離（ＳＴＩ）の充填および研磨後の図１２の基板の図である。
【図１４】ポリシリコン導体（ＰＣ）レジスト・マスクを塗布しエッチングした後の図２１に示す切断部２−２の代表的断面図である。
【図１５】ＰＣレジスト・マスクを塗布した後の図２１に示した切断部２−２の代表的断面図である。
【図１６】ゲート誘電体の成長または堆積およびゲート導体の堆積後の図１４の基板の図である。
【図１７】ＰＣレジスト・マスクの除去後の図１５の基板の図である。
【図１８】図１６の基板のＳＴＩの除去および分離層の注入を示す図である。
【図１９】図１７の基板の延長注入を示す図である。
【図２０】接点前の図１８の完成デバイスを示す図である。
【図２１】完成デバイスの上面図である。
【図２２】過剰なファセッティングによる欠陥材料を除去する技術を示す図である。
【符号の説明】
１００  基板
１０２  酸化物パッド膜
１０４  窒化物パッド膜
１０６  バルク基板
１０８  埋込み酸化物層
１１０  活性層
１１４  ソース領域
１１６  ドレイン領域
１１８  接点領域
１２０  接点領域
２０２  エッチ・ストップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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