(57)【特許請求の範囲】
【請求項１】
半導体基板上に下部電極を形成するステップと、
前記下部電極上に窒化膜を形成するステップと、
前記窒化膜の上部にアモルファスＴａＯＮ薄膜を形成するステップと、
前記アモルファスＴａＯＮ薄膜を熱処理するステップと、
前記ＴａＯＮ薄膜の上部にAl2O3膜を形成するステップと,
前記Al2O3膜のファーネス真空熱処理を行うステップと、
前記Al2O3膜の上部に上部電極を形成するステップ
とを含んでなることを特徴とする半導体素子のキャパシタ製造方法。
【請求項２】
前記下部電極が、シリンダー型、または、スタック型構造であることを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
【請求項３】
前記窒化膜の形成工程が、チャンバ内の圧力を０．１〜１．２Torr（１３．３〜１５９．６Ｐａ）に，基板の温度を低温の３００〜５００℃の温度に保持し、１０〜５００ワットのＲ．Ｆパワーを印加し、１０〜６００秒間、ＮＨ3ガスを１０〜５００sccmの定量で供給しながらプラズマ処理を行って窒化膜を形成する工程であることを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
【請求項４】
前記アモルファスＴａＯＮ薄膜の形成工程が、ＰＥＣＶＤ工程を用いて、原料物質であるタンタルエチレート(Ta(OC2H5)5)を１７０〜１９０℃に保持される気化器で気相状態にして、０．１ないし１．２Torr（１３．３ないし１５９．６Ｐａ）の低圧力及び３００〜５００℃の温度に保持され，１０〜５００sccmの流量でＮＨ3ガスが供給されるチャンバ内に、Ｔａ蒸気が０．００１sccm〜２sccmの定量で供給されるようにして導入し、１０〜５００ワットのＲ．Ｆパワーを印加して行われことを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
【請求項５】
前記アモルファスＴａＯＮ薄膜を熱処理するステップが、該薄膜の窒化物の含量を増加させるためのＲＴＰ工程であり、ＮＨ3ガスが１〜１０slmの流量で供給されるチャンバ内で、７００〜８５０℃の温度を保持し、アニーリング時間を６０秒〜１８０秒間とすることを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
【請求項６】
前記ＴａＯＮ薄膜の上部にAl2O3膜を形成するステップが蒸着により行われ、原料物質である(CH3)3Alを前駆体にしてH2Oガスが流入されたチャンバ内で２００〜４５０℃の温度に保持し、０．１〜１Torr（１３．３〜１３３Ｐａ）の圧力を保持して蒸着することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
【請求項７】
前記ファーネス真空熱処理が、Ｎ2ガスを用いて６００〜８５０℃の温度で５〜６０分のアニーリング時間を保持して行われることを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
【請求項８】
前記上部電極としてポリシリコン膜を１０００Åの厚さとなるように蒸着することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
【請求項９】
前記下部電極が、ポリシリコンからなることを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
【請求項１０】
半導体基板上に下部電極を形成するステップと、
前記下部電極上にプラズマを用いて窒化膜を形成するステップと、
前記窒化膜の上部にアモルファスＴａＯＮ薄膜を形成するステップと、
前記アモルファスＴａＯＮ薄膜を、ＲＴＰ工程で処理してアモルファスＴａＯＮ薄膜内の窒化物の含量を増加させるステップと、
前記アモルファスＴａＯＮ薄膜の上部にAl2O3膜を形成し、前記アモルファスＴａＯＮ薄膜及び前記Al2O3膜が積層された構造の誘電膜を形成するステップと、
前記Al2O3膜のファーネス真空熱処理を行って、前記誘電膜内の不純物を取り除き、前記誘電膜の結晶化及び前記アモルファスＴａＯＮ薄膜内の窒化物の損失を防止するステップと、
前記Al2O3膜の上部にポリシリコンを蒸着して上部電極を形成するステップ
とを含んでなることを特徴とする半導体素子のキャパシタ製造方法。
【請求項１１】
前記下部電極が、シリンダー型、または、スタック型構造であることを特徴とする請求項１０記載の半導体素子のキャパシタ製造方法。
【請求項１２】
前記窒化膜の形成工程が、チャンバ内の圧力を０．１〜１．２Torr（１３．３〜１５９．６Ｐａ）に，基板の温度を低温の３００〜５００℃の温度に保持し、１０〜５００ワットのＲ．Ｆパワーを印加して、１０〜６００秒間、ＮＨ3ガスを１０〜５００sccmの定量で供給しながらプラズマ処理を行って形成することを特徴とする請求項１０記載の半導体素子のキャパシタ製造方法。
【請求項１３】
前記アモルファスＴａＯＮ薄膜の形成工程が、ＰＥＣＶＤ工程を用いて原料物質であるタンタルエチレート(Ta(OC2H5)5)を１７０〜１９０℃に保持される気化器で気相状態にして、０．１ないし１．２Torr（１３．３ないし１５９．６Ｐａ）の低圧力及び３００〜５００℃の温度に保持され，１０〜５００sccmの流量でＮＨ3ガスが供給されるチャンバ内に、Ｔａ蒸気が０．００１sccm〜２sccmの定量で供給されるようにして導入し、１０〜５００ワットのＲ．Ｆパワーを印加して行われることを特徴とする請求項１０記載の半導体素子のキャパシタ製造方法。
【請求項１４】
前記アモルファスＴａＯＮ薄膜の窒化物の含量を増加させるためのＲＴＰ工程が、ＮＨ3ガスが１〜１０slmの流量が供給されるチャンバ内で７００〜８５０℃の温度を保持し、アニーリング時間を６０秒〜１８０秒間として行われることを特徴とする請求項１０記載の半導体素子のキャパシタ製造方法。
【請求項１５】
前記ＴａＯＮ薄膜の上部にAl2O3膜を形成するステップが蒸着により行われ、原料物質である(CH3)3Alを前駆体にし、H2Oガスが流入されたチャンバ内で、２００〜４５０℃の温度に保持し、０．１〜１Torr（１３．３〜１３３Ｐａ）の圧力を保持して蒸着することを特徴とする請求項１０記載の半導体素子のキャパシタ製造方法。
【請求項１６】
前記ファーネス真空熱処理が、Ｎ2ガスを用いて６００〜８５０℃の温度で５〜６０分のアニーリング時間を保持して行われることを特徴とする請求項１０記載の半導体素子のキャパシタ製造方法。
【請求項１７】
前記上部電極として、ポリシリコン膜を１０００Åの厚さとなるように蒸着することを特徴とする請求項１０記載の半導体素子のキャパシタ製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ素子のキャパシタ製造方法に関し、より詳細には、ＴａＯＮ薄膜とＡｌ2Ｏ3膜の二重膜構造からなる半導体素子のキャパシタ製造方法に関する。
【０００２】
【従来の技術】
近来、半導体製造技術の進歩に伴って、メモリ素子の需要が急増している。データ蓄積手段に用いられるキャパシタは、電極の面積と電極間の距離と電極との間に差し込まれる誘電膜の誘電率によりそのキャパシタンスが変わる。
【０００３】
しかし、半導体装置が高集積化することにより、半導体装置でキャパシタ形成領域が狭くなり、その結果、キャパシタの電極面積が小さくなってキャパシタのキャパシタンスが低減される。
【０００４】
これによって、現在、金属膜−絶縁膜−シリコン構造（以下、“ＭＩＳ”という）を有する高誘電率を有するＴａＯＮ薄膜からなるキャパシタを使用しているが、前記ＴａＯＮ薄膜の上部の上部電極で界面特性を向上させるためにＴｉＮ膜を蒸着した後、その上部にポリシリコン膜を蒸着させるという積層構造を使用して上部電極を形成する。
【０００５】
図１は、従来の半導体メモリ素子のＴａＯＮ薄膜のキャパシタ製造方法に関する断面図である。
【０００６】
従来の半導体素子のキャパシタ製造方法は、図１に示すように、下部電極１、例えば、ポリシリコン膜の上部に高誘電率を有する薄膜のＴａＯＮ膜２を蒸着する。
【０００７】
次に、前記ＴａＯＮ薄膜２の上部に積層構造を有するＴｉＮ／ポリシリコン膜３を蒸着する。その際、前記ＴｉＮ／ポリシリコン膜の蒸着において、前駆体であるＴｉＣｌ4と反応ガスＮＨ3を用いて、ＣＶＤチャンバ内でＴｉＮ薄膜を形成してＭＩＳ構造のキャパシタを形成する。
【０００８】
【発明が解決しようとする課題】
しかし、従来の半導体メモリ素子のキャパシタ製造方法においては、次の問題がある。
【０００９】
従来技術は、半導体素子の高集積化に伴って、安定した素子動作に必要なセル当りのキャパシタンスは変化がない一方、キャパシタセルサイズは次第に小さくなって、ＴａＯＮ薄膜の単一膜ではキャパシタの十分なキャパシタンスと低い漏洩電流とを同時に確保することができない。
【００１０】
また、誘電膜である薄膜のＴａＯＮ膜の蒸着後、上部電極であるポリシリコン膜を形成する前、ＴａＯＮ薄膜とポリシリコン膜との界面特性を向上させるため、前駆体であるＴｉＣｌ4と反応ガスＮＨ3とを用いてＣＶＤチャンバ内でＴｉＮ薄膜を形成する工程が追加されるので工程コストが高くなる。
【００１１】
本発明は、前述の諸点に鑑みてなされたもので、その目的は、高いキャパシタンスと低い漏洩電流とを確保し、かつ、優れた界面特性を有する半導体メモリ素子のキャパシタ製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
本発明者は、単一の誘電膜構造でＴａＯＮ薄膜とＡｌ2Ｏ3膜とが積層された二重膜を誘電膜にて構成することにより、キャパシタンスと低い漏洩電流特性を確保し、前記Ａｌ2Ｏ3膜の優れた界面特性を用いてＴａＯＮ薄膜と上部電極との界面特性の向上のためのＴｉＮ膜の蒸着を省略して工程が単純化できることを見いだし、本発明を完成した。
【００１３】
即ち、前述の目的の達成のために構成される本発明は、半導体基板上に下部電極を形成するステップと、前記下部電極上に窒化膜を形成するステップと、前記窒化膜の上部にアモルファスＴａＯＮ薄膜を形成するステップと、前記アモルファスＴａＯＮ薄膜を、ＲＴＰ工程を行ってアモルファスＴａＯＮ薄膜内の窒化膜の含量を増加させるステップと、前記ＴａＯＮ薄膜の上部にAl2O3膜を蒸着して二重膜構造の誘電膜を形成するステップと、前記誘電膜のファーネス真空熱処理を行うステップと、前記Al2O3膜の上部に上部電極を形成するステップとを含んでなることを特徴とする。
【００１４】
また、本発明は、半導体基板上にポリシリコンを蒸着して下部電極を形成するステップと、前記下部電極上にプラズマを用いて窒化膜を形成するステップと、前記窒化膜の上部にアモルファスＴａＯＮ薄膜を形成するステップと、前記アモルファスＴａＯＮ薄膜を，ＲＴＰ工程を行って、アモルファスＴａＯＮ薄膜内の窒化物の含量を増加させるステップと、前記アモルファスＴａＯＮ薄膜の上部にAl2O3膜を形成し、前記アモルファスＴａＯＮ薄膜及び前記Al2O3膜が積層された構造の誘電膜を形成するステップと、前記Al2O3膜のファーネス真空熱処理を行って、前記誘電膜内の不純物を取り除き、前記誘電膜の結晶化及び前記アモルファスＴａＯＮ薄膜内の窒化物の損失を防止するステップと、前記Al2O3膜の上部にポリシリコンを蒸着して上部電極を形成するステップとを含んでなることを特徴とする。
【００１５】
【発明の実施の形態】
以下、添付の図面を参照しながら本発明の半導体素子のキャパシタ製造方法を詳細に説明する。
【００１６】
本発明にかかる半導体素子のキャパシタ製造方法は、図２Ａに示すように、下部電極用ポリシリコン膜１０が蒸着された半導体基板(図示しない)を備える。
【００１７】
次に、前記ポリシリコン膜１０の表面をＨＦやＢＯＥ(Buffer Oxide Etchant)によりエッチングして自然酸化膜(図示しない)を取り除く。
【００１８】
次に、下部電極用ポリシリコン膜１０の上部にＮＨ3ガスをプラズマ処理して窒化膜２０を形成する。前記下部電極の上部に窒化膜の形成工程では、チャンバ内の圧力を０．１Torr〜１．２Torr（１３．３〜１５９．６Ｐａ）に保持し、基板の温度が低温の３００〜５００℃の温度で、１０〜５００ワットのＲ．Ｆパワーを印加して、１０〜６００秒間、ＮＨ3ガスを１０〜５００sccm程度の定量で供給しながらプラズマ処理を行って窒化膜２０を形成する。
【００１９】
次に、図２Ｂに示すように、前記窒化膜の上部に高誘電率を有するアモルファスＴａＯＮ薄膜３０を蒸着する。前記アモルファスのＴａＯＮ薄膜３０の形成工程では、望ましくは、ＰＥＣＶＤ（plasma enhanced CVD）工程を用いて、原料物質であるタンタルエチレート(Ta(OC2H5)5)を１７０〜１９０℃に保持される気化器で気相状態にして、０．１ないし１．２Torr（１３．３〜１５９．６Ｐａ）の低圧力及び３００〜５００℃の温度に保持され，１０〜５００sccmの流量でＮＨ3ガスが供給されるチャンバ内に、Ｔａ蒸気が０．００１sccm〜２sccmの定量で供給されるようにして導入し、１０〜５００ワットのＲ．Ｆパワーを印加してＴａＯＮ薄膜３０を形成する。
【００２０】
次に、後続熱工程により、前記ＴａＯＮ薄膜の窒化物の含量を増加させるために、ＮＨ3ガスが１〜１０slmの流量で供給されるチャンバ内で、７００〜８５０℃の温度を保持し、アニーリング時間を６０〜１８０秒間とするＲＴＰ（rapid thermal processing）工程を行う。
【００２１】
次に、図２Ｃに示すように、前記ＴａＯＮ薄膜３０の上部にＡｌ2Ｏ3膜４０を蒸着して二重膜構造の誘電膜５０を形成する。前記ＴａＯＮ薄膜３０の上部へのＡｌ2Ｏ3膜の蒸着は、原料物質である(CH3)3Alを前駆体にして、H2Oガスが流入されたチャンバ内で、２００〜４５０℃の温度に保持し、０．１〜１Torr（１３．３〜１３３Ｐａ）の圧力を保持して蒸着することにより、ＴａＯＮ薄膜３０とＡｌ2Ｏ3膜とが積層された構造の誘電膜５０を形成する。Ａｌ2Ｏ3膜４０は、ＡＬＤ（原子層蒸着(Atomic Layer Deposition)）法により形成され、厚さ１０〜５０Åである。さらに、Ａｌ2Ｏ3膜の蒸着は0.01sccm〜9sccmの(CH3)3Alを前駆体として用いてチャンバー内で行われる。
【００２２】
次に、後続熱工程により前記誘電膜５０内の不純物除去、及び結晶化並びに前記ＴａＯＮ薄膜４０内の窒化物の損失を防止するためにファーネス真空熱処理（furnace vaccum thermal treatment）を行う。
【００２３】
前記ファーネス真空熱処理はＮ2ガスを用いて、６００〜８５０℃で５〜６０分のアニーリング時間を保持して行う。
【００２４】
次に、図２Ｄに示すように、前記誘電膜５０の上部に上部電極用ポリシリコン膜６０を蒸着して上部電極を形成する。その際、前記上部電極用ポリシリコン膜６０は、望ましくは、１０００Å程度の厚さで蒸着する。
【００２５】
併せて、前記下部電極の形態は、シリンダー型、または、スタック型等、各種変更が可能で、また、下部電極がメタルである構造でもよい。
【００２６】
【発明の効果】
前述のように、本発明は、単一の誘電膜構造でＴａＯＮ薄膜とＡｌ2Ｏ3膜とが積層された二重膜を誘電膜にて構成することにより、キャパシタンスと低い漏洩電流特性を確保し、前記Ａｌ2Ｏ3膜の優れた界面特性を用いてＴａＯＮ薄膜と上部電極との界面特性の向上のためのＴｉＮ膜の蒸着を省略して工程が単純化できる。
【００２７】
これによって、電気的特性が向上した半導体メモリ素子を製造することにより、歩留まり向上の効果がある。
【００２８】
また、本発明は、その要旨を外れない範囲内で各種変更が可能である。
【図面の簡単な説明】
【図１】従来の半導体素子のキャパシタ製造方法を説明するための断面図である。
【図２Ａ】本発明の半導体素子のキャパシタ製造方法を説明するための断面図の一つであり、図２Ｂに続く。
【図２Ｂ】本発明の半導体素子のキャパシタ製造方法を説明するための断面図の一つであり、図２Ｃに続く。
【図２Ｃ】本発明の半導体素子のキャパシタ製造方法を説明するための断面図の一つであり、図２Ｄに続く。
【図２Ｄ】図２Ｃより続く図２Ｄは本発明の半導体素子のキャパシタ製造方法を説明するための断面図の一つである。
【符号の説明】
１      下部電極
２      ＴａＯＮ
３      ＴｉＮ／ポリシリコン膜
１０    （下部電極用）ポリシリコン膜
２０    窒化膜
３０    （アモルファス）ＴａＯＮ膜
４０    Ａｌ2Ｏ3膜
５０    誘電膜
６０    ポリシリコン膜
【図１】
0004088912.tif 000002
【図２Ａ】
0004088912.tif 000003
【図２Ｂ】
0004088912.tif 000004
【図２Ｃ】
0004088912.tif 000005
【図２Ｄ】
0004088912.tif 000006