(57)【特許請求の範囲】
【請求項１】
位相差データに基づいて位相差補正値を演算し、出力するエラー演算処理回路を備え、前記エラー演算処理回路から出力された位相差補正値に基づいて内部フレーム基準信号を生成し、出力する、ＰＬＬ信号処理回路において、
前記エラー演算処理回路が、
前記位相差データの積分項データを出力する積分項演算回路と、
前記位相差データの比例項データを出力する比例項演算回路と、
同期リファレンス信号とＴＶ信号の基準周波数との差分データを演算し、出力する差分演算回路と、
前記積分項演算回路と前記差分演算回路とを切り換える切り換えスイッチと、
前記切り換えスイッチの切り換えに応じて、前記積分項演算回路から出力された積分項データと前記比例項演算回路から出力された比例項データとを加算し、又は前記差分演算回路から出力された差分データと前記比例項演算回路から出力された比例項データとを加算して、前記位相差補正値を出力する加算器と
を備え、
前記切り換えスイッチは、前記同期リファレンス信号と前記内部フレーム基準信号との位相差が設定値より小さいときには、前記積分項演算回路に切り換え、前記同期リファレンス信号と前記内部フレーム基準信号との位相差が前記設定値より大きいときには、前記差分演算回路に切り換えることを特徴とするＰＬＬ信号処理回路。
【請求項２】
請求項１に記載のＰＬＬ信号処理回路を信号処理部に備えることを特徴とするデジタル・ビデオテープ記録再生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ信号処理回路及びデジタル・ビデオテープ記録再生装置に関し、更に詳細には、遷移時の高速引き込み性と定常時の安定性とを両立させるＰＬＬ信号処理回路及びそのようなＰＬＬ信号処理回路を備えたデジタル・ビデオテープ記録再生装置に関するものである。
【０００２】
【従来の技術】
デジタルＶＴＲは、位相比較器と電圧制御発振器とを組み合わせて、周波数に関する積分制御形の負帰還ループを用い、入力波と位相同期した出力を得るようにした回路であるＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ、位相同期ループ）を、その信号処理部に備えて、外部のビデオ信号と同期した信号を出力している。
【０００３】
ここで、図３を参照して、デジタルＶＴＲの信号処理部に設けた、ＰＬＬの回路構成を説明する。図３はＰＬＬの回路構成を示すブロック図である。
内部同期信号生成部（以下、ＰＬＬと言う）１０は、図３に示すように、外部から入力された同期リファレンス信号（１−ａ）と、ＰＬＬ１０から出力する内部フレーム基準信号（１−ｄ）との位相を比較して初期位相エラー（１−ｂ）を出力する位相比較部１２と、初期位相エラー信号（１−ｂ）に基づいて位相差補正値（１−ｃ）を演算し、出力するエラー演算部１４と、エラー演算部１４から出力された位相差補正値（１−ｃ）から内部フレーム基準信号（１−ｄ）を生成し、出力するフレーム基準パルス生成部１６とを備えている。
【０００４】
図４は、外部から入力された同期リファレンス信号（１−ａ）と、外部に出力する内部フレーム基準信号（１−ｄ）の波形をそれぞれ示す。図４に示したように、各々のパルスの立ち上がりエッジが一致した時、位相がロック状態にあり、ＰＬＬはその状態を保つように動作する。
上述のＰＬＬ１０は、位相が同期リファレンス信号（１−ａ）にロックしたフレーム基準信号（１−ｄ）を出力するように動作する。フレーム基準信号（１−ｄ）の１周期分の構成は、図５に示すようになっている。
即ち、固定分である標準フレーム周期（ＮＴＳＣ：３３．３ｍｓ／ＰＡＬ：４０ｍｓ）に変動分である位相差補正値（１−ｃ）を加えた形になっている。
【０００５】
ここで、図６を参照して、ＰＬＬに設けられた従来のエラー演算部１４の構成と機能を説明する。図６は、従来のＰＬＬ１０に設けられたエラー演算部１４の構成を示す回路図である。
ＰＬＬに設けた従来のエラー演算部１４は、マイクロコンピュータを使ってデジタル信号処理を行うもので、図６に示すように、リミッタ１８と、リミッタ１８に続く２系統の第１処理系２０、及び第２処理系２２と、第１及び第２処理系２０、２２のデータを加算する加算器２４と、更にリミッタ２６とを備え、位相比較部１２から出力された初期位相エラー信号（１−ｂ）、即ち位相差データを演算処理して、位相差補正値（１−ｃ）を出力する。
【０００６】
第１処理系２０は、積分項演算系として構成され、ゲイン調節器付き増幅器２８を備えてゲイン調節をした後、１サンプル前のデータと加算することにより積分演算を行って、積分項データ（２−ａ）を出力している。第２処理系２２は、比例項演算系として構成され、ゲイン調節器付き増幅器３０を備えてゲイン調節を行い、比例項データ（２−ｂ）を出力する。
第１処理系２０から出力された積分項データ（２−ａ）と、第２処理系２２から出力された比例項データ（２−ｂ）は、加算器２４で加算され、更にリミッタ２６を経て出力され、位相差補正値（１−ｃ）となる。
【０００７】
【発明が解決しようとする課題】
ところで、ビデオ信号の入力には、アナログ（ライン入力）とデジタルＶＴＲデジタル（ＩＥＥＥ１３９４入力）があって、アナログ入力部には、シャフリングメモリー等の大きなメモリが設けてあって、同期を取ることはそれほど問題とはならない。
【０００８】
しかし、デジタル入力部には、大容量のメモリーが設けてないので、信号処理部の回路ブロックのマージンが少なく、信号処理が破綻しないための同期状態、即ち外部からのフレームリファレンス信号と内部のフレーム基準信号との位相差についての要求仕様が厳しい。換言すれば、アナログ入力に比べ、ロック点により近づかないと、正常な画像を表示することが難しい。
従って、これまでのデジタルＶＴＲでは、ビデオ信号が入力された瞬間や、ビデオ信号が一度途切れた後、再び現れた時などに、同期系ＰＬＬの引き込み時間が長いためにため、デジタル入力側は、アナログ入力側に比較して、正常な画像を出力するまでに、より多くの時間を要していた。
【０００９】
そこで、本発明の目的は、定常時の安定性を保持しつつ、かつ遷移時の引き込み時間を短縮できるＰＬＬ、及び定常時の安定性を保持しつつ、かつ遷移時にも画像を素早く出力できるデジタルＶＴＲを提供することである。
【００１０】
【課題を解決するための手段】
本発明者は、従来のＰＬＬの問題点を研究し、次のことを見い出した。
即ち、上述のようなエラー演算部を有するＰＬＬでは、ゲインが適当に選ばれれば、安定した挙動を示す。しかし、次のような理由により、位相が大きくずれた状態から、信号又はデータを引き込むときには、ムダな動作をしてしまう場合がある。
すなわち、２系統の処理系のうち、積分項演算系に蓄積された余分なデータのため、リファレンス信号と周波数がずれてしまい、ロック点に近づいても、そのまま収束せず、１度通り越してからロックする、いわゆるオーバーシュート現象が生じる。この結果、引き込みに余計な時間がかかってしまうことになる。
これを解決するためには、積分項演算系に余分なデータが、蓄積されないようにすれば良いが、構成がいたずらに複雑になり、定常時の性能に影響が出る危険性もある。
【００１１】
そこで、本発明者は、定常時ロック用のエラー演算系と、遷移時引き込み用の“比例項＋リファレンスと基準周波数との差分”形式のエラー演算系の２系統を備え、条件に応じて、これら２系統を切り換えることにより遷移時の高速引き込みと定常時の安定性を両立させることを着想し、研究を重ねて本発明を完成する到った。
【００１２】
上記目的を達成するために、本発明に係るＰＬＬ信号処理回路は、位相差データに基づいて位相差補正値を演算し、出力するエラー演算処理回路を備え、エラー演算処理回路から出力された位相差補正値に基づいて内部フレーム基準信号を生成し、出力する、ＰＬＬ信号処理回路において、
エラー演算処理回路が、
位相差データの積分項データを出力する積分項演算回路と、
位相差データの比例項データを出力する比例項演算回路と、
同期リファレンス信号とＴＶ信号の基準周波数との差分データを演算し、出力する差分演算回路と、
積分項演算回路と差分演算回路とを切り換える切り換えスイッチと、
切り換えスイッチの切り換えに応じて、積分項演算回路から出力された積分項データと比例項演算回路から出力された比例項データとを加算し、又は差分演算回路から出力された差分データと比例項演算回路から出力された比例項データとを加算して、位相差補正値を出力する加算器と
を備え、
切り換えスイッチは、同期リファレンス信号と内部フレーム基準信号との位相差が設定値より小さいときには、積分項演算回路に切り換え、同期リファレンス信号と内部フレーム基準信号との位相差が設定値より大きいときには、差分演算回路に切り換えることを特徴としている。
【００１３】
本発明では、位相差の大小に応じて、積分項演算回路と差分演算回路とを切り換えスイッチにより切り換えることにより、遷移時の高速引き込み性と定常時の安定性とを両立させるＰＬＬ信号処理回路を実現させることができる。
切り換えスイッチは、マイクロコンピュータのソフト・プログラム上で形成されるソフトスイッチであって良い。
【００１４】
本発明に係るＰＬＬ信号処理回路を信号処理部に備えることにより、定常時の安定性を保持しつつ、かつ遷移時にも画像を素早く出力できるデジタル・ビデオテープ記録再生装置を実現できる。
【００１５】
【発明の実施の形態】
以下に、実施形態例を挙げ、添付図面を参照して、本発明の実施の形態を具体的かつ詳細に説明する。
実施形態例
本実施形態例は、本発明に係るＰＬＬの実施形態の一例であって、図１は本実施形態例のＰＬＬに設けたエラー演算部の構成を示す回路である。
本実施形態例のＰＬＬに設けたエラー演算部４０は、図６に示した従来のエラー演算部１４の構成に加えて、差分演算系４２と、同期リファレンス信号と内部フレーム基準信号との位相差の大小に応じて、第１処理系２０（図６参照）から差分演算系４２に、又は差分演算系４２から第１処理系２０に切り換える第１切り換えスイッチ（ＳＷ１）４４及び第２切り換えスイッチ（ＳＷ２）４６を備えている。
【００１６】
差分演算系４２は、同期リファレンス信号とＴＶ信号の基準周波数（ＮＴＳＣ：３３．３ｍｓｅｃ、ＰＡＬ：４０ｍｓｅｃ）との差分を演算し、差分データ（２−ｃ）を出力する演算系統である。
第１切り換えスイッチ（ＳＷ１）４４及び第２切り換えスイッチ（ＳＷ２）４６は、マイクロコンピュータのソフトプログラム上で形成されたソフトスイッチであって、エラー演算部４０が、第１の条件下で、図６に示した従来のエラー演算部１４を構成し、第２の条件下で、差分演算系４２から差分データ（２−ｃ）が加算器２４に入力するように、設けられている。
【００１７】
本実施形態例のエラー演算部４０では、先ず、同期リファレンス信号に対して所定の位相差を有するウィンドウが設けられ、ＰＬＬから出力するフレーム基準信号が、そのウィンドウの中にあるか、即ち同期リファレンス信号と内部フレーム基準信号との位相差が設定値より小さいか、又は出力するフレーム基準信号が、そのウィンドウの外にあるか、即ち同期リファレンス信号と内部フレーム基準信号との位相差が設定値より大きいかによって、第１及び第２切り換えスイッチ４４、４６により処理系を切り換える。
更に説明すると、図２（ａ）及び（ｂ）に示すように、同期リファレンス信号の立ち上がりエッジに対して、フレーム基準信号の立ち上がりエッジが、どこにあるかによってウィンドウの中か外かが決まる。
【００１８】
第１の条件とは、位相がロックした状態を言い、フレーム基準信号は、図２（ａ）に示すように、ウィンドウの中にあり、第１切り換えスイッチ（ＳＷ１）４４、及び第２切り換えスイッチ（ＳＷ２）４６は、双方とも、従来のエラー演算部１４を構成するように、第１処理系２０側にオンしている。
次ぎに、何らかの理由により、同期リファレンス信号の位相が、急に変化した場合には、フレーム基準信号の立ち上がりエッジが、図２（ｂ）に示すように、ウィンドウの外に出てしまう。この状態を第２の条件と言う。
この第２の条件になると、第１切り換えスイッチ（ＳＷ１）４４、及び第２切り換えスイッチ（ＳＷ２）４６は、双方とも、反対側に倒れ、第１処理系２０ではなく差分演算系２０側にオンし、同期リファレンス信号の周期とＴＶ信号の標準フレーム周期との差分データ（２−ｃ）が、比例項演算系のデータ（２−ｂ）に加算される。
【００１９】
このようにすることにより、引き込み動作は、比例項演算系である第２処理系のみにより速やかに行われ、第１処理系２０のような積分項演算系の追従の遅い成分が含まれないので、大きなオーバーシュート現象が発生せず、即座に内部フレーム基準信号がウィンドウ内まで引き込まれる。
内部フレーム基準信号がウィンドウ内まで引き込まれると、第１切り換えスイッチ（ＳＷ１）４４、及び第２切り換えスイッチ（ＳＷ２）４６は、第１処理系２０側にオンし、そのまま、安定したロック状態を維持する。
この時、第１切り換えスイッチ（ＳＷ１）４４がそれまで差分演算系４２側にオンしていることにより、積分項データとして同じ値が受け継がれることになり、状態の遷移がスムーズに行われる。
尚、図５からも判るように、同期リファレンスの周波数とフレーム基準信号の周波数を一致させると、位相差補正値（１−ｃ）と差分データ（２−ｃ）とは同じ値になる。従って、遷移中に、積分項の代わりに、標準信号との差分データ（２−ｃ）で置き換えることの妥当性は、明らかである。
【００２０】
【発明の効果】
本発明によれば、定常時ロック用のエラー演算系と、遷移時引き込み用の“比例項＋リファレンスと基準周波数との差分”形式のエラー演算系との２系統を備え、位相差の大小に応じて、これら２系統を切り換えることにより、従来方式の同期系ＰＬＬに僅かな変更を加えるだけで、定常時の安定性を保持したまま遷移時の引き込み時間を短縮できる。
また、本発明に係るＰＬＬ信号処理回路をデジタル・ビデオテープ記録再生装置に設けることにより、そのデジタル入力系においても、同期系の立ち上がりが速くなるため、例えば信号を入力した瞬間に画像を表示することができるようになる。
【図面の簡単な説明】
【図１】実施形態例のＰＬＬに設けたエラー演算部の構成を示す回路である。
【図２】図２（ａ）及び（ｂ）は、それぞれ、ウィンドウの設定を説明する模式図である。
【図３】ＰＬＬの回路構成を示すブロック図である。
【図４】外部から入力された同期リファレンス信号（１−ａ）と、外部に出力する内部フレーム基準信号（１−ｄ）の波形をそれぞれ示す波形図である。
【図５】フレーム基準信号の１周期分の構成を示す模式図である。
【図６】従来のＰＬＬに設けられたエラー演算部の構成を示す回路図である。
【符号の説明】
１０……内部同期信号生成部、ＰＬＬ、１２……位相比較部、１４……従来のエラー演算部、１６……フレーム基準パルス生成部、１８……リミッタ、２０……第１処理系、２２……第２処理系、２４……加算器、２６……リミッタ、２８、３０……ゲイン調節器付き増幅器、４０……実施形態例のＰＬＬに設けたエラー演算部、４２……差分演算系、４４……第１切り換えスイッチ（ＳＷ１）、４６……第２切り換えスイッチ（ＳＷ２）。
【図１】
0004168532.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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