(57)【特許請求の範囲】
【請求項１】
正転クロック及び反転クロックを伝播する差動クロック生成回路において、
前記正転クロックを伝播する正転側ＣＭＯＳインバータと、
前記反転クロックを伝播する反転側ＣＭＯＳインバータとを有し、
前記正転側ＣＭＯＳインバータは、第１の電源と第１の出力端子との間に第１のＰチャネルトランジスタと直列に設けられた第１のインダクタンスと、第２の電源と前記第１の出力端子との間に第１のＮチャネルトランジスタと直列に設けられた第２のインダクタンスとを有し、
前記反転側ＣＭＯＳインバータは、前記第１の電源と第２の出力端子との間に第２のＰチャネルトランジスタと直列に設けられた第３のインダクタンスと、第２の電源と前記第２の出力端子との間に第２のＮチャネルトランジスタと直列に設けられた第４のインダクタンスとを有し、
前記第１のインダクタンスと前記第３のインダクタンスとの間及び前記第２のインダクタンスと前記第４のインダクタンスとの間でそれぞれ相互インダクタンスを有することを特徴とする差動クロック生成回路。
【請求項２】
請求項１において、
前記第１及び第３のインダクタンスは、前記第１及び第２のＰチャネルトランジスタのソースと前記第１の電源との間にそれぞれ設けられていることを特徴とする差動クロック生成回路。
【請求項３】
請求項１において、
前記第２及び第４のインダクタンスは、前記第１及び第２のＮチャネルトランジスタのソースと前記第２の電源との間にそれぞれ設けられていることを特徴とする差動クロック生成回路。
【請求項４】
請求項１において、
前記正転クロックの立ち上がり及び立ち下がりのエッジが、前記反転クロックの立ち下がり及び立ち上がりエッジと整合していることを特徴とする差動クロック生成回路。
【請求項５】
請求項１において、
前記正転側ＣＭＯＳインバータを通過して生成された正転クロックと、前記反転側ＣＭＯＳインバータを通過して生成された反転クロックとが、通信用集積回路の入力回路の入力ラッチ用クロックとして出力されることを特徴とする差動クロック生成回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、遅延補償機能付き差動クロック生成回路に関し、特に波形成形機能を有すると共に差動クロックの位相を一致させる機能を有する差動クロック生成回路に関する。
【０００２】
【従来の技術】
通信用の集積回路は、差動クロックに同期して高速の入力信号を入力し、ラッチする入力回路を有する。このラッチ機能付きの入力回路は、差動クロックが第１の状態の間に入力信号を入力して、入力信号のＨレベルまたはＬレベルに応じた状態を生成し、差動クロックが第２の状態になる時にその状態をラッチすると共に入力信号の入力を遮断する。その場合、高速の入力信号からその入力信号をサンプル・ラッチすることができる差動クロックがローカルに生成される。従って、同期用の差動クロックを生成する差動クロック生成回路がローカルに設けられる。
【０００３】
光ファイバを利用した光通信などは、入力信号の変化が非常に速く、その入力信号のＨレベルまたはＬレベルを正確にラッチするためには、同期用の差動クロックの位相を一致させることが求められる。差動クロックの正転クロックと反転クロックとの位相が一致するとは、正転クロックの立ち上がりエッジと反転クロックの立ち下がりエッジのタイミングが一致し、正転クロックの立ち下がりエッジと反転クロックの立ち上がりエッジのタイミングが一致することを意味し、正確には両クロックがちょうど１８０°の位相差を有することである。従って、差動クロック生成回路は、両クロックのエッジの遅れを補償する機能を有することが要求される。
【０００４】
図１は、従来の遅延補償機能付き差動クロック生成回路と波形図を示す図である。図示しない電圧制御発振回路（ＶＣＯ）により生成された正転入力Vinと反転入力Vinxとから、位相が一致した差動クロックCLK、CLKxが生成される。正転入力Vin側にはインバータA11,A21,A31が縦列に接続され、反転入力Vinx側にはインバータA12,A22,A32が縦列に接続され、各インバータの入力端子及び出力端子において、遅延補償用のインバータB11,B12,B21,B22,B31,B32が設けられている。これらのインバータは、ＰチャネルトランジスタとＮチャネルトランジスタからなるＣＭＯＳインバータである。そして、波形図には、両入力Vin,Vinxに対して、インバータA11,A12の出力Ｖout、Ｖoutxが示されている。この従来の差動クロック生成回路は、以下の文献に記載されている。
【０００５】
【特許文献】
特開平９−２７０６８３号公報
インバータA11,A12の動作を説明すると、入力電圧Vinが立ち上がるとき、インバータA11のＰチャネルトランジスタをオフさせるレベルになると、出力電圧Ｖoutが立ち下がりを開始し、入力電圧Vinxが立ち下がるとき、インバータA12のＮチャネルトランジスタをオフさせるレベルになると、出力電圧Ｖoutxが立ち上がりを開始する。そして、仮に正転側出力Ｖoutの位相が反転側出力Ｖoutxの位相より進んでいる場合は、インバータB21により反転側出力Ｖoutxが強制的に立ち上げられて、反転側出力Ｖoutxの位相を進めようとする。逆に、正転側出力Ｖoutの位相が反転側出力Ｖoutxの位相より遅れている場合は、インバータB22により正転側出力Ｖoutが強制的に立ち上げられて、正転側出力Ｖoutの位相を進めようとする。その結果、正転側クロックCLKと反転側クロックCLKxの位相が一致するようになる。つまり、この差動クロック生成回路は、両クロックCLK,CLKxの遅延を補償する機能を有する。
【０００６】
【発明が解決しようとする課題】
しかしながら、図１の差動クロック生成回路は、インバータA11の出力がインバータA21とB21の入力に接続されるため、インバータA11のファンアウトが２になり、そのインバータA11の出力の立ち上がり時間ｔｒ（time of rising）や立ち下がり時間ｔｆ（time of falling）が長くなり、差動クロックの立ち上がり波形、立ち下がり波形が緩慢になり、シャープな立ち上がりエッジ、立ち下がりエッジを持つ差動クロックを生成することができないという課題を有する。つまり、インバータB11,B12,B21,B22,B31,B32を設けることで、一方のクロックのエッジの遅れを補償しているが、そのインバータによりクロックを伝播するインバータA11,A21,A31,A12,A22,A32のファンアウトが増加し、エッジの傾きが大きくなってしまう。
【０００７】
そこで、本発明の目的は、上記課題を解決して、立ち上がり時間、立ち下がり時間を短くして互いの遅延を補償することができる差動クロック生成回路を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の第１の側面は、正転クロック及び反転クロックを伝播して両クロックの位相ずれを補償する差動クロック生成回路において、前記正転クロックを伝播し縦列に接続された複数の正転側ＣＭＯＳインバータと、前記反転クロックを伝播し縦列に接続された反転側ＣＭＯＳインバータとを有し、前記正転側ＣＭＯＳインバータ及び反転側ＣＭＯＳインバータが、第１の電源と出力端子との間にＰチャネルトランジスタと直列に設けられた第１のインダクタンスと、第２の電源と出力端子との間にＮチャネルトランジスタと直列に設けられた第２のインダクタンスとを有し、前記第１のインダクタンス間及び第２のインダクタンス間で相互インダクタンスを有することを特徴とする。
【０００９】
第１の側面によれば、第１のインダクタンス間及び第２のインダクタンス間の相互インダクタンスによる誘導電流により、位相が遅れているクロックの位相がより一層加速されるように動作し、更に、誘導電流により両クロックの立ち上がり及び立ち下がりエッジの傾きが急峻になるように動作する。従って、差動クロック生成回路は、立ち上がりエッジと立ち下がりエッジの位相が一致した差動クロックを生成することができる。
【００１０】
【発明の実施の形態】
以下、図面に従って本発明の実施の形態を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００１１】
図２は、本実施の形態における差動クロック生成回路を示す図である。図示しない電圧制御発振回路（ＶＣＯ）などにより生成された正転入力VinがインバータA11に入力され、縦列接続された複数の正転側インバータA11,A21,A31側を伝播して正転クロックCLKが生成される。また、同様に、図示しないＶＣＯなどにより生成された反転入力VinxがインバータA12に入力され、縦列接続された複数の反転側インバータA12,A22,A32側を伝播して反転クロックCLKxが生成される。各インバータには、出力端子と第１の電源Vccとの間に第１のインダクタンスLp,Lpxが、出力端子と第２の電源（グランド）Vssとの間に第２のインダクタンスLn,Lnxがそれぞれ設けられる。そして、第１のインダクタンス間及び第２のインダクタンス間にそれぞれ相互インダクタンスMp,Mnを有し、一方のインダクタンスに電流が発生すると他方のインダクタンスに誘導逆起電力が発生する。
【００１２】
図３は、ＣＭＯＳインバータ回路を示す図である。図３には、図２のインバータA11とそれに接続された第１及び第２のインダクタンスLp,Lnが示されている。図３（Ａ）の例は、電源VccとＰチャネルトランジスタpMOSとの間に第１のインダクタンスLpが設けられ、グランドVssとＮチャネルトランジスタnMOSとの間に第２のインダクタンスLnが設けられている。また、図３（Ｂ）の例は、ＰチャネルトランジスタpMOSと出力Voutとの間に第１のインダクタンスLp2が設けられ、ＮチャネルトランジスタnMOSと出力Voutとの間に第２のインダクタンスLn2が設けられている。いずれの例も、電源Vccと出力Voutとの間にＰチャネルトランジスタpMOSと直列に第１のインダクタンスが設けられ、グランドVssと出力Voutとの間にＮチャネルトランジスタnMOSと直列に第２のインダクタンスが設けられている。
【００１３】
図３に示したCMOSインバータの動作は、入力VinがＬレベルからＨレベルに立ち上がる場合は、グランドVssレベルからＮチャネルトランジスタnMOSの閾値電圧以上になるとＮチャネルトランジスタnMOSが導通状態になり、出力Voutの寄生容量を放電する電流Inが発生する。但し、その時導通状態にあるＰチャネルトランジスタpMOSにも、電源VccからグランドVssに向かう電流Ipが発生し、その結果一時的に貫通電流が発生する。従って、この状態では未だ出力Voutのレベルは低下を開始しない。やがて、入力Vinが更に上昇して電源VccよりＰチャネルトランジスタpMOSの閾値電圧低いレベルを超えると、ＰチャネルトランジスタpMOSが非導通になり、電流Inにより出力VoutのレベルがグランドVssレベルまで低下する。
【００１４】
つまり、入力Vinの立ち上がり時は、第１のインダクタンスLpには貫通電流発生に伴う電流Ipが一時的に発生し、第２のインダクタンスLnには貫通電流発生時から電流Ipがなくなった後も電流Inが継続し、出力VoutがグランドレベルVssに下がると電流Inはなくなる。逆に、入力Vinが立ち下がる時は、第２のインダクタンスLnには貫通電流発生に伴う電流Inが一時的に発生し、第１のインダクタンスLpには貫通電流発生時から電流Inがなくなった後も電流Ipが継続し、出力Voutが電源レベルVccに上昇すると電流Ipはなくなる。
【００１５】
上記のインバータの第１、第２のインダクタンスに発生する電流を考慮して、図２の差動クロック生成回路の動作について以下説明する。
【００１６】
図４は、正転入力と反転入力のエッジの位相が一致している場合のCMOSインバータA11,A12の動作波形図である。実線が正転側、破線が反転側の波形図である。（１）に示すとおり、同じタイミングで正転入力Vinは立ち上がり反転入力Vinxは立ち下がっている。その入力に応答して、インバータA11,A12の反転動作により、正転側出力電圧Voutは立ち下がり、反転側出力電圧Voutxは立ち上がっている。
【００１７】
図３のCMOSインバータの動作で説明したとおり、正転入力Vinの立ち上がりに応答して、インバータA11のＮチャネルトランジスタnMOSには電流In（図中（３））が発生し、更にインバータA11のＰチャネルトランジスタpMOSには一時的な貫通電流Ip（図中（６））が発生する。ＮチャネルトランジスタnMOSの電流Inは第２のインダクタンスLnにも流れ、相互インダクタンスMnによる誘導逆起電力により、インバータA12の第２のインダクタンスLnxには負の電流Inkx（図中（５））が発生する。但し、この電流Inkxは、反転側のインバータA12に電流Ipx（図中（６））と電流Inx（図中（３））とが同時に流れる貫通電流発生期間中のみしか発生しない。時間ｔ１を過ぎると、インバータA12のＮチャネルトランジスタnMOSがオフになるので、第２のインダクタンスLnxに誘導逆起電力による電流は発生しない。一方、インバータA11のＰチャネルトランジスタpMOSに一時的に発生する電流Ip（図中（６））は第１のインダクタンスLpにも流れ、相互インダクタンスMpによる誘導逆起電力により、インバータA12の第１のインダクタンスLpxには負電流と正電流Ipkx（図中（８））が発生する。
【００１８】
要すれば、正転側のインバータA11の動作により、反転側のインバータA12に対しては、第１のインダクタンスLpxには負電流と正電流Ipkx（図中（８））が、第２のインダクタンスLnxには負電流Inkx（図中（５））が発生するので、結局、負電流InkxによりインバータA12の出力VoutxからグランドVssに流れる電流が少なくなり、反転側出力Voutxの立ち上がりが加速される。つまり、立ち上がり波形がより急峻になる。
【００１９】
逆に、反転側のインバータA12の動作による正転側のインバータA11への相互誘導作用を説明すると、上記の説明と全く逆になる。つまり、反転入力Vinxの立ち下がりに応答して、反転側インバータA12には、トランジスタnMOSに一時的に電流Inxが発生し、トランジスタpMOSに大きな駆動電流Ipxが流れる。電流Inxに誘導されて正転側インバータA11の第２のインダクタンスには負電流と正電流Ink（図中（４））が発生し、電流Ipxに誘導されてインバータA11の第１のインダクタンスには負電流Ipk（図中（７））が発生する。その結果、正転側出力Voutの立ち下がりが加速され、立ち下がり波形がより急峻になる。
【００２０】
以上のように、相互インダクタンスによる相互誘導作用により、それぞれの出力駆動電流が増加し、正転側クロックと反転側クロックの立ち上がり及び立ち下がり波形が急峻になる。つまり、図２の差動クロック発生回路には、波形整形機能を有する。
【００２１】
図５は、正転入力のエッジの位相が反転入力のエッジの位相より進んでいる場合のCMOSインバータA11,A12の動作波形図である。図５の例では、インバータA11,A12について、正転入力Vinの立ち上がりが反転入力Vinxの立ち下がりより早いタイミングで発生した場合の動作波形が示される。
【００２２】
正転入力Vinの立ち上がりタイミングが早いことに伴って、インバータA11に発生する電流In（図中（３））と電流Ip（図中（６））とは、インバータA12に発生する電流Inx（図中（３））と電流Ipx（図中（６））よりも早いタイミングで発生している。図４においてこれらの電流の発生タイミングが一致していることと比較するとタイミングが早くなっていることが理解できる。
【００２３】
そこで、正転側インバータA11のインダクタンスの電流In,Ipによる誘導逆起電力に基づく反転側インバータA12への影響を説明すると、インバータA11のトランジスタnMOSの電流In（図中（３））が第２のインダクタンスLnに発生することにより、相互インダクタンスMnにより、反転側インバータA12の第２のインダクタンスLnxには負電流Inkx（図中（５））が発生する。但し、この負電流Inkxは、図３（５）の場合と比較すると、その期間は短い。つまり、反転側インバータA12のＮチャネルトランジスタnMOSが導通して電流Inxが流れている間（ｔ３）であって、正転側インバータA11のＮチャネルトランジスタnMOSに流れる電流Inが変化している間（ｔ２の上昇中）に、負電流Inkxが発生する。タイミングのずれに伴って、電流Inxが発生中に電流Inの立ち上がりが完了するため、負電流Inkxの期間は短くなっている。但し、この負電流Inkxにより反転側出力Voutxの立ち上がり動作は加速される。
【００２４】
一方、正転側インバータA11のトランジスタpMOSの電流Ip（図中（６））が第１のインダクタンスLpに発生することにより、反転側インバータA12の第１のインダクタンスLpxには正電流Ipkx（図中（８））が発生する。この電流Ipkxは、反転側インバータA12のＰチャネルトランジスタpMOSが導通して電流Ipxが流れている間（ｔ５）であって、正転側A11のＰチャネルトランジスタpMOSに流れる電流Ipが変化している間（ｔ４）に発生し、電流Ipの減少に対応した正電流である。図４（８）と比較すると晃化の通り、電流Ipxが発生している期間ｔ５がずれたため、電流Ipの立ち上がり動作に対応した負電流は発生していない。つまり、電流Ipkxにより反転側出力Voutxの立ち上がり動作は加速される。
【００２５】
以上の通り、正転側インバータA11の動作による影響により、反転側インバータA12の出力Voutxの立ち上がり動作は、電流InkxとIpkx（図中（５）（８））とにより加速される。
【００２６】
逆に、反転側インバータA12の動作による正転側インバータA11への影響について説明すると、反転側インバータA12の第２のインダクタンスLnxには電流Inx（図中（３））が発生し、その電流Inxが発生する期間ｔ３中は正転側インバータA11のトランジスタnMOSに電流Inが発生している（ｔ２）。従って、電流Inxに対する誘導逆起電力により正転側インバータA11の第２のインダクタンスLnには負電流と正電流Ink（図中（４））が発生する。この電流Inkは負電流と正電流であるので、正転側出力Voutの立ち下がり動作への加速はない。
【００２７】
一方、反転側インバータA12の第１のインダクタンスLpxには電流Ipx（図中（６））が発生し、この電流Ipxによる誘導逆起電力により正転側インバータA11の第１のインダクタンスLpには負電流Ipk（図中（７））が発生する。この電流Ipxは、正転側インバータA11のトランジスタnMOSが導通している期間ｔ４の間のみ発生するので、図４（７）に比較すると負電流Ipkの発生期間は短くなっている。この負電流Ipkにより、正転側出力Voutの立ち下がり動作は加速される。
【００２８】
以上のとおり、反転側インバータA12の動作による影響により、正転側インバータA11の出力Voutの立ち下がり動作は、電流Ipk（図中（７））によってのみ加速される。従って、Ipk＜Inkx＋Ipkxの関係から、正転側出力Voutへの加速よりも反転側出力Voutxへの加速のほうが大きくなる。その結果、トータルでは、反転側出力Voutxの立ち上がり動作のほうが、正転側出力Voutの立ち下がり動作よりもより強く加速され、両クロックのエッジが急峻になりながら、且つ位相遅れのあるほうの反転クロックのエッジがより急峻になり、遅延が補償される。
【００２９】
図６は、正転入力のエッジの位相が反転入力のエッジの位相より進んでいる場合のCMOSインバータA11,A12の動作波形図である。図６の例では、インバータA11,A12について、正転入力Vinの立ち下がりが反転入力Vinxの立ち上がりより早いタイミングで発生した場合の動作波形が示される。図６の波形は、図５の波形のＰチャネル側とＮチャネル側とが逆になっているだけである。従って、図６の場合も、電流InkxとIpkxにより反転側出力Voutxの立ち下がりが加速され、電流Ipkによる正転側出力Voutの立ち上がりが加速されるので、Inkx＋Ipkx＞Ipkの関係より、位相遅れを有する反転側出力Voutxの加速のほうが正転側出力Voutの加速よりも大きい。
【００３０】
以上のとおり、図２の差動クロック生成回路によれば、正転側のインバータと反転側インバータ間の相互インダクタンスによる誘導逆起電力電流の発生により、両クロックの立ち上がりと立ち下がりが加速され、位相が遅れているクロックの立ち上がりと立ち下がりがより強く加速される。従って、この差動クロック生成回路は、波形整形機能と遅延補償機能の両方を兼ね備えている。
【００３１】
図７は、図２の差動クロック生成回路の動作シュミレーション結果を示す図である。（１）は正転入力と反転入力を示し、実線のほうが破線よりも位相が進んでいる。（２）は、５段のインバータを通過した後の正転側出力と反転側出力を示し、両波形がクロスするポイントが中央に近づいていることから明らかなとおり、両者の位相差は縮められている。更に、（３）は１０段のインバータを通過した後の出力波形、（４）は１５段のインバータを通過した後の出力波形をそれぞれ示す。インバータの段数が増すことにより、両波形の位相差が縮められていることが明らかである。
【００３２】
図２の差動クロック生成回路は、全てのインバータにインダクタンスが設けられているが、一部のインバータにインダクタンスが設けられていても良い。
【００３３】
以上の実施の形態をまとめると、以下の付記の通りである。
【００３４】
（付記１）正転クロック及び反転クロックを伝播して両クロックの位相ずれを補償する差動クロック生成回路において、
前記正転クロックを伝播し縦列に接続された１以上の正転側ＣＭＯＳインバータと、
前記反転クロックを伝播し縦列に接続された１以上の反転側ＣＭＯＳインバータとを有し、
前記正転側ＣＭＯＳインバータ及び反転側ＣＭＯＳインバータが、第１の電源と出力端子との間にＰチャネルトランジスタと直列に設けられた第１のインダクタンスと、第２の電源と出力端子との間にＮチャネルトランジスタと直列に設けられた第２のインダクタンスとを有し、前記第１のインダクタンス間及び第２のインダクタンス間で相互インダクタンスを有することを特徴とする差動クロック生成回路。
【００３５】
（付記２）付記１において、
前記第１のインダクタンスは、前記Ｐチャネルトランジスタのソースと第１の電源との間に設けられていることを特徴とする差動クロック生成回路。
【００３６】
（付記３）付記１において、
前記第２のインダクタンスは、前記Ｎチャネルトランジスタのソースと第２の電源との間に設けられていることを特徴とする差動クロック生成回路。
【００３７】
（付記４）付記１において、
前記第１のインダクタンスは、前記Ｐチャネルトランジスタのドレインと出力端子との間に設けられていることを特徴とする差動クロック生成回路。
【００３８】
（付記５）付記１において、
前記第２のインダクタンスは、前記Ｎチャネルトランジスタのドレインと出力端子との間に設けられていることを特徴とする差動クロック生成回路。
【００３９】
（付記６）付記１において、
前記正転クロックの立ち上がり及び立ち下がりのエッジが、前記反転クロックの立ち下がり及び立ち上がりエッジと整合していることを特徴とする差動クロック生成回路。
【００４０】
（付記７）付記１において、
前記複数の正転側ＣＭＯＳインバータを通過して生成された正転クロックと、前記複数の反転側ＣＭＯＳインバータを通過して生成された反転クロックとが、通信用集積回路の入力回路の入力ラッチ用クロックとして出力されることを特徴とする差動クロック生成回路。
【００４１】
【発明の効果】
本発明によれば、差動クロックの遅延を補償することができ、更に波形を急峻にすることができる差動クロック生成回路を提供することができる。この差動クロック生成回路は、通信用ＩＣのローカルクロックを生成する回路としての利用性がある。
【図面の簡単な説明】
【図１】従来の遅延補償機能付き差動クロック生成回路と波形図を示す図である。
【図２】本実施の形態における差動クロック生成回路を示す図である。
【図３】ＣＭＯＳインバータ回路を示す図である。
【図４】正転入力と反転入力のエッジの位相が一致している場合のCMOSインバータA11,A12の動作波形図である。
【図５】正転入力のエッジの位相が反転入力のエッジの位相より進んでいる場合のCMOSインバータA11,A12の動作波形図である。
【図６】正転入力のエッジの位相が反転入力のエッジの位相より進んでいる場合のCMOSインバータA11,A12の動作波形図である。
【図７】図２の差動クロック生成回路の動作シュミレーション結果を示す図である。
【符号の説明】
Ａ１１、Ａ２１、Ａ３１：正転側ＣＭＯＳインバータ、
Ａ１２、Ａ２２、Ａ３２：反転側のＣＭＯＳインバータ、
Ｌｐ、Ｌｐｘ：第1のインダクタンス、
Ｌｕ、Ｌｕｘ：第２のインダクタンス
【図１】
0004097561.tif 000002
【図２】
0004097561.tif 000003
【図３】
0004097561.tif 000004
【図４】
0004097561.tif 000005
【図５】
0004097561.tif 000006
【図６】
0004097561.tif 000007
【図７】
0004097561.tif 000008