(57)【特許請求の範囲】
【請求項１】
メモリセルと、
前記メモリセルに接続され、電源電圧の１／２の電圧にプリチャージされるビット線対と、
前記ビット線対に現れる微小電位差を増幅するセンスアンプと、
前記ビット線対に対応するデータ線対と、
コラム選択信号を入力し、前記ビット線対のデータを前記データ線対に読み出す読み出し回路とを備えた半導体記憶装置において、
前記読み出し回路は、
前記コラム選択信号が前記センスアンプの増幅動作の前に活性化された時、このコラム選択信号のみによっては動作せず、前記センスアンプの増幅動作による前記ビット線対の電位差の増大に応じて、初めて前記ビット線対のデータを前記データ線対に読み出し、
更に、前記読み出し回路は、
前記ビット線対の一方のビット線と前記データ線対の一方のデータ線とを接続する第１のスイッチ手段と、
前記ビット線対の他方のビット線と前記データ線対の他方のデータ線とを接続する第２のスイッチ手段と、
前記センスアンプの増幅動作により前記一方のビット線の電圧が電源電圧まで増幅される場合、前記コラム選択信号として、前記一方のビット線の増幅された電圧より閾値電圧だけ低い電圧を前記第２のスイッチ手段の制御端子に伝達する第３のスイッチ手段と、
前記センスアンプの増幅動作により前記他方のビット線の電圧が電源電圧まで増幅される場合、前記コラム選択信号として、前記他方のビット線の増幅された電圧より閾値電圧だけ低い電圧を前記第１のスイッチ手段の制御端子に伝達する第４のスイッチ手段とを備える
ことを特徴とする半導体記憶装置。
【請求項２】
メモリセルと、
前記メモリセルに接続され、電源電圧の１／２の電圧にプリチャージされるビット線対と、
前記ビット線対に現れる微小電位差を増幅するセンスアンプと、
前記ビット線対に対応するデータ線対と、
データ読み出し時に、コラム選択信号を入力し、前記ビット線対のデータを前記データ線対に読み出し、データ書き込み時に、前記データ線対のデータを前記ビット線線対を経て前記メモリセルに書き込む読み／書き回路とを備えた半導体記憶装置において、
前記読み／書き回路は、
前記データ読み出し時に、前記コラム選択信号が前記センスアンプの増幅動作の前に活性化された時、このコラム選択信号のみによっては動作せず、前記センスアンプの増幅動作による前記ビット線対の電位差の増大に応じて、初めて前記ビット線対のデータを前記データ線対に読み出し、
前記データ書き込み時に、前記データ線対のデータに相当する電位差に応じてコラム選択信号によって選択された前記ビット線対に電位差を発生させ、
更に、前記読み／書き回路は、
前記ビット線対の一方のビット線と前記データ線対の一方のデータ線とを接続する第１のスイッチ手段と、
前記ビット線対の他方のビット線と前記データ線対の他方のデータ線とを接続する第２のスイッチ手段と、
前記センスアンプの増幅動作により前記一方のビット線の電圧が電源電圧まで増幅される場合、前記コラム選択信号として、前記一方のビット線の増幅された電圧より閾値電圧だけ低い電圧を前記第２のスイッチ手段の制御端子に伝達する第３のスイッチ手段と、
前記センスアンプの増幅動作により前記他方のビット線の電圧が電源電圧まで増幅される場合、前記コラム選択信号として、前記他方のビット線の増幅された電圧より閾値電圧だけ低い電圧を前記第１のスイッチ手段の制御端子に伝達する第４のスイッチ手段とを備える
ことを特徴とする半導体記憶装置。
【請求項３】
前記第１、第２、第３及び第４のスイッチ手段は、各々、Ｎ型トランジスタで構成される
ことを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
別途、前記第１及び第２のスイッチ手段のＯＮ動作タイミングを制御する１対の制御手段を備えた
ことを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
【請求項５】
前記制御手段は、
電圧源を前記第１のスイッチ手段の制御端子に接続し、制御信号によりＯＮ制御される第５のスイッチ手段と、
前記電圧源を前記第２のスイッチ手段の制御端子に接続し、前記制御信号によりＯＮ制御される第６のスイッチ手段とを備える
ことを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【発明の属する技術分野】
本発明は、ダイナミックランダムアクセスメモリ(ＤＲＡＭ)等の半導体記憶装置に関する。
【従来の技術】
近年、半導体記憶装置においては、データの入出力を高速に行う必要性が高まっている。特に、メモリセルの微小電位を読み出すセンス動作や、メモリセルにデータを書き込むライト動作等に要する時間を短縮することは、高速なデータ転送に必要な技術である。
以下、従来の半導体記憶装置を説明する。図１０は従来の半導体記憶装置の主要構成を示す。同図において、１はメモリセルであって、キャパシタ１１とＮ型トランジスタ１２とから成る。ＢＩＴ、ＸＢＩＴはビット線対、２は前記ビット線対ＢＩＴ、ＸＢＩＴに接続されたセンスアンプ、ＳＡＮ、ＳＡＰは前記センスアンプ２を制御する制御信号である。ＲＯ、ＸＲＯは出力データ線対、１３０はメモリセル１のデータを前記出力データ線対ＲＯ、ＸＲＯに転送する読み出し回路である。前記読み出し回路１３０は、読み出しコラム選択信号ＲＹによって制御される出力トランジスタ１３３０、１３４０と、放電用トランジスタ１３１０、１３２０から成る。前記出力トランジスタ１３３０、１３４０は、前記出力データ線対ＲＯ、ＸＲＯに接続されると共に、前記放電用トランジスタ１３１０、１３２０を介して接地される。前記放電用トランジスタ１３１０、１３２０は、ビット線対ＢＩＴ、ＸＢＩＴによって制御される。更に、ＷＩ、ＸＷＩは入力データ線対、１４０はメモリセル１にデータを書き込む書き込み回路である。前記書き込み回路１４０は、前記入力データ線対ＷＩ、ＸＷＩとビット線対ＢＩＴ、ＸＢＩＴとを接続する２個のＮ型トランジスタ１４１０、１４２０から成り、これ等Ｎ型トランジスタ１４１０、１４２０は共に書き込みコラム選択信号ＷＹによって制御される。
以上のように構成された前記従来の半導体記憶装置の動作を説明する。図１１はデータ読み出し動作時を、図１２はデータ書き込み動作時を各々示す。
先ず、データ読み出し動作を説明する。ビット線対ＢＩＴ、ＸＢＩＴは予めプリチャージ電位1/2 Vccにプリチャージされている。時刻ｔ０１６において、ワード線ＷＬがＨレベルに遷移し始めると、メモリセル１のＮ型トランジスタ１２がＯＮとなって、メモリセル１に既に書き込まれたデータはビット線対ＢＩＴ、ＸＢＩＴにプリチャージ電位付近で微小電位差を生じさせる。
次に、時刻ｔ１１６において、センスアンプ制御信号SAN、SAPを活性化させることにより、前記ビット線対の微小電位差はセンスアンプ３によって増幅される。この際、前記ビット線対の電位差がある所定値以上となるタイミング（時刻ｔ１１６）、即ち放電用トランジスタ１３１０、１３２０の一方が確実にＯＦＦ状態にあるタイミングにおいて、読み出しコラム選択信号ＲＹを活性化すると、出力用トランジスタ１３３０、１３４０のゲート電圧がしきい値電圧を超えた時点で、一方出力データ線（同図ではＸＲＯ）が前記ＯＮ状態の放電用トランジスタ１３１０を経て接地されるので、時刻ｔ２１６において相反なるデータが出力データ線対ＲＯ、ＸＲＯに転送される。
次に、データの書き込み動作を説明する。図１２において、予め、入力データ線対ＷＩ、ＸＷＩにはメモリセル１に記憶されていたデータとは反転したデータを与え、その後、ワード線ＷＬを活性化し、メモリセル１のデータをビット線対ＢＩＴ、ＸＢＩＴに読み出し、センスアンプ制御信号ＳＡＮ、ＳＡＰを活性化して、その微小電位差をセンスアンプ２により増幅する。その後、時刻ｔ０１７において、書き込みコラム選択信号ＷＹを活性化し、書き込み回路１４０の２個のトランジスタ１４１０、１４２０をＯＮさせる。その結果、ビット線対ＢＩＴ、ＸＢＩＴの電位は前記入力データ線対ＷＩ、ＸＷＩのデータによって反転して、メモリセル１に書き込まれて、書き込み動作が完了する。
【発明が解決しようとする課題】
しかしながら、前記従来の構成では、ビット線対ＢＩＴ、ＸＢＩＴのプリチャージ電位近傍では放電用トランジスタ１３１０、１３２０はＯＮする関係上、データ読み出し時に、出力データ線対ＲＯ、ＸＲＯに正しいデータを転送するためには、ビット線対の電位差がセンスアンプの増幅動作により所定値以上に変化したタイミングで読み出しコラム選択信号ＲＹを活性化する必要が生じて、この読み出しコラム選択信号ＲＹの活性化タイミングをビット線対の電位差の変化に対して正確に設定する必要があり、この読み出しコラム選択信号ＲＹの活性化タイミングを考慮しなければ、誤ったデータを転送してしまい、データの誤読み出しを招く。
また、データ書き込み時には、メモリセル１に保持されていたデータをビット線ＢＩＴ、ＸＢＩＴ上で増幅し、その後、このデータを入力データ線対ＷＩ、ＸＷＩのデータに書き換えるため、高速な書き込み動作を実現できない。
更に、データ読み出し用として出力データ線対ＲＯ、ＸＲＯ及び読み出し回路１３が、データ書き込み用として入力データ線対ＷＩ、ＸＷＩ及び書き込み回路が各々必要であって、データの読み出し及び書き込み用の２系統を要するため、高集積化にも限度がある。
本発明は、前記従来の問題点を解決するものであり、その目的は、半導体記憶装置において、データの読み出し時には、コラム選択信号の活性化タイミングを考慮することなく、正しいデータの転送を確保することにある。
本発明の目的は、更に、前記目的に加えて、データの書き込み時には、メモリセルのデータをビット線上で増幅することを不要にして、高速なデータ書き込みを可能にすることにある。
更に、本発明では、データの読み出し及び書き込みを１系統の回路で行う構成を採用して、高集積化を図ることにある。
【課題を解決するための手段】
前記目的を達成するために、本発明の半導体記憶装置では、ビット線対とデータ線対とを接続するトランジスタ等のスイッチ手段の動作を特殊に制御する。即ち、データ読み出し時には、コラム選択信号を活性化しただけでは前記スイッチ手段はＯＮせず、ビット線対の電位差の増幅動作の進行に応じて前記スイッチ手段をＯＮさせる。
また、本発明の半導体記憶装置では、データ書き込み時には、メモリセルの保持データをセンスアンプで増幅することなくデータを書き込み可能とする。
更に、本発明の半導体記憶装置では、データの読み出し回路と書き込み回路とを１つの回路で共用する。
すなわち、請求項１記載の発明の半導体記憶装置は、メモリセルと、前記メモリセルに接続され、電源電圧の１／２の電圧にプリチャージされるビット線対と、前記ビット線対に現れる微小電位差を増幅するセンスアンプと、前記ビット線対に対応するデータ線対と、コラム選択信号を入力し、前記ビット線対のデータを前記データ線対に読み出す読み出し回路とを備えた半導体記憶装置において、前記読み出し回路は、前記コラム選択信号が前記センスアンプの増幅動作の前に活性化された時、このコラム選択信号のみによっては動作せず、前記センスアンプの増幅動作による前記ビット線対の電位差の増大に応じて、初めて前記ビット線対のデータを前記データ線対に読み出し、更に、前記読み出し回路は、前記ビット線対の一方のビット線と前記データ線対の一方のデータ線とを接続する第１のスイッチ手段と、前記ビット線対の他方のビット線と前記データ線対の他方のデータ線とを接続する第２のスイッチ手段と、前記センスアンプの増幅動作により前記一方のビット線の電圧が電源電圧まで増幅される場合、前記コラム選択信号として、前記一方のビット線の増幅された電圧より閾値電圧だけ低い電圧を前記第２のスイッチ手段の制御端子に伝達する第３のスイッチ手段と、前記センスアンプの増幅動作により前記他方のビット線の電圧が電源電圧まで増幅される場合、前記コラム選択信号として、前記他方のビット線の増幅された電圧より閾値電圧だけ低い電圧を前記第１のスイッチ手段の制御端子に伝達する第４のスイッチ手段とを備えることを特徴とする。
請求項２記載の発明の半導体記憶装置は、メモリセルと、前記メモリセルに接続され、電源電圧の１／２の電圧にプリチャージされるビット線対と、前記ビット線対に現れる微小電位差を増幅するセンスアンプと、前記ビット線対に対応するデータ線対と、データ読み出し時に、コラム選択信号を入力し、前記ビット線対のデータを前記データ線対に読み出し、データ書き込み時に、前記データ線対のデータを前記ビット線線対を経て前記メモリセルに書き込む読み／書き回路とを備えた半導体記憶装置において、前記読み／書き回路は、前記データ読み出し時に、前記コラム選択信号が前記センスアンプの増幅動作の前に活性化された時、このコラム選択信号のみによっては動作せず、前記センスアンプの増幅動作による前記ビット線対の電位差の増大に応じて、初めて前記ビット線対のデータを前記データ線対に読み出し、前記データ書き込み時に、前記データ線対のデータに相当する電位差に応じてコラム選択信号によって選択された前記ビット線対に電位差を発生させ、更に、前記読み／書き回路は、前記ビット線対の一方のビット線と前記データ線対の一方のデータ線とを接続する第１のスイッチ手段と、前記ビット線対の他方のビット線と前記データ線対の他方のデータ線とを接続する第２のスイッチ手段と、前記センスアンプの増幅動作により前記一方のビット線の電圧が電源電圧まで増幅される場合、前記コラム選択信号として、前記一方のビット線の増幅された電圧より閾値電圧だけ低い電圧を前記第２のスイッチ手段の制御端子に伝達する第３のスイッチ手段と、前記センスアンプの増幅動作により前記他方のビット線の電圧が電源電圧まで増幅される場合、前記コラム選択信号として、前記他方のビット線の増幅された電圧より閾値電圧だけ低い電圧を前記第１のスイッチ手段の制御端子に伝達する第４のスイッチ手段とを備えることを特徴とする。
請求項３記載の発明の半導体記憶装置は、前記請求項１又は２に記載の半導体記憶装置において、前記第１、第２、第３及び第４のスイッチ手段は、各々、Ｎ型トランジスタで構成されることを特徴とする。
請求項４記載の発明の半導体記憶装置は、前記請求項１〜３の何れか１項に記載の半導体記憶装置において、別途、前記第１及び第２のスイッチ手段のＯＮ動作タイミングを制御する１対の制御手段を備えたことを特徴とする。
請求項５記載の発明の半導体記憶装置は、前記請求項４記載の半導体記憶装置において、前記制御手段は、電圧源を前記第１のスイッチ手段の制御端子に接続し、制御信号によりＯＮ制御される第５のスイッチ手段と、前記電圧源を前記第２のスイッチ手段の制御端子に接続し、前記制御信号によりＯＮ制御される第６のスイッチ手段とを備えることを特徴とする。
以上の構成により、請求項１及び請求項２〜５記載の発明では、読み出し回路又は読み/書き回路は、データ読み出し時には、コラム選択信号が活性化しただけでは動作せず、ビット線対の電位差がセンスアンプの増幅動作により増大して初めて、ビット線対のデータをデータ線対に転送する。従って、コラム選択信号の活性化のタイミングを考慮する必要がなくて、例えばコラム選択信号をワード線と同一タイミングで活性化しても、読み出しデータがデータ線からのノイズでセンスアンプの感度以下になって生じる誤動作を考慮することなく、高速なデータ転送が可能になる。しかも、コラム選択信号の活性化タイミングに拘わらず、ビット線対の電位差を検知して読み出し回路又は読み/書き回路が動作するので、これ等回路内の消費電流が抑制される。
また、請求項３〜５記載の発明では、データ書き込み時には、書き込み回路又は読み/書き回路がデータ線対のデータをビット線対に書き込んだ後、ビット線対の電位差をセンスアンプで増幅して、メモリセルにデータを書き込む。従って、従来のようにメモリセルのデータをセンスアンプで増幅した後にこのデータをデータ線のデータに書き換える技術に比して、データ線対からビット線対へのデータ転送を高速にでき、データ書き込みの高速化を図ることができる。
更に、請求項２〜５記載の発明では、読み/書き回路が、データの読み出し動作及び書き込み動作の双方を行って、従来のデータ読み出し回路及び書き込み回路の双方を配置する必要がなく、回路の素子数が減少すると共に、データ線対も読み出し用と書き込み用との２対を必要とせず、１対の共通データ線対を配置するだけで良いので、チップ面積の高集積化が可能である。更に、コラム選択信号もデータ読み出し用と書き込み用とで共通し、１系統で良いので、従来に比して制御が簡易になる。
加えて、請求項４及び請求項５記載の発明では、別途追加される１対の制御手段により、データ読み出し動作時には、一方のビット線のＨレベルを一方のデータ線に転送でき、データ書き込み動作時には、データ線対のデータをフル振幅電圧でビット線対に書き込むことができて、センスアンプの動作を不要にでき、消費電流を抑制できる。
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
（第１の実施の形態）
図１は本発明の第１の実施の形態における半導体記憶装置の主要構成を示す図である。
同図において、１はメモリセルであって、キャパシタ１１とＮ型トランジスタ１２とから成る。ＢＩＴ、ＸＢＩＴはビット線対、２は前記ビット線対ＢＩＴ、ＸＢＩＴに接続されたセンスアンプ、ＳＡＮ及びＳＡＰは前記センスアンプ２を制御する制御信号である。
更に、ＩＯ、ＸＩＯはデータの入力及び出力用で共用する共通データ線対、６は読み/書き回路（読み出し回路及び書き込み回路）であって、前記ビット線対ＢＩＴ、ＸＢＩＴから前記共通データ線対ＩＯ、ＸＩＯへのデータの読み出し、及びその逆方向へのデータの書き込むを行う。この読み/書き回路６は、ビット線ＢＩＴと共通データ線ＩＯとを接続するＮ型トランジスタ（第１のスイッチ手段）６３、及びビット線ＸＢＩＴと共通データ線ＸＩＯとを接続するＮ型トランジスタ（第２のスイッチ手段）６４を備えると共に、ビット線ＢＩＴにより制御されるＮ型トランジスタ（第３のスイッチ手段）６１、及びビット線ＸＢＩＴにより制御されるＮ型トランジスタ（第４のスイッチ手段）６２を備える。前記Ｎ型トランジスタ６３のゲート（制御端子）には、前記Ｎ型トランジスタ６２を介してコラム選択信号Ｙが入力される。同様に、Ｎ型トランジスタ６４のゲート（制御端子）には、Ｎ型トランジスタ６１を介して前記コラム選択信号Ｙが入力されている。尚、図では省略しているが、通常の半導体記憶装置と同様に、複数のビット線対が設けられ、コラムアドレスに応じて対応するビット線対が共通データ線対ＩＯ、ＸＩＯに接続される構成となっている。
以上のように構成された半導体記憶装置について、以下、その動作を説明する。図２はデータ読み出し動作時を、図３はデータ書き込み動作時を示す。
先ず、データ読み出し動作について説明する。予め、ビット線対ＢＩＴ、ＸＢＩＴはプリチャージ電位1/2・Ｖccにプリチャージされている。また、共通データ線ＩＯ、ＸＩＯは電源電位Ｖccにある。時刻ｔ０３において、ワード線ＷＬがＨレベルに遷移し始めて、メモリセル１のＮ型トランジスタ１２がＯＮし、ＯＮメモリセル１のデータはビット線対ＢＩＴ、ＸＢＩＴにプリチャージ電位付近で微小電位差を生じさせる。ここで、コラム選択信号Ｙは、前記ワード線ＷＬのＨレベルへの遷移と同時に活性化される。尚、この活性化タイミングは、前記ワード線ＷＬの活性化タイミングと同時である必要はなく、これよりも早くても遅くても良い。この活性化によりコラム選択信号Ｙの電圧が電源電圧Ｖｃｃに向かって上昇すると、このコラム選択信号Ｙの電圧がＮ型トランジスタ６１、６２を経てＮ型トランジスタ６４、６３のゲートに印可され、そのゲート電圧は、1/2・Ｖcc近傍値からＮ型トランジスタ６１、６２のしきい値電圧Ｖtn分下がった電圧1/2・Ｖcc- Ｖtnとなる。しかし、ビット線ＢＩＴ，ＸＢＩＴの電位は前記プリチャージ電位1/2・Ｖcc近傍にあり、共通データ線ＩＯ、ＸＩＯの電位は電源電位Ｖcc にあるので、これ等の電位関係から、２個のＮ型トランジスタ６３、６４がこの時点でＯＮすることはない。
その後、時刻ｔ１３において、センスアンプ制御信号SAN、SAPを活性化させると、前記ビット線対の微小電位差はセンスアンプ２により増幅される。この動作により、図２中でＨレベル（Ｖcc）に増幅されるビット線ＢＩＴに繋がっているＮ型トランジスタ６１は、徐々に飽和状態に近づいて行き、Ｎ型トランジスタ６４のゲート電圧はコラム選択信号Ｙにより最終的に電圧(Ｖcc-Ｖtn)にまで昇圧する。一方、Ｌレベル(０v)に増幅されるビット線ＸＢＩＴに繋がっているＮ型トランジスタ６２はＯＦＦして、Ｎ型トランジスタ６３のゲートはハイインピーダンスの状態(Ｈｉ-Ｚ状態)になる。その結果、Ｎ型トランジスタ６４のみがＯＮして、ビット線ＸＢＩＴのＬレベルデータが共通データ線ＸＩＯに転送され、この共通データ線ＸＩＯがＬレベル(０v)、共通データ線ＸＩＯがＨレベル(Ｖcc)となり、相反するデータの転送が可能になる。この時、Ｎ型トランジスタ６４がＯＮするタイミングは、２本のビット線ＢＩＴ、ＸＢＩＴ間の電位差が、Ｎ型トランジスタ６１のしきい値電圧ＶtnとＮ型トランジスタ６４のしきい値電圧Ｖtnとを加算した電位２・Ｖtnを越えた時刻ｔ２３である。
以上のように、データ読み出し動作時には、コラム選択信号Ｙの活性化タイミングに拘わらず、２個のＮ型トランジスタ６３、６４のしきい値電圧と、ビット線対ＢＩＴ、ＸＢＩＴの電位増幅時の電位差に応じてビット線対ＢＩＴ、ＸＢＩＴから共通データ線対ＩＯ，ＸＩＯへのデータ転送が行われる。従って、従来のようにコラム選択信号Ｙの活性化タイミングをビット線対の電位差変化を考慮する必要がなく、タイミング制御を容易にできる。また、従来のようなコラム選択信号の活性化タイミングによっては誤ったデータを転送してしまう誤動作を確実に防止することが可能である。
次に、データ書き込み動作を説明する。この動作時でのコラム選択信号Ｙの活性化タイミングは、本実施の形態では、前記データ読み出し動作と同一タイミングである。図３において、予め、共通データ線対ＩＯ、ＸＩＯではその一方がＨレベルＶccに、他方がＬレベル(０v)に設定されて、書き込むべきデータが確定される。その後、時刻ｔ０４でワード線ＷＬとコラム選択信号Ｙとを活性化すると、ビット線対ＢＩＴ、ＸＢＩＴには既に書き込まれたデータに応じた微小電位差が生じる。一方、Ｎ型トランジスタ６１、６２によりＮ型トランジスタ６３、６４のゲートには、1/2・Ｖcc-Ｖtnから前記微小電位差分上がった又は下がった電圧が印加されて、既にデータが確定している共通データ線ＸＩＯのＬレベルによりＮ型トランジスタ６４がＯＮする。その結果、ビット線ＸＢＩＴの電位は強制的にプリチャージ電位(1/2・Ｖcc)から低下する。この状態で、時刻ｔ１４において、センスアンプ制御信号ＳＡＮ、ＳＡＰが活性化されて、前記ビット線対ＢＩＴ、ＸＢＩＴの電位差がセンスアンプ２で増幅されて、メモリセル１に反転データが書き込まれる。その後、コラム選択信号ＹがＬレベルになることにより、Ｎ型トランジスタ６３、６４が共にＯＦＦし、これにより、ビット線対ＢＩＴ、ＸＢＩＴと共通データ線対ＩＯ、ＸＩＯとは切断される。
以上のように、データ書き込み動作時には、従来のようにメモリセルに既に書き込まれていたデータを増幅し、このデータを反転させて書き換えるのではなく、メモリセル１に既に書き込まれたデータは破壊しても、Ｎ型トランジスタ６３、６４を使用してビット線対ＢＩＴ、ＸＢＩＴに書き込みデータに応じた電位差を強制的に生じさせた後、この書き込みデータに応じた電位差をセンスアンプ２を使用して増幅するので、従来に比較して、書き込み時間を短縮することが可能である。
更に、本実施の形態では、コラム選択信号Ｙが１系統であるので、データの読み出し及び書き込み制御が容易にできると共に、誤ったデータの転送を防止できる。加えて、回路の素子数やデータ線の本数をほぼ半減できるので、チップ面積の高集積化が実現できる。
尚、本実施の形態の半導体記憶装置では、データ書き込み動作は、従来と同様の動作でも使用することが可能である。
（第２の実施の形態）
次に、本発明の第２の実施の形態を図４に基づいて説明する。
本実施の形態における半導体記憶装置は、第１の実施の形態に、１対のスイッチ素子を追加したものである。
即ち、図４の半導体記憶装置では、第１の実施の形態を示す図１に対し、更に１対のＮ型トランジスタ（制御手段）８５、８６が付加される。前記Ｎ型トランジスタ８５、８６は、共通データ線対ＩＯ、ＸＩＯとビット線対ＢＩＴ、ＸＢＩＴとの接続を制御する１対のＮ型トランジスタ６３、６４を制御するものであって、共に制御信号ＳＷ１により制御される。一方のＮ型トランジスタ（第５のスイッチ手段）８５は、電圧源ＶccとＮ型トランジスタ６３のゲートとに接続され、他方のＮ型トランジスタ（第６のスイッチ手段）８６は、電圧源ＶccとＮ型トランジスタ６４のゲートとに接続される。
本実施の形態の半導体記憶装置において、データ読み出し動作時を図５に基づいて説明する。この読み出し動作時には、Ｎ型トランジスタ８５、８６は、コラム選択スイッチＹ同様に、選択された読み/書き回路８のみでＯＮする。図５に示すように、制御信号ＳＷ１は、ビット線対ＢＩＴ、ＸＢＩＴの電位差が十分開いた時刻ｔ２４においてＯＮする。その結果、第１の実施の形態ではＮ型トランジスタ６３のゲートがＮ型トランジスタ６２のＯＦＦによりＨｉ-Ｚ状態になっていたが、本実施の形態では、Ｎ型トランジスタ６３のゲートには電源電圧ｖccが印可されて活性化されるので、ビット線ＢＩＴのＨレベルをこのＮ型トランジスタ６３を経て共通データ線ＩＯに転送することが可能である。
次に、データ書き込み動作時を図６に基づいて説明する。予め、共通データ線対ＩＯ、ＸＩＯではその一方がＨレベルＶccに、他方がＬレベル(０v)に設定されて、書き込むべきデータが確定される。この状態で、時刻ｔ０７でワード線ＷＬ、コラム選択信号Ｙ及び制御信号ＳＷ１を活性化すると、Ｎ型トランジスタ６３、６４のゲートには、Ｎ型トランジスタ８５、８６を経て、電源電圧ＶccからＮ型トランジスタ８５、８６のしきい値電圧Ｖtn分下がった電圧Ｖcc-Ｖtnが印加される。この時、共通データ線ＩＯがＨレベル(Ｖcc)であるので、Ｎ型トランジスタ６３では、そのドレイン-ゲート容量によって、ゲート電圧が電圧Ｖcc-Ｖtnから電源電圧Ｖccに昇圧される。その結果、Ｎ型トランジスタ８３のしきい値電圧Ｖtn分下がることなく、Ｈレベル(電源電圧ｖcc)のデータがビット線ＢＩＴに転送されて、ビット線ＢＩＴにフル振幅電圧Ｖccが書き込まれる。また、Ｎ型トランジスタ６４のゲート電圧は、共通データ線ＸＩＯのＬレベル(０v)によっては昇圧されないが、このＬレベルのビット線ＸＢＩＴへの転送は、フル振幅(０v)までスムーズに行われる。
以上のように、本実施の形態においては、前記第１の実施の形態の効果に加えて、データ書き込み動作時にビット線の電圧レベルを増幅するので、センスアンプ２を活性化する必要がなく、消費電流を一層抑制できる効果を奏する。
尚、本実施の形態において特に配置した図４のＮ型トランジスタ８５、８６は、Ｐ型トランジスタでも実現可能である。この場合、制御信号ＳＷ１の活性化レベルはＬレベルとする。また、このようにＰ型トランジスタを使用すると、電源電圧Ｖccをしきい値電圧Ｖtp分下げることなく,Ｎ型トランジスタ６３、６４のゲートに印加することができる。
更に、コラム選択信号Ｙを書き込み専用信号とし、制御信号ＳＷ１を読み込み専用信号として使用しても良い。
（第３の実施の形態）
続いて、本発明の第３の実施の形態を説明する。
図７は本発明の第３の実施の形態における半導体記憶装置の主要構成を示すブロック図である。
同図において、読み/書き回路１２０以外は第２の実施の形態と同様の構成である。読み/書き回路１２０は、前記第２の実施の形態ではＮ型トランジスタのみで構成したが、本実施の形態ではＮ型トランジスタ及びＰ型トランジスタの双方を用いて構成される。
即ち、読み/書き回路１２０は、ビット線ＢＩＴと共通データ線ＩＯとを接続するＮ型トランジスタ（第１のスイッチ手段）1230、及びビット線ＸＢＩＴと共通データ線ＸＩＯとを接続するＮ型トランジスタ（第２のスイッチ手段）1240を備えると共に、ビット線ＢＩＴにより制御されるＰ型トランジスタ（第３のスイッチ手段）1210、及びビット線ＸＢＩＴにより制御されるＰ型トランジスタ（第４のスイッチ手段）1220を備える。前記Ｎ型トランジスタ1230のゲート（制御端子）には、前記Ｐ型トランジスタ1210を介してコラム選択信号Ｙが入力される。同様に、Ｎ型トランジスタ1240のゲート（制御端子）には、Ｐ型トランジスタ1220を介して前記コラム選択信号Ｙが入力される。
更に、前記読み/書き回路１２０は、前記２個のＮ型トランジスタ1230、1240を各々制御する他の１対のＮ型トランジスタ（制御手段）1250、1260を備える。この両Ｎ型トランジスタ1250、1260は、共に制御信号ＳＷ２により制御され、その一方のＮ型トランジスタ（第５のスイッチ手段）1250は、コラム選択信号ＹをＮ型トランジスタ1230のゲート（制御端子）に入力し、他方のＮ型トランジスタ（第６のスイッチ手段）1260は、コラム選択信号ＹをＮ型トランジスタ1240のゲート（制御端子）に入力する。
以上のように構成された本実施の形態の半導体記憶装置について、以下、そのデータ読み出し動作を図８、そのデータ書き込み動作を図９に基づいて各々説明する。
先ず、データ読み出し動作について説明する。図８において、予め、ビット線対ＢＩＴ、ＸＢＩＴは電源電圧の半分値1/2・Ｖcc にプリチャージされる。また、共通データ線ＩＯ、ＸＩＯも、この読み出し動作時には特に電源電圧の半分値1/2・Ｖccにプリチャージされる。
この状態で、時刻ｔ０１０でワード線ＷＬがＨレベル(Ｖcc)に遷移するので、メモリセル１のＮ型トランジスタ１２がＯＮして、その保持データはビット線対ＢＩＴ、ＸＢＩＴにプリチャージ電位付近で微小電位差を生じさせる。ここで、本実施の形態では、前記ワード線ＷＬの遷移と同時にコラム選択信号Ｙが活性化され、電圧レベル1/2・Ｖccに向かって上昇する。この活性化するタイミングは、これに限定されず、ワード線ＷＬの活性化タイミングよりも早くても遅くても良い。ここに、前記コラム選択信号Ｙが活性化されて電圧1/2・Ｖccが印加されても、Ｐ型トランジスタ1210、1220は、そのゲート電圧（即ち、ビット線ＢＩＴ、ＸＢＩＴの電圧）がプリチャージ電圧1/2・Ｖcc近傍値にあって、ＯＦＦしているので、Ｎ型トランジスタ1230、1240のゲートに電圧が印加されることはない。
次に、時刻ｔ１１０において、センスアンプ制御信号ＳＡＮ、ＳＡＰが活性化されると、ビット線対ＢＩＴ、ＸＢＩＴの微小電位差はセンスアンプ２により増幅される。この増幅動作によって、Ｌレベルに増幅されるビット線ＸＢＩＴに繋がっているＰ型トランジスタ1220のゲート電圧が、時刻ｔ２１０でビット線のプリチャージ電圧1/2・Ｖcc よりもそのしきい値電圧Ｖtp分低下すると、Ｎ型トランジスタ1240のゲートにはコラム選択信号Ｙの電圧1/2・Ｖccが印加される。そして、時刻ｔ３１０において、ビット線ＸＢＩＴの電圧がプリチャージ電圧1/2・ＶccよりもＮ型トランジスタ1240のしきい値電圧Ｖtn分低下すると、Ｎ型トランジスタ1240がＯＮして、Ｌレベルのデータがビット線ＸＢＩＴから共通データ線ＸＩＯに転送される。
尚、前記データ読み出し時には、Ｈレベルに増幅されるビット線ＢＩＴに繋がっているＰ型トランジスタ1210はＯＦＦし、Ｎ型トランジスタ1230のゲートはＨｉ-Ｚ状態となるが、図８に示すように制御信号ＳＷ２がコラム選択信号Ｙの活性化状態で活性化されるので、コラム選択信号Ｙの非活性化に伴い、Ｎ型トランジスタ1240と共に、０vに低下する。
以上説明したように、データ読み出し動作時には、コラム選択信号Ｙの活性化タイミングに拘わらず、ビット線対ＢＩＴ，ＸＢＩＴの電位差に応じてビット線から共通データ線へのデータ転送が自動的に行われるので、コラム選択信号Ｙのタイミング制御が容易になると共に、誤ったデータを共通データ線に転送してしまう誤動作を確実に防止できる。更に、読み/書き回路１２０内の素子が、ビット線の電圧レベルを検知して動作するので、消費電流を有効に抑制できる。
次に、データ書き込み動作について説明する。図９におけるデータ書き込み動作は、前記第１の実施の形態と同様であるが、コラム選択信号Ｙの電圧Ｖccが、Ｐ型トランジスタ1210、1220のしきい値電圧Ｖtp分下がることなく、Ｎ型トランジスタ1230、1240のゲートに印加されることが特徴である。また、ビット線ＸＢＩＴへのＬレベルのデータ書き込みは、Ｐ型トランジスタ1220をより活性化させる。更に、ビット線ＢＩＴへのＨレベルの書き込みについても、ビット線ＢＩＴが電源電圧ＶccからＰ型トランジスタ1210のしきい値電圧Ｖtp分下がった電圧Ｖcc-Ｖtpに至るまでは、Ｎ型トランジスタ1230を活性化し、データ転送を行うことが特徴である。また、制御信号ＳＷ２はコラム選択信号Ｙの活性化期間を含む期間で活性化されるので、Ｎ型トランジスタ1230、1240のゲート電圧は、共にＮ型トランジスタ1250、1260を通じて引き抜かれ、コラム選択信号Ｙの非活性化に応じて０vにまで低下する。従って、データ書き込み後は、データ読み出し後と同様に、ビット線ＢＩＴ、ＸＢＩＴが共通データ線ＩＯ、ＸＩＯと接続される不具合は生じない。
以上のように、データ書き込み動作時には、前記第１の実施の形態の効果に加えて、Ｎ型トランジスタ1230、1240の能力を前記第１の実施の形態に比べて十分発揮できるので、Ｌレベルは０v書き込みが、Ｈレベルは電圧Ｖcc-Ｖtnの書き込みが可能である。従って、図９ではセンスアンプ２は増幅動作を行っているが、基本的にはセンスアンプ２の増幅動作を必要とせず、高速で消費電流を効果的に抑制できるデータ書き込み動作が可能になる。
尚、本実施の形態では、制御信号ＳＷ２により制御されるトランジスタをＮ型トランジスタ1250、1260で構成したが、その他、Ｐ型トランジスタでも構成可能である。この場合には、制御信号ＳＷ２の活性化レベルは変更する。
【発明の効果】
以上説明したように、請求項１及び請求項２〜５記載の発明の半導体記憶装置によれば、データ読み出し時には、コラム選択信号の活性化のタイミングを考慮することなく、ノイズの存在等に拘わらず、ビット線対のデータをデータ線対に正しく読み出すことが可能である。また、読み出し回路又は読み/書き回路がビット線対の電位差を検知して動作するので、これ等回路内の消費電流を抑制できる。
また、請求項３〜５記載の発明の半導体記憶装置によれば、データ書き込み時に、データ線対のデータをビット線対に書き込んだ後、ビット線対の電位差をセンスアンプで増幅して、メモリセルにデータを書き込むので、データ書き込みの高速化が可能である。
更に、請求項２〜５記載の発明の半導体記憶装置によれば、データの読み出し動作及び書き込み動作の双方を１つの回路で行うので、回路の素子数の低減、１対のデータ線対の共用が可能となり、チップ面積の高集積化が可能である。更に、コラム選択信号も１系統で良いので、制御を簡易にできる。
加えて、請求項４及び請求項５記載の発明の半導体記憶装置によれば、データ読み出し動作時には、一方のビット線のＨレベルを一方のデータ線に転送でき、データ書き込み動作時には、データ線対のデータをフル振幅電圧でビット線対に書き込むことができて、センスアンプの動作を不要にでき、消費電流を抑制できる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態における半導体記憶装置の主要構成を示す回路図である。
【図２】  同実施の形態の半導体記憶装置のデータ読み出し動作を説明するタイミングチャート図である。
【図３】  同半導体記憶装置のデータ書き込み動作を説明するタイミングチャート図である。
【図４】  本発明の第２の実施の形態における半導体記憶装置の主要構成を示す回路図である。
【図５】  同実施の形態の半導体記憶装置のデータ読み出し動作を説明するタイミングチャート図である。
【図６】  同半導体記憶装置のデータ書き込み動作を説明するタイミングチャート図である。
【図７】  本発明の第３の実施の形態における半導体記憶装置の主要構成を示す回路図である。
【図８】  同実施の形態の半導体記憶装置のデータ読み出し動作を説明するタイミングチャート図である。
【図９】  同半導体記憶装置のデータ書き込み動作を説明するタイミングチャート図である。
【図１０】  従来の半導体記憶装置の主要構成を示す回路図である。
【図１１】  従来の半導体記憶装置のデータ読み出し動作を説明するタイミングチャート図である。
【図１２】  従来の半導体記憶装置のデータ書き込み動作を説明するタイミングチャート図である。
【符号の説明】
１                   メモリセル
２                   センスアンプ
６、８、１２０       読み/書き回路（読み出し回路及び書き込み回路）
ＢＩＴ、ＸＢＩＴ       ビット線対
ＩＯ、ＸＩＯ           共通データ線対
Ｙ                     コラム選択信号
６３、１２３０         Ｎ型トランジスタ（第１のスイッチ手段）
６４、１２４０         Ｎ型トランジスタ（第２のスイッチ手段）
６１                   Ｎ型トランジスタ（第３のスイッチ手段）
６２                   Ｎ型トランジスタ（第４のスイッチ手段）
８５、１２５０         Ｎ型トランジスタ（制御手段及び第５のスイッチ手段）
８６、１２６０         Ｎ型トランジスタ（制御手段及び第６のスイッチ手段）
１２１０               Ｐ型トランジスタ（第３のスイッチ手段）
１２２０               Ｐ型トランジスタ（第４のスイッチ手段）
ＳＷ１、ＳＷ２         制御信号
Ｖcc                   電圧源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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