(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲート酸化膜を形成する段階と、
前記ゲート酸化膜上にゲート電極用ポリシリコン膜及び金属シリサイド膜を順次的に形成する段階と、
前記金属シリサイド膜上に金属シリコン窒化膜を形成する段階と、
前記金属シリコン窒化膜上にインサイチュ（ｉｎ−ｓｉｔｕ）にゲートエッチング用絶縁膜を形成する段階と、
前記ゲートエッチング用絶縁膜及び金属シリコン窒化膜、金属シリサイド膜、そして、ゲート電極用ポリシリコン膜をエッチングしてゲート電極層を形成する段階を含み、
前記金属シリサイド膜はスパッター方法に形成され、前記ゲートエッチング用絶縁膜は６００℃〜８００℃の高温で形成される半導体装置のゲート形成方法。
【請求項２】
前記金属シリサイド膜は、チタニウムシリサイド膜である請求項１に記載の半導体装置のゲート電極形成方法。
【請求項３】
前記金属シリコン窒化膜は、前記金属シリサイド膜が形成された半導体基板をＮ2又はＮＨ3の雰囲気でアニーリングして形成される請求項１に記載の半導体装置のゲート電極形成方法。
【請求項４】
前記ゲートエッチング用絶縁膜は、ＬＰＣＶＤ方法で形成されるシリコン窒化膜である請求項１に記載の半導体装置のゲート電極形成方法。
【請求項５】
前記ゲートエッチング用絶縁膜は、６００〜８００℃の高温で形成される請求項１に記載の半導体装置のゲート電極形成方法。
【請求項６】
前記ゲート電極層を形成する段階は、
前記ゲートエッチング用絶縁膜上にゲート電極領域を定義してフォトレジスト膜パターンを形成する段階と、
前記フォトレジスト膜パターンをマスクで使用して前記金属シリコン窒化膜の一部分が露出されるように前記ゲートエッチング用絶縁膜をエッチングする段階と、前記フォトレジスト膜パターンを除去する段階と、
前記露出された部分の金属シリコン窒化膜及びその下部の金属シリサイド膜、そして、ゲート電極用ポリシリコン膜を除去する段階を含む請求項１に記載の半導体装置のゲート電極形成方法。
【請求項７】
前記半導体装置のゲート電極形成方法は、前記金属シリサイド膜形成する前、前記ゲート電極用ポリシリコン膜上にバリアー金属膜を形成する段階をその上含む請求項１に記載の半導体装置のゲート電極形成方法。
【請求項８】
前記半導体装置のゲート電極形成方法は、前記ゲート電極層両側壁に窒化膜スペーサーを形成する段階をその上含む請求項１に記載の半導体装置のゲート電極形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置のゲート電極形成方法に関するものであり、より具体的にはスパッター（ｓｐｕｔｔｅｒ）方法で形成された金属シリサイド膜を持つゲート電極構造で発生されるシリコン異常成長を防止し、ゲート電極下部のゲート酸化膜エッジ（ｅｄｇｅ）部分の特性改善及びこの時発生されるバリアー金属膜の消耗を最小化する半導体装置のゲート電極形成方法に関するものである。
【０００２】
【従来の技術】
半導体素子が高集積化されるにより、配線の線幅の微細化が要求される。しかし、物質の抵抗は線幅が狭くなるにより増加するので、チップ（ｃｈｉｐ）の大きさを減少しながら、物質の抵抗を増加させないようにする方法が要求される。このために、現在ポリシリコン膜とその膜上にＴｉＳｉx膜が形成された構造のゲート電極を使用している。
【０００３】
図１は従来の一つの実施の形態による半導体装置のゲート電極形成する時、発生される問題点を説明するための図面である。
【０００４】
図１を参照すると、従来の一つの実施の形態による半導体装置のゲート電極形成方法は、まずゲート酸化膜１２が形成された半導体基板１０上にゲート電極用ポリシリコン膜１４と、バリアー金属膜１６と、そして、金属シリサイド膜１８を順次的に形成する。
【０００５】
そして、金属シリサイド膜１８上にゲートエッチング用絶縁膜２０でＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）Ｓｉ3Ｎ4膜２０を形成する。
【０００６】
この時、金属シリサイド膜１８として、スパッター方法を用いてＴｉＳｉx膜１８を形成する場合、スパッター直後（ａｓ  ｓｐｕｔｔｅｒ）ＴｉＳｉx膜１８のＴｉとＳｉの組成比が不均一な領域が発生する。
【０００７】
ＴｉとＳｉの組成比が不均一な領域を持つＴｉＳｉx膜１８上に相遷移温度以上の高温（約７６０℃）熱処理工程であるＬＰＣＶＤ  Ｓｉ3Ｎ4膜２０形成工程を行うと、ＴｉＳｉx膜１８は最も安定した状態の組成比を持つ構造を形成するようになる。
【０００８】
この時、余分のＳｉが一所に集まってＴｉＳｉx膜１８内部からＳｉ3Ｎ4膜２０を向かって突出された形態のシリコン異常成長部２２が発生する。
【０００９】
後続工程で、通常のフォトリソグラフィー（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工程を通じてゲート電極を形成するにより、シリコン異常成長部２２が形成された部分はエッチングされずに残るようになり、ゲート電極間のショート（ｓｈｏｒｔ）を誘発するようになる。
【００１０】
図２は従来の他の実施の形態による半導体装置のゲート電極形成する時、発生する問題点を説明するための図面である。
【００１１】
図２において、図１に図示された半導体装置のゲート電極の構成要素と同一な機能を有する構成に対しては、同一の符号を併記し、その説明は省略する。
【００１２】
図２において、従来の一つの実施の形態による半導体装置のゲート電極形成方法は図１と同じようなシリコン異常成長２２を防止するために、ゲートエッチング用絶縁膜２４で低温（約４００℃）熱処理工程であるＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程を遂行し、Ｓｉ３Ｎ４膜２４を形成する。
【００１３】
しかし、後続工程において自己整合されたコンタクト（ｓｅｌｆーａｌｉｇｎｅｄ  ｃｏｎｔａｃｔ）を形成するために、配線層間絶縁膜とエッチング選択比が同じようなゲート電極スペーサー２６、すなわち、ＬＰＣＶＤ  Ｓｉ3Ｎ4膜２６を形成しなければならない。
【００１４】
この時、ＬＰＣＶＤ高温熱処理工程によりゲート電極の金属シリサイド膜１８両側から突出された形態のシリコン異常成長２８が発生され、ゲート電極間のショートを誘発する問題点が発生される。
【００１５】
一方、半導体装置のゲート電極形成方法において、ゲート電極形成をために使用されるエッチング工程と後続洗浄により、ゲート電極下部のゲート酸化膜のエッジ部分がアンダーカット（ｕｎｄｅｒｃｕｔ）され、ゲート電極特性を熱化させる問題点が発生される。
【００１６】
これを改善するために、従来にはゲート電極エッチングした後、ゲートポリ酸化工程（Ｇａｔｅ  Ｐｏｌｙ  ＯＸｉｄａｔｉｏｎ）を追加してゲート酸化膜３２のエッジ部分の特性を改善した。
【００１７】
図３は従来の他の実施の形態による半導体装置のゲート電極形成する時、発生される問題点を説明するための図面である。
【００１８】
図３を参照すると、従来の他の実施の形態による半導体装置のゲート電極形成方法は、まず、半導体基板３０上にゲート酸化膜３２及びゲート電極用ポリシリコン膜３４，バリアー金属膜３６，そして、金属シリサイド膜３８を順次的に形成する。
【００１９】
そして、膜３４，３６，３８をエッチングしてゲート電極層４０を形成する。
【００２０】
この時、バリアー金属膜３６と金属シリサイド膜３８に各々チタニウム窒化膜（ＴｉＮ）とチタニウムシリサイド膜（ＴｉＳｉ）を使用する場合、ゲート酸化膜３２のアンダーカットを防止するためにゲートポリ酸化工程を遂行すると、ゲート電極層４０のバリアー金属膜３６の両側に突出された形態の酸化膜４２ｂが形成される。
【００２１】
このように、バリアー金属膜３６の両側に形成された酸化膜４２ｂがゲート電極用ポリシリコン膜３４あるいは金属シリサイド膜３８に形成される酸化膜４２ａより相対的に厚く形成されるのは、その酸化率が相対的により高いからである。これにため、金属シリサイド膜３８とゲート電極用ポリシリコン膜３４のエッジ部分４４が弱くなる問題点が発生する。
【００２２】
【発明が解決しようとする課題】
本発明は上述した諸般問題点を解決するために提案されたものであり、スパッター方法で金属シリサイド膜を形成した後、後続高温熱処理工程に対してシリサイド膜のシリコン異常成長を防止することができる半導体装置のゲート電極形成方法を提供することをその目的とする。
【００２３】
本発明の他の目的はゲート電極エッチング及び洗浄工程から発生されるゲート酸化膜のアンダーカットを補償し、この時、ゲート電極のバリアー金属膜の酸化を防止することができる半導体装置のゲート電極形成方法を提供することにある。
【００２４】
【課題を解決するための手段】
上述した目的を達成するために提案された本発明によると、半導体装置のゲート電極形成方法は、半導体基板上にゲート酸化膜を形成する段階と、ゲート酸化膜上にゲート電極用ポリシリコン膜及び金属シリサイド膜を順次的に形成する段階と、金属シリサイド膜上に薄い金属シリコン窒化膜を形成する段階と、薄い金属シリコン窒化膜上にインサイチュ（ｉｎーｓｉｔｕ）にゲートエッチング用絶縁膜を形成する段階と、ゲートエッチング用絶縁膜及び薄い金属シリコン窒化膜、金属シリサイド膜、そして、ゲート電極用ポリシリコン膜をエッチングしてゲート電極層を形成する段階を含む。この時、金属シリサイド膜はスパッター方法に形成され、ゲートエッチング用絶縁膜は所定の高温で形成される。
【００２５】
この方法の好ましい実施の形態において、金属シリサイド膜は、チタニウムシリサイド膜である。
【００２６】
薄い金属シリコン窒化膜は、金属シリサイド膜が形成された半導体基板をＮ2及びＮＨ3中、いずれかの雰囲気でアニリングして形成される。
【００２７】
この方法の好ましい実施の形態において、ゲートエッチング用絶縁膜は、ＬＰＣＶＤ方法で形成されたシリコン窒化膜である。
【００２８】
この方法の好ましい実施の形態において、ゲートエッチング用絶縁膜は、６００〜８００℃まで、好ましくは７６０℃の高温で形成される。
【００２９】
この方法の好ましい実施の形態において、ゲート電極層を形成する段階は、ゲートエッチング用絶縁膜上にゲート電極領域を定義してフォトレジスト膜パターンを形成する段階と、フォトレジスト膜パターンをマスクで使用して薄い金属シリコン窒化膜の一部分が露出されるようにゲートエッチング用絶縁膜をエッチングする段階と、フォトレジスト膜パターンを除去する段階と、ゲートエッチング用絶縁膜をマスクで使用して薄い金属シリコン窒化膜及びその下部の金属シリサイド膜、そして、ゲート電極用ポリシリコン膜を除去する段階を含む。
【００３０】
この方法の好ましい実施の形態において、半導体装置のゲート電極形成方法は、金属シリサイド膜形成する前にゲート電極用ポリシリコン膜上にバリアー金属膜を形成する段階をさらにその上に含む。
【００３１】
この方法の好ましい実施の形態において、半導体装置のゲート電極形成方法は、ゲート電極層両側壁に窒化膜スペーサーを形成する段階をその上含む。
【００３２】
上述した目的を達成するための本発明によると、半導体装置のゲート電極形成方法は、半導体基板上にゲート酸化膜を形成する段階と、ゲート酸化膜上にゲート電極用ポリシリコン膜及び金属シリサイド膜を順次的に形成する段階と、金属シリサイド膜上にゲートエッチング用絶縁膜を形成する段階と、ゲートエッチング用絶縁膜及び金属シリサイド膜、そして、ゲート電極用ポリシリコン膜をエッチングしてゲート電極層を形成する段階と、ゲート電極層の金属シリサイド膜の両側壁に金属シリコン窒化膜を形成する段階と、金属シリコン窒化膜を含んで、ゲート電極層の両側壁にインサイチュ（ｉｎーｓｉｔｕ）に絶縁膜スペーサーを形成する段階を含む。この時、金属シリサイド膜はスパッター方法で形成され、ゲートエッチング用絶縁膜は所定の低温で形成され、絶縁膜スペーサーは所定の高温で形成される。
【００３３】
この方法の好ましい実施の形態において、金属シリサイド膜は、チタニウムシリサイド膜である。
【００３４】
この方法の好ましい実施の形態において、ゲートエッチング用絶縁膜は、ＰＥＣＶＤ方法で形成されるシリコン窒化膜である。
【００３５】
この方法の好ましい実施の形態において、ゲートエッチング用絶縁膜は、３５０〜４５０℃、好ましくは約４００℃の低温で形成される。
【００３６】
この方法の好ましい実施の形態において、ゲート電極層を形成する段階は、ゲートエッチング用絶縁膜上にゲート電極領域を定義してフォトレジスト膜パターンを形成する段階と、フォトレジスト膜パターンをマスクで使用して金属シリサイド膜の一部分が露出されるようにゲートエッチング用絶縁膜をエッチングする段階と、フォトレジスト膜パターンを除去する段階と、ゲートエッチング用絶縁膜をマスクで使用して金属シリサイド膜及びその下部のゲート電極用ポリシリコン膜を除去する段階とを含む。
【００３７】
この方法の好ましい実施の形態において、金属シリコン窒化膜は、ゲート電極層が形成された半導体基板をＮ2及びＮＨ3中、いずれかの雰囲気でアニーリングして形成される。
【００３８】
この方法の好ましい実施の形態において、絶縁膜スペーサーは、ＬＰＣＶＤ方法で形成されるシリコン窒化膜である。
【００３９】
この方法の好ましい実施の形態において、半導体装置のゲート電極形成方法は、金属シリサイド膜形成前にゲート電極用ポリシリコン膜上にバリアー金属膜を形成する段階を含む。
【００４０】
上述した目的を達成するため、本発明の半導体装置のゲート電極形成方法は、半導体基板上にゲート酸化膜を形成する段階と、ゲート酸化膜上に金属バリアー膜を含む多層導電膜を形成する段階と、多層導電膜をエッチングしてゲート電極層を形成する段階と、ゲート電極層の両側面を含んで半導体基板に薄い窒化膜を形成する段階とを含む。
【００４１】
この方法の好ましい実施の形態において、金属バリアー膜は、チタニウム窒化膜である。
【００４２】
この方法の好ましい実施の形態において、多層導電膜は、ポリシリコン膜及び金属シリサイド膜を含む。
【００４３】
この方法の好ましい実施の形態において、金属シリサイド膜は、チタニウムシリサイド膜である。
【００４４】
この方法の好ましい実施の形態において、薄い窒化膜は、ＮＨ3プラズマガスを使用して急速高温熱処理方法で形成する。
【００４５】
この方法の好ましい実施の形態において、薄い窒化膜は、低圧チューブ（すなわち、大気圧以下の圧力のＬＰＣＶＤチューブ）でＮＨ3とＳｉＨ4の混合ガスを使用して形成する。
【００４６】
薄い窒化膜は、低圧チューブでＮＨ3ガスを使用して形成した後、ＮＨ3及びＳｉＨ4の混合ガスを使用して形成する。
【００４７】
本発明による半導体装置のゲート電極形成方法は、スパッター方法で形成されたシリサイド膜が後続高温工程に対してシリコン異常成長を発生させることを防止し、ゲート酸化膜の消耗によるポリリーク現象を抑制すると同時にバリアー金属膜の消耗を最小化する。
【００４８】
以下、図４ないし図６を参照して本発明の実施の形態を詳細に説明する。
【００４９】
【発明の実施の形態】
図４ないし図７は本発明の一つの実施の形態による半導体装置のゲート電極形成方法を順次的に示す断面図である。
【００５０】
図４を参照すると、本発明の一つの実施の形態による半導体装置のゲート電極形成方法は、まず、半導体基板１００上に活性領域ａと非活性領域ｂを定義してフィルド酸化膜１０２を形成する。
【００５１】
そして、半導体基板１００上に約７０オングストローム厚さのゲート酸化膜１０４を形成する。
【００５２】
ゲート酸化膜１０４上にゲート電極用ポリシリコン膜１０６及び金属シリサイド膜１０８を順次的に形成した後、金属シリサイド膜１０８上に薄い金属シリコン窒化膜１１０を形成する。
【００５３】
この時、金属シリサイド膜１０８形成前にバリアー金属膜（図面に未図示）を、さらに形成することができる。
【００５４】
金属シリサイド膜１０８は例えば、チタニウムシリサイド膜ＴｉＳｉxとして、ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）の一種であるスパッター方法で形成する。
【００５５】
薄い金属シリコン窒化膜１１０は、金属シリサイド膜１０８が形成された半導体基板１００をＮ２あるいはＮＨ３雰囲気でアニリング（ａｎｎｅａｌｉｎｇ）することにより、金属シリサイド膜１０８上に数オングストローム厚さで形成される。
【００５６】
次に、薄い金属シリコン窒化膜１１０上にインサイチュ（ｉｎ−ｓｉｔｕ）でゲートエッチング用絶縁膜１１２を形成する。
【００５７】
ゲートエッチング用絶縁膜１１２は、ＮＨ3とＳｉＣｌ2との雰囲気でＬＰＣＶＤ方法で形成されたシリコン窒化膜１１２として、ＬＰＣＶＤは約７６０℃の高温で遂行される。
【００５８】
薄い金属シリコン窒化膜１１０がゲートエッチング用絶縁膜１１２形成する時、金属シリサイド膜１０８から発生するシリコン異常成長を阻止するようになる。
【００５９】
図５において、ゲートエッチング用絶縁膜１１２上にゲート電極領域を定義してフォトレジスト膜パターン（未図示）を形成する。
【００６０】
フォトレジスト膜パターン（未図示）をマスクに使用して薄い金属シリコン窒化膜１１０の一部分が露出されるようにゲートエッチング用絶縁膜１１２をエッチングする。
【００６１】
そして、フォトレジスト膜パターン（図面に未図示）を除去した後、ゲートエッチング用絶縁膜１１２をマスクで使用して薄い金属シリコン窒化膜１１０及びその下部の金属シリサイド膜１０８、そして、ゲート電極用ポリシリコン膜１０６を除去してゲート電極層１１４を形成する。
【００６２】
次に、図６を参照すると、ゲート電極層１１４を含んで、ゲート酸化膜１０４上にＬＰＣＶＤ方法にシリコン窒化膜１１６を形成する。
【００６３】
この時、金属シリサイド膜１０８はゲートエッチング用絶縁膜１１２形成する時、さらに高温熱処理過程を経た後であるから、シリコン異常成長は発生しない。
【００６４】
最後、シリコン窒化膜１１６をエッチバック（ｅｔｃｈ  ｂａｃｋ）してゲート電極層１２２の両側壁に窒化膜スペーサー１１６ａを形成すると、図７に図示されたように、半導体装置のゲート電極が形成される。
【００６５】
図８ないし図１１は本発明の第２の実施の形態による半導体装置のゲート電極形成方法を順次的に示す断面図である。
【００６６】
図８ないし図１１において、図４ないし図５に図示された半導体装置のゲート電極の構成要素と同一な機能を持つ構成要素に対しては同一の符号を併記する。
【００６７】
図８を参照すると、本発明の一実施の形態による半導体装置のゲート電極形成方法は、まず、半導体基板１００上に活性領域ａと非活性領域ｂを定義してフィルド酸化膜１０２を形成する。
【００６８】
そして、半導体基板１００上にゲート酸化膜１０４を形成する。
【００６９】
ゲート酸化膜１０４上にゲート電極用ポリシリコン膜１０６及び金属シリサイド膜１０８、そして、ゲートエッチング用絶縁膜１２０を順次的に形成する。
【００７０】
この時、金属シリサイド膜１０８形成前にバリアー金属膜（図面に未図示）をその上形成することができる。
【００７１】
ゲートエッチング用絶縁膜１２０は、ＮＨ3とＳｉＣｌ2との雰囲気でＰＥＣＶＤ方法を使用して形成されたシリコン窒化膜１２０として、ＰＥＣＶＤは約４００℃の低温で行われる。
【００７２】
第１の実施の形態と同じ方法で、ゲートエッチング用絶縁膜１２０及び金属シリサイド膜１０８，そして、ゲート電極用ポリシリコン膜１０６をエッチングして図９に図示されたように、ゲート電極層１２２を形成する。
【００７３】
図１０において、半導体基板１００をＮ2雰囲気あるいはＮＨ3雰囲気でアニリングしてゲート電極層１２２の金属シリサイド膜１０８の両側壁に数オングストローム厚さの薄い金属シリコン窒化膜１２４を形成する。
【００７４】
この時、ゲート電極用ポリシリコン膜１０６の両側壁には薄いシリコン窒化膜１２５が形成される。
【００７５】
そして、インサイチュ（ｉｎ−ｓｉｔｕ）に薄い金属シリコン窒化膜１２４及び薄いシリコン窒化膜１２５を含んでゲート酸化膜１０４上にシリコン窒化膜１２６を形成する。
【００７６】
シリコン窒化膜１２６は、後続工程で形成される配線層間絶縁膜とエッチング選択比が同じ膜を形成しなければならなので、ＬＰＣＶＤ方法で形成する。
【００７７】
この時、薄い金属シリコン窒化膜１２４がゲート電極層１２２の金属シリサイド膜１０８の側面シリコン異相成長を阻止するようになる。
【００７８】
最後に、シリコン窒化膜１２６をエッチバックしてゲート電極層１２２の両側面に窒化膜スペーサー１２６ａを形成しながら、図１１に図示されたように、半導体装置のゲート電極が形成される。
【００７９】
図１２ないし図１４は本発明の第３の実施の形態による半導体装置のゲート電極形成方法を順次的に示す断面図である。
【００８０】
図１２を参照すると、本発明の第３の実施の形態による半導体装置のゲート電極形成方法は、まず、半導体基板２００上に約７０オングストローム厚さのゲート酸化膜２０２を形成する。
【００８１】
そして、ゲート酸化膜２０２上に順次的に形成されたゲート電極用ポリシリコン膜２０４及びバリアー金属膜２０６，そして、金属シリサイド膜２０８をエッチングしてゲート電極層２１０を形成する。
【００８２】
ゲート電極用ポリシリコン膜２０４は約１０００オングストローム厚さで形成され、バリアー金属膜２０６はＴｉＮとして約５０オングストローム厚さで形成される。又、金属シリサイド膜２０８はチタニウムシリサイド膜２０８として約１０００オングストローム厚さで形成される。
【００８３】
この時、ゲート電極層２１０形成及び以後洗浄工程により、ゲート電極層２１０下部エッジ部分のゲート酸化膜２０２が消耗され、ゲート電極層２１０の下部エッジ部分２０３と半導体基板２００が弱くなる。
【００８４】
図１３において、ゲート電極層２１０の下部エッジ部分と半導体基板２００が弱くなって、発生されるポリリーク（ｐｏｌｙｌｅａｋ）現象を防止し、バリアー金属膜２０６の消耗を最小化するためにゲート電極層２１０表面を囲まれるように薄い窒化膜２１２を形成する。
【００８５】
薄い窒化膜２１２は、８５０℃〜９５０℃範囲内の高温で約９０秒程度ＲＴＮ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｎｉｔｒｉｄａｔｉｏｎ）工程を遂行するにより、形成される。
【００８６】
この時、ＲＴＮ工程は、ＮＨ3プラズマーあるいはＬＰチューブ（ｔｕｂｅ）内でＮＨ3とＳｉＨ4の混合ガースあるいは初期ステップでＮＨ3フローを進行し、次のステップでＮＨ3とＳｉＮ4の混合ガースを利用して遂行される。
【００８７】
最後、薄い窒化膜が形成されたゲート電極層２１０の両側壁に絶縁膜スペーサー２１４を形成すると、図１４に図示されたように、半導体装置のゲート電極が形成される。
【００８８】
上述したような半導体装置のゲート電極形成方法により、ゲート電極形成する時、発生されるシリコン異相成長を阻止し、ポリリーク現象を防止し、バリアー金属膜の消耗を最小化するにより、安定されたゲート特性を持つトランジスターを形成することができる。
【００８９】
【発明の効果】
本発明は半導体装置のゲート電極形成する時、スパッター方法で金属シリサイド膜を形成する場合、後続高温工程で発生されるシリコン異相成長を阻止することができるし、ゲート電極形成のためのエッチング工程によるゲート特性低下を最小化させることができる効果がある。
【図面の簡単な説明】
【図１】  従来の一つの実施の形態による半導体装置のゲート電極形成する時、発生される問題点を説明するための断面図である。
【図２】  従来の他の実施の形態による半導体装置のゲート電極形成する時、発生される問題点を説明するための断面図である。
【図３】  従来の他の実施の形態による半導体装置のゲート電極形成する時、発生される問題点を説明するための断面図である。
【図４】  本発明の一実施の形態による半導体装置のゲート電極形成方法を示す断面図である。
【図５】  本発明の一実施の形態による半導体装置のゲート電極形成方法を示す断面図である。
【図６】  本発明の一実施の形態による半導体装置のゲート電極形成方法を示す断面図である。
【図７】  本発明の一実施の形態による半導体装置のゲート電極形成方法を示す断面図である。
【図８】  本発明の第２の実施の形態による半導体装置のゲート電極形成方法を示す断面図である。
【図９】  本発明の第２の実施の形態による半導体装置のゲート電極形成方法を示す断面図である。
【図１０】  本発明の第２の実施の形態による半導体装置のゲート電極形成方法を示す断面図である。
【図１１】  本発明の第２の実施の形態による半導体装置のゲート電極形成方法を示す断面図である。
【図１２】  本発明の第３の実施の形態による半導体装置のゲート電極形成方法を示す断面図である。
【図１３】  本発明の第３の実施の形態による半導体装置のゲート電極形成方法を示す断面図である。
【図１４】  本発明の第３の実施の形態による半導体装置のゲート電極形成方法を示す断面図である。
【符号の説明】
２２，２８：シリコン異相成長
１６，３６，２０６：バリアー金属膜
１００，２００：半導体基板
１０４，２０２：ゲート酸化膜
１０６，２０４：ポリシリコン膜
１０８，２０８：金属シリサイド膜
１１２，１２０：ゲートエッチング用絶縁膜
１１４，１２２：ゲート電極層
１１０，１２４，２１２：薄いシリコン窒化膜
１０２：フィルド酸化膜
１１６，１２６：シリコン窒化膜
１１６ａ，１２６ａ、２１４：絶縁膜スペーサー
【図１】
0004145998.tif 000002
【図２】
0004145998.tif 000003
【図３】
0004145998.tif 000004
【図４】
0004145998.tif 000005
【図５】
0004145998.tif 000006
【図６】
0004145998.tif 000007
【図７】
0004145998.tif 000008
【図８】
0004145998.tif 000009
【図９】
0004145998.tif 000010
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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