(57)【特許請求の範囲】
【請求項１】
メモリセルを有する半導体デバイスを形成する方法であって、
基板（２０）の上方に前記メモリセルの一部である強誘電体キャパシタ（２４）を形成する段階と、
前記強誘電体キャパシタ（２４）の上方に第１誘電体層（５２）を形成する段階と
を備え、
当該第１誘電体層（５２）は2x104dynes/cmを超えない張力を有することを特徴とする方法。
【請求項２】
請求項１に記載の半導体デバイスを形成する方法において、
完成した半導体デバイスにおいて、不揮発性分極が初期の不揮発性分極の75％よりも下に減少しないことを特徴とする方法。
【請求項３】
メモリセルを有する半導体デバイスを形成する方法であって、
基板（２０）の上方にメモリセルの一部であり、かつ電極（２４６）を含む強誘電体キャパシタ（２４）を形成する段階と、
前記強誘電体キャパシタ（２４）の一部の上に第１誘電体層（３２）を形成する段階と、
当該第１誘電体層（３２）および前記強誘電体キャパシタ（２４）の残りの一部の上に前記強誘電体キャパシタ（２４）の前記電極（２４６）に電気的に接続される相互接続層（４２）を形成する段階と、
前記相互接続層（４２）および前記第１誘電体層（３２）の露出部分の上に少なくとも6000オングストロームの厚さを有するパッシベーション層（５２）を形成する段階と
を備え、
前記第１誘電体層（３２）及び前記パッシベーション層（５２）の合成張力が、2x104dynes/cmを超えないことを特徴とする方法。
【請求項４】
請求項３に記載の半導体デバイスを形成する方法において、
完成した半導体デバイスにおいて、不揮発性分極が初期の不揮発性分極の75％よりも下に低下しないことを特徴とする方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は一般に半導体デバイスを形成する方法に関し、特に強誘電体キャパシタを有する半導体デバイスにおける強誘電体キャパシタの初期の不揮発性分極を低下させない形成方法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
強誘電体不揮発性メモリが、従来のフローティングゲート不揮発性メモリに代わるべき手段として認められてきている。強誘電体不揮発性メモリは、電場を取り除いた後でも、データを維持することが可能である。形成後、強誘電体不揮発性メモリ（FENVM）セル内の強誘電体キャパシタは、図１に図示されるとおり、ヒステリシス曲線１２を特性として有する。ヒステリシス曲線１２は本質的に理想的な曲線を表している。しかしながら、パッシベーションを含むいくつかの層を形成した後、不揮発性分極（PNV）（電場が0の場合における２つのヒステリシス曲線間の差（distance）である）は、ヒステリシス曲線１４で図示されるとおり低下してしまう。PNVが低下し過ぎると、そのメモリセル内のデータを正確に読むことが困難になり、好ましくない。
【０００３】
従来、PNVにおけるその低下の公算（likelihood）を減少させようとする試みは、強誘電体キャパシタ内の強誘電体層の還元（酸化に相対する）に焦点を合わせていた。PNVの低下を緩和するための試みのほとんどは、次のプロセス段階（例えば、デポジションおよびエッチング）の間に使用される水素の量を減少させること、若しくは酸素アニールの使用を増加させることであった。これらの方策が、PNV低下の公算の減少に役立てられるが、それらは、問題の完全な解決にはなっていない。
【０００４】
次のプロセス段階の間に変化しないような、より安定したPNVを有するFENUMを形成する必要性が存在する。また、複雑なプロセス段階の使用または風変わりな材料の使用なしに、この解決を達成する必要性も存在する。
【０００５】
【好適実施例の詳細な説明】
１またはそれ以上の誘電体層が、FENVMセルの強誘電体キャパシタの上に亘って形成され、そこでは、その強誘電体キャパシタの上を覆う誘電体層内の合成張力が、比較的低く保たれている。その張力が比較的低く保たれることにより、FENVMセルに不揮発性分極は、製造工程の後工程段階の間も維持される。本発明は、以下の具体的実施例の説明により、一層良く理解されるであろう。
【０００６】
図２には、強誘電体キャパシタ２４の形成後、半導体デバイス基板２０の図が含まれている。より詳細には、半導体デバイス基板２０は、基板内に形成されるフィールドアイソレーション領域２０２およびドープされた領域２０４を含む。この詳細な説明において使用されるとおり、半導体デバイス基板２０は、単結晶半導体ウェハ、絶縁半導体ウェハ（semiconductor-on-insulating wafer）または半導体デバイスを形成するために使用されるその他の基板から構成し得る。フィールドアイソレーション領域２０２は、選択酸化法を使用し、またはトレンチアイソレーション法で形成される。この実施例においては、ドーピング領域２０４は、FENVMセルのソース／ドレイン領域になる濃度の高いｎ型領域である。ゲート誘電体層２１２が基板２０の上に亘って形成され、ゲート電極２１４がゲート誘電体層２１２の上に亘って形成される。この実施例において、そのトランジスタは、ｎチャネルMOSトランジスタである。他の実施例においては、ｐチャネルMOSトランジスタまたはバイポーラトランジスタも使用され得る。絶縁側壁スぺーサ（insulating side wall spacers）２１６が、ゲート電極２１４に隣接して形成される。
【０００７】
図２に図示されるとおり、次に、第１中間レベルの強度の誘電体（ILD）層（interlevel dielectric layer）２２が、基板２０の上の全体に亘って形成される。強誘電体キャパシタ２４が、第１ILD層２２の上に（over）形成される。強誘電体キャパシタ２４は、第１電極２４２、強誘電体層２４４および第２電極２４６を含む。強誘電体キャパシタ２４は、従来技術を使用して形成され得る。
【０００８】
図３に図示されるとおり、次に、第２ILD層３２が、強誘電体キャパシタ２４の上に形成される。代表的には、中間レベル（interlevel）の誘電体層が、プラズマ・テトラエチルオルソシリケイト（plazma tetraethylorthosilicate(plazma TEOS)）から形成される。コンタクトの開口が、第２ILD層３２を介して、下側電極２４２、第２電極２４６およびドーピング領域２０４に形成される。そのエッチングのシーケンスは、従来からの方法を使用して形成される。
【０００９】
図４に図示されるとおり、相互接続（interconnects）４２が、半導体デバイス基板２０の上に亘って形成される。その相互接続４２は、アルミニウム、銅などから構成され得る。図４を参照して、図４の右側付近の相互接続は、ビットラインのコンタクトであり、図４の左側付近の相互接続は、ドライブラインのコンタクトである。そして、中間付近の相互接続は、記憶装置の接続（storage node）のための、並びにドーピング領域２０４の一つを強誘電体キャパシタ２４の第２電極２４６へ電気的に接続するための、導電性の配線（conductive strap）である。
【００１０】
パッシベーション層５２（半導体デバイスの最上層レベルの相互接続（uppermost interconnect level）を被覆する誘電体層である）が、相互接続４２および中間レベルの誘電体層３２の露出部分の上に亘って、形成される。パッシベーション層は、下側張力薄膜（lower tensile film）５２２および上側圧縮薄膜（upper compressive film）５２４を含む。一実施例としては、下側張力薄膜５２２は、ホスホシリケイトグラス（phosphosilicate glass(PSG)）であり、圧縮薄膜５２４は、シリコンオキシナイトライド（silicon oxynitride）である。実質的には、この時点で、強誘電体不揮発性メモリセルを含む半導体デバイス５０が完成する。追加のILD層および相互接続の層は、パッシベーション層５２の形成以前に形成され得る（図５には図示せず）。
【００１１】
図６に示されるように、本発明者は、全誘電体層内の合成張力（特に強誘電体キャパシタ２４のような、平面状に、若しくは水平状に位置付けられる（horizontally-oriented）強誘電体キャパシタ内の合成張力）が、PNVに影響を与えることを発見した。本明細書において使用されるとおり、合成張力は、各誘電体層内の全薄膜を含む個別の誘電体層内の張力の和である。
【００１２】
様々な構成要素（例えば、トランジスタおよびキャパシタなど）を有する基板上に亘るパターニングされた層の張力および応力を決定することは、不可能に近い。張力は、パターニングされていないシリコンウェハを使用すると概算できる。応力（面積あたりの力の単位を有する）は、パターニングされていないシリコンウェハ上に層または薄膜を堆積した後、おおよそ室温で測定される。その応力は、引き伸ばす力（tensile）または圧縮する力（compressive）のどちらかであり、代表的には、dynes/cm2の単位で表現される。層または薄膜の張力（長さ毎の力の単位を有し、代表的には、dynes/cmの単位で表現される）は、層または薄膜自体の厚さに比例する（times）応力によって、発生する。合成張力は、個別の層または薄膜内の張力の和である。
【００１３】
合成張力が増加するに従い、PNVは、初期のPNV（強誘電体キャパシタ２４が形成された時のPNV）からある比率で減少する。高い合成張力により、ヒステリシス曲線は、平らになり、よりヒステリシス曲線１４に近くなってしまう。その合成張力は、（その合成張力が引き伸ばす力であるか、圧縮する力であるかに関わらず）約2x104 dynes/cmよりも大きくあるべきでなく、さもなければ、初期のPNVから75％以上PNVが減少してしまう。その初期のPNVは、強誘電体キャパシタ形成後であって、第２電極２４６の上に亘る全ての層を堆積する前の強誘電体キャパシタのPNVである。さらに、各々の層内の張力もまた、2x104dynes/cm以下に維持すべきである。しかしながら、パッシベーション層５２のような層内においては、各々の層内の張力（例えば、張力薄膜５２２および圧縮薄膜５２４）は、2x104dynes/cmよりも大きくなり得る。しかし、張力薄膜５２２および圧縮薄膜５２４の合成張力は、2x104 dynes/cmよりも小さい。
【００１４】
上記記述は張力についての記述であったが、その層を比較的薄く維持できる限り、比較的高い応力の薄膜を使用することも可能である。より詳細には、第２ILD層３２は、109dynes/cm2よりも高い応力を有し得る。実施例としては、中間レベルの誘電体層が、109dynes/cm2と同じ大きさの応力を有し、さらに1000オングストロームの厚さを有する。この具体的実施例においては、強誘電体キャパシタの上を覆う第２ILD層３２内の張力は、約104dynes/cmであり、それは2x104 dynes/cmの限界（limit）よりも小さい。
【００１５】
第２ILD層３２は、2000オングストロームより薄く、よって、その限界以下に張力を維持できる。代表的に、パッシベーション層は、薄くとも6000オングストロームの厚さを有し、通常は、1.0ミクロンよりも厚い。そのパッシベーション層５２が第２ILD層３２と同じ応力を有する場合、パッシベーション層５２内の張力は限界を超えてしまう。故に、高い応力を有する層は、その厚さを充分に薄く維持すれば無視（tolerete）できるが、厚い層程、合成張力に大きく影響する。
【００１６】
当業界では、酸化膜または窒化膜のたった一つの層が、強誘電体キャパシタを有するFENVMセルのパッシベーション層として使用されている。二層膜（dual-film）パッシベーション層５２が施される（tailor）ことにより、強誘電体キャパシタ２４上にかかる応力を軽減する。張力薄膜５２２および圧縮薄膜５２４の各々の内側の張力が張力の限界を超えるにもかかわらず、パッシベーション層５２内の各薄膜内の張力が少なくとも部分的に互いに相殺されるので、パッシベーション層５２内の合成張力は合成張力限界の範囲内である。
【００１７】
一般に、薄膜の組合せ（例えば、パッシベーション層５２）を含む層のほとんどが、張力薄膜の張力を変化させ得る水分を吸収するという張力薄膜の潜在的性質のために、圧縮薄膜の下に亘って張力薄膜を有する。さらに他の実施例としては、多数の異なる薄膜が、単一層を形成し得る。例えば、銅が、相互接続として使用され、一般に、拡散隔膜が銅の上に亘って形成され、銅が酸化膜中へ拡散するのを防止する。代表的には、その拡散隔膜は圧縮薄膜である。この実施例においては、他の圧縮薄膜によって被覆される張力薄膜により、さらに被覆される張力薄膜でもよい。合成張力を合わせることにより、実質的に完成した半導体デバイス５０のPNVは、初期のPNVの75％以下に減少することはない。
【００１８】
他の実施例においては、強誘電体キャパシタは、平面状に形成されるのと同様に、トレンチ内に垂直状に位置付けることもできる。ここで使用されるとおり、垂直状に位置付けるとは、キャパシタの電極板（plates）が、実質的に基板の初期の表面に対して垂直であることを意味する。一実施例としては、トレンチが、基板内に形成される。垂直状のエッジを有する誘電体層が、基板のトレンチ内に形成される。強誘電体キャパシタは、その垂直状のエッジの付近に形成される。温度サイクルの間に、その誘電体層の水平方向の張力が、万力のように強誘電体キャパシタの電極を圧縮し得る。それによって、図２〜５に示される実施例のように、潜在的にPNVの減少を引き起こす。このことを防止するために、トレンチ内の誘電体層は、その張力が2x104dynes/cmよりも大きくならないように形成されるべきである。
【００１９】
前記詳細な説明にて、本発明は、実施例に関連して記述されてきた。しかしながら、通常の知識を有する当業者には、本発明の請求の範囲から逸脱することなく、様々な変更、改変を成し得るであろう。従って、本明細書および図面は、限定というよりもむしろ例示とみなされる。全てのそのような変更は本発明の請求の範囲内に含まれるであろう。請求の範囲において、手段プラス機能の請求項は（もしあればだが）、ここで記述された、詳細な機能を実行する構造を含む。また、手段プラス機能の請求項は、詳細な機能を実行する構造的同等物および同等の構造物をも含む。
【図面の簡単な説明】
【図１】理想的ヒステリシス曲線、並びに実質的に完成されたデバイスの形成後にみられる一般的なヒステリシスの印加電圧に対する分極のプロット図（従来技術）。
【図２】強誘電体キャパシタを形成した後の半導体基板の一部分の断面図。
【図３】本発明の実施例に従った、パターニングされた中間レベルの誘電体層を形成した後における図２の基板の断面図。
【図４】相互接続形成後における図３の基板の断面図。
【図５】本発明に従った、パッシベーション層形成後における図４の基板の断面図。
【図６】  FENVMセル内の薄膜の複合張力の機能としてプロットされた不揮発性分極の減少のプロット図。
【符号の説明】
１２、１４  ヒステリシス曲線
２０  半導体デバイス基板
２２、３２  ILD層
２４  強誘電体キャパシタ
４２  相互接続
５０  半導体デバイス
５２  パッシベーション層
２０２  フィールドアイソレーション領域
２０４  ドープされた領域
２１２  ゲート誘電体層
２１４  ゲート電極
２１６  絶縁側壁スぺーサ
２４２、２４６  電極
２４４  強誘電体層
５２２  下側張力薄膜
５２４  圧縮薄膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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