(57)【特許請求の範囲】
【請求項１】
第１入力電圧及び第２入力電圧を受け取り、第１内部電流及び第２内部電流を出力するトランスコンダクタと、
第１ノードで前記第１内部電流を受け取り、第３ノードに第３内部電流を発生させる第１抵抗回路網と、
第２ノードで前記第２内部電流を受け取り、第４ノードに第４内部電流を発生させる第２抵抗回路網と、
前記第３内部電流及び前記第４内部電流を受け取り、第１出力電流及び第２出力電流を供給するカスコード回路と
を有し、
前記第１抵抗回路網が、
前記第３ノードと第５ノードとの間に直列に接続されたｐ個の第１抵抗と、
（ｐ＋１）個の第１スイッチとを有し、
第１抵抗のそれぞれが前記（ｐ＋１）個の第１スイッチの内の二つに接続されるように、前記（ｐ＋１）個の第１スイッチのそれぞれが、前記第１ノードと、前記ｐ個の第１抵抗の内の一つの第１抵抗の端部との間に接続されており、
前記第２抵抗回路網が、
前記第４ノードと前記第５ノードとの間に直列に接続されたｐ個の第２抵抗と、
（ｐ＋１）個の第２スイッチとを有し、
第２抵抗のそれぞれが前記（ｐ＋１）個の第２スイッチの内の二つに接続されるように、前記（ｐ＋１）個の第２スイッチのそれぞれが、前記第２ノードと、前記ｐ個の第２抵抗の内の一つの第２抵抗の端部との間に接続されており、
ｐが１より大きい整数であり、
前記カスコード・トランスコンダクタ回路が、ダミー・フォールデッド・カスコードをさらに有し、
前記第５ノードが、前記ダミー・フォールデッド・カスコードに接続されている
カスコード・トランスコンダクタ回路。
【請求項２】
前記カスコード回路が、フォールデッド・カスコードである請求項１に記載のカスコード・トランスコンダクタ回路。
【請求項３】
前記カスコード回路が、レギュラー・カスコードである請求項１に記載のカスコード・トランスコンダクタ回路。
【請求項４】
前記ダミー・フォールデッド・カスコードが、単一低インピーダンス入力フォールデッド・カスコードである請求項１に記載のカスコード・トランスコンダクタ回路。
【請求項５】
動作中に、前記第１スイッチの内の一つ及び前記第２スイッチの内の一つのみが、所定の時点で閉じられる請求項１に記載のカスコード・トランスコンダクタ回路。
【請求項６】
前記第１スイッチ及び前記第２スイッチのそれぞれは、複数の制御信号の内の一つによって制御されるトランジスタを有する請求項１に記載のカスコード・トランスコンダクタ回路。
【請求項７】
第ｉ番の前記第１抵抗と第ｉ番の前記第２抵抗とが同じ値を持ち、ｉが１からｐまでの整数である請求項１に記載のカスコード・トランスコンダクタ回路。
【請求項８】
第１入力電圧及び第２入力電圧を受け取り、第１内部電流及び第２内部電流を出力するトランスコンダクタと、
第１ノードで前記第１内部電流を受け取り、第３ノードに第３内部電流を発生させる第１のＲ−ｎＲ回路網と、
第２ノードで前記第２内部電流を受け取り、第４ノードに第４内部電流を発生させる第２のＲ−ｎＲ回路網と、
前記第３内部電流及び前記第４内部電流を受け取り、第１出力電流及び第２出力電流を供給するカスコード回路と
を有し、
前記第１のＲ−ｎＲ回路網が、
前記第３ノードと第５ノードとの間に直列に接続されたｐ個の第１抵抗と、
（ｐ−１）個の第２抵抗と、
（ｐ＋１）個の第１スイッチとを有し、
前記ｐ個の第１抵抗の内の二つの第１抵抗の接合部のそれぞれが前記（ｐ−１）個の第２抵抗の内の一つに接続されるように、前記（ｐ−１）個の第２抵抗のそれぞれが、前記第５ノードと、前記ｐ個の第１抵抗の内の二つの第１抵抗の接合部との間に接続され、
前記第１抵抗のそれぞれが前記（ｐ＋１）個の第１スイッチの内の二つに接続されるように、前記（ｐ＋１）個の第１スイッチのそれぞれが、前記第１ノードと、前記ｐ個の第１抵抗の内の一つの第１抵抗の端部との間に接続され、
前記第２のＲ−ｎＲ回路網が、
前記第４ノードと前記第５ノードとの間に直列に接続されたｐ個の第３抵抗と、
（ｐ−１）個の第４抵抗と、
（ｐ＋１）個の第２スイッチとを有し、
前記ｐ個の第３抵抗の内の二つの第３抵抗の接合部のそれぞれが前記（ｐ−１）個の第４抵抗の内の一つに接続されるように、前記（ｐ−１）個の第４抵抗のそれぞれが、前記第５ノードと、前記ｐ個の第３抵抗の内の二つの第３抵抗の接合部との間に接続され、
前記第３抵抗のそれぞれが前記（ｐ＋１）個の第２スイッチの内に二つに接続されるように、前記（ｐ＋１）個の第２スイッチのそれぞれが、前記第３ノードと、前記ｐ個の第３抵抗の内の一つの第３抵抗の端部との間に接続され、
前記カスコード・トランスコンダクタ回路がダミー・フォールデッド・カスコードをさらに有し、
前記第５ノードが前記ダミー・フォールデッド・カスコードに接続されている
カスコード・トランスコンダクタ回路。
【請求項９】
前記カスコード回路が、フォールデッド・カスコードである請求項８に記載のカスコード・トランスコンダクタ回路。
【請求項１０】
前記カスコード回路が、レギュラー・カスコードである請求項８に記載のカスコード・トランスコンダクタ回路。
【請求項１１】
前記ダミー・フォールデッド・カスコードが、単一の低インピーダンス入力フォールデッド・カスコードである請求項８に記載のカスコード・トランスコンダクタ回路。
【請求項１２】
動作中に、前記第１スイッチの内の一つ及び前記第２スイッチの内の一つのみが、所定の時点で閉じられる請求項８に記載のカスコード・トランスコンダクタ回路。
【請求項１３】
前記第１スイッチ及び前記第２スイッチのそれぞれは、複数の制御信号の内の一つによって制御されるトランジスタを有する請求項８に記載のカスコード・トランスコンダクタ回路。
【請求項１４】
第２番から第（ｐ−１）番までの第１抵抗及び第２番から第（ｐ−１）番までの第３抵抗は全て第１抵抗値を持ち、
第１番及び第ｐ番の第１抵抗、第１番及び第ｐ番の第３抵抗、前記（ｐ−１）個の第２抵抗、並びに、前記（ｐ−１）個の第４抵抗は全て、前記第１抵抗値の整数倍にほぼ等しい第２抵抗値を持つ
請求項８に記載のカスコード・トランスコンダクタ回路。
【請求項１５】
前記第２抵抗値が、前記第１抵抗値の２倍である請求項１４に記載のカスコード・トランスコンダクタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、カスコード電流フォロワが後段に備えられた能動負荷を備えた差動段（トランスコンダクタ）のトランスコンダクタンスを離散的ステップ（discrete steps）において制御する方法に関する。特に、本発明は、デジタル式にプログラム可能（プリグラマブル）なトランスコンダクタンス及びほぼ一定のＤＣ（直流）動作点を持つトランスコンダクタを提案する。本発明は、同じチップ上に集積された同様の構成要素のマスター数（master value）及び比率に依存する正確なトランスコンダクタンスの設定をも提案する。
【０００２】
【従来の技術】
差動段のトランスコンダクタンスの基本的な設定は、テール電流（tail current）による。ＤＣ動作点も、テール電流の値に依存する。トランスコンダクタンスの変更が、離散的ステップにおいて、ひずみレベルのような他のパラメータに影響を与えずになされなければならない、プログラム可能な増幅器又はフィルタのようないくつかの回路構成がある。
【０００３】
図１は、従来のデジタル式にプログラム可能なトランスコンダクタ回路を示す。図１に示されるトランスコンダクタ回路は、ソース負帰還型の差動対から派生したものである。それは、電流発生装置３０と、右側及び左側の高精度トランスコンダクタ４０及び５０と、負帰還抵抗装置６０とを含む。電流発生装置３０は、左側電流発生器３２と、右側電流発生器３４とを含む。右側及び左側の高精度トランスコンダクタ４０及び５０はそれぞれ、右側又は左側の演算増幅器（オペアンプ）４４，５４と、右側又は左側のＰＭＯＳトランジスタ４６，５６とを含む。ＰＭＯＳトランジスタ４６，５６は、右側又は左側の電流ＩＬ又はＩＲを流し、対応する演算増幅器４４，５４の出力によって制御される。右側又は左側の演算増幅器４４，５４のそれぞれは、対応する左側又は右側の電圧ＶＬ又はＶＲを非反転入力部４２，５２で受け入れ、負帰還抵抗装置６０を経由したフィードバックを負の入力部４３，５３で受け入れる。負帰還抵抗装置６０は、複数個の負帰還抵抗ＲＤ１，ＲＤ２，ＲＤ３，ＲＤ４，及びＲＤ５と、複数個のプログラミング・スイッチＳＰ１，ＳＰ２，ＳＰ３，ＳＰ４，ＳＰ５，及びＳＰ６とを含む。負帰還抵抗は、第１及び第２の左側抵抗ＲＤ１及びＲＤ２と、中央抵抗ＲＤ３と、第１及び第２の右側抵抗ＲＤ４及びＲＤ５とに分類できる。
【０００４】
右側及び左側の高精度トランスコンダクタ４０及び５０は、複数個のプログラミング・スイッチＳＰ１，ＳＰ２，ＳＰ３，ＳＰ４，ＳＰ５，及びＳＰ６を通して複数個の負帰還抵抗ＲＤ１，ＲＤ２，ＲＤ３，ＲＤ４，及びＲＤ５のタップからフィードバックを取る。これらのスイッチは、複数のスイッチ制御信号Ｃ１からＣ３までによって制御される。
【０００５】
特定の対のタップを選択することによって、その結果としての負帰還抵抗装置は、正確に分割できる。５個の負帰還抵抗が、スイッチによって、中央抵抗装置ＲＣと、右外側抵抗装置ＲＲＬと、左外側抵抗装置ＲＬＬとに分割される。外側抵抗装置ＲＲＬ及びＲＬＬは、高精度トランスコンダクタ４０及び５０のそれぞれのフィードバック・ループに含まれ、中央抵抗装置はサイド電流ＩＳを流す。高精度トランスコンダクタ４０及び５０のフィードバックは、結果として形成された中央抵抗装置ＲＣの両端に入力電圧を与える。
【０００６】
以下の表１は、中央抵抗装置ＲＣと、外側抵抗装置ＲＲＬ及びＲＬＬとが、プログラミング・スイッチＳＰ１，ＳＰ２，ＳＰ３，ＳＰ４，ＳＰ５，及びＳＰ６の状態に基づいて、どのように決定されるかの一例を示している。
【表１】
0004049567.tif 000002
【０００７】
中央抵抗装置ＲＣは、トランスコンダクタによって生成されるＡＣ（交流）電流を規定する。タップの位置を変えることによって、入力電圧が印加される抵抗の数が変わる。このことにより、以下と同等のトランスコンダクタンスが生み出される。
【数１】
0004049567.tif 000003
【０００８】
この回路のもう一つ欠点は、有効であるべきフィードバックのために重要な電流を引き出す高速増幅器を持つことが必要である高い周波数において、明らかになる。
【０００９】
連続的に調整可能なトランスコンダクタンス回路を実現したものが、図２に示される。この連続的に調整可能なトランスコンダクタンス回路は、第１及び第２の高精度トランスコンダクタ２１０及び２２０と、第１から第３までのチューナブル（tunable）・トランジスタ（調整可能なトランジスタ）ＴＴＵＮ１，ＴＴＵＮ２，及びＴＴＵＮ３と、トランスコンダクタ２１０の入力部及びトランスコンダクタ２２０の入力部の間に接続された複数個の抵抗Ｒと、トランスコンダクタ２１０の出力部及びトランスコンダクタ２２０の出力部の間に接続されたキャパシタＣと、複数種類のトランジスタＴ及び電流源２６０とを有する。
【００１０】
高精度トランスコンダクタ２１０及び２２０のそれぞれは、演算増幅器２１２，２２２と、トランジスタＴＴ１，ＴＴ２とを含む。トランスコンダクタ２１０及び２２０は、負帰還抵抗を持つように接続される。
【００１１】
回路の出力電流ｉｏｕｔ１及びｉｏｕｔ２は、チューナブル・トランジスタＴＴＵＮ１，ＴＴＵＮ２，及びＴＴＵＮ３によってフォールデッド・カスコード（folded-cascode）の入力部に向けられる。相補的に重み付けられた電流は、フォールデッド・カスコードの低インピーダンス部において合計され、出力部に逆のＡＣ電流を提供する。
【００１２】
チューナブル・トランジスタＴＴＵＮ１，ＴＴＵＮ２，及びＴＴＵＮ３のそれぞれは、それぞれのチューナブル抵抗（調整可能な抵抗）ＲＴＵＮ１，ＲＴＵＮ２，及びＲＴＵＮ３を提供する。チューナブル・トランジスタＴＴＵＮ１（ＲＴＵＮ１），ＴＴＵＮ２（ＲＴＵＮ２），及びＴＴＵＮ３（ＲＴＵＮ３）のそれぞれによって与えられた抵抗は、トランジスタＴＴＵＮ１，ＴＴＵＮ２，及びＴＴＵＮ３の入力部に供給される第１及び第２の制御電圧Ｖ１及びＶ２に伴って変わる。例えば、もしも、第１及び第３のチューナブル・トランジスタＴＴＵＮ１及びＴＴＵＮ３が同一であるならば、それらは両方とも第１制御電圧Ｖ１を受け取るので、第１及び第３のチューナブル抵抗も同じになるであろう（ＲＴＵＮ１＝ＲＴＵＮ３）。トランスコンダクタからの差動出力電流ｉ１＝ｉｉ，ｉ２＝（−ｉｉ）については、次式を有する。
【数２】
0004049567.tif 000004
【００１３】
入力トランスコンダクタによって生成され、出力部に分配された電流の割合
【数３】
0004049567.tif 000005
は、ＲＴＵＮ１＝ＲＴＵＮ３，ＲＴＵＮ２に従って変化する。即ち、電流のこの割合は、ＲＴＵＮ１，ＲＴＵＮ２，及びＲＴＵＮ３の関数である。全体のトランスコンダクタンスは、入力段トランスコンダクタンスのある割合として現われる。この割合は、電圧制御される。個々の「抵抗」値に対する出力電流の依存性は、電子的手段によって合計（２ＲＴＵＮ１＋ＲＴＵＮ２）が一定に維持されなければ、線形（リニア）ではない。
【００１４】
電流源２６０は、バイアス電流源であることが望ましく、抵抗Ｒは主要なトランスコンダクタンス設定部を構成する。この場合には、その段のトランスコンダクタンスは、（１／Ｒ）の（Ｖ１及びＶ２に依存する）割合である。
【００１５】
入力トランスコンダクタの電流を舵取り（ステアリング）するもう一つの方法が、図３に示される。図３の回路は、入力トランスコンダクタ３０５と、電圧制御電流ステアリング回路３１０と、コモン・モード・フィードバック（ＣＭフィードバック）回路３３０と、複数個のトランジスタＴとを有する。
【００１６】
入力トランスコンダクタ３０５は、それぞれが差動増幅器として機能する第１及び第２の部分３５０及び３６０を含む。第１の部分３５０は、第１から第４までのトランジスタＴ１，Ｔ２，Ｔ３，及びＴ４を含む。第２の部分３６０は、第５から第７までのトランジスタＴ５，Ｔ６，及びＴ７を含む。
【００１７】
電圧制御電流ステアリング回路３１０は、２個の差動対を構成する第８から第１１までのトランジスタＴ８，Ｔ９，Ｔ１０，及びＴ１１を含む。第８及び第９のトランジスタＴ８及びＴ９は、１個の差動対を形成し、第１０及び第１１のトランジスタＴ１０及びＴ１１は、他の差動対を形成する。
【００１８】
入力トランスコンダクタ３０５によって生成される電流の一部は、（差動トランジスタＴ８，Ｔ９，Ｔ１０，及びＴ１１から構成された）２個の差動対により構成された電圧制御電流ステアリング回路を通して出力部ｉｏｕｔ１及びｉｏｕｔ２に伝送される。その回路は、種々の積層された段（stacked stages）を構築するために高い供給電圧を必要とし、電流ステアリングをデジタル式に制御するのに困難を経験させたという欠点を持つ。
【００１９】
図４は、切替え可能な増幅器の設計図を示す。この切替え可能な増幅器は、抵抗列が、エンハンスト・トランスコンダクタ（Ｔ１−Ｔ３；Ｔ２−Ｔ４）用の負帰還抵抗として使用されている、即ち、（Ｔ１及びＴ３）並びに（Ｔ２及びＴ４）のそれぞれが、複合トランジスタを形成する点において、図１の回路と同様である。この切替え可能な増幅器は、第１から第６までのトランジスタＴ１からＴ６までと、負帰還抵抗装置４１０と、第１及び第２の抵抗４２２及び４２４と、第１から第４までの電流源４３２，４３４，４３６，及び４３８とを含む。
【００２０】
負帰還抵抗装置４１０は、２ｎ個の負帰還抵抗ＲＡ１からＲＡｎまで、及び、ＲＢ１からＲＢｎまで、並びに、（２ｎ＋２）個のスイッチＳＡ１からＳＡ（ｎ＋１）まで、及び、ＳＢ１からＳＢ（ｎ＋１）までを含む。ここで、ｎは１より大きい整数である。図１の回路のように，スイッチＳＡ１からＳＡ（ｎ＋１）まで、及び、ＳＢ１からＳＢ（ｎ＋１）までは、中央抵抗装置ＲＣと、左外側抵抗装置ＲＬＬと、右外側抵抗ＲＬＲとを形成するように制御される。
【００２１】
第３及び第４のトランジスタＴ３，Ｔ４の電流は、負帰還抵抗装置４１０の対称的に配置されたタップに注入される。このように、左外側抵抗装置ＲＬＬ及び右外側抵抗装置ＲＬＲは、ローカル・フィードバック・ループに含まれるが、依然としてＤＣ電流を流す。この回路において、差動入力電圧のほとんどが、図１の回路と同様に、中央抵抗装置ＲＣの両端に現れる。
【００２２】
従って、本発明の目的は、差動段のトランスコンダクタンスを制御する従来の技術に関する種々の欠点を克服するか、又は、少なくとも最小限にすることである。
【００２３】
【課題を解決するための手段】
本発明のこの目的及び他の目的を満たすため、本発明の一態様によれば、カスコード・トランスコンダクタ回路、即ち、カスコード出力段を備えたトランスコンダクタが提供される。このカスコード・トランスコンダクタは、トランスコンダクタと、第１から第４までの抵抗と、カスコード回路と、ダミー・フォールデッド・カスコードとを含む。
【００２４】
トランスコンダクタは、第１入力電圧及び第２入力電圧を受け取り、第１内部電流及び第２内部電流を出力する。第１抵抗は、第１ノードと第３ノードとの間に接続され、第２抵抗は、前記第１ノードと第５ノードとの間に接続される。第１抵抗及び第２抵抗は、第１ノードで第１内部電流を受け取り、第３ノードに第３の内部電流を発生させる第１抵抗ディバイダを形成する。
【００２５】
第３抵抗は、第２ノードと第４ノードとの間に接続され、第４抵抗は、前記第２ノードと第５ノードとの間に接続される。第３抵抗及び第４抵抗は、第２ノードで第２内部電流を受け取り、第４ノードに第４内部電流を発生させる第２抵抗ディバイダを形成する。
【００２６】
カスコード回路は、第３内部電流及び第４内部電流を受け取り、第１出力電流及び第２出力電流を供給する。ダミー・フォールデッド・カスコードは、第５ノードに接続されている。ダミー・フォールデッド・カスコードは、シングルエンド形低インピーダンス入力フォールデッド・カスコードとしてもよい。
【００２７】
本発明の他の態様によれば、第１入力電圧及び第２入力電圧を受け取り、第１内部電流及び第２内部電流を出力するトランスコンダクタと、第１ノードで第１内部電流を受け取り、第３ノードに第３内部電流を発生させる第１抵抗回路網と、第２ノードで第２内部電流を受け取り、第４ノードに第４内部電流を発生させる第２抵抗回路網と、第３内部電流及び第４内部電流を受け取り、第１出力電流及び第２出力電流を供給するカスコード回路とを含むカスコード・トランスコンダクタ回路が提供される。
【００２８】
第１抵抗回路網は、第３ノードと第５ノードとの間に直列に接続されたｐ個の第１抵抗と、（ｐ＋１）個の第１スイッチとを有してもよい。（ｐ＋１）個の第１スイッチのそれぞれは、第１抵抗のそれぞれが（ｐ＋１）個の第１スイッチの内の二つに接続されるように、第１ノードと、ｐ個の第１抵抗の内の一つの端部との間に接続される。同様に、第２抵抗回路網は、第４ノードと第５ノードとの間に直列に接続されたｐ個の第２抵抗と、（ｐ＋１）個の第２スイッチとを有してもよい。（ｐ＋１）個の第２スイッチのそれぞれは、第２抵抗のそれぞれが（ｐ＋１）個の第２スイッチの内の二つに接続されるように、第２ノードと、ｐ個の第２抵抗の内の一つの端部との間に接続される。ここで、ｐは１より大きい整数である。
【００２９】
第ｉ番の第１抵抗及び第ｉ番の第２抵抗は、同じ値を持つことが好ましい。この場合には、ｉは、１からｐまでの整数である。動作中は、第１スイッチの内の一つ及び第２スイッチの内の一つのみが、所定の時点で閉じられることが好ましい。
【００３０】
第１スイッチ及び第２スイッチはそれぞれ、複数の制御信号の内の一つによって制御されるトランジスタを有してもよい。第１抵抗及び第２抵抗はそれぞれ、バイアス電圧によって制御されるトランジスタを有してもよい。
【００３１】
さらに他の態様によれば、第１入力電圧及び第２入力電圧を受け取り、第１内部電流及び第２内部電流を出力するトランスコンダクタと、第１ノードで第１内部電流を受け取り、第３ノードに第３内部電流を発生させる第１のＲ−ｎＲ回路網と、第２ノードで第２内部電流を受け取り、第４ノードで第４内部電流を発生させる第２のＲ−ｎＲ回路網と、第３内部電流及び第４内部電流を受け取り、第１出力電流及び第２出力電流を供給するカスコード回路とを有するカスコード・トランスコンダクタ回路が提供される。
【００３２】
前記第１のＲ−ｎＲ回路網は、前記第３ノードと第５ノードとの間に直列に接続されたｐ個の第１抵抗と、（ｐ−１）個の第２抵抗と、（ｐ＋１）個の第１スイッチとを有し、
前記ｐ個の第１抵抗の内の二つの第１抵抗の接合部のそれぞれが前記（ｐ−１）個の第２抵抗の内の一つに接続されるように、前記（ｐ−１）個の第２抵抗のそれぞれが、前記第５ノードと、前記ｐ個の第１抵抗の内の二つの第１抵抗の接合部との間に接続され、
前記第１抵抗のそれぞれが前記（ｐ＋１）個の第１スイッチの内の二つに接続されるように、前記（ｐ＋１）個の第１スイッチのそれぞれが、前記第１ノードと、前記ｐ個の第１抵抗の内の一つの第１抵抗の端部との間に接続されるようにしてもよい。
同様に、前記第２のＲ−ｎＲ回路網が、前記第４ノードと前記第５ノードとの間に直列に接続されたｐ個の第３抵抗と、（ｐ−１）個の第４抵抗と、（ｐ＋１）個の第２スイッチとを有し、
前記ｐ個の第３抵抗の内の二つの第３抵抗の接合部のそれぞれが前記（ｐ−１）個の第４抵抗の内の一つに接続されるように、前記（ｐ−１）個の第４抵抗のそれぞれが、前記第５ノードと、前記ｐ個の第３抵抗の内の二つの第３抵抗の接合部との間に接続され、
前記第３抵抗のそれぞれが前記（ｐ＋１）個の第２スイッチの内に二つに接続されるように、前記（ｐ＋１）個の第２スイッチのそれぞれが、前記第３ノードと、前記ｐ個の第３抵抗の内の一つの第３抵抗の端部との間に接続されるようにしてもよい。
【００３３】
動作中は、第１スイッチの内の一つ及び第２スイッチの内の一つのみが、所定の時点で閉じることが好ましい。
【００３４】
第１スイッチ及び第２スイッチのそれぞれは、複数の制御信号の内の一つによって制御されるトランジスタを有してもよい。
【００３５】
第２番から第（ｐ−１）番までの第１抵抗及び第２番から第（ｐ−１）番までの第３抵抗は全て、第１抵抗値を持ち、第１番及び第ｐ番の第１抵抗と、第１番及び第ｐ番の第３抵抗と、（ｐ−１）個の第２抵抗と、（ｐ−１）個の第４抵抗とは全て、第１抵抗値の整数倍にほぼ等しい第２抵抗値を持つことが好ましい。Ｒ−２Ｒ回路網の場合には、第２抵抗値は、第１抵抗値の２倍とすべきである。
【００３６】
本発明の上記及び他の目的及び利点は、添付図面を参照して、以下の説明から明らかになるであろう。
【００３７】
【発明の実施の形態】
本発明は、入力電圧範囲のような入力トランスコンダクタのパラメータを維持しながら、カスコード・トランスコンダクタのトランスコンダクタンスを正確でデジタル式にプログラムする（設定する）方法を提供する。以下に説明される本発明の好ましい実施形態によれば、抵抗素子を流れるＤＣ（直流）電流は無く、このことが、能動抵抗素子の特性の適合性を改善している。また、動作点は、スイッチ切替によって変動せず、このことが、動的に選択された構成要素に、より一層緩和された動作条件を許容する。これらの回路は、低い供給電圧における動作にも適している。
【００３８】
従来のフォールデッド・カスコード・トランスコンダクタのトランジスタ実施例が、図５及び図６に示されている。図５は、トランスコンダクタと、カスコード又はフォールデッド・カスコードとを示すブロック図であり、図６は、図５の回路のトランジスタ設計図である。図５の回路は、入力トランスコンダクタ５１０と、フォールデッド・カスコード５４０とを含む。この説明においては、フォールデッド・カスコードが説明されているが、レギュラー・カスコード（regular cascode）等のようないかなる種類の電流フォロワを使用することもできる。
【００３９】
入力トランスコンダクタ５１０は、電流源負荷回路５３０を備えたＰＭＯＳ差動対５２０を含む。差動対５２０は、２個の差動トランジスタＴＤ１及びＴＤ２と、電流源トランジスタＴＣＳとを含む。電流源負荷回路は、２個の負荷トランジスタＴＬ１及びＴＬ２を含む。
【００４０】
トランジスタＴＤ３，ＴＬ１，及びＴＬ２に印加されるバイアス電圧ＶＢＰ，ＶＢＮは、第１差動トランジスタＴＤ１及び第１負荷トランジスタＴＬ１を通し、及び、第２差動トランジスタＴＤ２及び第２負荷トランジスタＴＬ２を通して同じＤＣ電流を生成する回路によって生成される。このように、トランスコンダクタ出力電流のそれぞれの正味のＤＣ成分は、ゼロ（零）である。
【００４１】
フォールデッド・カスコード５４０は、減算器／増幅器５４２と、差動フォールデッド・カスコードとして接続された第１から第４までのフォールデッド・カスコード・トランジスタＴＦＣ１，ＴＦＣ２，ＴＦＣ３，及びＴＦＣ４と、第１及び第２の電流源負荷５５２及び５５４とを含む。コモン・モードが、減算器／増幅器５４２を含むフィードバックループによって設定される。フォールデッド・カスコード・トランジスタＴＦＣ１，ＴＦＣ２，ＴＦＣ３，及びＴＦＣ４は、電流フォロワとして動作するように接続される。フォールデッド・カスコード５４０の入力インピーダンスを下げ、出力インピーダンスを上げるために、ゲイン増加が第１及び第２のフォールデッド・カスコード・トランジスタＴＦＣ１及びＴＦＣ２に適用されることができる。
【００４２】
以下の好ましい実施形態のほとんどは、フォールデッド・カスコードについて説明されているが、それぞれの場合において、カスコードも同様に用いられることができる。フォールデッド・カスコードの入力インピーダンスは、ゲイン増加のような技術によって著しく下げることができるので、フォールデッド・カスコード入力インピーダンスは、電流分割の誤差を適当な値に保つのに十分低いと考えられる。したがって、簡単のために、以下の計算式において、フォールデッド・カスコード入力インピーダンスは、ゼロ（零）であるとみなされている。
【００４３】
図７は、中間に位置する抵抗ディバイダを備えた従来のフォールデッド・カスコード・トランスコンダクタ７００を示す回路図である。図７に示されるように、フォールデッド・カスコード・トランスコンダクタ７００は、トランスコンダクタ５１０と、第１及び第２の抵抗ディバイダ７２０及び７３０と、カスコード又はフォールデッド・カスコード５４０とを有する。第１抵抗ディバイダは、第１及び第２の抵抗Ｒ１及びＲ２を含む。第２抵抗ディバイダは、第３及び第４の抵抗Ｒ３及びＲ４を含む。
【００４４】
差動入力電圧ｖｉｎ＝（ｖｉｎ１−ｖｉｎ２）に応じて（トランスコンダクタンスｇｍを持つ）トランスコンダクタ５１０により生成された差動電流は、第１及び第２の抵抗ディバイダ５２０及び５３０によって舵取り（ステアリング）される。第２及び第４の抵抗Ｒ２及びＲ４を流れる電流はそれぞれ、カスコード又はフォールデッド・カスコード（ＦＣ）としての低入力インピーダンス段に入力する。
【００４５】
第１から第４までの抵抗Ｒ１からＲ４までは、以下の式にしたがって、同じ比率を持つように選択されることが望ましい。
【数４】
0004049567.tif 000006
【００４６】
式（３）の条件は、提案された回路を理想的に実施する正確な機能にとって十分である。しかし、実際のトランスコンダクタの２個の分岐の同じ負荷に関しては、以下の等式を考える。
（Ｒ１＝Ｒ３）  ；  （Ｒ２＝Ｒ４）                    （４）
ｘ＝Ｒ１／（Ｒ１＋Ｒ２）と定義すると、フォールデッド・カスコードに注入されるＡＣ電流は、以下のようになることがわかる。
【数５】
0004049567.tif 000007
ここで、ｇｍは、トランスコンダクタ５１０のトランスコンダクタンスであり、ｖｄｉｆは、（ｖｉｎ１−ｖｉｎ２）である。フォールデッド・カスコードは、電流フォロワとして動作し、ここで、
ｉｏｕｔ１＝ｉ３；  ｉｏｕｔ２＝ｉ４  ；              （７）
である。差動出力電流は、
0004049567.tif 000008
である。
【００４７】
従って、回路全体は、低下した等価トランスコンダクタンス（ｇｍ）ｅｑ＝（ｘ・ｇｍ）を有するトランスコンダクタとして動作する。ここで、０≦ｘ≦１である。トランスコンダクタンスｇｍの値は、トランスコンダクタのバイアス電流によって設定される。バイアスは、固定にするか、温度又は基準信号の周波数等のような要素に依存させることができる。開示された回路は、トランスコンダクタンスの正確な割合を得る手段を提供する。
【００４８】
本発明の第１及び第２の好ましい実施形態が、図８及び図９に示される。特に、図８は、本発明の第１の好ましい実施形態による、中間に位置する抵抗ディバイダ及びダミー差動フォールデッド・カスコード・バイアスを備えたフォールデッド・カスコード・トランスコンダクタ８００の回路図である。
【００４９】
図８の回路において、図７においてＲ１及びＲ３に接続されたＡＣグランド電位は、ダミー・フォールデッド・カスコード８５０によって提供される。ダミー・フォールデッド・カスコード８５０は、能動的なフォールデッド・カスコード５４０と同じ入力回路及びバイアスを持つ。フォールデッド・カスコード５４０及びダミー・フォールデッド・カスコード８５０は、抵抗Ｒ１，Ｒ２，Ｒ３，及びＲ４の端部に同じＤＣ電圧を提供する。このように、これらの抵抗を流れるＤＣ電流は無い。
【００５０】
図９は、本発明の第２の好ましい実施形態による、中間に位置する抵抗ディバイダ及びダミー・シングルエンド形・フォールデッド・カスコード・バイアスを備えたフォールデッド・カスコード・トランスコンダクタ９００を示す回路図である。図９の回路は、ダミー・フォールデッド・カスコード８５０が、単一低インピーダンス入力フォールデッド・カスコード９５０に置き代えられた点を除き、図８のものと同じである。トランスコンダクタ５１０からの出力電流の差動特性により、これは可能である。
【００５１】
図１０は、本発明の第３及び第４の好ましい実施形態による切替え可能なトランスコンダクタンスを持つ中間に位置する抵抗回路網を備えたフォールデッド・カスコード・トランスコンダクタ１０００を示す回路図である。図１０の回路は、図９の回路から派生したものである。トランスコンダクタ回路は、入力トランスコンダクタ５１０と、第１及び第２の抵抗回路網１０２０及び１０３０と、出力フォールデッド・カスコード５４０と、バイアスを与えるダミー・シングルエンド形・フォールデッド・カスコード９５０とを含む。第１抵抗回路網は、回路網内に接続された複数個の第１抵抗ＲＡ１からＲＡｎまでと、トランスコンダクタ５１０の出力を第１抵抗回路網１０２０の対称的なタップに接続する複数個の第１スイッチＳＡ１からＳＡｎ＋１までとを含む。同様に、第２抵抗回路網１０３０は、回路網内に接続された複数個の第２抵抗ＲＢ１からＲＢｎまでと、トランスコンダクタ５１０の出力を第２抵抗回路網１０３０の対称的なタップに接続する複数個の第２スイッチＳＢ１からＳＢｎ＋１までとを含む。それぞれの場合において、ｎは１より大きい整数である。
【００５２】
ｋ＝１，．．．，ｎに対してＲＡｋ＝ＲＢｋ＝Ｒｋであり、スイッチＳＡｋ及びＳＢｋがオンになり、他の全てのスイッチがオフになったときである場合には、出力電流について以下の等式が成立する。抵抗の値Ｒｋは、必ずしも同じである必要はない。即ち、（ＲＡ１＝ＲＢ１＝Ｒ１），（ＲＡ２＝ＲＢ２＝Ｒ２），．．．（ＲＡｎ＝ＲＢｎ＝Ｒｎ）であるが、（Ｒ１＝Ｒ２＝Ｒｎ）が必ずしも成立する必要はない。
【数６】
0004049567.tif 000009
ここで、ｋ＝１，２，…，ｎである。
【数７】
0004049567.tif 000010
ここで、ｋ＝１，２，…，ｎである。
【００５３】
回路全体の等価トランスコンダクタンスは、
【数８】
0004049567.tif 000011
であり、ｋ＝１，２，…，ｎである。
【００５４】
図１１は、本発明の第３の好ましい実施形態よる、図１０の回路のより詳細な回路図である。より具体的には、図１１は、図１０に示された回路の抵抗／トランジスタ実施例である。トランスコンダクタ５１０からのＤＣ無しの出力電流ｉ１及びｉ２は、複数個のＮＭＯＳスイッチング・トランジスタ（ＳＴＡ１からＳＴＡｎまで、及び、ＳＴＢ１からＳＴＢｎまで）によって表わされたデジタル式に制御されるスイッチ（トランスファー・ゲート）を通じて２個の抵抗回路網１０２０（ＲＡ１からＲＡｎまで）及び１０３０（ＲＢ１からＲＢｎまで）の対称的なタップに分配される。それぞれの抵抗回路網の一端は、フォールデッド・カスコード５４０の入力ノードＣ又はＤに結ばれる。それぞれの抵抗の他端は、バイアス回路・ダミー・フォールデッド・カスコード９５０（ＴＤＦＣ１，ＴＤＦＣ２）のバイアス点Ｅに接続される。バイアス点Ｅは、フォールデッド・カスコード５４０の２個の分岐に繋がれ、出力トランジスタＴＦＣ３及びＴＦＣ４と同じＶＦＣ電圧によってバイアスされる。このように、ノードＣ，Ｄ，及びＥにおける電圧は同等である。
ＶＣ＝ＶＤ＝ＶＥ                  （２４）
このことは、入力トランスコンダクタが、（｜ＩＤＴＤ１｜＝ＩＤＴＬ１）及び（｜ＩＤＴＤ２｜＝ＩＤＴＬ２）を持つようにバイアスされたときに、抵抗回路網１０２０及び１０３０を流れる正味のＤＣ電流が無いことを意味する。
【００５５】
スイッチは、制御信号Ｃ１からＣｎまでによって制御されるのが好ましい。一度に、アクティブな唯一のＣｋ（ｋ＝１，．．．，ｎ＋１）信号があることが好ましい。制御信号Ｃ１からＣｎ＋１までを生成する可能な方法には、デジタル制御言語（digital control word）を復号化することによるものがある。
【００５６】
もしもＣｋがアクティブ（ＮＭＯＳスイッチの場合、ハイレベル）で、他の制御信号の全てがアクティブでないならば、その回路の全トランスコンダクタンスは、上記式（１３）及び（１４）に従って機能する。
【００５７】
抵抗回路網１０２０及び１０３０の抵抗は、不純物を含むポリシリコン又は金属抵抗のような受動素子か、能動抵抗のいずれかであることができる。
【００５８】
図１２は、本発明の第５の好ましい実施形態による、図１０の回路のより詳細な回路図である。より具体的には、図１２は、抵抗がトランジスタ（ＴＲＡ１からＴＲＡｎまで、及び、ＴＲＢ１からＴＲＢｎまで）によって置き代えられている、図１０の回路のトランジスタ実施例である。これらのトランジスタのドレイン・ソース電圧は、公称ゼロ（零）である。トランジスタは、三極管モードで動作する。２乗モデル(square-law model)である第ｋ番のトランジスタのドレイン・ソース抵抗Ｒｋは、
【数９】
0004049567.tif 000012
となる。ここで、βｋは、強反転（strong inversion）におけるトランスファー・パラメータ（transfer parameter）
【数１０】
0004049567.tif 000013
であり、ＶＧＳｋはゲート・ソース間電圧であり、ＶＴＨは第ｋ番のトランジスタのしきい値である。
【００５９】
この例の全てのトランジスタのゲートは、第１から第４までのチェーン・トランジスタ（chain transistors）ＴＣ１，ＴＣ２，ＴＣ３，及びＴＣ４を含むバイアス電圧発生器１２６０によって生成された同じ電圧ＶＢＧによってバイアスされることが望ましい。「抵抗」チェーンにおけるトランジスタに流れるＤＣ電流は無いので、それらのソース電圧は同じ（ＶＢ）である。その結果、ゲート・ソース間電圧は、前記チェーンにおける全てのトランジスタにとって同じである。
【数１１】
0004049567.tif 000014
Ｗｋ及びＬｋはそれぞれ第ｋ番のトランジスタの幅と長さであり、Ｗｊ及びＬｊはそれぞれ第ｊ番のトランジスタの幅と長さである。
【００６０】
図１３は、本発明の第５の好ましい実施形態による、指数関数的に制御される切替え可能なトランスコンダクタンスを持つ中間に位置するＲ−ｎＲ回路網を備えたフォールデッド・カスコード・トランスコンダクタを示す回路図である。この実施形態においては、第１及び第２の抵抗回路網１０２０及び１０３０は、第１及び第２のＲ−ｎＲ回路網１３２０及び１３３０（代わりに、抵抗ディバイダ回路網と呼ばれる。）によって置き代えられた。例として、図１３の回路は、具体的に第１及び第２のＲ−２Ｒ回路網の使用を示しているが、ｎに他の値を用いてよいのは明らかである。
【００６１】
図１３におけるＲ−２Ｒ回路網１３２０及び１３３０の内の一つは、トランスコンダクタ５１０のそれぞれの出力ラインに接続される。また、Ｒ−２Ｒ回路網１３２０及び１３３０の２Ｒ本の分岐の内の一つを除く全ては、ダミー・シングルエンド形・フォールデッド・カスコード９５０のバイアス点Ｅに接続される。第１及び第２の回路網１３２０及び１３３０の内部ノードのそれぞれには、Ａ１からＡｎまで、及び、Ｂ１からＢｎまでが付されている。
【００６２】
トランスコンダクタ５１０の出力は、スイッチＳＡ１からＳＡ（ｎ−１）まで、及びＳＢ１からＳＢ（ｎ−１）までを介してノードＡ１からＡ（ｎ−１）まで、及び、Ｂ１からＢ（ｎ−１）までにそれぞれ接続されることができる。スイッチＳＡ０及びＳＢ０は、トランスコンダクタ５１０の出力部をバイアス点Ｅに接続し、これにより電流を出力段のフォールデッド・カスコード５４０に流さない。スイッチＳＡｎ及びＳＢｎは、トランスコンダクタ５１０の出力部を対応するフォールデッド・カスコード５４０の入力部に直接に接続し、これにより抵抗ディバイダ回路網１３２０及び１３３０を迂回させる。それぞれの回路網１３２０及び１３３０において一度に閉じられるスイッチは、一つのみであるべきである。
【００６３】
トランスコンダクタ５１０の反転出力部が、スイッチＳＡｋを通して第１の回路網１３２０のノードＡｋに接続され、トランスコンダクタ５１０の非反転出力部が、スイッチＳＢｋを通して第２の回路網１３３０のノードＢｋに接続されるとき、出力電流ｉｏｕｔ１及びｉｏｕｔ２は、
【数１２】
0004049567.tif 000015
となる。
【００６４】
その結果、全体のトランスコンダクタンスは、
【数１３】
0004049567.tif 000016
となる。
【００６５】
したがって、図１３の回路は、トランスコンダクタンスのためのプログラム可能な指数関数的減衰器として動作する。
【００６６】
図１４は、図１３の回路のより詳細な回路図である。図１４に示されるように、トランスコンダクタ５１０からのＤＣ無し出力電流ｉ１及びｉ２は、それぞれが本実施形態においてＮＭＯＳスイッチング・トランジスタ（ＳＴＡ０からＳＴＡｎまで、及び、ＳＴＢ０からＳＴＢｎまで）として示されるデジタル式に制御されるスイッチ（トランスファー・ゲート）によって、（ノードＡｋ及びＢｋを経由して。ここで、ｋ＝１，２，．．．，ｎ−１である。）２個のＲ−２Ｒ抵抗回路網の対称的なタップに、又は、（ノードＡｎ及びＢｎを経由して）フォールデッド・カスコードの入力部Ｃ，Ｄに直接、又は、ダンプ・ノード（dump node）Ｅに、分配される。抵抗回路網１３２０及び１３３０のノードＡｎ及びＢｎはそれぞれ、フォールデッド・カスコード５４０の入力部を示すノードＤ及びＣに一致する。２Ｒ個の抵抗のダンプ・エンド（dump ends）は、ダミー・シングルエンド形・フォールデッド・カスコード・バイアス回路９５０のノードＥに接続される。バイアス回路９５０は、フォールデッド・カスコードの２本の分岐に繋がれ、出力トランジスタＴＦＣ３及びＴＦＣ４と同じ電圧ＶＦＣによりバイアスされている。その結果、抵抗回路網１３２０及び１３３０を流れる正味のＤＣ電流は無い。
【００６７】
スイッチは、制御信号Ｃ０からＣｎまでによって制御される。一度に一つの制御信号Ｃｋ（ｋ＝０，１，．．．，ｎ）のみがアクディブであるべきである。Ｃ０からＣｎまでの制御信号を生成する一つの可能な方法は、デジタル制御言語を復号化することによるものである。
【００６８】
もしもＣｋがアクティブであり（ＮＭＯＳスイッチングトランジスタの場合はハイレベル）であり、他の制御信号の全てがアクティブでないならば、そのとき、その回路の全体のトランスコンダクタンスは、上記式（２１），（２２），及び（２３）に従って動作する。
【００６９】
図１５は、本発明の第６の好ましい実施形態による、切替え可能なトランスコンダクタンスを持つ中間に位置する抵抗回路網を備えたレギュラー・カスコード・トランスコンダクタの実施例を示す回路図である。フォールデッド・カスコードが後段に備えられたトランスコンダクタのために図１１において実行される動作原理は、図１５の回路において、レギュラー・カスコードが後段に備えられたトランスコンダクタに適用される。この回路は、第１及び第２の抵抗回路網１０２０及び１０３０が後段に備えられた入力トランスコンダクタ５１０と、カスコード電流フォロワ１５４０と、バイアス電圧発生器１５７０とを有する。
【００７０】
カスコード電流フォロワ１５４０は、第１から第６までのカスコード・トランジスタＴＣ１からＴＣ６までと、減算器／増幅器１５４２とを含む。バイアス電圧発生器１５７０は、第１及び第２のバイアス・トランジスタＴＢ１及びＴＢ２を含む。
【００７１】
全体の回路のバイアス電圧ＶＢＰ，ＶＢＮは、入力トランスコンダクタの出力ＤＣ電流をほぼゼロ（零）にする回路によって設定されるのが好ましい。その結果、ノードＣ，Ｄ，及びＦにおける電圧は等しい。
ＶＣ＝ＶＤ＝ＶＦ                  （２４）
【００７２】
トランスコンダクタ５１０の出力電流（ｉ１及びｉ２）は、図１１の回路のために説明されたものと同様に、抵抗回路網１０２０及び１０３０によって変倍される。変倍された電流ｉ３及びｉ４は、カスコード・ブロック１５４０の低インピーダンスに入力する。
【００７３】
変倍された電流ｉ３及びｉ４は、それぞれ、高インピーダンス出力部ｉｏｕｔ１及びｉｏｕｔ２に伝送される。全トランスコンダクタンスに対する電流ディバイダ（抵抗回路網１０２０及び１０３０）の影響は、上記式（１３）及び（１４）によって説明される。
【００７４】
また、図１０及び図１３に示される回路も、フォールデッド・カスコード回路にはもちろんカスコード・トランスコンダクタ回路にも適用できる。
【００７５】
他の実施形態においては、もしもカスコード又はフォールデッド・カスコードの入力インピーダンスが十分低ければ、同じ入力に並列に数個の抵抗回路網を接続することが可能である。
【００７６】
さらにまた、これらの技術は、同様に、ＢｉＣＭＯＳ（バイポーラＣＭＯＳ）実施例のような他のテクイノロジーに適用可能である。
【００７７】
本発明は、特定の代表的な実施形態によって説明されており、本発明の多くの特徴及び利点は、記載された説明から明らかになっている。したがって、添付の特許請求の範囲が本発明のそのような特徴及び利点を全てカバーすることが、意図されている。また、多くの修正及び変更が本技術の専門家に容易に生じるので、図示及び説明された構成及び動作そのものに本発明を限定することは意図されていない。したがって、適切な変更及び等価物は本発明の範囲に含まれるものと解釈され得る。
【図面の簡単な説明】
【図１】  プログラム可能なソース負帰還抵抗を有する従来のトランスコンダクタを示す回路図である。
【図２】  電流ステアリング用の調整がなされたトランジスタを採用する従来の連続的に調整可能なトランスコンダクタを示す回路図である。
【図３】  差動段電流ステアリングを採用する従来の連続的に調整可能なトランスコンダクタを示す回路図である。
【図４】  切替え可能なゲインを有する従来の増幅器を示す回路図である。
【図５】  差動出力フォールデッド・カスコードを備えた従来のトランスコンダクタを示す回路図である。
【図６】  入力段用の分離された負荷を持つ図５の回路の回路図である。
【図７】  中間に位置する抵抗ディバイダを備えた従来のフォールデッド・カスコード・トランスコンダクタを示す回路図である。
【図８】  本発明の第１の好ましい実施形態による、中間に位置する抵抗ディバイダ及びダミー差動フォールデッド・カスコード・バイアスを備えたフォールデッド・カスコード・トランスコンダクタの回路図である。
【図９】  本発明の第２の好ましい実施形態による、中間に位置する抵抗ディバイダ及びダミー・シングルエンド形・フォールデッド・カスコード・バイアスを備えたフォールデッド・カスコード・トランスコンダクタを示す回路図である。
【図１０】  本発明の第３及び第４の好ましい実施形態による、切替え可能なトランスコンダクタンスを持つ中間に位置する抵抗回路網を備えたフォールデッド・カスコード・トランスコンダクタを示す回路図である。
【図１１】  本発明の第５の好ましい実施形態による、図１０の回路のより詳細な回路図である。
【図１２】  本発明の第６の好ましい実施形態による、図１０の回路のより詳細な回路図である。
【図１３】  本発明の第７の好ましい実施形態による、指数関数的に制御される切替え可能なトランスコンダクタンスを持つ中間に位置するＲ−ｎＲ回路網を備えたフォールデッド・カスコード・トランスコンダクタを示す回路図である。
【図１４】  図１３の回路のより詳細な回路図である。
【図１５】  本発明の第８の好ましい実施形態による、切替え可能なトランスコンダクタンスを持つ中間に位置する抵抗回路網を備えたレギュラー・カスコード・トランスコンダクタの実施例を示す回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004049567.tif 000023
【図８】
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【図９】
0004049567.tif 000025
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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