(57)【特許請求の範囲】
【請求項１】
異なる位相の入力信号をもとにして、制御信号に基づいて制御される周期的なタイミング波形を合成する位相合成回路であって、
前記異なる位相の入力信号から複数の入力信号を選択し、選択された前記複数の入力信号の中間位相の信号を生成する入力信号処理回路と、
前記制御信号に応じた重みを発生する重み信号発生回路と、
前記中間位相の信号に対して、正または負の極性の前記重みを与える重み付け回路と、
重み付けされた前記中間位相の信号それぞれを合成する合成回路と、を具備し、前記複数の入力信号は、前記異なる位相の入力信号における隣接する２つの入力信号であることを特徴とする位相合成回路。
【請求項２】
異なる位相の入力信号をもとにして、制御信号に基づいて制御される周期的なタイミング波形を合成する位相合成回路であって、
前記異なる位相の入力信号から複数の入力信号を選択し、選択された前記複数の入力信号の中間位相の信号を生成する入力信号処理回路と、
前記制御信号に応じた重みを発生する重み信号発生回路と、
前記中間位相の信号に対して、正または負の極性の前記重みを与える重み付け回路と、
重み付けされた前記中間位相の信号それぞれを合成する合成回路と、を具備し、前記複数の入力信号は、前記異なる位相の入力信号における隣接する３つの入力信号であることを特徴とする位相合成回路。
【請求項３】
異なる位相の入力信号をもとにして、制御信号に基づいて制御される周期的なタイミング波形を合成する位相合成回路であって、
前記異なる位相の入力信号から複数の入力信号を選択し、選択された前記複数の入力信号の中間位相の信号を生成する入力信号処理回路と、
前記制御信号に応じた重みを発生する重み信号発生回路と、
前記中間位相の信号に対して、正または負の極性の前記重みを与える重み付け回路と、
重み付けされた前記中間位相の信号それぞれを合成する合成回路と、を具備し、前記複数の入力信号は、前記異なる位相の入力信号における所定数置きの２つの入力信号であることを特徴とする位相合成回路。
【請求項４】
請求項１〜３のいずれか１項に記載の位相合成回路において、前記中間位相の信号の数は、前記異なる位相の入力信号の数以下であることを特徴とする位相合成回路。
【請求項５】
異なる位相の信号を発生する位相信号発生回路と、
該位相信号発生回路からの異なる位相の入力信号をもとにして、制御信号に基づいて制御される周期的なタイミング波形を合成する位相合成回路と、
前記制御信号を発生する制御信号発生回路と、を備え、
前記位相合成回路は、前記異なる位相の入力信号から複数の入力信号を選択し、選択された前記複数の入力信号の中間位相の信号を生成する入力信号処理回路と、前記制御信号に応じた重みを発生する重み信号発生回路と、前記中間位相の信号に対して、正または負の極性の前記重みを与える重み付け回路と、重み付けされた前記中間位相の信号それぞれを合成する合成回路と、を具備し、前記複数の入力信号は、前記異なる位相の入力信号における隣接する２つの入力信号であることを特徴とするタイミング信号発生回路。
【請求項６】
異なる位相の信号を発生する位相信号発生回路と、
該位相信号発生回路からの異なる位相の入力信号をもとにして、制御信号に基づいて制御される周期的なタイミング波形を合成する位相合成回路と、
前記制御信号を発生する制御信号発生回路と、を備え、
前記位相合成回路は、前記異なる位相の入力信号から複数の入力信号を選択し、選択された前記複数の入力信号の中間位相の信号を生成する入力信号処理回路と、前記制御信号に応じた重みを発生する重み信号発生回路と、前記中間位相の信号に対して、正または負の極性の前記重みを与える重み付け回路と、重み付けされた前記中間位相の信号それぞれを合成する合成回路と、を具備し、前記複数の入力信号は、前記異なる位相の入力信号における隣接する３つの入力信号であることを特徴とするタイミング信号発生回路。
【請求項７】
異なる位相の信号を発生する位相信号発生回路と、
該位相信号発生回路からの異なる位相の入力信号をもとにして、制御信号に基づいて制御される周期的なタイミング波形を合成する位相合成回路と、
前記制御信号を発生する制御信号発生回路と、を備え、
前記位相合成回路は、前記異なる位相の入力信号から複数の入力信号を選択し、選択された前記複数の入力信号の中間位相の信号を生成する入力信号処理回路と、前記制御信号に応じた重みを発生する重み信号発生回路と、前記中間位相の信号に対して、正または負の極性の前記重みを与える重み付け回路と、重み付けされた前記中間位相の信号それぞれを合成する合成回路と、を具備し、前記複数の入力信号は、前記異なる位相の入力信号における所定数置きの２つの入力信号であることを特徴とするタイミング信号発生回路。
【請求項８】
請求項５〜７のいずれか１項に記載のタイミング信号発生回路において、前記中間位相の信号の数は、前記異なる位相の入力信号の数以下であることを特徴とするタイミング信号発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は位相合成回路およびタイミング信号発生回路に関し、特に、複数のＬＳＩチップ間や１つのチップ内における複数の素子や回路ブロック間等の信号伝送を高速に行うためのタイミング信号発生回路に関する。
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置やプロセッサ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。具体的に、例えば、ＤＲＡＭとプロセッサ（論理回路）との間の信号伝送速度のギャップは大きくなる傾向にあり、近年は、この速度ギャップがコンピュータの性能向上の妨げになりつつある。このことは、チップ（ＬＳＩチップ）間の信号伝送だけでなく、チップの大型化に伴って、１つのチップ内の素子や回路ブロック間の信号伝送速度においてもそのチップの性能を制限する大きな要因となって来ている。そこで、少ない入力位相数（入力信号の位相の数）による高精度なタイミング信号発生回路の提供が要望されている。
【０００２】
【従来の技術】
ＬＳＩチップ間の信号伝送を高速化するためには、信号を受信する回路がその信号に対して正確なタイミングで動作することが必要である。このような正確なタイミングを発生させる手法として、ＤＬＬ(Delay Locked Loop) やＰＬＬ(Phase Locked Loop) といった帰還ループの中に位相インターポレータを用いた位相可変タイミング信号発生回路を設けることが提案されている。
【０００３】
具体的に、米国特許第５４８５４９０号（１９９６年１月１６日発行）では、例えば、１２個の異なる位相のクロックから第１の位相（信号）と第２の位相（信号）を選択し、これら選択された２つの信号を位相インターポレータ回路に供給し、制御コードで指定することにより、これら２つの信号の間の位相を有する信号（クロック：タイミング信号）を発生する。すなわち、位相インターポレータ回路は、２つの入力位相（入力信号）の重み付き和に対する増幅回路であり、制御信号に応じて重みを第１の位相（信号）から第２の位相（信号）に移していくことで２つの位相の間の位相を持つクロックを発生させるようになっている。
【０００４】
なお、米国特許第５４８５４９０号のＰＬＬにおいて、位相インターポレータ回路により発生されたクロックは、基準クロックと比較され、位相が等しくなるように制御信号にフィードバックを与えることで基準クロックにロックされるようになっている。
【０００５】
【発明が解決しようとする課題】
従来のタイミング信号発生回路において、ＰＬＬ（或いは、ＤＬＬ）の出力精度は、位相インターポレータの精度により決定される。従って、タイミング信号（クロック）の精度は、ディジタル信号として与えられる制御信号（制御コード）に対する出力位相の直線性および量子化誤差、並びに、ランダムな位相変動（ジッター）等により規定される。
【０００６】
そして、前述した従来の位相インターポレータは、高い時間分解能を得るために、例えば、入力信号の位相の数を１２相と多くしている。この入力信号の位相数を多くすることは、インターポレーションの間隔を小さくすることができるため直線性を向上させる最も簡単な方法である。
しかしながら、多チャネルの信号伝送等において多数のインターポレータを用いる場合には、多相クロック（例えば、１２相のクロック）をチップ内で互いの位相関係を保って分配するのが困難であり、また、位相の異なる多数の入力信号から特定の２つの信号（位相）を選択する回路に関しても、位相誤差の小さなものを実現するのは困難である。さらに、位相インターポレータに入力されるクロック（入力信号）を選択回路や切り替え回路を介して供給することは、出力信号の精度を劣化させるもう一つの要因になる。
【０００７】
ところで、位相インターポレータは、一般に入力信号の位相の重み付き和に対する増幅回路となっており、この回路に入力される信号（クロック）は、入力位相の切り替えを行わない限りは完全な周期波形である。しかしながら、位相（入力信号）の切り替えが行われると、完全な周期性からのずれを生じることになる。なお、入力信号の切り替えが行われる場合、たとえその入力信号の位相に対する重みが零であったとしても、容量結合等に起因して入力から位相合成回路の重み付き和への影響があり、この影響のため位相の切り替えを行う境界のところでタイミングの誤差（ジッター）が大きくなるという問題がある。このジッターは、正確なタイミング信号を常に必要とする高速信号伝送用のタイミング信号発生回路にとっては致命的な問題となり得る。
【０００８】
本発明は、上述した従来のタイミング信号発生回路が有する課題に鑑み、少ない入力位相数（入力信号の位相の数）による簡単な構成で高精度なタイミング信号発生回路の提供を目的とする。さらに、本発明は、位相誤差やジッターの要因である位相セレクタ回路（入力信号の選択回路）を不要としたタイミング信号発生回路の提供も目的とする。
【０００９】
【課題を解決するための手段】
本発明の第１の形態によれば、異なる位相の入力信号をもとにして、制御信号に基づいて制御される周期的なタイミング波形を合成する位相合成回路であって、前記異なる位相の入力信号から複数の入力信号を選択し、選択された前記複数の入力信号の中間位相の信号を生成する入力信号処理回路と、前記制御信号に応じた重みを発生する重み信号発生回路と、前記中間位相の信号に対して、正または負の極性の前記重みを与える重み付け回路と、重み付けされた前記中間位相の信号それぞれを合成する合成回路と、を具備し、前記複数の入力信号は、前記異なる位相の入力信号における隣接する２つの入力信号であることを特徴とする位相合成回路が提供される。
また、本発明の第１の形態によれば、異なる位相の入力信号をもとにして、制御信号に基づいて制御される周期的なタイミング波形を合成する位相合成回路であって、前記異なる位相の入力信号から複数の入力信号を選択し、選択された前記複数の入力信号の中間位相の信号を生成する入力信号処理回路と、前記制御信号に応じた重みを発生する重み信号発生回路と、前記中間位相の信号に対して、正または負の極性の前記重みを与える重み付け回路と、重み付けされた前記中間位相の信号それぞれを合成する合成回路と、を具備し、前記複数の入力信号は、前記異なる位相の入力信号における隣接する３つの入力信号であることを特徴とする位相合成回路も提供される。
さらに、本発明の第１の形態によれば、異なる位相の入力信号をもとにして、制御信号に基づいて制御される周期的なタイミング波形を合成する位相合成回路であって、前記異なる位相の入力信号から複数の入力信号を選択し、選択された前記複数の入力信号の中間位相の信号を生成する入力信号処理回路と、前記制御信号に応じた重みを発生する重み信号発生回路と、前記中間位相の信号に対して、正または負の極性の前記重みを与える重み付け回路と、重み付けされた前記中間位相の信号それぞれを合成する合成回路と、を具備し、前記複数の入力信号は、前記異なる位相の入力信号における所定数置きの２つの入力信号であることを特徴とする位相合成回路も提供される。
【００１０】
また、本発明の第２の形態によれば、異なる位相の信号を発生する位相信号発生回路と、該位相信号発生回路からの異なる位相の入力信号をもとにして、制御信号に基づいて制御される周期的なタイミング波形を合成する位相合成回路と、前記制御信号を発生する制御信号発生回路と、を備え、前記位相合成回路は、前記異なる位相の入力信号から複数の入力信号を選択し、選択された前記複数の入力信号の中間位相の信号を生成する入力信号処理回路と、前記制御信号に応じた重みを発生する重み信号発生回路と、前記中間位相の信号に対して、正または負の極性の前記重みを与える重み付け回路と、重み付けされた前記中間位相の信号それぞれを合成する合成回路と、を具備し、前記複数の入力信号は、前記異なる位相の入力信号における隣接する２つの入力信号であることを特徴とするタイミング信号発生回路が提供される。
さらに、本発明の第２の形態によれば、異なる位相の信号を発生する位相信号発生回路と、該位相信号発生回路からの異なる位相の入力信号をもとにして、制御信号に基づいて制御される周期的なタイミング波形を合成する位相合成回路と、前記制御信号を発生する制御信号発生回路と、を備え、前記位相合成回路は、前記異なる位相の入力信号から複数の入力信号を選択し、選択された前記複数の入力信号の中間位相の信号を生成する入力信号処理回路と、前記制御信号に応じた重みを発生する重み信号発生回路と、前記中間位相の信号に対して、正または負の極性の前記重みを与える重み付け回路と、重み付けされた前記中間位相の信号それぞれを合成する合成回路と、を具備し、前記複数の入力信号は、前記異なる位相の入力信号における隣接する３つの入力信号であることを特徴とするタイミング信号発生回路も提供される。
そして、本発明の第２の形態によれば、異なる位相の信号を発生する位相信号発生回路と、該位相信号発生回路からの異なる位相の入力信号をもとにして、制御信号に基づいて制御される周期的なタイミング波形を合成する位相合成回路と、前記制御信号を発生する制御信号発生回路と、を備え、前記位相合成回路は、前記異なる位相の入力信号から複数の入力信号を選択し、選択された前記複数の入力信号の中間位相の信号を生成する入力信号処理回路と、前記制御信号に応じた重みを発生する重み信号発生回路と、前記中間位相の信号に対して、正または負の極性の前記重みを与える重み付け回路と、重み付けされた前記中間位相の信号それぞれを合成する合成回路と、を具備し、前記複数の入力信号は、前記異なる位相の入力信号における所定数置きの２つの入力信号であることを特徴とするタイミング信号発生回路も提供される。
【００１４】
図１および図２は本発明に係る位相合成回路（重み付け回路）の原理を説明するための図である。ここで、図１（ａ）は位相合成回路に使用する入力信号（入力位相：φ１〜φ４）の例を示し、図１（ｂ）および図１（ｃ）は各入力信号に対する重み（正の重み：Ｗ１〜Ｗ４）を示している。また、図２において、参照符号２１１〜２１４は乗算器、また、２０２は加算器を示している。
【００１５】
本発明の位相合成回路は、例えば、タイミング信号発生回路に適用されるが、３つ以上の入力位相（３つ以上の位相の異なる入力信号）を選択回路を経ることなく直接位相合成回路に供給して、重み付き和を生成するようになっている。
すなわち、本発明の位相合成回路（タイミング信号発生回路）は、例えば、図１（ａ）に示されるように、位相が９０度ずれた４つの入力位相φ１，φ２，φ３，φ４を使用し、さらに、図１（ｂ）および図２に示されるように、乗算器２１１〜２１４により各入力位相に対してそれぞれ重みＷ１，Ｗ２，Ｗ３，Ｗ４を与える。さらに、加算器２０２により、重み付き入力位相（重み付き位相：Ｗ１・φ１，Ｗ２・φ２，Ｗ３・φ３，Ｗ４・φ４）の和を取って出力（位相合成された信号）ＴＳ（＝Ｗ１・φ１＋Ｗ２・φ２＋Ｗ３・φ３＋Ｗ４・φ４）を得るようになっている。これにより、入力位相の切り替えに伴う位相の飛び（ジャンプ）や誤差が入り込まないようにして高精度なタイミング信号を発生させることができる。なお、本発明のタイミング信号発生回路は、３つ以上の入力位相を持つため、入力位相の切り替えなしに重みの制御だけで０〜３６０度の出力位相範囲をカバーすることができる。
【００１６】
本発明の位相合成回路（タイミング信号発生回路）は、シングルエンドのクロックでも差動のクロックでも実施可能である。なお、差動の場合、相補の関係にあるクロックを、差動の１位相と考えるか、或いは、互いに１８０度位相のずれた差動２位相と考えるか、若しくは、１８０度位相のずれたシングルエンドの２位相と考えるかにより、位相の数の数え方に違いが出る。そこで、本明細書では、異なる重みを付けることのできる重み付け回路の数で入力位相（入力信号）の数を数えることとし、具体的に、例えば、３つの位相とは、位相合成回路でそれぞれ異なる重みを与えることのできる位相が３つあることを意味するものとする。
【００１７】
３位相以上の入力を使って０〜３６０度の出力位相範囲を得られるという効果は、２位相以上の位相入力に対して正負の範囲で変化する重みを付けて和を作ることによっても得ることができる。
図３は図１に示す位相合成回路の原理の変形を説明するための図であり、図３（ａ）は位相合成に使用する位相（信号φ１，φ２）の例を示し、図３（ｂ）は各位相に対する重み（正負の符号を持った重み：Ｗ１，Ｗ２）を示している。
【００１８】
図３に示されるように、重み付け回路が重みＷ１，Ｗ２に対する符号の付加を行えば、位相合成回路の外部に位相の選択を行う選択回路（セレクタ）を使うことなく全位相（０〜３６０度）をカバーすることができる。ここで、入力位相数を削減するためには、入力位相相互の位相差ができるだけ広い回路を使用するのが望ましい。そのため、本発明では、従来の位相インターポレータに限定しない位相合成回路を使用する。
【００１９】
ところで、従来の位相インターポレータは、選択された２つの入力位相を補間することで出力を得る。インターポレータは、入力位相の重み付き和に対する増幅回路であり、重みを１００％第１の位相に与えた状態から１００％第２の位相に与えた状態まで連続的に変化させることで位相の補間を行うようになっている。もし、増幅回路が十分高速に動作すれば、出力位相は２つの入力位相の間を補間したものになる。
【００２０】
そして、本発明の位相合成回路は、出力の位相が０〜３６０度をカバーできることから、位相合成回路の出力位相が２つの入力位相の間に入る必要がないことを利用し、インターポレータに限定されない位相合成回路を用いることができる。
図４は図２に示す位相合成回路の原理の変形を説明するための図である。ここで、図４において、参照符号２１１〜２１４は乗算器、２０２は加算器、そして、２０３は積分回路を示している。
【００２１】
本発明の位相合成回路（タイミング信号発生回路）は、図４に示されるように、従来の位相インターポレータでは増幅回路であった部分を積分回路３とした積分型位相合成回路として構成することができる。この積分型位相合成回路は、入力位相（入力信号）φ１〜φ４に対して乗算器２１１〜２１４によりそれぞれ重みＷ１〜Ｗ４を与え、この重み付き入力位相（Ｗ１・φ１，Ｗ２・φ２，Ｗ３・φ３，Ｗ４・φ４）を加算器２０２で加算し、この重み付き和（Ｗ１・φ１＋Ｗ２・φ２＋Ｗ３・φ３＋Ｗ４・φ４）を積分回路２０３で積分して位相合成を行い、出力ＴＳを得るようになっている。実際には、個々の入力位相に別々の重みを与えることができる多入力の積分回路により重み付き積分和を得るように構成してもよい。
【００２２】
この位相合成の原理の変形の利点は、入力が矩形波だった場合、これに対応する積分波形は三角波となるため、入力位相に対してリニアな重み付けによりリニアな位相変化が得られることであり、さらに、入力位相間の位相差が広くても高いリニアリティが得られることである。
上述したように、本発明のタイミング信号発生方式は、少ない位相数の入力から０〜３６０度の全位相範囲が得られる利点がある。そのため多数の（例えば、１２相）のクロックを相互の位相関係を保ったまま各回路（インターポレータ）に分配する必要がなく、さらに、入力位相を選択する回路が不要なため、その選択回路に伴う位相誤差を避けることができる。
【００２３】
【発明の実施の形態】
以下、本発明に係る位相合成回路およびタイミング信号発生回路の各実施例を図面を参照して詳述する。
図５は本発明に係るタイミング信号発生回路の第１実施例を示すブロック図である。図５において、参照符号１は４相クロック発生回路、２はＰＬＬ回路、３はレシーバ、４は制御信号発生回路、そして、５は位相合成回路（重み付け回路）を示している。さらに、参照符号１１は位相検出器、１２はチャージポンプ、１３１〜１３５は遅延段、１４１，１４２はインバータ、そして、１５１，１５２は差動バッファを示している。ここで、本第１実施例は、信号受信回路（レシーバ３）のためのクロックを発生する回路であり、レシーバ３に対してデータと共に伝送されてきたクロック（データクロック）に同期したレシーバ駆動用クロック（タイミング信号）ＣＫを発生するためのタイミング信号発生回路である。
【００２４】
図５に示されるように、本第１実施例のタイミング信号発生回路は、ＰＬＬ回路２を介してチップ外部から供給されるクロックに同期した基準クロックｃｌｋを受け取る４相クロック発生回路１、制御信号発生回路４、および、位相合成回路５を備えて構成される。
位相合成回路５の出力信号（タイミング信号）ＣＫは、例えば、レシーバ３に供給され、送られて来たデータの受信を行うようになっている。ここで、レシーバ３は、外部から供給されるデータクロックと内部クロック（タイミング信号発生回路の出力）ＣＫとの位相比較を行い、その位相比較結果に応じた信号を制御信号発生回路４を介して位相合成回路５にフィードバックするようになっている。なお、前述したように、レシーバ３（信号受信回路）は、単なる一例であり、本実施例のタイミング信号発生回路は、他の様々な回路（例えば、ドライバ：信号送信回路）に対しても適用することができる。また、本第１実施例では、ＰＬＬ回路３の出力（基準クロックｃｌｋ）はシングルフェーズの信号とされているが差動（相補）信号として構成することもできる。
【００２５】
４相クロック発生回路１は、ＤＬＬが利用され、遅延段１３１〜１３５、位相検出器１１、チャージポンプ１２、インバータ１４１，１４２、および、差動バッファ１５１，１５２を備えて構成される。位相検出器１１は、遅延段１３２の出力信号Ｓａをインバータ１４１で反転した信号／Ｓａと遅延段１３４の出力信号Ｓｂをインバータ１４２で反転した信号／Ｓｂとの位相差が１８０度（π）となるように、すなわち、信号／Ｓａ（Ｓａ）および信号／Ｓｂ（Ｓｂ）の位相差に応じた制御信号（アップ信号ＵＰおよびダウン信号ＤＯＷＮ）をチャージポンプ１２に出力して、その位相差を１８０度とするためのものである。
【００２６】
そして、チャージポンプ１２は、位相検出器１１からのアップ信号ＵＰおよびダウン信号ＤＯＷＮに応じた制御電圧Ｖｃを発生して各遅延段１３１〜１３５に印加し、信号Ｓａと信号Ｓｂとの位相差を正確に１８０度となるように制御する。これにより、遅延段１３２の出力信号Ｓａと遅延段１３３の出力信号Ｓｃとの位相差を正確に９０度に設定することができる。ここで、遅延段１３１および１３２は、基準クロックｃｌｋの波形整形を行うためのものであり、また、遅延段１３５は、遅延段１３４の出力に対して適切な負荷を与えるためのものである。
【００２７】
図６は図５に示すタイミング信号発生回路の４相クロック発生回路１における位相検出器１１の一例を示す回路図である。
図６に示されるように、位相検出器１１は、２つのラッチ１１１および１１２で構成され、遅延段１３２の反転出力／Ｓａを遅延段１３４の反転出力／Ｓｂをトリガとするラッチ１１１で取り込み、さらに、遅延段１３４の反転出力／Ｓｂを遅延段１３２の反転出力／Ｓａをトリガとするラッチ１１２で取り込むようになっている。そして、各ラッチ１１１および１１２の出力として、ダウン信号ＤＯＷＮおよびアップ信号ＵＰを生成し、チャージポンプ１２に供給するようになっている。
【００２８】
図７は図５に示すタイミング信号発生回路の４相クロック発生回路１におけるチャージポンプ１２の一例を示す回路図である。
図７に示されるように、チャージポンプ１２は、ｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）１２１，１２２、ｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）１２３〜１２６、抵抗１２７、および、容量１２８を備え、位相検出器１１の出力であるアップ信号ＵＰおよびダウン信号ＤＯＷＮをトランジスタ１２３および１２４の差動対で受けて、制御電圧Ｖｃを出力するようになっている。なお、制御電圧Ｖｃは、全ての遅延段１３１〜１３５に印加され、各遅延段の遅延量を制御する。
【００２９】
図８は図５に示すタイミング信号発生回路の４相クロック発生回路１における遅延段１３０（１３１〜１３５）の一例を示す回路図である。
図８に示されるように、遅延段１３０は、ｐＭＯＳトランジスタｐＭＯＳトランジスタ１３０１〜１３０６、ｎＭＯＳトランジスタ１３０７〜１３１１、差動増幅器１３１２、および、負荷１３１３を備えて構成されている。制御電圧Ｖｃは、差動増幅器１３１２の負入力に印加されると共にトランジスタ１３０２のゲートに印加され、また、差動増幅器１３１２の正入力は、トランジスタ１３０２と並列に設けられたトランジスタ１３０１のゲートおよびドレインの共通接続ノードに接続されている。ここで、参照符号Ｖcnはトランジスタ１３１０，１３１１のバイアス電圧、Ｖ+(Ｖ-)は入力信号（前の遅延段（ＰＬＬ回路）の出力）、そして、ｏｕｔ+(ｏｕｔ-)は出力信号（後ろの遅延段の入力）である。
【００３０】
上述したように、正確に９０度の位相差を有する信号ＳａおよびＳｃは、それぞれ差動バッファ１５１および１５２に供給され、互いに９０度の位相差を有する４相のクロックφ１〜φ４が出力される。
図９は図５に示すタイミング信号発生回路の４相クロック発生回路１における差動バッファ１５０（１５１，１５２）の一例を示す回路図である。
【００３１】
図９に示されるように、差動バッファ１５１（１５２）は、それぞれｐＭＯＳトランジスタ１５０１〜１５０６およびｎＭＯＳトランジスタ１５０７〜１５１２を備えて構成され、信号Ｓａ（Ｓｃ）から１８０度の位相差を有する信号φ１，φ３（φ２，φ４）を発生する。
このようにして、４相クロック発生回路１で生成された互いに９０度の位相差を有する４相クロックφ１〜φ４は、位相合成回路５に供給される。
【００３２】
図１０は図５に示すタイミング信号発生回路におけるレシーバ３の一例を示す回路図であり、クロック（内部クロックＣＫ）の立ち上がりでデータ入力（ｉｎ+,ｉｎ-)の判定を行うものである。ここで、レシーバ３は、データを受信（判定）するのと同様の位相比較器を有し、内部クロックＣＫとデータクロックとの位相関係を判定し、後述するように、制御信号発生回路（４）および位相合成回路（５）を介して内部クロックＣＫをフィードバック制御するようになっている。
【００３３】
図１０に示されるように、レシーバ３は、ｐＭＯＳトランジスタ３０１〜３０４、ｎＭＯＳトランジスタ３０５〜３０９、および、ナンドゲート３１０，３１１を備えて構成される。伝送されてきたデータ（差動信号ｉｎ+,ｉｎ-)は、差動入力（トランジスタ３０７および３０８のゲート）に供給され、内部クロック（タイミング信号発生回路の出力）ＣＫにより駆動（判定）され、ラッチ回路（ＮＡＮＤゲート３１０，３１１）を介してデータ（ＯＵＴ+,ＯＵＴ-)が出力される。なお、内部クロックＣＫが低レベル『Ｌ』のときは、トランジスタ３０１，３０４がオンでトランジスタ３０９がオフとなって、プリチャージが行われることになる。
【００３４】
図１１は図５に示すタイミング信号発生回路における位相合成回路５の一例を示す回路図である。
図１１に示されるように、位相合成回路５は、それぞれクロック（入力位相）φ１，φ３、φ２，φ４、φ３，φ１、φ４，φ２が供給された差動対トランジスタ５０１，５０２、５０４，５０５、５０７，５０８、５１０，５１１と、重み（重み信号）Ｗ１，Ｗ２，Ｗ３，Ｗ４がゲートに供給されたトランジスタ５０３，５０６，５０９，５１２と、重み信号Ｗ１〜Ｗ４を発生する重み信号発生回路５１と、各差動対トランジスタに共通接続された負荷デバイス１２とを備えている。
【００３５】
すなわち、制御信号発生回路４からの位相制御コードは、重み信号発生回路５１に供給され、この重み信号発生回路５１から位相制御コードに対応した重み信号Ｗ１〜Ｗ４が発生される。これらの重み信号Ｗ１，Ｗ２，Ｗ３，Ｗ４は、トランジスタ５０３，５０６，５０９，５１２の各ゲートに供給され、重み信号に比例した電流が流される。
【００３６】
図１２は図１１に示す制御信号発生回路における重みの与え方を説明するための図である。図１２においては、重みＷ１をゲートに供給するトランジスタ５０３および差動対トランジスタ５０１，５０２を示しているが他の重みＷ２，Ｗ３，Ｗ４の与え方も同様である。
ところで、重みＷ１（Ｗ１〜Ｗ４）は、例えば、制御コードをディジタル−アナログ変換するＤ／Ａコンバータの出力電流として与えられ、この電流（重み）Ｗ１をダイオード接続されたトランジスタ５０３’に流し、このトランジスタ５０３’と同じゲート電圧をトランジスタ５０３に印加することで重みを与える（電流Ｗ１を流す）ようになっている。ここで、図１２（ａ）は、トランジスタ５０３’を重み信号発生回路５１に設けた様子を示しているが、例えば、重み信号発生回路５１と重みを与えるトランジスタ５０３（５０６，５０９，５１２）とが離れて接地電圧（Ｖss）が異なる場合等には、図１２（ｂ）に示すように、トランジスタ５０３’をトランジスタ５０３に隣接するように設けてもよい。
【００３７】
図１３は図１１に示す位相合成回路５における負荷デバイス５２の一例を示す回路図である。
図１３に示されるように、位相合成回路５における負荷デバイス５２は、容量（ＭＯＳ容量）５２１，５２２、および、ｐＭＯＳトランジスタ５２３〜５２６を備え、差動インピーダンスが高抵抗となるクロスカップルｐＭＯＳ負荷（５２３〜５２６）に積分容量（５２１，５２２）を付加した構成とされている。ここで、クロスカップルｐＭＯＳ負荷は、差動対トランジスタのそれぞれに一定の電流（Ｉ１＋Ｉ２）を流すことになるため、差動信号に対しては高いインピーダンスを示すが同相信号に対しては低いインピーダンスとなり、従って、コモンモードフィードバック回路を設けなくともコモンモード電圧が高レベル或いは低レベルにドリフトするのを防ぐことができる。なお、この負荷デバイス（積分用負荷デバイス）は、等価回路的には４つの入力差動対（差動対トランジスタ）に対して１つだけ設ければよいが、レイアウト上の都合等により、４つの同じサイズの負荷デバイスを並列に接続するように構成してもよい。
【００３８】
図１４は図５に示すタイミング信号発生回路における制御信号発生回路４の一例を示すブロック回路図である。図１４において、参照符号４１はアップダウン信号発生回路、４２はアップダウン・カウンタ、そして、４３０〜４３７はレジスタを示している。なお、参照符号５３０は、位相合成回路５における重み信号発生回路５１（Ｄ／Ａコンバータ）を示している。
【００３９】
本実施例のタイミング信号発生回路は、データと共にレシーバ３に伝送されてきたデータクロックに同期したレシーバ駆動用クロック（内部クロックＣＫ）を作りだすもので、データクロックは内部クロックＣＫと位相比較器により位相比較が行われる。この位相比較器は、データを受信（判定）するためのものと同じものを使用し、内部クロックＣＫにより判定回路を駆動することで内部クロックＣＫとデータクロックとの位相関係（進み遅れ：ＤＤ）が判定される。
【００４０】
この進み遅れＤＤは、例えば、８個のレジスタ４３０〜４３７に順次格納され、８サイクルクロック分の判定結果ＤＤ０〜ＤＤ７がアップダウン信号発生回路４１に取り込まれる。アップダウン信号発生回路４１では、各判定結果ＤＤ０〜ＤＤ７が『１』と『０』との個数の差からアップ信号（ＵＰ）およびダウン信号ＤＯＷＮ）を発生する。
【００４１】
すなわち、進み遅れの判定回数の差が２以下のときはアップ信号ＵＰおよびダウン信号ＤＯＷＮを発行せず、そして、３以上内部位相が進んだ判定が多く出た場合には、内部クロックＣＫの位相を増加させる（ここでは，遅らせるのを位相増加と定義する）アップ信号ＵＰを発行する。逆に、３以上データクロックが内部クロックＣＫよりも進んだという判定が多く出た場合には、ダウン信号ＤＯＷＮを発行する。具体的に、アップダウン信号発生回路４１では、［『１』の個数］−［『０』の個数］が８，６，４の場合にはアップ信号ＵＰを出力し、また、［『０』の個数］−［『１』の個数］が８，６，４の場合にはダウン信号ＤＯＷＮを出力する。なお、［『１』の個数］と［『０』の個数］との差が２，０のときはアップ信号ＵＰおよびダウン信号ＤＯＷＮの何れも出力しない。
【００４２】
このアップ信号ＵＰおよびダウン信号ＤＯＷＮは、アップダウン・カウンタ４２に供給されて制御コード（例えば、６ビット）に変換され、アップダウン・カウンタ４２からの制御コードが位相合成回路５の重み信号発生回路５１（Ｄ／Ａコンバータ５３０）に供給されるようになっている。なお、Ｄ／Ａコンバータ５３０は、例えば、ＲＯＭ等のルックアップ・テーブルとして構成し、供給された制御コードに対応した重み信号（Ｗ１〜Ｗ４）を出力するようにしてもよい。
【００４３】
図１５は図１４に示す制御信号発生回路におけるアップダウン・カウンタ４２の一例を示すブロック回路図である。図１５において、参照符号４２１はシフトレジスタ、４２２および４２３はインバータを示している。
図１５に示すアップダウン・カウンタ４２は、クロックｃｌｋ’によりシフト制御されるジョンソンカウンタとして構成され、例えば、１６ビットのデータｂ１〜ｂ１６の内、初期状態において、半分の８ビット（ｂ１〜ｂ８）が『１』（高レベル“Ｈ”）とされ、残り半分の８ビット（ｂ９〜ｂ１６）が『０』（低レベル“Ｌ”）とされる。そして、アップダウン信号発生回路４１からのアップ信号ＵＰが入力された場合には、ビットｂ１６のデータがインバータ４２２で反転されてビットｂ１に書き込まれるように右シフトされ、逆に、ダウン信号ＤＯＷＮが入力された場合には、ビットｂ１のデータがインバータ４２３で反転されてビットｂ１６に書き込まれるように左シフトされる。なお、具体的に、図１５の例は、ビットｂ１〜ｂ５までが『１』で、ビットｂ６〜ｂ１６までが『０』の場合が示されている。
【００４４】
図１６は図１５に示すアップダウン・カウンタにおけるシフトレジスタ４２１に供給するクロック発生回路４２１０の一例を示す回路図である。
図１６に示されるように、シフトレジスタ４２１で使用されるクロックｃｌｋ’は、アップ信号ＵＰにより制御されるスイッチ４２１１、ダウン信号ＤＯＷＮにより制御されるスイッチ４２１２、反転されたアップ信号／ＵＰにより制御されるスイッチ４２１３、反転されたダウン信号／ＤＯＷＮにより制御されるスイッチ４２１４、および、インバータ４２１５，４２１６により構成することができる。
【００４５】
図１７は図１６に示すクロック発生回路におけるスイッチ４２１１の構成例を示す回路図である。
図１７に示されるように、スイッチ４２１１は、ｐＭＯＳトランジスタ４２１１１、ｎＭＯＳトランジスタ４２１１２、および、インバータ４２１１３よりなるトランスファゲートにより構成され、アップ信号ＵＰが高レベル“Ｈ”のときにオン状態となるようになっている。なお、他のスイッチ４２１２〜４２１４も同様の構成とされている。
【００４６】
図１８は図１４におけるＤ／Ａコンバータの一例を示す回路図である。
図１８に示されるように、Ｄ／Ａコンバータ５３０（５１）は、相補の制御コードｂ１，／ｂ１〜ｂ１６，／ｂ１６をアナログ−ディジタル変換して４つの重み（電流）Ｗ１〜Ｗ４を出力するようになっている。すなわち、例えば、制御コードｂ１および／ｂ１は、ｐＭＯＳトランジスタ５３１２および５３１３のゲートに供給され、他の制御コードｂ２，／ｂ２〜ｂ１６，／ｂ１６も同様のトランジスタのゲートに供給され、各トランジスタを流れる電流が加算されてトランジスタ５３３１〜５３３４を介して重み（電流）Ｗ１〜Ｗ４として出力される。
【００４７】
トランジスタ５３１１（他の対応するトランジスタも同様）のゲートにはバイアス電圧Ｖcpが印加され、また、トランジスタ５３２１〜５３２４のゲートにもバイアス電圧Ｖcp' が印加されている。ここで、トランジスタ５３２１〜５３２４は、重みＷ１〜Ｗ４に対して所定のバイアス電流を加算して、重みを与える回路の動作を確実なものとするようになっている。なお、制御コードｂ１，／ｂ１〜ｂ１６，／ｂ１６による電流を制御して重みＷ１〜Ｗ４を出力するトランジスタ５３３１〜５３３４は、さらなる制御コード（重み選択用制御信号）ｂ０，／ｂ０により制御されるようになっている。
【００４８】
図１９は図１８に示すＤ／Ａコンバータで使用する重み選択用制御信号を発生する回路の一例を示す回路図である。
図１９に示されるように、重み選択用制御信号ｂ０（／ｂ０）を発生する回路５０００は、ＮＡＮＤゲート５００１〜５００４、インバータ５００５〜５００７、および、フリップフロップ５００８を備えて構成され、制御コードｂ１６，アップ信号ＵＰ、ダウン信号ＤＯＷＮ、および、クロックｃｌｋから重み選択用制御信号ｂ０を生成するようになっている。
【００４９】
図２０は本発明に係るタイミング信号発生回路の第２実施例としての位相合成回路の一例を示すブロック回路図である。図２０において、参照符号５３０はＤ／Ａコンバータ、５４１〜５４４は重み処理回路、５５０はプリドライバ、そして、５６０はミキサおよび出力バッファを示している。
図２０に示されるように、位相合成回路（５）は、Ｄ／Ａコンバータ５３０、重み処理回路５４１〜５４４、プリドライバ５５０、ミキサおよび出力バッファ５６０、および、インバータ５７１，５７２を備えて構成されている。
【００５０】
Ｄ／Ａコンバータ５３０には、基準電流Ｉｒ、および、複数の制御コード（例えば、相補の１８ビットの制御コード：ＣＤ０，／ＣＤ０〜ＣＤ８，／ＣＤ８およびＣＤ１０，／ＣＤ１０〜ＣＤ１８，／ＣＤ１８）が入力され、これらの制御コードに対応した４つの重み（電流）Ｗ１〜Ｗ４を出力するようになっている。なお、参照符号ＴＥＳは、回路をテストする場合に使用するテスト用信号である。ここで、重み処理回路５４１〜５４４は、重みＷ１〜Ｗ４を受け取り、この重みＷ１〜Ｗ４に連動したプリドライバ５５０用の出力（Ｗ１１〜Ｗ４１）、並びに、ミキサおよび出力バッファ５６０用の出力（Ｗ１２〜Ｗ４２）を発生するための回路である。
【００５１】
プリドライバ５５０は、異なる入力位相（例えば、互いに９０度の位相差を有する４相の入力信号）φ１〜φ４、および、プリドライバ用の重み信号Ｗ１１〜Ｗ４１を受け取り、調整された入力位相（異なる位相の入力信号）φＷ１，／φＷ１〜φＷ４，／φＷ４を出力する。ミキサおよび出力バッファ５６０は、ミキサおよび出力バッファ用の重み信号Ｗ１２〜Ｗ４２、および、プリドライバ５５０からの調整された入力位相φＷ１，／φＷ１〜φＷ４，／φＷ４を受け取り、インバータ５７１，５７２を介して内部クロック（タイミング信号）ＣＫ，／ＣＫを出力するようになっている。
【００５２】
図２１は図２０に示す位相合成回路におけるＤ／Ａコンバータ５３０の一例を示す回路図である。
図２１に示されるように、Ｄ／Ａコンバータ５３０は、基準電流Ｉｒが流されたｐＭＯＳトランジスタ５３００と、このトランジスタ５３００とカレントミラー接続されたｐＭＯＳトランジスタ５３０１および制御コード（ＣＤ０，／ＣＤ０）がゲートに供給されたスイッチ用ｐＭＯＳトランジスタ５３０２，５３０３を備えて構成されている。ここで、トランジスタ５３０１〜５３０３は、各相補の制御コード（ＣＤ０，／ＣＤ０；ＣＤ１，／ＣＤ１；…ＣＤ８，／ＣＤ８、および、ＣＤ１０，／ＣＤ１０；ＣＤ１１，／ＣＤ１１；…ＣＤ１８，／ＣＤ１８）毎に設けられている。なお、図２１において、トランジスタ５３００とカレントミラー接続されたｐＭＯＳトランジスタ５３０４は、重み（電流）Ｗ１に対してバイアス電流を与えるためのものである。
【００５３】
このようにして、Ｄ／Ａコンバータ５３０により、制御コードＣＤ０，／ＣＤ０〜ＣＤ８，／ＣＤ８およびＣＤ１０，／ＣＤ１０〜ＣＤ１８，／ＣＤ１８をディジタル−アナログ変換した重み（電流）Ｗ１〜Ｗ４が発生される。
図２２は図２０に示す位相合成回路におけるプリドライバ５５０の一例を示すブロック回路図である。
【００５４】
図２２に示されるように、プリドライバ５５０は、プリドライバ用の重み信号Ｗ１１および位相信号φ１，φ３を受け取って調整された入力位相（異なる位相の入力信号）φＷ１，φＷ３を出力するプリドライバユニット５５１と、重み信号Ｗ２１および位相信号φ１，φ３を受け取って調整された入力位相／φＷ１，／φＷ３を出力するプリドライバユニット５５２と、重み信号Ｗ３１および位相信号φ２，φ４を受け取って調整された入力位相φＷ２，φＷ４を出力するプリドライバユニット５５３と、重み信号Ｗ４１および位相信号φ２，φ４を受け取って調整された入力位相／φＷ２，／φＷ４を出力するプリドライバユニット５５４とを備えて構成されている。
【００５５】
図２３は図２２に示すプリドライバにおけるプリドライバユニット（５５１）の一例を示す回路図である。
図２３に示されるように、プリドライバユニット５５１は、ｐＭＯＳトランジスタ５５１１、および、ｎＭＯＳトランジスタ５５１２〜５５１７を備えて構成されている。プリドライバ用の重み信号Ｗ１１は、トランジスタ５５１１のゲートに供給され、また、位相信号φ１およびφ３は、トランジスタ５５１４，５５１５のゲートおよびトランジスタ５５１６，５５１７のゲートに供給されている。そして、トランジスタ５５１４および５５１７の共通ソースから調整された入力位相φＷ１を取り出し、且つ、トランジスタ５５１５および５５１６の共通ソースから調整された入力位相φＷ３を取り出すようになっている。すなわち、調整された入力位相φＷ１，φＷ３は、後述するミキサおよび出力バッファにおけるミキサ部（５６１）に適するようにその振幅および直流レベルが調整されて出力される。なお、他のプリドライバユニット５５２〜５５４も、入力および出力信号以外はプリドライバユニット５５１と同様の構成とされている。
【００５６】
図２４は図２０に示す位相合成回路におけるミキサおよび出力バッファ５６０の一例を示すブロック回路図である。
図２４に示されるように、ミキサおよび出力バッファ５６０は、ミキサ部５６１、出力バッファ部５６２、および、インバータ５６３，５６４を備えて構成される。ミキサ部５６１は、プリドライバ５５０からの調整された入力位相φＷ１，／φＷ１〜φＷ４，／φＷ４、および、重み処理回路５４１〜５４４からのミキサおよび出力バッファ用の重み信号Ｗ１２〜Ｗ４２を受け取り、出力信号ｔｒｃｌｋ，／ｔｒｃｌｋを出力バッファ部５６２に供給する。ここで、ミキサ部５６１は、入力位相φＷ１，／φＷ１〜φＷ４，／φＷ４に対する重み信号Ｗ１２〜Ｗ４２の付加（乗算）およびそれらの加算、並びに、積分処理等を行うものである。
【００５７】
図２５は図２４に示すミキサおよび出力バッファにおけるミキサ部５６１の一例を示す回路図である。
図２５に示されるように、ミキサ部５６１は、負荷デバイス５６１０、プリドライバ５５０からの調整された入力位相φＷ１およびφＷ３がゲートに供給された差動対トランジスタ６１１，６１２、および、重み処理回路５４１からのミキサおよび出力バッファ用の重み信号Ｗ１２がゲートに供給されたトランジスタ６１３を備えている。なお、トランジスタ６１３のゲート（重み信号Ｗ１２）には、トランジスタ６１４のゲートおよびドライン、並びに、ＭＯＳ容量６１５の一端が接続されている。ここで、入力位相φＷ１，φＷ３および重み信号Ｗ１２に対するトランジスタ６１１〜６１５の構成は、他の入力位相／φＷ３，／φＷ１および重み信号Ｗ２２、入力位相φＷ２，φＷ４および重み信号Ｗ３２、並びに、入力位相／φＷ４，／φＷ２および重み信号Ｗ４２に対しても同様に設けられている。なお、負荷デバイス５６１０は、前述した図１３の負荷デバイス５２と同様の構成とされ、ＭＯＳ容量５６１１，５６１２、および、ｐＭＯＳトランジスタ５６１３〜５６１６を備えて構成されている。
【００５８】
図２６は図２４に示すミキサおよび出力バッファにおける出力バッファ部５６２の一例を示す回路図であり、遅延が電源電圧に依存しにくいサプライ・インセンスィティブ・バッファ(Supply Insensitive Buffer) 回路と呼ばれるものである。
図２６に示されるように、出力バッファ部５６２は、ｐＭＯＳトランジスタ５６２１〜５６２８、ｎＭＯＳトランジスタ５６５１〜５６６０、および、インバータ５６６１を備えて構成され、ミキサ部５６１からの小振幅の入力信号（ｔｒｃｌｋ，／ｔｒｃｌｋ）を増幅して大振幅(Full ＣＭＯＳ振幅）の出力信号とするためのものである。なお、参照符号ＲＳＴはリセット信号であり、回路のリセット時にリセット信号ＲＳＴを低レベル“Ｌ”とするようになっている。
【００５９】
図２７は図２０に示す位相合成回路における重み処理回路５４１の一例を示す回路図である。
図２７に示されるように、重み処理回路５４１は、ｐＭＯＳトランジスタ５４１１，５４１２、および、ｎＭＯＳトランジスタ５４１３，５４１４を備えて構成され、Ｄ／Ａコンバータ５３０からの重み（電流）Ｗ１を処理し、プリドライバ部５５０（図２３におけるｐＭＯＳトランジスタ５５１１のゲート入力）に適した重み信号Ｗ１１（電圧）、および、ミキサおよび出力バッファのミキサ部５６１（図２５におけるトランジスタ６１３，６１４および容量６１５の共通接続ノード）に適した重み信号Ｗ１２（電流）とするためのものである。
【００６０】
図２８は本発明に係るタイミング信号発生回路における４相クロック発生回路（図５の参照符号１）の他の例を示す回路図である。
図２８に示されるように、位相合成回路５を駆動する本４相クロック発生回路１は、積分容量１０１，１０２およびクロスカップルｐＭＯＳ負荷１０３〜１０６で構成される負荷デバイス、差動対トランジスタ１０７，１０８およびバイアス電圧Ｖｃｎがゲートに印加されたｎＭＯＳトランジスタ１０９と、クロスカップルｐＭＯＳ負荷１６１〜１６４、差動対トランジスタ１６５，１６６およびバイアス電圧Ｖｃｎがゲートに印加されたｎＭＯＳトランジスタ１６７と、クロックバッファ１７１，１７２を備えて構成される。
【００６１】
すなわち、図２８に示す４相クロック発生回路１は、ＰＬＬ回路２から供給される差動の基準クロック（ｃｌｋ，／ｃｌｋ）から４象限クロック発生回路により互いに９０度の位相差を有する４つの信号（位相）φ１，φ２，φ３，φ４を発生するもので、４象限クロック発生回路（１）は、積分回路を用いた９０度位相シフタを用いて入力位相（０度およびその相補の１８０度）から９０度と２７０度の位相を有する信号φ２，φ４を生成する。ここで、これらの位相（φ１，φ２，φ３，φ４）を差動の４相信号とみなすこととし、位相の数字が増えるのを遅延の増加する方向と定義する。なお、この４相クロックはＰＬＬ回路から直接供給することもできる。
【００６２】
ところで、前述した位相合成回路（図１１に示す位相合成回路５参照（図２３に示すプリドライバユニット５５１および図２５に示すミキサ部５６１参照))は、４つの入力位相（φ１〜φ４）に対してそれぞれ差動対等（トランジスタ５０１〜５０３；６１１〜６１５）を設け、各位相信号のテイルカレント(Tail Current)をＤ／Ａコンバータ（５１；５３０）から供給する電流（Ｗ１〜Ｗ４；Ｗ１１〜Ｗ４１，Ｗ１２〜Ｗ４２）で制御するようになっている。
【００６３】
図２９は本発明のタイミング信号発生回路における重みの変化の一例を示す図であり、図３０は本発明のタイミング信号発生回路における重みの変化の他の例を示す図である。図２９（ａ）および図３０（ａ）は重みＷ１，Ｗ３を示し、図２９（ｂ）および図３０（ｂ）は重みＷ２，Ｗ４を示している。
位相合成回路５における重みＷ１〜Ｗ４（重み信号発生回路５１：Ｄ／Ａコンバータ５３０の出力電流）は、例えば、図２９（ａ）および（ｂ）に示されるように変化する。ここで、縦軸Ｉは電流を示し、また、横軸θは位相合成回路の出力位相を示し、重みＷ１が最大値Ｗｍａｘをとったときの出力位相を位相の原点としている。
【００６４】
図２９（ａ）および（ｂ）に示されるように、各重みＷｎ（Ｗ１〜Ｗ４）は、最高で最大値Ｗｍａｘ、最低で最小値Ｗｍｉｎという値をとり、どの出力位相でも非ゼロの値（所定のバイアス電流が含まれる）となっている。すなわち、図１８を参照して説明したように、Ｄ／Ａコンバータ５３０により発生される重み（電流）Ｗ１〜Ｗ４には、重みが与えられるトランジスタの動作等を確実なものとするために、トランジスタ５３２１〜５３２４による所定（Ｗｍｉｎ）のバイアス電流が含まれるようになっている。
【００６５】
図２９の例では、重みＷ１とＷ３は位相が逆転した（１８０度ずれた）三角波となっており、また、重みＷ２とＷ４は、重みＷ１とＷ３をそれぞれ９０度遅らせた波形となっている。
なお、図３０（ａ）および（ｂ）に示されるように、各重みＷｎ（Ｗ１〜Ｗ４）は、下半分をクランプした三角波とすることもできる。
【００６６】
図３１は本発明に係るタイミング信号発生回路の第３実施例としての位相合成回路の一例を示すブロック回路図であり、前述した図１１に示す位相合成回路の変形を示すものである。なお、本第３実施例において、負荷デバイス５２は図１１のものと同様であり、また、差動対５８０１〜５８０４はそれぞれ図１１におけるトランジスタ５０１，５０２〜５１０，５１１に対応している。
【００６７】
図３１に示されるように、本実施例の位相合成回路５は、図１１の位相合成回路に対して、ｐＭＯＳトランジスタ５８１１〜５８１４およびｎＭＯＳトランジスタ５８１５〜５８１８よりなる出力バッファを設けたものである。この出力バッファは、遅延が電源電圧（Ｖdd）に依存しにくいサプライ・インセンスィティブ・バッファ(Supply Insensitive Buffer) 回路であり、小振幅の信号を増幅して大振幅の信号として出力するもので、前述した図２６の出力バッファ部５６２に対応している。
【００６８】
図３２は本発明に係るタイミング信号発生回路の第４実施例としての位相合成回路の一例を示す回路図である。
図３２に示されるように、本第４実施例の位相合成回路７１００は、２つの入力位相φ１およびφ２を使用するもので、ｐＭＯＳトランジスタ７１０１〜７１０４、ｎＭＯＳトランジスタ７１０５〜７１１６、および、コンパレータ（差動アンプ）７１１７を備えて構成される。トランジスタ７１０５，７１０６、７１０８，７１０９、７１１１，７１１２、７１１４，７１１５はそれぞれ差動対を構成し、トランジスタ７１０７のゲートに重みＷ１を与え、トランジスタ７１１６のゲートに重みＷ２を与えると共に、トランジスタ７１１０および７１１３のゲートに固定の重みＷ０を与えるようになっている。
【００６９】
すなわち、本第４実施例の位相合成回路７１００は、例えば、図１１に示す位相合成回路５のように４位相（φ１〜φ４：φ１，／φ１〜φ４，／φ４）の入力ではなく、２位相（φ１，φ２：φ１，／φ１，φ２，／φ２）が入力されて正および負の両極性の重みを付けることにより、０〜３６０度の全位相範囲をカバーする出力を得るようになっている。なお、図１１に示す位相合成回路５でも、見方によってはφ１とφ２の２位相を与え、これらに符号付きの重みを付けることで全位相をカバーすると考えることもできるが、図１１の位相合成回路では、４位相に異なる重みを付けることも可能なため４位相とみなしている。すなわち、本第４実施例の位相合成回路では、あくまでも制御される重みは２つしかないため２位相と解釈している。ここで、位相信号φ１およびφ２は、９０度の位相差であることが好ましいが、位相がずれていれば使用することができる。
【００７０】
図３２に示されるように、本第４実施例の位相合成回路７１００では、固定重みＷ０が供給された差動対（トランジスタ７１０８，７１０９；７１１１，７１１２）と、外部から制御される重みＷ１，Ｗ２が供給された差動対（トランジスタ７１０５，７１０６；７１１４，７１１５）とを有している。ここで、固定重み用差動対と可変重み用差動対は、出力線が互いに逆転しているため、可変重み用差動対に対して固定重み用差動対の方が反対の極性の寄与を与えることになる。なお、可変重みＷｉ（Ｗ１，Ｗ２）が固定重みＷ０よりも小さい場合には、実効的な重みＷｉ−Ｗ０は負の値を取り、また、可変重み重みＷｉが固定重みＷ０よりも大きければ、実効的な重みは正の値を取ることになる。また、出力（ＯＵＴ）は、コンパレータ７１１７の出力として与えられる。
【００７１】
図３３は本発明に係るタイミング信号発生回路の第５実施例としての位相合成回路の一例を示す回路図である。
図３３に示されるように、本第５実施例の位相合成回路７２００は、上述した第４実施例と同様に、２つの入力位相φ１およびφ２を使用するもので、ｐＭＯＳトランジスタ７２０１〜７２０４、ｎＭＯＳトランジスタ７２０５〜７２０７および７２１１〜７２１３、極性スイッチ７２０８，７２０９；７２１４，７２１５、並びに、差動アンプ７２１０を備えて構成される。トランジスタ７２０５，７２０６および７２１１，７１１２はそれぞれ差動対を構成し、極性スイッチ７２０８，７２０９および７２１４，７２１５により重み付けを行う差動対の極性を反転させるようになっている。
【００７２】
ここで、例えば、制御コードが６ビットの場合、上位２ビットにより極性スイッチ７２０８，７２０９と７２１４，７２１５との制御を行い、他の４ビットによりＤ／Ａコンバータ（５３０）による重みの制御を行うようにしてもよい。すなわち、極性スイッチは、重みを制御するディジタル値を符号付きバイナリであらわしておき、その符号ビットを用いて制御する。なお、出力（ＯＵＴ）は、差動アンプ７２１０の出力として与えられる。
【００７３】
本第５実施例の位相合成回路７２００は、従来例のように位相選択回路を用いるものと異なり、差動対に入力されるクロック信号（入力位相φ１，／φ１；φ２，／φ２）は常に一種類の位相だけであるため、差動対の動作が位相選択時に乱されるようなことがない。さらに、位相合成回路がクロック同期回路において使用される場合、位相値はＵＰ信号およびＤＯＷＮ信号により１ステップづつ変化していくため、位相合成回路内部で重みの極性が変化するときには常に重みの値が零になっているため、位相合成回路内部の動作に極性反転が与える影響も極めて小さいものとなる。
【００７４】
図３４は本発明に係るタイミング信号発生回路の第６実施例としての位相合成回路の一例を示す回路図であり、図３５は図３４に示す位相合成回路における重みの変化の一例を示す図である。
図３４に示されるように、本第６実施例の位相合成回路は、複数（４つ）の位相合成ユニット７３０１〜７３０４およびセレクタ７３１０を備えて構成される。４つの位相合成ユニット７３０１，７３０２，７３０３，７３０４は、それぞれ重みＷ１，Ｗ２に基づいて２つの入力位相（φ１，φ２：φ１，／φ１；φ２，／φ２），（φ２，φ３），（φ３，φ４），（φ４，φ１）の合成を行うもので、これら４つの位相合成ユニット７３０１〜７３０４の出力は、セレクタ７３１０を介して出力される。なお、重みＷ１，Ｗ２は、例えば、図３５に示されるように変化する。
【００７５】
すなわち、制御コードの範囲に応じて位相合成ユニット７３０１〜７３０４のうちの１つの出力が選択されて出力される。なお、位相合成ユニット７３０１と７３０３、および、位相合成ユニット７３０２と７３０４は、完全に逆の位相の信号で動作しているため、出力の極性を交換することにより同一ユニットを使いまわして位相合成回路全体を２つの位相合成ユニットで構成することも可能である。
【００７６】
本第６実施例の位相合成回路７３００は、各位相合成ユニット７３０１〜７３０４には入力位相が切り替えスイッチや選択回路等を経ずに供給されるため、差動対に入る信号は常に同一位相の完全に周期的な信号であり、位相選択に伴う動作の乱れは存在しないことになる。
図３６は本発明に係るタイミング信号発生回路の第７実施例としての位相合成回路におけるプリドライバの一例を示す回路図であ、例えば、図１１に示す位相合成回路における差動対等（トランジスタ５０１，５０２，５０３）に対して信号（入力位相φ１，φ３および重みＷ１）を与えるプリドライバの一例を示すものである。
【００７７】
ところで、重み付け回路（位相合成回路）において、重み付けを行う差動対を駆動するクロック信号（例えば、入力位相φ１，φ３）は小振幅であれ大振幅であれ一定の振幅であった。すなわち、差動対トランジスタのゲートに供給される入力位相（φ１，φ３）は、重み（例えば、Ｗ１）の値に関係なく一定の振幅とされているため、重み付け回路の出力に現れる電流波形が重みに比例してスケールしないという課題がある。さらに、差動対の電流ステアリング（Steering) を適切に行うのに十分な入力電圧よりも大きな入力が入ると、入力変化に対して差動対の出力電流が変化しないデッドタイムが生じる。このデッドタイムの期間、差動対はリニアな動作領域を離れたスイッチング・デバイスとして動作するため、差動対トランジスタのソース電圧の時間変動が生じて、位相合成回路に入力される電流波形が理想的なものでなくなってしまう。さらに、デッドタイムの時間は重みの値に依存して変化するため、位相合成に使われる電流波形が重みの値によりスケーリングしなくなり、制御コード対位相特性の直線性が損なわれることにもなる。
【００７８】
本第７実施例のプリドライバ７４００は、例えば、図１１に示す位相合成回路におけるトランジスタ５０１，５０２，５０３に与える信号（入力位相φ１，φ３および重みＷ１）を適切なものに処理して供給するためのものである。図３６に示されるように、プリドライバ７４００は、ｐＭＯＳトランジスタ７４０１〜７４０４およびｎＭＯＳトランジスタ７４０５〜７４０９を備えて構成される。ここで、このトランジスタ７４０１〜７４０９は、例えば、図１１の位相合成回路におけるトランジスタ５０１，５０２，５０３に与える信号（入力位相φ１，φ３および重みＷ１）を処理するために使用され、例えば、４つの差動対（４つの重み）に対しては同様の構成を４つ設けることになる。
【００７９】
プリドライバ７４００において、入力クロック信号（入力位相φ１，φ３）は、まず重み（Ｗ１）に比例したテイルカレント（tail current) のｐＭＯＳ差動対（トランジスタ７４０３，７４０４）を有するレベル変換回路（プリドライバ）に入力される。このレベル変換回路の負荷デバイスは、ダイオード接続された２つのｎＭＯＳトランジスタ７４０５，７４０６と、これらのトランジスタのソース側に接続されたダイオード接続ｎＭＯＳトランジスタ７４０７である。プリドライバのｎＭＯＳ負荷と位相合成回路の差動対（電流変換回路：トランジスタ５０１，５０２）のトランジスタサイズは、差動対が電流を丁度スイッチできるよりも僅かに大きな電圧が発生するようにミラー比が選択される。そして、差動対トランジスタ５０１および５０２には、重みＷ１により処理された位相信号φＷ１およびφＷ３が供給される。また、トランジスタ７４０８には、Ｄ／Ａコンバータ（５３０）からの重み（電流）Ｗ１が流され、トランジスタ７４０９を介して処理された重みＷ１２がトランジスタ５０３のゲートに供給される。
【００８０】
このように、本第７実施例のプリドライバ７４００によれば、位相合成回路で積分される重み付き差動電流波形が重みに対してより一層比例するようにスケールし、位相対制御コード特性の直線性が改善される。また、電源電圧Ｖddが変動しても、位相合成回路の差動対に入力される電圧レベルおよびそのコモンモード電圧はほとんど変動しなくなり、電源電圧Ｖddに対するタイミング変動の少ない回路とすることができる。さらに、重みが小さい位相に関しては入力信号も小さくなるため、容量結合によるノイズも一定比率で小さくなり、小さな重みに対して相対的に容量結合ノイズが大きく見えるといった問題がなくなる。このことも、位相対制御コード特性を改善させることになる。
【００８１】
図３７は本発明に係るタイミング信号発生回路の第８実施例としての位相合成回路における重み信号発生回路の一例を示す回路図であ、位相が６ビットのディジタル制御信号で指定される場合の例を示している。
図３７に示されるように、本第８実施例の重み信号発生回路７５００は、ｐＭＯＳトランジスタ７５０１〜７５０３およびインバータ７５０４で構成される１６個の定電流源を備え、６ビットの制御信号の下位４ビット（ＣＢ０〜ＣＢ３）を１６個の制御コード（サモメタコード：Thermometer Code) ｂ１〜ｂ１６に変換し、各定電流源の電流を切り替えて相補の制御電流を発生するようになっている。また、制御信号の上位２ビットＣＢ４およびＣＢ５は、直接並びにインバータ７５２３および７５３３を介して、それぞれｐＭＯＳトランジスタ７５２１，７５２２および７５３１，７５３２を制御し、相補の制御電流から重み（電流）Ｗ１〜Ｗ４を発生するようになっている。なお、ｐＭＯＳトランジスタ７５１１〜７５１４は、各重みＷ１〜Ｗ４に対して、制御コードに依存しないバイアス電流（例えば、図２９（ａ）および（ｂ）におけるＷｍｉｎに対応）を与えるためのものである。
【００８２】
図３８は本発明の位相合成回路に適用する差動対の変形例を示す回路図であり、例えば、図１１に示す差動対等（トランジスタ５０１〜５０３）の変形例を示すものである。
図３８に示されるように、本変形例においては、重みＷ１はゲートおよびドレインが共通接続（ダイオード接続）されたｎＭＯＳトランジスタ７６０１に流されると共に、抵抗７６０２を介してトランジスタ５０３のゲートに供給される。ここで、トランジスタ５０３のゲートは容量７６０３を介して低電位電源Ｖssに接続される。すなわち、差動対のテイルカレント制限用のトランジスタ５０３のゲート電圧は、ダイオード接続された７６０１、並びに、抵抗７６０２および容量７６０３よりなるフィルタ回路により発生され、これにより、制御コードが変化した場合でも差動対の重み電流を瞬時には変化させずに、例えば、クロック周期程度の時間で変化させるようになっている。すなわち、フィルタ回路の抵抗７６０２（Ｒ）および容量７６０３（Ｃｇ）の時定数をクロック周期程度の時間となるように設定する。なお、他の重みＷ２〜Ｗ４に対する差動対等に関しても同様の構成とされる。
【００８３】
この図３８に示す変形例によれば、制御信号（制御コード）が位相合成回路のクロックとは非同期的に変化した場合でも、その変化によりタイミング発生回路の出力に大きな位相エラーが発生することがなく、位相合成回路の出力と制御信号を非同期とすることができる利点がある。
上述したように、例えば、ＬＳＩ間の信号伝送を高速化するには、信号を受信する回路が信号に対して正確なタイミングで動作することが必要である。このような正確なタイミングを発生させる方法としては、前述したようなＤＬＬやＰＬＬといった帰還ループの中に位相インターポレータを用いた位相可変タイミング信号発生回路を設ける手法がある。
【００８４】
ところで、差動クロック信号は、その位相差はほぼ正確にπ（１８０度）とすることができるが、例えば、２組の差動クロック信号（φ１，φ３；φ２，φ４）を位相合成回路の４位相の入力信号として使用する場合には、各組の差動クロック信号の間、具体的に、信号φ１とφ２との間および信号φ３とφ４との間の位相差がπ／２（９０度）からずれることがある。すなわち、入力信号自体にずれが存在する可能性がある。
【００８５】
図３９は位相合成回路に使用する入力信号の位相がずれた場合の問題点を説明するための図であり、図３９（ａ）は２組の差動クロック信号（φ１，φ３；φ２，φ４）を４位相の入力信号として用いた場合において差動クロック信号間（信号φ１，φ３と信号φ２，φ４との間）での位相が所定の値からずれている様子を示し、図３９（ｂ）はそのときの位相制御コードと実際の出力位相との関係を示している。
【００８６】
例えば、前述した図１１に示す位相合成回路は、２組の差動クロック信号（φ１，φ３；φ２，φ４）を位相合成回路の４位相の入力信号とし、位相インターポレータ回路（位相合成回路）によりそれらの入力の重み付きの和を積分とコンパレートを行うことにより重みの値（Ｗ１〜Ｗ４）に対応した位相のクロックを発生させるようになっている。すなわち、位相インターポレータは、重みを第１の位相から第２の位相に移していくことにより、２つの位相の間の中間位相のクロックを発生させるようになっている。このような位相インターポレータの出力精度は、入力に与える基準位相（入力信号φ１〜φ４の位相）の精度により制限される。
【００８７】
従って、例えば、図３９（ａ）に示されるように、入力として用いた差動信号（φ１，φ３；φ２，φ４）の位相差が９０度からずれると、図３９（ｂ）に示すように、位相対制御コード特性（制御コードに対する実際に出力される信号の位相特性）が直線からずれてしまう。
具体的に、信号の伝送速度が数Ｇｂｐｓ、例えば、２．５Ｇｂｐｓといった高速の場合、受信タイミングの発生回路（タイミング信号発生回路）の誤差は１０ｐｓ〜２０ｐｓ（pico second)という極めて小さな値にする必要がある。従って、基準クロック（位相合成回路の入力信号）に用いる差動信号の位相差の理想値（９０度）からのずれも時間に換算して１０〜２０ｐｓという小さなものに抑える必要がある。
【００８８】
そのため、基準クロックとして使用する４位相の入力信号（２組の差動信号）は、互いの位相差を正確に９０度となるようにして発生させるだけでなく、発生させた信号をその位相差を保って位相インターポレータまで伝送することが必要になる。しかしながら、多チャンネルの信号伝送回路では、基準クロックは多数の送受信回路を駆動するため、クロック入力回路の入力容量による遅延があり、また、その遅延は各配線（各基準クロック）毎に異なるため、例えば、時間に換算して１０〜２０ｐｓという位相差を保って伝送することは非常に困難である。
【００８９】
そこで、以下に説明する本発明の第２の形態は、高い精度を持つ位相合成回路を実現するために、入力クロックの発生および伝送時の位相誤差によらず正確な位相差を持つ基準クロックを発生させて正確な位相インターポレートを行うためのものである。
図４０は本発明の第２の形態としてのタイミング信号発生回路の原理を説明するための図であり、図４１は図４０に示すタイミング信号発生回路を概略的に示すブロック図である。図４１において、参照符号８０１は入力信号処理回路を示し、８０２は位相合成回路（位相インターポレータ）を示している。
【００９０】
図４０に示されるように、ｎ個の信号の位相をｆ１，ｆ２，…，ｆｎとし、各隣接する信号の位相差をそれぞれｄ１，ｄ２，…，ｄｎとする。従って、ｄ１＝ｆ２−ｆ１，ｄ２＝ｆ３−ｆ２，ｄ３＝ｆ４−ｆ３，…，ｄｎ＝ｆ１−ｆｎ＋２πとなる。
図４１に示されるように、本発明の第２の形態は、ｎ個の入力信号（ｆ１〜ｆｎ）を入力信号処理回路８０１で処理してｎ個の信号（Ｆ１〜Ｆｎ）を生成し、この処理された信号（Ｆ１〜Ｆｎ）を位相合成回路８０２へ供給するようになっている。
【００９１】
すなわち、本発明の第２の形態の原理において、例えば、ｆ１とｆ２、ｆ２とｆ３、…の組を合成し、それぞれの中間位相を作る。従って、（ｆ１＋ｆ２）／２，（ｆ２＋ｆ３）／２，…の位相に一定の位相シフトが加算されたものが合成される。ここで、誤差ｄｉが互いに独立であれば、中間位相は２つの位相を平均したものであるから、誤差の分散は２-0.5倍に小さくなり、その結果、誤差が約３０％小さくなる。さらに、本発明の第２の形態の原理では、例えば、ｆ１〜ｆ３、ｆ２〜ｆ４、…の組を合成し、同様にそれぞれの中間位相を作ると、（ｆ１＋ｆ２＋ｆ３）／３，（ｆ２＋ｆ３＋ｆ４）／３，…の位相に一定の位相シフトが加算されたものが合成され、誤差をさらに小さくすることができる。
【００９２】
以上において、中間位相の生成としては、隣接する２つの信号（ｆ１，ｆ２、ｆ２，ｆ３、…）或いは３つの信号（ｆ１，ｆ２，ｆ３、ｆ２，ｆ３，ｆ４、…）に限定されず、例えば、所定数置きの２つの信号（ｆ１，ｆ３、ｆ２，ｆ４、…）或いは３つの信号（ｆ１，ｆ３，ｆ５、ｆ２，ｆ４，ｆ６、…）、さらには、２つ或いは３つに限定されずに、任意のｋ個の信号を合成して中間位相（信号Ｆ１，Ｆ２，…）を合成することもできる。
【００９３】
ここで、各信号の位相の間に特定の関係がある場合にはさらに顕著な誤差低減効果を得ることができる。
図４２は本発明の第２の形態としてのタイミング信号発生回路の一動作原理を説明するための図であり、図４３は図４２に示す動作原理を適用したタイミング信号発生回路の第９実施例を概略的に示すブロック回路図である。図４３において、参照符号８０１は４つの入力信号処理部８１１〜８１４を有する入力信号処理回路を示し、また、８０２は位相合成回路を示している。ここで、各入力信号処理部８１１〜８１４は、それぞれ２入力の等重みのインターポレータとして構成することができる。
【００９４】
図４２および図４３に示されるように、本第９実施例のタイミング信号発生回路は、互いの位相差が９０度付近にある２組の差動信号（ｆ１，ｆ３；ｆ２，ｆ４）を入力信号として使用する。これらの信号ｆ１〜ｆ４は、４位相信号と考えてもよいが、差動であるため１つおきの位相は、それぞれ１８０度の位相差である。すなわち、信号ｆ１と信号ｆ３とでは位相が１８０度だけ異なっており、また、信号ｆ２と信号ｆ４とでは位相が１８０度だけ異なっている。ここで、図４２に示されるように、一方の組の差動信号（入力信号）ｆ１（ｆ３）と他方の組の差動信号ｆ２（ｆ４）との位相差が９０度よりも小さかった場合を考える。なお、信号ｆ１〜ｆ４は、例えば、図５および図９に示される信号φ１〜φ４に対応する。
【００９５】
図４３に示されるように、入力信号ｆ１〜ｆ４は、それぞれ入力信号処理回路８０１の各入力信号処理部８１１〜８１４に供給され、基準信号（新たな入力信号）Ｆ１〜Ｆ４として出力され、位相合成回路８０２へ供給される。
すなわち、信号ｆ１，ｆ３および信号ｆ２，ｆ４が差動信号（相補信号）の場合には、差動信号ペア（ｆ１，ｆ３），（ｆ２，ｆ４）を等しい重みで合成して新しい差動信号対（Ｆ１，Ｆ３）を出力する。さらに、もとの差動信号ペアの一方の極性を取り替えたもの（ｆ２，ｆ４），（ｆ３，ｆ１）を等しい重みで合成して得られた差動信号対（Ｆ２，Ｆ４）も出力する。すなわち、Ｆ１〜Ｆ４は、位相合成による一定オフセット位相を除いて考えると、各入力信号処理部８１１〜８１４により、
Ｆ１＝（ｆ１＋ｆ２）／２
Ｆ２＝（ｆ２＋ｆ３）／２
Ｆ３＝（ｆ３＋ｆ４）／２
Ｆ４＝（ｆ４＋ｆ１−２π）／２
となるように処理される。ただし、０＜ｆ１＜ｆ２＜ｆ３＜ｆ４＜２πとなるように位相角を定義する。
【００９６】
ところで、Ｆｉに関して、隣接する位相の差を求めると、Ｆi+1 −Ｆｉ＝（ｆi+2 −ｆｉ）／２＝９０度となる。なぜなら、ｆｉとｆi+2 は、差動対の関係で１８０度（π）の位相差があるためである。具体的に、Ｆ２−Ｆ１＝（ｆ２＋ｆ３）／２−（ｆ１＋ｆ２）／２＝（ｆ３−ｆ１）／２＝９０度となり、また、Ｆ３−Ｆ２＝（ｆ３＋ｆ４）／２−（ｆ２＋ｆ３）／２＝（ｆ４−ｆ３）／２＝９０度となる。
【００９７】
従って、差動信号間の位相差（例えば、信号ｆ１と信号ｆ２との位相差）が正確に９０度でない場合でも、合成された信号の位相差（例えば，信号Ｆ１とＦ２との位相差）は９０度となっており、クロック発生や分配によるタイミング誤差の影響を受けないことがわかる。本第９実施例では、この正確に９０度の位相差を有する信号Ｆ１〜Ｆ４を位相合成回路８０２へ供給して所定の位相制御された出力信号を得るようになっている。
【００９８】
図４４は図４３に示すタイミング信号発生回路における位相合成回路の一例を示す回路図であり、前述した図１１の位相合成回路５に相当する。また、図４５は図４４に示す位相合成回路における重みの変化の一例を示す図である。
図４４に示されるように、位相合成回路（可変重みインターポレータ）８０２には、それぞれ入力信号処理部８１１〜８１４により処理された信号（入力位相）Ｆ１〜Ｆ４が供給される。この位相合成回路８０２は、信号Ｆ１，Ｆ３、Ｆ２，Ｆ４、Ｆ３，Ｆ１、Ｆ４，Ｆ２が供給された差動対トランジスタ８２１，８２２、８２４，８２５、８２７，８２８、８３０，８３１と、重み（重み信号）Ｗ１，Ｗ２，Ｗ３，Ｗ４がゲートに供給されたトランジスタ８２３，８２６，８２９，８３２と、各差動対トランジスタに共通接続された負荷デバイス８３３と、出力バッファ８３４とを備えている。ここで、出力バッファ８３４は負荷デバイス８３３の両端における小振幅の信号レベルを大振幅(Full ＣＭＯＳ振幅）の出力信号に変換するためのものであり、図４４の回路では、遅延が電源電圧に依存しにくいサプライ・インセンスィティブ・バッファ回路（図３１参照）として構成されている。なお、図４４では、重み信号発生回路等の構成は省略されている。
【００９９】
位相合成回路８０２の動作は、例えば、前述した図１１に示す位相合成回路５と同様であり、重み信号Ｗ１，Ｗ２，Ｗ３，Ｗ４は、トランジスタ８２３，８２６，８２９，８３２の各ゲートに供給され、図４５に示すように変化させることで、例えば、全体で６ビットの位相精度を得るようになっている。このように、本回路では、入力信号が２組の差動信号と少ない信号線数であるが、可変重みインターポレータ（位相合成回路）８０２の入力信号は高い相対位相精度を有し、また、可変重みインターポレータ８０２の直線性が優れていることから高精度のタイミング信号の発生が可能である。
【０１００】
図４６は図４２に示す動作原理を適用したタイミング信号発生回路の第１０実施例を概略的に示すブロック回路図であり、図４７は図４６に示すタイミング信号発生回路における位相合成回路の一例を示す回路図である。図４６において、参照符号８４１〜８４４は重み処理部を示している。
図４６に示されるように、本第１０実施例のタイミング信号発生回路における位相合成回路８０２は、各重み（Ｗ１〜Ｗ４）と全ての入力位相（信号Ｆ１〜Ｆ４）が供給された４つの重み処理部８４１〜８４４を備えて構成される。
【０１０１】
図４７に示されるように、各重み処理部（８４１）は、負荷を構成するｐＭＯＳトランジスタ８４０１〜８４０４、および、ｎＭＯＳトランジスタ８４０５〜８４１３を備える。トランジスタ８４０５，８４０６および８４０８，８４０９はそれぞれ差動対を構成し、信号Ｆ１〜Ｆ４により重み（Ｗ１）の重み付けを行い、トランジスタ８４１１および８４１２を介して負荷デバイス８３３に接続される。ここで、重み処理部は、４つの重みＷ１〜Ｗ４に対して４つ（８４１〜８４４）設けられ、それぞれ負荷デバイス８３３に接続されて合成され、出力バッファ８３４を介してタイミング信号が出力される。なお、図４６に示す第１０実施例においても、図４４の回路と同様に、出力バッファとしてサプライ・インセンスィティブ・バッファ回路８３４を使用するようになっている。
【０１０２】
このように、本第１０実施例では、固定重みインターポレータ（重み処理部８４１〜８４４）の出力を直接可変重みインターポレータ８０２に入力することで、コンパレータによるＣＭＯＳフル振幅レベルへの変換を省き、より一層の高速化および低消費電力化を図るようになっている。
前述したように、差動信号（差動クロック信号）は、その信号の相補的な変化および差動信号を伝送する配線の結合等によりその位相差はほぼ正確に１８０度を保ことができ、従って、例えば、２組の差動信号の間（例えば，ｆ１，ｆ２）で位相がずれたとしても、上述のように処理した信号（例えば、Ｆ１＝（ｆ１＋ｆ２）／２，Ｆ２＝（ｆ２＋ｆ３）／２）では、その位相差を所定の値（例えば、９０度：１８０度／２）にすることができる。これは、２組の差動信号だけでなく、例えば、３組の差動信号（ｆ１，ｆ４；ｆ２，ｆ５；ｆ３，ｆ６）の場合も同様であり、後述するように、Ｆ１＝（ｆ１＋ｆ２＋ｆ３）／３，Ｆ２＝（ｆ２＋ｆ３＋ｆ４）／３，Ｆ３＝（ｆ３＋ｆ４＋ｆ５）／３というように処理することで、信号Ｆ１とＦ２の間の位相差、および、信号Ｆ２とＦ３の間の位相差等を正確に６０度（１８０度／３）とすることができる。
【０１０３】
図４８は本発明の第２の形態としてのタイミング信号発生回路の他の動作原理を説明するための図であり、図４９は図４８に示す動作原理を適用したタイミング信号発生回路の第１１実施例を概略的に示すブロック回路図である。図４９において、参照符号９０１は６つの入力信号処理部９１１〜９１６を有する入力信号処理回路を示し、また、９０２は位相合成回路を示している。ここで、各入力信号処理部９１１〜９１６は、それぞれ３入力の等重みのインターポレータとして構成することができる。
【０１０４】
図４８および図４９に示されるように、本第１１実施例のタイミング信号発生回路は、互いの位相差が６０度付近にある３組の差動信号（ｆ１，ｆ４；ｆ２，ｆ５；ｆ３，ｆ６）を入力信号として使用する。これらの信号ｆ１〜ｆ６は、６位相信号と考えてもよいが、差動であるため２つおきの位相は、それぞれ１８０度の位相差である。すなわち、信号ｆ１と信号ｆ４とでは位相が１８０度だけ異なっており、また、信号ｆ２と信号ｆ５とでは位相が１８０度だけ異なっており、そして、信号ｆ３と信号ｆ６とでは位相が１８０度だけ異なっている。
【０１０５】
ここで、図４９に示されるように、３組の差動信号（ｆ１，ｆ４；ｆ２，ｆ５；ｆ３，ｆ６）は、例えば、ＰＬＬ回路９０３によりチップ外部から供給されるクロックｃｌｋに同期した信号を発生し、それをＤＬＬ部９６１〜９６３、位相検出器９０４、および、チャージポンプ９０５を使用して位相分割し、バッファ９７１〜９７３を介して、位相が１２０度ずつ異なる３組の差動信号（ｆ１，ｆ４；ｆ２，ｆ５；ｆ３，ｆ６）を入力信号処理回路９０１へ供給するようになっている。
【０１０６】
ところで、上記入力信号（３組の差動信号ｆ１，ｆ４；ｆ２，ｆ５；ｆ３，ｆ６）は、例えば、他の様々な回路を駆動するためにも使用され、そのために入力回路の入力容量や配線容量等による遅延のために、それらの位相差が正確に１２０度となっていないことがあり得る。なお、各差動信号（差動クロック信号）は、その信号の相補的な変化および差動信号を伝送する配線の結合等によりその位相差はほぼ正確に１８０度を保ことができる。
【０１０７】
そこで、本第１１実施例では、図４２を参照して説明した２組の差動信号（ｆ１，ｆ３；ｆ２，ｆ４）の場合と同様に、以下のように処理して新たな信号Ｆ１〜Ｆ６を発生し、これらの信号Ｆ１〜Ｆ６を用いてタイミング信号を発生する。
すなわち、図４９に示されるように、Ｆ１〜Ｆ６は、位相合成による一定オフセット位相を除いて考えると、各入力信号処理部９１１〜９１６により、
Ｆ１＝（ｆ１＋ｆ２＋ｆ３）／３
Ｆ２＝（ｆ２＋ｆ３＋ｆ４）／３
Ｆ３＝（ｆ３＋ｆ４＋ｆ５）／３
Ｆ４＝（ｆ４＋ｆ５＋ｆ６）／３
Ｆ５＝（ｆ５＋ｆ６＋ｆ１＋２π）／３
Ｆ６＝（ｆ６＋ｆ１＋ｆ２＋４π）／３
というように処理することで、信号Ｆ１とＦ２の間の位相差，信号Ｆ２とＦ３の間の位相差、および、信号Ｆ３とＦ４の間の位相差をそれぞれ正確に６０度（１８０度／３）とすることができる。なお、本発明に係る第２の形態は、２組の差動信号（ｆ１，ｆ３；ｆ２，ｆ４）および３組の差動信号（ｆ１，ｆ４；ｆ２，ｆ５；ｆ３，ｆ６）だけでなく、さらに多数組の差動信号に対しても、同様の処理を行うことができる。さらに、前述したように、各信号の位相の間に特定の関係がない場合であっても、例えば、ｆ１とｆ２、ｆ２とｆ３、…の組を合成し、それぞれの中間位相を作る（Ｆ１＝（ｆ１＋ｆ２）／２，Ｆ２＝（ｆ２＋ｆ３）／２，…）ことにより、各信号の誤差を低減することが可能である。
【０１０８】
図５０は図４９に示すタイミング信号発生回路における位相合成回路の一例を示す回路図であり、図５１は図５０に示す位相合成回路における重みの変化の一例を示す図である。
図５０に示されるように、位相合成回路（可変重みインターポレータ）９０２には、それぞれ入力信号処理部９１１〜９１６により処理された信号（入力位相）Ｆ１〜Ｆ６が供給される。この位相合成回路９０２は、信号Ｆ１，Ｆ４、Ｆ２，Ｆ５、Ｆ３，Ｆ６を反転するスイッチ９２１，９２２，９２３と、これらスイッチ９２１〜９２３の出力が供給された差動対トランジスタ９２０１，９２０２、９２０４，９２０５、９２０７，９２０８と、重み（重み信号）Ｗ１，Ｗ２，Ｗ３がゲートに供給されたトランジスタ９２０３，９２０６，９２０９と、各差動対トランジスタに共通接続された負荷デバイス９２１０と、出力バッファ９２１１とを備えている。
【０１０９】
ここで、重みＷ１〜Ｗ３（電流：図１２（ａ）参照）は、例えば、位相制御コードから重みを生成する重み信号発生回路（Ｄ／Ａコンバータ：５１，５３０）の出力として得られるものであり、例えば、２ビットの極性制御信号と４ビットの重み制御信号から成る位相制御コードにより発生される。すなわち、図５１に示されるように、例えば、重みＷ１は位相が９０度〜２７０度の範囲で反転され、重みＷ２は位相が１５０度〜３３０度の範囲で反転され、そして、重みＷ３は位相が２１０度〜３９０（３０）度の範囲で反転される。また、信号Ｆ１，Ｆ４、Ｆ２，Ｆ５、Ｆ３，Ｆ６は、スイッチ９２１，９２２，９２３により各差動対に入力される差動信号の極性を切り替えるようになっている。
【０１１０】
そして、重みＷ１〜Ｗ３によりテイルカレント(Tail Current)が制御された差動対（９２０１，９２０２、９２０４，９２０５、９２０７，９２０８）の電流を負荷デバイス９２１０で積分し、得られた差動信号のゼロクロスを検出することで出力を得るようになっている。なお、位相合成回路９０２の負荷デバイス９２１０は、例えば、差動インピーダンスが高抵抗となるクロスカップルｐＭＯＳ負荷に積分容量を付加したものである。このクロスカップルｐＭＯＳ負荷は、前述したように、差動信号に対しては高いインピーダンスを示すが同相信号に対しては低いインピーダンスとなり、特に、コモンモードフィードバック回路を設けなくともコモンモード電圧が高レベル或いは低レベルにドリフトすることがない。この負荷デバイス９２１０に出力バッファ（コンパレータ）９２１１を接続して、小振幅の信号から大振幅(Full ＣＭＯＳ振幅）の出力信号に変換する。図５０の回路において、出力バッファ９２１１は、例えば、遅延が電源電圧に依存しにくいサプライ・インセンスィティブ・バッファ回路が使用される。このように、図５０に示す位相合成回路は、少ない入力位相数による簡単な構成で高精度なタイミング信号発生回路を構成することができる。
【０１１１】
図５２は図４９に示すタイミング信号発生回路における位相合成回路の他の例を示す回路図であり、図５３は図５２に示す位相合成回路における重みの変化の一例を示す図である。
図５２に示されるように、位相合成回路（可変重みインターポレータ）９０２は、信号Ｆ１，Ｆ４、Ｆ２，Ｆ５、…、Ｆ６，Ｆ３が供給された差動対トランジスタ９３０１，９３０２、９３０４，９３０５、…、９３１６，９３１７と、重み（重み信号）Ｗ１，Ｗ２，…，Ｗ６がゲートに供給されたトランジスタ９３０３，９３０６，…，９３１８と、各差動対トランジスタに共通接続された負荷デバイス９２１０と、出力バッファ９２１１とを備えている。すなわち、図５２に示す位相合成回路は、図５０の位相合成回路におけるスイッチ９２１〜９２３を設けて信号Ｆ１，Ｆ４、Ｆ２，Ｆ５、Ｆ３，Ｆ６の極性を制御することなく、各信号をそれぞれの差動対に供給するようになっている。なお、各重みＷ１〜Ｗ６は、図５３に示されるように変化する。
【０１１２】
すなわち、図５２に示す位相合成回路では、３位相入力ではなく６位相入力となっており、例えば、６ビットのコードで図５３に示すように変化する重みＷ１〜Ｗ６を与えることにより、差動対への入力信号の極性反転を不要にしている。この図５２に示す位相合成回路は、図５０の位相合成回路よりも入力位相数は増加することになるが、極性反転に伴う入力信号の乱れがなくなるためより一層高精度のタイミング信号の発生が可能となる。
【０１１３】
このように、本発明の第２の形態によれば、高精度のタイミング信号を、基準信号の発生および配送する場合の位相誤差の影響を受けずに発生することが可能になる。
付記  本発明は以下の特徴を有する。
（付記１）  ３つ以上の異なる位相の入力信号をもとにして制御信号で位相制御された周期的タイミング波形を合成する位相合成回路であって、
前記制御信号に応じた重みを発生する重み信号発生手段と、
前記各入力信号に対して正または負の一方の極性の前記重みをそれぞれ与える重み付け手段とを具備することを特徴とする位相合成回路。（請求項１）
（付記２）  ２つ以上の異なる位相の入力信号をもとにして制御信号で位相制御された周期的タイミング波形を合成する位相合成回路であって、
前記制御信号に応じた重みを発生する重み信号発生手段と、
前記各入力信号に対して正負両方の極性を取り得る前記重みをそれぞれ与える重み付け手段とを具備することを特徴とする位相合成回路。（請求項２）
（付記３）  付記２に記載の位相合成回路において、前記重み付け手段は、前記各入力信号に対して正または負の一方の極性の可変の重みを与える手段と、該重み付けられた後に前記重みの極性を反転する手段とを具備することを特徴とする位相合成回路。（請求項３）
（付記４）  付記１または２に記載の位相合成回路において、該位相合成回路は、さらに、前記重み付けが行われた入力信号の和を積分する積分手段を具備することを特徴とする位相合成回路。
（付記５）  付記１または２に記載の位相合成回路において、前記制御信号は、ディジタルの制御コードとして供給され、前記重み信号発生手段は、該制御コードをディジタル−アナログ変換して重みを信号を発生することを特徴とする位相合成回路。
（付記６）  付記５に記載の位相合成回路において、前記重み信号は、電流信号であることを特徴とする位相合成回路。
（付記７）  付記１または２に記載の位相合成回路において、前記異なる位相の入力信号は、直接に前記重み付け手段に供給されることを特徴とする位相合成回路。
（付記８）  付記１または２に記載の位相合成回路において、前記重み付け手段は、前記重みと共に増減する出力振幅をもつプリドライバと、該プリドライバにより駆動される重み付き信号発生回路とを備えていることを特徴とする位相合成回路。
（付記９）  付記１または２に記載の位相合成回路において、前記制御信号が変化した場合、該制御信号に対応して生成される重みが変化するのに要する時間を、該位相合成回路の入力信号の周期と同程度にしたことを特徴とする位相合成回路。
（付記１０）  付記１に記載の位相合成回路において、該位相合成回路は、２つの異なる位相信号が供給された複数の位相合成ユニットと、該複数の位相合成ユニットの出力のいずれかを選択するセレクタとを具備することを特徴とする位相合成回路。
（付記１１）  付記１または２に記載の位相合成回路において、前記入力信号を、複数の位相を持つ第１の入力信号の組から、当該第１の入力信号を合成して得られた複数の位相を持つ第２の入力信号の組として構成することを特徴とする位相合成回路。（請求項４）
（付記１２）  付記１１に記載の位相合成回路において、前記第１の入力信号の組を、差動信号の集合で構成し、且つ、前記第２の入力信号の組を、該複数の位相を持つ第１の入力信号の等しい重み付け合成により合成することを特徴とする位相合成回路。（請求項５）
（付記１３）  付記１２に記載の位相合成回路において、前記第１の入力信号の組を、隣接する複数の信号の等しい重み付け合成を行って、前記第２の入力信号の組を合成するようにしたことを特徴とする位相合成回路。
（付記１４）  付記１２に記載の位相合成回路において、前記第１の入力信号の組は互いの位相差がほぼ９０度前後である２組の差動信号であり、当該２組の差動信号を等しい重みで合成することにより、２組の差動信号である前記第２の入力信号の組を発生することを特徴とする位相合成回路。
（付記１５）  付記１２に記載の位相合成回路において、前記第１の入力信号の組は互いの位相差がほぼ６０度前後である３組の差動信号であり、当該３組の差動信号を等しい重みで合成することにより、３組の差動信号である前記第２の入力信号の組を発生することを特徴とする位相合成回路。
（付記１６）  ３つ以上の異なる位相信号を発生する位相信号発生手段と、
該位相信号発生手段からの位相信号をもとにして制御信号で位相制御された周期的なタイミング波形を合成する位相合成回路と、
前記制御信号を発生する制御信号発生手段とを備え、
前記位相合成回路は、前記制御信号に応じた重みを発生する重み信号発生手段と、前記各位相信号に対して正または負の一方の極性の前記重みをそれぞれ与える重み付け手段とを具備することを特徴とするタイミング信号発生回路。（請求項６）
（付記１７）  ２つ以上の異なる位相信号を発生する位相信号発生手段と、
該位相信号発生手段からの位相信号をもとにして制御信号で位相制御された周期的なタイミング波形を合成する位相合成回路と、
前記制御信号を発生する制御信号発生手段とを備え、
前記位相合成回路は、前記制御信号に応じた重みを発生する重み信号発生手段と、前記各位相信号に対して正負両方の極性を取り得る前記重みをそれぞれ与える重み付け手段とを具備することを特徴とするタイミング信号発生回路。（請求項７）
（付記１８）  付記１７に記載のタイミング信号発生回路において、前記重み付け手段は、前記各位相信号に対して正または負の一方の極性の可変の重みを与える手段と、該重み付けられた後に前記重みの極性を反転する手段とを具備することを特徴とするタイミング信号発生回路。
（付記１９）  付記１６または１７に記載のタイミング信号発生回路において、前記位相合成回路は、さらに、前記重み付けが行われた入力信号の和を積分する積分手段を備えていることを特徴とするタイミング信号発生回路。
（付記２０）  付記１６または１７に記載のタイミング信号発生回路において、前記制御信号発生手段は、所定ビットの制御コードを発生し、前記重み信号発生手段は、該制御信号発生手段からの制御コードをディジタル−アナログ変換して重みを信号を発生することを特徴とするタイミング信号発生回路。
（付記２１）  付記２０に記載のタイミング信号発生回路において、前記重み信号は、電流信号であることを特徴とするタイミング信号発生回路。
（付記２２）  付記１６または１７に記載のタイミング信号発生回路において、前記異なる位相信号は、直接に前記重み付け手段に供給されることを特徴とするタイミング信号発生回路。
（付記２３）  付記１６または１７に記載のタイミング信号発生回路において、前記重み付け手段は、前記重みと共に増減する出力振幅をもつプリドライバと、該プリドライバにより駆動される重み付き信号発生回路とを備えていることを特徴とするタイミング信号発生回路。
（付記２４）  付記１６または１７に記載のタイミング信号発生回路において、前記制御信号が変化した場合、該制御信号に対応して生成される重みが変化するのに要する時間を、前記位相合成回路の位相信号の周期と同程度にしたことを特徴とするタイミング信号発生回路。
（付記２５）  付記１６に記載のタイミング信号発生回路において、前記位相合成回路は、２つの異なる位相信号が供給された複数の位相合成ユニットと、該複数の位相合成ユニットの出力のいずれかを選択するセレクタとを具備することを特徴とするタイミング信号発生回路。
（付記２６）  付記１６または１７に記載のタイミング信号発生回路において、前記位相信号発生手段は、位相が互いに９０度異なる４相の位相信号を発生することを特徴とするタイミング信号発生回路。
（付記２７）  付記２６に記載のタイミング信号発生回路において、前記位相信号発生手段は、ＤＬＬを用いた４相クロック発生回路であることを特徴とするタイミング信号発生回路。
（付記２８）  付記１６または１７に記載のタイミング信号発生回路において、該タイミング信号発生回路は、半導体集積回路装置における内部クロックを発生し、且つ、前記制御信号発生手段は、外部から供給される外部クロックと前記内部クロックとの位相のずれに応じた制御信号を発生することを特徴とするタイミング信号発生回路。
（付記２９）  付記２８に記載のタイミング信号発生回路において、前記制御信号発生手段は、前記外部クロックと前記内部クロックとの位相のずれが所定の値よりも大きい場合にだけ前記制御コードを変化させることを特徴とするタイミング信号発生回路。
（付記３０）  付記１６または１７に記載のタイミング信号発生回路において、前記入力信号を、複数の位相を持つ第１の入力信号の組から、当該第１の入力信号を合成して得られた複数の位相を持つ第２の入力信号の組として構成することを特徴とするタイミング信号発生回路。（請求項８）
（付記３１）  付記３０に記載のタイミング信号発生回路において、前記第１の入力信号の組を、差動信号の集合で構成し、且つ、前記第２の入力信号の組を、該複数の位相を持つ第１の入力信号の等しい重み付け合成により合成することを特徴とするタイミング信号発生回路。（請求項９）
（付記３２）  付記３１に記載のタイミング信号発生回路において、前記第１の入力信号の組を、隣接する複数の信号の等しい重み付け合成を行って、前記第２の入力信号の組を合成するようにしたことを特徴とするタイミング信号発生回路。
（付記３３）  付記３１に記載のタイミング信号発生回路において、前記第１の入力信号の組は互いの位相差がほぼ９０度前後である２組の差動信号であり、当該２組の差動信号を等しい重みで合成することにより、２組の差動信号である前記第２の入力信号の組を発生することを特徴とするタイミング信号発生回路。
（付記３４）  付記３１に記載のタイミング信号発生回路において、前記第１の入力信号の組は互いの位相差がほぼ６０度前後である３組の差動信号であり、当該３組の差動信号を等しい重みで合成することにより、３組の差動信号である前記第２の入力信号の組を発生することを特徴とするタイミング信号発生回路。
【０１１４】
【発明の効果】
以上、詳述したように、本発明によれば、少ない入力位相数による簡単な構成で高精度なタイミング信号発生回路を提供することができる。さらに、本発明によれば、位相誤差やジッターの要因である位相セレクタ回路を不要とすることもできる。
【図面の簡単な説明】
【図１】本発明に係る位相合成回路の原理を説明するための図（その１）である。
【図２】本発明に係る位相合成回路の原理を説明するための図（その２）である。
【図３】図１の変形を説明するための図である。
【図４】図２の変形を説明するための図である。
【図５】本発明に係るタイミング信号発生回路の第１実施例を示すブロック図である。
【図６】図５に示すタイミング信号発生回路の４相クロック発生回路における位相検出器の一例を示す回路図である。
【図７】図５に示すタイミング信号発生回路の４相クロック発生回路におけるチャージポンプの一例を示す回路図である。
【図８】図５に示すタイミング信号発生回路の４相クロック発生回路における遅延段の一例を示す回路図である。
【図９】図５に示すタイミング信号発生回路の４相クロック発生回路における差動バッファの一例を示す回路図である。
【図１０】図５に示すタイミング信号発生回路におけるレシーバの一例を示す回路図である。
【図１１】図５に示すタイミング信号発生回路における位相合成回路の一例を示す回路図である。
【図１２】図１１に示す制御信号発生回路における重みの与え方を説明するための図である。
【図１３】図１１に示す位相合成回路における負荷デバイスの一例を示す回路図である。
【図１４】図５に示すタイミング信号発生回路における制御信号発生回路の一例を示すブロック回路図である。
【図１５】図１４に示す制御信号発生回路におけるアップダウン・カウンタの一例を示すブロック回路図である。
【図１６】図１５に示すアップダウン・カウンタにおけるシフトレジスタに供給するクロック発生回路の一例を示す回路図である。
【図１７】図１６に示すクロック発生回路におけるスイッチの構成例を示す回路図である。
【図１８】図１４におけるＤ／Ａコンバータの一例を示す回路図である。
【図１９】図１８に示すＤ／Ａコンバータで使用する重み選択用制御信号を発生する回路の一例を示す回路図である。
【図２０】本発明に係るタイミング信号発生回路の第２実施例としての位相合成回路の一例を示すブロック回路図である。
【図２１】図２０に示す位相合成回路におけるＤ／Ａコンバータの一例を示す回路図である。
【図２２】図２０に示す位相合成回路におけるプリドライバの一例を示すブロック回路図である。
【図２３】図２２に示すプリドライバにおけるプリドライバユニットの一例を示す回路図である。
【図２４】図２０に示す位相合成回路におけるミキサおよび出力バッファの一例を示すブロック回路図である。
【図２５】図２４に示すミキサおよび出力バッファにおけるミキサ部の一例を示す回路図である。
【図２６】図２４に示すミキサおよび出力バッファにおける出力バッファ部の一例を示す回路図である。
【図２７】図２０に示す位相合成回路における重み処理回路の一例を示す回路図である。
【図２８】本発明に係るタイミング信号発生回路における４相クロック発生回路の他の例を示す回路図である。
【図２９】本発明のタイミング信号発生回路における重みの変化の一例を示す図である。
【図３０】本発明のタイミング信号発生回路における重みの変化の他の例を示す図である。
【図３１】本発明に係るタイミング信号発生回路の第３実施例としての位相合成回路の一例を示すブロック回路図である。
【図３２】本発明に係るタイミング信号発生回路の第４実施例としての位相合成回路の一例を示す回路図である。
【図３３】本発明に係るタイミング信号発生回路の第５実施例としての位相合成回路の一例を示す回路図である。
【図３４】本発明に係るタイミング信号発生回路の第６実施例としての位相合成回路の一例を示す回路図である。
【図３５】図３４に示す位相合成回路における重みの変化の一例を示す図である。
【図３６】本発明に係るタイミング信号発生回路の第７実施例としての位相合成回路におけるプリドライバの一例を示す回路図である。
【図３７】本発明に係るタイミング信号発生回路の第８実施例としての位相合成回路における重み信号発生回路の一例を示す回路図である。
【図３８】本発明の位相合成回路に適用する差動対の変形例を示す回路図である。
【図３９】位相合成回路に使用する入力信号の位相がずれた場合の問題点を説明するための図である。
【図４０】本発明の第２の形態としてのタイミング信号発生回路の原理を説明するための図である。
【図４１】図４０に示すタイミング信号発生回路を概略的に示すブロック図である。
【図４２】本発明の第２の形態としてのタイミング信号発生回路の一動作原理を説明するための図である。
【図４３】図４２に示す動作原理を適用したタイミング信号発生回路の第９実施例を概略的に示すブロック回路図である。
【図４４】図４３に示すタイミング信号発生回路における位相合成回路の一例を示す回路図である。
【図４５】図４４に示す位相合成回路における重みの変化の一例を示す図である。
【図４６】図４２に示す動作原理を適用したタイミング信号発生回路の第１０実施例を概略的に示すブロック回路図である。
【図４７】図４６に示すタイミング信号発生回路における位相合成回路の一例を示す回路図である。
【図４８】本発明の第２の形態としてのタイミング信号発生回路の他の動作原理を説明するための図である。
【図４９】図４８に示す動作原理を適用したタイミング信号発生回路の第１１実施例を概略的に示すブロック回路図である。
【図５０】図４９に示すタイミング信号発生回路における位相合成回路の一例を示す回路図である。
【図５１】図５０に示す位相合成回路における重みの変化の一例を示す図である。
【図５２】図４９に示すタイミング信号発生回路における位相合成回路の他の例を示す回路図である。
【図５３】図５２に示す位相合成回路における重みの変化の一例を示す図である。
【符号の説明】
１…４相クロック発生回路
２…ＰＬＬ回路
３…レシーバ
４…制御信号発生回路
５，７１００，７２００，７３００，８０２，９０２…位相合成回路
１１…位相検出器
１２…チャージポンプ
４１…アップダウン信号発生回路
４２…アップダウン・カウンタ（ジョンソンカウンタ）
５１，７５００…重み信号発生回路
５２…負荷デバイス
１３０；１３１〜１３５…遅延段
１５０；１５１，１５２…差動バッファ
５３０…Ｄ／Ａコンバータ
５４１〜５４４…重み処理回路
５５０，７４００…プリドライバ
５５１〜５５４…プリドライバユニット
５６０…ミキサおよび出力バッファ
５６１…ミキサ部
５６２…出力バッファ部
Ｗ１〜Ｗ４，Ｗ１〜Ｗ６…重み
φ１〜φ４，ｆ１〜ｆ４，ｆ１〜ｆ６…入力位相（入力信号，位相信号）
Ｆ１〜Ｆ４，Ｆ１〜Ｆ６…処理された信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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