(57)【特許請求の範囲】
【請求項１】
メモリセルから入力信号を受ける入力ノードと、出力信号を生じる出力ノードと、入力信号に応答して出力信号を生ぜしめる手段とを有する出力バッファ回路であって、入力信号に応答して出力信号を生ぜしめる前記手段が、
入力信号に応答して、前記出力ノードに又は前記出力ノードから電流を流す第１電流制御手段と、
入力信号に応答して、前記出力ノードに又は前記出力ノードから電流を流す第２電流制御手段と、
入力信号に応答して、前記出力ノードに又は前記出力ノードから電流を流す第３電流制御手段と、
入力信号に応答して出力信号を生ぜしめる前記手段を通る電流の流れを選択的に制御する手段と、
前記第２及び第３電流制御手段を制御信号に応答して前記入力ノード及び出力ノードに動作的に接続する手段と
を具える出力バッファ回路。
【請求項２】
請求項１に記載の出力バッファ回路において、前記第１及び第２電流制御手段の各々がインバータを有する出力バッファ回路。
【請求項３】
請求項２に記載の出力バッファ回路において、前記第１及び第２電流制御手段のインバータの各々が、電源電圧の点と接地電圧の点との間で直列に接続されたＮチャネルトランジスタ及びＰチャネルトランジスタを有している出力バッファ回路。
【請求項４】
請求項３に記載の出力バッファ回路において、制御信号に応答して前記第１及び第２電流制御手段の双方又はいずれか一方を入力ノード及び出力ノードに動作的に接続する前記手段が、
出力ノードと接地電圧の点との間で前記第１又は第２電流制御手段のＮチャネルトランジスタと直列に接続された第１スイッチングトランジスタと、
出力ノードと電源電圧の点との間で前記第１又は第２電流制御手段の対応するＰチャネルトランジスタと直列に接続された第２スイッチングトランジスタと
を具えている出力バッファ回路。
【請求項５】
請求項１に記載の出力バッファ回路において、電流の流れを選択的に制御する前記手段が出力信号の強度の制御及び選択の双方又はいずれか一方を行うようになっている出力バッファ回路。
【請求項６】
請求項１に記載の出力バッファ回路において、前記第１、第２及び第３電流制御手段が入力ノードと出力ノードとの間で並列に接合されているか、又は接続しうるようになっている出力バッファ回路。
【請求項７】
請求項１に記載の出力バッファ回路において、前記第２及び第３電流制御手段を制御信号に応答して前記入力ノード及び出力ノードに動作的に接続する前記手段は、動作的に接続された電流制御手段が出力ノードに電流を供給しうるようになっている出力バッファ回路。
【請求項８】
請求項１に記載の出力バッファ回路において、前記第２及び第３電流制御手段を制御信号に応答して前記入力ノード及び出力ノードに動作的に接続する前記手段は、
（ｉ）第１制御信号に応答して前記第２電流制御手段を入力及び出力ノードに動作的に接続するとともに、
（ii）第２制御信号に応答して前記第３電流制御手段を入力及び出力ノードに動作的に接続するようになっている出力バッファ回路。
【請求項９】
出力バッファの駆動力を選択的に制御するシステムであって、このシステムが、メモリセルと、
このメモリセルから入力信号を入力ノードで受けるようにした請求項２に記載の出力バッファ回路と
を具えるシステム。
【請求項１０】
請求項９に記載のシステムにおいて、このシステムが更に、制御信号を発生する手段を有しているシステム。
【請求項１１】
請求項１０に記載のシステムにおいて、制御信号を発生する前記手段が、予め決定した大きさの電圧を形成する手段を有しているシステム。
【請求項１２】
請求項１１に記載のシステムにおいて、予め決定した大きさの電圧を形成する前記手段が更に、選択的に制御する前記手段に予め決定した電圧を与えるように構成した抵抗を有するシステム。
【請求項１３】
請求項１０に記載のシステムにおいて、
制御信号を発生する前記手段が、複数の信号を発生する手段を有し、
このシステムが更に、これら複数の信号を表わすデータを記憶する手段を有しているシステム。
【請求項１４】
請求項１０に記載のシステムにおいて、
制御信号を発生する前記手段が、一意的に識別しうる複数の信号を発生する手段を有し、
このシステムが更に、これら複数の信号を表わすデータを記憶する手段を有しているシステム。
【請求項１５】
駆動力を選択しうる出力バッファシステムであって、この出力バッファシステムがパッケージ入集積回路を有し、このパッケージ入集積回路が、
（ｉ）メモリセルから得られる入力信号から出力信号を発生させるとともに、（ii）制御信号を受けるバッファ回路であって、制御信号が第１状態にある際に第１駆動力を有するとともに、制御信号が第２状態にある際に第２駆動力を有するようにした当該バッファ回路と、
前記制御信号を受けるパッケージリード線と、
前記パッケージ入集積回路の外部にあり、前記制御信号を発生する駆動力セレクタ回路と
を具えるようにした出力バッファシステム。
【請求項１６】
請求項１５に記載の出力バッファシステムにおいて、前記バッファ回路が、
入力信号を受ける第１バッファと、
この第１バッファと並列に結合された第２バッファと、
制御信号の予め決定した状態に応答して前記第２バッファを少なくとも１つの電流源に動作的に接続するスイッチと
を具えている出力バッファシステム。
【請求項１７】
請求項１５に記載の出力バッファシステムにおいて、前記バッファ回路は、前記制御信号が第３状態にある際に第３駆動力を有するようにした出力バッファシステム。
【請求項１８】
請求項１５に記載の出力バッファシステムにおいて、前記駆動力セレクタ回路が、第１の予め決定した電圧と、第２の予め決定した電圧と、デフォルト値とから少なくとも２つを選択するように構成されたスイッチを有する出力バッファシステム。
【請求項１９】
請求項１７に記載の出力バッファシステムにおいて、前記駆動力セレクタ回路が更に、前記スイッチと電圧源との間に結合された少なくとも１つの抵抗を有する出力バッファシステム。
【請求項２０】
請求項１に記載の出力バッファ回路において、動作的に接続する前記手段が、第１及び第２制御信号の双方に応答して前記第３電流制御手段を第１及び第２ノードに動作的に接続するようになっている出力バッファ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置、特にこのようなメモリ装置の出力バッファに関するものである。更に特定すると、本発明は駆動力を選択しうる半導体メモリ出力バッファ回路に関するものである。
【０００２】
【従来の技術】
現在、スタティックランダムアクセルメモリ（ＳＲＡＭ）のような半導体メモリ装置は、メモリ装置のメモリセルと関連する出力バッファが特定の駆動能力（すなわち“駆動力”）を有するように設計されている。（メモリセルが論理的な高レベル信号を生じる際の駆動力はメモリセルが論理的な低レベル信号を生じる際の駆動力と相違させることができる。）出力バッファの駆動力は、出力バッファの出力信号をある状態から他の状態に（すなわち、論理的高レベル信号から論理的低レベル信号に且つその逆に）切換えうる電流の量や、出力バッファから供給しうる電流の定常状態の量を決定する。
【０００３】
メモリ装置は、このメモリ装置内に記憶したデータが供給されうる種々の他の電気回路及び／又は電気素子（受信装置）と相互接続させることができる。更に、これらの受信装置は種々の方法でメモリ装置と相互接続させることができる。従って、メモリ装置の出力バッファからの出力信号によって駆動し且つ切換える必要がある電気負荷は、受信装置の特性と、メモリ装置及び受信装置間の相互接続の特性とに応じて広く変えることができる。
【０００４】
メモリ装置の出力バッファの駆動力は出力バッファの出力ノードに存在する電気負荷と適切に整合しなくなるおそれがある（すなわち駆動力はあまりにも強くなりすぎるか、或いはあまりにも弱くなりずきるおそれがある）こと明らかである。ＳＲＡＭは例えば、代表的に、ＳＲＡＭの出力バッファが集中容量性負荷として表わすことのできる電気負荷を駆動し且つ切換えるように設計されている電気及び／又は電子装置のシステムに用いられている。しかし、多くの現在の電子システムでは、ＳＲＡＭは集中容量性負荷としてではなく分布容量性負荷として、より正確に形成された電気負荷を駆動し且つ切換える必要があり、従って出力バッファは種々の駆動特性を有するようにする必要がある。
【０００５】
要するに、出力バッファを駆動する必要のあるあらゆる電気負荷に対し１つの出力バッファ駆動力では満足できない。例えば、通信線路の電気負荷を駆動する出力バッファの駆動力があまりにも強すぎると、出力バッファのインピーダンスは、スイッチング中に通信線路に信号（電流及び電圧）反射を生ぜしめるのに充分な大きさのインピーダンス不整合を出力バッファと通信線路との間に導入する程度に低くなるおそれがある。出力バッファの駆動力があまりにも大きくなりすぎると、これらの信号反射は、メモリ装置が一部を成している電子システムの故障（“システム故障”）を生じるのに足りる雑音を受信装置に誘起する程度に大きくなるおそれがある。更に、集中容量性電気負荷を駆動すると、あまりにも大きずきる駆動力を有する出力バッファが、スイッチング中受信装置の入力バッファに過大の電圧オーバーシュート及び／又はアンダーシュートを生ぜしめるおそれがある。これらのオーバーシュート及びアンダーシュートは、例えば論理状態を間違って変えたり或いは電子システムの他の装置に（極端な場合これらの装置を損傷させるおそれのある）過大な雑音を生ぜしめたりすることによりシステム故障を導入するおそれがある。一方、出力バッファの駆動力があまりにも小さすぎると、データが所望よりもゆっくり、おそらく受信装置のタイミング条件を満足しそこないこれによりシステム故障を生ぜしめる程度にゆっくり、メモリ装置から受信装置に供給されるおそれがある。
【０００６】
図１はメモリセル１０１とこれに関連する出力バッファ１０２との従来のシステムを示すブロック線図である。出力バッファ１０２はノード１０３においてメモリセル１０１から入力信号（例えば特定の大きさの電圧）を受ける。出力バッファ１０２は入力信号に応答してノード１０４に出力信号（例えば特定の大きさの電圧）を生じ、この出力信号が１つ又は複数の受信装置への入力信号となる。
【０００７】
図２Ａは、出力バッファ１０２をインバータ２０１を以って構成した、出力バッファ１０２の代表的な従来の簡単構成を示す線図である。このインバータ１０２は図２Ｂに示すように、電源電圧と接地電圧との間でＮチャネルトランジスタ２０３と直列に接続されたＰチャネルトランジスタ２０２を以って構成することができる。図２Ｂに示す構成では、駆動力はトランジスタ２０２及び２０３の物理的特性に依存し、これらトランジスタの一方のみがいかなる所定の時間でも動作している。従って、図２Ｂに示す代表的な出力バッファ構成では、出力バッファは、ノード１０３に論理的な高レベル信号或いは論理的な低レベル信号のいずれが供給されても１つの駆動力しか有し得ないこと明らかである。
【０００８】
従来、半導体メモリ装置と相互接続する必要のある受信装置に適合しえない出力バッファ駆動力を有する特定の種類のこの半導体メモリ装置があったとしたならば、満足な出力バッファ駆動力を有するメモリ装置が見い出されるまでこの適合しえないメモリ装置の代わりに他の種類の半導体メモリ装置（例えば他の製造者が造ったメモリ装置）が用いられたであろう。しかし、１つのみの或いは少数のメモリ装置しか適用に満足しない場合には上述した“解決策”は不適切である。その理由は、この場合、この適用のためのメモリ装置の供給数が不所望に制限されてしまう為である。
【０００９】
他の解決策としては、出力バッファと受信装置との間に抵抗を配置することが提案された。図３はこの解決策を示すブロック線図である。図１の出力バッファ１０２と受信装置の入力バッファ３０２との間に抵抗３０１が配置されている。抵抗３０１は出力バッファ１０２へ又は出力バッファ１０２から供給される電流を減少させ、従って、過度に強い駆動力を有する出力バッファにより集中容量性負荷を駆動する際に生じるおそれのある電圧オーバーシュート及びアンダーシュートを減少させる。しかし、このような抵抗を付加することにより電子システム全体の価格を高めてしまう。更に、電子システムの回路設計が終了した後に（例えば電子システムの試験中に）このような抵抗の必要性が確認された場合には、この後の段階でこのような抵抗を付加するのは実際的でない。更に、このように強い駆動力の出力バッファにより通信線路の負荷を駆動する場合、このような抵抗の存在によりインピーダンス不整合を悪化させるおそれがある。更に、出力バッファの駆動力が電気負荷を駆動するのにはあまりにも弱すぎる場合にもこのような抵抗の使用は役に立たない。すなわち、実際には、このような抵抗の使用により、過度に弱い出力バッファの駆動に伴うゆっくりしたスイッチングの問題を悪化させるものである。
【００１０】
【発明が解決しようとする課題】
上述した点を考慮して、種々の電気負荷に対応させるために出力バッファの駆動力を変えうるようにした出力バッファ回路を半導体メモリ装置に設けることが望ましい。又、このような出力バッファ回路を有するメモリ装置のユーザ（例えばメモリ装置を有する電子システムの組立者）が出力バッファの駆動力を容易に所望通りに選択しうるようにすることも望ましい。
【００１１】
選択可能な駆動力を有する出力バッファはプログラマブル論理装置のような他の装置に対して従来用いられていたが、ユーザをして出力バッファの駆動力を調整しうるようにした選択可能な駆動力の出力バッファは半導体メモリ装置に対してこれまで用いられていなかった。その理由は幾つかある。第１に、従来のメモリチップ（すなわち、メモリ装置を組込んだパッケージ入集積回路）では、出力バッファの駆動力の選択を行なう制御信号を入力させるパッケージリード線が得られなかった。更に、プログラマブル論理装置は本来、出力バッファと相俟って用いるように拡張しうるブログラミング能力を有しているが、一方、メモリ装置はこのような能力を有していない。第２に、メモリ装置を有する電子システム（例えばパーソナルコンピュータ）を設計するに当っては、メモリ装置の出力バッファの駆動力と、メモリ装置からデータを受ける受信装置の要求との適合性は重要課題となっていなかった。その理由は、多くの場合、たとえ非適合性が存在してもその割合（例えば電圧アンダーシュート及びオーバーシュートの大きさ）は許容しうる程度のものである為である。例えば、従来の電子システムのクロック周波数は比較的低く（例えば、それほど古くはない時点で３３ＭＨｚのマイクロプロセッサが用いられていたパーソナルコンピュータで現在は２００ＭＨｚのマクイロプロセッサが用いられている）、従って長い間、メモリ装置からの出力信号を、この信号が受信装置に供給される前に安定化させてきた（例えば電圧アンダーシュート及びオーバーシュートを消滅させてきた）。第３に、半導体メモリ装置では、代表的に、メモリセルに対して用いうる面積の割合をできるだけ高くし、一方、出力バッファのような周辺回路に対して用いうる面積を最小にしてメモリ装置をできるだけ小さくし、単位メモリ容量に対する価格を低減させることが望まれている。
【００１２】
【課題を解決するための手段】
本発明によれば、半導体メモリ装置の出力バッファ回路が複数の出力バッファ駆動力を生じうるようにする。このような出力バッファ回路が設けられたメモリ装置を有する電子システムには、（メモリ装置を有する電子システムの組立者のような）メモリ装置のユーザが出力バッファ駆動力を複数の可能な駆動力から容易に選択しうるようにする機構を含めるようにしうる。（代表的には、メモリ装置のすべての出力バッファの駆動力がこのようなユーザ選択により確立される。）従って、本発明によれば、メモリ装置の出力バッファにより駆動すべき種々の電気負荷（例えば、異なる大きさ或いは異なる電気特性を有する負荷）に適合しうる出力バッファ駆動力を有するようにメモリ装置を容易に構成しうるようにする、すなわち種々の受信装置（メモリ装置に記憶されたデータを与えうる装置）やこれら受信装置への相互接続の種類に適合するように出力バッファ駆動力を設定しうるようにする。従って、本発明による出力バッファ回路を有するメモリ装置は従来のメモリ装置よりも汎用性に豊む（すなわち種々の分野に用いることができる）。
【００１３】
本発明の出力バッファ回路は出力バッファ駆動力を、駆動される電気負荷に対しより一層適合するように設定しうる。これにより、出力バッファ駆動力とこれに関連する電気負荷との間の不整合の結合として生じるおそれのある信号反射や、電圧オーバーシュート及びアンダーシュートや、タイミングの問題を軽減又は排除することができる。このような問題を最小にする重要性は電子システムの世代が新たになるにつれて高まっている。例えば、低消費電力型（例えば供給電圧が３．３ボルト）の電気装置の使用が高まると、論理的な高レベル状態への切換え中の電圧オーバーシュート及びアンダーシュートを最小にする重要性が高まる。その理由は、これらの装置の場合、所定の大きさの電圧オーバーシュート及びアンダーシュートが論理的高レベル状態を表わす電圧の大きさに比べて高くなる為である。上述した信号ひずみを最小にする重要性が高まると、たとえメモリセル又はメモリ装置の他の回路を形成するために得られる領域を犠牲にしても、選択可能な駆動力を生じる出力バッファ回路を形成する領域を半導体メモリ装置に割当てるモチベーションが高くなる。
【００１４】
更に、比較的多数のパッケージリード線を有するメモリチップを使用する割合が高くなるにつれ、メモリチップ内のメモリ装置に、出力バッファ駆動力の選択を可能にする制御信号を入力させるのに１本以上のパッケージリード線が利用される可能性が高まる。従って、本発明によって得られる出力駆動力の選択性は現在の及び将来の世代のメモリチップに適合させてユーザが所望の駆動力を容易に選択しうるようにすることができる。
【００１５】
本発明の一例では、出力バッファ回路が、
ｉ）出力バッファ回路の入力ノードで受けるメモリセルからの入力信号に応答して出力バッファ回路の出力ノードに出力信号を生ぜしめる機構と、
ii) 出力信号を生ぜしめる前記の機構を通る電流の流れを選択的に制御し、これにより出力信号を制御するか或いは選択するか又はこれらの双方を行なう機構とを有する。出力信号を生ぜしめる機構は、更に、出力バッファ回路の入力ノードで受けた入力信号に応答して出力ノードに又は出力ノードから電流を流す第１及び第２回路制御機構を有し、これら第１及び第２回路制御機構は入力ノード及び出力ノード間に並列に接続するか或いは接続しうるようにする。電流の流れを選択的に制御する前記の機構は更に、第１及び／又は第２電流制御機構を制御信号に応答して入力ノード及び出力ノードに動作的に接続し、この或いはこれらの動作的に接続された電流制御機構が電流を出力ノードに供給するようにする機構を有するようにしうる。第１及び第２電流制御機構は例えばインバータとすることができ、これらインバータの各々は例えば電源電圧点と接地電圧点との間で直列に接続さたＮチャネルトランジスタ及びＰチャネルトランジスタを以って構成することができる。インバータをトランジスタを以って構成する場合には、第１及び／又は第２電流制御機構を制御信号に応答して入力ノード及び出力ノードに動作的に接続する前記の機構が更に、
ｉ）出力ノードと接地電圧点との間で第１又は第２電流制御機構のＮチャネルトランジスタと直列に接続された第１スイッチングトランジスタと、
ii）出力ノードと電源電圧点との間で第１又は第２電流制御機構の対応するＰチャネルトランジスタと直列に接続された第２スイッチングトランジスタと
を具えるようにしうる。
【００１６】
本発明の他の例では、出力バッファの駆動力を選択的に制御するシステムが、
ｉ）メモリセルと、
ii) メモリセルから入力信号を受けて出力信号を生じるようになっている出力バッファ回路であって、受けた入力信号に応答して出力信号を生じる機構と、出力信号を生じるこの機構を通る電流の流れを選択的に制御する機構とを有する当該出力バッファ回路と、
iii)電流の流れを選択的に制御する前記の機構を制御信号に応じて動作させる機構と
を有するようにする。更に他の例では、前記のシステムが更に、電流の流れを選択的に制御する前記の機構に予め決定した電圧を与えるように構成した、例えば抵抗のような、予め決定した大きさの電圧を確立する手段を有するようにしうる。又、制御信号を発生する前記の機構が更に前記システムによって記憶しうる信号列を発生する機構をも有し、この機構で信号列が予め決定した時間で発生されるか或いは一意的に識別可能となるようにするか或いはこれらの双方が行なわれるようにすることができる。
【００１７】
本発明の更に他の例では、メモリ装置に記憶されたデータを取出す方法が、
ｉ）メモリ装置のメモリセル内に記憶されたデータを表わす入力信号を受ける工程と、
ii) この入力信号に応答して電流の流れを選択的に制御して、メモリセル内に記憶されたデータを表わす出力信号を生じる工程と
を具える。
後に記載する本発明の実施の形態では、比較的簡単な単一駆動力の出力バッファ回路を変形した選択可能な駆動力の出力バッファ回路を説明する。しかし、本発明の原理は、いかなる機能素子をも有しいかなる複雑性もある従来既知の単一駆動力の出力バッファ回路に基づいた選択可能な駆動力の出力バッファ回路を構成するのに用いることができる。
【００１８】
本発明は、例えば、ＳＲＡＭ、ＰＳＲＡＭ、ＤＲＡＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、ＦＩＦＯメモリ及びＣＡＭ（Content Addressable Memory：連想記憶装置）のようないかなる種類のメモリ装置に対しても実行しうる。更に、本発明は例えば、パーソナルコンピュータ及びデータ通信システムを含む種々の分野に用いるメモリ装置で実行するのが適している。本発明の特徴は、例えば論理装置（例えばＰＬＤ、ＣＰＬＤ及びＦＰＧＡ）、マイクロコントローラ及びデータ通信装置（例えば、送信機、受信機、トランシーバ、トランスレータ及びインタフェース回路）を含む他の装置に対しても適用しうる。更に、本発明は上述した装置の組合せを含む装置（例えばメモリ装置と論理装置との機能の組合せを含む装置）で実行することもできる。
【００１９】
【発明の実施の形態】
図４は、メモリセルと本発明による出力バッファ回路とを示すブロック線図である。メモリセル４０１はこのメモリセル４０１に記憶されたデータを表わす信号をノード４０３（“入力ノード”）で出力バッファ４０２に入力信号（例えば特定の大きさの電圧）として与える。この入力信号に応答して出力バッファ４０２はノード４０４（“出力ノード”）に出力信号（例えば特定の大きさの電圧）を生じ、この生じた出力信号は相互接続された１つ以上の受信装置への入力信号を表わす。出力バッファ駆動力セレクタ４０５は、出力バッファ４０２が１組の可能な出力バッファ駆動力のうちの選択した１つを有するように（すなわち所望の量の電流が出力ノード４０４に流れるように）し、これにより出力ノード４０４で出力バッファ４０２から得られる出力信号を制御しうるように、出力バッファ４０２の動作を制御可能にする。駆動力セレクタ４０５は、図４に示すようなメモリセル及び出力バッファ回路を有するメモリ装置のユーザが、後に詳細に説明するように、所望の出力バッファ駆動力を特定するのを可能にする。特に、駆動力セレクタ４０５は、制御信号をメモリ装置の外部で形成し、この制御信号をメモリ装置に入力させることによりユーザの選択を可能にするように構成しうる。換言すれば、本発明は半導体メモリ装置の出力バッファ駆動力の“オフチップ”選択を可能にする。
【００２０】
図５Ａ及び５Ｂは本発明による出力バッファ回路の具体例を示す。本例では図５Ａに示すように、図４に示す出力バッファ回路の出力バッファ４０２は、入力ノード４０３及び出力ノード４０４間に並列に接続された（又は接続しうる）インバータ５０１及び５０２を以って構成されている。インバータ５０１は常に動作的に（すなわち、電流を受けるようにすなわち伝達するように）入力ノード４０３及び出力ノード４０４の双方に接続されており、従ってこのインバータ５０１は入力信号が入力ノード４０３に与えられるといつも出力ノード４０４に又は出力ノード４０４から電流を流す。出力バッファ回路の出力バッファ駆動力セレクタ４０５は制御信号発生器５０４及びスイッチ５０３を以って構成され、制御信号発生器５０４は、インバータ５０２を出力ノード４０４に動作的に接続したり出力ノード４０４から動作的に分離したりするようにスイッチ５０３を制御する。インバータ５０２が出力ノード４０４に動作的に接続されている場合には、このインバータ５０２は、入力信号が入力ノード４０３に与えられた際にいつでも出力ノード４０４に又は出力ノード４０４から電流を流し、従って双方のインバータ５０１及び５０２が電流を並列に流し、これにより、インバータ５０１のみが出力ノード４０４に動作的に接続されている場合よりも多くの電流を出力ノード４０４に又は出力ノード４０４から流すようにする。インバータ５０２が出力ノード４０４に動作的に接続されていない場合には、入力ノード４０３が入力信号を受けるのに応答してインバータ５０１のみが電流を出力ノード４０４に又は出力ノード４０４から流す。上述したところから明らかなように制御信号発生器５０４が出力バッファ４０２の出力バッファ駆動力を制御することができる。
【００２１】
図５Ｂは、図５Ａの回路においてインバータ５０１及び５０２の各々を電源電圧点と接地電圧点との間でＮチャネルプルダウントランジスタ（トランジスタ５０１ｂ又は５０２ｂ）と直列に接続されたＰチャネルプルアップトランジスタ（トランジスタ５０１ａ又は５０２ａ）を以って構成した、図５Ａの回路のより詳細な特定例を示す。トランジスタ５０１ａ，５０１ｂ，５０２ａ及び５０２ｂの各々のゲートは入力ノード４０３に電気的に接続されている為、入力ノード４０３に与えられる入力信号がこれらトランジスタ５０１ａ，５０１ｂ，５０２ａ及び５０２ｂを通る電流の流れを制御し、これにより、以下に詳細に説明するように出力ノード４０４に予期しうる出力信号を生ぜしめるようにすることができる。この特定の具体例では、スイッチ５０３を２つのスイッチ５０３ａ及び５０３ｂとして構成してある。スイッチ５０３ａはプルアップトランジスタ５０２ａを電源電圧点に動作的に接続するか或いは電源電圧点から動作的に分離し（これによりプルアップトランジスタ５０２ａを出力ノード４０４に動作的に接続するか或いは出力ノード４０４から動作的に分離させ）、スイッチ５０３Ｂはプルダウントランジスタ５０２ｂを接地電圧点に動作的に接続するか或いは接地電圧点から動作的に分離する（これにより、プルダウントランジスタ５０２ｂを出力ノード４０４に動作的に接続するか或いは出力ノード４０４から動作的に分離する）。（スイッチ５０３ａ及び５０３ｂは同じ効果を以って出力ノード４０４とそれぞれのトランジスタ５０２ａ及び５０２ｂとの間に配置することもできる。）スイッチ５０３（並びにスイッチ５０３ａ及び５０３ｂ）は一般に適切ないかなる方法で構成することもでき、その１つの特定な方法を以下に図６につき説明する。
【００２２】
論理的な高レベル電圧がメモリセル４０１（図４）から出力バッファ回路の入力ノード４０３に出力されると、Ｎチャネルプルダウントランジスタ５０１ｂがターンオンされ、電流を出力ノード４０４から接地電圧点に流し、従って論理的低レベル電圧を出力ノード４０４に生ぜしめる。Ｎチャネルプルダウントランジスタ５０２ｂも入力ノード４０３における論理的高レベル電圧によりターンオンされるが、スイッチ５０３ｂが解放しているとこのトランジスタ５０２ｂは電流を出力ノード４０４から接地電圧点に流すことができない。（Ｐチャネルプルアップトランジスタ５０１ａ及び５０２ａはターンオフされる。）より一層急速に電流を出力ノード４０４から流す（これにより、より一層急速に論理的低レベル電圧を出力ノード４０４に確立する）こと、すなわち出力バッファの駆動力を高めることが必要となるか或いは望まれる場合には、制御信号発生器５０４がスイッチ５０３ｂを閉成する信号を生じ、これによりトランジスタ５０２ｂが電流を出力ノード４０４から接地電圧点に流すようにすることができる。（スイッチ５０３ａはスイッチ５０３ｂと同期して或いは非同期で閉成するようにしうる。図６につき説明する本発明の実施例と一致させるスイッチ５０３ａ及び５０３ｂの構成では、これらスイッチを同期して閉成させる。いずれにしても、スイッチ５０３ａの動作は上述した出力バッファ回路の動作に悪影響を及ぼさない。）トランジスタ５０１ｂ及び５０２ｂは並列状態で、トランジスタ５０１ｂのみが電流を流しうる場合よりも多くの電流を流すことができ、従って出力バッファの駆動力が増大すること明らかである。
【００２３】
論理的低レベル電圧がメモリセル４０１（図４）から出力バッファ回路の入力ノード４０３に出力されると、Ｐチャネルプルアップトランジスタ５０１ａ及び５０２ａの双方がターンオンされ、電流は電源電圧点から出力ノード４０４に流れることができ、従って論理的高レベル電圧を出力ノード４０４に生ぜしめる。（Ｎチャネルプルダウントランジスタ５０１ｂ及び５０２ｂはターンオフされる。）しかし、スイッチ５０３ａが開放している場合には、トランジスタ５０１ａのみが電流を電源電圧点から出力ノード４０４に流す。上述した場合と同様に、より一層急速に電流を出力ノード４０４に流す（これにより、より一層急速に論理的高レベル電圧を出力ノード４０４に確立する）ことが必要であるか或いは望まれる場合には、制御信号発生器５０４がスイッチ５０３ａを閉成する信号を生じ、これによりトランジスタ５０２ａが電流を出力ノード４０４に流し、従って出力バッファの駆動力を高めるようにすることができる。
図５Ａ及び５Ｂに示す出力バッファ回路は可能な２つの出力バッファ駆動力を生じるように構成されている。本発明によれば、一般に、いかなる個数の可能な出力バッファ駆動力をも生じるようにしうる。例えば、図５Ａ及び５Ｂの出力バッファ回路の一般的な原理を適切に拡張することにより、すなわち多数のインバータを設け、各インバータが入力信号に応答して出力信号を生じ、１個以上のスイッチをスイッチオン又はスイッチオフさせてインバータを動作させるか不作動とすることにより、多数の駆動力を生ぜしめるようにすることができる（例えば、後に説明するように、可能な３つの出力バッファ駆動力を生ぜしめる図６の出力バッファ回路を参照されたい）。
【００２４】
当業者にとって容易に理解しうるように、図５Ａ及び５Ｂの出力バッファ回路により生ぜしめられる出力バッファ駆動力の特定の大きさ（すなわち出力ノード４０４に又は出力ノード４０４から流しうる電流の量）はインバータ５０１及び５０２の物理的特性に依存する。特に、図５Ｂの出力バッファ回路では、駆動力はトランジスタ５０１ａ，５０１ｂ，５０２ａ及び５０２ｂの物理的特性（例えば、長さ、幅、キャパシタンス、チャネル抵抗）により決定される。従って、トランジスタ５０１ａ，５０１ｂ，５０２ａ及び５０２ｂの物理的特性を適切に選択することにより、可能な駆動力の大きさを予め設定しうる。
【００２５】
本発明の原理は、図５Ａ及び５Ｂに示すものよりも複雑な出力バッファ回路で選択可能な駆動力を得るのにも用いることができる。このような出力バッファ回路には当業者にとって既知のように、図５Ａ及び５Ｂの出力バッファ回路に示すよりも多くの且つ異なる種類の回路素子を設けることができる。このような出力バッファ回路では、出力バッファ回路に設けた他の種類の装置の物理的特性を変えることにより、種々の駆動力を得ることができる。例えば、１個の抵抗及び／又は１個のキャパシタの代りに対応する複数の抵抗及び／又は複数のキャパシタを設けることができる。複数の駆動力は、複数の抵抗又は複数のキャパシタを種々の寸法にすることにより（すなわち、各々が異なる抵抗値又はキャパシタンスを有する複数の抵抗及び／又はキャパシタを設けることにより）或いは（インバータを出力バッファ回路に動作的に接続する場合に説明したのと同様に）可変数の抵抗及び／又はキャパシタを出力バッファ回路の他の個所に動作的に接続することにより、或いはこれらの双方を行なうことにより達成することができる。
図６は、本発明による出力バッファ回路の他の具体例を示す線図である。この出力バッファ回路は、可能な３つの出力バッファ駆動力から１つを選択することができる。図６に示す出力バッファ回路では、駆動力セレクタの切換えをいかに実行しうるかをも示している。
【００２６】
図６の出力バッファ回路は３つのインバータ６０３、６０４及び６０５を有し、これらインバータの各々は、電源電圧点と接地電圧点との間でＮチャネルプルダウントランジスタ（トランジスタ６０３ｂ，６０４ｂ又は６０５ｂ）と直列に接続されたＰチャネルプルアップトランジスタ（トランジスタ６０３ａ，６０４ａ又は６０５ａ）を以って構成されている。トランジスタ６０３ａ，６０３ｂ，６０４ａ，６０４ｂ，６０５ａ及び６０５ｂの各々のゲートは入力ノード６０１に電気的に接続され、入力ノード６０１で受ける入力信号がトランジスタ６０３ａ，６０３ｂ，６０４ａ，６０４ｂ，６０５ａ及び６０５ｂを通る電流の流れを制御し、前述したように予期した出力信号が出力ノード６０２に生じる。
【００２７】
図６では、メモリセルからのデータが入力信号として入力ノード６０１に与えられる。前述したのと同様に、入力ノード６０１における論理的高レベル電圧がＮチャネルトランジスタ６０３ｂ，６０４ｂ及び６０５ｂをターンオンさせるとともにＰチャネルトランジスタ６０３ａ，６０４ａ及び６０５ａをターンオフさせ、電流が出力ノード６０２から接地電位点に流れ、従って論理的低レベル電圧が出力ノード６０２に生じる。入力ノード６０１における論理的低レベル電圧はＰチャネルトランジスタ６０３ａ，６０４ａ及び６０５ａをターンオンさせるとともにＮチャネルトランジスタ６０３ｂ，６０４ｂ及び６０５ｂをターンオフさせ、電流が電源電圧点から出力ノード６０２に流れ、従って出力ノード６０２に論理的高レベル電圧が生じる。
【００２８】
入力信号（すなわち、論理的高レベル電圧又は論理的低レベル電圧）が入力ノード６０１に与えられると常にトランジスタ６０３ａ及び６０３ｂの一方がターンオンし、電流を出力ノード６０２に又は出力ノード６０２から流す。これによりデフォルト駆動力を生ぜしめ、このデフォルト駆動力は図６の回路ではたまたま最も弱い駆動力ともなる。インバータ６０４及び６０５の各々はスイッチオン又はスイッチオフさせてこのインバータのトランジスタの１つが電流を流し、これにより出力バッファの駆動力を増大させるようにすることができる。インバータ６０４及び６０５の双方がスイッチオンされる場合には、最大の出力バッファ駆動力が得られる。追加の２つのインバータ６０４及び６０５のうちの一方（図６に示すように構成した出力バッファ回路ではインバータ６０４）のみをスイッチオンさせることにより中間の駆動力が得られる。
【００２９】
図６に示す出力バッファ回路では、追加の２つのインバータ６０４及び６０５のスイッチオン及びスイッチオフをＮチャネルトランジスタ６０６ａ及び６０６ｂと６０７ａ及び６０７ｂとによってそれぞれ達成する。ノード６０９及び６１０には制御信号発生器（図６には図示せず）を用いて制御信号を供給する。論理的低レベル電圧がノード６０９及び６１０の各々に与えられると、トランジスタ６０６ａ，６０６ｂ，６０７ａ及び６０７ｂのすべてがターンオフし、トランジスタ６０３ａ及び６０３ｂのみが電流を出力ノード６０２に又は出力ノード６０２から流すことができる（最も弱い駆動力）。論理的高レベル電圧がノード６０９に供給され、論理的低レベル電圧がノード６１０に供給されると、トランジスタ６０６ａ及び６０６ｂがターンオンし、且つトランジスタ６０７ａ及び６０７ｂがターンオフし（ＡＮＤゲート６０８がトランジスタ６０７ａ及び６０７ｂのゲートに論理的低レベル電圧を供給する）、電流が２つのインバータ６０３及び６０４を経て出力ノード６０２に又は出力ノード６０２から流れうる（中間の駆動力）。論理的高レベル電圧がノード６０９及び６１０の双方に供給されると、トランジスタ６０６ａ，６０６ｂ，６０７ａ及び６０７ｂのすべてがターンオンし（この場合ＡＮＤゲート６０８がトランジスタ６０７ａ及び６０７ｂのゲートに論理的高レベル電圧を供給する）、電流がインバータ６０３，６０４及び６０５のすべてを通って出力ノード６０２に又は出力ノード６０２から流れうる（最も強い駆動力）。
【００３０】
所望の出力バッファ駆動力を特定するのに用いる制御信号は、本発明の出力バッファ回路が一部を成す完成メモリ装置に制御信号を入力させうる適切ないかなる方法でも形成しうる。換言すれば、制御信号を形成する方法はメモリ装置を製造する処理の一部を成すものではない。制御信号はユーザにより与えられる駆動力仕様に基づいて形成される。本発明は、例えばメモリ装置を電子システムに組込む際に或いはメモリ装置の動作中の予め決定した時間に（例えばメモリ装置がパワーアップされる際に）この仕様が達成されるように構成しうる。制御信号を形成する可能な方法の幾つかを以下に説明するも、他の方法を用いることもできる。
【００３１】
本発明によりメモリ装置（“メモリチップ”）を組込んだパッケージ入集積回路が未使用のパッケージリード線を有する場合には、１本以上のこれらパッケージリード線を用いて制御信号をメモリチップへの入力として受けることができる。例えば、メモリ装置が図６に示すような出力バッファ回路を有する場合には、可能な３つの駆動力の１つを特定するのに以下のように１本のパッケージリード線を用いることができる。
【００３２】
図７は、プリント回路板７０８上に装着されたメモリチップ７０１の簡単化した平面図である。多数のパッケージリード線（例えば、パッケージリード線７０２）がメモリチップ７０１から延在し、プリント回路板７０８上の対応するパッド（例えばパッド７０３）に機械的且つ電気的に接続されている。メモリチップ７０１内で、本発明による１つ以上の出力バッファ回路に制御信号を供給するメモリ装置上の回路にパッケージリード線７０２が接続されている。従って、概念的には、スイッチ７０４を３つの位置のうちの１つに位置させることによりパッド７０３を端子７０５ａ，７０５ｂ及び７０５ｃのうちの１つに電気的に接続することができる。（このようなスイッチングを達成する実際的な方法は後に説明する。）スイッチ７０４が端子７０５ａに接続されると（或いは実際には端子７０５ｂ又は７０５ｃに接触される位置以外のいずれかの位置にあると）、制御信号はパッケージリード線７０２を経てメモリチップ７０１に送られない。出力バッファ回路は、上述した接続が生じた際にデフォルト出力バッファ駆動力が選択されるように構成することができる。デフォルト駆動力は例えば、中間の駆動力とすることができる（これは図６の出力バッファ回路に当業者にとって容易に理解しうるようなわずかな変形を施して達成することができる）。スイッチ７０４が端子７０５ｂや端子７０５ｃに接続されると、それぞれ論理的高レベル電圧及び論理的低レベル電圧がそれぞれプルアップ抵抗７０６及びプルダウン抵抗７０７によって確立される。論理的高レベル電圧及び論理的低レベル電圧は、適切な論理信号をパッケージリード線７０２を経てノード６０９及び６１０（図６）に供給し、図６につき説明したように弱い駆動力又は強い駆動力を交互に特定する制御信号としうる（この場合も、当業者にとって容易に理解しうるように図６の出力バッファ回路をわずかに変更する必要がある）。
【００３３】
図７では、パッド７０３とプリント回路板７０８上の電源電圧点との間を接続する抵抗（例えばストラップ抵抗）をプリント回路板７０８上に配置する（すなわち、スイッチ７０４を図７のノード７０５ｂに接続する）か、或いはパッド７０３とプリント回路板７０８上の接地電圧点との間を接続する抵抗をプリント回路板７０８上に配置する（すなわち、スイッチ７０４を図７のノード７０５ｃに接続する）か或いはいかなる抵抗もプリント回路板７０８上に配置しない（すなわち、スイッチ７０４を図７のノード７０５ａに接続する）ことによりスイッチングを達成しうる。従って、メモリチップ７０１を含む電子システムの組立者はメモリ７０１内のメモリ装置に対する所望の出力バッファ駆動力を容易に選択しうる。上述した手段は特に有利である。その理由は、組立者は何もせずに（すなわち、プリント回路板７０８上に抵抗を配置せずに）デフォルト駆動力を“選択”することができる為である。
【００３４】
上述した方法に類似する種々の方法で抵抗を用いることにより、例えば抵抗をプリント回路板７０８上の他の端子（すなわち、電圧レベル端子）に接続するか、或いは互いに異なる抵抗値の抵抗を用いることにより、必要なだけの多くの制御信号を形成しうること容易に理解しうるであろう。例えば、図７においては、パッド７０３と電源電圧点との間及びパッド７０３と接地電圧点との間の双方で抵抗を接続し、これら抵抗のいずれかのみを接続することにより得られる電圧レベルの中間の電圧レベルを形成する分圧器を得るようにすることができる。更に、１本よりも多いパッケージリード線を用いて、上述したのと同様の方法で制御信号を供給することができる。
【００３５】
メモリチップが、出力バッファ駆動力を選択する制御信号を供給するために専用とうしる利用可能なパッケージリード線を有していない場合には、通常他の目的に供するパッケージリード線を一時的に利用するのが有効である。信号列を予め決定した１本又は複数本のパッケージリード線を経てメモリ装置に供給し、所望の駆動力を有するメモリ装置を“プログラミング”することができる。例えば、予め決定した時間に信号列を予め決定した１本又は複数本のリード線を経て供給することができる。或いは、いかなる時間にも“共通でない”信号列を予め決定した１本又は複数本のリード線を経て供給することができる。可能な各駆動力を特定の信号列と関連させて、供給された信号列に応じて１つ又は複数の抵抗を例えばメモリ装置内で設定し、特定の駆動力を識別するようにすることができる。
【００３６】
例えば、メモリ装置のパワーアップ中特定のパッケージリード線を監視し、このリード線を経て信号列を供給し、駆動力選択（又はプログラム）信号を確立する。駆動力選択信号は、装置へのしきい値電力又は電圧又は電流の供給（いわゆる“パワーアップ”又は“パワーオン”状態）に応答させて発生させることができる。一例では、“パワーオン”時又はその直後に生じ専用のピン又はパッドで受ける信号（例えばチップイネーブル及び出力イネーブル信号）からのパルス列（又はこの信号の遷移部）を、特定のパルス列に応答して所望の駆動力に対する選択信号を発生するように構成した通常のラッチ回路に入力させることができる。（このような回路の例に対しては、米国特許第５，４３４，８１９号明細書及び１９９６年１２月２３日出願の米国特許出願第０８／７７４，２９３号明細書を参照しうる。）他の例では、ラッチ回路が、駆動力選択信号を発生する前に、入力電圧及び帰還電流のような他のパラメータ及び／又はこれらの関連の状態又は値に対応する信号をも受けるようにすることができる。このような追加のパラメータから駆動力選択信号を発生させる必要がある場合には、パラメータ状態又は値を２進論理信号に変換するのに追加の論理を採用するのが有利である。
【００３７】
或いはまた、メモリ装置における通常の動作電圧を外れた電圧列（例えば、電源電圧が５ボルトの場合７ボルトの電圧）に応答して制御信号を発生させて、出力バッファ回路のプログラミング及び／又は駆動力の選択を行なうことができる。しかし、メモリ装置の動作中に故意でなく重複されるおそれのある一組のプログラミング状態を用いるのを回避し、出力バッファ駆動力を擬似的にプログラミング又は再プログラミングするのが好適である。
【００３８】
上述したことろでは、所望の出力バッファ駆動力をメモリ装置内にプログラミングしうる方法を単に例示したにすぎない。当業者はこのようなプログラミングを種々の他の方法で容易に実行しうること明らかである。
【００３９】
図７につき前述した方法で抵抗を用いることもできるが、これら抵抗は、出力バッファ駆動力制御信号に専用でないパッケージリード線に接続されているパッドに接続する。このような接続は多数のパッケージリード線に行なうことができる。このようなリード線上の信号は、予め決定した時間で（例えばパワーアップ中に）メモリ装置内に取り込む。次に、取り込まれたこれら信号の組を予め決定した方式に応じて用いて、出力バッファ駆動力を確立する。予め決定した前記の時間以外の時間では、リード線を他の目的に用いる。
【００４０】
上述したところでは、本発明のユーザ選択性に関する特徴は特に、本発明によるメモリ装置を含む電子システムの組立者がこの電子システムの組立の一部として出力バッファ駆動力を確立する能力について説明したものである。しかし、電子システムのユーザ（例えばコンピュータのユーザ）が所望の出力バッファ駆動力を特定しうるようにする適切なユーザインタフェースを形成することもできる。
【００４１】
又、上述したところでは、出力バッファの駆動力を変えるのにトランジスタのインバータ対を選択的に使用することを説明した。しかし、本発明の他の例では、キャパシタ及び／又は抵抗を出力バッファ回路に加えるか或いは出力バッファ回路から除去し、これにより電流がトランジスタを流れる割合、従って、出力バッファにより生ぜしめられる出力信号が変化する割合（すなわち、出力信号のスイッチング速度）を変えるようにすることができる。出力バッファの全駆動容量（すなわち、各駆動力の大きさ）は同じに保たれる。
【００４２】
又、上述したところでは、比較的簡単な出力バッファ回路で本発明を実行する場合につき説明した、すなわち単一のインバータ出力バッファを変更して複数の選択可能なインバータを含めるようにした。しかし、本発明はより複雑な出力バッファ回路で実行することもできる。出力バッファ回路設計の当業者は、上述した本発明の原理をいかに用いて、いかなる機能素子をも有しいかなる複雑性もある従来既知の単一駆動力の出力バッファ回路に基づいて選択可能な駆動力を有する出力バッファ回路を構成するかを容易に理解しうる。
【００４３】
本発明は上述した実施例に限定されず、種々の変更を加えうること勿論である。
【図面の簡単な説明】
【図１】メモリセル及びこれに関連する出力バッファを示すブロック線図である。
【図２】図１の出力バッファを通常のインバータとして構成して示す線図である。
【図３】メモリセル出力バッファとこの出力バッファからの出力信号が供給される受信装置の入力バッファとの間に、この受信装置の入力バッファにおける電圧オーバーシュート及びアンダーシュートを低減させる抵抗を付加したものを示すブロック線図である。
【図４】メモリセルと本発明による出力バッファ回路とを示すブロック線図である。
【図５】本発明による出力バッファ回路の一具体例を示す線図である。
【図６】本発明による出力バッファ回路の他の具体例を示す線図である。
【図７】本発明による出力バッファ回路で所望の出力バッファ駆動力を確定する制御信号の適用を可能にする本発明による１機構を説明するための、プリント回路板上に装着される本発明によるメモリチップを簡単化して示す平面図である。
【符号の説明】
４０２  出力バッファ
４０５  駆動力セレクタ
５０１，５０２，６０３，６０４，６０５  インバータ
５０４  制御信号発生器
７０１  メモリチップ
７０２  パッケージリード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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