(57)【特許請求の範囲】
【請求項１】
複数の走査線と、複数のデータ線と、前記走査線および前記データ線に対応して設けられたスイッチング素子と、各スイッチング素子に対応して設けられた画素電極とからなる表示領域を有する電気光学装置の駆動回路であって、
前記駆動回路は、所定の画像信号を前記データ線の各々に供給するデータ線駆動回路を有し、
前記データ線駆動回路は、所定の入力信号を順次転送するＸシフトレジスタを備え、
前記Ｘシフトレジスタのうち、少なくとも１個以上の論理素子は、Ｐチャネル型およびＮチャネル型薄膜トランジスタを相補的に組み合わせて構成され、このうち、
前記Ｐチャネル型薄膜トランジスタは、そのソース領域の端部およびドレイン領域の端部が当該薄膜トランジスタにおけるゲート電極の端部でそれぞれ規定される一方、
前記Ｎチャネル型の薄膜トランジスタは、そのソース領域のゲート電極側と、そのドレイン領域におけるゲート電極側とに、それぞれ不純物濃度が当該ソース領域または当該ドレイン領域よりも低い領域を有し、
前記Ｘシフトレジスタの論理素子のうち、相補的に組み合わせられるＰチャネル型薄膜トランジスタのチャネル幅は、当該薄膜トランジスタと相補的に組み合わせられるＮチャネル型薄膜トランジスタのチャネル幅よりも広い
ことを特徴とする電気光学装置の駆動回路。
【請求項２】
前記画像信号は、シリアル−パラレル変換されて、複数本の画像信号線を介し供給されるものであり、
前記データ線のそれぞれに接続されるとともに、前記サンプリング制御信号にしたがい画像信号をサンプリングして、対応するデータ線に供給するサンプリングスイッチを備え、
相隣接する複数本のデータ線に接続される複数個のサンプリングスイッチが、前記複数本の画像信号線に供給された画像信号を同時にサンプリングすること
を特徴とする請求項１に記載の電気光学装置の駆動回路。
【請求項３】
前記Ｘシフトレジスタの論理素子のうち、相補的に組み合わせられるＰチャネル型薄膜トランジスタのチャネル長は、当該薄膜トランジスタと組み合わせられるＮチャネル型薄膜トランジスタのチャネル長よりも長い
ことを特徴とする請求項１に記載の電気光学装置の駆動回路。
【請求項４】
前記駆動回路は、さらに、走査信号を前記走査線の各々に順次供給する走査線駆動回路を備え、
前記走査線駆動回路は、転送した信号を前記走査信号として順次出力するＹシフトレジスタを有し、
前記Ｙシフトレジスタのうち、少なくとも１個以上の論理素子は、Ｐチャネル型およびＮチャネル型薄膜トランジスタを相補的に組み合わせたものであって、
前記Ｐチャネル型薄膜トランジスタおよび前記Ｎチャネル型薄膜トランジスタは、両者に共通接続される領域のゲート電極側に、不純物濃度が当該領域よりも低い領域をそれぞれ有する
ことを特徴とする請求項１に記載の電気光学装置の駆動回路。
【請求項５】
前記Ｙシフトレジスタの論理素子のうち、相補的に組み合わせられるＰチャネル型薄膜トランジスタおよびＮチャネル型薄膜トランジスタは、
前記共通接続される領域の反対側の領域にも、不純物濃度が当該反対側領域よりも低い領域をそれぞれ有する
ことを特徴とする請求項４に記載の電気光学装置の駆動回路。
【請求項６】
前記Ｙシフトレジスタは、
前記Ｐチャネル型薄膜トランジスタまたは前記Ｎチャネル型薄膜トランジスタもしくはその双方からなるトランスミッションゲートを含む
ことを特徴とする請求項４記載の電気光学装置の駆動回路。
【請求項７】
前記Ｙシフトレジスタの論理素子のうち、相補的に組み合わせられるＰチャネル型薄膜トランジスタのチャネル長は、
前記Ｘシフトレジスタの論理素子のうち、相補的に組み合わせられるＰチャネル型の薄膜トランジスタのチャネル長以下である
ことを特徴とする請求項４に記載の電気光学装置の駆動回路。
【請求項８】
前記Ｙシフトレジスタの論理素子のうち、相補的に組み合わせられるＰチャネル型薄膜トランジスタのチャネル幅は、
前記Ｘシフトレジスタの論理素子のうち、相補的に組み合わせられるＰチャネル型の薄膜トランジスタのチャネル幅以下である
ことを特徴とする請求項４に記載の電気光学装置の駆動回路。
【請求項９】
請求項１乃至８に記載のいずれかに記載の電気光学装置の駆動回路を備えたことを特徴とする電気光学装置。
【請求項１０】
光源と、前記光源からの光を変調するライトバルブと、前記ライトバルブにより変調された光を投射する光学系とを備え、前記ライトバルブは請求項９に記載の電気光学装置からなることを特徴とする投射型表示装置
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気光学装置を駆動する駆動回路に関し、特に、当該駆動回路を構成する薄膜トランジスタの長寿命化を図った電気光学装置の駆動回路、および、この駆動回路を内蔵する電気光学装置に関する。
【０００２】
【従来の技術】
従来の電気光学装置、例えば、液晶装置の駆動回路は、画像表示領域に配設されたデータ線や走査線などに、画像信号や走査信号などを所定タイミングで供給するデータ線駆動回路や、走査線駆動回路、サンプリング回路などから構成されている。このうち、データ線駆動回路は、一般には、複数のラッチ回路からなるＸシフトレジスタを備え、水平走査期間の最初に供給される転送信号をクロック信号に応じて順次シフトして、これをサンプリング制御信号として出力するものである。また、サンプリング回路は、各データ線毎に設けられるサンプリング用のスイッチからなり、外部から供給される画像信号を、サンプリング制御信号にしたがってサンプリングして、各データ線に供給するものである。一方、走査線駆動回路は、複数のラッチ回路からなるＹシフトレジスタを備え、垂直走査期間の最初に供給される転送信号をクロック信号に応じて順次シフトして、これを走査信号として出力するものである。
【０００３】
一方、これら駆動回路などの周辺回路を、電気光学装置を構成する基板上に設けた周辺回路内蔵型の電気光学装置が開発されている。この種の電気光学装置では、周辺回路の構成素子と、画素を駆動するスイッチング素子とが、共通プロセスで製造される。例えば、電気光学材料として液晶を用いた液晶装置において周辺回路を構成する素子は、画素を駆動する薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と称する）と同時に形成されるので、周辺回路を別基板上に形成して実装する電気光学装置と比較して、装置全体の小型化やコスト低下を図る上で有利となる。
【０００４】
さて、周辺回路を構成するＴＦＴは、画素をスイッチングするＴＦＴよりも、高速応答性や低消費電力などが要求される。このため、周辺回路を構成するＴＦＴを相補型で構成するとともに、オフセット構造やＬＤＤ（Lightly Doped Drain)構造を採用することで、素子の微細化にくわえて、高いオン電流と低いオフ電流との両立が図られている。
【０００５】
【発明が解決しようとする課題】
しかしながら、このような電気光学装置、詳細には、周辺回路の構成素子としてＬＤＤ構造を有するＰチャネル型ＴＦＴおよびＮチャネル型ＴＦＴを相補的に組み合わせた周辺回路内蔵型の電気光学装置について、８０℃という温度で連続通電試験を行ったところ、図１０において特性ａで示されるように、最低駆動電圧が短時間のうちに上昇して、寿命が尽きてしまう、という問題が発生した。一般に、この種の電気光学装置には、例えば、８０℃で５千時間以上の寿命が要求されている。これは、室温に換算して２万時間程度の寿命になると言われているが、この図でも判るように、特性ａは、とても満足できるレベルではない。
【０００６】
本発明は、このような事情に鑑みてなされたものであり、その目的とするところは、駆動回路内蔵型の電気光学装置において、当該駆動回路などの周辺回路における構成素子の劣化を防止して、長寿命化を図った電気光学装置の駆動回路、および、この駆動回路を内蔵する電気光学装置を提供することにある。
【０００７】
【課題を解決するための手段】
まず、本件の発明者が、連続通電試験に用いた液晶装置を検査したところ、ＬＤＤ構造を有するＰチャネル型ＴＦＴのみの特性が劣化していることが判明した。この原因として、▲１▼不純物たるＢ（ボロン）をイオン化して打ち込む際のダメージによりゲート絶縁膜が劣化する、▲２▼ホットホール現象が発生する、などの理由が考えられるが、詳しい原因は、現時点において判明していない。いずれにしても、Ｐチャネル型ＴＦＴの特性劣化が、ＬＤＤ構造に起因して発生していると考えられる。なお、実験的には、▲３▼駆動周波数が高くなるにつれて、劣化が進行する点、および、▲４▼環境温度が高くなるにつれて、劣化が進行する点については、本件発明者が確認している。特に、▲３▼の点については、駆動周波数が１ＭＨｚ以上となると、特性の劣化が顕著となること、および、駆動周波数の２乗にほぼ比例して、特性の劣化が進行することが確認されている。
【０００８】
ここで、電気光学装置において最も高い周波数で駆動される部分は、一般的には、データ線駆動回路におけるＸシフトレジスタである。また、上記連続通電試験において、Ｐチャネル型ＴＦＴと組み合わせられるＮチャネル型ＴＦＴの特性は、劣化が問題となる程度にまでは至っていない。一方、周辺回路を構成するＴＦＴには、上述したように高速応答性や、低消費電力、安定動作などが要求されるため、相補型構成が必要不可欠である。
【０００９】
そこで、本発明では、Ｘシフトレジスタにおける相補型のＴＦＴのうち、Ｐチャネル型ＴＦＴについては、ＬＤＤ構造とはせずに自己整合型（セルフアライン）構造として、高いオン電流を持たせる一方、Ｎチャネル型ＴＦＴについては従来通りＬＤＤ構造（もしくはオフセット構造）として、低いオフ電流を持たせることとした。詳細には、本発明に係る電気光学装置の駆動回路は、複数の走査線と、複数のデータ線と、前記走査線および前記データ線に接続されたスイッチング素子と、各スイッチング素子に接続された画素電極とからなる表示領域を有する電気光学装置の駆動回路であって、前記駆動回路は、所定の画像信号を前記データ線の各々に供給するデータ線駆動回路を有し、前記データ線駆動回路は、所定の入力信号を順次転送するＸシフトレジスタを備え、前記Ｘシフトレジスタのうち、少なくとも１個以上の論理素子は、Ｐチャネル型およびＮチャネル型ＴＦＴを相補的に組み合わせて構成され、このうち、前記Ｐチャネル型ＴＦＴは、そのソース領域の端部およびドレイン領域の端部が当該ＴＦＴにおけるゲート電極の端部でそれぞれ規定される一方、前記Ｎチャネル型ＴＦＴは、そのソース領域のゲート電極側と、そのドレイン領域におけるゲート電極側とに、それぞれ不純物濃度が当該ソース領域または当該ドレイン領域よりも低い領域を有することを特徴としている。
【００１０】
ここで、Ｘシフトレジスタにおける相補型ＴＦＴのうち、Ｐチャネル型ＴＦＴを自己整合型構造とし、これと組み合わせられるＮチャネル型ＴＦＴをＬＤＤ構造とした周辺回路内蔵型の電気光学装置について、上述した８０℃の連続通電試験を行ったところ、図１０において特性ｂで示されるように、従来の装置の特性ａよりも改善される結果、要求される寿命に対して、ほぼ満足できるレベルとなった。また、この連続通電試験において１千時間経過した状態におけるＰチャネル型ＴＦＴの電気特性については図１１に示される通りである。すなわち、この図に示されるように、従来のＬＤＤ構造を有するＰチャネル型ＴＦＴの特性ａよりも、本発明の自己整合型構造を有するＰチャネル型ＴＦＴの特性ｂの方が、高いオン電流が得られることが判る。
【００１１】
ここで、本発明の一の態様にあっては、前記画像信号は、シリアル−パラレル変換されて、複数本の画像信号線を介し供給されるものであり、前記データ線のそれぞれに接続されるとともに、前記サンプリング制御信号にしたがい画像信号をサンプリングして、対応するデータ線に供給するサンプリングスイッチを備え、相隣接する複数本のデータ線に接続される複数個のサンプリングスイッチが、前記複数本の画像信号線に供給された画像信号を同時にサンプリングする。この態様によれば、サンプリング制御信号が、相隣接する複数（ここでは、便宜的に「ｐ」として説明する）本のデータ線に接続されたｐ個のサンプリングスイッチに同時に供給される。この際、Ｘシフトレジスタ回路による転送信号が順次出力され、この転送信号がサンプリング制御信号として出力される。そして、画像信号が、各サンプリングスイッチにより、サンプリング制御信号にしがたってサンプリングされて、当該ｐ本のデータ線にそれぞれ供給される。このように、ｐ個のサンプリングスイッチが同時に駆動されるので、高ドット周波数の画像信号に対しても、データ線の駆動が容易となり、また、Ｘシフトレジスタの段数も１／ｐに低減される。さらに、サンプリング制御信号は、ｐ個のサンプリングスイッチ毎に供給されるので、Ｘシフトレジスタの各段を構成する単位回路（例えばラッチ回路）を、データ線のピッチではなく、そのｐ倍のピッチで設ければ良いことになる。
【００１２】
次に、本発明において、Ｎチャネル型ＴＦＴのソース領域のゲート電極側と、ドレイン領域のゲート電極側には、それぞれ低濃度領域が設けられるので、Ｘシフトレジスタの論理素子のうち、相補的に組み合わせられるＰチャネル型のＴＦＴのチャネル長は、当該トランジスタと組み合わせられるＮチャネル型の薄膜トランジスタのチャネル長よりも長い構成が望ましい。この構成によれば、実質的なチャネル長が両者同士で略等しくなって、低濃度領域を有しない自己整合構造のＰチャネル型ＴＦＴと、ＬＤＤ構造を有するＮチャネル型ＴＦＴとの特性を均衡させることが可能となる。
【００１３】
一方、本発明において、前記Ｘシフトレジスタの論理素子のうち、相補的に組み合わせられるＰチャネル型のＴＦＴのチャネル幅は、当該ＴＦＴと相補的に組み合わせられるＮチャネル型のＴＦＴのチャネル幅よりも広い構成が望ましい。Ｐチャネル型のキャリアであるホールと、Ｎチャネル型のキャリアである電子とでは、後者の質量が軽いために、Ｎチャネル型のキャリア移動度が高くなる。このため、Ｐチャネル型ＴＦＴのチャネル幅を、Ｎチャネル型ＴＦＴのチャネル幅よりも広くすることで、両者の特性が均衡することとなる。
【００１４】
さて、上記▲３▼の点について述べたように特性の劣化は、駆動周波数の２乗にほぼ比例して進行するので、データ線駆動回路の駆動周波数よりも２〜３桁程度低い周波数で動作する走査線駆動回路に、ＬＤＤ構造を有するＰチャネル型ＴＦＴを用いても、特性の劣化は問題にならないと考えられる。一方、走査線駆動回路のＹシフトレジスタは、データ線駆動回路のようにシリアル−パラレル変換のような手法を用いてピッチを緩和することができないので、狭ピッチで形成することが要求されている。
【００１５】
そこで、本発明において、Ｙシフトレジスタにおける論理素子については、少なくとも、相補型に組み合わせられるＰチャネル型ＴＦＴとＮチャネル型ＴＦＴとで共通接続される領域のゲート電極側に低濃度領域を持たせることとした。詳細には、本発明において、前記駆動回路は、さらに、走査信号を前記走査線の各々に順次供給する走査線駆動回路を備え、前記走査線駆動回路は、転送した信号を前記走査信号として順次出力するＹシフトレジスタを有し、前記Ｙシフトレジスタのうち、少なくとも１個以上の論理素子は、Ｐチャネル型ＴＦＴおよびＮチャネル型ＴＦＴを相補的に組み合わせたものであって、前記Ｐチャネル型ＴＦＴおよび前記Ｎチャネル型ＴＦＴは、両者に共通接続される領域のゲート電極側に、不純物濃度が当該領域よりも低い領域をそれぞれ有する構成が望ましい。この構成によれば、共通接続される領域のゲート電極側に設けられた低濃度領域によって、高いオン電流と低いオフ電流とを確保した上で、素子の微細化が可能となる。なお、この構成において、共通接続される領域とは、例えば、Ｐチャネル型ＴＦＴおよびＮチャネル型ＴＦＴによりインバータを構成するのであれば、Ｐチャネル型ＴＦＴのソース領域、および、Ｎチャネル型ＴＦＴのドレイン領域をいう。
【００１６】
ここで、走査線駆動回路を備える構成において、前記Ｙシフトレジスタの論理素子のうち、相補的に組み合わせられるＰチャネル型の薄膜トランジスタおよびＮチャネル型トランジスタは、前記共通接続される領域の反対側の領域にも、不純物濃度が当該反対側領域よりも低い領域をそれぞれ有する構成が望ましい。すなわち、Ｙシフトレジスタの論理素子において、相補的に組み合わせられるＰチャネル型ＴＦＴおよびＮチャネル型ＴＦＴは、ともにＬＤＤ構造（またはオフセット構造）としても、駆動周波数が低いので、特性の劣化が問題とならずに、素子の微細化を図ることが可能となる。
【００１７】
また、走査線駆動回路を備える構成において、前記Ｙシフトレジスタは、前記Ｐチャネル型ＴＦＴまたは前記Ｎチャネル型ＴＦＴもしくはその双方からなるトランスミッションゲートを含む構成が望ましい。この構成において、トランスミッションゲートそれ自体は、クロックドインバータのように電源配線に接続しないで済むので、その分、微細化に有利となる。
【００１８】
一方、走査線駆動回路を備える構成において、前記Ｙシフトレジスタの論理素子のうち、相補的に組み合わせられるＰチャネル型ＴＦＴのチャネル長は、前記Ｘシフトレジスタの論理素子のうち、相補的に組み合わせられるＰチャネル型ＴＦＴのチャネル長以下である構成が望ましい。同様に、走査線駆動回路を備える構成において、前記Ｙシフトレジスタの論理素子のうち、相補的に組み合わせられるＰチャネル型薄膜トランジスタのチャネル幅は、前記Ｘシフトレジスタの論理素子のうち、相補的に組み合わせられるＰチャネル型の薄膜トランジスタのチャネル幅以下である構成が望ましい。このような構成では、Ｘシフトレジスタの駆動能力が、Ｙシフトレジスタよりも高められることとなる。なお、Ｘシフトレジスタについては、上述したようにＹシフトレジスタよりも狭ピッチで形成されることが要求されない。このため、上記構成を採用しても、あまり問題とならない。
【００１９】
さらに、上記目的を達成するため本発明に係る電気光学装置、またこの電気光学装置を用いた投射型表示装置にあっては、上記駆動回路を備えるので、微細化とともに、特性の劣化を防止して長寿命化を図ることが可能となる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２１】
＜液晶装置＞
まず、本発明に係る電気光学装置として、液晶装置を一例にとって説明する。この液晶装置は、後述するように、ＴＦＴアレイ基板と対向基板とが互いに一定の間隙を保って貼付されて、この間隙に液晶が挟持された構成となっている。
【００２２】
図１は、この液晶装置の電気的な構成を示すブロック図である。この図において、液晶装置１００を構成するＴＦＴアレイ基板にあって、表示領域１００ａの外側周辺には、データ線駆動回路２００、サンプリング回路３００および走査線駆動回路４００を含む周辺回路が設けられている。すなわち、本実施形態は、ＴＦＴアレイ基板上に、周辺回路が形成された周辺回路内蔵型のアクティブマトリクス駆動方式の液晶装置である。
【００２３】
ここで、表示領域１００ａには、ｍ本の走査線３ａが、Ｘ方向に沿って平行に配列して形成される一方、（６・ｎ）本のデータ線６ａが、Ｙ方向に沿って平行に配列して形成されるとともに、これらの走査線３ａとデータ線６ａとの各交差に対応して、画素１１０がマトリクス状に配列している。この画素１１０は、例えば図２に示されるように、ＴＦＴ１１６のゲートが走査線３ａに接続される一方、そのソースがデータ線６ａに接続されるとともに、そのドレインが矩形状の画素電極１１８に接続されている。さらに、画素電極１１８と、上記対向基板の対向面に形成される対向電極１０８との両電極間には、液晶１０５が挟持されて液晶層が構成されている。さらに、この液晶層に蓄積される電荷のリークを防ぐために、蓄積容量１１９が、画素電極１１８と一定電位ＶＥＥとの間において液晶層と並列に付加されている。
【００２４】
次に、この電気光学装置における周辺回路について説明する。まず、周辺回路のうち、走査線駆動回路４００は、１垂直走査期間において、走査信号Ｇ１、Ｇ２、…、Ｇｍを、走査線３ａの各々に対しパルス的に順次供給するものである。一方、データ線駆動回路２００は、１水平走査期間において、すなわち、１本の走査線３ａに走査信号が走査線駆動回路４００によって供給されている期間において、サンプリング制御信号Ｓ１、Ｓ２、…、Ｓｎを、サンプリング制御信号線１１４の各々に順次供給するものである。
【００２５】
また、サンプリング回路３００は、データ線６ａの１本毎に設けられるサンプリングスイッチ３０１から構成される。そして、各サンプリングスイッチ３０１は、画像信号線１１５に供給される画像信号を、サンプリング制御信号Ｓ１、Ｓ２、…、Ｓｎにしたがってサンプリングして、対応するデータ線６ａに供給するものである。
【００２６】
ここで、本実施形態においては、データ線６ａが相隣接する６本毎にブロック化されるとともに、このブロックに対応して設けられる６個のサンプリングスイッチ３０１が、同一のサンプリング制御信号によって同時に画像信号のサンプリングを行う構成となっている。一方、本実施形態における６本の画像信号線１１５には、予めシリアル−パラレル変換された６系統の画像信号ＶＩＤ１〜ＶＩＤ６が、詳細には、１系統の画像信号を６系統に分配されるとともに時間軸に６倍に伸長された画像信号ＶＩＤ１〜ＶＩＤ６が、図示せぬ外部画像処理回路から供給される構成となっている。このため、あるサンプリング制御信号Ｓｉ（ｉは、１≦ｉ≦ｎを満たす整数）が供給されると、図１において左から数えて（６・ｉ−５）本目〜（６・ｉ）本目の６本のデータ線６ａに、それぞれ画像信号ＶＩＤ１〜ＶＩＤ６が同時にサンプリングされることとなる。
【００２７】
さて、このような構成において、ある走査線３ａに走査信号が供給されると、まず、当該走査線に接続されるＴＦＴ１１６がすべてオンし、次に、この状態において、サンプリング制御信号Ｓ１、Ｓ２、…、Ｓｎが順番に供給されると、データ線６ａが左から６本毎に、画像信号ＶＩＤ１〜ＶＩＤ６がサンプリングされる結果、オンしたＴＦＴ１１６に対応する液晶層に書き込まれて、所定の期間保持される。
【００２８】
この際、各画素１１０の液晶層に印加される電圧レベルに応じて液晶分子の配向や秩序が変化するので、その光変調によって階調表示が行われることなる。例えば、液晶を通過する光量は、ノーマリーホワイトモードであれば、印加電圧が高くなるにつれて制限される一方、ノーマリーブラックモードであれば、印加電圧が高くなるにつれて緩和されるので、表示領域１００ａでは、画像信号に応じたコントラストを持つ光が各画素毎に出射される。このため、所定の表示が可能となっているのである。
【００２９】
なお、シリアル−パラレル変換数については、一般には、ドット周波数が相対的に低ければ（あるいはサンプリングスイッチ３０１のサンプリング能力が相対的に高ければ）、例えば「３」のように小さな値に設定しても良い。逆に、ドット周波数が相対的に高ければ（あるいはサンプリング能力が相対的に低ければ）、例えば「１２」や「２４」などのように大きな値に設定してもよい。また、シリアル−パラレル変換数としては、カラー画像信号が３つの色に係る信号からなることとの関係から、３の倍数であると、ビデオ表示をする際の制御や回路構成を簡易化する上で好ましい。さらに、近時の高ドット周波数の場合、既存のＴＦＴ製造技術に鑑みれば、本実施形態である「６」や、ほかに「１２」のような大きな値に設定するのが好ましい。なお、後述するプロジェクタのように光変調だけを目的とするのであれば、「２」以上であれば足りる。
【００３０】
＜データ線駆動回路＞
次に、データ線駆動回路２００の詳細について説明する。図１に示されるように、データ線駆動回路２００は、ｎ段接続されたラッチ回路２０２と、各ラッチ回路２０２による転送信号Ｑ１〜Ｑｎの位相を調整するｎ個の波形選択回路２０４と、各波形選択回路の出力信号Ｘ１〜Ｘｎの駆動能力を高めるｎ個のバッファ回路２０６とから構成される。なお、ｎ段のラッチ回路２０２を総称してＸシフトレジスタという。
【００３１】
このＸシフトレジスタは、水平走査期間の最初に供給されるスタートパルスＳＰＸを、各段のラッチ回路２０２により、クロック信号ＣＬＸ（およびその反転クロック信号ＣＬＸ’）にしたがって順次転送して、転送信号Ｑ１〜Ｑｎとして出力するものである。ここで、各ラッチ回路２０２の一例としては、例えば、図３に示されるような構成が挙げられる。図において、各ラッチ回路２０２は、それぞれクロックドインバータ２２２、２２６およびインバータ２２４から構成され、いずれもＰチャネル型ＴＦＴおよびＮチャネル型ＴＦＴを組み合わせて相補的に構成されている。なお、これらのＰチャネル型ＴＦＴおよびＮチャネル型ＴＦＴは、画素１１０におけるＴＦＴ１１６と共通のプロセスで形成されるのは言うまでもない。
【００３２】
さて、奇数段のラッチ回路２０２において、クロックドインバータ２２２は、入力側に供給される信号（スタートパルスＳＰＸ）を、クロック信号ＣＬＸのＨレベル期間であって、かつ、反転クロック信号ＣＬＸ’のＬレベル期間で反転して出力するものである。次に、インバータ２２４は、クロックドインバータ２２２の出力を反転して、当該段の転送信号として出力されるものである。また、クロックドインバータ２２６は、インバータ２２４の出力たる当該段の出力信号を、クロック信号ＣＬＸのＬレベル期間であって、かつ、反転クロック信号ＣＬＸ’のＨレベル期間で反転して、インバータ２２４の入力側に帰還するものである。一方、偶数段のラッチ回路２０２におけるクロックドインバータ２２２、２２６は、奇数段におけるクロックドインバータ２２２、２２６と、供給されるクロック信号が入れ替わった関係にある。
【００３３】
このため、Ｘシフトレジスタにおける各段のラッチ回路２０２から出力される転送信号Ｑ１、Ｑ２、…、Ｑｎは、図５に示されるよう出力されることとなる。すなわち、第１段目のラッチ回路２０２が、水平走査期間の最初に供給されるスタートパルスＳＰＸを、クロック信号ＣＬＸの立ち上がりで取り込んで、転送信号Ｑ１として出力した後、以降の第２〜第ｎ段のラッチ回路２０２が、転送信号Ｑ１を、クロック信号ＣＬＸの半周期分だけ順次遅延させて、転送信号Ｑ２〜Ｑｎとして出力することとなる。
【００３４】
さて、このように転送信号Ｑ１〜Ｑｎは、クロック信号ＣＬＸの半周期毎に順次シフトした関係にあるので、図５に示されるように、相隣接するもの同士においてその半分期間が互いに重複する。そこで、この重複期間を除去するために、例えば図４に示されるような波形選択回路２０４が設けられている。図において、波形選択回路２０４は、各ラッチ回路２０２の出力に対応して設けられ、各々は、ＮＡＮＤ回路２０４ａとインバータ２０４ｂとの直列接続からなる。このうち、奇数段目に対応するＮＡＮＤ回路２０４ａは、対応するラッチ回路２０２から供給される転送信号と位相調整信号ＥＮＢ１との否定論理積信号を、一方、偶数段目のＮＡＮＤ回路２０４ａは、対応するラッチ回路２０２から供給される転送信号と位相調整信号ＥＮＢ２との否定論理積信号を、それぞれ出力するものである。
【００３５】
ここで、位相調整信号ＥＮＢ１、ＥＮＢ２は、ともにクロック信号ＣＬＸ（およびその反転クロック信号ＣＬＸ’）と同期して供給されるものであり、その信号波形は、図５に示される通りである。すなわち、位相調整信号ＥＮＢ１、ＥＮＢ２は、そのパルス幅がクロック信号ＣＬＸ（反転クロック信号ＣＬＸ’）よりも若干狭められ、かつ、両者のパルス期間が排他的である信号である。
【００３６】
そして、各段のラッチ回路２０２による転送信号Ｑ１、Ｑ２、…、Ｑｎは、波形選択回路２０４のそれぞれによって、互いに重複期間を持たないように、位相調整信号ＥＮＢ１またはＥＮＢ２のパルス幅に制限されて、サンプリング制御信号Ｘ１、Ｘ２、…、Ｘｎとしてバッファ回路２０６に供給されることとなる。
【００３７】
次に、バッファ回路２０６は、駆動能力が後段となるにつれて大きくなるインバータを、複数段直列した構成となっており、波形選択回路２０４によるサンプリング制御信号Ｘ１、Ｘ２、…、Ｘｎを、波形整形するとともに、駆動能力を高めて、サンプリング制御信号Ｓ１、Ｓ２、…、Ｓｎとしてサンプリング回路３００に供給するものである。なお、波形選択回路２０４におけるインバータ２０４ｂを、バッファ回路２０６における初段のインバータとする場合もある。
【００３８】
このように本実施形態によれば、波形選択回路２０４によるパルス幅の制限により、相前後するサンプリング制御信号Ｘ１〜Ｘｎ（Ｓ１〜Ｓｎ）のパルス間隔は、図５に示されるように時間的に隔絶されるため、これらの信号パルスの重複に起因するクロストークやゴーストなどの発生が未然に防止される。すなわち、サンプリング制御信号Ｓ１、Ｓ２、…、Ｓｎが重複していると、本来、あるブロックのデータ線６ａにサンプリングされるべき画像信号が、そのブロックの前後に位置するブロックのデータ線６ａに対してもサンプリングされてしまうため、クロストークやゴーストなどが発生して表示品位が低下するが、本実施形態によれば、サンプリング制御信号Ｓ１、Ｓ２、…、Ｓｎのパルスが時間的に隔絶されて出力されるため、クロストークやゴーストなどの発生が未然に防止されることとなる。
【００３９】
また、ラッチ回路２０２や波形選択回路２０４の駆動能力よりも、バッファ回路２０６の駆動能力の方が遥かに大きい。このためラッチ回路２０２や波形選択回路２０６の駆動能力が低くても、バッファ回路２０６から出力されるサンプリング制御信号Ｓ１、Ｓ２、…、Ｓｎによって、６個のサンプリングスイッチ３０１が良好に同時駆動されることとなる。
【００４０】
また、本実施形態のように、６本のデータ線６ａ毎にブロック化して駆動することによって、Ｘシフトレジスタを構成するラッチ回路２０２の段数が、データ線６ａの本数（６・ｎ）の１／６であるｎ段に低減されるので、データ線６ａの駆動が容易となるとともに、駆動周波数が１／６に低下するので、低消費電力化を図ることもできる。さらに、ラッチ回路２０２、波形選択回路２０４およびバッファ回路２０６については、データ線６ａのピッチの６倍に相当するピッチＰｘ（図１参照）で形成すれば良いので、これら素子の配置や配線などにおける自由度も高められることとなる。
【００４１】
＜データ線駆動回路の構成素子＞
次に、データ線駆動回路２００、特に、ラッチ回路２０２における相補型ＴＦＴの構成について、インバータ２２４を例にとって説明する。このインバータ２２４は、図３に示されるようにＰチャネル型ＴＦＴとＮチャネル型ＴＦＴとが、電源の高位側電圧Ｖｄｄと低位側電圧Ｖｓｓとの間において直列接続された相補型構成となっている。図６（ａ）は、このインバータ２２４を構成するｐチャネル型ＴＦＴおよびＮチャネル型ＴＦＴの構成を示す平面図であり、同図（ｂ）は、同図（ａ）のＡ−Ａ’線断面図である。
【００４２】
これらの図に示されるように、Ｐチャネル型ＴＦＴは、そのドレイン領域２２０２の端部とソース領域２２０４の端部とがゲート電極２００２の端部で規定された自己整合型構造となっている。すなわち、このＰチャネル型ＴＦＴは、ゲート電極２００２自体をマスクとして半導体層２２００に不純物がドープされたものである。
【００４３】
一方、Ｎチャネル型ＴＦＴは、そのドレイン領域２３０２のゲート側とソース領域２３０４のゲート側にそれぞれ不純物の低濃度領域２３１２、２３１４が設けられたＬＤＤ構造となっている。すなわち、このＮチャネル型ＴＦＴは、例えば、第１に、ゲート電極２００２自体をマスクとして半導体層２３００に不純物が低濃度でドープされた後、第２に、ゲート電極２００２上面に、当該ゲート電極２００２よりも幅広のレジスト層が形成され、これをマスクとして不純物が高濃度でドープされたものである。なお、Ｎチャネル型ＴＦＴにおける低濃度領域２３１２、２３１４については、不純物を存在させないで、オフセット構造としても良い。このオフセット構造は、例えば、ゲート電極２００２をマスクとしてドープを行った後に、当該ゲート電極をオーバーエッチングして、その端面を後退させたりすることなどで形成可能である。
【００４４】
次に、Ｐチャネル型ＴＦＴおよびＮチャネル型ＴＦＴで兼用されるゲート電極２００２は、クロックドインバータ２２２、２２６（図３参照）の出力配線と接続（または兼用）されるものである。すなわち、ゲート電極２００２には、クロックドインバータ２２２または２２６の出力信号が供給される。一方、電源の高位側電圧Ｖｄｄが印加される配線２００４は、Ｐチャネル型ＴＦＴのドレイン領域２２０２に対し、層間絶縁膜２０１２およびゲート絶縁膜２１００に開口するコンタクトホール２０１０を介して接続され、また、電源の低位側電圧Ｖｓｓが印加される配線２００６は、Ｎチャネル型ＴＦＴのソース領域２３０４に対し、コンタクトホール２０１０を介して接続されている。そして、インバータ２２４の出力となる配線２００８は、Ｐチャネル型ＴＦＴのソース領域２２０４とＮチャネル型ＴＦＴのドレイン領域２３０２とに、それぞれコンタクトホール２０１０を介して共通接続されている。
【００４５】
このようにインバータ２２４では、Ｐチャネル型ＴＦＴが自己整合型構造であり、Ｎチャネル型ＴＦＴがＬＤＤ構造であるため、仮に両者のチャネル長、幅を同一としてしまうと、両者の特性に不均衡が生じて好ましくない。このため、図６（ａ）に示されるように、Ｐチャネル型ＴＦＴのチャネル長Ｌ１と、Ｎチャネル型ＴＦＴのチャネル長Ｌ２とは、Ｌ１＞Ｌ２として形成され、また、Ｐチャネル型ＴＦＴのチャネル幅Ｗ１と、Ｎチャネル型ＴＦＴのチャネル長Ｗ２とは、Ｗ１＞Ｗ２として形成されている。
【００４６】
すなわち、自己整合型構造のＰチャネル型ＴＦＴと、ＬＤＤ構造のＮチャネル型ＴＦＴでは、低濃度領域２３１２、２３１４により実質的なチャネル長が異なるので、これを補償する意味でＬ１＞Ｌ２となっている。また、Ｐチャネル型のキャリアであるホールと、Ｎチャネル型のキャリアである電子とでは、後者の質量が軽いため、Ｎチャネル型のキャリア移動度が高くなる。このため、Ｗ１＞Ｗ２として、両者の特性を均衡させているのである。
【００４７】
このように、Ｐチャネル型ＴＦＴのチャネル長Ｌ１、幅Ｗ１が、それぞれＮチャネル型ＴＦＴのチャネル長Ｌ２、幅Ｗ２よりも大きくなるので、両者をＬＤＤ構造とする場合と比較すると、本実施形態は、サイズ的には不利である。しかしながら、上述したように、ラッチ回路２０２については、データ線ピッチの６倍に相当するピッチＰｘで形成すれば済むので、ＴＦＴのサイズが多少大きくなったとしても、あまり問題にはならない。
【００４８】
また、ラッチ回路２０２のうち、奇数段のクロックドインバータ２２２は、図３に示されるように、電源の高位側電圧Ｖｄｄと低位側電圧Ｖｓｓとの間において、ゲート電極に反転クロック信号ＣＬＸ’を入力するＰチャネル型ＴＦＴと、入力信号をゲート電極にそれぞれ入力する相補型のＰチャネル型ＴＦＴ及びＮチャネル型ＴＦＴと、ゲート電極にクロック信号ＣＬＸを入力するＮチャネル型ＴＦＴとを直列に接続した構成となっている。また、奇数段のクロックドインバータ２２６については、同じく奇数段のクロックドインバータ２２２におけるクロック信号ＣＬＸおよびその反転クロック信号ＣＬＸ’を入れ替えた関係となっている。さらに、偶数段のクロックドインバータ２２２、２２６については、奇数段のものとクロック信号ＣＬＸおよびその反転クロック信号ＣＬＸ’を入れ替えた関係となっている。そして、このようなクロックドインバータ２２２、２２６においても、インバータ２２４と同様に、Ｐチャネル型ＴＦＴが自己整合型構造であり、また、Ｎチャネル型ＴＦＴがＬＤＤ構造となっている。
【００４９】
すなわち、本実施形態では、ラッチ回路２０２（Ｘシフトレジスタ）を構成するクロックドインバータ２２２、２２６およびインバータ２２４における相補型のＰチャネル型ＴＦＴが自己整合型構造となっている。すなわち、最も高い周波数で駆動されるため、特性が劣化しやすいＰチャネル型ＴＦＴがすべて自己整合型構造に置換されている。一方、特性の劣化が問題となっていないＮチャネル型ＴＦＴについては依然としてＬＤＤ構造となっている。したがって、本実施形態では、オフリーク電流を低減した上で、特性の劣化が防止されることとなる。
【００５０】
＜走査線駆動回路＞
次に、走査線駆動回路４００の詳細について説明する。この走査線駆動回路４００は、垂直走査期間の最初に供給されるスタートパルスＳＰＹをクロック信号ＣＬＹおよびその反転クロック信号ＣＬＹ’にしたがって転送し、これに基づき走査信号Ｇ１、Ｇ２、…、Ｇｍを生成するので、その基本的な構成は、データ線駆動回路２００と同様である。すなわち、走査線駆動回路４００は、ｍ段接続されたラッチ回路４０２からなるＹシフトレジスタと、各ラッチ回路４０２に対応するｍ個のバッファ回路４０６とを含む。さらに、走査線駆動回路４００におけるラッチ回路４０２は、図３において括弧書で示されるように、データ線駆動回路２００におけるラッチ回路２０２と、クロック信号が異なる以外、全く同一である。
【００５１】
ただし、走査線駆動回路４００に供給されるクロック信号ＣＬＹ（反転クロック信号ＣＬＹ’）の周波数は、データ線駆動回路２００に供給されるクロック信号ＣＬＸ（反転クロック信号ＣＬＸ’）の周波数よりも必然的に２〜３桁程度低くなるので、ラッチ回路４０２による転送信号を、データ線駆動回路２００のように、位相調整信号を用いて積極的に狭める必要がない。このため、例えば、前後のラッチ回路４０２による転送信号同士の論理積を求めて、これを走査信号Ｇ１、Ｇ２、…、Ｇｍとして出力する構成となっている。図１において、データ線駆動回路２００の波形選択回路２０４に相当するものが、走査線駆動回路４００に存在しないのは、このためである。
【００５２】
＜走査線駆動回路の構成素子＞
次に、走査線駆動回路４００における相補型ＴＦＴの構成について説明する。走査線駆動回路４００では、データ線駆動回路２００のようにデータ線６ａをブロック化して駆動しないので、ラッチ回路４０２およびバッファ回路４０６を走査線３ａのピッチＰｙで形成する必要がある。このため、走査線駆動回路４００を構成する相補型ＴＦＴについては、微細化して形成することが要求される。一方、走査線駆動回路４００の駆動周波数は、上述したように、データ線駆動回路２００のそれよりも必然的に２〜３桁程度低くなるので、駆動周波数のほぼ２乗で進行するＰチャネル型ＴＦＴの特性劣化は、あまり問題とならない、と考えられる。
【００５３】
そこで、走査線駆動回路４００を構成する相補型のＰチャネル型ＴＦＴおよびＮチャネル型ＴＦＴについては、図７（ａ）および同図（ｂ）に示されるように、両者ともＬＤＤ構造とした。ここで、図７（ａ）は、ラッチ回路４０２におけるインバータ４２４を構成するＰチャネル型ＴＦＴおよびＮチャネル型ＴＦＴの構成を示す平面図であり、同図（ｂ）は、同図（ａ）のＢ−Ｂ’線断面図である。
【００５４】
これらの図に示されるように、Ｐチャネル型ＴＦＴは、ドレイン領域４２０２のゲート側とソース領域４２０４のゲート側にそれぞれ不純物の低濃度領域４２１２、４２１４が設けられ、同様に、Ｎチャネル型ＴＦＴは、ドレイン領域４３０２のゲート側とソース領域４３０４のゲート側にそれぞれ不純物の低濃度領域４３１２、４３１４が設けられている。
【００５５】
また、Ｐチャネル型およびＮチャネル型で兼用されるゲート電極４００２は、クロックドインバータ４２２、４２６（図３の括弧書参照）の出力配線と接続（または兼用）されるものである。一方、電源の高位側電圧Ｖｄｄが印加される配線４００４は、Ｐチャネル型ＴＦＴのドレイン領域４２０２に対し、層間絶縁膜４０１２およびゲート絶縁膜４１００に開口するコンタクトホール４０１０を介して接続され、また、電源の低位側電圧Ｖｓｓが印加される配線４００６は、Ｎチャネル型ＴＦＴのソース領域４３０４に対し、コンタクトホール４０１０を介して接続されている。そして、インバータ４２４の出力となる配線４００８は、Ｐチャネル型ＴＦＴのソース領域４２０４とＮチャネル型ＴＦＴのドレイン領域４３０２とに、それぞれコンタクトホール４０１０を介して接続されている。
【００５６】
このようにインバータ４２４では、Ｐチャネル型ＴＦＴおよびＮチャネル型ＴＦＴがともにＬＤＤ構造であるため、両者のチャネル長Ｌ３、Ｌ４と、幅Ｗ３、Ｗ４とは、それぞれ互いに同一となっている。また、ラッチ回路４０２については、上述したように、走査線ピッチＰｙで形成する必要があるので、データ線ピッチの６倍に相当するＰｘよりも狭くしなければならない場合がある。このため、走査線駆動回路４００におけるＰチャネル型ＴＦＴのチャネル長Ｌ３は、データ駆動回路２００におけるＰチャネル型ＴＦＴのチャネル長Ｌ１以下となっており、また、走査線駆動回路４００におけるＰチャネル型ＴＦＴのチャネル幅Ｗ３は、データ駆動回路２００におけるＰチャネル型ＴＦＴのチャネル幅Ｗ１以下となっている。
【００５７】
また、ラッチ回路４０２のうち、奇数段のクロックドインバータ４２２は、図３の括弧書に示されるように、電源の高位側電圧Ｖｄｄと低位側電圧Ｖｓｓとの間に、ゲート電極に反転クロック信号ＣＬＹ’を入力するＰチャネル型ＴＦＴと、入力信号をゲート電極にそれぞれ入力する相補型のＰチャネル型ＴＦＴ及びＮチャネル型ＴＦＴと、ゲート電極にクロック信号ＣＬＹを入力するＮチャネル型ＴＦＴとを直列に接続した構成となっている。また、奇数段のクロックドインバータ４２６については、クロックドインバータ４２２におけるクロック信号ＣＬＹおよびその反転クロック信号ＣＬＹ’を入れ替えた関係となっている。さらに、偶数段のクロックドインバータ４２２、４２６については、奇数段のものとクロック信号ＣＬＹおよびその反転クロック信号ＣＬＹ’を入れ替えた関係となっている。そして、このようなクロックドインバータ４２２、４２６においても、インバータ４２４と同様に、Ｐチャネル型ＴＦＴおよびＮチャネル型ＴＦＴがともにＬＤＤ構造となっている。
【００５８】
すなわち、本実施形態では、ラッチ回路４０２（Ｙシフトレジスタ）を構成するクロックドインバータ４２２、４２６およびインバータ４２４における相補型のＰチャネル型ＴＦＴおよびＮチャネル型ＴＦＴがともにＬＤＤ構造となっている。一般に、ゲート電極４００２とコンタクトホール４０１０との間隔Ｌ５（図７（ａ）参照）については、設計ルールの関係上、ある一定値以下とすることができないが、低濃度領域４２１２、４２１４、４３１２、４３１４がコンタクトホール４０１０の一部にかかったとしても直ちに不良とはならない。このため、ＬＤＤ構造とする方が素子の微細化に有利であるので、ラッチ回路４０２を、走査線ピッチＰｙで形成することが容易となる。なお、走査線ピッチＰｙがそれほど狭くないのであれば、Ｐチャネル型ＴＦＴおよびＮチャネル型ＴＦＴを、ともに自己整合型としても良い。一方、Ｙシフトレジスタの駆動周波数は低いので、Ｘシフトレジスタのように特性劣化は問題にならない。
【００５９】
なお、図７（ｂ）に示されるＰチャネル型ＴＦＴおよびＮチャネル型ＴＦＴにあっては、低濃度領域（ＬＤＤ領域）がソース領域側およびドレイン領域側の双方に設けられたが、図８に示されるように、両ＴＦＴの共通配線側となる領域のみに設けられるようにしても良い。すなわち、図８では、Ｐチャネル型ＴＦＴにあっては、そのソース領域４２０４のゲート側にのみに低濃度領域４２１４が設けられ、また、Ｎチャネル型ＴＦＴにあっては、そのドレイン領域４３０２のゲート側にのみに低濃度領域４３１２が設けられている。このように、一方の領域にのみ低濃度領域を設けても、素子の微細化に寄与することが可能である。
【００６０】
＜ラッチ回路の他の例＞
次に、ラッチ回路２０２（４０２）おける他の例について説明する。図９において、各段のラッチ回路２０２は、それぞれトランスミッションゲート２３２、２３８およびインバータ２３４、２３６から構成され、いずれもＰチャネル型ＴＦＴおよびＮチャネル型ＴＦＴを組み合わせて相補的に構成されている。なお、データ線駆動回路２００におけるラッチ回路２０２にあっては、Ｐチャネル型ＴＦＴは自己整合型構造となるが、走査線駆動回路４００におけるラッチ回路４０２にあっては、Ｐチャネル型ＴＦＴは自己整合型構造に限られない。
【００６１】
さて、データ線駆動回路２００にあって、奇数段のラッチ回路２０２におけるトランスミッションゲート２３２は、クロック信号ＣＬＸのＨレベル期間であって、かつ、反転クロック信号ＣＬＸ’のＬレベル期間で出力するものである。インバータ２３４、２３６は、トランスミッションゲート２３２の出力を両者によって正転して、当該段の転送信号として出力するものである。また、トランスミッションゲート２３８は、インバータ２３６の出力たる当該段の出力信号を、クロック信号ＣＬＸのＬレベル期間であって、かつ、反転クロック信号ＣＬＸ’のＨレベル期間で出力して、インバータ２３４の入力側に帰還するものである。一方、偶数段のラッチ回路２０２におけるトランスミッションゲート２３２、２３８は、奇数段におけるクロックドインバータ２３２、２３８と、供給されるクロック信号が入れ替わった関係にある。このため、図９に示されるラッチ回路２０２から出力される転送信号Ｑ１、Ｑ２、…は、図３に示されるラッチ回路と同様に、図５に示される通りとなる。
【００６２】
なお、走査線駆動回路４００のラッチ回路４０２に適用する場合には、図９の括弧書で示されるように、クロック信号ＣＬＸおよび反転クロック信号ＣＬＸ’を、それぞれクロック信号ＣＬＹおよび反転クロック信号ＣＬＹ’に置き換えるとともに、スタートパルスＳＰＸを、垂直走査期間の最初に供給されるスタートパルスＳＰＹとすれば良い。
【００６３】
このようなラッチ回路２０２（４０２）によれば、トランスミッションゲート２３２、２３８（４３２、４３８）に対して、電源の高位側電圧Ｖｄｄおよび低位側電圧Ｖｓｓを印加する必要がなくなるので、配線が簡略化される。このため、特に、形成ピッチを狭くする必要のある走査線駆動回路４００のラッチ回路４０２に適している。
【００６４】
さらに、トランスミッションゲート２３２、２３８（４３２、４３８）については、相補型とせずに、Ｎチャネル型ＴＦＴのみを用いて構成しても良い。このように構成すると、特性が劣化しやすいＰチャネル型ＴＦＴを用いないで済むという利点がある。
【００６５】
＜液晶装置の全体構成＞
次に、上述した実施形態に係る液晶装置の全体構成について図１２および図１３を参照して説明する。ここで、図１２は、液晶装置１００の構成を示す斜視図であり、図１３は、図１２におけるＣ−Ｃ’線の断面図である。
【００６６】
これらの図に示されるように、液晶装置１００は、画素電極１１８等が形成されたガラスや、半導体、石英などからなるＴＦＴアレイ基板１０と、対向電極１０８等が形成されたガラスなどの透明な対向基板２０とが、スペーサＳＰの混入されたシール材５２によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせられるとともに、この間隙に電気光学材料としての液晶１０５が封入された構造となっている。なお、シール材５２は、対向基板２０の周辺に沿って形成されるが、液晶１０５を封入するために一部が開口している。このため、液晶１０５の封入後に、その開口部分が封止材ＳＲによって封止されている。
【００６７】
ここで、ＴＦＴアレイ基板１０の対向面であって、シール材５２の外側一辺においては、上述したデータ線駆動回路２００やサンプリング回路３００（図１２および図１３では省略）が形成されて、Ｙ方向に延在するデータ線６ａを駆動する構成となっている。さらに、この一辺には複数の外部回路接続端子１０２が形成されて、シリアル−パラレル変換された画像信号ＶＩＤ１〜ＶＩＤ６などの各種信号を入力する構成となっている。また、この一辺に隣接する２辺には、２個の走査線駆動回路４００が形成されて、Ｘ方向に延在する走査線３ａをそれぞれ両側から駆動する構成となっている。なお、走査線３ａに供給される走査信号の遅延が問題にならないのであれば、走査線駆動回路４００を片側１個だけに形成する構成でも良い。ほかに、ＴＦＴアレイ基板１０においては、データ線６ａへの画像信号の書込負荷を低減するため、各データ線６ａを、画像信号のサンプリングに先行するタイミングにおいて、所定電位にプリチャージするプリチャージ回路を形成しても良い。
【００６８】
一方、対向基板の対向電極１０８は、貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材によって、ＴＦＴアレイ基板１０との電気的導通が図られている。ほかに、対向基板２０には、液晶装置１００の用途に応じて、例えば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、クロムやニッケルなどの金属材料や、カーボンやチタンなどをフォトレジストに分散した樹脂ブラックなどの遮光膜が設けられる。なお、色光変調の用途の場合には、カラーフィルタは形成されずに遮光膜が対向基板２０に設けられる。また、必要に応じて液晶装置１０に光を照射するバックライトが、いずれか一方の基板の背面側に設けられる。
【００６９】
くわえて、ＴＦＴアレイ基板１０および対向基板２０の対向面には、それぞれ所定の方向にラビング処理された配向膜（図示省略）などが設けられる一方、その各背面側には配向方向に応じた偏光子（図示省略）がそれぞれ設けられる。ただし、液晶１０５として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜や偏光子などが不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
【００７０】
＜電子機器＞
次に、上述した液晶装置を各種の電子機器に適用される場合について説明する。この場合、電子機器は、図１４に示されるように、主に、表示情報出力源１０００、表示情報処理回路１００２、駆動回路１００４、液晶装置１００、クロック発生回路１００８並びに電源回路１０１０を備えて構成されている。このうち、表示情報出力源１０００は、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）などのメモリや、光ディスク装置などのストレージユニット、画像信号を同調して出力する同調回路等を含み、クロック発生回路１００８からのクロック信号に基づいて、所定フォーマットの画像信号などの表示情報を表示情報処理回路１００２に出力するものである。また、表示情報処理回路１００２は、上述したシリアル−パラレル変換回路や、増幅・極性反転回路、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種処理回路を含んで構成されており、クロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号CLKとともに駆動回路１００４に出力するものである。駆動回路１００４は、液晶装置１００を駆動するものであり、上述したデータ線駆動回路２００や、サンプリング回路３００、走査線駆動回路４００のほか、製造後の検査に用いる検査回路などを含んだものである。電源回路１０１０は、上述の各回路に所定の電源を供給するものである。
【００７１】
次に、上述した液晶装置を具体的な電子機器に用いた例のいくつかについて説明する。
【００７２】
＜その１：プロジェクタ＞
まず、この液晶装置１００をライトバルブとして用いたプロジェクタについて説明する。図１５は、このプロジェクタの構成を示す平面図である。この図に示されるように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、内部に配置された３枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離されて、各原色に対応するライトバルブ１００Ｒ、１００Ｇおよび１００Ｂにそれぞれ導かれる。
【００７３】
ここで、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂの構成は、上述した液晶装置１００と同様であり、画像信号処理回路（図示省略）から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。また、Ｂ色の光は、他のＲ色やＧ色と比較すると、光路が長いので、その損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３および出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。
【００７４】
さて、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２において、Ｒ色およびＢ色の光は９０度に屈折する一方、Ｇ色の光は直進する。したがって、各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン１１２０にカラー画像が投射されることとなる。
【００７５】
なお、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂには、ダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、上述したようにカラーフィルタを設ける必要はない。
【００７６】
＜その２：モバイル型コンピュータ＞
次に、この液晶装置を、モバイル型のパーソナルコンピュータに適用した例について説明する。図１６は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示ユニット１２０６とから構成されている。この液晶表示ユニット１２０６は、先に述べた液晶装置１００の背面にバックライトを付加することにより構成されている。
【００７７】
なお、電子機器としては、図１４〜図１６を参照して説明した他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、携帯電話、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器に対して、実施形態の液晶装置、さらには電気光学装置が適用可能なのは言うまでもない。
【００７８】
【発明の効果】
以上説明したように本発明によれば、周辺回路内蔵型の電気光学装置において、周辺回路の構成素子、特に、データ線駆動回路のＸシフトレジスタの論理素子における特性の劣化を防止して、長寿命化を図ることが可能となる。
【図面の簡単な説明】
【図１】  本発明の実施形態に係る液晶装置の電気的な構成を示すブロック図である。
【図２】  同液晶装置における画素の構成を示す回路図である。
【図３】  同液晶装置におけるデータ線駆動回路または走査線駆動回路のラッチ回路の構成を示す回路図である。
【図４】  同液晶装置における波形選択回路の構成を示す回路図である。
【図５】  同液晶装置におけるデータ線駆動回路の動作を説明するためのタイミングチャートである。
【図６】  （ａ）は、同データ線駆動回路におけるインバータのレイアウトを示す平面図であり、（ｂ）は、そのＡ−Ａ’線に沿って示す断面図である。
【図７】  （ａ）は、同走査線駆動回路におけるインバータのレイアウトを示す平面図であり、（ｂ）は、そのＢ−Ｂ’線に沿って示す断面図である。
【図８】  同走査線駆動回路におけるインバータの別態様を示す断面図である。
【図９】  同液晶装置におけるラッチ回路の他の構成を示す回路図である。
【図１０】  液晶装置における寿命について、従来と本発明とを比較した図である。
【図１１】  ＸシフトレジスタにおけるＰチャネル型ＴＦＴの電気特性について、従来と本発明とを比較した図である。
【図１２】  同液晶装置の構造を示す斜視図である。
【図１３】  同液晶装置の構造を説明するための一部断面図である。
【図１４】  同液晶装置を適用した電子機器の概略構成を示すブロック図である。
【図１５】  同液晶装置を適用した電子機器の一例たるプロジェクタの構成を示す断面図である。
【図１６】  同液晶装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【符号の説明】
３ａ…走査線
６ａ…データ線
１０…ＴＦＴアレイ基板
２０…対向基板
１０８…対向電極
１１０……画素
１１４…サンプリング制御信号線
１１５…画像信号線
１１６…ＴＦＴ
１１８…画素電極
１０５…液晶
２００…データ線駆動回路
２０２…ラッチ回路
２０４…波形選択回路
２０６…バッファ回路
３００…サンプリング回路
３０１…サンプリングスイッチ
４００…走査線駆動回路
４０２…ラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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