(57)【特許請求の範囲】
【請求項１】
デコーダのシステムタイムクロックを受け入れ、所定の比率で分周して出力する分周器と、
前記分周期の出力信号をクロック端に受け入れ、初期のロードデータから始まり前記分周器の出力信号をカウントして第１カウント値を得、所定の周期ごとに前記第１カウント値がリセットされるようにする第１カウンタと、
デコーダのシステムタイムクロックをクロック端に受け入れ、前記分周器の出力信号をリセット端に受け入れ、初期のロードデータから始まり前記システムタイムクロックをカウントして第２カウント値を得、前記分周器の出力信号のクロック周期ごとに前記第２カウント値がリセットされるようにする第２カウンタとで構成されるカウンタ部と；
エンコーダのシステムタイムクロックをカウントした値を所定の期間ごとにサンプリングして得られるプログラムクロックリファレンスの基本値と拡張値を受け入れ、前記カウンタ部の前記第１カウンタ及び前記第２カウンタから前記第１カウント値及び前記第２カウント値を受け入れて、前記プログラムクロックリファレンスが入るごとに前記プログラムクロックリファレンスの基本値及び拡張値とその時の前記カウンタ部の前記第１カウント値及び前記第２カウント値との差異値を求め、前記各差異値の条件に従い前記システムタイムクロックの誤差値を生成して出力する誤差発生部と；
前記誤差発生部から出力される誤差値に従い対応する電圧値を生成するループフィルタと；
前記ループフィルタから生成された電圧値を入力し、この電圧値に対応する周波数を有するクロック信号を生成して前記デコーダの前記システムタイムクロックとして提供する電圧制御発振器とを含んでなることを特徴とするシステムタイムクロックの誤差検出回路。
【請求項２】
前記第１カウンタから出力される前記第１カウント値はシステムタイムクロックの基本値であり、前記第２カウンタから出力される前記第２カウント値はシステムタイムクロックの拡張値であることを特徴とする請求項１に記載のシステムタイムクロックの誤差検出回路。
【請求項３】
前記第１カウンタの初期ロードデータは前記プログラムクロックリファレンスの基本値のうちの最初のものであり、前記第２カウンタの初期ロードデータは前記プログラムクロックリファレンスの拡張値のうちの最初のものであることを特徴とする請求項１または２に記載のシステムタイムクロックの誤差検出回路。
【請求項４】
前記誤差発生部は、
前記第２カウンタの前記第２カウント値と前記プログラムクロックリファレンスの拡張値とを入力し、２入力の差異を求めて出力する第１減算器と；
前記第１カウンタの前記第１カウント値と前記プログラムクロックリファレンスの基本値とを入力し、２入力の差異を求めて出力する第２減算器と；
前記第１および第２減算器の出力を新しいプログラムクロックリファレンスが入力されるごとにそれぞれ通過させる２つのラッチと；
前記各ラッチから入力される基本値と拡張値との間の差異を受け入れ、２つの値の条件から対応する所定の誤差信号を生成して出力する判断および演算部とで構成されることを特徴とする請求項１または２に記載のシステムタイムクロックの誤差検出回路。
【請求項５】
前記判断および演算部の出力側に連結され、入力信号を所定のビットシフトさせた後、前記ループフィルタに出力することにより、前記誤差信号のダイナミックレンジを制限するためのシフトレジスタをさらに含むことを特徴とする請求項４に記載のシステムタイムクロックの誤差検出回路。
【請求項６】
前記判断および演算部は入力される基本値と拡張値とから、
前記システムタイムクロックが前記プログラムクロックリファレンスより遅い場合、正の値を誤差信号として出力し、
前記システムタイムクロックが前記プログラムクロックリファレンスより速い場合、負の値を誤差信号として出力し、
前記２つの条件に合わない場合、ゼロを誤差信号として出力することを特徴とする請求項４に記載のシステムタイムクロックの誤差検出回路。
【請求項７】
前記２つのラッチには、前記プログラムクロックリファレンスのサンプリング周期と同一の周期を有し前記２つのラッチの出力を制御するための比較信号が印加されることを特徴とする請求項４に記載のシステムタイムクロックの誤差検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はシステムタイムクロック（ＳＴＣ：Ｓｙｓｔｅｍ  Ｔｉｍｅ  Ｃｌｏｃｋ）の誤差検出回路に係り、より詳しくは、ＭＰＥＧ２（Ｍｏｖｉｎｇ  Ｐｉｃｔｕｒｅ  Ｅｘｐｅｒｔｓ  Ｇｒｏｕｐ２）システムデコーダに適用されるシステムタイムクロックの誤差検出回路に関する。
【０００２】
【従来の技術】
最近、情報のディジタル化が急速に進行しており、これによってマルチメディアの発展における１つの基盤技術である画像圧縮技術が非常に重要になってきている。
【０００３】
かかる技術的背景下に生まれたＭＰＥＧは、マルチメディア環境にとって最も核心の技術であるディジタル動画像の圧縮符号化のための国際的な標準案である。
【０００４】
ＭＰＥＧ標準化活動はＭＰＥＧビデオ、ＭＰＥＧオーディオおよびＭＰＥＧシステムに関連しており、ＭＰＥＧビデオはビデオ信号圧縮アルゴリズムの標準化を、ＭＰＥＧオーディオはディジタルオーディオ信号圧縮アルゴリズムの標準化を、そしてＭＰＥＧシステムは圧縮された多段ビデオおよびオーディオビットストリームの同期および多重化問題を扱っている。
【０００５】
基本的にＭＰＥＧは静止画像の圧縮に関する標準案であるＪＰＥＧ（Ｊｏｉｎｔ  Ｐｈｏｔｏｇｒａｐｈ  Ｅｘｐｅｒｔｓ  Ｇｒｏｕｐ）のフレーム圧縮機能に時間重複性、すなわち、これらフレームの間にある重複性を除去する部分が追加された形態を有している。
【０００６】
このようなＭＰＥＧの中でも、高解像度テレビ（ＨＤＴＶ：Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ  Ｔｅｌｅｖｉｓｉｏｎ）水準の画質を得られるＭＰＥＧ２が脚光を浴びている。これによって、ＭＰＥＧ２システム、ＭＰＥＧ２ビデオおよびＭＰＥＧ２オーディオ用デコーダチップが開発されている趨勢であり、本発明は、特にＭＰＥＧ２システムデコーダに適用される技術である。
【０００７】
ＭＰＥＧ２システムについて規定している国際標準化機構／国際電気委員会（ＩＳＯ／ＩＥＣ：Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｔａｎｄａｒｄ  Ｏｒｇａｎｉｚａｔｉｏｎ／Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｔｅｃｈｎｉｃａｌ  Ｃｏｎｆｅｒｅｎｃｅ）の１３８１８国際標準案に従うと、転送ストリーム（Ｔｒａｎｓｐｏｒｔ  ｓｔｒｅａｍ）における各基礎ストリーム（Ｅｌｅｍｅｎｔａｒｙ  ｓｔｒｅａｍ）の同期化は、プログラムクロックリファレンス（ＰＣＲ：Ｐｒｏｇｒａｍ  Ｃｌｏｃｋ  Ｒｅｆｅｒｅｎｃｅ）とシステムタイムクロック（ＳＴＣ：Ｓｙｓｔｅｍ  Ｔｉｍｅ  Ｃｌｏｃｋ）を基準にして行われる。
【０００８】
システムタイムクロックは所定の周波数の、例えば２７ＭＨｚ、クロック信号をカウントするカウンタにより得られる。システムタイムクロックは転送ストリームのエンコーダ側とデコーダ側とで用いられ、デコーダ側のシステムタイムクロックはエンコーダ側のシステムタイムクロックと同期しなければならない。
【０００９】
これを満たすため、エンコーダにおいてはシステムタイムクロックの値を一定の時間間隔でサンプリングして得られる値を転送ストリームに載せて伝送し、このサンプリングされた値をプログラムクロックリファレンスとして用いる。
【００１０】
デコーダにおいては伝送されたプログラムクロックリファレンスを用いてデコーダのシステムタイムクロックをエンコーダのシステムタイムクロックと同期化する動作を行う。
【００１１】
【発明が解決しようとする課題】
しかしながら、デコーダの前記同期化動作を行うため、デコーダにおいては現在のシステムタイムクロックと転送ストリームから得られるプログラムクロックリファレンスとの誤差を検出し、検出された誤差をデコーダのシステムタイムクロックに補正可能にする誤差検出回路を備えなければならないという問題点がある。
【００１２】
本発明はこのような技術的背景下において導出されたものであって、その目的は、デコーダのシステムタイムクロックと転送ストリームから得られるプログラムクロックリファレンスとの間の差異を検出し、これがシステムタイムクロックに補償されるよう制御することにより、デコーダのシステムタイムクロックがエンコーダ側に同期するようにする誤差検出回路を提供することにある。
【００１３】
【課題を解決するための手段】
前記目的を達成するための本発明のシステムタイムクロックの誤差検出回路は、デコーダのシステムタイムクロックを受け入れ、所定の比率で分周して出力する分周器と、前記分周器の出力信号をクロック端に受け入れ、初期のロードデータから始まり前記分周器の出力信号をカウントして第１カウント値を得、所定の周期ごとに前記第１カウント値がリセットされるようにする第１カウンタと、デコーダのシステムタイムクロックをクロック端に受け入れ、前記分周器の出力信号をリセット端に受け入れ、初期のロードデータから始まり前記システムタイムクロックをカウントして第２カウント値を得、前記分周器の出力信号のクロック周期ごとに前記第２カウント値がリセットされるようにする第２カウンタとで構成されるカウンタ部と；エンコーダのシステムタイムクロックをカウントした値を所定の期間ごとにサンプリングして得られるプログラムクロックリファレンスの基本値と拡張値を受け入れ、前記カウンタ部の前記第１カウンタおよび前記第２カウンタから前記第１カウント値と前記第２カウント値を受け入れて、前記プログラムクロックリファレンスが入るごとに前記プログラムクロックリファレンスの基本値及び拡張値とその時の前記カウンタ部の前記第１カウント値及び前記第２カウント値との差異値を求め、前記差異値の条件に従い前記システムタイムクロックの誤差値を生成して出力する誤差発生部と；前記誤差発生部から出力される誤差値に対応する電圧値を生成するループフィルタと；前記ループフィルタから生成された電圧値を入力し、この電圧値に対応する周波数を有するクロック信号を生成して前記デコーダのシステムタイムクロックとして提供する電圧制御発振器とを含むよう構成される。
【００１４】
さらに、本発明はループフィルタと電圧制御発振器とで位相同期ループを形成し、誤差発生部から生成された誤差値に従いシステムタイムクロックの周波数を制御するように構成することが出来る。
【００１５】
さらに、本発明の誤差検出回路は、エンコーダのシステムタイムクロックによるカウント値を所定の期間ごとにサンプリングして得られるプログラムクロックリファレンスとデコーダのシステムタイムクロックによるカウント値とを比較し、その差異を求めてデコーダのシステムタイムクロックの周波数を補正することにより、デコーダ側のシステムタイムクロックをエンコーダ側のシステムタイムクロックに同期させるよう構成することが出来る。
【００１６】
【発明の実施の形態】
以下、本発明の好ましい実施の形態を添付図面を参照して詳細に説明する。
図１は本発明の実施の形態に従う誤差検出回路の構成ブロック図であり、図２は図１の誤差発生部および第１、第２カウンタに対する詳細構成図であり、図３はシステムタイムクロックがプログラムクロックリファレンスより遅く進行される場合のシステムタイムクロックとプログラムクロックリファレンスとの関係を示すダイヤグラムであり、図４はシステムタイムクロックがプログラムクロックリファレンスより速く進行される場合のシステムタイムクロックとプログラムクロックリファレンスとの関係を示すダイヤグラムである。
図１に示すように、本発明の実施の形態に従うＭＰＥＧシステムデコーダのためのシステムタイムクロックの誤差検出回路は、プログラムクロックリファレンス値（ＰＣＲ＿ＢＡＳＥ，ＰＣＲ＿ＥＸＴ）とシステムタイムクロックのカウント値（ＳＴＣ＿ＢＡＳＥ，ＳＴＣ＿ＥＸＴ）とを受け入れてシステムタイムクロックの誤差値（ＳＴＣ＿ＥＲＲＯＲ＿Ｓ）を出力するように連結された誤差発生部１と、誤差発生部１の出力端に連結されたループフィルタ２と、ループフィルタ２の出力値を受け入れてシステムタイムクロックを提供するように連結された電圧制御発振器３と、電圧制御発振器３の出力端に連結される分周器４と、分周器４の出力信号をクロック端ＣＫに受け入れてシステムタイムクロックのカウント値（ＳＴＣ＿ＢＡＳＥ）を誤差発生部１に出力するように連結された第１カウンタ５と、分周器４の出力信号をリセット端Ｒｅｓｅｔに受け入れてシステムタイムクロックのカウント値（ＳＴＣ＿ＥＸＴ）を誤差発生部１に出力するように連結された第２カウンタ６とで構成される。
【００１７】
システムタイムクロックのカウント値（ＳＴＣ＿ＢＡＳＥ，ＳＴＣ＿ＥＸＴ）は基本値（ＳＴＣ＿ＢＡＳＥ）と拡張値（ＳＴＣ＿ＥＸＴ）とからなり、プログラムクロックリファレンス値も基本値と拡張値とからなる。
【００１８】
第１カウンタ５は３３ビットカウンタで、第２カウンタ６は９ビットカウンタで構成し、分周器４の分周率は１／３００である。
【００１９】
前述したように、誤差発生部１に入力されるプログラムクロックリファレンス（ＰＣＲ＿ＢＡＳＥ，ＰＣＲ＿ＥＸＴ）はエンコーダのシステムタイムクロックに従うカウント値がサンプリングされて得られたものである。
【００２０】
このときのプログラムクロックリファレンスを数式で表現すると、次のようである。
ＰＣＲ＝ＰＣＲ＿ＢＡＳＥ×３００＋ＰＣＲ＿ＥＸＴ
【００２１】
図１を参照すると、第１および第２カウンタ５、６によりデコーダのシステムタイムクロックとこれを１／３００に分周したクロックがカウントされ、各カウンタ５、６の出力からはシステムタイムクロックのカウント値（ＳＴＣ＿ＢＡＳＥ，ＳＴＣ＿ＥＸＴ）が得られる。
【００２２】
初期の電源印加の際、第１、第２カウンタ５、６には最初のプログラムクロックリファレンスの基本値と拡張値とがローディングされ、この値からカウント動作が始まる。
【００２３】
誤差発生部１には第１、第２カウンタ５、６のカウント値が連続的に入力される。誤差発生部１においては所定のサンプリング周期に従いプログラムクロックリファレンスが入力されると、入力されたプログラムクロックリファレンスとそのときのシステムタイムクロックのカウント値とからそのそれぞれの基本値と拡張値との差異が求められる。
【００２４】
誤差発生部１においては前記基本値と拡張値との差異に対する比較および判断によりシステムタイムクロックとプログラムクロックリファレンスとの誤差値（ＳＴＣ＿ＥＲＲＯＲ＿Ｓ）が得られ、この誤差値（ＳＴＣ＿ＥＲＲＯＲ＿Ｓ）はループフィルタ２に出力される。
【００２５】
ループフィルタ２においては入力された誤差値（ＳＴＣ＿ＥＲＲＯＲ＿Ｓ）に対応する所定の電圧値が得られ、この電圧値は電圧制御発振器３に出力される。電圧制御発振器３においては入力された電圧値に対応する周波数を有するクロック信号が生成され、このクロック信号はデコーダのシステムタイムクロックとして外部に提供される。
【００２６】
前記実施の形態の説明を参照すると、エンコーダのシステムタイムクロックをカウントした値であるプログラムクロックリファレンスとデコーダのシステムタイムクロックをカウントした値とを比較して誤差を求め、この誤差に従いデコーダのシステムタイムクロックの周波数を制御するようにすることにより、デコーダのシステムタイムクロックをエンコーダのシステムタイムクロックに同期させるようにすることができる。
【００２７】
次に、図２ないし図４を参照して、図１の誤差発生部１および第１、第２カウンタ５、６をより詳細に説明する。
図２に示すように、本発明の実施の形態に従う誤差検出回路の誤差発生部１は、９ビットのプログラムクロックリファレンスの拡張値（ＰＣＲ＿ＥＸＴ［８：０］）と第２カウンタ６から出力される９ビットのシステムタイムクロックのカウント値（ＳＴＣ＿ＥＸＴ）を受け入れて２入力の差異を出力するように連結された減算器１１と、３３ビットのプログラムクロックリファレンスの基本値（ＰＣＲ＿ＢＡＳＥ［３２：０］）と第１カウンタ５から出力される３３ビットのシステムタイムクロックのカウント値（ＳＴＣ＿ＢＡＳＥ）とを受け入れて２入力の差異を出力するように連結された減算器１２と、前記減算器１１の出力と比較信号とを受け入れて１０ビットの拡張値の差異（ＳＴＣ＿ＥＸＴ  Ｄｉｆｆ［９：０］）を出力するように連結されたラッチ１３と、減算器１２の出力と比較信号とを受け入れて３４ビットの基本値の差異（ＳＴＣ＿ＢＡＳＥ  Ｄｉｆｆ［３３：０］）を出力するように連結されたラッチ１４と、ラッチ１３、１４の出力を受け入れて１０ビットの誤差信号（ＳＴＣ＿ＥＲＲＯＲ）を出力するように連結された判断および演算部１５と、判断および演算部１５の誤差信号（ＳＴＣ＿ＥＲＲＯＲ）を受け入れてＮビットシフトされた誤差信号（ＳＴＣ＿ＥＲＲＯＲ＿Ｓ）を出力するように連結されたシフトレジスタ１６とで構成される。
【００２８】
一方、第１カウンタ５のクロック端Ｃｌｋには分周器４の出力信号が印加され、カウントエネーブル端Ｃｔｅｎにはエネーブル信号（ＳＴＣ＿ＢＡＳＥ＿ＥＮＡ）が印加され、リセット端Ｒｅｓｅｔにはクリア信号（ＳＴＣ＿ＢＡＳＥ＿ＣＬＲ）が印加され、データ入力端Ｑｉｎには基本ロードデータ（ＢＡＳＥ＿Ｌｏａｄ＿Ｄａｔａ）が印加され、ロード端Ｌｏａｄにはロード信号（ＳＴＣ＿ＢＡＳＥ＿ＬＯＡＤ）が印加される。
【００２９】
第２カウンタ６のクロック端Ｃｌｋにはシステムタイムクロックが印加され、カウントエネーブル端Ｃｔｅｎにはエネーブル信号（ＳＴＣ＿ＥＸＴ＿ＥＮＡ）が印加され、リセット端Ｒｅｓｅｔには分周器の出力信号が印加され、データ入力端Ｑｉｎには拡張ロードデータ（ＥＸＴ＿Ｌｏａｄ＿Ｄａｔａ）が印加され、ロード端Ｌｏａｄにはロード信号（ＳＴＣ＿ＥＸＴ＿ＬＯＡＤ）が印加される。
【００３０】
次に、前記構成に基づいて誤差発生部１と第１、第２比較器５、６の動作を説明する。
電源が印加されて回路の動作が始まると、各カウンタ５、６のロード端Ｌｏａｄにはローレベルのロード信号（ＳＴＣ＿ＢＡＳＥ＿ＬＯＡＤ、ＳＴＣ＿ＥＸＴ＿ＬＯＡＤ）が印加されて各ロードデータ（ＢＡＳＥ＿Ｌｏａｄ＿Ｄａｔａ、ＥＸＴ＿Ｌｏａｄ＿Ｄａｔａ）が対応するカウンタ５、６にプリセットされる。ここで、各ロードデータ（ＢＡＳＥ＿Ｌｏａｄ＿Ｄａｔａ、ＥＸＴ＿Ｌｏａｄ＿Ｄａｔａ）はデコーダに印加される最初のプログラムクロックリファレンスの基本値（ＰＣＲ＿ＢＡＳＥ［３２：０］）と拡張値（ＰＣＲ＿ＥＸＴ［８：０］）とである。
【００３１】
プリセットが完了すると、ハイレベルのエネーブル信号（ＳＴＣ＿ＢＡＳＥ＿ＥＮＡ、ＳＴＣ＿ＥＸＴ＿ＥＮＡ）が対応するカウンタ５、６に印加され、各カウンタ５、６はロードデータから始めてそれぞれのクロック端に印加されるクロック信号のパルス数をカウントする動作を行う。
【００３２】
このとき、分周器の出力信号はシステムタイムクロックを１／３００で分周した信号であるので、カウンタ６はシステムタイムクロックの３００クロックごとにカウント値をリセットし、カウンタ５は所定のクリア信号（ＳＴＣ＿ＢＡＳＥ＿ＣＬＲ）により前記カウンタ６のリセット周期よりもっと大きい周期ごとにカウント値をリセットする。
【００３３】
カウンタ５のカウント値（ＳＴＣ＿ＢＡＳＥ）は減算器１２に入力され、カウンタ６のカウント値（ＳＴＣ＿ＥＸＴ）は減算器１１に入力される。
【００３４】
減算器１１においてはプログラムクロックリファレンスの拡張値（ＰＣＲ＿ＥＸＴ［８：０］）とカウント値（ＳＴＣ＿ＥＸＴ）の差異が求められ、減算器１２においてはプログラムクロックリファレンスの基本値（ＰＣＲ＿ＢＡＳＥ［３２：０］）とカウント値（ＳＴＣ＿ＢＡＳＥ）の差異が求められる。
【００３５】
各減算器１１、１２の出力は対応するラッチ１３、１４に入力され、各ラッチ１３、１４には１ビットの比較信号が共通に印加される。比較信号は新しいプログラムクロックリファレンスが入力されたことを知らせるためのものであって、ハイレベルの比較信号が入力された場合のみ各ラッチ１３、１４が入力を出力端に送る。
【００３６】
各ラッチ１３、１４の出力データ（ＳＴＣ＿ＥＸＴ  Ｄｉｆｆ［９：０］、ＳＴＣ＿ＢＡＳＥ  Ｄｉｆｆ［３３：０］）が判断および演算部１５に入力された場合、判断および演算部１５においてはラッチ１３、１４から入力された基本値と拡張値との差異からプログラムクロックリファレンスとシステムタイムクロックの偏差を計算して１０ビットの誤差信号（ＳＴＣ＿ＥＲＲＯＲ）を出力する。
【００３７】
誤差信号（ＳＴＣ＿ＥＲＲＯＲ）はシフトレジスタ１６によりＮビットほど右側にシフトされ、シフトされたデータ（ＳＴＣ＿ＥＲＲＯＲ＿Ｓ）はループフィルタ２に提供される。
【００３８】
図３および図４に示すように、判断および演算部１５の２入力（ＳＴＣ＿ＥＸＴ  Ｄｉｆｆ［９：０］、ＳＴＣ＿ＢＡＳＥ＿Ｄｉｆｆ［３３：０］）を通じてプログラムクロックリファレンスとシステムタイムクロックとの間の関係は３つの場合に分類される。
一番目は、図３に示すように、デコーダのシステムタイムクロックがプログラムクロックリファレンスより遅い場合であって、判断および演算部１５から誤差信号（ＳＴＣ＿ＥＲＲＯＲ）として正の値が出力される。
二番目は、図４に示すように、デコーダのシステムタイムクロックがプログラムクロックリファレンスより速い場合であって、判断および演算部１５から誤差信号（ＳＴＣ＿ＥＲＲＯＲ）として負の値が出力される。
三番目は、判断および演算部１５の２入力が±３００〜±（２33−３００）間の値である場合であって、システムタイムクロックがプログラムクロックリファレンスから外れすぎているため、位相同期ループが開放状態にあると判断し、誤差信号（ＳＴＣ＿ＥＲＲＯＲ）としてゼロが出力される。
【００３９】
前記各場合について判断および演算部１５に入力される基本値と拡張値との差異（ＳＴＣ＿ＥＸＴ  Ｄｉｆｆ［９：０］、ＳＴＣ＿ＢＡＳＥ  Ｄｉｆｆ［３３：０］）を用いて判断および演算部１５の動作を説明する。
図３に示すように、システムタイムクロックがプログラムクロックリファレンスより遅い場合においても、Ａの場合のように、ＰＣＲ−ＳＴＣが正の値になる場合があり、Ｂの場合のように、ＰＣＲ−ＳＴＣが負の値になる場合がある。
【００４０】
システムタイムクロックがプログラムクロックリファレンスに比べ、相対的に３００クロック未満の差異に遅くなる場合は、次のようである。
▲１▼ＳＴＣ＿ＢＡＳＥ  Ｄｉｆｆ［３３：０］＝０であり、ＳＴＣ＿ＥＸＴ  Ｄｉｆｆ［９：０］が正数である場合（図３Ａ）と、
▲２▼ＳＴＣ＿ＢＡＳＥ  Ｄｉｆｆ［３３：０］＝１10であり、ＳＴＣ＿ＥＸＴＤｉｆｆ［９：０］が負数である場合（図３Ａ）と、
▲３▼ＳＴＣ＿ＢＡＳＥ  Ｄｉｆｆ［３３：０］＝−（２33−１）10、すなわち、１００００００００００００００００００００００００００００００００１2 であり、ＳＴＣ＿ＥＸＴ  Ｄｉｆｆ［９：０］が負数である場合（図３Ｂ）がある。
【００４１】
ここで、ＳＴＣ＿ＢＡＳＥ  Ｄｉｆｆ［３３：０］＝ＰＣＲ＿ＢＡＳＥ［３２：０］−ＳＴＣ＿ＢＡＳＥ［３２：０］であり、
ＳＴＣ＿ＥＸＴ  Ｄｉｆｆ［９：０］＝ＰＣＲ＿ＥＸＴ［８：０］−ＳＴＣ＿ＥＸＴ［８：０］であり、
ＳＴＣ＿ＢＡＳＥ  Ｄｉｆｆ［３３：０］とＳＴＣ＿ＥＸＴ  Ｄｉｆｆ［９：０］はそれぞれの最大有効ビット（ＭＳＢ：Ｍｏｓｔ  ＳｉｇｎｉｆｉｃａｎｔＢｉｔ）が符号ビットである２の補数に表現された数である。
【００４２】
前記３つのそれぞれの場合について、判断および演算部１５の出力信号である誤差信号（ＳＴＣ＿ＥＲＲＯＲ）は正の値にならなければならないし、前記▲１▼〜▲３▼の場合に対する判断および演算部１５から出力される誤差信号（ＳＴＣ＿ＥＲＲＯＲ）は、次のようである。
▲１▼ＳＴＣ＿ＥＸＴ  Ｄｉｆｆ［９：０］をそのまま出力
▲２▼３００＋ＳＴＣ＿ＥＸＴ  Ｄｉｆｆ［９：０］を出力
▲３▼３００＋ＳＴＣ＿ＥＸＴ  Ｄｉｆｆ［９：０］を出力
【００４３】
図４に示すように、システムタイムクロックがプログラムクロックリファレンスより速い場合においても、Ａの場合のように、ＰＣＲ−ＳＴＣ値が負の値になる場合があり、Ｂの場合のように、正の値になる場合がある。
【００４４】
システムタイムクロックがプログラムクロックリファレンスに比べ、相対的に３００クロック未満の差異に速くなる場合は、次のようである。
▲４▼ＳＴＣ＿ＢＡＳＥ  Ｄｉｆｆ［３３：０］＝０であり、ＳＴＣ＿ＥＸＴ  Ｄｉｆｆ［９：０］が負数である場合（図４Ａ）と、
▲５▼ＳＴＣ＿ＢＡＳＥ  Ｄｉｆｆ［３３：０］＝−１10、すなわち、
１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１2 であり、ＳＴＣ＿ＥＸＴ  Ｄｉｆｆ［９：０］が正数である場合（図４Ａ）と、
▲６▼ＳＴＣ＿ＢＡＳＥ  Ｄｉｆｆ［３３：０］＝（２33−１）10、すなわち、
０１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１2 であり、ＳＴＣ＿ＥＸＴ  Ｄｉｆｆ［９：０］が正数である場合がある。
【００４５】
前記３つのそれぞれの場合について、判断および演算部１５の出力信号である誤差信号（ＳＴＣ＿ＥＲＲＯＲ）は負の値にならなければならないし、前記▲４▼〜▲６▼の場合に対する判断および演算部１５から出力される誤差信号（ＳＴＣ＿ＥＲＲＯＲ）は、次のようである。
▲４▼ＳＴＣ＿ＥＸＴ  Ｄｉｆｆ［９：０］をそのまま出力
▲５▼−（３００−ＳＴＣ＿ＥＸＴ  Ｄｉｆｆ［９：０］）を出力
▲６▼−（３００−ＳＴＣ＿ＥＸＴ  Ｄｉｆｆ［９：０］）を出力
【００４６】
以上のように説明された判断および演算部における誤差信号（ＳＴＣ＿ＥＲＲＯＲ）の発生方法を表で整理すると、次のようである。
【表１】
0004176844.tif 000002
【００４７】
判断および演算部１５の出力をＮビットシフトさせるシフトレジスト１６は後端の位相同期ループのゲインを変化させることができるためのものであって、誤差信号（ＳＴＣ＿ＥＲＲＯＲ）のダイナミックレンジを制限する役割をする。
【００４８】
【発明の効果】
以上説明したように、本発明の実施の形態に従うと、デコーダのシステムタイムクロックをカウントしてエンコーダのシステムタイムクロックをカウントしたプログラムクロックリファレンスを所定のサンプリング周期ごとに比較して２つの間の誤差を求め、その誤差に対応してデコーダのシステムタイムクロックの周波数が制御されるようにすることにより、デコーダのシステムタイムクロックがエンコーダのシステムタイムクロックに同期されるようにすることができるＭＰＥＧシステムデコーダのためのシステムタイムクロックの誤差検出回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に従う誤差検出回路の構成ブロック図。
【図２】図１の誤差発生部および第１、第２カウンタに対する詳細構成図。
【図３】システムタイムクロックがプログラムクロックリファレンスより遅く進行される場合のシステムタイムクロックとプログラムクロックリファレンスとの間の関係を示すダイヤグラム。
【図４】システムタイムクロックがプログラムクロックリファレンスより速く進行される場合のシステムタイムクロックとプログラムクロックリファレンスとの間の関係を示すダイヤグラム。
【符号の説明】
１  誤差発生器
２  ループフィルタ
３  電圧制御発振器
４  分周器
５  第１カウンタ
６  第２カウンタ
１１、１２  減算器
１３、１４  ラッチ
１５  判断および演算部
１６  シフトレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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