(57)【特許請求の範囲】
【請求項１】
半導体回路のデータ線を流れるデータの値を判定するデータ判定回路であって、
前記データ線に接続された電流源と、
前記電流源の電流能力を前記データ線の駆動回路の電流能力よりも小さく設定する電流能力設定回路とを備え、
前記電流能力設定回路は、ダイオード接続構成の第１トランジスタと、前記第１トランジスタに対して直列に接続された前記駆動回路とほぼ同等の電流能力を持つ第１ダミー回路と、制御電極が前記第１トランジスタの制御電極と共通に接続された第２トランジスタと、前記第２トランジスタに対して直列に接続された前記駆動回路とほぼ同等の電流能力を持つ第２ダミー回路とを有するカレントミラー型回路であり、
前記電流源を構成するトランジスタに対する前記第１トランジスタのサイズ比によって前記電流源の電流能力を設定する
ことを特徴とするデータ判定回路。
【請求項２】
前記データ線と前記電流源の間に接続され、かつ前記電流能力設定回路によって電流能力が前記電流源の電流能力よりも大きく設定された電圧抑制トランジスタを備えた
ことを特徴とする請求項１記載のデータ判定回路。
【請求項３】
半導体回路のデータ線を流れるデータの値を判定するデータ判定回路であって、
前記データ線に接続された電流源と、
前記電流源の電流能力を前記データ線の駆動回路の電流能力よりも小さく設定する電流能力設定回路と、
前記データ線と前記電流源の間に接続され、かつ前記電流能力設定回路によって電流能力が前記電流源の電流能力よりも大きく設定された電圧抑制トランジスタとを備え、
前記電流能力設定回路は、ダイオード接続構成の第１トランジスタと、前記第１トランジスタに対して直列に接続された前記駆動回路とほぼ同等の電流能力を持つ第１ダミー回路と、制御電極が前記第１トランジスタの制御電極と共通に接続された第２トランジスタと、前記第２トランジスタに対して直列に接続された前記駆動回路とほぼ同等の電流能力を持つ第２ダミー回路と、前記第２トランジスタと前記第２ダミー回路の間に接続されたダイオード接続構成の第３トランジスタとを有するカレントミラー型回路であり、
前記電圧抑制トランジスタに対する前記第３トランジスタのサイズ比によって前記電圧抑制トランジスタの電流能力を設定する
ことを特徴とするデータ判定回路。
【請求項４】
前記データ線が半導体メモリ回路のビット線であり、前記駆動回路がメモリセルである
ことを特徴とする請求項１又は３記載のデータ判定回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体回路のデータ線の値を判定するデータ判定回路に関し、特にデータ線の駆動回路に流れる電流を検出する電流モードセンス型のデータ判定回路に関する。
【０００２】
【従来の技術】
ＬＳＩ（large scale integrated circuit；大規模集積回路）において、データを転送する方法に電流モード転送がある。この電流モード転送は、電流‐電圧変換作用を持ち、さらに低振幅高速転送が可能であることから、近年よく適用される手法であり、例えば半導体メモリ回路においてもセンスアンプ部分に用いられている。この場合は、データ線がメモリのビット線に、データ線の駆動回路がメモリセルにそれぞれ相当する。
【０００３】
図９は、電流モード型センスアンプの一従来例を示す回路図である。図９において、電源ＶＤＤとビット線３１の一端の間には、Ｐ型ＭＯＳＦＥＴ（以下、ＰＭＯＳと称する）Ｔｒｐ３１とＮ型ＭＯＳＦＥＴ（以下、ＮＭＯＳと称する）Ｔｒｎ３１が直列に接続されている。すなわち、ＰＭＯＳＴｒｐ３１のソース電極が電源ＶＤＤに、ＮＭＯＳＴｒｎ３１のソース電極がビット線３１の一端にそれぞれ接続され、ＰＭＯＳＴｒｐ３１およびＮＭＯＳＴｒｎ３１の各ドレイン電極がノードＮ３１にて共通に接続されている。ノードＮ３１から、センス出力が導出される。
【０００４】
ＰＭＯＳＴｒｐ３１は、ゲート電極とドレイン電極が接続されたいわゆるダイオード接続構成となっており、特性としてはしきい値分だけオフセットがかかった抵抗と同等になる。ＮＭＯＳＴｒｎ３１のゲート電極には、基準電圧Ｖｒｅｆが印加される。ビット線３１の他端とグランドＧＮＤの間には、メモリセル３２が接続されている。メモリセル３２は、格納されたデータの状態によって、ＧＮＤに向けて電流を流す／流さないという機能を持っている。
【０００５】
上述した回路構成のセンスアンプにおいて、今、メモリセル３２が電流ＩをＧＮＤ側に流す場合を考える。この場合、ビット線３１の電位ＶＢＬが下がることで、ＮＭＯＳＴｒｎ３１のゲート‐ソース電圧Ｖｇｓが増大し、ＮＭＯＳＴｒｎ３１の電流能力が増加するので、ドレイン‐ソース電圧Ｖｄｓは減少する。つまり、ＮＭＯＳＴｒｎ３１は、電流が流れると必要な印加電圧が減少するという負性抵抗となる。
【０００６】
このように、ＰＭＯＳＴｒｐ３１が抵抗、ＮＭＯＳＴｒｎ３１が負性抵抗の特性を示すので、
Ｖｄｓ（Ｔｒｐ２１）＋Ｖｄｓ（Ｔｒｎ２１）≒一定
となる条件が存在し、電流Ｉの有無によるビット線２１の電位はほとんど変化しない。この回路の電流‐出力電圧特性を図１０に示す。この特性図において、ＶＮ３１はノードＮ３１の電位である。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記構成の一従来例に係るセンスアンプには、次のような欠点がある。先ず第１に、ＮＭＯＳＴｒｎ３１のトランスコンダクタンスｇｍが大きくなければ、ビット線３１の電位の変動を抑えることが困難である。第２に、図１０の特性図からも明らかなように、ＰＭＯＳＴｒｐ３１が抵抗の特性を示すことから、メモリセル３２の電流ＩとノードＮ３１の電位ＶＮ３１はある程度の傾斜を持って遷移してしまい、感度が低下している。
【０００８】
第３に、このセンスアンプ系の消費電力を低減するには、ＰＭＯＳＴｒｐ３１の電流能力を微小にしなければならない。このためには、ＰＭＯＳＴｒｐ３１のチャネル幅を微小にし、なおかつチャネル長を大きくすることで対処しなければならず、場合によっては非常に大きな面積を占めることになってしまう。第１の欠点については、通常、以下のような方法で対処している。この他の従来例に係る回路構成を図１１に示す。
【０００９】
図１１において、図９と同等部分には同一符号を付して示してあり、ＮＭＯＳＴｒｎ３１のゲート電極とビット線３１の間に、バイアス回路３３を新たに挿入した以外は図９と全く同じ回路構成となっている。ここで、バイアス回路３３としては、ビット線３１の電位ＶＢＬが下がると、出力の電位が上がるようなフィードバックバイアス機構を持つ回路構成のものが用いられる。
【００１０】
この他の従来例に係るセンスアンプの回路動作を、図１２の動作波形図を参照して説明する。ビット線３１の電位ＶＢＬが下がると、基準電圧Ｖｒｅｆが上昇してＮＭＯＳＴｒｎ３１の電流能力が増すことによって、ビット線３１の電位ＶＢＬの降下は停止する。また、ビット線３１の電位ＶＢＬが上昇すると、基準電圧Ｖｒｅｆが降下してＮＭＯＳＴｒｎ３１の電流能力は下がる。よって、ビット線３１への電流の流れ込みが低下するので、ビット線３１の電位ＶＢＬの上昇は停止する。
【００１１】
以上の回路動作により、ＮＭＯＳＴｒｎ３１のトランスコンダクタンスｇｍの問題は改善できる。しかしながら、上述した回路構成を採る場合には、バイアス回路３３が十分に動作するような電圧範囲でなければならず、バイアス回路３３で生じる消費電力や、メモリセル３２が消費する電流の増大が見込まれる。さらに、センスアンプのすべてにこのバイアス回路３３を付加する必要があることから、多ビットのセンシングには面積および消費電力が増大することになり、好ましくない。
【００１２】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、低振幅、高速センシングおよび電流電圧変換作用という電流モードセンスの利点を生かしたまま、小面積および低消費電力にて多ビットセンスを実現できるデータ判定回路を提供することにある。
【００１３】
【課題を解決するための手段】
本発明によるデータ判定回路は、半導体回路を流れるデータのデータ線を流れるデータの値を判定するデータ判定回路であって、データ線に接続された電流源と、この電流源の電流能力をデータ線の駆動回路の電流能力よりも小さく設定する電流能力設定回路とを備え、前記電流能力設定回路が、ダイオード接続構成の第１トランジスタと、前記第１トランジスタに対して直列に接続された前記駆動回路とほぼ同等の電流能力を持つ第１ダミー回路と、制御電極が前記第１トランジスタの制御電極と共通に接続された第２トランジスタと、前記第２トランジスタに対して直列に接続された前記駆動回路とほぼ同等の電流能力を持つ第２ダミー回路とを有するカレントミラー型回路であり、前記電流源を構成するトランジスタに対する前記第１トランジスタのサイズ比によって前記電流源の電流能力を設定する構成、または、前記データ線と前記電流源の間に接続され、かつ前記電流能力設定回路によって電流能力が前記電流源の電流能力よりも大きく設定された電圧抑制トランジスタをさらに備え、前記電流能力設定回路が、ダイオード接続構成の第１トランジスタと、前記第１トランジスタに対して直列に接続された前記駆動回路とほぼ同等の電流能力を持つ第１ダミー回路と、制御電極が前記第１トランジスタの制御電極と共通に接続された第２トランジスタと、前記第２トランジスタに対して直列に接続された前記駆動回路とほぼ同等の電流能力を持つ第２ダミー回路と、前記第２トランジスタと前記第２ダミー回路の間に接続されたダイオード接続構成の第３トランジスタとを有するカレントミラー型回路であり、前記電圧抑制トランジスタに対する前記第３トランジスタのサイズ比によって前記電圧抑制トランジスタの電流能力を設定する構成となっている。
【００１４】
上記構成のデータ判定回路において、電流源がデータ線の駆動回路よりも小さい電流能力を持つことで、当該駆動回路の電流が電流源の電流能力を上回ると、センス出力（判定出力）の電位はほぼＣＭＯＳ振幅に近いレベルで振幅し、その遷移は非常に急峻で、かつ非常に高い感度を示す。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しつつ詳細に説明する。図１は、例えば半導体メモリ回路のセンスアンプに適用された本発明の一実施形態を示す回路図である。この場合は、データ線がメモリのビット線に、データ線の駆動回路がメモリセルにそれぞれ相当する。
【００１６】
図１において、電源ＶＤＤとビット線１１の一端の間には、電流源となるＰＭＯＳＴｒｐ１１とＮＭＯＳＴｒｎ１１が直列に接続されている。すなわち、ＰＭＯＳＴｒｐ１１のソース電極が電源ＶＤＤに、ＮＭＯＳＴｒｎ１１のソース電極がビット線１１の一端にそれぞれ接続され、ＰＭＯＳＴｒｐ１１およびＮＭＯＳＴｒｎ１１の各ドレイン電極がノードＮ１１にて共通に接続されている。ノードＮ１１から、ビット線１１の値の判定出力、即ちセンス出力が導出される。
【００１７】
ＰＭＯＳＴｒｐ１１のゲート電極は電流能力設定回路１２の一方の出力端Ｎ１２に接続され、ＮＭＯＳＴｒｎ１１のゲート電極は電流能力設定回路１２の他方の出力端Ｎ１３に接続されている。ビット線１１の他端とグランドＧＮＤの間には、メモリセル１３が接続されている。メモリセル１３は、格納されたデータの状態により、ＧＮＤに向けて電流を流す／流さないという機能を持っており、一例として、図２に示すような回路構成のものである。なお、図２には、簡単化のために、読み出し側の回路構成のみを示している。
【００１８】
電流能力設定回路１２は、電流源であるＰＭＯＳＴｒｐ１１の電流能力がメモリセル１３の電流能力よりも小さくなるように、ＰＭＯＳＴｒｐ１１のゲート電極をバイアスする。これにより、ＰＭＯＳＴｒｐ１１は、ノードＮ１１の電位の遷移時間中は飽和領域で動作する。電流能力設定回路１２はさらに、ビット線１１の電位が下がっている場合に、ＮＭＯＳＴｒｎ１１の電流能力がＰＭＯＳＴｒｐ１１の電流能力を上回るように、ＮＭＯＳＴｒｎ１１のゲート電極をバイアスする。この電流能力設定回路１２の具体的な回路構成については、後で詳細に説明する。
【００１９】
図３に、この回路の電流‐電圧特性を示す。この電流‐電圧特性から明らかなように、メモリセル１３の電流ＩがＰＭＯＳＴｒｐ１１の電流能力ＩＴｒｐ１１を上回ると、ノードＮ１１の電位ＶＮ１１はほぼＣＭＯＳ振幅に近いレベルで変化し、その遷移は非常に急峻で、かつ非常に感度が高いことがわかる。
【００２０】
続いて、上記構成のセンスアンプの回路動作について、図４の動作波形図を参照して説明する。先ず、メモリセル１３が電流Ｉを流した場合の動作について説明する。この場合は、
Ｔｒｐ１１の電流能力＜メモリセル１３の電流能力
Ｔｒｐ１１の電流能力＜Ｔｒｎ１１の電流能力
の条件を満たすので、ビット線１１の電位ＶＢＬは降下し、ノードＮ１１の電位ＶＮ１１はほぼＧＮＤレベルに達する。
【００２１】
次に、メモリセル１３が電流Ｉを流さない場合の動作について説明する。この場合は、
Ｔｒｐ１１の電流能力＞メモリセル１３の電流能力
となるので、ノードＮ１１の電位ＶＮ１１はほぼＶＤＤ（電源電圧）レベルに達する。このときのビット線１１の電位ＶＢＬはＮＭＯＳＴｒｎ１１のゲート‐ソース電圧ＶｇｓがＮＭＯＳＴｒｎ１１のしきい値電圧Ｖｔｈに達するまでしか上昇しない。
【００２２】
つまり、ビット線１１の電位ＶＢＬは、ＮＭＯＳＴｒｎ１１のゲート電位（即ち、電流能力設定回路１２の出力端Ｎ１３の電位）をＶＮ１３とすると、
ＧＮＤ＜ＶＢＬ＜ＶＮ１３
の範囲でしか変化しない。例えば、ＮＭＯＳＴｒｎ１１のしきい値電圧Ｖｔｈが０．５Ｖで、ＮＭＯＳＴｒｎ１１のゲート電位ＶＮ１３が１Ｖであれば、ビット線１１の振幅電圧は０．５Ｖになる。よって、電流能力設定回路１２によってＮＭＯＳＴｒｎ１１のゲート電位ＶＮ１３を適切に設定すれば、ビット線１１の振幅を非常に微小に抑えることができる。
【００２３】
上述したように、ＰＭＯＳＴｒｐ１１のゲート電位ＶＮ１２の条件は、メモリセル１３が電流Ｉを流した場合に、ＰＭＯＳＴｒｐ１１の電流能力がメモリセル１３の電流能力を下回ることである。また、ＮＭＯＳＴｒｎ１１のゲート電位ＶＮ１３の条件は、メモリセル１３が電流Ｉを流した場合に、ＮＭＯＳＴｒｎ１１の電流能力がＰＭＯＳＴｒｐ１１の電流能力を上回ることである。
【００２４】
これらの電流能力を設定する電流能力設定回路１２の回路構成の一例を図５に示す。図５において、ＰＭＯＳＴｒｐ１２，Ｔｒｐ１３の各ソース電極が電源ＶＤＤに接続され、各ゲート電極（制御電極）が共通に接続されている。また、ＰＭＯＳＴｒｐ１２は、ゲート電極とドレイン電極が接続されたダイオード接続構成となっている。このＰＭＯＳＴｒｐ１２のドレイン電極は、出力端Ｎ１２およびダミーのメモリセルであるダミーセル１４に接続されている。
【００２５】
一方、ＰＭＯＳＴｒｐ１２のドレイン電極は、出力端Ｎ１３およびＮＭＯＳＴｒｎ１２のドレイン電極に接続されている。ＮＭＯＳＴｒｎ１２は、ゲート電極とドレイン電極が接続されたダイオード接続構成となっている。ＮＭＯＳＴｒｎ１２のソース電極は、ダミーのメモリセルであるダミーセル１５に接続されている。かかる構成の回路は、ＰＭＯＳＴｒｐ１２，Ｔｒｐ１３の各トランジスタサイズを等しいとした場合に、ＰＭＯＳＴｒｐ１２を流れる電流Ｉ１とＰＭＯＳＴｒｐ１３を流れる電流Ｉ２が等しくなるカレントミラー型回路である。
【００２６】
ここで、ＰＭＯＳＴｒｐ１２の電流能力を大きく設定すれば、電流Ｉ１はダミーセル１４の電流能力によって決定される。ダミーセル１４の電流能力を、図１のメモリセル１３の電流能力と同等にすれば、電流Ｉ１は図１のビット線１１に流れる電流Ｉと等しくなる。さらに、ＰＭＯＳＴｒｐ１２のチャネル幅を、図１のＰＭＯＳＴｒｐ１１のチャネル幅の２倍に設定すれば、ＰＭＯＳＴｒｐ１１の電流能力はメモリセル１３の電流能力の２分の１になることは明らかである。すなわち、ＰＭＯＳＴｒｐ１１に対するＰＭＯＳＴｒｐ１２のサイズ比により、ＰＭＯＳＴｒｐ１１の電流能力を設定できる。
【００２７】
また、電流Ｉ２は、ＰＭＯＳＴｒｐ１２，Ｔｒｐ１３の電流能力の比によって決定される。例えば、この電流能力の比を１に設定すれば、Ｉ１＝Ｉ２となる。このとき、ＮＭＯＳＴｒｎ１２のチャネル幅を、図１のＮＭＯＳＴｒｎ１１のチャネル幅の２分の１に設定すれば、ＮＭＯＳＴｒｎ１１はＮＭＯＳＴｒｎ１２の２倍の電流能力を持つことは明らかである。すなわち、ＮＭＯＳＴｒｎ１１に対するＮＭＯＳＴｒｎ１２のサイズ比により、ＮＭＯＳＴｒｎ１１の電流能力を設定できる。
【００２８】
このように、ＰＭＯＳＴｒｐ１１およびＮＭＯＳＴｒｎ１１の各電流能力を設定する電流能力設定回路１２を、カレントミラー型回路構成とすることにより、ＰＭＯＳＴｒｐ１１およびＮＭＯＳＴｒｎ１１の各ゲート電位ＶＮ１２，ＶＮ１３の条件、すなわち
Ｔｒｐ１１の電流能力＜メモリセル１３の電流能力
Ｔｒｐ１１の電流能力＜Ｔｒｎ１１の電流能力
を、単純なトランジスタサイズ比によって簡単に設定できる。
【００２９】
しかも、電流能力設定回路１２としてカレントミラー型回路を用い、かつ当該回路の負荷としてメモリセル１３と同等の電流能力を持つダミーセル１４を用いたことで、メモリセル１３のプロセスのバラツキや温度変動などを吸収できるため、ＰＭＯＳＴｒｐ１１およびＮＭＯＳＴｒｎ１１の各ゲート電位ＶＮ１２，ＶＮ１３の条件をより正確に設定できる利点がある。また、この電流能力設定回路１２は複数のセンスアンプに対して１つ存在すれば良いため、多ビットのセンシングの場合に、電流能力設定回路１２を設けることに伴う面積の増加が少なくて済む。
【００３０】
なお、電流能力設定回路１２としては、カレントミラー型回路構成のものに限定されるものではなく、ＰＭＯＳＴｒｐ１１およびＮＭＯＳＴｒｎ１１の各ゲート電位ＶＮ１２，ＶＮ１３を、上記条件を満足できるように設定できる回路構成のものであれば良い。一例として、図６に示すように、抵抗分割などの回路構成によってバイアス電圧を発生するバイアス発生回路１６，１７を用いて電流能力設定回路１２′を構成し、これらバイアス発生回路１６，１７によって上記条件を満足できるバイアス電圧を発生する構成のものが考えられる。
【００３１】
上述したように、半導体メモリ回路において、ビット線１１に電流源であるＰＭＯＳＴｒｐ１１を接続し、その電流能力をメモリセル１３の電流能力よりも小さく設定することで、センス出力、即ちノードＮ１１の電位ＶＮ１１がほぼＣＭＯＳ振幅に近いレベルで変化し、かつその遷移が非常に急峻であることから、非常に高い感度でのセンシングが可能となる。しかも、電流能力設定回路１２を複数のセンスアンプに対して１つ設けるだけで良いため、多ビットのセンシングの場合に、小面積および低消費電力にてセンシングを実現できる。
【００３２】
また、電流源であるＰＭＯＳＴｒｐ１１とビット線１１の間にＮＭＯＳＴｒｎ１１を接続し、その電流能力をＰＭＯＳＴｒｐ１１の電流能力よりも大きく設定したことで、ビット線１１の振幅をＧＮＤレベル近辺、即ち低振幅に抑えることができる。これにより、感度良くセンス出力を導出できるため、高速にセンシングできるとともに、メモリセル１３を構成するトランジスタへの印加電圧を非常に小さくできるため、メモリセル１３に流す電流Ｉが少なくて済む。
【００３３】
図７は、本発明の他の実施形態を示す回路図であり、相補型であるＣＭＯＳの特徴の下になされたものである。すなわち、メモリセル２３がＧＮＤ側ではなくＶＤＤ側に接続された構成となっている。この場合、電流源はソース電極が接地され、ゲート電極が電流能力設定回路２２の一方の出力端Ｎ２２に接続されたＮＭＯＳＴｒｎ２１によって構成される。
【００３４】
ＮＭＯＳＴｒｎ２１は、ＰＭＯＳＴｒｐ２１とノードＮ２１にてドレイン電極が共通に接続されている。ＰＭＯＳＴｒｐ２１のソース電極はビット線２１に接続され、そのゲート電極は電流能力設定回路２２の他方の出力端Ｎ２３に接続されている。電流能力設定回路２２は、ＮＭＯＳＴｒｎ２１がメモリセル２３よりも小さな電流能力を持つようにそのゲート電極をバイアスするとともに、ＰＭＯＳＴｒｐ２１がＮＭＯＳＴｒｎ２１よりも大きな電流能力を持つようにそのゲート電極をバイアスする。
【００３５】
続いて、上記構成のセンスアンプの回路動作について、図８の動作波形図を参照して説明する。先ず、メモリセル２３が電流Ｉを流した場合の動作について説明する。この場合は、
Ｔｒｎ２１の電流能力＜メモリセル２３の電流能力
Ｔｒｎ２１の電流能力＜Ｔｒｐ２１の電流能力
となるので、ビット線２１の電位ＶＢＬは上昇し、ノードＮ２１の電位ＶＮ２１はほぼＶＤＤレベルに達する。
【００３６】
次に、メモリセル２３が電流Ｉを流さない場合の動作について説明する。この場合は、
Ｔｒｎ２１の電流能力＞メモリセル２３の電流能力
となるので、ノードＮ２１の電位ＶＮ２１はほぼＧＮＤレベルに達する。このときのビット線２１の電位ＶＢＬはＰＭＯＳＴｒｐ２１のゲート‐ソース電圧ＶｇｓがＰＭＯＳＴｒｐ２１のＶｔｈ（しきい値電圧）付近に達するまでしか下降しない。
【００３７】
つまり、ビット線２１の電位ＶＢＬは、ＰＭＯＳＴｒｐ２１のゲート電位（即ち、電流能力設定回路２２の出力端Ｎ２３の電位）をＶＮ２３とすると、
ＶＤＤ＜ＶＢＬ＜ＶＤＤ−ＶＮ２３＋Ｖｔｈ
の範囲でしか変化しない。したがって、本実施形態に係るセンスアンプにおいても、電流能力設定回路２２によってＰＭＯＳＴｒｐ２１のゲート電位ＶＮ２３を適切に設定すれば、ビット線２１の振幅を非常に微小に抑えることができることがわかる。
【００３８】
なお、上記各実施形態においては、半導体メモリ回路のビット線の値を判定するセンスアンプに適用した場合について説明したが、本発明によるデータ判定回路は、半導体メモリ回路への適用に限定されるものではなく、電流モード転送にてデータを転送するタイプの半導体回路全般に適用し得るものである。
【００３９】
【発明の効果】
以上説明したように、本発明によれば、半導体回路のデータ線を流れるデータの値を判定するデータ判定回路において、データ線に電流源を接続し、この電流源の電流能力をデータ線の駆動回路の電流能力よりも小さく設定する構成としたことにより、低振幅、高速センシングおよび電流電圧変換作用という電流モードセンスの利点を生かしたまま、小面積および低消費電力にて多ビットセンスを実現できることになる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示す回路図である。
【図２】メモリセルの一例を示す回路図である。
【図３】本発明の一実施形態に係る電流‐電圧特性図である。
【図４】本発明の一実施形態に係る動作波形図である。
【図５】電流能力設定回路の一例を示す回路図である。
【図６】電流能力設定回路の他の例を示すブロック図である。
【図７】本発明の他の実施形態を示す回路図である。
【図８】本発明の他の実施形態に係る動作波形図である。
【図９】一従来例を示す回路図である。
【図１０】一従来例に係る電流‐出力電圧特性図である。
【図１１】他の従来例を示す回路図である。
【図１２】他の従来例に係る動作波形図である。
【符号の説明】
１１，２１  ビット線    １２，１２′，２２  電流能力設定回路
１３，２３  メモリセル    １４，１５  ダミーセル
Ｔｒｎ１１，Ｔｒｎ１２，Ｔｒｎ２１  ＮＭＯＳＦＥＴ
Ｔｒｐ１１，Ｔｒｐ１２，Ｔｒｐ１３，Ｔｒｐ２１  ＰＭＯＳＦＥＴ
【図１】
0004032448.tif 000002
【図２】
0004032448.tif 000003
【図３】
0004032448.tif 000004
【図４】
0004032448.tif 000005
【図５】
0004032448.tif 000006
【図６】
0004032448.tif 000007
【図７】
0004032448.tif 000008
【図８】
0004032448.tif 000009
【図９】
0004032448.tif 000010
【図１０】
0004032448.tif 000011
【図１１】
0004032448.tif 000012
【図１２】
0004032448.tif 000013