(57)【特許請求の範囲】
【請求項１】
モータの回転速度を検出し、検出結果を検出パルス列として出力する速度検出手段を備え、該速度検出手段が出力した検出パルス列及び前記回転速度を設定指令する為に外部から与えられた設定パルス列が同期すべく前記モータの回転速度を調節する為の信号を、前記モータを回転駆動する駆動手段に与えるモータ速度制御装置において、
前記設定パルス列及び前記検出パルス列の各累積パルス数の差を計数する計数手段としてのアップダウンカウンタと、
該アップダウンカウンタが計測したパルス数の差の正負に応じたＨ／Ｌレベル信号を出力する加減速回路と、
前記アップダウンカウンタが計数したパルス数の差を判定し、判定したパルス数の差が計数値０のＬレベルであると判定したときにＨレベル信号を出力可能とする判定回路としての第１のデコード回路と、
アップダウンカウンタの計数値が０でなく、第１のデコード回路の出力がＬレベルのときに、加減速回路の出力信号を出力する第１のチャージポンプ回路と、
設定パルス列を逓倍し計数用クロックを作成する計数クロック回路と、
設定パルス列及び検出パルス列がそれぞれ与えられ、該計数クロック回路から計数用クロックが与えられる周期差検出回路と、
該周期差検出回路が出力する周期差の正負を示すＨ／Ｌレベル信号が入力端子に与えられるとともに、該周期差検出回路からイネーブル信号がＥ端子に与えられる第２のチャージポンプ回路と、
前記第１のデコード回路が信号を出力したときに有効となり、前記アップダウンカウンタが前記パルス数の差を計数する対象である両パルス列の位相差を検出する位相差検出回路と、
該位相差検出回路が検出した位相差に基づくパルス信号を出力する第３のチャージポンプ回路と、
前記第１〜第３のチャージポンプ回路が出力した回転速度を調節するパルス信号を平滑し、前記駆動手段に与えるローパスフィルタとを備え、
アップダウンカウンタの出力状態及び第１のデコード回路の出力により、加減速回路、周期差検出回路及び位相差検出回路の出力を制御し、設定パルス列及び検出パルス列の位相差と所定のパルス数分の位相差との差が減少し、同期化が可能となる時点で、位相差検出回路を作動させることにより、フェーズロックド回路を形成することを特徴とするモータ速度制御装置。
【請求項２】
前記アップダウンカウンタが計数したパルス数の差と比較するための設定値を設定する設定手段と、
前記アップダウンカウンタの出力端子を入力端子に接続するとともに、前記設定手段の出力端子を設定値端子に接続したマグニチュードコンパレータである第２のデコード回路を、前記第１のデコード回路に代えて備えており、
該第２のデコード回路は、前記設定手段が設定した設定値と、アップダウンカウンタが出力した計数値であるパルス数の差の大小を比較し、該比較結果に応じた信号が位相差検出回路と加減速回路とに与える請求項１に記載のモータ速度制御装置。
【請求項３】
モータの回転速度を検出し、検出結果を検出パルス列として出力する速度検出手段を備え、該速度検出手段が出力した検出パルス列及び前記回転速度を設定指令する為に外部から与えられた設定パルス列が同期すべく前記モータの回転速度を調節する為の信号を、前記モータを回転駆動する駆動手段に与えるモータ速度制御装置において、
前記設定パルス列及び前記検出パルス列の各累積パルス数の差を計数する計数手段としてのアップダウンカウンタと、
該アップダウンカウンタが計測したパルス数の差の正負に応じたＨ／Ｌレベル信号を出力する加減速回路と、
前記アップダウンカウンタが計数したパルス数の差を判定し、判定したパルス数の差に基づいて、フェーズロックド回路を形成するためのＨレベル信号を出力する判定回路と、
アップダウンカウンタの計数値が０でなく、判定回路の出力がＬレベルのときに、加減速回路の出力信号を出力する第１のチャージポンプ回路と、
設定パルス列を逓倍し計数用クロックを作成する計数クロック回路と、
設定パルス列及び検出パルス列がそれぞれ与えられ、該計数クロック回路から計数用クロックが与えられる周期差検出回路と、
該周期差検出回路が出力する周期差の正負を示すＨ／Ｌレベル信号が入力端子に与えられるとともに、該周期差検出回路からイネーブル信号がＥ端子に与えられる第２のチャージポンプ回路と、
前記判定回路が信号を出力したときに有効となり、前記アップダウンカウンタが前記パルス数の差を計数する対象である両パルス列の位相差を検出する位相差検出回路と、
該位相差検出回路が検出した位相差に基づくパルス信号を出力する第３のチャージポンプ回路と、
前記第１〜第３のチャージポンプ回路が出力した回転速度を調節するパルス信号を平滑し、前記駆動手段に与えるローパスフィルタとを備え、
前記判定回路は、前記アップダウンカウンタが計数したパルス数の差が、前記位相差検出回路、前記第３のチャージポンプ回路、前記ローパスフィルタ、前記駆動手段、前記モータ及び前記速度検出手段がフェーズロックド回路を形成すべき値であるときに前記信号を出力し、前記パルス数の差がフェーズロックド回路を形成すべき値でないときに前記信号を出力しないことを特徴とするモータ速度制御装置。
【請求項４】
前記設定パルス列及び前記検出パルス列の何れかをｍ倍（ｍは自然数）に分周又は逓倍し、前記差を計数する対象である一方のパルス列として前記アップダウンカウンタに与える分周回路又は逓倍回路を更に備える請求項３に記載のモータ速度制御装置。
【請求項５】
前記デコード回路又は判定回路が信号を出力したときにリセットされ、前記アップダウンカウンタが前記パルス数の差を計数する対象である両パルス列をそれぞれｎ倍（ｎは自然数）に分周する２つの分周手段を更に備え、前記位相差検出回路は、前記両パルス列に代えて、前記２つの分周手段がそれぞれ分周したパルス列の位相差を検出する請求項１〜４の何れかに記載のモータ速度制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、モータの回転速度を加減速制御するモータ速度制御装置の改良に関するものである。
【０００２】
【従来の技術】
図１３は、従来のＰＬＬ（Phase Locked Loop ；フェーズロックド回路）を使用したモータ速度制御装置の構成例を示すブロック図である。このモータ速度制御装置は、ＤＣモータ又はブラシレスＤＣモータであるモータ３の駆動手段であり、トルク可変機能を有するトルク可変手段２と、モータ３の回転速度を検出し、検出結果を検出パルス列として出力する速度検出手段４と、モータ３の回転速度を設定指令する為に外部から与えられた設定パルス列及び検出パルス列の位相を比較し、その位相差に応じたパルス信号を出力する位相比較回路５と、位相比較回路５が出力したパルス信号を平滑し、トルク可変手段２に与えるローパスフィルタ１８とを備えている。
【０００３】
ローパスフィルタ１８は、位相比較回路５が出力したパルス信号が反転入力端子に入力され、非反転入力端子に２．５Ｖの直流定電圧が印加され、コンデンサ１７及び抵抗１６の直列回路により負帰還がかけられたオペアンプ１８ａである。このようなモータ速度制御装置では、位相比較回路５が、設定パルス列と及び検出パルス列の位相を比較し、その位相差に応じたパルス信号を出力し、ローパスフィルタ１８がこのパルス信号を平滑して、位相差に応じたアナログ信号としてトルク可変手段２に与える。トルク可変手段２は、与えられたアナログ信号が示す位相差が０になるように、モータ３の回転速度を加速又は減速するトルクをモータ３に与える。これにより、モータ３は設定パルス列に応じた回転速度で回転する。
【０００４】
【発明が解決しようとする課題】
上述した従来のＰＬＬを使用したモータ速度制御装置では、設定パルス列及び検出パルス列の位相を同期させて、設定パルス列が指令するモータの回転速度を得ることはできるが、設定パルス列が指令するモータの位相（モータの回転位置）を制御することはできなかった。つまり、何れかの設定パルスと検出パルスとが一旦同期すると、設定パルス列が指令する位相であるか否かに関わらず、そのときの位相を維持すべく制御を行う。
【０００５】
ところが、近年の応用技術では、ＤＣモータ及びブラシレスＤＣモータ等にも、定速時にはＰＬＬを構成し、その位相のロック位置が、設定パルスが指令する位置と一致するような、ステッピングモータと同様の機能が要求されている。本発明は、上述したような事情に鑑みてなされたものであり、ＤＣモータ又はブラシレスＤＣモータを用いて、ステッピングモータと同様の機能を実現できるモータ速度制御装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明に係るモータ速度制御装置は、モータの回転速度を検出し、検出結果を検出パルス列として出力する速度検出手段を備え、該速度検出手段が出力した検出パルス列及び前記回転速度を設定指令する為に外部から与えられた設定パルス列が同期すべく前記モータの回転速度を調節する為の信号を、前記モータを回転駆動する駆動手段に与えるモータ速度制御装置において、前記設定パルス列及び前記検出パルス列の各累積パルス数の差を計数する計数手段としてのアップダウンカウンタと、該アップダウンカウンタが計測したパルス数の差の正負に応じたＨ／Ｌレベル信号を出力する加減速回路と、前記アップダウンカウンタが計数したパルス数の差を判定し、判定したパルス数の差が計数値０のＬレベルであると判定したときにＨレベル信号を出力可能とする判定回路としての第１のデコード回路と、アップダウンカウンタの計数値が０でなく、第１のデコード回路の出力がＬレベルのときに、加減速回路の出力信号を出力する第１のチャージポンプ回路と、設定パルス列を逓倍し計数用クロックを作成する計数クロック回路と、設定パルス列及び検出パルス列がそれぞれ与えられ、該計数クロック回路から計数用クロックが与えられる周期差検出回路と、該周期差検出回路が出力する周期差の正負を示すＨ／Ｌレベル信号が入力端子に与えられるとともに、該周期差検出回路からイネーブル信号がＥ端子に与えられる第２のチャージポンプ回路と、前記第１のデコード回路が信号を出力したときに有効となり、前記アップダウンカウンタが前記パルス数の差を計数する対象である両パルス列の位相差を検出する位相差検出回路と、該位相差検出回路が検出した位相差に基づくパルス信号を出力する第３のチャージポンプ回路と、前記第１〜第３のチャージポンプ回路が出力した回転速度を調節するパルス信号を平滑し、前記駆動手段に与えるローパスフィルタとを備え、アップダウンカウンタの出力状態及び第１のデコード回路の出力により、加減速回路、周期差検出回路及び位相差検出回路の出力を制御し、設定パルス列及び検出パルス列の位相差と所定のパルス数分の位相差との差が減少し、同期化が可能となる時点で、位相差検出回路を作動させることにより、フェーズロックド回路を形成することを特徴とする。
【０００７】
前記構成のモータ速度制御装置においては、前記アップダウンカウンタが計数したパルス数の差と比較するための設定値を設定する設定手段と、前記アップダウンカウンタの出力端子を入力端子に接続するとともに、前記設定手段の出力端子を設定値端子に接続したマグニチュードコンパレータである第２のデコード回路を、前記第１のデコード回路に代えて備えており、該第２のデコード回路は、前記設定手段が設定した設定値と、アップダウンカウンタが出力した計数値であるパルス数の差の大小を比較し、該比較結果に応じた信号が位相差検出回路と加減速回路とに与える構成であってもよい。
【０００８】
前記構成によれば、計数手段であるアップダウンカウンタが設定パルス列及び検出パルス列の各累積パルス数の差を計数し、加減速手段としての、加減速回路、周期差検出回路、第１〜第３のチャージポンプ回路、ローパスフィルタがそのパルス数の差に応じてモータの回転速度を加速又は減速する為の信号を、モータの駆動手段に与える。判定回路としてのデコード回路は、アップダウンカウンタが計数したパルス数の差を判定し、判定したパルス数の差に基づいて信号を出力する。位相差検出回路は、デコード回路が信号を出力したときに有効となり、設定パルス列と検出パルス列との位相差を検出し、第３のチャージポンプ回路は、位相差検出回路が検出した位相差に基づくパルス信号を出力する。ローパスフィルタは、そのパルス信号を平滑し、モータの駆動手段に与える。
【０００９】
これにより、加減速手段がモータを加速又は減速して、デコード回路が、アップダウンカウンタが計数したパルス数の差を判定し、判定したパルス数の差に基づいて信号を出力する。位相差検出回路は、判定回路が信号を出力したときに有効となり、設定パルス列及び検出パルス列の位相差と所定のパルス数分の位相差との差が減少し、ＰＬＬ制御による同期化が可能となる時点で、ＰＬＬを構成するので、ＤＣモータ又はブラシレスＤＣモータを用いて、ステッピングモータと同様の機能を実現することができる。
【００１０】
特に、第１又は第２のデコード回路は、アップダウンカウンタが計数したパルス数の差が所定値であると判定したときに信号を出力するので、設定パルス列及び検出パルス列の位相差と所定のパルス数分の位相差との差が減少し、ＰＬＬ制御による同期化が可能となる時点で、ＰＬＬを構成し、ＤＣモータ又はブラシレスＤＣモータを用いて、ステッピングモータと同様の機能を実現することができる。あるいは、
【００１１】
本発明に係る他のモータ速度制御装置は、前記第１又は第２のデコード回路に代えて、前記アップダウンカウンタが計数したパルス数の差を判定し、判定したパルス数の差に基づいて、フェーズロックド回路を形成するためのＨレベル信号を出力する判定回路を備えており、該判定回路は、前記アップダウンカウンタが計数したパルス数の差が、前記位相差検出回路、前記第３のチャージポンプ回路、前記ローパスフィルタ、前記駆動手段、前記モータ及び前記速度検出手段がフェーズロックド回路を形成すべき値であるときに前記信号を出力し、前記パルス数の差がフェーズロックド回路を形成すべき値でないときに前記信号を出力しないことを特徴とする。
【００１２】
前記構成によれば、前記判定回路は、アップダウンカウンタが計数したパルス数が、位相差検出回路、チャージポンプ回路、ローパスフィルタ、駆動手段、モータ及び速度検出手段がフェーズロックド回路を形成すべき値であるときに信号を出力し、アップダウンカウンタが計数したパルス数の差がフェーズロックド回路を形成すべき値でないときに信号を出力しない。従って、アップダウンカウンタが計数したパルス数の差がフェーズロックド回路を形成すべき値でないときに、フェーズロックド回路を形成しようとして、動作が不安定になることが無い。
【００１３】
前記判定回路を備える構成のモータ速度制御装置においては、前記設定パルス列及び前記検出パルス列の何れかをｍ倍（ｍは自然数）に分周又は逓倍し、前記差を計数する対象である一方のパルス列として前記アップダウンカウンタに与える分周回路又は逓倍回路を更に備える構成であることが好ましい。
【００１４】
このモータ速度制御装置では、設定パルス列及び検出パルス列の何れかを分周回路又は逓倍回路がｍ倍に分周又は逓倍し、設定パルス列及び検出パルス列の各累積パルス数の差を計数する対象である一方のパルス列としてアップダウンカウンタに与えるので、設定パルス列の使用できる周波数の範囲が広くなる。
【００１５】
前記何れの構成のモータ速度制御装置においても、前記デコード回路又は判定回路が信号を出力したときにリセットされ、前記アップダウンカウンタが前記パルス数の差を計数する対象である両パルス列をそれぞれｎ倍（ｎは自然数）に分周する２つの分周手段を更に備え、前記位相差検出回路は、前記両パルス列に代えて、前記２つの分周手段がそれぞれ分周したパルス列の位相差を検出する構成であることが好ましい。
【００１６】
このモータ速度制御装置では、２つの分周手段が、デコード回路又は判定回路が信号を出力したときにリセットされ、アップダウンカウンタが累積パルス数の差を計数する対象である両パルス列をそれぞれｎ倍に分周し、位相差検出回路は、その両パルス列に代えて、２つの分周手段がそれぞれ分周したパルス列の位相差を検出する。これにより、検出パルス列のパルス毎の誤差の割合に比べて、分周手段が分周したパルス列のパルス毎の誤差の割合が小さくなり、ＰＬＬを構成し易くなる。
【００１７】
【発明の実施の形態】
以下に、本発明をその実施の形態を示す図面に基づいて説明する。
実施の形態１．
図１は、第１，２発明に係るモータ速度制御装置の実施の形態の構成を示すブロック図である。このモータ速度制御装置は、ＤＣモータ又はブラシレスＤＣモータであるモータ３を回転駆動するモータ駆動手段であり、トルク可変機能を有するトルク可変手段２と、モータ３の回転速度を検出し、検出結果を検出パルス列として出力する速度検出手段４と、数ＭＨｚ以上の充分高い周波数で発振する水晶発振子１９と、モータ３の回転速度を設定指令する為に外部から与えられた設定パルス列を反転するインバータ２２と、インバータ２２が反転したパルス列がＵＰ端子に、検出パルスがＤＷＮ端子にそれぞれ与えられ、クロックＣＬＫに同期して作動するシンクロナスタイプのバイナリアップダウンカウンタ２３とを備えている。
【００１８】
このモータ速度制御装置は、また、設定パルス列を逓倍し計数用クロックを作成する計数クロック回路３４と、設定パルス列及び検出パルス列がそれぞれ与えられ、計数クロック回路３４から計数用クロックが与えられる周期差検出回路２６と、周期差検出回路２６が出力する周期差の正負を示すＨ／Ｌレベル信号が入力端子に与えられ、出力端子に抵抗１０が接続され、周期差検出回路２６からイネーブル信号がＥ端子に与えられたトライステートバッファである第２のチャージポンプ回路９とを備えている。
【００１９】
このモータ速度制御装置は、また、アップダウンカウンタ２３の出力端子Ｑ0〜Ｑn の全出力信号がＬレベル（計数値＝０）のとき、Ｈレベル信号を出力する判定回路であるデコード回路２４と、設定パルス列及び検出パルス列がそれぞれ与えられる位相差検出回路３３と、位相差検出回路３３が出力する位相差の正負を示すＨ／Ｌレベル信号が入力端子に与えられ、出力端子に抵抗１５が接続されたトライステートバッファである第３のチャージポンプ回路１２と、デコード回路２４の出力及び検出した位相差の時間を示す位相差検出回路３３の出力がそれぞれ入力端子に与えられ、出力が第３のチャージポンプ回路１２のＥ端子に与えられるＡＮＤゲート１２ａとを備えている。
【００２０】
このモータ速度制御装置は、また、アップダウンカウンタ２３の出力端子Ｑ0〜Ｑn のＭＳＢ（Ｑn ）の出力が与えられ、設定パルス列及び検出パルス列の各累積パルス数の差の正負に応じたＨ／Ｌレベル信号を出力する加減速回路３２と、加減速回路３２が出力したＨ／Ｌレベル信号が入力端子に与えられ、出力端子に抵抗１４が接続され、デコード回路２４の出力の反転信号がＥ端子に与えられたトライステートバッファである第１のチャージポンプ回路１１とを備えている。デコード回路２４の出力はインバータ１３により反転されてＥ端子に与えられている。
【００２１】
このモータ速度制御装置は、また、第２のチャージポンプ回路９、第３のチャージポンプ回路１１、及び第３のチャージポンプ回路１２がそれぞれ抵抗１０，１４，１５を介して出力した回転速度を調節する為の信号が反転入力端子に入力され、非反転入力端子に２．５Ｖの直流定電圧が印加され、コンデンサ１７及び抵抗１６の直列回路により負帰還がかけられ、出力をトルク可変手段２に与えるオペアンプ１８ａであるローパスフィルタ（積分回路）１８を備えている。抵抗１０，１４，１５は、ループゲインを決定する為の抵抗値を有している。
【００２２】
尚、上述した構成では、アップダウンカウンタ２３の計数値が０のとき、Ｈレベル信号を出力するデコード回路２４を判定回路として備えているが、このデコード回路２４を「第１のデコード回路」とすれば、該第１のデコード回路２４に代えて、図２に示すように、アップダウンカウンタ２３の出力端子Ｑ0 〜Ｑn が、入力端子Ａ0 〜Ａn にそれぞれ接続され、設定値端子Ｂ0 〜Ｂn に設定手段２４ｂの出力端子Ｄ0 〜Ｄn がそれぞれ接続されたマグニチュードコンパレータである第２のデコード回路２４ａを備えても良い。
【００２３】
この場合、設定手段２４ｂが設定した設定値Ｂと、アップダウンカウンタ２３が出力した計数値Ａの大小が比較され、Ａ＝Ｂ，Ａ＞Ｂ，Ａ＜Ｂに応じた信号が位相差検出回路３３とインバータ１３と加減速回路３２とに与えられる。Ａ＝Ｂのときに位相差検出回路３３が有効となれば、設定パルス列と所定の設定値Ｂのパルス数に応じた位相差で速度制御を行うことができる。設定値Ｂ＝０のときは、上述した第１のデコード回路２４を判定回路として使用した場合と同様、略位相差０で速度制御を行うことができる。
【００２４】
また、図３に示すように、アップダウンカウンタ２３に代えて、初期値設定端子Ｄ0 〜Ｄn を備えたアップダウンカウンタ２３ａを備え、アップダウンカウンタ２３ａの出力端子Ｑ0 〜Ｑn の全出力信号がＬレベル（計数値＝０）のときに、デコード回路２４がＨレベル信号を位相差検出回路３３と加減速回路３２とインバータ１３とに与えるようにし、アップダウンカウンタ２３ａの出力端子Ｑ0〜Ｑn のＭＳＢ（Ｑn ）の出力を位相差検出回路３３に与える構成にしても良い。
【００２５】
この場合、アップダウンカウンタ２３ａは、初期値設定端子Ｄ0 〜Ｄn に設定された設定値Ｄだけ、設定パルス列のパルス数が加算され、検出パルス列が設定パルス列より設定値Ｄのパルス数だけ進んだ位相差で速度制御を行うことができる。設定値Ｄ＝０のときは、上述したアップダウンカウンタ２３及びデコード回路２４の構成と同様、略位相差０で速度制御を行うことができる。
【００２６】
このような構成のモータ速度制御装置は、加減速回路３２、周期差検出回路２６及び位相差検出回路３３の動作により、アップダウンカウンタ２３が計数した、設定パルス列及び検出パルス列の始動時又は所定の時点からの各累積パルス数の差を無くすように、また、設定パルス列及び検出パルス列の位相を一致させるように、それぞれの偏差レベルに対応する第１のチャージポンプ回路１１、第２のチャージポンプ回路９、第３のチャージポンプ回路１２がパルス信号を出力する。これらチャージポンプ回路１１，９，１２の各出力は、それぞれの効果を発揮するときに、ローパスフィルタ１８に入力されるように切り換えられ、平滑されてトルク可変手段２に与えられる。ローパスフィルタ１８の出力は、モータ３の回転速度を加速する加速信号の最大側が例えば０Ｖ、減速する減速信号の最大側が例えば５Ｖとなる。
【００２７】
アップダウンカウンタ２３は、設定パルスの立ち下がり／検出パルス立ち上がりのそれぞれのエッジでクロックＣＬＫに同期してカウント／カウントダウンし、始動時又は所定の時点からの各累積パルス数の差を計数して、設定パルス数の方が多いときは、正側に積算されて行き、検出パルス数の方が多いときは、減算されて行き、計数値が負になることもある。
【００２８】
アップダウンカウンタ２３の計数値が正であるときは、設定パルスが示すモータ３の回転量に対して、実際の回転量が少なく、検出パルス列が遅れているときである。アップダウンカウンタ２３の計数値が負であるときは、設定パルスが示すモータ３の回転量に対して、実際の回転量が多く、検出パルス列が進んでいるときである。
【００２９】
加減速回路３２は、アップダウンカウンタ２３の出力端子Ｑ0 〜Ｑn のＭＳＢ（Ｑn ）の出力が与えられ、設定パルス列及び検出パルス列の各累積パルス数の差の正負に応じたＨ／Ｌレベル信号を出力する。第１のチャージポンプ回路１１は、アップダウンカウンタ２３の計数値が０でなく、デコード回路２４の出力がＬレベルのときに、加減速回路３２の出力信号を出力する。第１のチャージポンプ回路１１は、デコード回路２４の出力がＬレベルであれば、与えられたＬレベル信号又はＨレベルを出力する。尚、本実施の形態では、加速又は減速する為の信号のみを出力する構成であるが、アップダウンカウンタ２３が計数した累積パルス数の差に関連した時間だけ、パルス幅を発生するような構成として、ゲイン抵抗１４を適切に変更すれば、累積パルス数の差が０から離れる程速やかに、０に近づく程緩やかに加速又は減速されるようにすることもできる。
【００３０】
図４は、前記各チャージポンプ回路９，１１，１２に使用したトライステートバッファの真理値表であり、イネーブル信号がＨレベルのときに、入力端子のレベルを出力し、イネーブル信号がＬレベルのときに、出力端子がハイインピーダンス状態となる。
【００３１】
図５は、位相差検出回路３３の動作を示すタイミングチャートである。位相差検出回路３３は、アップダウンカウンタ２３の計数値が０であり、デコード回路２４からＨレベル信号を与えられているとき、設定パルス（ａ）の立ち上がり時点及び立ち下がり時点と、検出パルス（ｂ）の立ち上がり時点及び立ち下がり時点とを比較する。そして、設定パルス（ａ）より検出パルス（ｂ）が、立ち上がり時点又は立ち下がり時点で進みがあるときは、第３のチャージポンプ回路１２にモータ３の回転速度を減速させるためのＬレベル信号を与える。
【００３２】
位相差検出回路３３は、設定パルス（ａ）より検出パルス（ｂ）が、立ち上がり時点又は立ち下がり時点で遅れがあるときは、第３のチャージポンプ回路１２にモータ３の回転速度を増速させるためのＨレベル信号を与える。第３のチャージポンプ回路１２は、位相差の時間だけイネーブルとすることにより、与えられたＬレベル信号又はＨレベル信号を出力するように構成されている。
【００３３】
図６は、周期差検出回路２６の構成例を示すブロック図である。この周期差検出回路２６は、計数クロック回路３４からの計数クロックがカウンタ４５、ダウンカウンタ５０及びフリップフロップ回路５２に与えられている。カウンタ４５のリセット端子には、立ち上がり回路４７により検出された検出パルスの立ち上がり信号が、遅延回路４８を介して与えられている。
【００３４】
計数クロック回路３４は、例えば図７に示すようなＰＬＬであり、例えば１ｋＨｚの設定パルス列が位相比較器６０に与えられれば、位相比較器６０は、この設定パルス列の位相と例えば４０９６分周する分周器６３から与えられた４０９６分周パルス列の位相とを比較し、その差に応じたパルス信号を出力する。このパルス信号は、ローパスフィルタ６１で平滑され、アナログ信号として電圧制御発振器６２に与えられる。電圧制御発振器６２は与えられたアナログ信号に応じた周波数信号を出力し、その一部を分周器６３に与える。分周器６３は、与えられた周波数信号を４０９６分周し、位相比較器６０に与える。以上のループにより、電圧制御発振器６２は、設定パルス列の４０９６倍周波数（ここでは４．０９６ＭＨｚ）の計数クロックを作成し出力する。
【００３５】
カウンタ４５のクロック計数値は、レジスタ４６に与えられ、レジスタ４６のラッチ信号として、立ち上がり回路４７から立ち上がり信号が与えられている。レジスタ４６がラッチした計数値は演算器４９に与えられる。演算器４９は、設定パルス１周期分のクロック数４０９６（＝計数クロック回路３４の逓倍比）から、レジスタ４６がラッチした計数値を差し引く演算を行う。
【００３６】
一方、設定パルスが、２分周器４３により２分周され、立ち上がり回路４４と立ち下がり回路４４ａとに与えられている。立ち上がり回路４４が出力する立ち上がり信号は、ダウンカウンタ５０のＰＲＥ（プリセット）端子とフリップフロップ回路５２のＳ（セット）端子と、ラッチ信号としてラッチ回路５１とに与えられている。
【００３７】
演算器４９の演算結果は、ダウンカウンタ５０に与えられ、ダウンカウンタ５０が０を計数した時の０信号が、フリップフロップ回路５２のＲ（リセット）端子に与えられている。フリップフロップ回路５２のＱ端子からの出力信号は、ダウンカウンタ５０のＣＥ端子に与えられると共に、第１のチャージポンプ回路１１のイネーブル信号として与えられる。演算器４９の演算結果の正／負を示す信号がラッチ回路５１に与えられており、ラッチ回路５１の出力は、第１のチャージポンプ回路１１の入力端子に与えられている。
【００３８】
以下に、このような構成の周期差検出回路２６の動作を、その動作を示す図８のタイミングチャートに基づき説明する。カウンタ４５は、検出パルス（ｃ）の立ち上がりにより、リセットされ計数クロックの計数を開始する（ｄ）。この計数値は、次の検出パルスの立ち上がりにより、レジスタ４６にラッチされ、演算器４９に与えられる。演算器４９は、設定パルス１周期分のクロック数４０９６から、レジスタ４６がラッチした計数値を差し引き、その演算結果の正／負を示す信号をラッチ回路５１に与え、演算結果の絶対値をダウンカウンタ５０に与える。
【００３９】
一方、設定パルス（ｂ）が２分周器４３により２分周された２分周パルス（ａ）の立ち上がりにより、ダウンカウンタ５０がプリセットされ、フリップフロップ回路５２がセットされ、ラッチ回路５１がラッチする。ラッチ回路５１は、ラッチすると、その時点で入力されていた正／負を示す信号を出力し続ける。つまり、ラッチ回路５１は、検出パルス１周期が設定パルス１周期より短いとき（設定回転速度より速いとき）は、正を示す信号（例えばＬレベル信号）を出力し続け、検出パルス１周期が基準パルス１周期より長いとき（設定回転速度より遅いとき）は、負を示す信号（例えばＨレベル信号）を出力し続ける。
【００４０】
フリップフロップ回路５２は、セットされると、ダウンカウンタ５０にカウントイネーブル信号を与え続ける。ダウンカウンタ５０は、上述した演算結果の絶対値をプリセットし、カウントイネーブル信号を与えられている間、プリセットした値からカウントダウンする。カウントダウン値が０に達すると、フリップフロップ回路５２がリセットされ、カウントイネーブル信号が出力されなくなる。つまり、ダウンカウンタ５０が、カウントダウンしている間、カウントイネーブル信号は出力される。
【００４１】
ラッチ回路５１は、ラッチした正／負を示す信号が正のときは、チャージポンプ回路１１にモータ３の回転速度を減速させるためのＬレベル信号を与える。ラッチした正／負を示す信号が負のときは、第１のチャージポンプ回路１１にモータ３の回転速度を増速させるためのＨレベル信号を与える。この周期差検出回路２６は、立ち下がり回路４４ａが出力する立ち下がり信号によりリセットされ、上述した動作は、設定パルスが２分周されたパルスの１周期毎に行われる。
【００４２】
ここで、アップダウンカウンタ２３は、検出パルスの立ち上がりのエッジでクロックＣＬＫに同期してカウントダウンする一方、設定パルスは、インバータ２２により反転されるので、立ち下がりのエッジでカウントする。従って、アップダウンカウンタ２３の計数値が０であり、設定パルス列及び検出パルス列の各累積パルスの差が無いとき、対応する設定パルス及び検出パルスの関係は、図９に示すように、設定パルスの立ち下がりの間に検出パルスの立ち上がりが挟まれた状態となる。
【００４３】
従って、図１０に示すように、アップダウンカウンタ２３の出力端子Ｑ0 〜Ｑn の出力状態及びデコード回路２４の出力により、加減速回路３２、周期差検出回路２６及び位相差検出回路３３の出力を制御し、略同期状態のときのみ位相差検出回路３３を作動させることによりＰＬＬを構成し、対応する設定パルス及び検出パルスの各立ち上がりで位相同期を行うことができる。
【００４４】
実施の形態２．
図１１は、第３〜５発明に係るモータ速度制御装置の実施の形態の構成を示すブロック図である。このモータ速度制御装置は、モータ３の回転速度を設定指令する為に外部から与えられた設定パルス列を、例えば立ち上がりエッジ及び立ち下がりエッジにより２逓倍（ｍ＝２）の周波数に逓倍する逓倍回路７０を備え、逓倍回路７０が逓倍したパルス列はアップダウンカウンタ２３のＵＰ端子に、速度検出手段４が出力した検出パルス列はアップダウンカウンタ２３のＤＷＮ端子にそれぞれ与えられる。
【００４５】
このモータ速度制御装置では、計数クロック回路３４は、逓倍回路７０が逓倍したパルス列を更に逓倍して、計数用クロックを作成する。このモータ速度制御装置は、逓倍回路７０が逓倍したパルス列を例えば１００倍（ｎ＝１００）に分周する為のダウンカウンタ７２（分周手段）と、ダウンカウンタ７２が分周したパルス列を反転するインバータ７３と、検出パルス列を、ダウンカウンタ７２と同じ分周比で分周する為のダウンカウンタ７４（分周手段）と、ダウンカウンタ７４が分周したパルス列を反転するインバータ７５とを備え、周期差検出回路２６及び位相差検出回路３３には、インバータ７３及びインバータ７５が出力したパルス列がそれぞれ与えられ、周期差検出回路２６には、更に計数クロック回路３４から計数用クロックが与えられる。
【００４６】
ダウンカウンタ７２，７４は、リセットされてから入力されたパルスを１００からカウントダウンし、５０をカウントした時点でＨレベル信号を出力し始め、更に次の５０パルスをカウントした時点でＬレベル信号を出力し始め、以下、同様の動作により、入力されたパルスを１００分周する。
【００４７】
このモータ速度制御装置は、また、アップダウンカウンタ２３の出力端子Ｑ0〜Ｑn の全出力信号が与えられる判定回路７１を備えている。判定回路７１は、アップダウンカウンタ２３が計数したパルス数が、一旦、所定値となり、位相差検出回路３３、第３のチャージポンプ回路１２、抵抗１５、ローパスフィルタ１８、トルク可変手段（駆動手段）２、モータ３及び速度検出手段４がＰＬＬを形成すべき値となったときに、Ｈレベル信号を出力し始め、その後、アップダウンカウンタ２３が計数したパルス数が、その所定値からの所定範囲に収まらなくなったときに、Ｈレベル信号の出力を停止する。このＨレベル信号は、立ち上がり回路７６でその立ち上がりが検出され、ダウンカウンタ７２，７４のリセット信号として使用される。
【００４８】
図１２は、判定回路７１の構成例を示すブロック図である。判定回路７１は、アップダウンカウンタ２３の出力端子Ｑ0 〜Ｑn が、入力端子Ａ0 〜Ａn にそれぞれ接続され、設定値端子Ｂ0 〜Ｂn に設定手段８０ｂの出力端子Ｄ0 〜Ｄn がそれぞれ接続されたマグニチュードコンパレータ８０ａと、インバータ２２が反転したパルス列がＵＰ端子に、検出パルス列がＤＷＮ端子にそれぞれ与えられ、マグニチュードコンパレータ８０ａの、Ａ＝ＢのときにＨレベル信号を出力するＡ＝Ｂ端子がＲＳＴ（リセット）端子に接続され、クロックＣＬＫに同期して作動するシンクロナスタイプのバイナリアップダウンカウンタ８１とを備えている。マグニチュードコンパレータ８０ａは、出力端子Ｑから、Ａ＜Ｂのときの信号及びＡ＞Ｂのときの信号を、加減速回路３２に与える。
【００４９】
また、判定回路７１は、アップダウンカウンタ８１の出力端子Ｑ0 〜Ｑn が、入力端子Ａ0 〜Ａn にそれぞれ接続され、設定値端子Ｂ0 〜Ｂn に設定手段８２ｂの出力端子Ｄ0 〜Ｄn がそれぞれ接続されたマグニチュードコンパレータ８２ａと、アップダウンカウンタ８１の出力端子Ｑ0 〜Ｑn が、入力端子Ａ0 〜Ａnにそれぞれ接続され、設定値端子Ｂ0 〜Ｂn に設定手段８３ｂの出力端子Ｄ0 〜Ｄn がそれぞれ接続されたマグニチュードコンパレータ８３ａとを備えている。ダウンカウンタ７２，７４（分周手段）の分周比が１００のとき、設定手段８２ｂは、０≦Ｄ＜１００の範囲で設定することができ、設定手段８３ｂは、−１００＜Ｄ≦０の範囲で設定することができる。
【００５０】
また、判定回路７１は、マグニチュードコンパレータ８２ａの、Ａ≧ＢのときにＨレベル信号を出力するＡ≧Ｂ端子からのＨレベル信号の立ち上がりを検出する立ち上がり回路８４と、マグニチュードコンパレータ８３ａの、Ａ≦ＢのときにＨレベル信号を出力するＡ≦Ｂ端子からのＨレベル信号の立ち上がりを検出する立ち上がり回路８５と、マグニチュードコンパレータ８０ａの、Ａ＝ＢのときにＨレベル信号を出力するＡ＝Ｂ端子からのＨレベル信号の立ち上がりを検出する立ち上がり回路８６と、立ち上がり回路８４，８５の各出力が入力される２入力のＯＲゲート８７と、立ち上がり回路８６の出力がＳ（セット）端子に入力され、ＯＲゲート８７の出力がＲ（リセット）端子に入力され、出力端子ＱからＨレベルのイネーブル信号Ｅを、インバータ１３、第３のチャージポンプ回路１２及び立ち上がり回路７６に与えるＲ−Ｓフリップフロップ回路８９とを備えている。
【００５１】
以上の構成により、判定回路７１は、マグニチュードコンパレータ８０ａの比較結果が、Ａ＜Ｂ及びＡ＞Ｂのときは、マグニチュードコンパレータ８０ａの出力端子Ｑからそれに応じた加速信号又は減速信号を加減速回路３２に与える。マグニチュードコンパレータ８０ａの比較結果が、Ａ＝Ｂになったときは、アップダウンカウンタ８１はリセットされて計数し始め、Ｒ−Ｓフリップフロップ回路８９は、出力端子ＱからＨレベルのイネーブル信号Ｅを出力し始める。
【００５２】
アップダウンカウンタ８１の計数値が、設定手段８２ｂ，８３ｂが設定した計数値の範囲内であるときは、Ｒ−Ｓフリップフロップ回路８９は、Ｈレベルのイネーブル信号Ｅを出力し続けるが、アップダウンカウンタ８１の計数値が、設定手段８２ｂ，８３ｂが設定した計数値の範囲から外れたときは、Ｒ−Ｓフリップフロップ回路８９は、イネーブル信号ＥをＬレベルにする。第３〜５発明に係るモータ速度制御装置のその他の構成は、上述した第１，２発明に係るモータ速度制御装置の構成と同様であるので、説明を省略する。
【００５３】
以下に、このような構成のモータ速度制御装置の動作を説明する。アップダウンカウンタ２３は、逓倍回路７０が２逓倍した設定パルスの立ち下がり／検出パルスの立ち上がりのそれぞれのエッジでクロックＣＬＫに同期してカウント／カウントダウンし、始動時又は所定の時点からの各累積パルス数の差を計数して、設定パルス数の方が多いときは、正側に積算されて行き、検出パルス数の方が多いときは、減算されて行き、計数値が負になることもある。
【００５４】
加減速回路３２は、判定回路７１から加速信号又は減速信号を与えられ、それらに応じたＨ／Ｌレベル信号を出力する。判定回路７１からのイネーブル信号ＥがＨレベルになったとき、ダウンカウンタ７２，７４（分周手段）はリセットされて、１００分周を開始し、分周した各パルス列を周期差検出回路２６及び位相差検出回路３３に与える。周期差検出回路２６は与えられた各パルス列の周期差を検出し、位相差検出回路３３は与えられた各パルス列の位相差を検出する。
【００５５】
位相差検出回路３３は、検出パルス列を１００分周したパルス列で位相差を検出するので、検出パルス列のパルス毎の誤差が例えば１０％であれば、位相差を検出するパルス列のパルス毎の誤差の割合は０．１％となり、ＰＬＬを構成し易くなる。
【００５６】
また、位相差検出回路３３は、判定回路７１からのイネーブル信号ＥがＨレベルの間、第３のチャージポンプ回路１２から出力する。従って、判定回路７１の設定手段８２ｂ，８３ｂが設定した計数値の範囲が例えば−９９＜Ｄ＜９９であれば、設定パルス列（の２逓倍パルス列）と検出パルス列の累積パルス数の差が例えば０となり、回転位置と設定とのズレが略０になった時点でＰＬＬを構成し、その累積パルス数の差が−９９＜Ｄ＜９９であり、回転位置と設定とのズレがそのパルス数に対応する範囲である間は、ＰＬＬを維持する。これは、判断回路７１が累積パルスの誤差を０と判断したパルス関係でＰＬＬを維持することであり、モータ３を同期させたい回転位置の精度を上げることができる。
【００５７】
尚、本実施の形態の設定パルス列でＨレベル／Ｌレベルにデューティ差がある場合は、ｍ分周を設定するに当たって、ｍに２の倍数を選択すれば、位相差検出時にデューティ差の影響を受けることがない。第３〜５発明に係るモータ速度制御装置のその他の動作は、上述した第１，２発明に係るモータ速度制御装置の動作と同様であるので、説明を省略する。
【００５８】
【発明の効果】
本発明に係るモータ速度制御装置によれば、加減速手段がモータを加速又は減速して、判定回路（デコード回路）が、計数手段であるアップダウンカウンタが計数したパルス数の差を判定し、判定したパルス数の差に基づいて信号を出力する。位相差検出回路は、判定回路が信号を出力したときに有効となり、設定パルス列及び検出パルス列の位相差と所定のパルス数分の位相差との差が減少し、ＰＬＬ制御による同期化が可能となる時点で、ＰＬＬを構成するので、ＤＣモータ又はブラシレスＤＣモータを用いて、ステッピングモータと同様の機能を実現することができる。
【００５９】
又、本発明に係る他のモータ速度制御装置によれば、アップダウンカウンタが計数したパルス数の差がフェーズロックド回路を形成すべき値でないときに、フェーズロックド回路を形成しようとして、動作が不安定になることが無い。このモータ速度制御装置では、設定パルス列及び検出パルス列の何れかを分周回路又は逓倍回路がｍ倍に分周又は逓倍し、設定パルス列及び検出パルス列の各累積パルス数の差を計数する対象である一方のパルス列としてアップダウンカウンタに与えるので、設定パルス列の使用できる周波数の範囲が広くなる。
【００６０】
更に、前記何れの構成のモータ速度制御装置においても、検出パルス列のパルス毎の誤差の割合に比べて、分周手段が分周したパルス列のパルス毎の誤差の割合が小さくなり、ＰＬＬを構成し易くなる。
【図面の簡単な説明】
【図１】  本発明に係るモータ速度制御装置の実施の形態を構成を示すブロック図である。
【図２】  デコード回路の他の構成例を示すブロック図である。
【図３】  アップダウンカウンタ及びデコード回路の他の構成例を示すブロック図である。
【図４】  トライステートバッファの真理値を示す図表である。
【図５】  位相差検出回路の動作を示すタイミングチャートである。
【図６】  周期差検出回路の構成例を示すブロック図である。
【図７】  計数クロック回路の構成例を示すブロック図である。
【図８】  周期差検出回路の動作を示すタイミングチャートである。
【図９】  アップダウンカウンタ及び位相差検出回路の動作を説明する為の説明図である。
【図１０】  アップダウンカウンタ、位相差検出回路及び加減速回路の動作を説明する為の説明図である。
【図１１】  本発明に係るモータ速度制御装置の実施の形態の構成を示すブロック図である。
【図１２】  判定回路の構成例を示すブロック図である。
【図１３】  従来のモータ速度制御装置の構成例を示すブロック図である。
【符号の説明】
２  トルク可変手段（駆動手段）
３  モータ
４  速度検出手段
９  第２のチャージポンプ回路（加減速手段）
１０，１４  抵抗（加減速手段）
１１  第１のチャージポンプ回路
１２  第３のチャージポンプ回路（加減速手段）
１５  抵抗
１８  ローパスフィルタ（加減速手段）
２３，２３ａ  アップダウンカウンタ（計数手段）
２４  デコード回路（判定手段、第１のデコード回路）
２４ａ  デコード回路（判定手段、第２のデコード回路）
２４ｂ  設定手段
２６  周期差検出回路（加減速手段）
３２  加減速回路（加減速手段）
３３  位相差検出回路
３４  計数クロック回路
７０  逓倍回路
７１  判定回路
７２，７４  ダウンカウンタ（分周手段）
【図１】
0004067616.tif 000002
【図２】
0004067616.tif 000003
【図３】
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【図４】
0004067616.tif 000005
【図５】
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【図６】
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【図７】
0004067616.tif 000008
【図８】
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【図９】
0004067616.tif 000010
【図１０】
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【図１１】
0004067616.tif 000012
【図１２】
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【図１３】
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