(57)【特許請求の範囲】
【請求項１】
第１の信号線と第２の信号線とで構成される相補信号線対をプリチャージする相補信号線プリチャージ回路と、該相補信号線対のいずれか一方の信号線を放電又は充電する回路（以下、充放電回路）と、第１及び第２の電源とを有する半導体回路であって、
第１の信号線には第２の信号線以外に対する第１の信号線の配線容量と第１の信号線に接続する素子の寄生容量との合成容量である第１の容量が等価的に接続されていて、第２の信号線には第１の信号線以外に対する第２の信号線の配線容量と第２の信号線に接続する素子の寄生容量との合成容量である第２の容量が等価的に接続されていて、第１の信号線と第２の信号線との間には配線間結合容量である第３の容量が等価的に接続されていて、
前記相補信号線プリチャージ回路は、クロック信号をゲート入力とし一端が第１の信号線に接続され他端が第２の電源に接続される第１のＰＭＯＳ（又はＮＭＯＳ）トランジスタと、前記クロック信号をゲート入力とし一端が第２の信号線に接続され他端が第２の電源に接続される第２のＰＭＯＳ（又はＮＭＯＳ）トランジスタと、前記クロック信号をゲート入力とし一端が第１の信号線に接続され他端が第２の信号線に接続される第３のＰＭＯＳ（又はＮＭＯＳ）トランジスタとで構成され、
前記充放電回路で前記相補信号線対に接続される出力対は、非活性時には両方の出力が高インピーダンスになり、活性時にはいずれか一方の出力が放電（又は充電）されて他方の出力が高インピーダンスになり、
前記クロック信号が第１の電源の電位とほぼ等しいプリチャージ時には前記充放電回路は非活性で前記相補信号線プリチャージ回路によって前記相補信号線対の両方の信号線は第２の電源の電位とほぼ等しくなっており、前記クロック信号が第２の電源の電位とほぼ等しい判定時に前記充放電回路が活性になると、前記相補信号線対の一方の信号線は該充放電回路により放電（又は充電）され第２の電源の電位よりそれぞれ低い又は高い電位になり、且つ、他方の信号線は第３の容量による結合ノイズにより第２の電源よりそれぞれ低いまたは高い電位になり、且つ、前記相補信号線対の一方の信号線よりそれぞれ高い又は低い電位になり、前記充放電回路が非活性になり前記クロック信号が第１の電源の電位とほぼ等しいプリチャージ時には前記相補信号線プリチャージ回路によって前記相補信号線対の両方の信号線は第２の電源の電位とほぼ等しくなり、
第１の容量と第２の容量とがほぼ等しいと見なせ、且つ、第１のＰＭＯＳ（又はＮＭＯＳ）トランジスタのコンダクタンスと第２のＰＭＯＳ（又はＮＭＯＳ）トランジスタのコンダクタンスとがほぼ等しいと見なせる場合には、
第１のＰＭＯＳ（又はＮＭＯＳ）トランジスタに対する第３のＰＭＯＳ（又はＮＭＯＳ）トランジスタのコンダクタンスの比をｋｇとし、第１の容量に対する第３の容量の比をｋｃとするとき、
０．４９・ｋｃ＋０．０８≦ｋｇ≦０．４７・ｋｃ＋０．３１
とすることを特徴とする半導体回路。
【請求項２】
前記充放電回路は、前記相補信号線対を相補論理出力対とする差動入力形のＮＭＯＳ（又はＰＭＯＳ）論理回路である請求項１記載の半導体回路。
【請求項３】
前記半導体回路は、行方向と列方向とに行列状に配置された複数のメモリセルで構成されるメモリセルアレイを有する半導体メモリ装置を含み、
各メモリセル行には該行に対応するメモリセルを選択する１本のワード線が設けられ、各メモリセル列には該列に対応するメモリセルの情報を伝達する１組のビット線対と該ビット線対をプリチャージするビット線プリチャージ回路とが設けられ、
該ビット線プリチャージ回路で該ビット線対に接続される出力対は、判定時には両方の出力が高インピーダンスになり、プリチャージ時には両方の出力が第２の電源の電位とほぼ等しくなり、
前記メモリセルで前記ビット線対に接続される出力対は、非選択時には両方の出力が高インピーダンスになり、選択時にはいずれか一方の出力が放電（又は充電）され他方の出力が高インピーダンスになり、
読み出し前には前記メモリセル行とメモリセル列とは非選択で前記メモリセルは非選択で前記メモリセル列において前記ビット線プリチャージ回路はプリチャージ状態であるため前記ビット線対は第２の電源の電位とほぼ等しくなっており、読み出し時に唯一選択された前記メモリセル列では前記ビット線プリチャージ回路が判定状態になり、さらに唯一の前記メモリセル行が選択されると唯一の前記メモリセルが選択され、唯一選択された前記メモリセル列において前記ビット線対の一方のビット線は唯一選択された前記メモリセルにより放電（又は充電）され読み出しが行われ、読み出し終了後には前記メモリセル行と前記メモリセル列とが非選択になり前記メモリセルが非選択になり前記ビット線プリチャージ回路がプリチャージ状態になる結果として前記ビット線対の両方のビット線が第２の電源の電位とほぼ等しくなる場合に、
唯一選択された前記メモリセル列では、機能的に、前記ビット線対は前記相補信号線対に相当し、前記ビット線プリチャージ回路は前記相補信号線プリチャージ回路に相当し、唯一選択された前記メモリセルは前記充放電回路に相当する、請求項１記載の半導体回路。
【請求項４】
前記メモリセル列には、各々対応する前記ビット線対のうちいずれか一方のビット線を充放電するビット線書き込み回路が設けられ、
該ビット線書き込み回路で前記ビット線対に接続される出力対は、非活性時には両方の出力が高インピーダンスになり、活性時にはいずれか一方の出力が充放電されて他方の出力が高インピーダンスになり、
読み出し前および書き込み前には前記メモリセル行と列とは非選択で、前記メモリセルは非選択になり、前記メモリセル列において前記ビット線書き込み回路は非活性で前記ビット線プリチャージ回路はプリチャージ状態であるため前記ビット線対は第２の電源の電位とほぼ等しくなっており、読み出し時および書き込み時に選択された前記メモリセル列では前記ビット線プリチャージ回路が判定状態になり、さらに唯一の前記メモリセル行が選択されると前記メモリセルが選択され、読み出し時には唯一選択された前記メモリセル列において前記ビット線対の一方のビット線は唯一選択された前記メモリセルにより放電（又は充電）され読み出しが行われ、また書き込み時には唯一選択された前記メモリセル列において前記ビット線書き込み回路が活性になり前記ビット線対の一方のビット線を放電（又は充電）し唯一選択された前記メモリセルに対して書き込みが行われ、読み出し終了後および書き込み終了後には前記メモリセル行と前記メモリセル列とが非選択で、前記メモリセルが非選択になり前記ビット線書き込み回路が非活性になり前記ビット線プリチャージ回路はプリチャージ状態になるため前記ビット線対の両方のビット線は第２の電源の電位とほぼ等しくなる場合に、
唯一選択された前記メモリセル列では、機能的に、前記ビット線対は前記相補信号線対に相当し、前記ビット線プリチャージ回路は前記相補信号線プリチャージ回路に相当し、読み出し時に唯一選択された前記メモリセルは前記充放電回路に相当し、また書き込み時には前記ビット線書き込み回路は前記充放電回路に相当する、請求項３記載の半導体回路。
【請求項５】
前記メモリセルは第１及び第２のインバータ、第４及び第５のＮＭＯＳ（又はＰＭＯＳ）トランジスタで構成されるスタティック形メモリセルで、第１のインバータの出力は第２のインバータの入力に接続され、第２のインバータの出力は第１のインバータの入力に接続され、第４のＮＭＯＳ（又はＰＭＯＳ）トランジスタはゲート入力が前記メモリセルに対応する前記ワード線に接続され、一端が前記メモリセルに対応する前記ビット線対の一方に接続され、他端が第１のインバータの出力に接続され、第５のＮＭＯＳ（又はＰＭＯＳ）トランジスタはゲート入力が前記メモリセルに対応する前記ワード線に接続され、一端が前記メモリセルに対応する前記ビット線対の他方に接続され、他端が第２のインバータの出力に接続される、請求項３または４記載の半導体回路。
【請求項６】
前記第１のインバータは、第１のインバータの入力をゲート入力とし一端が第１の電源に接続され、他端が第６のＰＭＯＳ（又はＮＭＯＳ）トランジスタの一端に接続される第７のＮＭＯＳ（又はＰＭＯＳ）トランジスタと第１のインバータの入力をゲート入力とし他端が第２の電源に接続される第６のＰＭＯＳ（又はＮＭＯＳ）トランジスタとで構成され、
前記第２のインバータは、第２のインバータの入力をゲート入力とし一端が第１の電源に接続され、他端が第８のＰＭＯＳ（又はＮＭＯＳ）トランジスタの一端に接続される第９のＮＭＯＳ（又はＰＭＯＳ）トランジスタと第２のインバータの入力をゲート入力とし他端が第２の電源に接続される第８のＰＭＯＳ（又はＮＭＯＳ）トランジスタとで構成される、請求項５記載の半導体回路。
【請求項７】
前記メモリセル列には各々Ｙ選択回路が設けられ、前記メモリセルアレイには１組のコモンデータ線対が設けられ、該コモンデータ線対にはコモンデータ線プリチャージ回路とコモンデータ線書き込み回路が設けられ、
前記Ｙ選択回路は第１の入出力対と第２の入出力対を有し、第１の入出力対は対応する前記ビット線対に接続され、第２の入出力対は前記コモンデータ線対に接続され、非選択時には第１の入出力対と第２の入出力対との間のインピーダンスを高くし、選択時には第１の入出力対と第２の入出力対との間のインピーダンスを低くし、
前記コモンデータ線プリチャージ回路で前記コモンデータ線対に接続される出力対は、判定時には両方の出力が高インピーダンスになり、プリチャージ時には両方の出力が第２の電源の電位とほぼ等しくなり、
前記コモンデータ線書き込み回路で前記コモンデータ線対に接続される出力対は非活性時には両方の出力が高インピーダンスになり、活性時にはいずれか一方の出力が放電（又は充電）されて他方の出力が高インピーダンスになり、
読み出し前および書き込み前には前記Ｙ選択回路は非選択で前記コモンデータ線プリチャージ回路はプリチャージ状態であるため前記コモンデータ線対は第２の電源の電位とほぼ等しくなっており、読み出し時および書き込み時に唯一の前記メモリセル列、唯一の前記メモリセル行が選択され、選択されたメモリセル行に対応するＹ選択回路が選択されて前記コモンデータ線プリチャージ回路が判定状態になり、読み出し時には前記コモンデータ線対の一方のコモンデータ線は唯一選択された前記メモリセルにより放電（又は充電）され読み出しが行われ、書き込み時には前記コモンデータ線書き込み回路が活性になり前記コモンデータ線対の一方を放電（又は充電）し、さらに唯一選択された前記メモリセル列の前記ビット線対の一方のビット線を放電（又は充電）し、唯一選択された前記メモリセルに対して書き込みが行われ、読み出し終了後及び書き込み終了後には前記Ｙ選択回路が非選択になり前記コモンデータ線プリチャージ回路はプリチャージ状態になるため前記コモンデータ線対の両方のコモンデータ線は第２の電源の電位とほぼ等しくなる場合に、
機能的に、前記コモンデータ線対は前記相補信号線対に相当し、前記コモンデータ線プリチャージ回路は前記相補信号線プリチャージ回路に相当し、読み出し時には唯一選択された前記メモリセルは前記充放電回路に相当し、書き込み時には前記コモンデータ線書き込み回路は前記充放電回路に相当する、請求項３記載の半導体回路。
【請求項８】
前記メモリセル列には各々前記Ｙ選択回路が設けられ、前記メモリセルアレイには１組の前記コモンデータ線対が設けられ、前記コモンデータ線対には前記コモンデータ線プリチャージ回路が設けられ、
読み出し前には前記Ｙ選択回路は非選択で前記コモンデータ線プリチャージ回路はプリチャージ状態であるため前記コモンデータ線対は第２の電源の電位とほぼ等しくなっており、読み出し時に唯一の前記メモリセル列、唯一の前記メモリセル行が選択され、唯一の前記メモリセルが選択されると対応する前記Ｙ選択回路が選択されて前記コモンデータ線プリチャージ回路が判定状態になり、前記コモンデータ線対の一方のコモンデータ線は唯一選択された前記メモリセルにより放電（又は充電）されて読み出しが行われ、読み出し終了後には前記Ｙ選択回路が非選択になり前記コモンデータ線プリチャージ回路はプリチャージ状態になるため前記コモンデータ線対の両方のコモンデータ線は第２の電源の電位とほぼ等しくなる場合に、
機能的に、前記コモンデータ線対は前記相補信号線対に相当し、前記コモンデータ線プリチャージ回路は前記相補信号線プリチャージ回路に相当し、唯一選択された前記メモリセルは前記充放電回路に相当する、請求項４記載の半導体回路。
【請求項９】
前記ビット線書き込み回路または前記コモンデータ線書き込み回路は、第３のインバータ、第１０〜１３のＮＭＯＳ（又はＰＭＯＳ）トランジスタで構成され、第１０のＮＭＯＳ（又はＰＭＯＳ）トランジスタはゲート入力が前記ビット線書き込み回路または前記コモンデータ線書き込み回路を活性化する書き込み制御信号であり、一端が対応する前記ビット線対または前記コモンデータ線対の一方に接続され、他端が第１１のＮＭＯＳ（又はＰＭＯＳ）トランジスタの一端に接続され、第１１のＮＭＯＳ（又はＰＭＯＳ）トランジスタはゲート入力がデータ入力信号であり、他端が第１の電源に接続され、第１２のＮＭＯＳ（又はＰＭＯＳ）トランジスタはゲート入力が前記書き込み制御信号であり、一端が対応する前記ビット線対または前記コモンデータ線対の他方に接続され、他端が第１３のＮＭＯＳ（又はＰＭＯＳ）トランジスタの一端に接続され、第１３のＮＭＯＳ（又はＰＭＯＳ）トランジスタはゲート入力が前記データ入力信号の反転信号であり、他端が第１の電源に接続される請求項４または７記載の半導体回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体回路に係り、特にその相補信号線プリチャージ回路に関する。
【０００２】
【従来の技術】
図１は従来例を示す図であり、従来の半導体回路の構成を示す。相補信号線対ＳＰ／ＳＮをプリチャージする相補信号線プリチャージ回路、ＳＰ／ＳＮの一方を放電する放電回路で構成され、プリチャージ回路はＰＭＯＳトランジスタＭＰ１〜ＭＰ３で構成される。なお、ＭＰ１〜ＭＰ３のゲート幅はそれぞれＷ１〜Ｗ３であり、Ｗ３＝Ｗ２＝Ｗ１である。ＳＰにはＳＮ以外に対するＳＰの配線容量とＳＰに接続する素子（ＭＰ１、ＭＰ３、放電回路を構成する素子など）の寄生容量との合成容量である容量Ｃ１が等価的に接続されていると見なせ、ＳＮにはＳＰ以外に対するＳＮの配線容量とＳＮに接続する素子（ＭＰ２、ＭＰ３、放電回路を構成する素子など）の寄生容量との合成容量である容量Ｃ２が等価的に接続されているとみなせ、Ｃ２の容量値はＣ１と等しいと見なせ（Ｃ２＝Ｃ１）、ＳＰとＳＮとの間には配線間結合容量である容量Ｃ３が等価的に接続されていると見なせる。なお、Ｃ１およびＣ２の他端は電源ＶＳＳとなっているが、電源ＶＤＤ、他の電源、ＳＰ／ＳＮ以外の低インピーダンスで電位一定の信号線でも同様である。
【０００３】
以上の構成において、図１の従来回路の動作を図２を用いて説明する。クロック信号ＣＫがＶＤＤの電位に等しい判定期間（ｔ２〜ｔ１０）で、ＳＰは放電回路により放電されＶＤＤよりΔＶＬ低い電位になる。この時、ＳＮはＣ３による結合ノイズによりＶＤＤよりΔＶＤ低い電位になる。ＣＫがＶＳＳの電位に等しいプリチャージ期間（ｔ１０〜ｔ１８）で、ＳＰ／ＳＮはＭＰ１〜ＭＰ３によってプリチャージされ、ＶＤＤの電位に等しくなる。ここで、プリチャージ開始からＶＤＤとＳＰとの電位差がある電位差ΔＶＰに達するまでの時間をプルアップ時間（ｔ１０〜ｔ１６）、プリチャージ開始からＳＮとＳＰとの電位差がΔＶＰに達するまでの時間をイコライズ時間（ｔ１０〜ｔ１３）、プルアップ時間とイコライズ時間とで大きい方をリカバリ時間と定義する。図２の場合、プルアップ時間の方が大きいので、リカバリ時間はプルアップ時間と等しくなる。
【０００４】
【発明が解決しようとする課題】
半導体回路の高速化は動作サイクル時間の短縮によって達成できる。図２において半導体回路の動作サイクル時間（時刻ｔ２〜ｔ１８）は判定期間（時刻ｔ２〜ｔ１０）とプリチャージ期間（時刻ｔ１０〜ｔ１８）とにより決まる。したがって、動作サイクル時間を短縮するには判定期間、プリチャージ期間の少なくとも一方を短縮する必要がある。ここで、プリチャージ期間を短縮する場合について考える。プリチャージ期間はリカバリ時間（ｔ１０〜ｔ１６）とマージン（ｔ１６〜ｔ１８）とから決まる。マージンは電源、温度、回路を構成する素子の特性等がばらついても確実にプリチャージできるようにするために短縮できない。したがって、プリチャージ期間を短縮するためにはＳＰ／ＳＮのリカバリ時間を短縮する必要がある。
【０００５】
しかしながら、従来の半導体回路では、リカバリ時間を短縮するためＣ１に対するＣ３の容量の比である結合容量比ｋｃ（＝Ｃ３／Ｃ１）に関係なく、ＭＰ１およびＭＰ２に対するＭＰ３のコンダクタンスの比、すなわちＷ１およびＷ２（＝Ｗ１）に対するＷ３の比ｋｇ（＝Ｗ３／Ｗ１）を１と一定にしたままＷ１〜Ｗ３の和ＷＴを大きくしていた。しかし、ＷＴを大きくするとＣＫを駆動する駆動回路の負荷が大きくなるためプリチャージ期間の開始が遅くなる、すなわち判定期間が長くなり動作サイクル時間としては逆に長くなる場合があるという問題があった。
【０００６】
本発明の目的は、相補信号線対をプリチャージする相補信号線プリチャージ回路と前記相補信号線対の一方を放電する放電回路とを有し、判定時に相補信号線対の一方の信号線が放電される際に他方の信号線で結合ノイズによる電位降下が起きる半導体回路において、判定期間を長くすることなくプリチャージ期間を短縮し、動作サイクル時間を短縮することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、ＣＫを駆動する駆動回路の負荷を一定、すなわちＷ１〜Ｗ３の和ＷＴを一定にして、コンダクタンス比ｋｇを結合容量比ｋｃに対してＳＰ／ＳＮのリカバリ時間が最短になるとみなせる最適範囲に設定する。
【０００８】
【発明の実施の形態】
図３は、本発明の第１の実施例を示す図であり、図１に示す従来の半導体回路と回路構成は同じであるが、唯一異なる点はコンダクタンス比ｋｇ（＝Ｗ３／Ｗ１）が１ではなく、結合容量比ｋｃに対してＳＰ／ＳＮのリカバリ時間が最短になるとみなせる最適範囲の値をとることである。
【０００９】
以上の構成におけるｋｃとｋｇの最適範囲との関係式を図３の等価回路である図４を用いて導き出す。相補信号線プリチャージ回路の等価回路はコンダクタンスＧ１〜Ｇ３、スイッチＳＷ１、ＳＷ２で構成される。Ｇ１〜Ｇ３はそれぞれＭＰ１〜ＭＰ３のゲート電位がＶＳＳの電位に等しい時の等価素子で、ＳＷ１、ＳＷ２は同期して動作するスイッチで、それぞれが開くと判定状態で、それぞれが閉じるとプリチャージ状態になる。一方、放電回路の等価回路はコンダクタンスＧ４、Ｇ５、スイッチＳＷ３、ＳＷ４で構成される。Ｇ４、Ｇ５は相補信号線ＳＰ、ＳＮをそれぞれ放電する素子の等価素子で、ＳＷ３、ＳＷ４は非活性時には両方が開いており、活性時には一方が閉じる。Ｃ１〜Ｃ３は容量で、それぞれ図３のＣ１〜Ｃ３に相当する。ｖ１、ｖ２はそれぞれＶＳＳに対するＳＰ、ＳＮの電位で、ｖ３はＳＰに対するＳＮの電位である。図４の回路は図５に示すように動作し、各時刻における関係式からｋｃとｋｇの最適範囲の関係式を導出する過程を以下に示す。
【００１０】
時刻ｔ＜０は判定期間でＳＷ１、ＳＷ２はそれぞれ開いており、ｔ＜ｔｄ１の時、つまり放電前のｖ１〜ｖ３は数１〜数３で表せる。
【００１１】
ｖ１（ｔ＜ｔｄ１）＝ＶＤＤ−ＶＳＳ                              数１
ｖ２（ｔ＜ｔｄ１）＝ＶＤＤ−ＶＳＳ                              数２
ｖ３（ｔ＜ｔｄ１）＝０                                          数３
時刻ｔ＝ｔｄ１の時にＳＷ３が閉じ放電回路は活性になりＳＰは放電され、ｔ＝ｔｄ２の時にＳＷ３が開き放電回路は非活性になり放電が完了する。ｔｄ２≦ｔ＜０の時、つまり放電後のｖ１〜ｖ３は数４〜数６で表せる。
【００１２】
ｖ１（ｔｄ２≦ｔ＜０）＝ＶＤＤ−ΔＶＬ−ＶＳＳ                  数４
ｖ２（ｔｄ２≦ｔ＜０）＝ＶＤＤ−ΔＶＤ−ＶＳＳ                  数５
ｖ３（ｔｄ２≦ｔ＜０）＝ΔＶＬ−ΔＶＤ                          数６
ここで、放電前（ｔ＜ｔｄ１）と放電後（ｔｄ２≦ｔ＜０）とでＣ２、Ｃ３に蓄えられている電荷の和は不変であることから、数７が成り立つ。
【００１３】
Ｃ２・ｖ２（ｔ＜ｔｄ１）＋Ｃ３・ｖ３（ｔ＜ｔｄ１）
＝Ｃ２・ｖ２（ｔｄ２≦ｔ＜０）＋Ｃ３・ｖ３（ｔｄ２≦ｔ＜０）    数７
時刻ｔ≧０はプリチャージ期間でｔ＝０の時にＳＷ１、ＳＷ２がそれぞれ閉じるとプリチャージが開始し、ＳＰ／ＳＮはＧ１〜Ｇ３によってプリチャージされＶＤＤの電位に等しくなる。ここで、プルアップ時間ｔｕをｔ＝０からｖ１がＶＤＤ−ΔＶＰ−ＶＳＳに等しくなるまでの時間、イコライズ時間ｔｅをｔ＝０からｖ３がΔＶＰに等しくなるまでの時間と定義する。なお、ΔＶＰはプルアップおよびイコライズが完了したと判断する基準である。また、ｔ≧０の過渡応答については数８〜数１６の節点方程式が成り立つ。
【００１４】
Ｃ１・ｄｖ１（ｔ）／ｄｔ＝ｉ１（ｔ）                              数８
Ｃ２・ｄｖ２（ｔ）／ｄｔ＝ｉ２（ｔ）                              数９
Ｃ３・ｄｖ３（ｔ）／ｄｔ＝ｉ３（ｔ）                            数１０
Ｇ１・（ＶＤＤ−ＶＳＳ−ｖ１（ｔ））＝ｉ４（ｔ）                数１１
Ｇ２・（ＶＤＤ−ＶＳＳ−ｖ２（ｔ））＝ｉ５（ｔ）                数１２
Ｇ３・ｖ３（ｔ）＝ｉ６（ｔ）                                    数１３
ｖ３（ｔ）＝ｖ２（ｔ）−ｖ１（ｔ）                              数１４
ｉ１（ｔ）＝ｉ３（ｔ）＋ｉ４（ｔ）＋ｉ６（ｔ）                  数１５
ｉ５（ｔ）＝ｉ２（ｔ）＋ｉ３（ｔ）＋ｉ６（ｔ）                  数１６
さらに、数１〜数１６の式の変数および定数の間には数１７〜数２４の関係式が成り立つとする。なお、数１７は図３の回路においてＷ１〜Ｗ３の和は一定にするという条件式であり、数２３はΔＶＬがＶＤＤ−ＶＳＳのｋｖ倍であることを示しており、数２４はΔＶＰがΔＶＬのｋｐ倍であることを示している。
【００１５】
ＧＴ＝Ｇ１＋Ｇ２＋Ｇ３                （ＧＴは定数）            数１７
Ｇ２＝Ｇ１＝Ｇ                                                  数１８
Ｇ３＝ｋｇ・Ｇ１＝ｋｇ・Ｇ            （ｋｇ≧０）              数１９
Ｃ２＝Ｃ１＝Ｃ                        （Ｃは定数）              数２０
Ｃ３＝ｋｃ・Ｃ１＝ｋｃ・Ｃ            （ｋｃ≧０）              数２１
ＶＤＤ−ＶＳＳ＝Ｖ                    （Ｖは定数）              数２２
ΔＶＬ＝ｋｖ・（ＶＤＤ−ＶＳＳ）      （０＜ｋｖ≦１）          数２３
ΔＶＰ＝ｋｐ・ΔＶＬ                  （０＜ｋｐ＜１）          数２４
数１〜数２４を解くと、ｖ１（ｔ）〜ｖ３（ｔ）は数２５〜数３１で表せる。
【００１６】
0004108875.tif 000002
プルアップ時間ｔｕ、イコライズ時間ｔｅについてはそれぞれ数３２、数３３の関係式が成り立ち、数２２〜数３１を用いると数３４、数３５を得る。なお、数３４、数３５はｋｖ、Ｖに依存しない。したがって、数３４、数３５においてｋｐを設定し定数Ｃ、ＧＴを与えると、任意のｋｃ、ｋｇに対するｔｕ、ｔｅを求めることができる。また、リカバリ時間はｔｕ、ｔｅの大きい方で決まるので、任意のｋｃに対してリカバリ時間が最短になるｋｇの最適値を求めることもできる。また、逆に任意のリカバリ時間からｋｇの値を求めることもできる。なお、ｋｇの最適値はｋｐを設定すればＣ、ＧＴに依存せずｋｃだけに対して決まる。以上により、図４の回路におけるｋｃとｋｇの最適範囲の関係式を求めることができる。
【００１７】
ｖ１（ｔｕ）＝ＶＤＤ−ΔＶＰ−ＶＳＳ                            数３２
ｖ３（ｔｅ）＝ΔＶＰ                                            数３３
２・ｋｐ・（１＋ｋｃ）
＝（１＋２・ｋｃ）・ｅｘｐ（α・ｔｕ）＋ｅｘｐ（β・ｔｕ）      数３４
ｋｐ・（１＋ｋｃ）＝ｅｘｐ（β・ｔｅ）                          数３５
図６は図３の回路のシミュレーション結果で、ＶＤＤ−ＶＳＳ＝１．８Ｖ、ΔＶＬ＝１．８Ｖ、ΔＶＰ＝５０ｍＶ、Ｃ＝１ｐＦ、ＭＰ１〜ＭＰ３のゲート幅の和ＷＴをＷＴ＝１５ｕｍと一定にし、ｋｃ＝０．０５、０．２０、０．８０に対してｋｇを変化させた時のｔｕ、ｔｅを示している。図６からリカバリ時間が最短になるｋｇの最適値はｋｃ＝０．０５、０．２０、０．８０に対してそれぞれｋｇ＝０．２６、０．３３、０．６１になる。なお、ｋｇの最適値はＣ、ＷＴを変えても不変である。
【００１８】
図７は図４の回路の解析結果で数３４、数３５の式においてｋｐ（＝ΔＶＰ／ΔＶＬ）＝１／３６、Ｃ＝１ｐＦ、ＧＴ＝０．００２Ｓとし、ｋｃ＝０．０５、０．２０、０．８０に対してｋｇを変化させた時のｔｕ、ｔｅを示している。図７からリカバリ時間が最短になるｋｇの最適値はｋｃ＝０．０５、０．２０、０．８０に対してそれぞれｋｇ＝０．２１、０．２９、０．５２になる。なお、ｋｇの最適値はＣ、ＧＴ、ｋｖを変えても不変である。
【００１９】
図８は図３の回路、図４の回路のそれぞれの場合についてｋｃに対するｋｇの最適値ｋｇ（０％）、ｋｇ＝ｋｇ（０％）の時よりリカバリ時間が１％大きくなる時のｋｇの値ｋｇ（１％＋）、ｋｇ（１％−）を図６、図７から求めた結果で、ｋｃ＝０．１０、０．４０の場合のデータも追加している。なお、ｋｇ（１％−）＜ｋｇ（０％）＜ｋｇ（１％＋）である。また、回帰分析によりｋｃに対するｋｇ（０％）、ｋｇ（１％＋）、ｋｇ（１％−）の関係式を求めた。図３の回路における関係式をそれぞれ数３６〜数３８に、図４の回路における関係式をそれぞれ数３９〜数４１に示す。
【００２０】
ｋｇ（０％）  ＝０．４７・ｋｃ＋０．２３                        数３６
ｋｇ（１％＋）＝０．４６・ｋｃ＋０．３８                        数３７
ｋｇ（１％−）＝０．５９・ｋｃ＋０．１０                        数３８
ｋｇ（０％）  ＝０．４１・ｋｃ＋０．２０                        数３９
ｋｇ（１％＋）＝０．４７・ｋｃ＋０．３１                        数４０
ｋｇ（１％−）＝０．４９・ｋｃ＋０．０８                        数４１
これから、図４の回路においてリカバリ時間が最短になるとみなせるｋｇの最適範囲は数４０、数４１を用いて数４２で表せる。また、図３の回路のｋｇ（０％）、ｋｇ（１％−）は数４２に含まれることがわかる。したがって、ｋｖ（＝ΔＶＬ／（ＶＤＤ−ＶＳＳ））＝１の時数４２は図３の回路においてもリカバリ時間が最短になるとみなせるｋｇの最適範囲になる。
【００２１】
０．４９・ｋｃ＋０．０８≦ｋｇ≦０．４７・ｋｃ＋０．３１        数４２
図９は図８と同様にして求めた結果で、ＶＤＤ−ＶＳＳ＝１．８Ｖ、ΔＶＬ＝０．１８Ｖ、ΔＶＰ＝５ｍＶとした場合を示している。図３の回路における関係式をそれぞれ数４３〜数４５に示す。図４の回路における関係式はｋｖに依存しないので数３９〜数４１と同じである。
【００２２】
ｋｇ（０％）  ＝０．４１・ｋｃ＋０．２０                        数４３
ｋｇ（１％＋）＝０．４７・ｋｃ＋０．３１                        数４４
ｋｇ（１％−）＝０．４９・ｋｃ＋０．０８                        数４５
これから、数４３〜数４５はそれぞれ数３９〜数４１に一致することがわかる。したがって、ｋｖ＝０．１の時も数４２は図３の回路においてリカバリ時間が最短になるとみなせるｋｇの最適範囲になる。
【００２３】
以上のことから、図４の回路同様、図３の回路ではｋｖに関係なく数４２がリカバリ時間が最短になるとみなせるｋｇの最適範囲になる。
【００２４】
以上述べてきたように、Ｗ１〜Ｗ３の和ＷＴが一定の下でＷ１〜Ｗ３を数４２を満たすｋｇで決めることによりＳＰ／ＳＮのリカバリ時間をほぼ最短にでき、判定期間を長くすることなくプリチャージ期間を短縮し、動作サイクル時間を短縮できる。
【００２５】
図１０は、本発明の第２の実施例を示す図で、図３において放電回路を差動入力形のＮＭＯＳ論理回路で構成した場合である。ＩＰ１／ＩＮ１〜ＩＰｎ／ＩＮｎは相補論理入力対、ＳＰ／ＳＮは相補論理出力対が接続する相補信号線対である。ＳＰにはＳＮ以外に対するＳＰの配線容量とＳＰに接続する素子（ＭＰ１、ＭＰ３およびＮＭＯＳ論理回路を構成する素子）の寄生容量との合成容量である容量Ｃ１が等価的に接続しているとみなせ、ＳＮにはＳＰ以外に対するＳＮの配線容量とＳＮに接続する素子（ＭＰ２、ＭＰ３およびＮＭＯＳ論理回路を構成する素子）の寄生容量との合成容量である容量Ｃ２が等価的に接続しているとみなせ、Ｃ２の容量値はＣ１と等しいとみなせ（Ｃ２＝Ｃ１）、ＳＰとＳＮとの間に配線間結合容量である容量Ｃ３が等価的に接続されているとみなせ、
Ｃ３＝ｋｃ・Ｃ１である。なお、Ｃ１およびＣ２の他端はＶＳＳとなっているが、ＶＤＤ、他の電源、ＳＰ／ＳＮ以外の低インピーダンスで電位一定の信号線でも同様である。
【００２６】
以上の構成において、Ｗ１〜Ｗ３の和ＷＴが一定の下でＷ１〜Ｗ３を数４２を満たすｋｇで決めることによりＳＰ／ＳＮのリカバリ時間をほぼ最短にでき、判定期間を長くすることなくプリチャージ期間を短縮し、動作サイクル時間を短縮できる。
【００２７】
図１１は、図１０のＮＭＯＳ論理回路の構成例を示す図である。ＭＮＰ１／ＭＮＮ１〜ＭＮＰｎ／ＭＮＮｎはＮＭＯＳトランジスタである。ＩＰ１／ＩＮ１〜ＩＰｎ／ＩＮｎは相補論理入力対、ＳＰ／ＳＮは相補論理出力対でＳＰにはＩＰ１〜ＩＰｎのＮＯＲ論理信号が出力され、ＳＮにはＩＰ１〜ＩＰｎのＯＲ論理信号が出力される。
【００２８】
図１２は、本発明の第３の実施例を示す図で、半導体メモリ装置のビット線対に適用した場合を示している。ＭＣ［１、ｋ−１］〜ＭＣ［１、ｋ＋１］、ＭＣ［２、ｋ−１］〜ＭＣ［２、ｋ＋１］はメモリセル、ＷＬ１、ＷＬ２はワード線、ＢＬ［ｋ−１］／ＢＲ［ｋ−１］〜 ＢＬ［ｋ＋１］／ＢＲ［ｋ＋１］はビット線対、ＰＣ［ｋ−１］〜ＰＣ［ｋ＋１］はビット線プリチャージ回路、ＣＫ［ｋ−１］〜ＣＫ［ｋ＋１］はビット線プリチャージ信号である。ビット線プリチャージ回路はＰＭＯＳトランジスタＭＰ１〜ＭＰ３で構成される。ＢＬ［ｋ］にはＢＲ［ｋ−１］、ＢＲ［ｋ］以外に対するＢＬ［ｋ］の配線容量と、ＢＬ［ｋ］に接続する素子（ＰＣ［ｋ］のＭＰ１、ＭＰ３、ＭＣ［１、ｋ］およびＭＣ［２、ｋ］内のそれぞれのＭＮ１など）の寄生容量との合成容量であるＣｂ１が等価的に接続されているとみなせる。ＢＲ［ｋ］にはＢＬ［ｋ］、ＢＬ［ｋ＋１］以外に対するＢＲ［ｋ］の配線容量と、ＢＲ［ｋ］に接続する素子（ＰＣ［ｋ］のＭＰ２、ＭＰ３、ＭＣ［１、ｋ］およびＭＣ［２、ｋ］内のそれぞれのＭＮ２など）の寄生容量との合成容量であるＣｂ２が等価的に接続されているとみなせ、Ｃｂ２はＣｂ１と等しいとみなせる（Ｃｂ２＝Ｃｂ１）。ＢＬ［ｋ］とＢＲ［ｋ］との間には配線間結合容量であるＣｂ３が等価的に接続されているとみなせる。ＢＲ［ｋ−１］とＢＬ［ｋ］との間には配線間結合容量であるＣｂ４が等価的に接続されているとみなせる。ＢＲ［ｋ］とＢＬ［ｋ＋１］との間には配線間結合容量であるＣｂ５が等価的に接続されているとみなせ、Ｃｂ５はＣｂ４と等しいとみなせる（Ｃｂ５＝Ｃｂ４）。なお、Ｃｂ１、Ｃｂ２の他端はＶＳＳとなっているが、ＶＤＤ、他の電源、ビット線以外の低インピーダンスで電位一定の信号線でも同様である。
【００２９】
以上の構成において、ＭＣ［１、ｋ］に対して読み出しを行う場合について説明する。最初ＣＫ［ｋ−１］〜ＣＫ［ｋ＋１］、ＷＬ１、ＷＬ２はＶＳＳの電位と等しく、ＢＬ［ｋ−１］／ＢＲ［ｋ−１］〜ＢＬ［ｋ＋１］／ＢＲ［ｋ＋１］は全てＶＤＤの電位と等しいプリチャージ状態にある。読み出し時になると、ＷＬ１、ＣＫ［ｋ］がＶＤＤの電位と等しくなり、ＢＬ［ｋ］／ＢＲ［ｋ］では判定状態になる。ただし、ＢＬ［ｋ−１］／ＢＲ［ｋ−１］、ＢＬ［ｋ＋１］／ＢＲ［ｋ＋１］ではＣＫ［ｋ−１］、ＣＫ［ｋ＋１］がＶＳＳの電位と等しいためプリチャージ状態である。次にＢＬ［ｋ］／ＢＲ［ｋ］で一方のビット線がＭＣ［１、ｋ］により放電され電位差が生じ読み出しが行われる。なお、この時他方のビット線は結合ノイズによりＶＤＤより低電位になる。読み出し終了後にはＣＫ［ｋ］、ＷＬ１はＶＳＳの電位と等しくなりプリチャージ状態になるため、ＢＬ［ｋ］／ＢＲ［ｋ］はＶＤＤの電位と等しくなる。
【００３０】
以上の構成および動作において、ＢＬ［ｋ］／ＢＲ［ｋ］は図３のＳＰ／ＳＮに相当し、ＰＣ［ｋ］は図３の相補信号線プリチャージ回路に相当し、ＣＫ［ｋ］は図３のＣＫに相当し、ＭＣ［１、ｋ］は図３の放電回路に相当する。また、Ｃｂ１＋Ｃｂ４は図３のＣ１に相当し、Ｃｂ２＋Ｃｂ５は図３のＣ２に相当し、Ｃｂ３は図３のＣ３に相当し、Ｃ２＝Ｃ１、ｋｃ＝Ｃ３／Ｃ１である。
【００３１】
したがって、ＭＰ１〜ＭＰ３のゲート幅の和ＷＴが一定の下で、ＭＰ１〜ＭＰ３のゲート幅Ｗ１〜Ｗ３を数４２を満たすｋｇで決めることにより、ＢＬ［ｋ］／ＢＲ［ｋ］のリカバリ時間をほぼ最短にでき、判定期間を長くすることなくプリチャージ期間を短縮し、半導体メモリ装置の動作サイクル時間を短縮できる。
【００３２】
図１３は、本発明の第４の実施例を示す図で、図１２の半導体メモリ装置の各ビット線対にビット線書き込み回路を設け、ビット線対に適用した場合を示している。ＷＣ［ｋ−１］〜ＷＣ［ｋ＋１］はビット線書き込み回路、ＹＷ［ｋ−１］〜ＹＷ［ｋ＋１］は書き込みＹ選択信号、ＤＩはデータ入力信号である。
【００３３】
なお、Ｃｂ１、Ｃｂ２にはＷＣ［ｋ］を構成しＢＬ［ｋ］、ＢＲ［ｋ］にそれぞれ接続する素子の寄生容量が含まれ、Ｃｂ２はＣｂ１と等しいとみなせる（Ｃｂ２＝Ｃｂ１）。
【００３４】
以上の構成において、ＭＣ［１、ｋ］に対して読み出しおよび書き込みを行う場合について説明する。最初ＣＫ［ｋ−１］〜ＣＫ［ｋ＋１］、ＷＬ１、ＷＬ２はＶＳＳの電位と等しく、ＢＬ［ｋ−１］／ＢＲ［ｋ−１］〜ＢＬ［ｋ＋１］／ＢＲ［ｋ＋１］は全てＶＤＤの電位と等しいプリチャージ状態にある。読み出し時および書き込み時になると、ＷＬ１、ＣＫ［ｋ］がＶＤＤの電位と等しくなり、ＢＬ［ｋ］／ＢＲ［ｋ］では判定状態になる。ただし、ＢＬ［ｋ−１］／ＢＲ［ｋ−１］、ＢＬ［ｋ＋１］／ＢＲ［ｋ＋１］ではＣＫ［ｋ−１］、ＣＫ［ｋ＋１］がＶＳＳの電位と等しいためプリチャージ状態である。次に、読み出し時にはＢＬ［ｋ］／ＢＲ［ｋ］で一方のビット線がＭＣ［１、ｋ］により放電され電位差が生じ読み出しが行われる。また、書き込み時にはＢＬ［ｋ］／ＢＲ［ｋ］の一方がＷＣ［ｋ］により放電され、ＭＣ［１、ｋ］に書き込みが行われる。なお、この時、読み出しおよび書き込みのいずれにおいても他方のビット線は結合ノイズによりＶＤＤより低電位になる。読み出し終了後および書き込み終了後にはＣＫ［ｋ］、ＷＬ１はＶＳＳの電位と等しくなりプリチャージ状態になるため、ＢＬ［ｋ］／ＢＲ［ｋ］はＶＤＤの電位と等しくなる。
【００３５】
以上の構成および動作において、ＢＬ［ｋ］／ＢＲ［ｋ］は図３のＳＰ／ＳＮに相当し、ＰＣ［ｋ］は図３の相補信号線プリチャージ回路に相当し、ＣＫ［ｋ］は図３のＣＫに相当し、読み出し時にはＭＣ［１、ｋ］、また書き込み時にはＷＣ［ｋ］は図３の放電回路に相当する。また、Ｃｂ１＋Ｃｂ４は図３のＣ１に相当し、Ｃｂ２＋Ｃｂ５は図３のＣ２に相当し、Ｃｂ３は図３のＣ３に相当し、Ｃ２＝Ｃ１、ｋｃ＝Ｃ３／Ｃ１である。したがって、ＭＰ１〜ＭＰ３のゲート幅の和ＷＴが一定の下で、ＭＰ１〜ＭＰ３のゲート幅Ｗ１〜Ｗ３を数４２を満たすｋｇで決めることにより、ＢＬ［ｋ］／ＢＲ［ｋ］のリカバリ時間をほぼ最短にでき、判定期間を長くすることなくプリチャージ期間を短縮し、半導体メモリ装置の動作サイクル時間を短縮できる。
【００３６】
図１４は、本発明の第５の実施例を示す図で、図１２、図１３のメモリセルの構成例でスタティック形の場合を示している。ＩＮＶ１、ＩＮＶ２はインバータで、ＭＮ１、ＭＮ２はＮＭＯＳトランジスタである。ＩＮＶ１、ＩＮＶ２はフリップフロップを構成している。メモリセルは、ＷＬがＶＳＳの電位と等しい非選択時にＢＬ／ＢＲをいずれも高インピーダンスにし、ＷＬがＶＤＤの電位と等しい選択時に記憶している情報に応じてＢＬ／ＢＲの一方を放電し他方を高インピーダンスにする。
【００３７】
図１５は、本発明の第６の実施例を示す図で、図１４のメモリセルの構成例を示している。ＭＮ１、ＭＮ２、ＭＮＤ１、ＭＮＤ２はＮＭＯＳトランジスタ、ＭＰＬ１、ＭＰＬ２はＰＭＯＳトランジスタ、ＷＬはワード線、ＢＬ／ＢＲはビット線対である。ＭＮＤ１、ＭＰＬ１で構成されるインバータは図１４のＩＮＶ１に相当し、ＭＮＤ２、ＭＰＬ２で構成されるインバータは図１４のＩＮＶ２に相当する。
【００３８】
図１６は、本発明の第７の実施例を示す図で、図１２の半導体メモリ装置の各ビット線対にＹ選択回路を設け、コモンデータ線対、コモンデータ線プリチャージ回路、コモンデータ線書き込み回路を設け、コモンデータ線対に適用した場合を示している。
【００３９】
ＹＳ［ｋ−１］〜ＹＳ［ｋ＋１］はＹ選択回路、Ｙ［ｋ−１］〜Ｙ［ｋ＋１］はＹ選択信号、ＢＬ［ｋ−１］／ＢＲ［ｋ−１］〜ＢＬ［ｋ＋１］／ＢＲ［ｋ＋１］はビット線対、ＤＬ／ＤＲはコモンデータ線対、ＣＫはコモンデータ線プリチャージ信号、ＭＰ１〜ＭＰ５はＰＭＯＳトランジスタ、ＷＥは書き込み制御信号、ＤＩはデータ入力信号である。コモンデータ線プリチャージ回路はＭＰ１〜ＭＰ３で構成され、Ｙ選択回路はＭＰ４、ＭＰ５で構成される。ＤＬにはＤＲ以外に対するＤＬの配線容量とＤＬに接続する素子（ＭＰ１、ＭＰ３、ＹＳ［ｋ−１］〜ＹＳ［ｋ＋１］内のそれぞれのＭＰ４、コモンデータ線書き込み回路を構成する素子など）の寄生容量との合成容量であるＣ１が等価的に接続されているとみなせる。ＤＲにはＤＬ以外に対するＤＲの配線容量とＤＲに接続する素子（ＭＰ２、ＭＰ３、ＹＳ［ｋ−１］〜ＹＳ［ｋ＋１］内のそれぞれのＭＰ５、コモンデータ線書き込み回路を構成する素子など）の寄生容量との合成容量であるＣ２が等価的に接続されているとみなせ、Ｃ２はＣ１と等しいとみなせる（Ｃ２＝Ｃ１）。ＤＬとＤＲとの間には配線間結合容量であるＣ３が等価的に接続されているとみなせ、Ｃ３＝ｋｃ・Ｃ１である。なお、Ｃ１およびＣ２の他端はＶＳＳとなっているが、ＶＤＤ、他の電源、ＤＬ／ＤＲ以外の低インピーダンスで電位一定の信号線でも同様である。
【００４０】
以上の構成において、ＢＬ［ｋ］／ＢＲ［ｋ］に対して読み出しおよび書き込みを行う場合について説明する。最初ＣＫはＶＳＳの電位と等しく、Ｙ［ｋ−１］〜Ｙ［ｋ＋１］はＶＤＤの電位と等しく、ＤＬ／ＤＲはＶＤＤの電位と等しいプリチャージ状態にある。読み出し時および書き込み時になると、ＣＫがＶＤＤの電位と等しく、Ｙ［ｋ］がＶＳＳの電位と等しくなりＤＬ／ＤＲは判定状態になる。次に、読み出し時にはＢＬ［ｋ］／ＢＲ［ｋ］で一方のビット線が選択されたメモリセルにより放電され電位差が生じ、それに伴いＤＬ／ＤＲにも電位差が生じ読み出しが行われる。また、書き込み時にはＤＬ／ＤＲの一方がコモンデータ線書き込み回路により放電され、それに伴いＢＬ［ｋ］／ＢＲ［ｋ］の一方が低電位になり、ＢＬ［ｋ］／ＢＲ［ｋ］で選択されたメモリセルに書き込みが行われる。なお、この時、読み出しおよび書き込みのいずれにおいても他方のコモンデータ線は結合ノイズによりＶＤＤより低電位になる。読み出し終了後および書き込み終了後にはＹ［ｋ］がＶＤＤの電位と等しくなり、ＣＫがＶＳＳの電位と等しくなりプリチャージ状態になるため、ＤＬ／ＤＲはＶＤＤの電位と等しくなる。
【００４１】
以上の構成および動作において、ＤＬ／ＤＲは図３のＳＰ／ＳＮに相当し、コモンデータ線プリチャージ回路は図３の相補信号線プリチャージ回路に相当し、読み出し時には選択されたメモリセル、また書き込み時にはコモンデータ線書き込み回路は図３の放電回路に相当する。また、Ｃ１〜Ｃ３はそれぞれ図３のＣ１〜Ｃ３に相当し、Ｃ２＝Ｃ１、ｋｃ＝Ｃ３／Ｃ１である。したがって、ＭＰ１〜ＭＰ３のゲート幅の和ＷＴが一定の下で、ＭＰ１〜ＭＰ３のゲート幅Ｗ１〜Ｗ３を数４２を満たすｋｇで決めることにより、ＤＬ／ＤＲのリカバリ時間をほぼ最短にでき、判定期間を長くすることなくプリチャージ期間を短縮し、半導体メモリ装置の動作サイクル時間を短縮できる。
【００４２】
図１７は、本発明の第８の実施例を示す図で、図１３の半導体メモリ装置の各ビット線対にＹ選択回路を設け、コモンデータ線対、コモンデータ線プリチャージ回路を設け、コモンデータ線対に適用した場合の構成を示している。
【００４３】
ＹＳ［ｋ−１］〜ＹＳ［ｋ＋１］はＹ選択回路、Ｙ［ｋ−１］〜Ｙ［ｋ＋１］はＹ選択信号、ＢＬ［ｋ−１］／ＢＲ［ｋ−１］〜ＢＬ［ｋ＋１］／ＢＲ［ｋ＋１］はビット線対、ＤＬ／ＤＲはコモンデータ線対、ＣＫはコモンデータ線プリチャージ信号、ＭＰ１〜ＭＰ５はＰＭＯＳトランジスタである。コモンデータ線プリチャージ回路はＭＰ１〜ＭＰ３で構成され、Ｙ選択回路はＭＰ４、ＭＰ５で構成される。ＤＬにはＤＲ以外に対するＤＬの配線容量とＤＬに接続する素子（ＭＰ１、ＭＰ３、ＹＳ［ｋ−１］〜ＹＳ［ｋ＋１］内のそれぞれのＭＰ４など）の寄生容量との合成容量であるＣ１が等価的に接続されているとみなせる。ＤＲにはＤＬ以外に対するＤＲの配線容量とＤＲに接続する素子（ＭＰ２、ＭＰ３、ＹＳ［ｋ−１］〜ＹＳ［ｋ＋１］内のそれぞれのＭＰ５など）の寄生容量との合成容量であるＣ２が等価的に接続されているとみなせ、Ｃ２はＣ１と等しいとみなせる（Ｃ２＝Ｃ１）。ＤＬとＤＲとの間には配線間結合容量であるＣ３が等価的に接続されているとみなせ、Ｃ３＝ｋｃ・Ｃ１である。なお、Ｃ１およびＣ２の他端はＶＳＳとなっているが、ＶＤＤ、他の電源、ＤＬ／ＤＲ以外の低インピーダンスで電位一定の信号線でも同様である。
【００４４】
以上の構成において、ＢＬ［ｋ］／ＢＲ［ｋ］に対して読み出しを行う場合について説明する。最初、ＣＫはＶＳＳの電位と等しく、Ｙ［ｋ−１］〜Ｙ［ｋ＋１］はＶＤＤの電位と等しく、ＤＬ／ＤＲはＶＤＤの電位と等しいプリチャージ状態にある。読み出し時になると、ＣＫがＶＤＤの電位と等しく、Ｙ［ｋ］がＶＳＳの電位と等しくなりＤＬ／ＤＲは判定状態になる。次にＢＬ［ｋ］／ＢＲ［ｋ］で一方のビット線が選択されたメモリセルにより放電され電位差が生じ、それに伴いＤＬ／ＤＲにも電位差が生じ読み出しが行われる。なお、この時他方のコモンデータ線は結合ノイズによりＶＤＤより低電位になる。読み出し終了後にはＹ［ｋ］がＶＤＤの電位と等しくなり、ＣＫがＶＳＳの電位と等しくなりプリチャージ状態になるため、ＤＬ／ＤＲはＶＤＤの電位と等しくなる。
【００４５】
以上の構成および動作において、ＤＬ／ＤＲは図３のＳＰ／ＳＮに相当し、コモンデータ線プリチャージ回路は図３の相補信号線プリチャージ回路に相当し、選択されたメモリセルは図３の放電回路に相当する。また、Ｃ１〜Ｃ３はそれぞれ図３のＣ１〜Ｃ３に相当し、Ｃ２＝Ｃ１、ｋｃ＝Ｃ３／Ｃ１である。したがって、ＭＰ１〜ＭＰ３のゲート幅の和ＷＴが一定の下で、ＭＰ１〜ＭＰ３のゲート幅Ｗ１〜Ｗ３を数４２を満たすｋｇで決めることにより、ＤＬ／ＤＲのリカバリ時間をほぼ最短にでき、判定期間を長くすることなくプリチャージ期間を短縮し、半導体メモリ装置の動作サイクル時間を短縮できる。
【００４６】
図１８は、本発明の第９の実施例を示す図で、図１３（図１６）のビット線（コモンデータ線）書き込み回路の構成例を示している。ＩＮＶはインバータ、ＭＮＷ１〜ＭＮＷ４はＮＭＯＳトランジスタ、ＹＷ（ＷＥ）は書き込みＹ選択信号（書き込み制御信号）、ＤＩはデータ入力信号、ＢＬ（ＤＬ）／ＢＲ（ＤＲ）はビット線対（コモンデータ線対）である。ＹＷ（ＷＥ）がＶＤＤの電位が等しい時に書き込み動作を行い、ＤＩがＶＳＳの電位と等しい場合ＢＲ（ＤＲ）が放電され、ＤＩがＶＤＤの電位と等しい場合ＢＬ（ＤＬ）が放電される。
【００４７】
なお、以上の実施例において、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを逆にし、ＶＤＤとＶＳＳとを入れ替え各電位の高低関係を逆にしても、全く同様であることは明らかである。
【００４８】
【発明の効果】
以上述べてきたように、本発明の回路では、相補信号線対をプリチャージする相補信号線プリチャージ回路を有し、判定時に相補信号線対の一方の信号線が放電される際に他方の信号線で結合ノイズによる電位降下が起きる場合に、相補信号線プリチャージ回路を構成するＰＭＯＳトランジスタＭＰ１〜ＭＰ３のゲート幅の和ＷＴが一定の下で、相補信号線対の結合容量比ｋｃに対して数４２で決まるコンダクタンス比ｋｇの範囲でＭＰ１〜ＭＰ３のゲート幅Ｗ１〜Ｗ３を決めることにより、相補信号線対のリカバリ時間をほぼ最短にでき、判定期間を長くすることなくプリチャージ期間を短縮し、動作サイクル時間を短縮できる。例えばｋｃ＝０．０５の場合ではｋｇは０．１０５≦ｋｇ≦０．３３４になり従来（ｋｇ＝１）に比べリカバリ時間を１３〜１４％短縮でき、リカバリ時間の短縮分だけプリチャージ期間、動作サイクル時間をそれぞれ短縮できる。
【図面の簡単な説明】
【図１】従来例を示す図。
【図２】図１の動作波形を示す図。
【図３】本発明の第１の実施例を示す図。
【図４】図３の等価回路で、ｔ＝ｔｄ１〜ｔｄ２の時にＳＰが放電され、ｔ＝０の時にプリチャージが開始する場合を示す図。
【図５】図４の動作波形を示す図。
【図６】図３の回路におけるコンダクタンス比ｋｇとプルアップ時間およびイコライズ時間との関係を示す図。
【図７】図４の回路におけるコンダクタンス比ｋｇとプルアップ時間およびイコライズ時間との関係を示す図。
【図８】図３及び図４の回路における相補信号線対の結合容量比ｋｃとコンダクタンス比ｋｇの最適値との関係を示し、ＶＤＤ−ＶＳＳ＝１．８Ｖ、ΔＶＬ＝１．８Ｖ、ΔＶＰ＝５０ｍＶの場合の図。
【図９】図３及び図４の回路における相補信号線対の結合容量比ｋｃとコンダクタンス比ｋｇの最適値との関係を示し、ＶＤＤ−ＶＳＳ＝１．８Ｖ、ΔＶＬ＝０．１８Ｖ、ΔＶＰ＝５ｍＶの場合の図。
【図１０】本発明の第２の実施例を示し、図３において放電回路を差動入力形のＮＭＯＳ論理回路で構成した図。
【図１１】図１０のＮＭＯＳ論理回路の構成例を示す図。
【図１２】本発明の第３の実施例を示し、半導体メモリ装置のビット線対に適用した図。
【図１３】本発明の第４の実施例を示し、図１２において各ビット線対にビット線書き込み回路を設け、ビット線対に適用した図。
【図１４】本発明の第５の実施例を示し、図１２、図１３のメモリセルの構成例でスタティック形の場合を示す図。
【図１５】本発明の第６の実施例を示し、図１４のメモリセルの構成例を示す図。
【図１６】本発明の第７の実施例を示し、図１２において各ビット線対にＹ選択回路を設けた他、コモンデータ線対、コモンデータ線プリチャージ回路及びコモンデータ線書き込み回路を設け、コモンデータ線対に適用した場合の図。
【図１７】本発明の第８の実施例を示し、図１３において各ビット線対にＹ選択回路を設けた他、コモンデータ線対及びコモンデータ線プリチャージ回路を設け、コモンデータ線対に適用した場合の図。
【図１８】本発明の第９の実施例を示し、図１３のビット線・図１６のコモンデータ線の各書き込み回路の構成例を示す図。
【符号の説明】
ＭＰ１〜ＭＰ３……ＰＭＯＳトランジスタ、Ｃ１〜Ｃ３……容量、
ＶＤＤ、ＶＳＳ……電源、ＣＫ……クロック信号、ＳＰ／ＳＮ……相補信号線対、Ｗ１〜Ｗ３……ＭＰ１〜ＭＰ３のゲート幅、
ｋｇ……ＭＰ１に対するＭＰ３のコンダクタンス比（＝Ｗ３／Ｗ１）、
ｋｃ……Ｃ１に対するＣ３の容量比（＝Ｃ３／Ｃ１）。
【図１】
0004108875.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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