(57)【特許請求の範囲】
【請求項１】
外部装置と接続された入力端子を有し、前記外部装置から出力されるMPEGデータ及び前記MPEGデータの受信後に遅れて前記外部装置から出力される記録制御コードを受信して、少なくとも前記MPEGデータ及び前記記録制御コードを出力端子より出力するIEEE1394インターフェースと、
前記IEEE1394インターフェースの前記出力端子に接続された入力端子を有し、前記MPEGデータが有効に存在するか否かを検出して、存在するときにはデータ検出信号をその出力端子より出力するMPEGデータ検出部と、
前記IEEE1394インターフェースの前記出力端子に接続された入力端子と制御端子とを有し、前記MPEGデータを一時記憶するFIFOバッファ部と、
前記FIFOバッファ部の出力端子に接続された入力端子と制御端子とを有し、前記FIFOバッファ部が出力する前記MPEGデータを記録するデータ記録部と、
前記IEEE1394インターフェースの前記出力端子及び前記MPEGデータ検出部の前記出力端子に接続された入力端子を有し、前記データ検出信号の受信に応じて、FIFO動作の開始を指令する信号を前記FIFOバッファ部の前記制御端子に出力し且つ記録動作の停止を指令する信号を前記データ記録部の前記制御端子に出力すると共に、前記記録制御コードの受信に応じて、前記MPEGデータの読み出しを指令する信号を前記FIFOバッファ部の前記制御端子に出力し且つ前記記録動作の開始を指令する信号を前記データ記録部の前記制御端子に出力するバッファ制御部とを備えることを特徴とする、
MPEGデータ記録装置。
【請求項２】
請求項１記載のMPEGデータ記録装置であって、
前記IEEE1394インターフェースは、前記記録制御コードの受信後に遅れて前記外部装置から出力される記録停止制御コードをも受信して出力し、
前記バッファ制御部は、前記記録停止制御コードの受信に応じて、前記記録停止制御コードの受信時に前記FIFOバッファ部に入力されている前記MPEGデータの全てを前記データ記録部の前記入力端子に出力した後に前記FIFO動作を停止する様に指令する信号を前記FIFOバッファ部の前記制御端子に出力すると共に、前記記録停止制御コードの受信時に前記FIFOバッファ部に入力されている前記MPEGデータの全てを記録した後に前記記録動作を停止する様に指令する信号を前記データ記録部の前記制御端子に出力することを特徴とする、
MPEGデータ記録装置。
【請求項３】
請求項２記載のMPEGデータ記録装置であって、
前記IEEE1394インターフェースは、前記MPEGデータの基準となるクロックを生成して前記MPEGデータと共に前記クロックを前記出力端子より出力し、
前記MPEGデータ検出部は、前記MPEGデータ及び前記クロックを受信し、前記クロックに同期して前記MPEGデータを検出することで、一定周期毎に特定のデータパターンが現れる否かを検出し、前記特定のデータパターンが現れるときに前記データ検出信号を出力することを特徴とする、
MPEGデータ記録装置。
【請求項４】
請求項２記載のMPEGデータ記録装置であって、
前記IEEE1394インターフェースは、受信した信号が前記MPEGデータであることを示すMPEGデータ有効信号を生成して前記MPEGデータと共に前記MPEGデータ有効信号を前記出力端子より出力し、
前記MPEGデータ検出部は、受信した前記MPEGデータ有効信号に基づいて、前記MPEGデータが有効に存在するか否かを検出することを特徴とする、
MPEGデータ記録装置。
【請求項５】
請求項２記載のMPEGデータ記録装置であって、
前記MPEGデータ検出部は、前記MPEGデータに同期する信号の有無を検出し、前記同期信号が一定周期毎に現れる状態を検出することにより、前記MPEGデータが有効に存在すると判断して前記データ検出信号を出力することを特徴とする、
MPEGデータ記録装置。
【請求項６】
請求項２記載のMPEGデータ記録装置であって、
前記IEEE1394インターフェースの前記出力端子に接続された入力端子を有し、前記MPEGデータより、単位時間当たりに入力されるデータ量をデータレート情報として検出するデータレート検出部を更に備えており、
前記バッファ制御部の前記入力端子は前記データレート検出部の出力端子にも接続されており、
前記バッファ制御部は、ユーザーが前記外部装置上の制御パネルを操作して記録開始操作の指令を発してから前記記録制御コードを受信するまでの遅延時間を有しており、
前記バッファ制御部は、前記データ検出信号及び前記データレート情報の受信に応じて、前記遅延時間と前記データレート情報との乗算を行って前記FIFOバッファ部に蓄積・更新すべきデータ量を算出すると共に、算出されたデータ量に基づいて前記FIFOバッファ部のリードポインタ及びライトポインタのアドレスを決定した上で、決定されたアドレスを前記FIFOバッファ部に設定することを特徴とする、
MPEGデータ記録装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタルＶＴＲ等のMPEGデータ記録装置に係わるものであり、より詳しくは、IEEE1394インターフェース回路（以後、IEEE1394インターフェースと称す）を介して外部より入力されるMPEGデータ（以後、MPEGデータとは、MPEG-TSデータ又はMPEG-PTSデータの何れか一方を意味する）の記録制御に関するものである。
【０００２】
【従来の技術】
従来のMPEGデータ記録装置について、D-VHS装置を例として、図８に基づき説明する。
【０００３】
ここで、図８は、D-VHS装置のシステムの内の、IEEE1394ネットワークを介して入力されたMPEGデータを記録する際に動作する部分を抜粋して図示したブロック図（prior art）である。
【０００４】
図８において、参照符号１は、IEEE1394ネットワーク１００を介してDTV（Digital TV）１２と接続されたIEEE1394インターフェース（リアルタイム伝送の機能を備えたシリアルインターフェース回路）であり、IEEE1394インターフェース１は、AV/Cコマンド等の非同期（asynchronous）データ及び、MPEG-パーシャルトランスポートストリーム（PTS）又はMPEG-トランスポートストリーム（TS）等の同期（isochronous）データを、DTV１２との間でやりとりする。２は、IEEE1394インターフェース１から出力されるMPEGデータを取り込み、取り込んだMPEGデータをD-VHSデータフォーマットのデータに変換してデータの記録を行うD-VHSデータ処理部ないしはデータ記録部である。又、３は、D-VHSデータ処理部２で変換されたD-VHSデータに誤り訂正符号（ECC:Error Correction Code）を付加するECC処理部である。又、４は、ECC処理時にD-VHSデータを一時保管するためのバッファメモリである。又、５は、ECC処理部３でECCを付加されたD-VHSデータを、磁気テープ上に記録可能な記録信号にD/A変換する記録信号処理部である。又、６は記録信号を増幅するための記録アンプであり、７は増幅された記録信号を磁気テープ上に記録するための記録ヘッドである。又、８は記録信号がそこに記録される磁気テープであり、９は磁気テープ８の走行速度を調整するためのモータードライバである。又、１０は、IEEE1394インターフェース１から出力されるMPEGデータに基づき、単位時間あたりに入力されるデータ量（データレート）を検出するためのデータレート検出部である。又、１１は、データレート検出部１０により検出された入力MPEGデータのデータレートに基づき、記録モードを適応的に切り替えて両部５、９を制御するための記録モード制御部である。これらの構成要素１〜１１を含む部分は、MPEGデータ記録装置の一部を構成している。
【０００５】
他方、１２は、IEEE1394ネットワーク１００を介して、上記のMPEGデータ記録装置と接続される、外部のデジタルテレビ（DTV）である。
【０００６】
以下では、従来のMPEGデータ記録装置の動作について、記載する。先ず、DTV１２からIEEE1394ネットワーク１００を介してD-VHS装置内に入力される、分散したMPEGデータは、IEEE1394インターフェース１によって受信され、IEEE1394インターフェース１は受信したMPEGデータの組み直しを行って、組み直し後のMPEGデータをD-VHSデータ処理部２とデータレート検出部１０とに供給する。
【０００７】
次に、D-VHSデータ処理部（データ記録部）２は、受信したMPEGデータをD-VHS規格に準拠したデータフォーマットのデータに変換して、データの並び替え及び記録を行った上で、その記録したD-VHSデータをECC処理部３へ出力する。
【０００８】
次に、ECC処理部３は、DVHS規格のデータフォーマットに変換されたMPEGデータ（D-VHSデータ）を一旦バッファメモリ４に格納し、その後、バッファメモリ４より読み出したD-VHSデータに対して誤り訂正符号を付加した上で、付加後のD-VHSデータを記録信号処理部５へ出力する。
【０００９】
次に、記録信号処理部５は、受信したD-VHSデータを磁気テープ上に記録するためのパーシャルレスポンス信号処理等（PRML:Pertial Response Maximum Likelihood）をD-VHSデータに対して施し、PRML処理後のD-VHSデータを記録信号として記録アンプ６へ出力する。
【００１０】
記録アンプ６は、受信した記録信号を増幅して、増幅された記録信号を磁気ヘッド７へ出力する。そして、磁気ヘッド７は、受信した増幅された記録信号を磁気テープ８上に記録する。
【００１１】
他方、データレート検出部１０は、受信したMPEGデータに基づき入力データのデータレートを検出し、その検出結果を記録モード制御部１１へ伝える。これを受けて、記録モード制御部１１は、記録モード検出結果に基づき、入力データを記録するために十分であり、且つ、テープ消費量を最小に抑えられる適切な記録モードを選択し、この選択した記録モードで記録を行うための制御を、即ち、モータードライバ９によるテープ走行速度の制御、記録信号処理部５による記録信号フォーマット、及びヘッダデータ等の制御を行う。
【００１２】
ここで、図９は、ユーザーがDTV１２の画面上の制御パネル表示を用いて記録操作を行った場合に於ける、DTV１２とMPEGデータ記録装置との間で行われる通信の一例を示す概念図（prior art）である。
【００１３】
図９に示す様に、ユーザーがDTV１２を操作して受信中のデジタル放送（MPEGデータ）をMPEGデータ記録装置に記録しようとする場合、先ず最初に、ユーザーは、DTV１２に備わった制御パネル表示を用いて、IEEE1394ネットワーク１００を介したDTV１２とMPEGデータ記録装置との接続を確立する。一般的に、両機器間でIEEE1394接続が確立されると、両者間に同期データに関する入・出力の経路（IEEE1394上のisochrounousデータ用チャンネル）が形成され、DTV１２は直ちに受信中のMPEGデータをそれ自身の出力経路に配信し始め、その結果、IEEE1394インターフェース１は配信中のMPEGデータを受信する。
【００１４】
しかしながら、この段階では、MPEGデータ記録装置は記録動作を開始しておらず、IEEE1394接続の確立後に、ユーザーが上記コントロールパネル表示等によって記録操作（記録ボタンの押下等）を行った後に、MPEGデータ記録装置は記録動作を開始することになる。
【００１５】
ここで、ユーザーの記録操作は、基本的に、IEEE1394ネットワーク１００上のasynchronousデータ用経路を用いた記録制御コードの送信により行われるが、この記録制御コード自体の送信に前後して、MPEGデータ記録装置とDTV１２との間では、互いの状態及び状況を確認しあうための通信が行われる。その理由は、例えばMPEGデータ記録装置に記録媒体が挿入されているか否か、又はMPEGデータ記録装置が記録動作に移行可能な状態にあるか否かと言った様な確認を記録動作移行前に行う必要があるためである。これらの一連の確認動作のために、ユーザが記録操作（記録ボタンの押下等）を行ってから実際に記録動作が開始されまでには、ある程度のタイムラグが生じる。
【００１６】
【発明が解決しようとする課題】
上記の通り、従来のMPEGデータ記録装置では、ユーザーが記録を意図して操作した後に、制御データのやりとり等による通信のための処理時間が必要となり、ある程度時間的に遅れた時点からしか記録動作を開始できないと言う問題点がある。
【００１７】
本発明は、上述のような課題を解消するためになされたものであり、その目的とするところは、ユーザーが記録を意図した時点から出来る限り素早く記録動作を開始できるMPEGデータ記録装置を得ることにある。
【００１８】
【課題を解決するための手段】
請求項１に係る発明は、MPEGデータ記録装置であって、外部装置と接続された入力端子を有し、前記外部装置から出力されるMPEGデータ及び前記MPEGデータの受信後に遅れて前記外部装置から出力される記録制御コードを受信して、少なくとも前記MPEGデータ及び前記記録制御コードを出力端子より出力するIEEE1394インターフェースと、前記IEEE1394インターフェースの前記出力端子に接続された入力端子を有し、前記MPEGデータが有効に存在するか否かを検出して、存在するときにはデータ検出信号をその出力端子より出力するMPEGデータ検出部と、前記IEEE1394インターフェースの前記出力端子に接続された入力端子と制御端子とを有し、前記MPEGデータを一時記憶するFIFOバッファ部と、前記FIFOバッファ部の出力端子に接続された入力端子と制御端子とを有し、前記FIFOバッファ部が出力する前記MPEGデータを記録するデータ記録部と、前記IEEE1394インターフェースの前記出力端子及び前記MPEGデータ検出部の前記出力端子に接続された入力端子を有し、前記データ検出信号の受信に応じて、FIFO動作の開始を指令する信号を前記FIFOバッファ部の前記制御端子に出力し且つ記録動作の停止を指令する信号を前記データ記録部の前記制御端子に出力すると共に、前記記録制御コードの受信に応じて、前記MPEGデータの読み出しを指令する信号を前記FIFOバッファ部の前記制御端子に出力し且つ前記記録動作の開始を指令する信号を前記データ記録部の前記制御端子に出力するバッファ制御部とを備えることを特徴とする。
【００１９】
請求項２に係る発明は、請求項１記載のMPEGデータ記録装置であって、前記IEEE1394インターフェースは、前記記録制御コードの受信後に遅れて前記外部装置から出力される記録停止制御コードをも受信して出力し、前記バッファ制御部は、前記記録停止制御コードの受信に応じて、前記記録停止制御コードの受信時に前記FIFOバッファ部に入力されている前記MPEGデータの全てを前記データ記録部の前記入力端子に出力した後に前記FIFO動作を停止する様に指令する信号を前記FIFOバッファ部の前記制御端子に出力すると共に、前記記録停止制御コードの受信時に前記FIFOバッファ部に入力されている前記MPEGデータの全てを記録した後に前記記録動作を停止する様に指令する信号を前記データ記録部の前記制御端子に出力することを特徴とする。
【００２０】
請求項３に係る発明は、請求項２記載のMPEGデータ記録装置であって、前記IEEE1394インターフェースは、前記MPEGデータの基準となるクロックを生成して前記MPEGデータと共に前記クロックを前記出力端子より出力し、前記MPEGデータ検出部は、前記MPEGデータ及び前記クロックを受信し、前記クロックに同期して前記MPEGデータを検出することで、一定周期毎に特定のデータパターンが現れる否かを検出し、前記特定のデータパターンが現れるときに前記データ検出信号を出力することを特徴とする。
【００２１】
請求項４に係る発明は、請求項２記載のMPEGデータ記録装置であって、前記IEEE1394インターフェースは、受信した信号が前記MPEGデータであることを示すMPEGデータ有効信号を生成して前記MPEGデータと共に前記MPEGデータ有効信号を前記出力端子より出力し、前記MPEGデータ検出部は、受信した前記MPEGデータ有効信号に基づいて、前記MPEGデータが有効に存在するか否かを検出することを特徴とする。
【００２２】
請求項５に係る発明は、請求項２記載のMPEGデータ記録装置であって、前記MPEGデータ検出部は、前記MPEGデータに同期する信号の有無を検出し、前記同期信号が一定周期毎に現れる状態を検出することにより、前記MPEGデータが有効に存在すると判断して前記データ検出信号を出力することを特徴とする。
【００２３】
請求項６に係る発明は、請求項２記載のMPEGデータ記録装置であって、前記IEEE1394インターフェースの前記出力端子に接続された入力端子を有し、前記MPEGデータより、単位時間当たりに入力されるデータ量をデータレート情報として検出するデータレート検出部を更に備えており、前記バッファ制御部の前記入力端子は前記データレート検出部の出力端子にも接続されており、前記バッファ制御部は、ユーザーが前記外部装置上の制御パネルを操作して記録開始操作の指令を発してから前記記録制御コードを受信するまでの遅延時間を有しており、前記バッファ制御部は、前記データ検出信号及び前記データレート情報の受信に応じて、前記遅延時間と前記データレート情報との乗算を行って前記FIFOバッファ部に蓄積・更新すべきデータ量を算出すると共に、算出されたデータ量に基づいて前記FIFOバッファ部のリードポインタ及びライトポインタのアドレスを決定した上で、決定されたアドレスを前記FIFOバッファ部に設定することを特徴とする。
【００２４】
【発明の実施の形態】
以下、本発明を、その実施の形態を示す図面に基づいて具体的に説明する。
【００２５】
（実施の形態１）
図１乃至図３を用いて、本発明の実施の形態１に係るMPEGデータ記録装置の構成及び動作を説明する。
【００２６】
図１は、本実施の形態に係るMPEGデータ記録装置の構成を示すブロック図である。ここでは、MPEGデータ記録装置の一例として、D-VHS装置が記載されており、又、システムの一例として、衛星モード（ＤＶＢ）が適用される場合が記載されている。図１において、図８と同一の参照符号のもの１〜１２は、同一の構成要素を示す。図１と図８とを比較して、本実施の形態の特徴点は、MPEGデータ検出部１３、FIFOバッファ部１４及びバッファ制御部１５を設けた点にある。
【００２７】
先ず、IEEE1394インターフェース１は、IEEE1394ネットワーク１００を介して外部装置であるDTV１２と接続された入力端子を有しており、DTV１２から出力される分散したMPEGデータを受信して、受信したMPEGデータを組み直し、組み直されたMPEGデータをその出力端子より出力する。又、IEEE1394インターフェース１は、上記MPEGデータの受信後に遅延してDTV１２から出力される記録制御コードを受信して、受信した記録制御コードをその出力端子より出力する。更に、IEEE1394インターフェース１は、組み直し後のMPEGデータの基準となるクロック（基準クロック）をも生成して、同クロックをその出力端子より出力する。
【００２８】
これに対して、MPEGデータ検出部１３は、IEEE1394インターフェース１の上記出力端子に接続された入力端子を有しており、IEEE1394インターフェース１より出力されるMPEGデータ及びクロックを受信した上で、MPEGデータ及びクロックに基づいてMPEGデータが有効に存在するか否かを検出し、MPEGデータが有効に存在するときには１ビット信号のデータ検出信号をその出力端子より出力する。換言すれば、MPEGデータ検出部１３は、MPEGデータ及びクロックに基づいて、一定周期毎に特定のデータパターンが現れるのを検出することで、より具体的には、MPEGデータパケットの周期（１８８バイト）毎に同期バイト４７Ｈ（８ビット信号）の信号が出現するのを検出することで、実際に入力したMPEGデータの有無を検出している。
【００２９】
又、FIFOバッファ部１４は、IEEE1394インターフェース１の上記出力端子に接続された入力端子と、バッファ制御部１５が出力する第１制御信号を受信するための制御端子とを有しており、第１制御信号による書き込み／読み出しの制御の下で、IEEE1394インターフェース１より出力されるMPEGデータを一時記憶する機能を備えている。
【００３０】
又、データ記録部ないしはD-VHS信号処理部２は、FIFOバッファ部１４の出力端子に接続された入力端子と、バッファ制御部１５が出力する第２制御信号を受信するための制御端子とを有しており、第２制御信号による記録動作の開始／停止の制御の下で、FIFOバッファ部１４が出力する一時保管されていたMPEGデータを記録する。
【００３１】
又、バッファ制御部１５は、MPEGデータ検出部１３から出力されるデータ検出信号のレベルに基づき、FIFOバッファ部１４のクリア、FIFO動作の開始及びその停止の制御を行い、D-VHS信号処理部２へのMPEGデータの入力を制御する機能を備えている。即ち、バッファ制御部１５は、IEEE1394インターフェース１の出力端子に接続された第１入力端子及びMPEGデータ検出部１３の出力端子に接続された第２入力端子を有しており、（ａ）受信したデータ検出信号のレベルがMPEGデータが有効に存在することを示しているときには、当該データ検出信号の入力タイミングに応じて、クリア動作の実行及びFIFO動作（MPEGデータの書き込み）の開始を指令する第１制御信号をFIFOバッファ部１４の制御端子に出力し、且つ、記録動作の停止を指令する第２制御信号をデータ記録部２の制御端子に出力する。しかも、バッファ制御部１５は、（ｂ）記録制御コードを受信するときには、当該記録制御コードの入力タイミングに応じて、一時記憶されているMPEGデータの読み出しを指令する第１制御信号をFIFOバッファ部１４の制御端子に出力し、且つ、FIFOバッファ部１４から出力される一時記憶されていたMPEGデータの記録動作の開始を指令する第２制御信号をデータ記録部２の制御端子に出力する。更に、バッファ制御部１５は、（ｃ）記録停止制御コードを受信するときには、当該記録停止制御コードの入力タイミングに応じて、記録停止制御コードの受信時にFIFOバッファ部１４内に既に一時記憶されているMPEGデータの全てをデータ記録部２の入力端子に出力した後にFIFO動作を停止する様に指令する第１制御信号をFIFOバッファ部１４の制御端子に出力すると共に、記録停止制御コードの受信時にFIFOバッファ部１４内に既に一時記憶されている上記MPEGデータの全てを記録した後に記録動作を停止する様に指令する第２制御信号をデータ記録部２の制御端子に出力する。
【００３２】
図２は、図１のMPEGデータ検出部１３の内部構成を示すブロック図である。図２に示す通り、MPEGデータ検出部１３は、47Hデータ検出部１６、パケット周期カウンタ１７及びデータ入力判定部１８より成る。各部１６〜１８は、次の機能を有する。
【００３３】
先ず、47Hデータ検出部１６は、IEEE1394インターフェース１が出力するMPEGデータを受信する第１入力端子と、IEEE1394インターフェース１が生成・出力するクロックを受信する第２入力端子とを備えており、MPEGデータの基準となるクロックに基づいて、受信したMPEGデータの中から、MPEGデータパケットの先頭を示す同期ワード（Syncword）を、即ち、47H（Hは16進コードを意味する）の値を有する同期バイト（８ビットの信号）を検出し、同期バイト47Hが検出されたときに１ビットの検出信号を生成し、出力する。
【００３４】
これに対して、パケット周期カウンタ１７は、47Hデータ検出部１６より出力される検出信号の間隔（同期バイト47Hと次の同期バイト47Hとの時間差）を上記クロックに基づいてカウントし、そのカウント値を出力する。
【００３５】
そして、データ入力判定部１８は、パケット周期カウンタ１７より出力されるカウント値を監視しており、そのカウント値がMPEGデータパケットの１周期（１８８バイト）に相当するカウント値（188）に等しいと判定した場合（１周期毎に特定のデータパターンが出現した場合）に、従って、入力したMPEGデータが有効に存在していることを判定した場合に、１ビットのMPEGデータ検出信号（以後、単にデータ検出信号と称する）を出力する。
【００３６】
次に、本実施の形態のMPEGデータ記録装置が、IEEE1394インターフェース１から出力されるMPEGデータを検出し、MPEGデータの記録を行い、更に、当該記録を停止するという一連の動作を説明する。
【００３７】
ユーザーがDTV１２を操作して、受信中のデジタル放送（MPEGデータ）をMPEGデータ記録装置に記録しようとする場合、先ずユーザーは、DTV１２に備わった制御パネル表示を用いて、IEEE1394ネットワーク１００を介したDTV１２とMPEGデータ記録装置との接続を確立する。一般的に、IEEE1394接続が確立されると、両者の間に入・出力のデータ経路が形成され、DTV１２は受信中のMPEGデータを自身の出力経路上に配信し始める。その結果、IEEE1394インターフェース１は、IEEE1394ネットワーク１００上のデータ経路を介して、配信中のMPEGデータを受信する。但し、この段階では、MPEGデータ記録装置は記録動作を開始しておらず、上記IEEE1394接続の確立後にユーザーが上記コントロールパネル表示等により記録開始操作（記録ボタンの押下など）を行った時点以降から、MPEGデータ記録装置は記録動作を開始する。尚、以下では、「記録開始操作」を単に「記録操作」と称する。
【００３８】
図１及び図２において、IEEE1394接続の確立後に引き続いて行われる受信中のMPEGデータの配信後、直ちに（その瞬間から）、MPEGデータ検出部１３は、IEEE1394インターフェース１より、入力MPEGデータと、その基準となるクロックとを受信する。その結果、47Hデータ検出部１６は、上記のクロックに基づいて、入力MPEGデータの中から、MPEGデータパケットの先頭を示す同期ワードを、即ち、47H（Hは16進コードを意味する）の値をとる同期バイトを検出し、この同期バイト47Hが検出されたときに検出信号を生成し、検出信号をパケット周期カウンタ１７へ出力する。この検出信号を受けて、パケット周期カウンタ１７は、47Hデータ検出部１６より出力された検出信号の間隔を、上記の基準クロックに基づいてカウントし、そのカウント値をデータ入力判定部１８へ出力する。データ入力判定部１８は、パケット周期カウンタ１７より出力されたカウント値を監視しており、受信したカウント値がMPEGデータパケットの１周期に相当するカウント値（188）である場合に、MPEGデータ検出信号をバッファ制御部１５へ出力する。
【００３９】
図３は、ユーザーがDTV１２の画面上の制御パネル表示を用いて記録操作（記録ボタンの押下など）を行った場合に於ける、DTV１２と本MPEGデータ記録装置との間の通信の一例を示す概念図である。図３に示す様に、記録操作前のDTV１２からのMPEGデータの出力開始に応じてMPEGデータ検出部１３がMPEGデータ検出信号を出力すると、バッファ制御部１５は、MPEGデータ検出信号の入力タイミングに応じて、FIFOバッファ部１４をバッファクリアした上でFIFO動作を開始するする様に指令する第１制御信号をFIFOバッファ部１４に出力し、それに応じて、FIFOバッファ部１４はバッファクリアを行った後に、FIFO動作を開始する。これにより、IEEE1394インターフェース１が受信して出力するMPEGデータは、順次にFIFOバッファ部１４内に一時的に格納される。尚、この時点では、バッファ制御部１５は、D-VHSデータ処理部２に対して、FIFOバッファ部１４の出力データの入力停止を指令する第２制御信号を出力しているため、D-VHSデータ処理部２はFIFOバッファ部１４の出力データを入力することはなく、従って記録動作を開始してはいない。
【００４０】
ユーザーがコントロールパネル表示等を用いて記録操作を行うと、MPEGデータ記録装置ないしはIEEE1394インターフェース１は、MPEGデータの送信開始時よりも遅れてDTV１２から送信されてくる記録制御コードを受信し、受信された記録制御コードは、IEEE1394インターフェース１よりバッファ制御部１５へ伝達される。これを受けて、バッファ制御部１５は、記録制御コードの入力タイミングに応じて、一時記憶されているMPEGデータを直ちに出力する様に指令する第１制御信号をFIFOバッファ部１４へ出力し、且つ、FIFOバッファ部１４の出力データを直ちに入力する様に指令する第２制御信号をD-VHSデータ処理部２へ出力する。この制御により、FIFOバッファ部１４は一時記憶しているMPEGデータを出力する動作を直ちに行うと共に、D-VHSデータ処理部２はFIFOバッファ部１４の出力データの入力動作を直ちに開始して、記録動作を開始する。
【００４１】
次に、MPEGデータ記録装置が以上の手順でMPEGデータの記録を開始し、その記録動作を続行している最中に、ユーザーが上記コントロールパネル表示等を用いて記録停止操作を行った場合に於ける、MPEGデータ記録装置の記録停止動作について記載する。
【００４２】
先ず、ユーザーが記録停止操作を行った場合には、MPEGデータ記録装置は、DTV１２から送信されてくる記録停止制御コードを受信し、IEEE1394インターフェース１は、記録停止制御コードをバッファ制御部１５へ伝達する。この記録停止制御コードの受信に応じて、バッファ制御部１５は、記録停止制御コードを受信した時点でFIFOバッファ部１４内に既に入力されているMPEGデータの全てがD-VHSデータ処理部２へ出力された段階で、FIFOバッファ部１４のデータ出力動作を停止する様に指令する第１制御信号をFIFOバッファ部１４に出力し、且つ、記録停止制御コードを受信した時点でFIFOバッファ部１４内に既に入力されていたMPEGデータの全てを記録した段階で記録動作を停止する様に指令する第２制御信号をD-VHSデータ処理部２に出力する。この制御により、FIFOバッファ部１４は、記録停止制御コードを受信した時点でFIFOバッファ部１４内に既に入力されているMPEGデータの全てを出力した後に、直ちにデータ出力動作を停止すると共に、D-VHSデータ処理部２は、記録停止制御コードを受信した時点でFIFOバッファ部１４内に既に入力されていたMPEGデータの全てを記録した後に、記録動作を直ちに停止する。
【００４３】
尚、各部３〜１１の動作は、図８の従来技術に於ける対応する各部の動作と同一である。
【００４４】
又、本実施の形態では、同期バイトの検出を利用することにより、一定周期毎に出現する特定のデータパターンを検出していたが、同期バイトの検出に代えて、MPEGデータパケット内の他の信号を利用する様にしても良い。
【００４５】
以上の様に、本実施の形態に係るMPEGデータ記録装置によれば、IEEE1394インターフェース１を介して入力されるMPEGデータを、ユーザーの記録操作の以前より、FIFOバッファ部１４に保管・更新し続けているので、ユーザーが記録操作を行った時点か、もしくはそれに近い時点から、MPEGデータを記録することができる。しかも、本装置によれば、ユーザーが記録停止操作を行った際には、ユーザーが記録停止操作を行った時点か、若しくはそれに近い時点で、MPEGデータの記録操作を停止することができる。
【００４６】
（実施の形態２）
既述した通り、IEEE1394インターフェース１は、DTV１２から送信されてくる分散したMPEGデータを受信後に、受信したMPEGデータを組み直した上で組み直し後のMPEGデータを出力するが、その際に、現在の信号がMPEGデータであることを示すフラグを、即ち、MPEGデータ有効信号を生成・出力する。そこで、本実施の形態では、このMPEGデータ有効信号を積極的に利用することで、MPEGデータ検出部は、MPEGデータの有無を確実に検出している。以下、本実施の形態に係るMPEGデータ記録装置を、図１及び図４に基づき記載する。但し、本実施の形態の特徴点はMPEGデータ検出部１３の構成のみにあるので、図１中のそれ以外の構成要素の構成・動作については、それらの記載を割愛する。
【００４７】
ここで、図４は、本実施の形態に係るMPEGデータ検出部１３の構成を示すブロック図である。図４において、クロック生成部１９は、MPEGデータ有効信号の検出時間ないしは持続時間（有効期間）及び消失時間（無効期間）を監視するために用いられるクロックを生成する部分である。又、有効信号監視・判定部２０は、MPEGデータ有効信号を受信する第１入力端子、上記クロックを受信する第２入力端子及び後述する期間基準信号を受信する第３入力端子を有しており、上記クロックに基づいてMPEGデータ有効信号の持続時間及び消失時間を監視し、有効なMPEGデータが入力されているか否かを判定する機能を有する。ここで、MPEGデータ有効信号とは、既述した通り、MPEGデータが有効に入力されていることを示す信号（フラグ）である。又、周期カウンタ２１は、その内部に予め設定されているMPEGデータ有効信号の消失時間の上限値を、有効信号監視・判定部２０に対して、期間基準信号として、報知する部分である。
【００４８】
次に、図１および図４に基づいて、図４のMPEGデータ検出部１３の動作について記載する。先ず、MPEGデータ検出部１３の入力端子には、IEEE1394インターフェース１より、入力MPEGデータの有効領域を示すMPEGデータ有効信号が入力される。これを受けて、有効信号監視・判定部２０は、クロック生成部１９から出力されるクロックに基づいて、MPEGデータ有効信号の入力が認められなかった一定以上の期間後に入力されたMPEGデータ有効信号を検出することで、周期カウンタ２１をリセットする、その後、有効信号監視・判定部２０は、上記クロックに基づいて、MPEGデータ有効信号の有効期間と無効期間とをカウントする。他方、周期カウンタ２１は、上記有効期間と無効期間とに対応して予め設定された値を、即ち、MPEGデータ有効信号の無効期間の上限値を元にして期間基準信号を生成し、同信号を有効信号監視・判定部２０へ出力する。この期間基準信号を受信して、有効信号監視・判定部２０は、期間基準信号に基づき、有効期間が短すぎる場合ないしは無効期間が長すぎる場合を監視し、これらの状態を検知する場合以外は、MPEGデータが有効に存在するものと判断して１ビットのデータ検出信号を生成し、同信号をバッファ制御部１５へ出力する。これによって、例えばユーザーがDTV１２の電源をＯＦＦ状態にした様な場合又はユーザーがDTV１２のチャンネルを切り換えた様な場合（この場合には無効期間が極端に長くなる）にまで、FIFOバッファ部１４がMPEGデータの一時記憶動作を行ってしまうと言う事態を回避することが出来る。
【００４９】
尚、本実施の形態に係るMPEGデータ記録装置においては、上記以外の動作は実施の形態１に係るMPEGデータ記録装置で記載した動作と同一である。
【００５０】
以上の様に、本実施の形態によれば、IEEE1394インターフェース１を介して入力されるMPEGデータを、ユーザーの記録操作の以前より、FIFOバッファ部１４に保管・更新し続けているので、ユーザーが記録操作を行った時点か、もしくはそれに近い時点から、MPEGデータを記録することができる。しかも、本装置によれば、ユーザーが記録停止操作を行った際には、ユーザーが記録停止操作を行った時点か、若しくはそれに近い時点で、MPEGデータの記録操作を停止することができる。
【００５１】
（実施の形態３）
本実施の形態に係るMPEGデータ記録装置を、図１及び図５に基づき記載する。但し、本実施の形態の特徴点は、実施の形態２と同様に、MPEGデータ検出部１３の構成のみにあるので、図１中のそれ以外の構成要素の構成・動作については、それらの記載を割愛する。
【００５２】
ここで図５は、本実施の形態に係るMPEGデータ検出部１３の構成を示すブロック図である。図５において、同期信号監視・判定部２２は、入力されるMPEGデータパケットの先頭に位置する同期データの位置を示すMPEGデータ同期信号（同期バイト）を検出し、MPEGデータ同期信号の発生間隔を監視し、有効なMPEGデータが入力されているか否かを判定する部分である。尚、図５中、図４の参照符号と同一の番号を有するものは、図４中の対応する部分と同一の機能を有する機能単位である。
【００５３】
次に、図１及び図５に基づいて、本実施の形態に係るMPEGデータ検出部１３の動作について記載する。先ず、MPEGデータ検出部１３には、IEEE1394インターフェース１より、入力MPEGデータパケットの先頭を示すMPEGデータ同期信号が入力される。これを受けて、同期信号監視・判定部２２は、クロック発生部１９から入力されるクロックに基づき、MPEGデータ同期信号の入力が認められなかった一定以上の期間後に入力されたMPEGデータ同期信号を検出して、周期カウンタ２１をリセットする。その後、同期信号監視・判定部２２は、上記クロックに基づき、MPEGデータ同期信号の検出間隔をカウントする。他方、周期カウンタ２１は、MPEGデータ同期信号との関係で予め設定された許容値（１８８バイト）を有しており、この許容値を元にして期間基準信号を生成して同期信号監視・判定部２２へ出力する。この信号を受けて、同期信号監視・判定部２２は、期間基準信号に基づいて、MPEGデータ同期信号の検出周期が許容値と較べて短すぎるか否かを検出し、上記検出周期が短すぎる場合以外は、MPEGデータが有効に存在するものと判断して、１ビットのデータ検出信号をバッファ制御部１５へ出力する。これにより、何らかの原因でMPEGデータの検出周期が短くなってしまった場合にまで、FIFOバッファ部１４がMPEGデータの一時記憶動作を行ってしまうと言う事態を回避することが出来る。
【００５４】
以上より、本実施の形態に係るMPEGデータ検出部１３は、MPEGデータに同期するMPEGデータ同期信号の有無を検出し、当該同期信号が一定周期毎に現れる状態を検出することにより、MPEGデータが有効に存在すると判断してデータ検出信号を出力することを特徴とする。
【００５５】
尚、本実施の形態に係るMPEGデータ記録装置においては、上記以外の動作は実施の形態１に係るMPEGデータ記録装置で記載した動作と同一である。
【００５６】
以上の様に、本実施の形態によれば、IEEE1394インターフェース１を介して入力されるMPEGデータを、ユーザーの記録操作の以前より、FIFOバッファ部１４に保管・更新し続けているので、ユーザーが記録操作を行った時点か、もしくはそれに近い時点から、MPEGデータを記録することができる。しかも、本装置によれば、ユーザーが記録停止操作を行った際には、ユーザーが記録停止操作を行った時点か、若しくはそれに近い時点で、MPEGデータの記録操作を停止することができる。
【００５７】
（実施の形態４）
本実施の形態に係るMPEGデータ記録装置を、図６及び図７に基づき記載する。ここで、図７は、本実施の形態に係るMPEGデータ記録装置における、バッファ制御部及びFIFOバッファ部の構成を示すブロック図である。尚、図６において、実施の形態１に於ける図１の参照符号と同一の番号が付された機能単位１〜１３は、図１中の対応するものと同一の機能を有する。
【００５８】
図６において、バッファ制御部１５ｂは、図１のバッファ制御部１５と同一の機能を有し、しかも、データレート検出部１０の出力端子に接続された入力端子をも有しており、その結果、データレート検出部１０からのデータレート情報に基づいて、FIFOバッファ部１４ｂのリードポインタ及びライトポインタの値を更新する機能をも有する。又、FIFOバッファ部１４ｂは、図１のFIFOバッファ部１４と同一の機能を有し、且つ、バッファ制御部１５ｂが出力するリードポインタ及びライトポインタの各ポインタの値の更新を指令する制御信号に応じて、各ポインタ位置を変更する。
【００５９】
図７において、リード／ライトポインタ算出制御ユニット２３は、入力されるデータレート情報に基づいて、FIFOバッファ部１４ｂに保管・更新するデータ量を可変する部分である。
【００６０】
図３，図６及び図７において、ユーザーがDTV１２上の制御パネル表示を用いてMPEGデータ記録装置とDTV１２との接続操作を行った後、DTV１２はMPEGデータの出力を開始する。その結果、MPEGデータ検出部１３は、MPEGデータの入力を検出し、その検出結果をデータ検出信号としてバッファ制御部１５ｂへ伝える。と同時に、データレート検出部１０によって検出された入力データレート情報も、バッファ制御部１５ｂへ伝えられる。その結果、バッファ制御部１５ｂは、得られたデータレート情報と、ユーザーの記録開始操作時からバッファ制御部１５ｂが実際に記録制御コードを受信するまでの遅延時間とに基づいて、FIFOバッファ部１４ｂへ蓄積・更新すべきデータ量の算出を行う。
【００６１】
例えば、HAVi（Home Audio Video Interoperability）を用いたMPEGデータ記録装置の場合には、当該記録装置はそれ自身を制御するための制御コードの組み合わせ・順序（コマンドフロー）を自分自身で規定できるため、ユーザーの記録開始操作時から実際に記録制御コードをバッファ制御部が受信するまでの動作フローを想定することができる。このため、その様なMPEGデータ記録装置は上記遅延時間を予想することができるため、おおよそのデータ量を算出できる。
【００６２】
また、AV/Cコマンドを用いた一般的なMPEGデータ記録装置の場合であっても、開発段階で予め実測等を行うことにより、おおよその遅延時間を推定することが可能である。
【００６３】
以上の様に想定若しくは推定された遅延時間は、予めバッファ制御部１５ｂ内に設定される。
【００６４】
そこで、バッファ制御部１５ｂは、データ検出信号とデータレート情報との受信に応じて、遅延時間と入力データレートとの乗算により、FIFOバッファ部１４ｂへ蓄積・更新すべきデータ量を算出し得る。
【００６５】
次に、バッファ制御部１５ｂ内のリード／ライトポインタ算出・制御ユニット２３は、算出されたデータ量に基づいて、リードポインタ及びライトポインタの各々のアドレスを決定し、決定された両アドレスを指令する第１制御信号をFIFOバッファ部１４ｂのリードポインタ及びライトポインタに出力することで、決定された各アドレスをFIFOバッファ部１４ｂに設定する。
【００６６】
FIFOバッファ部１４ｂは、設定されたポインタアドレスに基づいて、入力されるMPEGデータを蓄積・更新し、ユーザーの記録操作後にDTV１２から送信される記録制御コードがバッファ制御部１５ｂに於いて受信されるまでの期間、待機する。
【００６７】
以降の動作は、本実施の形態１に於ける動作と同一である。
【００６８】
以上の様に、本実施の形態によれば、IEEE1394インターフェース１より出力されるMPEGデータのデータレートを検出し、データ検出信号の入力に応じて、検出されたデータレートと、想定又は推定されるユーザーの記録操作から実動作までの遅延時間との積算を行うことにより、FIFOバッファ部１４ｂの蓄積データ量を可変しているので、ユーザーの記録操作時点により一層近い時点からのMPEGデータの記録及び記録停止を可能とすることが出来る。
【００６９】
【発明の効果】
本発明は、以上に記載したように構成されているので、以下に示す効果を奏する。
【００７０】
本発明の請求項１に係るMPEGデータ記録装置は、IEEE1394接続の確立によりIEEE1394インターフェースより出力されるMPEGデータを検出し、その結果、入力されるMPEGデータが有効に存在することが検出される場合には、ユーザーの記録開始操作に関わりなく、FIFOバッファ部内にMPEGデータを入力してIEEE1394インターフェースより記録制御コードが出力されるのを待機しており、ユーザーが記録開始操作を行った後に外部装置より出力される記録制御コードをIEEE1394インターフェースが受信して出力する際には、それまでに予め保管しておいたFIFOバッファ部中のデータより記録を開始することとしているので、ユーザーが記録開始操作を行った時点か若しくはそれに近い時点より、MPEGデータの記録を開始することが出来ると言う効果を奏する。
【００７１】
本発明の請求項２ないし５の各々に係るMPEGデータ記録装置は、ユーザーが記録停止操作を行ったことにより外部装置が出力する記録停止制御コードをIEEE1394インターフェースが受信して出力する際には、記録停止操作時点でFIFOバッファ部内に既に入力されているMPEGデータまでを記録した上で、記録動作を停止することとしているので、ユーザーが記録停止操作を行った時点か、若しくはそれに近い時点で、MPEGデータの記録を停止することが出来ると言う効果を奏する。
【００７２】
本発明の請求項６に係るMPEGデータ記録装置は、IEEE1394インターフェースより出力されるMPEGデータのデータレートを検出し、データ検出信号の入力に応じて、検出されたデータレートと、想定又は推定されるユーザーの記録操作から実動作までの遅延時間との積算を行うことにより、FIFOバッファ部の蓄積データ量を可変しているので、ユーザーの記録操作時点により一層近い時点からのMPEGデータの記録及び記録停止を可能とすることが出来ると言う効果を奏する。
【図面の簡単な説明】
【図１】  本発明の実施の形態１ないし３に係るMPEGデータ記録装置の構成を示すブロック図である。
【図２】  本発明の実施の形態１に係るMPEGデータ検出部の構成を示すブロック図である。
【図３】  本発明の実施の形態１ないし４に於けるユーザー操作によるMPEGデータ記録装置の制御を示す概念図である。
【図４】  本発明の実施の形態２に係るMPEGデータ検出部の構成を示すブロック図である。
【図５】  本発明の実施の形態３に係るMPEGデータ検出部の構成を示すブロック図である。
【図６】  本発明の実施の形態４に係るMPEGデータ記録装置の構成を示すブロック図である。
【図７】  本発明の実施の形態４に係るFIFOバッファ部とバッファ制御部との構成を示すブロック図である。
【図８】  従来のMPEGデータ記録装置の構成を示すブロック図である。
【図９】  従来のMPEGデータ記録装置におけるユーザー操作による制御を示す概念図である。
【符号の説明】
１  IEEE1394インターフェース、２  D-VHSデータ処理部（データ記録部）、３  ECC処理部、４  バッファメモリ、５  記録信号処理部、６  記録アンプ、７  記録ヘッド、８  磁気テープ、９  モータードライバ、１０  データレート検出部、１１  記録モード制御部、１２  DTV、１３  MPEGデータ検出部、１４  FIFOバッファ部、１４ｂ  FIFOバッファ部、１５  バッファ制御部、１５ｂバッファ制御部、１６  47Hデータ検出部、１７  パケット周期カウンタ、１８  データ入力判定部、１９  クロック生成部、２０  有効信号監視・判定部、２１周期カウンタ、２２  同期信号監視・判定部、２３  リード／ライトポインタ算出・制御ユニット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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