(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された素子分離膜によって画定された素子領域と、
前記素子領域上に形成された第１の配線と、
前記第１の配線の上面及び側面を覆う絶縁膜と、
前記絶縁膜が形成された前記半導体基板上に形成された層間絶縁膜であって、前記素子領域を含む領域に、前記第１の配線の両側の領域に跨るように連続してなる開口部が形成され、前記両側の領域に、前記半導体基板を露出する第１及び第２のコンタクトホールが形成された層間絶縁膜と、
前記層間絶縁膜及び／又は前記絶縁膜上に延在して形成され、前記素子領域に接続された第２の配線と
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記素子領域上に複数の前記第１の配線が延在し、
前記第２の配線は、前記第１の配線間の前記素子領域に接続されている
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記絶縁膜と前記層間絶縁膜とはほぼ等しい高さを有し、前記第２の配線は、前記層間絶縁膜及び／又は前記絶縁膜の間に埋め込まれている
ことを特徴とする半導体装置。
【請求項４】
下地基板上に、上面が第１の絶縁膜に覆われた第１の配線を形成する第１の配線形成工程と、
前記第１の配線が形成された前記下地基板上に、第２の絶縁膜と第３の絶縁膜とを順次堆積する絶縁膜堆積工程と、
前記第２の絶縁膜をストッパとして前記第３の絶縁膜をエッチングし、前記第１の配線が形成された領域を含む第１の領域に、前記第１の配線の両側の領域に跨る開口部を形成する開口部形成工程と、
前記開口部内の前記第２の絶縁膜をエッチングし、前記第１の配線の側壁に前記第２の絶縁膜よりなるサイドウォールを形成するとともに、前記下地基板に接続されるコンタクトホールを前記第１の配線に整合して形成するコンタクトホール形成工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記絶縁膜堆積工程の後に、前記第３の絶縁膜表面を後退させ、前記第１の配線上の前記第２の絶縁膜の一部を露出させる絶縁膜除去工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記コンタクトホール形成工程の後に、前記開口部に埋め込まれ、前記下地基板に接続された第２の配線を形成する第２の配線形成工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記第２の配線形成工程では、前記下地基板の電気伝導に寄与する不純物を含む第２の配線を形成し、前記第２の配線からの拡散により、前記下地基板に前記不純物をドープする
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項４乃至７のいずれかに記載の半導体装置の製造方法において、
前記配線形成工程の前に、
前記下地基板に素子分離膜を形成する素子分離膜形成工程と、
前記素子分離膜によって画定された素子領域の表面が、前記素子分離膜とほぼ等しい高さになるまで前記素子分離膜を除去する素子分離膜除去工程とを更に有する
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項４乃至７のいずれかに記載の半導体装置の製造方法において、
前記配線形成工程の前に、
前記下地基板に素子分離膜を形成する素子分離膜形成工程と、
前記素子分離膜が形成された前記下地基板上に第１の導電膜を堆積する第１の導電膜堆積工程と、
前記第１の導電膜が形成された前記下地基板の表面を、前記素子分離膜が露出するまで研磨し、前記素子分離膜によって画定された素子領域に前記第１の導電膜を埋め込んで平坦化する導電膜埋め込み工程とを更に有し、
前記第１の配線形成工程では、前記第１の配線の下に形成された前記第１の導電膜を、前記第１の配線とほぼ等しいパターンに加工する
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項５乃至７のいずれかに記載の半導体装置の製造方法において、
前記第１の配線形成工程の前に、前記下地基板に素子分離膜を形成する素子分離工程を更に有し、
前記第１の配線形成工程では、前記素子分離膜によって画定された素子領域上及び前記素子分離膜上に前記第１の配線を形成し、
前記絶縁膜除去工程では、前記素子領域の前記第１の配線上に形成された前記第２の絶縁膜が露出するまで後退させる
ことを特徴とする半導体装置の製造方法。
【請求項１１】
半導体基板上に素子分離膜を形成し、第１の方向に延在し、千鳥配列された複数の素子領域を画定する素子分離膜形成工程と、
前記第１の方向と交わる第２の方向に延在する複数のワード線を、前記素子領域上にそれぞれ２本づつ延在するように形成するワード線形成工程と、
前記ワード線が形成された前記半導体基板上に、第１の絶縁膜を堆積する第１の絶縁膜堆積工程と、
前記第１の絶縁膜上に、第２の絶縁膜を堆積する第２の絶縁膜堆積工程と、
前記第２の絶縁膜上に、前記第１の方向に延在する前記素子領域間の領域であって、前記素子領域の一つに交差する前記２本のワード線の外側に隣接するワード線間の領域を覆うレジストパターンを、前記素子領域の一つの一方の側に形成するレジストパターン形成工程と、
前記レジストパターンをマスクとし前記第１の絶縁膜をストッパとして前記第２の絶縁膜をエッチングし、前記２本のワード線間の前記素子領域の一つから前記素子領域の他方の側に延びる第１の開口部と、隣接して設けられ、互いに異なる前記素子領域に交差する前記ワード線間の前記素子領域上に開口された第２の開口部とを形成する開口部形成工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記第１の開口部及び前記第２の開口部内の前記第１の絶縁膜をエッチングし、前記ワード線の側壁に前記第１の絶縁膜よりなるサイドウォールを形成するとともに、前記半導体基板に接続されるコンタクトホールを前記ワード線に整合して形成するコンタクトホール形成工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項１３】
半導体基板上に素子分離膜を形成し、第１の方向に延在し、千鳥配列された複数の素子領域を画定する素子分離膜形成工程と、
上面が第１の絶縁膜で覆われたワード線であって、前記第１の方向と交わる第２の方向に延在する複数のワード線を、前記素子領域上にそれぞれ２本づつ延在するように形成するワード線形成工程と、
前記ワード線が形成された前記半導体基板上に、第２の絶縁膜と第３の絶縁膜とを順次堆積する絶縁膜堆積工程と、
前記第３の絶縁膜を平坦化する平坦化工程と、
平坦化した前記第３の絶縁膜上に、前記第１の方向に延在する前記素子領域間の領域であって、前記素子領域の一つに交差する前記２本のワード線の外側に隣接するワード線間の領域を覆うレジストパターンを、前記素子領域の一つの一方の側に形成するレジストパターン形成工程と、
前記レジストパターンをマスクとし前記第２の絶縁膜をストッパとして前記第３の絶縁膜をエッチングし、前記素子領域の一つに交差する前記２本のワード線間の前記素子領域から前記素子領域の他方の側に延びる第１の開口部と、隣接して設けられ、互いに異なる前記素子領域に交差する前記ワード線間の前記素子領域上に開口された第２の開口部とを形成する開口部形成工程と、
前記第１の開口部及び前記第２の開口部内の前記第２の絶縁膜をエッチングし、前記ワード線の側壁に前記第２の絶縁膜よりなるサイドウォールを形成するとともに、前記半導体基板に接続されるコンタクトホールを前記ワード線に整合して形成するコンタクトホール形成工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１４】
半導体基板上に、第１の方向に延在する複数のワード線を形成するワード線形成工程と、
前記ワード線が形成された前記半導体基板上に、上面が第１の絶縁膜で覆われたビット線であって、第１の方向と交わる第２の方向に延在する複数のビット線を形成するビット線形成工程と、
前記ビット線が形成された半導体基板上に、第２の絶縁膜と第３の絶縁膜とを順次堆積する絶縁膜堆積工程と、
前記第３の絶縁膜の表面を平坦化する平坦化工程と、
平坦化した前記第３の絶縁膜上に、前記ワード線間の領域を交互に覆うストライプ状のレジストパターンを形成するレジストパターン形成工程と、
前記レジストパターンをマスクとし前記第２の絶縁膜をストッパとして前記第３の絶縁膜をエッチングし、前記ビット線間の領域に複数の開口部を形成する開口部形成工程と、
前記開口部内の前記第２の絶縁膜をエッチングし、前記ビット線の側壁に第２の絶縁膜よりなるサイドウォールを形成するとともに、前記半導体基板に接続されるコンタクトホールを前記ビット線に整合して開口するコンタクトホール形成工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に係り、特に、下地パターンに整合してコンタクトホールを開口する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩの大規模化に伴い、素子の微細化が追求されている。
より微細な寸法のゲート、配線、コンタクトホールを有する半導体集積回路を実現するために、従来より、フォトリソグラフィーにおける露光波長を短波長化して解像力を向上することが行われている。
【０００３】
このようにして最小解像寸法を縮小する一方で、リソグラフィー工程間の位置合わせマージンを小さくするデバイス構造が種々検討されており、形成するパターンの寸法を縮小せずにデバイスの寸法を小さくすることが試みられている。
このようなデバイス構造としては、例えば、セルフアラインコンタクト（Self-Aligned Contact：以下、ＳＡＣと呼ぶ）が知られている。
【０００４】
従来のＳＡＣ構造について、ＳＡＣ構造を用いない場合と比較して説明する。
図２４（ａ）に示すように、シリコン基板２００上に２本のゲート電極２０８が形成されており、その上層に層間絶縁膜２２６が形成されている場合において、２本のゲート電極２０８の間を通してシリコン基板２００までコンタクトホール２２８を開口する場合、コンタクトホール２２８を開口する際の位置合わせ精度を考慮して、予めゲート電極２０８を配置する必要がある。
【０００５】
即ち、コンタクトホール２２８に導電膜を埋め込んだ際に導電膜とゲート電極とが短絡しないように、コンタクトホール２２８とゲート電極２０８との間隔ａは少なくとも位置合わせ精度以上は確保しなければならない（図２４（ｂ））。従って、ゲート電極２０８の間隔がコンタクトホールに影響され、これ以上の微細化が困難となる。
【０００６】
これに対し、ＳＡＣ構造の場合には、図２４（ｃ）に示すように、ゲート電極２０８は、層間絶縁膜２２６とエッチング選択性のある絶縁膜２３０で覆われている。このため、層間絶縁膜２２６をエッチングするときには絶縁膜２３０がエッチングストッパとして機能し、絶縁膜２３２（ゲート電極２０８上の絶縁膜やサイドウォール）を過剰のエッチングから保護するので、絶縁膜２３２のオーバーエッチングによってゲート電極２０８が開口２２８内に露出することはない。従って、コンタクトホール２２８に導電膜を埋め込む際にも、導電膜とゲート電極２０８とが短絡することはない。
【０００７】
従って、コンタクトホール２２８を形成するリソグラフィー工程において位置ずれが生じた場合にも、シリコン基板２００の開口部はゲート電極２０８と絶縁膜２３０によってのみ決定されるので、図２４（ｄ）に示すように、ゲート電極２０８とコンタクトホール２３０とを、位置合わせが多少ずれても所定の位置に開口部を設けることができる。これにより、素子の微細化が可能となる。
【０００８】
次に、ＤＲＡＭのセルアレイ部の構造を例にして、ＳＡＣ構造を用いた従来の半導体装置の製造方法を具体的に説明する。
まず、シリコン基板２００上に、例えば通常のＬＯＣＯＳ法を用いて素子分離膜２０２を形成し、素子領域２０４を画定する。
次いで、例えば熱酸化法により、素子領域２０４にゲート絶縁膜２０６を形成する。
【０００９】
続いて、ゲート絶縁膜２０６上に、ゲート電極２０８を形成する。例えば、ドープトポリシリコン膜とシリコン酸化膜よりなる絶縁膜とを連続してＣＶＤ法により堆積した後、リソグラフィ技術及びエッチング技術を用いてこれら積層膜を同一のパターンに加工し、上面が絶縁膜２１０によって覆われたゲート電極２０８を形成する（図２５（ａ））。
【００１０】
この後、ゲート電極２０８をマスクとしてイオン注入を行い、素子領域にＬＤＤ構造の低濃度拡散層となる不純物ドープ領域２１２を形成する。
次いで、全面に、例えばシリコン酸化膜よりなる絶縁膜２１４を堆積する（図２５（ｂ））。
続いて、絶縁膜２１４を異方性エッチングを用いてエッチバックし、ゲート電極２０８の側壁にサイドウォール２１６を形成する。
【００１１】
続いて、ゲート電極及びサイドウォールをマスクとしてイオン注入を行い、ＬＤＤ構造の高濃度拡散層となる不純物ドープ領域２１８を形成する（図２５（ｃ））。
この後、例えば１０００℃１０秒間の熱処理を行って注入した不純物を活性化し、ＬＤＤ構造のソース／ドレイン拡散層２２０、２２２を形成する。
【００１２】
次いで、全面に、例えばシリコン窒化膜よりなるエッチングストッパ膜２２４を堆積する。エッチングストッパ膜２２４は、上層に堆積する層間絶縁膜にコンタクトホールを開口する際に下地が削れないように保護膜として用いる膜である。
続いて、例えばシリコン酸化膜よりなる絶縁膜を堆積した後、例えばＣＭＰ（化学的機械的研磨：Chemical Mechanical Polishing）法によりその表面を研磨し、表面が平坦化された層間絶縁膜２２６を形成する（図２６（ａ））。層間絶縁膜２２６には、エッチングストッパ膜２２４に対してエッチングの選択性が得られる材料を適用する。
【００１３】
この後、通常のリソグラフィ技術及びエッチング技術を用い、ソース／ドレイン拡散層２２０、２２２上に開口されたコンタクトホール２２８を形成する。
コンタクトホール２２８をエッチングする際に、シリコン窒化膜に対して充分な選択比が得られるシリコン酸化膜のエッチング条件を用いて層間絶縁膜２２６をエッチングすることにより、コンタクトホール２２８の一部がゲート電極２０８上に乗り上げるような場合にも、エッチングストッパ膜２２４はほとんどエッチングされない。
【００１４】
したがって、サイドウォール２１６やゲート電極２０８上の絶縁膜２１０が過剰にエッチングされることもなく、安定してコンタクトホール２２８を開口することができる。
次いで、エッチングストッパ膜２２４をエッチングし、コンタクトホール２２８内にソース／ドレイン拡散層２２０、２２２を露出する（図２６（ｃ））。
【００１５】
なお、エッチングストッパ膜２２４のエッチングの際には、通常は異方性エッチングは用いず、等方的にエッチングが進行するウェットエッチングが用いられている。この理由は２つある。一つは、エッチングストッパ膜がサイドウォールとして残存するとコンタクト領域が狭くなり、コンタクト抵抗が高くなるからである。もう一つは、異方性エッチングのダメージによりシリコン基板中に結晶欠陥が導入されるのを防止するためである。
【００１６】
このようにしてコンタクトホール２２８を開口することにより、コンタクトホール２２８の形成領域はゲート電極２０８にオーバーラップするように設けることができるので、リソグラフィー工程における位置合わせズレによってレジストのパターニングが多少ずれた場合にも、コンタクトホール２２８はゲート電極２０８又は素子分離膜２０２に整合して開口されることになる。
【００１７】
【発明が解決しようとする課題】
しかしながら、ＬＳＩの更なる高集積化に伴い、上記従来の半導体装置の製造方法における新たな課題が明らかとなった。
半導体装置の高集積化を図るには、より小さい領域に多くのトランジスタを形成する必要があり、ゲート電極２０８の間隔はより狭くなる。例えば、ＤＲＡＭでは一世代毎にパターンサイズは約０．７倍になるため、二世代で約１／２に縮小されることになる。一方、図２５及び図２６に示す半導体装置の製造方法においてエッチングストッパ膜２２４を充分に機能させるには、従来とほぼ同等の膜厚が必要となる。
【００１８】
この結果、これら条件を満足しつつ半導体装置を構成すると、ゲート電極２０８間のコンタクト領域はエッチングストッパ膜２２４によって完全に埋め込まれることになる（図２７）。
ここで、ゲート電極２０８間のコンタクト領域にコンタクトホール２２８を開口するためには埋め込まれたエッチングストッパ膜２２４を除去する必要があるが、この領域のエッチングストッパ膜２２４を除去することは非常に困難であった。
【００１９】
すなわち、前述のようなウェットエッチングを用いて埋め込まれたエッチングストッパ膜を除去するには、ゲート電極２０８の高さ程の膜厚分だけエッチングストッパ膜をエッチングしなければならないが、層間絶縁膜下のエッチングストッパ膜２２４にも同程度のサイドエッチングが生じることになる。この結果、例えばゲート電極２０８上のエッチングストッパ膜２２４は全てエッチングされてしまい、層間絶縁膜２２６に形成した微細なパターンが崩れてしまうことがあった。
【００２０】
また、異方性エッチングを用いてエッチングストッパ膜２２４を除去する場合には、ウェットエッチングほどのエッチング選択比を確保できないため、サイドウォール２１６上のエッチングストッパ膜２２４が除去された後にエッチングを進行してゲート電極２０８間のエッチングストッパ膜２２４を除去すると、サイドウォール２１６の膜減りが生じ、場合によってはゲート電極２０８がコンタクトホール２２８内に露出することがあった。コンタクトホール２２８内にゲート電極２０８が露出すると、ゲート電極２０８とソース／ドレイン拡散層２２０、２２２とが短絡することとなり、トランジスタが正常に動作しなくなることがあった。
【００２１】
また、ゲート電極の高さほどのストッパ膜をエッチング除去する際にこれを完全に除去するには、層間絶縁膜の厚さのばらつき（ゲート電極の高さ）や、エッチング量のばらつき等を考慮してオーバー気味にエッチングを処す必要がある。この過剰エッチング量は、絶縁膜の厚さにほぼ比例する。エッチングストッパが厚く埋め込まれる場合、オーバーエッチング量も増えることになる。従って、従来の方法ではシリコン基板の受けるダメージが大きくならざるを得なかった。
【００２２】
本発明の目的は、コンタクトホールの開口技術に関し、半導体装置の更なる微細化に対応しうる半導体装置の製造方法を提供することにある。
【００２３】
【課題を解決するための手段】
上記目的は、半導体基板と、前記半導体基板上に形成された素子分離膜によって画定された素子領域と、前記素子領域上に形成された第１の配線と、前記第１の配線の上面及び側面を覆う絶縁膜と、前記絶縁膜が形成された前記半導体基板上に形成された層間絶縁膜であって、前記素子領域を含む領域に、前記第１の配線の両側の領域に跨るように連続してなる開口部が形成され、前記両側の領域に、前記半導体基板を露出する第１及び第２のコンタクトホールが形成された層間絶縁膜と、前記層間絶縁膜及び／又は前記絶縁膜上に延在して形成され、前記素子領域に接続された第２の配線とを有することを特徴とする半導体装置によって達成される。このようにして半導体装置を構成すれば、リソグラフィー工程におけるルールを緩めて微細な開口を容易に形成することができる。
【００２４】
また、上記の半導体装置において、前記素子領域上に複数の前記第１の配線が延在し、前記第２の配線は、前記第１の配線間の前記素子領域に接続されていることが望ましい。
また、上記の半導体装置において、前記絶縁膜と前記層間絶縁膜とはほぼ等しい高さを有し、前記第２の配線は、前記層間絶縁膜及び／又は前記絶縁膜の間に埋め込まれていることが望ましい。
【００２５】
また、上記目的は、下地基板上に、上面が第１の絶縁膜に覆われた第１の配線を形成する第１の配線形成工程と、前記第１の配線が形成された前記下地基板上に、第２の絶縁膜と第３の絶縁膜とを順次堆積する絶縁膜堆積工程と、前記第２の絶縁膜をストッパとして前記第３の絶縁膜をエッチングし、前記第１の配線が形成された領域を含む第１の領域に開口部を形成する開口部形成工程と、前記開口部内の前記第２の絶縁膜をエッチングし、前記第１の配線の側壁に前記第２の絶縁膜よりなるサイドウォールを形成するとともに、前記下地基板に接続されるコンタクトホールを前記第１の配線に整合して形成するコンタクトホール形成工程とを有することを特徴とする半導体装置の製造方法によって達成される。このようにして半導体装置を製造し、エッチングストッパ膜となる第２の絶縁膜をサイドウォール用の絶縁膜と兼ねることにより、ゲート電極の間隔を狭めて配置してもゲート電極間のコンタクト領域が第２の絶縁膜によって埋め込まれることはない。
【００２６】
従来の半導体装置の製造方法では、ゲート電極間に２つのサイドウォールが形成され、その側壁にさらにエッチングストッパ膜が形成される。このため、ゲート電極間に開口部を設けるにはこれらの厚さを考慮してゲート電極の間隔を開く必要があり、少なくとも、サイドウォールの幅×２＋エッチングストッパ膜の膜厚×２＋α（隙間幅）ほどの間隔を確保しなければならなかった。しかし、上記の半導体装置の製造方法では、エッチングストッパ膜の２倍の幅（或いはサイドウォールの２倍の幅）を減じることができる。つまり、ゲート電極間の幅を、サイドウォールの幅×２（或いはエッチングストッパ膜の膜厚×２）＋αに減少することができる。これにより、開口部内のスペースに余裕が生まれ、狭い開口幅の開口も容易に形成することができる。
【００２７】
また、サイドウォールを形成する膜とエッチングストッパ膜とを兼ねるので、成膜工程及びエッチング工程を減らすことができる。これにより、工程短縮、コストの削減を図ることができる。
また、上記の半導体装置の製造方法において、前記開口部形成工程では、前記第１の配線の両側の領域に跨る開口部を形成することが望ましい。このようにして半導体装置を製造すれば、ゲート電極上に微細なパターンを残す必要がないので、リソグラフィー工程のルールを緩めることができる。また、第１の配線の両側に跨って形成された一の開口部は、第１の配線の上部で分断され、二以上の小さな開口部を構成することになる。これにより、第１の配線の両側の領域に跨る開口部を形成する際の描画ルールよりも小さい開口部を位置ずれすることなく形成することができる。
【００２８】
また、上記の半導体装置の製造方法において、前記絶縁膜堆積工程の後に、前記第３の絶縁膜表面を後退させ、前記第１の配線上の前記第２の絶縁膜の一部を露出させる絶縁膜除去工程を更に有することが望ましい。このようにして半導体装置を製造すれば、第１の配線の両側の領域に跨る開口部を第１の配線上で分断し、２以上の開口部を形成することができる。
【００２９】
また、上記の半導体装置の製造方法において、前記コンタクトホール形成工程の後に、前記開口部に埋め込まれ、前記下地基板に接続された第２の配線を形成する第２の配線形成工程を更に有することが望ましい。このようにして半導体装置を製造すれば、開口部を介して下地基板に接続され、第１の配線上で分断された２以上の第２の配線を形成することができる。
【００３０】
また、上記の半導体装置の製造方法において、前記第２の配線形成工程では、前記下地基板の電気伝導に寄与する不純物を含む第２の配線を形成し、前記第２の配線からの拡散により、前記下地基板に前記不純物をドープすることが望ましい。このようにして半導体装置を製造すれば、第２の配線直下に浅い拡散層を容易に形成することができる。
【００３１】
また、上記の半導体装置の製造方法において、前記配線形成工程の前に、前記下地基板に素子分離膜を形成する素子分離膜形成工程と、前記素子分離膜によって画定された素子領域の表面が、前記素子分離膜とほぼ等しい高さになるまで前記素子分離膜を除去する素子分離膜除去工程とを更に有することが望ましい。このようにして半導体装置を製造すれば、素子分離膜の段差の影響を受けることなく、第２の配線を自己整合で形成することができる。
【００３２】
また、上記の半導体装置の製造方法において、前記配線形成工程の前に、前記下地基板に素子分離膜を形成する素子分離膜形成工程と、前記素子分離膜が形成された前記下地基板上に第１の導電膜を堆積する第１の導電膜堆積工程と、前記第１の導電膜が形成された前記下地基板の表面を、前記素子分離膜が露出するまで研磨し、前記素子分離膜によって画定された素子領域に前記第１の導電膜を埋め込んで平坦化する導電膜埋め込み工程とを更に有し、前記第１の配線形成工程では、前記第１の配線の下に形成された前記第１の導電膜を、前記第１の配線とほぼ等しいパターンに加工することが望ましい。このようにして半導体装置を製造すれば、素子分離膜の段差を第１の導電膜によって埋めることができるので、素子分離膜の段差の影響を受けることなく、第２の配線を自己整合で形成することができる。
【００３３】
また、上記の半導体装置の製造方法において、前記第１の配線形成工程の前に、前記下地基板に素子分離膜を形成する素子分離工程を更に有し、前記第１の配線形成工程では、前記素子分離膜によって画定された素子領域上及び前記素子分離膜上に前記第１の配線を形成し、前記絶縁膜除去工程では、前記素子領域の前記第１の配線上に形成された前記第２の絶縁膜が露出するまで後退させることが望ましい。このようにして半導体装置を製造すれば、素子分離膜の段差の影響を受けることなく、第２の配線を自己整合で形成することができる。つまり、素子分離膜の段差によって形成された窪みで第２の配線が繋がることはなく、第１の配線上で分断された第２の配線を形成することができる。
【００３４】
また、上記目的は、半導体基板上に素子分離膜を形成し、第１の方向に延在し、千鳥配列された複数の素子領域を画定する素子分離膜形成工程と、前記第１の方向と交わる第２の方向に延在する複数のワード線を、前記素子領域上にそれぞれ２本づつ延在するように形成するワード線形成工程と、前記ワード線が形成された前記半導体基板上に、第１の絶縁膜を堆積する第１の絶縁膜堆積工程と、前記第１の絶縁膜上に、第２の絶縁膜を堆積する第２の絶縁膜堆積工程と、前記第２の絶縁膜上に、前記第１の方向に延在する前記素子領域間の領域であって、前記素子領域の一つに交差する前記２本のワード線の外側に隣接するワード線間の領域を覆うレジストパターンを、前記素子領域の一つの一方の側に形成するレジストパターン形成工程と、前記レジストパターンをマスクとし前記第１の絶縁膜をストッパとして前記第２の絶縁膜をエッチングし、前記２本のワード線間の前記素子領域の一つから前記素子領域の他方の側に延びる第１の開口部と、隣接して設けられ、互いに異なる前記素子領域に交差する前記ワード線間の前記素子領域上に開口された第２の開口部とを形成する開口部形成工程とを有することを特徴とする半導体装置の製造方法によっても達成される。このようにして半導体装置を製造することにより、ビット線を引き出すためのコンタクトホールや蓄積電極を引き出すためのコンタクトホールとなる開口部を開口する際のリソグラフィー工程におけるルールを緩めることができる。
【００３５】
また、上記の半導体装置の製造方法において、前記第１の開口部及び前記第２の開口部内の前記第１の絶縁膜をエッチングし、前記ワード線の側壁に前記第１の絶縁膜よりなるサイドウォールを形成するとともに、前記半導体基板に接続されるコンタクトホールを前記ワード線に整合して形成するコンタクトホール形成工程を更に有することが望ましい。このようにして半導体装置を製造することにより、半導体基板からビット線を引き出すためのコンタクトホールの開口と、半導体基板から蓄積電極を引き出すためのコンタクトホールの開口を容易に形成することができる。
【００３６】
また、上記目的は、半導体基板上に素子分離膜を形成し、第１の方向に延在し、千鳥配列された複数の素子領域を画定する素子分離膜形成工程と、上面が第１の絶縁膜で覆われたワード線であって、前記第１の方向と交わる第２の方向に延在する複数のワード線を、前記素子領域上にそれぞれ２本づつ延在するように形成するワード線形成工程と、前記ワード線が形成された前記半導体基板上に、第２の絶縁膜と第３の絶縁膜とを順次堆積する絶縁膜堆積工程と、前記第３の絶縁膜を平坦化する平坦化工程と、平坦化した前記第３の絶縁膜上に、前記第１の方向に延在する前記素子領域間の領域であって、前記素子領域の一つに交差する前記２本のワード線の外側に隣接するワード線間の領域を覆うレジストパターンを、前記素子領域の一つの一方の側に形成するレジストパターン形成工程と、前記レジストパターンをマスクとし前記第２の絶縁膜をストッパとして前記第３の絶縁膜をエッチングし、前記素子領域の一つに交差する前記２本のワード線間の前記素子領域から前記素子領域の他方の側に延びる第１の開口部と、隣接して設けられ、互いに異なる前記素子領域に交差する前記ワード線間の前記素子領域上に開口された第２の開口部とを形成する開口部形成工程と、前記第１の開口部及び前記第２の開口部内の前記第２の絶縁膜をエッチングし、前記ワード線の側壁に前記第２の絶縁膜よりなるサイドウォールを形成するとともに、前記半導体基板に接続されるコンタクトホールを前記ワード線に整合して形成するコンタクトホール形成工程とを有することを特徴とする半導体装置の製造方法によっても達成される。このようにして半導体装置を製造することにより、半導体基板からビット線を引き出すためのコンタクトホールの開口と、半導体基板から蓄積電極を引き出すためのコンタクトホールの開口を容易に形成することができる。また、これらコンタクトホールを開口する際のリソグラフィーでは微細なコンタクトホールのパターンを転写する必要がないので、リソグラフィー工程を簡略化することができる。
【００３７】
また、上記目的は、半導体基板上に、第１の方向に延在する複数のワード線を形成するワード線形成工程と、前記ワード線が形成された前記半導体基板上に、上面が第１の絶縁膜で覆われたビット線であって、第１の方向と交わる第２の方向に延在する複数のビット線を形成するビット線形成工程と、前記ビット線が形成された半導体基板上に、第２の絶縁膜と第３の絶縁膜とを順次堆積する絶縁膜堆積工程と、前記第３の絶縁膜の表面を平坦化する平坦化工程と、平坦化した前記第３の絶縁膜上に、前記ワード線間の領域を交互に覆うストライプ状のレジストパターンを形成するレジストパターン形成工程と、前記レジストパターンをマスクとし前記第２の絶縁膜をストッパとして前記第３の絶縁膜をエッチングし、前記ビット線間の領域に複数の開口部を形成する開口部形成工程と、前記開口部内の前記第２の絶縁膜をエッチングし、前記ビット線の側壁に第２の絶縁膜よりなるサイドウォールを形成するとともに、前記半導体基板に接続されるコンタクトホールを前記ビット線に整合して開口するコンタクトホール形成工程とを有することを特徴とする半導体装置の製造方法によっても達成される。このようにして半導体装置を製造することにより、半導体基板から蓄積電極を引き出すためのコンタクトホールの開口を容易に形成することができる。また、これらコンタクトホールを開口する際のリソグラフィーでは微細なコンタクトホールのパターンを転写する必要がないので、リソグラフィー工程を簡略化することができる。
【００３８】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置の製造方法について図１及び図２を用いて説明する。
図１及び図２は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００３９】
まず、シリコン基板１０上に、例えば通常のＬＯＣＯＳ法により、膜厚約２００ｎｍの素子分離膜１２を形成し、素子領域１４を画定する。
次いで、例えば熱酸化法により、膜厚約５ｎｍのゲート絶縁膜１６を形成する。
続いて、ゲート絶縁膜１６上にゲート電極１８を形成する。例えば、膜厚約２００ｎｍのドープトポリシリコン（doped polycrystalline silicon）膜とシリコン酸化膜よりなる絶縁膜とを連続してＣＶＤ法により堆積した後、リソグラフィ技術及びエッチング技術を用いてこれら積層膜を同一のパターンに加工し、その上面が絶縁膜２０によって覆われたゲート電極１８を形成する（図１（ａ））。
【００４０】
この後、ゲート電極１８をマスクとしてイオン注入を行い、素子領域にＬＤＤ構造の低濃度拡散層となる不純物ドープ領域２２を形成する。ｎ型のトランジスタであれば、例えばＡｓ（砒素）等のＶ族元素を、ｐ型のトランジスタであれば、例えばＢ（ボロン）等のIII族元素を５×１０13〜１×１０14ｃｍ-2程度のドーズ量でイオン注入する。
【００４１】
なお、ＭＯＤ（Minimum Overlapped source Drain）構造などのトランジスタ構造を適用する場合には、必ずしも不純物ドープ領域２２を形成する必要はない。ＭＯＤ構造とは、ゲート電極の側壁に形成したサイドウォールをマスクとしてイオン注入を行った後、熱拡散によってサイドウォール下まで不純物を拡散することによりソース／ドレイン拡散層を形成する方法である。
【００４２】
次いで、例えばＣＶＤ法により、膜厚５０〜２００ｎｍ程度のシリコン窒化膜を堆積し、エッチングストッパ膜２４を形成する（図１（ｂ））。
エッチングストッパ膜２４は、後工程で層間絶縁膜をエッチングする際のストッパとして、また、ゲート電極１８の側壁に形成される絶縁体サイドウォールとしても利用するものである。したがって、かかる役割を果たしうる膜であれば、シリコン窒化膜に限らず、その他の膜を用いてもよい。例えば、ＳｉＯ2膜、ＳｉＯＮ膜、アルミナ膜などを適用することができる。
【００４３】
続いて、全面に層間絶縁膜となる絶縁膜を堆積する。絶縁膜としては、ＣＶＤ法により堆積した絶縁膜を適用してもよいし、ＳＯＧ（Spin On Glass）を適用してもよい。
この後、絶縁膜の表面を平坦化し、表面が平坦化された層間絶縁膜２６を形成する（図１（ｃ））。絶縁膜としてＢＰＳＧ膜などの軟化温度の低い膜を用いる場合には、例えばメルト工程によって絶縁膜の表面を平坦化することができる。また、絶縁膜の表面をＣＭＰ処理することによって平坦化してもよい。
【００４４】
次いで、通常のリソグラフィ技術を用い、ソース／ドレイン拡散層となる領域上に開口部を有するフォトレジスト２８を形成する。
続いて、フォトレジスト２８をマスクとして異方性エッチングを行い、層間絶縁膜２６をパターニングする（図２（ａ））。エッチング条件としては、層間絶縁膜２６とエッチングストッパ膜２４との選択比が大きく、エッチングストッパ膜２４が充分にストッパとして機能しうる条件を選択することが望ましい。例えば、Ｃ4Ｆ8、ＣＯ、Ａｒ及びＯ2ガスを用いた反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）を用いることにより、エッチングストッパ膜２４がほとんどエッチングされずに層間絶縁膜２６をパターニングすることができる。
【００４５】
この後、フォトレジスト２８をマスクとしてさらに異方性エッチングを行い、層間絶縁膜２６下のエッチングストッパ膜２４をパターニングする。エッチングストッパ膜２４は、ゲート電極１８、絶縁膜２０の側壁部にも堆積されているため、ソース／ドレイン拡散層を形成する領域にシリコン基板１０が露出するまでエッチングを進行しても側壁部のエッチングストッパ膜２４は除去されず、サイドウォール３０として残存する。
【００４６】
同時に、ソース／ドレイン拡散層となる領域上には、ゲート電極１８に整合したコンタクトホール３４、３６が開口される。
なお、本実施形態による半導体装置の製造方法では、エッチングストッパ膜２４のエッチングの際に異方性エッチングを用いているが、図２５に示す従来の半導体装置の製造方法のようにサイドウォールを形成する工程を別途設けていないので、トータルとしてＲＩＥ工程は増えず、ＲＩＥがシリコン基板に与えるダメージは増加することにはならない。
【００４７】
また、エッチングストッパ膜２４のエッチングにＲＩＥ法を適用することによりエッチングストッパ膜２４のサイドエッチングが生じないので、より微細な半導体装置を容易に製造することができる。
また、サイドウォール形成用の絶縁膜とストッパ膜（例えばシリコン窒化膜）とを一つの絶縁膜で兼ねるので、その分の工程を簡略化することができ、コストの低減を図ることができる。
【００４８】
次いで、ゲート電極１８、サイドウォール３０をマスクとしてイオン注入を行い、素子領域にＬＤＤ構造の高濃度拡散層となる不純物ドープ領域３２を形成する。ｎ型のトランジスタであれば、例えばＡｓ（砒素）やＰ（燐）等のＶ族元素を、ｐ型のトランジスタであれば、例えばＢ（ボロン）等のIII族元素を４×１０15ｃｍ-2程度のドーズ量のでイオン注入する（図２（ｂ））。
【００４９】
続いて、所定の条件で基板を熱処理し、注入した不純物イオンを電気的に活性化する。例えば、１０００℃、１０秒間の短時間アニールにより、不純物の活性化をすることができる。こうして、素子領域にソース／ドレイン拡散層３８、４０を形成する。
この後、全面に導電膜を堆積してパターニングし、ソース／ドレイン拡散層３８、４０に接続された電極４２、４４を形成する。
【００５０】
このように、本実施形態によれば、コンタクトホール３４、３６を開口する際に用いるエッチングストッパ膜２４によってサイドウォール３０を構成するので、ゲート電極１８の間隔を狭めて配置してもゲート電極１８間のコンタクト領域がエッチングストッパ膜２４によって埋め込まれることはなく、容易にコンタクトホールを開口することができる。
【００５１】
なお、上記実施形態では、コンタクトホール３４、３６は素子領域上に設けたが、素子分離膜１２上に形成してもよいし、ゲート電極を跨がない部分に形成してもよい。開口部を形成する領域は、半導体装置のレイアウトや製造方法によって適宜デザインすることが好ましい。
［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法について図３及び図４を用いて説明する。第１実施形態による半導体装置の製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
【００５２】
図３は第１実施形態による半導体層値の課題を説明する図、図４は本実施形態による半導体装置の製造方法を示す工程断面図である。
第１実施形態による半導体装置の製造方法では、ゲート電極１８上に層間絶縁膜２６を残存させるようにソース／ドレイン拡散層３８上に開口されたコンタクトホール３４と、ソース／ドレイン拡散層４０上に開口されたコンタクトホール３６とを形成した。
【００５３】
しかし、コンタクトホール３４、３６を開口するリソグラフィー工程において位置ずれが生じ、パターニングした層間絶縁膜２６がソース／ドレイン拡散層３８、４０となる領域上に延在すると（図３（ａ））、ＬＤＤの低濃度拡散層領域が長くなり、寄生抵抗が高くなる虞がある（図３（ｂ））。
このため、コンタクトホールの開口の際のリソグラフィー工程における位置ずれマージンを小さくしなければならず、コンタクトホールのパターニングが困難となる。
【００５４】
一方、位置ずれマージンを確保するにはコンタクトホール３４、３６をゲート電極１８上に十分に延在させる必要があるが、それによってゲート電極１８上に残存する層間絶縁膜２６の幅が極めて狭くなるため、コンタクトホール３４、３６のパターニングが困難になる。
このように、第１実施形態による半導体装置は、工程が簡便であるため有効な製造方法であるが、素子の微細化が進むとともにリソグラフィーにおける上記問題が深刻化する虞がある。
【００５５】
本実施形態では、リソグラフィー工程を簡略化しうる半導体装置の製造方法を示す。
まず、例えば図１（ａ）乃至図１（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、ゲート電極１８、エッチングストッパ膜２４、層間絶縁膜２６を形成する（図４（ａ））。
【００５６】
次いで、通常のリソグラフィ技術を用い、ソース／ドレイン拡散層３８となる領域上及びソース／ドレイン拡散層４０となる領域上に跨るように連続してなる開口部を有するフォトレジスト２８を形成する。図４に示す半導体装置では、例えば、素子分離膜１２によって画定された素子領域１４とほぼ等しい領域（リソグラフィーの際の位置ずれを考慮すると、少なくとも素子領域よりも位置合わせマージン分だけ広い領域とすることが望ましい）に開口部を形成している。
【００５７】
続いて、フォトレジスト２８をマスクとして異方性エッチングを行い、層間絶縁膜２６をパターニングする。これにより、素子領域１４のゲート電極１８上には層間絶縁膜２６が残存しないことになる（図４（ｂ））。
この後、フォトレジスト２８を除去してさらに異方性エッチングを行い、層間絶縁膜２６下のエッチングストッパ膜２４をパターニングする。エッチングストッパ膜２４は、ゲート電極１８、絶縁膜２０の側壁部にも堆積されているため、ソース／ドレイン拡散層を形成する領域にシリコン基板１０が露出するまでエッチングを進行しても側壁部のエッチングストッパ膜２４は除去されず、サイドウォール３０として残存する。
【００５８】
次いで、ゲート電極１８、サイドウォール３０をマスクとしてイオン注入を行い、素子領域にＬＤＤ構造の高濃度拡散層となる不純物ドープ領域３２を形成する。ｎ型のトランジスタであれば、例えばＡｓ等のＶ族元素を、ｐ型のトランジスタであれば、例えばＢ等のIII族元素を４×１０15ｃｍ-2程度のドーズ量のでイオン注入する（図４（ｃ））。
【００５９】
続いて、所定の条件で基板を熱処理し、注入した不純物イオンを電気的に活性化する。例えば、１０００℃、１０秒間の短時間アニールにより、不純物の活性化をすることができる。こうして、素子領域にソース／ドレイン拡散層３８、４０を形成する。
この後、全面に導電膜を堆積してパターニングし、ソース／ドレイン拡散層３８、４０に接続された電極４２、４４を形成する（図４（ｄ））。
【００６０】
このように、本実施形態によれば、ソース／ドレイン拡散層３８となる領域上及びソース／ドレイン拡散層４０となる領域上に跨るように連続してなるコンタクトホールを形成するので、コンタクトホールを開口するためのリソグラフィー工程のルールを緩めることができる。
［第３実施形態］
本発明の第３実施形態による半導体装置の製造方法について図５及び図６を用いて説明する。第１又は第２実施形態による半導体装置の製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
【００６１】
図５及び図６は本実施形態による半導体装置の製造方法を示す工程断面図である。
第１又は第２実施形態による半導体装置の製造方法では、ソース／ドレイン拡散層３８、４０に接続された電極４２、４４は、基板の全面に堆積した導電膜をパターニングすることにより形成した。
【００６２】
しかし、上記実施形態による半導体装置では、層間絶縁膜２６の表面と絶縁膜２０の表面との間に高さの差が存在するため、解像度を向上しようとすると焦点深度が浅くなり、焦点深度を深くしようとすると解像度が低下する結果、層間絶縁膜２６の表面と絶縁膜２０の表面との双方において微細なリソグラフィーを実現することが困難であった。
【００６３】
本実施形態では、電極４２、４４のパターニングが容易となる半導体装置の製造方法を提供する。
まず、例えば図１（ａ）及び図１（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、ゲート電極１８、エッチングストッパ膜２４を形成する（図５（ａ））。
【００６４】
次いで、全面に層間絶縁膜となる絶縁膜を堆積し、その表面を例えばＣＭＰ法により平坦化する。この際、ゲート電極１８上に延在するエッチングストッパ膜２２をストッパとして絶縁膜を研磨し、ゲート電極１８上に延在するエッチングストッパ膜２４を表面に露出させる。こうして、表面が平坦化された層間絶縁膜２６を形成する（図５（ｂ））。本工程では、エッチングストッパ膜２４の際上端が露出できればよい。したがって、エッチバック法など、他の平坦化技術を用いて絶縁膜を後退させてもよい。
【００６５】
続いて、通常のリソグラフィ技術を用い、ソース／ドレイン拡散層３８、４０となる領域上及びソース／ドレイン拡散層３２となる領域上に跨るように連続してなる開口部を有するフォトレジスト２８を形成する。
この後、フォトレジスト２８をマスクとして異方性エッチングを行い、層間絶縁膜２６をパターニングする。これにより、素子領域１４のゲート電極１８上には層間絶縁膜２６が残存しないことになる（図５（ｃ））。
【００６６】
次いで、フォトレジスト２８を除去し、さらに異方性エッチングを行う。このエッチングは、層間絶縁膜２６とエッチングストッパ膜２４とのエッチングレートがほぼ等しくなる条件で行うことが望ましい。例えば、Ｃ4Ｆ8、Ａｒ及びＯ2ガスを用いたＲＩＥ法を用いることにより、エッチングストッパ膜２４と層間絶縁膜２６とのエッチングレートをほぼ等しくすることができる。
【００６７】
このエッチングにより、ゲート電極１８、絶縁膜２０の側壁にはエッチングストッパ膜２４よりなるサイドウォール３０が形成される。一方、層間絶縁膜２６は、エッチングストッパ膜２４の膜厚とほぼ等しい膜厚分だけエッチングされ、層間絶縁膜２６の高さは、表面に露出した絶縁膜２０の高さとほぼ等しくなる。こうして、表面の平坦性を維持したままでコンタクトホール３４、３６を開口することができる。
【００６８】
続いて、ゲート電極１８、サイドウォール３０をマスクとしてイオン注入を行い、素子領域にＬＤＤ構造の高濃度拡散層となる不純物ドープ領域３２を形成する。ｎ型のトランジスタであれば、例えばＡｓ（砒素）等のＶ族元素を、ｐ型のトランジスタであれば、例えばＢ（ボロン）等のIII族元素を４×１０15ｃｍ-2程度のドーズ量のでイオン注入する（図６（ａ））。
【００６９】
この後、所定の条件で基板を熱処理し、注入した不純物イオンを電気的に活性化する。例えば、１０００℃、１０秒間の短時間アニールにより、不純物の活性化をすることができる。こうして、素子領域にソース／ドレイン拡散層３８、４０を形成する。
次いで、全面に導電膜を堆積してパターニングし、ソース／ドレイン拡散層３８、４０に接続された電極４２、４４を形成する（図６（ｂ））。このパターニングの際、層間絶縁膜２６と絶縁膜２０の表面の高さはほぼ等しくなっているので、焦点深度の問題が生じることなく微細なパターニングを行うことができる。
【００７０】
このように、本実施形態によれば、サイドウォール３０となるエッチングストッパ膜２４をストッパとして層間絶縁膜２６を平坦化し、表面の平坦性を維持したままでコンタクトホールを開口するので、電極４２、４４の微細なパターニングを行うことができる。
［第４実施形態］
本発明の第４実施形態による半導体装置の製造方法について図７を用いて説明する。第１乃至第３実施形態による半導体装置の製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
【００７１】
図７は本実施形態による半導体装置の製造方法を示す工程断面図である。
第３実施形態による半導体装置の製造方法では、平坦化した基板の表面に電極４２、４４を形成することによって電極４２、４４の微細なパターニングを可能にした。しかし、素子の微細化が更に進むと、ゲート長及びゲート間隔が一段と狭くなるため、電極４２と電極４４とをゲート電極１８上で分離するようなパターニングが困難となる。
【００７２】
本実施形態では、リソグラフィーの加工精度に律則されずに電極４２、４４のパターニングを可能にする半導体装置の製造方法について示す。
まず、例えば図５（ａ）乃至図６（ａ）に示す第３実施形態による半導体装置の製造方法と同様にして、ソース／ドレイン拡散層３８、４０が形成される領域上にコンタクトホール３４、３６が開口された層間絶縁膜２６を形成する。層間絶縁膜２６の高さは、表面に露出した絶縁膜２０の高さとほぼ等しくなっている（図７（ａ））。
【００７３】
次いで、電極となる導電膜を全面に堆積する。電極材料としては、例えばアルミ、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、金（Ａｕ）、銅（Ｃｕ）、シリサイド、等の種々の材料やこれらの複合膜を適用することができる。また、堆積時に導電性を有していなくても、その後のイオン注入や熱処理によって導電性を有するようになるもの、例えばポリシリコン膜を適用してもよい。
【００７４】
続いて、ＣＭＰ法、或いはバックエッチング技術を用い、コンタクトホール内にのみ導電膜を残す（図７（ｂ））。この際、層間絶縁膜２６の高さと絶縁膜２０の高さがほぼ等しく、コンタクトホールを除く領域がほぼ平坦であることが重要である。
すなわち、ＣＭＰ法を用いて導電膜を埋め込む場合には、表面が平坦でないとコンタクト部以外の窪みに電極材が残り、絶縁すべき電極間が短絡する虞があり、バックエッチング法を用いて導電膜を埋め込む場合には、段差部に導電膜のサイドウォールが残存し、同様に短絡が生じる虞があるからである。
【００７５】
したがって、層間絶縁膜２６の高さと絶縁膜２０の高さをほぼ等しくし、コンタクトホールを除く領域をほぼ平坦にすることにより、ソース／ドレイン拡散層３８、４０に接続された電極４２、４４を自己整合的に形成することができる。このように、本実施形態によれば、サイドウォール３０となるエッチングストッパ膜２４をストッパとして層間絶縁膜２６を平坦化し、表面の平坦性を維持したままでコンタクトホールを開口するので、ソース／ドレイン拡散層３８、４０に接続された電極４２、４４を自己整合で形成することができる。
【００７６】
なお、上記実施形態では、ゲート電極１８、サイドウォール３０をマスクとしてイオン注入をすることによりソース／ドレイン拡散層３８、４０を形成したが、電極４２、４４を構成するための導電膜を適当に選択することにより、電極４２、４４からの熱拡散によってソース／ドレイン拡散層３８、４０を形成することもできる。
【００７７】
導電膜として、ドーパント不純物の拡散係数の大きな材料、例えばポリシリコン、アモルファスシリコン、ＷＳｉ、ＴｉＳｉ、ＣｏＳｉ等の金属シリサイドを用いて電極４２、４４を形成して不純物導入を行った後、この後に適当な熱処理を行い、電極４２、４４からドーパント不純物をシリコン基板中に拡散させることによりソース／ドレイン拡散層３８、４０を形成することができる。なお、導電膜に導入する不純物は成膜と同時に添加してもよい。
【００７８】
このように熱拡散法によってソース／ドレイン拡散層３８、４０を形成する方法は、平均投影飛程分だけ不純物が深く基板内に入るイオン注入法に比べ、浅い拡散層を形成するのに好適である。
微細なＭＯＳトランジスタなどにおいて浅い拡散層を形成することは極めて重要な技術であるが、容易に実現できないのが現状である。しかし、上記の半導体装置の製造方法を用いることにより、電極４２、４４を自己整合で形成できると同時に浅い拡散層をも形成できるので、半導体装置の製造工程を簡略にしつつ半導体装置の特性を改善することもできる。
【００７９】
上記の方法によりソース／ドレイン拡散層を形成する場合、ソース／ドレイン拡散層用の開口部はゲート電極に対して自己整合で形成されていることが必須である。ソース／ドレイン拡散層の開口部とゲート電極端の距離が変わると、チャネル領域とソース／ドレイン拡散層とが完全に繋がらずにソース／ドレイン間の抵抗が増加し又は断線し、トランジスタの特性を劣化する虞れがあるからである。
【００８０】
本発明による自己整合コンタクトの形成方法によれば、ゲート電極に対して自己整合でソース／ドレイン拡散層の開口部を形成できるので、前述のソース／ドレイン拡散層の形成方法は浅い接合を形成するうえで極めて有効である。
上記の方法を用いてＬＤＤ構造のソース／ドレイン拡散層を形成する場合には、エッチングストッパ膜２４の形成前に低濃度拡散層を形成しておき、電極４２、４４からの拡散によって高濃度拡散層を形成すればよい。また、ＭＯＤ型のトランジスタを構成し、電極４２、４４からの熱拡散のみでソース／ドレイン拡散層を形成することもできる。
【００８１】
また、電極４２、４４として不純物の添加によって導電性を付与したポリシリコン膜等を用いる場合、従来の半導体装置の製造方法では、ソース／ドレイン拡散層への不純物の導入とは別に、電極４２、４４にも不純物を導入し、ポリシリコン膜を導電体化する必要があった。特に、ＣＭＯＳ回路を構成する場合、ｐ型トランジスタのソース／ドレイン拡散層はｐ型であり、ｎ型トランジスタのソース／ドレイン拡散層はｎ型であるため、電極４２、４４も、これらに相応してそれぞれｐ型、ｎ型にする必要があった。このため、ソース／ドレイン拡散層にイオン注入をするための２回のリソグラフィー工程及びイオン注入工程、電極４２、４４にイオン注入をするための２回のリソグラフィー工程及びイオン注入工程が必要であった。
【００８２】
一方、上述したように電極４２、４４からの熱拡散によってソース／ドレイン拡散層３８、４０を形成する本実施形態の方法を用いれば、ソース／ドレイン拡散層にイオン注入をするための２回のリソグラフィー工程及びイオン注入工程が必要ないので、従来の製造方法と比較して４工程もの削減を図ることができる。また、電極４２、４４をアモルファスシリコン膜やポリシリコン膜によって形成する場合、電極４２、４４上に選択的にシリサイド層を形成してもよい。シリサイド層は、コンタクトホール３４、３６内に電極４２、４４を埋め込んだ後、全面に金属膜を堆積、熱処理し、未反応の金属膜を除去することにより形成することができる。
【００８３】
高速ロジックを搭載する半導体装置では、ソース／ドレイン拡散層上を自己整合的にシリサイド化して拡散層抵抗を低減することがよく行われている。その一方、ＤＲＡＭでは、シリサイドに含まれる金属の影響によるｐｎ接合リーク電流を減らしてリフレッシュ特性を改善する観点から、いわゆるサリサイド技術が寄生抵抗を低減して高速化と低消費電力化とを図るうえで有効であるにも関わらず、一般にはあまり用いられていなかった。
【００８４】
しかし、最近ではＤＲＡＭと高速ロジックを混載する必要性も出てきており、双方の要求を如何に両立させるかが課題となっている。これを解決する一手段として、ＤＲＡＭのセル部分のみを予め酸化膜で覆っておき、ロジック部分のみをシリサイド化する方法もあるが、工程数が増加する点で好ましくなかった。
電極４２、４４上をシリサイド化する上記の構造を採用すれば、ソース／ドレイン拡散層の表面をシリサイド化する従来の方法と比較してシリサイド面が電極４２、４４の分だけ嵩上げされるので、ソース／ドレイン拡散層のｐｎ接合とシリサイド層との距離を離すことができる。これにより、ｐｎ接合がシリサイド層からの金属汚染の影響を受けることが少なくなり、接合リーク電流を大幅に低減することができる。
【００８５】
したがって、電極４２、４４上をシリサイド化する構造を採用すれば、ＤＲＡＭセル領域のリーク電流を増加することなく、高速ロジック領域と同時にシリサイド化することができるので、製造工程数を増加することなく半導体装置の高速化、消費電力化を図ることができる。
なお、従来の方法と比較すると電極４２、４４を介してシリサイド層が形成される分だけ接続抵抗が増加することになるが、この接続抵抗の影響は、電極４２、４４の高さを低くすることにより極小化することができる。
【００８６】
電極４２、４４上をシリサイド化する上記の方法は、本明細書に記載の自己整合コンタクト以外の構造にも適用することができる。
［第５実施形態］
本発明の第５実施形態による半導体装置の製造方法を図８を用いて説明する。第１乃至第４実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
【００８７】
図８は本実施形態による半導体装置の製造方法を示す工程断面図である。
第３及び第４実施形態では、層間絶縁膜２６の表面の高さと絶縁膜２０の表面の高さとをほぼ均一にすることにより製造プロセスを簡略にする半導体装置の製造方法を示した。
しかし、ゲート電極１８は素子分離膜１２上にも乗り上げて形成されるため、ゲート電極１８上に形成された絶縁膜２０の高さは一般にウェーハ面内において均一ではない。
【００８８】
本実施形態では、第３及び第４実施形態による半導体装置の製造方法において素子分離領域における段差を克服しうる半導体装置の製造方法を示す。
まず、例えば図１（ａ）乃至図１（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、ゲート電極１８が形成されたシリコン基板１０上に層間絶縁膜２６となる絶縁膜を堆積する（図８（ａ））。
【００８９】
次いで、絶縁膜を、素子分離領域のゲート電極１８上のエッチングストッパ膜２２が露出するまでＣＭＰ法によって研磨する（図８（ｂ））。
続いて、ＣＭＰ法による研磨をさらに続け、素子領域１４のゲート電極１８上のエッチングストッパ膜２４が露出するまで絶縁膜を研磨する。このとき、素子分離領域のゲート電極１８上に形成されたエッチングストッパ膜２２、絶縁膜２０を同時に研削し、素子領域１４のゲート電極１８上のエッチングストッパ膜２２が露出したときにシリコン基板１０の表面がほぼ平坦になるようにする（図８（ｃ））。
【００９０】
予め研磨時間を変化してテスト実験をしておき、最適研磨時間を求め、この研磨時間で研磨を行えば、所定の場所で研磨を停止することができる。また、研磨時に発生する研磨音の波長を分析し、研磨面の材質が変化したところで終点を検出する終点検出方法を用いることもできる。
ここで、ゲート電極１８上に形成された絶縁膜２０は、研磨が停止した後も全てのゲート電極１８上を覆っている必要があるので、絶縁膜２０の膜厚は、素子分離膜の膜厚等を考慮して適宜設定することが望ましい。
【００９１】
この後、例えば第４実施形態による半導体装置の製造方法と同様にして半導体装置を製造する。
このように、本実施形態によれば、層間絶縁膜２６を平坦化する際に、素子分離膜１２上のエッチングストッパ膜２４、絶縁膜２０を同時に研磨するので、ゲート電極１８上に形成された絶縁膜２０の高さがウェーハ面内において均一でない場合にも電極４２、４４を自己整合で形成することができる。
［第６実施形態］
本発明の第６実施形態による半導体装置の製造方法を図９を用いて説明する。
【００９２】
図９は本実施形態による半導体装置の製造方法を示す工程断面図である。
本実施形態では、第３及び第４実施形態による半導体装置の製造方法において素子分離領域における段差を克服しうる他の半導体装置の製造方法を示す。
まず、シリコン基板１０上に、例えば通常のＬＯＣＯＳ法により、膜厚約２００ｎｍの素子分離膜１２を形成し、素子領域１４を画定する。
【００９３】
次いで、例えば熱酸化法により、膜厚約５ｎｍのゲート絶縁膜１６を形成する。
続いて、全面にドープトポリシリコン膜を堆積し、素子分離膜１２が露出するまでＣＭＰ法により研磨する。これにより、素子領域１４にはドープトポリシリコン膜４６が埋め込まれ、基板の表面は平坦化される（図９（ａ））。
【００９４】
この後、この基板上にゲート電極１８を形成する。例えば、膜厚約２００ｎｍのドープトポリシリコン膜とシリコン酸化膜よりなる絶縁膜とを連続してＣＶＤ法により堆積した後、リソグラフィ技術及びエッチング技術を用いてこれら積層膜を同一のパターンに加工し、その上面が絶縁膜２０によって覆われたゲート電極１８を形成する。このとき、素子領域１４に埋め込まれたドープトポリシリコン膜４６を同時にパターニングする。
【００９５】
これにより、素子領域１４には、最下層にドープトポリシリコン膜４６を有するゲート電極１８が形成されることになる（図９（ｂ））。素子分離膜１２上の絶縁膜２０の高さと、素子領域１４上の絶縁膜２０の高さは、ドープトポリシリコン膜４６の存在によりほぼ等しくなる。
次いで、例えばＣＶＤ法により、膜厚５０〜２００ｎｍ程度のシリコン窒化膜を堆積し、エッチングストッパ膜２４を形成する。エッチングストッパ膜２４は、後工程で層間絶縁膜をエッチングする際のストッパとして、また、ゲート電極１８の側壁に形成されるサイドウォールとしても利用するものである。
【００９６】
続いて、全面に層間絶縁膜となる絶縁膜を堆積し、その表面を例えばＣＭＰ法により平坦化する。この際、ゲート電極１８上に延在するエッチングストッパ膜２４をストッパとして絶縁膜を研磨し、ゲート電極１８上に延在するエッチングストッパ膜２４を表面に露出させる。絶縁膜２０は、素子分離膜１２が形成されている領域に限らず面内で均一の高さにあるので、ゲート電極１８上の全てのエッチングストッパ膜２４が露出し、表面が平坦化される。
【００９７】
この後、例えば第４実施形態による半導体装置の製造方法と同様にして半導体装置を製造する。
このように本実施形態によれば、素子分離膜１２の段差を予めドープトポリシリコン膜４６によって平坦化しておき、素子領域１４では最下層にドープトポリシリコン膜４６を有するゲート電極１８を形成するので、ゲート電極１８が素子分離膜１２に乗り上げていても第４実施形態による半導体装置の製造方法と同様にして電極４２、４４を自己整合で形成することができる。
［第７実施形態］
本発明の第７実施形態による半導体装置の製造方法を図１０を用いて説明する。
【００９８】
図１０は本実施形態による半導体装置の製造方法を示す工程断面図である。
本実施形態では、第３及び第４実施形態による半導体装置の製造方法において素子分離領域における段差を克服しうる他の半導体装置の製造方法を示す。
まず、シリコン基板１０上に、例えば通常のＬＯＣＯＳ法により素子分離膜１２を形成し、素子領域１４を画定する。例えば、シリコン基板１０上にパッド酸化膜を介して形成されたシリコン窒化膜４８を酸化マスクとしてシリコン基板１０を熱酸化する（図１０（ａ））。
【００９９】
次いで、ＬＯＣＯＳプロセスにおいて酸化のマスクとして用いたシリコン窒化膜４８をストッパに用い、素子分離膜１２をＣＭＰ法により研磨する。これにより、素子領域１４と、素子分離膜１２上とをほぼ平坦にする（図１０（ｂ））。
続いて、例えば第４実施形態による半導体装置の製造方法と同様にして、ゲート電極１８、エッチングストッパ膜２４を形成する。
【０１００】
この後、全面に層間絶縁膜２６となる絶縁膜を堆積し、その表面をＣＭＰ法により平坦化する。この際、ゲート電極１８上に延在するエッチングストッパ膜２４をストッパとして絶縁膜を研磨し、ゲート電極１８上に延在するエッチングストッパ膜２４を表面に露出させる。絶縁膜２０は、素子分離膜１２が形成されている領域に限らず面内で均一の高さにあるので、ゲート電極１８上の全てのエッチングストッパ膜２４が露出し、表面が平坦化される（図１０（ｃ））。
【０１０１】
この後、例えば第４実施形態による半導体装置の製造方法と同様にして半導体装置を製造する。
このように本実施形態によれば、素子分離膜１２を研磨して素子領域１４の高さとほぼ等しくした後にＭＯＳトランジスタを形成するので、ゲート電極１８が素子分離膜１２に乗り上げていても、第４実施形態による半導体装置の製造方法と同様にして電極４２、４４を自己整合で形成することができる。
【０１０２】
なお、上記実施形態では、ＬＯＣＯＳ法により形成した素子分離膜１２を研磨することによってシリコン基板１０の表面を平坦化したが、他の素子分離を用いることもできる。
例えば、素子分離領域に相当するシリコン基板１０の領域に溝を形成し、この溝内に絶縁膜を埋め込み、溝内にのみ絶縁膜を残すように素子領域１４上の絶縁膜を選択的に除去することによって形成したトレンチ素子分離を適用してもよい。
［第８実施形態］
本発明の第８実施形態による半導体装置の製造方法を図１１及び図１２を用いて説明する。
【０１０３】
図１１及び図１２は本実施形態による半導体装置の製造方法を示す工程断面図である。
本実施形態では、第１乃至第４実施形態によるＳＡＣプロセスを配線層間のコンタクトプロセスに適用した半導体装置の製造方法を示す。
本実施形態による半導体装置の製造方法は、３層の配線層を形成する場合に、３層目の配線を、２層目の配線に接続することなく１層目の配線に接続するときに適用することができる。
【０１０４】
まず、下地基板５０上に、所定のパターンを有する配線５４を形成する。
次いで、配線５４上に絶縁膜を堆積してその表面を必要に応じて平坦化し、層間絶縁膜５６を形成する。
ここで、本明細書にいう下地基板とは、シリコン基板自体のみならず、トランジスタなどの素子が形成されたシリコン基板や、さらにこの上層に１層又は２層以上の配線層が形成された構造をも含むものとする。したがって、配線５４は、シリコン基板上に形成された第１層目の配線であってもよいし、第２層目の配線であってもよいし、さらに上層の配線であってもよい。
【０１０５】
続いて、層間絶縁膜５６上に、導電膜と、シリコン窒化膜やアルミナ膜などの絶縁膜とを堆積後、リソグラフィ技術及びエッチング技術を用いてこれら積層膜を同一のパターンに加工し、上面が絶縁膜６０によって覆われた配線５８を形成する（図１１（ａ））。絶縁膜６０は、後工程で層間絶縁膜５６をエッチングする際にマスクとして用いるため、層間絶縁膜５６とはエッチング特性の異なる材料によって構成することが望ましい。
【０１０６】
この後、例えばＣＶＤ法により、シリコン窒化膜よりなるエッチングストッパ膜６２を形成する（図１１（ｂ））。
エッチングストッパ膜６２は後工程で層間絶縁膜をエッチングする際のストッパとして、また、配線５８の側壁に形成されるサイドウォールとしても利用するものである。したがって、かかる役割を果たしうる膜であれば、シリコン窒化膜に限らず、その他の膜を用いてもよい。例えば、アルミナ膜などを適用することができる。
【０１０７】
次いで、全面に層間絶縁膜となる絶縁膜を堆積する。絶縁膜としては、ＣＶＤ法により堆積した絶縁膜を適用してもよいし、ＳＯＧを適用してもよい。
続いて、絶縁膜の表面を平坦化し、表面が平坦化された層間絶縁膜６４を形成する（図１１（ｃ））。絶縁膜としてＢＰＳＧ膜などの軟化温度の低い膜を用いる場合には、例えばメルト工程によって絶縁膜の表面を平坦化することができる。また、絶縁膜の表面をＣＭＰ処理することによって平坦化してもよい。
【０１０８】
ＣＭＰ法により平坦化を行う場合には、エッチングストッパ膜６２をストッパに用い、エッチングストッパ膜６２が露出するまで研磨してもよいし、層間絶縁膜６４が表面に覆われた状態で研磨を停止してもよい。本実施形態では、エッチングストッパ膜６２上に層間絶縁膜６４が残存する場合について説明する。
この後、通常のリソグラフィ技術を用い、配線５４とのコンタクトを設ける領域上に開口部を有するフォトレジスト６６を形成する。
【０１０９】
次いで、フォトレジスト６６をマスクとして異方性エッチングを行い、層間絶縁膜６４をパターニングする（図１２（ａ））。エッチング条件としては、層間絶縁膜６４とエッチングストッパ膜６２との選択比が大きく、エッチングストッパ膜６２が充分にストッパとして機能しうる条件を選択することが望ましい。
続いて、さらに異方性エッチングを行い、層間絶縁膜６２下のエッチングストッパ膜６２をパターニングする。エッチングストッパ膜６２は、配線５８、絶縁膜６０の側壁部にも堆積されているため、層間絶縁膜５６が露出するまでエッチングを進行しても側壁部のエッチングストッパ膜６２は除去されず、サイドウォール６８として残存する（図１２（ｂ））。
【０１１０】
この後、絶縁膜６０及びサイドウォール６８をマスクとして層間絶縁膜５６を異方性エッチングし、配線５４を露出するコンタクトホールを形成する。コンタクトホールは、サイドウォール６８に整合して形成されるので、フォトレジスト６６のパターニングで多少の位置ずれが生じても、配線５４に達するコンタクトホールを開口することができる。
【０１１１】
このように、本実施形態によれば、コンタクトホールを開口する際に用いるエッチングストッパ膜６２によってサイドウォール６８を構成するので、配線５８の間隔を狭めて配置した場合にも、配線５８上層に形成する配線（図示せず）と配線５４とを接続するコンタクトホールを容易に開口することができる。
［第９実施形態］
本発明の第９実施形態による半導体装置の製造方法を図１３及び図１４を用いて説明する。第８実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
【０１１２】
図１３及び図１４は本実施形態による半導体装置の製造方法を示す工程断面図である。
本実施形態では、３層の配線層を形成する場合に、３層目の配線を、２層目の配線に接続することなく１層目の配線に接続する際に適用しうる他の半導体装置の製造方法を示す。
【０１１３】
まず、下地基板５０上に、所定のパターンを有する配線５４を形成する。
次いで、配線５４を覆う層間絶縁膜５６を形成する。
続いて、層間絶縁膜５６上に、導電膜と、シリコン窒化膜やアルミナ膜などの絶縁膜とを堆積後、リソグラフィ技術及びエッチング技術を用いて絶縁膜、導電膜、層間絶縁膜５６を同一のパターンに加工する。こうして、上面が絶縁膜６０によって覆われ、下層にパターニングされた層間絶縁膜５６が形成された配線５８を形成する（図１３（ａ））。
【０１１４】
この後、例えばＣＶＤ法により、シリコン窒化膜よりなるエッチングストッパ膜６２を形成する（図１３（ｂ））。
エッチングストッパ膜６２は後工程で層間絶縁膜をエッチングする際のストッパとして、また、配線５８の側壁に形成されるサイドウォールとしても利用するものである。したがって、かかる役割を果たしうる膜であれば、シリコン窒化膜に限らず、その他の膜を用いてもよい。例えば、アルミナ膜などを適用することができる。
【０１１５】
次いで、全面に層間絶縁膜となる絶縁膜を堆積する。絶縁膜としては、ＣＶＤ法により堆積した絶縁膜を適用してもよいし、ＳＯＧを適用してもよい。
続いて、絶縁膜の表面を平坦化し、表面が平坦化された層間絶縁膜６４を形成する（図１３（ｃ））。
この後、通常のリソグラフィ技術を用い、配線５４とのコンタクトを設ける領域上に開口部を有するフォトレジスト６６を形成する。
【０１１６】
次いで、フォトレジスト６６をマスクとして異方性エッチングを行い、層間絶縁膜６４をパターニングする（図１４（ａ））。エッチング条件としては、層間絶縁膜６４とエッチングストッパ膜６２との選択比が大きく、エッチングストッパ膜６２が充分にストッパとして機能しうる条件を選択することが望ましい。
続いて、さらに異方性エッチングを行い、層間絶縁膜６４下のエッチングストッパ膜６２をパターニングする。エッチングストッパ膜６２は、配線５８、絶縁膜６０の側壁部にも堆積されているため、配線５４が露出するまでエッチングを進行しても側壁部のエッチングストッパ膜６２は除去されず、サイドウォール６８として残存する。
【０１１７】
そして、このエッチングによって配線５８間には配線５４が露出するので、エッチングストッパ膜６２のエッチングによって自己整合でコンタクトホールを開口することができる。
このように、本実施形態によれば、コンタクトホールを開口する際に用いるエッチングストッパ膜６２によってサイドウォール６８を構成するので、配線５８の間隔を狭めて配置した場合にも、配線５４に上層の配線を接続するためのコンタクトホールを容易に開口することができる。
【０１１８】
また、エッチングストッパ膜とサイドウォールを形成する膜とを兼用するので、成膜工程を短縮することができる。
また、サイドウォール形成のためのエッチング工程とエッチングストッパ膜の除去工程とを兼用できるので、エッチング工程を短縮することができる。
これら製造工程の簡略化により、製造コストの低減をも図ることができる。
［第１０実施形態］
本発明の第１０実施形態による半導体装置及びその製造方法を図１５乃至図２２を用いて説明する。
【０１１９】
図１５及び図２０は本実施形態による半導体装置の製造方法を示す平面図、図１６及び図１７は図１５に示す半導体装置のＡ−Ａ′線断面における工程断面図、図１８及び図１９は図１５に示す半導体装置のＢ−Ｂ′線断面における工程断面図、図２１は図２０に示す半導体装置のＣ−Ｃ′線断面における工程断面図、図２２は図２０に示す半導体装置のＤ−Ｄ′線断面における工程断面図である。
【０１２０】
本実施形態では、第４実施形態による半導体装置の製造方法をソース／ドレイン拡散層から電極を引き出すためのコンタクトホールの開口に用い、第８実施形態による半導体装置の製造方法を蓄積電極用のコンタクトホールの開口に用いてＤＲＡＭセルを形成する半導体装置の製造方法を示す。
始めに、ソース／ドレイン拡散層からビット線を引き出すためのコンタクトホールの開口に第４実施形態による半導体装置の製造方法を適用した例を図１５乃至図１９を用いて説明する。
【０１２１】
まず、シリコン基板１００に素子分離膜１０２を形成し、素子領域１０４を画定する。素子領域１０４は、図１５において紙面横方向に延びる長方形形状を有しており（図中、点線）、各素子領域１０４には、２つの転送トランジスタが形成されることになる。
本実施形態では、シリコン基板１００に溝を形成して絶縁膜を埋め込むことにより素子分離膜１０２を形成する、いわゆるトレンチ素子分離法を用いている。トレンチ素子分離法を用いているのは、素子分離膜１０２によって基板表面の平坦性を損なわないためである。トレンチ素子分離法を用いる代わりに、例えば、前述の第５乃至第７実施形態による半導体装置の製造方法を適用してもよい。
【０１２２】
次いで、例えば熱酸化法により、素子領域１０４にゲート絶縁膜１０６を形成する。
続いて、素子領域１０４と直交する方向に延在するワード線１０８を形成する。例えば、ドープトポリシリコン膜とシリコン酸化膜よりなる絶縁膜とを連続してＣＶＤ法により堆積した後、リソグラフィ技術及びエッチング技術を用いてこれら積層膜を同一のパターンに加工し、上面が絶縁膜１１０によって覆われたワード線１０８を形成する（図１６（ａ）、図１８（ａ））。
【０１２３】
この後、ワード線１０８をマスクとしてイオン注入を行い、素子領域にＬＤＤ構造の低濃度拡散層となる不純物ドープ領域１１２を形成する。
次いで、例えばＣＶＤ法によりシリコン窒化膜を堆積し、エッチングストッパ膜１１４を形成する（図１６（ｂ）、図１８（ｂ））。
続いて、全面に層間絶縁膜となる絶縁膜を堆積し、その表面をＣＭＰ法により平坦化する。この際、ワード線１０８上に延在するエッチングストッパ膜１１４をストッパとして絶縁膜を研磨し、ワード線１０８上に延在するエッチングストッパ膜１１４を表面に露出させる。こうして、表面が平坦化された層間絶縁膜１１６を形成する（図１６（ｃ）、図１８（ｃ））。
【０１２４】
この後、通常のリソグラフィ技術を用い、ソース／ドレイン拡散層となる領域上に開口部を有するフォトレジスト１１８を形成する（図１５中、斜線の領域）。
本実施形態による半導体装置の製造方法は、層間絶縁膜１１６をパターニングするフォトレジスト１１８の平面レイアウトに特に特徴がある。すなわち、フォトレジスト１１８は、ワード線１０８と直交する方向に延びる長方形形状の島が複数配列して構成されている。素子領域１０４との関係でいえば、素子領域１０４とほぼ等しい繰り返しパターンを有するフォトレジスト１１８が、ワード線１０８の延在する方向に、素子領域１０４に対して１／４周期ずれて配置されている。
【０１２５】
フォトレジスト１１８は、少なくとも、後工程で引き出し電極を形成しない領域であって、ワード線１０８が延在しない領域を覆う必要がある。本実施形態では、図１５中に×印を付した領域に引き出し電極を形成するため、上記のレイアウトを採用している。上記のパターンを採用することにより、ソース／ドレイン拡散層の領域を露出する開口を、ワード線１０８に対して自己整合で形成することができる。したがって、微細なコンタクトホールを形成するためのパターンを形成する必要がなくなるので、パターンルールを緩くすることができ、描画を容易にすることができる。
【０１２６】
なお、上記のレジストパターンは、単純な一パターンの繰り返しによって構成しているが、このようにすることによって微細なリソグラフィーをさらに容易にすることができる。
従来の方法では、大きさと形状の異なるパターンを開口する際には、大きさと形状の異なる異なった複数のパターンが必要であった。しかし、光を用いた露光技術により微細なレジストパターンを形成するためには、そのパターンは単純な一種類のパターンの繰り返しであることが望ましい。単純な繰り返しパターンにすることにより位相シフト法を採用できるので、微細な露光が非常に容易になるからである。従来方法のように２種類のパターンからなるレジストパターンの場合には、単純な繰り返しパターンとはいえず、位相シフト法を適用するのが困難であった。
【０１２７】
このように、本実施形態によるレジストパターンを用いることにより、微細なリソグラフィーがさらに容易となるので、高集積デバイスに相応しい微細加工が可能となる。
また、このレジストパターンをマスクとして下地をエッチングする場合にも、マイクロローディング効果を抑えてエッチングを安定に行うことができる。すなわち、大きさの異なる開口部を形成する場合、いわゆるマイクロローディング効果により、大きい開口部と小さな開口部とではエッチングのされ方が異なってくる。このため、双方の開口部を安定して開口するための条件（プロセスウィンドウ）が狭くなり、加工が難しくなる。しかし、本実施形態によるレジストパターンは単純な１種類の繰り返しパターンであるので、マイクロローディング効果を抑えて安定にエッチングを行うことができる。
【０１２８】
次いで、フォトレジスト１１８をマスクとして異方性エッチングを行い、層間絶縁膜１１６をパターニングする（図１７（ａ）、図１９（ａ））。
続いて、フォトレジスト１１８を除去し、さらに異方性エッチングを行う。このエッチングは、絶縁膜１１０と層間絶縁膜１１６との高さをほぼ同じにするために、層間絶縁膜１１６とエッチングストッパ膜１１４とのエッチングレートがほぼ等しくなる条件で行うことが望ましい。
【０１２９】
エッチングストッパ膜１１４は、ワード線１０８、絶縁膜１１０の側壁部にも堆積されているため、素子領域１０４にシリコン基板１００が露出するまでエッチングを進行しても側壁部のエッチングストッパ膜１１４は除去されず、サイドウォール１２０として残存する。
この後、ワード線１０８、サイドウォール１２０をマスクとしてイオン注入を行い、素子領域にＬＤＤ構造の高濃度拡散層となる不純物ドープ領域１２２を形成する。ｎ型のトランジスタであれば、例えばＡｓやＰ等のＶ族元素を、ｐ型のトランジスタであれば、例えばＢ等のIII族元素を４×１０15ｃｍ-2程度のドーズ量のでイオン注入する（図１７（ｂ）、図１９（ｂ））。
【０１３０】
次いで、所定の条件で基板を熱処理し、注入した不純物イオンを電気的に活性化する。例えば、１０００℃、１０秒間の短時間アニールにより、不純物の活性化をすることができる。こうして、素子領域１０４にソース／ドレイン拡散層１２４、１２６を形成する。
続いて、電極となる導電膜を全面に堆積し、ＣＭＰ法、或いはバックエッチング技術を用い、コンタクトホール内にのみ導電膜を残す。こうして、ソース／ドレイン拡散層１２４に接続された電極１２８と、ソース／ドレイン拡散層１２６に接続された電極１３０を形成する（図１７（ｃ）、図１９（ｃ））。
【０１３１】
電極１３０は、ソース／ドレイン拡散層１２６とビット線とを接続するための引き出し電極として機能するものであり、ソース／ドレイン拡散層１２６上から素子分離膜１０２上に延在して形成されている（図１５）。
この後、層間絶縁膜１３２を堆積し、電極１３０とビット線とを接続するためのコンタクトホールを開口する。
【０１３２】
次いで、層間絶縁膜１３２上に、ワード線１０８と直交する方向に延在するビット線を形成する。例えば、ビット線となる導電膜と、シリコン窒化膜やアルミナ膜などの絶縁膜とを堆積した後、リソグラフィ技術及びエッチング技術を用いて絶縁膜と導電膜とを同一のパターンに加工し、上面が絶縁膜１３６によって覆われたビット線１３４を形成する。ビット線１３４は、層間絶縁膜１３２に形成されたコンタクトホールを介して電極１３０に接続される。こうして、ソース／ドレイン拡散層１２６に接続されたビット線１３４を形成する（図１９（ｄ））。
【０１３３】
なお、絶縁膜１３２は必ずしも形成する必要はない。絶縁膜１３２及び絶縁膜１３２に形成された開口部により電極１２８とビット線１３４とが平面レイアウトにおいて重なっても、絶縁膜１３２によりショートしなくなるので、パターンを密に形成でき、集積度の向上を図れるが、集積度の向上を必要としない場合には形成する必要はない。
【０１３４】
次に、蓄積電極用のコンタクトホールの開口に第８実施形態による半導体装置の製造方法を適用した例を図２０乃至図２２を用いて説明する。
続いて、例えばＣＶＤ法によりシリコン窒化膜を堆積し、エッチングストッパ膜１３８を形成する。
続いて、全面に層間絶縁膜となる絶縁膜を堆積し、その表面を例えばＣＭＰ法により平坦化する。本実施形態では、エッチングストッパ膜１３８が露出する前で研磨を停止しているが、エッチングストッパ膜１３８をストッパとして研磨を行ってもよい。この場合、レジスト１４２は残存するが、図２２（ａ）の絶縁膜１４０はなくなり、図２２（ｂ）からも絶縁膜１４０はなくなることになる。また、図２２（ｃ）も同様に絶縁膜１４０がなくなり、エッチングストッパ膜１３８もなくなることになる（図２３（ａ）乃至図２３（ｃ））。
【０１３５】
こうして、表面が平坦化された層間絶縁膜１４０を形成する（図２１（ａ）、図２２（ａ））。
この後、通常のリソグラフィ技術を用い、ソース／ドレイン拡散層となる領域上に開口部を有するフォトレジスト１４２を形成する（図２０中、斜線の領域）。
【０１３６】
本実施形態による半導体装置の製造方法は、層間絶縁膜１４０をパターニングするフォトレジスト１４２の平面レイアウトにも特徴がある。すなわち、フォトレジスト１４２は、ワード線１０８と直交する方向に延在するストライプ状のパターンを有している。
フォトレジスト１４２は、少なくとも、後工程で電極を形成しない領域であって、ビット線１３４が延在しない領域を覆う必要がある。本実施形態では、電極１２８に接続された蓄積電極を形成するため、上記のレイアウトを採用している。上記のパターンを採用することにより、電極１２８を露出する開口を、ビット線１３４に対して自己整合で形成することができる。したがって、微細なコンタクトホールを形成するためのパターンを形成する必要がなくなるので、パターンルールを緩くすることができ、描画を容易にすることができる。
【０１３７】
次いで、フォトレジスト１４２をマスクとして異方性エッチングを行い、層間絶縁膜１４０をパターニングする（図２２（ｂ））。
続いて、フォトレジスト１４２を除去し、さらに異方性エッチングを行い、エッチングストッパ膜１３８をエッチングする。エッチングストッパ膜１３８は、ビット線１３４、絶縁膜１３６の側壁部にも堆積されているため、絶縁膜１３２が露出するまでエッチングを進行しても側壁部のエッチングストッパ膜１３８は除去されず、サイドウォール１４４として残存する。
【０１３８】
この後、サイドウォール１４４をマスクとして絶縁膜１３２を異方性エッチングし、電極１２８を露出する（図２１（ｂ）、図２２（ｃ））。
次いで、露出した電極１２８に接続されたキャパシタを形成する。例えば、電極１２８上に突出する蓄積電極１４６を形成した後、その表面に誘電体膜１４８、対向電極１５０を形成することによりキャパシタを形成する（図２１（ｃ））。蓄積電極１４６は、電極１２８を介してソース／ドレイン拡散層１２４に接続される。
【０１３９】
こうして、単位セルが１トランジスタ、１キャパシタよりなるＤＲＡＭを形成する。
このように、本実施形態によれば、ソース／ドレイン拡散層からビット線を引き出すためのコンタクトホールの開口と、ソース／ドレイン拡散層から蓄積電極を引き出すためのコンタクトホールの開口に、第１乃至第９実施形態によるＳＡＣプロセスを適用するので、ＤＲＡＭセルの製造工程を簡略にすることができる。特に、層間絶縁膜にコンタクトホールを設ける際に微細なコンタクトホールを転写する必要がないので、リソグラフィー工程を簡略化するに極めて有効である。
【０１４０】
なお、上記実施形態では、第４実施形態及び第８実施形態による半導体装置に製造方法を例に説明したが、他の実施例による半導体装置の製造方法を上記と同様のＤＲＡＭの製造方法に適用することができる。
また、上記実施形態ではＤＲＡＭの製造方法に適用する例を示したが、本発明はＤＲＡＭの製造方法への適用に限られるものではない。ＳＡＣ構造を適用しうる半導体装置の製造方法に広く適用することができる。
【０１４１】
また、上記第１乃至第１０実施形態による半導体装置の構造及び製造方法における選択材料やプロセス条件は、本明細書に記載のものに限られるものではない。
例えば、ゲート電極の材料はドープトポリシリコン膜に限られるものではなく、シリサイド膜、ポリサイド膜、金属膜その他の導電膜であってもよい。
【０１４２】
また、上記実施形態ではｎ型トランジスタを例に製造方法等を説明したが、ｐ型トランジスタの場合にも同様に適用することができる。
【０１４３】
【発明の効果】
以上の通り、本発明によれば、半導体基板と、半導体基板上に形成された素子分離膜によって画定された素子領域と、素子領域上に形成された第１の配線と、第１の配線の上面及び側面を覆う絶縁膜と、絶縁膜が形成された半導体基板上に形成された層間絶縁膜であって、素子領域を含む領域に、第１の配線の両側の領域に跨るように連続してなる開口部が形成され、両側の領域に、半導体基板を露出する第１及び第２のコンタクトホールが形成された層間絶縁膜と、層間絶縁膜及び／又は絶縁膜上に延在して形成され、素子領域に接続された第２の配線とにより半導体装置を構成するので、リソグラフィー工程におけるルールを緩めて微細な開口を容易に形成することができる。
【０１４４】
また、上記の半導体装置では、第２の配線を、素子領域上に延在する複数の第１の配線の間の素子領域に接続することができる。
また、上記の半導体装置において、絶縁膜と層間絶縁膜とをほぼ等しい高さとし、第２の配線を、層間絶縁膜及び／又は絶縁膜の間に埋め込むことができる。
また、下地基板上に、上面が第１の絶縁膜に覆われた第１の配線を形成する第１の配線形成工程と、第１の配線が形成された下地基板上に、第２の絶縁膜と第３の絶縁膜とを順次堆積する絶縁膜堆積工程と、第２の絶縁膜をストッパとして第３の絶縁膜をエッチングし、第１の配線が形成された領域を含む第１の領域に開口部を形成する開口部形成工程と、開口部内の第２の絶縁膜をエッチングし、第１の配線の側壁に第２の絶縁膜よりなるサイドウォールを形成するとともに、下地基板に接続されるコンタクトホールを第１の配線に整合して形成するコンタクトホール形成工程とを有する半導体装置の製造方法によって半導体装置を製造し、エッチングストッパ膜となる第２の絶縁膜をサイドウォール用の絶縁膜と兼ねるので、ゲート電極の間隔を狭めて配置してもゲート電極間のコンタクト領域が第２の絶縁膜によって埋め込まれることはない。これにより、容易にコンタクトホールを開口することができる。
【０１４５】
また、上記の半導体装置の製造方法において、開口部形成工程では、第１の配線の両側の領域に跨る開口部を形成することによりゲート電極上に微細なパターンを残す必要がないので、リソグラフィー工程の描画ルールを緩くすることができる。
また、上記の半導体装置の製造方法において、絶縁膜堆積工程の後に、第３の絶縁膜表面を後退させ、第１の配線上の第２の絶縁膜の一部を露出させる絶縁膜除去工程を行えば、第１の配線の両側の領域に跨る開口部を第１の配線上で分断し、２以上の開口部を形成することができる。
【０１４６】
また、上記の半導体装置の製造方法において、コンタクトホール形成工程の後に、開口部に埋め込まれ、下地基板に接続された第２の配線を形成する第２の配線形成工程を行えば、開口部を介して下地基板に接続され、第１の配線上で分断された２以上の第２の配線を形成することができる。
また、上記の半導体装置の製造方法において、第２の配線形成工程では下地基板の電気伝導に寄与する不純物を含む第２の配線を形成し、第２の配線からの拡散により下地基板に不純物をドープすれば、第２の配線直下に浅い拡散層を容易に形成することができる。
【０１４７】
また、上記の半導体装置の製造方法において、配線形成工程の前に、下地基板に素子分離膜を形成する素子分離膜形成工程と、素子分離膜によって画定された素子領域の表面が、素子分離膜とほぼ等しい高さになるまで素子分離膜を除去する素子分離膜除去工程とを行えば、素子分離膜の段差の影響を受けることなく、第２の配線を自己整合で形成することができる。
【０１４８】
また、上記の半導体装置の製造方法において、配線形成工程の前に、下地基板に素子分離膜を形成する素子分離膜形成工程と、素子分離膜が形成された下地基板上に第１の導電膜を堆積する第１の導電膜堆積工程と、第１の導電膜が形成された下地基板の表面を、素子分離膜が露出するまで研磨し、素子分離膜によって画定された素子領域に第１の導電膜を埋め込んで平坦化する導電膜埋め込み工程とを行い、第１の配線形成工程では、第１の配線の下に形成された第１の導電膜を第１の配線とほぼ等しいパターンに加工すれば、素子分離膜の段差を第１の導電膜によって埋めることができるので、素子分離膜の段差の影響を受けることなく第２の配線を自己整合で形成することができる。
【０１４９】
また、上記の半導体装置の製造方法において、第１の配線形成工程の前に、下地基板に素子分離膜を形成する素子分離工程を行い、第１の配線形成工程では、素子分離膜によって画定された素子領域上及び素子分離膜上に第１の配線を形成し、絶縁膜除去工程では、素子領域の第１の配線上に形成された第２の絶縁膜が露出するまで後退させれば、素子分離膜の段差の影響を受けることなく、第２の配線を自己整合で形成することができる。
【０１５０】
また、半導体基板上に素子分離膜を形成し、第１の方向に延在し、千鳥配列された複数の素子領域を画定する素子分離膜形成工程と、第１の方向と交わる第２の方向に延在する複数のワード線を、素子領域上にそれぞれ２本づつ延在するように形成するワード線形成工程と、ワード線が形成された半導体基板上に、第１の絶縁膜を堆積する第１の絶縁膜堆積工程と、第１の絶縁膜上に、第２の絶縁膜を堆積する第２の絶縁膜堆積工程と、第２の絶縁膜上に、第１の方向に延在する素子領域間の領域であって、素子領域の一つに交差する２本のワード線の外側に隣接するワード線間の領域を覆うレジストパターンを、素子領域の一つの一方の側に形成するレジストパターン形成工程と、レジストパターンをマスクとし第１の絶縁膜をストッパとして第２の絶縁膜をエッチングし、２本のワード線間の素子領域の一つから素子領域の他方の側に延びる第１の開口部と、隣接して設けられ、互いに異なる素子領域に交差するワード線間の素子領域上に開口された第２の開口部とを形成する開口部形成工程とを有する半導体装置の製造方法により半導体装置を製造することにより、ビット線を引き出すためのコンタクトホールや蓄積電極を引き出すためのコンタクトホールとなる開口部を開口する際のリソグラフィー工程におけるルールを緩めることができる。
【０１５１】
また、上記の半導体装置の製造方法において、第１の開口部及び第２の開口部内の第１の絶縁膜をエッチングし、ワード線の側壁に第１の絶縁膜よりなるサイドウォールを形成するとともに、半導体基板に接続されるコンタクトホールをワード線に整合して形成するコンタクトホール形成工程を更に行うことにより、半導体基板からビット線を引き出すためのコンタクトホールの開口と、半導体基板から蓄積電極を引き出すためのコンタクトホールの開口を容易に形成することができる。
【０１５２】
また、半導体基板上に素子分離膜を形成し、第１の方向に延在し、千鳥配列された複数の素子領域を画定する素子分離膜形成工程と、上面が第１の絶縁膜で覆われたワード線であって、第１の方向と交わる第２の方向に延在する複数のワード線を、素子領域上にそれぞれ２本づつ延在するように形成するワード線形成工程と、ワード線が形成された半導体基板上に、第２の絶縁膜と第３の絶縁膜とを順次堆積する絶縁膜堆積工程と、第３の絶縁膜を平坦化する平坦化工程と、平坦化した第３の絶縁膜上に、第１の方向に延在する素子領域間の領域であって、素子領域の一つに交差する２本のワード線の外側に隣接するワード線間の領域を覆うレジストパターンを、前記素子領域の一つの一方の側に形成するレジストパターン形成工程と、レジストパターンをマスクとし第２の絶縁膜をストッパとして第３の絶縁膜をエッチングし、素子領域の一つに交差する２本のワード線間の素子領域から素子領域の他方の側に延びる第１の開口部と、隣接して設けられ、互いに異なる素子領域に交差するワード線間の素子領域上に開口された第２の開口部とを形成する開口部形成工程と、第１の開口部及び第２の開口部内の第２の絶縁膜をエッチングし、ワード線の側壁に第２の絶縁膜よりなるサイドウォールを形成するとともに、半導体基板に接続されるコンタクトホールをワード線に整合して形成するコンタクトホール形成工程とを有する半導体装置の製造方法によって半導体装置を製造することにより、半導体基板からビット線を引き出すためのコンタクトホールの開口と、半導体基板から蓄積電極を引き出すためのコンタクトホールの開口を容易に形成することができる。また、これらコンタクトホールを開口する際のリソグラフィーでは微細なコンタクトホールのパターンを転写する必要がないので、リソグラフィー工程を簡略化することができる。
【０１５３】
また、半導体基板上に、第１の方向に延在する複数のワード線を形成するワード線形成工程と、ワード線が形成された半導体基板上に、上面が第１の絶縁膜で覆われたビット線であって、第１の方向と交わる第２の方向に延在する複数のビット線を形成するビット線形成工程と、ビット線が形成された半導体基板上に、第２の絶縁膜と第３の絶縁膜とを順次堆積する絶縁膜堆積工程と、第３の絶縁膜の表面を平坦化する平坦化工程と、平坦化した第３の絶縁膜上に、ワード線間の領域を交互に覆うストライプ状のレジストパターンを形成するレジストパターン形成工程と、レジストパターンをマスクとし第２の絶縁膜をストッパとして第３の絶縁膜をエッチングし、ビット線間の領域に複数の開口部を形成する開口部形成工程と、開口部内の第２の絶縁膜をエッチングし、ビット線の側壁に第２の絶縁膜よりなるサイドウォールを形成するとともに、半導体基板に接続されるコンタクトホールをビット線に整合して開口するコンタクトホール形成工程とを有する半導体装置の製造方法によって半導体装置を製造することにより、半導体基板から蓄積電極を引き出すためのコンタクトホールの開口を容易に形成することができる。また、これらコンタクトホールを開口する際のリソグラフィーでは微細なコンタクトホールのパターンを転写する必要がないので、リソグラフィー工程を簡略化することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３】第１実施形態による半導体装置の製造方法の課題を説明する図である。
【図４】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図である。
【図５】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図６】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図７】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図である。
【図８】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図である。
【図９】本発明の第６実施形態による半導体装置の製造方法を示す工程断面図である。
【図１０】本発明の第７実施形態による半導体装置の製造方法を示す工程断面図である。
【図１１】本発明の第８実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１２】本発明の第８実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１３】本発明の第９実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１４】本発明の第９実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１５】本発明の第１０実施形態による半導体装置の製造方法を説明する平面図（その１）である。
【図１６】図１５の半導体装置のＡ−Ａ′線断面における工程断面図（その１）である。
【図１７】図１５の半導体装置のＡ−Ａ′線断面における工程断面図（その２）である。
【図１８】図１５の半導体装置のＢ−Ｂ′線断面における工程断面図（その１）である。
【図１９】図１５の半導体装置のＢ−Ｂ′線断面における工程断面図（その２）である。
【図２０】本発明の第１０実施形態による半導体装置の製造方法を説明する平面図（その２）である。
【図２１】図２０の半導体装置のＣ−Ｃ′線断面における工程断面図である。
【図２２】図２０の半導体装置のＤ−Ｄ′線断面における工程断面図である。
【図２３】図２０の半導体装置のＤ−Ｄ′線断面における工程断面図（変形例）である。
【図２４】ＳＡＣ構造を有する従来の半導体装置を説明する図である。
【図２５】従来の半導体装置の製造方法を示す工程断面図（その１）である。
【図２６】従来の半導体装置の製造方法を示す工程断面図（その２）である。
【図２７】従来の半導体装置の製造方法における課題を説明する図である。
【符号の説明】
１０…シリコン基板
１２…素子分離膜
１４…素子領域
１６…ゲート絶縁膜
１８…ゲート電極
２０…絶縁膜
２２…不純物ドープ領域
２４…エッチングストッパ膜
２６…層間絶縁膜
２８…フォトレジスト
３０…サイドウォール
３２…不純物ドープ領域
３４…コンタクトホール
３６…コンタクトホール
３８…ソース／ドレイン拡散層
４０…ソース／ドレイン拡散層
４２…電極
４４…電極
４６…ドープトポリシリコン膜
４８…シリコン窒化膜
５０…下地基板
５２…層間絶縁膜
５４…電極
５６…層間絶縁膜
５８…電極
６０…絶縁膜
６２…エッチングストッパ膜
６４…層間絶縁膜
６６…フォトレジスト
６８…サイドウォール
１００…シリコン基板
１０２…素子分離膜
１０４…素子領域
１０６…ゲート絶縁膜
１０８…ワード線
１１０…絶縁膜
１１２…不純物ドープ領域
１１４…エッチングストッパ膜
１１６…層間絶縁膜
１１８…フォトレジスト
１２０…サイドウォール
１２２…不純物ドープ領域
１２４…ソース／ドレイン拡散層
１２６…ソース／ドレイン拡散層
１２８…電極
１３０…電極
１３２…層間絶縁膜
１３４…ビット線
１３６…絶縁膜
１３８…エッチングストッパ膜
１４０…層間絶縁膜
１４２…フォトレジスト
１４４…サイドウォール
１４６…蓄積電極
１４８…誘電体膜
１５０…対向電極
２００…シリコン基板
２０２…素子分離膜
２０４…素子領域
２０６…ゲート絶縁膜
２０８…ゲート電極
２１０…絶縁膜
２１２…不純物ドープ領域
２１４…絶縁膜
２１６…サイドウォール
２１８…不純物ドープ領域
２２０…ソース／ドレイン拡散層
２２２…ソース／ドレイン拡散層
２２４…エッチングストッパ膜
２２６…層間絶縁膜
２２８…コンタクトホール
２３０…絶縁膜
２３２…絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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