(57)【特許請求の範囲】
【請求項１】
各々ゲート幅とゲート長の比Ｗ／Ｌが異なり互いにソース・ドレイン経路が並列接続されるとともにドレインが出力端子に接続された複数のＰチャネルＭＯＳトランジスタと、これら複数のＰチャネルＭＯＳトランジスタにそれぞれ対応して設けられ対応するＰチャネルＭＯＳトランジスタのゲートを制御する信号を生成する複数の論理ゲートからなる第１の制御信号生成手段と、各々ゲート幅とゲート長の比が異なり互いにソース・ドレイン経路が並列接続されるとともにドレインが上記出力端子に接続された複数のＮチャネルＭＯＳトランジスタと、これら複数のＮチャネルＭＯＳトランジスタにそれぞれ対応して設けられ対応するＮチャネルＭＯＳトランジスタのゲートを制御する信号を生成する複数の論理ゲートからなる第２の制御信号生成手段とを備え、
上記複数のＰチャネルＭＯＳトランジスタは、これらのトランジスタが導通される際には上記第１の制御信号生成手段からの信号により上記Ｗ／Ｌが小さいものから大きいものへ順次駆動されるとともに、上記複数のＮチャネルＭＯＳトランジスタは、これらのトランジスタが導通される際には上記第２の制御信号生成手段からの信号により上記Ｗ／Ｌが小さいものから大きいものへ順次駆動されるように構成された出力回路において、
上記複数のＰチャネルＭＯＳトランジスタのうち上記Ｗ／Ｌが大きいトランジスタのゲート端子と第１の電源電圧端子との間にはプルダウン用のＮチャネルＭＯＳトランジスタが接続され、該ＮチャネルＭＯＳトランジスタは上記第１の制御信号生成手段からの信号により対応するＰチャネルＭＯＳトランジスタのオン状態への移行の最終段階で導通されて前記ＰチャネルＭＯＳトランジスタのオン状態への移行を速めるように制御されるとともに、上記複数のＮチャネルＭＯＳトランジスタのうち上記Ｗ／Ｌが大きいトランジスタのゲート端子と第２の電源電圧端子との間にはプルアップ用のＰチャネルＭＯＳトランジスタが接続され、該ＰチャネルＭＯＳトランジスタは上記第２の制御信号生成手段からの信号により対応するＮチャネルＭＯＳトランジスタのオン状態への移行の最終段階で導通されて前記ＮチャネルＭＯＳトランジスタのオン状態への移行を速めるように制御されることを特徴とする出力回路。
【請求項２】
上記プルダウン用のＮチャネルＭＯＳトランジスタは対応するＰチャネルＭＯＳトランジスタのゲートに入力される信号をゲートに受け論理しきい値が低く設定された論理ゲートにより制御されるとともに、上記プルアップ用のＰチャネルＭＯＳトランジスタは対応するＮチャネルＭＯＳトランジスタのゲートに入力される信号をゲートに受け論理しきい値が高く設定された論理ゲートにより制御されるように構成されていることを特徴とする請求項１記載の出力回路。
【請求項３】
上記プルダウン用のＮチャネルＭＯＳトランジスタは上記第１の制御信号生成手段からの信号により対応するＰチャネルＭＯＳトランジスタのオフ状態への移行の初期段階で速やかに遮断されて前記ＰチャネルＭＯＳトランジスタのオフ状態への移行を速めるように制御されるとともに、上記プルアップ用のＰチャネルＭＯＳトランジスタは上記第２の制御信号生成手段からの信号により対応するＮチャネルＭＯＳトランジスタのオフ状態への移行の初期段階で速やかに遮断されて前記ＮチャネルＭＯＳトランジスタのオフ状態への移行を速めるように制御されるよう構成されていることを特徴とする請求項１又は２に記載の出力回路。
【請求項４】
上記複数のＮチャネルＭＯＳＦＥＴはゲート幅が２倍ずつ異なるようにそれぞれ構成され、上記複数のＰチャネルＭＯＳＦＥＴもゲート幅が２倍ずつ異なるようにそれぞれ構成されていることを特徴とする請求項１〜３の何れかに記載の出力回路。
【請求項５】
内部からの信号を受け対応する信号を外部に出力する信号出力部に、上記請求項１〜４の何れかに記載の出力回路が設けられていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路技術さらには半導体集積回路の出力回路に関し、特に高周波動作および低ノイズが要求される出力回路に利用して有用な技術に関する。
【０００２】
【従来の技術】
近年、半導体集積回路は２．５Ｖや１．８Ｖのような低電圧化が進められており、電源電圧のノイズマージンに対する要求も厳しくなって来ている。半導体集積回路における電源ノイズに関しては、半導体集積回路の中で比較的大きな電流が流される出力回路における電源ノイズ対策が重要である。
【０００３】
従来、ＣＭＯＳ−ＬＳＩにおける出力回路の低ノイズ化技術としては、例えば図６に示すように、高電圧側の電源電圧端子ＶDDと出力端子としてのパッドＰＡＤとの間に出力トランジスタとして３個のＰチャネルＭＯＳＦＥＴ  ＭＰ１，ＭＰ２，ＭＰ３を並列に接続するとともに、出力パッドＰＡＤと低電圧（接地電位）側の電源電圧端子ＶSSとの間に３個のＮチャネルＭＯＳＦＥＴ  ＭＮ１，ＭＮ２，ＭＮ３を並列に接続し、これにらのＭＯＳＦＥＴのゲート端子を図２（Ａ）に示されているような傾きの異なる信号Ｐ１〜Ｐ３，Ｎ１〜Ｎ３により駆動するようにした技術が知られている。
【０００４】
さらに詳しく説明すると、３個のＰチャネルＭＯＳＦＥＴ  ＭＰ１，ＭＰ２，ＭＰ３は、そのゲート幅Ｗｐ１，Ｗｐ２，Ｗｐ３がＷｐ１＜Ｗｐ２＜Ｗｐ３の関係になるように、また３個のＮチャネルＭＯＳＦＥＴ  ＭＮ１，ＭＮ２，ＭＮ３は、そのゲート幅Ｗｎ１，Ｗｎ２，Ｗｎ３がＷｎ１＜Ｗｎ２＜Ｗｎ３の関係になるように形成される。そして、出力の立上がり時には信号Ｐ１，Ｐ２，Ｐ３によりサイズの小さなＭＯＳＦＥＴ  ＭＰ１からＭＰ２，ＭＰ３の順に、また出力の立下がり時には信号Ｎ１，Ｎ２，Ｎ３によりサイズの小さなＭＮ１からＭＮ２，ＭＮ３の順にそれぞれオンさせて行くことで、図３（Ａ）に示すように出力電流の変化率ｄｉ／ｄｔ（電流波形の傾き）を抑える、つまり電流波形の立下がり立上がりが急峻にならないようにすることで、電流変化に伴なう電源電圧へのノイズを低減するものである。
【０００５】
【発明が解決しようとする課題】
上記従来のノイズ対策を行なった出力回路にあっては、すべての出力ＭＯＳＦＥＴ  ＭＰ１〜ＭＰ３，ＭＮ１〜ＭＮ３が飽和領域で安定に動作する周波数は２０ＭＨｚ程度が限度であり、それ以上の周波数で動作させようとするとゲート幅の最も大きなＭＯＳＦＥＴ  ＭＰ３，ＭＮ３が完全にオンする前に信号が切り替わってしまうため、充分な振幅レベルが得られなくなるという不具合があり、高周波動作には向いていないという欠点があった。
【０００６】
この発明の目的は、電源ノイズに影響を与える出力電流変化率を小さく抑えたまま高周波動作することが可能な出力回路並びにそのような出力回路を搭載した半導体集積回路を提供することにある。
【０００７】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【０００９】
すなわち、各々ゲート幅とゲート長の比Ｗ／Ｌが異なり互いにソース・ドレイン経路が並列接続されるとともにドレインが出力端子に接続された複数のＰチャネルＭＯＳトランジスタ（ＭＰ１〜ＭＰ３）と、これら複数のＰチャネルＭＯＳトランジスタにそれぞれ対応して設けられ対応するＰチャネルＭＯＳトランジスタのゲートを制御する信号を生成する複数の論理ゲート（Ｇ１１〜Ｇ１３）からなる第１の制御信号生成手段と、各々ゲート幅とゲート長の比が異なり互いにソース・ドレイン経路が並列接続されるとともにドレインが上記出力端子に接続された複数のＮチャネルＭＯＳトランジスタ（ＭＮ１〜ＭＮ３）と、これら複数のＮチャネルＭＯＳトランジスタにそれぞれ対応して設けられ対応するＮチャネルＭＯＳトランジスタのゲートを制御する信号を生成する複数の論理ゲート（Ｇ２１〜Ｇ２３）からなる第２の制御信号生成手段とを備え、上記複数のＰチャネルＭＯＳトランジスタ（ＭＰ１〜ＭＰ３）は、これらのトランジスタが導通される際には上記第１の制御信号生成手段からの信号により上記Ｗ／Ｌが小さいものから大きいものへ順次駆動されるとともに、上記複数のＮチャネルＭＯＳトランジスタ（ＭＮ１〜ＭＮ３）は、これらのトランジスタが導通される際には上記第２の制御信号生成手段からの信号により上記Ｗ／Ｌが小さいものから大きいものへ順次駆動されるように構成された出力回路において、上記複数のＰチャネルＭＯＳトランジスタ（ＭＰ１〜ＭＰ３）のうち上記Ｗ／Ｌが大きいトランジスタ（例えばＭＰ３）のゲート端子と第１の電源電圧端子との間にはプルダウン用のＮチャネルＭＯＳトランジスタ（ＭＮ４）が接続され、該ＮチャネルＭＯＳトランジスタは上記第１の制御信号生成手段からの信号により対応するＰチャネルＭＯＳトランジスタ（ＭＰ３）のオン状態への移行の最終段階で導通されて前記ＰチャネルＭＯＳトランジスタ（ＭＰ３）のオン状態への移行を速めるように制御されるとともに、上記複数のＮチャネルＭＯＳトランジスタ（ＭＮ１〜ＭＮ３）のうち上記Ｗ／Ｌが大きいトランジスタ（例えばＭＮ３）のゲート端子と第２の電源電圧端子との間にはプルアップ用のＰチャネルＭＯＳトランジスタ（ＭＰ４）が接続され、該ＰチャネルＭＯＳトランジスタは上記第２の制御信号生成手段からの信号により対応するＮチャネルＭＯＳトランジスタ（ＭＮ３）のオン状態への移行の最終段階で導通されて前記ＮチャネルＭＯＳトランジスタ（ＭＮ３）のオン状態への移行を速めるように制御されるようにしたものである。
【００１０】
上記した手段によれば、オン状態への移行の際にそれぞれ後の方で導通されるＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタがオン状態への移行の最終段階でオン状態への移行を速めるように駆動されるため、動作周波数が高くなっても飽和領域で動作できるようになり、高速動作を保証しつつ電流変化率を抑えて電源電圧へのノイズを低減することができる。
【００１１】
また、望ましくは、上記プルダウン用のＮチャネルＭＯＳトランジスタは対応するＰチャネルＭＯＳトランジスタのゲートに入力される信号をゲートに受け論理しきい値が低く設定された論理ゲートにより制御されるとともに、上記プルアップ用のＰチャネルＭＯＳトランジスタは対応するＮチャネルＭＯＳトランジスタのゲートに入力される信号をゲートに受け論理しきい値が高く設定された論理ゲートにより制御されるように構成する。これにより、オン状態への移行の際にそれぞれ後の方で導通されるＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタがオン状態への移行の最終段階でオン状態への移行を速めるように駆動させる上記プルダウン用のＮチャネルＭＯＳトランジスタおよびプルアップ用のＰチャネルＭＯＳトランジスタの制御信号を比較的簡易な回路で構成することができる。
【００１２】
さらに、望ましくは、上記プルダウン用のＮチャネルＭＯＳトランジスタは上記第１の制御信号生成手段からの信号により対応するＰチャネルＭＯＳトランジスタのオフ状態への移行の初期段階で速やかに遮断されて前記ＰチャネルＭＯＳトランジスタのオフ状態への移行を速めるように制御されるとともに、上記プルアップ用のＰチャネルＭＯＳトランジスタは上記第２の制御信号生成手段からの信号により対応するＮチャネルＭＯＳトランジスタのオフ状態への移行の初期段階で速やかに遮断されて前記ＮチャネルＭＯＳトランジスタのオフ状態への移行を速めるように制御されるよう構成する。これにより、出力信号が変化する際に貫通電流が流れるのを防止することができる。
【００１３】
また、上記複数のＮチャネルＭＯＳトランジスタはゲート幅が２倍ずつ異なるようにそれぞれ構成し、上記複数のＰチャネルＭＯＳトランジスタもゲート幅が２倍ずつ異なるようにそれぞれ構成する。これにより、所望の電流変化率を有するように、各ＭＯＳトランジスタを駆動する信号を生成する第１の制御信号生成手段および第２の制御信号生成手段を比較的容易に設計することができる。
【００１４】
さらに、本発明は、内部からの信号を受け対応する信号を外部に出力する信号出力部に、上記のような構成を有する出力回路を設けるようにしたものである。これにより、高周波動作で低ノイズが要求される出力回路を有する半導体集積回路を実現することができる。
【００１５】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００１６】
図１は、本発明を適用した出力回路の一実施例を示す回路構成図である。
【００１７】
この実施例の出力回路は、例えば振幅が０Ｖ〜３．３ＶのＬＶ−ＴＴＬインタフェースに利用して有効な出力回路であり、高電圧側の電源電圧端子ＶDDと出力端子としてのパッドＰＡＤとの間に並列に接続された３個のＰチャネルＭＯＳＦＥＴ  ＭＰ１，ＭＰ２，ＭＰ３と、出力パッドＰＡＤと低電圧側の電源電圧端子ＶSS（接地電位）との間に並列に接続された３個のＮチャネルＭＯＳＦＥＴ  ＭＮ１，ＭＮ２，ＭＮ３とにより構成されており、単結晶シリコンのような半導体基板１００上に形成される。
【００１８】
さらに詳しく説明すると、３個のＰチャネルＭＯＳＦＥＴ  ＭＰ１，ＭＰ２，ＭＰ３は、そのゲート幅Ｗｐ１，Ｗｐ２，Ｗｐ３がＷｐ１＜Ｗｐ２＜Ｗｐ３の関係（例えばＷｐ１：Ｗｐ２：Ｗｐ３＝１：２：４）になるように、また３個のＮチャネルＭＯＳＦＥＴ  ＭＮ１，ＭＮ２，ＭＮ３は、そのゲート幅Ｗｎ１，Ｗｎ２，Ｗｎ３がＷｎ１＜Ｗｎ２＜Ｗｎ３の関係（例えばＷｎ１：Ｗｎ２：Ｗｎ３＝１：２：４）になるように形成される。なお、ここでは、ゲート長を一定としゲート幅の比で各ＭＯＳＦＥＴの関係を表わしたが、一般にはＭＯＳＦＥＴの特性をゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌで表わすことができるので、Ｗ／Ｌが１：２；：４となるようにしてもよい。
【００１９】
そして、この実施例の出力回路は、出力の立上がり時においてはサイズの小さなＭＯＳＦＥＴ  ＭＰ１からＭＰ２，ＭＰ３の順に、また出力の立下がり時にはサイズの小さなＭＮ１からＭＮ２，ＭＮ３の順にそれぞれオンさせることができるように、図２に示すように立ち下がりの傾きが異なる信号Ｐ１，Ｐ２，Ｐ３を形成するインバータＧ１１，Ｇ１２，Ｇ１３と、立ち上がりの傾きが異なる信号Ｎ１，Ｎ２，Ｎ３を形成するインバータＧ２１，Ｇ２２，Ｇ２３とが設けられ、これらのインバータの出力信号が各ＭＯＳＦＥＴ  ＭＰ１〜ＭＰ３，ＭＮ１〜ＭＮ３のゲート端子に供給され制御される。具体的には、信号Ｐ１〜Ｐ３はＰ１，Ｐ２，Ｐ３の順に立ち下がりの傾きが小さくなり、信号Ｎ１〜Ｎ３はＮ１，Ｎ２，Ｎ３の順に立上がりの傾きが小さくなるように各インバータＧ１１〜Ｇ１３，Ｇ２１〜Ｇ２３が構成されている。
【００２０】
さらに、この実施例の出力回路においては、最もサイズの大きな上記ＭＯＳＦＥＴ  ＭＰ３のゲート端子と電源電圧端子ＶSSとの間にプルダウン用のＮチャネルＭＯＳＦＥＴ  ＭＮ４が、また最もサイズの大きな上記ＭＯＳＦＥＴ  ＭＮ３のゲート端子と電源電圧端子ＶDDとの間にプルアップ用のＰチャネルＭＯＳＦＥＴ  ＭＰ４が接続されている。そして、これらのＭＯＳＦＥＴ  ＭＮ４，ＭＰ４は、ＭＰ３，ＭＮ３を駆動するインバータＧ１３，Ｇ２３の出力信号を反転するインバータＧ１４，Ｇ２４により制御される。
【００２１】
しかも、これらのインバータＧ１４，Ｇ２４は、通常のインバータは論理しきい値がＶDD／２であるのに対し、Ｇ１４の論理しきい値電圧ＶLT1はＶDD／２よりも低くなるように、またＧ２４の論理しきい値電圧ＶLT2はＶDD／２よりも高くなるように形成されている。インバータの論理しきい値電圧をＶDD／２よりも低くするには、例えばインバータを構成するＰチャネルＭＯＳＦＥＴのゲート幅よりもＮチャネルＭＯＳＦＥＴのゲート幅が大きくなるように設計することにより、また論理しきい値電圧を高くするには、インバータを構成するＮチャネルＭＯＳＦＥＴのゲート幅よりもＰチャネルＭＯＳＦＥＴのゲート幅が大きくなるように設計することにより容易に実現できる。
【００２２】
以上の構成に加え、図１の実施例の出力回路においては、それぞれ異なるタイミングで動作されるＭＯＳＦＥＴ  ＭＰ１〜ＭＰ３のソース端子が接続される電源電圧端子（電源ライン）ＶDDがそれぞれ別個の電源電圧端子ＶDD1，ＶDD2，ＶDD3に接続されるとともに、ＭＮ１〜ＭＮ３のソース端子が接続される電源電圧端子（電源ライン）ＶSSもそれぞれ別個の電源電圧端子ＶSS1，ＶSS2，ＶSS3に接続されることにより、電源電圧にノイズがのりにくいようにされている。
【００２３】
次に、図１の実施例の出力回路の動作を説明する。
【００２４】
この実施例の出力回路は、出力の立上がり時には、図２（Ｂ）のＴ１期間に示すように、インバータＧ１１〜Ｇ１３からの信号Ｐ１〜Ｐ３がＰ１，Ｐ２，Ｐ３の順に立ち下がりの傾きが小さくされることにより、ＭＯＳＦＥＴ  ＭＰ１〜ＭＰ３はＭＰ１，ＭＰ２，ＭＰ３の順にオンされ、出力信号Ｖｏｕｔはロウレベルからハイレベルに変化される。そして、この実施例においては、最もサイズの大きな上記ＭＯＳＦＥＴ  ＭＰ３のゲート端子と電源電圧端子ＶSSとの間に接続されたプルダウン用のＮチャネルＭＯＳＦＥＴ  ＭＮ４が、ＭＰ３を駆動する信号Ｐ３を入力とする低論理しきい値のインバータＧ１４により駆動されるように構成されている。
【００２５】
そのため、図２（Ｂ）に示すように信号Ｐ２がほぼ完全に立ち下がったタイミングｔ１でインバータＧ１４の出力がハイレベルに変化してプルダウン用のＭＯＳＦＥＴ  ＭＮ４をオンさせる。これによって、出力ＭＯＳＦＥＴ  ＭＰ３はこのプルダウン用のＭＯＳＦＥＴ  ＭＮ４がない場合よりも急激にオフ状態からオン状態へと駆動され、負荷容量ＣLに対する充電が急速に行われる。
【００２６】
一方、出力の立上がり時には、図２（Ｂ）のＴ２期間に示すように、インバータＧ２１〜Ｇ２３からの信号Ｎ１〜Ｎ３がＮ１，Ｎ２，Ｎ３の順に立ち上がりの傾きが小さくされることにより、ＭＯＳＦＥＴ  ＭＮ１〜ＭＮ３はＭＮ１，ＭＮ２，ＭＮ３の順にオンされ、出力信号Ｖｏｕｔはハイレベルからロウレベルに変化される。そして、この実施例においては、最もサイズの大きな上記ＭＯＳＦＥＴ  ＭＮ３のゲート端子と電源電圧端子ＶDDとの間に接続されたプルアップ用のＰチャネルＭＯＳＦＥＴ  ＭＰ４がＭＮ３を駆動する信号Ｎ３を入力とする高論理しきい値のインバータＧ２４により駆動されるように構成されている。
【００２７】
そのため、図２（Ｂ）に示すように信号Ｎ２がほぼ完全に立ち上がったタイミングｔ２でインバータＧ２４の出力がロウレベルに変化してプルアップ用のＭＯＳＦＥＴ  ＭＰ４をオンさせる。これによって、出力ＭＯＳＦＥＴ  ＭＮ３はこのプルアップ用のＭＯＳＦＥＴ  ＭＰ４がない場合よりも急激にオフ状態からオン状態へと駆動され、負荷容量ＣLからの充電電荷の引き抜きが急速に行われる。
【００２８】
その結果、５０ＭＨｚのような高い周波数で出力回路を動作させる場合にも、出力ＭＯＳＦＥＴ  ＭＰ１〜ＭＰ３，ＭＮ１〜ＭＮ３が充分に飽和領域で動作するようになり、例えば５０ｐＦ程度の負荷容量ＣLであれば、出力電流の変化は図３（Ｂ）に示すようになり、２０ｎ秒のような短い時間で負荷容量ＣLの充放電が可能となり、高速動作しても所望の出力振幅が得られるようになる。
【００２９】
しかも、ＭＯＳＦＥＴ  ＭＮ４またはＭＰ４がオンする前は図２（Ｂ）に示すような傾きの異なる信号Ｐ１〜Ｐ３またはＮ１〜Ｎ３により、ＭＰ１→ＭＰ２→ＭＰ３またはＭＮ１→ＭＮ２→ＭＮ３の順にオンされるため、出力電流の変化率ｄｉ／ｄｔ（電流波形の傾き）を抑え、従来の出力回路と同様に電源電圧にノイズがのらないように動作することができる。
【００３０】
さらに、図１の出力回路においては、出力ＭＯＳＦＥＴ  ＭＰ１〜ＭＰ３を駆動する信号Ｐ１〜Ｐ３がＰ１，Ｐ２，Ｐ３の順に立ち下がりの傾きは小さくなり、かつ信号Ｐ１，Ｐ２，Ｐ３の立上がりは図２（Ｂ）に示すように、ほぼ同時でＮ１，Ｎ２，Ｎ３よりも早いタイミングとなるようにしている。これにより、ＰチャネルＭＯＳＦＥＴ  ＭＰ１〜ＭＰ３とＮチャネルＭＯＳＦＥＴ  ＭＮ１〜ＭＮ３が同時にオン状態になって貫通電流が流れないようにしている。
【００３１】
ところで、１つのＰチャネルＭＯＳＦＥＴと１つのＮチャネルＭＯＳＦＥＴとからなる通常のＣＭＯＳインバータにあっては、出力信号の立下がり速度を遅くすると、これに応じて立上がり速度も遅くなる。従って、出力ＭＯＳＦＥＴ  ＭＰ１〜ＭＰ３を駆動する信号Ｐ１，Ｐ２，Ｐ３を形成するインバータとして、１つのＰ−ＭＯＳと１つのＮ−ＭＯＳからなる通常のＣＭＯＳインバータを使用すると同様な不具合が生じるので好ましくない。
【００３２】
図４には、立下がりはＰ１，Ｐ２，Ｐ３の順に立ち下がりの傾きが小さくなり立上がりはほぼ同時でかつ急峻に行われる信号Ｐ１，Ｐ２，Ｐ３を形成するインバータＧ１１〜Ｇ１３の具体例を示す。この実施例のインバータＧ１１〜Ｇ１３は、１つのＰチャネルＭＯＳＦＥＴに対して複数個のＮチャネルＭＯＳＦＥＴが直列に接続されてなり、しかもインバータＧ１１，Ｇ１２，Ｇ１３の順に直列Ｎ−ＭＯＳの数が多くなるように構成されている。
【００３３】
そして、直列Ｎ−ＭＯＳのうち１つのゲート端子には、Ｐ−ＭＯＳのゲート端子に入力される信号と同じ入力信号が印加され、残りのＮ−ＭＯＳのゲート端子は電源電圧端子ＶDDに接続され、抵抗として作用するように構成されている。これによって、立下がり時には直列のＮ−ＭＯＳに電流が流れて、Ｐ１，Ｐ２，Ｐ３の順に立ち下がりの傾きが小さくなり、立上がり時にＮ−ＭＯＳがオフされＰ−ＭＯＳがオンされることによりほぼ同時でかつ急峻に信号が変化する信号Ｐ１，Ｐ２，Ｐ３を形成することができる。
【００３４】
図５には、立下がりはＮ１，Ｎ２，Ｎ３の順に立ち上がりの傾きが小さくなり立下がりはほぼ同時かつ急峻に行われる信号Ｎ１，Ｎ２，Ｎ３を形成するインバータＧ２１〜Ｇ２３の具体例を示す。この実施例のインバータＧ２１〜Ｇ２３は、１つのＮチャネルＭＯＳＦＥＴに対して複数個のＰチャネルＭＯＳＦＥＴが直列に接続されてなり、しかもインバータＧ２１，Ｇ２２，Ｇ２３の順に直列Ｐ−ＭＯＳの数が多くなるように構成されている。
【００３５】
そして、直列Ｐ−ＭＯＳのうち１つのゲート端子には、Ｎ−ＭＯＳのゲート端子に入力される信号と同じ入力信号が印加され、残りのＰ−ＭＯＳのゲート端子は電源電圧端子ＶSSに接続され、抵抗として作用するように構成されている。これによって、立下がり時には直列のＮ−ＭＯＳに電流が流れて、Ｎ１，Ｎ２，Ｎ３の順に立ち上がりの傾きが小さくなり、立下がり時にはＮ−ＭＯＳがオフされＰ−ＭＯＳがオンされることによりほぼ同時かつ急峻に信号が変化する信号Ｎ１，Ｎ２，Ｎ３を形成することができる。
【００３６】
前述したのと同様の理由により、ＭＰ３のゲートに接続されたプルダウン用ＭＯＳＦＥＴ  ＭＮ４およびＭＮ３のゲート端子に接続されたプルアップ用ＭＯＳＦＥＴ  ＭＰ４を駆動する信号を形成するインバータＧ１４，Ｇ２４として、１対の直列形態のＰ−ＭＯＳとＮ−ＭＯＳとからなる通常のＣＭＯＳインバータを使用して、信号Ｐ３，Ｎ３のように立下がり最後もしくは立上がり最後に急に変化させるように設計すると、図２（Ｂ）に破線で示すようにＰ１，Ｐ２やＮ１，Ｎ２に比べて変化のタイミングが送れてしまう。その結果、出力回路に貫通電流が流れてしまうこととなる。
【００３７】
そこで、図４および図５の実施例では、立下がりの最後もしくは立上がりの最後に急に変化し逆の変化のときは他の信号Ｐ１，Ｐ２やＮ１，Ｎ２と同時に変化することが可能な信号Ｐ３，Ｎ３を形成できるようにするための補助回路ＡＳＴ１，ＡＳＴ２が、インバータＧ１４，Ｇ２４の近傍に設けられている。
【００３８】
低論理しきい値のインバータＧ１４の近傍に設けられた補助回路ＡＳＴ１は、図４に示すように、プルダウン用ＭＯＳＦＥＴ  ＭＮ４のゲート端子と電源電圧端子ＶSSとの間に接続されたＮチャネルＭＯＳＦＥＴ  ＭＮ５とこのＭＮ５のゲート端子を制御するインバータＧ１５とから構成されている。インバータＧ１５の論理しきい値は通常のＶDD／２であり、入力信号は信号Ｐ３を生成するインバータＧ１３の入力信号と同一の信号Ｐ０である。
【００３９】
従って、信号Ｐ０がロウレベルからハイレベルに変化する際には、インバータＧ１５はＧ１３よりも先にその出力がロウレベルに変化することで、インバータＧ１４の出力信号が変化する前にＭＯＳＦＥＴ  ＭＮ５をオフ状態にさせる。そのため、このとき補助回路ＡＳＴ１は信号Ｐ３の変化にほとんど影響を与えない。しかるに、信号Ｐ０がハイレベルからロウレベルに変化する際には、インバータＧ１４の出力が変化する前にＧ１５の出力がハイレベルに変化することで、ＭＯＳＦＥＴ  ＭＮ５をオン状態にさせる。
【００４０】
これによって、プルダウン用ＭＯＳＦＥＴ  ＭＮ４がオフされ、インバータＧ１４の出力信号が変化する前にプルダウン用ＭＯＳＦＥＴ  ＭＮ４による信号Ｐ３への影響をなくすことができる。つまり、信号Ｐ０がロウレベルからハイレベルに変化する際には、本実施例の出力回路における信号Ｐ３による出力ＭＯＳＦＥＴ  ＭＰ３の駆動は、インバータＧ１４とプルダウン用ＭＯＳＦＥＴ  ＭＮ４が設けられていない図６の従来の出力回路とほぼ同様に行なわれるようになる。
【００４１】
高論理しきい値のインバータＧ２４の近傍に設けられた補助回路ＡＳＴ２は、図５に示すように、プルアップ用ＭＯＳＦＥＴ  ＭＰ４のゲート端子と電源電圧端子ＶDDとの間に接続されたＰチャネルＭＯＳＦＥＴ  ＭＰ５とこのＭＰ５のゲート端子を制御するインバータＧ２５とから構成されている。インバータＧ２５の論理しきい値は通常のＶDD／２であり、入力信号は信号Ｎ３を生成するインバータＧ２３の入力信号と同一の信号Ｎ０である。
【００４２】
従って、信号Ｎ０がハイレベルからロウレベルに変化する際には、インバータＧ２５はＧ２３よりも先にその出力がハイレベルに変化することで、インバータＧ２４の出力信号が変化する前にＭＯＳＦＥＴ  ＭＰ５をオフ状態にさせる。そのため、このとき補助回路ＡＳＴ２は信号Ｎ３の変化にほとんど影響を与えない。しかるに、信号Ｎ０がロウレベルからハイレベルに変化する際には、インバータＧ２４の出力が変化する前にＧ２５の出力がロウレベルに変化することで、ＭＯＳＦＥＴ  ＭＰ５をオン状態にさせる。
【００４３】
これによって、プルアップ用ＭＯＳＦＥＴ  ＭＰ４がオフされ、インバータＧ２４の出力信号が変化する前にプルアップ用ＭＯＳＦＥＴ  ＭＰ４による信号Ｎ３への影響をなくすことができる。つまり、信号Ｎ０がロウレベルからハイレベルに変化する際には、本実施例の出力回路における信号Ｎ３による出力ＭＯＳＦＥＴ  ＭＮ３の駆動は、インバータＧ２４とプルアップ用ＭＯＳＦＥＴ  ＭＰ４が設けられていない図６の従来の出力回路とほぼ同様に行なわれるようになる。
【００４４】
なお、本発明に係る出力回路は電源電圧へのノイズを低減することを重視して設計されている回路であるので、複数の出力回路が一斉に動作することが多い例えばバスを駆動する出力バッファなどに適用すると特に有効である。また、本発明に係る出力回路は、出力ＭＯＳＦＥＴ  ＭＰ１〜ＭＰ３およびＭＮ１〜ＭＮ３が同時にオフ状態にされて出力がハイインピーダンス状態をとり得るように構成されるトライステートの出力バッファに利用することもできる。
【００４５】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４６】
例えば、実施例においては、最もサイズの大きな出力ＭＯＳＦＥＴ  ＭＰ３，ＭＮ３のゲート端子にそれぞれプルダウン用のＭＯＳＦＥＴ  ＭＮ１４とプルアップ用のＭＯＳＦＥＴ  ＭＰ１４を設けているが、サイズが最大でないＭＰ２やＭＮ２のゲート端子にそれぞれプルダウン用のＭＯＳＦＥＴ  ＭＮ１４とプルアップ用のＭＯＳＦＥＴ  ＭＰ１４を設けるようにしても良い。
【００４７】
また、実施例においては、サイズの異なる３個の出力ＭＯＳＦＥＴをそれぞれ並列に接続した出力回路を示したが、サイズの異なる２個の出力ＭＯＳＦＥＴをそれぞれ並列に接続した出力回路や４個以上の出力ＭＯＳＦＥＴをそれぞれ並列に接続した出力回路に対しても同様に適用することができる。
【００４８】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＬＶ−ＴＴＬインタフェースの出力回路を例にとって説明したが、この発明はそれに限定されるものでなく、例えば、２．５ＶＣＭＯＳインタフェースやＳＳＴＬインタフェースの出力回路を有する半導体集積回路その他低ノイズで高周波動作が要求される半導体集積回路の出力回路に広く利用することができる。
【００４９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００５０】
すなわち、本発明に従うと、電源ノイズに影響を与える出力電流変化率を小さく抑えたまま高周波動作することが可能な出力回路並びにそのような出力回路を備えた半導体集積回路を実現することができるという効果がある。
【図面の簡単な説明】
【図１】本発明を適用して好適な出力回路の一実施例を示す回路図である。
【図２】（Ａ）は従来の低ノイズ型出力回路における制御信号のタイミングを示すタイミングチャート、（Ｂ）は実施例の出力回路における制御信号のタイミングを示すタイミングチャートである。
【図３】（Ａ）は従来の低ノイズ型出力回路における出力電流の変化を示す電流波形図、（Ｂ）は実施例の出力回路における出力電流の変化を示す電流波形図である。
【図４】実施例の出力回路のＰ−ＭＯＳ側の制御信号を生成するインバータ等の具体的な回路例を示す回路図である。
【図５】実施例の出力回路のＮ−ＭＯＳ側の制御信号を生成するインバータ等の具体的な回路例を示す回路図である。
【図６】従来の低ノイズ型出力回路の一例を示す回路図である。
【符号の説明】
ＭＰ１〜ＭＰ３  出力用ＰチャネルＭＯＳＦＥＴ
ＭＮ１〜ＭＮ３  出力用ＮチャネルＭＯＳＦＥＴ
ＭＰ４          プルアップ用ＰチャネルＭＯＳＦＥＴ
ＭＮ４          プルダウン用ＮチャネルＭＯＳＦＥＴ
ＰＡＤ          出力端子（パッド）
Ｐ１〜Ｐ３      出力ＭＯＳＦＥＴのゲート制御信号
Ｎ１〜Ｎ３      出力ＭＯＳＦＥＴのゲート制御信号
Ｇ１１〜Ｇ１３  第１の制御信号生成手段を構成する論理ゲート
Ｇ２１〜Ｇ２３  第２の制御信号生成手段を構成する論理ゲート
Ｇ１４          低論理しきい値のインバータ
Ｇ２４          高論理しきい値のインバータ
ＡＳＴ１，ＡＳＴ２    補助回路
【図１】
0004129349.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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