(57)【特許請求の範囲】
【請求項１】
トリム素子を包含した回路デバイスをトリムするための方法であって、
オンライン動作モードで１つ又は複数のトリムビットシーケンスを前記回路デバイスに印加する工程と、
前記回路デバイスに印加された前記トリムビットシーケンスの各々から前記回路デバイスに及ぼされる影響を、前記トリム素子のいずれをも物理的に変更することなく、前記オンライン動作モードで評価する工程と、
所望の試験結果を達成するのに必要とされる１つ又は１つ以上の最適トリムビットシーケンスを前記オンライン動作モードで決定する工程と、
前記回路デバイスの１つ又は１つ以上のトリム素子を前記決定された１つ又は１つ以上の最適トリムビットシーケンスに従ってオフライン動作モードで不可逆的に調節する工程と、
を有し、
前記回路デバイスを前記オンライン動作モード中に外部の電気的測定装置に接続し、前記オフライン動作モード中に前記外部の電気的測定装置から外すことを特徴とする方法。
【請求項２】
前記１つ又は１つ以上の最適トリムビットシーケンスを代表するデータベースを創生し記憶させる工程を含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記オンライン動作モードで得られた情報のデータベースを創生し記憶させる工程を含むことを特徴とする請求項１に記載の方法。
【請求項４】
前記オンライン動作モードで得られた情報のデータベースを創生し記憶させる工程を含むことを特徴とする請求項２に記載の方法。
【請求項５】
前記データベースは、ウエーハマップから成ることを特徴とする請求項２に記載の方法。
【請求項６】
前記データベースは、ウエーハマップから成ることを特徴とする請求項３に記載の方法。
【請求項７】
前記データベースは、ウエーハマップから成ることを特徴とする請求項４に記載の方法。
【請求項８】
トリムビットシーケンスの評価を完了した後、前記オンライン動作モードを不可逆的に使用不能にし、前記オフライン動作モードを不可逆的に使用可能にすることを特徴とする請求項１に記載の方法。
【請求項９】
回路デバイスをトリムするために使用するトリミング回路において、
このトリミング回路が、１つ又は１つ以上のトリム素子と、１つ又は１つ以上のトリムビットサブ回路とを含み、
前記トリムビットサブ回路のそれぞれが前記トリム素子の一つを含んでおり、
このトリミング回路がオンライン動作モードに選択されている期間、前記トリムビットサブ回路に結合した関連回路が有効動作状態になっており、
この有効動作状態になった前記関連回路が、このトリミング回路の外部からの入力データに有する１つ又は１つ以上のトリムビットシーケンスを受け入れて、且つ、前記１つ又は１つ以上のトリムビットシーケンスを、前記トリム素子のいずれをも物理的に変更しないで、前記回路デバイスに印加することを特徴とするトリミング回路。
【請求項１０】
前記関連回路が、前記トリムビットシーケンスの外部からの入力又はプログラミングを可能にするためのシフトレジスターを含むことを特徴とする請求項９に記載のトリミング回路。
【請求項１１】
前記シフトレジスターは、１つ又は１つ以上のトリムビットサブ回路から成ることを特徴とする請求項１０に記載のトリミング回路。
【請求項１２】
前記トリムビットサブ回路の各々が、特定の１つのトリムビットに関連づけされ、前記トリムビットサブ回路の各々が、１つ又は１つ以上のトリム素子に関連づけされることを特徴とする請求項１１に記載のトリミング回路。
【請求項１３】
前記１つ又は１つ以上のトリムビットサブ回路の各々は、双安定フリップフロップ回路から成ることを特徴とする請求項１２に記載のトリミング回路。
【請求項１４】
前記１つ又は１つ以上のトリム素子は、１つ又は１つ以上のヒューズから成ることを特徴とする請求項１２に記載のトリミング回路。
【請求項１５】
前記１つ又は１つ以上のヒューズは、１つ又は１つ以上のポリシリコンヒューズであることを特徴とする請求項１４に記載のトリミング回路。
【請求項１６】
前記１つ又は１つ以上のヒューズは、１つ又は１つ以上の金属ヒューズであることを特徴とする請求項１４に記載のトリミング回路。
【請求項１７】
前記１つ又は１つ以上のトリム素子は、１つ又は１つ以上のツェナーダイオードから成ることを特徴とする請求項１２に記載のトリミング回路。
【請求項１８】
前記１つ又は１つ以上のトリム素子は、１つ又は１つ以上のメモリー回路から成ることを特徴とする請求項１２に記載のトリミング回路。
【請求項１９】
前記１つ又は１つ以上のトリムビットサブ回路の各々は、上方及び下方電源レールのうちの選択された一方に接続された電流源と、上方及び下方電源レールの他方に接続されたスイッチと、前記電流源とスイッチとの間に接続されたヒューズと、から成ることを特徴とする請求項９に記載のトリミング回路。
【請求項２０】
前記１つ又は１つ以上のトリムビットサブ回路の各々は、前記双安定フリップフロップ回路のうちの、前記トリム素子に関連づけられた双安定フリップフロップ回路に直列に接続された２つのヒューズから成ることを特徴とする請求項１３に記載のトリミング回路。
【請求項２１】
前記１つ又は１つ以上のトリム素子は、前記トリミング回路の前記オンライン動作モードを不可逆的に使用不能にし、前記トリミング回路のオフライン動作モードを不可逆的に使用可能にする働きをすることを特徴とする請求項９に記載のトリミング回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に、集積回路の製造に関し、特に、集積回路の製造後その構成素子（以下、単に「素子」とも称する）をトリムする（回路の素子の容量やインダクタンスや抵抗等を微調整する）ための方法に関する。本発明は、又、回路の性能パラメータを調節するためにトリミングを用いるハイブリッド回路、アセンブルドボード回路，及び、他のいろいろなタイプの電気回路に関する。
【０００２】
【従来の技術】
集積回路の製造工程は、一定範囲の許容値を有するパラメータによって特徴づけられる電気的性能を有する回路デバイスを産出する。回路デバイスのための製造工程パラメータの範囲が、その結果として仕様書が許容する範囲より広い範囲の機能パラメータを有する集積回路を産出した場合は、その回路の機能パラメータが仕様書要件を充足するようにするために、その集積回路内の素子をトリミング又は調節することが必要になる。又、回路内に含まれる構成素子及び、又はモジュールが、回路全体の性能目標を充足するのに充分に厳密でない範囲のパラメータを示す場合がある。そのような事態は、個々の素子及び、又はモジュールがそれらの個々の仕様を充足している、いないに拘わらず、発生することがある。
【０００３】
集積回路をトリムするための方法及び回路としては、例えば米国特許第４，８１４，６４０号、５，４４６，４０７号、５，７９３，６７４号、５，９９１，２１９号及び６，０１１，４２５号等に開示されているように、従来幾つかの従来技術が知られている。これらの従来技術は、通常、不揮発性メモリセル（記憶素子）の使用、ツェナーダイオードのザッピング（ｚａｐｐｉｎｇ）、又はポリシリコン又は金属ヒューズの切断を伴う。これらの従来技術の方法に共通する１つの要件は、トリミングを自動試験装置（ＡＴＥ機）で実施しなければならないことである。まず最初に、製造された回路を試験し、そのパラメータを評価する。１つの特定のパラメータがその仕様範囲から逸脱している場合は、第１のトリムビットを調節する。そのパラメータを再度ＡＴＥ機で試験し、必要ならば、別のトリムビットを調節することによって新しいトリミング工程（「トリム工程」とも称する）を実施する。その特定のパラメータが仕様範囲内に入るまで、あるいは、トリム能力が使い尽くされるまでこのサイクルを繰り返す。
【０００４】
従来周知のどのトリミング操作（「トリム操作」とも称される）にも、２つの大きな欠点がある。第１に、トリムのプログラミング（プログラム作成）を最善推測法に依存しており、各パラメータについて、最初のトリミング工程も、それ以後のどのトリミング工程も、最善推測法による方法が唯一の選択肢である（最善推測法しか用いることができない）。回路の性能を判定するには、トリム工程を実際に実施する以外に方法はない。第２に、トリム操作全体を実施するのにＡＴＥ機の使用を必要とするので、トリミング操作に要するＡＴＥの試験時間が増大するため個々の集積回路のコストが著しく増大する。多くの場合試験コストが実際のダイ（チップ）のコストを上回るので、トリミングは、集積回路の経済的な採算性を決定する上で非常に重要な要因となる。
【０００５】
【発明が解決しようとする課題】
本発明は、上述した従来技術の欠点を克服することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の好ましい実施形態によれば、回路のトリミング中ＡＴＥ機の使用を最少限にし、それによって製造コストを大幅に削減するためにオフライントリム素子及びその関連回路が提供される。ここでいうトリム素子とは、ヒューズ、実質的にヒューズに類似する挙動を有するその他の素子及び、又はサブ回路、ツェナーダイオード、又はメモリセルから成る回路などのことをいい、これらはいずれも、トリミングを必要とする回路にトリムビットの高電圧又は低電圧を送るのに用いることができる。関連回路は、直列式に入力されたデータを並列式データに変換するためのシフトレジスターを備えており、変換された並列式データを各トリムビットに送る。関連回路は、又、トリム素子の作用を一時的に禁止し、回路内のトリムすべきトリミング点に任意の、外部から制御されたデジタル入力信号を送る働きもする。又、この関連回路は、トリミング操作の終了後、該回路を永久的に使用不能（ディスエーブル）にするための手段を備えている。関連回路が使用禁止状態にされると、各トリム素子自体の状態に基づいてのみ、回路内のトリムすべき各トリミング点にトリム信号が送られる。
【０００７】
【発明の実施の形態】
図１は、トリミングを用いる回路構成（単に「回路」とも称する）１２を含む集積回路、ハイブリッド回路又はトリミング可能カード（回路板）１０の全体的ブロック図を示す。シフトレジスター回路１４は、トリムビット値を表すデータ１６の直列入力を可能にする。ただし、データ１６の入力は、並列であってもよく、直列と並列の両方を混ぜた形であってもよい。データを入力するには、通常、単一の入力ポート又はパッドを用いるのがより好都合であるから、シフトレジスター回路１４は、データ１６を１つのビットから次のビットへ順次にシフト（桁送り）することによってデータ１６の直列から並列への変換を達成するのに用いられる。それは、シフトレジスター回路１４を構成するのに双安定回路（フリップフロップ回路）が用いられている多くの場合、交互クロックサイクルで行われる。従って、回路１０へトリムビットワードを送ることができ、それが回路の性能及び、又は回路パラメータに与える効果を評価することができる。クロック信号１８は、シフトレジスター回路１４によって用いられる。
【０００８】
シフトレジスター回路１４は、又、オンラインモードとオフラインモードと称される２つの異なる動作モードでのトリムの使用を可能にする。
【０００９】
オンライン動作モードは、トリムビット信号（通常、上方レール電圧に近い高電圧、又は、アース電圧に近い低電圧）がデータ１６によってのみ決定されることを特徴とする。即ち、トリムビット信号（単に「トリムビット」とも称する）の組合せは、外部から回路１０へ送られる組合せである。従って、このトリムビットの組合せは、自由に変更することができ、トリム回路に及ぼす効果に関して実験することができ、評価することもできる。図１のブロック図では、トリムビット線は、シフトレジスター回路１４と、トリムべき複数の機能回路ブロック２２（各機能回路ブロックは数字１、２・・・・Ｎで示されている）との間を結ぶ線２０によって表されている。この構成によって得られる非常に重要な効果は、すべての利用可能なトリムビットの組合せを勘に頼る必要なしに（当て推量によることなしに）完全に確定的な態様で評価することができることである。従って、本発明の方法は、製造工程及び、又は構成部品のばらつきとは独立して、個々のダイ（チップ）、回路又はカードに関して利用しうる最適のトリムビットシーケンスを常に確認することができる。又、本発明の方法は、実装されるハードウエアが何であれ、そのハードウエアのための最適なトリムビットシーケンスを決定することができ、埋設された構造体を完全に利用し、そのハードウエアから利用可能な最大限の性能を引き出すことができる。
【００１０】
本発明によるこのオンライン動作モードは、通常、トリムビットシーケンスを変更し、それを被試験デバイス（ＤＵＴ）に適用し、トリミングの対象とされるパラメータに及ぼす該トリムビットシーケンスのインパクト（影響）を評価するためにＡＴＥ機を用いる。これらの測定はすべて電気的なものであるから、迅速に実施することができ、測定のために費やされる消費時間はごく僅かである。先に述べたようにＡＴＥ機による試験時間のコストが実際のダイのコストを上回ることが多いので、試験時間を最少限にすることは多くの回路にとって非常に重要である。このことは、ハイブリッド回路、アセンブルドボード回路等についても同様にも当てはまる。
【００１１】
もう１つの重要な事項は、本発明によれば、トリミング操作に使用される試験装置のタイプ如何に拘わらず（ＡＴＥ機であれ、手動試験装置であれ又はその他のタイプの装置であれ）、それらの測定及び評価が、すべて、トリム素子のいずれをも物理的に変更することなく実施されることである。これらの測定は、回路の「バージン」状態を保存し、そのすべてのトリム素子を手つかず（プログラムされない）の状態に保存したまま、複数回実施することができる。各回路毎に決定される、例えばダイの位置（集積回路の場合）や最適なトリムビットシーケンスのような、トリム操作のこのオンライン段階中に収集されたデータは、ＡＴＥ機の使用を伴う大多数の用例において通常行われるように、データベースに記憶される。集積回路の場合は、そのようなデータベースは、ウエーハマップと称される。
【００１２】
オフライン動作モードは、トリムビット信号が、シフトレジスター回路１４内に含まれるヒューズ、ダイオード、不揮発性メモリセル等の永久（不可逆）トリム素子の状態によってのみ決定されることを特徴とする。オフライン動作モードでは、シフトレジスター回路１４のシフトレジスター部及びそれに関連する回路がトリムビット値に全く影響を及ぼさない。トリムビット値は、トリム素子自体の状態によってのみ決定される。実際のトリミングは、各回路毎又はダイ毎にオンライン動作モードで決定された最適トリムビットシーケンスに従ってトリム素子を調節することによって実施されるが、オフラインで行われる。実際のトリミング段階で測定すべきものはないので、トリミング操作この段階ではコストのかかるＡＴＥ機の使用は必要とされない。各回路及び、又はダイのための適正なトリムビットシーケンスは、上述したオンライン動作モード中に創生されたデータベース（集積回路の場合は、ウエーハマップ）を用いて関連づけられる。トリミングをオフラインで実施することは、コストの観点から特に重要である。なぜなら、トリミング操作は、機械的及び、又は光学的工具の位置ぎめを必要とするため比較的遅い（時間のかかる）操作だからである。
【００１３】
シフトレジスター回路１４は、最適トリムビットシーケンスが決定された後、オンライン動作モードの永久的使用不能化を行い、オフライン動作モードの永久的使用可能化を行うための手段を備えている。
【００１４】
図２の回路図を参照して説明すると、デバイスＭ２は、信号ＮＢＴが存在するとき（オンのとき）は、デバイスＭ２が電流ミラーとなり、信号ＮＢＴが存在しないとき（オフのとき）は、デバイスＭ２もオフになるように、制御された電流源として機能する。デバイスＭ１は、信号Ｔが低（低い値）であるときは、デバイスＭ１がオンとなり、信号Ｔが高（高い値）であるときは、デバイスＭ１がオフになるように信号Ｔによって制御される単純なスイッチである。
【００１５】
図２の回路は、２つの動作モードを有する。第１動作モードでは、両方のデバイスＭ１とＭ２が共にオフとなる。このオンライン動作モードと称される第１動作モードでは、ヒューズＲＦの上方端子が開放し、ヒューズＲＦはＴＲＩＭ（トリム）ノードのところに存在する電圧に影響を及ぼさない。デバイスＭ２は、オフになっているから、ＴＲＩＭノードの電圧に影響を及ぼさない。それとともに、信号Ｔ及びその相補信号ＴＮは、１対の伝達ゲートＴＧ１、ＴＧ２をオンにする働きをする。その結果として、ＴＲＩＭノードの電圧は、ＤラッチフリップフロップＤの出力Ｑによってのみ決定される。
【００１６】
図２の回路のオフライン動作モードと称される第２動作モードでは、両方のデバイスＭ１とＭ２が共にオンとなる。このモードでは、信号Ｔ及びＴＮは、１対の伝達ゲートＴＧ１、ＴＧ２をオフにし、従って、ＤラッチフリップフロップＤがＴＲＩＭノードの電圧に影響を及ぼさないようにする。信号Ｔは、デバイスＭ１をオンにし、それによって、ヒューズＲＦの上方端子を電源レールＶＤＤに接続する。それと同時に、信号ＮＢＴがデバイスＭ２を電流ミラーとして機能させる。従って、オフライン動作モードでは、ＴＲＩＭノードの電圧は、電源ＶＤＤとＴＲＩＭノードとの間に接続されたヒューズＲＦの状態によって決定される。ヒューズＲＦがそのままの（切断されていない完全な）状態ならば、ＴＲＩＭノードの電圧は高い。なぜなら、スイッチＭ１の前後の電圧降下と、デバイスＭ２の前後にヒューズＲＦの電流によって創生される電圧降下は、いずれも、非常に小さいからである。ヒューズＲＦが切れる（飛ぶ）と、デバイスＭ２が飽和状態になり、ＴＲＩＭノードの電圧は低くなる。
【００１７】
図３は、図２の単一ヒューズ型トリム制御回路と共に用いることができるトリム制御回路の一例を示す。このトリム制御回路は、図１のシフトレジスター回路１４に送られるバイアス、電源及びその他のいろいろな信号を処理する。オンライン動作モード（上述した第１動作モード）では、ヒューズＲＦＴ及びＲＦＤは、両方共、完全なままである。デバイスＭ１は、電流ミラーとして機能し、信号Ｔは高、信号ＴＮは低である。それと同時に、信号ＮＢＴは低である。信号ＴとＴＮは、図２の伝達ゲートＴＧ１とＴＧ２を制御する。信号Ｔは、又、図２のデバイスＭ１を制御し、信号ＮＢＴは図２のデバイスＭ２を制御する。
【００１８】
トリミング工程が完了すると、ヒューズＲＦＴ及びＲＦＤは切れる。ヒューズＲＦＴが切れると、デバイスＭ１は飽和状態になり、デバイスＭ２とＭ３から成るインバータが信号Ｔを低にする。デバイスＭ４とＭ５から成るもう１つのインバータは、信号ＴＮを高にする。その結果、図２の伝達ゲートＴＧ１とＴＧ２がオフにされる。信号Ｔが低になると、図３のデバイスＭ６がオフになり、信号ＮＢＴを基準電流として機能するデバイスＭ８によって指令される電圧にまで上昇させ、それによって図２のデバイスＭ２をオンにする。信号ＮＢＴが上昇する電圧は、デバイスＭ７によってダイオード接続デバイスＭ８に導入される電流によって決定される。ヒューズＲＦＤは、バイアス電圧ＶＣＧをクロック発生器モジュールから除去するために切断される。この動作は、伝達ゲートＴＧ１、ＴＧ２をオフにする動作を補足するものである。更に、図３のクロック発生器電源線ＶＣＧは、デバイスＭ９によって接地されている。
【００１９】
図４を参照すると、各トリムビットに接続されたＤラッチフリップフロップの周りに２つのヒューズＲＦｘＡ、ＲＦｘＢから成るヒューズセットを用いる回路の一例が示されている。図４の回路の利点は、トリミングが実施された後は電流を消費しないことである。これは、トリミングが完了した後も引き続き電流を消費する図２の回路とは異なる。図２の回路では、デバイスＭ２に電流が流れているために、トリミングビットが高に設定される結果としてヒューズＲＦが切断されないからである。反面、図４の回路の欠点は、各トリムビット毎に２つのヒューズを使用する必要があること、及び、トリミングビットの最終状態が高であるか、低であるかに拘わらず、必ずヒューズをトリムする必要があることである。
【００２０】
図５は、図４の各ＤラッチフリップフロップブロックＤ１〜Ｄ４を実装するのに用いることができる、２つの非重複クロック信号を用いるＤラッチフリップフロップ回路の概略図である。これらの２つの非重複クロック信号は、図４〜６では符号ＣＬとＣＫで示されている。クロック信号ＣＬとＣＫの相補信号は、それぞれ、信号ＣＬＮとＣＫＮである。図５の回路のための端子ＯＵＴＡ及びＯＵＴＢは、図４のヒューズセットＲＦｘＡ、ＲＦｘＢに接続される。
【００２１】
図５の回路のオンライン動作モードは、信号ＮＶＮが高になることによって決定される。信号ＮＶＮは、不揮発性信号ＮＶの相補信号である。信号ＮＶＮが高になると、１対のデバイスＭ１１とＭ１３をオフにする。このモードでは、端子ＯＵＴＡ及びＯＵＴＢ（図４及び５）の出力電圧は、図５のＤラッチフリップフロップの状態によってのみ決定される。
【００２２】
図５の回路のオフライン動作モードは、信号ＮＶＮが低になると導入される。この動作モードでは、デバイスＭ１１とＭ１３は、両方共、オンになり、デバイスＭ１８はオフになり、それによって、ほぼ最大限の電源電圧ＶＤＤを出力端子ＯＵＴＡに出現させる。又、この動作モードでは、デバイスＭ１２もオンにされ、それによって、出力端子ＯＵＴＢの電圧をほぼアース電圧する。図５の回路のこのオフライン動作モードは、トリミングが完了した後に実施されるので、各ビットのトリムビット状態は、２つのヒューズＲＦｘＡとＲＦｘＢのうちのどちらが切断されるかによってのみ決定される。
【００２３】
図６を参照すると、入力クロック信号ＣＬＫから図５のＤラッチフリップフロップ回路を動作させるのに必要とされる上記２つの非重複クロック信号ＣＬ、ＣＫ並びにそれらの相補信号ＣＬＮ、ＣＫＮを発生させるために用いることができる回路の概略図が示されている。図６の回路は、又、図５のＤラッチフリップフロップ回路に印加される信号ＮＶＮを発生する働きもする。すべてのトリムビットがそれぞれの所望の値に設定された後、図６のヒューズＲＮＶが切断され、図６のデバイスＭ１が飽和状態になるために信号ＮＶＮを低にする。デバイスＭ１が和状態になると、デバイスＭ２によって代表される基準電流によって決定されるミラー電流を低下させることができない。
【００２４】
図７Ａは、あるパラメータ、この場合は図の底部ノード（ワイヤ）に導入された電流の量を調節するためにトリミングを用いる回路の一例を示す。この電流は、図では符号ＩＴＲＩＭで示されている。図７Ａの回路は、図１の機能回路ブロック（単に「機能ブロック」とも称する）２２の一部又は機能ブロックの１つとすることができる。図７Ａでは、ＴＲ１からＴＲ５までの５つのトリムビット信号が、スイッチとして機能する５つの一連のデバイスＭ１１〜１５に印加される。図で最上段の列のデバイスＭ１〜Ｍ５は、荷重電流ミラー比を有する５つの電流ミラーである。電流ミラーＭ１〜Ｍ５に共通のゲートノードが例えば基準電流デバイスによって適正にバイアスされると、これらの電流ミラーは、スイッチデバイスＭ１１〜Ｍ１５の状態に応じて、図の底部ノード（ワイヤ）に電流を導入する。例えば、トリムビット信号ＴＲ３が高になると、その場合にはスイッチＭ１３がオフになり、従って、それと直列をなす電流源Ｍ３は、図の底部ノード（ワイヤ）に電流を流さない。電流ミラーＭ１〜Ｍ５によって図７Ａの底部ノード（ワイヤ）に導入された電流の量は、開放スイッチと閉成スイッチのいろいろな組合せによって制御することができ、従って、電流ＩＴＲＩＭの値をトリムする。図７Ａでは、トリムビット値ＴＲ１〜ＴＲ５は、スイッチＭ１１〜Ｍ１５の状態を制御する。
【００２５】
図７Ｂは、１つの回路内の各構成素子の値を調節するためにトリミングを用いる回路の一例であり、分圧器の抵抗器ストリング（抵抗器列）の１セクションを示す。図７Ｂの回路は、図１の機能ブロック２２の一部又は機能ブロックの１つとすることができる。スイッチＭ１〜５は、トリムビット信号ＴＲ１〜ＴＲ５によって制御される。１つのトリムビットが高い値になると、そのトリムビットに対応するスイッチをオンにする。スイッチがオンになると、そのスイッチはそのドレン端子と電源端子によって囲まれた抵抗器をバイパスする。このスイッチのＲｄｓｏｎは、該スイッチがバイパスする抵抗器の抵抗値よりはるかに小さいので、実際上の観点からは、そのセグメントは、抵抗器のストリングから短絡（分路）される。スイッチのＲｄｓｏｎを計算に入れるこもできるが、その値が、抵抗器ストリングが実施する最小有意「ビット」調節値よりはるかに小さい場合は、スイッチのＲｄｓｏｎを理想短絡で近似させることができる。最小有意ビット調節値とは、例え図７Ｂには示されていなくても、（抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５を含む抵抗型分圧器）の一部である、分路（短絡）スイッチを備えた抵抗器抵抗器ストリングのすべてのセグメントのうちの最小のものである。
【図面の簡単な説明】
【図１】図１は、本発明のオフライントリミング法を全体的に図解する回路のブロック図である。
【図２】図２は、本発明の一実施例による単一ヒューズ型トリムビットのサブ回路の概略図である。
【図３】図３は、図２の単一ヒューズ型トリムビットのサブ回路と共に用いられるトリミング制御回路の概略図である。
【図４】図４は、本発明の他の実施例によるダブルヒューズ型回路の概略図である。
【図５】図５は、図４の回路を２つの非重複クロック信号を用いて、図４の回路を実装するのに用いることができるＤラッチフリップフロップ回路の概略図である。
【図６】図６は、図４及び５の回路に適用するための２つの非重複クロック信号を発生するのに用いることができる回路の概略図である。
【図７】図７Ａ及びＢは、それぞれ、トリミングを実施する電気回路の例を示す概略図である。
【符号の説明】
１０  回路
１４  シフトレジスター回路
１６  データ
１８  クロック信号
２２  機能ブロック、機能回路ブロック
ＣＬ  非重複クロック信号、クロック信号
ＣＬＫ、ＣＬＮ  入力クロック信号、相補信号
Ｄ  Ｄラッチフリップフロップ
Ｄ１〜Ｄ４  Ｄラッチフリップフロップブロック
ＩＴＲＩＭ  電流
Ｍ１〜Ｍ５  デバイス、スイッチ、電流ミラー
Ｍ６〜Ｍ９  デバイス
Ｍ１１〜１５  デバイス、スイッチ
Ｍ１８  デバイス
ＮＢＴ  信号
ＮＶ  不揮発性信号
ＮＶＮ  信号
ＯＵＴＡ  出力端子
ＯＵＴＢ  出力端子
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５  抵抗
ＲＦ  ヒューズ
ＲＦＤ  ヒューズ
ＲＦＴ  ヒューズ
ＲＦｘＡ，ＲＦｘＢ  ヒューズセット
ＲＮＶ  ヒューズ
Ｔ  信号
ＴＧ１  伝達ゲート
ＴＮ  信号、相補信号
ＴＲ１〜ＴＲ５  トリムビット信号、トリムビット値
ＶＣＧ  クロック発生器電源線、バイアス電圧
ＶＤＤ  電源、電源レール、電源電圧
【図１】
0004176345.tif 000002
【図２】
0004176345.tif 000003
【図３】
0004176345.tif 000004
【図４】
0004176345.tif 000005
【図５】
0004176345.tif 000006
【図６】
0004176345.tif 000007
【図７】
0004176345.tif 000008