(57)【特許請求の範囲】
【請求項１】
増幅器であって、
入力および出力を有する第１段増幅器、
第２段増幅器であって、第１の入力、第１の出力、および前記第１の出力に並列に電子的に結合された第１の組の切換接続可能な電流源を有し、前記第２段増幅器の第１の入力は前記第１段増幅器の出力に接続されているもの、
前記第１段増幅器の出力と前記第２段増幅器の第１の出力との間に接続された複数の切換接続可能な容量性素子を有するデジタル的にプログラム可能なミラーネットワーク、そして
自動利得制御回路であって、
電流加算ノードに接続された１つまたはそれ以上の検知用トランジスタであって、該１つまたはそれ以上の検知用トランジスタは少なくとも前記第１段増幅器の第１の出力によって制御されるもの、
出力および入力を有するカレントミラーであって、前記電流加算ノードが該カレントミラーの入力に接続されているもの、そして
アナログ入力およびデジタル出力を有するアナログ−デジタル変換器であって、前記カレントミラーの出力が前記アナログ−デジタル変換器の入力に接続されかつ前記アナログ−デジタル変換器は１つまたはそれ以上のプログラム信号を出力し、前記１つまたはそれ以上のプログラム信号は前記第１の組の切換接続可能な電流源の内の１つまたはそれ以上を切換接続するためのものであり、前記切換接続可能な容量性素子の内の１つまたはそれ以上は前記切換接続可能な電流源の内のどれだけ多くが選択されたかに依存して正しい量のミラー補償を提供するためのものである、前記自動利得制御回路、
を具備することを特徴とする増幅器。
【請求項２】
さらに、レジスタからプログラム信号を受けかつ該プログラム信号に応答して前記第１の組の切換接続可能な電流源の内の１つまたはそれ以上を切換接続しかつ前記複数の容量性素子の内の１つまたはそれ以上を切換接続する論理回路を具備することを特徴とする請求項１に記載の増幅器。
【請求項３】
前記デジタル的にプログラム可能なミラーネットワークはさらに複数の選択可能な抵抗性素子を具備することを特徴とする請求項１に記載の増幅器。
【請求項４】
前記第１の組の切換接続可能な電流源は第１のスイッチング可能なカスコードトランジスタと直列に接続された電流源トランジスタおよび増幅用トランジスタと直列に接続された第２のスイッチング可能なカスコードトランジスタを含むことを特徴とする請求項１に記載の増幅器。
【請求項５】
前記第１段増幅器への入力は差動入力でありかつ前記第１段増幅器の出力は第１の極性の信号および第２の極性の信号を有する差動出力であり、かつ前記第２段増幅器はさらに第２の入力および第２の出力を備え、前記第２段増幅器の第１の入力は前記第１の極性の信号に接続されかつ前記第２段増幅器の第２の入力は前記第２の極性の信号に接続され、かつさらに前記第２段増幅器の第２の出力に並列に接続された第２の組の電流源を具備することを特徴とする請求項１に記載の増幅器。
【請求項６】
前記複数の切換接続可能な容量性素子の内の各々の容量性素子は対応するトランジスタの第１のノードに接続されたノードを有し、かつ各々の対応するトランジスタの第２のノードは前記複数の切換接続可能な容量性素子の他のもののノードに接続され、前記対応するトランジスタの内の１つまたはそれ以上が活性化されて前記複数の切換接続可能な容量性素子の内の２つまたはそれ以上を並列に接続することを特徴とする請求項１に記載の増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は一般的には回路に関し、かつより特定的には、デジタル的にプログラム可能なミラー補償ネットワークを備えたＡ級またはクラスＡドライバ回路に関する。
【０００２】
【従来の技術】
図１は、部分的回路図形式および部分的ブロック図形式で、従来技術に係わるクラスＡドライバ回路１０を示す。クラスＡドライバ回路１０はＰチャネルトランジスタ１４および１８、電流源１６、差動増幅器１２、電流源２４、Ｎチャネルトランジスタ２６、ミラー補償（Ｍｉｌｌｅｒ  ｃｏｍｐｅｎｓａｔｉｏｎ）容量２２、およびゼロヌル化またはゼロヌリング抵抗（ｚｅｒｏ  ｎｕｌｌｉｎｇ  ｒｅｓｉｓｔｏｒ）２０を含んでいる。従来技術のクラスＡドライバ回路１０は負荷インピーダンス２８をドライブするためのものである。
【０００３】
クラスＡドライバ回路１０は２つの回路段を含む。第１の回路段は差動増幅器１２を含みかつ第２の回路段は電流源２４およびＮチャネルトランジスタ２６を含む。ミラー補償回路は直列に接続された抵抗２０および容量２２を含み、かつ差動増幅器１２の出力端子を前記第２の回路段の増幅器の入力端子に接続する。ミラー補償は典型的には差動増幅器１２の出力端子に安定性を与えるために使用される。Ｐチャネルトランジスタ１４，１８、および電流源１６は差動増幅器１２のための電流源を提供する。
【０００４】
従来技術のクラスＡドライバ１０は多様な用途において使用できる。この種のクラスＡドライバは高いリニアリティを備えた良好なドライブ強度を必要とする高性能のシステムにおいて使用される。クラスＡ増幅器はまた容量性であることに加えて高い抵抗性の負荷をドライブするために有用である。クラスＡ増幅器にとって、例えばバッテリで給電される用途の場合において、比較的低い電力消費を提供することも重要である。
【０００５】
【発明が解決しようとする課題】
典型的には、この種のクラスＡドライバのための回路設計は最悪の場合の負荷に対して最適化される。特定の用途に応じて、負荷インピーダンス２８は、例えは、４００オーム（Ω）と１００キローオーム（ＫΩ）の間の抵抗成分を有するかもしれない。この場合、前記４００Ωの負荷は最悪の場合の負荷であると考えることができる。しかしながら、もし用途が１００ＫΩの負荷を要求すれば、負荷インピーダンス２８をドライブするための電流要求は低減され、従って４００Ωの最悪の場合の負荷に対して設計された第２の回路段のドライバは１００ＫΩの負荷をドライブするのに多くの電力を消費することになる。
【０００６】
従って、本発明の目的は、このような従来技術のクラスＡドライバの不都合を除去または軽減することにある。
【０００７】
【課題を解決するための手段】
一般に、本発明は複数の選択可能な電流源を備えた出力段を有するクラスＡドライバ回路を提供する。前記選択可能な電流源は異なる出力インピーダンスを有する異なる用途に対してクラスＡドライバ回路の第２回路段のドライブ能力を最適化するために使用される。１実施形態では、前記複数の電流源はユーザによってプログラムされるソフトウエアを使用して選択可能または選択的接続可能、あるいは切換え可能または切換接続可能、とすることができる。他の実施形態では、前記電流源は抵抗性負荷に提供される出力電流の検出に基づき、自動的に選択されるよう構成することができる。また、さらに別の実施形態では、前記電流源は第１の回路段の差動増幅器の入力信号に基づき選択できるように構成することもできる。必要なドライブ能力を提供するために前記複数の電流源を調整する場合、デジタル的に制御される、切換え可能な容量および抵抗を含むミラー補償ネットワークが前記選択された電流源に基づき増幅器のための必要な量のミラー補償を提供するために設けられる。ミラー補償は極分割（ｐｏｌｅ  ｓｐｌｉｔｔｉｎｇ）を確実に行うために提供され、かつ選択可能な抵抗がミラー容量によってもたらされる右ハーフ面のゼロをヌル化するために提供される。
【０００８】
【発明の実施の形態】
図２は、回路図形式で、本発明の１実施形態に係わるクラスＡドライバ回路３０を示す。クラスＡドライバ回路３０はＰチャネルトランジスタ３４および３８、電流源３６、差動増幅器３２、論理回路５４、ミラー補償ネットワーク４０、複数の電流源４２、複数のスイッチ５６〜５８、Ｎチャネルトランジスタ５０、および負荷インピーダンス５２を含んでいる。スイッチ５６〜５８は複数の電流源４２の内の対応する電流源を“ＯＵＴ”と名付けられた出力ノードに結合するために使用される。
【０００９】
Ｐチャネルトランジスタ３４および３８および電流源３６は差動増幅器３２のためのバイアス電流を提供する。差動増幅器３２は伝統的なクラスＡドライバ回路３０のための第１段増幅器であり、かつ“ＩＮＰ”および“ＩＮＮ”と名付けられた差動入力信号を受信する。第２段は複数の電流源４２および、増幅デバイスとして作用する、Ｎチャネルトランジスタ５０によって提供される。選択可能な抵抗および選択可能な容量を有するミラー補償ネットワーク４０は差動増幅器３２と第２段増幅器との間に結合されている。制御論理回路５４は「プログラムビット（ＰＲＯＧＲＡＭ  ＢＩＴＳ）」と名付けられた複数の入力信号を受信しかつ「電流源制御ビット（ＣＵＲＲＥＮＴ  ＳＯＵＲＣＥ  ＣＯＮＴＲＯＬ  ＢＩＴＳ）」と名付けられた第１の複数の出力信号、および「ミラー補償制御ビット（ＭＩＬＬＥＲ  ＣＯＭＰＥＮＳＡＴＩＯＮ  ＣＯＮＴＲＯＬ  ＢＩＴＳ）」と名付けられた第２の複数の出力信号を提供する。「プログラムビット」に応じて、「電流源制御ビット」は前記複数の電流源４２の内のどれがインピーダンス５２をドライブするために出力ＯＵＴに接続されるかを決定する。また、制御論理回路５４は「ミラー補償制御ビット」を前記複数の電流源４２の内のどれだけ多くの電流源が選択されるかに応じてクラスＡドライバ回路３０において使用される補償の量を選択するためにミラー補償ネットワーク４０に提供する。ミラー補償ネットワーク４０は差動増幅器３２の出力ＯＵＴのための良好な安定性および良好なセットリング時間（ｓｅｔｔｌｉｎｇ  ｔｉｍｅ）を提供する。
【００１０】
前記複数の電流源４２の各々はスイッチと直列に接続された電流源を含む。例えば、電流源４４は“ＶＤＤ”と名付けられた電源電圧端子と第２の回路段の出力ＯＵＴとの間にスイッチ５６と直列に接続されている。電流源４５はスイッチ５７と直列に接続され、かつ電流源４６は同様にしてスイッチ５８と直列に接続されている。スイッチ５６，５７および５８はＰＭＯＳ（ｐ型金属酸化物半導体）トランジスタとして実施することができ、該トランジスタの各々は電流源に接続されたソース、第２の回路段の出力ＯＵＴに接続されたドレイン、および「電流源制御ビット」を受けるためのゲートを有する。当業者に理解されるように、図２の実施形態は別の実施形態として対称の増幅器を形成するよう構成することができ、この場合各ＮチャネルデバイスはＰチャネルデバイスと置き換えられ、適切な電源が印加され、かつ逆も同様に行われる。
【００１１】
図２においては、電流源のプログラム可能性および対応するミラー補償のプログラム可能性のために２つの実施形態が示されている。一方の実施形態では、「プログラムビット」はクラスＡドライバ回路３０を使用する集積回路においてソフトウエアで提供することができ、これらはレジスタを通してユーザがプログラム可能である。他の実施形態では、「プログラムビット」は制御論理回路５４への入力として入力信号ＩＮＰおよびＩＮＮを使用して自動的に発生される。この実施形態では、制御論理回路５４は入力信号ＩＮＰおよびＩＮＮの振幅に基づき電流源の数を選択する。例えば、もし制御論理回路５４が前記入力信号が小さな振幅を有することを検出すれば、第２の回路段の比較的少数の電流源が選択される。また、他の実施形態では、自動検知回路が、図５に示されかつ以下に説明するように、クラスＡドライバ回路３０の出力に結合される。クラスＡドライバ回路３０は高いドライブ能力ならびに低い電力消費および良好な直線性を、プログラム可能な電流源の選択およびデジタル的に制御されるミラー補償を可能にすることにより、提供するという利点を与える。ミラー補償の電流量は使用される電流ドライブの量に対して提供され、差動増幅器段の出力のための良好な安定性を維持する。複数の選択可能な電流源とデジタル的に制御されるミラー補償の組合せを提供することにより、クラスＡドライバ回路３０は低い出力インピーダンスおよび高い出力インピーダンスの双方において最適の性能を提供することができ、一方電力消費を大幅に低減する。また、ソフトウエア、ハードウエア、またはソフトウエアとハードウエアとの組合せで実施できる、プログラム可能性のために何らの外部要素も使用されない。
【００１２】
図３は、回路図形式で、本発明の他の実施形態に係わるクラスＡドライバ回路６０を示す。クラスＡドライバ回路６０は差動増幅器６２、コモンモードフィードバック増幅器６６、ミラー補償回路９０、および出力ドライバ段６４を含む。差動増幅器６２はＰチャネルトランジスタ７０，７１，７３，７４，７５，７９および８０、およびＮチャネルトランジスタ７６，７７，８２，８３，８５，８６および７８を含む。差動増幅器６２は伝統的な差動増幅器である。“ＩＮＰ”および“ＩＮＮ”と名付けられた差動入力信号がＮチャネルトランジスタ７６および７７からなる差動対およびＰチャネルトランジスタ７９および８０からなる差動対に提供される。Ｐチャネルトランジスタ７５は“ＢＩＡＳＰ１”と名付けられたバイアス電圧を受けかつＰチャネル差動対に対し電流源を提供する。Ｎチャネルトランジスタ７８は“ＢＩＡＳＮ１”と名付けられたバイアス電圧を受けかつＮチャネル差動対のための電流源を提供する。Ｐチャネルトランジスタ７３および７４は“ＢＩＡＳＰ２”と名付けられたバイアス電圧を受けかつ差動増幅器６２におけるゲイン増強のためのカスコード装置（ｃａｓｃｏｄｅ  ｄｅｖｉｃｅｓ）である。同様に、Ｎチャネルトランジスタ８２および８３は“ＢＩＡＳＮ２”と名付けられたバイアス電圧を受け、かつ差動増幅器６２におけるゲイン増強のためのカスコード装置である。
【００１３】
コモンモード回路６６は“ＢＩＡＳ  ＣＭ”と名付けられたコモンモードバイアス電圧をＰチャネルトランジスタ７０および７１のゲートに提供しかつ差動増幅器６２のためのコモンモード制御を提供するよう機能する。コモンモード制御回路６６はＣＭＲＥＦＩＮおよびＣＭＲＥＦＯＵＴと名付けられた差動コモンモード信号を受信する。ＣＭＲＥＦＩＮは基準電圧であり、かつＣＭＲＥＦＯＵＴは差動増幅器６０のコモンモード出力である。前記コモンモード基準電圧は差動増幅器６０のコモンモード電圧が特定の用途に対して最適のＤＣレベルとなるよう選択される。一般に、コモンモードポイントは差動増幅器の出力信号のローおよびハイの電圧スイングの間のほぼ中間になるよう選択される。この場合、差動増幅器６２は“ＶＯＮ”および“ＶＯＰ”と名付けられた反対極性の出力信号を提供する。
【００１４】
ミラー補償回路９０の入力端子は差動増幅器６２の出力端子に接続されている。ミラー補償回路９０は図４により詳細に示されており、かつ後に説明する。差動出力段６４は第１の半分またはハーフ（ｈａｌｆ）９２および第２の半分またはハーフ９４を含む。第１のハーフ９２はミラー補償回路９０を介して差動増幅器６２の出力端子の１つに結合され、かつ第２のハーフ９４はミラー補償回路９０を介して差動増幅器６２の他の出力端子に結合されている。クラスＡドライバ回路６０は完全に対称であり、すなわち、第１のハーフ９２および第２のハーフ９４は実質的に同じである。従って、出力段６４の動作は第１のハーフ９２のみを参照して説明する。第１のハーフ９２はＰチャネルトランジスタ９５〜１０２およびＮチャネルトランジスタ１０３〜１１０を含む。Ｐチャネルトランジスタ９５および９９ならびにＮチャネルトランジスタ１０３および１０７は出力段６４の１つの「脚部（ｌｅｇ）」を形成する。第１のハーフ９２は４つの脚部を含み、該脚部の内の３つはプログラム可能である。
【００１５】
Ｐチャネルトランジスタ９５は電流源として作用しかつ“ＶＤＤ”と名付けらた電源端子に接続されたソース、バイアス電圧、ＢＩＡＳＰ１、を受けるためのゲート、およびドレインを有する。Ｐチャネルトランジスタ９９はスイッチ可能なカスコードトランジスタとして作用しかつＰチャネルトランジスタ９５のドレインに接続されたソース、“ＶＳＳ”と名付けられた電源電圧端子に接続されたゲート、および“ＯＵＴＰ”と、名付けられた出力信号を提供するためのドレインを有する。Ｎチャネルトランジスタ１０３はスイッチ可能なカスコードトランジスタとして作用しかつＰチャネルトランジスタ９９のドレインに接続されたドレイン、ＶＤＤに接続されたゲート、およびソースを有する。Ｎチャネルトランジスタ１０７は増幅トランジスタとして作用しかつＮチャネルトランジスタ１０３のソースに接続されたドレイン、出力信号ＶＯＮを受けるためのゲート、およびＶＳＳに接続されたソースを有する。Ｐチャネルトランジスタ９６はＶＤＤに接続されたソース、バイアス電圧ＢＩＡＳＰ１を受けるためのゲート、およびドレインを有する。Ｐチャネルトランジスタ１００はＰチャネルトランジスタ９６のドレインに接続されたソース、ＢＰ１と名付けられた制御信号を受けるためのゲート、および出力端子ＯＵＴに接続されたドレインを有する。Ｎチャネルトランジスタ１０４はＰチャネルトランジスタ１００のドレインに接続されたドレイン、制御信号ＢＮ１を受けるためのゲート、およびソースを有する。Ｎチャネルトランジスタ１０８はＮチャネルトランジスタ１０４のソースに接続されたドレイン、出力信号ＶＯＮを受けるためのゲート、およびＶＳＳに接続されたソースを有する。
【００１６】
Ｐチャネルトランジスタ９７，１０１、Ｎチャネルトランジスタ１０５，１０９はＰチャネルトランジスタ９６および１００、そしてＮチャネルトランジスタ１０４および１０８と同様の方法で直列に接続されている。また、Ｐチャネルトランジスタ９８および１０２ならびにＮチャネルトランジスタ１０６および１１０は（第２のハーフ９４の１つの脚部を構成するＰチャネルトランジスタ２００，２０２およびＮチャネルトランジスタ２０４，２０６）と同様の方法で接続されている。図示された実施形態では、Ｐチャネルトランジスタ９５，９６，９７および９８の各々は同じ寸法および大きさまたは面積を有する。他の実施形態では、Ｐチャネルトランジスタは異なるサイズとすることができ、例えば、該サイズは比率をもたせる（ｒａｔｉｏｅｄ）か、あるいは２進重み付けする（ｂｉｎａｒｙ  ｗｅｉｇｈｔｅｄ）ことができる。
【００１７】
Ｐチャネルトランジスタ９６，９７および９８を備えた電流源は１つでもあるいは一緒にでも任意の組合せで出力端子ＯＵＴＰに結合することができ、ＯＵＴＰに結合された負荷抵抗（図示せず）に応じて、必要な量のドライブ能力を提供することができる。Ｐチャネルトランジスタ９９，１００，１０１および１０２は前記制御信号に応じてスイッチとして機能する。Ｐチャネルトランジスタ９９はそのゲートがＶＳＳに接続されかつＮチャネルトランジスタ１０３はそのゲートがＶＤＤに接続され、それによって第１のハーフ９２のために最小の出力ドライブ能力を提供することに注意を要する。電流源が２進重み付けされている場合のような、他の実施形態では、Ｐチャネルトランジスタ９９をスイッチ可能にすることも望ましいであろう。Ｎチャネルトランジスタ１０４，１０５および１０６はそれぞれ制御ビットＢＮ１，ＢＮ２Ｇ，ＢＮ３Ｇを受けて、Ｎチャネルトランジスタ１０８，１０９および１１０を備えた、複数の電流シンク（ｃｕｒｒｅｎｔ  ｓｉｎｋｓ）を出力端子ＯＵＴＰに結合する。
【００１８】
図４はミラー補償ネットワーク９０の１実施形態を示す。ミラー補償ネットワーク９０は複数の並列に接続された抵抗素子を含み、該抵抗素子は複数の抵抗素子１２８における抵抗素子１３０，１３１，１３２，１３３および１３４を含む。複数の抵抗素子１２８はミラー補償ネットワーク９０のためのゼロ補償を提供するよう機能する。該複数の抵抗素子１２８の内のいずれか、またはすべて、を一緒に並列に結合することができる。
【００１９】
抵抗素子１３０は“ＭＩＬＴＥＳＴ”と名付けらたれ制御信号を受けるためのゲートを有する。この抵抗素子は温度およびプロセス変動を考慮するために試験の間に補償を提供するために使用される。Ｎチャネルトランジスタ１３１はそのゲートがＶＤＤに接続されかつＮチャネルトランジスタ１３１はミラー補償ネットワーク９０のための非ゼロ抵抗を提供する。Ｎチャネルトランジスタ１３２は“ＢＮ１Ｍ”と名付けられた制御ビットを受ける。Ｎチャネルトランジスタ１３３は“ＢＮ２Ｍ”と名付けられた制御ビットを受け、かつＮチャネルトランジスタ１３４は“ＢＮ３Ｍ”と名付けられた制御ビットを受ける。トランジスタ１３２，１３３または１３４の各々は並列に結合してミラー補償ネットワーク９０のための低減された抵抗を提供することができる。
【００２０】
複数の容量１２９は複数の抵抗素子１２８と直列に接続されている。容量１４０はミラー補償ネットワーク９０のための最少量の容量を提供しかつ常に選択される。容量１４１，１４３，１４６および１５０は各々個々に選択可能であり、かつミラー補償ネットワーク９０のための並列容量として加えられる。Ｎチャネルトランジスタ１４２は制御ビット“ＢＰ３”を受けかつ容量１４０および１４１と並列に容量１４３を結合するために使用される。容量１４６を並列に結合するため、Ｎチャネルトランジスタ１４２および１４５の双方は導通されなければならない。Ｎチャネルトランジスタ１４４および１４７ならびに１４９は使用されない容量をグランドに結合して容量プレートがフローティングになるのを防止するために与えられている。１実施形態では、容量は多結晶シリコンプレート容量として実施される。しかしながら、他の実施形態では、容量はＭＯＳ（金属−酸化物半導体）トランジスタから形成できる。複数の抵抗素子１５５および複数の容量１４６が同様にして図３の差動増幅器６０の出力ＶＯＮに結合されている。
【００２１】
図５は、回路図形式で、図３に示されるクラスＡドライバ回路６０のための自動制御回路を示す。図３および図５の同じ要素は同じ参照数字を有することに注意を要する。明瞭化および簡潔化のために、図３からの各々のハーフ９２および９４の内の１つの脚部のみが図５に示されている。Ｎチャネルトランジスタ１１１，２０８を備えたセンス回路は差動増幅器６２の出力から、それぞれ、差動出力電圧ＶＯＮおよびＶＯＰを受ける。他の実施形態では、Ｎチャネルトランジスタ１１１および２０８と同様のＮチャネルトランジスタを図３に示されるＮチャネルトランジスタ１０７，１０８，１０９および１１０の各々または他のものにかつ第２のハーフ９４における脚部の各々または他のものに対応して設けることができる。
【００２２】
出力信号ＶＯＮおよびＶＯＰに応答して、Ｎチャネルセンストランジスタ１１１および２０８を通る電流は電流加算ノード２０９で加算される。加算された電流はＰチャネルトランジスタ１６０によってＰチャネルトランジスタ１６２を通って反映される（ｍｉｒｒｏｒｅｄ）。抵抗１６６はＰチャネルトランジスタ１６２を通る電流を“Ｖ１”と名付けられた電圧に変換する。抵抗１６６の抵抗はアナログ−デジタル（Ａ／Ｄ）変換器１６７によって受信される電圧レベルを設定する。Ａ／Ｄ変換器１６７は電圧Ｖ１を受けかつ電圧Ｖ１のデジタル表現を提供する。Ａ／Ｄ変換器１６２は逐次近似（ｓｕｃｃｅｓｓｉｖｅ  ａｐｐｒｏｘｉｍａｔｉｏｎ）に基づく簡単な、伝統的なＡ／Ｄ変換器とすることができる。Ａ／Ｄ変換器１６７によって提供されるデジタル信号は論理回路１６９の入力端子に与えられる。これに応じて、論理回路１６９は次に「電流源およびミラー補償制御ビット（ＣＵＲＲＥＮＴ  ＳＯＵＲＣＥ  ＡＮＤ  ＭＩＬＬＥＲ  ＣＯＭＰＥＮＳＡＴＩＯＮ  ＣＯＮＴＲＯＬ  ＢＩＴＳ）」を提供し前記複数の電流源の内のどれが最適化された回路のために、かつその最適化された回路構成に対する対応するミラー補償をプログラミングするために電流を提供すべきかを選択する。前記制御ビットは出力段６４の第１のハーフ９２および第２のハーフ９４の図３に示されるスイッチの各々に提供される。
【００２３】
前記出力段の１つの出力端子に結合される電流源の数は前記検知された電圧Ｖ１に依存し、この場合論理制御回路１６９は自動的に外部負荷をドライブするために使用される電流源の数を調整する。１実施形態では、この電流源の調整は差動クラスＡドライバ６０を使用して集積回路のパワーアップの間に行われる。図２に示されるような、他の実施形態では、電流源の選択は「動作中に（ｏｎ  ｔｈｅ  ｆｌｙ）」、または動的に行うことができる。もし電流源が動作中にスイッチングされれば、スイッチングトランジスタ９９〜１０２のオンおよびオフの動作はクラスＡ増幅回路の出力において望ましくない過渡状態、またはノイズ、を生じるかもしれない。グリッチ（ｇｌｉｔｃｈ）制御回路１７４および１８６のような、グリッチ制御回路を使用して図３のスイッチ９９〜１０２および１０３〜１０６の比較的または相対的にグリッチのない動作を提供することができる。
【００２４】
図６は、回路図形式で、グリッチ制御回路１７４および１８６を示す。グリッチ制御回路１７４はＮチャネルトランジスタ１７８および１８４、Ｐチャネルトランジスタ１７５および１８０、およびキャパシタ１８２を含む。グリッチ制御回路１７４は図３のＰチャネルトランジスタ１０１のスイッチングノイズを制御するために使用される。グリッチ制御回路１７４と同様のグリッチ制御回路は、Ｐチャネルトランジスタ１００および１０２のような、第１のハーフ９２および第２のハーフ９４の他の対応するＰチャネルトランジスタの各々に対してスイッチングノイズを低減するために使用される。
【００２５】
グリッチ制御回路１８６はＮチャネルトランジスタ１９０および１９２、Ｐチャネルトランジスタ１８８および１９６、および容量またはキャパシタ１９４を含む。グリッチ制御回路１８６は図３のＮチャネルトランジスタ１０５のスイッチングノイズを制御するために使用される。グリッチ制御回路１８６と同様のグリッチ制御回路は、Ｎチャネルトランジスタ１０４および１０６のような、第１のハーフ９２および第２のハーフ９４の他の対応するＮチャネルトランジスタの各々に対してスイッチングノイズを低減するために使用される。
【００２６】
制御信号ＢＮ２はＮチャネルトランジスタ１８４およびＰチャネルトランジスタ１８０のゲートに与えられる。制御信号ＢＮ２が論理ロー電圧（インアクティブ）である場合、Ｐチャネルトランジスタ１８０は導通しかつＮチャネルトランジスタ１８４は実質的に非導通になる。バイアス電圧ＢＩＡＳＮ１はＮチャネルトランジスタ１７８に小さな一定の電流を生じさせ、かつＰチャネルトランジスタ１７５はＢＮ２がインアクティブである場合にこの電流をＰチャネルトランジスタ１０１を通って反映させる（ｍｉｒｒｏｒｓ）。
【００２７】
制御信号ＢＮ２が論理ハイ電圧（アクティブ）である場合、Ｐチャネルトランジスタ１８０は実質的に非導通でありかつＮチャネルトランジスタ１８４は導通している。制御信号ＢＰ２Ｇの電圧はほぼＶＳＳに等しいロー電圧に引かれ、Ｐチャネルトランジスタ１０１（図５）が導通するようにさせる。キャパシタ１８２はＰチャネルトランジスタ１８０のドレイン／ソース端子およびＶＳＳの間に結合され、かつ制御信号ＢＰ２Ｇの電圧スイッチングのための安定化を提供する。
【００２８】
グリッチ制御回路１８６はグリッチ制御回路１７４と同様に機能する。制御信号ＢＰ２はＮチャネルトランジスタ１９２およびＰチャネルトランジスタ１９６のゲートに与えられる。制御信号ＢＰ２が論理ロー電圧（アクティブ）である場合、Ｎチャネルトランジスタ１９２は実質的に非導通でありかつＰチャネルトランジスタ１９６は導通する。制御信号ＰＮ２Ｇの電圧はほぼＶＤＤに等しいハイ電圧まで増大され、Ｎチャネルトランジスタ１０５（図３）が導通するようにさせる。制御信号ＢＰ２が論理ハイ電圧（インアクティブ）である場合、Ｎチャネルトランジスタ１９２は導通しかつＰチャネルトランジスタ１９６は実質的に非導通である。バイアス電圧ＢＩＡＳＰ１はＰチャネルトランジスタ１８８に小さな一定の電流を生じさせ、かつＮチャネルトランジスタ１９０はＢＰ２がインアクティブである場合にこの電流をＮチャネルトランジスタ１０５（図５）を通して反映させる。Ｎチャネルトランジスタ１０５を通る小さな反映された電流のため、Ｎチャネルトランジスタ１０５は常に少なくとも少しは導通しており、これによってそれがＢＮ２Ｇによってスイッチオンにされた場合により少ないスイッチングノイズを生じるようにする。キャパシタ１９４はＮチャネルトランジスタ１９２のドレイン／ソース端子とＶＤＤとの間に結合され、かつ制御信号ＢＮ２Ｇの電圧スイッチングのための安定化を提供する。
【００２９】
本発明が好ましい実施形態に関して説明されたが、当業者には本発明は上に特に示しかつ説明したもの以外の数多くの実施形態を取ることができかつ数多くの方法で変更できることは明らかであろう。したがって、添付の特許請求の範囲は本発明の真の精神および範囲内にある本発明の全ての変更をカバーするものと考える。
【００３０】
【発明の効果】
以上のように、本発明によれば、クラスＡドライバ回路において、負荷の状態に応じて最適の出力段を構成することができ、種々の負荷に対して効率よく動作を行なうことが可能になる。
【図面の簡単な説明】
【図１】従来技術のクラスＡドライバ回路を部分的回路図形式でかつ部分的ブロック図形式で示すブロック回路図である。
【図２】本発明の一実施形態に係わるクラスＡドライバ回路を示すブロック回路図である。
【図３】本発明の他の実施形態に係わるクラスＡドライバ回路を示すブロック回路図である。
【図４】図３のクラスＡドライバ回路のミラー補償ネットワークの一実施形態を示す電気回路図である。
【図５】図３に示されたクラスＡドライバ回路のための自動制御回路を示すブロック回路図である。
【図６】図３に示されたクラスＡドライバ回路と共に使用するためのグリッチ制御回路を示す電気回路図である。
【符号の説明】
３０  クラスＡドライバ回路
３２  差動増幅器
３４，３８  Ｐチャネルトランジスタ
３６，４４，４５，４６  電流源
４０  ミラー補償ネットワーク
４２  複数の電流源
５０  Ｎチャネルトランジスタ
５２  負荷インピーダンス
５４  論理回路
５６，５７，５８  スイッチ
【図１】
0004108802.tif 000002
【図２】
0004108802.tif 000003
【図３】
0004108802.tif 000004
【図４】
0004108802.tif 000005
【図５】
0004108802.tif 000006
【図６】
0004108802.tif 000007