(57)【特許請求の範囲】
【請求項１】
入力信号の信号対雑音比が予め定める閾値より大きいか否かを判別する判別器と、
制御電圧により発振周波数が制御され、クロック信号を出力する電圧制御発振器と、
該クロック信号によって該入力信号のクロック成分を再生する識別部と、
該識別部から出力された出力信号と該電圧制御発振器の出力するクロック信号の位相を比較する位相比較器と、
該位相比較器の位相比較結果の直流電圧成分を抽出する第一の低域濾波器と、
該入力信号と該クロック信号の位相比較結果の直流電圧成分を抽出する第二の低域濾波器と、
第二の低域濾波器の出力する電圧値を保存可能なメモリと、
第一の低域濾波器より抽出された電圧と該メモリに保存された電圧値とを合成可能な加算部と、
第二の低域濾波器の出力と、該加算部の出力を切替可能なスイッチを備え、
該判別器により判別された該入力信号の信号対雑音比が前記予め定める閾値より大きい場合、第二の低域濾波器の出力を該制御電圧として該電圧制御発振器に供給するよう該スイッチが切り替えられるとともに電圧値が該メモリに保存され、
該判別器により判別された該入力信号の信号対雑音比が予め定める閾値より大きくない場合、該加算部の出力を該制御電圧として該電圧制御発振器に供給するよう該スイッチが切り替えられることを特徴とする位相ロック・ループ回路。
【請求項２】
制御電圧により発振周波数が制御され、クロック信号を出力する電圧制御発振器を備え、入力信号と該電圧制御発振器が生成するクロック信号の位相を比較し、該比較結果に応じて該電圧制御発振器を制御する位相ロック・ループ回路において、
入力信号の変化点を検出するためのトリガ信号が供給されると、該入力信号が立ち上がる度及び立ち下がる度に、該入力信号が予め定める閾値に到達した初めてのタイミングを検出し該タイミング情報を格納する波形モニタ部と、
該波形モニタ部が格納している該タイミング情報を読み出して該タイミング情報のヒストグラムを求め、該ヒストグラムのピークのタイミングを該入力信号の変化点と判定する演算器と、
該演算器が求めた該入力信号の変化点情報によって該入力信号を模擬する模擬信号を生成する波形生成器を備え、
該電圧制御発振器が生成するクロック信号と位相を比較する該入力信号の代わりに、該波形生成器が生成する該模擬信号を用いて、該電圧制御発振器が生成するクロック信号と位相を比較し、該位相差に対応する直流電圧を該制御電圧として該電圧制御発振器に供給し、該電圧制御発振器の発振周波数を制御することを特徴とする位相ロック・ループ回路。
【請求項３】
制御電圧により発振周波数が制御され、クロック信号を出力する電圧制御発振器を備え、入力信号と該電圧制御発振器が生成するクロック信号の位相を比較し、該比較結果に応じて該電圧制御発振器を制御する位相ロック・ループ回路において、
入力信号の変化点を検出するためのトリガ信号が供給される度に、発生した乱数に対応する標本化パルスによって該入力信号を標本化し、該標本化された入力信号のレベル情報と、該乱数に対応するタイミング情報を格納する波形モニタ部と、
該波形モニタ部から該レベル情報と該タイミング情報を読み出して、同一タイミングにおける該レベル情報のヒストグラムを作成して該ヒストグラムのピーク値を該入力信号の変化点のレベルとし、該入力信号の変化点のレベルとした該レベルに近いタイミングを該入力信号の変化点のタイミングであると判定する演算器と、
該演算器が求めた該入力信号の変化点のタイミング情報によって該入力信号を模擬する模擬信号を生成する波形生成器を備え、
該電圧制御発振器が生成するクロック信号と位相を比較する該入力信号の代わりに、該波形生成器が生成する該模擬信号を用いて、該電圧制御発振器が生成するクロック信号と位相を比較し、該位相差に対応する直流電圧を該制御電圧として該電圧制御発振器に供給し、該電圧制御発振器の発振周波数を制御することを特徴とする位相ロック・ループ回路。
【請求項４】
請求項２に記載の位相ロック・ループ回路において、
上記演算器は、上記波形モニタが格納しているタイミング情報を読み出して該タイミング情報の平均値を求めて、該平均値のタイミングを入力信号の変化点と判定することを特徴とする位相ロック・ループ回路。
【請求項５】
請求項３に記載の位相ロック・ループ回路において、
上記演算器は、上記波形モニタが格納している全てのレベル情報を読み出して該レベル情報の平均値を求めて、該平均値に近いレベルのタイミングを入力信号の変化点のタイミングであると判定することを特徴とする位相ロック・ループ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、位相ロック・ループ回路に係り、特に、入力データ（以降、データは信号を意味する。）の信号対雑音比が良好でない場合でも、入力データからタイミング・ジッタが少ないクロックを再生することが可能な位相ロック・ループ回路に関する。近年、基幹通信システムとしての光通信システムでは大容量化と長距離化が進められている。
【０００２】
大容量化については、データ速度の高速化と波長多重方式（ＷＤＭ方式と記載されることが多い。これは、「Wavelength Division Multiplexing」の頭文字による略語である。）の採用によって実現している。一方、長距離化については、光ファイバ増幅器による光線形増幅によって実現している。
しかし、光ファイバのモード分散によって光ファイバ伝送路の群遅延時間は一定ではなく、光パルスの波形劣化が生ずる。これは、光伝送速度が高くなればなるほど顕著になる。
【０００３】
又、波長多重方式を採用すると、波長多重方式特有の光ファイバにおける４光波混合や誘導ラマン散乱などによって光雑音が増加して光信号の信号対雑音比が劣化するという問題が生ずる。
更に、光ファイバ増幅器を適用すると大きな利得を得ることができる反面、稀土類元素のイオンを添加した増幅ファイバから生ずる自然放出光によって、やはり、光信号の信号対雑音比が劣化する。
【０００４】
従って、上記波形劣化や符号誤り率劣化の影響を受けない光通信システムの実用化が望まれている。
【０００５】
【従来の技術】
上記波形の劣化や信号対雑音比の劣化によるデジタル信号の符号誤り率の劣化を回避するために、フォワード・アクティング・エラー訂正（「ＦＥＣ」と略される。これは、「Forward-acting Error Correction 」の主要な頭文字による略語である。以降、明細書及び図面において「ＦＥＣ」と略記する。) 回路を適用して、波形劣化や信号対雑音比劣化による符号誤りを訂正をする方式が通常となっている。
【０００６】
ＦＥＣは、特定の長さのデータに対して演算を施し、所定のビット数の誤り検定ビットを生成して上記特定の長さのデータに付加して送信する。そして、受信側において、受信データに対して演算を施してシンドロームを生成し、該シンドロームの論理レベル“１”に対応する位置のデータの論理レベルを反転させて符号誤りを訂正する。これは、受信データの期待値と実際の受信データを比較して、論理レベルが異なるビットを訂正することと等価である。
【０００７】
図１１は、ＦＥＣによる誤り訂正の概念を説明する図である。受信データが誤り訂正回路に入力されると、該誤り訂正回路は適用されている誤り訂正符号に特有の演算をしてデータ期待値を求めて受信データとビット・バイ・ビットで比較する。図１１の例では、３ビット目の“１”が誤りであることが判り、誤り訂正回路において訂正される。
【０００８】
図１２は、ＦＥＣによる符号誤り率の改善を示す図である。
ＦＥＣを適用しない場合には、出力データの符号誤り率は当然受信データの符号誤り率に等しい。もし、出力データの符号誤り率を１０-15 程度にしたいのであれば、受信データの符号誤り率を１０-15 以下にする必要がある。
一方、典型的な誤り訂正符号によれば、受信データの符号誤り率が１０-5程度以下であれば出力データの符号誤り率を１０-15 以下にすることができる。即ち、１０Ｇｂ／ｓの伝送システムを例にすると、誤り訂正を行なわない場合には１／１０5 秒＝１０μｓ程度に１回符号誤りが生ずるものが、誤り訂正をすることによって約２８時間程度に１回の符号誤りに抑圧することができる。
【０００９】
【発明が解決しようとする課題】
ＦＥＣの威力はかくの如きものであるが、ＦＥＣの適用によって光通信システムを構成する光受信機におけるクロックの再生に問題が生ずる。以降、この問題について説明する。
図１０は、典型的な光受信機のブロック図である。
【００１０】
図１０において、１は光信号を電気信号（電流）に変換するフォト・ダイオードなどの受光素子、２は受光素子１が電流変換した出力を電圧変換し、最低でも所用電圧の電気信号を出力し、場合によっては波形整形をして、等化波形を出力する等化増幅部、３は等化増幅部２が出力する等化波形からタイミング成分を抽出してクロックを再生するタイミング抽出部、４は等化増幅部２が出力する等化波形を受け、タイミング抽出部３が供給するクロックのタイミングにおいて該等化波形を識別して送信データと等しい出力データを後段の回路に供給する識別部である。
【００１１】
即ち、波形整形の有無は別として等化増幅部２が送信波形を再生（Reshaping ) し、タイミング抽出部３がクロックを再生(Retiming)し、識別部が送信データを再生(Regenerating)するので、図１０の構成の光受信機は３Ｒ光受信機である。
図９は、位相ロック・ループ回路をタイミング抽出部に適用した場合の従来の構成で、図１０における受光素子１及び等化増幅部２を省略して図示したものである。
【００１２】
図９において、３ｂはタイミング抽出部で、入力データ（等化波形）とクロックとの位相を比較して両者の位相差に対応するパルス列を出力する位相比較器３−１、位相比較器３−１の出力の直流分を抽出すると共に、位相ロック・ループ回路のループ特性を規定する低域ろ波器３−２、及び、低域ろ波器３−２が出力する直流電圧に対応して発振周波数を可変に制御してクロックを再生して出力する電圧制御発振器３−３によって構成される。
【００１３】
４は等化波形を該クロックのタイミングで識別して送信データを再生して出力する識別部である。
さて、ＦＥＣを行なう誤り訂正回路が設けられるのは識別部４より後段の回路の中であり、ＦＥＣの効果はクロックの再生とは関係がない該誤り訂正回路の出力側で発揮されるものである。
【００１４】
即ち、ＦＥＣを適用しなければ入力データの符号誤り率は１０-15 程度以下に制限されるのに対して、ＦＥＣを適用することを前提にすると入力データの符号誤り率は１０-5程度まで許容されることになる。そして、受信データの符号誤り率は受信データの信号対雑音比（「Ｓ／Ｎ比」と略記されることが多い。以降、図面においてはＳ／Ｎ比と記載する。）とほぼ一義的な関係にある。
【００１５】
図１３は、Ｓ／Ｎ比による等化波形の違いを示す図である。尚、図１３において、縦軸は等化波形の振幅で横軸は時刻である。
図１３において、（イ）はＳ／Ｎ比良の場合で、符号誤り率が良好な場合に対応し、（ロ）はＳ／Ｎ比悪の場合の一例で、符号誤り率が劣悪な場合に対応する。
【００１６】
即ち、Ｓ／Ｎ比が良好な場合には重畳されている雑音成分の振幅が小さく、Ｓ／Ｎ比が劣悪な場合には重畳されている雑音成分の振幅が大きい。これらの入力データが図９の位相比較器３−１に供給されてクロックとの位相を比較されるので、低域ろ波器３−２が出力する直流電圧が変動し、電圧制御発振器３−３が出力するクロックにおけるタイミング・ジッタが大きくなる。
【００１７】
本発明は、かかる問題に鑑み、位相ロック・ループ回路に関し、入力データの信号対雑音比が良くない場合でも、タイミング・ジッタが少ないクロックを再生することが可能な位相ロック・ループ回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】
第一の発明は、入力信号の信号対雑音比が予め定める閾値より大きいか否かを判別する判別器と、制御電圧により発振周波数が制御され、クロック信号を出力する電圧制御発振器と、該クロック信号によって該入力信号のクロック成分を再生する識別部と、該識別部から出力された出力信号と該電圧制御発振器の出力するクロック信号の位相を比較する位相比較器と、該位相比較器の位相比較結果の直流電圧成分を抽出する第一の低域濾波器と、該入力信号と該クロック信号の位相比較結果の直流電圧成分を抽出する第二の低域濾波器と、第二の低域濾波器の出力する電圧値を保存可能なメモリと、第一の低域濾波器より抽出された電圧と該メモリに保存された電圧値とを合成可能な加算部と、第二の低域濾波器の出力と、該加算部の出力を切替可能なスイッチを備え、
該判別器により判別された該入力信号の信号対雑音比が前記予め定める閾値より大きい場合、第二の低域濾波器の出力を制御電圧として該電圧制御発振器に供給するよう該スイッチが切り替えられるとともに電圧値が該メモリに保存され、該判別器により判別された該入力信号の信号対雑音比が予め定める閾値より大きくない場合、該加算部の出力を制御電圧として該電圧制御発振器に供給するよう該スイッチが切り替えられることを特徴とする位相ロック・ループ回路である。
【００１９】
第一の発明によれば、該判別器が良好な信号対雑音比である旨判別した場合には、入力信号と電圧制御発振器が出力するクロック信号との位相差を比較して得た直流電圧によって該電圧制御発振器の発振周波数を制御するという通常の制御を行なって、該電圧制御発振器はジッタの少ないクロックを出力することができ、併せて、該通常の制御時の直流電圧情報を格納して信号対雑音比が劣悪な場合に備えることができる。一方、該判別器が劣悪な信号対雑音比である旨判別した場合には、識別部が該入力信号を識別して出力した、入力信号に重畳された雑音の影響を受けていない信号と電圧制御発振器が出力するクロック信号との位相差を比較して得た直流電圧と、格納された直流電圧を合成した電圧によって該電圧制御発振器の発振周波数を制御するので、劣悪な信号対雑音比下でも該電圧制御発振器はジッタの少ないクロックを出力することができる。
【００２０】
第二の発明は、制御電圧により発振周波数が制御され、クロック信号を出力する電圧制御発振器を備え、入力信号と該電圧制御発振器が生成するクロック信号の位相を比較し、該比較結果に応じて該電圧制御発振器を制御する位相ロック・ループ回路において、
入力信号の変化点を検出するためのトリガ信号が供給されると、該入力信号が立ち上がる度及び立ち下がる度に、該入力信号が予め定める閾値に到達した初めてのタイミングを検出し該タイミング情報を格納する波形モニタ部と、該波形モニタ部が格納している該タイミング情報を読み出して該タイミング情報のヒストグラムを求め、該ヒストグラムのピークのタイミングを該入力信号の変化点と判定する演算器と、該演算器が求めた該入力信号の変化点情報によって該入力信号を模擬する模擬信号を生成する波形生成器を備え、該電圧制御発振器が生成するクロック信号と位相を比較する該入力信号の代わりに、該波形生成器が生成する該模擬信号を用いて、該電圧制御発振器が生成するクロック信号と位相を比較し、該位相差に対応する直流電圧を該制御電圧として該電圧制御発振器に供給し、該電圧制御発振器の発振周波数を制御することを特徴とする位相ロック・ループ回路である。
【００２１】
第二の発明によれば、入力信号の変化点を検出するためのトリガが供給されると、該波形モニタが格納した、入力信号が立ち上がる度及び立ち下がる度において識別基準電圧を切った初めてのタイミング情報は、入力信号に重畳されている雑音の影響を受けて時間軸上でばらつくが、サンプル数が多ければそのヒストグラムは入力信号の真の変化点付近でピークを持つので、該演算器が求めたヒストグラムのピークのタイミングを入力信号の変化点と判定することができる。そして、該波形生成器が該ヒストグラムのピークのタイミングを用いて入力信号を模擬する、入力信号に重畳されていた雑音を除去した信号を生成し、該波形生成器が出力する信号と電圧制御発振器が出力するクロック信号の位相差に対応する直流電圧によって該電圧制御発振器の発振周波数を制御するので、劣悪な信号対雑音比下でも該電圧制御発振器はジッタの少ないクロックを出力することができる。
【００２２】
第三の発明は、制御電圧により発振周波数が制御され、クロック信号を出力する電圧制御発振器を備え、入力信号と該電圧制御発振器が生成するクロック信号の位相を比較し、該比較結果に応じて該電圧制御発振器を制御する位相ロック・ループ回路において、
入力信号の変化点を検出するためのトリガ信号が供給される度に、発生した乱数に対応する標本化パルスによって該入力信号を標本化し、該標本化された入力信号のレベル情報と、該乱数に対応するタイミング情報を格納する波形モニタ部と、該波形モニタ部から該レベル情報と該タイミング情報を読み出して、同一タイミングにおける該レベル情報のヒストグラムを作成して該ヒストグラムのピーク値を該入力信号の変化点のレベルとし、該入力信号の変化点のレベルとした該レベルに近いタイミングを該入力信号の変化点のタイミングであると判定する演算器と、該演算器が求めた該入力信号の変化点のタイミング情報によって該入力信号を模擬する模擬信号を生成する波形生成器を備え、該電圧制御発振器が生成するクロック信号と位相を比較する該入力信号の代わりに、該波形生成器が生成する該模擬信号を用いて、該電圧制御発振器が生成するクロック信号と位相を比較し、該位相差に対応する直流電圧を該制御電圧として該電圧制御発振器に供給し、該電圧制御発振器の発振周波数を制御することを特徴とする位相ロック・ループ回路である。
【００２３】
第三の発明によれば、該波形モニタが、入力信号の変化点を検出するためのトリガが供給される度に発生した乱数に対応する標本化パルスによって入力信号を標本化し、標本化した入力信号のレベルと、該乱数に対応するタイミングを格納し、演算器が、該波形モニタからレベル情報とタイミング情報を読み出して、同一タイミングにおけるレベル情報のヒストグラムを作成して該ヒストグラムのピークを入力信号の変化点のレベルとし、該入力データの変化点のレベルとしたレベルに近いタイミング情報を求めるので、求めたタイミング情報は入力信号の変化点のタイミングを近似することが出来る。そして、該波形生成器が、該演算器が出力する入力信号の変化点情報によって入力信号を模擬する信号を生成し、該波形生成器が出力する入力信号に重畳されている雑音の影響を除去した信号と電圧制御発振器が出力するクロック信号の位相差に対応する直流電圧によって該電圧制御発振器の発振周波数を制御するので、劣悪な信号対雑音比下でも該電圧制御発振器はジッタの少ないクロックを出力することができる。
【００２４】
第四の発明は、第二の発明の位相ロック・ループ回路において、上記演算器は、上記波形モニタが格納しているタイミング情報を読み出して該タイミング情報の平均値を求めて、該平均値のタイミングを入力信号の変化点と判定することを特徴とする位相ロック・ループ回路である。
第四の発明によれば、入力信号の変化点を検出するためのトリガが供給されると、該波形モニタが格納した、入力信号の変化点近傍において識別基準電圧を切った初めてのタイミング情報は、入力信号に重畳されている雑音の影響を受けて時間軸上でばらつくが、サンプル数が多ければその平均値は入力信号の真の変化点に収斂するので、該演算器が求めた該平均値のタイミングを入力信号の変化点と判定することができる。そして、該波形生成器が該平均値のタイミングを用いて入力信号を模擬する、入力信号に重畳されていた雑音を除去した信号を生成し、該波形生成器が出力する信号と電圧制御発振器が出力するクロック信号の位相差に対応する直流電圧によって該電圧制御発振器の発振周波数を制御するので、劣悪な信号対雑音比下でも該電圧制御発振器はジッタの少ないクロックを出力することができる。
【００２５】
第五の発明は、第三の発明の位相ロック・ループ回路において、
上記演算器は、上記波形モニタが格納している全てのレベル情報を読み出して該レベル情報の平均値を求めて、該平均値に近いレベルのタイミングを入力信号の変化点のタイミングであると判定することを特徴とする位相ロック・ループ回路である。
【００２６】
第五の発明によれば、該波形モニタが、入力信号の変化点を検出するためのトリガが供給される度に発生した乱数に対応する標本化パルスによって入力信号を標本化し、標本化した入力信号のレベルと、該乱数に対応するタイミングを格納し、該演算器が、該波形モニタからレベル情報とタイミング情報を読み出して、全てのタイミングにおけるレベル情報の平均値を求めて該平均値を入力信号の変化点のレベルとし、該入力信号の変化点のレベルとしたレベルに近いタイミングを求めるので、求めたタイミングは入力信号の変化点のタイミングを近似することが出来る。そして、該波形生成器が、該演算器が出力する入力信号の変化点のタイミングによって入力信号を模擬する信号を生成し、該波形生成器が出力する入力信号に重畳されている雑音の影響を除去した信号と電圧制御発振器が出力するクロック信号の位相差に対応する直流電圧によって該電圧制御発振器の発振周波数を制御するので、劣悪な信号対雑音比下でも該電圧制御発振器はジッタの少ないクロックを出力することができる。
【００２７】
【発明の実施の形態】
以降、図面も用いて本発明の技術を詳細に説明する。
図１は、本発明の第一の実施の形態のブロック図である。本発明の第一の実施の形態の位相ロック・ループ回路は、入力データの信号対雑音比が劣悪な場合には識別部の出力を使って電圧制御発振器の周波数を制御するので、識別部も併せて図示している。
【００２８】
図１において、３はタイミング抽出部で、位相比較器３−１ａ、低域ろ波器３−２ａ、電圧制御発振器３−３、位相比較器３−１ｂ、低域ろ波器３−２ｂ、信号対雑音比判別器３−４（図では、「Signal-to-Noise Ratio 」の頭文字を使って「Ｓ／Ｎ」判別器と略記している。以降も、図では同様に記載する。）、アナログ・デシタル変換器３−５、メモリ３−６、デジタル・アナログ変換器３−７、加算器３−８及びスイッチ３−９を備えている。
【００２９】
４は電圧制御発振器３−３が出力するクロックのタイミングで入力データを識別する識別部である。
図１の構成の位相ロック・ループ回路は概ね下記のように動作する。
即ち、入力データの信号対雑音比の良否を判別する信号対雑音比判別器３−４と、位相比較器３−１ａ、低域ろ波器３−２ｂ及び電圧制御発振器３−３を有する第一の位相ロック・ループと、位相比較器３−１ｂ、低域ろ波器３−２ｂ、メモリ３−６、デジタル・アナログ変換器３−７、加算器３−８及び電圧制御発振器３−３を有する第二の位相ロック・ループとを備え、信号対雑音比判別器３−４が良好な信号対雑音比である旨判別した場合にはスイッチ３−９によって該第一の位相ロック・ループを閉じて、該入力データと電圧制御発振器３−３が出力するクロックとの位相差を比較して得た直流電圧によって該電圧制御発振器３−３の発振周波数を制御すると共に、該電圧制御発振器３−３に供給する該直流電圧をアナログ・デシタル変換器３−５を介してメモリに格納し、信号対雑音比判別器３−４が劣悪な信号対雑音比である旨判別した場合にはスイッチ３−９によって該第二の位相ロック・ループを閉じて、識別部４が該入力データを識別した出力データと電圧制御発振器３−３が出力するクロックとの位相差を比較して得た直流電圧とメモリ３−６に格納した直流電圧情報をデジタル・アナログ変換器３−７によってアナログ変換した直流電圧とを合成した直流電圧によって電圧制御発振器３−３の発振周波数を制御する。
【００３０】
さて、識別部４は入力データの傾斜より大きい傾斜においてデータの識別を行なうので、出力データからは入力データに重畳されていた雑音の影響が軽減されていると共に、入力データと同期している。従って、低域ろ波器３−２ｂが出力する直流電圧は入力データに重畳されていた雑音の影響を受け難いものになっている。一方、メモリ３−６に格納されている直流電圧情報は入力データの信号対雑音比が良好な時に得たものであるので、これも、雑音の影響が少ない直流電圧を表わす情報である。
【００３１】
しかも、信号対雑音比判別器３−４が入力データの信号対雑音比が劣悪である旨判別した時には、低域ろ波器３−２ｂが出力する直流電圧とメモリ３−６に格納されている直流電圧情報をアナログ変換した直流電圧とを合成した直流電圧によって電圧制御発振器３−３の発振周波数を制御する。
従って、図１の構成の位相ロック・ループ回路は、入力データの信号対雑音比が良好な場合には上記第一の位相ロック・ループによって入力データに同期したクロックを生成して識別部４に供給し、入力データの信号対雑音比が劣悪であっても上記第二の位相ロック・ループによって最終的には入力データに同期したクロックを生成して識別部４に供給することができる。
【００３２】
これにより、図１の構成の位相ロック・ループ回路が識別部４及び後段の装置に供給するクロックは入力データの信号対雑音比に実質的に無関係なジッタの少ない良好なクロックとなる。
尚、上では低域ろ波器３−２ｂが出力する直流電圧とデジタル・アナログ変換器３−７が出力する直流電圧を加算器３−８によって合成すると説明したが、加算器３−８は双方の直流電圧を単純に加算するものではなく、双方の直流電圧又は一方の直流電圧に重み係数をかけて加算するものであってもよく、低域ろ波器３−２ｂが出力する直流電圧とメモリ３−６から得た直流電圧を合成するものであるといえる。
【００３３】
ここで、信号対雑音比判別回路の構成について説明しておく。
図２は、信号対雑音比判別器の構成例である。
図２において、３−４−１は入力データのピーク値を検出するピーク整流回路、３−４−２はピーク整流回路３−４−１の出力と所定の基準電圧を比較して、双方の大小によって論理レベル“１”又は論理レベル“０”の信号を判別結果として出力するコンパレータである。
【００３４】
そして、該基準電圧は、位相ロック・ループ回路が出力するクロックのジッタが許容できなくなる程度の雑音が入力データに重畳された時にピーク整流回路３−４−１が出力する電圧に設定しておけばよい。
上記の如く構成することにより、図２の構成は、入力データに重畳されている雑音が低レベルの時には論理レベル“０”の信号を出力し、入力データに重畳されている雑音が高レベルの時には論理レベル“１”の信号を出力する。従って、図１の構成におけるスイッチ３−９は、論理レベル“０”の信号で上記第一の位相ロック・ループを閉じ、論理レベル“１”の信号で上記第二の位相ロック・ループを閉じるように設定しておけばよい。
【００３５】
尚、当然のことながら、図２の構成においてピーク整流回路３−４−１の出力と基準電圧をコンパレータ３−４−２の逆の入力端子に供給すれば、入力データに重畳されている雑音が低レベルの時には論理レベル“１”の信号を出力し、入力データに重畳されている雑音が高レベルの時には論理レベル“０”の信号を出力するので、図１の構成におけるスイッチ３−９は上記とは逆の設定にする必要がある。
【００３６】
図３は、本発明の第二及び第三の実施の形態のブロック図である。
図３において、３ａはタイミング抽出部で、波形モニタ３−１０、演算器３−１１、波形生成器３−１２、位相比較器３−１、低域ろ波器３−２及び電圧制御発振器３−３によって構成される。
４は電圧制御発振器３−３が出力するクロックのタイミングで入力データを識別する識別部である。
【００３７】
図３の構成における波形モニタ３−１０、演算器３−１１及び波形生成器３−１２によって入力データに重畳されている雑音の影響を受けない、入力データにおける論理レベル“１”と論理レベル“０”の切り替わり点と同一タイミングに切り替わり点を有する、入力データを模擬するデータを生成して位相比較器３−１の一方の入力端子に供給する。
【００３８】
従って、入力データの信号対雑音比の良否にかかわらず信号対雑音比が良好なデータと電圧制御発振器３−３が出力するクロックの位相を位相比較器３−１で比較することができ、図３の構成の位相ロック・ループ回路は入力データの信号対雑音比の良否に関係なくジッタが少ないクロックを生成することができる。
図４は、本発明の第二の実施の形態における波形モニタの構成例である。
【００３９】
図４において、３−１０−１及び３−１０−１ａは所定期間入力データをマスクする論理積回路、３−１０−２は論理積回路３−１０−１の出力を基準電圧と比較してデジタル信号を出力するコンパレータ、３−１０−２ａは論理積回路３−１０−１ａの出力を基準電圧と比較してデジタル信号を出力するコンパレータ、３−１０−３はコンパレータ３−１０−２の出力の立ち上がりを微分する微分回路、３−１０−３ａはコンパレータ３−１０−２ａの出力の立ち上がりを微分する微分回路、３−１０−４は微分回路３−１０−３がパルスを出力した後所定時間論理レベル“１”のパルスを出力して論理積回路３−１０−１の反転入力端子に供給する待ち時間設定器、３−１０−４ａは微分回路３−１０−３ａがパルスを出力した後所定時間論理レベル“１”のパルスを出力して論理積回路３−１０−１ａの反転入力端子に供給する待ち時間設定器、３−１０−５は入力データの切り替わり点探索開始の指示するトリガによってロードされて図示を省略しているクロック源から供給されるクロックを計数するカウンタ、３−１０−６は微分回路３−１０−３及び３−１０−３ａの出力の論理和演算をする論理和回路である。
【００４０】
３−１０−７は一方の入力端子にカウンタ３−１０−５の出力の１ビットを過不足なく受け、もう一方の入力端子に論理和回路３−１０−６の出力を受ける複数の論理積回路で構成される論理積回路群、３−１０−８は該トリガをカウントするカウンタ、３−１０−９はカウンタ３−１０−８の出力をデコードするデコーダ、３−１０−１０はデコーダ３−１０−９の出力によってチップ・セレクトされて、論理積回路群３−１０−７が出力する複数ビットの情報をアドレスとして、論理和回路３−１０−６の出力を書き込むメモリ群である。
【００４１】
図５は、本発明の第二の実施の形態における波形モニタと演算器の動作を説明する図である。以降、図４と図５を参照して本発明の第二の実施の形態における波形モニタと演算器の動作を説明する。
入力データは論理積回路３−１０−１及び３−１０−１ａの非反転入力端子に供給される。論理積回路３−１０−１の反転入力端子には待ち時間設定器３−１０−４の出力が、論理積回路３−１０−１ａの反転入力端子には待ち時間設定器３−１０−４ａの出力が供給されているので、待ち時間設定器３−１０−４の出力と待ち時間設定器３−１０−４ａが論理レベル“０”を出力している時には入力データは論理積回路３−１０−１と３−１０−１ａを通過して、それぞれ、コンパレータ３−１０−２と３−１０−２ａに供給される。そして、コンパレータ３−１０−２と３−１０−２ａのもう一方の入力端子には基準電圧が供給されている。
【００４２】
入力データと基準電圧の関係は図５（イ）に示している。典型的には、基準電圧は入力データの論理レベルの中間レベルに設定されている。従って、雑音がない場合で、入力データが図５（イ）の実線の場合には、入力データのレベルと基準電圧とが等しくなった点でコンパレータ３−１０−２と３−１０−２ａの出力の論理レベルが反転し、微分回路３−１０−３と３−１０−３ａは立ち上がりを微分するので、微分回路３−１０−３と３−１０−３ａは交互に変化点パルスを出力する。これを、図５（ロ）に示している。
【００４３】
しかし、入力データには雑音が重畳されていることがあるので、雑音が重畳されている入力データと基準電圧の交点は時間軸上でばらつき、しかも、１つの立ち上がり又は立ち下がりにおいて複数のタイミングで雑音が重畳されている入力データと基準電圧とは交点を持つことがある。これを避けるために待ち時間設定器３−１０−４と論理積回路３−１０−１、待ち時間設定器３−１０−４ａと論理積回路３−１０−１ａより成る回路が付加されている。
【００４４】
例えば、待ち時間設定器３−１０−４は、微分回路３−１０−３が出力する変化点パルスによって所定の値にロードされて所定のカウント値になるまでカウントを行なうカウンタと、該カウンタのカウント値が所定値以下の時に論理レベル“０”を出力し、該カウンタのカウント値が所定値超の時に論理レベル“１”を出力するデコーダとによって構成する。そして、上記所定のカウント値は、入力データの変化点付近で雑音によって上記交点がばらつく範囲の時間より大きく、データの１ビットの時間より小さく設定しておけばよい。
【００４５】
上記構成によって、１つの立ち上がり又は立ち下がりにおいて複数のタイミングで雑音が重畳されている入力データと基準電圧とが交点を持っても、最初の交点に対応する変化点パルスだけが有効となって、以降の基準電圧と雑音が重畳された入力データの交点は無効とされる。
ところで、入力データはランダムであるので、図５（イ）の如く“０”、“１”交番には限らない。従って、変化点の検出を指示する１発のトリガによって時間軸上にランダムな間隔の変化点パルスが発生する。この１発のトリガに対応する変化点パルスの情報をメモリ群３−１０−１０の一面に格納し、後続のトリガに対応する変化点パルスの情報をメモリ群３−１０−１０の他の面に格納する。
【００４６】
この際、該トリガをカウントするカウンタ３−１０−８のカウント値をデコーダ３−１０−９によってデコードすることによってメモリ群３−１０−１０の各面を選択することができる。
又、該トリガによってロードされてクロックをカウントするカウンタ３−１０−５が出力するカウント値を論理和回路３−１０−６がパルスを出力するタイミングだけ出力してメモリ群３−１０−１０に格納し、論理和回路３−１０−６の出力レベル情報を格納することで変化点パルスに関する情報を格納することができる。このために、図４の構成では論理積回路群３−１０−７の出力をアドレスとして、論理和回路３−１０−６の出力をデータとしてメモリ群３−１０−１０に書き込むようにしている。この動作を該トリガが与えられる度に行なうことによって、メモリ群３−１０−１０の全ての面に図５（ハ）に対応する変化点パルスが格納されることになる。
【００４７】
上記の如くメモリ群３−１０−１０に書き込まれた変化点パルスに関する情報を図３の演算器３−１１が全て読み出し、データに１が書き込まれているアドレスを求め、立ち上がり時間又は立ち下がり時間から決まる時間の範囲に対応するアドレスの範囲でヒストグラムを作成すると、図５（ニ）のようなヒストグラムを得ることができる。
【００４８】
雑音がランダムであれば、雑音がない状態で得られる変化点パルスの位相の近傍で変化点パルスが現れる確率が高くなるので、該ヒストグラムのピークに対応するタイミングが入力データの変化点であると判定することができる。従って、演算器３−１１は変化点パルスの位相であると判定することができる複数のタイミングを求めることができ、演算器３−１１は上記タイミングにパルスを出力することができる。これを図５（ホ）に示している。
【００４９】
図６は、波形生成器の構成例である。
図６において、３−１２−１は図３の演算器３−１１が出力するタイミング・パルスをトグル端子に受けるトグル・フリップ・フロップである。
図３の演算器３−１１は入力データの１ビット幅に相当する時間間隔のタイミング・パルスを出力するので、トグル・フリップ・フロップ３−１２−１は入力データの１ビット幅に相当する幅で論理レベル“１”と論理レベル“０”との間を遷移する波形を出力する。この波形は入力データの波形とは異なるが、入力データの変化点の情報を有する波形であり、入力データに重畳されていた雑音を除去したものである。
【００５０】
従って、図３の如く、波形生成器３−１２の出力と電圧制御発振器３−３の出力の位相を比較し、位相比較器３−１の出力の直流分を低域ろ波器３−２によって抽出して電圧制御発振器３−３の制御端子に与えることによって、入力データの信号対雑音比の良否とは無関係に電圧制御発振器３−３はジッタの少ないクロックを出力することができる。
【００５１】
ここで、図５では入力データの波形と基準電圧の交点のばらつきを複数の変化点近傍で求める例を示しているが、単一の変化点近傍で求めてヒストグラムを作成することによって変化点パルスのタイミングであると推定できるタイミングを決定し、決定された変化点タイミングに続く変化点タイミングは予め判っている入力データの長さを勘案して求めることもできる。
【００５２】
更に、入力データの波形と基準電圧の交点のばらつきを複数の変化点近傍で求める場合も、単一の変化点近傍で求める場合も、求めた変化点パルスのタイミングの平均値を演算器３−１１において算出して、変化点タイミングとしてもよい。
図７は、本発明の第三の実施の形態における波形モニタの構成例である。
【００５３】
図７において、３−１０−１１は入力データの変化点検出を指示するトリガを受けた時に乱数を発生する乱数発生器、３−１０−１２は該トリガによって所定の値にロードされてクロックをカウントするカウンタ、３−１０−１３は乱数発生器３−１０−１１の出力とカウンタ３−１０−１２の出力との一致がとれた時に標本化パルスを出力する論理積回路群、３−１０−１４は論理積回路群３−１０−１３が出力する標本化パルスによって入力データの標本値を求める標本化回路、３−１０−１５は標本化回路３−１０−１４の出力をデジタル値に変換するアナログ・デシタル変換器、３−１０−１６は該標本化パルスが生成されたタイミングにカウンタ３−１０−１２の出力を通過させる論理積回路群、３−１０−１７はアナログ・デシタル変換器３−１０−１５の出力をアドレスとして、論理積回路群３−１０−１６の出力をデータとして書き込むメモリである。
【００５４】
図８は、本発明の第三の実施の形態における波形モニタと演算器の動作を説明する図である。以降、図７及び図８を参照して本発明の第三の実施の形態における波形モニタと演算器の動作を説明する。
入力データの変化点検出を指示するトリガが供給されると、乱数発生器３−１０−１１は乱数を出力して保持し、論理積回路群３−１０−１３に供給する。一方、該トリガをロード端子に受けるとカウンタ３−１０−１２はクロックを計数し、計数結果を論理積回路群３−１０−１３に供給する。
【００５５】
従って、カウンタ３−１０−１２のカウント値が乱数発生器の出力値に等しくなった時に論理積回路群３−１０−１３が標本化パルスとなるパルスを出力する。
標本化回路３−１０−１４は、該標本化パルスを受けると入力データのレベルを標本化して保持し、アナログ・デシタル変換器３−１０−１５は標本化回路３−１０−１４が保持したレベルをデジタル値に変換する。
【００５６】
一方、該標本化パルスは論理積回路群３−１０−１６にも供給され、又、カウンタ３−１０−１２が出力する計数値も論理積回路群３−１０−１６に供給され、該標本化パルスが供給された時の計数値が論理積回路群３−１０−１６から出力される。
そして、メモリ３−１０−１７には、アナログ・デシタル変換器３−１０−１５の出力をアドレスとし、論理積回路群３−１０−１６の出力をデータとして、１発のトリガに付随する入力データの標本値と該標本値を取得したタイミングが格納される。
【００５７】
上記動作が終了した後に再び該トリガが供給されると、図７の構成は上記動作を繰り返す。但し、乱数発生器３−１０−１１が出力する乱数に基づいて上記動作が行なわれるので、メモリ３−１０−１７に供給されるアドレスとデータは前回とは異なるのが通常である。上記の如く標本値と該標本値を取得したタイミングを複数回メモリに書き込む。
【００５８】
尚、図８では、乱数発生器３−１０−１１が出力する乱数は入力データの１ビットに相当する時間以内に対応するものであることを想定している。
上記の如く複数回標本値とタイミング値をメモリに書き込んだ後に、図３の演算器が書き込んだ標本値とタイミング値を読み出して、同一タイミングの近傍で標本値のヒストグラムを作成する。図８（ハ）では、論理レベル“１‘と論理レベル“０”と変化点レベルの近傍におけるヒストグラムのみを示している。
【００５９】
さて、論理レベル“１”の近傍と論理レベル“０”の近傍におけるヒストグラムのピークに比較して、入力データの変化点近傍では、論理レベル“１”から論理レベル“０”に遷移する時の標本値と論理レベル“０”から論理レベル“１”に遷移する時の標本値が記憶されるので、変化点近傍のヒストグラムのピークは論理レベル“１”の近傍と論理レベル“０”の近傍におけるヒストグラムのピークの約２倍になる。そして、論理レベル“１”近傍から変化点近傍に移動するにつれて該ピークは大きくなり、変化点近傍から論理レベル“０”近傍に移動するにつれて該ピークは小さくなり、変化点近傍で該ピークが最大になる。
【００６０】
従って、該ピークが最大になるタイミングが真の変化点のタイミングであると推定することができる。
そして、該ピークの最大値に最も近い標本値をアドレスとして図７のメモリ３−１０−１７を検索して得たタイミングが真の変化点のタイミングであると推定できるタイミングである。これを図８（ニ）に示している。
【００６１】
上記の如くして入力データの変化点の１つが求められたら、予め知られているデータの幅だけシフトしたタイミングをその他の変化点であるとすればよい。この変化点情報を図６に示した波形生成器に供給すれば、入力データの波形とは異なるが、入力データの変化点の情報を有し、且つ、入力データに重畳されていた雑音を除去した波形が得られる。これは入力データを模擬することができる波形である。
【００６２】
ここで、図８では入力データの標本値を単一の変化点近傍で求める例を示しているが、複数の変化点近傍求めてヒストグラムを作成することによって変化点パルスのタイミングであると推定できるタイミングを決定し、決定された変化点タイミングを以て複数の変化点としてもよい。このようにするには、メモリを等価的に複数の面で構成すればよい。
【００６３】
更に、いずれの場合にも、求めた全ての標本値の平均値を演算器３−１１において算出して、変化点タイミングを与えるレベルとしてもよい。
【００６４】
【発明の効果】
以上詳述した如く、本発明によれば、入力データの信号対雑音比が良くない場合でも、タイミング・ジッタが少ないクロックを再生することが可能な位相ロック・ループ回路を実現することができる。
即ち、発明によれば、該信号対雑音比判別器が良好な信号対雑音比である旨判別した場合には、入力データと電圧制御発振器が出力するクロックとの位相差を比較して得た直流電圧によって該電圧制御発振器の発振周波数を制御するという通常の制御を行なって、該電圧制御発振器はジッタの少ないクロックを出力することができ、併せて、該通常の制御時の直流電圧情報をメモリに格納して信号対雑音比が劣悪な場合に備えることができる。一方、該信号対雑音比判別器が劣悪な信号対雑音比である旨判別した場合には、識別部が該入力データを識別して出力した、入力データに重畳された雑音の影響を受けていない波形と電圧制御発振器が出力するクロックとの位相差を比較して得た直流電圧と該メモリから得た直流電圧を合成した直流電圧によって該電圧制御発振器の発振周波数を制御するので、劣悪な信号対雑音比下でも該電圧制御発振器はジッタの少ないクロックを出力することができる。
【００６５】
又、発明によれば、入力データの変化点を検出するためのトリガが供給される度に該波形モニタが格納した、入力データが立ち上がり及び立ち下がりにおいて識別基準電圧を切った初めてのタイミング情報は、入力データに重畳されている雑音の影響を受けて時間軸上でばらつくが、サンプル数が多ければそのヒストグラムは入力データの真の変化点付近でピークを持つので、該演算器が求めたヒストグラムのピークのタイミングを入力データの変化点と判定することができる。そして、該波形生成器が該ヒストグラムのピークのタイミングを用いて入力データを模擬する、入力データに重畳されていた雑音を除去したデータを生成し、該波形生成器が出力する波形と電圧制御発振器が出力するクロックの位相差に対応する直流電圧によって該電圧制御発振器の発振周波数を制御するので、劣悪な信号対雑音比下でも該電圧制御発振器はジッタの少ないクロックを出力することができる。
【００６６】
又、第三の発明によれば、該波形モニタが、入力データの変化点を検出するためのトリガが供給される度に発生した乱数に対応する標本化パルスによって入力データを標本化し、標本化した入力データのレベルと、該乱数に対応するタイミングをメモリに格納し、演算器が、該波形モニタからレベル情報とタイミング情報を読み出して、同一タイミングにおけるレベル情報のヒストグラムを作成して該ヒストグラムのピークを入力データの変化点のレベルとし、該入力データの変化点のレベルとしたレベルに近いタイミング情報を求めるので、求めたタイミング情報は入力データの変化点のタイミングを近似することが出来る。そして、該波形生成器が、該演算器が出力する入力データの変化点情報によって入力データを模擬するデータを生成し、該波形生成器が出力する入力データに重畳されている雑音の影響を除去した波形と電圧制御発振器が出力するクロックの位相差に対応する直流電圧によって該電圧制御発振器の発振周波数を制御するので、劣悪な信号対雑音比下でも該電圧制御発振器はジッタの少ないクロックを出力することができる。
【００６７】
又、第四の発明によれば、入力データの変化点を検出するためのトリガが供給されると、該波形モニタが格納した、入力データの変化点近傍において識別基準電圧を切った初めてのタイミング情報は、入力データに重畳されている雑音の影響を受けて時間軸上でばらつくが、サンプル数が多ければその平均値は入力データの真の変化点に収斂するので、該演算器が求めた該平均値のタイミングを入力データの変化点と判定することができる。そして、該波形生成器が該平均値のタイミングを用いて入力データを模擬する、入力データに重畳されていた雑音を除去したデータを生成し、該波形生成器が出力する波形と電圧制御発振器が出力するクロックの位相差に対応する直流電圧によって該電圧制御発振器の発振周波数を制御するので、劣悪な信号対雑音比下でも該電圧制御発振器はジッタの少ないクロックを出力することができる。
【００６８】
更に、第五の発明によれば、該波形モニタが、入力データの変化点を検出するためのトリガが供給される度に発生した乱数に対応する標本化パルスによって入力データを標本化し、標本化した入力データのレベルと、該乱数に対応するタイミングをメモリに格納し、該演算器が、該波形モニタからレベル情報とタイミング情報を読み出して、全てのタイミングにおけるレベル情報の平均値を求めて該平均値を入力データの変化点のレベルとし、該入力データの変化点のレベルとしたレベルに近いタイミングを求めるので、求めたタイミングは入力データの変化点のタイミングを近似することが出来る。そして、該波形生成器が、該演算器が出力する入力データの変化点のタイミングによって入力データを模擬するデータを生成し、該波形生成器が出力する入力データに重畳されている雑音の影響を除去した波形と電圧制御発振器が出力するクロックの位相差に対応する直流電圧によって該電圧制御発振器の発振周波数を制御するので、劣悪な信号対雑音比下でも該電圧制御発振器はジッタの少ないクロックを出力することができる。
【図面の簡単な説明】
【図１】  本発明の第一の実施の形態のブロック図。
【図２】  Ｓ／Ｎ判別器の構成例。
【図３】  本発明の第二及び第三の実施の形態のブロック図。
【図４】  本発明の第二の実施の形態における波形モニタの構成例。
【図５】  本発明の第二の実施の形態における波形モニタと演算器の動作を説明する図。
【図６】  波形生成器の構成例。
【図７】  本発明の第三の実施の形態における波形モニタの構成例。
【図８】  本発明の第三の実施の形態における波形モニタと演算器の動作を説明する図。
【図９】  位相ロック・ループ回路をタイミング抽出部に用いた場合の従来の構成。
【図１０】  光受信機のブロック図。
【図１１】  ＦＥＣによる誤り訂正の概念を説明する図。
【図１２】  ＦＥＣによる符号誤り率の改善を示す図。
【図１３】  Ｓ／Ｎ比による等化波形の違い。
【符号の説明】
１  受光素子
２  等化増幅部
３  タイミング抽出部
４  識別部
３ａ、３ｂ  タイミング抽出部
３−１、３−１ａ、３−１ｂ  位相比較器
３−２、３−２ａ、３−２ｂ  低域ろ波器
３−３  電圧制御発振器
３−４  信号対雑音比判別器（Ｓ／Ｎ判別器）
３−５  アナログ・デシタル変換器（Ａ／Ｄ）
３−６  メモリ
３−７  デジタル・アナログ変換器（Ｄ／Ａ）
３−８  加算器
３−９  スイッチ
３−４−１  ピーク整流回路
３−４−２  コンパレータ
３−１０  波形モニタ
３−１１  演算器
３−１２  波形生成器
３−１０−１、３−１０−１ａ  論理積回路
３−１０−２、３−１０−２ａ  コンパレータ
３−１０−３、３−１０−３ａ  微分回路
３−１０−４、３−１０−４ａ  待ち時間設定器
３−１０−５  カウンタ
３−１０−６  論理和回路
３−１０−７  論理積回路群
３−１０−８  カウンタ
３−１０−９  デコーダ
３−１０−１０  メモリ群
３−１０−１１  乱数発生器
３−１０−１２  カウンタ
３−１０−１３  論理積回路群
３−１０−１４  標本化回路
３−１０−１５  アナログ・デシタル変換器（Ａ／Ｄ）
３−１０−１６  論理積回路群
３−１０−１７  メモリ
３−１２−１  トグル・フリップ・フロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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