(57)【特許請求の範囲】
【請求項１】
基板と、
上記基板上に下方より順に形成されたゲート絶縁膜およびゲート電極を含むゲート電極部と、上記ゲート電極部の側面上に形成されたサイドウォールとからなる複数の第１の凸部と、
上記基板上に下方より順に形成されたゲート絶縁膜およびゲート電極を含むダミーゲート電極部と、上記ダミーゲート電極部の側面上に形成されたサイドウォールとからなる複数の第２の凸部とを備え、
上記サイドウォールが形成される前に露出していた基板の最上面と、上記複数の第１の凸部におけるゲート電極部の側面および上面と、上記複数の第２の凸部におけるダミーゲート電極部の側面および上面とによって構成される輪郭面の面積を、上記基板の単位面積ごとに比較したときに、上記輪郭面の面積の最大値は、最小値の１．６倍以下であることを特徴とする半導体装置。
【請求項２】
基板と、
上記基板上に下方より順に形成されたゲート絶縁膜およびゲート電極を含むゲート電極部と、上記ゲート電極部の側面上に形成されたサイドウォールとからなる複数の第１の凸部と、
上記基板上に形成され、上記基板上の素子分離領域の高さよりも高い凸状素子分離部からなる複数の第２の凸部とを備え、
上記サイドウォールが形成される前に露出していた基板の最上面と、上記複数の第１の凸部におけるゲート電極部の側面および上面と、上記複数の第２の凸部における凸状素子分離部の側面および上面とによって構成される輪郭面の面積を、上記基板の単位面積ごとに比較したときに、上記輪郭面の面積の最大値は、最小値の１．６倍以下であることを特徴とする半導体装置。
【請求項３】
基板と、
上記基板上に設けられ、ゲート絶縁膜、ゲート電極および不純物拡散領域を有する複数のＭＩＳトランジスタと、
上記基板上に形成された複数の素子分離領域と、
少なくとも上記複数のＭＩＳトランジスタおよび上記複数の素子分離領域の上方に設けられた層間絶縁膜と、
上記層間絶縁膜に貫通して設けられ、上記複数のＭＩＳトランジスタの上記不純物拡散領域またはゲート電極に到達する複数の接続孔と、
上記層間絶縁膜に貫通して設けられ、上記複数の素子分離領域に到達する複数のダミー接続孔と、
上記複数の接続孔および上記複数のダミー接続孔の側面上に形成されたサイドウォールとを備え、
上記層間絶縁膜の最上面と、上記サイドウォール形成前に露出していた上記複数の接続孔およびダミー接続孔の側面および底面とによって構成される輪郭面の面積を、上記基板の単位面積ごとに比較したときに、上記輪郭面の面積の最大値は、最小値の１．６倍以下であることを特徴とする半導体装置。
【請求項４】
基板を用意する工程（ａ）と、
上記基板上に、ゲート絶縁膜およびゲート電極を含むゲート電極部からなる複数の第１の凸部と、ゲート絶縁膜およびゲート電極を含むダミーゲート電極部からなる複数の第２の凸部とを形成する工程（ｂ）と、
上記複数の第１の凸部および上記複数の第２の凸部をマスクとする不純物イオンの注入を行なって上記基板中に不純物拡散領域を形成する工程（ｃ）と、
上記複数の第１の凸部および上記複数の第２の凸部の側面上に積層膜からなるサイドウォール用膜を形成した後、異方性エッチングにより積層サイドウォールを形成する工程（ｄ）と、
上記積層サイドウォールのうちの上層膜を除去する工程（ｅ）とを含む半導体装置の製造方法であって、
上記工程（ｂ）では、上記基板の最上面と、上記複数の第１および第２の凸部の側面および上面とによって構成される輪郭面の面積を、上記基板の単位面積ごとに比較したときに、上記輪郭面の面積の最大値が最小値の１．６倍以下になるように、上記複数の第１の凸部と上記複数の第２の凸部とを形成することを特徴とする半導体装置の製造方法。
【請求項５】
基板を用意する工程（ａ）と、
上記基板上に、ゲート絶縁膜およびゲート電極を含むゲート電極部からなる複数の第１の凸部と、上記基板上の素子分離領域の高さよりも高い凸状素子分離部からなる複数の第２の凸部とを形成する工程（ｂ）と、
上記複数の第１の凸部をマスクとする不純物イオンの注入を行なって上記基板中に不純物拡散領域を形成する工程（ｃ）と、
上記複数の第１の凸部の側面上に積層膜からなるサイドウォール用膜を形成した後、異方性エッチングにより積層サイドウォールを形成する工程（ｄ）と、
上記積層サイドウォールのうちの上層膜を除去する工程（ｅ）とを含む半導体装置の製造方法であって、
上記工程（ｂ）では、上記基板の最上面と、上記複数の第１および第２の凸部の側面および上面とによって構成される輪郭面の面積を、上記基板の単位面積ごとに比較したときに、上記輪郭面の面積の最大値が最小値の１．６倍以下になるように、上記複数の第１の凸部と上記複数の第２の凸部とを形成することを特徴とする半導体装置の製造方法。
【請求項６】
基板を用意する工程（ａ）と、
上記基板上に、複数の素子分離領域と、ゲート絶縁膜、ゲート電極および不純物拡散領域を有する複数のＭＩＳトランジスタと、少なくとも上記複数のＭＩＳトランジスタおよび上記複数の素子分離領域の上方に設けられた層間絶縁膜とを形成する工程（ｂ）と、
上記層間絶縁膜を貫通して、上記不純物拡散領域またはゲート電極に到達する接続孔と、上記層間絶縁膜を貫通して、上記複数の素子分離領域に到達する複数のダミー接続孔とを形成する工程（ｃ）と、
基板上にサイドウォール用膜を形成した後、異方性エッチングにより、上記複数の接続孔および上記複数のダミー接続孔の側面上にサイドウォールを形成する工程（ｄ）とを含む半導体装置の製造方法であって、
上記工程（ｃ）では、上記層間絶縁膜の最上面と、上記複数の接続孔およびダミー接続孔の側面および底面とによって構成される輪郭面の面積を、上記基板の単位面積ごとに比較したときに、上記輪郭面の面積の最大値が最小値の１．６倍以下になるように、上記複数の接続孔と上記複数のダミー接続孔とを形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、半導体装置の信頼性向上に関する。
【０００２】
【従来の技術】
近年、半導体装置の微細化に伴い、ゲート電極同士の間の幅が狭くなってきている。これに対して、ゲート電極の薄膜化は、抵抗の上昇および遅延時間の増大等を生じるので、非常に困難である。このため、ゲート電極の薄膜化は進んでいない。この結果、ゲート電極間のアスペクト比（本明細書中では、ゲート電極同士の間の幅に対するゲート電極の高さの比をアスペクト比と称する）が上昇し、通常の方法ではゲート電極同士の間に、層間絶縁膜を埋め込むことが困難になってきている。
【０００３】
ゲート電極間の層間絶縁膜のコンタクトホール形成領域にボイドが存在すると、ドライエッチングによってコンタクトホールを形成する際に、コンタクトホールの底部に、ドライエッチングのデポ成分が付着してコンタクトの開口不良が発生する課題がある。
【０００４】
この課題を解決する一つの方法として、サイドウォールをソース・ドレイン注入後に取り除き、ゲート電極間の幅を広げてからゲート電極間に層間絶縁膜を埋め込む犠牲サイドウォールプロセスが提案されている（第６１回応用物理学会、学術講演会No.2、P.781[5p-ZE-3]）。
【０００５】
上述の犠牲サイドウォールプロセスを、図１０および図１１を参照しながら以下に説明する。
【０００６】
まず、図１０（ａ）に示す工程で、半導体基板１にトレンチ分離からなる素子分離領域２を形成した後、基板上に、ゲート電極部６とを形成する。なお、ゲート電極部６は、下から順に、シリコン酸窒化膜からなるゲート絶縁膜３と、ポリシリコンからなる下部ゲート電極４ａと、メタル積層膜からなる上部ゲート電極４ｂと、シリコン窒化膜からなるゲート保護層５とから構成されている。その後、ゲート電極部６をマスクとする不純物イオンの注入によって、ＬＤＤ拡散領域あるいはエクステンション拡散領域となる第１拡散領域７を形成する。
【０００７】
次に、図１０（ｂ）に示す工程で、基板上にＮＳＧ膜（不純物を含まないシリコン酸化膜）からなる下地絶縁膜８と、シリコン窒化膜からなる保護絶縁膜９と、ＢＰＳＧ膜からなるサイドウォール用絶縁膜１０とを順次形成する。このとき、後に行なうウェットエッチング工程において、下地絶縁膜８および保護絶縁膜９とサイドウォール用絶縁膜との選択比を十分に得るために、サイドウォール用絶縁膜１０の形成を、常圧ＣＶＤ法や準常圧ＣＶＤ法によって行なう。
【０００８】
次に、図１１（ａ）に示す工程で、異方性ドライエッチングによって、サイドウォール用絶縁膜１０、保護絶縁膜９、下地絶縁膜８を順次エッチングを行なって、下地絶縁膜８ａ、保護絶縁膜９ａおよびサイドウォール用絶縁膜１０ａからなる積層構造のサイドウォール部１１を形成する。続いて、ゲート電極部６、サイドウォール部１１および素子分離領域２をマスクにして、不純物イオンの注入を行って、高濃度ソース・ドレイン領域となる第２拡散領域１２を形成する。
【０００９】
次に、図１１（ｂ）に示す工程で、サイドウォール部１１のうちのＢＰＳＧ膜からなるサイドウォール用絶縁膜１０ａをウェットエッチングにより選択的に除去して、下地絶縁膜８ａと保護絶縁膜９ａからなるＬ字型サイドウォール部１１ａを形成し、ゲート電極部６の側面上に形成されたＬ字型サイドウォール部１１ａの間隔を十分に拡大する。続いて、基板上に、ＣＶＤ法によりＢＰＳＧ膜からなる層間絶縁膜１３を形成し、Ｌ字型サイドウォール部１１ａの間に層間絶縁膜１３を埋め込んだ後、ＣＭＰ法によって層間絶縁膜１３の表面の平坦化を行なう。
【００１０】
【発明が解決しようとする課題】
上記従来の方法では、図１０（ａ）に示すように、半導体基板１上にゲート電極部６が密に形成されている密領域Ｄ１と、ゲート電極部６が疎に形成されている疎領域Ｄ２とが存在している場合には、図１０（ｂ）に示す工程で常圧ＣＶＤ法および準常圧ＣＶＤ法などによってサイドウォールとなるＢＰＳＧ膜などのサイドウォール用絶縁膜１０を形成すると、ゲート電極部６の疎領域Ｄ２ではサイドウォール用絶縁膜１０が厚く形成され、ゲート電極部６の密領域Ｄ１ではサイドウォール用絶縁膜１０が薄く形成される。これは、常圧ＣＶＤや準常圧ＣＶＤでは供給律速で成膜が進むので、サイドウォール用絶縁膜１０の堆積膜厚が被堆積領域の表面積に依存するからである。
【００１１】
従って、図１１（ａ）に示す工程で、異方性ドライエッチングによってサイドウォール部１１を形成した時に、ゲート電極部６の密領域Ｄ１に位置するサイドウォール部１１の幅ｄ１と、ゲート電極部６の疎領域Ｄ２に位置するサイドウォール部１１の幅ｄ２との関係は、ｄ１＜ｄ２となる。つまり、サイドウォール用絶縁膜１０の堆積膜厚のバラツキがそのままサイドウォール部１１の幅のバラツキとなる。
【００１２】
ゲート電極部６の疎領域Ｄ２に位置するサイドウォール部１１の幅ｄ２が大きくなると、下地絶縁膜８および保護絶縁膜９の残存部Ｒ２が、密領域Ｄ１に位置する残存部Ｒ１に比べて大きくなる。従って、第２拡散領域１２に到達するコンタクトホールを開口し、プラグを埋め込む際に、プラグと第２拡散領域１２との接触不良が起きやすい。つまり、得られる半導体装置の信頼性が低くなるおそれがある。
【００１３】
また、被堆積領域の表面積にサイドウォール用絶縁膜１０の膜厚が依存するので、半導体装置の品種毎にサイドウォール部１１の幅が異なることがある。このため、同じデザインルールの品種であっても、同一のトランジスタ性能が得られないおそれもある。
【００１４】
本発明は、上記不具合を解決するためになされたものであり、信頼性の高い半導体装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の半導体装置は、基板と、上記基板上に形成された少なくともゲート電極を含む複数の第１の凸部と、上記半導体基板上に形成された複数の第２の凸部とを備え、上記基板の最上面と、上記複数の第１および第２の凸部の側面および上面とによって構成される輪郭面の面積を、上記基板の単位面積ごとに比較したときに、上記輪郭面の面積の最大値は、最小値の１．６倍以下である。
【００１６】
犠牲サイドウォールプロセスでは、複数の第１の凸部の側面上に形成されるサイドウォールの膜厚は、基板の単位面積あたりの輪郭面の面積に依存して変化する。本発明によれば、輪郭面の面積を、基板の単位面積ごとに比較したときに、輪郭面の面積の最大値は、最小値の１．６倍以下となっている。つまり、基板の単位面積あたりの輪郭面の面積は、ほぼ均一となっている。従って、複数の第１の凸部の側面上に形成されたサイドウォールの膜厚は、複数の第１の凸部が密に形成された領域および疎に形成された領域のいずれの領域においてもほぼ同じとなっている。つまり、サイドウォールの幅のバラツキが抑制された半導体装置が得られる。
【００１７】
上記複数の第１の凸部は、ゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極とからなるゲート部と、上記ゲート部の側面上に形成されたサイドウォールとからなり、上記複数の第２の凸部は、ゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極とからなるゲート部と、上記ゲート部の側面上に形成されたサイドウォールとからなるダミーゲート部であってもよい。
【００１８】
上記複数の第１の凸部は、ゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極とからなるゲート部と、上記ゲート部の側面上に形成されたサイドウォールとからなり、上記複数の第２の凸部は、素子分離部であってもよい。
【００１９】
本発明の半導体装置は、基板と、上記基板上に形成された少なくともゲート電極を含む複数の第１の凸部と、上記半導体基板上に形成された複数の第２の凸部とを備え、上記複数の第１の凸部のそれぞれと、それに隣り合う他の上記複数の第１の凸部または上記複数の第２の凸部との間隔が、１０μｍ以内である。
【００２０】
このことによって、複数の第１の凸部の側面上に形成されるサイドウォールの膜厚は、ほぼ同じとなる。つまり、サイドウォールの幅のバラツキが抑制された半導体装置が得られる。
【００２１】
本発明の半導体装置は、基板と、上記基板上に設けられ、ゲート絶縁膜、ゲート電極および不純物拡散領域を有する複数のＭＩＳトランジスタと、上記基板上に形成された複数の素子分離領域と、少なくとも上記複数のＭＩＳトランジスタおよび上記複数の素子分離領域の上方に設けられた層間絶縁膜と、上記層間絶縁膜に貫通して設けられ、上記複数のＭＩＳトランジスタの上記不純物拡散領域またはゲート電極に到達する複数の接続孔と、上記層間絶縁膜に貫通して設けられ、上記複数の素子分離領域に到達する複数のダミー接続孔と、上記複数の接続孔および上記複数のダミー接続孔の側面上に形成されたサイドウォールとを備えている。
【００２２】
接続孔の側面上に形成されるサイドウォールの膜厚は、基板の単位面積あたりの、上記層間絶縁膜の最上面と上記複数の接続孔およびダミー接続孔の側面および底面とによって構成される輪郭面の面積に依存して変化する。本発明によれば、ダミー接続孔を設けることによって、基板の単位面積あたりの輪郭面の面積がほぼ均一となるように調節することが可能である。従って、サイドウォールの膜厚のバラツキが抑制された半導体装置が得られる。
【００２３】
上記層間絶縁膜の最上面と、上記複数の接続孔およびダミー接続孔の側面および底面とによって構成される輪郭面の面積を、上記基板の単位面積ごとに比較したときに、上記輪郭面の面積の最大値は、最小値の１．６倍以下であることが好ましい。
【００２４】
このことによって、基板の単位面積あたりの輪郭面の面積は、ほぼ均一となっている。従って、複数の接続孔の側面上に形成されたサイドウォールの膜厚は、複数の接続孔が密に形成された領域および疎に形成された領域のいずれの領域においてもほぼ同じとなっている。つまり、サイドウォールの膜厚のバラツキが抑制された半導体装置が得られる。
【００２５】
本発明の半導体装置の製造方法は、基板を用意する工程（ａ）と、上記基板上に、少なくともゲート電極を含む複数の第１の凸部と、複数の第２の凸部とを形成する工程（ｂ）と、上記複数の第１の凸部および上記複数の第２の凸部をマスクとする不純物イオンの注入を行なって不純物拡散領域を形成する工程（ｃ）と、上記複数の第１の凸部および上記複数の第２の凸部の側面上にサイドウォール用膜を形成した後、異方性エッチングによりサイドウォールを形成する工程（ｄ）とを含む半導体装置の製造方法であって、上記工程（ｂ）では、上記基板の最上面と、上記複数の第１および第２の凸部の側面および上面とによって構成される輪郭面の面積を、上記基板の単位面積ごとに比較したときに、上記輪郭面の面積の最大値が最小値の１．６倍以下になるように、上記複数の第１の凸部と上記複数の第２の凸部とを形成する。
【００２６】
犠牲サイドウォールプロセスでは、複数の第１の凸部の側面上に形成されるサイドウォールの膜厚は、基板の単位面積あたりの輪郭面の面積に依存して変化する。本発明の半導体装置の製造方法によれば、輪郭面の面積を、基板の単位面積ごとに比較したときに、輪郭面の面積の最大値は、最小値の１．６倍以下となる。つまり、基板の単位面積あたりの輪郭面の面積は、ほぼ均一となる。従って、複数の第１の凸部の側面上に形成されたサイドウォールの膜厚は、複数の第１の凸部が密に形成された領域および疎に形成された領域のいずれの領域においてもほぼ同じとなる。つまり、サイドウォールの幅のバラツキが抑制された半導体装置が得られる。
【００２７】
上記複数の第１の凸部は、ゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極とからなるゲート部であり、上記複数の第２の凸部は、ゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極とからなるダミーゲート部であってもよい。
【００２８】
上記複数の第１の凸部は、ゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極とからなるゲート部であり、上記複数の第２の凸部は、素子分離部であってもよい。
【００２９】
本発明の半導体装置の製造方法は、基板を用意する工程（ａ）と、上記基板上に、少なくともゲート電極を含む複数の第１の凸部と、複数の第２の凸部とを形成する工程（ｂ）と、上記複数の第１の凸部および上記複数の第２の凸部をマスクとする不純物イオンの注入を行なって不純物拡散領域を形成する工程（ｃ）と、上記複数の第１の凸部および上記複数の第２の凸部の側面上にサイドウォール用膜を形成した後、異方性エッチングによりサイドウォールを形成する工程（ｄ）とを含む半導体装置の製造方法であって、上記工程（ｂ）では、上記複数の第１の凸部のそれぞれと、それに隣り合う他の上記複数の第１の凸部または上記複数の第２の凸部との間隔が１０μｍ以内となるように、上記複数の第１の凸部と上記複数の第２の凸部とを形成する。
【００３０】
本発明の半導体装置の製造方法によれば、複数の第１の凸部の側面上に形成されるサイドウォールの膜厚は、ほぼ同じとなる。つまり、サイドウォールの幅のバラツキが抑制された半導体装置が得られる。
【００３１】
本発明の半導体装置の製造方法は、基板を用意する工程（ａ）と、上記基板上に、複数の素子分離領域と、ゲート絶縁膜、ゲート電極および不純物拡散領域を有する複数のＭＩＳトランジスタと、少なくとも上記複数のＭＩＳトランジスタおよび上記複数の素子分離領域の上方に設けられた層間絶縁膜とを形成する工程（ｂ）と、上記層間絶縁膜を貫通して、上記不純物拡散領域またはゲート電極に到達する接続孔と、上記層間絶縁膜を貫通して、上記複数の素子分離領域に到達する複数のダミー接続孔とを形成する工程（ｃ）と、基板上にサイドウォール用膜を形成した後、異方性エッチングにより、上記複数の接続孔および上記複数のダミー接続孔の側面上にサイドウォールを形成する工程（ｄ）とを含む半導体装置の製造方法であって、上記工程（ｃ）では、上記層間絶縁膜の最上面と、上記複数の接続孔およびダミー接続孔の側面および底面とによって構成される輪郭面の面積を、上記基板の単位面積ごとに比較したときに、上記輪郭面の面積の最大値が最小値の１．６倍以下になるように、上記複数の接続孔と上記複数のダミー接続孔とを形成する。
【００３２】
接続孔の側面上に形成されるサイドウォールの膜厚は、基板の単位面積あたりの、上記層間絶縁膜の最上面と上記複数の接続孔およびダミー接続孔の側面および底面とによって構成される輪郭面の面積に依存して変化する。本発明の半導体装置の製造方法によれば、ダミー接続孔を設けることによって、輪郭面の面積を、基板の単位面積ごとに比較したときに、輪郭面の面積の最大値は、最小値の１．６倍以下としている。つまり、輪郭面の面積をほぼ均一化することができる。従って、接続孔の側面上に形成されるサイドウォールの膜厚は、複数の接続孔が密に形成された領域および疎に形成された領域のいずれの領域においてもほぼ同じとなる。つまり、サイドウォールの膜厚のバラツキが抑制された半導体装置が得られる。
【００３３】
【発明の実施の形態】
上述のように、従来の半導体装置の製造方法では、半導体基板上にゲート電極が密にレイアウトされている密領域と、ゲート電極部が疎にレイアウトされている疎領域とが存在している場合、サイドウォール部の幅にバラツキが生じる。
【００３４】
そこで本発明者らは、サイドウォール部の幅のバラツキの原因をサイドウォール用絶縁膜の形成に用いるＣＶＤ法における反応ガスの供給律速によるもの考え、サイドウォール用絶縁膜が堆積される基板の表面積と、堆積されたサイドウォール用絶縁膜の膜厚との関係を調査した。この結果を図１に示す。
【００３５】
図１は、サイドウォール用絶縁膜（ＢＰＳＧ膜）が堆積される基板上の被堆積領域の表面積と、ゲート電極の側面上に堆積されたサイドウォール用絶縁膜の膜厚との関係を表す図である。ここで表面積とは、サイドウォール用絶縁膜が形成される前に露出している基板の上面（輪郭面）の面積を指し、ゲート電極の上面および側面、素子分離領域の上面、半導体基板と素子分離領域との段差側面などの面積も含む。
【００３６】
図１の横軸は、半導体基板の上面を１０×１０μｍ2の領域に区切ったときの、最疎領域（ゲート電極が最も疎に形成された段差の少ない領域）の基板の表面積に対する最密領域（ゲート電極が最も密に形成された段差の多い領域）の基板の表面積の比を示す。縦軸は、疎領域におけるサイドウォール用絶縁膜の膜厚に対する密領域のサイドウォール用絶縁膜の膜厚の比を示している。
【００３７】
図１に示す結果から、疎領域の単位面積当たりの表面積に対する密領域の単位面積当たりの表面積の比が１．６倍以下であれば、サイドウォール用絶縁膜の膜厚のバラツキが低減されることがわかる。従って、半導体基板の上面を１０×１０μｍ2の領域に区切り、これら全ての領域の表面積を比較し、表面積の最大値が最小値の１．６倍以下となるように、半導体基板上に凸状の形状を有するゲート電極および素子分離領域などを形成することによって、サイドウォールの膜厚のバラツキを抑制できる。以下の実施形態１および２は、この結果に基づいて実施したものである。
【００３８】
以下、図面を参照しながら本発明による実施形態を説明する。簡単のため、各実施形態に共通する構成要素は、同一の参照符号で示す。
【００３９】
（実施形態１）
図２（ａ）〜図４（ｂ）は、本発明の実施形態１における半導体装置の製造工程を示す工程断面図である。
【００４０】
まず、図２（ａ）に示す工程で、半導体基板１にトレンチ分離からなる素子分離領域２を形成する。次に、ＮＯ／Ｏ2雰囲気中で熱酸化を行って、半導体基板１上に、ゲート絶縁膜となる厚みが約３ｎｍのシリコン酸窒化膜を形成する。次に、シリコン酸窒化膜の上に厚みが約１００ｎｍのノンドープのポリシリコン膜を堆積した後、ポリシリコン膜の所望の領域にリン（Ｐ）又はボロン（Ｂ）を注入する。その後、８００℃で３０分間の熱処理を行ない、リン又はボロンをポリシリコン膜中に均一に拡散させて、ポリシリコン膜をｐ型化又はｎ型化する。次に、ポリシリコン膜上の自然酸化膜を除去した後に、下から順にチタン（Ｔｉ）／窒化チタン（ＴｉＮ）／タングステン（Ｗ）（厚み：１０ｎｍ（Ｔｉ）／２０ｎｍ（ＴｉＮ）／５０ｎｍ（Ｗ））からなるメタル積層膜をスパッタ法により形成する。次に、ＬＰ−ＣＶＤ法により、メタル積層膜上に厚みが約１２０ｎｍのシリコン窒化膜を形成する。その後、フォトリソグラフィーおよびドライエッチングによって、シリコン窒化膜、メタル積層膜、ポリシリコン膜およびシリコン酸窒化膜をパターニングを行なって、下から順にシリコン酸窒化膜からなるゲート絶縁膜３と、ポリシリコンからなる下部ゲート電極４ａと、メタル積層膜からなる上部ゲート電極４ｂと、シリコン窒化膜からなるゲート保護層５とを形成する。以下、ゲート絶縁膜３と、下部ゲート電極４ａと、上部ゲート電極４ｂと、ゲート保護層５との積層構造部をゲート電極部６ａと称する。
【００４１】
特に本実施形態では、図２（ａ）に示す工程で、半導体基板１の上面を１０×１０μｍ2の領域に区切り、ゲート電極部６ａが最も疎にレイアウトされる疎領域Ｄ２に対して、ゲート電極部６ａが最も密にレイアウトされる密領域Ｄ１の表面積比が１．６倍以下になるように、疎領域Ｄ２にゲート電極部６ａの形成と同時に、ゲート電極部６ａと全く同じ構造のダミーゲート電極部６ｂを形成する。
【００４２】
次に、図２（ｂ）に示す工程で、ゲート電極部６ａおよび素子分離領域２をマスクとする不純物イオンの注入を行なって、ＬＤＤ拡散領域あるいはエクステンション拡散領域となる第１拡散領域７を形成する。
【００４３】
次に、図３（ａ）に示す工程で、基板上にＣＶＤ法によって、厚み約２０ｎｍのＮＳＧ膜（不純物を含まないシリコン酸化膜）からなる下地絶縁膜８と、厚み約２０ｎｍのシリコン窒化膜からなる保護絶縁膜９と、厚み約１００ｎｍのＢＰＳＧ膜からなるサイドウォール用絶縁膜１０とを順次形成する。
【００４４】
次に、図３（ｂ）に示す工程で、異方性ドライエッチングによって、サイドウォール用絶縁膜１０、保護絶縁膜９、下地絶縁膜８を順次エッチングを行なって、下地絶縁膜８ａ、保護絶縁膜９ａ及びサイドウォール用絶縁膜１０ａからなる積層構造のサイドウォール部１１を形成する。その後、ゲート電極部６ａ、サイドウォール部１１および素子分離領域２をマスクにして、不純物イオンの注入を行って、高濃度ソース・ドレイン領域となる第２拡散領域１２を形成する。
【００４５】
次に、図４（ａ）に示す工程で、サイドウォール部１１のうちのＢＰＳＧ膜からなるサイドウォール用絶縁膜１０ａをウェットエッチングにより選択的に除去して、下地絶縁膜８ａと保護絶縁膜９ａからなるＬ字型サイドウォール部１１ａを形成する。
【００４６】
次に、図４（ｂ）に示す工程で、基板上に、ＣＶＤ法によりＢＰＳＧ膜からなる層間絶縁膜１３を形成した後、ＣＭＰ法によって層間絶縁膜１３の表面の平坦化を行なう。このとき、第２拡散領域１２を形成するためのマスクとして用いたサイドウォール用絶縁膜１０ａが除去されているので、ゲート電極部６ａとゲート電極部６ａとの間隔、あるいは、ゲート電極部６ａとダミーゲート電極部６ｂとの間隔は拡がっている。このため、ゲート電極部６ａとゲート電極部６ａとの間、あるいはゲート電極部６ａとダミーゲート電極部６ｂとの間に、層間絶縁膜１３をボイドを生じることなく完全に埋め込むことができる。
【００４７】
本実施形態の半導体装置の製造方法によれば、図２（ａ）に示す工程で、半導体基板１の上面を１０×１０μｍ2の領域に区切り、ゲート電極部６ａの密度が最小となる疎領域Ｄ２に対して、ゲート電極部６ａの密度が最大となる密領域Ｄ１の表面積比が１．６倍以下になるように、疎領域Ｄ２にダミーゲート電極部６ｂを形成している。
【００４８】
このことによって、ＣＶＤ法によって形成する下地絶縁膜８、保護絶縁膜９およびサイドウォール用絶縁膜１０を形成したときに、密領域Ｄ１のゲート電極部６ａと疎領域Ｄ２のゲート電極部６ａの側面上に、ほぼ同じ膜厚でサイドウォール用絶縁膜１０を形成することができる。従って、異方性ドライエッチングによって形成されるサイドウォール部１１は、密領域Ｄ１および疎領域Ｄ２のいずれの領域においても、ほぼ同じ幅で形成することができる。つまり、サイドウォール部１１の幅のバラツキを抑制することができる。
【００４９】
なお、本実施形態では、半導体基板１の上面を１０×１０μｍ2の領域に区切っているが、これに限定されない。半導体基板１の上面を１０×１０μｍ2〜２０×２０μｍ2の範囲内の領域で区切れば、疎領域Ｄ２に対する密領域Ｄ１の表面積が１．６倍以下になるように、疎領域Ｄ２にダミーゲート電極部６ｂを形成することによって、サイドウォール部１１の幅のバラツキを抑制することができる。
【００５０】
（実施形態２）
図５（ａ）および図５（ｂ）は、本発明の実施形態２における半導体装置の製造工程を示す断面図である。
【００５１】
まず、図５（ａ）に示す工程で、半導体基板１にトレンチ分離からなる素子分離領域２および凸状素子分離部１５を形成する。続いて、下から順にシリコン酸窒化膜からなるゲート絶縁膜３と、ポリシリコンからなる下部ゲート電極４ａと、メタル積層膜からなる上部ゲート電極４ｂと、シリコン窒化膜からなるゲート保護層５とを備えるゲート電極部６ａを形成する。
【００５２】
特に本実施形態では、図５（ａ）に示す工程で、半導体基板１の上面を１０×１０μｍ2の領域に区切り、ゲート電極部６ａが最も疎にレイアウトされる疎領域Ｄ２に対して、ゲート電極部６ａが最も密にレイアウトされる密領域Ｄ１の表面積比が１．６倍以下になるように、半導体基板１の表面からの高さが素子分離領域２よりも高い凸状素子分離部１５を疎領域Ｄ２に形成する。
【００５３】
次に、図５（ｂ）に示す工程で、上記実施形態１の図２（ｂ）、図３（ａ）および図３（ｂ）に示す工程と同様に、ＬＤＤ拡散領域あるいはエクステンション拡散領域となる第１拡散領域７を形成した後、基板上にＣＶＤ法によって、下地絶縁膜（不図示）と、保護絶縁膜（不図示）と、サイドウォール用絶縁膜（不図示）とを順次形成する。次いで、異方性ドライエッチングによって、サイドウォール用絶縁膜、保護絶縁膜、下地絶縁膜を順次エッチングして、下地絶縁膜８ａ、保護絶縁膜９ａおよびサイドウォール用絶縁膜１０ａからなるサイドウォール部１１を形成する。その後、ゲート電極部６ａ、サイドウォール部１１、素子分離領域２および凸状素子分離部１５をマスクとして、不純物イオンの注入を行って、高濃度ソース・ドレイン領域となる第２拡散領域１２を形成する。
【００５４】
次に、上記実施形態１の図４（ａ）に示す工程と同様に、サイドウォール部１１のうちのサイドウォール用絶縁膜１０ａをウェットエッチングにより選択的に除去して、下地絶縁膜８ａと保護絶縁膜９ａからなるＬ字型サイドウォールを形成する。
【００５５】
続いて、上記実施形態１の図４（ｂ）に示す工程と同様に、基板上に、ＣＶＤ法によりＢＰＳＧ膜からなる層間絶縁膜を形成した後、ＣＭＰ法によって層間絶縁膜の表面の平坦化を行なう。
【００５６】
本実施形態によれば、図５（ａ）に示す工程で、半導体基板１の上面を１０×１０μｍ2の領域に区切り、ゲート電極部６ａの密度が最小となる疎領域Ｄ２に対して、ゲート電極部６ａの密度が最大となる密領域Ｄ１の表面積比が１．６倍以下になるように、半導体基板１の表面からの高さが素子分離領域２よりも高い凸状素子分離部１５を疎領域Ｄ２に形成している。
【００５７】
このことによって、異方性ドライエッチングによって形成されるサイドウォール部１１は、密領域Ｄ１および疎領域Ｄ２ともに、ほぼ同じ膜厚のサイドウォール用絶縁膜１０ａを形成することができる。つまり、サイドウォール部１１の幅のバラツキを抑制することができる。
【００５８】
（実施形態３）
図６（ａ）および図６（ｂ）は、従来の犠牲サイドウォールプロセスを用いた半導体装置の製造方法を示す図である。
【００５９】
従来の犠牲サイドウォールプロセスでは、図６（ａ）に示すように、半導体基板上にゲート電極部６ａが最も密にレイアウトされた密領域Ｄ１と、ゲート電極部６ａが全く形成されていない疎領域Ｄ２とが存在する場合がある。このような場合、密領域Ｄ１の端のゲート電極部６ａ（すなわち、疎領域Ｄ２に隣接するゲート電極部６ａ）は、図６（ｂ）に示すように、サイドウォール部１１の幅が大きくなりやすい。これは、図６（ａ）または図６（ｂ）に示すように、半導体基板１上の密領域Ｄ１から疎領域Ｄ２に亘る領域Ｄ２’を想定した場合、領域Ｄ２’の表面積が密領域Ｄ１に比べて非常に小さいからである。
【００６０】
そこで本実施形態では、疎領域Ｄ２にダミーゲート電極部６ｂを設けることによって、サイドウォール部１１の幅のバラツキを低減する。具体的には、以下に図７を参照しながら説明する。図７（ａ）および図７（ｂ）は、本実施形態における半導体装置の製造方法を示す工程断面図である。
【００６１】
まず、図７（ａ）に示す工程で、半導体基板１にトレンチ分離からなる素子分離領域（不図示）を形成する。次いで、上記実施形態１と同様に、下から順にシリコン酸窒化膜からなるゲート絶縁膜３と、ポリシリコンからなる下部ゲート電極４ａと、メタル積層膜からなる上部ゲート電極４ｂと、シリコン窒化膜からなるゲート保護層５とを備えるゲート電極部６ａを形成する。このとき、ゲート電極部６ａの形成と同時に、ゲート電極部６ａが密にレイアウトされている密領域Ｄ１の端から一定距離（本実施形態では１０μｍ）の領域Ｄ３に、ゲート電極部６ａと全く同じ構造のダミーゲート電極部６ｂを形成する。
【００６２】
次に、上記実施形態１における図２（ｂ）〜図３（ａ）に示す工程と同様に、ＬＤＤ拡散領域あるいはエクステンション拡散領域となる第１拡散領域（不図示）を形成した後、基板上にＣＶＤ法によって、下地絶縁膜（不図示）と保護絶縁膜（不図示）とサイドウォール用絶縁膜（不図示）とを順次形成する。
【００６３】
次に、図７（ｂ）に示す工程で、異方性ドライエッチングによって、サイドウォール用絶縁膜、保護絶縁膜、下地絶縁膜を順次エッチングして、下地絶縁膜８ａ、保護絶縁膜９ａおよびサイドウォール用絶縁膜１０ａからなる積層構造のサイドウォール部１１を形成する。その後、ゲート電極部６ａ、サイドウォール部１１、素子分離領域２および凸状素子分離部１５をマスクとして、不純物イオンの注入を行って、高濃度ソース・ドレイン領域となる第２拡散領域（不図示）を形成する。
【００６４】
次に、上記実施形態１の図４（ａ）に示す工程と同様に、サイドウォール部１１のうちのサイドウォール用絶縁膜１０ａをウェットエッチングにより選択的に除去して、下地絶縁膜８ａと保護絶縁膜９ａからなるＬ字型サイドウォールを形成する。
【００６５】
続いて、上記実施形態１の図４（ｂ）に示す工程と同様に、基板上に、ＣＶＤ法によりＢＰＳＧ膜からなる層間絶縁膜を形成した後、ＣＭＰ法によって層間絶縁膜の表面の平坦化を行なう。
【００６６】
図８は、ゲート電極部６ａが最も密にレイアウトされた密領域Ｄ１の端から、領域Ｄ３に設けられたダミーゲート電極部６ｂまでの距離と、密領域Ｄ１の端に位置するゲート電極部６ａの側面上に形成されたサイドウォール部１１の幅に対する、密領域Ｄ１の中心付近に位置するゲート電極部６ａの側面上に形成されたサイドウォール部１１の幅の比との関係を表す図である。
【００６７】
この結果から、密領域Ｄ１の端から１０μｍ以内にダミーゲート電極部６ｂを設ければ、サイドウォール部１１の幅のバラツキを低減できることがわかる。従って、図７（ａ）に示す工程では、各ゲート電極部６ａと、それに隣り合う他のゲート電極部６ａまたはダミーゲート電極部６ｂとの間隔が１０μｍ以内となるように、ゲート電極部６ａとダミーゲート電極部６ｂとを形成することが好ましい。このことによって、サイドウォール用絶縁膜１０ａの膜厚のバラツキを低減することできる。
【００６８】
（実施形態４）
従来の半導体装置の製造方法では、不純物拡散領域またはゲート電極と上層配線とを接続するための接続孔を形成する際に、接続孔の位置合わせのマージンを拡大するために、接続孔内にサイドウォールを形成することがある。しかしながら、接続孔が密にレイアウトされている密領域と、疎にレイアウトされている疎領域とが存在している場合、サイドウォールの膜厚にバラツキが生じる。このため、接続孔の位置合わせのマージンが低減され、接続孔を埋めるプラグを形成したときに短絡不良が発生するおそれがある。
【００６９】
このように、堆積される膜の膜厚のバラツキの発生は、凹凸状の表面を備える領域にＣＶＤ法によって膜を堆積する全ての場合に起こり得る。また、膜が堆積される領域の表面積と、堆積された膜の膜厚との関係は、図１に示す結果にほぼ等しい。
【００７０】
一方、上記実施形態１および２の半導体装置の製造方法では、凸状の部材（ゲート電極部、ダミーゲート電極部および凸状素子分離部）を半導体基板上に形成することによって、サイドウォール用絶縁膜が堆積される領域の表面積をコントロールし、ゲート電極部の側面上に形成されるサイドウォールの膜厚のバラツキを防止している。
【００７１】
つまり、堆積される膜の膜厚のバラツキを防止するために、凹凸状の表面を形成することによって表面積をコントロールする方法は、凹凸状の表面を備える領域にＣＶＤ法によって膜を堆積する全ての場合において有効である。
【００７２】
そこで本実施形態では、ダミー接続孔を設けることによって、サイドウォールの膜厚のバラツキを抑制している。以下に、本実施形態の半導体装置の製造方法を図９を参照しながら説明する。図９（ａ）および図９（ｂ）は、本実施形態における半導体装置の製造工程を示す断面図である。
【００７３】
まず、図９（ａ）に示す工程で、上記実施形態１と同様に、半導体基板１に、トレンチ分離からなる素子分離領域２、ゲート絶縁膜３と下部ゲート電極４ａと上部ゲート電極４ｂとゲート保護層５とを備えるゲート電極部６ａ、ＬＤＤ拡散領域あるいはエクステンション拡散領域となる第１拡散領域（不図示）、高濃度ソース・ドレイン領域となる第２拡散領域（不図示）、下地絶縁膜８ａと保護絶縁膜９ａからなるＬ字型サイドウォール部１１ａ、および層間絶縁膜１３を形成する。
【００７４】
次いで、フォトリソグラフィーおよびドライエッチングによって、層間絶縁膜１３を貫通し、第２拡散領域および上部ゲート電極４ｂに到達する接続孔１６ａを形成する。このとき、接続孔１６ａの形成と同時に、層間絶縁膜１３を貫通し、素子分離領域２に到達するダミー接続孔１６ｂを形成する。
【００７５】
このとき、本実施形態では、層間絶縁膜１３の上面を１０×１０μｍ2の領域に区切り、接続孔１６ａが最も疎にレイアウトされる疎領域Ｅ２に対して、接続孔１６ａが最も密にレイアウトされる密領域Ｅ１の表面積比が１．６倍以下になるように、疎領域にダミー接続孔１６ｂを形成している。ここで表面積とは、サイドウォール用絶縁膜が形成される前に露出している基板の上面（輪郭面）の面積を指し、接続孔の側面および底面の面積も含む。
【００７６】
次に、図９（ｂ）に示す工程で、基板上の全面に、ＣＶＤ法によりサイドウォール用絶縁膜を形成した後、異方性ドライエッチングによってサイドウォール用絶縁膜のエッチングを行ない、接続孔１６ａおよびダミー接続孔１６ｂの側面上にサイドウォール１７を形成する。
【００７７】
本実施形態の半導体装置の製造方法によれば、層間絶縁膜１３の上面を１０×１０μｍ2の領域に区切り、接続孔１６ａが最も疎にレイアウトされる疎領域Ｅ２に対して、接続孔１６ａが最も密にレイアウトされる密領域Ｅ１の表面積比が１．６倍以下になるように、疎領域にダミー接続孔１６ｂを形成している。
【００７８】
このことによって、異方性ドライエッチングによって形成されるサイドウォール１７は、密領域Ｅ１および疎領域Ｅ２ともに、ほぼ同じ膜厚のサイドウォール１７を形成することができる。つまり、サイドウォール１７の膜厚のバラツキを抑制することができる。
【００７９】
さらに、サイドウォール１７の膜厚のバラツキが抑制されるので、接続孔を開口する際に、位置合わせのマージンを拡大することができる。従って、拡散領域と上層配線を接続するプラグを形成したときに、短絡不良の発生を防止することができる。
【００８０】
【発明の効果】
本発明によれば、信頼性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【図１】  図１は、サイドウォール用絶縁膜が堆積される基板上の被堆積領域の表面積と、ゲート電極の側面上に形成されたサイドウォール用絶縁膜の膜厚との関係を表す図である。
【図２】  図２（ａ）および図２（ｂ）は、本発明の実施形態１における半導体装置の製造工程を示す工程断面図である。
【図３】  図３（ａ）および図３（ｂ）は、本発明の実施形態１における半導体装置の製造工程を示す工程断面図である。
【図４】  図４（ａ）および図４（ｂ）は、本発明の実施形態１における半導体装置の製造工程を示す工程断面図である。
【図５】  図５（ａ）および図５（ｂ）は、本発明の実施形態２における半導体装置の製造工程を示す断面図である。
【図６】  図６（ａ）および図６（ｂ）は、従来の犠牲サイドウォールプロセスを用いた半導体装置の製造方法を示す図である。
【図７】  図７（ａ）および図７（ｂ）は、本発明の実施形態３における半導体装置の製造方法を示す工程断面図である。
【図８】  図８は、ゲート電極部が最も密にレイアウトされた密領域Ｄ１の端から、領域Ｄ３に設けられたダミーゲート電極部までの距離と、密領域Ｄ１の端に位置するゲート電極部の側面上に形成されたサイドウォールの膜厚に対する、密領域Ｄ１の中心付近に位置するゲート電極部の側面上に形成されたサイドウォールの膜厚の比との関係を表す図である。
【図９】  図９（ａ）および図９（ｂ）は、本発明の実施形態４における半導体装置の製造工程を示す断面図である。
【図１０】  図１０（ａ）および図１０（ｂ）は、従来の犠牲サイドウォールプロセスを用いた半導体装置の製造方法を示す図である。
【図１１】  図１０（ａ）および図１０（ｂ）は、従来の犠牲サイドウォールプロセスを用いた半導体装置の製造方法を示す図である。
【符号の説明】
１  半導体基板
２  素子分離領域
３  ゲート絶縁膜
４ａ  下部ゲート電極
４ｂ  上部ゲート電極
５  ゲート保護層
６、６ａ  ゲート電極部
６ｂ  ダミーゲート電極部
７  第１拡散領域
８、８ａ  下地絶縁膜
９、９ａ  保護絶縁膜
１０、１０ａ  サイドウォール用絶縁膜
１１  サイドウォール部
１１ａ  Ｌ字型サイドウォール部
１２  第２拡散領域
１３  層間絶縁膜
１５  凸状素子分離部
１６ａ  接続孔
１６ｂ  ダミー接続孔
１７  サイドウォール
【図１】
0004139586.tif 000002
【図２】
0004139586.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004139586.tif 000009
【図９】
0004139586.tif 000010
【図１０】
0004139586.tif 000011
【図１１】
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