(57)【特許請求の範囲】
【請求項１】
映像又は音声の入力信号を所望の性能の出力信号に変換するために、上記入力信号を複数のクラスのいずれかに分類し、分類されたクラスに応じた予測係数を用いて上記入力信号を予測演算して得られた予測値を上記出力信号として出力する信号処理装置の各クラス毎の変換処理のための予測係数を生成する予測係数生成方法であって、
上記入力信号と、該入力信号に対応して予め用意された出力信号である教師信号とを用い、各クラス毎の上記予測係数を生成するための学習を行う際に、
上記入力信号と教師信号との組が当該入力信号のクラスに応じて振り分けられて、各クラス毎の度数が学習数として計数され、全ての上記入力信号と教師信号との組が用いられた後の上記学習数が所定の閾値未満のクラスについて、上記入力信号に微小レベルの乱数を付加した信号を新たな入力信号とする学習を付加的に行わせることを特徴とする予測係数生成方法。
【請求項２】
上記学習は、上記入力信号と教師信号との組が当該入力信号のクラスに応じて振り分けられてクラス毎の正規方程式が生成され、各正規方程式を解くことによって各クラス毎の予測係数を生成することにより行われることを特徴とする請求項１記載の予測係数生成方法。
【請求項３】
第１の学習パスにより学習が行われる際のクラス毎の上記学習数をカウントし、
上記学習数が上記所定の閾値未満となるクラスのインデックスを記憶し、
上記第１の学習パスによる学習が終了した後に、第２の学習パスでの学習として、上記記憶されたインデックスのクラスに対して上記付加的な学習を行わせることを特徴とする請求項１記載の予測係数生成方法。
【請求項４】
上記記憶されたインデックスのクラスに対して、上記付加的な学習を学習数が上記所定の閾値に達するまで繰り返し行わせることを特徴とする請求項３記載の予測係数生成方法。
【請求項５】
映像又は音声の入力信号を所望の性能の出力信号に変換する信号処理装置において、
上記入力信号を複数のクラスのいずれかに分類するクラス分類手段と、
上記クラス分類手段により分類されたクラスに応じた予測係数を出力する予測係数出力手段と、
上記入力信号を上記予測係数出力手段からの予測係数を用いて予測演算して予測値を上記出力信号として出力する予測演算手段とを有し、
上記予測係数出力手段には、学習素材となる入力信号及び該入力信号に対応して予め用意された出力信号である教師信号を用いた学習を行って各クラス毎の予測係数を生成する際に、上記入力信号と教師信号との組が当該入力信号のクラスに応じて振り分けられて、各クラス毎の度数が学習数として計数され、全ての上記入力信号と教師信号との組が用いられた後の上記学習数が所定の閾値未満のクラスについて、上記学習素材となる入力信号に微小レベルの乱数を付加した信号を新たな入力信号とする学習を付加的に行わせることにより得られた予測係数が記憶されていることを特徴とする信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、予測係数生成方法及び信号処理装置に関し、特に、クラス分類してクラス毎に補間処理等を行う場合に用いられる予測係数を生成するための予測係数生成方法及び生成された予測係数を用いて処理を行う信号処理装置に関するものである。
【０００２】
【従来の技術】
近年において、映像信号や音声信号の解像度あるいはサンプリング周波数等を向上させる技術が種々提案されている。例えば、標準あるいは低解像度に相当する標準テレビジョン信号から、高解像度のいわゆるＨＤＴＶ信号にアップコンバージョンを行う場合や、サブサンプル補間を行う場合には、従来の線形補間による手法よりも、例えば特開平６−１７８２７７号公報や特開昭７−７９４１８号公報に開示されるようなクラス分類を伴う変換処理を行う方が、性能的に良好な結果を得られることが知られている。
【０００３】
このクラス分類を伴う変換処理とは、例えば、標準あるいは低解像度に相当する標準テレビジョン信号（ＳＤ信号）を高解像度の信号（ＨＤ信号）に変換する場合に、入力されたＳＤ信号をクラス分類してクラスコードを発生し、このクラスコードを用いてクラス毎に予め設定されている予測係数を選んで上記入力ＳＤ信号を予測演算処理することにより、ＨＤ信号を得るものである。上記予測演算処理には例えば線形１次式が用いられる。
【０００４】
【発明が解決しようとする課題】
ところで、クラス分類を伴う変換処理で使用される線形１次式の係数は、予めクラス毎に最小自乗法等の学習によって決定される。このとき、学習素材によっては、十分学習数を満たすことができないクラスが生じることがある。このような偏りを持った学習を行って係数を求めると、いわゆるオーバーフィッティング（過学習）をする場合があり、学習に含まれないパターンに対して十分な性能を得ることができなかった。
【０００５】
これを回避する手段として、クラス分類を行わない場合の全数学習による係数を代用することが知られている。しかしながら、この方法は無難ではあるが本来の性能を引き出すまでには至っていない。
【０００６】
本発明は、上述したような実情に鑑みてなされたものであり、学習数の少ないクラスが生じることによる性能劣化を有効に防止し、クラス分類を伴う変換処理に最適の予測係数を生成することができるような予測係数生成方法、及び性能が改善されたクラス分類を伴う変換処理が可能な信号処理装置の提供を目的とする。
【０００７】
【課題を解決するための手段】
本発明は、上述した課題を解決するために、映像又は音声の入力信号を所望の性能の出力信号に変換するために、上記入力信号を複数のクラスのいずれかに分類し、分類されたクラスに応じた予測係数を用いて上記入力信号を予測演算して得られた予測値を上記出力信号として出力する信号処理装置の各クラス毎の変換処理のための予測係数を生成する予測係数生成方法であって、上記入力信号と、該入力信号に対応して予め用意された出力信号である教師信号とを用い、各クラス毎の上記予測係数を生成するための学習を行う際に、上記入力信号と教師信号との組が当該入力信号のクラスに応じて振り分けられて、各クラス毎の度数が学習数として計数され、全ての上記入力信号と教師信号との組が用いられた後の上記学習数が所定の閾値未満のクラスについて、上記入力信号に微小レベルの乱数を付加した信号を新たな入力信号とする学習を付加的に行わせることを特徴としている。
【０００８】
また、本発明に係る信号処理装置は、上述した課題を解決するために、映像又は音声の入力信号を所望の性能の出力信号に変換する信号処理装置において、上記入力信号を複数のクラスのいずれかに分類するクラス分類手段と、上記クラス分類手段により分類されたクラスに応じた予測係数を出力する予測係数出力手段と、上記入力信号を上記予測係数出力手段からの予測係数を用いて予測演算して予測値を上記出力信号として出力する予測演算手段とを有し、上記予測係数出力手段には、学習素材となる入力信号及び該入力信号に対応して予め用意された出力信号である教師信号を用いた学習を行って各クラス毎の予測係数を生成する際に、上記入力信号と教師信号との組が当該入力信号のクラスに応じて振り分けられて、各クラス毎の度数が学習数として計数され、全ての上記入力信号と教師信号との組が用いられた後の上記学習数が所定の閾値未満のクラスについて、上記学習素材となる入力信号に微小レベルの乱数を付加した信号を新たな入力信号とする学習を付加的に行わせることにより得られた予測係数が記憶されていることを特徴としている。
【０００９】
クラス分類を伴う変換処理に用いられる予測係数を生成するための学習の際に、学習数の少ないクラスについては、入力信号に乱数を加えたものを新たな入力信号として学習を行わせることで学習数を増やす。
【００１０】
【発明の実施の形態】
以下、本発明に係る実施の形態について図面を参照しながら説明する。
先ず、本発明に係る予測係数の生成方法の実施の形態として、上述したクラス分類を伴う変換処理のクラス毎の予測係数を最小自乗法によって求めるための学習装置について、図１を参照しながら説明する。
【００１１】
この図１において、入力端子２１には入力信号ｘi が、入力端子２２には学習の対象である教師信号ｙi がそれぞれ供給される。例えば、標準あるいは低解像度に相当する標準テレビジョン信号（ＳＤ信号）から、高解像度のいわゆるＨＤＴＶ信号（ＨＤ信号）にアップコンバージョンを行うクラス分類を伴う変換処理のための予測係数を求める場合には、入力信号ｘi はＳＤ信号であり、教師信号ｙi は該ＳＤ信号に対応するＨＤ信号である。
【００１２】
入力端子２１からの入力信号ｘi は、クラス生成回路２３に送られてクラス分類され、分類されたクラスを示すクラスコードあるいはクラスのインデックスがインデックスデコード回路２４に送られる。このクラスのインデックスはクラス毎の正規方程式を生成する回路へのアドレッシングとして使用される。入力端子２２からの教師信号ｙi は、遅延タップ生成回路２５に供給される。遅延タップ生成回路２５には、上記入力信号ｘi が加算器３３を介して供給される。この遅延タップ生成回路２５は、上記入力信号ｘi に対して、予測フィルタの各タップに対応する遅延を持たせたタップ数分の入力信号を出力し、またこれらのフィルタタップ入力に対する予測フィルタ出力に相当する遅延がなされた教師信号を出力する。なお、加算器３３には、乱数発生器３１からの乱数がスイッチ３２を介して付加されるようになっている。
【００１３】
遅延タップ生成回路２５からの上記タップ数分の入力信号はスイッチ３４を介して、また遅延タップ生成回路２５からの上記教師信号はスイッチ３５を介して、クラス毎の正規方程式生成回路２６1〜２６Kに送られる。これらの、クラス毎の正規方程式生成回路２６1〜２６Kは、インデックスデコード回路２４からの出力によりクラスに対応する正規方程式生成回路２６のみが有効（イネーブル）とされ、上記遅延タップ生成回路２５からの信号が取り込まれるようになっている。この遅延タップ生成回路２５からの信号がクラス毎の正規方程式生成回路２６1〜２６Kにそれぞれ取り込まれる毎に、それぞれの対応する度数メモリ２７1〜２７Kの内容（度数）がインクリメントされる。なお、度数メモリ２７1〜２７Kは、当該クラスの信号が入力される毎にインクリメントされる度数カウンタとも考えられる。
【００１４】
ここで、図１の学習装置を用いた学習方法には、後述するように、第１、第２の２つの学習パスが設定され、第１の学習パスが終了したとき、閾値判定・フラグ生成回路３６により、各度数メモリ２７1〜２７Kからの度数（カウント値）を閾値出力回路３７からの閾値と比較して、比較結果に応じて第２の学習パスの際にスイッチ３４、３５をオン／オフ制御している。この第２の学習パスにおいて、終了判定回路３８が終了を判定したときには、正規方程式生成回路２６1〜２６Kからの最終的な正規方程式を連立方程式解法回路２８に送り、正規方程式から連立方程式を解いて、予測係数を求めて出力端子２９より出力する。
【００１５】
次に、図２を参照しながら、図１の学習装置を用いた学習方法、すなわち、クラス分類を伴う変換処理に用いられる予測フィルタの予測係数の生成方法について説明する。この図２において、ステップＳ１０１からステップＳ１０５までが第１の学習パスに、ステップＳ１１０からステップＳ１１９までが第２の学習パスにそれぞれ対応している。
【００１６】
学習開始後の第１の学習パスの最初のステップＳ１０１においては、学習素材としての上述した入力信号ｘi 及び教師信号ｙi が、入力端子２１及び２２にそれぞれ入力される。次のステップＳ１０２では、クラス生成回路２３により入力信号ｘi についてのクラス分類あるいはクラス生成が行われ、そこで決定されたクラスのインデックスが出力される。このクラスのインデックス（クラスコードともいう。）は、インデックスデコード回路２４に送られて、クラス毎の正規方程式を生成する回路２６1〜２６Kへのアドレッシングとして使用される。ここでＫはクラス数を表す。入力信号ｘi 及び教師信号ｙi は、遅延タップ生成回路２５での適当な遅延の後、上記インデックスに従ってクラス毎の正規方程式を生成する回路に振り分けられ、正規方程式を生成する演算に使用される。このとき、ステップＳ１０３に示すように、各クラス毎の度数の計数が行われる。これは、各クラス毎の度数メモリ２７1〜２７Kをインクリメントすることに相当する。ステップＳ１０４では、入力された信号に基づいて正規方程式の生成を行っており、これについては後で詳細に説明する。ステップＳ１０５では、学習素材としての上記入力信号ｘi 及び教師信号ｙi が全て入力されたか否かを判別しており、ＮＯのときはステップＳ１０１戻り、ＹＥＳのときはステップＳ１０６に進んでいる。この第１の学習パスにおいて、学習素材が入力し終わったときに、クラス毎の正規方程式及び度数がメモリに蓄えられている。
【００１７】
ステップＳ１０６〜Ｓ１０８は、図１の閾値判定・フラグ生成回路３６での処理に対応しており、上記第１の学習パスが終了した後の動作に対応している。ステップＳ１０６では、度数メモリ２７a 〜２７n からの度数（カウント値）が閾値出力回路３７からの閾値ｔｈより小さいか否かを判別して、ＹＥＳのときはステップＳ１０７に、ＮＯのときはステップＳ１０８にそれぞれ進んでいる。ステップＳ１０７ではフラグをセットし、ステップＳ１０８に進む。すなわち、度数が閾値ｔｈよりも小さいクラスについては、そのクラスの学習数が不足していると判断し、そのクラスにフラグを立てておく。ステップＳ１０８では、上記閾値判定及びフラグセットが全クラスについて終了したか否かを判別しており、ＮＯのときにはステップＳ１０６に戻り、ＹＥＳのときにはステップＳ１１０に進んでいる。
【００１８】
次に、第２の学習パスの最初のステップＳ１１０では、上述した学習素材を再び入力し、ステップＳ１１１でクラスを生成する。そのクラスにフラグが立っているか否かをステップＳ１１２で判別し、ＮＯのときはステップＳ１１０に戻り、ＹＥＳのときはステップＳ１１３に進む。ステップＳ１１３では度数計数、ステップＳ１１４では乱数加算をそれぞれ行っており、これらはどちらが先でもよい。すなわち、上記フラグが立っているクラスについては、そのときの入力信号に対して乱数発生器３１からの微小レベルの乱数が付加されて遅延タップ生成回路２５に送られると共に、当該クラスの度数カウンタがインクリメントされ度数メモリに蓄えられる。次のステップＳ１１５では、当該クラスの正規方程式の生成が行われる。
【００１９】
ここで、スイッチ３２については、第１の学習パスのとき開（オフ）、第２の学習パスのとき閉（オン）とし、スイッチ３４、３５については、第１の学習パスのとき開（オフ）、第２の学習パスで上記フラグが立っているとき閉（オン）、それ以外では開（オフ）とすればよい。
【００２０】
次のステップＳ１１６では、当該クラスの度数が上記閾値ｔｈよりも大きいか否かを判別し、ＹＥＳのときにはステップＳ１１７でフラグをリセットしてステップＳ１１８に進み、ＮＯのときにはそのままステップＳ１１８に進む。ステップＳ１１８では、全クラスが終了したか否かを判別し、ＮＯのときにはステップＳ１１０に戻り、ＹＥＳのときにはステップＳ１１９に進む。ステップＳ１１９では、最終的な正規方程式から連立方程式を解き、係数を求めて終了する。
【００２１】
ところで、上記第２の学習パスにおいては、学習素材が終了するまで動作を続けるわけであるが、その結果、少なくとも１つのクラスの度数が閾値ｔｈ以下の場合は、再度第２の学習パスを実行するよう学習素材を入力し、入力信号に再度別の微小レベルの乱数を付加し、正規方程式を生成する回路に入力する。なお、度数の少ないクラスの入力があったとき、その入力信号に対して付加する乱数を変化させて閾値に達するまで繰り返し遅延タップ生成回路２５から当該クラスの正規方程式生成回路に出力を送るようにしてもよい。
【００２２】
図３は、図１の学習装置の各入力端子２１、２２に供給される入力信号ｘi 及び教師信号ｙi を得るための構成の一例を示すものであり、入力信号ｘi としての標準あるいは低解像度に相当する標準テレビジョン信号（ＳＤ信号）と、教師信号ｙi としての高解像度のいわゆるＨＤＴＶ信号（ＨＤ信号）とを得る場合について示している。
【００２３】
図３の入力端子４１には、高解像度のＨＤ信号が供給されており、これがそのまま端子４５より教師信号として取り出され、図１の入力端子２２に送られる。また、入力端子４１からのＨＤ信号は、ローパスフィルタ（ＬＰＦ）４２で低域成分が取り出され、間引き回路４３で間引きあるいはダウンサンプリング処理が施されて、標準解像度のＳＤ信号となって端子４４より取り出され、図１の入力端子２１に送られる。
【００２４】
次に、図４は、上述したような学習によって求められた予測係数を用いて、クラス分類を伴う変換処理を行うための信号処理装置の概略構成を示している。この具体例では、特に、画像のＳＤ信号をＨＤ信号に解像度変換する画像情報変換装置を想定している。
【００２５】
この図４において、入力端子１１には標準解像度のＳＤ信号が供給され、遅延タップ生成回路１４を介して予測演算回路１５に送られている。また、入力端子１１からのＳＤ信号は、クラス分類回路１７に供給されてクラス分類が行われ、決定されたクラスのインデックスをアドレスとして予測係数ＲＯＭ１８がアクセスされて予測係数が読み出され、予測演算回路１５に送られる。
【００２６】
予測演算回路１５は、推定演算回路あるいは補間値生成回路とも称され、クラス毎に適応的に選択された予測係数により予測演算を行うことで、入力されたＳＤデータに対するＨＤデータを算出するものである。予測演算回路１５により予測演算されることにより得られたＨＤ信号は、出力端子１２より取り出される。予測係数ＲＯＭ１８には、上述した学習方法により求められた予測係数が記憶されており、上述したように、全てのクラスについて十分な度数（学習数）が確保されているため、本来のクラス内の分布を変えることなく最適な係数となっており、優れた性能の解像度変換が実現できる。
【００２７】
次に、上述した学習時における学習方法の具体例について説明する。本実施の形態においては、多数の入力画素値と出力画素値との関係を求める方法として、最小自乗法を採用している。すなわち、先ず、上記多数の入力画素値と出力画素値との間に線形１次結合の関係があると仮定し、モデルを立てる。ここでは、オフセット項を加味しない場合の説明を行うが、オフセット項が入る場合には、線形１次結合に定数項が加わり、その定数項を含めて係数を求めることになる。
【００２８】
上記線形１次結合モデルの観測方程式について説明する。入力値Ｘに対してある未知量Ｗが作用して観測値Ｙが得られたとすると、次の（１）式、（２）式に示すような観測方程式が得られる。この（２）式で、ｎはタップ数を、ｍは学習数を示し、ｎ＜ｍである。
【００２９】
【数１】
0004099553.tif 000002
【００３０】
次に最小自乗法による解法について説明する。上記の観測値Ｙには誤差が含まれることから、あらためて上記（１）式を書き直すと、次の（３）式のような残差方程式が得られる。
【００３１】
【数２】
0004099553.tif 000003
【００３２】
上記（３）式から、各ｗj （ｊ＝1,2,...,n） の最確値を見いだすには、残差Ｅの各要素の自乗和を最小にする条件、すなわち、次の（４）式に示すようなｎ個の条件をいれて、これを満足するｗ1,ｗ2,...,ｗn を見いだせばよい。
【００３３】
【数３】
0004099553.tif 000004
【００３４】
上記（３）式より、次の（５）式が得られ、上記（４）式の条件を、ｊ＝１，２，．．．,ｎについて立てれば、それぞれ次の（６）式が得られる。
【００３５】
【数４】
0004099553.tif 000005
【００３６】
ここで、上記（３）式及び（６）式から、次の（７）式に示すような正規方程式が得られる。
【００３７】
【数５】
0004099553.tif 000006
【００３８】
これは、ちょうど未知数の数ｎ個だけある連立方程式であるから、これより最確値としての各ｗj（ｊ＝1,2,...,n）を求めることができる。正確には、上記（７）式で、ｗj（ｊ＝1,2,...,n）にかかる係数項のマトリクスが正則であれば徳子とができる。実際には、Gauss-Jordanの消去法（掃き出し法）等の解法を用いて連立方程式を解くことになる。
【００３９】
図５は、上記正規方程式の生成回路をハードウェア構成にて表したものであり、上記複数の入力画素値ｘ1,ｘ2,...,ｘn と観測値（教師信号）ｙとが乗算器アレイ５１に供給され、乗算結果が加算器アレイ５２に送られ、加算器アレイ５２から各クラス毎の加算メモリ５３1〜５３Kに送られ、各加算メモリ５３1〜５３Kからの出力が加算器アレイ５２にフィードバックされて累算されるように構成されている。なお、各加算メモリ５３1〜５３Kは、上記クラスのインデックスをデコードするインデックスデコード回路５４によりアドレッシングされる。
【００４０】
図６は、上記乗算器アレイ５１、加算器アレイ５２及び加算メモリ５３の構成例を示しており、正規方程式の対角要素を含むほぼ半分の要素を計算するような構成となっている。乗算器アレイ５１の構成要素となる乗算器５６は、図７の（Ａ）のように構成されて、２つの入力を乗算して出力し、加算器アレイ５２の構成要素となる加算器５７は、図７の（Ｂ）のように構成されて、２つの入力を加算して出力する。
【００４１】
以上のような正規方程式による演算を行うことにより、各クラス毎の予測係数を生成し、生成された各クラス毎の予測係数を、上記図４の予測係数ＲＯＭ１８に書き込んでおくわけである。
【００４２】
以上説明したように、本発明の実施の形態においては、映像信号や音声信号の入力に対してクラス分類を伴う変換処理を行う信号処理装置に用いられる予測係数を生成するための学習の際に、学習素材としての入力信号に微小レベルの乱数を付加した信号を新たな入力信号とする学習を付加的に行わせることにより、学習数を増やしている。
【００４３】
これは、通常の学習を行う第１の学習パスと、第１の学習パスで学習したクラス毎の度数をカウントする手段と、カウントされた度数（学習数）の閾値判定を行う手段と、度数が閾値以下のクラスのインデックスを記憶する手段とを有することにより実現される。また、特定のクラスのみを学習する第２の学習パスを持ち、第２の学習パスにおいては、入力信号系列に微小なレベルの乱数を付加させる手段と、第２の学習パスで学習したクラスの度数をカウントする手段と、閾値判定を行う手段とを有することにより実現される。ここで、乱数を付加させて学習に加えるループを学習に必要な度数分だけ回すような構造を持たせ、閾値を超えたときにループを終了するように制御することが挙げられる。
【００４４】
このように、クラス分類を伴う変換処理の学習過程において、学習数の少ないクラスに、乱数を加えた入力を用いて学習数を増やすことで、本来のクラス内の分布を変えることなく最適な係数を求めることができるため、従来より性能を改善することが可能となる。
【００４５】
なお、本発明は上述した実施の形態のみに限定されるものではなく、例えば、標準解像度の映像信号（ＳＤ信号）を高解像度の映像信号（ＨＤ信号）に変換する場合のみに限定されず、所定解像度の映像信号を他の解像度の映像信号に変換する場合や、所定のサンプリング周波数あるいはサンプルビット数のオーディオ信号を、他のサンプリング周波数やサンプルビット数のオーディオ信号に変換する場合等にも適用できることは勿論である。
【００４６】
【発明の効果】
本発明によれば、クラス分類を伴う変換処理に用いられる予測係数を求めるための学習の際に、学習素材となる入力信号に微小レベルの乱数を付加した信号を新たな入力信号とする学習を付加的に行わせることにより、学習数を増やすことができ、学習数の足りないクラスの学習数を増やすことで、最適な予測係数を求めることができる。
【００４７】
また、第１の学習パスで、各クラス毎の学習数をカウントし、カウントされた学習数が所定の閾値に達していないクラスについては、第２の学習パスで、当該クラスに対応する入力信号に微小乱数を加えて新たな入力信号として学習を行わせ、最終的に全てのクラスの学習数が上記所定の閾値以上となるように繰り返し学習を行わせることにより、全てのクラスで十分な学習数を確保でき、学習により求められる予測係数の最適化が図れ、クラス分類を伴う変換処理の性能改善が実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態を説明するための、クラス分類を伴う変換処理の予測係数を求めるための学習装置の一例を示すブロック図である。
【図２】本発明の実施の形態となる予測係数生成方法の一例を説明するためのフローチャートである。
【図３】図１の学習装置に用いられる学習素材としての入力信号（ＳＤ信号）及び教師信号（ＨＤ信号）を得るための構成の一例を示す図である。
【図４】本発明の実施の形態が適用される信号処理装置としての画像情報変換装置の一例を示すブロック図である。
【図５】正規方程式の生成回路のハードウェア構成の一例を示すブロック図である。
【図６】図５の乗算器アレイ、加算器アレイ及び加算メモリの一例を示す図である。
【図７】乗算器アレイを構成する乗算器及び加算器アレイを構成する加算器の一例を示す図である。
【符号の説明】
１４  遅延タップ生成回路、  １５  予測演算回路、  １７  クラス分類回路、  １８  予測係数ＲＯＭ、  ２１，２２  入力端子、  ２３  クラス生成回路、  ２４，５４  インデックスデコード回路、  ２５  遅延タップ生成回路、  ２６1〜２６K  正規方程式生成回路、  ２７1〜２７K  度数メモリ、  ２８  連立方程式解法回路、  ３１  乱数発生器、  ３２，３４，３５  スイッチ、  ３３  加算器、  ３６  閾値判定・フラグ生成回路、  ３７  閾値出力回路、  ３８  終了判定回路
【図１】
0004099553.tif 000007
【図２】
0004099553.tif 000008
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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