(57)【特許請求の範囲】
【請求項１】
静止画データおよび動画データに基づいて表示部を表示駆動するＲＡＭ内蔵ドライバであって、
前記静止画データ又は所与のコマンドが入力される第１のポートと、
シリアル伝送路を伝送されるシリアルの前記動画データが差動信号として入力される第２のポートと、
前記第２のポートから入力された前記差動信号を差動増幅し、パラレルの動画データを生成する受信回路と、
前記第１のポートを介して入力された前記静止画データおよび前記受信回路によって生成された前記動画データを記憶するＲＡＭと、
前記所与のコマンドに基づいて、前記ＲＡＭに対し、前記第１又は第２のポートを介してそれぞれ別個に入力された前記静止画データ又は動画データの書き込み又は読み出し制御する第１の制御回路と、
前記第１の制御回路とは独立して、前記ＲＡＭに記憶された前記静止画データ又は動画データを表示データとして読み出し制御し、前記表示部を表示駆動する第２の制御回路と、
前記差動信号と共にこの差動信号が有効であるか否かを示すデータ有効信号を受信し、前記データ有効信号に基づいて少なくとも前記受信回路の動作の一部を停止する停止制御回路と、
を含むことを特徴とするＲＡＭ内蔵ドライバ。
【請求項２】
請求項１において、
前記動画データの前記ＲＡＭへの書き込みを同期化する同期化信号として、前記データ有効信号を用いることを特徴とするＲＡＭ内蔵ドライバ。
【請求項３】
請求項１において、
前記表示部の１ライン分の動画データの前記ＲＡＭへの書き込みを同期化する同期化信号として、前記データ有効信号を用いることを特徴とするＲＡＭ内蔵ドライバ。
【請求項４】
請求項１において、
前記表示部の１画面分の動画データの前記ＲＡＭへの書き込みを同期化する同期化信号として、前記データ有効信号を用いることを特徴とするＲＡＭ内蔵ドライバ。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記シリアル伝送路は、ＬＶＤＳ規格による伝送路であることを特徴とするＲＡＭ内蔵ドライバ。
【請求項６】
請求項１乃至４のいずれかにおいて、
前記シリアル伝送路は、ＵＳＢ規格による伝送路であることを特徴とするＲＡＭ内蔵ドライバ。
【請求項７】
請求項１乃至４のいずれかにおいて、
前記シリアル伝送路は、ＩＥＥＥ１３９４規格による伝送路であることを特徴とするＲＡＭ内蔵ドライバ。
【請求項８】
複数の第１の電極と複数の第２の電極により駆動される電気光学素子を有するパネルと、
前記複数の第１の電極を駆動する請求項１乃至７のいずれかに記載のＲＡＭ内蔵ドライバと、
前記複数の第２の電極を走査駆動する走査駆動ドライバと、
を有することを特徴とする表示ユニット。
【請求項９】
請求項８に記載の表示ユニットと、
前記表示ユニットに前記コマンド、前記静止画データおよび前記動画データを供給するＭＰＵと、
を有することを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一画面内に静止画および動画を表示駆動するＲＡＭ内蔵ドライバ並びにそれを用いた表示ユニットおよび電子機器に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
近年の通信技術、実装技術等の発達により、携帯型の電子機器の表示部に、数字や文字といったキャラクタ文字のみならず、静止画像や動画像などのユーザにとって情報性の高い各種データが表示できるようになった。
【０００３】
このような電子機器に表示されるデータついては、種々のデータ形式が提案されている。例えば携帯電話機を例に挙げれば、ＭＰＥＧ（Moving Picture Experts Group）の規格により圧縮して符号化された画像データを受信または送信する技術が提案されている。
【０００４】
この場合、携帯電話機の表示部には、例えば図３に示す液晶パネル２２には、受信された動画が動画表示領域２２Ａに表示される。一方、液晶パネル２２の静止画表示領域２２Ｂには、例えばその動画に関する説明、操作情報などの静止画が表示される。
【０００５】
動画表示領域２２Ａに動画を表示するためには、液晶ドライバ内のＲＡＭの記憶領域のうち、動画表示領域２２Ａと対応する動画記憶領域にて、周期的に、しかもほぼリアルタイムに動画データを書き換える必要がある。
【０００６】
一方、静止画表示領域２２Ｂに表示される静止画は、携帯電話機のキー操作時等に応じて変更され、ＲＡＭの記憶領域のうち、静止画表示領域２２Ｂと対応する静止画記憶領域の静止画データを書き換える必要が生じる。
【０００７】
しかし、ＲＡＭの静止画記憶領域にて静止画データを書き換えるには、周期的に動画データが伝送されるバスラインを使用して、一画面の動画データと次の一画面の動画データを伝送する間の隙間を利用するしかない。
【０００８】
このように、動画データの画面間の限られた時間内で静止画データを伝送することは、動画データおよび静止画データを表示ユニットに供給するＭＰＵの動作時間を拘束し、表示ユニット以外の回路も制御するＭＰＵの動作上の時間的制約などが大きくなる。
【０００９】
また今後、表示領域の拡大、階調数の増加により、表示部に表示される動画像は、ますます情報性を高め、ユーザにとって見やすく、かつ有用な情報が得られるようになるものと予想される。従って、上述した動画データのデータ伝送量は、ますます増大することになるが、これはＭＰＵの動作時間の制約がより厳しくなることを意味する。このため、動画データをできるだけ高速に伝送できることが望ましい。その一方で、このような情報性の高い情報の表示に好適な携帯電話機に代表される携帯型の情報端末にとっては、低消費電力化が必須となる。
【００１０】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、ＲＡＭに対する動画データの書き換えタイミングとは無関係に、静止画データを書き換えることが可能なＲＡＭ内蔵ドライバ並びにそれを用いた表示ユニットおよび電子機器を提供することにある。
【００１１】
また、本発明の他の目的は、低消費電力で、独立して大容量の動画データと静止画データの書き換えが可能なＲＡＭ内蔵ドライバ並びにそれを用いた表示ユニットおよび電子機器を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決するために本発明は、静止画データおよび動画データに基づいて表示部を表示駆動するＲＡＭ内蔵ドライバであって、前記静止画データ又は所与のコマンドが入力される第１のポートと、シリアル伝送路を伝送されるシリアルの前記動画データが差動信号として入力される第２のポートと、前記第２のポートから入力された前記差動信号を差動増幅し、パラレルの動画データを生成する受信回路と、前記第１のポートを介して入力された前記静止画データおよび前記受信回路によって生成された前記動画データを記憶するＲＡＭと、前記所与のコマンドに基づいて、前記ＲＡＭに対し、前記第１又は第２のポートを介してそれぞれ別個に入力された前記静止画データ又は動画データの書き込み又は読み出し制御する第１の制御回路と、前記第１の制御回路とは独立して、前記ＲＡＭに記憶された前記静止画データ又は動画データを表示データとして読み出し制御し、前記表示部を表示駆動する第２の制御回路とを含むことを特徴とする。
【００１３】
本発明によれば、静止画、動画は、第１、第２のポートを介し別系統により入力される。また、静止画データまたは動画データのＲＡＭへの書き込み制御と、表示部に表示駆動するための表示データのＲＡＭからの読み出し制御とは、それぞれ独立して行われる。このため、動画データをＲＡＭに書き換えながら、同時に静止画データを書き換えることができ、動画データの書き込みの終了を待って、静止画データを書き込む必要がない。しかも、これら静止画データと動画データの書き込み制御に関わらず、表示データによる表示駆動を可能とする。さらに、第２のポートからシリアル伝送路を介してシリアル化された動画データが差動信号として入力されるようにしたので、高速な信号伝送を可能とする。特に、静止画データの書き込みタイミングに関わらず、表示領域の拡大、階調数の増加により大容量化した動画データを書き込むことができるので、精細な動画像を表示させることができる。
【００１４】
また本発明は、前記差動信号と共にこの差動信号が有効であるか否かを示すデータ有効信号を受信し、前記データ有効信号に基づいて少なくとも前記受信回路の動作の一部を停止する停止制御回路を含むことを特徴とする。
【００１５】
このようにシリアル化された動画データである差動信号が有効か否かを示すデータ有効信号を、差動信号と共に受信し、受信回路の動作の一部を少なくとも停止して、シリアル伝送における信号送受信に伴う電流消費を最小限に抑えるようにしたので、信号伝送能力を低下させることなく効果的に大容量化する動画データ伝送を行うことができる。
【００１６】
また本発明は、前記動画データの前記ＲＡＭへの書き込みを同期化する同期化信号として、前記データ有効信号を用いることを特徴とする。
【００１７】
また本発明は、前記表示部の１ライン分の動画データの前記ＲＡＭへの書き込みを同期化する同期化信号として、前記データ有効信号を用いることを特徴とする。
【００１８】
また本発明は、前記表示部の１画面分の動画データの前記ＲＡＭへの書き込みを同期化する同期化信号として、前記データ有効信号を用いることを特徴とする。
【００１９】
こうすることで、垂直同期信号若しくは水平同期信号を伝送させることなく、動画データを誤りなく表示させることができるようになる。
【００２０】
また本発明は、前記シリアル伝送路は、ＬＶＤＳ規格による伝送路であることを特徴とする。
【００２１】
また本発明は、前記シリアル伝送路は、ＵＳＢ規格による伝送路であることを特徴とする。
【００２２】
また本発明は、前記シリアル伝送路は、ＩＥＥＥ１３９４規格による伝送路であることを特徴とする。
【００２３】
これら規格化された高速シリアル伝送路により動画データを伝送させることによって、独立して大容量の動画データと静止画データの書き換えを行うことができるＲＡＭ内蔵ドライバのインターフェース設計を容易に行うことができるようになる。
【００２４】
また本発明の表示ユニットは、複数の第１の電極と複数の第２の電極により駆動される電気光学素子を有するパネルと、前記複数の第１の電極を駆動する請求項１乃至８のいずれかに記載のＲＡＭ内蔵ドライバと、前記複数の第２の電極を走査駆動する走査駆動ドライバとを有することを特徴とする。
【００２５】
この表示ユニットは、静止画および動画の混合表示を、外部ＭＰＵの負担を軽減しながら実現することができる。
【００２６】
また本発明の電子機器は、本発明に係る表示ユニットと、前記表示ユニットに前記コマンド、前記静止画データおよび前記動画データを供給するＭＰＵとを有することを特徴とする。
【００２７】
この電子機器、表示ユニットでの静止画および動画の混合表示に際してＭＰＵの負担が軽減されるので、ＭＰＵの稼動効率を高めることができる。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２９】
＜第１の実施の形態＞
以下、本発明の第１の実施の形態について、図１〜図７を参照して説明する。
【００３０】
（電子機器の説明）
図１は、本発明が適用される電子機器の概略ブロック図である。図１において、この電子機器は、ＭＰＵ（マイクロプロセッサユニット）１０と、表示ユニット２０とから構成される。表示ユニット２０は、電気光学素子を有するマトリクスパネル例えばカラー液晶パネル２２と、この液晶パネル２２を駆動するＲＡＭ内蔵のＸドライバＩＣ２４と、走査用のＹドライバＩＣ２６とを有する。
【００３１】
マトリクスパネル２２は、電圧印加によって光学特性が変化する液晶その他の電気光学素子を用いたものであればよい。液晶パネル２２としては、例えば単純マトリクスパネルで構成でき、この場合、複数のセグメント電極（第１の電極）が形成された第１基板と、コモン電極（第２の電極）が形成された第２基板との間に、液晶が封入される。液晶パネル２２は薄膜トランジスタ（ＴＦＴ）、薄膜ダイオード（ＴＦＤ）等の三端子素子、二端子素子を用いたアクティブマトリクスパネルであっても良い。これらのアクティブマトリクスパネルも、ＲＡＭ内蔵ＸドライバＩＣ２４により駆動される複数の信号電極（第１の電極）と、ＹドライバＩＣ２６により走査駆動される複数の走査電極（第２の電極）を有する。
【００３２】
液晶パネル２２には静止画と動画とを同時に表示可能である。この場合、図１に示すように、ＭＰＵ１０によって供給された動画データの画像サイズによって定められる動画表示領域２２Ａと、それ以外の静止画表示領域（テキストデータ表示領域）２２Ｂの各領域が液晶パネル２２に設定される。
【００３３】
ＭＰＵ１０から表示ユニット２０には、図１に示すように、大別して表示コマンド／静止画データと、動画データとが供給される。表示コマンドとして代表的なものに、コマンド／データの区別を示す信号Ａ０、反転リセット信号ＸＲＥＳ、反転チップセレクト信号ＸＣＳ、反転リード信号ＸＲＤおよび反転ライト信号ＸＷＲ等がある。データＤ７〜Ｄ０は８ビットのコマンドデータ（静止画および動画用アドレスデータを含む）または静止画データであり、コマンド／データ識別信号Ａ０の論理によって区別されている。動画データは例えば各６ビットのＲ，Ｇ，Ｂ信号であり、クロック信号ＣＬＫ、水平・垂直同期信号Ｈ・Ｖｓｙｎｃ等も供給される。
【００３４】
このように、本実施の形態では、表示コマンド／静止画データのためのバスと、動画データのためのバスとが分離されている。
【００３５】
図２は、図１のＭＰＵ１０および表示ユニット２０を携帯電話機３０に搭載した例を示している。図２に示すＭＰＵ１０は、携帯電話機３０の制御を司るＣＰＵ１２を有し、このＣＰＵ１２には静止画用メモリ１４、ＤＳＰ（ディジタル・シグナル・プロセッサ）１６が接続されている。また、ＤＳＰ１６には動画用メモリ１８が接続されている。
【００３６】
この携帯電話機３０には、アンテナ３２を介して受信された信号を復調し、あるいはアンテナ３２を介して送信される信号を変調する変復調回路３４が設けられている。そして、アンテナ３２からは、例えばＭＰＥＧ（Moving Picture Experts Group）のレイヤーIVの規格にて符号化された動画データを送受信可能となっている。
【００３７】
この携帯電話機３０には、例えばディジタルビデオカメラ３６を設けることもできる。このディジタルビデオカメラ３６を介して動画データを取り込むことができる。携帯電話機３０でのデータ送受信、ディジタルビデオカメラ３６での撮影などに必要な操作情報は、操作入力部３８を介して入力される。
【００３８】
ＭＰＵ１０に設けられたＣＰＵ１２は、液晶パネル２２の動画表示領域２２Ａに動画を表示する際には、その動画のサイズを動画情報から決定する。すなわち、図１に示す動画のスタートアドレスＳＡ及びエンドアドレスＥＡを決定する。なお、図３に示すように動画表示領域２２Ａと静止画表示領域２２Ｂとを例えば上下でライン分割しても良く、この場合も同様にスタートアドレスＳＡ、エンドアドレスＥＡが動画のサイズから決定される。
【００３９】
この動画表示領域２２Ａに表示される動画は、本実施の形態ではアンテナ３２またはディジタルビデオカメラ３６から供給される。アンテナ３２から入される信号は、変復調回路３４を介して復調されてＤＳＰ１６にて信号処理される。このＤＳＰ１６は動画処理用メモリ１８と接続され、アンテナ３２、変復調回路３４を介して入力される圧縮データを伸張し、またＭＰＥＧのレイヤーIVの規格にて符号化されているデータについてはデコードする。変復調回路３４、アンテナ３２を介して送信されるデータはＤＳＰ１６にて圧縮され、ＭＰＥＧのレイヤーIVの規格にて符号化して送信する場合にはエンコードされる。このようにＤＳＰ１６は、ＭＰＥＧの例えばレイヤーIVのデコーダ、エンコーダとしての機能を有することができる。
【００４０】
このＤＳＰ１６にはディジタルビデオカメラ３６からの信号も入力され、アンテナ３２またはディジタルビデオカメラ３６より入力された信号は、ＤＳＰ１６にてＲＧＢ信号に処理されて表示ユニット２０に供給される。
【００４１】
ＣＰＵ１２は、操作入力部３８からの情報等に基づき、必要により静止画用メモリ１４を用いて、液晶パネル２２に表示される静止画の表示に必要なコマンド、静止画データを表示ユニット２０に出力する。
【００４２】
例えば、動画はインターネットを経由して配信された映画情報であり、その劇場チケットを予約するための情報が静止画として表示され、操作入力部３８からの情報に基づいてチケット予約が実施される。このため、ＣＰＵ１２はさらに、変復調回路３４、アンテナ３２を介して静止画情報（例えば予約情報）を送出制御する。またＣＰＵ１２は、必要により、ディジタルビデオカメラ３６にて撮影された動画情報を、変復調回路３４、アンテナ３２を介して送出制御することができる。
【００４３】
（ＸドライバＩＣの説明）
図４は図１に示すＲＡＭ内蔵ＸドライバＩＣ２４のブロック図である。図４に示すＲＡＭ内蔵ＸドライバＩＣ２４の入出力回路として、ＭＰＵインターフェース１００と入出力バッファ１０２、入力バッファ１０４が設けられている。
【００４４】
ＭＰＵインターフェース１００には、反転チップセレクト信号ＸＣＳ、コマンド／データの識別信号Ａ０、反転リード信号ＸＲＤ、反転ライト信号ＸＷＲ、反転リセット信号ＸＲＥＳなどが入力される。
【００４５】
入出力バッファ１０２には、例えば８ビットのコマンドまたは静止画データＤ７〜Ｄ０が入力される。なお、図４では信号Ｄ７〜Ｄ０はパラレルで入出力される例を示しているが、ＸドライバＩＣ２４内の表示データＲＡＭ１６０からＭＰＵ１０にデータを読み出す必要がない場合には、先頭ビットを識別信号Ａ０とし、それに続く信号Ｄ７〜Ｄ０をシリアルで入出力してもよい。こうすると、ＭＰＵ１０及びＸドライバＩＣ２４の端子数を減らすことができる。
【００４６】
入力バッファ１０４には、例えば各６ビットのＲ，Ｇ，Ｂ信号からなる動画データと、クロック信号ＣＬＫとが入力される。各６ビットのＲ，Ｇ，Ｂ信号は、クロック信号ＣＬＫに同期してパラレルで入出力される。
【００４７】
ＸドライバＩＣ２４には、ＭＰＵインターフェース１００及び入出力バッファ１０２に接続された第１のバスライン１１０と、入力バッファ１０４に接続された第２のバスライン１２０とが設けられている。
【００４８】
第１のバスライン１１０にはバスホールダ１１２とコマンドデコーダ１１４とが接続され、第２のバスライン１２０にはバスホールダ１２２が接続されている。なお、入出力バッファ１０２にはステータス設定回路１１６が接続され、ＸドライバＩＣ２４の動作状態がＭＰＵ１０に出力されるようになっている。この動作状態とは、例えば表示がオン状態であるか否か、画面内の所与のスクロール領域のスクロールモードといったＸドライバＩＣ２４で設定されている内部状態であって、ＭＰＵ１０から入力された所与のコマンドがコマンドデコーダ１１４でデコードされた結果、出力されるようになっている。
【００４９】
第１，第２のバスライン１１０，１２０は共に、表示データＲＡＭ１６０のＩ／Ｏバッファ１６２に接続され、表示データＲＡＭ１６０に対してリード、ライトされる静止画データ及び動画データが伝送される。
【００５０】
ＸドライバＩＣ２４には、上述した表示データＲＡＭ１６０、Ｉ／Ｏバッファ１６２の他に、ＭＰＵ系制御回路１３０、カラムアドレス制御回路１４０、ページアドレス制御回路１５０、ドライバ系制御回路１７０、ＰＭＷデコード回路１８０及び液晶駆動回路１９０などが設けられている。
【００５１】
ＭＰＵ系制御回路１３０は、コマンドデコーダ１１４を介して入力されるＭＰＵ１０のコマンドに基づいて、表示データＲＡＭ１６０に対するリード、ライト動作を制御する。このＭＰＵ系制御回路１３０により制御されるカラムアドレス制御回路１４０及びページアドレス制御回路１５０が設けられている。本実施の形態では、カラムアドレス制御回路１４０は、静止画データの書き込みカラムアドレスと静止画及び動画データの読み出しカラムアドレスを指定する第１のカラムアドレス制御回路１４２と、動画データの書き込みカラムアドレスを指定する第２のカラムアドレス制御回路１４４とを有する。ページアドレス制御回路１５０は、静止画データの書き込みページアドレスと静止画及び動画データの読み出しページアドレスとを指定する第１のページアドレス制御回路１５２と、動画データの書き込みページアドレスを指定する第２のページアドレス制御回路１５４とを有する。なお、図４では図示していないが、ＭＰＵ１０からの垂直、水平同期信号Ｈ・ＶｓｙｎｃがＭＰＵ系制御回路１３０に入力される。水平同期信号Ｈｓｙｎｃは、動画データの書き込みの際のノイズ等の誤書き込みによる表示ずれ等を極力抑えるために、第２のカラム・ページアドレス制御回路１４４，１５４内に設けられたカウンタのセット、リセットに用いられる。さらに、水平・垂直同期信号Ｈ・Ｖｓｙｎｃは、カラムアドレス、ページアドレスをスタートアドレスＳＡに戻すために用いられる。また、ページアドレス制御回路１５０は、ドライバ系制御回路１７０により制御されて１ライン毎に表示アドレスを指定する表示アドレス制御回路１５６を含んでいる。
【００５２】
ドライバ系制御回路１７０は、Ｘドライバ系制御回路１７２及びＹドライバ系制御回路１７４を含む。このドライバ系制御回路１７０は、発振回路１７６からの発振出力に基づいて階調制御パルスＧＣＰ、極性反転信号ＦＲ、ラッチパルスＬＰなどを発生し、ＭＰＵ系制御回路１３０とは独立して、表示アドレス制御回路１５６、ＰＷＭデコード回路１８０、電源制御回路１７８およびＹドライＩＣ２６を制御する。
【００５３】
ＰＷＭデコード回路１８０は、表示データＲＡＭ１６０より１ライン毎に読み出されるデータをラッチして、極性反転周期に従って階調値に応じたパルス幅の信号を出力する。液晶駆動回路１９０は、ＰＷＭデコード回路１８０からの信号を、ＬＣＤ表示系の電圧に応じた電圧にシフトさせ、図１に示す液晶パネル２０のセグメント電極ＳＥＧに供給する。
【００５４】
（表示データＲＡＭおよびその周辺回路の説明）
図５は表示データＲＡＭ１６０およびその周辺回路の概略回路図である。図５には、第１，第２のカラムアドレス制御回路１４２，１４４、第１，第２のページアドレス制御回路１５２，１５４および表示アドレス制御回路１５６のそれぞれの最終段に設けられた第１，第２のカラムアドレスデコーダ１４２Ａ，１４４Ａ、第１，第２のページアドレスデコーダ１５２Ａ，１５４Ａおよび表示アドレスデコーダ１５６Ａが示されている。
【００５５】
図５にはさらに、第１，第２行目のメモリセルＣ１０，Ｃ１１…、Ｃ２０，Ｃ２１…が示されている。そして、図５に示す各メモリセルには、第１〜第３のワード線Ｗ１〜Ｗ３と、第１のビット線対Ｂ１，／Ｂ１と、第２のビット線対Ｂ２，／Ｂ２とが接続されている。
【００５６】
第１のカラムアドレスデコーダ１４２Ａは、第１のビット線対Ｂ１，／Ｂ１に接続された第１のカラムスイッチＳＷ１をオン、オフさせる信号を出力する。第２のカラムアドレスデコーダ１４４Ａは、第２のビット線対Ｂ２，／Ｂ２に接続された第２のカラムスイッチＳＷ２をオン、オフさせる信号を出力する。第１のページアドレスデコーダ１５２Ａは第１のワード線Ｗ１を、第２のページアドレスデコーダ１５２Ａは第２のワード線Ｗ２を、表示アドレスデコーダ１５６Ａは第３のワードラインＷ３を、それぞれをアクティブとする信号を供給する。
【００５７】
従来技術と比較すると、本実施の形態では、第２のワード線Ｗ２と、第２のビット線対Ｂ２，／Ｂ２と、第２のカラムスイッチＳＷ２と、第２のカラムアドレスデコーダ１４４Ａと、第２のページアドレスデコーダ１５４Ａとが新たに設けられている。
【００５８】
第２のカラムおよびページアドレスデコーダ１４４Ａ，１５４Ａは、動画データ（Ｒ，Ｇ，Ｂ）を書き込むためのカラムおよびページアドレスを指定する場合にのみ用いられ、このアドレス指定により第２のバスライン１２０、第２のカラムスイッチＳＷ２を介して、動画データ（Ｒ，Ｇ，Ｂ）がメモリセルに書き込まれる。
【００５９】
第１のカラムおよびページアドレスデコーダ１４２Ａ，１５２Ａは、静止画データを書き込む時と、静止画および動画データを読み出す時に、カラムおよびページアドレスを指定する。このアドレス指定により第１のバスライン１２０、第１のカラムスイッチＳＷ１を介して、表示データＲＡＭ１６０に対してデータがリード・ライトされる。
【００６０】
表示アドレスデコーダ１５６Ａは、第３のワード線Ｗ３を順次１本ずつアクティブにすることで、１ライン上の全メモリセルのデータを表示データ出力線ＯＵＴに読み出すものである。この読み出しデータが図４に示すＰＷＭデコーダ回路１８０に供給されて液晶駆動に供される。
【００６１】
（メモリセルの構成について）
図６は表示データＲＡＭ１６０内のメモリセルＣ１０を示す回路図である。メモリセルＣ１０は、他のメモリセルと同一の構成を有する。このメモリセルＣ１０は、２つのＣＭＯＳインバータ２１０，２０２にて構成されるメモリ素子２００を有する。２つのＭＯＳインバータ２０１，２０２は、その入出力同士を互いに接続する第１，第２の配線２０４，２０６を有する。第１配線２０４とビット線Ｂ１との間には第１のＮ型ＭＯＳトランジスタ２１０（第１のスイッチ）が接続され、そのゲートは第１のワード線Ｗ１に接続されている。同様に、第２配線２０６とビット線／Ｂ１との間には第２のＮ型ＭＯＳトランジスタ２１２（第１のスイッチ）が接続され、そのゲートは第１のワード線Ｗ１に接続されている。
【００６２】
以上の構成により、第１のページアドレスデコーダ１５２Ａからのアクティブ信号により第１のワード線Ｗ１がＨとなると、第１，第２のＮ型トランジスタ２１０，２１２がオンされる。これにより、メモリセルＣ１０は第１の一対のビット線Ｂ１，／Ｂ１と接続される。このとき、第１のカラムアドレスデコーダ１４２Ａからアクティブ信号により第１のカラムスイッチＳＷ１がオンしていると、メモリセルＣ１０に対するデータのリード・ライトが可能となる。
【００６３】
また、電源供給線ＶＤＤと表示データ出力線ＯＵＴとの間には第１，第２のＰ型ＭＯＳトランジスタ２２０，２２２が接続されている。第１のＰ型ＭＯＳトランジスタ２２０のゲートは第２の配線２０６に接続され、第２のＰ型ＭＯＳトランジスタ２２２のゲートは第３のワード線Ｗ３に接続されている。
【００６４】
メモリセルＣ１０のデータを表示データ出力線ＯＵＴに読み出す前に、この表示データ出力線ＯＵＴはＬにプリチャージされている。このプリチャージ動作後に第３のワード線Ｗ３をＬとして第２のＰ型ＭＯＳトランジスタ２２２をオンさせた状態で、表示データ出力線ＯＵＴのデータがＰＷＭデコーダ回路１８０にてラッチされる。このとき、第２の配線２０６の電位がＨ（第１の配線２０４の電位がＬ）であれば表示データ出力線ＯＵＴはＬのままであり、第２の配線２０６の電位がＬ（第１の配線２０４の電位がＨ）であれば表示データ出力線ＯＵＴはＨとなる。このようにして、表示データＲＡＭ１６０からの表示データの読み出しを１ライン同時に行うことができる。
【００６５】
本実施の形態ではさらに、第２のワード線Ｗ２と第２のビット線対Ｂ２，／Ｂ２とが設けられている。このため、第１配線２０４とビット線Ｂ２との間には第３のＮ型ＭＯＳトランジスタ２３０（第２のスイッチ）が接続され、そのゲートは第２のワード線Ｗ２に接続されている。同様に、第２配線２０６とビット線／Ｂ２との間には第４のＮ型ＭＯＳトランジスタ２３２（第２のスイッチ）が接続され、そのゲートは第２のワード線Ｗ２に接続されている。
【００６６】
以上の構成により、第２のページアドレスデコーダ１５４Ａからのアクティブ信号により第２のワード線Ｗ２がＨとなると、第３，第４のＮ型トランジスタ２３０，２３２がオンされ、メモリセルＣ１０は第２の一対のビット線Ｂ２，／Ｂ２と接続される。このとき、第２のカラムアドレスデコーダ１４４Ａからアクティブ信号により第２のカラムスイッチＳＷ２がオンしていると、メモリセルＣ１０に対する動画データのライトが可能となる。
【００６７】
（表示データＲＡＭに対する静止画、動画の書き込みについて）
ＭＰＵ１０は、図１または図３に示す動画表示領域２２ＡのスタートおよびエンドアドレスＳＡ，ＥＡと対応する表示データＲＡＭ１６０のページアドレスおよびカラムアドレスを、動画情報から予め知得している。このためＭＰＵ１０は、表示データＲＡＭ１６０のエリアのうち動画表示領域２２Ａと対応するエリアのカラムアドレスおよびページアドレスを、所定の書き込み周波数に従って繰り返し指定することが可能となる。この動画表示領域２２Ａと対応するエリアのカラムアドレスおよびページアドレスは、ＸドライバＩＣ２４の入出力バッファ１０２、ＭＰＵ系制御回路１３０を経由して、第２のカラムアドレス制御回路１４４および第２のページアドレス制御回路１５４に入力される。最終的に、図５に示す第２のカラムアドレスデコーダ１４４Ａおよび第２のページアドレスデコーダ１５４Ａを介して、表示データＲＡＭ１６０のカラムおよびページアドレスが指定される。動画データについて、入力バッファ１０４および第２のバスライン１２０を経由させることで、静止画データのバスライン１１０とは異なる経路にてリアルタイムで伝送することができ、それにより動画データがリアルタイムで書き換えられることになる。
【００６８】
一方ＭＰＵ１０は、表示データＲＡＭ１６０のエリアのうち静止画表示領域２２Ａと対応するエリアのカラムアドレスおよびページアドレスを指定して、操作入力部３８からの情報入力があった時などの静止画データに変更が生じた時にのみ、所定の書き込み周波数にてデータ書き換えを実施する。
【００６９】
このように、本実施の形態では、静止画と動画とを表示データＲＡＭ１６０に書き込むにあたって、アドレス指定およびデータ伝送をそれぞれ別ルートにて実施し、メモリセルはそれらのいずれのデータも書き込めるように構成されている。従って、静止画と動画とを同時にページ単位で異なるメモリセルに書き込むことが可能となり、どちらか一方のデータ書き込みを停止する必要はない。
【００７０】
また、メモリセルは静止画および動画のいずれのデータも書き込めるように構成されているので、動画表示領域２２Ａを任意に変更することが可能となる。
【００７１】
ここで、液晶パネル２０の動画表示領域２２Ａに動画を表示するに際しては、例えば６０Ｈｚすなわち１秒間に６０フレームを表示できる図７に示す読み出しクロックに従って、表示データＲＡＭ１６０から表示データが読み出される。
【００７２】
一方、静止画データは、液晶表示のための駆動周波数より高い例えば９０Ｈｚすなわち１秒間に９０フレームを表示できる静止画書き込みクロックに従って、表示データＲＡＭ１６０に表示データが書き込まれる。このように、表示読み出しレートより高い書き込みレートにて静止画の書き換えを実施しているため、操作入力部３８での操作に応じたスクロール表示等に追従した表示が可能となる。
【００７３】
これに対して動画データについては、人間の網膜の残像現象を利用するものであるので、携帯電話機などのように精密な動画表示が求められない場合には、動画のフレーム数を低く（表示に合わせて６０フレーム全部を書き換える必要はない）しても支障はない。本実施の形態では、例えば２０Ｈｚすなわち１秒間に２０フレームの動画データを書き込むことができる周波数で書き込みを行うこともできるし、６０フレームの周波数にて２０／６０＝１／３のデータをＭＰＵ１０からＸドライバＩＣ２４に送出するだけでもよい。ＲＡＭを内蔵していないＸドライバＩＣを使用する場合には６０フレーム分のデータを常に書き換える必要があるが、このように動画の書き込み周波数を低く（書き込みレートを低く）し、または書き換えられるデータ量を減少することで、静止画とは異なり表示データＲＡＭ１６０の内容を常時書き換える必要がある動画データの書き込み回数が少なくなり、その分メモリセルにて消費される電力を少なくすることができる。
【００７４】
＜第２の実施の形態＞
図８は、本発明の第２の実施の形態に係るＸドライバＩＣ３００の一部のブロック図である。なお、図８において図４と同一機能を有する回路については、図４と同一の符号を用いその詳細な説明を省略する。また、図８にて省略されている回路は、図４の回路と同一である。
【００７５】
図８に示すＸドライバＩＣ３００が図４に示すＸドライバＩＣ２４と相違する点は、まず第１，第２の表示データＲＡＭ３１０，３２０を設けた点である。第１の表示データＲＡＭ３１０には静止画データが記憶され、第２の表示データＲＡＭ３２０には動画データが記憶される。なお、第１，第２のＲＡＭ３１０，３２０は、図６に示す第２のワード線Ｗ２と、第２のビット線対Ｂ２，／Ｂ２と、第２のカラムスイッチＳＷ２と、第２のカラムアドレスデコーダ１４４Ａと、第２のページアドレスデコーダ１５４Ａは不要であり、従来構成のメモリセルを用いることができる。
【００７６】
図９は、第１の表示データＲＡＭ３１０の静止画表示領域３１０、第２の表示データＲＡＭ３２０の動画記憶領域３２０Ａ、液晶パネル２２の動画表示領域２２Ａおよび静止画表示領域２２Ｂの関係を示している。
【００７７】
第１，第２の表示データＲＡＭ３１０，３２０は液晶パネル２２の一画面の全画素と対応する記憶領域を有する。これにより、図９に示す静止画記憶領域３１０Ａおよび動画記憶領域３２０Ａは任意に変更可能となる。なお、図９では説明の便宜上、第１，第２の表示データＲＡＭ３１０，３２０の各メモリ空間と、液晶パネル２２の表示空間とを同一の大きさに描いている。
【００７８】
例えば１秒間に２０枚のフレームレートにて第２の表示データＲＡＭ３２０の動画記憶領域３２０Ａにデータが書き込まれ、例えば１秒間に６０枚のフレームレートにてデータが読み出されて液晶パネル２２の動画表示領域２２Ａに表示される。一方、例えば１秒間に９０枚のフレームレートにて第１の表示データＲＡＭ３１０の静止画記憶領域３１０Ａにデータが書き込まれ、例えば１秒間に６０枚のフレームレートにてデータが読み出されて液晶パネル２２の静止画表示領域２２Ｂに表示される。
【００７９】
このように、第２の実施の形態では第１の実施の形態とは異なり第１，第２の表示データＲＡＭ３１０，３２０を設けている。このため、第１の表示データＲＡＭ３１０に対応させて、第１のカラムアドレス制御回路１４２、第１のＩ／Ｏバッファ３１２、第１のページアドレス制御回路１５２および第１の表示アドレス制御回路３３０を設けている。同様に、第２の表示データＲＡＭ３２０に対応させて、第２のカラムアドレス制御回路１４４、第２のＩ／Ｏバッファ３２２、第１のページアドレス制御回路１５４および第２の表示アドレス制御回路３４０を設けている。
【００８０】
さらに、第１，第２の表示データＲＡＭ３１０，３２０からの表示データを、ＭＰＵ系制御回路１３０からの出力に基づいて選択してＰＷＭデコーダ回路１８０に出力するセレクタ３５０を設けている。
【００８１】
本発明の第２の実施の形態においても、静止画、動画は第１，第２のバスライン１１０，１２０により別系統にて伝送される。また、第１のＲＡＭ３１０，第２のＲＡＭ３２０にデータを書き込むためのカラムおよびページアドレスも、静止画と動画とで別系統で指定される。このため、動画データを第２のＲＡＭ３２０に書き換えながら、同時に静止画データを第１のＲＡＭ３１０にて書き換えることができ、動画データの書き込みの終了を待って静止画データを書き込む必要がない。
【００８２】
＜第３の実施の形態＞
第１，第２の実施の形態におけるＲＡＭ内蔵ＸドライバＩＣでは、従来と異なり、ＭＰＵ１０から供給される動画データと静止画データとを別伝送路により受信し、それぞれ別系統により書き込みを行うようにしていた。しかしながら、動画データが、その動画表示領域の拡大、階調数の増加などによって伝送すべきデータ量が増加すると、その伝送容量には限界が発生する。また、各６ビットのＲ，Ｇ，Ｂ信号とクロック信号ＣＬＫ、水平・垂直同期信号Ｈ・Ｖｓｙｎｃの計２１本の信号を伝送するための配線領域および端子数の増大を考慮すると、更なる階調数の増加に対応することが困難となり、場合によっては、却って信頼性を低下させてしまう可能性もある。
【００８３】
そこで、第３の実施の形態におけるＲＡＭ内蔵のドライバＩＣ４００では、高速シリアル伝送路を介して、ＭＰＵから動画データを供給することで、伝送すべき信号の配線領域および端子数の増大を抑えるとともに、静止画データと動画データの別系統による書き込みを可能としている。
【００８４】
ここで、高速シリアル伝送路とは、シリアル化された伝送データを差動信号として伝送し、受信側で差動増幅することで高速にデータ伝送が行われる伝送路をいう。このような高速シリアル伝送路として、種々の規格が提案されており、例えば米国電子通信工業会（Telecommunications Industry Association：ＴＩＡ）／米国電子工業協会（Electronic Industries Association：ＥＩＡ）−６４４、ＩＥＥＥ（Institute of Electrical and Electronics Engineers）１５９６．３として標準化されたＬＶＤＳ（Low Voltage Differential Signaling）規格、ＩＥＥＥ１３９４規格、或いはＵＳＢ（Universal Serial Bus）規格などがある。
【００８５】
（ＬＶＤＳ規格による高速伝送）
図１０は、第３の実施の形態におけるＸドライバＩＣ４００を備える電子機器の概略ブロック図である。
【００８６】
なお、図１０において図１と同一機能を有する回路については、図１と同一の符号を用いその詳細な説明を省略する。
【００８７】
図１０に示す電子機器が図１に示す電子機器と相違する点は、ＭＰＵ４００と、表示ユニット４１０のＸドライバＩＣ４２０との間に、ＬＶＤＳ規格の高速シリアル伝送路が接続されている点である。この高速シリアル伝送路には、シリアル化された動画データが差動信号として伝送されるようになっている。
【００８８】
図１１（Ａ），（Ｂ）は、表示データ伝送路のインターフェース部（同図（Ａ））と、ＬＶＤＳ規格の高速シリアル伝送路のインターフェース部（同図（Ｂ））とを模式的に示したものである。
【００８９】
すなわち、同図（Ａ）に示す技術では、ＣＭＯＳトランジスタで構成された出力バッファ４５０、４５２により、配線容量が付加された信号伝送路上に、伝送データに対応した電圧が駆動される。受信側では、信号伝送路を、ＣＭＯＳトランジスタで構成された入力バッファ４５４、４５６で受信する。ここで、データ伝送路とクロック信号ＣＬＫの伝送路の配線容量をＣ［Ｆ］とし、データ伝送レートをｆ［Ｈｚ］、出力バッファの電源電圧をＶ［Ｖ］とすると、データ伝送に伴う消費電流Ｉop0は、次の（１）式のように示される。
【００９０】
Ｉop0＝ｆＣＶ［Ａ］      ・・・（１）
従って、伝送レートを上げるほど、消費電流が多くなってしまう。しかしながら実際には配線容量Ｃにより、それほど高速に伝送レートを上げることができない。
【００９１】
これに対して、同図（Ｂ）に示すように、送信側から差動出力のドライバ４６０、４６２で伝送信号に対応した差動信号を出力し、受信側で差動入力された差動信号をレシーバ４６４、４６６で差動増幅する。より具体的には、送信側の差動出力ドライバから、ツイストペアケーブルや、プリント基板などの平衡伝送路からなる信号伝送路に対して定常電流を流し、受信側の差動入力のレシーバにより、差動動作する信号伝送路間に接続された終端抵抗Ｒ間に発生した差動電圧を増幅させる。
【００９２】
その際、送信側でＰＬＬ回路４６８により、クロック信号ＣＬＫを例えば９逓倍した逓倍クロック信号に同期させて伝送すべきデータをシリアル変換し、クロック信号ＣＬＫに同期させて伝送させる。受信側では、受信したクロック信号ＣＬＫをＰＬＬ回路４７０で例えば９逓倍した逓倍クロック信号に同期させて、受信したシリアルデータをパラレル変換する。
【００９３】
ここで、差動信号の伝送に伴う定常電流をＩconst［Ａ］、送信側と受信側のＰＬＬ回路４６８、４７０で消費される電流をＩpll［Ａ］とすると、データ伝送に伴う消費電流Ｉop1は、次の（２）式のように示される。
【００９４】
Ｉop1＝Ｉconst＋Ｉpll［Ａ］      ・・・（２）
図１２に、ＬＶＤＳ規格によるデータ伝送に伴う電流消費と、ＣＭＯＳドライバによるデータ伝送に伴う電流消費との関係を表したグラフを示す。
【００９５】
ここでは、データ伝送レートを変化させたときの、ＣＭＯＳトランジスタにより構成されたドライバでデータ伝送する際の消費電流４８０と、ＬＶＤＳ規格によりデータ伝送する際の消費電流４８２とを示す。
【００９６】
すなわち、図１１（Ａ）に示すようにＣＭＯＳドライバでデータ伝送を行う場合、（１）式に従ってデータ伝送レートに比例して消費電流が増加する。
【００９７】
これに対して、図１１（Ｂ）に示すＬＶＤＳ規格によるデータ伝送では、データ伝送レートに応じた定常電流が必要である。しかしながら、必要とされる定常電流は、データ伝送レートが低い場合であっても、データ伝送レートが高い場合であっても、ほぼ同じ値である。
【００９８】
従って、ＬＶＤＳ規格によるデータ伝送では、伝送レートが低い場合に従来のデータ伝送よりも消費電流が多くなる場合があることを意味する。その一方で、伝送レートが高くなった場合には従来よりも低い消費電流で、かつ高速のデータ伝送を行うことができることを意味する。
【００９９】
そこで、第３の実施の形態では、データ伝送レートが低い場合において、データ伝送が行われない期間は、定常電流の消費を抑えることによって、従来のデータ伝送と比較して、より高速のデータ伝送と、低消費電力化との両立を図ることができることを特徴としている。より具体的には、送信側の差動出力ドライバと受信側の差動入力レシーバの動作を停止させて、定常電流をなくす。
【０１００】
図１３に、このような第３の実施の形態における電子機器について、ＬＶＤＳ規格による高速シリアル伝送を行うＭＰＵと表示ユニットとのインターフェース部分の構成要部の概要を示す。
【０１０１】
ただし、図１、図１０或いは図１１と同一部分には同一符号を付し、適宜説明を省略する。
【０１０２】
この電子機器は、ＭＰＵ４００と、表示ユニット４１０とが、ＬＶＤＳ規格の高速シリアル伝送路を介して接続されている。
【０１０３】
ＭＰＵ４００が、上述したＭＰＵ１０と異なる点は、ＬＶＤＳ規格による高速シリアル伝送の送信インターフェース機能を有するＬＶＤＳ送信回路４９０と、データ有効信号生成回路４９２を備えている点である。
【０１０４】
表示ユニット４１０が、上述した表示ユニット２０と異なる点は、ＬＶＤＳ規格による高速シリアル伝送の受信インターフェース機能を有するＬＶＤＳ受信回路４９４を備えている点である。ここで、表示ユニット４１０のＬＣＤドライバ４９６は、図１０におけるＸドライバＩＣ４２０と、ＹドライバＩＣ２６に相当する。
【０１０５】
ＬＶＤＳ送信回路４９０は、少なくとも差動出力ドライバ４６０、４６２、ＰＬＬ回路４６８、パラレル・シリアル変換回路４９８を含む。
【０１０６】
パラレル・シリアル変換回路４９８は、伝送すべき動画データのスキャンコンバータ機能を有するＤＰＳ１６により供給されたＲ，Ｇ，Ｂ信号を、ＰＬＬ回路４６８で逓倍された逓倍クロック信号に同期してシリアル変換し、差動出力ドライバ４６０に対して供給する。
【０１０７】
データ有効信号生成回路４９２は、ＤＳＰ１６によって生成された動画データが有効なときだけアクティブとなるデータ有効信号を生成し、表示ユニット４１０のＬＶＤＳ受信回路４９４に対して出力する。
【０１０８】
ＬＶＤＳ受信回路４９４は、少なくとも差動入力レシーバ４６４、４６６、ＰＬＬ回路４７０、シリアル・パラレル変換回路５００を含む。
【０１０９】
シリアル・パラレル変換回路５００は、差動入力レシーバ４６４で受信されたシリアルデータを、ＰＬＬ回路４７０で逓倍された逓倍クロック信号に同期してパラレル変換したＲ，Ｇ，Ｂ信号として、ＬＣＤドライバ４９６（ＸドライバＩＣ４２０）に供給する。また、データ有効信号生成回路４９２によって生成されたデータ有効信号が非アクティブのとき、少なくとも差動入力レシーバ４６４、４６６、ＰＬＬ回路４７０の動作を停止させて、これらに流れる定常電流をなくすことができるようになっている。
【０１１０】
また、ＬＶＤＳ受信回路４９４は、データ有効信号生成回路４９２によって生成されたデータ有効信号に同期して、Ｒ，Ｇ，Ｂ信号をＸドライバＩＣのデータＲＡＭに書き込むようにする。例えば、１画面分の動画データを、図１４に示すタイミングで出力されるデータ有効信号に同期させて、データＲＡＭに書き込んだり、１画面の１ラインごとの動画データを図１５に示すタイミングで出力されるデータ有効信号に同期させて、データＲＡＭに書き込むようにする。こうすることによって、水平・垂直同期信号Ｈ・Ｖｓｙｎｃのための信号伝送路を設けることなく、動画データを誤りなく表示させることができるようになる。
【０１１１】
このようにデータ有効信号生成回路４９２は、シリアル伝送路の高速性に着目し、必要なときのみ、シリアル伝送に必要な定常電流を流すようにすることで、伝送の高速性と低消費電力化との両立を図る。
【０１１２】
図１４に、このようなデータ有効信号生成回路４９２によって生成されるデータ有効信号の生成タイミングの一例を示す。
【０１１３】
ここでは、画面表示の１フレーム周期Ｔの間にＭＰＵ４００から１画面分の動画データが伝送される場合を示している。
【０１１４】
すなわち、１フレーム周期Ｔより短時間で１画面分の動画データが伝送される場合、データ有効信号回路４９２は、垂直同期信号Ｖｓｙｎｃの立ち上がりに同期して、データ有効信号をアクティブにする。そして、予め認識されている１画面分の動画データのデータ数分だけアクティブ期間となるようなパルスを生成する。
【０１１５】
こうすることで、期間ｔ1だけ高速シリアル伝送に伴う定常電流が消費されるものの、期間（Ｔ−ｔ1）ではこの定常電流の消費を抑えることができる。
【０１１６】
データ有効信号生成回路４９２によって生成されるデータ有効信号の生成タイミングは、これに限定されるものではなく、種々のタイミングにより生成することが可能である。
【０１１７】
図１５に、データ有効信号生成回路４９２によって生成されるデータ有効信号の生成タイミングの他の例を示す。
【０１１８】
ここでは、画面表示の１フレーム周期Ｔの間にＭＰＵ４００から１画面の動画データが１ライン分ずつ伝送される場合を示している。
【０１１９】
すなわち、１フレーム周期Ｔのうち１画面のライン数分に分割した時間ごとに１画面の１ライン分の動画データが伝送される場合、データ有効信号回路４９２は、まず１画面の１ライン目において、水平同期信号Ｈｓｙｎｃの立ち上がりに同期して、データ有効信号をアクティブにする。そして、予め認識されている１画面分の１ライン分の動画データのデータ数分だけアクティブ期間となるようなパルスを生成する。２ライン目以降のデータ有効信号についても、ラインごとに生成される水平同期信号Ｈｓｙｎｃの立ち上がりに同期して、予め認識されている１画面分の１ライン分の動画データのデータ数分だけアクティブ期間となるようなパルスを生成する。
【０１２０】
また、垂直同期信号Ｖｓｙｎｃの立ち上がりに同期して、予め認識されているラインごとに１ライン分のデータ数分だけアクティブとなるパルス状のデータ有効信号を、ラインごとに生成させることも可能である。
【０１２１】
こうすることで、本来１フレーム周期Ｔをラインごとに動画データを伝送する場合に割り当てられるライン伝送期間Ｔ0、Ｔ1、…、ＴNそれぞれについて、期間ｔ0、ｔ1、…、ｔNだけ高速シリアル伝送にともなる定常電流が消費される。従って、各伝送期間において、期間（Ｔ0−ｔ0）、（Ｔ1−ｔ1）、…、（ＴN−ｔN）における定常電流の消費を抑えることができる。
【０１２２】
図１６は、図１０に示すＲＡＭ内蔵ＸドライバＩＣ４２０のブロック図である。図４に示すＲＡＭ内蔵ＸドライバＩＣ２４と異なる点は、入力バッファ１０４に代えてＬＶＤＳ受信回路４９４が設けられている点である。
【０１２３】
ＬＶＤＳ受信に回路４９４は、図１３で説明したようにＬＶＤＳ規格による高速シリアル伝送路を介して入力されたクロック信号ＣＬＫとシリアルデータＳＤを差動入力レシーバで差動増幅し、パラレル化された動画データに変換する。また、これとは別にデータ有効信号ＤＶが入力され、データ有効信号ＤＶがアクティブのときのみ、クロック信号ＣＬＫおよびシリアルデータＳＤの差動入力レシーバを動作させる動作停止制御回路を含む。
【０１２４】
このようなＬＶＤＳ受信回路４９４には、第２のバスライン１２０が接続される。
【０１２５】
（ＩＥＥＥ１３９４規格による高速伝送）
図１７は、第３の実施の形態における電子機器について、ＩＥＥＥ１３９４規格による高速シリアル伝送を行うＭＰＵと表示ユニットとのインターフェース部分の構成要部の概要を示す。
【０１２６】
ただし、図１、図１０、図１１或いは図１３と同一部分には同一符号を付し、適宜説明を省略する。
【０１２７】
この電子機器は、ＭＰＵ５５０と、表示ユニット５６０とが、ＩＥＥＥ１３９４規格の高速シリアル伝送路を介して接続されている。
【０１２８】
ＭＰＵ５５０が、上述したＭＰＵ４００と異なる点は、ＩＥＥＥ１３９４規格による高速シリアル伝送の送信インターフェース機能を有するＩＥＥＥ１３９４送信回路５７０を備えている点である。
【０１２９】
表示ユニット５６０が、上述した表示ユニット４１０と異なる点は、ＩＥＥＥ１３９４規格による高速シリアル伝送の受信インターフェース機能を有するＩＥＥＥ１３９４受信回路５７２を備えている点である。
【０１３０】
ＩＥＥＥ１３９４送信回路５７０は、少なくともＩＥＥＥ１３９４規格による高速シリアル伝送を行うための図示しないパラレル・シリアル変換回路、符号化回路、差動出力ドライバを含む。
【０１３１】
ＩＥＥＥ１３９４送信回路５７０におけるパラレル・シリアル変換回路は、伝送すべき動画データのスキャンコンバータ機能を有するＤＰＳ１６により供給されたＲ，Ｇ，Ｂ信号をシリアル変換する。符号化回路は、ＤＳ  Ｌｉｎｋ（Data/Strobe Link）方式と呼ばれる符号化方式により、シリアル化されたＲ，Ｇ，Ｂ信号から、シリアルデータＳＤとストローブ信号ＳＴＢとを生成する。
【０１３２】
ＤＳ  Ｌｉｎｋ方式では、シリアルデータＳＤとストローブ信号ＳＴＢの２対の差動信号線により高速シリアル伝送が行われる。ＩＥＥＥ１３９４送信回路５７０は、送信クロックに同期させて、シリアルデータＳＤとストローブ信号ＳＴＢを生成し、それぞれ差動信号線を介して伝送させる。
【０１３３】
ＩＥＥＥ１３９４受信回路５７２は、少なくともＩＥＥＥ１３９４規格による高速シリアル伝送信号を受信するための図示しない差動入力レシーバ、復号化回路、シリアル・パラレル回路を含む。
【０１３４】
ＩＥＥＥ１３９４受信回路５７２における差動入力レシーバは、差動信号線対ごとに、シリアルデータＳＤとストローブ信号ＳＴＢを差動増幅して受信する。復号化回路は、差動入力レシーバで受信したシリアルデータＳＤとストローブ信号ＳＴＢとから、シリアル化された動画データを生成すると共に、クロック信号ＣＬＫを抽出する。シリアル・パラレル変換回路は、変換されたシリアルの動画データをパラレルデータに変換し、Ｒ，Ｇ，Ｂ信号としてＬＣＤドライバ４９６に供給する。
【０１３５】
図１８は、図１７におけるＭＰＵ５５０と表示ユニット５６０との間で行われるＤＳ  Ｌｉｎｋ方式による伝送タイミングの一例を示す。
【０１３６】
ＤＳ  Ｌｉｎｋ方式では、シリアルデータＳＤのシリアル化された信号に対して、図１８に示すようなストローブ信号ＳＴＢが生成される。すなわち、シリアルデータＳＤに同じデータが続いたとき、ストローブ信号ＳＴＢを変化させ、シリアルデータＳＤが変化したとき、ストローブ信号ＳＴＢを変化させないようになっている。
【０１３７】
また、ＩＥＥＥ１３９４受信回路５７２では、シリアルデータＳＤとストローブ信号ＳＴＢを排他的論理和することでクロック信号ＣＬＫを得る。このクロック信号ＣＬＫは、パラレル化されたＲ，Ｇ，Ｂ信号とともに、ＬＣＤドライバ４９６に供給される。また、ＩＥＥＥ１３９４受信回路５７２は、図１３に示したＬＶＤＳ受信回路４９４と同様に、データ有効信号生成回路４９２によって生成されたデータ有効信号ＤＶがアクティブのときのみ、差動入力レシーバを動作させることで消費電力を低減させる。
【０１３８】
このようにＩＥＥＥ１３９４規格により、ＭＰＵと表示ユニットとの間で動画データを高速シリアル伝送することで、ＬＶＤＳ規格による動画データ伝送と同様に消費電力を低減させる一方、ＰＬＬ回路を不要とすることができる。従って、より回路規模を縮小させることができ、ＰＬＬ回路における消費電流を削減することができる。
【０１３９】
（ＵＳＢ規格による高速伝送）
図１９は、第３の実施の形態における電子機器について、ＵＳＢ規格による高速シリアル伝送を行うＭＰＵと表示ユニットとのインターフェース部分の構成要部の概要を示す。
【０１４０】
ここでは、フルスピードにおけるＵＳＢ規格のインターフェース部を示しており、図１、図１０、図１１或いは図１３と同一部分には同一符号を付し、適宜説明を省略する。
【０１４１】
この電子機器は、ＭＰＵ６００と、表示ユニット６１０とが、ＵＳＢ規格の高速シリアル伝送路を介して接続されている。
【０１４２】
ＭＰＵ６００が、上述したＭＰＵ４００と異なる点は、ＵＳＢ規格による高速シリアル伝送の送信インターフェース機能を有するＵＳＢ送信回路６２０を備えている点である。
【０１４３】
表示ユニット６１０が、上述した表示ユニット４１０と異なる点は、ＵＳＢ規格による高速シリアル伝送の受信インターフェース機能を有するＵＳＢ受信回路６２２を備えている点である。
【０１４４】
ＵＳＢ送信回路６２０は、少なくともＵＳＢ規格による高速シリアル伝送を行うためのＵＳＢ送信処理回路６３０、差動出力ドライバ６３２を含む。差動出力ドライバ６３２の＋側／−側は、プルダウン抵抗Ｒ１を介して接地されている。
【０１４５】
ＵＳＢ送信処理回路６２０は、伝送すべき動画データのスキャンコンバータ機能を有するＤＰＳ１６により供給されたＲ，Ｇ，Ｂ信号をシリアル変換し、所定ビット長のＵＳＢパケットする。
【０１４６】
ＵＳＢ受信回路６２２は、少なくとも、差動入力レシーバ６３４、ＵＳＢ規格による高速シリアル伝送を受信するためのＵＳＢ受信処理回路６３６を含む。差動入力レシーバ６３４の−側は、プルアップ抵抗Ｒ２を介してプルアップされている。
【０１４７】
ＵＳＢ規格による高速シリアル伝送は、差動信号の他に、差動信号線の＋側および−側の両方が論理レベル“Ｌ”であるシングルエンド０という状態を用いて、所定ビット長のパケット単位に行われる。シングルエンド０は、パケットの終わりを示す。
【０１４８】
受信処理回路の差動入力レシーバは、シングルエンド０における論理レベル“Ｌ”を検出するために、シングルエンドのレシーバとして構成されている。
【０１４９】
ＵＳＢ受信処理回路６３６は、受信したパケットデータを分解し、Ｒ，Ｇ，Ｂ信号のパラレル信号を生成する。各パケットデータは、例えば８ビットの同期パターンから始まるようになっており、受信処理回路ではこの同期パターンからクロック信号ＣＬＫを生成し、これに同期してＲ，Ｇ，Ｂ信号を生成する。
【０１５０】
このようにＵＳＢ規格により、ＭＰＵと表示ユニットとの間で動画データを高速シリアル伝送することで、ＬＶＤＳ規格による動画データ伝送と同様に消費電力を低減させる一方、ＰＬＬ回路を不要とすることができる。従って、より回路規模を縮小させることができ、ＰＬＬ回路における消費電流を削減することができる。
【０１５１】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１５２】
また上述した実施の形態における高速シリアル伝送を行うための差動出力ドライバ、差動入力レシーバの構成は、ＣＭＯＳ、ＥＣＬなどの各種製造技術に限定されるものではない。
【０１５３】
また、本発明は、ＬＶＤＳ規格、ＩＥＥＥ１３９４規格、或いはＵＳＢ規格によるデータ伝送に適用されることが特に望ましいが、これに限定されるものではない。例えばこれら高速シリアルデータ伝送と同様の思想に基づく規格や、これらを発展させた規格におけるデータ伝送転送にも本発明は適用できる。
【図面の簡単な説明】
【図１】本発明が適用される電子機器の概略ブロック図である。
【図２】図１の電子機器の一例である携帯電話機の概略ブロック図である。
【図３】図１に示す液晶パネルの表示例とは異なる表示例を示す概略説明図である。
【図４】図１に示すＸドライバＩＣの概略ブロック図である。
【図５】図４に示す表示データＲＡＭ及びその周辺回路の概略説明図である。
【図６】図５に示す表示データＲＡＭ内のメモリセルの回路図である。
【図７】静止画及び動画の書き込みクロックと表示用読み出しクロックとを示す波形図である。
【図８】本発明の第２の実施の形態に係るＸドライバＩＣの概略ブロック図である。
【図９】図８に示す第１，第２の表示データＲＡＭの記憶領域と液晶パネルの表示領域との関係を示す概略説明図である。
【図１０】第３の実施の形態におけるＸドライバＩＣを備える電子機器の概略ブロック図である。
【図１１】図１１（Ａ），（Ｂ）は、従来の表示データ伝送路のインターフェース部と比較して、ＬＶＤＳ規格の高速シリアル伝送路のインターフェース部を模式的に示した説明図である。
【図１２】ＬＶＤＳ規格によるデータ伝送に伴う電流消費と、ＣＭＯＳドライバによるデータ伝送に伴う電流消費との関係を表した説明図である。
【図１３】第３の実施の形態における電子機器について、ＬＶＤＳ規格による高速シリアル伝送を行うＭＰＵと表示ユニットとのインターフェース部分の構成要部の概要を示す概略ブロック図である。
【図１４】データ有効信号生成回路によって生成されるデータ有効信号の生成タイミングの一例を示すタイミング図である。
【図１５】データ有効信号生成回路によって生成されるデータ有効信号の生成タイミングの他の例を示すタイミング図である。
【図１６】本発明の第３の実施の形態に係るＸドライバＩＣの概略ブロック図である。
【図１７】第３の実施の形態における電子機器について、ＩＥＥＥ１３９４規格による高速シリアル伝送を行うＭＰＵと表示ユニットとのインターフェース部分の構成要部の概要を示す概略ブロック図である。
【図１８】ＤＳ  Ｌｉｎｋ方式による伝送タイミングの一例を示すタイミング図である。
【図１９】第３の実施の形態における電子機器について、ＵＳＢ規格による高速シリアル伝送を行うＭＰＵと表示ユニットとのインターフェース部分の構成要部の概要を示す概略ブロック図である。
【符号の説明】
１０，４００，５５０，６００  ＭＰＵ
１２  ＣＰＵ
１４  静止画用メモリ
１６  ＤＳＰ（ディジタル・シグナル・プロセッサ）
１８  動画用メモリ
２０，４１０，５６０，６１０  表示ユニット
２２  液晶パネル
２２Ａ  動画表示領域
２２Ｂ  静止画表示領域
２４，４２０  ＸドライバＩＣ
２６  ＹドライバＩＣ
３０  携帯電話機
３２  アンテナ
３４  変復調回路
３６  ディジタルビデオカメラ
３８  操作入力部
１００  ＭＰＵインターフェース
１０２  入出力バッファ
１０４  入力バッファ
１１０  第１のバスライン
１１２  バスホールダ
１１４  コマンドデコーダ
１１６  ステータス設定回路
１２０  第２のバスライン
１２２  バスホールダ
１３０  ＭＰＵ系制御回路
１４０  カラムアドレス制御回路
１４２  第１のカラムアドレス制御回路
１４２Ａ  第１のカラムアドレスデコーダ
１４４  第２のカラムアドレス制御回路
１４４Ａ  第２のカラムアドレスデコーダ
１５０  ページアドレス制御回路
１５２  第１のページアドレス制御回路
１５２Ａ  第１のページアドレスデコーダ
１５４  第２のページアドレス制御回路
１５４Ａ  第２のページアドレスデコーダ
１６０  表示データＲＡＭ
１６２  Ｉ／Ｏバッファ
１７０  ドライバ系制御回路
１７２  Ｘドライバ系制御回路
１７４  Ｙドライバ系制御回路
１７６  発振回路
１７８  電源制御回路
１８０  ＰＷＭデコーダ回路
１９０  液晶駆動回路
２００  メモリ素子
２０１，２０２  ＣＭＯＳインバータ
２０４，２０６  第１，第２の配線
２１０，２１２  第１，第２のＮ型ＭＯＳトランジスタ（第１のスイッチ）
２２０，２２２  第１，第２のＰ型ＭＯＳトランジスタ
２３０，２３２  第３，第４のＮ型ＭＯＳトランジスタ（第２のスイッチ）
３００  ＸドライバＩＣ
３１０，３２０  第１，第２の表示データＲＡＭ
３１２，３２２  Ｉ／Ｏバッファ
３３０，３４０  第１，第２の表示アドレス制御回路
３５０  セレクタ
４５０，４５２  出力バッファ
４５４，４５６  入力バッファ
４６０，４６２，６３２  差動出力バッファ
４６４，４６６，６３４  差動入力バッファ
４６８，４７０  ＰＬＬ回路
４９０  ＬＶＤＳ送信回路
４９２  データ有効信号生成回路
４９４  ＬＶＤＳ受信回路
４９６  ＬＣＤドライバ
４９８  パラレル・シリアル変換回路
５００  シリアル・パラレル変換回路
５７０  ＩＥＥＥ１３９４送信回路
５７２  ＩＥＥＥ１３９４受信回路
６２０  ＵＳＢ送信回路
６２２  ＵＳＢ受信回路
６３０  ＵＳＢ送信処理回路
６３６  ＵＳＢ受信処理回路
Ｗ１〜Ｗ３  第１〜第３のワード線
Ｂ１，／Ｂ１  第１のビット線対
Ｂ２，／Ｂ２  第２のビット線対
Ｃ１０，Ｃ１１，Ｃ２０，Ｃ２１  メモリセル
【図１】
0004058888.tif 000002
【図２】
0004058888.tif 000003
【図３】
0004058888.tif 000004
【図４】
0004058888.tif 000005
【図５】
0004058888.tif 000006
【図６】
0004058888.tif 000007
【図７】
0004058888.tif 000008
【図８】
0004058888.tif 000009
【図９】
0004058888.tif 000010
【図１０】
0004058888.tif 000011
【図１１】
0004058888.tif 000012
【図１２】
0004058888.tif 000013
【図１３】
0004058888.tif 000014
【図１４】
0004058888.tif 000015
【図１５】
0004058888.tif 000016
【図１６】
0004058888.tif 000017
【図１７】
0004058888.tif 000018
【図１８】
0004058888.tif 000019
【図１９】
0004058888.tif 000020