(57)【特許請求の範囲】
【請求項１】
半導体基体表面上の欠陥を検出する検査装置と、当該欠陥の半導体基体上での物理座標を記憶する制御部と、当該制御部により露光条件が制御され前記欠陥の物理座標に対応する領域にコンタクトホールを形成しないように前記半導体基体を露光する露光装置とを備えている露光システム。
【請求項２】
前記露光装置は、デフォーカス条件で前記領域を露光するか、又は前記領域に露光用のビームを照射しない請求項１記載の露光システム。
【請求項３】
前記露光装置は、スキャナ型の電子ビーム露光装置である請求項１又は２に記載の露光システム。
【請求項４】
コンタクトホール形成に先立って半導体基体表面上の欠陥を検出するステップと、
当該ステップで検出された欠陥の前記半導体基体上での物理座標を記憶するステップと、
前記半導体基体表面上の所定領域にコンタクトホールを形成するための露光を行う一方、前記記憶するステップで記憶した物理座標に対応する領域にコンタクトホールを形成しないように前記半導体基体を露光するステップと、
を備えている半導体装置の製造方法。
【請求項５】
前記露光するステップはデフォーカス条件で前記領域を露光するか、又は前記領域に露光用のビームを照射しない請求項４記載の半導体装置の製造方法。
【請求項６】
前記露光するステップは、ＮＯＲ型のメモリセル配置に従ってコンタクトホールを形成する請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
前記欠陥に係る前記領域を含むビット線を冗長ビット線で置き換えるステップを有する請求項４から６のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、より詳細には、ＮＯＲ型フラッシュメモリの冗長効率を改善した不揮発性半導体記憶装置の製造技術に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置であるフラッシュメモリは、データの書き換えが可能なＲＡＭ（Random Access Memory）の特長と、電源を切った後もデータを保持可能なＲＯＭ（Read Only Memory）の特長をあわせもつ不揮発性の半導体記憶装置である。一般に、メモリデバイスにおける記憶の最小単位はセルと呼ばれ、１つのセルが１ビットを記憶する。ＳＲＡＭやＤＲＡＭでは複数の素子で単一セルが構成されているのに対して、フラッシュメモリの単一セルは最小素子数である１トランジスタのみで構成されるため低コスト化が可能である。このようなフラッシュメモリの単一セルは複数個がグループ化されて１つのセクタ（ブロック）を構成し、これらのセクタの集合として記憶領域が構成される。そして、この記憶領域へのデータ消去はセクタ単位（またはチップ一括）で行われる。【０００３】
フラッシュメモリはＮＡＮＤ型とＮＯＲ型とに大別される。ＮＡＮＤ型フラッシュメモリは、１本のデータ線に８ビットあるいは１６ビットのメモリセルが直列接続され、書込みおよび消去もシリコン基板と浮遊ゲートの全面を使用したファウラ−ノルドハイムトンネル現象を利用している。一方、ＮＯＲ型フラッシュメモリは、１本のデータ線に個々のメモリセルが並列接続され、書込みにはホットエレクトロンを用い、消去にはファウラ−ノルドハイムトンネル現象を利用している。【０００４】
図１は、ＮＯＲ型フラッシュメモリセルとビット線との接続の様子を説明するための断面概略図である。１つのＮＯＲ型フラッシュメモリセル１０は、半導体基板１１と、この上に設けられた絶縁層１７内に形成された浮遊ゲート１２及びワード線１３と、絶縁層１７内に形成されたコンタクト部１４（コンタクトホールとこの中の導電部材とからなる）と、絶縁層１７上に形成され、コンタクト部１４を介して半導体基板１１（具体的には不純物拡散層）にコンタクトするビット線１５とを有する。ＮＯＲ型フラッシュメモリの各セル１０はワード線１３からの電圧印加によって注入された電子を浮遊ゲート１２に貯めることで情報の有無の識別を可能とする。【０００５】
このような構造のセルの製造プロセスにおいて、ワード線１３とコンタクト部１４とが何らかの欠陥１６の存在によって電気的に短絡して動作不良が生じ得る。しかし、このような動作不良が生じた際にビット線冗長を施したとしても、ワード線１３は依然として、冗長されたビット線１５に接続されたコンタクト部１４を短絡させている。このため、データの書込み、読出し、および消去の際にワード線１３に充分な電圧を供給することができず動作不良が解消されることはない。【０００６】
ここで仮にワード線冗長を実行したとしても、冗長されたワード線１３上にはあるが未冗長のビット線１５と接続されているセルには、消去動作のみが行われ書込み動作は実行されない。このため、当該セルの閾値電圧が負となって、同一のビット線１５に接続されている他のセルの読み出しに影響を与えてしまう結果となる。【０００７】
また、図２は、ＮＯＲ型フラッシュメモリの回路構成を説明するための図である。この図に示すように、ワード線１３とビット線１５との間には１個のメモリセル１０が接続されており、ビット線に接続された何れかのメモリセル１０が導通すると、ビット線１５の電位が下がることとなる。【０００８】
図２において、ワード線１３−１とビット線１５−１との交点に位置するセル１０−１が備えているコンタクトホールとワード線１３−１間に電気的短絡が生じた場合、これを救済するためにワード線１３−１およびビット線１５−１の冗長を実行したと仮定する。ＮＯＲ型フラッシュメモリの消去は、セクタ（メモリブロック）単位で実行されるため、セル１０−１のみならず、冗長されたワード線１３−１およびビット線１５−１に接続されているセルにも同時に消去動作が実行される。一方、書込み動作はワード線およびビット線を選択して行われるため、冗長されたワード線１３−１およびビット線１５−１に接続されているセルの選択が不可能となって書込み動作は行われない。たとえ選択できたとしても、ワード線に充分電圧が供給できないため、書込みは不可能である。【０００９】
消去のみがなされ書込みが行われないセルの閾値電圧は次第に負の値となり、ゲート電圧が０Ｖの状態でも電流を流すようになる。ＮＯＲ型フラッシュメモリでは、セルの電流をビット線に流れる電流として検出しているが、冗長されていないビット線（１５−０、１５−２、１５−３）に接続されているセルの電流は、冗長されたワード線１３−１に接続されているセルの電流の影響を受けてしまう。このため、選択しているセルの電流を正確に読み取ることは困難となる。【００１０】
このように、欠陥によって誘起されるワード線１３とコンタクト部１４との電気的短絡に起因する動作不良は冗長することができず救済は不可能であった。
【発明の開示】
【００１１】
本発明はかかる問題に鑑みてなされたもので、その目的とするところは、ワード線とコンタクトホールとの間に位置する欠陥に起因して生じる動作不良を、ビット線冗長のみで救済することを可能とする不揮発性半導体記憶装置の製造方法を提供し、製造歩留まりの改善に寄与することにある。
【００１２】
本発明はかかる目的を達成するために、本発明の露光システムは、半導体基体表面上の欠陥を検出する検査装置と、当該欠陥の半導体基体上での物理座標を記憶する制御部と、当該制御部により露光条件が制御され前記欠陥の物理座標に対応する領域をダミー露光して当該領域にコンタクトホールを形成しない露光装置と、を備えている。前記ダミー露光は、デフォーカス条件露光またはカラ露光である。また、前記露光装置は、スキャナ型の電子ビーム露光装置である。
【００１４】
更に、本発明は、半導体基板と、該半導体基板上に形成された絶縁層と、該絶縁層上に形成されたビット線と、前記絶縁層内に形成され前記ビット線と前記半導体基板とのコンタクトを形成するコンタクト部と、前記絶縁層内に形成された浮遊ゲート及びワード線とを有し、前記コンタクト部は規則的に配置され、この規則的配置の中にコンタクトが形成されていない部分を含む半導体装置を含む。この半導体装置において、前記欠陥に係る前記領域を含むビット線は、冗長ビット線に置き換えられている。
【００１５】
本発明により、欠陥の存在する領域にはコンタクトホールが形成されることはないから、不良セルとはなるものの、コンタクトホールを介したワード線（制御ゲート）とビット線の短絡も生じることはなく、従来から用いられているビット線冗長を施すだけで救済することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】図１は、ＮＯＲ型フラッシュメモリセルとビット線との接続の様子を説明するための断面概略図である。
【図２】図２は、ＮＯＲ型フラッシュメモリの回路構成を説明するための図である。
【図３】図３は、コンタクトホール形成前の欠陥検査を行う欠陥検査装置とコンタクトホール形成のための露光を行うスキャナ型露光装置とをリンクの様子を説明するためのブロック図である。
【図４】図４は、欠陥検査工程から露光工程に至る一連のプロセスの一部を例示して説明するためのフローチャートである。
【図５】図５Ａは、図４に示したフローチャートのプロセスにより形成されるトランジスタの構成要素の様子を説明するための第１の図、図５Ｂは、図４に示したフローチャートのプロセスにより形成されるトランジスタの構成要素の様子を説明するための第２の図、図５Ｃは、図４に示したフローチャートのプロセスにより形成されるトランジスタの構成要素の様子を説明するための第３の図、図５Ｄは、図４に示したフローチャートのプロセスにより形成されるトランジスタの構成要素の様子を説明するための第４の図である。
【図６】図６Ａは、コンタクトホールを形成しないことでワード線とコンタクトホールとの間の短絡を回避する従来方法を説明するための上平面図、図６Ｂは、コンタクトホールを形成しないことでワード線とコンタクトホールとの間の短絡を回避する本発明の方法を説明するための上平面図である。
【発明を実施するための最良の形態】
【００１７】
上述した動作不良の根本原因は、不揮発性半導体記憶装置の製造工程において発生した欠陥（例えば、ウェーハ（半導体基体）上に付着したパーティクルなど）がその後のプロセスで正常なコンタクトホールの形成の障害となることにある。そして、コンタクトホールとワード線とが電気的に短絡することが冗長不能な状況を生み出している。しかし、このような欠陥はコンタクトホール形成プロセスに先立って欠陥検査することで検出可能であるから、当該欠陥の存在場所にコンタクトホールを形成さえしなければ、コンタクトホールを介したワード線とビット線の短絡も生じることはなく、従来から用いられているビット線冗長を施すだけで救済することが可能となる。換言すれば、「パーティクルなどの欠陥」を「コンタクトホールがないという欠陥」の形態に転換させることで、従来の冗長方法を適用可能として動作不良を救済することができる。【００１８】
このために、本発明においては、コンタクトホール形成前の欠陥検査工程とコンタクトホール形成のための露光工程とをリンクさせることとしている。具体的には、コンタクトホール形成前の欠陥検査工程で検知された欠陥のウェーハ上での位置（物理座標）を記憶しておき、当該箇所にはコンタクトホールが形成されない条件で露光（ダミー露光）を施すこととしている。なお、ここでダミー露光とは、例えば、コンタクトホールが形成されないようにデフォーカス条件下で露光を行うことのほか、当該箇所の露光を全く行わない「カラ露光」（露光用ビームを照射しない）のようなものであってもよい。便宜上、以降の説明ではこのダミー露光をデフォーカス条件での露光として説明するが、本発明はかかるダミー露光の態様に限定されるものではなく、コンタクトホール形成前の欠陥検査工程において検知された欠陥のウェーハ上での位置（物理座標）にコンタクトホールを形成しない態様であればよいことは上述のとおりである。【００１９】
このような欠陥の位置は、隣接する回路パターン同士の画像を比較するパターン認識により特定され、その際には物理座標のみならず欠陥の空間的広がり（サイズ）も計測することができる。また、本発明で用いる露光装置は、それぞれのコンタクトホール毎に露光条件を設定可能な「スキャナタイプ」（例えば、ＥＢ露光装置）のもので、コンタクトホール形成領域に欠陥が存在する場合には当該領域への露光条件を意識的にデフォーカスとして事実上の露光が行われないようにダミー露光を行う。【００２０】
以下に図面を参照して、本発明を実施するための最良の形態について説明する。【００２１】
図３は、コンタクトホール形成前の欠陥検査を行う欠陥検査装置とコンタクトホール形成のための露光を行うスキャナ型露光装置とをリンクの様子を説明するための露光システムのブロック図である。この図において３１０は表面検査装置、３２０はスキャナ型の露光装置であり、ともにウェーハ３０１を載置するステージ（３１１、３２１）を備えている。また、表面検査装置３１０によるコンタクトホール形成前の欠陥検査で検出されたウェーハ３０１上の欠陥（例えばパーティクル）３０２の物理座標情報はコントローラ（例えばパーソナル・コンピュータ）３３０へと送信されて記憶される。なお、上記の表面検査は一般的な手法により実行されるもので、例えば、ウェーハ３０１の表面にレーザ光を斜め入射させその散乱光を検知部３１２でモニタし、この信号に基づく画像のパターンを解析することなどにより行われる。また、その画像解析の際、散乱光強度を解析することで欠陥のサイズを知ることもできる。【００２２】
このような表面検査を終えたウェーハにはコンタクトホール形成のための露光がなされることとなるが、上述したように、欠陥３０２が存在するウェーハ３０１上の座標位置にコンタクトホールを形成してしまうとビット線冗長のみによる不良救済ができなくなってしまう。したがって、コントローラ３３０は、露光装置３２０により欠陥３０２に対応するウェーハ３０２上の領域の露光を実行する際に当該露光条件をデフォーカスとするための信号を露光部３２２へと送信する。なお、既に説明したように、デフォーカス露光ではなく「カラ露光」とする場合には、欠陥３０２に対応するウェーハ３０２上の領域には露光を行わないための信号が露光部３２２へと送信される。【００２３】
図４は、上記の欠陥検査工程から露光工程に至る一連のプロセスの一部を例示して説明するためのフローチャートである。また、図５Ａから図５Ｄは、図４に示したフローチャートのプロセスにより形成されるトランジスタの構成要素の様子を説明するための図である。【００２４】
第２ゲートエッチング工程（ステップＳ２０１）の終了後に欠陥検査装置によりウェーハ上の欠陥の有無を確認する（ステップＳ２０２）。ここで欠陥が検出された場合には、個々の欠陥の存在位置に対応する物理座標情報がコントローラへと送信されて記憶される（ステップＳ２０３）。さらに、サイドウォール形成のためのデポジションが実行され（ステップＳ２０４）、この工程後にも上記と同様に欠陥検査が実行されて（ステップＳ２０５）、その結果をコントローラが記憶する（ステップＳ２０６）。【００２５】
例えば、図５Ａに図示したように、ソース１１ａおよびドレイン１１ｂが形成された基板１１表面に、浮遊ゲート１２と制御ゲート１３ａとが設けられており、これらのゲート側面にサイドウォール１７が形成されているとする。本来であれば、ドレイン１１ｂ領域のサイドウォール１７間にはコンタクトホールが形成される。ところが、当該領域に欠陥１６が存在する場合には、この領域へのコンタクトホール形成を実行しないようにする必要がある。したがって、ステップＳ２０５で検知された欠陥１６の物理座標の情報はコントローラへと送信されて記憶され（ステップＳ２０６）、その後の露光工程におけるフォーカス調整でデフォーカスすべき位置として用いられる。なお、既に説明したように、デフォーカス露光ではなく「カラ露光」とする場合には、欠陥１６の物理座標の情報は露光を実行しない位置として用いられることとなる。【００２６】
ソース１１ａおよびドレイン１１ｂに不純物を導入するためのマスク工程（ステップＳ２０７）およびイオン注入（ステップＳ２０８）に続いてゲートを埋め込むためのデポジションを実行し（ステップＳ２０９）、この埋め込み層上に、コンタクトホールを形成するためのフォトレジストのマスクを形成する（ステップＳ２１０）。【００２７】
図５Ｂには、欠陥１６が存在する箇所にはコンタクトホールが形成されないように露光されたフォトレジストマスク１８の様子が図示されている。このフォトレジストマスク１８は、ゲートの埋め込み層１９上に均一に塗布されたフォトレジストの、コンタクトホール形成位置に対応する領域のみが開口されるように露光されて形成される。図５Ｂの１８ａで示した領域は本来はコンタクトホール形成のための開口部が設けられるべき領域に対応するが、この位置には欠陥１６が存在している。このため、コントローラは当該位置に開口部を形成させないために露光装置に欠陥の物理座標情報を送信し（ステップＳ２１１）、露光装置はこの情報に基づいて上記欠陥存在領域への露光条件をデフォーカスとしてコンタクトホールが形成されないようにダミー露光を実行する。【００２８】
このようなフォトレジストマスク１８を用いてコンタクトホール形成のためのエッチングが実行され（ステップＳ２１２および図５Ｃ）、この領域にコンタクトを形成してビット線１５を形成する（ステップＳ２１３および図５Ｄ）。【００２９】
図６Ａ、６Ｂは、コンタクトホールを形成しないことでワード線とコンタクトホールとの間の短絡を回避する様子を説明するための上平面図である。欠陥１６の存在の有無に関わらずコンタクト部１４を形成してしまう従来の方法（図６Ａ）では、欠陥１６の存在する領域に形成されたコンタクト部１４がワード線１３とビット線１５を短絡させてしまうためにビット線冗長のみで不良を救済することはできない。これに対して、本発明の方法（図６Ｂ）によれば、欠陥１６の存在する領域にはコンタクト部１４（より特定すれば、コンタクトホール）が形成されることはないから、不良セルとはなるものの、コンタクト部１４を介したワード線（制御ゲート１３ａ）とビット線１５の短絡も生じることはなく、従来から用いられているビット線冗長を施すだけで救済することが可能となる。換言すれば、「パーティクルなどの欠陥」を「コンタクトホールがないという欠陥」の形態に転換させることで、従来の冗長方法を適用可能として動作不良を救済することができる。【００３０】
図６Ｂに示すフラッシュメモリの構成を図１に示す構成とともに定義すると、このフラッシュメモリは半導体基板１１と、半導体基板１１上に形成された絶縁層１７と、絶縁層１７上に形成されたビット線１５と、絶縁層１７内に形成されビット線１５と半導体基板１１とのコンタクトを形成するコンタクト部１４と、絶縁層１７内に形成された浮遊ゲート１２及びワード線１３とを有し、コンタクト部１４は規則的に配置され、この規則的配置の中に不規則的にコンタクトが形成されていない部分（参照番号１６に対応する部分）を含む構成である。そして、コンタクト部が形成されないビット線に対しては冗長処理が施されている。本発明によれば、ビット線冗長のみで対応できるので、動作不良を効率的に救済した半導体装置を提供することができる。【００３１】
なお、ここでは欠陥検査は、第２ゲートエッチング工程後とサイドウォールデポジション工程後の２度実行されることとされているが、作製するデバイスのプロセス設計により適当な回数だけ設けられることは言うまでもない。
【産業上の利用可能性】
【００３２】
本発明により、冗長効率を改善した不揮発性半導体記憶装置の製造方法、およびこれを可能とする露光システムを提供することが可能となる。
【図１】
0004139421.tif 000002
【図２】
0004139421.tif 000003
【図３】
0004139421.tif 000004
【図４】
0004139421.tif 000005
【図５】
0004139421.tif 000006
【図６】
0004139421.tif 000007