(57)【特許請求の範囲】
【請求項１】
キャリヤを通過させるチャネル層及びチャネル層上に形成されたアンドープ化合物半導体からなるキャップ層と、
キャップ層に形成されたリセス内にあってチャネル層にキャリヤを注入するソース電極及びキャップ層に形成されたリセス内にあってチャネル層を通過したキャリヤを回収するドレイン電極と、
ソース電極とドレイン電極との間においてキャップ層に埋め込まれたゲート電極と、
リセス内に表出されたキャップ層の側面のうち少なくともゲート電極方向に対向する面に形成された不純物導入領域と
を備えてなることを特徴とする化合物半導体電界効果トランジスタ。
【請求項２】
チャネル層とキャップ層との間に介在しチャネル層に比較してエネルギ・バンド・ギャップが大きい材料からなり且つリセス内に表出されたキャップ層側面に形成された不純物導入領域の直下にはキャリヤが存在しないバリヤ層
を備えてなることを特徴とする請求項１記載の化合物半導体電界効果トランジスタ。
【請求項３】
バリヤ層の材料がＡｌＧａＡｓ或いはＩｎＧａＰであること
を特徴とする請求項２記載の化合物半導体電界効果トランジスタ。
【請求項４】
闇値電圧を−０．５〔Ｖ〕以上にしたこと
を特徴とする請求項１乃至３の何れか１記載の化合物半導体電界効果トランジスタ。
【請求項５】
チャネル層の材料がＧａＡｓ或いはＩｎy Ｇａ1-y Ａｓ（０＜ｙ＜０．３）であって、且つ、キャップ層の材料がＧａＡｓであること
を特徴とする請求項１乃至４の何れか１記載の化合物半導体電界効果トランジスタ。
【請求項６】
リセス内に表出されたキャップ層側面に形成された不純物導入領域に於けるキャリヤがｎ型であること
を特徴とする請求項１乃至５の何れか１記載の化合物半導体電界効果トランジスタ。
【請求項７】
リセス内に表出されたキャップ層側面に形成された不純物導入領域に於ける電子濃度が１×１０17〔ｃｍ-3〕乃至５×１０17〔ｃｍ-3〕の範囲にあること
を特徴とする請求項１乃至６の何れが１記載の化合物半導体電界効果トランジスタ。
【請求項８】
リセス内に表出されたキャップ層側面に形成された不純物導入領域に於ける幅が３０〔ｎｍ〕乃至１００〔ｎｍ〕の範囲にあること
を特徴とする請求項１乃至７の何れか１記載の化合物半導体電界効果トランジスタ。
【請求項９】
化合物半導体基板上に少なくともチャネル層及びキャップ層を含む半導体層を積層形成する工程と、
ソース領域形成予定部分及びドレイン領域形成予定部分に於ける少なくともキャップ層を除去してリセスを形成する工程と、
リセスの底に表出されている半導体面にオーミック・コンタクトをとる為の不純物導入領域を形成する工程と、
化合物半導体基板に対して斜め方向からイオン注入してリセス内に表出されたキャップ層側面に不純物導入領域を形成する工程と
が含まれてなることを特徴とする化合物半導体電界効果トランジスタの製造方法。
【請求項１０】
化合物半導体基板上に少なくともチャネル層及びキャップ層を含む半導体層を積層形成する工程と、
ソース領域形成予定部分及びドレイン領域形成予定部分に於ける少なくともキャップ層を除去してリセスを形成する工程と、
リセスを形成した際のエッチング・マスクを利用し不純物導入を行ってリセスの底に表出されている半導体面にオーミック・コンタクトをとる為の不純物導入領域を形成する工程と、
リセスの形成及びオーミック・コンタクトをとる為の不純物導入領域の形成に用いたマスクのパターンを縮小してキャップ層のエッジを表出させる工程と、
表出されたキャップ層のエッジに不純物を導入してリセス内に表出されたキャップ層側面に不純物導入領域を形成する工程と
が含まれてなることを特徴とする化合物半導体電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＥＳＦＥＴ（ｍｅｔａｌ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ  ｅｆｆｃｔ  ｔｒａｎｓｉｓｔｏｒ）やＨＥＭＴ（ｈｉｇｈ  ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ  ｔｒａｎｓｉｓｔｏｒ）などの化合物半導体電界効果トランジスタ及びその製造方法に関する。
【０００２】
前記化合物半導体電界効果トランジスタは、高周波動作特性が良好である為、高い周波数帯で用いられることが多いが、ゲート電極がチャネルに接触していることから、ゲート電極に対する印加電圧を大きくするとリーク電流が大きくなる。
【０００３】
従って、ゲート電極に対する印加電圧には制限があり、その結果、この種の半導体装置から大きな出力を取り出すことはできないとされているので、本発明では、この問題を解消する為の一手段を開示する。
【０００４】
【従来の技術】
図３は改良された従来例を説明する為の電界効果トランジスタを表す要部切断側面図であり、また、図４も改良された従来例を説明する為の電界効果トランジスタを表す要部切断側面図である。
【０００５】
各図に於いて、１は基板、２はバッファ層、３はチャネル層、４はバリヤ層、５はスペーサ層、６はストッパ層、７はキャップ層、８はｎ+ 領域、１０は絶縁膜、１１はゲート電極、１２Ｓはソース電極、１２Ｄはドレイン電極をそれぞれ示している。
【０００６】
図３及び図４に見られる電界効果トランジスタの相違点は、図３の従来例がイオン注入に依ってｎ+ 領域８を形成し、そのｎ+ 領域８にソース電極１２Ｓ或いはドレイン電極１２Ｄをオーミック・コンタクトさせた構造であるのに対し、図３の従来例では、ソース電極１２Ｓ及びドレイン電極１２Ｄをチャネル層３に出来る限り近付けることでオーミック・コンタクトをとる構造になっているところである。
【０００７】
図示の各電界効果トランジスタの改良点は、ゲート電極１１に印加する電圧の制限を解消しようとして、チャネル層３とゲート電極１１との間にバリヤ層４を介在させた構造になっているところである。
【０００８】
ところで、この電界効果トランジスタでは、オーミック電極であるソース電極１２Ｓ及びドレイン電極１２Ｄは、イオン注入に依って形成されて表面からチャネル層３に達しているｎ+ 領域８にコンタクトしているか、或いは、ソース電極１２Ｓ及びドレイン電極１２Ｄがチャネル層３に近接するように深く入り込んでいる為、ソース電極１２Ｓ及びドレイン電極１２Ｄとゲート電極１１とは、キャップ層７を介して接続されている状態になる。
【０００９】
キャップ層７は、通常、ｉ−ＧａＡｓを材料としているので、抵抗値は比較的高いのであるが、それも程度問題であって、電極間距離が小さければ、不純物非添加の状態にあっても電流は流れてしまう。
【００１０】
従って、ゲート電圧を高くして、チャネル層３に多量のキャリヤを誘起しようとすると、ゲート・ソース間の漏れ電流が大きくなってしまうので、印加し得るゲート電圧には制限があり、大きな出力を取り出すことはできない。
【００１１】
そこで、ゲート・ソース間の距離を長くする試みがなされているが、ソース抵抗が高くなってしまうので、これを更に改善しようとする提案がなされている。
【００１２】
図５は更に改良された従来例を説明する為の電界効果トランジスタを表す要部切断側面図であり、図３及び図４に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００１３】
図５に見られる電界効果トランジスタでは、ソース電極１２Ｓ及びドレイン電極１２Ｄがキャップ層７などを貫通するリセス７Ａ内に形成され、且つ、リセス７Ａの周縁に直接接触しない構造にすることで、ゲート・ソース間に流れる電流を低減している。
【００１４】
図５に見られる電界効果トランジスタの構成に依って、ゲート・ソース間の漏れ電流に起因するゲート・ソース間距離の長大化の問題は解消され、両者を近接させてソース抵抗を低減させることが可能になった。
【００１５】
ところで、この電界効果トランジスタに於いて、前記改良の効果を充分に発揮する為には、ｎ+ 領域８とリセス７Ａとの位置合わせを正確に行なうことが必要であり、若し、両者にずれを生じた場合には、ゲート・ソース間の漏れ電流の増加、或いは、ソース抵抗の増加を招来することになる。
【００１６】
ｎ+ 領域８とリセス７Ａとを正確に一致させる方法としては、幾つかの手段があり、例えば、ｎ+ 領域８の形成後に実施するリセス工程に於けるパターニングで、ｎ+ 領域８を形成する際のパターニングと厳密に同じ領域がパターニングできるまで、繰り返してパターニングを行なうものである。
【００１７】
然しながら、この方法では、工数が多くなり過ぎる為、商品を生産するには不適切である。
【００１８】
また、例えば、一度のパターニングで、ｎ+ 領域８の形成とリセス７Ａの形成とを行なう方法もあるが、この場合、リセス７Ａが形成された状態、即ち、大きな凹凸が生じている状態で、活性化の為の熱処理を行なうことになるから、ストレスに依って欠陥が増加し、トランジスタの特性劣化や製造歩留りの低下が発生する。
【００１９】
【発明が解決しようとする課題】
ソース電極及びドレイン電極などオーミック電極がキャップ層に於けるリセス内に形成され、キャップ層を介してゲート電極と接続されることを防止した構造の化合物半導体電界効果トランジスタを簡単な手段で、しかも、高い良品率で製造できるようにする。
【００２０】
【課題を解決するための手段】
本発明では、ソース電極やドレイン電極などのオーミック電極を形成する為のリセス内に表出されたキャップ層側壁に不純物を導入することで、キャリヤ・トラップの増加を防止することが基本になっている。
【００２１】
前記したところから、本発明に依る化合物半導体電界効果トランジスタ及びその製造方法に於いては、
（１）
キャリヤを通過させるチャネル層（例えばチャネル層３）及びチャネル層上に形成されたアンドープ化合物半導体からなるキャップ層（例えばキャップ層７）と、キャップ層に形成されたリセス（例えばリセス７Ａ）内にあってチャネル層にキャリヤを注入するソース電極（例えばソース電極１２Ｓ）及びキャップ層に形成されたリセス内にあってチャネル層を通過したキャリヤを回収するドレイン電極（例えばドレイン電極１２Ｄ）と、ソース電極とドレイン電極との間においてキャップ層に埋め込まれたゲート電極（例えばゲート電極１１）と、リセス内に表出されたキャップ層の側面のうち少なくともゲート電極方向に対向する面に形成された不純物導入領域（例えば不純物導入領域９）とを備えてなることを特徴とするか、又は、
【００２２】
（２）
前記（１）に於いて、チャネル層とキャップ層との間に介在しチャネル層に比較してエネルギ・バンド・ギャップが大きい材料（例えばｉ−Ａｌ0.5 Ｇａ0.5 Ａｓ）からなり且つリセス内に表出されたキャップ層側面に形成された不純物導入領域の直下にはキャリヤが存在しないバリヤ層（例えばバリヤ層４）を備えてなることを特徴とするか、又は、
【００２３】
前記（２）に於いて、バリヤ層の材料がＡｌＧａＡｓ或いはＩｎＧａＰであることを特徴とするか、又は、
【００２４】
（４）
前記（１）乃至（３）の何れかｌに於いて、閾値電圧を−０．５〔Ｖ〕以上にしたことを特徴とするか、又は、
【００２５】
（５）
前記（１）乃至（４）の何れか１に於いて、チャネル層の材料がＧａＡｓ或いはＩｎy Ｇａ1-y Ａｓ（０＜ｙ＜０．３）であって、且つ、キャップ層の材料がＧａＡｓであることを特徴とするか、又は、
【００２７】
（６）
前記（１）乃至（５）の何れか１に於いて、リセス内に表出されたキャップ層側面に形成された不純物導入領域に於けるキャリヤがｎ型であることを特徴とするか、又は、
【００２８】
（７）
前記（１）乃至（６）の何れか１に於いて、リセス内に表出されたキャップ層側面に形成された不純物導入領域に於ける電子濃度が１×１０17〔ｃｍ-3〕乃至５×１０17〔ｃｍ-3〕の範囲にあることを特徴とするか、又は、
【００２９】
（８）
前記（１）乃至（７）の何れか１に於いて、リセス内に表出されたキャップ層側面に形成された不純物導入領域に於ける幅が３０〔ｎｍ〕乃至１００〔ｎｍ〕の範囲にあることを特徴とするか、又は、
【００３０】
（９）
化合物半導体基板（例えば半導体基板１）上に少なくともチャネル層（例えばチャネル層３）及びキャップ層（例えばキャップ層７）を含む半導体層を積層形成する工程と、ソース領域形成予定部分及びドレイン領域形成予定部分に於ける少なくともキャップ層を除去してリセス（例えばリセス７Ａ）を形成する工程と、リセスの底に表出されている半導体面にオーミック・コンタクトをとる為の不純物導入領域（例えばｎ+ 領域８）を形成する工程と、化合物半導体基板に対して斜め方向からイオン注入してリセス内に表出されたキャップ層側面に不純物導入領域（例えば不純物導入領域９）を形成する工程とが含まれてなることを特徴とするか、又は、
【００３１】
（１０）
化合物半導体基板上に少なくともチャネル層及びキャップ層を含む半導体層を積層形成する工程と、ソース領域形成予定部分及びドレイン領域形成予定部分に於ける少なくともキャップ層を除去してリセスを形成する工程と、リセスを形成した際のエッチング・マスクを利用し不純物導入を行ってリセスの底に表出されている半導体面にオーミック・コンタクトをとる為の不純物導入領域を形成する工程と、リセスの形成及びオーミック・コンタクトをとる為の不純物導入領域の形成に用いたマスクのパターンを縮小してキャップ層のエッジを表出させる工程と、表出されたキャップ層のエッジに不純物を導入してリセス内に表出されたキャップ層側面に不純物導入領域を形成する工程とが含まれてなることを特徴とする。
【００３２】
前記（１）には、リセス内に表出されたキャップ層の側壁に不純物を導入した構成について記述してあり、このようにすると、キャリヤ・トラップの増加を防止することが可能となり、従って、ゲート・ソース間の漏れ電流は低減され、また、寄生抵抗も低減される。
【００３３】
前記（２）には、チャネル層とゲート電極との間にバリヤ層を介在させ、しかも、キャリヤ層の側壁に形成した不純物導入領域の直下に於けるストッパ層やスペーサ層にはキャリヤを導入しない構成について記述してあり、このようにすると、ゲート順方向耐圧を高く維持できる。
【００３４】
前記（３）には、本発明に依る化合物半導体電界効果トランジスタの構成材料を限定した構成について記述してあり、その理由は、現在、多くの化合物半導体電界効果トランジスタが容易に入手可能なＧａＡｓ基板を用いていること、及び、電界効果トランジスタに必要なヘテロ構造はＧａＡｓ基板との間に大きな格子不整合があってはならないこと等の要請に起因している。バリヤ層はチャネル層よりもエネルギ・バンド・ギャップが大きい必要があり、且つ、前記格子不整合の制限から、Ａ１ＧａＡｓ或いはＩｎＧａＰとなるが、更に高抵抗の材料であれば望ましく、Ａ１組成が高いと高抵抗になり易い。
【００３５】
前記（４）には、閾値電圧を−０．５〔Ｖ〕以上とする構成について記述してあり、その理由は、本発明に依る電界効果トランジスタは、高いゲート電圧を印加できることが特徴の一つになっていて、それは最大ドレイン電流Ｉdmaxが増加する場合に有効な為である。
【００３６】
即ち、ソース電極及びドレイン電極がキャップ層などを貫通するリセス内に形成され、且つ、リセスの周縁に直接接触しない構造をもつ電界効果トランジスタに於いて、特に有効であるのは、Ｖth≧−０．５〔Ｖ〕、の場合であって、これについてはデータが存在する。
【００３７】
図２は電界効果トランジスタに於ける最大ドレイン電流Ｉdmaxと閾値電圧Ｖthとの関係を表す線図であって、縦軸に最大ドレイン電流Ｉdmaxを、また、横軸に閾値電圧Ｖthをそれぞれ採ってあり、本発明と表示してあるのは、ソース電極及びドレイン電極がキャップ層などを貫通するリセス内に形成され、且つ、リセスの周縁に直接接触しない構造をもつ電界効果トランジスタの特性線であり、従来例と表示してあるのは、ソース電極及びドレイン電極がキャップ層上に形成されている電界効果トランジスタの特性線であって、Ｖth＜−０．５〔Ｖ〕では、いずれの電界効果トランジスタでも、最大ドレイン電流Ｉdmaxは等しいが、Ｖth＞−０．５〔Ｖ〕では差を生じていることが看取されよう。
【００３８】
前記（５）には、本発明に依る化合物半導体電界効果トランジスタの構成材料を限定した構成について記述してあり、その理由は、現在、多くの化合物半導体電界効果トランジスタが容易に入手可能なＧａＡｓ基板を用いていること、及び、電界効果トランジスタに必要なヘテロ構造はＧａＡｓ基板との間に大きな格子不整合があってはならないこと等の要請に起因している。チャネル層は、ＧａＡｓ又はＩｎＧａＡｓ（Ｉｎ組成０．３以下）となる。キャップ層は、高抵抗となり得ることと、格子不整合の制限からＧａＡｓとなる。
【００３９】
前記（６）には、キャリヤをｎ型に限定した構成について記述してあり、その理由は、通常、三族ー五族化合物半導体では、正孔に比較して電子の方が欠陥にトラップされ易いので、本発明はｎ型キャリヤに対して特に有効であるが、基本的には、ｎ型及びｐ型の何れのキャリヤを用いても良い。
【００４０】
前記（７）には、キャップ層の側壁に導入される不純物の量を規定した構成について記述してあり、本発明に於いて、トラップ増加防止効果を奏する為には、１×１０17〔ｃｍ-3〕以上の不純物が必要であるが、不純物量が多過ぎた場合、不純物を添加すべき領域の外側にまで拡散され、ゲート順方向耐圧の低下を招来する。このようなことから、上限を５×１０17〔ｃｍ-3〕とする。
【００４１】
前記（８）には、キャップ層の側壁に形成された不純物導入領域の幅を規定した構成について記述してあり、本発明に於いて、トラップ増加防止効果を奏する為には、３０〔ｎｍ〕の幅が必要である。ソース抵抗低減の為には、ソース・ゲート間距離を短縮することが望ましいが、前記不純物導入領域の幅が広過ぎるとゲート電極に接してしまう。そこで、前記不純物導入領域の幅には、上限があって、１００〔ｎｍ〕である。
【００４２】
前記（９）には、キャップ層の側壁に不純物を導入する方法について記述してあり、キャップ層にリセスを形成してから、斜めイオン注入を行なうようにしている。
【００４３】
前記（１０）には、キャップ層の側壁に不純物を導入する他の方法について記述してあり、リセスの形成及びｎ+ 型領域の形成に用いたレジスト膜マスクの寸法を縮小して新たなマスクとしてイオン注入を行なうようにしている。
【００４４】
前記手段を採ることに依って、チャネルとゲート電極との間に高抵抗層を介挿し、且つ、オーミック電極がキャップ層を介してゲート電極と接続されることを防止した構造をもち、キャリヤ・トラップが少なく、ゲート漏れ電流が少なく、寄生抵抗も少ない化合物半導体電界効果トランジスタを簡単に、しかも、高い良品率で製造することができる。
【００４５】
【発明の実施の形態】
図１は本発明に於ける１実施の形態を説明する為の半導体装置を表す要部切断側面図であり、図５に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００４６】
図１に見られる半導体装置が、図５について説明した従来の半導体装置と相違する点は、キャップ層７などを貫通するリセス７Ａを形成し、表出されたキャップ層７の側壁にＳｉイオンなどを打ち込んで不純物導入領域９を形成したことにあり、次に、この半導体装置を製造する工程について説明する。
【００４７】
（１）  ＭＯＶＰＥ（ｍｅｔａｌｏｒｇａｎｉｃ  ｖａｐｏｒ  ｐｈａｓｅ  ｅｐｉｔａｘｙ）法を適用することに依り、基板１上にバッファ層２、チャネル層３、バリヤ層４、スペーサ層５、ストッパ層６、キャップ層７を積層形成する。
【００４８】
ここで、前記各半導体部分に関する主要なデータを例示すると次の通りである。
▲１▼  基板１について
材料：半絶縁性ＧａＡｓ
▲２▼  バッファ層２について
材料：アンドープＧａＡｓ
厚さ：５０００〔Å〕
▲３▼  チャネル層３について
材料：ｎ−Ｉｎy Ｇａ1-y Ａｓ（ｙ＝０．２）
電子濃度：７．５×１０17〔cm-3〕
厚さ：１５０〔Å〕
▲４▼  バリヤ層４について
材料：ｉ−Ａｌx Ｇａ1-x Ａｓ（ｘ＝０．５）
厚さ：３０〔Å〕
▲５▼  スペーサ層５について
材料：ｉ−ＧａＡｓ
厚さ：５０〔Å〕
▲６▼  ストッパ層６について
材料：ｉ−Ａｌx Ｇａ1-x Ａｓ（ｘ＝０．５）
厚さ：３０〔Å〕
▲７▼  キャップ層７について
材料：ｉ−ＧａＡｓ
厚さ：１５００〔Å〕
【００４９】
（２）  リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、オーミック領域形成予定部分に開口をもつレジスト膜を形成する。
【００５０】
（３）  イオン注入法を適用することに依り、前記工程（２）で形成したレジスト膜をマスクとし、イオン加速電圧を例えば１８０〔ｋｅＶ〕、ドーズ量を例えば４×１０13〔cm-2〕としてＳｉイオンの打ち込みを行なってｎ+ 領域８を形成する。
【００５１】
（４）  イオン注入マスクとして用いたレジスト膜を残した状態で、ＳｉＣｌ4 をエッチング・ガスとするドライ・エッチング法、及び、アンモニアをエッチャントとするウエット・エッチング法を適用することに依り、キャップ層７の表面からスペーサ層５の表面に達するリセス７Ａを形成する。
【００５２】
（５）  リセス７Ａを形成した際にマスクとして用いたレジスト膜を残した状態で、イオン注入法を適用し、イオン加速電圧を４０〔ｋｅＶ〕、ドーズ量を２×１０12〔cm-2〕とし、基板１をイオン源に対して約４５°傾けた状態でリセス７Ａ内に表出されている側壁にＳｉイオンの打ち込みを行なってから、更に基板１をイオン源に対して約１３５°傾けた状態でＳｉイオンの打ち込みを行なって不純物導入領域９を形成する。
【００５３】
（６）  イオン注入マスク及びリセス形成マスクとして用いたレジスト膜を除去してから、温度を８５０〔℃〕、時間を１５〔秒〕として前記イオン注入されたＳｉの活性化熱処理を行なう。
【００５４】
（７）  ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、全面に厚さが例えば３０００〔Å〕のＳｉＮからなる絶縁膜１０を形成する。
【００５５】
（８）  リソグラフィ技術に於けるレジスト・プロセス、並びに、エッチング・ガスをＳＦ6 とするドライ・エッチング法を適用することに依り、絶縁膜１０に於けるゲート電極形成予定部分のエッチングを行なって開口を形成する。
【００５６】
（９）  引き続いて、エッチング・ガスをＳｉＣｌ4 とするドライ・エッチング法を適用することに依り、キャップ層７のエッチングを行なって開口を延伸する。
【００５７】
（１０）  引き続いて、エッチャントをアンモニアとするウエット・エッチング法を適用することにより、ストッパ層６のエッチングを行ない開口を延伸する。
【００５８】
（１１）  スパッタリング法を適用することに依り、厚さが例えば１０００〔Å〕のＷＳｉ膜を形成してから、真空蒸着法を適用することに依り、厚さが例えば５０００〔Å〕のＡｕ膜を積層形成する。
【００５９】
（１２）  リソグラフィ技術に於けるレジスト・プロセス、及び、Ａｒイオンを用いたイオン・ミリング法を適用することに依り、ＷＳｉ／Ａｕ膜のイオン・ミリングを行なってゲート電極１１を形成する。尚、この場合、ゲート長は１〔μｍ〕とした。
【００６０】
（１３）  リソグラフィ技術を適用することに依り、リセス７Ａ内の絶縁膜１０に於けるオーミック電極形成予定部分のエッチングを行なって、オーミック電極コンタクト用開口を形成する。
【００６１】
（１４）  オーミック電極コンタクト用開口を形成した際のマスクとして用いたレジスト膜を残した状態で真空蒸着法を適用することに依り、厚さが例えば３００〔Å〕／４０００〔Å〕のＡｕＧｅ／Ａｕ膜を形成する。
【００６２】
（１５）  リフト・オフ法を適用することに依り、ＡｕＧｅ／Ａｕ膜が被着されているレジスト膜を除去し、オーミック電極であるソース電極１２Ｓ及びドレイン電極１２Ｄを形成する。
【００６３】
前記工程（４）の後、酸素ガスを用いたドライ・エッチング法を適用することに依り、ｎ+ 領域８やリセス７Ａを形成した際のマスクとして用いたレジスト膜のパターンを例えば５０〔ｎｍ〕程度縮小してから、Ｓｉイオンの打ち込みを行なってリセス７Ａの側壁に不純物導入領域９を形成することもできる。
【００６４】
そのような手段を採った場合、Ｓｉイオンを注入する際、イオン源に対して基板を所要角度で傾けるなどの操作は不要になるから、イオン注入装置や製造工程を簡単化することができる。
【００６５】
前記各実施の形態では、各半導体部分の寸法、ドーピング濃度、ドーピング条件、製造プロセスなどを特定して説明したが、これに限定されないことは云うまでもない。
【００６６】
本発明に依る化合物半導体電界効果トランジスタ及びその製造方法に於いては、キャリヤを通過させるチャネル層及びアンドープ化合物半導体からなるキャップ層が形成され、キャップ層に形成されたリセス内にあってチャネル層にキャリヤを注入するソース電極及びキャップ層に形成されたリセス内にあってチャネル層を通過したキャリヤを回収するドレイン電極がそれぞれ形成され、ソース電極とドレイン電極との間のキャップ層にゲート電極が埋め込まれ、リセス内に表出されたキャップ層の側面のうち少なくともゲート電極方向に対向する面に不純物導入領域が形成されることが基本になっている。
【００６７】
前記構成を採ることに依って、チャネルとゲート電極との間に高抵抗層を介挿し、且つ、オーミック電極がキャップ層を介してゲート電極と接続されることを防止した構造をもち、キャリヤ・トラップが少なく、ゲート漏れ電流が少なく、寄生抵抗も少ない化合物半導体電界効果トランジスタを簡単に、しかも、高い良品率で製造することができる。
【図面の簡単な説明】
【図１】  本発明に於ける１実施の形態を説明する為の化合物半導体電界効果トランジスタを表す要部切断側面図である。
【図２】  電界効果トランジスタに於ける最大ドレイン電流Ｉdmaxと閾値電圧Ｖthとの関係を表す線図である。
【図３】  改良された従来例を説明する為の電界効果トランジスタを表す要部切断側面図である。
【図４】  改良された従来例を説明する為の電界効果トランジスタを表す要部切断側面図である。
【図５】  改良された従来例を説明する為の電界効果トランジスタを表す要部切断側面図である。
【符号の説明】
１  基板
２  バッファ層
３  チャネル層
４  バリヤ層
５  スペーサ層
６  ストッパ層
７  キャップ層
７Ａ  リセス
８  ｎ+ 領域
９  不純物導入領域
１０  絶縁膜
１１  ゲート電極
１２Ｓ  ソース電極
１２Ｄ  ドレイン電極
【図１】
0004120899.tif 000002
【図２】
0004120899.tif 000003
【図３】
0004120899.tif 000004
【図４】
0004120899.tif 000005
【図５】
0004120899.tif 000006