(57)【特許請求の範囲】
【請求項１】
所定の周波数帯域に対して、一定の群遅延時間特性を有する遅延フィルタであって、
入力端子と、出力端子と、
ｎ（ｎは２以上の自然数）個の誘電体共振器と、
前記入力端子と前記出力端子、および、それぞれの前記誘電体共振器の間を結合容量を介して段間結合した入出力段間結合回路と、
複数個のインダクタを備え、
前記入出力段間結合回路と前記ｎ個の誘電体共振器との接続点には、それぞれ１個の前記インダクタの一方の端子が接続されており、
ｋ（ｋは１から(ｎ−１)までの自然数）段目の前記誘電体共振器と接続されたインダクタの他方の端子と、（ｋ＋１）段目の前記誘電体共振器と接続されたインダクタの他方の端子は、それぞれ結合容量を介して接続されており、
１段目の前記誘電体共振器に接続されたインダクタの他方の端子は、インダクタを介して前記入力端子と接続されており、
ｎ段目の前記誘電体共振器に接続されたインダクタの他方の端子は、インダクタを介して前記出力端子と接続されている、遅延フィルタ。
【請求項２】
前記ｎ個の誘電体共振器と接続された前記インダクタの一部を容量に置き換えた、請求項１に記載の遅延フィルタ。
【請求項３】
前記ｎ個の誘電体共振器と接続された前記インダクタもしくは前記入出力段間結合回路を含まない結合容量の一部を短絡あるいは開放させた、請求項１あるいは２に記載の遅延フィルタ。
【請求項４】
所定の周波数帯域に対して、一定の群遅延時間特性を有する遅延フィルタであって、
入力端子と、出力端子と、
ｎ（ｎは２以上の自然数）個の誘電体共振器と、
前記入力端子と前記出力端子、および、それぞれの前記誘電体共振器の間を結合容量を介して段間結合した入出力段間結合回路と、
複数個のインダクタを備え、
前記入出力段間結合回路を構成する前記結合容量は、隣り合う前記誘電体共振器の間に直列に２つずつ配置され、
前記入出力段間結合回路において、ｋ（ｋは１から(ｎ−１)までの自然数）段目と（ｋ＋１）段目の前記誘電体共振器との接続点の間に接続された２つの前記結合容量の間には、それぞれ１個の前記インダクタの一方の端子が接続されＴ型となっており、
前記ｋ（ｋは１から(ｎ−２)までの自然数）段目と（ｋ＋１）段目の前記誘電体共振器との間に直列接続された２つの前記結合容量の間に接続された前記インダクタの誘電体共振器と接続されない側の端子と、（ｋ＋１）段目と（ｋ＋２）段目の前記誘電体共振器との間に直列接続された２つの前記結合容量の間に接続された前記インダクタの誘電体共振器と接続されない側の端子は、それぞれ結合容量もしくはインダクタを介して接続されており、
１段目と２段目の前記誘電体共振器との間に直列接続された２つの前記結合容量の間に接続された前記インダクタの誘電体共振器と接続されない側の端子は、容量を介して前記入力端子と接続されており、
ｎ−１段目とｎ段目の前記誘電体共振器との間に直列接続された２つの前記結合容量の間に接続された前記インダクタの誘電体共振器と接続されない側の端子は、容量を介して前記出力端子と接続されている、遅延フィルタ。
【請求項５】
前記ｎ個の前記誘電体共振器と接続されたインダクタの他方の端子間をそれぞれ接続する結合容量の一部をインダクタに置き換えた、請求項４に記載の遅延フィルタ。
【請求項６】
前記ｎ個の誘電体共振器と他方の端子が接続されたインダクタもしくは容量の一部を短絡あるいは開放させた、請求項４あるいは５に記載の遅延フィルタ。
【請求項７】
入力信号を増幅するときに発生する歪み成分を抑圧して、増幅された入力信号を出力する歪み補償型増幅器であって、
前記入力信号を増幅するメインアンプと、
前記入力信号が有する周波数帯域に対して、前記入力信号を所定の第１の群遅延時間遅らせて出力する第１の遅延素子と、
前記メインアンプで増幅された入力信号と前記第１の遅延素子から出力される遅延した前記入力信号とを合成することによって、前記メインアンプで増幅された入力信号に含まれる歪み成分を検出する歪み成分検出部と、
前記歪み成分検出部で検出された歪み成分を増幅するサブアンプと、
前記メインアンプで増幅された入力信号を所定の第２の群遅延時間遅らせて出力する第２の遅延素子と、
前記サブアンプで増幅された歪み成分と前記第２の遅延素子から出力される遅延した前記メインアンプで増幅された入力信号とを合成することによって、前記メインアンプで増幅された入力信号に含まれる歪み成分を抑圧する歪み成分抑圧部とを備え、
前記第１および第２の遅延素子の少なくとも一方は、
入力端子と、出力端子と、
ｎ（ｎは２以上の自然数）個の誘電体共振器と、
前記入力端子と前記出力端子、および、それぞれの前記誘電体共振器の間を結合容量を介して段間結合した入出力段間結合回路と、
複数個のインダクタを備え、
前記入出力段間結合回路と前記ｎ個の誘電体共振器との接続点には、それぞれ１個の前記インダクタの一方の端子が接続されており、
ｋ（ｋは１から(ｎ−１)までの自然数）段目の前記誘電体共振器と接続されたインダクタの他方の端子と、（ｋ＋１）落目の前記誘電体共振器と接続されたインダクタの他方の端子は、それぞれ結合容量を介して接続されており、
１段目の前記誘電体共振器に接続されたインダクタの他方の端子は、インダクタを介して前記入力端子と接続されており、
ｎ段目の前記誘電体共振器に接続されたインダクタの他方の端子は、インダクタを介して前記出力端子と接続されている、歪み補償型増幅器。
【請求項８】
前記ｎ個の前記誘電体共振器と接続されたインダクタの前記誘電体共振器と接続されない側の端子間同士をそれぞれ接続する結合容量の一部をインダクタに置き換えた、請求項７に記載の歪み補償型増幅器。
【請求項９】
前記ｎ個の誘電体共振器と接続された前記インダクタもしくは前記入出力段間結合回路を含まない結合容量の一部を短絡あるいは開放させた、請求項７あるいは８に記載の歪み補償型増幅器。
【請求項１０】
入力信号を増幅するときに発生する歪み成分を抑圧して、増幅された入力信号を出力する歪み補償型増幅器であって、
前記入力信号を増幅するメインアンプと、
前記入力信号が有する周波数帯域に対して、前記入力信号を所定の第１の群遅延時間遅らせて出力する第１の遅延素子と、
前記メインアンプで増幅された入力信号と前記第１の遅延素子から出力される遅延した前記入力信号とを合成することによって、前記メインアンプで増幅された入力信号に含まれる歪み成分を検出する歪み成分検出部と、
前記歪み成分検出部で検出された歪み成分を増幅するサブアンプと、
前記メインアンプで増幅された入力信号を所定の第２の群遅延時間遅らせて出力する第２の遅延素子と、
前記サブアンプで増幅された歪み成分と前記第２の遅延素子から出力される遅延した前記メインアンプで増幅された入力信号とを合成することによって、前記メインアンプで増幅された入力信号に含まれる歪み成分を抑圧する歪み成分抑圧部とを備え、
前記第１および第２の遅延素子の少なくとも一方は、
入力端子と、出力端子と、
ｎ（ｎは２以上の自然数）個の誘電体共振器と、
前記入力端子と前記出力端子、および、それぞれの前記誘電体共振器の間を結合容量を介して段間結合した入出力段間結合回路と、
複数個のインダクタを備え、
前記入出力段間結合回路を構成する前記結合容量は、隣り合う前記誘電体共振器の間に直列に２つずつ配置され、
前記入出力段間結合回路において、ｋ（ｋは１から(ｎ−１)までの自然数）段目と（ｋ＋１）段目の前記誘電体共振器との接続点の間に接続された２つの前記結合容量の間には、それぞれ１個の前記インダクタの一方の端子が接続されＴ型となっており、
前記ｋ（ｋは１から(ｎ−２)までの自然数）段目と（ｋ＋１）段目の前記誘電体共振器との間に直列接続された２つの前記結合容量の間に接続された前記インダクタの誘電体共振器と接続されない側の端子と、（ｋ＋１）段目と（ｋ＋２）段目の前記誘電体共振器との間に直列接続された２つの前記結合容量の間に接続された前記インダクタの誘電体共振器と接続されない側の端子は、それぞれ結合容量もしくはインダクタを介して接続されており、
１段目と２段目の前記誘電体共振器との間に直列接続された２つの前記結合容量の間に接続された前記インダクタの誘電体共振器と接続されない側の端子は、容量を介して前記入力端子と接続されており、
ｎ−１段目とｎ段目の前記誘電体共振器との間に直列接続された２つの前記結合容量の間に接続された前記インダクタの誘電体共振器と接続されない側の端子は、容量を介して前記出力端子と接続されている、歪み補償型増幅器。
【請求項１１】
前記ｎ個の前記誘電体共振器と接続されたインダクタの他方の端子間をそれぞれ接続する結合容量の一部をインダクタに置き換えた、請求項１０に記載の歪み補償型増幅器。
【請求項１２】
前記ｎ個の誘電体共振器と他方の端子が接続されたインダクタもしくは容量の一部を短絡あるいは開放させた、請求項１０あるいは１１に記載の歪み補償型増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、遅延フィルタおよびそれを用いた歪み補償型増幅器に関し、より特定的には、高周波帯の高周波無線機器で用いられる一定群遅延時間を有する帯域内群遅延一定型誘電体フィルタおよびそれを用いた歪み補償型増幅器に関する。
【０００２】
【従来の技術】
近年、移動体通信システム等の基地局無線装置において、基地局の低歪み化のため歪み補償型増幅器が多数用いられるようになってきた。この歪み補償型増幅器の代表例として、フィードフォワード増幅器があり、図１３を参照してフィードフォワード増幅器を説明する。
【０００３】
図１３において、フィードフォワード増幅器は、メインの信号を入力端子１０ａから入力し増幅した信号を出力端子１０ｂから出力するために、大電力側および小電力側遅延フィルタ１および２、メインおよびサブアンプ３および４、分配器５、カップラ６、アッテネータ７、および合成器８および９が設けられている。入力端子１０ａから入力した信号は、分配器５を介してメインアンプ３で増幅される。このメインアンプ３で増幅される信号には歪みが生じており、上記信号は増幅され歪みが生じた状態でメインアンプ３から出力される。そして、メインアンプ３から出力された信号は、カップラ６を介して、大電力側遅延フィルタ１およびアッテネータ７で減衰され合成器８に入力する。
【０００４】
一方、入力端子１０ａから入力した信号は、分配器５を介して、小電力側遅延フィルタ２にも入力している。この小電力側遅延フィルタ２からの出力される信号は、歪みを生じていないため、上述したアッテネータ７で減衰された信号と合成器８で比較されることによって、メインアンプ３で生じた歪み成分だけ取り出すことができる（歪み検出ループ）。
【０００５】
そして、合成器８で取り出された歪み成分は、サブアンプ４で増幅され、合成器９に出力される。一方、メインアンプ３で増幅され歪みが生じた信号は、大電力側遅延フィルタ１を通って合成器９に出力される。合成器９では、サブアンプ４からの歪み成分と大電力側遅延フィルタ１からの信号とが比較されることによって、メインアンプ３で生じた歪み成分が取り除かれ、出力端子１０ｂから出力される（歪み抑圧ループ）。このフィードフォワード増幅器の動作の詳細は、例えば、ＪＯＨＮ  Ｌ．Ｂ．ＷＡＬＫＥＲ著、「Ｈｉｇｈ−Ｐｏｗｅｒ  ＧａＡｓＦＥＴ  Ａｍｐｌｉｆｉｅｒｓ」（Ａｒｔｅｃｈ  Ｈｏｕｓｅ（ＢＯＳＴＯＮ，ＬＯＮＤＯＮ）発行）の７．３．２  Ｌｉｎｅａｒｉｚｅｄ  Ａｍｐｌｉｆｉｅｒｓに記載されている。
【０００６】
ここで、上記フィードフォワード増幅器に設けられている遅延フィルタ１および２は、一般的に帯域内群遅延一定型誘電体フィルタが用いられ、上記歪み検出ループおよび上記歪み抑圧ループにおいて、群遅延時間を厳密に合わせなければならない。つまり、小電力側遅延フィルタ２は、上述したアッテネータ７で減衰された信号の入力および該小電力側遅延フィルタ２を通った信号の入力とが、合成器８で同じ群遅延時間になるように調整し、大電力側遅延フィルタ１は、上述したサブアンプ４で増幅された信号の入力および該大電力側遅延フィルタ１を通った信号の入力とが、合成器９で同じ群遅延時間になるように調整しなければならない。また、遅延フィルタ１および２には、所望帯域および群遅延時間における、低損失特性、位相直線性、および小型化が求められる。
【０００７】
次に、図１４を参照して、上記大電力側遅延フィルタ１として用いられる従来の１１段遅延フィルタについて説明する。なお、図１４は、従来の１１段遅延フィルタの上蓋および筐体の前面を取り除いた斜視図である。図１４において、当該遅延フィルタは、帯域内群遅延一定型誘電体フィルタであり、入出力端子１０１、１１個の誘電体共振器１０２ａ〜ｋ、アルミナ製の結合基板１０３、結合容量を形成する銅メッキ電極１０４ａ〜ｋおよび１０５ａ、ｂ、および筐体１０６が設けられている。誘電体共振器１０２は、端面が揃えられ、それぞれの外導体が筐体１０６に接地されている。そして、誘電体共振器１０２の内導体は、銅メッキ電極１０４にそれぞれ半田等で電気的に接続されている。アルミナ製結合基板１０３の両端の銅メッキ電極１０５は、入出力端子１０１の内導体と接続されている。そして、銅メッキ電極１０４および１０５は、それぞれ所定の間隔でアルミナ製の結合基板１０３上に配置されており、それぞれの間隔によって結合容量１０７が形成される。
【０００８】
次に、図１５を参照して、上述した従来の１１段遅延フィルタの等価回路を説明する。なお、図１４で説明した同じ部位には、同じ参照符号を付している。図１４において、入出力端子１０１と誘電体共振器１０２ａおよび１０２ｋとの間には、上述した間隔によって結合容量１０７ａおよび１０７ｌが形成される。また、誘電体共振器１０２ａ〜ｋの間には、上記間隔によって結合容量１０７ｂ〜ｋが形成されている。このように、当該遅延フィルタは、誘電体共振器１０２を結合容量１０７でそれぞれ結合させることにより、バンドパスフィルタを構成している。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記のような構成による遅延フィルタは、その群遅延時間特性が通過帯域エッジ近傍で大きなピークが発生する。つまり、該ピーク間においては、群遅延時間特性が落ち込むため一定になる帯域幅が狭くなってしまう。従来の遅延フィルタで、所望帯域幅の群遅延時間特性を広帯域で一定にするためには、誘電体共振器の段数を増加させる必要があるため、装置が大型化し損失が増加する問題点を有していた。
【００１０】
それ故に、本発明の目的は、少ない段数で所望帯域幅において広帯域の群遅延時間特性を得ることができる遅延フィルタおよびそれを用いた歪み補償型増幅器を提供することである。
【００１１】
【課題を解決するための手段および発明の効果】
上記目的を達成するために、本発明は、以下に述べるような特徴を有している。
第１の発明は、所定の周波数帯域に対して、一定の群遅延時間特性を有する遅延フィルタであって、
入力端子と、出力端子と、
ｎ（ｎは２以上の自然数）個の誘電体共振器と、
入力端子と出力端子、および、それぞれの誘電体共振器の間を結合容量を介して段間結合した入出力段間結合回路と、
複数個のインダクタを備え、
入出力段間結合回路とｎ個の誘電体共振器との接続点には、それぞれ１個のインダクタの一方の端子が接続されており、
ｋ（ｋは１から(ｎ−１)までの自然数）段目の誘電体共振器と接続されたインダクタの他方の端子と、（ｋ＋１）段目の誘電体共振器と接続されたインダクタの他方の端子は、それぞれ結合容量を介して接続されており、
１段目の誘電体共振器に接続されたインダクタの他方の端子は、インダクタを介して入力端子と接続されており、
ｎ段目の誘電体共振器に接続されたインダクタの他方の端子は、インダクタを介して出力端子と接続されている。
【００１２】
第１の発明によれば、入力端子と、出力端子と、ｎ（ｎは２以上の自然数）個の誘電体共振器と、入力端子と出力端子、および、それぞれの誘電体共振器の間を結合容量を介して段間結合した入出力段間結合回路と、複数個のインダクタを備えることによって、その群遅延時間特性が通過帯域幅のエッジ近傍で大きいピークが発生しないため、群遅延時間が一定の周波数帯域が広い特性を得ることができる。また、同じ群遅延時間特性を得るために必要な遅延フィルタのフィルタ段数を少なくすることができるため、小型および低損失な遅延フィルタが実現することができる。また、本発明の遅延フィルタは小型かつ低損失であるため、当該遅延フィルタを上述したフィードフォワード増幅器等の歪み補償型増幅器における遅延素子に用いることにより、増幅器全体の小型化が図れ、増幅器の負担を軽減および効率を高めることが可能となる。
【００１４】
また、第１の発明によれば、その群遅延時間特性が通過帯域幅のエッジ近傍で大きいピークが発生しないため、群遅延時間が一定の周波数帯域が広い特性を得ることができる。また、同じ群遅延時間特性を得るために必要な遅延フィルタのフィルタ段数を少なくすることができるため、小型および低損失な遅延フィルタが実現することができる。
【００１７】
第２の発明は、第１の発明に従属する発明であって、
ｎ個の誘電体共振器と接続されたインダクタの一部を容量に置き換えたことを特徴とする。
【００１８】
また、第１および第２の発明によれば、インダクタのインダクタンスおよび素子の静電容量と、結合容量の静電容量とを調整することによって、通過帯域幅のエッジ近傍で大きいピークが発生せず、群遅延時間が一定の周波数帯域が広い群遅延時間特性を容易に得ることができる。
【００１９】
第３の発明は、第１の発明に従属する発明であって、
ｎ個の誘電体共振器と接続されたインダクタもしくは入出力段間結合回路を含まない結合容量の一部を短絡あるいは開放させたことを特徴とする。
【００２０】
第３の発明によれば、ｎ個の誘電体共振器と接続されたインダクタもしくは入出力段間結合回路を含まない結合容量を短絡あるいは開放させることによって、遅延フィルタを構成する素子を、削減することができる。
【００２１】
第４の発明は、所定の周波数帯域に対して、一定の群遅延時間特性を有する遅延フィルタであって、
入力端子と、出力端子と、
ｎ（ｎは２以上の自然数）個の誘電体共振器と、
入力端子と出力端子、および、それぞれの誘電体共振器の間を結合容量を介して段間結合した入出力段間結合回路と、
複数個のインダクタを備え、
入出力段間結合回路を構成する結合容量は、隣り合う誘電体共振器の間に直列に２つずつ配置され、
入出力段間結合回路において、ｋ（ｋは１から(ｎ−１)までの自然数）段目と（ｋ＋１）段目の誘電体共振器との接続点の間に接続された２つの結合容量の間には、それぞれ１個のインダクタの一方の端子が接続されＴ型となっており、
ｋ（ｋは１から(ｎ−２)までの自然数）段目と（ｋ＋１）段目の誘電体共振器との間に直列接続された２つの結合容量の間に接続されたインダクタの誘電体共振器と接続されない側の端子と、（ｋ＋１）段目と（ｋ＋２）段目の誘電体共振器との間に直列接続された２つの結合容量の間に接続されたインダクタの誘電体共振器と接続されない側の端子は、それぞれ結合容量もしくはインダクタを介して接続されており、
１段目と２段目の誘電体共振器との間に直列接続された２つの結合容量の間に接続されたインダクタの誘電体共振器と接続されない側の端子は、容量を介して入力端子と接続されており、
ｎ−１段目とｎ段目の誘電体共振器との間に直列接続された２つの結合容量の間に接続されたインダクタの誘電体共振器と接続されない側の端子は、容量を介して出力端子と接続されている。
【００２２】
第５の発明は、第４の発明に従属する発明であって、
ｎ個の誘電体共振器と接続されたインダクタの他方の端子間をそれぞれ接続する結合容量の一部をインダクタに置き換えたことを特徴とする。
【００２３】
第４および第５の発明によれば、インダクタのインダクタンスおよび素子の静電容量と、結合容量の静電容量とを調整することによって、通過帯域幅のエッジ近傍で大きいピークが発生せず、群遅延時間が一定の周波数帯域が広い群遅延時間特性を容易に得ることができる。
【００２４】
第６の発明は、第４あるいは第５の発明に従属する発明であって、
ｎ個の誘電体共振器と他方の端子が接続されたインダクタもしくは容量の一部を短絡あるいは開放させたことを特徴とする。
【００２５】
第６の発明によれば、遅延フィルタを構成する容量の静電容量が、所望の特性によって非常に大きな値に調整される場合、該容量を削除するために短絡させることができるため、遅延フィルタを構成する素子を、削減することができる。
【００２７】
また、第６の発明によれば、遅延フィルタを構成する容量の静電容量が、所望の特性によって非常に小さな値に調整される場合、該容量を削除するために開放することができるため、遅延フィルタを構成する素子を、削減することができる。
【００２８】
第７の発明は、入力信号を増幅するときに発生する歪み成分を抑圧して、増幅された入力信号を出力する歪み補償型増幅器であって、
入力信号を増幅するメインアンプと、
入力信号が有する周波数帯域に対して、入力信号を所定の第１の群遅延時間遅らせて出力する第１の遅延素子と、
メインアンプで増幅された入力信号と第１の遅延素子から出力される遅延した入力信号とを合成することによって、メインアンプで増幅された入力信号に含まれる歪み成分を検出する歪み成分検出部と、
歪み成分検出部で検出された歪み成分を増幅するサブアンプと、
メインアンプで増幅された入力信号を所定の第２の群遅延時間遅らせて出力する第２の遅延素子と、
サブアンプで増幅された歪み成分と第２の遅延素子から出力される遅延したメインアンプで増幅された入力信号とを合成することによって、メインアンプで増幅された入力信号に含まれる歪み成分を抑圧する歪み成分抑圧部とを備え、
第１および第２の遅延素子の少なくとも一方は、
入力端子と、出力端子と、
ｎ（ｎは２以上の自然数）個の誘電体共振器と、
入力端子と出力端子、および、それぞれの誘電体共振器の間を結合容量を介して段間結合した入出力段間結合回路と、
複数個のインダクタを備え、
入出力段間結合回路とｎ個の誘電体共振器との接続点には、それぞれ１個のインダクタの一方の端子が接続されており、
ｋ（ｋは１から(ｎ−１)までの自然数）段目の誘電体共振器と接続されたインダクタの他方の端子と、（ｋ＋１）段落目の誘電体共振器と接続されたインダクタの他方の端子は、それぞれ結合容量を介して接続されており、
１段目の誘電体共振器に接続されたインダクタの他方の端子は、インダクタを介して入力端子と接続されており、
ｎ段目の誘電体共振器に接続されたインダクタの他方の端子は、インダクタを介して出力端子と接続されている。
【００２９】
第７の発明によれば、入力端子と、出力端子と、ｎ（ｎは２以上の自然数）個の誘電体共振器と、入力端子と出力端子、および、それぞれの誘電体共振器の間を結合容量を介して段間結合した入出力段間結合回路と、複数個のインダクタを備えることによって、その群遅延時間特性が通過帯域幅のエッジ近傍で大きいピークが発生しないため、群遅延時間が一定の周波数帯域が広い特性を得ることができる。また、同じ群遅延時間特性を得るために必要な遅延素子のフィルタ段数を少なくすることができるため、小型および低損失な遅延素子が実現することができる。また、本発明の遅延素子は小型かつ低損失であるため、当該遅延素子を上述したフィードフォワード増幅器等の歪み補償型増幅器における遅延素子に用いることにより、増幅器全体の小型化が図れ、増幅器の負担を軽減および効率を高めることが可能となる。
【００３２】
第８の発明は、第７の発明に従属する発明であって、
ｎ個の誘電体共振器と接続されたインダクタの誘電体共振器と接続されない側の端子間同士をそれぞれ接続する結合容量の一部をインダクタに置き換えたことを特徴とする。
【００３３】
第９の発明は、第７あるいは第８の発明に従属する発明であって、
ｎ個の誘電体共振器と接続されたインダクタもしくは入出力段間結合回路を含まない結合容量の一部を短絡あるいは開放させたことを特徴とする。
【００３４】
第１０の発明は、入力信号を増幅するときに発生する歪み成分を抑圧して、増幅された入力信号を出力する歪み補償型増幅器であって、
入力信号を増幅するメインアンプと、
入力信号が有する周波数帯域に対して、入力信号を所定の第１の群遅延時間遅らせて出力する第１の遅延素子と、
メインアンプで増幅された入力信号と第１の遅延素子から出力される遅延した入力信号とを合成することによって、メインアンプで増幅された入力信号に含まれる歪み成分を検出する歪み成分検出部と、
歪み成分検出部で検出された歪み成分を増幅するサブアンプと、
メインアンプで増幅された入力信号を所定の第２の群遅延時間遅らせて出力する第２の遅延素子と、
サブアンプで増幅された歪み成分と第２の遅延素子から出力される遅延したメインアンプで増幅された入力信号とを合成することによって、メインアンプで増幅された入力信号に含まれる歪み成分を抑圧する歪み成分抑圧部とを備え、
第１および第２の遅延素子の少なくとも一方は、
入力端子と、出力端子と、
ｎ（ｎは２以上の自然数）個の誘電体共振器と、
入力端子と前記出力端子、および、それぞれの誘電体共振器の間を結合容量を介して段間結合した入出力段間結合回路と、
複数個のインダクタを備え、
入出力段間結合回路を構成する結合容量は、隣り合う誘電体共振器の間に直列に２つずつ配置され、
入出力段間結合回路において、ｋ（ｋは１から(ｎ−１)までの自然数）段目と（ｋ＋１）段目の誘電体共振器との接続点の間に接続された２つの結合容量の間には、それぞれ１個のインダクタの一方の端子が接続されＴ型となっており、
ｋ（ｋは１から(ｎ−２)までの自然数）段目と（ｋ＋１）段目の誘電体共振器との間に直列接続された２つの結合容量の間に接続されたインダクタの誘電体共振器と接続されない側の端子と、（ｋ＋１）段目と（ｋ＋２）段目の誘電体共振器との間に直列接続された２つの結合容量の間に接続されたインダクタの誘電体共振器と接続されない側の端子は、それぞれ結合容量もしくはインダクタを介して接続されており、
１段目と２段目の誘電体共振器との間に直列接続された２つの結合容量の間に接続されたインダクタの誘電体共振器と接続されない側の端子は、容量を介して入力端子と接続されており、
ｎ−１段目とｎ段目の誘電体共振器との間に直列接続された２つの結合容量の間に接続されたインダクタの誘電体共振器と接続されない側の端子は、容量を介して出力端子と接続されている。
【００３５】
第１１の発明は、第１０の発明に従属する発明であって、
ｎ個の誘電体共振器と接続されたインダクタの他方の端子間をそれぞれ接続する結合容量の一部をインダクタに置き換えたことを特徴とする。
【００３６】
第１２の発明は、第１０または第１１の発明に従属する発明であって、
ｎ個の誘電体共振器と他方の端子が接続されたインダクタもしくは容量の一部を短絡あるいは開放させたことを特徴とする。
【００３８】
【発明の実施の形態】
本発明の遅延フィルタの実施の形態を説明する前に、まず、本発明の遅延フィルタが用いられる歪み補償型増幅器について説明する。本発明の遅延フィルタは、典型的には歪み補償型増幅器、例えばフィードフォワード型増幅器に用いられる。このフィードフォワード増幅器は、従来の技術で図１３を参照して説明したものと同様であり、当該遅延フィルタは、好ましくは、図１３の大電力側遅延フィルタ１として用いられる帯域内群遅延一定型誘電体フィルタである。なお、図１３の小電力側遅延フィルタ２として、当該遅延フィルタを用いてもかまわない。なお、フィードフォワード増幅器の動作については、従来の技術と同様であるので、ここでは詳細な説明を省略する。
【００３９】
（第１の実施の形態）
図１を参照して、本発明の第１の実施の形態に係る遅延フィルタの構造について説明する。なお、第１の実施の形態では、当該遅延フィルタの一例として５段遅延フィルタを説明し、図１（ａ）はその遅延フィルタの上蓋および筐体の前面を取り除いた斜視図であり、図１（ｂ）は図１（ａ）の斜視図の上方向（図示Ａ方向）から見た基板部の拡大図である。
【００４０】
図１において、当該遅延フィルタは、入出力端子１１、誘電体共振器１２、結合基板１３、銅メッキ電極１４〜１６、空芯コイル１７および１８、および筐体１９が設けられている。
【００４１】
２つの入出力端子１１は、それぞれ筐体１９の外部と結合基板１３とをその内導体によって接続する。なお、入出力端子１１が筐体１９外部に突出する形状は、当該遅延フィルタと接続される部品に合わせて形成される。
【００４２】
誘電体共振器１２は、５つの１／２波長先端開放型誘電体共振器１２ａ〜ｅで構成され、それぞれの端面を揃えて筐体１９に配置される。それぞれの誘電体共振器１２ａ〜ｅの内導体は、それぞれ銅メッキ電極１４ａ〜ｅと半田等で電気的に接続され、それぞれの外導体は筐体１９に接地される。
【００４３】
銅メッキ電極１４〜１６は、アルミナ製の結合基板１３上に形成されている。上述したように、５つの銅メッキ電極１４ａ〜ｅは、それぞれ誘電体共振器１２ａ〜ｅの内導体と接続され、それぞれ所定の間隔を開けて配置されている。また、２つの銅メッキ電極１５ａおよびｂは、入出力端子１１の内導体と電気的に接続され、結合基板１３の両端に銅メッキ電極１４ａおよび１４ｅと所定の間隔を開けて配置される。一方、５つの銅メッキ電極１６ａ〜ｅは、上記銅メッキ電極１４および１５の配列方向と平行に、それぞれ所定の間隔を開けて配置される。なお、上述したそれぞれの銅メッキ電極１４〜１６が所定の間隔を開けて対向することによって、それぞれ容量が形成される。
【００４４】
２つの空芯コイル１７ａおよびｂは、空芯コイル１７ａが銅メッキ電極１５ａおよび１６ａを、空芯コイル１７ｂが銅メッキ電極１５ｂおよび１６ｅをそれぞれ電気的に接続している。また、５つの空芯コイル１８ａ〜ｅは、それぞれ銅メッキ電極１４ａ〜ｅおよび１６ａ〜ｅを電気的に接続している。
【００４５】
次に、図２を参照して、上述した遅延フィルタの等価回路について説明する。図２において、上述した図１を参照して説明した部位と同じ部位には、同じ参照符号を付しており、それらの部位間は上記銅メッキ電極１４〜１６によって接続されることによって、複数の格子形状で示される格子状回路が形成されている。
【００４６】
入出力端子１１と誘電体共振器１２ａとの間には、銅メッキ電極１５ａおよび１４ａの配置間隔によって、容量２１ａが形成される。また、入出力端子１１と誘電体共振器１２ｅとの間には、銅メッキ電極１５ｂおよび１４ｅの配置間隔によって、容量２１ｂが形成される（以下、これらの入出力端子１１および誘電体共振器１２の間に形成される容量を、入出力結合容量とする）。
【００４７】
５つの誘電体共振器１２ａ〜ｅの間には、銅メッキ電極１４ａ〜ｅの配置間隔によって、容量２２ａ〜ｄが形成される（以下、これらの誘電体共振器１２の間に形成される容量を、段間結合容量とする）。ここで、当該遅延フィルタは、誘電体共振器１２、入出力結合容量２１、および段間結合容量２２によってバンドパスフィルタを構成している（以下、入出力結合容量２１および段間結合容量２２で構成される回路を入出力段間結合回路とする）。
【００４８】
一方、当該遅延フィルタは、２つの入出力端子１１の間を、上記入出力段間結合回路と並列に接続する回路（以下、飛び越し並列回路とする）を有している。この飛び越し並列回路は、銅メッキ電極１６および空芯コイル１７によって形成される。そして、銅メッキ電極１６ａ〜ｅのそれぞれの配置間隔によって、容量２３ａ〜ｄが形成される。（以下、これらの飛び越し並列回路内に形成される容量を飛び越し並列容量とし、飛び越し並列回路内に設けられる空芯コイルを飛び越し並列インダクタとし、それぞれの総称を飛び越し並列インピーダンス素子とする）。つまり、当該遅延フィルタの飛び越し並列回路は、飛び越し並列インダクタ１７および飛び越し並列容量２３によって形成されている。
【００４９】
また、当該遅延フィルタは、上記入出力段間結合回路および上記飛び越し並列回路の間を接続する回路（以下、飛び越しブリッジ回路とする）を有している。なお、当該遅延フィルタは、上記入出力段間結合回路、上記飛び越し並列回路、および上記飛び越しブリッジ回路によって、複数の格子形状で示される格子状回路が形成され、この格子状回路によって、入出力端子１１および複数の誘電体共振器１２が接続されている。飛び越しブリッジ回路は、５つの空芯コイル１８ａ〜ｅによって形成される（以下、これらの飛び越しブリッジ回路に設けられる空芯コイルを飛び越しブリッジインダクタとする）。空芯コイル１８ａは、誘電体共振器１２ａ（つまり、銅メッキ電極１４ａ）と、飛び越し並列インダクタ１７ａおよび飛び越し並列容量２３ａの間（つまり、銅メッキ電極１６ａ）とを接続することによって、飛び越しブリッジ回路の１つを形成する。また、空芯コイル１８ｂは、誘電体共振器１２ｂ（つまり、銅メッキ電極１４ｂ）と、飛び越し並列容量２３ａおよびｂの間（つまり、銅メッキ電極１６ｂ）とを接続することによって、飛び越しブリッジ回路の１つを形成する。さらに、空芯コイル１８ｃ、誘電体共振器１２ｃ（つまり、銅メッキ電極１４ｃ）と、飛び越し並列容量２３ｂおよびｃの間（つまり、銅メッキ電極１６ｃ）とを接続することによって、飛び越しブリッジ回路の１つを形成する。また、空芯コイル１８ｄは、誘電体共振器１２ｄ（つまり、銅メッキ電極１４ｄ）と、飛び越し並列容量２３ｃおよびｄの間（つまり、銅メッキ電極１６ｄ）とを接続することによって、飛び越しブリッジ回路の１つを形成する。また、空芯コイル１８ｅは、誘電体共振器１２ｅ（つまり、銅メッキ電極１４ｅ）と、飛び越し並列容量２３ｄおよび飛び越し並列インダクタ１７ｂの間（つまり、銅メッキ電極１６ｅ）とを接続することによって、飛び越しブリッジ回路の１つを形成する。なお、当該遅延フィルタは、副線路（飛び越し並列回路および飛び越しブリッジ回路）を構成する上記飛び越し並列インダクタ１７、飛び越し並列容量２３、および飛び越しブリッジインダクタ１８を調整することによって、該遅延フィルタの位相や振幅を調整することができる。
【００５０】
次に、遅延フィルタの群遅延時間特性について説明する。一般的に、遅延フィルタは、上述した歪み補償型増幅器等のアンプシステムに応じた所望の周波数帯域およびその群遅延時間が規定され、該周波数帯域内の群遅延時間偏差の小ささ、つまり帯域内群遅延時間の平坦さが要求される。また、上記帯域内群遅延時間の偏差を保持した状態で群遅延時間を増やすためには、フィルタの段数（誘電体共振器の数）を増やさなければならない。また、上記群遅延時間を保持した状態で該群遅延時間の偏差が一定の周波数帯域を広げるためにも、上記段数を増やさなければならない。しかしながら、上記段数を増やせば、遅延フィルタの損失が大きくなってしまう。
【００５１】
図３および図４を参照して、第１の実施の形態に係る遅延フィルタの群遅延時間特性を説明する。なお、図３は本発明の遅延フィルタおよび上述の従来の技術で説明した１１段遅延フィルタの群遅延時間特性を比較したグラフであり、図４は図３の群遅延時間特性をシミュレーションするために用いた、それぞれの遅延フィルタを構成する素子の特性を示す図である。
【００５２】
図３（ａ）および図４において、本発明の５段遅延フィルタは、当該遅延フィルタを構成する誘電体共振器１２、入出力結合容量２１、段間結合容量２２、飛び越し並列インダクタ１７、飛び越し並列容量２３、および飛び越しブリッジインダクタ１８の特性を図４のように調整することによって、図３（ａ）の群遅延時間特性α５が得られる。一方、図１５に示す従来の１１段遅延フィルタは、当該遅延フィルタを構成する誘電体共振器１０２および結合容量１０７の特性を図４のように調整することによって、図３（ａ）の群遅延時間特性β１１が得られる。なお、群遅延時間特性α５およびβ１１では、それぞれの群遅延時間およびその群遅延時間一定帯域幅つまり通過帯域幅が同じ値を示しており、該通過帯域幅は、６０ＭＨｚを示している。
【００５３】
従来の１１段遅延フィルタの群遅延時間特性β１１は、上記通過帯域幅の外側近傍にピークが生じるため、該ピークによって上記通過帯域幅が狭められている。これに対して、本発明の５段遅延フィルタの群遅延時間特性α５は、上記通過帯域幅の外側近傍のピークがなくなり上記通過帯域幅が広い特性が得られる。つまり、本発明の遅延フィルタの群遅延時間特性は、調整により通過帯域の両側のピークをなくすことによって、群遅延時間偏差一定帯域を広くとることができる。したがって、従来の１１段遅延フィルタの群遅延時間特性β１１で得られる群遅延時間およびその通過帯域幅を、本発明の遅延フィルタでは、フィルタ段数を５段で実現できる。したがって、本発明の遅延フィルタでは、フィルタ段数を大幅に削減することができるため、遅延フィルタの小型化および低損失化を実現できる。また、本発明の遅延フィルタは小型かつ低損失であるため、当該遅延フィルタを上述したフィードフォワード増幅器等の歪み補償型増幅器における遅延素子に用いることにより、増幅器全体の小型化が図れ、増幅器の負担を軽減および効率を高めることが可能となる。
【００５４】
また、本発明の遅延フィルタのフィルタ段数を、従来と同様に１１段でシミュレーションした場合、図３（ｂ）で示す群遅延時間特性α１１が得られる。この群遅延時間特性α１１は、従来の群遅延時間特性β１１と比較すると、群遅延時間は同じであり、その群遅延時間の通過帯域幅が２００ＭＨｚとなる。したがって、本発明の遅延フィルタは、従来と同じフィルタ段数で構成した場合、大幅に上記通過帯域幅を広げることができる。
【００５５】
さらに、図２で示した回路で構成される遅延フィルタは、入出力結合容量２１、段間結合容量２２、および飛び越し並列容量２３の静電容量と、飛び越し並列インダクタ１７および飛び越しブリッジインダクタ１８のインダクタンスとが、該遅延フィルタの目標特性によって適宜調整されるが、上記静電容量の一部は、所望の特性によって非常に小さな値もしくは非常に大きな値に調整されることがある。そして、上記静電容量が非常に小さな値に調整される場合、該容量を削除するために開放し、上記静電容量が非常に大きな値に調整される場合、該容量を削除するために短絡させる。つまり、このような調整が行われる場合、遅延フィルタを構成する素子を、削減することができる。
【００５６】
なお、上述の説明では、誘電体共振器１２に１／２波長両端開放型の誘電体共振器を用いたが、１／４波長先端短絡型等の他の誘電体共振器を用いてもかまわない。また、本発明の遅延フィルタのインダクタに空芯コイルを用いたが、チップインダクタやメアンダ形状の銅パターン電極等でインダクタを構成しても同様の特性が得られることは言うまでもない。
【００５７】
（第２の実施の形態）
図５を参照して、本発明の第２の実施の形態に係る遅延フィルタの構造について説明する。なお、第２の実施の形態では、当該遅延フィルタの一例として５段遅延フィルタを説明し、図５（ａ）は当該遅延フィルタの上蓋および筐体の前面を取り除いた斜視図であり、図５（ｂ）は図５（ａ）の斜視図の上方向（図示Ａ方向）から見た基板部の拡大図である。
【００５８】
図５において、当該遅延フィルタは、上述した第１の実施の形態に係る遅延フィルタに対して、結合基板１３に形成される銅メッキ電極および空芯コイルが異なる。他の構成部については、第１の実施の形態に係る遅延フィルタと同様であるため、同一部品には同一の参照符号を付して、その詳細な説明を省略する。
【００５９】
銅メッキ電極３１〜３４は、アルミナ製の結合基板１３上に形成されている。５つの銅メッキ電極３１ａ〜ｅは、それぞれ誘電体共振器１２ａ〜ｅの内導体と接続されている。そして、銅メッキ電極３１ａ〜ｅの間には、所定の間隔を開けて４つの銅メッキ電極３２ａ〜ｄが配置される。また、２つの銅メッキ電極３３ａおよびｂは、入出力端子１１の内導体と電気的に接続され、結合基板１３の両端に銅メッキ電極３１ａおよびｅと所定の間隔を開けて配置される。一方、４つの銅メッキ電極３４ａ〜ｄは、上記銅メッキ電極３１〜３３の配列方向と平行に配置される。結合基板１３の両端には、銅メッキ電極３４ａおよびｄが銅メッキ電極３３ａおよびｂと所定の間隔を開けて配置され、結合基板１３の中央部には、銅メッキ電極３４ｂおよびｃが互いに所定の間隔を開けて配置される。なお、上述したそれぞれの銅メッキ電極３１〜３４が所定の間隔を開けて対向することによって、それぞれ容量が形成される。
【００６０】
４つの空芯コイル３５ａ〜ｄは、それぞれ銅メッキ電極３２ａ〜ｄと３４ａ〜ｄとを電気的に接続している。また、２つの空芯コイル３６ａおよびｂは、それぞれ銅メッキ電極３４ａおよびｂの間、３４ｃおよびｄの間を電気的に接続している。
【００６１】
次に、図６を参照して、上述した遅延フィルタの等価回路について説明する。図６において、上述した図５を参照して説明した部位と同じ部位には、同じ参照符号を付しており、それらの部位間は上記銅メッキ電極３１〜３４によって接続されることによって、複数の格子形状で示される格子状回路が形成されている。
【００６２】
入出力端子１１と誘電体共振器１２ａとの間には、銅メッキ電極３３ａおよび３１ａの配置間隔によって、入出力結合容量３７ａが形成される。また、入出力端子１１と誘電体共振器１２ｅとの間には、銅メッキ電極３３ｂおよび３１ｅの配置間隔によって、入出力結合容量３７ｂが形成される。
【００６３】
５つの誘電体共振器１２ａ〜ｅの間には、銅メッキ電極３１ａ〜ｅおよび３２ａ〜ｄの配置間隔によって、段間結合容量３８ａ〜８が形成される。つまり、当該遅延フィルタでは、それぞれの誘電体共振器１２の間に２つの段間結合容量３８が形成されている。ここで、当該遅延フィルタは、誘電体共振器１２、入出力結合容量３７、および段間結合段間結合容量３８による入出力段間結合回路によってバンドパスフィルタを構成している。
【００６４】
一方、当該遅延フィルタは、２つの入出力端子１１の間を、上記入出力段間結合回路と並列に接続する飛び越し並列回路を有している。この飛び越し並列回路は、銅メッキ電極３３および３４、および空芯コイル３６によって形成される。そして、入出力端子１１と空芯コイル３６ａとの間には、銅メッキ電極３３ａおよび３４ａの配置間隔によって、飛び越し並列容量３９ａが形成される。また、入出力端子１１と空芯コイル３６ｂとの間には、銅メッキ電極３３ｂおよび３４ｄの配置間隔によって、飛び越し並列容量３９ｂが形成される。さらに、空芯コイル３６ａおよび３６ｂの間には、銅メッキ電極３４ｂおよび３４ｃの配置間隔によって、飛び越し並列容量３９ｃが形成される。つまり、当該遅延フィルタの飛び越し並列回路は、飛び越し並列インダクタ３６および飛び越し並列容量３９によって形成されている。
【００６５】
また、当該遅延フィルタは、上記入出力段間結合回路および上記飛び越し並列回路の間を接続する飛び越しブリッジ回路を有している。なお、当該遅延フィルタは、上記入出力段間結合回路、上記飛び越し並列回路、および上記飛び越しブリッジ回路によって、複数の格子形状で示される格子状回路が形成され、この格子状回路によって、入出力端子１１および複数の誘電体共振器１２が接続されている。飛び越しブリッジ回路は、４つの空芯コイル（飛び越しブリッジインダクタ）３５ａ〜ｄによって形成される。空芯コイル３５ａは、誘電体共振器１２ａおよび１２ｂの間に形成される２つの段間結合段間結合容量３８ａおよび３８ｂの間（つまり、銅メッキ電極３２ａ）と、飛び越し並列容量３９ａおよび飛び越し並列インダクタ３６ａの間（つまり、銅メッキ電極３４ａ）とを接続することによって、飛び越しブリッジ回路の１つを形成する。また、空芯コイル３５ｂは、誘電体共振器１２ｂおよび１２ｃの間に形成される２つの段間結合段間結合容量３８ｃおよび３８ｄの間（つまり、銅メッキ電極３２ｂ）と、飛び越し並列インダクタ３６ａおよび飛び越し並列容量３９ｃの間（つまり、銅メッキ電極３４ｂ）とを接続することによって、飛び越しブリッジ回路の１つを形成する。さらに、空芯コイル３５ｃは、誘電体共振器１２ｃおよび１２ｄの間に形成される２つの段間結合段間結合容量３８ｅおよび３８ｆの間（つまり、銅メッキ電極３２ｃ）と、飛び越し並列容量３９ｃおよび飛び越し並列インダクタ３６ｂの間（つまり、銅メッキ電極３４ｃ）とを接続することによって、飛び越しブリッジ回路の１つを形成する。また、空芯コイル３５ｄは、誘電体共振器１２ｄおよび１２ｅの間に形成される２つの段間結合段間結合容量３８ｇおよび３８ｈの間（つまり、銅メッキ電極３２ｄ）と、飛び越し並列インダクタ３６ｂおよび飛び越し並列容量３９ｂの間（つまり、銅メッキ電極３４ｄ）とを接続することによって、飛び越しブリッジ回路の１つを形成する。なお、当該遅延フィルタは、副線路（飛び越し並列回路および飛び越しブリッジ回路）を構成する上記飛び越し並列インダクタ３６、飛び越し並列容量３９、および飛び越しブリッジインダクタ３５を調整することによって、該遅延フィルタの位相や振幅を調整することができる。
【００６６】
次に、第２の実施の形態に係る遅延フィルタの群遅延時間特性を説明する。図６の回路で構成される５段遅延フィルタも、当該遅延フィルタを構成する誘電体共振器１２、入出力結合容量３７、段間結合容量３８、飛び越し並列インダクタ３６、飛び越し並列容量３９、および飛び越しブリッジインダクタ３５の特性を調整することによって、図３（ａ）の群遅延時間特性α５と同様の特性が得られる。また、当該遅延フィルタのフィルタ段数を、従来と同様に１１段でシミュレーションした場合、図３（ｂ）で示す群遅延時間特性α１１と同様の特性が得られる。つまり、当該遅延フィルタの群遅延時間特性も、上記通過帯域幅の外側近傍のピークがなくなり上記通過帯域幅が広い特性が得られる。したがって、第２の実施の形態に係る遅延フィルタにおいても、フィルタ段数を５段で構成し各素子を調整することによって、従来の１１段遅延フィルタの群遅延時間特性β１１と同じ群遅延時間およびその通過帯域幅６０ＭＨｚを得ることができる。また、フィルタ段数を１１段で構成し各素子を調整することによって、従来の群遅延時間特性β１１と同じ群遅延時間で、その群遅延時間の通過帯域幅２００ＭＨｚを得ることができる。
【００６７】
したがって、第２の実施の形態に係る遅延フィルタも、第１の実施の形態に係る遅延フィルタと同様に、従来の１１段遅延フィルタの群遅延時間特性β１１で得られる群遅延時間およびその通過帯域幅を、フィルタ段数を５段で実現できる。また、当該遅延フィルタでも、フィルタ段数を大幅に削減することができるため、遅延フィルタの小型化および低損失化を実現できる。また、当該遅延フィルタも小型かつ低損失であるため、当該遅延フィルタを上述したフィードフォワード増幅器等の歪み補償型増幅器における遅延素子に用いることにより、増幅器全体の小型化が図れ、増幅器の負担を軽減および効率を高めることが可能となる。さらに、当該遅延フィルタでも、従来と同じフィルタ段数で構成した場合、大幅に上記通過帯域幅を広げることができる。
【００６８】
なお、図６で示した回路で構成される遅延フィルタは、入出力結合容量３７、段間結合容量３８、および飛び越し並列容量３９の静電容量と、飛び越し並列インダクタ３６および飛び越しブリッジインダクタ３５のインダクタンスとが、該遅延フィルタの目標特性によって適宜調整されるが、上記静電容量の一部は、所望の特性によって非常に小さな値もしくは非常に大きな値に調整されることがある。そして、上記静電容量が非常に小さな値に調整される場合、該容量を削除するために開放し、上記静電容量が非常に大きな値に調整される場合、該容量を削除するために短絡させる。つまり、このような調整が行われる場合、遅延フィルタを構成する素子を、削減することができる。
【００６９】
なお、第２の実施の形態の説明では、本発明の遅延フィルタのインダクタに空芯コイルを用いたが、チップインダクタやメアンダ形状の銅パターン電極等でインダクタを構成しても同様の特性が得られることは言うまでもない。
【００７０】
（第３の実施の形態）
図７を参照して、本発明の第３の実施の形態に係る遅延フィルタの構造について説明する。なお、第３の実施の形態では、当該遅延フィルタの一例として５段遅延フィルタを説明し、図７（ａ）は当該遅延フィルタの上蓋および筐体の前面を取り除いた斜視図であり、図７（ｂ）は図７（ａ）の斜視図の上方向（図示Ａ方向）から見た基板部の拡大図である。
【００７１】
図７において、当該遅延フィルタは、上述した第１の実施の形態に係る遅延フィルタに対して、結合基板１３に設けられている空芯コイル１８ａおよびｅが削除され、結合基板１３に形成された銅メッキ電極１６ａおよびｅの形状を変更して、銅メッキ電極１６ａ３およびｅ３が形成されている。他の構成部については、第１の実施の形態に係る遅延フィルタと同様であるため、同一部品には同一の参照符号を付して、その詳細な説明を省略する。
【００７２】
銅メッキ電極１６ａ３は、アルミナ製の結合基板１３上に形成されており、銅メッキ電極１４ａおよび１６ｂに対して、所定の間隔を開けて配置されている。また、銅メッキ電極１６ａ３は、空芯コイル１７ａと電気的に接続されている。銅メッキ電極１６ｅ３は、アルミナ製の結合基板１３上に形成されており、銅メッキ電極１４ｅおよび１６ｄに対して、所定の間隔を開けて配置されている。また、銅メッキ電極１６ｅ３は、空芯コイル１７ｂと電気的に接続されている。これらの銅メッキ電極１６ａ３およびｅ３においても、他の銅メッキ電極と所定の間隔を開けて対向することによって、それぞれ容量が形成される。
【００７３】
次に、図８を参照して、上述した遅延フィルタの等価回路について説明する。図８において、上述した図７を参照して説明した部位と同じ部位には、同じ参照符号を付しており、それらの部位間は上記銅メッキ電極１４〜１６によって接続されることによって、複数の格子形状で示される格子状回路が形成されている。また、図２で説明した第１の実施の形態に係る遅延フィルタの等価回路に対して、当該遅延フィルタの等価回路は、飛び越しブリッジインダクタ１８ａおよびｅが削除され、容量２４ａおよびｂが追加されている。他の素子については、第１の実施の形態に係る遅延フィルタの等価回路と同様であるため、同一素子には同一の参照符号を付して、その詳細な説明を省略する。
【００７４】
容量２４ａは、銅メッキ電極１４ａおよび１６ａ３との間の配置間隔によって形成される。つまり、容量２４ａは、誘電体共振器１２ａと、飛び越し並列インダクタ１７ａおよび飛び越し並列容量２３ａの間とを接続する飛び越しブリッジ回路の１つを形成している。また、容量２４ｂは、銅メッキ電極１４ｅおよび１６ｅ３との間の配置間隔によって形成される。つまり、容量２４ｂは、誘電体共振器１２ｅと、飛び越し並列インダクタ１７ｂおよび飛び越し並列容量２３ｄの間とを接続する飛び越しブリッジ回路の１つを形成している（以下、これらの飛び越しブリッジ回路を形成する容量を飛び越しブリッジ容量とする）。つまり、当該遅延フィルタの飛び越しブリッジ回路は、飛び越しブリッジインダクタ１８および飛び越しブリッジ容量２４によって構成される。なお、当該遅延フィルタは、上記入出力段間結合回路、上記飛び越し並列回路、および上記飛び越しブリッジ回路によって、複数の格子形状で示される格子状回路が形成され、この格子状回路によって、入出力端子１１および複数の誘電体共振器１２が接続されている。また、当該遅延フィルタは、誘電体共振器１２、入出力結合容量２１、および段間結合容量２２によってバンドパスフィルタを構成しており、副線路（飛び越し並列回路および飛び越しブリッジ回路）を構成する飛び越し並列インダクタ１７、飛び越し並列容量２３、飛び越しブリッジインダクタ１８、および飛び越しブリッジ容量２４を調整することによって、該遅延フィルタの位相や振幅を調整することができる。
【００７５】
次に、第３の実施の形態に係る遅延フィルタの群遅延時間特性を説明する。図８の回路で構成される５段遅延フィルタも、当該遅延フィルタを構成する誘電体共振器１２、入出力結合容量２１、段間結合容量２２、飛び越し並列インダクタ１７、飛び越し並列容量２３、飛び越しブリッジインダクタ１８、および飛び越しブリッジ容量２４の特性を調整することによって、図３（ａ）の群遅延時間特性α５と同様の特性が得られる。また、当該遅延フィルタのフィルタ段数を、従来と同様に１１段でシミュレーションした場合、図３（ｂ）で示す群遅延時間特性α１１と同様の特性が得られる。つまり、当該遅延フィルタの群遅延時間特性も、上記通過帯域幅の外側近傍のピークがなくなり上記通過帯域幅が広い特性が得られる。したがって、第３の実施の形態に係る遅延フィルタにおいても、フィルタ段数を５段で構成し各素子を調整することによって、従来の１１段遅延フィルタの群遅延時間特性β１１と同じ群遅延時間およびその通過帯域幅６０ＭＨｚを得ることができる。また、フィルタ段数を１１段で構成し各素子を調整することによって、従来の群遅延時間特性β１１と同じ群遅延時間で、その群遅延時間の通過帯域幅２００ＭＨｚを得ることができる。
【００７６】
したがって、飛び越しブリッジ回路の一部が容量で構成される遅延フィルタも、第１の実施の形態に係る遅延フィルタと同様に、従来の１１段遅延フィルタの群遅延時間特性β１１で得られる群遅延時間およびその通過帯域幅を、フィルタ段数を５段で実現できる。また、当該遅延フィルタでも、フィルタ段数を大幅に削減することができるため、遅延フィルタの小型化および低損失化を実現できる。また、当該遅延フィルタも小型かつ低損失であるため、当該遅延フィルタを上述したフィードフォワード増幅器等の歪み補償型増幅器における遅延素子に用いることにより、増幅器全体の小型化が図れ、増幅器の負担を軽減および効率を高めることが可能となる。さらに、当該遅延フィルタでも、従来と同じフィルタ段数で構成した場合、大幅に上記通過帯域幅を広げることができる。
【００７７】
なお、図８で示した回路で構成される遅延フィルタは、入出力結合容量２１、段間結合容量２２、飛び越し並列容量２３、および飛び越しブリッジ容量２４の静電容量と、飛び越し並列インダクタ１７および飛び越しブリッジインダクタ１８のインダクタンスとが、該遅延フィルタの目標特性によって適宜調整されるが、上記静電容量の一部は、所望の特性によって非常に小さな値もしくは非常に大きな値に調整されることがある。そして、上記静電容量が非常に小さな値に調整される場合、該容量を削除するために開放し、上記静電容量が非常に大きな値に調整される場合、該容量を削除するために短絡させる。つまり、このような調整が行われる場合、遅延フィルタを構成する素子を、削減することができる。
【００７８】
なお、第３の実施の形態の説明では、本発明の遅延フィルタのインダクタに空芯コイルを用いたが、チップインダクタやメアンダ形状の銅パターン電極等でインダクタを構成しても同様の特性が得られることは言うまでもない。
【００７９】
（第４の実施の形態）
図９を参照して、本発明の第４の実施の形態に係る遅延フィルタの構造について説明する。なお、第４の実施の形態では、当該遅延フィルタの一例として５段遅延フィルタを説明し、図９（ａ）は当該遅延フィルタの上蓋および筐体の前面を取り除いた斜視図であり、図９（ｂ）は図９（ａ）の斜視図の上方向（図示Ａ方向）から見た基板部の拡大図である。
【００８０】
図９において、当該遅延フィルタは、上述した第１の実施の形態に係る遅延フィルタに対して、結合基板１３に設けられている空芯コイル１７ａおよびｅが削除され、結合基板１３に形成された銅メッキ電極１６ａおよびｂを接続して銅メッキ電極１６ａｂを形成し、結合基板１３に形成された銅メッキ電極１６ｄおよびｅを接続して銅メッキ電極１６ｄｅが形成されている。他の構成部については、第１の実施の形態に係る遅延フィルタと同様であるため、同一部品には同一の参照符号を付して、その詳細な説明を省略する。
【００８１】
銅メッキ電極１６ａｂは、アルミナ製の結合基板１３上に形成されており、銅メッキ電極１６ｃに対して、所定の間隔を開けて配置されている。また、銅メッキ電極１６ａｂは、銅メッキ電極１４ｂおよびｃに対して電気的に接続された空芯コイル１８ａおよび１８ｂと電気的に接続されている。銅メッキ電極１６ｄｅは、アルミナ製の結合基板１３上に形成されており、銅メッキ電極１６ｃに対して、所定の間隔を開けて配置されている。また、銅メッキ電極１６ｄｅは、銅メッキ電極１４ｄおよびｅに対して電気的に接続された空芯コイル１８ｄおよびｅと電気的に接続されている。これらの銅メッキ電極１６ａｂおよびｄｅにおいても、銅メッキ電極１６ｃと所定の間隔を開けて対向することによって、それぞれ容量が形成される。なお、銅メッキ電極１６ａｂおよび１６ｄｅと銅メッキ電極１５ａおよびｂとの間は、開放されており容量は形成されていない。
【００８２】
次に、図１０を参照して、上述した遅延フィルタの等価回路について説明する。図１０において、上述した図９を参照して説明した部位と同じ部位には、同じ参照符号を付しており、それらの部位間は上記銅メッキ電極１４〜１６によって接続されることによって、複数の格子形状で示される格子状回路が形成されている。また、図２で説明した第１の実施の形態に係る遅延フィルタの等価回路に対して、当該遅延フィルタの等価回路は、飛び越し並列インダクタ１７が削除され、容量２３ａおよびｄが短絡されることによって削除されている。他の素子については、第１の実施の形態に係る遅延フィルタの等価回路と同様であるため、同一素子には同一の参照符号を付して、その詳細な説明を省略する。
【００８３】
第４の実施の形態に係る遅延フィルタの等価回路において、該遅延フィルタの飛び越し並列回路は、２つの飛び越し並列容量２３ｂおよびｃによって構成され、入出力端子１１と接続されていない。つまり、上記飛び越し並列回路は、その両端が飛び越しブリッジインダクタ１８ａおよびｅと接続され、飛び越しブリッジ回路によって入出力段間結合回路と接続されている（すなわち、銅メッキ電極１６ａｂおよび１５ａ、１６ｄｅおよび１５ｂとの間の開放）。また、上記飛び越し並列回路において、飛び越しブリッジインダクタ１８ａおよびｂの間には、飛び越し並列容量あるいはインダクタが形成されていない（すなわち、銅メッキ電極１６ａｂによる接続）。また、上記飛び越し並列回路において、飛び越しブリッジインダクタ１８ｄおよびｅの間には、飛び越し並列容量あるいはインダクタが形成されていない（すなわち、銅メッキ電極１６ｄｅによる接続）。なお、当該遅延フィルタは、上記入出力段間結合回路、上記飛び越し並列回路、および上記飛び越しブリッジ回路によって、複数の格子形状で示される格子状回路が形成され、この格子状回路によって、入出力端子１１および複数の誘電体共振器１２が接続されている。このように、第４の実施の形態に係る遅延フィルタの等価回路は、図２で示した第１の実施の形態に係る遅延フィルタの等価回路を構成する素子が削減された回路になっている。
【００８４】
次に、第４の実施の形態に係る遅延フィルタの群遅延時間特性を説明する。図１０の回路で構成される５段遅延フィルタも、当該遅延フィルタを構成する誘電体共振器１２、入出力結合容量２１、段間結合容量２２、飛び越し並列容量２３、および飛び越しブリッジインダクタ１８の特性を調整することによって、図３（ａ）の群遅延時間特性α５と同様の特性が得られる。また、当該遅延フィルタのフィルタ段数を、従来と同様に１１段でシミュレーションした場合、図３（ｂ）で示す群遅延時間特性α１１と同様の特性が得られる。つまり、当該遅延フィルタの群遅延時間特性も、上記通過帯域幅の外側近傍のピークがなくなり上記通過帯域幅が広い特性が得られる。したがって、第４の実施の形態に係る遅延フィルタにおいても、フィルタ段数を５段で構成し各素子を調整することによって、従来の１１段遅延フィルタの群遅延時間特性β１１と同じ群遅延時間およびその通過帯域幅６０ＭＨｚを得ることができる。また、フィルタ段数を１１段で構成し各素子を調整することによって、従来の群遅延時間特性β１１と同じ群遅延時間で、その群遅延時間の通過帯域幅２００ＭＨｚを得ることができる。
【００８５】
したがって、飛び越し並列回路の一部を開放して構成される遅延フィルタも、第１の実施の形態に係る遅延フィルタと同様に、従来の１１段遅延フィルタの群遅延時間特性β１１で得られる群遅延時間およびその通過帯域幅を、フィルタ段数を５段で実現できる。また、当該遅延フィルタでも、フィルタ段数を大幅に削減することができるため、遅延フィルタの小型化および低損失化を実現できる。また、当該遅延フィルタも小型かつ低損失であるため、当該遅延フィルタを上述したフィードフォワード増幅器等の歪み補償型増幅器における遅延素子に用いることにより、増幅器全体の小型化が図れ、増幅器の負担を軽減および効率を高めることが可能となる。さらに、当該遅延フィルタでも、従来と同じフィルタ段数で構成した場合、大幅に上記通過帯域幅を広げることができる。
【００８６】
なお、図１０で示した回路で構成される遅延フィルタは、入出力結合容量２１、段間結合容量２２、および飛び越し並列容量２３の静電容量と、飛び越しブリッジインダクタ１８のインダクタンスとが、該遅延フィルタの目標特性によって適宜調整されるが、上記静電容量の一部は、所望の特性によって非常に小さな値もしくは非常に大きな値に調整されることがある。そして、上記静電容量が非常に小さな値に調整される場合、該容量を削除するために開放し、上記静電容量が非常に大きな値に調整される場合、該容量を削除するために短絡させる。つまり、このような調整が行われる場合、遅延フィルタを構成する素子を、さらに削減することができる。
【００８７】
なお、第４の実施の形態の説明では、本発明の遅延フィルタのインダクタに空芯コイルを用いたが、チップインダクタやメアンダ形状の銅パターン電極等でインダクタを構成しても同様の特性が得られることは言うまでもない。
【００８８】
（第５の実施の形態）
図１１を参照して、本発明の第５の実施の形態に係る遅延フィルタの構造について説明する。なお、第５の実施の形態では、当該遅延フィルタの一例として５段遅延フィルタを説明し、図１１（ａ）は当該遅延フィルタの上蓋および筐体の前面を取り除いた斜視図であり、図１１（ｂ）は図１１（ａ）の斜視図の上方向（図示Ａ方向）から見た基板部の拡大図である。
【００８９】
図１１において、当該遅延フィルタは、上述した第４の実施の形態に係る遅延フィルタに対して、結合基板１３に設けられている空芯コイル１８ｃが削除され、結合基板１３に形成された銅メッキ電極１６ｃの形状が変更され、銅メッキ電極１６ｃ５が形成されている。他の構成部については、第４の実施の形態に係る遅延フィルタと同様であるため、同一部品には同一の参照符号を付して、その詳細な説明を省略する。
【００９０】
銅メッキ電極１６ｃ５は、アルミナ製の結合基板１３上に形成されており、銅メッキ電極１６ａｂ、１６ｄｅ、および１４ｃに対して、所定の間隔を開けて配置されている。この銅メッキ電極１６ｃ５においても、銅メッキ電極１６ａｂ、１６ｄｅ、および１４ｃと所定の間隔を開けて対向することによって、それぞれ容量が形成される。なお、上述したように第４の実施の形態の図９で説明した空芯コイル１８ｃは、当該遅延フィルタでは削除されている。
【００９１】
次に、図１２を参照して、上述した遅延フィルタの等価回路について説明する。図１２において、上述した図１１を参照して説明した部位と同じ部位には、同じ参照符号を付しており、それらの部位間は上記銅メッキ電極１４〜１６によって接続されることによって、複数の格子形状で示される格子状回路が形成されている。また、図１０で説明した第４の実施の形態に係る遅延フィルタの等価回路に対して、当該遅延フィルタの等価回路は、飛び越しブリッジインダクタ１８ｃが削除され、その代わりに容量２５が形成されている。他の素子については、第４の実施の形態に係る遅延フィルタの等価回路と同様であるため、同一素子には同一の参照符号を付して、その詳細な説明を省略する。
【００９２】
容量２５は、銅メッキ電極１４ｃおよび１６ｃ５との間の配置間隔によって形成される。つまり、容量２５は、誘電体共振器１２ｃと、飛び越し並列容量２３ｂおよび２３ｃの間とを接続する飛び越しブリッジ回路の１つを形成する飛び越しブリッジ容量である。つまり、当該遅延フィルタの飛び越しブリッジ回路は、飛び越しブリッジインダクタ１８および飛び越しブリッジ容量２５によって構成される。なお、飛び越し並列容量２３ｂおよび２３ｃは、それぞれ銅メッキ電極１６ｃ５と銅メッキ電極１６ａｂおよび１６ｄｅとの間の配置間隔によって形成されている。このように、第５の実施の形態に係る遅延フィルタの等価回路は、図１０で示した第４の実施の形態に係る遅延フィルタの等価回路を構成する飛び越しブリッジインダクタの一部を、飛び越しブリッジ容量に変えた回路になっている。なお、当該遅延フィルタは、上記入出力段間結合回路、上記飛び越し並列回路、および上記飛び越しブリッジ回路によって、複数の格子形状で示される格子状回路が形成され、この格子状回路によって、入出力端子１１および複数の誘電体共振器１２が接続されている。また、当該遅延フィルタは、誘電体共振器１２、入出力結合容量２１、および段間結合容量２２によってバンドパスフィルタを構成しており、副線路（飛び越し並列回路および飛び越しブリッジ回路）を構成する、飛び越し並列容量２３、飛び越しブリッジインダクタ１８、および飛び越しブリッジ容量２５を調整することによって、該遅延フィルタの位相や振幅を調整することができる。
【００９３】
次に、第５の実施の形態に係る遅延フィルタの群遅延時間特性を説明する。図１２の回路で構成される５段遅延フィルタも、当該遅延フィルタを構成する誘電体共振器１２、入出力結合容量２１、段間結合容量２２、飛び越し並列容量２３、飛び越しブリッジインダクタ１８、および飛び越しブリッジ容量２５の特性を調整することによって、図３（ａ）の群遅延時間特性α５と同様の特性が得られる。また、当該遅延フィルタのフィルタ段数を、従来と同様に１１段でシミュレーションした場合、図３（ｂ）で示す群遅延時間特性α１１と同様の特性が得られる。つまり、当該遅延フィルタの群遅延時間特性も、上記通過帯域幅の外側近傍のピークがなくなり上記通過帯域幅が広い特性が得られる。したがって、第４の実施の形態に係る遅延フィルタにおいても、フィルタ段数を５段で構成し各素子を調整することによって、従来の１１段遅延フィルタの群遅延時間特性β１１と同じ群遅延時間およびその通過帯域幅６０ＭＨｚを得ることができる。また、フィルタ段数を１１段で構成し各素子を調整することによって、従来の群遅延時間特性β１１と同じ群遅延時間で、その群遅延時間の通過帯域幅２００ＭＨｚを得ることができる。
【００９４】
したがって、第４の実施の形態の飛び越しブリッジ回路の一部が容量で構成される遅延フィルタも、第１の実施の形態に係る遅延フィルタと同様に、従来の１１段遅延フィルタの群遅延時間特性β１１で得られる群遅延時間およびその通過帯域幅を、フィルタ段数を５段で実現できる。また、当該遅延フィルタでも、フィルタ段数を大幅に削減することができるため、遅延フィルタの小型化および低損失化を実現できる。また、当該遅延フィルタも小型かつ低損失であるため、当該遅延フィルタを上述したフィードフォワード増幅器等の歪み補償型増幅器における遅延素子に用いることにより、増幅器全体の小型化が図れ、増幅器の負担を軽減および効率を高めることが可能となる。さらに、当該遅延フィルタでも、従来と同じフィルタ段数で構成した場合、大幅に上記通過帯域幅を広げることができる。
【００９５】
なお、図１２で示した回路で構成される遅延フィルタは、入出力結合容量２１、段間結合容量２２、飛び越し並列容量２３、および飛び越しブリッジ容量２５の静電容量と、飛び越しブリッジインダクタ１８のインダクタンスとが、該遅延フィルタの目標特性によって適宜調整されるが、上記静電容量の一部は、所望の特性によって非常に小さな値もしくは非常に大きな値に調整されることがある。そして、上記静電容量が非常に小さな値に調整される場合、該容量を削除するために開放し、上記静電容量が非常に大きな値に調整される場合、該容量を削除するために短絡させる。つまり、このような調整が行われる場合、遅延フィルタを構成する素子を、さらに削減することができる。
【００９６】
なお、第５の実施の形態の説明では、本発明の遅延フィルタのインダクタに空芯コイルを用いたが、チップインダクタやメアンダ形状の銅パターン電極等でインダクタを構成しても同様の特性が得られることは言うまでもない。
【００９７】
このように、本発明の遅延フィルタは、第１の実施の形態で説明した遅延フィルタの等価回路に限らず、該遅延フィルタの通過帯域幅や群遅延時間などの目標特性により、飛び越し並列インダクタの一部を飛び越し並列容量に置き換えたり、入出力端子と接続する銅メッキ電極と接続する飛び越し並列インダクタまたは飛び越し並列容量を削除したり、飛び越しブリッジインダクタと飛び越しブリッジ容量の置き換えや、飛び越し並列インダクタまたは飛び越し並列容量の削除等、様々な置き換えが可能であり、同様に通過帯域幅の外側近傍に発生する群遅延時間特性のピークを抑圧することが可能となり、群遅延時間特性がフラットとなる通過帯域幅が広くなる特性を得ることができる。また、同じ群遅延時間特性を得るために必要な遅延フィルタのフィルタ段数を少なくすることができるため、いずれも小型および低損失な遅延フィルタを実現することができる。
【００９８】
以上のように本発明は、誘電体共振器および入出力端子とを接続する格子状回路を入出力段間結合回路、飛び越し並列回路、および飛び越しブリッジ回路で構成し、これらの飛び越し回路を構成する素子の一部にインダクタを設けることによって、その群遅延時間特性が通過帯域幅のエッジ近傍で大きいピークが発生しないため、群遅延時間が一定の周波数帯域が広い特性を得ることができる。また、同じ群遅延時間特性を得るために必要な遅延フィルタのフィルタ段数を少なくすることができるため、小型および低損失な遅延フィルタが実現することができる。また、本発明の遅延フィルタは小型かつ低損失であるため、当該遅延フィルタを上述したフィードフォワード増幅器等の歪み補償型増幅器における遅延素子に用いることにより、増幅器全体の小型化が図れ、増幅器の負担を軽減および効率を高めることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る遅延フィルタの構造を示す図である。
【図２】図１の遅延フィルタの等価回路を示す図である。
【図３】図１の遅延フィルタおよび従来の１１段遅延フィルタの群遅延時間特性を比較する図である。
【図４】図１の遅延フィルタおよび従来の１１段遅延フィルタを構成する素子の特性を示す図である。
【図５】本発明の第２の実施の形態に係る遅延フィルタの構造を示す図である。
【図６】図５の遅延フィルタの等価回路を示す図である。
【図７】本発明の第３の実施の形態に係る遅延フィルタの構造を示す図である。
【図８】図７の遅延フィルタの等価回路を示す図である。
【図９】本発明の第４の実施の形態に係る遅延フィルタの構造を示す図である。
【図１０】図９の遅延フィルタの等価回路を示す図である。
【図１１】本発明の第５の実施の形態に係る遅延フィルタの構造を示す図である。
【図１２】図１１の遅延フィルタの等価回路を示す図である。
【図１３】フィードフォワード増幅器の機能構成を示す機能ブロック図である。
【図１４】従来の遅延フィルタの構造を示す図である。
【図１５】図１４の遅延フィルタの等価回路を示す図である。
【符号の説明】
１…大電力側遅延フィルタ
２…小電力側遅延フィルタ
３…メインアンプ
４…サブアンプ
５…分配器
６…カップラ
７…アッテネータ
８、９…合成器
１０、１１…入出力端子
１２…誘電体共振器
１３…結合基板
１４〜１６、３１〜３４…銅メッキ電極
１７、１８、３５、３６…空芯コイル（インダクタ）
１９…筐体
２１〜２５、３７〜３９…容量
α…本発明の群遅延時間特性
β…従来の群遅延時間特性
【図１】
0004082920.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0004082920.tif 000006
【図６】
0004082920.tif 000007
【図７】
0004082920.tif 000008
【図８】
0004082920.tif 000009
【図９】
0004082920.tif 000010
【図１０】
0004082920.tif 000011
【図１１】
0004082920.tif 000012
【図１２】
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【図１３】
0004082920.tif 000014
【図１４】
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【図１５】
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