(57)【特許請求の範囲】
【請求項１】
スキャン入力が単一の入力端子に連結される複数のスキャンチェーンと、
単一スキャンクロック信号を受信して、互いにずれた複数のスキャンクロック信号を発生させるスキャンクロック信号発生器と、
前記単一の入力端子に供給されるテストデータを前記複数のスキャンチェーンに順次に入力させ、シフト動作させるために、前記スキャンクロック信号を１つずつ前記複数のスキャンチェーンに供給する手段と、
前記スキャンクロック信号発生器から発生された複数のスキャンクロック信号に応じて、該スキャンクロック信号の数より少ない数の複数の選択信号を発生させる選択信号発生器と、
前記選択信号発生器から発生された複数の選択信号の論理の組合せに応じて、前記複数のスキャンチェーンから出力される出力データを順次単一の出力端子に出力するマルチプレクサと、
を具備し、前記複数のスキャンチェーンは、最初のスキャン出力値を次のサイクルまで保持するために、ダミースキャンセルを終端に備えることを特徴とする多重スキャンチェーン回路。
【請求項２】
前記複数のスキャンクロック信号は、重ならない活性エッジまたはレベルを有することを特徴とする請求項１に記載の多重スキャンチェーン回路。
【請求項３】
前記多重スキャンチェーン回路は集積回路であり、前記入力端子及び前記出力端子はパッドであることを特徴とする請求項１に記載の多重スキャンチェーン回路。
【請求項４】
前記多重スキャンチェーン回路はパッケージに装着された集積回路であり、前記入力端子及び前記出力端子はピンであることを特徴とする請求項１に記載の多重スキャンチェーン回路。
【請求項５】
前記それぞれのスキャンチェーンは、複数のスキャン素子を備えることを特徴とする請求項１に記載の多重スキャンチェーン回路。
【請求項６】
前記それぞれのスキャンチェーンは、複数の同期して動作するスキャン素子を備えることを特徴とする請求項１に記載の多重スキャンチェーン回路。
【請求項７】
前記それぞれのスキャンチェーンは複数のレベル感度スキャンデザイン素子を備え、
複数のスキャンクロック入力はマスタスキャンクロック入力であり、
複数のスキャンクロック信号はマスタスキャンクロック信号であり、
複数のスキャンチェーンは複数のスレーブスキャンクロック信号を受信して連結する複数のスキャンクロック入力を備えることを特徴とする請求項１に記載の多重スキャンチェーン回路。
【請求項８】
前記スキャンクロック信号発生器は、遅延チェーンを備えることを特徴とする請求項１に記載の多重スキャンチェーン回路。
【請求項９】
前記スキャンクロック信号発生器は、
位相同期ループと、
この位相同期ループに連結されるカウンタと、
このカウンタに連結されるシーケンス検出器とを備えることを特徴とする請求項１に記載の多重スキャンチェーン回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は回路テストに係り、特にピン共有を用いた多重スキャンチェーン回路及びテスト方法並びにスキャンベクトルローディング方法に関する。
【０００２】
【従来の技術】
一般的にスキャンデザインはメモリや状態素子をスキャン素子（スキャンセルとも呼ばれる）に置き換え、多数のスキャン素子をテストする回路（ＣＵＴ：Ｃｉｒｃｕｉｔ Ｕｎｄｅｒ Ｔｅｓｔ）に接続された一つまたは多数の直列シフトレジスタ（スキャンチェーンとも呼ばれる）に連結されることと関連した回路テスト方式である。
【０００３】
それぞれのスキャンチェーンは一般的に典型的にスキャン入力から始まって多数のスキャン素子を通り、スキャン出力で終わる。スキャン構造は、スキャンクロックの制御下にスキャン入力を介してスキャンチェーンにテストデータパターン（テストベクトルまたはスキャンベクトルとも呼ばれる）を直列的にシフトすることによりＣＵＴをテスト入力値のデータ状態に置く。
ＣＵＴの動作はスキャン出力を介してデータが出力される同一のスキャンチェーンを使用することにより観察できる。
【０００４】
スキャンデザインは集積回路と同じ所に装着された複雑な回路をテストする方法として最も広く使われるデザインになった。スキャンデザインはテストベクトルを生成して効率的な欠陥検出を提供して集積回路をテストするコストを下げる自動テストパターン発生（ＡＴＰＧ）方式の使用を可能にする。
【０００５】
しかし、集積回路はますます複雑になってテストコストの節減やテスト時間の短縮は非常に重要になりつつある。システムオンチップのような超大規模集積（ＶＬＳＩ：Ｖｅｒｙ Ｌａｒｇｅ−Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）回路製品においてテストコストはチップ自体を製造するコストの２倍ないしは３倍、はなはだしくは４倍にもなりうる。
【０００６】
テスト実施時間を短縮するために多重スキャンチェーンの使用に関連した技術が開発されてきた。この技術は単一スキャンチェーンを多重スキャンチェーンに分け、一層短いテストベクトルをＣＵＴに並列でシフトさせる。それにより、テスト時間を短縮できる。
【０００７】
【発明が解決しようとする課題】
しかし、現在の多重スキャンチェーン技術はスキャン入出力に使われる追加的な入出力ターミナルが要求される。単一入力から多重スキャンチェーンを駆動するための努力はＡＴＰＧ方式が使われる前に実質的な回路の再構成を含め、スキャンチェーン回路及びテストベクトルの複雑な分析を要求する技術を作り上げた。これは若干のスキャンテスト時間の節約を提供するのに比べてテスト負荷を急進的に増やす問題がある。
【０００８】
本発明は上記の点に鑑みなされたもので、ピン数の増加をなくしてテスト実施時間を短縮できる多重スキャンチェーン回路を提供することを目的とする。
また本発明は、ピン数の増加をなくしてテスト実施時間を短縮できる多重スキャンチェーン回路を用いたテスト方法並びにスキャンベクトルローディング方法を提供することを他の目的とする。
【０００９】
【課題を解決するための手段】
本発明による多重スキャンチェーン回路は、単一の入力端子に連結される複数のスキャン入力を有する複数のスキャンチェーンと、複数のスキャンクロック信号に連結される複数のスキャンクロック入力とを備えることを特徴とする。
前記回路は単一スキャンクロック信号に応じて複数のスキャンクロック信号を発生させ、前記複数のスキャンチェーンに連結されるスキャンクロック信号発生器をさらに備えることが望ましい。
前記複数のスキャンクロック信号は重ならない活性エッジまたはレベルを有し、前記回路は一つまたはそれ以上の選択信号に応じて前記スキャンチェーンの複数のスキャン出力を出力端子に連結するマルチプレクサをさらに備えることが望ましい。
前記回路は集積回路であり、前記入力端子及び前記出力端子はパッドであることが望ましく、または前記回路はパッケージに装着された集積回路であり、前記入力端子及び前記出力端子はピンであることが望ましい。
前記それぞれのスキャンチェーンは複数の多重スキャン素子、または複数の同期されたスキャン素子を備えることが望ましい。
前記それぞれのスキャンチェーンは複数のレベル感度スキャンデザイン素子を備え、前記複数のスキャンクロック入力はマスタスキャンクロック入力であり、前記複数のスキャンクロック信号はマスタスキャンクロック信号であり、前記複数のスキャンチェーンは複数のスレーブスキャンクロック信号を受信して連結する複数のスキャンクロック入力を備えることが望ましい。
前記スキャンクロック信号発生器は遅延チェーンを備えることが望ましい。
前記スキャンクロック信号発生器は位相同期ループ、この位相同期ループに連結されるカウンタ及びこのカウンタに連結されるシーケンス検出器を備えることが望ましい。
【００１０】
本発明の第２の多重スキャンチェーン回路は、マルチプレクサを介して複数のスキャン出力が出力端子に連結される複数のスキャンチェーンを備えることを特徴とする。
前記複数のスキャンチェーンは単一の入力端子に連結される複数のスキャン入力及び複数のスキャンクロック信号を受信して連結する複数のスキャンクロック入力を備えることが望ましい。前記回路は一つのスキャンクロック信号に応じて複数のスキャンクロック信号を発生させ、複数のスキャンチェーンに連結されるスキャンクロック信号発生器をさらに備えることが望ましい。
前記複数のスキャンクロック信号は重ならない活性エッジまたはレベルを有することが望ましい。前記回路は集積回路であり、前記入力端子及び前記出力端子はパッドであることが望ましく、または前記回路はパッケージに装着された集積回路であり、前記入力端子及び前記出力端子はピンであることが望ましい。
前記それぞれのスキャンチェーンは複数の多重スキャン素子、または複数の同期されたスキャン素子を備えることが望ましい。
前記それぞれのスキャンチェーンは複数のレベル感度スキャンデザイン素子を備え、前記複数のスキャンクロック入力はマスタスキャンクロック入力であり、前記複数のスキャンクロック信号はマスタスキャンクロック信号であり、前記複数のスキャンチェーンは複数のスレーブスキャンクロック信号を受信して連結する複数のスキャンクロック入力を備えることが望ましい。
前記スキャンクロック信号発生器は遅延チェーンを備えることが望ましい。
前記スキャンクロック信号発生器は位相同期ループ、この位相同期ループに連結されるカウンタ及びこのカウンタに連結されるシーケンス検出器を備えることが望ましい。
【００１１】
複数のスキャン入力と複数のスキャン出力とを有する複数のスキャンチェーンを備える回路を用いた本発明のテスト方法は、前記複数のスキャン入力を入力端子に印加する段階及び前記複数のスキャンチェーンを複数のスキャンクロック信号に同期させる段階を備えることを特徴とする。
前記テスト方法は前記複数のスキャン出力からデータを出力端子を介してシフトさせる段階をさらに備えることが望ましい。
前記複数のスキャン出力からデータを出力端子を介してシフトさせる段階は、前記複数のスキャン出力のうち一つを連続的に選択する段階及び前記出力端子を介して前記選択されたスキャン出力からデータをシフトさせる段階を備えることが望ましい。
前記テスト方法は重ならない活性エッジまたはレベルを有する前記複数のスキャンクロック信号を発生させる段階をさらに備えることが望ましい。前記テスト方法において、前記回路は集積回路であり、前記入力端子及び前記出力端子はパッドであることが望ましく、または前記回路はパッケージに装着された集積回路であり、前記入力端子及び前記出力端子はピンであることが望ましい。
前記複数のスキャンチェーンを複数のスキャンクロック信号に同期させる段階は、前記複数のスキャンチェーンを複数のマスタスキャンクロック信号及び複数のスレーブスキャンクロック信号に同期させる段階を備えることが望ましい。
【００１２】
複数のスキャン入力と複数のスキャン出力とを有する複数のスキャンチェーンを備える回路を用いた本発明の第２のテスト方法は、前記複数のスキャン出力からデータを出力端子を介してシフトさせる段階を備えることを特徴とする。
前記複数のスキャン出力からデータを単一の出力端子を介してシフトさせる段階は、前記複数のスキャン出力のうち一つを連続的に選択する段階及び前記出力端子を介して前記選択されたスキャン出力からデータをシフトさせる段階を備えることが望ましい。
前記テスト方法は前記複数のスキャン入力を単一の入力端子に印加する段階及び前記複数のスキャンチェーンを複数のスキャンクロック信号に同期させる段階をさらに備えることが望ましい。
前記テスト方法は重ならない活性エッジまたはレベルを有する前記複数のスキャンクロック信号を発生させる段階をさらに備えることが望ましい。
前記テスト方法において、前記回路は集積回路であり、前記入力端子及び前記出力端子はパッドであることが望ましく、または前記回路はパッケージに装着された集積回路であり、前記入力端子及び前記出力端子はピンであることが望ましい。
前記複数のスキャンチェーンを複数のスキャンクロック信号に同期させる段階は、前記複数のスキャンチェーンを複数のマスタスキャンクロック信号及び複数のスレーブスキャンクロック信号に同期させる段階を備えることが望ましい。
【００１３】
複数のスキャン入力と複数のスキャン出力とを有する複数のスキャンチェーンを備える回路にスキャンベクトルをローディングする本発明のローディング方法は、複数のスキャンベクトルを単一の入力端子を介して前記複数のスキャンチェーンに伝送する段階及び前記スキャンベクトルのうち最初のスキャンベクトルのビットを選択的に同期させて前記スキャンチェーンのうち最初のスキャンチェーンに印加する段階を備えることを特徴とする。
前記ローディング方法は複数のスキャンクロック信号を利用して前記複数のスキャンベクトルのビットを対応するスキャンチェーンに同期させて印加する段階をさらに備えることが望ましい。
【００１４】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。なお、各図面に示された同じ参照符号は同じ構成要素を示す。
【００１５】
図１は本発明によるスキャンチェーン構造の実施形態を示す図である。
図１のデザインはＮ個のスキャンチェーンを備える。第１スキャンチェーンはスキャンセル１０，１１，１２より構成される。第２スキャンチェーンはスキャンセル２０，２１，２２より構成される。かような順序で、最後のスキャンチェーンはスキャンセルＮ０，Ｎ１，Ｎ２より構成される。
さらに説明すれば、図１のスキャンセルはＤタイプ多重スキャンフリップフロップであり、それぞれのフリップフロップは主入力Ｄ、主出力Ｑ、スキャン入力ＳＤＩ、スキャンイネーブル入力ＳＥ及びスキャンクロック入力ＳＣＫとして機能するクロック入力を有する。
各スキャンチェーンの最初のセルのスキャン入力ＳＤＩは単一スキャン入力端子３０に全て連結されており、各スキャンチェーンの最初のセルのスキャン入力ＳＤＩは同じスキャン入力信号ＳＩを受信する。
各スキャンセルの主出力Ｑはそれぞれのスキャンチェーンのうち次に連結されるスキャンセルのスキャン入力ＳＤＩに連結される。本発明の実施形態にて、各スキャンチェーンの最後のスキャンセルの主出力ＱはＮ対１マルチプレクサ３２の対応する入力に連結される。
マルチプレクサ３２は選択信号Ｓｊ（ここで、ｊは１ないしＬｏｇ２Ｎのうちいずれか一つの数であり、ＸはＸの上限を指す）の制御によりスキャン出力端子３４にスキャン出力信号ＳＯを提供する。
それぞれのスキャンチェーンのスキャンセルは対応するスキャンクロック信号ＳＣＫｉ（ｉは１からＮまでの数である）を共通に受信して共通に連結されるそれぞれのスキャンクロック入力ＳＣＫを有し、各スキャンチェーンごとに別のスキャンクロック信号ＳＣＫｉを有する。図１には示されていないが、全てのスキャンチェーンのスキャンセルのスキャンイネーブル入力ＳＥはスキャンセルがスキャンロード／アンロード、スキャンデータ入力及びスキャンサンプルのような機能的な動作モードにて動作されるべく連結されている。
【００１６】
図１の実施形態によるスキャン動作が図２を参照して説明される。
スキャンチェーンがスキャンモードにあるようにスキャンイネーブル信号ＳＥが活性化された後、第１スキャンチェーンのためのスキャンベクトルの最初のビットＳＩ１が単一スキャン入力端子３０に印加され、第１スキャンクロック信号ＳＣＫ１のパルスに応じて第１スキャンセル１０に同期されて入力される。あとのスキャンチェーンのためのそれぞれのスキャンベクトルの最初のビットＳＩ２．．．ＳＩＮも順番に単一スキャン入力端子３０に印加されて対応するスキャンクロック信号ＳＣＫ２．．．ＳＣＫＮのパルスに応じて同期されて入力される。
【００１７】
かかるシーケンスは各スキャンベクトルの次のビットが対応するスキャンチェーンに同期されて入力されながら完全なスキャンベクトルが取込まれるまで反復される。従って、多重スキャンベクトルは多重スキャンチェーンの入力に伝送される。しかし、スキャンクロック信号のうち各一つにより対応する各一つの特定スキャンチェーンのためのビットが選択されて、対応する各特定のスキャンチェーンに入力される。
【００１８】
図１の選択信号Ｓｊに応答するマルチプレクサ３２を使用してスキャンチェーン出力を順番に選択することによりスキャンシフト出力動作が行われる。そして、選択されたスキャンチェーンからのデータはスキャン出力端子３４を介して出力される。
【００１９】
図２のＴ０時間からＴ１時間までの区間は従来のスキャンチェーンデザインにて単一ビットを入力するサイクル時間と同一である。すなわち、テストデータＳＩ１，ＳＩ２，ＳＩ３．．．ＳＩＮはそれぞれのスキャンチェーンが入力を有するシステムではＮ倍速くスキャン入力端子３０に印加される。
従って、テストデータはＣＵＴに従来技術よりＮ倍速く移動する。しかし、それぞれのスキャンチェーンのためのクロック信号ＳＣＫｉは従来設計されたのと同じ周波数にて動作する。従って、本発明による装置は多重スキャンチェーンを備えるのが容易である。
【００２０】
図１に示された実施形態はさまざまに修正でき、本発明は図１の実施形態に限定されない。例えば、図１の実施形態にてそれぞれのスキャンセルの主出力Ｑは同じスキャンチェーンの次のスキャンセルのスキャン入力ＳＤ１に連結される。しかし、他の実施形態ではスキャンセルは分離されたスキャン出力ＳＤＯを有し、分離されたスキャン出力ＳＤＯは次のセルのスキャン入力ＳＤＩに連結されうる。
【００２１】
また、マルチプレクサ３２は、スキャン出力を提供するために追加的な出力端子が必要となるけれど、図１の実施形態にて省略できる。また、他の例として、スキャンチェーンは以下にて説明されるレベル感度スキャン設計（ＬＳＳＤ：Ｌｅｖｅｌ Ｓｅｎｓｉｔｉｖｅ Ｓｃａｎ Ｄｅｓｉｇｎ）セルのような他種のスキャンセルより構成されうる。
【００２２】
もし、スキャンチェーンが同じスキャンクロックで駆動される正及び負のエッジトリガフリップフロップよりなるならば、クロック信号が図２に示された通りハイレベル活性信号である場合には負のエッジトリガフリップフロップが正のエッジトリガフリップフロップより先行せねばならない。
【００２３】
また、多様なスキャンクロック信号の活性エッジはオーバラップされてはならない。なぜならばテストデータの単に１ビットだけが一度にスキャン入力に供給されるためである（ＬＳＳＤの場合は、レベルがオーバラップされてはならない）。
【００２４】
スキャンクロック信号は最小限のパルス幅を有する。そして、ストローブ動作を行うための出力ポートに要求される時間は出力データが出力ポートに達するまでスキャンクロックが印加される時間の遅延を考慮して決まるべきである。
【００２５】
上述の如く、図１の実施形態は多重スキャンチェーン設計を駆動するために要求される入力端子の数を減らせる。しかし、個々のスキャンクロック信号ＳＣＫ１，ＳＣＫ２．．．ＳＣＫＮを供給するためにＮ個の入力端子が要求され、選択信号Ｓｊを供給するための追加的な入力端子が必要である。
【００２６】
スキャンデザインのために要求される入力端子の数は、図３のスキャンクロック信号発生器３６及び／または選択信号発生器３８を使用することによりさらに減りうる。
【００２７】
図３の本発明によるスキャンチェーン構造の他の実施形態を説明すると、この他の実施形態は、４つのスキャンチェーン１００，１０２，１０４，１０６（すなわち、Ｎが４）、Ｎ対１のマルチプレクサ３２に加えて、スキャンクロック信号発生器３６および選択信号発生器３８を有する。スキャンクロック信号発生器３６は単一スキャンクロック信号ＳＣＫを受信して多重スキャンクロック信号ＳＣＫ１，ＳＣＫ２，ＳＣＫ３，ＳＣＫ４を発生する。従って、入力端子の数を減らす。選択信号発生器３８は多重スキャンクロック信号ＳＣＫ１，ＳＣＫ２，ＳＣＫ３，ＳＣＫ４に応じて選択信号Ｓ１，Ｓ２を発生し、スキャンクロック信号とマルチプレクサ３２により選択されるスキャンチェーン出力を同期させる。
【００２８】
スキャンクロック信号発生器３６の一例が図４に示されている。
図４のスキャンクロック信号発生器３６Ａは４つの直列連結された遅延素子４０，４２，４４，４６を備える。第１遅延素子４０の入力はメインスキャンクロック信号ＳＣＫを受信する。遅延素子は遅延素子のチェーンから独立的にオーバラップされないスキャンクロック信号ＳＣＫ１，ＳＣＫ２，ＳＣＫ３，ＳＣＫ４が発せられないようになっている。
【００２９】
スキャンクロック信号発生器３６の他の例が図５に示されている。
図５のスキャンクロック信号発生器３６Ｂはスキャンクロック信号ＳＣＫの４倍の周波数を有する中間スキャンクロック信号ＩＳＣＫを発生する位相同期ループ４７を有する。中間スキャンクロック信号ＩＳＣＫは４つのＡＮＤゲート４８，５０，５２，５４の各一方の入力に共通に印加される。中間スキャンクロック信号ＩＳＣＫはまた順番にシーケンス検出器５８を駆動するカウント信号Ｃ１，Ｃ２を発する２ビットカウンタ５６を駆動する。
シーケンス検出器５８の４つの出力ＳＱ１，ＳＱ２，ＳＱ３，ＳＱ４はスキャンクロック信号ＳＣＫ１，ＳＣＫ２，ＳＣＫ３，ＳＣＫ４を発するＡＮＤゲート４８，５０，５２，５４の対応する入力に印加される。シーケンス検出器５８の具体例が図６に示され、シーケンス検出器５８は１入力４出力デコーダでありうる。
【００３０】
選択信号発生器３８の具体例が図７に示されている。
図７の選択信号発生器３８はスキャンクロック信号ＳＣＫ１，ＳＣＫ２，ＳＣＫ３，ＳＣＫ４を４つの入力として受信し、出力が２つのＤフリップフロップ６２，６４のクロック入力ＣＫに連結されるＯＲゲート６０を有する。選択信号Ｓ１，Ｓ２は第１Ｄフリップフロップ６２及び第２Ｄフリップフロップ６４の出力Ｑからそれぞれ得られる。
第１Ｄフリップフロップ６２の出力Ｑはインバータ６６により反転され、ＯＲゲート６８及びＮＡＮＤゲート７０の入力だけでなく第１Ｄフリップフロップ６２の入力Ｄにフィードバックされる。第２Ｄフリップフロップ６４の出力ＱはＯＲゲート６８とＮＡＮＤゲート７０の他の入力に印加される。
もう一つのＮＡＮＤゲート７２は２入力がそれぞれＯＲゲート６８とＮＡＮＤゲート７０の出力に連結され、出力が第２Ｄフリップフロップ６４の入力Ｄに連結される。第１および第２Ｄフリップフロップ６２，６４のリセット入力はＣＵＴの汎用リセット信号ＳＥＴに共通に連結され、従って入力端子の数が減りうる。
【００３１】
図３の構造を有する４入力１出力マルチプレクサ３２の具体例が図８に示されている。図９は図８のマルチプレクサ３２の真理値図である。
【００３２】
図３の他の実施形態の全体的な動作が図１０を参照して以下に説明される。
まず、スキャン活性信号ＳＥＴがスキャンチェーンをスキャンモードに設定するため活性化される。それにより、それぞれのスキャンチェーンのためのスキャンベクトルの最初のビットＳＩ１，ＳＩ２．．．がスキャン入力端子３０に連続的に印加されてスキャンクロック信号ＳＣＫに応じてスキャンクロック信号発生器３６により発せられる個々のスキャンクロック信号ＳＣＫ１，ＳＣＫ２，ＳＣＫ３，ＳＣＫ４のパルスに応じて対応するスキャンチェーンに同期されて入力される。
【００３３】
４番目のスキャンチェーンのためのスキャンベクトルの最初のビットＳＩ４が同期されて入力された後、スキャンクロック信号発生器３６は個々のスキャンクロック信号ＳＣＫ１，ＳＣＫ２，ＳＣＫ３，ＳＣＫ４を連続的なパルスで発生する。したがって、それぞれのスキャンチェーンのための２番目のビットが連続的に対応するスキャンチェーンに同期されて入力される。かかる周期的動作は、スキャンチェーンにスキャンベクトルの全てのビットが同期されて入力されるまで続く。
【００３４】
スキャンベクトルが対応するスキャンチェーンに同期されて入力される時、マルチプレクサ３２は選択信号発生器３８から発せられる選択信号Ｓ１，Ｓ２に応じてスキャンチェーンの出力を連続的に選択して出力データＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４として出力端子３４を介して連続的に出力する。
【００３５】
図１の実施形態と同様に、図３の他の実施形態もさまざまな方法で修正でき、本発明はこの他の実施形態に限定されない。例えば、スキャンチェーンの数は４つに限定されず、実用的な見地からＮはもう少し大きい数字になりうる。また、本発明は図３に示されたスキャンクロック信号発生器３６や選択信号発生器３８の使用例に限定されない。
スキャンクロック信号発生器３６及び選択信号発生器３８はそれぞれ独立的な使用が可能であり、従って実際的な使用例は２つのうちの一つだけ備えることもあり、２つとも備えることもあり、２つとも備えないこともある。マルチプレクサ３２についても同じである。例えば、スキャンクロック信号発生器３６が使われても、選択信号Ｓ１，Ｓ２は入力端子を介して供給でき、または選択信号Ｓ１，Ｓ２は選択信号発生器３８を利用して内部で発生させることもできる。
【００３６】
マルチプレクサ３２もまた独立的な使用が可能であり、マルチプレクサ３２は多重スキャンクロックが使われなくても、スキャンデザインのために必要とされるピン数を減らすことができる。従って、本発明の実施形態では多重スキャンチェーンと共にマルチプレクサだけ使われることもあり、または多重スキャンチェーン、スキャンクロック信号発生器および選択信号発生器と共にマルチプレクサが使われることもある。
【００３７】
もし、本発明の他の実施形態にて選択信号発生器がマルチプレクサ出力を制御するために使われるならば、マルチプレクサはスキャン動作中にテストデータを出力するのが望ましいが、普通の動作データを出力する可能性がある。これはＡＴＰＧ装置により使われるポストクロックモニタ法を説明するタイミング図である図１１を参照すればさらに理解しやすい。
【００３８】
スキャン普通動作後の１クロック周期の間に最初のスキャン出力値が測定される。しかし、このクロック周期の間にスキャンクロックは入力されない。従って、スキャン普通動作の間に各スキャンチェーンの最後のスキャンセルに捕獲された値は出力端子に印加されない。スキャンクロックが印加され、他のシフト動作が生じると、出力テストデータの最初のビットは失われる。
【００３９】
かかる問題を克服するために、スキャン普通動作の間に捕獲された最初のスキャン出力値は次のサイクルまで保持されねばならない。これの一つの解決策は、図１２に示されたようにそれぞれのスキャンチェーンに追加のスキャンセル（またはダミースキャンセル）を挿入することである。図１２に例示されている回路は２つのスキャンチェーンの終端にダミースキャンセル１３，２３を備える。各スキャンチェーンから出力される最初の出力ビットは捨てられる。
【００４０】
本発明によるスキャンデザインにて入力端子を減らす追加的な方法は、図１を修正して各スキャンクロック信号により２つのスキャンチェーンを駆動させることである。これは一つのスキャンチェーンには負のエッジトリガスキャンフリップフロップを使用し、もう一つのスキャンチェーンには正のエッジトリガスキャンフリップフロップを使用することにより完成される。
それにより、図２に示された２つのスキャンクロック入力（例えば、ＳＣＫ１，ＳＣＫ２）は、ＳＩ１データが有効な時は立上がりエッジを有し、ＳＩ２データが有効な時には立下がりエッジを有する単一スキャンクロック信号に代替される。
【００４１】
図１３は本発明のさらに他の実施形態によるスキャンチェーン構造の図である。
図１３の実施形態は２つのスキャンチェーンだけを備えるため、単一スキャンクロック信号ＳＣＫが１番目スキャンチェーンの第１スキャンクロック信号ＳＣＫ１として使われ、インバータ７４が２番目スキャンチェーンのための第２スキャンクロック信号ＳＣＫ２及び２入力１出力マルチプレクサ３２Ｂのための選択信号Ｓを発生する。従って、スキャンクロック信号発生器と選択信号発生器とが一つの構成要素として結合されている。
【００４２】
図１４は図１３の実施形態の動作を説明するタイミング図である。この場合、スキャンチェーン当たり必要なピン数は増えるが、必要な回路はさらに簡略化される。
【００４３】
本発明によるスキャンチェーン構造は、特にＶＬＳＩ半導体をテストするための装置に適している。もし、本発明によるスキャンチェーン回路が集積回路上に製造されるならば、スキャンチェーン回路の入力及び出力端子のために多くの入力、出力パッドを必要としない。すなわち、チップがパッケージに装着されればテスト目的のための端子ピンやボールがほとんど要求されない。
【００４４】
本発明は他の長所もあるが、一部は簡単に前述された。テストデータが高速で単一スキャン入力に印加されるとしても、個々のスキャンチェーンのためのスキャンクロック信号の周波数は高まらない。従って、ある一定の周波数にて生成されて動作されるスキャンベクトルは修正なくして使われうる。従って、スキャンクロック信号の周波数を高めたりスキャンベクトルを再計算するための他の技術と関わる負荷の増加がない。
【００４５】
本発明のもう一つの利益は本発明が従来のＡＴＰＧ装置と共に使われうるということである。これはＡＴＰＧと共に使用するための回路を作ることによりなされうる。その回路は望ましくは、各スキャンチェーンが独立的なスキャンクロックにより駆動される多重スキャンチェーンを有する従来のスキャンデザイン回路である。
【００４６】
スキャンクロックは一定の時間間隔を有することが保証されねばならず、自動テストパターンが生じる間にクロックタイミングに対する適切な制限がなされなければならない。従って、クロック信号の上昇と下降の遷移時間に対する構成がテスト制限で記述されるべきである。スキャンクロックタイミング構成は選択信号発生器で使われるクロックタイミングと両立されることが望ましい。
【００４７】
前記回路のためのスキャンベクトルが生成された後、スキャンベクトルは本発明による単一スキャン入力に印加されうる単一スキャンベクトルに合わせられる。もし、本発明によるスキャンクロック信号発生器及び／または選択信号発生器が使われるならば、他のクロック信号は除去される一方、スキャンベクトルのための一つのクロック信号だけが定義される。そうでなければ、スキャン出力値を測定する地点を決定する選択信号がスキャンベクトルに追加される。
【００４８】
本発明のさらに他のメリットは、個々のスキャンクロックのパルスが互いにずれるので全てのスキャンセルが同時に同期される従来のシステムに比べてスキャンテスト動作の間ピークパワーの消耗が減るということである。
【００４９】
本発明のさらに他のメリットは、本発明は一つのスキャンチェーンを使用できるスキャンデザインの境界まで拡張されうるということである。従って、長いテストベクトル印加時間を除去できる。
【００５０】
前述の如く、本発明はスキャンデザインのために要求される入力及び出力端子の数を減らすことができる。従来のＮチェーンスキャンデザインではＮ個のスキャン入力ピン、Ｎ個のスキャン出力ピン、一つのスキャン活性化ピン及び一つのクロックピンが要求される。従って、テストピンの総数は２Ｎ＋２となる。
一方、出力マルチプレクサを使用するものの、スキャンクロックと選択信号とを分離されたピンを介して印加するＮチェーンを有する本発明の実施形態は一つのスキャン入力ピン、一つのスキャン出力ピン、一つのスキャン活性化ピン、Ｎ個のスキャンクロック入力ピン及びＬｏｇ２Ｎ個の選択信号ピンが必要であり、全てでＮ＋３＋Ｌｏｇ２Ｎ個のピンが要求される。
もし、スキャンクロック信号発生器が追加されるならば、ただ一つのスキャンクロック入力ピンが必要であり、結局必要なピンの総数がＮ＋４＋Ｌｏｇ２Ｎ個と下がる。
もし、選択信号発生器が追加されるならば、スキャンチェーンの数がいかほど多いかに関係なく必要なテストピンの総数は４である。従って、Ｎ＝３２のスキャンデザインにおいて、従来は６６個のピンが必要であったが、本発明では４個のピンですむ。
【００５１】
本発明の実施形態について実験データが以下にて説明される。１８６２個のフリップフロップを備える３０，０００個のゲートを有するデジタルコアに対して実験が行われた。次の３つの場合がテストされた。
ケース１：一つのチェーンを有する従来のスキャン回路。
ケース２：２つのスキャンチェーンを有する本発明によるスキャン回路。２入力１出力マルチプレクサがスキャンチェーンの出力を単一出力ピンに連結するために使われた。２入力１出力マルチプレクサを制御するために図１５の選択信号発生器が使われた。それぞれのスキャンチェーンにダミーシフトレジスタが使われた。
ケース３：４つのスキャンチェーンを有する本発明によるスキャン回路。４入力１出力マルチプレクサがスキャンチェーンの出力を単一出力ピンに連結するために使われた。４入力１出力マルチプレクサを制御するために図１６の選択信号発生器が使われた。それぞれのスキャンチェーンにダミーシフトレジスタが使われた。
【００５２】
ケース２とケース３とで、入力信号を合併させることによりスキャン入力が入力ピンを共有する。また、個々のスキャンクロック信号が使われた。すなわち、スキャンクロック信号発生器は使われなかった。
スキャン合成装置を使用し、ケース１のスキャン回路とケース２及び３のための回路が構成された。そして、ＡＴＰＧ装置により各回路のためのスキャンベクトルが発生した。
ＡＴＰＧ装置が動作する間に、ケース２及び３のために多重スキャンクロックを備える多重スキャンチェーンのための時間制限条件が使われた。ケース２及び３のスキャンベクトルは単一スキャンベクトルを形成するために結合された。
【００５３】
３つの場合全てにて、結合されたスキャンベクトルを有効にしてテスト実施時間を比較するためにスキャンベクトルを利用してロジックシミュレーションが行われた。各場合の欠陥部分を調べるために欠陥シミュレーションも行われた。最後に、各ケースの最大電流を測定するために電力測定も行われた。
【００５４】
図１７に示された表は３つの場合におけるロジックシミュレーション時間を示す。２行目に示されたロジックシミュレーション時間はテスト実施時間である。図１７はケース２及び３のテスト実施時間がケース１のテスト実施時間の半分、そして１／４より短いことを示す。ロジックシミュレーションのためのＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）時間も実際の実行時間において類似した減少率を示している。
【００５５】
図１８は全ての場合の欠陥シミュレーションの結果を示す。検出された欠陥はＤｒｏｐ＿ｄｅｔｅｃｔｅｄ及びＤｒｏｐ＿ｐｏｔｅｎｔｉａｌとして現れた。欠陥の総数が回路の差により若干異なるが、欠陥部分は３つの場合でほとんど似ている。
【００５６】
最後に、図１９の表は周期的な平均電力測定法を使用した場合の、３つのケースのピークパワーの消耗を示す。比較のためにスキャンベクトルを発生するために使われた回路の電力消耗が示されている。図１９から分かるように、本発明の実施形態のおいて、スキャンチェーンの数が増えるほどピーク電力消耗が顕著に減る。
【００５７】
本発明の実施形態にて本発明の原理を説明したが、本発明は前記原理を守りつつ多様に変形されうる。例えば、前述の実施形態は多重スキャン素子を示しているが、ＬＳＳＤや同期されたスキャンセルのように異なるタイプのスキャンセルが使われもする。
【００５８】
図２０は、それぞれのスキャンセルがマスタクロック信号ＭＳＣＫ及びスレーブクロック信号ＳＳＣＫのための入力を備えるＬＳＳＤスキャンセルである場合にいかに本発明が具現されるかを示す。
図２０の回路は、図１１及び図１２にて説明されたデータをなくす問題を防止するためのダミーセル７６を備える。マスタクロック信号はＭＳＣＫと示されており、スレーブクロック信号はＳＳＣＫと示されている。
【００５９】
【発明の効果】
以上の如く、本発明によるピンを共有する多重スキャンチェーン回路及びテスト方法並びにスキャンベクトルローディング方法は、ピン数の増加なくテスト実施時間を短縮でき、さらに消耗される電力も減らせる長所がある。
【図面の簡単な説明】
【図１】本発明によるスキャンチェーン構造の実施形態を示す図である。
【図２】図１の実施形態の動作を説明するタイミング図である。
【図３】本発明によるスキャンチェーン構造の他の実施形態を示す図である。
【図４】図３の他の実施形態に使用されるスキャンクロック信号発生器の一例を示す図である。
【図５】図３の他の実施形態に使用されるスキャンクロック信号発生器の他の例を示す図である。
【図６】図５のスキャンクロック信号発生器に使われるシーケンス検出器の具体例を示す図である。
【図７】図３の他の実施形態に使用される選択信号発生器の具体例を示す図である。
【図８】図３のスキャンチェーン構造に使われるマルチプレクサの具体例を示す図である。
【図９】図８のマルチプレクサの真理値図である。
【図１０】図３の他の実施形態の動作を説明するタイミング図である。
【図１１】典型的なＡＴＰＧ装置に使われるポストクロックモニタリング法を説明する図である。
【図１２】本発明によるダミースキャンセルを有するスキャンチェーン構造の実施形態を説明する図である。
【図１３】本発明によるスキャンチェーン構造のさらに他の実施形態を示す図である。
【図１４】図１３の実施形態の動作を説明するタイミング図である。
【図１５】実験回路において使用された選択信号発生器を示す図である。
【図１６】実験回路において使用された選択信号発生器を示す図である。
【図１７】３つの実験回路におけるロジックシミュレーション時間を示す図である。
【図１８】３つの実験回路においての欠陥シミュレーションの結果を示す図である。
【図１９】３つの実験回路におけるピーク電力消耗を示す図である。
【図２０】本発明にてＬＳＳＤスキャンセルがいかように使われるかを示す図である。
【符号の説明】
１０，１１，１２    スキャンセル（第１スキャンチェーン）
２０，２１，２２    スキャンセル（第２スキャンチェーン）
Ｎ０，Ｎ１，Ｎ２    スキャンセル（第Ｎスキャンチェーン）
３０    単一スキャン入力端子
３２    マルチプレクサ
３４    スキャン出力端子
【図１】
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【図２】
0004202165.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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