(57)【特許請求の範囲】
【請求項１】
流体に混入されてスラリをなし、このスラリを基体の上面で流動させることにより、当該基体の上面の所定の部位に形成された凹部に嵌合して実装される実装用微小構造体であって、前記基体上面の凹部に嵌合する形態のＳｉ製ブロックと、このブロックの上面に形成された化合物半導体素子とを備え、
前記化合物半導体素子用の何れかの電極を、前記Ｓｉ製ブロック用の電極と共通化し、
前記Ｓｉ製ブロックの上面に形成された化合物半導体素子用の電極と当該Ｓｉ製ブロックとの間に、ＰＮ接合による電流阻止層を設けたことを特徴とする実装用微小構造体。
【請求項２】
Ｐ型半導体及びＮ型半導体の層をＰＮＰ又はＮＰＮの順に積層して、前記電流阻止層を構成したことを特徴とする請求項１に記載の実装用微小構造体。
【請求項３】
前記電流阻止層を構成するＰ型半導体又はＮ型半導体として、前記Ｓｉ製ブロック直近のコンタクト層を用いることを特徴とする請求項２に記載の実装用微小構造体。
【請求項４】
発光素子を含む請求項１乃至３の何れかに記載の実装用微小構造体が凹部内に実装された基体と、受光素子を含む請求項１乃至３の何れかに記載の実装用微小構造体が凹部内に実装された基体とが、前記発光素子と前記受光素子とが互いに対向するように積層されてなることを特徴とする光伝送装置。
【請求項５】
発光素子を含む請求項１乃至３の何れかに記載の実装用微小構造体が凹部内に実装された基体からなる発光部と、受光素子を含む請求項１乃至３の何れかに記載の実装用微小構造体が凹部内に実装された基体からなる受光部とを有することを特徴とする光伝送装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、素子を基体（基板）に実装するときに用いられる実装用微小構造体に関し、例えばワンチップコンピュータのように、積層したＩＣチップ間での光インターコネクション装置に好適なものである。
【０００２】
【従来の技術】
コンピュータの更なる高速化を図るため、ＣＰＵやＤＲＡＭ等のＩＣチップを積層し、チップ間のデータのやりとりを光信号で行うワンチップコンピュータが考えられている。このようなワンチップコンピュータの光インターコネクション装置は、例えば或るＩＣチップの発光素子と、他のＩＣチップの受光素子とが対向するようにして各ＩＣチップを積層すれば、一方の発光素子の発光を他のＩＣチップで直接的に受光することができる。従って、この光にデータを乗せれば、ＩＣチップ間でデータの伝送を高速に行うことができる。また、受光素子が設けられたＩＣチップを更に積層すれば、一つの発光素子の信号を複数の受光素子で受光することができる、つまり一つのＩＣチップのデータを同時に複数の他のＩＣチップに伝送することができるため、非常に高速な光バスを形成することもできる。なお、このような積層ＩＣチップ間の光インターコネクション装置の発光素子としては、出射口の口径が小さい垂直共振器型面発光レーザ素子が最適である。
【０００３】
一方、例えばUnited States Patent 5904545に記載される素子実装技術がある。この素子実装技術は、図１０に示すように、例えば基板やフィルム等の基体Ｃの上面に所定の形状の凹部Ａを形成しておき、実装すべき素子を、この凹部に嵌合する形態の微小構造体Ｂに成形し、この微小構造体Ｂを所定の流体に混入してスラリを作り、このスラリを、前記基体Ｃの上面上で流動すると、前記凹部Ａと同じ形態の微小構造体Ｂからなる素子が当該凹部Ａに重力によって嵌合して、実装されるものである。この従来技術でも、例えばＧａＡｓから構成される面発光レーザ素子を、前記凹部に嵌合する形態の微小構造体に成形し、前記実装技術によって、当該面発光レーザ素子を実装することが開示されている。なお、前記基体はＳｉで形成されており、当該基体の上面の凹部は、Ｓｉ異方性エッチングによって形成されている。
【０００４】
【発明が解決しようとする課題】
ところで、周知のように、Ｓｉ異方性エッチングは、形成する形態の精度が極めて高い。つまり、前記基体の上面に形成される凹部の形態は、非常に精度がよい。しかし、前記面発光レーザ素子に代表される化合物半導体では、異方性エッチングを施しても、さほど形態の精度が高くない。つまり、異方性エッチングで形成される化合物半導体の微小構造体は、形態精度に劣る。従って、如何に基体上面の凹部の形態精度が高くても、化合物半導体の微小構造体の形態精度が低くては、素子として実装する位置精度が低くなってしまう。
【０００５】
本発明は前記諸問題を解決すべく開発されたものであり、素子実装位置精度が極めて高い実装用微小構造体を提供することを目的とするものである。
【０００６】
【課題を解決するための手段】
上記諸問題を解決するため、本発明のうち請求項１に係る実装用微小構造体は、流体に混入されてスラリをなし、このスラリを基体の上面で流動させることにより、当該基体の上面の所定の部位に形成された凹部に嵌合して実装される実装用微小構造体であって、前記基体上面の凹部に嵌合する形態のＳｉ製ブロックと、このブロックの上面に形成された化合物半導体素子とを備えたことを特徴とするものである。
【０００７】
また、本発明のうち請求項２に係る実装用微小構造体は、前記請求項１の発明において、前記Ｓｉ製ブロックと化合物半導体素子とを化合物半導体−Ｓｉ直接接合で接合したことを特徴とするものである。
また、本発明のうち請求項３に係る実装用微小構造体は、前記請求項１の発明において、前記Ｓｉ製ブロックと化合物半導体素子とをＩｎＰ−Ｓｉ直接接合で接合したことを特徴とするものである。
また、本発明のうち請求項４に係る実装用微小構造体は、前記請求項１の発明において、前記Ｓｉ製ブロックと化合物半導体素子とをＧａＡｓ−Ｓｉ直接接合で接合したことを特徴とするものである。
【０００８】
また、本発明のうち請求項５に係る実装用微小構造体は、前記請求項１の発明において、前記Ｓｉ製ブロックと化合物半導体素子とを金属膜を介して接合したことを特徴とするものである。
また、本発明のうち請求項６に係る実装用微小構造体は、前記請求項１の発明において、前記Ｓｉ製ブロックと化合物半導体素子とを半田を介して接合したことを特徴とするものである。
また、本発明のうち請求項７に係る実装用微小構造体は、前記請求項１の発明において、前記Ｓｉ製ブロックと化合物半導体素子とを樹脂を介して接合したことを特徴とするものである。
また、本発明のうち請求項８に係る実装用微小構造体は、前記請求項１の発明において、前記Ｓｉ製ブロックと化合物半導体素子とをＳｉＯ2膜を介して接合したことを特徴とするものである。
また、本発明のうち請求項９に係る実装用微小構造体は、前記請求項１の発明において、前記Ｓｉ製ブロックと化合物半導体素子とをＳｉＯ2膜とＡｌＧａＡｓ層を介して接合したことを特徴とするものである。
【０００９】
また、本発明のうち請求項１０に係る実装用微小構造体は、前記請求項１乃至９の発明において、前記化合物半導体素子を、一つのＳｉ製ブロックに対して複数形成したことを特徴とするものである。
また、本発明のうち請求項１１に係る実装用微小構造体は、前記請求項１乃至１０の発明において、前記Ｓｉ製ブロック自体に、個別の素子を形成したことを特徴とするものである。
【００１０】
また、本発明のうち請求項１２に係る実装用微小構造体は、前記請求項１１の発明において、前記Ｓｉ製ブロック自体に形成された個別の素子は、前記化合物半導体素子と互いに重合又は対向する位置に配置されていることを特徴とするものである。
また、本発明のうち請求項１３に係る実装用微小構造体は、前記請求項１１の発明において、前記Ｓｉ製ブロック自体に形成された個別の素子は、前記化合物半導体素子と互いにずれた位置に配置されていることを特徴とするものである。
【００１１】
また、本発明のうち請求項１４に係る実装用微小構造体は、前記請求項１乃至１３の発明において、前記化合物半導体素子用の全ての電極を、前記Ｓｉ製ブロックの上面に形成したことを特徴とするものである。
また、本発明のうち請求項１５に係る実装用微小構造体は、前記請求項１乃至１３の発明において、前記化合物半導体素子用の何れかの電極を、前記Ｓｉ製ブロック用の電極と共通化したことを特徴とするものである。
【００１２】
また、本発明のうち請求項１６に係る実装用微小構造体は、前記請求項１５の発明において、前記Ｓｉ製ブロックの上面に形成された化合物半導体素子用の電極と当該Ｓｉ製ブロックとの間に、抵抗値が１×１０4 Ω以上の高抵抗層を設けたことを特徴とするものである。
また、本発明のうち請求項１７に係る実装用微小構造体は、前記請求項１６の発明において、前記高抵抗層を化合物半導体で構成したことを特徴とするものである。
【００１３】
また、本発明のうち請求項１８に係る実装用微小構造体は、前記請求項１６の発明において、前記高抵抗層を、ＣｒとＯがドープされた化合物半導体で構成したことを特徴とするものである。
また、本発明のうち請求項１９に係る実装用微小構造体は、前記請求項１６の発明において、前記高抵抗層を酸化物で構成したことを特徴とするものである。
【００１４】
また、本発明のうち請求項２０に係る実装用微小構造体は、前記請求項１６の発明において、前記高抵抗層を窒化物で構成したことを特徴とするものである。
また、本発明のうち請求項２１に係る実装用微小構造体は、前記請求項１６の発明において、前記高抵抗層を樹脂で構成したことを特徴とするものである。
また、本発明のうち請求項２２に係る実装用微小構造体は、前記請求項１５の発明において、前記Ｓｉ製ブロックの上面に形成された化合物半導体素子用の電極と当該Ｓｉ製ブロックとの間に、ＰＮ接合による電流阻止層を設けたことを特徴とするものである。
【００１５】
また、本発明のうち請求項２３に係る実装用微小構造体は、前記請求項２２の発明において、Ｐ型半導体及びＮ型半導体の層をＰＮＰ又はＮＰＮの順に積層して、前記電流阻止層を構成したことを特徴とするものである。
また、本発明のうち請求項２４に係る実装用微小構造体は、前記請求項２３の発明において、前記電流阻止層を構成するＰ型半導体又はＮ型半導体として、前記Ｓｉ製ブロック直近のコンタクト層を用いることを特徴とするものである。
【００１６】
本発明の請求項２５に記載の光伝送装置は、発光素子を含む請求項１乃至２４の何れかに記載の実装用微小構造体が凹部内に実装された基体と、受光素子を含む請求項１乃至２４の何れかに記載の実装用微小構造体が凹部内に実装された基体とが、前記発光素子と前記受光素子とが互いに対向するように積層されてなることを特徴とするものである。
また本発明の請求項２６に記載の光伝送装置は、発光素子を含む請求項１乃至２４の何れかに記載の実装用微小構造体が凹部内に実装された基体からなる発光部と、受光素子を含む請求項１乃至２４の何れかに記載の実装用微小構造体が凹部内に実装された基体からなる受光部とを有することを特徴とするものである。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。図１は、本実施形態の実装用微小構造体の第１実施形態を示す製造工程の説明図であり、同図１ｉが実装用微小構造体としての完成状態を示す。この実施形態は、前記従来の素子実装技術に用いられるものであり、前記基板等の基体の上面の凹部に嵌合するＳｉ製ブロック１の上面に、化合物半導体素子として面発光レーザ素子２を形成したものである。なお、Ｓｉ製ブロック１と面発光レーザ素子２との接合には、後述するようなＩｎＰ−Ｓｉ直接接合を用いている。
【００１８】
この実施形態では、まず図１ａに示すように、ｎ型ＧａＡｓ基板１１上にエッチングストップ層１２を形成し、その上にｎコンタクト層１３を形成し、その上に面発光レーザエピタキシャル層１４を形成し、その上にｐコンタクト層１５を形成し、その上にＩｎＰ層１６を形成する。前記エッチングストップ層１２には、例えばＡｌ組成の高いＡｌＧａＡｓ層か、ＡｌＡｓ層が用いられる。前記ｎコンタクト層１３及びｐコンタクト層１５は、何れも後述する各電極とオーミック接触可能な材質であることが必要であり、ＡｌＧａＡｓ系材料の場合、例えば１０18ｃｍ-3以上の高濃度の不純物がドープされたＧａＡｓが用いられる。
【００１９】
前記面発光レーザエピタキシャル層１４は、前記ｎコンタクト層１３の上に形成された２５ペアの上部分布反射型多層膜ミラー（以下、単に上部ＤＢＲミラーとも記す）、その上に形成された量子井戸活性層、その上に形成された３０ペアの下部分布反射型多層膜ミラー（以下、単に下部ＤＢＲミラーとも記す）が積層されて構成されている。前記上部ＤＢＲミラーは、Ａｌ0.15Ｇａ0.85ＡｓとＡｌＡｓとを交互に積層し、Ｓｅをドープして形成される。従って、上部ＤＢＲミラーはｎ型である。前記量子井戸活性層は、厚さ３ｎｍのＧａＡｓウエル層と、厚さ３ｎｍのＡｌ0.3 Ｇａ0.7 Ａｓバリア層からなり、前記ウエル層を３層備えて形成される。また、前記下部ＤＢＲミラーは、Ａｌ0.15Ｇａ0.85ＡｓとＡｌ0.9 Ｇａ0.1 Ａｓとを交互に積層し、Ｚｎをドープして形成される。従って、下部ＤＢＲミラーはｐ型である。
【００２０】
前記各層は、有機金属気相成長（ＭＯＶＰＥ：Metal-Organic Vaper Phase Epitaxy ）法でエピタキシャル成長させることができる。このとき、例えば成長温度を７００℃、成長圧力を２×１０4 Ｐａとし、ＩｎＰが必要な本実施形態では、III 族原料としてＴＭＧａ（トリメチルガリウム）、ＴＭＡｌ（トリメチルアルミニウム）とＴＭＩ（トリメチルインジウム）を用い、Ｖ族原料としてＡｓＨ3 とＰＨ3 （ホスフィン）を用いる。また、前記ｎ型ドーパメントにはＨ2 Ｓｅ、ｐ型ドーパメントにはＤＥＺｎ（ジメチル亜鉛）を用いることができる。
【００２１】
前記上部ＤＢＲミラーはｎ型、下部ＤＢＲミラーはｐ型であるので、不純物がドープされていない量子井戸活性層との構成で、ｐｉｎダイオードが形成される。このｐｉｎダイオードに順方向の電圧を印加すると、量子井戸活性層において、電子と正孔との再結合が起こり、再結合発光が生じる。そこで生じた光が上部ＤＢＲミラーと下部ＤＢＲミラーとの間を往復する際、誘導放出が起こり、光の強度が増幅される。これにより、光利得が光損失を上回るとレーザ発振が起こり、面発光レーザのエピタキシャル層面に対して垂直方向、図面では上下方向にレーザ光が出射されるのである。
【００２２】
この実施形態では、後述するように、化合物半導体である面発光レーザエピタキシャル層１４を、エピタキシャル成長し易いＧａＡｓ基板１１上に形成し、これをＳｉ製ブロック１用の個別のＳｉ基板１７に貼付ける。これは、Ｓｉ基板上に直接化合物半導体をエピタキシーする際に生じる多くの問題、例えば格子不整合や熱膨張係数の不一致による歪み等を回避して、良好なエピタキシャル層を得るためである。
【００２３】
次に、図１ｂに示すように、前記図１ａの面発光レーザエピタキシャル層１４を逆向きにして、個別に用意した酸化膜除去済みＳｉ基板１７に重ね合わせ、前記ＩｎＰ層１６をＳｉ基板１７表面に密着させ、加圧して加熱することにより、ＩｎＰ−Ｓｉ直接接合により両者を接合する。ＩｎＰ−Ｓｉ直接接合については、例えばAppl. Phys. Lett. 62(10), 8 March 1993 pp.1038-1040 、或いはIEEE PHOTONICS TECHNOLOGY LETTERS, VOL 8, NO. 2, FEBRUARY 1996 pp.173-175 、或いはJpn. j. Appl. Phys. Vol. 33 (1994) pp.4878-4879 に詳しい。
【００２４】
次に、図１ｃに示すように、選択エッチングによって前記ＧａＡｓ基板１１を除去する。選択エッチングには、アルカリ系のエッチング液、例えばアンモニア水と過酸化水素水の混合液などが用いられる。
次に、図１ｄに示すように、緩衝フッ酸などによって、前記エッチングストップ層１２を除去する。
【００２５】
次に、図１ｅに示すように、前記ｎコンタクト層１３上に設けられたレジスト層等をマスクとし、ドライエッチング法により、前記面発光レーザエピタキシャル層１４をメサ状にエッチングして、柱状部３を形成する。前記レジスト層の形成方法は、ｎコンタクト層１３表面に塗布されたフォトレジストをフォトリソグラフィー法によりパターニングして、所定のパターンのレジスト層を形成する。また、ドライエッチングには、通常、エッチングガスとして塩素又は塩素系ガス（塩化水素、ＳｉＣｌ4 、ＢＣｌ3 ）を用いた反応性イオンビームエッチング法が用いられる。
【００２６】
次に、図１ｆに示すように、前記柱状部３及びその周囲を覆うレジスト層を形成し、このレジスト層をマスクとして、ドライエッチング法により、残りの面発光レーザエピタキシャル層１４をエッチングし、前記ｐコンタクト層１５が露出するコンタクトホール４を形成する。レジスト層の形成方法及びドライエッチング法は、前記図１ｅと同様である。
【００２７】
次に、図１ｇに示すように、前記柱状部３の周囲にポリイミド絶縁層５を形成する。ここでは、感光性ポリイミド前駆体を表面にスピンコートした後、フォトリソグラフィー法で柱状部３の上面とコンタクトホール４の底面、つまりｐコンタクト層１５の上面を露出し、これを窒素雰囲気で加熱処理（４００℃）してポリイミド樹脂に変質させる。これにより、前記柱状部３の周囲に埋め込むように絶縁層５が形成される。
【００２８】
次に、図１ｈに示すように、前記柱状部３の上面のｎコンタクト層１３にリング状のカソード電極６を形成し、前記コンタクトホール４内のｐコンタクト層１５にアノード電極７を形成し、これにより前記面発光レーザエピタキシャル層１４の柱状部３に前記ｐｉｎダイオードからなる面発光レーザ素子２が形成される。なお、前記カソード電極６はＡｕＧｅ合金、アノード電極７はＡｕＺｎ合金とした。
【００２９】
次に、図１ｉに示すように、前記Ｓｉ基板１７を異方性エッチングして、前記図１０の凹部に嵌合する形態のＳｉ製ブロック１を形成する。これにより、面発光レーザ素子２が上面に形成されたＳｉ製ブロック１からなる実装用微小構造体が完成される。なお、この実施形態では、異方性エッチングによりＳｉ製ブロック１が分割される以前にプローバによる面発光レーザ素子２の検査を行う。そのとき、本実施形態では、Ｓｉ基板１７の上面にカソード電極６とアノード電極７とが共に形成されているため、プローバを使った検査を行い易い。なお、Ｓｉ製ブロック１は、上方形面より下方形面が小さく、側面が台形なものである。
【００３０】
このように、本実施形態の実装用微小構造体では、Ｓｉ製ブロック１の上面に面発光レーザ素子２などの化合物半導体素子が設けられているため、Ｓｉ製ブロック１をＳｉ異方性エッチングで形成すれば、形態精度が高く、基板等の基体をＳｉ製とし、その上面に形成する凹部をＳｉ異方性エッチングで形成すれば、当該凹部の形態精度も高くなるので、前記Ｓｉ製ブロック１が凹部に嵌合したときの嵌合精度が高くなり、当該Ｓｉ製ブロック１上面の化合物半導体の実装位置精度を高めることができる。
本実施例では化合物半導体−Ｓｉ直接接合の一例としてＩｎＰ−Ｓｉ直接接合を挙げたが、ＧａＡｓ−Ｓｉ直接接合で行うこともできる。ただしＧａＡｓ−Ｓｉ直接接合の場合、接合面での原子のマイグレーションがＩｎＰに比べ少ないため、より高温での熱処理が必要となる。
【００３１】
次に、本発明の実装用微小構造体の第２実施形態について、図２を用いて説明する。この実施形態は、例えば前記第１実施形態のＳｉ製ブロック１と化合物半導体素子である面発光レーザ素子２とを金属膜によって接合したものである。
図２ａは、前記第１実施形態と同様にして形成されたＧａＡｓ基板１１、エッチングストップ層１２、ｎコンタクト層１３、面発光レーザエピタキシャル層１４、ｐコンタクト層１５である。第１実施形態と違って、ＩｎＰ層１６はない。
【００３２】
このエピタキシャル層１４に対して、図２ｂに示すように、前記ｐコンタクトの上面にＧａＡｓ層１８を形成する。このＧａＡｓ層１８は、エピタキシーの一環として容易に形成できる。  次に、図２ｃに示すように、Ｓｉ基板１７の上面にＰｄ膜１９を形成する。このＰｄ膜１９はスパッタ法、真空蒸着法、メッキ法等によって形成される。
【００３３】
次に、図２ｄに示すように、前記図２ｂの面発光レーザエピタキシャル層１４を逆向きにしてＳｉ基板１７に重合し、前記ＧａＡｓ層１８を、水を介して前記Ｓｉ基板１７上面のＰｄ膜１９に密着させ、加圧して加熱することにより、図２ｅに示すように面発光レーザエピタキシャル層１４とＳｉ基板１７とを接合する。このようなＧａＡｓーＰｄ金属膜介装接合は、例えばAppl. Phys. Lett. 59 (24), 9 December 1991 pp.3159-3161 に詳しい。
【００３４】
このような金属膜介装接合には、他にＡｕを用いるものもある。即ち、前記ｐコンタクト層１５の上面と、Ｓｉ基板１７の上面とにＡｕ層を設け、面発光レーザエピタキシャル層１４を逆向きにしてＳｉ基板１７に重合し、Ａｕ層同士を密着させ、加圧して加熱することにより、面発光レーザエピタキシャル層１４とＳｉ基板１７とを接合する。このようなＡｕ金属膜介装接合は、例えばAppl. Phys. Lett. 60 (7), February 1992 pp.886-888に詳しい。
【００３５】
また、半田を用いて、面発光レーザエピタキシャル層１４とＳｉ基板１７とを接合する方法もある。Ｉｎ材を半田に用いれば、面発光レーザエピタキシャル層１４もＳｉ基板１７も無処理で接合することができる。
なお、この後の面発光レーザ素子２の製造及びＳｉ製ブロック１の形成は、前記第１実施形態の図１ｄ〜図１ｉと同様である。
【００３６】
次に、本発明の実装用微小構造体の第３実施形態について、図３を用いて説明する。この実施形態は、例えば前記第１実施形態のＳｉ製ブロック１と化合物半導体素子である面発光レーザ素子２とを樹脂、つまり接着剤によって接合したものである。
図３ａは、前記第１実施形態と同様にして形成されたＧａＡｓ基板１１、エッチングストップ層１２、ｎコンタクト層１３、面発光レーザエピタキシャル層１４、ｐコンタクト層１５である。第１実施形態と違って、ＩｎＰ層１６はない。
【００３７】
このエピタキシャル層１４に対して、図３ｂに示すように、前記Ｓｉ基板１７の上面に樹脂製接着剤２０を添加し、前記図３ａの面発光レーザエピタキシャル層１４を逆向きにしてＳｉ基板１７に重合し、やや加圧して、図３ｃに示すように面発光レーザエピタキシャル層１４とＳｉ基板１７とを接合する。前記樹脂製接着剤２０としてはポリイミド樹脂等が挙げられる。
【００３８】
この面発光レーザエピタキシャル層１４とＳｉ基板１７との接合方法は非常に簡易であり、合わせて例えばＳｉ基板１７上が、平滑でなくても問題がない。
なお、この後の面発光レーザ素子２の製造及びＳｉ製ブロック１の形成は、前記第１実施形態の図１ｄ〜図１ｉと同様である。
次に、本発明の実装用微小構造体の第４実施形態について図４を用いて説明する。この実施形態では、Ｓｉ製ブロック１の上面に設けられた前記面発光レーザ素子２などの化合物半導体素子に加えて、Ｓｉ製ブロック１自体にも素子８を形成したものである。このようにすれば、複数の素子をスタック状に実装したことになるので、実装密度を更に高めることが可能となる。
【００３９】
なお、このようにＳｉ製ブロック１自体にも素子８を形成する場合には、例えばＳｉ製ブロック１の下面に、前記化合物半導体素子と共通の電極を設ければ、電極数が少なくなり、構成の容易化や低コスト化を図ることができる。
次に、本発明の実装用微小構造体の第５実施形態について図５を用いて説明する。この実施形態では、化合物半導体素子としてＳｉ製ブロック１の上面に設けられた面発光レーザ素子２の直下に、当該Ｓｉ製ブロック１自体に設けられた素子として、フォトダイオード８を配置したものである。つまり、面発光レーザ素子２とフォトダイオード８とは互いに重合又は対向する位置に配置されている。そのため、この実施形態では、前記面発光レーザ素子２の発光状態をフォトダイオード８でモニタすることが可能となる。
【００４０】
次に、本発明の実装用微小構造体の第６実施形態について図６を用いて説明する。この実施形態では、化合物半導体素子としてＳｉ製ブロック１の上面に設けられた面発光レーザ素子２と、当該Ｓｉ製ブロック１自体に設けられた素子であるフォトダイオード８とを互いにずらして配置したものである。そのため、この実施形態では、同図に二点鎖線で示すように、もう一つの実装用微小構造体と互いに逆向きに対向するように基板等の基体を配置すれば、互いの面発光レーザ素子２が互いのフォトダイオード８に対向することになるので、互いのフォトダイオード８で互いの面発光レーザ素子２の発光状態をモニタすることができる。
【００４１】
次に、本発明の実装用微小構造体の第７実施形態について図７を用いて説明する。この実施形態における化合物半導体素子としての面発光レーザ素子２やＳｉ製ブロック１は、前記第１実施形態の図１ｉに示すものと同様にＩｎＰ層１６を介して接合してあるが、本実施形態では、この接合層、即ちＩｎＰ層１６と面発光レーザ素子２との間に中間層２２を介装し、この中間層２２の内部に、抵抗値が１×１０4 Ω以上の高抵抗層２３を設けている。この高抵抗層２３の抵抗値は、以下のようにして設定した。例えば、前記化合物半導体素子が面発光レーザ素子２や図示されない発光ダイオード等である場合の駆動電流はｍＡの単位である。そこで、許容可能な漏れ電流を０．２ｍＡとすると、Ｓｉ半導体素子も化合物半導体素子も駆動電圧は２Ｖ程度であるから、絶縁層の抵抗値は１×１０4 Ω以上であれば、漏れ電流を０．２ｍＡ以下とすることができる。この高抵抗層２３は、例えば化合物半導体、特にＣｒとＯがドープされた化合物半導体や、酸化物、特にＳｉ酸化物や、窒化物、特にＳｉ窒化物や、樹脂等で形成される。このように、Ｓｉ製ブロック１と面発光レーザ素子２、即ち化合物半導体素子との間に高抵抗層２３を介装することにより、Ｓｉ製ブロック１自体に個別の素子を形成する場合に、当該Ｓｉ製ブロック１自体の素子と化合物半導体素子とを絶縁して、個別に駆動し易い。なお、前記Ｓｉ製ブロック１と化合物半導体素子との接合方法は、前述した他の接合方法を用いてもよい。また、前記高抵抗層２３は、接合層とＳｉ製ブロック１との間に配置してもよい。
【００４２】
次に、本発明の実装用微小構造体の第８実施形態について図８を用いて説明する。この実施形態における化合物半導体素子としての面発光レーザ素子２やＳｉ製ブロック１は、前記第１実施形態の図１ｉに示すものと同様にＩｎＰ層１６を介して接合してあるが、本実施形態では、この接合層、即ちＩｎＰ層１６と面発光レーザ素子２との間に中間層２２を介装し、この中間層２２の内部に、電流阻止層２４を設けている。この電流阻止層２４は、Ｐ型半導体とＮ型半導体とを、ＰＮＰか若しくはＮＰＮの順に積層して構成される。この電流阻止層２４は、面発光レーザ素子２、即ち化合物半導体素子と、例えば自体に素子が形成されているＳｉ製ブロック１との間に、順接続のダイオードと逆接続のダイオードとを直列に接続した回路と等価に作用する。つまり、化合物半導体素子とＳｉ製ブロックとの間に、正負どちらの電圧が印加されても、必ず逆接続のダイオードが存在することになるため、電流が流れることがない。そのため、例えばＳｉ製ブロック１自体に個別の素子を形成する場合に、当該Ｓｉ製ブロック１自体の素子と化合物半導体素子とを絶縁して、個別に駆動し易い。なお、前記Ｓｉ製ブロック１と化合物半導体素子との接合方法は、前述した他の接合方法を用いてもよい。
【００４３】
次に、本発明の実装用微小構造体の第９実施形態について図９を用いて説明する。この実施形態における化合物半導体素子としての面発光レーザ素子２やＳｉ製ブロック１、前記第１実施形態の図１ｉに示すものと同様にＩｎＰ層１６を介して接合してあるが、本実施形態では、この接合層、即ちＩｎＰ層１６と面発光レーザ素子２との間に中間層２２を介装し、この中間層２２の内部に、電流阻止層２４を設けている。この電流阻止層２４は、前記第８実施形態のＰＮＰ配列の電流阻止層２４と等価であるが、本実施形態では、上方、つまり面発光レーザ側のＰ型半導体として、前記ｐコンタクト層１５を用い、その直下にＮ型半導体、Ｐ型半導体を積層して、ＰＮＰ配列の電流阻止層２４を形成している。これは、前記第８実施形態の電流阻止層２４と全く同じ作用をなし、面発光レーザ素子２、即ち化合物半導体素子と、Ｓｉ製ブロック１との間で電流が流れることがない。そのため、例えばＳｉ製ブロック１自体に個別の素子を形成する場合に、当該Ｓｉ製ブロック１自体の素子と化合物半導体素子とを絶縁して、個別に駆動し易い。また、コンタクト層を半導体として用いることにより、構成の容易化や低コスト化が可能となる。なお、前記Ｓｉ製ブロック１と化合物半導体素子との接合方法は、前述した他の接合方法を用いてもよい。
【００４４】
なお、前記各実施形態では、微小構造体を、全て上下面が正方形で、側面が台形のものとしたが、微小構造体の形態は、これに限定されるものではなく、例えば上下面が長方形であったり、平行四辺形或いは菱形のようなものであってもよい。
また、Ｓｉ製ブロックの上面に形成される化合物半導体素子は、前記面発光レーザ素子に限定されるものではなく、例えば発光ダイオード等、化合物で構成される半導体素子であれば、どのようなものにも適用可能である。
【００４５】
次に、本発明の実装用微小構造体の第１０実施形態について、図１１及び図１２を用いて説明する。この実施形態は、例えば前記第１実施形態のＳｉ製ブロック１と化合物半導体素子である面発光レーザ素子２とをＳｉＯ２膜２５とＡｌＧａＡｓ層２４を介して接合したものである。ここではＧａＡｓ基板上で面発光レーザ素子２を形成した後に、Ｓｉ基板へ接合を行う方法を用いた。
図１１ａは、前記第１実施形態と同様にして形成されたＧａＡｓ基板１１、エッチングストップ層１２、ＡｌＧａＡｓ層２４、ｎコンタクト層１３、面発光レーザエピタキシャル層１４、ｐコンタクト層１５である。ＡｌＧａＡｓ層２４としては、０＜ｘ＜０．５の比較的Ａｌ組成の低い材料が適している。ここではＡｌ0.2Ｇａ0.8Ａｓを用いた。
【００４６】
次に、図１１ｂに示すように、前記ｐコンタクト層１５上に設けられたレジスト層等をマスクとし、ドライエッチング法により、前記面発光レーザエピタキシャル層１４をメサ状にエッチングして、柱状部３を形成する。前記レジスト層の形成方法は、ｐコンタクト層１５表面に塗布されたフォトレジストをフォトリソグラフィー法によりパターニングして、所定のパターンのレジスト層を形成する。
また、ドライエッチングには、通常、エッチングガスとして塩素又は塩素系ガス（塩化水素、ＳｉＣｌ4 、ＢＣｌ3 ）を用いた反応性イオンビームエッチング法が用いられる。
【００４７】
次に、図１１cに示すように、前記柱状部３及びその周囲を覆うレジスト層を形成し、このレジスト層をマスクとして、ドライエッチング法により、残りの面発光レーザエピタキシャル層１４をエッチングし、前記ｎコンタクト層１３が露出するコンタクトホール４を形成する。レジスト層の形成方法及びドライエッチング法は、前記図１１ｂと同様である。
【００４８】
次に、図１１ｄに示すように、前記柱状部３の周囲にポリイミド絶縁層５を形成する。ここでは、感光性ポリイミド前駆体を表面にスピンコートした後、フォトリソグラフィー法で柱状部３の上面とコンタクトホール４の底面、つまりｎコンタクト層１３の上面を露出し、これを窒素雰囲気で加熱処理（４００℃）してポリイミド樹脂に変質させる。これにより、前記柱状部３の周囲に埋め込むように絶縁層５が形成される。
【００４９】
次に、図１１eに示すように、前記柱状部３の上面のｐコンタクト層１５にリング状のアノード電極７を形成し、前記コンタクトホール４内のｎコンタクト層１３にカソード電極６を形成し、これにより前記面発光レーザエピタキシャル層１４の柱状部３に前記ｐｉｎダイオードからなる面発光レーザ素子２が形成される。なお、前記カソード電極６はＡｕＧｅ合金、アノード電極７はＡｕＺｎ合金とした。
【００５０】
次に、図１１ｆに示すように、ＧａＡｓ基板１１上に形成された面発光レーザ素子２を接着剤２６を介して保持基板２７に貼り付けてから、選択エッチングによって前記ＧａＡｓ基板１１を除去する。選択エッチングには、アルカリ系のエッチング液、例えばアンモニア水と過酸化水素水の混合液などが用いられる。エッチングストップ層１２はこれらのエッチング液に対してエッチングレートが極めて小さいため、ＧａＡｓ基板１１のみをエッチングすることができる。ここでは保持基板２７としてガラスを用いたが、フィルムのような柔軟性のある膜を用いることもできる。
【００５１】
次に、図１１ｇに示すように、つづいて緩衝フッ酸などによって、前記エッチングストップ層１２を除去してＡｌＧａＡｓ層２４を露出させた後、表面にＳｉＯ２膜２５を形成したＳｉ基板１７と重ね合わせ圧着する。このとき少なくとも一方の表面に０．１〜３．０％の希釈フッ酸溶液を塗布するとよい。またこの状態で加圧しながら７０〜３００度の熱を加えることが望ましい。
【００５２】
そして最後に、図１１ｉに示すように、接着剤２６と保持基板２７を除去し、前記Ｓｉ基板１７を異方性エッチングして、前記図１０の凹部に嵌合する形態のＳｉ製ブロック１を形成する。これにより、面発光レーザ素子２が上面に形成されたＳｉ製ブロック１からなる実装用微小構造体が完成される。
【００５３】
以下、本発明の光伝送装置の２つの実施形態について説明する。
図１３は、本発明の光伝送装置の第１実施形態である積層ＩＣチップ間の光インターコネクション装置の概略構成図であり、ここでは、ＣＰＵやＤＲＡＭ等のＩＣチップ（ＬＳＩ）１００１ａ〜１００１ｃを三層積層している。この実施形態では、図示する最下層のＩＣチップ１ｃの発光素子１００２ａの光を中層及び最上層のＩＣチップ１００１ｂ、１００１ａの受光素子１００３ａで受光し、最上層のＩＣチップ１００１ａの発光素子１００２ｂの光を中層及び最下層のＩＣチップ１００１ｂ、１００１ｃの受光素子３ｂで受光するように構成されている。そのため、一方の発光素子１００２ａは他方の発光素子１００２ｂと発光波長が異なり、また一方の受光素子１００３ｂは他方の受光素子１００３ｂと感受する受光波長帯域が異なる。なお、この実施形態では、各ＩＣチップ１００１ａ〜１００１ｃの基板（基体）１００４ａ〜１００４ｃ及び微小構造体１００７ａ〜１００８ｂをＳｉで作製した。そのため、各発光素子の光として１．０μｍ以上、好ましくは１．１μｍ以上の波長を選んでいる。Ｓｉは１．０μｍの波長に対して約１００ｃｍ-1と吸収係数が大きく、相応の損失がある。一方、波長が１．１μｍ以上では、吸収係数は１０ｃｍ-1以下と小さい。そこで、本実施形態では、各発光素子の光の波長を１．０μｍ以上、好ましくは１．１μｍ以上とした。この波長の光ならば、Ｓｉを容易に透過することができるため、対向する受発光素子間の光信号の伝達が良好にできる。勿論、後述する接着層１０２１も、この波長帯域の光に対して透明である。
【００５４】
前記各ＩＣチップ１００１ａ〜１００１ｃの各基板１００４ａ〜１００４ｃのうち、前記各発光素子１００２ａ、１００２ｂ及び受光素子１００３ａ、１００３ｂを実装すべき部位には、凹部１００５ｂ（１００５ａ）、１００６ａ（１００６ｂ）が形成されている。各凹部１００５ｂ、１００６ａは、上方形面より下方形面が小さく、且つ側面が台形状の凹部である。これらの凹部１００５ｂ、１００６ａは、Ｓｉを異方性エッチングすることによって、特に側面の傾きなど、極めて精度よく、形成することができる。なお、少なくとも同じ基板１００４ａ上の発光素子用凹部１００５ｂと受光素子用凹部１００６ａとは、大きさ等の形態が異なる。また、本実施形態では、図１３に示すように、その他の凹部、例えば中層のＩＣチップ１００１ｂの基板１００４ｂの受光素子用凹部１００６ａ、１００６ｂ同士も、最下層のＩＣチップ１００１ｃの基板１００４ｃの受光素子用凹部１００６ｂと発光素子用凹部１００５ａとも大きさ等の形態が異なっている。つまり、例えば１００６ａや１００６ｂのように、同じ符号を付している凹部同士は大きさ等の形態が同じであるが、符号の異なる凹部同士は、互いに大きさ等の形態が異なる。換言すれば、同じ機能の素子が必要な部位の凹部は形態が同じであるが、異なる機能の素子用の凹部は形態が異なるのである。
【００５５】
次に、本発明の光伝送装置を波長多重型光インターコネクション装置に適用した第２実施形態を示す。波長多重型光インターコネクション装置は、例えば図１４のように構成される。この例は、例えば特開平１１−２８９３１７号公報に記載されるものと同等であり、波長の異なる複数の発光素子２が実装されている発光素子アレイ１１１１と、光導波路となる光ファイバ１１１０と、前記発光素子１００２の夫々の波長の光を抽出するフィルタ素子１０２２が実装されているフィルタアレイ１１１２と、このフィルタアレイ１１１２で抽出された各波長の光を受光する受光素子１００３が実装されている受光素子アレイ１１１３とで構成される。なお、図では、理解を容易にするために、各構成要素を分離しているが、実質的に各構成要素は、光学的に直接接合されている。
【００５６】
【発明の効果】
以上説明したように、本発明のうち請求項１に係る実装用微小構造体は、基体上面の凹部に嵌合する形態のＳｉ製ブロックの上面に化合物半導体素子を形成する構成としたため、異方性エッチングによって、前記Ｓｉ製ブロックの形態精度を高めることができ、このＳｉ製ブロックが、形態精度の高い凹部に嵌合して、化合物半導体素子の実装位置精度が高まる。
【００５７】
また、本発明のうち請求項２に係る実装用微小構造体によれば、Ｓｉ製ブロックと化合物半導体素子とを直接接合で接合する構成としたため、請求項１に係る実装用微小構造体を実用化し易い。
また、本発明のうち請求項３に係る実装用微小構造体によれば、Ｓｉ製ブロックと化合物半導体素子とをＩｎＰ−Ｓｉ直接接合で接合する構成としたため、請求項１に係る実装用微小構造体を実用化し易い。
また、本発明のうち請求項４に係る実装用微小構造体によれば、Ｓｉ製ブロックと化合物半導体素子とをＧａＡｓ−Ｓｉ直接接合で接合する構成としたため、請求項１に係る実装用微小構造体を実用化し易い。
【００５８】
また、本発明のうち請求項５に係る実装用微小構造体によれば、Ｓｉ製ブロックと化合物半導体素子とを金属膜を介して接合する構成としたため、請求項１に係る実装用微小構造体を実用化し易い。
また、本発明のうち請求項６に係る実装用微小構造体によれば、Ｓｉ製ブロックと化合物半導体素子とを半田を介して接合する構成としたため、請求項１に係る実装用微小構造体を実用化し易い。
また、本発明のうち請求項７に係る実装用微小構造体によれば、Ｓｉ製ブロックと化合物半導体素子とを樹脂を介して接合する構成としたため、請求項１に係る実装用微小構造体を実用化し易いと共に、前記樹脂が、化合物半導体素子とＳｉ製ブロックとの間の絶縁層となる。
【００５９】
また、本発明のうち請求項８に係る実装用微小構造体によれば、Ｓｉ製ブロックと化合物半導体素子とをＳｉＯ２膜を介して接合する構成としたため、請求項１に係る実装用微小構造体を実用化し易い。
また、本発明のうち請求項９に係る実装用微小構造体によれば、Ｓｉ製ブロックと化合物半導体素子とをＳｉＯ２膜とＡｌＧａＡｓ層を介して接合する構成としたため、請求項１に係る実装用微小構造体を実用化し易い。
【００６０】
また、本発明のうち請求項１０に係る実装用微小構造体によれば、化合物半導体素子を、一つのＳｉ製ブロックに対して複数形成する構成としたため、より高密度な実装が可能となる。
また、本発明のうち請求項１１に係る実装用微小構造体によれば、Ｓｉ製ブロック自体に、個別の素子を形成する構成としたため、単に基体上に化合物半導体素子を実装するだけでなく、単一の実装用微小構造体により複数の機能を得て、更なる高密度実装が可能となる。
【００６１】
また、本発明のうち請求項１２に係る実装用微小構造体によれば、Ｓｉ製ブロック自体に形成された個別の素子が、前記化合物半導体素子と互いに重合又は対向する位置に配置されるように構成したため、例えば化合物半導体素子が発光素子で、Ｓｉ製ブロック自体に形成された個別の素子が受光素子である場合には、発光素子の発光状態を受光素子でモニタすることができる。
【００６２】
また、本発明のうち請求項１３に係る実装用微小構造体によれば、Ｓｉ製ブロック自体に形成された個別の素子は、前記化合物半導体素子と互いにずれた位置に配置されるように構成したため、例えば化合物半導体素子が発光素子で、Ｓｉ製ブロック自体に形成された個別の素子が受光素子である場合に、二つの実装用微小構造体が逆向きに対向するように基体を配置すれば、互いの発光素子の発光状態を、互いの受光素子でモニタすることができる。
【００６３】
また、本発明のうち請求項１４に係る実装用微小構造体によれば、化合物半導体素子用の全ての電極を、Ｓｉ製ブロックの上面に形成する構成としたため、化合物半導体素子の検査を行い易く、またＳｉ製ブロック自体に個別の素子を形成する場合には、当該Ｓｉ製ブロック自体の素子と化合物半導体素子とを個別に駆動し易い。
【００６４】
また、本発明のうち請求項１５に係る実装用微小構造体によれば、化合物半導体素子用の何れかの電極を、Ｓｉ製ブロック用の電極と共通化する構成としたため、電極数を低減して、構成の容易化や低コスト化を図ることができる。
また、本発明のうち請求項１６に係る実装用微小構造体によれば、Ｓｉ製ブロックの上面に形成された化合物半導体素子用の電極と当該Ｓｉ製ブロックとの間に、抵抗値が１×１０4 Ω以上の高抵抗層を設ける構成としたため、Ｓｉ製ブロック自体に個別の素子を形成する場合に、当該Ｓｉ製ブロック自体の素子と化合物半導体素子とを絶縁して、個別に駆動し易い。
【００６５】
また、本発明のうち請求項１７に係る実装用微小構造体によれば、高抵抗層を化合物半導体で構成したため、請求項１６に係る実装用微小構造体を実用化し易い。
また、本発明のうち請求項１８に係る実装用微小構造体によれば、高抵抗層を、ＣｒとＯがドープされた化合物半導体で構成したため、請求項１６に係る実装用微小構造体を実用化し易い。
【００６６】
また、本発明のうち請求項１９に係る実装用微小構造体によれば、高抵抗層を酸化物で構成したため、例えばＳｉ製ブロックを酸化して、容易に高抵抗層を形成することができ、請求項１６に係る実装用微小構造体を実用化し易い。
また、本発明のうち請求項２０に係る実装用微小構造体によれば、高抵抗層を窒化物で構成したため、例えばＳｉ製ブロックを窒化して、容易に高抵抗層を形成することができ、請求項１６に係る実装用微小構造体を実用化し易い。
【００６７】
また、本発明のうち請求項２１に係る実装用微小構造体によれば、高抵抗層を樹脂で構成したため、請求項１６に係る実装用微小構造体を実用化し易い。
また、本発明のうち請求項２２に係る実装用微小構造体によれば、Ｓｉ製ブロックの上面に形成された化合物半導体素子用の電極と当該Ｓｉ製ブロックとの間に、ＰＮ接合による電流阻止層を設ける構成としたため、Ｓｉ製ブロック自体に個別の素子を形成する場合に、当該Ｓｉ製ブロック自体の素子と化合物半導体素子とを絶縁して、個別に駆動し易いと共に、Ｓｉ製ブロックを半導体処理して容易に電流阻止層を形成することが可能となる。
【００６８】
また、本発明のうち請求項２３に係る実装用微小構造体によれば、Ｐ型半導体及びＮ型半導体の層をＰＮＰ又はＮＰＮの順に積層して電流阻止層を構成したため、Ｓｉ製ブロックに対する半導体処理により容易に電流阻止層を形成することができる。
また、本発明のうち請求項２４に係る実装用微小構造体によれば、電流阻止層を構成するＰ型半導体又はＮ型半導体として、Ｓｉ製ブロック直近のコンタクト層を用いることとしたため、電流阻止層の形成がより一層容易になると共に、構成の容易化や低コスト化が可能となる。
【図面の簡単な説明】
【図１】  本発明の実装用微小構造体の第１実施形態を示す製造説明図である。
【図２】  本発明の実装用微小構造体の第２実施形態を示す製造説明図である。
【図３】  本発明の実装用微小構造体の第３実施形態を示す製造説明図である。
【図４】  本発明の実装用微小構造体の第４実施形態を示す概略構成図である。
【図５】  本発明の実装用微小構造体の第５実施形態を示す概略構成図である。
【図６】  本発明の実装用微小構造体の第６実施形態を示す概略構成図である。
【図７】  本発明の実装用微小構造体の第７実施形態を示す構成図である。
【図８】  本発明の実装用微小構造体の第８実施形態を示す構成図である。
【図９】  本発明の実装用微小構造体の第９実施形態を示す構成図である。
【図１０】  素子実装技術の説明図である。
【図１１】  本発明の実装用微小構造体の第１０実施形態を示す製造説明図である。
【図１２】  本発明の実装用微小構造体の第１０実施形態を示す製造説明図である。
【図１３】  本発明の光伝送装置の第１実施形態を示す概略構成図である。
【図１４】  本発明の光伝送装置の第２実施形態を示す概略構成図である。
【符号の説明】
１はＳｉ製ブロック
２は面発光レーザ素子（化合物半導体素子）
３は柱状部
４はコンタクトホール
５は絶縁部
６はカソード電極
７はアノード電極
８はフォトダイオード（素子）
１１はＧａＡｓ基板
１２はエッチングストップ層
１３はｎコンタクト層
１４は面発光レーザエピタキシャル層
１５はｐコンタクト層
１６はＩｎＰ層
１７はＳｉ基板
１８はＧａＡｓ層
１９はＰｄ膜（金属膜）
２０は樹脂製接着剤（樹脂）
２２は中間層
２３は高抵抗層
２４は電流阻止層
２５はＡｌＧａＡｓ層
２６はＳｉＯ２層
２７は保持基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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