(57)【特許請求の範囲】
【請求項１】
１ビット信号を処理するための音声信号処理装置において、
１ビット信号を受け入れるための入力端と、
上記１ビット信号がｎ（ｎは１より大きい）ビット信号に変換されるように上記１ビット信号に所定のフィルタ特性を適用するためのフィルタ特性装置と、
上記フィルタ特性装置が出力するｎビット信号から、選択可能な閾値を減算するための減算器と、
上減算器が出力するｎビット信号の絶対値を決めるための絶対値装置と、
上記絶対値に従ってダイナミックス制御信号を生成するためのダイナミックス制御信号発生装置と、
上記１ビット信号に上記ダイナミックス制御信号を適用するダイナミックス制御装置と、
上記ダイナミックス制御された信号を１ビット信号に再量子化し、該再量子化された１ビット信号のノイズを整形するための再量子化及びノイズ整形装置と、
を有する音声信号処理装置。
【請求項２】
１ビット信号を処理するための音声信号処理装置において、
１ビット信号を受け入れるための入力端と、
上記１ビット信号がｎ（ｎは１より大きい）ビット信号に変換されるように上記１ビット信号に所定のフィルタ特性を適用するためのフィルタ特性装置と、
上記フィルタ特性装置が出力するｎビット信号の絶対値を決めるための絶対値装置と、
上記絶対値装置が出力するｎビット信号の絶対値に、所望の圧縮又は膨張に基づいた比率信号を乗算する乗算器で乗算された信号からダイナミックス制御信号を生成するためのダイナミックス制御信号発生装置と、
上記１ビット信号に上記ダイナミックス制御信号を適用するダイナミックス制御装置と、
上記ダイナミックス制御された信号を１ビット信号に再量子化し、該再量子化された１ビット信号のノイズを整形するための再量子化及びノイズ整形装置と、
を有する音声信号処理装置。
【請求項３】
上記フィルタ特性装置は上記音声信号のアナログ包絡線を示すｎビット信号を生成するためのローパスフィルタを含むことを特徴とする請求項２記載の音声信号処理装置。
【請求項４】
上記フィルタ特性装置は低周波数ノイズを除去するためのハイパスフィルタを含むことを特徴とする請求項３記載の音声信号処理装置。
【請求項５】
上記ｎビット信号のサンプリング率は上記入力端にて受け入れられた１ビット信号のサンプリング率に等しいことを特徴とする請求項２、３又は４記載の音声信号処理装置。
【請求項６】
更に上記絶対値装置が出力するｎビット信号の値を底２の対数に変換して、変換された信号を上記乗算器に供給する対数回路と、上記乗算器で乗算された上記底２の対数値を非対数値に変換して、変換された信号をダイナミックス制御装置に供給する逆対数回路とを含み、少なくとも上記ダイナミックス制御信号発生装置は上記底２の対数値に基づいて作動することを特徴とする請求項２から５のいずれか１項記載の音声信号処理装置。
【請求項７】
上記ダイナミックス制御装置は非対数値に基づいて作動することを特徴とする請求項６記載の音声信号処理装置。
【請求項８】
上記再量子化及びノイズ整形装置はデルタシグマ変調器を含むことを特徴とする請求項１から７のいずれか１項記載の音声信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、音声信号処理装置に関する。本発明の例は１ビット音声信号のダイナミックスの制御に関する。
【０００２】
【従来の技術】
アナログ信号を少なくともナイキスト率にてサンプリングし、ｍビット数によってそのサンプルの振幅をコード化することによって、アナログ信号をデジタル形式に変換することが知られている。こうして、もしｍ＝８なら、サンプルは正確な８ビットに量子化されると言うことができる。一般に、ｍは１に等しいか又はそれより大きい如何なるビット数であってよい。
【０００３】
只１ビットに量子化するために、“シグマデルタＡＤＣ”又は“デルタシグマＡＤＣ”として知られているアナログデジタル変換器（ＡＤＣ）を提供することが知られている。ここでは、“デルタシグマ”という用語を使用する。このようなＡＤＣは、例えば、１９９３年にテキサス・インスツルメント社より出版されたクレイグ・マーベン及びギリアン・エウエース著による「デジタル信号処理への簡単なアプローチ」（ＩＳＢＮ  ０−９０４．０４７−００−８）に記載されている。
【０００４】
図１を参照してそのようなＡＤＣの例を説明する。アナログ入力信号と１ビットの出力信号の積分値２（シグマ）の間の偏差１（デルタ）が１ビット量子化器３に供給される。出力信号は論理値０及び１のビットを含むが、それは、それぞれ実際値−１及び＋１を表す。積分器２は、そこに記憶された値がアナログ信号の値に従うように、１ビットの出力値を積算する。量子化器３は、１ビット生成される度に、１ビットだけ積算値を増加（＋１）又は減少（−１）する。ＡＤＣは非常に高いサンプリング率を必要とし、それによって出力ビットストリームの生成が許され、その積算値がアナログ信号に従う。
【０００５】
以下の説明及び特許請求の範囲にて使用されている用語“１ビット”信号は、デルタシグマＡＤＣによって生成されるような正確な１デジタルビットに量子化された信号を意味する。
【０００６】
【発明が解決しようとする課題】
音声信号を１ビットに量子化するとき、音声情報は量子化ノイズによって受け入れ難い程度に不明瞭化されため、量子化ノイズを適当に整形することが不可避であることが知られている。図２にノイズ整形を模式的に示す。ここに符号２１はノイズ整形を示し、符号２２は音声信号を示す。
【０００７】
音声信号のダイナミックスを制御することもまた知られている。ダイナミックスの制御は次の処理による信号のダイナミックレンジの制御を含む。
【０００８】
ａ）ダイナミックレンジの制限
ｂ）ダイナミック信号圧縮
ｃ）ダイナミック信号膨張
【０００９】
圧縮及び膨張は、信号にその信号の大きさに対応した利得ファクタを乗算することを含む。本発明はダイナミックス制御を１ビット音声信号に適用することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の１例によると、１ビット信号を受け入れるための入力端と、上記１ビット信号がｐ（ｐは１より大きい）ビット信号に変換されるように上記１ビット信号に所定のフィルタ特性を適用するための装置と、上記ｐビット信号の絶対値を決めるための装置と、上記絶対値に従ってダイナミックス制御信号を生成するための装置と、上記ダイナミックス制御信号を上記１ビット信号に適用させる装置と、上記ダイナミックス制御された信号を１ビット信号に再量子化し、該再量子化された１ビット信号のノイズを整形するためのデルタシグマ変調器と、を有する１ビット信号を処理するための音声信号処理装置が提供される。
【００１１】
こうして本発明によって１ビット信号のダイナミックス制御が提供される。
【００１２】
本発明の例において、上記ダイナミックス制御信号発生装置は、上記ｐビット信号より底２の対数を形成する装置と、上記ｐビット信号の対数に圧縮率又は膨張率を乗算する装置と、その逆対数を形成して上記ダイナミックス制御信号を生成する装置とを含む。
【００１５】
本発明をより良く理解するために、以下に本発明の例として添付の図面を参照して説明する。ここで説明される回路はデジタルのクロックされた回路である。クロッキング装置は当業者に周知であり、簡略化のために図示していない。
【００１６】
【発明の実施の形態】
図３を参照して説明する。音声信号のダイナミックスの制御は対数領域にて模式的に示されている。線３３は信号の伝達関数を示し、入力値ｘは出力値ｙに等しい、即ち、ダイナミックス制御に供されていない。入力信号の圧縮及び膨張では、伝達関数の傾斜は変化する。圧縮の場合、傾斜ｄｘ／ｄｙは符号３０にて示すように減少する。膨張の場合、傾斜ｄｘ／ｄｙは符号３２にて示すように増加する。制限３１の場合、出力信号の値は設定値を超えて増加することは許されない。更に、符号３４にて示すように、入力信号値を設定された閾値より小さな値に抑制することが知られており、これは“コア化”として知られている処理である。
【００１７】
良く知られているように、圧縮及び膨張は入力信号の振幅の絶対値に依存してなされる。即ち、傾斜の変化は入力信号の振幅又は信号の包絡線に依存する。伝達関数の傾斜の変化は、例えば、入力信号を増幅する増幅器の利得の変化に対応する。デジタル領域では、それは、デジタル信号値に所望の利得の変化を示す係数を乗算することに対応する。
【００１８】
図４を参照すると、本発明の例の概略が示されている。図４には例として圧縮のみを示す。本発明の好ましい例は、また、膨張器、及び／又は制限器及び／又はコア器を含む。
【００１９】
圧縮器は１ビット音声信号を受け入れるための入力端４０を含む。１ビット信号は包絡線検出器４１、４２、４３に供給され、そこで１ビット信号の包絡線が検出される。図４に示すように、包絡線検出器はローパスフィルタ４１とハイパスフィルタ４２を含むバンドパスフィルタと絶対値回路４３とを含む。ローパスフィルタ及びハイパスフィルタは、図示の順番に配列されてよいが、逆の順番に配列されてもよい。ローパスフィルタは主として１ビット信号によって表されるアナログ音声信号の包絡線を検出する。ローパスフィルタはまた、１ビット信号をｎビット形式に変換する。このｎビット信号は符号付きのサンプル値によって表される。ハイパスフィルタ４２は低周波数のノイズを除去する。絶対値回路は符号付きの値を絶対値に変換する。（これはアナログ領域における音声信号の整流化に対応する。）包絡線検出器の出力は、ｎビットの絶対値信号である。ここでｎは１より大きく、例えば、１３ビットである。ｎビット信号のサンプリング率は１ビット信号のサンプリング率（例えば、２．８２２４ＭＨｚ）に等しく、それによって音声信号のピークの正確な測定が可能となる。
【００２０】
対数回路４４はｎビット信号を底２の対数に変換する。時定数回路４５は音声信号の振幅の絶対値の変化に応答して迅速な攻撃及び遅い崩壊を提供するように構成されている。ｎビット乗算器４６は、音声信号の包絡線の値に音声信号の所望の圧縮に依存した率を乗算する。この積は、逆対数回路４７にて逆対数演算に供され、圧縮制御信号が生成され、この圧縮制御信号は１ビット乗算器４８にて当初の１ビット信号に適用される。１ビット信号は遅延器５０を経由して乗算器に供給される。この遅延器は、回路４１〜４７を経由する間の処理遅延に対応した遅延値を有する。１ビット信号のビットはそれぞれ＋１及び−１を表す。１ビット乗算器は、ｎビット信号を否定（１ビット信号＝−１）し又は通過（１ビット信号＝＋１）させる。その結果として得られたｎビットの積はデルタシグマ変調器４９にて１ビット形式に変換されるが、このデルタシグマ変調器は図２に示すように、量子化ノイズを整形する。
【００２１】
図３に示すように、圧縮は、好ましくは、入力信号の振幅が閾値より大きい所定の範囲に亘ってのみ実施される。この範囲を決めるために、フィルタ４１、４２と絶対値回路４３の間に減算器５２が設けられる。調整可能な閾値Ｔｈがｎビット音声信号より減算される。結果として得られる符号が負の信号値は絶対値回路４３によって除去される。遅延器５０は、１ビット信号を１ビット乗算器４８における圧縮制御信号に同期させるから、圧縮は閾値より大きい振幅の絶対値を有する１ビット信号の部分でのみ実行される。
【００２２】
信号膨張器は図４の圧縮器と同様であるが、乗算器４６に適用される比率信号のみが異なる。
【００２３】
制限器又はコア器は、簡単に且つ適当に最上位ビットゼロを作る（制限器）ことによって又は最下位ビットゼロを作る（コア器）ことによって、デジタル装置内に容易に設けることができる。
【００２４】
図５を参照すると、ＬＯＧ回路４４が示されている。このＬＯＧ回路は入力信号より正確な底２の対数を生成しないが、その代わりに図１０に示すような底２の対数の区分的線形近似を生成する。
【００２５】
ＬＯＧ回路は絶対値回路４３よりｎビット音声信号のビットＡ〜Ｍ（ｎ＝１３）を受け入れる。絶対値回路４３は、ｎビットを符号ビットＳによって排他的オア演算する例えば、１３個の排他的オアゲート４３’を含む。ｎビットＡ〜Ｍは直列のシフト回路５６〜６１の各入力端に並列に供給され、これらのシフト回路はシフト制御回路５５の制御下にてビットを選択的に移動させる。シフト制御回路５５は又、底２の対数のＭＳＢを生成する。図示の例では、シフト回路はマルチプレクサを含むが、それらはシフトレジスタであってよい。
【００２６】
図５ではシフト制御回路５５の入力端に符号Ｐ、Ｑ、Ｒ、Ｓ、Ｔ及びＵが付されている。もし或る入力端のシフト制御信号が論理１であるなら、シフト回路は最上位ビット（ＭＳＢ）（シフト回路の上端）方向に１位置だけビット移動する。もしシフト制御信号が論理ゼロであるなら、移動はない。シフト制御によって、連続するシフト回路内のビットが各シフト回路のＭＳＢ方向に１位置移動し、最後に論理１ビットがシフト回路のＭＳＢ段（最上位段）の１つの出力端にて現れる。そのようなシフト回路より下流のシフト回路では移動は不可能となる。シフト制御回路はそのような直列のシフト回路の１つの位置を復号化し、それによってＬＯＧ近似の３つのＭＳＢ（ｕ、ｖ、ｗ）を生成する。
【００２７】
図５を参照して詳細に説明する。シフト回路の各段はマルチプレクサとシフト制御入力端とを有し、マルチプレクサは１ビットを受け入れるように接続された１つの入力端（符号０）と次の下位のビットに接続された他の入力端（符号１）とを含む。もしシフト制御が論理ゼロなら、入力端０のビットは出力端Ｍに導かれる。もし制御入力端が１なら、次に下位のビットが出力端Ｍに導かれ、こうしてビットはＭＳＢ方向に１位置移動する。最下位ビットＭはシフト回路５６の最下端のマルチプレクサの入力端０に供給される。最下端のマルチプレクサの各々の入力端１は符号ゼロの入力端よりゼロを受け入れる。
【００２８】
シフト制御回路は、図９の表１に設定された真理表を実行する。この真理表は符号ビットがゼロであると仮定している。表１の“シフト制御”は、表１の“対数回路の入力”に与えられた入力ビットＡ〜Ｍの値の各々に対してシフト制御信号Ｐ〜Ｕの値を設定する。明らかなようにＰ〜Ｕの値は、値１であるＭＳＢの入力ビットＡ〜Ｍにおける位置に関係する。もしＰ〜Ｕの全てが０なら、これらのシフト回路ではビット移動は起きない。もしＰ＝１であり且つその他Ｑ〜Ｕが全て０なら、シフト回路５６にて１つのビット移動が起きる。もしＰ＝１且つＱ＝１なら、シフト回路５６、５７の各々にて１位置のビット移動が起きる。以下同様である。
【００２９】
出力端における動作は表１の“対数回路の出力”の欄に示されている。ここで、表の欄にはシフト制御の出力ｕ、ｖ、ｗが付され最終のシフト回路６１の出力ｘ、ｙ、ｚ及びｚ１〜ｚ９が付されている。
【００３０】
図６の逆対数回路は、表２に示すように、図５の対数回路と反対の方法で動作する。逆対数回路はシフト回路６６〜７１を含み、シフト回路はシフト回路５６〜６１のマルチプレクサと同様なマルチプレクサを含む。マルチプレクサは論理１のシフト制御信号に応答して最下位ビット（ＬＳＢ）方向にビット移動する。ＭＳＢマルチプレクサはその入力端１に論理０を受ける。逆対数回路のシフト制御回路７２は簡略化され、符号Ｐ’〜Ｕ’が付されたシフト制御出力端と対数回路の出力端ｕ、ｖ、ｗに対応した入力端ｕ’ｖ’ｗ’を有する。シフト制御回路７２は表３の真理表を実行するが、これは表１の対数回路のシフト制御表と同様である。
【００３１】
図７を参照して説明する。デルタシグマ変調器（ＤＳＭ）４９及び１ビット乗算器４８の例が示されている。１ビット乗算器は１組のｎ個の排他的オアゲートであってよく、ｎビット信号の各ビットに対して１つの排他的オアゲートが設けられ、各ゲートはインバータ４８２を経由して１ビット信号に接続された入力端を有する。図７はそのような排他的オアゲート４８１の１つだけを示す。
【００３２】
ＤＳＭは一般に図１に示したＡＤＣと同様な態様にてデジタル領域にて作動する。ＤＳＭは量子化器Ｑを含み、この量子化器はｎビット信号を１ビット形式に変換する。この量子化器は閾値ゼロを有する比較器であってよい。量子化器Ｑからの１ビット出力信号は、１ビット／ｎビット変換器９６を経由して減算器７０にフィードバックされ、１ビット出力信号のｎビットバージョンとｎビット入力信号との間の偏差を生成する。ＤＳＭは当業者に既知の図示しないクロック装置によって２．８２２４ＭＨｚにて、即ち、当初の入力１ビット信号及びｎビット信号と同一のサンプリング率にて、クロックされる。
【００３３】
ＤＳＭの他の要素はノイズ整形フィルタを形成する。これらの要素は、直列の積分器及び係数乗算器７１〜７６と積分器７７を含む。積分器及び乗算器７１〜７６と積分器７７の出力は、加算器９０〜９５にて合算され、量子化器Ｑに付与するために１ビット出力信号が生成される。積分器／乗算器の中の１つ７１のみが詳細に示されている。これは、１サンプル期間遅延器によって形成された積分器７１’及び加算器とそれに続く係数乗算器７９を含む。乗算器の入力は加算器９０に傍受される。要素７２〜７６は要素７１と同様であるが、要素７１〜７６の乗算器によって付与される係数はそれぞれ、１／２、１／４、１／８、１／１６、１／３２、１／６４である点が異なる。要素７７は乗算器なしの積分器である。
【００３４】
説明の最後に図８に、図４のローパスフィルタ４１、ハイパスフィルタ４２及び絶対値回路４３の例を示す。もし図８の絶対値回路が使用されるなら、図５の絶対値回路は不要である。図８にはクロック装置は示されていない。１ビット入力信号は６４×４４．１ＭＨｚのサンプリング率を有し、ｎビット出力信号は同一のサンプリング率を有する。
【００３５】
以上、本発明の実施の形態について詳細に説明してきたが、本発明は上述の例に限ることなく本発明の要旨を逸脱することなく他の種々の構成が採り得ることは当業者にとって容易に理解されよう。
【００３６】
【発明の効果】
本発明によると、ダイナミックス制御を１ビット信号に適用することができる利点がある。
【図面の簡単な説明】
【図１】１ビットのアナログデジタル変換器の簡略化されたブロック図である。
【図２】１ビット信号のノイズ整形を説明する説明図である。
【図３】音声信号に適用される様々なダイナミックス制御の伝達関数を説明する説明図である。
【図４】本発明の例による１ビット信号のダイナミックス制御のための回路図である。
【図５】本発明の１例のｐビット信号より底２の対数を形成するための対数回路図のブロック図である。
【図６】図５の対数回路に対応した逆対数回路のブロック図である。
【図７】ｐビット信号を１ビット信号に再量子化するための図４のデルタシグマ変調器のブロック図である。
【図８】図４の回路に使用されるローパスフィルタ、絶対値回路及びハイパスフィルタのブロック図である。
【図９】真理表の例を示す図である。
【図１０】図５の対数回路の伝達関数を示す図である。
【符号の説明】
１…偏差、  ２…積分値、積分器、  ３…量子化器、  ２１…ノイズ整形、  ２２…音声信号、  ３０…圧縮、  ３１…制限、  ３２…膨張、  ３３…伝達関数、  ３４…コア化、  ４０…入力端、  ４１…包絡線検出器、ローパスフィルタ、  ４２…包絡線検出器、ハイパスフィルタ、  ４３…包絡線検出器、絶対値回路、  ４３’…排他的オアゲート、  ４４…ＬＯＧ回路、  ４５…時定数回路、４６…乗算器、  ４７…逆対数回路、  ４８…乗算器、  ４９…ＤＳＭ、  ５０…遅延器、  ５２…減算器、  ５５…シフト制御回路、  ５６，５７，５８，５９，６０，６１…シフト回路、  ６６，６７，６８，６９，７０，７１…シフト回路、  ７０…減算器、  ７２…シフト制御回路（図６）、  ７１，７２，７３，７４，７５，７６…係数乗算器、  ７７…積分器、  ７９…係数乗算器、  ９０，９１，９２，９３，９４，９５…加算器、  ９６…変換器
【図１】
0004058176.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004058176.tif 000008
【図８】
0004058176.tif 000009
【図９】
0004058176.tif 000010
【図１０】
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