(57)【特許請求の範囲】
【請求項１】
下部電極と、キャパシタ誘電膜を介して前記下部電極上に設けられた上部電極とを有するシリンダ型キャパシタを備えた半導体装置の製造方法であって、前記下部電極を形成する際に、
半導体基板上に、順次、第１の絶縁膜、第２の絶縁膜、及び第３の絶縁膜を成膜する工程と、
前記第３の絶縁膜と前記第２の絶縁膜とをエッチングして、前記第３の絶縁膜及び前記第２の絶縁膜を貫通する予備ホールを形成する工程と、
前記第１の絶縁膜上、前記第３の絶縁膜上及び前記予備ホールのホール壁に沿って、第１の導電膜を成膜する工程と、
前記第１の導電膜をエッチングして、下端開口から上端開口に向かって内側中空部の口径が拡大する筒状サイドウォールを前記予備ホールのホール壁に沿って形成する工程と、
前記サイドウォールをマスクとして、コンタクトホールを前記第１の絶縁膜に形成するコンタクトホール形成工程と、
前記コンタクトホールの内部及び前記サイドウォールの内側中空部を、導電性物質で埋め込んで、コンタクトプラグに連続して埋め込み部を形成する工程と
を有することを特徴とするキャパシタを備えた半導体装置の製造方法。
【請求項２】
下部電極と、キャパシタ誘電膜を介して前記下部電極上に設けられた上部電極とを有するシリンダ型キャパシタを備えた半導体装置の製造方法であって、前記下部電極を形成する際に、
半導体基板上に、順次、第１の絶縁膜、第２の絶縁膜、及び第３の絶縁膜を成膜する工程と、
前記第３の絶縁膜と前記第２の絶縁膜とをエッチングして、前記第３の絶縁膜及び前記第２の絶縁膜を貫通する予備ホールを形成する工程と、
前記第１の絶縁膜上、前記第３の絶縁膜上及び前記予備ホールのホール壁に沿って、第１の導電膜を成膜する工程と、
前記第１の導電膜をエッチングして、下端開口から上端開口に向かって内側中空部の口径が拡大する筒状サイドウォールを前記予備ホールのホール壁に沿って形成する工程と、
前記サイドウォールをマスクとして、コンタクトホールを前記第１の絶縁膜に形成するコンタクトホール形成工程と、
前記コンタクトホール形成工程に続いて、更に、前記コンタクトホール、次いで前記サイドウォールの内側中空部を導電性物質で埋め込んで、コンタクトプラグに連続して埋め込み部を形成する工程と、
前記第３の絶縁膜を除去し、前記埋め込み部と前記サイドウォールを露出させる工程と、
第４の絶縁膜を全面に成膜する工程と、
次いで前記サイドウォール周りの前記第４の絶縁膜と前記第２の絶縁膜とを除去して、前記サイドウォールの外側面及び前記埋め込み部の上面を露出させる凹部を前記第４の絶縁膜と前記第２の絶縁膜に形成する工程と、
第２の導電膜を前記第４の絶縁膜上、前記凹部の壁面と底面、前記サイドウォールの外側面及び前記埋め込み部の上面に成膜し、次いで、平坦化して前記第４の絶縁膜上の前記第２の導電膜を除去する一方、前記凹部の壁面と底面、前記サイドウォールの外側面、前記埋め込み部の上面に前記第２の導電膜を残留させ、前記第２の導電膜からなる薄膜を形成する工程と、
エッチングにより前記第４の絶縁膜を除去し、前記第１の絶縁膜を貫通する前記コンタクトプラグ上に形成された柱部と、前記柱部の外側に離隔して設けられた前記薄膜からなる筒部と、前記柱部の下端から前記第１の絶縁膜上を前記筒部の下端に半径方向に延在する前記薄膜からなる板状連結部とを有する前記下部電極を形成する工程と
を有することを特徴とするキャパシタを備えた半導体装置の製造方法。
【請求項３】
下部電極と、キャパシタ誘電膜を介して前記下部電極上に設けられた上部電極とを有するシリンダ型キャパシタを備えた半導体装置の製造方法であって、前記下部電極を形成する際に、
半導体基板上に、順次、第１の絶縁膜、第２の絶縁膜、及び第３の絶縁膜を成膜する工程と、
前記第３の絶縁膜と前記第２の絶縁膜とをエッチングして、前記第３の絶縁膜及び前記第２の絶縁膜を貫通する予備ホールを形成する工程と、
前記第１の絶縁膜上、前記第３の絶縁膜上及び前記予備ホールのホール壁に沿って、第１の導電膜を成膜する工程と、
前記第１の導電膜をエッチングして、下端開口から上端開口に向かって内側中空部の口径が拡大する筒状サイドウォールを前記予備ホールのホール壁に沿って形成する工程と、
前記第３の絶縁膜を除去し、前記サイドウォールを露出させる工程と、
第４の絶縁膜を全面に成膜し、次いで前記サイドウォール周りの前記第４の絶縁膜と前記第２の絶縁膜とをエッチングして、前記サイドウォールの内側面及び外側面を露出させる凹部を前記第４の絶縁膜と前記第２の絶縁膜に形成し、コンタクトホールを第１の絶縁膜に形成する凹部／コンタクトホール形成工程と、
前記凹部／コンタクトホール形成工程に続いて、更に、第２の導電膜を前記第４の絶縁膜上、前記凹部の壁面と底面、前記サイドウォールの内側面と外側面に成膜し、同時に前記コンタクトホール、次いで前記サイドウォールの内側中空部の中心部に内側中空部に沿って下方に延びる小凹部を形成するようにして内側中空部を埋め込んで、コンタクトプラグに連続して埋め込み部を形成する工程と、
平坦化して前記第４の絶縁膜上の前記第２の導電膜を除去する一方、前記凹部の壁面と底面、前記サイドウォールの内側面と外側面に前記第２の導電膜を残留させ、前記第２の導電膜からなる薄膜を形成する工程と、
エッチングにより前記第４の絶縁膜を除去し、前記第１の絶縁膜を貫通する前記コンタクトプラグ上に形成された柱部と、前記柱部の外側に離隔して設けられた前記薄膜からなる筒部と、前記柱部の下端から前記第１の絶縁膜上を前記筒部の下端に半径方向に延在する前記薄膜からなる板状連結部とを有する前記下部電極を形成する工程と
を有することを特徴とするキャパシタを備えた半導体装置の製造方法。
【請求項４】
前記第１の導電膜及び前記第２の導電膜がリンをドープした非晶質シリコン（アモルファスシリコン）からなることを特徴とする請求項２から３のいずれか１項に記載のキャパシタを備えた半導体装置の製造方法。
【請求項５】
前記第１の絶縁膜がシリコン酸化膜であり、前記第２の絶縁層がシリコン窒化膜であり、前記第３の絶縁層がシリコン窒化膜であり、前記第４の絶縁層がＢＰＳＧ膜であることを特徴とする請求項１から３のいずれか１項に記載のキャパシタを備えた半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、キャパシタを備えた半導体装置の製造方法に関し、更に詳細には、１つのセルが平面上を占める面積（以下、セル面積という）が小さくかつ電極構造が安定した、キャパシタを備えた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の微細化に伴い、ＤＲＡＭなどの集積度を高めることが要請されているので、メモリセルに設けられるキャパシタ素子も縮小することが必要で、これに伴いキャパシタ素子の一方の電極である下部電極（記憶ノード）の面積は、世代の進行に伴って徐々に縮小されている。
しかし、メモリセルからデータを安定的に読み出したり、ソフトエラーを防止したりするためには、所定のキャパシタ容量を確保しなければならない。
このため、キャパシタのセル面積当たりの容量値を如何にして上げるかが、集積化を進める上で重要な課題となっている。
【０００３】
キャパシタのセル面積当たりの容量値を上げるために、一つには、下部電極の高さを高くすることである。
しかし下部電極を高くしていくと、チップ内に大きな高低差が生じて、アスペクト比が大きくなって、このような大きなアスペクト比のコンタクトを形成するには困難が伴う。
従って、従来から、下部電極の実効表面積の増大を図る観点で研究が進められ、様々な形状の下部電極が検討されている。
【０００４】
下部電極の実効表面積を増大するやり方の一つとして、円筒型の下部電極を挙げることができる。また円筒形を改良し、内部にフィン構造を備えた円筒型の下部電極（特開平９−１０２５８９号公報）がある。
図９に特開平９−１０２５８９号公報に開示のキャパシタを備えた半導体装置５０を示す。
キャパシタを備えた半導体装置５０は、下部電極（記憶ノード）５８が、図９に示すように、支柱体５８ａ、底体５８ｂ、壁体５８ｃ及びフィン５８ｄから構成されている。
支柱体５８ａは、エッチストッパ層５６及び層間絶縁膜５４を貫通するコンタクトホールを埋め込んで、半導体基板５２から上方向に延びており、底体５８ｂはエッチストッパ層５６上に支柱体５８ａに接続して横方向に延びている。
また、壁体５８ｃは底体５８ｂの周縁部から上方向に延びており、フィン５８ｄは壁体５８ｃに直交して壁体５８ｃの上部から突出し、支柱体５８ａの方向へ延びている。
【０００５】
また下部電極の実効表面積を増大する別のやり方として、更にツリー型と呼ばれる構造（特開平１０−７９４８５号公報）を挙げることができる。
特開平１０−７９４８５号公報に開示のツリー型の一例として、キャパシタを備えた半導体装置６０を図１０（ａ）に示す。
図１０（ａ）では、下部電極（記憶ノード）７０は、エッチング保護層６４及び平坦化絶縁層６２を貫通するコンタクトホールを埋め込んで上方向に延びるコンタクトプラグ及びその延長部として設けられているトランクを形成するトランク状ポリシリコン層６６と、トランク状ポリシリコン層６６に直交してトランク状ポリシリコン層６６から突出した鍵状のブランチ状ポリシリコン層６８とから構成されている。
【０００６】
キャパシタを備えた半導体装置５０及び６０は、それぞれ、上述のように下部電極を構成することで、下部電極の表面積が増大して、所要のキャパシタ容量を維持しつつ、最も小さいセル面積を実現している。
【０００７】
また、特開平１０−７９４８５号公報では、更に図１０（ｂ）に示すようなツリー構造持った、キャパシタを備えた半導体装置６１も提案されている。
キャパシタを備えた半導体装置６１は、トランク状ポリシリコン層６６の形状が、キャパシタを備えた半導体装置６０と異なることを除いて、キャパシタを備えた半導体装置６０と同じ構成をしている。
即ち、キャパシタを備えた半導体装置６１では、トランク状ポリシリコン層６６が、図１０（ｂ）に示すように、中空のＵ字型をしており、かつ上端部で、Ｕ字型に直交して突出した構造をしている。
キャパシタを備えた半導体装置６１は、上述のように下部電極を構成することで、半導体装置６０と比較して、更に下部電極の表面積が増大して、同じセル面積で、より大きいキャパシタ容量を有することが可能である。
【０００８】
【発明が解決しようとする課題】
しかし、ＤＲＡＭの集積度を上げるためには、更にセル面積を小さくすることが求められているが、図９で示した、特開平９−１０２５８９号公報の円筒形のキャパシタを備えた半導体装置５０では、内壁にフィン構造を有するため、セル面積を更に縮小することができないという問題があった。
一方、図１０（ａ）で示した、特開平１０−７９４８５号公報のツリー構造のキャパシタを備えた半導体装置６０では、製造過程で、ツリー状をした下部電極を支柱の一点で支える工程が存在し、構造的に不安定であるという問題があった。
また、特に図１０（ｂ）で示した、キャパシタを備えた半導体装置６１は、構造が複雑であり、セル面積が更に縮小された現在では、加工が難しいという問題があった。
【０００９】
そこで、本発明の目的は、従来より小さいセル面積で、かつ構造が安定したキャパシタを備えた半導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】
ところで、下部電極を形成する際には、下部電極とソース又はドレイン拡散層を連結するコンタクトホールを形成して、コンタクトプラグを形成する工程があるが、セル面積を更に小さくするためには、より小径のコンタクトプラグを形成する必要がある。
即ち、コンタクトホールを形成するためにレジストパターニングする際に、下層にあるビット線又はワード線に対する位置合わせずれを生じることが考えられる。
位置合わせずれを生ずることにより、コンタクトプラグとワード線又はビット線との距離が狭まり、絶縁耐圧が低下して、本来、絶縁されるべきコンタクトプラグとワード線又はビット線とがショートする恐れがある。
このため、コンタクトプラグとワード線又はビット線との間に、合わせ余裕が必要であるため、太径のコンタクトプラグはセルの微細化を阻害し、小径のコンタクトプラグが必要とされている。
【００１１】
ツリー構造では、下部電極のツリー支柱体或いはトランクをコンタクトプラグ上に延長した一体構造として形成している。
下部電極の面積を広くするためには、ツリー支柱体とトランクを太くすることが必要であるが、これではコンタクトプラグが太くなり、好ましくない。
【００１２】
そこで、本発明者は、上記課題を解決するために、コンタクトホール附近に、下部電極として円筒形のサイドウォールを形成し、サイドウォールをマスクとして利用することを考えた。
即ち、コンタクトホール附近に導電性物質からなる円筒形で可能な限り大きいサイドウォールを形成し、広い面積を有することにより、単位セル面積当たりのキャパシタ容量を増やす。
一方で、サイドウォールをマスクとして、コンタクトホールを開口することにより、従来のレジストマスクを使ったパターニングによるエッチングでは形成できない小径のコンタクトホールを形成し、小さいセル面積に対応させる。
また、サイドウォールの内側を導電性物質で埋め込むことにより、構造的により安定した下部電極を形成することを考えた。
【００１６】
そこで、上記目的を達成するために、上述の知見に基いて、本発明に係るキャパシタを備えた半導体装置の製造方法は、下部電極と、キャパシタ誘電膜を介して下部電極上に設けられた上部電極とを有するシリンダ型キャパシタを備えた半導体装置の製造方法であって、下部電極を形成する際に、
半導体基板上に、順次、第１の絶縁膜、第２の絶縁膜、及び第３の絶縁膜を成膜する工程と、
第３の絶縁膜と第２の絶縁膜とをエッチングして、第３の絶縁膜及び第２の絶縁膜を貫通する予備ホールを形成する工程と、
第１の絶縁膜上、第３の絶縁膜上及び予備ホールのホール壁に沿って、第１の導電膜を成膜する工程と、
第１の導電膜をエッチングして、下端開口から上端開口に向かって内側中空部の口径が拡大する筒状サイドウォールを予備ホールのホール壁に沿って形成する工程と、
サイドウォールをマスクとして、コンタクトホールを第１の絶縁膜に形成するコンタクトホール形成工程と、
コンタクトホールの内部及びサイドウォールの内側中空部を、導電性物質で埋め込んで、コンタクトプラグに連続して埋め込み部を形成する工程と
を有する。
【００１７】
本発明方法によれば、サイドウォールをマスクとしてコンタクトホールを開口するため、コンタクトホールの口径はサイドウォールの下端開口の口径と同じである。
また、筒部及び連結部を構成する薄膜は第２の導電膜であり、筒部、連結部、サイドウォールの外側面及び埋め込み部の上面に連続して形成されている。
【００１８】
本発明方法の好適な実施態様では、コンタクトホール形成工程に続いて、更に、
コンタクトホール、次いでサイドウォールの内側中空部を導電性物質で埋め込んで、コンタクトプラグに連続して埋め込み部を形成する工程と、
第３の絶縁膜を除去し、埋め込み部とサイドウォールを露出させる工程と、
第４の絶縁膜を全面に成膜する工程と、
次いでサイドウォール周りの第４の絶縁膜と第２の絶縁膜とを除去して、サイドウォールの外側面及び埋め込み部の上面を露出させる凹部を第４の絶縁膜と第２の絶縁膜に形成する工程と、
第２の導電膜を第４の絶縁膜上、凹部の壁面と底面、サイドウォールの外側面及び埋め込み部の上面に成膜し、次いで、平坦化して第４の絶縁膜上の第２の導電膜を除去する一方、凹部の壁面と底面、サイドウォールの外側面、埋め込み部の上面に第２の導電膜を残留させ、第２の導電膜からなる薄膜を形成する工程と、
エッチングにより第４の絶縁膜を除去し、第１の絶縁膜を貫通するコンタクトプラグ上に形成された柱部と、柱部の外側に離隔して設けられた薄膜からなる筒部と、柱部の下端から第１の絶縁膜上を筒部の下端に半径方向に延在する薄膜からなる板状連結部とを有する下部電極を形成する工程と
を有する。
【００１９】
また、本発明に係る別のキャパシタを備えた半導体装置の製造方法は、下部電極と、キャパシタ誘電膜を介して下部電極上に設けられた上部電極とを有するシリンダ型キャパシタを備えた半導体装置の製造方法であって、下部電極を形成する際に、
半導体基板上に、順次、第１の絶縁膜、第２の絶縁膜、及び第３の絶縁膜を成膜する工程と、
第３の絶縁膜と第２の絶縁膜とをエッチングして、第３の絶縁膜及び第２の絶縁膜を貫通する予備ホールを形成する工程と、
第１の絶縁膜上、第３の絶縁膜上及び予備ホールのホール壁に沿って、第１の導電膜を成膜する工程と、
第１の導電膜をエッチングして、下端開口から上端開口に向かって内側中空部の口径が拡大する筒状サイドウォールを予備ホールのホール壁に沿って形成する工程と、
第３の絶縁膜を除去し、サイドウォールを露出させる工程と、
第４の絶縁膜を全面に成膜し、次いでサイドウォール周りの第４の絶縁膜と第２の絶縁膜とをエッチングして、サイドウォールの内側面及び外側面を露出させる凹部を第４の絶縁膜と第２の絶縁膜に形成し、コンタクトホールを第１の絶縁膜に形成する凹部／コンタクトホール形成工程と、
凹部／コンタクトホール形成工程に続いて、更に、第２の導電膜を第４の絶縁膜上、凹部の壁面と底面、サイドウォールの内側面と外側面に成膜し、同時にコンタクトホール、次いでサイドウォールの内側中空部の中心部に内側中空部に沿って下方に延びる小凹部を形成するようにして内側中空部を埋め込んで、コンタクトプラグに連続して埋め込み部を形成する工程と、
平坦化して第４の絶縁膜上の第２の導電膜を除去する一方、凹部の壁面と底面、サイドウォールの内側面と外側面に第２の導電膜を残留させ、第２の導電膜からなる薄膜を形成する工程と、
エッチングにより第４の絶縁膜を除去し、第１の絶縁膜を貫通するコンタクトプラグ上に形成された柱部と、柱部の外側に離隔して設けられた薄膜からなる筒部と、柱部の下端から第１の絶縁膜上を筒部の下端に半径方向に延在する薄膜からなる板状連結部とを有する下部電極を形成する工程と
を有する。
【００２０】
本発明方法によれば、サイドウォールをマスクとしてコンタクトホールを開口するため、コンタクトホールの口径はサイドウォールの下端開口の口径と同じである。
また、筒部及び連結部を構成する薄膜は第２の導電膜であり、筒部、連結部、サイドウォールの内側面と外側面及び埋め込み部に連続して形成されている。
【００２２】
好適には、第１の導電膜及び第２の導電膜がリンをドープした非晶質シリコン（アモルファスシリコン）からなる。
また、好適には、第１の絶縁膜がシリコン酸化膜であり、第２の絶縁層がシリコン窒化膜であり、第３の絶縁層がシリコン窒化膜であり、第４の絶縁層がＢＰＳＧ膜である。
【００２３】
【発明の実施の形態】
以下に、実施形態例を挙げ、添付図面を参照して、本発明の実施の形態を具体的かつ詳細に説明する。
キャパシタを備えた半導体装置の形態例１
本形態例は、本発明製法を適用するキャパシタを備えた半導体装置の形態の一例であって、図１は本形態例のキャパシタを備えた半導体装置の基板断面図である。
本形態例のキャパシタを備えた半導体装置１０は、図１に示すように、シリコン酸化膜１２に形成されたリンをドープした非晶質シリコンからなる下部電極（記憶ノード）１８と、キャパシタ誘電膜４４を介して下部電極１８上に設けられた上部電極（プレート電極）４６とを有するシリンダ型キャパシタを備えた半導体装置である。
本形態例のキャパシタを備えた半導体装置１０では、下部電極１８が、膜厚５００ｎｍのシリコン酸化膜１２を貫通する直径１００ｎｍのコンタクトプラグ４０上に形成された高さ６００ｎｍ、外径０．２４μｍの柱部２０と、柱部２０の外側に離隔して設けられた０．３μｍ×０．８μｍφの楕円形の筒部２２と、柱部２０の下端からシリコン酸化膜１２上を筒部２２の下端に半径方向に延在する板状連結部２４から構成されている。
【００２４】
柱部２０は、コンタクトプラグ４０の直径と同じ大きさの下端開口から上端開口に向かって内側中空部の口径が拡大する筒状サイドウォール２６と、サイドウォール２６の内側中空部を埋め込み、コンタクトプラグ４０に連続する埋め込み部２８と、埋め込み部２８の上面並びにサイドウォール２６の上面及び外側面に沿って形成された膜厚５０ｎｍの薄膜３０とを有している。
【００２５】
連結部２４及び筒部２２が、薄膜３０の延長部として形成されている。
また、ＯＮＯ膜（二酸化珪素／窒化珪素／二酸化珪素）等からなるキャパシタ誘電膜４４が薄膜３０上に形成されている。
更に、筒部２２の外側にシリコン酸化膜１２上に成膜されたシリコン窒化膜１４上及びキャパシタ誘電膜４４上に、Ｐ等を添加したポリシリコン膜やα−シリコン膜などからなる上部電極４６が成膜されている。
【００２６】
本形態例のキャパシタを備えた半導体装置１０は、同じセル面積であっても柱部２０の体積を大きくとることにより、表面積を広くできるので、小さいセル面積で大きなキャパシタ容量を有することが可能である。また、下部電極１８が、柱部２０、筒部２２及び連結部２４からなる簡単な構造であり、またサイドウォール２６の内側中空部が埋め込み部２８として埋め込まれているため、安定した構造をしている。更に、小径のコンタクトプラグ４０を有しているため、セル面積がより小さいキャパシタに対応することが可能である。
【００２７】
キャパシタを備えた半導体装置の製造方法の実施形態例１
本実施形態例は、本発明に係るキャパシタを備えた半導体装置の製造方法を上述の半導体装置１０に適用した実施形態の一例であって、図３（ａ）から図６（ｏ）はそれぞれ本実施形態例の各工程の基板断面図である。
先ず、図３（ａ）に示すように、トランジスタ等の素子が形成されている基板（図示せず）上に、バイアス−ＥＣＲ（電子サイクロトロン共鳴）プラズマＣＶＤ法（以下、単にＥＣＲ法と言う）を用いて、膜厚５００ｎｍのシリコン酸化膜１２を成膜する。
成膜条件
原料ガス流量：ＳｉＨ4／Ｏ2／Ａｒ＝６０／６６／１００ｓｃｃｍ
チャンバー内圧力            ：０．２Ｐａ
μ波（２．４５ＧＨｚ）パワー：２０００Ｗ
ＲＦパワー                  ：２０００Ｗ
成膜温度                    ：３００℃
【００２８】
次に、化学的機械研磨法（以下、ＣＭＰ法と言う）により、シリコン酸化膜１２を平坦化する。
平坦化の条件
研磨プレート回転数    ：２０ｒｐｍ
ウエハ保持試料台回転数：２０ｒｐｍ
研磨圧力              ：５００ｇｆ／ｃｍ2
研磨液                ：シリカ粒子（１４ｗｔ％）＋ＫＯＨ水溶液
【００２９】
続いて、熱ＣＶＤ法により膜厚５０ｎｍのシリコン窒化膜１４を成膜する。
成膜条件
原料ガス流量：ＳｉＨ2Ｃｌ2／ＮＨ3／Ｎ2＝５０／２００／２００ｓｃｃｍ
チャンバー内圧力    ：７０Ｐａ
基板温度：７６０℃
【００３０】
続いて、プラズマＣＶＤ法により膜厚５５０ｎｍのシリコン窒化膜１６を成膜する。
成膜条件
原料ガス流量：ＳｉＨ2Ｃｌ2／ＮＨ3／Ｎ2＝５０／２００／２００ｓｃｃｍ
チャンバー内圧力：７０Ｐａ
基板温度        ：７６０℃
【００３１】
続いて、スピンコート法によりフォトレジストを塗布し、レジスト膜３２ａを成膜する。
続いて、直径０．２４μｍφのサイドウォール形成用のホールを形成するために、フォトレジストパターニングを行い、図３（ｂ）に示すように、直径０．２４μｍφのレジストマスク３２を形成する。
続いて、図３（ｃ）に示すように、レジストマスク３２を用いて、シリコン窒化膜１６及びシリコン窒化膜１４をエッチングし、シリコン窒化膜１６及びシリコン窒化膜１４を貫通する予備ホール３４を形成する。エッチングには、２周波平行平板プラズマエッチング装置を用いる。
エッチングの条件
原料ガス流量：ＣＨＦ3／Ｏ2／Ａｒ＝３０／９／３００ｓｃｃｍ
チャンバー内圧力：５．３Ｐａ
基板温度        ：２０℃
上部ＲＦパワー  ：２０００Ｗ
下部ＲＦパワー  ：１０００Ｗ
【００３２】
図３（ｄ）に示すように、レジストマスク３２を除去する。
続いて、図４（ｅ）に示すように、ＣＶＤ法により、シリコン酸化膜１２上、シリコン窒化膜１６上及び予備ホール３４のホール壁に沿って、膜厚７０ｎｍのリンをドープした非晶質シリコン膜２６ａを成膜する。
成膜条件
原料ガス流量：ＳｉＨ4／ＰＨ3＝５００／０．２ｓｃｃｍ
チャンバー内圧力：１３３Ｐａ
成膜温度        ：５００℃
【００３３】
図４（ｆ）に示すように、誘導結合プラズマ源を用いたプラズマエッチャーにより、下端開口から上端開口に向かって内側中空部の口径が拡大する筒状サイドウォール２６を予備ホール３４のホール壁に沿って形成する。
エッチング条件
原料ガス流量：Ｃｌ2／Ｏ2＝２０／１ｓｃｃｍ
チャンバー内圧力：３Ｐａ
基板温度        ：７０℃
上部ＲＦパワー  ：２００Ｗ
下部ＲＦパワー  ：１３０Ｗ
【００３４】
マグネトロンエッチャーを使用して、図４（ｇ）に示すように、シリコン窒化膜１６及びサイドウォール２６をマスクとして、シリコン酸化膜１２をエッチングし、シリコン酸化膜１２を貫通するサイドウォール２６の下端開口と同じ口径のコンタクトホール３８を形成する。
エッチングの条件
原料ガス流量：Ｃ4Ｆ8／ＣＯ／Ａｒ＝１０／１５０／２００ｓｃｃｍ
チャンバー内圧力：５．３Ｐａ
基板温度        ：２０℃
ＲＦパワー      ：１６００Ｗ
【００３５】
コンタクトプラグを形成するために、ＣＶＤ法により、膜厚１００ｎｍのリンをドープした非晶質シリコン膜（図示なし）を成膜し、コンタクトホール３８、次いでサイドウォール２６の内側中空部を埋め込み、かつシリコン窒化膜１６上に成膜する。
成膜条件
原料ガス流量：ＳｉＨ4／Ｈｅ／Ｎ2＝１００／４００／２００ｓｃｃｍ
圧力    ：７０Ｐａ
基板温度：６１０℃
【００３６】
図４（ｈ）に示すように、シリコン窒化膜１６をストッパとして、ＣＭＰ法によりシリコン窒化膜１６上のリンをドープした非晶質シリコン膜を研磨して除去し、コンタクトプラグ４０に連続して埋め込み部２８を形成する。
ＣＭＰ法の条件
研磨プレート回転数    ：２０ｒｐｍ
ウエハ保持試料台回転数：２０ｒｐｍ
研磨圧力              ：５００ｇｆ／ｃｍ2
研磨液                ：シリカ粒子（１４ｗｔ％）＋ＫＯＨ水溶液
【００３７】
図５（ｉ）に示すように、シリコン窒化膜１４をストッパーとして、Ｈ3ＰＯ4のウエットエッチングによりシリコン窒化膜１６を除去し、埋め込み部２８とサイドウォール２６を露出させる。
【００３８】
熱ＣＶＤ法により膜厚７００ｎｍのＢＰＳＧ膜３６を全面に成膜し、次いで例えば７００℃で１０分のリフローにより平坦化を行う。
【００３９】
スピンコート法によりフォトレジスト（図示なし）を塗布した後、サイドウォール２６周りの０．３μｍ×０．８μｍφの楕円形の領域にフォトレジストパターニングを行い、レジストマスク（図示なし）を形成する。
レジストマスクを用いて、図５（ｋ）に示すように、ＢＰＳＧ膜３６及びシリコン窒化膜１４をエッチングし、サイドウォール２６周りの０．３μｍ×０．８μｍφの楕円形の領域のＢＰＳＧ膜３６及びシリコン窒化膜１４を除去して、サイドウォール２６の外側面及び埋め込み部２８の上面を露出させる凹部４２をＢＰＳＧ膜３６及びシリコン窒化膜１４に形成する。
【００４０】
このとき、エッチングには２周波平行平板プラズマエッチング装置を用いる。また、エッチングの条件は以下の３ステップに分ける。
第１ステップ
原料ガス流量：Ｃ4Ｆ8／Ｏ2／Ａｒ／ＣＯ＝１０／５／３００／２００ｓｃｃｍ
チャンバー内圧力：５．３Ｐａ
基板温度        ：２０℃
上部ＲＦパワー  ：２０００Ｗ
下部ＲＦパワー  ：１４００Ｗ
第２ステップ
原料ガス流量：Ｏ2／Ａｒ＝２０／１００ｓｃｃｍ
チャンバー内圧力：１０．６Ｐａ
基板温度        ：２０℃
上部ＲＦパワー  ：５００Ｗ
下部ＲＦパワー  ：２００Ｗ
第３ステップ
原料ガス流量：ＣＨＦ3／Ｏ2／Ａｒ＝３０／９／３００ｓｃｃｍ
チャンバー内圧力：５．３Ｐａ
基板温度        ：２０℃
上部ＲＦパワー  ：２０００Ｗ
下部ＲＦパワー  ：１０００Ｗ
【００４１】
レジストマスクを除去した後、図５（ｌ）に示すように、ＣＶＤ法により膜厚５０ｎｍのリンをドープした非晶質シリコン膜３０ａをＢＰＳＧ膜３６上、凹部４２の壁面と底面、サイドウォール２６の外側面、埋め込み部２８の上面に成膜する。
成膜条件
原料ガス流量：ＳｉＨ4／ＰＨ3＝５００／０．２ｓｃｃｍ
チャンバー内圧力：１３３Ｐａ
成膜温度        ：５００℃
【００４２】
レジスト（図示なし）を塗布して、凹部４２を埋め込み、図６（ｍ）に示すように、ＣＭＰ法によりＢＰＳＧ膜３６上のリンをドープした非晶質シリコン膜３０ａを研磨して除去した後、レジストも除去して、凹部４２の壁面と底面、サイドウォール２６の外側面、埋め込み部２８の上面にリンをドープした非晶質シリコン膜３０ａを残留させ、リンをドープした非晶質シリコンからなる薄膜３０を形成する。
図６（ｎ）に示すように、ウエットエッチングによりＢＰＳＧ膜３６を除去し、シリコン酸化膜１２を貫通するコンタクトプラグ４０上に形成されたサイドウォール２６、埋め込み部２８及びサイドウオール２６の外側面及び埋め込み部２８の上面の薄膜３０からなる柱部２０と、柱部２０の外側に離隔して設けられた薄膜３０からなる筒部２２と、柱部２０の下端からシリコン酸化膜１２上を筒部２２の下端に半径方向に延在する薄膜３０からなる板状連結部２４とを有する下部電極（記憶ノード）１８を形成する。
【００４３】
続いて、図６（ｏ）に示すように、ＯＮＯ（二酸化珪素／窒化珪素／二酸化珪素）膜等のキャパシタ誘電膜４４を下部電極１８の柱部２０の上面と側面、連結部２４上、及び筒部２２の上面と内側面と外側面に成膜する。
更に、シリコン窒化膜１４上及びキャパシタ誘電膜４４上に、Ｐ等を添加したポリシリコン膜、αシリコン膜などからなる上部電極（プレート電極）４６を堆積し、所定の形状に加工して、キャパシタを形成する。
更に、層間絶縁層の成膜、上部電極の形成、オーバーコート膜の成膜、及びバッド窓開等の諸工程を経て、キャパシタを備えた半導体装置１０として完成させる。
【００４４】
本実施形態例の製造方法によれば、製造工程において下部電極１８の構造が安定しているので、製造が容易で、効率的であり、歩留まりが高い。
また、本実施形態例の製造方法によれば、サイドウォール２６をマスクとして、従来の加工技術では困難であった小径のコンタクトホール３８をシリコン酸化膜１２に形成し、小径のコンタクトプラグ４０を形成することが可能であり、セル面積を更に小さくすることが可能である。
更に、本実施形態例の製造方法によれば、従来の構造の製造方法と比べて、工程数を増加させることなく、キャパシタ容量を増加させることができる。
【００４５】
尚、本実施形態例で示した絶縁膜の組成、エッチングストッパの組成、膜厚、エッチングレート、圧力、温度等の数値は、本発明の理解を容易にするための例示であって、本発明方法がこれらの値に限定されるものではない。
【００４６】
キャパシタを備えた半導体装置の形態例２
本形態例は、本発明製法を適用するキャパシタを備えた半導体装置の形態の一例であって、図２は本形態例のキャパシタを備えた半導体装置の基板断面図である。
本形態例のキャパシタを備えた半導体装置１１は、図２に示すように、シリコン酸化膜１２に形成されたリンをドープした非晶質シリコンからなる下部電極（記憶ノード）１８と、キャパシタ誘電膜４４を介して下部電極１８上に設けられた上部電極（プレート電極）４６とを有するシリンダ型キャパシタを備えた半導体装置である。
本形態例のキャパシタを備えた半導体装置１１では、下部電極１８が、膜厚５００ｎｍのシリコン酸化膜１２を貫通する直径１００ｎｍのコンタクトプラグ（図示なし）上に形成された高さ６００ｎｍ、外径０．２４μｍの柱部２０と、柱部２０の外側に離隔して設けられた０．３μｍ×０．８μｍφの楕円形の筒部２２と、柱部２０の下端からシリコン酸化膜１２上を筒部２２の下端に半径方向に延在する板状連結部２４から構成されている。
【００４７】
柱部２０は、コンタクトプラグ（図示なし）の直径と同じ大きさの下端開口から上端開口に向かって内側中空部の口径が拡大する筒状サイドウォール２６と、サイドウォール２６の内側中空部の中心部に内側中空部に沿って下方に延びる小凹部（図示なし）を形成するようにして内側中空部を埋め込み、かつコンタクトプラグ（図示なし）に連続する埋め込み部（図示なし）と、埋め込み部（図示なし）の上部に連続してサイドウォール２６の外側面に沿って形成された薄膜３０とを有している。
【００４８】
連結部２４及び筒部２２が、薄膜３０の延長部として形成されている。
また、ＯＮＯ膜（二酸化珪素／窒化珪素／二酸化珪素）等からなるキャパシタ誘電膜４４が小凹部（図示なし）内を含めて薄膜３０上に形成されている。
更に、筒部２２の外側にシリコン酸化膜１２上に成膜されたシリコン窒化膜１４上及びキャパシタ誘電膜４４上に、Ｐ等を添加したポリシリコン膜やα−シリコン膜などからなる上部電極４６が成膜されている。
【００４９】
本形態例のキャパシタを備えた半導体装置１１は、同じセル面積であっても柱部２０の体積を大きくとることにより、表面積を広くできるので、小さいセル面積で大きなキャパシタ容量を有することが可能である。
また、下部電極１８が、柱部２０、筒部２２及び連結部２４からなる簡単な構造であり、キャパシタを備えた半導体装置１０と比較して、サイドウォール２６の内側中空部が完全に埋め込まれていないため、安定性が若干落ちるものの、十分な強度を有している。
更に、本形態例のキャパシタを備えた半導体装置１１は、キャパシタを備えた半導体装置１０と比較して、サイドウォール２６の内側中空部もキャパシタ電極として利用できるため、より小さいセル面積で大きなキャパシタ容量を有することが可能である。更に、小径のコンタクトプラグ（図示なし）を有しているため、セル面積がより小さいキャパシタに対応することが可能である。
【００５０】
キャパシタを備えた半導体装置の製造方法の実施形態例２
本実施形態例は、本発明に係るキャパシタを備えた半導体装置の製造方法を上述の半導体装置１１に適用した実施形態の一例であって、図７（ａ）から図８（ｇ）はそれぞれ本実施形態例の各工程の基板断面図である。
本実施形態例のキャパシタを備えた半導体装置１１の製造方法は、図４（ｆ）で説明したサイドウォール２６を形成する工程まではキャパシタを備えた半導体装置の製造方法の実施形態例１と同様の方法で作製する。
【００５１】
サイドウォール２６を形成する工程に続いて、更に、図７（ａ）に示すように、シリコン窒化膜１４をストッパーとして、Ｈ3ＰＯ4のウエットエッチングによりシリコン窒化膜１６を除去し、サイドウォール２６を露出させる。
続いて、図７（ｂ）に示すように、熱ＣＶＤ法により膜厚７００ｎｍのＢＰＳＧ膜３６を全面に成膜し、次いで例えば７００℃で１０分のリフローにより平坦化を行う。
続いて、スピンコート法によりフォトレジスト膜（図示なし）を塗布した後、サイドウォール２６周りの０．３μｍ×０．８μｍφの楕円形の領域にフォトレジストパターニングを行いレジストマスク（図示なし）を形成する。
レジストマスクを用いて、図７（ｃ）に示すように、ＢＰＳＧ膜３６及びシリコン窒化膜１４をエッチングし、サイドウォール２６周りの０．３μｍ×０．８μｍφの楕円形の領域のＢＰＳＧ膜３６及びシリコン窒化膜１４を除去して、サイドウォール２６の内側面及び外側面を露出させる凹部４２をＢＰＳＧ膜２６及びシリコン窒化膜１４に形成する。
また、シリコン酸化膜１２を貫通するサイドウォール２６の下端開口と同じ口径のコンタクトホール３８を形成する。
【００５２】
このとき、エッチングには２周波平行平板プラズマエッチング装置を用いる。またエッチングの条件は以下の３ステップに分ける。
第１ステップ
原料ガス流量：Ｃ4Ｆ8／Ｏ2／Ａｒ／ＣＯ＝１０／５／３００／２００ｓｃｃｍ
チャンバー内圧力：５．３Ｐａ
基板温度        ：２０℃
上部ＲＦパワー  ：２０００Ｗ
下部ＲＦパワー  ：１４００Ｗ
第２ステップ
原料ガス流量：Ｏ2／Ａｒ＝２０／１００ｓｃｃｍ
チャンバー内圧力：１０．６Ｐａ
基板温度        ：２０℃
上部ＲＦパワー  ：５００Ｗ
下部ＲＦパワー  ：２００Ｗ
第３ステップ
原料ガス流量：ＣＨＦ3／Ｏ2／Ａｒ＝３０／９／３００ｓｃｃｍ
チャンバー内圧力：５．３Ｐａ
基板温度        ：２０℃
上部ＲＦパワー  ：２０００Ｗ
下部ＲＦパワー  ：１０００Ｗ
【００５３】
レジストマスク（図示なし）を除去した後、図７（ｄ）に示すように、ＣＶＤ法により膜厚３０ｎｍのリンをドープした非晶質シリコン膜３０ａをＢＰＳＧ膜３６上、凹部４２の壁面と底面、サイドウォール２６の内側面と外側面に成膜し、同時にコンタクトホール３８、次いでサイドウォール２６の内側中空部の中心部に内側中空部に沿って下方に延びる小凹部（図示なし）を形成するようにして内側中空部を埋め込んで、コンタクトプラグ（図示なし）に連続して埋め込み部（図示なし）を形成する。
尚、リンをドープした非晶質シリコン膜３０ａの膜厚はコンタクトホール３８又はサイドウォール２６の内側中空部が完全に埋め込まれないような厚さであればよい。
成膜条件
原料ガス流量：ＳｉＨ4／ＰＨ3＝５００／０．２ｓｃｃｍ
チャンバー内圧力：１３３Ｐａ
成膜温度        ：５００℃
【００５４】
レジスト（図示なし）を塗布し、凹部４２を埋め込み、図８（ｅ）に示すように、ＣＭＰ法によりＢＰＳＧ膜３６上のリンをドープした非晶質シリコン膜３０ａを研磨して除去した後、レジスト（図示なし）も除去して、凹部４２の壁面と底面、サイドウォール２６の内側面と外側面にリンをドープした非晶質シリコン膜３０ａを残留させ、リンをドープした非晶質シリコンからなる薄膜３０を形成する。
図８（ｆ）に示すように、ウエットエッチングによりＢＰＳＧ膜３６を除去し、シリコン酸化膜１２を貫通するコンタクトプラグ（図示なし）上に形成されたサイドウォール２６、埋め込み部（図示なし）及び埋め込み部（図示なし）に連続してサイドウォール２６の内側面と外側面に成膜された薄膜３０からなる柱部２０と、柱部２０の外側に離隔して設けられた薄膜３０からなる筒部２２と、柱部２０の下端からシリコン酸化膜１２上を筒部２２の下端に半径方向に延在する薄膜３０からなる板状連結部２４とを有する下部電極１８を形成する。
【００５５】
続いて、図８（ｇ）に示すように、ＯＮＯ（二酸化珪素／窒化珪素／二酸化珪素）膜等のキャパシタ誘電膜４４をサイドウォール２６の内側中空部の小凹部（図示なし）内を含めて、下部電極１８の柱部２０の内側面と外側面、連結部２４上及び筒部２２の上面と内側面と外側面に成膜する。
更に、シリコン窒化膜１４上及びキャパシタ誘電膜４４上に、Ｐ等を添加したポリシリコン膜、αシリコン膜などの上部電極（プレート電極）４６を堆積し、所定の形状に加工して、キャパシタを形成する。
更に、層間絶縁層の成膜、上部電極の形成、オーバーコート膜の成膜、及びバッド窓開等の諸工程を経て、キャパシタを備えた半導体装置１１として完成させる。
【００５６】
本実施形態例の製造方法によれば、製造工程において下部電極１８の構造が安定しているので、製造が容易で、効率的であり、歩留まりが高い。
また、本実施形態例の製造方法によれば、サイドウォール２６をマスクとして、従来の加工技術では困難であった小径のコンタクトホール３８をシリコン酸化膜１２に形成し、小径のコンタクトプラグ（図示なし）を形成することが可能であり、セル面積を更に小さくすることが可能である。
更に、本実施形態例の製造方法によれば、従来の構造の製造方法と比べて、工程数を増加させることなく、キャパシタ容量を増加させることができる。
【００５７】
尚、本実施形態例で示した絶縁膜の組成、エッチングストッパの組成、膜厚、エッチングレート、圧力、温度等の数値は、本発明の理解を容易にするための例示であって、本発明方法がこれらの値に限定されるものではない。
【００５８】
【発明の効果】
本発明によれば、シリンダ型キャパシタの下部電極として大きな表面積を有するサイドウォールを備えることにより、同じセル面積で大きなキャパシタ容量を有し、また小径のコンタクトプラグを備えるため、より小さいセル面積に対応することが可能なキャパシタを備えた半導体装置を実現している。
更には、サイドウォールの内側中空部を導電性物質で埋め込んで下部電極の一部とすることにより、より安定した構造を実現している。
即ち、本発明によれば、例えば蓄積電荷といった所望の電荷を得るために必要なキャパシタの単位投影面積が小さく、かつ高強度であり、半導体装置の高集積化に貢献できる。
また本発明方法によれば、従来の構造の製造方法と比べて工程数を増加させることなく、製造工程において下部電極の構造が安定し、またサイドウォールをマスクとして利用するため、従来より小径のコンタクトホールを絶縁膜に形成することが可能な製造方法を実現している。
即ち、本発明の製造方法によれば、製造が容易で、効率的であるためプロセスコストの上昇を最小限に抑えて、キャパシタ容量の増大を実現することができる。
【図面の簡単な説明】
【図１】  図１はキャパシタを備えた半導体装置の形態例１に係る半導体装置の基板断面図である。
【図２】  図２はキャパシタを備えた半導体装置の形態例２に係る半導体装置の基板断面図である。
【図３】  図３（ａ）から（ｄ）は、それぞれ、キャパシタを備えた半導体装置の製造方法の実施形態例１の各工程の基板断面図である。
【図４】  図４（ｅ）から（ｈ）は、それぞれ、キャパシタを備えた半導体装置の製造方法の実施形態例１の各工程の基板断面図である。
【図５】  図５（ｉ）から（ｌ）は、それぞれ、キャパシタを備えた半導体装置の製造方法の実施形態例１の各工程の基板断面図である。
【図６】  図６（ｍ）から（ｏ）は、それぞれ、キャパシタを備えた半導体装置の製造方法の実施形態例１の各工程の基板断面図である。
【図７】  図７（ａ）から（ｄ）は、それぞれ、キャパシタを備えた半導体装置の製造方法の実施形態例２の各工程の基板断面図である。
【図８】  図８（ｅ）から（ｇ）は、キャパシタを備えた半導体装置の実施形態例２の製造方法の各工程の基板断面図である。
【図９】  図９は従来の円筒型のキャパシタを備えた半導体装置の基板断面図である。
【図１０】  図１０（ａ）、（ｂ）は従来のツリー型のキャパシタを備えた半導体装置の基板断面図である。
【符号の説明】
１０……キャパシタを備えた半導体装置の形態例１の半導体装置、１１……キャパシタを備えた半導体装置の形態例２の半導体装置、１２……シリコン酸化膜、１４……シリコン窒化膜、１６……シリコン窒化膜、１８……下部電極（記憶ノード）、２０……柱部、２２……筒部、２４……連結部、２６……サイドウォール（リンをドープした非晶質シリコン膜）、２６ａ……リンをドープした非晶質シリコン膜、２８……埋め込み部（リンをドープした非晶質シリコン膜）、３０……薄膜（リンをドープした非晶質シリコン膜）、３２……レジストマスク、３２ａ……レジスト膜、３４……予備ホール、３６……ＢＰＳＧ膜、３８……コンタクトホール、４０……コンタクトプラグ、４２……凹部、４４……キャパシタ誘電膜、４６……上部電極（プレート電極）、５０……従来の円筒型のキャパシタを備えた半導体装置の一例、５２……半導体基板、５４……層間絶縁膜、５６……エッチストッパ層、５８……下部電極（記憶ノード）、５８ａ……支柱体、５８ｂ……底体、５８ｃ……壁体、５８ｄ……フィン、６０……従来のツリー型のキャパシタを備えた半導体装置の一例、６１……従来のツリー型のキャパシタを備えた半導体装置の別の一例、６２……平坦化絶縁層、６４……エッチング保護層、６６……トランク状ポリシリコン層、６８……ブランチ状ポリシリコン層、７０……下部電極（記憶ノード）。
【図１】
0004120219.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004120219.tif 000009
【図９】
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【図１０】
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