(57)【特許請求の範囲】
【請求項１】
電磁障害を低減した状態で、クロック信号及びパラレルデータチャンネルを伝送するためのシステムであって、該システムが、
前記クロック信号を伝送するためのクロックラインと、
前記パラレルデータチャンネルを伝送するための複数のデータラインと、
前記クロック信号を前記クロックラインに出力するための、及び、前記パラレルデータチャンネルを前記データラインに出力するための送信器と、
前記クロックラインから前記クロック信号を受信するための、及び、前記データラインから前記パラレルデータチャンネルを受信するための受信器とから構成され、
前記送信器が、疑似ランダムシーケンスに従って、前記クロック信号と前記パラレルデータチャンネルにディザをかけることにより、前記クロック信号と前記パラレルデータチャンネルに拡散スペクトル位相変調を適用することからなるシステム。
【請求項２】
拡散スペクトル位相変調と、クロック信号及び複数のデータ信号のパラレル伝送を行うための送信器であって、
前記クロック信号を生成するためのクロック信号源と、
前記複数のデータ信号を生成するための複数のデータ信号源と、
第１の制御電圧を生成するための制御電圧源と、
前記クロック信号源に結合されて、前記クロック信号を受信するための、及び、前記制御電圧源に結合されて、前記第１の制御電圧を受信するための第１の電圧制御遅延線であって、前記第１の制御電圧に従って、前記クロック信号を遅延させる第１の電圧制御遅延線と、
前記複数のデータ信号源に結合されて、前記複数のデータ信号を受信するための、及び、前記制御電圧源に結合されて、前記第１の制御電圧を受信するための複数の電圧制御遅延線であって、前記第１の制御電圧に従って、前記複数のデータ信号を遅延させる複数の電圧制御遅延線
とから構成される送信器。
【請求項３】
前記制御電圧源が、疑似ランダムシーケンスを使用してスイッチングアルゴリズムを適用することからなる請求項２の送信器。
【請求項４】
第２の制御電圧を生成するための遅延ロックループをさらに含み、
前記第１の電圧制御遅延線が、前記遅延ロックループにさらに結合されて、前記第２の制御電圧を受信し、前記第２の制御電圧が最大遅延差に対応することからなる請求項２の送信器。
【請求項５】
前記遅延ロックループが、前記第２の制御電圧を調整するためのダイナミック位相検出器を含むことからなる請求項４の送信器。
【請求項６】
クロック信号及びパラレルデータ信号を送信する方法であって、
クロック信号源を用いてクロック信号を生するステップと、
複数のデータ信号源からパラレルデータ信号を受信するステップと、
前記クロック信号源に結合され、かつ、前記クロック信号を遅延させるための制御信号を受信すべく制御源に結合されたクロック遅延線に、前記クロック信号を提供するステップと、
前記データ信号源に結合され、かつ、前記パラレルデータ信号を遅延させるための前記制御信号を受信すべく前記制御源に結合された複数のデータ遅延線に、前記パラレルデータ信号を提供するステップと、
共通の制御信号を前記クロック遅延線及び前記データ遅延線に加えることによって、前記クロック信号及び前記パラレルデータ信号に加えられる共通の遅延を制御するステップ
を含む、方法。
【請求項７】
前記共通の制御信号を変化させて、EARLYステートとLATEステートとの間のクロック及び複数のデータ信号の位相を変化させるステップと、
前記EARLYステートと前記LATEステートの間に中間の遷移状態を提供するステップであって、前記遷移状態が、少なくとも１６サイクルを占めることからなる、ステップ
をさらに含む、請求項６の方法。
【請求項８】
クロック信号及びパラレルデータ信号を送信する方法であって、
クロックラインでクロック信号を送信するステップと、
複数のデータラインでパラレルデータ信号を送信するステップと、
EARLYステートとLATEステートの間の前記クロック信号と前記パラレルデータ信号の位相を変化させるステップと、
前記EARLYステートと前記LATEステートの間に中間の遷移状態を提供するステップであって、前記遷移状態が少なくとも１６サイクルを占めることからなるステップ
を含み、
拡散スペクトル位相変調を前記クロック信号及び前記パラレルデータ信号に適用して、前記クロック信号と前記パラレルデータ信号との間のスキューを最小化し、前記拡散スペクトル位相変調は、擬似ランダムシーケンスにしたがって、前記クロック信号と前記パラレルデータ信号にディザをかけることによって適用されることからなる、方法。
【発明の詳細な説明】
発明の背景
技術分野
本発明は、一般的に、パラレル（並列）クロック及びデータ伝送用の電子回路に関連する。さらに詳しくは、本発明は、かかる伝送中における電磁障害（EMI）を低減することに関連する。
関連技術の説明
電子及びコンピュータ技術は、進化し続けており、近くまたは遠くにある異なるデバイス間のデータ通信がますます重要になっている。かかるデータ通信を非常に高速で実行することもまた、次第に所望されるようになっきた。これは、グラフィックまたはビデオ情報、多数の入出力チャンネル、及びローカルエリアネットワークなどを使用する集約的にデータを取り扱うシステムにおいて、データ通信のために必要とされる大量のデータに関して特に言えることである。従って、現在、回路基板上の異なるチップ間、システム内の異なる回路基板間、及び異なるシステム間で互いに高速にデータ通信を行うことがこれまで以上に望まれている。
かかるデータ通信に関して重要性を増している問題は、許容可能なレベルを超えることが多い、かなりのレベルの電磁障害（EMI）放射である。データラインの数、データの駆動及び伝送速度が増加すると、EMI放射もそれに応じて増加する。
EMI放射を低減する初期の従来技術による方法は、物理的なシールディング（遮蔽）を使用する。物理的なシールディングは、EMI放射を低減することができるが、それは、嵩張り、コスト高となる場合があり、含まれる周波数によっては、EMI放射を十分に低減するのに、十分な効果を有しない場合がある。
電磁障害は、電子機器の動作に悪影響を与える場合がある。従って、電磁放射に関して、産業用及び民生用の電子機器の両方をカバーする、厳格な規制がある。最近、そのような機器からEMIを低減することに対する要求が強くなっている。
図１に例として示すような、オンボードのパラレルクロック及びデータチャンネルが、いくつかのシステムについては主要なEMI源である。以下の解析では、簡単のために、また、EMI問題により好適であるために、両エッジクロッキングスキーム（クロックの両方のエッジで刻時する手法）を想定する。遠距離電磁界では、それぞれの金属製の電線を単一の点とみなすことができ、電線によって放射されるEMI電力は、Ｐ(f) ∝Ｉ2(f)・ｆ2として計算される。ここで、ｆは信号周波数であり、Ｉ(f)は電線を流れる電流である。例えば、８ビットのデータ線が、立ち上がり及び立ち下がり時間が１ナノ秒（ns）である62.5メガヘルツ（MHz）のクロックで、０１の同一の繰り返しを伝送すると仮定すると、EMIのピークは、図２(c)に示すように、812.5MHzで起こる。図２(a)に示す電圧波形ではなくて、図２(b)に示す電流波形のみが、EMIに関連しているということに留意すべきである。
ピークのEMIを低減するためには、EMIの電力スペクトル（パワースペクトル）を広い周波数範囲にわたって均等に拡散させるか、あるいは、電流の高周波成分を低減しなければならない。
従来技法の１つに、直接シーケンス拡散スペクトル（DSSS）があるが、これは、各データと疑似ランダムシーケンスとの排他的論理和をとり、次に、同じシーケンスと排他的論理和をとって、受信器でデータを元に戻すものである。これによって、図３に例として示すように、送信の前にデータが周波数において拡散され、受信器で「拡散が元に戻される」。
しかし、DSSS技法には大きな欠点と問題点がある。欠点の１つは、DSSS技法は、データ信号に適用することはできるが、クロック信号には適用できないということである。これは、クロック信号には、グリッチやジッターがあってはならないからである。図３に示す例では、EMI低減は、812.5MHzにおいてマイナス19.1dB（デシベル）にすぎず、残存ピークが、拡散されていないクロックラインから主として生じる。（１dB＝１０log10（Ｐ2／Ｐ1）、ここで、Ｐ1及びＰ2は２つの信号の電力を表す）。問題点の１つは、DSSS技法が、スクランブルをかけたり、スクランブルを外したりするため、及び、送信器と受信器間の同期をとるために、送信器と受信器の両方に疑似ランダム（ＰＮ）コード発生器を必要とすることである。
発明の要約
上述の問題点及び欠点は、本発明によって克服される。本発明は、データ及びクロック信号の両方に適用可能な、新規の拡散スペクトル位相変調（SSPM）技法に関連する。SSPM技法は、直接シーケンス拡散スペクトル（DSSS）技法よりも、ボードレベルの設計により適している。さらに、SSPMは、エッジ速度制御信号伝送（controlled edge rate signaling）と組み合わせることにより、DSSSの性能を上まわることができる。
【図面の簡単な説明】
図１は、送信器、受信器、及び、クロックラインと８個のデータラインを含むチャンネルを備える典型的な構成を示す概略図である。
図２(a)は、送信器のパッドによってチャンネルの電線に出力される電圧波形を示すグラフである。
図２(b)は、送信器のパッドによってチャンネルの電線に出力される電流波形を示すグラフである。
図２(c)は、図２(b)の電流波形による電力スペクトルを示すグラフである。
図３(a)は、送信器及び受信器内に疑似ランダムコード発生器を備える、直接シーケンス拡散スペクトル通信システムを示す概略図である。
図３(b)は、直接シーケンス拡散スペクトル技法によって、拡散されたデータ信号と、拡散されないクロック信号を示すグラフである。
図３(c)は、直接シーケンス拡散スペクトル技法を適用した場合の、電力スペクトルのピーク値の減少を示すグラフである。
図４(a)は、本発明の好ましい実施態様に従う、信号の位相変調を示すグラフである。
図４(b)は、本発明の好ましい実施態様に従って、疑似ランダムコードにより、ディザをかけられた信号の位相を示すグラフである。
図５(a)は、本発明の好ましい実施態様に従う、拡散スペクトル位相変調通信システムを示す概略図である。
図５(b)は、本発明の好ましい実施態様に従って、拡散スペクトル位相変調技法を適用した場合の、電力スペクトルのピーク値の改善された減少を示すグラフである。
図６(a)は、本発明の好ましい実施態様による、遷移時間が増加した出力電圧波形を示すグラフである。
図６(b)は、本発明の好ましい実施態様による、遷移時間が増加した出力電流波形を示すグラフである。
図６(c)は、本発明の好ましい実施態様に従って、遷移時間が増加し、かつ、拡散スペクトル位相変調技法を適用した場合の、電力スペクトルのピーク値のさらに改善された減少を示すグラフである。
図７は、本発明の好ましい実施態様に従うSSPM送信回路を示す概略図である。
図８(a)は、本発明の好ましい実施態様に従うT/2位相検出器用の回路を示す概略図である。
図８(b)は、本発明の好ましい実施態様に従う、クロック及び位相検出信号を示すグラフである。
図８(c)は、本発明の好ましい実施態様に従う、位相差対制御電圧変動を示すグラフである。
好ましい実施態様の説明
拡散スペクトル位相変調及びEMI低減
図４(a)に、位相変調された信号波形を示す。元の変調されていない信号４０２は、図４(a)の一番上のラインに示す。位相変調された、すなわち、ディザをかけられた信号４０４とその位相４０６を図４(a)の２番目と３番目のラインに示す。
図示のように、位相４０６は、０度（EARLYステート）とマイナス１８０度（LATEステート）の間で連続的に変化する。この２つの連続する位相値（EARLYステートとLATEステート）間の過度の位相変化を防止するために、SLOWステート（EARLYステートからLATEステートへの遷移）とFASTステート（LATEステートからEARLYステートへの遷移）が、EARLYステートとLATEステートの遷移間に挿入される。本発明の好ましい実施態様によれば、SLOWステートとFASTステートは、少なくとも１６サイクルを占め、２つの連続するサイクル間の位相変化は１２度に制限される。もちろん、本発明の範囲内において、占有するサイクル数、及び、２つの連続するサイクル間の位相変化を、上記特定の値と異なるものにすることができる。
図４(b)は、本発明の好ましい実施態様に従って、疑似ランダムコード（ＰＮシーケンス）４１０によりディザをかけられた信号の位相４０８を示すグラフである。説明のために、図示の疑似ランダムシーケンス４１０は、シーケンス０１１０１０で開始する。かかる疑似ランダムシーケンスを発生するための技法は、関連技術において通常の技術を有する者には周知である。
位相変調が、図４(b)に示すようなＰＮシーケンス４１０によって制御されると、結果として生じる電力スペクトルは、図５(b)の電力スペクトルのように広がる。図５(b)の電力スペクトルは、１GHzにおいて最大電力がマイナス14.6dＢのピークを有する。これに対して、図２(b)の電力スペクトルは、最大電力が０dＢのピークを有する。したがって、このように、拡散スペクトル位相変調を信号に適用することによって、EMIのピークが14.6dB減少することになる。
このSSPMを実施することによる14.6dBの減少は大きなものであるが、図３(c)に示すDSSSを実施することによる19.1dBの減少よりは少ない。それでも、SSPMは、DSSSと違って、受信器に疑似ランダムコード発生器を必要とせず、従って、図３(a)に示すDSSS用の回路と比較してより単純な回路で良いために、SSPMのこの実施は、DSSSに対して有利である。
クロック信号及び複数のデータ信号のパラレル伝送と、それらのクロック及びデータ信号の位相変調のためのSSPM送信回路５０２を図５(a)に示す。この回路５０２は、クロック信号（CLK）を生成するためのクロック信号源５０４、複数のデータ信号（D0、D1、D2、...、D7）を生成するための複数のデータ信号源５０６、制御電圧（Vctrl1）を生成するための制御電圧源５０８、クロック信号源５０４に結合されてクロック信号を受信するための、及び、制御電圧源５０８に結合されて制御電圧を受信するための、第１の電圧制御遅延線５１０（この第１の電圧制御遅延線は、制御電圧に従ってクロック信号を遅延させる）、及び、複数のデータ信号源５０６に結合されて複数のデータ信号を受信するための、及び、制御電圧源５０８に結合されて、制御電圧を受信するための複数の電圧制御遅延線５１２（この複数の電圧制御遅延線は、制御電圧に従って複数のデータ信号を遅延させる）を備える。回路５０２の出力もまた、図５(a)に示す。第１の電圧制御遅延線５１０は、ディザをかけられたクロック（ディザをかけられたCLK）信号５１４を出力する。複数の電圧制御遅延線５１２は、ディザをかけられたデータ信号５１６を出力する。
従って、拡散スペクトル位相変調（SSPM）技法を、図５(a)に示すように、データとクロック間にスキューエラーを生ずることなく、クロックとデータの両方に適用することができる。電圧制御遅延線（VCDL５１０及び５１２）によってクロックとデータを位相変調することにより、スキューエラーを無くすことができる。それらの遅延は、同一の制御電圧によって制御される。VCDLによって与えられる最大遅延と最小遅延の位相差は、１８０度であることが望ましい。これは、シミュレーションによれば、最大遅延と最小遅延の位相差が１８０度から離れるに従って、EMIの減少がより小さくなるからである。
データ出力の増加した遷移時間（ITT）の効果
電流の高周波成分を低減するためには、遷移時間（ｔs）を増加させることが望ましい。しかし、遅いエッジ速度をクロック信号に適用することはできない。そのため、クロック信号に関するEMI低減は期待できない。
DSSSの場合における812.5MHzでのマイナス19.1dBのピークは、主にクロック信号によるものであるので、DSSSの場合には、遷移時間（ｔs）を増加させることによるこれ以上のピークの減少は起こらない。対照的に、SSPMの場合における１GHzでのマイナス14.6dBのピークは、クロック信号をその主要な原因とするものではないので、SSPMの場合には、遷移時間（ｔs）を増加させることによってピークがさらに大きく減少する。
図６(a)は、本発明の好ましい実施態様に従って、増加した遷移時間（ｔs）を有する出力電圧波形を示すグラフである。この増加した遷移時間（ｔs）は、対応する出力電流波形を示している図６(b)によりはっきりと示されている。図６(a)と６(b)に示す波形の遷移時間（ｔs）は、５ナノ秒（ns）である。これに対して、図２(a)と２(b)に示す波形の遷移時間（ｔs）は、１ナノ秒（ns）である。
図６(c)は、本発明の好ましい実施態様に従って、遷移時間（ｔs）が５nsに増やされ、拡散スペクトル位相変調技法が適用された場合に、電力スペクトルのピーク値の減少がさらに改善された様子を示すグラフである。図６(c)からわかるように、１GHzにおけるピークは、マイナス31.3dBまでさらに減少している。
図７は、本発明の好ましい実施態様に従うSSPM送信回路７００を示す概略図である。送信回路７００は、位相選択回路（PSC）５０８と、遅延ロックループ（DLL）７０２を備える。PSC５０８とDLL７０２は両方とも、電圧制御遅延線（VCDL）５１０に制御電圧を供給する。これと同一または類似の回路が、他の電圧制御遅延線５１２に制御電圧を供給するために使用される。
送信された信号（図７の例ではCLK信号）は、VCDL５１０によって変調される。VCDL５１０によって与えられる遅延は、２つの制御電圧、Vctrl1及びVctrl2によって制御される。
PSC５０８によるVctrl1の生成は、スイッチング（切り換え）アルゴリズムによって制御され、Vctrl1は、VCDL５１０によって与えられる遅延を挿入するために使用される。例えば、Vctrl1がＶ15に切り換えられると、VCDL５１０は、最小遅延（０）を生成する。他の例では、Vctrl1がＶ0に切り換えられると、VCDL５１０は、最大遅延（T/2）を生成する。本発明の好ましい実施態様によれば、Vctrl1は、Ｖ15からＶ14、Ｖ13、Ｖ12、などのようにしてＶ0まで、次に、Ｖ1、Ｖ2、Ｖ3、などのようにしてＶ15まで等連続的に切り換えられる。
DLL７０２は、半周期（T/2）の遅延差に対応するVctrl2を生成する。DLL７０２は、CLK0及びCLK1の入力信号とUP及びDOWNの出力信号を有するT/2位相検出器７０４を備える。DLL７０２は、CLK0信号の立ち上がりエッジとCLK1信号の立ち下がりエッジの位置が合うまで、Vctrl2を調整する。
Vctrl1は、疑似ランダム（ＰＮ）シーケンス４１０に従うスイッチングアルゴリズムに従ってＶ15とＶ0の間で連続的に切り換えられるので、VCDL５１０によって与えられる遅延は、０とT/2の間で変わる。さらに、Vctrl1の生成において、ローパスフィルタ７０６が使用されるので、位相と遅延はなめらかに変わる。
図８(a)は、本発明の好ましい実施態様に従うT/2位相検出器７０４の回路を示す概略図である。T/2位相検出器７０４は、２つの入力信号CLK0及びCLK1と、２つの出力信号UP及びDOWNを有するダイナミック位相検出器から構成される。
UP信号出力を生成するために、CLK1信号が、第１のインバータ８０２、第１のPMOSトランジスタ８０４及び第１のNMOSトランジスタ８０６のゲートに入力される。第１のPMOSトランジスタ８０４のソースは、供給電圧に結合され、第１のPMOSトランジスタ８０４のドレインは、第２のPMOSトランジスタ８０８のソースに結合される。第１のNMOSトランジスタ８０６のソースは、第２のPMOSトランジスタ８０８のドレインに結合され、第１のNMOSトランジスタ８０６のドレインは、電気的アースに結合される。CLK0信号は、第２のインバータ８１０に入力される。
さらに、第１のインバータ８０２の出力は、第３のPMOSトランジスタ８１２のゲートに結合される。第２のインバータ８１０の出力、及び、第２のPMOSトランジスタ８０８のゲートは、第２のNMOSトランジスタ８１４のゲートに結合される。第２のPMOSトランジスタ８０８のドレインと、第１のNMOSトランジスタ８０６のソース間のノードは、第３のNMOSトランジスタ８１６のゲートに結合される。
さらに、第３のPMOSトランジスタ８１２のソースは、供給電圧に接続され、第３のPMOSトランジスタのドレインは、第３のインバータ８１８の入力に接続される。第２のNMOSトランジスタ８１４のソースは、また、第３のインバータ８１８の入力に結合され、第２のNMOSトランジスタ８１４のドレインは、第３のNMOSトランジスタ８１６のソースに結合される。第３のNMOSトランジスタ８１６のドレインは、電気的アースに結合される。最後に、第３のインバータ８１８の出力が、UP出力信号となる。
DOWN信号出力を生成するための回路は、図８(a)の下半分に示すように、CLK0とCLK1入力信号が逆になっているということ以外は、UP信号を生成するための回路と同じものである。
図８(a)に示す回路は、従来のダイナミック位相検出器よりも、トランジスタが少なく、より高い精度を有するダイナミック位相検出器を構成する。そのダイナミックな論理動作の精度が高いために、T/2位相検出器７０４は、位相オフセットを生じることなく動作することができる。
図８(b)は、本発明の好ましい実施態様に従う、クロック及び位相検出信号を示すグラフである。図８(b)に示すように、UP及びDOWNパルスの幅は、入力CLK0とCLK1の位相差に比例する。さらに、ロック状態ではパルスは発生しない。
図８(c)は、本発明の好ましい実施態様に従う、位相差対制御電圧変動のグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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