(57)【特許請求の範囲】
【請求項１】
ディジタル信号に基づいた電流を供給する電流供給回路と、上記電流供給回路の出力電流を電圧信号に変換して出力する第1および第２の抵抗素子とを有し、上記電圧信号が出力される第１および第２の出力端子に接続されている負荷のインピーダンスに応じて上記電圧信号のレベルが変動するディジタル／アナログ変換回路であって、
上記電圧信号と基準信号とを比較し、比較結果に応じて比較信号を出力する差動電圧比較回路と、
第1および第２のスイッチング素子を含み、上記電圧信号が上記第1および第２の抵抗素子によって変換されて出力される上記第１および第２の出力端子と上記電圧信号が入力される上記差動電圧比較回路の入力側との間に設けられ、上記電圧信号を上記比較回路に入力するか否かを切り替えるスイッチ群と、
上記比較回路からの比較信号に応じてカウント値を増減させるカウンタと、
上記カウント値に応じたレベルを持ち、上記電流供給回路の出力電流を制御するための補正信号を出力する補正信号発生回路と、
電流源と、
上記電流源と接地電位との間に設けられている第３の抵抗素子と、
上記補正信号発生回路が出力する上記補正信号と、上記電流源と上記第３の抵抗素子間の電圧信号とを比較し、当該比較結果に応じた比較信号によって上記電流源の出力電流と上記電流供給回路の出力電流を制御する比較回路と
を有し、
上記補正信号発生回路は、
第１の電圧供給端子と第２の電圧供給端子との間に直列接続されている複数の抵抗素子と、
上記カウンタからのカウント値に応じて、上記各抵抗素子の接続中点の内何れか一つを補正信号出力端子に接続する第３のスイッチング素子と
を含むディジタル／アナログ変換回路。
【請求項２】
上記電流供給回路は、
上記比較回路が出力した上記比較信号が入力される複数の電流源と、
上記各電流源が出力した電流の出力先を、上記第１または第２の出力端子のいずれに切り替える複数のスイッチング素子と
を含む請求項１記載のディジタル／アナログ変換回路。
【請求項３】
上記スイッチ群は、通常動作時にオフし、上記電圧信号の補正時にオンする
請求項１記載のディジタル／アナログ変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル信号をアナログ信号に変換するディジタル／アナログ変換回路、特に負荷の変化に影響されることなく出力電圧を一定に保てるディジタル／アナログ変換回路に関するものである。
【０００２】
【従来の技術】
電流出力型ディジタル／アナログ変換回路はディジタル信号に応じて、抵抗素子に入力される電流を制御し、当該抵抗素子に生じた電圧降下によりアナログ信号を得る。
【０００３】
図４は、従来の電流出力型ディジタル／アナログ変換回路の一例を示している。ここで、入力された８ビットのディジタル信号をアナログ信号に変換するディジタル／アナログ変換回路を例示している。
図示のように、この変換回路は比較回路１０、電流源１２、抵抗素子１４および複数の電流源からなる電流源回路２０、複数の切り換えスイッチからなるスイッチ回路２２および抵抗素子３０，３２により構成されている。電流源回路２０を構成する各電流源は単位電流Ｉを供給し、電流源１２は１６Ｉの電流を供給する。また、抵抗素子３０と３２の抵抗値はＲとすると、抵抗素子１４の抵抗値は１６Ｒに設定される。
【０００４】
比較回路１０は基準信号Ｖ１と抵抗素子１４に生じた電圧Ｖ２とを比較し、比較結果に応じて信号Ｖ３を出力する。
電流源１２は、信号Ｖ３により供給電流が制御され、単位電流Ｉの１６倍の電流１６Ｉを出力する。電流源１２の電流は抵抗素子１４に入力され、当該抵抗素子１４に電圧降下Ｖ２が発生する。
【０００５】
電流源回路２０を構成する各電流源は、比較回路１０の出力信号Ｖ３により制御され、それぞれ単位電流Ｉを供給する。
スイッチ回路２２を構成する各スイッチは、電流源回路２０のそれぞれの電流源により供給された電流を図示しないデコーダの出力信号ｓｄａｔに応じて出力端子Ｔout またはＴxoutの何れかに出力する。
なお、デコーダは入力された８ビットのディジタル信号に応じて、例えば、スイッチ回路２２を構成する２５５のスイッチを制御する２５６通りのデータからなる信号ｓｄａｔを出力する。
【０００６】
図５は、図４に示すディジタル／アナログ変換回路の具体的な回路構成を示す回路図である。図示のように、電流源１２はｐＭＯＳトランジスタＰ０により構成され、トランジスタＰ０のゲートは比較回路１０の出力端子に接続され、ソースは電源電圧ＶCCの供給線に接続され、ドレインは抵抗素子１４に接続されている。
【０００７】
電流源回路２０を構成する各電流源およびスイッチ回路２２はそれぞれｐＭＯＳトランジスタにより構成されている。図５では、それぞれ二つの電流源２０＿１，２０＿２およびスイッチ２２＿１，２２＿２を例示している。電流源２０＿１および２０＿２は、それぞれｐＭＯＳトランジスタＰ１，Ｐ２により構成され、これらのトランジスタのゲートはともに比較回路１０の出力端子に接続されている。スイッチ２２＿１および２２＿２は、それぞれｐＭＯＳトランジスタおよびインバータで構成されている。例えば、スイッチ２２＿１において、デコーダから信号ｓｄａｔ１はトランジスタＰ１２のゲートおよびインバータＩＮＶ１に入力され、インバータＩＮＶ１の出力端子はトランジスタＰ１１のゲートに接続されている。このため、デコーダの出力信号ｓｄａｔ１がハイレベルのとき、トランジスタＰ１１がオンし、トランジスタＰ１の電流が出力端子Ｔout に出力され、逆にデコーダの出力信号ｓｄａｔ１がローレベルのとき、トランジスタＰ１２がオンし、トランジスタＰ１の電流が出力端子Ｔxoutに出力される。
【０００８】
電流源回路２０の各電流源を構成するトランジスタのサイズは、すべて等しく、電流源１２を構成するトランジスタのサイズはその１６倍に設定されている。このため、電流源回路２０の各電流源により単位電流Ｉが出力されるとすると、電流源１２により１６Ｉの電流が供給される。
このように構成された電流源回路２０およびスイッチ回路２２により、デコーダの出力信号に応じて、最大２５５Ｉの電流を出力端子Ｔout またはＴxoutに出力される。また、電流源１２および電流源回路２０の各電流源の出力電流は、比較回路１０の出力信号Ｖ３により制御される。
【０００９】
上述したディジタル／アナログ変換回路において、入力されたディジタル信号に応じてデコーダの出力信号ｓｄａｔが設定され、これに応じてスイッチ回路２２の各スイッチが２５５の電流源の出力電流を端子Ｔout またはＴxoutの何れかに出力する。このため、抵抗素子３０または３２に入力電流に応じた電圧降下が発生し、差動信号として端子Ｔout およびＴxoutから出力される。即ち、デコーダに入力されたディジタル信号に応じて差動式のアナログ信号が出力される。
【００１０】
このディジタル／アナログ変換回路の最大出力電圧Ｖmax は比較回路１０、電流源１２および抵抗素子１４により構成された制御回路によって、基準電圧Ｖ１により設定された所定のレベルに保持される。例えば、電流源１２により１６Ｉの電流が抵抗素子１４に供給され、抵抗素子１４に（Ｖ２＝２５６ＩＲ）の電圧降下が得られる。比較１０により電圧降下Ｖ２が常に基準電圧Ｖ１と等しくなるように電流源１２の供給電流が制御される。これによって、出力端子Ｔout またはＴxoutにおいて、最大（２５５ＩＲ）の電圧出力が得られる。さらに、基準電圧Ｖ１を設定することにより、出力される最大電圧を制御することができ、当該基準電圧Ｖ１が変動しない限り電流源回路２０を構成する各電流源の出力電流Ｉおよび最大出力電圧が常に一定のレベルに保たれる。
【００１１】
【発明が解決しようとする課題】
ところで、上述した従来のディジタル／アナログ変換回路において、入力電流を電圧に変換するための抵抗素子、例えば、図５における抵抗素子１４，３０および３２は外付け部品の点数を削減するためにチップに内蔵することが望ましい。このため、これらの抵抗素子にバラツキが生じてしまう。
また、図４に示すように、出力端子Ｔout またＴxoutに負荷が接続されている場合に、当該負荷の入力インピーダンスＺi は抵抗素子３０または３２と並列に接続されている。即ち、電流−電圧変換は抵抗素子Ｒと負荷の入力インピーダンＺi との並列回路により行われる。負荷の入力インピーダンスＺi は抵抗Ｒよりはるかに大きい場合、当該負荷の入力インピーダンスによる影響が無視できるが、しかし、負荷の入力インピーダンスＺi が抵抗Ｒに比べて無視できない程度の大きさにあるとき、抵抗ＲとインピーダンスＺi との並列抵抗ＲL に生じた最大の電圧降下は（２５５ＩＲL ）となり、基準電圧Ｖ１より小さい値となる。即ち、ディジタル／アナログ変換回路の最大出力電圧と基準電圧Ｖ１との間にずれが生じてしまう。
【００１２】
また、上述したディジタル／アナログ変換回路が複数内蔵した場合に、電流−電圧変換用抵抗素子の抵抗値Ｒは製造バラツキおよび負荷条件の違いにより、それぞれのディジタル／アナログ変換回路の出力電圧が異なってしまう。この製造バラツキはすべての抵抗素子および電流源を構成するＭＯＳトランジスタを基板上の一箇所にまとめて配置することにより軽減できるが、これによってディジタル／アナログ変換回路相互間の干渉問題が生じるという不利益がある。
【００１３】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、負荷回路に依存せず、安定した電圧出力を獲得でき、複数の変換回路を設けた場合、各変換回路相互間の干渉を抑制でき、高精度なディジタル／アナログ変換回路を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、本発明のディジタル／アナログ変換回路は、ディジタル信号に基づいた電流を供給する電流供給回路と、上記電流供給回路の出力電流を電圧信号に変換して出力する第1および第２の抵抗素子とを有し、上記電圧信号が出力される第１および第２の出力端子に接続されている負荷のインピーダンスに応じて上記電圧信号のレベルが変動するディジタル／アナログ変換回路であって、上記電圧信号と基準信号とを比較し、比較結果に応じて比較信号を出力する差動電圧比較回路と、第1および第２のスイッチング素子を含み、上記電圧信号が上記第1および第２の抵抗素子によって変換されて出力される上記第１および第２の出力端子と上記電圧信号が入力される上記差動電圧比較回路の入力側との間に設けられ、上記電圧信号を上記比較回路に入力するか否かを切り替えるスイッチ群と、上記比較回路からの比較信号に応じてカウント値を増減させるカウンタと、上記カウント値に応じたレベルを持ち、上記電流供給回路の出力電流を制御するための補正信号を出力する補正信号発生回路と、電流源と、上記電流源と接地電位との間に設けられている第３の抵抗素子と、上記補正信号発生回路が出力する上記補正信号と、上記電流源と上記第３の抵抗素子間の電圧信号とを比較し、当該比較結果に応じた比較信号によって上記電流源の出力電流と上記電流供給回路の出力電流を制御する比較回路とを有し、上記補正信号発生回路は、第１の電圧供給端子と第２の電圧供給端子との間に直列接続されている複数の抵抗素子と、上記カウンタからのカウント値に応じて、上記各抵抗素子の接続中点の内何れか一つを補正信号出力端子に接続する第３のスイッチング素子とを含む。
【００１５】
また、本発明では、好適には、上記電流供給回路は、上記比較回路が出力した上記比較信号が入力される複数の電流源と、上記各電流源が出力した電流の出力先を、上記第１または第２の出力端子のいずれに切り替える複数のスイッチング素子とを含む。
【００１６】
さらに、本発明では、好適には、上記スイッチ群は、通常動作時にオフし、上記電圧信号の補正時にオンする。
【００１７】
本発明によれば、ディジタル／アナログ変換回路の出力信号と所定の基準信号とを比較するか否かがスイッチ群によって切り替えられ、当該両信号が比較される場合、比較して得た比較信号に応じて、カウンタのカウント値が決定される。当該カウント値に応じて補正信号発生回路により発生される補正信号のレベルが制御される。補正信号に応じて電流供給回路の出力電流が制御され、当該出力電流が抵抗素子に入力され、電圧信号に変換される。電圧信号の出力端子に接続されている負荷回路のインピーダンスに応じて補正信号のレベルが制御され、負荷インピーダンスに影響されることなく、ディジタル信号に基づいて常に安定した電圧信号が出力される。
【００１８】
【発明の実施の形態】
図１は本発明に係るディジタル／アナログ変換回路の一実施形態を示す回路図である。ここで、一例として８ビットのディジタル信号をアナログ信号に変換するディジタル／アナログ変換回路を示している。
図示のように、本実施形態のディジタル／アナログ変換回路は、比較回路１０、電流源１２、抵抗素子１４、複数の電流源からなる電流源回路２０、複数のスイッチからなるスイッチ回路２２、抵抗素子３０，３２、スイッチ４０、差動電圧比較回路５０、アップ／ダウンカウンタ６０、基準電圧補正回路７０および基準電圧源８０により構成されている。
【００１９】
比較回路１０は、基準電圧Ｖ１と抵抗素子１４に生じた電圧降下Ｖ２とを比較し、比較結果に応じて信号Ｖ３を出力する。電流源１２および電流源回路２０を構成する各電流源は、比較回路１０の出力信号Ｖ３によりそれぞれの出力電流が制御される。電流源回路２０の各電流源はそれぞれ単位電流Ｉを供給し、電流源１２は単位電流の１６倍の電流（１６Ｉ）を供給する。
【００２０】
スイッチ回路２２を構成する各スイッチは、図示しないデコーダからのディジタル信号ｓｄａｔにより制御され、各電流源の出力電流を出力端子Ｔout またはＴxoutの何れかに出力する。
抵抗素子３０は出力端子Ｔout に接続され、スイッチ回路２２により出力された電流を電圧に変換して端子Ｔout に出力する。抵抗素子３２は出力端子Ｔxoutに接続され、スイッチ２２により出力された電流を電圧に変換して端子Ｔxoutに出力する。
ここで、抵抗素子３０と３２の抵抗値はＲとすると、電圧降下Ｖ２を発生する抵抗素子１４の抵抗値は１６Ｒに設定される。
【００２１】
スイッチ４０は、それぞれ端子Ｔout とＴxoutと差動電圧比較回路５０の入力端子との間に設けられた二つのスイッチＳ１とＳ２により構成されている。これらのスイッチＳ１とＳ２は通常動作時にオフし、補正動作時にオンし、出力端子Ｔout およびＴxoutの出力電圧を差動電圧比較回路５０に入力する。
【００２２】
差動電圧比較回路５０は、例えば、差動チョッパ比較回路により構成されている。当該差動電圧比較回路５０はスイッチ４０を通して入力された出力電圧と基準電圧ＶA およびＶB とを比較し、比較結果に応じて比較信号ｃｍｐを出力する。
アップ／ダウンカウンタ６０は、差動電圧比較回路５０からの比較信号ｃｍｐに応じて、カウントアップまたはカウントダウンし、カウント値ｃｎｔを増減させる。
【００２３】
基準電圧補正回路７０は、アップ／ダウンカウンタ６０のカウント値ｃｎｔに基づき、基準電圧Ｖ１のレベルを制御する。図示のように、当該基準電圧補正回路７０は、二つの基準電圧入力端子Ｔ1 とＴ2 との間に直列接続されている複数の分圧抵抗素子により構成されている。複数の分圧抵抗素子の接続中点の内何れか一つがスイッチＳ３を通して出力端子Ｔ3 に接続されている。なお、スイッチＳ３はカウント値ｃｎｔにより制御される。
基準電圧入力端子Ｔ1 とＴ2 にそれぞれ基準電圧Ｖref1とＶref2が入力される。なお、基準電圧Ｖref1とＶref2は基準電圧ＶA とＶB に応じて発生される。例えば、Ｖref1＝（ＶA −ＶB ）、Ｖref2＝−（ＶA −ＶB ）となる。
【００２４】
基準電圧源８０は、基準電圧ＶAとＶBを発生し、差動電圧比較回路５０に供給し、さらに、基準電圧補正回路７０の端子Ｔ1とＴ2に基準電圧Ｖref1とＶref2を供給する。
【００２５】
上述したように、本実施形態のディジタル／アナログ変換回路は、比較回路１０、電流源１２、抵抗素子１４、電流源回路２０、スイッチ回路２２および抵抗素子３０と３２により構成された部分は、従来のディジタル／アナログ変換回路とほぼ同じ構成を有するが、本実施形態では、比較回路１０に供給される基準電圧Ｖ１は固定電圧ではなく、基準電圧補正回路７０により発生された基準電圧である。当該基準電圧Ｖ１は、ディジタル／アナログ変換回路の出力端子Ｔout またはＴxoutに接続されている負荷回路の入力インピーダンスＺi に応じて補正され、その結果、出力端子Ｔout およびＴxoutから出力される電圧Ｖout およびＶxoutにおいて、最大の差動電圧（Ｖout −Ｖxout）は負荷回路のインピーダンスにかかわらず、常に一定のレベルに保持できる。
【００２６】
以下、本実施形態のディジタル／アナログ変換回路の動作について説明する。ディジタル／アナログ変換回路の電源投入時またはスタンバイ状態から動作状態に入ったとき、補正動作が行われる。このとき、まずデコーダの出力信号ｓｄａｔのすべてのビットが“１”に設定される。即ち、各ビットの信号がハイレベルに設定される。これに応じて、スイッチ回路２２により電流源回路２０の出力電流がすべて出力端子Ｔout に出力される。
【００２７】
このため、出力端子Ｔout から（Ｖout ＝２５５ＩＲ）の電圧が出力され、出力端子Ｔxoutから０Ｖの電圧Ｖxoutが出力される。
補正動作時に、スイッチ４０を構成するスイッチＳ１とＳ２がオンし、出力電圧Ｖout およびＶxoutがそれぞれ差動電圧比較回路５０に入力される。差動電圧比較回路により、入力された差動電圧（Ｖout −Ｖxout）と差動基準電圧（ＶA −ＶB ）とが比較され、比較結果応じてハイレベルまたはローレベルの信号ｃｍｐが出力される。
【００２８】
アップ／ダウンカウンタ６０において、信号ｃｍｐに応じてカウントアップまたはカウントダウンし、カウント値ｃｎｔが制御される。当該カウント値ｃｎｔに応じて基準電圧補正回路７０におけるスイッチＳ３が制御されるので、基準電圧補正回路７０により出力される基準電圧Ｖ１のレベルが制御される。
例えば、差動電圧比較回路５０に入力された差動電圧（Ｖout −Ｖxout）が差動基準電圧（ＶA −ＶB ）より高いとき、差動電圧比較回路５０によりハイレベルの信号ｃｍｐが出力され、アップ／ダウンカウンタ６０がカウントアップし、カウント値ｃｎｔが増加する。これに応じて、基準電圧補正回路７０においてスイッチ３は端子Ｔ2 側に近づき、出力される基準電圧Ｖ１のレベルが低下するので、比較回路１０の出力信号Ｖ３のレベルが高くなる。電流源回路２０は、例えば、図５に示すようにｐＭＯＳトランジスタにより構成された場合、信号Ｖ３のレベルが高くなるにつれて各電流源の出力電流が低くなるので、出力端子Ｔout の出力電圧Ｖout が低下する。逆の場合に、差動電圧比較回路５０に入力される差動電圧（Ｖout −Ｖxout）が差動基準電圧（ＶA −ＶB ）より低くなると、基準電圧補正回路７０により出力される基準電圧Ｖ１のレベルが高く制御される。このため、比較回路１０の出力信号Ｖ３のレベルが低下し、電流源回路２０の各電流源の出力電流が大きくなり、端子Ｔout の出力電圧Ｖout のレベルが上昇する。
【００２９】
上述した補正動作により、ディジタル／アナログ変換回路の出力電圧Ｖout およびＶxoutの最大差動電圧（Ｖout −Ｖxout）が差動基準電圧（ＶA −ＶB ）とほぼ等しくなるように基準電圧補正回路７０により出力される基準電圧Ｖ１のレベルが補正される。補正動作の結果、出力端子Ｔout またはＴxoutに接続されている負荷回路の入力インピーダンスＺi に影響されることなく、出力差動電圧（Ｖout −Ｖxout）が基準電圧ＶA およびＶB により設定された差動基準電圧（ＶA −ＶB ）で決定される。
【００３０】
補正動作が終了したあと、基準電圧補正回路７０のスイッチＳ３がそのまま固定され、次回の補正動作まで接続が変化しない。このため、基準電圧補正回路７０により出力される基準電圧Ｖ１はディジタル／アナログ変換回路の出力端子Ｔout ，Ｔxoutに接続されている負荷回路のインピーダンスおよび他の動作条件に応じて設定され、補正後ディジタル／アナログ変換回路の最大差動出力電圧（Ｖout −Ｖxout）が差動基準電圧（ＶA −ＶB ）とほぼ等しくなるように制御される。
【００３１】
図２は補正動作時のディジタル／アナログ変換回路の出力電圧の波形を示している。図２において縦軸はディジタル／アナログ変換回路の差動出力電圧（Ｖout −Ｖxout）を示し、横軸は時間ｔを示している。
図示のように、電源投入後回路のセットアップが行われ、時間ｔ１が経過したあとセットアップが完了し、補正動作が開始する。このときデコーダの出力信号の各ビットが“１”に設定され、差動電圧比較回路５０の出力信号ｃｍｐに応じてアップ／ダウンカウンタのカウント値ｃｎｔが設定され、これに応じて基準電圧補正回路７０の出力信号Ｖ１のレベルが制御される。補正動作の結果、ディジタル／アナログ変換回路の差動出力電圧（Ｖout −Ｖxout）は差動基準電圧（ＶA −ＶB ）に近づく。補正開始から時間ｔ２が経過したとき、差動出力電圧（Ｖout −Ｖxout）はほぼ差動基準電圧（ＶA −ＶB ）と等しいレベルに達する。
【００３２】
補正の結果、差動出力電圧（Ｖout −Ｖxout）が差動基準電圧（ＶA −ＶB ）とほぼ等しくなると、差動電圧比較回路から特定のパターンを有する出力信号、例えば、“０”と“１”の繰り返しからなる信号が出力されるので、この時点で補正が終了する。また、この特定のパターンが現れなくても、補正開始から一定の時間が経過したあと補正を終了させればよい。補正終了すると、スイッチ４０をにおけるスイッチＳ１とＳ２がオフに切り換えられ、ディジタル／アナログ変換回路により通常の変換動作が行われる。このとき、基準電圧補正回路７０により出力された基準電圧Ｖ１に応じて、電流源１２および電流源回路２０を構成する各電流源の出力電流が制御される。入力されるディジタル信号に応じてデコーダの出力信号ｓｄａｔの各ビットが設定され、出力端子Ｔout およびＴxoutからディジタル信号に応じた電圧信号Ｖout およびＶxoutがそれぞれ出力される。
【００３３】
図３は、上述したディジタル／アナログ変換回路の一応用例を示す回路図であり、例えば、携帯電話などの移動通信装置用のＬＳＩに搭載した２チャネル差動出力型のディジタル／アナログ変換回路のブロック図である。この変換回路は、入力された２チャネルのディジタル信号ＩｄａｔとＱｄａｔをそれぞれ電圧信号Ｉout ，Ｉxoutからなる差動電圧信号および電圧信号Ｑout ，Ｑxoutからなる差動電圧信号に変換する。
【００３４】
図３において、８ビットディジタル／アナログ変換器（Ｄ／Ａ変換器）１００＿１および１００＿２は、それぞれ図１における比較１０、電流源１２、抵抗素子１４、電流源回路２０、スイッチ回路２２および抵抗素子３０，３２により構成された部分回路と同じ構成を有する。スイッチ４０、差動電圧比較回路５０、アップ／ダウンカウンタ（ＵＰ／ＤＯＷＮカウンタ）６０は図１に示す部分回路にそれぞれ対応する。８ビットＲ−Ｄ／Ａ変換器７０＿１，７０＿２は、図１に示す基準電圧補正回路７０と同じ構成を有する。即ち、これらのＤ／Ａ変換器は、二つの基準電圧の入力端子間に接続されている複数の分圧抵抗素子およびスイッチにより構成され、ＵＰ／ＤＯＷＮカウンタ６０のカウント値に応じてスイッチが制御され、出力される基準電圧のレベルは補正される。
【００３５】
図３のディジタル／アナログ変換回路において、スイッチ４０、差動電圧比較回路５０およびＵＰ／ＤＯＷＮカウンタ６０は二つのディジタル／アナログ変換器により共用されている。
補正動作時に、例えば、まずＤ／Ａ変換器１００＿１の出力信号Ｉout およびＩxoutがスイッチ４０により選択され、差動電圧比較回路５０に入力される。差動電圧比較回路５０の出力信号に応じてＵＰ／ＤＯＷＮカウンタ６０のカウント値が設定され、８ビットＲ−Ｄ／Ａ変換器７０＿１に入力される。これに応じた基準電圧が発生され、８ビットＤ／Ａ変換器１００＿１に供給される。
【００３６】
そして、Ｄ／Ａ変換器１００＿２に対して補正が行われる。Ｄ／Ａ変換器１００＿２の出力信号Ｑout およびＱxoutがスイッチ４０により選択され、差動電圧比較回路５０に入力される。差動電圧比較回路５０の出力信号に応じてＵＰ／ＤＯＷＮカウンタ６０のカウント値が設定され、８ビットＲ−Ｄ／Ａ変換器７０＿２に入力される。これに応じた基準電圧が発生され、８ビットＤ／Ａ変換器１００＿２に供給される。
【００３７】
図３に示すディジタル／アナログ変換回路において、差動電圧比較回路５０は、例えば差動チョッパ比較回路を用いて構成される。このため、オフセット電圧誤差が小さくなり、且つ２つのＤ／Ａ変換器１００＿１と１００＿２で差動電圧比較回路５０を時分割で共用する場合、チャネル間の出力誤差を小さくすることができる。また、このように２つのＤ／Ａ変換器１００＿１と１００＿２を基板上で互いに離して配置することにより相互干渉が起きにくくなっている。
【００３８】
以上の説明においては、ディジタル信号を差動電圧に変換して出力するディジタル／アナログ変換回路を例に説明したが、本発明はこれに限定されるものではなく、例えば、ディジタル信号をシングルエンド電圧信号に変化するディジタル／アナログ変換回路にも適用できる。また、上記実施形態では電流源およびスイッチをｐチャネルＭＯＳトランジスタにより構成した回路例を示したが、ｎチャネルＭＯＳトランジスタ、またはバイポーラトランジスタにより電流源およびスイッチを構成できることはいうまでもない。
【００３９】
【発明の効果】
以上説明したように、本発明のディジタル／アナログ変換回路によれば、負荷回路への依存性を低減でき、常に安定した出力電圧を得られる。また、複数のディジタル／アナログ変換器で一つの補正回路を共用することにより、変換器相互の相対誤差を小さく抑制できる。さらに、相対精度を要求された場合に複数のディジタル／アナログ変換器を離して配置できるので、相互間の干渉を発生しにくい利点がある。
【図面の簡単な説明】
【図１】本発明に係るディジタル／アナログ変換回路の一実施形態を示す回路図である。
【図２】本実施形態の補正動作時の波形を示す波形図である。
【図３】本実施形態の一応用例を示すブロック図である。
【図４】従来のディジタル／アナログ変換回路の一例を示す回路図である。
【図５】図４のディジタル／アナログ変換回路の具体的な構成例を示す回路図である。
【符号の説明】
１０…比較回路、１２…電流源、１４…抵抗素子、２０…電流源回路、２２…スイッチ回路、３０，３２…抵抗素子、４０…スイッチ、５０…差動電圧比較回路、６０…アップ／ダウンカウンタ、７０．７０＿１，７０＿２…基準電圧補正回路、８０…基準電圧源、１００＿１，１００＿２…ディジタル／アナログ変換器、ＶCC…電源電圧、ＧＮＤ…接地電位。
【図１】
0004099557.tif 000002
【図２】
0004099557.tif 000003
【図３】
0004099557.tif 000004
【図４】
0004099557.tif 000005
【図５】
0004099557.tif 000006