(57)【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を形成し、この絶縁膜に前記半導体基板上に形成された第１の金属を有する第１のシリサイド膜を露出させるコンタクト孔を形成する工程と、
前記コンタクト孔から露出している前記第１のシリサイド膜に接続する第２の金属を堆積させてコンタクト部を形成する工程と、
前記半導体基板を熱処理することにより第２の金属を有する第２のシリサイド膜を前記第１の金属を有する第１のシリサイド膜上に形成して前記コンタクト部のコンタクト性を向上させる工程とを備え、
前記半導体基板を熱処理する工程において、発光波長分布及び照射時間の異なる２つの加熱源を用い、第１の加熱源であるハロゲンランプを照射し、この照射中に第２の加熱源であるフラッシュランプを前記第１の加熱源の照射時間よりも短い時間照射することを特徴とする半導体装置の製造方法。
【請求項２】
前記フラッシュランプの消灯後に前記ハロゲンランプを消灯することを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体の製造装置及び半導体の製造プロセスに関し、特に、強誘電体膜を結晶化するため、もしくはコンタクト部のコンタクト特性を向上させる熱処理装置と熱処理方法及び半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、強誘電体メモリ（ＦｅｒｒｏｅｌｅｃｔｒｉｃＲＡＭ）が注目されている。ＤＲＡＭと略同等の応答速度を持ち、且つ記憶が消えない不揮発性という特徴を持つためである。その特徴は、汎用メモリはもとよりロジックデバイスと混載するシステムＬＳＩでいかんなく発揮されるものとして期待を集めている。
強誘電体メモリ素子の断面を図１６に示す。図から明らかなように、下から順に、トランジスタ、強誘電体キャパシタ、配線が形成されている。この強誘電体メモリ素子においてキャパシタの下部電極１０１は、プレート線を兼ねており、強誘電体膜１０２を挟んで上部電極１０３は、ビット線に接続されている。製造プロセスは、当然のことながら、最初にトランジスタが作成され、次に、強誘電体キャパシタが形成される。そして、接続孔が開孔されてＡｌ−Ｃｕ配線が形成される。接続孔内の接続配線は、タングステン（Ｗ）が用いられる。
【０００３】
強誘電体メモリを製造する場合の困難さの一つは、強誘電体がプロセス損傷を受け易いということである。多層配線を形成するためのドライエッチングやスパッタリングを行った際に、プラズマ中の荷電粒子の影響を受け、さらに、これらのプロセスが減圧下で行われるのでチタン酸ジルコン酸鉛ＰＺＴ（Ｐｂ（Ｔｉx ・Ｚｒ1-x ）Ｏ3 ）やタンタル酸ストロンチウムビスマスＳＢＴ（Ｓｒ2 ＢｉＴａＯ9 ）などの強誘電体中に酸素が脱離し、強誘電性を著しく損ってしまう。
このような多層配線形成工程のプロセスダメージを避けるための一つの工夫として、例えば、特開平１１−３１７５００号公報には、多層配線を先に形成し、その上に強誘電体キャパシタを作成する方法が提案されている。多層配線を先に形成し、その上に強誘電体キャパシタを形成するのであるから、当然のことながら強誘電体は、配線形成工程のプロセスダメージを受けることはない。
このプロセスの問題点は、強誘電体であるＰＺＴやＳＢＴの結晶化温度が、アルミニウム配線の耐える温度（４５０℃）よりも高いという点にある。ＰＺＴの結晶化温度は、低くても５５０℃であり、一方、ＳＢＴの場合は少なくとも６５０℃を要する。このような温度に加熱するとアルミニウムが溶融し、配線が分断するなどの問題が発生する。
【０００４】
このような問題を避けるために、例えば、熱処理温度が４５０℃程度のＣＶＤ(Chemical Vapour Deposition)で形成するプロセスが研究されているが、低温では、良質の強誘電体性能が実現されていない。強誘電体としての充分な性能を得るためには、やはり高い温度で充分に結晶化させる必要がある。
加熱される時間が非常に短ければ、温度は高くてもアルミニウムは変質して溶融することはない。例えば、５００℃の場合、数秒以内であれば、アルミニウムは変質しない。したがって、ＲＴＰ（Rapid Thermal Process)も一つの手段となり得るが、現在のＲＴＰで、例えば、６５０℃に加熱した場合、４５０℃以上に到達している時間が長いため、アルミニウムに変質が起きてしまう。このように現在では、高温を要する結晶化とアルミニウムが変質しない温度以下でのプロセスという狭間に挟まれて、解が見つからない状況である。
【０００５】
また、現在トランジスタの高性能化を進める上でゲート絶縁膜が薄膜化されるに及んでゲート電極空乏化という問題が顕在化している。ゲート電極空乏層の存在により寄生容量が増大してしまうので非常に薄いゲート絶縁膜を形成したとしても実効的な酸化膜厚が厚くなってしまう。これを解決するためには、メタルゲート電極もしくは高誘電率ゲート絶縁膜を用いることが極めて有効である。しかし、メタルゲートや高誘電体膜が直面する問題点の一つにコンタクトプロセスの低温化がある。通常、Ｓｉ基板の表面上には自然酸化膜が存在しているため、それが障壁層となって金属とのコンタクトをとるのが難しい。近年、半導体装置のコンタクト部の形成方法は、層間絶縁膜にパターニングされ開口されたコンタクト孔に電極あるいは電極の下地層として金属導電性の膜を堆積させ、その後赤外加熱炉で５５０℃１時間以上の熱処理が行われてきた。この熱処理の目的は、電極と半導体基板界面の自然酸化膜を還元して低抵抗オーミックコンタクトの形成を行うことである。
【０００６】
しかし、従来の熱処理条件はサーマルバジェットが大きく、抵抗率の低い金属であるＡｌは融点が低いために、また高誘電体材料であるＴａ2 Ｏ5 は結晶化に伴いゲートリーク電流が増大するために、各々ゲート電極やゲート絶縁膜として用いるには十分ではない。また、素子特性の更なる高性能化への実現のためには低誘電率材料を層間絶縁膜に用いる必要があるが、従来の熱工程では密度の低下に伴い力学的強度が減少したり吸湿性が増加したりするため、トランジスタへの適用が困難になる。但しコンタクト部形成の熱処理温度を５００℃以下にまで低温化するとコンタクト抵抗及び半導体基板面内でのバラツキが共に増大することが判明している。これは、５００℃以下の熱処理ではシリコン基板表面上の自然酸化膜を十分に還元することができないるためである。
【０００７】
【発明が解決しようとする課題】
以上のように、現在トランジスタの高性能化を進める上でゲート絶縁膜が薄膜化されるに及んでゲート電極空乏化という問題が顕在化している。そして、前述の低サーマルバジェットでコンタクト部を形成するという問題があった。さらに多層配線上に強誘電体キャパシタを形成する方法は、多層配線のダメージを避けることが出来るが、上述のようにアルミニウムが変質しない温度で強誘電体を結晶化しなければならないという制約がある。
本発明は、このような事情によりなされたものであり、４００℃程度の低温で良質な強誘電体膜を形成すること、低温でコンタクト性の高いコンタクト部を形成すること、低温で急速にシリサイド形成を行うことなどを実施するための熱処理方法及びこの熱処理方法を利用した半導体装置の製造方法を提供する。
【０００８】
【課題を解決するための手段】
本発明は、試料を加熱処理する際に、加熱時間の異なる２つの加熱源、例えば、少なくとも２種類以上のランプを備え、まず、第１のランプを点灯して試料を加熱し、一定の温度に達したところで第２のランプを点灯し、試料の温度をさらに上昇させ所望の温度に到達せしめることを特徴としている。
従来のＲＴＰの場合、所望の温度まで一種類のランプで加熱する。例えば、熱処理温度を７００℃とすると、７００℃まで１種類のランプで加熱する。標準的なＲＴＰの性能である５０℃／秒で昇温したとすると、７００℃に到達するまでに１４秒、処理時間をゼロとして直ちに降温するとしても降温に２０秒以上を要するため、トータルの熱処理時間は３０秒を越える。試料が半導体基板であり、この上にアルミニウム配線が形成され、その上に層間絶縁膜を介して形成された強誘電体膜を結晶化により熱処理する場合において、アルミニウムにとって危険温度である４５０℃以上に加熱される時間は、１０秒以上に及ぶことになり、アルミニウム配線の溶解に至ることになる。アルミニウムは、４５０℃で加熱を続けても１時間は変質しない。５００℃では１０〜１５秒程度は、加熱を続けることができる。５５０℃では５〜６秒程度は、加熱を続けることができる。
【０００９】
さらに、６００℃では、大体１〜２秒で変質する。アルミニウムは、６６０℃で溶融する。しかし、溶融温度より低い温度でも加熱時間を上記のような範囲を越えると、変質する。このような変質とはアルミニウム配線におけるアルミニウム粒が成長してヒロックが生じる状態をいう。
第１のランプを用いて予備加熱を行うことが必要な理由は、以下の通りである。すなわち、第２のランプで加える熱エネルギーには、ある程度の制限が加わる。照射時間の非常に短いフラッシュランプだけで試料表面を加熱しようとすると、場合よっては、大きな熱エネルギーが必要になることがある。そのような場合、狙いどおり強誘電体を結晶化できたとしても、印加されたエネルギーが下層に伝導し、そして、トータルのエネルギー量が多いためにアルミニウムの温度が上昇するという問題が起こる。第２のランプで投入される熱エネルギーは、強誘電体だけが加熱され、且つ結晶化に必要な程度に加熱されるように調整されなければならない。そのために、ある程度まで予備加熱しておくことが意味を持つのである。
【００１０】
図１０は、ランプエネルギーと強誘電体膜の熱処理による温度の照射されるランプのエネルギー依存性を示す特性図である。図に示すように、強誘電体膜は、所定の温度になると結晶化が始まり、さらに高い温度Ｔになると分解する。そしてそれぞれに対応した必要エネルギーが図に示したエネルギー曲線から求まる。結晶化に必要なエネルギーは、エネルギー幅ｄの間にある。図１１は、本発明を実施するに際して結晶化温度と熱処理時間との関係を示す特性図である。本発明では、第１のランプで強誘電体膜を所定の温度（Ｔ１又はＴ２）に予備加熱しておき、次に、短時間で昇温させることができる第２のランプで、例えば、１０００分の１秒程度の短時間のうちに結晶化温度（Ｔｃ）にまで温度を上げる。第２のランプが与えるエネルギー量は、予備加熱の温度に依存している。第２のランプのエネルギー量を少なく（例えば、Ｅ２）したいときは、予備加熱温度を高く（例えば、Ｔ２）し、予備加熱時間を短くする（例えば、ｔ２）と良い。フラッシュランプを第２のランプとして用いた場合において、エネルギー量を２７ジュール（Ｊ）／ｃｍ2 以下に設定すれば、強誘電体膜の下層に形成されたアルミニウム配線が溶融し破損しない。例えば、ＰＺＴ強誘電体膜を結晶化する場合において、予備加熱温度を４００℃に設定すると、フラッシュランプのエネルギーは、１０Ｊ／ｃｍ2 以上で結晶化する。
【００１１】
予備加熱を５５０℃に設定すると、フラッシュランプのエネルギーが７〜８Ｊ／ｃｍ2 で結晶化する。このように予備加熱温度が高い場合は、第１ランプの予備加熱温度を１秒以下にすることができる。
ランプを用いず、試料台中にヒーターを埋め込み、このヒーターを用いて予備加熱を行うことも可能である。しかし、この場合、加熱されたヒーター上に試料を載置する関係上、本来の結晶化が起こる時間を挟んで前後の予備加熱時間は、数１０秒に及ぶことになる。予備加熱温度がアルミニウムにとって問題のない温度であれば、この方法も可能である。しかし、第２のランプで印加する熱エネルギーの大きさによっては、５００℃程度の予備加熱しなければならないことも起こりうる。その場合、アルミニウムの変質を考えると、予備加熱時間を秒単位に短縮しなければならない。そのために予備加熱をランプで行うことが必要となるのである。ランプで予備加熱を行う方法が様々なケースに対応できるという幅広い応用性を持つのである。
【００１２】
また、本発明は、コンタクトプロセスのサーマルバジェットの低減化を目的に、発光波長分布と照射時間が異なる第１の加熱源と第２の加熱源とを組み合わせることを特徴としている。配線や電極と半導体基板や導電体膜とのコンタクト部を高速反応させることによりコンタクト抵抗の低抵抗化が実現される。
また、発光波長分布及び照射時間が異なる第１の加熱源と第２の加熱源を組み合わせてシリサイド形成を行うことを特徴としている。低温かつ急速にシリサイド形成を行うことができるため、耐熱性の低いメタルゲートや高誘電率ゲート絶縁膜、低誘電率層間絶縁膜などの新材料をトランジスタに適用できることが容易になり、素子特性の高性能化が実現できる。
【００１５】
本発明の半導体装置の製造方法は、半導体基板上に絶縁膜を形成し、この絶縁膜に前記半導体基板上に形成された第１の金属を有する第１のシリサイド膜を露出させるコンタクト孔を形成する工程と、前記コンタクト孔から露出している前記第１のシリサイド膜に接続する第２の金属を堆積させてコンタクト部を形成する工程と、前記半導体基板を熱処理することにより第２の金属を有する第２のシリサイド膜を前記第１の金属を有する第１のシリサイド膜上に形成して前記コンタクト部のコンタクト性を向上させる工程とを備え、前記半導体基板を熱処理する工程において、発光波長分布及び照射時間の異なる２つの加熱源を用い、第１の加熱源であるハロゲンランプを照射し、この照射中に第２の加熱源であるフラッシュランプを前記第１の加熱源の照射時間よりも短い時間照射することを特徴としている。前記フラッシュランプの消灯後に前記ハロゲンランプを消灯するようにしても良い。
【００１６】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図９に示す概略断面図を参照して本発明の熱処理装置を説明する。
この熱処理装置は、アルミニウムからなる試料チャンバー１を有し、この試料チャンバー１内部には、試料を載置する試料台２、ガスを導入するガス導入口３、排気する排気口４、光を導入するための上部の石英窓５、試料を予備加熱するための棒状のランプ（第１のランプ）６、フラッシュランプ（第２のランプ）７を備えている。棒状ランプ６は、３ｋＷのタングステンハロゲンランプで１６本、試料８の下に設置され、試料８を下から加熱する。一方、フラッシュランプ７は、同様に棒状のランプであり、１５本が試料８の上に設置され、試料８を上から加熱する。両ランプは、いずれもそれぞれ専用の電源９、１０に接続されている。ランプ点灯のタイミング、点灯時間及びフラッシュランプの点灯回数は、マイコンによって制御されるように構成されている。
前記２種類のランプは、棒状のランプであることが本質的ではなく、ランプの分野でシングルエンドと呼ばれる一方向に外部端子が２つ設けられたタイプのランプでも同様の効果を期待することができる。
【００１７】
次に、図１及び図２を参照して第１の実施例を説明する。
図１は、半導体基板と配線とのコンタクト部の形成方法を説明する製造工程断面図である。まず、図１（ａ）に図示するように、単結晶シリコン基板４１にＣＶＤ(Chemical Vapor Deposition) 法で２００ｎｍのＳｉＯ2 膜４２を堆積させる。次に、図１（ｂ）に図示するように、ＳｉＯ2 膜４２をパターニングして、０．３μｍ×０．３μｍのコンタクト孔４３を開口する。次に、ＳｉＯ2 膜４２をマスクとしてシリコン半導体基板４１にボロン（Ｂ）を加速エネルギー１０ｋｅＶ、ドーズ５×１０15ｃｍ-2でイオン注入する。これにより、図１（ｃ）に図示するように、イオン注入層４４が形成される。ここで、シリコン半導体基板４１の表面には、ｐ型層形成不純物に限らず、Ｐ、Ａｓ等のイオン注入によるｎ型導電層が形成されても良い。この後、赤外ランプ加熱炉（ＲＴＡ）の窒素雰囲気中で１０００℃１０秒の熱処理を行う。これにより、図１（ｄ）に示すように、イオン注入層４４の結晶回復が行われると共に不純物の活性化が行われて、イオン注入層４４は、ソース／ドレイン領域などに用いられるｐ型不純物拡散領域４７になる。次に、この不純物拡散領域４７上も含めてシリコン半導体基板４１上に膜厚３０ｎｍ以下の金属膜４５を堆積させる。金属膜４５としてはシリコン半導体基板上の自然酸化膜を還元できる金属、例えば、Ｔｉが望ましい。
【００１８】
これに適した金属として、他にはIIIa、IVa 、Va族の高融点金属が挙げられる。この後、シリコン半導体基板１を窒素雰囲気中で赤外加熱炉内で４００℃に加熱し、加熱中にエネルギー密度１０Ｊ／ｃｍ-2、パルス幅１ｍｓｅｃを有するＸｅフラッシュランプを１パルス照射させる。これにより、金属膜５と下地シリコン半導体基板４１とのオーミックコンタクトが形成された。次に、図１（ｅ）に図示するように、抵抗率の低い金属膜４６、例えば、Ａｌを膜厚４００ｎｍ程度堆積させてから、コンタクト孔４３に合わせてパターニングして電極４８を形成する。
なお、本発明における半導体装置のコンタクト部形成における赤外加熱炉の熱処理条件は、５００℃以上の温度で長時間処理されることのないように設定される。
上述の方法によって形成したこの実施例のサンプルＳ１において、Ａｌ電極と不純物拡散層間のコンタクト抵抗を実測したところ、１．３×１０-7Ωｃｍ2 であった。
【００１９】
実施例におけるコンタクト抵抗の低減効果を調べるために、フラッシュランプの照射を行わずに、４００℃の基板加熱のみを行い、図１（ｅ）と同じ構造のサンプルＳ２を比較例として形成する。比較例のサンプルＳ２のコンタクト抵抗を実測したところ、５．３×１０-4Ωｃｍ2 であった。
さらに、従来の赤外加熱炉のみの熱処理条件５５０℃、９０分で作製された図１（ｅ）と同じ構造のサンプルＳ３のコンタクト抵抗を実測したところ、２．５×１０-7Ωｃｍ2 であった。
上述の結果から、実施例のサンプルＳ１では、比較例サンプルＳ２に比べてコンタクト抵抗が著しく低下しており、従来例のサンプルＳ３と比べても低下していることが分かる。
【００２０】
次に、実施例のサンプルＳ１、比較例のサンプルＳ２及び従来例のサンプルＳ３において、金属配線とシリコン半導体基板とのコンタクト部の元素の拡散挙動及び反応形態の様子をオージェ分光分析により調べる。その結果を図２に示す。図２は、本発明、比較例び従来の半導体装置のコンタクト部の反応形態においてフラッシュランプの効果を説明する組成図であり、縦軸が元素の組成比（ａｔｏｍ％）、横軸がＡｒイオンスパッタリング時間（分）を表わしている。即ち、横軸は深さ方向に対応している。図２（ａ）が実施例サンプルＳ１、図２（ｂ）が比較例サンプルＳ２、図２（ｃ）が従来例サンプルＳ３である。ここでは、さらにコンタクト抵抗を下げる方法としてシリコン半導体基板表面上に導電体膜ＣｏＳｉ2 層を設けており、金属膜ＴｉとＣｏＳｉ2 層との反応形態の様子が示されている。
【００２１】
図２に示されるように、比較例のサンプルＳ２では、Ｔｉ／ＣｏＳｉ2 界面に酸素が検出されており、ＣｏＳｉ2 上に絶縁体の自然酸化膜（ＳｉＯ2 、ＣｏＯ）が存在していることが分かる。一方、実施例サンプルＳ１及び従来例サンプルＳ３では、ＣｏＳｉ2 上に自然酸化膜は検出されず、金属膜Ｔｉにより還元されていることが分かる。さらには、Ｔｉと下地シリコン半導体基板との相互拡散が生じており、Ｔｉシリサイド層を形成していることが判明した。ちなみに、比較例サンプルＳ２では、熱処理時間を９０分以上続けても、Ｔｉシリサイド層の形成を確認することはできなかった。
以上の結果から、シリコン半導体基板表面上に存在する自然酸化膜の還元反応と金属膜によるシリサイド層の形成が、低抵抗コンタクト形成の鍵を握ると考えられる。低温熱処理ではシリコン半導体基板表面の自然酸化膜を金属膜であるＴｉが還元しきれずに、Ｔｉシリサイド層の形成が抑制されていたためコンタクト抵抗を下げることができなかったと考えられる。この実施例におけるＸｅフラッシュランプの効果は、熱以外に光エネルギーをも利用することにより、赤外加熱炉では到達することのできないエネルギーを極短時間で得ることができたため、金属膜と下地シリコン半導体基板との高速反応が可能となり、低サーマルバジェットでコンタクト抵抗の低減化が実現できたものである。
【００２２】
本発明は、上記実施例に限られるものではない。半導体装置のコンタクト部を形成するための２つの加熱源は、発光波長が赤外領域にある加熱源とそれよりも短波長側で発光波長の少なくとも一部が紫外領域にあれば良く、例えば、Ａｒ、Ｎ2 、エキシマ等のレーザや水素ランプを適用することも可能である。
【００２３】
次に、図３乃至図５を参照して第２の実施例を説明する。
図３は、比較例サンプルＳ４のコンタクト部の反応形態においてフラッシュランプの効果を説明する組成図であり、縦軸が元素の組成比（ａｔｏｍ％）、横軸がＡｒイオンスパッタリング時間（分）を表わしている。即ち横軸は深さ方向に対応している。前述の第１の実施例にしたがって半導体装置を製造する。但し、この実施例における金属配線とシリコン半導体基板とのコンタクト部を形成するための熱処理条件は、基板温度を１００〜４８０℃、Ｘｅフラッシュランプの照射エネルギー密度を５〜２５Ｊ／ｃｍ2 の範囲内に設定する。
即ち、この実施例では、第１の加熱源による基板温度は高融点金属膜、ここではＴｉ層が熱処理中の雰囲気からの影響を受けずに素子特性としての劣化を誘発しない温度を条件とし、第２の加熱源では光源本体の低負荷内でコンタクト部の反応が促進できる照射エネルギーに設定している。実施例におけるコンタクト部の反応効果を調べるために、基板温度を５００℃に設定し、Ｘｅフラッシュランプの照射エネルギー密度を１０Ｊ／ｃｍ2 に設定したサンプルＳ４を比較例として作製する。
【００２４】
比較例のサンプルＳ４のＡｌ電極と不純物拡散層間のコンタクト抵抗を実測したところ７．２×１０-3Ωｃｍ2 であった。
上述の結果から、比較例サンプルＳ４は、第１の実施例のサンプルＳ１と比べてコンタクト抵抗が却って増大してしまうことが分かった。
図３（ａ）は、比較例のサンプルＳ４について、オージェ分光分析からコンタクト部の反応形態の様子を調べた結果を示している。
比較例サンプルＳ４ではＴｉ層に相当量の酸素が取り込まれており、最表面に約１５ｎｍ程度のＴｉ酸化膜が存在しているばかりか、Ｔｉシリサイド層の膜厚も減少してしまっていることが分かる。このことは、基板温度が高くなるほど雰囲気の影響を受け易くなり、基板表面側から侵入してくる酸素量が増加することによりＴｉシリサイド層の成長率が制限されてしまうことを示唆している。すなわち、比較例サンプルＳ４では、金属膜Ｔｉが酸化されて絶縁体となってしまったことと、Ｔｉシリサイドの成長が抑制されてしまったこととで、コンタクト抵抗が増大したものと考察される。
【００２５】
そこで、シリコン半導体基板の基板温度を室温にした状態で、Ｘｅフラッシュランプ（照射エネルギー：１０Ｊ／ｃｍ2 ）のみで、図１（ｅ）に図示する構造のサンプルＳ５を作製する。この時のサンプルＳ５のコンタクト抵抗は、３．１×１０-5Ωｃｍ2 であり、実施例サンプルと比べると著しく高いものであった。図３（ｂ）にはサンプルＳ５について、オージェ分光分析からコンタクト部の反応形態の様子を調べた結果を示している。
以上の結果から、Ｔｉ層の酸化反応を阻止するために、第１の加熱源による基板温度を低く設定し過ぎても、第２の加熱源であるＸｅフラッシュランプのみでは、低抵抗コンタクトの形成は困難であることが分かる。Ｘｅフラッシュランプ照射のみで金属シリサイド層を形成するには、３０Ｊ／ｃｍ2 以上の照射エネルギー密度が必要になってくると予想されるが、照射エネルギー密度が大きくなるほど、金属シリサイドの生成量を制御することが困難となり、またフラッシュランプ負荷の面から考えても実用的とはいえない。
【００２６】
図４は、低サーマルバジェットでコンタクト部にＴｉシリサイド層を形成し、低抵抗オーミックコンタクトを形成するために必要な第１の加熱源による基板温度と、第２の加熱源によるＸｅフラッシュランプ（パルス幅１ｍｓｅｃ時）の照射エネルギー密度との関係を示すものである。図中、斜線で示された領域は、Ｘｅフラッシュランプの寿命を考慮した範囲内で５×１０-7Ωｃｍ2 以下の低抵抗コンタクトを形成することができる条件を示している。４８０℃付近までは基板温度を増加させるほど、低エネルギー密度のフラッシュ照射で、５×１０-7Ωｃｍ2 以下の低抵抗コンタクトが得られることが分かる。
図５は、Ｘｅフラッシュランプを１０回照射させた場合を図示したものである。照射回数を増加させると５×１０-7Ωｃｍ2 以下の低抵抗コンタクトの得られる条件が低温、低照射エネルギー側へ広がることが分かる。
以上から、金属配線とシリコン半導体基板とのコンタクト部を形成するための熱処理条件は、基板温度を１００〜４８０℃、Ｘｅフラッシュランプの照射エネルギー密度を５〜２５Ｊ／ｃｍ2 の範囲内に設定するのが適当である。
【００２７】
次に、図６を参照して第３の実施例について説明する。
この実施例では、第１の実施例にしたがって半導体装置を製造する。ただし、この実施例における金属配線とシリコン半導体基板とのコンタクト部を形成するための電極下地層として、５〜２０％のＳｉが添加された金属導電性膜を堆積させる。Ｔｉ−１０％Ｓｉの金属導電性膜をコンタクト底に堆積させ、その後、シリコン半導体基板の基板温度４００℃でＸｅフラッシュランプをエネルギー密度１０Ｊ／ｃｍ2 で１パルス照射させて、図１（ｅ）に図示する構造のサンプルＳ６を作製する。
即ち、本発明による特徴は、高融点金属膜をコンタクト底に堆積する前に、コンタクト界面で金属シリサイド層を形成するためのＳｉを予め高融点金属膜内に含有させておくことにより熱工程に伴う下地基板であるシリコン半導体基板のシリコン表面側への前方拡散量を抑制し、シリサイデーション反応を抑制することで接合リーク電流の低減化を図ることにある。
【００２８】
この実施例におけるサンプルＳ６の接合リーク電流の低減効果を調べるために、コンタクトプロセスの熱工程は実施例のサンプルＳ６と同じであるが、Ｓｉ未添加の金属膜Ｔｉを電極下地層としたサンプルＳ１を用いて、比較実験を行う。実施例のサンプルＳ６において、逆方向バイアス電圧５Ｖ印加時の接合リーク電流を実測したところ３．５×１０-9Ａ／ｃｍ2 であった。また、Ａｌ電極と不純物拡散層間のコンタクト抵抗は、３．６×１０-7Ωｃｍ2 であった。一方、比較例のサンプルＳ１（第１の実施例では実施例サンプル）において、接合リーク電流を実測したところ、５．１×１０-7Ａ／ｃｍ2 （コンタクト抵抗：１．３×１０-7Ωｃｍ2 ）であった。さらに、第２の加熱源を使わずに第１の加熱源のみで５５０℃、９０分の熱処理を行った従来例サンプルＳ３の接合リーク電流は２．６×１０-9Ａ／ｃｍ2 （コンタクト抵抗：２．５×１０-7Ωｃｍ2 ）であった。これより、実施例サンプルＳ６の接合リーク電流は、従来例サンプルＳ３と同レベルのリーク電流が得られており、また比較例のサンプルＳ１と比べた場合にはコンタクト抵抗の上昇は見られるものの接合リーク電流は２桁近くも低くなり、極めて効果的に改善できることが分かる。
【００２９】
第２の加熱源を組み合わせるコンタクト部の形成方法は、金属シリサイド層を厚く形成できることでコンタクト抵抗の低減化には著しい効果が見られたものの、その反面、下地シリコン半導体基板の金属膜側への前方拡散量が多く、シリコン半導体基板内に空孔ができてしまい、その空孔が逆バイアス印加時に空乏層中に含まれてしまうために接合リーク電流の増大を招いていたと考えられる。そこで、金属膜堆積前にＳｉを予め添加させておくことで、熱処理に伴う下地シリコン半導体基板からのＳｉの拡散量を抑制し、シリサイデーション反応を制御しつつ金属シリサイド層を形成することができたために接合リーク電流の改善に至ったと考察される。
図６は、基板温度４００℃でＸｅフラッシュランプを照射エネルギー密度１０Ｊ／ｃｍ2 で１パルス照射した時のＴｉ中に添加されるＳｉの量に対するコンタクト抵抗と接合リーク電流（５Ｖ印加時）の関係を示す特性図である。Ｓｉの添加量が増えるほどコンタクト抵抗は上昇するが、接合リーク電流が小さくなることが分かる。コンタクト抵抗と接合リーク電流の両面からスペックを満たすことのできるＳｉ添加量の範囲は、５〜２０％であることが示されている。
【００３０】
以上、金属配線とシリコン半導体基板との良好なコンタクト特性を有するコンタクト部を形成するための電極下地層としての金属導電性膜に５〜２０％のＳｉを添加することが有効であることが分かる。
次に、図７及び図８を参照して第４の実施例を説明する。
この実施例ではロジック素子の不純物拡散領域と接続プラグとのコンタクト部の製造に本発明を適用する。ｐ型シリコン半導体基板５１の素子分離領域（ＳＴＩ）５３に囲まれた素子領域にＭＯＳトランジスタが形成されている。ＭＯＳトランジスタは、ソース／ドレイン領域を構成するｎ型不純物拡散領域５７と、この不純物拡散領域５７間の上に形成されたシリコン酸化膜からなるゲート絶縁膜５４と、ゲート絶縁膜５４上に形成されたポリシリコンなどからなり、側壁絶縁膜により保護されたゲート電極５０が形成されている。ゲート電極５０、不純物拡散領域５７の表面にはコバルトシリサイド（ＣｏＳｉ2 ）層５５が形成され低抵抗化されている。半導体基板５１の表面にはプラズマＣＶＤにより形成されたシリコン窒化膜５６が形成されている。シリコン窒化膜５６の上にはＢＰＳＧ膜及びその上のＴＥＯＳ膜からなる層間絶縁膜５２が形成されている。
【００３１】
層間絶縁膜５２の表面は、平坦化され、ＴｉＮ／Ｔｉバリアメタル層とこのバリアメタル層に挟まれたＡｌ−Ｃｕ金属膜から構成された金属配線５９が形成されている。この金属配線５９とＭＯＳトランジスタのゲート電極５０及び不純物拡散領域５７は、層間絶縁膜５２に形成されたコンタクト孔に埋め込まれた接続プラグ５８により電気的に接続されている。接続プラグ５８は、コンタクト孔の内壁に形成されたＴｉＮ／Ｔｉバリアメタル層とこのバリアメタル層に包まれたタングステン（Ｗ）から構成されている。
この接続プラグ５８は、シリサイド層５５に接続される。図７に示すＡ領域にそのコンタクト部が示される。シリサイド層は、ゲート電極５０のポリシリコン上及び不純物拡散領域５７上にコバルト膜をスパッタリング等により堆積させ、加熱処理してシリサイド化することにより形成される。しかし、Ａ領域に示すコンタクト構造は、ＳｉＯ2 及びＣｏＯ層が形成されているので、高抵抗になっている（図８（ａ））。そこで、通常は、接続プラグのバリアメタル層を形成してから５５０℃、９０分の条件でアニールしてＳｉＯ2 及びＣｏＯ層を消失させ、低抵抗化させている（図８（ｂ））。この実施例ではこのような条件でアニールを行わず、半導体基板を赤外線加熱により４００℃で加熱し、加熱中にエネルギー密度１０Ｊ／ｃｍ2 、パルス幅１ｍｓｅｃを有するＸｅフラッシュランプを１照射させる。これにより、４００℃の低温でありながら、従来と同じ、図８（ｂ）に示すＡ領域の構造が得られる。
【００３２】
次に、図１２乃至図１４を参照して第５の実施例を説明する。
図１２は、１トランジスタ・１キャパシタ構成の強誘電体メモリセルの等価回路を示しており、これは、ＤＲＡＭセルの等価回路と同じ回路接続を有する。図１３は、ＦＲＡＭが形成された半導体基板の断面図である。従来のＦＲＡＭが形成された半導体基板は、トランジスタの上に強誘電体キャパシタ、その上に多層配線が形成された構造であるが、この実施例では、加熱処理する試料としてトランジスタの上に多層配線が形成され、多層配線の上に強誘電体キャパシタが形成された構造の半導体基板を用いる。図１４は、本発明が適用されるＦＲＡＭ構造の半導体装置の製造工程を説明するフローチャートである。まず、ウェーハにメモリなどに用いられるＭＯＳトランジスタを形成し（１）、次に、層間絶縁膜を介してアルミニウムもしくはアルミニウムを主成分とする金属配線を多層構造に形成する（２）。その後、層間絶縁膜を介して強誘電体膜を有するキャパシタを形成する（３）。この半導体装置は、図１６に示すＦＲＡＭ構造のものに比較してキャパシタの位置が上下入れ代わっていることに特徴がある。
【００３３】
Ｃはペロブスカイト構造を有する強誘電体を電極間絶縁膜に用いた情報記録用のキャパシタ、Ｑはこのキャパシタに直列に接続されている電荷転送用ＭＯＳトランジスタ、ＷＬはこのＭＯＳトランジスタのゲートに接続されているワード線、ＢＬはＭＯＳトランジスタのソース／ドレイン領域の一方に接続されているビット線ＰＬは、上記キャパシタの一端（プレート）に接続されているプレート線、ＶＰＬはプレート線電圧である。
図１３は、強誘電体特性のある強誘電体膜を有するキャパシタを具備したＦＲＡＭの断面図である。ｐ型シリコン半導体などからなる半導体基板２０にはＬＯＣＯＳ法によるＳｉＯ2 から構成された素子分離領域が形成されている。半導体基板２０の表面領域にはソース／ドレイン領域として用いられるｎ型不純物拡散領域２１が形成されている。ソース／ドレイン領域間の上にはゲート酸化膜（ＳｉＯ2 ）２２を介してゲート電極２３が形成されている。ワード線（ＷＬ）に繋がるゲート電極２３は、ポリシリコン膜とポリシリコン膜上のタングステンシリサイド膜などからなり、上面はシリコン窒化膜により保護されている。半導体基板２０は、ゲート電極２３を覆うように減圧ＣＶＤ法により形成された層間絶縁膜として用いられるＢＰＳＧ(Born Phospharus Silicate Glass)膜からなる第１の絶縁膜２４１により被覆されている。第１の絶縁膜２４１は、ＣＭＰ(Chemical Mechanical Polishing) などにより研磨されて平坦化される。
【００３４】
第１の層間絶縁膜２４１にはバリアメタル層を介在させたアルミニウムなどの金属配線２５１が埋め込み形成されている。第１の層間絶縁膜２４１上には、それぞれ第２乃至第４の金属配線２５２〜２５４が埋め込み形成されたシリコン酸化膜などからなる第２乃至第４の層間絶縁膜２４２〜２４４が形成され、第４の層間絶縁膜２４４上には第５の層間絶縁膜２４５が堆積されている。
第５の層間絶縁膜２４５の上には、強誘電体キャパシタＣが形成されている。キャパシタＣは、層間絶縁膜２４５に接触し、下部電極３０１、強誘電体特性を有するＰＺＴなどの強誘電体膜３０２及びプレート線（ＰＬ）に繋がる上部電極３０３が順次堆積された積層体から構成されている。第１乃至第５の層間絶縁膜２４１〜２４５にはコンタクト孔が形成され、そこにタングステンなどの接続プラグ２７が埋め込み形成され、接続プラグ２７は、下部電極３０１とＭＯＳトランジスタＱのソース／ドレイン領域の一方とを電気的に接続している。ソース／ドレイン領域の他方は、ビット線（ＢＬ）（図示しない）に繋がっている。
【００３５】
下部電極３０１は、層間絶縁膜２４５に接触するＴｉ膜及びＴｉ膜の上に形成されたＰｔ膜から構成されている。上部電極３０３は、Ｐｔ膜から構成されている。キャパシタＣを被覆するように層間絶縁膜２４５上に絶縁膜２８が形成されている絶縁膜２８は、ＴＥＯＳ膜（ＳｉＯ2 膜）などからなる。絶縁膜２８は、ＣＭＰなどにより平坦化される。絶縁膜２８にはエッチングによりコンタクト孔及び配線溝が形成され、そこにアルミニウムなどの金属配線（ＰＬ）２９が埋め込み形成される。
以上、説明したＦＲＡＭにおいてキャパシタ強誘電体膜は、本発明の結晶化方法を適用して形成される。すなわち、ＰＺＴやＳＲＯＰなどの強誘電体膜をアモルファス状態で成膜させ、その後に熱処理により結晶化してキャパシタ誘電体として用いる膜が形成される。
【００３６】
次に、図１５を参照して第６の実施例を説明する。
図１５は、強誘電体膜を誘電体とするキャパシタが形成された半導体基板の断面図である。ｐ型（１００）シリコン半導体基板３１を加熱炉に入れ酸素雰囲気中で８５０℃に加熱し、膜厚１００ｎｍの熱酸化膜３２を形成する。この上に、アルゴンガスを用いるスパッタリングによってアルミニウム（Ａｌ）膜３３を膜厚４００ｎｍ程度堆積する。この上に、ＳｉＨ4 とＮ2 Ｏガスを用いるプラズマＣＶＤ法によりシリコン酸化膜３４を膜厚５００ｎｍ程度堆積する。この半導体基板３１上に、さらに、スパッタリングによって金属チタン（Ｔｉ）膜３５と白金（Ｐｔ）３６を、それぞれ３０ｎｍと１００ｎｍの膜厚で堆積する。次に、再びスパッタリング装置を用いて、チタン酸ジルコン酸鉛（ＰｂＺｒx Ｔｉ1-x Ｏ3 、以下、ＰＺＴという）膜３７を膜厚１５０ｎｍ程度堆積する。このときのスパッタリングに用いたガスは、アルゴンガスで、スパッタリング中の基板温度は、室温とする。
【００３７】
この半導体基板３１を図９に示す加熱処理装置に入れ、酸素を導入しながら、結晶化を行う。この工程は、まず、半導体基板３１を予備加熱するために下からのタングステンハロゲンランプ（第１のランプ）６に３ｋＷを投入し、１秒間に８０℃の速度で昇温した。昇温開始から５秒後４００℃の到達した時点でフラッシュランプ（第２のランプ）７を１回だけ点灯し、その直後にタングステンハロゲンランプ６を消灯した。フラッシュランプ７の点灯時間は、１．３ｍｓｅｃであり、そのエネルギーは、１２Ｊ／ｃｍ2 である。
このように本発明を実施した半導体基板をＸ線回析で分析したところ、フラッシュランプ６を照射しなかった試料（半導体基板）ではＰＺＴが結晶化していなかったのに対し、フラッシュランプを照射した試料ではペロブスカイト相に結晶化していることが確認された。同時に下地のアルミニウム膜３３の状態を顕微鏡と走査型電子顕微鏡で調べたが、全く変化が認められず、アルミニウム膜３３を変化させることなくＰＺＴ膜３７を結晶化させることが可能であることが明らかになった。タングステンハロゲンランプ７による予備加熱温度を４００℃に固定し、ＰＺＴ膜の結晶化に要するフラッシュランプ８の出力を調べたところ、１０Ｊ／ｃｍ2 以上では結晶化が起こることが判明した。
【００３８】
また、逆に予備加熱温度をパラメーターとしてアルミニウム膜３３を変化させることなくＰＺＴ膜３７を結晶化させることが出来る範囲を調べると、予備加熱時間を１秒以内にすれば５５０℃程度まで加熱してもアルミニウム膜３３に変化が起こらないことが確認できた。
この半導体基板３１上に再びＰｔ膜３８をアルゴンガスを用いるスパッタリングにより形成した。膜厚は、１５０ｎｍとした。この試料の分極特性を測定したところ、残留分極値が３０μＣ／ｃｍ2 あり、通常のＲＴＡで結晶化したＰＺＴ膜に比較して何ら遜色がないことが明らかになった。
２種類のランプを同時に点灯すると、それだけ電力を消費する。消費電力の削減を目指して、例えば、タングステンハロゲンランプ６を点灯し、消灯した瞬間にフラッシュランプ７を点灯することも可能である。この場合、数１０ｋＷの電力を消費するタングステンハロゲンランプ６を消灯した後であるが、消灯直後のために半導体基板３１の温度はまだ保たれている。したがって、ランプ点灯のための電極が一つで済み、同時に消費電力の削減を計ることが可能となる。
【００３９】
強誘電体膜は、ＰＺＴ膜に限らずＳＢＴ（ＳｒＢｉＴａ2 Ｏ9 ），ＢＴＯ（ＢａＴｉＯ3 ）など多くの材料が存在するが、本発明を実施することによりアルミニウム膜に変化を起こすことなく、これらの膜を結晶化させることが可能であることはいうまでもない。
本発明は、半導体基板上に形成された強誘電体膜の結晶化方法に限るものではなく、チタン酸ストロンチウム（ＳｒＴｉＯ3 、ＳＴＯと略）、チタン酸ストロンチウム・バリウム（Ｂａx Ｓｒ1-x ＴｉＯ3 ）の結晶化、Ｔａ2 Ｏ5 の結晶化などの下地に与える熱エネルギーを抑制しなければならないプロセスに幅広く応用することが可能である。
【００４０】
【発明の効果】
本発明によれば、半導体装置のコンタクト部の製造を低温で且つ急速に制御性良く行うことができ、その結果メタルゲート電極や高誘電率ゲート絶縁膜、低誘電率層間絶縁膜に見られる耐熱性の低い新材料を半導体装置に容易に適用できるようになり素子特性の高性能化が実現可能になる。また、本願発明の方法により第１のシリサイド膜と第２のシリサイド膜との間に存在するＳｉＯ2 やＣｏＯを有効に消失させることが出来るのでコンタクト部の低抵抗化が実現する。
【図面の簡単な説明】
【図１】本発明の半導体装置におけるコンタクト部の製造工程を示す断面図。
【図２】本発明及び比較例のサンプルにおけるコンタクト部の反応形態においてフラッシュランプの効果を示す組成図。
【図３】本発明及び比較例のサンプルにおけるコンタクト部の反応形態において基板温度の効果を示す組成図。
【図４】フラッシュランプを１回照射した時の低抵抗コンタクトを形成するために必要な基板温度とフラッシュランプの照射エネルギー密度との関係を示す特性図。
【図５】フラッシュランプを１０回照射した時の低抵抗コンタクトを形成するために必要な基板温度とフラッシュランプの照射エネルギー密度との関係を示す特性図。
【図６】下地金属膜に対するＳｉの添加量とコンタクト抵抗及び接合リーク電流との関係を示す特性図。
【図７】本発明のロジック素子が形成されたシリコン半導体基板の断面図。
【図８】図７のＡ領域の構造を示す断面図。
【図９】本発明の熱処理装置の概略断面図。
【図１０】本発明を説明するランプエネルギーと強誘電体膜の熱処理による温度の照射されるランプのエネルギー依存性を示す特性図。
【図１１】本発明を説明する結晶化温度と熱処理時間との関係を示す特性図。
【図１２】１トランジスタ・１キャパシタ構成の強誘電体メモリセルの等価回路図。
【図１３】本発明のＦＲＡＭが形成された半導体基板の断面図。
【図１４】本発明に適用されるＦＲＡＭ構造の半導体装置の製造工程図。
【図１５】本発明の強誘電体膜を誘電体とするキャパシタが形成された半導体基板の断面図。
【図１６】従来のＦＲＡＭ素子の断面図。
【符号の説明】
１・・・試料チャンバー、    ２・・・試料台、    ３・・・ガス導入口、
４・・・排気口、    ５・・・石英窓、
６・・・第１のランプ（タングステンハロゲンランプ）、
７・・・第２のランプ（フラッシュランプ）、
８・・・試料、  ９、１０・・・電源、  ２０、３１・・・シリコン基板、
２１、４７、５７・・・不純物拡散領域、    ２２・・・ゲート酸化膜、
２３、５０・・・ゲート電極、  ２７・・・接続プラグ、
２８・・・絶縁膜、    ２９、２５１〜２５４・・・金属配線、
３２・・・熱酸化膜、    ３３・・・アルミニウム膜、
３４・・・シリコン酸化膜、    ３５・・・金属チタン膜、
３６・・・白金膜、    ３７・・・チタン酸ジルコン酸鉛膜、
４１、５１・・・シリコン半導体基板、    ４２・・・ＳｉＯ2 膜、
４３・・・コンタクト孔、    ４４・・・イオン注入層、
４５・・・金属膜、    ４６・・・抵抗率の低い金属膜、
４８・・・電極、  ５２、２４１〜２４５・・・層間絶縁膜、
５３・・・素子分離領域、    ５４・・・ゲート絶縁膜、
５５・・・シリサイド層、    ５６・・・シリコン窒化膜、
５８・・・接続プラグ、    ５９・・・金属配線、
１０１、３０１・・・下部電極、    １０２、３０２・・・強誘電体膜、
１０３、３０３・・・上部電極、    ２４１〜２４５・・・層間絶縁膜。
【図１】
0004058231.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0004058231.tif 000006
【図６】
0004058231.tif 000007
【図７】
0004058231.tif 000008
【図８】
0004058231.tif 000009
【図９】
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【図１０】
0004058231.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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