(57)【特許請求の範囲】
【請求項１】
各アドレスに対応して記憶データを複数ビット単位で記憶し、外部から設定されるコマンドデータにより、記憶データの読み出し命令を受けると、メモリアクセスされた複数ビット単位の前記記憶データをビット列に変換して直列出力するシリアル半導体メモリにおいて、
特定ビットの読み出し命令を含まない前記コマンドデータを受けると、メモリアクセスされた前記記憶データを１ビット毎のビット列で送出し、前記コマンドデータによる特定ビットの読み出し命令を受けると、メモリアクセスされた前記記憶データを複数ビット単位で出力する双方向シフトレジスタと、
前記コマンドデータにより指定される特定ビットの読み出し時、前記双方向シフトレジスタから出力された複数ビット単位の前記記憶データのうち前記指定された特定ビットのみを送出するデータセレクタと
を有するデータ転送処理手段を備えたことを特徴とするシリアル半導体メモリ。
【請求項２】
前記データ転送処理手段は、
前記コマンドデータによる特定ビットの書き込み命令を受けると、前記双方向シフトレジスタを介して、書き込みデータを前記指定された特定ビットのみに転送させてメモリアクセスすることを特徴とする請求項１に記載のシリアル半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データの入力または出力を１ビット毎のビット列で行うシリアル半導体メモリに関する。
【０００２】
【従来の技術】
従来のシリアル半導体メモリは、各アドレスの記憶データをバイト単位やワード単位のなどの複数ビットデータとして記憶し、記憶データの読み出し時には、メモリアクセスされた複数ビットの記憶データをビット列に変換して１ビットずつ順番に直列出力している。
【０００３】
【発明が解決しようとする課題】
しかし、上記従来のシリアル半導体メモリは、各記憶データ中から特定ビットの情報のみを直接且つ迅速に読み出すことができないという問題があった。
【０００４】
すなわち、従来のシリアル半導体メモリでは、複数ビットの記憶データを１ビットずつ順番に直列出力するので、特定ビット以外のビットデータが直列出力されるまで待たなければ、特定ビットの情報を入手することができず、特定ビットのみを直接読み出すことはできなかった。
【０００５】
特に、複数の記憶データ中にそれぞれ含まれている特定ビットの情報を読み出す場合には、それら記憶データの個数に相当する複数回の直列出力を繰り返す必要があり、実質的にそれら全ての記憶データを読み出すことになるため、特定ビットのみの情報を短時間で連続読み出しすることができなかった。
【０００６】
この特定ビットの情報を直接読み出せないことによる具体的な問題点として次のような場合があった。従来のシリアル半導体メモリに、複数のファイルデータと、各ファイルデータの固有情報を個別に管理するための複数の管理データとを記憶させ、これらの管理データに基づいて各ファイルデータを管理する管理システムを構築した場合、これら複数の管理データ中に含まれている特定ビットの情報（ファイルデータの種類など）のみを直接読み出すことができないため、必要な情報のみを短時間で検索することができない等の問題があった。
【０００７】
【課題を解決するための手段】
本発明は、このような従来技術の問題点を克服するためになされたものであり、各アドレスに対応して記憶データを複数ビット単位で記憶し、外部から設定されるコマンドデータにより、記憶データの読み出し命令を受けると、メモリアクセスされた複数ビット単位の前記記憶データをビット列に変換して直列出力するシリアル半導体メモリにおいて、
特定ビットの読み出し命令を含まない前記コマンドデータを受けると、メモリアクセスされた前記記憶データを１ビット毎のビット列で送出し、前記コマンドデータによる特定ビットの読み出し命令を受けると、メモリアクセスされた前記記憶データを複数ビット単位で出力する双方向シフトレジスタと、
前記コマンドデータにより指定される特定ビットの読み出し時、前記双方向シフトレジスタから出力された複数ビット単位の前記記憶データのうち前記指定された特定ビットのみを送出するデータセレクタと
を有するデータ転送処理手段を備える構成とした。
【０００８】
かかる構成によれば、コマンドデータにより記憶データ中の特定ビットを指定すると、その特定ビットの情報のみが直接且つ迅速に読み出される。
【００１０】
また、コマンドデータの内容に応じて、記憶データのうちの特定ビットのみの読み出しと、記憶データのそのままの読み出しとの切換えが行われる。
【００１１】
また、前記データ転送処理手段は、前記コマンドデータによる特定ビットの書き込み命令を受けると、前記双方向シフトレジスタを介して、書き込みデータを前記指定された特定ビットのみに転送させてメモリアクセスする構成とした。
【００１２】
かかる構成によれば、コマンドデータにより特定ビットへのデータ書き込みを指定すると、外部からの特定ビットのみへのデータの書き込みが行われる。
【００１３】
【発明の実施の形態】
以下、本発明の一実施の形態を図１ないし図４を参照して説明する。尚、データを８ビット単位でメモリアクセスするシリアル半導体メモリについて説明する。
更に、ＥＰＲＯＭ（Electrically Programable Read Only Memory）や、ＥＥＰＲＯＭ（Electrically Erasable Programable Read Only Memory）、フラッシュメモリ等の不揮発性半導体メモリの製造プロセスや、ＦＲＡＭ（Ferro Electric Random Access Memory）等の固体素子製造プロセスによって製造されるシリアル半導体メモリについて説明する。
【００１４】
図１は、本実施形態のシリアル半導体メモリの構成を示すブロック図である。同図において、このシリアル半導体メモリは、多数のメモリセルＤ00〜ＤN7を備えたメモリマトリックス部１と、データ転送処理手段としてのシリアル／パラレル変換回路２と、制御回路３、アドレスデコーダ４及びアドレスカウンタ５を有して構成されている。また、シリアル／パラレル変換回路２には、８ビットのデータ変換手段としての双方向シフトレジスタ６とデータセレクタ７及び切換回路８が備えられている。
【００１５】
メモリマトリックス部１には、メモリセルＤ00〜ＤN7が８ビット単位（バイト単位）で配列されている。横方向のバイト単位の各配列にバイト線Ａ00〜ＡMNが個別に接続され、縦方向の同一ビット毎の各配列に８本のデータ線ｄ0〜ｄ7が個別に接続されている。そして、バイト線Ａ00〜ＡMNによりアドレスバスが構成され、データ線ｄ0〜ｄ7によりメモリバスが構成されている。
【００１６】
双方向シストレジスタ６は、８ビットＢ0〜Ｂ7のシフトレジスタで構成され、１ビットのシリアルデータバスＳiに接続されたシリアル入出力接点Ｇと、上記のメモリバスに接続されたパラレル入出力接点Ｘ0〜Ｘ7と、８本のパラレルデータ線Ｓ0〜Ｓ7に接続されたパラレル出力接点Ｐ0〜Ｐ7とが設けられている。
【００１７】
この双方向シストレジスタ６は、クロック信号ＣＫに同期して右シフト又は左シフトの動作を行い、制御回路３からの制御信号Ｃsfの指示に従って、次のデータ転送処理を行う。
【００１８】
すなわち、制御信号Ｃsfによって後述の「通常書き込みモード」が指示されると、シリアルデータバスＳi上の書き込みデータＤwtを、右シフト動作しながらシリアル入出力接点Ｇを介して１ビットずつ直列入力し、８ビットのデータを入力する度にパラレル入出力接点Ｘ0〜Ｘ7を介して上記のメモリバスへ並列転送する。
【００１９】
また、制御信号Ｃsfによって後述の「通常読み出しモード」が指示されると、メモリマトリックス部１から転送されてくる８ビットのデータを、パラレル入出力接点Ｘ0〜Ｘ7を介して並列入力した後、左シフト動作によりビット列の読み出しデータＤrdに並直列変換して、シリアル入出力接点Ｇを介して１ビットずつシリアルデータバスＳiへ送出する。
【００２０】
また、制御信号Ｃsfによって後述の「ビット列指定読み出しモード」が指示されると、メモリマトリックス部１から転送されてくる８ビットのデータを、パラレル入出力接点Ｘ0〜Ｘ7を介して並列入力し、並列データのままパラレル出力接点Ｐ0〜Ｐ7を介してデータセレクタ７へ並列転送する。
【００２１】
データセレクタ７は、８入力１出力のマルチプレクサ等で構成されている。そして、「ビット列指定読み出しモード」時に、双方向シフトレジスタ６から供給される８ビットＢ0〜Ｂ7のデータのうち制御回路３からの制御信号Ｃmxで指定される１つのビットデータのみを選択し、その選択した１ビットのデータＤbtをデータ線Ｓbを介して切換回路８へ送出する。
【００２２】
切換回路８は、制御回路３からの制御信号Ｃswに従って切換え動作するアナログスイッチ等で構成され、「通常書き込みモード」と「通常読み出しモード」のときには、１ビットの外部データバスＳoとシリアルデータバスＳiとを接続し、「ビット列指定読み出しモード」のときには、外部データバスＳoとデータ線Ｓbとを接続する。
【００２３】
制御回路３は、デコーダ回路等で構成されており、外部データバスＳoを介して入力される入力データＤin中のコマンドデータＣＯＭを判定し、アドレスデコーダ４を制御するためのモード制御信号Ｃadと、上記の制御信号Ｃsw，Ｃmx，Ｃsfとを生成する。更に、入力データＤinに含まれているアドレスデータＡＤＲを判定することにより、アドレスカウンタ５を制御するためのメモリアクセス要求信号Ｃasを生成する。そして、これらの制御信号Ｃsw，Ｃmx，Ｃsf，Ｃad及びメモリアクセス要求信号Ｃasにより、「通常読み出しモード」と「通常読み出しモード」及び「ビット列指定読み出しモード」におけるそれぞれのメモリアクセス制御が行われる。
【００２４】
アドレスデコーダ４は、モード制御信号Ｃadの指示に従って周期の異なるアドレスクロック信号ＣＫadを出力する。すなわち、モード制御信号Ｃadによって「通常書き込みモード」又は「通常読み出しモード」が指示されると、８周期のクロック信号ＣＫを入力する毎に１個のアドレスクロック信号ＣＫadを出力し、「ビット列指定読み出しモード」が指示されると、クロック信号ＣＫと同じ周期のアドレスクロック信号ＣＫadを出力する。
【００２５】
アドレスカウンタ５は、アドレスクロック信号ＣＫadをカウントするシフトカウンタ等で構成され、そのカウント値をメモリアクセス要求信号Ｃasに従ってアドレス＃00〜＃MNのバイト線Ａ00〜ＡMNへ順次に出力する。これにより、アドレス＃00〜＃MNは、「通常読み出しモード」又は「通常書き込みモード」では、８周期のシステムクロック信号ＣＫ毎に順次に設定され、「ビット列指定読み出しモード」では、クロック信号ＣＫの周期に同期して順次に設定される。
【００２６】
次に、図２に基づいて、制御回路３によるメモリアクセスの制御動作を説明する。尚、同図（ａ）は、メモリアクセスのための入力データＤinの構成とその転送タイミング、同図（ｂ）は、コマンドデータＣＯＭの構成をそれぞれ示している。
【００２７】
図２（ａ）に示すように、１バイト又は複数バイトのアドレスデータＡＤＲ１，ＡＤＲ２と、メモリアクセスを指示するための１バイトのコマンドデータＣＯＭとを、クロック信号ＣＫに同期して外部データバスＳoに直列入力すると、制御回路３によって上記の各制御信号Ｃsw，Ｃmx，Ｃsf，Ｃad及びメモリアクセス要求信号Ｃasが生成される。
【００２８】
更に、同図（ｂ）に示すコマンドデータＣＯＭのビット７〜ビット４を、１Ｈ（０，０，０，１）にすると、「通常書き込みモード」となり、切換回路８が外部データバスＳoとシリアルデータバスＳiとを接続し、アドレスカウンタ５がアドレスクロック信号ＣＫadのカウント値とメモリアクセス要求信号Ｃasに基づいて、アドレスデータＡＤＲ１，ＡＤＲ２で指定されたメモリマトリックス部１のアドレスを設定する。これにより、コマンドデータＣＯＭに続けて入力された書き込みデータＤwtが、外部データバスＳoからシリアルデータバスＳiへ転送され、更に、双方向シフトレジスタ６を経由して、アドレスデータＡＤＲ１，ＡＤＲ２で指定されたメモリマトリックス部１のアドレスにバイト単位で記憶される。
【００２９】
コマンドデータＣＯＭのビット７〜ビット４を、０Ｈ（０，０，０，０）にすると、「通常読み出しモード」となり、切換回路８が外部データバスＳoとシリアルデータバスＳiとを接続し、アドレスカウンタ５がアドレスクロック信号ＣＫadのカウント値とメモリアクセス要求信号Ｃasに基づいて、アドレスデータＡＤＲ１，ＡＤＲ２で指定されたメモリマトリックス部１のアドレスを設定する。これにより、メモリアクセスされたバイト単位のデータが、双方向シフトレジスタ６を経由して１ビット毎の読み出しデータＤrdとしてシリアルデータバスＳiへ送出され、更に、この読み出しデータＤrdが出力データＤoutとして外部データバスＳoへ送出される。
【００３０】
すなわち、「通常読み出しモード」では、図３（ａ）のタイミングチャートに示すように、８周期のクロック信号ＣＫ毎に生じるアドレスクロック信号ＣＫadに同期して順次にアドレス＃00，＃01…等が設定される。そして、アドレスクロック信号ＣＫadの発生周期内に、メモリアクセスされた８ビットのデータがクロック信号ＣＫに同期して１ビット毎に直列出力される。
【００３１】
コマンドデータＣＯＭのビット７〜ビット４を、ＦＨ（１，１，１，１）にすると、「ビット列指定読み出しモード」となり、切換回路８が外部データバスＳoとデータ線Ｓbを接続し、アドレスカウンタ５がアドレスクロック信号ＣＫadのカウント値とメモリアクセス要求信号Ｃasに基づいて、アドレスデータＡＤＲ１，ＡＤＲ２で指定されるメモリマップ１のメモリアドレスを設定する。更に、制御回路３が、コマンドデータＣＯＭ中のビット２〜ビット０で指定された特定ビットを判定し、その特定ビットを示す制御信号Ｃmxを生成する。そして、データセレクタ７が制御信号Ｃmxで指定されるパラレルデータ線Ｓ0〜Ｓ7のうちの１つとデータ線Ｓbとを接続する。これにより、メモリアクセスされたバイト単位のデータが、双方シフトレジスタ６を経由してデータセレクタ７へ転送され、上記制御信号Ｃmxで指定された特定の１ビットデータＤbtが出力データＤoutとして外部データバスＳoへ送出される。
【００３２】
すなわち、「ビット列指定読み出しモード」では、図３（ｂ）のタイミングチャートに示すように、クロック信号ＣＫ及びアドレスクロック信号ＣＫadに同期して順次にアドレス＃00，＃01…等が設定され、更に、コマンドデータＣＯＭで指定された特定ビットのデータがクロック信号ＣＫ及びアドレスクロック信号ＣＫadに同期して連続的に読み出される。尚、図３（ｂ）は、一例として、コマンドデータＣＯＭで第７ビット目の特定データを指定した場合を示している。
【００３３】
このように本実施の形態のシリアル半導体メモリによれば、コマンドデータＣＯＭによって「ビット列指定読み出しモード」と特定ビットを指定すると、アドレスデータＡＤＲ１，ＡＤＲ２に対応するメモリアドレスのデータの中から特定ビットの情報のみを直接読み出すことができる。
【００３４】
更に、図３（ａ）に示したように、「通常読み出しモード」で特定ビットのみの情報を入手しようとすると、８周期のクロック信号ＣＫ毎にその特定ビットのデータが出力されるのに対し、「ビット列指定読み出しモード」では、図３（ｂ）に示したように、１周期のクロック信号ＣＫ毎に特定ビットのデータが出力される。従って、「ビット列指定読み出しモード」によれば、「通常読み出しモード」よりも約８倍の高速読み出しが可能となる。
【００３５】
また、多くのデータを読み出す場合には「通常読み出しモード」に設定し、必要な特定ビットのデータのみを短時間で読み出す場合には「ビット列指定読み出しモード」に設定する等、合理的な使用が可能である。
【００３６】
次に、本実施の形態のシリアル半導体メモリを用いた具体例を図４を参照して説明する。
【００３７】
デジタルカメラ、銀塩フィルムを用いるカメラ、ビデオカメラ等の撮像装置で用いられる記録媒体に本シリアル半導体メモリを取り付けることにより、記録媒体に記録される画像データの固有情報を管理するための管理システムを構築する。
【００３８】
図４のメモリマップに示すように、本シリアル半導体メモリの記憶領域に、画像情報記憶領域と管理情報記憶領域を割り付ける。そして、画像情報記憶領域にファイル番号§00〜§mnを付した複数の画像データを記憶し、管理情報記憶領域に各画像データの固有情報を個別に管理するための複数の管理データを記憶させるようにする。更に、図２（ｃ）に示すように、それぞれの管理データを所定のフォーマットでコード化することにより、必要な固有情報をビット単位で共通に割り付ける。
【００３９】
上記の「通常書き込みモード」と「通常読み出しモード」で、画像情報記憶領域と管理情報記憶領域をメモリアクセスすることにより、これらの画像データと管理データとの書き込みと読み出しを行う。更に、図２（ｃ）に示す管理データに含まれている特定ビットの情報を読み出す場合には、上記の「ビット列指定読み出しモード」を設定する。
【００４０】
このような管理システムを構築すると、「ビット列指定読み出しモード」を設定することで、特定ビットの情報のみを直接且つ連続して読み出すことができ、画像データの固有情報を迅速に検索することができる。
【００４１】
このように、本実施の形態のシリアル半導体メモリは、上記の画像データや音声データなどの複数のファイルデータと、各ファイルデータの固有情報を個別に管理するための複数の管理データとを記憶させ、これらの管理データに基づいて各ファイルデータを管理する管理システムを構築するなどの用途に用いて優れた効果を発揮するものである。
【００４２】
尚、以上の説明では、データを８ビット単位でメモリアクセスするシリアル半導体メモリについて説明したが、本発明はこれに限定されるものではない。すなわち、メモリマトリックス部１のメモリセルをワード単位（１６ビット単位）やその他の複数ビット単位で配列し、それに対応して、制御回路３、アドレスデコーダ４、アドレスカウンタ５、双方向シフトレジスタ６、データセレクタ７及び切換回路８等を構成するようにしてもよい。
【００４３】
また、本実施の形態では、「ビット列指定読み出しモード」によってメモリマトリックス部１内の特定ビットのデータのみを読み出す場合を説明したが、本発明はこれに限定されるものではない。すなわち、これとは逆に、特定ビットのみへの書き込みを指示するコマンドデータＣＯＭに続けて、その書き込みデータをシフトレジスタ６へ入力し、コマンドデータＣＯＭの内容を判定した制御回路３の制御下で、指示された特定ビットのみへのデータ書き込みを行うようにしてもよい。
【００４４】
また、本実施の形態では、ＥＰＲＯＭやＥＥＰＲＯＭ、フラッシュメモリ、ＦＲＡＭ等の再書き込み可能な半導体メモリの製造プロセスで製造されるシリアル半導体メモリについて説したが、本発明は、これに限定されるものではない。いわゆる再書き込みができないマスクＲＯＭ等の読み出し専用のＲＯＭ（Read Only Memory）をメモリマトリックス部に適用したシリアル半導体メモリであってもよい。この場合にも、「ビット列指定読み出しモード」を設定することにより、予め記憶されているデータのうちの特定ビットの情報のみを読み出すことができる。
【００４５】
また、メモリマトリックス部を、ＳＲＡＭ（Static Randaom Access Memory）等の揮発性半導体メモリの製造プロセスで製造してもよい。すなわち、電源供給を遮断してもデータを非破壊的に保持する必要がある場合には、ＥＰＲＯＭやＥＥＰＲＯＭ、フラッシュメモリ、ＦＲＡＭ等で製造し、常に外部電源等で電源供給が可能な場合には、ＤＲＡＭやＳＲＡＭを適用することができる。
【００４６】
【発明の効果】
以上に説明したように本発明によれば、コマンドデータにより記憶データ中の特定ビットを指定すると、データ転送処理手段により記憶データ内の特定ビットをアクセスするようにしたので、特定ビットの情報のみを直接読み出すことができる。更に、従来技術のように記憶データの全てを読み出さなければ特定ビットの情報を入手できないという問題が解消されることから、必要な特定ビットの情報のみを迅速に入手することができる。
【００４７】
また、コマンドデータで特定ビットの読み出しを指示しない場合には、記憶データを１ビット毎のビット列で読み出すようにしたので、コマンドデータの内容に応じて、記憶データのうちの特定ビットのみの読み出しと、記憶データのそのままの読み出しとの切換えを行うことができる。
【００４８】
また、コマンドデータによる特定ビットの書き込みを指示すると、特定ビットのみへのデータ書き込みが行われるようにしたので、必要なビットデータを短時間で書き込むことができる。
【００４９】
このように、特定ビットからのデータ読み出しと特定ビットへの書き込みが可能なため、複数の管理データ中に含まれている特定ビットの情報（ファイルデータの種類など）のみを短時間で検索したり、特定ビットの情報のみを更新する等の応用に好適なシリアル半導体メモリを提供することができる。
【図面の簡単な説明】
【図１】本実施の形態のシルアル半導体メモリの構成を示すブロック図である。
【図２】本実施の形態のシルアル半導体メモリで用いられるコマンドデータ及び管理データの構成を示す説明図である。
【図３】通常読み出しモードとビット列指定読み出しモードにおけるデータ読み出し動作を説明するためのタイミングチャートである。
【図４】本実施の形態のシルアル半導体メモリを管理システムに適用したときのメモリマップを示す説明図である。
【符号の説明】
１…メモリマトリックス部
２…シリアル／パラレル変換回路
３…制御回路
４…アドレスデコーダ
５…アドレスカウンタ
７…データセレクタ
８…切換回路
Ｓo…外部データバス
Ｓi…シリアルデータバス
Ｓb…データ線
【図１】
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【図２】
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【図３】
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【図４】
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