(57)【特許請求の範囲】
【請求項１】
複数の第１導電線と、
前記第１導電線と交差するように設けられた複数の第２導電線と、
前記第２導電線と交差するように前記第１導電線と組を成して設けられた複数の第３導電線と、
前記第１導電線と前記第２導電線とが交差するそれぞれの領域において、前記第１導電線に電気的に接続され、かつ前記第２導電線に前記第２導電線の第１接続点にて電気的に接続された磁気メモリセルと、
前記第２導電線と前記第３導電線とが交差するそれぞれの領域において、前記第３導電線に電気的に接続され、かつ前記第２導電線の第１接続点に隣接した前記第２導電線の第２接続点に電気的に接続された第１のスイッチング手段とを備え、
前記磁気メモリセルは、前記第２導電線に接続された磁気抵抗効果素子と、前記磁気抵抗効果素子に接続され、かつ前記第１導電線に接続された第２のスイッチング手段とを含む、磁気記憶装置。
【請求項２】
前記第１のスイッチング手段が、ダイオードまたは電界効果トランジスタである、請求項１に記載の磁気記憶装置。
【請求項３】
前記第１のスイッチング手段が、ダブルショットキーダイオードである、請求項１に記載の磁気記憶装置。
【請求項４】
前記第２のスイッチング手段が、ダイオードまたは電界効果トランジスタである、請求項１から３のいずれかに記載の磁気記憶装置。
【請求項５】
前記磁気メモリセルの磁化方向が前記第２導電線と交差するように、前記磁気メモリセルが配置されている、請求項１から４のいずれかに記載の磁気記憶装置。
【請求項６】
半導体基板と、
前記半導体基板の上に第１の方向に延在するように形成された複数の第１導電層と、
前記第１導電層の上に前記第１の方向と交差する第２の方向に延在するように形成された複数の第２導電層と、
前記半導体基板の上に前記第１導電層と組を成して前記第１の方向と平行な方向に延在しかつ前記第２の方向と交差するように形成された複数の第３導電層と、
前記第１導電層と前記第２導電層とが交差するそれぞれの領域において、前記第１導電層と前記第２導電層との間に介在して前記第２導電層の第１表面領域に接触するように形成された磁気メモリセルと、
前記第２導電層と前記第３導電層とが交差するそれぞれの領域において、前記第２導電層と前記第３導電層との間に介在して前記第３導電層および前記第２導電層の第１表面領域に隣接した前記第２導電層の第２表面領域に接触するように形成された第１スイッチング素子とを
備え、
前記磁気メモリセルは、前記第２導電層に接触して形成された磁気抵抗効果素子と、前記磁気抵抗効果素子に接続され、かつ前記第１導電層に接触して形成された第２スイッチング素子とを含む、磁気記憶装置。
【請求項７】
前記磁気抵抗効果素子は、反強磁性体層と、前記反強磁性体層の上に形成された第１の強磁性体層と、前記第１の強磁性体層の上に形成された絶縁層と、前記絶縁層の上に形成された第２の強磁性体層とを含む、請求項６に記載の磁気記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気記憶装置ならびに磁気記憶装置の書き換えおよび読み出し方法に関し、特に、ＴＭＲ（Tunneling Magnetoresistive）素子を用いた磁気記憶装置ならびにこの磁気記憶装置の書き換えおよび読み出し方法に関する。
【０００２】
【従来の技術】
近年、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Statistic Random Access Memory）に代わる次世代の半導体記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）が注目を浴びている。このＭＲＡＭは、理論上はＳＲＡＭ並みの書き換え／読み出し時間とＤＲＡＭ並みの集積度が実現可能であり、さらには無制限に書き換えができる不揮発性半導体記憶装置として脚光を浴びている。
【０００３】
ＭＲＡＭでは、データを記憶する記憶素子としてＴＭＲ素子を使用することが検討されている。ＴＭＲ素子は、２つの強磁性体層とその間に挟まれた薄い絶縁層からなるＭＴＪ（Magnetic Tunneling Junction）と、一方の強磁性体層と接する反強磁性体層とを備えている。
【０００４】
反強磁性体層に接している方の強磁性体層は、反強磁性体層との間で交換結合が支配的になっており、その磁気モーメントが固定されている。この強磁性体層を固定層という。一方、反強磁性体層に接していない方の強磁性体層は、外部から磁場を与えることによってその磁化方向を容易に変更することができる。この性質を利用してメモリセルへのデータの書き換えが行なわれる。外部磁場によって磁化が反転するこの強磁性体層のことをフリー層という。
【０００５】
上記構造のＴＭＲ素子においては、固定層の磁化方向に対してフリー層の磁化方向を平行／反平行に制御することにより、トンネル磁気抵抗効果によって抵抗値が変動する。このトンネル磁気抵抗効果を利用してメモリセルに書き込まれたデータの読み出しが行なわれる。
【０００６】
一般に、ＴＭＲ素子を用いた磁気記憶装置においては、互いに交差する２本の導電線を用い、この２本の導電線に電流を流すことによって生じる２方向の磁場を用いてフリー層の磁化方向の書き換えが行なわれる。以下、この合成磁場を用いたデータの書き換え方法について、図を参照して説明する。
【０００７】
図１５は、ＴＭＲ素子に印加される磁場を示す図である。図に示すように、磁化方向を反転させるために必要な磁場の大きさは、曲線６００で示されるアストロイド曲線となる。したがって、ＴＭＲ素子６０１にデータを書き込む場合には、たとえばビット線６１１に矢印６１１ａで示す方向に電流を流す。これにより、ビット線６１１の延在する方向と直交する方向に矢印１６１１で示す向きと大きさの磁場がＴＭＲ素子６０１に印加される。この磁場の向きは、磁化容易軸Ｈｅａｓｙと同じである。これと同時に、デジット線６３１に矢印６３１ａで示す方向に電流を流す。これにより、デジット線６３１の延在する方向と直交する方向に矢印１６３１で示す大きさと向きをもった磁場がＴＭＲ素子６０１に印加される。この磁場の向きは、磁化困難軸Ｈｈａｒｄと同じである。
【０００８】
矢印１６１１で示す向きと大きさを有する磁場と、矢印１６３１で示す向きと大きさをもつ磁場とが合成されて、矢印１６８１で示す向きと大きさをもつ磁場が生じる。この磁場の大きさは、曲線６００で表わされる閾値を超えているために、ＴＭＲ素子６０１内のフリー層は、＋Ｈ0で示す方向に磁化される。なお、フリー層を反対方向に磁化したい場合には、ビット線６１１に逆方向に電流を流せばよい。このようにして、データの書き込みが行なわれる。
【０００９】
合成磁場を用いてＴＭＲ素子にデータを書き込む磁気記憶装置として、ＴＭＲ素子からなるメモリセルをマトリクス状に配置し、スイッチング手段としてトランジスタを用いて各ＴＭＲ素子を選択する方式の磁気記憶装置が、米国特許第５７３４６０５号公報に開示されている。以下、この１ＭＴＪ＋１トランジスタ型の磁気記憶装置について、図を参照して説明する。
【００１０】
図１６は、１ＭＴＪ＋１トランジスタ型のＭＲＡＭの等価回路図であり、図１７は、メモリセル部分の概略断面図である。まず、図１７を参照して、メモリセルの構造について説明する。シリコン基板７６０に、ゲート電極７２１、ソース／ドレイン領域７７１，７７２からなるトランジスタ７７０が形成されている。ゲート電極７２１は読み出し用のワード線（ＷＬ）を構成している。ゲート電極７２１上には、層間絶縁層７９３を介して書き換え用のデジット線（ＤＬ）７３１が形成されている。トランジスタ７７０のドレイン領域７７２にはコンタクトメタル７９１が接続され、さらにコンタクトメタル７９１には下地層７９２が接続されている。この下地層７９２上の書き換え用のデジット線７３１の上方に対応する位置に、ＴＭＲ素子７０１が形成されている。このＴＭＲ素子７０１上にはビット線（ＢＬ）７１１が接続されている。
【００１１】
このような断面形状を有するメモリセルが、半導体基板上にマトリックス状に配置される。図１６に示すように、トランジスタ７７０のゲート電極７２１からなる読み出し用のワード線７２１〜７２３と、書き換え用のデジット線７３１〜７３３とは平行に配置されている。また、トランジスタ７７０のドレインと接続されたＴＭＲ素子７０１の他端は、ビット線７１１〜７１３に接続される。ビット線７１１〜７１３は、ワード線７２１〜７２３およびデジット線７３１〜７３３と直交して配置されている。なお、トランジスタ７７０のソースは、接地されている。
【００１２】
以上の構成により、マトリクス状に配設されたトランジスタによってメモリセルが選択され、ワード線やビット線、デジット線に電流を流すことによってデータの書き換え／読み出しが行なわれる。
【００１３】
合成磁場を用いてＴＭＲ素子にデータを書き込む他の磁気記憶装置として、ＴＭＲ素子からなるメモリセルをマトリクス状に配設し、スイッチング手段としてダイオードを用いて各ＴＭＲ素子を選択する方式の磁気記憶装置が、米国特許第５６４０３４３号公報に開示されている。以下、このダイオードを用いた１ＭＴＪ＋１ダイオード型の磁気記憶装置について、図を参照して説明する。
【００１４】
図１８は、１ＭＴＪ＋１ダイオード型のＭＲＡＭの等価回路図であり、図１９はメモリセル部分の概略断面図である。まず、図１９を参照して、メモリセル部分の構造について説明する。半導体基板８６０表面に形成されたｐ型層８０７ａとｎ型層８０７ｂによって、ダイオード８０７が形成されている。さらにその上には、反強磁性体層８０２、強磁性体層８０３、絶縁層８０４、強磁性体層８０５からなるＴＭＲ素子８０１が積層形成されている。これら積層体を挟むように、書き込み用のビット線（ＢＬ）８１１とワード線（ＷＬ）８２１とが配置されている。
【００１５】
このような断面形状を有するメモリセルが、半導体基板上にマトリクス状に配置される。図１８に示すように、ダイオード８０７とＴＭＲ素子８０１との積層体は、ワード線８２１〜８２３に接続されている。ＴＭＲ素子８０１の他端は、ワード線８２１と直交して配置されたビット線８１１〜８１３が接続されている。
【００１６】
以上の構成により、マトリクス状に配設されたダイオードによってメモリセルが選択され、ワード線やビット線に電流を流すことによってデータの書き換え／読み出しが行なわれる。
【００１７】
【発明が解決しようとする課題】
上述のいずれの構造の磁気記憶装置にあっても、データの書き換え動作においては直交する２本の導電線の周りに発生する合成磁場を用いてフリー層の磁化方向を制御する。この場合、選択されたＴＭＲ素子以外のＴＭＲ素子にも磁場が生じ、誤ったデータの書き換えが生じるいわゆるクロストークが発生する場合がある。特に、集積度を向上させるために隣接メモリセル間の距離が微細化された磁気記憶装置にあってはこのクロストークが顕著となり、書き換え不良が誘発される。
【００１８】
また、書き換え効率の向上を図るためには、ＴＭＲ素子と書き換え線との間の絶縁膜を極めて薄くする必要があり、現状の半導体プロセス技術ではこの薄い絶縁膜を形成することが非常に困難である。
【００１９】
したがって、本発明の目的は、上述の問題点を解決すべくなされたものであり、クロストークの原因となる合成磁場を利用した書き換え動作を用いず、１本の導電線周りに生ずる磁場のみでデータの書き換えが行なわれる磁気記憶装置を提供することを目的とする。
【００２０】
また、本発明のもう１つの目的としては、この１本の導電線周りに生ずる磁場のみでデータの書き換えが行なわれる磁気記憶装置の書き換えおよび読み出し方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明に基づく磁気記憶装置は、複数の第１導電線と、第１導電線と交差するように設けられた複数の第２導電線と、第２導電線と交差するように前記第１導電線と組を成して設けられた複数の第３導電線と、第１導電線と第２導電線とが交差するそれぞれの領域において、第１導電線に電気的に接続され、かつ第２導電線に第２導電線の第１接続点にて電気的に接続された磁気メモリセルと、第２導電線と第３導電線とが交差するそれぞれの領域において、第３導電線に電気的に接続され、かつ第２導電線の第１接続点に隣接した第２導電線の第２接続点に電気的に接続された第１のスイッチング手段とを備え、前記磁気メモリセルは、第２導電線に接続された磁気抵抗効果素子と、磁気抵抗効果素子に接続され、かつ第１導電線に接続された第２のスイッチング手段とを含んでいる。
【００２２】
このように構成された磁気記憶装置は、第２導電線に接続された第１のスイッチング手段によって電流経路の変更が可能となるため、合成磁場を用いず、第２導電線に流れる電流によって生じる単一の磁場のみによって、選択される磁気抵抗効果素子に対してデータの書き換えが可能となる。また、読み出しの際には、磁気抵抗効果素子と接続された第２のスイッチング手段によって電流経路の選択が可能となるため、選択的にデータを読み出すことが可能である。さらには、磁気メモリセルと書き込み用の導電線である第２の導電線とが電気的に接続されるため、薄い絶縁膜を形成する必要がなくなり、製造が容易になる。
【００２３】
上記本発明に基づく磁気記憶装置は、たとえば、第１のスイッチング手段がダイオードまたは電界効果トランジスタであることが好ましい。
【００２４】
このように、第１のスイッチング手段としてはダイオードや電界効果トランジスタの使用が可能である。このため、半導体基板に直接ダイオードや電界効果トランジスタを形成することで磁気記憶装置の小型化が可能である。
【００２５】
上記本発明に基づく磁気記憶装置は、たとえば、第１のスイッチング手段がダブルショットキーダイオードであることが好ましい。
【００２６】
第１のスイッチング手段としては、メモリセルのデータを書き換える際に第２導電線に順逆両方向の電流を流す必要があるため、ダブルショットキーダイオードのような双方向に同じ特性で電流が流せるスイッチング手段を用いることが望ましい。
【００２７】
上記本発明に基づく磁気記憶装置は、たとえば、第２のスイッチング手段がダイオードまたは電界効果トランジスタであることが好ましい。
【００２８】
このように、第２のスイッチング手段としてはダイオードや電界効果トランジスタの使用が可能である。このため、半導体基板に直接ダイオードや電界効果トランジスタを形成することで磁気記憶装置の小型化が可能である。
【００２９】
上記本発明に基づく磁気記憶装置は、たとえば、磁気メモリセルの磁化方向が第２導電線と交差するように磁気メモリセルが配置されていることが望ましい。
【００３０】
本構成では、データを書き換えるための第１導電線に対して、磁気メモリセルの磁化方向が交差するように配置されているため、磁化方向を変える際の閾値を低く設定することが可能になる。これにより、合成磁場を用いて磁場方向を変更する磁気記憶装置と同等の電流量で磁気メモリセルの書き換えが可能となる。
【００３１】
本発明に基づく磁気記憶装置は、半導体基板と、半導体基板の上に第１の方向に延在するように形成された複数の第１導電層と、第１導電層の上に第１の方向と交差する第２の方向に延在するように形成された複数の第２導電層と、半導体基板の上に前記第１導電層と組を成して第１の方向と平行な方向に延在しかつ第２の方向と交差するように形成された複数の第３導電層と、第１導電層と第２導電層とが交差するそれぞれの領域において、第１導電層と第２導電層との間に介在して第２導電層の第１表面領域に接触するように形成された磁気メモリセルと、第２導電層と第３導電層とが交差するそれぞれの領域において、第２導電層と第３導電層との間に介在して第３導電層および第２導電層の第１表面領域に隣接した第２導電層の第２表面領域に接触するように形成された第１スイッチング素子とを備えている。磁気メモリセルは、第２導電層に接触して形成された磁気抵抗効果素子と、磁気抵抗効果素子に接続され、かつ第１導電層に接触して形成された第２スイッチング素子とを含んでいる。
【００３２】
上記の如く磁気記憶装置を構成することにより、本発明に基づいた磁気記憶装置を半導体基板上に形成することが可能になる。この場合にも、第２導電層に接続された第１のスイッチング素子によって電流経路の変更が可能となるため、合成磁場を用いず、第２導電層に流れる電流によって生じる単一の磁場のみによって、選択される磁気抵抗効果素子に対してデータの書き換えが可能となる。また、読み出しの際には、磁気抵抗効果素子と接続された第２のスイッチング素子によって電流経路の選択が可能となるため、選択的にデータを読み出すことが可能である。このように、半導体基板上に磁気記憶装置を形成することにより、磁気記憶装置の小型化が実現される。さらには、磁気メモリセルと書き込み用の導電層である第２の導電層とが電気的に接続されるため、薄い絶縁膜を形成する必要がなくなり、製造が容易になる。
【００３３】
上記本発明に基づく磁気記憶装置は、たとえば、磁気抵抗効果素子は、反強磁性体層と、反強磁性体層の上に形成された第１の強磁性体層と、第１の強磁性体層の上に形成された絶縁層と、絶縁層の上に形成された第２の強磁性体層とを含んでいることが望ましい。
【００３４】
このように、磁気メモリセルを構成する磁気抵抗効果素子としては、トンネル磁気抵抗効果を有するＴＭＲ素子が用いられることが望ましい。上記構成の多層積層体からなるＴＭＲ素子を用いることにより、第２の強磁性層体の磁化方向が外部磁場によって容易にスイッチングされるため、高性能の磁気記憶装置を提供することが可能となる。
【００３５】
本発明に基づく磁気記憶装置は、ｍ行ｎ列（ｍは２以上の整数、ｎは１以上の整数）のマトリクス状に配置された（ｍ×ｎ）個の磁気メモリセルと、磁気メモリセルに対応して各行に配置されたｍ本の第１導電線と、磁気メモリセルに対応して各列に配置されたｎ本の第２導電線と、磁気メモリセルに対応して各行に配置され、かつ隣り合う第１導電線の間に配置された（ｍ−１）本の第３導電線と、磁気メモリセルに対応して配置された（（ｍ−１）×ｎ）個の第１のスイッチング手段とを備えている。磁気メモリセルは、各々の第１導電線と各々の第２導電線とが交差する領域において、各々の第１導電線と各々の第２導電線とに電気的に接続されている。第１のスイッチング手段は、各々の第２導電線と各々の第３導電線とが交差する領域において、各々の第２導電線と各々の第３導電線とに電気的に接続されている。さらに、磁気メモリセルのそれぞれは、各々の第２導電線に接続された磁気抵抗効果素子と、磁気抵抗効果素子に接続され、かつ各々の第１導電線に接続された第２のスイッチング手段とを含んでいる。
【００３６】
このように、複数個の磁気メモリセルをマトリクス状に配置し、このマトリクス状に配置された磁気メモリセルに対応するように第１導電線、第２導電線および第３導電線を配置し、さらに各々の交点にスイッチング手段を配置することにより、所望の磁気メモリセルを選択してデータの書き換えおよび読み出しを行なうことができる。上記構成とすることにより、複数個の磁気メモリセルに個々にデータを格納することが可能となり、書き込み不良や読み出し不良の生じない高性能の磁気記憶装置を提供することが可能になる。
【００３７】
上記本発明に基づく磁気記憶装置は、たとえば、第１のスイッチング手段がダイオードまたは電界効果トランジスタであることが好ましい。
【００３８】
このように、多行多列に磁気メモリセルが配置された磁気記憶装置にあっても、第１のスイッチング手段としてはダイオードや電界効果トランジスタの使用が可能である。このため、半導体基板に直接ダイオードや電界効果トランジスタを形成することで磁気記憶装置の小型化が可能である。
【００３９】
上記本発明に基づく磁気記憶装置は、たとえば、第１のスイッチング手段がダブルショットキーダイオードであることが好ましい。
【００４０】
このように、多行多列に磁気メモリセルが配置された磁気記憶装置にあっても、第１のスイッチング手段としては、メモリセルのデータを書き換える際に第２導電線に順逆両方向の電流を流す必要があるため、ダブルショットキーダイオードのような双方向に同じ特性で電流が流せるスイッチング手段を用いることが望ましい。
【００４１】
上記本発明に基づく磁気記憶装置は、たとえば、第２のスイッチング手段がダイオードまたは電界効果トランジスタであることが好ましい。
【００４２】
このように、多行多列に磁気メモリセルが配置された磁気記憶装置にあっても、第２のスイッチング手段としてはダイオードや電界効果トランジスタの使用が可能である。このため、半導体基板に直接ダイオードや電界効果トランジスタを形成することで磁気記憶装置の小型化が可能である。
【００４３】
上記本発明に基づく磁気記憶装置は、たとえば、磁気メモリセルの磁化方向がその磁気メモリセルが接続された各々の第２導電線と交差するように、磁気メモリセルのそれぞれが配置されていることが望ましい。
【００４４】
このように、多行多列に磁気メモリセルが配置された磁気記憶装置にあっても、個々の磁気メモリセルがデータを書き換えるための第１導電線に対して、その磁化方向が交差するように配置されていることにより、磁化方向を変える際の閾値を低く設定することが可能になる。このため、合成磁場を用いて磁場方向を変更する磁気記憶装置と同等の電流量で磁気メモリセルの書き換えが可能となる。
【００４５】
上記本発明に基づく磁気記憶装置は、たとえば、磁気メモリセルのそれぞれは、第１の磁気メモリセルと第２の磁気メモリセルとを備えており、第１の磁気メモリセルの磁化方向と第２の磁気メモリセルの磁化方向とが互いに逆向きとなるように、第１の磁気メモリセルと第２の磁気メモリセルとが配置されていることが望ましい。
【００４６】
このように、１つのデータを格納する磁気メモリセルとして、相反する磁化方向となるように配置された第１および第２の磁気メモリセルから構成することにより、読み出し動作時の電気信号の差動検出が可能となる。このため周囲の環境に影響を受けず、確実にデータの読み出しが行なえる磁気記憶装置を提供することが可能になる。
【００４７】
本発明に基づく磁気記憶装置の書き換え方法は、ｍ行ｎ列（ｍは２以上の整数、ｎは１以上の整数）のマトリクス状に配置された（ｍ×ｎ）個の磁気メモリセルと、磁気メモリセルに対応して各行に配置されたｍ本の第１導電線と、磁気メモリセルに対応して各列に配置されたｎ本の第２導電線と、磁気メモリセルに対応して各行に配置され、かつ隣り合う第１導電線の間に配置された（ｍ−１）本の第３導電線と、磁気メモリセルに対応して配置された（（ｍ−１）×ｎ）個の第１のスイッチング手段とを備え、磁気メモリセルは、各々の第１導電線と各々の第２導電線とが交差する領域において、各々の第１導電線と各々の第２導電線とに電気的に接続されており、第１のスイッチング手段は、各々の第２導電線と各々の第３導電線とが交差する領域において、各々の第２導電線と各々の第３導電線とに電気的に接続されており、さらに、磁気メモリセルのそれぞれは、各々の第２導電線に接続された磁気抵抗効果素子と、磁気抵抗効果素子に接続され、かつ各々の第１導電線に電気的に接続された第２のスイッチング手段とを含む磁気記憶装置の書き換え方法であって、ｎ本の第２導電線のうちから選択された第Ｌ列（Ｋは１以上ｎ以下の整数）の第２導電線に第１の方向に向かって電流を流すことで生じる磁場により、第Ｌ列の第２導電線に接続されたすべての磁気メモリセルにデータを書き込む第１のステップと、（ｍ−１）本の第３導電線のうちから選択された第Ｋ行（Ｋは１以上（ｍ−１）以下の整数）の第３導電線から第Ｌ列の第２導電線に向かって電流を流し、第Ｌ列の第２導電線に第１の方向とは反対の第２の方向に電流が流れることで生じる磁場により、第１のステップにおいてデータが書き込まれた磁気メモリセルのうち、選択された磁気メモリセルのデータを書き換える第２のステップとを備えている。
【００４８】
このように、本発明の磁気記憶装置の書き込み方法では、データの書き換えにあたって、まず第１のステップとして、選択された第２導電線に接続されたすべての磁気メモリセルにデータが書き込まれる。この後、第２のステップとして、第１のスイッチング手段を用いて電流経路を変更することにより、第１のステップにて書き込まれた磁気メモリセルのうちの所定の磁気メモリセルのデータが書き換えられる。この第２のステップを必要に応じて繰り返すことにより、選択された第２導電線に接続された磁気メモリセルすべてに所定のデータが書き換えられるようになる。さらにこの後、選択する第２導電線を変更することにより、マトリクス状に配置されたすべての磁気メモリセルの書き換えが行なわれる。
【００４９】
本発明に基づく磁気記憶装置の読み出し方法は、ｍ行ｎ列（ｍは２以上の整数、ｎは１以上の整数）のマトリクス状に配置された（ｍ×ｎ）個の磁気メモリセルと、磁気メモリセルに対応して各行に配置されたｍ本の第１導電線と、磁気メモリセルに対応して各列に配置されたｎ本の第２導電線と、磁気メモリセルに対応して各行に配置され、かつ隣り合う第１導電線の間に配置された（ｍ−１）本の第３導電線と、磁気メモリセルに対応して配置された（（ｍ−１）×ｎ）個の第１のスイッチング手段とを備え、磁気メモリセルは、各々の第１導電線と各々の第２導電線とが交差する領域において、各々の第１導電線と各々の第２導電線とに電気的に接続されており、第１のスイッチング手段は、各々の第２導電線と各々の第３導電線とが交差する領域において、各々の第２導電線と各々の第３導電線とに電気的に接続されており、さらに、磁気メモリセルのそれぞれは、各々の第２導電線に接続された磁気抵抗効果素子と、磁気抵抗効果素子に接続され、かつ各々の第１導電線に電気的に接続された第２のスイッチング手段とを含む磁気記憶装置の読み出し方法であって、ｍ本の第１導電線のうちから選択された第Ｋ行（Ｋは１以上（ｍ−１）以下の整数）の第１導電線から、ｎ本の第２導電線のうちから選択された第Ｌ列（Ｋは１以上ｎ以下の整数）の第２導電線に向かって、選択された磁気メモリセルを介して電流を流すことで得られる電気信号を検出することにより、選択された磁気メモリセルに書き込まれているデータを読み出すことを特徴としている。
【００５０】
このように、本発明の磁気記憶装置の読み出し方法は、読み出す磁気メモリセルが接続された第１導電線を選択し、この磁気メモリセルを構成する磁気抵抗効果素子の膜面と垂直な方向に電流が流れるように第２導電線へと電流を流す。このときに検出される電気信号により、磁気メモリセルに書き込まれているデータを読み出すことが可能になる。
【００５１】
【発明の実施の形態】
以下、本発明の実施の形態について、図を参照して説明する。
【００５２】
（実施の形態１）
図１は、本発明の実施の形態１における不揮発性半導体磁気記憶装置の回路構成図である。図に示すように、本実施の形態における不揮発性半導体磁気記憶装置は、第２導電線であるビット線（ＢＬ）１１１〜１１３と、このビット線１１１〜１１３と交差するように延びる第１導電線であるワード線（ＷＬ）１２１〜１２３と、同じくビット線１１１〜１１３と交差し、ワード線１２１〜１２３と平行に延びる第３導電線であるデジット線（ＤＬ）１３１〜1３３とを備えている。ワード線１２１〜１２３は、データ線１３１〜１３３と組を成しており、互いに交互に配列されている。
【００５３】
本実施の形態における不揮発性半導体磁気記憶装置は、ビット線１１１〜１１３の両端に第１の電流駆動手段１４１，１４２とを備えている。この第１の電流駆動手段１４１，１４２は、ビット線１１１〜１１３に選択的に電流を流す手段である。また、ワード線１２１〜１２３およびデジット線１３１〜１３３の両端に第２の電流駆動手段１４３，１４４を備えている。この第２の電流駆動手段１４３，１４４は、ワード線１２１〜１２３およびデジット線１３１〜１３３に選択的に電流を流す手段である。
【００５４】
ビット線１１１〜１１３のそれぞれとワード線１２１〜１２３のそれぞれは、メモリセルを介して電気的に接続されている。このメモリセルは、ＴＭＲ素子１０１と、第２のダイオード１０７とが直列に接続されることによって構成されている。一方、ビット線１１１〜１１３のそれぞれとデジット線１３１〜１３３のそれぞれは、第１のダイオード１０６を介して電気的に接続されている。
【００５５】
図１に示すような回路構成を実現するために、本実施の形態における不揮発性半導体磁気記憶装置は、図２に示すような断面形状を備えている。図を参照して、本実施の形態における不揮発性半導体磁気記憶装置は、半導体基板上にＴＭＲ素子１０１を備えている。ＴＭＲ素子１０１は、反強磁性体層１０２と、その反強磁性体層１０２の上に形成された強磁性体層（固定層）１０３と、その強磁性体層１０３の上に形成された薄い絶縁層１０４と、さらにその上に形成された強磁性体層（フリー層）１０５との多層積層体によって構成されている。このＴＭＲ素子１０１の上には、第２の導電層であるビット線１１１が紙面の横方向に延びている。一方、ＴＭＲ素子１０１の下には第２のダイオード１０７が形成されており、この第２のダイオード１０７の下には第１の導電層であるワード線１２１が形成されている。また、ビット線１１１がＴＭＲ素子１０１と接する部分の近傍には、ビット線１１１の下方に向かって延びる第１のダイオード１０６が設けられており、その下端において第３の導電層であるデジット線１３１と接続されている。なお、これらの隙間には層間絶縁膜が形成されている。
【００５６】
以上の構成により、１つのメモリセルが形成されている。ビット線１１１の延伸方向（紙面横方向）には、複数のメモリセルが配列されており、また、図には示していないがワード線１２１〜１２３の延伸方向（紙面垂直方向）にも複数のメモリセルが形成されている。
【００５７】
上述の構成の不揮発性半導体記憶装置の一部の形態では、書き込みの信頼性を向上させるために薄い絶縁層を介した導電層を使って書き込みをしていたが、そのような絶縁膜は不要になる。
【００５８】
なお、図３に示すように、磁気メモリセルを構成するＴＭＲ素子１０１は、書き換え用の導電層であるビット線１１１に対してその磁気異方性の方向が交差するように配置されている。すなわち、磁化容易軸Ｈｅａｓｙと磁化困難軸Ｈｈａｒｄとがビット線１１１と交差するようにＴＭＲ素子１０１が配置されている。ビット線１１１に矢印１１１ａの方向に向かって電流を流した場合には、ビット線１１１の延在する方向と直交する矢印１１１１で示す方向と大きさの磁場がＴＭＲ素子１０１に印加される。この磁場の大きさは、曲線１００で示される磁化方向を反転させるために必要な閾値を超えているために、ＴＭＲ素子１０１内のフリー層は、＋Ｈ0で示す方向に容易に磁化される。もし、ＴＭＲ素子１０１が、磁化容易軸Ｈｅａｓｙや磁化困難軸Ｈｈａｒｄと重なるように配置された場合には、フリー層の磁化方向を反転させるための閾値が高く、容易にフリー層の磁化方向を反転させることができなくなる。
【００５９】
次に、上記構成の不揮発性半導体磁気記憶装置におけるメモリセルへの書き換えおよび読み出し動作について、図４〜図８を参照して説明する。図４は、書き換えおよび読み出し動作時に、第１および第２の電流駆動手段によってビット線やワード線、デジット線に、選択的に電流を流すタイミングを示すタイミングチャートである。また、図５〜図８は、それぞれ書き換え動作や読み出し動作時を示す回路模式図である。以下においては、ＴＭＲ素子１０１ａにデータ”１”を、ＴＭＲ素子１０１ｂにデータ”０”を、ＴＭＲ素子１０１ｃにデータ”１”を書き込み、さらにＴＭＲ素子１０１ｂに書き込まれたデータを読み出す動作を例示して説明する。なお、固定層１０３とフリー層１０５の磁化方向が平行である場合をデータ”０”とし、反平行である場合をデータ”１”とする。
【００６０】
まず、図４および図５〜図７を参照して、各ＴＭＲ素子にデータを書き込む動作を順を追って説明する。図５に示すように、第１のステップとして、第１の電流駆動手段１４１，１４２によってビット線１１１に矢印１５１で示される方向にパルス状の電流が流される（図４参照）。ビット線１１１に電流が流れることによって、ビット線１１１周りに磁場が発生する。この磁場は、ビット線１１１に隣接して配設されたＴＭＲ素子１０１ａ〜ｃのそれぞれのフリー層１０５ａ〜ｃの磁場を反転させるのに十分な磁場であり、フリー層１０５ａ〜ｃの磁場が固定層１０３ａ〜ｃの磁場と反平行状態となり、各ＴＭＲ素子１０１ａ〜ｃにデータ”１”が書き込まれる。このとき、ＴＭＲ素子１０１ａ〜ｃの書き換えは、従来の合成磁場を用いるのとは異なり、ビット線１１１に電流が流れることによって生ずる単一の磁場で書き換えが行なわれる。
【００６１】
図６に示すように、第２のステップとして、第１および第２の電流駆動手段１４１，１４４を用いて、デジット線１３１からビット線１１１へと矢印１５２で示す方向にパルス状の電流が流される（図４参照）。このとき、デジット線１３１とビット線１１１とは、第１のダイオード１０６ａによって接続されており、この第１のダイオード１０６ａを介して電流が流れる。図から分かるように、ビット線１３１に流れる電流は、ＴＭＲ素子１０１ｂおよび１０１ｃが接続された方向へと流れるため、このＴＭＲ素子１０１ｂおよび１０１ｃのフリー層１０５ｂおよび１０５ｃが磁場の影響を受けて固定層１０３ｂおよび１０３ｃの磁化方向と平行の状態へと変化し、ＴＭＲ素子１０１ｂおよび１０１ｃにデータ”０”が書き込まれる。なお、このときＴＭＲ素子１０１ａに隣接する部分のビット線１１１には電流が流れないため、第１のステップにおいてＴＭＲ素子１０１ａに書き込まれたデータはそのまま保持される。
【００６２】
図７に示すように、第３のステップとして、第１および第２の電流駆動手段１４１，１４４を用いて、ビット線１１１からデジット線１３２へと矢印１５３で示される方向にパルス状の電流が流される（図４参照）。このとき、デジット線１３２とビット線１１１とは、第１のダイオード１０６ｂによって接続されており、この第１のダイオード１０６ｂを介して電流が流れる。図から分かるように、ビット線１１１に流れる電流は、ＴＭＲ素子１０１ｃが接続された部分にのみ流れるため、このＴＭＲ素子１０１ｃのフリー層１０５ｃが磁場の影響を受けて固定層１０３ｃの磁化方向と反平行の状態へと変化し、ＴＭＲ素子１０１ｃにデータ”１”が書き込まれる。なお、このときＴＭＲ素子１０１ａおよび１０１ｂに隣接するビット線１１１の部分には電流が流れないため、第１および第２のステップにおいてＴＭＲ素子１０１ａおよび１０１ｂに書き込まれたデータはそのまま保持される。
【００６３】
以上により、ＴＭＲ素子１０１ａにデータ”１”が、ＴＭＲ素子１０１ｂにデータ”０”が、ＴＭＲ素子１０１ｃにデータ”１”が書き込まれる。
【００６４】
次に、図４および図８を参照して、ＴＭＲ素子１０１ｂに書き込まれたデータの読み出し動作について説明する。ＴＭＲ素子１０１ｂに書き込まれたデータを読み出すには、第１および第２の電流駆動手段１４１，１４４を用いて、ビット線１１１からワード線１２２へと矢印１５４で示される方向にパルス状の電流が流される（図４参照）。このとき、ワード線１２２とビット線１１１とはＴＭＲ素子１０１ｂによって接続されているため、ＴＭＲ素子１０１ｂの膜面と垂直な方向に電流が流れる。ＴＭＲ素子はトンネル磁気抵抗効果により、書き込まれているデータ（”０”または”１”）によってその抵抗値が変動する。つまり、このときに流れる電流値を検出することにより、ＴＭＲ素子１０１ｂに書き込まれたデータが”０”であるか”１”であるかが判別可能となる。本実施の形態では、ＴＭＲ素子１０１ｂに書き込まれているデータは”０”（フリー層１０５ｂの磁場が固定層１０３ｂの磁場と平行状態）であるため、検出される電流値はデータ”１”に対して小さい値となる。
【００６５】
以上のように、本発明の実施の形態１に基づく不揮発性半導体磁気記憶装置においては、合成磁界を用いることなく、単一の導電線に電流を流すことによって生ずる単一の磁場のみで、データの書き換えが行なわれる。これにより、合成磁場を用いた場合のようなクロストークが低減され、書き込み不良や読み出し不良と言った誤動作の発生が防止される。
【００６６】
なお、本実施の形態の変形例として、図９に示すような回路構成が考えられる。本変形例では、ワード線２２１〜２２３とビット線２１１〜２１３とがトランジスタ２０８ａ〜ｃを介して接続されている。より詳細には、トランジスタ２０８ａ〜ｃのゲートがワード線２２１〜２２３に接続され、トランジスタ２０８ａ〜ｃのコレクタがＴＭＲ素子２０１ａ〜ｃの下端に接続され、ドレインが接地されている。以上により、読み出し動作時に流れる電流経路をこのトランジスタ２０８ａ〜ｃのＯＮ／ＯＦＦ動作によって制御することが可能となる。
【００６７】
（実施の形態２）
図１０〜１２は、本発明の実施の形態２における不揮発性半導体磁気記憶装置の回路構成および書き込み動作を説明するための回路模式図である。なお、上述の実施の形態１と同様の部分については、その説明は繰り返さない。
【００６８】
まず、図１０を参照して回路構成について説明する。本実施の形態における不揮発性半導体磁気記憶装置にあっては、ビット線３１１にループが設けられている。ビット線はＢＬ１（３１１）と／ＢＬ１（３１１′）の２本から構成されており、これらの間にトランジスタ３０９ｄが配設されている。このトランジスタ３０９ｄのゲートは、別途設けられたデジット線３２４に接続されている。また、デジット線３３１〜３３３はトランジスタ３０９ａ〜ｃのゲートに接続されており、このトランジスタのソースおよびドレインがそれぞれビット線であるＢＬ１（３１１）と／ＢＬ１（３１１′）に接続されている。
【００６９】
次に、図１０〜図１２を参照して、本実施の形態の不揮発性半導体磁気記憶装置における書き込み動作について説明する。以下においても、上述の実施の形態１と同様に、ＴＭＲ素子３０１ａにデータ”１”を、ＴＭＲ素子３０１ｂにデータ”０”を、ＴＭＲ素子３０１ｃにデータ”１”を書き込む動作を例示して説明する。
【００７０】
まず、図１０に示すように、第１のステップとして、トランジスタ３０９ｄをＯＮ動作させ、ビット線であるＢＬ１（３１１）から／ＢＬ１（３１１′）に向かって矢印３５１で示される方向にパルス状の電流を流す。これにより、ビット線３１１に隣接して配置されたＴＭＲ素子３０１ａ〜ｃにデータ”１”が記録される。なお、このとき、トランジスタ３０９ａ〜ｃはＯＦＦ状態としておく。
【００７１】
次に、図１１に示すように、第２のステップとして、トランジスタ３０９ａをＯＮ動作させ、ビット線である／ＢＬ１（３１１′）からＢＬ１（３１１）に向かって矢印３５２で示す方向にパルス状の電流を流す。これにより、ＴＭＲ素子３０１ｂおよび３０１ｃにデータ”０”が書き込まれる。このとき、ＴＭＲ素子３０１ａに隣接するビット線３１１には電流が流れないため、第１のステップにおいて記憶されたＴＭＲ素子３０１ａのデータはそのまま保持される。なお、このとき、トランジスタ３０９ｄはＯＦＦ状態としておく。
【００７２】
さらに、図１２に示すように、第３のステップとして、トランジスタ３０９ｂをＯＮ動作させ、ビット線であるＢＬ１（３１１）から／ＢＬ１（３１１′）に向かって矢印３５３で示す方向にパルス状の電流を流す。これにより、ＴＭＲ素子３０１ｃにデータ”１”が書き込まれる。このとき、ＴＭＲ素子３０１ａおよび３０１ｂに隣接する部分のビット線３１１には電流が流れないため、第１および第２のステップにおいて記憶されたＴＭＲ素子３０１ａおよび３０１ｂのデータはそのまま保持される。なお、このとき、トランジスタ３０９ａ，３０９ｃ，３０９ｄはＯＦＦ状態としておく。
【００７３】
以上により、ＴＭＲ素子３０１ａにデータ”１”が、ＴＭＲ素子３０１ｂにデータ”０”が、ＴＭＲ素子３０１ｃにデータ”１”が書き込まれる。なお、本実施の形態におけるＴＭＲ素子に書き込まれたデータの読み出しは、上述の実施の形態１と同様の動作で行なわれるため、その説明は繰り返さない。
【００７４】
以上のように、本発明の実施の形態２に基づく不揮発性半導体磁気記憶装置においても、上述の実施の形態１と同様の効果が得られる。なお、本実施の形態の変形例として、図１３に示すような回路構成が考えられる。本変形例では、ワード線４２１〜４２３とビット線４１１とがトランジスタ４１０ａ〜ｃを介して接続されている。より詳細には、トランジスタ４１０ａ〜ｃのゲートがワード線４２１〜４２３に接続され、トランジスタ４１０ａ〜ｃのコレクタがＴＭＲ素子４０１ａ〜ｃの下端に接続され、ドレインが接地される。以上により、読み出し動作時に流れる電流経路をこのトランジスタ４１０ａ〜ｃによって制御することが可能となる。
【００７５】
（実施の形態３）
図１４は、本発明の実施の形態３における不揮発性半導体磁気記憶装置の回路構成および書き込み動作を説明するための模式図である。なお、上述の実施の形態１および２と同様の部分については、その説明は繰り返さない。
【００７６】
図１３に示すように、本実施の形態における不揮発性半導体磁気記憶装置は、ビット線にループが設けられており、いわゆる作動検出型の記憶装置となっている。ビット線はＢＬ１（５１１）と／ＢＬ１（５１１′）の２本から構成されており、これらの間にトランジスタ５０９ｄが配設されている。このトランジスタ５０９ｄのゲートは、別途設けられたデジット線５３４に接続されている。ワード線５２１〜５２３とＢＬ１（５１１）との間には、第１の磁気メモリセルを構成するＴＭＲ素子５０１ａ〜ｃが配置されており、ワード線５２１〜５２３と／ＢＬ１（５１１′）との間には、第２の磁気メモリセルを構成するＴＭＲ素子５０１ａ′〜ｃ′が配置されている。第２の磁気メモリセルを構成するＴＭＲ素子５０１ａ′〜ｃ′の固定層５０２ａ′〜ｃ′の磁化方向は、第１の磁気メモリセルを構成するＴＭＲ素子５０１ａ〜ｃの固定層５０２ａ〜ｃの磁化方向と同じ方向となっている。また、デジット線５３１〜５３３はトランジスタ５０９ａ〜ｃのゲートに接続されており、このトランジスタ５０９ａ〜ｃのソースおよびドレインがそれぞれビット線であるＢＬ１（５１１）と／ＢＬ１（５１１′）に接続されている。
【００７７】
上記構成により、本実施の形態３における不揮発性半導体磁気記憶装置では、ＴＭＲ素子５０２ａ〜ｃと、これらＴＭＲ素子５０２ａ〜ｃと組を成すＴＭＲ素子５０２ａ′〜ｃ′とによって作動検出が可能となるため、周囲の環境に影響を受けずにより確実にＴＭＲ素子に書き込まれたデータを読み出すことが可能となる。この結果、誤動作がさらに低減される。
【００７８】
上述の実施の形態１〜３においては、３行３列の磁気抵抗効果素子を例示して説明を行なったが、行列数の数は任意である。また、上述の全ての実施の形態において、第１導電線のことをビット線、第２導電線のことをワード線、第３導電線のことをデジット線と称したがこれは便宜上名付けたものであり、他の呼び方であっても構わない。
【００７９】
また、上述の実施の形態１〜３において説明した磁気メモリセルの選択の仕方はあくまで例示であり、この順で選択する必要はまったくない。たとえば、選択したビット線に接続されているすべての磁気メモリセルを同一データとする場合には、第２のステップは不要であり、ビット線に電流を流すのみでデータの書き換えが完了する。また、同一のビット線に接続された磁気メモリセルのうち、隣接する磁気メモリセルに書き込むデータが同一データである場合には、これらの間のビット線に接続された第１のスイッチング手段を用いる必要はなくなる。
【００８０】
さらには、上記においてはスイッチング素子としてダイオードおよびトランジスタを例示したが、たとえば双方向サイリスタなどの適用も考えられる。
【００８１】
このように、今回開示した上記各実施の形態はすべての点で例示であって、制限的なものではない。本発明の技術的範囲は特許請求の範囲によって画定され、また特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【００８２】
【発明の効果】
本発明により、クロストークの原因となる合成磁場を利用した書き換え動作を用いず、単一の磁場で書き換えが行なわれる不揮発性半導体磁気記憶装置が構成可能となるため、誤作動の生じ難い不揮発性半導体磁気記憶装置を提供することが可能となる。
【００８３】
また、その製造プロセスにおいて、極めて薄い絶縁膜を必要としないため、容易に製造することが可能となる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１における不揮発性半導体磁気記憶装置の回路構成図である。
【図２】  本発明の実施の形態１における不揮発性半導体磁気記憶装置の構造を説明するための概略断面図である。
【図３】  本発明の実施の形態１における不揮発性半導体磁気記憶装置に用いる単一の磁場で磁気メモリセルの磁化方向を変化させる様子を示す模式図である。
【図４】  本発明の実施の形態１における不揮発性半導体磁気記憶装置の書き換え動作および読み出し動作を説明するタイミングチャートである。
【図５】  本発明の実施の形態１における不揮発性半導体磁気記憶装置の書き換え動作を説明するための第１段階図である。
【図６】  本発明の実施の形態１における不揮発性半導体磁気記憶装置の書き換え動作を説明するための第２段階図である。
【図７】  本発明の実施の形態１における不揮発性半導体磁気記憶装置の書き換え動作を説明するための第３段階図である。
【図８】  本発明の実施の形態１における不揮発性半導体磁気記憶装置の読み出し動作を説明するための図である。
【図９】  本発明の実施の形態１における不揮発性半導体磁気記憶装置の変形例を示した回路構成図である。
【図１０】  本発明の実施の形態２における不揮発性半導体磁気記憶装置の回路構成図、およびこの不揮発性半導体磁気記憶装置における書き換え動作を説明するための第１段階図である。
【図１１】  本発明の実施の形態２における不揮発性半導体磁気記憶装置の書き換え動作を説明するための第２段階図である。
【図１２】  本発明の実施の形態２における不揮発性半導体磁気記憶装置の書き換え動作を説明するための第３段階図である。
【図１３】  本発明の実施の形態２における不揮発性半導体磁気記憶装置の変形例を示した回路構成図である。
【図１４】  本発明の実施の形態３における不揮発性半導体磁気記憶装置の回路構成図、およびこの不揮発性半導体磁気記憶装置における書き換え動作を説明するための図である。
【図１５】  従来の磁気記憶装置に用いられる合成磁場による磁気メモリセルの磁化方向を変化させる様子を示す模式図である。
【図１６】  従来の不揮発性半導体磁気記憶装置の一例を示す回路構成図である。
【図１７】  図１６における不揮発性半導体磁気記憶装置の断面構造図である。
【図１８】  従来の不揮発性半導体磁気記憶装置の他の例を示す回路構成図である。
【図１９】  図１８における不揮発性半導体磁気記憶装置の断面構造図である。
【符号の説明】
１０１ａ〜ｃ  ＴＭＲ素子、１０２ａ〜ｃ  反強磁性体層、１０３ａ〜ｃ  強磁性体層（固定層）、１０４ａ〜ｃ  絶縁層、１０５ａ〜ｃ  強磁性体層（フリー層）、１０６ａ〜ｃ  第１のダイオード、１０７ａ〜ｃ  第２のダイオード、１１１〜１１３  ビット線、１２１〜１２３  ワード線、１３１〜１３３  デジット線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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