(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１導電型のＭＩＳＦＥＴおよび第２導電型のMISFETと、前記半導体基板上に第1の絶縁膜を介して形成され、前記第１導電型のMISFETおよび前記第２導電型のMISFETにW,Ru,TaN,Ti,TiN,Cu,AlまたはAlCuからなる第１の配線コンタクトを介して電気的に接続された複数本の第1の配線層と、これらの第1の配線層上に第2の絶縁膜を介して形成された複数本の第2の配線層と、これらの第２の配線層上に第3の絶縁膜を介して形成された複数本の第3の配線層とを具備し、
前記第1の配線層、前記第2の配線層および前記第3の配線層は、他の配線層が介在せずにこの順に積層され、
前記第1の配線層の配線膜厚は、前記第2の配線層の配線膜厚および前記第3の配線層の配線膜厚よりも小さく、前記第1の配線層と前記第2の配線層との距離は、前記第2の配線層と第3の配線層との距離の１．７倍に等しいかこれよりも大きく形成され、
前記第２の配線層または前記第３の配線層の電圧振幅は、前記第1の配線層の複数の配線の電圧振幅より小さいことを特徴とする半導体装置。
【請求項２】
前記第1の配線層の配線幅は、前記第2の配線層の配線幅または前記第3の配線層の配線幅よりも小さいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第1の配線層の配線と前記第2の配線層の配線とは、ねじれ（Crossover layout)の関係にあることを特徴とする請求項１または２のいずれかに記載の半導体装置。
【請求項４】
前記第1の配線層の電圧振幅をVDD、前記第２の配線層の電圧振幅をV1、前記第1の配線層および前記第2の配線層間の距離をＨ１、前記第2の配線層および第3の配線層間の距離をＨ２とするとき、H1≧（VDD/V1）1.5×H2となるように構成したことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記第1の配線層の隣接する配線同士の間隔は、前記第2の配線層の隣接する配線同士の間隔および前記第3の配線層の隣接する配線同士の間隔よりも小さいことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記第1の配線層の電圧振幅をVDD、前記第２の配線層の複数の配線の電圧振幅をV1とすると、V1≦0.48×VDDとなることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
半導体基板上に形成される第１導電型のＭＩＳＦＥＴおよび第２導電型のMISFETと、前記半導体基板上に第1の絶縁膜を介して形成され、前記第１導電型のMISFETおよび前記第２導電型のMISFETにW,Ru,TaN,Ti,TiN,Cu,AlまたはAlCuからなる第１の配線コンタクトを介して電気的に接続された複数本の第1の配線層と、これらの第1の配線層上に第2の絶縁膜を介して形成された複数本の第2の配線層と、これらの第２の配線層上に第3の絶縁膜を介して形成された複数本の第3の配線層とを具備し、
前記第1の配線層、前記第2の配線層および前記第3の配線層は、他の配線層が介在せずにこの順に積層され、
前記第1の配線層と前記第2の配線層との距離は、前記第2の配線層と第3の配線層との距離の１．７倍に等しいかこれよりも大きく、
前記第１の配線層、前記第２の配線層、および前記第３の配線層に含まれる配線の少なくとも１つは銅を主成分として含み、
前記第２の配線層または前記第３の配線層の電圧振幅は、前記第1の配線層の複数の配線の電圧振幅より小さいことを特徴とする半導体装置。
【請求項８】
前記第1の配線層の配線幅は、前記第2の配線層の配線幅または前記第3の配線層の配線幅よりも小さいことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第1の配線層の配線と前記第2の配線層の配線とは、ねじれ（Crossover layout)の関係にあることを特徴とする請求項７または８のいずれかに記載の半導体装置。
【請求項１０】
前記第1の配線層の電圧振幅をVDD、前記第２の配線層の電圧振幅をV1、前記第1の配線層および前記第2の配線層間の距離をＨ１、前記第2の配線層および第3の配線層間の距離をＨ２とするとき、H1≧（VDD/V1）1.5×H2となるように構成したことを特徴とする請求項７乃至９のいずれかに記載の半導体装置。
【請求項１１】
前記第1の配線層の隣接する配線同士の間隔は、前記第2の配線層の隣接する配線同士の間隔および前記第3の配線層の隣接する配線同士の間隔よりも小さいことを特徴とする請求項７乃至１０のいずれかに記載の半導体装置。
【請求項１２】
前記第1の配線層の電圧振幅をVDD、前記第２の配線層の複数の配線の電圧振幅をV1とすると、V1≦0.48×VDDとなることを特徴とする請求項７乃至１１のいずれかに記載の半導体装置。
【請求項１３】
半導体基板上に形成される第１導電型のＭＩＳＦＥＴおよび第２導電型のMISFETと、前記半導体基板上に第1の絶縁膜を介して形成され、前記第１導電型のMISFETおよび前記第２導電型のMISFETにW,Ru,TaN,Ti,TiN,Cu,AlまたはAlCuからなる第１の配線コンタクトを介して電気的に接続された複数本の第1の配線層と、前記第1の配線層上に第2の絶縁膜を介して形成された複数本の第2の配線層と、前記第２の配線層上に第3の絶縁膜を介して形成された複数本の第3の配線層と、前記第３の配線層上に第４の絶縁膜を介して形成された複数本の第４の配線層とを具備し、
前記第1の配線層および前記第2の配線層は他の配線層が介在せずにこの順に積層され、
前記第3の配線層および前記第4の配線層は他の配線層が介在せずにこの順に積層され、
前記第1の配線層の配線膜厚は、前記第2の配線層の配線膜厚、前記第3の配線層の配線膜厚あるいは前記第4の配線層の配線膜厚よりも小さく、前記第1の配線層と前記第2の配線層との距離は、前記第3の配線層と第4の配線層との距離の１．７倍に等しいかこれよりも大きく、
前記第３の配線層または前記第４の配線層の電圧振幅は、前記第1の配線層の複数の配線の電圧振幅よりも小さいことを特徴とする半導体装置。
【請求項１４】
前記第1の配線層の電圧振幅をVDD、前記第３の配線層の電圧振幅をV2とすると、前記第1の配線層と前記第2の配線層との距離Ｈ１と、前記第３の配線層と第４の配線層との距離Ｈ３の関係は、H1≧（VDD/V2）1.5×H３となるように構成したことを特徴とする請求項１3に記載の半導体装置。
【請求項１５】
第1の配線層、第2の配線層、第3の配線層および第4の配線層に含まれる配線の少なくとも１つは銅を主成分として含むことを特徴とする請求項１3または１4のいずれかに記載の半導体装置。
【請求項１６】
前記第1の配線層の配線と前記第2の配線層の配線とは、ねじれ（Crossover layout)の関係にあることを特徴とする請求項１3乃至１５のいずれかに記載の半導体装置。
【請求項１７】
前記第1の配線層の配線幅は、前記第2の配線層の配線幅および前記第3の配線層の配線幅よりも小さいことを特徴とする請求項１3乃至１５のいずれかに記載の半導体装置。
【請求項１８】
前記第1の配線層の隣接する配線同士の間隔は、前記第2の配線層の隣接する配線同士の間隔および前記第3の配線層の隣接する配線同士の間隔よりも小さいことを特徴とする請求項１3乃至１５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に低消費電力と高速化を両立した多層配線構造を有する半導体論理回路に関する。
【０００２】
【従来の技術】
ＣＭＯＳトランジスタからなる大規模集積半導体論理回路は、半導体素子がより微細化している。一方チップサイズは年々増加しており、チップ内の配線長がより長くなってきている。
【０００３】
チップ内の配線長が長くなると、配線抵抗や配線容量が、配線を駆動するトランジスタのチャネル抵抗や拡散層容量よりも大きくなる。そうすると配線の抵抗と配線容量の積によって回路の動作速度が決定されるので、トランジスタ等の半導体素子がいくら高速になっても装置の動作速度はそれ以上速くならない。
【０００４】
このために配線膜厚や配線幅を大きくして抵抗を小さくし、また配線間隔を広くして配線容量を小さくすれば回路の動作速度を向上することができる。しかしながら単に配線膜厚を大きくし、また配線間隔を広くするには、ますます高集積化する論理回路を配線するには適していない。
【０００５】
そこで高集積化論理回路に適した配線構造として半導体チップ上に複数の配線を具備する多層配線構造がある。半導体チップ上に形成された論理回路のうち、近接する論理回路同士の配線は配線ピッチを細かくした下層のローカル配線によって行い、離れた論理回路同士の配線は、上層のグローバル配線によって行う。グローバル配線は、ローカル配線よりも配線膜厚および配線幅を大きくし、配線間隔を広くしている（特開平６−１３５９０号公報）。
【０００６】
しかしながら論理回路のクロック周波数は微細化のスケーリングに従って増大し、配線層の配線本数も増大するために、上記した多層配線構造でも配線層の容量の充放電に必要な電力が大きく増大する問題がある。
【０００７】
従来の多層配線構造では、配線層の層数を増やさずに、配線遅延を改善しつつ配線容量の充放電に伴う電力を減少させることが困難である。
【０００８】
【発明が解決しようとする課題】
本発明は、上記問題を解決するためになされたものであり、ＣＭＯＳ論理回路の回路レイアウトや配線構造の大幅な変更を伴わずに、配線遅延を低減し、低消費電力化と高速化を両立させる半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、第１の本発明は、半導体基板と、
前記半導体基板上に形成された半導体素子回路と、
前記半導体基板上に絶縁膜を介して形成され、前記半導体素子と電気的に接続した第１の配線層と、
前記第１の配線層上に絶縁膜を介して形成された第２の配線層と、
前記第２の配線層上に絶縁膜を介して形成された第３の配線層とを具備し、
前記第１の配線層の配線膜厚は、前記第２の配線層の配線膜厚および前記第３の配線層の配線膜厚よりも小さく、
前記第１の配線層と前記第２の配線層との距離は、前記第２の配線層と前記第３の配線層との距離よりも大きいことを特徴とする半導体装置を提供する。
【００１０】
このとき、前記第１の配線層と前記第２の配線層および前記第３の配線層は、他の配線層が介在せずこの順に積層されていることが好ましい。
【００１１】
このとき、前記第１の配線層と前記第２の配線層との距離は、前記第２の配線層と前記第３の配線層との距離の１．７倍に等しいかこれより大きくなることなることが好ましい。
【００１２】
また、前記第１の配線層の隣接する配線同士の間隔は、前記第２の配線層の隣接する配線同士の間隔および前記第３の配線層の隣接する配線同士の間隔よりも小さいことが好ましい。
【００１３】
また、前記第１の配線層の配線幅は、前記第２の配線層の配線幅および前記第３の配線層の配線幅よりも小さいことが好ましい。
【００１４】
また、前記第１の配線層の配線と前記第２の配線層の配線とはねじれ(crossover layout)の関係にあることが好ましい。
【００１５】
また、前記第２の配線層および前記第３の配線層の電圧振幅は、前記第１の配線層の電圧振幅よりも小さいことが好ましい。
【００１６】
また、前記半導体素子の電源電圧をVDDとすると、前記第１の配線層の電圧振幅もVDDであることが好ましい。
【００１７】
また、前記第２の配線層の前記電圧振幅をV1とすると、前記第１の配線層と前記第２の配線層との距離は、前記第２の配線層と前記第３の配線層との距離の(VDD/V1)1.5倍よりも大きいことが好ましい。
【００１８】
また、前記第１の配線層は、前記半導体素子に直接接続されることが好ましい。
【００１９】
前記第２の配線層の複数の配線の電圧振幅は、0.48VDD 以下となることが好ましい。
【００２０】
また、第２の発明は、半導体基板と、
前記半導体基板上に形成された半導体素子と、
前記半導体基板上に絶縁膜を介して形成され、前記半導体素子と電気的に接続された第１の配線層と、
前記第１の配線層上に絶縁膜を介して形成された第２の配線層と、
前記第２の配線層上に絶縁膜を介して形成された第３の配線層と、
前記第３の配線層上に絶縁膜を介して形成された第４の配線層とを具備し、
前記第１の配線層の配線膜厚は、前記第２の配線層、前記第３の配線層および前記第４の配線層の配線膜厚よりも小さく、
前記第１の配線層と前記第２の配線層との距離は、前記第３の配線層と前記第４の配線層との距離よりも大きいことを特徴とする半導体装置を提供する。
【００２１】
このとき、前記第１の配線層と前記第２の配線層および前記第３の配線層は、他の配線層が介在せずこの順に積層されていることが好ましい。
【００２２】
このとき、前記第１の配線層と前記第２の配線層との距離は、前記第３の配線層と前記第４の配線層との距離の１．７倍に等しいかこれよりも大きくなることが好ましい。
【００２３】
また、前記第１の配線層の隣接する配線同士の間隔は、前記第２の配線層の隣接する配線同士の間隔および前記第３の配線層の隣接する配線同士の間隔よりも小さいことが好ましい。
【００２４】
また、前記第１の配線層の隣接する配線同士の間隔は、前記第４の配線層の隣接する配線同士の間隔よりも小さいことが好ましい。
【００２５】
また、前記第１の配線層の配線と前記第２の配線層の配線とはねじれ(crossover layout)の関係にあることが好ましい。
【００２６】
また、前記第２の配線層、前記第３の配線層および前記第４の配線層の電圧振幅は、前記第１の配線層の電圧振幅よりも小さいことが好ましい。
【００２７】
また、前記半導体素子の電源電圧をVDDとすると、前記第１の配線層の電圧振幅もVDDであることが好ましい。
【００２８】
また、前記第２の配線層の前記電圧振幅をV1とすると、前記第１の配線層と前記第２の配線層との間隔は、前記第３の配線層と前記第４の配線層との間隔の(VDD/V1)1.5倍よりも大きいことが好ましい。
【００２９】
また、前記第１の配線層は、前記半導体素子に直接接続されることが好ましい。
【００３０】
また、前記第２の信号配線層の複数の配線の電圧振幅は、0.48VDD 以下となることが好ましい。
【００３１】
また、本発明では、電源電圧をVDD、第２の信号配線層および第３の信号配線層からなるグローバル配線の電圧振幅をVDDより小さい電圧V1、第１の信号配線層（ローカル配線層）と第２の信号配線層の間隔をH１、第２の信号配線層と第３の信号配線層の間隔をＨ２とすると、H１＞０.４×Ｈ２（VDD ／V1）となるようにH１をＨ２よりも大きくすることで、ローカル配線層での電圧振幅VDDの電圧ノイズが、容量結合によってグローバル配線に乗って誤動作するのを防ぐことができる。
【００３２】
また、本発明は、グローバル配線層での電圧振幅をローカル配線層での電圧振幅よりも小さくすることで、グローバル配線層での充放電を小さくできるので、より低消費電力を実現できる。
【００３３】
また、本発明は、半導体基板と、
前記半導体基板上に形成された半導体素子と、
前記半導体基板上に絶縁膜を介して形成され、前記半導体素子を電気的に接続したローカル配線層と、
前記ローカル配線層上に絶縁膜を介して形成され、そのローカル配線層に電気的に接続された第１の配線層およびこの上に形成された第２の配線層を含み、
前記ローカル配線層の配線膜厚は、前記第１の配線層の配線膜厚および前記第２の配線層の配線膜厚よりも薄く、
前記ローカル配線層と前記第１の配線層との距離は、前記第１の配線層と前記第２の配線層との距離よりも大きいことを特徴とする半導体装置を提供する。
【００３４】
【発明の実施の形態】
以下、図面を参照しながら本発明の好ましい実施形態を説明する。
【００３５】
（実施形態１）
図１は本発明による実施形態１に係る半導体装置の断面図であり、図４に配線層の層内構造を斜め上方から俯瞰で眺めた各層の平面レイアウトを示す。図４において、より配線層をわかりやすくするために、半導体基板領域、およびコンタクトは省略し、点線でそのコンタクトと配線の接続関係を示している。
【００３６】
本実施形態では、配線層をローカル配線層（配線層４と第１の配線層１）と、ローカル配線層上に形成されたグローバル配線層（第２の配線層２と第３の配線層３）の２つに分けている。グローバル配線層とローカル配線層との距離は、グローバル配線層間の距離よりも広くし、グローバル配線層の配線膜厚をローカル配線層の配線膜厚より大きくし、グローバル配線層の電圧振幅がローカル配線層の電圧振幅よりも低くしている。配線層１が第１の配線層、配線層２が第２の配線層、配線層３が第３の配線層である。また、配線層４は第１の配線層１の下層に形成され共にローカル配線層として機能する。以下により詳しく説明する。
【００３７】
図１に示すように、半導体基板１０は、ボロンまたはインジウムを不純物濃度1014〜1018cm-3ドープした例えばシリコンからなるｐ型半導体で形成されている。
【００３８】
このｐ型半導体基板１０上には、ソース・ドレイン領域９とこれらに挟まれたチャネル領域と、このチャネル領域上にゲート絶縁膜を介して形成されたゲート電極８とからなるＭＩＳＦＥＴが形成されている。これらのＭＩＳＦＥＴは複数形成されており、半導体論理回路１００を構成している。
【００３９】
ＭＩＳＦＥＴのうち、ｎ型ＭＩＳＦＥＴは、不純物濃度1019cm-3以下のｐ型不純物添加領域からなるチャネルと、膜厚１０ｎｍ以下のシリコン酸化膜やシリコン窒化膜からなるゲート絶縁膜と、このゲート絶縁膜上に形成され不純物濃度1019cm-3以上のＰ（リン）またはＡｓ（砒素）を添加したポリシリコンゲート電極８と、このゲート電極８の両側に形成された不純物濃度1019cm-3以上Ｐ（リン）またはＡｓ（砒素）を添加した深さ０.５μｍ以内のｎ型半導体領域からなるソース・ドレイン領域９とから構成される。またｐ型ＭＩＳＦＥＴも同様に半導体基板１０上に形成され、ｎ型ＭＩＳＦＥＴと相補型半導体論理回路のスイッチ素子を形成している。
【００４０】
これらｎ型ＭＩＳＦＥＴやｐ型ＭＩＳＦＥＴの形成されていない半導体基板１０上には、シリコン酸化膜からなる素子分離領域１１が深さ０.０５μｍ〜１μｍで形成され、個々のＭＩＳＦＥＴ１００を分離している。
【００４１】
これら論理回路を構成するＭＩＳＦＥＴ１００上部には、層間絶縁膜１３を介して、配線層４が形成されている。配線層４上には層間絶縁膜１３を介して第１の配線層１が形成されている。配線層４および第１の配線層１はローカル配線層を構成している。第１の配線層上には層間絶縁膜１３を介して第２の配線層２が形成されている。第２の配線層２上には層間絶縁膜１３を介して第３の配線層３が形成されている。第２の配線層２および第３の配線層３はグローバル配線層を構成している。層間絶縁膜１３は例えばシリコン酸化膜やシリコン窒化膜からなり、配線層４、第１の配線層１、第２の配線層２および第３の配線層３の配線間にも形成されている。
【００４２】
ここでローカル配線層は、半導体基板１０上の半導体論理回路１００を構成するトランジスタに接続するものであるが、半導体論理回路１００を構成するトランジスタに接続する配線層が２層以上ある場合、本発明におけるローカル配線層は最下層から２層までを対象とする。また、グローバル配線層は前記ローカル配線層上に形成されており、かつローカル配線層に接続するものであるが、前記ローカル配線上に形成されており、かつローカル配線層に接続する配線層が２層以上ある場合、本発明におけるグローバル配線層は最上層から２層までを対象とする。したがって本発明を適用するには少なくともローカル配線層を１層と、グローバル配線層を２層有する多層配線層が必要である。通常配線容量の増加を避けて素子や配線の任意の位置でコンタクトが設けられるようにするには、１層を例えばＸ方向に伸びる配線とすると、もう一層は前記Ｘ方向に直行するＹ方向に伸びる配線とすることが行われる。即ちローカル配線層およびグローバル配線層のそれぞれにコンタクトの自由度を持たせるには４層以上の多層配線が必要となる。
さらに本発明で説明するローカル配線層とグローバル配線層との距離は、最上層のローカル配線層と、最下層のグローバル配線層との距離である。
【００４３】
なお、配線とは、半導体論理回路の信号伝達のために用いる信号配線のことを指す。それぞれの配線層１、２、３、４の配線材料はＷ、Ｃｕ、Ａｌ或いはＡｌＣｕを用いることができる。
【００４４】
また、半導体基板１０上のＭＩＳＦＥＴのソース・ドレイン領域９上には、配線コンタクト７が形成されローカル配線層のうち配線層４と接続されている。この配線コンタクト７は、Ｗ、Ｒｕ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｃｕ、Ａｌ或いはＡｌＣｕからなり、高さ０．１μｍ〜２μｍ、直径０.０３μｍ〜１μｍである。
【００４５】
配線層４の配線幅は、半導体基板１０に形成されたＭＩＳＦＥＴとの合わせずれをできるだけ小さくすることによって、コンタクト７の径を小さく形成している。このようにしてＭＩＳＦＥＴの集積密度を向上している。配線層４より上層に位置する配線層１、２、３におけるコンタクト５、６は、これよりも大きくしても良い。
【００４６】
上記したように、配線層４の配線は隣接する半導体論理回路を接続する比較的短い配線に用いられ、集積度を向上させるためのローカル配線層である。したがって配線層４の最小線幅は、０.０３μｍ〜１μｍとし、最小の配線層間隔も配線幅と同様０.０３μｍ〜１μｍとすることが、集積密度を向上させるために望ましい。
【００４７】
また、配線層４の上には、配線コンタクト５が形成されもうひとつのローカル配線層である第１の配線層１と接続されている。この配線コンタクト５は、Ｗ、Ｒｕ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｃｕ、Ａｌ或いはＡｌＣｕからなり、高さ０.０３μｍ〜１μｍ、直径０.０３μｍ〜１μｍである。この配線コンタクト５の径は、配線コンタクト７の径と等しいか大きくすることが、第１の配線層１のコンタクト部の抵抗を低減させるために望ましい。
【００４８】
第１の配線層１は、配線層４と直交する方向に延在することによって半導体基板１０上のランダムな位置に配置された半導体論理回路領域１００を任意に配線することができる。第１の配線層１も配線層４と同じ膜厚、線幅で形成されることが、配線の積層面に平行な２次元方向で、半導体論理回路１００の最小レイアウト幅を等しくし回路配置を容易にするため、および、配線の集積密度を向上させるために望ましい。
【００４９】
第１の配線層１上には、層間絶縁膜１３が高さＨ１となるように全面堆積され、この上に第２の配線層２が形成されている。第２の配線層２上には、層間絶縁膜１３が高さＨ２となるように全面堆積され、この上に第３の配線層３が形成されている。第２の配線層２および第３の配線層３はともにグローバル配線層を構成している。グローバル配線層は、ローカル配線層より比較的長い位置の配線を行っている。また第２の配線層２と第３の配線層３は直交する方向に延在し、ランダムな位置に配置された半導体論理回路領域１００やローカル配線を任意に配線している。
【００５０】
第２の配線層２上には、配線コンタクト６が形成され第３の配線層３と接続されている。この配線コンタクト６は、高さＨ２、直径０.０５μｍ〜３μｍで、Ｗ、Ｒｕ、Ｔｉ、ＴｉＮ、ＴａＮ、Ｃｕ、Ａｌ或いはＡｌＣｕからなり、径が配線コンタクト５の径と等しいか大きくなるようにする。
【００５１】
また図１および図４には示していないが、ローカル配線層とグローバル配線層間、すなわち第１の配線層１と第２の配線層２との間には、高さＨ１、直径０.０５μｍ〜３μｍで、Ｗ、Ｒｕ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｃｕ、Ａｌ或いはＡｌＣｕからなる配線コンタクトが形成され、お互いの層は接続されている。
【００５２】
第１の配線層１と第２の配線層２とは、平行な方向に形成されるよりも直交した方向に延在して形成されることが、ローカル配線層およびグローバル配線層間のクロストークを減少させるのに望ましい。
【００５３】
本発明では、ローカル配線層である第１の配線層１と配線層４の配線膜厚Ｔ１を、グローバル配線層である第２の配線層２の配線膜厚Ｔ２および第３の配線層３の配線膜厚Ｔ３よりも小さく（Ｔ１＜Ｔ２，Ｔ３）形成している。また、ローカル配線層とグローバル配線層との間隔Ｈ１、すなわち配線層１と配線層２との距離Ｈ１は、グローバル配線層内の第２の配線層２と第３の配線層３との距離Ｈ２よりも大きく（Ｈ１＞Ｈ２）している。また、グローバル配線層内の第２の配線層２および第３の配線層３の配線間隔Ｓ２、Ｓ３を、ローカル配線層である第１の配線層１と配線層４の配線間隔Ｓ１よりも大きく（Ｓ１＜Ｓ２，Ｓ３）形成している。このときの配線間隔は、その配線層内における最小配線間隔を意味する。
【００５４】
また、グローバル配線である第２の配線層２および第３の配線層３の最小線幅Ｗ２、Ｗ３を、ローカル配線の配線最小幅Ｗ１よりも大きく（Ｗ１＜Ｗ２，Ｗ３）形成している。
【００５５】
このようにして、グローバル配線層での単位長さあたりの配線抵抗を下げ、さらに配線容量を下げているので、グローバル配線層内の配線抵抗と配線容量の積を小さくし、クロックの高速化に伴う充放電の量を小さくし低消費電力化を図れる。具体的には、配線幅を２倍にすると抵抗は１／２倍になる。配線層間隔を２倍にすると容量は１／２倍になる。配線間隔を２倍にすると容量は１／２倍になる。配線膜厚を２倍にすると抵抗が１／２倍になる。
【００５６】
また、配線層１、２、３、４の配線材料としてＡｌかＣｕを用い、層間絶縁膜１３として誘電率が４以下の絶縁膜を用いた場合、配線による遅延時間を最適化しつつ最も配線の集積密度を向上させて配置した構造では０.２×Ｓ２＜Ｗ２＜５×Ｓ２、０.２×Ｓ２＜Ｔ２＜５×Ｓ２、０.２×Ｓ３＜Ｗ３＜５×Ｓ３、０.２×Ｓ３＜Ｔ３＜５×Ｓ３の範囲で配線構造が最適化される。
【００５７】
また、第１の配線層１と第２の配線層２との距離Ｈ１が、第２の配線層２と第３の配線層３との距離Ｈ２より大きく（Ｈ１＞Ｈ２）なっているので、第１の配線層１と第２の配線層２間の容量結合を防ぎ、第２の配線層２にクロストークノイズが生じるのを防ぐことができる。
【００５８】
図２は第１の配線層１と第２の配線層２との距離Ｈ１が、第２の配線層２と第３の配線層３との距離Ｈ２よりも小さい（Ｈ１＜Ｈ２）場合の従来比較例による多層配線構造を示す図である。その他の構造は図１に示す構造と同様である。
【００５９】
この比較例の構造においても、グローバル配線層の単位面積当たりの配線抵抗を下げるため、第２の配線層２の配線膜厚Ｔ２は、第１の配線層１の配線膜厚Ｔ１より大きく（Ｔ１＜Ｔ２）する。またグローバル配線層内の配線間の容量を低減するため、配線層内の最小配線間隔は、上層構造になるほど等しいか大きくする。またそれぞれの配線層１、２、３、４間の間隔は、それぞれの配線層１、２、３、４内の最小配線間隔よりも大きくすることによって、配線層間に起因する配線容量を低減する。
【００６０】
しかしながらこの構造では、第１の配線層１と第２の配線層２の容量結合によって、第２の配線層２にクロストークノイズが生じてしまった。この構造ではグローバル配線層である第２の配線層２および第３の配線層３の信号電圧を低電圧化した場合ノイズが大きく信号を正しく伝送することが困難である。
【００６１】
図３は、本発明の多層配線構造の駆動方法を説明する図であり、第１の配線層１の電圧パルスによる第２の配線層２の電圧上昇を説明する図である。図１の第１の配線層よりも上の構造を示している。
【００６２】
ここで、第１の配線層１および第３の配線層３は、できるだけクロストークを減少させるため第２の配線層２と直交する方向に形成する。また、第１の配線層１は、配線膜厚Ｔ１、配線幅Ｗ１、配線間隔Ｓ１で稠密に形成されており、ある時刻以前でＧＮＤ、ある時刻以後VDDとなるステップパルスが加えられているものとする。
【００６３】
これは図４において、第２の配線層２の下に第１の配線層１内の配線が全て敷設され、振幅VDDで動作する論理回路が同時に配線電圧をVDDとなるように駆動された場合に相当する。また、第３の配線層３は、配線膜厚Ｔ３、配線幅Ｗ３、配線間隔Ｓ３で稠密に形成されており、各配線は接地されているものとする。また、第２の配線層２は、配線膜厚Ｔ２、配線幅Ｗ２、配線間隔Ｓ２で形成されているものとし、１つの配線は浮遊状態にあり、一端に電圧計１４が接続されており、その１つの配線を除いて接地されているとする。
【００６４】
図３において、先ず、第１の配線層１に０VからVDDのステップパルスが加えられると、第２の配線層２の電圧がΔVだけ容量性結合によって上昇する。ここでΔV/VDDは、次の関係式で得られる値と一致することを本発明者は新たに見出した。
【００６５】
ΔV/VDD=[{0.0261−0.0945(T2/S2)}(H2/S2)+0.3657−0.0541(T2/S2)]×(H1/S2)−{0.65+0.05(T2/S2)}                                            式（１）
ただし、1≦(H1/S2)≦3、0.5≦(T2/S2)≦3、および1/4≦(S1/S2)≦1/2で、また、W1≦2×T1、W3≦2×T3の範囲で±20%の誤差範囲内で式(1)で求められる。
【００６６】
ここで第２の配線層２および第３の配線層３が同一配線幅、配線膜厚、配線間隔さで形成されている場合を考え、H2=T2=S2の条件で、H1=H2とする場合、式（１）よりΔV/VDD=0.24となり、容量性結合により、配線２にΔV＝0.24VDDの電圧上昇が生じる。
【００６７】
また、第１の配線層１に与える信号をVDDから０Vのステップパルスにした場合には、第２の配線層２に0.24VDD の電圧下降が生じる。
【００６８】
よって、第２の配線層２の電圧振幅としては、最低2×0.24VDD=0.48VDDが必要となり、この電圧以下で配線層２の電圧を低電圧振幅させると誤動作が生じてしまう。
【００６９】
そこでＨ１をＨ２より大きくし、特に、第２の配線層２の信号振幅をV1＜VDDとして、H1>(VDD/V1)1.5×H2となるようにする。このようにすると、式（１）より、H1=H2でS2およびT2が同一の条件に比べて、少なくとも0.5≦(T2/S2)≦3の範囲で、ΔV/VDD≦0.24×(V1/VDD)となる。
【００７０】
よって、本発明では、容量性結合による電圧上昇を0.24VDDから0.24V1以下とすることができ、比較例に比べクロストークを(V1/VDD)倍以下に抑えることができる。また、クロストークを(V1/VDD)倍以下に抑えることは、第１の配線層１の配線幅や配線間隔が変化した一般の配線レイアウトでも同様に成立する。
【００７１】
上記したようにグローバル配線層である第２の配線層２内および第３の配線層３内の、層内で隣接した最小配線間隔の信号配線の電圧振幅をV1以下にすることで、第２の配線層２内で隣接する配線のクロストーク電圧は、層内で隣接した最小配線間隔の信号配線の電圧振幅をVDD以下にした場合に比較して、(V1/VDD)倍以下に抑えることができる。
【００７２】
これらの方法では、第２の配線層２および第３の配線層３の配線線幅、配線間隔、および第２の配線層２と第３の配線層３との距離を変化させる必要がない。
【００７３】
以上を組み合わせて用いることにより、本発明では第２の配線層２および第３の配線層３の容量結合によるクロストーク電圧すべてを、比較例の第２の配線層２および第３の配線層３に含まれる配線をVDD振幅で駆動した場合に比較して、(V1/VDD)倍以下に抑えることができる。この方法により、チップ内配線で第２の配線層２および第３の配線層３に含まれる配線の電圧振幅を、比較例の(V1/VDD)倍以下に抑えることができる。
【００７４】
また、同じ考えをさらに第３の配線層３よりも上層の配線層に用いることにより、さらに上層の配線層も配線の電圧振幅を、(V1/VDD)倍以下に抑えることができる。
【００７５】
なお、図1の構成で、第３の配線層３の電圧振幅を例えばVDDとし、第２の配線層２の論理電圧振幅を例えばVDDより低いV1とした場合には、第２の配線層２と第３の配線層３の距離を、H1よりも狭いH2のままでは、第３の配線層３から第２の配線層２へのクロストーク電圧振幅が±0.24VDD程度となるため、第２の配線層２のレシーバが誤動作してしまい、効果が十分には得られない。よって、第２の配線層２に対向する第３の配線層３の電圧振幅を抑えることで十分な効果が得られる。
【００７６】
グローバル配線層である第２の配線層２および第３の配線層３およびこれより上層の配線層には、通常、VDD振幅の電圧駆動がなされる外部入出力端子が設けられている場合が多い。このVDD振幅の信号の端子から低電圧配線に対するクロストークについては、例えば、図５のような配線構造で減じることができる。
【００７７】
図５は、第２の配線層２および第３の配線層３を貫くVDD振幅の信号配線構造の層間俯瞰図である。図４と同じ記号については、説明を省略する。
【００７８】
第２の配線層２および第３の配線層３で、VDD振幅駆動される配線は配線１５および配線１６であり、図では示していないさらに上層の配線層の入力回路および出力回路へ接続されている。これら外部に対する入力回路および出力回路は、それぞれごく近隣に配置した素子で形成することができ、チップ内の配線はローカル配線層を用いることで十分実現できる。
【００７９】
したがって第２の配線層２および第３の配線層３を貫く配線１５、配線１６の面積は、図５のように、さらに上部の配線へのコンタクトを形成するのに十分な最小面積でよい。よって第２の配線層２内または第３の配線層３内の隣接配線への容量結合も、配線１５、配線１６の断面積が小さいため小さくすることができる。この結果、配線１５、配線１６がグローバル配線層内を平行して長く形成されている場合に比較して、クロストークは、配線断面積にほぼ比例して非常に小さく保つことができる。
【００８０】
また、図５では、配線１５および配線１６に隣接して、例えば、ＧＮＤやVDDなど一定の電位を有する配線１７が隣接して形成され配線１５および配線１６をシールドしている。配線１７と、配線１５および配線１６の面内での距離は、最小配線間隔となるように形成されるのが望ましい。
【００８１】
また、例えば配線１６と同一層に含まれた配線１７は、配線１６と配線１８との間隔を一定とした場合、配線１６の容量結合による同一層内の低電圧振幅配線１８へのクロストークを、配線１７が無い場合の１／１０以下に減少させることができ、密に配線を形成しつつクロストークを減少させることができることが実験により分かった。
【００８２】
同様に、配線１５と同一層に含まれた配線１７は、配線１８との間隔を一定とした場合、同一層内の低電圧振幅配線１８への配線１６からの容量結合によるクロストークを減少させる。この場合、配線１５と配線１８との距離を、配線層２の最小配線間隔Ｓ２よりもｋ倍大きくすることにより、配線１８に生ずるクロストークを最小配線間隔で配置した場合の（１／ｋ）倍以下に低減することができることがわかった。
【００８３】
以上の方法を用いることにより、VDD振幅の信号の端子から低電圧配線に対するクロストークを低減できる。
【００８４】
また、外部入出力端子の数は、トランジスタゲート数をＮとして、トランジスタ数に比較してゲートアレイでも高々１．９×Ｎ0.5[本]である。ちなみに、ゲートアレイは、マイクロプロセッサ、スタティックＲＡＭ、ダイナミックＲＡＭ、ゲートアレイの間で最もゲート数に対する外部入出力端子の数が多い。この場合、トランジスタを用いたチップ内総配線数〜３×Ｎに比較して、１０6個以上のトランジスタ数で０．０７%以下であり、その全配線に対する割合はトランジスタ数が増すにつれＮ−0.5で減少する。
【００８５】
ここで、図５のビット線シールド方法によるグローバル配線層の配線面積は、ビット線シールドを行わない場合の配線面積に比べて高々４倍程度しか増加せず、第２の配線層２の最小配線ピッチを２Ｆとして、３６Ｆ2程度の面積しか占有しない。よって、例えば、配線ピッチを２μｍとすると、図５で示したビット線シールドによる面積増大は、３６Ｆ2×（４−１）倍〜１００μｍ2程度で、全入出力ピン合わせても１０6個×０．０７%×１００μｍ2〜０．０７ｍｍ2より面積が小さく、通常１０ｍｍ2以上あるＶＬＳＩ回路チップではチップ面積増大の割合は非常に小さい。
【００８６】
さらに、VDD振幅の信号の端子から低電圧配線に対するクロストークを低減するために、VDD電圧振幅の第１の配線層１および配線層４を通過させ、低電圧信号を第２の配線層２および第３の配線層３に伝達する場合にも、第１の配線層１および配線層４に対して図５と同様の配置を用いることができる。
【００８７】
この低電圧配線は、他のVDD電圧振幅の第１の配線層１および配線層４と接続する必要がないため、図５の配線１５や配線１６と同様に第１の配線層１および配線層４内では配線断面積を小さく保った矩形形状で形成することができる。
【００８８】
よって、第１の配線層１および配線層４でのVDD電圧振幅の隣接配線からの容量結合も、第１の配線層１および配線層４での低電圧配線の配線断面積が小さいため小さくすることができる。この結果、クロストークは、配線が平行して長く形成されている場合に比較して、配線断面積にほぼ比例して非常に小さく保つことができる。
【００８９】
次に、図６はVDD振幅の配線駆動回路の例である。図７から図１２は本発明のグローバル配線層を駆動するための低電圧振幅回路の例である。
【００９０】
図６から図１２においてインバータINV1からINV11までは、例えば電源電圧がVDDのCMOSインバータを示しており、NAND1からNAND2まで、およびNOR１からNOR2までは、例えば電源電圧がVDDのNAND回路およびNOR回路を示している。ここで、Cintが配線容量を示し、Cintが接続されている部分が配線となっており、配線層１、２、３、４に対応した符号をつけている。
【００９１】
図６では配線ドライバであるCMOSインバータINV1の出力が、Cintの容量を有した配線層１または配線層４の一端に接続され、その配線の他の一端が配線レシーバであるインバータINV2の入力に接続されている。これらによって、VINの入力電圧が、配線層１または配線層４を通じてVOUTに出力される。
【００９２】
本発明では図６のVDD配線駆動回路はローカル配線層である配線層１および配線層４を駆動するために用いればよくCMOS回路の配線駆動回路からの変更は必要ない。
【００９３】
また、グローバル配線層である第２の配線層２および第３の配線層３は、例えば図７の低電圧振幅回路を用いる。図７は、いわゆるスタティックセンスアンプ回路であり、例えば、"VLSIシステム設計  回路と実装の基礎",H.Bakoglu著、中澤喜三郎、中村宏監訳、平成7年3月30日発行、丸善株式会社、pp.184〜198に記載されている回路である。
【００９４】
この回路において、n型MISFET Qn1が配線ドライバとなり、p型MISFET Qp1およびインバータINV3、INV4、INV5が配線レシーバとなる。
【００９５】
n型MISFET Qn1がoffの時、配線層２の配線はp型MISFET Qp1によって充電されるが、インバータINV3の論理反転電圧よりもすこし高くなると、Qp1がオフとなって、充電が止まり、配線層２の電圧はVDDよりも小さい値で留まる。また、ｎ型MISFET Qn1がonの時は、ｎ型MISFET Qp1とｐ型MISFET Qn1のチャネル抵抗比によって決まる電圧に配線層２の電圧はクランプされ、０Vまで低下することはない。
【００９６】
以上から第２の配線層２の電圧振幅はVDDより小さくV1とすることができ、第２の配線層２を充電する電力を(V1/VDD)2倍に低減することができる。
【００９７】
ここで、この回路は、電源電圧としてVDDのみを用いているにも関わらず、第２の配線層２の電圧を０Vより高くVDDより低く抑えることができる。VDDの信号振幅を有する図６の回路では、配線レシーバ第一段のインバータINV2を形成するn型MISFETのしきい値をVthnとし、p型MISFETのしきい値をVthpとすると、インバータINV2の入力電圧がVthn以下と（VDD-Vthp）以上の範囲では、それぞれn型MISFET、p型MISFETがonしないため、この電圧範囲で入力電圧変化が生じても出力電圧は変化せず、入力信号に対する出力遅れが生ずる。
【００９８】
このため、図７において、これらQn1およびQp1のトランジスタ幅を調整して、この第２の配線層２の電圧範囲を、インバータINV3を形成するn型MISFETのしきい値Vthn以上にし、インバータINV3を形成するp型MISFETのしきい値をVthpとして、（VDD-Vthp）以下にするようにすれば、前述の、図６のインバータで生ずるトランジスタのしきい値に起因する不感帯に起因する入出力の遅れを低減でき、より高速に動作できる。実際、図７の回路で0.4VDDの電圧振幅となるように設計し、VINとVOUTとの遅延時間を調べた。トランジスタしきい値を0.2VDDとし、配線ドライバ終段のトランジスタ抵抗をRとしF/O=1のインバータの遅延時間をτ0とすると、VINからVOUTまでの50%遅延時間は0.5×Cint×R+3×τ0以下であり、図６のCMOSインバータで配線層２を駆動した場合の50%遅延時間0.7×Cint×Rよりも配線容量Cintが支配的な領域で高速化できることが判明した。
【００９９】
また、図７の回路で第２の配線層２を駆動した場合、配線層充放電に伴う消費電力も図６のCMOSインバータの１６%まで低減できる。さらに、信号を伝達する長い配線は図６の回路の場合と同様に１本で良く、グローバル配線層での配線数の増加もない。勿論、電源電圧はVDDのみで良いので、新たな電源電圧線も不要である。
【０１００】
特に、図７から図１１までに示すレシーバでは、図６に示すレシーバのような、レシーバトランジスタのしきい値VthnおよびVthpに起因する不感帯の入力電圧範囲がない。よって、この不感帯分、第２の配線層２の電圧振幅を小さくしても、配線遅延が増大しない。ここで、VthnとVthpは、0.15×VDD以上とすることが、図６のCMOSインバータを用いたレシーバで、貫通電流を減らすのに望ましい。よって、配線遅延を増大させずに、V1≦VDD-Vthp-Vthn≦0.7×VDDとすることが可能で、配線充放電に伴う消費電力を小さくできる。これは、すなわち、H1≧(VDD/V1)1.5×H2≧1.7×H2の構造で実現することができる。
【０１０１】
図８に示す駆動回路は、Qp1の代りにn型MISFET Qn2を用いた例であり、Qn1とQn2は同導電性のトランジスタであり、マッチングが取り易くなる。
【０１０２】
また、図９に示す駆動回路は、いわゆるVDD/2プリチャージ回路であり、第２の配線層２或いは第３の配線層３より左側が第２の配線層２或いは第３の配線層３に対するドライバになっている。また、第２の配線層２或いは第３の配線層３より右側が配線に対するレシーバとなっており、第２の配線層２或いは第３の配線層３の電圧はVDD/2を中心にVDDより小さい電圧振幅で動作する。
【０１０３】
ここで、Φ1とΦ2は、図１３で示されるような２相のオーバラップのないクロックであり、Φ1がhighの時に、配線層をほぼVDD/2に充電するプリチャージ期間となり、Φ2がhighの時に、信号伝達を行う。このようにすることにより、図７および図８の回路でトランジスタQn1が導通状態の時に存在した直流電流を削減することができる。
【０１０４】
また、図１０に示す回路は、図７のスタティックセンスアンプ回路にクロックを追加したクロック付きセンスアンプである。この回路でもトランジスタQn1が導通状態の時に存在した直流電流消費を削減することができる。
【０１０５】
これら図９および図１０に示す回路は、Φ1およびΦ2という外部クロック入力の配線を必要とする。また、VIN入力のHIGH期間が長く、図７の回路のトランジスタQn1がonになることによる配線電力消費が問題となる場合には、例えば、図１１に示す回路のように、図７の相補型となる回路を用いればよい。
【０１０６】
以上、図７から図１１に示す低電圧振幅回路を、グローバル配線層を駆動するために用いると、配線遅延時間を短縮し、信号を伝達する長い配線は図６の駆動回路を用いた場合と同様に１本で良く、配線数の増加もない。さらに、電源電圧はVDDのみで良いので、新たな電源電圧線も不要である。さらに、回路面積の増大も図６の駆動回路をグローバル配線層に用いた場合に比較して２倍以下である。
【０１０７】
さらに、図１２で示す駆動回路のように、長い配線を複数に分割し、図７から図１２までの低電圧振幅回路を直列に接続することにより、低電圧振幅のリピータを形成することによって、信号遅延を改善することができる。また、配線抵抗よりも配線容量が問題となる場合は、低電圧振幅回路の前段にだんだんとサイズが大きくなるように直列接続したインバータINV10,INV11を接続し、カスケードドライバを形成することによって、遅延時間を改善できる。このカスケードドライバは、ごく近接したトランジスタ配置によって形成することができ、前記低電圧振幅回路のグローバル配線層の層数の増加を行わずにグローバル配層は低電圧振幅回路として形成することができる。
【０１０８】
以上述べた構成は、以下の特徴を有する。
【０１０９】
先ず、配線層の層数の追加なしに、低消費電力化および配線遅延による遅延時間の改善が同時にできる。低消費電力化は、グローバル配線層の配線電圧振幅がVDDより小さいためであり、その振幅をV1、グローバル配線の総容量をCu、ローカル配線層の総容量とトランジスタの接合総容量とゲート容量の和をCdとして、同一クロック周波数で(Cu×V12+Cd×VDD2)/(Cu×VDD2+Cd×VDD2)の割合に電力を低消費電力化できる。この際、同時に、図７の駆動回路を用いて詳述したように、配線遅延時間も最大71%に短縮する。よって、より、配線遅延起因の回路スキューを減少させることができ、より高速で誤動作の少ない回路を実現できる。
【０１１０】
また、グローバル配線層の動作電圧をVDDよりも低電圧化でき、スイッチングに伴う電流もCMOSインバータよりも小さくできるので、より、グローバル配線層の電流密度を小さくしエレクトロマイグレーションや層間膜絶縁性などの信頼性の問題を緩和することができる。
【０１１１】
さらに、グローバル配線層の発する電磁ノイズを低減することができ、電磁ノイズによる電源電圧変動や、センス回路の誤動作を防ぐことができる。勿論、低消費電力化に伴い、充放電に伴う発熱の減少によって、配線の熱履歴の低下による信頼性の向上や、電源配線の薄膜化や電源配線の割合を減少させることやトランジスタの接合リークを小さくでき、より高信頼性・低リークで高集積化を実現することができる。
【０１１２】
また、配線層の層数の追加が必要ないので、層間接続の不良など追加層に起因する不良発生や信頼性低下、配線層の大幅なレイアウト変更がなく、製造工程増大による生産性低下もない。
【０１１３】
低論理電圧振幅回路の配線ドライバと配線レシーバを置き換えるだけで従来回路設計の手法およびツールをそのまま用いることができ、多電源電圧対応や多信号振幅対応を行う必要がない。すなわち、従来回路設計の論理設計まではなんら変更を必要としないし、レイアウト設計レベルにおいても図１４の手順で設計すれば配線遅延時間のモデルを修正するだけで大幅なレイアウト変更なく実施することができ、従来のCADツールを用いることができる。
【０１１４】
図１４は、従来のレイアウト設計ツールをそのまま用いて本実施形態の回路配線を実現する手法を示している。まず、符号２０で示したように、グローバル配線層およびローカル配線層の区別なくすべてVDD電圧とした回路のレイアウトを設計する。
【０１１５】
先ず、グローバル配線層を選択し、グローバル配線層に割り当てられる配線を決定する。次に、CADツールを用いて、グローバル配線層に属する配線を抽出する。ここで、グローバル配線層で用いる配線ドライバおよびレシーバは、それぞれ隣接した素子で形成することができローカル配線層のみを用いて配線ドライバ内およびレシーバ内の結線は実現できる。
【０１１６】
また、ローカル配線層が２層配線以上の場合には、前記低電圧振幅配線ドライバおよびレシーバの、CMOSインバータによるドライバおよびレシーバからの面積増大は２倍以内であり、デザインルールをFとして、500F2以下で実現できる。
【０１１７】
また、配線遅延によってチップの動作速度が限定される多層配線を形成する状況では、トランジスタの最小寸法によって決まる最小面積は、配線によって決まるチップ面積よりも小さくなり、トランジスタの配置には余裕がある状態になる。よって、符号２０で抽出したグローバル配線層とローカル配線層が最適配置として割り当てられている場合、グローバル配線層とローカル配線層との割り当ては変化させずに、ローカル配線層の低電圧ドライバ付近のレイアウトを修正することで、配線遅延の高速化することができる。
【０１１８】
次に、符号２２で配置したダミー回路を、符号２４で配線ドライバと配線レシーバとに置き換えすればレイアウトが完成する。
【０１１９】
さらに、図７および図８に示したスタティックセンスアンプ回路では、図６で示したCMOSインバータ回路に比較して、配線容量がファンアウト１のインバータ容量の100倍以上では、回路面積は0.8倍以下と小さくなる。この場合には、図６のCMOS回路で形成された配線ドライバと配線レシーバを用いて配線のレイアウト設計を行い、グローバル配線層に接続される配線ドライバとレシーバを、他の配線構造のなんらレイアウト変更を伴わずに本スタティックセンスアンプ回路に置き換えることができ、全て自動化設計することが容易にできる。勿論、図１４で示した最適化を行えば、CMOS回路で形成された配線ドライバと配線レシーバを用いた場合よりも回路面積を縮小化できる。この場合は、グローバル配線層のリソグラフィ条件およびマスクはそのまま用いることができ、従来の構造プロセスが構築されていれば、非常に安価に高速・低消費電力化が実現できる。
【０１２０】
また本発明は、従来の方法と比較して配線層の積層方向の変更は、グローバル配線層とローカル配線層との間の層間膜厚さだけであり、製造工程数の増大がない。また、グローバル配線層間およびローカル配線層間では、従来の配線線幅、配線間隔、および層間膜厚さのままでよく、上下左右方向の隣接配線から生じるクロストーク電圧をすべて(V1/VDD)倍にスケーリングすることができる。よって、既に従来の構造の回路で回路検証やプロセス検証のとれた配線配置をそのまま用いることができる。
【０１２１】
また、配線層高さは第１の配線層１と第２の配線層２との間の層間膜高さが増加しただけであり、他の配線層は層間膜を増加させる必要がないので、層間膜増加にともなう膜応力起因の欠陥の発生を他の配線層の膜厚も増加させた場合よりも減少させることができる。
【０１２２】
次に、水平方向に低電圧振幅回路とVDD振幅回路を設けた場合には、低電圧振幅回路の多層配線の隣接するグローバル配線層およびローカル配線層の論理電圧振幅を抑える必要があり、例えば、電源供給層などの一定電圧の層を挿入する必要があるが、本方法ではその必要はなく、よりチップ内の有効配線面積を広く用いることができる。
【０１２３】
（実施形態２）
図１５は、本発明の実施形態２にかかる半導体装置の半導体基板領域を含めた配線構造の積層断面図を示す。図１と同一部分には、同一符号をつけてその説明を省略する。
【０１２４】
本実施形態では、実施形態１における第３の配線層３の上にさらに第４の配線層１２を形成したもので、第１の配線層１と第２の配線層２の間隔Ｈ１を第３の配線層３と第４の配線層１２の間隔Ｈ２よりも大きくしたものである。
【０１２５】
図１５において、第２の配線層２より下部は、実施形態１で説明した構造と等しいので省略する。
【０１２６】
第２の配線層２の上部には、絶縁膜１３がＨ１よりも大きい厚さとなるように全面堆積され、例えば、ＷやＲｕ、Ｔｉ、ＴｉＮ、Ｃｕ、Ａｌ、ＡｌＣｕからなる配線層間のコンタクト６が形成されている。この配線コンタクト６の径は、配線コンタクト５の径と等しいか大きくなる。
【０１２７】
さらに、配線コンタクト６は、例えば、Ｗ、Ｃｕ、Ａｌ、ＡｌＣｕからなる第３の配線層３が形成されている。第３の配線層３の膜厚は、第１の配線層１の膜厚よりも大きく、積層面での単位面積あたりの配線抵抗を下げている。さらに、この第３の配線層３内の配線間隔Ｓ３は、第１の配線層１内の配線間隔Ｓ１よりも大きく形成され、第３の配線層３に含まれる配線間の容量を抑制し、配線抵抗と配線容量の積を小さくし、第１の配線層１よりも遠い回路ブロック間の配線に用いられ、第３の配線層３の配線長は第１の配線層１の配線長よりも長くなる。
【０１２８】
また、第３の配線層３の最小線幅Ｗ３を第１の配線層１の配線幅Ｗ１よりも大きくし、配線抵抗を低減している。第２の配線層２および第３の配線層３は、直交した方向に延在して形成され、同じ膜厚、線幅で形成されることが、ランダムなブロックの配線を、集積密度を向上させて形成するのに望ましい。
【０１２９】
さらに、第２の配線層２と第３の配線層３とは、平行な方向に形成されるよりも直交した方向に延在して形成されることが、配線層間のクロストークを減少させるのに望ましい。
【０１３０】
さらに、第３の配線層３上には、絶縁膜１３がＨ２の高さで全面堆積され、例えば、図示されていないが、Ｗ、Ｒｕ、Ｔｉ、ＴｉＮ、ＴａＮ、Ｃｕ、Ａｌ、ＡｌＣｕからなる配線層間の配線コンタクトが形成されている。この配線コンタクトの径は、配線コンタクト６の径と等しいか大きくなる。
【０１３１】
さらに、配線コンタクト上には、例えば、Ｗ、Ｃｕ、Ａｌ、ＡｌＣｕからなる第４の配線層１２が形成されている。第４の配線層１２の膜厚は、第１の配線層１の膜厚よりも大きく、積層面での単位面積あたりの配線抵抗を下げている。さらに、この第４の配線層１２内の配線間隔Ｓ４は、第１の配線層１内の配線間隔Ｓ１よりも大きく形成され、第４の配線層１２に含まれる配線間の容量を抑制し、配線抵抗と配線容量の積を小さくし、第１の配線層１よりも遠い回路ブロック間の配線に用いられ、第１の配線層１２の配線長は配線１の配線長よりも長くなる。
【０１３２】
また、第４の配線層１２の最小線幅Ｗ１２は第１の配線層１の最小配線幅Ｗ１よりも大きくなり、配線抵抗を低減している。第４の配線層１２と第３の配線層３とは、平行な方向に形成されるよりも直交した方向に延在して形成されることが、配線層間のクロストークを減少させるのに望ましい。
【０１３３】
ここで、本実施形態では、グローバル配線の配線層間隔の１つであるＨ２が、ローカル配線層とグローバル配線層との距離Ｈ１よりも小さくなる。ここで、特に、第２の配線層２および第３の配線層３、配線層４の信号振幅をV1として、H1>(VDD/V1)1.5×H2とする。このような構造でも、第１の配線層１からのクロストークを(V1/VDD)倍以下にすることができ、グローバル配線層の論理電圧振幅をV1まで減少させることができる。勿論、図１５では示していないが、第４の配線層１２よりさらに上層に積層方向に隣接する層間隔の最小値をＨ２として、H1>(VDD/V1)1.5×H2を満足させることにより、ローカル配線層の容量結合によるクロストークをすべて(V1/VDD)倍以下にでき、グローバル配線層の論理電圧振幅をV1まで減少させることができる。
【０１３４】
本実施形態では、実施形態１に比較して、第２の配線層２と第３の配線層３との距離が離れているため、より第２の配線層２と第３の配線層３とのクロストークを小さくすることができる。
【０１３５】
本発明は、素子分離膜や絶縁膜形成法自身は、シリコンをシリコン酸化膜やシリコン窒化膜に変換するこれら以外の方法、例えば酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法を用いてもかまわない。
【０１３６】
また、ゲート絶縁膜や層間絶縁膜１３は、SiN膜、アモルファスカーボン膜、TiO2やアルミナ、あるいは、タンタル酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛や、HSQ(hydrogen silsesquioxane)、MSQ（methyl silsesquioxane)、または、PAE(poly arylene ether)、ポリイミド、などの有機絶縁膜、それら積層膜を用いても構わない。
【０１３７】
また、半導体基板１０としてｐ型Ｓｉ基板を用いたが、代わりにｎ型Ｓｉ基板やＳＯＩ基板のSOIシリコン層、またはＳｉＧｅ混晶、ＳｉＧｅＣ混晶など、シリコンを含む単結晶半導体基板であればよい。
【０１３８】
また、ゲート電極８は、ｐ型多結晶ＳｉやＳｉＧｅ混晶、またはＡｌやＴｉＮ、ＴａＮ、Ａｌ，Ｃｕといった金属や、これらの積層構造にしてもよい。
【０１３９】
また、トレンチ素子分離１１を形成した例を示したが、トレンチ素子分離ではなく、例えば、メサエッチングやＬＯＣＯＳ素子分離でもよい。
【０１４０】
その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。
【０１４１】
【発明の効果】
本発明は、ＣＭＯＳ論理回路の回路レイアウトや配線構造の大幅な変更を伴わずに、配線遅延を低減し、低消費電力化と高速化を両立させる半導体装置を提供することができる。
【図面の簡単な説明】
【図１】  本発明の実施形態１にかかる半導体装置の断面図。
【図２】  比較例の半導体装置の断面図。
【図３】  本発明の実施形態１にかかる半導体装置の駆動方法を説明するための断面図。
【図４】  本発明の実施形態１にかかる半導体装置の斜視図。
【図５】  本発明の実施形態１にかかる半導体装置の斜視図。
【図６】  本発明のローカル配線層を駆動するための駆動回路図。
【図７】  本発明のグローバル配線層を低電圧駆動するための低電圧駆動回路。
【図８】  本発明のグローバル配線層を低電圧駆動するための低電圧駆動回路。
【図９】  本発明のグローバル配線層を低電圧駆動するための低電圧駆動回路。
【図１０】  本発明のグローバル配線層を低電圧駆動するための低電圧駆動回路。
【図１１】  本発明のグローバル配線層を低電圧駆動するための低電圧駆動回路。
【図１２】  本発明のグローバル配線層を低電圧駆動するための低電圧駆動回路。
【図１３】  本発明の半導体装置を駆動するための信号電圧の関係を示す図。
【図１４】  本発明の半導体装置の製造方法を説明するためのフローチャート。
【図１５】  本発明の実施形態２にかかる半導体装置の断面図。
【符号の説明】
１…第１の配線層
２…第２の配線層
３…第３の配線層
４…配線層
５…配線コンタクト
６…配線コンタクト
７…配線コンタクト
８…ゲート電極
９…ソース／ドレイン
１０…半導体基板
１１…素子分離領域
１２…第４の配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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