(57)【特許請求の範囲】
【請求項１】
電圧信号または電流信号が与えられる回路接続点と、
コレクタが前記回路接続点に接続される第１のＰＮＰトランジスタと、第２のＰＮＰトランジスタと、一端が前記第１のＰＮＰトランジスタのエミッタに接続される第１の抵抗と、一端が前記第２のＰＮＰトランジスタのエミッタに接続される第２の抵抗と、前記第１の抵抗の他端と前記第２の抵抗の他端が共通接続される電源と、前記第１のＰＮＰトランジスタのベースと前記第２のＰＮＰトランジスタのベースが共通接続される電流量制御端と、入力端が前記第２のＰＮＰトランジスタのコレクタに接続される第１のカレントミラー回路とを具備し、前記第１のＰＮＰトランジスタのコレクタから出力される電流量の１/Ｎ倍の電流が前記第１のカレントミラー回路の出力端から入力される第１の電流圧縮回路と、
コレクタが前記回路接続点に接続される第１のＮＰＮトランジスタと、第２のＮＰＮトランジスタと、一端が前記第１のＮＰＮトランジスタのエミッタに接続される第３の抵抗と、一端が前記第２のＮＰＮトランジスタのエミッタに接続される第４の抵抗と、前記第１のＮＰＮトランジスタのベースと前記第２のＮＰＮトランジスタのベースが共通接続される電流量制御端と、入力端が前記第２のＮＰＮトランジスタのコレクタに接続される第２のカレントミラー回路とを具備し、前記第３の抵抗の他端と前記第４の抵抗の他端が接地されて構成され、前記第１のＮＰＮトランジスタのコレクタに入力される電流量の１/Ｎ倍の電流を前記第２のカレントミラー回路の出力端から出力する第２の電流圧縮回路と、
各ゲートが１対の差動入力端となる第１ 、第２のＭＯＳトランジスタと、エミッタが第１の出力端となる第３のＰＮＰトランジスタと、前記第３のＰＮＰトランジスタのエミッタと前記電源の間に接続される第５の抵抗と、エミッタが第２の出力端となる第３のＮＰＮトランジスタと、前記第３のＮＰＮトランジスタのエミッタと接地間に接続される第６の抵抗とを具備し、前記第３のＰＮＰトランジスタと前記第３のＮＰＮトランジスタのベース電流が前記第１、第２のＭＯＳトランジスタで構成される差動アンプの差動電流で制御されるよう構成される差動アンプ回路と、
前記第１のカレントミラー回路の出力端と前記第２のカレントミラー回路の出力端が共通接続される共通接続点に一端が接続され、他端が接地されるコンデンサとを具備し、
前記差動アンプ回路の第１の出力端が前記第１の電流圧縮回路の電流量制御端に接続され、前記差動アンプ回路の第２の出力端が前記第２の電流圧縮回路の電流量制御端に接続され、前記差動アンプ回路の１対の差動入力端の一端が前記回路接続点に接続され、他端が前記共通接続点に接続されたことを特徴とする半導体集積回路。
【請求項２】
電圧信号または電流信号が与えられる回路接続点と、
一端が前記回路接続点に接続される第７の抵抗と、一端が前記回路接続点に接続される第８の抵抗と、エミッタが前記第７の抵抗の他端に接続される第４のＮＰＮトランジスタと、エミッタが前記第８の抵抗の他端に接続される第５のＮＰＮトランジスタと、入力端が前記第５のＮＰＮトランジスタのコレクタに接続される第３のカレントミラー回路と、前記第４のＮＰＮトランジスタのベースと前記第５のＮＰＮトランジスタのベースが共通接続される電流量制御端と、入力端が前記第３のカレントミラー回路の出力端に接続される第４のカレントミラー回路とを具備し、前記第４のＮＰＮトランジスタのコレクタが電源に接続されて構成され、前記第７の抵抗の一端から出力される電流量と前記第８の抵抗の一端から出力される電流量を合成した電流量の１/Ｎ倍の電流が前記第４のカレントミラー回路の出力端から入力される第１の電流圧縮回路と、
一端が前記回路接続点に接続される第９の抵抗と、一端が前記回路接続点に接続される第１０の抵抗と、エミッタが前記第９の抵抗の他端に接続される第４のＰＮＰトランジスタと、エミッタが前記第１０の抵抗の他端に接続される第５のＰＮＰトランジスタと、入力端が前記第５のＰＮＰトランジスタのコレクタに接続される第５のカレントミラー回路と、前記第４のＰＮＰトランジスタのベースと前記第５のＰＮＰトランジスタのベースが共通接続される電流量制御端と、入力端が前記第５のカレントミラー回路の出力端に接続される第６のカレントミラー回路とを具備し、前記第４のＰＮＰトランジスタのコレクタが接地されて構成され、前記第９の抵抗の一端に入力される電流量と前記第１０の抵抗の一端に入力される電流量を合成した電流量の１/Ｎ倍の電流を前記第６のカレントミラー回路の出力端から出力する第２の電流圧縮回路と、
各ゲートが１対の差動入力端となる第３、第４のＭＯＳトランジスタと、そのベース電流が前記第３、第４のＭＯＳトランジスタで構成される差動アンプの差動電流で制御される第６のＮＰＮトランジスタとを具備し、前記第６のＮＰＮトランジスタのエミッタを介して前記第１、第２の電流圧縮回路の電流量を制御するよう構成される差動アンプ回路と、
前記第４のカレントミラー回路の出力端と前記第６のカレントミラー回路の出力端が共通接続される共通接続点に一端が接続され、他端が接地されるコンデンサとを具備し、
前記差動アンプ回路の１対の差動入力端の一端が前記回路接続点に接続され、他端が前記共通接続点に接続されたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に係り、特に大容量特性を有する半導体集積回路に関する。
【０００２】
【従来の技術】
電子回路において、コンデンサはフィルター回路や各種検波回路等に用いられている。
【０００３】
図７に、抵抗１０１およびコンデンサ１０３で構成した１次のローパスフィルターの例を示す。カットオフ周波数が１ＫＨｚ程度とすると、抵抗１０１を１０ＫΩとしてコンデンサ１０３の容量値が０．０１６μＦとなる。
【０００４】
半導体集積回路上に構成できるコンデンサの容量値は数百ｐＦ程度までであり、この回路構成で抵抗およびコンデンサを半導体集積回路上に構成するのは不可能である。そのため、コンデンサを半導体集積回路外部につけることになる。これは、セット基板面積の拡大およびコストの増大を招く。
【０００５】
また、同等特性の１次ローパスフィルターを半導体集積回路上で構成する手段として図８に示す方法がある。この構成で半導体集積回路上のコンデンサ１１１を用いると、電流アンプ１１３のトランスコンダクタンス（ｇｍ）を小さくしなければならず、負入力端への帰還量が減るため、出力にＤＣオフセットが生じやすくなるという問題がある。
【０００６】
図９に、ピーク検波回路の例を示す。入力信号の電圧が上昇するとき、充電トランジスタ１２１がコンデンサ１２５を充電し、入力に追従して出力電圧も上昇する。入力信号電圧が下がるとき、トランジスタ１２１はオフとなり、コンデンサ１２５は電圧を保持し、電圧の下がる時間はコンデンサ１２５の容量値と放電抵抗１２３の値による。
【０００７】
放電時間をミリ秒程度とすると、抵抗値数百ＫΩとコンデンサの容量値数千ｐＦが必要になってくる。この場合も半導体集積回路外付けのコンデンサが必要となってくる。半導体集積回路上で実現可能なコンデンサの容量値を用いて放電抵抗の変わりにトランジスタ１２１のベース電流等の微小電流で放電することもできるが、精度を確保するのが難しくなってくる。
【０００８】
【発明が解決しようとする課題】
このように、１次ローパスフィルター、ピーク検波回路等の時定数の大きい特性の回路を実現する場合、半導体集積回路の外部にコンデンサをつける必要があり、基板面積およびコストの増大を招いてしまう。同等特性を電流を絞った回路を用いて半導体集積回路上で構成することもできるが、オフセットや精度に問題が出てくる。
【０００９】
そこで本発明は、大容量特性を有する半導体集積回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の半導体集積回路は、電圧信号または電流信号が与えられる回路接続点と、前記回路接続点に入力端が接続され、この入力端に流れ出る電流を１/Ｎに圧縮して出力端から引き込み、その電流量が外部より制御される第１の電流圧縮回路と、前記回路接続点に入力端が接続され、この入力端から流れ込む電流を１/Ｎに圧縮して出力端から流し出し、その電流量が外部より制御される第２の電流圧縮回路と、１対の差動入力端の一方が前記回路接続点に接続され、出力端が前記第１、第２の電流圧縮回路の各電流量制御端に接続される差動アンプ回路と、一端が前記第１の電流圧縮回路の出力端と前記第２の電流圧縮回路の出力端と前記差動アンプ回路の１対の差動入力端の他方に共通接続され、他端が接地されるコンデンサとを具備したことを特徴とする。
【００１１】
【発明の実施の形態】
図１に、本発明の半導体集積回路の構成の概要と動作を説明するための図を示す。この構成において、図２に示すコンデンサＣ０と同等特性を実現するものである。
【００１２】
コンデンサ対応端子１には、流れ出す電流Ｉ１を１／Ｎに圧縮した電流Ｉ１／Ｎを引き込む電流圧縮回路３の入力端と、およびこれと相補的で流れ込む電流Ｉ２を１／Ｎに圧縮した電流Ｉ２／Ｎを流し出す電流圧縮回路５の入力端と、差動アンプ回路７の負（または正）入力端が接続される。
【００１３】
電流圧縮回路３およびこれと相補的な電流圧縮回路５の電流量は、差動アンプ回路７の出力により制御される。電流圧縮回路３とこれと相補的な電流圧縮回路５の圧縮された電流出力端は、共通接続され、差動アンプ回路７の正（または負）入力端とコンデンサ９の一端に接続される。コンデンサ９の他端は接地される。なおここで、電流圧縮回路３、５の電流出力端とコンデンサ９の一端の共通接続部、およびコンデンサ対応端子１に関し、差動アンプ回路７の差動入力端に対する接続関係は、電流圧縮回路３、５の構成や、差動アンプ回路７における入出力信号の位相関係に応じて適宜決定される。
【００１４】
本構成において、差動アンプ回路７はコンデンサ対応端子１とコンデンサ９の電圧を同じにするように動作する。例えばコンデンサ対応端子１の電圧を上げようとすると、それに応じて差動アンプ回路７の一方入力端が上がるため、相補的な電流圧縮回路５がコンデンサ対応端子１から電流Ｉ２を引き込み、その１／Ｎの電流Ｉ２／Ｎを流し出そうとする。
【００１５】
この電流はコンデンサ９に流れ込み、コンデンサ９が充電されて電圧が上がり、これに伴い差動アンプ回路７の他方入力端の電圧が上がり、一方入力端と釣り合ったところで止まる。
【００１６】
逆に、コンデンサ対応端子１の電圧を下げようとすると、差動アンプ回路７の一方入力端の電圧が下がり、電流圧縮回路３が電流Ｉ１を流しだし、１／Ｎの電流Ｉ１／Ｎでコンデンサ９を放電して電圧を下げ、釣り合ったところで止まる。
【００１７】
以上の動作により、コンデンサ対応端子１の電圧とコンデンサ９の電圧は追従する。またコンデンサ対応端子１の入出力電流は、電流圧縮回路３とこれと相補的な電流圧縮回路５により、コンデンサ９の入出力電流のＮ倍となる。
【００１８】
従って、入出力電流と電圧の関係により、コンデンサ対応端子１から見ると、電流が流れ込む充電時にはコンデンサ９のＮ倍の容量値のコンデンサと同等特性に見える。
【００１９】
（第１の実施例）
図３に、本発明の半導体集積回路の第１の実施例を示す。これは、図１を具体的な回路構成で実現したものである。
【００２０】
電流圧縮回路３は、電流を１／ｎにする回路（ＰＮＰトランジスタＱＡ１、ＱＡ４、抵抗ＲＡ１、ＲＡ３）と、１／ｍにするカレントミラー回路（ＮＰＮトランジスタＱＡ１７、ＱＡ１９、抵抗ＲＡ１４、ＲＡ１６）２１で構成される。なおＰＮＰトランジスタＱＡ１のエミッタ面積は、ＰＮＰトランジスタＱＡ４のエミッタ面積のｎ倍である。ＮＰＮトランジスタＱＡ１９のエミッタ面積は、ＮＰＮトランジスタＱＡ１７のエミッタ面積のｍ倍である。また抵抗ＲＡ３の抵抗値は、抵抗ＲＡ１の抵抗値のｎ倍である。抵抗ＲＡ１４の抵抗値は、抵抗ＲＡ１６の抵抗値のｍ倍である。
【００２１】
電流圧縮回路３と相補的な電流圧縮回路５は、電流を１／ｎにする回路（ＮＰＮトランジスタＱＡ２、ＱＡ５、抵抗ＲＡ２、ＲＡ４）と、１／ｍにするカレントミラー回路（ＰＮＰトランジスタＱＡ１６、ＱＡ１８、抵抗ＲＡ１３、ＲＡ１５）２３で構成される。なおＮＰＮトランジスタＱＡ２のエミッタ面積は、ＮＰＮトランジスタＱＡ５のエミッタ面積のｎ倍である。ＰＮＰトランジスタＱＡ１８のエミッタ面積は、ＰＮＰトランジスタＱＡ１６のエミッタ面積のｍ倍である。また抵抗ＲＡ４の抵抗値は、抵抗ＲＡ２の抵抗値のｎ倍である。抵抗ＲＡ１３の抵抗値は、抵抗ＲＡ１５の抵抗値のｍ倍である。
【００２２】
差動アンプ回路７は、ＭＯＳトップの差動アンプ回路構成であり、ＮチャンネルＭＯＳトランジスタ（ＭＡ１、ＭＡ２）とバイポーラトランジスタ（ＱＡ６、ＱＡ７、ＱＡ８、ＱＡ９、ＱＡ１０、ＱＡ１１、ＱＡ１２、ＱＡ１３、ＱＡ１４、ＱＡ１５）と抵抗（ＲＡ５、ＲＡ６、ＲＡ７、ＲＡ８、ＲＡ９、ＲＡ１０、ＲＡ１１、ＲＡ１２）と電流減２５で構成される。
【００２３】
ここでＭＯＳトランジスタＭＡ１のゲートが一方入力端、ＭＯＳトランジスタＭＡ２のゲートが他方入力端に相当し、これら差動入力端に対する入力電圧にそれぞれ応じるように、バッファ段としてのＰＮＰトランジスタＱＡ７およびＮＰＮトランジスタＱＡ６のベース電流が差動アンプ回路７における差動電流により制御される。
【００２４】
さらにＮＰＮトランジスタＱＡ６のエミッタ出力が、ＮＰＮトランジスタＱＡ２、ＱＡ５のベースに入力されて電流圧縮回路５の電流量を制御し、またＰＮＰトランジスタＱＡ７のエミッタ出力が、ＰＮＰトランジスタＱＡ１、ＱＡ４のベースに入力されて電流圧縮回路３の電流量を制御する。
【００２５】
この構成において、電流圧縮回路３は、コンデンサ対応端子１に流れ出す電流の１／（ｎ×ｍ）の電流をコンデンサ９から引き込み、これと相補的な電流圧縮回路５は、コンデンサ対応端子１から流れ込む電流の１／（ｎ×ｍ）の電流をコンデンサ９に流し込む。なおｍ＝１であって、カレントミラー回路２１、２３は電流を１／ｎにする回路の出力電流を単に折り返すものであってもよい。
【００２６】
また、差動アンプ回路７は、コンデンサ対応端子１とコンデンサ９の電圧を同じにするよう動作する。これにより、コンデンサ対応端子１から見ると、コンデンサ９の（ｎ×ｍ）倍の容量値のコンデンサと同等の動作をする。
【００２７】
この構成の差動アンプ７は、電流源２５のみの少ないバイアス電流で動作し、コンデンサ対応端子１において、電流圧縮回路３のＰＮＰトランジスタＱＡ１と相補的な電流圧縮回路５のＮＰＮトランジスタＱＡ２に流れるコレクタバイアス電流を少なくすることができるため、全消費電流を少なくすることができる。
【００２８】
更に、トランジスタＱＡ１およびＱＡ２のコレクタバイアス電流を少なくできることにより、素子特性バラツキによるオフセット電流も少なくできる。
【００２９】
また、ＭＯＳトップ構成としたため、コンデンサ対応端子１のオフセット電流を少なくすることができる。すなわち、ＭＯＳトランジスタＭＡ１をバイポーラトランジスタで置き換えた場合は、そのベース電流がコンデンサ対応端子１から供給される必要があり、ＭＯＳトランジスタＭＡ２をバイポーラトランジスタで置き換えた場合は、そのベース電流の（ｎ×ｍ）倍の電流がコンデンサ対応端子１から供給される必要がある。特に、後者はオフセットを大きくさせる要素となる。
【００３０】
（第２の実施例）
図４に、本発明の半導体集積回路の第２の実施例を示す。これは、図１を具体的な回路構成で実現したものである。
【００３１】
電流圧縮回路３は、電流を１／（ｎ＋１）にする回路（ＮＰＮトランジスタＱＢ１、ＱＢ４、抵抗ＲＢ１、ＲＢ４）とカレントミラー回路（ＰＮＰトランジスタＱＢ３、ＱＢ７、抵抗ＲＢ３、ＲＢ７）３１および電流を１／ｍにするカレントミラー回路（ＮＰＮトランジスタＱＢ１４、ＱＢ１６、抵抗ＲＢ１２、ＲＢ１４）２１で構成される。なおＮＰＮトランジスタＱＢ１のエミッタ面積は、ＮＰＮトランジスタＱＢ４のエミッタ面積のｎ倍である。ＮＰＮトランジスタＱＢ１６のエミッタ面積は、ＮＰＮトランジスタＱＢ１４のエミッタ面積のｍ倍である。また抵抗ＲＢ４の抵抗値は、抵抗ＲＢ１の抵抗値のｎ倍である。抵抗ＲＢ１２の抵抗値は、抵抗ＲＢ１４の抵抗値のｍ倍である。
【００３２】
相補的な電流圧縮回路５は、電流を１／（ｎ＋１）にする回路（ＰＮＰトランジスタＱＢ２、ＱＢ５、抵抗ＲＢ２、ＲＢ５）とカレントミラー回路（ＮＰＮトランジスタＱＢ６、ＱＢ８、抵抗ＲＢ６、ＲＢ８）３３および電流を１／ｍにするカレントミラー回路（ＰＮＰトランジスタＱＢ１３、ＱＢ１５、抵抗ＲＢ１１、ＲＢ１３）２３で構成される。なおＰＮＰトランジスタＱＢ２のエミッタ面積は、ＰＮＰトランジスタＱＢ５のエミッタ面積のｎ倍である。ＰＮＰトランジスタＱＢ１５のエミッタ面積は、ＰＮＰトランジスタＱＢ１３のエミッタ面積のｍ倍である。また抵抗ＲＢ５の抵抗値は、抵抗ＲＢ２の抵抗値のｎ倍である。抵抗ＲＢ１１の抵抗値は、抵抗ＲＢ１３の抵抗値のｍ倍である。
【００３３】
差動アンプ回路７は、図３と同様にＭＯＳトップ構成で、ＮチャンネルＭＯＳトランジスタ（ＭＢ１、ＭＢ２）とバイポーラトランジスタ（ＱＢ９、ＱＢ１０、ＱＢ１１、ＱＢ１２）、抵抗（ＲＢ９、ＲＢ１０）および電流源２６、２７で構成される。
【００３４】
ここでは、ＭＯＳトランジスタＭＢ１のゲートが一方入力端、ＭＯＳトランジスタＭＢ２のゲートが他方入力端に相当し、差動アンプ回路７における差動電流によりベース電流が制御されるＮＰＮトランジスタＱＢ９のエミッタ出力がＮＰＮトランジスタＱＢ１、ＱＢ４のベースに入力されて電流圧縮回路３の電流量を制御する。
【００３５】
またＮＰＮトランジスタＱＢ９のエミッタにコレクタとベースが接続されたＮＰＮトランジスタＱＢ１０のエミッタ出力がＰＮＰトランジスタＱＢ２、ＱＢ５のベースに入力されて電流圧縮回路５の電流量を制御する。
【００３６】
ただしＮＰＮトランジスタＱＢ１０は抵抗で置き換えてもよく、またＮＰＮトランジスタＱＢ１０を省略して、ＮＰＮトランジスタＱＢ９のエミッタ出力を直接ＰＮＰトランジスタＱＢ２、ＱＢ５のベースに入力することもできる。
【００３７】
この構成において、電流圧縮回路３およびこれと相補的な電流圧縮回路５は、コンデンサ対応端子１に流れる電流の１／（（ｎ＋１）×ｍ）の電流でコンデンサ９を充放電し、差動アンプ回路７はコンデンサ対応端子１とコンデンサ９の電圧を同じにするように動作する。これにより、コンデンサ対応端子１から見ると、コンデンサ９の（（ｎ＋１）×ｍ）倍の容量値のコンデンサと同等の動作をする。
【００３８】
この構成において、バイポーラトランジスタＱＢ１、ＱＢ２、ＱＢ４、ＱＢ５に流れるコレクタバイアス電流を少なくできること、および差動アンプ回路７をＭＯＳトップ構成としたことにより、オフセット電流をほとんど無くすことができる。
【００３９】
なおここでも、ｍ＝１としてカレントミラー回路２１、２３を単に電流を折り返すだけの構成としてもよい。またカレントミラー回路３１、３３におけるトランジスタのエミッタ面積、抵抗の抵抗値を変更して、これらのカレントミラー回路３１、３３で電流を１／ｌにするように設定してもよい。
【００４０】
（第１の応用回路例）
図５に、本発明の半導体集積回路の第１の応用回路例を示す。図５は、図７の１次のローパスフィルタを図４の回路を用いて実現した回路例である。
【００４１】
この応用回路例は、抵抗４５と回路例図４を用いたコンデンサ対応回路４１とその出力を取り出すバッファ回路４３とで構成されている。抵抗４５およびコンデンサ対応回路４１は、それぞれ図７の抵抗１０１およびコンデンサ１０３に対応している。
【００４２】
カットオフ周波数を1ＫＨｚとすると、抵抗４５の抵抗値を５０ＫΩとし、電流圧縮回路３およびこれと相補的な電流圧縮回路５の圧縮比を１００倍としてコンデンサ９の容量値を３２ｐＦとすれば、半導体集積回路内蔵素子で実現可能である。この構成において、コンデンサ対応回路４１は３２００ｐＦの特性に対応している。電流圧縮回路３、５は、ｎ＝９、ｍ＝１０として構成可能である。
【００４３】
ローパスフィルタ出力４６は、コンデンサ対応端子１とコンデンサ９の電圧が等しいことから、コンデンサ９からバッファ回路４３を通して出力している。
【００４４】
本構成において、コンデンサ対応端子１におけるオフセット電流はほとんど無くすことが出来るので、オフセット電流が抵抗４５に流れて出力電圧のオフセットを生じさせてしまうことが無い。
【００４５】
バッファ回路４３をＭＯＳトップ構成としたのも、オフセットを生じさせないためである。また、出力をコンデンサ対応端子１からではなくコンデンサ９から取り出すことにより、差動アンプ回路の特性が落ちてコンデンサ対応端子１の電圧がコンデンサ９に伝わらなくなる高周波領域でも、出力信号が落ち、ローパスフィルターとして有効である。コンデンサ対応端子１から出力をとった場合、高周波領域で信号が落ちないことになる。
【００４６】
（第２の応用回路例）
図６に、本発明の半導体集積回路の第２の応用回路例を示す。これは、図９のピーク検波回路を図４の回路を用いて実現した回路例である。
【００４７】
この応用回路例は、ピーク検波用の充電ＮＰＮトランジスタ５１と放電抵抗５３とコンデンサ対応回路４１とで構成される。これは、図９のコンデンサ１２５を単にコンデンサ対応回路４１で置き換えたものである。
【００４８】
ピーク検波の放電時間は、放電抵抗５３とコンデンサ対応回路４１とで決まる。数ミリ秒を実現するためには、放電抵抗５３を数百ＫΩとし、電流圧縮回路３およびこれと相補的な電流圧縮回路５の圧縮比を１００倍として、コンデンサ９の容量値を数十ｐＦで半導体集積回路内蔵素子で実現可能である。この構成で、コンデンサ対応回路４１は数千ｐＦのコンデンサに対応している。
【００４９】
本構成において、コンデンサ対応端子１でのオフセット電流をほとんど無くすことが出来るので、その電流による放電時間のズレを無くすことが出来る。
【００５０】
【発明の効果】
以上本発明によれば、従来外付けで対応しなければならなかった大容量値のコンデンサと同等特性の機能を半導体集積回路内蔵素子のみで構成できる。このため、セット基板の面積の縮小とコストの削減ができる。
【００５１】
また、外付けコンデンサを内蔵させることにより、半導体集積回路のパッケージの端子数が削減でき、同じ端子数のパッケージに対しては、多くの機能の内蔵が可能となる。更に、単体のコンデンサと同じ特性を持つため、従来ある回路構成を大きく変更することなくそのまま置き換えられるという特徴もある。
【００５２】
図３の第１の実施例および図４の第２の実施例によれば、コンデンサ対応端子におけるコレクタバイアス電流を少なくして、素子バラツキによるオフセットバイアス電流をほとんど無くすことができるため、コンデンサを本発明の半導体集積回路に置き換えたことによるオフセットを小さくすることが出来る。
【００５３】
図３と図４において、差動アンプ回路７の入力端にＭＯＳトランジスタを用いることにより、コンデンサ対応端子１におけるベース電流によるオフセット電流を無くすことが出来るため、さらにバイアス電流のオフセットを無くすことが出来る。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の構成の概要と動作を説明するための図である。
【図２】図１と同等特性を示す図である。
【図３】本発明の半導体集積回路の第１の実施例を示す回路図である。
【図４】本発明の半導体集積回路の第２の実施例を示す回路図である。
【図５】本発明の半導体集積回路の第１の応用回路例を示す図である。
【図６】本発明の半導体集積回路の第２の応用回路例を示す図である。
【図７】従来の１次のローパスフィルターの構成を示す図である。
【図８】図７と同等特性の１次ローパスフィルターの構成を示す図である。
【図９】従来のピーク検出回路の構成を示す図である。
【符号の説明】
１・・コンデンサ対応端子、３、５・・電流圧縮回路、７・・差動アンプ回路、９・・コンデンサ、２１、２３、３１、３３・・カレントミラー回路、４１・・コンデンサ対応回路。
【図１】
0004099297.tif 000002
【図２】
0004099297.tif 000003
【図３】
0004099297.tif 000004
【図４】
0004099297.tif 000005
【図５】
0004099297.tif 000006
【図６】
0004099297.tif 000007
【図７】
0004099297.tif 000008
【図８】
0004099297.tif 000009
【図９】
0004099297.tif 000010