(57)【特許請求の範囲】
【請求項１】
集積回路装置において、
入力／出力回路と主機能回路とが集積化されている半導体チップであって、前記主機能回路が前記入力／出力回路を介して外部回路と通信を行う半導体チップ、
前記チップの周辺部に配設されているボンディングパッドであって、高電圧供給を受取るためのボンディングパッドと、低電圧供給を受取るためのボンディングパッドと、外部回路からの信号を受取り且つそれを前記入力／出力回路へ通信させる複数個の入力ボンディングパッドとを包含する複数個のボンディングパッド、
高電圧供給を受取るボンディングパッドへ接続しており前記高電圧供給を前記チップ内の点へ伝達させる高電圧レール、
前記低電圧供給を受取り前記低電圧供給を前記チップ内の点へ伝達させる低電圧レール、
前記入力ボンディングパッドに隣接して配設されている少なくとも１個の特別レール、
各入力ボンディングパッドを前記特別レールへ接続させるダイオードであって、そのアノードが前記入力ボンディングパッドへ接続しており且つそのカソードが前記特別レールへ接続しているダイオード、
前記特別レールへ接続している少なくとも１個のバイアス回路であって、前記特別レールと前記高電圧レールとの間に接続されており前記特別レールを前記高電圧供給近くの電圧へ充電させる第一トランジスタと、前記特別レールと前記低電圧レールとの間に接続している第二トランジスタと、前記特別レールと前記低電圧供給との間に接続しており前記第二トランジスタを制御する制御回路とを有するバイアス回路、
を有しており、前記制御回路が、前記特別レール上の電圧が前記高電圧供給の電圧より高いトリガ電圧レベルへ迅速に上昇する場合に前記第二トランジスタをターンオンさせ、それにより前記第二トランジスタがオンである場合に前記入力ボンディングパッドと前記低電圧レールとの間に低インピーダンス経路を形成し、前記入力／出力回路及び前記主機能回路が前記トリガ電圧レベルを超える電圧から保護されることを特徴とする集積回路装置。
【請求項２】
請求項１において、前記第二トランジスタが寄生バイポーラ動作モードを有するＭＯＳトランジスタを有しており、前記制御回路がコンデンサと抵抗とを有しており、前記コンデンサは前記特別レールと前記第二トランジスタのゲートとの間に接続されており、前記抵抗は前記第二トランジスタのゲートと前記低電圧レールとの間に接続されており、前記コンデンサ及び抵抗は、静電放電イベントの場合の前記特別レールの特性に関する迅速に上昇する電圧に応答して前記第二トランジスタを迅速にターンオンさせるべく寸法設定されていることを特徴とする集積回路装置。
【請求項３】
請求項２において、各入力ボンディングパッドに対応して前記入力／出力回路内においてレシーバ回路を有しており、且つ各入力ボンディングパッドをそのレシーバ回路へ接続する高周波数インダクタを有していることを特徴とする集積回路装置。
【請求項４】
請求項１において、前記少なくとも一個の特別レールが４本の特別レールを有しており、この様な各特別レールは前記半導体チップの四つの端部のうちの一つに沿って配設されており、且つ前記少なくとも１個のバイアス回路が、８個のバイアス回路を有しており、この様な各バイアス回路は一端が特別レールへ接続しており、特別レール当たり２個のバイアス回路が設けられていることを特徴とする集積回路装置。
【請求項５】
請求項２において、前記第二トランジスタが１．２Ｖと２．０Ｖとの間のターンオンスレッシュホールド電圧を有していることを特徴とする集積回路装置。
【請求項６】
請求項５において、前記第二トランジスタがポリシリコンゲート、前記ゲートの側部におけるＬＤＤスペーサ酸化物層、及び前記ゲートの端部を超えて延在するチャンネル領域を画定する高度にドープしたソース領域及びドレイン領域を有しており、前記チャンネル領域の両端部が前記スペーサ酸化物層の下側に存在しており、それにより前記第二トランジスタが非破壊的な寄生導通を行うことが可能であることを特徴とする集積回路装置。
【請求項７】
請求項１において、前記高電圧供給が、通常、３．３Ｖに維持され且つトリガ電圧レベルが７．０Ｖ乃至７．５Ｖの範囲内にあることを特徴とする集積回路装置。
【請求項８】
請求項７において、前記高電圧供給を超える入力ボンディングパッドへ印加された外部電圧が、前記第二トランジスタをターンオンさせることなしに且つ前記装置を介して高電流経路を形成することなしに、前記特別レールを５Ｖへプルアップすることが可能であることを特徴とする集積回路装置。
【請求項９】
半導体チップ上に形成されており且つ過剰電圧保護能力を改良させた集積回路装置において、
外部から供給された電力を前記チップ内の点へ伝達させる高及び低電圧レール、
入力信号を外部供給源から前記チップへ通信する入力ボンディングパッド、
各入力ボンディングパッドへ結合しているレシーバ回路、
通常動作においては前記高電圧レール上の電圧近くの電圧へ充電され且つ静電放電イベント期間中は前記入力ボンディングパッドへ結合される特別レール、
前記特別レールと前記低電圧レールとの間に接続されているＭＯＳクランプ用トランジスタであって、寄生バイポーラ動作モードを有しており、前記入力ボンディングパッド上に表われる静電放電イベントの開始時に迅速にターンオンし且つ前記バイポーラ動作モードへ入り、それにより前記レシーバ回路が前記静電放電イベントの過剰電圧から保護されるＭＯＳクランプ用トランジスタ、
を有することを特徴とする集積回路装置。
【請求項１０】
請求項９において、前記特別レールと前記クランプ用トランジスタのゲートとの間にコンデンサが接続されており且つ前記クランプ用トランジスタのゲートと前記低電圧レールとの間に抵抗が接続されており、前記コンデンサが２ｐＦの容量を有しており、前記ＭＯＳクランプ用トランジスタが１．２Ｖと２．０Ｖとの間のターンオンスレッシュホールドを有しており、且つ前記抵抗が３０ＫΩから２００ＫΩの範囲内の抵抗値を有している、ことを特徴とする集積回路装置。
【請求項１１】
請求項１０において、前記高電圧レールと前記特別レールとの間に接続されており通常動作において前記特別レールを前記高電圧レール上の電圧近くの電圧へ変化させるためのダイオード接続されているＭＯＳトランジスタが設けられていることを特徴とする集積回路装置。
【請求項１２】
半導体チップ上に形成されており且つ過電圧保護能力を改良しているＭＯＳ集積回路装置において、
外部的に供給された電力を前記チップ内の点へ伝達させる高及び低電圧レール、
外部供給源から前記チップへ入力信号を通信させる入力ボンディングパッド、  前記入力ボンディングパッドへ接続しており、前記入力ボンディングパッド上に表われる静電放電イベント期間中に前記入力ボンディングパッドを特別レールを介して前記低電圧レールへクランプさせる回路、
各入力ボンディングパッドへ結合しているレシーバ回路であって、各々がレシーバ入力ノードと、レシーバ出力ノードと、前記入力ノードと出力ノードとの間の過電圧感応ＭＯＳ回路とを具備するレシーバ回路、
各入力ボンディングパッドをそのレシーバ回路へ接続しており、前記入力ボンディングパッドと前記レシーバ入力ノードとの間の距離を超えて導体の長さを延在させるために複数個の屈曲部を包含する導体を有している高周波数インダクタ、
を有することを特徴とするＭＯＳ集積回路装置。
【請求項１３】
請求項１２において、前記高周波数インダクタの導体が３００乃至４００ミクロンの実効長さを有していることを特徴とする集積回路装置。
【請求項１４】
請求項１２において、前記高周波数インダクタが、静電放電イベントの開始期間中に、前記レシーバ回路の最大周波数応答を超える周波数における電圧信号が前記レシーバ回路を損傷することを防止することを特徴とする集積回路装置。
【請求項１５】
請求項１４において、前記高周波数インダクタが、前記レシーバ回路の最大周波数応答の２倍を超える周波数で信号を実質的に減衰させるインダクタンスを有していることを特徴とする集積回路装置。
【請求項１６】
請求項１２において、前記クランプさせる回路が、前記特別レールと前記低電圧レールとの間に接続している幅広チャンネルＭＯＳトランジスタを有しており、前記ＭＯＳトランジスタがバイポーラ動作モードを有しており且つそのゲートにおいて静電放電イベントの開始時に迅速にターンオンすべくバイアスされていることを特徴とする集積回路装置。
【請求項１７】
請求項１６において、前記特別レールが通常動作期間中に前記高電圧レールへ結合して前記特別レールを前記高電圧レール上の電圧近くの電圧へ充電させるが、前記入力ボンディングパッド上で受取った入力信号が前記特別レールを前記高電圧レール上の電圧を超える電圧へプルアップさせる場合に、前記高電圧レールから分離されることを特徴とする集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、大略、集積回路に関するものであって、更に詳細には、集積回路装置の入力端へ印加される過電圧から集積回路装置を保護するための回路に関するものである。
【０００２】
【従来の技術】
集積回路（ＩＣ）技術は世代毎に進化しており、回路要素の寸法は益々減少し且つ回路が形成される親指の爪ほどの寸法の半導体チップ内における回路密度は益々増加している。例えばゲート酸化物層などの絶縁層の厚さは同様に寸法がかなり減少されており、現在の技術水準の処理技術では１００Å以下の厚さのゲート酸化膜を使用している。この様な極めて薄い酸化物絶縁層の絶縁破壊は、これら最近の世代の装置を過電圧に対してより敏感なものとさせており、より洗練された過電圧保護技術を必要としている。
【０００３】
ＩＣ装置が露呈される過電圧の共通の原因は静電放電（ＥＳＤ）であり、それは単に人が接触するだけで発生する場合がある。この様なＥＳＤイベントは、装置内の薄い酸化物絶縁層の一つ又はそれ以上を介して短絡させることによってＩＣ装置を破壊する場合がある。この様なＥＳＤイベントは、ｋＶ範囲内の電圧スパイクを発生する場合がある。スタンダードな業界慣行によれば、ＩＣ装置は損傷なしで２ｋＶのＥＳＤイベントに耐えるものであることが予定されている。
【０００４】
過電圧保護回路を設計する上での複雑な要因は、ＩＣ装置への入力として通信させることの可能な通常のシステム電圧は、しばしば、ＩＣ装置の通常動作に対して特定されている電圧供給レベルよりもしばしば高いものであることがあるということである。例えば、最も最近の世代のＩＣ装置は、相補的金属・酸化物・半導体（ＣＭＯＳ）技術を使用して製造されるものであるが、３．３Ｖ電圧供給を使用して動作すべく設計されており、一方より前の世代のＩＣ装置は５．０Ｖの電圧供給を使用して動作すべく設計されていた。多くの既存のシステムはスタンダードの５．０Ｖ周りに設計されており、従って３．３Ｖ電圧供給上で動作する最も最近のＩＣ装置を使用する新しい電子装置部品は５．０Ｖ信号を受取るべく適合されねばならない。このことは、ＥＳＤ保護回路の設計を複雑なものとさせる。なぜならば５．０Ｖ電圧供給で動作する装置に対するこの様な回路は、５．０Ｖを超える入力信号が異常であり且つ過電圧イベントの開始を表わすものとして仮定されて設計されていたからである。しかしながら、３．３Ｖの電圧供給で動作し且つ５．０Ｖの入力信号を許容すべく意図されている装置の場合には、この様な入力信号は潜在的なＥＳＤイベントであるとして誤って解釈し、従ってこの様な回路が供給電圧よりも少なくとも約１．７Ｖ高い通常の入力信号を受付けるように再設計されない限り、過電圧保護回路をトリガすることとなる。今までのところ、この問題に対する包括的な解決は未だに見出されていない。
【０００５】
従って、３．３ＶＩＣ装置が５．０Ｖ入力信号を受取ることによって経験する問題に対するより効果的な解決を提供することが望まれている。ＩＣ装置をＥＳＤイベントから保護すると共に、３．３ＶＩＣ装置を５．０Ｖシステムと互換性のあるものとさせる過電圧保護回路を提供することが望ましい。以下に説明する本発明過電圧保護回路における改良を完全に理解するために、関連する従来技術の以下の説明が図１−４を参照して提供されている。
【０００６】
図１を参照すると、従来の集積回路装置において使用されている過電圧保護回路の一部が示されており且つ大略参照番号１０によって示されている。過電圧保護回路１０は、高電圧パワーバス即ちレール１２と低電圧パワーバス即ちレール１４との間に接続されている。高電圧レール１２は外部供給源から通常ＶDDとして示される高電圧供給を受取るボンディングパッド（不図示）へ接続している。低電圧レール１４は外部供給源から、通常ＶSSとして示される低電圧供給、即ち接地を受取るボンディングパッド（不図示）へ接続している。
【０００７】
過電圧保護回路１０が一部である集積回路装置は、複数個の入力ボンディングパッドＰを包含しており、そのうちの二つのみが図面中に示されている。この様な各入力ボンディングパッドＰは、図示した如く、ダイオードＤ1とＤ2との間に接続されており、Ｄ1はボンディングパッドを低電圧レール１４へ接続しており、且つＤ2はボンディングパッドを高電圧レール１２へ接続している。入力ボンディングパッドＰ上に表われる過電圧は、正又は負の何れかの電圧である。ダイオードＤ1及びＤ2はＩＣ駆動に対する過電圧保護の一つの形態を与え、過電圧が正である場合にダイオードＤ2 がターンオンして入力ボンディングパッドをＶDDレール１２へ結合させ、且つ過電圧が負である場合に、ダイオードＤ1がターンオンして入力ボンディングパッドをＶSSレール１４へ結合させる。実際上、各ダイオードＤ1及びダイオードＤ2は、実際には、一組の比較的大きなダイオード（例えば、並列に接続されている組当たり４個）、入力ボンディングパッドＰからＶDD及びＶSSレールへ低インピーダンスＥＳＤ導通経路を与える。
【０００８】
各入力ボンディングパッドＰ上の信号は、図示したように、入力ボンディングパッドＰと対応するダイオードＤ2のアノードとの間に設けられているノード１８を介して、対応するレシーバ回路１６（「Ｒｅ」の符号が付けてある）へ通信される。各入力ボンディングパッドＰに対応するＥＳＤクランプ２０は、ノード１８と低電圧レール１４との間に接続されている。出力回路（不図示）と共に、レシーバ回路１６は、外部供給源から来る過電圧からの保護を必要とする装置の感応性入力／出力回路を有している。
【０００９】
各入力ボンディングパッドＰをクランプするために使用されるＥＳＤクランプ２０は、通常、非導通状態であるが、入力ボンディングパッド上に表われるＥＳＤイベントに応答して導通状態となるべくトリガされる。数千ボルトの短期間の電圧過渡的状態が最終的使用対象である機器内に据付ける前にＩＣ装置を取扱う人間又はマシンから発生する場合がある。高電圧過渡的状態は、ＩＣ装置を最終使用目的の機器内に据付けた後にその他の発生源から発生する場合がある。入力ボンディングパッドＰがＥＳＤイベントを経験すると、そのＥＳＤクランプ２０がトリガされ且つ迅速に導通状態となって、ＩＣ装置の回路要素によって経験する電圧差を、該装置の敏感な構造に損傷を与えることがないような比較的低いレベルへ制限する。このＥＳＤ保護構成は、各入力ボンディングパッドＰに対してＥＳＤクランプ２０を必要とし、従ってそれを実現するためにかなりのチップ空間を必要とする。
【００１０】
当該技術分野において公知の適切なＥＳＤクランプの一つの実現例を図２に示してある。図２のＥＳＤクランプ２０は、ノード１８とＶSSレール１４との間に接続しているＮチャンネルＭＯＳトランジスタＴCを有している。トランジスタＴCをトリガする回路は、ツェナーダイオードＺ、抵抗Ｒ1及びＲ2、ダイオードＤを包含しており、それらはノード１８とＶSSレール１４との間に直列して接続されている。ノード２２は、抵抗Ｒ1及びＲ2の間においてトランジスタＴCのゲートへ接続している。ツェナーダイオードＺは、そのカソードをノード１８へ接続しており且つそのアノードを抵抗Ｒ1へ接続している。ダイオードＤは、そのアノードを抵抗Ｒ2へ接続しており且つそのカソードをＶSSレール１４へ接続している。トランジスタＴCは、点線で示したトランジスタＱCによって示される寄生バイポーラ動作モードを有している。トランジスタＴCは短いチャンネル長さを有する非常に幅広に構成されており、従ってそれは、ＥＳＤイベントの比較的高い電流特性を効率的にシャントさせることが可能である。
【００１１】
要素Ｚ，Ｒ1，Ｒ2，Ｄの値は、ＥＳＤイベントが発生する場合に、トランジスタＴCのゲートは約３Ｖの電圧を受け、且つノード１８上の電圧が約７．０乃至７．５Ｖのトリガ電圧を超えて上昇するように選択されている。トランジスタＴCがこの様なＥＳＤイベントによってターンオンされると、トランジスタＱCを介してのバイポーラ導通が発生し且つノード１８上の電圧がトリガ電圧レベル以下に降下するまで、継続する。この特定のＥＳＤクランプ２０の動作についてのより完全な説明は、１９９６年９月１０日付で出願されている米国特許出願第０８／７１２，０５８号「ＭＯＳ集積回路用の過電圧保護装置（Ｏｖｅｒｖｏｌｔａｇｅ  Ｐｒｏｔｅｃｔｉｏｎ  Ｄｅｖｉｃｅ  ｆｏｒ  ＭＯＳ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ）」という名称の米国特許出願に記載されている。ＣＭＯＳ集積回路出力回路の一部として使用することが意図された別のＥＳＤクランプ又はシャントは、米国特許第５，１７３，７５５号に記載されている。パワーレール間のシャンティング用の保護回路は米国特許第５，２３７，３９５号に記載されている。
【００１２】
トランジスタＴCは、図３に示してあり且つ概略参照番号３０で示した構成によって実現することが可能である。当該技術分野において、軽度にドープした及び高度にドープした両方の部分を有するソース領域とドレイン領域とを有するＭＯＳトランジスタを製造することが標準的な慣行となっている。この様なトランジスタは軽度にドープしたドレイン（「ＬＤＤ」）トランジスタとして知られている。製造プロセスのわずかな修正によって、図３のトランジスタ３０は、ＥＳＤクランピング回路において使用された場合に有益的である特性を有するようにすることが可能である。
【００１３】
図３において、トランジスタ３０は、その上に構成したゲート構成体を具備する多結晶シリコン基板（一部破断して示してある）内に形成したドープ領域を有するものとして断面で示してある。特に、Ｎ＋ドープソース及びドレイン領域３２及び３４がＰウエル３６内に形成されており、その全体的な構造は基板のＮ型主本体部分３８の上側に形成されている。多結晶シリコン（ポリシリコン）ゲート４０がゲート酸化物層４２の上側に形成されており、ゲート酸化物層４２はソース及びドレイン領域３２及び３４の間に基板の上表面上に成長形成されている。スペーサ酸化物層４４及び４６は処理過程中において使用され、イオン注入ステップによって形成されるソース及びドレイン領域３２及び３４の端部を画定する。通常、従来のプロセスにおいては、軽度のドーズのＮ型ドーパント（例えば、燐）を、スペーサ酸化物層４４及び４６を形成する前に注入させる。この様な従来の軽度のドーズの注入は、点線領域４８によって示した位置に軽度にドープしたドレイン領域を形成する。この様なＬＤＤ領域４８は、通常、ゲート４０の下側を延在し且つそれらの間にチャンネル領域を画定する。
【００１４】
修正したトランジスタ３０を形成することが所望される場合には、トランジスタ３０の箇所を被覆するマスクを設けることによってトランジスタ３０の箇所において軽度のドーズのイオン注入がシリコン表面に到達することを防止することが可能であり、それにより図３に示した構成を形成することが可能である。従来のＬＤＤ領域４８を欠如しているので、トランジスタ３０は約１．２乃至２．０Ｖの範囲内における通常のものよりもより高いターンオンスレッシュホールド電圧を有している。通常のターンオンスレッシュホールド電圧は約０．６Ｖである。修正したトランジスタ３０のこのより高いターンオンスレッシュホールド電圧は、ゲート４０の端部と、Ｎ＋ソース及びドレイン領域３２及び３４の対面する端部との間の小さなギャップに起因するものである。
【００１５】
再度図２を参照すると、トランジスタＴCが従来のＬＤＤ領域なしで上述したように製造される場合には、それをＥＳＤクランプ２０において効果的に使用することが可能である。ＬＤＤ注入を有する従来のＮチャンネルトランジスタは、ＥＳＤイベントにおいて発生する比較的高い寄生導通電流によって損傷される場合がある。ＬＤＤ領域の先端部を介して通過するこの比較的高い電流は、この様な点においてシリコンを損傷する可能性があり、すぐさまトランジスタに機能障害を発生させるか又は極めてリークの高いものとさせ且つその後に機能障害を発生させることとなる。トランジスタＴCに対して従来のＬＤＤ領域を有することのない修正したトランジスタ３０を使用する場合には、比較的高い非破壊性の寄生導通を行うことを可能とするより堅牢なトランジスタを提供することとなる。次に、図４を参照すると、５．０ＶのＶDD供給と共に使用すべく設計されたレシーバ回路の一般的な構成の詳細が参照番号１６で示した点線輪郭内に示されている。レシーバ回路１６は、図１の過電圧保護回路１０によって保護することの可能な種々の同様のレシーバ回路のうちの一つとすることが可能である。一つの入力ボンディングパッドＰ及びそれのそれぞれの組のダイオードＤ1及びＤ2がレシーバ回路１６に接続して図４に示してある。信号線５０が入力ボンディングパッドＰをレシーバ回路１６の入力ノード５２へ接続している。ＮチャンネルＭＯＳトランジスタＴ1及びＰチャンネルＭＯＳトランジスタＴ2から構成されるＣＭＯＳインバータが、ＶDDとＶSSのパワーレールの間に接続されている。ＣＭＯＳインバータは、トランジスタＴ1及びＴ2のゲートを接続する入力ノード５４を有すると共に、トランジスタＴ1及びＴ2のドレインを接続する出力ノード５６を有している。出力ノード５６はレシーバ出力ノードであって、それはＩＣ装置の他の回路（不図示）と通信を行う。トランジスタＴ1のソース及びそのＰウエルはＶSSレールへ接続している。トランジスタＴ2のソース及びそのＮウエルはＶDDレールへ接続している。
【００１６】
抵抗Ｒ3及びＲ4はインバータ入力ノード５４をレシーバ入力ノード５２へ接続している。抵抗Ｒ3はＶDDレールへ接続しているＮウエル内に設定されているＰ＋領域内における基板内に形成されている。Ｐ＋抵抗領域とそのＮウエルとの間のＰＮ接合は、ＶDDレールへ接続しているダイオードＤ3を画定している。抵抗Ｒ4はＶSSレールへ接続しているＰウエル内に設定されているＮ＋領域内において基板内に形成されている。Ｎ＋抵抗領域とそのＰウエルとの間のＰＮ接合は、ＶSSレールへ接続しているダイオードＤ4を画定している。抵抗Ｒ3及びＲ4に対する抵抗値は、各々、約１００乃至１５０Ωであり、レシーバ入力ノード５２と反転入力ノード５４との間の経路内において約２００乃至３００Ωの全抵抗値を与えている。
【００１７】
ボンディングパッドＰにおいてＥＳＤイベントが発生すると、比較的大きなダイオードＤ1及びＤ2が、図１のＥＳＤクランプ２０と共に、主要なＥＳＤ保護を与える。図４に示してある抵抗Ｒ3及びＲ4は、トランジスタＴ1及びＴ2に対する付加的な保護を与える。しかしながら、トランジスタＴ1及びＴ2は過電圧に敏感であり、且つそれらはしばしば装置の機能障害が発生する箇所であることが知られている。
【００１８】
本発明者の知得したところによれば、基本的には同一のＥＳＤ保護回路及びレシーバ回路を有しているが、ある従来の装置では他のものよりもより良好なＥＳＤ免疫性を有するものであった。異なるＥＳＤ保護能力を与えることとなるこれら二つの構成における差異は、入力ボンディングパッドとレシーバ入力ノードとの間の信号線の長さであることが判明した。この長さは、図４の回路において寸法Ｘとして示したものに対応している。レシーバ回路を入力ボンディングパッドに非常に近付けて配置した場合には、レシーバ回路を入力ボンディングパッドからより大きな距離Ｘ離して配置した場合よりも、集積回路装置のＥＳＤ保護能力はより低いものであることが判明した。
【００１９】
ＥＳＤ保護の問題とは関係ないレイアウト問題に起因して、ある集積回路装置では、レシーバ回路が入力ボンディングパッドから約３５０ミクロン離隔して配置されていた。これらの装置は２ｋＶを遙かに超えるＥＳＤ保護能力を有するものであることが判明した。レシーバ回路を入力ボンディングパッドＰに近付けて配置させた装置では、２ｋＶより著しく低いＥＳＤ保護能力を有するものであった。この様な知見に基づいて本発明の改良がなされるに至った。
【００２０】
【発明が解決しようとする課題】
本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、静電保護特性を改良した集積回路装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明の側面によれば、半導体チップ上に形成されている集積回路装置が、外部的に供給されたパワー即ち電力を内部回路へ供給するための高電圧レールと低電圧レールとを有しており、且つ外部供給源によってチップ上の入力ボンディングパッドへ印加された電圧から過電圧保護を与える少なくとも１個の特別レールを有している。バイアス回路が該特別レールを通常条件下において高電圧レールの電圧に近い電圧へ充電し、且つＥＳＤイベントが一つ又はそれ以上の入力ボンディングパッド上において発生する場合に、ＥＳＤ保護回路をトリガして特別レールを安全な電圧レベルへクランプする。入力ボンディングパッド上の入力する信号が高電圧レール上の電圧をわずかに超える電圧である場合には、特別レールは高電圧レール上の電圧に影響を与えることなしに且つＥＳＤ保護回路をトリガすることなしに、該入力してくる信号レベルへプルアップされる。
【００２２】
本発明の別の側面によれば、比較的高い非破壊性寄生導通状態を可能とする堅牢なクランプ用トランジスタを提供し、且つＥＳＤイベントの特性である迅速に上昇する特別レール上の電圧に応答してクランプ用トランジスタを迅速にターンオンさせるゲート制御回路を提供することである。本発明の更に別の側面によれば、ＥＳＤイベントのオンセット即ち開始とクランプ用トランジスタのターンオンとの間において信号入力レシーバを保護するための高周波数インピーダンス回路を提供することである。
【００２３】
【発明の実施の形態】
図５を参照すると、部分概略平面図で示した半導体チップが大略参照番号１００で示されている。公知の技術により、チップ１００は、該チップを保護し且つ外部回路への接続を与えるハウジング（不図示）内に装着されている。チップ１００の周辺部に四角で示した複数個のボンディングパッドが、非常に小さな直径の金ワイヤ（不図示）を使用してハウジング内への接続を行うことを可能としており、該金ワイヤはハウジング外部に延在する端子又はピン（不図示）へ接続される。該ボンディングパッドはチップ１００上の入力／出力回路と外部回路との間の通信用のインターフェースを提供している。該ボンディングパッドは、更に、チップ１００へのパワー即ち電力の接続を与えている。例えば、複数個の電源接続部を該チップ上の異なる点、典型的には角部に設けることが可能である。図５に示したチップ１００の二つの角部において、高電圧供給が二つのボンディングパッドＶDDにおいて受取られる。同様に、低電圧供給が二つのボンディングパッドＶSSにおいて受取られる。
【００２４】
入力／出力パッドは、入力信号に専用に使用されるパッド、出力信号専用に使用されるパッド、及び単一のパッドが異なる時間において入力信号を受取り且つ出力信号を送ることが可能ないわゆる双方向パッドを包含することが可能である。本明細書において「入力ボンディングパッド」という用語は、入力信号専用に使用されるパッド及び入力信号と出力信号の両方に使用される双方向パッドを包含することが意図されている。この様な入力ボンディングパッドの幾つかを図５において文字Ｐで示してある。図５はその下側の端部に沿って１０個のボンディングパッドを有しており且つ部分的に見える端部の各々に沿って４個のボンディングパッドを有するチップ１００を示しているが、この図示例は単に模式的なものであって半導体チップの周辺部におけるボンディングパッドの位置の一般的な理解を与えることを意図しているものである。今日製造される従来の半導体チップは図５に示したような側端部当たり１０個よりもより多くのボンディングパッドを有することが可能である。
【００２５】
半導体チップ１００の各端部に沿ってのボンディングパッド内に位置されて長尺状の導体が設けられており、それらは、本明細書においては、「特別レール」と呼称し且つ参照番号１０２，１０４，１０６で示してある。本発明の好適実施例のこの特徴は、特に、３．３Ｖ電源によって動作され且つ５．０Ｖ入力許容値であるように設計されているＩＣ装置にとって特に有用である。図５における下側端部に沿って延在して示されている特別レール１０２は、好適には、チップ１００の角部近くにおいてその端部において接続されている同一のバイアス回路Ｂを包含している。図５においては部分的にしか示されていない特別レール１０４及び１０６も、好適には、それらの端部において同一のバイアス回路Ｂを有している。チップ１００の内部は、大略参照番号１０８で示されている主機能回路が設けられている。主機能回路１０８は、メモリ回路を包含する任意のタイプの集積回路とすることが可能であるが、好適には、ゲートアレイ又はその他のカスタム論理回路を有するものである。
【００２６】
次に、図６を参照すると、本発明に基づく過電圧保護回路が大略参照番号１１０で示している。回路１１０は、好適なチップレイアウトにおける４本の特別レールのうちの１本である特別レール１０２に対して適用した場合が示されている。特別レール１０２の端部におけるバイアス回路Ｂは高及び低電圧供給（源）ＶDD及びＶSSへ接続している。実際には長尺状の金属導体からなる高電圧レールは、参照番号１１２で示してあり、それはバイアス回路Ｂを高電圧供給（即ち、供給源）ＶDDへ接続させている。理解されるように、高電圧レール１１２は図５に示したＶDDボンディングパッドへ走行している。低電圧レールも長尺状の金属導体として実現されており、それは図６において参照番号１１４で示してある。低電圧レール１１４はチップ１００の全端部に沿って延在することが可能であり、且つ両端部において図５に示したようにＶSSボンディングパッドへ接続させることが可能である。理解されるように、図６は好適な過電圧保護回路１１０の簡単化した概略図であり、実際のチップレイアウトにおいては、高及び低電圧レールのより複雑な経路構成が与えられる。
【００２７】
図６は低電圧レール１１４をそれぞれの入力ボンディングパッドＰへ接続しているダイオードＤ1、及び各入力ボンディングパッドＰを特別レール１０２へ接続しているダイオードＤSを示している。各入力ボンディングパッドＰは、ボンディングパッドＰとそれぞれのダイオードＤSのアノードとの間のノードにおいて接続されている長尺状の信号線１５０を介してそれぞれのレシーバ回路１１６へ接続している。信号線１５０の長さは、高周波数インダクタＬを画定する複数個の屈曲部分を設けることによって、入力ボンディングパッドＰとそれぞれのレシーバ回路１１６との間の実際の距離よりも一層長いものとされている。
【００２８】
図６は二次元の模式図であるので、信号線１５０はボンディングパッドＰから特別レール１０２を横断して延在する長い直線状の部分を有するものと誤った印象を与える可能性がある。実際には、当業者によって理解されるように、本装置は多層構成で実現され、複数個のレベルの導電層が絶縁層によって分離されている。好適なチップレイアウトにおいては、特別レール１０２がダイオードＤSからなる行の上側に存在しており、且つ各信号線１５０の実質的に全長が図６に示した高周波数インダクタＬを形成する複数個の屈曲部分から構成されている。
【００２９】
次に、図７を参照して、好適なバイアス回路Ｂの詳細について説明するが、チップ上のこの様なバイアス回路の全てが好適には同一のものである。第一ＭＯＳトランジスタＴSが特別レール１０２と高電圧即ちＶDDレール１１２との間に接続している。トランジスタＴSはＰチャンネルトランジスタであって、そのソースはＶDDレールへ接続しており且つそのゲート、ドレイン及びＮウエルは特別レール１０２へ接続している。通常動作においては、トランジスタＴSは特別レールを実質的にＶDDへプルアップする。トランジスタＴSは、カソードを特別レール１０２へ接続し且つアノードを高電圧レール１１２へ接続したダイオードのように機能する。ダイオード接続したトランジスタＴSの順方向バイアスさせたＰＮ接合を介してのサブスレッシュホールド導通状態に起因して、特別レール１０２は、通常、ＶDD近くに充電される。
【００３０】
バイアス回路Ｂは、更に、特別レール１０２と低電圧ＶSSレール１１４との間に接続されている第二ＭＯＳトランジスタＴCを有している。トランジスタＴCは、そのドレインを特別レール１０２へ接続しており、且つそのソース及びＰウエルをＶSSレール１１４へ接続している。コンデンサＣ及び抵抗ＲBが特別レール１０２とＶSSレール１１４との間に直列接続している。トランジスタＴCのゲートが、コンデンサＣと抵抗ＲBとを相互接続するノード１２２を画定している。
【００３１】
ＥＳＤイベントが発生して、図７に示したように、入力ボンディングパッドＰにおいて迅速に上昇する極めて高い電圧が表われると、トランジスタＴCのスレッシュホールドを超えるゲート対ソース電圧を与える抵抗ＲBを具備するトランジスタＴCのドレイン対ソーストリガ電圧を迅速に超え、トランジスタＴCをして迅速にターンオンさせる。ターンオンしたすぐ後に、トランジスタＴCは図７に点線で示したＮＰＮバイポーラトランジスタＱCによって行われるようなバイポーラ動作モードへ入る。
【００３２】
コンデンサＣは、好適には、約２ｐＦであり且つ比較的高い絶縁破壊を有するように製造されている。抵抗ＲBは、好適には、３０ＫΩ乃至２００ＫΩの範囲内の抵抗値を有するポリシリコン抵抗である。抵抗ＲBの実際の抵抗値は、好適範囲内において可及的に低く選択され、従って通常動作期間中における特別レール１０２上のノイズが誤ってトランジスタＴCをトリガさせることがないように選択される。しかしながら、ＲBの抵抗値は、特別レール１０２がＥＳＤイベントのオンセット即ち開始時において７Ｖを超えて上昇する場合にトランジスタＴCを迅速にターンオンさせるように選択されねばならない。３．３Ｖ供給電圧で動作すべく設計されている技術水準のＩＣ装置は極めて薄いゲート酸化膜を有しており、従って、高度に過電圧に対して敏感である。この様な装置を保護するために使用される図７に示した好適なＥＳＤクランプにおいては、コンデンサＣ及び抵抗ＲBの値及びクランプ用トランジスタＴCの構成は、７．０乃至７．５Ｖの範囲内のトリガ電圧レベルを確保すべく選択される。
【００３３】
図８を参照すると、好適なレシーバ回路が点線１１６内に示されている。本発明の好適な過電圧保護回路は３．３Ｖ供給電圧から動作すべく設計されているので、レシーバ回路１１６は図４のレシーバ回路１６と幾分異なった構成を有している。レシーバ回路１１６はトランジスタＴ1及びＴ2から構成されるＣＭＯＳインバータを有しており、それらの共通ゲート接続部はインバータ入力ノード１５４を画定しており且つそれらの共通ドレイン接続部はインバータ出力ノード１５６を画定している。ＮチャンネルトランジスタＴ3及び抵抗Ｒ3はレシーバ入力ノード１５２とインバータ入力ノード１５４との間に直列接続されている。抵抗Ｒ3は、図４のレシーバ回路１６におけるそれに対応するものと同様に、好適には、約１００乃至１５０Ωの抵抗値を有しており、且つＶDDレールへ接続しているＮウエル内に設定されるＰ＋領域内において基板内に形成される。Ｐ＋抵抗領域とそのＮウエルとの間のＰＮ接合は、ＶDDレールへ接続しているダイオードＤ3を画定している。
【００３４】
図８に示したトランジスタＴ3は「ドロッピング（降下用）」トランジスタと呼ばれるものであって、その目的とするところは、より感度の高いトランジスタＴ1及びＴ2を保護するためにインバータ入力ノード１５４における電圧を減少させることである。トランジスタＴ3は、そのゲート及びそのソース及びドレイン領域の表面上における通常のサリサイド層を除去することによって、過電圧に対してより感度を低いものとさせている。
【００３５】
スタンダードの処理技術によれば、ポリシリコンゲートストリップの上表面上及びトランジスタソース及びドレイン領域のシリコン表面上に、極めて薄い層のチタンを付着形成し、且つそれをシリコンと高温で反応させることによって、通常、サリサイド層が設けられる。これは、サリサイドとして知られているものを発生させ、それは固有抵抗を低下させ且つ金属対シリコンコンタクトをより良好なものとさせる上で有用である。サリサイドの形成を防止するために、サリサイドを所望しない箇所のチップの部分の上に酸化物／窒化物マスクを形成する。次いで、チタン付着ステップを実施し、次いで高温反応ステップを実施する。次いで、酸化物／窒化物マスクの窒化物及び酸化物層を剥離する。この様にしてトランジスタＴ3を製造することにより、より良好なＥＳＤ免疫性が与えられる。なぜならば、サリサイド層は絶縁破壊に貢献するものとして知られているからである。
【００３６】
ＶDDレールとＣＭＯＳインバータとの間に直列して別のＰチャンネルトランジスタＴ4が設けられている。トランジスタＴ4のゲートは抵抗Ｒ4を介してレシーバ入力ノード１５２へ接続している。トランジスタＴ4のドレインはトランジスタＴ2のソースへ接続している。トランジスタＴ4のソース及びそのＮウエルはＶDDレールへ接続している。抵抗Ｒ4は、約１０ＫΩの抵抗値を有しており且つトランジスタＴ4のゲートを画定するストリップの一部とすることの可能なポリシリコンストリップ内に形成することが可能である。この様なポリシリコンストリップは、通常、低固有抵抗の導体であるが、抵抗Ｒ4を画定する部分は、上述した如く、サリサイド層を設けないことによって固有抵抗を増加させることが可能である。
【００３７】
ＰチャンネルトランジスタＴ4及び抵抗Ｒ4が、レシーバ回路１１６がＶDDレベルよりも幾分低い論理高信号を受取る場合に、ＣＭＯＳインバータ（Ｔ1及びＴ2）の完全なターンオフを確保するために本回路内に設けられている。この技術は従来のレシーバ回路において使用されている。当業者によって理解されるように、レシーバ回路１１６はスタンダードなＭＯＳ信号レベルにおいてレシーバ出力ノード１５６上に対応する反転信号を供給することによって、ＴＴＬ論理レベル信号に適切に応答することが可能なものでなければならない。業界スタンダードによれば、ＴＴＬ論理高信号は２．０乃至５．５Ｖの範囲内のものとすることが可能である。ＭＯＳＩＣ装置内において使用するためにこの様な信号を条件付けすることはレシーバ回路１１６の基本的な機能である。
【００３８】
サリサイド化されていないトランジスタであるＮチャンネルトランジスタＴ3はＣＭＯＳインバータのサリサイド化されているＮチャンネルトランジスタＴ1よりも過電圧に対して感度はより低い。サリサイド化されているＰチャンネルトランジスタＴ2及びＴ4はそれらのソース及びＮウエルをＶDDへ接続しているので、それらはサリサイド化されているＮチャンネルトランジスタＴ1よりもそれらのゲートへ印加される幾分より高い電圧に耐えることが可能である。図８のレシーバ回路１１６においては、ＶDDレールは３．３Ｖであり且つドロッピングトランジスタＴ3はインバータ入力ノード１５４へレシーバ入力ノード１５２に表われる電圧の２．７Ｖ（ＶDDよりも１個のスレッシュホールド下）を通過させるに過ぎない。従って、高感度のＮチャンネルトランジスタＴ1は２．７Ｖを超える安全余裕におけるゲート対ソース電圧に耐えることが必要であるに過ぎない。ＣＭＯＳインバータの高感度なＮチャンネルトランジスタＴ1を保護するためにトランジスタＴ3のようなドロッピングトランジスタを使用する技術は従来のレシーバにおいて使用されているものである。
【００３９】
好適な過電圧保護回路の重要な側面が図８において示されている。高周波数において実効性のある屈曲型インダクタＬが入力ボンディングパッドＰとレシーバ入力ノード１５２との間の信号線１５０に設けられている。更に、入力ボンディングパッドＰはダイオードＤSを介して図８においてＳＲとして示した特別レール１０２へ接続しており、一方図４の回路においては、入力ボンディングパッドＰはダイオードＤ2を介してＶDDレール１１２へ接続している。特別レールＳＲを組込むことによって、５．０Ｖ入力信号で３．３ＶのＩＣ装置を使用することを簡単化させている。なぜならば、この様な高い電圧信号がＶDDレールへ到達することを防止するからである。
【００４０】
再度図７を参照すると、高周波数インダクタＬが４個の横方向セグメントを有する屈曲部分を有するものとして示されており、それは入力ボンディングパッドＰとレシーバ回路１１６との間の直線信号線接続と比較した場合に、４個の横方向セグメントの長さの和だけ信号線１５０の実効長を増加させている。信号線１５０の実効長を、入力ボンディングパッドＰとレシーバ入力ノード１５２との間の距離を超える所望の長さへ増加させるために、任意の数の屈曲セグメントを使用することが可能である。信号線１５０の全長は、２００ミクロン乃至５００ミクロンの範囲内のものとすべきであり、好適な長さは約３００乃至４００ミクロンの間である。
【００４１】
高周波数インダクタＬは、単一の金属層における蛇行パターンで実現することが可能であり、又は多層金属層においての相互接続したセグメントによって実現することが可能である。インダクタの多層実現例は、発明者Ｃａｐｏｃａｌｌｉｅｔ  ａｌ．の１９９６年１２月６日付で出願した「集積回路において磁気回路を実現する方法（Ｍｅｔｈｏｄ  ｆｏｒ  Ｒｅａｌｉｚｉｎｇ  Ｍａｇｎｅｔｉｃ  Ｃｉｒｃｕｉｔｓ  ｉｎ  ａｎ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）」という名称の米国特許出願に記載されており、そこに記載されている技術は、二つの異なる金属レベルにおいて交互に一連のストリップを有しそれらが中間の絶縁層を介してビアで相互接続されているものを使用している。
【００４２】
低周波数においては、インダクタＬは入力ボンディングパッドＰとレシーバ回路１１６との間における短絡回路として表われる。しかしながら、ＥＳＤイベントの特性である極めて高い周波数においては（即ち、約５００メガヘルツからギガヘルツ範囲内）、インダクタＬは高インピーダンスとして作用し、レシーバ回路１１６がＥＳＤイベントのオンセット即ち開始時における特性である極めて高い電圧を見ることを防止し、それはトランジスタＴCのターンオンの前に発生する。トランジスタＴCがターンオンすると、入力ボンディングパッドＰとＶSSレール１１４との間に低インピーダンス経路が与えられる。従って、その長さに比例するインダクタＬに対して適切な値を選択することによって、レシーバ回路１１６はＥＳＤイベントのオンセット即ち開始時とトランジスタＴCのターンオンとの間の非常に短い時間期間中において潜在的に損傷を発生することのある過電圧を受けることはない。
【００４３】
レシーバ回路１１６の最大周波数応答は、高速ＩＣ装置において使用する場合に高々約２００メガヘルツの場合がある。従って、インダクタＬの長さは、２００メガヘルツまでの信号を減衰させるものではないがより高い周波数においての信号を減衰させ始めるようなインダクタンスを与えるように選択される。そのインダクタンス値はレシーバ回路の最大周波数応答の約２倍において開始する周波数においては顕著な減衰降下を与えるように選択すべきである。最大周波数応答が２００メガヘルツである技術水準のＩＣ装置の場合には、インダクタＬのインダクタンスはＥＳＤイベント期間中に発生する非常に高い周波数においての過電圧からレシーバ回路を保護する上で効果的なものとするために、約４００メガヘルツにおいて回避する周波数に対して顕著な減衰降下を有し始めるように選択すべきである。この目的のためには、１０分の数ナノヘンリ（ｎＨ）のインダクタンスが適切である。
【００４４】
本発明の過電圧保護回路は、３．３Ｖ供給電圧で動作すべく設計されている集積回路装置において効果的な適用を有している。この様な装置においては、入力ボンディングパッドをダイオードＤ2を介して図１の従来回路において示したようにＶDDレール１２へ接続した場合には、ボンディングパッドＰ上で受取られる５Ｖとなる可能性のある入力信号がダイオードＤ2をターンオンさせる。この様な５Ｖ入力信号はＶDDレール１２を介して外部電力供給源への低インピーダンス経路を見つけ、ボンディングパッドを介してのこの様な高い電流の流れがボンディングパッドへ接続している小さな金のワイヤを溶融させる可能性がある。入力ボンディングパッド及びＶDD供給電圧上で発生する電圧間のこの様な不均衡のために、その他の潜在的な損傷が発生する可能性がある。
【００４５】
対照的に、図６に示した本発明回路は、入力ボンディングパッドＰをダイオードＤSを介して特別レール１０２へ接続しており、それは、何ら損傷を発生することなしに、ＶDD供給電圧を超える電圧へプルアップさせることが可能である。図７から理解されるように、トランジスタＴSは、特別レール１０２がＶDDレール１１２に表われる電圧よりも一層高い電圧へプルアップされるや否や、ターンオフする。更に、特別レール１０２を比較的迅速に５Ｖへプルアップさせることは、トランジスタＴCをターンオンさせるのに十分なものではない。なぜならば、それは比較的高いターンオンスレッシュホールド電圧を有しているからである。従って、入力ボンディングパッドＰへ印加される５Ｖにおける高論理レベルがバイアス回路Ｂを過電圧保護モードへトリガさせレシーバ回路１１６による入力信号の正しい解釈と干渉する危険性はない。
【００４６】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】  従来の過電圧保護回路の一部を示した概略図。
【図２】  図１の回路の副回路を示した概略図。
【図３】  本発明を実現するのに有用な可能性のあるＥＳＤ堅牢トランジスタを与えるべく特に製造された従来のトランジスタの概略断面図。
【図４】  図１の回路の別の副回路を示した概略図。
【図５】  本発明の特徴を示した半導体チップの一部の概略平面図。
【図６】  本発明に基づいて構成された回路の概略図。
【図７】  図６の回路の副回路を示した概略図。
【図８】  図６の回路の別の副回路を示した概略図。
【符号の説明】
１００  半導体チップ
１０２，１０４，１０６  特別レール
１０８  主機能回路
１１０  過電圧保護回路
１１２  高電圧レール
１１４  低電圧レール
１１６  レシーバ回路
１５０  信号線
Ｂ  バイアス回路
Ｄ  ダイオード
Ｐ  入力ボンディングパッド
【図１】
0004198222.tif 000002
【図２】
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【図３】
0004198222.tif 000004
【図４】
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【図５】
0004198222.tif 000006
【図６】
0004198222.tif 000007
【図７】
0004198222.tif 000008
【図８】
0004198222.tif 000009