(57)【特許請求の範囲】
【請求項１】
半導体基板上に多孔質層を形成する工程と、
上記多孔質層上に単結晶半導体層を形成する工程と、
上記単結晶半導体層に第１の二次元回路素子を形成する工程と、
上記半導体基板から上記第１の二次元回路素子を剥離し、他の基板上に転写する工程と、
上記第１の二次元回路素子を第２の二次元回路素子と張り合わせる工程とを有する
ことを特徴とする三次元回路素子の製造方法。
【請求項２】
上記半導体基板を陽極化成することにより上記多孔質層を形成するようにしたことを特徴とする請求項１記載の三次元回路素子の製造方法。
【請求項３】
上記第１の二次元回路素子の表面に上記他の基板を接着した後、上記半導体基板に超音波を照射し、および／または、上記半導体基板と上記他の基板とに互いに逆方向の引っ張り応力を生じさせ、および／または、上記半導体基板と上記他の基板とを冷却することにより、上記第１の二次元回路素子を上記半導体基板から剥離するようにしたことを特徴とする請求項１記載の三次元回路素子の製造方法。
【請求項４】
上記単結晶半導体層が単結晶シリコン層であることを特徴とする請求項１記載の三次元回路素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、三次元回路素子およびその製造方法に関する。
【０００２】
【従来の技術】
従来、三次元回路素子の研究開発は、二次元ＩＣを積層し、立体化することにより、▲１▼層数の増加による高集積化、高密度化、▲２▼配線長の減少、負荷容量の低減による素子の高速動作化、▲３▼多数の微細スルーホールを介した層間の同時信号伝達（並列信号処理）、▲４▼異種デバイスの一体化（多機能化）、を目指して行われてきた。そして、この三次元回路素子を実現するため、二次元ＩＣを多層に積層するためのＳＯＩ（Silicon-on-Insulator）技術や多層配線技術などが開発されてきた。しかしながら、従来の再結晶化などによるＳＯＩ技術では、ＳＯＩを多層に積層した場合、第１層目、第２層目と上層になるにつれてＳＯＩの結晶性が劣化していくため、このＳＯＩ技術による三次元回路素子を実用化することは実際上困難であった。また、ＳＯＩを一層ずつ積層していくことから、三次元回路素子を製造するのに多大な時間がかかり、コストパフォーマンスが大変悪かった。
【０００３】
一方、三次元回路素子を実現するための技術として、ＣＵＢＩＣ（Cumulatively Bonded IC）技術と呼ばれる技術も開発されている。このＣＵＢＩＣ技術は、デバイス張り合わせ技術の一種であり、特に、薄膜状のＩＣ層を張り合わせ単位に使用することに特徴がある。図１１〜図１６に従来のＣＵＢＩＣ技術による三次元ＬＳＩの製造方法の一例を示す。
【０００４】
この従来のＣＵＢＩＣ技術による三次元ＬＳＩの製造方法においては、まず、図１１に示すように、ＬＳＩプロセスにより単結晶シリコン基板１０１上に二次元ＬＳＩ１０２を形成する。この二次元ＬＳＩ１０２において、符号１０３は素子分離用酸化膜、１０４はＭＯＳＦＥＴ、１０５は多結晶シリコン配線、１０６は層間絶縁膜、１０６ａはビアホール、１０７は表面金属配線、１０８は層間絶縁膜、１０８ａはビアホール、１０９はタングステンバンプを示す。この後、層間絶縁膜１０８の表面に接着剤１１０を塗布し、支持基板１１１を接着する。
【０００５】
次に、図１２に示すように、単結晶シリコン基板１０１を裏面側から選択ポリッシング技術により素子分離用酸化膜１０３を研磨ストッパーとして研磨して薄化し、単結晶シリコン層１１１を形成する。
【０００６】
次に、図１３に示すように、素子分離用酸化膜１０３に多結晶シリコン配線１０５に達するスルーホール１１２を形成した後、このスルーホール１１２を通じて多結晶シリコン配線１０５にコンタクトした裏面金属配線１１３を分離用酸化膜１０３上に形成する。次に、二次元ＬＳＩ１０２の裏面にポリイミド１１４をコーティングする。次に、このポリイミド１１４にコンタクトホール１１４ａを形成した後、このコンタクトホール１１４ａ内にＡｕ／Ｉｎプール１１５を形成する。
【０００７】
一方、図１４に示すように、別の単結晶シリコン基板１１６にＬＳＩプロセスにより二次元ＬＳＩ１１７を形成する。この二次元ＬＳＩ１１７において、符号１１８は素子分離用酸化膜、１１９はＭＯＳＦＥＴ、１２０は多結晶シリコン配線、１２１は層間絶縁膜、１２１ａはビアホール、１２２は表面金属配線、１２３は層間絶縁膜、１２３ａはビアホール、１２４はタングステンバンプを示す。この後、層間絶縁膜１２３の表面にポリイミド１２５をコーティングする。
【０００８】
次に、図１５に示すように、図１３に示す二次元ＬＳＩ１０２の裏面を図１４に示す二次元ＬＳＩ１１７の表面にポリイミド１１４、１２５により接着し、張り合わせる。このとき、タングステンバンプ１２４がＡｕ／Ｉｎプール１１５にコンタクトするように位置合わせし、この状態でＡｕ／Ｉｎプール１１５が溶融する温度、例えば３５０℃程度に加熱し、さらに加圧する。これによって、タングステンバンプ１２４とＡｕ／Ｉｎプール１１５とが電気的に接続される。
【０００９】
この後、支持基板１１１を研磨またはエッチングにより除去する。これによって、図１６に示すように、二層の二次元ＬＳＩ１０２、１１１７が積層された構造の目的とする三次元ＬＳＩが完成する。
【００１０】
このＣＵＢＩＣ技術による三次元ＬＳＩの製造方法によれば、複数の単結晶シリコン基板に二次元ＬＳＩを同時並行的に形成し、これらの二次元ＬＳＩを低温（３５０℃程度）で順次張り合わせていくため、二層以上の二次元ＬＳＩを積層した多層構造の三次元ＬＳＩを効率よく製造することができる。
【００１１】
【発明が解決しようとする課題】
しかしながら、上述の従来のＣＵＢＩＣ技術による三次元ＬＳＩの製造方法では、単結晶シリコン基板１０１を薄化するために素子分離用酸化膜１０３を研磨ストッパとする選択ポリッシング技術を用いるので、薄化により得られる単結晶シリコン層１１１の厚さはこの素子分離用酸化膜１０３の厚さによってほぼ決定される。ところが、この素子分離用酸化膜１０３の厚さは通常１μｍ以下であるので、１μｍ以上の厚さの単結晶シリコンが必要な二次元ＬＳＩ、例えば、ＣＣＤ、ＭＯＳ型撮像素子あるいはトレンチ型キャパシタをメモリセルに用いたＤＲＡＭをこのＣＵＢＩＣ技術により形成することはできない。また、このＣＵＢＩＣ技術では、二次元ＬＳＩの層数だけの単結晶シリコン基板と（層数−１）の数だけの支持基板が必要であることなどにより材料費が高くつき、三次元ＬＳＩの製造コストが高くなってしまうという問題がある。
【００１２】
したがって、この発明の目的は、ＣＣＤやＭＯＳ型撮像素子やトレンチ型キャパシタをメモリセルに用いたＤＲＡＭなどを含む三次元回路素子を低コストで製造することができる三次元回路素子の製造方法を提供することにある。
【００１３】
この発明の他の目的は、ＣＣＤやＭＯＳ型撮像素子やトレンチ型キャパシタをメモリセルに用いたＤＲＡＭなどを含ませることができる三次元回路素子を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の発明による三次元回路素子の製造方法は、
半導体基板上に多孔質層を形成する工程と、
多孔質層上に単結晶半導体層を形成する工程と、
単結晶半導体層に第１の二次元回路素子を形成する工程と、
半導体基板から第１の二次元回路素子を剥離し、他の基板上に転写する工程と、
第１の二次元回路素子を第２の二次元回路素子と張り合わせる工程とを有する
ことを特徴とするものである。
【００１５】
この第１の発明においては、典型的には、半導体基板を陽極化成することにより多孔質層を形成する。また、例えば、第１の二次元回路素子の表面に他の基板（支持基板）を接着した後、半導体基板に超音波を照射し、および／または、半導体基板と他の基板とに互いに逆方向の引っ張り応力を生じさせ、および／または、半導体基板と他の基板とを冷却することにより、第１の二次元回路素子を半導体基板から剥離する。他の基板としては、例えばシリコン基板や石英基板などを用いることができる。
【００１６】
この発明の第２の発明による三次元回路素子は、
複数の二次元回路素子が積層されて構成された三次元回路素子において、
第２層目以上の二次元回路素子の少なくとも一つが１μｍ以上の厚さを有する単結晶半導体層に形成されている
ことを特徴とするものである。
【００１７】
この発明において、三次元回路素子を構成する最下層、すなわち第１層目の二次元回路素子は、半導体基板に形成されたものであっても、半導体基板上に多孔質層を介して形成された単結晶半導体層に形成されたものであってもよい。
【００１８】
この発明において、三次元回路素子を構成する複数の二次元回路素子の機能や性能は、三次元回路素子に要求される機能や性能に応じて設計で決定される。この二次元回路素子の例をいくつか挙げると、ＤＲＡＭなどのメモリ、マイクロプロセッサ、Ａ／Ｄコンバータ、Ｄ／Ａコンバータ、光センサー、太陽電池などである。光センサーはＣＣＤやＭＯＳ型撮像素子などである。
【００１９】
この発明において、二次元回路素子がトレンチ型キャパシタをメモリセルに用いたＤＲＡＭである場合、このＤＲＡＭが形成される単結晶半導体層の厚さは例えば３μｍ程度またはそれ以上である。また、二次元回路素子がＭＯＳ型撮像素子である場合、このＭＯＳ型撮像素子が形成される単結晶半導体層の厚さは例えば１０μｍ程度またはそれ以上である。さらに、二次元回路素子がＣＣＤである場合、このＣＤＤが形成される単結晶半導体層の厚さは例えば２０μｍ程度またはそれ以上である。
【００２０】
この発明において、例えば、三次元回路素子の多機能化を目指し、イメージセンサと信号処理回路とを一体化する場合などには、最上層の二次元回路素子として、ＣＣＤやＭＯＳ型撮像素子などの光センサーを用いる。ここで、光センサーとしてＣＣＤを用い、さらにカラー化する場合には、カラーフィルタをＣＣＤ上に形成する必要がある。このカラーフィルタは、一般に、例えばＩｎ／Ａｕプールを用いて層間配線を行う際の温度（約３５０℃）に耐えられないので、すべての二次元回路素子を張り合わせた後、一時的に支持基板として用いた他の基板を除去し、ＣＣＤ表面を露出させ、その上にカラーフィルタを形成する。さらに、発電のために、最上層の二次元回路素子として太陽電池を用いてもよい。
【００２１】
この発明において、複数の二次元回路素子には、配線のみが形成された配線層が含まれることもある。この配線層の使用により、素子間配線長を短縮化することができるため、三次元回路素子の高速動作化を図ることができる。
【００２２】
この発明においては、二次元回路素子が形成される単結晶半導体層は、典型的には単結晶シリコン層であるが、ヒ化ガリウム（ＧａＡｓ）などの単結晶化合物半導体層であってもよい。同様に、半導体基板としては、シリコン基板のほか、リン化ガリウム（ＧａＰ）やヒ化ガリウム（ＧａＡｓ）などの化合物半導体基板を用いてもよい。
【００２３】
上述のように構成されたこの発明の第１の発明による三次元回路素子の製造方法によれば、半導体基板上に多孔質層を介して形成された単結晶半導体層に二次元回路素子を形成した後、多孔質層の部分で剥離を行うことにより薄膜状の二次元回路素子を形成することができるので、個々の二元回路素子を短時間で形成することができる。そして、これらの二次元回路素子を積層することにより三次元回路素子を短時間で製造することができる。また、単結晶半導体層の厚さを１μｍ以上とすることによりこの単結晶半導体層にＣＣＤやＭＯＳ型撮像素子やトレンチ型キャパシタをメモリセルに用いたＤＲＡＭなどを形成することができる。さらに、二次元回路素子の形成に用いた半導体基板は再利用することができるので、その分だけ三次元回路素子の製造コストの低減を図ることができる。
【００２４】
また、上述のように構成されたこの発明の第２の発明による三次元回路素子によれば、第２層目以上の二次元回路素子の少なくとも一つが１μｍ以上の厚さを有する単結晶半導体層に設けられていることにより、この単結晶半導体層に二次元回路素子としてＣＣＤやＭＯＳ型撮像素子やトレンチ容量を用いたＤＲＡＭなどを形成することができる。
【００２５】
【発明の実施の形態】
以下、この発明の一実施形態について図面を参照しながら説明する。なお、実施形態の全図において、同一または対応する部分には同一の符号を付す。
【００２６】
図１〜図１０は、この発明の一実施形態による三次元超ＬＳＩの製造方法を示す。
【００２７】
この実施形態においては、まず、図１に示すように、単結晶シリコン基板１を用意する。この単結晶シリコン基板１は、次に述べる陽極化成によりその上に多孔質シリコン層を形成する観点からは、ｐ型であることが望ましいが、ｎ型であっても、条件設定によっては多孔質シリコン層を形成することが可能である。この単結晶シリコン基板１の抵抗率は、好適には０．０１〜０．０２Ω・ｃｍである。
【００２８】
次に、図２に示すように、単結晶シリコン基板１の表面に陽極化成法により多孔質シリコン層２を形成する。この場合、この多孔質シリコン層２の形成は、三段階に分けて行う。すなわち、まず、第一段階として、多孔質シリコン層２上に結晶性の良好なエピタキシャル層を形成することができるようにするため、例えば０．５〜３ｍＡ／ｃｍ2 程度の電流密度で例えば８分間陽極化成を行うことにより、多孔率が小さい多孔質シリコン層を形成する。次に、第二段階として、例えば３〜２０ｍＡ／ｃｍ2 程度の電流密度で例えば８分間陽極化成を行うことにより、多孔率が中程度の多孔質シリコン層を形成する。次に、第三段階として、例えば４０〜３００ｍＡ／ｃｍ2 程度の電流密度で例えば数秒間陽極化成を行うことにより、多孔率が大きい多孔質シリコン層を形成する。この第三段階の陽極化成時に、多孔質シリコン層２内に分離層形成の起源となる多孔率が非常に大きい多孔質シリコン層２ａが薄く形成される。なお、この第三段階の陽極化成においては、例えば３秒間陽極化成を行う場合、１秒間電流を流したら陽極化成を停止し、しばらく時間が経過した後、同じ電流密度でまた１秒間電流を流したら陽極化成を停止し、またしばらく時間が経過した後に、再び同じ電流密度で１秒間電流を流して陽極化成を行ってもよい。これらの陽極化成において、陽極化成溶液としては、例えば、ＨＦ：Ｃ2 Ｈ5 ＯＨ＝１：１のものを用いる。この多孔質シリコン層２の厚さは、単結晶シリコン基板１を繰り返し使用する観点からは、この単結晶シリコン基板１の厚さの減少を少なくし、使用可能回数を多くするために、可能な限り薄くすることが望ましく、好適には２〜１５μｍに選ばれ、例えば８μｍ程度に選ばれる。
【００２９】
次に、例えば、１１００℃で３０分間水素アニールを行うことにより、多孔質シリコン層２の表面に存在する穴（図示せず）をふさぐ。この後、図３に示すように、多孔質シリコン層２上に、例えばＳｉＨ4 やＳｉＣｌ4 などを原料ガスとして用いたＣＶＤ法により、例えば１０７０℃で、ｐ型またはｎ型の単結晶シリコン層３をエピタキシャル成長させる。この単結晶シリコン層３の厚さは、この単結晶シリコン層３に形成する二次元ＬＳＩに応じて選ばれるが、好適には、１〜３０μｍに選ばれる。また、単結晶シリコン層３の不純物濃度は、好適には、例えば約１０14〜１０17／ｃｍ3 に選ばれる。場合によっては、デバイスの性能を向上させるため、この単結晶シリコン層３の不純物濃度を層内で変化させてもよい。
【００３０】
上述の水素アニールとエピタキシャル成長とを行っている間に、多孔質シリコン層２中のシリコン原子が移動して再配列する結果、この多孔質シリコン層２中の多孔率が大きい多孔質シリコン層２ａは、引っ張り強度が著しく低い層、すなわち分離層となる。
【００３１】
次に、図４に示すように、単結晶シリコン層３をＬＳＩの基板と見なしてＬＳＩプロセスにより第一層目の二次元ＬＳＩ４を形成する。この二次元ＬＳＩ４において、符号５は素子分離用酸化膜、６はＭＯＳＦＥＴ、７は多結晶シリコン配線、８は層間絶縁膜、８ａはビアホール、９は表面金属配線、１０は層間絶縁膜を示す。
【００３２】
次に、図５に示すように、二次元ＬＳＩ４の表面にポリイミド１１をコーティングし、シリコン基板のような支持基板１２を接着する。
【００３３】
次に、図６に示すように、単結晶シリコン基板１から二次元ＬＳＩ４を剥離する。具体的には、例えば水やエタノールなどの溶液中に単結晶シリコン基板１を浸した状態で、例えば周波数２５ｋＨｚ、電力６００Ｗの超音波を照射し、この超音波のエネルギーにより、分離層としての多孔質シリコン層２ａの剥離強度を弱め、この多孔質シリコン層２ａの部分で単結晶シリコン基板１を剥離する。あるいは、支持基板１２と単結晶シリコン基板１とに互いに逆方向に引っ張り応力を生じさせることにより、分離層としての多孔質シリコン層２ａの部分で単結晶シリコン基板１を剥離する。あるいは、単結晶シリコン基板１と支持基板１２とを、例えば液体窒素から蒸発させた低温の窒素ガスを吹き付けることにより冷却し、単結晶シリコン基板１と支持基板１２との熱収縮の差によるずれ応力を生じさせることにより、分離層としての多孔質シリコン層２ａの部分で単結晶シリコン基板１を剥離する。あるいは、これらの三種類の方法のうちの二つまたは三つを組み合わせることにより、分離層としての多孔質シリコン層２ａの部分で単結晶シリコン基板１を剥離してもよい。
【００３４】
次に、図７に示すように、剥離した二次元ＬＳＩ４の裏面の単結晶シリコン層３および素子分離用酸化膜５に、多結晶シリコン配線７に達するスルーホール１３を形成し、このスルーホール１３内に酸化膜１４を形成し、この酸化膜１４を部分的にエッチング除去して多結晶シリコン配線７を再び露出させ、この多結晶シリコン配線７とコンタクトする裏面金属配線１５を形成し、さらにポリイミド１６をコーティングした後、スルーホール１３内の裏面金属配線１５の凹部にＡｕ／Ｉｎプール１７を形成する。
【００３５】
一方、図８に示すように、別の単結晶シリコン基板２１上に上述と同様にして多孔質シリコン層２２および単結晶シリコン層２３を形成し、この単結晶シリコン層２３に二次元ＬＳＩ２４を形成する。この二次元ＬＳＩ２４において、符号２５は素子分離用酸化膜、２６はＭＯＳＦＥＴ、２７は多結晶シリコン配線、２８は層間絶縁膜、２８ａはビアホール、２９は表面金属配線、３０は層間絶縁膜、３０ａはビアホール、３１はタングステンプラグを示す。
【００３６】
次に、図９に示すように、図８に示す二次元ＬＳＩ２４の表面に図７に示す二次元ＬＳＩ４の裏面をポリイミド１６、３０により接着し、張り合わせる。
【００３７】
次に、上述と同様にして単結晶シリコン基板２１から二次元ＬＳＩ４、２４を剥離する。この後、あらかじめ形成された別の二次元ＬＳＩの表面に二次元ＬＳＩ２４の裏面を接着し、張り合わせる。
【００３８】
次に、剥離した二次元ＬＳＩ２４の裏面の単結晶シリコン層２３および素子分離用酸化膜２５に、多結晶シリコン配線２７に達するスルーホール３２を形成し、このスルーホール３２内に酸化膜３３を形成し、この酸化膜３３を部分的にエッチング除去して多結晶シリコン配線２７を再び露出させ、この多結晶シリコン配線２７とコンタクトする裏面金属配線３４を形成し、さらにポリイミド３５をコーティングした後、スルーホール３２内の裏面金属配線３４の凹部にＡｕ／Ｉｎプール３６を形成する。
【００３９】
このようにして、単結晶シリコン層に形成された薄膜状の二次元ＬＳＩを必要な層数だけ順次張り合わせた後、最後に張り合わされた二次元ＬＳＩの裏面に、図１０に示すように、単結晶シリコン基板３７に形成された二次元ＬＳＩ３８の表面を張り合わせる。この二次元ＬＳＩ３８において、符号３９は素子分離用酸化膜、４０はＭＯＳＦＥＴ、４１は多結晶シリコン配線、４２は層間絶縁膜、４２ａはビアホール、４３は表面金属配線、４４は層間絶縁膜、４４ａはビアホール、４５はタングステンプラグを示す。この後、支持基板１１を研磨またはエッチングにより除去し、目的とする三次元超ＬＳＩを完成させる。
以上のように、この実施形態によれば、単結晶シリコン基板１上に多孔質シリコン層２を介して単結晶シリコン層３を形成し、この単結晶シリコン層３に二次元ＬＳＩを形成した後、多孔質シリコン層２の部分で剥離を行うことにより薄膜状の二次元ＬＳＩを短時間で容易に形成することができる。そして、このようにして、必要な数の薄膜状の二次元ＬＳＩを張り合わせた後、これらの二次元ＬＳＩを単結晶シリコン基板３７に形成された二次元ＬＳＩ３８と張り合わせることにより、所望の層数の二次元ＬＳＩからなる三次元超ＬＳＩを短時間で製造することができる。
【００４０】
また、単結晶シリコン基板１は、その表面に形成された多孔質シリコン層２を除去することにより、再び図１に示す状態になるので、再度図２に示す工程を実行することができる。すなわち、単結晶シリコン基板１の再利用が可能であるので、その分だけ薄膜単結晶シリコン太陽電池の低コスト化を図ることができる。具体的には、例えば、多孔質シリコン層２の厚さが８μｍ、単結晶シリコン基板１を再使用するための研磨により除去される厚さが３μｍ程度であるとすると、薄膜単結晶シリコン太陽電池の製造の１サイクルで減少する単結晶シリコン基板１の厚さは１１μｍである。したがって、単結晶シリコン基板１を１０回使用しても、単結晶シリコン基板１の厚さの減少は１１０μｍに過ぎないため、通常は単結晶シリコン基板１を少なくとも１０回は使用することが可能である。なお、単結晶シリコン基板１の表面に形成された多孔質シリコン層２の除去はエッチングや電解研磨などにより行うことができる。この多孔質シリコン層２を電解研磨により除去する場合の条件の一例を挙げると、電解研磨溶液にＨＦ濃度が低い溶液、例えばＨＦ：Ｃ2 Ｈ5 ＯＨ＝１：１のものを用いたときには、電流密度を４００ｍＡ／ｃｍ2 程度とする。
【００４１】
以上により、高集積、高密度、高速動作、さらに並列信号処理および多機能化が可能な高性能の三次元超ＬＳＩを低コストで製造することができる。
【００４２】
以上、この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【００４３】
例えば、上述の実施形態においては、最下層、すなわち第１層目の二次元ＬＳＩ３３は単結晶シリコン基板３２に形成されたものであるが、第２層目以上の二次元ＬＳＩと同様に、単結晶シリコン層に形成された薄膜状の二次元ＬＳＩであってもよい。
【００４４】
【発明の効果】
以上説明したように、この発明による三次元回路素子の製造方法によれば、単結晶半導体層の厚さを１μｍ以上とすることによりこの単結晶半導体層にＣＣＤやＭＯＳ型撮像素子やトレンチ型キャパシタをメモリセルに用いたＤＲＡＭなどを形成することができ、また、個々の二次元回路素子を短時間で形成することができ、しかも、二次元回路素子の形成に用いた単結晶基板は再利用することができるので、ＣＣＤやＭＯＳ型撮像素子やトレンチ型キャパシタをメモリセルに用いたＤＲＡＭなどを含む三次元回路素子を低コストで製造することができる。
【００４５】
また、この発明による三次元回路素子によれば、第２層目以上の二次元回路素子の少なくとも一つが１μｍ以上の厚さを有する単結晶半導体層に設けられていることにより、ＣＣＤやＭＯＳ型撮像素子やトレンチ型キャパシタをメモリセルに用いたＤＲＡＭなどを含む三次元回路素子を実現することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態による三次元超ＬＳＩの製造方法を説明するための断面図である。
【図２】この発明の一実施形態による三次元超ＬＳＩの製造方法を説明するための断面図である。
【図３】この発明の一実施形態による三次元超ＬＳＩの製造方法を説明するための断面図である。
【図４】この発明の一実施形態による三次元超ＬＳＩの製造方法を説明するための断面図である。
【図５】この発明の一実施形態による三次元超ＬＳＩの製造方法を説明するための断面図である。
【図６】この発明の一実施形態による三次元超ＬＳＩの製造方法を説明するための断面図である。
【図７】この発明の一実施形態による三次元超ＬＳＩの製造方法を説明するための断面図である。
【図８】この発明の一実施形態による三次元超ＬＳＩの製造方法を説明するための断面図である。
【図９】この発明の一実施形態による三次元超ＬＳＩの製造方法を説明するための断面図である。
【図１０】この発明の一実施形態による三次元超ＬＳＩの製造方法を説明するための断面図である。
【図１１】従来のＣＵＢＩＣ技術による三次元ＩＣの製造方法を説明するための断面図である。
【図１２】従来のＣＵＢＩＣ技術による三次元ＩＣの製造方法を説明するための断面図である。
【図１３】従来のＣＵＢＩＣ技術による三次元ＩＣの製造方法を説明するための断面図である。
【図１４】従来のＣＵＢＩＣ技術による三次元ＩＣの製造方法を説明するための断面図である。
【図１５】従来のＣＵＢＩＣ技術による三次元ＩＣの製造方法を説明するための断面図である。
【図１６】従来のＣＵＢＩＣ技術による三次元ＩＣの製造方法を説明するための断面図である。
【符号の説明】
１、２１、３７・・・単結晶シリコン基板、２、２ａ、２２、２２ａ・・・多孔質シリコン層、３、２３・・・単結晶シリコン層、４、２４、３８・・・二次元ＬＳＩ、５、２５、３９・・・素子分離用酸化膜、６、２６、４０・・・ＭＯＳＦＥＴ、１１、１６・・・ポリイミド、１２・・・支持基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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