(57)【特許請求の範囲】
【請求項１】
複数のソース線、複数のゲイト線および複数のＴＦＴを含んで構成される画素マトリクス回路と、
前記ソース線を駆動するソース線ドライバー回路および前記ゲイト線を駆動するゲイト線ドライバー回路を含むドライバー回路と、
前記ドライバー回路を駆動するために必要な信号および前記画素マトリクス回路に伝達される画像情報を含む信号を処理するロジック回路と、を同一基板上に配置して構成されるアクティブマトリクスディスプレイにおいて、
前記画素マトリクス回路、ドライバー回路およびロジック回路は、非晶質シリコン膜に金属元素を添加して結晶化した後、Ｃｌ、Ｆ、Ｂｒから選ばれた一種または複数種類の元素を含む雰囲気中で加熱処理を行って、前記金属元素を低減させた結晶性を有するシリコン薄膜を用いた複数のＴＦＴで構成され、
前記シリコン薄膜中の前記金属元素の濃度は１×１０１７ａｔｏｍｓ／ｃｍ３以下であり、
前記シリコン薄膜中の前記Ｃｌ、Ｆ、Ｂｒから選ばれた一種または複数種類の元素の濃度は１×１０１５〜１×１０２０ａｔｏｍｓ／ｃｍ３であり、
前記シリコン薄膜は、互いに概略平行に、かつ、方向性をもって成長した複数の棒状または偏平棒状結晶が集合してなる結晶構造を有していることを特徴とするアクティブマトリクスディスプレイ。
【請求項２】
複数のソース線、複数のゲイト線および複数のＴＦＴを含んで構成される画素マトリクス回路と、
前記ソース線を駆動するソース線ドライバー回路および前記ゲイト線を駆動するゲイト線ドライバー回路を含むドライバー回路と、
前記ドライバー回路を駆動するために必要な信号および前記画素マトリクス回路に伝達される画像情報を含む信号を処理するロジック回路と、を同一基板上に配置して構成されるアクティブマトリクスディスプレイにおいて、
前記画素マトリクス回路、ドライバー回路およびロジック回路は、非晶質シリコン膜に金属元素を添加して結晶化した後、Ｃｌ、Ｆ、Ｂｒから選ばれた一種または複数種類の元素を含む雰囲気中で加熱処理を行って、前記金属元素を低減させた結晶性を有するシリコン薄膜を用いた複数のＴＦＴで構成され、
前記シリコン薄膜中の前記金属元素の濃度は１×１０１７ａｔｏｍｓ／ｃｍ３以下であり、
前記シリコン薄膜中の前記Ｃｌ、Ｆ、Ｂｒから選ばれた一種または複数種類の元素の濃度は１×１０１５〜１×１０２０ａｔｏｍｓ／ｃｍ３であり、
前記シリコン薄膜を構成する棒状または偏平棒状結晶の内部は結晶格子が連続的に連なっていることを特徴とするアクティブマトリクスディスプレイ。
【請求項３】
複数のソース線、複数のゲイト線および複数のＴＦＴを含んで構成される画素マトリクス回路と、
前記ソース線を駆動するソース線ドライバー回路および前記ゲイト線を駆動するゲイト線ドライバー回路を含むドライバー回路と、
前記ドライバー回路を駆動するために必要な信号および前記画素マトリクス回路に伝達される画像情報を含む信号を処理するロジック回路と、を同一基板上に配置して構成されるアクティブマトリクスディスプレイにおいて、
前記画素マトリクス回路、ドライバー回路およびロジック回路は、非晶質シリコン膜に金属元素を添加して結晶化した後、Ｃｌ、Ｆ、Ｂｒから選ばれた一種または複数種類の元素を含む雰囲気中で加熱処理を行って、前記金属元素を低減させた結晶性を有するシリコン薄膜を用いた複数のＴＦＴで構成され、
前記シリコン薄膜中の前記金属元素の濃度は１×１０１７ａｔｏｍｓ／ｃｍ３以下であり、
前記シリコン薄膜中の前記Ｃｌ、Ｆ、Ｂｒから選ばれた一種または複数種類の元素の濃度は１×１０１５〜１×１０２０ａｔｏｍｓ／ｃｍ３であり、
前記シリコン薄膜は、互いに概略平行に、かつ、方向性をもって成長した複数の棒状または偏平棒状結晶が集合してなる結晶構造を有し、
前記複数のＴＦＴのサブスレッショルド係数は、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに６０〜１００ｍＶ／ｄｅｃａｄｅであり、
前記複数のＴＦＴの電界効果移動度は、Ｎチャネル型ＴＦＴでは２００〜２５０ｃｍ２／Ｖｓであり、Ｐチャネル型ＴＦＴでは１５０〜２００ｃｍ２／Ｖｓであることを特徴とするアクティブマトリクスディスプレイ。
【請求項４】
複数のソース線、複数のゲイト線および複数のＴＦＴを含んで構成される画素マトリクス回路と、
前記ソース線を駆動するソース線ドライバー回路および前記ゲイト線を駆動するゲイト線ドライバー回路を含むドライバー回路と、
前記ドライバー回路を駆動するために必要な信号および前記画素マトリクス回路に伝達される画像情報を含む信号を処理するロジック回路と、を同一基板上に配置して構成されるアクティブマトリクスディスプレイにおいて、
前記画素マトリクス回路、ドライバー回路およびロジック回路は、非晶質シリコン膜に金属元素を添加して結晶化した後、Ｃｌ、Ｆ、Ｂｒから選ばれた一種または複数種類の元素を含む雰囲気中で加熱処理を行って、前記金属元素を低減させた結晶性を有するシリコン薄膜を用いた複数のＴＦＴで構成され、
前記シリコン薄膜中の前記金属元素の濃度は１×１０１７ａｔｏｍｓ／ｃｍ３以下であり、
前記シリコン薄膜中の前記Ｃｌ、Ｆ、Ｂｒから選ばれた一種または複数種類の元素の濃度は１×１０１５〜１×１０２０ａｔｏｍｓ／ｃｍ３であり、
前記シリコン薄膜を構成する棒状または偏平棒状結晶の内部は結晶格子が連続的に連なっており、
前記複数のＴＦＴのサブスレッショルド係数は、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに６０〜１００ｍＶ／ｄｅｃａｄｅであり、
前記複数のＴＦＴの電界効果移動度は、Ｎチャネル型ＴＦＴでは２００〜２５０ｃｍ２／Ｖｓであり、Ｐチャネル型ＴＦＴでは１５０〜２００ｃｍ２／Ｖｓであることを特徴とするアクティブマトリクスディスプレイ。
【請求項５】
複数のソース線、複数のゲイト線および複数のＴＦＴを含んで構成される画素マトリクス回路と、
前記ソース線を駆動するソース線ドライバー回路および前記ゲイト線を駆動するゲイト線ドライバー回路を含むドライバー回路と、
前記ドライバー回路を駆動するために必要な信号および前記画素マトリクス回路に伝達される画像情報を含む信号を処理するロジック回路と、を同一基板上に配置して構成されるアクティブマトリクスディスプレイにおいて、
前記画素マトリクス回路、ドライバー回路およびロジック回路は、非晶質シリコン膜に金属元素を添加して結晶化した後、Ｃｌ、Ｆ、Ｂｒから選ばれた一種または複数種類の元素を含む雰囲気中で加熱処理を行って、前記金属元素を低減させた結晶性を有するシリコン薄膜を用いた複数のＴＦＴで構成され、
前記シリコン薄膜中の前記金属元素の濃度は１×１０１７ａｔｏｍｓ／ｃｍ３以下であり、
前記シリコン薄膜中の前記Ｃｌ、Ｆ、Ｂｒから選ばれた一種または複数種類の元素の濃度は１×１０１５〜１×１０２０ａｔｏｍｓ／ｃｍ３であり、
前記画素マトリクス回路及び前記ドライバー回路は動作電圧が１０Ｖを超え、且つ前記画素マトリクス回路を構成するＴＦＴのゲイト絶縁膜の膜厚は１００〜２００ｎｍであり、
前記ロジック回路は第１の回路及び第２の回路を有し、
前記第１の回路は駆動周波数が０．１〜０．５ＧＨｚであり、且つ前記第１の回路を構成するＴＦＴのチャネル長は０．５〜１．０μｍであり、
前記第２の回路は、駆動周波数が０．２〜２ＧＨｚであり、且つ前記第２の回路を構成するＴＦＴのチャネル長は０．１〜０．５μｍであることを特徴とするアクティブマトリクスディスプレイ。
【請求項６】
複数のソース線、複数のゲイト線および複数のＴＦＴを含んで構成される画素マトリクス回路と、
前記ソース線を駆動するソース線ドライバー回路および前記ゲイト線を駆動するゲイト線ドライバー回路を含むドライバー回路と、
前記ドライバー回路を駆動するために必要な信号および前記画素マトリクス回路に伝達される画像情報を含む信号を処理するロジック回路と、を同一基板上に配置して構成されるアクティブマトリクスディスプレイにおいて、
前記画素マトリクス回路、ドライバー回路およびロジック回路は、非晶質シリコン膜に金属元素を添加して結晶化した後、Ｃｌ、Ｆ、Ｂｒから選ばれた一種または複数種類の元素を含む雰囲気中で加熱処理を行って、前記金属元素を低減させた結晶性を有するシリコン薄膜を用いた複数のＴＦＴで構成され、
前記シリコン薄膜中の前記金属元素の濃度は１×１０１７ａｔｏｍｓ／ｃｍ３以下であり、
前記シリコン薄膜中の前記Ｃｌ、Ｆ、Ｂｒから選ばれた一種または複数種類の元素の濃度は１×１０１５〜１×１０２０ａｔｏｍｓ／ｃｍ３であり、
前記画素マトリクス回路及び前記ドライバー回路は動作電圧が１０Ｖを超え、且つ前記画素マトリクス回路を構成するＴＦＴのゲイト絶縁膜の膜厚は１００〜２００ｎｍでチャネル長は１．５〜２．５μｍであり、
前記ロジック回路は第１の回路及び第２の回路を有し、
前記第１の回路は駆動周波数が０．１〜０．５ＧＨｚであり、且つ前記第１の回路を構成するＴＦＴのゲイト絶縁膜の膜厚は４０〜６０ｎｍで、チャネル長は０．５〜１．０μｍであり、
前記第２の回路は、駆動周波数が０．２〜２ＧＨｚであり、且つ前記第２の回路を構成するＴＦＴのゲイト絶縁膜の膜厚は２０〜４０ｎｍで、チャネル長は０．１〜０．５μｍであることを特徴とするアクティブマトリクスディスプレイ。
【請求項７】
複数のソース線、複数のゲイト線および複数のＴＦＴを含んで構成される画素マトリクス回路と、
前記ソース線を駆動するソース線ドライバー回路および前記ゲイト線を駆動するゲイト線ドライバー回路を含むドライバー回路と、
前記ドライバー回路を駆動するために必要な信号および前記画素マトリクス回路に伝達される画像情報を含む信号を処理するロジック回路と、を同一基板上に配置したアクティブマトリクス基板と前記アクティブマトリクス基板に対向して配置される対向基板との間に液晶層を挟持した構成でなるアクティブマトリクスディスプレイにおいて、
前記画素マトリクス回路、ドライバー回路およびロジック回路は、非晶質シリコン膜に金属元素を添加して結晶化した後、Ｃｌ、Ｆ、Ｂｒから選ばれた一種または複数種類の元素を含む雰囲気中で加熱処理を行って、前記金属元素を低減させた結晶性を有するシリコン薄膜を用いた複数のＴＦＴで構成され、
前記シリコン薄膜中の前記金属元素の濃度は１×１０１７ａｔｏｍｓ／ｃｍ３以下であり、
前記シリコン薄膜中の前記Ｃｌ、Ｆ、Ｂｒから選ばれた一種または複数種類の元素の濃度は１×１０１５〜１×１０２０ａｔｏｍｓ／ｃｍ３であり、
前記シリコン薄膜は、互いに概略平行に、かつ、方向性をもって成長した複数の棒状または偏平棒状結晶が集合してなる結晶構造を有していることを特徴とするアクティブマトリクスディスプレイ。
【請求項８】
複数のソース線、複数のゲイト線および複数のＴＦＴを含んで構成される画素マトリクス回路と、
前記ソース線を駆動するソース線ドライバー回路および前記ゲイト線を駆動するゲイト線ドライバー回路を含むドライバー回路と、
前記ドライバー回路を駆動するために必要な信号および前記画素マトリクス回路に伝達される画像情報を含む信号を処理するロジック回路と、を同一基板上に配置したアクティブマトリクス基板と前記アクティブマトリクス基板に対向して配置される対向基板との間に液晶層を挟持した構成でなるアクティブマトリクスディスプレイにおいて、
前記画素マトリクス回路、ドライバー回路およびロジック回路は、非晶質シリコン膜に金属元素を添加して結晶化した後、Ｃｌ、Ｆ、Ｂｒから選ばれた一種または複数種類の元素を含む雰囲気中で加熱処理を行って、前記金属元素を低減させた結晶性を有するシリコン薄膜を用いた複数のＴＦＴで構成され、
前記シリコン薄膜中の前記金属元素の濃度は１×１０１７ａｔｏｍｓ／ｃｍ３以下であり、
前記シリコン薄膜中の前記Ｃｌ、Ｆ、Ｂｒから選ばれた一種または複数種類の元素の濃度は１×１０１５〜１×１０２０ａｔｏｍｓ／ｃｍ３であり、
前記シリコン薄膜を構成する棒状または偏平棒状結晶の内部は結晶格子が連続的に連なっていることを特徴とするアクティブマトリクスディスプレイ。
【請求項９】
複数のソース線、複数のゲイト線および複数のＴＦＴを含んで構成される画素マトリクス回路と、
前記ソース線を駆動するソース線ドライバー回路および前記ゲイト線を駆動するゲイト線ドライバー回路を含むドライバー回路と、
前記ドライバー回路を駆動するために必要な信号および前記画素マトリクス回路に伝達される画像情報を含む信号を処理するロジック回路と、を同一基板上に配置したアクティブマトリクス基板と前記アクティブマトリクス基板に対向して配置される対向基板との間に液晶層を挟持した構成でなるアクティブマトリクスディスプレイにおいて、
前記画素マトリクス回路、ドライバー回路およびロジック回路は、非晶質シリコン膜に金属元素を添加して結晶化した後、Ｃｌ、Ｆ、Ｂｒから選ばれた一種または複数種類の元素を含む雰囲気中で加熱処理を行って、前記金属元素を低減させた結晶性を有するシリコン薄膜を用いた複数のＴＦＴで構成され、
前記シリコン薄膜中の前記金属元素の濃度は１×１０１７ａｔｏｍｓ／ｃｍ３以下であり、
前記シリコン薄膜中の前記Ｃｌ、Ｆ、Ｂｒから選ばれた一種または複数種類の元素の濃度は１×１０１５〜１×１０２０ａｔｏｍｓ／ｃｍ３であり、
前記シリコン薄膜は、互いに概略平行に、かつ、方向性をもって成長した複数の棒状または偏平棒状結晶が集合してなる結晶構造を有し、
前記複数のＴＦＴのサブスレッショルド係数は、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに６０〜１００ｍＶ／ｄｅｃａｄｅであり、
前記複数のＴＦＴの電界効果移動度は、Ｎチャネル型ＴＦＴでは２００〜２５０ｃｍ２／Ｖｓであり、Ｐチャネル型ＴＦＴでは１５０〜２００ｃｍ２／Ｖｓであることを特徴とするアクティブマトリクスディスプレイ。
【請求項１０】
複数のソース線、複数のゲイト線および複数のＴＦＴを含んで構成される画素マトリクス回路と、
前記ソース線を駆動するソース線ドライバー回路および前記ゲイト線を駆動するゲイト線ドライバー回路を含むドライバー回路と、
前記ドライバー回路を駆動するために必要な信号および前記画素マトリクス回路に伝達される画像情報を含む信号を処理するロジック回路と、を同一基板上に配置したアクティブマトリクス基板と前記アクティブマトリクス基板に対向して配置される対向基板との間に液晶層を挟持した構成でなるアクティブマトリクスディスプレイにおいて、
前記画素マトリクス回路、ドライバー回路およびロジック回路は、非晶質シリコン膜に金属元素を添加して結晶化した後、Ｃｌ、Ｆ、Ｂｒから選ばれた一種または複数種類の元素を含む雰囲気中で加熱処理を行って、前記金属元素を低減させた結晶性を有するシリコン薄膜を用いた複数のＴＦＴで構成され、
前記シリコン薄膜中の前記金属元素の濃度は１×１０１７ａｔｏｍｓ／ｃｍ３以下であり、
前記シリコン薄膜中の前記Ｃｌ、Ｆ、Ｂｒから選ばれた一種または複数種類の元素の濃度は１×１０１５〜１×１０２０ａｔｏｍｓ／ｃｍ３であり、
前記シリコン薄膜を構成する棒状または偏平棒状結晶の内部は結晶格子が連続的に連なっており、
前記複数のＴＦＴのサブスレッショルド係数は、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに６０〜１００ｍＶ／ｄｅｃａｄｅであり、
前記複数のＴＦＴの電界効果移動度は、Ｎチャネル型ＴＦＴでは２００〜２５０ｃｍ２／Ｖｓであり、Ｐチャネル型ＴＦＴでは１５０〜２００ｃｍ２／Ｖｓであることを特徴とするアクティブマトリクスディスプレイ。
【請求項１１】
複数のソース線、複数のゲイト線および複数のＴＦＴを含んで構成される画素マトリクス回路と、
前記ソース線を駆動するソース線ドライバー回路および前記ゲイト線を駆動するゲイト線ドライバー回路を含むドライバー回路と、
前記ドライバー回路を駆動するために必要な信号および前記画素マトリクス回路に伝達される画像情報を含む信号を処理するロジック回路と、を同一基板上に配置したアクティブマトリクス基板と前記アクティブマトリクス基板に対向して配置される対向基板との間に液晶層を挟持した構成でなるアクティブマトリクスディスプレイにおいて、
前記画素マトリクス回路、ドライバー回路およびロジック回路は、非晶質シリコン膜に金属元素を添加して結晶化した後、Ｃｌ、Ｆ、Ｂｒから選ばれた一種または複数種類の元素を含む雰囲気中で加熱処理を行って、前記金属元素を低減させた結晶性を有するシリコン薄膜を用いた複数のＴＦＴで構成され、
前記シリコン薄膜中の前記金属元素の濃度は１×１０１７ａｔｏｍｓ／ｃｍ３以下であり、
前記シリコン薄膜中の前記Ｃｌ、Ｆ、Ｂｒから選ばれた一種または複数種類の元素の濃度は１×１０１５〜１×１０２０ａｔｏｍｓ／ｃｍ３であり、
前記画素マトリクス回路及び前記ドライバー回路は動作電圧が１０Ｖを超え、且つ前記画素マトリクス回路を構成する前記ＴＦＴのゲイト絶縁膜の膜厚は１００〜２００ｎｍであり、
前記ロジック回路は第１の回路及び第２の回路を有し、
前記第１の回路は駆動周波数が０．１〜０．５ＧＨｚであり、且つ前記第１の回路を構成する前記ＴＦＴのチャネル長は０．５〜１．０μｍであり、
前記第２の回路は、駆動周波数が０．２〜２ＧＨｚであり、且つ前記第２の回路を構成する前記ＴＦＴのチャネル長は０．１〜０．５μｍであることを特徴とするアクティブマトリクスディスプレイ。
【請求項１２】
複数のソース線、複数のゲイト線および複数のＴＦＴを含んで構成される画素マトリクス回路と、
前記ソース線を駆動するソース線ドライバー回路および前記ゲイト線を駆動するゲイト線ドライバー回路を含むドライバー回路と、
前記ドライバー回路を駆動するために必要な信号および前記画素マトリクス回路に伝達される画像情報を含む信号を処理するロジック回路と、を同一基板上に配置したアクティブマトリクス基板と前記アクティブマトリクス基板に対向して配置される対向基板との間に液晶層を挟持した構成でなるアクティブマトリクスディスプレイにおいて、
前記画素マトリクス回路、ドライバー回路およびロジック回路は、非晶質シリコン膜に金属元素を添加して結晶化した後、Ｃｌ、Ｆ、Ｂｒから選ばれた一種または複数種類の元素を含む雰囲気中で加熱処理を行って、前記金属元素を低減させた結晶性を有するシリコン薄膜を用いた複数のＴＦＴで構成され、
前記シリコン薄膜中の前記金属元素の濃度は１×１０１７ａｔｏｍｓ／ｃｍ３以下であり、
前記シリコン薄膜中の前記Ｃｌ、Ｆ、Ｂｒから選ばれた一種または複数種類の元素の濃度は１×１０１５〜１×１０２０ａｔｏｍｓ／ｃｍ３であり、
前記画素マトリクス回路及び前記ドライバー回路は動作電圧が１０Ｖを超え、且つ前記画素マトリクス回路を構成する前記ＴＦＴのゲイト絶縁膜の膜厚は１００〜２００ｎｍで、チャネル長は１．５〜２．５μｍであり、
前記ロジック回路は第１の回路及び第２の回路を有し、
前記第１の回路は駆動周波数が０．１〜０．５ＧＨｚであり、且つ前記第１の回路を構成する前記ＴＦＴのゲイト絶縁膜の膜厚は４０〜６０ｎｍで、チャネル長は０．５〜１．０μｍであり、
前記第２の回路は、駆動周波数が０．２〜２ＧＨｚであり、且つ前記第２の回路を構成する前記ＴＦＴのゲイト絶縁膜の膜厚は２０〜４０ｎｍで、チャネル長は０．１〜０．５μｍであることを特徴とするアクティブマトリクスディスプレイ。
【請求項１３】
請求項５、６、１１、または１２において、前記ドライバー回路は、シフトレジスタ、バッファ、ラッチ回路、またはマルチプレクサを含むことを特徴とするアクティブマトリクスディスプレイ。
【請求項１４】
請求項５、６、１１、１２または１３において、前記ロジック回路の前記第１の回路は、水平走査用発振器、垂直走査用発振器、位相比較器、電圧制御型発振器、または分周器を含むことを特徴とするアクティブマトリクスディスプレイ。
【請求項１５】
請求項５、６、１１乃至１４のいずれか一において、前記ロジック回路の前記第２の回路は、演算回路、またはメモリ回路を含むことを特徴とするアクティブマトリクスディスプレイ。
【請求項１６】
請求項５、６、１１、１２、１３乃至１５のいずれか一において、前記シリコン薄膜は、互いに概略平行に、かつ、方向性をもって成長した複数の棒状または偏平棒状結晶が集合してなる結晶構造を有していることを特徴とするアクティブマトリクスディスプレイ。
【請求項１７】
請求項５、６、１１、１２、１３乃至１５のいずれか一において、前記シリコン薄膜を構成する棒状または偏平棒状結晶の内部は結晶格子が連続的に連なっていることを特徴とするアクティブマトリクスディスプレイ。
【請求項１８】
請求項１乃至４、７乃至１０、１６、１７のいずれか一において、前記複数のＴＦＴを構成するシリコン薄膜のうち少なくともチャネル形成領域は、チャネル長方向と前記シリコン薄膜を構成する棒状または偏平棒状結晶の成長方向とが概略一致し、かつ、チャネル長方向とチャネル幅方向とで異方性を有することを特徴とするアクティブマトリクスディスプレイ。
【請求項１９】
請求項１乃至１８のいずれか一において、前記Ｃｌ、Ｆ、Ｂｒから選ばれた一種または複数種類の元素は、前記複数のＴＦＴを構成するシリコン薄膜およびゲイト絶縁膜の界面に存在することを特徴とするアクティブマトリクスディスプレイ。
【請求項２０】
請求項１乃至１９のいずれか一において、前記Ｃｌ、Ｆ、Ｂｒから選ばれた一種または複数種類の元素は、前記複数のＴＦＴを構成するシリコン薄膜および熱酸化膜の間に存在することを特徴とするアクティブマトリクスディスプレイ。
【請求項２１】
請求項１乃至２０のいずれか一において、前記複数のＴＦＴを構成するシリコン薄膜のうち少なくともチャネル形成領域は、真性または実質的に真性な領域であることを特徴とするアクティブマトリクスディスプレイ。
【請求項２２】
請求項１乃至２１のいずれか一において、前記金属元素はＮｉ、Ｆｅ、Ｃｏ、Ｓｎ、Ｐｄ、Ｐｂ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種または複数種類の元素であることを特徴とするアクティブマトリクスディスプレイ。
【請求項２３】
請求項１乃至２２のいずれか一において、前記画素マトリクス回路はマトリクス状に形成された複数の画素領域で構成され、前記画素領域には２つ以上のＴＦＴを直列に接続した構成でなる少なくとも一つの画素ＴＦＴが具備されていることを特徴とするアクティブマトリクスディスプレイ。
【請求項２４】
請求項１乃至２３のいずれか一において、前記画素マトリクス回路はマトリクス状に形成された複数の画素領域で構成され、前記画素領域に具備される補助容量は接続配線および前記接続配線と重畳するブラックマスクとの間に形成されることを特徴とするアクティブマトリクスディスプレイ。
【請求項２５】
請求項２４において、前記ブラックマスクは開口部を有する有機性樹脂膜の上に形成されており、前記開口部の底部において前記補助容量が形成されていることを特徴とするアクティブマトリクスディスプレイ。
【請求項２６】
請求項２４において、前記接続配線は前記ソース線と同一材料、かつ、同一の層に形成されていることを特徴とするアクティブマトリクスディスプレイ。
【請求項２７】
請求項１乃至２６のいずれか一に記載のアクティブマトリクスディスプレイを用いた電気光学デバイスであって、プロジェクション型液晶表示装置、ビデオカメラ、スチルカメラ、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末、モバイルコンピュータ、又は携帯電話のいずれか一である電気光学デバイス。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本明細書で開示する発明は、結晶性を有する薄膜半導体を用いて形成した薄膜トランジスタ（ＴＦＴ）で構成されるアクティブマトリクスディスプレイ（アクティブマトリクス型の液晶表示装置、ＥＬ表示装置、ＥＣ表示装置を含む）の構成に関する。また、その様なアクティブマトリクスディスプレイを表示装置として使用する電気光学デバイスに関する。
【０００２】
【従来の技術】
近年、ＴＦＴを用いて同一基板上に画素マトリクス回路と駆動回路とを一体形成する技術が急速に発達してきている。その理由は、日常生活においてアクティブマトリクスディスプレイ（アクティブマトリクスパネルとも呼ぶ）の需要が高まったことにある。
【０００３】
アクティブマトリクスディスプレイは、マトリクス状に配置された複数の各画素のそれぞれにＴＦＴを配置し、各画素電極（駆動電極）に出入りする電荷をＴＦＴのスイッチング機能により制御するものである。
【０００４】
その様なアクティブマトリクスディスプレイとしては米国特許第５２５０９３１号（Misawa et al. ）に開示される内容が知られている。前記した特許では同一基板上に画素マトリクスとドライバー回路（ソース線ドライバー回路とゲイト線ドライバー回路）とを形成したアクティブマトリクスパネルおよび応用製品を開示しており、ドライバー回路はシフトレジスタ、サンプルホールド回路、バッファー等で構成されている旨が記載されている。
【０００５】
前記した特許に示されている様に、従来のアクティブマトリクスディスプレイは同一基板上に画素マトリクスとドライバー回路を構成するに止まるものであった。しかしながら、現在の日常生活においてはアクティブマトリクスディスプレイは様々な応用製品（電気光学デバイス等）に使用され、小型化、高性能化、低消費電力化を求める声が益々強くなってきている。
【０００６】
その様な中で、最近ではアクティブマトリクスディスプレイの小型化、高性能化を図る手段としてＳＯＰ（システム・オン・パネル）構想が提案されている。このＳＯＰ構想とは従来はアクティブマトリクスディスプレイに外付けされていたロジック回路（表示コントロール回路や演算回路などの信号処理回路）を、ＴＦＴでもって同一基板上に搭載する構想である。
【０００７】
しかしながら、その構想を実現しうるＴＦＴを形成する技術は未だに確立されていない。その理由は、現在利用されているシリコン薄膜（珪素薄膜）を用いたＴＦＴでは、ロジック回路の様な高周波駆動を必要とする電気回路を構成することが困難だからである。
【０００８】
例えば、現状において900 ℃前後の加熱処理を経て形成されるシリコン薄膜（いわゆる高温ポリシリコン膜）や600 ℃以下の比較的低温で形成されるシリコン薄膜（いわゆる低温ポリシリコン膜）を用いたＴＦＴが発表されているが、これらのシリコン薄膜ではロジック回路を構成しうる高速動作性能を有するＴＦＴの実現は困難である。
【０００９】
ＴＦＴの動作速度の向上はＴＦＴサイズを小さくすることで一応の対処はできるが、チャネル長（またはゲイト長）の縮小は短チャネル効果を招き、ドレイン耐圧の低下等の不具合が生じる。従って、従来のシリコン薄膜を用いたＴＦＴの場合、スケーリング則による動作速度の向上にも限界がきており、信頼性の問題からこれ以上動作速度を上げることは困難である。また、シリコン薄膜には結晶粒と結晶粒界（グレインバンダリ）が不規則に存在し、結晶粒界がＴＦＴ特性に大きく影響してバラツキを生じるといった問題もある。
【００１０】
以上の様に、従来のＴＦＴ製造技術では前記した特許に示される様なアクティブマトリクスディスプレイを構成することはできても、さらに高速動作を必要とするロジック回路を内蔵することは困難である。
【００１１】
また、従来利用していた単結晶シリコン上に形成したＩＧＦＥＴ（絶縁ゲイト型電界効果トランジスタ）の場合、単結晶の極めて優れた結晶性を利用して、低周波数駆動および高周波駆動のどちらにも対応可能なＩＧＦＥＴを形成することができる。しかしながら、単結晶シリコンウェハー上に形成するＩＧＦＥＴでは、動作速度を高めるためにチャネル長を短くするとすぐに短チャネル効果が顕在化してしまうといった問題がある。
【００１２】
従って、高周波駆動用のＩＧＦＥＴはチャネルドープ等の特別な処理が必要となるため、製造工程が複雑になるのを避けて高周波駆動用のＩＣチップと低周波駆動用（高耐圧駆動用）のＩＣチップとを別々に使い分けるのが普通である。
【００１３】
従って、従来の技術では同一基板または同一チップ上に高周波駆動用のロジック回路と低周波駆動用のロジック回路とを混載するのは難しく、その事がＳＯＰ構想を実現する上での大きな障害となっている。
【００１４】
【発明が解決しようとする課題】
本発明は、以上の様な問題点を克服し、同一基板上に高周波駆動用に対応できる回路と低周波駆動（または高耐圧駆動）に対応できる回路とを混載した、低消費電力性および多機能性を有するアクティブマトリクスディスプレイを実現するための技術を提供することを課題とする。また、その様なアクティブマトリクスディスプレイを利用した小型で安価な電気光学デバイスを実現するための技術を提供することを課題とする。
【００１５】
なお、本明細書中においてアクティブマトリクスディスプレイという言葉はアクティブマトリクス型表示装置およびその主たる機能を有する構成基板をも含めて用いている。即ち、例えばアクティブマトリクス型液晶表示装置を例にとると、アクティブマトリクスディスプレイという言葉にはアクティブマトリクス型液晶表示装置のみならずアクティブマトリクス基板（ＴＦＴを形成する側の基板）も含まれるものとする。
【００１６】
【課題を解決するための手段】
本明細書で開示する発明は、
複数のソース線、複数のゲイト線および複数のＴＦＴとを少なくとも含んで構成される画素マトリクス回路と、
前記ソース線を駆動するソース線ドライバー回路および前記ゲイト線を駆動するゲイト線ドライバー回路を少なくとも含むドライバー回路と、
前記ドライバー回路を駆動するために必要な信号と前記画素マトリクス部に伝達される画像情報を含む信号とを処理するロジック回路と、
を同一基板上に配置して構成されるアクティブマトリクスディスプレイ、或いは、上記画素マトリクス回路、ドライバー回路およびロジック回路を同一基板上に配置したアクティブマトリクス基板ならびに該アクティブマトリクス基板に対向して配置される対向基板との間に液晶層を挟持した構成でなるアクティブマトリクスディスプレイに関するものである。
【００１７】
本発明の構成の一つは、
上記アクティブマトリクスディスプレイにおいて、
前記画素マトリクス回路、ドライバー回路およびロジック回路は結晶性を有するシリコン薄膜による複数のＴＦＴで構成され、
前記シリコン薄膜は、互いに概略平行に、かつ、方向性をもって成長した複数の棒状または偏平棒状結晶が集合してなる結晶構造を有していることを特徴とする。
【００１８】
また、他の発明の構成は、
上記アクティブマトリクスディスプレイにおいて、
前記画素マトリクス回路、ドライバー回路およびロジック回路は結晶性を有するシリコン薄膜による複数のＴＦＴで構成され、
前記シリコン薄膜を構成する棒状または偏平棒状結晶の内部は結晶格子が連続的に連なり、キャリアにとって実質的に単結晶と見なせることを特徴とする。
【００１９】
また、他の発明の構成は、
上記アクティブマトリクスディスプレイにおいて、
前記画素マトリクス回路、ドライバー回路およびロジック回路は結晶性を有するシリコン薄膜による複数のＴＦＴで構成され、
前記複数のＴＦＴのサブスレッショルド係数はＮチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに60〜100mV/decadeであることを特徴とする。
【００２０】
また、他の発明の構成は、
上記アクティブマトリクスディスプレイにおいて、
前記画素マトリクス回路、ドライバー回路およびロジック回路は結晶性を有するシリコン薄膜による複数のＴＦＴで構成され、
前記複数のＴＦＴの寸法は、該複数のＴＦＴで構成される回路の要求する電気特性に応じて異なることを特徴とする。
【００２１】
また、他の発明の構成は、
上記アクティブマトリクスディスプレイにおいて、
前記画素マトリクス回路、ドライバー回路およびロジック回路は結晶性を有するシリコン薄膜による複数のＴＦＴで構成され、
前記複数のＴＦＴのチャネル長（Ｌ）および／またはゲイト絶縁膜の膜厚（Ｔ）は、該複数のＴＦＴで構成される回路の要求する電気特性に応じて異なることを特徴とする。
【００２２】
また、他の発明の構成は、
上記アクティブマトリクスディスプレイにおいて、
前記画素マトリクス回路、ドライバー回路およびロジック回路は結晶性を有するシリコン薄膜による複数のＴＦＴで構成され、
前記複数のＴＦＴの内、必要とする駆動周波数が0.1 ＧＨｚ以上の回路を構成するＴＦＴのゲイト絶縁膜の膜厚は500 Å以下であり、必要とする動作電圧が10Ｖを超える回路を構成するＴＦＴのゲイト絶縁膜の膜厚は1000Å以上であることを特徴とする。
【００２３】
また、他の発明の構成は、
上記アクティブマトリクスディスプレイにおいて、
前記画素マトリクス回路、ドライバー回路およびロジック回路は結晶性を有するシリコン薄膜による複数のＴＦＴで構成され、
前記複数のＴＦＴには高周波駆動型ＴＦＴと高耐圧駆動型ＴＦＴとが同時に存在していることを特徴とする。
【００２４】
また、他の発明の構成は、
上記アクティブマトリクスディスプレイにおいて、
前記画素マトリクス回路、ドライバー回路およびロジック回路は結晶性を有するシリコン薄膜による複数のＴＦＴで構成され、
前記画素マトリクス回路、ドライバー回路およびロジック回路を構成する複数の回路には駆動周波数および／または動作電圧が異なる少なくとも二種類の回路が含まれることを特徴とする。
【００２５】
以上の構成でなる本発明について、以下に記載する実施例において詳細な説明を行うこととする。
【００２６】
【実施例】
〔実施例１〕
図１に示すのは、本発明によるアクティブマトリクスディスプレイのブロック図である。本発明のアクティブマトリクスディスプレイは基板１０１上に画素マトリクス回路１０２、ソース線ドライバー回路１０３、ゲイト線ドライバー回路１０４およびロジック回路１０５を一体形成して構成される。
【００２７】
なお、本実施例に示す回路構成は単に一実施例を示すものであり、回路構成をこれに限定するものではない。本発明の要点は、同一基板上にロジック回路１０５を搭載していることであり、上記画素マトリクス回路１０２、ソース線ドライバー回路１０３、ゲイト線ドライバー回路１０４、ロジック回路１０５といった各種回路の構成は回路設計の必要に応じて決定すれば良い。
【００２８】
図１において、ソース線ドライバー回路１０３は主としてシフトレジスタ、レベルシフタ、バッファ、ラッチ回路等で構成され、ゲイト線ドライバー回路１０４は主としてシフトレジスタ、マルチプレクサ、レベルシフタ、バッファ等で構成されている。勿論、シフトレジスタを同一機能を有する回路、例えばカウンタ及びデコーダで代用する構成としても構わない。また、図１はデジタル対応の回路構成を示しているが、アナログ対応ならばソース線ドライバー回路１０３にはサンプルホールド回路などが含まれる。
【００２９】
なお、これらソース線ドライバー回路１０３、ゲイト線ドライバー回路１０４に含まれる各種回路は、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとを相補的に組み合わせたＣＭＯＳ構造でなるインバータ回路を基本単位として構成される。勿論、片極性の回路でも良いが、低消費電力の観点からＣＭＯＳ構造によるスタティック型又はダイナミック型回路が適している。
【００３０】
また、画素マトリクス回路１０２は、ソース線ドライバー回路１０３に接続される複数のソース線１０６、１０７及びゲイト線ドライバー回路１０４に接続される複数のゲイト線１０８、１０９とで囲まれた複数の画素領域１１０がマトリクス状に配置されて構成される。そして、複数の画素領域１１０は画素ＴＦＴ１１１、液晶セル１１２、補助容量１１３を含んで構成されている。なお、図示されていないが、液晶セル１１２は画素電極および対向電極とその間に挟持された液晶とで構成される。
【００３１】
次に、ロジック回路１０５は、ソース線ドライバー回路１０３及びゲイト線ドライバー回路１０４を駆動するためのスタートパルスやクロック信号等の処理、画素マトリクス回路１０２に画像を表示させるためのビデオ信号の処理等の様に、画像表示を行うに必要な信号処理を行うために必要な回路全般を指す。
【００３２】
図１に示す実施例においてロジック回路１０５は、位相比較器１１４、ＬＰＦ（Low Pass Filter ）１１５、ＶＣＯ（電圧制御型発振器）１１６、分周器１１７、ソース線ドライバー用（水平走査用）発振器１１８、ゲイト線ドライバー用（垂直走査用）発振器１１９、Ｄ／Ａコンバータ（デジタル・アナログ変換器）１２０を含んで構成される。
【００３３】
なお、本発明者らはここで図示されない他のロジック回路、例えばイメージセンサやＣＣＤから送られてくる信号の入出力を行うＩ／Ｏポート、アンプ系回路（差動アンプ、オペアンプ、コンパレーター等）、Ａ／Ｄコンバータ、データを格納するメモリ（ＲＡＭやＲＯＭ）、究極的には演算回路までもモノシリックに搭載し、ＣＰＵ（中央演算処理装置）としての機能を備えたシステムディスプレイをも実現しうると考えている。
【００３４】
また、１２１はデジタル階調信号に応じたアナログ信号の入力端子、１２２はデジタル階調信号を選択するためのビット信号の入力端子、１２３は水平走査用同期信号の入力端子、１２４は垂直走査用同期信号の入力端子である。勿論、これらのアナログ信号、ビット信号、同期信号を形成する発振回路をも基板上に組み込んでしまえば入力端子は必要なくなる。
【００３５】
（本発明で必要とするシリコン薄膜について）
ここで、図１に示す様なアクティブマトリクスディスプレイを実現するにあたって最も重要な要素について説明する。従来例で説明した様に、従来のシリコン薄膜では高周波駆動対応の回路と低周波駆動（高耐圧駆動）対応の回路を同一基板上に混載するのは困難である。従って、図１に示す様なアクティブマトリクスディスプレイを構成するためには、幅広い周波数領域に対応できるＴＦＴを実現する様なシリコン薄膜を形成しなければならない。
【００３６】
本発明は、以下に説明する全く新しいシリコン薄膜を活性層としたＴＦＴによって、図１に示す様な構成のアクティブマトリクスディスプレイを実現可能なものとしている。この全く新しいシリコン薄膜は本発明者らが発明した材料であって、この材料を用いるＴＦＴは活性層およびゲイト絶縁膜の形成方法および活性層を構成するシリコン薄膜の構造に特異な特徴が見られる。ここではまず、ゲイト絶縁膜を形成するまでの工程について図２を用いて説明する。
【００３７】
まず絶縁表面を有する基板２０１を用意する。本実施例では石英基板を用いるが、その上に下地膜として酸化珪素膜等を成膜した基板を用いても良い。ただし、本発明で利用するシリコン薄膜を形成するには 700〜1100℃の加熱処理が必要となるため、基板２０１はその温度範囲に耐えうる耐熱性を有していなければならない。
【００３８】
次に、非晶質シリコン膜（アモルファスシリコン膜）２０２を100 〜750 Å( 好ましくは150 〜450 Å) の厚さにプラズマＣＶＤ法、スパッタ法、減圧熱ＣＶＤ法によって成膜する。なお、後の熱酸化工程による膜減りを計算にいれて最終的に必要とする膜厚よりも厚く成膜しておく。また、成膜ガスとしてシラン系ガス（SiH4、Si2H6 、Si3H8 等）を用いる減圧熱ＣＶＤ法によると、後の結晶化工程において自然核発生率による弊害ば少ないので好ましい。
【００３９】
非晶質シリコン膜２０２を成膜したら、次に非晶質シリコン膜２０２を結晶化させて結晶シリコン膜（ポリシリコン膜）を得る。結晶化手段としては特開平7-130652号公報記載の技術を利用する。同公報記載の技術は、非晶質シリコン膜に対して触媒元素（代表的にはＮｉ）を添加して結晶化を助長するものである。
【００４０】
なお、同公報では非晶質シリコン膜の全面に触媒元素を添加する手段と、選択的に添加する手段とを開示しており、基本的にはどちらを用いることも可能だが、後者を利用する方が結晶の成長方向の制御性に優れるので望ましい。従って、本実施例では後者を利用した場合について説明する。
【００４１】
まず、非晶質シリコン膜２０２を成膜したら、Ｎｉ（ニッケル）を選択的に添加するための酸化珪素膜でなるマスク２０３を形成する。酸化珪素膜でなるマスク２０３にはパターニングによって開口部２０４が複数設けられており、開口部２０４の一辺は少なくとも10μｍ以上の幅を有することが好ましい。これ以下では後の触媒元素を含む溶液を塗布する工程において表面張力により開口部の内部にまで溶液が到達しない恐れが生じる。ここでは図２（Ａ）において、開口部２０４は幅は10〜20μｍとし、その長さは紙面と垂直な方向に向かって数十〜数百μｍの長さとすることができる。
【００４２】
次に、酸素雰囲気中においてＵＶ光を照射し、非晶質シリコン膜２０２の露出表面に極薄い酸化膜（図示せず）を形成する。この酸化膜は、後に結晶化を助長するニッケルを導入する際の溶液塗布工程で溶液の濡れ性を改善するためのものである。なお、結晶化を助長する触媒元素としては、Ｎｉ以外にもＦｅ、Ｃｏ、Ｓｎ、Ｐｄ、Ｐｂ、Ｐｔ、Ｃｕ、Ａｕ等の元素を用いることができる。
【００４３】
次に、所定の濃度（本実施例では重量換算で100ppm) でニッケルを含有したニッケル硝酸塩（またはニッケル酢酸塩）溶液を滴下し、スピンコート法によりニッケルを含有した薄い水膜２０５を形成する。非晶質シリコン膜２０２中に添加するニッケル濃度は溶液塗布工程においてニッケル塩溶液の濃度を調節することで容易に制御することができる。（図２（Ｂ））
【００４４】
次に、不活性雰囲気または水素を含む雰囲気中において500 〜700 ℃、代表的には550 〜650 ℃の温度で 4〜8 時間の加熱処理を加えて非晶質シリコン膜２０２の結晶化を行う。結晶化は膜中のニッケルが核となって進行すると考えられる。（図２（Ｃ））
【００４５】
非晶質シリコン膜２０２の結晶化はニッケルを添加した開口部２０４から優先的に進行し、開口部２０４の下には第１の結晶領域２０６が形成される。また、ニッケルの拡散によりマスク２０３の下には、基板２０１と概略平行に成長した棒状または偏平棒状結晶で構成される第２の結晶領域２０７が形成される。２０８は互いに逆方向から成長してきた第２の結晶領域２０７が衝突して形成された粒界である。
【００４６】
本発明ではこの第２の結晶領域のみを結晶シリコン膜として利用する。即ち、開口部２０４の配置によって非晶質シリコン膜２０２の結晶化領域（第２の結晶領域２０７）、衝突による粒界２０８等の位置を制御できるため、従来のポリシリコン膜の様に結晶粒界がＴＦＴ特性に影響する様なことがない。
【００４７】
次に、酸化珪素膜でなるマスク２０３を除去した後、得られた結晶シリコン膜２０７をパターニングによって島状に加工して図２（Ｄ）に示す様な複数の活性層２０９を形成する。
【００４８】
結晶シリコン膜でなる活性層２０９を形成したら、活性層２０９上に酸化珪素膜でなるゲイト絶縁膜２１０を成膜する。ゲイト絶縁膜２１０の成膜方法は、プラズマＣＶＤ法、熱ＣＶＤ法、スパッタ法等の気相法を用いれば良い。また、酸化珪素膜の代わりに窒化珪素膜や酸化窒化珪素膜を用いたり、それらの絶縁膜を積層して用いても構わない。
【００４９】
このゲイト絶縁膜２１０の膜厚はＴＦＴを利用する目的（使用する回路等）に応じて、即ち必要とする特性に応じて決定すれば良い。なお、最終的に必要とするゲイト絶縁膜の厚さが500 Å以下となる場合、ゲイト絶縁膜２１０を成膜しないでおき、後の熱酸化工程で得られる熱酸化膜のみをゲイト絶縁膜として利用することもできる。
【００５０】
次に、ハロゲン元素を含む雰囲気において加熱処理を行う。この加熱処理はハロゲン元素による金属元素のゲッタリング効果を利用して、活性層２０９中の金属元素（特にニッケル）を除去することを第１に狙った触媒元素のゲッタリングプロセスである。
【００５１】
このゲッタリングのための加熱処理は、その効果を得るために700 ℃を越える温度で行なうことが好ましい。それ以下の温度ではゲイト絶縁膜２１０がブロッキング層となって十分なゲッタリング効果を得られない恐れがある。
【００５２】
そのため、この加熱処理は700 ℃を超える温度で行い、好ましくは800 〜1000℃（代表的には950 ℃）とし、処理時間は 0.1〜 6時間、代表的には 0.5〜 1時間とすると十分なゲッタリング効果を得ることができる。
【００５３】
なお、ここでは酸素（Ｏ2 ）雰囲気中に対して塩化水素（ＨＣｌ）を0.5 〜10体積％（本実施例では３体積％）の濃度で含有させた雰囲気中において、950 ℃、30分の加熱処理を行う例を示す。ＨＣｌ濃度を上記濃度以上とすると、活性層２０９の表面に膜厚と同程度の凹凸が生じてしまうため好ましくない。
【００５４】
また、上述の酸化性雰囲気中に高濃度の窒素（Ｎ2 ）を混ぜた雰囲気とすることで結晶シリコン膜の酸化速度を低下させることができる。熱酸化反応を必要以上に進ませずにゲッタリング時間を増やす場合に有効な手段である。
【００５５】
また、ハロゲン元素を含む化合物してＨＣｌガスを用いる例を示したが、それ以外のガスとして、代表的にはＨＦ、ＮＦ3 、ＨＢｒ、Ｃｌ2 、ＣｌＦ3 、ＢＣｌ3 、Ｆ2 、Ｂｒ2 等のハロゲンを含む化合物から選ばれた一種または複数種のものを用いることが出来る。また、一般にハロゲンの水素化物または有機物（炭水素化物）を用いることもできる。
【００５６】
この工程においては活性層２０９中に添加されたニッケルがハロゲン元素（ここでは塩素）の作用によりゲッタリングされ、揮発性の塩化ニッケルとなって大気中へ離脱して除去されると考えられる。そのため、活性層２１１中のニッケルの濃度は 1×1017atoms/cm3 以下にまで低減される。なお、本明細書における不純物濃度はＳＩＭＳ分析で得られた計測値の最小値で定義される。
【００５７】
従って、図２（Ｅ）に示すハロゲン元素を含む雰囲気における加熱処理によって活性層２１１中のニッケルはデバイス特性に影響を与えない程度（ 1×1017atoms/cm3 以下、好ましくは活性層中のスピン密度以下）にまで低減され、極めてトラップ密度の小さい活性層を得ることができる。
【００５８】
また、ゲッタリング工程を行なった場合、活性層２０９中にはゲッタリング処理に使用したハロゲン元素が 1×1015〜 1×1020atoms/cm3 の濃度で残存する。その際、活性層２０９と加熱処理によって形成される熱酸化膜との間に高濃度に分布する傾向がＳＩＭＳ分析によって確かめられている。
【００５９】
以上の様な工程で得られた活性層２１１は特異な結晶構造体となった結晶シリコン膜で構成されている。ここで上記工程に従って形成した結晶シリコン膜を２５万倍に拡大したＴＥＭ写真を図３に示す。図３に示す様に、上記工程で得られる結晶シリコン膜は以下に示す様な特徴を有している。
（１）結晶格子の構造がほぼ特定方向に連続的に連なっている。
（２）細い棒状（または柱状）結晶或いは細い偏平棒状結晶に成長している。
（３）複数の棒状または偏平棒状結晶は互いに平行またはほぼ平行に、かつ、方向性をもって成長している。
【００６０】
図３に示す写真を見ると、例えば左下から右上への斜め方向に0.15μｍ程度の幅の細い棒状結晶が延びており、両幅端縁には明確な境界（結晶粒界）が確認できる（写真に見られる線状等の濃淡は結晶面の向きの違いによる）。また、複数の棒状結晶が互いに概略平行な方向に結晶成長していることから、複数の結晶粒界もほぼ平行に延びていることが確認できる。この結晶粒界はキャリア（電子または正孔）にとってエネルギー障壁となるため、キャリアは優先的に棒状結晶の内部のみを移動すると考えられる。
【００６１】
なお、活性層２１１は上記ハロゲン元素を含む700 ℃を超える温度での加熱処理によって著しく結晶性が改善され、かつ、金属元素が問題とならない程度までゲッタリング除去されている。そのため、棒状結晶の内部は結晶格子が連続的に連なり、キャリアにとって実質的に単結晶と見なせる領域となっていると考えられる。
【００６２】
また、結晶格子が連続的に連なるとは棒状結晶の内部に実質的に結晶粒界が存在していない、又は存在するにしても電気的に不活性である状態を指す。本発明者らは、活性層２１１を利用したＴＦＴの電気特性（後述する）の結果から、結晶粒界が存在しているにしても｛１１１｝双晶粒界、｛１１１｝積層欠陥、｛２２１｝双晶粒界などの電気的に不活性な粒界の可能性が高いと推察している。
【００６３】
また、上記加熱処理により活性層２１１とゲイト絶縁膜２１０の界面では熱酸化反応が進行し、形成された熱酸化膜２１２の分だけゲイト絶縁膜２１０の全膜厚は増加する。そのため、熱酸化膜の形成分に比例して活性層２１１は薄膜化される。活性層の薄膜化はＴＦＴのオフ電流の低減、電界効果移動度の向上などの効果を促進する。さらに、上記ハロゲン雰囲気における加熱処理を施した後に、窒素雰囲気中で950 ℃ 1時間程度の加熱処理を行なうことで、ゲイト絶縁膜２１０の膜質の向上と共に、極めて良好な半導体／絶縁膜界面が実現される。
【００６４】
（本発明で必要とするＴＦＴについて）
以上の様な活性層２１１を利用してＴＦＴを作製すると、図４に示す様な電気特性が得られる（ＴＦＴの作製工程については後の実施例に譲る）。図４に示すのは横軸にゲイト電圧（Ｖｇ）、縦軸にドレイン電圧（Ｉｄ）の対数をとってプロットしたＮチャネル型ＴＦＴのId-Vg 曲線（Id-Vg 特性）である。
【００６５】
図４において、４０１は上記工程で得られた活性層を利用したＴＦＴの電気特性であり、４０２は従来のＴＦＴの電気特性を示している。具体的には４０２は上記工程からハロゲン元素を含む雰囲気における加熱処理とその後の窒素アニールを削除したプロセスで作製されたＴＦＴの電気特性である。
【００６６】
両方のトランジスタ特性を比較すると、まず同じゲイト電圧でも４０１で示される特性の方が 2〜4 桁近く大きいオン電流が流れることが確認できる。なお、オン電流とはＴＦＴがオン状態（図４においてゲイト電圧が約０〜５Ｖの範囲）にある時に流れるドレイン電流のことを指す。
【００６７】
また、４０１で示される特性の方が優れたサブスレッショルド特性を有していることも確認できる。サブスレッショルド特性とはＴＦＴのスイッチング動作の急峻性を示すパラメータであり、ＴＦＴがオフ状態からオン状態にスイッチングする際のId-Vg 曲線の立ち上がりが急峻である程、サブスレッショルド特性は良いと言える。
【００６８】
なお、代表的な電気測定データで本発明のＴＦＴと従来のＴＦＴとを比較すると、次のことが確認できる。
（１）４０２で示される特性のサブスレッショルド係数が350mV/decade前後であるのに対し、４０１で示される特性のサブスレッショルド係数は80mV/decade 前後と小さい。この値が小さいＴＦＴほどスイッチング性能に優れる。
（２）電界効果移動度は４０２で示される特性で80cm2/Vs前後であるのに対し、４０１で示される特性では250cm2/Vs 前後と大きい。電界効果移動度が大きいＴＦＴほど動作速度が速い、即ち高周波駆動が可能である。
【００６９】
以上の様に、本発明のＴＦＴは極めて優れたスイッチング特性および高速動作特性を有しており、図１に示す様なロジック回路１０５を形成するに足る高速動作が可能である。即ち、高周波駆動回路と低周波駆動回路とをシステム化した図１に示す様なアクティブマトリクスディスプレイを実現するためには、幅広い駆動周波数領域に対応できる本発明のＴＦＴが必要である。
【００７０】
また、上述の様なＴＦＴはＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとで電気特性の差が非常に小さい特徴がある。例えば、本発明者らが実際に試作して測定した結果によると、しきい値電圧はＮ型で-0.5〜1.5 Ｖ、Ｐ型で-1.5〜0.5 Ｖが得られている。また、サブスレッショルド係数（Ｓ値）はＮ型、Ｐ型共に60〜100mV/decade（代表的には60〜85mV/decade ）が得られている。また、電界効果移動度（μFE）はＮ型で平均して200 〜250cm2/Vs 、Ｐ型で150 〜200cm2/Vs の値が得られている。
【００７１】
この様に、本発明者らが発明した上述のＴＦＴはＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとでほぼ同等の性能を有しており、ＣＭＯＳ構造を構成しても動作性能の偏りによる誤動作の発生や動作速度の低下を招くことはない。即ち、極めて高いＴＦＴ特性をそのまま活用することができる。
【００７２】
この点に関して、本発明者が本発明のＴＦＴを利用して試作した９段のリングオシレータの測定結果によると、電源電圧3.3 Ｖで約450MHz、5.0 Ｖで約540MHzの発振周波数を記録している。これらの値は、リファレンスとした従来のＴＦＴで構成したングオシレータと比較して20〜30倍の高速動作が実現されていることを意味している。
【００７３】
ここで本発明のＴＦＴにおいて注目すべき点がある。従来例ではＴＦＴの動作速度を上げるためにチャネル長を短くすると、短チャネル効果によってＴＦＴ特性が劣化することを述べた。しかしながら、上述の本発明のＴＦＴはチャネル長が２μｍと短いにも拘わらず、極めて高い動作速度と高いドレイン耐圧とを有し、加速試験による評価で信頼性の高いＴＦＴであることが確認されている。
【００７４】
本発明者らはその理由として、特異な結晶構造体でなる本発明のシリコン薄膜がその構造上の理由から短チャネル効果を効果的に抑制していると推察した。なお、短チャネル効果とはチャネル長の減少に伴って生じるしきい値電圧の低下、ドレイン耐圧の劣化、サブスレッショルド特性の劣化などの総称であり、基本的にはドレイン領域側の空乏層がソース領域にまで広がることで生じるパンチスルー現象に起因する。短チャネル効果に関する詳細は「ＶＬＳＩデバイスの物理；小柳光正他；丸善；1986」を参考にすると良い。
【００７５】
ここで本発明のＴＦＴの活性層付近を上面から見た図を図５（Ａ）に示す。図５（Ａ）において５０１は活性層、５０２はゲイト電極であり、活性層５０１は複数の棒状結晶５０３、結晶粒界５０４を含んで構成される。また、活性層５０１はソース領域／チャネル形成領域／ドレイン領域の構成で機能する。
【００７６】
また、５０５で示される矢印はキャリアの移動する方向（結晶粒界５０４と概略平行な方向）を示し、チャネル長方向と定義する。また、５０６で示される矢印はチャネル長方向に垂直な方向（結晶粒界５０４に対して概略直交する方向）であり、チャネル幅方向と定義する。さらに、５０７をチャネル長（Ｌ）、５０８をチャネル幅（Ｗ）として定義する。なお、チャネル長５０７はゲイト電極５０２の線幅にほぼ一致するが、ゲイト電極５０２の表面に陽極酸化膜が形成されている場合の様に、実質的に電極として機能しない領域がある場合は必ずしも一致しない。
【００７７】
本発明者らは、本発明によるＴＦＴのドレイン耐圧が高い理由として図５（Ａ）の結晶粒界５０４の影響を重視した。即ち、本発明者らはチャネル形成領域においてチャネル長方向５０５とほぼ平行に存在する結晶粒界５０４によるエネルギー障壁がドレイン領域からの空乏層の広がりを効果的に抑制し、パンチスルー現象の発生を防止していると推測した。
【００７８】
その様子を図５（Ｂ）に簡略化して示す。図５（Ｂ）は図５（Ａ）をチャネル長方向に切断した断面図を示している。図５（Ｂ）において、５０９はソース領域、５１０はドレイン領域、５１１はチャネル形成領域、５１２がゲイト絶縁膜であり、５１３は空乏層を示している。本発明者らの推測によれば、５１３で示される空乏層は結晶粒界５０４に起因するエネルギー障壁によって棒状結晶５０３内部への進行を抑止され、チャネル形成領域５１１の内部（５１４で示される領域）へと侵入することができないと考えられる。
【００７９】
即ち、従来のシリコン薄膜を用いたＴＦＴならば短チャネル効果の影響が顕在化する様な状態、即ちチャネル長５０７が極めて小さいサブミクロン（0.01〜2 μｍ）領域においても、図５（Ｂ）に示す様に空乏層の広がりを抑制することができるので短チャネル効果を効果的に抑制できると考えられる。
【００８０】
また、図５（Ｃ）は図５（Ａ）をチャネル幅方向に切断した断面図を示している。図５（Ｃ）に示す様に、活性層５０１は複数の棒状結晶５０３が並んだ状態で構成されており、真性または実質的に真性な棒状結晶５０３が複数集合することでチャネル形成領域が形成されている。即ち、複数の棒状結晶５０３の各々は結晶粒幅ｄ（５１５で示される）を有した微小なチャネル形成領域であると見なせる。そのため、各々の棒状結晶５０３において、狭チャネル効果が生じると本発明者らは推察している。
【００８１】
ところで、狭チャネル効果とはチャネル幅が狭くなった時にＴＦＴのしきい値電圧が増加する現象であり、本発明のシリコン薄膜では細い棒状結晶の各々において生じた狭チャネル効果によって、短チャネル効果によるしきい値電圧の低下が相殺されていると考えられる。
【００８２】
この狭チャネル効果はチャネル形成領域の端部にエネルギー障壁の高い領域が存在することでしきい値電圧が全体的に増加してしまうものであり、薄膜の場合には基板に対して水平な方向と垂直な方向の２方向で生じると考えられる。そのため、実際のキャリアはエネルギー障壁の低い領域を優先的に移動する。
【００８３】
また、キャリアの移動に関して、本発明のシリコン薄膜は結晶粒界５０４と平行に移動するキャリアと垂直に移動するキャリアとでその挙動が異なる、即ち異方性を有するという特徴がある。例えば、キャリアが移動する方向とチャネル長方向５０５とが概略一致することはＴＦＴの電界効果移動度を向上させる上で非常に有効である。その理由として次のことが考えられる。
【００８４】
ＴＦＴの電界効果移動度はシリコン膜中におけるキャリアの散乱によって決まるが、大別して格子散乱と不純物散乱とがある。この時、日常生活で用いる温度範囲では特に不純物散乱の影響が支配的となる。本発明はこれに対して以下の利点を有している。
（１）キャリアが移動する柱状結晶の内部は実質的に単結晶と見なせる領域であり、かつ、真性または実質的に真性であるので、キャリアの移動を阻害する不純物は存在しないと考えて良い。
（２）図５（Ａ）に示す様な状態において、結晶粒界５０４がエネルギー的な障壁となってキャリアの移動する方向を棒状結晶５０３の延在する方向とほぼ同一方向に規定するので、キャリア同士の衝突による散乱の確率が低減される。
【００８５】
また、（１）において、真性または実質的に真性であるとは以下の条件のうち、少なくとも一つを満たすことを意味している。
▲１▼  シリコン膜の活性化エネルギーがほぼ1/2 （フェルミレベルが禁制体のほぼ中央に位置する) である。
▲２▼  スピン密度よりも不純物濃度が低い領域である。
▲３▼  意図的に不純物を添加してないアンドープな領域である。
▲４▼  intrinsic （イントリンシック）な領域である。
【００８６】
例えば、従来のシリコン薄膜を用いたＴＦＴは短チャネル効果の抑制手段としてはチャネルドープが一般的であるが、この手段ではチャネル形成領域における不純物濃度が増加してキャリアの移動が阻害され、ＴＦＴの動作速度（電界効果移動度）が悪化してしまう。ところが、前述の様に本発明のＴＦＴはシリコン薄膜自体に短チャネル効果を抑制する効果があるため、真性または実質的に真性なチャネル形成領域を形成することが可能なのである。
【００８７】
また、逆に結晶粒界５０４がキャリアの移動を阻害するエネルギー障壁となるので、これと直交する方向（チャネル幅方向）に移動するキャリアの移動度は極めて小さいものとなってしまう。
【００８８】
また、前述の様にドレイン側空乏層の広がりを抑制することで短チャネル効果を防止することが可能と考えられるが、短チャネル効果を防止することでドレイン耐圧の向上と共にサブスレッショルド特性の向上も望める。サブスレッショルド特性の向上は、本構成を用いることでドレイン側空乏層の占める体積を減じることができるという推論から以下の様に説明できる。
【００８９】
本発明者らの推察によれば、図５（Ｂ））に示した様に効果的に空乏層の広がりが抑制されることでドレイン側空乏層の占める体積を大幅に減じることができる。従って、総合的な空乏層電荷を小さくできるため、空乏層容量を小さくできると考えられる。ここで、サブスレッショルド係数Ｓを導出する式は次の近似式で表される。
【００９０】
【数１】
0004086925.tif 000002
【００９１】
数１において、ｋはボルツマン定数、Ｔは絶対温度、ｑは電荷量、Ｃd は空乏層容量、Ｃitは界面準位の等価容量、Ｃoxはゲイト酸化膜容量である。従って、本構成では空乏層容量Ｃd および界面準位の等価容量Ｃitを極力小さくすることでＣd ＝Ｃit＝０となる理想状態、即ちＳ値が60mV/decade となるＴＦＴを実現しうるのである。
【００９２】
以上は本発明者らが実際に得た特異な結晶構造体でなるシリコン薄膜と、それを用いて実際に試作したＴＦＴの電気特性を結びつけた推察に他ならない。しかしながら、実験データは事実であり、従来のシリコン薄膜を用いたＴＦＴとはまるで異なる優れた性能を有することは先にも述べたとおりである。
【００９３】
そして、本実施例で示す様な電気特性および効果を有するＴＦＴだからこそ高周波駆動にも低周波駆動にも対応しうる回路を、従来のチャネルドープの様な特別な工夫を要することなく同一基板上に構成することが可能となる。即ち、本実施例に示したシリコン薄膜を得ることで、図１に示す様なアクティブマトリクスディスプレイを構成することが可能となったのである。
【００９４】
〔実施例２〕
本実施例では図１に示すアクティブマトリクスディスプレイおけるソース線ドライバー回路１０３、ゲイト線ドライバー回路１０４、ロジック回路１０５を構成するための基本構造となるＣＭＯＳ構造の断面図を図６（Ａ）に、画素マトリクス回路１０２を構成する画素ＴＦＴ１１１及び画素領域１１０の断面図を図６（Ｂ）に示す。なお、本実施例で示す構造は一実施例に過ぎず、本発明を限定するものではない。
【００９５】
まず、Ｎチャネル型ＴＦＴ６０１とＰチャネル型ＴＦＴ６０２とを相補的に組み合わせたＣＭＯＳ構造のついて説明する。なお、Ｎチャネル型ＴＦＴ６０１とＰチャネル型ＴＦＴ６０２とは基本的には同一構造である。
【００９６】
図６（Ａ）において、６０３は石英基板、６０４、６０６はそれぞれＮチャネル型ＴＦＴのソース領域およびドレイン領域、６０５、６０７はそれぞれＰチャネル型ＴＦＴのはソース領域およびドレイン領域である。また、６０８、６０９はそれぞれＮチャネル型ＴＦＴおよびＰチャネル型ＴＦＴに配置される一対の低濃度不純物領域、６１０、６１１はそれぞれＮチャネル型ＴＦＴおよびＰチャネル型ＴＦＴのチャネル形成領域である。
【００９７】
また、６１２、６１３はゲイト絶縁膜、６１４、６１５はゲイト電極であり、ゲイト電極６１４、６１５の上面および側面にはゲイト電極を陽極酸化して得られる緻密な陽極酸化膜６１６、６１７が形成されている。
【００９８】
また、６１８は第１の層間絶縁膜、６１９、６２０はソース線、６２１はドレイン線であり、その上には第２の層間絶縁膜６２２、第３の層間絶縁膜６２３、第４の層間絶縁膜６２４が形成されている。
【００９９】
この時、第２の層間絶縁膜６２２は画素領域において補助容量を構成する絶縁体となるので、窒化珪素膜や酸化珪素膜またはそれらの積層膜で構成することが望ましい。また、第３の層間絶縁膜６２３および第４の層間絶縁膜６２４は寄生容量の低減と平坦化効果を狙って、比誘電率が低く容易に平坦化の可能な有機性樹脂材料（例えばポリイミド、アクリルなど）が好ましい。
【０１００】
次に、図１における画素領域１１０および画素ＴＦＴ１１１の断面構造について図６（Ｂ）を用いて説明する。なお、図６（Ａ）のＣＭＯＳ構造と図６（Ｂ）の画素ＴＦＴ６３０は同一基板上に一体形成されるため、基本的に同一層は同一材料で形成される。
【０１０１】
また、本実施例では画素ＴＦＴとして、１つのゲイト電極で構成されるＮチャネル型ＴＦＴを実質的に直列に３つ接続した構成を有するトリプルゲイト型ＴＦＴを採用した場合の例を示す。
【０１０２】
図６（Ｂ）において、６３１は石英基板、６３２はソース領域、６３３はドレイン領域、６３４〜６３６はチャネル形成領域である。なお、チャネル形成領域６３４〜６３６の各両端には一対の低濃度不純物領域６３７が配置されるが、活性層の基本構造は図６（Ａ）に示したシングルゲイト型ＴＦＴも図６（Ｂ）に示したトリプルゲイト型ＴＦＴも同じであるので詳細な説明は省略する。勿論、図６（Ｂ）に示される活性層は、図６（Ａ）のＮチャネル型ＴＦＴの活性層と同時に形成される。
【０１０３】
次に、６３８〜６４０で示されるのはゲイト絶縁膜であり、図６（Ａ）におけるゲイト絶縁膜６１２、６１３と同時に形成される。また、６４１はゲイト電極、６４２はゲイト電極を陽極酸化して形成される緻密な陽極酸化膜であり、ゲイト電極６４１は３つある様に見えるが、実際には全て同一配線である。また、ゲイト電極６４１、陽極酸化膜６４２は、それぞれ図６（Ａ）におけるゲイト電極６１４、６１５、陽極酸化膜６１６、６１７と同時に形成される。
【０１０４】
次に、６４３は第１の層間絶縁膜、６４４はソース線、６４５は接続配線、６４６はソース線６４４と隣接する別のソース線である。ソース線６４４、６４６、接続配線６４５は、図６（Ａ）におけるソース線６１９、６２０、ドレイン線６２１と同一の層で構成される。本実施例の構成では、図６（Ｂ）に示す様に接続配線６５１を長めに形成しておき、後に形成される補助容量の面積を稼ぐ（容量を稼ぐ）様にする。
【０１０５】
また、６４７は第２の層間絶縁膜、６４８は第３の層間絶縁膜であり、それぞれ図６（Ａ）における第２の層間絶縁膜６２２、第３の層間絶縁膜６２３と同時に形成される層である。また、第３の層間絶縁膜６４８は６４９で示される領域において除去され、その上にブラックマスク６５０が形成される。従って、６４９で示される領域では、接続配線６４５と第２の層間絶縁膜６４７とブラックマスク６５０との積層構造でなる補助容量６５１が形成される。
【０１０６】
補助容量６５１を図６（Ｂ）に示す様な構成とすると、補助容量のキャパシタンス（容量）が第２の層間絶縁膜６４７で決まるので、比誘電率の高い材料を用いること或いは膜厚を薄くすることで容量を稼ぐことができる。例えば、第２の層間絶縁膜６４７としては比誘電率の高い絶縁膜が好ましい。また、その膜厚は100 〜300 Åの厚さが適当である。
【０１０７】
ただし、補助容量６５１を形成するには６４９で示される領域において第２の層間絶縁膜６４７のみを残して第３の層間絶縁膜６４８を除去しなくてはならないので、第２、第３の層間絶縁膜はそれぞれエッチングの選択性が採れなくてはならない。その様な意味で、第２の層間絶縁膜６４７としては酸化珪素膜または酸化珪素膜と窒化珪素膜との積層膜が有効である。
【０１０８】
次に、ブラックマスク６５０は第４の層間絶縁膜６５２で覆われ、その上には画素電極６５３が形成される。この時、画素電極６５３は接続配線６４５を介してドレイン領域６３３と電気的に接続する。このため、補助容量６５１は画素電極６５３に対して直列に接続された容量と見なせる。なお、第４の層間絶縁膜６５２は図６（Ａ）における第４の層間絶縁膜６２４と同一層である。
【０１０９】
６５４で示される基板は対向電極６５５を成膜した対向基板であって、アクティブマトリクス基板６３１と対向基板６５４とを貼り合わせることで液晶層６５６を挟持し、図１における液晶セル１１２が形成される。
【０１１０】
次に、図７を用いて画素領域１１０の上面図を説明する。なお、図７においては画素電極７１４よりも上の層（液晶層や対向基板等）を図示しないが、基本的にはＡ−Ａ’で示される点線で切断した断面図が図６（Ｂ）に相当する。
【０１１１】
図７において７０１、７０２は活性層、７０３、７０４はゲイト線、７０５、７０６はソース線である。実際には複数本のソース線とゲイト配線とが直交する様に配置され、ソース線とゲイト線とで囲まれた複数のマトリクス状に配置された領域が図１における画素領域１１０として機能する。また、ゲイト配線７０４は図６（Ｂ）のゲイト電極６４１に、ソース線７０５、７０６はそれぞれ図６（Ｂ）のソース線６４４、６４６に相当する。
【０１１２】
また、活性層７０２の上方では３箇所においてゲイト線７０４が重畳する。即ち、３つの画素ＴＦＴを直列に接続したのと同様の構造となるトリプルゲイト型ＴＦＴが構成される。勿論、ここでは一例としてトリプルゲイト型ＴＦＴの例を示したが、シングルゲイト型ＴＦＴであっても構わない。
【０１１３】
また、ゲイト配線７０５、７０６を活性層７０１、７０２よりも下層に配置して逆スタガ型ＴＦＴの様な構造とすることも可能である。その場合、シリコン薄膜の作製過程で行われる図２（Ｅ）の様な加熱処理にも耐えうる様に、ゲイト電極としてはポリシリコン膜の様な耐熱性の高い材料を用いるのが好ましい。
【０１１４】
次に、７０７は活性層７０２（ソース領域６３２）とソース線７０５とのコンタクト部、７０８は活性層７０２（ドレイン領域６３３）と接続配線７０９とのコンタクト部、７１０は接続配線７０９と画素電極７１１とのコンタクト部である。接続配線７０９は図６（Ｂ）における接続配線６４５に相当する。
【０１１５】
７１２の斜線で示される領域は図６（Ｂ）において６５０で示されるブラックマスクであり、活性層７０１、７０２、ゲイト配線７０３、７０４、ソース線７０５、７０６上を遮蔽する様にして形成される。また、ブラックマスク７１２は７１３で示される領域（図６（Ｂ）における６４９で示される領域）において接続配線７０９と重畳し、接続配線７０９との間に補助容量を形成する。
【０１１６】
また、ブラックマスク７１２上には第２の層間絶縁膜６５２を介して画素電極７１１（図６（Ｂ）の画素電極６５３に相当する）が配置されている。画素電極７１４はその淵部分が必ずブラックマスク７１２によって遮光される構成とし、ブラックマスク７１２と重畳しない７１４で示される領域が画像を形成する画像表示領域となる。なお、実際には、画素電極７１１の上には図６（Ｂ）に示す様に対向基板６５４、対向電極６５５、液晶層６５６が配置されて図１に示す液晶セル１１２を構成する。
【０１１７】
次に、図６（Ａ）に示したＣＭＯＳ構造及び図６（Ｂ）に示した画素領域を同一基板上に形成するための作製工程について、図８、図９を用いて説明する。なお、対応関係を明確にするために図６（Ａ）、図６（Ｂ）の説明で用いた符号を必要に応じて使用する。
【０１１８】
まず、石英基板８０１上に実施例１に示した工程によって本発明のシリコン薄膜でなる活性層８０２〜８０４および後のゲイト絶縁膜の原型となる第１の絶縁膜８０５を形成する。この時、８０２がＮチャネル型ＴＦＴ６０１の活性層、８０３がＰチャネル型ＴＦＴ６０２の活性層、６０３が画素ＴＦＴ６３０の活性層となる。（図８（Ａ））
【０１１９】
以下に記載するゲイト電極の形成からイオン注入に至るまでの工程は本発明者らによる特開平7-135318号公報記載の技術によるものである。従って、詳細な条件等は同公報を参考にすると良い。
【０１２０】
活性層８０２〜８０４の上方にアルミニウムを主成分とする材料でなるパターンを形成した後、２度の陽極酸化により多孔質状の陽極酸化膜８０６〜８０８および緻密な陽極酸化膜６１６、６１７、６４２を形成する。また、陽極酸化工程の後、ゲイト電極６１４、６１５、６４１が画定する。また、前述の様に画素ＴＦＴ６３０は図７の様な構成のトリプルゲイト型ＴＦＴであるのでゲイト電極６４１、多孔質状の陽極酸化膜８０８、緻密な陽極酸化膜６４２は図示される３つのパターン全てに共通である。
【０１２１】
こうして図８（Ｂ）に示す状態が得られたら、ゲイト電極および多孔質状の陽極酸化膜をマスクとして第１の絶縁膜８０５のドライエッチングを行い、ゲイト絶縁膜６１２、６１３、６３８〜６４０を形成する。
【０１２２】
そして、多孔質状の陽極酸化膜８０６〜８０８を除去し、高加速Ｐイオン注入及び低加速Ｐイオン注入を行う。この工程によってＮチャネル型ＴＦＴ６０１のソース領域６０４、ドレイン領域６０６、低濃度不純物領域（ＬＤＤ領域と呼ばれる場合もある）６０８、チャネル形成領域６１０が形成される。また、画素ＴＦＴ６３０（Ｎチャネル型）のソース領域６３２、ドレイン領域６３３、低濃度不純物領域６３７、チャネル形成領域６３４〜６３６が形成される。
【０１２３】
なお、この時Ｐチャネル型ＴＦＴ６０２の活性層にもＰイオンが添加されて前述のソース領域６０４、ドレイン領域６０６と同濃度のＰイオンを含んだ領域８０９、８１０及び前述の低濃度不純物領域６０８と同濃度のＰイオンを含んだ領域８１１が形成される。
【０１２４】
次に、Ｐチャネル型ＴＦＴ６０２のみが露出する様にレジストマスク８１２を設け、高加速Ｂイオン注入及び低加速Ｂイオン注入を行う。この工程によって図８（Ｃ）におけるＰイオンを含んだ領域８０９〜８１１は全てＰ型に反転してＰチャネル型ＴＦＴ６０２のソース領域６０５、ドレイン領域６０７、低濃度不純物領域６０９、チャネル形成領域６１１が形成される。（図８（Ｄ））
【０１２５】
以上の様なイオン注入工程を利用すると、１回のパターニング工程のみでＮチャネル型ＴＦＴの活性層とＰチャネル型ＴＦＴの活性層とを同一基板上に形成することができる。特に、本実施例では特開平7-135318号公報記載の技術と組み合わせて利用しているので、サイドウォールを形成する様な特殊な工程を必要としないで容易に低濃度不純物領域を形成することができる。
【０１２６】
また、イオン注入工程の後には添加した不純物イオンの活性化及びイオン注入で乱れた活性層の結晶性の修復を行う。活性化手段としてはファーネスアニール、レーザーアニール、ランプアニール等の加熱手段を用いれば良い。
【０１２７】
次に、第１の層間絶縁膜６１８（または６４３）として酸化珪素膜を成膜し、コンタクトホールを形成した後、ソース線６１９、６２０、６４４、６４６及びドレイン線６２１、接続配線６４５を形成する。その後、第２の層間絶縁膜６２２（または６４７）として500 Å厚の窒化珪素膜および250 Å厚の酸化珪素膜の順に積層膜を形成する。
【０１２８】
さらに、第３の層間絶縁膜６２３（または６４８）としてポリイミドを 0.5〜3 μｍ（好ましくは 1〜1.5 μｍ）の厚さに形成する。また、第３の層間絶縁膜６２３において６４９で示される領域には補助容量を形成するための開口部を設けておく。開口部の形成はドライエッチング法によって行えば良い。この時、第２の層間絶縁膜６２２の酸化珪素膜がポリイミドのエッチングストッパーとして機能する。（図９（Ａ））
【０１２９】
次に、ブラックマスク６５０としてチタン膜を2000Åの厚さに形成し、同時に補助容量６５１が形成される。さらに、第４の層間絶縁膜６２４（または６５２）としてポリイミドを 0.5〜3 μｍ（好ましくは 1〜1.5 μｍ）の厚さに成膜する。そして、コンタクトホールを形成した後、透明導電膜でなる画素電極６５３を形成する。
【０１３０】
この様に、第３の層間絶縁膜６２３及び第４の層間絶縁膜６２４を有機性樹脂材料（代表的にはポリイミド、アクリル、ポリアミド、ポリイミドアミド等）で形成することは本発明において重要な要素である。有機性樹脂材料の最も大きな特徴は比誘電率が低い（2.0 〜3.4 程度）ことであり、これにより配線間の寄生容量を大幅に低減することができる。即ち、ロジック回路など高周波駆動を必要とする回路を構成する際に動作速度の低下を効果的に抑制することができる。
【０１３１】
最後に、得られたＴＦＴ全体を水素雰囲気において加熱処理して水素化を行い、活性層中のダングリングボンドの低減を図る。こうして、図９（Ｂ）に示す様な、ＣＭＯＳ構造および画素ＴＦＴが同一基板上に一体形成されたアクティブマトリクスディスプレイが完成する。なお、完成したＴＦＴを窒化珪素膜等のパッシベーション膜で覆うことはＴＦＴの経時劣化を防ぐ上で有効である。
【０１３２】
〔実施例３〕
実施例１には図１に示すアクティブマトリクスディスプレイを構成するにあたって本発明者らの発明したシリコン薄膜が必要であることを述べ、実施例２では実際にそのシリコン薄膜を用いたＴＦＴで構成されるＣＭＯＳ構造および画素ＴＦＴ構造並びにその作製工程について説明した。
【０１３３】
本実施例では図１に示した様なアクティブマトリクスディスプレイに本発明のＴＦＴを配置する場合を想定して、用途別（回路構成別）に最適な回路特性を得るための構成について説明する。
【０１３４】
本実施例の基本的な主旨は、ロジック回路毎に必要とする駆動能力が異なることを踏まえて、ロジック毎に最適な特性或いは最低限必要な特性が得られる様に回路を構成するＴＦＴの構造を最適化することにある。そのための手段について、図１０（Ａ）に示す様なブロック図で示されるＶＧＡ（ 640×480 画素）対応のアクティブマトリクス型液晶表示装置を構成した場合を想定して説明する。
【０１３５】
図１０（Ａ）において、１１は画素マトリクス回路、１２は水平走査用発振器、１３は水平走査用シフトレジスタ、１４はＤ／Ａコンバータ、１５は垂直走査用発振器、１６は垂直走査用シフトレジスタ、１７、１８はバッファである。ここではデジタル駆動を念頭においた回路構成としているので、水平走査用シフトレジスタ１３にはラッチ回路が含まれる。また、１９は位相比較器（ローパスフィルターを含む）、２０は電圧制御型発振器、２１は分周器、２２は演算回路、２３はメモリ回路である。また、２４は水平・垂直同期信号、２５は階調表示のためのアナログ信号、２６はアナログ信号２５を選択するためのビット信号（デジタル信号）、２７は外部から送られる画像信号である。
【０１３６】
なお、図１で示したアクティブマトリクスディスプレイにおいて、ロジック回路１０５には、図１０（Ａ）における水平走査用発振器１２、Ａ／Ｄコンバータ１４、垂直走査用発振器１５、位相比較器１９、電圧制御型発振器２０、分周器２１、演算回路２２、メモリ回路２３等の全ての回路が含まれ、必要に応じて適当な配置で形成すれば良い。
【０１３７】
図１０（Ａ）に示す様なブロック図において、各機能を有する電気回路（画素マトリクス回路、ドライバー回路およびロジック回路）はその機能によって異なる性能（特性）が要求される。特に、ロジック回路は従来ＩＣで行ってきた処理をＴＦＴで行うことになるため、駆動周波数（その回路を駆動するためのクロック周波数等）は非常に高いものまで要求される。
【０１３８】
駆動周波数は基本的には速ければ速い程良いとも言えるのだが、最大駆動周波数は回路を構成する個々のＴＦＴの性能が大きく影響するため、実施例１で説明した様な高速駆動の可能なＴＦＴを使用することが前提となる。
【０１３９】
例えば、ＶＧＡの場合、水平・垂直同期信号２４およびクロック信号は２５ＭＨｚ程度である。即ち、画像信号を忠実にディスプレイに再現するためには水平走査用シフトレジスタ１３、垂直走査用シフトレジスタ１６を駆動するクロック周波数としては、最低限でも２５ＭＨｚ、好ましくは５０ＭＨｚ程度が要求される。そのため、各シフトレジスタ１３、１６からソース信号やゲイト信号を受け取るＤ／Ａコンバータ１４、バッファ１７、１８、画素マトリクス回路１１も全て５０ＭＨｚ（0.05ＧＨｚ）程度の駆動周波数が必要とされる。
【０１４０】
また、各シフトレジスタ１３、１６に対して水平・垂直同期信号２４と同期したクロック信号を発振する水平走査用発振器１２、垂直走査用発振器１５は、シフトレジスタ１３、１６の数倍の駆動周波数が必要となるため、0.1 〜0.5 ＧＨｚ程度の高い駆動周波数が必要とされる場合がある。
【０１４１】
さらに、このクロック信号と水平・垂直同期信号２４との位相差を補正して同期させるための機能は、位相比較器１９、電圧制御型発振器２０、分周器２１によって行われる。そのため、位相比較器１９、電圧制御型発振器２０、分周器２１のそれぞれもまた、0.1 〜0.5 ＧＨｚ程度の駆動周波数が必要となる。
【０１４２】
また、図１０（Ａ）のブロック図に示される様に、演算回路２２において水平・垂直同期信号２４やアナログ信号２５を発振する構成とする場合、演算回路２２には極めて高い駆動周波数（0.2 〜2 ＧＨｚ）が要求されうる。それと同時に画像信号を一時的に記憶しておくためのメモリ回路２３も、演算回路２２との情報を高速に行うためには0.2 〜2 ＧＨｚもの駆動周波数が必要となる。
【０１４３】
以上の様に、図１０のブロック図で示される様な回路構成を同一基板上に形成するためには、極めて幅広い駆動周波数域に対応できるＴＦＴを実現しなくてはならない。だが本発明の場合には、個々のＴＦＴの周波数特性が理論的にチャネル長Ｌの２乗の逆数に比例して増加することを利用して、チャネル長の制御によって所望の周波数を得ることができる。
【０１４４】
勿論、チャネル長を変えるだけで所望の駆動周波数を得られるという特徴は、本発明に用いるシリコン薄膜がその特異な結晶構造によってチャネルドープ法を用いずに短チャネル効果を抑制できるため得られるのである。
【０１４５】
ところで、チャネル長（Ｌ）を小さくすることで周波数特性の向上を図ると、一方でＴＦＴのドレイン耐圧が問題となる。この問題はドレイン近傍にかかる電界を弱めることで解決できる。この様な場合、高周波駆動をさせつつドレイン耐圧を確保するためには、動作電圧（電源電圧：ＶDD）を下げてドレイン接合にかかる負担を低減することが好ましい。そのためにはしきい値電圧を下げる必要が生じる。
【０１４６】
従来は短チャネル効果によるしきい値電圧の低下をチャネルドープによって抑制していたが、本発明のＴＦＴの場合にはシリコン薄膜に生じる狭チャネル効果によって相殺している。そのため、ゲイト絶縁膜の膜厚を薄くすることで容易にしきい値電圧の制御を行うことができる。
【０１４７】
その場合、ゲイト絶縁膜の膜厚の制御は、マスクを使って選択的に積層する方法や、いわゆる LOCOS法の様にマスクを用いて選択的にシリコン薄膜を酸化する方法などを用いれば良い。
【０１４８】
従って、チャネル長（Ｌ）およびゲイト絶縁膜の膜厚（Ｔ）を必要な回路に応じて変化させることで所望の駆動周波数および動作電圧での動作を行わせることが可能となる。ただし、この様な本実施例の構成は実施例１に示した本発明のＴＦＴだからこそ可能なのであって、従来のＴＦＴでは短チャネル効果の影響を受けてしまって本構成を実施するのは極めて困難である。
【０１４９】
また、適切な回路設計を行うためには、駆動周波数だけでなく必要とする動作電圧をも考慮しておくことが必要であるが、消費電力は動作電圧（ＶDD）の２乗に比例して増加するため、基本的に動作電圧は低いことが望ましい。
【０１５０】
しかしながら、図１０（Ａ）において画素マトリクス回路１１を構成する画素ＴＦＴは、液晶材料のしきい値電圧（ＴＮ材料で±５Ｖ）と画素ＴＦＴ自身のしきい値電圧（マージンをみて± 2〜3 Ｖ）を考慮するため、現状では14〜16Ｖ程度の動作電圧が必要となる。
【０１５１】
従って、図１０（Ａ）においては画素マトリクス回路１１、シフトレジスタ１３、１６、Ｄ／Ａコンバータ１４、バッファ１７、１８等で14〜16Ｖ前後が必要となる。また、図１０（Ａ）のブロック図には図示していないが、バッファの前にレベルシフタがあればその動作電圧も14〜16Ｖ前後とする。
【０１５２】
以上の様に、現状の液晶表示装置では主に液晶材料の制約があって画素マトリクス回路周辺は動作電圧が14〜16Ｖ程度であることが多い。そこで、本実施例では動作電圧14〜16Ｖ程度、駆動周波数５０ＭＨｚの性能を有する回路を構成する為に図１０（Ｂ）に示す様なＣＭＯＳ構造を採用する。
【０１５３】
図１０（Ｂ）は図６（Ａ）で説明したＣＭＯＳ構造であり、ここでは構造についての詳細な説明を省略する。図１０（Ｂ）において重要なのは、ＴＦＴのチャネル長（Ｌ１）２８及びゲイト絶縁膜の膜厚（Ｔ１）２９である。なお、ここで言うチャネル長とは、チャネル形成領域の長さ、即ち実質的に電極として機能しうるゲイト電極の線幅に相当する。従って、チャネル長にはオフセット領域やＬＤＤ領域等の長さは含まれない。
【０１５４】
図１０（Ｂ）の構造を利用すべき回路の場合、駆動周波数は５０ＭＨｚ程度であるため、本発明のＴＦＴの場合、チャネル長（Ｌ１）２８は 1.5〜2.5 （代表的には2 μｍ）で十分である。また、動作電圧は14〜16Ｖと高いのでゲイト絶縁膜の膜厚（Ｔ１）は1000〜2000Å（代表的には1200Å）と少し厚めに形成することでドレイン耐圧を高める。
【０１５５】
なお、図１０（Ｂ）に示した様な10Ｖを超える高い動作電圧領域で駆動する必要のあるＴＦＴを本発明者らは高耐圧駆動型ＴＦＴ（または低周波駆動型ＴＦＴ）と呼んでいる。高耐圧駆動型ＴＦＴはゲイト絶縁膜の膜厚を1000Å以上とすることが望ましい。
【０１５６】
なお、本発明のＴＦＴは１６Ｖ駆動でも問題なく動作することが実験的に確かめられているが、トリプルゲイト型の画素ＴＦＴを利用したり、シフトレジスタ１３、１６、Ｄ／Ａコンバータ１４を 9〜10Ｖで駆動させるなど、ＴＦＴのドレイン耐圧に余裕を持たせる工夫を行うことは信頼性の向上や消費電力の低減に有効である。また、 9〜10Ｖで駆動させるＴＦＴはゲイト絶縁膜の膜厚を 700〜1000Å（代表的には800 Å）程度とすることで駆動周波数をより高めることもできる。
【０１５７】
次に、水平走査用発振器１２、垂直走査用発振器１５、位相比較器１９、電圧制御型発振器２０、分周器２１の場合についてであるが、これらの回路は 0.1〜0.5 ＧＨｚ程度の駆動周波数を必要とするため、図１０（Ｃ）に示す様なＣＭＯＳ構造を採用する。
【０１５８】
図１０（Ｃ）に示すＣＭＯＳ構造の特徴は、図１０（Ｂ）に示したＣＭＯＳ構造よりもチャネル長（Ｌ２）３０が小さくなり、ゲイト絶縁膜の膜厚（Ｔ２）３１が薄くなったことにある。即ち、デバイス寸法が全体的に図１０（Ｂ）の構造よりも小さくなっている。
【０１５９】
本発明のＴＦＴの場合、 0.1〜0.5 ＧＨｚ程度の駆動周波数を実現するためにはチャネル長（Ｌ２）３０を 0.5〜1.0 μｍ（代表的には0.7 μｍ）のサブミクロン領域で形成すれば良い。また、前述の様に駆動周波数の向上に伴ってドレイン耐圧が問題となるので、ゲイト絶縁膜の膜厚（Ｔ２）３１を 400〜600 Å（代表的には500 Å）とすることで動作電圧を５Ｖ程度まで下げられる。
【０１６０】
次に、演算回路２２およびメモリ回路２３は 0.2〜2 ＧＨｚ程度の極めて高い駆動周波数を必要としうるため、図１０（Ｄ）に示す様なＣＭＯＳ構造を採用する。図１０（Ｄ）に示すＣＭＯＳ構造は、チャネル長（Ｌ３）３２がディープサブミクロン領域にまで微細化され、ゲイト絶縁膜の膜厚（Ｔ３）３３も極めて薄くなる。
【０１６１】
本発明のＴＦＴの場合、 0.2〜2 ＧＨｚ程度の駆動周波数を実現するためにはチャネル長（Ｌ３）３２を 0.1〜0.5 μｍ（代表的には0.35μｍ）とし、ゲイト絶縁膜の膜厚（Ｔ３）３３を 200〜400 Å（代表的には300 Å）とすることで動作電圧を3.3 Ｖにまで引き下げることができる。
【０１６２】
なお、図１０（Ｃ）、（Ｄ）に示した様な0.1 ＧＨｚ以上もの高い駆動周波数領域で駆動するＴＦＴを本発明者らは高周波駆動型ＴＦＴと呼んでいる。高周波駆動型ＴＦＴはゲイト絶縁膜の膜厚を500 Å以下とすることが望ましい。
【０１６３】
以上の様に、必要に応じてＴＦＴのチャネル長（Ｌ）およびゲイト絶縁膜の膜厚（Ｔ）を異なるものとすることで回路が要求する最低限の周波数特性を実現することが可能となり、それによって様々なロジック回路を同一基板上に形成したシステム化されたアクティブマトリクスディスプレイを実現しうる。
【０１６４】
また、駆動周波数を増加させると同時に動作電圧をも低減することが可能なため、非常に消費電力の低いアクティブマトリクスディスプレイを構成することも可能である。また、ロジック回路の様な電気回路を５Ｖ（または3.3 Ｖ）で駆動することは、通常５Ｖ（または3.3 Ｖ）で駆動されるＩＣチップと組み合わせる必要がある場合において、信号の入・出力の互換性が良いという利点がある。
【０１６５】
本実施例においては、チャネル長（Ｌ）を 0.1〜2 μｍの範囲から適宜選択し、ゲイト絶縁膜の膜厚（Ｔ）を 200〜1500Åの範囲から適宜選択する例を示したが、本実施例に示した具体的な数値等は本発明の一実施例を示すものに過ぎず、これに限定されるものではない。
【０１６６】
本実施例で重要な点は、同一基板上において高周波駆動型ＴＦＴと高耐圧駆動型ＴＦＴとが同時に存在しうることであって、その結果、画素マトリクス回路、ドライバー回路およびロジック回路を同一基板上に搭載したアクティブマトリクスディスプレイを実現できる点にある。
【０１６７】
今後、デバイスサイズのさらなる微細化が進み、高速動作を必要とする回路が増加することは容易に予想できる。その時、本発明におけるチャネル長（Ｌ）の選択範囲の下限は0.01μｍかそれ以下となるであろうし、ゲイト絶縁膜の膜厚（Ｔ）の選択範囲の下限は50Åかそれ以下となると思われる。本発明者らは将来的に本発明のＴＦＴによって２ＧＨｚ以上の超高周波駆動を行うロジック回路が形成される可能性をも想定しており、その様な場合においては本発明はさらに有効な技術となると考えている。
【０１６８】
〔実施例４〕
本実施例では本発明のＴＦＴを利用した各種ロジック回路の回路構成について簡単な説明を行う。図１に示すアクティブマトリクスディスプレイを例にとって説明する前に、基本となるインバータ等の構成を図１１を用いて説明する。
【０１６９】
まず、図１１（Ａ）はインバータ回路であり、Ｐチャネル型ＴＦＴ４１及びＮチャネル型ＴＦＴ４２とを相補的に組み合わせたＣＭＯＳ構造で構成される。インバータ回路の回路記号は４３の様に表される。
【０１７０】
図１１（Ｂ）はクロックドインバータであり、Ｐチャネル型ＴＦＴ４４、４５及びＮチャネル型ＴＦＴ４６、４７とで構成される。この場合、Ｎチャネル型ＴＦＴ４６、４７のゲイト電極にクロック信号ＣＬが入力され、Ｐチャネル型ＴＦＴ４４、４５のゲイト電極には反転したクロック信号ＣＬ’が入力される。クロックドインバータの回路記号は４８の様に表される。また、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴに入力されるクロック信号を入れ換えると、図１１（Ｂ）に示すクロックドインバータ４４がオン状態の時にオフ状態となる様な逆極性のクロックドインバータとなる。
【０１７１】
図１１（Ｃ）に示す回路はアナログスイッチであり、インバータ４９とＮチャネル型ＴＦＴ５０及びＰチャネル型ＴＦＴ５１とで構成され、Ｎチャネル型ＴＦＴ５０にはクロック信号ＣＬが、Ｐチャネル型ＴＦＴ５２には反転したクロック信号ＣＬ’が入力される。アナログスイッチの回路記号は５２の様に表される。このアナログスイッチは図１１（Ｂ）に示されるクロックドインバータと同様の機能を有する。勿論、入力するクロック信号の極性を切り換えることで、アナログスイッチの極性（オン／オフ動作）を逆にすることができる。
【０１７２】
図１１（Ｄ）に示すのはＮＡＮＤ回路であり、Ｐチャネル型ＴＦＴ５３、５４及びＮチャネル型ＴＦＴ５５、５６で構成される。ＮＡＮＤ回路の回路記号は５７の様に表される。また、図１１（Ｅ）に示すのはＮＯＲ回路であり、Ｐチャネル型ＴＦＴ５８、５９及びＮチャネル型ＴＦＴ６０、６１で構成される。ＮＯＲ回路の回路記号は６２の様に表される。図１１（Ｄ）に示されるＮＡＮＤ回路は入力信号の論理積の反転信号を出力し、図１１（Ｅ）に示されるＮＯＲ回路は入力信号の論理和の反転信号を出力する。
【０１７３】
次に、図１のアクティブマトリクスディスプレイにおいて、ソース線ドライバー回路１０３に含まれる水平走査用シフトレジスタおよびラッチ回路の基本構造の一例について、図１２を用いて簡単に説明する。勿論、シフトレジスタおよびラッチの構成はこれに限定されるものではなく、例えば、信号の進行方向を入れ換えても動作する双方向シフトレジスタを用いても構わない。
【０１７４】
まず、図１２（Ａ）はシフトレジスタ回路を示している。シフトレジスタ回路は基本的に複数段のインバータ６３、クロックドインバータ６４、６５の組み合わせが直列に連なって構成される。この時、インバータ６３の構造は図１１（Ａ）、クロックドインバータ６４の構造は図１１（Ｂ）に示す様になっている。なお、クロックドインバータ６５はクロックドインバータ６４がオン状態にある時にオフ状態となる様に、反転したクロック信号が入力される。また、クロックドインバータ６４の代わりに図１１（Ｃ）に示す様なアナログスイッチを用いても構わない。
【０１７５】
また、本実施例に示す構成ではＮ段目と（Ｎ＋１）段目の出力信号を図１１（Ｄ）に示される様なＮＡＮＤ回路６６で論理積をとって出力する様な構成となっているため、▲１▼出力信号が重ならない（パルスエッジが急峻になる）、▲２▼実質的に２倍の駆動周波数で動作することができる、等の利点を得ることができる。
【０１７６】
次に、シフトレジスタ回路から出力された信号ａは、インバータ６７を利用して信号ａと反転された信号ａ’とに分けられて、図１２（Ｂ）で示されるラッチ回路へと進む。そして、信号ａと反転された信号ａ’は複数のビット信号線６８毎に接続された１段目のラッチ６９のクロック信号として入力される。なお、ビット信号線をＮ本とすればＮ2 階調の画像表示が可能である。
【０１７７】
次に、２段目のラッチ７０にクロック信号ｂおよびｂ’が入力すると、複数（Ｎ個）のラッチ６９の保持していた信号が一斉にＮ個のラッチ７０へと進む。そして、ラッチ７０に進んだ信号はインバータ７１を利用して信号ｃ1 、ｄ1 及び反転された信号ｃ1 ’、ｄ1 ’に分けられる。なお、ここでは線順次方式を例としているが、線順次方式でも基本的な動作は同様である。
【０１７８】
こうしてラッチ回路から出力されたビット信号（ｃ1 、ｄ1 ・・及びｃ1 ’、ｄ1 ’・・）は図１２（Ｃ）に示されるＤ／Ａコンバータに進む。図１２（Ｃ）に示されるＤ／Ａコンバータにおいて、アナログスイッチ７２（図１１（Ｃ）参照）はビット信号線６８の本数と同数、即ちＮ個が直列に接続される。そして、そのＮ個のアナログスイッチでなる列７４がアナログ信号線７３の本数と同数、即ちＮ2 本だけ並列に並び、各々所定のアナログ信号線と接続している。
【０１７９】
本実施例のＤ／Ａコンバータは複数のアナログスイッチ７２を組み合わせることでＮ2 本のアナログ信号線７３から選択的に階調信号を取り出す構成となっている。以下に動作原理を簡単に説明する。
【０１８０】
まず、１st bit line からのビット信号（ｃ1 及びｃ1 ’）を例にとる。図１２（Ｂ）のラッチ回路から送られたビット信号は、図１２（Ｃ）において最上段（１段目）に並ぶＮ2 個のアナログスイッチ全てに対してクロック信号として入力される。そして、Ｎ2 個のアナログスイッチのうちの幾つかがある規則性をもってオン状態となり、残りがオフ状態となる様に設計される。
【０１８１】
以上の様にして、２段目のアナログスイッチも２nd bit line （ｄ及びｄ’）からのビット信号をクロック信号としてオン状態またはオフ状態となる。この時、オン／オフ状態は１段目とは異なる規則性をもつ様に設計される。
【０１８２】
３段目以降も以上の様な設計がなされ、最終的にはＮ2 本だけ並んだ列７４のいずれか１列のみは必ずＮ個全てのアナログスイッチがオン状態となる様に設計される。この様にしてＮ2 本のアナログ信号線のうち、常に１本のアナログ信号線のみが選択される様に設計される。
【０１８３】
次に、図１のアクティブマトリクスディスプレイに配置される位相比較器１１４、ＬＰＦ（ローパスフィルター）１１５、電圧制御型発振器１１６、分周器１１７の回路構成の一例を図１３に示す。
【０１８４】
図１３（Ａ）に示すのは位相比較器１１４であり、４つのＮＡＮＤ回路７５（図１１（Ｄ）参照）、２つのインバータ７６（図１１（Ａ）参照）を組み合わせて構成される。また、ＬＰＦ１１５は位相比較器１１４の出力端子に接続される抵抗７７と容量７８とで構成される。
【０１８５】
図１３（Ｂ）に示すのは電圧制御型発振器１１６であり、インバータ７９、ＮＮＡＤ回路８０、ＮＯＲ回路８１（図１１（Ｅ）参照）、Ｐチャネル型ＴＦＴ８２及びＮチャネル型ＴＦＴ８３を組み合わせて構成される。なお、８４は定電流源を構成する回路である。
【０１８６】
図１３（Ｃ）に示すのは分周器１１７であり、Ｔ−Ｆ／Ｆ（トグルフリップフロップ）回路８５を直列に接続して構成される。接続する個数はどの程度まで分周するかによって適宜設定すれば良い。なお、Ｔ−Ｆ／Ｆ回路８５はクロックドインバータ８６、８７及びインバータ８８でループを形成して構成する。クロックドインバータ８６、８７及びインバータ８８については既に詳細に説明したので省略する。
【０１８７】
以上、本実施例は図１のアクティブマトリクスディスプレイに組み込む回路構成について説明を行った。しかし、図１１（Ａ）〜（Ｂ）に示した様な基本となる回路を組み合わせることで様々なロジック回路を構成することが可能であり、さらに複雑な回路構成を行うことができる。
【０１８８】
〔実施例５〕
本実施例では図８、図９を用いて説明したものとは異なる作製工程でＣＭＯＳ構造を形成する場合の例について説明する。なお、本実施例における説明は図１４を用いてＣＭＯ構造のみに着目して行う。
【０１８９】
まず、石英基板１４０１上に活性層１４０２、１４０３を形成する。そして、酸化珪素膜（後のゲイト絶縁膜）１４０４を形成した後、触媒元素のゲッタリングプロセス（ハロゲン元素を含む雰囲気における加熱処理）を行い、活性層１４０２、１４０３を本発明に利用するシリコン薄膜に変成させる。ここまでは、実施例１に示した工程に従って作製することができる。
【０１９０】
次に、活性層１４０２、１４０３上にアルミニウムを主成分とする材料でなるパターン（図示せず）を形成し、その後、３％の酒石酸を含んだエチレングリコール溶液中で陽極酸化を行い、緻密な陽極酸化膜１４０５、１４０６を形成する。また、ここでゲイト電極１４０７、１４０８が画定する。
【０１９１】
こうして図１４（Ａ）の状態が得られたら、次にこの状態で活性層１４０２、１４０３に対して一導電性を付与する不純物イオンの注入を行う。なお、このイオン注入工程はレジストマスクを利用してＮチャネル型ＴＦＴにはＰイオンを、Ｐチャネル型ＴＦＴにはＢイオンを添加する様に行う。そして、このイオン注入工程によりＮ型不純物領域１４０９、１４１０、Ｐ型不純物領域１４１１、１４１２が形成される。
【０１９２】
不純物イオンの注入が終了したら、窒化珪素膜１４１３を 0.5〜1 μｍの厚さに成膜する。成膜方法は減圧熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法のいずれであっても良い。また、窒化珪素膜以外に酸化珪素膜を用いても良い。
【０１９３】
こうして図１４（Ｂ）の状態が得られる。図１４（Ｂ）の状態が得られたら、次に窒化珪素膜１４１３をエッチバック法によりエッチングして、ゲイト電極１４０７、１４０８の側壁にのみに残存させる。この工程により、ゲイト電極１４０７、１４０８の側壁にはサイドウォール１４１４、１４１５が形成される。
【０１９４】
次に、サイドウォール１４１４、１４１５及びゲイト電極１４０７、１４０８をマスクとしてドライエッチング法により酸化珪素膜１４０４をエッチングする。この工程により、図１４（Ｃ）に示す様な状態でゲイト絶縁膜１４１６、１４１７が形成される。
【０１９５】
そして、図１４（Ｃ）に示す状態で再び不純物イオンの注入を行なう。このイオン注入工程も先程のイオン注入工程と同様にＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとを打ち分ける。また、この時、ドーズ量は先程のイオン注入のドーズ量よりも高めとしておく。
【０１９６】
このイオン注入の際、サイドウォール１４１４、１４１５直下の領域１４１８〜１４２１はイオン注入が行なわれないので、不純物イオンの濃度に変化はない。しかし、露出した領域１４２２〜１４２５はさらに高濃度の不純物イオンが注入されることになる。
【０１９７】
以上の様な２度目のイオン注入を経て、Ｎチャネル型ＴＦＴのソース領域１４２２、ドレイン領域１４２３、低濃度不純物領域１４１８、１４１９、チャネル形成領域１４２６及びＰチャネル型ＴＦＴのソース領域１４２５、ドレイン領域１４２４、低濃度不純物領域１４２０、１４２１、チャネル形成領域１４２７が形成される。（図１４（Ｃ））
【０１９８】
以上の工程を経て図１４（Ｃ）の状態が得られたら、300 Åの厚さの図示しないタングステン膜を成膜し、タングステン膜とシリコン膜（活性層）とを反応させる。そして、タングステン膜を除去した後、ランプアニール等による加熱処理を行なうことでソース領域１４２２、１４２５およびドレイン領域１４２３、１４２４の表面にタングステンシリサイド１４２８〜１４３１を形成する。なお、この工程はタングステン膜の代わりにタンタル膜、チタン膜、モリブデン膜等を用いても良い。
【０１９９】
次に、層間絶縁膜１４３２として酸化珪素膜を5000Åの厚さに成膜し、ソース線１４３３、１４３４、ドレイン線１４３５を形成する。さらに、画素マトリクス回路を形成する過程で、第２の層間絶縁膜１４３６、第３の層間絶縁膜１４３７、第４の層間絶縁膜１４３８が形成される。こうして図１４（Ｄ）に示すＣＭＯＳ構造を得る。
【０２００】
ＴＦＴを本実施例で示す様な構造（サリサイド構造）とすると、ソース／ドレイン電極がチタンシリサイド１４２８〜１４３１を介してソース／ドレイン領域と接続するので良好なオーミックコンタクトを実現できる。従って、負荷が小さく駆動周波数の高い回路を構成することができる。
【０２０１】
〔実施例６〕
本実施例では図８、図９、図１４を用いて説明したものとは異なる作製工程でＣＭＯＳ構造を形成する場合の例について説明する。説明は図１５を用いる。
【０２０２】
まず、実施例１に示した作製工程に従い、石英基板１５０１上に活性層１５０２、１５０３、後にゲイト絶縁膜となる酸化珪素膜１５０１４を形成する。そして、その上に一導電性を付与したシリコン薄膜でなるゲイト電極１５０５、１５０６を形成する。（図１５（Ａ））
【０２０３】
図１５（Ａ）の状態が得られたら、次にこの状態で活性層１５０２、１５０３に対して一導電性を付与する不純物イオンの注入を行う。なお、イオン注入工程はＰイオンとＢイオンを選択的に添加して行う。そして、このイオン注入工程によりＮ型不純物領域１５０７、１５０８、Ｐ型不純物領域１５０９、１５１０が形成される。
【０２０４】
不純物イオンの注入が終了したら、実施例５と同様の工程でまず窒化珪素膜１５１１を成膜し、その後エッチバック法を利用してサイドウォール１５１２、１５１３を形成する。そして、さらに実施例５と同様の工程で酸化珪素膜１５０４をエッチングし、ゲイト絶縁膜１５１４、１５１５を図１５（Ｃ）に示す状態で形成する。
【０２０５】
そして、図１５（Ｃ）に示す状態で再び不純物イオンの注入を行なう。このイオン注入工程も先程のイオン注入工程と同様にＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとを打ち分ける。また、この時、ドーズ量は先程のイオン注入のドーズ量よりも高めとしておく。
【０２０６】
こうしてＮチャネル型ＴＦＴのソース領域１５１６、ドレイン領域１５１７、低濃度不純物領域１５１８、１５１９、チャネル形成領域１５２０及びＰチャネル型ＴＦＴのソース領域１５２１、ドレイン領域１５２２、低濃度不純物領域１５２３、１５２４、チャネル形成領域１５２５が形成される。
【０２０７】
次に、実施例５に示した様なサリサイド工程を、チタン膜を用いて行う。その結果、ソース領域１５１６、１５２２およびドレイン領域１５１７、１５２１、さらにはゲイト電極１５０５、１５０６の上面に、チタンシリサイド１５２６〜１５３１が形成される。
【０２０８】
次に、層間絶縁膜１５３２を成膜し、ソース線１５３３、１５３４、ドレイン線極１５３５を形成し、第２の層間絶縁膜１５３６、第３の層間絶縁膜１５３７、第４の層間絶縁膜１５３８を形成して図１５（Ｄ）に示すＣＭＯＳ構造を得る。本実施例の場合も、チタシリサイドを介して配線とＴＦＴの良好なオーミックコンタクトを実現できる。本実施例の利点は、ゲイト電極１５０５、１５０６の上にもチタンシリサイド１５３０、１５３１が形成されるので、ゲイト線にかかる負荷抵抗を低減することができる点である。
【０２０９】
〔実施例７〕
本発明を実施するにあたって、実施例１の図２で説明したプロセスによって得られたシリコン薄膜が必要であることは既に述べた。本実施例では、実施例１とは異なる手段で結晶化したシリコン薄膜を本発明に用いる場合の例を示す。
【０２１０】
図２において、図２（Ｃ）に示す状態（結晶化のための加熱処理が終了した段階）を得たら、マスクとなった酸化珪素膜２０３を除去する。酸化珪素膜２０３を除去したら、ＫｒＦ（波長248nm ）、ＸｅＣｌ（波長308nm ）等を励起ガスとして利用したエキシマレーザーによるアニールを行う。なお、このレーザーアニール工程はシリコン薄膜を島状パターンに加工する前でも後でもどちらで行っても構わない。
【０２１１】
上記レーザーアニールによって、結晶シリコン薄膜に僅かに残存した非晶質成分の結晶化及び結晶シリコンの結晶性の著しい改善が行われる。この様にして得られたシリコン薄膜を用いても、本発明のアクティブマトリクスディスプレイを形成しうる。本実施例の利点は、アクティブマトリクスディスプレイのサブストレート基板として安価なガラス基板を使用できる点である。即ち、製造コストの低減を図ることができる。
【０２１２】
ただし、本発明を実施する上で最も望ましい形態は実施例１に示したシリコン薄膜を活用したＴＦＴを用いることであり、本実施例は基板としてガラス基板等の低耐熱性基板を使用する必要性が生じた場合のみに使用するのが好ましい。
【０２１３】
また、実施例１に示した工程と本実施例の工程とを組み合わせても良い。即ち、レーザーアニール工程の後に触媒元素のゲッタリングプロセスを行う構成としても構わない。その場合、さらに高い結晶性のシリコン薄膜を形成しうる。
【０２１４】
〔実施例８〕
本実施例では特開平7-130652号公報記載の技術とは異なる手段で結晶化を助長する触媒元素を添加する例を示す。なお、本実施例は実施例１と実施例６のどちらの結晶化手段をとる場合においても有効である。
【０２１５】
図１６（Ａ）において、１６０１は絶縁表面を有する基板（ガラス基板または石英基板）、１６０２は酸化珪素膜でなる下地膜、１６０３は非晶質シリコン薄膜、１６０４はバッファ層となる酸化珪素膜（窒化珪素膜や酸化窒化珪素膜でも構わない）である。
【０２１６】
また、１６０５はレジストマスクであり、触媒元素を添加する領域のみを除去しておく。レジストマスクの露光はエキシマレーザーを用いた露光法や電子ビームを用いた露光法などを用いることが好ましい。
【０２１７】
これらの露光法は極めて微細なパターン形成が可能となるので 0.01 〜1.0 μｍ（代表的には 0.1〜0.35μｍ）のスリット幅で触媒元素の添加領域を形成することができる。また、電子ビーム等で直接レジストパターンを描画すれば、添加領域の形状の自由度も大幅に広がる。
【０２１８】
そして、図１６（Ａ）の左の図に示す様に、非晶質シリコン薄膜１６０３中にイオンプロファイル１６０７のピーク値がくる様にしてイオンを添加する。そのため、シリコン薄膜１６０３中には所定の濃度（好ましくは 3×1019〜 1.5×1021atoms/cm3 ）で触媒元素が添加された領域１６０６が形成される。なお、イオンの添加方法はイオン注入法（イオンプランテーション等）またはイオンドーピング法（プラズマドーピング等）によれば良いが、触媒元素のみを添加できるイオン注入法の方が好ましい。
【０２１９】
また、本実施例ではバッファ層１６０４で非晶質シリコン薄膜１６０３を覆い、バッファ層１６０４を通過した触媒元素のみを利用する。そのため、次の様な効果を得ることができる。
（１）イオン添加によるダメージが非晶質シリコン薄膜１６０３に対して直接届かない。
（２）イオンプロファイル１６０７のピーク値付近のみを利用するので、触媒元素の添加量を再現性良く制御できる。
【０２２０】
また、バッファ層１６０４の膜厚は 100〜1500Å（好ましくは 300〜800 Å）とすることで再現性の良いイオンプロファイルが得られる。これ以下の膜厚では殆どのイオンがバッファ層を通過してしまいイオンプロファイルのピーク値付近のみを利用するのが困難となる。また、これ以上の膜厚では加速電圧をかなり高くする必要があるため装置の負担が大きくなる。
【０２２１】
また、この膜厚はバッファ層としてどの様な絶縁膜を利用するかで最適値が変化する。例えば、酸化珪素膜よりも緻密な窒化珪素膜を用いることでバッファ層の膜厚を薄くすることができる。
【０２２２】
また、他の実施形態として、図１６（Ｂ）に示す様な手段も可能である。図１６（Ｂ）に示す例は、レジストマスクを使用しないで触媒元素イオンを直接的にシリコン薄膜１６０６中へと添加する方法であり、ＦＩＢ（Focussed Ion Beam ）法等の様に微細スポットのみにイオンを照射できる様な技術を利用することで実施しうる。
【０２２３】
この実施形態では図１６（Ｂ）に示す様に、集束イオンビーム１６０８によって直接的にパターンが描画され、所望の位置に所望の形状で触媒元素の添加領域１６０９を形成することができる。
【０２２４】
以上の様に、本実施例によれば触媒元素の添加領域の幅を0.01〜1.0 μｍ（代表的には 0.1〜0.35μｍ）の微細なものとすることができる。また、電子ビーム法やＦＩＢ法等を用いて直接的に添加領域を描画することもできる。以上の効果として、触媒元素を添加する領域の形状や位置をＴＦＴの配置構成に合わせて自由に設計することができる。
【０２２５】
〔実施例９〕
本実施例では透過型表示装置の画素領域の構成を図７とは異なる構成とする場合の例を図１７に示す。図１７に示す構成において、１７０１、１７０２は活性層、１７０３、１７０４はソース線、１７０５、１７０６はゲイト線、１７０７はソース線１７０６と活性層（ソース領域）１７０２とのコンタクト部、１７０８は接続配線１７０９と活性層（ドレイン領域）１７０２とのコンタクト部、１７１０は接続配線１７０９と画素電極１７１１とのコンタクト部である。
【０２２６】
また、１７１２は補助容量であり、斜線で示されるブラックマスク１７１３と接続配線１７０９とが重畳する領域で形成される。また、ブラックマスク１７１３で遮光されない領域１７１４が画像表示領域となる。
【０２２７】
本実施例の様な配置構成は、画素領域が縦長の長方形である場合において長手方向（紙面に向かって上または下に向かう方向）に補助容量１７１２を形成することができるので、十分な補助容量を確保する上で有効である。
【０２２８】
〔実施例１０〕
本発明はあらゆる電気光学デバイスに対して適用可能であり、アクティブマトリクス型液晶表示装置、アクティブマトリクス型ＥＬ表示装置、アクティブマトリクス型ＥＣ表示装置などに適用することができる。
【０２２９】
また、これらの様なアクティブマトリクス型の表示装置には大別して透過型表示装置と反射型表示装置とがある。例えば、透過型液晶表示装置はアクティブマトリクス基板（ＴＦＴを配置する側の基板）の裏側にバックライトを配設し、表示装置を透過する光を見ることで画像を認識するものである。また、反射型液晶表示装置はアクティブマトリクス基板の表面側から入射した光をアクティブマトリクス基板に配置される画素電極で反射し、その反射光を見ることで画像を認識するものである。
【０２３０】
透過型表示装置と反射型表示装置とでＴＦＴ構造に大きな差異がないが、画素電極を形成する材料が異なる点に特徴がある。例えば、透過型表示装置を作製する場合、図７における画素電極７１１（または図１７における画素電極１７１１）としてＩＴＯ等の透明電極を使用すれば良い。また、反射型表示装置とする場合には、画素電極７１１（または画素電極１７１１）として反射効率の高い不透明電極を使用すれば良い。
【０２３１】
この様に、多少ＴＦＴ構造を変化させれば、本発明は透過型表示装置にも反射型表示装置にも適用できる。特に、反射型表示装置は開口率を問題としないため、透過型表示装置に比べて設計自由度が広がるという利点を有する。例えば透過型液晶表示装置において画素領域は殆ど画像表示領域７１４（または画像表示領域１７１４）の様に光を透過する窓部分で構成されているが、反射型液晶表示装置の場合にはその様な画像表示領域の裏側に別の回路を形成することが可能であるため集積度をより高めることができる。
【０２３２】
〔実施例１１〕
本発明をカラープロジェクション型液晶表示装置に適用した場合の例を図１８（Ａ）に示す。図１８（Ａ）は１枚の液晶パネルを用いた単板式プロジェクターの一例であり、白色光源１８０１、ＵＶフィルター（または熱線フィルター）１８０２、偏光板１８０３、１８０５、液晶パネル１８０４、投影レンズ１８０６で構成される。白色光源１８０１としては、ハロゲンランプ、メタルハライドランプまたは高輝度放電ランプなどを用いることができる。
【０２３３】
また、液晶パネル１８０４は拡大図で示される様に、Ｒ（赤）に対応した画素領域１８０７、Ｇ（緑）に対応した画素領域１８０８、Ｂ（青）に対応した画素領域１８０９が形成されたアクティブマトリクス基板１８１０と、Ｒ（赤）に対応したカラーフィルター１８１１、Ｇ（緑）に対応したカラーフィルター１８１２、Ｂ（青）に対応したカラーフィルター１８１３が形成された対向基板１８１４との間に液晶層１８１５を挟持して構成される。
【０２３４】
なお、上記構成以外にも様々な構成とすることができる。例えば、光源からの光をダイクロイックミラーでＲＧＢに分光し、それぞれをマイクロレンズを利用してＲＧＢに対応する各画素領域に集光する方法を用いても良い。
【０２３５】
また、図１８（Ｂ）はＲＧＢに対応した３枚の液晶パネルを用いた三板式プロジェクターの一例であり、白色光源１８２０、ＵＶフィルター（または熱線フィルター）１８２１、全反射ミラー１８２２〜１８２４、ダイクロイックミラー１８２５〜１８２８、コンデンサレンズ１８２９〜１８３１、Ｒに対応した液晶パネル１８３２、Ｇに対応した液晶パネル１８３３、Ｂに対応した液晶パネル１８３４、投影レンズ１８３５とで構成される。
【０２３６】
なお、図１８（Ａ）、（Ｂ）で示したプロジェクション型液晶表示装置は全面投射型のデータプロジェクタとしても良いし、背面投射型のリア型プロジェクタＴＶとしても良い。
【０２３７】
本発明のアクティブマトリクスディスプレイをプロジェクション型液晶表示装置として利用することで、信号処理回路等のロジック回路を液晶パネルに組み込んだ構成となるので装置の大幅な小型化、低価格化が実現できる。
【０２３８】
〔実施例１２〕
本発明は実施例１１に示したプロジェクション型液晶表示装置以外にも様々な電気光学デバイスに対して適用することが可能である。本実施例では、本発明を適用しうる電気光学デバイスの一例について図１９を用いて説明する。
【０２３９】
本発明を利用した電気光学デバイスの他の例としては（デジタル）ビデオカメラ、（デジタル）スチルカメラ、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話等）などが挙げられる。
【０２４０】
図１９（Ａ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２００１、カメラ部２００２、受像部２００３、操作スイッチ２００４、表示装置２００５で構成される。本発明を表示装置２００５に適用して表示コントロール回路や演算回路等を組み込むことでカード型モバイルコンピュータを実現しうる。
【０２４１】
図１９（Ｂ）はヘッドマウントディスプレイであり、本体２１０１、表示装置２１０２、バンド部２１０３で構成される。本発明を表示装置２１０２に適用することで大幅に装置の小型化が図れる。
【０２４２】
図１９（Ｃ）はカーナビゲーションシステムであり、本体２２０１、表示装置２２０２、操作スイッチ２２０３、アンテナ２２０４で構成される。カーナビゲーションシステムには衛星からの情報が送られるため、信号処理には非常に高い駆動周波数の回路が必要となる。本発明を表示装置２２０２に適用することでカーナビゲーションシステムのさらなる小型化、低価格化が可能となる。
【０２４３】
図１９（Ｄ）は携帯電話であり、本体２３０１、音声出力部２３０２、音声入力部２３０３、表示装置２３０４、操作スイッチ２３０５、アンテナ２３０６で構成される。本発明を表示装置２３０４に適用することでデジタル対応の表示モニタを搭載できる。
【０２４４】
図１９（Ｅ）はビデオカメラであり、本体２４０１、表示装置２４０２、音声入力部２４０３、操作スイッチ２４０４、バッテリー２４０５、受像部２４０６で構成される。本発明を表示装置２４０２に適用することで装置構成が大幅に簡略化されるため、非常に小型な装置を実現しうる。
【０２４５】
以上の様に、本発明の応用範囲は極めて広く、あらゆる分野の表示媒体に適用することが可能である。また、本発明を適用することでアクティブマトリクスディスプレイ自体に様々な機能を持たせることができるため、電気光学デバイスのサイズが極めて小さくなる。将来的にはあらゆる電気光学デバイスがカード化された携帯型電気光学デバイスとなりうる。
【０２４６】
【発明の効果】
まず、本発明を実施する上で極めて重要な基本技術がもたらす効果について述べる。その基本技術とは、触媒元素を利用して結晶化した結晶シリコンに対してハロゲン元素による触媒元素のゲッタリングプロセスを施すことで、極めて特異な結晶構造体を有するシリコン薄膜を得るものである。
【０２４７】
実施例１に示した様な作製工程で形成されるシリコン薄膜を用いたＴＦＴは単結晶シリコンを用いたMOSFETに匹敵するサブスレッショルド係数を有し、高い電界効果移動度を有しているという特徴がある。また、棒状または偏平棒状結晶が複数集合してなる結晶構造体でなるシリコン薄膜は、それ自体に短チャネル効果を抑制する効果があり、ＴＦＴを微細化してもチャネルドープ法等に頼る必要がなく、高耐圧・高速動作特性を実現することができる。
【０２４８】
この様な極めて高い性能、即ち駆動周波数域および動作電圧域の幅広いＴＦＴを用いることで、高周波駆動型ＴＦＴと高耐圧駆動型ＴＦＴとを同一基板上に形成することが可能となる。
【０２４９】
また、チャネルドープ法に頼ることなく短チャネル効果を抑制できるため、ＴＦＴのチャネル長（Ｌ）およびゲイト絶縁膜の膜厚（Ｔ）を変えるだけで動作性能の異なるＴＦＴを実現できる。従って、回路が要求する特性に応じてチャネル長（Ｌ）およびゲイト絶縁膜の膜厚（Ｔ）を異なるものとすることで、真性または実質的に真性なチャネル形成領域を有するＴＦＴを幅広い駆動周波数域および動作電圧域で利用することができる。
【０２５０】
以上の様な効果を得られたことで、同一基板上に高周波駆動型ＴＦＴと高耐圧駆動型ＴＦＴとを混載したロジック回路、ドライバー回路および画素マトリクス回路を配置したロジック回路内蔵型アクティブマトリクスディスプレイを実現することができる。
【０２５１】
本発明のアクティブマトリクスディスプレイは画素マトリクス回路やドライバー回路以外に、表示コントロール回路、メモリ回路、究極的には演算回路をも含みうるロジック回路を搭載するため、極めて多機能性、携帯性に優れたシステムディスプレイとして機能する。また、高周波駆動回路は動作電圧が必要以上に大きくならない様に設計されるので、低消費電力性にも優れたものとなる。
【０２５２】
さらに、その様なアクティブマトリクスディスプレイを、例えばプロジェクション型液晶表示装置の様な電気光学デバイスに適用することで、極めて小型かつ軽量で、安価な電気光学デバイスを提供することが可能である。
【図面の簡単な説明】
【図１】    アクティブマトリクスディスプレイのブロック図。
【図２】    シリコン薄膜の形成工程を示す図。
【図３】    シリコン薄膜の結晶構造を示すＴＥＭ写真。
【図４】    ＴＦＴの電気特性を示す図。
【図５】    ＴＦＴの構造を示す図。
【図６】    ＣＭＯＳ構造および画素領域の断面を示す図。
【図７】    上面から見た画素領域を示す図。
【図８】    ＣＭＯＳ構造および画素領域の作製工程を示す図。
【図９】    ＣＭＯＳ構造および画素領域の作製工程を示す図。
【図１０】  回路の配置構成を説明するための図。
【図１１】  基本的な回路を示す図。
【図１２】  水平走査用ドライバー回路を説明するための図。
【図１３】  ロジックを構成する回路を説明するための図。
【図１４】  ＣＭＯＳ構造の作製工程を示す図。
【図１５】  ＣＭＯＳ構造の作製工程を示す図。
【図１６】  触媒元素の添加方法を説明するための図。
【図１７】  上面から見た画素領域を示す図。
【図１８】  プロジェクション型表示装置の構成を示す図。
【図１９】  電気光学デバイスへの応用例を示す図。
【符号の説明】
１０１            基板
１０２            画素マトリクス回路
１０３            ソース線ドライバー回路
１０４            ゲイト線ドライバー回路
１０５            ロジック回路
１０６、１０７    ソース線
１０８、１０９    ゲイト線
１１０            画素領域
１１１            画素ＴＦＴ
１１２            液晶セル
１１３            補助容量
１１４            位相比較器
１１５            ＬＰＦ
１１６            電圧制御型発振器
１１７            分周器
１１８            水平走査用発振器
１１９            垂直走査用発振器
１２０            Ｄ／Ａコンバータ
１２１            アナログ信号の入力端子
１２２            ビット信号の入力端子
１２３            水平走査用同期信号の入力端子
１２４            垂直走査用同期信号の入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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