(57)【特許請求の範囲】
【請求項１】
集積回路素子において、
それぞれのアクチブ及び節約スリープモード動作をもち、それぞれのスリープモード命令が発生されるときにそれぞれの第１出力をもつ複数個の内部機能ロジック回路と、
それぞれのアクチブ及びスリープモード動作の間に前記各内部機能ロジック回路にパワーが供給又は隔離されるように制御するため、前記第１出力から発生した前記スリープモード命令に応答して、前記集積回路素子外部に提供されるそれぞれのパワーダウン信号を発生する内部パワー制御ロジック回路と、
を含み、
さらに、複数個の外部パワーサプライ信号を受信する複数個のパワーサプライパッドをもち、前記複数個の外部パワーサプライ信号のそれぞれは、前記複数個の内部機能ロジック回路のそれぞれに提供されることを特徴とする集積回路素子。
【請求項２】
前記内部パワー制御ロジック回路は、前記アクチブモード動作をもち、パワー節約スリープモード動作をもたないことを特徴とする請求項１に記載の集積回路素子。
【請求項３】
前記内部パワー制御ロジック回路により発生される前記パワーダウン信号は、前記複数個のパワーサプライパッドに電気的に連結される外部パワースイッチング回路に供給され、前記各パワーダウン信号の値は、前記外部パワースイッチング回路がパワーを前記各パワーサプライパッドのそれぞれに供給又は隔離するのに影響を与えることを特徴とする請求項１に記載の集積回路素子。
【請求項４】
前記外部パワースイッチング回路は、
前記パワーダウン信号に応答するパワートランジスタ制御回路と、
前記パワートランジスタ制御回路に電気的に連結されて前記外部パワーサプライ信号を発生する複数個のパワートランジスタと、
を含むことを特徴とする請求項３に記載の集積回路素子。
【請求項５】
前記内部パワー制御ロジック回路は、各アクチブモード再生信号を発生させる出力をもつアクチブモード再生制御回路を含むことを特徴とする請求項２に記載の集積回路素子。
【請求項６】
前記複数個の内部機能ロジック回路のそれぞれは、前記アクチブモード再生制御回路が発生する各アクチブモード再生信号に応答することを特徴とする請求項５に記載の集積回路素子。
【請求項７】
集積回路システムにおいて、
集積回路チップと、
前記集積回路チップに配列され、前記集積回路チップ内部又は外部で発生するスリープモード命令により引き起こされるパワー節約モード動作とアクチブモード動作とをもつ内部機能ロジック回路と、
前記集積回路チップに配列され、前記スリープモード命令に応答してパワーダウン信号を発生する内部パワー制御ロジック回路と、
前記集積回路チップに拡張配列され、前記内部機能ロジック回路に電気的に連結されるアクチブ/スリープモードパワーサプライパッドと、
前記集積回路チップ外部に配列され、前記アクチブ/スリープモードパワーサプライパッドに電気的に連結され、前記内部パワー制御ロジック回路により発生される前記パワーダウン信号に応答して、パワーを前記アクチブ/スリープモードパワーサプライパッドに供給または隔離させるパワースイッチング回路と、を含み、
前記内部パワー制御ロジック回路は、インタラプト信号に応答して、ウェークアップ信号を発生するウェークアップロジック回路を含み、さらにパワーダウン制御回路を含み、前記パワーダウン制御回路は、前記ウェークアップ信号に応答して前記パワーダウン信号をリセットすることを特徴とする集積回路システム。
【請求項８】
前記内部パワー制御ロジック回路は、アクチブモード動作をもち、パワー節約スリープモード動作をもたないことを特徴とする請求項７に記載の集積回路システム。
【請求項９】
前記パワースイッチング回路は、
前記パワーダウン信号に応答するパワートランジスタ制御回路と、
前記パワートランジスタ制御回路と前記アクチブ/スリープモードパワーサプライパッドに電気的に連結されるパワートランジスタと、
を含むことを特徴とする請求項８に記載の集積回路システム。
【請求項１０】
前記内部パワー制御ロジック回路は、アクチブモード再生信号を発生させる出力をもつアクチブモード再生制御回路を含むことを特徴とする請求項８に記載の集積回路システム。
【請求項１１】
前記アクチブモード再生制御回路は、エンド-スリープ制御信号を発生し、前記内部パワー制御ロジック回路は、前記エンド-スリープ制御信号に応答する前記パワーダウン制御回路を含むことを特徴とする請求項１０に記載の集積回路システム。
【請求項１２】
前記パワーダウン制御回路は、前記エンド-スリープ制御信号とスリープ命令との入力をもつマスキング回路を含むことを特徴とする請求項１１に記載の集積回路システム。
【請求項１３】
前記アクチブモード再生制御回路は、前記ウェークアップ信号に対し前記エンド-スリープ制御信号の発生時間を測定するタイマーを含むことを特徴とする請求項１２に記載の集積回路システム。
【請求項１４】
前記パワースイッチング回路は、パワーが前記アクチブ/スリープモードパワーサプライパッドから隔離されたモードから、パワーが前記パワーダウン信号のリセットに同期して前記アクチブ/スリープモードパワーサプライパッドに供給されるモードへ、スイッチすることを特徴とする請求項７に記載の集積回路システム。
【請求項１５】
集積回路素子を駆動する方法において、
集積回路素子の外部にあるパワースイッチング回路がパワーを第１及び第２機能ロジック回路に選択的に供給する間に各パワー供給モードで前記集積回路素子内にある第１及び第２機能ロジック回路を駆動する段階と、
前記集積回路素子の外部又は内部で第１アクチブスリープモード命令信号を発生する段階と、
前記第１アクチブスリープモード命令信号に応答して、第１アクチブパワーダウン信号を前記集積回路素子から前記外部パワースイッチング回路に送信する段階と、
前記第１アクチブパワーダウン信号に応答して、パワーが前記第１機能ロジック回路からは選択的に隔離されているが、前記第２機能ロジック回路からは隔離されていない間に、前記外部パワースイッチング回路を第１パワー供給モードから第１パワー隔離モードにスイッチングする段階と、
を含み、
前記送信する段階は、前記第１スリープモード命令信号のリーディングエッジに同期して、前記第１パワーダウン信号のリーディングエッジを発生する段階を含むことを特徴とする集積回路素子の駆動方法。
【請求項１６】
前記集積回路素子の外部又は内部でインタラプト信号を発生する段階をさらに含み、前記送信段階は、前記インタラプト信号のリーディングエッジに同期して、前記第１パワーダウン信号のトレーリングエッジ（trailing edge）を発生することを特徴とする請求項１５に記載の集積回路素子の駆動方法。
【請求項１７】
前記スイッチングする段階は、前記第１パワーダウン信号のトレーリングエッジに同期して、前記外部パワースイッチング回路を前記第１パワー隔離モードから前記第１パワー供給モードに再びスイッチングすることを含む請求項１５に記載の集積回路素子の駆動方法。
【請求項１８】
集積回路素子を駆動する方法において、
集積回路素子の外部にあるパワースイッチング回路がパワーを第１機能ロジック回路に選択的に供給する間にパワー節約モードで前記集積回路素子内にある第１ロジック回路を駆動する段階と、
前記集積回路素子の外部又は内部で第１アクチブスリープモード命令信号を発生する段階と、
前記第１アクチブスリープモード命令信号に応答して、第１アクチブパワーダウン信号を前記集積回路素子から前記外部パワースイッチング回路に送信する段階と、
前記第１アクチブパワーダウン信号に応答して、パワーが前記第１機能ロジック回路から選択的に隔離される間に前記外部パワースイッチング回路を第１パワー供給モードから第１パワー隔離モードにスイッチングする段階と、
を含み、
前記送信する段階は、前記第１スリープモード命令信号のリーディングエッジに同期して、前記第１パワーダウン信号のリーディングエッジを発生する段階を含むことを特徴とする集積回路素子の駆動方法。
【請求項１９】
前記集積回路素子の外部又は内部でインタラプト信号を発生する段階をさらに含み、前記送信段階は、前記インタラプト信号に同期して、前記第１パワーダウン信号のトレーリングエッジを発生することを含む請求項１８に記載の集積回路素子の駆動方法。
【請求項２０】
前記スイッチング段階は、前記第１パワーダウン信号に同期して、前記外部パワースイッチング回路を前記第１パワー隔離モードから前記第１パワー供給モードに再びスイッチングすることを含む請求項１９に記載の集積回路素子の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】
本発明は、集積回路素子又は集積回路システム及びその動作方法に係るもので、特に動作のときに、パワー節約スリープモードとアクチブモードとの選択可能な機能ロジック回路をもつ集積回路素子又は集積回路システム及びその動作方法に関する。
【０００２】
【従来の技術】
一般に、ディープサブマイクロン工程技術(deep sub-micron(DSM)process technologies)を用いて製造される集積回路素子は、薄いゲート酸化膜と低いしきい電圧とをもつMOSトランジスタから構成される。DSM工程技術を使用することにより集積度を高めることができる。しかし、集積度を高め、しきい電圧を低くする場合、全体漏えい電流の大きさは、集積度に直接的に比例し、しきい電圧に半比例する。従って、しきい電圧を低くすると共に集積度を高めることは漏えい電流を増加させる結果を招来することになる。
【０００３】
集積回路素子内の全体漏えい電流を減少させるための従来技術は、集積回路素子内の幾つかの回路に相対的に高いしきい電圧をもつMOSトランジスタと、前記素子内の別の回路に相対的に低いしきい電圧をもつMOSトランジスタとをそれぞれ備えている。例えば、高しきい電圧MOSトランジスタは時間にあまり厳しくない回路に用いられ、一般にもっと大きい漏えい電流をもつ低しきい電圧MOSトランジスタは時間に厳しい回路に用いられる。
また、他の従来技術においては、しきい電圧を効果的に高めるための方法として集積回路チップのボディー電圧を用いて、全体漏えい電流を減少させる。
【０００４】
漏えい電流を減らすための一つの技術が米国特許第6,064,223号に“MOSFET回路用低漏えい電流回路の構成”という名称で開示されている。前記特許では少なくとも一つのスイッチ可能なパス(switchable pathway)がアクチブ回路とパワーまたは接地ノードとの間に形成されている。前記スイッチ可能なパス（前記特許の図２でNMOSトランジスタ108または/そしてPMOSトランジスタ102を備えている）は、パワーサプライパスを前記回路から分離して前記回路を通じた漏えい電流を減少させている。
このような技術が有する多くの制限中の一つは、前記回路が高電流アクチブモードで動作するときに充分に低い抵抗通路を前記回路に提供し得るようにするため、前記スイッチ可能なパスが十分に大きくなければならないということである。
【０００５】
【発明が解決しようとする課題】
しかし、一つ以上のスイッチ可能なパスを用いると、集積度を減少させ、回路の効果的なレイアウトを複雑にする。“集積半導体素子で電力消費を減少させるための素子と方法”という名称の米国特許第6,081,135号では不必要なノードトグリング(node toggling)を除去することによりパワーを減らしている。回路のインアクチブ期間の間に回路の入力をパワー消費が最少化される状態までに引っ張るため、PMOSプルアップトランジスタまたはNMOSプルダウントランジスタを用いて不必要なノードトグリングを減少させる。一つの回路への前記入力はインアクチブ期間後に全てが“ハイ”に引っ張られる。このようなインアクチブ期間は前記回路内の漏えい電流が一番大きいトランジスタの漏えい電流に比例する。前記入力を漏えい電流に比例するプリング(pulling)に時間を調節することにより、プリングそれ自体により発生する過度な電力消耗なしに前記パワー消耗量を減らすことができる。しかし、このようなノードトグリング技術は、相当なオンーチップタイミングとノードトグリング回路とを必要とするので、集積度を減少する。
そこで、高集積回路で漏えい電流を減らすための前記従来技術にもかかわらず、拡張されたオンーチップ回路を必要とせずに効果的に漏えい電流を制御することができる、より改善された技術が継続要求されているのが実情である。
【０００６】
本発明の目的は、拡張されたオンーチップ回路を必要とせずに効果的に漏えい電流を制御することができる素子及びその方法を提供することである。
本発明の他の目的は、従来技術の問題点を解消しパワー節約スリープモードとアクチブモードとに選択することができる機能ロジック回路をもつ集積回路素子を提供することである。
【０００７】
【課題を解決するための手段】
本発明の一実施例による集積回路素子は、デバイス内の機能ロジック回路がスリープモードのようなインアクチブモードにスイッチングイン(switching in)及びスイッチングアウト(switching out)されるとき、前記素子に印加される少なくとも一つの外部パワー信号のタイミングを制御するためにオンーチップパワーダウン回路(on-chip power down control circuitry)を活用する。前記少なくとも一つの外部パワー信号は、外部パワートランジスタ制御回路により発生される信号に応答して動作する一つ以上のパワートランジスタにより提供される。前記パワートランジスタは、前記素子にオンチップで連結された各パワーサプライピンにパワーを提供できるし、前記外部パワートランジスタ制御回路は、前記素子により発生する一つ以上の信号に応答することができる。
【０００８】
特に、好ましくは、少なくとも一つの内部（例えば、オンーチップ）機能ロジック回路をもつ集積回路素子が提供される。前記内部機能ロジック回路は、各アクチブモードの動作またはパワー節約スリープモードの動作が可能になるように構成される。前記内部機能ロジック回路は、また各スリープモード命令(sleep mode request)が発生される出力を含む。この場合、前記内部機能ロジック回路は、自分のスリープモード命令を前記内部機能ロジック回路が直接発生するようにする回路を含むことを特徴とする。自分のスリープモード命令を発生できる前記内部機能ロジック回路は、マイクロプロセッサ、キャッシュ(cache)及びLCDコントローラを含む。
【０００９】
本発明の他の実施例に従い、各内部機能ロジック回路に対するスリープモード命令は、前記ロジック回路の外部で発生することができる。そのような命令は、他のオンーチップ回路によりまたは前記素子の外部に位置した回路により発生されることができる。前記素子は、また好ましくは一つ以上のパワーダウン信号を発生する内部（即ち、オンーチップ）パワー制御ロジック回路を具備する。前記パワーダウン信号は、前記外部パワートランジスタ制御回路に印加され、前記スリープモード命令に直接応答して発生されることになる。
【００１０】
本発明の又他の実施例に従い、集積回路素子は、各アクチブ及びパワー節約スリープモード動作をもつ複数個の内部機能ロジック回路を含むことを特徴とする。これら内部機能ロジック回路は、各スリープモード命令が発生される第１出力をもつ。また、前記集積回路素子は、前記第１出力で発生される前記スリープモード命令に応答して外部から提供される各パワーダウン信号(respective power down signals)を発生する内部パワー制御ロジック回路を具備することを特徴とする。また、前記集積回路素子は、前記複数個の内部機能ロジック回路のそれぞれに（または一つ以上に）提供される外部パワーサプライ信号を受信する複数個のパワーサプライパッドを含むことを特徴とする。特に、前記内部パワー制御ロジック回路により発生される前記パワーダウン信号は、前記複数個のパワーサプライパッドに電気的に連結される外部パワースイッチング回路に提供されることが好ましい。前記パワーダウン信号の各ロジック値を用いて前記パワースイッチング回路がパワーを各パワーサプライパッドに供給すること、またはパワーを各パワーサプライパッドから隔離することに影響を与えることができる。
【００１１】
前記実施例の好ましい態様に従い、前記外部パワースイッチング回路は、前記パワーダウン信号に応答するパワートランジスタ制御回路と、前記パワートランジスタ制御回路に連結されて外部パワーサプライ信号を発生する複数個のパワートランジスタと、を含むことを特徴とする。また、前記内部パワーコントロールロジック回路は、各アクチブ再生信号が発生される出力をもつアクチブモード再生制御回路を含む。前記複数個の内部機能ロジック回路のそれぞれは、前記アクチブモード再生制御回路により発生される各アクチブモード再生信号に応答することができる。前記アクチブ再生信号のロジック値は、各機能ロジック回路がアクチブモードからスリープモードにスイッチされるかまたはその反対となるように制御することに用いられる。
【００１２】
本発明の又他の実施例に従い、集積回路のシステムは、集積回路チップと、前記集積回路チップの外部に位置するパワースイッチング回路と、を含む。好ましく前記チップの素子は、２個の動作モードをもつ内部機能ロジック回路と内部パワーコントロールロジック回路とを含む。前記２個の動作モードは、ノーマルアクチブ動作モードとスリープモード命令に応答して引き起こされるパワー節約動作モードとを含む。前記スリープモード命令は、前記内部機能ロジック回路または前記素子内部の他の回路により発生され、前記素子外部でも発生される。前記内部パワー制御ロジック回路は、動作を実行して前記スリープモード命令に従いパワーダウン信号を発生する。アクチブ/スリープモードパワーサプライパッドは、集積回路チップに具備されることが好ましく、前記パッドは、前記内部機能ロジック回路に電気的に連結されるのが好ましい。また、外部パワースイッチング回路が具備される。前記パワースイッチング回路は、前記内部パワー制御回路により発生する前記パワーダウン信号に従いパワーを前記アクチブ/スリープモードパワーサプライパッドに供給するかまたは保留する。前記パワースイッチング回路は前記パワーダウン信号に応答するパワートランジスタ制御回路と、前記トランジスタ制御回路に電気的に連結され、前記アクチブ/スリープモードパワーサプライパッドに電気的に連結されるパワートランジスタと、を含む。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態について図面を用いて詳しく説明する。
本発明は多様な形態で説明され、ここに説明される実施例によりその構成が限定されるものではない。これらの実施例は、このような説明が完全且つ徹底となるようにして、当業者に本発明の範囲を完全な形態で伝達することにある。
図面において同一乃至類似した部分は、説明及び理解の便宜上同一乃至類似した符号で記載する。
【００１４】
図１は、本発明の第1実施例による集積回路素子及びそれに対する外部パワースイッチング回路に関するブロック図である。
図１に示すように、本発明の第１実施例に従う集積回路システム10は、集積回路チップ15と、前記集積回路チップ15の外部に位置したパワースイッチング回路12とからなる。好ましくは、前記集積回路チップ15の集積回路素子14は、第１内部機能ロジック回路16と、内部パワー制御ロジック回路18とを含む。前記第１内部機能ロジック回路16は、ノーマル“アクチブ”モードの動作と、スリープモード命令に応答して引き起こされるパワー節約“スリープ”モードの動作との２個の動作モードをもつ。
【００１５】
前記スリープモード命令は、前記第１内部機能ロジック回路16または前記集積回路素子14、そして/又はチップ15の外部または内部に位置した他の回路（図示せず）により発生される。前記集積回路素子14は、またノーマル内部機能ロジック回路20を含む。前記ノーマル内部機能ロジック回路20は、ノーマル“アクチブ”モードで作動することができる。前記ノーマル内部機能ロジック回路20は、パワースイッチング回路12に電気的に連結されていないので、前記アクチブ/スリープモードパワーサプライパッド22のようなものでパワーを保留することができない。
【００１６】
前記内部パワー制御ロジック回路18は、動作を実行して前記スリープモード命令に従いパワーダウン信号PWRDNと、アクチブ再生信号ACTIVE-RESTARTとを発生する。アクチブ/スリープモードパワーサプライパッド22は、また前記集積回路チップ15に具備されるのが好ましく、前記パッド22は、前記第１内部機能ロジック回路16に電気的に連結される。例えば、前記アクチブ/スリープモードパワーサプライパッド22は、前記第１内部機能ロジック回路16内で、一つ以上のパワーサプライレール(power supply rail)に電気的に連結される。
前記パワースイッチング回路12は、前記内部パワー制御ロジック回路18により発生されるパワーダウン信号PWRDNに応答して、前記アクチブ/スリープモードパワーサプライパッド22にパワーを供給あるいは保留する。
【００１７】
前記パワースイッチング回路12は、パワーダウン信号PWRDNに応答するパワートランジスタ制御回路11と、前記パワートランジスタ制御回路11に電気的に連結されるパワートランジスタ13（またはパワートランジスタバンク）とからなる。前記パワートランジスタ13は、アクチブ/スリープモードパワーサプライパッド22にスイッチパワー信号TRPWRを供給する。
【００１８】
前記集積回路システム10は、一次動力信号(primary power signal)PWRを前記集積回路素子14と前記パワースイッチング回路12とに供給する外部パワーサプライ素子24を含む。
【００１９】
図２は、内部パワー制御ロジック回路18と複数個の機能ロジック回路とを含む好ましい集積回路素子14関する詳細ブロック図である。
前記複数個の機能ロジック回路は、第１機能ロジック回路16Aと第２機能ロジック回路16Bとを含む。これら二つの機能ロジック回路16A,16Bは、アクチブモードとインアクチブモードとのそれぞれで動作し、各スリープモード命令SLEEP-REQUEST1-n（ｎは正数）を発生する内部回路をそれぞれ含んでいる。例えば、機能ロジック素子は、メモリ素子、マイクロプロセッサ及びパワー節約スリープモード動作に有効に配列される別の素子を含む。
【００２０】
前記第１、第２機能ロジック回路16A,16Bは、後に図３で詳しく説明するように、各スイッチパワー信号TR-PWR1,TR-PWRnに応答する。ノーマル機能ロジック回路20は、デュアルモード（アクチブ及びスリープモード）を有さないように配列される。前記内部パワー制御ロジック回路18は、パワーダウンコントローラ26、アクチブモード再生コントローラ30、及びウェークアップロジック回路(wake-up logic  circuit)28を含む。
【００２１】
スリープモード命令信号に応答する前記パワーダウンコントローラ26は、複数のパワーダウン信号PWRDN1-nを発生する。これらのパワーダウン信号は、前記集積回路素子14の外部に提供され、また、前記アクチブモード再生コントローラ30に提供される。
前記ウェークアップロジック回路28は、一つ以上のインタラプト信号INTERRUPT1-nに応答して、一つ以上のウェークアップ信号WAKEUP1-nを発生する。
前記アクチブモード再生コントローラ30は、前記複数のパワーダウン信号または複数のウェークアップ信号に応答して、複数のエンド-スリープ信号END-SLEEP1-nと複数のアクチブ再生信号ACTIVE-RESTART1-nとを発生する。
【００２２】
図２において、集積回路素子14の第１及び第２機能ロジック回路16A,16Bに関する動作を説明する。
前記第１機能ロジック回路16Aがノーマルアクチブモードで動作するとき、前記第１アクチブ再生信号ACTIVE-RESTART1は、アクチブレベル（例えば、ロジック１レベル）であり、前記第１スイッチパワー信号TR-PWR1は、適当なパワーサプライレベルで維持される。スリープモードの動作を引き起こすため、前記第１機能ロジック回路16A（または、他の内部または外部素子）がスリープモード命令（例えば、SLEEP-REQUEST1=1）を発生する。前記スリープモード命令に応答して、前記パワーダウンコントローラ26は、アクチブ第１パワーダウン信号PWRDN1=1を発生する。前記アクチブ第１パワーダウン信号は、図１のパワースイッチング回路12のような外部パワースイッチング回路と、前記アクチブモード再生コントローラ30とに供給されるのが好ましい。
【００２３】
前記アクチブモード再生コントローラ30は、前記第１アクチブ再生信号をインアクチブモードレベル（例えば、ロジック“0”レベルで図示されたように）にスイッチする。前記アクチブ再生信号のアクチブレベルからインアクチブレベルへのスイッチングは、前記第１機能ロジック回路16Aをスリープモード動作にスイッチされるようにする。前記第１機能ロジック回路16Aは、前記アクチブ再生信号のスイッチングに同期して応答する。アクチブ動作モードからパワー節約スリープモード動作にスイッチングするようにする機能ロジック回路の内部にある回路は、当業者にはよく知られたものなので、これ以上説明する必要はない。
【００２４】
後に図３及び図４を用いて詳しく説明するように、前記スリープモード動作は、前記スイッチパワー信号TR-PWR1がパワーサプライレベル（例えば、Vdd）からインアクチブレベル（例えば、GND）にスイッチされるときに、またはその以前に、前記第１機能ロジック回路16A内に誘導されるのが好ましい。
【００２５】
前記第１機能ロジック回路16Aは、所定期間の間、または前記集積回路素子14の外部または内部での発生（例えば、タイミング、モード選択などの発生）に従う非特定の期間の間、パワー節約スリープモード動作が維持される。例えば、インタラプト信号INTERRUPT1がロジック１パルス(logic 1 pulse)として発生されて、前記第１機能ロジック素子16Aをインアクチブスリープモードからアクチブモードへの変換を引き起こす。
【００２６】
図２に示したように、このようなインタラプト信号は、前記パワー制御ロジック回路18内にあるウェークアップロジック回路28により受信される。それに応答して、前記ウェークアップロジック回路28は、前記アクチブモード再生コントローラ30と前記パワーダウンコントローラ26とに第１ウェークアップ信号WAKEUP1を印加する。
【００２７】
前記第１ウェークアップ信号に応答して、前記パワーダウンコントローラ26は、インアクチブ第１パワーダウン信号（例えば、PWRDN1=0）を発生し、これは前記外部パワースイッチング回路12が前記第１スイッチパワー信号TR-PWR1をインアクチブレベルからアクチブレベルにスイッチするようにする原因となる。また、充分な時間が経過して前記第１機能ロジック回路16Aに対する安定された第１パワーサプライ信号TR-PWR1を得た後、前記アクチブモード再生コントローラ30は、前記第１アクチブ再生信号をインアクチブレベルから前記機能ロジック回路16A内に前記スリープモード動作を終了するアクチブレベルにスイッチする。そのあと、前記各機能ロジック回路は、ノーマルアクチブモード動作を再び開始する。
【００２８】
図３は、本発明の第3実施例による集積回路素子に関するブロック図である。図４は、図１乃至図３の前記集積回路素子の動作を説明するタイミング図である。
以下、図３及び図４を参照して、本発明の他の好ましい実施例に従い、集積回路素子14'を説明する。
単一集積回路チップ15に配置された前記集積回路素子14'は、パワー制御ロジック回路18'を含む。前記パワー制御ロジック回路18'は、パワーダウンコントローラ26'と、アクチブモード再生コントローラ30'と、ウェークアップロジック回路28'と、を含む。
【００２９】
前記ウェークアップロジック回路28'は、各インタラプト信号INTERRUPT1-nに応答して一つ以上のウェークアップ信号WAKEUP1-nを発生する。これらのインタラプト信号は、前記集積回路チップ15の内部または外部で発生される。前記ウェークアップロジック回路28'は、内部パワーサプライ信号と内部リセット信号INTERNAL-RESETとに応答する。
リセットコントローラ32は、外部リセット信号RESETに応答して、前記内部リセット信号を発生する。前記リセットコントローラ32は、従来技術に該当するものなので、それに関するこの以上の説明は省略する。
前記内部パワーサプライ信号は、従来技術を用いてパワーサプライ34により発生される。前記パワーサプライ34は、前記チップ15の内部または外部に位置する。前記パワーサプライ34は、前記外部パワーサプライ24から１次電源を供給受け、前記１次電源を前記集積回路素子14'に適合した他の電圧レベルに変換する。
【００３０】
前記各機能ロジック回路16A,  16B,  16Cは、各スリープモード命令SLEEP-REQUEST1-nを発生するものとして現在説明されているが、これらスリープモード命令中の一つ以上は、前記集積回路素子14'の外部または内部に位置する他の回路により発生されることもできる。
前記アクチブ再生信号ACTEVE-RESTART1-nは、タイマーの内装された前記アクチブモード再生コントローラ30'により発生される。前記アクチブモード再生コントローラ30'は、前記パワーダウンコントローラ26'により発生される複数個のパワーダウン信号PWRDN1-nに応答して、前記アクチブ再生信号を発生する。
前記パワーダウンコントローラ26'は、また前記アクチブモード再生コントローラ30'から複数個のエンド-スリープ信号END-SLEEP1-nを受信する。各スリープモード命令が受信されると、前記パワーダウンコントローラ26'は、前記エンド-スリープ信号を用いて前記スリープ命令信号ラインのそれぞれをマスクする。
【００３１】
前記各機能ロジック回路が既に各スリープモードにある場合、連続したスリープ命令によりインタラプトされないようにするため、前記連続スリープモード命令は、END-SLEEPによりマスクされる。マスキング機能ブロック（図示せず）は、パワーダウンコントローラ26'内部に配置し得る。例えば、アンドゲートを使用するのである。SLEEP-REQUESTとEND-SLEEPとは前記アンドゲートの入力である。ノーマルアクチブモードのときに、SLEEP-REQUESTは“ロー”で、END-SLEEPは“ハイ”である。しかし、SLEEP-REQUEST1が各ロジック機能回路で“ハイ”でトリガーされるとき、前記アンドゲート出力は“ハイ”である。END-SLEEP1は“ロー”状態で、従って、前記各機能ロジック回路が各スリープモードにある間に前記連続スリープ命令は、END-SLEEPによりマスクされる。END-SLEEPが“ハイ”でトリガーされた後、前記連続スリープ命令は進行される。
【００３２】
前記集積回路チップ15の外部に位置した前記パワースイッチング回路12は、図示されたように、前記外部パワーサプライ24から電源を受信する。前記パワースイッチング回路12は、好ましくは前記集積回路素子14'から複数個のパワーダウン信号を受信するパワートランジスタ制御回路11を含む。これらパワーダウン信号PWRDN1-nは、アクチブハイ信号を構成する。従って、第１パワーダウン信号PWRDN1の立上り遷移（rising transition）に応答して前記パワートランジスタ制御回路11は、第１パワートランジスタ13Aをスイッチ-オフする制御信号を発生し、それによりパワーをアクチブ/スリープモードパワーサプライピン22Aから隔離させる。
【００３３】
前記パワートランジスタ制御回路11は、第２及びｎパワートランジスタ13B,13C、そしてその他のもの（図示せず）を類似した方法により制御する。従って、第２パワーダウン信号PWRDN2が立上り遷移をすると、前記第２アクチブ/スリープモードパワーサプライピン22Bからパワーが隔離される結果をもたらし、第ｎパワーダウン信号PWRDNnの立上り遷移は、前記第ｎアクチブ/スリープモードパワーサプライピン22Cからのパワー隔離の結果をもたらす。
【００３４】
図４のタイミング図を参照すると、前記第１機能ロジック回路16A（又は他の回路）により第１アクチブハイスリープ命令(SLEEP-REQUEST1)が発生すると、前記パワーダウンコントローラ26'は、第１アクチブハイパワーダウン信号PWRDN1を発生する。
前記第１アクチブハイパワーダウン信号PWRDN1に応答して、前記アクチブモード再生コントローラ30'は、前記第１機能ロジック回路16A内にスリープモード動作を誘導するために前記アクチブ再生信号ACTIVE-RESTART1を“ハイ”から“ロー”にスイッチングする。
前記第１アクチブハイパワーダウン信号PWRDN1に応答して、前記パワースイッチング回路12は、パワー信号TR-PWR1を“ハイ”から“ロー”にスイッチングすることによりパワーを前記第１アクチブスリープモードパワーサプライピン22Aから隔離させる。
本発明のこのような好ましい実施例によると、第１機能ロジック回路16Aが既に各スリープモード動作に入ったとき（又は開始）或いはその後にパワー信号TR-PWR1は“ハイ”から“ロー”にスイッチングする。
【００３５】
再び、図４を参照すると、第１アクチブハイインタラプト信号INTERRUPT1のリーディングエッジ（leading edge）を受信すると、前記ウェークアップロジック回路28'をトリガーして第１ウェークアップ信号WAKEUP1を発生する。それに応答して前記パワーダウンコントローラ26'は、前記第１パワーダウン信号PWRDN1を“ハイ”から“ロー”にリセットする。前記第１パワーダウン信号PWRDN1の“ハイ”から“ロー”への遷移は、前記パワートランジスタ制御回路11が前記第１パワートランジスタTR1をイネーブルさせる原因となる。
【００３６】
それに応答してパワー信号TR-PWR1は“ロー”から“ハイ”にスイッチされる。前記パワー信号TR-PWR1が安定されたレベルに到達する前に安定化時間が必要である。また、好ましくは、前記アクチブモード再生コントローラ30'は、第１ウェークアップ信号WAKEUP1が立上りエッジを感知する同時に内部タイマーを作動開始する。または、前記アクチブモード再生コントローラ30'は、第１パワーダウン信号PWRDN1の立下りエッジ（falling edge）を感知する同時に内部タイマーを作動開始することもできる。
【００３７】
前記内部タイマーが作動開始すると、前記第１アクチブ再生信号ACTIVE-RESTART1は、前記機能ロジック回路16Aをスリープモードからアクチブモードにスイッチするため“ロー”から“ハイ”にスイッチされる。
また、前記第１エンドスリープ信号END-SLEEP1は、“ロー”から“ハイ”にスイッチすることにより、前記パワーダウンコントローラ26'内のマスキング期間を終了する。
前記機能ロジック回路16Aの誤動作を防ぐため、パワー信号TR-PWR1が安定状態条件に到達した後まで前記機能ロジック回路のスリープモードからアクチブモードへのスイッチング動作が発生しないようにタイマーのタイムアウト期間を充分に長くすることが好ましい。
【００３８】
図５は、図１乃至図３の前記集積回路素子の動作を説明するためのフローチャートである。
図５のフローチャートを参照して、本発明の実施例による集積回路の動作100を説明する。また、選択的な方法によりブロックで示された動作は、フローチャートにおいて表示された順序とは異って発生することもできる。例えば、連続表示された２ブロックは関連動作に従い殆ど同時的に起こるか、または逆順序で起こる。
【００３９】
集積回路の機能ロジック回路が各アクチブモードで動作するとき、一般にブロック102で表示されたようにインアクチブパワー信号PWRDN1-nが発生する。しかし、スリープモード命令104が第１オンーチップ機能ロジック回路（又は他の回路）により感知されると（ブロック104）、各アクチブパワーダウン信号が発生される（ブロック106）。また、前記機能ロジック回路がスリープモードの動作でスイッチされ（ブロック108）ると、オフーチップパワーサプライ信号は前記第１機能ロジック回路から隔離される（ブロック110）。
【００４０】
上記のように、オフーチップパワーサプライ信号の隔離は、各スリープモードで動作するとき前記機能ロジック回路の漏えい電流特性を改善する。従って、インタラプト信号が素子内で発生されて（または素子外部で受信されて）感知されるまでに（ブロック114）スリープモード動作は維持される（ブロック112）。それに応答してアクチブウェークアップ信号（例えば、ロジック１パルス）が発生されて前記第１機能ロジック回路内にアクチブモードを再び開始する（ブロック116）。
【００４１】
前記ウェークアップが感知されると、前記アクチブパワーダウン信号がインアクチブレベルにスイッチされ（ブロック118）、前記オフーチップパワーサプライ信号は再び活性化される（ブロック122）。タイマーがタイムアウトされると、前記機能ロジック回路はスリープモードからアクチブモードにスイッチされ（ブロック124）、又他のスリープモード命令が感知されるまでにブロック102にリターンされる。
【００４２】
上記のように、本発明は図面を基準として例示して記述したが、これに限定されず、発明の技術的思想を外れない範囲内で、本発明が属する技術分野で通常の知識を有する者により多様な変化と変化が可能なのは勿論のことである。
【００４３】
【発明の効果】
以上説明したように本発明は、拡張されたオンーチップ回路を必要とせずに効果的に漏えい電流を制御することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１実施例による集積回路素子及びそれに対する外部パワースイッチング回路に関するブロック図である。
【図２】本発明の第２実施例による集積回路素子に関するブロック図である。
【図３】本発明の第３実施例による集積回路素子に関するブロック図である。
【図４】図１乃至図３の前記集積回路素子の動作を説明するタイミング図である。
【図５】図１乃至図３の前記集積回路素子の動作を説明するフローチャートである。
【符号の説明】
１０：集積回路システム
１２：パワースイチング回路
１４：集積回路素子
１５：集積回路チップ
２２：パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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