(57)【特許請求の範囲】
【請求項１】
ｎチャネル形の第１ＭＩＳトランジスタおよびｐチャネル形の第２ＭＩＳトランジスタを同一半導体基板に備え、前記第１ＭＩＳトランジスタの少なくともドレイン領域を構成する半導体領域が、チャネル側に配置された低不純物濃度のｎ形の第１半導体領域と、前記ｎ形の第１半導体領域の不純物濃度よりも高不純物濃度に設定されたｎ形の第２半導体領域とを有し、前記第２ＭＩＳトランジスタの少なくともドレイン領域を構成する半導体領域が、チャネル側に配置された低不純物濃度のｐ形の第１半導体領域と、前記ｐ形の第１半導体領域の不純物濃度よりも高不純物濃度に設定されたｐ形の第２半導体領域とを有する半導体集積回路装置の製造方法であって、
（ａ）前記第１および第２ＭＩＳトランジスタのゲート電極を形成した後、前記第２ＭＩＳトランジスタのｐ形の第１半導体領域を形成するための不純物を前記半導体基板の第１ＭＩＳトランジスタおよび第２ＭＩＳトランジスタの形成領域の前記第１および第２ＭＩＳトランジスタのゲート電極で覆われていない領域に導入する工程と、
（ｂ）前記第２ＭＩＳトランジスタの形成領域にマスク膜を形成した後、前記第１ＭＩＳトランジスタのｎ形の第１半導体領域を形成するための不純物を前記第１ＭＩＳトランジスタの形成領域の前記第１ＭＩＳトランジスタのゲート電極で覆われていない領域にイオン注入する際に、前記半導体基板の主面に対するイオン注入角度の異なる２種類のイオン注入処理を個々に行う工程と、
を有し、
前記（ｂ）工程のイオン注入は、前記半導体基板の主面に対してほぼ垂直に不純物イオンを注入する工程と、
前記半導体基板の主面に対して斜め方向から不純物イオンを注入する工程とを有し、
前記斜め方向から注入される不純物イオンは、前記第１ＭＩＳトランジスタの形成領域において、前記第１ＭＩＳトランジスタのゲート電極の下方であって、かつ前記（ａ）工程で導入された前記第２ＭＩＳトランジスタのｐ形の第１半導体領域形成用の不純物の領域のチャネル側の先端部に前記第１ＭＩＳトランジスタのｎ形の第１半導体領域を形成するために導入されることを特徴とする半導体集積回路装置の製造方法。
【請求項２】
ｎチャネル形の第１ＭＩＳトランジスタおよびｐチャネル形の第２ＭＩＳトランジスタを同一半導体基板に備え、前記第１ＭＩＳトランジスタの少なくともドレイン領域を構成する半導体領域が、チャネル側に配置された低不純物濃度のｎ形の第１半導体領域と、前記ｎ形の第１半導体領域の不純物濃度よりも高不純物濃度に設定されたｎ形の第２半導体領域とを有し、前記第２ＭＩＳトランジスタの少なくともドレイン領域を構成する半導体領域が、チャネル側に配置された低不純物濃度のｐ形の第１半導体領域と、前記ｐ形の第１半導体領域の不純物濃度よりも高不純物濃度に設定されたｐ形の第２半導体領域とを有する半導体集積回路装置の製造方法であって、
（ａ）前記第１および第２ＭＩＳトランジスタのゲート電極を形成した後、前記第２ＭＩＳトランジスタのｐ形の第１半導体領域を形成するための不純物を前記半導体基板の第１ＭＩＳトランジスタおよび第２ＭＩＳトランジスタの形成領域の前記第１および第２ＭＩＳトランジスタのゲート電極で覆われていない領域に導入する工程と、
（ｂ）前記第２ＭＩＳトランジスタの形成領域にマスク膜を形成した後、前記第１ＭＩＳトランジスタのｎ形の第１半導体領域を形成するための不純物を前記第１ＭＩＳトランジスタの形成領域の前記第１ＭＩＳトランジスタのゲート電極で覆われていない領域にイオン注入する際に、前記半導体基板の主面に対するイオン注入角度の異なる２種類のイオン注入処理を個々に行う工程と、
を有し、
前記（ｂ）工程のイオン注入は、前記半導体基板の主面に対してほぼ垂直に不純物イオンを注入する工程と、
前記半導体基板の主面に対して斜め方向から不純物イオンを注入する工程とを有し、
前記斜め方向から注入される不純物イオンは、前記第１ＭＩＳトランジスタの形成領域において、前記第１ＭＩＳトランジスタのゲート電極の下方であって、かつ前記（ａ）工程で導入された前記第２ＭＩＳトランジスタのｐ形の第１半導体領域形成用の不純物の領域のチャネル側の先端部に前記第１ＭＩＳトランジスタのｎ形の第１半導体領域を形成し、前記第１ＭＩＳトランジスタのｎ形の第１半導体領域の下部に前記第２ＭＩＳトランジスタのｐ形の第１半導体領域形成用の不純物の領域を残すために導入されることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
ｎチャネル形の第１ＭＩＳトランジスタおよびｐチャネル形の第２ＭＩＳトランジスタを同一半導体基板に備え、前記第１ＭＩＳトランジスタの少なくともドレイン領域を構成する半導体領域が、チャネル側に配置された低不純物濃度のｎ形の第１半導体領域と、前記ｎ形の第１半導体領域の不純物濃度よりも高不純物濃度に設定されたｎ形の第２半導体領域とを有し、前記第２ＭＩＳトランジスタの少なくともドレイン領域を構成する半導体領域が、チャネル側に配置された低不純物濃度のｐ形の第１半導体領域と、前記ｐ形の第１半導体領域の不純物濃度よりも高不純物濃度に設定されたｐ形の第２半導体領域とを有する半導体集積回路装置の製造方法であって、
（ａ）前記第１および第２ＭＩＳトランジスタのゲート電極を形成した後、前記第２ＭＩＳトランジスタのｐ形の第１半導体領域を形成するための不純物を前記半導体基板の第１ＭＩＳトランジスタおよび第２ＭＩＳトランジスタの形成領域の前記第１および第２ＭＩＳトランジスタのゲート電極で覆われていない領域に導入する工程と、
（ｂ）前記第２ＭＩＳトランジスタの形成領域にマスク膜を形成した後、前記第１ＭＩＳトランジスタのｎ形の第１半導体領域を形成するための不純物を前記第１ＭＩＳトランジスタの形成領域の前記第１ＭＩＳトランジスタのゲート電極で覆われていない領域にイオン注入する際に、前記半導体基板の主面に対するイオン注入角度の異なる２種類のイオン注入処理を個々に行う工程と、
を有し、
前記（ｂ）工程は、前記半導体基板の主面に対してほぼ垂直に不純物イオンを注入する工程と、
前記半導体基板の主面に対して斜め方向から不純物イオンを注入する工程とを有し、
前記斜め方向から注入される不純物イオンは、前記第１ＭＩＳトランジスタの形成領域において、前記第１ＭＩＳトランジスタのゲート電極の下方であって、かつ前記（ａ）工程で導入された前記第２ＭＩＳトランジスタのｐ形の第１半導体領域形成用の不純物の領域のチャネル側の先端部の導電型を逆の導電型の領域にするために導入されることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
ｎチャネル形の第１ＭＩＳトランジスタおよびｐチャネル形の第２ＭＩＳトランジスタを同一半導体基板に備え、前記第１ＭＩＳトランジスタの少なくともドレイン領域を構成する半導体領域が、チャネル側に配置された低不純物濃度のｎ形の第１半導体領域と、前記ｎ形の第１半導体領域の不純物濃度よりも高不純物濃度に設定されたｎ形の第２半導体領域とを有し、前記第２ＭＩＳトランジスタの少なくともドレイン領域を構成する半導体領域が、チャネル側に配置された低不純物濃度のｐ形の第１半導体領域と、前記ｐ形の第１半導体領域の不純物濃度よりも高不純物濃度に設定されたｐ形の第２半導体領域とを有する半導体集積回路装置の製造方法であって、
（ａ）前記第１および第２ＭＩＳトランジスタのゲート電極を形成した後、前記第２ＭＩＳトランジスタのｐ形の第１半導体領域を形成するための不純物を前記半導体基板の第１ＭＩＳトランジスタおよび第２ＭＩＳトランジスタの形成領域の前記第１および第２ＭＩＳトランジスタのゲート電極で覆われていない領域に導入する工程と、
（ｂ）前記第２ＭＩＳトランジスタの形成領域にマスク膜を形成した後、前記第１ＭＩＳトランジスタのｎ形の第１半導体領域を形成するための不純物を前記第１ＭＩＳトランジスタの形成領域の前記第１ＭＩＳトランジスタのゲート電極で覆われていない領域にイオン注入する際に、前記半導体基板の主面に対するイオン注入角度の異なる２種類のイオン注入処理を個々に行う工程と、
を有し、
前記（ｂ）工程は、前記半導体基板の主面に対してほぼ垂直に不純物イオンを注入する工程と、
前記半導体基板の主面に対して斜め方向から不純物イオンを注入する工程とを有し、
前記（ｂ）工程において前記半導体基板の主面に対して斜め方向から注入されるイオンは、前記第１ＭＩＳトランジスタの形成領域において、前記第１ＭＩＳトランジスタのゲート電極の下方であって、かつ前記（ａ）工程で導入された前記第２ＭＩＳトランジスタのｐ形の第１半導体領域形成用の不純物の領域のチャネル側の先端部の導電型を逆の導電型の領域にし、前記先端部の下部に前記第２ＭＩＳトランジスタのｐ形の第１半導体領域形成用の不純物の領域を残すために導入されることを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路装置の製造方法において、前記半導体基板の主面に対して斜め方向から不純物イオンを注入する際のイオン注入角度が、２０度〜６０度であることを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体集積回路装置の製造方法において、
前記（ｂ）工程の後、前記第１ＭＩＳトランジスタおよび前記第２ＭＩＳトランジスタのゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサ形成後に、前記第１ＭＩＳトランジスタのｎ形の第２半導体領域および前記第２ＭＩＳトランジスタのｐ形の第２半導体領域を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、高いホットキャリア耐性を必要とするＭＩＳ（Metal Insulator Semiconductor ）トランジスタを有する半導体集積回路装置の製造方法に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置の性能および素子集積度の向上に伴い半導体集積回路装置を構成するＭＩＳトランジスタの微細化が進められるにつれて、ホットキャリア効果に起因する素子特性の劣化が問題となってくる。ホットキャリア効果は、ＭＩＳトランジスタのドレイン領域近傍の空乏層に高電界が印加されることにより生じたホットキャリアがＭＩＳトランジスタに種々の悪影響を及ぼす現象である。
【０００３】
この現象がＭＩＳトランジスタの微細化に伴って問題になる理由は、ＭＩＳトランジスタの寸法縮小が進められる一方で、それに比例した駆動電圧のスケーリングが追従しないために、チャネル中の電界強度が極めて増大し、ＭＩＳトランジスタのドレイン領域近傍の空乏層における電界集中がさらに高くなるからである。
【０００４】
この高電界下で発生したホットキャリアは、ゲート絶縁膜等のバリアを越えるのに充分なエネルギーを与えられて、ゲート絶縁膜中に捕縛されたり、衝突電離によってさらにキャリアを発生させたりして、デバイス特性の変動や信頼性の劣化を引き起こす。
【０００５】
このゲート絶縁膜に捕縛されたキャリアは、例えば表面準位の形成、ゲート絶縁膜の劣化、しきい値電圧のシフトまたはサブスレショールドリーク等のような不具合を引き起こす。また、衝突電離で発生した電子・正孔対は基板電流となってドレインのブレークダウン電圧を低下させたり、ＣＭＯＳ（Complementary Metal Oxide Semiconductor ）構造におけるラッチアップのトリガ電流となったりする。
【０００６】
これらの問題は、ｐチャネル形のＭＯＳ・ＦＥＴ（以下、ｐＭＯＳという）よりもｎチャネル形のＭＯＳ・ＦＥＴ（以下、ｎＭＯＳという）でより大きな問題となる。これは、電子の方が正孔よりも衝突電離を起こし易いことと、シリコン（Ｓｉ）とゲート絶縁膜との間のバリアの高さが小さくゲート絶縁膜中に注入され易いこと等による。
【０００７】
ところで、ホットキャリア効果は、ドレイン領域近傍のピンチオフ領域に生じる高電界に起因しているが、その電界はドレイン領域とチャネル領域との間の接合部分における不純物濃度分布が急峻なほど大きくなることが知られている。
【０００８】
そこで、ドレイン領域とチャネル領域との間に、低濃度で、かつ、なだらかな不純物濃度プロファイルを持つ半導体領域を形成することにより、電界を低減させ、ホットキャリア効果を緩和することができる。この構造は、ＬＤＤ（Lightly Doped Drain ）構造と呼ばれており、電界を低く抑え、かつ、ドレイン方向に広げる効果を持ち、基板電流の発生や素子劣化を低減させることができる。
【０００９】
このようなＬＤＤ構造については、例えば１９８８年、信学技報、Ｖｏl.８８、Ｎo.２７６、三菱電機（株）  ＬＳＩ研究所、「サブミクロンＭＯＳ・ＦＥＴにおけるホットキャリア効果」Ｐ３７〜Ｐ４０に記載があり、ＬＤＤを構成するｎ- 領域を形成するためのイオン注入工程の際に、その不純物イオンを半導体基板の主面に対して斜めの方向からイオン注入することにより、ゲート電極端部下方にもｎ- 領域が若干入り込むようにすることで、ホットキャリア効果を抑制できることが報告されている。
【００１０】
また、ＭＯＳ・ＦＥＴのＬＤＤ構造を構成するｎ- 領域の形成に際して不純物イオンを斜め方向からイオン注入する技術については、例えばアイ・イー・イー・イー（ＩＥＥＥ）、１９９５年、エレクトロン  アール・アンド・ディー研究所（Electron R＆D Laboratory）、「デバイス  リライアビィリティ  アンド  オプティマイゼイション  オン  ハロー（Device Reliability and Optimization on Halo ）ＭＯＳ・ＦＥＴ’ｓ」Ｐ２７１〜Ｐ２７５に記載がある。
【００１１】
【発明が解決しようとする課題】
ところが、上記従来のＬＤＤ技術においては、同一半導体基板上にｐＭＯＳおよびｎＭＯＳの両方を形成する場合について充分な考慮がなされておらず、以下の問題があることを本発明者は見出した。
【００１２】
すなわち、上記した従来技術においては、ｐＭＯＳおよびｎＭＯＳのＬＤＤを構成する低不純物濃度の半導体領域を各々形成する際に、一方のＭＯＳ・ＦＥＴのためのイオン注入処理の際に他方のＭＯＳ・ＦＥＴの形成領域に不純物イオン阻止用のフォトレジストパターンを形成する必要があり、２回のフォトレジストパターン形成工程が必要となるので、その度にフォトレジスト膜の塗布、露光、現像および洗浄等のような一連の処理を施さねばならず、半導体集積回路装置の製造時間が長くなるとともに、半導体集積回路装置の製造コストが増大する問題がある。
【００１３】
そこで、ｐＭＯＳの低不純物濃度の半導体領域を形成する際のイオン注入工程時にｎＭＯＳ形成領域にフォトレジストパターンを形成しないで、ｎＭＯＳ形成領域にもｐＭＯＳの低不純物濃度の半導体領域形成用の不純物を導入することで、フォトレジストパターンの形成工程を１回分減らし、ｎＭＯＳ形成領域に形成されたｐ形の低不純物濃度の半導体領域の導電形を、ｎＭＯＳの低不純物濃度の半導体領域を形成する際のイオン注入によって打ち消すようにすることが考えられる。
【００１４】
しかし、上記従来技術の場合、ｎＭＯＳのＬＤＤ構造を構成する低不純物濃度の半導体領域を形成する際に不純物イオンを斜め方向から注入しているので、その打ち消しのためにドーズ量等を多くすると、その不純物がゲート電極の下方に延び過ぎてしまう結果、ショートチャネル効果に起因して素子特性が劣化してしまう。
【００１５】
一方、ショートチャネル効果による素子特性の劣化を防ぐためにドーズ量を下げると、ｎＭＯＳ形成領域に形成されたｐ形の半導体領域の導電形を充分に打ち消すことができないため、チャネル領域に低不純物濃度のｐ形半導体領域が存在する結果、ホットキャリア耐性が劣化してしまう。また、しきい電圧が高くなるとともに、拡散抵抗も高くなるため、ＭＯＳの駆動電流が低下してしまう。
【００１６】
本発明の目的は、ｐチャネル形のＭＩＳトランジスタおよびｎチャネル形のＭＩＳトランジスタを同一半導体基板上に備える半導体集積回路装置の製造において、ホットキャリア耐性およびショートチャネル特性の劣化を招くことなく、工程数を低減することのできる技術を提供することにある。
【００１７】
また、他の本発明の目的は、ｐチャネル形のＭＩＳトランジスタおよびｎチャネル形のＭＩＳトランジスタを同一半導体基板上に備える半導体集積回路装置の製造において、ＭＯＳトランジスタのチャネル電流の低下を招くことなく、工程数を低減することのできる技術を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
本発明の半導体集積回路装置の製造方法は、ｎチャネル形の第１ＭＩＳトランジスタおよびｐチャネル形の第２ＭＩＳトランジスタを同一半導体基板に備え、前記第１ＭＩＳトランジスタの少なくともドレイン領域を構成する半導体領域が、チャネル側に配置された低不純物濃度のｎ形の第１半導体領域と、前記ｎ形の第１半導体領域の不純物濃度よりも高不純物濃度に設定されたｎ形の第２半導体領域とを有し、前記第２ＭＩＳトランジスタの少なくともドレイン領域を構成する半導体領域が、チャネル側に配置された低不純物濃度のｐ形の第１半導体領域と、前記ｐ形の第１半導体領域の不純物濃度よりも高不純物濃度に設定されたｐ形の第２半導体領域とを有する半導体集積回路装置の製造方法であって、以下の工程を有するものである。
【００２１】
（ａ）前記第１および第２ＭＩＳトランジスタのゲート電極を形成した後、前記第２ＭＩＳトランジスタのｐ形の第１半導体領域を形成するための不純物を前記半導体基板の第１ＭＩＳトランジスタおよび第２ＭＩＳトランジスタの形成領域の前記第１および第２ＭＩＳトランジスタのゲート電極で覆われていない領域に導入する工程。
【００２２】
（ｂ）前記第２ＭＩＳトランジスタの形成領域にマスク膜を形成した後、前記第１ＭＩＳトランジスタのｎ形の第１半導体領域を形成するための不純物を前記第１ＭＩＳトランジスタの形成領域の前記第１ＭＩＳトランジスタのゲート電極で覆われていない領域にイオン注入する際に、前記半導体基板の主面に対するイオン注入角度の異なる２種類のイオン注入処理を個々に行う工程。
前記（ｂ）工程のイオン注入は、前記半導体基板の主面に対してほぼ垂直に不純物イオンを注入する工程と、前記半導体基板の主面に対して斜め方向から不純物イオンを注入する工程とを有し、前記斜め方向から注入される不純物イオンは、前記第１ＭＩＳトランジスタの形成領域において、前記第１ＭＩＳトランジスタのゲート電極の下方であって、かつ前記（ａ）工程で導入された前記第２ＭＩＳトランジスタのｐ形の第１半導体領域形成用の不純物の領域のチャネル側の先端部に前記第１ＭＩＳトランジスタのｎ形の第１半導体領域を形成するために導入されることを特徴とする。
【００２３】
【作用】
上記した半導体集積回路装置の製造方法によれば、第１ＭＩＳトランジスタの第１半導体領域を形成する際に、例えば不純物イオンを半導体基板の主面にほぼ垂直に注入する工程と、不純物イオンを半導体基板の主面に対して斜め方向から注入する工程とを行うことにより、その各々のイオン注入条件を各々の主目的に合わせて設定することができるので、その目的を達成する上でのイオン注入条件の設定精度を向上させることができる。
【００２４】
例えば不純物イオンを半導体基板の主面に対してほぼ垂直に注入する場合は、第２ＭＩＳトランジスタの第１半導体領域を形成する時に第１ＭＩＳトランジスタ形成領域にも形成されてしまう第１半導体領域の導電形を打ち消すことを主目的としてイオン注入条件を設定することができる。
【００２５】
また、例えば不純物イオンを半導体基板の主面に対して斜め方向から注入する場合は、第１ＭＩＳトランジスタの第１半導体領域の端部がゲート電極の下方に周り込む寸法を良好に設定することを主目的としてイオン注入条件を設定することができる。このため、その第１半導体領域をゲート電極下方にも良好に周り込ませることができるので、第１ＭＩＳトランジスタのホットキャリア耐性を向上させることができる。また、その第１ＭＩＳトランジスタの第１半導体領域がチャネル側に延び過ぎてしまうことに起因するショートチャネル効果を抑制することができる。
【００２６】
そして、第１ＭＩＳトランジスタにおいてショートチャネル効果による素子不良を生じさせることなく、その第２ＭＩＳトランジスタの第１半導体領域形成時に第１ＭＩＳトランジスタ形成領域にも形成されてしまう第２ＭＩＳトランジスタの第１半導体領域の導電形を打ち消すことができる。
【００２７】
このため、第２ＭＩＳトランジスタの第１半導体領域を形成するためのイオン注入工程に際して、第１ＭＩＳトランジスタの形成領域に不純物注入を阻止するマスク膜を形成しなくて済む。このため、そのマスク膜形成に伴うマスク膜堆積処理、フォトマスク等を用いた露光処理、現像処理および洗浄処理等のような一連の処理を省くことができるので、半導体集積回路装置の製造時間を短縮することができるとともに、半導体集積回路装置の製造コストを低減することができる。
【００２８】
また、第１ＭＩＳトランジスタ形成領域に第２ＭＩＳトランジスタの第１半導体領域が残ってしまうことに起因する第１ＭＩＳトランジスタのしきい電圧の増大や第１ＭＩＳトランジスタのソース・ドレイン用の半導体領域における抵抗値の増大を防ぐことができるので、それらに起因する第１ＭＩＳトランジスタのチャネル電流の低下を防止することができる。
【００２９】
【実施例】
以下、本発明の実施例を図面に基づいて詳細に説明する（なお、実施例を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。）。
【００３０】
図１は本発明の半導体集積回路装置の製造工程中における半導体ウエハの平面図、図２は図１の半導体ウエハの要部断面図、図３〜図５は半導体集積回路装置の図２に続く製造工程中における要部断面図、図６はイオン注入角度を説明するための説明図、図７は半導体ウエハ上のｎチャネル形のＭＩＳトランジスタの配置を説明するための平面図、図８〜図１１は半導体集積回路装置の図５に続く製造工程中における要部断面図である。
【００３１】
本実施例の半導体集積回路装置の製造方法は、例えばマイクロコントローラ等のような論理回路を有する半導体集積回路装置の製造方法である。この半導体集積回路装置の製造工程中における半導体ウエハの平面図を図１に示す。
【００３２】
半導体ウエハ１は、例えば平面略円形状の薄いｐ形のシリコン（Ｓｉ）単結晶板からなり、その主面には、四角形状のチップ領域１ａが図１の縦横方向に規則的に所定の間隔を置いて複数配置されている。なお、半導体ウエハ１において図１の下部には、オリエンテーションフラット（以下、オリフラという）ＯＦが形成されている。このオリフラＯＦは、半導体集積回路装置の製造に際して、例えば基準面あるいは位置合わせ面等として機能している。
【００３３】
このチップ領域１ａの要部断面図を図２に示す。図２には、例えばｎチャネル形のＭＯＳ・ＦＥＴ（以下、単にｎＭＯＳという）形成領域Ｎおよびｐチャネル形のＭＯＳ・ＦＥＴ（以下、単にｐＭＯＳという）形成領域Ｐが示されている。
【００３４】
半導体ウエハ１を構成する半導体基板１Ｓは、例えばｐ形のＳｉ単結晶からなり、その上層には互いに導電形の異なる２種類のウエル２ｐ，２ｎが形成されている。
【００３５】
一方のウエル２ｐには、例えばｐ形不純物のホウ素が導入されており、その不純物濃度は、例えば１０17atoms/cm3 程度である。また、他方のウエル２ｎには、例えばｎ形不純物のリンまたはヒ素（Ａｓ）が導入されており、その不純物濃度は、例えば１０17atoms/cm3 程度である。また、半導体基板１Ｓの上部には、フィールド絶縁膜３が形成されている。このフィールド絶縁膜３は、例えば二酸化シリコン（ＳｉＯ2 ）からなり、このフィールド絶縁膜３に囲まれた素子形成領域において半導体基板１Ｓの上面には、ゲート絶縁膜４が形成されている。このゲート絶縁膜４は、例えばＳｉＯ2 からなり、その厚さは、例えば１０〜１５ｎｍ程度である。
【００３６】
ゲート絶縁膜４の上面には、ゲート電極５が形成されている。ゲート電極５は、例えば２つの導電層５ａ, ５ｂが下層から順に堆積されて形成されている。下層の導電層５ａは、例えばｎ+ 形のポリシリコンからなり、その上層の導電層５ｂは、例えばタングステンシリサイド等のようなシリサイドからなる。なお、ゲート電極５の上部には、例えばＳｉＯ2 からなるキャップ絶縁膜６が形成されている。
【００３７】
まず、このような半導体ウエハ１に、図３に示すように、例えばフッ化ホウ素（ＢＦ2 ）イオンをイオン注入法等によって注入する。この際の不純物イオンのドーズ量は、例えば１０13 atoms/cm2程度であり、イオン打ち込みエネルギーは、例えば６０ｋｅＶ以下である。この処理は、ｐＭＯＳにおけるＬＤＤ構造を構成する低不純物濃度の半導体領域を形成するための処理であり、これにより、ｎＭＯＳ形成領域ＮおよびｐＭＯＳ形成領域Ｐの各々にｐ形の低不純物濃度の半導体領域（第１半導体領域）７ａが形成されるようになっている。
【００３８】
続いて、図４に示すように、半導体ウエハ１上に、ｐＭＯＳ形成領域Ｐが被覆されるようなフォトレジストパターン８ａをフォトリソグラフィ技術によって形成する。
【００３９】
その後、半導体ウエハ１に、例えばｎ形不純物のリン（Ｐ）をイオン注入法等によって注入する。この際の不純物イオンのドーズ量は、例えば１０13 atoms/cm2程度であり、イオン打ち込みエネルギーは、例えば６０ｋｅＶ以下である。
【００４０】
この処理は、主としてｎＭＯＳにおけるＬＤＤ構造を構成する低不純物濃度の半導体領域を形成するための処理であり、これにより、ｎＭＯＳ形成領域Ｎにｎ形の低不純物濃度の半導体領域（第１半導体領域）９ａが形成されるようになっている。ただし、この処理段階では、ｎＭＯＳ形成領域Ｎにおけるｐ形の半導体領域７ａの導電形を完全に打ち消す必要はなく、若干残されていても良い。
【００４１】
次いで、図５に示すように、半導体ウエハ１の主面に対して斜めの方向から、例えばｎ形不純物のＰをイオン注入法等によって注入する。この際の不純物イオンのドーズ量は、例えば１０13 atoms/cm2程度であり、イオン打ち込みエネルギーは、例えば６０ｋｅＶ以下であり、不純物イオンの注入角度θ1 は、例えば２０度〜６０度程度、好ましくは３０度程度である。
【００４２】
この処理は、主としてｎＭＯＳにおけるＬＤＤ構造を構成する低不純物濃度の半導体領域９ａをゲート電極５の下層に若干入り込ませることで、ｎＭＯＳのホットキャリア耐性を向上させるための処理であり、これにより、低不純物濃度の半導体領域９ａの先端部にｎ形の低不純物濃度の半導体領域（第１半導体領域）９ａ1 が形成されるようになっている。
【００４３】
この斜め方向からのイオン注入処理に際しては、ゲート電極５によるシャドウイング効果をなくす観点から図６に示すステージ回転角度φを、例えば０度、９０度、１８０度、２７０度および３６０度と変えながらその都度イオン注入処理を施す。
【００４４】
このステージ回転角度φは、イオン注入装置のステージの面内回転角度であり、半導体ウエハ１のオリフラＯＦを基準として設定される。本実施例では、例えばステージを１回転、すなわち、イオン注入処理を４回またはステージを２転、すなわち、イオン注入処理を８回行う。
【００４５】
このようにするのは、例えば以下のような理由からである。すなわち、図７に示すように、半導体ウエハ１上には、同じｎＭＯＳであっても、例えばゲート電極５のゲート長の方向が互いに直交するように配置されている等、配置の仕方が異なる場合があり、一方向のみからイオン注入したのでは、シャドウィング効果により充分なイオン注入が行われない箇所が生じてしまうので、これを防ぐためである。なお、図７において、矢印は、不純物イオンを注入する際の注入方向を示している。
【００４６】
ところで、この処理段階では、ｎＭＯＳ形成領域Ｎ（図５参照）におけるｐ形の半導体領域７ａの導電形を完全に打ち消しても良いし、打ち消さないで若干残しておくようにしても良い。本実施例では、例えばこの処理段階でｎＭＯＳ形成領域Ｎに形成されたｐ形の低不純物濃度の半導体領域７ａの導電形を完全に打ち消すものとする。
【００４７】
すなわち、この処理段階では、半導体領域７ａにおける導電形の打ち消しを目的とした条件をイオン注入条件にあまり加味する必要がない。このため、イオン注入条件、例えば不純物イオンのドーズ量やイオン打ち込みエネルギー等を、ｎ形の低不純物濃度の半導体領域９ａがゲート電極５の下層に良好に（高い寸法精度で）入り込むように、すなわち、ホットキャリア耐性を向上させ、かつ、ショートチャネル効果が生じないように、設定することができるようになっている。したがって、この処理段階での目的を達成する上で高い精度での条件設定が可能となっている。
【００４８】
続いて、図８に示すように、半導体ウエハ１上に、例えばＳｉＯ2 からなる絶縁膜１０をＣＶＤ法等によって堆積した後、その絶縁膜１０をドライエッチング処理によってエッチバックすることにより、図９に示すように、ゲート電極５の側壁にサイドウォール１０ａを形成する。
【００４９】
その後、ｐＭＯＳ形成領域Ｐをフォトレジストパターンで被覆した後、ｎＭＯＳ形成領域Ｎに、例えばｎ形不純物のヒ素（Ａｓ）をイオン注入する。その後、ｐＭＯＳ形成領域Ｐのフォトレジストパターンを除去した後、ｎＭＯＳ形成領域Ｎをフォトレジストパターンで被覆した状態で、ｐＭＯＳ形成領域Ｐに、例えばｐ形不純物のＢＦ2 をイオン注入する。
【００５０】
次いで、ｎＭＯＳ形成領域Ｎのフォトレジストパターンを除去した後、半導体ウエハ１に対して熱処理を施す。これにより、図１０に示すように、ｎＭＯＳ形成領域Ｎに、ｎ形の高不純物濃度の半導体領域１１ａを形成してｎＭＯＳ（第１ＭＩＳトランジスタ）１２を形成する。また、ｐＭＯＳ形成領域Ｐに、ｐ形の高不純物濃度の半導体領域１３ａを形成してｐＭＯＳ（第２ＭＩＳトランジスタ）１４を形成する。
【００５１】
続いて、図１１に示すように、半導体ウエハ１上に、例えばＳｉＯ2 からなる層間絶縁膜１５ａをＣＶＤ法等によって形成した後、その層間絶縁膜１５ａの一部に半導体領域１１ａ, １３ａが露出するような接続孔１６ａをフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。
【００５２】
その後、半導体ウエハ１上に、例えばアルミニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からなる導体膜をスパッタリング法等によって堆積した後、その導体膜をフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、電極１７ａおよび第１層配線１７ｂを形成する。
【００５３】
次いで、半導体ウエハ１上に、例えばＳｉＯ2 からなる層間絶縁膜１５ｂをＣＶＤ法等によって形成した後、その層間絶縁膜１５ｂの一部に接続孔をフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。
【００５４】
続いて、半導体ウエハ１上に、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる導体膜をスパッタリング法等によって堆積した後、その導体膜をフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、電極および第２層配線１８を形成する。
【００５５】
その後、半導体ウエハ１上に、例えばＳｉＯ2 またはＳｉＯ2 と窒化シリコンとの積層膜からなる表面保護膜１９をＣＶＤ法等によって形成した後、その表面保護膜１９の所定位置にボンディングパッド用の孔を開けてウエハプロセスを終了する。
【００５６】
その後は、半導体集積回路装置の通常の組立工程に従って、ウエハ検査等の結果に基づいて半導体ウエハ１から個々の良品の半導体チップを切り出し、その半導体チップをパッケージングすることで半導体集積回路装置の製造を終了する。
【００５７】
このように、本実施例によれば、以下の効果を得ることが可能となる。
【００５８】
(1).本実施例の半導体集積回路装置の製造方法によれば、ｎＭＯＳ１２におけるＬＤＤ構造を構成する半導体領域９ａを形成する際に、不純物イオンを半導体基板１Ｓの主面にほぼ垂直に注入する工程と、不純物イオンを半導体基板１Ｓの主面に対して斜め方向から注入する工程とを行うことにより、その各々のイオン注入条件を各々の主目的に合わせて設定することができるので、その目的を達成する上でのイオン注入条件の設定精度を向上させることができる。
【００５９】
(2).上記(1) により、不純物イオンを半導体基板１Ｓの主面に対してほぼ垂直に注入する場合は、ｐＭＯＳ１４のＬＤＤ構造を構成する半導体領域７ａの形成時にｎＭＯＳ形成領域Ｎにも形成されてしまう半導体領域７ａを打ち消すことを主目的としてイオン注入条件を設定することができる。
【００６０】
(3).上記(1) により、不純物イオンを半導体基板１Ｓの主面に対して斜め方向から注入する場合は、ｎＭＯＳ１２のゲート電極５の下方に周り込半導体領域９ａ1 の寸法を良好に設定することを主目的としてイオン注入条件を設定することができる。
【００６１】
(4).上記(3) により、ｎＭＯＳ１２のゲート電極５の下方にも良好に半導体領域９ａ1 を入り込ませることができるのでそのｎＭＯＳ１２のホットキャリア耐性を向上させることができる。
【００６２】
(5).  上記(3) により、ｎＭＯＳ１２のＬＤＤ構造を構成する半導体領域９ａがチャネル側に延び過ぎてしまうことに起因するショートチャネル効果を抑制することができる。
【００６３】
(6).上記(2),(4) および(5) により、ｎＭＯＳ１２においてショートチャネル効果による素子不良を生じることなく、そのｎＭＯＳ形成領域Ｎに形成されたｐＭＯＳ１４のＬＤＤ構造用の半導体領域７ａの導電形を打ち消すことができる。
【００６４】
(7).上記(6) により、ｐＭＯＳ１４の半導体領域７ａを形成するためのイオン注入工程に際して、ｎＭＯＳ形成領域Ｎに、不純物導入阻止用のマスク膜を形成しなくて済む。このため、そのマスク膜形成に伴う一連の処理を省くことができるので、半導体集積回路装置の製造時間を短縮することができるとともに、半導体集積回路装置の製造コストを低減することが可能となる。
【００６５】
(8).上記(6) により、ｎＭＯＳ形成領域Ｎにｐ形の半導体領域７ａが残ってしまうことに起因するｎＭＯＳ１２のしきい電圧の増大や半導体領域９ａの抵抗値の増大を防ぐことができるので、それらに起因するｎＭＯＳ１２のチャネル電流の低下を防止することが可能となる。
【００６６】
(9).上記(4),(8) により、半導体集積回路装置の信頼性を向上させることが可能となる。
【００６７】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６８】
例えば前記実施例においては、不純物イオンを半導体基板の主面に対して斜めの方向からイオン注入する際に、ｎＭＯＳ形成領域におけるｐ形の半導体領域の導電形を完全に打ち消したが、これに限定されるものではなく、例えば図１２に示すように、ｎＭＯＳ形成領域ＮのｎＭＯＳ１２における半導体領域９ａ下部の一領域に、ｐＭＯＳ１４におけるＬＤＤ構造用のｐ形の半導体領域７ａが自己整合的に若干残るようにしても良い。これにより、前記実施例で得られた効果の他に、その残されたｐ形の半導体領域７ａがｎＭＯＳ１２のパンチスルーを抑制するという効果を得ることが可能となっている。
【００６９】
また、前記実施例においては、ｐＭＯＳのＬＤＤを構成する低不純物濃度の半導体領域を形成するためのイオン注入工程後に、ｎＭＯＳのＬＤＤを構成する低不純物濃度の半導体領域を形成するためのイオン注入処理を行う際に、不純物イオンを半導体基板面に対して垂直にイオン注入する工程の後に、半導体基板の斜め方向からイオン注入する工程を行う場合について説明したが、これらの工程の順序については、これに限定されるものではなく種々変更可能である。
【００７０】
例えばｎＭＯＳのＬＤＤを構成する低不純物濃度の半導体領域を形成するためのイオン注入を行う際に、不純物イオンを半導体基板面に対して斜め方向からイオン注入する工程の後に、半導体基板に対して垂直にイオン注入する工程を行っても良いし、ｎＭＯＳのＬＤＤを構成する低不純物濃度の半導体領域を形成するためのイオン注入工程後に、ｐＭＯＳのＬＤＤを構成する低不純物濃度の半導体領域を形成するためのイオン注入を行っても良い。
【００７１】
また、前記実施例においては、ＭＯＳ・ＦＥＴのゲート電極をポリシリコンとシリサイドとの積層膜とした場合について説明したが、これに限定されるものではなく種々変更可能であり、ポリシリコンの単層膜としても良い。また、ＭＯＳ・ＦＥＴのソース・ドレイン領域を構成する半導体領域上にもシリサイド層を形成する、いわゆるサリサイド構造としても良い。
【００７２】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコントローラに適用した場合について説明したが、それに限定されるものではなく、例えばＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory ）等のようなメモリ回路を有する半導体集積回路装置に適用することも可能である。本発明は、少なくともＭＩＳトランジスタを有する半導体集積回路装置の製造方法に適用できる。
【００７３】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００７４】
(1).前記した半導体集積回路装置の製造方法によれば、第１ＭＩＳトランジスタの第１半導体領域を形成する際に、例えば不純物イオンを半導体基板の主面にほぼ垂直に注入する工程と、不純物イオンを半導体基板の主面に対して斜め方向から注入する工程とを行うことにより、その各々のイオン注入条件を各々の主目的に合わせて設定することができるので、その目的を達成する上でのイオン注入条件の設定精度を向上させることができる。
【００７５】
(2).上記(1) により、例えば不純物イオンを半導体基板の主面に対してほぼ垂直に注入する場合は、第２ＭＩＳトランジスタの第１半導体領域形成時に第１ＭＩＳトランジスタ形成領域にも形成されてしまう第１半導体領域の導電形を打ち消すことを主目的としてイオン注入条件を設定することができる。
【００７６】
(3).上記(1) により、例えば不純物イオンを半導体基板の主面に対して斜め方向から注入する場合は、第１ＭＩＳトランジスタのゲート電極の下方に周り込む第１半導体領域の寸法を良好に設定することを主目的としてイオン注入条件を設定することができる。
【００７７】
(4).上記(3) により、その第１ＭＩＳトランジスタの第１半導体領域がチャネル側に延び過ぎてしまうことに起因するショートチャネル効果を抑制することができる。
【００７８】
(5).上記(3) により、その第１半導体領域をゲート電極の下方にも良好に周り込ませることができるので、第１ＭＩＳトランジスタのホットキャリア耐性を向上させることができる。
【００７９】
(6).上記(3),(4) および(5) により、第１ＭＩＳトランジスタにおいてショートチャネル効果による素子不良を生じさせることなく、その第２ＭＩＳトランジスタの第１半導体領域形成時に第１ＭＩＳトランジスタ形成領域に形成されてしまう第２ＭＩＳトランジスタ用の第１半導体領域の導電形を打ち消すことができる。
【００８０】
(7).上記(6) により、第２ＭＩＳトランジスタの第１半導体領域を形成するためのイオン注入工程に際して、第１ＭＩＳトランジスタ形成領域に不純物注入阻止用のマスク膜を形成しなくて済む。このため、そのマスク膜形成に伴う一連の処理を省くことができるので、半導体集積回路装置の製造時間を短縮することができるとともに、半導体集積回路装置の製造コストを低減することが可能となる。
【００８１】
(8).上記(6) により、第１ＭＩＳトランジスタ形成領域に第２ＭＩＳトランジスタの第１半導体領域が残ってしまうことに起因する第１ＭＩＳトランジスタのしきい電圧の増大や第１ＭＩＳトランジスタのソース・ドレイン用の半導体領域における抵抗値の増大を防ぐことができるので、それらに起因する第１ＭＩＳトランジスタのチャネル電流の低下を防止することができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置の製造工程中における半導体ウエハの平面図である。
【図２】図１の半導体ウエハの要部断面図である。
【図３】半導体集積回路装置の図２に続く製造工程中における要部断面図である。
【図４】半導体集積回路装置の図３に続く製造工程中における要部断面図である。
【図５】半導体集積回路装置の図４に続く製造工程中における要部断面図である。
【図６】イオン注入角度を説明するための説明図である。
【図７】半導体ウエハ上のｎチャネル形のＭＩＳトランジスタの配置を説明するための平面図である。
【図８】半導体集積回路装置の図５に続く製造工程中における要部断面図である。
【図９】半導体集積回路装置の図８に続く製造工程中における要部断面図である。
【図１０】半導体集積回路装置の図９に続く製造工程中における要部断面図である。
【図１１】半導体集積回路装置の図１０に続く製造工程中における要部断面図である。
【図１２】本発明の他の実施例である半導体集積回路装置の要部断面図である。
【符号の説明】
１  半導体ウエハ
１Ｓ  半導体基板
１ａ  チップ領域
２ｎ, ２ｐ  ウエル
３  フィールド絶縁膜
４  ゲート絶縁膜
５  ゲート電極
５ａ, ５ｂ  導電層
６  キャップ絶縁膜
７ａ  半導体領域（第１半導体領域）
８ａ  フォトレジストパターン
９ａ，９ａ1   半導体領域（第１半導体領域）
１０  絶縁膜
１０ａ  サイドウォール
１１ａ  半導体領域
１２  ｎチャネル形のＭＯＳ・ＦＥＴ（第１ＭＩＳトランジスタ）
１３ａ  半導体領域
１４  ｐチャネル形のＭＯＳ・ＦＥＴ（第２ＭＩＳトランジスタ）
１５ａ, １５ｂ  層間絶縁膜
１６ａ  接続孔
１７ａ  電極
１７ｂ  第１層配線
１８  第２層配線
１９  表面保護膜
ＯＦ  オリエンテーションフラット
Ｎ    ｎチャネル形のＭＯＳ・ＦＥＴ形成領域
Ｐ    ｐチャネル形のＭＯＳ・ＦＥＴ形成領域
【図１】
0004173919.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004173919.tif 000009
【図９】
0004173919.tif 000010
【図１０】
0004173919.tif 000011
【図１１】
0004173919.tif 000012
【図１２】
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