(57)【特許請求の範囲】
【請求項１】
ｐ型領域を含む第1シリコン層、
前記第1シリコン層の前記ｐ型領域内に互いに離間して設けられたｎ型ソース領域及びｎ型ドレイン領域、
前記第1シリコン層上に形成され、金属又は半導体の熱酸化にて形成された第１熱酸化膜及び前記第１熱酸化膜上に形成され、金属又は半導体を含む化合物と、酸素又は酸素を含む化合物との気相反応で形成後熱処理により収縮した第１堆積膜からなる積層膜を備える第1ゲート絶縁層、及び
前記第1ゲート絶縁層上に形成された第1ゲート電極を備えてなるｎチャネル型ＭＩＳトランジスタと、
ｎ型領域を含む第２シリコン層、
前記第２シリコン層の前記ｎ型領域内に互いに離間して設けられたｐ型ソース領域及びｐ型ドレイン領域、
前記第２シリコン層上に形成され、金属又は半導体を含む化合物と、酸素又は酸素を含む化合物との気相反応で形成後熱処理により収縮した第２堆積膜を備える第２ゲート絶縁層、及び
前記第２ゲート絶縁層上に形成された第２ゲート電極を備えてなるｐチャネル型ＭＩＳトランジスタと、を備え、
前記ｎチャネル型ＭＩＳトランジスタ及びｐチャネル型ＭＩＳトランジスタのチャネル領域には引っ張り歪応力が与えられていることを特徴とする半導体装置。
【請求項２】
シリコン基板上に、金属又は半導体を含む化合物と、酸素又は酸素を含む化合物との気相反応で形成後熱処理により収縮した絶縁性の第３堆積膜をさらに備え、前記ｐ型領域を含む第１シリコン層及びｎ型領域を含む第２シリコン層は、前記第３堆積膜上に形成されていることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に高度な情報処理を実現するシリコン超集積回路を構成するＣＭＯＳデバイス構造及びＭＩＳトランジスタ構造に関する。
【０００２】
【従来の技術】
シリコン超集積回路は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成要素であるＭＩＳトランジスタやＣＭＯＳデバイスの高性能化が必要である。素子の高性能化に対しては、チャネル領域でのキャリア（電子や正孔）の走行速度（移動度）を高めることが、有効な手段の一つである。ところが、通常のシリコン単結晶でキャリア移動度の上限は物性的に決まっているため、自ずとデバイス性能にも限界があった。
【０００３】
近年、歪みを持つシリコン結晶（以下歪Ｓｉ結晶とする。）中では、本来のシリコン結晶よりもキャリア移動度が高められることが報告されている。例えば、Ｔ．Ｍｉｚｕｎｏ  ｅｔ  ａｌ，ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，ｖｏｌ．２１，ｎｏ．５，ＭＡＹ  ２０００，ｐｐ．２３０−２３２．に詳しく記載されている。この歪Ｓｉ結晶層をチャネル領域に有するトランジスタを得るには、シリコン基板上に格子緩和シリコン・ゲルマニウム層を形成し、前記格子緩和シリコン・ゲルマ層上にＳｉ結晶をエピタキシャル成長させることにより歪Ｓｉ層を形成している。ところが、シリコン・ゲルマニウム（ＳｉＧｅ）層という新たな材料や、エピタキシャル成長という新たな技術が必要となり、現行のシリコン集積化プロセスに容易に取り込むことができない。
【０００４】
【発明が解決しようとする課題】
半導体素子の高性能化に対して、キャリアの移動度を高めることが有効であるが、シリコン結晶の物性で限界が決まってしまう。歪みシリコン結晶が限界打破に非常に有望であるが、従来技術ではプロセス上及び構造上の複雑さを伴うという問題がある。
【０００５】
以上のような問題を鑑み、本発明は、簡単なシリコン集積化プロセスでキャリアの移動度の高いチャネル領域を有するＣＭＯＳデバイス構造及びＭＩＳトランジスタ構造を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の第一発明は、
ｐ型領域を含むシリコン層、
前記シリコン層の前記ｐ型領域内に互いに離間して設けられたｎ型ソース領域及びｎ型ドレイン領域、
前記シリコン層上に形成され、金属又は半導体の熱酸化にて形成された熱酸化膜及び前記熱酸化膜上に形成され、金属又は半導体を含む化合物と、酸素又は酸素を含む化合物との気相反応で形成された堆積膜からなる積層膜を備えるゲート絶縁層、及び
前記ゲート絶縁層上に形成されたゲート電極を備えてなるｎチャネル型ＭＩＳトランジスタと、
ｎ型領域を含むシリコン層、
前記シリコン層の前記ｎ型領域内に互いに離間して設けられたｐ型ソース領域域及びｐ型ドレイン領域、
前記シリコン層上に形成され、金属又は半導体を含む化合物と、酸素又は酸素を含む化合物との気相反応で形成された堆積膜を備えるゲート絶縁層、及び
前記ゲート絶縁層上に形成されたゲート電極を備えてなるｐチャネル型ＭＩＳトランジスタと
を備えてなることを特徴とする半導体装置である。
【０００７】
本発明の第二発明は、
金属又は半導体を含む化合物と、酸素又は酸素を含む化合物との気相反応で形成された絶縁性の堆積膜と、
前記堆積膜上に形成されたｐ型領域を含むシリコン層、
前記シリコン層の前記ｐ型領域内に互いに離間して設けられたｎ型ソース領域及びｎ型ドレイン領域、
前記シリコン層上に直接接して形成され、金属又は半導体の熱酸化により形成された熱酸化膜を備えるゲート絶縁層、及び
前記ゲート絶縁層上に形成されたゲート電極を備えてなるｎチャネル型ＭＩＳトランジスタと、
前記堆積膜上に形成されたｎ型領域を含むシリコン層、
前記シリコン層の前記ｎ型領域内に互いに離間して設けられたｐ型ソース領域及びｐ型ドレイン領域、
前記シリコン層上に形成されたゲート絶縁層、及び、
前記ゲート絶縁層上に形成されたゲート電極を備えてなるｐチャネル型ＭＩＳトランジスタとを備えてなることを特徴とする半導体装置である。
【０００８】
本発明の第三発明は、
金属又は半導体を含む化合物と、酸素又は酸素を含む化合物との気相反応で形成された絶縁性の堆積膜と、
前記堆積膜上に形成された、金属又は半導体の熱酸化にて形成された熱酸化膜と、前記熱酸化膜上に形成されたシリコン層と、
前記シリコン層内に互いに離間して設けられたソース領域及びドレイン領域と、
前記シリコン層上に形成されたゲート絶縁層と、
前記ゲート絶縁層上に形成されたゲート電極を備えてなるＭＩＳトランジスタを備えてなることを特徴とする半導体装置である。
【０００９】
本発明者らは、シリコン層に接して形成される絶縁層の製造条件により前記シリコン結晶に与えられる結晶歪の状態が変化し、それに伴いシリコン層におけるキャリア（電子・ホール）の移動度が変化する点に着目し、鋭意研究を進めた結果、電子とホールが共に高電界領域から低電界領域に到るまで高移動度を示す高性能なＣＭＯＳデバイス構造及びＭＩＳトランジスタ構造を見出した。
【００１０】
即ち、本発明者らは、後述する実施例にも記載されるように、
（１）シリコン層に接する絶縁膜として様々な手法で形成された絶縁膜を適用すると、それにより絶縁膜に接するシリコン層のシリコン結晶に与えられる歪の状態が変化し、キャリアの移動度が変化する。
（２）電子は、シリコン層に接する熱酸化膜と、前記熱酸化膜上に形成され、金属又は半導体と酸素との気相反応で形成された堆積膜との積層膜を形成した場合に、高電界領域から低電界領域に到るまで高い移動度を示す。
（３）ホールは、金属又は半導体と酸素との気相反応で形成された堆積膜からなるゲート絶縁層を用いた場合に、高電界領域から低電界領域に到るまで高い移動度を示す。
【００１１】
という新規な知見を得た。本発明はそれらの知見に基づき、
第一発明は、前記積層膜をｎチャネル型トランジスタのゲート絶縁層とし、前記堆積膜をｐチャネル型トランジスタのゲート絶縁層とすることにより、電子とホールの両方の移動度が向上しＣＭＯＳデバイスの高性能化を達成するものである。
【００１２】
第二発明は、前記堆積膜上にシリコン層を形成し、前記シリコン層上にＣＭＯＳデバイスを形成する。それにより前記シリコン層中チャネル領域のキャリアの移動度を向上させ、ＣＭＯＳデバイスの高性能化を達成する。
【００１３】
第三発明は、前記堆積膜上に熱酸化膜を形成し、さらにその上にシリコン層を形成し、前記シリコン層上にＭＩＳトランジスタを形成する。それにより前記シリコン層中チャネル領域のキャリアの移動度を向上させ、トランジスタの高性能化を達成する。
【００１４】
【発明の実施の形態】
上記した（１）〜（３）の知見について具体的な試験結果を示し詳細に説明する。
【００１５】
図２は試験に用いたｎチャネル型ＭＯＳトランジスタの構造を示す断面図である。シリコン単結晶からなるシリコンウエハ中に形成されたｐ型不純物領域１２上にはシリコン酸化物からなる熱酸化膜１とシリコン酸化物からなる堆積膜２が順に形成され、これらの積層膜がゲート絶縁層１４となっている。熱酸化膜１と堆積膜２の膜厚は、各々２．５ｎｍ，１２ｎｍである。この熱酸化膜１は、シリコンウエハを高温条件下におき酸素もしくは水蒸気を導入することにより形成されたものである。堆積膜２はＴＥＯＳ（テトラエトキシシラン、Ｓｉ（ＯＣ2Ｈ5）4）と酸素の気相反応にて６５０℃、１Ｔｏｒｒの条件で形成されたものである。ゲート電極１５は、ｎ型不純物を高濃度にドープした多結晶シリコンよりなる。ｐ型不純物領域１２中には、ゲート絶縁層１４を挟むように、ｎ型高濃度不純物領域であるソース領域１６とドレイン領域１７が形成されている。こうしてｎチャネル型ＭＯＳトランジスタ（Ａ）が構成されている。
【００１６】
また、図３に試験に用いた別のｎチャネル型ＭＯＳトランジスタを示す。
【００１７】
シリコン単結晶からなるシリコンウエハ中に形成されたｐ型不純物領域１２上にはシリコン酸化物からなる堆積膜２が形成され、これがゲート絶縁層１４となっている。堆積膜２の膜厚は１２ｎｍである。この堆積膜２は前記したｎチャネル型ＭＯＳトランジスタ（Ａ）と同様の条件で形成されたものである。前記堆積膜２上に形成されたゲート電極１５は、ｎ型不純物を高濃度にドープした多結晶シリコンである。ｐ型不純物領域１２中には、ゲート絶縁層１４を挟むように、ｎ型高濃度不純物領域であるソース領域１６とドレイン領域１７が形成されている。こうしてｎチャネル型ＭＯＳトランジスタ（Ｂ）が構成されている。
【００１８】
こうして作製した図２及び図３に示すｎチャネル型ＭＯＳトランジスタ（Ａ）、（Ｂ）のチャネル領域における電子移動度を測定した結果を図４に示す。横軸はゲート電圧を垂直電界に直したものである。図４には、ゲート絶縁層として、ｎチャネル型ＭＯＳトランジスタ（Ａ）の熱酸化膜１と同様の条件で作成した熱酸化膜のみを使った以外はｎチャネル型ＭＯＳトランジスタ（Ａ）、（Ｂ）と同様に作成したｎチャネル型ＭＯＳトランジスタ（Ｃ）での電子移動度の測定結果を併記する。ｎチャネル型ＭＯＳトランジスタ（Ｃ）のシリコン熱酸化膜の膜厚は１０ｎｍであった。ｎチャネル型ＭＯＳトランジスタ（Ｃ）の酸化膜厚だけを変えても、図４のプロットは同じ移動度曲線になることを、別の実験で確認した。つまり、以下の比較では、トータルの膜厚に差があることは、考慮する必要はない。
【００１９】
図４において白丸は図３に示すｎチャネル型ＭＯＳトランジスタ（Ｂ）の電子移動度を測定した結果である。実線で示されるｎチャネル型ＭＯＳトランジスタ（Ｃ）に比べて電界の高い領域で電子移動度が向上している。これは堆積膜２に接するシリコン層１２のシリコン結晶に歪みが与えられ歪シリコン結晶となっているために生じているものと考えられる。シリコン層１２のシリコン結晶が歪シリコン結晶となるのは、もともと堆積時に結合が疎な状態にある堆積膜２は、成膜後に厚さ方向に収縮し、僅かにウェハーが上に反り、凹状態になる。このため、シリコン層１２の表面ではシリコン結晶に引っ張り応力が発生するためと考えられる。一方、ｎチャネル型ＭＯＳトランジスタ（Ｂ）は電界が低い領域で電子移動度が劣化している。これは、シリコン層１２と堆積膜２の界面が、シリコン層１２と熱酸化膜１の界面よりも劣悪であることが原因であると考えられる。物理的には、界面準位が増大して、これがクーロン散乱源として働き、電子移動度を劣化させるものと考えられる。従って、図３に示すｎチャネル型ＭＯＳトランジスタ（Ｂ）の構造では、シリコン結晶に歪が与えられるためキャリア移動度上昇が見込めるものの、シリコン層１２と堆積膜２の界面に十分な注意が必要であることがわかる。
【００２０】
一方、図４において黒丸は図２で示すｎチャネル型ＭＯＳトランジスタ（Ａ）の電子移動度を測定した結果である。この構造では、シリコン層１２と堆積膜２の間に薄い熱酸化膜１が挟まっている。界面は、シリコン層１２と熱酸化膜１の間にできるので、今度は界面準位が低減される。その結果、電界が低い領域での電子移動度の劣化がなくなり、ｎチャネル型ＭＯＳトランジスタ（Ｃ）と同様の特性を示す。熱酸化膜１を挟むことで、歪効果が緩和されることが懸念されるが、図４から明らかなように、電界の高い領域での電子移動度の上昇に変化は見られない。シリコン層１２に対する歪の効果がまだ有効に作用していることがわかる。
【００２１】
一方、図５は試験に用いたｐチャネル型ＭＯＳトランジスタの構造を示す断面図である。
【００２２】
シリコン単結晶からなるシリコンウエハ中に形成されたｎ型不純物領域１３にはシリコン酸化物からなる堆積膜２´が形成され、これがゲート絶縁層１８となっている。堆積膜２´の膜厚は１２ｎｍである。この堆積膜２´はＴＥＯＳと酸素の気相反応にて６５０℃、１Ｔｏｒｒの条件で形成されたものである。ゲート電極１９は、ｎ型不純物を高濃度にドープした多結晶シリコンよりなる。ｎ型不純物領域１３には、ゲート絶縁層１８を挟むように、ｐ型高濃度不純物領域であるソース領域２０とドレイン領域２１が形成されている。こうしてｐチャネル型ＭＯＳトランジスタ（Ｄ）が構成されている。
【００２３】
また、図６に試験に用いた別のｐチャネル型ＭＯＳトランジスタを示す。
【００２４】
シリコン単結晶からなるシリコンウエハ中に形成されたｎ型不純物領域１３上にはシリコン酸化物からなる熱酸化膜１´とシリコン酸化物からなる堆積膜２´が順に形成され、これらの積層膜がゲート絶縁層１８となっている。熱酸化膜１´と堆積膜２´の膜厚は、各々２．５ｎｍ，１２ｎｍである。この熱酸化膜１´は、シリコンウエハを高温条件下におき酸素もしくは水蒸気を導入することにより形成されたものである。堆積膜２はＴＥＯＳと酸素の気相反応にて６５０℃、１Ｔｏｒｒの条件で形成されたものである。ゲート電極１９は、ｎ型不純物を高濃度にドープした多結晶シリコンよりなる。ｎ型不純物領域１３中には、ゲート絶縁層１８を挟むように、ｐ型高濃度不純物領域であるソース領域２０とドレイン領域２１が形成されている。こうしてｐチャネル型ＭＯＳトランジスタ（Ｅ）が構成されている。
【００２５】
こうして作製した図５及び図６に示すｐチャネル型ＭＯＳトランジスタ（Ｄ）、（Ｅ）のチャネル領域における正孔移動度を測定した結果を図７に示す。横軸はゲート電圧を垂直電界に直したものである。図７には、ゲート絶縁層としてｐチャネル型ＭＯＳトランジスタ（Ｅ）の熱酸化膜１´と同様の条件で作成したシリコン酸化物からなる熱酸化膜のみを使った以外はｐチャネル型ＭＯＳトランジスタ（Ｄ）、（Ｅ）と同様に作成したｐチャネル型ＭＯＳトランジスタ（Ｆ）での正孔移動度の測定結果を併記する。ｎチャネル型ＭＯＳトランジスタ（Ｆ）のゲート絶縁層の膜厚は１０ｎｍであった。ｐチャネル型ＭＯＳトランジスタ（Ｆ）の酸化膜厚だけ変えても、図７のプロットは同じ移動度曲線になることを、別の実験で確認した。つまり、以下の比較では、トータルの膜厚に差があることは、考慮する必要はない。
【００２６】
図７において黒丸は図５に示すｐチャネル型ＭＯＳトランジスタ（Ｄ）で正孔移動度を測定した結果である。実線で示されるｐチャネル型ＭＯＳトランジスタ（Ｆ）に比べて、すべての電界領域で正孔移動度が向上している。ｎチャネル型ＭＯＳトランジスタと同様これは堆積膜２´に接するシリコン層１３のシリコン結晶に歪みが与えられ歪シリコン結晶となっているために生じているものと考えられる。ｎチャネル型ＭＯＳトランジスタ（Ｆ）での電子移動度と比較した上昇率は３０％以上に達しており、電子よりも正孔で歪みシリコンの効果が顕著であることがわかる。シリコン層１３と堆積膜２´の界面の問題が懸念されたが、正孔移動度では電子移動度の時ほど界面準位には敏感ではないことがわかった。
【００２７】
一方、白丸は図６に示すｐチャネル型ＭＯＳトランジスタ（Ｅ）の素子で正孔移動度を測定した結果である。この構造では、シリコン層１３と堆積膜２´の間に薄い熱酸化膜１´が挟まっている。図７から明らかなように、熱酸化膜１´を挟むことで、正孔移動度は激減している。応力効果の緩和は、電子移動度よりも正孔移動度の方で、敏感に作用していることがわかる。物理的には、応力によるバンド変調効果が、電子と正孔の場合では大きく異なることで説明される。図６の結果から、熱酸化膜１´を挟む場合は、その膜厚を２．５ｎｍよりも薄くしないといけない。実用的には、０．５ｎｍ以上２ｎｍ以下が望ましい。
【００２８】
また、図８は、ラマン測定によりシリコン結晶に働く応力を評価した結果である。横軸は波数、縦軸はラマン・スペクトル強度である。５２０ｃｍ-1付近に、シリコンに起因するラマン・ピークが見られる。「熱酸化膜」は、シリコン基板上に熱酸化膜を形成した試料である。ピークを与える波数は、レファレンスであるシリコン生ウェハーと同じであった。このことは、熱酸化膜を形成した試料のシリコン結晶が、生ウェハーと同じ状態であることを意味している。一方、「堆積膜」は、シリコン基板上にシリコン酸化物からなる堆積膜を形成した試料である。明らかに、ピークの位置がシフトしている。「熱酸化膜」に対して、低波数側にシフトしていることから、通常のシリコン結晶と比べて、引っ張り応力を受けていることがわかる。また、シフト量が１ｃｍ-1程度であることから、応力の大きさは２．５×１０8Ｐａと見積もられる。本測定結果は、堆積膜の影響で直下のシリコン結晶が歪むことを、如実に示している。
【００２９】
ラマン測定の性格上、チャネル領域が形成されるシリコン基板最表面だけでなく、もう少し奥の基板の情報も含まれる。歪みは表面ほど大きいと予想されるので、ラマン測定では応力分布の平均値を評価していることになる。事実、スペクトルの幅は、堆積膜の方が若干広がっている。従って、チャネル領域が形成されるシリコン基板最表面での応力は２．５×１０8Ｐａ以上になっていると考えられ、この応力がバンド変調を引き起こして、移動度を向上させていることになる。
【００３０】
第一発明においては、図４と図７の実験結果を総合し、図１に示したＣＭＯＳデバイス構成が、最も高いキャリア移動度を実現できることになる。つまり、ｎチャネル型ＭＯＳトランジスタは図２（Ａ）にその例が示される構造とし、ｐチャネル型ＭＯＳトランジスタは図５（Ｄ）にその例が示される構造とする。さらにこの構造であると、ｐチャネル型ＭＯＳトランジスタで移動度改善が大きいので、ｎチャネル型とｐチャネル型ＭＯＳトランジスタとの駆動電流の差が縮まることを意味している。電流バランスが良くなるので、ＣＭＯＳ回路を設計する上でも好都合で、実用的なメリットは大きい。
【００３１】
第二発明においては、絶縁性の堆積膜上にシリコン層を形成し、シリコン層のシリコン結晶に歪を与える。さらに前記シリコン層上にＣＭＯＳデバイスを形成する。それにより前記シリコン層中チャネル領域のキャリアの移動度を向上させ、ＣＭＯＳデバイスの高性能化を達成する。さらに第二発明では、少なくともｎチャネル型ＭＩＳトランジスタにおいては少なくともシリコン層との界面において熱酸化膜を使用する。この場合堆積膜の効果によりキャリアの移動度の向上効果が得られる上に素子特性上重要なシリコン層とゲート絶縁層との界面は熱酸化膜を使用することになるため界面準位の問題は生じない。なお、ｎチャネル型ＭＩＳトランジスタにおいてゲート絶縁層はシリコン層直上に形成される前記熱酸化膜と、前記熱酸化膜上に形成される熱酸化膜以外の膜との積層膜であっても良い。また、ｐチャネル型チャネル型ＭＩＳトランジスタにおいてゲート絶縁層は、熱酸化膜以外の膜からなるものであっても良い。
【００３２】
第三発明においては、堆積膜上にさらに熱酸化膜を積層し、その上にシリコン層を形成してシリコン層のシリコン結晶に歪を与えトランジスタのキャリアの移動度を向上させる。さらに堆積膜上の熱酸化膜の存在により、シリコン層の裏面側（ゲート絶縁層と反対側）の界面準位の影響を排除している。第三発明の構造はｎチャンネル型トランジスタに適用するとより有効である。さらに第三発明においては、ゲート絶縁層としては熱酸化膜を使用することが望ましい。この場合堆積膜の効果によりキャリアの移動度の向上効果が得られる上に素子特性上重要なシリコン層とゲート絶縁層との界面は熱酸化膜を使用することになるため界面準位の問題は生じない。
【００３３】
本発明の第一〜第三発明において、熱酸化膜は、金属又は半導体の熱酸化、すなわち金属又は半導体を高温条件下におき酸素もしくは水蒸気を導入することにより形成されたものであればよい。たとえばシリコンを熱酸化することにより得たシリコン酸化物膜が挙げられる。
【００３４】
本発明の第一〜第三発明において、堆積膜は金属又は半導体を含む化合物と、酸素又は酸素を含む化合物との気相反応で形成されたものがよく、堆積方法としては具体的には熱ＣＶＤ法、減圧ＣＶＤ法、常圧ＣＶＤ法、プラズマＣＶＤ法、光ＣＶＤ法などによる堆積が挙げられる。堆積膜がシリコン酸化膜である場合、ＴＥＯＳ、ＳＨ4（シラン）、ＳｉＨ2Ｃｌ2（ジクロロシラン）、あるいはそれらから選ばれる少なくとも２種の組み合わせと、Ｏ2、Ｏ3或いはＮ2Ｏまたはそれらから選ばれる少なくとも２種の組み合わせとの気相反応により形成することが望ましい。
【００３５】
後述する実施例では、金属又は半導体の熱酸化により形成された熱酸化膜、及び堆積膜として、いずれもシリコン酸化物からなるものを用いているが、金属酸化物からなるものでもかまわない。特にシリコン酸化膜よりも誘電率が高い絶縁膜材料（高誘電体絶縁膜）が望ましい。例えば、Ｓｉ3Ｎ4，Ａｌ2Ｏ3，Ｔａ2Ｏ5，ＴｉＯ2，Ｌａ2Ｏ5，ＣｅＯ2，ＺｒＯ2，ＨｆＯ2，ＳｒＴｉＯ3，Ｐｒ2Ｏ3等がある。また、ＺｒシリケートやＨｆシリケートのように、シリコン酸化物に金属イオンを混ぜた材料も有効である。さらに、シリコン酸化物からなる熱酸化膜と、金属酸化物からなる堆積膜とを組み合わせることも可能である。各世代のトランジスタで必要な材料を適宜選択して用いればよい。以下の実施例でも、熱酸化膜及び堆積膜としてシリコン酸化物膜を使っているが、特に断わらない限り、高誘電体絶縁膜に置き換えることは無論有効である。
【００３６】
本発明の第一〜第三発明において、シリコン層に与えられる応力は引っ張り応力であり、２．５×１０8Ｐａ以上になっていることが望ましい。この応力がバンド変調を引き起こして、キャリア移動度を向上させていることになる。
【００３７】
また、ｎチャネル型とｐチャネル型ＭＯＳトランジスタにおいて、ゲート電極は金属からなるもの、不純物を高濃度にドープした多結晶シリコンからなるものでも良いし、それらの複合膜でも構わない。
【００３８】
以下、本発明の実施例を図面を用いて説明する。
【００３９】
（実施例１）
図１は、実施例１にかかるＣＭＯＳデバイス構造を示す断面図である。
【００４０】
ｐ型シリコン基板１１中に、ｐ型不純物領域１２（ｐ型ウェル）とｎ型不純物領域１３（ｎ型ウェル）が形成されている。ｐ型不純物領域１２上に直接接して形成されたシリコン酸化物からなる熱酸化膜１と、前記熱酸化膜に直接接して積層されたシリコン酸化物からなる堆積膜２が順に形成され、これらの積層膜がゲート絶縁層１４となっている。ゲート絶縁層１４の上にはゲート電極１５が形成されている。ｐ型不純物領域１２中には、ゲート絶縁層１４を挟むように、ｎ型高濃度不純物領域であるソース領域１６とドレイン領域１７が形成されている。こうして、ｐ型不純物領域１２にｎチャネル型ＭＯＳトランジスタが形成されている。
【００４１】
一方、ｎ型不純物領域１３上には堆積膜２´が直接接して形成され、これがゲート絶縁層１８となる。ゲート絶縁層１８の上にはゲート電極１９が形成され、ゲート絶縁層１８を挟むように、ｐ型高濃度不純物領域であるソース領域２０とドレイン領域２１が形成されている。こうして、ｎ型不純物領域にｐ型ＭＯＳトランジスタが形成されている。
【００４２】
ｎチャネル型とｐチャネル型のＭＯＳトランジスタは相補的に働き、これらでＣＭＯＳデバイスが構成される。
【００４３】
ｎチャネル型ＭＯＳトランジスタのゲート絶縁層１４において、堆積膜２の膜厚は１ｎｍ以上１５ｎｍ以下であることが望ましい。厚すぎるとトランジスタの微細化に障害となるし、薄すぎると歪応力の効果が小さくなるためである。一方、熱酸化膜１の膜厚は０．５ｎｍ以上２．５ｎｍ以下であることが望ましい。それ以上に厚くすると、電界の高い領域で電子移動度が上昇しにくくなるおそれがある。半導体ロードマップにおける微細化トレンドを考慮すると、実用上は、熱酸化膜１の膜厚はさらに２ｎｍ以下であるのが望ましい。もちろん、堆積膜２の厚さにも依存するので、堆積膜２を薄くする時は、熱酸化膜１も薄くすることが望ましい。堆積膜２と熱酸化膜１の膜厚の比は堆積膜の膜厚：熱酸化膜の膜厚が２：１〜１０：１の範囲であることが望ましい。
【００４４】
ｐチャネル型ＭＯＳトランジスタのゲート絶縁層１８において、堆積膜２´の膜厚は１ｎｍ以上１５ｎｍ以下であることが望ましい。厚すぎるとトランジスタの微細化に障害となるし、薄すぎると歪応力の効果が小さくなるためである。
【００４５】
また、本実施例では、シリコン基板１１上にＣＭＯＳデバイスを構成しているがシリコン基板１１の替わりに、シリコン酸化膜が埋め込まれたＳＯＩ基板を用いることも、もちろん有効である。
【００４６】
図９は、図１で示した半導体装置の製造方法の一例を説明した図である。
【００４７】
通常のＣＭＯＳプロセスで、ｐ型シリコン基板中にｐ型ウェルとｎ型ウェルを形成した。その後、局所酸化法によって素子分離を行った（図示せず）。素子分離はシャロー・トレンチ法によって行われても良い。次に、７５０度、ドライ条件で、シリコン基板表面に２ｎｍのシリコン熱酸化膜１を形成した後、リソグラフィー技術とエッチング技術を組み合わせて、ｎ型ウェル領域のシリコン基板を露出させた（図９（ａ））。
【００４８】
次に、減圧化学気相成長法（ＬＰＣＶＤ）を用いＴＥＯＳと酸素の反応によって、６５０℃でシリコン酸化物からなる堆積膜２を堆積した。得られた堆積膜２の膜厚は１２ｎｍであった。その後、窒素雰囲気中で１０００度、９０分の熱処理を行った。もともと結合が疎な状態にある堆積膜２は、熱処理により厚さ方向の収縮がさらに増加し、僅かにウェハーが上に反り、凹状態になる。このため、シリコン基板表面には引っ張り応力が発生するものと考えられる。熱処理温度としては、酸化膜が粘性流体となる高温が効果的で、実用的には９００度以上、１１００度以下の範囲が望ましい。熱処理時間は、炉で行う場合は１０分から１２０分、ＲＴＰ（ラピッド・サーマル・プロセス）の場合は１０秒から３００秒であることが望ましい。（図９（ｂ））。
【００４９】
次に、リンを高濃度に含む多結晶シリコンを２００ｎｍ堆積し、リソグラフィーによるパターニングを行い、異方性エッチングによりゲート部を加工した。次に通常のＣＭＯＳプロセスと同様に、砒素とボロンのイオン注入を順次行い、ｎチャネル型とｐチャネル型ＭＯＳトランジスタのソース／ドレイン領域を形成した。これで、図１に示すＣＭＯＳデバイスを得た（図９（ｃ））。
【００５０】
図１０は、図１で示した本発明に係る半導体装置の別の製造方法を説明した図である。
【００５１】
通常のＣＭＯＳプロセスで、ｐ型シリコン基板中にｐ型ウェルとｎ型ウェルを形成する。その後、局所酸化法で素子分離を行った（図示せず）。素子分離はシャロー・トレンチ法により行われても良い。次に、リソグラフィーを用いてｎ型ウェル領域のみを開口した（図示せず）。これをマスクに、窒素をイオン注入する。例えば、加速条件は１０ｋｅＶ、ドーズ量は１×１０15ｃｍ-2とした（図１０  （ａ））。
【００５２】
次に、７５０℃、ドライ条件で、シリコン基板表面に２ｎｍのシリコン酸化物からなる熱酸化膜１を形成した。この時、ｎ型ウェル領域の表面には窒素が多量に存在するため、熱酸化が抑制される。従って、ｐ型ウェル領域の表面にのみ、熱酸化膜１が形成される。その後、減圧化学気相成長法（ＬＰＣＶＤ）を用いて、ＴＥＯＳと酸素の反応によって、６５０℃でシリコン酸化物からなる堆積膜２を堆積した。得られた堆積膜２の膜厚は１ｎｍ〜１５ｎｍであることが望ましい。その後、窒素雰囲気中で１０００度、９０分の熱処理を行った。もともと結合が疎な状態にある堆積膜２は、熱処理により厚さ方向の収縮がさらに増加し、僅かにウェハーが上に反り、凹状態になる。このため、シリコン基板表面には引っ張り応力が発生するものと考えられる。熱処理温度としては、酸化膜が粘性流体となる高温が効果的で、実用的には９００度以上、１１００度以下の範囲が望ましい。熱処理時間は、炉で行う場合は１０分から１２０分、ＲＴＰ（ラピッド・サーマル・プロセス）の場合は１０秒から３００秒であることが望ましい。（図１０（ｂ））。
【００５３】
次に、リンを高濃度に含む多結晶シリコンを２００ｎｍ堆積し、リソグラフィーによるパターニングを行い、異方性エッチングによりゲート部を加工する。通常のＣＭＯＳプロセスと同様に、砒素とボロンのイオン注入を順次行い、ｎチャネル型とｐチャネル型ＭＯＳトランジスタのソース／ドレイン領域を形成する。これで、図１に示すＣＭＯＳデバイスを得た（図１０（ｃ））。
（実施例２）
図１１は、実施例２のＣＭＯＳデバイス構造を示す断面図である。
【００５４】
ｐ型シリコン基板上にはシリコン酸化物からなる堆積膜３である絶縁層が形成され、その上にＭＯＳトランジスタの活性領域となる単結晶シリコン層２１、２２が形成されている。いわゆる、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造である。このＳＯＩ基板にｎチャネル型とｐチャネル型ＭＯＳトランジスタが形成されて、ＣＭＯＳデバイスを構成している。ゲート絶縁層は、双方とも通常のシリコン酸化物からなる熱酸化膜１、１´である。ＣＭＯＳデバイスを構成するｎチャネル型とｐチャネル型ＭＯＳトランジスタは共通の、すなわち同一の絶縁層上に形成されている。前記ｐ型シリコン基板上に形成される絶縁層の厚さは５０ｎｍ以上４００ｎｍ以下であることが望ましい。また、ゲート絶縁層である熱酸化膜１、１´は１ｎｍ以上１０ｎｍ以下であることが望ましい。
【００５５】
本実施例では、堆積膜３からなる絶縁層の影響で、それに接する単結晶シリコン層２１、２２に引っ張り応力が発生し、これらのＭＯＳトランジスタのチャネル領域のキャリア移動度を向上させる。特に、単結晶シリコン層２１、２２の厚さが１００ｎｍ以下の薄膜ＳＯＩトランジスタで、歪みの効果が顕著に現れる。単結晶シリコン層２１、２２の厚さは３ｎｍ以上である事が望ましい。この場合堆積膜３と単結晶シリコン層２１、２２との界面が劣化して、キャリア移動度に影響することが懸念される。しかし、チャネル領域は単結晶シリコン層２１、２２の表面側（ゲート絶縁層側）に形成されるので、裏面側（ゲート絶縁層と反対側）の界面準位は散乱として効きにくい。従って、図３の構造に比べると、界面準位によるクーロン散乱の影響は格段に抑制される。
【００５６】
図１５は、図１１で示した半導体装置の製造方法の一例を説明した図である。
【００５７】
減圧化学気相成長法（ＬＰＣＶＤ）を用いて、ＴＥＯＳと酸素の反応によって、６５０度でシリコン酸化物からなる堆積膜３をｐ型シリコン基板表面に堆積した。堆積膜３の膜厚は２００ｎｍであった。その後、窒素雰囲気中で１０００度、９０分の熱処理を行った。もともと結合が疎な状態にある堆積膜３は、熱処理により厚さ方向の収縮がさらに増加し、僅かにウェハーが上に反り、凹状態になる。このため、シリコン基板表面には引っ張り応力が発生するものと考えられる。この基板を、別のｐ型シリコン基板に貼り合わせた。（図１５（ａ））こうして、堆積膜３を絶縁層として有するＳＯＩ基板ができる（図１５（ｂ））。
【００５８】
次に、通常のＣＭＯＳプロセスを用いて、ｎチャネル型とｐチャネル型ＭＯＳトランジスタを完成させる。素子分離は、局所酸化法やシャロー・トレンチ法で形成することもできるし、メサ型でも構わない。ゲート絶縁層１、１´はシリコンの熱酸化により形成した。これで、図１１のＣＭＯＳ構造が得られる（図１５（ｃ））。
（実施例３）
図１２は、実施例３のＣＭＯＳデバイス構造を示す断面図である。
【００５９】
ｐ型シリコン基板上にはシリコン酸化膜からなる堆積膜３とシリコン酸化物からなる熱酸化膜４の積層膜が順に形成され、その上にＭＯＳトランジスタの活性領域となる単結晶シリコン層２１、２２が形成されている。いわゆるＳＯＩ構造である。このＳＯＩ基板に通常のｎチャネル型とｐチャネル型ＭＯＳトランジスタが形成されて、ＣＭＯＳデバイスを構成している。ゲート絶縁層は、双方ともシリコン酸化物からなる熱酸化膜１、１´である。ＣＭＯＳデバイスを構成するｎチャネル型とｐチャネル型ＭＯＳトランジスタは共通の、すなわち同一の絶縁層上に形成されている。
【００６０】
実施例３のＣＭＯＳデバイスと比較すると単結晶シリコン層２１、２２の裏面側（ゲート絶縁層と反対側）に熱酸化膜４を挟むことで、界面準位の影響を排除している堆積膜３による歪み効果を有効に活用するため、熱酸化膜４の膜厚は０．５ｎｍ以上２．５ｎｍ以下が望ましい。ｐ型シリコン基板上に形成される堆積膜３、単結晶シリコン層２１、２２、ゲート絶縁層である熱酸化膜１、１´の厚さは実施例３と同様の範囲であることが望ましい。
（実施例４）
図１３は、実施例４のＣＭＯＳデバイス構造を示す断面図である。
【００６１】
ｐ型シリコン基板上にはシリコン酸化物からなる絶縁層が形成され、その上にＭＯＳトランジスタの活性領域となる単結晶シリコン層２１、２２が形成されている。このＳＯＩ基板にｎチャネル型とｐチャネル型ＭＯＳトランジスタが形成されて、ＣＭＯＳデバイスを構成している。ゲート絶縁層は、ｎチャネル型とｐチャネル型ＭＯＳトランジスタともシリコン酸化物からなる熱酸化膜１、１´である。ｐ型シリコン基板上の絶縁層は、ｎチャネル型ＭＯＳトランジスタの領域では、堆積膜３と熱酸化膜４の複合膜であり、ｐチャネル型ＭＯＳトランジスタの領域では、堆積膜３のみである。シリコン基板上の堆積膜３による歪み効果を有効に活用するため、熱酸化膜４の膜厚は０．５ｎｍ以上２．５ｎｍ以下が望ましい。本構造により、ｎチャネル型ＭＯＳトランジスタでは、単結晶シリコン層２２の裏面側（ゲート絶縁層と反対側）の界面準位の影響を排除している。一方ｐチャネル型ＭＯＳトランジスタでは、堆積膜３による歪み効果を最大限に利用できる。ｐ型シリコン基板上に形成される堆積膜３、単結晶シリコン層２１、２２、ゲート絶縁層である熱酸化膜１、１´の厚さは実施例３と同様の範囲であることが望ましい。
（実施例５）
図１４は、実施例５のＣＭＯＳデバイス構造を示す断面図である。
【００６２】
単結晶シリコンからなるｐ型シリコン基板上には、実施例２にかかる堆積膜３と同様に作成されたシリコン酸化物からなる堆積膜３が形成され、その上にＭＯＳトランジスタの活性領域となる単結晶シリコン層２１、２２が形成されている。このＳＯＩ基板上に実施例１と同様のｎチャネル型とｐチャネル型ＭＯＳトランジスタが形成されて、ＣＭＯＳデバイスを構成している。ゲート絶縁層は、ｎチャネル型ＭＯＳトランジスタでは、シリコン単結晶２２上に直接接して設けられたシリコン酸化物からなる熱酸化膜１と、前記熱酸化膜１に積層して設けられたシリコン酸化物からなる堆積膜２の積層膜であり、ｐチャネル型ＭＯＳトランジスタでは、シリコン酸化物からなる堆積膜２´のみである。単結晶シリコン層２１、２２では表面側のゲート絶縁層と裏面側の絶縁層の両方から、単結晶シリコン層へ歪み応力を享受できるので、効果は絶大である。ｐ型シリコン基板上に形成される堆積膜３、単結晶シリコン層２２の厚さは実施例３と同様の範囲であることが望ましい。また、ゲート絶縁層である熱酸化膜１及び堆積膜２、２´の厚さは実施例１と同様であることが望ましい。
【００６３】
図１１、図１２、図１３、図１４以外にも、図１、図２、図３、図５、図６との組み合わせは様々に考えられるが、そのすべてが有効であることは言うまでもない。
（参考例１）
図１６は、参考例１のＭＯＳトランジスタ構造を示す断面図である。
【００６４】
ｐ型シリコン基板上には一部の領域にシリコン酸化物からなる堆積膜３１が埋め込まれて形成され、その上にＭＯＳトランジスタの活性領域となる単結晶シリコン層３２が形成されている。ここにｐチャネル型ＭＯＳトランジスタが形成されている。ゲート絶縁層は、シリコン酸化物からなる熱酸化膜１である。部分的に埋め込まれた平板状の堆積膜３１の影響で、直上の単結晶シリコン層３２に引っ張り応力が発生し、キャリア移動度が上昇する。ｎチャネル型ＭＯＳトランジスタにも適用でき、ゲート絶縁層は、これまで述べた種々の構造（熱酸化膜、堆積膜、それらの複合膜）で有効である。また、堆積膜３１上に複数のトランジスタを形成することも可能であり、もちろんＣＭＯＳ化もできる。
（実施例６）
図１７は、実施例６に係るＭＯＳトランジスタ構造を示す断面図である。
【００６５】
ｐ型シリコン基板上には一部の領域に平板状の絶縁層が形成されている。平板状の絶縁層は、シリコン酸化物からなる堆積膜３１と、それを覆うように形成されたシリコン酸化物からなる熱酸化膜３３で構成される。平板状の絶縁層の上にＭＯＳトランジスタの活性領域となる単結晶シリコン層３２が形成されている。ここに通常のｎチャネル型ＭＯＳトランジスタが形成されている。ゲート絶縁層は、シリコン酸化物からなる熱酸化膜１である。部分的に埋め込まれた平板状の絶縁層の影響で、直上の単結晶シリコン層３２に引っ張り応力が発生し、キャリア移動度が上昇する。ｐチャネル型ＭＯＳトランジスタにも適用でき、ゲート絶縁層は、これまで述べた種々の構造（熱酸化膜、堆積膜、それらの複合膜）で有効であることは言うまでもない。また、平板状の絶縁層の上に複数のトランジスタを形成することも可能であり、もちろんＣＭＯＳ化もできる。あるいは、同一基板上に図１６と図１７の構造を混在化させることも可能である。
【００６６】
図１８は、図１６で示した参考例１の製造方法を説明した図である。
【００６７】
ｐ型シリコン基板の内部に平板状の空洞３４を形成する。シリコン基板内部に平板状の空洞３４を形成する方法に関しては、特願２０００−２５２８８１に詳しい（図１８（ａ））。
【００６８】
次に平板状の空洞３４を開口する。その開口部３５から、減圧化学気相成長法（ＬＰＣＶＤ）を用いて、６５０度でＴＥＯＳと酸素の反応によりシリコン酸化物からなる堆積膜３１を埋め込む。その後、窒素雰囲気中で１０００度、９０分の熱処理を行う。シリコン基板上にもシリコン酸化膜は堆積されるが、これは除去する（図１８（ｂ））。ここでは、空洞３４全体に堆積膜３１を埋め込んだが、膜厚を薄くすることで、空洞３４の内壁のみにシリコン酸化膜を堆積し、空洞部分を残すことも可能である。
【００６９】
次に、通常のＭＯＳプロセスを用いて、ｐチャネル型ＭＯＳトランジスタを完成させる。素子分離は、局所酸化法やシャロー・トレンチ法で形成することもできるし、メサ型でも構わない。これで、参考例１の断面構造が得られる（図１８（ｃ））。
【００７０】
図１８（ｂ）で、堆積膜３１を埋め込む直前に、全面を熱酸化してシリコン熱酸化膜３３を形成すれば、実施例６の断面構造が得られる。
（参考例２）
図１９は、参考例２に係るＣＭＯＳデバイス構造を示す断面図である。
【００７１】
ｐ型シリコン基板上にはシリコン酸化物からなる堆積膜３が形成され、その上にＭＯＳトランジスタの活性領域となる単結晶シリコン層４１、４２が形成されている。このＳＯＩ基板に通常のｎチャネル型とｐチャネル型ＭＯＳトランジスタが形成されて、ＣＭＯＳデバイスを構成している。ゲート絶縁層は、図１１の構造と同様、双方とも通常のシリコン酸化物からなる熱酸化膜１、１´である。また、ＭＯＳトランジスタを覆うように堆積膜４３が形成されており、層間絶縁層となっている。この後、金属配線のため、一部領域が開孔される。前記層間絶縁層もまた、チャネルとなる単結晶シリコン層４２へ歪み応力を与える。堆積膜３による歪み応力効果との相乗効果で、キャリア移動度は飛躍的に上昇する。
【００７２】
本参考例においては、図１１のＣＭＯＳデバイス構造に対し堆積膜からなる層間絶縁層を形成し単結晶シリコン層４１、４２への歪印加する例について記載したが、図１、図２、図３、図５、図６、図１２、図１３、図１４、図１６、図１７に示されるＭＩＳトランジスタ及びＣＭＯＳデバイスのいずれの構造に対しても有効であることは言うまでもない。
【００７３】
本発明は、主旨を逸脱しない範囲で種々変形して用いることができる。
【００７４】
【発明の効果】
以上述べたように本発明によれば、堆積膜を用いることで、ＭＯＳトランジスタを作るプロセスだけで、電子と正孔の両方の移動度が向上し、ＣＭＯＳデバイスもしくはＭＩＳトランジスタの高性能化が達成できる。
【図面の簡単な説明】
【図１】  本発明の一実施例にかかる半導体装置を示す断面図。
【図２】  本発明の一実施例にかかる半導体装置を示す断面図。
【図３】  ｎチャネル型ＭＯＳトランジスタの一構成例を示す断面図。
【図４】  本発明に係る半導体装置のキャリア移動度を測定した結果を示す特性図。
【図５】  本発明の一実施例にかかる半導体装置を示す断面図。
【図６】  ｐチャネル型ＭＯＳトランジスタの一構成例を示す断面図。
【図７】  本発明に係る半導体装置のキャリア移動度を測定した結果を示す特性図。
【図８】  本発明に係る半導体装置のチャネル領域に係るの応力を測定した結果を示す特性図。
【図９】  本発明の一実施例に係る半導体装置の製造方法を示す断面図。
【図１０】  本発明の一実施例に係る半導体装置の製造方法を示す断面図。
【図１１】  本発明の一実施例に係る半導体装置を示す断面図。
【図１２】  本発明の一実施例に係る半導体装置を示す断面図。
【図１３】  本発明の一実施例に係る半導体装置を示す断面図。
【図１４】  本発明の一実施例に係る半導体装置を示す断面図。
【図１５】  本発明の一実施例に係る半導体装置の製造方法を示す断面図。
【図１６】  本発明の一参考例に係る半導体装置を示す断面図。
【図１７】  本発明の一実施例に係る半導体装置を示す断面図。
【図１８】  本発明の一実施例に係る半導体装置の製造方法を示す断面図。
【図１９】  本発明の一参考例に係る半導体装置を示す断面図。
【符号の説明】
１、１´…熱酸化膜
２、２´…堆積膜
１１…ｐ型シリコン基板
１２…ｐ型不純物領域
１３…ｎ型不純物領域
１４、１８…ゲート絶縁層
１５、１９…ゲート電極
１６、２０…ソース領域
１７、２１…ドレイン領域
３…堆積膜
２１、２２、３２、４１、４２…単結晶シリコン層
３１…堆積膜、３３…熱酸化膜、３４…空洞、３５…開口部
４３…堆積膜
【図１】
0004086272.tif 000002
【図２】
0004086272.tif 000003
【図３】
0004086272.tif 000004
【図４】
0004086272.tif 000005
【図５】
0004086272.tif 000006
【図６】
0004086272.tif 000007
【図７】
0004086272.tif 000008
【図８】
0004086272.tif 000009
【図９】
0004086272.tif 000010
【図１０】
0004086272.tif 000011
【図１１】
0004086272.tif 000012
【図１２】
0004086272.tif 000013
【図１３】
0004086272.tif 000014
【図１４】
0004086272.tif 000015
【図１５】
0004086272.tif 000016
【図１６】
0004086272.tif 000017
【図１７】
0004086272.tif 000018
【図１８】
0004086272.tif 000019
【図１９】
0004086272.tif 000020