(57)【特許請求の範囲】
【請求項１】
出力に接続された複数の単相スイッチングレギュレータと、
第１のコンパレータであって、負荷電流が前記第１のコンパレータの閾値よりも低く下降した後に、前記複数の単相スイッチングレギュレータのうちの第１の単相スイッチングレギュレータが、前記出力に接続された負荷に電流を出力するのを防止するフィードバックループ回路に接続された第１のコンパレータと
を含み、
前記複数の単相スイッチングレギュレータのうちの少なくとも第２の単相スイッチングレギュレータが、
前記第１のコンパレータに接続された第１の利得制御回路であって、前記負荷電流が前記第１のコンパレータの前記閾値よりも低く下降した後に、前記第２の単相スイッチングレギュレータの出力電流を上昇させる第１の利得制御回路を含む、多相スイッチングレギュレータ。
【請求項２】
前記フィードバックループが、抵抗分割器と前記複数の単相スイッチングレギュレータのうちの少なくとも１つとに接続された第１の増幅器をさらに含む、請求項１に記載の多相スイッチングレギュレータ。
【請求項３】
前記第１の増幅器が、前記複数の単相スイッチングレギュレータの各々に接続されている、請求項２に記載の多相スイッチングレギュレータ。
【請求項４】
前記複数の単相スイッチングレギュレータが、３つの単相スイッチングレギュレータを含む、請求項１に記載の多相スイッチングレギュレータ。
【請求項５】
前記第１のコンパレータは、前記負荷電流が前記第１のコンパレータの前記閾値よりも低く下降した場合、前記複数の単相スイッチングレギュレータのうちの２つの単相スイッチングレギュレータが、前記負荷に電流を出力するのを防止する、請求項４に記載の多相スイッチングレギュレータ。
【請求項６】
前記複数の単相スイッチングレギュレータは、４つの単相スイッチングレギュレータを含む、請求項１に記載の多相スイッチングレギュレータ。
【請求項７】
前記第１のコンパレータは、前記負荷電流が前記第１のコンパレータの前記閾値よりも低く下降した場合、前記複数の単相スイッチングレギュレータのうちの３つの単相スイッチングレギュレータが、前記負荷に電流を出力するのを防止する、請求項６に記載の多相スイッチングレギュレータ。
【請求項８】
前記第１のコンパレータは、前記負荷電流が前記第１のコンパレータの前記閾値よりも低く下降した場合、前記複数の単相スイッチングレギュレータのうちの２つの単相スイッチングレギュレータが、前記負荷に電流を出力するのを防止する、請求項６に記載の多相スイッチングレギュレータ。
【請求項９】
前記複数の単相スイッチングレギュレータが、同期型スイッチングレギュレータである、請求項１に記載の多相スイッチングレギュレータ。
【請求項１０】
前記第１の利得制御回路は、
前記第２の単相スイッチングレギュレータの出力電流閾値を上昇させることにより、前記負荷への出力電流を上昇させる、前記フィードバックループに接続された増幅器を含む、請求項１に記載の多相スイッチングレギュレータ。
【請求項１１】
前記第１の利得制御回路が、
抵抗器と、
前記抵抗器および前記第１のコンパレータに接続されたトランジスタであって、前記負荷電流が前記第１のコンパレータの前記閾値よりも低く下降した場合に、前記トランジスタが前記抵抗器を短絡させる、トランジスタと
をさらに含む、請求項１に記載の多相スイッチングレギュレータ。
【請求項１２】
第２のコンパレータであって、前記負荷電流が、前記第１のコンパレータの前記閾値よりも低い前記第２のコンパレータの閾値よりも低く下降した場合、前記第２の単相スイッチングレギュレータが、前記負荷に電流を出力するのを防止するフィードバックループ回路に接続された第２のコンパレータをさらに含む、請求項１に記載の多相スイッチングレギュレータ。
【請求項１３】
前記複数の単相スイッチングレギュレータのうち少なくとも第３の単相スイッチングレギュレータは、
前記負荷電流が前記第２のコンパレータの前記閾値よりも低く下降した後に、前記第３の単相スイッチングレギュレータの出力電流を上昇させる、前記第２のコンパレータに接続された第２の利得制御回路を含む、請求項１２に記載の多相スイッチングレギュレータ。
【請求項１４】
前記第２の利得制御回路が、
抵抗器と、
前記抵抗器および前記第２のコンパレータに接続されたトランジスタであって、前記負荷電流が前記第２のコンパレータの前記閾値よりも低く下降した場合に、前記トランジスタが前記抵抗器を短絡させる、トランジスタと
をさらに含む、請求項１３に記載の多相スイッチングレギュレータ。
【請求項１５】
前記第１の利得制御回路が、
抵抗分割器と、
前記抵抗分割器および前記第１のコンパレータに接続されたトランジスタであって、前記負荷電流が前記第１のコンパレータの前記閾値よりも低い場合に、前記トランジスタが前記抵抗分割器における抵抗を短絡させる、トランジスタと
をさらに含む、請求項１に記載の多相スイッチングレギュレータ。
【請求項１６】
前記第１の利得制御回路が、
並列に接続された第１および第２の抵抗器であって、前記負荷電流が、前記第１のコンパレータの前記閾値より低く下降した後に、電流が前記抵抗器の両方を流れる、第１および第２の抵抗器をさらに含む、請求項１に記載の多相スイッチングレギュレータ。
【請求項１７】
前記第１の利得制御回路が、
前記フィードバックループ回路に接続された抵抗器と、
前記抵抗器および前記第２の単相スイッチングレギュレータに接続された電流ミラー回路であって、前記電流ミラーが前記第２の単相スイッチングレギュレータの前記出力電流を調節する、電流ミラー回路と
を含む、請求項１に記載の多相スイッチングレギュレータ。
【請求項１８】
多相スイッチングレギュレータから、出力に接続された負荷に電流を供給する方法であって、前記方法は、
前記出力に接続された複数の単相スイッチングレギュレータおよびフィードバックループ回路を用いて、前記出力における電圧を調整することと、
前記複数の単相スイッチングレギュレータのうちの少なくとも１つが、第１の低パワーモードにおいて、低負荷電流で前記出力に電流を供給するのを防止することと
を含み、
前記負荷電流が閾値よりも低く下降した後に、前記第１の低パワーモードにおいて、残りの単相スイッチングレギュレータのうちの少なくとも１つによって前記出力に供給された電流が、第１の利得制御回路を用いて上昇される、方法。
【請求項１９】
前記複数の単相スイッチングレギュレータおよび前記フィードバックループ回路を用いて、前記出力における前記電圧を調整することが、
前記複数の単相スイッチングレギュレータのうちの少なくとも１つに接続された増幅器を用いて前記出力電圧をモニタリングすることをさらに含む、請求項１８に記載の方法。
【請求項２０】
前記増幅器が、前記複数の単相スイッチングレギュレータの各々に接続されている、請求項１９に記載の方法。
【請求項２１】
前記複数の単相スイッチングレギュレータが、３つの単相スイッチングレギュレータを含む、請求項１８に記載の方法。
【請求項２２】
前記複数の単相スイッチングレギュレータのうちの少なくとも１つが、前記第１の低パワーモードにおいて、低負荷電流で前記出力に電流を供給するのを防止することが、前記複数の単相スイッチングレギュレータのうちの２つの単相スイッチングレギュレータが、低負荷電流で前記負荷に電流を出力するのを防止することをさらに含む、請求項２１に記載の方法。
【請求項２３】
前記複数の単相スイッチングレギュレータは、４つの単相スイッチングレギュレータを含む、請求項１８に記載の方法。
【請求項２４】
前記複数の単相スイッチングレギュレータのうちの少なくとも１つが、前記第１の低パワーモードにおいて、低負荷電流で前記出力に電流を供給するのを防止することが、前記複数の単相スイッチングレギュレータのうちの３つの単相スイッチングレギュレータが、低負荷電流で前記負荷に電流を出力するのを防止することをさらに含む、請求項２３に記載の方法。
【請求項２５】
前記複数の単相スイッチングレギュレータのうちの少なくとも１つが、前記第１の低パワーモードにおいて、低負荷電流で前記出力に電流を供給するのを防止することが、前記複数の単相スイッチングレギュレータのうちの２つの単相スイッチングレギュレータが、低負荷電流で前記負荷に電流を出力するのを防止することをさらに含む、請求項２３に記載の方法。
【請求項２６】
前記複数の単相スイッチングレギュレータが、同期型スイッチングレギュレータである、請求項１８に記載の方法。
【請求項２７】
前記第１の利得制御回路を用いることが、
前記フィードバックループ回路の出力信号をモニタリングすることと、増幅器を用いて残りの単相スイッチングレギュレータの少なくとも１つの単相スイッチングレギュレータの出力電流閾値を調整することにより、前記負荷への出力電流を調整することとをさらに含む、請求項１８に記載の方法。
【請求項２８】
前記第１の利得制御回路を用いることが、
前記負荷電流が前記負荷電流閾値よりも低く下降した場合、抵抗器に接続されたトランジスタをオンすることによって前記抵抗器を短絡させることをさらに含む、請求項１８に記載の方法。
【請求項２９】
前記第１の利得制御回路が、第２の抵抗器に並列に接続された第１の抵抗器を備え、前記第１の低パワーモードにおいて、両方の抵抗器を電流が流れる、請求項１８に記載の方法。
【請求項３０】
前記複数の単相スイッチングレギュレータが、２つの単相スイッチングレギュレータを含む、請求項１８に記載の方法。
【請求項３１】
多相スイッチングレギュレータから、出力に接続された負荷に電流を供給する方法であって、前記方法は、
前記出力に接続された複数の単相スイッチングレギュレータおよびフィードバックループ回路を用いて、前記出力における電圧を調整することと、
前記複数の単相スイッチングレギュレータのうちの少なくとも１つが、第１の低パワーモードにおいて、低負荷電流で前記出力に電流を供給するのを防止することであって、前記単相スイッチングレギュレータのうちの少なくとも１つが、前記第１の低パワーモードにおいて、低負荷電流で前記出力に電流を供給するのを防止することは、前記負荷電流が、前記フィードバックループ回路に接続された第１のコンパレータの閾値よりも低く下降した場合、少なくとも１つの単相スイッチングレギュレータが前記出力に電流を供給するのを防止することをさらに含む、ことと、
第２の低パワーモードにおいて、前記負荷電流が、前記第１のコンパレータの前記閾値よりも低い第２のコンパレータの閾値よりも低く下降した場合、第２の単相スイッチングレギュレータが、電流を前記負荷に出力するのを防止することと
を含み、前記負荷電流が前記第２のコンパレータの前記閾値よりも低く下降した後に、前記第２の低パワーモードにおいて、前記複数の単相スイッチングレギュレータのうち第３の単相スイッチングレギュレータによって前記出力に供給される電流が、第２の利得制御回路を用いて上昇される、方法。
【請求項３２】
前記負荷電流が前記第２のコンパレータの前記閾値よりも低く下降した場合、抵抗器に接続されたトランジスタをオンすることによって、前記抵抗器が短絡される、請求項３１に記載の方法。
【請求項３３】
複数の単相スイッチングレギュレータおよびフィードバックループ回路を用いて出力における電圧を調整する手段と、
負荷電流が低負荷電流閾値よりも低く下降した後に、前記複数の単相スイッチングレギュレータのうちの第１の単相スイッチングレギュレータをディセーブルする手段と、
前記負荷電流が前記低負荷電流閾値よりも低く下降した後に、前記複数の単相スイッチングレギュレータのうちの第２の単相スイッチングレギュレータの出力電流閾値を上昇させることにより、負荷への出力電流を上昇させる手段と
を含む、多相スイッチングレギュレータ。
【請求項３４】
前記フィードバックループ回路が、前記複数の単相スイッチングレギュレータの少なくとも１つに接続された増幅器を含む、請求項３３に記載の多相スイッチングレギュレータ。
【請求項３５】
前記増幅器が、前記複数の単相スイッチングレギュレータの各々に接続されている、請求項３４に記載の多相スイッチングレギュレータ。
【請求項３６】
前記負荷電流が低負荷電流閾値よりも低く下降した後に、前記複数の単相スイッチングレギュレータのうちの前記第１の単相スイッチングレギュレータをディセーブルする手段が、前記フィードバックループ回路および前記第１の単相スイッチングレギュレータに接続された第１のコンパレータをさらに含む、請求項３３に記載の多相スイッチングレギュレータ。
【請求項３７】
前記複数の単相スイッチングレギュレータが、４つの単相スイッチングレギュレータを含む、請求項３３に記載の多相スイッチングレギュレータ。
【請求項３８】
前記負荷電流が前記低負荷電流閾値よりも低く下降した後に、前記第２の単相スイッチングレギュレータの出力電流閾値を上昇させる手段は、前記出力電流閾値を決定する抵抗器を短絡させる手段をさらに含む、請求項３３に記載の多相スイッチングレギュレータ。
【請求項３９】
前記負荷電流が前記低負荷電流閾値よりも低く下降した後に、前記第２の単相スイッチングレギュレータの出力電流閾値を上昇させる手段は、前記負荷電流が前記低負荷電流閾値よりも低く下降した後に、抵抗分割器における抵抗を介して、電流を指向する手段をさらに含む、請求項３３に記載の多相スイッチングレギュレータ。
【請求項４０】
前記負荷電流が前記低負荷電流閾値よりも低く下降した後に、前記第２の単相スイッチングレギュレータの出力電流閾値を上昇させる手段は、前記負荷電流が前記低負荷電流閾値よりも低く下降した後に、第１の抵抗器を第２の抵抗器に並列に接続する手段をさらに含む、請求項３３に記載の多相スイッチングレギュレータ。
【請求項４１】
前記第１の低パワーモードにおいて前記第２の単相スイッチングレギュレータの前記出力電流閾値を上昇させる手段は、前記負荷電流が前記低負荷電流閾値よりも低く下降した後に、電流ミラー回路に接続された抵抗器を短絡させる手段をさらに含む、請求項３３に記載の多相スイッチングレギュレータ。
【請求項４２】
前記複数の単相スイッチングレギュレータが、同期型スイッチングレギュレータである、請求項３３に記載の多相スイッチングレギュレータ。
【請求項４３】
前記複数の単相スイッチングレギュレータが、３つの単相スイッチングレギュレータを含む、請求項３３に記載の多相スイッチングレギュレータ。
【請求項４４】
複数の単相スイッチングレギュレータおよびフィードバックループ回路を用いて出力における電圧を調整する手段と、
負荷電流が低負荷電流閾値よりも低く下降した後に、前記複数の単相スイッチングレギュレータのうちの第１の単相スイッチングレギュレータをディセーブルする手段と、
前記負荷電流が第２の低負荷電流閾値よりも低く下降した後に、前記複数の単相スイッチングレギュレータのうちの第２の単相スイッチングレギュレータをディセーブルする手段と、
前記負荷電流が前記第２の低負荷電流閾値よりも低く下降した後に、前記複数の単相スイッチングレギュレータのうちの第３の単相スイッチングレギュレータの出力電流閾値を上昇させることにより、負荷への出力電流を上昇させる手段と
を含む、多相スイッチングレギュレータ。
【請求項４５】
出力に接続された複数の単相スイッチングレギュレータステージと、
第１のコンパレータであって、負荷電流が前記第１のコンパレータの閾値よりも低く下降した後に、前記複数の単相スイッチングレギュレータステージのうちの第１の単相スイッチングレギュレータステージが、前記出力に接続された負荷に電流を出力するのを防止するフィードバックループ回路に接続された第１のコンパレータと
を含み、
前記複数の単相スイッチングレギュレータステージのうちの少なくとも第２の単相スイッチングレギュレータステージが、
前記第１のコンパレータに接続された第１の利得制御回路であって、前記負荷電流が前記第１のコンパレータの前記閾値よりも低く下降した後に、前記第２の単相スイッチングレギュレータステージの出力電流を上昇させる第１の利得制御回路を含む、多相スイッチングレギュレータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多相スイッチングレギュレータに関する。より詳しくは、本発明はステージシェディングを有する多相スイッチングレギュレータに関する。
【０００２】
【従来の技術】
切り換え調整器は、出力電流を入力電圧から所定の出力電圧で負荷に供給する電源回路である。切り換え調整器は、負荷電流の中間のレンジに渡って高度に効率的であるよう設計され得る。マイクロプロセッサは、非常に高いピーク電流から相対的に低い休止電流までの、幅広いレンジの電流要求を有する。マイクロプロセッサは、切り換え調整器から相対的に高い最大出力電流をますます必要とし、かつ幅広い出力電流ダイナミックレンジに渡って動作し続ける。出力電流のレンジ要求が拡大するので、出力電流の幅広いレンジに渡って効率的な切り換え調整器を設計することはますます困難になる。
【０００３】
既知の多相スイッチングレギュレータは、高出力電流を供給するために、マイクロプロセッサのような負荷と並列に結合されている複数の切り換え調整器を含む。多相スイッチングレギュレータは、高出力電流を供給するためのエネルギー効率的ＤＣ／ＤＣコンバータである。それぞれの切り換え調整器ステージにおける対応する切り換えトランジスタは、入力電流が１度に１つの調整器ステージにのみ流れ込むように切り換えられ得る。この技術は、出力リップル電流、入力リップル電流および出力リップル電圧の振幅を低減する。
【０００４】
しかしながら、既知の多相スイッチングレギュレータは、低出力電流では低効率を有する。低効率の原因は、切り換えトランジスタをＯＮおよびＯＦＦに換えるために必要とされる電力が、低出力電流で調整器の総電力出力と比例してより大きくなる、という事実である。
【０００５】
米国特許第５，４８１，１７８号に記載の１つの既知の単一位相切り換え調整器回路は、出力キャパシタが出力電圧を維持することが可能なとき、切り換えトランジスタを動作させないことによって、低負荷電流で切り換え調整器回路における効率を高めるためのスリープモードと呼ばれる技術を開示する。
【０００６】
【発明が解決しようとする課題】
したがって、軽負荷電流を含む、負荷電流の幅広いレンジに渡って高効率を提供する多相スイッチングレギュレータを提供することが所望され得る。
【０００７】
さらに、小振幅出力リップル電流および出力リップル電圧を有する多相スイッチングレギュレータを提供することが所望され得る。
【０００８】
さらに、小振幅入力リップル電流を有する多相スイッチングレギュレータを提供することが所望され得る。
【０００９】
【課題を解決するための手段】
本発明の目的は、軽負荷電流を含む、幅広いレンジの負荷電流に渡って高効率を提供する多相スイッチングレギュレータを提供することである。
【００１０】
本発明のさらなる目的は、小振幅出力リップル電流および出力リップル電圧を有する多相スイッチングレギュレータを提供することである。
【００１１】
本発明のさらなる目的は、小振幅入力リップル電流を有する多相スイッチングレギュレータを提供することである。
【００１２】
本発明の多相スイッチングレギュレータは、出力に接続された複数の単相スイッチングレギュレータと、負荷電流が上記第１のコンパレータの閾値よりも低く下降した後に、上記単相スイッチングレギュレータのうちの第１のレギュレータが、上記出力に接続された負荷に電流を出力するのを防止するフィードバックループ回路に接続された第１のコンパレータとを含み、そのことにより上記目的が達成される。
【００１３】
上記フィードバックループが、抵抗分割器と少なくとも１つの単相スイッチングレギュレータに接続された第１の増幅器をさらに含んでもよい。
【００１４】
上記複数の単相スイッチングレギュレータが、同期型スイッチングレギュレータであってもよい。
【００１５】
上記複数の単相スイッチングレギュレータが、３つの単相スイッチングレギュレータを含んでもよい。
【００１６】
上記第１のコンパレータは、上記負荷電流が上記第１のコンパレータの上記閾値よりも低く下降した場合、上記単相スイッチングレギュレータのうちの２つのレギュレータが、上記負荷に電流を出力するのを防止してもよい。
【００１７】
上記複数の単相スイッチングレギュレータは、４つの単相スイッチングレギュレータを含んでもよい。
【００１８】
上記第１のコンパレータは、上記負荷電流が上記第１のコンパレータの上記閾値よりも低く下降した場合、上記単相スイッチングレギュレータのうちの３つのレギュレータが、上記負荷に電流を出力するのを防止してもよい。
【００１９】
上記第１のコンパレータは、上記負荷電流が上記第１のコンパレータの上記閾値よりも低く下降した場合、上記単相スイッチングレギュレータのうちの２つのレギュレータが、上記負荷に電流を出力するのを防止してもよい。
【００２０】
上記単相スイッチングレギュレータのうち少なくとも第２のレギュレータは、上記負荷電流が上記第１のコンパレータの上記閾値よりも低く下降した後に、上記上記第２の単相スイッチングレギュレータの出力電流を上昇させる、上記第１のコンパレータに接続された第１の利得制御回路を含んでもよい。
【００２１】
上記第１の利得制御回路は、上記第２の単相スイッチングレギュレータの電流閾値を上昇させる上記フィードバックループに接続された増幅器を含んでもよい。
【００２２】
上記第１の利得制御回路が、抵抗器と、上記抵抗器および上記第１のコンパレータに接続されたトランジスタであって、上記負荷電流が上記第１のコンパレータの上記閾値よりも低く下降した場合に、上記トランジスタが上記抵抗器を短絡させる、トランジスタとを含んでもよい。
【００２３】
第２のコンパレータであって、上記負荷電流が、上記第１のコンパレータの上記閾値よりも低い上記第２のコンパレータの閾値よりも低く下降した場合、上記第２の単相スイッチングレギュレータが、上記負荷に電流を出力するのを防止するフィードバックループ回路に接続された第２のコンパレータをさらに含んでもよい。
【００２４】
上記単相スイッチングレギュレータのうち少なくとも第３のレギュレータは、上記負荷電流が上記第２の上記コンパレータの上記閾値よりも低く下降した後に、上記上記第３の単相スイッチングレギュレータの出力電流を上昇させる、上記第２のコンパレータに接続された第２の利得制御回路を含んでもよい。
【００２５】
上記第２の利得制御回路が、抵抗器と、上記抵抗器および上記第２のコンパレータに接続されたトランジスタであって、上記負荷電流が上記第２のコンパレータの上記閾値よりも低く下降した場合に、上記トランジスタが上記抵抗器を短絡させる、トランジスタと、を含んでもよい。
【００２６】
上記第１の利得制御回路が、抵抗分割器と、上記抵抗分割器および上記第１のコンパレータに接続されたトランジスタであって、上記負荷電流が上記第１のコンパレータの上記閾値よりも高く上昇した場合に、上記トランジスタが上記抵抗分割器における抵抗を短絡させる、トランジスタと、を含んでもよい。
【００２７】
上記第１の利得制御回路が、並列に接続された第１および第２の抵抗器であって、上記負荷電流が、上記第１のコンパレータの上記閾値より低く下降した後に、電流が上記抵抗器の両方を流れる、第１および第２の抵抗器をさらに含んでもよい。
【００２８】
上記第１の利得制御回路が、上記フィードバックループ回路に接続された抵抗器と、上記抵抗器および上記第２の単相スイッチングレギュレータに接続された電流ミラー回路であって、上記電流ミラーが上記第２の単相スイッチングレギュレータの上記出力電流を調節する、電流ミラー回路と、を含んでもよい。
【００２９】
本発明の方法は、多相スイッチングレギュレータから、出力に接続された負荷に電流を供給する方法であって、上記方法は、上記出力に接続された複数の単相スイッチングレギュレータおよびフィードバックループ回路を用いて、上記出力における電圧を調整するステップと、上記単相スイッチングレギュレータのうちの少なくとも１つが、第１の低パワーモードにおいて、低負荷電流で上記出力に電流を供給するのを防止するステップと、を含み、そのことにより上記目的が達成される。
【００３０】
上記複数の単相スイッチングレギュレータおよび上記フィードバックループ回路を用いて、上記出力における上記電圧を調整するステップが、上記単相スイッチングレギュレータのうちの少なくとも１つに接続された増幅器を用いて上記出力電圧をモニタリングするステップをさらに含んでもよい。
【００３１】
上記複数の単相スイッチングレギュレータが、同期型スイッチングレギュレータであってもよい。
【００３２】
上記複数の単相スイッチングレギュレータが、３つの単相スイッチングレギュレータを含んでもよい。
【００３３】
上記単相スイッチングレギュレータのうちの少なくとも１つが、上記第１の低パワーモードにおいて、低負荷電流で上記出力に電流を供給するのを防止するステップが、上記単相スイッチングレギュレータのうちの２つのレギュレータが、低負荷電流で上記負荷に電流を出力するのを防止するステップをさらに含んでもよい。
【００３４】
上記複数の単相スイッチングレギュレータは、４つの単相スイッチングレギュレータを含んでもよい。
【００３５】
上記単相スイッチングレギュレータのうちの少なくとも１つが、上記第１の低パワーモードにおいて、低負荷電流で上記出力に電流を供給するのを防止するステップが、上記単相スイッチングレギュレータのうちの３つのレギュレータが、低負荷電流で上記負荷に電流を出力するのを防止するステップをさらに含んでもよい。
【００３６】
上記単相スイッチングレギュレータのうちの少なくとも１つが、上記第１の低パワーモードにおいて、低負荷電流で上記出力に電流を供給するのを防止するステップが、上記単相スイッチングレギュレータのうちの２つのレギュレータが、低負荷電流で上記負荷に電流を出力するのを防止するステップをさらに含んでもよい。
【００３７】
上記負荷電流が、第１の利得制御回路を用いて閾値よりも低く下降した後に、上記第１の低パワーモードにおいて、残りの単相スイッチングレギュレータのうちの少なくとも１つによって上記出力に供給された電流が上昇されてもよい。
【００３８】
上記第１の利得制御回路を用いるステップが、上記フィードバックループ回路の出力信号をモニタリングするステップと、増幅器を用いて残りの単相スイッチングレギュレータの少なくとも１つのインダクタ電流閾値を調整するステップとをさらに含んでもよい。
【００３９】
上記第１の利得制御回路を用いるステップが、上記負荷電流が上記負荷電流閾値よりも低く下降した場合、抵抗器に接続されたトランジスタをオンすることによって上記抵抗器を短絡させるステップをさらに含んでもよい。
【００４０】
上記単相スイッチングレギュレータのうちの少なくとも１つが、上記第１の低パワーモードにおいて、低負荷電流で上記出力に電流を供給するのを防止するステップは、上記負荷電流が、上記フィードバックループ回路に接続された第１のコンパレータの閾値よりも低く下降した場合、少なくとも１つの単相スイッチングレギュレータが上記出力に電流を供給するのを防止するステップをさらに含んでもよい。
【００４１】
第２の低パワーモードにおいて、上記負荷電流が、上記第１のコンパレータの上記閾値よりも低い第２のコンパレータの閾値よりも低く下降した場合、第２の単相スイッチングレギュレータが、電流を上記負荷に出力するのを防止するステップをさらに含んでもよい。
【００４２】
上記負荷電流が上記第２のコンパレータの上記閾値よりも低く下降した後に、上記第２の低パワーモードにおいて、上記単相スイッチングレギュレータのうち第３のレギュレータによって上記出力に供給される電流が、第２の利得制御回路を用いて上昇されてもよい。
【００４３】
上記負荷電流が上記第２のコンパレータの上記閾値よりも低く下降した場合、上記抵抗器に接続されたトランジスタをオンすることによって、上記抵抗器が短絡されてもよい。
【００４４】
上記負荷電流が上記第１のコンパレータの上記閾値よりも高い場合にのみ、抵抗分割器における抵抗が短絡されてもよい。
【００４５】
第１の抵抗器が、第２の抵抗器に並列に接続され、上記第１の低パワーモードにおいて、両方の抵抗器を電流が流れてもよい。
【００４６】
上記複数の単相スイッチングレギュレータが、２つの単相スイッチングレギュレータを含んでもよい。
【００４７】
本発明の多相スイッチングレギュレータは、複数の単相スイッチングレギュレータおよびフィードバックループ回路を用いて出力における電圧を調整する手段と、上記単相スイッチングレギュレータのうちの第１のレギュレータを、低負荷電流閾値よりも低い、オフにする手段と、を含み、そのことにより上記目的が達成される。
【００４８】
上記フィードバックループ回路が、上記単相スイッチングレギュレータの少なくとも１つに接続された増幅器を含んでもよい。
【００４９】
上記単相スイッチングレギュレータのうちの上記第１のレギュレータを、低負荷電流閾値よりも低い、オフにする手段が、上記フィードバックループ回路および上記第１の単相スイッチングレギュレータに接続された第１のコンパレータをさらに含んでもよい。
【００５０】
上記低負荷電流閾値よりも低い上記単相スイッチングレギュレータの第２のレギュレータの出力電流閾値を上昇させる手段をさらに含んでもよい。
【００５１】
上記低負荷電流閾値よりも低い上記単相スイッチングレギュレータの上記第２のレギュレータの出力電流閾値を上昇させる手段は、上記出力電流閾値を決定する抵抗器を短絡させる手段をさらに含んでもよい。
【００５２】
上記低負荷電流閾値よりも低い上記第２の単相スイッチングレギュレータの上記出力電流閾値を上昇させる手段は、上記負荷電流が上記低負荷電流閾値よりも低く下降した後に、抵抗分割器における抵抗を介して、電流を指向する手段をさらに含んでもよい。
【００５３】
上記低負荷電流閾値よりも低い上記第２の単相スイッチングレギュレータの上記出力電流閾値を上昇させる手段は、上記負荷電流が上記低負荷電流閾値よりも低く下降した後に、第１の抵抗器を第２の抵抗器に並列に接続する手段をさらに含んでもよい。
【００５４】
上記第１の低パワーモードにおいて上記第２の単相スイッチングレギュレータの上記出力電流閾値を上昇させる手段は、上記負荷電流が上記低負荷電流閾値よりも低く下降した後に、電流ミラー電流に接続された抵抗器を短絡させる手段をさらに含んでもよい。
【００５５】
第２の低負荷電流閾値において、第２の単相スイッチングレギュレータをオフにする手段をさらに含んでもよい。
【００５６】
上記第２の低負荷電流閾値よりも低い、上記単相スイッチングレギュレータのうちの第３のレギュレータの出力電流閾値を上昇させる手段をさらに含んでもよい。
【００５７】
上記複数の単相スイッチングレギュレータが、同期型スイッチングレギュレータであってもよい。
【００５８】
上記複数の単相スイッチングレギュレータが、３つの単相スイッチングレギュレータを含んでもよい。
【００５９】
上記複数の単相スイッチングレギュレータが、４つの単相スイッチングレギュレータを含んでもよい。
【００６０】
本発明の方法は、軽負荷電流での、多相スイッチングレギュレータの効率を向上する方法であって、上記方法は、複数の単相スイッチングレギュレータを用いて出力キャパシタにおける出力電圧を調整するステップと、軽負荷電流閾値よりも低く、上記単相スイッチングレギュレータの少なくとも１つをディスエーブルするステップと、を含み、そのことにより上記目的が達成される。
【００６１】
上記軽負荷電流閾値よりも低くディスエーブルされた上記単相スイッチングレギュレータは、より少ない零入力電流を引き出し（ｄｒａｗ）てもよい。
【００６２】
上記複数の単相スイッチングレギュレータが、同期型スイッチングレギュレータであってもよい。
【００６３】
上記複数の単相スイッチングレギュレータが、３つの単相スイッチングレギュレータを含んでもよい。
【００６４】
上記軽負荷電流閾値よりも低く、上記単相スイッチングレギュレータの少なくとも１つをディスエーブルするステップは、上記軽負荷電流閾値において上記単相スイッチングレギュレータのうちの２つをディスエーブルするステップをさらに含んでもよい。
【００６５】
上記複数の単相スイッチングレギュレータが、４つの単相スイッチングレギュレータを含んでもよい。
【００６６】
上記軽負荷電流閾値よりも低く、上記単相スイッチングレギュレータの少なくとも１つをディスエーブルするステップは、上記軽負荷電流閾値において上記単相スイッチングレギュレータのうちの３つをディスエーブルするステップをさらに含んでもよい。
【００６７】
本発明は、軽負荷電流で高効率を提供するステージシェディングを有する多相スイッチングレギュレータを提供する。本発明は、さらに、ステージシェデイングを用いる多相スイッチングレギュレータ回路において高効率を提供するための方法を含む。本発明の多相スイッチングレギュレータは、出力キャパシタと並列に結合される複数の単一位相切り換え調整器回路を含む。高負荷電流および中負荷電流で、それぞれの単一位相切り換え調整器回路は、出力電流を負荷に供給する。負荷電流が第１の閾値よりも下に降下すると、その間、効率を高めるために、第１の低電力モードの時に、１つ以上の単一位相切り換え調整器回路がＯＦＦであり、ステージシェディングが実行される。少なくとも１つの単一位相切り換え調整回路が、第１の低電力モードにおいて出力電流を供給するためにＯＮで維持される。ＯＮのままの１つ以上の単一位相切り換え調整器は、負荷電流を供給するために、その総出力電流を増加させ得る。
【００６８】
本発明の多相スイッチングレギュレータは、任意の数であるＮ個の低電力モードを有し得る。例えば、１つ以上のさらなる単一位相切り換え調整器は、第１の低電力モードが開始した後、第２の低電力モードにおいてはＯＦＦであり得る。第２の低電力モードは、負荷電流が、第１の閾値よりも低い第２の閾値の下に降下した後に開始する。第２の低電力モードにおいてＯＮのままである切り換え調整器の出力電流は、負荷電流を供給するためにその総出力電流を増加させる。本発明の多相スイッチングレギュレータは、軽負荷電流で、低振幅出力リップル電流、入力リップル電流および出力リップル電圧を提供する。
【００６９】
上述した本発明の目的および特徴は、以下の図と関連付けて考察された以下の詳細な説明から、より明確に理解され得る。そこでは、全体に渡って同じ参照符号が同じ構造要素を示す。
【００７０】
【発明の実施の形態】
本発明の多相スイッチングレギュレータは、複数の単相スイッチングレギュレータを並列に結合することにより、負荷に高出力電流を提供する。単相スイッチングレギュレータのスイッチングは、低振幅の出力リップル電流および出力リップル電圧を提供するように同期化され得る。本発明の多相スイッチングレギュレータは、負荷電流が軽い場合、低電力モードの間１つ以上の単相スイッチングレギュレータをＯＦＦにすることにより、高効率を提供する。Ｍｉｌｐｉｔａｓ，ＣａｌｉｆｏｒｎｉａのＬｉｎｅａｒ  Ｔｅｃｈｎｏｌｏｇｙ  ＣｏｒｐｏｒａｔｉｏｎによってＰＯＬＹ−ＰＨＡＳＥという商標で販売される製品は、１つの型の多相スイッチングレギュレータを構成し得る。
【００７１】
本発明の第１の実施形態が図１に示され、ここで、多相スイッチングレギュレータ１０は、並列に結合された３つの単相スイッチングレギュレータ回路１１〜１３を含む。多相スイッチングレギュレータ１０は、２つの動作モード（すなわち、高レベルから中レベルの負荷電流の場合のノーマルモードおよび低レベルの負荷電流の場合の低電力モード）において動作する。ノーマルモードにおいて、単相スイッチングレギュレータは、３つ全てＯＮである。低電力モードにおいて、２つのスイッチングレギュレータはＯＦＦ、１つのスイッチングレギュレータはＯＮの状態で、レギュレータ１０の出力電流の１００％が提供される。低電力モードは、負荷電流が軽い場合のスイッチングレギュレータ１０の効率を改善する。
【００７２】
図１に示される多相スイッチングレギュレータ（複数位相スイッチングレギュレータ）１０は、本発明の一実施形態である。多相スイッチングレギュレータ１０は、３つの単相スイッチングレギュレータ（単一位相スイッチングレギュレータ）回路１１〜１３、抵抗器１６Ａおよび１６Ｂによって形成される抵抗器デバイダ、トランスコンダクタンス増幅器１８、低負荷コンパレータ２０、出力キャパシタ２２、ならびに、抵抗器２４、キャパシタ２５および２３を含む補償回路部を含む。スイッチングレギュレータ１１、１２および１３は、入力電圧ＶINと出力電圧ＶOUTとの間に並列に結合される。
【００７３】
レギュレータ１０は、抵抗器１６Ａおよび１６Ｂならびにトランスコンダクタンス増幅器１８を含むフィードバックループ回路部を有する。抵抗器１６Ａおよび１６Ｂは、ＶOUTに結合された抵抗器デバイダを構成する。抵抗器デバイダ１６Ａ／１６Ｂは、ＶOUTをモニタし、図１に示されるように、トランスコンダクタンス増幅器１８の反転入力においてＶOUTに比例する電圧フィードバック信号ＶFBを提供する。トランスコンダクタンス増幅器１８は、その反転入力におけるフィードバック電圧ＶFBをモニタし、ＶFBをその非反転入力における基準電圧ＶREFと比較する。ＶFBは、ＶREFとほとんど等しい。トランスコンダクタンス増幅器１８は、その出力において電流を提供する。トランスコンダクタンス増幅器１８の出力における電圧はＶCであり、ＶCはＶFBに反比例する。ＶFBが減少すると、トランスコンダクタンス増幅器１８の出力電流およびＶCは増加する。ＶFBが増加すると、トランスコンダクタンス増幅器１８の出力電流およびＶCは減少する。キャパシタ２３および２５ならびに抵抗器２４は、フィードバックループに周波数補償を提供する。トランスコンダクタンス増幅器１８の出力は、スイッチングレギュレータ１２および１３のＩＣＯＭＰ入力に結合される。
【００７４】
スイッチングレギュレータ１１、１２および１３は、インダクタを含む電流モードのスイッチングレギュレータである。スイッチングレギュレータ１１〜１３は好適には、同期スイッチングレギュレータであるが、非同期スイッチングレギュレータでもあり得る。図２に示される同期スイッチングレギュレータ５０は、スイッチングレギュレータ１１〜１３として使用され得るスイッチングレギュレータ回路の一例である。スイッチングレギュレータ５０は、逓降型で電流モードのスイッチングレギュレータであり、ここで、入力電圧ＶINは、出力電圧ＶOUTより大きい。スイッチングレギュレータ５０は、ｎチャンネルスイッチングトランジスタＭＯＳＦＥＴ５４および５５、インダクタ５６、センス抵抗器５８、抵抗器６２、コンパレータ６０、パルス幅変調（ＰＷＭ）回路部６４、ドライバ回路部５２、逆電流コンパレータ６５、ならびに利得制御回路７０を含む。典型的には、図１および図２の回路部は、いくつかの外部構成要素に接続された集積回路チップを構成する。例えば、キャパシタ２２、抵抗器１６Ａおよび１６Ｂ、ＭＯＳＦＥＴ５４および５５、ならびにインダクタ５６は、外部構成要素であり得、図１および図２の回路部の残りは、集積回路に含まれ得る。
【００７５】
スイッチングレギュレータ５０は、調整電圧ＶOUTにおいて出力ノードに結合された負荷に出力電流を供給する。同期スイッチングトランジスタ５４および５５は、ドライブ回路部５２によって、ＯＮおよびＯＦＦに切り換えられる。スイッチングトランジスタ５４および５５は、互いに位相がずれて駆動され、出力キャパシタ２２に結合された負荷に電流を供給する。別の回路部（図示せず）が、一つのスイッチングトランジスタがＯＦＦになるタイミングと、他のスイッチングトランジスタがＯＮになるタイミングとの間に、短時間の不感時間またはブランキングの間隔を提供するために、レギュレータ５０に追加され得る。
【００７６】
ＰＷＭ回路部６４は、スイッチングトランジスタ５４および５５のデューティサイクルの間、一定の周波数制御を提供する。あるいは、可変周波数、一定オンタイム（ｃｏｎｓｔａｎｔ  ｏｎ−ｔｉｍｅ）または一定オフタイム（ｃｏｎｓｔａｎｔ  ｏｆｆ−ｔｉｍｅ）の技術を用いて、本発明の単相スイッチングレギュレータ段（例えば、スイッチングレギュレータ１１〜１３）を動作させ、出力電圧を調整し得る。例えば、ワンショット回路が、スイッチングトランジスタのデューティサイクルを制御するためのタイマとして、当該分野で公知なように、ＰＷＭ回路部６４の代わりに使用され得る。
【００７７】
ＰＷＭ回路部６４は、ＯＣＳ入力においてクロック信号（すなわち、ＶCLK1、ＶCLK2またはＶCLK3）を受け取るために結合されている。ＰＷＭ回路部６４は、フリップフロップのようなラッチを含み得る。ＯＳＣにおけるクロック信号がＨＩＧＨになると、ＰＷＭ回路部６４は、ドライバ回路部５２に信号を送り、ドライバ回路部５２は、スイッチングトランジスタ５４をＯＮにし、スイッチングトランジスタ５５をＯＦＦにする。次に電流は、入力電圧ＶINから、スイッチングトランジスタ５４、インダクタ５６およびセンス抵抗器５８を通って、ＶOUTに流れる。インダクタ５６を流れる電流はランプアップする。なぜならば、ＶINがＶOUTより大きいからである。
【００７８】
インダクタ５６を流れる電流は、センス抵抗器５８を流れる電流と実質的に等しい。電流コンパレータ６０は、センス抵抗器５８にかかる電圧をモニタする。抵抗器６２を流れる電流は、コンパレータ６０のピークインダクタ電流の閾値を設定する。インダクタ電流が電流コンパレータ６０の電流の閾値までランプアップすると、コンパレータ６０の出力はＨＩＧＨになり、ＰＷＭ回路部６４は、ドライバ回路部５２に信号を送る。このことにより、スイッチングトランジスタ５４はＯＦＦになり、スイッチングトランジスタ５５はＯＮになる。電流は次いで、接地から、スイッチングトランジスタ５５、インダクタ５６およびセンス抵抗器５８を通って、ＶOUTに流れる。電流はここで、インダクタ５６においてランプダウンする。スイッチングサイクルは、ＯＳＣにおけるクロック信号が再びＨＩＧＨになると、繰り返される。いずれのスイッチングレギュレータ１１〜１３（および本発明の単相スイッチングレギュレータ）も、ピークインダクタ電流の代わりに平均インダクタ電流または最小瞬間インダクタ電流をモニタするコンパレータまたは増幅器を含み得る。
【００７９】
負荷電流が低い場合、インダクタ５６を介した瞬時電流は、スイッチングトランジスタ５５がＯＮである間、０次いで負になるまで減少し得る。負のインダクタ電流は、出力コンデンサ２２からアースまで電力を引き、これにより効率が減少する。コンパレータ６５は、レギュレータの効率を向上するために追加されている。インダクタ電流が０に減少する場合、０電流コンパレータ６５は信号をドライバ５２に送り、これによりドライバ５２がスイッチングトランジスタ５５をＯＦＦにする。結果として、両方のスイッチングトランジスタがＯＦＦとなり、出力コンデンサ２２からスイッチングトランジスタ５５を介してアースにまで電力が流れることが回避される。
【００８０】
図２の利得制御回路７０は、コンパレータ６０の非反転入力に結合される。利得制御回路７０は、アンプ７２、ｎチャネルＭＯＳＦＥＴ７４および７５、ならびにレジスタ７６および７８を含む。ＭＯＳＦＥＴ７５のゲートは、レギュレータ５０のＧＣ入力に結合される。ＧＣ入力は、スイッチングレギュレータ１１内の低負荷コンパレータ２０の出力電圧ＶDISを受け取るために結合される。ＧＣは、スイッチングレギュレータ１２および１３内のアースに結合される。ＶCは、アンプ７２の非反転入力に結合される。ＭＯＳＦＥＴ７４のゲートは、アンプ７２の出力に結合され、ＭＯＳＦＥＴ７４のソースは、アンプ７２の反転入力に結合される。レジスタ７６および７８は、ＭＯＳＦＥＴ７４のソースとアースとの間で直列に結合される。ＭＯＳＦＥＴ７５がＯＮである場合、ＭＯＳＦＥＴ７５はレジスタ７８周辺の電流パスを短絡させる。これはＭＯＳＦＥＴ７５のＯＮ抵抗がレジスタ７８のＯＮ抵抗よりもずっと低いからである。
【００８１】
コンパレータ６０の電流閾値は、以下のように利得制御ブロック７０によって決定される。コンパレータ６０ならびにレジスタ５８および６２による閉ループにキルヒホッフの電圧則を適用する場合、レジスタ６２を介した電圧降下が感知レジスタ５８を介した電圧降下と等しい場合に、コンパレータ６０の反転および非反転入力における電圧が等しいことが見られ得る。トランジスタ５４がＯＮであると仮定すると、トランジスタ５５はＯＦＦであり、インダクタ電流は増加し、そしてレジスタ５８を介した電圧降下がレジスタ６２を介した電圧降下を超えるまでインダクタ電流が増加する場合、コンパレータ６０の出力がＨＩＧＨになる。コンパレータ６０の出力がＨＩＧＨになる場合、ＰＷＭ回路部６４により、ドライバ回路部５２はトランジスタ５４をＯＦＦかつトランジスタ５５をＯＮにし、これにより、インダクタ電流が減少し始める。
【００８２】
レジスタ６２を介した電圧降下は、コンパレータ６０の電流閾値を決定する。コンパレータ６０の電流閾値は、インダクタ５６内のピークインダクタ電流を決定する。コンパレータ６０の電流閾値は、変化して、レギュレータ５０の出力電流と同様、ピークおよび平均インダクタ電流を調整し得る。レジスタ６２を介した電圧降下は、レジスタ６２を流れる電流を制御する利得制御ブロック７０によって設定される。利得制御ブロック７０は、レギュレータ５０のインダクタ電流および出力電流を変化させるために、レジスタ６２を流れる電流を変化させ得る。
【００８３】
利得制御ブロック７０は、以下のように、レジスタ６２を流れる電流およびレジスタ６２を介した電圧降下を変化させる。トランジスタ７５がＯＦＦである場合、（コンパレータ６０および６５の入力が高インピーダンスノードであると仮定すると）レジスタ６２を流れる電流は、ｎチャネルトランジスタ７４ならびにレジスタ７６および７８を流れる電流と等しい。図１を参照すると、ＶSHEDは、コンパレータ２０の非反転入力における固定された電圧閾値である。ＶCは、ハイの時にＶSHEDを超え、負荷電流を調節する。ＶDISは、コンパレータ２０の出力電圧である。したがって、ＶDISは、ハイの時にＬＯＷであり、負荷電流を調節し、ｎチャネルトランジスタ７５はレギュレータ１１〜１３のすべてにおいてＯＦＦである。アンプ７２の出力は、トランジスタ７４のゲートに結合される。アンプ７２は、出力電圧を調整することによって、トランジスタ７４を流れる電流を制御する。ＶCは、アンプ７２の非反転入力に結合される。アンプ７２の出力電圧は、ＶCに比例して変化する。それゆえ、トランジスタ７４ならびにレジスタ６２、７６および７８を流れる電流は、ＶCに比例して変化する。
【００８４】
利得ブロック７０は、レジスタ６２を介した電圧降下を調整し、スイッチングレギュレータ５０の出力電流を調節し、これにより、スイッチングレギュレータ５０は負荷電流の要件を満たす。負荷電流が降下する場合、ＶFBが増加し、ＶCが減少し、これにより、レジスタ６２を流れる電流が減少する。これにより、コンパレータ６２のピークインダクタ電流閾値が減少する。電流コンパレータ６０の出力は各サイクル内ですぐにＨＩＧＨになり、より少ないインダクタ電流が負荷に送られる。
【００８５】
負荷電流が増加する場合、ＶFBが減少し、ＶCが増加し、これにより、レジスタ６２を流れる電流が増加する。これにより、コンパレータ６２のピークインダクタ電流閾値が増加する。電流コンパレータ６０の出力が各サイクル内でＨＩＧＨになる前に、インダクタ電流がより高いレベルまで増加し、これにより、より多くのインダクタ電流が負荷に送られる。
【００８６】
ＶCは、負荷電流に比例して変化する。ＶCが増加する場合、トランジスタ５４のＯＮ時間が一時的に増加し、トランジスタ５５のＯＮ時間が一時的に減少し、より多くの出力電流を供給する。ＶCが減少する場合、トランジスタ５４のＯＮ時間が一時的に減少し、トランジスタ５５のＯＮ時間が一時的に増加し、より少ない出力電流を供給する。電流コンパレータ６０は、インダクタ５６を流れるピークの瞬時インダクタ電流を変化させ、これにより、単相スイッチングレギュレータの平均インダクタ電流が負荷電流に合致するまで増加する。負荷電流が変化する場合、スイッチングトランジスタ５４および５５のＯＮ時間に小さな変化があっても、スイッチングトランジスタ５４および５５のデューティファクタＤFはほぼ一定のままである。
【００８７】
スイッチングレギュレータ１１〜１３のそれぞれは、ハイにある多相スイッチングレギュレータ１０の出力電流全体の３分の１を提供して、負荷電流を調節する。スイッチングレギュレータ回路１１〜１３内のスイッチングトランジスタのスイッチングは、各クロック信号ＶCLK1、ＶCLK2およびＶCLK3よって制御される。クロック信号ＶCLK1、ＶCLK2およびＶCLK3の例示的な波形を図３に示す。ＶCLK1、ＶCLK2およびＶCLK3は、同じ周期を有する周期的デジタルクロック信号である。ＶCLK1は、各クロックサイクルの開始時（例えば、時間ｔ１）においてＨＩＧＨになる。ＶCLK2は、各クロックサイクルの３分の１（例えば、時間ｔ２）においてＨＩＧＨになる。ＶCLK3は、各クロックサイクルの３分の２（例えば、時間ｔ３）においてＨＩＧＨになる。
【００８８】
図３に示すように、クロック信号ＶCLK1、ＶCLK2およびＶCLK3のパルスを等間隔にあけることによって、レギュレータ１１〜１３のそれぞれにおけるインダクタ電流が、等しい時間間隔で増加し始める。例えば、以下の条件は、図２に示す例のレギュレータを用いる場合に当てはまる。スイッチングレギュレータ１１内において、ＶCLK1によって、トランジスタ５４は時間ｔ１においてＯＮになり、トランジスタ５５はＯＦＦになる。スイッチングレギュレータ１２内において、ＶCLK2によって、トランジスタ５４は時間ｔ２においてＯＮになり、トランジスタ５５はＯＦＦになる。スイッチングレギュレータ１３内において、ＶCLK3によって、トランジスタ５４は時間ｔ３においてＯＮになりトランジスタ５５はＯＦＦになる。
【００８９】
図４は、多相スイッチングレギュレータ１０の例示的な電流波形を示す。波形ＩL1、ＩL2およびＩL3は、スイッチングレギュレータ１１〜１３それぞれの例示的なインダクタ電流波形である。図４の例において、スイッチングレギュレータ１１〜１３内におけるスイッチングトランジスタ５４は、各スイッチングサイクル内の非重なり時間の間にＯＮであり得る。
【００９０】
ＩOUT1は、多相スイッチングレギュレータ１０の出力電流全体の例である。図４において、ＩL1、ＩL2およびＩL3の電流の振幅は折り畳まれて、ＩOUT1波形になることが見られ得る。ＩOUT1のような出力電流波形を生成するために、スイッチングレギュレータ１１〜１３内のスイッチングトランジスタのスイッチングの同期を取ることによって、多相スイッチングレギュレータ１０の出力リプル電流（ｏｕｔｐｕｔ  ｒｉｐｐｌｅ  ｃｕｒｒｅｎｔ）ＩOUT1の振幅は、１つのスイッチングレギュレータが負荷電流のすべてを供給した場合より実質的に少ない。したがって、出力コンデンサ２２は、１つのスイッチングレギュレータが用いられて、すべての負荷電流要件を満たす場合より、少ないキャパシタンスを必要とするだけですむ。
【００９１】
負荷電流が降下する場合、ＶCもまた減少する。負荷電流が十分に低くなるまで降下する場合、ＶCはＶSHEDより下になるまで降下し、コンパレータ２０によって出力電圧ＶDISはＨＩＧＨになる。ＶDISは、図１に示すようにスイッチングレギュレータ１２および１３のＤＩＳＡＢＬＥ入力に結合される。ＶDISがＨＩＧＨである場合、スイッチングレギュレータ１２および１３内のすべてのスイッチングトランジスタ（例えば、トランジスタ５４／５５）はＯＦＦのままであり、これにより、これらのスイッチングレギュレータ内のインダクタ電流は０になるまで減少し、０のままでとどまる。
【００９２】
例えば、スイッチングレギュレータ５０内のＤＩＳＡＢＬＥ入力は、図２に示すように、ドライバ回路部５２に結合される。ＶDISがＨＩＧＨである場合、ドライバ回路部５２によって、スイッチングトランジスタ５４および５５はＯＦＦのままにある。本発明は、ＶDISがＨＩＧＨになった直後に、レギュレータ１２および１３のスイッチングトランジスタがＯＦＦにされない実施形態を含む。
【００９３】
スイッチングトランジスタのうちの１以上が、低電力モードの継続時間の間、ＶDISによりオフに保たれる前に、オンとオフの切換えを継続する短い遅延が存在し得る。レギュレータ１２〜１３内の同期スイッチングトランジスタ５４および５５は、同時にオフにされるか、またはディセーブルされる必要がない。ステージシェディング（ｓｔａｇｅ  ｓｈｅｄｄｉｎｇ）とは、スイッチングレギュレータステージ１２〜１３のスイッチングトランジスタがオフにされることにより、スイッチングレギュレータステージ１２〜１３がオフにされることを意味する。
【００９４】
スイッチングレギュレータ１１のディセーブル入力は接地されるため、ＶDISがハイになった場合も、スイッチングレギュレータ１１はオンのままである。よって、ＶDISがハイになると、多相スイッチングレギュレータ１０が低電力モードに入り、その間、スイッチングレギュレータステージ１２〜１３はオフであり、スイッチングレギュレータ１１はオンである。低電力モード中、スイッチングレギュレータ１１は、単独で、レギュレータ１０の出力電流を供給する。低電力モードによりレギュレータ１０の効率が改善されるが、これは、レギュレータ１２〜１３内のスイッチングトランジスタをオンおよびオフに駆動するために電力が必要とされないためである。スイッチングレギュレータ１２〜１３の零入力電流が低減されるが、これは、そのスイッチングトランジスタがオフであるためである。レギュレータ１２〜１３により引かれる零入力電流は、オフにするか、またはこれらのレギュレータ内のＰＷＭ回路６４等の回路により引かれる電流を低減することにより、さらに低減され得る。低電力モードのレギュレータ１０の出力電流の例示的な波形を図４にＩOUT2として示す。スイッチングレギュレータ１１内のインダクタ電流は、図４に示すように、インダクタ電流内のパルス間で不連続（すなわち、０のまま）であり得る。
【００９５】
コンパレータ２０の出力もまた、スイッチングレギュレータ１１のＧＣ入力を介して、スイッチングレギュレータ１１の利得制御回路７０に結合される。ＶDISがハイになると、トランジスタ７５がオンになり、レジスタ７８をショートさせるため、レジスタ７６を介する電流の実質的に全てが、トランジスタ７５を流れる。トランジスタ７５がオンになると、レジスタ６２および７６を介する電流が増加するため、コンパレータ６０の電流閾値が増加する。レジスタ７８をショートさせることにより、３つのスイッチングレギュレータ１１〜１３の全てがインダクタ電流を出力していた場合、ＶDISがハイになる直前に、スイッチングレギュレータ５０（すなわち、レギュレータ１１）の正味ＲＭＳ（平方二乗平均）出力電流が、多相スイッチングレギュレータ１０の全正味ＲＭＳ出力電流以上のレベルまで、少なくとも３倍増加する。
【００９６】
ＶDISがハイになる場合のコンパレータ６０の電流閾値の増加は、以下のように決定され得る。まず、増幅器７２の反転入力のＤＣ電圧がＶCと等しいことが仮定され得るが、これは、増幅器７２が高利得を有するためである。オームの法則を用いて、トランジスタ７５がオフである場合のレジスタ７６および７８をわたる電圧降下についての式が、トランジスタ７５がオンである場合のレジスタ７６をわたる電圧降下についての式と等しく設定され得、以下の式：
【００９７】
【数１】
0004129134.tif 000002
を導出する。ここで、Ｒ76はレジスタ７６の抵抗であり、Ｒ78はレジスタ７８の抵抗であり、Ｉ1は、トランジスタ７５がオフである場合にレジスタ７６および７８を介する電流であり、Ｉ2は、トランジスタ７５がオンである場合にレジスタ７６およびトランジスタ７５を介する電流である。従って、レジスタ６２をわたる電圧降下は、以下の式：
【００９８】
【数２】
0004129134.tif 000003
に示すように、トランジスタ７５がオンになるときと同じ比率で増加する。ここで、ＶR62Aは、ＶDISがローである場合のレジスタ６２をわたる電圧降下であり、ＶR62Bは、ＶDISがハイである場合のレジスタ６２をわたる電圧降下である。
【００９９】
好ましくは、トランジスタ７５がオンになるときに、レジスタ６２をわたる電圧降下は、ＶDISがハイになった後のスイッチングレギュレータ１１の正味ＲＭＳ出力電流が、ＶDISがハイになる直前のスイッチングレギュレータ１１〜１３を合わせた正味ＲＭＳ出力電流よりも大きくなるように十分に増加する。低い負荷電流でスイッチングレギュレータ１１単独のより大きなＲＭＳ出力電流を供給することにより、ヒステリシスがスイッチングレギュレータ１０の制御ループに導入される。このヒステリシスは、ＶDISがハイである場合、低い負荷電流で負荷により必要とされるよりも大きな出力電流をスイッチングレギュレータ１１に供給させる。スイッチングレギュレータ１１からの増加させられた出力電流は、ＶCをＶSHEDよりもさらに下に下げるため、より長い時間の間、スイッチングレギュレータ１２〜１３をオフにしたままで、多相スイッチングレギュレータ１０を低電力モードで維持する。
【０１００】
ＶOUTを維持するために必要とされるよりも高い抵抗比を設定することにより加えられるヒステリシスは、２つの異なる負荷電流閾値レベルを設定するものとして考えられ得る。レギュレータ１０が低電力モードに入る負荷電流閾値は、レギュレータ１０が低電力モードを出る負荷電流閾値よりも小さい。例えば、Ｒ76がＲ78と等しい場合、レジスタ６２をわたる電圧降下は、トランジスタ７５がオンになるときに２倍に増加する。レジスタ６２をわたる電圧降下は、スイッチングレギュレータ１１が不連続モードでのピーク電流とＲＭＳ電流の関係のため、それ自体で負荷を供給するために十分な正味ＲＭＳ出力電流を提供するために、１．７３（すなわち、√３）倍に増加するだけでよい。レジスタ６２をわたる電圧降下を２倍に増加することにより、低電力モードを延長するために、負荷により必要とされるよりも大きな出力電流が出力キャパシタ２２に供給される。それゆえ、レギュレータ１０は、低電力モードに入った負荷電流レベルよりも高い負荷電流レベルまで、低電力モードのままである。ヒステリシスは。多相レギュレータ１０の効率をさらに改善する。
【０１０１】
レギュレータ１０は、以下のとおりに低電力モードを出る。最終的に、負荷電流は、スイッチングレギュレータ１１が、それ自体では、負荷電流を供給できなくなるように十分に上昇する。負荷電流が上昇すると、ＶCは、ＶSHEDよりも上まで増加するまで上昇し、それにより、スイッチングレギュレータ１２〜１３を再度オンにし、出力電流を伝導させる。また、トランジスタ７５が再度オフになるため、スイッチングレギュレータ１１／５０の電流閾値は、式（２）に示す比率で低減される。
【０１０２】
多相スイッチングレギュレータ１０が低電力モードに入ると、レギュレータ１０の出力電流の振幅が増加するが、これは、レギュレータ１０の出力電流の全てがスイッチングレギュレータ１１により供給されるためである（例えば、図４の波形ＩOUT2）。好ましくは、レギュレータ１０は、例えば、波形ＩOUT2により示されるように、その最小瞬間出力電流がゼロに達した後に低電力モードに入る。これは、レギュレータ１０の出力電流リプルの振幅が好ましくないほど大きくならないように、負荷電流が、低電力モードで十分に小さいことを確実にすることを助長する。低電力モードでの出力電流リプルの振幅が、通常モードでの最大値よりも大きい場合、出力キャパシタ２２は、出力電流およびＶOUTの同量のフィルタリングを提供するために、より大きなキャパシタンスを有しなければならない。従って、同サイズのキャパシタ２２を維持するために、低電力モードのレギュレータ１０の出力電流リプルのＲＭＳ振幅は、通常モードの出力電流リプルの最大ＲＭＳ振幅よりも実質的に大きくなるべきではない。
【０１０３】
同様の考えが、ＶINに結合された入力キャパシタにもあてはまる。入力キャパシタ５３は、図２に示すように、ＶINに結合されている。低電力モードが始まる前に、多重位相スイッチングレギュレータ１０における入力電流リップルは、切り換え周期にわたって、広がる（ｓｐｒｅａｄ  ｏｕｔ）。なぜなら、入力電流が、好ましくは、異なる時刻に、３つのスイッチングレギュレータ１１〜１３全てに送られるからである。レギュレータ１０が低電力モードに入る場合、切り換え周期のうちのわずかな時間で、全ての入力電流がスイッチングレギュレータ１１に送られるので、入力電流の振幅は増大する。低電力モードにおける入力電流の振幅が通常モードにおける最大値より大きい場合、入力キャパシタンスは、同量の入力電流およびＶINフィルタリングを提供するためには、増大される必要がある。従って、低電力モード閾値ＶSHEDは、低電力モードにおける入力ＲＭＳ電流の振幅が、実質的に、通常モードにおける最大ＲＭＳ値を越えて増大しないことを確実にするようなレベルに設定される必要がある。
【０１０４】
利得制御回路のさらなる例を、図５および図６Ａ〜６Ｂに示す。利得制御回路１００、１２０、および１４０のうちのいずれも、図２の利得制御回路７０の代わりに用いられ得る。利得制御回路１００、１２０、および１４０のうちのいずれも、利得制御回路７０の代わりに、ノード７１で、スイッチングレギュレータ５０の比較器６０に結合され得る。図５を参照すると、利得制御回路１００は、インバータ１１６、ＭＯＳＦＥＴ１０２および１１４、増幅器１０４、ならびに、抵抗器１０６、１０８、１１０、および１１２を含む。通常モード中、電流は、ＶCから、抵抗器１０８および１１０、ならびにＭＯＳＦＥＴ１１４を、グラウンドまで流れる。ＧＣ入力が、レギュレータ１２〜１３において接地され、ＶDISが０であるので、ＭＯＳＦＥＴ１１４は、抵抗器１１２を短絡させる。
【０１０５】
増幅器１０４の非反転入力での電圧は、抵抗器１０８および１１０によって形成される抵抗分割器、ならびにＶC（相互コンダクタンス増幅器１８の出力電圧）によって決定される。増幅器１０４は、非反転入力での電圧の変化に応じて、ＭＯＳＦＥＴ１０２および抵抗器１０６を流れる電流を変動させる。ＭＯＳＦＥＴ１０２を流れる電流は、レギュレータ５０内の抵抗器６２を流れる電流と等しい。従って、利得制御回路１００は、利得制御７０と同様に、ＶCにおける変化に応じて、レギュレータ５０の電流閾値を変動させて、ＶOUTを調節する。
【０１０６】
スイッチングレギュレータ１１のＧＣ入力は、図１に示すように、ＶDISに結合される。低電力モードの始まりで、ＶDISがハイになる場合、ＭＯＳＦＥＴ１１４のゲートは、ローになり、レギュレータ１１において、ＭＯＳＦＥＴ１１４がオフになる。ここで、電流は、ＶCから抵抗器１０８、１１０、および１１２を介して、グラウンドまで流れる。増幅器１０４の非反転入力での電圧は、抵抗器１０８、１１０、および１１２によって形成される抵抗分割器によって、ここで決定される。抵抗器６２にかけられる電圧は、レギュレータ５０の電流閾値を決定するが、ＶDISがハイになる場合、以下の式に従って増大する。
【０１０７】
【数３】
0004129134.tif 000004
ただし、ＶR62Aは、ＶDISがローである場合に抵抗器６２にかけられる電圧降下であり、ＶR62Bは、ＶDISがハイである場合に抵抗器６２にかけられる電圧降下であり、Ｒ108は、抵抗器１０８の抵抗であり、Ｒ110は、抵抗器１１０の抵抗であり、Ｒ112は、抵抗器１１２の抵抗である。レギュレータ１１の電流閾値は、ＶDISがハイになる場合に増大し、負荷電流が供給される。
【０１０８】
次に、図６Ａを参照すると、利得制御回路１２０は、増幅器１２２、ＭＯＳＦＥＴ１２４、ＭＯＳＦＥＴ１２６、ＭＯＳＦＥＴ１３２、ならびに、抵抗器１２８および１３０を含む。ＶDISがローである場合の通常モードにおいて、全てのレギュレータ１１〜１３においてＭＯＳＦＥＴ１３２はオフであり、電流は抵抗器１３０およびＭＯＳＦＥＴ１２６を流れない。抵抗器６２を流れる電流は、通常モードにおいて抵抗器１２８を流れる電流と等しい。ＶCは、増幅器１２２の非反転入力に結合される。増幅器１２２は、ＶCに応じて、ＭＯＳＦＥＴ１２４および抵抗器６２を流れる電流を変動させ、ＶOUTを調整する。
【０１０９】
ＧＣ入力は、ＭＯＳＦＥＴ１３２に結合されている。低電力モードの開始時にＶDISがハイになる場合、レギュレータ１１においてＭＯＳＦＥＴ１３２がオンになり、ここで、電流は、ＭＯＳＦＥＴ１２６および１３２、ならびに抵抗器１３０を介して、グラウンドまで流れる。ここで、抵抗器１３０と１２８とは、並列に結合され、このことにより、両方の抵抗器を流れる総電流が増大する。ここで、抵抗器６２を流れる電流は、抵抗器１３０を流れる電流に抵抗器１２８を流れる電流を加えた電流と等しい。抵抗器１２８を流れる電流は、ＶDISがハイになる場合に（ＶCが変化しないと仮定して）、一定である。従って、ＭＯＳＦＥＴ１２６／１３２、および抵抗器１３０を流れる電流は、抵抗器６２を流れる電流の増大分と等しい。レギュレータ１１の電流閾値は、ＶDISがハイになる場合に、抵抗器１３０を流れる電流によって決定される割合で、増大する。抵抗器１３０の抵抗は、レギュレータ１１の電流閾値が、負荷電流を供給し、低電力モードにおいてＶOUTを調整するために十分なほど増大するように、以下の式に従って、選択される。
【０１１０】
【数４】
0004129134.tif 000005
ただし、Ｒ130は、抵抗器１３０の抵抗であり、Ｒ128は、抵抗器１２８の抵抗である。低電力モードにおいて、増幅器１２２は、ＶCにおける変化に応じて、ＭＯＳＦＥＴ１２６および１２４を流れる電流を変動させる。
【０１１１】
次に、図６Ｂを参照すると、利得制御回路１４０は、ＭＯＳＦＥＴ１４２、ＭＯＳＦＥＴ１４８、ＭＯＳＦＥＴ１５０、ならびに、抵抗器１４４および１４６を含む。ＧＣ入力は、ＭＯＳＦＥＴ１４８に結合される。通常モードにおいて、ＶDISがローであり、全てのレギュレータ１１〜１３においてＭＯＳＦＥＴ１４８はオフである。ＭＯＳＦＥＴ１４２および１５０のゲートは互いに結合され、電流ミラーを形成する。ＭＯＳＦＥＴ１４２のＭＯＳＦＥＴ１５０に対するゲートの面積（長さ×幅）の比は、ＭＯＳＦＥＴ１４２を流れる電流のＭＯＳＦＥＴ１５０を流れる電流に対する比と等しい。ＭＯＳＦＥＴ１４２を流れる電流は、レギュレータ５０内の抵抗器６２を流れる電流と等しい。ＭＯＳＦＥＴ１５０および１４２を流れる電流は、ＶCに比例する。従って、ＶCは、レギュレータ１１〜１３の電流閾値を設定する。
【０１１２】
低電力モードにおいて、ＶDISがハイになり、ＭＯＳＦＥＴ１４８は、レギュレータ１１において、短絡している抵抗器１４４をオンにする。ここで、ＭＯＳＦＥＴ１４２および１５０を流れる電流が、増大する。抵抗器６２にかけられる電圧降下も、以下の式に従って増大する。
【０１１３】
【数５】
0004129134.tif 000006
ただし、Ｒ144は、抵抗器１４４の抵抗であり、Ｒ146は、抵抗器１４６の抵抗であり、ＶGSAは、ＭＯＳＦＥＴ１４８がオフである場合のＭＯＳＦＥＴ１５０のゲート−ソース間電圧であり、ＶGSBは、ＭＯＳＦＥＴ１４８がオンである場合のＭＯＳＦＥＴ１５０のゲート−ソース間電圧である。ＭＯＳＦＥＴ１５０のゲート−ソース間電圧は、ＭＯＳＦＥＴ１４８がオンになる場合に増大し、式（４）に示すように、ＶR62AとＶR62Bとの間に非線形の関係を作り出す。
【０１１４】
本願において、２つの回路素子間にエネルギー移動経路がある場合、これらの２つの回路素子を（２つの回路素子が直接相互接続されていない場合にでも、）「結合」状態であると見なす。例えば、電流ミラー１４２／１５０を、抵抗器１４６および抵抗器１４４（またはトランジスタ１４８）を通じて増幅器１８に結合する。
【０１１５】
本発明のさらなる実施形態において、任意の数のさらなる単相スイッチングレギュレータを、多相スイッチングレギュレータ１０に追加することができる。例えば、本発明の多相スイッチングレギュレータは、入力電圧と負荷との間に並列結合された４つの単相スイッチングレギュレータを有し得る。この実施形態におけるこれらの単相スイッチングレギュレータのうち３つは、負荷電流がＶSHED閾値を下回った場合にＯＦＦにすることができるため、残りのスイッチングレギュレータは、全負荷電流を低電力モードで供給する。
【０１１６】
これらの４つのスイッチングレギュレータの実施形態の一例を図７に示す。多相スイッチングレギュレータ１８０は、単相電流モードのスイッチングレギュレータ１８１〜１８４と、低負荷コンパレータ２０と、相互コンダクタンス増幅器１８と、出力キャパシタ２２と、抵抗器ディバイダ１６Ａ／１６Ｂと、抵抗器２４と、キャパシタ２３および２５とを含む。キャパシタ２２と、抵抗器１６Ａおよび１６Ｂと、サイドレギュレータ１８１〜１８４内の他の回路とを、集積回路の外部に設けてもよい。
【０１１７】
図２中のスイッチングレギュレータ５０は、スイッチングレギュレータｓ１８１〜１８４の一例である。レギュレータ１８１〜１８４の切換えは、クロック信号ＶCLK1、ＶCLK2、ＶCLK3およびＶCLK4によって制御される。これらのクロック信号は好適には、クロック期間の１／４の間隔で均等に配置されたクロックパルスを有し、これにより、出力リップル電流の振幅を最小化する。ＶDISがＨＩＧＨになると、スイッチングレギュレータ１８２〜１８４はＯＦＦになり、スイッチングレギュレータ１８１は、複相レギュレータ１８０の全ての出力電流を供給する。ＩＴＤＩＳがＨＩＧＨになったときにスイッチングレギュレータ１８１の正味のＲＸＳ出力電流が少なくとも４倍増加するように、式（２）中の抵抗器の比を設定する。
【０１１８】
３つ以上の単相スイッチングレギュレータを含む本発明のさらなる実施形態において、２つ以上の単相スイッチングレギュレータを低電力モードでＯＮにして、負荷電流を供給することが可能である。利得制御回路（例えば、利得制御回路７０）（ヒステリシスの有無に関わらず）を、低電力モードでＯＮになっている各スイッチングレギュレータ内に設けて、通常モードと低電力モードとの間での切換え時に単相スイッチングレギュレータの電流閾値を調節してもよい。さらなる実施形態において、多相スイッチングレギュレータは、低電力モードでＯＮのままになっている２つ以上の単相スイッチングレギュレータの電流閾値を制御する利得制御回路を１つ有してもよい。
【０１１９】
本発明の別の実施形態において、並列結合された各単相スイッチングレギュレータに、固有かつ別個のフィードバックループ回路を持たせてもよい。このようなフィードバックループ回路としては、例えば、出力電流を当該単相スイッチングレギュレータのみを通じて変更するエラー増幅器がある。これらのフィードバックループの１つまたは別個のフィードバックループを、低負荷コンパレータに結合させて、負荷電流が低負荷コンパレータの閾値を下回るタイミングを示す。
【０１２０】
本発明の多相スイッチングレギュレータは、複数の低電力モードで並列結合された複数の単相スイッチングレギュレータを含み得る。本発明のこのような実施形態の一例を図８に示す。図８中の多相スイッチングレギュレータ２００は、並列結合された３つの単相スイッチングレギュレータ回路を有し、３つの動作モード（すなわち、負荷電流が高レベル〜中レベルのときの通常モード、負荷電流が低レベルのときの第１の低電力モード、および負荷電流が極めて低レベルのときの第２の低電力モード）で動作する。通常モードの場合、３つのスイッチングレギュレータは全てＯＮとなる。第１の低電力モードの場合、２つのスイッチングレギュレータがＯＮとなり、１つのスイッチングレギュレータはＯＦＦとなる。第２の低電力モードにおいて、１つのスイッチングレギュレータはＯＮとなり、２つのスイッチングレギュレータはＯＦＦとなる。第１の低電力モードおよび第２の低電力モードでは、負荷電流が低いときの複相レギュレータの効率が向上する。
【０１２１】
多相スイッチングレギュレータ２００は、電流モードで単相でありかつ並列結合された、３つのスイッチングレギュレータ回路２１１〜２１３と、低負荷電圧コンパレータ２２０および２２１と、相互コンダクタンス増幅器２１８、抵抗器２１６Ａ／２１６Ｂおよび２２４と、キャパシタ２２２、２２３および２２５とを含む。３つのスイッチングレギュレータ２１１〜２１３は全て、負荷電流が高レベルから中レベルである場合、出力キャパシタ２２２に結合された負荷に出力電流を提供する。抵抗器ディバイダ２１６Ａ／２１６Ｂは、電圧フィードバック信号ＶＦＢを相互コンダクタンス増幅器２１８に提供する。キャパシタ２２３および２２５ならびに抵抗器２２４は、フィードバックループの周波数補償を行う。出力キャパシタ２２２ならびに抵抗器２１６Ａおよび２１６Ｂは、集積回路の外部に設けてもよい。
【０１２２】
増幅器２１８の出力電圧Ｖcは、スイッチングレギュレータ２１１〜２１３のＶc入力に提供される。図２中のスイッチングレギュレータ５０は、スイッチングレギュレータ２１２〜２１３の各々の一例である。レギュレータ２１２〜２１３は、他の標準的なスイッチングレギュレータの構成も含むことができる。出力電圧Ｖcは、レギュレータ２１２〜２１３用の電流コンパレータ６０の電流閾値を変更し、これにより、図２に関して上述したようにＶoutを調節する。Ｖcが負荷電流に比例して変化するにつれて、スイッチングレギュレータ２１１〜２１３は、Ｖoutを調節し、負荷電流を供給するように、自身のインダクタ電流を変化させる。
【０１２３】
図９に示すスイッチングレギュレータ２５０は、スイッチングレギュレータ２１１の一例である。レギュレータ２１１は、他のスイッチングレギュレータの構成も含むことができる。利得制御回路２３０は、レギュレータ２５０の出力電流を制御する。利得制御回路２３０は、増幅器２３４と、ＭＯＳＦＥＴ２３２と、ＭＯＳＦＥＴ２３８と、ＭＯＳＦＥＴ２４４と、抵抗器２３６、２４０および２４２とを含む。ＭＯＳＦＥＴ２３２を通過する電流は、レギュレータ２５０内の抵抗器６２にわたる電圧降下を設定する。ＭＯＳＦＥＴ２３２を通過する電流は、増幅器２３４によって制御される。負荷電流が増加するにつれて、Ｖcは、増幅器２３４にＭＯＳＦＥＴ２３２の通過電流を増加させる。すると、抵抗器６２にわたる電圧降下が増加し、これにより、レギュレータ２５０中のインダクタ電流が増加する。負荷電流が減少するにつれて、Ｖcは、増幅器２３４にＭＯＳＦＥＴ２３２の通過電流を減少させる。すると、抵抗器６２にわたる電圧降下が減少し、これにより、レギュレータ２５０のインダクタ電流が減少する。
【０１２４】
負荷電流がＶSHED1によって設定された第１の閾値レベルに降下する場合、多相スイッチング調整器２００は、第１の低パワーモードに入る。このモードにおいて、スイッチング調整器２１３はオフであり、そしてスイッチング調整器２１１〜２１２はオンである。ＶDIS1は、調整器２１３のＤＩＳＡＢＬＥ入力に結合される。ＶCがＶSHED1より低く降下する場合、比較器２２１の出力電圧ＶDIS1はＨＩＧＨとなり、これによりスイッチング調整器２１３内のスイッチングトランジスタは、スイッチング調整器２１３が出力電流を供給しないようＯＦＦのままである。ＶDIS1はまた、調整器２１２のＧＣ入力および調整器２１１のＧＣ１入力に結合される。ＶDIS1がＨＩＧＨとなる場合、スイッチング調整器２１１〜２１２はＯＮのままであり、そしてピークおよび平均インダクタ電流を増加させて調整器２１３が現在ＯＦＦであるという事実を保証する。
【０１２５】
ＶDIS1は、スイッチング調整器２１２のゲインコントロール７０中のトランジスタ７５のゲートに結合される。ＶDIS1がＨＩＧＨとなる場合、図２を参照して上記したように、トランジスタ７５は抵抗器７８を接地して短絡し、調整器５０／２１２中の比較器６０の電流閾値を増加させる。式（２）において示される抵抗器比は、抵抗器６２にわたる電圧降下を増加させてスイッチング調整器２１２の出力電流が増加するように設定される。例えば、調整器２１２の出力電流は、負荷電流の１／３から負荷電流の１／２まで増加し得る。
【０１２６】
また、ＶDIS1が低負荷電流でＨＩＧＨとなる場合、図９のゲインコントロール２３０中のトランジスタ２３８はＯＮとなり、そして調整器２４０を短絡する。ここで調整器２１１中の抵抗器６２にわたる電圧降下は増加する。例えば、調整器２１１の出力電流は、負荷電流の１／３から負荷電流の１／２まで増加し得る。調整器２１１および２１２は、第１の低パワーモードにおける多相調整器２００の全出力電流を提供する。
【０１２７】
トランジスタ２４４は、第１の低パワーモードにおいてＯＦＦである。ここで調整器２１１中の抵抗器６２にわたる電圧降下は、オームの法則から得られる以下の式にしたがって増加する。
【０１２８】
【数６】
0004129134.tif 000007
ここでＶR62AはＶDIS1がＬＯＷの場合の調整器２１１中の抵抗器６２にわたる電圧降下であり、ＶR62BはＶDIS1がＨＩＧＨの場合の調整器２１１中の抵抗器６２にわたる電圧降下であり、Ｒ236は抵抗器２３６の抵抗であり、Ｒ240は抵抗器２４０の抵抗であり、そしてＲ242は抵抗器２４２の抵抗である。
【０１２９】
このように、ＶDIS1がＨＩＧＨとなる場合、多相スイッチング調整器２００は第１の低パワーモードに入る。このモードにおいて、調整器２１３はＯＦＦであり、そして調整器２１１および２１２はＯＮであって負荷に電流を供給する。調整器２１１中の抵抗器６２の電流閾値は式（６）の抵抗器比だけ増加し、そして調整器２１２中の抵抗器６２の電流閾値は式（２）の抵抗器比だけ増加する。式（２）および（６）において示される抵抗器比は、抵抗器２１１および２１２の全出力電流が第１の低パワーモードにおける負荷電流を供給し、そしてＶOUTが調整された値のままであるように選択される。
【０１３０】
負荷電流が第２の閾値ＶSHED2よりも低く降下する場合、多相スイッチング調整器２００は第２の低パワーモードに入る。このモードにおいて、スイッチング調整器２１２および２１３はＯＦＦであり、そしてスイッチング調整器２１１だけが負荷電流のすべてを供給し、そしてＶOUTを調整する。閾値ＶSHED2は、ＶSHED1よりも低い負荷電流閾値を設定する。このように、負荷電流が低減するにつれ、ＶCはまずＶSHED1にまで低減し、そして次いで負荷電流が継続して降下するにつれＶSHED2まで降下する。ＶCがＶSHED2に到達する場合、低負荷比較器２２０の出力電圧ＶDIS2はＨＩＧＨとなる。ＶDIS2は、図８において示されるように、スイッチング調整器２１２のＤＩＳＡＢＬＥ入力に結合される。
【０１３１】
ＶDIS2がＨＩＧＨである場合、スイッチング調整器２１２中のスイッチングトランジスタ（例えば、トランジスタ５４および５５）はＯＦＦのままであるので調整器２１２は全く出力電流を供給しない。調整器５０／２１２のＤＩＳＡＢＬＥ入力は、例えば図２において示されるようにドライバ回路に結合され得る。このドライバ回路は、ＶDIS2がＨＩＧＨの場合にスイッチングトランジスタをディセーブルにする。本発明は、調整器２１１〜２１２のスイッチングトランジスタがＶDIS1またはＶDIS2がＨＩＧＨとなった直後にＯＦＦにされない実施形態を含む。第２の低パワーモードのあいだスイッチングトランジスタのうちの１つ以上がＶDIS1またはＶDIS2によってＯＦＦのままにされる前に、それらがスイッチングを継続する遅延があり得る。調整器２１２中の同期スイッチングトランジスタ５４および５５は、ＯＦＦにされる必要がなく、同時にディセーブルされる必要もない。
【０１３２】
ＶDIS2はまた、スイッチング調整器２１１のＧＣ２入力を介してゲインコントロール回路２３０に結合される。図９を再度参照すると、トランジスタ２４４はＶDIS2がＨＩＧＨの場合にＯＮとなり、抵抗器２４２を短絡させる。この時点で、上記のように、トランジスタ２３８はすでにＯＮであり、抵抗器２４０を短絡する。トランジスタ２４４をＯＮにする場合、調整器２１１中の抵抗器６２にわたる電圧降下は増加し、比較器６０の電流閾値が以下の式にしたがって増加する：
【０１３３】
【数７】
0004129134.tif 000008
ここでＶR62CはＶDIS1およびＶDIS2の両方がＨＩＧＨの場合の調整器２１１中の抵抗器６２にわたる電圧降下である。
【０１３４】
ＶDIS2がＨＩＧＨである場合、調整器２１２および２１３はＯＦＦであり、そしてスイッチング調整器２１１は多相スイッチング調整器２００の出力電圧の１００％を供給する。式（７）において示される抵抗器比は、調整器２１１の全出力電流が第２の低パワーモードにおける負荷電流を供給し、そしてＶOUTが調整された値のままであるように選択される。式（７）において示される抵抗器比は、ヒステリシスを第２の低パワーモードにおけるコントロールループに付加するために、電流閾値が、負荷電流に整合するのに必要な値よりも高いように増加され得る。
【０１３５】
本発明の多相スイッチングレギュレータは、単一の利得制御ブロックと複数の低電力モードとを有し得る。本発明のこのような実施形態の一実施例を図１０に示す。多相スイッチングレギュレータ３００は、並列に接続された３つの電流モード単相スイッチングレギュレータ３１１〜３１３と、低負荷電圧コンパレータ３２０および３２１と、利得制御回路３１４と、トランスコンダクタンス増幅器３１８と、レジスタ３１６Ａ／３１６Ｂおよび３２４と、キャパシタ３２２、３２３および３２５とを含む。３つのスイッチングレギュレータ３１１〜３１３のすべては、高負荷電流から中間負荷電流で出力キャパシタ３２２に接続されている負荷に出力電流を付与する。レジスタデバイダ３１６Ａ／３１６Ｂは、トランスコンダクタンス増幅器３１８に電圧フィードバック信号ＶFBを付与する。キャパシタ３２３および３２５、ならびにレジスタ３２４は、フィードバックループ用の周波数補償を提供する。出力キャパシタ３２２ならびにレジスタ３１６Ａおよび３１６Ｂは、集積回路外部にあり得る。
【０１３６】
図１０の多相スイッチングレギュレータ３００は、３つの動作モード、すなわち高負荷電流から中間負荷電流での通常モード、低負荷電流での第１の低電力モード、および超低負荷電流での第２の低電力モードで動作する。通常モードでは、３つのスイッチングレギュレータ３１１〜３１３のすべてがＯＮである。第１の低電力モードでは、スイッチングレギュレータ３１１および３１２がＯＮであり、スイッチングレギュレータ３１３がＯＦＦである。第２の低電力モードでは、スイッチングレギュレータ３１１がＯＮでありスイッチングレギュレータ３１２および３１３がＯＦＦである。第１および第２の低電力モードは、低負荷電流での多相レギュレータの効率を上げる。
【０１３７】
図２のスイッチングレギュレータ５０は、スイッチングレギュレータ３１３の一例である。スイッチングレギュレータ３１３は、他のスイッチングレギュレータ構造を含み得る。出力電圧ＶCは、レギュレータ３１３の電流コンパレータ６０用の可変閾値を付与することにより、図２に関して上述したようにＶOUTを制御する。ＶCはさらに、利得制御回路３１４にも付与される。ＶCは、レギュレータ３１１〜３１３内の電流コンパレータ用可変閾値を設定する。ＶCは負荷電流に比例して変化するため、スイッチングレギュレータ３１１〜３１３は、インダクタ電流を変化させて、ＶOUTを制御し且つ負荷電流を提供する。
【０１３８】
スイッチングレギュレータ３１１および３１２の一例を図１１に示す。レギュレータ３１１および３１２もまた、他のレギュレータ構造を含み得る。利得制御回路３１４は、ｎチャネルＦＥＴ３３１、３３２、３３８および３４４と、増幅器３３４と、レジスタ３３５、３３６、３４０および３４２とを含む。ＦＥＴ３３１のドレインは、スイッチングレギュレータ３１２のＩＣＯＭＰ入力に接続されており、ＦＥＴ３３２のドレインはスイッチングレギュレータ３１１のＩＣＯＭＰ入力に接続されている。レギュレータ３１２内のレジスタ６２を介する電流は、ＦＥＴ３３１とレジスタ３３５とを介する電流に等しい。レギュレータ３１１内のレジスタ６２を介する電流は、ＦＥＴ３３２とレジスタ３３６とを介する電流に等しい。ＶCに応答する増幅器３３４は、ＦＥＴ３３１および３３２を介する電流とレギュレータ３１１および３１２内のレギュレータ６２を介する電圧降下を制御する。
【０１３９】
第１の低電力モードの開始時に、ＶDIS1はＨＩＧＨになってｎチャネルＭＯＳＦＥＴ３３８をＯＮにし、それによりレジスタ３４０を短絡させる。レギュレータ３１１および３１２内のレジスタ６２を介する電圧降下は増加して負荷電流を提供する。第１の低電力モードでは、スイッチングレギュレータ３１３はＯＦＦでありスイッチングレギュレータ３１１および３１２はＯＮである。第２の低電力モードの開始時に、ＶDIS2はＨＩＧＨになってｎチャネルＭＯＳＦＥＴ３４４をＯＮにし、それによりレジスタ３４２を短絡させる。レギュレータ３１１内のレジスタ６２を介する電圧降下は増加して負荷電流を提供する。第２の低電力モードでは、スイッチングレギュレータ３１３および３１２はＯＦＦでありスイッチングレギュレータ３１１はＯＮである。
【０１４０】
本発明のさらなる実施形態は、任意の数の単相スイッチングレギュレータと任意の数の低電力モードとを含み得る。例えば、本発明の多相スイッチングレギュレータは、並列に接続された４つの単相スイッチングレギュレータと１、２または３の低電力モードとを有し得る。例えば、４つのスイッチングレギュレータを有する実施形態は、１つのスイッチングレギュレータがＯＦＦである第１の低電力モードと、２つのスイッチングレギュレータがＯＦＦである、さらに低い負荷電流での第２の低電力モードと、３つのスイッチングレギュレータがＯＦＦである、なおいっそう低い負荷電流での第３の低電力モードとを有し得る。
【０１４１】
あるいは、４つのスイッチングレギュレータを有する実施形態は、１つのスイッチングレギュレータがＯＦＦである第１の低電力モードと、２または３のスイッチングレギュレータがＯＦＦである、さらに低い負荷電流での第２の低電力モードとを有し得る。さらに、４つのスイッチングレギュレータを有する実施形態は、２つのスイッチングレギュレータがＯＦＦである第１の低電力モードと、３つのスイッチングレギュレータがＯＦＦである、さらに低い負荷電流での第２の低電力モードとを有し得る。追加の低電力モードは、回路を追加することによって実現される。本発明のさらに別の実施形態においては、各単相スイッチングレギュレータが、別々の入力電圧源に接続され得る。
【０１４２】
本発明のさらなる実施形態において、多相スイッチングレギュレータは、図１２に示すように、僅か２つの単相スイッチングレギュレータを含み得る。図１２の多相スイッチングレギュレータ４００は、キャパシタ２２に並列に接続された２つの単相スイッチングレギュレータ１１および１３を有する。スイッチングレギュレータ１３は低負荷電流でＯＦＦであり、スイッチングレギュレータ１１は低電力モードで負荷電流のすべてを提供する。図２は、上述したように、スイッチングレギュレータ１１および１３の一例を示す。レギュレータ４００の他の要素は、図１に関して上述した通りである。
【０１４３】
【発明の効果】
本発明は、ステージ制限（ｓｔａｇｅ  ｓｈｅｄｄｉｎｇ）を有する多相スイッチングレギュレータを提供する。本発明の多相スイッチングレギュレータは、出力キャパシタに並列に接続された複数の単相スイッチングレギュレータを有する。複数の単相スイッチングレギュレータは、調整された電圧で、負荷に電流を供給する。コンパレータが負荷電流をモニタリングし、低負荷電流閾値において、前記単相スイッチングレギュレータのうちの１つ以上のレギュレータをオフにする。オンのままの少なくとも１つの単相スイッチングレギュレータが、その出力電流を上昇させ、多相スイッチングレギュレータ出力電流が、負荷電流に適合し続ける。本発明は、第１の低負荷電流閾値よりも低い第２の低負荷電流閾値において、さらなる単相スイッチングレギュレータをオフにする第２のコンパレータを含み得る。
【０１４４】
本発明によれば、軽負荷電流を含む、幅広いレンジの負荷電流に渡って高効率を提供する多相スイッチングレギュレータを提供することが可能である。
【０１４５】
さらに、本発明によれば、小振幅出力リップル電流および出力リップル電圧を有する多相スイッチングレギュレータを提供することが可能である。
【０１４６】
さらに本発明によれば、小振幅入力リップル電流を有する多相スイッチングレギュレータを提供することが可能である。
【０１４７】
当業者であればさらに、本発明の回路が上記したもの以外の回路構成を用いて実現され得ることを認識する。そのような改変のすべては、本発明の範囲内であり、本発明の範囲は、特許請求の範囲によってのみ限定される。
【図面の簡単な説明】
【図１】  図１は、本発明の原理に従う、３つのステージの高効率多相スイッチングレギュレータの模式図である。
【図２】  図２は、本発明の原理に従う、例示的な同期切り換え調整器の模式図である。
【図３】  図３は、図１の多相スイッチングレギュレータのための例示的なクロック信号波形のグラフである。
【図４】  図４は、図１の回路の出力電流波形のグラフである。
【図５】  図５は、本発明の原理に従う、例示的な利得制御回路のグラフである。
【図６Ａ】  図６Ａは、本発明の原理に従う、さらなる例示的な利得制御回路の模式図である。
【図６Ｂ】図６Ｂは、本発明の原理に従う、さらなる例示的な利得制御回路の模式図である。
【図７】  図７は、本発明の原理に従う、４つのステージの高効率多相スイッチングレギュレータの模式図である。
【図８】  図８は、本発明の原理に従う、３つのステージの高効率多相スイッチングレギュレータの代替的実施形態の模式図である。
【図９】  図９は、本発明の原理に従う、さらなる例示的な同期切り換え調整器の模式図である。
【図１０】図１０は、本発明の原理に従う、３つのステージの高効率多相スイッチングレギュレータの別の実施形態の模式図である。
【図１１】  図１１は、本発明の原理に従う、他の例示的な切り換え調整器および利得制御回路の模式図である。
【図１２】  図１２は、本発明の原理に従う、２つのステージの高効率多相スイッチングレギュレータの模式図である。
【符号の説明】
１１  スイッチングレギュレータ１
１２  スイッチングレギュレータ２
１３  スイッチングレギュレータ３
５２  ドライバ回路部
６４  ＰＷＭ回路部
【図１】
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【図２】
0004129134.tif 000010
【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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