(57)【特許請求の範囲】
【請求項１】
電源電圧センシングノードと、
前記センシングノードに接続され、プルアップ電流とプルダウン電流との差により電源電圧の電位を感知して前記電源電圧がしきい電圧に達すると、前記センシングノードをプルダウン駆動する電源電圧感知手段と、
前記センシングノードに接続され、前記しきい電圧以下で前記センシングノードをプルアップ駆動し、前記センシングノードの信号をバッファリングしてパワーオンリセット信号を出力する駆動手段とを備えてなり、
前記電源電圧感知手段は、前記センシングノードの電圧レベルにフィードバック制御されプルアップ電流とプルダウン電流との差により電源電圧の電圧レベルを感知する電流感知部と、
前記電流感知部に接続されて電源電圧がしきい電圧に達すると、前記センシングノードから電流をシンキングする電流シンクとを含む
ことを特徴とするパワーオンリセット回路。
【請求項２】
前記電流感知部は、
電源電圧供給端とノードNPOR_３との間に形成されて前記ノードNPOR_３をプルアップ駆動するプルアップ素子部と、
前記センシングノードの電圧レベルに応答して前記ノードNPOR_３をプルダウン駆動するプルダウン素子部と
を含んでなることを特徴とする請求項１に記載のパワーオンリセット回路。
【請求項３】
前記プルアップ素子部は、
前記電源電圧供給端と前記ノードNPOR_３に直列接続された複数のダイオードNMOSトランジスタと、
前記電源電圧供給端と前記ノードNPOR_３に直列接続され、複数のゲートが接地電圧供給端に共通接続された複数のPMOSトランジスタと
を含むことを特徴とする請求項２に記載のパワーオンリセット回路。
【請求項４】
前記プルアップ素子部は、
電源電圧供給端に片側が接続された抵抗と、
前記抵抗の他側に入力端が接続され、前記ノードNPOR_３に出力端が接続された第１ダイオードと、
前記ノードNPOR_３に入力端が接続され、電源電圧供給端に出力端が接続された第２ダイオードと
を含むことを特徴とする請求項２に記載のパワーオンリセット回路。
【請求項５】
前記プルダウン素子部は、前記ノードNPOR_３と接地電圧供給端との間に接続され、ゲートが前記センシングノードに接続されたNMOSトランジスタを含むことを特徴とする請求項２に記載のパワーオンリセット回路。
【請求項６】
前記電流シンクは、前記センシングノードと接地電圧供給端との間にソース・ドレイン経路が接続され、ゲートが前記ノードNPOR_３に接続されたNMOSトランジスタを含むことを特徴とする請求項１に記載のパワーオンリセット回路。
【請求項７】
前記駆動手段は、
前記センシングノードをしきい電圧以下でプルアップさせるプルアップ駆動部と、
前記センシングノードの信号をバッファリングしてパワーオンリセット信号(RESET)を出力するバッファリング部と
を含むことを特徴とする請求項１に記載のパワーオンリセット回路。
【請求項８】
前記プルアップ駆動部は、電源電圧供給端にソース・ドレインが共通接続され、前記センシングノードにゲートが接続されたキャパシタPMOSトランジスタと、
前記センシングノードを入力にする第１インバータと、
前記第１インバータの出力端がゲートに接続され電源電圧供給端と前記センシングノードとの間にソース・ドレイン経路が接続されたPMOSトランジスタと
を含むことを特徴とする請求項７に記載のパワーオンリセット回路。
【請求項９】
前記バッファリング部は、前記第１インバータの出力端に入力端が接続されてパワーオンリセット信号(RESET)を出力する第２インバータを含むことを特徴とする請求項８に記載のパワーオンリセット回路。
【請求項１０】
前記電源電圧感知手段は、前記ノードNPOR_３と接地電圧供給端との間に接続されたロード用キャパシタトランジスタ部をさらに含むことを特徴とする請求項１に記載のパワーオンリセット回路。
【請求項１１】
前記ロード用キャパシタトランジスタ部は、ソース・ドレインが前記ノードNPOR_３に共通接続され、ゲートが接地電圧供給端に接続されたNMOSトランジスタを含むことを特徴とする請求項１０に記載のパワーオンリセット回路。
【請求項１２】
前記ロード用キャパシタトランジスタ部は、ゲートが前記ノードNPOR_３に接続され、ソース・ドレインが接地電圧供給端に共通接続されたNMOSトランジスタを含むことを特徴とする請求項１０に記載のパワーオンリセット回路。
【請求項１３】
電源電圧センシングノードと、
前記センシングノードに接続され、プルアップ電流とプルダウン電流との差により電源電圧の電位を感知して前記電源電圧がしきい電圧に達すると、前記センシングノードをプルダウン駆動する電源電圧感知手段と、
前記センシングノードに接続され、前記しきい電圧以下で前記センシングノードをプルアップ駆動し、前記センシングノードの信号をバッファリングしてパワーオンリセット信号を出力する駆動手段と、
前記センシングノードに接続されて前記センシングノードの電圧レベルをラッチして安定化させるセンシングノード電圧レベル安定化手段と
を含んで構成されることを特徴とするパワーオンリセット回路。
【請求項１４】
前記センシングノード電圧レベル安定化手段は、
前記センシングノードとノードNPOR_２との間に入力端と出力端とが互いに接続されるインバータラッチと、
前記センシングノードの電圧レベルに応答して前記インバータラッチをイネーブルさせるイネーブル手段と
を含むことを特徴とする請求項１３に記載のパワーオンリセット回路。
【請求項１５】
前記イネーブル手段は、ゲートが前記センシングノードに接続され、前記インバータラッチと接地電圧供給端との間にソース・ドレイン経路が接続されたNOSトランジスタを含むことを特徴とする請求項１４に記載のパワーオンリセット回路。
【請求項１６】
前記センシングノード電圧レベル安定化手段は、前記ノードNPOR_２と接地電圧供給端との間に接続されたロード用キャパシタトランジスタ部をさらに含むことを特徴とする請求項１４に記載のパワーオンリセット回路。
【請求項１７】
前記ロード用キャパシタトランジスタ部は、ソース・ドレインが前記ノードNPOR_２に共通接続され、ゲートが接地電圧供給端に接続されたNMOSトランジスタを含むことを特徴とする請求項１６に記載のパワーオンリセット回路。
【請求項１８】
前記ロード用キャパシタトランジスタ部は、ゲートが前記ノードNPOR_２に接続され、ソース・ドレインが接地電圧供給端に共通接続されたNMOSトランジスタを含むことを特徴とする請求項１６に記載のパワーオンリセット回路。
【請求項１９】
電源電圧感知手段は、
前記センシングノードの電圧レベルにフィードバック制御され、プルアップ電流とプルダウン電流との差により電源電圧の電圧レベルを感知する電流感知部と、
前記電流感知部に接続されて電源電圧がしきい電圧に達すると、前記センシングノードから電流をシンキングする電流シンクと
を含むことを特徴とする請求項１３に記載のパワーオンリセット回路。
【請求項２０】
前記電流感知部は、
電源電圧供給端とノードNPOR_３との間に形成されて前記ノードNPOR_３をプルアップ駆動するプルアップ素子部と、
前記センシングノードの電圧レベルに応答して前記ノードNPOR_３をプルダウン駆動するプルダウン素子部と
を含んでなることを特徴とする請求項１９に記載のパワーオンリセット回路。
【請求項２１】
前記プルアップ素子部は、
前記電源電圧供給端と前記ノードNPOR_３に直列接続された複数のダイオードNMOSトランジスタと、
前記電源電圧供給端と前記ノードNPOR_３に直列接続され、複数のゲートが接地電圧供給端に共通接続された複数のPMOSトランジスタと
を含むことを特徴とする請求項２０に記載のパワーオンリセット回路。
【請求項２２】
前記プルアップ素子部は、
電源電圧供給端に片側が接続された抵抗と、
前記抵抗の他側に入力端が接続され前記ノードNPOR_３に出力端が接続された第１ダイオードと、
前記ノードNPOR_３に入力端が接続され電源電圧供給端に出力端が接続された第２ダイオードと
を含むことを特徴とする請求項２０に記載のパワーオンリセット回路。
【請求項２３】
前記プルダウン素子部は、前記ノードNPOR_３と接地電圧供給端との間に接続され、ゲートが前記センシングノードに接続されたNMOSトランジスタを含むことを特徴とする請求項２０に記載のパワーオンリセット回路。
【請求項２４】
前記電流シンクは、前記センシングノードと接地電圧供給端との間にソース・ドレイン経路が接続され、ゲートが前記ノードNPOR_３に接続されたNMOSトランジスタを含むことを特徴とする請求項１９に記載のパワーオンリセット回路。
【請求項２５】
前記電源電圧感知手段は、前記ノードNPOR_３と接地電圧供給端との間に接続されたロード用キャパシタトランジスタ部をさらに含むことを特徴とする請求項１９に記載のパワーオンリセット回路。
【請求項２６】
前記ロード用キャパシタトランジスタ部は、ソース・ドレインが前記ノードNPOR_３に共通接続され、ゲートが接地電圧供給端に接続されたNMOSトランジスタを含むことを特徴とする請求項２５に記載のパワーオンリセット回路。
【請求項２７】
前記ロード用キャパシタトランジスタ部は、ゲートが前記ノードNPOR_３に接続され、ソース・ドレインが接地電圧供給端に共通接続されたNMOSトランジスタを含むことを特徴とする請求項２５に記載のパワーオンリセット回路。
【請求項２８】
前記駆動手段は、
前記センシングノードをしきい電圧以下でプルアップさせるプルアップ駆動部と、
前記センシングノードの信号をバッファリングしてパワーオンリセット信号(RESET)を出力するバッファリング部と
を含むことを特徴とする請求項１３に記載のパワーオンリセット回路。
【請求項２９】
前記プルアップ駆動部は、電源電圧供給端にソース・ドレインが共通接続され、前記センシングノードにゲートが接続されたキャパシタPMOSトランジスタと、
前記センシングノードを入力とする第１インバータと、
前記第１インバータの出力端がゲートに接続され、電源電圧供給端と前記センシングノードとの間にソース・ドレイン経路が接続されたPMOSトランジスタと
を含むことを特徴とする請求項２８に記載のパワーオンリセット回路。
【請求項３０】
前記バッファリング部は、前記第１インバータの出力端に入力端が接続されてパワーオンリセット信号(RESET)を出力する第２インバータを含むことを特徴とする請求項２９に記載のパワーオンリセット回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ロジックまたはメモリ素子のような半導体集積回路装置に関し、さらに詳細には、パワーオンリセット(Power On Reset)回路に関する。
【０００２】
【従来の技術】
周知のように、パワーオンリセット回路は、半導体集積回路装置に電源電圧を印加する時半導体集積回路装置の機能回路を初期状態にリセットするための信号(RESET)を発生する回路であって、半導体集積回路装置内に共に集積化されるのが普通である(例えば、特許文献１参照)。
【０００３】
パワーオンリセット回路を実装したチップは、そのチップを利用するシステムから電源電圧を供給されて駆動する。
【０００４】
この場合、従来のパワーオンリセット回路は、システムの複雑化、多様化、低電圧化などの種々の技術変化により電源電圧投入時の電源電圧の電圧上昇推移が非常に緩やかになると、パワーオンリセット信号が確実に所望の波形に生成されなくなる。
【０００５】
したがって予定された内部回路のリセットを確実に行なえない場合が生じる。
【０００６】
図１は、従来の技術に係るパワーオンリセット回路を示す回路図である。
【０００７】
図１を参照すると、従来のパワーオンリセット回路構成は、RC遅延(Delay)を調整するためのキャパシタ素子１１と、プルアップ(Pull Up)電流を供給するためのプルアップ電流ソース１２とを備えているため、ノードN１の電圧レベルは、プルアップ電流ソース１２とキャパシタ素子１１との間のRC遅延タイムにより決定されるようになる。
【０００８】
より具体的に説明すると、従来のパワーオンリセット回路は、ゲートが接地電圧(VSS)供給端と接続され、電源電圧(VCC)供給端とノードN１との間にソース・ドレイン経路が接続されたプルアップ電流ソースとしてのPMOSトランジスタ１２と、ノードN１にゲートが接続されソース及びドレインが共通に接地電圧供給端に接続されたキャパシタ素子としてのNMOSトランジスタ１１と、入力端がノードN１に接続されるインバータ１３と、入力端にインバータ１３の出力端ノードN２が接続されるインバータ１４と、ゲートにインバータ１４の出力端が接続され、電源電圧供給端とノードN２との間にソース・ドレイン経路が接続されたPMOSトランジスタ１５と、入力端に前記インバータ１４の出力端が接続されるインバータ１６とから構成されている。
【０００９】
電源電圧(VCC)が印加された後、初期に電源電圧が上昇することによって、ノードN１の電圧もRCの時常数(time constant)にしたがって上昇することになる。
【００１０】
そして、ノードN１の電圧の上昇にしたがって、インバータ１３の出力であるノードN２の電圧は、初期に電源電圧(VCC)のような波形に増加して、ノードN１の電圧がインバータ１３のしきい電圧(threshold voltage)に達すると、ノードN２の電圧は接地電圧に落ちる。
【００１１】
結局パワーオンリセット信号(RESET)は、電源電圧の上昇にしたがって初期に同じ波形に増加して、特定の時点で接地電圧にダウンして活性化される。
【００１２】
ところが、前記した従来の技術に係るパワーオンリセット回路は、電源電圧の電圧上昇推移(slop)にしたがってリセット信号(RESET)が活性化(active)される時点が変わるようになるが、これは、所定の規格を持って動作する半導体装置の動作マージンを合せることができなくなる。
【００１３】
図２Ａ及び図２Ｂは、従来のパワーオンリセット回路の動作タイミング図であって、図２Ａは、電圧上昇推移が相対的に速い場合のタイミング図であり、図２Ｂは、電圧上昇推移が相対的に遅い場合のタイミング図である。
【００１４】
電圧上昇推移が相対的に遅い場合(図２Ｂ)には、電圧上昇推移が相対的に速い場合(図２Ａ)よりより多くの時間の間キャパシタ素子をプリチャージできるので、キャパシタのセンシングレベルが速く高くなって相対的に低い電源電圧でパワーオンリセット信号(RESET)が活性化されることを示している。
【００１５】
すなわち、図２Ａの場合、時間「T３」でリセット信号(RESET)が活性化されるが、図２Ｂの場合、時間「T２」でリセット信号(RESET)が活性化される。
【００１６】
FeRAM(Ferroelectric Random Access Memory)チップは、最初の電源電圧投入時、FeRAMコードレジストに格納された状態を読み出してまたセットアップしなければならないが、このような読み出し動作時パワーオンリセット信号(RESET)が用いられる。
【００１７】
ところが、図２Ｂのように、パワーオンリセット信号(RESET)が電源電圧が十分に上昇する前に活性化されるとすれば、低い電源電圧でFeRAMコードレジストが動作するようになり、これによってFeRAMコードレジストに格納されたデータが誤って読み出されるか、不充分な状態でリストア(Restore)が行なわれてFeRAMコードレジストフェイル(Fail)を誘発し得る。
【００１８】
したがっていかなる電源電圧上昇推移においても一定の電圧以上でパワーオンリセット信号(RESET)を発生できる回路が切実に要求される。
【００１９】
【特許文献】
米国特許第６,３６３,０１１号
【００２０】
【発明が解決しようとする課題】
そこで、本発明は、上記従来の技術の問題点に鑑みてなされたものであって、目的とするところは、電源電圧上昇推移(Power up Slope)と関係のないパワーオンリセット回路を提供することにある。
【００２１】
また、本発明の一つの目的は、RC遅延方法ではない電流感知方法によりRC遅延タイムに関係のないパワーオンリセット回路を提供することにある。
【００２２】
また、本発明の一つの目的は、グリッチのない安定したパワーオンリセット信号を生成するパワーオンリセット回路を提供することにある。
【００２３】
【課題を解決するための手段】
前記目的を達成するための本発明のパワーオンリセット回路は、電源電圧センシングノードと、前記センシングノードに接続され、プルアップ電流とプルダウン電流との差により電源電圧の電位を感知して前記電源電圧がしきい電圧に達すると、前記センシングノードをプルダウン駆動する電源電圧感知手段と、前記センシングノードに接続され、前記しきい電圧以下で前記センシングノードをプルアップ駆動し、前記センシングノードの信号をバッファリングしてパワーオンリセット信号を出力する駆動手段とを備えてなり、前記電源電圧感知手段は、前記センシングノードの電圧レベルにフィードバック制御されプルアップ電流とプルダウン電流との差により電源電圧の電圧レベルを感知する電流感知部と、前記電流感知部に接続されて電源電圧がしきい電圧に達すると、前記センシングノードから電流をシンキングする電流シンクとを含むことを特徴とする。
【００２４】
また前記目的を達成するための本発明のパワーオンリセット回路は、電源電圧センシングノードと、前記センシングノードに接続され、プルアップ電流とプルダウン電流との差により電源電圧の電位を感知して前記電源電圧がしきい電圧に達すると、前記センシングノードをプルダウン駆動する電源電圧感知手段と、前記センシングノードに接続され、前記しきい電圧以下で前記センシングノードをプルアップ駆動し、前記センシングノードの信号をバッファリングしてパワーオンリセット信号を出力する駆動手段と、前記センシングノードに接続されて前記センシングノードの電圧レベルをラッチして安定化させるセンシングノード電圧レベル安定化手段とを含んで構成されることを特徴とする。
【００２６】
そして、好ましく前記電流感知部は、電源電圧供給端とノードNPOR_３との間に形成されて前記ノードNPOR_３をプルアップ駆動するプルアップ素子部と、前記センシングノードの電圧レベルに応答して前記ノードNPOR_３をプルダウン駆動するプルダウン素子部とを含んでなることを特徴とする。
【００２７】
【発明の実施の形態】
以下、本発明の好ましい実施例を添付する図面を参照しながら説明する。
【００２８】
図３は、本発明の一実施例に係るパワーオンリセット回路を概念的に示すブロック構成図である。
【００２９】
図３を参照すると、本発明の一実施例に係るパワーオンリセット回路は、センシングノードNSを介して相互接続された電源電圧感知部１００及び駆動部２００を含む。
【００３０】
電源電圧感知部１００は、センシングノードNSの電圧レベルにフィードバック制御されプルアップ電流とプルダウン電流との差により電源電圧の電圧レベルを感知する電流感知部１２０と、電流感知部１２０に接続されて電源電圧がパワーオンリセット信号が活性化される時点の電源電圧レベルであるしきい電圧に達すると、前記ノードNSから電流をシンキングする電流シンク１４０とから構成される。
【００３１】
すなわち、電源電圧感知部１００は、プルアップ電流とプルダウン電流との差により電源電圧の電圧レベルを感知して電源電圧がしきい電圧に達すると、センシングノードNSをプルダウンさせて論理「ロー」状態にさせる。
【００３２】
駆動部２００は、センシングノードNSに接続されて前記しきい電圧以下でセンシングノードNSをプルアップ駆動し、前記センシングノードの信号をバッファリングしてパワーオンリセット信号(RESET)を出力する。
【００３３】
前記したように本発明の一実施例に係るパワーオンリセット回路は、電源電圧感知部１００でRC遅延方法ではない電流感知のレベルによりしきい電圧を決定するので、電源電圧上昇推移に関係なく一定のしきい電圧でパワーオンリセット信号(RESET)を活性化させることになる。
【００３４】
図４は、本発明の他の実施例に係るパワーオンリセット回路を概念的に示すブロック構成図である。
【００３５】
図４を参照すると、本発明の他の実施例に係るパワーオンリセット回路は、センシングノードNSを介して相互接続された電源電圧感知部１００と、駆動部２００及びセンシングノード電圧レベル安定化部３００とを含む。
【００３６】
電源電圧感知部１００は、センシングノードNSの電圧レベルにフィードバック制御され、プルアップ電流とプルダウン電流との差により電源電圧の電圧レベルを感知する電流感知部１２０と、電流感知部１２０に接続されてしきい電圧に達すると、前記ノードNSから電流をシンキングする電流シンク１４０とから構成される。
【００３７】
駆動部２００は、センシングノードNSに接続されて前記しきい電圧以下でセンシングノードNSをプルアップ駆動し前記センシングノードの信号をバッファリングしてパワーオンリセット信号(RESET)を出力する。
【００３８】
センシングノード電圧レベル安定化部３００は、センシングノードNSに接続されて前記センシングノードNSの電圧レベルをラッチして安定化させる。
【００３９】
前記したように本発明の他の実施例に係るパワーオンリセット回路は、電源電圧上昇推移に関係なく一定のしきい電圧においてパワーオンリセット信号(RESET)を活性化させる作用、効果を奏し、なお、センシングノード電圧レベル安定化部３００によりパワーオンリセット信号(RESET)が自動にラッチ状態に戻ることによって、パワーオンリセット信号が活性化(論理「０」)される時点近くでのグリッチ発生を抑制/防止することになる。
【００４０】
図５は、本発明のパワーオンリセット回路図である。
【００４１】
図５を参照すると、全体回路の構成は、電源電圧感知部１００と、駆動部２００及びセンシングノード電圧レベル安定化部３００とに区分されている。
【００４２】
図３及び図４のセンシングノードNSは、ノードNPOR_１である。
【００４３】
電源電圧感知部１００は、電源電圧(VCC)供給端とノードNPOR_３との間に直列接続された複数のダイオードNMOSトランジスタNs１、NS２と、電源電圧(VCC)供給端とノードNPOR_３との間に直列接続されて複数のゲートが接地電圧(VSS)供給端に接続された複数のPMOSトランジスタPS１、PS２、PS３とから構成されて、ノードNPOR_３をプルアップ駆動するプルアップ素子部１２０Aを含む。
【００４４】
そして、電源電圧感知部１００は、ノードNPOR_３と接地電圧(VSS)供給端との間に接続されて、ゲートがセンシングノードであるノードNPOR_１にフィードバック接続されたNMOSトランジスタNM２から構成されて、前記センシングノードNPOR_１の電圧レベルに応答してノードNPOR_３をプルダウン駆動するプルダウン素子部１２０Bを含む。
【００４５】
プルアップ素子部１２０A及びプルダウン素子部１２０Bが電源電圧感知部１００の電流感知部(図３及び図４の１２０)を構成するが、プルアップ素子部１２０Aがプルアップ電流を提供することになり、プルダウン素子部１２０Bがプルダウン電流を提供するようになる。
【００４６】
また、電源電圧感知部１００は、センシングノードNPOR_１と接地電圧(VSS)供給端との間に接続され、ゲートがノードNPOR_３に接続されたNMOSトランジスタNM３から構成されて、前記センシングノードNPOR_１から電流をシンキングする電流シンク１３０を含む。
【００４７】
したがって、プルアップ素子部１２０Aを介して流れるプルアップ電流とプルダウン素子部１２０Bを介して流れるプルダウン電流比によりノードNPOR_３の電圧レベルが決定される。
【００４８】
そして、ノードNPOR_３の電圧レベルがしきい電圧を越えると、電流シンク１３０によりセンシングノードNPOR_１から電流がシンキングされてセンシングノードNPOR_１は接地電圧(論理「０」)となる。
【００４９】
電源電圧感知部１４０は、ノードNPOR_３と接地電圧供給端との間に接続されたロード用キャパシタNMOSトランジスタ部１４０をさらに含むことが好ましいが、ロード用キャパシタNMOSトランジスタ部１４０は、初期のノードNPOR_３を「ロー」レベルに維持させてNMOSトランジスタNM３を初期にオフさせる。
【００５０】
電源電圧感知部１００のロード用キャパシタNMOSトランジスタ部１４０は、図に示されているように、ソース・ドレインが前記ノードNPOR_３に共通接続され、ゲートが接地電圧供給端に接続されたNMOSトランジスタより構成される。
【００５１】
また、電源電圧感知部１００のロード用キャパシタNMOSトランジスタ部１４０は、ゲートが前記ノードNPOR_３に接続され、ソース・ドレインが接地電圧供給端に共通接続されたNMOSトランジスタより構成されることができ、前記した二つの構造のキャパシタNMOSトランジスタが全部用いられることができる。
【００５２】
駆動部２００は、センシングノードNPOR_１をしきい電圧以下でプルアップさせるプルアップ駆動部２２０と、前記センシングノードNPOR_１の信号をバッファリングしてパワーオンリセット信号(RESET)を出力するバッファリング部２３０を含む。
【００５３】
プルアップ駆動部２２０は、電源電圧供給端にソース・ドレインが共通接続され、センシングノードNPOR_１にゲートが接続されたキャパシタPMOSトランジスタ２２１と、センシングノードNPOR_１を入力とするインバータ２２２と、前記インバータ２２２の出力端がゲートに接続され、電源電圧供給端とノードNPOR_１との間にソース・ドレイン経路が接続されたPMOSトランジスタ２２３より実施構成されている。
【００５４】
バッファリング部２３０は、インバータ２２２の出力端に入力端が接続されてパワーオンリセット信号(RESET)を出力するインバータ２３０より実施構成されている。
【００５５】
センシングノード電圧レベル安定化部３００は、センシングノードNPOR_１とノードNPOR_２との間に入力端と出力端とが互いに接続されるインバータラッチ３１０を構成するPMSトランジスタPR１、PR２、及びNMOSトランジスタNR１、NR２と、ゲートにセンシングノードNPOR_１が接続され、インバータラッチ２１０と接地電圧供給端との間にソース・ドレイン経路が接続されたNOSトランジスタNM１とから構成されてセンシングノードNPOR_１の電圧レベルに応じて前記インバータラッチ３１０をイネーブル/ディスエーブルさせるためのイネーブルトランジスタ部３２０を含む。
【００５６】
そして、センシングノード電圧レベル安定化部３００は、ノードNPOR_２と接地電圧供給端との間に接続されたロード用キャパシタNMOSトランジスタ部３３０をさらに含むことが好ましいが、ロード用キャパシタNMOSトランジスタ部３３０は、初期のノードNPOR_２を安定した「ロー」レベルにさせる。
【００５７】
ロード用キャパシタNMOSトランジスタ部３３０は、図に示されているように、ソース・ドレインがノードNPOR_２に共通接続され、ゲートが接地電圧供給端に接続されたNMOSトランジスタ３３２と、ゲートがノードNPOR_２に接続され、ソース・ドレインが接地電圧供給端に共通接続されたNMOSトランジスタ３３４より実施構成されている。もちろん、二つのキャパシタNMOSトランジスタ３３２、３３４の中いずれか一つのみ用いられても良い。
【００５８】
以下、図５の構成を有するパワーオンリセット回路の動作について詳細に述べる。
【００５９】
センシングノードNPOR_１の信号が「ハイ」となると、ラッチイネーブルトランジスタであるNOSトランジスタNM１がオンされてセンシングノードNPOR_１は「ハイ」となりノードNPOR_２は「ロー」となる。
【００６０】
また、ノードNPOR_１の「ハイ」信号によりNMOSトランジスタNM２もオンされてノードNPOR_３を「ロー」にさせる。ノードNPOR_３が「ロー」であるので、NMOSトランジスタNM３はオフ状態に維持される。
【００６１】
ところが徐々に電源電圧(VCC)が増加すると、プルアップ素子部１２０AのPMOSトランジスタPS１、PS２、PS３及びNMOSトランジスタNS１、NS２を介して流れる電流レベルが増加するようになる。
【００６２】
したがって、プルアップ素子部１２０Aを介して流れる電流とプルダウン素子部１２０BのNMOSトランジスタNM２を介して流れる電流比によりノードNPOR_３の電圧レベルが決定される。
【００６３】
ノードNPOR_３の電圧が一定レベルを越えると、電流シンク１３０のNMOSトランジスタNM３によりセンシングノードNPOR_１の電圧レベルがロー(Low)に変わる。
【００６４】
そうすると、安定化部３００でNMOSトランジスタNM１がオフ状態に変わるので、センシングノードNPOR_１の「ロー」レベルによりノードNPOR_２が「ハイ」にプルアップされるので、センシングノードNPOR_１もそれ以上プルアップさせる電流が遮断される。
【００６５】
一方、電源電圧感知部１００では、NMOSトランジスタNM２がオフ状態に変わるので、ノードNPOR_３はPMOSトランジスタPS１、PS２、PS３により電源電圧(VCC)レベルにプルアップされる。
【００６６】
したがって、NMOSトランジスタNM３がオン状態を維持するので、センシングノードNPOR_１を「ロー」レベルに固定することになる。
【００６７】
初期のノードNPOR_３は、ロード用キャパシタNMOSトランジスタ１４０により「ロー」を維持する。これはNMOSトランジスタNM３を初期にオフさせるためである。
【００６８】
図６は、図５のパワーオンリセット回路図においてプルアップ素子部を変形させた他の実施例を示す。
【００６９】
図６を参照すると、全体回路の構成は、電源電圧感知部１００と、駆動部２００及びセンシングノード電圧レベル安定化部３００とに区分されている。図５と違う点は、電源電圧感知部１００のノードNPOR_３プルアップ素子部１５０を変更したことである。その他の他の構成は図５と同様である。
【００７０】
プルアップ素子部１２０Cは、電源電圧供給端に片側が接続された抵抗R１と、前記抵抗R１の他側に入力端が接続され前記ノードNPOR_３に出力端が接続されたダイオードD１を含み、ダイオードのしきい電圧以下では、ノードNPOR_３に電流がほとんど流れないようにする。
【００７１】
そして、一定電圧以上ではノードNPOR_３を「ハイ」にプルアップさせるが、この時抵抗R１は突然ノードNPOR_３がプルアップされることを防止する。
【００７２】
また、プルアップ素子部１２０Cは、ノードNPOR_３に入力端が接続され電源電圧供給端に出力端が接続されたダイオードD２を含むが、ダイオードD２は、電源電圧がダウンされる時ノードNPOR_３を素早く「ロー」レベルにさせるための素子である。
【００７３】
図７は、本発明(第１及び第２実施例)のパワーオンリセット回路の動作タイミング図である。
【００７４】
T１区間は、パワーオンリセット信号(RESET)の感知区間であって、パワー(POWER)に依存してパワーオンリセット信号(RESET)が上昇する区間であり、区間T２は、パワーオンリセット信号(RESET)が活性化される区間である。区間T３は、パワーアップが完了した区間を示す。
【００７５】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００７６】
【発明の効果】
本発明のパワーオンリセット回路は、RC遅延方法ではない電流感知方法によりパワーオンリセット信号を生成する。
【００７７】
したがって電源電圧上昇推移に関係のないパワーオンリセット信号を生成できるので、パワーオンリセット信号に応答して駆動する半導体素子が正常電圧より低い電圧で駆動されることによって発生する誤りを防止する。
【００７８】
特に、FeRAMコードレジストは、正常電圧より低い電圧で動作する時、FeRAMコードレジストに格納されたデータが誤って読み出されるか、不充分な状態でリストア(Restore)が行なわれてFeRAMコードレジストのフェイルを誘発するようになるが、本発明のパワーオンリセット回路を適用する場合は、このような問題点を解消できる。
【００７９】
また、本発明のパワーオンリセット回路は、パワーオンリセット信号(RESET)が自動にラッチ状態に戻ることによって、パワーオンリセット信号が活性化(論理「０」)される時点近くでのグリッチ発生を抑制/防止するようになる。
【図面の簡単な説明】
【図１】  従来の技術に係るパワーオンリセット回路を示す回路図である。
【図２Ａ】  電圧上昇推移が相対的に速い場合の図１のタイミング図である。
【図２Ｂ】  電圧上昇推移が相対的に遅い場合の図１のタイミングである。
【図３】  本発明のパワーオンリセット回路を概念的に示すブロック構成図である。
【図４】  本発明のパワーオンリセット回路を概念的に示すブロック構成図である。
【図５】  本発明の第１実施例に係るパワーオンリセット回路図である。
【図６】  本発明の第２実施例に係るパワーオンリセット回路図である。
【図７】  本発明(第１及び第２実施例)のパワーオンリセット回路の動作タイミング図である。
【符号の説明】
１００      電源電圧感知部
１１０      プルアップ素子部
１２０      第１プルダウン素子部
１３０      第２プルダウン素子部
１４０      ロード用キャパシタトランジスタ
２００      ラッチ部
２１０      インバータラッチ
２２０      イネーブルトランジスタ部
２３０      ロード用キャパシタトランジスタ部
３００      駆動部
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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