(57)【特許請求の範囲】
【請求項１】
半導体ウエハ上に、格子状に配置したメモリセルと、該メモリセルの情報を読み出すために複数のＭＯＳトランジスタを含んで構成されるセンスアンプとを有する半導体メモリにおいて、
センスアンプを構成する前記複数のＭＯＳトランジスタの内、回路接続が対称となっている同一導電型チャネルの複数のＭＯＳトランジスタ対の、少なくとも一つのＭＯＳトランジスタ対を構成する一組のＭＯＳトランジスタの内の一方のウエルを、他のＭＯＳトランジスタのウエルと電気的に分離した構成とし、さらに、
センスアンプの入力信号をほぼ零とする第１の制御回路と、
センスアンプが待機状態にある時に、第１の制御回路によりセンスアンプの入力信号をほぼ零とした時のセンスアンプのオフセットにより発生する信号を用いて、ＭＯＳトランジスタ対の少なくとも一つの電気的に分離したウエルの電位を、センスアンプのオフセットがほぼ零となるように制御する第２の制御回路と、を設けたことを特徴とする半導体メモリ。
【請求項２】
上記半導体ウエハはＳＯＩウエハである請求項１に記載の半導体メモリ。
【請求項３】
上記第２の制御回路は、センスアンプが活性化された状態にある時、上記ＭＯＳトランジスタ対の少なくとも１つのウエルを、フローティングの状態にする請求項１または請求項２に記載の半導体メモリ。
【請求項４】
上記ウエルの電位を制御する第２の制御回路の出力線に、さらに容量を付加した請求項１〜請求項３のいずれか１項に記載の半導体メモリ。
【請求項５】
上記第１の制御回路は、プリチャージ制御信号により動作するコモンデータ線のプリチャージ回路である請求項１〜４のいずれか１項に記載の半導体メモリ。
【請求項６】
上記第２の制御回路は、差動アンプまたはスイッチ回路で構成される請求項１〜５のいずれか１項に記載の半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリに係り、特にセンスアンプの遅延時間を短縮するのに好適な回路技術に関する。
【０００２】
【従来の技術】
従来から、半導体メモリにおいて、メモリセルから出力される小さな信号を高速に増幅するために、多くのセンスアンプが提案されている。これらの中で特に高速なものの一つとして、１９９８年ＩＳＳＣＣの技術論文ダイジェスト、３６０頁から３６１頁（1998 IEEE International Solid−State Circuits Conference, Digest of Technical Papers, pp.360-361）に開示された回路がある。
【０００３】
図１に、この従来例の回路図を示す。本図で参照符号ＭＣ０，…，ＭＣｎはメモリセルであり、ＭＹＬ，ＭＹＲはビット線選択用のＹスイッチであり、ＹＳ０，…，ＹＳｎはＹスイッチを制御するビット線選択信号である。また、ＣＤＬ，ＣＤＲはコモンデータ線であり、ＭＰＬ，ＭＰＲ，ＭＥはコモンデータ線のプリチャージ回路を構成するトランジスタであり、ＣＤＥはコモンデータ線のプリチャージ制御信号である。また、トランジスタＭ１０からＭ１６で構成される回路が、１段目のサブセンスアンプであり、トランジスタＭ２０からＭ２７で構成される回路が、２段目のサブセンスアンプであり、ＳＣはセンスアンプ活性化信号である。また、ＩＶ０，ＩＶ１はインバータであり、ＳＱはセンスアンプ出力ノードである。
【０００４】
次に図２に示す動作波形（実線）を参照しながら、図１の従来回路の動作を説明する。
【０００５】
まず時刻ｔ０では、プリチャージ制御信号ＣＤＥがロー（Ｌ）レベルであり、コモンデータ線ＣＤＬ，ＣＤＲがプリチャージされて、ハイ（Ｈ）レベルになっている。また、センスアンプ活性化信号ＳＣがＬレベルであり、センスアンプは待機状態になっている。
【０００６】
次に、Ｙスイッチがオンとなり、時刻ｔ４でプリチャージ制御信号ＣＤＥがＨレベルになると、選択されたメモリセルの記憶情報に応じてコモンデータ線ＣＤＬ，ＣＤＲの一方の電位が低下し始める（本例では、ＣＤＬの電位が低下している）。
【０００７】
その後、時刻ｔ６でセンスアンプ活性化信号ＳＣをＨレベルにし、センスアンプを活性化すると、コモンデータ線ＣＤＬ，ＣＤＲの電位に応じて、まずは１段目のサブセンスアンプの出力信号線（以下、単に「出力信号線」と呼ぶ）ＳＱＡＬ，ＳＱＡＲの一方の電位が低下し始める（本例では、出力信号線ＳＱＡＬの電位が低下している）。
【０００８】
この出力信号線ＳＱＡＬとＳＱＡＲの電位差は、さらに２段目のサブセンスアンプで増幅され、インバータＩＶ０，ＩＶ１を介してセンスアンプ出力ノードＳＱに出力される（本例では、時刻ｔ８に出力信号線ＳＱＡＬとＳＱＡＲの電位差が電源電圧ＶＤＤのほぼ半分になるのに対応して、センスアンプ出力ノードＳＱの電位がＬレベルに切り換わっている）。
【０００９】
その後、時刻ｔ１０で再びプリチャージ制御信号ＣＤＥがＬレベルになると、コモンデータ線ＣＤＬ，ＣＤＲがプリチャージされ、Ｈレベルに復帰する。また、センスアンプ活性化信号ＳＣがＬレベルに戻るのに呼応して（時刻ｔ１０）、出力信号線ＳＱＡＬ，ＳＱＡＲがＨレベルに復帰し、センスアンプは再び待機状態になる。
【００１０】
また、これに伴い時刻ｔ１２では、センスアンプ出力ノード（以下、単に「出力ノード」と呼ぶ）ＳＱがＨレベルに復帰する。
【００１１】
その後、次のサイクルが時刻ｔ１４から開始され、１サイクル目と同様の動作が始まる。本例では、２サイクル目に選択されたメモリセルの記憶情報が１サイクル目に選択されたメモリセルの記憶情報と逆の場合を示しており、このため、時刻ｔ１４でプリチャージ制御信号ＣＤＥがＨレベルになると、コモンデータ線ＣＤＲの電位が低下している。
【００１２】
従って、時刻ｔ１６でセンスアンプ活性化信号ＳＣをＨレベルにしてセンスアンプを活性化すると、出力信号線ＳＱＡＲの電位が低下し始める。すなわち、２サイクル目では出力信号線ＳＱＡＬとＳＱＡＲの電位関係が１サイクル目と逆になるので、出力ノードＳＱはＨレベルのままで変化しない。
【００１３】
従って、出力ノードＳＱの電位を入力とする次段の回路は、出力ノードＳＱの電位がＬレベルに変化するか、Ｈレベルのままであるかを検出することにより、選択されたメモリセルの記憶情報を読み出すことができる。
【００１４】
以上述べてきたように、図１の従来回路では、センスアンプを２つのサブセンスアンプで構成し、高速な読み出し動作を実現している。
【００１５】
【発明が解決しようとする課題】
しかしながら、前述した従来のセンスアンプには、センスアンプを構成するトランジスタの特性ばらつき等によるオフセットが存在するため、高速化にも限界があった。以下、このことを説明する。
【００１６】
図１の従来回路において、１段目のサブセンスアンプには必ずオフセットが存在するため、活性化信号ＳＣをＨレベルにしてセンスアンプを活性化した時に、コモンデータ線ＣＤＬ，ＣＤＲの電位差が零であったとしても、出力信号線ＳＱＡＬ，ＳＱＡＲの一方の電位が必ず低下し始める（以下の例では、出力信号線ＳＱＡＬの電位が低下すると仮定する）。
【００１７】
さらにこの時、温度または電源電圧の変動により活性化信号ＳＣによるセンスアンプの活性化のタイミングが通常より早くなった場合の動作波形を、図２に破線で示す。すなわち、活性化信号ＳＣがＨレベルになりセンスアンプが活性化されるタイミングが時刻ｔ６から時刻ｔ２に早くなると、オフセットによって、コモンデータ線ＣＤＬ，ＣＤＲの電位差が零であるにもかかわらず、出力信号線ＳＱＡＬの電位が低下し始める。このため、出力信号線ＳＱＡＬとＳＱＡＲの電位差は２段目のサブセンスアンプで増幅され、インバータＩＶ０，ＩＶ１を介して出力ノードＳＱに出力される。
【００１８】
すなわち、本例では、時刻ｔ４に出力信号線ＳＱＡＬとＳＱＡＲの電位差が電源電圧ＶＤＤのほぼ半分になるのに対応して、出力ノードＳＱがＬレベルに切り換わっている。従って本例の場合、１サイクル目だけに着目すると、活性化信号ＳＣによるセンスアンプの活性化のタイミングが早くなると、出力ノードＳＱが早く切り換わり、高速化されたようにみえる。
【００１９】
しかし、問題は２サイクル目に発生する。すなわち、２サイクル目に活性化信号ＳＣがＨレベルになりセンスアンプが活性化されるタイミングが時刻ｔ１６から時刻ｔ１２に早くなると、１サイクル目と同様にオフセットによって、コモンデータ線ＣＤＬ，ＣＤＲの電位差が零であるにもかかわらず、出力信号線ＳＱＡＬの電位が低下し始める。このため、出力信号線ＳＱＡＬとＳＱＡＲの電位差は２段目のサブセンスアンプで増幅され、インバータＩＶ０，ＩＶ１を介して出力ノードＳＱに出力される。すなわち、本例では、時刻ｔ１４に出力信号線ＳＱＡＬとＳＱＡＲの電位差が電源電圧のほぼ半分になるのに対応して、出力ノードＳＱがＬレベルに切り換わってしまう。従って、出力ノードＳＱがＬレベルに変化するか、Ｈレベルのままであるかを検出する次段の回路が誤動作してしまう。
【００２０】
以上のことから、センスアンプを高速化するには、センスアンプの活性化のタイミングを早くした方がよいことがわかるが、あまり早くし過ぎると、本例で示したように、温度または電源電圧の変動により誤動作を引き起こしてしまう。すなわち、従来回路では、センスアンプを構成するトランジスタの特性ばらつき等によるオフセットが存在するため、高速化にも限界があった。
【００２１】
そこで、本発明の目的は、センスアンプを構成するトランジスタに特性ばらつき等があっても、センスアンプの活性化のタイミングを早くして高速化が図れるセンスアンプを有する半導体メモリを提供することにある。
【００２２】
【課題を解決するための手段】
上記目的は、半導体ウエハ上に、格子状に配置したメモリセルと、該メモリセルの情報を読み出すために複数のＭＯＳトランジスタを含んで構成されるセンスアンプとを有する半導体メモリにおいて、
センスアンプを構成する前記複数のＭＯＳトランジスタの内、回路接続が対称となっている同一導電型チャネルの複数のペアのＭＯＳトランジスタ（以下、ＭＯＳトランジスタ対と呼ぶ）の、少なくとも一つのＭＯＳトランジスタ対を構成する一組のＭＯＳトランジスタの内の一方のウエルを、他のＭＯＳトランジスタのウエルと電気的に分離した構成とし、さらに、
センスアンプの入力信号を零（ここで零とは、センスアンプを構成するトランジスタの特性ばらつき等によるオフセットが無いとした場合に、センスアンプが入力信号として検知しないレベル、もしくはセンスアンプの出力を変化させないレベルの入力電圧を言い、完全に零だけに限定するするものではない。以下、同様である。）とする第１の制御回路と、
センスアンプが待機状態にある時に、第１の制御回路によりセンスアンプの入力信号を零とし、この時センスアンプのオフセットにより発生する信号を用いて、ＭＯＳトランジスタ対の少なくとも一つの電気的に分離したウエルの電位を、センスアンプのオフセットがほぼ零となるように制御する第２の制御回路と、を設けることにより達成される。
【００２３】
また、上記半導体メモリをＳＯＩ（Silicon On Insulator）ウエハ上に形成すると、さらに高速化できる。
【００２４】
また、上記第２の制御回路は、センスアンプが活性化された状態にある時、上記ＭＯＳトランジスタの少なくとも１つのウエルを、ほぼフローティングの状態となるように構成すると、さらに高速化できる。
【００２５】
また、上記ウエルの電位を制御する第２の制御回路の出力線に、容量を付加すると、さらに高速化できる。
【００２６】
また、上記第１の制御回路は、プリチャージ制御信号により動作するコモンデータ線のプリチャージ回路を用いることができる。
【００２７】
また、上記第２の制御回路は、差動アンプまたはスイッチ回路で構成すれば好適である。
【００２８】
【発明の実施の形態】
以下、本発明に係る半導体メモリの好適な実施形態について説明する。図３は本発明に係る半導体メモリの一実施の形態例を示す要部の回路ブロック図であり、本発明の基本概念を示している。また、図４は本実施の形態例における動作波形の一例を示すタイミングチャートである。なお、図３において、図１に示した従来例と同じ構成部分には同じ参照符号を付してある。また、後述する実施例の各図においても同様である。
【００２９】
図３では、半導体ウエハ上に格子状に配置したメモリセルＭＣ０〜ＭＣｎと、メモリセルの情報を読み出すセンスアンプＳＡとを有する半導体メモリにおいて、上記センスアンプＳＡを複数のＭＯＳトランジスタＭＮ，ＭＰを含んで構成している。なお、ここでＭＮはＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタ、ＭＰはＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタである。
【００３０】
このセンスアンプを構成する複数のＭＯＳトランジスタの内、回路接続が対称となっている同一導電型チャネルの少なくとも一つのＭＯＳトランジスタ対を構成する一組のＭＯＳトランジスタＭＮ（又はＭＰ）の一方のウエルを、他のＭＯＳトランジスタのウエルと電気的に分離するように形成する。
【００３１】
そして、センスアンプＳＡが待機状態にある時にセンスアンプＳＡの入力信号を零とする第１の制御回路ＣＤＥＣを設け、この第１の制御回路ＣＤＥＣによりセンスアンプＳＡの入力信号を零とした時、センスアンプのオフセットにより発生する出力信号線ＳＱＡＬ（又はＳＱＡＲ）の電位を用いて、上記ＭＯＳトランジスタＭＮ（又はＭＰ）のウエル電位を、センスアンプＳＡのオフセットがほぼ零となるように制御する第２の制御回路ＦＣを設けている。
【００３２】
このようにすると、センスアンプを構成するトランジスタに特性ばらつき等があっても、センスアンプＳＡのオフセットがほぼ零となるので、センスアンプの活性化のタイミングを早くでき、センスアンプを高速化できる。
【００３３】
以下、このことを、図４に示す動作波形を参照しながら説明する。まず実線で示したように、センスアンプ活性化信号ＳＣがＨレベルになりセンスアンプＳＡが活性化される時刻がｔ６，ｔ１６の場合は、図２に示した従来例と全く同じ動作になる。図４に示した動作波形と図２に示した従来例の動作波形とが異なるのは、破線で示したように、温度または電源電圧の変動により活性化信号ＳＣによるセンスアンプの活性化のタイミングが通常より早くなった場合である。
【００３４】
すなわち、活性化信号ＳＣがＨレベルになりセンスアンプＳＡが活性化されるタイミングが時刻ｔ６から時刻ｔ２に、または時刻ｔ１６から時刻ｔ１２に早くなると、図２の従来例の場合、オフセットによって、コモンデータ線ＣＤＬ，ＣＤＲの電位差が零であるにもかかわらず、出力信号線ＳＱＡＬの電位が低下し始める。
【００３５】
しかし、図４に示した本実施の形態例の場合は、センスアンプＳＡが待機状態にある時（本例では時刻ｔ０からｔ２の期間、または時刻ｔ１０からｔ１２の期間）、センスアンプのオフセットにより発生する出力信号線ＳＱＡＬ（又はＳＱＡＲ）の電位を用いて、ＭＯＳトランジスタＭＮ（又はＭＰ）のウエル電位を第２の制御回路ＦＣによりフィードバック制御し、ＭＯＳトランジスタＭＮ（又はＭＰ）の特性を変化させることにより、センスアンプＳＡのオフセットがほぼ零となるようにしている（ただし図４では、フィードバック制御が完了した後の波形を示しているので、出力信号線ＳＱＡＬ（及びＳＱＡＲ）にはオフセットによる信号が発生していない）。
【００３６】
このため、センスアンプ活性化信号ＳＣが時刻ｔ２または時刻ｔ１２にＨレベルになっても、出力信号線ＳＱＡＬの電位が図２に示した従来例ほど大きく低下しない。従って、図２の従来例で問題になった２サイクル目に着目すると、時刻ｔ１２に活性化信号ＳＣがＨレベルになった後、出力信号線ＳＱＡＬの電位は多少低下するものの、出力信号線ＳＱＡＬとＳＱＡＲの電位差が電源電圧の半分に達っする前に、逆に出力信号線ＳＱＡＲの電位が低下し始め（時刻ｔ１６）、その後出力信号線ＳＱＡＬの電位も上昇し始める（時刻ｔ１８）。このため、図２のようにセンスアンプＳＡの出力ノードＳＱがＬレベルに切り換わるという誤動作が発生しない。
【００３７】
以上述べてきたように、本実施の形態例の半導体メモリでは、センスアンプを構成するトランジスタに特性ばらつき等があっても、センスアンプのオフセットをほぼ零にできるので、センスアンプの活性化のタイミングを早くしても、温度または電源電圧の変動により誤動作が発生しない。従って、センスアンプの活性化のタイミングを早くして、センスアンプを高速化することができるので、高速な半導体メモリを実現できる。
【００３８】
なお、上記の実施の形態例では、一つのＭＯＳトランジスタ対を構成する一組のＭＯＳトランジスのいずれか一つのＭＯＳトランジスタＭＮ又はＭＰのウエル電位を第２の制御回路ＦＣにより制御する例を述べたが、それぞれのウエルを電気的に分離した、ＮＭＯＳトランジスタＭＮからなるＭＯＳトランジスタ対と、ＰＭＯＳトランジスタＭＰからなるＭＯＳトランジスタ対が少なくとも一組ずつある場合には、上記のようにいずれか一つのＭＯＳトランジスタＭＮまたはＭＰのウエルを第２制御回路ＦＣにより制御しても良いし、図３に破線で示したように、それぞれの組の両方のウエルを第２制御回路ＦＣにより制御しても良い。或いは、それぞれの組の片方のウエルを第２制御回路ＦＣにより制御しても良い。また、第２制御回路ＦＣへの入力信号は、サブセンスアンプの出力信号線ＳＱＡＬまたはＳＱＡＲの一方の電位を入力としても良いし、差動入力とする場合は両方でも良い。更に、サブセンスアンプの出力信号線ＳＱＡＬ，ＳＱＡＲの電位を入力する代りに、センスアンプの出力ノードＳＱ、及び／又は、反転出力ノードの／ＳＱ（ここで、ＳＱの前の斜線“／”は、反転を意味する「バー」記号の代用である）の電位を入力しても良い。
【００３９】
【実施例】
次に、本発明に係る半導体メモリの具体的な実施例につき、添付図面を参照しながら以下詳細に説明する。
【００４０】
＜実施例１＞
図５は、本発明の第１の実施例を示す半導体メモリの要部の回路図である。本図は図３に示した回路をさらに具体化した例を示すものであり、図３の各回路をＣＭＯＳ回路で構成した例を示している。
【００４１】
図５に示したセンスアンプは、従来例の図１に示した回路と同様、ＭＯＳトランジスタＭ１０からＭ１６で構成される１段目のサブセンスアンプと、ＭＯＳトランジスタＭ２０からＭ２７で構成される２段目のサブセンスアンプとを含んでいる。さらに、このセンスアンプ内の回路接続が対称となっているＭＯＳトランジスタ対Ｍ１０，Ｍ１１とＭＯＳトランジスタ対Ｍ１４，Ｍ１５の各ウエルを、他のＭＯＳトランジスタのウエルと電気的に分離している。また、センスアンプが待機状態にある時、ＭＯＳトランジスタＭＰＬ，ＭＰＲ，ＭＥで構成される第１の制御回路によりセンスアンプの入力信号を零にしている。さらに、この時センスアンプのオフセットにより発生する出力信号線ＳＱＡＬ，ＳＱＡＲの電位を用いて、上記ＭＯＳトランジスタ対Ｍ１０、Ｍ１１とＭ１４，Ｍ１５の各ウエル電位をＭＯＳトランジスタＭ４０からＭ４５で構成される第２の制御回路によりフィードバック制御し、センスアンプのオフセットがほぼ零となるようにしている。すなわち、出力信号線ＳＱＡＬ，ＳＱＡＲの電位を入力とする第２の制御回路の出力線ＷＬＲとＷＬＬの電位を、それぞれＭＯＳトランジスタＭ１０，Ｍ１５とＭ１１，Ｍ１４の各ウエルに印加している。
【００４２】
このようにすると、センスアンプを構成するトランジスタに特性ばらつき等があっても、センスアンプのオフセットがほぼ零となるので、センスアンプの活性化のタイミングを早くでき、センスアンプを高速化できる。
【００４３】
以下、このことを、図６に示す動作波形を参照しながら説明する。まず、実線で示したように、センスアンプ活性化信号ＳＣがＨレベルになり、センスアンプが活性化される時刻がｔ６，ｔ１６の場合は、図２に示した従来例と全く同じ動作になる。
【００４４】
図６に示した動作波形と図２に示した従来例の動作波形とが異なるのは、破線で示したように、温度または電源電圧の変動により活性化信号ＳＣによるセンスアンプの活性化のタイミングが通常より早くなった場合である。すなわち、活性化信号ＳＣがＨレベルになり、センスアンプが活性化されるタイミングが時刻ｔ６から時刻ｔ２に、または時刻ｔ１６から時刻ｔ１２に早くなると、図２に示した従来例の場合、オフセットによって、コモンデータ線ＣＤＬ，ＣＤＲの電位差が零であるにもかかわらず、出力信号線ＳＱＡＬの電位が低下し始める。
【００４５】
これに対して、図６に示した本実施例の場合は、センスアンプが待機状態にある時（本実施例では、時刻ｔ０からｔ２の期間、または時刻ｔ１０からｔ１２の期間）、センスアンプのオフセットにより発生する出力信号線ＳＱＡＬ，ＳＱＡＲの電位を用いて、ＭＯＳトランジスタ対Ｍ１０，Ｍ１１とＭＯＳトランジスタ対Ｍ１４，Ｍ１５の各ウエルの電位をＭＯＳトランジスタＭ４０からＭ４５で構成される第２の制御回路によりフィードバック制御して、ＭＯＳトランジスタ対Ｍ１０，Ｍ１１とＭ１４，Ｍ１５の特性を変化させることにより、センスアンプのオフセットがほぼ零となるようにしている。
【００４６】
以下、このことを、さらに詳しく説明する。図５に示した回路では、従来例の図１で示したＭＯＳトランジスタＭ１２，Ｍ１３が取り除かれ、ＭＯＳトランジスタＭ１７が新たに付加されている。このため、活性化信号ＳＣがＬレベルでセンスアンプが待機状態にある時も、１段目のサブセンスアンプのオフセットにより出力信号線ＳＱＡＬ，ＳＱＡＲに電位が発生する。例えば、ＭＯＳトランジスタＭ１０，Ｍ１５のしきい電圧がＭＯＳトランジスタＭ１１，Ｍ１４のしきい電圧より大きい場合は、出力信号線ＳＱＡＬの電位が低下する。
【００４７】
一方、活性化信号ＳＣ（コモンデータ線のプリチャージ制御信号ＣＤＥを用いても良い）がＬレベルの時、ＭＯＳトランジスタＭ４４，Ｍ４５がオンし、ＭＯＳトランジスタＭ４０からＭ４３で構成される差動アンプが活性化されているので、出力信号線ＳＱＡＬ，ＳＱＡＲの電位差が増幅され、センスアンプのオフセットがほぼ零となるように、ＭＯＳトランジスタ対Ｍ１０，Ｍ１１とＭ１４，Ｍ１５の各ウエルの電位が制御される。
【００４８】
例えば、出力信号線ＳＱＡＬの電位が低い場合は、ＭＯＳトランジスタＭ１０，Ｍ１５のウエルに印加する第２の制御回路の出力線ＷＬＲの電位が高くなる。通常、ＮＭＯＳ（ＰＭＯＳ）トランジスタのウエルの電位が高く（低く）なると、しきい電圧が減少（増加（絶対値は減少））するので、この場合はＭＯＳトランジスタＭ１０，Ｍ１５のしきい電圧が減少する。すなわち、センスアンプのオフセットが減少するように動作し、出力信号線ＳＱＡＬの電位が上昇する。この動作は、出力信号線ＳＱＡＬとＳＱＡＲとの間に電位差がある限り繰り返され、最終的には、センスアンプのオフセットがほぼ零となる。
【００４９】
さて、図６の動作波形の説明に戻ると、図５に示した回路ではセンスアンプのオフセットがほぼ零となるように制御しているので、活性化信号ＳＣが時刻ｔ２または時刻ｔ１２にＨレベルになっても、出力信号線ＳＱＡＬの電位が図２に示した従来例ほど大きく低下しない。従って、図２で問題になった２サイクル目に着目すると、時刻ｔ１２に活性化信号ＳＣがＨレベルになった後、出力信号線ＳＱＡＬの電位は多少低下するものの、出力信号線ＳＱＡＬとＳＱＡＲの電位差が電源電圧ＶＤＤの半分に達っする前に、逆に出力信号線ＳＱＡＲの電位が低下し始め、また出力信号線ＳＱＡＬの電位も上昇し始める（時刻ｔ１６）。このため、従来例の図２で示したようにセンスアンプ出力ノードＳＱがＬレベルに切り換わるという誤動作が発生しない。
【００５０】
以上述べてきたように、本実施例では、センスアンプを構成するＭＯＳトランジスタに特性ばらつき等があっても、センスアンプのオフセットをほぼ零にできるので、センスアンプの活性化のタイミングを早くしても、温度または電源電圧の変動により誤動作が発生しない。従って、センスアンプの活性化のタイミングを早くし、センスアンプを高速化することができる。
【００５１】
また、本実施例のセンスアンプをＳＯＩウエハ上に形成すると、通常の単結晶シリコンウエハ上に形成する場合に比べて、上記ＭＯＳトランジスタのウエルに寄生する容量を低減できるので、ウエル電位の制御を高速に行え、センスアンプをさらに高速化できる。
【００５２】
また、図５では、活性化信号ＳＣがＨレベルになりセンスアンプが活性化されると、ＭＯＳトランジスタＭ４４，Ｍ４５がオフし、ＭＯＳトランジスタＭ４０からＭ４３で構成される差動アンプが非活性となる。従って、ＭＯＳトランジスタ対Ｍ１０，Ｍ１１とＭ１４，Ｍ１５の各ウエルが、ほぼフローティングの状態になる。このため、ＭＯＳトランジスタＭ１０，Ｍ１１，Ｍ１４，Ｍ１５の寄生容量と直列に、各ウエルと基板間の容量が接続されることになり、等価的に寄生容量を低減できる。
【００５３】
従って、例えば図６に破線で示したように、出力信号線ＳＱＡＬの電位の低下が時刻ｔ６以降に加速されるため、出力信号線ＳＱＡＬとＳＱＡＲの電位差が電源電圧の半分に達っする時間が早くなり、出力ノードＳＱがＬレベルに切り換わる時間が時刻ｔ８から時刻ｔ７に早くなる。すなわち、このように、センスアンプが活性化された状態にある時、上記ＭＯＳトランジスタのウエルを、ほぼフローティングの状態にすると、センスアンプをさらに高速化できる。
【００５４】
また、図５に破線で示したように、上記ＭＯＳトランジスタＭ１１，Ｍ１０，Ｍ１４，Ｍ１５の各ウエルに接続される第２制御回路の出力線ＷＬＬ，ＷＬＲ（ウエルノード）に容量ＣＷＬＬ，ＣＷＬＲを付加すると、第２制御回路から上記ＭＯＳトランジスタのウエルへのフィードバック信号の位相を最適な値に設定できるので、センスアンプをさらに高速化できる。
【００５５】
＜実施例２＞
図７は、本発明の第２の実施例を示す半導体メモリの要部の回路図である。本図は図３に示した回路をさらに具体化した別の例であり、前記実施例と同様に図３の各回路をＣＭＯＳ回路で構成している。すなわち、本実施例でも図３及び図５に示した回路と同様、センスアンプが待機状態にある時、センスアンプの入力信号を零とし、この時センスアンプのオフセットにより発生する信号を用いて、センスアンプを構成するＭＯＳトランジスタのウエル電位をフィードバック制御し、センスアンプのオフセットがほぼ零となるようにしている。
【００５６】
本実施例が図５と大きく異なる点は、センスアンプのオフセットにより発生する信号を用いて、センスアンプを構成するＭＯＳトランジスタのウエル電位を制御する第２の制御回路の構成である。従って以下では、この異なる点を中心にして本実施例の回路の動作を説明する
図７に示した本実施例の回路では、センスアンプが待機状態にある時、１段目のサブセンスアンプのオフセットにより発生する出力信号線ＳＱＡＬ，ＳＱＡＲの電位をさらに２段目のサブセンスアンプに入力し、ＭＯＳトランジスタ対Ｍ１０，Ｍ１１とＭ１４，Ｍ１５の各ウエル電位をＭＯＳトランジスタＭ３０からＭ３７で構成される第２の制御回路によりフィードバック制御し、ＭＯＳトランジスタ対Ｍ１０，Ｍ１１とＭ１４，Ｍ１５の特性を変化させることにより、センスアンプのオフセットがほぼ零となるようにしている。すなわち、出力信号線ＳＱＡＬとＳＱＡＲの電位を２段目のサブセンスアンプを介して入力する第２の制御回路の出力線ＷＬＬとＷＬＲの電位を、それぞれＭＯＳトランジスタＭ１１，Ｍ１４とＭ１０，Ｍ１５の各ウエルに印加している。
【００５７】
以下、このことを、さらに詳しく説明する。図７に示した回路では前記実施例の図５の回路と同様、図１のＭＯＳトラジンスタＭ１２，Ｍ１３が取り除かれ、ＭＯＳトランジスタＭ１７が新たに付加されている。このため、活性化信号ＳＣがＬレベルでセンスアンプが待機状態にある時も、１段目のサブセンスアンプのオフセットにより出力信号線ＳＱＡＬ，ＳＱＡＲに信号が発生する。例えば、ＭＯＳトランジスタＭ１０，Ｍ１５のしきい電圧がＭＯＳトランジスタＭ１１，Ｍ１４のしきい電圧より大きい場合は、出力信号線ＳＱＡＬの電位が低下する。
【００５８】
図７ではさらに、２段目のサブセンスアンプにＭＯＳトランジスタＭ２８が新たに付加されている。このＭＯＳトランジスタＭ２８を設けたことにより、活性化信号ＳＣがＬレベルでセンスアンプが待機状態にある時でも、出力信号線ＳＱＡＬ，ＳＱＡＲの信号は増幅され、ＭＯＳトランジスタＭ２０，Ｍ２１を介して、ＭＯＳトランジスタＭ３０からＭ３７で構成される第２の制御回路に入力される。この第２の制御回路は、入力された信号に基づいて、センスアンプのオフセットがほぼ零となるように、ＭＯＳトランジスタ対Ｍ１０，Ｍ１１とＭ１４，Ｍ１５の各ウエルの電位を制御する。
【００５９】
例えば、出力信号線ＳＱＡＬの電位が低い場合は、ＭＯＳトランジスタＭ２０を介して電流信号が出力されないので、カレントミラー回路を構成するＭＯＳトランジスタＭ３０，Ｍ３２及び負荷回路を構成するＭＯＳトランジスタＭ３４にも電流が流れず、ＭＯＳトランジスタＭ１１，Ｍ１４の各ウエルに印加される第２制御回路の出力線ＷＬＬの電位は低電位となる。
【００６０】
一方、ＭＯＳトランジスタＭ２１からは電流信号が出力されるので、カレントミラー回路を構成するＭＯＳトランジスタＭ３１，Ｍ３３と負荷回路を構成するＭＯＳトランジスタＭ３５に電流が流れ、ＭＯＳトランジスタＭ１０，Ｍ１５の各ウエルに印加される第２制御回路の出力線ＷＬＲの電位は高電位となる。従って、ＭＯＳトランジスタＭ１０，Ｍ１５のしきい電圧が減少し、センスアンプのオフセットがほぼ零となる。
【００６１】
なお、本実施例の図７に示したＭＯＳトランジスタＭ３６，Ｍ３７は、２段目のサブセンスアンプが活性化された状態から待機状態に切り換わる際に、ＭＯＳトランジスタＭ２４，Ｍ２５のドレインノードを充電するための電流により、ウエルに接続される第２制御回路の出力線ＷＬＬ，ＷＬＲの電位が上昇するのを防止するために付加している。
【００６２】
以上述べてきたように、図７に示した回路構成でも、センスアンプのオフセットがほぼ零となるように制御しているので、従来例の図２で問題になった２サイクル目に出力ノードＳＱがＬレベルに切り換わるという誤動作が発生しない。従って、センスアンプの活性化のタイミングを早くし、センスアンプを高速化することができる。
【００６３】
また、前記第１の実施例と同様、上記センスアンプをＳＯＩウエハ上に形成すると、ＭＯＳトランジスタのウエルに寄生する容量を低減できるので、さらに高速化できる。
【００６４】
また、上記センスアンプが活性化された状態にある時、上記ＭＯＳトランジスタＭ１０，Ｍ１１，Ｍ１４，Ｍ１５の各ウエルに接続される第２制御回路の出力線ＷＬＬ，ＷＬＲ（ウエルノード）の少なくとも１つのウエルノードを、ほぼフローティングの状態にすると、ウエルと基板間の容量が接続されることになり、等価的に寄生容量を低減できるので、さらに高速化できる。
【００６５】
また、図７に破線で示したように、ウエルノードに容量ＣＷＬＬ，ＣＷＬＲを付加すると、フィードバック信号の位相を最適な値に設定できるので、センスアンプをさらに高速化できる。
【００６６】
＜実施例３＞
図８は、本発明の第３の実施例を示す半導体メモリの要部の回路図である。本図は図３に示した回路をさらに具体化したまた別の例を示すものであり、図３の各回路をＣＭＯＳ回路で構成している。
【００６７】
本実施例のセンスアンプは、ＭＯＳトランジスタＭ１０，Ｍ１１，Ｍ１４，Ｍ１５，Ｍ１６で構成されるラッチ形サブセンスアンプを含んでおり、さらに、このラッチ形サブセンスアンプ内のＭＯＳトランジスタ対Ｍ１４，Ｍ１５の各ウエルを他のＭＯＳトランジスタのウエルと電気的に分離している。また、本実施例のセンスアンプは、反転出力ノード／ＳＱも取り出す構成としているので、出力ノードＳＱとのタイミングを合わせるためにインバータＩＶ２０，ＩＶ２１が追加されている。
【００６８】
センスアンプが待機状態にある時、ＭＯＳトランジスタＭＰＬ，ＭＰＲ，ＭＥで構成される第１の制御回路によりセンスアンプの入力信号を零にしている。さらにこの時、センスアンプのオフセットにより発生するサブセンスアンプの出力信号線ＳＱＡＬ，ＳＱＡＲの信号を用いて、上記ＭＯＳトランジスタ対Ｍ１４，Ｍ１５のウエル電位をＭＯＳトランジスタＭ４０からＭ４５で構成される第２の制御回路によりフィードバック制御し、センスアンプのオフセットがほぼ零となるように制御している。すなわち、出力信号線ＳＱＡＬとＳＱＡＲの電位を入力とする第２の制御回路の出力線ＷＬＲとＷＬＬの電位を、ＭＯＳトランジスタＭ１５とＭ１４のウエルにそれぞれ印加している。
【００６９】
このようにすると、センスアンプを構成するＭＯＳトランジスタに特性ばらつき等があっても、センスアンプのオフセットがほぼ零となるので、センスアンプの活性化のタイミングを早くでき、センスアンプを高速化できる。
【００７０】
以下、このことを、さらに詳しく説明する。図８に示した本実施例の回路では、通常のラッチ形サブセンスアンプにＭＯＳトランジスタＭ１７が新たに付加されている。このＭＯＳトランジスタＭ１７により、活性化信号ＳＣがＬレベルでセンスアンプが待機状態にある時でも、ラッチ形サブセンスアンプのオフセットにより出力信号線ＳＱＡＬ，ＳＱＡＲに信号が発生する。
【００７１】
例えば、ＭＯＳトランジスタＭ１５のしきい電圧がＭＯＳトランジスタＭ１４のしきい電圧よりも大きい場合は、出力信号線ＳＱＡＬの電位が低下する。一方、活性化信号ＳＣ（コモンデータ線のプリチャージ制御信号ＣＤＥを用いても良い）がＬレベルの時、第２制御回路を構成するＭＯＳトランジスタＭ４４，Ｍ４５がオンし、ＭＯＳトランジスタＭ４０からＭ４３で構成される差動アンプが活性化されているので、出力信号線ＳＱＡＬ，ＳＱＡＲの電位差が増幅され、センスアンプのオフセットがほぼ零となるように、第２制御回路の出力線ＷＬＬ，ＷＬＲの電位を、ＭＯＳトランジスタ対Ｍ１４，Ｍ１５の各ウエルに印加することにより制御される。
【００７２】
例えば、出力信号線ＳＱＡＬの電位が低い場合は、ＭＯＳトランジスタＭ１５のウエルに印加される第２制御回路の出力線ＷＬＲの電位が高くなり、ＭＯＳトランジスタＭ１５のしきい電圧が減少する。すなわち、センスアンプのオフセットが減少するように動作し、最終的にはセンスアンプのオフセットがほぼ零となる。従って、センスアンプの活性化のタイミングを早くし、センスアンプを高速化することができる。
【００７３】
また、本実施例でも、上記センスアンプをＳＯＩウエハ上に形成すると、上記ＭＯＳトランジスタのウエルに寄生する容量を低減できるので、さらに高速化できる。
【００７４】
また、本実施例のようにセンスアンプが活性化された状態にある時、ＭＯＳトランジスタＭ１４，Ｍ１５の各ウエルに印加される第２制御回路の出力線ＷＬＬ，ＷＬＲ（ウエルノード）の少なくとも１つのウエルノードを、ほぼフローティングの状態にすると、上記ＭＯＳトランジスタの寄生容量と直列に、ウエルと基板間の容量が接続されることになり、等価的に寄生容量を低減できるので、さらに高速化できる。
【００７５】
また、図８に破線で示したように、ウエルノードに容量ＣＷＬＬ，ＣＷＬＲを付加すると、フィードバック信号の位相を最適な値に設定できるので、さらに高速化できる。
【００７６】
＜実施例４＞
図９は、本発明の第４の実施例を示す半導体メモリの要部の回路図である。本図は図３に示した回路をさらに具体化したまた別の例であり、図３の各回路をＣＭＯＳ回路で構成している。
【００７７】
本実施例のセンスアンプは、図９に示すように、ＭＯＳトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１６，Ｍ１７，Ｍ１８，Ｍ２１，Ｍ２２，Ｍ２３で構成されるラッチ形サブセンスアンプを含んでいる。さらに、このラッチ形サブセンスアンプ内のＭＯＳトランジスタ対Ｍ１０，Ｍ１１とＭ１２，Ｍ１３の各ウエルを他のＭＯＳトランジスタのウエルと電気的に分離している。
【００７８】
センスアンプが待機状態にある時、ＭＯＳトランジスタＭＰＬ，ＭＰＲ，ＭＥ及びＭＱＬ，ＭＱＲ，ＭＦで構成される第１の制御回路によりセンスアンプの入力信号をほぼ零にしている。さらにこの時、センスアンプのオフセットにより発生する信号線ＳＳＬ，ＳＳＲ及びＳＴＬ，ＳＴＲの電位を用いて、上記ＭＯＳトランジスタ対Ｍ１２，Ｍ１３及びＭ１０，Ｍ１１の各ウエル電位をＭＯＳトランジスタＭ４０からＭ４５及びＭ４６からＭ５１で構成される第２の制御回路により制御し、センスアンプのオフセットがほぼ零となるようにフィードバック制御している。
【００７９】
すなわち、信号線ＳＳＬとＳＳＲの電位を入力とするＭＯＳトランジスタＭ４０〜Ｍ４５で構成される差動アンプＡの出力線ＷＬＬとＷＬＲの電位を、ＭＯＳトランジスタ対Ｍ１２とＭ１３のウエルにそれぞれ印加し、信号線ＳＴＬとＳＴＲの電位を入力とするＭＯＳトランジスタＭ４６〜Ｍ５１で構成される差動アンプＢの出力線ＷＭＬとＷＭＲの電位を、ＭＯＳトランジスタ対Ｍ１０とＭ１１のウエルにそれぞれ印加している。
【００８０】
このようにすると、センスアンプを構成するＭＯＳトランジスタに特性ばらつき等があっても、センスアンプのオフセットがほぼ零となるので、センスアンプの活性化のタイミングを早くでき、センスアンプを高速化できる。
【００８１】
以下、このことを、さらに詳しく説明する。図９に示した本実施例の回路では、ラッチ形サブセンスアンプにＭＯＳトランジスタＭ１４，Ｍ１５，Ｍ１９，Ｍ２０が新たに付加されている。これらのＭＯＳトランジスタＭ１４，Ｍ１５，Ｍ１９，Ｍ２０により、活性化信号ＳＣがＬレベルでセンスアンプが待機状態にある時でも、ラッチ形サブセンスアンプのオフセットにより信号線ＳＳＬ，ＳＳＲ及びＳＴＬ，ＳＴＲに信号が発生する。
【００８２】
例えば、ＭＯＳトランジスタＭ１２のしきい電圧がＭＯＳトランジスタＭ１３のしきい電圧よりも大きく、ＭＯＳトランジスタＭ１０のしきい電圧がＭＯＳトランジスタＭ１１のしきい電圧よりも小さい（絶対値は大きい）場合は、信号線ＳＳＬの電位が低下し、ＭＯＳトランジスタＭ１０はＰＭＯＳなので、信号線ＳＴＬの電位が上昇する。
【００８３】
一方、コモンデータ線のプリチャージ制御信号ＣＤＥがＬレベルの時、ＭＯＳトランジスタＭ４４，Ｍ４５及びＭ５０，Ｍ５１がオンし、ＭＯＳトランジスタＭ４０からＭ４３及びＭ４６からＭ４９でそれぞれ構成される差動アンプＡ，Ｂが活性化されている。この差動アンプＡ，Ｂにより、信号線ＳＳＬ，ＳＳＲ及びＳＴＬ，ＳＴＲの電位差が増幅され、センスアンプのオフセットがほぼ零となるように、ＭＯＳトランジスタ対Ｍ１２，Ｍ１３及びＭ１０，Ｍ１１の各ウエル電位が制御される。
【００８４】
例えば、信号線ＳＳＬの電位が低い場合は、差動アンプＡの出力線ＷＬＬの電位が印加されることによりＭＯＳトランジスタＭ１２のウエルの電位が高くなり、ＭＯＳトランジスタＭ１２のしきい電圧が減少する。また、信号線ＳＴＬの電位が高い場合は、差動アンプＢの出力線ＷＭＬの電位が印加されることによりＭＯＳトランジスタＭ１０のウエルの電位が低くなり、ＰＭＯＳトランジスタＭ１０のしきい電圧が増加（絶対値は減少）する。すなわち、センスアンプのオフセットが減少するように動作し、最終的にはセンスアンプのオフセットがほぼ零となる。従って、センスアンプの活性化のタイミングを早くし、センスアンプを高速化することができる。
【００８５】
また、本実施例でも、センスアンプをＳＯＩウエハ上に形成すると、ＭＯＳトランジスタのウエルに寄生する容量を低減できるので、さらに高速化できる。
【００８６】
また、本実施例のようにセンスアンプが活性化された状態にある時、上記ＭＯＳトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３の各ウエルに接続される第２制御回路の出力線ＷＬＬ，ＷＬＲ，ＷＭＬ，ＷＭＲ（ウエルノード）の少なくとも１つのウエルノードを、ほぼフローティングの状態にすると、上記ＭＯＳトランジスタの寄生容量と直列に、ウエルと基板間の容量が接続されることになり、等価的に寄生容量を低減できるので、さらに高速化できる。
【００８７】
また、図９に破線で示したように、ウエルノードに容量ＣＷＬＬ，ＣＷＬＲ，ＣＷＭＬ，ＣＷＭＲを付加すると、フィードバック信号の位相を最適な値に設定できるので、さらに高速化できる。
【００８８】
＜実施例５＞
図１０は、本発明の第５の実施例を示す半導体メモリの要部の回路図である。本実施例が実施例４で示した図９の回路構成と異なる点は、以下の通りである。すなわち、図９では、第２の制御回路をＭＯＳトランジスタＭ４０〜Ｍ４５及びＭ４６〜Ｍ５１からなる差動アンプＡ及びＢで構成していたのに対し、図１０で示した本実施例の回路では、第２の制御回路を、ＭＯＳトランジスタＭ４０〜Ｍ４３及びＭ４４〜Ｍ４７からなるスイッチＡ及びＢで構成している点である。
【００８９】
従って、本実施例においても、上記実施例４と同様の議論が成立する。すなわち、センスアンプのオフセットを低減できるので、センスアンプの活性化のタイミングを早くし、センスアンプを高速化することができる。
【００９０】
また、本実施例でも、センスアンプをＳＯＩウエハ上に形成すると、ＭＯＳトランジスタのウエルに寄生する容量を低減できるので、さらに高速化できる。
【００９１】
また、本実施例のようにセンスアンプが活性化された状態にある時、上記ＭＯＳトランジスタＭ１０〜Ｍ１３の各ウエルに接続される第２制御回路の出力線ＷＬＬ，ＷＬＲ，ＷＭＬ，ＷＭＲ（ウエルノード）の少なくとも１つのウエルノードを、ほぼフローティングの状態にすると、上記ＭＯＳトランジスタの寄生容量と直列に、ウエルと基板間の容量が接続されることになり、等価的に寄生容量を低減できるので、さらに高速化できる。
【００９２】
また、図１０に破線で示したように、ウエルノードに容量ＣＷＬＬ，ＣＷＬＲ，ＣＷＭＬ，ＣＷＭＲを付加すると、フィードバック信号の位相を最適な値に設定できるので、さらに高速化できる。
【００９３】
＜実施例６＞
図１１は、本発明の第６の実施例を示す半導体メモリの要部の回路図である。本実施例が、実施例５で示した図１０の回路構成と異なる点は、以下の通りである。すなわち、図１０では、第２の制御回路の出力線ＷＬＬ，ＷＬＲ，ＷＭＬ，ＷＭＲを、ＭＯＳトランジスタ対Ｍ１２，Ｍ１３とＭ１０，Ｍ１１のウエルにそれぞれ接続していた。
【００９４】
これに対し、本実施例の図１１では、第２の制御回路の出力線ＷＬＬ，ＷＬＲ，ＷＭＬ，ＷＭＲをＭＯＳトランジスタ対Ｍ１０，Ｍ１１とＭ１２，Ｍ１３のウエルにそれぞれ接続している点が相異するだけである。
【００９５】
従って、本実施例においても、上記実施例５と同様の議論が成立する。すなわち、センスアンプのオフセットを低減できるので、センスアンプの活性化のタイミングを早くし、センスアンプを高速化することができる。
【００９６】
また、本実施例でも、センスアンプをＳＯＩウエハ上に形成すると、ＭＯＳトランジスタのウエルに寄生する容量を低減できるので、さらに高速化できる。
【００９７】
また、本実施例のようにセンスアンプが活性化された状態にある時、上記ＭＯＳトランジスタＭ１０〜Ｍ１３の各ウエルに接続される第２制御回路の出力線ＷＬＬ，ＷＬＲ，ＷＭＬ，ＷＭＲ（ウエルノード）の少なくとも１つのウエルノードを、ほぼフローティングの状態にすると、上記ＭＯＳトランジスタの寄生容量と直列に、ウエルと基板間の容量が接続されることになり、等価的に寄生容量を低減できるので、さらに高速化できる。
【００９８】
また、図１１に破線で示したように、ウエルノードに容量ＣＷＬＬ，ＣＷＬＲ，ＷＭＬ，ＣＷＭＲを付加すると、フィードバック信号の位相を最適な値に設定できるので、さらに高速化できる。
【００９９】
＜実施例７＞
図１２は、本発明の第７の実施例を示す半導体メモリの要部の回路図である。本実施例が、実施例５で示した図１０の回路構成と異なる点は、以下の通りである。すなわち、図１０では、センスアンプが待機状態にある時に、センスアンプの入力信号をほぼ零にするために、ＭＯＳトランジスタ対Ｍ１２，Ｍ１３のドレインとゲートを、ＭＯＳトランジスタＭＰＬ，ＭＰＲ，ＭＥからなる第１の制御回路（すなわち、プリチャージ回路）で電源電圧ＶＤＤにプリチャージし、ＭＯＳトランジスタ対Ｍ１０，Ｍ１１のドレインとゲートを、ＭＯＳトランジスタＭＱＬ，ＭＱＲ，ＭＦからなるプリチャージ回路で電源電圧ＶＳＳ（図１０の場合は、接地電圧）にプリチャージしていた。
【０１００】
これに対し、本実施例の図１２に示した回路構成では、センスアンプが待機状態にある時に、センスアンプの入力信号をほぼ零にするために、ＭＯＳトランジスタ対Ｍ１２，Ｍ１３のドレインとゲート及びＭＯＳトランジスタ対Ｍ１０，Ｍ１１のドレインとゲートを、ＭＯＳトランジスタＭＰＬ，ＭＰＲ，ＭＥからなるプリチャージ回路で、電源電圧ＶＤＤとＶＳＳの間の電位ＶＰにプリチャージしている点が相異するだけである。
【０１０１】
従って、本実施例においても、上記実施例５と同様の議論が成立する。すなわち、センスアンプのオフセットを低減できるので、センスアンプの活性化のタイミングを早くし、センスアンプを高速化することができる。
【０１０２】
また、本実施例でも、センスアンプをＳＯＩウエハ上に形成すると、ＭＯＳトランジスタのウエルに寄生する容量を低減できるので、さらに高速化できる。
【０１０３】
また、本実施例のようにセンスアンプが活性化された状態にある時、上記ＭＯＳトランジスタＭ１０〜Ｍ１３の各ウエルに接続される第２制御回路の出力線ＷＬＬ，ＷＬＲ，ＷＭＬ，ＷＭＲ（ウエルノード）の少なくとも１つのウエルノードを、ほぼフローティングの状態にすると、上記ＭＯＳトランジスタの寄生容量と直列に、ウエルと基板間の容量が接続されることになり、等価的に寄生容量を低減できるので、さらに高速化できる。
【０１０４】
また、図１２に破線で示したように、ウエルノードに容量ＣＷＬＬ，ＣＷＬＲ，ＷＭＬ，ＣＷＭＲを付加すると、フィードバック信号の位相を最適な値に設定できるので、さらに高速化できる。
【０１０５】
＜実施例８＞
図１３は、本発明に係る半導体メモリの第１の実施例〜第７の実施例で使用するＳＯＩウエハ上に形成したＭＯＳトランジスタの概略の基本構造を示す図である。同図（ａ）はＳＯＩウエハ上に形成したＭＯＳトランジスタの平面図であり、同図（ｂ）は平面図中のＩ−Ｉ’線に沿った部分の断面構造を模式的に示している。図１３において、参照符号Ｇはゲート、Ｓはソース、Ｄはドレイン、ＷＥＬＬはウエル、ＳｉＯ２は絶縁膜、ＳＵＢは基板、ｚｂはウエルの引き上げ端子用コンタクト孔、Ｇｃはゲート電極取り出し用コンタクト孔を表している。
【０１０６】
また、図１４は、ＳＯＩウエハ上に形成した上記ＭＯＳトランジスタの等価回路を示している。図１４において、参照符号Ｄｊはソース、ドレイン拡散層とウエルとの間で形成される寄生の接合ダイオード、Ｃsdsubはソース、ドレイン拡散層と基板間に形成される寄生の容量、Ｃwlsubはウエルと基板間に形成される寄生の容量を表している。
【０１０７】
ＭＯＳトランジスタをＳＯＩウエハ上に形成すると、ＭＯＳトランジスタのウエルノードＷＥＬＬに寄生する容量、すなわち、図１４に示した容量Ｃwlsubを低減できるので、ウエル電位の制御を高速に行え、従って前述した各実施例におけるセンスアンプを高速化できる。
【０１０８】
以上、本発明の好適な実施例について説明したが、本発明は前記実施例に限定されることなく、本発明の精神を逸脱しない範囲内において種種の設計変更をなし得ることは勿論である。
【０１０９】
【発明の効果】
前述した実施例から明らかなように、本発明に係る半導体メモリによれば、センスアンプを構成するトランジスタに特性ばらつき等があっても、センスアンプのオフセットを小さくできるので、センスアンプの活性化のタイミングを早くし、センスアンプを高速化することができる。従って、半導体メモリの高速化が図れる。
【０１１０】
また、上記センスアンプをＳＯＩウエハ上に形成すると、ＭＯＳトランジスタのウエルノードに寄生する容量を低減できるので、ウエル電位の制御を高速に行え、センスアンプをさらに高速化できる。
【０１１１】
また、センスアンプが活性化された状態にある時、上記ＭＯＳトランジスタのウエルを、ほぼフローティングの状態にすると、等価的に寄生容量を低減できるので、センスアンプをさらに高速化できる。
【０１１２】
また、上記ＭＯＳトランジスタのウエルノードに容量を付加すると、フィードバック信号の位相を最適な値に設定できるので、センスアンプをさらに高速化できる。
【０１１３】
図１５は、本発明の効果の一例を示す図であり、図１に示した従来例と図７に示した第２の実施例の回路構成について、センスアンプの活性化のタイミングΔｔ（ＣＤ−ＳＣ）と、センスアンプの遅延時間ｔｐｄとの関係を回路シミュレーションにより求めた結果を示している。ここで、Δｔ（ＣＤ−ＳＣ）はプリチャージ制御信号ＣＤＥがＨレベルになり、コモンデータ線ＣＤＬ，ＣＤＲの一方の電位が低下し始めてから、活性化信号ＳＣをＨレベルに切り換えるまでの時間であり、ｔｐｄ（ＣＤ−ＳＱ）はコモンデータ線ＣＤＬ，ＣＤＲの一方の電位が低下し始めてから、出力ノードＳＱの電位が切り換わるまでの時間である。
【０１１４】
また、センスアンプのオフセットを３０ｍＶ、入力信号の立ち下りを２５ｍＶ／１００ｐｓとして、回路シミュレーションを行った。
【０１１５】
図１５に示したように、図１の従来の回路構成ではセンスアンプの活性化のタイミングΔｔが１００ｐｓ以下になると、センスアンプのオフセットにより誤動作する。一方、図７に示した本発明に係る半導体メモリの回路構成では、センスアンプの活性化のタイミングΔｔが０ｐｓまで正常に動作する。誤動作に対するセンスアンプの活性化タイミングΔｔのタイミングマージンＴｍを１５０ｐｓとるとすると、図１に示したセンスアンプの遅延時間ｔｐｄは３８１ｐｓ、図７に示したセンスアンプの遅延時間ｔｐｄは２４４ｐｓとなり、３６％高速化できることがわかる。
【図面の簡単な説明】
【図１】従来例を示す回路図である。
【図２】従来例の動作波形を示すタイムチャートである。
【図３】本発明の実施の形態例を示す回路ブロック図である。
【図４】図３の回路構成の動作波形を示すタイムチャートである。
【図５】本発明の第１の実施例を示す回路図である。
【図６】図５の回路構成の動作波形を示すタイムチャートである。
【図７】本発明の第２の実施例を示す回路図である。
【図８】本発明の第３の実施例を示す回路図である。
【図９】本発明の第４の実施例を示す回路図である。
【図１０】本発明の第５の実施例を示す回路図である。
【図１１】本発明の第６の実施例を示す回路図である。
【図１２】本発明の第７の実施例を示す回路図である。
【図１３】本発明の第８の実施例を示すＭＯＳトランジスタの概略基本構造図である。
【図１４】図１３の構造のＭＯＳトランジスタの等価回路図である。
【図１５】本発明の効果を示す図である。
【符号の説明】
ＭＣ０，ＭＣｎ…メモリセル、ＭＹＬ，ＭＹＲ…ビット線選択用のＹスイッチ、ＹＳ０，ＹＳｎ…Ｙスイッチを制御するビット線選択信号、ＣＤＬ，ＣＤＲ…コモンデータ線、ＣＤＥＣ…第１の制御回路、
ＳＡ…センスアンプ、ＭＰ，ＭＮ…ＭＯＳトランジスタ、ＦＣ…第２の制御回路、ＳＣ…センスアンプ活性化信号、ＳＱ…センスアンプ出力ノード、ＳＱＡＬ，ＳＱＡＲ…出力信号線。
【図１】
0004108870.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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