(57)【特許請求の範囲】
【請求項１】
メモリセルを活性化状態からスタンバイ状態に復帰させる場合に、前記メモリセルに接続されたワード線のリセット動作を行う半導体装置において、
前記ワード線を駆動した後、前記ワード線の電位を、高電圧レベルから予め定められたリセットレベルに移行させる前記リセット動作を行うワード線駆動回路と、
前記リセットレベルを、接地電圧の電位と負の電圧の電位との間で切り替えるリセットレベル切替スイッチ回路と、
前記ワード線駆動回路と前記リセットレベル切替スイッチ回路との間に設けられ、前記ワード線の電位が前記高電圧レベルまたは前記リセットレベルに設定されるように前記ワード線の電位を制御するワード線駆動制御回路と、
前記リセット動作が開始されてから前記ワード線の電圧レベルが前記高電圧レベルから十分低下するまでの時間を予め設定しておき、前記リセット動作の開始のタイミングから該時間が経過した後に、前記リセットレベル切替スイッチ回路に切り替えを行うための信号を供給するリセットレベル切替制御タイミング回路とを有し、
前記リセットレベル切替スイッチ回路が、前記ワード線駆動回路と別に設けられており、かつ、前記リセット動作を開始する前に前記リセットレベルを前記接地電圧の電位へ切り替え、前記リセット動作中に前記リセットレベルを前記接地電圧の電位から前記負の電圧の電位へ切り替えることを特徴とする半導体装置。
【請求項２】
メモリセルを活性化状態からスタンバイ状態に復帰させる場合に、前記メモリセルに接続されたワード線のリセット動作を行う半導体装置において、
前記ワード線を駆動した後、前記ワード線の電位を、高電圧レベルから予め定められたリセットレベルに移行させる前記リセット動作を行うワード線駆動回路と、
前記リセットレベルを、接地電圧の電位と負の電圧の電位との間で切り替えるリセットレベル切替スイッチ回路と、
前記ワード線駆動回路と前記リセットレベル切替スイッチ回路との間に設けられ、前記ワード線の電位が前記高電圧レベルまたは前記リセットレベルに設定されるように前記ワード線の電位を制御するワード線駆動制御回路と、
前記リセット動作が開始されてから前記ワード線の電位を監視し、前記ワード線の電圧レベルが前記高電圧レベルから十分低下したことを検出したときに、前記リセットレベル切替スイッチ回路に切り替えを行うための信号を供給するワード線電位判定回路とを有し、
前記リセットレベル切替スイッチ回路が、前記ワード線駆動回路と別に設けられており、かつ、前記リセット動作を開始する前に前記リセットレベルを前記接地電圧の電位へ切り替え、前記リセット動作中に前記リセットレベルを前記接地電圧の電位から前記負の電圧の電位へ切り替えることを特徴とする半導体装置。
【請求項３】
複数の前記ワード線駆動回路に対し、前記ワード線駆動制御回路を介して、前記リセットレベル切替スイッチ回路による前記リセットレベルの前記接地電圧の電位と前記負の電圧の電位との切り替えを一括して行うことを特徴とする請求項１又は２記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリのセルアレイ内の特定のメモリセルを活性化状態からスタンバイ状態に復帰させるために、上記メモリセルに接続されたワード線を駆動して同ワード線のリセット動作を行う機能を有する半導体装置に関する。
近年、ランダム・アクセス・メモリ（以後、ＤＲＡＭと略記する）等の半導体メモリからなる半導体装置には、バッテリー駆動を見据えた低消費電力への対応が要求されている。このため、上記のようなリセット動作を行うための回路にて消費される電力も可能な限り節減していく必要がある。
【０００２】
【従来の技術】
一般に、ＤＲＡＭ内のセルアレイを構成する複数のメモリセルの各々は、データの書き込みまたは読み出しを行うための１個のセルトランジスタと、このセルトランジスタのソースに接続された１個のセルキャパシタとを有している。このセルキャパシタは、メモリセルに書き込まれるデータの“１”または“０”の状態に応じて電荷を蓄積するものである。さらに、各々のセルトランジスタのゲートには、このセルトランジスタを動作状態（活性化状態）にするために必要な電圧を供給するワード線が接続されている。
【０００３】
さらに、各々のメモリセル内のセルトランジスタとしてＮチャネル型トランジスタを使用している場合、このＮチャネル型トランジスタのゲート−ソース間のしきい値電圧を考慮する必要がある。すなわち、複数のメモリセル内の特定のメモリセルを選択してデータの書き込みまたは読み出しを行う場合、当該メモリセル内のセルトランジスタを確実にスタンバイ状態から活性化状態にするために、Ｎチャネル型トランジスタのゲート−ソース間のしきい値電圧の分以上に高くした昇圧電圧を、ワード線からＮチャネル型トランジスタのゲートへ供給するようにしている。さらに、ＤＲＡＭの高速化を実現するために、選択されたメモリセルに対しデータの書き込みまたは読み出しを実行した後に、当該メモリセル内のセルトランジスタを活性化状態からスタンバイ状態に速やかに復帰させなければならない。
【０００４】
このように、活性化状態のセルトランジスタをスタンバイ状態に復帰させるために、ワード線から上記セルトランジスタへ所定のレベルのリセット信号を供給する動作は、通常、ワード線のリセット動作とよばれている。このリセット動作においては、セルキャパシタに蓄積された蓄積電荷のリークをできる限り低減させるために、ワード線駆動回路から出力されるリセット信号のレベル（リセットレベル、すなわちリセット電位）を、接地電位ではなく負の電圧レベルの電位（負電位、すなわち、マイナス電位）に設定する技術が採用されてきている。
【０００５】
ここで、ＤＲＡＭ内のメモリセルに対するリセット動作を行う際に、ワード線のリセット電位を負電位に設定する場合の問題点を分かり易くするために、添付の図面（図１６および図１７）を参照しながら、従来のリセット動作を行う機能を有するＤＲＡＭ等の半導体装置の構成および動作を説明する。
図１６は、従来のリセット電位を負電位に設定する機能を備えた半導体装置の構成を示す回路図であり、図１７は、図１６の従来技術の動作を説明するためのタイミングチャートである。ただし、この場合は、説明を簡単にするために、半導体装置内でワード線を駆動するための回路構成を図示することとする。
【０００６】
図１６においては、メモリセル内のセルトランジスタのゲートに接続されたワード線に対し、所定の電圧レベルの駆動信号ＳＷＬを供給するためのワード線駆動回路２００が設けられている。このワード線駆動回路２００は、選択信号ＭＷＬに基づいて駆動信号ＳＷＬを出力するためのＰチャネル型トランジスタ２１０およびＮチャネル型トランジスタ２２０からなるインバータと、リセット制御信号ＳＷＤＸに基づいてワード線を所定のリセットレベル（リセット電位）にクランプするためのＮチャネル型トランジスタ２３０とを有している。Ｎチャネル型トランジスタ２２０、２３０のソースは、ワード線をリセットするための負の電圧Ｖnwl の電源（マイナス電源）に接続されている。ワード線のリセット動作時には、Ｎチャネル型トランジスタ２３０が動作状態（オン状態）になり、ワード線駆動回路から出力される駆動信号ＳＷＬの出力レベルがマイナス電源の電位にほぼ等しくなる。
【０００７】
さらに、図１６においては、ワード線駆動回路２００のＰチャネル型トランジスタ２１０のソースに対し、高電圧側電源供給信号ＳＷＤＺを供給して駆動信号ＳＷＬの電圧レベルを制御するためのワード線駆動制御回路１００が設けられている。このワード線駆動制御回路１００は、Ｐチャネル型トランジスタ１１０およびＮチャネル型トランジスタ１２０からなるインバータを有している。Ｐチャネル型トランジスタ１１０のソースは、昇圧電圧Ｖppの電源（昇圧電源）に接続され、Ｎチャネル型トランジスタ１２０のソースは、負の電圧Ｖnwl のマイナス電源に接続される。ここでは、上記インバータの入力側のノードｎ０１から入力される制御信号に基づいて、ワード線駆動回路２００の高電圧側電源に対し、昇圧電圧Ｖppまたは負の電圧Ｖnwl の高電圧側電源供給信号ＳＷＤＺが供給されることになる。
【０００８】
図１６の半導体装置の動作は図１７のタイミングチャートに示すとおりである。図１７から明らかなように、まず、メモリセルがスタンバイ状態にある場合、ノードｎ０１での信号のレベル、および各部の信号のレベルは、次のようになっている。
ノードｎ０１での信号のレベル＝Ｖpp（高電圧レベル（“Ｈ（High）”レベル）、高電圧側電源供給信号ＳＷＤＺ＝Ｖnwl （低電圧レベル（“Ｌ（Low ）”レベル）、選択信号ＭＷＬ＝Ｖpp、リセット制御信号ＳＷＤＸ＝Ｖii（“Ｈ”レベル）、これにより、駆動信号ＳＷＬ＝Ｖnwl となる。ここで、Ｖiiは、ＤＲＡＭ内部の降圧電源の電圧を表しており、昇圧電圧Ｖppの“Ｈ”レベルよりも低い“Ｈ”レベルを意味する。
【０００９】
つぎに、メモリセルがアクティブ動作を開始して活性化状態になった場合、ノードｎ０１での信号のレベルが負の電圧Ｖnwl に等しくなり、高電圧側電源供給信号ＳＷＤＺのレベルが昇圧電圧Ｖppになるように駆動される。これと同じタイミングで、リセット制御信号ＳＷＤＸ＝Ｖnwl になるように制御される。さらに、選択信号ＭＷＬのレベルを負の電圧Ｖnwl に設定することによって、駆動信号ＳＷＬが昇圧電圧Ｖppにまで立ち上がる。
【００１０】
また、上記メモリセルの活性化状態をスタンバイ状態に戻すときに、ワード線のリセット動作が行われる。この場合、まず、ノードｎ０１を昇圧電圧Ｖppにすることにより、高電圧側電源供給信号ＳＷＤＺのレベルが電圧Ｖnwl になるように駆動される。このとき、選択信号ＭＷＬのレベルは負の電圧Ｖnwl のままなので、Ｐチャネル型トランジスタ２１０が動作状態になって同Ｐチャネル型トランジスタ２１０のソースがノードＳＷＬに接続された状態になり、ワード線に充電されていた電荷が、Ｐチャネル型トランジスタ２１０を通じてマイナス電源に吸収され、駆動信号ＳＷＬが出力されるノード（ワード線）の電位が低下する。このノードの電位が低下していくと、Ｐチャネル型トランジスタ２１０のしきい値が見えてくるため、適切なタイミングにより、選択信号ＭＷＬ＝Ｖppとなるよう制御する。さらに、Ｎチャネル型トランジスタ２２０を通じて、駆動信号ＳＷＬが出力されるノードをリセットし、負の電圧Ｖnwl にクランプする。このようにしてクランプされる負の電圧Ｖnwl が、ワード線のリセット電位に相当する。
【００１１】
この場合、駆動信号ＳＷＬが出力されるノードに充電されていた電荷Ｑの全て（Ｑ＝（Ｖpp−Ｖnwl ）×Ｃswl ）を、負の電圧Ｖnwl のマイナス電源にて吸収しなければならない。ここで、Ｃswl は、上記ノードが持つ全容量を示している。
【００１２】
【発明が解決しようとする課題】
上記のようなワード線のリセット動作にて使用される負の電圧Ｖnwl に相当する負の電位は、ＤＲＡＭの外部から印加されないために、ＤＲＡＭの内部で発生させなければならない。このような負の電位を発生させるための負電位発生回路（詳細な回路構成は図６にて後述する）としては、接地電位を基準にして、発振回路部とポンプ回路部により構成される回路が一般に知られている。しかしながら、一般的にいって、上記の発振回路部およびポンプ回路部により負の電位を発生させるようなマイナス電源は、電源の効率が悪く、消費電力が比較的大きい。
【００１３】
このために、セルトランジスタが活性化状態のときに昇圧電圧に充電されたワード線の電荷をマイナス電源にて吸収するような従来の半導体装置の構成は、接地電位の電源にて吸収する構成と比較して、大幅に消費電力が増大してしまうという問題が生じる。また一方で、セルキャパシタに蓄積された蓄積電荷のリークをできる限り低減させるために、ワード線のリセット動作時の電位を、できる限り低い電圧レベルに設定することが不可欠である。
【００１４】
本発明は上記問題点に鑑みてなされたものであり、ワード線をリセットするために同ワード線をマイナス電位に設定する場合でも、消費電力の増加を極力少なくすることが可能な半導体装置を提供することを目的とするものである。
【００１５】
【課題を解決するための手段】
上記問題点を解決するために、本発明の半導体装置は、複数のメモリセルを含むセルアレイ内の特定のメモリセルを活性化状態からスタンバイ状態に復帰させる場合に、この特定のメモリセルに接続されたワード線を駆動して上記ワード線をリセットする機能を有するワード線駆動回路を備えており、上記ワード線のリセット動作を行う際に設定される上記ワード線駆動回路のリセットレベルを、第１の電位と第２の電位との間で切り替えるように構成される。
【００１６】
好ましくは、本発明の半導体装置においては、上記リセットレベルの上記第１の電位と上記第２の電位との切り替えを行うリセットレベル切替スイッチ回路を、上記ワード線駆動回路とは別に設けるようにしている。
【００１７】
さらに、好ましくは、本発明の半導体装置は、複数のメモリセルを含むセルアレイ内の特定のメモリセルを活性化状態からスタンバイ状態に復帰させる場合に、この特定のメモリセルに接続されたワード線を駆動して該ワード線をリセットする機能を有する複数のワード線駆動回路を備え、さらに、上記ワード線のリセット動作を行う際に設定される上記複数のワード線駆動回路のリセットレベルを、第１の電位と第２の電位との間で切り替えるリセットレベル切替スイッチ回路を、上記複数のワード線駆動ドライバ回路とは別に設けており、これらの複数のワード線駆動回路に対し、上記リセットレベル切替スイッチ回路による上記リセットレベルの上記第１の電位と上記第２の電位との切り替えを一括して行うようにしている。
【００１８】
さらに、好ましくは、本発明の半導体装置においては、上記第２の電位が、上記第１の電位よりも低いレベルに設定される。
さらに、好ましくは、本発明の半導体装置においては、上記リセットレベルの上記第１の電位が接地電位であり、上記第２の電位が負の電圧レベルの電位であるように設定される。
【００１９】
さらに、好ましくは、本発明の半導体装置においては、上記リセットレベルの上記第１の電位への切り替えは、上記ワード線のリセット動作を開始する前に行うようになっている。
さらに、好ましくは、本発明の半導体装置においては、上記リセットレベルの上記第２の電位への切り替えは、上記リセット動作が開始され、上記ワード線のレベルが低下した後に行うようになっている。
【００２０】
さらに、好ましくは、本発明の半導体装置は、上記リセット動作が開始されてから上記ワード線のレベルが所定のレベルに低下するまでの時間を予め設定し、上記リセット動作の開始のタイミングから上記時間が経過した後に、上記リセットレベルの上記第１の電位と上記第２の電位との切り替えを行うためのリセットレベル切替制御タイミング回路を有する。
【００２１】
さらに、好ましくは、本発明の半導体装置は、上記ワード線の電位を監視して上記ワード線の電位が所定のレベルより低下したことを検出したときに、上記リセットレベルの上記第１の電位と上記第２の電位との切り替えを行うためのワード線電位判定回路を有する。
さらに、好ましくは、本発明の半導体装置においては、上記リセットレベルの上記第１の電位と上記第２の電位との切り替えは、上記セルアレイに設けられたセンスアンプを活性化したり非活性化したりするための活性化信号および非活性化信号を用いて行うようになっている。
【００２２】
前述のような半導体装置内部での消費電力が増大するという問題点は、そもそも、“Ｈ”レベル、特に昇圧電圧のレベルに充電された電荷を、全て半導体装置内部の発生電源であるマイナス電源にて吸収することに起因するものと考えられる。
そこで、本発明の半導体装置では、ワード線のリセット動作の最初の期間では、“Ｈ”レベルに充電された電荷を第１の電位（例えば、接地電位）の電源に吸収させ、ワード線のレベルが充分低下した後に、第１の電位よりも低い第２の電位（例えば、負の電圧レベルの電位）の電源（例えば、マイナス電源）に残りの電荷を吸収させるようにしている。
【００２３】
このようにすれば、ワード線のリセット動作を行う前に“Ｈ”レベルに充電されていたワード線のノードが有する電荷の大部分をまず、接地電位の電源へ逃がしてやることで、電源効率の悪いマイナス電源へ逃がす電荷量が大幅に減少する。かくして、本発明では、従来技術に比べて、半導体装置内部での消費電力を大幅に節減することが可能になる。
【００２４】
【発明の実施の形態】
以下、添付図面（図１〜図１５）を参照しながら、本発明の好ましい実施例を説明することとする。
図１は、本発明の第１の実施例の構成を示す回路図であり、図２は、図１の実施例の動作を説明するためのタイミングチャートである。ただし、この場合も、説明を簡単にするために、半導体装置内でワード線を駆動するための回路構成を図示することとする。
【００２５】
図１に示す第１の実施例においては、メモリセル内のセルトランジスタのゲートに接続されたワード線に対し、所定の電圧レベルの駆動信号ＳＷＬを供給するためのワード線駆動回路２が設けられている。このワード線駆動回路２は、選択信号ＭＷＬに基づいて駆動信号ＳＷＬを出力するためのＰチャネル型トランジスタ２１およびＮチャネル型トランジスタ２２からなるインバータと、リセット制御信号ＳＷＤＸに基づいてワード線をリセット電位にクランプするためのＮチャネル型トランジスタ２３とを有している。
【００２６】
上記ワード線駆動回路２内のＰチャネル型トランジスタ２１、Ｎチャネル型トランジスタ２２、およびＮチャネル型トランジスタ２３は、それぞれ、前述の従来例（図１６参照）のワード線駆動回路２００内のＰチャネル型トランジスタ２１０、Ｎチャネル型トランジスタ２２０、およびＮチャネル型トランジスタ２３０にほぼ対応するものである。
【００２７】
さらに、図１の実施例においては、ワード線駆動回路２のＰチャネル型トランジスタ２１のソースに対し、高電圧側電源供給信号ＳＷＤＺを供給して駆動信号ＳＷＬの電圧レベルを制御するためのワード線駆動制御回路１が設けられている。このワード線駆動制御回路１は、Ｐチャネル型トランジスタ１１およびＮチャネル型トランジスタ１２からなるインバータを有している。Ｐチャネル型トランジスタ１１のソースは、昇圧電圧Ｖppの電源（昇圧電源）に接続され、Ｎチャネル型トランジスタ１２のソースは、負の電圧Ｖnwl のマイナス電源に接続される。ここでは、上記インバータの入力側のノードｎ０１から入力される制御信号に基づいて、ワード線駆動回路２の高電圧側電源に対し、昇圧電圧Ｖppまたは負の電圧Ｖnwl の高電圧側電源供給信号ＳＷＤＺが供給されることになる。
【００２８】
上記ワード線駆動制御回路１内のＰチャネル型トランジスタ１１およびＮチャネル型トランジスタ１２は、それぞれ、前述の従来例（図１６参照）のワード線駆動制御回路１００内のＰチャネル型トランジスタ１１０およびＮチャネル型トランジスタ１２０にほぼ対応するものである。
さらに、図１の実施例においては、上記ワード線駆動回路２の内部に、リセットレベルの接地電圧Ｖssの電位と、負の電圧Ｖnwl の電位との切り替え（すなわち、リセット電位の切り替え）を行うリセットレベル切替スイッチ回路部３を設けている。このリセットレベル切替スイッチ回路部３は、接地電圧Ｖssと負の電圧Ｖnwl の間で、ワード線のノードに接続されたＮチャネル型トランジスタ２２のソースの電位を切り替えるためのＮチャネル型トランジスタ３１、３２と、Ｎチャネル型トランジスタ３１のゲートとＮチャネル型トランジスタ３２のゲートとの間に接続されるインバータ３３とを有している。さらに、上記のリセットレベル切替スイッチ回路部３は、接地電圧Ｖssと負の電圧Ｖnwl の間で、ワード線のノードに接続されたＮチャネル型トランジスタ２３のソースの電位を切り替えるためのＮチャネル型トランジスタ３４、３５とを有している。
【００２９】
ワード線のリセット動作を行う場合、ワード線駆動回路２のＮチャネル型トランジスタ２２のノードｎ０３のレベル（すなわち、リセットレベル）は、ノードｎ０２からＮチャネル型トランジスタ３１、３２のゲートに供給されるリセット電位切替用制御信号に応じて、接地電圧Ｖssの電位（第１の電位）、または負の電圧Ｖnwl の電位（第２の電位）に設定される。ワード線のリセット動作が開始されたときに、まず、ノードｎ０２から“Ｌ”レベルの制御信号が供給されてＮチャネル型トランジスタ３２が動作状態になり、リセットレベルが接地電圧Ｖssの電位になる。さらに、上記ワード線のレベル（すなわち、駆動信号ＳＷＬのレベル）が充分低下した後に、ノードｎ０２から“Ｈ”レベルの制御信号が供給されてＮチャネル型トランジスタ３１が動作状態になり、リセットレベルが負の電圧Ｖnwl の電位に切り替わる。
【００３０】
図１の実施例の動作は図２のタイミングチャートに示すとおりである。図１から明らかなように、まず、メモリセルがスタンバイ状態にある場合、ノードｎ０１、ｎ０２およびｎ０３、ならびに各部の信号のレベルは、次の状態になっている。
ノードｎ０１での信号のレベル＝Ｖpp（“Ｈ”レベル）、ノードｎ０２での信号のレベル＝Ｖii（“Ｈ”レベル）、高電圧側電源供給信号ＳＷＤＺ＝Ｖnwl （低電圧レベル（“Ｌ”レベル）、選択信号ＭＷＬ＝Ｖpp、リセット制御信号ＳＷＤＸ＝Ｖii（“Ｈ”レベル）、これにより、駆動信号ＳＷＬ＝Ｖnwl となる。ここで、Ｖiiは、前述したように、ＤＲＡＭ内部の降圧電源の電圧を表している。
【００３１】
つぎに、メモリセルがアクティブ動作を開始して活性化状態になった場合、ノードｎ０１での信号のレベルが負の電圧Ｖnwl に等しくなり、高電圧側電源供給信号ＳＷＤＺのレベルが昇圧電圧Ｖppになるように駆動される。これと同じタイミングで、リセット制御信号ＳＷＤＸ＝Ｖnwl になるように制御される。さらに、選択信号ＭＷＬのレベルを負の電圧Ｖnwl に設定することによって、駆動信号ＳＷＬが昇圧電圧Ｖppにまで立ち上がる。
【００３２】
さらに、上記メモリセルの活性化状態をスタンバイ状態に戻すために、ワード線のリセット動作が行われる。この場合、ワード線のリセット動作は、選択信号ＭＷＬ＝Ｖppに設定し、ワード線駆動回路２のＮチャネル型トランジスタ２２、３２を通じて接地電圧Ｖssの電源に電荷を引き抜くことによって行われる。このときに、ノードｎ０２での信号のレベルは、既に負の電圧Ｖnwl になっている。このようなノードｎ０２でのレベル変化は、ワード線の電位が昇圧電圧Ｖppになるように立ち上がって活性化状態の期間中になるように制御することにより実現される。
【００３３】
このようにして、ワード線駆動回路２のＮチャネル型トランジスタ２２、３２を介して、ワード線に充電された電荷を接地電圧Ｖssの電源に吸収させる（駆動信号ＳＷＬの波形参照）。その後、駆動信号ＳＷＬのレベルに相当するワード線の電位が充分低下した後に、ノードｎ０２＝“Ｖii”になるように制御し、Ｎチャネル型トランジスタ３２を非動作状態（オフ状態）にすると共に、Ｎチャネル型トランジスタ３１を動作状態にして、負の電圧Ｖnwl のマイナス電源へ電荷吸収の経路を切り替え、ワード線のリセット電位を上記マイナス電源にクランプする。上記ワード線の電位が充分低下した後に、ノードｎ０２＝“Ｖii”になるように制御する方法として、▲１▼ワード線の電位が充分低下する時間を、タイミング回路で模倣し制御する方法、および、▲２▼ワード線の電位を半導体装置内部で監視し、ノードｎ０２の電位を自動的に変化させる方法が考えられる。これらの制御方法を実現するための具体的な回路構成は、図１２〜図１５にて後述する。
【００３４】
上記第１の実施例において、ワード線のリセット動作を行う場合の電荷の流れに関していえば、リセット動作の開始時は、ワード線→Ｎチャネル型トランジスタ２２→Ｎチャネル型トランジスタ３２→接地電圧Ｖssの電源のようになっており、ワード線の電位が充分低下したときは、ワード線→Ｎチャネル型トランジスタ２２→Ｎチャネル型トランジスタ３１→負の電圧Ｖnwl の電源のようになっている。換言すれば、ワード線のリセット動作の開始時にワード線のノードが持っている電荷の大部分をまず、接地電圧Ｖssの電源へ逃がしてやることにより、電源効率の悪いマイナス電源へ逃がす電荷量が大幅に減少する。それゆえに、半導体装置内部での消費電力を大幅に節減することが可能になる。
【００３５】
図３は、本発明の第２の実施例の構成を示す回路図、図４は、図３の実施例におけるリセット電位発生回路の詳細な構成を示す回路図、そして、図５は、図３の実施例の動作を説明するためのタイミングチャートである。ただし、この場合も、説明を簡単にするために、半導体装置内でワード線を駆動するための回路構成を図示することとする。なお、これ以降、前述した構成要素と同様のものについては、同一の参照番号を付して表すこととする。
【００３６】
図３に示す第２の実施例においては、メモリセル内のセルトランジスタのゲートに接続されたワード線に対し、所定の電圧レベルの駆動信号ＳＷＬを供給するためのワード線駆動回路２ａが設けられている。このワード線駆動回路２ａは、選択信号ＭＷＬに基づいて駆動信号ＳＷＬを出力するためのＰチャネル型トランジスタ２４およびＮチャネル型トランジスタ２５からなるインバータと、リセット制御信号ＳＷＤＸに基づいてワード線を所定のリセット電位にクランプするためのＮチャネル型トランジスタ２６とを有している。Ｎチャネル型トランジスタ２５、２６のソースは、ワード線をリセットするための負の電圧Ｖnwl の電源（マイナス電源）に接続されている。
【００３７】
上記ワード線駆動回路２ａ内のＰチャネル型トランジスタ２４、Ｎチャネル型トランジスタ２５、およびＮチャネル型トランジスタ２６は、それぞれ、前述の従来例（図１６参照）のワード線駆動回路２００内のＰチャネル型トランジスタ２１０、Ｎチャネル型トランジスタ２２０、およびＮチャネル型トランジスタ２３０にほぼ対応するものである。
【００３８】
さらに、図３の実施例においては、前述の第１の実施例（図１参照）の場合と同じように、ワード線駆動回路２ａのＰチャネル型トランジスタ２４のソースに対し、高電圧側電源供給信号ＳＷＤＺを供給して駆動信号ＳＷＬの電圧レベルを制御するためのワード線駆動制御回路１が設けられている。このワード線駆動制御回路１は、前述の第１の実施例の場合と同じように、Ｐチャネル型トランジスタ１１およびＮチャネル型トランジスタ１２からなるインバータを有している。Ｐチャネル型トランジスタ１１のソースは、昇圧電圧Ｖppの電源（昇圧電源）に接続され、Ｎチャネル型トランジスタ１２のソースは、リセット電位発生回路４の出力端子に接続される。このリセット電位発生回路４の出力端子からＮチャネル型トランジスタ１２のソースに対し、ワード線のリセット電源供給信号ＶＲＳＴが供給される。
【００３９】
この場合、リセット電位発生回路４は、ワード線駆動回路２ａのリセットレベルの第１の電位と第２の電位との切り替えを行うリセットレベル切替スイッチ回路の機能を有しており、ワード線駆動回路２ａとは別個に設けられる。
上記のリセット電位発生回路４の詳細な構成を図４に示す。ここでは、リセット電位発生回路４は、２個のＮチャネル型トランジスタ４１、４２と、一方のＮチャネル型トランジスタ４１のゲートと他方のＮチャネル型トランジスタ４２のゲートとの間に接続されるインバータ４３とを有している。ワード線のリセット動作を行う場合、リセット電源供給信号ＶＲＳＴのレベル（すなわち、リセットレベル）は、ノードｎ０２からＮチャネル型トランジスタ４１、４２のゲートに供給されるリセット電位切替用制御信号に応じて、接地電圧Ｖssの電位、または負の電圧Ｖnwl の電位に設定される。ワード線のリセット動作が開始されたときに、まず、ノードｎ０２から“Ｌ”レベルの制御信号が供給されてＮチャネル型トランジスタ４２が動作状態になり、リセットレベルが接地電圧Ｖssの電位になる。さらに、ワード線のレベル（すなわち、駆動信号ＳＷＬのレベル）が充分低下した後に、ノードｎ０２から“Ｈ”レベルの制御信号が供給されてＮチャネル型トランジスタ４１が動作状態になり、リセットレベルが負の電圧Ｖnwl の電位に切り替わる。
【００４０】
図３および図４の実施例の動作は図５のタイミングチャートに示すとおりである。図３から明らかなように、まず、メモリセルがスタンバイ状態にある場合、ノードｎ０１、ｎ０２、および各部の信号のレベルは、次の状態になっている。
ノードｎ０１での信号のレベル＝Ｖpp（“Ｈ”レベル）、ノードｎ０２での信号のレベル＝Ｖii（“Ｈ”レベル）、高電圧側電源供給信号ＳＷＤＺ＝Ｖnwl （低電圧レベル（“Ｌ”レベル）、選択信号ＭＷＬ＝Ｖpp、リセット制御信号ＳＷＤＸ＝Ｖii、これにより、駆動信号ＳＷＬ＝Ｖnwl となる。
【００４１】
つぎに、メモリセルがアクティブ動作を開始して活性化状態になった場合、ノードｎ０１での信号のレベルが負の電圧Ｖnwl に等しくなり、高電圧側電源供給信号ＳＷＤＺのレベルが昇圧電圧Ｖppになるように駆動される。これと同じタイミングで、リセット制御信号ＳＷＤＸ＝Ｖnwl になるように制御される。さらに、選択信号ＭＷＬのレベルを負の電圧Ｖnwl に設定することによって、駆動信号ＳＷＬが昇圧電圧Ｖppにまで立ち上がる。
【００４２】
また、上記メモリセルの活性化状態をスタンバイ状態に戻すときに、ワード線のリセット動作が行われる。この場合、ワード線のリセット動作は、ノードｎ０１での信号のレベルを昇圧電圧Ｖppに設定し、ワード線駆動回路２ａのＰチャネル型トランジスタ２４を通じて、リセット電位発生回路４内の接地電圧Ｖssの電源に電荷を引き抜くことによって行われる。このときに、ノードｎ０２での信号のレベルは、既に負の電圧Ｖnwl になっている。このようなノードｎ０２でのレベル変化は、ワード線の電位が昇圧電圧Ｖppになるように立ち上がって活性化状態の期間中になるように制御することにより実現される。
【００４３】
このようにして、ワード線駆動制御回路１のＮチャネル型トランジスタ１２とリセット電位発生回路４のＮチャネル型トランジスタ４２を介して、ワード線に充電された電荷を接地電圧Ｖssの電源に吸収させる（駆動信号ＳＷＬの波形参照）。その後、駆動信号ＳＷＬのレベルに相当するワード線の電位が充分低下した後に、ノードｎ０２＝“Ｖii”になるように制御し、Ｎチャネル型トランジスタ４２を非動作状態にすると共に、Ｎチャネル型トランジスタ４１を動作状態にして、負の電圧Ｖnwl のマイナス電源へ電荷吸収の経路を切り替え、ワード線のリセット電位を上記マイナス電源にクランプする。
【００４４】
この経路には、ワード線駆動回路２ａのＰチャネル型トランジスタ２４が介在しているので、Ｐチャネル型トランジスタのしきい値電圧が見えてしまうことになり、負の電圧Ｖnwl のマイナス電源へ電荷を充分に吸収させることができない。このような事態を回避するために、適切なタイミングにて選択信号ＭＷＬおよびリセット制御信号ＳＷＤＸを“Ｈ”レベルにし、ワード線のリセット電位を上記マイナス電源にクランプする。
【００４５】
このような構成にすることによって、ワード線のリセット動作時にマイナス電源（負の電圧Ｖnwl ）で吸収しなければならない電荷Ｑの量は、従来の場合と比べて格段に小さくなる〔Ｑ＝｛（Ｖnwl ＋Ｖthp ）−Ｖnwl ｝×Ｃswl 〕。ここで、Ｃswl は、ワード線のノードが持つ全容量を示しており、Ｖthp は、ワード線駆動回路２ａのＰチャネル型トランジスタ２４のゲート−ソース間のしきい値電圧を示している。この場合、Ｐチャネル型トランジスタ２４のソースの電位は、Ｖnwl ＋Ｖthp しか下がらない。
【００４６】
上記ワード線の電位が十分低下した後に、ノードｎ０２＝“Ｖii”になるように制御する方法としては、前述の第１の実施例の場合と同じように、▲１▼ワード線の電位が充分低下する時間を、タイミング回路で模倣し制御する方法、および、▲２▼ワード線の電位を半導体装置内部で監視し、ノードｎ０２の電位を自動的に変化させる方法が考えられる。
【００４７】
上記第２の実施例において、ワード線のリセット動作を行う場合の電荷の流れに関していえば、リセット動作の開始時は、ワード線→Ｐチャネル型トランジスタ２４→Ｎチャネル型トランジスタ１２→リセット電源供給信号ＶＲＳＴの信号ライン→Ｎチャネル型トランジスタ４２→接地電圧Ｖssの電源のようになっており、ワード線の電位が充分低下したときは、ワード線→Ｐチャネル型トランジスタ２４→Ｎチャネル型トランジスタ１２→リセット電源供給信号ＶＲＳＴの信号ライン→Ｎチャネル型トランジスタ４１→負の電圧Ｖnwl の電源のようになっている。
前述の第１の実施例では、ワード線駆動回路からなるワードデコーダのＮチャネル型トランジスタから直接電荷を引き抜いていたが、上記第２の実施例では、Ｐチャネル型トランジスタを介して電荷を引き抜くことになる。
【００４８】
さらに、前述の第１の実施例では、ワードデコーダの内部にリセットレベル切替スイッチ回路部を設けていたが、上記第２の実施例では、リセットレベル切替スイッチ回路（例えば、リセット電位発生回路４）のみをワードデコーダから独立させて配置している。
一般に、ワードデコーダの図面では、メモリセルに接続されたワード線のピッチに対応している幅が決まってしまうため、リセットレベル切替スイッチ回路部等の構成素子の増加は、ワードデコーダの長さの増加を招く結果になる。さらに、最近では、ワード線の抵抗の影響を小さくするために、ワードデコーダを複数配置してワード線を短く分割するといった手法も多く用いられている。このため、ワードデコーダを構成する素子の数が多くなることは、チップ面積の増加につながる。
【００４９】
このような不都合を解消するために、上記第２の実施例では、制約の多いワードデコーダの部分からリセットレベル切替スイッチ回路を分離し、制約の少ない箇所に配置することによって、半導体チップの面積の増加を防止している。
また一方で、リセットレベルの切り替えを行う際に、切り替えのための特別な制御信号を用いることなく、センスアンプの非活性化信号を用いることが可能である。センスアンプの活性化および非活性化のタイミングは、次のようになっている。すなわち、ワード線が立ち上がり、セルキャパシタに蓄積された電荷がビット線を伝搬し、ビット線対に電位差がつく頃合いで活性化が行われ、また一方で、メモリセルへの再書き込みを行い、ワード線の電位を下げ、セルトランジスタが非動作状態になった頃合いで非活性化が行われる。このため、本発明の半導体装置にて所望される制御信号の動作タイミングと、既存のセンスアンプの活性化信号および非活性化信号の制御タイミングが一致することになる。制御信号の増加は、制御回路を増加させることになり、このことは回路動作による消費電力増加につながるため、好ましくない。
【００５０】
図６は、本発明の実施例に使用される負電位発生回路の詳細な構成を示す回路図であり、図７は、図６の負電位発生回路の動作を説明するためのタイミングチャートである。
リセットレベルの負の電位への切り替えのときに使用される負電位発生回路としては、図６に示すように、接地電圧Ｖssの電位を基準にして、発振回路部５ａとポンプ回路部５ｂにより構成された回路が一般的に知られている。発振回路部５ａは、３つのインバータ５０〜５２をリング状に接続して形成される。ポンプ回路部５ｂは、ポンピングキャパシタ５３と、２個のＮチャネル型トランジスタ５４、５５とを有している。発振回路部５ａから出力された矩形波の発振信号は、ポンピングキャパシタ５３とＮチャネル型トランジスタ５４、５５によるポンピング動作によって、負の電位が生成される。
【００５１】
図６の負電位発生回路の動作は図７に示すとおりである。図７から明らかなように、発振回路部５ａの最終段目のインバータ５２（ノードＡ）から、電圧Ｖddの矩形波の発振信号が出力される。さらに、ポンピングキャパシタ５３のノードＢから、３つの電圧Ｖdd、ＶＴ１、および−ＶＴ２を含むパルス状の電圧波形が得られる。さらに、Ｎチャネル型トランジスタ５４、５５によるポンピング動作に従って上記の３つの電圧を重畳することにより、−Ｖdd＋ＶＴ１＋ＶＴ２の電圧レベルを有する負の電位が生成される。一般的にいって、上記のような負電位発生回路にて生成されるマイナス電源は、電源効率が悪く、消費電力が大きい。
【００５２】
本発明の実施例では、ワード線のリセット動作の開始時にワード線のノードが持っている電荷の大部分をまず、接地電圧Ｖssの電源へ逃がし、電源効率の悪いマイナス電源へ逃がす電荷量を大幅に減少させることによって、消費電力をできる限り節減するようにしている。
図８は、本発明の実施例に使用される半導体メモリの概略的構成を示す平面図である。ＤＲＡＭ等の半導体メモリ６においては、図８に示すように、マトリクス状に配置された複数のメモリセルを含むセルアレイ６０に対し、複数のワード線６１と、これらのワード線６１と直交する複数のビット線対６２が設けられている。複数のワード線６１には、ワード線駆動回路からなるワードデコーダ６３が接続されており、複数のビット線対６２には、データの読み出し動作時に使用されるセンスアンプ６４が接続されている。上記ワードデコーダ６３から複数のワード線６１に対し、選択されたメモリセルを活性化状態にしたりスタンバイ状態に戻したりするための駆動信号が供給される。さらに、最近では、ワード線の抵抗の影響を小さくするために、複数のワードデコーダを配置してワード線を短く分割するといった手法が用いられる傾向にある。
【００５３】
図９は、本発明の第１の実施例に係る半導体メモリの主要部の構成を示す回路ブロック図である。ここでは、図１に示したワード線駆動制御回路１、ワード線駆動回路２およびリセットレベル切替スイッチ回路部３を組み込んで形成した半導体メモリの構成を例示する。
図９の第１の実施例に係る半導体メモリにおいては、複数のワードデコーダ２−１〜２−ｎ（ｎは２以上の任意の正の整数）の内部に、複数のリセットレベル切替スイッチ回路部３−１〜３−ｎがそれぞれ設けられている。この場合、各々のワードデコーダに対し、一つのリセットレベル切替スイッチ回路部を持つことになる。さらに、複数のワードデコーダ２−１〜２−ｎとは独立して、これらのワードデコーダの高電圧側電源供給信号を供給するための複数の制御回路１−１〜１−ｎがそれぞれ設けられている。これらの制御回路１−１〜１−ｎは、複数のワードデコーダ２−１〜２−ｎとセンスアンプ６４が配置されていない場所に配置される。
【００５４】
図９の半導体メモリにおける複数のワードデコーダ２−１〜２−ｎの各々（例えば、第１のワードデコーダ２−１）の構成は、前述の図１のワード線駆動回路２の構成と同じである。さらに詳しく説明すると、第１のワードデコーダ２−１は、選択信号ＭＷＬに基づいて駆動信号ＳＷＬを出力するためのＰチャネル型トランジスタ２１−１およびＮチャネル型トランジスタ２２−１からなるＮＡＮＤ回路部と、リセット制御信号ＳＷＤＸに基づいてワード線６１をリセット電位にクランプするためのＮチャネル型トランジスタ２３−１とを有している。
【００５５】
さらに、図９の半導体メモリにおいては、第１のワードデコーダ２−１のＰチャネル型トランジスタ２１−１のソースに対し、高電圧側電源供給信号ＳＷＤＺを供給して駆動信号ＳＷＬの電圧レベルを制御するための第１の制御回路１−１が設けられている。この第１の制御回路１−１は、Ｐチャネル型トランジスタ１１−１およびＮチャネル型トランジスタ１２−１からなるインバータを有している。Ｐチャネル型トランジスタ１１−１のソースは、昇圧電圧Ｖppの電源に接続され、Ｎチャネル型トランジスタ１２−１のソースは、負の電圧Ｖnwl のマイナス電源に接続される。ここでは、上記インバータの入力側のノードｎ０１から入力される制御信号に基づいて、第１のワードデコーダ２−１の高電圧側電源に対し、昇圧電圧Ｖppまたは負の電圧Ｖnwl の高電圧側電源供給信号ＳＷＤＺが供給されることになる。
【００５６】
さらに、図９の半導体メモリにおいては、上記ワード線駆動回路２の内部に、リセットレベルの接地電圧Ｖssの電位と、負の電圧Ｖnwl の電位との切り替えを行う第１のリセットレベル切替スイッチ回路部３−１を設けている。この第１のリセットレベル切替スイッチ回路部３−１は、接地電圧Ｖssと負の電圧Ｖnwl の間で、ワード線６１のノードに接続されたＮチャネル型トランジスタ２２−１のソースの電位を切り替えるためのＮチャネル型トランジスタ３１−１、３２−１と、Ｎチャネル型トランジスタ３１−１のゲートとＮチャネル型トランジスタ３２−１のゲートとの間に接続されるインバータ３３−１とを有している。さらに、上記第１のリセットレベル切替スイッチ回路部３−１は、接地電圧Ｖssと負の電圧Ｖnwl の間で、ワード線６１のノードに接続されたＮチャネル型トランジスタ２３−１のソースの電位を切り替えるためのＮチャネル型トランジスタ３４−１、３５−１とを有している。
【００５７】
図１０は、本発明の第２の実施例に係る半導体メモリの主要部の構成を示す回路ブロック図である。ここでは、図３に示したワード線駆動回路１、ワード線駆動回路２ａおよびリセット電位発生回路（すなわち、リセットレベル切替スイッチ回路）４を組み込んで形成した半導体メモリの構成を例示する。
図１０の第２の実施例に係る半導体メモリにおいては、複数のワードデコーダ２ａ−１〜２ａ−ｎ（ｎは２以上の任意の正の整数）から複数のリセット電位発生回路４−１〜４−ｎを切り離し、複数の制御回路１−１〜１−ｎと同じ場所に配置している。この場合も、各々のワードデコーダに対し、一つのリセット電位発生回路、すなわち、リセットレベル切替スイッチ回路を持つことになる。
【００５８】
図１０の半導体メモリにおける複数のワードデコーダ２ａ−１〜２ａ−ｎの各々（例えば、第１のワードデコーダ２ａ−１）の構成は、前述の図３のワード線駆動回路２ａの構成と同じである。さらに詳しく説明すると、第１のワードデコーダ２ａ−１は、選択信号ＭＷＬに基づいて駆動信号ＳＷＬを出力するためのＰチャネル型トランジスタ２４−１およびＮチャネル型トランジスタ２５−１からなるインバータと、リセット制御信号ＳＷＤＸに基づいてワード線を所定のリセット電位にクランプするためのＮチャネル型トランジスタ２６−１とを有している。Ｎチャネル型トランジスタ２５−１、２６−１のソースは、ワード線をリセットするための負の電圧Ｖnwl の電源に接続されている。
【００５９】
さらに、図１０の半導体メモリにおいては、前述の図９の場合と同じように、第１のワードデコーダ２ａ−１のＰチャネル型トランジスタ２４−１のソースに対し、高電圧側電源供給信号ＳＷＤＺを供給して駆動信号ＳＷＬの電圧レベルを制御するための第１の制御回路１−１が設けられている。この第１の制御回路１−１は、前述の図９の場合と同じように、Ｐチャネル型トランジスタ１１−１およびＮチャネル型トランジスタ１２−１からなるインバータを有している。Ｐチャネル型トランジスタ１１−１のソースは、昇圧電圧Ｖppの電源に接続され、Ｎチャネル型トランジスタ１２−１のソースは、第１のリセット電位発生回路４−１の出力端子に接続される。この第１のリセット電位発生回路４−１の出力端子からＮチャネル型トランジスタ１２−１のソースに対し、ワード線のリセット電源供給信号ＶＲＳＴが供給される。
【００６０】
この場合、第１のリセット電位発生回路４−１は、第１のワードデコーダ２ａ−１のリセットレベルの切り替えを行うリセットレベル切替スイッチ回路の機能を有している。上記第１のリセット電位発生回路４−１は、第１のワードデコーダ２ａとは別個に設けられ、かつ、第１のリセット電位発生回路４−１と同じ場所に配置される。
【００６１】
図１１は、本発明の第３の実施例に係る半導体メモリの主要部の構成を示す回路ブロック図である。
図１１の第３の実施例に係る半導体メモリにおいては、複数のワードデコーダ２ａ−１〜２ａ−ｎから複数のリセット電位発生回路（すなわち、リセットレベル切替スイッチ回路）４ｂ−１〜４ｂ−ｎ／２を切り離し、複数の制御回路１ｂ−１〜１ｂ−ｎ／２と同じ場所に配置している。基本的な回路構成や動作は、図１０の半導体メモリと同じである。ただし、この場合は、ある単位の複数のワードデコーダ（例えば、２つのワードデコーダ）が、一つのリセットレベル切替スイッチ回路を共有し、上記の単位に基づいてリセットレベル切替スイッチ回路によるリセットレベルの切り替えを一括して行うようにしている。ここで、共有するワードデコーダの選択は、選択信号ＭＷＬ等により他の系列から行うようにしている。
【００６２】
図１１の半導体メモリにおける複数のワードデコーダ２ａ−１〜２ａ−ｎの各々（例えば、第１のワードデコーダ２ａ−１）の構成は、前述の図１０のワードデコーダの構成と同じである。さらに、複数の制御回路１ｂ−１〜１ｂ−ｎ／２の各々（例えば、第１の制御回路１ｂ−１）の構成は、前述の図１０の制御回路１−１の構成と同じであり、複数のリセットレベル切替スイッチ回路４ｂ−１〜４ｂ−ｎ／２の各々（例えば、第１のリセットレベル切替スイッチ回路４ｂ−１）の構成は、前述の図１０のリセットレベル切替スイッチ回路４−１の構成と同じである。したがって、ここでは、ワードデコーダ、制御回路およびリセットレベル切替スイッチ回路の詳細な説明は省略することとする。
【００６３】
本発明の第３の実施例に係る半導体メモリによれば、複数のワードデコーダに対し、リセットレベル切替スイッチ回路によるリセットレベルの切り替えを一括して行っているので、リセットレベル切替スイッチ回路の数が少なくなって無駄な消費電力を抑えることが可能になる。
図１２は、本発明の実施例に使用されるリセットレベル切替制御タイミング回路の構成を示す回路ブロック図であり、図１３は、図１２のリセットレベル切替制御タイミング回路の動作を説明するためのタイミングチャートである。
【００６４】
図１２においては、ワード線のリセット動作時に同ワード線の電位が充分低下した後に、ノードｎ０２＝“Ｖii”になるように制御するための第１の方法として、ワード線の電位が充分低下する時間を、リセットレベル切替制御タイミング回路で模倣し制御する方法を実行するためのリセットレベル切替制御タイミング回路の構成を図示し、図１３においては、図１２のリセットレベル切替制御タイミング回路の各部の信号波形を図示することとする。
【００６５】
さらに、図１２において、半導体装置がリセットコマンドを受けた際に出力される信号をＲＥＳＥＴとし、本発明にて注目されるワード線駆動回路をリセットするためのトリガとなる信号（図１であれば選択信号ＭＷＬ、図３であればノードｎ０１での信号）をＲＳＴとし、リセットレベルの切り替え信号をＳＷとする。図１２のリセットレベル切替制御タイミング回路は、信号ＲＥＳＥＴが入力されるロジック部７と、このロジック部のノードｓｗ００から出力される制御信号に所定の遅延を与える制御信号ディレイ部８とを有している。この制御信号ディレイ部８は、キャパシタ８１〜８３と抵抗８４〜８６との組み合せにより、制御信号に対し所望の遅延量を付与する。
【００６６】
図１３のタイミングチャートから明らかなように、図１２のロジック部７に信号ＲＥＳＥＴが入力されると、ロジック部７にて各種論理がとられ、信号ＲＳＴが出力されてワード線のリセットが開始される。これと同時に、ロジック部７のノードｓｗ００から制御信号が出力され、ワード線のレベルが充分低下するまでの時間に予め設定された制御信号ディレイ部８を通過する。この制御信号ディレイ部８を伝搬した制御信号は、リセットレベル切替スイッチ回路の切替信号ＳＷとして出力される。このようにして出力された切替信号ＳＷは、リセット電位切替用制御信号として、図１または図３のノードｎ０２に供給される。
【００６７】
図１４は、本発明の実施例に使用されるワード線電位判定回路の構成を示す回路ブロック図であり、図１５は、図１４のワード線電位判定回路の動作を説明するためのタイミングチャートである。
図１４においては、ワード線のリセット動作時に同ワード線の電位が充分低下した後に、ノードｎ０２＝“Ｖii”になるように制御するための第２の方法として、ワード線の電位を半導体装置内部で監視し、ノードｎ０２の電位を自動的に変化させる方法を実行するためのワード線電位判定回路の構成を図示し、図１５においては、図１４のワード線電位判定回路の各部の信号波形を図示することとする。
【００６８】
さらに、図１４に示すワード線電位判定回路は、信号ＲＥＳＥＴが入力されるロジック部７と、このロジック部のノードｓｗ００から出力される制御信号を分圧して所定のレベルの信号を得るための分圧回路部と、ワード線の電位判定の基準となる抵抗９２と、３個のＰチャネル型トランジスタ９１、９３および９５と、２個のＮチャネル型トランジスタ９４、９６とを有している。上記の分圧回路部は、４つの分圧用抵抗７４〜７７と、Ｐチャネル型トランジスタ７２と、Ｎチャネル型トランジスタ７３と、Ｐチャネル型トランジスタ７２のゲートとＮチャネル型トランジスタ７３のゲートとの間に接続されるインバータ７１とを含む。
【００６９】
図１５のタイミングチャートから明らかなように、図１４のロジック部７に信号ＲＥＳＥＴが入力されると、ロジック部７にて各種論理がとられ、信号ＲＳＴが出力されてワード線のリセットが開始される。これと同時に、ロジック部７のノードｓｗ００から制御信号が出力され、ワード線の電位を監視しはじめる。この場合、４つの分圧用抵抗７４〜７７の抵抗比によって分圧された電位が、ノードｓｗ０１にて得られる。
【００７０】
ノードｓｗ０１のレベルによって制御されるＰチャネル型トランジスタ９１のオン抵抗と、抵抗９２（抵抗値ｒ１０）の抵抗比によってノードｓｗ０２の電位が得られ、このノードｓｗ０２電位が次段のインバータを動作させている。
ここで、ワード線の電位が高い状態では、ノードｓｗ０１が“Ｈ”であると認識されるレベルにいるので、ノードｓｗ０２が“Ｌ”、切替信号ＳＷが“Ｌ”となっている。つぎに、ワード線の電位が充分低下すると、ノードｓｗ０１は“Ｌ”であると認識されるレベルにまで低下し、次段のＰチャネル型トランジスタ９１を動作状態にする。このとき、Ｐチャネル型トランジスタ９１のオン抵抗が抵抗９２の抵抗値ｒ１０よりも充分に小さくなって、ノードｓｗ０２が“Ｈ”となり、この結果として切替信号ＳＷは“Ｈ”となる。このようにして“Ｌ”から“Ｈ”に変化した切替信号ＳＷは、リセット電位切替用制御信号として図１または図３のノードｎ０２に供給される。
【００７１】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、第１に、メモリセルに接続されたワード線のリセット動作を行う際のリセットレベルを、接地電位等の第１の電位と、マイナス電位等の第２の電位との間で切り替えているので、ワード線のノードが有する電荷の大部分を接地電位の電源へ逃がしてやることができるようになり、電源効率の悪いマイナス電位の電源へ逃がす電荷量が大幅に減少し、消費電力を大幅に節減することが可能になる。
【００７２】
さらに、本発明の半導体装置によれば、第２に、ワード線駆動回路内に、リセットレベルの第１の電位と第２の電位との切り替えを行うリセットレベル切替スイッチ回路部を設けているので、ワード線のノードが有する電荷の大部分を接地電位の電源へ直接引き抜くことができるようになり、トランジスタのしきい値電圧に影響されることなくリセット動作が安定に行われる。
【００７３】
さらに、本発明の半導体装置によれば、第３に、リセットレベルの第１の電位と第２の電位との切り替えを行うリセットレベル切替スイッチ回路を、ワード線駆動回路とは別に設けているので、半導体チップ上の空いている空間を有効に利用することができるようになり、半導体チップの面積を最小限に抑えることが可能になる。
【００７４】
さらに、本発明の半導体装置によれば、第４に、複数のワード線駆動回路に対しリセットレベル切替スイッチ回路を共有し、リセットレベルの第１の電位と第２の電位との切り替えを一括して行うようにしているので、リセットレベル切替スイッチ回路による無駄な消費電力を抑えることが可能になる。
さらに、本発明の半導体装置によれば、第５に、リセットレベルの接地電位への切り替えを、ワード線のリセット動作を開始する前に行うようにしているので、ワード線のノードが有する電荷の大部分を接地電位の電源へ逃がしてやることができるので、消費電力を大幅に節減することが可能になる。
【００７５】
さらに、本発明の半導体装置によれば、第６に、リセットレベルのマイナス電位への切り替えを、ワード線のレベルが充分低下した後に行うようにしているので、電源効率の悪いマイナス電源へ逃がす電荷量が大幅に減少し、消費電力を大幅に節減することが可能になる。
さらに、本発明の半導体装置によれば、第７に、リセットレベルの第１の電位と第２の電位との切り替えを、セルアレイに設けられたセンスアンプの活性化信号および非活性化信号を用いて行えるので、リセットレベル切り替えのための制御信号を付加する必要がなくなり、このような制御信号による余計な回路動作に起因した消費電力の増加が抑制される。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構成を示す回路図である。
【図２】図１の実施例の動作を説明するためのタイミングチャートである。
【図３】本発明の第２の実施例の構成を示す回路図である。
【図４】図３の実施例におけるリセット電位発生回路の詳細な構成を示す回路図である。
【図５】図３の実施例の動作を説明するためのタイミングチャートである。
【図６】本発明の実施例に使用される負電位発生回路の詳細な構成を示す回路図である。
【図７】図６の負電位発生回路の動作を説明するためのタイミングチャートである。
【図８】本発明の実施例に使用される半導体メモリの概略的構成を示す平面図である。
【図９】本発明の第１の実施例に係る半導体メモリの主要部の構成を示す回路ブロック図である。
【図１０】本発明の第２の実施例に係る半導体メモリの主要部の構成を示す回路ブロック図である。
【図１１】本発明の第３の実施例に係る半導体メモリの主要部の構成を示す回路ブロック図である。
【図１２】本発明の実施例に使用されるリセットレベル切替制御タイミング回路の構成を示す回路ブロック図である。
【図１３】図１２のリセットレベル切替制御タイミング回路の動作を説明するためのタイミングチャートである。
【図１４】本発明の実施例に使用されるワード線電位判定回路の構成を示す回路ブロック図である。
【図１５】図１４のワード線電位判定回路の動作を説明するためのタイミングチャートである。
【図１６】従来のリセット電位を負電位に設定する機能を備えた半導体装置の構成を示す回路図である。
【図１７】図１６の従来技術の動作を説明するためのタイミングチャートである。
【符号の説明】
１…ワード線駆動制御回路
２…ワード線駆動回路
２ａ…ワード線駆動回路
３…リセットレベル切替スイッチ回路部
４…リセット電位発生回路
５ａ…発振回路部
５ｂ…ポンプ回路部
６…半導体メモリ
７…ロジック部
８…制御信号ディレイ部
１１…Ｐチャネル型トランジスタ
１２…Ｎチャネル型トランジスタ
２１…Ｐチャネル型トランジスタ
２２、２３…Ｎチャネル型トランジスタ
２４…Ｐチャネル型トランジスタ
２５、２６…Ｎチャネル型トランジスタ
３１、３２…Ｎチャネル型トランジスタ
３３…インバータ
３４、３５…Ｎチャネル型トランジスタ
４１、４２…Ｎチャネル型トランジスタ
４３…インバータ
５０、５１および５２…インバータ
５３…ポンピングキャパシタ
５４、５５…Ｎチャネル型トランジスタ
６０…セルアレイ
６１…ワード線
６２…ビット線対
６３…ワードデコーダ
６４…センスアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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