(57)【特許請求の範囲】
【請求項１】
１０ビット幅の入力信号を変換して、８ビット幅の出力信号として出力する映像信号処理回路であって、
前記１０ビット幅の入力信号を第１のクロックに同期させて取り込み上位７ビット幅の信号と下位３ビット幅の信号に分割し、取り込んだ入力信号を前記第１のクロックの１．５倍の速度のクロックである第２のクロックに同期させて８ビット幅の出力信号として出力する時分割処理回路を備え、
前記時分割処理回路は、前記第１のクロックの２つのクロック期間に取り込んだデータを前記第２のクロックの３つのクロック期間に出力させるものであり、
前記第１のクロックの１クロック目に取り込んだ上位７ビット幅の信号を前記第２のクロックの１クロック目の期間に出力し、
前記第１のクロックの２クロック目に取り込んだ上位７ビット幅の信号を前記第２のクロックの２クロック目の期間に出力し、
前記第１のクロックの１クロック目に取り組んだ下位３ビット幅の信号と前記第１のクロックの２クロック目に取り込んだ下位３ビット幅の信号を前記第２のクロックの３クロック目の期間に出力することを特徴とする、
映像信号処理回路。
【請求項２】
８ビット幅の入力信号を変換して、１０ビット幅の出力信号として出力する映像信号処理回路であって、
前記８ビット幅の入力信号を第１のクロックに同期させて取り込み、取り込んだ入力信号を前記第１のクロックの３分の２倍の速度のクロックである第２のクロックに同期させて１０ビット幅の出力信号として出力する時分割処理回路を備え、
前記時分割処理回路は、前記第１のクロックの３つのクロック期間に取り込んだデータを前記第２のクロックの２つのクロック期間に出力させるものであり、
前記第１のクロックの１クロック目に取り込んだ８ビット幅の信号と前記第１のクロックの３クロック目に取り込んだ上位３ビット幅の信号を前記第２のクロックの１クロック目の期間に出力し、
前記第１のクロックの２クロック目に取り込んだ８ビット幅の信号と前記第１のクロックの３クロック目に取り込んだ下位４ビットから２ビットまでの３ビット幅の信号を前記第２のクロックの２クロック目の期間に出力することを特徴とする、
映像信号処理回路。
【請求項３】
９ビット幅の入力信号を変換して、８ビット幅の出力信号として出力する映像信号処理回路であって、
前記９ビット幅の入力信号を第１のクロックに同期させて取り込み、取り込んだ入力信号を前記第１のクロックの４分の５倍の速度のクロックである第２のクロックに同期させて８ビット幅の出力信号として出力する時分割処理回路を備え、
前記時分割処理回路は、前記第１のクロックの４つのクロック期間に取り込んだデータを前記第２のクロックの５つのクロック期間に出力させるものであり、
前記第１のクロックの１クロック目に取り込んだ９ビット幅の輝度信号の上位７ビット幅の信号を前記第２のクロックの１クロック目の期間に出力し、
前記第１のクロックの２クロック目に取り込んだ９ビット幅の色差信号の上位７ビット幅の信号を前記第２のクロックの２クロック目の期間に出力し、
前記第１のクロックの３クロック目に取り込んだ９ビット幅の輝度信号の上位７ビット幅の信号を前記第２のクロックの３クロック目の期間に出力し、
前記第１のクロックの４クロック目に取り込んだ９ビット幅の色差信号の上位７ビット幅の信号を前記第２のクロックの４クロック目の期間に出力し、
前記第１のクロックの１クロック目に取り込んだ下位２ビットの信号と前記第１のクロックの２クロック目に取り込んだ下位２ビットの信号と前記第１のクロックの３クロック目に取り込んだ下位２ビットの信号と前記第１のクロックの４クロック目に取り込んだ下位２ビットの信号とを前記第２のクロックの５クロック目の期間に出力することを特徴とする、
映像信号処理回路。
【請求項４】
８ビット幅の入力信号を変換して、９ビット幅の出力信号として出力する映像信号処理回路であって、
前記８ビット幅の入力信号を第１のクロックに同期させて取り込み、取り込んだ入力信号を前記第１のクロックの５分の４倍の速度のクロックである第２のクロックに同期させて９ビット幅の出力信号として出力する時分割処理回路を備え、
前記時分割処理回路は、前記第１のクロックの５つのクロック期間に取り込んだデータを前記第２のクロックの４つのクロック期間に出力させるものであり、
前記第１のクロックの１クロック目に取り込んだ上位７ビットの輝度信号と前記第１のクロックの５クロック目に取り込んだ２ビットの輝度信号を前記第２のクロックの１クロック目の期間に出力し、
前記第１のクロックの２クロック目に取り込んだ上位７ビットの色差信号と前記第１のクロックの５クロック目に取り込んだ２ビットの色差信号を前記第２のクロックの２クロック目の期間に出力し、
前記第１のクロックの３クロック目に取り込んだ上位７ビットの輝度信号と前記第１のクロックの５クロック目に取り込んだ２ビットの輝度信号を前記第２のクロックの３クロック目の期間に出力し、
前記第１のクロックの４クロック目に取り込んだ上位７ビットの色差信号と前記第１のクロックの５クロック目に取り込んだ２ビットの色差信号を前記第２のクロックの４クロック目の期間に出力することを特徴とする、
映像信号処理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高解像の映像信号処理に関するものである。
【０００２】
【従来の技術】
テレビ受信機その他の映像機器の映像信号は通常８ビットの解像である。しかし近年、ハイビジョン放送等高解像な信号が登場して、映像信号のビット解像は９ビットまたは１０ビットが求め始められた。だが、一方で、汎用メモリは８ビットのものが大半で、９ビットや１０ビットのメモリを使おうとすれば、カスタムメモリを使うか、汎用の８ビットメモリを２個使いしていた。
【０００３】
【発明が解決しようとする課題】
カスタムメモリは汎用メモリより高価である。また、汎用メモリを２個使いすることもコストは２倍に上がる。９ビットや１０ビットといった高解像にしたためにメモリ・コストが上がることが課題であった。
【０００４】
【課題を解決するための手段】
上記課題を解決するために、汎用の８ビットメモリが使えるように本発明は、
（１）  出力信号８ビットが入力信号１０ビットの１．５倍の速度で出力され、入力１０ビットの信号が上位７ビットと下位３ビットに時分割処理に分けられる高解像度信号時分割処理回路を備えたものである。
（２）  出力信号１０ビットが入力信号８ビットの３分の２倍の速度で出力され、時分割して入力された信号を１０ビット出力に還元する高解像度信号時分割処理回路を備えたものである。
（３）  輝度信号と２つの色差信号が４：２：２の時分割で９ビットで入力する信号を、出力信号８ビットが入力信号９ビットの４分の５倍の速度で出力して、入力９ビットを上位７ビットと下位２ビットに分けて１ビットの制御信号と組み合わせて時分割に送り直す高解像度信号時分割処理回路を備えたものである。
（４）  出力信号９ビットが入力信号８ビットの５分の４倍の速度で出力され、時分割し直して輝度信号と２つの色差信号が４：２：２の９ビット信号に還元する高解像度信号時分割処理回路を備えたものである。
【０００５】
【発明の実施の形態】
本発明の請求項１に記載の発明は、出力信号８ビットが入力信号１０ビットの１．５倍の速度で出力され、入力１０ビットの信号が上位７ビットと下位３ビットに時分割に分けられる高解像度信号時分割処理回路であり、汎用の８ビットメモリが使用できる作用を有する。
【０００６】
さらに、請求項２に記載の発明は、出力信号１０ビットが入力信号８ビットの３分の２倍の速度で出力され、時分割して入力された信号を１０ビット出力に還元する高解像度信号時分割処理回路であり、汎用の８ビットメモリが使用できる作用を有する。
【０００７】
さらに、請求項３に記載の発明は、輝度信号と２つの色差信号が４：２：２の時分割で９ビットで入力する信号を、出力信号８ビットが入力信号９ビットの４分の５倍の速度で出力して、入力９ビットを上位７ビットと下位２ビットに分けて１ビットの制御信号と組み合わせて時分割に送り直す高解像度信号時分割処理回路であり、汎用の８ビットメモリが使用できる作用を有する。
【０００８】
さらに、請求項４に記載の発明は、出力信号９ビットが入力信号８ビットの５分の４倍の速度で出力され、時分割し直して輝度信号と２つの色差信号が４：２：２の９ビット信号に還元する高解像度信号時分割処理回路であり、請求項１と同様に汎用の８ビットメモリが使用できる作用を有する。
【０００９】
【実施例】
以下、本発明の実施例における高解像度時分割処理回路の形態について、図１から図４を用いて説明する。
【００１０】
（実施例１）
図１は本発明の第１の実施例における高解像度信号時分割処理回路のブロック構成図とそのタイミングチャートを示すものである。
【００１１】
図１（Ａ）において、符号１は１．５の速度のクロックを再生するＰＬＬ回路、２は図１（Ｂ）のタイミングチャ−トに示すように、入力１０ビット信号を制御信号１ビット加えて８ビットで出力する時分割処理回路、３は８ビットメモリから構成されている。メモリ３へは時分割処理回路２を通して８ビット化されて入力される。
【００１２】
（実施例２）
次に、本発明の第２の実施例における高解像度信号時分割処理回路について図２を参照しながら説明する。図２は本発明の高解像度信号時分割処理回路の構成図とそのタイミングチャ−トを示すものである。
【００１３】
図２（Ａ）において、１は３分の２の速度のクロックを再生するＰＬＬ回路、２は図２（Ｂ）のタイミングチャ−トに示すように、時分割して入力された信号を１０ビット出力に還元する高解像度信号時分割処理回路、３は８ビットメモリから構成されている。メモリ３からの８ビット信号は時分割処理回路２を通して１０ビット化されて出力される。
【００１４】
（実施例３）
次に、本発明の第３の実施例における高解像度信号時分割処理回路について図３を参照しながら説明する。図３は本発明の高解像度信号時分割処理回路の構成図とそのタイミングチャ−トを示すものである。
【００１５】
図３（Ａ）において、１は４分の５倍のクロックを再生するＰＬＬ回路、２は図３（Ｂ）のタイミングチャ−トに示すように、輝度信号と２つの色差信号（４：２：２の比率）の時分割９ビット信号に制御信号１ビット加えて８ビットで出力する時分割処理回路、３は８ビットメモリから構成されている。メモリ３へは時分割処理回路２を通して８ビット化されて入力される。
【００１６】
（実施例４）
次に本発明の第４の実施例における高解像度信号時分割処理回路について図４を参照しながら説明する。図４は本発明の高解像度信号時分割処理回路の構成図とそのタイミングチャ−トを示すものである。
【００１７】
図４（Ａ）において、１は５分の４倍のクロックを再生するＰＬＬ回路、２は図４（Ｂ）のタイミングチャ−トに示すように、時分割し直して輝度信号と２つの色差信号が４：２：２の９ビット信号に還元する高解像度信号時分割処理回路、３は８ビットメモリから構成されている。メモリ３からの８ビット信号は時分割処理回路２を通して１０ビット化されて出力される。
【００１８】
【発明の効果】
以上のように本発明によれば、８ビットを越える高解像信号なのに汎用８ビットメモリが使えるようになり、コストを押さえることができる。
【図面の簡単な説明】
【図１】本発明の実施例１における高解像度信号時分割処理回路の回路図とタイミングチャ−ト
【図２】本発明の実施例２における高解像度信号時分割処理回路の回路図とタイミングチャ−ト
【図３】本発明の実施例３における高解像度信号時分割処理回路の回路図とタイミングチャ−ト
【図４】本発明の実施例４における高解像度信号時分割処理回路の回路図とタイミングチャ−ト
【符号の説明】
１  ＰＬＬ回路
２  時分割処理回路
３  ８ビット汎用メモリ
【図１】
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【図２】
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【図３】
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【図４】
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