(57)【特許請求の範囲】
【請求項１】
焼結体に一対の仮外部電極を形成してセラミック素体を得る工程と、
前記仮外部電極間の電気特性を測定し、測定結果に基づいて前記セラミック素体を層別する工程と、
前記セラミック素体の両端部に形成された一対の仮外部電極を除去する工程と、
前記層別に基づいて、前記仮外部電極を除去した前記焼結体に一対の外部電極を形成する工程と、
を備えることを特徴とするチップ型電子部品の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、セラミック焼結体に外部電極を形成してなるチップ型電子部品の製造方法に関し、より詳細には、電気特性の精度が高いチップ型電子部品の製造方法に関するものである。
【０００２】
【従来の技術】
従来より周知のチップ型電子部品、例えばチップ型サーミスタを、図５に断面図で示す。チップ型電子部品１１は、遷移金属酸化物を主原料として構成された負の抵抗温度係数を有するセラミックからなる焼結体１２と、焼結体１２の両端部に設けられた外部電極１３，１３とからなる。
【０００３】
焼結体１２は、複数枚のセラミックグリーンシートを所定の厚みになるよう積層して圧着し、所定の寸法に切断した後、焼成して形成される。外部電極１３，１３は、焼結体１２の両端部に電極ペーストを塗布し焼付けして、厚膜電極として形成される。なお、図示していないが、前記チップ型電子部品１１において、例えば、内部電極が焼結体１２の内部に形成され、内部電極の一端が外部電極１３，１３の一方に導通する構造を備えるものもある。
【０００４】
ところで、チップ型電子部品１１の電気特性、例えば抵抗値は、焼結体１２の材料が持つ比抵抗のバラツキ、焼結体２の寸法バラツキ、外部電極１３，１３の端縁１３ａ，１３ｂの位置バラツキ等の要因により変動する。そこで、比抵抗のバラツキ低減や、カット寸法精度の向上が図られているにもかかわらず、チップ型サーミスタの場合、抵抗値のバラツキは±６％ないし±８％発生する。
【０００５】
そこで、このような問題を解決する方法として、スパッタリング法で薄膜形成した外部電極を備えるチップ型電子部品が、特開平１０−２２６７０４号公報に開示されており、これを図６に断面図で示し説明する。なお、焼結体２２は前述のチップ型電子部品１１に用いた焼結体１２と同一のものを用いた。
【０００６】
チップ型電子部品２１は、焼結体２２の両端部に、例えばＮｉからなる第１層外部電極２４，２４、同じくＮｉからなる第２層外部電極２５，２５、Ｎｉ−Ｃｕ合金からなる第３層外部電極２６，２６、Ａｇ合金からなる第４層外部電極２７，２７が設けられた構造を備える。
【０００７】
まず、焼結体２２の両端部に第１層外部電極２４，２４を形成する。次に、第１層外部電極２４，２４間の抵抗値を測定し、測定結果に基づいて焼結体２２を層別する。次に、層別した焼結体２２の両端部に、第１層外部電極２４，２４を完全に覆うように第２層外部電極２５，２５を形成する。このとき、第２層外部電極２５，２５の電極間の間隔は、層別に基づく所定の間隔Ｌ４となるように形成する。次に、第２層外部電極２５，２５の対向する端縁２５ａ，２５ｂを露出させて、順に第３層外部電極２６，２６および第４層外部電極２７，２７を形成する。このようなチップ型電子部品２１は、焼結体２２の材料が持つ比抵抗のバラツキについては、焼結体２２を層別し、層別結果に基づいて第２層外部電極２５，２５間の間隔Ｌ４を決定することによって解決し、外部電極１３，１３の端縁１３ａ，１３ｂの位置バラツキについては、第２層外部電極２５，２５の寸法を高精度に設定可能な薄膜で形成することによって解決したことから、チップ型電子部品１１に比べて抵抗値バラツキを大幅に減少した。
【０００８】
【発明が解決しようとする課題】
しかしながら、薄膜による外部電極は膜厚が薄く、酸化されやすくなるため、前述のように複数の薄膜を重ね合せて外部電極２４，２４ないし２６，２６を形成し、マイグレーション防止のために、最上層にＳｎ−Ｐｂからなる第４層外部電極２７，２７を形成する必要があり、厚膜で外部電極を形成したチップ型電子部品３１と比べて製造工程が煩雑となる問題がある。
【０００９】
また、従来の発明によれば、第１層外部電極を覆うように第２層外部電極を形成するため、抵抗値バラツキの修正は外部電極間の間隔を縮める方向、すなわち抵抗値を減少させる方向のみ可能であって、抵抗値を増大させる修正を行うためにはエッチング処理を行う等、別途異なる技術を適用する必要があった。
【００１０】
本発明の目的は、上述の問題点を解消するべくなされたもので、外部電極を１層の厚膜材料のみで形成し、焼結体の材料に起因する電気特性のバラツキを減少させたチップ型電子部品を、比較的簡易な製造工程で製造する方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明のチップ型電子部品の製造方法は、焼結体に一対の仮外部電極を形成してセラミック素体を得る工程と、前記仮外部電極間の電気特性を測定し、測定結果に基づいて前記セラミック素体を層別する工程と、前記セラミック素体の両端部に形成された一対の仮外部電極を除去する工程と、前記層別に基づいて、前記仮外部電極を除去した前記焼結体に一対の外部電極を形成する工程と、を備えることを特徴とする。
【００１２】
【発明の実施の形態】
本発明による一つの実施形態のチップ型電子部品について、図２に基づいて詳細に説明する。
【００１３】
チップ型電子部品１は、焼結体２と、内部電極３，３と、外部電極５，５からなる。焼結体２は、Ｍｎ、Ｎｉ、Ｃｏの酸化物を主原料として、負の抵抗温度係数を有するセラミックからなる。内部電極３，３は、主にＡｇ，Ａｇ／Ｐｄ等の導電成分からなり、一端が所定間隔をあけて対向するように焼結体２の内部に形成され、他端が焼結体２の両端部において外部電極５，５とそれぞれ電気的に接続されている。外部電極５，５は、主にＡｇ，Ａｇ／Ｐｄ等の導電成分からなり焼結体２の両端部に形成されている
次に、チップ型電子部品１の製造方法について、図１ないし図４に基づいて詳細に説明する。
【００１４】
まず、Ｍｎ，Ｎｉ，Ｃｏなどの複数の遷移金属酸化物、有機バインダー、分散剤、表面活性剤、消泡剤、溶剤を所定量加えて、厚さ５０μｍのセラミックグリーンシート（図示せず）を作製し、これを所定サイズにカットしてセル（図示せず）を得る。次に、所定枚数のセルに電極ペーストを印刷して一対の内部電極３，３を形成し、内部電極３，３を印刷したセルの上下に内部電極を印刷しないダミーセルを重ねて油圧プレス機で圧着し一体化させ、所定のサイズにカットした後にこれを焼成して焼結体２を得る。
【００１５】
次に、図３に示すようにサーミスタ素体の両端部に電極間の間隔がＬ１となるように、例えばＡｇ−Ｐｄ合金からなる電極ペーストを塗布し焼付けして仮外部電極４，４を形成し、セラミック素体１ａを得る。なお、仮外部電極４，４の膜構成および膜厚は特に限定しないが、電極間の抵抗値を測定した後に容易に除去できることが好ましい。
【００１６】
次に、セラミック素体１ａの電気特性、つまり仮外部電極４，４間の抵抗値を測定する。測定したセラミック素体１ａの抵抗値分布は図４に示す曲線ａとなる。なお、図４に示したグラフの横軸は抵抗値（ＫΩ）を、縦軸はその抵抗値を有するセラミック素体１ａの数量（ｎ）を示す。
【００１７】
次に、図４のグラフに基づいて、セラミック素体１ａを層別する。すなわち、セラミック素体１ａを層別するにあたり、最も抵抗値の低い抵抗値範囲をランクｂ１とし、以降、所定の抵抗値範囲毎に順にランクｂ２、ランクｂ３としてランクｂ７まで抵抗ランクを決定し、セラミック素体１ａを層別する。
【００１８】
次に、この抵抗ランクｂ１ないしｂ７に層別されたセラミック素体１ａの仮外部電極４，４を除去して、層別された焼結体２を得る。なお、仮外部電極４，４の除去方法として、硝酸洗浄などによる化学的除去等が挙げられるが、特に限定はしない。
【００１９】
次に、仮外部電極４，４を除去した焼結体２の両端部に、層別結果に基づいて外部電極５，５を形成して、図２に示すチップ型電子部品１を得る。なお、この外部電極５，５は、焼結体２の主面並びに側面に延びて、それぞれの端縁５ａ，５ａが所定の位置に達するように、例えば焼結体２をＡｇ−Ｐｄ合金からなる電極ペースト中に浸漬し、焼付けすることにより形成する。
【００２０】
セラミック素体１ａに形成する外部電極５，５の端縁５ａ，５ａ間の間隔Ｌ２は、抵抗ランクｂ１ないしｂ７毎に決定される。すなわち、チップ型電子部品１の抵抗値は外部電極５，５間の間隔Ｌ２によって決定され、間隔Ｌ１＜間隔Ｌ２とすれば、チップ型電子部品１の抵抗値はセラミック素体１ａの抵抗値より大きくなり、間隔Ｌ１＞間隔Ｌ２とすれば、チップ型電子部品１の抵抗値はセラミック素体１ａの抵抗値よりも小さくなる。そこで本発明において、例えば目標とする抵抗値の範囲を抵抗ランクｂ４とした場合、抵抗ランクｂ１ないしｂ３のチップ型電子部品１はセラミック素体１ａの抵抗値よりも大きくするために、間隔Ｌ１＜間隔Ｌ２となるように外部電極５，５が形成される。他方、抵抗ランクｂ５ないしｂ７のチップ型電子部品１はセラミック素体１ａの抵抗値よりも抵抗値を下げるために、間隔Ｌ１＞間隔Ｌ２となるように外部電極５，５が形成される。なお、抵抗ランクｂ４のセラミック素体１ａについては、既に目標とする抵抗値範囲に入っているが、仮外部電極４，４をスパッタリング等による薄膜で形成した場合は厚膜で形成し直す必要があるため、間隔Ｌ２＝間隔Ｌ１となるように外部電極５，５を形成する。
【００２１】
こうして得られたチップ型電子部品１の抵抗値分布は、図４に示す曲線ｃのようになる。目標とする抵抗値１０ＫΩを中心として抵抗値のばらつく範囲が小さくなり、抵抗ランクｂ１ないしｂ７毎に外部電極５，５を形成する工程の実施により、チップ型電子部品の抵抗値のばらつきを大幅に狭め得ることがわかる。
【００２２】
なお、抵抗ランクｂ１ないしｂ７をより細分化して、細分化された抵抗ランク毎にきめ細かく外部電極５，５間の間隔Ｌ２を設定することで、より抵抗値のバラツキを小さくすることができる。また、本実施形態のチップ型電子部品は、目標とする抵抗値の範囲を抵抗ランクｂ４としたが、任意の範囲とすることができる。
【００２３】
【実施例】
図１および図２に示すチップ型電子部品を用いて、本発明に基づく実験を行った。
【００２４】
長さが１．８０ｍｍ、高さが１．００ｍｍの焼結体２の両端部に、仮外部電極４，４の電極間の間隔Ｌ１が１．０ｍｍとなるように仮外部電極４，４を形成して、抵抗値を測定した。次に、測定した抵抗値に基づき図４に示すように抵抗値範囲を９．３ＫΩないし１０．７ＫΩとし、各ランク幅を０．２ＫΩとなる抵抗ランクｂ１ないしｂ７に層別した。次に、仮外部電極４，４を除去して、抵抗ランクｂ１ないしｂ７毎に外部電極５，５を形成した。チップ型電子部品１の寸法は、外部電極５，５を含む長さが２．００ｍｍ、高さが１．２５ｍｍとした。そこで、外部電極５，５の電極間の間隔Ｌ２およびチップ型電子部品１の平均抵抗値を、抵抗ランク毎に表１にまとめた。
【００２５】
【表１】
0004135265.tif 000002
【００２６】
表１から明らかなように、チップ型電子部品１の平均抵抗値は、抵抗値のバラツキが大きかった抵抗ランクｂ１ないしｂ７のすべてについて、目標とするバラツキが小さい抵抗値範囲９．９ＫΩないし１０．１ＫΩ内に入った。また、本発明の製造方法によることで、抵抗ランクｂ１ないしｂ３のセラミック素体１ａについては、抵抗値を増大させて目標とする抵抗値範囲に、抵抗ランクｂ５ないしｂ７のセラミック素体１ａについては、抵抗値を減少させて目標とする抵抗値範囲に入れることができた。
【００２７】
なお、上記実施例において焼結体２は負特性サーミスタを用いて説明したが、ＢａＴｉＯ3系半導体セラミック等を主原料とする正特性サーミスタ、あるいはセラミックコンデンサ、バリスタにも適用することができる。
【００２８】
なお、本実施例のチップ型電子部品は、焼結体２の内部に外部電極５，５とそれぞれ電気的に接続された内部電極３，３を備えるが、内部電極３，３は焼結体２の内部にとどまり、何れの外部電極とも電気的に接続されなくてもよい。また、必ずしも内部電極３，３を備えていなくてもよい。
【００２９】
また、本実施例のチップ型電子部品は、仮外部電極４，４ならびに外部電極５，５の導電成分としてＡｇ−Ｐｄを用いたが、本発明は特にこれに限定されることなく、Ｎｉ、Ｃｕ、Ｃｒ、Ｚｎ、Ａｕ等の金属あるいは合金を適宜選択して用いることができる。
【００３０】
【発明の効果】
以上述べたように、本発明によるチップ型電子部品の製造方法によれば、焼結体の持つ電気特性に基づいて外部電極を形成するため、焼結体の材料に起因する電気特性のバラツキを減少させたチップ型電子部品を、比較的簡易な製造工程で製造することができる。
【００３１】
また、本発明によるチップ型電子部品の製造方法によれば、抵抗値の減少と増大の双方について同一方法によって抵抗値を修正することができ、より自由度の高い目標抵抗値の設定を実現できる。
【図面の簡単な説明】
【図１】本発明に係わる一つの実施形態のチップ型電子部品の製造工程を示した説明図である。
【図２】本発明に係る一つの実施形態のチップ型電子部品の断面図である。
【図３】図２のチップ型電子部品の製造工程におけるセラミック素体の断面図である。
【図４】図２に示したチップ型電子部品の抵抗値分布を示す説明図である。
【図５】従来のチップ型電子部品の断面図である。
【図６】従来の他のチップ型電子部品の断面図である。
【符号の説明】
１    チップ型電子部品
１ａ  セラミック素体
２    焼結体
３    内部電極
４    仮外部電極
５    外部電極
【図１】
0004135265.tif 000003
【図２】
0004135265.tif 000004
【図３】
0004135265.tif 000005
【図４】
0004135265.tif 000006
【図５】
0004135265.tif 000007
【図６】
0004135265.tif 000008