(57)【特許請求の範囲】
【請求項１】
基板上に犠牲絶縁膜を成膜し、該犠牲絶縁膜のゲート電極形成予定部位に前記基板に連通するゲート電極形成用の開口を設ける工程、前記開口を埋めて高融点金属又はその化合物から成る導電体膜を成膜し、接着層を介して金を含む低抵抗金属層を成膜する工程、前記低抵抗金属層を所定形状にパターニングすると共に前記接着層の一部を掘り下げた後、前記パターニングされた低抵抗金属層を覆って前記低抵抗金属層と反応せず、後工程のウェットエッチングのエッチング液に耐性があり、且つレジストとの密着性の良好な薄膜を形成する工程、前記薄膜を覆ってマスクを形成し、前記接着層及び高融点金属又はその化合物から成る導電体膜をパターニングして前記開口部から前記犠牲絶縁膜上に延在したゲート電極上部構造を形成する工程、前記犠牲絶縁膜上に形成されたゲート電極上部構造を覆ってレジストを塗布した後、該ゲート電極上部構造の長手方向の一部にレジストパターンを残す工程、該残されたレジストパターンをマスクに前記犠牲絶縁膜をウェットエッチングして、マスク形成部以外の犠牲絶縁膜を除去すると共に、マスク形成部に前記ゲート電極上部構造の支持体となる犠牲絶縁膜を残す工程、
とを含んで成るゲート電極の製造方法。
【請求項２】
基板上に犠牲絶縁膜を成膜し、該犠牲絶縁膜のゲート電極形成予定部位に前記基板に連通するゲート電極形成用の開口を設ける工程、前記開口を埋めて高融点金属又はその化合物から成る導電体膜を成膜し、接着層を介して金を含む低抵抗金属層を成膜する工程、前記低抵抗金属層を所定形状にパターニングする工程、前記パターニングされた低抵抗金属層をマスクに反応性ドライエッチングにより前記接着層及び高融点金属又はその化合物から成る導電体膜を前記開口部から前記犠牲絶縁膜上に延在し、且つ前記低抵抗金属層よりも一部後退した形状にパターニングしゲート電極上部構造を形成する工程、ＣＶＤ法により前記犠牲絶縁膜上に形成されたゲート電極上部構造を覆って前記低抵抗金属層と反応せず、後工程のウェットエッチングのエッチング液に耐性があり、且つレジストとの密着性の良好な薄膜を前記後退部分よりも少なくとも厚く成膜する工程、反応性ドライエッチングにより前記薄膜をエッチングし、前記接着層及び高融点金属又はその化合物から成る導電体膜の後退した側面に前記薄膜を残し、低抵抗金属層との段差をなくす工程、レジストを塗布した後、前記ゲート電極上部構造の長手方向の一部にレジストパターンを残す工程、該残されたレジストパターンをマスクに前記犠牲絶縁膜をウェットエッチングして、マスク形成部以外の犠牲絶縁膜を除去すると共に、マスク形成部に前記ゲート電極上部構造の支持体となる犠牲絶縁膜を残す工程、
とを含んで成るゲート電極の製造方法。
【請求項３】
前記低抵抗金属層と反応せず、後工程のウェットエッチングのエッチング液に耐性があり、且つレジストとの密着性の良好な薄膜がＴｉＮ膜であることを特徴とする請求項１又は２に記載のゲート電極の製造方法。
【請求項４】
基板上に犠牲絶縁膜を成膜し、該犠牲絶縁膜のゲート電極形成予定部位に前記基板に連通するゲート電極形成用の開口を設ける工程、前記開口を埋めて高融点金属又はその化合物から成る導電体膜及び接着層を成膜する工程、後工程で形成する金を含む低抵抗金属層の幅よりも広く前記高融点金属又はその化合物から成る導電体膜及び接着層をパターニングして前記開口部から前記犠牲絶縁膜上に延在したゲート電極上部構造を形成する工程、前記犠牲絶縁膜上に形成されたゲート電極上部構造を覆ってレジストを塗布した後、該ゲート電極上部構造の長手方向の一部にレジストパターンを残す工程、該残されたレジストパターンをマスクに前記犠牲絶縁膜をウェットエッチングして、マスク形成部以外の犠牲絶縁膜を除去すると共に、マスク形成部に前記ゲート電極上部構造の支持体となる犠牲絶縁膜を残す工程、前記ゲート電極上部構造上に蒸着リフトオフ法により金を含む低抵抗金属層を形成する工程、
とを含んで成るゲート電極の製造方法。
【請求項５】
半導体層上に垂直に立ち上がる下層部と下層部からチャネル長方向に張り出した上層部とを有し、その断面形状がＴ字乃至Ｙ字形状をなすゲート電極の前記張り出した上層部と半導体層との間隙に部分的に絶縁膜から成る支持体を有するゲート電極構造において、少なくとも前記上層部が下側から高融点金属又はその化合物から成る導電体層、接着層及び金を含有する低抵抗金属層との積層構造から成り、前記低抵抗金属層の全面がＴｉＮ薄膜で覆われていることを特徴とするゲート電極構造。
【請求項６】
半導体層上に垂直に立ち上がる下層部と下層部からチャネル長方向に張り出した上層部とを有し、その断面形状がＴ字乃至Ｙ字形状をなすゲート電極の前記張り出した上層部と半導体層との間隙に部分的に絶縁膜から成る支持体を有するゲート電極構造において、少なくとも前記上層部が下側から高融点金属又はその化合物から成る導電体層、接着層及び金を含有する低抵抗金属層との積層構造から成り、少なくとも前記導電体層及び接着層のゲート長方向の両側面が前記低抵抗金属層側面より内側に後退しており、該後退した側面の全面がＴｉＮ薄膜で覆われていることを特徴とするゲート電極構造。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は化合物半導体を用いた電界効果トランジスタ（ＦＥＴ）、特にミリ波帯用のヘテロ接合ＦＥＴ−ＭＭＩＣにおけるゲート電極構造とその製造方法に関する。
【０００２】
【従来の技術】
ＧａＡｓなどの化合物半導体を用いたＦＥＴは、高周波動作、高利得化を達成するために、ゲート−ソース間の寄生容量を低減させることが不可欠であるとされており、寄生容量低減のためにゲート長を短くすると共に、利得低下を抑えるためゲート電極の断面をＴ字型あるいはＹ字型にする対策が採られている。しかしながら、この様な形状にゲート電極を形成すると、転倒や剥離が起きやすく、製造歩留まりが低下するという問題があった。
【０００３】
これに対して、特許第２５５７４３２号には、ゲート電極の転倒を防止するために、ゲート電極の周辺に一定間隔ごとに分割された絶縁物からなる支持体を設けることが提案されている。
【０００４】
従来のゲート電極の製造方法について、図面を参照して説明する。
【０００５】
ｎ型ＧａＡｓ基板５１の表面にスペーサとしてのＳｉＯ2膜５２を堆積させる。表面全体にレジストを塗布した後、レジストの所定の位置に、電子ビーム露光などにより、幅約０．１μｍのゲート電極形成用の窓を開ける。そしてＳｉＯ2膜５２をＣＦ4ガスを用いたドライ・エッチングなどにより、ＳｉＯ2膜５２中にゲート電極用の窓を開ける。次いで、ゲート電極形成用の窓部の上のレジストを選択除去して，幅１μｍに拡張する。その後、ゲート電極形成用の窓部にスパッタリングによりＷＳｉ、ＴｉＮ、Ｐｔ、Ａｕを成膜し、イオンミリングによりＡｕ／Ｐｔを所定形状にパターニングした後、反応性イオンエッチングによりＴｉＮ及びＷＳｉをエッチングし、ゲート５３を形成する（図９（ａ））。
【０００６】
全面にレジストを塗布した後，レジストを選択除去することにより、ゲート５３の周辺に幅約１μｍで数１０μｍ間隔にレジスト５４を残す（図９（ｂ））。
【０００７】
レジスト５４をマスクとし、ＳｉＯ2膜５２をＨＦ＋ＮＨ4Ｆ（バッファードフッ酸：ＢＨＦ）をエッチング液としてウェット・エッチングにより選択除去する。残されたＳｉＯ2膜は，ゲート５３の転倒防止用の支持体５５となる（図９（ｃ））。
【０００８】
【発明が解決しようとする課題】
ゲート電極は、ハイパワー動作を可能とするため、基板との接触部ではＷ等の高融点金属やそのシリサイド膜（ＷＳｉ）などを形成し、一方、低抵抗化を図るために、その上に低抵抗金属膜を積層して形成されるのが一般的である。低抵抗金属膜としては、犠牲ＳｉＯ2膜のエッチング液（通常はバッファードフッ酸）に対して耐性があり、しかも加工性が良好なものとしてＡｕがもっぱら使用されている。Ａｕは極めて安定な金属であるため、反応性イオンエッチング（ＲＩＥ）などによるパターニングはできず、前記したようにイオンミリング等の物理的なパターニング方法が採用され、一方、ＴｉＮやＷＳｉなどは比較的高硬度の材料であり、イオンミリングなどの物理的手法では時間が掛かり効率的でないため、ＲＩＥ等の反応性ドライエッチングによりエッチングされる。尚この時、工程数を削減するため、前記パターニングされた低抵抗金属層をマスクとしてエッチングを行っている。
【０００９】
ところが、前記のように支持体として残す部分のみにレジストパターンを形成した場合、レジスト５４と低抵抗金属層５３３の主成分であるＡｕとの密着性が悪い上、下層のＴｉＮ５３２及びＷＳｉ５３１をＲＩＥなどによりエッチングしたことによりＡｕ膜５３３よりもゲート長方向の幅で若干後退した形状となる場合があり、レジストパターンとＡｕとの接触界面からエッチング液が浸透し（図１０（ａ））、パターン下のＳｉＯ2膜が部分的にエッチング（図１０（ｂ））された形状の支持体５５しか得られず、その結果、所期の目的を達成できずにゲート電極が転倒、剥離して歩留まりが低下する場合があった。
【００１０】
したがって、本発明の目的は、Ａｕとレジストとの密着性を改良、あるいは通常のフォトレジストに代わりうるエッチングマスクを用いて所望形状の支持体を形成し、歩留まり向上を図ることにある。
【００１１】
【課題を解決するための手段】
本発明者は、上記課題を達成するべく鋭意検討した結果、以下の本発明に到達した。
【００１２】
すなわち本発明の第１の実施態様になる発明は、基板上に犠牲絶縁膜を成膜し、該犠牲絶縁膜のゲート電極形成予定部位に前記基板に連通するゲート電極形成用の開口を設ける工程、前記開口を埋めて高融点金属又はその化合物から成る導電体膜を成膜し、接着層を介して金を含む低抵抗金属層を成膜する工程、前記低抵抗金属層を所定形状にパターニングすると共に前記接着層の一部を掘り下げた後、前記パターニングされた低抵抗金属層を覆って前記低抵抗金属層と反応せず、後工程のウェットエッチングのエッチング液に耐性があり、且つレジストとの密着性の良好な薄膜を形成する工程、前記薄膜を覆ってマスクを形成し、前記接着層及び高融点金属又はその化合物から成る導電体膜をパターニングして前記開口部から前記犠牲絶縁膜上に延在したゲート電極上部構造を形成する工程、前記犠牲絶縁膜上に形成されたゲート電極上部構造を覆ってレジストを塗布した後、該ゲート電極上部構造の長手方向の一部にレジストパターンを残す工程、該残されたレジストパターンをマスクに前記犠牲絶縁膜をウェットエッチングして、マスク形成部以外の犠牲絶縁膜を除去すると共に、マスク形成部に前記ゲート電極上部構造の支持体となる犠牲絶縁膜を残す工程、
とを含んで成るゲート電極の製造方法である。
【００１３】
又、本発明の第２の実施態様になる発明は、基板上に犠牲絶縁膜を成膜し、該犠牲絶縁膜のゲート電極形成予定部位に前記基板に連通するゲート電極形成用の開口を設ける工程、前記開口を埋めて高融点金属又はその化合物から成る導電体膜を成膜し、接着層を介して金を含む低抵抗金属層を成膜する工程、前記低抵抗金属層を所定形状にパターニングする工程、前記パターニングされた低抵抗金属層をマスクに反応性ドライエッチングにより前記接着層及び高融点金属又はその化合物から成る導電体膜を前記開口部から前記犠牲絶縁膜上に延在し、且つ前記低抵抗金属層よりも一部後退した形状にパターニングしゲート電極上部構造を形成する工程、ＣＶＤ法により前記犠牲絶縁膜上に形成されたゲート電極上部構造を覆って前記低抵抗金属層と反応せず、後工程のウェットエッチングのエッチング液に耐性があり、且つレジストとの密着性の良好な薄膜を前記後退部分よりも少なくとも厚く成膜する工程、反応性ドライエッチングにより前記薄膜をエッチングし、前記接着層及び高融点金属又はその化合物から成る導電体膜の後退した側面に前記薄膜を残し、低抵抗金属層との段差をなくす工程、レジストを塗布した後、前記ゲート電極上部構造の長手方向の一部にレジストパターンを残す工程、該残されたレジストパターンをマスクに前記犠牲絶縁膜をウェットエッチングして、マスク形成部以外の犠牲絶縁膜を除去すると共に、マスク形成部に前記ゲート電極上部構造の支持体となる犠牲絶縁膜を残す工程、
とを含んで成るゲート電極の製造方法である。
【００１４】
本発明の第３の実施態様になる発明は、基板上に犠牲絶縁膜を成膜し、該犠牲絶縁膜のゲート電極形成予定部位に前記基板に連通するゲート電極形成用の開口を設ける工程、前記開口を埋めて高融点金属又はその化合物から成る導電体膜及び接着層を成膜する工程、後工程で形成する金を含む低抵抗金属層の幅よりも広く前記高融点金属又はその化合物から成る導電体膜及び接着層をパターニングして前記開口部から前記犠牲絶縁膜上に延在したゲート電極上部構造を形成する工程、前記犠牲絶縁膜上に形成されたゲート電極上部構造を覆ってレジストを塗布した後、該ゲート電極上部構造の長手方向の一部にレジストパターンを残す工程、該残されたレジストパターンをマスクに前記犠牲絶縁膜をウェットエッチングして、マスク形成部以外の犠牲絶縁膜を除去すると共に、マスク形成部に前記ゲート電極上部構造の支持体となる犠牲絶縁膜を残す工程、前記ゲート電極上部構造上に蒸着リフトオフ法により金を含む低抵抗金属層を形成する工程、
とを含んで成るゲート電極の製造方法である。
【００１６】
また本発明では、上記第１〜第２の実施態様に係る製造方法により形成されたゲート電極構造に関し、それぞれ、以下の形態を有するものである。
【００１７】
すなわち、第１の実施態様に対応するゲート電極構造は、半導体層上に垂直に立ち上がる下層部と下層部からチャネル長方向に張り出した上層部とを有し、その断面形状がＴ字乃至Ｙ字形状をなすゲート電極の前記張り出した上層部と半導体層との間隙に部分的に絶縁膜から成る支持体を有するゲート電極構造において、少なくとも前記上層部が下側から高融点金属又はその化合物から成る導電体層、接着層及び金を含有する低抵抗金属層との積層構造から成り、前記低抵抗金属層の全面がＴｉＮ薄膜で覆われていることを特徴とする。
【００１８】
又、第２の実施態様に対応するゲート電極構造は、半導体層上に垂直に立ち上がる下層部と下層部からチャネル長方向に張り出した上層部とを有し、その断面形状がＴ字乃至Ｙ字形状をなすゲート電極の前記張り出した上層部と半導体層との間隙に部分的に絶縁膜から成る支持体を有するゲート電極構造において、少なくとも前記上層部が下側から高融点金属又はその化合物から成る導電体層、接着層及び金を含有する低抵抗金属層との積層構造から成り、少なくとも前記導電体層及び接着層のゲート長方向の両側面が前記低抵抗金属層側面より内側に後退しており、該後退した側面の全面がＴｉＮ薄膜で覆われていることを特徴とする。
【００２０】
【発明の実施の形態】
本発明の上記第１及び第２の実施態様に係る発明において、「低抵抗金属層と反応せず、後工程のウェットエッチングのエッチング液に耐性があり、且つレジストとの密着性の良好な薄膜」は特に限定されるものではなく、既定の条件を満たすものであれば、導電性であっても非導電性であっても良い。また、接着層材料と同様の材料を用いることもできる。特にＴｉＮは被覆性が良く、レジスト及び金との密着性が良好であるため、望ましい。
【００２２】
ゲート電極の下層にあたる高融点金属としては、従来公知の材料が使用でき、Ｗ、Ｍｏ等が挙げられる。又、これら高融点金属のシリサイドなど、導電性を有するものであればいずれも使用することができる。
【００２３】
接着層も従来公知の材料が使用でき、下層の高融点金属又はその化合物から成る導電体膜と上層の金を含む低抵抗金属層との密着性を改良でき、導電性を有するものであればいずれの材料も使用できる。
【００２４】
本発明において、金を含有する低抵抗金属層とは、その大部分が金から成るものであり、下層への拡散防止のためのＰｔ層や、更に接着性を改良するＴｉ層などを有していても良いものである。
【００２５】
以下図面を参照して、本発明を詳細に説明する。
【００２６】
図１は本発明の各実施態様に共通する犠牲ＳｉＯ2膜にゲート開口部を形成するまでの工程を示す図である。まず、ＧａＡｓ基板（不図示）上に成長されたヘテロ接合ＦＥＴエピタキシャル層１上に、減圧ＣＶＤ法により、例えば３００ｎｍの膜厚にＳｉＯ2膜２を成膜し（ａ）、このＳｉＯ2膜２上に電子ビーム用（ＥＢ）レジスト３を塗布し、ＥＢ露光によりレジスト開口を形成する（ｂ）。形成されたＥＢレジストをマスクに、ＣＦ4を用いた反応性ドライエッチングによりＳｉＯ2膜２に垂直開口を形成し、続いてＳＦ6ガスを用いてレジストを後退させながらエッチングし、図１（ｃ）に示すようなＹ型開口４を形成する。
【００２７】
以下、各実施態様について説明する。
【００２８】
まず、第１の実施態様になる発明について説明する。図２（ａ）に示すように、スパッタ法により厚み１５０ｎｍのＷＳｉから成る導電体膜５、１５０ｎｍのＴｉＮから成る接着層６、１５ｎｍのＰｔ膜及び４００ｎｍのＡｕ膜から成る低抵抗金属層７を、それぞれ成膜する。
【００２９】
次に、Ｙ型開口４の直上の低抵抗金属層７上をレジストでカバーし、Ａｒイオンミリングにより、Ａｕ、Ｐｔ及びＴｉＮの途中までエッチングする（ＴｉＮが１００ｎｍ程度残るようにエッチングする）（図２（ｂ））。
【００３０】
続いて、全面にＴｉＮ膜８を５０ｎｍ程度の膜厚にスパッタ成膜し（図３（ａ））、Ｙ型開口４直上のＴｉＮ膜８上をレジストでカバーして、Ａｒイオンミリングと反応性イオンエッチング（ＲＩＥ）を併用してＴｉＮ膜８、接着層６、導電体層５をエッチングすることで、図３（ｂ）に示すようなゲート形状が形成される。
【００３１】
次に、全面にレジストを塗布し、図４（ａ）に示すように、ＳｉＯ2膜２を部分的に残す部分にはレジスト９を残し、その他の部分はレジストを除去し（図４（ｂ））、１６ＢＨＦを用いて２分間ウェットエッチングした後、レジストを剥離することにより、レジスト形成部では図４（ｃ）のようにＳｉＯ2膜が支持体１０として残り、その他の部分では図４（ｄ）のように、ゲート下のＳｉＯ2が除去される。
【００３２】
この例では、レジストとの密着性に劣るＡｕが露出していないので、従来技術で説明したような、接触界面からのＢＨＦの浸透が防止でき、良好な形状の支持体が得られた。
【００３３】
次に、第３の実施態様について説明する。ここでは、支持体のパターニング後に低抵抗金属層を形成する例について説明する。
【００３４】
まず、図１（ｃ）まで経た基板上に、スパッタ法により導電体膜（ＷＳｉ）５を１５０ｎｍ、接着層（ＴｉＮ）６を１５０ｎｍ、それぞれ成膜する（図５（ａ））。次に、Ｙ型開口４直上の接着層６上をレジストでカバーし、反応性ドライエッチングにより接着層６，導電体膜５をエッチングし、図５（ｂ）に示すようなゲート電極下部構造を形成する。尚、ゲート電極下部構造のＳｉＯ2膜２上のゲート長方向の張り出しは、後工程で低抵抗金属層をリフトオフ法により形成するため、レジスト形成マージンを見込んでやや広めに形成しておく。この例では、図７に示すように最小寸法（Ａ＝約０．６μｍ）の低抵抗金属層１１を形成するため、そのマージンＢとして片側０．２μｍずつとし、ゲート長方向に約１μｍの幅となるように形成した。
【００３５】
続いて、全面にレジストを塗布し、図６（ａ）に示すように、ＳｉＯ2膜２を部分的に残す部分にはレジスト９を残し、その他の部分はレジストを除去し（図６（ｂ））、１６ＢＨＦを用いて２分間ウェットエッチングした後、レジストを剥離することにより、レジスト形成部では図６（ｃ）のようにＳｉＯ2膜が支持体１０として残り、その他の部分では図６（ｄ）のように、ゲート下のＳｉＯ2が除去される。この様に、Ａｕを含む低抵抗金属層形成前に支持体パターンを形成することで、従来技術で説明したような、接触界面からのＢＨＦの浸透が防止でき、良好な形状の支持体が得られた。
【００３６】
その後、上記で形成した支持体つきゲート電極下部構造上にリフトオフ法によりＴｉ２５ｎｍ、Ｐｔ２５ｎｍ、Ａｕ４００ｎｍの低抵抗金属層（Ｔｉ／Ｐｔ／Ａｕ）１１を蒸着し、図７に示すゲート電極を得た。
【００３７】
次に本発明の第２の実施態様になる発明について説明する。前記図１，２までは同様にして低抵抗金属層７をパターニングした後、従来技術と同様に反応性ドライエッチングによりＴｉＮ、ＷＳｉをエッチングしてゲート電極を形成する。この時、前述したようにＴｉＮ、ＷＳｉ膜は上部の低抵抗金属層７よりも若干後退（２５ｎｍ程度）した形状にエッチングされる。続いて、メタルＣＶＤ法によりＴｉＮ膜１２を例えば５０ｎｍの厚みに形成する。この時、後退した部分にも回り込んでＴｉＮ膜１２が一様に形成される（図８（ａ））。次に、反応性ドライエッチングにより、ＴｉＮ膜１２をエッチングすると、図８（ｂ）に示すように接着層６及び導電体膜５の後退した側面部にＴｉＮ膜１２が残る。尚、低抵抗金属層７の周囲のＴｉＮ膜１２は完全に除去する必要はなく、薄く残っていても良い。この様にして低抵抗金属層７と下層の接着層６，導電体膜５との段差をなくすことで、その後レジストを塗布してエッチングした場合、低抵抗金属層７との接触界面部分でエッチング液が浸透したとしても、接着層６及び導電体膜５の側面部に残したＴｉＮ膜１２膜とレジストとの密着性が良好であるため、エッチング液の浸透がくい止められ、レジストパターン下のＳｉＯ2膜２の異常エッチングが防止でき、良好な形状の支持体を形成することができる。
【００４０】
【発明の効果】
以上本発明によれば、レジストと金との界面からエッチング液が浸透しなくなる、あるいは浸透したとしても下層の犠牲絶縁層へ到達しなくなるため、所望形状の支持体を形成することができ、ゲート電極の転倒や剥離による歩留まりの低下を抑制することが可能となる。
【図面の簡単な説明】
【図１】  本発明の各実施態様に共通するＹ型開口形成までの工程を示す工程断面図である。
【図２】  本発明の第１の実施態様になる工程を説明する工程断面図である。
【図３】  図２に続く工程を説明する工程断面図である。
【図４】  図３に続くウェットエッチング工程を説明する断面図であり、（ａ）、（ｃ）はレジストパターンを形成して支持体を残す部分、（ｂ）、（ｄ）はレジストを形成せずに絶縁膜を除去する部分をそれぞれ示す。
【図５】  本発明の第３の実施態様になる工程を説明する工程断面図である。
【図６】  図５に続くウェットエッチング工程を説明する断面図であり、（ａ）、（ｃ）はレジストパターンを形成して支持体を残す部分、（ｂ）、（ｄ）はレジストを形成せずに絶縁膜を除去する部分をそれぞれ示す。
【図７】  リフトオフ法により低抵抗金属層を形成した断面図である。
【図８】  本発明の第２の実施形態に係る工程を説明する工程断面図である。
【図９】  従来技術になる製造工程を説明する概略斜視図である。
【図１０】  従来技術の課題を説明する断面図である。
【符号の説明】
１  エピタキシャル層
２  ＳｉＯ2層
３、９  レジスト
４  Ｙ型開口
５  導電体膜
６  接着層
７、１１  低抵抗金属層
８  ＴｉＮ膜
１０  支持体
１２  ＣＶＤ−ＴｉＮ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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