(57)【特許請求の範囲】
【請求項１】
プログラム可能なメモリーセル・デバイスを通過するプログラミング電流を制御された電流値で提供する回路であり、メモリーセル・デバイスは同様のこの様なデバイスの集合からプログラミングのために選択可能であり、各メモリーセル・デバイスは、それぞれのドレイン・ノード、ソース・ノード、及びゲート・ノードを有しており、前記回路が、
電流源デバイスに結合され、電流源デバイスに加えられた入力刺激によって定められたミラー電流レベルを発生する電流ミラー・デバイス、
前記電流ミラー・デバイスに結合され、ミラー電流レベルと比例しているレベルで、バイアス電圧を発生する電圧バイアス印加デバイス、および
選ばれたメモリーセル・デバイスのソース・ノードに結合され、バイアス電圧により駆動され、且つミラー電流レベルに正比例しているリミッター電流を発生する電流リミッター・デバイスから成り、この電流リミッター・デバイスは、ミラー電流に従って、制御された速度でメモリーセル・デバイスのソース・ノードをプルダウンするのに使用され、前記電流源デバイスがメモリーセル・デバイスと同じプロセスの間に作成され、従って類似したデバイス導電率を持ち、前記電流源デバイスがドレイン・ノード、ソース・ノード、ゲート・ノードを有するＥＰＲＯＭアレイから成り、既知の電圧が、ミラー電流を生成するための前記入力刺激として前記ＥＰＲＯＭアレイのゲート・ノードに印加されることを特徴とする回路。
【請求項２】
前記メモリーセル・デバイスでの、そして、前記電流源デバイスでのより低いデバイス導電率が、前記ＥＰＲＯＭアレイに与えられた入力刺激に対して、より小さいミラー電流を結果し、より小さいミラー電流は比例してより低いバイアス電圧を結果し、メモリーセルのソース・ノードをプルダウンするための、前記バイアス電圧に比例したより小さい前記リミッター電流を結果する請求項１記載の回路。
【請求項３】
前記メモリーセル・デバイスでの、そして、前記電流源デバイスでのより高いデバイス導電率が前記ＥＰＲＯＭアレイに与えられた入力刺激に対して、より大きいミラー電流を結果し、より大きいミラー電流は比例してより高いバイアス電圧を結果し、メモリーセルのソース・ノードをプルダウンするための、前記バイアス電圧に比例したより大きい前記リミッター電流を結果する請求項１記載の回路。
【請求項４】
前記電流ミラー・デバイス及び前記電圧バイアス印加デバイスは、N及びP型MOSデバイスから構成されている請求項１記載の回路。
【請求項５】
ドレイン・ノードと、ソース・ノードと、ゲート・ノードとを有する不揮発性メモリーセル・デバイスをプログラミングする方法であり、前記メモリーセル・デバイスは、ゲート・ノードに結合されたワードライン及びドレイン・ノードに結合されたデータラインによって選択可能に配置されており、前記メモリーセル・デバイスは、電流源デバイスに結合して、ミラー電流を発生する電流ミラー、前記ミラー電流に比例するバイアス印加電圧を発生する様に結合された電圧バイアス印加回路、前記メモリーセル・デバイスのソース・ノードに結合されて、バイアス印加電圧によって駆動される電流リミッターを含む付随回路を含んでおり、
小さいドレイン・ソース間電圧差を発生するために、選ばれたメモリーセル・デバイスのドレイン・ノードとソース・ノードを高電圧レベルに結合し、
前記選ばれたメモリーセル・デバイスのゲート・ノードを特定の電圧レベルに結合し、
前記選ばれたメモリーセル・デバイスのデータラインを高電圧レベルに結合し、
予め定められたレベルに依存して制御された速度で前記選択されたメモリーセル・デバイスのソース・ノードをプルダウンし、
そして、前記選ばれたメモリーセル・デバイスのゲート・ノードを最終的なプログラミングレベルに結合することからなり、デバイス導電率に影響を及ぼすプロセス変動が共通であるように、前記電流源デバイスと前記メモリーセル・デバイスを作成する先行するプロセスを含み、前記電流源デバイスがドレイン・ノード、ソース・ノード、ゲート・ノードを有するＥＰＲＯＭアレイから成り、既知の電圧が、ミラー電流を生成するための前記入力刺激として前記ＥＰＲＯＭアレイのゲート・ノードに印加されることを特徴とする方法。
【請求項６】
予め定められたレベルに依存して制御された速度で、メモリーセルのソース・ノードをプルダウンする前記ステップが、
（i）定められたミラー電流を発生するために、前記電流ミラーに結びつけられる前記電流源デバイスを起動し
（ii）前記ミラー電流と比例したバイアス印加電圧を生じるために前記電圧バイアス印加回路を使用し、そして、
（iii）前記ミラー電流と比例した電流リミッター電流を発生するために前記バイアス印加電圧を使い、前記電流リミッターがソース・ノードをプルダウンするステップを含むことを特徴とする請求項５記載の不揮発性の選択可能なメモリーセル・デバイスをプログラムする方法。
【請求項７】
ゲート・ノードを結合する前記最後のステップが、ゲート・ノードに加えられていた前のレベルからステップ増加である最終的なプログラミングレベルへゲート・ノードを結合する請求項５記載の不揮発性の選択可能なメモリーセル・デバイスをプログラムする方法。
【請求項８】
ゲート・ノードを結合する前記最後のステップが、ゲート・ノードに加えられていた前のレベルから時間に依存する増加である最終的なプログラミングレベルへゲート・ノードを結合することを含む請求項５記載の不揮発性の選択可能なメモリーセル・デバイスをプログラムする方法。
【請求項９】
前記時間に依存する増加が、ゲート・ノードに加えられていた前のレベルからのランプ増加である請求項８記載の不揮発性の選択可能なメモリーセル・デバイスをプログラムする方法。
【請求項１０】
作成されたデバイスの導電率が低から高に変化すると、比例して低から高に変化する予め定められたレベルにソース電流が設定される請求項５記載の不揮発性の選択可能なメモリーセル・デバイスをプログラムする方法。
【発明の詳細な説明】
【０００１】
【発明の背景】
【発明の属する技術分野】
本発明は、メモリーセル回路デバイスに、そして、特に不揮発性メモリー・セルをプログラムする方法に関係がある。プログラミング電流は、セルのソース・ゲートで、現在のプルダウン回路の使用を通して制御される。プルダウン回路は、速度制御可能であって、また、デバイス・プロセス変動を補償するためにその速度を変えるように構成することができる。
【関連技術の説明】
不揮発性メモリー・セルは、EPROM（電気的にプログラム可能なリード・オンリ・メモリー）とEEPROM（電気的に消去可能なプログラム可能なリード・オンリ・メモリー）を実現するために配置されるCMOSデバイス、NMOSデバイスおよびバイポーラトランジスター・デバイスのようなデバイスを含む。メモリーセルで使われる記憶装置トランジスタは、概してNMOSトランジスタの変形であり、セルが、デバイスのP-サブストレート材料より上の二酸化けい素の領域で浮いているポリシリコンのセクションに電荷をチャージする。この浮いている領域（フローティングゲートと呼ばれる）は、ドレインとソース・ゲートとを含むP-サブストレート材料と制御ゲートとの間に位置する。二酸化けい素は、概して厚さおよそ8乃至12ナノメートルであって、Ｎチャネル・デバイス上で制御ゲートからフローティングゲートポリシリコンを絶縁する。
【０００２】
電気的に誘発された電子なだれ注入メカニズムが、サブストレートからフローティングゲートに電荷をチャージするために使われる。デバイスのドレインとソース・ゲートを横切った高電圧の印加によってサブストレートの中を流れる電流が誘起される。この電流が流れるので、いろいろな熱い電子はサブストレート材料からフローティングゲートまでジャンプし、デバイスの上に有用な電荷を生成する。例えば、紫外線またはＸ線の印加または、電気的なトンネリング効果（例えばファウラー・ノードハイム・トンネリング・メカニズム）の形成および使用を含むいろいろな手法によって放出されるまで、この電荷は保持される。
【０００３】
サブストレートを横切って電圧を印加することにおいて、電圧があまりに高いならば、パンチスルーとドレイン・ターンオンの様な関連した副作用はメモリー素子をプログラムする場合の信頼性と予測可能性に打撃を与える。実際の製品構成では、概して、プログラミング・セルと平行して配置された他のセルがある。そのような構成によってさらに副作用がより厳しくなるようになるかもしれなくて、要求されるより、プログラミング電流をより大きくするかもしれない。そして、それは効率が悪い。メモリーセルデバイスのサイズが縮小し、サブストレート厚さが減少すると、そのような関心事はより一般的に成りさえする。より薄いサブストレートと関連したレイヤーは、過度のプログラミング電流からの損傷をより受けやすい。
【０００４】
本デバイスとのさらに別の関心事は、デバイスをプログラムするために利用できる十分な電流を持つ能力である。今日、あるより少ないパワーを使って、それによって多くのセル配列または構成のために単一電源のみを含むことができるデバイスをつくる傾向にある。内部高電圧は、チャージポンプ回路を通してつくられて、その後メモリー素子のドレイン・ゲートに結びつけられ、ドレイン・ゲートとソース・ゲートを横切って、必要な電圧降下を達成する。十分な電圧なしでは、メモリー素子は適切にプログラムされることができない。
【０００５】
セルを横切って与えられたどのような電圧についても、デバイスを通しての電流の流れはセルの相対導電率によって影響を受ける。そのような導電率は、セルを作り上げる際のプロセス変動の影響を受ける。メーカがデバイスの形成において既知の結果と類似性を得ようと努力するが、プロセス変動はある程度不可避であり、制御するのに費用がかかる。たとえば、デバイスを作り上げることでの全体的なプロセス変動がより高い導電率を作り出すならば、より大きいプログラミング電流が、電圧が与えられた際に、デバイスを横切ってつくられる。予測を越えて大きい電流は、パンチスルー及び上述したのと同様の問題を生じる場合がある。他方、プロセス変動がより低い導電率を発生するならば、より小さいプログラミング電流が同じ電圧の印加で発生する。予測を越えて小さい電流は、セルの無効なプログラミングにつながることがある。
【０００６】
従来の試みでは、メモリーセル回路にバイアスをかけることでデバイス処理特性を補償している。米国特許第5,218,571号で、プログラミング・サイクルの間プロセス依存基準電源ジェネレーターを使う回路が提供される。トランジスタ導電率が低いとき、より低いソース電圧が設定される。低い導電率は、ドレイン・ソース間電圧降下を増やすのに役立って、結果として生じるセル通過プログラミング電流を増やす。逆に、トランジスタ導電率が高いと、より高いソース電圧が設定されるが、高い導電率はドレイン・ソース間差を減少させるのに役立って、それによって結果として生じる電流を減少させる。この解法は、しかしプログラミング電流の電流値を制御するのに役立たない。基準電圧は、特定のレベルにセットされて、プロセス変動に依存し、メモリーセル・デバイスをプログラムするためにそのレベルで保たれる。
【０００７】
したがって、この分野で必要であることは、メモリーセルをプログラムするのに制御された電流値を考慮に入れる方法と装置である。プログラミング条件がメモリーセルに適用される場合、例えばパンチスルーの様な熱い電子効果を防ぐのに十分小さい電流値にプログラミング電流が制御可能でなければならない。プログラミング電流は、また、必要に応じて電流値プログラミング目標を達成するために、変化可能でなければならなくて、そのうえデバイス・プロセス変動に敏感でなければならない。
【０００８】
【発明の要約】
本発明に従うと、メモリーセル・デバイスがプログラムされている時に、メモリーセル・デバイスを通過する電流の流れに付いて制御された電流値を考慮に入れた不揮発性メモリー・セル・デバイスとデバイスをプログラムする方法が提供される。デバイス回路は、プログラムされるメモリーセルのソースに接続しているトランジスタ・デバイスから成る電流リミッターを含む。デバイス回路は、そのドレイン・ノードでEPROMミニアレイに接続している電流ミラー・デバイスも含む。ミニアレイが、ミラー・デバイスの中を流れる電流の量を制御または予め定めるのに使われる。ミラー・デバイスはさらにゲート電圧を発生するバイアス回路に接続している。そして、ゲート電圧は予め定められた電流から反映される。このゲート電圧は、メモリーセルのソースで電流リミッター・トランジスタ・デバイスのゲートに接続している。その上に、高い電圧源は、プログラミングのために必要とされるドレイン・ソース間電圧差を生成するためにメモリーセルのドレイン・ノードに接続している。メモリーセルは、個々のセルにアクセスを提供するスイッチングラインを通して選択的にプログラムされる。
【０００９】
各メモリーセル・デバイスをプログラムするために、デバイスがメモリ・ブロック、カラム及びローセレクトラインを通して最初に切り換え可能に選ばれる。セルのためのドレインとソース・ノードは、その後同時に、プログラムされたセルのドレイン・ソース間電圧をより小さく又は無くすために、高電圧のレベルに接続されている。同時に、プログラムされたセルのゲートは、特定の電圧レベルに結びつけられる。その後に、セルのソース・ノードの電圧は、電流リミッターによって下げられるが、プルダウン速度は、電流ミラーとミニアレイによって予め定められた電流の設定によって制御されている。このプルダウン・フェーズの間、プログラムされたセルの中を流れている電流は電流リミッターによって制限される。そして、それは有害な熱い電子効果を防ぐ。ドレイン・ソース間電圧が十分大きい差に到達するとき、セルのプログラミングは始まる。ソース側の電圧のプルダウンの後、最終的に、プログラミング・セルのゲートは、直接最終的な電圧レベルにまたは代わりに時間に依存する機能（例えばランプ・シグナル）に結びつけられる。
【００１０】
したがって、本発明の1つの側面は、有害な熱い電子効果を防ぐために、メモリーセルを通過するプログラミング電流を制御するか又は制限するメモリーセル・デバイスをプログラムするためのデバイス回路を提供することである。
【００１１】
本発明のもう一つの側面は、たとえプロセス変動がより高いかより低いセル導電率を結果するとしても、メモリーセルを通して適切な及び／又は非過度のプログラミング電流を維持するためのデバイス回路を提供することである。
【００１２】
本発明のさらに別の側面は、セル導電率が比較的低いならば、より小さいソース・プルダウン電流とより高いソース電圧を結果する回路を提供することである。
【００１３】
現在の発明の関連したもう一つの側面は、セル導電率が比較的高いならば、より大きいソース・プルダウン電流及びより低いソース電圧を結果する回路を提供することである。
【００１４】
本発明のさらに別の側面は前記の回路を利用して、プログラミングの間、制御された速度に従ってメモリーセル電流を制限するプログラミング方法を提供することである。そして、速度は電流ミラー・デバイスを通過する予め定められた電流によって設定される。
【００１５】
本発明の他の側面と利点は、図、あとに続く詳細な説明と特許請求の範囲を十分参照することにより判ることができる。
【詳細な説明】
本発明の詳細な説明は、図1-2に関して提供される。図1で、特定のプログラミング・ステップの間、メモリーセルを通過する電流を制御された電流値で提供するのに役立つ本発明のデバイスの相互接続を詳述する回路図100が示される。電流ミラー102が設けられており、これは図示されている様にＰ型とＮ型ＭＯＳトランジスタデバイス104と106から成り、電圧供給ソースVDDとEPROMミニアレイ108に接続している。ミニアレイ108は電流源として機能し、電流ミラー102に結合されるドレイン・ノードと、グランドに接続されるソース・ノードと、ゲート電圧PGを供給されるゲート・ノードを含む。ゲート電圧PGのレベルは電流ミラー102の中を流れる電流Irのレベルを定義する。
【００１６】
メモリーセル150、152は、複数のブロックに整えられて、ブロック、ロー及びカラム選択ラインを通して個々のプログラミングのために選ばれる。2つのメモリーセルが示される。そして、c0,0とc31,0としてラベル付けされているこれらの代表例のセルが32のローで整えられることを示す。SWL 0そして、SWL 31とラベルをつけたスイッチングワードラインは、選ばれたメモリーセルの個々のゲートをプログラムするために使われる。スイッチングラインBWL n及びトランジスタ・デバイスMBn,0とMBn,lは、メモリーセルブロックを選ぶための代表的なデバイスとして示される。トランジスタ・デバイスMYSが、それぞれのメモリーセル・カラムを選ぶために使われる。高い電圧源154（また、DIBUFとラベルをつけた）はメモリーセルのドレイン側に、カラム選択デバイスMYSを通してに接続している。そして、電源154はプログラミングの間、データライン(DL）を高くセットするよう機能する。DIBUF要素も、データの入力バッファーリング・デバイスとして機能する。
【００１７】
電流ミラー102は、バイアス回路120に結合される。回路120は、図示されている様にＰ型とＮ型ＭＯＳトランジスタデバイス122-132から構成され、電源電圧VDDとグランドに結合される。回路120は、電流ミラー102から設定電流Irのレベルを反映するバイアス電圧VGPを提供するよう機能する。VGPが電流リミッター・トランジスタ・デバイス140（また、MTGとラベルをつけた）のゲートへの入力として使われる。そして、デバイス140は上述されるスイッチングラインのネットワークを通して、メモリーセルのソース側に接続している。作動中に、電流リミッター140を通過する電流は、ミラー・デバイス102を通過する電流Irの定数倍の関数（例えば、電流のIrのm倍、即ち、m*Ir）である。電流リミッター140が、選ばれたメモリーセル（150または152）のソース側をプルダウンするするように機能すると、電流m*Irでプログラムされているメモリーセルの中を流れている電流の電流値を制御する様に機能する。VGPが変化すると、m*Irの値が同様に変化する。それゆえに、電流ミラー102を通過する電流を制御及び／又は定めることにより、メモリーセルの上でソース・プルダウン速度が同様に制御される。このプルダウン速度は、メモリーセルを通過するプログラミング電流の流れを制御する様に機能する。
【００１８】
また、ここで図2を参照すると、代表的なタイミング図が、図1からのデバイス100のいろいろな入力ラインまたはノードに対して示される。プログラムイネーブル信号200が、プログラム期間202を伴って示される。デバイス100をプログラムするために、以下の方法を、使うことができる。最初に、そして、選ばれたメモリーセル（例えば上記で選ばれた0-31）を横切って、ドレイン・ソース間電圧を最小にするために、高電圧がそれぞれシグナルND（204）とNS（206）として示されるソース・ノードとドレイン・ノードの両方に印加される。その後直ちに、電圧源154が、シグナル208として示されるデータラインDLとそれゆえに、ドレイン・ノードNDを高電圧のレベルにつなぐために使われる。そのような例で、印加された電圧の例は、およそ6.5ボルトである。電圧がその後シグナル210として図2で示されるSWLワードライン（SWLO乃至SWL31）を通して、選ばれたセルのゲート・ノードに印加される。この最初のプログラミング期間の間に印加される電圧（212）の例は、およそ8ボルトである。
【００１９】
その後、選ばれたメモリーセルのソース側は、制御された、そして、比較的遅い速度で、電流リミッター140によってプルダウンされる。シグナル212で示すように、既知の基準電圧Vccが、EPROMミニアレイ108のゲート・ノードPGに印加される。これによって、定められた電流のIrが電流ミラー102の中を流れるようになる。接続されたバイアス回路120は、直接電流Irのレベルを映す電源シグナルVGPを提供する。
【００２０】
シグナル214として示されたVGPはおよそ1.4ボルトのレベルを持つ。シグナルVGPは、電流リミッター・デバイス140のゲート入力ノードに結びつけられる。VGPはリミッタをオンにして、m*Irに等しい電流を流れさせる。そして、このシグナルはおよそ100-250マイクロアンペアのレベルで、216として示される。218として示される印加の期間で、電流リミッターは、220として示されるメモリーセルのソース・ノードのプルダウンとして機能する。電流ミラーの電流Irのレベルを制御することによって、傾斜している曲線220で示すプルダウンの速度を、比較的遅い速度であるように制御することができる。曲線220に沿った或るポイントで、メモリーセルのドレイン・ソース間の電圧差は、メモリーセルのプログラミングを生じるために十分に大きい。メモリーセルのワードラインSWLは、その後次のいずれかの最終的なレベルにも接続される。(1)ステップ222で示すように、前のSWL電圧からステップアップされたレベル又は(2)ランプ224で示すように、前のSWL電圧からの時間依存して傾斜をつけられた上に向かうレベル。両方がセルの適切なプログラミングを提供するが、時間に依存する機能は追加のプログラミング効率をもたらすのに役立つ。
【００２１】
不適当な電圧が特定の導電率条件に対して適用されるならば、メモリー素子の全体的なセル導電率はプログラム可能性に影響を及ぼすことがあり、予想外の熱い電子効果に至ることがある。したがって、電流リミッターのプルダウン速度を、導電率変化を補償するために構成することができる。本発明では、EPROMミニアレイ108はメモリーセルと同じプロセスから作り上げることができる。そして、それによってメモリーセルを作り上げるのに使われるのと同じプロセスに依存させる。一般に、全体的なデバイスの導電率が低いならば、ミニアレイ108を通してつくられるVGPは低い。より低いVGPは、プルダウン電流のより小さい電流がリミッタ140を通してつくられることを意味する。結局は、プルダウンが発生したあと、このより小さい電流はソース・ノードの上でより高い最終的な電圧をつくる。図2で、これはNSシグナルの部分230によって示される。比較的低い導電率でメモリーセルをプログラムする際に援助となる比較的より遅い速度で、ソースの制御されたプルダウンは生じる。一般に、必要なドレイン・ソース間差は、セルのプログラミングを考慮に入れるためにより長い期間必要とされる。逆に、全体的なデバイス導電率が高いならば、つくられたVGPはまた、高い、そして、プルダウン速度は比較的より高い。
【００２２】
簡略化された例は、次の通りである。ここで図3(a)を参照して、フローティングゲート・メモリーセル・デバイス240が示される。そのドレイン・ノードと、ソース・ノードと、ゲート・ノードとにはそれぞれD、SとGにラベルをつけた。電流リミッター242が、ソース・ノードに結びつけられて示されて、デバイスのソース・ノードをプルダウンするために使われる。ソース上で制御されたプルダウン速度を達成するために上述される回路に従ってこのデバイス240が実現されることが意図されている。速度はミラー電流Irの関数である。本例において、セルの導電率は低い、そして、先に述べたように、ミニアレイ、電流ミラーと、バイアス回路とはより低いVGPとそれゆえに、より低いプルダウン速度を提供するのに役立つ。図3(b)は、プルダウン・ポイント244で最初の高いレベル243から、プルダウンされている電源電圧NSの図を示す。プルダウン速度246は、より小さいIrの機能としてより遅い。より小さいIrのために、プルダウンの後の最終的な電源電圧（248として示される）は比較的より高い。
【００２３】
高い導電率の例は、図4(a)と4(b)において示される。図4(a)は、それぞれドレイン（D）、ソース（S）、ゲート（G）とラベルをつけられるノードを有する類似したフローティングゲート・メモリーセル・デバイス260を示す。電流リミッター262が、ソース・ノードに結びつけられて示されて、また、デバイスのソース・ノードをプルダウンするために使われる。この場合、セルの導電率は高い、そして、上述される回路はより高いVGPとそれゆえに、より高いプルダウン速度を提供する。図4(b)は、プルダウン・ポイント264で最初の高いレベル263から下げられている電源電圧NSの図を示す。プルダウン速度266は、より高いIrの機能として、比較的より速い。より高いＩrのため、プルダウンの後の最終的な電源電圧（268として示される）は図3(b)において相対的に低く示される。
【００２４】
したがって、メモリーセルの形成と導電率に影響を及ぼすかもしれないプロセス変動を、同じようにメモリーデバイスのソース上でのプルダウン電流の電流値を作り出すデバイスに影響を及ぼすために使われることができる。本発明において記述されるデバイスはしたがって、有利なソース・プルダウン速度を提供するために構成されることができる。そして、それはセル導電率条件に従って補正される。
【００２５】
本発明の好適な実施形態の記述は、説明時術の目的のために提示された。それが、網羅的であるか、発明を開示された厳密な形態に制限する意図はない。明らかに、多くの修正と変形は、この分野に熟練した専門家にとって明らかである。発明の有効範囲が以下の特許請求の範囲とその均等物によって定義されることが意図される。
【図面の簡単な説明】
【図１】メモリーセル・デバイスの回路図であり、プログラムされるべきメモリーセルを選ぶためのスイッチングライン、ソース・ノードの電流リミッター、電流リミッターを制御するためのバイアス電圧を生成するためのバイアス回路、バイアス電圧を選定するための予め定められた電流の電流ミラーと、予め定められた電流を設定するためのミニアレイを示している。
【図２】プログラミング手続きの間、図１の回路上のいろいろなノードで電圧と結果として生じる電流とを示しているタイミング図である。
【図３】  (a)は、低いセル導電率を有し、対応してより低いプルダウン速度がデバイスのソース・ノードに加えられるデバイスを示している回路図である。
(b)は、デバイスのソース・ノードでの、比較的低いプルダウン速度の影響を示しているデバイス電源電圧NSの図である。
【図４】  (a)は、高いセル導電率を有し、対応してより高いプルダウン速度がデバイスのソース・ノードに加えられるデバイスを示している回路図である。
(b)は、デバイスのソース・ノードでの、比較的より高いプルダウン速度の影響を示しているデバイス電源電圧NSの図である。
【図１】
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【図２】
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【図３】
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【図４】
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