(57)【特許請求の範囲】
【請求項１】
ラスタ形式の画像データをブロック形式の画像データに変換する画像処理装置であって、
輝度成分、第一の色差成分および第二の色差成分が所定の並び順に並んだ前記ラスタ形式の画像データを入力する入力手段と、
前記入力手段により入力された画像データの前記輝度成分、前記第一の色差成分および第二の色差成分の前記所定の並び順を、所定ブロックサイズにおける各成分のデータ量の比率に従うデータ量ごとに各成分が独立するように変更する変更手段と、
前記変更手段により並び順が変更された画像データの前記輝度成分、前記第一の色差成分および第二の色差成分を、各成分を分離して保持するように、メモリの異なる記憶領域にそれぞれ書き込む第一の制御手段と、
前記メモリから前記輝度成分、前記第一の色差成分および第二の色差成分ごとに、かつ所定の順に、前記所定ブロックサイズに相当する複数画素分の画像データを前記ブロック形式の画像データとして読み出し、読み出した前記ブロック形式の画像データを出力する第二の制御手段とを有することを特徴とする画像処理装置。
【請求項２】
前記第一の制御手段は、前記輝度成分、前記第一の色差成分および第二の色差成分を前記メモリに書き込むべく、前記輝度成分、前記第一の色差成分および第二の色差成分ごとに書込アドレスを発生し、前記第二の制御手段は、前記輝度成分、前記第一の色彩成分および第二の色差成分を前記メモリから読み出すべく、前記輝度成分、前記第一の色差成分および第二の色差成分ごとに読出アドレスを発生することを特徴とする請求項１に記載された画像処理装置。
【請求項３】
前記第二の制御手段による前記所定ブロックサイズに相当する複数画素分の画像データの読み出しが完了した後、前記第一の制御手段は、前記読み出しが行われた記憶領域に、前記変更手段により並び順が変更された、前記複数画素分の画像データを書き込むことを特徴とする請求項１に記載された画像処理装置。
【請求項４】
さらに、前記第二の制御手段により前記メモリから読み出された前記ブロック形式の画像データを直交変換する変換手段を有することを特徴とする請求項１に記載された画像処理装置。
【請求項５】
前記第一の制御手段は、所定ライン分の画像データを前記メモリに書き込んだ後、所定時間、画像データの書き込みを中断することを特徴とする請求項４に記載された画像処理装置。
【請求項６】
前記所定時間は、前記メモリから前記所定ブロックサイズに相当する複数画素分の画像データを読み出すのに要する時間であることを特徴とする請求項５に記載された画像処理装置。
【請求項７】
さらに、前記変換手段により処理された画像データを量子化する量子化手段と、
前記量子化手段により量子化された画像データを可変長符号化する符号化手段とを有することを特徴とする請求項４から請求項６の何れか一項に記載された画像処理装置。
【請求項８】
ラスタ形式の画像データをブロック形式の画像データに変換する画像処理装置の画像処理方法であって、
輝度成分、第一の色差成分および第二の色差成分が所定の並び順に並んだ前記ラスタ形式の画像データを入力し、
前記入力した画像データの前記輝度成分、前記第一の色差成分および第二の色差成分の前記所定の並び順を、所定ブロックサイズにおける各成分のデータ量の比率に従うデータ量ごとに各成分が独立するように変更し、
前記並び順が変更された画像データの前記輝度成分、前記第一の色差成分および第二の色差成分を、各成分を分離して保持するように、メモリの異なる記憶領域にそれぞれ書き込み、
前記メモリから前記輝度成分、前記第一の色差成分および第二の色差成分ごとに、かつ所定の順に、前記所定ブロックサイズに相当する複数画素分の画像データを前記ブロック形式の画像データとして読み出し、読み出した前記ブロック形式の画像データを出力することを特徴とする画像処理方法。
【請求項９】
画像処理装置を制御して、請求項８に記載された画像処理を実行するコンピュータプログラムが格納されたことを特徴とするコンピュータが読み取り可能な記録媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は画像処理装置およびその方法に関し、とくに、ラスタ形式の画像データをブロック形式の画像データに変換する画像処理装置およびその方法に関するものである。
【０００２】
【従来の技術】
ディジタル画像信号の圧縮には、例えば離散コサイン変換DCT(Discrete Cosine Transformation)が利用される。DCTを行うには、図1に示すように、画像データを所定サイズのブロックに分割する必要があり、JPEGにおいて、このブロックの大きさは8×8画素である。このため、DCTをリアルタイムに行うには8ライン分の画像データを格納することが可能なバッファメモリが必要になる。さらに、画像データをリアルタイム圧縮する場合、ラスタ形式の画像データをブロックに分割する間に発生する画像データを保持する必要がある。
【０００３】
【発明が解決しようとする課題】
しかし、従来はこのようなデータ形式の変換を効率よく行うことができなかった。とくに、輝度成分、第一の色差成分および第二の色差成分が所定の並び順に並んでいるような画像データのデータ形式を効率よく変換する方法は確立していなかった。
【０００４】
本発明は、輝度成分、前記第一の色差成分および第二の色差成分が所定の並び順に並んでいるような画像データの形式をラスタ形式からブロック形式に変換する場合に、必要なメモリの記憶容量を低減して、効率よくデータ形式を変換することを目的とする。
【０００５】
【課題を解決するための手段】
本発明は、前記の目的を達成する一手段として、以下の構成を備える。
【０００６】
本発明にかかる画像処理装置は、ラスタ形式の画像データをブロック形式の画像データに変換する画像処理装置であって、輝度成分、第一の色差成分および第二の色差成分が所定の並び順に並んだ前記ラスタ形式の画像データを入力する入力手段と、前記入力手段により入力された画像データの前記輝度成分、前記第一の色差成分および第二の色差成分の前記所定の並び順を、所定ブロックサイズにおける各成分のデータ量の比率に従うデータ量ごとに各成分が独立するように変更する変更手段と、前記変更手段により並び順が変更された画像データの前記輝度成分、前記第一の色差成分および第二の色差成分を、各成分を分離して保持するように、メモリの異なる記憶領域にそれぞれ書き込む第一の制御手段と、前記メモリから前記輝度成分、前記第一の色差成分および第二の色差成分ごとに、かつ所定の順に、前記所定ブロックサイズに相当する複数画素分の画像データを前記ブロック形式の画像データとして読み出し、読み出した前記ブロック形式の画像データを出力する第二の制御手段とを有することを特徴とする。
【０００７】
本発明にかかる画像処理方法は、ラスタ形式の画像データをブロック形式の画像データに変換する画像処理装置の画像処理方法であって、輝度成分、第一の色差成分および第二の色差成分が所定の並び順に並んだ前記ラスタ形式の画像データを入力し、前記入力した画像データの前記輝度成分、前記第一の色差成分および第二の色差成分の前記所定の並び順を、所定ブロックサイズにおける各成分のデータ量の比率に従うデータ量ごとに各成分が独立するように変更し、前記並び順が変更された画像データの前記輝度成分、前記第一の色差成分および第二の色差成分を、各成分を分離して保持するように、メモリの異なる記憶領域にそれぞれ書き込み、前記メモリから前記輝度成分、前記第一の色差成分および第二の色差成分ごとに、かつ所定の順に、前記所定ブロックサイズに相当する複数画素分の画像データを前記ブロック形式の画像データとして読み出し、読み出した前記ブロック形式の画像データを出力することを特徴とする。
【０００８】
【発明の実施の形態】
まず、本発明にかかる実施形態の概念を説明する。図2は画像データをリアルタイム圧縮するための構成例を示す図で、図2によりラスタ形式の画像データをブロック分割する動作を説明する。
【０００９】
図2において、光学ユニット1201は、レンズ、シャッタ、絞りなどから構成される。光学ユニット1201を通過した光は、CCDなどから構成される撮像素子1201に像を結ぶ。信号処理回路1203は、撮像素子1202から出力される画像を表すアナログ信号を処理して、輝度信号Yと色差信号U/Vから構成されるディジタル画像信号を出力する。FIFO(First In First Out)メモリ1204は、信号処理回路1203から出力される信号を一時的に保持するものである。
【００１０】
バッファメモリ1205は、8ライン分の画像データを保持することが可能であり、バッファメモリ1205への書込みおよび読出しを行うためのアドレスは、アドレス発生器1206により生成される。また、バッファメモリ1207は、次式に示すように、2ブロック分のメモリ容量をもつ。
8画素×8画素×8ビット×2 = 1kビット
【００１１】
スイッチ1209により選択された画像データは、DCT1208により二次元のDCTが施され、量子化回路1210により量子化され、符号化回路1211により可変長符号化される。上記の構成により符号化された画像データは、順次、記憶媒体1212に記憶される。
【００１２】
信号処理回路1203から出力される画像データは、偶数番目の画素と奇数番目の画素において次の関係をもつ。
偶数列: 画像データP(x,y)の上位8ビットはY、下位8ビットはU
奇数列: 画像データP(x,y)の上位8ビットはY、下位8ビットはV
ただし、x: 画素の水平位置、y: 画素の垂直位置
【００１３】
この結果、信号処理回路1203から出力される画像データは、時系列で表すと次のようになる。つまり、輝度データYの数に対して、色差データU/Vの数は1/2に間引かれたことになる。
(Y0,U0),(Y1,V1),(Y2,U2),(Y3,V3),…
ただし、数字は画素の番号
【００１４】
信号処理回路1203から出力される画像データは、FIFOメモリ1204を経てバッファメモリ1205に格納される。バッファメモリ1205に格納された画像データは、アドレス発生器1206が生成するアドレスに従い読出される。つまり、アドレス発生器1206により発生される読出しアドレスにより、ラスタ形式の画像データがブロックに分割されて読出されることになる。
【００１５】
バッファメモリ1205からDCT1208へ画像データを入力する場合、まずスイッチ1209により輝度データYを選択する。つまり、バッファメモリ1205から出力されるブロック分割された画像データの上位8ビットである輝度データＹがDCT1208へ入力される。一方、ブロック分割された画像データの下位8ビットである色差データU/Vは、一旦、バッファメモリ1207に格納される。
【００１６】
図3はバッファメモリ1207の構成例を示す図で、スイッチ1301によりU/VデータはそれぞれFIFO1302,1303に格納される。また、スイッチ1304によりFIFO1302,1303からU/Vデータを選択して読出すことができる。
【００１７】
バッファメモリ1205からの画像データの読出しが1MCU(Minimum Coded Unit)分に達した時点で、バッファメモリ1205からの画像データの読出しが一旦停止される。なお、MCUは、DCTを行う最小処理単位で、例えばY,Y,U,Vで処理を行う場合、つまり、2ブロック分のYデータと各1ブロック分のU/VデータをDCTする場合、1MCUは4ブロック分のデータである。
1MCU = 8画素×8画素×8ビット×4 = 2kビット
【００１８】
次に、スイッチ1209によりU/Vデータを選択し、バッファメモリ1207から読出したU/VデータをDCT1208へ入力する。バッファメモリ1207から1/2MCU分のU/Vデータの読出しが終了した時点で、それぞれ1ブロック分のU/VデータがDCT1208に送られる。この結果、1MCU分の画像データがY,Y,U,Vの順にDCT1208に送られたことになる。
【００１９】
また、バッファメモリ1205からブロック形式の画像データを読出している間、信号処理回路1203から出力されるデータはFIFOメモリ1204に蓄積される。そして、バッファメモリ1205に格納された8ライン分の画像データの読出しが終了した時点、つまり1MCU分のブロック分割が終了した時点で、FIFOメモリ1204からバッファメモリ1205へ、次の8ライン分の画像データの転送が開始される。
【００２０】
図4はバッファメモリ1205およびバッファメモリ1207の書込および読出タイミングの一例を示す図である。なお、FIFO1204に必要なメモリ容量は、信号処理回路103から出力される画像信号の転送レートおよび画像データをブロックに分割するスピードに依存するが、最大で8ライン分の画像データを格納するメモリ容量が必要になる。
【００２１】
以上の動作により、Y,U,Vそれぞれの画像データがリアルタイムにブロック分割され、DCTされ、そして符号化されることになり、画像データはリアルタイム圧縮されることになる。
【００２２】
しかし、上述した技術においては、次のような問題点がある。つまり、上述したように、Y,U,Vデータを分離して処理するために各1ブロック分のメモリ容量をもつFIFOメモリ1302,1303が必要になる。さらに、FIFOメモリ1302,1303からU/Vデータを読出している間、信号処理回路1203から出力される信号を一時的に保持するのに充分なメモリ容量をもつFIFOメモリ1204も必要になる。
【００２３】
以下、本発明にかかる一実施形態の画像処理装置を図面を参照して詳細に説明する。
【００２４】
【第１実施形態】
［構成］
図5は第1実施形態の画像圧縮装置の構成例を示すブロック図である。
【００２５】
図5において、光学ユニット101は、レンズ、シャッタ、絞りなどから構成される。光学ユニット101を通過した光は、CCDなどから構成される撮像素子102に像を結ぶ。信号処理回路103は、撮像素子102から出力される画像を表すアナログ信号を処理して、輝度信号Yと色差信号U/Vから構成されるディジタル画像信号を出力する。YUV順序変換回路104は、詳細は後述するが、信号処理回路103から出力されるYUVデータの順序を変更する。
【００２６】
YUV順序変換回路104から出力される信号は、FIFOメモリ105に一時的に格納された後、8ライン分の画像データを保持するためのメモリ容量をもつバッファメモリ106に格納され、ブロックに分割されて読出される。ブロックに分割された画像データは、DCT107により二次元のDCTが施され、量子化回路108により量子化され、符号化回路109により可変長符号化される。上記の構成により符号化された画像データは、順次、記憶媒体110に記憶される。
【００２７】
［順序変換回路］
図6AはYUV順序変換回路104の構成例を示すブロック図で、四つの遅延回路Dと四入力一出力の連動する二つのスイッチから構成され、信号処理回路103から入力されるYUVデータの順序を変更する。つまり、図6Bに示すように、(Y0,U0),(Y1,V1),(Y2,U2),(Y3,V3),…の順に入力されるデータを、(Y0,Y1),(Y2,Y3),(U0,U2),(V1,V3),…という順番で出力する。なお、添字は画素の番号であり、YUVデータの順序はMCU単位で並べ替える。
【００２８】
［バッファメモリ］
図7はバッファメモリ106の領域の一例を示す図である。つまり、バッファメモリ106へ入力される画像データは、YUVの成分ごとにバッファメモリ106の所定の領域に書込まれる。例えば、Yデータはバッファメモリ106のアドレス「0」から書込まれ、Uデータはバッファメモリ106のアドレス「U offset」から書込まれ、Vデータはバッファメモリ106のアドレス「V offset」から書込まれる。
【００２９】
このため、本実施形態においては、書込用のアドレスを発生する発生器と、読出用のアドレスを発生する発生器とが、それぞれ二つある。
【００３０】
図5において、書込アドレス発生器(Y)113はY画像データを書込むためのアドレスを発生し、書込アドレス発生器(U/V)114はU/V画像データを書込むためのアドレスを発生する。また、読出アドレス発生器(Y)117はY画像データを読出すためのアドレスを発生し、読出アドレス発生器(U/V)118はU/V画像データを読出すためのアドレスを発生する。そして、書込アドレス発生器(U/V)114および読出アドレス発生器118により発生されるアドレスには、加算器115および加算器119により「U offset」が加算され、加算器116および加算器120により「V offset」が加算される。
【００３１】
また、バッファメモリ106の書込アドレスは、書込アドレス発生器(Y)の出力Yw0、書込アドレス発生器(Y)の出力Yw1、加算器115の出力Uw、および、加算器116の出力Vwの四つのアドレスを、セレクタ111により周期的に選択することで得られる。一方、バッファメモリ106の読出アドレスは、読出アドレス発生器(Y)117の出力Yr、加算器119の出力Ur、および、加算器120の出力Vrの三つのアドレスから、読出すブロックの色成分に該当するアドレスをセレクタ112により選択することで得られる。
【００３２】
また、バッファメモリ106のアクセスは1MCU単位で管理され、バッファメモリ106から1MCUの画像データを読出した時点で、バッファメモリ106への1MCU分の書込みを許可する。図8はバッファメモリ106のアクセス例を示す図である。ただし、同図においては、一画面の横方向のサイズを320画素とし、1MCUはYが2ブロック、U/Vが各1ブロックの合計4ブロックであるから、8ライン分の画像データは20MCUに分割される。
320画素/8画素×2/4 = 20 MCU
【００３３】
また、図8に示すように、8ライン目の画像データをバッファメモリ106に書込んだ後、所定の期間Taを設け、この期間Taにおいては、新たなデータをバッファメモリ106へ書込むことを禁止する。つまり、この期間Taは、バッファメモリ106から1MCU分のブロック形式の画像データを読出すことにより、次のラインの1MCU分のラスタ形式の画像データを書き込むための空きをつくる期間である。勿論、バッファメモリ106に8ライン分+1MCU分のメモリ容量をもたせれば、期間Taを設ける必要はない。
【００３４】
［アドレスの発生方法］
上記のように、バッファメモリ106のアクセスはMCU単位に行われるため、その書込用および読出用のアドレスも特別なルールの基に発生する必要がある。
【００３５】
アドレスの下位3ビットは単純なリニアカウントアップで発生する。つまり、0,1,2,3,4,5,6,7,0,1,…の順に発生すればよい。一方、上位4ビットは次の方法で発生する。なお、以下の説明においては、ラスタ順に並んでいる八画素の画像データを1セグメントと呼ぶ。また、水平1ラインを1Hで表す。
【００３６】
セグメントに対してMCU単位にバッファメモリへの書込みおよび読出しを行うには、図14に示す順序でセグメントの読み書きを行えばよい。ただし、一画面の1Hの画素数は八の倍数にする。また、一画面の最初の8H分の画像データをバッファメモリ106に書き込むときはアドレスをリニアに発生する。
【００３７】
図15は1Ｈが96画素で構成される場合にバッファメモリ106に格納されるセグメントが変化する様子を示す図である。ただし、同図(a)に示す( )で囲んだ数字はそのセルのアドレスを示す数字で、アドレス発生器により発生される上位4ビットのアドレスに対応する。
【００３８】
ここで、An(X)がセグメントXについて、n回目に読出される、または、書込まれるセルのアドレスを示すとすると、例えばセグメント31について次のように変化することになる。
A1(31) = 31
A2(31) = 87
A3(31) = 94
A3(31) = 83
【００３９】
1Hの画素数を8hで表すと、セグメントXについて、n回目に読出される、または、書込まれるセルのアドレスは次のようになる。
An(X) = {(X・h^n) mod 8h} + int{X・h^n/8h}        …(1)
ただし、h^nはhのn乗を表す
式(1)より、
An(X) = a + 8b のとき An+1(X) = ha + b          …(2)
X = 0 のとき An(0) = 0                          …(3)
X ≧ 2 のとき
An(X+1)={(An(X) + An(1)) mod 8h}
+ int{(An(X) + An(1))/8h}               …(4)
【００４０】
この結果、アドレス発生器を図16のように構成すればよい。
【００４１】
［FIFOメモリ］
上記の期間Taにおいてバッファメモリ106への書込みが禁止されるので、信号処理回路103から出力される画像データをFIFOメモリ105に一時的に記憶する必要がある。しかし、期間Taの開始は、8ライン分のラスタ形式の画像データがバッファメモリ106へ書込まれた時点であり、図9に示す水平ブランキング期間Thdの開始と同期することになる。この水平ブランキング期間Thdとは、CCDなどの撮像素子の種類や駆動方法により決まる期間であり、撮像素子1202から画像信号が出力されない期間である。従って、FIFOメモリ105に画像データを書込む必要がある期間Tfifo、バッファメモリ106から1MCU分の画像データを読出すのに必要な期間Tmcuおよび水平ブランキング期間Thdの関係は次のようになる。
Tfifo = Tmcu - Thd
【００４２】
ここで、Tmcu > Tfifoであるから、Tfifoの期間に発生する画像データが格納されるFIFOメモリ105のメモリ容量は、1MCU分のデータサイズよりも小さくてよい。さらに、上式において、Tfifoが負になるような条件であれば、FIFOメモリ105をなくすこともできる。
【００４３】
このように、本実施形態によれば、YUV順序変換回路104により画像データの順番をその成分ごとに並べ替え、その領域が画像データの成分ごとに分割されたバッファメモリ106にMCU単位で格納する。従って、DCT107に供給する形態に応じて、つまり、その成分ごとにバッファメモリ106から画像データをMCU単位に読出すことができ、バッファメモリ106のアクセス（書込みおよび読出し）の効率を改善するとともに、図2に示したU/Vデータを分離するためのFIFOメモリからなるバッファメモリ1207を不要にすることができる。
【００４４】
さらに、バッファメモリ106の読み書きをMCU単位に行うので、FIFOメモリ105のメモリ容量を低減、あるいは、FIFOメモリ105をなくすことができる。
【００４５】
なお、上記の説明においては、画像データの圧縮動作についてのみ説明したが、伸長の場合においても、同様のバッファメモリ構成でブロック形式のデータからラスタ形式の画像データに変換することが可能である。
【００４６】
また、上記の説明においては、信号処理回路103からの出力データがY:U:V=4:2:2の比率で構成される例を説明したが、Y:U:V=4:1:1の場合は、その出力が(Y0,Y1),(Y2,Y3),(Y4,Y5),(Y6,Y7),(U0,U4),(V2,V6),(Y8,Y9),…になるように、YUV順序変換回路104を構成すればよい。また、Y:U:V=4:4:4の場合は、その出力が(Y0,Y1),(U0,U1),(V0,V1),(Y2,Y3),(U2,U3),(V2,V3),(Y4,Y5),…になるように、YUV順序変換回路104を構成すればよい。
【００４７】
【第２実施形態】
以下、本発明にかかる第2実施形態の画像処理装置を説明する。なお、第2実施形態において、第1実施形態と略同様の構成については、同一符号を付して、その詳細説明を省略する。
【００４８】
次に、第1実施形態におけるYUV変換回路104と、バッファメモリ106への書込アドレスだけが異なる第2実施形態について説明する。
【００４９】
図10は第2実施形態におけるYUV変換回路104の構成例を示すブロック図で、二つの遅延回路Dと四入力一出力の連動する二つのスイッチから構成され、信号処理回路103から入力されるYUVデータの順序を変更する。つまり、(Y0,U0),(Y1,V1),(Y2,U2),(Y3,V3),…の順に入力されるデータを、図11に示すように、(Y0,Y1),(U0,U2),(V1,V3),(Y2,Y3),…という順番で出力する。
【００５０】
また、第1実施形態においてバッファメモリ106に対してn番目に書込みを行うアドレスをAD(n)とする場合、第2実施形態においてバッファメモリ106に対してn番目に書込みを行うアドレスAD'(n)は、次の関係になる。従って、次の関係の書込アドレスが書込アドレス発生器(Y)113および書込アドレス発生器(U/V)114により発生されるようにする。
AD'(4n)   = AD(4n)
AD'(4n+1) = AD(4n+2)
AD'(4n+2) = AD(4n+3)
AD'(4n+3) = AD(4n+1)
【００５１】
【第３実施形態】
以下、本発明にかかる第3実施形態の画像処理装置を説明する。なお、第3実施形態において、第1実施形態と略同様の構成については、同一符号を付して、その詳細説明を省略する。
【００５２】
第1実施形態においては、バッファメモリ106からのブロック読出しの開始は、水平ブランキング期間Thdに同期するように行っている。しかし、信号処理回路103の出力がY:U:V=4:2:2の場合、図12に示すように、8nライン目（nは自然数）の16番目の画像データがバッファメモリ106に書込まれた時点で、ブロックに分割した1MCU分のデータの読出しが可能になる。さらに、Y:U:V=4:2:2のときの1MCUは256画素分の画像データであるから、ブロックに分割した1MCU分のデータの読出しが終了した時点では、必ず、次のブロックに分割した1MCU分のデータの読出しが可能である。つまり、8nラインの16番目の画像データがバッファメモリ106に書込まれたことを検出し、バッファメモリ106からの1MCU分のデータの読出しを開始することができる。
【００５３】
この結果、図13に示すタイミングで、FIFOメモリ105への書込みと、バッファメモリ106への書込みが行われる。画像データの1ラインがH画素で構成されるとすると、上記の期間Tfifo、期間Tmcu、期間Thdの関係は次のようになる。
Tfifo = Tmcu -(H - 16)/H×Th - Thd
ただし、Th: 1ライン分の画像データが出力される期間
【００５４】
やはりTmcu > Tfifoであるから、Tfifoの期間に発生する画像データが格納されるFIFOメモリ105のメモリ容量は、1MCU分のデータサイズよりも小さくてよく、Tfifoが負になるような条件であれば、FIFOメモリ105をなくすこともできる。
【００５５】
以上説明した各実施形態によれば、画像データを圧縮または伸長する画像処理装置およびその方法において、ラスタ形式の画像データをブロックに分割するのに必要なメモリ、および、それらメモリのメモリ容量を低減することができる。従って、よりコンパクトで消費電力の少ない回路構成により、ラスタ形式の画像データをブロックに分割して、DCT、量子化および符号化を施すことにより、画像データを圧縮することができる。
【００５６】
【他の実施形態】
なお、本発明は、複数の機器（例えばホストコンピュータ，インタフェイス機器，リーダ，プリンタなど）から構成されるシステムに適用しても、一つの機器からなる装置（例えば、複写機，ファクシミリ装置など）に適用してもよい。
【００５７】
また、本発明の目的は、前述した実施形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体を、システムあるいは装置に供給し、そのシステムあるいは装置のコンピュータ（またはCPUやMPU）が記憶媒体に格納されたプログラムコードを読出し実行することによっても、達成されることは言うまでもない。この場合、記憶媒体から読出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。プログラムコードを供給するための記憶媒体としては、例えば、フロッピディスク，ハードディスク，光ディスク，光磁気ディスク，CD-ROM，CD-R，CD-R/W，DVD-ROM，DVD-RAM，磁気テープ，不揮発性のメモリカード，ROMなどを用いることができる。
【００５８】
また、コンピュータが読出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているOS（オペレーティングシステム）などが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００５９】
さらに、記憶媒体から読出されたプログラムコードが、コンピュータに挿入された機能拡張カードやコンピュータに接続された機能拡張ユニットに備わるメモリに書込まれた後、そのプログラムコードの指示に基づき、その機能拡張カードや機能拡張ユニットに備わるCPUなどが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００６０】
【発明の効果】
以上説明したように、本発明によれば、輝度成分、前記第一の色差成分および第二の色差成分が所定の並び順に並んでいるような画像データの形式をラスタ形式からブロック形式に変換する場合に、必要なメモリの記憶容量を低減して、効率よくデータ形式を変換することができる。
【図面の簡単な説明】
【図１】画像データのブロック分割を示す図、
【図２】画像データをリアルタイム圧縮するための構成例を示す図、
【図３】図2に示すバッファメモリ1207の構成例を示す図、
【図４】図2に示すバッファメモリ1205およびバッファメモリ1207の書込および読出タイミングの一例を示す図、
【図５】本発明にかかる第1実施形態の画像圧縮装置の構成例を示すブロック図、
【図６Ａ】図5に示すYUV順序変換回路の構成例を示すブロック図、
【図６Ｂ】  YUV順序変換回路の入出力を示す図、
【図７】図5に示すバッファメモリ106の領域の一例を示す図、
【図８】バッファメモリ106のアクセス例を示す図、
【図９】水平ブランキング期間Thdを説明する図、
【図１０】本発明にかかる第2実施形態のYUV変換回路の構成例を示すブロック図、
【図１１】図10に示すYUV変換回路の入出力を示す図、
【図１２】本発明にかかる第3実施形態の動作を説明する図、
【図１３】第3実施形態におけるFIFOメモリ105およびバッファメモリ106の書込タイミングを示す図、
【図１４】バッファメモリ106のアドレスの生成方法を説明するための図、
【図１５】バッファメモリ106のアドレスの生成方法を説明するための図、
【図１６】バッファメモリ106のアドレス生成回路の構成例を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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