(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上のパッド酸化膜及び第１の半導体層上に耐酸化膜を形成する工程と、
前記耐酸化膜をマスクにして熱酸化により素子形成領域以外の前記半導体基板上の領域に素子分離膜を形成する工程と、
前記耐酸化膜のみを除去し、前記パッド酸化膜および第１の半導体層を素子形成領域に残す工程と、
前記パッド酸化膜および前記第１の半導体層を貫通してイオン注入を行い、前記半導体基板の表面であって、後に形成するセルプレート電極の下方にのみ第２導電型の不純物層を形成する工程と、
前記第１の半導体層上及び前記素子分離膜上に第２の半導体層を形成する工程と、
前記第１及び第２の半導体層をエッチングして、第１及び第２の半導体層が積層されてなるワード線と前記セルプレート電極を形成する工程と、
前記ワード線をゲート電極としたＭＯＳＦＥＴのドレイン層と、前記不純物層と重畳されたソース層とを形成する工程と、を有し、前記セルプレート電極を容量素子の上部電極、前記パッド酸化膜を容量絶縁膜、前記不純物層を容量素子の下部電極とすることを特徴とする半導体装置の製造方法。
【請求項２】
第１導電型の半導体基板上に容量素子を具備する半導体装置の製造方法において、
前記半導体基板上のパッド酸化膜及び第１の半導体層上に耐酸化膜を形成する工程と、
前記耐酸化膜をマスクにして熱酸化により素子形成領域以外の前記半導体基板上の領域に素子分離膜を形成する工程と、
前記耐酸化膜のみを除去し、前記パッド酸化膜および第１の半導体層を素子形成領域に残す工程と、
前記パッド酸化膜および前記第１の半導体層を貫通してイオン注入を行い、前記半導体基板の表面に第２導電型の不純物層を形成する工程と、
前記第１の半導体層上及び前記素子分離膜上に第２の半導体層を形成する工程と、を有し、前記第１及び第２の半導体層を容量素子の上部電極、前記パッド酸化膜を容量絶縁膜、前記第２導電型の不純物層を容量素子の下部電極とすることを特徴とする半導体装置の製造方法。
【請求項３】
第１導電型の半導体基板上に容量素子を具備する半導体装置の製造方法において、
前記半導体基板上のパッド酸化膜及び第１の半導体層上に耐酸化膜を形成する工程と、
前記耐酸化膜をマスクにして熱酸化により素子形成領域以外の前記半導体基板上の領域に素子分離膜を形成する工程と、
前記耐酸化膜のみを除去し、前記パッド酸化膜および第１の半導体層を素子形成領域に残す工程と、
前記パッド酸化膜および前記第１の半導体層を貫通してイオン注入を行い、前記半導体基板の表面に第２導電型の不純物層を形成する工程と、
前記第１の半導体層上及び前記素子分離膜上に第２の半導体層を形成する工程と、
前記素子形成領域上に画定されるコンタクト形成領域上の前記第１、第２の半導体層及びパッド酸化膜を除去する工程と、
前記コンタクト形成領域に表出された前記第２導電型の不純物層にコンタクトする金属電極を形成する工程と、を有し、前記第１及び第２の半導体層を容量素子の上部電極、前記パッド酸化膜を容量絶縁膜、前記第２導電型の不純物層を容量素子の下部電極とすることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１、２、３のいずれかに記載の半導体装置の製造方法であって、前記第１及び第２の半導体層は、ポリシリコン層またはアモルファスシリコン層であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法であって、前記第１の半導体層は前記第２の半導体層より高濃度に不純物がドープされたポリシリコン層またはアモルファスシリコン層であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１、２、３のいずれかに記載の半導体装置の製造方法であって、前記第２の半導体層を金属シリサイド膜で覆う工程を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に容量素子を有する半導体装置の製造工程を短縮する技術に関する。
【０００２】
【従来の技術】
容量素子は、ＬＳＩの遅延回路、積分回路、ＤＲＡＭセルのキャパシタなどに利用されている。従来、容量素子を半導体装置に作り込む方法はたとえば次のように行われる。
【０００３】
まず、ＬＯＣＯＳ法を用いた選択酸化工程を行う。ＬＯＣＯＳ法により選択酸化膜を形成する際に用いる方法として、いわゆるＰＢＬ法（Poly-Buffered LOCOS）法が知られている。ＰＢＬ法は、バーズビークを低減するために、あらかじめ耐酸化膜と半導体基板の間にバッファ層として絶縁膜（以下パッド酸化膜という）とポリシリコン層（以下パッド・ポリシリコン層という）を形成しておく。そして、この上層にシリコン窒化膜（Si3N4膜）などの耐酸化膜を形成し、熱酸化を行うことにより、素子分離膜を形成するものである。
【０００４】
その後、パッド・ポリシリコン層、シリコン窒化膜などを除去した後に、熱酸化によりダミー酸化膜を形成する。
【０００５】
そして、このダミー酸化膜を通して、シリコン基板にリンなどの不純物をイオン注入し、不純物層を形成する。ダミー酸化膜はイオン注入に対するバッファ膜である。
【０００６】
そして、ダミー酸化膜を除去して、再度熱酸化を行い、上記不純物層上にゲート酸化膜を形成する。これは、容量酸化膜であるが、同時にＭＯＳＦＥＴのゲート酸化膜にもなる。
【０００７】
さらにこのゲート酸化膜上にポリシリコン層を形成する。このようにして、不純物層、ゲート酸化膜およびポリシリコン層から成る容量素子を形成していた。
【０００８】
【発明が解決しようとする課題】
しかしながら、ＰＢＬ法によって素子分離膜を形成した後に、パッド・ポリシリコン層の除去工程があり、また、ダミー酸化膜の形成とその除去工程がある点で、工数が多い。
【０００９】
さらに、不純物層上に容量酸化膜を形成すると、増速酸化のためにその膜厚が厚くなり、単位面積当たりの容量値が下がるという問題があった。例えば、リンを１×１０15/cm2のドーズ量で注入した場合には、不純物層のないシリコン基板上で、酸化膜厚が１００Åの膜厚である場合において、不純物層上では４００Åの膜厚になってしまう。これは、かかる容量素子をたとえばＤＲＡＭのキャパシタに用いた場合、そのチップ上の占有面積が大きくなるという不都合がある。
【００１０】
そこで、本発明は、半導体装置において、製造工程を短縮すること可能とする半導体装置の構造及び製造方法を提供することを目的とする。
また、本発明は、容量酸化膜の形成に伴う増速酸化の問題を解消し、容量素子の占有面積を小さくすることを目的とする。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本発明中、代表的なものの概要を説明すれば以下の通りである。
【００１９】
本発明の半導体装置の製造方法は、第１導電型の半導体基板上のパッド酸化膜及び第１の半導体層上に耐酸化膜を形成する工程と、前記耐酸化膜をマスクにして熱酸化により素子形成領域以外の前記半導体基板上の領域に素子分離膜を形成する工程と、前記耐酸化膜のみを除去し、前記パッド酸化膜および第１の半導体層を素子形成領域に残す工程と、前記パッド酸化膜および前記第１の半導体層を貫通してイオン注入を行い、前記半導体基板の表面であって、後に形成するセルプレート電極の下方にのみ第２導電型の不純物層を形成する工程と、前記第１の半導体層上及び前記素子分離膜上に第２の半導体層を形成する工程と、前記第１及び第２の半導体層をエッチングして、第１及び第２の半導体層が積層されてなるワード線と前記セルプレート電極を形成する工程と、前記ワード線をゲート電極としたＭＯＳＦＥＴのドレイン層と、前記不純物層と重畳されたソース層とを形成する工程と、を有し、前記セルプレート電極を容量素子の上部電極、前記パッド酸化膜を容量絶縁膜、前記不純物層を容量素子の下部電極とすることを特徴とするものである。
【００２０】
また、本発明の半導体装置の製造方法は、第１導電型の半導体基板上に容量素子を具備する半導体装置の製造方法において、前記半導体基板上のパッド酸化膜及び第１の半導体層上に耐酸化膜を形成する工程と、前記耐酸化膜をマスクにして熱酸化により素子形成領域以外の前記半導体基板上の領域に素子分離膜を形成する工程と、前記耐酸化膜のみを除去し、前記パッド酸化膜および第１の半導体層を素子形成領域に残す工程と、前記パッド酸化膜および前記第１の半導体層を貫通してイオン注入を行い、前記半導体基板の表面に第２導電型の不純物層を形成する工程と、前記第１の半導体層上及び前記素子分離膜上に第２の半導体層を形成する工程と、を有し、前記第１及び第２の半導体層を容量素子の上部電極、前記パッド酸化膜を容量絶縁膜、前記第２導電型の不純物層を容量素子の下部電極とすることを特徴とするものである。
【００２１】
更に、本発明の半導体装置の製造方法は、第１導電型の半導体基板上に容量素子を具備する半導体装置の製造方法において、前記半導体基板上のパッド酸化膜及び第１の半導体層上に耐酸化膜を形成する工程と、前記耐酸化膜をマスクにして熱酸化により素子形成領域以外の前記半導体基板上の領域に素子分離膜を形成する工程と、前記耐酸化膜のみを除去し、前記パッド酸化膜および第１の半導体層を素子形成領域に残す工程と、前記パッド酸化膜および前記第１の半導体層を貫通してイオン注入を行い、前記半導体基板の表面に第２導電型の不純物層を形成する工程と、前記第１の半導体層上及び前記素子分離膜上に第２の半導体層を形成する工程と、前記素子形成領域上に画定されるコンタクト形成領域上の前記第１、第２の半導体層及びパッド酸化膜を除去する工程と、前記コンタクト形成領域に表出された前記第２導電型の不純物層にコンタクトする金属電極を形成する工程と、を有し、前記第１及び第２の半導体層を容量素子の上部電極、前記パッド酸化膜を容量絶縁膜、前記第２導電型の不純物層を容量素子の下部電極とすることを特徴とするものである。
【００２２】
また、前記第１及び第２の半導体層は、ポリシリコン層またはアモルファスシリコン層であることを特徴とするものである。
【００２３】
更に、前記第１の半導体層は前記第２の半導体層より高濃度に不純物がドープされたポリシリコン層またはアモルファスシリコン層であることを特徴とするものである。
【００２４】
更に、前記第２の半導体層を金属シリサイド膜で覆う工程を有することを特徴とするものである。
【００２６】
【発明の実施の形態】
以下、本発明の実施形態について図１〜図１０を参照しながら説明する。
【００２７】
まず、本発明の第１の実施形態について、図１乃至図４を参照しながら説明する。
【００２８】
図１は、半導体基板上に形成された容量素子を示す図である。図１（ａ）は、平面図、図１（ｂ）は、図１（ａ）のＸ−Ｘ線における断面図である。
【００２９】
破線で囲まれた領域が素子形成領域であり、この領域に容量素子やＭＯＳＦＥＴ（不図示）などが形成されている。素子形成領域は素子分離酸化膜（５）によって囲まれている。素子分離酸化膜（５）は、たとえばＰＢＬ法によって形成されたものである。
【００３０】
容量素子は、ｐ型シリコン基板（１）の表面のｎ型不純物層（６）を下部電極としている。そして、パッド酸化膜（２）を容量絶縁膜としている。また、第１のポリシリコン層（３）及びその上に積層された第２のポリシリコン層（７）を上部電極としている。ポリシリコン層に代えて、アモルファスシリコン層を形成しても良い。
【００３１】
ここで、パッド酸化膜（２）、第１のポリシリコン層（７）は除去することなく、それぞれ容量絶縁膜、上部電極の一部として利用されている。
第２のポリシリコン層（７）は、配線のために素子分離酸化膜（５）上に延在されている。ここで、素子分離酸化膜（５）は第２のポリシリコン層（７）のみが存在し、容量絶縁膜（２）上は第１及び第２のポリシリコン層（３）（７）が積層されている。
【００３２】
これにより、素子分離酸化膜による上部電極と素子分離酸化膜（５）上の配線との段差が緩和される。すなわち、素子形成領域の上部電極の上面と素子分酸化膜（５）上の第２のポリシリコン層（７）の上面は、第１のポリシリコン層（３）の厚さだけ緩和されている。
【００３３】
したがって、第２のポリシリコン層（７）上にＢＰＳＧ膜などの層間絶縁膜を形成する際に層間絶縁膜が平坦化される。そのため、この層間絶縁膜上に配線を形成するときのリソグラフィー工程が容易に行える。
【００３４】
また、素子形成領域にはコンタクト形成領域が画定されている。そして、このコンタクト形成領域上の第１、第２のポリシリコン層（３，７）とパッド酸化膜（２）が除去されている。そして、ｎ型不純物層（６）に重畳されたｎ＋拡散層（８）がこの領域のシリコン基板（１）に形成されており、Ａｌ電極（１１）とコンタクトが成されている。
【００３５】
以下に、半導体装置の製造方法を図１乃至図４を参照しながら説明する。なお、図１乃至図４は、各工程の図１（ａ）におけるＸ−Ｘ線断面図を示している。
【００３６】
図２に示すように、Ｐ型のシリコン基板（１）上に、パッド酸化膜（２）、第１のポリシリコン層（３）及びシリコン窒化膜（Ｓｉ3Ｎ4膜）（４）を形成し、これらを選択的にエッチングして、素子形成領域上に残す。
【００３７】
そして、フィールド酸化により、素子分離酸化膜（いわゆるロコス）（５）を形成する。その膜厚は、３５００Å〜４５００Å程度である。
【００３８】
ここで、パッド酸化膜（２）は、熱酸化法により、所望の膜厚、例えば約５０Å〜１００Åとなるように形成する。このパッド酸化膜（２）は、フィールド酸化時に緩衝材としての作用を兼ねている。第１のポリシリコン層（３）は、上記パッド酸化膜の緩衝作用を補強する膜であって、ＬＰＣＶＤ法により５００Å〜１０００Å程度の膜厚に形成する。そして、シリコン窒化膜（４）は、フィールド酸化に対する耐酸化膜となるものであり、ＬＰＣＶＤ法により、７００Å程度の膜厚に形成する。
【００３９】
そして、熱リン酸処理により、シリコン窒化膜（４）を除去する。下層のパッド酸化膜（２）及び第１のポリシリコン層（３）はそのまま残す。すなわち、パッド酸化膜（２）及び第１のポリシリコン層（３）の除去工程を省略している。
【００４０】
次に、図３に示すように、パッド酸化膜（２）および第１のポリシリコン層（３）を貫通してイオン注入を行い、シリコン基板（１）の表面にｎ型の不純物層（６）を形成する。このイオン注入は、リン（31Ｐ+）をたとえばドーズ量１×１０14/cm2、加速エネルギー８０ＫｅＶという条件で行う。ここでパッド酸化膜（２）と第１のポリシリコン（３）は、イオン注入に対するバッファ膜として働く。
【００４１】
このように、パッド酸化膜（２）および第１のポリシリコン層（３）を貫通してイオン注入を行い、そのままこれらの膜を残しているので、増速酸化による容量絶縁膜の膜厚増大という問題を解消できる。また、第１のポリシリコン層（３）は十分薄くすればイオン注入の加速エネルギーは低くても良いので製造上の支障は無い。なお、上記イオン注入を行う領域は、ホトレジスト（不図示）を用いて画定することができる。
【００４２】
次に、図４に示すように、全面に第２のポリシリコン層（７）をＬＰＣＶＤ法によって堆積する。その膜厚は、５００Å〜１０００Å程度である。
そして、第２のポリシリコン層（７）リンをドープして低抵抗化する。このとき、リンは第１のポリシリコン層（３）にもドープされる。以上により、容量素子の基本的な構造が形成される。
【００４３】
なお、第２のポリシリコン層（７）をさらに低抵抗化するために、その上に
タングステンシリサイド（ＷＳｉｘ）などの高融点金属シリサイド層を積層して形成するとよい。
【００４４】
ここで、第２のポリシリコン層（７）は、素子分離酸化膜（５）と金属シリサイド層との密着層の働きをするので、第２のポリシリコン層（７）を形成しないと、素子分離膜（５）上にタングステンシリサイド膜などを形成できない。また、ポリシリコンを導電性にするために、たとえばリンをＰＯＣｌ３を用いてポリシリコンに導入する場合、第２のポリシリコン層（７）がないと、素子分離酸化膜（５）にもリンが拡散されてしまう。このため、素子分離酸化膜（５）の表面がＰＳＧ（Phospho-Silicate-Glass）化してしまう。そうすると、絶縁耐圧や耐湿性の劣化などの不具合が生じる。
【００４５】
そこで、第２のポリシリコン層（７）が形成された状態でリンを導入すれば、素子分離膜（５）の表面のＰＳＧ化が防止される。一方、第１のポリシリコン層（３）にのみ、リンを導入し、第２のポリシリコン層（７）には第１のポリシリコン層（３）から拡散によってリンが導入されるようにしても良い。第２のポリシリコン層（７）はシリサイド化されれば、十分抵抗は下がる。また、素子分離酸化膜（５）への不純物拡散は小さくなるので、絶縁耐圧や耐湿性の劣化は防止される。
次に、図１（ｂ）に示された容量素子の構造が完成されるまでの工程を説明する。第２のポリシリコン層（７）を選択的にエッチングする。これにより、第２のポリシリコン層（７）は配線のために素子分離酸化膜（５）上に延在され、かつ素子形成領域に画定されたコンタクト形成領域上の第１、第２のポリシリコン層（３）（７）とパッド酸化膜（２）が除去される。
【００４６】
そして、砒素などのｎ型の不純物をイオン注入する。これにより、ｎ型不純物層（６）に重畳されたｎ＋拡散層（８）を容量素子に隣接する領域のシリコン基板（１）に形成する。
【００４７】
そして、全面にＢＰＳＧ膜などの層間絶縁膜（９）をＬＰＣＶＤ法で堆積し、ｎ＋拡散層（８）上にコンタクト孔（１０）を形成する。そして、ｎ＋拡散層（８）にコンタクトするＡｌ電極（１１）を形成する。
【００４８】
このようにして、第２のポリシリコン層（７）を容量素子の上部電極、前記パッド酸化膜（２）を容量絶縁膜、ｎ型の不純物層（６）を容量素子の下部電極とした容量素子が形成される。下部電極は、Ａｌ電極（１１）によって取り出される。
【００４９】
次に、本発明の第２の実施形態について、図５乃至図１０を参照しながら説明する。この実施形態は、第１の実施形態の容量素子を応用したＤＲＡＭのメモリセルとその製造方法に関する。
【００５０】
ＤＲＡＭのメモリセルは、たとえば図５に示すように、ＭＯＳＦＥＴ（Ｍ）に接続された１個の容量素子（Ｃ）から成る。ＭＯＳＦＥＴ（Ｍ）のゲートは、ワード線（ＷＬ）に接続され、ドレインはビット線（ＢＬ）に接続されている。容量素子（Ｃ）は、一端がＭＯＳＦＥＴ（Ｍ）のソースに接続され、他端は固定電位のセルプレート電極に接続されている。
【００５１】
次に、このＤＲＡＭメモリセルの製造工程を説明する。基本的な容量素子の構造を形成する工程は、図２乃至図４に示したものと同様なので、説明を省略する。ただし、図６に示すように、ｎ型の不純物層（６）は、後に形成されるセルプレート電極（２１）の下方にのみ位置するようにイオン注入し、隣接するＭＯＳＦＥＴのチャネル領域にイオン注入されないようにする。
【００５２】
図６に示すように、第１、第２のポリシリコン層（３）（７）をエッチングして、積層構造のワード線（２０）とセルプレート電極（２１）を形成する。第１、第２のポリシリコン層（３）（７）に代えて、アモルファスシリコン層を用いてもよいことは言うまでもない。
【００５３】
次に、図７に示すように、砒素などのｎ型不純物をイオン注入して、ＭＯＳＦＥＴのドレインであるビット線拡散層（２２）とソース拡散層（２３）を形成する。ソース拡散層（２３）はｎ型不純物層（６）と重畳される。そして、  層間絶縁膜（２４）を６０００Åから８０００Å程度の膜厚となるように堆積し、ワード線（２０）上にコンタクト孔（２５）を形成し、さらにワード線（２０）にコンタクトするＡｌワード線（２６）を形成する。
【００５４】
このように、ＭＯＳＦＥＴのゲート酸化膜及び容量絶縁膜として、パッド酸化膜（２）をそのまま用い、またパッド・ポリシリコン層をワード線（２０）、セルプレート電極（２１）の一部として利用しているので、ＤＲＡＭメモリセルの形成工程を全体として短縮できる。
【００５５】
また、セルプレート電極（２１）は容量絶縁膜上では第１及び第２の半導体層（３）（７）からなる積層構造であるが、素子分離酸化膜（５）上では、第２の半導体層（７）の単層のセルプレート配線である。したがって、第１の実施形態と同様に、ワード線（２０）とセルプレート電極（２１）の間の段差は、第１の半導体層（３）の厚さだけ緩和されている。そのため、層間絶縁膜（２４）は平坦化されている。なお、ＤＲＡＭのメモリセルの形成工程は、以下のように行うこともできる。
【００５６】
図２乃至図４の工程を行った後に、図８に示すように、第１、第２のポリシリコン層（３）（７）をエッチングして、セルプレート電極（３０）のみを形成する。
【００５７】
次に、図９に示すように、セルプレート電極（３０）を被覆するセルプレート絶縁膜（３１）を形成した後、第３のポリシリコン層を１０００Åから２０００Å程度の膜厚となるように堆積し、これを、エッチングして、ワード線（３２Ａ，３２Ｂ）を形成する。ワード線（３２Ｂ）はセルプレート絶縁膜（３１）を介してセルプレート電極（３０）上を配線された、隣接するＤＲＡＭセルのワード線である。
【００５８】
次に、図１０に示すように、砒素などのｎ型不純物をイオン注入して、ＭＯＳＦＥＴのドレインであるビット線拡散層（３３）とソース拡散層（３４）を形成する。ソース拡散層（３４）はｎ型不純物層（６）と重畳される。そして、ＬＰＣＶＤ法によりＢＰＳＧ膜などの層間絶縁膜（３５）を堆積し、ビット線拡散層（３３）上にコンタクト孔（３６）を形成し、ビット線拡散層（３３）にコンタクトするＡｌビット線（３７）を形成する。
【００５９】
【発明の効果】
本発明において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００６０】
第１に、容量素子を具備した半導体装置の製造において、パッド酸化膜、パッドシリコン層の除去工程を省略し、これらを例えば容量素子の容量絶縁膜、上部電極の一部として再利用しているので、工程を短縮することが可能となる。
【００６１】
また、第２に、パッド酸化膜、パッドシリコン層を通してイオン注入によって下部電極の不純物層を形成しているので、容量酸化膜形成時の増速酸化が抑制され、高い容量値を実現することができる。
【００６２】
第３に、ＤＲＡＭのキャパシタに適用すれば、工程が短縮できるとともに、セル面積を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置とその製造方法を示す図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】ＤＲＡＭメモリセルを示す図である。
【図６】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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