(57)【特許請求の範囲】
【請求項１】
半導体チャネル上に形成されたソース端子とゲート端子とドレイン端子とを備えたデバイスにおいて出力電流を生成する方法であって、該半導体チャネルは、該ソース端子と該ドレイン端子との間に空乏領域を含み、
該方法は、
該空乏領域が該半導体チャネル内に電流が流れることを可能にするように、バイアス電圧を該ゲート端子に供給するステップであって、該バイアス電圧は、該デバイスが閾値以下モードで動作するように、該デバイスに対する閾値電圧よりも小さい、ステップと、
該ゲート端子から該チャネル内に流れるゲート電流を制御することにより、該空乏領域を調整し、それにより該ゲート電流の関数として該ドレイン端子において該出力電流を生成するステップと
を包含し、
該閾値以下モードにおいて、該入力電流および該出力電流の両方は、ゲート・ソース間電圧に対して実質的に指数関数的に変化し、該ドレイン電流は、該ゲート電流に対する該ドレイン電流の比率によって与えられる実質的に一定の電流ゲインに対して、該ゲート電流に対して実質的に線形的に変化する、方法。
【請求項２】
前記デバイスは、ＭＥＳＦＥＴである、請求項１に記載の方法。
【請求項３】
前記ゲート端子は、ショットキーバリアを含む、請求項１に記載の方法。
【発明の詳細な説明】
【０００１】
（発明の分野）
本発明は、概して、トランジスタなどの電子デバイスに関する。本発明の様々な局面は、ゲート電流によって制御され得る電界効果トランジスタに関する方法およびデバイスを含む。
【０００２】
（発明の背景）
ダイオード、トランジスタなどの電子デバイスは、通常、家庭、事務所、乗り物、個人用電子機器、産業ならびに航空宇宙用途、医療デバイス等、で見られる多くのアイテムに使用される。一般的に言って、トランジスタは、例えば、アナログ回路およびディジタル回路における増幅またはスイッチング性能を提供する３端子のデバイスである。最近、低電力消費で様々な機能を実行するトランジスタを製造することに労力が注がれてきた。低電力消費は、電力が消費される際に取り替える必要のあり得るバッテリーが必要な用途に、特に所望である。医療デバイス（例えば、ペースメーカ）、衛星デバイス、および他の用途において、バッテリー交換は極めて不便であり得、従って、いわゆる「マイクロパワー」構成要素に対する必要性が増加している。加えて、低電力デバイスは、通常、超大規模集積（ＵＬＳＩ）回路にとって好適であり、超大規模集積回路は、頻繁に、低電力デバイスに総電力浪費を最小にするよう求める。
【０００３】
様々な形式のトランジスタが、図１ａ〜ｄに示される。このようなトランジスタは、一般的に、電界効果トランジスタ（ＦＥＴ）およびバイポーラ接合型トランジスタ（ＢＪＴ）に対応する２つのカテゴリーのうちの１つに分類される。一般的に言って、ＦＥＴは、半導体チャネルへ流れる電流に影響を及ぼす空乏領域を適切に制御するゲート端子に印加される電圧に応答して動作する。ＢＪＴは、通常、図１ｃに最も良く示されるように、２つのＰ−Ｎ接合の結合によって特徴づけられる。
【０００４】
現在、マイクロプロセッサおよび他のディジタル用途に使用される大多数の「標準」トランジスタデバイスは、入力電圧Ｖgsが、閾値電圧Ｖthより大きい強反転状態において動作する相補金属酸化物半導体ＦＥＴ（ＣＭＯＳ）である。そのようなトランジスタにおいて、半導体チャネルに流れる電流（ドレイン電流Ｉd）は、典型的には、（Ｖgs−Ｖth）2として変化する。このようなデバイスのＶthは、約０．７Ｖであり得、チャネル内を流れる電流は、ミリアンペアの範囲内であり得る。例示的な強反転されたｎチャネルの従来技術のＭＯＳＦＥＴのバイアス構成は、図１ａに示される。
【０００５】
最小の電流の流れを要求する用途について、ＣＭＯＳベースの回路は、ゲートソース電圧ＶgsがＶthより小さい弱反転状態で動作するいわゆる「閾値以下ＭＯＳＦＥＴ」としてバイアスされ得る。図１ｂは、弱反転されたｎチャネルＭＯＳＦＥＴの例示的なバイアス条件を示す。これらの条件の下で、ＭＯＳＦＥＴドレイン電流Ｉdは、通常、ピコアンペアからマイクロアンペアの範囲において変化し、次の式で与えられる。
【０００６】
【数３】
0004139595.tif 000002
ここで、ＵT＝ｋＴ／ｅは、室温において約２５．８ｍＶであり得、μはキャリア移動度であり、ＣOXは酸化物容量であり、Ｗ／Ｌはトランジスタの幅と長さの比率である。
【０００７】
弱反転状態において動作するデバイスのドレイン電流飽和に対して要求される低ドレイン電流および微小電圧（例えば、Ｖdsat≧３ＵT〜７５ｍＶ）は、閾値以下の動作をポケット計算機、ポケベル、医療用インプラント、ＵＬＳＩロジックなどのマイクロパワー回路の用途にとって理想のものにする。しかし、このようなデバイスの主たる不利点は、低速である。弱反転状態における遮断周波数は、通常ｆT＝μＵT／２πＬg2によって与えられる。弱反転されたＮＭＯＳデバイスについて、μは、約２００ｃｍ2／ＶSであり、Ｌg＝３μｍの場合には、約９ＭＨｚの動作周波数を生成するが、安定した動作は、概してはるかに低い周波数（例えば、ほぼ約２００〜５００ｋＨｚ）で生じる。
【０００８】
（強反転状態または強蓄積状態に対して）弱反転状態または弱蓄積状態で動作するトランジスタ間の相違は、弱反転動作状態または弱蓄積動作状態におけるドレイン電流が、通常、ゲートソース電圧と閾値電圧との差（例えば、Ｖgs−Ｖth）によって指数関数的に変化する。従って、Ｖthにおける小さな変化は、通常、式１の指数関数的性質の故に、Ｉdにおける大きな変化を生じる。次に、ゲート長Ｌgを低減することによってマイクロパワーデバイスの速度ｆTを改善しようとすることは、デバイス間の閾値電圧Ｖthを正確に整合する際の困難の故に、通常実用的ではない。この理由のために、多くのマイクロパワー回路は、通常望ましくない長いゲート（例えば、Ｌg≧１μｍ）を有し、通常１ＭＨｚより低い周波数で動作する。
【０００９】
トランジスタを入力バイアス電流で制御する工程は、コレクタ電流Ｉcがｅｘｐ（Ｖbe／ＵT）として表され得る様々なＢＪＴデバイスと共に使用されてきた。ベースエミッタ電圧（Ｖbe）への電流（Ｉc）の指数関数的依存性に起因して、Ｉcを制御するために、ベースエミッタ電圧（Ｖbe）を使用することは、概して実用的ではない。ベースエミッタ電圧を使用する代わりに、多くのＢＪＴは、入力ベース電流Ｉbを使用して電流ゲインβによってＩcすなわちＩc＝βＩbを制御する。例示的なＮＰＮ  ＢＪＴについての電流バイアスによるそのような制御の構成は、図１ｃに示される。
【００１０】
原則的に、従来技術のＢＪＴデバイスは、Ｉcがピコアンペアからマイクロアンペアの範囲にあることを保証するために、十分小さなベース電流を印加することによってマイクロパワー状態において使用され得る。しかし、ＢＪＴが概して、少数キャリアデバイスであるために、入力拡散容量（すなわち、順方向バイアスされたベースエミッタ接合のＣdiff）を充電するには、望ましくない量の時間を要し、従って、遮断周波数が、所望でないほど小さくなる原因となる。ＢＪＴは、通常高周波数においては、マイクロパワーデバイスとして使用されない。
【００１１】
代わりの従来技術のトランジスタ構成は、金属半導体ＦＥＴすなわちＭＥＳＦＥＴである。ＭＥＳＦＥＴは、通常、空乏モードデバイスとして使用され（すなわち、チャネルは、Ｖgs＝０で導電する）、そして逆バイアス電圧をショットキーゲート入力に印加することによってオフに切り換えられ得る。このような空乏モードのＭＥＳＦＥＴを製造するために、アクティブチャネル層は、ゲート下の空乏領域が、Ｖgs＝０であるチャネルの厚さより小さくなるよう、概して相対的に厚く、そして相対的にハイドープされる。ｎチャネルのＭＥＳＦＥＴの典型的なバイアス構成は、図１ｄに示される。
【００１２】
図１ｄを参照して、ｎチャネル空乏モードのＭＥＳＦＥＴについて、閾値電圧Ｖthは、通常ゼロより小さく、ゲート電圧は、ドレイン電流を制御するためにＶth＜Ｖgs＜０の範囲において変化され、ドレイン電流は、ゲートソース電圧と閾値電圧との差（例えば、Ｖgs−Ｖth）の微小電力として変化する。この構成において、ゲートに流れる電流は、逆バイアスされたショットキー接合に起因する電流である。多くのデバイスにおいて、ゲート電流は、ドレイン電流に比較して無視できるほどわずかとなるように設計されている。ゲート電流は、通常ゲート電圧を確立するため以外にドレイン電流の制御において、何の役割も果たさない。別の言い方をすれば、そのようなＭＥＳＦＥＴにおけるゲート電流は、通常、概して可能な限り最低のレベルに保たれるよう意図される単なる「リーク」電流である。
【００１３】
エンハンスメントモードのＭＥＳＦＥＴはまた、空乏領域が、図２に示されるように、Ｖgs＝０でアクティブチャネル層を全体にわたって広がるように生成されてきた。トランジスタは、空乏領域が半導体チャネルの一部のみにわたって広がるように、順方向バイアス電圧をゲートへ印加することによってオンに切り替えられる。しかし、ゲートに印加された電圧は、通常、ゲート入力電流がドレイン電流よりはるかに小さくなるように十分に低く保たれる必要がある。再度、ゲート電流は、通常、ゲート電圧を確立するため以外にドレイン電流の制御において、何の役割も果たさない。そういうものとして、ドレイン電流Ｉdは、ゲート電圧によって制御され、（Ｖgs−Ｖth）の微小電力として変化する。この構成において、トランジスタは、一般的にゲートソース電圧が閾値電圧より大きい（すなわち、Ｖgs＞Ｖthの）場合に導通するとみなされている。エンハンスメントモードのＭＥＳＦＥＴがオンに切り替えられると、これらのデバイスは通常、（ＭＯＳＦＥＴにおける強反転と類似した）強蓄積の状態で動作し、ドレイン電流は通常、ミリアンペアの範囲内である。このレベルの電流は概して、付随する高電力消費の故に、マイクロパワーの用途にとって非常に望ましくない。概して、マイクロパワーデバイスは、マイクロアンペアからピコアンペアの範囲内のドレイン電流を有することが望ましい。
【００１４】
ＭＯＳＦＥＴとＭＥＳＦＥＴとの間の重要な相違は、ゲート（入力）電極とＭＯＳＦＥＴの導電チャネルとの間の絶縁層の存在である。ゲート絶縁体を有さないと、半導体表面は反転され得ず、ＭＯＳＦＥＴのドレイン電流はごく微量である。絶縁体は、まったく電流がゲートからチャネルへ漏れ得ないほど十分に厚くなければならい。しかし、ＭＯＳＦＥＴのゲート長が、より小さな大きさに低減されるにつれ、絶縁ゲート酸化物の厚さも比例して低減される。非常に厚いゲート絶縁体の場合には、過度な電流が、ゲートから絶縁体を通してチャネルへ流れ得る。このようなゲートのリーク電流は、最小許容可能なゲート絶縁体の厚さを制限すると予想されるが、次いでその厚さがＭＯＳＦＥＴの最小ゲート長を制限する。対照的に、ＭＥＳＦＥＴはゲート絶縁体を必要としない。従って、ＭＥＳＦＥＴはＭＯＳＦＥＴより小さな寸法に縮小可能であり得る。
【００１５】
（発明の様々な実施形態の説明）
（概要）
本発明の様々な局面に従って、エンハンスメントモードのＭＥＳＦＥＴを製造し、それによりチャネルドレイン電流が、バイアス電流をＭＥＳＦＥＴのゲート電極へ、またはＭＥＳＦＥＴのゲート電極から印加することによって制御される。慎重にチャネルドーピングＮD、チャネルの厚さａ、およびゲート長Ｌを選択することにより、１より大きな電流ゲイン（例えば、β＞１）が、以下で説明される方法に従って製造されるデバイスのために達成され得る。例えば、本発明によって説明されるドレイン電流のゲート電流の制御は、ＢＪＴにおけるコレクタ電流のベース電流制御と類似の方法で行われ得る。従って、本発明に従って製造されるデバイスは、ショットキー接合トランジスタ（ＳＪＴ）とみなされるのが適切である。しかし、ＳＪＴは、多数キャリアデバイスであるために、ＢＪＴと同じような少数キャリアの問題を被り得ない。具体的には、ＳＪＴの様々な実施形態は、通常、ＢＪＴ内の少数キャリアによって生成される拡散容量を示さない。なぜなら、ＳＪＴは、通常、その動作を少数キャリアに依存しないからである。結果として、ＳＪＴゲート電極の入力容量は、ＢＪＴの入力容量よりはるかに小さくなり得、従って、ＳＪＴがマイクロパワー状態においてはるかに高い周波数で動作可能となる。
【００１６】
様々な実施形態において、ＳＪＴの入力ゲート電流および出力ドレイン電流の両方が、適切な層の厚さおよびドーピング濃度を選択することによって、印加ゲートバイアスに従って指数関数的に変化され、それによりゲート電流対ドレイン電流（例えば、デバイスのゲイン）の比を、閾値電圧に比較的依存しなくすることができる。閾値電圧のドレイン電流対ゲート電流比への影響を取り除くことによって、閾値以下状態でのトランジスタ整合が改良され、そしてデバイスのゲート長は、実質的により短くされ得、従って極めて高い周波数でのトランジスタの動作を可能にする。加えて、様々なＳＪＴデバイスが、マイクロパワー回路の用途に適用可能な範囲（すなわち、ピコアンペアからマイクロアンペア）のドレイン電流に特に適切であることが分かってきた。さらに、ディジタル回路の用途は、本発明によって教示されるように相補的なｎおよびｐチャネルのデバイスを使用することによって実現され得る。従って、ＳＪＴから製造されるマイクロパワーのアナログおよびディジタル回路は、弱反転されたＭＯＳＦＥＴなどの従来のデバイスを使用して製造された回路より高周波数で動作可能であり得る。
【００１７】
ＳＪＴの様々な実施形態のさらなる利点は、相補的なバージョンのデバイスを使用して製造された回路が、従来技術のＭＯＳＦＥＴ回路より狭い領域を適切に必要とすることである。領域の低減は２つの理由で生じる。まず第一に、デバイスは通常、ゲートとチャネルとの間に絶縁体を必要とせず、従ってｎおよびｐチャネルデバイスの両方のゲート長が、従来のＭＯＳＦＥＴにおけるゲート長より小さく製造され得る。第二に、相補的なｎおよびｐチャネルのＳＪＴは、同じまたは類似の幅の導電チャネルを有して製造され得る。従来のＣＭＯＳ回路において、ｐチャネルデバイスは、ｎチャネルデバイスのほぼ２倍の幅であり得る。従って、相補的バージョンの新しいデバイスから製造されるディジタル回路は、（ｉ）ｐチャネルデバイスの幅の低減のため、および（ｉｉ）ゲート長をより小さな寸法にする性能のために、従来のＣＭＯＳより高い集積レベルを達成可能であり得る。本発明におけるゲート絶縁体を有さないことに付随する他の利点は、（ｉ）入力（ゲート）容量の低減、および(ｉｉ）製造の複雑さの低減である。
（解析の基礎）
様々な例示的な実施形態の解析の基礎は、以下の式（２）によって要約され得る。
【００１８】
【数４】
0004139595.tif 000003
ここで、εは半導体材料の誘電率であり、ｋはボルツマン定数（１．３８０６６×１０−２３Ｊ／Ｋであり、ｑは素電荷（１．６０２１８×１０−１９Ｃ）であり、Ｎｃは伝導帯における有効状態密度である。式（２）を導く際、エンハンスメントモードのｎ型ＧａＡｓ  ＭＥＳＦＥＴをまず考慮することが有用であり、この場合のゲート電流は次式によって与えられる。
【００１９】
【数５】
0004139595.tif 000004
ここで、Ｖｇはゲート電圧であり、Ｗ、Ｌはチャネル幅およびチャネル長であり、φbはショットキーバリア高さであり、Ａ*はリチャードソン定数である。ＭＥＳＦＥＴが、弱蓄積される場合、ドレイン電流は次のように書かれ得る。
【００２０】
【数６】
0004139595.tif 000005
ここで、１＜α＜２であり、
Ｎ+は、ソースおよびドレインコンタクトのドーピング濃度であり、
ＮDは、チャネルのドーピングの濃度であり、
ａは、チャネルの厚さである。
αＮ+/ＮD＝１と仮定し、Ｖds＞３ＵTとすると、次の式を与える。
【００２１】
【数７】
0004139595.tif 000006
図３は、ｎ型半導体ショトキー接合に対する例示的な金属のエネルギー帯の図である。図は、ショットキーバリア高さφbとビルトイン電圧Ｖbiと空乏領域の範囲Ｗとの間の関係を示す。ビルトイン電圧は、ショットキーバリアの結果として、ショトキーゲートと半導体チャネル（以下参照）との間に生じる電位差である。図３から、ショトキーバリア高さとビルトイン電圧とは、次式によって関係づけられ得ることが理解される。
【００２２】
【数８】
0004139595.tif 000007
式１１は、べき乗された定数項を掛けられた定数項として表され得ることが理解される。このようにして、閾値以下のＦＥＴをバイアスするために、ゲート電流を使用することによって、（ドレイン電流の変化に至る）Ｖgs−Ｖthの項を相殺し、そしてドレイン電流が、ドーピングおよびチャネルの厚さの変化に応答して、変動する。このようにして、閾値電圧における変動が、この問題から実質的に取り除かれ得る。結果として、トランジスタ整合が、著しくより容易となり得、より短いゲート長を有するＦＥＴを使用する回路が生成され得、従って、電圧が制御されたデバイスより著しく高速の動作周波数が可能となる。
【００２３】
例として、５μｍのゲート長、ａ＝８０ｎｍ、ＮD＝１０17ｃｍ-3、およびφb＝０．８Ｖを有する例示的なＧａＡｓ  ＭＥＳＦＥＴを考えてみる。これらの値および通常の近似値を使用して、閾値電圧はＶth＝０．３１Ｖと推定され得、そして式８は、約２９の電流ゲインを与え、この約２９の電流ゲインは実際は小さく見積もられている可能性がある。
【００２４】
（例示的な実施形態）
図４は、例示的なショトキー接合トランジスタ２００の断面図である。様々な実施形態に従い、図４を次に参照して、例示的なＳＪＴ２００は、適切には、基板２０２上に位置された任意の絶縁層２０４を含む。半導体チャネル２０６は、絶縁層２０４（または、別の実施形態において基板２０２）上に位置される。ソース端子２１０、ゲート端子２１４、およびドレイン端子２０８が、適切にチャネル２０６上に形成される。
【００２５】
ＳＪＴは、ガリウムヒ素、シリコン、絶縁体上シリコン（ＳＯＩ）などの任意の技術で製造され得る。ＳＯＩは、概して絶縁層２０４をチャネル２０６直下に可能にし、このことで基板のリークの影響を低減し得る。ＳＯＩはまた、主流シリコンプロセス技術と適合する。基板２０２は、図４に示されるようにシリコン基板であってもよいし、またはガリウムヒ素、窒化ガリウム、多結晶シリコン、アモルファスシリコン、二酸化シリコン（ガラス）などの任意の他の基板材料を使用してもよい。絶縁層２０４は、基板２０２上に堆積されるか、スパッタリングされるか、または他の方法で配置され得、そして（図４に示されるように）埋め込み二酸化シリコンまたは、窒化シリコンなどの任意の他の適切な絶縁材料で形成され得る。従来のＳＯＩ技術は、０．０５ミクロン〜０．４ミクロンの範囲の厚さを有する埋め込み酸化物を製造可能であるが、他の厚さを使用してもよい。例えばウェハボンディングなどの他の技術は、１０ミクロン以上の厚さの埋め込まれた酸化物を製造可能である。絶縁層２０４の厚さは、実施形態により異なるが、約０．２ミクロン〜０．５ミクロンであり得、例えば約０．３５ミクロンである。
【００２６】
半導体チャネル２０６は、絶縁層２０４上にスパッタリングされるか、堆積されるか、成長されるか、または他の方法で適切に形成され得る。図４に示される実施形態において、チャネル２０６がｎチャネルデバイスのためのｎ型シリコンとして示されるが、ｐ型シリコンがｐチャネルデバイスのために使用されてもよい。あるいは、ＧａＡｓ、ＧａＮ、多結晶シリコン、アモルファスシリコンなどの任意の他の半導体材料が使用され得る。従来のＳＯＩ技術は、０．０１ミクロンから０．２ミクロンほどの範囲の厚さを有するシリコン表面層を製造し得る。例えば、ウェハボンディングなどの他の既存の技術が、１．０ミクロン以上の厚さのシリコン表面層を製造可能であり得る。例示的な実施形態において、チャネル２０６が濃度ＮD＝１０17ｃｍ-3までｎ型ドープされた厚さａ＝０．０５μｍ有するシリコン層で形成されるが、もちろん他の材料、ドーパント、ドーパント濃度が、他の実施形態で使用され得る。
【００２７】
様々な実施形態において、ゲート端子２１４（また、「ゲート電極」あるいは単に「ゲート」とも呼ばれる）が、任意の技術によってショットキー接合としてチャネル２０６上に形成される。ゲート端子は、半導体チャネル２０６上で堆積される際ショットキーバリアを形成する２珪化コバルト（ＣｏＳｉ2）、アルミニウム、プラチナ、または任意の他の材料で形成され得る。例えば、２珪化コバルトは、ｎ型シリコンに対するほとんど理想のショットキーダイオードを形成するように示され、シリコン処理と適合する。様々な実施形態において、現在の技術は、約０．０１ミクロンから約５ミクロン以上まで（約０．５ミクロンなど）変わり得るゲート長の製造を可能にするが、もちろん寸法は実施形態により変わる。ソース端子２１０（また「ソース」とも呼ばれる）およびドレイン端子２０８（また「ドレイン」とも呼ばれる）が、任意の方法でチャネル２０６上に形成され得、そして半導体チャネルと低抵抗オーミック接触を形成するアルミニウム、銅、金、銀、または任意の他の金属あるいはシリサイドなどの任意の導電材料で形成され得る。低抵抗オーミック接触の形成を促進するために、接触領域（２１２）下の半導体チャネルが、ドーパント原子で高濃度に注入され得る。ｎチャネルシリコンデバイスの場合、これらのドーパントは、半導体チャネル２０６に対してｎ型領域を形成する砒素またはリン、もしくは任意の他の材料であり得る。ｐチャネルシリコンデバイスの場合、ドーパントは、半導体チャネルに対してｐ型領域を形成するボロン、または任意の他の材料であり得る。ソースとドレインとの間の距離は、実施形態により異なるが、現在の技術および設計規則を使用して、この距離は、例示的な実施形態において約０．９ミクロンなどの約０．０３ミクロンから約１０ミクロンの範囲であり得る。様々な端子間のチャネル２０６の表面は、任意であるが、二酸化シリコン（ＳｉＯ2）または任意の他の材料の保護層２２０で覆われ得る。
【００２８】
様々な実施形態において、チャネル２０６におけるドーパントおよびドーパントの濃度は、ゼロバイアス電圧Ｖdsが印加される際に、ドレイン２０８からソース２１０へ流れる電流２１８を事実上遮断する（すなわち、ほぼ遮断する）ゲート２１４近傍に、空乏領域２１６が形成されるように選択される。正のバイアス電圧Ｖdsが、ドレイン端子とソース端子との間に印加される場合、チャネル内に流れるドレイン電流２１８の大きさは、ショットキー接合であるゲート端子２１４に印加されるゲート電流Ｉgに依存する。ゲート電流Ｉgを変化させることによって、ドレイン電流Ｉdは、上記の「解析の基礎」セクションによって示されたように、閾値電圧と関係なく、適切に調整および制御され得る。
【００２９】
空乏領域は、半導体チャネル上にショットキー接触の存在によって形成され得る。空乏領域は、ショットキー接触の下へ、垂直方向の距離Ｗで、半導体チャネルへ広がる。様々な実施形態において、空乏領域は、前述の半導体材料とショットキー接触を形成する別の材料と接触して位置する半導体材料の導電帯および価電子帯に生じるバンドの曲がりの結果である。距離Ｗは以下で説明するように、式１２に従って決定され得る。
【００３０】
図４に示されるように例示的なＳＪＴデバイス２００の動作を、（Ｃａｌｉｆｏｒｎｉａ州ＦｒｅｅｍｏｎｔのＡｖａｎｔ！ＴＣＡＤから入手可能な）ＭＥＤＩＣＩソフトウェアツールを使用する２次元のコンピュータモデルとしてシミュレートした。ＭＥＤＩＣＩソフトウェアは、構造をメッシュに区分し、そのメッシュについて関連デバイスの式を適切に解く。デバイス２００中に流れる電流を計算するために使用され得る例示的なメッシュを図５に示す。図６は、ゲートに印加される電圧の関数としてプロットされた例示的なゲート電流６０４およびドレイン電流６０２を示す。０＜Ｖgs＜０．３の範囲におけるゲート電圧に関して、示されるドレイン電流６０２は、ゲート電流６０４より大きく、そして、ゲート電流およびドレイン電流の両方がＶgsに従って指数関数的に増加する。Ｉd対Ｉgの例示的な比（すなわち、電流ゲインβ）は、ドレイン電流の関数としてプロットされた図７に示される。図において理解され得るように、示される例示的な電流ゲインは、Ｉdと共に変化し、ドレイン電流の対数スケール（対数の底＝１０）の目盛りのほぼ３つ分にわたって４０〜１００の範囲内であり得る。
【００３１】
図８は、ゲートに印加される異なる入力バイアス電流に対するドレイン電圧の関数として、例示的なＳＪＴ２００のドレイン電流を示し、データはゲート幅の１ミクロンにつきナノアンペア（１ｎＡ＝１０-9アンペア）の単位で提示される。グラフは、高いＶdsに対して良好な電流飽和を示し、この良好な電流飽和は、多くのアナログおよびディジタル回路の用途に望ましくあり得るような高い出力抵抗となる。図８においてゲート電流が、どのＩd−Ｖdsトレースを選択するかを制御するために使用されることが理解される。このことは、ゲート電圧がＩd−Ｖdsトレースを選択するのに使用される従来技術のＭＥＳＦＥＴと対照的である。
【００３２】
上記で説明した数値シミュレーションは、従来技術のエンハンスメントモードのＭＥＳＦＥＴとショットキー接合トランジスタとの間の重要な相違を示す。図６は、ＳＪＴ内を流れるドレイン電流６０２が、ゲート電流６０４の有用な範囲全体（または有用な範囲の実質的な部分）にわたってＶgsに従って指数関数的に変化する。このような実施形態において、ＳＪＴの導電チャネルは、通常の動作条件の下で弱蓄積され得る。このことは、デバイスがオンに切り換えられる際に、チャネルが強蓄積であるように設計されている従来技術のエンハンスメントモードのＭＥＳＦＥＴと対照的である。ＳＪＴは、半導体チャネルの厚さおよびドーピング濃度が、空乏領域が通常の動作条件の下でチャネルのバルクを全体にわたって広がるように選択される場合に、弱蓄積され得る。様々な実施形態における半導体チャネルのソース端部における空乏領域の範囲は、以下の式１２を使用して計算され得る。
【００３３】
【数９】
0004139595.tif 000008
ここで、Ｗは空乏領域の幅、ＮDはドーパント濃度、εおよびｑは定数、Ｖbiはゲート端子２１４と半導体チャネル２０６との間のビルトイン電圧、およびＶgsはゲート端子２１４とソース端子２１０との間に印加される電圧である。式（８）および式（９）から、上記で説明した例示的な実施形態のビルトイン電圧Ｖbiは、約０．４３５Ｖであると計算され得る。式（１２）から、この例示的な実施形態を派生するために使用される例示的な実施形態のためのチャネルのソース端部における空乏領域は、０Ｖ、０．１Ｖ、０．２Ｖ、０．２５Ｖ、および０．３Ｖのゲート電圧に対してそれぞれ７５ｎｍ、６５ｎｍ、５５ｎｍ、４９ｎｍ、および４２ｎｍの距離まで広がり得る。半導体チャネル２０６のソース端部における空乏領域２１６は、ゲート電圧Ｖgs＞０．３Ｖに対して５０ｎｍのチャネルの厚さよりほんの少し小さいことが示される。半導体チャネル２０６全体にわたる空乏領域２１６の広がりが、図９に模式的に示される。上記で説明した例示的な実施形態について、ＳＪＴの通常の動作範囲は、ゲート電流を最大値Ｉgmaxまで可能にし得、この例示的な実施形態ゲート電流の最大値は、約１μＡ／μｍであり得る。この値を超えると、ゲート上で発成された電圧は、０．３Ｖを大きく越える可能性があり、チャネルのソース端部における空乏領域２１６は、５０ｎｍよりはるかに小さくなり得、そして半導体チャネル２０６は、もはや弱蓄積され得ない。結果として、ドレイン電流は、（Ｖgs−Ｖth）に従って指数関数的にもはや変化し得ず、電流ゲインは、ゲート電流がドレイン電流を制御するためにもはや使用され得ないように、Ｉgの増加に伴って急速にβ＜１まで減少し得る。
【００３４】
（相補的なデバイス）
回路の用途には、相補的なｐおよびｎチャネルデバイスが、同じチップ上に集積されることを必要とする場合がある。相補的なバージョンのＳＪＴ２００は、図１０ａ〜ｄに開示される技術などの任意の技術によって単一の基板２０２上に集積され得る。次に図１０ａ〜ｄを参照して、例示的なマルチＳＪＴ回路７００が、単一の基板２０２上に形成され得、基板２０２はＳＯＩウェハ、または任意の他の適切なウェハもしくは基板の一部であり得る。例示的な実施形態において、開始基板２０２は、低ドーピング濃度（例えば、ＮA、ＮD≦約１０15ｃｍ-3）を示し得る。ＳＪＴ回路７００の１実施形態において、例えば、ＳＯＩ基板２００は、１０15ｃｍ-3のレベルでドープされたｎ型であり得る。埋め込み酸化物の厚さは、約０．２ミクロンから１ミクロン（例えば、約０．４μｍ）であり得、表面シリコン層は、約０．０５ミクロン〜０．５ミクロン（例えば、約０．１２μｍ）の厚さであり得る。
【００３５】
（図１０のチャネル２０６Ａおよびチャネル２０６Ｂなどの）様々なデバイスのためのチャネル２０６は、メサエッチング、イオンビーム誘導ダメージ、または任意の他の技術によって分離され得る。ｎチャネルデバイス２００Ａのためのｎ型ドーパントは、ｐチャネルデバイス２００Ｂ（図１０ｄ）のためのｐ型ドーパントと同じように、イオン注入、または任意の他の技術によって導入され得る。例示的な実施形態において、ｎチャネル２０６Ａは、リンを約２５ｋｅＶのエネルギーで約３．５×１０11ｃｍ-2のドーズ量まで注入することによって形成され得る。ｐチャネル２０６Ｂは、ボロンを約１０ｋｅＶのエネルギーで約２．８×１０11ｃｍ-2のドース量まで注入することによって形成され得る。当然のことながら、本明細書中に記載されたドーパント、注入、エネルギーレベル、およびドーズ量は、例示目的だけのものであり、実際の実施は、実施形態により広く異なり得る。
【００３６】
任意の酸化物または他の絶縁体２２０が、シリコンの熱酸化によって、堆積によって、または任意の他の適切な技術によって、半導体層２０６の表面上および絶縁層２０４（例えば、図１０ｃに示されるように）上に形成され得る。熱酸化が使用される場合には、チャネル２０６の一部を使うことができ、チャネル２０６の厚さが、ＳＯＩ層７２２の表面上の元のシリコンの厚さより薄くなる。適切になるように、デバイスの動作を計算するために使用されるチャネルの厚さが、酸化後最終の厚さになり得る。
【００３７】
ｎチャネルデバイス２００Ａ上の絶縁層２２０にウィンドウを開け、そして砒素の相対的に高いドーズ量を露出されたシリコンに注入することによって、ｎチャネルデバイスにソース接触およびドレイン接触７０８が形成され得る（図１０ｃ）。同様に、ｐチャネルデバイス上の絶縁層２２０にウィンドウを開け、そしてボロンの相対的に高いドーズ量を露出されたシリコンに注入することによって、ｐチャネルデバイス２００Ｂにソース接触およびドレイン接触７０８が形成され得る。ソースおよびドレインの注入は、（約１〜６０分間の間約８００度〜１０００度での）高温アニーリングによって、または任意の他の適切な技術を通して、活性化され得る。例示的な実施形態において、注入されたチャネルは、４５分間の間９５０℃で適切にアニーリングされるか、または他の方法で処理され、完成され得る。
【００３８】
ウィンドウはまた、ショットキーゲート２１４が形成されることになるそれらの領域の下にあるシリコンを露出させるために、絶縁体２２０（図１０ｃ）に開けられ得る。（２珪化コバルトまたは別の金属などの）ゲート金属が、次に堆積され、そして必要であれば、アニーリングされ、ショットキーバリアを形成し得る。単一のゲート金属が、ｎチャネルデバイスおよびｐチャネルデバイスの両方にショットキーゲートを形成するために使用され得る。しかし、様々な実施形態において、ｎおよびｐチャネルデバイス２００の特性が、異なるショットキー材料が各々のために使用される場合に、幾分異なって調整され得る。次いで、それらデバイスは、アルミニウム、銅、金などの高い導電性相互接続層を堆積することによって回路を形成するために、一緒に接続され得る。絶縁層２２０のさらなるウィンドウは、適切なように、デバイス間の相互接続を調整するために形成され得る。
【００３９】
本開示に記載されるタイプの例示的な相補的ｎおよびｐチャネルデバイスは、上記で説明したプロセスフローに基づいてシミュレートされてきた。この実験では、デバイスの処理は、Ａｖａｎｔ！  ＴＣＡＤのパッケージＴＳＵＰＲＥＭＥ−４を使用してシミュレートされた。プロセスのシミュレーション後、例示的に０．５μｍのゲート長を有するｎおよびｐチャネルデバイスの電気特性が、ＭＥＤＩＣＩを使用してシミュレートされた。シミュレーションの結果は、例えば、図１１〜図１２において、例示目的のために提示されるが、本発明の多くの実施形態から得られる結果は、本明細書に提示された結果と広く異なり得ることが理解される。例えば、デバイスの寸法、ドーパント、ドーパントの濃度などの多くの異なるパラメータが、実施形態によって顕著に異なる性能特性を適切に生成する。
【００４０】
図１１は、２つのデバイスについて入力ゲート電流の関数としての例示的なシミュレーションの結果生じる出力ドレイン電流を示す。図は、ドレインバイアスＶds＝１．０Ｖを印加した状態の例示的なｎチャネルデバイス２００Ａからの結果、およびＶds＝−１．０Ｖを印加した状態の例示的なｐチャネルデバイスからの結果を示す。ｎチャネルデバイスについては、ゲート電流およびドレイン電流はともに正であり、一方ｐチャネルデバイスについては、ゲート電流およびドレイン電流はともに負である。図１１は、これら例示的な電流の大きさを示し、ゲート電流バイアスの広範囲にわたって、２つのデバイスが相補的である（すなわち、入力ゲート電流の大きさは等しいが逆符号である場合に、ｐチャネルデバイスのドレイン電流の大きさもまた同じ寸法のｎチャネルデバイスと等しいが、逆符号である）ことを示す。デバイスの処理条件（例えば、チャネル注入エネルギー、ドーズ量、およびアニーリング時間など）が、１０-10Ａから１０-9Ａの範囲でゲートバイアスの大きさに対して最高の相補性を与えるために選択され得る。より高いまたはより低い電流の範囲における異なる相補性が、処理条件を変更することによって、主には式（２）によって教示されるようにゲインを変えるためにチャネルドーピングおよび／またはチャネルの厚さを変更することによって達成され得る。
【００４１】
電界効果トランジスタの遮断周波数が、概してｆT＝ｇm／２πＣgによって与えられ、そして相互コンダクタンスｇm＝ｄＩd／ｄＶgsは、式（１）からｇm＝Ｉd／ＵTであると示され得る。本発明によって説明されたデバイスの総ゲート容量Ｃgは、ＭＥＤＩＣＩを使用してシミュレートされ得る。
【００４２】
厚さａ＝０．１２μｍのイオン注入された（エネルギーＥ＝２５ｋｅＶで３．５×１０11ｃｍ-2のドーズ量までリンが注入された）チャネルを有する０．５μｍのゲート長のｎチャネルデバイスについての入力（すなわち、ゲート）容量の例示的なプロットを図１２に示す。この特定の例示的な実施形態について、注入後のアニーリングを４５分間の間９５０℃であると仮定し、ゲート長は０．５μｍであり、ドレインバイアスは１．０Ｖであると仮定したが、当然のことながら様々な他のパラメータが使用され得る。図１２から容易に理解され得るように、この例示的なＳＪＴデバイスの総容量は、少数電荷拡散容量がないために、同等のバイポーラ接合トランジスタに比べてはるかに小さくあり得る。結果として、ＳＪＴモデル化は、比較可能なＢＪＴよりはるかに高い周波数でマイクロパワー状態で動作し得る。さらに、より短いゲート長が可能であり得、従って従来技術の弱反転されたＣＭＯＳ回路に比較して増加した動作周波数が可能となる。図１２を続けて参照して、約１μＡ／μｍのドレインバイアスにおける入力容量は、約３．５×１０-16Ｆ／μｍであり得、この値は約１８ＧＨｚの遮断周波数に相当し得る。新しいデバイスのゲート容量はまた、同じ寸法の従来技術のＭＯＳＦＥＴより小さくあり得る。従来のＭＯＳＦＥＴ入力容量は、概して、いわゆる酸化物容量ＣOXによって支配され、そして２ｎｍのゲート酸化物およびＬg＝０．５μｍを有する強反転されたＭＯＳＦＥＴの場合、酸化物容量ＣOXは、約８０×１０-16Ｆ／μｍである。結果として、ＳＪＴの様々な実施形態が、同じ電流を流す同じ寸法の従来技術のＭＯＳＦＥＴよりほぼ２０倍高速の遮断周波数を有し得る。
【００４３】
ＳＪＴは、弱蓄積の（例えば、閾値電圧Ｖthより小さなバイアス電圧を有する）状態であり得、幾つかの点でＭＯＳＦＥＴの弱反転の場合に類似しているとみなされ得る。ＳＪＴの入力ゲート電流が、（Ｖthに相当する）所定値を越えて増加される場合、デバイスは強蓄積状態へ移行し得、式（２）はもはや有効でなくなり得る。Ｉd対Ｉg比率は、Ｉgが増加するにつれて減少し、ある点で、ＩgがＩdより大きくなる。このことが生じる場合、ＳＪＴの性能はＶgs＞Ｖthおよび極めてリーキーなゲートを有するエンハンスメントモードＭＥＳＥＴの性能に匹敵し得る。従って、ＳＪＴの様々な実施形態は、閾値以下（すなわち、Ｖgs＜Ｖth）で動作するエンハンスメントモードのＭＥＳＥＴとみなされ得る。この状態において、ゲート電流およびドレイン電流の両方が、Ｖgsに従って指数関数的に変化し得る。しかし、ＳＪＴがＩg＜Ｉdであるように設計されている場合、電流ゲインは、弱蓄積（すなわち、閾値以下）モードの１より大きい状態であり得る。このことは、例えば、ショットキーゲートのターンオン電圧と類似した閾値電圧を有するように活性層を設計することによって達成され得、この閾値電圧は、使用される材料で変化し得るが、ほぼ約０．３Ｖであり得る。ゲートバイアス電流は次に、０＜Ｖgs＜Ｖth≒０．３Ｖであるような値に限定され得る。この動作方法は、ベースエミッタ接合のターンオン電圧（通常０．７Ｖ）以下でＢＪＴを動作するいくつかの方法と比較され得るが、少数キャリアに付随する不利点は有さない。
【００４４】
上記の特許請求の範囲全ての要素に対応する構造、材料、行為、および均等物は、具体的に請求されるように他の請求に係わる要素と組合わせて機能を実行するための、すべての構造、材料、または行為を含むよう意図されている。本発明の範囲は、上記で与えられた例によってではなく、添付の請求項および法律上の均等物によって決定される必要がある。本明細書中に具体的に述べられていない場合は、本明細書中で説明されたどの要素も、本発明の実用には必須でない。すべての方法請求項で説明されたすべての工程は、工程が上記の請求の範囲で提示された順番以外の順番含む任意の順番で実行され得る。
【図面の簡単な説明】
【図１ａ】  図１ａは、強反転状態で動作されるＭＯＳＦＥＴの模式図である。
【図１ｂ】  図１ｂは、弱反転状態で動作されるＭＯＳＦＥＴの模式図である。
【図１ｃ】  図１ｃは、ＢＪＴの模式図である。
【図１ｄ】  図１ｄは、空乏モードのＭＥＳＦＥＴの模式図である。
【図２】  図２は、従来技術のエンハンスメントモードのＭＥＳＦＥＴの模式図である。
【図３】  図３は、ｎ型半導体上に形成されたショットキー接合の模式図である。
【図４】  図４は、本発明によって開示されるような例示的なショットキー接合トランジスタ（ＳＪＴ）の模式図である。
【図５】  図５は、ＳＪＴデバイスの電気的挙動をモデル化する例示的なコンピュータ生成されたＳＪＴメッシュ構造である。
【図６】  図６は、ゲート電圧の関数としてのドレイン電流およびゲート電流の例示的プロットである。
【図７】  図７は、ドレイン電流の関数としての電流ゲインの例示的プロットである。
【図８】  図８は、異なるゲート電流に対するドレイン電流対ドレイン電圧の例示的プロットである。
【図９】  図９は、半導体チャネルを全体にわたる空乏領域の広がりを示す例示的なＳＪＴの模式図である。
【図１０ａ】  図１０ａは、同じ基板上に相補的ｎおよびｐチャネルのＳＪＴを製造するために使用され得る例示的なプロセスフローの模式図である。
【図１０ｂ】  図１０ｂは、同じ基板上に相補的ｎおよびｐチャネルのＳＪＴを製造するために使用され得る例示的なプロセスフローの模式図である。
【図１０ｃ】  図１０ｃは、同じ基板上に相補的ｎおよびｐチャネルのＳＪＴを製造するために使用され得る例示的なプロセスフローの模式図である。
【図１０ｄ】  図１０ｄは、同じ基板上に相補的ｎおよびｐチャネルのＳＪＴを製造するために使用され得る例示的なプロセスフローの模式図である。
【図１１】  図１１は、相補的ｎおよびｐチャネルのＳＪＴに対するドレイン電流対ゲート電流の例示的プロットである。
【図１２】  図１２は、ドレイン電流の関数としてのｎチャネルＳＪＴのゲート容量の例示的プロットである。
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図１ｄ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０ａ】
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【図１０ｂ】
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【図１０ｃ】
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【図１０ｄ】
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【図１１】
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【図１２】
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