(57)【特許請求の範囲】
【請求項１】
ＦＥＴと、該ＦＥＴのゲート端子と信号入力端子間に接続した入力整合回路と、前記ＦＥＴのドレイン端子と信号出力端子間に接続した出力整合回路と、前記ＦＥＴのソースと接地間に接続した自己バイアス回路とを具備するＭＭＩＣ低雑音増幅器において、前記出力整合回路は、前記ゲート端子に一端を接続した帰還抵抗と一端を接地したゲート接地用抵抗の他端同士を接続し、前記ドレイン端子を第一の出力整合用キャパシタを介して前記帰還抵抗と前記ゲート接地用抵抗の接続点に接続し、該接続点を第二の出力整合用キャパシタを介して前記信号出力端子に接続した、前記ＦＥＴ及び前記自己バイアス回路とともにモノリシックに形成してなる回路と、前記ＦＥＴのドレイン端子と前記ドレイン電圧供給端子間に接続された外付けのインダクタとからなることを特徴とするＭＭＩＣ低雑音増幅器。
【請求項２】
ＦＥＴと、該ＦＥＴのゲート端子と信号入力端子間に接続した入力整合回路と、前記ＦＥＴのドレイン端子と信号出力端子間に接続した出力整合回路と、前記ＦＥＴのソースと接地間に接続した自己バイアス回路とを具備するＭＭＩＣ低雑音増幅器において、前記入力整合回路は、一端を接地した第一のスパイラルインダクタと、該第一のスパイラルインダクタの他端にその一端を接続し、他端を前記ゲート端子に接続した第二のスパイラルインダクタと、前記第一及び第二のスパイラルインダクタの接続点に一端を接続し、他端を前記信号入力端子に接続したキャパシタとからなる回路とし、前記出力整合回路は、前記ドレイン端子とドレイン電圧供給端子間に接続した第三のスパイラルインダクタと、前記ゲート端子に一端を接続した帰還抵抗と一端を接地したゲート接地用抵抗の他端同士を接続し、前記ドレイン端子を第一の出力整合用キャパシタを介して前記帰還抵抗と前記ゲート接地用抵抗の接続点に接続し、該接続点を第二の出力整合用キャパシタを介して前記信号出力端子に接続した回路とし、前記ＦＥＴ、前記自己バイアス回路、前記入力整合回路及び前記出力整合回路をモノリシックに形成したことを特徴とするＭＭＩＣ低雑音増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＦＥＴを用い、主にマイクロ波帯の周波数帯域で使用するＭＭＩＣ低雑音増幅器に関し、特に外付け整合回路の部品点数を少なくすることにより部品コスト並びに組立コストの低減化を可能にしたＭＭＩＣ低雑音増幅器に関する。
【０００２】
【従来の技術】
図４は従来から用いられている入力整合回路１４、出力整合回路２０を外付け部品で構成する自己バイアス方式のＭＭＩＣ低雑音増幅器の回路構成図である。これら入力整合回路１４、出力整合回路２０を構成するインダクタ６、７、１６、１７をＧａＡｓチップ内に作り込むとチップサイズが大幅に増大しチップコストが高価になってしまうため、入力整合回路１４、出力整合回路２０を外付け部品で構成している。
【０００３】
ＦＥＴ１のソースはバイアス抵抗２とバイパスキャパシタ３の並列回路からなる自己バイアス回路を介して接地している。ＦＥＴ１とバイアス抵抗２とバイパスキャパシタ３は同一チップ内に形成されており、ＭＭＩＣチップ１９を構成している。
【０００４】
ＦＥＴ１のゲートは信号入力端子４とキャパシタ５、インダクタ７を介して接続し、キャパシタ５とインダクタ７の接続点と接地間にインダクタ６が接続されている。これらキャパシタ５、インダクタ６、７は、チップコンデンサやチップインダクタ等の外付け部品からなり、入力整合回路１４を構成している。
【０００５】
一方、ＦＥＴ１のドレインは信号出力端子１３にインダクタ１６とキャパシタ１８を介して接続し、インダクタ１６とキャパシタ１８の接続点とドレイン電圧（ＶＤＤ）供給端子２１間にインダクタ１７が接続している。これらインダクタ１６、１７、キャパシタ１８も上記同様外付け部品からなり、出力整合回路２０を構成している。
【０００６】
【発明が解決しようとする課題】
しかしながら、前記のＭＭＩＣ低雑音増幅器では、入力整合回路及び出力整合回路を構成する外付け部品点数が合計６個と多く、部品コスト並びに組立コストが増大するという問題がある。
【０００７】
本発明の目的は、上記問題を解決し、外付け部品の部品点数を少なくすることにより部品コスト並びに組立コストの低減化を可能にしたＭＭＩＣ低雑音増幅器を提供することである。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本願請求項１に係る発明は、ＦＥＴと、該ＦＥＴのゲート端子と信号入力端子間に接続した入力整合回路と、前記ＦＥＴのドレイン端子と信号出力端子間に接続した出力整合回路と、前記ＦＥＴのソースと接地間に接続した自己バイアス回路とを具備するＭＭＩＣ低雑音増幅器において、前記出力整合回路は、前記ゲート端子に一端を接続した帰還抵抗と一端を接地したゲート接地用抵抗の他端同士を接続し、前記ドレイン端子を第一の出力整合用キャパシタを介して前記帰還抵抗と前記ゲート接地用抵抗の接続点に接続し、該接続点を第二の出力整合用キャパシタを介して前記信号出力端子に接続した、前記ＦＥＴ及び前記自己バイアス回路とともにモノリシックに形成してなる回路と、前記ＦＥＴのドレイン端子とドレイン電圧供給端子間に接続された外付けのインダクタとからなることを特徴とする。
また、本願請求項２に係る発明は、ＦＥＴと、該ＦＥＴのゲート端子と信号入力端子間に接続した入力整合回路と、前記ＦＥＴのドレイン端子と信号出力端子間に接続した出力整合回路と、前記ＦＥＴのソースと接地間に接続した自己バイアス回路とを具備するＭＭＩＣ低雑音増幅器において、前記入力整合回路は、一端を接地した第一のスパイラルインダクタと、該第一のスパイラルインダクタの他端にその一端を接続し、他端を前記ゲート端子に接続した第二のスパイラルインダクタと、前記第一及び第二のスパイラルインダクタの接続点に一端を接続し、他端を前記信号入力端子に接続したキャパシタとからなる回路とし、前記出力整合回路は、前記ドレイン端子とドレイン電圧供給端子間に接続した第三のスパイラルインダクタと、前記ゲート端子に一端を接続した帰還抵抗と一端を接地したゲート接地用抵抗の他端同士を接続し、前記ドレイン端子を第一の出力整合用キャパシタを介して前記帰還抵抗と前記ゲート接地用抵抗の接続点に接続し、該接続点を第二の出力整合用キャパシタを介して前記信号出力端子に接続した回路とし、前記ＦＥＴ、前記自己バイアス回路、前記入力整合回路及び前記出力整合回路をモノリシックに形成したことを特徴とする。
【０００９】
【発明の実施の形態】
以下に本発明の実施の形態を図面に沿って説明する。なお、複数の図面にわたって同一または相当するものには同一の符号を付した。
【００１０】
図１は本発明の第一の実施の形態を示す。本図に示すように、ＦＥＴ１のソースは図４に示した従来のものと同様、バイアス抵抗２とバイパスキャパシタ３の並列回路からなる自己バイアス回路を介して接地している。
【００１１】
また、ＦＥＴ１のゲートは帰還抵抗８とゲート接地用抵抗１１を介して接地している。さらにＦＥＴ１のドレインは第一の出力整合用キャパシタ１０を介して前記帰還抵抗８とゲート接地用抵抗１１の接続点に接続し、同接続点は第二の出力整合用キャパシタ１２を介して信号出力端子１３に接続している。
【００１２】
以上に示した各構成素子は同一チップ内にモノリシックに形成され、ＭＭＩＣチップ１５を構成している。このように前記帰還抵抗８、ゲート接地用抵抗１１、第一の出力整合用キャパシタ１０、第二の出力整合用キャパシタ１２より出力整合回路の一部を構成しているが、これらの構成素子はいずれも占有面積が小さいため同一チップ内に作り込んでもチップ面積にはほとんど影響はない。なお、帰還抵抗８には、ＦＥＴ１の雑音特性を劣化させない程度に高抵抗値のものを選択することが肝要である。
【００１３】
一方、ＦＥＴ１のドレイン電圧（ＶＤＤ）はドレイン電圧供給端子２１より外付けのインダクタ９を介して供給される。インダクタ９は出力整合回路素子としての働きを併せ持っている。つまり本構成によるＭＭＩＣ低雑音増幅器においては、出力整合回路を構成するのに必要な外付け部品はインダクタ９、即ち、チョークコイルの１点だけで、外付け部品の総数は４点となり従来例に対して３分の２となる。なお、説明を省いたが、入力整合回路１４は図４に示した従来のものと同様である。
【００１４】
以上に述べた第一の実施の形態における出力整合の様子をスミス図表を用いて表したものが図２である。本図に示すように、出力整合回路を構成する各要素の働きによりＦＥＴ１のドレインインピーダンスが５０Ωに整合することがわかる。図２のＡ点はＦＥＴのドレインインピーダンスであり、インダクタ９によってＢ点に移動する。さらにインピーダンスは、第一の出力整合用キャパシタ１０によってＢ点からＣ点に移動し、帰還抵抗８及びゲート接地用抵抗１１によってＣ点からＤ点に移動する。最後に第二の出力整合用キャパシタ１２によってＤ点からＥ点に移動し、これが図１の増幅器の出力インピーダンスとなる。即ち、増幅器の出力インピーダンスは線路の特性インピーダンスである５０Ωに整合する。
【００１５】
なお、出力整合回路を構成する各素子の固有値は、増幅器の設定周波数に合わせて適宜選択されるべきであるが、あえて実施の際の目安となる具体例を示すとすれば、次に述べるものが挙げられる。即ち、増幅器の設定周波数が１．５ＧＨｚの場合、帰還抵抗８及びゲート接地用抵抗１１がそれぞれ５０ｋΩ及び２ｋΩ、第一の出力整合用キャパシタ１０及び第二の出力整合用キャパシタ１２がそれぞれ２ｐＦ及び０．６ｐＦ、インダクタ９が１０ｎＨである。これは発明者の実験により良好な特性を得ることができた一例である。
【００１６】
図３は本発明の第二の実施の形態で、回路形式は第一の実施の形態と同じであるが外付け部品も全て含めて同一チップ２５内に形成した例である。本図と図１で異なる部分は、図１におけるインダクタ６、７、９が図３において３個のスパイラルインダクタ２２、２３、２４に置き換えられているところである。
【００１７】
従来から、外付け部品であるインダクタをチップ内に納める方法として、インダクタをスパイラルインダクタに置き換える手法が用いられている。しかしながら、スパイラルインダクタは占有面積が大きく、その使用数がチップ面積に大きく影響してしまい、高価なＧａＡｓ基板を多く使用してしまうことになる。例えば、図４に示した従来の低雑音増幅器において、外付け部品を全てチップ内に形成する場合には、インダクタ６、７、１６、１７の４つをスパイラルインダクタに置き換える必要があるが、それでは前述しようにコストが見合わなくなるため、入出力に配設する整合回路を外付け部品で構成するしかなかった。
【００１８】
しかし、本発明の第二の実施の形態では、図示のようにスパイラルインダクタ１個分の面積の縮小が図れるため、チップコストを低減することが可能となり、かつ、増幅器全体の縮小が可能となるので、良好なコストパフォーマンスを実現している。
【００１９】
【発明の効果】
以上に述べたように、本発明によれば、外付け整合回路の部品点数を少なくできるため、部品コスト並びに組立コストの低減化を可能にするＭＭＩＣ低雑音増幅器を提供できる。
【００２０】
また、入出力整合回路を同一チップ内に作り込む場合にも、チップ面積の小型化が可能でチップコストの低減化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態を示す図である。
【図２】本発明の第一の実施の形態における出力整合の様子を示す図である。
【図３】本発明の第二の実施の形態を示す図である。
【図４】従来のＭＭＩＣ低雑音増幅器の回路図を示す。
【符号の説明】
１          ＦＥＴ
２          バイアス抵抗
３          バイパスキャパシタ
４          信号入力端子
５          キャパシタ
６、７、９  インダクタ
８          帰還抵抗
１０        第一の出力整合用キャパシタ
１１        ゲート接地用抵抗
１２        第二の出力整合用キャパシタ
１３        信号出力端子
１４        外付け入力整合回路
１５        ＭＭＩＣチップ
２０        外付け出力整合回路
２１        ドレイン電圧供給端子
【図１】
0004079514.tif 000002
【図２】
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【図３】
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【図４】
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