(57)【特許請求の範囲】
【請求項１】
ディファレンシャルスイッチング回路であって、
該ディファレンシャルスイッチング回路の共通ノードと前記ディファレンシャルスイッチング回路の第１の出力ノードとの間に接続された第１のスイッチ要素と、
前記共通ノードと前記ディファレンシャルスイッチング回路の第２の出力ノードとの間に接続された第２のスイッチ要素と、
前記第１及び第２のスイッチ要素にそれぞれ対応する第１及び第２のドライバ手段であって、各該第１及び第２のドライバ手段は、印加される入力信号に依存してそれぞれ第１及び第２の状態の間でその要素を切換えるための対応する前記スイッチ要素に接続され、前記第１及び第２の状態のうち一方はオン状態で、前記第１及び第２の状態のうちのもう一方はオフ状態であり、前記第１及び第２のドライバ手段は、前記第１及び第２のスイッチ要素のうち一方が前記第２の状態を有するときは前記第１及び第２のスイッチ要素のうちのもう一方が前記第１の状態を有するように協働する第１及び第２のドライバ手段と、を含み、ここで、
各前記スイッチ要素は、電界効果トランジスタであり、なおかつ、もう一方の前記スイッチ要素に対応するドライバ手段における整合のための電界効果トランジスタと対であり、前記整合のための電界効果トランジスタは、その対となる前記スイッチ要素に対応する前記ドライバ手段と動作的に結合され、各前記整合のための電界効果トランジスタのゲート−ソース間の電位は、前記整合のための電界効果トランジスタの所定のスイッチング動作がその対となる前記スイッチ要素の前記第１の状態から前記第２の状態へのスイッチングに整合されるように、前記ディファレンシャルスイッチング回路が使用されているとき、その対となる前記スイッチ要素のゲート−ソース間の電位に整合され、前記所定のスイッチング動作は、前記他方のスイッチ要素の、前記第２の状態から前記第１の状態への切換えを引き起こす役割をすることを特徴とするディファレンシャルスイッチング回路。
【請求項２】
各前記整合要素のトランジスタのソースは、前記ディファレンシャルスイッチング回路が使用されているとき、その対となる前記スイッチ要素の前記電界効果トランジスタのソース電位に等しいか又は前記ソース電位を追跡するような電位に維持される請求項１に記載のディファレンシャルスイッチング回路。
【請求項３】
各前記ドライバ手段は、入力信号を受信するための入力と、その対応する前記スイッチ要素に接続された出力であって、前記第１及び第２の状態の間でその要素を切換えるためにスイッチング信号を印加するための出力と、を有し、前記第１のドライバ手段の入力及び前記第２のドライバ手段の入力のそれぞれにおいて受信された前記入力信号は相互に相補的であり、
各前記ドライバ手段は、該ドライバ手段に対するディセーブル信号の印加によって、その前記入力における入力信号の変化に応答してその前記スイッチング信号を変えるよう動作可能な応答状態から、前記入力信号に応答しても前記スイッチング信号を変えない非応答状態へ切換え可能であり、
各前記入力信号が相補的に変化するとき前記ドライバ手段の一方が初めに前記応答状態にあり、前記ドライバ手段のもう一方が初めに前記非応答状態にあるような、他方の前記ドライバ手段の前記入力信号から前記第１及び第２のドライバ手段のそれぞれに対して前記ディセーブル信号を得るために接続されたクロスカップリング手段を前記ディファレンシャルスイッチング回路は更に備える請求項１又は２に記載のディファレンシャルスイッチング回路。
【請求項４】
初めに前記非応答状態にあるドライバ手段は、前記各入力信号が相補的に変化するとき、その対応する前記スイッチ要素がオンであるドライバ手段である請求項３に記載のディファレンシャルスイッチング回路。
【請求項５】
前記第１及び第２のドライバ手段のそれぞれに対する前記ディセーブル信号は、他方の前記ドライバ手段によって生成される前記スイッチング信号から得られる請求項３又は４に記載のディファレンシャルスイッチング回路。
【請求項６】
前記第１及び第２のドライバ手段のそれぞれに対する前記ディセーブル信号は、他方の前記ドライバ手段によって生成される前記スイッチング信号と全く同じ信号である請求項３又は４に記載のディファレンシャルスイッチング回路。
【請求項７】
各前記ドライバ手段は、
第１及び第２の供給線と、
前記対応するスイッチ要素がオンになるように、前記出力の電位を前記第１の供給線の電位にするよう選択的に起動可能である第１の回路と、
前記対応するスイッチ要素がオフになるように、前記出力の電位を前記第２の供給線の電位にするよう選択的に起動可能である第２の回路と、
を有する請求項３から６のいずれか一項に記載のディファレンシャルスイッチング回路。
【請求項８】
前記第２の回路の動作は、前記ディセーブル信号によってディセーブルされる請求項７に記載のディファレンシャルスイッチング回路。
【請求項９】
前記第１の回路は、前記第１の回路が起動されるとき、前記出力の電位が前記第１の供給線の電位になるようなレートを制御するための電流制御手段を有する請求項７又は８に記載のディファレンシャルスイッチング回路。
【請求項１０】
前記ドライバ手段の前記第１の回路も前記第２の回路も起動しないとき、各前記ドライバ手段は、オン状態にある前記対応するスイッチ要素を維持するために、所定のオン電位に前記出力の電位を維持するための開回路回避手段をさらに有する請求項７から９のいずれか一項に記載のディファレンシャルスイッチング回路。
【請求項１１】
前記第２の供給線電位は、前記共通ノードの電位と等しいか又は近い電位である請求項７から１０のいずれか一項に記載のディファレンシャルスイッチング回路。
【請求項１２】
前記第１及び第２の相互補完入力信号をそれぞれ生成するための第１及び第２のレート制御手段を更に備え、各前記レート制御手段は、それが生成する前記入力信号のスルーレートを制御する役割をする請求項３から１１のいずれか一項に記載のディファレンシャルスイッチング回路。
【請求項１３】
前記ドライバ手段の前記入力信号が変化するとき、初めに前記非応答状態にあるドライバ手段からその対応する前記スイッチ要素へ結合される電荷を補償するための、各前記スイッチ要素に接続される補償手段をさらに備える請求項３から１２のいずれか一項に記載のディファレンシャルスイッチング回路。
【請求項１４】
前記補償手段は、初めに前記応答状態にあるドライバ手段の前記入力信号が変化するとき、初めの前記非応答状態にあるドライバ手段に対応する前記スイッチ要素に反対電荷をクロスカップリングすることによって補償されるようにもたらされるよう操作可能である請求項１３に記載のディファレンシャルスイッチング回路。
【請求項１５】
前記補償手段は、各前記ドライバ手段に対して、該当する前記ドライバ手段の前記出力と他方の前記ドライバ手段の前記入力との間に動作的に結合されるコンデンサを備える請求項１３又は１４に記載のディファレンシャルスイッチング回路。
【請求項１６】
請求項１から１５のいずれか一項に記載のディファレンシャルスイッチング回路と、
該ディファレンシャルスイッチング回路の前記共通ノードに動作的に接続され、実質的に一定の電流を前記共通ノードに運ぶための電流源又は電流シンクと、
を有する特徴とするディジタルアナログ変換器。
【請求項１７】
複数のディファレンシャルスイッチング回路であって、そのそれぞれが請求項１から１５のいずれか一項に記載のディファレンシャルスイッチング回路であり、前記複数のディファレンシャルスイッチング回路のそれぞれの前記第１の出力ノードは互いに接続されており、前記複数のディファレンシャルスイッチング回路のそれぞれの前記第２の出力ノードは互いに接続されているような、複数のディファレンシャルスイッチング回路と、
該複数のディファレンシャルスイッチング回路にそれぞれ対応する複数の電流源又は電流シンクであって、その前記対応するディファレンシャルスイッチング回路の前記共通ノードに動作的に接続され、実質的に一定の電流を前記共通ノードに運ぶための電流源又は電流シンクと、
を有することを特徴とするディジタルアナログ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばディジタルアナログ変換器で使用されるためのディファレンシャルスイッチング回路（差動スイッチング回路）に関する。
【０００２】
【従来の技術】
添付された図面の図１は、以前から考えられている電流スイッチされるディジタルアナログ変換器（ＤＡＣ）１の部分を示す。ＤＡＣ１は、ｎビットのディジタル入力ワードを対応するアナログ信号へ変換するように設計される。
ＤＡＣ１は、個別に２値重み付けされた複数の電流源２1 〜２n を有し、そのそれぞれはＤＡＣに印加されたディジタル入力ワードのｎビットに対応する。各電流源は実質的に一定の電流を通し、異なる電流源によって通される電流値は次のように２値重み付けされる。すなわち、ディジタル入力ワードの最下位ビットに対応する電流源２1 は電流Ｉを通し、ディジタル入力ワードの最下位の次のビットに対応する電流源２2 は電流２Ｉを通す、というように、変換器の連続した各電流源に対してそのようになる。
【０００３】
ＤＡＣ１は、複数のディファレンシャルスイッチング回路４1 〜４n をさらに有し、そのそれぞれはｎ個の電流源２1 〜２n に対応する。各ディファレンシャルスイッチング回路４はその対応する電流源２に接続され、電流源によって生成された電流を、変換器の第１の接続線Ａに接続された第１の端子か又は変換器の第２の接続線Ｂに接続された第２の端子かのどちらにも切換える。ディファレンシャルスイッチング回路は、ディジタル入力ワードの１ビットを受信し（例えばディファレンシャルスイッチング回路４1 は入力ワードの最下位ビットを受信し）、当該ビット値に従って第１の端子又は第２の端子のどちらかを選択する。ＤＡＣの第１の出力電流ＩA は、ディファレンシャルスイッチング回路の第１の端子へ運ばれた各電流の合計であり、ＤＡＣの第２の出力電流ＩB は、ディファレンシャルスイッチング回路の第２の端子へ運ばれた各電流の合計である。アナログ出力信号は、電圧ＶA と電圧ＶB との電圧差ＶA −ＶB であるが、その電圧ＶA はＤＡＣ１の第１の出力電流ＩA が抵抗Ｒに流れることによって生成され、電圧ＶB はＤＡＣ１の第２の出力電流ＩB が別の抵抗Ｒに流れることによって生成される。
【０００４】
図２は、図１の変換器のようなディジタルアナログ変換器での使用に適したディファレンシャルスイッチング回路の以前から考えられている形式を示す。
このディファレンシャルスイッチング回路４は、第１及び第２のＰＭＯＳ電界効果トランジスタ（ＦＥＴ）S1及びS2を備える。トランジスタS1及びS2のそれぞれのソースは共通ノードCNに接続されるが、その共通ノードCNには対応する電流源（図１における２1 〜２n ）が接続される。トランジスタS1及びS2の各ドレインは、回路のそれぞれ第１の出力ノードＩOUTA及び第２の出力ノードＩOUTBに接続されるが、それは、図１のディファレンシャルスイッチング回路の各々の第１及び第２の端子にそれぞれ対応する。
【０００５】
各トランジスタS1及びS2は、そのゲートに接続された対応するドライバ回路６1 又は６2 を有する。相補的な入力信号IN1 及びIN2 は、ドライバ回路６1 及び６2 の入力にそれぞれ印加される。各ドライバ回路は、スイッチング信号SW1 又はSW2 をそのそれぞれの関係するトランジスタS1又はS2に対して生成するためにそのそれぞれが受信した入力信号IN1 又はIN2 を緩衝しかつ反転させることにより、定常状態においてトランジスタS1及びS2のうちの一方がオンしもう一方がオフするようになる。例えば、図２そのもので示されるように、入力信号IN1 がハイレベル（Ｈ）でありかつ入力信号IN2 がローレベル（Ｌ）であるとき、トランジスタS1に対するスイッチング信号SW1 （ゲート駆動電圧）はローレベルＬにあるのでトランジスタがオンし、一方で、トランジスタS2に対するスイッチング信号SW2 （ゲート駆動電圧）はハイレベルＨにあるのでトランジスタがオフする。それゆえこの状態では、共通ノードへ流れる入力電流の全電流ＩINは、出力ノードＩOUTAを通り、出力ノードＩOUTBには電流は通らない。
【０００６】
【発明が解決しようとする課題】
トランジスタS1がオフでトランジスタS2がオンであるように図２の回路４の状態を変えることを望むとき、相補的な変化が入力信号IN1 及びIN2 において同時になされ、入力信号IN2 がＬからＨへ変化すると同時に、入力信号IN1 がＨからＬへ変化する。これらの相補的な変化の結果、トランジスタS1及びS2が同時に切換わる、すなわちトランジスタS2がターンオンするちょうどその瞬間にトランジスタS1がターンオフするであろうことが予期される。しかし実際は、ターンオンのスピードとターンオフのスピードは必然的にいくらか非対称である。これは、回路の一方又は両方の出力ノードにおいて順に故障を引き起こすかもしれない、共通ノードＩINにおける瞬間的な故障になり得、スイッチの全てが完全に切換わるまでＤＡＣのアナログ出力値における瞬間的なエラーを生じさせる。アナログ出力信号におけるこれらの故障はコードに依存するかもしれず、また出力スペクトラムにおいて高調波歪みを生じたりあるいは非高調波のスパー(non-harmonic spurs)を生じたりするかもしれない。
【０００７】
ディファレンシャルスイッチング回路のスイッチングに関係する故障の大きさは入力信号IN1 及びIN2 における相補的な変化の対称性に依存するので、互いに同期してこのような入力信号を生成してディファレンシャルスイッチング回路に運ぶということに最も注意が向けられている。しかし実際には、入力信号が完全に対称であっても、入力信号からスイッチング信号を得るドライバ回路６1 及び６2 は、実際にトランジスタS1及びS2を制御するスイッチング信号SW1 及びSW2 に対して非対称性を必然的にもたらすことがわかっている。このような非対称性から、どの個々のディファレンシャルスイッチング回路においても過渡的な出力電流歪みが生じる結果となる。さらに、複数のディファレンシャルスイッチング回路を用いるＤＡＣにおいては、異なる回路間のスイッチング時間の変動も生じる結果となる。これらの変動は、ＤＡＣのスプリアスのないダイナミックレンジ(spurious-free dynamic range:SFDR)（特定の帯域幅にわたって、出力信号の振幅実効値と、ピークのスプリアス信号との間の差をデシベルで測定）を低くする。これらの変動はまた、変換器のアナログ出力信号のコード依存性をもたらす。
【０００８】
【課題を解決するための手段】
本発明の第１の態様によれば、ディファレンシャルスイッチング回路は、回路構成部の共通ノードと回路構成部の第１の出力ノードとの間に接続された第１のスイッチ要素と、前記共通ノードと回路構成部の第２の出力ノードとの間に接続された第２のスイッチ要素と、前記第１及び第２のスイッチ要素にそれぞれ対応する第１及び第２のドライバ手段であって、そのそれぞれは、入力信号を受信するための入力と要素をオン又はオフに切換えるためにスイッチング信号が印加される対応するスイッチ要素の制御端子に接続された出力とを有し、各ドライバスイッチは、ディセーブル信号をそれに印加することによって、前記入力における入力信号の変化に応答して前記スイッチング信号を変えるよう操作可能な応答状態から、この入力信号の変化に応答しても前記スイッチング信号は変化しない非応答状態へ切り替え可能であり、第１のドライバ手段の入力及び第２のドライバ手段の入力においてそれぞれ受信される前記入力信号は相互に相補的であるような第１及び第２のドライバ手段と、それぞれの入力信号が相補的な変化をするとき、前記ドライバ手段の一方が初めに応答状態にあり、前記ドライバ手段のもう一方が初めに非応答状態にあるように第１及び第２のドライバ手段のそれぞれに対して前記ディセーブル信号を他方のドライバ手段の前記入力信号から得るために接続されるクロスカップリング(cross-coupling)手段と、を有する。
【０００９】
このようなディファレンシャルスイッチング回路構成部においては、スイッチ要素の対称なスイッチングが、入力信号が対称な変化をしない場合でも保証される。
初めに非応答状態にあるドライバ手段は、好適には、前述の各入力信号が相補的な変化をするときに、対応するスイッチ要素がオンするようなドライバ手段である。
【００１０】
各ドライバ手段は必然的に内部で種々の信号を生成し、その信号はスイッチング信号そのものを有し、それは入力信号から得られる。回路構成部の部品数を減らすためにこの信号を得ることができるということを利用できる。
例えば、第１及び第２ドライバ手段のそれぞれに対する前記ディセーブル信号は、他方のドライバ手段によって生成される前記スイッチング信号と全く同じ信号からでも得てもよい。
【００１１】
スイッチ要素のタイプは重要ではない。例えば、どの伝導タイプのバイポーラ又はＦＥＴトランジスタ（ｎｐｎあるいはｐｎｐバイポーラ、ｎ形あるいはｐ形ＦＥＴ）でも使うことができる。
各スイッチ要素がｐ形伝導のトランジスタであるとき、好適には、各ドライバ手段によってその対応するスイッチ要素に印加されるスイッチング信号は、入力信号とディセーブル信号との論理ＮＯＲである。一方で、各スイッチ要素がｎ形伝導のトランジスタであるとき、好適には、各ドライバ手段によってその対応するスイッチ要素に印加されるスイッチング信号は、入力信号とディセーブル信号との論理ＮＡＮＤである。これらＮＯＲ及びＮＡＮＤ機能は、少ない数のバイポーラトランジスタ又はＦＥＴトランジスタのどちらを使っても実現できるので簡単で便利である。
【００１２】
好適には、各ドライバ手段は、前述のスイッチ要素トランジスタと同じ伝導タイプのディセーブルトランジスタを有するが、それは、ターンオンしたとき、スイッチング信号の電位を、そのドライバ手段の対応するスイッチ要素がターンオフされるようなオフ電位にする役割をする。
スイッチ要素がＦＥＴのとき、各ドライバ手段では、ディセーブルトランジスタのゲート電位は、他方のドライバ手段の対応するスイッチ要素の電界効果トランジスタのゲート電位と整合される（これと同じであるか又はこれより少ない変動のオフセットだけを有する）。例えば、ディセーブルトランジスタのゲートとスイッチ要素ＦＥＴのゲートとは互いに接続されてもよい。
【００１３】
代わりに、あるいはさらに、好適には、各ドライバ手段では、ディセーブルトランジスタのソース電位は、他方のドライバ手段の対応するスイッチ要素の電界効果トランジスタのソース電位と整合される（これと同じであるかまたはこれより少ない変動のオフセットだけを有する）。例えば、各ドライバ手段では、ディセーブルトランジスタのソースは共通ノードに接続されてもよい。
【００１４】
これらの手段により、ディセーブルトランジスタ及び当該スイッチ要素が共に切換わることが保証される。
好適な実施態様では、各ドライバ手段は、第１及び第２の供給線と、対応するスイッチ要素をターンオンするために出力電位を第１の供給線の電位にすることが選択的に可能な第１の回路と、対応するスイッチ要素をターンオフするために出力電位を第２の供給線の電位にすることが選択的に可能な第２の回路と、を有する。
【００１５】
このようなドライバ手段は、望ましいような簡単な構造を有する。
好適には、この第２の回路の動作は、前述のディセーブル信号によることが望ましく、ドライバ手段の動作を、制御のために簡単に及び便利にすることになる。
第１の回路は、好適には、第１の回路が起動されたとき出力電位を第１の供給線の電位にするようなレートを制御するための電流制御手段を有する。これは第１の回路が起動されたときの出力ノードの電位における故障を防ぐ助けとなる。
【００１６】
第１及び第２の回路が両方とも同時に起動されないのは、スイッチング信号をノイズによって影響され得る浮遊状態にするので望ましくない。従って、好適には、各ドライバ手段は、当該ドライバ手段のうちの第１の回路も第２の回路も起動されないとき、対応するスイッチ要素をオン状態に維持するために、所定のオン電位に出力電位を維持するための開回路回避手段をさらに有する。
【００１７】
第２の供給線の電位は例えばＶｄｄ（あるいは設計に依存するＶｓｓ）のような固定電位であってもよい。しかし、好適には、第２の供給線の電位は共通ノードの電位に等しいか近い値である。これによって、第２の回路の回路要素は、共通ノードの電位が通常浮遊電位にある時でさえ、第２の回路が制御するスイッチ要素と同じ電位を受信することができ、共通ノードの電位の変動に関わりなく第２の回路とそのスイッチ要素との間のスイッチングスピードの調整を確実にする。
【００１８】
好適には、回路構成部は、相互相補的な第１及び第２の入力信号をそれぞれ生成するため第１及び第２のレート制御手段をさらに備え、各レート制御手段は、回路構成部が生成する入力信号のスルーレートを制御する役割をする。これは故障及び、過度に速い入力信号における相補的な変化に関連する他の望ましくない影響を防ぐ効果がある。
【００１９】
好適には、第１及び第２のレート制御手段は、第１及び第２の信号のそれぞれのスルーレートを等しくする役割をする。これは故障及び、異なるレートの入力信号における相補的な変化に関連する他の望ましくない影響を防ぐ効果がある。
好適には、回路構成部は、各スイッチ要素に接続された補償手段をさらに備え、この補償手段はドライバ手段の入力信号が変化するときに初めに非応答状態にあるドライバ手段から対応するスイッチ要素へ結合された電荷を補償する。この望まれない結合は、ドライバ手段におけるトランジスタ、特に第２の回路のトランジスタの寄生容量に起因して生じるかもしれない。
【００２０】
この補償は、初めに応答状態にあるドライバ手段の入力信号が変化するとき、初めの非応答状態にあるドライバ手段に対応するスイッチ要素に反対電荷(countercharge) をクロスカップリング（交差結合）することによって有利にもたらされる。初めに応答状態にあるドライバ手段では、望ましくない電荷カップリングに起因して初めに非応答状態にあるドライバで生じるスイッチング信号の電位の変化に対して相補的な変化をするような少なくとも１つの信号が必然的に存在する。
【００２１】
例えば、前記補償手段は、各ドライバ手段に対して、当該ドライバ手段の出力と他方のドライバ手段の入力との間に動作的に結合されたコンデンサを備えてもよい。これは補償処理を簡単かつ効果的にするが、これは特に、コンデンサがＦＥＴから又は、スイッチ要素のＦＥＴに大きさ及び／又は伝導タイプが整合されているようなものから形成され得るからである。
【００２２】
本発明の第２の態様によれば、本発明の前述の第１の態様を具体化するディファレンシャルスイッチング回路構成部と、ディファレンシャルスイッチング回路の共通ノードに動作的に接続され、実質的に一定の電流をそこに運ぶための電流源又は電流シンクとを有するディジタルアナログ変換器が提供される。
本発明の第３の態様によれば、複数のディファレンシャルスイッチング回路であって、そのそれぞれは本発明の前述の第１の態様を具体化するディファレンシャルスイッチング回路構成部であり、複数のディファレンシャルスイッチング回路のそれぞれの第１の出力ノードが互いに接続されており、複数のディファレンシャルスイッチング回路のそれぞれの第２の出力ノードが互いに接続されているような複数のディファレンシャルスイッチング回路と、複数の電流源又は電流シンクであって、それは複数のディファレンシャルスイッチング回路にそれぞれ対応し、各電流ソース又は電流シンクは対応するディファレンシャルスイッチング回路に動作的に接続され、実質的に一定の電流をそこに運ぶための複数の電流源又は電流シンクとを有するディジタルアナログ変換器が提供される。
【００２３】
本発明の第２及び第３の態様の実施例では、ＳＦＤＲが著しく改良されている「完全にセグメント化された」又は「部分的にセグメント化された」ＤＡＣを提供することができる。この場合、異なる電流源／異なる電流シンクによって湧き出される／浸透される電流が同一であってもよい。
代替例では、異なる電流源／異なる電流シンクによって湧き出される／浸透される電流が２値重み付けされてもよい。
【００２４】
好適な実施態様では、カスコードトランジスタが、電流源又は電流シンクあるいは各電流源又は電流シンクと、対応するディファレンシャルスイッチング回路又は各対応するディファレンシャルスイッチング回路と、の間に接続される。これは、電流源／電流シンクのトランジスタをそれらの電位における変動から保護する助けをするが、この変動はＤＡＣの動作中に電流源／電流シンクの振幅が共通ノード電位の変化として作用するものである。
【００２５】
【発明の実施の形態】
例を用いて添付された図面を参照して説明する。
図３は、本発明を具体化するディファレンシャルスイッチング回路10の部分のブロック図である。回路10は、それぞれ第１及び第２のスイッチ要素S1及びS2を有し、この例においては、それらはｐ形電界効果トランジスタ（ＦＥＴ）である。２つのトランジスタのそれぞれのソースには共通ノードCNが接続され、トランジスタのそれぞれのドレインには回路の第１及び第２の出力ノードOUT1及びOUT2がそれぞれ接続される。
【００２６】
図３のディファレンシャルスイッチング回路は第１及び第２のドライバ回路12及び14をさらに有し、各ドライバ回路12又は14は、回路の２つの相補的な入力信号IN1 及びIN2 の１つを受信するためのメイン入力と、ディセーブル信号DIS1又はDIS2を受信するためのディセーブル入力とを有する。各ドライバ回路12又は14はまた、ゲートにスイッチング信号SW1 又はSW2 を印加するための、それぞれに対応するトランジスタS1又はS2のゲートに接続された出力を有する。
【００２７】
図３の回路10は、第１のクロスカップリング回路18及び第２のクロスカップリング回路20を有するクロスカップリング回路構成部16をさらに有する。クロスカップリング回路18は第１の入力信号IN1 を受信するために接続され、そこから第２のドライバ回路14に対するディセーブル信号DIS2を得る。もう一方で、クロスカップリング回路20は第２の入力信号IN2 を受信するために接続され、そこから第１のドライバ回路12に印加されるディセーブル信号DIS1を得る。
【００２８】
図３の回路は以下のように動作する。各ドライバ回路12又は14は、それに印加されるディセーブル信号DIS1又はDIS2に依存する２つの異なる状態のうちの、１つにおいて動作する。ディセーブル信号がドライバ回路に印加されないとき、ドライバ回路によって生成されるスイッチング信号SW1 又はSW２がドライバ回路へ印加される入力信号IN1 又はIN2 の変化に応答して変化するような応答状態において、ドライバ回路は動作する。ドライバ回路が反転機能を有する場合、入力信号が応答状態においてハイからローへ変化するとき、ドライバ回路によって生成されるスイッチング信号はローからハイへ変化し、またその逆も成り立つ。ドライバ回路が非反転機能を有する場合、スイッチング信号における変化は、入力信号における変化と同じである。
【００２９】
一方で、ドライバ回路がディセーブル信号を受信するとき、ドライバ回路によって生成されるスイッチング信号SW1 又はSW2 が当該ドライバ回路へ印加される入力信号IN1 又はIN2 における変化に応答しても変化しないような、非応答状態に置かれることになる。
相補的な入力信号IN1 及びIN2 が安定である（変化しない）ときにディセーブル信号DIS1及びDIS2のうちの 1つだけが生成されるようにクロスカップリング回路構成部16は動作する。従って、ディセーブル信号を受信するドライバ回路は非応答状態に置かれ、ディセーブル信号を受信しないドライバ回路は応答状態に保たれる。それゆえ、相補的な変化が入力信号IN1 及びIN2 において生じるとき、非応答状態にあるドライバ回路は、ディセーブル信号がまだ提供される限りは、そのメイン入力において見られる入力信号の変化を効果的に無視する。
【００３０】
それぞれのドライバ回路に印加される入力信号IN1 又はIN2 はまた、非応答ドライバ回路にディセーブル信号を印加するクロスカップリング回路18及び20のうちの１つに印加される。それに応じて、当該クロスカップリング回路は、応答ドライバ回路の入力信号の遷移を検出し、かつその遷移の検出の後で非応答ドライバ回路を解放する。従って、非応答ドライバ回路は、応答ドライバ回路の入力における入力信号の変化の検出の後で応答状態に変化する。その結果として、初め非応答状態にあったドライバ回路は、初め応答状態にあったドライバ回路のスイッチング信号における変化と対等の関係で、そのスイッチング信号を変化させる。
【００３１】
２つのドライバ回路12及び14のスイッチング動作はクロスカップリング回路構成部16によって調節されるので、図３の回路に印加される入力信号IN1 及びIN2 における相補的な変化は完全に対照的である必要はもはやない。初め非応答状態にあったドライバ回路に印加される入力信号は、初め応答状態にあったドライバ回路における相補的な変化の前ならいつでも、また、その相補的な変化のあとの一定時間に対してでさえ、変化することができる。
【００３２】
図３に示されるように、ディセーブル信号DIS1及びDIS2はそれぞれ入力信号IN1 及びIN2 から得られるにもかかわらず、クロスカップリング回路18及び20が当該入力信号を直接受信することは必ずしも必要ない。例えば、各ドライバ回路は必然的に種々の異なる信号を内部で生成するが、その信号はドライバ回路のメイン入力に印加される入力信号から（依存して）得られる。同様に、各ドライバ回路によって生成されるスイッチング信号はまた、当該ドライバ回路の入力信号から得られる信号でもある。それゆえ本発明の実施例では、ドライバ回路の内部信号からあるいはスイッチング信号自身から、ディセーブル信号を得ることができる。この理由から、いくつかの実施例においては、クロスカップリング回路16はドライバ回路入力ではなく、ドライバ回路内部ノード又はドライバ回路出力へ結合され得る。さらに、適切にドライバ回路を設計することによって、クロスカップリング回路構成部が単に２つのドライバ回路12及び14間のクロスカップリング接続からなるという点でさえ、クロスカップリング回路構成部を簡単にできる。
【００３３】
上述のように、図３の回路において、クロスカップリング回路構成部は、入力信号における相補的な変化のあらゆる対に対して、２つのドライバ回路のうちの一方だけが初めに応答状態にあり、２つの回路のうちのもう一方が初めに非応答状態にあるようになっている。ドライバ回路が初めに応答状態にあるということは重要ではない。例えば、対応するトランジスタS1又はS2が、応答状態において初めにオフ状態にあるようなドライバ回路を有するように選んでもよい。この場合、その応答ドライバ回路の入力信号が変化を開始するとすぐに、この入力信号を受信するクロスカップリング回路は、そこにおける変化を検出し、かつ非応答ドライバ回路からディセーブル信号を取り除くが、それによってオフのトランジスタがターンオンを開始するとすぐにオンのトランジスタがターンオフを開始する。代替例として、対応するトランジスタがオンであるドライバ回路が、初めに応答状態にあるようなドライバ回路に選ばれてもよい。この場合は、クロスカップリング回路構成部が応答ドライバ回路へ印加された入力信号における遷移を検出するとすぐに、非応答ドライバ回路からディセーブル信号を取り除くことによって、初めに応答状態にあるドライバ回路の制御の下でオンのトランジスタがターンオフを開始すると同時に、初めに非応答状態にあるドライバ回路の制御の下でオフのトランジスタがターンオンを開始するようにする。
【００３４】
次に本発明の好適な実施例を説明する。
図４は、本発明の第１実施例によるディファレンシャルスイッチング回路20を示す図である。本実施例では、スイッチング要素S1及びS2はｐ形ＦＥＴであり、ドライバ回路12及び14はそれぞれＮＯＲ機能を有する。それゆえ、各ドライバ回路12又は14によって生成されるスイッチング信号は、その回路に印加される入力信号IN1 又はIN2 と、もう一方のドライバ回路によって生成されるスイッチング信号との論理ＮＯＲである。それゆえ、この実施例では、各ドライバ回路のディセーブル信号DIS1又はDIS2はもう一方のドライバ回路のスイッチング信号SW2 又はSW1 と全く同じである。
【００３５】
次に、図４の実施例の動作を図５〜８を参照して説明する。
図５は、図４の回路の初期状態を示す。この初期状態では、第１の入力信号IN1 はハイの論理レベルＨにあり、第２の入力信号IN2 は（第１の入力信号IN1 の相補として）ローの論理レベルＬにあると仮定する。スイッチング要素S1及びS2に印加されるスイッチング信号SW1 及びSW2 は、それぞれＬ及びＨであるのでS1はオンでS2はオフである。また、初期状態では、第１のドライバ回路12は、ディセーブル信号を受信（DIS1＝Ｈ）して非応答状態にあるが、第２のドライバ回路はディセーブル信号は受信しない（DIS1＝Ｌ）ので従って応答状態にある。
【００３６】
図６において、第１の入力信号IN1 はＨからＬへ変化するが、第２の入力信号IN2 における対応する変化（ＬからＨ）はまだ生じていない。それゆえ、第 2の入力信号IN2 から得られる第１のドライバ回路12に対するディセーブル信号DIS1は、Ｈレベルのままであり、従って、第１のドライバ回路の出力は、第１の入力信号IN1 における変化に応答して変化することを妨げることになる。それゆえに、スイッチ要素S1はオンのままであり、スイッチ要素S2はオフのままである。
【００３７】
図７では、IN2 がＬからＨへ変化する。この場合は、第２のドライバ回路14が応答状態にある（ディセーブル信号が提供されていない）ので、スイッチング信号SW2 はＨからＬへの変化を開始する。それゆえ、スイッチ要素S2はターンオンを開始する。同時に、第１のドライバ回路12に印加されるディセーブル信号DIS1はＨからＬへ変化し、それによってスイッチング信号SW1 はＬからＨへの変化を開始し、それによってスイッチ要素S1はターンオフを開始する。この方法で、スイッチ要素S1のターンオフはスイッチ要素S2のターンオンと整合される。
【００３８】
図７において、第２のドライバ回路14は、第１のスイッチング信号SW1 がＨへ変化するときにディセーブル信号を受信するので、結局非応答状態になることがわかるであろう。それに応じて、相補的な入力信号IN1 及びIN2 における次の変化が生じるとき、第１のドライバ回路12だけが（第１の入力信号IN1 における）変化に初めに応答し、第２のドライバ回路14は、第１の入力信号における（ＬからＨへの）変化が生じるまで非応答状態のままである。
【００３９】
図８は、本発明の第２の実施例によるディファレンシャルスイッチング回路30を示す図である。この実施例では、スイッチ要素S1及びS2はそれぞれｎ形ＦＥＴであり、第１及び第２のドライバ回路12及び14はそれぞれＮＡＮＤ機能を有する。各ドライバ回路によって生成されるスイッチング信号SW1 又はSW2 は、その回路に印加される入力信号IN1 又はIN2 と、当該回路に印加されるディセーブル信号DIS1又はDIS2との論理ＮＡＮＤである。図４の実施例のように各ドライバ回路に対するディセーブル信号DIS1又はDIS2は、もう一方のドライバ回路のスイッチング信号SW2 又はSW1 によって直接提供されるが、しかしこの実施例では、各ディセーブル信号DIS1及びDIS2はアクティブ・ローである。
【００４０】
図８のディファレンシャルスイッチング回路30の動作は、第１の実施例の図５〜７にそれぞれ対応する図９〜１１によって例示される。
図９に示されるように、初期状態において、入力信号は、IN1=Ｌ及びIN2=Ｈであると仮定する。それゆえ、スイッチング信号SW1=Ｈであり、スイッチング信号SW2=Ｌであるので、スイッチ要素S1はオンであり、スイッチ要素S2はオフである。この状態では、第１のドライバ回路12は、第２のスイッチング信号SW２がＬである結果としてディセーブル信号DIS1を受信するので非応答状態にある。もう一方で、第２のドライバ回路14は（ディセーブル信号DIS2のない）応答状態にある。
【００４１】
図１０において第１の入力信号IN1 はＬからＨへ変化する。しかし、第１のドライバ回路12は非応答状態にあるので、第１のスイッチング信号SW1 はＨのままであり、そしてスイッチ要素S1はオンのままであり、スイッチ要素S2はオフのままである。図１１に示されるように、この状態は第２の入力信号IN2 がＨからＬへ変化するまで維持される。第２のドライバ回路14は応答状態にあるので、スイッチング信号SW2 はＬからＨへの変化を開始し、それによってスイッチ要素S2はターンオンを開始する。同時に、ディセーブル信号DIS1は第１のドライバ回路12から取り除かれるので、第１のスイッチング信号SW1 はＨからＬへの変化を開始する。それゆえ、S2がターンオンを開始すると同時に、S1はターンオフを開始する。
【００４２】
図１１において、第２のドライバ回路14は結局には非応答状態になり、第１のドライバ回路12は最後には応答状態になることがわかるであろう。それゆえ、入力信号IN1 及びIN2 における次の相補的な変化が生じるとき、第１のドライバ回路12だけが（第１の入力信号IN1 における）変化に応答し、第２のドライバ回路14は、第１の入力信号IN1 における（ＨからＬへの）変化が生じる時間まで非応答状態のままである。
【００４３】
図１２は第１の実施例 (図４) における可能性のあるトランジスタレベルでの実現を示す図である。図１２に示される回路40は、第１及び第２のｐ形ＦＥＴS1及びS2を有する。トランジスタS1及びS2のそれぞれのドレインは回路40の第１及び第２の出力ノードOUT1及びOUT2にそれぞれ接続されており、トランジスタS1及びS2のそれぞれのソースは共通ノードCNに接続されている。
【００４４】
プルアップ回路PU1 又はPU2 とプルダウン回路PD1 又はPD2 とを備えるドライバ回路12又は14は、各トランジスタS1又はS2にそれぞれ連携されている。各プルダウン回路PD1 又はPD2 は、回路40の電源供給線Vss とトランジスタS1又はS2のゲートとの間に接続されるｎ形ＦＥＴ41又は42を備える。入力信号IN1 又はIN2 はトランジスタ41又は42に印加される。
【００４５】
各プルアップ回路PU1 又はPU2 は、スイッチトランジスタS1又はS2のゲートと共通ノードCNとの間に直列に接続された（PU1 に対しては43及び44、並びにPU2 に対しては45及び46の）２つのｐ形ＦＥＴを備える。トランジスタ43及び45はそれらのゲートにおいて、それぞれ入力信号IN1 及びIN2 を受信する。トランジスタ44及び46は、それぞれディセーブル信号DIS1及びDIS2を受信するディセーブルトランジスタである。これらのディセーブル信号DIS1及びDIS2は、スイッチングトランジスタS2及びS1のゲートからそれぞれクロスカップリングされる。（換言すれば、第１のドライバ回路12によって生成されるスイッチング信号SW1 はディセーブル信号DIS2を直接提供し、一方で、第２のドライバ回路14によって生成されるスイッチング信号SW2 はディセーブル信号DIS1を直接提供する。）所望ならば、各プルアップ回路PU1 又はPU2 における２つのｐ形ＦＥＴの順番を置き換えることができる。
【００４６】
次に、図１２の回路の動作を図１３〜１５と図１６のタイミング図とを参照して説明する。
図１３において、初め、第１の入力信号IN1 はIN1=Ｈであり、第２の入力信号IN2 は（第１の入力信号IN1 に対して相補的に）IN2=Ｈであると仮定する。それゆえに、トランジスタ41，45，46及びS1はオンであり、トランジスタ42，43，44及びS2はオフである。第１のドライバ回路12のディセーブルトランジスタ44は（ディセーブル信号DIS1= Ｈを受信しているので）オフであるので第１のドライバ回路12は非応答状態であるが、これに対し、第２のドライバ回路14はそのディセーブルトランジスタ46がオンであるので応答状態にある。
【００４７】
図１４では、IN2 がＬからＨへ変化する前に、IN1 はＨからＬへ変化する。結果として、第１のドライバ回路12におけるトランジスタ41はターンオフし、図１６の点線で示されるように、アクティブに駆動されない（すなわち共通ノードCNにも供給線Vss にも接続されない）ような高インピーダンス（トライステートTS:tri-state）状態に第１のスイッチング信号SW1 を効果的に置く。しかし、高インピーダンス状態に入る前は第１のスイッチング信号SW1 はＬであったので、ローレベルＬのままであるのでS1はオンのままである。第１のドライバ回路12のディセーブルトランジスタ44は、IN2 がＬのままである限りディセーブル信号DIS1を受信する。IN1 における変化が第１のスイッチング信号SW1 を変化させることを妨げるのはこのディセーブルトランジスタ44である。
【００４８】
図１５に示されるように、IN2 がＬからＨへ変化するとき、第２のドライバ回路14において、トランジスタ42はターンオンし、トランジスタ45はターンオフする。トランジスタ46は、SW1 がこの時間でまだＬ（トライステート状態）であるので、初めはオンである。結果として、SW2 はＨからＬへの変化を開始する。共通ノードCNとトランジスタS2のゲートとの間の電位差がトランジスタS2のしきい値電圧ＶTPを超えるとき、トランジスタS2はターンオンを開始する。同時にディセーブルトランジスタ44もまた、そのゲートとソースとの間の電位差がそのしきい値電圧ＶTPを超えるとき、ターンオンを開始する。第１のドライバ回路12がそれによって非応答状態から応答状態へ変化し、第１のスイッチング信号SW1 はプルアップ回路PU1 によってプルアップされて、トランジスタS2がターンオンを開始するを開始すると同時にトランジスタS1がターンオフを開始するようになる。
【００４９】
図１２の回路において、ディセーブルトランジスタ44は、２つのトランジスタ44及びS2のソースが同じ電位ＶCNを有し、かつ２つのトランジスタのゲートもまた同じ電位SW2 を受信するという意味で、第２のスイッチングトランジスタS2に整合される。スイッチングトランジスタS1及びディセーブルトランジスタ46もまたそのような整合された対を形成する（この場合、ゲートの電位は共にSW1 である）。この特徴のおかげで、ディセーブルトランジスタがターンオンするレートは、それと対になるスイッチングトランジスタがターンオンするレートに整合する。それゆえ、他方のスイッチングトランジスタ（例えばS1）のゲート信号が立ち上がりを開始する瞬間が、ディセーブルトランジスタ（44）と対になるスイッチングトランジスタ（S2）がターンオンを開始する瞬間と整合する。
【００５０】
図１２のプルアップ回路PU1 及びPU2 が共通ノードCNに接続されることは本質的なことではない。プルアップ回路PU1 及びPU2 はＶCNではない電位に接続され得るが、これらの電位はＶCNと少なくとも一致すべきであり、例えばＶCNを追跡すべきである（つまりそこからの一定のあるいは小さな変動のオフセットを有する）。（ディセーブルトランジスタ及び対応するスイッチングトランジスタからなる）整合された対のトランジスタパラメータが異なるに違いないとき、例えばオンであるときのトランジスタを通過する必要のある異なる電流のためにこのようなオフセットを有するのが望ましいかもしれない。
【００５１】
図１２の回路において、プルアップ回路PU1 及びPU2 のトランジスタ43及び45が、同じドライバ回路のディセーブルトランジスタ及びプルアップトランジスタの両方が瞬間的に同時にオンする可能性のある状況を防止する役割をする。同じドライバ回路のディセーブルトランジスタ及びプルダウントランジスタの両方が同時に（非オーバーラップが保証された）オン状態が他のいくつかの手段によって保証され得るのであるならば、トランジスタ43及び45は取り除かれ得る。
【００５２】
次に図１７を参照すると、トランジスタレベルにおける第１の実施例の別の好適な実現が示されている。
このような回路は、ＤＡＣでの使用に適しており、完全のために、図１７は、ディファレンシャルスイッチング回路50に加えて、ディファレンシャルスイッチング回路50の共通ノードCNと供給線Ｖｄｄとの間に直列接続される電流源52及びカスコードトランジスタ(cascoding transistor)54を示している。電流源52は、例えば図１において示される２進で重み付けされた電流源２1 〜２n のうちの１つに対応する。しかし、電流源は必ずしも２値重み付けされる必要はない。いわゆる「セグメント化された」あるいは「部分的にセグメント化された」ＤＡＣ構造において示されるように、例えば「データ変換システム設計の原理(Principles of Data Conversion System Design) 」、Behzad Razavi 、pp.90 〜94において説明されているように、電流源が一致される可能性もまたある。電流源52は、Ｖｄｄに対して固定されたバイアス電圧Ｖpcs を受信するためにゲート（又は複数のゲート）が接続される大きなｐ形ＦＥＴ（又は考えられ得るいくつかの並列接続されたより小さいｐ形ＦＥＴ）によって提供される。カスコードトランジスタ54もまたｐ形ＦＥＴであり、Ｖｄｄに対してまた固定されるさらに予め決定されたバイアス電圧Ｖpcasc をゲートで受信する。カスコードトランジスタ54は電流源トランジスタ52のドレインを一定の電圧に維持し、そうして、その回路の変化の出力ノードOUT1及びOUT2の電位としての、出力における電圧動揺から電流源トランジスタを保護するが、その電圧変動は異なるスイッチング回路50の共通ノードCNの電圧Ｖtailにおける変動によって引き起こされる。電流源トランジスタ52は大きなトランジスタ（あるいは並列接続されたいくつかの小さなトランジスタ）であるということを想起してレイアウトの融通性を容易にするために、電流源トランジスタ52のドレインとカスコードトランジスタ54のソースとの間の接続は比較的長くてもよい。ある設計においては、カスコードトランジスタは省略されてもよい。
【００５３】
図１７に示される電流源回路の代わりに電流シンク回路を用いることもできるが、この場合、トランジスタの伝導タイプは逆であり、トランジスタS2及びS4に対するバイアス電位はＶｓｓに対して固定であるべきである。
図１７におけるディファレンシャルスイッチング回路50は、要素PU1 ，PU2 ，PD1 ，PD2 ，S1及びS2，並びに図１２のディファレンシャルスイッチング回路40の要素41，42，43，44，45及び46、に対応する要素を有し、同じ参照符号はそれに応じて両方の図面に使われる。
【００５４】
図１７のディファレンシャルスイッチング回路50において、各ドライバ回路12又は14は、ｎ形ＦＥＴ55及び56を有するトライステートプルダウン回路TPD1又はTPD2を有する。ｎ形トランジスタは、そのドライバ回路12又は14のディセーブル信号DIS1又はDIS2を受信するために接続されるゲートを有し、そのドライバ回路12又は14によって駆動されるスイッチングトランジスタS1又はS2のゲートに接続されるドレインを有する。ドライブ回路のディセーブルトランジスタ44又は46がターンオンする前にトライステート（高インピーダンス）の状態にドライバ回路のスイッチング信号SW1 又はSW2 がなるのを妨ぐために、トライステートプルダウン回路PD1 及びPD2 がドライバ回路12及び14において提供される。トライステートプルダウン回路におけるｎ形トランジスタ55又は56は、ドライバ回路に印加されるディセーブル信号が存在する限りオン状態にホールドされる。それゆえ、当該ドライバ回路のスイッチング信号はディセーブル信号が取り除かれるまでホールドされ、ドライバ回路のプルダウン回路PD1 又はPD2 が入力信号の変化のためにアクティブでないとき、ドライバ回路によって駆動されるスイッチングトランジスタのゲート電位における変動に起因する考えられ得る問題を防止する。
【００５５】
図１７のディファレンシャルスイッチング回路はまた、各プルダウン回路PD1 又はPD2 において、図１２に示されるトランジスタ41及び42に加えて、さらなるｎ形トランジスタ58又は59を有する。これらのトランジスタ58及び59はそれぞれトランジスタ41及び42に直列接続され、それぞれのゲートにおいて、Ｖｓｓに対して固定されている所定のバイアス電圧Ｖnbias を受信する。プルダウン回路が起動されているとき、トランジスタ58及び59はそれぞれ、スイッチング信号SW1 及びSW2 の変化のレートを制御する一定の電流シンクとしての役割を果たす。これは、スイッチングトランジスタS1及びS2の迅速なスイッチングによって引き起こされる出力ノード電位における故障を避ける助けとなる。
【００５６】
図１７のディファレンシャルスイッチング回路50はそれぞれレート制御反転回路RCI1及びRCI2をさらに有するが、そのレート制御反転回路RCI1及びRCI2はその回路の相補的な入力信号IN2 及びIN1 をそれぞれ受信する。各レート制御反転回路RCI1及びRCI2は、ＶｄｄとＶｄｄに対して固定されている所定のバイアス電位Ｖpbias との間に接続された電流源トランジスタ61及び71を有する。各レート制御反転回路RCI1及びRCI2は、電流シンクトランジスタ62又は72をさらに有するが、所定のバイアス電圧Ｖnbias （あるいは所望ならば、例えばドライバ間のカップリングを低減するために、Ｖｓｓに対してまた固定されるＶnbias とは異なる、別の所定のバイアス電圧）をそのゲートで受信する。各レート制御反転回路RCI1及びRCI2は、ｐ形トランジスタ63又は73とｎ形トランジスタ64又は74とからなる反転器をさらに有し、その反転器のトランジスタは電流源及び電流シンクトランジスタ61と62との間、又は71と72との間に直列接続される。反転器の２つのトランジスタは、そのゲートにおいて入力信号IN1 又はIN2 を受信する。
【００５７】
レート制御反転器RCI1及びRCI2は、ドライバ回路12及び14のプルアップ及びプルダウン回路に印加されるゲート駆動信号の上がり下がりのレートを制御する。それゆえに、２つの入力信号IN1 及びIN2 が相補的な変化をするとき、２つのレート制御反転回路RCI1及びRCI2うちの一方の出力信号が下がると同時に、レート制御反転回路RCI1及びRCI2うちのもう一方の出力信号が上がり、それによって回路の出力ノードの電圧における電位故障を避けることができる。加えて、電流源トランジスタ及び電流シンクトランジスタ61，71，62及び72は、入力信号の遷移において過度に大きい電流の流れを避けるために、出力信号の上がり下がりのレートを安定的に制限する役割を有する。
【００５８】
図１７のディファレンシャルスイッチング回路50は、第１及び第２のクロスカップリングコンデンサC1及びC2をさらに有するが、そのコンデンサは、各レート制御反転回路の出力を、他方のドライバ回路によって駆動されるスイッチングトランジスタS1又はS2のゲートに結合する役割をする。これらのクロスカップリングコンデンサは次の現象のゆえに提供される。
【００５９】
図１３及び１４を再び参照すると、初めに非応答状態にあるドライバ回路12はハイの論理レベルＨをその入力（図１３におけるIN1 ）に有する。このドライバ回路におけるトランジスタ43は、そのゲート電極とソース電極との間に寄生容量（オーバーラップキャパシタンス:overlap capacitance）を有し、ゲートがＨでソースがＬであるとき、この寄生容量に格納された電荷は、寄生容量Ｃgsとゲート−ソース間の電位差Ｖgs（Ｖｄｄ）との積に等しい。図１３の入力信号IN1 がＨからＬへ変化するとき、図１４に示されるように、トランジスタ43の寄生容量に格納された電荷は、スイッチングトランジスタS1のゲートに結合され、それはこのときはＬに違いなく、まだ動いていない。トライステートプルダウン回路TPD1におけるトランジスタ55（図１７）が少なくともそれがターンオフするまでこのことが起きるのを防ぐ役割を部分的に果たすにもかかわらず、このことは、S1のゲート電位を負の電源Ｖｓｓより下に引き出す傾向がある。
【００６０】
この問題を克服するために、クロスカップリングコンデンサC1及びC2が図１７の回路に含められるが、このクロスカップリングコンデンサC1及びC2は、オンであるスイッチングトランジスタのゲートに、ゲート電位の上述の負の引き出しが生じるときに立ち上がる信号を結合する役割をする。図１３及び１４に示される場合では、例えば、このような立ち上り信号は、レート制御反転回路RCI2の出力において入手可能であり、それゆえにこの立ち上り信号は、ゲート電位の負の引き出しを補償するためにコンデンサC2を介してスイッチングトランジスタS1のゲートに結合される。
【００６１】
レート制御反転回路RCI1及びRCI2がそれらの出力の上がり下がりのレートを整合してあるので、回路RCI2の出力の立ち上りのレートは、回路RCI1の出力の立ち下がりのレートを整合し、電荷の補償の正確さを確実にする。
コンデンサC1及びC2はそれぞれのＦＥＴによって提供されることができ、各ＦＥＴは、コンデンサの一方の電極として共通に接続されたソース電極及びドレイン電極と、コンデンサのもう一方の電極として接続されたゲートを有する。
【００６２】
C1及びC2を提供するＦＥＴは、トランジスタ43及び45として好適には同じ伝導タイプ（すなわち図１７の実施例ではｐ形）である。さらに、コンデンサＦＥＴのキャパシタンスがトランジスタ43及び45の寄生容量と整合されるのを確実にするために、コンデンサＦＥＴの大きさはトランジスタ43及び45の大きさと整合されなければならない。
【図面の簡単な説明】
【図１】以前から考えられている電流スイッチＤＡＣの部分を示す図である。
【図２】ＤＡＣでの使用のための以前から考えられているディファレンシャルスイッチング回路の部分を示す図である。
【図３】本発明を具体化するディファレンシャルスイッチング回路の部分を示す図である。
【図４】本発明の第１の実施例によるディファレンシャルスイッチング回路の部分のブロック回路図である。
【図５】第１の実施例の動作の説明図（その１）である。
【図６】第１の実施例の動作の説明図（その２）である。
【図７】第１の実施例の動作の説明図（その３）である。
【図８】本発明の第２の実施例によるディファレンシャルスイッチング回路の部分のブロック回路図である。
【図９】第２の実施例の動作の説明図（その１）である。
【図１０】第２の実施例の動作の説明図（その２）である。
【図１１】第２の実施例の動作の説明図（その３）である。
【図１２】第１の実施例の第１の実現を示す回路図である。
【図１３】図１２を実現した場合の動作の説明図（その１）である。
【図１４】図１２の実現した場合の動作の説明図（その２）である。
【図１５】図１２の実現した場合の動作の説明図（その３）である。
【図１６】図１２の実現した場合の動作の説明に使うタイミング図である。
【図１７】ＤＡＣにおける使用のための第１の実施例の別の実現の回路図である。
【符号の説明】
１…ディジタルアナログ変換器
２，５２…電流源
４，１０，３０，５０…ディファレンシャルスイッチング回路
１２…第１のドライバ回路
１４…第２のドライバ回路
１６…クロスカップリング回路構成部
１８…第１のクロスカップリング回路
２０…第２のクロスカップリング回路
４０…回路
４１，４２，４３，４４，４５，４６，５５，５６，５８，５９，６３，７３，S1，S2…トランジスタ
５４…カスコードトランジスタ
６１，７１…電流源トランジスタ
６２，７２…電流シンクトランジスタ
CN…共通ノード
IN1 ，IN2 …入力信号
DIS1，DIS2…ディセーブル信号
SW1 ，SW2 …スイッチング信号
OUT1，OUT2…出力ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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