(57)【特許請求の範囲】
【請求項１】
二値信号を伝送するために信号線を電気的に駆動する信号線駆動回路において、
前記二値信号を送信しない間は前記信号線を第１の電圧レベルに保持するバイアス手段と、
前記信号線と第２の電圧レベルを与える電源電圧端子との間に接続されたスイッチ手段と、
前記二値信号を送信しない間は前記スイッチ手段をオフ状態に保持し、前記二値信号を送信する時は前記二値信号の論理値に応じて条件的に前記スイッチ手段をオン状態に切り換え、前記信号線の電位を監視し、当該電位が所定の電圧レベルに達した時に前記スイッチ手段をオフ状態に戻すスイッチ制御手段と
を有する信号線駆動回路。
【請求項２】
１つの二値信号を伝送するために相補的な第１および第２の信号線を電気的に駆動する信号線駆動回路において、
前記二値信号を送信しない間は前記第１および第２の信号線をそれぞれ第１の電圧レベルに保持する第１および第２のバイアス手段と、
前記第１および第２の信号線と第２の電圧レベルを与える電源電圧端子との間にそれぞれ接続された第１および第２のスイッチ手段と、
前記二値信号を送信しない間は前記第１および第２のスイッチ手段をオフ状態に保持し、前記二値信号を送信する時は前記二値信号の論理値に応じて前記第１または第２のスイッチ手段のいずれか一方をオン状態に切り換えるとともに他方をそのままオフ状態に保持し、前記一方のスイッチ手段に接続されている前記信号線の電位を監視し、当該電位が所定の電圧レベルに達した時に前記一方のスイッチ手段をオフ状態に戻すスイッチ制御手段と
を有する信号線駆動回路。
【請求項３】
前記バイアス手段が、各々の前記信号線と前記第１の電圧レベルを与える電源電圧端子との間に接続されたプリチャージ用スイッチ手段と、前記二値信号を送信しない間は前記プリチャージ用スイッチ手段をオン状態に保持し、前記二値信号を送信する時は前記プリチャージ用スイッチ手段をオフ状態に保持するプリチャージ制御手段とを有する請求項１又は２に記載の信号線駆動回路。
【請求項４】
第１の信号線を第１の電位にプリチャージする第１のプリチャージ用トランジスタと、
第２の信号線を第１の電位にプリチャージする第２のプリチャージ用トランジスタと、
上記第１の信号線を第２の電位に放電するための第１のドライブ用トランジスタと、
上記第２の信号線を第２の電位に放電するための第２のドライブ用トランジスタと、
第１の信号と第１の禁止信号とを入力し、上記第１の禁止信号が活性化されていないときに上記第１の信号の論理に基づいて上記第１のドライブ用トランジスタを駆動する第１の論理回路と、
第２の信号と第２の禁止信号とを入力し、上記第２の禁止信号が活性化されていないときに上記第２の信号の論理に基づいて上記第２のドライブ用トランジスタを駆動する第２の論理回路と、
上記第１の信号線の電位を監視し、当該電位が第１の電位と第２の電位との間の所定の電位になると第１の禁止信号を活性化する第１の監視回路と、
上記第２の信号線の電位を監視し、当該電位が第１の電位と第２の電位との間の所定の電位になると第２の禁止信号を活性化する第２の監視回路と、
を含み、
上記第１の信号と上記第２の信号とが相補的な論理を有し、上記第１の信号線と上記第２の信号線とに上記第１の信号と上記第２の信号の論理に応じた電位が現れる、
信号線駆動回路。
【請求項５】
上記第１の監視回路が上記第１の信号線の電位に応答して導通する第１のトランジスタを含み、当該第１のトランジスタが導通することで上記第１の禁止信号が活性化され、
上記第２の監視回路が上記第２の信号線の電位に応答して導通する第２のトランジスタを含み、当該第２のトランジスタが導通することで上記第２の禁止信号が活性化される、
請求項４に記載の信号線駆動回路。
【発明の詳細な説明】
【００１０】
【発明の属する技術分野】
本発明は、ディジタル信号等の二値信号を伝送出力するための信号線駆動回路に関する。
【００２０】
【従来の技術】
この種の信号線駆動回路としては、たとえばバス・ドライバやライン・ドライバ等が挙げられる。
【００３０】
図６に、半導体メモリ装置内のアドレス・バッファ等に使用されている従来のアドレスバス・ドライバの回路構成を示す。図７に、このアドレスバス・ドライバの各部の信号の波形を示す。
【００４０】
このアドレスバス・ドライバは、１ビットのアドレス信号ＡINを入力し、この入力アドレス信号ＡINの論理値に応じて相補的にＨレベルまたはＬレベルを有する一対のアドレス信号ＡOUT ，ＡOUT-を出力するように動作する。
【００５０】
このアドレスバス・ドライバは、入力アドレス信号ＡINの電圧レベルを標準電圧の論理レベルに整えるための入力段のインバータ１００，１０２，１０４と、出力アドレス信号ＡOUT ，ＡOUT-のパルス期間を規定するためのＮＡＮＤゲート１０６，１０８と、出力アドレス信号ＡOUT ，ＡOUT-を送信するため相補的な一対のバス・ラインＡＬ，ＡＬ- をそれぞれ電気的に駆動するための出力段のインバータ１１０，１１２とで構成されている。バス・ラインＡＬ，ＡＬ- の他端（受信端）は、受信側たとえばアドレス・デコーダの入力バッファまたはレシーバ（図示せず）の入力端子に接続されている。
【００６０】
アドレス信号ＡOUT ，ＡOUT-を出力しない間は、アドレスイネーブル信号ＡＥＮが非活性状態（Ｌレベル）にあり、両ＮＡＮＤゲート１０６，１０８の出力はそれぞれＨレベルを維持し、両インバータ１１０，１１２の出力ないしバス・ラインＡＬ，ＡＬ- がそれぞれ電源電圧Ｖss（たとえば０ボルト）に等しいＬレベルに保持されている。
【００７０】
アドレス信号ＡINが入力されると、それに同期してアドレスイネーブル信号ＡＥＮが所定期間つまりパルス期間だけＨレベルに活性化され、このパルス期間中は両ＮＡＮＤゲート１０６，１０８がイネーブル状態となる。
【００８０】
アドレス信号ＡINの論理値が“１”（Ｈレベル）のときは、ＮＡＮＤゲート１０６の出力がＬレベルになり、これによってインバータ１１０の出力が電源電圧ＶDD（たとえば３．３ボルト）にほぼ等しいＨレベルになる。一方、ＮＡＮＤゲート１０８の出力はＨレベルのままで、インバータ１１２の出力はＶssにほぼ等しいＬレベルのままである。これにより、アドレスイネーブル信号ＡＥＮによって規定されるパルス期間中、一方のバス・ラインＳＬ上にはＶDDにほぼ等しいＨレベルを有するアドレス信号ＡOUT が出力され、他方のバス・ラインＡＬ- 上にはＶssにほぼ等しいＬレベルを有する反転アドレス信号ＡOUT-が出力される。
【００９０】
反対に、アドレス信号ＡINの論理値が“０”（Ｌレベル）のときは、パルス期間中、一方のバス・ラインＳＬ上にはＶssにほぼ等しいＬレベルを有するアドレス信号ＡOUT が出力され、他方のバス・ラインＳＬ- 上にはＶDDにほぼ等しいＨレベルを有する反転アドレス信号ＡOUT-が出力される。
【０１００】
【発明が解決しようとする課題】
上記したように、従来のこの種信号線駆動回路では、出力段のインバータ１１０，１１２が信号線（バス・ライン）ＡＬ，ＡＬ- を両電源電圧ＶDD，Ｖssの間でフル振幅させて駆動することにより、ＶDDにほぼ等しいＨレベルまたはＶssにほぼ等しいＬレベルを有する二値信号を伝送出力するようにしている。
【０１１０】
しかしながら、たとえばＤＲＡＭ（ダイナミックＲＡＭ）では、記憶容量を大きくすると、チップ面積が増大してチップ内のバス配線が長くなるため、バス上の伝送遅延時間が無視できなくなっている。また、シンクロナスＤＲＡＭ等の高速メモリでは、信号の転送サイクルが早く、概してアドレス幅（アドレスビット数）も大きいことから、バス駆動で消費される電力も無視できなくなっている。
【０１２０】
本発明は、かかる問題点に鑑みてなされたもので、消費電力を低減し、かつ伝送遅延時間を短縮する信号線駆動回路を提供することを目的とする。
【０１３０】
【課題を解決するための手段】
上記の目的を達成するために、本発明の第１の観点における信号線駆動回路は、二値信号を伝送するために信号線を電気的に駆動する信号線駆動回路において、前記二値信号を送信しない間は前記信号線を第１の電圧レベルに保持するバイアス手段と、前記信号線と第２の電圧レベルを与える電源電圧端子との間に接続されたスイッチ手段と、前記二値信号を送信しない間は前記スイッチ手段をオフ状態に保持し、前記二値信号を送信する時は前記二値信号の論理値に応じて条件的に前記スイッチ手段をオン状態に切り換え、前記信号線の電位を監視し、当該電位が所定の電圧レベルに達した時に前記スイッチ手段をオフ状態に戻すスイッチ制御手段とを有する。
上記の装置構成においては、二値信号を送信しない間はバイアス手段により信号線が第１の電圧レベルに保持される。二値信号を送信する時は、当該二値信号の論理値に応じて、たとえば当該二値信号の論理値がＨレベルのときは、スイッチ手段がそれまでのオン状態からオフに切り換わり、これによって信号線上の電位がそれまでの第１の電圧レベルから第２の電圧レベルに向かって変化する。スイッチ制御手段は、この信号線上の電位を監視し、その電位が所定の電圧レベルに達した時にスイッチ手段をオフ状態に戻す。その結果、信号線上では該所定の電位よりも高いその付近で（つまり、第２の電圧レベルよりも小振幅で）Ｌレベルの信号が伝送される。このように、信号線の電位を監視することにより必要最小限の振幅で所望の二値（論理）信号を安定確実に伝送することが可能であり、消費電力の低減と伝送速度の向上を図ることができる。
【０１４０】
また、本発明の第２の観点における信号線駆動回路は、１つの二値信号を伝送するために相補的な第１および第２の信号線を電気的に駆動する信号線駆動回路において、前記二値信号を送信しない間は前記第１および第２の信号線をそれぞれ第１の電圧レベルに保持する第１および第２のバイアス手段と、前記第１および第２の信号線と第２の電圧レベルを与える電源電圧端子との間にそれぞれ接続された第１および第２のスイッチ手段と、前記二値信号を送信しない間は前記第１および第２のスイッチ手段をオフ状態に保持し、前記二値信号を送信する時は前記二値信号の論理値に応じて前記第１または第２のスイッチ手段のいずれか一方をオン状態に切り換えるとともに他方をそのままオフ状態に保持し、前記一方のスイッチ手段に接続されている前記信号線の電位を監視し、当該電位が所定の電圧レベルに達した時に前記一方のスイッチ手段をオフ状態に戻すスイッチ制御手段とを有する。
上記第２の観点によれば、１つの二値信号を伝送するために相補的な第１および第２の信号線を電気的に駆動する信号線駆動回路において、上記第１の観点と同様の作用効果が奏される。
【０１５０】
上記第１および第２の観点の信号線駆動回路においては、さらに、バイアス手段が、各々の信号線と第１の電圧レベルを与える電源電圧端子との間に接続されたプリチャージ用スイッチ手段と、二値信号を送信しない間はプリチャージ用スイッチ手段をオン状態に保持し、二値信号を送信する時はプリチャージ用スイッチ手段をオフ状態に保持するプリチャージ制御手段とを有する構成が好適に採られる。この構成によれば、二値信号を送信する時はプリチャージ用スイッチ手段をオフ状態に保持することにより、貫通電流を防止し、素子の保護と消費電力の一層の低減を図ることができる。
【０１６０】
本発明の第３の観点における信号線駆動回路は、第１の信号線を第１の電位にプリチャージする第１のプリチャージ用トランジスタと、第２の信号線を第１の電位にプリチャージする第２のプリチャージ用トランジスタと、上記第１の信号線を第２の電位に放電するための第１のドライブ用トランジスタと、上記第２の信号線を第２の電位に放電するための第２のドライブ用トランジスタと、第１の信号と第１の禁止信号とを入力し、上記第１の禁止信号が活性化されていないときに上記第１の信号の論理に基づいて上記第１のドライブ用トランジスタを駆動する第１の論理回路と、第２の信号と第２の禁止信号とを入力し、上記第２の禁止信号が活性化されていないときに上記第２の信号の論理に基づいて上記第２のドライブ用トランジスタを駆動する第２の論理回路と、上記第１の信号線を監視し、当該電位が第１の電位と第２の電位との間の所定の電位になると第１の禁止信号を活性化する第１の監視回路と、上記第２の信号線を監視し、当該電位が第１の電位と第２の電位との間の所定の電位になると第２の禁止信号を活性化する第２の監視回路とを含み、上記第１の信号と上記第２の信号とが相補的な論理を有し、上記第１の信号線と上記第２の信号線とに上記第１の信号と上記第２の信号の論理に応じた電位が現れる。
上記第３の観点においても、１つの二値信号を伝送するために相補的な第１および第２の信号線を電気的に駆動する信号線駆動回路において、第１および第２の論理回路ならびに第１および第２の監視回路の働きにより（上記第２の観点におけるスイッチ制御手段と同様の働きにより）、第１および第２信号線のいずれか一方では第１の電位と第２の電位との間の所定の電位付近で（つまり必要最小限の振幅で）所望の論理信号が安定確実に伝送され、消費電力の低減と伝送速度の向上が図られる。
【０１７０】
上記第３の観点の信号線駆動回路においては、さらに、上記第１の監視回路が上記第１の信号線の電位に応答して導通する第１のトランジスタを含み、当該第１のトランジスタが導通することで上記第１の禁止信号が活性化され、上記第２の監視回路が上記第２の信号線の電位に応答して導通する第２のトランジスタを含み、当該第２のトランジスタが導通することで上記第２の禁止信号が活性化される構成が好適に採られる。
【０１８０】
【発明の実施の形態】
以下、図１〜図５を参照して本発明の実施例を説明する。
【０１９０】
図１に、本発明の第１の実施例によるバス・ドライバの回路構成を示す。このバス・ドライバは、たとえば半導体メモリ装置のアドレス・バッファ内に設けられ、１ビット分のアドレス信号を差動方式で伝送する。
【０２００】
図２に示すように、このバス・ドライバ２は、相補的な一対のバス・ラインＡＬ，ＡＬ- を介して受信側たとえばアドレス・デコーダのレシーバ４に接続される。バス・ドライバ２は、１ビットのアドレス信号ＡINを入力し、この入力アドレス信号ＡINの論理値に応じて論理的にＨレベルまたはＬレベルを有する相補的な一対のアドレス信号ＡOUT ，ＡOUT-をバス・ラインＡＬ，ＡＬ- の送信端上に出力する。レシーバ４は、バス・ラインＡＬ，ＡＬ- の受信端にてバス・ドライバ２からのアドレス信号ＡOUT ，ＡOUT-にそれぞれ相当するアドレス信号Ａin，Ａin- を受信する。タイミング回路６は、バス・ドライバ２およびレシーバ４に後述する制御用のタイミング信号（ＰＲＣ，ＡＥＮ- ），ＫＣを与える。
【０２１０】
図１に示すように、本実施例のバス・ドライバ２では、両バス・ラインＡＬ，ＡＬ- の送信端と標準Ｌレベルの電源電圧Ｖss（たとえば０ボルト）の電源電圧端子との間にドライブ用のスイッチング素子としてＮＭＯＳトランジスタ１０，１２がそれぞれ接続されている。
【０２２０】
ＮＭＯＳトランジスタ１０をオン・オフ制御するためのスイッチ制御回路１４は、ＰＭＯＳトランジスタ１６、ＮＭＯＳトランジスタ１８、インバータ２０，２２、ＮＡＮＤゲート２４およびＮＯＲゲート２６によって構成されている。
【０２３０】
より詳細には、ＰＭＯＳトランジスタ１６のソース端子が標準Ｈレベルの電源電圧ＶDD（たとえば３．３ボルト）の電源電圧端子に接続され、ＮＭＯＳトランジスタ１８のソース端子が電源電圧Ｖssの電源電圧端子に接続されている。ＰＭＯＳトランジスタ１６のゲート端子にはバス・ラインＡＬの送信端が接続され、ＮＭＯＳトランジスタ１８のゲート端子にはプリチャージ制御信号入力端子２８が接続されている。
【０２４０】
ＰＭＯＳトランジスタ１６およびＮＭＯＳトランジスタ１８のドレイン端子（接続点Ｎc ）はインバータ２０の入力端子に接続されている。インバータ２０の出力端子はＮＡＮＤゲート２４の一方の入力端子に接続されている。また、インバータ２０の入力端子と電源電圧Ｖssの電源電圧端子との間に、キャパシタＣ1 が接続されている。
【０２５０】
アドレス信号入力端子３０がインバータ２２の入力端子に接続され、インバータ２２の出力端子がＮＡＮＤゲート２４の他方の入力端子に接続されている。
【０２６０】
ＮＡＮＤゲート２４の出力端子はＮＯＲゲート２６の一方の入力端子に接続されている。ＮＯＲゲート２６の他方の入力端子にはアドレスイネーブル信号入力端子３２が接続されている。ＮＯＲゲート２６の出力端子はＮＭＯＳトランジスタ１０のゲート端子に接続されている。
【０２７０】
ＮＭＯＳトランジスタ１２をオン・オフ制御するためのスイッチ制御回路３４は、ＰＭＯＳトランジスタ３６、ＮＭＯＳトランジスタ３８、インバータ４０、ＮＡＮＤゲート４２およびＮＯＲゲート４４によって構成されている。
【０２８０】
より詳細には、ＰＭＯＳトランジスタ３６のソース端子が電源電圧ＶDDの電源電圧端子に接続され、ＮＭＯＳトランジスタ３８のソース端子が電源電圧Ｖssの電源電圧端子に接続されている。ＰＭＯＳトランジスタ３６のゲート端子にはバス・ラインＡＬ- の送信端が接続され、ＮＭＯＳトランジスタ３８のゲート端子にはプリチャージ制御信号入力端子２８が接続されている。
【０２９０】
ＰＭＯＳトランジスタ３６およびＮＭＯＳトランジスタ３８のドレイン端子（接続点Ｎd ）はインバータ４０の入力端子に接続されている。また、インバータ４０の入力端子と電源電圧Ｖssの電源電圧端子との間に、キャパシタＣ2 が接続されている。インバータ４０の出力端子はＮＡＮＤゲート４２の一方の入力端子に接続されている。ＮＡＮＤゲート４２の他方の入力端子にはアドレス信号入力端子３０が接続されている。
【０３００】
ＮＡＮＤゲート４２の出力端子はＮＯＲゲート４４の一方の入力端子に接続されている。ＮＯＲゲート４４の他方の出力端子にはアドレスイネーブル信号入力端子３２が接続されている。ＮＯＲゲート４４の出力端子はＮＭＯＳトランジスタ１２のゲート端子に接続されている。
【０３１０】
また、両バス・ラインＡＬ，ＡＬ- の送信端と電源電圧ＶDDの電源電圧端子との間には、バイアスまたはプリチャージ用のスイッチング素子としてＰＭＯＳトランジスタ４６，４８がそれぞれ接続されている。
【０３２０】
これらのＰＭＯＳトランジスタ４６，４８のゲート端子にはインバータ５０の出力端子が接続されている。インバータ５０の入力端子にはプリチャージ制御信号入力端子２８が接続されている。
【０３３０】
図３に、レシーバ４の回路構成例を示す。このレシーバ４は、バス・ラインＡＬ，ＡＬ- の受信端と内部ラインＪＬ，ＪＬ- との間に接続されたトランスファゲート５２，５４および内部ラインＪＬ，ＪＬ- に接続された２値検出型の差動増幅器５６を有している。タイミング回路６からの駆動タイミング信号ＫＣがＨレベルに活性化されると、ＰＭＯＳトランジスタからなるトランスファゲート５２，５４がオフ状態になってバス・ラインＡＬ，ＡＬ- と電気的に遮断されると同時に、ＮＭＯＳトランジスタからなるスイッチ５８がオン状態になって差動増幅器５６がイネーブル状態となる。
【０３４０】
イネーブル状態の下で、差動増幅器５６は、内部ラインＪＬ，ＪＬ- 上の受信アドレス信号Ａin，Ａin- の差分を検出して電源電圧ＶDDのＨレベル、ＶssのＬレベルまで増幅する。
【０３５０】
このように差動増幅器５６によって標準Ｈレベル（ＶDD）または標準Ｌレベル（Ｖss）に増幅された受信アドレス信号Ａin，Ａin- は、それぞれインバータ６０，６２を介して後段の信号処理部（図示せず）へ送られる。
【０３６０】
次に、図４のタイミング図につき本実施例によるバス・ドライバ２の作用を説明する。
【０３７０】
アドレス信号［ＡOUT ，ＡOUT-］を送信しない間は、入力端子２８に与えられるタイミング回路６からのプリチャージ制御信号ＰＲＣはアクティブ状態（Ｈレベル）にある。これにより、インバータ５０の出力がＬレベルで、プリチャージ用スイッチング素子であるＰＭＯＳトランジスタ４６，４８はそれぞれオン状態になっている。
【０３８０】
一方、入力端子３２に与えられるタイミング回路６からのアドレスイネーブル信号ＡＥＮ- は非アクティブ状態（Ｈレベル）にある。これにより、両ＮＯＲゲート２６，４４の出力がＬレベルで、ドライブ用スイッチング素子である両ＮＭＯＳトランジスタ１０，１２はオフ状態に保持されている。
【０３９０】
したがって、バス・ラインＡＬ，ＡＬ- は、それぞれオン状態のトランジスタ４６，４８を介して電源電圧ＶDDでプリチャージされ、ＶDDの電圧レベルに保持されている。
【０４００】
なお、プリチャージ制御信号ＰＲＣがＨレベルにあるため、スイッチ制御回路１４，３４ではＮＭＯＳトランジスタ１８，３８がそれぞれオン状態になっており、それぞれの接続点Ｎc ，Ｎd が電源電圧Ｖssの電圧レベルつまりＬレベルになっており、両インバータ２０，４０の出力がそれぞれＨレベルになっている。
【０４１０】
アドレス入力端子３０に該当ビットのアドレス信号ＡINが入力されると、図４の（Ｂ），（Ｃ）に示すように、その直後にプリチャージ制御信号ＰＲＣが非アクティブ状態（Ｌレベル）になり、代わってアドレスイネーブル信号ＡＥＮ- がアクティブ状態（Ｌレベル）になる。
【０４２０】
プリチャージ制御信号ＰＲＣがＬレベルになると、インバータ５０の出力がＨレベルになり、プリチャージ用のＰＭＯＳトランジスタ４６，４８がそれぞれオフ状態になる。また、スイッチ制御回路１４，３４内でＮＭＯＳトランジスタ１８，３８がそれぞれオフ状態になる。しかし、それぞれの接続点Ｎc ，Ｎd は、キャパシタＣ1,Ｃ2 の作用により、Ｖssの電位（Ｌレベル）が保持されており、両インバータ２０，４０の出力はまだＨレベルを保持している。
【０４３０】
入力アドレス信号ＡINの論理値が“１”（Ｈレベル）のときは、インバータ２２の出力がＬレベル→ＮＡＮＤゲート２４の出力がＨレベル→ＮＯＲゲート２６の出力ＧＳがＬレベルのままで、ドライブ用のＮＭＯＳトランジスタ１０はオフ状態のままである。これにより、バス・ラインＡＬの電位はＶDDのレベルに保持され、アドレス信号ＡOUT はＶDDの電圧レベルで送信出力される。
【０４４０】
一方、ＡINがＨレベル→ＮＡＮＤゲート４２の出力がＬレベルとなって、図４の（Ｄ）に示すようにＮＯＲゲート４４の出力ＧＳ- がＨレベルに立ち上がり、ドライブ用のＮＭＯＳトランジスタ１２はオンする。
【０４５０】
そうすると、バス・ラインＡＬ- はオン状態のＮＭＯＳトランジスタ１２を介して電源電圧Ｖssの端子に接続され、バス・ラインＡＬ- 上の電荷が放電し、図４の（Ｅ）に示すようにバス・ラインＡＬ- の電位が急速に下がる。
【０４６０】
そして、バス・ラインＡＬ- の電位が所定の電圧レベルＶc まで下がると、スイッチ制御回路３４内でＰＭＯＳトランジスタ３６がオンし、ノードＮd がＶDDの電圧レベルになる。このノードＮd の電圧レベル（ＶDD）は、キャパシタＣ2 の作用により保持されることになる。これにより、インバータ４０の出力がＬレベル→ＮＡＮＤゲート４２の出力がＨレベルとなって、ＮＯＲゲート４４の出力ＧＳ- がＬレベルに下がり、ＮＭＯＳトランジスタ１２がオフ状態に戻る。
【０４７０】
ＮＭＯＳトランジスタ１２がオフすると、バス・ラインＡＬ- における放電は止まり、バス・ラインＡＬ- 全体で、特に送信端（近端）側と受信端（遠端）側との間で電位が平均化される。これにより、近端側（ＡOUT-）では、図４の（Ｅ）に示すように、極小点（Ｖc ）よりは電位が上昇する。一方、遠端側（Ａin- ）では、図４の（Ｆ）に示すように電位がさらに下がる。そして、双方の電位が１つに合わさるように平均電圧レベルＶF で安定する。
【０４８０】
ここで、この平均電圧レベルＶF が、受信側のレシーバ４における２値検知増幅のしきい値ＶTHよりも低いレベルになるように設定する。これにより、レシーバ４では、バス・ラインＡＬ- 上のアドレス信号Ａin- の論理値を“０”（Ｌレベル）と識別することができる。
【０４９０】
伝送アドレス信号における論理的にＬレベルの電圧レベルＶF または振幅［ＶDD−ＶF ］は、ＮＯＲゲート２６（４４）の出力ＧＳ（ＧＳ- ）がパルス状にＨレベルになる期間（Ｔｃ）つまりＮＭＯＳトランジスタ１０（１２）の動通状態 を制御することによって任意に調整できる。具体的には、たとえばＮＭＯＳトランジスタ１０（１２）のサイズを変えることで任意に調整できる。
【０５００】
上記期間Ｔc を短くするほど、論理的にＬレベルのアドレス信号を伝送するバス・ラインＡＬ（ＡＬ- ）の近端における電位の降下は小さくなって、極小点（Ｖc ）が高くなり、定常電圧レベルＶF は高くなる。反対に、上記期間Ｔc を長くするほど、論理的にＬレベルのアドレス信号を伝送するバス・ラインＡＬ（ＡＬ- ）の近端における電位の降下は大きくなって、極小点（Ｖc ）が低くなり、定常電圧レベルＶF も低くなり、終にはＶss（飽和点）に達する。
【０５１０】
本実施例のバス・ドライバ２では、この期間Ｔc をアドレスイネーブル信号ＡＥＮ- またはプリチャージ制御信号ＰＲＣで規定されるパルス期間よりも十分小さな値に選択することで、伝送アドレス信号ＡOUT ，ＡOUT-（Ａin，Ａin- ）におけるＬレベルの電圧ＶF を電源電圧Ｖssよりも高くし、伝送アドレス信号の振幅［ＶDD−ＶF ］をフル振幅［ＶDD−Ｖss］よりも小さく、必要最小限の振幅とすることができる。
【０５２０】
このバス・ドライバ２で消費される電力は、主にドライブ用のＮＭＯＳトランジスタ１０，１２がオンした時の動作（放電）電流に起因する。しかし、上記したように、期間Ｔc が短く、伝送アドレス信号ＡOUT ，ＡOUT-の振幅［ＶDD−ＶF ］が小さいため、消費電力が大幅に低減している。
【０５３０】
また、伝送アドレス信号ＡOUT ，ＡOUT-（Ａin，Ａin- ）の振幅［ＶDD−ＶF ］が小さいため、パルス期間も短くて済み、伝送遅延時間を短縮することができる。したがって、この実施例のメモリ装置においては、アクセス速度を向上させることができる。
【０５４０】
図５に、第２の実施例によるバス・ドライバ２の回路構成を示す。
【０５５０】
この実施例でも、ドライブ用のＮＭＯＳトランジスタ１０，１２、プリチャージ用のＰＭＯＳトランジスタ４６，４８およびプリチャージ制御用のインバータ５０の各部は上記した第１実施例のものと同じである。相違する点は、スイッチ制御回路１４’，３４’の回路構成および作用である。
【０５６０】
詳細には、スイッチ制御回路１４’は、ＮＯＲゲート７０、ワンショット回路７２およびインバータ７４を縦続接続してなる。スイッチ制御回路３４’は、インバータ７６，ＮＯＲゲート７８、ワンショット回路８０およびインバータ８２を縦続接続してなる。ワンショット回路７２，８０は、複数個たとえば３個のインバータ８４ａ，８４ｂ，８４ｃとＮＡＮＤゲート８６とで構成されている。
【０５７０】
かかる構成において、入力アドレス信号ＡINの論理値が“１”（Ｈレベル）のとき、スイッチ制御回路１４’ではインバータ７４の出力ＧＳはＬレベルのままであり、ドライブ用ＮＭＯＳトランジスタ１０をオフ状態に保持する。したがって、ＶDDのＨレベルでアドレス信号ＡOUT がバス・ラインＡＬ上に出力されたことになる。
【０５８０】
一方、スイッチ制御回路３４’では、インバータ７６の出力がＬレベル→ＮＯＲゲート７８の出力がＨレベルになり、これに応動してワンショット回路８０の出力端子より所定時間ＴM だけＬレベルに活性化された電圧（パルス）が得られる。このＬレベルのパルスに応動して、インバータ８２の出力ＧＳ- がＨレベルになり、ドライブ用ＮＭＯＳトランジスタ１２がオンする。
【０５９０】
入力アドレス信号ＡINの論理値が“０”（Ｌレベル）のときは、スイッチ制御回路１４’，３４’の間、ドライブ用ＮＭＯＳトランジスタ１０，１２の間、バス・ラインＡＬ，ＡＬ- 等の間で作用が逆になる。
【０６００】
この実施例における期間Ｔc'は、上記第１実施例における期間Ｔc に相当する技術的意義を有しており、ワンショット回路８０の出力パルス幅ＴM によって規定される。ワンショット回路８０の出力パルス幅は、インバータ８４の個数（段数）によって任意に調整できる。
【０６１０】
このように、この第２の実施例では、バス・ラインＡＬ，ＡＬ- の電位を監視することなく、スイッチ制御回路１４’，３４’内に予め設定した一定の期間Ｔc'だけドライブ用ＮＭＯＳトランジスタ１０，１２のいずれか一方をオンさせることにより、上記した第１実施例と同様にバス・ラインＡＬ，ＡＬ- を小振幅［ＶDD−ＶF ］で駆動して、消費電力の低減と伝送速度の向上を実現することができる。
【０６２０】
上記した実施例では、プリチャージ用のスイッチング素子をＰＭＯＳトランジスタ４６，４８で構成し、これらのＰＭＯＳトランジスタ４６，４８とドライブ用のＮＭＯＳトランジスタ１０，１２とが同時にオンしないように、プリチャージ制御信号ＰＲＣとアドレスイネーブル信号ＡＥＮ- 間のタイミングを調整している（図４の(B),(C) ）。これにより、貫通電流を防止し、素子の保護と消費電力の一層の低減を図っている。
【０６３０】
もっとも、動作電流や消費電力の点では劣るが、簡便化を図る目的で、プリチャージ制御信号ＰＲＣとアドレスイネーブル信号ＡＥＮ- とを共通化する、つまりプリチャージ制御信号ＰＲＣをアドレスイネーブル信号ＡＥＮ- で代用することも可能である。
【０６４０】
あるいは、プリチャージ用のスイッチング素子をバイアス用抵抗素子で置換することも可能である。その場合は、ＰＭＯＳトランジスタ４６，４８のゲート端子を電源電圧Ｖssに固定接続することで、両トランジスタ４６，４８を抵抗素子とすることができる。
【０６５０】
また、上記した実施例では、バス・ラインＡＬ，ＡＬ- の送信端とＬレベル側の電源電圧Ｖssの電源電圧端子との間にドライブ用のスイッチング素子（ＮＭＯＳトランジスタ１０，１２）を接続する構成であった。
【０６６０】
しかし、バス・ラインＡＬ，ＡＬ- の送信端とＨレベル側の電源電圧ＶDDの電源電圧端子との間にドライブ用のスイッチング素子（通常はＰＭＯＳトランジスタ）を接続する構成としてもよい。その場合は、バス・ラインＡＬ，ＡＬ- の送信端とＬレベル側の電源電圧Ｖssの電源電圧端子との間にプリチャージまたはバイアス用のスイッチング素子または抵抗素子が接続されることになる。
【０６７０】
上記実施例におけるレシーバ４の回路構成（図３）も一例であり、種々のレシーバ回路を使用することができる。
【０６８０】
上記した実施例はアドレス信号を伝送するためのバス・ドライバに係るものであった。しかし、本発明は、コントロール・バスあるいはデータ・バス等の駆動にも適用可能であり、任意のディジタル信号または二値信号を伝送するための信号線の駆動に適用可能である。また、上記キャパシタＣ1,Ｃ2 は、寄生容量を利用する構成としてもよい。
【０６９０】
【発明の効果】
以上説明したように、本発明の信号線駆動回路によれば、二値信号線を伝送するために信号線を必要最小限の振幅で駆動するようにしたので、消費電力を低減し、かつ伝送遅延時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明の一実施例によるバス・ドライバの回路構成を示す回路図である。
【図２】実施例におけるアドレス信号伝送システムの構成を示すブロック図である。
【図３】実施例におけるレシーバの回路構成例を示す回路図である。
【図４】実施例における作用を説明するための各部の信号の波形を示すタイミング図である。
【図５】別の実施例によるバス・ドライバの回路構成を示す回路図である。
【図６】従来のバス・ドライバの回路構成を示す回路図である。
【図７】従来のバス・ドライバの各部の信号の波形を示すタイミング図である。
【符号の説明】
２    バス・ドライバ
４    レシーバ
６    タイミング回路
１０，１２    ドライブ用ＮＭＯＳトランジスタ
１４，３４    スイッチ制御回路
４６，４８    プリチャージ用ＰＭＯＳトランジスタ
ＡＬ, ＡＬ-   バス・ライン
【図１】
0004198792.tif 000002
【図２】
0004198792.tif 000003
【図３】
0004198792.tif 000004
【図４】
0004198792.tif 000005
【図５】
0004198792.tif 000006
【図６】
0004198792.tif 000007
【図７】
0004198792.tif 000008