(57)【特許請求の範囲】
【請求項１】
チャージポンプ回路と、コンパレータ回路と、昇圧パルス発生回路とを備えたチャージポンプ型昇圧回路であって、
前記チャージポンプ回路は、外部電源電圧を前記昇圧パルス発生回路からの昇圧パルスを受けて昇圧するように構成された回路であり、
前記コンパレータ回路は、前記チャージポンプ回路により昇圧された出力電圧を所定のしきい値電圧と比較し、前記出力電圧が前記しきい値電圧より低いときにはアクティブ信号を、反対に前記出力電圧が前記しきい値電圧より高いときには非アクティブ信号を出力するように構成された回路であり、
前記昇圧パルス発生回路は、前記コンパレータ回路の出力信号を受けて前記昇圧パルスを発生する回路であって、内部のクロックパルス生成回路で生成したクロックパルスに同期して初段フリップフロップがラッチした情報をシフトするビット数の異なる第１、第２のシフトレジスタと、前記コンパレータ回路よりアクティブ信号を受ける度に出力状態が反転するフリップフロップとを備え、該フリップフロップの出力が非アクティブ状態で前記コンパレータ回路の出力がアクティブ状態のときは前記第１のシフトレジスタはアクティブ信号、前記第２のシフトレジスタは非アクティブ信号を前記クロックパルスに同期してラッチし、反対に前記フリップフロップの出力がアクティブ状態で前記コンパレータ回路の出力がアクティブ状態のときは前記第１のシフトレジスタは非アクティブ信号、前記第２のシフトレジスタはアクティブ信号を前記クロックパルスに同期してラッチするように構成され、且つ前記第１、第２のシフトレジスタの何れかのビット出力がアクティブの場合には、前記クロックパルスに同期して前記昇圧パルスを発生するように構成された回路であることを特徴とするチャージポンプ型昇圧回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バッテリーのような低電圧源から、これよりも高い電圧源を得るチャージポンプ型の昇圧回路に関し、特にチャージポンプ動作の際に発生するラジオノイズを低減する昇圧回路技術に関する。
【０００２】
【従来の技術】
例えば、車載用の電子機器の多くはバッテリーを駆動源にしており、その中にはＥＬディスプレイパネルのようにバッテリー電圧よりも高い駆動電圧を必要とする機器がある。またビデオカメラ、ディジタルカメラ、携帯電話などの携帯電子機器でも液晶を表示するためにバッテリーよりも高い電圧を必要とする。こうした高い電圧を得るには昇圧回路が必要となる。上述したような用途の昇圧回路には、出力電圧変動が若干大きいという欠点はあるものの、トランスレス構造が採用できて回路を小型化できるチャージポンプ回路を使った昇圧回路が採用されることが多い。
【０００３】
図３は、こうしたチャージポンプ回路を使用して高い電圧を得る従来の昇圧回路の回路構成の一例を示したものであり、昇圧回路１は、チャージポンプ回路２、コンパレータ回路３、昇圧パルス発生回路４とから構成されている。
チャージポンプ回路２は、外部電源電圧Ｖinを昇圧する回路であり、ダイオードＤ２１〜Ｄ２５、コンデンサＣ２１〜Ｃ２５、インバータＱ２１、第１の非反転バッファＱ２２、第２の非反転バッファＱ２３とにより構成される。
【０００４】
ダイオードＤ２１のアノードには外部電源電圧Ｖinが供給される。ダイオードＤ２１ないしＤ２４のカソードは、それぞれダイオードＤ２２ないしＤ２５のアノードに接続される。ダイオードＤ２２ないしＤ２５のアノードは、それぞれコンデンサＣ２１ないしＣ２４の第１の端子に接続される。コンデンサＣ２１、Ｃ２３の第２の端子は、第１の非反転バッファＱ２２の出力端子に接続される。コンデンサＣ２２、Ｃ２４の第２の端子は、第２の非反転バッファＱ２３の出力端子に接続される。第２の非反転バッファＱ２３は、昇圧パルス発生回路４の昇圧パルス信号φ１をバッファしてコンデンサＣ２２、Ｃ２４の第２の端子を駆動する。第１の非反転バッファＱ２２は、昇圧パルス発生回路４の昇圧パルス信号φ１をインバータＱ２１により反転したパルスをバッファし、コンデンサＣ２１、Ｃ２３の第２の端子を駆動する。ダイオードＤ２５のカソードは出力ノードＮoutに接続される。出力ノードＮoutの電圧Ｖoutが昇圧された出力電圧である。ダイオードＤ２５のカソードと接地ノードＶssとの間には、出力電圧平滑用のコンデンサＣ２５が接続されている。
【０００５】
チャージポンプ回路２では、外部電源電圧ＶinからダイオードＤ２１を通して供給された電荷が、昇圧パルス発生回路４の昇圧パルス信号φ１に同期してコンデンサＣ２１、Ｃ２２、Ｃ２３と順次、後段に移送される。この電荷の移送に伴い各コンデンサの充電電圧は、後段コンデンサにいく程高くなっていき、出力ノードＮoutには、次式で表される昇圧された出力電圧Ｖoutが得られる。
Ｖout＝Ｖin＋（Ｖφ−ＶＦ）×Ｎ−ＶＦ−（Ｉout×Ｎ）／（Ｃ×ｆ）
ここで、Ｖφは非反転バッファＱ２２、Ｑ２３の出力電圧、ＶＦはダイオードの順方向電圧、Ｉoutは出力電流、ＣはコンデンサＣ２１〜Ｃ２４の容量、ｆは昇圧パルス信号φ１の周波数、Ｎはダイオードとコンデンサ各１個を接続した昇圧用回路（例えば、Ｃ２１とＤ２２）の段数である。段数Ｎは、必要とする昇圧の程度に応じて数が調整される。
【０００６】
得られた出力電圧Ｖoutは、コンパレータ回路３に導かれ、直列に接続された抵抗Ｒ３１、Ｒ３２により分圧される。分圧された電圧は、帰還電圧ＶfとしてコンパレータCOMP３１の反転入力端子に入力される。コンパレータCOMP３１の非反転入力端子には、基準電圧生成回路３１で生成された基準電圧Ｖrefが入力される。コンパレータCOMP３１は、出力電圧Ｖoutが低下し帰還電圧Ｖfが基準電圧Ｖrefより低くなった場合にはアクティブ信号としての“ High"レベル（論理“１ "）信号を、反対に出力電圧Ｖoutが上昇して帰還電圧Ｖfが基準電圧Ｖrefより高くなった場合には非アクティブ信号としての“ Low "レベル（論理“０ "）信号を発生して、昇圧パルス発生回路４に送る動作を行なう。
【０００７】
昇圧パルス発生回路４は、基本的には、コンパレータCOMP３１の出力が“ High"レベルの場合には、昇圧パルス信号φ１を発生してチャージポンプ回路２に昇圧動作をさせる。反対にコンパレータCOMP３１の出力が“ Low "レベルの場合には、昇圧パルス信号φ１の発生を停止してチャージポンプ回路２の昇圧動作を停止させる働きをする回路である。
【０００８】
図３に示す昇圧パルス発生回路４は、マスタースレーブ型ＤタイプフリップフロップＤＦ４１、ＤＦ４２、ＤＦ４３で構成されるシフトレジスタ４２と、３入力ＯＲ回路Ｑ４１、２入力ＡＮＤ回路Ｑ４２、非反転バッファＱ４３、インバータＱ４４とにより構成されている。
回路電源が投入された直後等には、図示しないリセットパルス発生回路から、リセット信号ＲＳＴが出力される。そしてインバータ回路Ｑ４４により反転されて３個のフリップフロップＤＦ４１〜ＤＦ４３のリセット端子に加えられ、各フリップフロップを初期状態に戻す。
【０００９】
一方、クロックパルス生成回路４１にて生成されたクロック信号CLOCKは、非反転バッファＱ４３にてバッファされた後、フリップフロップＤＦ４１〜ＤＦ４３の各クロック入力端子ＣＬに入力される。ＤＦ４１〜ＤＦ４３の各フリップフロップは、クロック入力端子ＣＬに加えられたクロックパルスの立ち上がりエッジで、その瞬間におけるデータ入力端子Ｄの論理状態を読込み、その読み込んだ論理状態をクロックパルスの立ち下がりエッジで各出力端子Ｑに出力する動作を行なう。フリップフロップＤＦ４１〜ＤＦ４３は従属接続（前段の出力端子Ｑが次段のフリップフロップのデータ入力端子Ｄに接続）されて、シフトレジスタ４２を構成している。従って、クロック信号CLOCKのクロックパルスが入力される毎に、１段目のフリップフロップＤＦ４１のデータ入力端子Ｄから読み込まれたデータが次々と後段フリップフロップにシフトされていく動作を行なう。なお図４では３個のフリップフロップＤＦ４１〜４３でシフトレジスタ４２を構成しているが、これは例示でありフリップフロップの個数（シフトレジスタ４２のビット数）は、必要に応じて増減される。
【００１０】
フリップフロップＤＦ４１〜ＤＦ４３の各出力信号は、３入力ＯＲ回路Ｑ４１の入力端子に加えられ、その出力信号は２入力ＡＮＤ回路Ｑ４２の第１の入力端子に、そしてＱ４２の第２の入力端子にはクロック信号CLOCKが入力されている。Ｑ４２の出力は、昇圧パルス信号φ1である。従って、ＤＦ４１〜ＤＦ４３の出力端子Ｄの信号のうちに、少なくとも一つ“ High"レベル信号があればＱ４１の出力が“ High"レベルとなる。その状態でクロック信号CLOCKとして次のクロックパルスが入力されると、昇圧パルス信号φ１としてクロックパルスと同波形の昇圧パルスが現れる。そして、その昇圧パルスがチャージポンプ回路２に入力されて昇圧動作を行なわせることとなる。
【００１１】
フリップフロップＤＦ４１〜ＤＦ４３により構成されたシフトレジスタ４２を設けているため、コンパレータCOMP３１の出力が“ High"レベルとなり、その信号がクロックパルスに同期してＤＦ４１にラッチされた場合には、その後、少なくとも３個の昇圧パルスが昇圧パルス信号φ１として出力される。また、コンパレータCOMP３１の出力が“ High"レベルを長く継続した後に“ Low "レベルになった後も、最低３個の昇圧パルスが昇圧パルス信号φ１としてその後も出力される。
【００１２】
このようにシフトレジスタ４２を設けてコンパレータCOMP３１の出力信号の引き延ばし動作をさせているのは、このようにしない場合には、チャージポンプ回路２の動作によりコンパレータCOMP３１の出力に幅の短いパルスが発生してノイズとなり、他の回路に誤動作を生じさせる原因になること。またその短いパルスはクロックパルスと同期していないため、その信号とクロック信号CLOCKとを２入力ＡＮＤ回路Ｑ４２にて直接にＡＮＤをとると、パルス幅がクロック信号CLOCKのクロックパルス幅より狭い昇圧パルス信号φ１が発生して、チャージポンプ回路２の動作を不安定にする恐れがあるため等の理由による。
【００１３】
このようなことから、図３の回路の通常時の動作は、図４の主要部信号のタイミングチャートに示すようになる。図４のタイミングチャートは、出力ノードＮoutから一定の出力電流Ｉoutが負荷に供給されている場合の図である。
【００１４】
出力電流Ｉoutは平滑コンデンサＣ２５から供給されるため、出力電流Ｉoutが流れることにより出力電圧Ｖoutは低下していく。そして出力電圧Ｖoutが所定のしきい値電圧Ｖthより低くなると、出力電圧Ｖoutを分圧した帰還電圧Ｖfが基準電圧Ｖrefより低くなるように基準電圧Ｖrefが設定してあるので、コンパレータCOMP３１の出力は直ちに“ High"レベルに変わる。
【００１５】
すると、その直後のクロック信号CLOCKのクロックパルスによりフリップフロップＤＦ４１が“ High"レベル信号をラッチして出力端子Ｄに“ High"レベルを出力する。こうしてＤＦ４１の出力が“ High"レベルになると、Ｑ４１の出力も“ High"レベルとなり、次のクロックパルスによりＱ４２の出力の昇圧パルス信号φ１としてクロックパルスと同じ波形の昇圧パルスが現れる。そして、この昇圧パルスがチャージポンプ回路２に入力されて、昇圧動作が１回行なわれると出力電圧Ｖoutは上昇し、所定のしきい値電圧Ｖthを越える
出力電圧Ｖoutがしきい値電圧Ｖthを越えると、帰還電圧Ｖfは基準電圧Ｖrefより大となり、コンパレータCOMP３１の出力は直ちに“ Low "レベルに戻る。従って次のクロックパルスでは、ＤＦ４１は“ Low "レベルをラッチすることとなり、その出力は“ Low "レベルに戻り、続くクロックパルスによりその論理状態がシフトされていくことになる。
【００１６】
しかし、最初にコンパレータCOMP３１の出力が“ High"レベルになった直後のクロックパルスによりフリップフロップＤＦ１にラッチされた“ High"レベル信号は、続くクロックパルスによりＤＦ４２、ＤＦ４３とシフトされた後に消滅する。従って、その“ High"レベル信号がＤＦ１〜ＤＦ３の何れかに保持されている間は、Ｑ４１の出力は“ High"レベルに維持され続けるため、Ｑ４２の出力である昇圧パルス信号φ１には結局、３個の昇圧パルスが現れる。
【００１７】
チャージポンプ回路２はこの３個の昇圧パルスを受けて昇圧動作を行ない、出力電圧Ｖoutはしきい値電圧Ｖthよりも高い電圧に昇圧される。昇圧動作は昇圧パルスの発生停止により停止する。その後は再び出力電流Ｉoutが流れることにより出力電圧Ｖoutは低下を始める。そして、出力電圧Ｖoutが所定のしきい値電圧Ｖthより低下すると、コンパレータCOMP３１は“ High"レベル信号を再び出力する。これにより、前述したと同じ昇圧動作が再び開始される。こうした動作の結果、図４のタイミングチャートに示したような周期的波形を繰り返す動作が行なわれる。
【００１８】
【発明が解決しようとする課題】
上述したような昇圧動作の過程で問題になるのは、チャージポンプ回路２が昇圧動作を行なう際に発生する電流ノイズである。昇圧パルスを受けて非反転バッファＱ２２、Ｑ２３の出力が反転動作を行う際には、その都度、チャージポンプ回路２内の各部で大きな電荷移動が瞬間的に生ずる。そして、この電荷の瞬間移動に起因する電流ノイズが図４の（４）に示したようなタイミングで発生する。
【００１９】
この昇圧動作時の電流ノイズは、出力電流Ｉoutがほぼ一定している場合には、図４の（４）に示したような周期Ｔ１で間欠的に繰り返し発生する。このような波形の電流ノイズのノイズスペクトルは、基本周期をＴ１とする複数の高調波からなるスペクトルを呈する。従って、こうしたノイズを発生する昇圧回路１の周辺に中波帯（５３５〜１６０５ｋＨｚ）のＡＭラジオが存在する場合には、それらの高調波がラジオノイズとしてＡＭラジオに混入し、放送電波と干渉してビート音を発生するという問題を発生させる。
【００２０】
本発明は、かかる事情に鑑みてなされたもので、その目的は、出力電流がほぼ一定している場合に、昇圧回路１の昇圧動作に伴い発生する前記ラジオノイズの大きさを低減させることにある。
【００２１】
【課題を解決するための手段】
上記の目的を達成するため、請求項１記載の発明は、チャージポンプ回路と、コンパレータ回路と、昇圧パルス発生回路とを備えたチャージポンプ型昇圧回路である。前記チャージポンプ回路は、外部電源電圧を前記昇圧パルス発生回路からの昇圧パルスを受けて昇圧するように構成されている。また前記コンパレータ回路は、前記チャージポンプ回路により昇圧された出力電圧を所定のしきい値電圧と比較し、前記出力電圧が前記しきい値電圧より低いときにはアクティブ信号を、反対に前記出力電圧が前記しきい値電圧より高いときには非アクティブ信号を出力するように構成されている。更に前記昇圧パルス発生回路は、前記コンパレータ回路の出力信号を受けて前記昇圧パルスを発生する回路であって、内部のクロックパルス生成回路で生成したクロックパルスに同期して初段フリップフロップがラッチした情報をシフトするビット数の異なる第１、第２のシフトレジスタと、前記コンパレータ回路よりアクティブ信号を受ける度に出力状態が反転するフリップフロップとを備えている。そして前記フリップフロップの出力が非アクティブ状態で前記コンパレータ回路の出力がアクティブ状態のときは前記第１のシフトレジスタはアクティブ信号、前記第２のシフトレジスタは非アクティブ信号を前記クロックパルスに同期してラッチし、反対に前記フリップフロップの出力がアクティブ状態で前記コンパレータ回路の出力がアクティブ状態のときは前記第１のシフトレジスタは非アクティブ信号、前記第２のシフトレジスタはアクティブ信号を前記クロックパルスに同期してラッチするように構成されている。更に前記第１、第２のシフトレジスタの何れかのビット出力がアクティブの場合には、前記クロックパルスに同期して前記昇圧パルスを発生するように構成されていることに特徴を有するチャージポンプ型昇圧回路である。
【００２２】
このように構成したことにより、出力電圧がしきい値電圧より低下したことを検出した信号を受けた際に、昇圧パルス発生回路が発生する昇圧パルスの最低発生個数が、検出信号を受ける度に、前回の最低発生個数と異なるようになる。従って、発生する電流ノイズ波形の周期が毎回異なることになるため、ノイズスペクトルのピーク値が減少してラジオノイズが低減される効果が得られる。
【００２５】
【発明の実施の形態】
以下、本発明の一実施の形態を図面を参照して説明する。図１は、本発明の実施形態の一例を示した電気的構成図である。なお、前記図３と同一又は相当部分には同一符号を付しその説明を繰り返さない。
【００２６】
図１のチャージポンプ型昇圧回路１は、チャージポンプ回路２、コンパレータ回路３、昇圧パルス発生回路４とから構成されている。チャージポンプ回路２とコンパレータ回路３の構成は、「従来技術」の項で述べた図３中のチャージポンプ回路２、コンパレータ回路３と同じ構成であり、動作も同じである。
【００２７】
以下、図3のそれとは異なる図１中の昇圧パルス発生回路４の構成と動作について詳述する。図１中のＤＦ４４〜ＤＦ４９は、マスタースレーブ型のＤタイプフリップフロップである。ＤＦ４５〜ＤＦ４７は、３ビットのシフトレジスタ４２を構成しており、その動作は図３中のＤＦ４１〜ＤＦ４３で構成されたシフトレジスタ４２と同じである。同じくＤＦ４８、ＤＦ４９は、２ビットのシフトレジスタ４３を構成しており、ＤＦ４５〜ＤＦ４７で構成された３ビットシフトレジスタ４２よりビット数が１ビット少ないだけで動作は同じである。ＤＦ４５〜ＤＦ４９の各クロック入力端子には、クロックパルス生成回路４１で生成されたクロック信号CLOCKが非反転バッファＱ４３でバッファされて加えられている。
【００２８】
またＤＦ４５〜ＤＦ４９の各リセット端子（負論理入力端子）には、回路電源投入時等にＤＦ４５〜ＤＦ４９をリセットするためのリセット信号ＲＳＴをインバータＱ４４で反転した信号が加えられている。
【００２９】
３ビットのシフトレジスタ４２を構成するフリップフロップＤＦ４５〜ＤＦ４７の各出力は、３入力ＯＲ回路Ｑ４７に入力されており、ＤＦ４５〜ＤＦ４７の少なくとも一つの出力が“ High"レベルのときにＱ４７の出力は“ High"レベルとなる。同様にＤＦ４８、ＤＦ４９の各出力は２入力ＯＲ回路Ｑ４８に入力されており、ＤＦ４８、ＤＦ４９の少なくとも一つの出力が“ High"レベルのときにＱ４８の出力は“ High"レベルとなる。Ｑ４７とＱ４８の各出力は、２入力ＯＲ回路Ｑ４６に入力され、Ｑ４７、Ｑ４８の少なくとも一つの出力が“ High"レベルのときにＱ４６の出力も“ High"レベルとなる。こうした回路構成により、Ｑ４６の出力は、ＤＦ４５〜ＤＦ４９の何れか少なくとも一つの出力が“ High"レベルのときに“ High"レベルとなる構成となっている。
【００３０】
コンパレータCOMP３１の出力信号は、フリップフロップＤＦ４４のクロック入力端子ＣＬと２入力ＡＮＤ回路Ｑ５０、Ｑ５１の各第１の入力端子に入力されている。ＤＦ４４の出力信号は、２入力ＡＮＤ回路Ｑ５１の第２の入力端子とインバータＱ４９に入力されている。インバータＱ４９の出力信号は、ＤＦ４４のデータ入力端子Ｄと、２入力ＡＮＤ回路Ｑ５０の第２の入力端子に入力されている。このような回路構成により、ＤＦ４４の出力は、そのクロック入力端子ＣＬにクロックパルスが入力される度に、その出力状態が反転する動作を繰り返す。
【００３１】
ＤＦ４５の入力端子Ｄには、ＤＦ４４の出力が非アクティブ状態である“ Low "レベル状態のときにコンパレータCOMP３１がアクティブ信号である“ High"レベル信号を出力したときに“ High"レベル信号が加わる。反対にＤＦ４８の入力端子Ｄには、ＤＦ４４の出力がアクティブ状態である“ High"レベル状態のときにコンパレータCOMP３１が“ High"レベルを出力したときに“ High"レベルの信号が加わる。
【００３２】
次にこのような回路構成の下における、昇圧回路１の通常時の動作を、図２に示した主要信号のタイムチャートを参照しつつ説明する。通常時の動作とは、出力ノードＮoutからほぼ一定の出力電流Ｉoutが負荷に供給されている状態をいう。出力電流Ｉoutは平滑コンデンサＣ２５から供給されているため、出力電流Ｉoutが流れることにより出力電圧Ｖoutは低下していく。そして出力電圧Ｖoutが所定のしきい値電圧Ｖthより低くなると、出力電圧Ｖoutを分圧して得られる帰還電圧Ｖfが基準電圧Ｖrefより低くなって、コンパレータCOMP３１はアクティブ信号である“ High"レベル信号を出力する。
【００３３】
フリップフロップＤＦ４４の出力の状態は、“ High"レベル、“ Low "レベルの何れの状態から出発してもよいから、ここでは最初、ＤＦ４４の出力は“ Low "レベルであったとする。すると、コンパレータCOMP３１の出力が“ High"レベルになったとき、Ｑ５０の出力は“ High"レベルとなり、クロック信号CLOCKの次に来る最初のクロックパルスによりＤＦ４５にアクティブ信号である“ High"レベルがラッチされる。他方、Ｑ５１の出力は、ＤＦ４４の出力信号が“ Low "レベルであるため、“ Low "レベルのままで、ＤＦ４８には非アクティブ信号である“ Low "レベルがラッチされる。
【００３４】
フリップフロップＤＦ４５の出力が“ High"レベルになったことにより、Ｑ４７、Ｑ４６の出力も“ High"レベルとなる。従って、クロック信号CLOCKの次のクロックパルスによりＱ４２の出力信号である昇圧パルス信号φ１には昇圧用のクロックパルスが現れる。この昇圧パルスがチャージポンプ回路２に入力されると昇圧動作が１回行なわれ、それにより出力電圧Ｖoutは上昇してしきい値電圧Ｖthを越える。すると帰還電圧Ｖfは基準電圧Ｖrefを上回り、コンパレータCOMP３１の出力は“ Low "レベルに落ちる。このような動作により、コンパレータCOMP３１の出力波形は、図２の（１）の最初の波形に示すような、短時間“ High"レベルになった後、直ぐに“ Low "レベルに戻るパルス状波形となる。
【００３５】
コンパレータCOMP３１の出力が“ Low "レベルの間は、Ｑ５０、Ｑ５１の出力は共に“ Low "レベルに維持されるので、続くクロック信号CLOCKのクロックパルスでは、ＤＦ４５、ＤＦ４８は共に“ Low "レベルをラッチする。そして、その論理状態が、クロックパルスが加わる都度、後段のフリップフロップにシフトされていく。但し、出力電圧Ｖoutの低下によりコンパレータCOMP３１が最初に“ High"レベルを出力した直後にＤＦ４５にラッチされた“ High"レベル信号は、続くクロックパルスによりＤＦ４６、ＤＦ４７とシフトされた後消滅する。ＤＦ４６〜ＤＦ４７の少なくとも一つの出力が“ High"レベルであるときには、Ｑ４６の出力は“ High"レベルを維持するので、Ｑ４２の出力信号である昇圧パルス信号φ１には、３個の昇圧パルスが図２の（３）の最初のパルス群のように現れる。
【００３６】
この３個の昇圧パルスを受けて、チャージポンプ回路２が昇圧動作を３回行なうことにより出力電圧Ｖoutは図２の（２）の波形に示すように急上昇する。昇圧は、昇圧パルスの発生停止と共に停止する。その後は負荷電流Ｉoutの流出により、出力電圧Ｖoutは平滑コンデンサＣ２５の容量と出力電流Ｉoutの値で決まる傾きでもって下降を始める。
【００３７】
ここで、フリップフロップＤＦ４４の動作を説明しておく。ＤＦ４４のクロック入力端子ＣＬには、図２の（１）の最初のパルス状波形がコンパレータCOMP３１から印加される。ＤＦ４４のデータ入力端子Ｄには、出力端子Ｑの信号をインバータ４９で反転した信号が入力されている。最初、ＤＦ４４の出力は“ Low "レベルであったので、データ入力端子Ｄには“ High"レベルの信号が印加されている。従って、クロック入力端子ＣＬにコンパレータCOMP３１から加えられたパルス状信号の立ち上がりエッジで“ High"レベル信号が読み込まれ、パルス状信号の立ち下がりエッジで読み込まれた“ High"レベル信号が出力端子Ｑに転送される。こうしてＤＦ４４の出力は“ High"レベルに反転する。その後で次のパルス状信号がクロック入力端子Ｄに加えられたときには、出力は元の“ Low "レベルに戻る。即ち、フリップフロップＤＦ４４は、コンパレータCOMP３１がパルス状信号が発生する度に出力状態が反転する動作を繰り返す。
【００３８】
前記昇圧動作の停止後、出力電流Ｉoutの流出が続き、出力電圧Ｖoutが低下を続けると、図２の（２）の最初の鋸歯状波形に示すように、昇圧開始からＴ１時間経過後に出力電圧Ｖoutは、再びしきい値電圧Ｖthより低くなる。するとコンパレータCOMP３１は再び“ High"レベルを出力する。今回は前述の場合とは反対に、ＤＦ４４の出力は“ High"レベルとなっているため、クロック信号CLOCKの次のクロックパルスにより、ＤＦ４８は“ High"レベルをラッチし、ＤＦ４５は“ Low "レベルをラッチする。これによりＱ４８、Ｑ４６の出力が“ High"レベルとなるため次のクロックパルスにより、昇圧パルス信号φ１には昇圧パルスが現れる。この昇圧パルスによりチャージポンプ回路２が、再び昇圧動作を行なうことにより出力電圧Ｖoutはしきい値電圧Ｖthを越える。そしてコンパレータCOMP３１の出力は、再び“ Low "レベルに戻る。こうした動作により、コンパレータCOMP３１の出力波形は図２の（１）の２番目に示したパルス状の波形となる。
【００３９】
次のクロックパルスからは、前回と同様にＤＦ４５、ＤＦ４８は共に“ Low "レベルをラッチし、それがシフトされていく。但し、ＤＦ４８に“ High"レベルとしてラッチされた信号は、ＤＦ４９にシフトされた後に消滅する。従って、Ｑ４２の出力である昇圧パルス信号φ１には、今回は２個の昇圧パルスが図２の（３）の２番目のパルス群のように発生する。２個の昇圧パルスによる昇圧後の出力電圧Ｖoutの値は、前回の３個の昇圧パルスによる昇圧後の電圧値よりも低い値である。従って、昇圧後の出力電流Ｉoutにより出力電圧Ｖoutが低下し、しきい値電圧Ｖth以下になるまでの時間Ｔ２は、前回の時間Ｔ１より短くなる。このような動作により、出力電圧Ｖoutは図２の（２）の２番目のような鋸歯状波形を描く。
【００４０】
この時間Ｔ２を経過した後は、ＤＦ４４の出力が再反転して最初の“ Low "レベル状態に戻っているため、続く動作は、前述した最初の時間Ｔ１の間の動作と同じとなる。こうした動作の繰り返しにより、図１の回路は、図2のタイミングチャートに示したような周期Ｔ１とＴ２の２つの波形が交互に繰り返される動作を行なう。そして、こうした動作過程中に存在する昇圧動作に伴う電流ノイズは、図２の（４）に示すような波形となる。
【００４１】
ここで、本実施形態の場合の電流ノイズ波形によるラジオノイズと、図４の（４）に示した従来回路の場合の電流ノイズ波形によるラジオノイズとの大きさの違いを考えてみる。従来回路の場合は、電流ノイズは基本周期がＴ１の単一波形であった。これに対して本実施形態の場合は、電流ノイズは周期Ｔ1の波形と周期Ｔ２の２つの波形が交互に繰り返される波形となる。即ち、波形は２種類に増えている。しかし、それら各波形の発生する頻度は、逆に従来回路の１／２となっている。
【００４２】
これら電流ノイズ波形のノイズスペクトルを考えると、従来回路の場合は、基本周期をＴ１とする複数の高調波からなるスペクトルとなる。これに対して本実施形態の場合のノイズスペクトルは、基本周期をＴ１とする複数高調波からなるスペクトルと、基本周期をＴ２とする複数高調波からなるスペクトルとが合わさったスペクトルとなる。即ち、ノイズスペクトルは２ケ所にピークを持つ形を呈する。
【００４３】
ノイズスペクトルが２ケ所にピークを持つことにより、本実施形態の場合、ある一定以上のノイズレベルを有する周波数帯の幅は従来回路よりも若干、広くなる。しかし、逆に各ピークのノイズレベルは、各波形の発生頻度が１／２に減っているため、従来回路の１つピークの場合よりも低いレベルとなる。こうしたことから本実施形態の昇圧回路の場合には、ノイズの周波数が分散して振幅が小さくなることから、ラジオノイズが従来回路の場合に比べて低減されるという好結果がもたらされる。
【００４４】
なお、これまでの説明では、負荷電流Ｉoutは一定と仮定してきたが、これは負荷電流Ｉoutが一定の場合に最も強くラジオノイズが発生するからである。負荷電流Ｉoutが変動する場合には、出力電圧Ｖoutが昇圧された後、放電して再度しきい値電圧Ｖth以下になるまでの時間が変動する。即ち、電流ノイズの発生する周期Ｔ１、Ｔ２の値が変動する。このことは、電流ノイズのノイズスペクトルが更に分散することを意味し、ラジオノイズは負荷電流Ｉoutが一定している場合よりも更に減少することになるからである。
【００４５】
また、本実施形態の図１に示した昇圧回路の場合、シフトレジスタ４２、４３として３ビットと２ビットのシフトレジスタを採用した。しかし、このシフトレジスタのビット数はこれに限られる訳ではなく、これらと異なるビット数であってもよい。但し、２つのシフトレジスタのビット数を同じにすると、従来回路と同じ動作となってしまうので、異なる値にする必要がある。また、ビット数の多い方のシフトレジスタのビット数が、少ない方のビット数の整数倍にならないようにすることが、高調波成分の重なりを避ける意味で好ましい。
【図面の簡単な説明】
【図１】本発明の一実施形態を示す昇圧回路の電気的構成図である。
【図２】図１に示した回路の主要信号のタンミングチャート図である。
【図３】従来技術を示す図１相当図である。
【図４】従来技術を示す図２相当図である。
【符号の説明】
図面中、１はチャージポンプ型昇圧回路、２はチャージポンプ回路、３はコンパレータ回路、４は昇圧パルス発生回路、３１は基準電圧生成回路、４１はクロックパルス生成回路、４２は第１のシフトレジスタ、４３は第２のシフトレジスタ、ＤＦ４１〜ＤＦ４９はＤタイプフリップフロップ、COMP３１はコンパレータ、Ｖoutは出力電圧、Ｖrefは基準電圧、Ｖfは帰還電圧、Ｖinは外部電源電圧、Ｉoutは出力電流、CLOCKはクロック信号、φ１は昇圧パルス信号を示す。
【図１】
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【図２】
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【図３】
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【図４】
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