(57)【特許請求の範囲】
【請求項１】
入出力端子と、該入出力端子と電圧源との間に接続された第１のトランジスタと、前記入出力端子と接地部との間に接続された第２のトランジスタと、前記入出力端子と前記電圧源との間に前記第１のトランジスタと並列に接続されたプルアップ用の第３のトランジスタと、前記入出力端子に接続され入力信号の通過を制御する入力制御ゲートと、前記入出力端子に接続され特定信号の通過を制御する出力制御ゲートと、入出力の方向を決定する方向レジスタと、入力または出力の形態を決定する制御レジスタと、前記第１のトランジスタのゲート、前記第２のトランジスタのゲート、前記第３のトランジスタのゲート、前記入力制御ゲートの制御端子、前記出力制御ゲートの制御端子、前記方向レジスタ、および前記制御レジスタに接続される選択回路とを備え、Ｐチャネルトランジスタである第１のトランジスタとＮチャネルトランジスタである第２のトランジスタとからＣＭＯＳが構成され、
前記選択回路は、前記方向レジスタに入力方向を指示する値が入力され、前記制御レジスタにプルアップ無しを指示する値が入力されると、前記第１のトランジスタ、前記第２のトランジスタ、および前記第３のトランジスタをオフとし、前記入力制御ゲートをオンとし、前記出力制御ゲートをオフとする信号を出力し、
前記方向レジスタに入力方向を指示する値が入力され、前記制御レジスタにプルアップ有りを指示する値が入力されると、前記第１のトランジスタおよび前記第２のトランジスタをオフとし、前記第３のトランジスタをオンとし、前記入力制御ゲートをオンとし、前記出力制御ゲートをオフとする信号を出力し、
前記方向レジスタに出力方向を指示する値が入力され、前記制御レジスタにＣＭＯＳポート出力を指示する値が入力されると、前記第３のトランジスタ、前記入力制御ゲートおよび前記出力制御ゲートをオフとし、出力データが１の場合には前記第１のトランジスタをオンするとともに前記第２のトランジスタをオフとし、出力データが０の場合には前記第１のトランジスタをオフするとともに前記第２のトランジスタをオンする信号を出力し、
前記方向レジスタに出力方向を指示する値が入力され、前記制御レジスタに特定信号出力を指示する値が入力されると、前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、および前記入力制御ゲートをオフとし、前記出力制御ゲートをオンとする信号を出力することを特徴とする入出力制御回路。
【請求項２】
請求項１に記載された入出力制御回路を１チップに複数内蔵して、１入出力ピン毎にプルアップ有りポート入力、プルアップ無しポート入力、ＣＭＯＳポート出力、特定信号出力を切り換えられるマイクロコンピュータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＭＯＳＦＥＴを使用した入出力制御回路および当該入出力制御回路を内蔵するマイクロコンピュータに関するものである。
【０００２】
【従来の技術】
図７はマイクロコンピュータ等における従来の入出力制御回路を示すブロック図である。図７において、３１は電圧レベルＶＣＣを有する電圧源、３２は電圧レベルＶＳＳを有する接地部、３３は出力用Ｐチャネルトランジスタ、３４は出力用Ｎチャネルトランジスタ、３５はプルアップ用Ｐチャネルトランジスタ、３６は入出力端子、３７，３８はＮＡＮＤゲート、３９はＮＯＲゲート、４０，４１はインバータ、４２は入力制御ゲート、４３は出力制御ゲート、４４はプルアップ制御レジスタ、４５は方向レジスタ、４６はポートラッチ、４７は出力制御レジスタ、４８はデータバスである。また、プルアップ制御レジスタ４４、方向レジスタ４５、ポートラッチ４６および出力制御レジスタ４７は、データバス４８を介して書き込みのできる１ビットのレジスタである。
【０００３】
次に動作について説明する。
図７に示される入出力制御回路を入力ポートとして使用するときには、方向レジスタ４５に０を書き込む。方向レジスタ４５からの出力が“Ｌ”レベルであるので、ＮＡＮＤゲート３８からは“Ｈ”レベルの出力がなされ、またインバータ４０を介してＮＯＲゲート３９には“Ｈ”レベルの信号が入力されるからＮＯＲゲート３９からは“Ｌ”レベルの出力がなされる。したがって、Ｐチャネルトランジスタ３３およびＮチャネルトランジスタ３４はオフされて、入出力端子３６はハイインピーダンス状態となる。この状態で、入出力端子３６に外部から“Ｌ”レベルまたは“Ｈ”レベルの電圧レベルが印加されると、入力制御ゲート４２を介してデータバスに当該信号が伝達され、内部回路へ当該信号が伝達される。
【０００４】
次に、入力ポートとして使用するとともに入力信号をプルアップする場合には、プルアップ制御レジスタ４４に１を書き込む。この場合、ＮＡＮＤゲート３７を介してＰチャネルトランジスタ３５がオンするから、入出力端子３６はＶＣＣレベルにプルアップされる。入出力端子３６に接続される図示されない外部回路の出力形式がＮチャネルオープンドレイン等の場合、外部回路は“Ｌ”レベル出力またはハイインピーダンスのいずれかの状態をとる。外部回路がハイインピーダンスの状態になったときには、入出力端子３６の電位はＰチャネルトランジスタ３５によりＶＣＣにまで引き上げられる。この“Ｈ”レベル信号が入力制御ゲート４２を介してデータバスに伝達され、内部回路へ当該信号が伝達される。また、外部回路から“Ｌ”レベル信号が入力されたときは、前述のプルアップを使用しないときの入力ポートの動作と同じである。
【０００５】
次に、ＣＭＯＳ出力ポートとして使用する場合には、方向レジスタに１を書き込む。このとき、ＮＡＮＤゲート３７を介してＰチャネルトランジスタ３５はオフする。そして、出力するデータをポートラッチ４６に書き込む。ポートラッチ４６に０を書き込んだとき、ＮＡＮＤゲート３８、ＮＯＲゲート３９およびインバータ４０を介して、Ｐチャネルトランジスタ３３はオフするとともにＮチャネルトランジスタ３４はオンするので、入出力端子３６はＶＳＳレベルの電圧を出力する。また、ポートラッチ４６に１を書き込んだとき、Ｐチャネルトランジスタ３３はオンするとともにＮチャネルトランジスタ３４はオフするので、３６はＶＣＣレベルの電圧を出力する。
【０００６】
次に、ＣＭＯＳポート出力とは別に、特定信号を出力する時には、方向レジスタに０を書き込み、プルアップ制御レジスタに０を書き込み、出力制御レジスタに１を書き込む必要がある。
【０００７】
図７に示される入出力制御回路におけるプルアップ制御レジスタ、方向レジスタおよび出力制御レジスタに書き込まれた論理値の組み合せと、ポート状態との関係を図８に示す。レジスタに書き込める値は３ビットあるので、組み合せの数は２の３乗で８通りである。この８通りの組み合せの中で、有効に使用されているのはプルアップ無しポート入力、プルアップ有りポート入力、ＣＭＯＳポート出力および特定信号出力の４状態に対応する組み合せのみで、他の４つの組み合せは無効となっている。
【０００８】
【発明が解決しようとする課題】
従来の入出力制御回路は以上のように構成されているので、無効な組み合せを有するだけ回路構成が冗長さを有している。したがって、冗長さを有する分だけ回路自体も大きくなり、コストもかかるという課題があった。このような短所は、上述したものと同じ構成の入出力制御回路からなるポートを１つの半導体チップに複数内蔵すれば、冗長さも増加するのに応じて顕著となる。
【０００９】
この発明は上記のような課題を解決するためになされたもので、回路の冗長な部分を削除して、従来と変わらない機能を備えた小規模かつ効率のよい入出力制御回路を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係る入出力制御回路は、入出力端子と、入出力端子と電圧源との間に接続された第１のトランジスタと、入出力端子と接地部との間に接続された第２のトランジスタと、入出力端子と電圧源との間に第１のトランジスタと並列に接続されたプルアップ用の第３のトランジスタと、入出力端子に接続され入力信号の通過を制御する入力制御ゲートと、入出力端子に接続され特定信号の通過を制御する出力制御ゲートと、入出力の方向を決定する方向レジスタと、入力または出力の形態を決定する制御レジスタと、第１のトランジスタのゲート、第２のトランジスタのゲート、第３のトランジスタのゲート、入力制御ゲートの制御端子、出力制御ゲートの制御端子、方向レジスタ、および制御レジスタに接続される選択回路とを備え、Ｐチャネルトランジスタである第１のトランジスタとＮチャネルトランジスタである第２のトランジスタとからＣＭＯＳが構成されるようにしたものである。
【００１１】
この発明に係る入出力制御回路は、方向レジスタに入力方向を指示する値が入力され、制御レジスタにプルアップ無しを指示する値が入力されると、第１のトランジスタ、第２のトランジスタ、および第３のトランジスタをオフとし、入力制御ゲートをオンとし、出力制御ゲートをオフとする信号を出力する選択回路を備えるようにしたものである。
【００１２】
この発明に係る入出力制御回路は、方向レジスタに入力方向を指示する値が入力され、制御レジスタにプルアップ有りを指示する値が入力されると、第１のトランジスタおよび第２のトランジスタをオフとし、第３のトランジスタをオンとし、入力制御ゲートをオンとし、出力制御ゲートをオフとする信号を出力する選択回路を備えるようにしたものである。
【００１３】
この発明に係る入出力制御回路は、方向レジスタに出力方向を指示する値が入力され、制御レジスタにＣＭＯＳポート出力を指示する値が入力されると、第３のトランジスタ、入力制御ゲートおよび出力制御ゲートをオフとし、出力データが１の場合には第１のトランジスタをオンするとともに第２のトランジスタをオフとし、出力データが０の場合には第１のトランジスタをオフするとともに第２のトランジスタをオンする信号を出力する選択回路を備えるようにしたものである。
【００１４】
この発明に係る入出力制御回路は、方向レジスタに出力方向を指示する値が入力され、制御レジスタに特定信号出力を指示する値が入力されると、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、および入力制御ゲートをオフとし、出力制御ゲートをオンとする信号を出力する選択回路を備えるようにしたものである。
【００１５】
この発明に係る入出力制御回路は、方向レジスタに入力方向を指示する値が入力され、制御レジスタにプルアップ無しを指示する値が入力されると、第１のトランジスタ、第２のトランジスタ、および第３のトランジスタをオフとし、入力制御ゲートをオンとし、出力制御ゲートをオフとする信号を出力し、方向レジスタに入力方向を指示する値が入力され、制御レジスタにプルアップ有りを指示する値が入力されると、第１のトランジスタおよび第２のトランジスタをオフとし、第３のトランジスタをオンとし、入力制御ゲートをオンとし、出力制御ゲートをオフとする信号を出力し、方向レジスタに出力方向を指示する値が入力され、制御レジスタにＣＭＯＳポート出力を指示する値が入力されると、第３のトランジスタ、入力制御ゲートおよび出力制御ゲートをオフとし、出力データが１の場合には第１のトランジスタをオンするとともに第２のトランジスタをオフとし、出力データが０の場合には第１のトランジスタをオフするとともに第２のトランジスタをオンする信号を出力し、方向レジスタに出力方向を指示する値が入力され、制御レジスタに特定信号出力を指示する値が入力されると、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、および入力制御ゲートをオフとし、出力制御ゲートをオンとする信号を出力する選択回路を備えるようにしたものである。
【００１６】
この発明に係るマイクロコンピュータは、上記の入出力制御回路を１チップに複数内蔵して、１入出力ピン毎にプルアップ有りポート入力、プルアップ無しポート入力、ＣＭＯＳポート出力、特定信号出力を切り換えられるようにしたものである。
【００１７】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による入出力制御回路を示すブロック図である。図１において、１は電圧レベルＶＣＣを有する電圧源、２は電圧レベルＶＳＳを有する接地部、３は出力用Ｐチャネルトランジスタ（第１のトランジスタ）、４は出力用Ｎチャネルトランジスタ（第２のトランジスタ）、５はプルアップ用Ｐチャネルトランジスタ（第３のトランジスタ）、６は入出力端子、７，８，９，１０はＮＡＮＤゲート、１１，１２はＮＯＲゲート、１３，１４，１５，１６はインバータ、１７は入力制御ゲート、１８は出力制御ゲートである。１９は入出力形態の制御を行う制御レジスタであり、入力時にはプルアップ有りポート入力とプルアップ無しポート入力との切り換えを実施するとともに出力時にはＣＭＯＳポート出力と特定信号出力との切り換えを実施する。２０は入出力の方向を決定する方向レジスタ、２１はＣＭＯＳポート出力時に出力する論理値を書き込むポートラッチ、２２はデータバス、２３はＣＰＵによる入力ポート読み出し時に“Ｈ”レベルとなるＲＤ信号である。
【００１８】
ここで、制御レジスタ１９、方向レジスタ２０およびポートラッチ２１は、データバス２２を介して書き込みのできる１ビットのレジスタである。また、入力制御ゲート１７は、制御端子に“Ｈ”レベル信号が入力された時には導通状態となり、制御端子に“Ｌ”レベル信号が入力された時にはハイインピーダンス状態となる３状態ゲートから構成される。出力ゲート１８は、特定信号がＣＭＯＳレベルの信号（デジタル信号）の場合には３状態ゲートから構成され、特定信号がアナログ信号（ＶＣＣからＶＳＳの中間の電圧が出る信号）の場合にはトランスミッションゲートから構成される。
【００１９】
ここで、ＮＡＮＤゲート７，８，９，１０、ＮＯＲゲート１１，１２、およびインバータ１３，１４，１５，１６から１つの選択回路が構成されるものとみなすことができる。この選択回路は、Ｐチャネルトランジスタ３とＮチャネルトランジスタ４とＰチャネルトランジスタ５とのゲート、入力制御ゲート１７と出力制御ゲート１８との制御端子、および制御レジスタ１９と方向レジスタ２０に接続される。制御レジスタ１９および方向レジスタ２０に書き込む値を適宜設定することで、上記選択回路を介して、入力制御ゲート１７のみをオンすることでプルアップ無しポート入力を実現し、入力制御ゲート１７およびＰチャネルトランジスタ５のみをオンすることでプルアップ有りポート入力を実現し、出力データが１の場合にはＰチャネルトランジスタ３のみをオンするとともに出力データが０の場合にはＮチャネルトランジスタ４のみをオンすることでＣＭＯＳポート出力を実現し、出力制御ゲート１８のみをオンすることで特定信号出力を実現する。
【００２０】
また、特定信号とは、ＣＭＯＳポート出力以外の出力信号を意味するものであり、例えばＬＣＤ（液晶表示）駆動信号、内部タイマ出力信号、シリアルＩ／Ｏ出力信号等の出力信号があげられる。このように、マイクロコンピュータ等の入出力ポートでは、ＣＭＯＳポート出力と特定信号出力とを実施する機能を兼用するダブルファンクションの端子が提供される。
【００２１】
ＣＭＯＳ出力信号は、図２に示されるように、ＶＣＣおよびＶＳＳの電圧を出力する。これに対して、例えばＬＣＤ駆動信号は出力電圧レベルが３通り以上ある。図３は１／４バイアスのＬＣＤ出力を実施する回路を示すブロック図であり、ＶＳＳ，ＶＬ１，ＶＬ２，ＶＬ３はそれぞれＬＣＤ駆動用の電圧レベルを示すものである。また、図４は、図３に示される回路から出力される出力信号の波形の例を示す図である。
【００２２】
次に、図１に示される実施の形態１による入出力制御回路の動作について説明する。
図１に示される入出力制御回路をプルアップ無しの入力ポートとして使用するときには、制御レジスタ１９に０を書き込み、方向レジスタ２０に０を書き込む。このとき、インバータ１３の出力は“Ｈ”レベル、ＮＡＮＤゲート７の出力は“Ｈ”レベル、ＮＡＮＤゲート９の出力は“Ｈ”レベル、インバータ１４の出力は“Ｌ”レベル、ＮＡＮＤゲート８の出力は“Ｈ”レベル、ＮＯＲゲート１１の出力は“Ｌ”レベル、インバータ１６の出力は“Ｈ”レベル、ＮＯＲゲート１２の出力は“Ｌ”レベルとなる。したがって、Ｐチャネルトランジスタ３、Ｎチャネルトランジスタ４、Ｐチャネルトランジスタ５および出力制御ゲート１８はすべてオフとなり、入出力端子６はハイインピーダンス状態となる。また、ＣＰＵによる入力ポート読み出し時には、ＲＤ信号２３は“Ｈ”レベルであるので、ＮＡＮＤゲート１０の出力は“Ｌ”レベル、インバータ１５の出力は“Ｈ”レベルとなる。したがって、入力制御ゲート１７は導通状態となる。この状態で、入出力端子６に外部から“Ｌ”レベルまたは“Ｈ”レベルの電圧レベルが印加されると、入力制御ゲート１７を介してデータバス２２に当該信号が伝達され、内部回路へ当該信号が伝達される。
【００２３】
次に、図１に示される入出力制御回路をプルアップ有りの入力ポートとして使用するときには、制御レジスタ１９に１を書き込み、方向レジスタ２０に０を書き込む。このとき、インバータ１３の出力は“Ｈ”レベル、ＮＡＮＤゲート７の出力は“Ｌ”レベル、ＮＡＮＤゲート９の出力は“Ｈ”レベル、インバータ１４の出力は“Ｌ”レベル、ＮＡＮＤゲート８の出力は“Ｈ”レベル、ＮＯＲゲート１１の出力は“Ｌ”レベル、インバータ１６の出力は“Ｈ”レベル、ＮＯＲゲート１２の出力は“Ｌ”レベルとなる。したがって、Ｐチャネルトランジスタ３、Ｎチャネルトランジスタ４および出力制御ゲート１８はオフとなり、Ｐチャネルトランジスタ５はオンとなるから、入出力端子６はＶＣＣレベルにプルアップされる。また、ＣＰＵによる入力ポート読み出し時には、ＲＤ信号２３は“Ｈ”レベルであるので、ＮＡＮＤゲート１０の出力は“Ｌ”レベル、インバータ１５の出力は“Ｈ”レベルとなる。したがって、入力制御ゲート１７は導通状態となる。そして、入出力端子６に接続される図示されない外部回路の出力形式がＮチャネルオープンドレイン等の場合、外部回路は“Ｌ”レベル出力またはハイインピーダンスのいずれかの状態をとる。外部回路がハイインピーダンス状態になったときには、入出力端子６の電位はＰチャネルトランジスタ５によりＶＣＣにまで引き上げられる。この“Ｈ”レベル信号が入力制御ゲート１７を介してデータバス２２に伝達され、内部回路へ当該信号が伝達される。また、外部回路から“Ｌ”レベル信号が入力されたときは、前述のプルアップを使用しないときの入力ポートの動作と同じである。
【００２４】
次に、図１に示される入出力制御回路をＣＭＯＳ出力ポートとして使用するときには、制御レジスタ１９に１を書き込み、方向レジスタ２０に１を書き込む。このとき、インバータ１３の出力は“Ｌ”レベル、ＮＡＮＤゲート７の出力は“Ｈ”レベル、ＮＡＮＤゲート９の出力は“Ｌ”レベル、インバータ１４の出力は“Ｈ”レベル、ＮＡＮＤゲート１０の出力は“Ｈ”レベル、インバータ１５の出力は“Ｌ”レベル、インバータ１６の出力は“Ｌ”レベル、ＮＯＲゲート１２の出力は“Ｌ”レベルとなる。したがって、Ｐチャネルトランジスタ５、入力制御ゲート１７および出力制御ゲート１８はオフとなる。そして、出力するデータをポートラッチ２１に書き込む。ポートラッチ２１に０を書き込んだときには、ＮＡＮＤゲート８の出力は“Ｈ”レベル、ＮＡＮＤゲート１１の出力は“Ｈ”レベルとなる。したがって、Ｐチャネルトランジスタ３はオフし、Ｎチャネルトランジスタ４はオンするので、入出力端子６はＶＳＳレベルの電圧を出力する。また、ポートラッチ２１に１を書き込んだときには、ＮＡＮＤゲート８の出力は“Ｌ”レベル、ＮＡＮＤゲート１１の出力は“Ｌ”レベルとなる。したがって、Ｐチャネルトランジスタ３はオンし、Ｎチャネルトランジスタ４はオフするので、入出力端子６はＶＣＣレベルの電圧を出力する。
【００２５】
次に、図１に示される入出力制御回路を特定信号出力ポートとして使用するときには、制御レジスタに０を書き込み、方向レジスタに１を書き込む。このとき、インバータ１３の出力は“Ｌ”レベル、ＮＡＮＤゲート７の出力は“Ｈ”レベル、ＮＡＮＤゲート９の出力は“Ｈ”レベル、インバータ１４の出力は“Ｌ”レベル、ＮＡＮＤゲート８の出力は“Ｈ”レベル、ＮＯＲゲート１１の出力は“Ｌ”レベルである。したがって、Ｐチャネルトランジスタ３、Ｎチャネルトランジスタ４およびＰチャネルトランジスタ５はすべてオフとなる。また、特定信号出力時であるので、ＲＤ信号２３は“Ｌ”レベルであるから、ＮＡＮＤゲート１０の出力は“Ｈ”レベル、インバータ１５の出力は“Ｌ”レベルとなって、入力制御ゲート１７はオフとなる。さらに、インバータ１６の出力は“Ｌ”レベル、ＮＯＲゲート１２の出力は“Ｈ”レベルとなるから、出力制御ゲート１８は導通状態となる。この状態で、特定信号を出力すると、当該信号は出力制御ゲート１８および入出力端子６を介して外部に出力される。
【００２６】
図５は制御レジスタ１９および方向レジスタ２０の論理値の組み合せと、実施の形態１による入出力制御回路のポート状態との関係を示す図表である。図５に示されるように、プルアップ無しポート入力、プルアップ有りポート入力、特定信号出力およびＣＭＯＳポート出力の４つの状態が２つのレジスタにより指定可能となっている。また、それぞれの動作状態は互いに排他的であるとともに、複数の動作状態が同時に選択されることはない。
【００２７】
以上のように、この実施の形態１によれば、２つのレジスタにより４つの出力状態を指定できるので、レジスタの論理値の組み合せについて従来の回路のような冗長な組み合せはなくなっている。これに応じて、従来の回路と比較してレジスタが１つ減っているから、機能的に同等な回路を効率的に構成することができるという効果を奏する。
【００２８】
実施の形態２．
図６は例えばＬＣＤ駆動信号である特定信号の出力と入出力ポートとを兼用する端子を内蔵したこの発明の実施の形態２によるマイクロコンピュータを示す図である。図６に示されるマイクロコンピュータには、図１に示された実施の形態１による入出力制御回路が複数内蔵されており、例えばＬＣＤ駆動信号出力用として使用する場合には、個々の端子がＬＣＤのセグメント出力またはコモン出力に対応している。さらに、個々の端子が、プルアップ無しポート入力、プルアップ有りポート入力、特定信号出力、ＣＭＯＳポート出力の切り換えを実施可能となっている。
【００２９】
以上のように、この発明の実施の形態２によれば、冗長さを削除した入出力制御回路を複数内蔵するようにしてマイクロコンピュータを構成するので、回路規模を小さくすることができるという効果を奏する。
【００３０】
【発明の効果】
以上のように、この発明によれば、入出力端子と、入出力端子と電圧源との間に接続された第１のトランジスタと、入出力端子と接地部との間に接続された第２のトランジスタと、入出力端子と電圧源との間に第１のトランジスタと並列に接続されたプルアップ用の第３のトランジスタと、入出力端子に接続され入力信号の通過を制御する入力制御ゲートと、入出力端子に接続され特定信号の通過を制御する出力制御ゲートと、入出力の方向を決定する方向レジスタと、入力または出力の形態を決定する制御レジスタと、第１のトランジスタのゲート、第２のトランジスタのゲート、第３のトランジスタのゲート、入力制御ゲートの制御端子、出力制御ゲートの制御端子、方向レジスタ、および制御レジスタに接続される選択回路とを備え、Ｐチャネルトランジスタである第１のトランジスタとＮチャネルトランジスタである第２のトランジスタとからＣＭＯＳを構成するようにしたので、選択回路を適宜制御することで、プルアップ無しポート入力、プルアップ有りポート入力、ＣＭＯＳポート出力、特定信号出力の各状態を設定可能な入出力制御回路を得ることができるという効果を奏する。
【００３１】
この発明によれば、方向レジスタに入力方向を指示する値が入力され、制御レジスタにプルアップ無しを指示する値が入力されると、第１のトランジスタ、第２のトランジスタ、および第３のトランジスタをオフとし、入力制御ゲートをオンとし、出力制御ゲートをオフとする信号を出力する選択回路を備えるように構成したので、プルアップ無しポート入力を実現できる入出力制御回路を得ることができるという効果を奏する。
【００３２】
この発明によれば、方向レジスタに入力方向を指示する値が入力され、制御レジスタにプルアップ有りを指示する値が入力されると、第１のトランジスタおよび第２のトランジスタをオフとし、第３のトランジスタをオンとし、入力制御ゲートをオンとし、出力制御ゲートをオフとする信号を出力する選択回路を備えるように構成したので、プルアップ有りポート入力を実現できる入出力制御回路を得ることができるという効果を奏する。
【００３３】
この発明によれば、方向レジスタに出力方向を指示する値が入力され、制御レジスタにＣＭＯＳポート出力を指示する値が入力されると、第３のトランジスタ、入力制御ゲートおよび出力制御ゲートをオフとし、出力データが１の場合には第１のトランジスタをオンするとともに第２のトランジスタをオフとし、出力データが０の場合には第１のトランジスタをオフするとともに第２のトランジスタをオンする信号を出力する選択回路を備えるように構成したので、ＣＭＯＳポート出力を実現できる入出力制御回路を得ることができるという効果を奏する。
【００３４】
この発明によれば、方向レジスタに出力方向を指示する値が入力され、制御レジスタに特定信号出力を指示する値が入力されると、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、および入力制御ゲートをオフとし、出力制御ゲートをオンとする信号を出力する選択回路を備えるように構成したので、特定信号出力を実現できる入出力制御回路を得ることができるという効果を奏する。
【００３５】
この発明によれば、方向レジスタに入力方向を指示する値が入力され、制御レジスタにプルアップ無しを指示する値が入力されると、入力制御ゲートのみをオンとする信号を出力し、方向レジスタに入力方向を指示する値が入力され、制御レジスタにプルアップ有りを指示する値が入力されると、第３のトランジスタおよび入力制御ゲートのみをオンとする信号を出力し、方向レジスタに出力方向を指示する値が入力され、制御レジスタにＣＭＯＳポート出力を指示する値が入力されると、出力データが１の場合には第１のトランジスタのみをオンするとともに出力データが０の場合には第２のトランジスタのみをオンする信号を出力し、方向レジスタに出力方向を指示する値が入力され、制御レジスタに特定信号出力を指示する値が入力されると、出力制御ゲートのみをオンする信号を出力する選択回路を備えるように構成したので、プルアップ無しポート入力、プルアップ有りポート入力、ＣＭＯＳポート出力、特定信号出力の４状態を実現でき、これらの４状態を方向レジスタと制御レジスタとで指定して２つのレジスタにより４つの出力状態を指定できるから、レジスタの論理値の組み合せについて冗長な組み合せはなくなり、機能的に同等な回路を効率的に構成することができるという効果を奏する。
【００３６】
上記の入出力制御回路を１チップに複数内蔵して、１入出力ピン毎にプルアップ有りポート入力、プルアップ無しポート入力、ＣＭＯＳポート出力、特定信号出力を切り換えられるようにマイクロコンピュータを構成したので、冗長部分が削除されて回路規模の小さなマイクロコンピュータを得ることができるという効果を奏する。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による入出力制御回路を示すブロック図である。
【図２】  ＣＭＯＳ出力信号の信号波形の例を示す図である。
【図３】  ＬＣＤ出力を実施する回路を示すブロック図である。
【図４】  図３に示される回路から出力される出力信号の信号波形の例を示す図である。
【図５】  制御レジスタおよび方向レジスタの論理値の組み合せとポート状態との関係を示す図表である。
【図６】  この発明の実施の形態２によるマイクロコンピュータを示す図である。
【図７】  従来の入出力制御回路を示すブロック図である。
【図８】  プルアップ制御レジスタ、出力制御レジスタおよび方向レジスタに書き込まれた論理値の組み合せとポート状態との関係を示す図表である。
【符号の説明】
１  電圧源、２  接地部、３  Ｐチャネルトランジスタ（第１のトランジスタ）、４  Ｎチャネルトランジスタ（第２のトランジスタ）、５  Ｐチャネルトランジスタ（第３のトランジスタ）、６  入出力端子、７，８，９，１０  ＮＡＮＤゲート、１１，１２  ＮＯＲゲート、１３，１４，１５，１６  インバータ、１７  入力制御ゲート、１８  出力制御ゲート、１９  制御レジスタ、２０  方向レジスタ、２１  ポートラッチ、２２  データバス、２３  ＲＤ信号。
【図１】
0004173608.tif 000002
【図２】
0004173608.tif 000003
【図３】
0004173608.tif 000004
【図４】
0004173608.tif 000005
【図５】
0004173608.tif 000006
【図６】
0004173608.tif 000007
【図７】
0004173608.tif 000008
【図８】
0004173608.tif 000009