(57)【特許請求の範囲】
【請求項１】
デジタルデータ及び同期ワード検出信号を出力する被試験対象を試験する試験装置において、
期待値データ、ストローブ信号、基準同期信号を出力する期待値発生部と、
前記被試験対象の出力データレートより速いクロック周期のクロックにより動作し、前記期待値発生部の基準同期信号によりカウントを開始し、前記同期ワード検出信号により停止するカウンタと、
前記クロックにより動作し、前記カウンタのカウント値のシフト段数で、前記期待値発生部が出力する期待値データを遅延させる第１の可変長シフトレジスタと、
前記クロックにより動作し、前記カウンタのカウント値のシフト段数で、前記期待値発生部が出力するストローブ信号を遅延させる第２の可変長シフトレジスタと、
前記第１、第２の可変長シフトレジスタからの期待値データ、ストローブ信号を入力し、前記被試験対象のデジタルデータと期待値データとを、ストローブ信号のタイミングで比較する比較部と
を有することを特徴とする試験装置。
【請求項２】
被試験対象からの同期ワード検出信号をカウントするパルスカウンタを設け、被試験対象からの同期ワード検出信号を入力したとき、比較部は比較を行うことを特徴とする請求項１記載の試験装置。
【請求項３】
デジタルデータ及び同期ワード検出信号を出力する被試験対象を試験する試験装置において、
期待値データ、ストローブ信号、基準同期信号を出力する期待値発生部と、
前記被試験対象の出力データレートより速いクロック周期のクロックにより動作し、前記同期ワード検出信号によりカウントを開始し、前記期待値発生部の基準同期信号により停止するカウンタと、
前記クロックにより動作し、前記カウンタのカウント値のシフト段数で、前記デジタルデータを遅延させる可変長シフトレジスタと、
この可変長シフトレジスタからのデジタルデータを入力し、このデジタルデータと前記期待値発生部の期待値データとを、期待値発生部のストローブ信号のタイミングで比較する比較部と
を有することを特徴とする試験装置。
【請求項４】
被試験対象からの同期ワード検出信号をカウントするパルスカウンタを設け、可変長シフトレジスタは、被試験対象からの同期ワード検出信号も遅延させ、この遅延させた同期ワード検出信号を入力したとき、比較部は比較を行うことを特徴とする請求項３記載の試験装置。
【請求項５】
被試験対象からの同期ワード検出信号をカウントするパルスカウンタと、
被試験対象からの同期ワード検出信号に基づいて、パルス信号を発生するパルス発生部と
を設け、パルス信号を入力したとき、比較部が比較を行うことを特徴とする請求項３記載の試験装置。
【請求項６】
可変長シフトレジスタは、
直列に接続された複数のレジスタと、
これらのレジスタの出力をカウンタのカウント値に基づいて選択し出力するデータセレクタと
を備えたことを特徴とする請求項１〜５のいずれかに記載の試験装置。
【請求項７】
被試験対象は、デジタル変調波を復調し、デジタルデータ、同期ワード検出信号を出力することを特徴とする請求項１〜６のいずれかに記載の試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタルデータ及び同期ワード検出信号を出力する被試験対象を試験する試験装置に関し、被試験対象ごとの遅れ時間の調整が不要な試験装置に関するものである。
【０００２】
【従来の技術】
デジタル変調波を復調する機器、例えば、無線伝送方式の一方式であるブルートゥース（Bluetooth(TM)）に用いられるＩＣ，ＬＳＩ等をＩＣテスタ（試験装置）を図６に示し、以下に説明する。
【０００３】
図６において、任意波形発生器１は、任意波形メモリ１ａ，１ｂを有し、トリガ信号ａを出力すると共に、ベースバンド信号であるＩ信号ｂ、Ｑ信号ｃを出力する。メモリ１ａはＩ信号ｂを格納し、メモリ１ｂはＱ信号ｃを格納する。ここで、Ｉ信号ｂ、Ｑ信号ｃは、バーストデータをＧＦＳＫ(Gaussian Frequency Shift Keying)、ＧＭＳＫ(Gaussian filtered Minimum Shift Keying)、ＢＰＳＫ(Binary Phase Shift Keying)変調等を行ったものである。直交変調器２は、直交変調部２ａ、発振器２ｂ、ミキサ２ｃを有し、任意波形発生器１のＩ信号ｂ、Ｑ信号ｃを入力し、ＲＦ(Radio Frequency)信号ｄを出力する。直交変調部２ａは、Ｉ信号ｂ、Ｑ信号ｃで中間周波数を直交変調する。発振器２ｂは、高周波信号を出力する。ミキサ２ｃは、直交変調部２ａからの信号を高周波信号によりアップコンバートする。
【０００４】
被試験対象（以下ＤＵＴ）３は例えば通信受信器で、復調部３ａ、同期検出部３ｂを有し、直交変調器２からのＲＦ信号ｄを入力し復調を行い、デジタルデータｅ、同期ワード検出信号ｆを出力する。復調部３ａは、ＲＦ信号ｄを復調しデジタルデータｅを出力する。同期検出部３ｂは、復調部３ａが出力するデジタルデータｅから同期ワードを検出し、同期ワード検出信号ｆを出力する。
【０００５】
デジタルファンクション４は、任意波形発生器１からのトリガ信号ａに基づいて、任意波形発生器１と同期して、期待値データｇ、ストローブ信号ｈを出力する。期待値データｇは、ＤＵＴ３が出力することを期待されるデータで、ストローブ信号ｈは、期待値データを比較すべき位置にパルスを発生する。また、デジタルファンクション４は、ＩＣテスタにおいて、通常設けられるドライバ、コンパレータ等を含み、デジタル部の試験を行うものである。遅延回路Ｄ１，Ｄ２は、それぞれ、デジタルファンクション４が出力する期待値データｇ、ストローブ信号ｈをＴ１，Ｔ２時間遅らせる。
【０００６】
比較部５は、ＥＸ−ＯＲゲート５ａ、ＡＮＤゲート５ｂからなり、ＤＵＴ３からのデジタルデータｅと遅延回路Ｄ１からの期待値データｉとを、遅延回路Ｄ２からのストローブ信号ｊのタイミングで比較し、パス／フェイル（フェイルパルスｌ）を出力する。ＥＸ−ＯＲゲート５ａは、ＤＵＴ３からのデジタルデータｅと遅延回路Ｄ１からの期待値データｉとを入力する。ＡＮＤゲート５ｂは、ＥＸ−ＯＲゲート５ａの出力ｋと遅延回路Ｄ２からのストローブ信号ｊとを入力する。パルスカウンタ６は、比較部５（ＡＮＤゲート５ｂ）からのフェイルパルスｌをカウントする。
【０００７】
このような装置の動作を以下に説明する。図７は図６に示す装置の動作を示したタイミングチャートである。
【０００８】
任意波形発生器１が、トリガ信号ａを出力すると共に、メモリ１ａ，１ｂからＩ信号ｂ、Ｑ信号ｃを出力する。このＩ信号ｂ、Ｑ信号ｃを入力し、直交変調器２は、直交変調部２ａ、発振器２ｂ、ミキサ２ｃにより、ＲＦ信号ｄが出力される。このＲＦ信号ｄは、プリアンブル、同期ワード、データ（情報データ）で構成されるバースト波形となっている。プリアンブルは、受信時にビット同期を図るために先頭に設けられる。同期ワードはデータ位置を示す。
【０００９】
そして、復調部３ａが、ＲＦ信号ｄを復調し、復調したデジタルデータｅを出力する。このデジタルデータｅを入力して、同期検出部３ｂは、同期ワードを検出した時点で、同期ワード検出信号ｆをハイレベルとし、バースト期間中（データ位置の間）、ハイレベルを継続し、バースト終了時にロウレベルに復帰する。
【００１０】
同時に、デジタルファンクション４が、トリガ信号ａにより、任意波形発生器１に同期して、期待値データｇ、ストローブ信号ｈを出力する。そして、この期待値データｇ、ストローブ信号ｈをそれぞれ入力し、遅延回路Ｄ１，Ｄ２は、ＤＵＴ３等での遅延のため、ｔｄ時間遅らせて、期待値データｉ、ストローブ信号ｊを出力し、比較のタイミングを合わせる。
【００１１】
ＥＸ−ＯＲゲート５が、デジタルデータｅと期待値データｉとを入力し、排他的論理和を出力ｋとして出力する。この出力ｋとストローブ信号ｊとの論理和を、ＡＮＤゲート５ｂはフェイルパルスｌとして出力する。例えば、図７のデジタルデータｅのエラービットで、フェイルパルスｌが出力される。そして、パルスカウンタ６がフェイルパルスｌをカウントする。このカウント値により、ビットエラー数を測定し、ＤＵＴ３の良否の判定を行う。
【００１２】
【発明が解決しようとする課題】
デジタル変調波を入力してから、復調しデジタルデータを出力するまでの遅延時間に、ＩＣ，ＬＳＩ等の個体ごとに大きくばらつきがある。このため、個体ごとに遅延回路Ｄ１，Ｄ２を調整しなくてはならず、試験時間がかかってしまった。
【００１３】
そこで、本発明の目的は、被試験対象ごとの遅れ時間の調整が不要な試験装置を実現することにある。
【００１４】
【課題を解決するための手段】
請求項１記載の発明は、
デジタルデータ及び同期ワード検出信号を出力する被試験対象を試験する試験装置において、
期待値データ、ストローブ信号、基準同期信号を出力する期待値発生部と、
前記被試験対象の出力データレートより速いクロック周期のクロックにより動作し、前記期待値発生部の基準同期信号によりカウントを開始し、前記同期ワード検出信号により停止するカウンタと、
前記クロックにより動作し、前記カウンタのカウント値のシフト段数で、前記期待値発生部が出力する期待値データを遅延させる第１の可変長シフトレジスタと、
前記クロックにより動作し、前記カウンタのカウント値のシフト段数で、前記期待値発生部が出力するストローブ信号を遅延させる第２の可変長シフトレジスタと、
前記第１、第２の可変長シフトレジスタからの期待値データ、ストローブ信号を入力し、前記被試験対象のデジタルデータと期待値データとを、ストローブ信号のタイミングで比較する比較部と
を有することを特徴とするものである。
【００１５】
請求項２記載の発明は、請求項１記載の発明において、
被試験対象からの同期ワード検出信号をカウントするパルスカウンタを設け、被試験対象からの同期ワード検出信号を入力したとき、比較部は比較を行うことを特徴とするものである。
【００１６】
請求項３記載の発明は、
デジタルデータ及び同期ワード検出信号を出力する被試験対象を試験する試験装置において、
期待値データ、ストローブ信号、基準同期信号を出力する期待値発生部と、
前記被試験対象の出力データレートより速いクロック周期のクロックにより動作し、前記同期ワード検出信号によりカウントを開始し、前記期待値発生部の基準同期信号により停止するカウンタと、
前記クロックにより動作し、前記カウンタのカウント値のシフト段数で、前記デジタルデータを遅延させる可変長シフトレジスタと、
この可変長シフトレジスタからのデジタルデータを入力し、このデジタルデータと前記期待値発生部の期待値データとを、期待値発生部のストローブ信号のタイミングで比較する比較部と
を有することを特徴とするものである。
【００１７】
請求項４記載の発明は、請求項３記載の発明において、
被試験対象からの同期ワード検出信号をカウントするパルスカウンタを設け、可変長シフトレジスタは、被試験対象からの同期ワード検出信号も遅延させ、この遅延させた同期ワード検出信号を入力したとき、比較部は比較を行うことを特徴とするものである。
【００１８】
請求項５記載の発明は、請求項３記載の発明において、
被試験対象からの同期ワード検出信号をカウントするパルスカウンタと、
被試験対象からの同期ワード検出信号に基づいて、パルス信号を発生するパルス発生部と
を設け、パルス信号を入力したとき、比較部が比較を行うことを特徴とするものである。
【００１９】
請求項６の発明は、請求項１〜５のいずれかに記載の発明において、
可変長シフトレジスタは、
直列に接続された複数のレジスタと、
これらのレジスタの出力をカウンタのカウント値に基づいて選択し出力するデータセレクタと
を備えたことを特徴とするものである。
【００２０】
請求項７記載の発明は、請求項１〜６のいずれかの記載の発明において、
被試験対象は、デジタル変調波を復調し、デジタルデータ、同期ワード検出信号を出力することを特徴とするものである。
【００２１】
【発明の実施の形態】
以下図面を用いて本発明の実施の形態を説明する。図１は本発明の一実施例を示した構成図である。ここで、図６と同一のものは同一符号を付し説明を省略する。
【００２２】
図１において、デジタルファンクション７は期待値発生部で、任意波形発生器からのトリガ信号ａに基づいて、任意波形発生器と同期して、期待値データｇ、ストローブ信号ｈ、基準同期信号ｍを出力する。ここで、基準同期信号ｍは、期待値データｇ、ストローブ信号ｈに同期した信号である。クロック信号発生器８は、ＤＵＴ３の出力データレートより速いクロック周期のクロックｎを発生する。カウンタ９は、クロック信号発生器８のクロックｎにより動作し、デジタルファンクション７の基準同期信号ｍによりカウントを開始し、ＤＵＴ３の同期ワード検出信号ｆにより停止し、カウント値を出力する。
【００２３】
可変長シフトレジスタ１０は、クロック信号発生部８からのクロックｎにより動作し、カウンタ９のカウント値のシフト段数で、期待値データｇを遅延させる。この可変長シフトレジスタ１０は図２に示すように構成される。可変長シフトレジスタ１０は、直列に接続された複数のレジスタ１０ａ、データセレクタ１０ｂからなる。初段のレジスタ１０ａは、期待値データｇをＤ端子に入力し、クロックｎをクロック端子に入力する。次段以降のレジスタ１０ａは、前段のレジスタ１０ａのＱ端子がＤ端子に接続され、クロックｎがクロック端子に入力される。データセレクタ１０ｂは、複数のレジスタ１０ａのＱ端子を、カウンタ９のカウント値に基づいて選択し、期待値データｐとして出力する。
【００２４】
可変長シフトレジスタ１１は、クロック信号発生部８からのクロックｎにより動作し、カウンタ９のカウント値のシフト段数で、ストローブ信号ｈを遅延させる。この可変長シフトレジスタ１１の構成は、可変長シフトレジスタ１０と同様の構成であるので、図示を省略する。パルスカウンタ１２は、ＤＵＴ３からの同期ワード検出信号ｆのパルス発生回数をカウントする。
【００２５】
また、比較部５は、ＥＸ−ＯＲゲート５ａ、ＡＮＤゲート５ｂの代わりに、ＥＸ−ＯＲゲート５ｃ、ＡＮＤゲート５ｄが設けられる。そして、比較部５は、ＤＵＴ３からのデジタルデータｅと可変波長シフトレジスタ１０からの期待値データｐとを、可変長シフトレジスタ１１からのストローブ信号ｑのタイミングで比較し、ＤＵＴ３の同期ワード検出信号ｆがハイレベルのとき、パス／フェイル（フェイルパルスｓ）をパルスカウンタ６に出力する。ＥＸ−ＯＲゲート５ｃは、ＤＵＴ３からのデジタルデータｅと可変長シフトレジスタ１０からの期待値データｐとを入力する。ＡＮＤゲート５ｄは、ＥＸ−ＯＲゲート５の出力ｒとＤＵＴ３からの同期ワード検出信号ｆと可変長シフトレジスタｑのストローブ信号ｑとを入力し、パルスカウンタ６にフェイルパルスｓを出力する。
【００２６】
このような装置の動作を以下で説明する。図３は図１に示す装置の動作を示したタイミングチャートである。
【００２７】
復調部３ａが、ＲＦ信号ｄを復調し、復調したデジタルデータｅを出力する。このデジタルデータｅを入力して、同期検出部３ｂは、同期ワードを検出した時点で、同期ワード検出信号をハイレベルとし、バースト期間中（データ位置の間）、ハイレベルを継続し、バースト終了時にロウレベルに復帰する。
【００２８】
同時に、デジタルファンクション７が、トリガ信号ａにより、任意波形発生器に同期して、期待値データｇ、ストローブ信号ｈをそれぞれ可変長シフトレジスタ１０，１１に出力する。また、デジタルファンクション７は基準同期信号ｍをカウンタ９に出力する。カウンタ９は、カウントを開始し、クロック信号発生器８のクロックｎごとにカウントアップしていく。また、デジタルファンクション７からの期待値データｇ、ストローブ信号ｈを入力し、それぞれ可変長シフトレジスタ１０，１１は、クロック信号発生器８のクロックｎごとにシフトを行う。つまり、可変長シフトレジスタ１０の場合、レジスタ１０ａが次段のレジスタ１０ａに期待値データｇを伝達していく。
【００２９】
カウンタ９は、ＤＵＴ３からの同期ワード検出信号ｆにより、カウントアップを終了し、カウント値を可変長シフトレジスタ１０，１１に与える。また、パルスカウンタ１２が同期ワード検出信号ｆの数をカウントする。可変長シフトレジスタ１０，１１は、それぞれ、カウンタ値に対応するシフト段数分の遅らせた期待値データｐ、ストローブ信号ｑを出力する。つまり、可変長シフトレジスタ１０の場合、データセレクタ１０ｂが、カウンタ９のカウント値により、期待値データｇが入力されてからカウント値分後のレジスタ１０ａの出力を選択し、期待値データｐを出力する。この結果、およそＴｄ時間だけ遅らせることができ、比較部５での比較タイミングを合わせることができる。ただし、この遅延時間の分解能は、クロックｎの周波数で制限を受けることはいうまでもない。
【００３０】
ＥＸ−ＯＲゲート５ｃが、デジタルデータｅと期待値データｐとを入力し、排他的論理和を出力ｒとして出力する。この出力ｒと同期ワード検出信号ｆとストローブ信号ｑとの論理和を、ＡＮＤゲート５ｄはフェイルパルスｓとして出力する。例えば、図３のデジタルデータｅのエラービットで、フェイルパルスｓが出力される。
【００３１】
そして、パルスカウンタ６がフェイルパルスｓをカウントする。このカウント値により、ビットエラー数を測定し、ＤＵＴ３の良否の判定を行う。ここで、ＤＵＴ３の良否の判定は、繰返しＤＵＴ３にバースト波形（ＲＦ信号ｄ）を与えて、測定ビット数を増やし、測定精度を高めている。そして、同期ワード検出信号ｆが検出されない場合、そのバースト内のデータについて、ビットエラー（フェイルパルスｓ）として、パルスカウンタ６はカウントしない。従って、同期ワードを検出しなかった場合のデータは、ビットエラーレートの計算に含めないような測定ができる。すなわち、ブルートゥースの規格に従った測定を行うことができる。
【００３２】
なお、ビットエラーレートは、（ビットエラーレート）＝（パルスカウンタ６のパルスカウント数）／（パルスカウンタ１２のパルスカウント数×ｎ）で求められ、ｎは１バースト波形当たりの比較データビット数である。
【００３３】
このように、カウンタ９で、デジタルファンクション７が出力する基準同期信号ｍとＤＵＴ３が出力する同期ワード検出信号ｆとの差をカウントし、このカウント結果により、可変長シフトレジスタ１０，１１で、期待値データｇ、ストローブ信号ｈを遅延させたので、比較タイミング合わせの遅延時間設定が不要になった。従って、ＤＵＴ３が遅延時間に大きなばらつきがあっても試験を行うことができる。すなわち、試験時間を短くすることができる。
【００３４】
次に第２の実施例を図４に示し説明する。ここで、図１と同一のものは同一符号を付し説明を省略する。
【００３５】
図４において、カウンタ１３は、クロック信号発生器８のクロックｎにより動作し、ＤＵＴ３の同期ワード検出信号ｆによりカウントを開始し、デジタルファンクション７の基準同期信号ｍにより停止し、カウント値を出力する。可変長シフトレジスタ１４，１５は、それぞれ、ＤＵＴ３からのデジタルデータｅ、同期ワード検出信号ｆとを入力し、クロック信号発生部８からのクロックｎにより動作し、カウンタ１３のカウント値のシフト段数で、デジタルデータｅ、同期ワード検出信号ｆを遅延させる。また、可変長シフトレジスタ１４，１５の具体的構成は、図２に示される可変長シフトレジスタ１０と同じである。
【００３６】
また、比較部５は、ＥＸ−ＯＲゲート５ｃ、ＡＮＤゲート５ｄの代わりに、ＥＸ−ＯＲゲート５ｅ、ＡＮＤゲート５ｆが設けられる。そして、比較部５は、可変長シフトレジスタ１４からのデジタルデータｅとデジタルファンクション７からの期待値データｇとを、デジタルファンクション７からのストローブ信号ｈのタイミングで比較し、可変長シフトレジスタ１５の同期ワード検出信号ｆがハイレベルのとき、パス／フェイル（フェイルパルス）をパルスカウンタ６に出力する。
【００３７】
ＥＸ−ＯＲゲート５ｅは、可変長シフトレジスタ１４からのデジアルデータｅとデジタルファンクション７からの期待値データｇとを入力する。ＡＮＤゲート５ｆは、ＥＸ−ＯＲゲート５ｅの出力と可変長シフトレジスタ１５からの同期ワード検出信号ｆとデジタルファンクション７のストローブ信号ｈとを入力し、パルスカウンタ６に出力する。
【００３８】
このような装置の動作を以下に説明する。ＤＵＴ３は、デジタルデータｅ、同期ワード検出信号ｆを出力する。同期ワード検出信号ｆにより、カウンタ１３はカウントを開始し、クロック信号発生器８のクロックｎごとにカウントアップしていく。また、ＤＵＴ３からのデジタルデータｅ、同期ワード検出信号ｆをそれぞれ入力し、可変長シフトレジスタ１４，１５は、クロック信号発生器８のクロックｎごとにシフトを行う。
【００３９】
そして、デジタルファンクション７が、トリガ信号ａにより同期して、ＤＵＴ３がデジタルデータｅ、同期ワード検出信号ｆを出力する時間より遅らせて、期待値データｇ、ストローブ信号ｈ、基準同期信号ｍを出力する。基準同期信号ｍにより、カウンタ１３は、カウントアップを終了し、カウント値を可変長シフトレジスタ１４，１５に与える。
【００４０】
可変長シフトレジスタ１４，１５は、それぞれ、カウント値に対応するシフト段数分の遅らせたデジタルデータｅ、同期ワード検出信号ｆを出力する。ＥＸ−ＯＲゲート５ｅが、可変長シフトレジスタ１４からのデジタルデータｅとデジタルファンクション７からの期待値データｇとを入力し、排他的論理和を出力する。この出力と可変長シフトレジスタ１５からの同期ワード検出信号ｆとデジタルファンクション７からのストローブ信号ｈとの論理和を、ＡＮＤゲート５ｆはフェイルパルスとしてパルスカウンタ６に出力する。そして、パルスカウンタ６がフェイルパルスをカウントし、このカウント値により、ビットエラー数を測定し、ＤＵＴ３の良否の判定を行う。
【００４１】
なお、本発明はこれに限定されるものではなく、以下のようなものでもよい。（１）図５に示されるように、ＲＦ信号ｄが同期ワードと情報データとの間にチェンネル種別等のデータを設けている場合、ＤＵＴ３が出力する同期ワード検出信号ｆは、同期ワード検出直後に出力されるので、パルス幅が長くなる。従って、同期ワード検出信号ｆのパルス幅が、比較部５の比較データ期間を包含する十分なタイミングマージンが存在する場合は、可変長シフトレジスタ１５でなく、可変されない固定のシフトレジスタでもよい。
【００４２】
（２）図４に示す装置では、可変長シフトレジスタ１５の代わりに、ＤＵＴ３からの同期ワード検出信号ｆをトリガとし、比較データ期間を包含するパルス幅のパルスを発生するパルス発生器でもよい。
【００４３】
（３）比較部５、パルスカウンタ６の代わりに、デジタルファンクション７の内部、つまり、通常のＩＣテスタに用いられるコンパレータにしてもよい。この場合、フェイル数を後程演算して求める。
【００４４】
（４）可変長シフトレジスタ１０，１１は、別々の構成を示したが一体でもよい。同様に、可変長シフトレジスタ１４，１５も一体でもよい。
【００４５】
（５）図１において、比較部５は、ＥＸ−ＯＲゲート５ｃ、ＡＮＤゲート５ｄの構成を示したが、図６に示すＥＸ−ＯＲゲート５ａの前段にＡＮＤゲートを設け、デジタルデータｅ、同期ワード検出信号ｆを入力し、デジタルデータｅの代わりに、ＡＮＤゲートの出力をＥＸ−ＯＲゲート５ａに入力する構成でもよい。
【００４６】
（６）任意波形発生器１からのトリガ信号ａにより、任意波形発生器１とデジタルファンクション４，７とが同期を図る構成を示したが、デジタルファンクション４からトリガ信号を出力し、任意波形発生器１とデジタルファンクション４，７とが同期を図る構成でもよい。
【００４７】
（７）カウンタ９は、同期ワード検出信号ｆを入力した時、カウント値を出力する構成を示したが、常にカウント値を出力する構成でもよい。この場合、可変長シフトレジスタ１０にも同期ワード検出信号ｆを入力し、データセレクタ１０ｂが同期ワード検出信号ｆを入力したときのカウント値で出力を行う構成にすればよい。
【００４８】
【発明の効果】
本発明によれば、以下ような効果がある。請求項１，２，６，７によれば、カウンタで、期待値発生部が出力する基準同期信号と被試験対象が出力する同期ワード検出信号との差をカウントし、このカウント結果により、可変長シフトレジスタで、期待値データ、ストローブ信号を遅延させたので、比較タイミング合わせの遅延時間設定が不要にすることができる。従って、被試験対象が遅延時間に大きなばらつきがあっても試験を行うことができる。すなわち、試験時間を短くすることができる。
【００４９】
請求項３〜７によれば、カウンタで、期待値発生部が出力する基準同期信号と被試験対象が出力する同期ワード検出信号との差をカウントし、このカウント結果により、可変長シフトレジスタで、被試験対象が出力するデジタルデータを遅延させたので、比較タイミング合わせの遅延時間設定が不要にすることができる。従って、被試験対象が遅延時間に大きなばらつきがあっても試験を行うことができる。すなわち、試験時間を短くすることができる。
【００５０】
請求項２，４〜７によれば、同期ワード検出信号を入力したとき、比較部が比較を行い、パルスカウンタにより同期ワード検出信号の数をカウントするので、同期ワードを検出した場合のみの試験を行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示した構成図である。
【図２】可変長シフトレジスタ１０の構成を示した図である。
【図３】図１に示す装置の動作を示したタイミングチャートである。
【図４】本発明の他の実施例を示した構成図である。
【図５】同期ワード検出信号ｆを説明する図である。
【図６】従来の試験装置の構成を示した図である。
【図７】図６に示す装置の動作を示したタイミングチャートである。
【符号の説明】
３  ＤＵＴ
５  比較部
７  デジタルファンクション
９，１３  カウンタ
１０，１１，１４，１５  可変長シフトレジスタ
１２  パルスカウンタ
【図１】
0004120857.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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