(57)【特許請求の範囲】
【請求項１】
直列に接続された少なくとも１対のデルタシグマ変調器を含み、上記１対のデルタシグマ変調器のうちの一方のデルタシグマ変調器は上記１対のデルタシグマ変調器のうちの他方のデルタシグマ変調器の信号帯域ノイズ整形フィルタ特性に相補的な信号帯域ノイズ整形フィルタ特性を有する１ビット信号を処理するための音声信号処理装置であって、
上記デルタシグマ変調器の各々は１ビット信号を入力信号として受け入れ１ビット信号を出力信号として出力し、
上記デルタシグマ変調器の各々はｎ次（ｎは少なくとも２である）のデルタシグマ変調器であり、ｐビット信号を１ビット形式に再量子化し、再量子化された信号を該デルタシグマ変調器の出力信号とする量子化器と、複数の信号合成器と、を含み、
上記複数の信号合成器は、初段合成器と、（ｎ−１）個の中間合成器と、最終合成器とで構成され、
上記初段合成器は、
上記入力信号と第１の係数の積を得る第１の係数乗算器と、上記出力信号と第２の係数の積を得る第２の係数乗算器と、上記第１の係数乗算器の出力と上記第２の係数乗算器の出力と自らの加算出力の積分値を加算する第１の加算器と、上記第１の加算器の出力を積分して積分値を得る第１の積分器とを備え、
上記（ｎ−１）個の中間合成器は、
上記入力信号と第１の係数の積を得る第３の係数乗算器と、上記出力信号と第２の係数の積を得る第４の係数乗算器と、前段の合成器の積分器で得た積分値と、上記第３の係数乗算器の出力と上記第４の係数乗算器の出力と自らの加算出力の積分値を加算する第２の加算器と、上記第２の加算器の出力を積分して積分値を得る第２の積分器とを備え、
上記最終合成器は、
上記入力信号と第１の係数の積を得る第５の係数乗算器と、前段の結合器の加算器の加算値とを加算する第３の加算器とを備えて、上記ｐビット信号を得る構成とし、
上記最終合成器で得たｐビット信号を、上記量子化器で再量子化して出力信号を得るようにし、
ことを特徴とする音声信号処理装置。
【請求項２】
直列に接続された複数のデルタシグマ変調器を含み、該デルタシグマ変調器の各々は直列に接続された隣接のデルタシグマ変調器の信号帯域ノイズ整形フィルタ特性に相補的な信号帯域ノイズ整形フィルタ特性を有する請求項１記載の音声信号処理装置。
【請求項３】
上記第１の係数は上記デルタシグマ変調器の利得を制御するために可変であることを特徴とする請求項１又は２記載の音声信号処理装置。
【請求項４】
上記デルタシグマ変調器の少なくとも１つにおいて、上記各合成器によって形成された上記各加算器は、更に他の入力信号と第３の係数の積を加算し、それによって上記少なくとも１つのデルタシグマ変調器は信号合成器となることを特徴とする請求項１から３のいずれか１項記載の音声信号処理装置。
【請求項５】
上記第３の係数は可変であることを特徴とする請求項４記載の音声信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、１ビット音声信号処理装置に関し、特にカスケード状デルタシグマ変調器（ＤＳＭ）に関する。
【０００２】
【従来の技術】
本発明の背景技術が、ここでは、例えば、添付図面の図１、図２及び図３を参照して説明される。図１は既知のデルタシグマ変調器のブロック線図であり、図２は３次（ｎ＝３）のフィルタ部として構成された以前に提案されたデルタシグマ変調器のブロック線図であり、図３はノイズ整形の特性を示す。
【０００３】
アナログ信号を少なくともナイキスト率にてサンプリングし、ｍビット数によってそのサンプルの振幅をコード化することによって、アナログ信号をデジタル形式に変換することが知られている。こうして、もしｍ＝８なら、サンプルは正確な８ビットに量子化されると言うことができる。一般に、ｍは１に等しいか又はそれより大きい如何なるビット数であってよい。
【０００４】
只１ビットに量子化するために、“シグマデルタＡＤＣ”又は“デルタシグマＡＤＣ”として知られているアナログデジタル変換器（ＡＤＣ）を提供することが知られている。ここでは、“デルタシグマ”という用語を使用する。このようなＡＤＣは、例えば、１９９３年にテキサス・インスツルメント社より出版されたクレイグ・マーベン及びギリアン・エウエース著による「デジタル信号処理への簡単なアプローチ」（ＩＳＢＮ  ０−９０４．０４７−００−８）に記載されている。
【０００５】
図１を参照してそのようなＡＤＣの例を説明する。アナログ入力信号と１ビットの出力信号の積分値２（シグマ）の間の偏差１（デルタ）が１ビット量子化器３に供給される。出力信号は論理値０及び１のビットを含むが、それは、それぞれ実際値−１及び＋１を表す。積分器２は、そこに記憶された値がアナログ信号の値に従うように、１ビットの出力値を積算する。量子化器３は、１ビット生成される度に、１ビットだけ積算値を増加（＋１）又は減少（−１）する。ＡＤＣは非常に高いサンプリング率を必要とし、それによって出力ビットストリームの生成が許され、その積算値がアナログ信号に従う。
【０００６】
以下の説明及び特許請求の範囲にて使用されている用語“１ビット”信号は、デルタシグマＡＤＣによって生成されるような正確な１デジタルビットに量子化された信号を意味する。
【０００７】
１ビット信号を直接処理するためにｎ次のフィルタ部として構成されたデルタシグマ変調器（ＤＳＭ）は、１９９３年１０月７日から１０日まで米国ニューヨーク市にて開催された第９５回ＡＥＳ会議にて“音声信号の１ビットデジタル処理”−信号処理：の題名にて提出された論文において、英国（ＹＯ１  ５ＤＤ）ヨーク市ヘスリングトンのヨーク大学電子工学部門、オーディオ研究グループのエヌ・エム・カセイ及びジェームズ・エイ・エス・アンガスによって提案された。図２はそのようなＤＳＭフィルタ部の３次（ｎ＝３）バージョンを示す。
【０００８】
図２を参照して説明すると、ＤＳＭは１ビット音声信号のための入力端４と処理された１ビット信号が生成される出力端５とを有する。１ビット信号のビットは図示されていない周知のクロック装置によってＤＳＭを経由してクロックされる。出力１ビット信号は１ビット量子化器Ｑによって生成され、この量子化器は例えば、閾値０を有する比較器である。ＤＳＭは３段を有し、各段は、入力端４に接続された第１の１ビット乗算器ａ１、ａ２、ａ３、出力端５に接続された第２の１ビット乗算器ｃ１、ｃ２、ｃ３、加算器６１、６２、６３及び積分器７１、７２、７３を含む。
【０００９】
これらの１ビット乗算器は、受け入れた１ビット信号にｐビット係数Ａ１、Ａ２、Ａ３、Ｃ１、Ｃ２、Ｃ３を乗算し、ｐビットの積を生成し、それは加算器６１、６２、６３によって加算され、合計値は積分器７１、７２、７３に送られる。中間段では、加算器６２、６３は、先行段の積分器の出力を合計する。最終段は、入力端に接続され入力信号にｐビットの係数Ａ４を乗算する他の１ビット乗算器ａ４と、この積に先行段の積分器７３の出力を加算する加算器６４とを含む。合計値は量子化器Ｑに送られる。
【００１０】
ＤＳＭ内では、正及び負のｐビット数を表示するために２つの算術補数が使用されてよい。量子化器Ｑへの入力が正なら、出力端にて＋１（論理１）として量子化されてよく、又は量子化器Ｑへの入力が負なら、出力端にて−１（論理０）として量子化されてよい。
【００１１】
カセイ及びアンガスによって考察されたように、「ある１ビットプロセッサは１ビット出力を生成し、それはノイズによって受け入れ難いレベルまで不明瞭化された音声信号を含み、量子化ノイズが適切に整形されることは不可避である」。音声信号を不明瞭化するノイズは量子化器Ｑによって生成される量子化ノイズである。
【００１２】
量子化器Ｑは、音声信号を受け入れる第１の入力端と、音声信号とは実質的に非相関なランダムビットストリーム（量子化ノイズ）を受け入れる第２の入力端とを有する加算器として設計されてよい。これを基礎として設計されているため、入力端４にて受け入れられた音声信号は乗算器ａ１、ａ２、ａ３、ａ４によって出力端５にフィードフォワードされ、乗算器ｃ１、ｃ２、ｃ３によって出力端５よりフィードバックされる。フィードフォワード路の係数Ａ１〜Ａ４は音声信号のＺ変換伝達関数のゼロを規定し、フィードバック路の係数Ｃ１〜Ｃ３は音声信号の伝達関数の極を規定する。
【００１３】
しかしながら、ノイズ信号は乗算器ｃ１〜ｃ３によって量子化器よりフィードバックされ、それによって係数Ｃ１〜Ｃ３はノイズ信号の伝達関数の極を規定する。ノイズ信号の伝達関数は入力信号の伝達関数と同一ではない。
【００１４】
係数Ａ１〜Ａ４及びＣ１〜Ｃ３は他の所望の特性の中で回路の安定性を提供するように選択される。
【００１５】
係数Ｃ１〜Ｃ３は、例えば、図３の実線３１によって示されているように、音声帯域における量子化ノイズを最小化するためにノイズ整形を提供するように選択される。
【００１６】
係数Ａ１〜Ａ４及びＣ１〜Ｃ３は、また、所望の音声信号処理特性のために選択される。
【００１７】
係数Ａ１〜Ａ４及びＣ１〜Ｃ３は、
ａ）所望のフィルタ特性のＺ変換Ｈ（ｚ）、例えば、ノイズ整形関数を見つけること、
ｂ）Ｈ（ｚ）を係数に変換すること、
によって選択されてよい。
【００１８】
これは次の論文“５次シグマ・デルタＡ／Ｄ変換器の理論と実際、ジャーナル・オブ・オーディオ・エンジニアリング・ソサイティー、３９巻、ＮＯ．７／８、１９９１年７月／８月、アール・ダブリュー・アダムス他”に記載された方法によって実行されてよく、また、当業者の知識を使用し、上述のカセイ及びアンガスの論文にに記載された方法によって実行されてよい。
【００１９】
係数の計算方法の例の概略を以下に説明する。これは５次のＤＳＭの解析手法及び所望のフィルタ特性の係数の計算手法の概略である。
【００２０】
図９に示す５次のＤＳＭは、係数ａ〜ｆ及びＡ〜Ｅ、加算器６及び積分器７を有する。積分器７は各々、単位遅延を提供する。積分器の出力には、左から右に、符号ｓ〜ｗが付されている。ＤＳＭへの入力は信号ｘ［ｎ］である。ここで［ｎ］はクロックされたサンプル列中のあるサンプルを示す。量子化器Ｑへの入力はｙ［ｎ］と表され、これはＤＳＭの出力信号でもある。解析は、量子化器Ｑは処理された信号へランダムノイズを加算する単なる加算器であると仮定した演算モデルに基づいている。従って、量子化器はこの解析では無視されている。
【００２１】
信号ｙ［ｎ］＝ｆｘ［ｎ］＋ｗ［ｎ］、即ち、サンプル［ｎ］における出力信号ｙ［ｎ］は、係数ｆが乗算された入力信号ｘ［ｎ］と先行の積分器７の出力ｗ［ｎ］の和である。
【００２２】
同様な原理を各積分器７の出力信号に適用すると、次の数１の式が得られる。
【００２３】
【数１】
ｙ［ｎ］＝ｆｘ［ｎ］＋ｗ［ｎ］
ｗ［ｎ］＝ｗ［ｎ−１］＋ｅｘ［ｎ−１］＋Ｅｙ［ｎ−１］＋ｖ［ｎ−１］
ｖ［ｎ］＝ｖ［ｎ−１］＋ｄｘ［ｎ−１］＋Ｄｙ［ｎ−１］＋ｕ［ｎ−１］
ｕ［ｎ］＝ｕ［ｎ−１］＋ｃｘ［ｎ−１］＋Ｃｙ［ｎ−１］＋ｔ［ｎ−１］
ｔ［ｎ］＝ｔ［ｎ−１］＋ｂｘ［ｎ−１］＋Ｂｙ［ｎ−１］＋ｓ［ｎ−１］
ｓ［ｎ］＝ｓ［ｎ−１］＋ａｘ［ｎ−１］＋Ａｙ［ｎ−１］
【００２４】
これらの式は当業者に周知のｚ変換式に変換され、次の式を得る。
【００２５】
【数２】
Ｙ（ｚ）＝ｆＸ（ｚ）＋Ｗ（ｚ）
Ｗ（ｚ)(１−ｚ-1）＝ｚ-1（ｅＸ（ｚ）＋ＥＹ（ｚ）＋Ｖ（ｚ））
Ｖ（ｚ)(１−ｚ-1）＝ｚ-1（ｄＸ（ｚ）＋ＤＹ（ｚ）＋Ｕ（ｚ））
Ｕ（ｚ)(１−ｚ-1）＝ｚ-1（ｃＸ（ｚ）＋ＣＹ（ｚ）＋Ｔ（ｚ））
Ｔ（ｚ)(１−ｚ-1）＝ｚ-1（ｂＸ（ｚ）＋ＢＹ（ｚ）＋Ｓ（ｚ））
Ｓ（ｚ)(１−ｚ-1）＝ｚ-1（ａＸ（ｚ）＋ＡＹ（ｚ））
【００２６】
ｚ変換式を解くことによって、Ｘ（ｚ）の単関数としてＹ（ｚ）が導かれる。
【００２７】
【数３】
0004058175.tif 000002
【００２８】
これは、次のような数４の式の右辺に示されるように再表現されてよい。ＤＳＭの所望の伝達関数は、次の式の左辺によって与えられる直列形式Ｙ（ｚ）／Ｘ（ｚ）に表現され、数４の式の右辺と等しいとされる。
【００２９】
【数４】
0004058175.tif 000003
【００３０】
数４の式を解くことによって、以下のように、係数α0 〜α5 より係数ｆ〜ａが導かれ、係数β0 〜β5 より係数Ｅ〜Ａが導かれる。尚、係数αn 及びβn は所望の伝達関数を提供するために既知の方法にて選択されることに留意されたい。
【００３１】
ｆは分子の唯一のｚ0 項である。従って、ｆ＝α0 である。次に、項α0 （１−ｚ-1）5 が、左辺の分子から引き算される。それによって次の式が得られる。これは再計算される。
【００３２】
【数５】
α0 ＋α1 ｚ-1・・・＋・・・α5 ｚ-5−α0 （１−ｚ-1）5 
【００３３】
同様に、項ｆ（１−ｚ-1）5 が、右辺の分子から引き算される。ｅは唯一のｚ-1項であり、計算によって得られた左辺の分子の対応するα1 と等しいと置かれることができる。この演算処理は、分子の全ての項に対して繰り返される。この演算処理は、分母の全ての項に対して繰り返される。
【００３４】
【発明が解決しようとする課題】
ここでは、１ビット信号を処理するために直列に又はカスケード状に接続された複数のＤＳＭを含む信号処理装置が提案されている。このような提案は上述の論文では知られていない。提案されている１ビット信号を処理するための音声信号処理装置は直列に接続された複数のＤＳＭを含む。このような装置は、連続的なＤＳＭによって信号を処理すると、ノイズ、特に量子化ノイズが蓄積するという欠点がある。
【００３５】
こうして、ＤＳＭ間に信号のフィルタリングを提供し、ＤＳＭ間に１ビット信号ストリームを維持することが求められる。このようなフィルタリングは、例えば、連続的なＤＳＭにおける好ましくない量子化ノイズの形成を阻止するために必要なこともある。しかしながら、従来の適当なデジタルフィルタの提案例は、少なくともビットのストリームを合算するためにマルチビット数となり、及び／又はビットストリームに１又はそれ以上のｐビット係数を乗算する。このようなフィルタの下流のＤＳＭの係数乗算器の全ては次にｐビット信号を受け取るから、ｐビット乗算器でなければならない。これは不経済である。
【００３６】
【課題を解決するための手段】
本発明によると、直列に接続された少なくとも１対のデルタシグマ変調器（ＤＳＭ）を含み、上記１対のＤＳＭのうちの一方のＤＳＭは上記１対のＤＳＭのうちの他方のＤＳＭの信号帯域ノイズ整形フィルタ特性に相補的な信号帯域ノイズ整形フィルタ特性を有することを特徴とする１ビット信号を処理するための信号処理装置が提供される。
【００３７】
好ましくは、この信号処理装置は音声信号処理装置である。連続的なＤＳＭに少なくとも音声帯域にて相補的なフィルタ特性を付与することによって、該音声帯域におけるノイズの蓄積が少なくとも減少する。更に、各ＤＳＭの乗算器の全てがｐビット乗算器ではない。直列のＤＳＭの各々は１ビット信号を生成し、これは直列のＤＳＭの隣接のＤＳＭに供給される。
【００３８】
本発明の好ましい例では、ＤＳＭの係数は２の整数乗又は２の整数乗の加算的合成値に選択される。それによって乗算は簡単なシフト動作によって又は簡単なシフト及び加算動作によって実行されるから、ｐビット乗算器を回避することができる。
【００３９】
本発明の最も好ましい例では、ＤＳＭはチェビシェフ型フィルタ特性、特にチェビシェフII型フィルタ特性を有する。
【００４０】
本発明をより良く理解するために、本発明の例として添付の図面の図４から図６を参照して説明する。
【００４１】
【発明の実施の形態】
図４を参照して説明する。本発明による音声信号処理装置は、概略的に、直列に接続された１ビットのデルタシグマ変調器（ＤＳＭ）４０、４１、４２、４３を含む。４つのＤＳＭだけが示されているが、それ以外の個数のＤＳＭであってよい。更に、図４では１列のＤＳＭの配列が示されているが、ＤＳＭは、少なくとも２つのＤＳＭが直列に接続されていれば、本発明に従って他のどの様な配列にされてもよい。図４に示すように、形式Ｘ及びＹの２つの形式のＤＳＭが存在する。図５を参照する。形式Ｘと形式Ｙは、音声帯域にて互いに相補的なノイズ整形特性を有する。図示のように、形式Ｘは音声帯域においてフィルタ特性の応答曲線にノッチを有し、このノッチは形式Ｙのフィルタ特性の応答曲線のピークに一致する。またこの逆も成立する。形式Ｘと形式Ｙを直列に配置することによって、ノイズ、特にカスケード状ＤＳＭにおける量子化ノイズが減少し、フィルタの安定性及び信号対ノイズ比が向上する。各ＤＳＭ４０、４１、４２、４３は１ビット信号を受け入れ１ビット信号を出力する。こうして、ｐビット乗算器の必要性が最小化され、以下に説明されるように、回避されることができる。
【００４２】
図６は上述のＸ又はＹ形式のＤＳＭとして好適なＤＳＭの概略を示す。ＤＳＭはチェビシェフII型フィルタ特性を実行する。
【００４３】
ＤＳＭはクロックされた回路であり、回路を経由する１ビット信号サンプルを所定のサンプリング率にてクロックする。このサンプリング率は、例えば、１ビット音声信号に対して約２８ＭＨｚであってよい。このようなクロック装置は当業者に既知であり、ここではその詳細な説明はしない。
【００４４】
ＤＳＭはｎ次フィルタであり、ｎ個の積分段と最終段を有する。この例ではｎは５であるが、一般に少なくとも２である。
【００４５】
最初の積分段は、１ビット入力信号Ｘ（ｎ）に第１の係数Ａ１を乗算する第１の１ビット乗算器ａ１、ＤＳＭの１ビット出力信号Ｙ（ｎ）に第２の係数Ｃ１を乗算する第２の１ビット乗算器ｃ１、係数乗算器ａ１、ｃ１の出力を加算する加算器６１、１ビット信号の１ビット期間の遅延を有する積分器７１を有する。
【００４６】
図７に積分器の例を示す。積分器は加算器７７の出力端に接続された１ビット遅延器７６を有し、この遅延器の出力端から加算器までのフィードバック路を有する。積分器の加算器７７はその段の加算器６１又は別の加算器によって構成されてよい。
【００４７】
ｎ−１個の中間段があり、その内の第２段は、第１の係数乗算器ａ２、第２の係数乗算器ｃ２、加算器６２、及び積分器７２を含み、これらの要素は第１段の対応する要素と同様な方法によって配列され機能するが、第２段の加算器６２は先行段の積分器７１の出力を受け入れるように接続されている点が異なる。
【００４８】
更に、フィードバック乗算器αは第２段の出力端から第１段の加算器まで接続されている。このフィードバック乗算器は第２段の積分器の出力に係数αを乗算する。
【００４９】
第３段の係数乗算器ａ３、ｃ３、加算器６３及び積分器７３は第１段と同様であるが、その加算器は先行段の積分器７２の出力を受け入れる点が異なる。第４段は第２段と同様である。フィードバック乗算器βは第４段の積分器７４の出力を第３段の加算器６３にフィードバックする。第５段は、第１の係数乗算器ａ５、第２の係数乗算器ｃ５、加算器６５、積分器７５及びフィードバック乗算器γを有し、フィードバック乗算器は第５段の積分器の出力を第５段の加算器にフィードバックする。
【００５０】
最終段は、第１の係数乗算器ａ６、先行の第５段の積分器の出力に最終段の第１の係数乗算器ａ６の出力を加算する加算器６６及び最終段の加算器６６によって生成されたｐビット出力を１ビット形式に変換しＤＳＭの出力信号Ｙ（ｎ）とする量子化器Ｑを含む。
【００５１】
第１及び第２の係数乗算器ａｎ及びｃｎは１ビット乗算器であり、これらの乗算器は、１ビット信号のビット値に従って値−Ａ、＋Ａ、−Ｃ、及び＋Ｃを生成する。固定値Ａ及びＣに対して、これらは１ビット信号によってアドレスされた参照テーブルであってよい。これらはマルチビット信号を生成する。フィードバック乗算器α、β、γはマルチビットである。なぜなら、マルチビット信号にマルチビット係数を乗算する必要があるからである。ＤＳＭの好ましい例では、係数α、β、γは２の整数乗又は２の整数乗の加算的合成値である。それによって乗算は簡単なシフト及び加算演算によって実行され、マルチビット乗算器を回避することができる。
【００５２】
係数Ａ１〜Ａ６、Ｃ１〜Ｃ５、α、β、γは、チェビシェフII型フィルタ特性を実行するために、当業者に既知の方法を使用して選択される。
【００５３】
本発明の１例では、ＤＳＭの利得を変化させるために第１の係数Ａ１〜Ａ６は可変である。
【００５４】
本発明の他の例では、ＤＳＭは信号ミキサとして構成され、そのような例は図８に示されている。図８はＤＳＭの１つの段のみを示す。図８に示すように、各段は付加的に第３の１ビット係数乗算器Ｂを含み、この係数乗算器は第２の入力端及びこの段の加算器に接続されている。第３の係数Ｂは可変であってよく、それによってＤＳＭは可変信号ミキサとして作動する。
【００５５】
可変係数は図示しない係数発生器によって発生するが、この係数発生器はマイクロコンピュータを含む。
【００５６】
図９の解析は、フィードバック係数α、β、γを考慮した修正が必要であることが理解されよう。しかしながら、このような修正は当業者の技術の範囲である。
【００５７】
以上、本発明の実施の形態について詳細に説明してきたが、本発明は上述の例に限ることなく本発明の要旨を逸脱することなく他の種々の構成が採り得ることは当業者にとって容易に理解されよう。
【００５８】
【発明の効果】
本発明によると、音声信号処理装置において、少なくとも音声帯域にて連続的なＤＳＭに相補的なフィルタ特性を付与することによって、音声帯域におけるノイズの蓄積が少なくとも減少する利点がある。
【００５９】
本発明の好ましい例では、ＤＳＭの係数は２の整数乗又は２の整数乗の加算的合成値に選択される。従って、乗算は簡単なシフト演算によって又は簡単な加算演算によって実行され、ｐビット乗算器を回避することができる利点がある。
【図面の簡単な説明】
【図１】既知のデルタシグマ変調器のブロック図である。
【図２】ｎ次（ｎ＝３）のフィルタ部として構成された従来のデルタシグマ変調器の提案例のブロック図である。
【図３】ノイズ整形特性を示す図である。
【図４】本発明の連続的はＤＳＭを含む音声信号処理装置のブロック図である。
【図５】図４のＤＳＭのフィルタ特性を示す振幅−周波数曲線を示す図である。
【図６】図５のフィルタ特性を生成するための好適なＤＳＭのブロック図である。
【図７】図５のフィルタ特性を有しミキサとして使用されるＤＳＭのブロック図である。
【図８】信号ミキサの段の１つのブロック図である。
【図９】５次のＤＳＭの概略を示す図である。
【符号の説明】
１…偏差、  ２…積分値、積分器、  ３…量子化器、  ４…入力端、  ５…出力端、  ４０，４１，４２，４３…ＤＳＭ、  ６１，６，６３，６４，６５，６６…加算器、  ７１，７２，７３，７４，７５，７６…積分器、  ７７…加算器
【図１】
0004058175.tif 000004
【図２】
0004058175.tif 000005
【図３】
0004058175.tif 000006
【図４】
0004058175.tif 000007
【図５】
0004058175.tif 000008
【図６】
0004058175.tif 000009
【図７】
0004058175.tif 000010
【図８】
0004058175.tif 000011
【図９】
0004058175.tif 000012