(57)【特許請求の範囲】
【請求項１】
半導体基板上部に形成された埋め込み酸化層と、
前記埋め込み酸化層上部に形成され、ソース領域と本体領域とドリフト領域とドレイン領域とを備えたシリコン層と、
前記シリコン層の前記ドリフト領域上部に形成された上部酸化層と、
前記上部酸化層に隣接し、前記シリコン層の前記ドリフト領域と前記本体領域と前記ソース領域との上部に形成された第一ゲート酸化物と、
前記ドリフト領域上の前記第一ゲート酸化物の上部であって前記上部酸化層に隣接して形成された第二ゲート酸化物と、
前記上部酸化層と前記第一ゲート酸化物と前記第二ゲート酸化物との上部に形成されたフィールド・プレートとを備えた二重ゲート酸化物高電圧半導体装置。
【請求項２】
前記第一ゲート酸化物の厚みは３００乃至６００Åの範囲にあり、前記第二ゲート酸化物の厚みは９００乃至１２００Åの範囲にある請求項１に記載の二重ゲート酸化物高電圧半導体装置。
【請求項３】
前記第一ゲート酸化物の前記ドリフト領域と前記本体領域と前記ソース領域との上部における長さは３乃至４μｍであり、前記第二ゲート酸化物の前記上部酸化層と前記本体領域との間の前記第一ゲート酸化物上部における長さは１乃至２μｍである請求項１または２に記載の二重ゲート酸化物高電圧半導体装置。
【請求項４】
厚みが１２００Åの前記第二ゲート酸化物を含むことにより、該二重ゲート酸化物高電圧半導体装置の、最大許容電荷が１ｅ１２ｃｍ―２乃至２ｅ１２ｃｍ―２まで増加し、前記第二ゲート酸化物を含まない場合より比オン抵抗が３０％低下する請求項１乃至３いずれかに記載の二重ゲート酸化物高電圧半導体装置。
【請求項５】
半導体基板上部に埋め込み酸化層を形成する工程と、
前記埋め込み酸化層上部にソース領域と本体領域とドリフト領域とドレイン領域とを備えたシリコン層を形成する工程と、
前記シリコン層の前記ドリフト領域上部に上部酸化層を形成する工程と、
前記シリコン層の前記ドリフト領域と前記本体領域と前記ソース領域との上部であって前記上部酸化層に隣接する第一ゲート酸化物を形成する工程と、
前記ドリフト領域上の前記第一ゲート酸化物の上部であって前記上部酸化層に隣接する第二ゲート酸化物を形成する工程と、
前記上部酸化層と前記第一ゲート酸化物と前記第二ゲート酸化物との上部にフィールド・プレートを形成する工程とを備えた二重ゲート酸化物高電圧半導体装置の製造方法。
【請求項６】
前記第一ゲート酸化物を形成する工程及び前記第二ゲート酸化物を形成する工程では、
前記シリコン層の前記ドリフト領域と前記本体領域と前記ソース領域との上部であって前記上部酸化層に隣接する前記第一ゲート酸化物を成長させ、
前記第一ゲート酸化物上部にマスクを設け、
前記ドリフト領域上の前記第一ゲート酸化物の上部であって前記上部酸化層に隣接する前記第二ゲート酸化物を成長させる請求項５に記載の二重ゲート酸化物高電圧半導体装置の製造方法。
【請求項７】
前記第一ゲート酸化物の厚みは３００乃至６００Åの範囲にあり、前記第二ゲート酸化物の厚みは９００乃至１２００Åの範囲にある請求項５または６に記載の二重ゲート酸化物高電圧半導体装置の製造方法。
【請求項８】
厚みが１２００Åの前記第二ゲート酸化物を成長させることにより、該二重ゲート酸化物高電圧半導体装置の最大許容電荷を１ｅ１２ｃｍ―２乃至２ｅ１２ｃｍ―２まで増加させ、
該二重ゲート酸化物高電圧半導体装置の比オン抵抗を、前記第二ゲート酸化物を成長させない場合より、３０％低下させる請求項５乃至７いずれかに記載の二重ゲート酸化物高電圧半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、一般的に、２重ゲート酸化物高電圧半導体（ＳＯＩ）装置に関する。さらにこの発明は、最適な絶縁破壊電圧と比オン抵抗とするために二つのゲート酸化物を有する、横型ＭＯＳＦＥＴ等の高電圧半導体装置に関する。
【背景技術】
【０００２】
高電圧電力半導体装置の製造では、絶縁破壊電圧、比オン抵抗、寸法、導電損失、製造しやすさ、信頼性等を、トレードオフしたり妥協することがよくある。絶縁破壊電圧等の一つの特性を度々改善すると、比オン抵抗等の他の特性が悪くなることがある。例えば、装置の比オン抵抗を小さくするためにシリコンへのドーピングを増やすことがよく行われる。しかし、ドーピングを増やすと電界強度が増して、装置の絶縁破壊電圧が低下する。従って、比オン抵抗と絶縁破壊電圧とは競合する問題となりうる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
これまで、ＳＯＩの基本構造に対し、様々な改良がなされてきた。両者共に本出願と関係があり、その開示内容を本出願の開示の一部として引用する米国特許番号５，２４６，８７０並びに５，３００，４４８では、ドリフト領域に線形ドーピング・プロファイルを与えることにより絶縁破壊電圧を良好なものとする試みがなされている。特に、これらのＳＯＩ装置は、本体領域とドレイン領域との間に位置するドリフト領域を有する。絶縁破壊電圧を高めるための試みとして、このドリフト領域には、薄い部分や、線形側面ドーピング濃度プロファイルというような様々な特性を与えている。しかし、高絶縁破壊電圧を維持するには、ドリフト領域のソース側に近い部分での総電荷量が小さくなければならない。これが往々にして電流の流れを妨げ、そして、最適な導電損失の低減の障害となる。
【０００４】
ＳＯＩの基本構造に対する他の改良が、両者共に本出願と関係があり、その開示内容を本出願において本出願の開示の一部として引用する米国特許番号５，９６９，３８７並び６，２２１，７３７に見られる。これらの引例は、絶縁破壊電圧と飽和電流とのトレードオフをより良くするために、傾斜した上部酸化物とドリフト領域とを有するＳＯＩ装置（とこの装置の製造方法）を開示している。しかし、これらの引例の傾斜上部酸化物とドリフト領域との形成は、酸化マスクが一連の連続した複数の開口でパターンニングされる２次元酸化工程に依存している。
【０００５】
上記の事に鑑みて、絶縁破壊電圧と比オン抵抗との両者が最適になる高電圧ＳＯＩ装置が要求される。さらに、垂直電界強度が増すことなしにシリコンへのドーピングを増やすことができる２重ゲート酸化物を有する高電圧ＳＯＩ装置が要求される。
【課題を解決するための手段】
【０００６】
この発明は、２重ゲート高電圧半導体装置を提供することにより、他の装置と関わる上記問題を解決するものである。この発明の２重ゲート酸化物により、高電圧装置（即ち、絶縁破壊電圧と比オン抵抗）の性能指数を高めることができる。特に、この発明の装置は、半導体基板と、この半導体基板上部に形成された埋め込み酸化層と、この埋め込み酸化層上部に形成されたシリコン層と、上部酸化層近傍のそのシリコン層上部に形成された第一ゲート酸化物と、この第一ゲート酸化物の上部に形成された第二ゲート酸化物とを備える。この第二ゲート酸化物を形成することにより、垂直電界強度を高めずにシリコン層のドリフト領域へのドーピング増加が可能となる。これにより、絶縁破壊電圧を低下させずに、この装置の比オン抵抗を低下させることができる。
【０００７】
この発明の第一の観点によれば二重ゲート酸化物高電圧半導体装置が提供される。この装置は、（１）半導体基板上部に形成された埋め込み酸化層と、（２）前記埋め込み酸化層上部に形成されたシリコン層と、（３）前記シリコン層上部に形成された上部酸化層と、（４）前記上部酸化層近傍の前記シリコン層上部に形成された第一ゲート酸化物と、（５）前記第一ゲート酸化物の一部分の上部に形成された第二ゲート酸化物とを備える。
【０００８】
この発明の第二の観点によれば二重ゲート酸化物高電圧半導体装置が提供される。この装置は、（１）半導体基板上部に形成された埋め込み酸化層と、（２）前記埋め込み酸化層上部に形成されたシリコン層と、ここでは、前記シリコン層がソース領域と本体領域とドリフト領域とを備え、（３）前記シリコン層上部に形成された上部酸化層と、（４）前記上部酸化層近傍の前記シリコン層上部に形成された第一ゲート酸化物と、（５）前記上部酸化層と前記本体領域との間の前記第一ゲート酸化物の一部分の上部に形成された第二ゲート酸化物とを備える。
【０００９】
この発明の第三の観点によれば二重ゲート酸化物高電圧半導体装置の製造方法が提供される。この方法は、（１）半導体基板上部に埋め込み酸化層を形成し、（２）前記埋め込み酸化層上部にシリコン層を形成し、（３）前記シリコン層上部に上部酸化層を形成し、（４）前記シリコン層上部の前記上部酸化層近傍に第一ゲート酸化物を形成し、（５）前記第一ゲート酸化物上部に第二ゲート酸化物を形成する工程を含む。
【００１０】
従って、この発明は二重ゲート酸化物高電圧半導体装置とこの装置の製造方法を提供する。
【発明を実施するための最良の形態】
【００１１】
従来技術とこの発明の実施形態を例を挙げ、図を参照して説明する。
【００１２】
各図は単なる概略図であり、この発明特有の要素を描写するものではない。各図は、単に、この発明の典型的な実施例を示すものであり、従って、この発明の範疇を限定するものと考えるべきではない。各図において、同様な参照番号は同様な要素を示す。
【００１３】
一般的に、この発明は２重ゲート高電圧半導体装置を提供する。特に、この発明によって製造される、横型ＭＯＳＦＥＴのような高電圧装置は、絶縁破壊電圧が上昇し、一方で装置の比オン抵抗が減少するように、２重ゲート酸化物を有する。
【００１４】
図１を参照すると、関連技術の半導体装置１０が示されている。図に示されているように、シリコン（ＳＯＩ）層１６がシリコン基板１２上部に形成され、両者間に埋め込み酸化物層１４が設けられている。米国特許番号５，３００，４４８に詳細に記載されているように、シリコン層１６上にマスク（例えば、パターンニングされたフォトレジスト層）を設け、そしてイオン注入により、この技術分野で知られているように、シリコン層１６をドープする。標準のシリコン局所酸化（ＬＯＣＯＳ）技術を用いて上部又は熱酸化層３０が形成される。これは、シリコン層１６上へのパッド酸化層の成長とこのパッド酸化層上へのシリコン窒化層の堆積を含む。そして、図に示されるように、上部酸化層３０が成長して出現する。その結果、上部酸化層３０下部に、シリコン層１６が薄く且つ軽くドープされたドレイン又はドリフト領域１８を有することになる。
【００１５】
一旦、上部酸化層３０が形成されると、ゲート酸化物４４が成長し、そして、フィールド・プレート（ｆｉｅｌｄ  ｐｌａｔｅ）４２が堆積される。一旦、フィールド・プレート４２が堆積されると、Ｐ＋ソース領域２０とチャネル又は本体領域２６と共にＮ＋ソース領域２２とＮ＋ドレイン領域２４とが形成される。さらに図１に見られるように、プレート酸化層３２，ソース・コンタクト３４，ゲート・コンタクト３６，そして、ドレイン・コンタクト３８が形成され、その後、窒化層４０が形成されることもある。
【００１６】
示されるように、図１の装置１０は、唯一のゲート酸化物４４を含む。このような装置では、絶縁破壊電圧と比オン抵抗が最適化できない。特に、通常、絶縁破壊電圧と比オン抵抗は競合するので一方を改善すると他方を阻害することになる。この発明では、さらなるゲート酸化物が形成されて、絶縁破壊電圧が高くなり、一方、比オン抵抗が小さくなる。図２を参照すると、装置１０の拡大図が示されている。この発明では、領域５０内に存在するゲート酸化物４４の上部にさらなるゲート酸化物を設けるように変更されている。このさらなるゲート酸化物は上部酸化層３０と本体領域２６との間に位置している。
【００１７】
図３を参照すると、この発明の装置１００が示されている。装置１００は横型ＭＯＳトランジスタのような高電圧半導体装置であり、通常、とりわけ、（１）基板１０２；（２）埋め込み酸化層１０４；（３）Ｐ＋ソース領域１０８，Ｎ＋ソース領域１１０，Ｎ＋ドレイン領域（図示せず），チャネル又は本体領域１３２、そして、ドレイン又はドリフト領域１１２を有するシリコン層１０６；（４）上部酸化層１１４；（５）フィールド・プレート１１６；（６）プレート酸化層１１８；（７）ソース・コンタクト１２０；（８）ゲート・コンタクト、ドレイン・コンタクト（図示せず）そして（９）窒化層１２２を含む。しかし、以前の装置と異なり、装置１００はシリコン層１２４の上部に第二のゲート酸化物１２６を含む。
【００１８】
半導体基板１０２上部に形成された埋め込み酸化層１０４の上部にシリコン層１０６を形成することにより装置１００が構成される。この技術分野で知られているように、マスクを設け、そしてイオン注入によりシリコン層１０６がドープされる。シリコン層１０６特有のドーピング・プロファイルはこの発明を限定するものではない。シリコン層１０６上部に上部酸化層１１４が形成される。
【００１９】
上部酸化層１１４成長後に第一ゲート酸化物１２４が端部１２８近傍に形成される。これは、通常、上部酸化層１１４形成後に、端部１２８近傍の材料を、如何なる材料であっても、これを剥離することにより達成される。剥離が終わると直ちに剥離された表面上に第一ゲート酸化物１２４が成長する。第一ゲート酸化物１２４は、通常、端部１２８からＮ＋ソース領域１１０まで延びる（即ち、ＭＯＳ反転チャネルを形成する）。そして、ゲート領域１３０内の第一ゲート酸化物１２４上部に第二ゲート酸化物１２６が形成される。一つの実施形態では、第二ゲート酸化物１２６は、上記のように、ＬＯＣＯＳプロセスを用いて形成される。特に、シリコン窒化マスクが第一ゲート酸化物１２４上部に堆積され、そして第二ゲート酸化物１２６が成長する。図に示されているように、第二ゲート酸化物１２６は、上部酸化物１１４と本体領域１３２との間（即ち、蓄積チャネル領域上部）に位置する。一旦、第二ゲート酸化物１２６が形成されると、装置１００の残部（例えば、フィールド・プレート１１６，プレート酸化物１１８、コンタクト１２０，窒化膜１２０）を公知の処理により形成することができる。
【００２０】
装置１００に二重ゲート酸化物を設けることにより、競合する絶縁破壊電圧と比オン抵抗とが最適化される。特に、絶縁破壊電圧が上がり、一方で比オン抵抗が小さくなる。通常、比オン抵抗を低減するにはシリコン層１０６へのドーピングを増加させる。しかし、上記のように、前述の装置ではドーピングが増加すると垂直電界強度が高まって、絶縁破壊電圧を低下させてしまう。この発明では、第二ゲート酸化物１２６により、シリコン層１０６へのドーピングを増加させるが垂直電界強度は高くならないようにする。特に、印加された全電圧が低減されたシリコンとゲート酸化物に渡って維持されるので、二重又はより厚みが増したゲート酸化物が、与えられたバイアスに対して、シリコン層１０６内の垂直電界強度を低下させる。シリコン層１０６内の垂直電界強度はシリコン層１０６へのドーピングに正比例するので、第二ゲート酸化物１２６の形成により、第二ゲート酸化物１２６直下のシリコン層１０６（即ち、ドリフト領域１１２）内の最大許容電荷（即ち、絶縁破壊電圧）が増加することになる。従って、この発明では、RESURF（multi-depletion Reduced Surface Electric Field）設計基準と矛盾しないように、比オン抵抗が小さくなるのに対し、ドリフト領域１１２内には依然として最大電荷が維持される。
【００２１】
この発明では、第一ゲート酸化物１２４の厚みは約３００乃至６００Åで長さは約２乃至４μｍである。第二ゲート酸化物１２６の厚みは約９００乃至１２００Åで長さは約１乃至２μｍである。厚みが１２００Åの第二ゲート酸化物１２６に対し、装置１００の最大許容電荷（即ち、絶縁破壊電圧）が約１ｅ１２ｃｍ―２乃至約２ｅ１２ｃｍ―２乃まで増加する。さらに、二つの要因により、ドリフト領域１１２内の最小電荷の増加が可能となり、その結果、比オン抵抗が著しく小さくなる。例えば、５５０ボルト装置構造では、電荷の増加値は約３０％の比オン抵抗低下と約５５％の高圧側（high-side）飽和電流増加を伴う。比オン抵抗低下と高圧側飽和電流増加はさらに、それに応じて、所望の比オン抵抗総量又は最大高圧側飽和電流総量により決まる寸法に依存して、装置の総寸法が変わる結果となる。
【００２２】
以上のこの発明の好ましい実施形態の記載は例を挙げ開示する目的のためであり、これですべてではなく、又は、この発明を詳細に記載した例に限定するものではなく、そして、各種改良、変形が可能であることは明らかである。そのような当業者にとって明白な改良、変形は特許請求の範囲によって規定されたこの発明の範疇に含まれるものである。従って、二重ゲート酸化物を除いて、装置１００の詳細な構造はこの発明の特質を限定するものではないことは理解されるところである。例えば、上部酸化層１１４は、図１乃至３に示されるように、傾斜している必要はなく、米国特許番号５，２４６，８７０に示されるような形状とすることもできる。
【図面の簡単な説明】
【００２３】
【図１】関連技術の半導体装置を示す図である。
【図２】図１に示す装置の拡大図である。
【図３】この発明に実施形態による２重ゲート酸化物を有する半導体装置の拡大図である。
【図１】
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【図２】
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【図３】
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