(57)【特許請求の範囲】
【請求項１】
被監視信号のパルスデューティの悪化を検出する回路において、
前記被監視信号を所定時間遅延させて遅延同期した被監視信号を生成する汎用ゲート回路で構成した遅延回路と、
前記被監視信号と遅延同期した被監視信号とに基づいて前記被監視信号のパルスデューティにより決まるパルス幅の減少値が前記所定時間より小さくなったことを検出する第１のラッチ回路と、
前記被監視信号と遅延同期した被監視信号とに基づいて前記被監視信号のパルスデューティにより決まるパルス幅の増大値が前記所定時間より大きくなったことを検出する第２のラッチ回路と、
前記第１のラッチ回路の出力信号を前記被監視信号によりサンプルする第１のフリップフロップ回路と、
前記第２のラッチ回路の出力信号を前記被監視信号によりサンプルする第２のフリップフロップ回路と、
前記第１及び第２のフリップフロップ回路の出力信号に基づいて前記被監視信号のパルス幅が所定のデューティの範囲にあることを検出する回路とを備えたパルスデューティ悪化検出回路であって、
前記第１のフリップフロップ回路の出力側に、パルスデューティが小さくなる方向に複数回連続して悪化したことを検出した時に有意信号を出力する第１の検出回路と、
前記第２のフリップフロップ回路の出力側に、パルスデューティが大きくなる方向に複数回連続して悪化したことを検出した時に有意信号を出力する第２の検出回路と、
前記第１及び第２の検出回路の出力が共に非有意信号を出力している時に前記被監視信号のパルス幅が正常範囲にあることを示す信号を出力する出力回路と、
を更に備え、
前記遅延回路は、直列接続された複数の汎用ゲート回路により構成された遅延素子とこの遅延素子の遅延時間を選択する為のスイッチ回路とを備えた遅延回路であり、更に、
前記出力回路がデューティ悪化を示す信号を出力している時にカウントアップするカウンタと、
該カウンタのカウント値をデコードするデコーダ回路と、
を備え、該デコーダ回路の出力信号に応じて前記遅延時間を選択するスイッチ回路を制御することにより前記被監視信号の遅延時間を自動可変としたことを特徴とするパルスデューティ悪化検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、パルス信号のデューティ比の悪化を検出する回路に関する。
【０００２】
【従来の技術】
現在の通信機器装置等においては、外部から受信するクロックを基準として動作するように設計されているものがある。この装置のクロック受信部では、外部からクロックを受信し、そのクロックを基準として多種の周波数のクロックを生成し、装置内各部へ分配している。従って、装置各部のクロック受信部は、これらのクロックに異常が発生した場合に警報を発出し、関連部分への異常クロックの送出を禁止する等の処置を行うために、デューテイ監視機能を備えている。
【０００３】
従来、この種の回路としては、例えば特許文献１に記載の図１０に示す回路があり、被監視クロックｎ５０を反転させるインバータ５２と、被監視クロックｎ５０の立上りに同期した基準パルスｎ５１を発生する単安定マルチバイブレータ（Monostable Multi Vibrator；以下MMVと略す）５１と、被監視クロックｎ５０の立下りに同期した基準パルスｎ５３を発生するMMV５３と、基準パルスｎ５１をインバータ５２の出力ｎ５２の立上りによりサンプリングするFF（フリップフロップ）５４と、基準パルスｎ５３を被監視クロックｎ５０の立上りによりサンプリングするFF５５と、FF５４の反転出力ｎ５４とFF５５の反転出力ｎ５５との論理和をデューティ監視結果ｎ５６として出力するＯＲゲート５６とから構成されている。
【０００４】
この構成において、被監視クロックｎ５０はMMV５１，５３の各トリガ入力となっており、MMV５１は、被監視クロックｎ５０の立上りによりトリガされ、MMV５３は被監視クロックｎ５０の立下りによりトリガされる。MMV５１，５３の各出力パルスｎ５１，ｎ５３はFF５４，５５により各々ラッチされる。このラッチタイミングは、FF５４においては被監視クロックｎ５０の立下りタイミングであり、FF５５においてはその立上りタイミングである。
【０００５】
FF５４の反転出力ｎ５４とFF５５の反転出力ｎ５５はＯＲゲート５６へ入力され、このＯＲゲート５６の出力ｎ５６がデューティ監視結果ｎ５６となっている。MMV５１，５３の時定数ｔをｔ＝Ａ×Ｔとなるように予め設定しておく。Ａは基準となるデューティ比、Ｔは被監視クロックの周期である。従って、MMV５１，５３の各出力パルスｎ５１，ｎ５３は、被監視クロックｎ５０の立上り，立下りに各々同期して基準デューティ比を有する基準パルスとなる。そこで、この両出力パルスの各レベルを被監視クロックｎ５０の立上り及び立下りによりFF５４，５５を用いてサンプリングすれば、FF５４，５５の反転出力ｎ５４，ｎ５５には被監視クロックｎ５０の基準デューティ比からの増減に応じたレベルが得られることになる。
【０００６】
図１１、図１２は図１０の回路の動作を示すタイムチャートであり、図１１は被監視クロックｎ５０のデューティ比が正常な場合の波形を示す図である。この場合、FF５４，５５の出力パルスｎ５４、ｎ５５は共に"Low"レベルとなり、ＯＲゲート５６の出力ｎ５６は"Low"レベル（正常）を示している。図１２は被監視クロックｎ５０のデューティ比が基準デューティ比Ａよりも大なる場合の波形を示す図である。この場合は、FF５４の出力パルスｎ５４が"High"レベルに変化して、ＯＲゲート５６の出力ｎ５６も"High"レベル（異常）を示すことになる。
【０００７】
【特許文献１】
特開平４−２９４６３２号公報
【０００８】
【発明が解決しようとする課題】
上述の従来技術では、被監視クロックのエッジ部分の位相変動を監視するために、MMVを使用している。このMMVは、付加する抵抗値やコンデンサの値を変更することによって出力パルスの幅を変化させることができる。
【０００９】
通常、付加する抵抗及び容量は素子誤差を考慮する為に外付けされ、付加抵抗値は１ｋΩ、容量は６０ｐＦ程度が動作保証できる最小値とされている。よって、パルス幅の最小設定は６０ｎｓ程度の精度となり、それが被監視クロックのエッジ部分の位相変動に対する許容範囲の設定精度となる。従って、十数ＭＨｚを越えるような周波数では監視精度が悪化する、あるいは、監視できないという欠点があった。
【００１０】
さらに、MMVのパルス幅は電源電圧への依存性が大きいという特性を有している。上記パルス幅の最小値は通常、電源電圧が５Ｖ程度時の値であるが、パルス幅は電源電圧に反比例するので、最近の携帯電話等で使用される様な低電圧の電源において、電源電圧が３Ｖ付近になるとパルス幅が１００ｎｓ程度となりパルス幅設定の誤差が大きくなり、監視精度を悪化させる要因となっていた。
【００１１】
この発明は、前記従来技術の課題を解決して簡単により監視精度の高いパルスデューティ悪化検出回路を提供することを目的とする。
【００１２】
【課題を解決する為の手段】
前記課題を解決する為に、本発明によれば、被監視信号のパルスデューティの悪化を検出する回路において、被監視信号を所定時間遅延させて遅延同期した被監視信号を生成する汎用ゲート回路で構成した遅延回路と、被監視信号と遅延同期した被監視信号とに基づいて前記被監視信号のパルスデューティにより決まるパルス幅の減少値が前記所定時間より小さくなったことを検出する第１のラッチ回路と、被監視信号と遅延同期した被監視信号とに基づいて前記被監視信号のパルスデューティにより決まるパルス幅の増大値が前記所定時間より大きくなったことを検出する第２のラッチ回路と、第１のラッチ回路の出力信号を被監視信号によりサンプルする第１のフリップフロップ回路と、第２のラッチ回路の出力信号を被監視信号によりサンプルする第２のフリップフロップ回路と、第１及び第２のフリップフロップ回路の出力信号に基づいて前記被監視信号のパルス幅が所定のデューティの範囲にあることを検出する回路とを備えているパルスデューティ悪化検出回路であって、第１のフリップフロップ回路の出力側に、パルスデューティが小さくなる方向に複数回連続して悪化したことを検出した時に有意信号を出力する第１の検出回路と、第２のフリップフロップ回路の出力側に、パルスデューティが大きくなる方向に複数回連続して悪化したことを検出した時に有意信号を出力する第２の検出回路と、第１及び第２の検出回路の出力が共に非有意信号を出力している時に被監視信号のパルス幅が正常範囲にあることを示す信号を出力する出力回路とを更に備え、前記遅延回路は、直列接続された複数の汎用ゲート回路により構成された遅延素子とこの遅延素子の遅延時間を選択する為のスイッチ回路とを備えた遅延回路であり、更に、前記出力回路がデューティ悪化を示す信号を出力している時にカウントアップするカウンタと、このカウンタのカウント値をデコードするデコーダ回路とを備え、デコーダ回路の出力信号に応じて遅延時間を選択するスイッチ回路を制御することにより被監視信号の遅延時間を自動可変としたパルスデューティ悪化検出回路が提供される。
【００１６】
【発明の実施の形態】
以下、図面を参照して、本発明によるパルスデューティ悪化検出回路に好適な実施の形態について詳細に説明する。尚、本明細書及び図面において、実質的に同一の機能を有する構成要素については同一の符号を付することにより重複説明を省略する。
【００１７】
［第１の実施の形態］
（構成）
図１は、本発明の第１の実施の形態におけるパルスデューティ悪化検出回路の回路図である。
【００１８】
図１における回路は、監視対象となるクロックｎ１に遅延同期した信号ｎ３を生成する遅延回路部１１と、遅延同期信号ｎ３及び監視対象クロックｎ１を入力とするラッチ回路１００と、そのラッチ回路１００から生成した出力信号ｎ１４と監視対象クロックｎ１の反転信号とリセット信号ｎ２を入力とするFF１２と、FF１２の出力ｎ１５を入力とするインバータ１７から構成される。
【００１９】
遅延同期信号生成部１１は、監視対象となるクロックｎ１に対して、予め決められた遅延値を与えて出力する回路であり汎用ゲートによって構成される。
【００２０】
ラッチ回路１００は、監視対象クロックｎ１と遅延同期信号ｎ３を入力とするANDゲート１３と、監視対象クロックｎ１と遅延同期信号ｎ３の反転信号を入力とするANDゲート１４と、ANDゲート１３の出力ｎ１１とＡＮＤゲート１４の出力信号ｎ１２を入力して出力信号ｎ１４を出力するNORゲート１５，１６で構成されたNORラッチ回路とを備えている。
【００２１】
FF１２はラッチ回路１００の出力信号ｎ１４を監視対象となるクロックｎ１の立ち下がりのタイミングでラッチし、信号ｎ１５を出力する。
【００２２】
（動作）
遅延回路１１は、監視対象となるクロックｎ１に対してデューティ監視に必要な時間だけ遅延させ、遅延同期した信号ｎ３を生成する。
【００２３】
ラッチ回路１００の出力ｎ１４は、監視対象となるクロックｎ１と遅延同期した信号ｎ３との位相差をラッチする。
【００２４】
デューティ比が正常な場合（図２のタイムチャート参照）、ANDゲート１３とANDゲート１４は、監視対象となるクロックｎ１と遅延同期した信号ｎ３との位相差信号ｎ１１、ｎ１２を出力する。その位相差信号ｎ１１、ｎ１２は、NORゲート１５、１６で構成されるNORラッチ回路に接続され、位相差信号に応じた出力信号ｎ１４を出力する。
【００２５】
FF１２は、監視対象となるクロックｎ１の立ち下がりタイミングでラッチ回路１００の出力信号ｎ１４をラッチし、信号ｎ１５を出力する。この時、例えば、クロック信号ｎ１のパルス幅がデューティ監視時間（遅延回路の遅延時間により決まる）より小さくなると、ANDゲート１３の出力ｎ１１は位相差を出力しなくなり（即ち"Low"レベルとなる）、またANDゲート１４の出力は位相差ｎ１２を出力する（このパルスでNORラッチ回路の出力ｎ１４を"Low"レベルにリセットする）。よってラッチ回路１００の出力ｎ１４は"Low"レベルを維持し、FF１２の出力ｎ１５は"Low"レベルとなり、インバータ１７の出力ｎ１０は"High"レベルになる。
【００２６】
以上の様に本例の場合、デューテイ比の監視結果ｎ１０が"Low"レベルであればデューテイ比は「正常」、"High"レベルであればデューテイ比は「悪化」していることになる。図２，３は図１の動作を示すタイムチャートであり、図２がデューテイ比が正常な場合、図３がデューテイ比が悪化した場合である。
【００２７】
尚、FF１２の出力ｎ１５はＲＥＳＥＴ信号ｎ２が"High"レベルの場合、非同期にリセットされ"Low"レベルになり、デューテイ比の監視結果ｎ１０は"High"レベルとなり初期化される。
【００２８】
以上説明したように、本回路例は監視対象となるクロックが、汎用ゲートによって実現した遅延回路の遅延時間に基づいて決められた変動許容範囲内にあるか否かを監視することにより、パルスデューティの悪化検出を行う。この実施の形態における回路例は従来のMMVを用いた回路に対して、クロックエッジの変動幅を監視している点では同様だが、本回路例では変動幅の設定を汎用ゲート回路による遅延を用いていることで、この遅延時間は数ｎｓ程度に設定可能であることから、従来のMMVを用いた回路と比較して、より高精度なパルスデューティの悪化検出が可能となる。
【００２９】
（効果）の説明
以上説明したように、この実施の形態における回路においては監視対象となるクロックに同期遅延した信号を生成し、この同期遅延した信号と監視対象となるクロック信号との位相差に応じた信号をNORラッチ回路においてラッチすることにより、監視対象となるクロックに対して監視精度の高いパルスデューテ悪化検出回路を実現を実現できる。また、温度依存性の高い素子が無く、電源電圧による依存性が小さいため、監視精度のバラツキを低減している点で従来回路より監視精度が向上している。
【００３０】
［第２の実施の形態］
（構成）
図４は本発明の第２の実施の形態におけるパルスデューティ悪化検出回路の回路図である。
【００３１】
図４の回路は、監視対象となるクロックｎ１に遅延同期した信号ｎ３を生成する遅延回路部１１と、この生成した遅延同期信号ｎ３及び監視対象クロックｎ１を入力とするラッチ回路１００と、そのラッチ回路１００から生成した出力信号ｎ１４と監視対象クロックｎ１の反転信号とリセット信号ｎ２を入力とする第１のFF１２とから構成される第一の回路（第一の信号監視手段）と、遅延同期信号ｎ３及び監視対象クロックｎ１を入力とするラッチ回路２００と、そのラッチ回路２００から生成した出力信号ｎ２４と監視対象クロックｎ１とリセット信号ｎ２を入力とする第２のFF２２とから構成される第二の回路（第二の監視手段）と、第１のFF１２の出力ｎ１５及び第２のFF２２の出力ｎ２５を入力とするNANDゲート２０から構成される。
【００３２】
ラッチ回路２００は、監視対象クロックｎ１と遅延同期信号ｎ３を入力するNORゲート２３と、監視対象クロックｎ１の反転入力と遅延同期信号ｎ３を入力するANDゲート２４と、NORゲート２３の出力ｎ２１とANDゲート２４の出力ｎ２２を入力とするNORゲート２５，２６で構成され、信号ｎ２４を出力するNORラッチ回路を備えている。
【００３３】
第２のFF２２はラッチ回路２００の出力ｎ２４を監視対象となるクロックｎ１の立ち上がりタイミングでラッチし、信号ｎ２５を出力する。
【００３４】
ＮＡＮＤゲート２０は第１のFF１２の出力信号ｎ１５と第２のFF２２の出力信号ｎ２５の論理積の反転をとり、デューテイ比の監視結果ｎ２０を出力する。また、リセット信号ｎ２は第１のFF１２，第２のFF２２の非同期リセットに入力する。
【００３５】
（動作）
遅延回路１１は、監視対象となるクロックｎ１に対してデューティ監視に必要な時間だけ遅延した遅延同期信号ｎ３を生成する。
【００３６】
ラッチ回路１００の出力ｎ１４は、監視対象となるクロックｎ１と遅延同期した信号ｎ３との位相差をラッチする。
【００３７】
デューティ比が正常な場合、ANDゲート１３とANDゲート１４は、監視対象となるクロックｎ１と遅延同期信号ｎ３との位相差信号ｎ１１、ｎ１２を出力する。その位相差信号ｎ１１、ｎ１２は、NORゲート１５、１６で構成されるNORラッチ回路に接続され、位相差信号に応じた出力信号ｎ１４を出力する。
【００３８】
FF１２は、監視対象となるクロックｎ１の立ち下がりタイミングでラッチ回路１００の出力信号ｎ１４をラッチし、信号ｎ１５を出力する。この時、例えば、クロック信号ｎ１のパルス幅がデューティ監視時間より小さくなると、ANDゲート１３の出力ｎ１１は位相差を出力せず、またANDゲート１４の出力は位相差ｎ１２を出力する。よってラッチ回路１００の出力ｎ１４は"Low"レベルを維持し、FF１２の出力ｎ１５は"Low"レベルとなる。
【００３９】
同様にラッチ回路２００の出力ｎ２４も、監視対象となるクロックｎ１と遅延同期した信号ｎ３との位相差をラッチする。
【００４０】
デューティ比が正常な場合、NORゲート２３とANDゲート２４は監視対象となるクロックｎ１と遅延同期した信号ｎ３との位相差信号ｎ２１、ｎ２２を出力する。その位相差信号ｎ２１、ｎ２２は、NORゲート２５、２６で構成されるNORラッチ回路に入力され、位相差信号に応じた出力信号ｎ２４を出力する。
【００４１】
第２のFF２２は監視対象となるクロックｎ１の立ち上がりタイミングでラッチ回路２００の出力信号ｎ２４をラッチし、信号ｎ２５を出力する。この時、例えば、クロック信号ｎ１のパルス幅がデューティ監視時間より大きくなると、NORゲート２３の出力ｎ２１は位相差を出力せず（即ち"Low"レベルを出力する）、またＡＮＤゲート２４の出力ｎ２２は位相差を出力する。よってラッチ回路２００は信号ｎ２２により常にリセットされた状態となり、出力信号ｎ２４は"Low"レベルを維持し、第２のFF２２の出力ｎ２５は"Low"レベルとなる。よって、第１のFF１２の出力ｎ１５または第２のFF２２の出力ｎ２５が"Low"レベル、つまり「悪化」すると、デューテイ比の監視結果ｎ２０は"High"レベルとなる。
【００４２】
以上の様に、監視対象信号であるクロック信号ｎ１のパルス幅のデューティ比がデューティ監視時間より小さくなる方向に悪化した場合はラッチ回路１００が検出し、デューティ比がデューティ監視時間より大きくなる方向に悪化した場合はラッチ回路２００により検出される。
【００４３】
この実施の形態における回路においては、デューテイ比の監視結果ｎ２０が"Low"レベルであればデューテイ比は「正常」、"High"レベルであればデューテイ比は「悪化」していることになる。図５は図4の動作を示すタイムチャートである。
【００４４】
尚、第１のFF１２の出力信号ｎ１５、第２のFF２２の出力信号ｎ２５はＲＥＳＥＴ信号ｎ２が"High"レベルの場合、非同期にリセットされて"Low"レベルになり、デューテイ比の監視結果ｎ２０は"High"レベルとなり初期化される。
【００４５】
（効果）
以上説明したように、この実施の形態における回路においては、監視対象信号であるクロック信号ｎ１のパルス幅のデューテイ比が小さく変動した場合のみならず大きく変動した場合も検出できるので、デューティ比が変動許容範囲内にあるかどうかを監視することができ、高精度なパルスデューティ監視を実現できる。
【００４６】
［第３の実施の形態］
（構成）
図６は、本発明の第３の実施の形態におけるパルスデューティ悪化検出回路の回路図である。
【００４７】
この回路は、図４における回路６００と、その回路６００の出力結果信号ｎ１５、ｎ２５を入力とする誤検出防止回路３００、４００と、その誤検出防止回路の出力結果ｎ３９，ｎ３Ｈの論理和を出力するORゲート３Ｆで構成される。
【００４８】
誤検出防止回路３００は、ANDゲート３１とＯＲゲート３２とアップダウンカウンタ３５とANDゲート３３とNORゲート３４とNORゲート３６、３７から成るNORラッチ回路とで構成される。
【００４９】
ANDゲート３１は、FF１２の出力ｎ１５とNORゲート３４出力信号ｎ３２の反転信号を入力とし、信号ｎ３４を出力する。ORゲート３２はFF１２の出力ｎ１５とANDゲート３３の出力信号ｎ３３を入力とし、信号ｎ３５を出力する。アップダウンカウンタ３５は、ANDゲート３１の出力ｎ３４とＯＲゲート３２の出力ｎ３５及び監視対象となるクロックｎ１とリセット信号ｎ２を入力とし、カウント信号ｎ３６、ｎ３７を出力し、ANDゲート３３とNORゲート３４の両方に入力される。NORゲート３６、３７から成るNORラッチ回路にはNORゲート３４の出力信号ｎ３２とANDゲート３３の出力信号ｎ３３とが入力される。
【００５０】
誤検出防止回路４００は、ANDゲート３８とORゲート３９とアップダウンカウンタ３ＣとANDゲート３ＡとNORゲート３ＢとNORゲート３Ｄ、３Ｅから成るNORラッチ回路とで構成される。この接続の構成は、誤検出防止回路３００と同様である。
【００５１】
ORゲート３Ｆは誤検出防止回路３００の出力ｎ３９と誤検出防止回路４００の出力ｎ３Ｈの論理和をとり、ｎ３０を出力する。この信号ｎ３０がデューテイ比の監視結果となる。
【００５２】
（動作）
回路６００の出力ｎ１５とｎ２５までの動作は第２の実施の形態と同様であり、それ以降の回路動作について説明する。
【００５３】
誤検出防止回路３００は、デューティ比の悪化の誤検出を防止する回路である。アップダウンカウンタ３５は監視対象となるクロックｎ１の立ち上がりタイミングで動作し、ORゲート３２の出力信号ｎ３５が"Low"レベルでかつANDゲート３１の出力信号ｎ３４が"Low"レベルの場合カウントアップし、ORゲート３２の出力信号ｎ３５が"High"レベルでかつANDゲート３１の出力信号ｎ３４が”High"レベルの場合カウントダウンする。また、アップダウンカウンタ３５はｎ３４が"Low"レベル、ｎ３５が"High"レベルまたは、ｎ３４が"High"レベル、ｎ３５が"Low"レベルの時はカウント値を保持する。
【００５４】
ORゲート３２の出力信号ｎ３５が"Low"レベルでANDゲート３１の出力信号ｎ３４が"Low"レベルになる条件は、FF１２の出力ｎ１５が"Low"レベルで、アップダウンカウンタ３５の出力ｎ３６，ｎ３７の両方が"High"レベルでない場合、つまり最上位の値までカウントアップしていない場合である。
【００５５】
一方、ＯＲゲート３２の出力信号ｎ３５が"High"レベルでANDゲート３１の出力信号ｎ３４が"High"レベルになる条件は、FF１２の出力ｎ１５が"High"レベル、つまりデューティ比が正常でかつ、アップダウンカウンタ３５の出力ｎ３６，ｎ３７の両方"Low"レベルでない場合、つまり最下位の値でない場合である。
【００５６】
アップダウンカウンタ３５が最上位の値までカウントアップすると、信号ｎ３３は"High"レベル、信号ｎ３２は"Low"レベルとなり、NORゲート３７の出力ｎ３９は、アップダウンカウンタ３５が最下位の値になるまで"High"レベルを保持する。アップダウンカウンタ３５が最下位の値になると、NORゲート３７の出力ｎ３９は"Low"レベルとなり、アップダウンカウンタ３５が再び最上位の値になるまで"Low"レベルを保持する。従って、デューティ比の悪化が複数回連続した場合にこれを回路の誤動作として検出可能となっており、誤検出防止を行っている。
【００５７】
誤検出防止回路４００の動作は誤検出防止回路３００と同様であり、誤検出防止回路３００の出力ｎ３９と誤検出防止回路４００の出力ｎ３Ｈの論理和により、デューテイ比の監視結果ｎ３０を得ることができる。
【００５８】
この実施の形態の場合、デューテイ比の監視結果ｎ３０が"Low"レベルであればデューテイ比は「正常」、"High"レベルであればデューテイ比は「悪化」していることになる。図７は図６の動作を示すタイムチャートである。
【００５９】
尚、FF１２、２２、アップダウンカウンタ３５、３Ｃの出力信号はＲＥＳＥＴ信号ｎ２が"High"レベルの場合リセットされて"Low"レベルになり初期化され、デューテイ比の監視結果ｎ３０は"Low"レベルとなる。本実施の形態では誤検出防止に用いたアップダウンカウンタは４回カウントだが、カウント数を多くする事も可能であり、また悪化検出毎にカウンタをリセットし、連続したデューティ比の悪化の検出を行うことも可能である。
【００６０】
（効果）
以上説明したように、本実施の形態では、第２の実施の形態と同様な効果があり、さら誤検出防止回路を設ける事により、監視対象となるパルスデューテイ比を誤検出することなく監視精度の高い回路を実現できる効果がある。
【００６１】
［第４の実施の形態］
（構成）
図８は本発明の第４の実施の形態におけるパルスデューティ悪化検出回路の回路図である。
【００６２】
監視対象となるクロックｎ１とデコーダ４７の出力信号ｎ４６〜ｎ４９を入力とする遅延回路４１と、その出力ｎ３を入力とする第３の実施の形態における回路と同様の回路５００と、回路５００の出力に連続して接続するFF４２〜４４と、FF４２の出力ｎ４１を一方の入力とし、他方の入力をカウンタ４５の出力ｎ４４、ｎ４５に接続するNANDゲート４６の出力信号ｎ４３とするANDゲート４Ｈと、その出力ｎ４２と監視対象となるクロックｎ１とリセット信号ｎ２を入力するカウンタ４５と、そのカウンタ４５の出力ｎ４４、ｎ４５を入力するデコーダ４７と、FF４４の出力ｎ４Ｈを一方の入力とし、他方の入力をデコーダ４７の出力信号ｎ４９の反転信号とするANDゲート４Ｊと、そのANDゲート４Ｊの出力ｎ４Ｅの一方の入力とし、他方の入力をリセット信号ｎ２とするORゲート４８で構成される。
【００６３】
遅延回路４１は、delay回路４９〜４Ｃが直列接続された構成である。delay回路４９とdelay回路４Ａとの接続ノードｎ４ＤはNMOSトランジスタ４Ｄのドレイン側と接続する。同様に、delay回路４Ａとdelay回路４Ｂとの接続ノードｎ４ＣはNMOSトランジスタ４Ｅのドレイン側と接続し、delay回路４Ｂとdelay回路４Ｃとの接続ノードｎ４ＢはNMOSトランジスタ４Ｆのドレイン側と接続し、delay回路4Cの出力ノードｎ４ＡはNMOSトランジスタ４Ｇのドレインと接続する。NMOSトランジスタ４Ｄ〜４Ｇのそれぞれのソース側は、遅延回路４１の出力ｎ３となっている。
【００６４】
デコーダ４７の出力信号ｎ４６は遅延回路４１のNMOSトランジスタ４Ｇのゲートと接続し、同様に出力信号ｎ４７はNMOSトランジスタ４Ｆのゲートと接続し、出力信号ｎ４８はNMOSトランジスタ４Ｅのゲートと接続し、出力信号ｎ４９はNMOSトランジスタ４Ｄのゲートと接続する。
【００６５】
リセット信号ｎ２は、FF４３、４４、及びカウンタ４５の非同期リセット端子に接続される。また、リセット信号ｎ２とANDゲート４Ｊの出力ｎ４Ｅの論理和出力ｎ４Ｆは、回路５００とFF４２の非同期リセット端子に接続される。
【００６６】
（動作）
遅延回路４１は監視対象となるクロックｎ１に対してdelay回路４９〜４Ｃの遅延値を選択し、デューティ監視に必要な時間だけ遅延させ、監視対象となるクロックｎ１に同期遅延した信号ｎ３を出力する。
【００６７】
リセット信号ｎ２が"High"レベルの初期状態においてカウンタ４５の出力信号ｎ４５，ｎ４４は"Low"レベルであり、デコーダ４７の出力のｎ４６が"High"レベル、ｎ４７からｎ４９は"Low"レベルとなり、遅延回路４１においては、NMOSトランジスタ４Ｇが選択され、他のNMOSトランジスタ４Ｄ〜４Ｆは選択されず、delay回路４９〜４Ｃの合計遅延値が初期値では選択される。delay回路４Ａ〜４Ｃの遅延値は全て同じで２ｎｓ程度とし、delay回路４９の遅延値は監視対象クロックのパルス幅のデューティ比の最小許容値とする。
【００６８】
回路５００はその同期遅延した信号ｎ３を入力するが、回路５００の動作は第３の実施の形態と同様である。よって、デューテイ比の監視結果ｎ３０が"Low"レベルであれば「正常」、"High"レベルであれば「悪化」していることになる。そして監視結果信号ｎ３０は監視対象となるクロックｎ１の立ち上がりタイミングでFF４２のラッチ信号ｎ４１を出力する。
【００６９】
カウンタ４５はANDゲート４Ｈの出力ｎ４２が"High"レベルの場合、監視対象となるクロックｎ１の立ち上がりタイミングでカウントアップし、"Low"レベルの場合カウントアップしない。ANDゲート４Ｈの出力信号ｎ４２が"High"レベルとなる条件は、デューテイ比の監視結果ｎ３０が"High"レベル、つまり「悪化」した場合でかつカウンタが４５の出力ｎ４４，ｎ４５の両方が"High"レベルでない場合、つまり最上位の値までカウントアップしていない場合である。ANDゲート４Ｈの出力信号ｎ４２が"Low"レベルの条件は、デューテイ比の監視結果ｎ３０が"Low"レベル、つまり「正常」である場合かまたはカウンタが４５の出力ｎ４４，ｎ４５の両方が"High"レベルの場合、つまり最上位の値までカウントアップした場合である。
【００７０】
よって、カウンタが４５は、デューテイ比の監視結果ｎ３０が"High"レベルの場合、監視対象となるクロックｎ１の立ち上がりで１カウントアップし、カウンタが４５の出力が最上位の値までカウントアップすると、リセット信号ｎ２が"High"レベルになるまで、カウンタは最上位の値を保持し続ける。カウンタ４５の出力ｎ４４、ｎ４５はデコーダ４７の入力端子A0、A1に入力する。
【００７１】
デコーダ４７はA0、A1が"Low"レベルの場合ｎ４６を"High"レベル、ｎ４７〜ｎ４９は"Low"レベルとなる。同様にカウンタ４５のカウント値が１であればｎ４７が"High"レベル、ｎ４６、ｎ４８、ｎ４９が"Low"レベルになり、カウンタ４５のカウンタ値によって、デコーダ４７の出力はｎ４７〜ｎ４９が順番に"High"レベルになり、ｎ４９が"High"レベルになった時点で停止する。
【００７２】
デコーダ４７の出力のｎ４６〜ｎ４９は遅延回路４１のNMOSトランジスタのゲートに接続されるため、NMOSトランジスタ４Ｆ、４Ｅ、４Ｄの順に選択され、delay回路４９〜４Ｇを切り替え、監視対象クロックの遅延値（デューティ比の変化監視時間）を可変できる。
【００７３】
回路５００とFF４２〜４４及びカウンタ４５のリセットは"High"レベルが入力されると非同期に出力を"Low"レベルにする。回路５００とFF４２は、デューテイ比の監視結果ｎ３０をFF４２〜４４及びANDゲート４Ｊ、ORゲート４８により監視対象となるクロックｎ１の３クロック後に非同期リセットされる。よってデューテイ比の監視結果ｎ３０が"High"レベル、つまり「悪化」を検出後、監視対象となるクロックｎ１の３クロック後に回路５００とFF４２はリセットされ、リセットされる３クロック間に遅延回路４１は、デコーダ４７により新たに遅延値を選択し、デューティ悪化検出を開始する。
【００７４】
この実施形態に於ける回路の場合、監視結果信号ｎ３０でデューテイ比の「悪化」を検出すると、監視対象となるクロックｎ１に同期遅延した遅延値を自動で変更する回路となっている。これにより製造、環境等による遅延値バラツキを吸収できるようにしている。
【００７５】
図９は図８の動作を示すタイムチャートである。
【００７６】
尚、本実施の形態では可変できる遅延値を４つにしたが、可変値は自由に設定しても良い。また、遅延値の初期値を、delay回路４Ａを選択ようにし、カウンタ４５をアップダウンにして、遅延値の可変値を増加または減少する回路にすることも可能である。
【００７７】
（効果）
以上説明したように、この実施の形態においては、第３の実施の形態と同様な効果があり、さらに監視対象となるクロックの監視値を自動で可変できるようになっており、製造、環境等によるバラツキを吸収できることで、監視対象となるパルスデューテイ比を誤検出することなく監視精度の高い回路を実現できる効果がある。
【００７８】
以上説明したように、本発明によるパルスデューティ悪化検出回路はパルスデューテイを高い監視精度で検出できるので、種々の機能を備えたＬＳＩのクロック生成回路、例えばＰＬＬ回路等の設計に適用することが可能である。
【００７９】
以上詳細に説明したように、本発明によれば、被監視信号のパルスデューティの悪化を検出する回路において、被監視信号を所定時間遅延させて遅延同期した被監視信号を生成する汎用ゲート回路で構成した遅延回路と、被監視信号と遅延同期した被監視信号とに基づいて前記被監視信号のパルスデューティにより決まるパルス幅の減少値が前記所定時間より小さくなったことを検出する第１のラッチ回路と、被監視信号と遅延同期した被監視信号とに基づいて前記被監視信号のパルスデューティにより決まるパルス幅の増大値が前記所定時間より大きくなったことを検出する第２のラッチ回路と、第１のラッチ回路の出力信号を被監視信号によりサンプルする第１のフリップフロップ回路と、第２のラッチ回路の出力信号を被監視信号によりサンプルする第２のフリップフロップ回路と、第１及び第２のフリップフロップ回路の出力信号に基づいて前記被監視信号のパルス幅が所定のデューティの範囲にあることを検出する回路とを備えているパルスデューティ悪化検出回路であって、第１のフリップフロップ回路の出力側に、パルスデューティが小さくなる方向に複数回連続して悪化したことを検出した時に有意信号を出力する第１の検出回路と、第２のフリップフロップ回路の出力側に、パルスデューティが大きくなる方向に複数回連続して悪化したことを検出した時に有意信号を出力する第２の検出回路と、第１及び第２の検出回路の出力が共に非有意信号を出力している時に被監視信号のパルス幅が正常範囲にあることを示す信号を出力する出力回路とを更に備え、前記遅延回路は、直列接続された複数の汎用ゲート回路により構成された遅延素子とこの遅延素子の遅延時間を選択する為のスイッチ回路とを備えた遅延回路であり、更に、前記出力回路がデューティ悪化を示す信号を出力している時にカウントアップするカウンタと、このカウンタのカウント値をデコードするデコーダ回路とを備え、デコーダ回路の出力信号に応じて遅延時間を選択するスイッチ回路を制御することにより被監視信号の遅延時間を自動可変としたので、高精度なパルスデューティ監視を実現でき、また、監視対象となるパルスデューティ比を誤検出することなく精度の高い回路を実現出来る。特に、監視対象となるクロックの監視値を自動で可変でき、製造、環境等によるバラツキを吸収できることで、監視対象となるパルスデューテイ比を誤検出することなく監視精度の高い回路を実現できる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるパルスデューティ悪化検出回路の回路図である。
【図２】デューティ比が正常な場合の図１の回路の動作を示すタイムチャートである。
【図３】デューティ比が悪化した場合の図１の回路の動作を示すタイムチャートである。
【図４】本発明の第２の実施の形態におけるパルスデューティ悪化検出回路の回路図である。
【図５】図４の回路の動作を示すタイムチャートである。
【図６】本発明の第３の実施の形態におけるパルスデューティ悪化検出回路の回路図である。
【図７】図６の回路の動作を示すタイムチャートである。
【図８】本発明の第４の実施の形態におけるパルスデューティ悪化検出回路の回路図である。
【図９】図８の回路の動作を示すタイムチャートである。
【図１０】従来のパルスデューティ悪化検出回路の回路図である。
【図１１】図１０の回路の動作を示すタイムチャートである。
【図１２】図１０の回路の動作を示すタイムチャートである。
【符号の説明】
ｎ１      監視対象クロック信号
ｎ３      遅延同期したクロック信号
１１、４１    遅延回路
１００，２００  ラッチ回路
１２，２２、４２，４３，４４    フリップフロップ回路
３００，４００  誤検出防止回路
４５      カウンタ
４７      デコーダ回路
【図１】
0004099431.tif 000002
【図２】
0004099431.tif 000003
【図３】
0004099431.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004099431.tif 000009
【図９】
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【図１０】
0004099431.tif 000011
【図１１】
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【図１２】
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