(57)【特許請求の範囲】
【請求項１】
直列に接続され、高電位側の第１の主電源線と低電位側の第２の主電源線との間に介挿された第１および第２のスイッチング素子と、
前記第１および第２のスイッチング素子をそれぞれ駆動制御する第１および第２の制御手段とを１相ごとに複数相有し、
前記各相の第１および第２のスイッチング素子の接続ノードから各相の電力を出力するブリッジ回路を備えた半導体装置であって、
前記第２の制御手段は基板上に配設され、
前記第２の制御手段は、前記基板上に配設された電源ライン、グランドラインと、前記第２の主電源線につながる基準電位ラインとに接続され、
前記グランドラインは、前記基板上の所定の領域を覆うように導体層が配設されたグランドパターンとして構成され、
前記グランドパターンは、前記各相の第２の制御手段ごとに独立して複数配設され、
前記各相のグランドパターンは、グランド電流が流れる独立した電流経路をそれぞれ有し、
前記各相の電流経路は共通してグランド電位に接続される、半導体装置。
【請求項２】
前記各相のグランドパターンは、前記基準電位ラインにも電気的に接続される、請求項１記載の半導体装置。
【請求項３】
前記各相の基準電位ラインは、前記基板上の所定の領域を覆うように導体層が配設された別のグランドパターンとして、前記各相のグランドパターンに近接し、電気的に絶縁されて配設される、請求項１記載の半導体装置。
【請求項４】
前記電源ラインおよび前記グランドラインのそれぞれに介挿された第１および第２のインダクタンス素子を有する、請求項２または請求項３記載の半導体装置。
【請求項５】
前記第１および第２のインダクタンス素子は、前記電源ラインおよび前記電流経路を局所的に除去して切断し、切断部の両端部間に電気的に接続される、請求項４記載の半導体装置。
【請求項６】
前記基準電位ラインに介挿されたインダクタンス素子を有する、請求項２ないし請求項４の何れかに記載の半導体装置。
【請求項７】
前記インダクタンス素子は、
前記各相のグランドパターンの所定部分と、前記第２の主電源線との間に電気的に接続される、請求項６記載の半導体装置。
【請求項８】
前記基板は両面基板であって、
前記第２の制御手段と前記グランドパターンとは異なる主面上に配設される、請求項１記載の半導体装置。
【請求項９】
前記基板は多層基板であって、
前記第２の制御手段および前記グランドパターンを配設する第１および第２の層と、
前記第２の層よりも下層に配設され、前記第２の層の前記各相のグランドパターンが配設された領域全域に対応する領域を覆うように配設された導体層によって構成された導体パターンを有する第３の層とを備える、請求項１記載の半導体装置。
【請求項１０】
前記導体パターンは、前記各相のグランドパターンの何れか１つに電気的に接続される、請求項９記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、３相ブリッジ回路を構成するスイッチング素子と、該スイッチング素子を制御する制御回路を有する半導体装置の基板パターンに関する。
【０００２】
【従来の技術】
図１２は３相ブリッジ回路９０の構成を示すブロック図である。図１２に示すように、電源ラインとなるＰ−Ｎ線間（高電位側主電源線Ｐと低電位側主電源線Ｎとの間）に、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのパワーデバイスであるトランジスタ１０および１３（１１および１４、１２および１５）の組がトーテムポール接続されている。
【０００３】
各々のトーテムポール接続されたトランジスタの接続点１６１、１６２、１６３の各々は図示しない負荷に接続される。なお、接続点１６１、１６２、１６３は、それぞれＵ相、Ｖ相、Ｗ相の出力端となる。
【０００４】
また、トランジスタ１０〜１５には、それぞれフリーホイールダイオード１０１、１１１、１２１、１３１、１４１および１５１が逆並列接続されている。
【０００５】
そして、トランジスタ１０〜１５の各々のゲート電極には、パッケージ化された制御回路４〜９の出力ラインＯＰが接続されている。なお、制御回路４〜６に基準電位を与える基準電位ラインＳＤは、それぞれ接続点１６１、１６２、１６３に接続され、制御回路７〜９のそれぞれの基準電位ラインＳＤは、電源ライン１８に共通に接続される。
【０００６】
ここで、出力ラインＯＰおよび基準電位ラインＳＤは制御回路４〜９の出力側に接続されている。
【０００７】
また、制御回路４の入力側には電源ライン４１、信号入力ライン４２、グランドライン４３が接続され、同様に、制御回路５の入力側には電源ライン５１、信号入力ライン５２、グランドライン５３が、制御回路６の入力側には電源ライン６１、信号入力ライン６２、グランドライン６３が接続されている。
【０００８】
そして、制御回路７〜９の入力側には電源ラインＰＳおよびグランドラインＧＤが共通に接続されるとともに、信号入力ライン７２、８２、９２がそれぞれ接続されている。
【０００９】
このように構成された、３相ブリッジ回路９０は、３相インバータに適用される回路であり、スイッチング素子１０〜１５を交互に駆動させることで直流−交流の変換を行って、交流電力を負荷に供給するものである。そして、スイッチング素子１０〜１５の駆動制御を行うのが制御回路４〜９である。
【００１０】
図１３に、図１２を用いて説明した３相ブリッジ回路９０を組み込んだパッケージの外観平面図を示す。なお、図１３においては、パッケージの蓋を外し、トランジスタ１０〜１５と、フリーホイールダイオード１０１、１１１、１２１、１３１、１４１および１５１が搭載された筐体８０の底面部ＢＰを上部から見た図であり、制御回路４〜９が搭載された上部基板を省略して示している。
【００１１】
図１３において、筐体８０は有底無蓋の立方体形状をなし、その底面部ＢＰには、トランジスタ１０、１１、１２、１３、１４および１５が、フリーホイールダイオード１０１、１１１、１２１、１３１、１４１および１５１とそれぞれ対になって、基板２０、２１、２２、２３、２４および２５上に配設されている。
【００１２】
ここで、図１３におけるＡ−Ａ線での断面図を図１４に示す。なお、図１４においては、制御回路４〜９が搭載された上部基板１が配設された状態を示している。
【００１３】
図１４に示すように、トランジスタ１１とフリーホイールダイオード１１１とは配線ＷＲ１によって接続され、フリーホイールダイオード１１１と基板２４とは、配線ＷＲ２によって接続され、基板２４は配線ＷＲ３によって出力端子１６２に接続されている。また、トランジスタ１１は上部基板１との電気的接続のための端子群１９１に配線ＷＲ４によって接続されている。なお、図１３に示すように、トランジスタ１４も上部基板１との電気的接続のための端子群１９４に配線ＷＲ５によって接続され、トランジスタ１４とフリーホイールダイオード１４１とは配線ＷＲ６によって接続されている。
【００１４】
この構成は、トランジスタ１０、１２、１３、１４および１５と、フリーホイールダイオード１０１、１２１、１３１、１４１および１５１との組み合わせにおいても同様である。
【００１５】
図１５に上部基板１の構成を示す。図１５は上部基板１の底面部に対向する下主面を示す図であり、反対側の上主面に搭載された制御回路４〜６の搭載領域に対応させて、独立したグランドパターンＧＰ４、ＧＰ５およびＧＰ６が配設されている。また、制御回路７〜９の搭載領域全域に対応するようにグランドパターンＧＰが配設され、電流経路となるグランドパターンＧＰＷに接続されている。これは、図１２に示したように制御回路７〜９の入力側にはグランドラインＧＤが共通に接続されているからである。なお、制御回路４〜６とグランドパターンＧＰ４〜ＧＰ６、および制御回路７〜９とグランドパターンＧＰとの電気的接続は、上部基板１を貫通する図示しないスルーホールを介してなされる。
【００１６】
【発明が解決しようとする課題】
以上説明したように、３相ブリッジ回路９０においては、制御回路７〜９は電源ラインＰＳおよびグランドラインＧＤが共通に接続されているので、グランドラインを介して他相からの電流の回り込みが発生しやすい。これは、装置の電流容量の増大に伴って発生しやすくなる傾向があり、グランド電位の変動によってスイッチング素子の誤作動を招く可能性が高くなる。
【００１７】
本発明は上記のような問題点を解消するためになされたもので、グランドラインを介して他相から電流が回り込むことを防止するとともに、スイッチング素子であるトランジスタ１０〜１５に流れる電流により発生する自己ノイズを遮断した半導体装置を得ることを目的とする。
【００１８】
【課題を解決するための手段】
本発明に係る請求項１記載の半導体装置は、直列に接続され、高電位側の第１の主電源線と低電位側の第２の主電源線との間に介挿された第１および第２のスイッチング素子と、前記第１および第２のスイッチング素子をそれぞれ駆動制御する第１および第２の制御手段とを１相ごとに複数相有し、前記各相の第１および第２のスイッチング素子の接続ノードから各相の電力を出力するブリッジ回路を備えた半導体装置であって、前記第２の制御手段は基板上に配設され、前記第２の制御手段は、前記基板上に配設された電源ライン、グランドラインと、前記第２の主電源線につながる基準電位ラインとに接続され、前記グランドラインは、前記基板上の所定の領域を覆うように導体層が配設されたグランドパターンとして構成され、前記グランドパターンは、前記各相の第２の制御手段ごとに独立して複数配設され、前記各相のグランドパターンは、グランド電流が流れる独立した電流経路をそれぞれ有し、前記各相の電流経路は共通してグランド電位に接続される。
【００１９】
本発明に係る請求項２記載の半導体装置は、前記各相のグランドパターンは、前記基準電位ラインにも電気的に接続される。
【００２０】
本発明に係る請求項３記載の半導体装置は、前記各相の基準電位ラインは、前記基板上の所定の領域を覆うように導体層が配設された別のグランドパターンとして、前記各相のグランドパターンに近接し、電気的に絶縁されて配設される。
【００２１】
本発明に係る請求項４記載の半導体装置は、前記電源ラインおよび前記グランドラインのそれぞれに介挿された第１および第２のインダクタンス素子を有する。
【００２２】
本発明に係る請求項５記載の半導体装置は、前記第１および第２のインダクタンス素子は、前記電源ラインおよび前記電流経路を局所的に除去して切断し、切断部の両端部間に電気的に接続される。
【００２３】
本発明に係る請求項６記載の半導体装置は、前記基準電位ラインに介挿されたインダクタンス素子を有する。
【００２４】
本発明に係る請求項７記載の半導体装置は、前記インダクタンス素子が、前記各相のグランドパターンの所定部分と、前記第２の主電源線との間に電気的に接続される。
【００２５】
本発明に係る請求項８記載の半導体装置は、前記基板が両面基板であって、前記第２の制御手段と前記グランドパターンとは異なる主面上に配設される。
【００２６】
本発明に係る請求項９記載の半導体装置は、前記基板が多層基板であって、前記第２の制御手段および前記グランドパターンを配設する第１および第２の層と、前記第２の層よりも下層に配設され、前記第２の層の前記各相のグランドパターンが配設された領域全域に対応する領域を覆うように配設された導体層によって構成された導体パターンを有する第３の層とを備える。
【００２７】
本発明に係る請求項１０記載の半導体装置は、前記導体パターンは、前記各相のグランドパターンの何れか１つに電気的に接続される。
【００２８】
【発明の実施の形態】
＜Ａ．実施の形態１＞
＜Ａ−１．装置構成＞
図１に本発明に係る半導体装置の実施の形態１の特徴部の構成を示す。図１は、制御回路４〜９を搭載する上部基板１Ａの下主面を示す図であり、反対側の上主面に搭載された制御回路４〜６の搭載領域に対応させて、独立したグランドパターンＧＰ４〜ＧＰ６が配設されている。また、制御回路７〜９の搭載領域にそれぞれ対応して、半独立のグランドパターンＧＰ７〜ＧＰ９が配設されている。
【００２９】
ここで、半独立というのは、グランドパターンＧＰ７〜ＧＰ９がそれぞれ電流経路部Ｋ７〜Ｋ９を介して共通してグランドパターンＧＰＷに接続されているからであり、回路構成的には図１２に示す３相ブリッジ回路９０と同じである。
【００３０】
そして、グランドパターンＧＰ７〜ＧＰ９は、グランドパターンＧＰＷに達するまでは他相との間に間隙を有し、電気的に絶縁されている。
【００３１】
なお、制御回路４〜６とグランドパターンＧＰ４〜ＧＰ６、および制御回路７〜９とグランドパターンＧＰ７〜ＧＰ９との電気的接続は、上部基板１Ａを貫通する図示しないスルーホールを介してなされる。
【００３２】
＜Ａ−２．作用効果＞
このように構成された上部基板１Ａにおいては、例えば、制御回路７を用いてトランジスタ１３を動作させた場合、制御回路７に流れる電流はグランドパターンＧＰ７の電流経路部Ｋ７を通ってグランドパターンＧＰＷに達することになる。
【００３３】
電流はインダクタンスの低い所、すなわち最短距離を通る性質があるが、上記のように構成することで、電流経路は電流経路部Ｋ７〜Ｋ９しかなくなり、互いに他相に回り込むということが防止され、グランド電位が安定するのでスイッチング素子の誤作動を防止することができる。
【００３４】
次に、実施の形態１の変形例１〜３として、インダクタンス素子を使用することでグランド電位をさらに安定させる構成について説明する。
【００３５】
＜Ａ−３．変形例１＞
図２は、制御回路７の入力側の電源ラインおよびグランドラインに、インダクタンス素子Ｌ７１およびＬ７２を介挿した構成を示すブロック図である。
【００３６】
電流はインダクタンスの高い方には流れにくい性質を有するので、このような構成にすることで、スイッチング素子が駆動していない相には電流が回り込まないようにでき、スイッチング素子の誤作動を防止することができる。
【００３７】
なお、入力側の電源ラインおよびグランドラインに、インダクタンス素子を介挿するのは制御回路７に限定されるものではなく、制御回路８および９の入力側の電源ラインおよびグランドラインに介挿しても良いことはいうまでもない。
【００３８】
ここで、図３を用いて、グランドパターンＧＰ７〜ＧＰ９の電流経路部Ｋ７〜Ｋ９に、それぞれインダクタンス素子Ｌ７２、Ｌ８２、Ｌ９２を介挿した上部基板１Ｂの構成の一例を示す。
【００３９】
図３において、電流経路部Ｋ７〜Ｋ９を局所的に除去して切断し、切断部の両端部にインダクタンス素子Ｌ７２、Ｌ８２、Ｌ９２の両端の端子を接続する構成となっている。インダクタンス素子Ｌ７２、Ｌ８２、Ｌ９２は一般的に使用されているものを使用すれば良い。
【００４０】
なお、この例では、インダクタンス素子Ｌ７２、Ｌ８２、Ｌ９２を直接に電流経路部Ｋ７〜Ｋ９に介挿する例を示したが、インダクタンス素子Ｌ７２、Ｌ８２、Ｌ９２を制御回路７〜９が搭載された上主面側に配設し、切り欠部の両端に位置する電流経路部Ｋ７〜Ｋ９から、上部基板１Ｂを貫通してインダクタンス素子Ｌ７２、Ｌ８２、Ｌ９２のそれぞれの２つの端子に達するスルーホール（図示せず）を設け、該スルーホールを介して、インダクタンス素子Ｌ７２、Ｌ８２、Ｌ９２と電流経路部Ｋ７〜Ｋ９とを電気的に接続するようにしても良い。
【００４１】
なお、グランドパターンＧＰ７の電流経路部Ｋ７は、電流経路部Ｋ８およびＫ９よりも長く、インダクタンスも高いので、電流経路部Ｋ７にはインダクタンス素子を配設しないようにしても良い。
【００４２】
次に、上部基板１Ｂの上主面の一部を示す図４を用いて、制御回路７の電源ラインＰＳにインダクタンス素子Ｌ７１を介挿した上部基板１Ｂの構成の一例を示す。
【００４３】
図４において、電源ラインＰＳを局所的に除去して切断し、切断部の両端部にインダクタンス素子Ｌ７２の両端の端子を接続する構成となっている。また、制御回路８および９の電源ラインにおいても同様にインダクタンス素子が介挿されるが、図示は省略する。
【００４４】
なお、電源ラインＰＳの配設形状や制御回路７との接続関係は一例であり、これに限定されるものではない。
【００４５】
＜Ａ−４．変形例２＞
図５は、制御回路７の出力側の基準電位ラインＳＤに、インダクタンス素子Ｌ７３を介挿した構成を示すブロック図である。
【００４６】
制御回路７〜９の基準電位ラインＳＤは、低電位側電位線Ｎ（グランド電位）に接続されるので、ここにインダクタンス素子を介挿することで、グランド電位をさらに安定させることができる。
【００４７】
ここで、図６を用いて、グランドパターンＧＰ７に、インダクタンス素子Ｌ７３を介挿した上部基板１Ｃの構成の一例を示す。
【００４８】
図６において、グランドパターンＧＰ７の一部に切り欠き部ＫＰを設け、そこにインダクタンス素子Ｌ７３の一方の端子を接続し、他方の端子は、上部基板１Ｃを貫通するスルーホールＴＨを介して上主面側に配設された、低電位側電位線Ｎに繋がるパターンに接続される構成となっている。
【００４９】
なお、切り欠き部ＫＰを設けたのは一例であり、上部基板上に面積的な余裕があるのであれば、切り欠き部ＫＰは不要である。
【００５０】
また、グランドパターンＧＰ８およびＧＰ９においても同様にインダクタンス素子が介挿されるが、図示は省略する。
【００５１】
＜Ａ−５．変形例３＞
図７は、制御回路７の入力側の電源ラインおよびグランドラインと、出力側の基準電位ラインＳＤに、インダクタンス素子Ｌ７１〜Ｌ７３を介挿した構成を示すブロック図である。
【００５２】
このような構成とすることで、グランド電位をより確実に安定させることができる。
【００５３】
なお、グランドパターンＧＰ８およびＧＰ９においても同様にインダクタンス素子が介挿されるが、図示は省略する。
【００５４】
＜Ｂ．実施の形態２＞
＜Ｂ−１．装置構成＞
図８に本発明に係る半導体装置の実施の形態２の特徴部の構成を示す。図８は、多層基板で構成される上部基板１００の構成を示す分解斜視図である。
【００５５】
図８に示すように、上部基板１００は制御回路４〜９を搭載する最上層の実装層１０１、配線パターンＰＴが配設される配線層１０２、グランドパターンＧＰ４〜ＧＰ９が配設される第１グランド層１０３、およびグランドパターンＧＰ７〜ＧＰ９の全領域に対応する領域一面にグランドパターンＧＰＺが配設された最下層の第２グランド層１０４を有し、４層構造となっている。
【００５６】
実施の形態１において説明した上部基板１Ａ〜１Ｃは、両面基板であり、上主面には制御回路４〜９が搭載されるとともに配線パターンが配設されていたが、上部基板１００では、専用の配線層１０２が設けられている。
【００５７】
また、実施の形態１で説明した上部基板１Ａ〜１Ｃの下主面に相当する第１グランド層１０３の他に、グランドパターンＧＰＺを有する第２グランド層１０４を有している。
【００５８】
第２グランド層１０４のグランドパターンＧＰＺは、図１３および図１４に示す配線ＷＲ１〜ＷＲ６が発するノイズを遮断するためのもので、配線ＷＲ１〜ＷＲ６に近い最下層に設けられている。
【００５９】
なお、グランドパターンＧＰＺはスルーホールを介して上層のグランドパターンＧＰ７〜ＧＰ９に電気的に接続されるが、そのスルーホールを設ける位置は１箇所だけである。すなわち、図８においてはグランドパターンＧＰ８との間に配設されたスルーホールＴＨ１によってグランドパターンＧＰ８に接続される構成となっている。
【００６０】
このように構成する理由は、ノイズに起因する電流が他のグランドパターンに回り込むことによるグランド電位の変動を防止するためである。
【００６１】
なお、第１グランド層１０３のグランドパターンＧＰ４〜ＧＰ９には、それぞれ複数のスルーホールＴＨ２が配設されているが、これは配線層１０２に配設された低電位側電位線ＮにグランドパターンＧＰ４〜ＧＰ９を接続するためのスルーホールであり、自己ノイズによる影響を防止してグランド電位を安定させるための手段の１つである。
【００６２】
ここで、図９に上部基板１００の断面構造を示す。図９に示すように、各層の間は絶縁層ＩＬによって電気的に絶縁される構成となっている。
【００６３】
＜Ｂ−２．作用効果＞
以上説明したように上部基板１００は多層構造をなし、第１および第２グランド層１０３および１０４を有するので、グランド電位をより確実に安定させることができ、また、トランジスタ１０〜１５が配設された底面部ＢＰの配線ＷＲ１〜ＷＲ６が発するノイズの影響が制御回路４〜９に及ぶことを防止できる。
【００６４】
＜Ｃ．実施の形態３＞
＜Ｃ−１．装置構成＞
以上説明した実施の形態１および２においては、グランドパターンＧＰ７〜ＧＰ９を半独立した形状とすることを前提に説明したが、制御信号の安定化を図るという観点に立てば、図１０に示すような構成としても良い。
【００６５】
すなわち、図１０はグランドパターンＧＰ７〜ＧＰ９に代わるパターンとして、グランドパターンＧＰ７Ａ、ＧＰ８Ａ、ＧＰ９Ａを有する第１グランド層１０３Ａを示す斜視図である。
【００６６】
グランドパターンＧＰ７Ａは、独立したグランドパターンＧＰ７１（別のグランドパターン）および半独立のグランドパターンＧＰ７２を有し、グランドパターンＧＰ８Ａは、独立したグランドパターンＧＰ８１（別のグランドパターン）および半独立のグランドパターンＧＰ８２を有し、グランドパターンＧＰ９Ａは、独立したグランドパターンＧＰ９１（別のグランドパターン）および半独立のグランドパターンＧＰ９２を有している。
【００６７】
グランドパターンＧＰ７２、ＧＰ８２およびＧＰ９２は電流経路部Ｋ７〜Ｋ９によってグランドパターンＧＰＷに接続されるが、グランドパターンＧＰ７１、ＧＰ８１およびＧＰ９１は完全に独立している。
【００６８】
このような構成の第１グランド層１０３Ａによる作用効果を説明するために、制御回路７を実装した実装層１０１を図１１に示す。
【００６９】
なお、図１１においては、実装層１０１上の配線パターンとして、基準電位ラインＳＤ、信号入力ライン７２、出力ラインＯＰ、電源ラインＰＳ、グランドラインＧＤを、パターンＳＤ、パターン７２、パターンＯＰ、パターンＰＳ、パターンＧＤとして示している。
【００７０】
＜Ｃ−２．作用効果＞
図１１に示すように、パターンＳＤ、パターンＧＤは制御回路７のパッケージの両サイドのリードＬＤ１およびＬＤ２に接続されている。このような構成のパッケージにおいては、リードＬＤ１およびＬＤ２はパッケージ内で共通に接続されており、グランドに流れる電流はパターンＳＤ、リードＬＤ２およびＬＤ３、パターンＧＤで構成される経路を通る。
【００７１】
しかし、パターンＳＤおよびＧＤが共通のグランドパターンに接続された場合、上記経路だけでなく、パターンＳＤ、グランドパターン、パターンＧＤを通る経路が形成され、制御回路７の誤動作の原因となる。
【００７２】
一方、図１０に示すように、制御回路７の入力側の領域に対応して配設されたグランドパターンＧＰ７１は完全独立とし、出力側の領域に対応して配設されたグランドパターンＧＰ７２は半独立とすることで、グランドパターンＧＰ７Ａにおいて、パターンＳＤ、グランドパターンＧＰ７Ａ、パターンＧＤを通る経路が形成されることが防止され、制御回路７の誤動作を防止して制御信号を安定に出力することができる。
【００７３】
なお、グランドパターンＧＰ７１、ＧＰ８１、ＧＰ９１は、各層の基準電位ラインＳＤを平面パターンとして構成したものであり、基準電位パターンと言うこともできるが、基準電位ラインＳＤの電位はグランド電位であるので、グランドパターンと呼称している。
【００７４】
なお、このようにグランドパターンを分割する構成は、低電位側の制御回路７〜９対してだけでなく、高電位側の制御回路４〜６の制御信号の安定化に対しても有効である。
【００７５】
【発明の効果】
本発明に係る請求項１記載の半導体装置によれば、グランドパターンが各相のブリッジ回路のそれぞれの第２の制御手段ごとに独立して複数配設され、グランド電流が流れる独立した電流経路をそれぞれ有しているので、各相の第２の制御手段に流れる電流は、それぞれのグランドパターンの電流経路を通って共通のグランド電位に流れるので、電流は互いに他相のグランドパターンに回り込むということが防止され、グランド電位が安定するのでスイッチング素子の誤作動を防止することができる。
【００７６】
本発明に係る請求項２記載の半導体装置によれば、各相のグランドパターンに基準電位ラインが電気的に接続されるので、グランドパターンが基準電位パターンを兼用することになり、半導体装置の構成を簡単化できる。
【００７７】
本発明に係る請求項３記載の半導体装置によれば、各相の基準電位ラインが、基板上の所定の領域を覆うように導体層が配設された別のグランドパターンとして、各相のグランドパターンに近接し、電気的に絶縁されて配設されているので、第２の制御手段のグランド端子および基準電位端子を、それぞれグランドパターンおよび別のグランドパターンに電気的に接続することで、別のグランドパターン、基準電位端子、第２の制御手段内、グランド端子、グランドパターンで構成される経路を通ってグランド電流が流れ、他の経路が形成されないので、制御手段の誤動作を防止して制御信号を安定に出力することができる。
【００７８】
本発明に係る請求項４記載の半導体装置によれば、電源ラインおよびグランドラインのそれぞれに第１および第２のインダクタンス素子を有するので、対応するスイッチング素子が駆動していない相には他相のグランドパターンから電流が回り込まないようにでき、スイッチング素子の誤作動を防止することができる。
【００７９】
本発明に係る請求項５記載の半導体装置によれば、電源ラインおよびグランドラインに第１および第２のインダクタンス素子を介挿するための具体的な構成を得ることができる。
【００８０】
本発明に係る請求項６記載の半導体装置によれば、基準電位ラインにインダクタンス素子を有するので、対応するスイッチング素子が駆動していない相には他相のグランドパターンから電流が回り込まないようにでき、スイッチング素子の誤作動を防止することができる。また、電源ラインおよびグランドラインに第１および第２のインダクタンス素子を介挿した場合は、電流の回り込みを確実に防止することができる。
【００８１】
本発明に係る請求項７記載の半導体装置によれば、基準電位ラインにインダクタンス素子を介挿するための具体的な構成を得ることができる。
【００８２】
本発明に係る請求項８記載の半導体装置によれば、構造が単純な両面基板を使用することで、コスト的に安価な半導体装置を得ることができる。
【００８３】
本発明に係る請求項９記載の半導体装置によれば、多層基板を使用し、導体パターンを有する第３の層を備えるので、第２の層のグランドパターンによってグランド電位をより確実に安定させることができ、また、第３の層が第１および第２のスイッチング素子の配設側に近くなるように配設することで、第１および第２のスイッチング素子の動作に起因して発生するノイズを遮蔽して、ノイズの影響が第２の制御回路に及ぶことを防止できる。
【００８４】
本発明に係る請求項１０記載の半導体装置によれば、導体パターンが、各相のグランドパターンの何れか１つに、電気的に接続されるので、ノイズに起因する電流が他のグランドパターンに回り込むことによるグランド電位の変動を防止することができる。
【図面の簡単な説明】
【図１】  本発明に係る実施の形態１の半導体装置の特徴部の構成を示す平面図である。
【図２】  本発明に係る実施の形態１の半導体装置の変形例１の構成を説明するブロック図である。
【図３】  本発明に係る実施の形態１の半導体装置の変形例１の構成を説明する平面図である。
【図４】  本発明に係る実施の形態１の半導体装置の変形例１の構成を説明する平面図である。
【図５】  本発明に係る実施の形態１の半導体装置の変形例２の構成を説明するブロック図である。
【図６】  本発明に係る実施の形態１の半導体装置の変形例２の構成を説明する平面図である。
【図７】  本発明に係る実施の形態１の半導体装置の変形例３の構成を説明するブロック図である。
【図８】  本発明に係る実施の形態２の半導体装置の特徴部の構成を示す斜視図である。
【図９】  本発明に係る実施の形態２の半導体装置の特徴部の構成を示す断面図である。
【図１０】  本発明に係る実施の形態３の半導体装置の特徴部の構成を示す斜視図である。
【図１１】  本発明に係る実施の形態３の半導体装置の作用効果を説明する斜視図である。
【図１２】  ３相ブリッジ回路の構成を示すブロック図である。
【図１３】  ３相ブリッジ回路を組み込んだパッケージの外観を示す平面図である。
【図１４】  ３相ブリッジ回路を組み込んだパッケージの断面図である。
【図１５】  上部基板の構成を示す平面図である。
【符号の説明】
１Ａ〜１Ｃ，１００  上部基板、４〜９  制御回路、ＧＰ４〜ＧＰ９，ＧＰ７１，ＧＰ７２，ＧＰ８１，ＧＰ８２，ＧＰ９１，ＧＰ９２  グランドパターン、Ｋ７〜Ｋ９  電流経路部、Ｌ７１〜Ｌ７３，Ｌ８２，Ｌ９２  インダクタンス素子、ＰＳ  電源パターン、１０３  第１グランド層、１０４  第２グランド層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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