(57)【特許請求の範囲】
【請求項１】
入力信号ＣＫを遅延させて得た遅延信号ＢＳ３を受けてワンショットパルスＡＳ１を発生するパルス発生部Ａ１と、該ワンショットパルスＡＳ１を順次遅延させる複数の遅延部Ａ２，Ａ３，……、を備えた正方向遅延部２１と、
該正方向遅延部の出力信号ＡＳ１，ＡＳ２，……ＡＳ９を受けて、前記遅延信号ＢＳ３によりラッチ信号Ｑｎ及びＱＢｎ（但しｎ＝１，２，……９）を出力する複数のＤ型フリップフロップＦｎ（但しｎ＝１，２，……９）を備えたラッチ部２２と、
前記複数のＤ型フリップフロップ中１つのＤ型フリップフロップの負出力ＱＢｎ（但しｎ＝７，８，９）と他のＤ型フリップフロップの正出力Ｑｎ−２（但しｎ＝７，８，９）とを順次演算して反転させ、出力信号ＳＳ１，ＳＳ２，ＳＳ３を出力する複数のＮＡＮＤゲートＮＤ１３，ＮＤ１４，ＮＤ１５及び複数のインバータＩ１２，Ｉ１３，Ｉ１４を備えた第１論理演算部２３と、
該第１論理演算部の出力信号ＳＳ１，ＳＳ２，ＳＳ３及び前記正方向遅延部の出力信号中、前記遅延信号ＢＳ３の１周期以上遅延されたワンショットパルスＡＳ８，ＡＳ９，ＡＳ１０を受けて順次演算する複数のＮＡＮＤゲートＮＤ１６，ＮＤ１７，ＮＤ１８を備えた第２論理演算部２４と、
該第２論理演算部の出力信号を順次遅延させる複数の遅延部Ｃ１，Ｃ２，……を備えた全波逆方向遅延部２５と、
前記第１論理演算部の出力信号ＳＳ１，ＳＳ２，ＳＳ３，……と前記遅延信号ＢＳ３の１／２周期に該当するタイミングで正方向遅延部から出力する遅延ワンショットパルスＡＳ４，ＡＳ３，ＡＳ２とを受けて順次演算する複数のＮＡＮＤゲートＮＤ２０，ＮＤ２１，……ＮＤ２４を備えた第３論理演算部２６と、
該第３論理演算部の出力信号を受けて順次遅延させる複数の遅延部Ｅ１，Ｅ２，……Ｅ８を備えた半波逆方向遅延部２７と、
前記全波逆方向遅延部の出力信号ＣＳ３と前記半波逆方向遅延部の出力信号ＥＳ５とを演算するＮＡＮＤゲートＮＤ２６及び複数のインバータＩ１８，Ｉ１９を備えた第４論理演算部２８と、から構成されたことを特徴とするデューティ比を補償する負遅延信号発生回路。
【請求項２】
前記正方向遅延部は、
電源電圧Ｖｃｃ及び前記ワンショットパルスＡＳ１が入力するＮＡＮＤゲートと、
該ＮＡＮＤゲートの出力信号を反転して遅延ワンショットパルスＡＳ２を出力する第１遅延部と、
該第１遅延部の出力信号ＡＳ２を受けて出力信号ＡＳ３を出力する第２遅延部と、
前記第１遅延部及び第２遅延部と同様な役割をする第３遅延部〜第９遅延部と、を備えた請求項１記載のデューティ比を補償する負遅延信号発生回路。
【請求項３】
前記第１論理演算部は、
前記ラッチ部の各フリップフロップ中の１つのフリップフロップの正出力信号と該フリップフロップよりも２回もっと遅延されたワンショットパルスを受けるフリップフロップの負出力信号とを否定論理積するＮＡＮＤゲートＮＤ１５と、
該ＮＡＮＤゲートの出力信号を反転するインバータＩ１４と、を備え、
これらＮＡＮＤゲートＮＤ１５及びインバータＩ１４と同様な役割をするＮＡＮＤゲートＮＤ１４及びインバータＩ１３と、ＮＡＮＤゲートＮＤ１３及びインバータＩ１２と、から構成された請求項１記載のデューティ比を補償する負遅延信号発生回路。
【請求項４】
前記第２論理演算部は、
前記第１論理演算部の出力信号ＳＳ１，ＳＳ２，ＳＳ３と、前記正方向遅延部から遅延信号ＢＳ３の１周期以上遅延されたワンショットパルスＡＳ８，ＡＳ９，ＡＳ１０と、を否定論理積して出力することを特徴とする請求項１記載のデューティ比を補償する負遅延信号発生回路。
【請求項５】
前記全波逆方向遅延部の出力信号ＣＳ３は、
前記バッファーＢ３により入力信号ＣＫが遅延されずに前記正方向遅延部の出力信号ＡＳ１，ＡＳ２，……中、遅延信号ＢＳ３の１周期以上に遅延されたワンショットパルスＡＳ８，ＡＳ９，ＡＳ１０を遅延させて、負遅延信号を形成することを特徴とする請求項１記載のデューティ比を補償する負遅延信号発生回路。
【請求項６】
前記半波逆方向遅延部の出力信号ＥＳ５は、
前記バッファーＢ３により入力信号が遅延されずに、前記正方向遅延部の出力信号中、遅延信号ＢＳ３の１／２周期の間遅延されたワンショットパルス信号ＡＳ４，ＡＳ３，ＡＳ２を遅延させて、負遅延信号を形成することを特徴とする請求項１記載のデューティ比を補償する負遅延信号発生回路。
【請求項７】
前記第４論理演算部の出力信号ＣＫＩは、
前記遅延信号ＢＳ３の上昇区間よりも速い負遅延信号と、前記遅延信号ＢＳ３の上昇区間と次の上昇区間との間の中間時点よりも速い負遅延信号ＥＳ５を演算し、前記遅延信号ＢＳ３よりも周波数の大きい負遅延信号である請求項１記載のデューティ比を補償する負遅延信号発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、負遅延信号（negative delay signal）を発生する負遅延信号発生回路に係るもので、詳しくは、入力信号のデューティ比（duty rate）に拘わりなく、入力信号の上昇区間（rising edge）を基準にして、入力信号の２周期以内に発生可能で該入力信号よりも周波数が大きく、デューティ比が５０％に近い負遅延信号を出力する、デューティ比を補償し得る負遅延信号発生回路に関するものである。
【０００２】
【従来の技術】
従来の負遅延信号発生回路においては、図３に示したように、入力信号ＣＫＩＮを受けてワンショットパルスＳ１を発生するパルス発生部１０と、該ワンショットパルスＳ１の遅延ワンショットパルスＳ２を出力する第１遅延部１１と、前記遅延ワンショットパルスＳ２を順次遅延する複数の遅延部を有した正方向遅延部１２と、該正方向遅延部１２の各遅延部の出力Ｓ３と前記ワンショットパルスＳ１とを否定論理積して出力する複数のＮＡＮＤゲートを有したミラー制御部１３と、該ミラー制御部１３の出力を順次遅延させて出力する逆方向遅延部１４と、該逆方向遅延部１４の出力と接地電源電圧とが入力する疑似負荷部１５と、前記逆方向遅延部１４の出力Ｓ５を遅延して出力信号ＣＫＯを出力する第２遅延部１６と、を備えて構成されていた。
【０００３】
そして、前記パルス発生部１０においては、入力信号ＣＫＩＮを反転させるインバータＩ１と、前記入力信号ＣＫＩＮ及びインバータＩ１の出力を否定論理積するＮＡＮＤゲートＮＤ１と、該ＮＡＮＤゲートＮＤ１の出力を反転するインバータＩ２と、を備えていた。
【０００４】
また、前記第１遅延部１１においては、複数のインバータＩ３，Ｉ４と複数のバッファーＢ１，Ｂ２とが直列に連結して構成されていた。
【０００５】
更に、前記正方向遅延部１２においては、複数の遅延部Ｄ１，Ｄ２，……Ｄ６が直列に連結され、前記遅延部Ｄ１は前記第１遅延部１１の出力Ｓ２及び電源電圧Ｖｃｃを否定論理積するＮＡＮＤゲートＮＤ２と、該ＮＡＮＤゲートＮＤ２の出力を反転するインバータＩ５と、を備え、その他の各遅延部Ｄ２，……Ｄ６も前記遅延部Ｄ１と同様に構成されていた。
【０００６】
そして、前記ミラー制御部１３においては、複数個のＮＡＮＤゲートＮＤ３，ＮＤ４，……ＮＤ８にて構成され、それらのＮＡＮＤゲートＮＤ３，ＮＤ４，……ＮＤ８は前記パルス発生部１０の出力Ｓ１と前記正方向遅延部１２の各遅延部Ｄ１，Ｄ２，……Ｄ６の出力とをそれぞれ否定論理積して出力信号Ｓ４を出力していた。
【０００７】
且つ、前記逆方向遅延部１４においては、前記ミラー遅延部１３の出力を受けて順次遅延させる複数の遅延部Ｄ７，Ｄ８，……Ｄ１２から構成され、該遅延部Ｄ１２はミラー制御部１３の出力を遅延して次の遅延部Ｄ１１に出力するＮＡＮＤゲートＮＤ９及びインバータＩ６にて構成され、その他の遅延部Ｄ７，Ｄ８，……Ｄ１１も前記遅延部Ｄ１２と同様に構成されていた。
【０００８】
また、前記疑似負荷部１５においては、前記逆方向遅延部１２の各遅延部Ｄ１，Ｄ２，……Ｄ６の出力と接地電圧とを否定論理積する各ＮＡＮＤゲートＮＤ１０Ａ，ＮＤ１０Ｂ，……ＮＤ１０Ｆから構成されていた。
【０００９】
更に、前記第２遅延部１６は、ミラー制御部１３の出力を遅延させる各インバータＩ８，Ｉ９を備えていた。
【００１０】
以下、このように構成された従来負遅延回路の動作を説明する。
【００１１】
即ち、図４（Ａ）に示した入力信号ＣＫＩＮを受けるパルス発生部１０は、図４（Ｂ）に示したように、インバータＩ１及びインバータＩ２によりｐｗ１の幅を有してｔ１の時間だけ遅延されたワンショットパルスＳ１を生成し、第１遅延部１１及びミラ−制御部１３に出力する。
【００１２】
次いで、第１遅延部１１は、図４（Ｃ）に示したように、ｔ２の時間だけ遅延された信号Ｓ２を正方向遅延部１２に出力し、該正方向遅延部１２の各遅延部Ｄ１，Ｄ２，……Ｄ６は、第１遅延部１１の出力信号Ｓ２を順次ｔ３の時間だけ遅延させ、図４（Ｃ）に示したように出力する。
【００１３】
次いで、ミラー制御部１３の各ＮＡＮＤゲートＮＤ３，ＮＤ４，……ＮＤ８は、前記パルス発生部１０のワンショットパルスＳ１と前記複数の遅延部Ｄ１，Ｄ２，……Ｄ６の出力とがハイレベルのとき、図４（Ｅ）に示したロッキングされた信号Ｓ４を逆方向遅延部１４に伝送し、該逆方向遅延部１４は該ロッキング信号Ｓ４を順次遅延して、図４（Ｆ）に示した信号Ｓ５を第２遅延部１６に出力し、該第２遅延部１６は図４（Ｇ）に示したように、前記正方向遅延部１２の出力信号Ｓ３よりもｔ４時間遅延された信号ＣＫＯを出力する。
【００１４】
従って、出力信号ＣＫＯは、入力信号の第１周期Ｔ１及び第２周期Ｔ２の間、ロッキング信号を形成し、第３周期Ｔ３からは、図４（Ｂ）に示したような信号Ｓ１の３番目パルスよりも若干速い負遅延パルスを出力する。
【００１５】
【発明が解決しようとする課題】
然るに、このような従来の負遅延信号発生回路においては、入力信号ＣＫＩＮよりも周波数の大きい内部信号を生成するために入力信号の上昇及び下降区間を感知して負遅延パルスを生成するとき、その入力信号のデューティ比が異なると、形成された出力信号のデューティ比も異なるため、高速の内部信号を要求するシステムでは利用することができないという不都合な点があった。
【００１６】
【課題を解決するための手段】
本発明の目的は、入力信号のデューティ比に拘わりなく、入力信号の上昇区間を基準にし、２周期以内に発生可能で、入力信号よりも周波数が大きくデューティ比が５０％に近い負遅延信号を出力し得るデューティ比を補償する負遅延信号発生回路を提供しようとするものである。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態に対し、図面を用いて説明する。
本発明に係るデューティ比を補償する負遅延信号発生回路においては、図１に示したように、入力信号ＣＫを遅延して遅延信号ＢＳ３を出力するバッファーユニットＢ３と、前記遅延信号ＢＳ３を受けて所定の幅ｐｗ２を有するワンショットパルスＡＳ１を生成するパルス発生部Ａ１及び前記ワンショットパルスＡＳ１を順次遅延する複数の遅延部Ａ２，Ａ３，……Ａ１０を備えた正方向遅延部２１と、前記遅延信号ＢＳ３を受けて前記正方向遅延部２１の出力信号ＡＳ１，ＡＳ２，……ＡＳ９を同期信号に利用してラッチ信号Ｑｎ、ＱＢｎ、ｎ＝１，２，……９を出力する複数のＤ型フリップフロップＦｎ、ｎ＝１，２，……９を備えたラッチ部２２と、前記１つのＤ型フリップフロップの負出力ＱＢｎ、ｎ＝７，８，９及び他のＤ型フリップフロップの正出力Ｑｎ−２，ｎ＝７，８，９を順次演算する複数のＮＡＮＤゲートＮＤ１３，ＮＤ１４，ＮＤ１５並びに複数のインバータＩ１２，Ｉ１３，Ｉ１４を備えた第１論理演算部２３と、該第１論理演算部２３の各出力ＳＳ１，ＳＳ２，ＳＳ３及び前記正方向遅延部２１の出力中、前記遅延信号ＢＳ３の上昇区間に対応するタイミングの遅延ワンショットパルスを受けて順次演算する第２論理演算部２４と、該第２論理演算部２４の出力を順次遅延させる複数の遅延部Ｃ１，Ｃ２，……Ｃ６を備えた全波逆方向遅延部（1st backward delay arry）２５と、前記第１論理演算部２３の出力ＳＳ１，ＳＳ２，ＳＳ３と前記遅延信号ＢＳ３の半周期に該当するタイミングで正方向遅延部２１の各遅延部を通過して遅延されたワンショットパルスＡＳ４，ＡＳ３，ＡＳ２とがそれぞれ入力して演算される複数のＮＡＮＤゲートＮＤ２０，ＮＤ２１，……ＮＤ２４を備えた第３論理演算部２６と、該第３論理演算部２６の各出力を順次遅延する複数の遅延部Ｅ１，Ｅ２，……Ｅ８を備えた半波逆方向遅延部（2nd backward delay arry）２７と、前記全波逆方向遅延部２５の出力ＣＳ３及び前記半波逆方向遅延部２７の出力ＥＳ５否定論理積するＮＡＮＤゲートＮＤ２６及び該ＮＡＮＤゲートＮＤ２６の出力を遅延する複数のインバータＩ１７，Ｉ１８を備えた第４論理演算部２８と、から構成されている。
【００１８】
そして、前記正方向遅延部２１のパルス発生部Ａ１及び複数の遅延部Ａ２，Ａ３，……Ａ１０においては、従来のパルス発生部１０及び正方向遅延部１１の各遅延部Ｄ１，Ｄ２，……Ｄ６と同様に、インバータＩ９，Ｉ１０及びＮＡＮＤゲートＮＤ１１を備えてパルス発生部Ａ１が構成され、前記遅延部Ａ２はＮＡＮＤゲートＮＤ１２及びインバータＩ１１にて構成され、その他の遅延部Ａ３，……Ａ１０も遅延部Ａ２と同様に構成されている。
【００１９】
且つ、前記ラッチ部２２においては、遅延信号ＢＳ３を受けて前記正方向遅延部２１の各出力ＡＳ１，ＡＳ２，……ＡＳ１０によりラッチ信号Ｑｎ、ＱＢｎ、ｎ＝１，２，……９をそれぞれ出力する複数のＤ型フリップフロップＦｎ、ｎ＝１，２，……９にて構成されている。
【００２０】
また、前記第１論理演算部２３においては、１つのＤ型フリップフロップの負出力ＱＢｎ、ｎ＝７，８，９と他のＤ型フリップフロップの正出力Ｑｎ−２，ｎ＝７，８，９とをそれぞれ順次演算する複数のＮＡＮＤゲートＮＤ１３，ＮＤ１４，ＮＤ１５と、それらＮＡＮＤゲートＮＤ１３，ＮＤ１４，ＮＤ１５の出力をそれぞれ反転する複数のインバータＩ１２，Ｉ１３，Ｉ１４と、から構成され、それらインバータＩ１２，Ｉ１３，Ｉ１４はそれぞれ出力信号ＳＳ１，ＳＳ２，ＳＳ３を出力する。
【００２１】
更に、前記第２論理演算部２４においては、第１論理演算部２３の出力信号ＳＳ１，ＳＳ２，ＳＳ３と前記正方向遅延部２１の出力中前記遅延信号ＢＳ３の上昇区間のタイミングに遅延されたワンショットパルスＡＳ８，ＡＳ９，ＡＳ１０とが入力して順次演算される複数のＮＡＮＤゲートＮＤ１６，ＮＤ１７，ＮＤ１８にて構成されている。
【００２２】
そして、前記全波逆方向遅延部２５においては、前記第２論理演算部２４の各ＮＡＮＤゲートＮＤ１６，ＮＤ１７，ＮＤ１８の出力を受けて順次遅延させる複数の遅延部Ｃｎ、ｎ＝１，２，……６が直列に連結されて、それら遅延部Ｃｎ、ｎ＝１，２，……６は正方向遅延部２１の各遅延部Ａｎ、ｎ＝２，……１０と同様に構成され、例えば、遅延部Ｃ１は電源電圧Ｖｃｃ及び前記第２論理演算部２４のＮＡＮＤゲートＮＤ１８の出力を演算するＮＡＮＤゲートＮＤ１９と該ＮＡＮＤゲートＮＤ１９の出力を遅延させるインバータＩ１５とから構成され、その他の遅延部Ｃ２，……Ｃｎも遅延部Ｃ１と同様に構成されている。
【００２３】
且つ、前記第３論理演算部２６においては、前記第１論理演算部２３の出力ＳＳ１，ＳＳ２，ＳＳ３と前記遅延信号ＢＳ３の半周期（１／２ period）に該当するタイミングで正方向遅延部２１の遅延部を通過して遅延されたワンショットパルスＡＳ４，ＡＳ３，ＡＳ２とが入力してそれぞれ演算される複数のＮＡＮＤゲートＮＤ２０，ＮＤ２１，……ＮＤ２４から構成されている。
【００２４】
また、前記半波逆方向遅延部２７においては、前記第３論理演算部２６の各ＮＡＮＤゲートＮＤ２０，ＮＤ２１，……ＮＤ２４から出力された信号を順次遅延させる複数の遅延部Ｅｎ、ｎ＝１，……８を備え、前記遅延部Ｅ１はＮＡＮＤゲートＮＤ２５及びインバータＩ１６から構成され、その他の遅延部Ｅ２，……Ｅ８も該遅延部Ｅ１と同様に構成されている。
【００２５】
更に、前記第４論理演算部２８においては、前記全波逆方向遅延部２５の出力ＣＳ３及び前記半波逆方向遅延部２７の出力ＥＳ５を否定論理積するＮＡＮＤゲートＮＤ２６と、該ＮＡＮＤゲートＮＤ２６の出力を遅延させる複数のインバータＩ１７，Ｉ１８と、から構成されている。
【００２６】
以下、このように構成された本発明に係るデューティ比を補償する負遅延信号発生回路の動作を説明する。
【００２７】
先ず、図２（Ａ）に示したように、バッファーユニットＢ３は、入力信号ＣＫを遅延させ、図２（Ｂ）に示したような遅延信号ＢＳ３を正方向遅延部２１及びラッチ部２２の各ＤフリップフロップＦｎ、ｎ＝１，２，……９に出力する。
【００２８】
次いで、該正方向遅延部２１のパルス発生部Ａ１が、図２（Ｃ）に示したような所定幅ｐｗ２を有するワンショットパルスＡＳ１を生成すると、次の各遅延部Ａｎ、ｎ＝２，……１０は、該ワンショットパルスを図２（Ｄ）〜（Ｉ）に示したように、遅延させて出力する。
【００２９】
このとき、前記遅延信号ＢＳ３の１周期の間、８個のワンショットパルスＡＳｎ、ｎ＝１，２，……８が発生するため、８個の遅延部が用いられる。
【００３０】
同時に１周期の遅延信号ＢＳ３が入力するラッチ部２２は、前記８個のワンショットパルス及び各遅延部Ａ９，Ａ１０の出力信号ＡＳ９，ＡＳ１０によりそれぞれラッチ信号Ｑｎ、ＱＢｎ、ｎ＝１，２，……９を第１論理演算部２３に出力する。
【００３１】
次いで、第１論理演算部２３は、遅延信号ＢＳ３の１周期の間に、前記正方向遅延部２１の遅延部を通過して遅延されたワンショットパルス信号が出力されるように、前記ラッチ部２２の出力を演算する。次いで、第２論理演算部２４は、第１論理演算部２３の各出力ＳＳ１，ＳＳ２，ＳＳ３及び遅延信号ＢＳ３が１周期以上に遅延されたワンショットパルスを否定論理積する。
【００３２】
且つ、第３論理演算部２６は、前記第１論理演算部２３の出力と遅延信号ＢＳ３の１／２周期の間遅延されたワンショットパルスＡＳ２，ＡＳ３，ＡＳ４とを論理演算する。
【００３３】
即ち、第２論理演算部２４は１周期の間に遅延されたワンショットパルスＡＳ８を出力し、第３論理演算部２６は１／２周期の間遅延されたワンショットパルスＡＳ４を出力する。
【００３４】
且つ、第２論理演算部２４が前記第１論理演算部２３の各出力ＳＳ１，ＳＳ２，ＳＳ３と正方向遅延部２１の各出力ＡＳ８，ＡＳ９，ＡＳ１０とを否定論理積して全波逆方向遅延部２５に出力すると、該全波逆方向遅延部２５は、図２（Ｋ）〜（Ｎ）に示したように、遅延信号の１周期の間遅延されたワンショットパルスを順次遅延させて各出力ＣＳ１，ＣＳ２，ＣＳ３を出力する。
【００３５】
次いで、第３論理演算部２６が第１論理演算部２３の出力ＳＳ１，ＳＳ２，ＳＳ３と正方向遅延部２１の各出力ＡＳ２，ＡＳ３，ＡＳ４とを否定論理積して半波逆方向遅延部２７に出力すると、該半波逆方向遅延部２７は、図４（Ｏ）〜（Ｑ）に示したような出力ＥＳ１，ＥＳ２，ＥＳ３を出力する。
【００３６】
この場合、全波逆方向遅延部２５の出力ＣＳ３は、自体の３個の遅延部Ｃ１，Ｃ２，Ｃ３と正方向遅延部２１の２個の遅延部Ａ９，Ａ１０とを合わせた５個の遅延部により一層遅延されるが、これは遅延信号ＢＳ３を生成するバッファーユニットの影響を受けずに陰にして遅延させるためである。
【００３７】
同様に、半波逆方向遅延部２７の出力ＥＳ５も、５個の遅延部Ｅｎ、ｎ＝１，２，……５を利用する。
【００３８】
このような出力信号ＣＳ３，ＥＳ５が第４論理演算部２８に入力すると、該第４論理演算部２８からは、図２（Ｒ）に示したように、前記遅延信号ＢＳ３よりも速く、周波数が大きく、デューティ比が殆ど５０％の負遅延パルスＣＫＩが出力される。
【００３９】
【発明の効果】
以上説明したように、本発明に係るデューティ比を補償する負遅延信号発生回路の請求項１記載の発明によれば、入力信号のデューティ比に拘わりなく、入力信号の上昇区間を基準にして入力信号の２周期以内に負遅延信号を発生し、入力信号よりも周波数が大きく、デューティ比が５０％に近い負遅延信号を発生し得るという効果がある。
【００４０】
且つ、請求項２記載の発明によれば、入力信号を受けてワンショットパルスを発生し、所定時間順次遅延させて出力することができる。
【００４１】
また、請求項３記載の発明によれば、ラッチ部から出力するロッキングされたラッチ信号を演算することができる。
【００４２】
更に、請求項４記載の発明によれば、入力信号に対し１周期以上遅延されたワンショットパルスと第１論理演算部の出力信号とを演算することができる。
【００４３】
そして、請求項５記載の発明によれば、入力信号の上昇区間を基準にして負遅延信号を出力することができる。
【００４４】
且つ、請求項６記載の発明によれば、入力信号の上昇区間の中間時点で負遅延信号を出力することができる。
【００４５】
また、請求項７記載の発明によれば、入力信号の上昇区間の時点と次の上昇区間との中間時点で負遅延信号を出力することができる。
【図面の簡単な説明】
【図１】本発明に係るデューティ比を補償する負遅延信号発生回路図である。
【図２】図１のタイミング波形図である。
【図３】従来の負遅延信号発生回路である。
【図４】図３のタイミング波形図である。
【符号の説明】
１０：パルス発生部
１１，１６：遅延部
１２，２１：正方向遅延部
１３：ミラー制御部
１４：逆方向遅延部
１５：疑似負荷部
２２：ラッチ部
２３，２４，２６，２８：論理演算部
２５：全波逆方向遅延部
２７：半波逆方向遅延部
【図１】
0004049463.tif 000002
【図２】
0004049463.tif 000003
【図３】
0004049463.tif 000004
【図４】
0004049463.tif 000005