(57)【特許請求の範囲】
【請求項１】
ａ）半導体基体（１）の上方表面（３）に接する第１の導電形で低ドーパント濃度の内部帯域（２）と、
ｂ）半導体基体（１）の下方表面（４）に接する第２の導電形で高ドーパント濃度の陽極帯域（５）と、
ｃ）半導体基体（１）の上方表面（３）に埋込まれている第２の導電形で中ドーパント濃度の少なくとも１つのベース帯域（６）と、
ｄ）ベース帯域（６）内に埋込まれている第１の導電形で高ドーパント濃度の少なくとも１つのエミッタ帯域（７）と、
ｅ）半導体基体（１）の上方表面（３）上に配置されかつエミッタ帯域（７）と導電接続されているエミッタ電極（８）と、
ｆ）半導体基体（１）の下方表面（４）の下に配置されかつ陽極帯域（５）と導電接続されているコレクタ電極（９）と、
ｇ）半導体基体（１）の上方表面（３）上に配置されかつ絶縁間隔をあけてベース帯域（６）とエミッタ帯域（７）の一部を覆うゲート電極（１０）と
を有する半導体基体（１）から成る電界効果により制御可能の半導体デバイスにおいて、
ｈ）ベース帯域（６）が、それを囲む内部帯域（２）よりも高いドーパント濃度を有する第１の導電形の遮蔽領域（１３）内に埋込まれており、
ｉ）内部帯域（２）の範囲内に、第２の導電形で高ドーパント濃度の、少なくとも１つの接続されていない浮遊領域（１５）が設けられており、該浮遊領域（１５）はこれを囲む内部帯域（２）より高いドーパント濃度を持ち、しかも前記浮遊領域（１５）の下縁（１６）が遮蔽帯域（１３）の下縁（１４）よりも深いところにある
ことを特徴とする電界効果により制御可能の半導体デバイス。
【請求項２】
半導体基体（１）内にベース帯域（６）、エミッタ帯域（７）及び遮蔽帯域（１３）からなる多数のセルが並進対称に配設されており、かつこれら多数のセル相互間が空間的に分離されていることを特徴とする請求項１記載の電界効果により制御可能の半導体デバイス。
【請求項３】
浮遊領域（１５）が遮蔽帯域（１３）の下方及び陽極帯域（５）の上方に配置されていることを特徴とする請求項１記載の半導体デバイス。
【請求項４】
浮遊領域（１５）が遮蔽帯域（１３）の側方に空間的に分離されて半導体基板（１）の上方表面（３）に埋込まれていることを特徴とする請求項１又は２記載の電界効果により制御可能の半導体デバイス。
【請求項５】
遮蔽帯域（１３）のドーピング濃度が内部帯域（２）のドーピング濃度よりも１０００倍大きいことを特徴とする請求項３又は４記載の電界効果により制御可能の半導体デバイス。
【発明の詳細な説明】
本発明は、半導体基体の上方表面に接する第１の導電形の内部帯域と、半導体基体の下方表面に接する第２の導電形の陽極帯域と、半導体基体の上方表面に埋込まれている第２の導電形の少なくとも１つのベース帯域と、ベース帯域内に埋込まれている第１の導電形の少なくとも１つのエミッタ帯域と、半導体基体の上方表面上に配置されかつエミッタ帯域と導電接続されているエミッタ電極と、半導体基体の下方表面の下に配置されかつ陽極帯域と導電接続されているコレクタ電極と、半導体基体の上方表面上に配置されかつ絶縁間隔をあけてベース帯域とエミッタ帯域の一部を覆うゲート電極とを有する半導体基体から成る電界効果により制御可能の半導体デバイスに関する。
上記形式の半導体デバイスはＩＧＢＴ（絶縁ゲート形バイポーラトランジスタ）として知られており、例えば米国特許第４３６４０７３号明細書に詳細に記載されている。公知の全てのＩＧＢＴはその製造技術に左右されずにほぼ同様に組立てられており、同様の電気的挙動を示す。順方向動作では高い阻止電圧をブロックし、大きな電力を投入することができる。逆方向動作ではＩＧＢＴは独特のダイオード特性を示し、この特性はゲート電圧により影響を受けるトランジスタ特性によって重畳される可能性がある。ＩＧＢＴの負荷電流回路には流れ方向にダイオードが前置される。ＭＯＳトランジスタがオンになると、多数キャリアはＭＯＳチャネルを介してベース帯域に、またｐｎ接合を介してコレクタ帯域に流れる。この結果少数キャリアを内部帯域に注入させることになる。少数キャリアの一部は直接ベース帯域を介してエミッタ電極に流れる。少数キャリアのこの流量分はベース帯域内に電圧降下を生じる。
ベース帯域は少数キャリアの吸込み作用をするので、冒頭に記載したプレーナ型ＩＧＢＴの場合順方向ではコレクタ−エミッタ電圧をデバイスのブレークダウン電圧を低下させずに著しく減少させることはできなかった。そのためＤＲＡＭ技術から導出されたトレンチ構造を有するＩＧＢＴが開発された。冒頭に記載したプレーナ型ＩＧＢＴとの相異は、内部帯域内に異方性エッチングによりＶ字形又はＵ字形のトレンチを作り、その中にゲート電極が内部帯域に対し絶縁して配置されている点にある。それにより極めて低い表面抵抗及び高い実装密度が達成される。
しかし他方ではこの平坦ではない配置が比較的簡単なプレーナ技術から著しく逸脱することが欠点である。
従って本発明の課題は、冒頭に記載した電界効果により制御可能のプレーナ技術によるデバイスを改良して上記の欠点を甘受することなくトレンチ構造を有するＩＧＢＴのパラメータを得られるようにすることにある。
この課題は本発明により冒頭に記載した電界効果により制御可能の半導体デバイスにおいて、ベース帯域が、それを囲む内部帯域よりも高いドーパント濃度を有する第１の導電形の遮蔽領域内に埋込まれており、内部帯域の範囲内に高いドーパント濃度の第２の導電形の少なくとも１つの接続されていない浮遊領域が配置されており、その下縁が遮蔽帯域の下縁よりも深いところにあることを特徴とするデバイスにより解決される。
この遮蔽帯域の導入によりベース帯域の直前の内部帯域内には、内部帯域内の少数キャリアの濃度を高める補助抵抗が装入される。それにより内部帯域内の電圧降下は明らかに低減され、その結果定格電流で順方向のコレクタ−エミッタ電圧（ＶCESat）の明らかな減少を来す。従って一方では静電損失電力を最少化することが、他方では高い電流密度を達成することができ、そのため比較的小さく、従って同じ全電流量に対し価格的に有利な半導体デバイスを使用することができる。
阻止耐性を損なわないために、遮蔽帯域により囲まれるエミッタ範囲は接続されていない浮遊領域により遮蔽される。
ＩＧＢＴは一般に並進対称に配置されかつ中間セル帯域により空間的に分離されている多数のベース帯域、エミッタ帯域及び遮蔽帯域を有する。その際エミッタ帯域は並列に接続されている。これらのセル構造は、条片形、六角形、三角形、円形又は四角形であってもよい。
本発明の１実施形態では浮遊領域は遮蔽帯域の下方及び陽極帯域の上方に配置されている。しかしこの浮遊領域は遮蔽帯域の側方に空間的に分離されて半導体基体の上方表面に埋込まれ、従ってセル状に組立てられたＩＧＢＴでは浮遊領域は中間セル帯域内にあるようにすることもできる。
遮蔽帯域とベース帯域との間の濃度勾配により生じるドリフト電界は、内部帯域がもはや少数キャリアの吸込み作用をせず、ＩＧＢＴのオン状態で少数キャリアを相応して高める働きをする。
典型的には遮蔽帯域のドーピング濃度は内部帯域よりも明らかに高い。遮蔽帯域では１０17／ｃｍ3、内部帯域では１０14／ｃｍ3のドーピング濃度が特に適していることが判明している。即ちこれにより遮蔽帯域が内部帯域よりも明らかに高くドープされ、従ってこれらの両帯域間にドリフト電界の作用をする十分に高い濃度勾配が形成され、それにより内部帯域はもはや少数キャリアの吸込み作用をしなくなるからである。
本発明を図面に例示して以下に詳述する。その際
図１は本発明によるＩＧＢＴの部分断面図、
図２は本発明による別のＩＧＢＴの部分断面図、また
図３は本発明による更に別のＩＧＢＴの部分断面図を示す。
図１〜３は本発明をｎチャネルＩＧＢＴに基づき示すものである。もちろん本発明をｐチャネルＩＧＢＴに適用することもできる。図１〜３では半導体デバイスの半導体基体は１と符号づけられている。この基体は上方表面３及び下方表面４を有する。また半導体基体１はその上方表面３に接してｎ-ドープされた内部帯域２を有する。上方表面３内にはｐドープされたベース帯域６が埋込まれている。このベース帯域６内には２つのｎ+ドープされたエミッタ帯域７が埋込まれている。ベース帯域６及びエミッタ帯域７は金属、例えばアルミニウムから成るエミッタ電極８により接触化されている。
内部帯域２の下方表面４にｐ+ドープされた陽極帯域５が接している。この帯域は金属化部を介してコレクタ電極９と接続されている。ベース帯域６に並んで、左右に並進対称に配置されされているベース帯域を互いに空間的に分離する中間セル帯域１２がある。
上方表面３上のゲート酸化物１１により絶縁されてゲート電極１０が配設されている。ゲート電極１０は高ドープされたポリシリコンもしくは金属から成っていてもよい。
図１ではベース帯域６は強くｎ+ドープされている遮蔽帯域１３に埋込まれている。遮蔽帯域１３はそれを囲む内部帯域２よりも明らかに高いドーピング濃度を有する。遮蔽帯域１３は左横側縁部１７及び右横側縁部１８を有する。これらの側縁部の側に空間的間隔をおいてそれぞれ強くｐ+ドープされている接続されていない浮遊領域１５がある。その際これらの浮遊領域１５の下縁部１６は内部帯域２内の深いところにある。特に浮遊領域１５の下縁部１６は内部帯域内で遮蔽帯域１３の下縁部１４よりも深いところに配置されている。
図２は本発明の別の実施形態を示すものであり、浮遊領域１５は遮蔽帯域１３の横に並んで配置されておらず、遮蔽帯域１３の下方及び陽極帯域５の上方に配置されている。浮遊領域１５はこの場合遮蔽帯域１３の下縁部１４に空間的間隔をおいて配置されており、それに対して図３の実施形態では遮蔽帯域１３は浮遊領域１５内に埋込まれて示されている。
図示された３つの実施例の全てにおいて、遮蔽帯域１３内のドーピング濃度は内部帯域２内よりも著しく高いものである。遮蔽帯域１３のドーピング濃度は図示されたこれらの３つの全ての実施例で約１０17／ｃｍ3の値を有し、それに対して内部帯域のドーピング濃度は約１０14／ｃｍ3の値を有する。
以下に図３に基づきどのようにして本発明による構造が製造できるかを説明する。ｎ-ドープされた基板内にｐドーピング剤、例えばホウ素を注入する。その後ドーピング剤を引続き熱処理により“打ち込み”又は“拡散”する。浮遊領域１５の働きをするこの打ち込まれたｐ+ドープ層内に更に強くドープされたｎ導電領域１３を打ち込む。この強ｎ導電領域は遮蔽帯域１３の作用をする。次いでこの層上に更にエピタキシャルに再度半導体基体を上向きに接続する弱ｎ導電層を析出する。この層の上方表面３上に続いてベース帯域６を埋込み、ベース帯域６の側に別の注入を介してベース帯域の横側縁部に強ｎ導電帯域１３′、１３′′を注入する。この強ｎ導電帯域１３′、１３′′をその下にある強ｎ帯域と接触するように再度打ち込む。最終的にこの領域はベース帯域の周囲を形成する。その後このように形成された半導体基体は更に処理され、即ちエミッタ帯域、エミッタ電極、場合によっては短絡範囲並びにゲート電極が形成される。
図１〜３に示した構造の作用を以下に詳述する。
遮蔽帯域１３により内部帯域２内に少数キャリアのための補助抵抗を装入する。この補助抵抗は定格電流で順方向のコレクターエミッタ電圧、即ちＶACESatを著しく低下させる作用をする。従って一方では静電損失電力を最少化することができ、他方ではより高い電流密度を達成することができ、従って比較的小さくかつまた同じ全電流量で価格的に有利な半導体デバイスを提供できる。
この遮蔽帯域１３の導入によりＩＧＢＴの陰極側、即ちベース帯域６の下方の少数キャリア密度を著しく高めることになる構造が提供される。遮蔽帯域１３と内部帯域２との間の濃度勾配により生じるドリフト電界は、ベース帯域６がもはや少数キャリアの吸込み作用をしなくなるので、ＩＧＢＴのオン状態で少数キャリアの相応する増加をもたらす。遮蔽帯域１３の導入によりＩＧＢＴのブレークダウン電圧が低下されないように、遮蔽帯域１３の下方及び陽極帯域５の上方に配置されているか又はベース帯域６の側方の中間セル帯域１２内にある、反対の導電形の接続されていない浮遊帯域１５が導入される。その際反対の導電形の接続されていない浮遊領域１５が、遮蔽帯域の内部帯域への侵入深さよりも明らかに大きい侵入深さを有していることが重要である。遮蔽帯域１３と反対の導電形の接続されていない浮遊領域１５は、陰極側に直続する範囲、即ちベース帯域６の直下の範囲を遮蔽すること、即ち等電位線領域がベース帯域６の下縁部まで達しないようにすることを目的とする。それにより極めて小さい順方向電圧ＶCESatの他に高い阻止耐性も達成される。
【図１】
0004108762.tif 000002
【図２】
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【図３】
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