(57)【特許請求の範囲】
【請求項１】
電圧の異なる複数の電源が供給される半導体集積回路において、
外部から供給される１つの前記電源を入力電源とし、該入力電源から別の前記電源を生成し出力電源として供給する安定化電源回路を内蔵し、
該安定化電源回路が、基準電圧を生成する基準電圧発生回路と、分圧抵抗と、電源電圧偏差増幅器と、前記電源電圧偏差増幅器から出力される信号に対応してソース−ドレインに流れる電流を制御する電流制御用ＭＯＳトランジスタと、電流ミラー回路を構成している電源電流制御用パワートランジスタを有するパワーブロックとを有し、
前記電源電圧偏差増幅器が、前記基準電圧発生回路で生成された基準電圧、及び、前記出力電源の電圧を前記分圧抵抗を用いて適宜分圧しフィードバックする電圧を入力し、これらの電圧偏差を増幅した電圧を出力するものであって、
前記電流制御用ＭＯＳトランジスタが、該出力の電圧がゲートに与えられ、該電圧に対応した電流ＣＴｉがソース−ドレインに前記入力電源から流れるものであって、
前記パワーブロックが、該電流制御用ＭＯＳトランジスタのソース−ドレインに直列接続となり該電流ＣＴｉがソース−ドレインに流れるＭＯＳトランジスタと、該電流ＣＴｉと同じ量の電流が流れるように該ＭＯＳトランジスタに対して電流ミラー構成となる、前記入力電源及び前記出力電源の間に、ソース−ドレインが互いに並列接続になる、複数の、前記電源電流制御用パワートランジスタとして用いる出力制御用ＭＯＳトランジスタとを備えるものであって、
該パワーブロックが、当該半導体集積回路周辺にある入出力ブロック領域中の、半導体集積回路外部へ信号を出力するための出力トランジスタを複数用いて複数構成され、それぞれ前記入出力ブロック領域中の離れた複数箇所に分散配置されるようにしたことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記パワーブロックを構成する前記出力トランジスタの個数を一定とし、
該パワーブロックの数を増減することで、該パワーブロックを用いて構成する安定化電源回路が電源供給する内部回路の消費電流に応じて、適切な条件で電源電圧制御が行えるようにしたことを特徴とする半導体集積回路。
【請求項３】
請求項１又は請求項２において、
当該半導体集積回路内部のＣＭＯＳ回路の論理状態が定常状態にある際の電源電流を測定するＩＤＤＱテストモードではスリープモード示し、該ＩＤＤＱテストモードではない場合は通常モードを示す、スリープモード信号をゲートに入力し、該スリープモードではソース−ドレインがオン状態となり、該通常モードではソース−ドレインがオフ状態となる電流制御停止用ＭＯＳトランジスタを備え、
該電流制御停止用ＭＯＳトランジスタのソース−ドレインの、一方が前記入力電源に接続され、他方が、前記直列接続の接続点に接続され、
前記ＩＤＤＱテストモードでは、前記出力制御用ＭＯＳトランジスタをオフ状態とするようにしたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電圧の異なる複数の電源が供給される半導体集積回路に係り、特に、電圧の異なる複数の電源を内部回路で必要とする半導体集積回路を用いる際の設計者の便宜を図ったり、コストダウンを図ることができ、更には、内蔵する安定化電源回路の電源電流制御用パワートランジスタの発熱が一箇所に集中してしまうことがなく、又、該発熱をパッケージのピンによって外部に効果的に発散することができる半導体集積回路に関する。
【０００２】
【従来の技術】
一般に半導体集積回路は、内部回路の動作に必要な電源電圧で、電圧が安定化されたものが外部から供給される。半導体集積回路、特に従来ではアナログ半導体集積回路では電圧の異なる複数の電源を外部から供給することが必要なものも例外ではない。例えばごく一般的な演算増幅器（operation amplifier ）は＋１５Ｖおよび−１５Ｖの電源電圧を供給する必要がある。又フロッピディスクドライブ装置やハードディスクドライブ装置の書き込み読み出しヘッドの信号を増幅する回路を含む、アナログ回路を中心としたリード／ライト半導体集積回路では、読み出し系は例えば５Ｖの電源電圧を必要とし、書き込み系では一般的に読み出し系より高い例えば１２Ｖの電源電圧を必要とする。
【０００３】
従来ディジタル半導体集積回路では電源電圧は単一の５Ｖがごく一般的であった。しかしながら最近では内部回路の高速化、及び高集積化の必要性上、消費電力を抑える目的で電源電圧が３．３Ｖあるいは３．０Ｖに移行している。従って現在ではプリント板上、場合によっては半導体集積回路チップ上でも、従来からの５Ｖの電源電圧の回路と、電源電圧が３．３Ｖや３．０Ｖに既に移行された回路とが混載される場合も多く、このような場合電圧の異なる複数の電源を外部から供給する必要がある。
【０００４】
又電源電圧が３．３Ｖや３．０Ｖ等の低い電圧に移行している半導体集積回路は、５Ｖ等の電源電圧が高い半導体集積回路とのインタフェイスを考慮する必要があり、特にＡＳＩＣ（application specific integrated circuit ）ではこの必要性が高い。又ＡＳＩＣでは消費電力の要求から低い電源電圧とされたものが多い。
【０００５】
ここで高い電源電圧の半導体集積回路からの信号を入力する場合の、低い電源電圧の半導体集積回路での信号入力インタフェイスにおいては、電圧が高い入力信号に対する耐圧が要求されるだけで、高い電源電圧の半導体集積回路と同じ電源電圧を必要とはしない。しかしながら高い電源電圧の半導体集積回路に対して信号を出力する、低い電源電圧の半導体集積回路側の信号出力インタフェイスについては、信号伝達を安定して行うためには高い電圧の出力信号とする必要があり、高い電源電圧の半導体集積回路と同じ電圧の電源電圧が必要となり、従って電圧の異なる複数の電源電圧を供給する必要がある。
【０００６】
【発明が解決しようとする課題】
アナログ半導体集積回路でもディジタル半導体集積回路でも、電圧の異なる複数の電源電圧を安定化して供給する場合、設計者の負担が増加してしまったり、コストアップとなってしまう。これは特定電圧の電源を供給する場合必ず安定化電源回路を用意する必要があるためである。又このような安定化電源回路を搭載した場合、電源電流制御用パワートランジスタによる局部発熱の問題も生じ、設計者はこの点についても配慮する必要がある。
【０００７】
本発明は、前記従来の問題点を解決するべくなされたもので、電圧の異なる複数の電源を内部回路で必要とする半導体集積回路を用いる際の設計者の便宜を図ったり、コストダウンを図ることができ、更には、内蔵する安定化電源回路の電源電流制御用パワートランジスタの発熱が一箇所に集中してしまうことがなく、又、該発熱をパッケージのピンによって外部に効果的に発散することができる半導体集積回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、電圧の異なる複数の電源が供給される半導体集積回路において、外部から供給される１つの前記電源を入力電源とし、該入力電源から別の前記電源を生成し出力電源として供給する安定化電源回路を内蔵し、該安定化電源回路が、基準電圧を生成する基準電圧発生回路と、分圧抵抗と、電源電圧偏差増幅器と、前記電源電圧偏差増幅器から出力される信号に対応してソース−ドレインに流れる電流を制御する電流制御用ＭＯＳトランジスタと、電流ミラー回路を構成している電源電流制御用パワートランジスタを有するパワーブロックとを有し、前記電源電圧偏差増幅器が、前記基準電圧発生回路で生成された基準電圧、及び、前記出力電源の電圧を前記分圧抵抗を用いて適宜分圧しフィードバックする電圧を入力し、これらの電圧偏差を増幅した電圧を出力するものであって、前記電流制御用ＭＯＳトランジスタが、該出力の電圧がゲートに与えられ、該電圧に対応した電流ＣＴｉがソース−ドレインに前記入力電源から流れるものであって、前記パワーブロックが、該電流制御用ＭＯＳトランジスタのソース−ドレインに直列接続となり該電流ＣＴｉがソース−ドレインに流れるＭＯＳトランジスタと、該電流ＣＴｉと同じ量の電流が流れるように該ＭＯＳトランジスタに対して電流ミラー構成となる、前記入力電源及び前記出力電源の間に、ソース−ドレインが互いに並列接続になる、複数の、前記電源電流制御用パワートランジスタとして用いる出力制御用ＭＯＳトランジスタとを備えるものであって、該パワーブロックが、当該半導体集積回路周辺にある入出力ブロック領域中の、半導体集積回路外部へ信号を出力するための出力トランジスタを複数用いて複数構成され、それぞれ前記入出力ブロック領域中の離れた複数箇所に分散配置されるようにしたことにより、前記課題を解決したものである。
【００１０】
前記半導体集積回路において、前記パワーブロックを構成する前記出力トランジスタの個数を一定とし、該パワーブロックの数を増減することで、該パワーブロックを用いて構成する安定化電源回路が電源供給する内部回路の消費電流に応じて、適切な条件で電源電圧制御が行えるようにしたことにより、本発明を適用して供給する電源の電圧制御を安定して行えるようにしたものである。
【００１２】
更に前記半導体集積回路において、当該半導体集積回路内部のＣＭＯＳ回路の論理状態が定常状態にある際の電源電流を測定するＩＤＤＱテストモードではスリープモード示し、該ＩＤＤＱテストモードではない場合は通常モードを示す、スリープモード信号をゲートに入力し、該スリープモードではソース−ドレインがオン状態となり、該通常モードではソース−ドレインがオフ状態となる電流制御停止用ＭＯＳトランジスタを備え、該電流制御停止用ＭＯＳトランジスタのソース−ドレインの、一方が前記入力電源に接続され、他方が、前記直列接続の接続点に接続され、前記ＩＤＤＱテストモードでは、前記出力制御用ＭＯＳトランジスタをオフ状態とするようにしたことにより、ＩＤＤＱテストにおいてなされるＩＤＤＱ電流の測定をより精度良く行えるようにしたものである。
【００１３】
以下、本発明の作用について簡単に説明する。
【００１４】
近年では電圧の異なる複数の電源が供給される半導体集積回路が多くなっている。又前述のように、高い電源電圧の半導体集積回路に対して信号のインタフェイスを行う低い電源電圧の半導体集積回路では、内部回路が単一の電源電圧であっても、複数の電源電圧を供給する必要が多い。
【００１５】
本発明はこのような点に着目し、外部から供給される１つの電源から、電圧の異なる別の電源を供給する安定化電源回路を半導体集積回路に内蔵するようにしている。従って本発明によれば、電圧の異なる複数の電源を内部回路で必要とする半導体集積回路を用いる際の設計者の便宜を図ったり、コストダウンを図ることができる。
【００１６】
【発明の実施の形態】
以下説明する本発明が適用された半導体集積回路の実施形態は内部回路において、５Ｖの電源電圧ＶＨで動作する回路と、３．３Ｖの電源電圧ＶＬで動作する回路とが混在している。又本実施形態は外部回路に対するインタフェイスは入力も出力も、外部回路が５Ｖのものにも３．３Ｖのものにも対応している。
【００１７】
又本実施形態は内部回路がほとんどＣＭＯＳ回路で構成されており、製造時にはＩＤＤＱテストが行われる。このためＩＤＤＱテストの便宜を図り以下に述べるように本実施形態ではスリープモードを備え、ＩＤＤＱ電流を精度良く測定できるようにされている。
【００１８】
このＩＤＤＱテストはＬＳＩ（large scale integrated circuit）等の半導体集積回路の試験方法であり、ＩＤＤＳテストとも称する。又このＩＤＤＱテストは、テスト対象となる半導体集積回路の入力にＩＤＤＱテストパターンを順次入力しながら、適宜該半導体集積回路の入力や出力又その内部の論理状態を定常状態とし、該定常状態における電源電流（以降ＩＤＤＱ電流と称する）を測定する。
【００１９】
ＣＭＯＳ（complementary metal oxide semiconductor ）の半導体集積回路では、入力や出力や内部回路の論理状態が定常状態では、基本的には電源電流がゼロとなる。又該定常状態で測定される微小な電源電流は、内部のＭＯＳ（metal oxide semiconductor ）トランジスタのオフ状態時のリーク電流の合計となる。ここで、リーク電流が大きなＭＯＳトランジスタは劣化、又は故障してしまっていると判定できる。従って、ＩＤＤＱテストによってＩＤＤＱ電流を測定すれば、テスト対象となる半導体集積回路が備える内部のＭＯＳトランジスタの不良や特性の低下、あるいは潜在的な不良を判定することができる。
【００２０】
半導体集積回路の欠陥には例えば、製造過程で洗浄が不十分であったり異物が付着してしまっていて、動作特性が低下してしまったり、後日不良となってしまうものがある。このような欠陥には、例えば上記のＩＤＤＱテストによって見出せるものがある。
【００２１】
以下、図を用いて本実施形態を詳細に説明する。
【００２２】
図１は本実施形態の要部の回路図であり、本実施形態に搭載される安定化電源回路及びその周辺の回路図である。
【００２３】
本実施形態では外部からは５Ｖの電源電圧ＶＨのみ供給され、内部回路で必要とする３．３Ｖの電源電圧ＶＬは、この図１に示される安定化電源回路にて供給する。電源電圧ＶＬは本発明を適用して、本実施形態に搭載される安定化電源回路によって電圧を安定化しながら供給する。なお、電源電圧ＶＨは本発明の入力電源に、電源電圧ＶＬは該安定化電源回路で生成される本発明の出力電源に相当する。
【００２４】
なお本実施形態では前述のスリープモードを設定するためのスリープモード信号ＳＬＰは内部回路で生成する。該スリープモード信号ＳＬＰはＬ状態であればスリープモードであり、外部から設定される論理状態、又内部の論理状態が定常状態である場合には少なくとも、この図１に示される回路部分をも含め半導体集積回路全体の電源電流がゼロとなる。このスリープモードではこのように電源電流をゼロとすることで、ＩＤＤＱテストに際したＩＤＤＱ電流測定精度を向上させ、ＩＤＤＱテストの便宜を図っている。一方Ｈ状態であれば、このスリープモードではない通常モードとなり、各回路部分は割り当てられた所定の機能を果たし、例えばこの図１の回路部分は安定化電源回路の機能等を果たす。なおコンデンサＣ１及びＣ２は本実施形態の半導体集積回路の外付けとされている。
【００２５】
まず本実施形態の安定化電源回路について構成を説明すると、該安定化電源回路は基準電圧発生回路１０と、電源電圧偏差増幅器１２と、パワーブロックＢ１〜Ｂｍと、本発明の電流制御停止用ＭＯＳトランジスタに対応するＰチャネルＭＯＳトランジスタＴＰＡ１〜ＴＰＡｍと、本発明の電流制御用ＭＯＳトランジスタに対応するＮチャネルＭＯＳトランジスタＴＮＡ１〜ＴＮＡｍと、電圧を分圧する分圧抵抗として用いる抵抗Ｒ１及びＲ２と、コンデンサＣ１及びＣ２とにより構成される。
【００２６】
まず抵抗Ｒ１及びＲ２は、分圧抵抗として用いるものであり、即ち、電源電圧ＶＬを分圧し、電源電圧偏差増幅器１２へフィードバックするための電圧を得るためのものである。又基準電圧発生回路１０は端子Ｖ及びＧから供給される電源電圧ＶＨにより、上記のように分圧されフィードバックされる電圧の目標電圧となる基準電圧を端子Ｕから生成する。具体的には１．２３Ｖの基準電圧を生成している。この生成される電圧は外付けのコンデンサＣ１で電圧安定性が向上されながら、電源電圧偏差増幅器１２の入力端子＋へ入力される。該電源電圧偏差増幅器１２は、差動増幅器であり、入力端子＋の基準電圧と、入力端子−のフィードバックされた電圧との電圧偏差を所定増幅率で増幅した電圧を出力端子Ｕから出力する。なお該出力端子Ｕから出力される信号を、以降信号ＡＵと称する。
【００２７】
スリープモードではない通常動作モードでは、スリープモード信号ＳＬＰはＨ状態であるため、スリープモードあるいは通常動作モードの切換えに用いるＰチャネルＭＯＳトランジスタＴＰＡ１〜ＴＰＡｍはいずれもオフ状態となる。このような通常動作モードの状態では、信号ＣＴ１〜ＣＴｍの電流の大きさは、対応するＮチャネルＭＯＳトランジスタＴＮＡ１〜ＴＮＡｍによって、信号ＡＵの電圧に対応して増大する。又これら信号ＣＴ１〜ＣＴｍは、対応するパワーブロックＢ１〜Ｂｍの入力端子ＣＴへ入力される。
【００２８】
ここでパワーブロックＢ１〜Ｂｍの第ｉ番目のものを例えばパワーブロックＢｉとすれば、該パワーブロックＢｉの内部の回路構成、及び該パワーブロックＢｉに係るＰチャネルＭＯＳトランジスタＴＰＡｉ及びＮチャネルＭＯＳトランジスタＴＮＡｉ、更に電源電圧偏差増幅器１２のこれらの回路構成は図２に示す通りとなる。パワーブロックＢｉ、即ちパワーブロックＢ１〜Ｂｍはいずれも、ＰチャネルＭＯＳトランジスタＴＰＢ、及びＰチャネルＭＯＳトランジスタＴＰＣ１〜ＴＰＣｎによって構成される。本実施形態では具体的にはｎ＝９であり、パワーブロックＢｉはいずれも１０個のＰチャネルＭＯＳトランジスタＴＰＢ、ＴＰＣ１〜ＴＰＣｎを有する。なお、ＰチャネルＭＯＳトランジスタＴＰＢ、ＴＰＣ１〜ＴＰＣｎは、本発明の出力制御用ＭＯＳトランジスタに相当する。
【００２９】
通常動作モードでＰチャネルＭＯＳトランジスタＴＰＡｉがオフ状態であると、前述したように信号ＣＴｉの電流は、信号ＡＵの電圧に対応して流れる。又この信号ＣＴｉの電流はすべて、パワーブロックＢｉのＰチャネルＭＯＳトランジスタＴＰＢのソース−ドレインに流れる。
【００３０】
ここで、パワーブロックＢｉのＰチャネルＭＯＳトランジスタＴＰＢ及びＰチャネルＭＯＳトランジスタＴＰＣ１〜ＴＰＣｎは電流ミラー構成の回路構成となっている。従って、これらＰチャネルＭＯＳトランジスタＴＰＢ及びＰチャネルＭＯＳトランジスタＴＰＣ１〜ＴＰＣｎがすべて同一特性のトランジスタであれば、ＰチャネルＭＯＳトランジスタＴＰＣ１〜ＴＰＣｎのいずれのソース−ドレインにも、ＰチャネルＭＯＳトランジスタＴＰＢのソース−ドレインに流れる電流と同じ量の電流、即ち、信号ＣＴｉの電流と同じ量の電流が流れる。
【００３１】
ここでこのパワーブロックＢｉの内蔵するＰチャネルＭＯＳトランジスタＴＰＣ１〜ＴＰＣｎを含め、図１に示されるようにすべてのパワーブロックＢ１〜Ｂｍが内蔵するＰチャネルＭＯＳトランジスタＴＰＣ１〜ＴＰＣｎは、ソース−ドレインがすべて並列接続されている。即ちこれら合計（ｎ×ｍ）個のＰチャネルＭＯＳトランジスタＴＰＣ１〜ＴＰＣｎは、ソース−ドレインが相互に並列接続されている。
【００３２】
従って電源電圧ＶＬの電圧は、これら（ｎ×ｍ）個のトランジスタのソース−ドレイン電流の合計電流の増減によって制御される。又この電源電圧ＶＬは半導体集積回路内部の各部へ供給されると共に、電圧を一定に保つ安定化電源の制御を行うために、図１に示されるように抵抗Ｒ１及びＲ２によって分圧され、電源電圧偏差増幅器１２の入力端子−へフィードバックされる。なお図１に示されるように電源電圧ＶＬには外付けのコンデンサＣ２が取り付けられ、電圧の安定性向上が図られている。
【００３３】
ここで以上に説明した通常動作モードにおける、電源電圧ＶＬの電圧安定化制御の動作について要約すると、電源電圧ＶＬの電圧の目標電圧（本実施形態では例えば３．３Ｖ）に対する偏差は、電源電圧偏差増幅器１２の出力する信号ＡＵの電圧の大小として検出される。又該信号ＡＵの電圧の大小は、ＮチャネルＭＯＳトランジスタＴＮＡ１〜ＴＮＡｍによって、これらＮチャネルＭＯＳトランジスタＴＮＡ１〜ＴＮＡｍに対応する信号ＣＴ１〜ＣＴｍの信号電流の大小に変換される。又合計ｍ個のパワーブロックＢ１〜Ｂｍが内蔵する電源電流制御用パワートランジスタとして用いられる、合計（ｎ×ｍ）個のＰチャネルＭＯＳトランジスタＴＰＣ１〜ＴＰＣｎのソース−ドレインに流れる電流は、信号ＣＴ１〜ＣＴｍの信号電流の大小によって電流制御される。このように本実施形態では電源電流制御用パワートランジスタは、該電源電流制御用パワートランジスタから分離配置された電源電圧偏差増幅器１２側からの信号ＣＴ１〜ＣＴｍの信号電流の大小によって電流制御される。
【００３４】
このように電流制御しているため、例えば電圧制御するようにした場合に比べ、ノイズによる悪影響を低減しながら分離配置された電源電流制御用パワートランジスタを適切に制御することができる。比較して半導体集積回路の各部に分散配置されるパワーブロックＢ１〜Ｂｍの電源電流制御用パワートランジスタに対して、電源電圧ＶＬの目標電圧に対する偏差に比例する電圧を分配して、これら電源電流制御用パワートランジスタを電圧制御するようにした場合、分配する信号がノイズの影響を受けやすくなってしまうだけでなく、配線抵抗によって分配された信号電圧が低下してしまったり、パワーブロックＢ１〜Ｂｍ間で分配された電圧に格差が生じてしまって、電源電圧ＶＬの電圧安定化制御を適切に行えなくなってしまう。
【００３５】
なお前記半導体集積回路において、前記パワーブロックを構成する前記出力用トランジスタの個数を一定とし、該パワーブロックの数を増減することで、該パワーブロックを用いて構成する安定化電源回路が電源供給する内部回路の消費電流に応じて、適切な条件で電源電圧制御が行えるようにしてもよい。即ち、内部回路の電源電圧ＶＬの消費電力に合わせて、電源電流制御用パワートランジスタの数を選択できるようにする。又パワーブロックの数を単に増減するだけで、該選択を容易にできるようにする。これにより、電源電圧ＶＬの電圧制御を安定して行うことができる。
【００３６】
なお図３は半導体集積回路の周辺部に配置されるパワーブロックＢｉ及びその付近のレイアウト図である。
【００３７】
この図３において上方に符号３で示されるように、チップ周辺端がある。又下方側にチップ中央部があり、内部回路が構成されている。符号５、５Ａ，５Ｂはいずれも入出力回路ブロックであり、特に、符号５Ａは入力バッファＢＩが作り込まれ、符号５Ｂは出力バッファＢＯが作り込まれ、符号５は本実施形態の特徴のパワーブロックが作り込まれて、パワーブロックＢｉとしてパワーブロックＢ１〜Ｂｍが図示される。このようにパワーブロックＢｉを構成する個々のＰチャネルＭＯＳトランジスタＴＰＢ及びＰチャネルＭＯＳトランジスタＴＰＣ１〜ＴＰＣｎはいずれも、内部回路で得た信号を半導体集積回路外部に出力する回路を構成するために本来用いられる、入出力回路ブロックの出力トランジスタが用いられている。この出力トランジスタは半導体集積回路外部に対して信号を出力する関係上、トランジスタサイズが大きく、出力駆動能力が大きく、例えば１つ当たり１ｍＡの出力駆動能力がある。
【００３８】
又本実施形態では９０〜１００ミクロン間隔で配置されているパッドＰＡは、半導体集積回路外部へ接続するためのワイヤボンディングに用いられる。本実施形態では６０ミクロン間隔で配置されている前述の入出力回路ブロックのパッド引き出し配線部ＰＢとパッドＰＡとは、入出力回路ブロックを本来の信号入出力用に用いる場合カスタム化された配線で接続する。
【００３９】
上述のようにパッドＰＡに対して入出力回路ブロックは狭い間隔で配置されている。従ってパッドＰＡの数に比べ、入出力回路ブロックの数は多くなっており、半導体集積回路外部に対する信号の出力には用いないものも多い。例えば３００ピン対応の集積回路チップで、実際は出力回路ブロックや入力回路ブロックを２００ピン分しか使わない場合もある。従って本実施形態では、このような未使用のものを電源電流制御用パワートランジスタに用いているため、集積回路面積を有効に活用することができ、半導体集積回路の集積度向上を図ることができている。
【００４０】
図４は本実施形態の集積回路チップ２０におけるパワーブロックＢ１〜Ｂｍ、及び制御回路部３０の配置を示すレイアウト図である。
【００４１】
この図４においてパワーブロックＢ１〜Ｂｍは、作図の便宜上合計４個（即ちｍ＝４）とされ、符号３２Ａ〜３２Ｄで示される。本実施形態では実際は合計２０個（ｍ＝２０）程度用いる。又制御回路部３０は、図１に示した回路において、パワーブロックＢ１〜Ｂｍを除き、又外付けとなるコンデンサＣ１及びＣ２を除いたすべての回路が含まれる。符号２２Ａ〜２２Ｄは、集積回路チップ２０周辺に配置される入出力回路ブロック部であり、図３に示した入出力回路ブロックが多数作り込まれている。
【００４２】
本実施形態ではこの図４に示すように、発熱源となる電源電流制御用パワートランジスタを内蔵するパワーブロックＢ１〜Ｂｍを、符号３２Ａ〜３２Ｄに示すように集積回路チップ２０の周辺複数箇所に分散配置し、入出力回路ブロック部２２Ａ〜２２Ｄに配置している。従って本実施形態では、半導体集積回路に内蔵する安定化電源回路の電源電流制御用パワートランジスタの発熱が一箇所に集中してしまったり、該発熱によって制御回路部３０を含め内部回路が悪影響を受けてしまうことがない。又集積回路チップ２０の周辺に配置されたパワーブロック３２Ａ〜３２Ｄからの発熱は、一般に半導体集積回路平面上で周辺に配置されるパッケージのピンに接近しており、これらパワーブロック３２Ａ〜３２Ｄからの発熱はこのようなピンによって半導体集積回路外部に効果的に発散される。
【００４３】
又制御回路部３０と分離され、集積回路チップ２０上で分散配置されるパワーブロック３２Ａ〜３２Ｄが内蔵する電源電流制御用パワートランジスタとして用いるトランジスタは、該パワートランジスタから分離配置された制御回路部３０側からの信号電流の大小によって電流制御される。このため前述したように、制御回路部３０から距離が離れていたり、又制御回路部３０に対する距離が相互に異なっていたとしても、パワーブロック３２Ａ〜３２Ｄは制御回路部３０によって適切に制御される。又パワーブロック３２Ａ〜３２Ｄ、即ちパワーブロックＢ１〜Ｂｍのトランジスタ性能差によって、特定トランジスタへ電流が集中してしまうことを防止することができる。なお図３において、ＰチャネルＭＯＳトランジスタＴＰＢ、及びＰチャネルＭＯＳトランジスタＴＰＣ１〜ＴＰＣｎは可能であれば、パッドＰＡやパッド引き出し配線部ＰＢの領域等の、未使用のディジタルピン部を転用してもよい。
【００４４】
次に本実施形態におけるスリープモードについて説明すると、このスリープモードではスリープモード信号ＳＬＰがＬ状態となる。すると基準電圧発生回路１０及び電源電圧偏差増幅器１２のそれぞれの入力端子ＳにはＬ状態が入力され、これら基準電圧発生回路１０及び電源電圧偏差増幅器１２は本来の動作を停止し、電源電流がゼロとなる。又電源電圧偏差増幅器１２は入力端子ＳにＬ状態のスリープモード信号ＳＬＰが入力されると、その出力端子ＵはＬ状態となり、信号ＡＵはグランドＧＮＤ（即ち０Ｖ）となり、ＮチャネルＭＯＳトランジスタＴＮＡ１〜ＴＮＡｍはすべてオフ状態となる。
【００４５】
同時にＰチャネルＭＯＳトランジスタＴＰＡ１〜ＴＰＡｍのいずれのゲートにもＬ状態のスリープモード信号ＳＬＰが入力され、これらＰチャネルＭＯＳトランジスタＴＰＡ１〜ＴＰＡｍはすべてオン状態となる。すると信号ＡＵの電圧にかかわらず、信号ＣＴ１〜ＣＴｍはすべて電源電圧ＶＨの電圧となる。又これによってパワーブロックＢ１〜ＢｍのすべてのＰチャネルＭＯＳトランジスタＴＰＢ及びＰチャネルＭＯＳトランジスタＴＰＣ１〜ＴＰＣｎのゲートには電源電圧ＶＨの電圧が入力され、これらＰチャネルＭＯＳトランジスタＴＰＢ及びＰチャネルＭＯＳトランジスタＴＰＣ１〜ＴＰＣｎはすべてオフ状態となる。
【００４６】
従ってスリープモードでスリープモード信号ＳＬＰがＬ状態となると、パワーブロックＢ１〜Ｂｍのすべてのトランジスタに流れる電流はゼロとなり、電源電圧ＶＬの電源電流も遮断され、信号ＣＴ１〜ＣＴｍの電流もすべてゼロになる。従って以上説明したようにスリープモードでは、この図１に示されるすべての回路、又電源電圧ＶＬによって動作する回路はすべて、電源電流がゼロとなり、ＩＤＤＱテストでＩＤＤＱ電流を精度良く測定することができ、該ＩＤＤＱテストの便宜を図ることができる。
【００４７】
ここで本実施形態では、電源電圧ＶＨが例えば５Ｖとされ、電源電圧ＶＬが例えば３．３Ｖとされる。すると図１の安定化電源回路における電源電圧ＶＨから電源電圧ＶＬへの電圧降下は（５−３．３＝１．７Ｖ）である。従って電源電圧ＶＨから電源電圧ＶＬを供給するため必要となる電力のほぼ３０％が、パワーブロックＢ１〜ＢｍのＰチャネルＭＯＳトランジスタＴＰＢ及びＴＰＣ１〜ＴＰＣｎでの発熱となる。このように電源電圧ＶＬの電源供給に際しては発熱が多いが、本実施形態ではこのような発熱によって、半導体集積回路の内部回路や制御回路部３０の動作に悪影響を及ぼすことが防止されている。
【００４８】
以上説明した通り、本実施形態によれば本発明を適用し、半導体集積回路内部において、電源電圧ＶＨから電源電圧ＶＬを供給するための安定化電源回路を構成することができる。従って電圧の異なる複数の電源を内部回路で必要とする半導体集積回路を用いる際の設計者の便宜を図ったり、コストダウンを図ることができる。又このように半導体集積回路で安定化電源回路を内蔵しても、前述のように電源電流制御用パワートランジスタとして用いるトランジスタの配置に工夫がなされているため発熱の悪影響が防止されている。又該トランジスタは前述のように電流制御されるため、適切な制御を行うことができる。
【００４９】
【発明の効果】
電圧の異なる複数の電源を内部回路で必要とする半導体集積回路を用いる際の設計者の便宜を図ったり、コストダウンを図ることができる。更には、半導体集積回路に内蔵する安定化電源回路に用いる電源電流制御用パワートランジスタの発熱が一箇所に集中してしまうことがなく、又、該発熱をパッケージのピンによって外部に効果的に発散することができる。
【図面の簡単な説明】
【図１】本発明が適用された半導体集積回路の実施形態に内蔵される安定化電源回路及びその周辺の回路図
【図２】前記安定化電源回路のパワーブロック及びその周辺の回路図
【図３】前記パワーブロック及びこれに係るパッドのレイアウト図
【図４】前記実施形態の半導体集積回路チップの概略レイアウト図
【符号の説明】
１０…基準電圧発生回路
１２…電源電圧偏差増幅器
Ｂ１〜Ｂｉ〜Ｂｍ…パワーブロック
ＴＰＡ１〜ＴＰＡｉ〜ＴＰＡｍ、ＴＰＢ、ＴＰＣ１〜ＴＰＣｎ…ＰチャネルＭＯＳトランジスタ
ＴＮＡ１〜ＴＮＡｉ〜ＴＮＡｍ…ＮチャネルＭＯＳトランジスタ
Ｒ１、Ｒ２…抵抗
Ｃ１、Ｃ２…コンデンサ
ＶＨ、ＶＬ…電源電圧
ＳＬＰ…スリープモード信号
【図１】
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【図２】
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【図３】
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【図４】
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