(57)【特許請求の範囲】
【請求項１】
フォトダイオードと、このフォトダイオードで発生した光電荷を蓄積する蓄積部と、該蓄積部をリセットするリセット部と、前記蓄積部の電位を強制的に所定の参照電位にする参照電位生成部と、前記蓄積部の蓄積電荷による信号を増幅する増幅部とを備えた増幅型画素を有する２次元固体撮像素子を用いた画像入力装置において、
前記蓄積部に光電荷を蓄積した後の画素出力信号（Ａ）を記憶する第１記憶部と、
前記蓄積部をリセットした直後の暗信号（Ｂ）を記憶する第２記憶部と、
前記蓄積部の電位を強制的に所定の参照電位にした後の画素出力信号（Ｃ）を記憶する第３記憶部と、
前記各記憶部に記憶された信号を用いて（Ａ−Ｂ）／（Ｃ−Ｂ）を演算する演算部と、を備えていることを特徴とする画像入力装置。
【請求項２】
前記参照電位生成部は、前記蓄積部に容量結合された配線を備え、該配線を介して電荷注入を行うように構成されていることを特徴とする請求項１に係る画像入力装置。
【請求項３】
前記参照電位生成部は、前記蓄積部を初期化するスイッチ部に接続された可変バイアス電源を備え、該可変バイアス電源の電圧を変化させて前記蓄積部の電位を強制的に所定の参照電位にするように構成されていることを特徴とする請求項１に係る画像入力装置。
【請求項４】
前記参照電位生成部は、電荷転送素子を備え、該電荷転送素子を介して画素の前記蓄積部へ電荷注入を行うように構成されていることを特徴とする請求項１に係る画像入力装置。
【請求項５】
前記第３記憶部は、それぞれ前記２次元固体撮像素子の各画素列毎に設けたメモリセルを備え、水平ブランキング期間中に１行分の前記参照電位生成部による各画素の画素出力信号（Ｃ）を同時に並列に記憶するように構成されていることを特徴とする請求項１〜４のいずれか１項に係る画像入力装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、画像入力装置に関し、特に明時固定パターンノイズ（fixed pattern noise ：以下ＦＰＮと略称する）を抑圧した増幅型固体撮像素子を用いた画像入力装置に関する。
【０００２】
【従来の技術】
従来より、画像入力装置には、ＣＣＤイメージセンサ等の固体撮像装置が広く利用されている。ＣＣＤイメージセンサにおいては、フォトダイオードで光電変換された電荷信号を、ＣＣＤシフトレジスタにより順次転送し、最終的にはチップ上に設けられた１つ又は複数の電荷検出アンプにより、低インピーダンスの映像信号として出力する構成が一般的に用いられている。ＣＣＤシフトレジスタの電荷伝送効率が高いＣＣＤイメージセンサでは、フォトダイオードの開口率ばらつきや暗電流ばらつきを除くと、プロセス時に生じるＣＣＤ部のパターニングばらつきに起因する映像信号のＦＰＮは存在しないため、低ＦＰＮの画像を得ることができる。
【０００３】
しかしながら通常のＣＣＤイメージセンサでは、電荷検出アンプで読み出した信号電荷をリセットしてしまうので、一度読み出した信号は破壊されてしまう。したがって、光情報を蓄積している途中で映像をモニターすることによって蓄積状態を確認したり、複数回の読み出しを行うといったことができない。またＣＣＤイメージセンサでは、その構成上、画素へのランダムアクセスや、画像情報の一部のみを取り出すといった、特殊な機能を付加することが困難である。更にＣＣＤの問題としては、ＣＣＤイメージセンサでは全てのＣＣＤの転送ゲートをパルス駆動しなければならないので、多画素化したり高速動作をしようとすると、ゲート容量部で消費される電力が大きくなるということがある。
【０００４】
それらの問題を解決するイメージセンサとして、例えばＣＭＤ，ＳＩＴ，ＡＭＩ等を用いたＸＹアドレス型の増幅型イメージセンサが知られている。これらのイメージセンサは、いずれも光電変換機能と信号増幅機能を各画素毎に有するものであり、更には信号電荷はリセットされない限り保存されているので、信号電荷の非破壊読み出しが可能である。
【０００５】
上記構成の増幅型固体撮像装置は、ＣＣＤイメージセンサによっては得られない種々の動作を行わせることができるものであるが、各画素毎に信号の増幅機能があるために、プロセス時に生じるばらつきによる各画素の特性ばらつきが、ＦＰＮとして映像信号に混入し、画質を低下させるという問題がある。したがって、上記構成の増幅型固体撮像素子を用いた画像入力装置としては、何らかの方法によりＦＰＮをキャンセルする方式がとられている。
【０００６】
従来、ＦＰＮをキャンセルする方式としては、例えば、特開昭６３−８６４７１号公報には、光電変換素子の読み出し信号を蓄積する第１蓄積手段と、当該光電変換素子をリセットした後の残存信号を蓄積する第２蓄積手段と、第１及び第２蓄積手段に蓄積された読み出し信号と残存信号との差分処理を行う差分処理手段を設け、読み出し信号から残存信号を差し引くことによりＦＰＮを除去するようにしたものについて開示がなされている。また、特開平６−７８２１８号公報には、非破壊読み出し可能な光電変換素子を画素として用いた画素アレイの各画素から蓄積時間の異なる複数のビデオ信号を出力させる手段と、蓄積時間の異なる複数のビデオ信号の差信号を出力させる手段とを設けて、ＦＰＮを記憶させるためのフレームメモリ等の記憶手段を必要とせずに、ＦＰＮのキャンセルを行うことができるようにしたものについて開示がなされている。
【０００７】
【発明が解決しようとする課題】
ところで、増幅型固体撮像素子における各画素の特性ばらつきによるＦＰＮは、大きく分けてオフセットすなわち暗時出力ばらつき成分と、出力ゲインすなわち感度ばらつきの成分とに分けられる。上記各公報開示のＦＰＮ除去方式によれば、オフセット性のＦＰＮの除去は可能であるが、画素毎の感度ばらつきによるＦＰＮの除去ができず、したがって均一な光が入力されたときに、その出力にばらつきが生じるという問題点がある。
【０００８】
本発明は、従来の固体撮像素子のＦＰＮ除去方式における上記問題点を解消するためになされたもので、画素の感度ばらつきにより生じるＦＰＮを除去できるようにした画像入力装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記問題点を解決するため、本発明は、フォトダイオードと、このフォトダイオードで発生した光電荷を蓄積する蓄積部と、該蓄積部をリセットするリセット部と、前記蓄積部の電位を強制的に所定の参照電位にする参照電位生成部と、前記蓄積部の蓄積電荷による信号を増幅する増幅部とを備えた増幅型画素を有する２次元固体撮像素子を用いた画像入力装置において、前記蓄積部に光電荷を蓄積した後の画素出力信号（Ａ）を記憶する第１記憶部と、前記蓄積部をリセットした直後の暗信号（Ｂ）を記憶する第２記憶部と、前記蓄積部の電位を強制的に所定の参照電位にした後の画素出力信号（Ｃ）を記憶する第３記憶部と、前記各記憶部に記憶された信号を用いて（Ａ−Ｂ）／（Ｃ−Ｂ）を演算する演算部とを備えていることを特徴とするものである。
【００１０】
このように２次元固体撮像素子の各画素に蓄積部の電位を強制的に所定の参照電位にする参照電位生成部を設け、光電荷蓄積後の画素出力信号（Ａ）と、蓄積部をリセットした直後の暗信号（Ｂ）と、蓄積部を強制的に所定の参照電位にした後の画素出力信号（Ｃ）に基づいて、（Ａ−Ｂ）／（Ｃ−Ｂ）を演算して規格化しビデオ信号を出力するようにしているので、オフセットと感度の両方のばらつきによるＦＰＮが抑圧され、明時のＳ／Ｎを向上させた画像入力装置を実現することができる。
【００１１】
【発明の実施の形態】
次に、実施の形態について説明する。図１は、本発明に係る画像入力装置の各実施の形態に共通の基本構成を示すブロック構成図である。図１において、１は電荷蓄積領域の電位を強制的に変化させることが可能な増幅型画素で、図１においては単一の画素のみを示しているが、実際には２次元状に配列され画素アレイを構成している。そして、水平方向に配列された行方向の各画素には共通に行選択線２，行リセット線３，画素電位変調線４がそれぞれ接続されており、垂直方向に配列されている各画素には共通に垂直信号線５が接続されている。また、行選択線２，行リセット線３，画素電位変調線４は垂直走査回路６に接続されていて、行選択線２には行選択信号φＲＤi ，行リセット線３にはリセット信号φＲＳi ，画素電位変調線４には画素電位変調信号φＭＯＤi が出力されるようになっている。
【００１２】
７，８，９は各画素列毎に設けられ、垂直信号線５にそれぞれ接続された第１，第２及び第３ラインメモリで、第１ラインメモリ７にはサンプルホールド信号ＳＨ−１により光電荷蓄積後の画素出力信号が記憶され、第２ラインメモリ８にはサンプルホールド信号ＳＨ−２により画素をリセットした直後の画素出力信号すなわち暗信号が記憶され、第３ラインメモリ９にはサンプルホールド信号ＳＨ−３により画素電位変調信号印加時の画素出力が記憶されるようになっている。10は第１，第２及び第３ラインメモリ７，８，９に記憶されている画素出力信号、暗時オフセット信号、画素電位変調後の信号を、水平走査パルスにより同時に読み出す水平走査回路であり、11は規格化回路で、第１ラインメモリ７から読み出した画素出力信号Ａと、第２ラインメモリ８から読み出した暗時オフセット信号Ｂと、第３ラインメモリ９から読み出した画素電位変調後の信号Ｃとを入力し、（Ａ−Ｂ）／（Ｃ−Ｂ）の演算を行って規格し、画素オフセットばらつき及び感度ばらつきによるＦＰＮを除去したビデオ信号を出力させるものである。ここで（Ａ−Ｂ）は蓄積後の画素出力からオフセット信号を除去したものすなわち画素毎の光電変換信号成分であり、（Ｃ−Ｂ）は画素の蓄積電位を強制的に変調したときの画素出力とオフセット出力との差すなわち画素毎の感度係数に対応する。したがって（Ａ−Ｂ）の値を（Ｃ−Ｂ）の値で規格化することにより、オフセットと感度との両方のばらつきを補正することが可能となる。
【００１３】
次に、具体的な第１の実施の形態を、画素部の構成を示す図２に基づいて説明する。この実施の形態は、画素電位変調手段として容量変調方式を用いたもので、図２において、21は蓄積型のフォトダイオード、22は該フォトダイオード21に蓄積された光信号を増幅するＭＯＳトランジスタ、23は増幅用トランジスタ22と垂直信号線５との間に配置され、ゲートを行選択信号線２に接続した選択用ＭＯＳトランジスタ、24はフォトダイオード21と電源間に配置され、ゲートを行リセット線３に接続したリセット用ＭＯＳトランジスタ、25は画素電位変調線４とフォトダイオード21と間に接続されたキャパシタで、画素電位変調線４に印加された画素電位変調信号φＭＯＤi をキャパシタ25を介してフォトダイオード21の電荷蓄積領域に印加するようになっている。
【００１４】
次に、このように構成されている第１の実施の形態の動作を図３に示すタイミングチャートを参照しながら説明する。水平ブランキング期間において、時刻ｔ1 で、行選択信号φＲＤi により選択用ＭＯＳトランジスタ23をＯＮにして画素信号の読み出しを行い、該画素信号をサンプルホールドパルスＳＨ−１により第１ラインメモリ７に取り込む。次に時刻ｔ2 において、行選択信号φＲＤi により選択用ＭＯＳトランジスタ23をＯＮにしたまま、リセット信号φＲＳi によりリセット用ＭＯＳトランジスタ24をＯＮにして、リセット状態の画素信号すなわち暗信号を読み出し、サンプルホールドパルスＳＨ−２により第２ラインメモリ８に取り込む。
【００１５】
従来のＦＰＮ除去手法では、この時点で得られた２つの信号の差分を出力させることにより、オフセット成分を除去させた信号を得るようにしていたが、本発明においては、更に時刻ｔ3 において、選択用ＭＯＳトランジスタ23をＯＮにしたまま、画素電位変調信号φＭＯＤi をキャパシタ25を介してフォトダイオード21に印加して、フォトダイオード21の蓄積電荷領域の電位を強制的に変化させ、それにより変調された画素出力をサンプルホールドパルスＳＨ−３により第３ラインメモリ９に取り込む。
【００１６】
次いで、水平走査期間の時刻ｔ4 において、前述のように各ラインメモリ７，８，９より各ラインメモリに蓄積されている信号を読み出して、規格化回路11で演算処理を行うことにより、画素の感度ばらつきを含むＦＰＮの除去された出力信号が得られる。
【００１７】
次に、第２の実施の形態を図４に示した画素部の構成に基づいて説明する。この実施の形態は、画素電位変調手段として電圧制御方式を用いるもので、図４に示すようにリセット用ＭＯＳトランジスタ24の一端を画素電位変調線４に接続し、画素電位変調線４は両端に電圧Ｖ1 ，Ｖ2 を印加した切換スイッチを構成する直列接続の２つのＭＯＳトランジスタ31，32の中間接続点に接続する。そして、２つのＭＯＳトランジスタ31，32のゲートには、画素電位変調信号φＭＯＤi とその反転信号をそれぞれに印加し、画素電位変調線４及びリセット用ＭＯＳトランジスタ24を介して、画素の電荷蓄積領域に、Ｖ1 とＶ2 に切り換えてバイアス電圧を印加するように構成されている。
【００１８】
次に、このように構成されている第２の実施の形態の動作を図５に示すタイミングチャートを参照しながら説明する。水平ブランキング期間において、時刻ｔ11で、行選択信号φＲＤi により選択用ＭＯＳトランジスタ23をＯＮにしてフォトダイオード21の画素信号の読み出しを行い、該画素信号をサンプルホールドパルスＳＨ−１により第１ラインメモリ７に取り込む。次に、時刻ｔ12において、行選択信号φＲＤi により選択用ＭＯＳトランジスタ23をＯＮにしたまま、リセット信号φＲＳi によりリセット用ＭＯＳトランジスタ24をＯＮにして、フォトダイオード21のリセット状態の画素信号すなわち暗信号を読み出し、サンプルホールドパルスＳＨ−２により第２ラインメモリ８に取り込む。なお、この際画素電位変調信号φＭＯＤi はＬレベルで電圧Ｖ1 が画素電位変調線４に印加されている。次に、時刻ｔ13において、選択用ＭＯＳトランジスタ23及びリセット用ＭＯＳトランジスタ24をＯＮにしたまま、画素電位変調信号φＭＯＤi をＨレベルにして画素電位変調線４に電圧Ｖ2 を印加し、この電圧Ｖ2 をリセット用ＭＯＳトランジスタ24を介してフォトダイオード21に印加し、フォトダイオード21の電荷蓄積領域の電位を強制的に変化させ、それにより変調された画素出力をサンプルホールドパルスＳＨ−３により第３ラインメモリ９に取り込む。
【００１９】
次いで、水平走査期間の時刻ｔ14において、前述のように各ラインメモリ７，８，９より各ラインメモリに蓄積されている信号を読み出して、規格化回路11で演算処理を行うことにより、画素の感度ばらつきを含むＦＰＮの除去された出力信号が得られる。
【００２０】
第１の実施の形態においては、画素電位変調線をフォトダイオードに接続しているキャパシタが、各画素毎にばらつきがある場合には、そのばらつきによるＦＰＮは残ってしまうが、この第２の実施の形態では、かかるキャパシタを用いていないので、キャパシタのばらつきによる影響は解消される。
【００２１】
次に、第３の実施の形態を図６に示した画素部の構成に基づいて説明する。この実施の形態は、画素電位変調手段として電荷注入方式を用いるものである。すなわち、図６に示すように、直列接続した２つの転送用ＭＯＳトランジスタ41，42を備え、一端は電源に他端はフォトダイオードに接続されており、２つの転送用ＭＯＳトランジスタ41，42の中間接続点には電荷転送用キャパシタ43が接続されている。そして、第１及び第２の画素電位変調線４−１，４−２を備え、第１の画素電位変調線４−１は第１の転送用ＭＯＳトランジスタ41のゲートに、第２の画素電位変調線４−２は第２の転送用ＭＯＳトランジスタ42のゲートに接続されていて、各転送用ＭＯＳトランジスタ41，42に第１及び第２の画素電位変調信号φＭＯＤ１-i，φＭＯＤ２-iが、それぞれ印加されるように構成されている。
【００２２】
次に、このように構成されている第３の実施の形態の動作について説明する。水平ブランキング期間において時刻ｔ21で、行選択信号φＲＤi により選択用ＭＯＳトランジスタ23をＯＮにしてフォトダイオード21の画素信号の読み出しを行い、該画素信号をサンプルホールドパルスＳＨ−１により第１ラインメモリ７に取り込む。次に、時刻ｔ22において、行選択信号φＲＤi により選択用ＭＯＳトランジスタ23をＯＮにしたまま、リセット信号φＲＳi によりリセット用ＭＯＳトランジスタ24をＯＮにして、フォトダイオード21のリセット状態の画素信号すなわち暗信号を読み出し、サンプルホールドパルスＳＨ−２により第２ラインメモリ８に取り込む。
【００２３】
次いで、時刻ｔ23において選択用ＭＯＳトランジスタ23をＯＮにしたまま、第１の画素電位変調信号φＭＯＤ１-iを第１の画素電位変調線４−１を介して第１の転送用ＭＯＳトランジスタ41へ印加し、該転送用ＭＯＳトランジスタ41をＯＮにして電荷転送用キャパシタ43へ電荷を注入して蓄積し、次いで、時刻ｔ24において選択用ＭＯＳトランジスタ23をＯＮにしたまま、第２の画素電位変調信号φＭＯＤ２-iを第２の画素電位変調線４−２を介して第２の転送用ＭＯＳトランジスタ42へ印加し、該転送用ＭＯＳトランジスタ42をＯＮにして電荷転送用キャパシタ43に蓄積されている電荷をフォトダイオード21の電荷蓄積領域へ転送して注入し、フォトダイオードの蓄積電位を強制的に変化させる。次いで、時刻ｔ25において、選択用ＭＯＳトランジスタ23をＯＮにしたまま、該電荷の注入により変調された画素出力をサンプルホールドパルスＳＨ−３により第３ラインメモリ９に取り込む。次いで時刻ｔ26において、選択用ＭＯＳトランジスタ23をＯＦＦにすると共に、リセット信号φＲＳi によりリセット用ＭＯＳトランジスタ24を再びＯＮにして、注入された余分な画素信号を除去するため再びフォトダイオード21のリセットを行う。
【００２４】
次いで、水平走査期間の時刻ｔ27において、前記各実施の形態と同様に、各ラインメモリ７，８，９より蓄積信号を読み出して、規格化回路で演算処理を行うことにより、画素の感度ばらつきを含むＦＰＮを除去された出力信号が得られる。
【００２５】
【発明の効果】
以上実施の形態に基づいて説明したように、本発明によれば、２次元固体撮像素子の各画素に蓄積部の電位を強制的に所定の参照電位にする参照電位生成部を設け、光電荷蓄積後の画素出力信号（Ａ）と、蓄積部をリセットした直後の暗信号（Ｂ）と、蓄積部を強制的に所定の参照電位にした後の画素出力信号（Ｃ）に基づいて、（Ａ−Ｂ）／（Ｃ−Ｂ）を演算して規格化しビデオ信号を出力するようにしているので、オフセットと感度ばらつきによるＦＰＮが低減され、明時のＳ／Ｎを向上させた増幅型固体撮像素子を用いた画像入力装置を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る画像入力装置の各実施の形態に共通の基本構成を示すブロック構成図である。
【図２】本発明の第１の実施の形態の画素部の構成を示す回路構成図である。
【図３】図２に示した第１の実施の形態の動作を説明するためのタイミングチャートである。
【図４】本発明の第２の実施の形態の画素部の構成を示す回路構成図である。
【図５】図４に示した第２の実施の形態の動作を説明するためのタイミングチャートである。
【図６】本発明の第３の実施の形態の画素部の構成を示す回路構成図である。
【図７】図６に示した第３の実施の形態の動作を説明するためのタイミングチャートである。
【符号の説明】
１  画素
２  行選択線
３  行リセット線
４  画素電位変調線
４−１  第１の画素電位変調線
４−２  第２の画素電位変調線
５  垂直信号線
６  垂直走査回路
７  第１ラインメモリ
８  第２ラインメモリ
９  第３ラインメモリ
10  水平走査回路
11  規格化回路
21  フォトダイオード
22  増幅用トランジスタ
23  選択用ＭＯＳトランジスタ
24  リセット用ＭＯＳトランジスタ
25  キャパシタ
31，32  ＭＯＳトランジスタ
41  第１の転送用ＭＯＳトランジスタ
42  第１の転送用ＭＯＳトランジスタ
43  電荷転送用キャパシタ
【図１】
0004129080.tif 000002
【図２】
0004129080.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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