(57)【特許請求の範囲】
【請求項１】
ネットワークからネットワーククロックを受信するため構成されるネットワークインタフェースを初期化するための装置であって、前記装置は、
パワーオン条件の検出に応答して前記ネットワークインタフェースに対しリセット信号を生成するため構成されるリセット検出回路を含み、前記リセット検出回路は、ネットワーククロック検出信号を受信するまで前記リセット信号を出力し、前記装置はさらに、
前記ネットワーククロックの検出から予め定められた間隔後に前記ネットワーククロック検出信号を生成するため構成されるネットワーククロック検出回路を含み、
前記ネットワークインタフェースは、前記リセット信号および前記ネットワーククロックに応答して、不揮発性メモリから初期化情報をロードするため構成される、ネットワークインタフェースを初期化するための装置。
【請求項２】
前記ネットワーククロック検出回路は、前記ネットワーククロックに応答して前記リセット信号をストアするため構成される少なくとも１つの遅延フリップフロップを含み、前記遅延フリップフロップは、前記リセット信号のストアに際して前記ネットワーククロック検出信号を出力する、請求項１に記載のネットワークインタフェースを初期化するための装置。
【請求項３】
前記ネットワーククロック検出回路は、前記ネットワーククロックに応答して前記リセット信号を連続してストアするため構成される複数の前記遅延フリップフロップを含み、選択された１つの前記遅延フリップフロップは、前記リセット信号の対応する連続したストアに際して、対応する前記ネットワーククロック検出信号を前記リセット検出回路へ出力する、請求項２に記載のネットワークインタフェースを初期化するための装置。
【請求項４】
ネットワークからのネットワーククロックを受信するため構成されるネットワークインタフェースを初期化するための装置であって、前記装置は、
前記ネットワークの電力条件に依存せず非依存性クロック信号を出力するクロック源と、
前記非依存性クロック信号と前記ネットワーククロックとの１つを前記ネットワークインタフェースに選択的に供給するために構成されるクロックバイパス回路とを含み、前記クロックバイパス回路は、パワーオンリセット信号に応答して予め定められた間隔にわたって前記非依存性クロック信号を供給し、前記ネットワークインタフェースは、前記パワーオンリセット信号および前記供給されたクロック信号に応答して初期化情報をロードするため構成される、ネットワークインタフェースを初期化するための装置。
【請求項５】
前記クロックバイパス回路は、
前記予め定められた間隔にわたって、前記パワーオンリセット信号をアサートされたレベルに保持するためのリセット保持回路と、
前記予め定められた間隔にわたって前記アサートされたレベルの前記パワーオンリセット信号に応答して前記ネットワークインタフェースに前記非依存性クロック信号を供給するためのセレクタとを含む、請求項４に記載のネットワークインタフェースを初期化するための装置。
【請求項６】
前記リセット保持回路は、
前記パワーオンリセット信号の検出に応答して前記パワーオンリセット信号をストアするため構成される非同期フリップフロップと、
前記非依存性クロック信号に応答して前記非同期フリップフロップからの前記ストアされたパワーオンリセット信号を連続してストアするための複数の遅延フリップフロップとを含み、選択された１つの前記遅延フリップフロップは、前記パワーオンリセット信号のストアに応答して前記非同期フリップフロップへラッチリセット信号を出力する、請求項５に記載のネットワークインタフェースを初期化するための装置。
【請求項７】
前記非同期フリップフロップは、前記ラッチリセット信号に応答して、前記ストアされたパワーオンリセット信号をクリアする、請求項６に記載のネットワークインタフェースを初期化するための装置。
【請求項８】
ホストコンピュータとネットワークとの間でデータを受送信するためのネットワークインタフェースであって、前記ネットワークインタフェースは、
パワーオンリセット信号およびネットワークデータクロックに応答して不揮発性メモリから第１の構成情報をロードするため構成されるレジスタの第１の組と、
前記ネットワークに依存しないクロック源信号に応答して前記不揮発性メモリから第２の構成情報をストアするため構成されるレジスタの第２の組と、
前記ネットワークデータクロックの不在にかかわらず、前記第１の構成情報のロードを完了するため前記レジスタの第１の組を可能化するため構成されるバイパス回路とを含む、ネットワークインタフェース。
【請求項９】
前記バイパス回路は、
前記レジスタの第１の組に対し前記パワーオンリセット信号を保持するため構成されるリセット検出回路を含み、前記リセット検出回路は、ネットワーククロック検出信号の受信まで前記パワーオンリセット信号を出力し、前記バイパス回路はさらに、
前記ネットワークデータクロックの検出から予め定められた間隔後に前記ネットワーククロック検出信号を生成するため構成されるネットワーククロック検出回路を含み、前記レジスタの第１の組は、前記リセット検出回路による前記パワーオンリセット信号の出力および前記ネットワークデータクロックの同時アサートの間、前記第１の構成情報をロードする、請求項８に記載のネットワークインタフェース。
【請求項１０】
前記ネットワーククロック検出回路は、前記ネットワークデータクロックに応答して前記パワーオンリセット信号を連続してストアするため構成される複数の遅延フリップフロップを含み、選択された１つの前記遅延フリップフロップは、前記パワーオンリセット信号の対応する連続したストアに際して対応する前記ネットワーククロック検出信号を前記リセット検出回路へ出力する、請求項９に記載のネットワークインタフェース。
【請求項１１】
前記予め定められた間隔は、対応する数のネットワークデータクロックサイクルの検出の後に前記パワーオンリセット信号をストアする前記選択された１つの遅延フリップフロップに基づく、請求項１０に記載のネットワークインタフェース。
【請求項１２】
前記バイパス回路は、前記パワーオンリセット信号に応答して、予め定められた間隔にわたって、前記レジスタの第１の組に前記非依存性クロック源信号を供給する、請求項８に記載のネットワークインタフェース。
【請求項１３】
前記バイパス回路は、
前記予め定められた間隔にわたって前記パワーオンリセット信号をアサートされたレベルに保持するためのリセット保持回路と、
前記予め定められた間隔にわたって前記アサートされたレベルの前記パワーオンリセット信号に応答して前記ネットワークインタフェースに前記非依存性クロック信号を供給するためのセレクタとを含む、請求項１２に記載のネットワークインタフェース。
【請求項１４】
前記リセット保持回路は、
前記パワーオンリセット信号の検出に応答して前記パワーオンリセット信号をストアするため構成される非同期フリップフロップと、
前記非依存性クロック信号に応答して前記非同期フリップフロップから前記ストアされたパワーオンリセット信号を連続してストアするための複数の遅延フリップフロップとを含み、前記予め定められた間隔に対応する選択された１つの前記遅延フリップフロップは、前記パワーオンリセット信号のストアに応答して前記非同期フリップフロップへラッチリセット信号を出力する、請求項１３に記載のネットワークインタフェース。
【請求項１５】
ネットワークデータクロックを受信するため構成されるネットワークインタフェース内に構成情報をロードする方法であって、前記方法は、
ホストコンピュータシステムからのパワーオンリセット信号を検出するステップと、
前記パワーオンリセット信号および前記ネットワークデータクロックに応答して前記構成情報をロードするため構成されるネットワークインタフェースレジスタが前記ネットワークデータクロックの不在にかかわらず前記構成情報のロードを完了できるようにするため、予め定められた間隔にわたって前記パワーオンリセット信号を選択的に保持するステップとを含む、ネットワークインタフェース内に構成情報をロードする方法。
【請求項１６】
前記選択的に保持するステップは、
前記ネットワークデータクロックの予め定められた数のクロックサイクルを検出するステップと、
前記予め定められた数のサイクルの検出まで前記検出されたパワーオンリセット信号をアサートするステップとを含む、請求項１５に記載のネットワークインタフェース内に構成情報をロードする方法。
【請求項１７】
前記予め定められた数のクロックサイクルを検出するステップは、前記ネットワークデータクロックの不在に続く少なくとも１つのクロックサイクルを検出するステップを含む、請求項１６に記載のネットワークインタフェース内に構成情報をロードする方法。
【請求項１８】
前記選択的に保持するステップは、
前記ネットワークデータクロックに依存しない非依存性クロック信号を生成するステップと、
前記非依存性クロック信号の予め定められた数のクロックサイクルにわたっての前記パワーオンリセット信号に応答して前記ネットワークインタフェースレジスタに、前記非依存性クロック信号を接続し、かつ前記パワーオンリセット信号を供給するステップと、
前記ネットワークデータクロックを搬送するため構成されるクロック信号経路を、前記予め定められた数のクロックサイクルに続いて前記ネットワークインタフェースレジスタに接続するステップとを含む、請求項１５に記載のネットワークインタフェース内に構成情報をロードする方法。
【発明の詳細な説明】
【０００１】
【発明の分野】
この発明は、ネットワークワークステーションにおける電力およびクロック供給管理に関し、より特定的には、異なった電源ドメインからのクロック源を使用してネットワークインタフェースを初期化するためのシステムに関する。
【０００２】
【発明の背景】
ワークステーションコンピュータは現在、多数の電源ドメインを有するよう設計されており、たとえば予め定められた非活動間隔の後などにホストコンピュータが待機状態に電源を落としたとしても、ワークステーション内のネットワークインタフェースは動作状態のままである。このような場合、ワークステーション内の内部論理は、外部から供給される電力を異なった電源ドメイン、たとえば、ワークステーションが外部から供給される電力を受取るときは常に選択されたコンポーネントに電力を供給する定電源ドメインと、たとえばユーザが電源ボタンを押すかまたはネットワークインタフェースが遠隔ワークステーションからパワーマネージメントパケットを受取るなどの予め定められた電源条件に応答してコンピュータシステムの残りの部分に電力を供給する主電源とに分割する。
【０００３】
したがって、ワークステーションは、パケット交換ネットワークへのネットワークインタフェースが定電源に基づいて動作可能であるが一方、ホストコンピュータ（たとえばＣＰＵ）は待機モードにあり、システムバスを介してのホストコンピュータとネットワークインタフェースとの間の通信が存在しない状態を有するかもしれない。
【０００４】
ネットワークインタフェースは、たとえばホストコンピュータからのＰＣＩクロックまたはネットワークからのネットワーククロックなどの供給されたクロックに応答して、不揮発性メモリ内に記憶されている構成情報を初期化時にロードされるのが典型的であろう。従来のシステムでは、初期化の間のネットワークインタフェースの状態は、ホストコンピュータおよびネットワークの両方がネットワークインタフェースの構成を可能にするよう動作できる状態であるとしている。しかし、ホストコンピュータおよび／またはネットワークのそれぞれの電源ドメインから分離された電源ドメインにネットワークインタフェースを分割すると、ネットワークインタフェースの構成レジスタは、ネットワークの送信データクロックまたはネットワークの受信データクロックを使用して予め定められたシーケンスで構成データをロードするよう構成されているため、ネットワークインタフェースが未知の状態になるかもしれない。したがって、必要なときにネットワークインタフェースクロックのいずれかが存在しないと、必要なシーケンスによりネットワークインタフェースを再初期化するためワークステーションおよびネットワークの全システムをリセットしなければ、ネットワークインタフェースが動作不能になるかもしれない。
【０００５】
システムをリセットする一般的な技術の１つは、内部構成レジスタのフリップフロップで非同期リセットを使用することである。しかし、非同期リセットを使用すると、この設計の実質的にすべてのフリップフロップをリセットせねばならず、構成レジスタを完全に再ロードすることになるという問題が生じる。さらに、非同期リセットが必要であるとフリップフロップがより大きくなり、より多くのシリコン面積が必要となる。
【０００６】
【発明の概要】
ネットワークインタフェースの構成レジスタを駆動するためクロックを供給するため関連するネットワークまたはホストワークステーションの電源の立上げを必要とせず、ワークステーション内のネットワークインタフェースの初期化を可能にするシステムが必要である。
【０００７】
また、ネットワークインタフェースが外部源からのクロックの受信まで既知の状態におかれる、ネットワークインタフェースの初期化を可能にするシステムが必要である。
【０００８】
また、ネットワークインタフェースの動作のために必要な外部から供給されるクロックの存在に依存せず、ネットワークインタフェースの初期化を可能にするシステムが必要である。
【０００９】
初期化間隔の間の外部データクロックの不在にかかわらず、ネットワークインタフェース内の構成レジスタが構成情報を既知の状態で完全にロードすることを可能にするためバイパス回路が構成される、この発明により、これらのおよび他の必要性が満たされる。
【００１０】
この発明の一局面により、ネットワークからネットワーククロックを受信するため構成されるネットワークインタフェースを初期化するため、装置が構成される。この装置は、パワーオン条件の検出に応答してネットワークインタフェースに対しリセット信号を生成するため構成されるリセット検出回路を含み、リセット検出回路は、ネットワーククロック検出信号を受信するまでリセット信号を出力する。この装置はまた、ネットワーククロックの検出から予め定められた間隔後にネットワーククロック検出信号を生成するため構成されるネットワーククロック検出回路を含み、ネットワークインタフェースは、リセット信号およびネットワーククロックに応答して、不揮発性メモリから初期化情報をロードするため構成される。リセット検出回路は、ネットワーククロックの検出から予め定められた間隔後までネットワークインタフェースに対しリセット信号が維持されることを確実にし、ネットワークインタフェースの初期化を完了するためネットワーククロックが利用可能になるまで確実にネットワークインタフェースを既知のリセット状態に維持する。さらに、リセット検出回路は、予め定められた間隔後までリセット信号を維持するので、ネットワークの始めの電源立上げの間断続ネットワーククロック信号はネットワークインタフェースに悪影響を及ぼすことがなく、初期化ルーチンがより強固なものとなる。
【００１１】
この発明の他局面は、ネットワークからのネットワーククロックを受信するため構成されるネットワークインタフェースを初期化するための装置を提供し、この装置は、ネットワークの電力条件に依存せず非依存性クロック信号を出力するクロック源と、非依存性クロック信号とネットワーククロックとの１つをネットワークインタフェースに選択的に供給するために構成されるクロックバイパス回路とを含み、クロックバイパス回路は、パワーオンリセット信号に応答して予め定められた間隔にわたって非依存性クロック信号を供給し、ネットワークインタフェースは、リセット信号および供給されたクロック信号に応答して初期化情報をロードするため構成される。クロックバイパス回路は、ネットワーククロックを供給するネットワークの電力条件に依存せず、ネットワークインタフェースの初期化を可能にする。したがって、ホストコンピュータとネットワークとの間での何らかの前もって調節された初期化なしで、自動的にホストコンピュータを始動させるようネットワークインタフェースを構成することができる。
【００１２】
この発明のさらに他の局面は、ホストコンピュータとネットワークとの間でデータを受送信するためのネットワークインタフェースを提供し、このネットワークインタフェースは、パワーオンリセット信号およびネットワークデータクロックに応答して不揮発性メモリから第１の構成情報をロードするため構成されるレジスタの第１の組と、ネットワークに依存しないクロック源信号に応答して不揮発性メモリから第２の構成情報をストアするため構成されるレジスタの第２の組と、ネットワークデータクロックの不在にかかわらず、第１の構成情報のロードを完了するためレジスタの第１の組を可能化するため構成されるバイパス回路とを含む。バイパス回路は、レジスタの第１の組の状態を制御し、初期化手順の間の任意の時点で必要とされるデータクロックが不在であるか否かにかかわらず、対応する第１の構成情報のロードを確実に完了できるようにする。バイパス回路の特定の一局面は、必要とされるクロックが利用可能になるまで、レジスタの第１の組を予め定められた状態（たとえばリセット）に保持することである。バイパス回路の他の局面は、パワーオンリセット信号に応答して予め定められた間隔にわたり非依存性クロック源信号を選択的に供給し、必要とされるクロック信号の不在下で、レジスタの第１の組が必要な構成情報をロードすることを可能にする。
【００１３】
この発明のさらに他の局面は、ネットワークデータクロックを受信するため構成されるネットワークインタフェース内に構成情報をロードする方法を提供し、この方法は、ホストコンピュータシステムからのパワーオンリセット信号を検出するステップと、予め定められた間隔にわたってパワーオンリセット信号を選択的に保持し、リセット信号およびネットワークデータクロックに応答して構成情報をロードするため構成されるネットワークインタフェースレジスタがネットワークデータクロックの不在にかかわらず構成情報のロードを完了できるようにするステップとを含む。パワーオンリセット信号を選択的に保持することによって、構成手順の少なくとも一部分の間、必要とされる１データクロックが利用不可能である場合に、ネットワークインタフェースレジスタが既知の初期化状態に維持される。選択的保持ステップの一例においては、パワーオンリセット信号は、非依存性クロックに関し予め定められた間隔にわたって選択的に保持され、パワーオンリセット信号および非依存性クロックに応答してのネットワークインタフェースレジスタの構成情報のロードの完了が可能になる。選択的保持ステップの他の例においては、パワーオンリセット信号がサンプリングされ、必要とされる１データクロックから予め定められた数のクロックサイクルが検出されるまで、保持される。
【００１４】
この発明のさらなる目的、利点および新規な特徴は、部分的には以下の説明に述べられ、部分的には以下の説明の検討によってまたはこの発明の実施から当業者には明らかになるであろう。この発明の目的および利点は、添付した請求項に特に示した方策および組合せによって達成されるであろう。
【００１５】
添付の図面を参照するが、図面中、同じ参照番号を付される要素は図面を通じて同様の要素を表わす。
【００１６】
【詳細な説明】
この発明を、イーサネット（ＩＥＥＥ８０２．３）ネットワークなどのパケット交換ネットワーク内のネットワークインタフェースを例として説明する。始めに、ネットワークインタフェースアーキテクチャを説明し、続いて、必要とされるクロックの不在にかかわらず、構成レジスタの構成情報のロードの完了を可能にするバイパス回路を使用したネットワークインタフェースの初期化のためのシステムを説明する。ただし、この発明が他のネットワークインタフェースシステムにも適用可能であることは明らかとなるであろう。
【００１７】
図１は、この発明の一実施例により、イーサネット（ＡＮＳＩ／ＩＥＥＥ８０２．３）ネットワークの媒体にアクセスする例示的なネットワークインタフェース１０のブロック図である。
【００１８】
好ましくは単一チップの３２ビットイーサネットコントローラであるネットワークインタフェース１０は、たとえば周辺コンポーネント相互接続（ＰＣＩ）ローカルバスである、コンピュータのローカルバス１２とイーサネットベースの媒体５０との間のインタフェースを提供する。
【００１９】
インタフェース１０は、ＰＣＩバスインタフェースユニット１６、バッファメモリ部１８およびネットワークインタフェース部２０を含む。ＰＣＩバスインタフェースユニット１６は、ＰＣＩスレーブインタフェース１６ａおよびＤＭＡインタフェース１６ｂを含む。スレーブインタフェース１６ａは、ＰＣＩ状態レジスタの読出およびプログラミングを含む、ＰＣＩ制御および状態情報を管理するが、ＰＣＩバスを通じてのホストＣＰＵとのスレーブ転送を管理するよう構成されてもよい。ＤＭＡインタフェース１６ｂは、ネットワークインタフェース１０によるシステムメモリへのおよびシステムメモリからのＤＭＡ転送を管理する。したがって、ＰＣＩバスインタフェースユニット１６を、スレーブおよび／または（ＤＭＡなどの）マスタモードでのＰＣＩ転送用に選択的に構成することができる。
【００２０】
メモリ部１８は、ネットワークインタフェースチップ１０上に直接実装される１６ビットのＳＲＡＭを含む。開示される実施例により、このＳＲＡＭ１８は、ファーストインファーストアウト（ＦＩＦＯ）制御ユニット２２の制御下でランダムなアクセス態様でアクセスされてもよく、または、それぞれ受信経路および送信経路として受信部１８ａと送信部１８ｂとに分割されてもよい。
【００２１】
ネットワークインタフェース１０はまた、ＤＭＡインタフェース１６ｂを介してのＤＭＡ転送を管理するよう構成されるバッファ管理ユニット２４を含む。バッファ管理ユニット２４は、開始アドレス、長などを特定するホストメモリ内のＤＭＡ記述子に基づいてＤＭＡ転送を管理する。バッファ管理ユニット２４は、ＤＭＡインタフェース１６ｂへ命令を発行することによってシステムメモリから送信バッファ１８ｂへのＤＭＡ読出を開始し、ＤＭＡインタフェースは命令をＰＣＩバスサイクルへ送る。バッファ管理ユニット２４は、したがって、ＤＭＡ転送のための記述子管理および、データの記憶およびメモリ部１８からのデータの読出に関連するポインタを含む。バッファ管理ユニット２４とメモリコントローラ２２とは別個の構成要素として図示されているが、この２つのユニットは一体化されて、メモリユニット１８へのおよびメモリユニット１８からのデータの転送すべてを制御する１つのメモリ管理ユニットを形成してもよい。
【００２２】
ネットワークインタフェース２０は、メディアアクセスコントロール（ＭＡＣ）コア２６、汎用シリアルインタフェース（ＧＰＳＩ）２８、外部の１０Ｍｂ／ｓまたは１００Ｍｂ／ｓの物理（ＰＨＹ）トランシーバへの接続のための非媒体依存性インタフェース（ＭＩＩ）３０、外部アドレス検出インタフェース（ＥＡＤＩ）３２、マンチェスタエンコーダおよびデコーダを有する接続ユニットインタフェース（ＡＵＩ）３４および１０／１００Ｍｂ／ｓ撚線対トランシーバメディア接続ユニット（ＭＡＵ）３６を含む。
【００２３】
ネットワークインタフェース１０はまた、ＭＩＩポート３０を介してのＭＩＩバス上での２つの装置間のＭＩＩハンドシェイクを実行するよう構成されるネットワークポートマネージャ３８を含む。このようなＭＩＩハンドシェイクは、リンク情報、管理データクロック（ＭＤＣ）を用いたＭＩＩ層でのプログラム情報、および管理データ入力／出力（ＭＤＩＯ）経路を含んでもよい。
【００２４】
自動折衝部４０は、ＰＨＹ層上でリンクパートナーとのＩＥＥＥに準拠した折衝を実行し、リンクパートナーが１０Ｍｂ／ｓ、１００Ｍｂ／ｓで動作可能であるか否かおよび、リンクが半二重または全二重であるべきか否かを示すデータを交換する。
【００２５】
ＬＥＤコントローラ４４は、内部デコード論理およびネットワークインタフェース状態レジスタ（図示せず）に基づき、ＬＥＤ出力信号の発生を選択的に制御する。ネットワークインタフェース１０はまた、ＩＥＥＥ１１４９．１−準拠ＪＴＡＧ境界走査テストアクセスポートインタフェース４６を含む。
【００２６】
ＥＥＰＲＯＭインタフェース４２は、シリアルインタフェースリンクを通じてホストコンピュータのマザーボードまたはネットワークインタフェースアダプタカードのいずれかにおいてＥＥＰＲＯＭに接続する。（図１には図示しない）ＥＥＰＲＯＭは、ネットワークインタフェースに関連する構成情報をプログラムされ、初期化の間のＥＥＰＲＯＭインタフェース４２を通じてのネットワークインタフェースの構成を可能にする。一旦初期化されると、ネットワークインタフェースは内部レジスタ（図示せず）内に構成情報を記憶し、ホストコンピュータの電源が落とされた場合でも、ネットワークインタフェースはホストコンピュータには依存せず動作できる。したがって、ホストコンピュータが待機モードにある間、ネットワークインタフェースが動作するよう構成することができ、ネットワークインタフェースが、ホストコンピュータ内の論理に電源立上げ情報を出力し、ネットワークから受信され以下に説明するような特定のプロトコルを有するデータパケットに応答してホストコンピュータが自動的にオンすることができる。
【００２７】
図２は、この発明の一実施例によるネットワークインタフェース構成レジスタを示すネットワークインタフェースのブロック図である。図２に図示するように、ＥＥＰＲＯＭインタフェース４２を通じてネットワークインタフェース１０へ構成情報を供給するため構成されるシリアルＥＥＰＲＯＭ６０からネットワークインタフェース１０は構成情報を受信する。開示される実施例により、たとえば、ワークステーションを１２０ボルトのＡＣ電源にプラグで接続した際など、外部電源からの電力の受取りに際して電力を供給する定電源により、外部ＥＥＰＲＯＭ６０およびネットワークインタフェース１０は両方とも電力を与えられる。１２０ボルト電源を検出すると、マザーボードまたは別個の電源ボード上のワークステーション内に位置づけられてもよい、パワーオンリセット論理６２によりパワーオンリセット信号（ＰＯＲ）が出力される。
【００２８】
開示される実施例により、ネットワークインタフェースデバイス１０は電源立上げに際して初期化を行ない、ネットワークメディア５０上の（たとえばＭＩＩインタフェースからのＴＸ＿ＣＬＫおよびＲＸ＿ＣＬＫなどの）ネットワーククロックおよびＰＣＩバス１２の速度にかかわらず、ネットワークメディア５０の起動トラヒックのモニタを開始せねばならない。開示される実施例により、ホストコンピュータまたはネットワークの電源ドメインに依存せず（公称）２０ＭＨｚのクロック信号を出力する、内部で生成されるかまたは外部から供給される継続的に作動するクロック源６４を使用して、初期化データがＥＥＰＲＯＭ６０から読出される。したがって、ネットワークインタフェース１０は非依存性クロック源６４からの非依存性クロックを使用して、ネットワークの起動トラヒックのモニタを開始するため構成レジスタを選択的にロードできる。非依存性クロック源６４はネットワークインタフェース１０と同じ定電源で駆動されてもよく、または代替的に、たとえばバッテリなどの別個の電源で駆動されてもよい。
【００２９】
ネットワークインタフェース１０は、パワーオンリセット論理６２からのパワーオンリセット信号およびそれぞれのクロック信号に応答して、ＥＥＰＲＯＭ６０からの構成情報をストアするための構成レジスタ６６を含む。特定的には、ネットワークインタフェース１０は、たとえば、ＭＡＣ２０のＭＩＩポート３０からの受信クロック（ＲＸ＿ＣＬＫ）または送信クロック（ＴＸ＿ＣＬＫ）などのＭＡＣベースのクロック信号に応答して、データをストアおよび出力するため構成されるＭＡＣ関連構成レジスタ６６ａを含む。ＭＡＣ関連レジスタ６６ａは、たとえば、ネットワークメディア５０へおよび５０から送信されるデータに関しての同期を目的として、ネットワーククロックに応答するよう構成されてもよい。
【００３０】
制御レジスタの第２の組６６ｃは、ＰＣＩバスインタフェースユニット１６の動作に関連する制御、構成および状態情報をストアするため、ＰＣＩバス１２からのＰＣＩクロックに同期される。制御レジスタの第３の組６６ｂは、ネットワーククロックまたはＰＣＩバスクロックのいずれにも同期させる必要のない制御および構成情報をストアするため構成され、したがって、非依存性クロック源６４からの非依存性クロック信号に結合される。
【００３１】
ＥＥＰＲＯＭ６０は、もしそれぞれのクロックが作動していれば、ＭＡＣ制御レジスタ６６ａおよびＰＣＩ制御レジスタ６６ｃに情報をロードするのみであろう。しかし、ＰＣＩバス１２は、ホストシステムの起動に際しリセットを発生し、この時点の間、バスに関連するレジスタ６６ｃはＥＥＰＲＯＭによりロードされるであろう。先に説明したように、ＭＡＣ関連レジスタ６６ａは、（たとえばＴＸ＿ＣＬＫ、ＲＸ＿ＣＬＫなどの）ネットワーククロックの１つに応答するが、これらのネットワーククロックは、もしＭＡＣ２０に関連するＰＨＹトランシーバまたは行先ＰＨＹトランシーバが動作不能であり、検出されるネットワーククロックが存在しない場合には存在しないであろう。このような場合は、ＭＡＣ関連レジスタ６６ａは従来、ネットワークが活性になるまでは起動動作を行なうための利用可能なクロックを持たないことになり、ネットワークインタフェース１０の初期状態に影響が与えられ兼ねない。したがって、ワークステーションネットワークインタフェース１０内に付加的なリセットを設け、ネットワークがシステムを既知の状態に再同期する必要があるだろう。
【００３２】
開示される実施例により、ネットワークインタフェース１０は、ネットワークデータクロックの不在にかかわらず、ＭＡＣ関連レジスタ６６ａのＥＥＰＲＯＭ６０からの構成情報のロードの完了を可能にするため構成されるバイパス回路６８を含む。以下に詳細に説明するように、バイパス回路６８は、クロック信号が失われているにもかかわらず、ＭＡＣ関連レジスタ６６ａが構成情報のロードを完了することを可能にする。第１の実施例において、バイパス回路６８は予め定められた検出されたクロックサイクルの最低数にわたってクロック信号の不在が検出されるまではパワーオンリセット信号を保持する。第２の実施例においては、バイパス回路６８はリセット信号の検出に続いて特定数の非依存性クロックサイクルにわたり非依存性クロック源と不在のクロック信号とを置換え、続いて、必要とされるクロック信号を供給する信号経路に再び切換える。
【００３３】
図３および図４は、この発明の第１の実施例により、必要とされるクロック信号が検出されるまで予め定められた間隔にわたりパワーオンリセット信号を保持するシステムを図示するブロック図およびタイミング図である。
【００３４】
図３のパワーオンリセット回路６８は、パワーオン条件を示すパワーオンリセット（ＰＯＲ）信号の検出に応答して、ＭＡＣ関連レジスタ６６ａに対しＭＡＣリセット信号を生成するため構成されるリセット検出回路７２を含む。リセット検出回路７２は、図４の状態８０にパワーオンリセット信号を非同期にラッチするＳＲフリップフロップとして構成される。バイパス回路６８はまた、予め定められた数のネットワーククロック信号の後に、ＳＲフリップフロップ７２のＲ入力へのラッチリセット信号としてネットワーククロック検出信号を生成するため構成されるネットワーククロック検出回路７４を含む。ネットワーククロック検出回路７４は、パワーオンリセット信号のアサートに応答してリセットされる複数の遅延フリップフロップ７４i を含む。
【００３５】
ＳＲフリップフロップ７２により出力されたＭＡＣリセット信号は、第１の遅延フリップフロップ７４l へ入力として供給される。遅延フリップフロップ７４i は各々、関連する入力をラッチするため、メディアアクセスコントローラ２０から（たとえばＲＸ＿ＣＬＫなどの）ネットワーククロック信号も受信する。当業界では認識されているように、ネットワーククロックは、ネットワークの電源が立上げられ作動しているときのみ、たとえばＭＩＩインタフェースを通じて、外部物理層トランシーバ（ＰＨＹ）から供給されるであろう。したがって、パワーオンリセット信号は、ＳＲフリップフロップ７２によりラッチされ、状態８２において予め定められた数の受信クロック（ＲＸ＿ＣＬＫ）のサイクルが検出されるまで、図４に図示するようにアサートされた状態８０に保持される。したがって、リセット検出回路７２はＭＡＣリセット信号をアサートし、予め定められた数のネットワーククロックサイクルが検出されるまで、ＭＡＣ関連レジスタ６６ａを既知のリセット状態に維持し、ＭＡＣリセット信号がＳＲフリップフロップ７２内でクリアされた後、確実にＭＡＣインタフェースレジスタ６６ａがリセットされるようにする。
【００３６】
図５および図６は、クロックの不在にかかわらず、ＭＡＣ関連レジスタ６６ａの、ＥＥＰＲＯＭ６０からの構成情報のロードの完了を可能にするための代替的システムを図示する。図５に図示するように、バイパス回路６８′は、予め定められた間隔にわたってパワーオンリセット信号をアサートされたレベルに保持するため構成されるリセット保持回路８０と、非依存性クロック信号または送信クロック信号のいずれかを（たとえばＭＡＣ関連レジスタ６６ａなどの）ネットワークインタフェースへ選択的に供給するためのセレクタ回路８２とを含む。特定的には、リセット保持回路８０は、図３のＳＲフリップフロップ７２に類似した、パワーオンリセット（ＰＯＲ）信号をラッチするための非同期ＳＲフリップフロップ８４を含む。リセット保持回路８０はまた、非依存性クロック源６４からの非依存性クロック信号に応答して、ＳＲフリップフロップ８４からのストアされたパワーオンリセット信号を連続してストアするための複数の遅延フリップフロップ８６i を含む。また、遅延フリップフロップ８６は各々、パワーオンリセット信号に応答してリセットされる。
【００３７】
図５および図６に図示するように、ＳＲフリップフロップ８４は、イベント９０においてパワーオンリセット信号の検出に応答しＭＡＣリセット信号を出力する。ＳＲフリップフロップ８４は、イベント９２において遅延フリップフロップ８６i の数に対応する予め定められた数の非依存性クロックサイクルまで、ＭＡＣリセット信号をアサートし続ける。したがって、ＭＡＣリセット信号は、予め定められた数の非依存性クロックサイクルにわたってアサートされ、この時間の間、セレクタ８２は、ＭＡＣ関連レジスタ６６ａへ供給されるクロック信号として非依存性の時間ベースのクロック信号（ＴＢＣ）を選択する。そして、ＭＡＣ関連レジスタは、非依存性クロック源を使用してＥＥＰＲＯＭ６０からの構成情報をロードされる。リセット状態の後、セレクタ８２は元に切換えを行ない、ＭＩＩポート３０からの送信クロック（ＴＸ＿ＣＬＫ）を搬送するクロック信号経路をＭＡＣ関連レジスタ６６ａに接続し、したがって、ＭＡＣ関連レジスタ６６に供給されるクロック信号（ＣＬＫ）は非依存性クロック信号と利用可能な送信クロックとの両方を組合せる。したがって、図５のバイパス回路６８′は送信クロック信号が初めは不在であるのにかかわらず、ＭＡＣ関連レジスタ６６ａのロードを可能にし、続いて、送信クロック信号経路への接続により、ＭＡＣ関連レジスタ６６ａとネットワークメディアとの間の同期が可能になる。
【００３８】
この発明を、現在最も実際的で好ましい実施例と考えられるものに関連して説明してきたが、この発明が開示された実施例に限定されるのではなく、添付した請求項の精神および範囲内に含まれるさまざまな修正および均等物をカバーするものと意図されることが理解されねばならない。
【図面の簡単な説明】
【図１】この発明の一実施例により、ネットワークデータクロックに依存しない初期化のため使用されてもよい、例示的一ネットワークインタフェースを図示するブロック図である。
【図２】この発明の一実施例により、それぞれの電源ドメインの異なったクロック源に応答するネットワークインタフェース構成レジスタを図示するブロック図である。
【図３】この発明の第１の実施例による図２のバイパス回路を説明するブロック図である。
【図４】この発明の第１の実施例による図２のバイパス回路を説明するタイミング図である。
【図５】この発明の第２の実施例による図２のバイパス回路を説明するブロック図である。
【図６】この発明の第２の実施例による図２のバイパス回路を説明するタイミング図である。
【符号の説明】
１０  ネットワークインタフェース
１２  ＰＣＩバス
１６  ＰＣＩバスインタフェースユニット
２０  ＭＡＣ
６０  シリアルＥＥＰＲＯＭ
６２  パワーオンリセット論理
６４  クロック源
６６  構成レジスタ
６８  バイパス回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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