(57)【特許請求の範囲】
【請求項１】
高速入力レシーバーにおいて、
メインクロックと該メインクロックより所定時間遅延したサンプリングクロックとが第１状態であるとき、外部から受信される入力信号と所定の基準信号とを入力し、前記メインクロックと前記サンプリングクロックとが第２状態に遷移されるときに、前記入力信号と前記基準信号との間の電圧差を増幅しサンプリングして出力するクロックサンプル増幅器と、
出力ノードを有し電源電圧と接地電圧との間に接続され、前記サンプリングクロックが前記第１状態であるときに前記出力ノードを前記電源電圧のレベルにプリチャージし、前記サンプリングクロックが前記第２状態に遷移するときに、前記クロックサンプル増幅器により増幅しサンプリングして出力された信号に従い前記出力ノードを選択的に前記接地電圧のレベルにプルダウンさせてパルス信号を出力するクロックパルス発生器と、
を備えることを特徴とする高速入力レシーバー。
【請求項２】
前記クロックサンプル増幅器は、前記基準信号と前記入力信号とのレベル差を先行して増幅し、前記サンプリングクロックに従って増幅されたレベル差をサンプリングして出力するように動作し、このような動作は前記メインクロックと前記サンプリングクロックとの入力により制御されることを特徴とする請求項１に記載の高速入力レシーバー。
【請求項３】
前記クロックサンプル増幅器は、
第１入出力ノード及び第２入出力ノードと、
前記メインクロックが前記第２状態に遷移することに応答して、第１入出力ノード及び第２入出力ノードに供給される信号の電圧差を感知増幅するラッチ増幅器と、
前記サンプリングクロックに従い前記所定の基準信号と前記外部から受信される入力信号とを前記第１入出力ノード及び前記第２入出力ノードに選択的に提供する第１パスゲート及び第２パスゲートと、
を備えることを特徴とする請求項１に記載の高速入力レシーバー。
【請求項４】
前記ラッチ増幅器は、
前記第１入出力ノードと第２入出力ノードとの間に接続されたＰセンスアンプ及びＮセンスアンプと、
前記メインクロックが前記第２状態に遷移するときに前記Ｐセンスアンプと前記Ｎセンスアンプとを駆動するセンスアンプドライバと、
を備えることを特徴とする請求項３に記載の高速入力レシーバー。
【請求項５】
前記第１パスゲート及び第２パスゲートはそれぞれ、ゲートに前記サンプリングクロックが入力されるＰＭＯＳトランジスタのチャンネルと、前記サンプリングクロックと位相が反対で、ほとんど遅延のない相補サンプリングクロックがゲートに入力されるＮＭＯＳトランジスタのチャンネルとが並列接続されたトランスミッションゲートを含むことを特徴とする請求項３に記載の高速入力レシーバー。
【請求項６】
前記センスアンプドライバは、前記電源電圧と前記Ｐセンスアンプとの間にソース及びドレインが接続され、ゲートが前記メインクロックに接続され、前記メインクロックが活性化されるときに前記Ｐセンスアンプを駆動するＰＭＯＳトランジスタと、
前記Ｎセンスアップと接地電圧との間にドレイン及びソースが接続され、ゲートが前記メインクロックと位相が反対の相補メインクロックに接続され、前記相補メインクロックが活性化されるときに前記Ｎセンスアンプを駆動するＮＭＯＳトランジスタと、
を備えることを特徴とする請求項４または請求項５に記載の高速入力レシーバー。
【請求項７】
前記クロックパルス発生器は、
前記サンプリングクロックが前記第１状態であるとき、第１出力ノード及び第２出力ノードをそれぞれ電源電圧のレベルにプリチャージするプリチャージトランジスタと、
前記サンプリングクロックが前記第２状態であるときにイネーブルされて前記第１入出力ノード及び前記第２入出力ノードの出力信号を反転する第１プルダウン入力トランジスタ及び前記第２プルダウン入力トランジスタと、
前記第１出力ノード及び前記第２出力ノードの間に接続され、前記第１出力ノード及び前記第２出力ノードのうちで電圧レベルがより高い出力ノードの電圧をプルアップさせるプルアップ増幅器と、
を備えることを特徴とする請求項１乃至請求項３のいずれか１項に記載の高速入力レシーバー。
【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】
本発明は、チップの外部から入力される信号をチップの内部回路に伝送するために用いられる入力レシーバーに係るもので、特に、半導体装置などにおいて外部からの信号をパルス形式の信号に変換して入力するために好適な、パルス信号を発生する入力レシーバーに関する。
【０００２】
【従来の技術】
超高速半導体装置において、外部からデータを受信するときには、安定したデータのレベルを保障するために、データがバッファ及びラッチなどの回路を通過する過程を実行する。このようなバッファーリング及びラッチ動作を正確に完了することにより、正常に入力データをサンプリングすることができる。従って、超高速半導体装置では外部から入力されるデータを高速にバッファーリングしてラッチし、ラッチされた入力信号を内部で所望の信号形式のデータに変換する過程を迅速に進行させなければならず、このような動作は半導体装置の動作周波数を向上させるのに大いに役立つことになる。
【０００３】
超高速半導体装置などのようなデジタル回路において入力信号の受信はチップの外部から入る信号をバッファーリングして受信し、受信された信号をクロックの上昇或いは下降エッジでクロッキングしてレジスタなどにラッチする過程を含む。このような過程を効率的に処理するために多様な入力レシーバーが開発されている。
【０００４】
このような入力レシーバーは外部から半導体装置の内部に入る入力信号を受信し、受信された入力信号のデータのレベルに従い一対のデータ伝送ラインＴＳＬ/ＣＳＬ（Ｔｒｕｅ  Ｓｉｇｎａｌ  Ｌｉｎｅ/Ｃｏｍｐｌｅｍｅｎｔ  Ｓｉｇｎａｌ  Ｌｉｎｅ）に位相の互いに異なったパルス形式の信号を発生させて内部の回路に伝送する。このような入力レシーバーは外部から入力されるデータをクロックパルスを用いてサンプリングして前記クロックパルスと同一の幅を有するパルスデータを出力する。このような入力レシーバーとしては、特に、半導体装置の内部動作時間を短縮させると同時に信号のスイング振幅が徐々に小さくなる入力信号を迅速にサンプリングすることができる入力レシーバーが要求されている。
【０００５】
図３は、従来の技術によるパルス出力のための入力レシーバーの一例を示す図である。図３に示すように、パッドを通じて入力される信号ＶＩは所定レベルの基準信号ＲＥＦが入力される前置増幅器１０に入力される。前置増幅器１０は入力信号ＶＩと基準信号ＲＥＦのレベルを比較し、その差を増幅して出力する。
【０００６】
従来の実施形態では二つの信号をゲートにそれぞれ入力するＰＭＯＳトランジスタ２４、２６、ソースが電源電圧Ｖｄｄに接続されドレインがＰＭＯＳトランジスタ２４、２６のソースに接続されたＰＭＯＳトランジスタ２８、及び信号入力用ＰＭＯＳトランジスタ２４、２６のドレインと接地間にチャンネルが接続されゲートがＰＭＯＳトランジスタ２８のゲートに接続された定電流用ＮＭＯＳトランジスタ３０、３２から構成される。このように構成された前置増幅器１０は二つのＰＭＯＳトランジスタ２４及び２６のゲートに入力される信号ＶＩと基準信号ＲＥＦを比較して、差動増幅された信号を出力ノードに接続されたインバーター１２を通じて位相分割器１４に供給する。
【０００７】
位相分割器１４は二つのインバーターチェーンから構成され、一つのインバーターチェーンは入力される信号をそのまま出力するように出力端子をドライブし、他のインバーターチェーンは入力信号の位相を反転して出力するように出力端子をドライブする。従って、位相分割器１４は差動増幅されたＯＵＴを位相が互いに反対の二つの信号ＯＵＴ、ＯＵＴＢに分割してクロックサンプル増幅器（Ｃｌｏｃｋｅｄ  ｓａｍｐｌｅｄ  ａｍｐｌｉｆｉｅｒ）１６に供給する。
【０００８】
クロックサンプル増幅器１６は二つの入力信号ＯＵＴ、ＯＵＴＢを外部から供給されるクロック信号ＣＬＫによりサンプリングしラッチ増幅してパルス形式の出力信号ＯＵＴ_ＣＢ、ＯＵＴ_ＴＢを出力端子に接続された二つのドライバ２２、２３によりそれぞれチップ内部の回路に供給する。
【０００９】
以下、クロックサンプル増幅器１６の動作を詳しく説明する。
【００１０】
外部から供給されるサンプリング用クロックＣＬＫが“ロー”レベルである場合、クロックサンプル増幅器１６の出力ノードと電源電圧Ｖｄｄとの間に接続されたプリチャージ回路２０を駆動して、出力ノードをそれぞれ電源電圧Ｖｄｄのレベルにプリチャージしてドライバ２２、２３の出力信号ＯＵＴ_ＣＢ、ＯＵＴ_ＴＢをすべて“ハイ”状態にする。このようなプリチャージ回路２０は電源電圧Ｖｄｄとクロックサンプル増幅器１６の出力ノードとの間にドレインとソースとがそれぞれ接続され、ゲートに入力されるクロック信号ＣＬＫによりスイッチングされる二つのＰＭＯＳトランジスタ３４、３６から構成される。
【００１１】
クロックサンプル増幅器１６の出力がプリチャージされた状態でクロックＣＬＫの論理レベルが“ハイ”に遷移されると、ＮＭＯＳトランジスタ３８がターンオンされてクロックラッチ増幅器１８をイネーブルさせ、上記のプリチャージ回路２０をディスエーブルさせる。このとき、位相分割器１４から出力される増幅信号ＯＵＴとＯＵＴＢがＮＭＯＳトランジスタ４０、４２のゲートにそれぞれ入力されると、増幅信号ＯＵＴ、ＯＵＴＢのレベル差はクロックラッチ増幅器１８内のＰＭＯＳトランジスタ４４、４６及びＮＭＯＳトランジスタ４８、５０から構成されたラッチ回路により感知増幅される。従って、クロックサンプル増幅器１６から出力される信号ＯＵＴ_ＣＢ、ＯＵＴ_ＴＢはパルス形式に出力される。
【００１２】
上記のように、図３のように構成された従来の入力レシーバーはパルス形式のクロックＣＬＫがクロックサンプル増幅器１６をイネーブルさせて入力データをサンプリングする方式であり、クロックＣＬＫの入力に従いクロックラッチ増幅器１８をディスエーブルすると同時にプリチャージ回路２０を駆動して出力信号をＯＵＴ_ＣＢ、ＯＵＴ_ＴＢを電源電圧Ｖｄｄのレベルにプリチャージして最終出力信号の形式をパルス形式にするのである。
【００１３】
図３のように、プリチャージ回路を有するクロックサンプル増幅器１６を用いてデータをサンプリングする場合、一つの段(ｓｔａｇｅ)だけを用いてチップ内部で使用できるパルス形式のデータを作り得るという長所はあるが、クロックラッチ増幅器１８がイネーブルされた後からラッチ動作が開始する瞬間までに一定時間の遅延が必然的に求められる。また、外部から入力される入力信号を前置増幅器１０と位相分割器１４とを用いてクロックサンプル増幅器１６でセンシング可能な信号、例えば、真信号（ｔｒｕｅ  ｓｉｇｎａｌ）と相補信号（ｃｏｍｐｌｅｍｅｎｔ  ｓｉｎｇｎａｌ）に変換することにより、このような変換過程で発生する遅延が入力信号のレベルにより大きく影響を受ける問題を有している。従って、入力信号が小さいスイングを有し、周波数が高くて動作速度が速い場合にはその使用が困難であるという問題点がある。
【００１４】
【発明が解決しようとする課題】
そこで、本発明の目的は、非常に小さいスイング入力信号に対しても敏感に反応してクロックサンプル増幅し、パルス形式のデータを発生させる高速入力レシーバーを提供することである。
【００１５】
本発明のもう一つの目的は、非常に小さいスイング電圧レベルに対しても高速クロックに敏感に反応して入力信号をサンプル増幅し、パルス形式のデータを発生させる高速入力レシーバーを提供することである。
【００１６】
本発明の他の目的は、外部から入力される信号を高速にサンプリング増幅して一対の信号を生成し、パルス形式の信号として高速出力する高速入力レシーバーを提供することである。
【００１７】
【課題を解決するための手段】
このような目的を達成するために本発明は、メインクロックと該メインクロックより所定時間遅延したサンプリングクロックとが第１状態であるとき、外部から受信される入力信号と所定の基準信号とを入力し、前記メインクロックと前記サンプリングクロックとが第２状態に遷移されるときに、前記入力信号と前記基準信号との間の電圧差を増幅しサンプリングして出力するクロックサンプル増幅器と、出力ノードを有し電源電圧と接地電圧との間に接続され、前記サンプリングクロックが前記第１状態であるときに前記出力ノードを前記電源電圧のレベルにプリチャージし、前記サンプリングクロックが前記第２状態に遷移するときに、前記クロックサンプル増幅器により前記増幅しサンプリングして出力された信号に従い前記出力ノードを選択的に前記接地電圧のレベルにプルダウンさせてパルス信号を出力するクロックパルス発生器とを備えることを特徴とする。
【００１８】
好ましくは、前記クロックサンプル増幅器は、前記基準信号と前記入力信号とのレベル差を先行して増幅し、前記サンプリングクロックに従って増幅されたレベル差をサンプリングして出力するように動作し、このような動作は前記メインクロックと前記サンプリングクロックとの入力により制御される。
【００１９】
本発明の好適な実施の形態に係るクロックサンプル増幅器は、第１入出力ノード及び第２入出力ノードと、前記メインクロックが前記第２状態に遷移することに応答して、第１入出力ノード及び第２入出力ノードに供給される信号の電圧差を感知増幅するラッチ増幅器と、前記サンプリングクロックに従い前記所定の基準信号と前記外部から受信される入力信号とを前記第１入出力ノード及び前記第２入出力ノードに選択的に提供する第１パスゲート及び第２パスゲートとを備える。
【００２０】
前記ラッチ増幅器は、前記第１入出力ノードと第２入出力ノードとの間に接続されたＰセンスアンプ及びＮセンスアンプと、前記メインクロックが前記第２状態に遷移するときに前記Ｐセンスアンプと前記Ｎセンスアンプとを駆動するセンスアンプドライバとを備える。
【００２１】
そして、前記クロックパルス発生器は、前記サンプリングクロックが前記第１状態であるとき、第１出力ノード及び第２出力ノードをそれぞれ電源電圧のレベルにプリチャージするプリチャージトランジスタと、前記サンプリングクロックが前記第２状態であるときにイネーブルされて前記第１入出力ノード及び前記第２入出力ノードの出力信号を反転する第１プルダウン入力トランジスタ及び第２プルダウン入力トランジスタと、前記第１出力ノード及び前記第２出力ノードの間に接続され、前記第１出力ノード及び前記第２出力ノードのうちで電圧レベルがより高い出力ノードの電圧をプルアップさせるプルアップ増幅器とを備える。
【００２２】
このように構成される本発明の高速入力レシーバーは、前置増幅器及びバッファを通すことなく、入力信号を直接増幅及びサンプリングしてパルス信号に定形することにより、小さいスイングレベル信号を半導体装置内で必要とする信号レベルに高速入力することができる。また、クロックサンプル増幅器がプリチャージ動作を行わないことにより、高速に入力を増幅することができるという利点がある。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態について添付の図面を用いて詳しく説明する。本発明を説明する際に、この分野の通常の知識を有するものにとって自明な構成要素に対する具体的な説明が本発明の要旨を不必要に埋没させると判断される場合、それに対する詳細な説明は省略される。
【００２４】
図１は、本発明の好適な実施の形態に係るパルス信号を発生させる高速入力レシーバーの回路図である。この高速入力レシーバーはタイミングクロック発生部９０と、クロックサンプル増幅器１０５と、クロックパルス発生器１１０及びドライバ１０４、１０６と、から構成される。
【００２５】
図２は、図１に示す高速入力レシーバーの各構成要素の動作を説明するための波形図である。
【００２６】
図１及び図２を参照して本発明の実施の形態に係る高速入力レシーバーの動作を詳しく説明する。
【００２７】
図１に示したタイミングクロック発生部９０は、図２のように所定のデューティ比を有するメインクロックＣＬＫＢを反転した相補メインクロックＣＬＫと、所定時間遅延されたサンプリングクロックＣＬＫＢ２及び相補サンプリングクロックＣＬＫ２をそれぞれ発生する多数のインバーターを具備している。例えば、メインクロックＣＬＫＢを反転するインバーター５２と、メインクロックＣＬＫＢを所定時間遅延させてサンプリングクロックＣＬＫＢ２を発生するインバーターチェーン５４、５６と、メインクロックＣＬＫＢを所定時間遅延して相補サンプリングクロックＣＬＫ２を発生するインバーターチェーン５８、６０、６２と、から構成される。このとき、インバーター５４、５６の駆動能力とインバーター５４、５６内のロードのサイズを適切に調節して、サンプリングクロックＣＬＫＢ２と相補サンプリングクロックＣＬＫ２との間にはほとんど遅延のないことが求められている。即ち、サンプリングクロックＣＬＫＢ２と相補サンプリングクロックＣＬＫ２との間の信号の位相差は１８０度で、遅延はほとんどないのが好ましい。これは増幅サンプリングされて位相分割された信号の幅をほとんど変化させずにパルス形式として出力するためのもので、このような動作は後述の説明により明確に理解されよう。
【００２８】
パッドを通じて外部から受信された入力信号ＶＩ（所定レベルを有する電圧信号）はクロックサンプル増幅器１０５内のパスゲート６４の一端に入力される。クロックサンプル増幅器１０５は片側に一定レベルの基準信号ＲＥＦを入力するもう１つのパスゲート６６を備えている。二つのパスゲート６４及び６６の他端は第１入出力ノードＯＵＴ及び第２入出力ノードＯＵＴＢにそれぞれ接続される。そして、第１入出力ノードＯＵＴ及び第２入出力ノードＯＵＴＢ間にはラッチ増幅器６８が連結される。ラッチ増幅器６８は二つのＰＭＯＳトランジスタ７０、７２から構成されたＰセンスアンプ７４と二つのＮＭＯＳトランジスタ７６及び７８から構成されたＮセンスアンプ８０を具備し、Ｐセンスアンプ７４、Ｎセンスアンプ８０には、電源電圧Ｖｄｄ、接地電圧Ｖｓｓにそれぞれのソースが接続されたＰＭＯＳトランジスタ８２、及びＮＭＯＳトランジスタ８４のドレインがそれぞれ接続される。
【００２９】
図２に示したように、メインクロックＣＬＫＢが第１状態、例えば、“ハイ”状態であれば、相補メインクロックＣＬＫは“ロー”、サンプリングクロックＣＬＫＢ２は“ハイ”、相補サンプリングクロックＣＬＫ２は“ロー”である。従って、図２に示したように、レベルの低い小スイング幅の入力信号ＶＩが入力される状態でメインクロックＣＬＫＢが第１状態として入力されると、パスゲート６４、６６がターンオンされる。このとき、第１入出力ノードＯＵＴ、第２入出力ノードＯＵＴＢはそれぞれ基準信号ＲＥＦ、入力信号ＶＩの値に従う。ここで、第１パスゲート６４及び第２パスゲート６６のそれぞれはＰＭＯＳトランジスタのチャンネルとＮＭＯＳトランジスタのチャンネルが並列接続された伝送ゲートを用いることが好ましい。
【００３０】
メインクロックＣＬＫＢが第２状態、例えば、“ロー”に遷移されると、相補メインクロックＣＬＫが“ハイ”になるので、センスアンプ駆動用ＰＭＯＳトランジスタ８２とＮＭＯＳトランジスタ８４がターンオンされる。従って、Ｐセンスアンプ７４とＮセンスアンプ８０とは第１入出力ノードＯＵＴ及び第２入出力ノードＯＵＴＢのレベル差を増幅する。例えば、Ｐセンスアンプ７４は二つの入出力ノードＯＵＴ、ＯＵＴＢのうちでレベルの高いノードの電圧をさらに高く増幅し、Ｎセンスアンプ８０は二つの入出力ノードＯＵＴ、ＯＵＴＢのうちでレベルの低いノードの電圧をさらに低く増幅する。このような状態で所定時間の後にサンプリングクロックＣＬＫＢ２が“ロー”に遷移されると、二つのパスゲート６４、６６がターンオフされて所定レベルに増幅された信号をサンプリングする。このように増幅サンプルされた信号のレベルは図２に示したように一層増幅されてＣＭＯＳレベルになる。即ち、増幅サンプルされたレベルは電源電圧Ｖｄｄと接地電圧Ｖｓｓの値を有することになる。
【００３１】
上記のように、図１に示したクロックサンプル増幅器１０５はプリチャージ区間がなく、入力される入力信号ＶＩと基準信号ＲＥＦ間の電圧差がＰセンスアップ７４及びＮセンスアップ８０によりラッチされる以前にすでに第１入出力ノードＯＵＴ及び第２ＯＵＴＢのレベルが差を示しているので、レベル増幅はより早い時間内になされることができる。クロックサンプル増幅器１０５内のラッチ増幅器６８が動作して第１入出力ノードＯＵＴと第２入出力ノードＯＵＴＢとの電圧をそれぞれ電源電圧Ｖｄｄと接地電圧Ｖｓｓのレベルに転換させるに必要な時間は主ににＰセンスアンプ７４とＮセンスアンプ８０から構成されたラッチのポジティブフィードバックにより発生する。ポジティブフィードバックの速度は二つの入出力ノードの初期電圧レベル値にはほとんど影響を受けないため、小さいスイングの入力信号ＶＩが入っても速度遅延がほとんど発生しない。
【００３２】
ラッチ増幅器６８の動作によりフルＣＭＯＳレベルに変換されたデータ（入力信号ＶＩ）はサンプリングクロックＣＬＫＢ２によりプリチャージ及びイネーブルされるクロックパルス発生器１１０により半導体装置内で使用できるパルス形式の信号として出力される。
【００３３】
クロックパルス発生器１１０に入力される相補サンプリングクロックＣＬＫ２は第１入出力ノードＯＵＴと第２入出力ノードＯＵＴＢの値が電源電圧Ｖｄｄと接地電圧Ｖｓｓに転換される時点で活性化される。即ち、サンプリングクロックＣＬＫＢの論理レベルが“ロー”状態に遷移される時点で相補サンプリングクロックＣＬＫ２の論理レベルが“ハイ”に活性化される。
【００３４】
相補サンプリングクロックＣＬＫ２が“ハイ”になると、これをゲートに入力するＰＭＯＳトランジスタ８６、８８がターンオフされる。ＰＭＯＳトランジスタ８６、８８は電源電圧Ｖｄｄと第１出力ノードＯＴＢ、第２出力ノードＯＣＢとの間にそれぞれ接続される。従って、相補サンプリングクロックＣＬＫが“ハイ”に遷移されると、第１出力ノードＯＴＢ、第２出力ノードＯＣＢに供給される電源電圧Ｖｄｄが遮断されてプリチャージ動作を中断する。そして、相補サンプリングクロックＣＬＫ２にゲートが接続されたＮＭＯＳトランジスタ９８、１０２がターンオンされてクロックパルス発生器１１０をイネーブルさせる。
【００３５】
このとき、図２に示したように、ＣＭＯＳレベルに増幅されたデータ信号ＯＵＴ、ＯＵＴＢが第１出力ノードＯＴＢ、第２出力ノードＯＣＢと駆動用ＮＭＯＳトランジスタ９８、１０２のドレインとの間にそれぞれ接続された二つのＮＭＯＳトランジスタ９６、１００のゲートに入力されると、二つのＮＭＯＳトランジスタ９６、１００のゲート−ソース間の電圧Ｖｇｓに従い第１出力ノードＯＴＢ或いは第２出力ノードＯＣＢは図２のようにパルス信号として出力される。即ち、サンプリングクロックＣＬＫＢが“ロー”に遷移されると、電源電圧Ｖｄｄのレベルにプリチャージされた第１出力ノードＯＴＢ及び第２出力ノードＯＣＢのうちの一つの出力ノードのみが図２のように“ロー”に遷移される。例えば、図２のように第１入出力ノードＯＵＴが“ハイ”レベルに増幅サンプリングされたとすれば、第１出力ノードＯＴＢのレベルがプルダウンされて図２のようにパルス信号として出力される。
【００３６】
第１出力ノードＯＴＢ及び第２出力ノードＯＣＢ間に接続されたプルアップ増幅器９４はプリチャージレベルを維持する出力ノードの電圧をプルアップレベルにラッチする。プルアップ増幅器９４は二つのＰＭＯＳトランジスタ９１、９２から構成され、Ｐセンスアンプ７４の構成と同様に構成される。これは相補サンプリングクロックＣＬＫ２が“ハイ”状態にサンプリング及びパルス生成（ｐｕｌｓｅ  ｅｖａｌｕａｔｉｏｎ）をする時間である。
【００３７】
サンプリングクロックＣＬＫＢが“ハイ”に遷移されると、入力信号ＶＩの増幅サンプリング及びパルス生成を終了し、第１出力ノードＯＴＢ及び第２出力ノードＯＣＢは再びＰＭＯＳトランジスタ９１、９２により電源電圧Ｖｄｄのレベルにプリチャージされる。このように動作されるクロックパルス発生部１１０は相補サンプリングクロックＣＬＫ２と入力データとのレベルに従い第１出力ノードＯＴＢ及び第２出力ノードＯＣＢのうちの一つの信号をローパルス信号として発生させる。
【００３８】
クロックパルス発生部１１０の第１出力ノードＯＴＢ、第２ＯＣＢに接続されたドライバ１０４、１０６はそれぞれ、十分な駆動能力をもって入力されるパルス形式の信号を半導体装置内部の回路に供給する。
【００３９】
本発明の好適な実施の形態において、基準信号は外部から基準電圧が印加されてもよいし、入力レシーバーを具備する直接回路内で発生させて使用してもよい。
【００４０】
本発明の好適な実施の形態に係る高速入力レシーバーにおいて、基準信号ＲＥＦと入力信号ＶＩとの入力端子間の区別は絶対的なものでなく、これらの入力端子を使用する方法は上記のものに限定されない。また、クロック信号はクロック信号と反対の位相及びクロック信号に対する相補信号として示したが、これは必要不可欠なものではないことも理解されよう。
【００４１】
さらに、本発明の好適な実施の形態に係る高速入力レシーバーの構成は上記のものに限定されない。例えば、ＰＭＯＳトランジスタは入力レシーバーの同一位置でＮＭＯＳトランジスタの代わりに用いられるかまたはその逆に用いられてもよく、電源電圧はグラウンド電位に対し逆になり、このような場合にはメインクロックとサンプリングクロックの位相が反対となるように適切に変更してもよい。このような構成により入力レシーバーと同様に使用される入力レシーバーが得られる。また、本発明による高速入力レシーバーの用途は半導体メモリ装置における入力信号の受信及び変換に限定されるものではない。
【００４２】
以上説明したように本発明によるパルス高速入力レシーバーは、入力信号のスイング幅とほとんど無関係な特性を有し、入力信号に対応したパルス信号を生成する。また、前置増幅器などのような回路を有さないので、入力信号のサンプリング過程でプリチャージなしに高速に動作することができ、超高速動作する半導体装置に非常に有用に使用することができるという効果がある。
【００４３】
【発明の効果】
本発明によれば、非常に小さいスイング入力信号に対しても敏感に反応してクロックサンプル増幅し、パルス形式のデータを発生させる高速入力レシーバーを提供することである。
【００４４】
また、非常に小さいスイング電圧レベルに対しても高速クロックに敏感に反応して入力信号をサンプル増幅し、パルス形式のデータを発生させる高速入力レシーバーを提供することである。
【００４５】
さらに、外部から入力される信号を高速にサンプリング増幅して一対の信号を生成し、パルス形式の信号として高速出力する高速入力レシーバーを提供することである。
【図面の簡単な説明】
【図１】本発明の好適な実施の形態に係るパルス信号を発生させる高速入力レシーバーの回路図である。
【図２】図１の高速入力レシーバーの各構成要素の動作を説明するための波形図である。
【図３】従来の技術によるパルス出力のための入力レシーバーの一例を示す図である。
【符号の説明】
６８：ラッチ増幅器
９０：タイミングクロック発生部
１０４、１０６：ドライバ
１０５：クロックサンプル増幅器
１１０：クロックパルス発生器
【図１】
0004173671.tif 000002
【図２】
0004173671.tif 000003
【図３】
0004173671.tif 000004