(57)【特許請求の範囲】
【請求項１】
ゲート絶縁膜厚に依存するような特性上の相違がある複数種類のトランジスタを有する半導体装置であって、
前記複数種類のトランジスタのゲート電極は、１層の高融点金属シリサイドの多結晶電極層からなり、
前記複数種類のトランジスタ間でゲート絶縁膜は、同一の材料かつ同一の膜厚に設定され、かつ、前記ゲート絶縁膜上の前記高融点金属シリサイドの多結晶電極層ゲート電極のグレインサイズを前記トランジスタの種類に応じて変えてある、
半導体装置。
【請求項２】
前記高融点金属シリサイドの多結晶電極層に導入された不純物について、その不純物の種類、導入量の少なくとも何れかが前記トランジスタの種類に応じて異なる、
請求項１に記載の半導体装置。
【請求項３】
前記高融点金属シリサイドの多結晶電極層の膜厚が、前記トランジスタの種類に応じて異なる、
請求項１に記載の半導体装置。
【請求項４】
ゲート絶縁膜厚に依存するような特性上の相違がある複数種類のトランジスタを有する半導体装置の製造方法であって、
当該複数種類のトランジスタのゲート絶縁膜を、半導体基板表面の一回の成膜工程で一括して形成し、
当該ゲート絶縁膜上に、グレインサイズを前記トランジスタの種類に応じて変えて多結晶ゲート電極層を形成し、
前記多結晶ゲート電極層の形成において、１層の高融点金属シリサイド膜を形成し、熱処理によりグレインサイズを変化させる、
半導体装置の製造方法。
【請求項５】
前記多結晶ゲート電極層の形成において、多結晶又は非結晶シリコンと高融点金属とを積層した後、熱処理によりシリサイド化するときにグレインを生成又はサイズ変化させる、
請求項４に記載の半導体装置の製造方法。
【請求項６】
前記多結晶ゲート電極層の形成において、多結晶ゲート電極材料に導入する不純物について、その不純物の種類、導入量の少なくとも何れかを変えて前記トランジスタの種類に応じてグレインサイズを制御する、
請求項４に記載の半導体装置の製造方法。
【請求項７】
前記多結晶ゲート電極層の形成において、その膜厚設定を変えて前記トランジスタの種類に応じてグレインサイズを制御する、
請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に１回のゲート酸化（１種類のゲート酸化膜厚）にて、出来上がりの実効的なゲート酸化膜厚を２種類以上とした半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩの集積規模の増大にともなって、従来のプロセッサとメモリとの組み合わせのみでは、ＬＳＩ開発期間の短縮にとって、ソフトウェアの開発がボトルネックとなり始めている。このため、特定用途向けＬＳＩ（ＡＳＩＣ）を予めＬＳＩチップに組み入れる要求が高まってきている。また、このＡＳＩＣも、集積規模の増大にともないＡＳＩＣを用いるシステムと切り離せなくなり、近年はいわゆるシステムＬＳＩと呼ばれるものに発展してきている。
かかるシステムＬＳＩに集積されるデバイスは、プロセッサやＤＲＡＭのみならず不揮発性メモリや各種インターフェース回路までもが、現在、１チップ化されようとしている。
【０００３】
しかしながら、このように各種デバイスを１チップ化するためのウェハプロセスは、その複雑さを急速に増大しつつある。たとえば、ゲート酸化膜について、従来のＬＳＩでは１種類の膜厚が用いられる場合が多かったのに対して、システムＬＳＩにおいては、デバイスの種類の増大につれて、１種類のゲート酸化膜厚が用いられることはまずなく、マルチオキサイド(Multi-Oxide) プロセスが用いられるのが通常となってきている。これは、デザインルールが同じでもデバイスによって要求される特性が異なるためである。
たとえば、ロジック回路ではトランジスタの駆動能力（動作スピード等）が要求されるのでゲート酸化膜は比較的薄くしなければならない。これに対し、ＤＲＡＭ等のメモリでは、例えば動作速度向上の観点から内部昇圧により外部電源電圧より高い電圧が使用されることがあり、これに伴う耐圧確保の観点から、或いはリテンション特性を改善するために、比較的厚いゲート酸化膜が用いられる。また、他のメモリを含め多くのＬＳＩでは、内部で電源電圧を降下または昇圧する多電源のＬＳＩの場合、絶縁耐圧の問題等からインターフェス回路や高電圧部のゲート酸化膜厚を相対的に厚くする場合がある。
【０００４】
このようなマルチオキサイドプロセスが用いられる場合、通常、厚くゲート酸化膜を形成する部分は、ゲート酸化を２回（追加酸化にて）行う。一方、薄いゲート酸化膜を形成する部分は、後の酸化工程で成長する酸化膜をゲート酸化膜として用いる。したがって、この薄いゲート酸化膜を形成する部分では、レジストマスクプロセスを用いて最初の酸化工程後に、当該酸化膜を選択的に除去する必要がある。
【０００５】
このように、従来の方法ではゲート酸化膜厚の種類に応じたレジストマスクプロセスが必要である。ところが、このレジストマスクプロセスでは、特に薄いゲート酸化膜が形成される部分ではトランジスタが形成される基板領域が露出した後にレジスト除去のアッシング等が必要で、基板汚染の問題がある。また、ゲート酸化膜が露出した状態でレジストの塗布とアッシング等を行わなければならず、レジストからのゲート酸化膜への汚染およびダメージ導入の問題も無視できない。
【０００６】
これに対して、特開平３−９４４６４号公報では、多結晶シリコン（ＰｏｌｙＳｉ）ゲート電極の不純物濃度を変えて、実効的な出来上がりのゲート容量を変化させた半導体装置が提案されている。
図１０（ａ）は、ゲート酸化膜厚が異なる領域を対比して示す断面図であり、図１０（ｂ）は上記公開公報に記載された各種パラメータを示す。
図１０において、本来薄いゲート酸化膜が要求されるチップ部分を領域Ａ、本来厚いゲート酸化膜が要求される部分を領域Ｂと定義する。また、図中の符号１００は半導体基板、１０２はＬＯＣＯＳ、１０４ａ，１０４ｂはゲート酸化膜、１０６ａ，１０６ｂはポリシリコンからなるゲート電極、１０８は層間絶縁膜、１１０は接続プラグ、１１２は配線層を示す。
【０００７】
この半導体装置では、図１０（ｂ）に示すように、レジストマスクプロセスを２度用いることにより、領域Ａ，Ｂ間でポリシリコン中の不純物濃度が変えてある。このため、出来上がりの実効的なゲート酸化膜厚が領域Ａ，Ｂ間で異なる値で実現できる。ここで、“実効的なゲート酸化膜厚”とは、ゲート容量を決定する電荷のない領域の厚さであり、物理的なゲート酸化膜厚に、当該ゲート酸化膜厚に接するポリシリコン層部分に所定電位印加時に形成される空乏層厚を加えたものをいう。
【０００８】
このゲート電極のポリシリコン中の不純物濃度を変える手法を用いれば、１回のゲート酸化（１種類の物理的なゲート酸化膜厚）にて、実効的に複数種類のゲート酸化膜厚を有するトランジスタを形成することができる。
【０００９】
【発明が解決しようとする課題】
しかし、この特開平３−９４４６４号公報に開示された手法では、同時にゲート電極の出来上がりの仕事関数やシート抵抗等も変えてしまう問題がある。とくに、実効的なゲート酸化膜厚に有効な差を設けようとすると、一方（領域Ｂ）のポリシリコン中の不純物濃度をかなり低くする必要があり、この不純物濃度の減少によるの出来上がりのシート抵抗の上昇は致命的である。これに関し、“IEEE TRANSACTION ON ELECTRON DEVICES,VOL.ED-32,NO.3,1985 p620 ”に示されるように、不純物濃度が、例えば１０19ｃｍ-3オーダーを下回ると不純物濃度の減少に対しシート抵抗は指数関数的に増大することが知られている。
このシート抵抗の増大は、ゲート電極配線を引き回さなくても素子の動作速度に影響を与えてしまい、この結果、デバイスや回路設計の自由度が失われてしまう。また、特に低濃度のポリシリコン側で、ゲートバイアスや温度の影響を大きく受けてゲート電極の仕事関数やシート抵抗が変化してしまうので、このことも考慮してデバイスや回路設計を行わなければならない。
以上のことから、このポリシリコン中の不純物濃度を変化させる手法では、デバイスおよび回路の設計から根本的にやり直すことが必須となり、その結果、従来の設計資産を生かせないことになる。
【００１０】
以上のような背景から、ゲート電極の仕事関数や出来上がりのシート抵抗を大きく変えずに、ゲート容量のみ局所的に制御できる絶縁ゲート型トランジスタの形成方法が求められている。
【００１１】
本発明は、このような実情に鑑みてなされ、ゲート酸化を１回（１種類のゲート酸化膜厚）にて行いつつも、複数種類の実効的な出来上がりのゲート酸化膜厚を有する半導体装置を、ゲート電極の仕事関数やシート抵抗の大きな変動をともなうことなく実現することを目的とする。
【００１２】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上記目的を達成するために、本発明者は、種々検討を進めた結果、ＷＳｉｘのようなシリサイド単層のゲート電極において、出来上がりのシリサイドのグレインサイズが大きく成長するほど、実効的な出来上がりのゲート酸化膜厚が増大することを実験的に見いだした。これは、グレイン境界(Grain Boundary)部分に容量性の材質が凝縮するのが原因と考えられる。
【００１３】
本発明は、このような多結晶ゲート電極層、特に、高融点金属シリサイドの多結晶電極層ゲート電極材料の性質を利用したものである。
本発明に係る半導体装置は、ゲート絶縁膜厚に依存するような特性上の相違がある複数種類のトランジスタを有する半導体装置であって、当該複数種類のトランジスタ間で前記ゲート絶縁膜の膜厚が一定の値に設定され、かつ、前記ゲート絶縁膜上の（例えば、高融点金属シリサイドからなる）高融点金属シリサイドの多結晶電極層ゲート電極のグレインサイズをトランジスタの種類に応じて変えてある。
【００１４】
また、本発明に係る半導体装置の製造方法は、ゲート絶縁膜厚に依存するような特性上の相違がある複数種類のトランジスタを有する半導体装置の製造方法であって、当該複数種類のトランジスタのゲート絶縁膜を、半導体基板表面の一回の成膜工程で一括して形成し、当該ゲート絶縁膜上に、グレインサイズをトランジスタの種類に応じて変えて多結晶ゲート電極層、すなわち、高融点金属シリサイドの多結晶電極層ゲート電極を形成する。
【００１５】
グレインサイズを局所的に変える方法としては、以下の２つの方法がある。
（１）例えば多結晶ゲート電極層ゲート電極となる膜を成膜後の熱処理の前に、前記トランジスタの種類に応じて不純物の種類、導入量の少なくとも何れかを変えて、高融点金属シリサイドの多結晶電極層に不純物を導入する。
（２）例えば多結晶ゲート電極層ゲート電極となる膜を成膜後に、当該膜をトランジスタの種類に応じた膜厚まで局所的にエッチング等により薄くする。
【００１６】
かかる本発明の半導体装置の製造方法では、ゲート酸化膜形成のための酸化工程が１回のみで、しかもフォトレジストが形成された状態で基板が表出することがない。この基板汚染等を回避できるプロセスによって、出来上がりの実効的なゲート酸化膜厚をシリサイド等のグレインサイズを変化させることにより同一ウェハ内で異なる値で設定できる。このため、シリサイドの膜厚やグレインサイズに対応した程度のゲート電極のシート抵抗の違いはあるものの、特開平３−９４４６４号公報に開示された方法のように桁違いでシート抵抗が変化するようなことがない。また、不純物がドープされたシリサイドは、材料的にはメタルであり、そのシート抵抗や仕事関数の温度特性も比較的小さい。
以上の理由から、本発明に係る半導体装置の製造方法を適用するに際しては、既に設計済みのデバイスや回路仕様を変更することなく、プロセス変更のみでよい。
【００１７】
【発明の実施の形態】
先に記述したように、本発明者は、シリサイド単層のゲート電極においてグレインサイズが大きく成長するほど実効的な出来上がりのゲート酸化膜厚が増大することを実験により見いだした。本発明は、この実験結果にもとづいて案出されたものであることから、以下では、この実験結果を簡単に述べた後、本発明に係る半導体装置およびその製造方法の実施形態を、図面を参照しながら詳細に説明する。
【００１８】
図８は、不純物イオンの種類に応じたゲート容量変化を調べたＣＶ測定の結果を示すグラフである。また、図９は、測定したゲート容量値から計算により求めた実効的なゲート酸化膜厚とイオンドーズ量との関係を示すグラフである。
この実験では、ＷＳｉｘの膜へのドーズ量を５×１０15ｃｍ-2と一定として、Ｐｈｏｓ、Ａｓ、Ｓｂ、Ｂ等の不純物種類を変えてイオン注入し、これを所定条件でアニールした試料を評価対象とした。
【００１９】
図８に示すように、ドープした不純物の種類（Ｐｈｏｓ、Ａｓ、Ｓｂ、Ｂ等）の違いにより、特に正のゲートバイアス側でゲート容量Ｃｇの値が異なっている。これは、各試料のシリサイド膜において上記アニールにおける結晶化速度に違いが生じ、グレンサイズが異なっているためである。このグレンサイズの相違でゲート容量Ｃｇが変化する原因は、グレイン境界部分に容量性の材質が凝縮するためと考えられる。所定のゲートバイアス時のゲート容量値を用いることにより、実効的なゲート酸化膜厚Ｔox.effを計算により求めることができる。
この実効的なゲート酸化膜厚Ｔox.effは、図９に示すように、不純物イオンのドーズ量に依存し、ドーズ量を大きくするほど各種不純物を用いた場合のＴox.eff差を拡げることが分かる。これは、ドーズ量を大きくするほどグレンサイズが大きくなるといった観察結果とも一致している。
また、一般に、多結晶材料のグレンサイズは、その膜厚が大きなるほど最終的な結晶粒径も大きなものが得られることが知られている。
【００２０】
以上より、シリサイド単層のゲート電極において、出来上がりのシリサイドのグレインサイズを制御することにより、同じ酸化膜厚でも、出来上がりの実効的なゲート酸化膜厚が異なる複数種類のトランジスタを作製することが可能となることが分かった。そして、シリサイドの出来上がりのグレインサイズを変化させるには、シリサイドヘ導入する不純物の種類やドーズを変化させたり、シリサイドの膜厚を局所的に変化させたりすればよいことが判明した。
【００２１】
たとえば、ＷＳｉｘの場合、ＡｓもしくはＰｈｏｓを〜５×１０20ｃｍ-3の濃度でドープすることにより、何れも場合も仕事関数をシリコンのバンドギャップ中央から〜０．３Ｖ程度ｎ+ ＰｏｌｙＳｉ側へシフトさせることが可能である。そして、Ａｓドープの場合は、Ｐｈｏｓドープに比べて出来上がりのグレインサイズが大きく実効的なゲート酸化膜厚Ｔox.effが増大する。つまり、ＡｓとＰｈｏｓの組み合わせでは、仕事関数を同じ方向と量だけシフトさせ、かつシート抵抗値もほぼ同じとしながら、出来上がりの実効的なゲート酸化膜厚Ｔox.effのみ異なる２種類のトランジスタが作製できる。
また、ｐ型不純物とｎ型不純物、例えばＢとＡｓの組み合わせでは、仕事関数のシフト方向が異なり差が生じるものの、実効的なゲート酸化膜厚Ｔox.effの差をより大きくできる。
一方、ＷＳｉｘの膜厚をレジストマスクプロセスによって局所的に変化させれば、同じ熱処理でもＷＳｉｘの出来上がりのグレインサイズはその膜厚に大きく依存して変化する。この方法単独でも局所的に実効的なゲート酸化膜厚Ｔox.effを変化させることができるが、上記不純物の種類やドーズ量を適宜選択してイオン注入する方法との組み合わせによって、更に大きなＴox.eff差を実現できる。
【００２２】
以下、本発明のより具体的な実施形態を、ＭＯＳ型半導体装置のゲート電極形成を例として説明する。
【００２３】
第１実施形態
本実施形態は、不純物の種類やドーズ量を変えた場合である。
図１は、本実施形態に係るＭＯＳ型半導体装置の要部断面図である。
図１において、符号１はＭＯＳ型半導体装置、２はシリコン基板、４はＬＯＣＯＳ等の素子分離領域、６はゲート酸化膜、８ａ，８ｂはＷＳｉｘからなるゲート電極、１０は層間絶縁膜を示す。なお、図１では、その左側に実効的なゲート酸化膜厚Ｔox.effを薄くしたいチップ領域Ａを、右側にＴox.effを厚くしたいチップ領域Ｂを示す。
【００２４】
この実施形態では、Ｂｕｌｋとなるシリコン基板２上に形成されたゲート酸化膜６に、例えばＷＳｉｘからなるゲート電極８ａ，８ｂが形成されている。ゲート酸化膜６の膜厚は例えば〜５ｎｍ程度、ゲート電極８ａ，８ｂの厚みは例えば〜１００ｎｍ程度である。
そして、一方の領域Ａにおけるゲート電極８ａにはｐｈｏｓが、例えば〜５×１０20ｃｍ-3の濃度で、もう一方の領域Ｂにおけるゲート電極８ｂにはＡｓが、例えば〜１×１０21ｃｍ-3の濃度でそれぞれドーピングされている。本例では、このようにＷＳｉｘ内のｎ型不純物の種類と濃度を変えて、例えば最高熱処理温度が８５０℃で３０ｍｉｎ程度の熱処理を経た後の出来上がりのグレインサイズを、図１に示すように、領域Ｂ側で領域Ａ側よりも十分に大きくしている。
その結果、出来上がりの実効的なゲート酸化膜厚Ｔox.eff（計算値）を、領域Ａ側で〜６ｎｍ、領域Ｂ側で〜８ｎｍと差を設けている。本例の場合、ＷＳｉｘの仕事関数は、どちらの不純物を用いた場合でもシリコンのバンドギャップ中央からｎ+ Ｓｉ側に〜０．３Ｖシフトしたところに位置する。
【００２５】
このような本例の半導体装置１では、成膜直後(As Grown)の物理的な酸化膜厚を一定としながら、つまり、一回のゲート酸化によって、ＷＳｉｘに導入する不純物の種類及び／又は濃度を変えることにより、局所的に出来上がりの実効的なゲート酸化膜厚を変化させている。
【００２６】
なお、図１の例では異なる種類の不純物としてｐｈｏｓとＡｓとを用いているが、本実施形態では、不純物の種類に限定はない。例えば、グレイン成長を阻害する不純物としてホウ素（Ｂ）を用いることも可能である。この時、ＷＳｉｘの仕事関数は、シリコンのバンドギャップ中央からｐ+ Ｓｉ側に〜０．３Ｖシフトすることになる。したがって、他のｎ型不純物がドープされたＷＳｉｘと異なる仕事関数になってしまうが、出来上がりの実効的なゲート酸化膜厚Ｔox.effは成膜直後のそれに近い〜５．５ｎｍ程度となり、より大きなＴox.eff差が得られる利点がある。いずれにしても、基本的には不純物ドーズ量を増やすほど、出来上がりのグレインの成長を促進もしくは抑制することができる。
その他の構成も、上記説明に限定されない。本発明が適用され得る半導体装置は、ゲート絶縁膜（酸化膜に限らない）により基板と絶縁されているＭＩＳ型半導体装置であればよい。基板は、ＳＯＩのようなものであってもよく、またゲート電極としては、一般的な多結晶のシリサイドやメタル、例えばＭｏＳｉｘ、ＴａＳｉｘ、Ｍｏ、Ｗ、Ｔａ等であってもよい。多結晶材料としては、その他ポリシリコンであってもよい。また、導入する不純物の種類やその濃度もあくまでもその一例である。
【００２７】
つぎに、上述した構成の半導体装置の製造方法を、図面に沿って説明する。
図２〜図５は、本製造方法の各製造過程を示す断面図である。
【００２８】
まず、図２（Ａ）において、用意したシリコン基板２にＬＯＣＯＳ法等で素子分離領域４を形成する。
つぎに、図２（Ｂ）において、ゲート酸化膜６を、成膜直後で例えば〜６ｎｍとなるように熱酸化法等により成長させる。ゲート酸化膜６上に、ＷＳｉｘ膜８を例えば〜１００ｎｍほど、例えばＣＶＤ法にて堆積する。このときのＷＳｉｘの堆積条件は、例えば以下に示すとおりとする。
【００２９】
〔ＷＳｉｘの堆積条件〕，
Ｃｏｌｄ  Ｗａｌｌ型ＬＰ−ＣＶＤ装置，
圧力：１３３Ｐａ，
サセプター温度：５９５℃，
導入ガス：ＳｉＨ2 Ｃｌ2 ／ＷＦ6 ＝１００／１．８ｓｃｃｍ。
【００３０】
図３（Ｃ）において、ＷＳｉｘ膜８上に、領域Ａで開口するレジストパターン９を形成する。そして、全面にＰｈｏｓ+ をイオン注入によりドープする。このイオン注入条件は、例えば、加速電圧：２５ＫｅＶ、ドーズ量：５×１０15ｃｍ-2とする。これにより、レジストパターン９の開口部９ａを通して、領域ＡのＷＳｉｘ膜部分のみにＰｈｏｓが導入される。
【００３１】
続いて、図３（Ｄ）において、ＷＳｉｘ膜８上に、先に形成したのとは別のレジストパターン１１を形成し、その開口部１１ｂを通してＡｓ+ を領域ＢのＷＳｉｘ膜部分のみにイオン注入によりドープする。このときのイオン注入条件は、例えば、加速電圧：５０ＫｅＶ、ドーズ量１×１０16ｃｍ-2とする。
【００３２】
このようにして異なる不純物がドーズされたＷＳｉｘ膜８上に、図４（Ｅ）に示すように、これを加工してゲート電極パターンを得るためのフォトレジスト１３を形成し、このフォトレジスト１３をマスクにＷＳｉｘ膜８およびゲート酸化膜６を、例えばＲＩＥ等の方法によりエッチングする。
このフォトレジスト１３を除去し、後は特に図示しないが、ＬＤＤ領域の形成、高濃度不純物領域の形成を行った後、層間絶縁膜を堆積する。これら不純物領域の形成は、通常のＭＯＳトランジスタ作製プロセスと同様に行う。すなわち、ＬＤＤ領域の形成はゲート電極形成後に、高濃度不純物拡散領域の形成は更にサイドウォール絶縁層を形成した後に行い、ゲート電極パターンやＬＯＣＯＳ（及びサイドウォール絶縁層）を自己整合マスクとして、かつレジストマスクによりｎＭＯＳとｐＭＯＳの一方を保護しながら異なる不純物を打ち分ける。
【００３３】
次に、不純物の活性化のための熱処理を、例えば以下の条件にて行う。これにより、図１で詳示されるように、領域Ａ側のゲート電極８ａではグレインサイズが小さなものとなり、領域Ｂ側のゲート電極８ｂではグレインサイズが大きなものとなる。
【００３４】
〔熱処理条件〕；電気炉アニール，
Ｎ2 雰囲気中で８５０℃、３０分。
【００３５】
後は、図５（Ｈ）に示す如く、通常のＭＯＳトランジスタ作製プロセスと同様に、接続プラグ１２の形成（コンタクトホールの形成とメタルの埋め込み）、配線１４の形成を順次行ない、当該半導体装置１を完成させる。
【００３６】
本例の製造方法では、ゲート酸化膜の形成工程が一回であり（図２（Ｂ））、直ぐにＷＳｉ膜８で覆われる。そして、図４（Ｆ）でパターンニングされるまでは、このゲート酸化膜６や基板表面が一度も表出することがない。その結果、ゲート酸化膜６や基板表面が有機物で汚染されたりダメージを受けることがない。
本製造方法では、このように信頼性が高いゲート形成プロセスであるうえ、不純物の打ち分けによって実効的なゲート酸化膜厚を容易に変化させることができる利点がある。
【００３７】
なお、上述した各部の形成方法は一例であり、その方法，条件に限定されない。たとえば、ＷＳｉｘの成膜法は、ＣＶＤ法のほか、蒸着法、スパッタ法といった物理的成膜方法の採用も可能である。いずれの成膜法においても、ＷＳｉｘでなくとも、例えばポリシリコンと高融点金属との積層膜を作ってから、これを加熱時に反応させＷＳｉｘの単層膜に変化させてもよい。また、金属とシリコンを別々のソースから供給するコエバポレーション(co-evaporation)，コスパッタ(co-supattering)、ホットプレス形成のシリサイドターゲットを用いたスパッタ法等、種々の方法が採用可能である。
【００３８】
第２実施形態
本実施形態は、局所的に多結晶ゲート電極の膜厚を変えて、その出来上がり時のグレインサイズを変化させる場合である。
図６は、本実施形態に係るＭＯＳ型半導体装置の要部断面図である。また、図７は、図６のＭＯＳ型半導体装置の製造過程において、多結晶ゲート電極となるシリサイド膜の厚みを設定する工程を示す断面図である。なお、この図７は先の第１実施形態における図３の工程に対応するもので、他の工程は基本的に第１実施形態と同様である。また、構成上も、シリサイド膜の厚さ以外は第１実施形態と同様であり、以下では、重複する構成は同一符号を付して詳細な説明を省略する。
【００３９】
一般的にシリサイドのような多結晶材料は、その膜厚が増大するほど、出来上がりのグレインサイズが大きくなる。よって、一定の膜厚を堆積した後でマスクを用いて局所的な多結晶材料の膜厚を薄膜化すれば、出来上がりの多結晶膜のグレインサイズをウェハ内で局所的に変化させることが可能となる。
たとえば、図６の例では、領域Ａと領域Ｂともに同じ不純物をイオン注入してＷＳｉｘ膜を導電化したにもかかわらず、ＷＳｉ膜の膜厚を制御するだけで、結晶化アニール後には、領域Ｂのゲート電極２２ｂのグレインサイズを、領域Ａのゲート電極２２ａ側に比べ大きくできる。
より詳しくは、アニールの最高熱処理温度が８５０℃で時間が３０ｍｉｎ程度の場合で、ＷＳｉｘ２２ａの膜厚を領域Ａで〜５０ｎｍ程度とすれば、成膜直後のゲート酸化膜厚にほぼ等しい出来上がりの実効的なゲート酸化膜厚Ｔox.effを得ることが可能である。一方、ＷＳｉｘ２２ｂの膜厚を領域Ｂで〜１５０ｎｍ程度と厚膜化すると、同じアニール条件で出来上がりの実効的な酸化膜厚Ｔox.effは〜７ｎｍ程度となる。このアニール時の最高熱処理温度が高いほどＷＳｉｘの厚い部分でのグレイン成長が促進され、かつＡｓ等のグレイン成長を促進する不純物が導入された場合はよりグレインサイズが大きくなることになる。
【００４０】
具体的にＷＳｉｘ膜厚に差を設ける方法としては、まず、図７（Ａ）において、領域Ａのみ開口するフォトレジスト９を形成する。つぎに、図７（Ｂ）の工程において、フォトレジスト９の開口部９ａを通して領域Ａ部分のみ、ＷＳｉｘ２２を堆積後の膜厚（〜１５０ｎｍ）から例えば〜５０ｎｍ程度に局所的にエッチングにより薄膜化する。このＷＳｉｘ２２の薄膜化は、ＲＩＥ等のドライエッチングを用いてもよいし、ウェットエッチングを用いてもよい。なお、本例では、この図７の工程の前後に、全面イオン注入により所定の不純物を所定量ドーズする必要がある。
【００４１】
このような方法では、第１実施形態の場合と比較すると、イオン注入とフォトレジストマスクパターンの形成が１回ずつ省略でき、工程が簡素である。
なお、この膜厚制御によるグレインサイズの変更を、先の第１実施形態と組み合わせて、つまり導入する不純物の種類、及び／又はドーズ量と、ＷＳｉｘの膜厚とを同時に変化させることもできる。これにより、工程数が増えるものの、実効的な酸化膜厚Ｔox.effを領域Ａ，Ｂ間でより拡大させることが可能となる。ここで、多結晶材料や不純物の種類、並びに処理の方法や条件に関する変形ができることは、第１実施形態と同様である。
【００４２】
【発明の効果】
本発明に係る半導体装置およびその製造方法によれば、1 回の酸化（成膜直後の酸化膜厚が一定）で、２種以上の実効的な酸化膜厚を有するトランジスタが作製可能となる。この結果、レジスト等からの汚染の影響を受けることなく、マルチオキサイドプロセスを行える。また、メタルもしくはシリサイド等のゲート電極を用いているので、出来上がりの実効的なゲート酸化膜厚やグレインサイズによって、ゲート電極のシート抵抗が大きく変化するようなことはない。このため、既に設計されているデバイスや回路仕様の基本的な部分を変更せずにプロセスの変更のみで対応でき、かかる設計の資産を利用することが可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るＭＯＳ型半導体装置の要部断面図である。
【図２】図１に示すＭＯＳ型半導体装置の各製造過程を示す断面図であり、ＷＳｉｘ膜の成膜までを示す。
【図３】図２に続く同断面図であり、ＷＳｉｘ膜への不純物イオン注入までを示す。
【図４】図３に続く同断面図であり、ＷＳｉｘ膜加工（ゲート電極形成）までを示す。
【図５】図４に続く同断面図であり、上層配線形成までを示す。
【図６】本発明の第２実施形態に係るＭＯＳ型半導体装置の要部断面図である。
【図７】図６に示すＭＯＳ型半導体装置の製造過程において、多結晶ゲート電極となるシリサイド膜の厚みを設定する工程を示す断面図である。
【図８】不純物イオンの種類に応じたゲート容量変化を調べたＣＶ測定の結果を示すグラフである。
【図９】ゲート容量から計算により求めた実効的なゲート酸化膜厚とイオンドーズ量との関係を示すグラフである。
【図１０】従来の実効的なゲート酸化膜厚を変更する方法で作成されたＭＯＳ型半導体装置について、ゲート酸化膜厚が異なる２つの領域での断面構造を各種製造パラメータとともに示す図である。
【符号の説明】
１，２０…ＭＯＳ型半導体装置（半導体装置）、２…シリコン基板、４…素子分離領域、６…ゲート酸化膜（ゲート絶縁膜）、８，２２…ＷＳｉｘ膜、８ａ，８ｂ，２２ａ，２２ｂ…ゲート電極（多結晶ゲート電極）、９，１１，１３…フォトレジスト、１０…層間絶縁膜、１２…接続プラグ、１４…配線、Ｃｇ…ゲート容量、Ｔox.eff…出来上がりの実効的なゲート酸化膜厚。
【図１】
0004032494.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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