(57)【特許請求の範囲】
【請求項１】
第１ゲート電極、第１ソース電極、及び第１ドレイン電極を有し、上記第１ゲート電極がフローティングゲートとして機能する第１トランジスタと、
上記第１トランジスタのゲート電極に結合された第１容量電極及びそれに対向する第２容量電極を備えた容量素子と、
第２ゲート電極、第２ソース電極、及び第２ドレイン電極を有し、上記第２ゲート電極が上記第１トランジスタの第１ゲート電極に結合された第２トランジスタと、を含むメモリセルが配列されて成る半導体集積回路であって、
上記第１トランジスタとは分離されたウェル領域に上記第２トランジスタを形成し、且つ、
上記第２トランジスタの基板バイアスのほうが上記第１トランジスタの基板バイアスよりも深くなるように上記ウェル領域への供給電圧を調整可能なウェル電圧調整手段を設けたことを特徴とする半導体集積回路。
【請求項２】
第１ゲート電極、第１ソース電極、及び第１ドレイン電極を有し、上記第１ゲート電極がフローティングゲートとして機能する第１トランジスタと、
上記第１トランジスタのゲート電極に結合された第１容量電極及びそれに対向する第２容量電極を備えた容量素子と、
第２ゲート電極、第２ソース電極、及び第２ドレイン電極を有し、上記第２ゲート電極が上記第１トランジスタの第１ゲート電極に結合された第２トランジスタと、を含むメモリセルが配列されて成る半導体集積回路であって、
上記第１トランジスタとは分離されたウェル領域に上記第２トランジスタを形成し、且つ、
上記メモリセルと等価に形成された回路を含むダミー回路と、
上記ダミー回路の出力電流を電圧信号に変換する電流電圧変換手段と、
上記電流電圧変換手段の出力信号を参照電圧と比較するための比較手段と、
上記比較手段の比較結果に応じて、上記ウェル領域への供給電圧を調整可能なウェル電圧調整手段と、を設けたことを特徴とする半導体集積回路。
【請求項３】
第１ゲート電極、第１ソース電極、及び第１ドレイン電極を有し、上記第１ゲート電極がフローティングゲートとして機能する第１トランジスタと、
上記第１トランジスタのゲート電極に結合された第１容量電極及びそれに対向する第２容量電極を備えた容量素子と、
第２ゲート電極、第２ソース電極、及び第２ドレイン電極を有し、上記第２ゲート電極が上記第１トランジスタの第１ゲート電極に結合された第２トランジスタと、を含むメモリセルが配列されて成る半導体集積回路であって、
上記メモリセルと等価に形成された回路を含むダミー回路と、
上記ダミー回路の出力電流を電圧信号に変換する電流電圧変換手段と、
上記電流電圧変換手段の出力信号を参照電圧と比較するための比較手段と、
上記比較手段の比較結果に応じて、上記第２トランジスタのソース電位を調整可能なインピーダンス調整手段と、を設けたことを特徴とする半導体集積回路。
【請求項４】
上記メモリセルと等価に形成された回路を含み、上記ウェル領域への供給電圧の調整、又は上記第２トランジスタのソース電位の調整が行われる直前に書き込みが行われる第２ダミー回路と、
上記第２ダミー回路の出力電流を電圧信号に変換することによって上記参照電圧を得るための第２電流電圧変換手段と、を含む請求項２又は３記載の半導体集積回路。
【請求項５】
上記メモリセルと等価な回路を含み、上記ウェル領域への供給電圧の調整、又は上記第２トランジスタのソース電位の調整が行われる直前に、書き込みが行われる第２ダミー回路と、
上記メモリセルと等価な回路を含み、上記ウェル領域への供給電圧の調整、又は上記第２トランジスタのソース電位の調整が行われる直前に、書き込みが行われる第３ダミー回路と、
上記第２ダミー回路の出力電流と上記第３ダミー回路の出力電流との合成電流を電圧信号に変換することによって上記参照電圧を得るための第２電流電圧変換手段と、を含む請求項２又は３記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的に消去及び書き込み可能な不揮発性記憶素子を有する半導体集積回路に関し、例えば、既存のＣＭＯＳプロセスへ新たなプロセスを追加することなく搭載できる単層ポリフラッシュ技術を適用して形成したメモリセルを欠陥救済等に適用したマイクロコンピュータやメモリＬＳＩに適用して有効な技術に関する。
【０００２】
【従来の技術】
単層のポリシリコンゲートで不揮発性メモリのメモリセルを構成する単層ポリフラッシュ技術については、特開平６−３３４１９０号公報、米国特許公報第５，４４０，１５９号、米国特許公報第５，５０４，７０６号、特開平４−２１２４７１号公報（対応米国特許公報第５，４５７，３３５号）、及び、大崎らによる”A single Ploy EEPROM Cell Structure for Use in Standard CMOS Processes", IEEE Journal of solid state circuits", VOL. 29, NO.3, Ｍarch 1994, pp311-316に記載がある。例えば特開平６−３３４１９０号公報に記載された単層ポリフラッシュによる不揮発性メモリセルは、半導体基板に第１導電型のＭＯＳトランジスタが形成されると共に、第２導電型のウェルに絶縁層を介してプレート電極が形成され、上記ＭＯＳトランジスタのゲート電極及びプレート電極が共通接続されてフローティングゲートとして機能され、第２導電型のウェルがコントロールゲートとして機能されるようになっている。
【０００３】
特開平４−２１２４７１号公報には、電気的に書き込み可能な不揮発性メモリ（ＥＰＲＯＭ）をリード・オンリ・メモリ（ＲＯＭ）の救済回路として利用する技術についても開示している。更に同公報には、この発明に係る１層ゲート構造の不揮発性記憶素子は、書き込みをホットキャリアで行い、消去をソース又はドレインに高電圧を印加してトンネル電流で行う、或いは書き込みと消去をトンネル電流で行う電気的に書き込みと消去とが可能な不揮発性記憶素子としても利用できる、との記載がある。
【０００４】
一方、誤動作防止の観点より２個の不揮発性記憶素子を差動的に利用する技術について記載された文献としては、特開平４−１６３７９７、特開平１−２６３９９９、特開平４−７４３９２、特開平２−１２７４７８、特開平４−１２９０９１、特開平６−２６８１８０の各号公報、及び、米国特許公報５，０２９，１３１号がある。差動形態のメモリセル構造では、相互に一方の不揮発性記憶素子を書き込み状態、他方の不揮発性記憶素子を消去状態とし、双方の不揮発性記憶素子から並列的に読み出した読み出し信号を差動増幅するものであり、書き込み、消去状態の何れの不揮発性記憶素子の出力が反転、非反転側何れの入力になるかに応じて記憶情報の論理値が判定される。
【０００５】
【発明が解決しようとする課題】
既存のＣＭＯＳプロセスへ新たなプロセスを追加することなく搭載できる単層ポリフラッシュ技術を適用して形成したメモリセルについて本願発明者が検討した結果、以下の点が明らかにされた。
【０００６】
上記メモリセルは、例えば第１ゲート電極、第１ソース電極、及び第１ドレイン電極を有し、上記第１ゲート電極がフローティングゲートとして機能する第１ｎチャンネル型ＭＯＳトランジスタと、上記第１ｎチャンネル型ＭＯＳトランジスタのゲート電極に結合された第１容量電極及びそれに対向する第２容量電極とを備えたＭＯＳ容量素子と、第２ゲート電極、第２ソース電極、及び第２ドレイン電極を有し、上記第２ゲート電極が上記第１ｎチャンネル型ＭＯＳトランジスタの第１ゲート電極に結合された第２ｎチャンネル型ＭＯＳトランジスタとを含んで構成される。
【０００７】
第２ｎチャンネル型ＭＯＳトランジスタの書き込み後のしきい値電圧はできるだけ高く設定して誤動作までの時間を長くする工夫が必要とされる。しかしながら、第２ｎチャンネル型ＭＯＳトランジスタのしきい値電圧を上げるために、その基板バイアスを深くすると、基板が共通化された第１ｎチャンネル型ＭＯＳトランジスタの基板バイアスも同時に深くなってしまう。第１ｎチャンネル型ＭＯＳトランジスタは、情報の書き込みに使用されるもので、例えばフローティングゲートへのホットエレクトロン注入によって情報書き込みを行う場合に多くの電流を流す必要があることから基板バイアスを浅くすることでしきい値を低くするのが望ましい。従って、情報書き込みのことを考慮すると、基板バイアスを十分に深くすることができず、その結果として、上記第１及び第２ｎチャンネル型ＭＯＳトランジスタのトンネル膜へ印加された自己電界による電荷漏洩や、絶縁膜中の可動イオンや水分により、しきい値電圧に漸近するまでの時間が不所望に短くなり、メモリセルの寿命が制限される虞のあることが本願発明者によって見いだされた。例えば上記メモリセルをＤＲＡＭなどの欠陥救済に適用した場合には、ＤＲＡＭにおける正規のメモリセルアレイの寿命に比べて、欠陥救済のために設けられた上記メモリセルの寿命のほうが短くなってしまうことが考えられ、その改善が望まれる。
【０００８】
本発明の目的は、不揮発性記憶素子を用いたメモリセルによる長期の情報保持性能を向上させることができる半導体集積回路を提供することにある。
【０００９】
本発明の上記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、第１手段として、第１ゲート電極、第１ソース電極、及び第１ドレイン電極を有し、上記第１ゲート電極がフローティングゲートとして機能する第１トランジスタと、上記第１トランジスタのゲート電極に結合された第１容量電極及びそれに対向する第２容量電極を備えた容量素子と、第２ゲート電極、第２ソース電極、及び第２ドレイン電極を有し、上記第２ゲート電極が上記第１トランジスタの第１ゲート電極に結合された第２トランジスタとを含むメモリセルが配列されて半導体集積回路が構成されるとき、上記第１トランジスタとは分離されたウェル領域に上記第２トランジスタを形成し、且つ、上記第２トランジスタの基板バイアスのほうが上記第１トランジスタの基板バイアスよりも深くなるように上記ウェル領域への供給電圧を調整可能なウェル電圧調整手段を設ける。
【００１２】
上記の第１手段によれば、第２トランジスタは、上記第１トランジスタとは分離されたウェル領域に形成されるため、上記第１トランジスタに影響を与えることなく、上記ウェル領域に供給される電圧の設定が可能とされる。ウェル電圧調整手段は、上記第２トランジスタの基板バイアスのほうが上記第１トランジスタの基板バイアスよりも深くなるように上記ウェル領域への供給電圧を調整する。このことが、トランジスタの特性劣化に起因するしきい値電圧の低下分を補償することで、初期のしきい値電圧に漸近するまでの時間を延ばし、メモリセルによる長期の情報保持性能の向上を達成する。
【００１３】
また、第２手段として、第１ゲート電極、第１ソース電極、及び第１ドレイン電極を有し、上記第１ゲート電極がフローティングゲートとして機能する第１トランジスタと、上記第１トランジスタのゲート電極に結合された第１容量電極及びそれに対向する第２容量電極を備えた容量素子と、第２ゲート電極、第２ソース電極、及び第２ドレイン電極を有し、上記第２ゲート電極が上記第１トランジスタの第１ゲート電極に結合された第２トランジスタとを含むメモリセルが配列されて半導体集積回路が構成されるとき、上記第１トランジスタとは分離されたウェル領域に上記第２トランジスタを形成し、且つ、上記メモリセルと等価に形成された回路を含むダミー回路と、上記ダミー回路の出力電流を電圧信号に変換する電流電圧変換手段と、上記電流電圧変換手段の出力信号を参照電圧と比較するための比較手段と、上記比較手段の比較結果に応じて上記ウェル領域への供給電圧を調整可能なウェル電圧調整手段とを設ける。
【００１４】
上記の第２手段によれば、電流電圧変換手段は上記ダミー回路の出力電流を電圧信号に変換し、比較手段は上記電流電圧変換手段の出力信号を参照電圧と比較し、ウェル電圧調整手段は、上記比較手段の比較結果に応じて、上記ウェル領域に供給される電圧を調整する。このことが、トランジスタの特性劣化に起因するしきい値電圧の低下分を補償することで、初期のしきい値電圧に漸近するまでの時間を延ばし、メモリセルによる長期の情報保持性能の向上を達成する。
【００１５】
さらに、第３手段として、第１ゲート電極、第１ソース電極、及び第１ドレイン電極を有し、上記第１ゲート電極がフローティングゲートとして機能する第１トランジスタと、上記第１トランジスタのゲート電極に結合された第１容量電極及びそれに対向する第２容量電極を備えた容量素子と、第２ゲート電極、第２ソース電極、及び第２ドレイン電極を有し、上記第２ゲート電極が上記第１トランジスタの第１ゲート電極に結合された第２トランジスタとを含むメモリセルが配列されて半導体集積回路が構成されるとき、上記メモリセルと等価に形成された回路を含むダミー回路と、上記ダミー回路の出力電流を電圧信号に変換する電流電圧変換手段と、上記電流電圧変換手段の出力信号を参照電圧と比較するための比較手段と、上記比較手段の比較結果に応じて、上記第２トランジスタのソース電位を調整可能なインピーダンス調整手段とを設ける。
【００１６】
上記の第３手段によれば、電流電圧変換手段は上記ダミー回路の出力電流を電圧信号に変換し、比較手段は上記電流電圧変換手段の出力信号を参照電圧と比較し、インピーダンス調整手段は、上記比較手段の比較結果に応じて、上記第２トランジスタのソース電位を調整する。このことが、トランジスタの特性劣化に起因するしきい値電圧の低下分を補償することで、初期のしきい値電圧に漸近するまでの時間を延ばし、メモリセルによる長期の情報保持性能の向上を達成する。
【００１７】
このとき、参照電圧を容易に得るには、上記メモリセルと等価に形成された回路を含み、上記ウェル領域への供給電圧の調整、又は上記第２トランジスタのソース電位の調整が行われる直前に書き込みが行われる第２ダミー回路と、上記第２ダミー回路の出力電流を電圧信号に変換することによって上記参照電圧を得るための電流電圧変換手段とを設けると良い。
【００１８】
そして、ソースリーク電流を５０％減少させた状態を判定基準にする回路を容易に実現するには、上記メモリセルと等価な回路を含み、上記ウェル領域への供給電圧の調整、又は上記第２トランジスタのソース電位の調整が行われる直前に、書き込みが行われる第２ダミー回路と、上記メモリセルと等価な回路を含み、上記ウェル領域への供給電圧の調整、又は上記第２トランジスタのソース電位の調整が行われる直前に、書き込みが行われる第３ダミー回路と、上記第２ダミー回路の出力電流と上記第３ダミー回路の出力電流との合成電流を電圧信号に変換することによって上記参照電圧を得るための第２電流電圧変換手段とを設けると良い。
【００１９】
上記半導体集積回路は、ＣＭＯＳプロセス若しくは単層ポリシリコンゲートプロセスのような、通常のロジック回路プロセス或いは汎用ＤＲＡＭプロセス等に対して、全く新たなプロセスを追加することなく製造可能になる。
【００２０】
【発明の実施の形態】
図２には、本発明にかかる半導体集積回路の一例である１ＧビットＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）２０が示される。このＤＲＡＭ２０は、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコンなどの一つの半導体基板に形成される。
【００２１】
メモリセルアレイ２６は、複数のワード線２６２とそれに交差するように配列された複数のビット線２６１とを有し、上記複数のワード線２６２と上記複数のビット線２６１との交差箇所にダイナミック型のメモリセル２６３が設けられている。
【００２２】
さらに、アドレス信号や制御信号の取り込み、及びデータの入出力を可能とするための入出力インタフェース回路２４、この入出力インタフェース２４を介して取り込まれた行アドレスをデコードするための行デコーダ２５、上記入出力インタフェース２４を介して取り込まれた列アドレスをデコードするための列デコーダ２８、及び上記メモリセルアレイ２６と上記入出力インタフェース回路２４の間で行われるデータ入出力を制御するためのＩ／Ｏ（インプット／アウトプット）制御回路２７が設けられている。
【００２３】
行アドレスや列アドレスの有効性を示すストローブ信号、読み出し状態又は書き込み状態を指示するためのリードライト信号などが含まれる。
【００２４】
上記行デコーダ２５の出力信号に応じて上記複数のワード線のうちの１本が選択レベルに駆動され、そのワード線に繋がっている全てのメモリセルが読み書き可能にされる。また、上記列デコーダ２８の出力信号に応じて、Ｉ／Ｏ制御回路２７内の行選択スイッチ（図示せず）が駆動され、それにより、上記複数のビット線２６１の中から対応するビット線が選択的に入出力インタフェース回路２４に結合される。このとき、リードライト信号によって読み出し状態が指示されていれば、メモリセルアレイ２６から、入力アドレスに対応する領域からのデータの読み出しが可能とされ、リードライト信号により書き込み状態が指示されていれば、入力アドレスに対応する領域へのデータ書き込みが可能とされる。
【００２５】
また、メモリセルアレイ２６の部分的な不良をワード単位で救済可能とするため、救済用ワード線２６５と、入力された冗長アドレスをデコードすることにより上記救済用ワード線２６５を選択レベルに駆動するための救済用デコーダ２３、不良ワード線のアドレスを記憶するための救済用アドレス記憶回路２２、及び上記救済用アドレス記憶回路２２の動作を制御するためのコントローラ２１が設けられる。上記救済用ワード線と上記複数のビット線２６１との交差箇所には救済用メモリセル２６４が設けられており、複数のワード線２６２において故障を有する不良ワード線に代えて救済用ワード線２６５が選択されることで冗長救済が行われる。ここで、上記救済用アドレス記憶回路２２は、ＥＥＰＲＯＭ（エレクトリカリ・イレーザブル・アンド・プログラマブル・リード・オンリ・メモリ）とされ、記憶情報を電気的に書き換えることができる。レーザによって溶断するレーザヒューズなどによって救済用アドレス記憶回路２２を構成する場合とは異なり、ＤＲＡＭ２０のパッケージ後においても冗長救済を行うことができる。
【００２６】
図３には、上記救済用アドレス記憶回路２２の構成例が示される。
【００２７】
図３に示されるように救済用アドレス記憶回路２２は、特に制限されないが、不揮発性情報記憶セル群としての複数の不揮発性記憶ブロック３８５と、リーク電流測定のためのダミー回路Ｃｄｗ，Ｃｄｂ、上記ダミー回路Ｃｄｗ，Ｃｄｂからの出力電流を電圧信号に変換するための電流電圧（Ｉ−Ｖ）変換回路Ｃｉｖｗ，Ｃｉｖｂ、上記電流電圧変換回路Ｃｉｖｗ，Ｃｉｖｂの出力電圧Ｖｏ，Ｖｒｅｆを比較するためのコンパレータＣＭＰ、上記コンパレータＣＭＰの出力信号に応じたレベルの基準電圧を発生させる基準電圧発生回路Ｇｒｅｆ、上記基準電圧発生回路Ｇｒｅｆの出力信号に応じて、上記複数の不揮発性記憶ブロック３８５におけるリード用回路に含まれるｎチャンネル型ＭＯＳトランジスタのウェル電圧を発生するためのリード用ウェル電圧発生回路ＧＷＲとを含む。上記複数の不揮発性記憶ブロック３８５は互いに同一構成とされる。ここで、ダミー回路Ｃｄｂが本発明における第２ダミー回路の一例である。また、基準電圧発生回路Ｇｒｅｆとリード用ウェル電圧発生回路ＧＷＲとを含んで、本発明におけるウェル電圧調整手段が形成される。
【００２８】
図１には、上記不揮発性記憶ブロック３８５に含まれる単位情報セルの構成例が示される。
【００２９】
複数の不揮発性記憶ブロック３８５は、それぞれ相互に等しく構成された単位情報セル３８６を７ビット分有する。単位情報セル３８６に対する制御は、コントローラ２１によって行われる。コントローラ２１は単位情報セル３８６に対する制御信号ｒｄ，ｐｒｇ，ｓｅｔ，ｓｌ，ｃｇを出力する。
【００３０】
単位情報セル３８６は、メモリセル部３８７と書き込み読み出し制御回路３８８によって構成される。
【００３１】
メモリセル部３８７は、ＭＯＳ容量素子ＰＭ１ｂとＭＯＳトランジスタＰＭ１ａによって構成された不揮発性記憶素子ＰＭ１、ＭＯＳ容量素子ＰＭ２ｂとＭＯＳトランジスタＰＭ２ａによって構成された不揮発性記憶素子ＰＭ２を有する。
【００３２】
ＭＯＳ容量素子ＰＭ１ｂ，ＰＭ２ｂは、コントロールゲートとして機能する半導体領域上に絶縁膜を介して容量電極が設けられて成る。上記容量電極は、本発明における第１容量電極に相当し、上記半導体領域は、本発明における第２容量電極に相当する。ＭＯＳ容量素子ＰＭ１ｂの容量電極はＭＯＳトランジスタＰＭ１ａ，ＤＭ１のゲート電極に結合され、ＭＯＳ容量素子ＰＭ２ｂの容量電極はＭＯＳトランジスタＰＭ２ａ，ＤＭ２のゲート電極に結合される。
【００３３】
図１の構成ではＭＯＳトランジスタＤＭ１，ＤＭ２はエンハンスメントタイプで構成される。このＭＯＳトランジスタＤＭ１，ＤＭ２のコントロールゲート（ｃｇ）電圧に対する電圧―電流特性は、対応する不揮発性記憶素子の書き込み状態と消去状態により相違する。論理値“１”は書き込み状態、論理値“０”は消去状態の時を意味する。
【００３４】
ＭＯＳトランジスタＤＭ２のドレインはｎチャンネル型ＭＯＳトランジスタＴＲ３，ＴＲ４を介して制御ノードｐｕに結合され、ＭＯＳトランジスタＴＲ３とＴＲ４の結合ノードの電位が出力ｒｌとして書き込み読み出し制御回路３８８に与えられる。上記ＭＯＳトランジスタＰＭ１ａ、ＰＭ２ａは夫々ｎチャンネル型ＭＯＳトランジスタＴＲ１，ＴＲ２を介して制御ノードｗｌに結合される。トランジスタＴＲ１〜ＴＲ４のゲート電極が電源電圧でバイアスされる。ｃｇはコントロールゲート、ｓｌはドレイン線に相当する。
【００３５】
ここで、上記ｎチャンネル型ＭＯＳトランジスタＴＲ１，ＴＲ２，ＰＭ１ａ、ＰＭ２ａを含んでプログラム用回路３１が形成され、上記ｎチャンネル型ＭＯＳトランジスタＴＲ３，ＴＲ４，ＤＭ１，ＤＭ２を含んでリード用回路３２が形成される。
【００３６】
リード用回路３２に属するｎチャンネル型ＭＯＳトランジスタＴＲ３，ＴＲ４，ＤＭ１，ＤＭ２が形成されるウェル領域は、プログラム用回路３１に属するｎチャンネル型ＭＯＳトランジスタＴＲ１，ＴＲ２，ＰＭ１ａ、ＰＭ２ａとは分離されており、リード用ウェル電圧発生回路ＧＷＲの出力電圧Ｖｗｒが供給される。すなわち、図５に示されるように、ＭＯＳトランジスタＴＲ１，ＴＲ２，ＰＭ１ａ，ＰＭ２ａは、Ｐ型基板にｎ型半導体領域Ｎ+が形成されるが、ＭＯＳトランジスタＴＲ３，ＴＲ４，ＤＭ１，ＤＭ２は、ｎ型半導体領域によって形成されたＮ+分離領域によってＰ型基板と分離されたＰ+ウェル領域が形成され、このＰ+ウェル領域にｎ型半導体領域Ｎ+が形成される。Ｐ+ウェル領域に供給される電圧レベルを変更することにより、このＭＯＳトランジスタの基板バイアスを変更することができる。この基板バイアスの変更により、トランジスタのしきい値電圧が変化される。尚、本明細書における基板はウェル領域を含む概念であり、半導体集積回路における半導体基板と区別される。
【００３７】
上記しきい値電圧の変化は、Ｐ+ウェル領域への供給電圧の変更によるものであり、Ｎ+分離領域が介在されるため、ＭＯＳトランジスタＴＲ１，ＴＲ２，ＰＭ１ａ，ＰＭ２ａには影響しない。そこで、上記リード用回路３２に属するＭＯＳトランジスタＭＯＳトランジスタＴＲ３，ＴＲ４，ＤＭ１，ＤＭ２の基板バイアスのほうが、上記プログラム用回路３１に属するＭＯＳトランジスタＴＲ１，ＴＲ２，ＰＭ１ａ，ＰＭ２ａの基板バイアスよりも深くなるように、ウェル電圧の調整が行われる。つまり、上記リード用回路３２に属するＭＯＳトランジスタＴＲ３，ＴＲ４，ＤＭ１，ＤＭ２のウェル領域に供給される電圧は、上記プログラム用回路３１に属するＭＯＳトランジスタＴＲ１，ＴＲ２，ＰＭ１ａ，ＰＭ２ａの基板電圧よりも低めに設定される。そのようにリード用回路３２に属するトランジスタＴＲ３，ＴＲ４，ＤＭ１，ＤＭ２のウェル電圧を低くすることにより、当該トランジスタＴＲ３，ＴＲ４，ＤＭ１，ＤＭ２の特性劣化に起因するしきい値電圧の低下分が補償されるため、ホットエレクトロンの量を増加させたのと同じ効果が得られ、それによって、初期のしきい値電圧に漸近するまでの時間を延ばすことができる。
【００３８】
書き込み読み出し制御部３８８は、図２に示されるコントローラ２２の制御によって動作され、上記メモリセル部３８７の書き込み読み出し動作の制御を可能とし、その制御のための信号を生成する論理ゲートや、上記メモリセル部３８７から読み出されたデータを保持可能なラッチ回路９０とを含んで成る。
【００３９】
図４には上記ダミー回路Ｃｄｗの構成例が示される。
【００４０】
図４に示されるように、ダミー回路Ｃｄｗは基本的には、図１に示される単位情報セル３８６と等価に構成される。ＭＯＳトランジスタＤＭ１のソース電極から、当該トランジスタＤＭ１のソース電流を検出するための端子が引き出され、それが、上記電流電圧変換回路Ｃｉｖｗに結合される。これにより、ＭＯＳトランジスタＤＭ１のソース電極に流れるリーク電流の検出が可能とされる。
【００４１】
ダミー回路Ｃｄｗは、単位情報セル３８６と同様にフローティングゲートへのホットエレクトロンの注入による書き込みが行われる。メモリセル部３８７に論理値‘１’が書き込まれた状態で、トランジスタＤＭ１，ＤＭ２のしきい値が低下すると、リーク電流が生じる。つまり、ダミー回路ＣｄｗにおけるトランジスタＤＭ１，ＤＭ２のリーク電流をモニタすることで、当該トランジスタＤＭ１，ＤＭ２のしきい値の低下を検出することができる。ダミー回路Ｃｄｗは、単位情報セル３８６と同等の回路構成であり、しかも、同一プロセスによって形成されており、プロセスばらつきも上記単位情報セル３８６と互いに等しいと考えられる。そのため、ダミー回路Ｃｄｗにおけるリーク電流をモニタすることで、単位情報セル３８６におけるトランジスタＤＭ１，ＤＭ２のしきい値の低下を把握することができる。
【００４２】
ダミー回路Ｃｄｂも上記ダミー回路Ｃｄｗと同様に構成される。ただし、ダミー回路Ｃｄｂの出力電流は、参照電圧生成に使用されることから、より安定な参照電圧の生成を可能とするため、メモリの通常使用状態では論理値“１”の書き込みは行われない。通常は論理値“０”の消去状態とされる。そして、しきい値電圧の低下を判定する直前にのみ、ダミー回路Ｃｄｂへの論理値‘１’の書き込みが行われる。そのような制限により、ダミー回路Ｃｄｂにおけるメモリセル部３８７の劣化を極力抑え、回路動作におけるベスト条件を維持している。これにより、劣化の極めて少ない理想的な回路によって参照レベルを容易に得ることができる。
【００４３】
図１０には、上記電流電圧変換回路Ｃｉｖｗ，Ｃｉｖｂ、及びコンパレータＣＭＰの構成例が示される。
【００４４】
電流電圧変換回路Ｃｉｖｗ，Ｃｉｖｂはそれぞれｎチャンネル型ＭＯＳトランジスタ１０７，１０８によって形成される。ｎチャンネル型ＭＯＳトランジスタ１０７は、ドレイン電極がダミー回路ＣｄｗにおけるトランジスタＤＭ１のソース電極（図４参照）に結合される。ｎチャンネル型ＭＯＳトランジスタ１０７のゲート電極が常に論理値“１”にされ、このｎチャンネル型ＭＯＳトランジスタ１０７に、ダミー回路Ｃｄｗからのソース電流が流されることで、ｎチャンネル型ＭＯＳトランジスタ１０７のドレイン電極に生じた電圧ＶｏがコンパレータＣＭＰの一方の入力端子に伝達される。
【００４５】
また、ｎチャンネル型ＭＯＳトランジスタ１０８は、ドレイン電極がダミー回路ＣｄｂにおけるトランジスタＤＭ１のソース電極（図４参照）に結合される。ｎチャンネル型ＭＯＳトランジスタ１０８のゲート電極が常に論理値“１”にされ、このｎチャンネル型ＭＯＳトランジスタ１０８に、ダミー回路Ｃｄｂからのソース電流が流されることで、ｎチャンネル型ＭＯＳトランジスタ１０８のドレイン電極に生じた参照電圧ＶｒｅｆがコンパレータＣＭＰの他方の入力端子に伝達される。
【００４６】
コンパレータＣＭＰは、ｐチャンネル型ＭＯＳトランジスタ１０２，１０３，１０４、ｎチャンネル型ＭＯＳトランジスタ１０５，１０６、及びインバータ１０１が結合されて成る。ｐチャンネル型ＭＯＳトランジスタ１０３，１０４のソース電極は、ｐチャンネル型ＭＯＳトランジスタ１０２を介して高電位側電源に結合される。ｐチャンネル型ＭＯＳトランジスタ１０２のゲート電極には所定レベルのバイアス電圧ｃｔが供給されることにより、定電流源として機能する。ｐチャンネル型ＭＯＳトランジスタ１０３，１０４は差動結合され、それらのゲート電極に、上記電流電圧変換回路Ｃｉｖｗ，Ｃｉｖｂの出力電圧Ｖｏ，Ｖｒｅｆが伝達される。上記ｐチャンネル型ＭＯＳトランジスタ１０３，１０４のドレイン電極は、それぞれｎチャンネル型ＭＯＳトランジスタ１０５，１０６を介してグランドに結合される。ｎチャンネル型ＭＯＳトランジスタ１０５，１０６は、それらのゲート電極がｎチャンネル型ＭＯＳトランジスタ１０６のドレイン電極に結合されることにより、ミラー結合型の負荷として機能する。
【００４７】
ｐチャンネル型ＭＯＳトランジスタ１０３のドレイン電極は、後段に配置されたインバータ１０１を介して出力される。このインバータ１０１の出力信号が、コンパレータＣＭＰでの判定出力とされる。
【００４８】
図１１には、上記基準電圧発生回路Ｇｒｅｆの構成例が示される。
【００４９】
基準電圧発生回路Ｇｒｅｆは、定電流源１１１、ラダー抵抗１１２、及スイッチ１１３とを含んで成る。上記スイッチ１１３は、上記コンパレータＣＭＰからの比較結果に応じて上記ラダー抵抗１１２のタップ選択を行う。このタップ選択により、ラダー抵抗１１２の合成抵抗値が変化されるため、ラダー抵抗１１２の端子電圧Ｖｒｏｕｔが変化される。ラダー抵抗１１２の端子電圧Ｖｒｏｕｔは、後段のリード用ウェル電圧発生回路ＧＷＲに伝達される。リード用ウェル電圧発生回路ＧＷＲでは、上記ラダー抵抗１１２の端子電圧Ｖｒｏｕｔに基づいて、リード用ウェル電圧Ｖｗｒを発生させる。
【００５０】
次に、上記構成の動作を説明する。
【００５１】
図７には上記コントローラによる単位情報セル３８６の制御態様が例示される。図９には、その制御態様に従った単位情報セル３８６に対するプログラム動作のタイミングチャートの一例が示される。図８には単位情報セル３８６に対するプログラム完了後におけるヒューズモジュールの実使用状態での読み出しタイミングチャートが示される。
【００５２】
データ書込み時は、端子ｓｌ、ｃｇに５Ｖ、端子ｗｌを０Ｖとして不揮発性記憶素子ＰＭ１，ＰＭ２をオンさせ、端子ｓｌ側からフローティングゲートにホットエレクトロン注入を行う。消去動作は、端子ｓｌにのみ５Ｖを印加し、トンネル放出によりフローティングゲートから電子を放出させる。読み出し動作では、端子ｐｕを１．５Ｖ、端子ｃｇに１．５Ｖを印加し、フローティングゲート上の蓄積電荷に応じたトランジスタＤＭ１，ＤＭ２のスイッチ状態若しくは相互コンダクタンス状態で決まる端子ｒｌの電位を後段のラッチ回路９０にラッチさせる。ここで、上記端子ｃｇに印加される電圧は、フローティングゲートに電荷が蓄積されていない状態で、トランジスタＤＭ１，ＤＭ２がオン状態になるレベルとされる。読み出し動作では、不揮発性記憶素子ＰＭ１ａ，ＰＭ２ａのドレイン電極（ｓｌ）及びソース電極（ｗｌ）側は共に０Ｖに固定されている。したがって、読み出し時に、トランジスタＰＭ１ａ，ＰＭ２ａからホットエレクトロンがフローティングゲートに注入されることはない。その際、読み出しＭＯＳトランジスタＤＭ１，ＤＭ２からフローティングゲートにホットエレクトロン注入が発生しようとするが、ＴＲ４，ＴＲ３、ＤＭ２、ＤＭ１が縦積みされているから、読み出しＭＯＳトランジスタＤＭ１，ＤＭ２のドレイン電圧はｐｕ以下の電圧になり、また、読み出し時におけるｃｇの制御レベルも低いので、そのようなホットエレクトロン注入は実質的に無視し得るほど小さいと推定することができる。したがって、不揮発性記憶素子ＰＭ１，ＰＭ２それ自体の読み出し不良率は低くされる。
【００５３】
次に、リード用ウェル電圧制御について説明する。
【００５４】
リード用ウェル電圧制御は頻繁に行う必要はない。通常は、数年に１度実施すれば十分と考えられる。このリード用ウェル電圧制御に際して、ダミー回路Ｃｄｂへの論理値“１”の書き込みが行われる。この書き込みが行われた後に、ダミー回路ＣｄｂにおけるトランジスタＤＭ１からのソース電流値は、トランジスタの劣化がほとんどない状態、すなわちベスト条件でのソース電流値を示している。
【００５５】
それに対して、ダミー回路Ｃｄｗは、常に論理値“１”が記憶されており、通常は論理値“１”の書き込みが行われていないダミー回路Ｃｄｂに比べると、経時劣化等により、トランジスタＤＭ１のソース電極に流れるリーク電流が多くなる。電流電圧変換回路Ｃｉｖｂの出力電圧Ｖｒｅｆよりも、電圧変換回路Ｃｉｖｗの出力電圧Ｖｏのほうが高くなると、コンパレータＣＭＰの出力論理がハイレベルとなる。すると、基準電圧発生回路Ｇｒｅｆでは、ラダー抵抗１１２の合成抵抗値が小さくなるようにスイッチ１１３が制御され、端子電圧Ｖｒｏｕｔが低下される。この電圧低下に応じてリード用ウェル電圧発生回路ＧＷＲの出力電圧Ｖｗｒが低下され、全ての不揮発性記憶ブロック３８５におけるリード用回路３２に属するトランジスタＤＭ１，ＤＭ２，ＴＲ３，ＴＲ４のウェル電圧が低下される。それによりこのトランジスタＤＭ１，ＤＭ２，ＴＲ３，ＴＲ４では、特性劣化によるしきい値電圧の低下分が補償される。すなわち、しきい値電圧の低下はフローティングゲートに注入したホットエレクトロンの減少に起因するため、トランジスタのウェル電圧を低くすることにより、しきい値電圧が高くなるから、ホットエレクトロンの量が増加したのと同じ効果が得られ、それによって、初期のしきい値電圧に漸近するまでの時間が延びる。初期のしきい値電圧に漸近するまでの時間が延びるということは、書き込みデータを正しく読み出せる期間が長くなることを意味する。
【００５６】
ここで、単位情報セル３８６においては、実際には論理値‘１’が書き込まれる場合と論理値‘０’が書き込まれる場合（消去）とがある。論理値‘０’が書き込まれている場合にはメモリセル部３８７にストレスがかからない。そのため、ダミー回路Ｃｄｗを常に論理値‘１’が書き込まれた状態（ワーストケース）にすると、単位情報セル３８６の劣化状態を、実際よりも悪く判断するおそれがある。そこで、図１２に示されるように、ワーストケース（１００％）ではなく、リーク電流を５０％減少させた状態を判定基準としたほうが実際に則している。
【００５７】
リーク電流を５０％減少させた状態を判定基準に設定するための具体的な回路構成としては、コンパレータＣＭＰに入力される参照電圧Ｖｒｅｆを高くすれば良い。そのための具体的な回路は、図１６に示されるように、互いに同一構成のダミー回路Ｃｄｂ０，Ｃｄｂ１を設け、その出力電流を合成して電流電圧変換回路Ｃｉｖｂに供給することで実現できる。つまり、ダミー回路Ｃｄｂ０に属するＭＯＳトランジスタのソース電流と、ダミー回路Ｃｄｂ１に属するＭＯＳトランジスタのソース電流が合成され、それが電流電圧変換回路Ｃｉｖｂに伝達される。ここで、上記ダミー回路Ｃｄｂ０が本発明における第２ダミー回路の一例であり、上記ダミー回路Ｃｄｂ１が本発明における第３ダミー回路の一例とされる。ダミー回路Ｃｄｂ０，Ｃｄｂ１は、双方とも、図３や図１３に示されるダミー回路Ｃｄｂと同一構成とされる。個々のダミー回路Ｃｄｂ０，Ｃｄｂ１の出力電流をＩｂｔで示すとき、出力電流の合成により、電流電圧変換回路Ｃｉｖｂに供給される電流は２Ｉｂｔとされ、個々のダミー回路Ｃｄｂ０，Ｃｄｂ１の出力電流の２倍の電流値になる。これにより、図１６に示される電流電圧変換回路Ｃｉｖｂの出力電圧は、図３や図１３に示される場合の２倍の電圧値（２Ｖｒｅｆ）なる。このように図３や図１３に示される場合の２倍の電圧値を参照電圧ＶｒｅｆとしてコンパレータＣＭＰに供給することにより、コンパレータＣＭＰにおいては、ダミー回路Ｃｄｗからのリーク電流が、より多く流れないと論理反転しないことになる。これにより、ソースリーク電流を５０％減少させた状態を判定基準にする回路が実現できる。
【００５８】
上記の例によれば、以下の作用効果を得ることができる。
【００５９】
（１）リード用回路３２に属するトランジスタＴＲ３，ＴＲ４，ＤＭ１，ＤＭ２は、ｎ型半導体領域によって形成されたＮ+分離領域によってＰ型基板と分離されたＰ+ウェル領域が形成され、このＰ+ウェル領域にｎ型半導体領域Ｎ+が形成されるから、Ｐ+ウェル領域に供給される電圧レベルを変更することにより、このトランジスタのしきい値電圧を変更することができる。しかもこのしきい値電圧の変更は、Ｐ+ウェル領域への供給電圧の変更によるものであり、Ｎ+分離領域が介在されるため、プログラム用回路３１に属するトランジスタＴＲ１，ＴＲ２，ＰＭ１ａ，ＰＭ２ａには影響しない。このようにプログラム用回路３１に属するトランジスタＴＲ１，ＴＲ２，ＰＭ１ａ，ＰＭ２ａとは独立してリード用回路３２に属するトランジスタＴＲ３，ＴＲ４，ＤＭ１，ＤＭ２の基板バイアスを調整することにより当該トランジスタの特性劣化に起因するしきい値電圧の低下分が補償されるため、当該トランジスタのしきい値電圧を高くしてホットエレクトロンの量を増加させたのと同じ効果が得られ、それによって初期のしきい値電圧に漸近するまでの時間を延ばすことができる。
【００６０】
（２）上記（１）の作用効果により、書き込みデータを正しく読み出せる期間が長くなるため、そのような不揮発性記憶ブロック３８５によって、ＤＲＡＭ２０における救済用アドレス記憶回路２２が構成されているため、救済用アドレス記憶回路２２の寿命がメモリセルアレイの寿命よりも短くなるなどの不都合を排除することができ、ＤＲＡＭ２０の信頼性の向上を図ることができる。
【００６１】
（３）ダミー回路Ｃｄｗ，Ｃｄｂ、上記ダミー回路Ｃｄｗ，Ｃｄｂの出力電流を電圧信号に変換するための電流電圧変換回路Ｃｉｖｗ，Ｃｉｖｂ、上記電流電圧変換回路Ｃｉｖｗ，Ｃｉｖｂの出力電圧Ｖｏ，Ｖｒｅｆを比較するためのコンパレータＣＭＰ、上記コンパレータＣＭＰの出力信号に基づいて基準電圧を発生する基準電圧発生回路Ｇｒｅｆ、上記基準電圧発生回路Ｇｒｅｆの出力電圧に基づいてリード系トランジスタＴＲ３，ＴＲ４，ＤＭ１，ＤＭ２のウェル電圧を発生するリード用ウェル電圧発生回路ＧＷＲが設けられ、ダミー回路Ｃｄｗ，Ｃｄｂの出力に基づいてリード系トランジスタＴＲ３，ＴＲ４，ＤＭ１，ＤＭ２のウェル電圧を適切なレベルに自動調整することができる。
【００６２】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６３】
例えば、上記の例では、ダミー回路Ｃｄｗ，Ｃｄｂの出力に基づいてリード系トランジスタＴＲ３，ＴＲ４，ＤＭ１，ＤＭ２のウェル電圧を適切なレベルに自動調整するようにしたが、ダミー回路Ｃｄｗ，Ｃｄｂの出力に基づいて、単位情報セル３８６におけるリード系トランジスタＴＲ３，ＴＲ４，ＤＭ１，ＤＭ２のソース電位を調整するようにしても良い。また、ウエル電圧調整の例で、トランジスタＴＲ３、ＴＲ４のウエル電位を固定し、トランジスタＤＭ１、ＤＭ２のウエル電位のみを調整してもよい。この場合、トランジスタＴＲ３、ＴＲ４のウエル領域とトランジスタＤＭ１、ＤＭ２のウエル領域を分離する必要がある。
【００６４】
図１３にはこの場合の構成例が示される。図１３に示される救済用アドレス記憶回路２２が、図３に示されるのと大きく相違するのは基準電圧発生回路Ｇｒｅｆ、及びリード用ウェル電圧発生回路ＧＷＲに代えて、インピーダンス可変回路Ｃｉｍｐを設けた点である。インピーダンス可変回路Ｃｉｍｐは、コンパレータＣＭＰの出力信号に応じてインピーダンスが変化される。インピーダンス可変回路Ｃｉｍｐの端子は、全ての不揮発性記憶ブロック３８５におけるリード系トランジスタＤＭ１のソース電極に共通接続される。
【００６５】
図１５には上記インピーダンス可変回路Ｃｉｍｐの構成例が示される。
【００６６】
特に制限されないが、インピーダンス可変回路Ｃｉｍｐは、互いに並列接続された複数個のｎチャンネル型ＭＯＳトランジスタ１５１，１５２，１５３，１５４を含んで成る。複数個のｎチャンネル型ＭＯＳトランジスタ１５１，１５２，１５３，１５４のドレイン電極は、全ての不揮発性記憶ブロック３８５におけるリード系トランジスタＤＭ１のソース電極に共通接続される。また、ｎチャンネル型ＭＯＳトランジスタ１５１，１５２，１５３，１５４のソース電極は、グランドレベルとされる。さらに、ｎチャンネル型ＭＯＳトランジスタ１５１，１５２，１５３，１５４のゲート電極には、コンパレータＣＭＰの出力信号に応じてハイレベルの電圧が選択的に供給される。つまり、コンパレータＣＭＰの出力信号に応じて、導通状態されるＭＯＳトランジスタの数が変更されるようになっている。ダミー回路Ｃｄｗのリーク電流が多くなり、電流電圧変換回路Ｃｉｖｗの出力電圧Ｖｏが、電流電圧変換回路Ｃｉｖｂの出力電圧Ｖｒｅｆよりも高くなると、コンパレータＣＭＰの出力論理がハイレベルにされ、それに応じてインピーダンス可変回路Ｃｉｍｐのインピーダンスが高くされる。そすると、リード系トランジスタＤＭ１のソース電極の電位が上昇され、その結果、図１に示される構成の場合と同様にリード系トランジスタのしきい値が上昇される。図１に示される構成の場合と同様の効果を得ることができる。特に、図３に示される構成を採用する場合には、図５に示されるようにＮ+分離領域やＰ+ウェル領域を形成する必要があるが、図１３に示される構成を採用する場合には、ウェル領域への電圧印加を行わないので、上記Ｎ+分離領域やＰ+ウェル領域を形成する必要がない。
【００６７】
また、図６に示されるように、リード用回路３２に属するトランジスタＴＲ３，ＴＲ４，ＤＭ１，ＤＭ２のみならず、プログラム用回路３１に属するトランジスタＴＲ１，ＴＲ２，ＰＭ１ａ，ＰＭ２ａにおいてもＮ+分離領域やＰ+ウェル領域を形成するようにしても良い。その場合には、図１７に示されるように、プログラム用ウェル電圧発生回路ＧＷＰを設け、その出力電圧Ｖｗｐによって、プログラム用回路３１に属するトランジスタＴＲ１，ＴＲ２，ＰＭ１ａ，ＰＭ２ａのウェル電圧を調整するようにしても良い。このとき、プログラム用回路３１に属するトランジスタＴＲ１，ＴＲ２，ＰＭ１ａ，ＰＭ２ａのウェル電圧を基板電圧よりも若干上昇させ、当該トランジスタＴＲ１，ＴＲ２，ＰＭ１ａ，ＰＭ２ａのしきい値電圧を低くすることで、より多くのソース電流を流すことができる。このように多くのソース電流を流すことにより、フローティングゲートへのホットエレクトロンの注入を的確に行うことができる。
【００６８】
図６に示される構成においても、リード用回路３２に属するトランジスタＴＲ３，ＴＲ４，ＤＭ１，ＤＭ２のウェル電圧を調整することにより、リード用回路３２に属するトランジスタＴＲ３，ＴＲ４，ＤＭ１，ＤＭ２の特性劣化に起因するしきい値電圧の低下分が補償されるため、初期のしきい値電圧に漸近するまでの時間を延ばすことができる。
【００６９】
上記の例においては、ダミー回路Ｃｄｗ，Ｃｄｂ，Ｃｄｂ０，Ｃｄｂ１への書き込みにおける書き込みベリファイの容易化のため、当該ダミー回路Ｃｄｗ，Ｃｄｂ，Ｃｄｂ０，Ｃｄｂ１内に、メモりセル部３８７の出力信号を保持するためのラッチ回路９０を設けているが、書き込みベリファイを実施するのにラッチ回路９０は不可欠なものではない。そのため、ダミー回路Ｃｄｗ，Ｃｄｂ，Ｃｄｂ０，Ｃｄｂ１におけるラッチ回路９０を省略しても良い。
【００７０】
また、上記の例においては、ＭＯＳ容量素子ＰＭ１ｂとＭＯＳトランジスタＰＭ１ａによって構成された不揮発性記憶素子ＰＭ１と、ＭＯＳ容量素子ＰＭ２ｂとＭＯＳトランジスタＰＭ２ａによって構成された不揮発性記憶素子ＰＭ２とを設け、この不揮発性記憶素子ＰＭ１，ＰＭ２を対応してリード用のｎチャンネル型ＭＯＳトランジスタＤＭ１，ＤＭ２を縦積みにして用いているが、これはメモリセルの信頼性の向上を図ったものであり、例えば不揮発性記憶素子ＰＭ２とそれに対応するｎチャンネル型ＭＯＳトランジスタＤＭ２とを省略することができる。ただし、より多くの不揮発性記憶素子とそれに対応するリード用のｎチャンネル型ＭＯＳトランジスタを設けることにより、メモリセルの信頼性を更に向上させることができる。
【００７１】
上記の例では、ｎチャンネル型ＭＯＳトランジスタを使ってメモりセル部３８７におけるプログラム用回路３１やリード用回路３２を構成したが、プログラム用回路３１やリード用回路３２をｐチャンネル型ＭＯＳトランジスタを使って構成するようにしても良い。
【００７２】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である１ＧビットＤＲＡＭに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路に広く適用することができる。
【００７３】
本発明は、少なくともコントロールゲートやフローティングゲートを含むことを条件に適用することができる。
【００７４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００７５】
すなわち、第２トランジスタは、第１トランジスタとは分離されたウェル領域に形成されるため、上記第１トランジスタに影響を与えることなく、上記ウェル領域に供給される電圧の設定が可能とされる。そして、ウェル電圧調整手段により、上記第２トランジスタの基板バイアスのほうが上記第１トランジスタの基板バイアスよりも深くなるように上記ウェル領域への供給電圧が調整されることにより、トランジスタの特性劣化に起因するしきい値電圧の低下分が補償され、初期のしきい値電圧に漸近するまでの時間を延ばすことができるので不揮発性記憶素子を用いたメモリセルによる長期の情報保持性能を向上させることができる。
【００７６】
また、電流電圧変換手段により上記ダミー回路の出力電流を電圧信号に変換し、比較手段は上記電流電圧変換手段の出力信号を参照電圧と比較し、ウェル電圧調整手段により上記比較手段の比較結果に応じて上記ウェル領域に供給される電圧を調整することにより、トランジスタの特性劣化に起因するしきい値電圧の低下分が補償され、初期のしきい値電圧に漸近するまでの時間を延ばすことができるので不揮発性記憶素子を用いたメモリセルによる長期の情報保持性能を向上させることができ、しかも、そのためのウェル電圧調整を容易に行うことができる。
【００７７】
電流電圧変換手段によりダミー回路の出力電流を電圧信号に変換し、比較手段により電流電圧変換手段の出力信号を参照電圧と比較し、インピーダンス調整手段により比較手段の比較結果に応じて第２トランジスタのソース電流を調整することにより、トランジスタの特性劣化に起因するしきい値電圧の低下分が補償され、初期のしきい値電圧に漸近するまでの時間を延ばすことができるので不揮発性記憶素子を用いたメモリセルによる長期の情報保持性能を向上させることができ、しかも、そのためのソース電流調整を容易に行うことができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体集積回路の一例であるＤＲＡＭにおける不揮発性記憶ブロックに含まれる単位情報セルの構成例回路図である。
【図２】上記ＤＲＡＭの全体的な構成例ブロック図である。
【図３】上記ＤＲＡＭ含まれる救済用アドレス記憶回路の構成例ブロック図である。
【図４】上記救済用アドレス記憶回路に含まれるダミー回路の構成例回路図である。
【図５】上記単位情報セルを構成するトランジスタの構成例断面図である。
【図６】上記単位情報セルを構成するトランジスタの構成例断面図である。
【図７】上記単位情報セルの制御態様例の説明図である。
【図８】単位情報セルに対するプログラム完了後における実使用状態での読み出しタイミングチャートである。
【図９】図７の制御態様に従った単位情報セルに対数するプログラム動作のタイミングチャートである。
【図１０】上記単位情報セルにおけるコンパレータ及び電流電圧変換回路の構成例回路図である。
【図１１】上記単位情報セルにおける基準電圧発生回路の構成例回路図である。
【図１２】上記単位情報セルにおけるメモリセル部のリーク電流とソース電圧との関係説明図である。
【図１３】上記救済用アドレス記憶回路の別の構成例ブロック図である。
【図１４】上記単位情報セルの別の構成例回路図である。
【図１５】図１３に示されるインピーダンス可変回路の構成例回路図である。
【図１６】上記救済用アドレス記憶回路の別の構成例ブロック図である。
【図１７】上記単位情報セルの別の構成例回路図である。
【符号の説明】
２１  制御回路
２２  救済用アドレス記憶回路
２３  救済用行デコーダ
２４  入出力インタフェース回路
２５  行デコーダ
２６  メモリセルアレイ
９０  ラッチ回路
２６１  ビット線
２６２  ワード線
２６３  メモリセル
２６４  救済用メモリセル
２６５  救済用ワード線
３８５  不揮発性記憶ブロック
３８７  メモリセル部
３８８  書き込み読み出し制御回路
Ｃｄｗ，Ｃｄｂ，Ｃｄｂ０，Ｃｄｂ１  ダミー回路
ＧＷＲ  リード用ウェル電圧発生回路
Ｇｒｅｆ  基準電圧発生回路
ＣＭＰ  コンパレータ
Ｃｉｖｗ，Ｃｉｖｂ  電流電圧変換回路
ＴＲ１，ＴＲ２，ＰＭ１ａ，ＰＭ２ａ  ｎチャンネル型ＭＯＳトランジスタ
ＴＲ３，ＴＲ４，ＤＭ１，ＤＭ２  ｎチャンネル型ＭＯＳトランジスタ
ＰＭ１ｂ，ＰＭ２ｂ  ＭＯＳ容量素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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