(57)【特許請求の範囲】
【請求項１】
ドミノ論理回路であって、
第１相のドミノ論理回路（２０）と、
第２相のドミノ論理回路（２２）と
を備え、
ここで、前記第１および第２相のドミノ論理回路はそれぞれ、
プリチャージノード（２０ＰＮ、２２ＰＮ）と、
前記プリチャージノード（２０ＰＮ、２２ＰＮ）に接続し、それぞれのドミノ論理回路の評価相中に導通したときに前記プリチャージノード（２０ＰＮ、２２ＰＮ）をプリチャージ電圧（ＶＤＤ）とは異なる電圧（接地）に結合する放電路（２０Ｌ、２２Ｌ）と、
前記プリチャージ電圧（ＶＤＤ）と前記放電路（２０Ｌ、２２Ｌ）との間に接続されたソース‐ドレイン路とゲートとを有するプリチャージトランジスタ（２０ＰＴ、２２ＰＴ）と、
前記プリチャージノード（２０ＰＮ、２２ＰＮ）に結合し、前記プリチャージノードの電圧に応答して出力を与えるインバータ（２０ＩＮ、２２ＩＮ）と
を備え、
前記第１相のドミノ論理回路（２０）のインバータ（２０ＩＮ）の出力は前記第２相のドミノ論理回路（２２）の放電路（２２Ｌ）の導通を制御するように接続し、
更に、
クロック信号（ＣＬＯＣＫ）入力と、
前記第２相のドミノ論理回路（２２）の前記プリチャージトランジスタ（２２ＰＴ）のゲートに接続された前記クロック信号（ＣＬＯＣＫ）は前記プリチャージトランジスタ（２２ＰＴ）に対して前記クロック信号（ＣＬＯＣＫ）の第１の極性中に前記プリチャージノード（２２ＰＮ）をプリチャージ電圧（ＶＤＤ）に接続させる、
前記第２相のドミノ論理回路（２２）の前記インバータ（２２ＩＮ）の出力に応答して、前記第２相のドミノ論理回路（２２）が前記第１相のドミノ論理回路（２０）からの入力に基づいてその評価を完了したときを示す評価完了指示回路（２８）と、
前記クロック信号（ＣＬＯＣＫ）に接続された第１の入力と、前記評価完了指示回路（２８）の出力に接続された第２の入力と、前記第１相のドミノ論理回路（２０）の前記プリチャージトランジスタ（２０ＰＴ）のゲートに接続された出力を有するＮＡＮＤゲート（２６）であって、前記第２相のドミノ論理回路（２２）がその評価を完了したことを前記評価完了指示回路（２８）が示すとき前記クロック信号（ＣＬＯＣＫ）の前記第１の極性と反対の前記クロック信号（ＣＬＯＣＫ）の第２の極性中に前記プリチャージトランジスタ（２０ＰＴ）に対して前記プリチャージノード（２０ＰＮ）をプリチャージ電圧（ＶＤＤ）に接続させる、ＮＡＮＤゲート（２６）と
を備えたドミノ論理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はドミノ論理技術に関するもので、より詳しくは、次のドミノ論理段による評価の完了に基づいてプリチャージを制御するドミノ論理回路と装置と方法に関する。
【０００２】
【従来の技術】
多くの回路応用において、回路の動作速度を上げることが望ましい。例えばマイクロプロセッサの設計では、マイクロプロセッサの速度を制限したり速度に影響したりする回路の調査が常に行われ、マイクロプロセッサの全体の速度を上げるよう再設計される。速度が上がると性能が上がり、したがってより詳細で高度な処理をより短時間に行うことができる。
【０００３】
マイクロプロセッサや速度が重要なその他の回路の速度を上げるため、現在は静的論理トランジスタ回路より速度が速いドミノ論理トランジスタ回路がよく用いられる。ドミノ論理回路の特徴は２つの相で動作することである。まず、プリチャージ相中にプリチャージノードを第１のポテンシャルに設定する。次に、評価相中にその回路で表される論理条件が満たされるとプリチャージノードを放電して回路の論理出力を変える。言い換えると、プリチャージ相が終わったときに、プリチャージノードにより第１の論理状態がドミノ論理回路から出力される。その後で評価相中にプリチャージノードを放電すると、ドミノ論理回路の出力は第１の論理状態とは異なる第２の論理状態を表す。更に、１個または数個のｎチャンネルトランジスタを用いてプリチャージから放電に移行して放電により状態を変化させると、従来の静的回路の動作より速度が速くなる。従来の回路では、ある場合にはｎチャンネルトランジスタの網を用いて１つの移行を行い、別の場合にはｐチャンネルトランジスタの網を用いて逆の移行を行う。
【０００４】
ドミノ論理トランジスタ回路の一例として保持時間ラッチがある。保持時間ラッチは一般にドミノ論理回路の特徴として上に述べた論理に従うが、後で詳細に説明するように、ラッチをプリチャージするときの遅れも利用する。詳しく言うと、保持時間ラッチは次のドミノ論理段にデータ信号を出力し、次のドミノ論理段は保持時間ラッチとは異なる相で評価する。保持時間ラッチがその評価相を終了すると、次の段は保持時間ラッチからのデータに基づいて評価相を実行する。次の段が評価相を開始すると同時に、保持時間ラッチはプリチャージ相を開始する。しかしこの時点の後にわずかな時間遅れを設けるよう設計すると、制御信号が変化することにより保持時間ラッチがプリチャージ相を開始しても、その前の評価相からの保持時間ラッチの出力はまだ有効である。保持時間と呼ぶこの時間中に、次の段は保持時間ラッチからの有効なデータに基づいて一般にトリガする（すなわち評価する）ことができる。したがって、複雑な追加のラッチ回路を設ける必要なく、この接続またはこれに似た接続によりデータは回路内を伝播する。
【０００５】
【発明が解決しようとする課題】
上述の方法は回路の動作速度を上げるための代表的な方法であるが、種々の制限や欠点がある。例えば、保持時間ラッチの長さは次の段がトリガできるだけ十分長くなければならない。したがって保持時間ラッチと次の段との間に実際上「競走」が生じる。すなわち、次の段は保持時間ラッチからのデータに基づいてトリガするために競走し、保持時間ラッチは次のプリチャージ動作を開始するために競走する。また、次のプリチャージ動作がある点に達すると有効なデータを打ち消すので保持時間が終わる。したがって、次の段がトリガする前に保持時間ラッチがこの臨界のプリチャージ点に達した場合は回路は目的を達することができず、データの完全性が失われる。本発明者はこの点を考慮して、回路の速度を上げると同時に、現在の方法に比べてドミノ論理のデータの完全性が失われる可能性の少ない種々の実施の形態を以下に示す。
【０００６】
【課題を解決するための手段】
一実施形態では、論理回路は第１相のドミノ論理回路と第２相のドミノ論理回路を備える。各ドミノ論理回路は、プリチャージノードと、プリチャージ相中に導通したときにプリチャージノードをプリチャージ電圧に結合する結合装置と、プリチャージノードに接続し、評価相中に導通したときにプリチャージノードをプリチャージ電圧とは異なる電圧に結合する放電路を備える。更に、各ドミノ論理回路はプリチャージノードに結合してプリチャージノードの電圧に応じて出力を与えるインバータを備える。第１相のドミノ論理回路のインバータの出力は第２相のドミノ論理回路の放電路の導通を制御するよう接続する。論理回路は、クロック信号を与える導体と、クロック信号が第１状態から第２状態に移行するのに応じて第１時刻に第１相のドミノ論理回路の評価相を開始する回路を更に備える。また論理回路は、第１時刻の後の第２時刻に第２相のドミノ論理回路の評価相を開始する回路と、前記第２時刻の後の第３時刻に第１相のドミノ論理回路のプリチャージ相を開始する回路を備える。前記第３時刻は複数の事象の最後のものに対応する。複数の事象の１番目はクロック信号が前記第２状態から第１状態に移行することである。複数の事象の２番目は、第２相のドミノ論理回路の放電路が第２相のドミノ論理回路の評価相の開始後に導通する十分な時間を持ち、これにより第２相のドミノ論理回路のプリチャージノードの電圧が第２相のドミノ論理回路のインバータの出力をトリガするのに十分なレベルに移行することである。その他の回路や装置や方法についても開示して特許を請求する。
【０００７】
【発明の実施の形態】
【実施例】
図１ａは従来のドミノ回路装置１０の略図であって、この技術では保持時間ラッチと呼ぶことがある。装置１０は２つの異なる相で動作する回路を含むので、縦の点線によりこれらの２つの相回路を分離する。点線の左側を見ると、相１の回路１２はドミノ論理回路段を含み、この段は、プリチャージトランジスタ１２PTと、放電ノード１２PNと、出力装置である出力インバータ１２INと、論理回路１２L および放電トランジスタ１２DTを含む放電路を備える。図１ａの点線の右側はドミノ論理段を含む相２の回路１４であり、同様に、プリチャージトランジスタ１４PTと、プリチャージノード１４PNと、出力インバータ１４INと、論理回路１４L および放電トランジスタ１４DTを含む放電路を備える。更に、装置１０はクロック信号を与える導体を備える。クロック信号はプリチャージトランジスタ１２PTおよび放電トランジスタ１２DTのゲートにインバータ１６を通して接続し、またプリチャージトランジスタ１４PTおよび放電トランジスタ１４DTのゲートに直接接続する。相回路１２と１４の種々の接続と相互作用について、以下に詳細に説明する。
【０００８】
相１の回路１２において、プリチャージトランジスタ１２PTはｐチャンネルトランジスタであって、図１に示すｎチャンネルトランジスタより一般に小さい。プリチャージトランジスタ１２PTのソースは装置電圧レベル（例えば、ＶDD) の電源に接続し、ドレインはプリチャージノード１２PNに接続する。上に述べたように、クロック信号の補信号はプリチャージトランジスタ１２PTのゲートに接続し、また放電トランジスタ１２DTのゲートに接続する。放電トランジスタ１２DTはｎチャンネルで、そのソースは低基準電圧（例えば、接地）に接続し、そのドレインはノード１２N に接続する。プリチャージノード１２PNとノード１２N の間に論理回路１２L が接続する。
【０００９】
論理回路１２L の特定の論理は任意の種類の論理式を実現してよい。例えば、論理回路１２L は種々の方法で接続する多数のトランジスタを含んでこれらの論理式を実現し、また論理機能は、特定のトランジスタ構成とこれらのトランジスタのゲートに接続する個々の入力信号に基づいて決定される。ここでは特定の論理式や入力は重要でなく、「入力」という記号は、この信号が静的、動的またはその両者の任意の種々の回路から来てよいことを一般的に示す。しかし注目すべきことは、論理回路１２L で形成される論理式が真のとき論理回路１２L を通して導通路が形成され、プリチャージノード１２PNとノード１２N が接続することである。更に、クロック信号の補信号は放電トランジスタ１２DTのゲートに接続しており、クロック信号が低のときその補信号は高であって、放電トランジスタ１２DTも導通する。論理回路１２L で実現される論理式が真のときにこの導通が起こると、プリチャージノード１２PNから接地まで放電路が形成され、プリチャージノード１２PNのプリチャージ電圧（すなわち、ＶDD) は接地に放電する。
【００１０】
元に戻って、プリチャージノード１２PNは出力インバータ１２INの入力にも接続する。出力インバータ１２INは回路１２の出力信号（すなわち、論理回路１２L の論理式の結果）を出す。ところで図の出力インバータ１２INのインバータ記号の上半分と下半分に短い斜線がある。この明細書では、この記号の上側の斜線はインバータの出力からその入力にフィードバックがかかるようにｐチャンネルトランジスタ（図に明示していない）を接続していることを示し、この記号の下側の斜線はインバータの出力からその入力にフィードバックがかかるようにｎチャンネルトランジスタ（図に明示していない）を接続していることを示している。
【００１１】
フィードバックｐチャンネルトランジスタに関し述べると、そのゲートは対応するインバータの出力に接続し、フィードバックｐチャンネルトランジスタのソースはＶDDに接続し、フィードバックｐチャンネルトランジスタのドレインは対応するインバータの入力に接続する。したがって当業者が理解するように、プリチャージ電圧が図１の所定のプリチャージノードに接続していないときも（例えば、後で説明する評価相中）、プリチャージノードが対応する放電路により放電しない限り、フィードバックｐチャンネルトランジスタはインバータの入力の高信号を保持する。フィードバックｎチャンネルトランジスタに関しても、同様にそのゲートはインバータの出力に接続し、そのソースは接地に接続し、そのドレインはインバータの入力に接続する。したがって当業者が理解するように、入力信号によりまず論理回路１２L が導通すると、その後評価相中にこの信号により導通しなくなっても、プリチャージトランジスタ１２PTが導通してプリチャージノードが再びプリチャージされるまでは、フィードバックｎチャンネルトランジスタはインバータの入力の低信号を保持する。
【００１２】
相２の回路１４に関して述べると、回路要素は一般に上に述べた相１の回路１２と同様に接続されているが、論理回路１４L の入力と位相２の回路１４の出力は異なっている。したがって以下に入力と出力については説明するが、回路の残部の詳細についてはここで再び説明しないので、対応する詳細については相１の回路１２に関する説明を参照していただきたい。
【００１３】
相２の回路１４の入力について述べると、その論理回路１４L の少なくとも１入力は相１の回路１２の出力から与えられるので、図に示すように出力インバータ１２INから論理回路１４L に接続する。論理回路１４L は論理回路１２L と同様に論理式を表す。やはり特定の式が重要ということはないが、後で説明する理由から、論理回路１４L の式を実行する入力の少なくとも１つは相１の回路１２から出力する入力信号であることが必要である。したがって、インバータ１２INから論理回路１４L に有効な出力が与えられる場合だけ、論理回路１４L はその論理式を正しく評価する。
【００１４】
相２の回路１４の出力は、図では単に次の段（図示せず）に進むと示しているだけである。これは例を示したものであって、出力の接続性はこの導入部の説明を理解する上で重要ではない。すなわち、この出力は種々の異なる回路に接続してよい。例えば、（１）相２の回路１４と同じ相で動作する回路、（２）相１の回路１２と同じ相で動作する回路、（３）相１の回路１２および相２の回路１４とは異なる相で動作する回路、（４）相制御回路とは逆の静的回路、など。
【００１５】
装置１０の動作は、図１ｂの従来のタイミング図を参照すれば理解することができる。しかしこの図を検討する前に注意したいことは、装置１０は相１の回路１２の出力と相２の回路１４の入力との間に別の複雑なラッチ構造を含まないことである。このような追加の構造がなくても装置１０が動作する理由を図１ｂを参照して説明する。図１ｂにおいて、まず信号の行を上から下まで説明し、次にこれらの信号が示す動作を詳細に分析する。図１ｂの第１（すなわち最も上）の行は単にクロック信号の状態を示し、第２行と第３行は相１の回路１２と相２の回路１４にそれぞれ与えられる相制御信号を示す。図１ｂの第４行と第５行は相１の回路１２と相２の回路１４の出力のデータ値をそれぞれ示す。
【００１６】
図１ｂの特定の信号を見るに当たって、装置１０は時刻ｔ０まで定常状態で動作していると仮定する。ｔ０とｔ１の間ではクロック信号は高である。クロック信号が高なので相１の回路１２はプリチャージ相の動作中である。相１の回路１２について詳しく述べると、高いクロック信号はｐチャンネルプリチャージトランジスタ１２PTおよびｎチャンネル放電トランジスタ１２DTのゲートに反転して与えられる。これらのトランジスタの導電率の型に従って、プリチャージトランジスタ１２PTは導通し、放電トランジスタ１２DTは導通しない。プリチャージトランジスタ１２PTが導通するとプリチャージノード１２PNはＶDDに上昇し、この信号が出力インバータ１２INにより反転して、ｔ０とｔ１の間で相１の回路１２の出力（すなわち、図１ｂの第４行）は低になる。更に、ｔ０とｔ１の間ではクロック信号が高なので、相２の回路１４は評価相の動作中である。より詳しく述べると、高いクロック信号はｐチャンネルプリチャージトランジスタ１４PTおよびｎチャンネル放電トランジスタ１４DTのゲートに直接接続する。これらのトランジスタの導電率の型に従って、プリチャージトランジスタ１４PTは導通せず、放電トランジスタ１４DTは導通する。放電トランジスタ１４DTが導通するので相２の回路１４は評価相になり、論理回路１４L で実現される論理式が真のとき、プリチャージノード１４PNに以前にプリチャージされた電圧は接地に放電する。この場合、プリチャージノード１４PNの電圧は出力インバータ１４INにより反転し、ｔ０とｔ１の間で相２の回路１４の出力（すなわち、図１ｂの第５行）は上昇する。
【００１７】
ｔ１で、相回路１２と１４へのクロック信号は共に逆レベルに移行する。したがってｔ１で相２の回路１４は評価相の動作を終了し、インバータ１４INの出力には有効なデータが存在する。しかしｔ１の直後にｐチャンネルプリチャージトランジスタ１４PTのゲートの信号は高から低に移行する。したがってｐチャンネルプリチャージトランジスタ１４PTは導通を開始し、プリチャージノード１４PNの電圧は上昇を開始する（直前の評価相で放電したと仮定する）。しかしｐチャンネルプリチャージトランジスタ１４PTの応答時間の遅れのために、プリチャージノード１４PNが低から完全に高レベルにプリチャージされるまでにいくらか時間が経過する。その結果、ｔ１の後の対応する時間（図１ｂにｔh で示す）が経過した後で、相２の回路１４の出力（すなわち、インバータ１４INの出力）はプリチャージ効果により高から低に移行する。言い換えると、相２の回路１４からのデータ出力は、この回路に接続するクロック信号が切り替わってその段が評価相の動作からプリチャージ相の動作に変化しても、ｔh で示すある短時間すなわち「保持時間」は保持される（すなわち、有効である）。
【００１８】
ｔ１以後は、上に述べたように相２の回路１４によりデータが保持されるだけでなく、相１の回路１２は評価相の動作に入る（すなわち、クロック信号が移行したために放電トランジスタ１２DTは導通する）。したがって相１の回路１２は受けた入力に基づいて評価を行い、その放電路がそのプリチャージノード１２PNを放電した場合は、図１ｂの第４行に示すようにｔ１の少し後にその出力は上昇する。
【００１９】
保持時間に関する相２の回路１４の動作についての上述の説明から、保持時間ラッチとしての相１の回路１２の動作は、ｔ２以後および相２の回路１４に与えるデータに関して明らかである。特定して述べると、ｔ２でクロック信号は再び移行する。これに応じて、相１の回路１２の相制御により回路１２はプリチャージを行い、相２の回路１４の相制御により回路１４は評価を行う。しかし相１の回路１２に関して述べると、ｔ２以後にｐチャンネルプリチャージトランジスタ１２PTがそのプリチャージノード１２PNをＶDDに引き上げるまでにいくらかの時間が必要である。したがってこの時間中は、相１の回路１２からのデータ出力は一時的に有効であり、この時間も図１ｂのｔ２の後の保持時間ｔh で示される。またこの保持時間中は、相２の回路１４はすでに切り替わって評価相を実行している。したがって相１の回路１２のｔh がｔ２以後の十分長い時間と仮定すると、相２の回路１４は、相１の回路１２からの一時的に有効なデータ出力を含む入力に基づいて評価を行う。したがって相２の回路１４は再び評価を行い、その論理式が真のときはそのプリチャージノード１４PNは放電して、図１ｂの第５行に示すようにｔ２の少し後に出力は上昇する。
【００２０】
このように、相１の回路１２の出力を相２の回路１４の入力に順に接続することにより、前の回路１２からのデータに基づき、しかも追加のラッチを必要とせずに、相２の回路１４により評価を行うことができる。更に、図１ｂの残りの部分から当業者が理解するように、図１ａの２つの相回路の間と同様にデータが続けばこの考え方はいつでも適用することができる。更にこの同じ態様は、異なる時刻にクロックしてプリチャージする別の順次の回路を装置１０が含む場合や、各相回路がその相回路のクロック信号に接続する２つ以上のドミノ論理段を含む場合にも適用できる。更に、図１ａは簡単化して２つの順次の回路だけを示しているが、簡単化しないときは、一般に図１ａの１つまたは複数の回路は、１つまたは複数の相回路へのラッチされた入力を混合したより大きな回路の一部である。
【００２１】
図１ａの構造と図１ｂのタイミング図に関する説明から、ドミノ論理回路の順次の相を接続するときは複雑なラッチは必ずしも必要ないことが分かった。しかし本発明者が理解するところでは、この従来の方法には限界がある。１つの重要な例として、装置１０を正しく動作させるには、ｔh という時間はデータ出力に基づいて次の段がｔh の間に正しくトリガできる十分な時間でなければならない。例えば、相１の回路１２がｔh の間に有効なデータを出力すると、ｔ２の後で相２の回路１４はそのデータに基づいて評価する。しかしｔh の継続時間が短い場合、すなわちプリチャージノード１２PNがより速くプリチャージされた場合は、相２の回路１４が評価する機会がない内に、出力インバータ１２INから出力されるデータがプリチャージ電圧により上書きされる可能性がある。したがって、前に簡単に述べたように常に「競走」が行われ、保持時間ラッチの後の段は保持時間ラッチがプリチャージされる前に評価を行わなければならない。しかし後で詳細に説明するように、この発明によりこの問題はなくなり、更に別の利点も得られる。
【００２２】
図２ａはこの発明の第１のドミノ回路装置１８の略図である。装置１８はいくつかの点で上の図１の装置１０と同じであるが、混同を避けるために以下の説明では図２ａに異なる参照番号を用いる。しかし前に説明した種々の概念の詳細については再び説明しない。装置１８を見ると異なる相で動作する回路が含まれているので、やはり縦の点線でこれらの相回路を一般に分離する。点線の左側を見ると相１の回路２０は、プリチャージトランジスタ２０PTと、プリチャージノード２０PNと、出力インバータ２０INと、論理回路２０L および放電トランジスタ２０DTを含む放電路を含むドミノ論理回路段を備える。図２ａの点線の右側は相２の回路２２であって、同様にプリチャージトランジスタ２２PTと、プリチャージノード２２PNと、出力インバータ２２INと、論理回路２２L および放電トランジスタ２２DTを含む放電路を含むドミノ論理段を備える。
【００２３】
また装置１８はクロック信号を供給する導体を備える。クロック信号は図１ａに示す装置１０とは異なる方法で接続されている。詳しく言うと、相１の回路２０では、クロック信号はやはりインバータ２４を通してｎチャンネル放電トランジスタ２０DTのゲートに接続するが、ｐチャンネルプリチャージトランジスタ２０PTのゲートにはこの補信号を直接接続しない。クロック信号は論理ＮＡＮＤ回路２６の第１入力に接続し、論理ＮＡＮＤ回路２６の出力がｐチャンネルプリチャージトランジスタ２０PTのゲートに接続する。論理ＮＡＮＤ回路２６の第２入力については後で説明する。相２の回路２２では、クロック信号はｐチャンネルプリチャージトランジスタ２２PTおよびｎチャンネル放電トランジスタ２２DTのゲートに直接接続する。
【００２４】
相１の回路２０内の接続について更に詳細に説明する。プリチャージトランジスタ２０PTのソースは装置電圧レベル（例えば、ＶDD) の電源に接続し、そのドレインはプリチャージノード２０PNに接続する。また繰返しになるが、論理ＮＡＮＤ回路２６の出力はプリチャージトランジスタ２０PTのゲートに接続する。上に述べたようにクロック信号の補信号は放電トランジスタ２０DTのゲートに接続し、トランジスタ２０DTはｎチャンネルで、そのソースは低基準電圧（例えば、接地）に接続し、そのドレインはノード２０N に接続する。プリチャージノード２０PNとノード２０N の間に論理回路２０L が接続する。この場合も論理回路２０L の特定の論理は任意の種類の論理式を実現してよく、この式は論理式を実現するトランジスタ構成に基づいて最終的に決定される。図２ａではこれらのトランジスタの入力は一般に「入力」で示しているが、これはこれらの信号が静的、動的またはその両者の任意の種々の回路から来てよいことを意味する。また論理回路２０L で形成される論理式が真のとき論理回路２０L を通して導通路が形成され、プリチャージノード２０PNとノード２０N は接続する。更に、前に述べたようにクロック信号の補信号は放電トランジスタ２０DTのゲートに接続しており、クロック信号が低のときその補信号は高であって、放電トランジスタ２０DTは導通する。論理回路２０L で実現される論理式が真のときにこの条件が起こると、プリチャージノード２０PNから接地まで放電路が形成され、プリチャージノード２０PNのプリチャージ電圧（すなわち、ＶDD) は接地に放電する。
【００２５】
相１の回路２０の出力は相２の回路２２の入力として接続する。詳しく言うと、プリチャージノード２０PNは出力インバータ２０INの入力に接続する。出力インバータ２０INのインバータ記号の上半分には短い斜線がある。この明細書では、この記号はインバータの出力からその入力にフィードバックがかかるようｐチャンネルトランジスタ（図に明示していない）を接続していることを示す。詳しく言うと、フィードバックｐチャンネルトランジスタのゲートは対応するインバータの出力に接続し、フィードバックｐチャンネルトランジスタのソースはＶDDに接続し、フィードバックｐチャンネルトランジスタのドレインは対応するインバータの入力に接続する。出力インバータ２０INの出力は、相２の回路２２の論理回路２２L の入力として接続する。これについては後で詳細に説明する。
【００２６】
相２の回路２２の残部の接続は次の通りである。プリチャージトランジスタ２２PTのソースは装置電圧レベル（例えば、ＶDD) の電源に接続し、そのドレインはプリチャージノード２２PNに接続し、そのゲートはクロック信号に直接接続する。クロック信号は放電トランジスタ２２DTのゲートにも接続する。放電トランジスタ２２DTはｎチャンネルであって、そのソースは低基準電圧（例えば、接地）に接続し、そのドレインはノード２２N に接続する。またプリチャージノード２２PNとノード２２N の間に論理回路２２L が接続する。この場合も論理回路２２L の特定の論理は任意の種類の論理式を実現してよく、この式は論理式を実現するトランジスタ構成により決定される。上に述べたように、これらの入力の１つは相１の回路２０の出力から与えられるが、他の回路からの別の入力も受ける。いずれにしても、論理回路２２L で形成される論理式が真のとき論理回路２２L を通る導通路が形成され、プリチャージノード２２PNとノード２２N は接続する。
【００２７】
また、前に述べたようにクロック信号は放電トランジスタ２２DTのゲートに接続する。したがってクロック信号が高のときは放電トランジスタ２２DTも導通し、論理回路２２L で実現される論理式が真のときにこの条件が起こると、プリチャージノード２２PNから接地まで放電路が形成され、プリチャージノード２２PNのプリチャージ電圧（すなわち、ＶDD) は接地に放電する。最後に、プリチャージノード２２PNは出力インバータ２２INの入力に接続する。図２ａの出力インバータ２２INには上半分と下半分の斜線があるので、上の約束に従って上と同じ方法で構成されるｎチャンネルおよびｐチャンネルのフィードバックトランジスタを含む。最後に、図では相２の回路２２の出力は単に次の段（図示せず）に進むが、これは単なる例としてこのように示したものである。従ってこの出力の接続性はこの発明の理解には重要ではなく、この出力は種々の異なる動的回路または静的回路に接続してよい。また動的回路の位相は相２の回路２２に対して同じでも外れていてもよい。
【００２８】
上記に加えて、図２ａの別の態様は相２の回路２２の出力に評価完了指示回路２８を含むことである。後で詳細に示す理由から、評価完了指示回路２８と相２の回路２２の出力は相２の回路２２の出力から評価完了指示回路２８に向かう点線により接続する。このように点線を用いたのは、実施の形態によってこれらの２つの要素の接続は直接的にも間接的にもなるからである。両方の場合を後で詳細に説明する。
【００２９】
まず、一般的に述べると評価完了指示回路２８は、相２の回路２２が相１の回路２０からの入力に基づいて評価を完了したことを示すために設けられている。特にドミノ論理回路では、相２の回路２２はプリチャージした後で評価相を開始し、その論理回路２２L で実現される論理式が真かどうか判定する。評価相全体の長さは、相２の回路２２が次のプリチャージをいつ開始するかにより決まる。実際の論理式の判定は評価相の開始から終了までの間に行われる。論理式が真のときプリチャージノード２２PNは放電を開始し、プリチャージノード２２PNは最終的に十分低い電圧に達して出力インバータ２２INをトリガする。この出力インバータ２２INのトリガは評価が完了したことを表す（しかし評価相は必ずしも完了せず、クロック信号が高である間は続く）。このシーケンスにより、好ましい実施の形態の評価完了指示回路２８は評価の完了を示す機能を有する。図２ａではこれを完了信号で示す。
【００３０】
評価完了指示回路２８の機能は上記の通りであるが、点線の矢印に戻ると、実線ではなく点線を用いたのは直接接続または間接結合を表すためである。直接接続の場合は完了信号はインバータ２２INの出力に直接応じる。この場合は、実際には評価完了指示回路２８は出力インバータ２２INの出力に接続し、出力インバータ２２INのトリガを検出して完了信号を出す。間接結合の場合は、完了信号は評価相の開始後にトリガされる十分な時間をインバータ２２INの出力が持ったことの予測である。この場合は評価完了指示回路２８は必ずしも出力インバータ２２INに接続されないが、完了信号を与える出力のモデルを作ることができる。その生成の方法に関わらず、完了信号は論理ＮＡＮＤ回路２６の第２入力として接続する。したがって論理ＮＡＮＤ回路２６の出力は、２つの事象、すなわち（１）クロック信号の低から高への移行と、（２）完了信号の生成、の遅い方まで高のままである。論理ＮＡＮＤ回路２６の出力はｐチャンネルプリチャージトランジスタ２０PTのゲートに接続するので、当業者が理解するように、相１の回路２０はこれらの２つの事象が起こるまではプリチャージしない。これについては後で説明する。
【００３１】
先に進む前に注意すると、図２ａの中の回路は所定の経路に沿った２つの回路だけを示しているが、実際には経路に２つ以上の回路が含まれることが多い。更に、各回路は一般に多数の入力と多数の出力を有する全回路網の一部である。このような網では、ある所定の時間には網の中に種々の回路を含む第１経路が形成され、別の時間には網を通して第１経路と同じ回路を含みまたは含まない異なる回路を網の中に含む別の経路が形成される。最後に、このような回路の網の形成はこの技術ではよく知られている。
【００３２】
装置１８の動作は図２ｂのタイミング図を参照すると理解できる。まず、図の上から下までの各行を説明すると、第１行はクロック信号であって、相２の回路２２に直接接続してその相動作を制御する。したがって、相２の回路２２の相制御を示す第３行は単に第１行と同じ信号を追跡する。図２ｂの第２行は相１の回路２０の相制御を示す。前に述べたように、相１の回路２０のプリチャージ相の開始はクロック信号により直接制御されるのではなく、論理ＮＡＮＤ回路２６の出力により制御される。したがって図２ｂの第２行は図１ｂの場合のようにクロック信号の補信号を単に追跡するのではない。この対比は後の説明を読めばよく分かる。その説明に入る前に図２ｂの残りの行を説明すると、第４行と第５行は相１の回路２０と相２の回路２２のデータ出力をそれぞれ示す。最後に図２ｂの最も下の行は評価完了指示回路２８の完了信号出力を示す。上に説明したように、相２の回路２２のプリチャージノード２２PNの電圧が、放電して出力インバータ２２INをトリガするのに十分な時間を持ったときにこの信号出力が生成される。
【００３３】
図２ｂの特定の信号を見るに当たって、装置１８は時刻ｔ０まで定常状態で動作していると仮定する。ｔ０の直後の信号の移行はｔ２の後に起こる移行の繰り返しと同等なので、ここでは詳細に説明しない。ｔ０の中央から先を見ると、相１の回路２０はプリチャージ相の動作中であり、相２の回路２２は評価相の動作中であって、相２の回路２２はその評価したデータを出力中である。定義により評価は完了しているので、図２ｂの最後の行に完了信号が生成されている。
【００３４】
ｔ１で、クロック信号は高から低に移行して、高信号を相１の回路２０の放電トランジスタ２０DTに与え、低信号を相２の回路２２のプリチャージトランジスタ２２PTと放電トランジスタ２２DTに与える。その結果、図２ｂの第２行と第３行はそれぞれ各相回路への評価制御信号とプリチャージ制御信号を示す。相１の回路２０はクロック信号のこの移行に応じて評価を行うので、ｔ１に続く短い遅れの後で相１の回路２０は図２ｂの第４行に示す有効なデータを出力する。また相２の回路２２はクロック信号のこの移行に応じてプリチャージするので、ｔ１に続く短い遅れの後で相２の回路２２の出力は図２ｂの第５行に示すようにゼロに落ちる。
【００３５】
ｔ２で、クロック信号は低から高に移行する。この移行からの接続は相１の回路２０と相２の回路２２とで異なるので、各回路に与える効果は従来の技術のように単に相補的ではない。このクロック信号移行が異なる相回路に与える異なる効果について以下に説明する。
【００３６】
相２の回路２２では、クロック信号は放電トランジスタ２２DTのゲートに直接接続しているので、クロック信号が低から高に移行するとプリチャージトランジスタ２２PTは導通を停止し、放電トランジスタ２２DTは導通を開始する。したがって、その入力によって論理回路２２L を通る導通路が形成されると、相２の回路２２は評価を行う。したがってｔ２で、相２の回路２２は図２ｂの第３行に示すように評価相の動作を開始する。
【００３７】
相１の回路２０では従来の技術とは異なり、クロック信号の補信号がプリチャージトランジスタ２２PTのゲートに直接接続するのではなく、クロック信号が論理ＮＡＮＤ回路２６に入力として接続する。したがってｔ２でクロック信号が低から高に移行しても、それだけでは相１の回路２０のプリチャージ相の動作は開始しない。また、クロック信号は反転して従来の技術と同様に放電トランジスタ２０DTのゲートに接続するので、ｔ２の直後に次のようになる。まず、クロック信号が移行したため放電トランジスタ２０DTは導通を停止し、相１の回路２０の評価相の動作は終了する。しかしｔ２の直後は、相２の回路２２はその評価相を開始したばかりであってその出力インバータ２２INをトリガする十分な時間を持っていない（少なくとも現在の評価相中は）ので、完了信号は生成されない。ｔ２の直後はプリチャージトランジスタ２０PTも導通しないので、ｔ２でクロック信号が移行した後は、相１の回路２０は実質的に評価相の動作中でもプリチャージ相の動作中でもない。
【００３８】
ｔ２の後の時刻ｔ２a で、相２の回路２２はその評価を完了する。すなわち、その論理式が真のときに出力インバータ２２INをトリガするのであれば、この動作はｔ２a までに起こる。したがってｔ２a で、評価完了指示回路２８は図２ｂの最も下の行に示すように完了信号を出す。前に述べたように、完了信号は論理ＮＡＮＤ回路２６に入力として接続し、またこのＮＡＮＤ回路はクロック信号が低から高に上昇したｔ２に、別の入力として高信号をすでに受けている。したがって論理ＮＡＮＤ回路２６での遅れの後、ｔ２b で論理ＮＡＮＤ回路２６の出力は高から低に落ちて、図２ｂの第２行の時刻ｔ２b に示すようにｐチャンネルプリチャージトランジスタ２０PTにプリチャージ制御を与える。これに応じてプリチャージトランジスタ２０PTは導通を開始し、短い保持時間ｔh の後にプリチャージノード２０PNを引き上げ、これを更に反転して、図２ｂの第４行の時刻ｔ２b の後に示すようにインバータ２０INから出力する。
【００３９】
ここまで、図２ｂに示す装置１８の動作について種々の観察をおこなった。上記の動作は、相１の回路２０は次の２つの事象、すなわち（１）クロック信号の立ち上がり端と、（２）完了信号の生成、の遅い方までプリチャージを行わないことを示す。当業者が理解するように、プリチャージをこのようにして遅らせると、相１の回路２０からの有効な出力が次のプリチャージにより上書きされる前に、相１の回路２０は相２の回路２２がその評価を行うだけの十分な長さの有効な出力を必ず保持する。したがって、図１に関連して説明した順次の段の間の競走はなくなる。その結果、この実施の形態は従来の方法より勝れた性能を提供し、後の段が評価を行う前に第１段がプリチャージを行うというような回路の失敗の可能性がなくなる。更に、この実施の形態は種々の方法で実現してよく、また更に別の文脈に適用することができる。これらの概念については後で詳細に説明する。
【００４０】
上記から当業者が理解するように、論理ＮＡＮＤ回路２６は２つの信号の遅い方がその入力に達するまで相１の回路２０のプリチャージを遅らせる。この２つの信号とは、完了信号の生成とクロック信号の低から高への移行である。しかし先に進む前に注意すると、図２ｂにはクロック信号が低から高に移行した後で完了信号が生成される場合を示したが、この実施の形態では、これらの２つの事象が時間的に逆になる場合、すなわち完了信号が生成された後で低から高へのクロック信号の移行が論理ＮＡＮＤ回路２６に達した場合も、相１の回路２０または同等のドミノ論理段のプリチャージ相は遅らされる。相１の回路２０のプリチャージ相をトリガするのはこれらの２つの事象の遅い方であると上に述べたのはこのためである。これらの事象が逆の順序で起こる例を、図２ｃに関連して以下に説明する。
【００４１】
図２ｃは図２ａの装置１８を示すが、図２ｃは後で説明するように追加の相１回路２９も含む。特に前に述べたように、図２ａの回路は所定の経路に沿う２つの回路だけを示したものであるが、この経路は３つ以上の回路を含んでよい。この点で図２ｃの相１の回路２９は相１の回路２０と相２の回路２２の間に置かれており、この追加されたドミノ論理回路段もクロック信号の相１で動作する。相１の回路２０と同様に相１の回路２９は、プリチャージトランジスタ２９PTと、出力インバータ２９INの入力に接続するプリチャージノード２９PNと、論理回路２９L を備える。しかし対照的に、相１の回路２９は自身の放電トランジスタを持たない。従来の技術でも図２ｃの構成と同様に、相１の回路２９のような多数の後続段（それぞれ放電トランジスタを持つ場合と持たない場合がある）を経路内に持つことが多い。
【００４２】
いずれにしても、相回路のグループ内の最終段は次の順次の相回路の第１段に出力を与える保持時間ラッチとして動作してよく、この明細書の教示に従って構成することができる。最後に相１の回路２９のプリチャージ相のタイミングに関して述べると、順次のドミノ論理段を有しかつこれらの段が各自の放電トランジスタを持たない従来の回路では、クロック信号の移行を多数のインバータなどを通すなどにより、クロック信号の移行がこれらの後続の各段のプリチャージトランジスタに与える影響を遅らせるのが普通である。したがって相１の回路２９もクロック信号の導体に結合する２個のインバータ２９D1と２９D2を備え、クロック信号が移行すると、この移行を２個のインバータで遅らせた後で相１の回路２９に送る。
【００４３】
相１の回路２９のプリチャージ相の動作のタイミングに移り、参考のためにまず同等の回路の従来の動作を述べる。この同等の回路は、放電トランジスタを持たずかつプリチャージのための遅れたクロック信号移行を受ける後続の段である。従来の段は、遅れたクロック信号移行がプリチャージトランジスタのゲートに達するとプリチャージ相の動作を開始する。しかし従来の構成とは対照的に、相１の回路２９は更に論理ＮＡＮＤ回路２６を備え、その一方の入力にインバータ２９D2から遅れたクロック信号を受け、また他方の入力に相２の回路２２から完了信号を受ける。したがってこの実施の形態では、相１の回路２９（すなわち、相１の保持時間ラッチ）はやはり２つの事象、すなわち、１つは後続段からの完了信号の生成、１つは低から高へのクロック信号移行、の遅い方までプリチャージを行わない。したがってこの場合も保持時間ラッチは、１つの状態から別の状態へのクロック信号の移行（この移行からいくらか遅れて）か後続段からの完了信号の生成に応じて、プリチャージを行う。この実施の形態では、クロック信号の遅れた移行が論理ＮＡＮＤ回路２６に達する前に、完了信号は論理ＮＡＮＤ回路２６に達する。当業者は更に別の実施の形態を考えることができる。
【００４４】
図３は、上の図２ａの論理ＮＡＮＤ回路２６の好ましい実現例を示す。図３は、論理ＮＡＮＤ回路２６への２入力信号（すなわち、クロック信号と完了信号）と、プリチャージトランジスタ２０PTのゲートに接続する出力の図を再び示す。入力信号は直列接続のトランジスタに次のように接続する。図３の直列のトランジスタはｐチャンネルトランジスタ３０と、第１のｎチャンネルトランジスタ３２と、第２のｎチャンネルトランジスタ３４を含む。ｐチャンネルトランジスタ３０のソースは装置の電圧レベル（例えば、ＶDD) の電源に接続し、ドレインはノード３６に接続し、ノード３６は更にｎチャンネルトランジスタ３２のドレインに接続する。ｎチャンネルトランジスタ３２のソースはｎチャンネルトランジスタ３４のドレインに接続し、ｎチャンネルトランジスタ３４のソースは接地に接続する。クロック信号は、ｐチャンネルトランジスタ３０のゲートとｎチャンネルトランジスタ３４のゲートに接続する。完了信号はｎチャンネルトランジスタ３２のゲートに接続する。最後に、ノード３６は論理ＮＡＮＤ回路２６の出力を与え、プリチャージトランジスタ２０PTのゲートに接続する。
【００４５】
図３の論理ＮＡＮＤ回路２６の動作は一般にＮＡＮＤ動作を与えるので、この技術で知られているように、その入力が両方とも高でなければ高出力を与える。例えばクロック信号が低の場合は、完了信号の値に関わらず、ｐチャンネルトランジスタ３０はノード３６をＶDDに接続し、ｎチャンネルトランジスタ３４はオフになるのでノード３６を接地に接続しない（すなわち、クローバー(crowbar) 電流を妨げる）。別の例として完了信号が低の場合は、クロック信号の値に関わらず、ｎチャンネルトランジスタ３２はオフになるのでノード３６は接地に接続しない。しかしクロック信号と完了信号が共に高の場合は、ｎチャンネルトランジスタ３４とｎチャンネルトランジスタ３２は共に導通し、ｐチャンネルトランジスタ３０は導通しない。したがって、ノード３６はｎチャンネルトランジスタ３２および３４により接地に引かれ、２つの高入力に応じて低出力を与える。当業者が理解するように、図３の実施の形態はこのように上の図２ａに示したＮＡＮＤ動作を行うのに必要な機能性を提供する。更に、当業者はこの機能性を同様に行う他の構成も考えることができる。
【００４６】
最後に、図３の論理ＮＡＮＤ回路２６には従来のＮＡＮＤ回路を形成するのに普通用いられている追加のトランジスタがない。特定して述べると、一般にＮＡＮＤ機能を実現する回路はｐチャンネルトランジスタを備え、そのソースはＶDDに接続し、そのドレインはノード３６に接続し、そのゲートは完了信号を受けるよう接続する。したがってこの方法では、クロック信号がｎチャンネルトランジスタ３４を動作可能にする前に完了信号がこの追加のｐチャンネルトランジスタを可能にするようタイミングをとり、更に、クロック信号がｎチャンネルトランジスタ３４を動作可能にするまで（すなわち、クロック信号が低から高に移行するまで）完了信号を動作可能の状態のままに保持する必要がある。言い換えると、図３に示すように、クロック信号が低から高に移行する前に完了信号が生成されて浮動することがある。その後クロック信号が低から高に移行すると、ノード３６は放電して論理ＮＡＮＤ回路２６の出力信号が変わる。しかし論理ＮＡＮＤ回路２６にｐチャンネルトランジスタを追加した場合は、早く低になった完了信号（すなわち、まず動作可能に移行し、次にクロック信号が低から高に移行する前に解放される信号）によりノード３６は再びＶDDにプリチャージされるので、その後クロック信号が低から高に移行すると間違った結果を発生させる。
【００４７】
図４は別の実施の形態の装置３８を示す。これは図２ｂと同じ動作を行うもので、完了信号はインバータ２２INの出力に直接応答する。言い換えると、図４では評価完了指示回路２８は実際に出力インバータ２２INの出力に接続し、出力インバータ２２INのトリガを検出して完了信号を与える。特定して述べると、装置３８は二重レール回路を用いて図２ａの種々の回路と態様を実現する。この技術で知られているように、二重レール回路はドミノ論理回路の文脈で定義され、各段は２つの「二重レール」信号を出力する。その意味は、両信号はプリチャージ相の動作中は不能であり、次に１つの段が評価相の動作中にその評価を完了した後で２つの信号の一方だけが動作可能に移行することである。また、信号が「不能である」と上に述べたが、これはこの技術で知られている用語であって、ゲートポテンシャルが不十分なためゲートポテンシャルが接続しているトランジスタの導通路（すなわち、ソース／ドレイン）が導通しないことを言う。したがってｎチャンネルトランジスタにおいては低信号は不能であり、ｐチャンネルトランジスタにおいては高信号は不能である。いずれにしても、二重レールの特性は、以下に示すように評価完了指示回路２８の機能性を与える。
【００４８】
図４の回路に戻って、この回路は図２ａの実施の形態の二重レールを実現したものなので、これまでの説明とこの分野で知られている二重レール技術とが理解されているものと仮定して、この回路について詳細な説明は行わない。図２ａの相１の回路２０と相２の回路２２のそれぞれについて図４では段が二重になっているが、二重レール要素を区別するために、参照番号に「ａ」または「ｂ」を添えて識別した二重レール回路を用いてそれぞれを実現する。例えば、相１の回路２０は２つの半回路２０ａと２０ｂを含む。半回路２０ａはそれ自身のプリチャージトランジスタ２０ａPTと、プリチャージノード２０ａPNと、出力インバータ２０ａINと、論理回路２０ａL を備える。同様に半回路２０ｂはそれ自身のプリチャージトランジスタ２０ｂPTと、プリチャージノード２０ｂPNと、出力インバータ２０ｂINと、論理回路２０ｂL を備える。半回路２０ａと２０ｂは同じ放電トランジスタ２０DTを共有する。このように相１の回路２０を２つの半回路に分けたが、当業者が理解するように、相２の回路２２にも同じ方法が適用される。
【００４９】
繰り返すが、二重レール回路の顕著な違いは各段の入力が二重レール信号であることである。したがって図４の相１の回路２０では、論理回路２０ａL は入力信号「入力」を受けるが論理回路２０ｂL は入力信号「入力（バー）」信号を受ける。この２つの入力信号が二重レール信号である（すなわち、前の段の評価が終わると一方は動作可能に移行し、他方は不能のままである）。更に、二重レールの性質を保持するために、相１の回路２０ａと２０ｂからの二重レール出力は相２の回路２２の論理回路２２ａL と２２ｂL にそれぞれ接続する。
【００５０】
上記から、相２の回路２２からの二重レール出力は、相２の回路２２の出力に直接接続して評価完了指示回路２８の機能を実行するという有意義な機構を提供する。より特定すると、前に述べたように、相２の回路２２が評価を完了する（すなわちその出力インバータをトリガする）のに十分な時間を持った場合は、評価完了指示回路２８は完了信号を生成する。図４の実施の形態は二重レールの実現なので、相２の回路２２がその評価を完了すると出力インバータ２２ａINまたは２２ｂINの出力がトリガされる。したがってインバータ２２ａINと２２ｂINの出力の論理ＯＲを行うと、このときに相２の回路２２は評価を終了していることが分かっているので、完了信号を実質的に生成することができる。
【００５１】
図４の実施の形態では、この論理ＯＲ動作と論理ＮＡＮＤ回路２６の機能とを組み合わせる。より特定して述べると、論理ＮＡＮＤ回路２６を実現する図３のトランジスタ構成を図４に用いるが、これと上に述べたＯＲ機能性とを更に組み合わせる。特に図４の二重レールの回路では、トランジスタ３２はトランジスタ３２ａとトランジスタ３２ｂに分かれ、それぞれはノード３６からトランジスタ３４を通して接地まで導通路を完成し、またそれぞれは相２の回路２２の二重レール出力の１つを受ける。二重にしたトランジスタ３２ａと３２ｂは、次のようにＯＲ機能を与える。クロック信号が高になるとトランジスタ３４は導通する。次に相２の回路２２からの二重レール出力の一方が上昇すると、完了信号を生成して対応するトランジスタ３２ａまたは３２ｂの一方を動作可能にする。これに応じて、動作可能になったトランジスタ３２ａまたは３２ｂはトランジスタ３４と共にノード３６を接地に引き下げ、プリチャージトランジスタ２０ａPTと２０ｂPTのそれぞれに低信号を出力する。したがって、この低信号により相１の回路２０はプリチャージ相の動作を開始する。
【００５２】
相２の回路２２の出力から直接完了信号を生成する例を示したが、前に述べたように、この実施の形態の別の方法ではインバータ２２INの出力がトリガされるのに十分な時間を持ったときの予測として完了信号を与える。この場合は、評価完了指示回路２８は出力インバータ２２INの出力に接続しない。この点について、図５は別の実施の形態の装置４０を示す。この装置の多くの回路要素や接続は図２ａと同じである。このように共通の機能を持つので、これらの機能に関しては図５でも図２ａと同じ参照番号を用いる。装置４０も相１の回路２０と相２の回路２２を備える。相１の回路２０と相２の回路２２は図２ａに示すものと全く同じである。しかし装置４０では、相２の回路２２と評価完了指示回路２８との関係が異なる。これについては後で説明する。
【００５３】
図５の評価完了指示回路２８に移ると、その構成要素は相２の回路２２の構成要素と同じものであることが好ましい。この点を示すために、相２の回路２２および評価完了指示回路２８の構成要素に同じ参照番号を用いるが、これらの番号にそれぞれ添字「ｃ」と「ｄ」を付けて、それぞれの回路内の同じ構成要素を関連付ける。したがって相２の回路２２は、プリチャージトランジスタ２２ｃPTと、論理回路２２ｃL と、放電トランジスタ２２ｃDTと、出力インバータ２２ｃINを備え、評価完了指示回路２８は、プリチャージトランジスタ２２ｄPTと、論理回路２２ｄL と、放電トランジスタ２２ｄDTと、出力インバータ２２ｄINを備える。
【００５４】
このように評価完了指示回路２８および相２の回路２２の構成要素は同じ性質を持つが、大きな違いは評価完了指示回路２８の入力と出力である。論理回路２２ｄL の入力に関して述べると、評価相中は論理回路２２ｄL はその論理式を必ず真と評価するように、すなわち論理回路２２ｄL を通して放電路ができるように、これらの入力を接続する。例えば、論理回路２２ｄL が論理式（Ｅ  ＡＮＤＦ  ＡＮＤ  Ｇ）を実現する場合は、論理回路２２ｄL の３入力（すなわち、Ｅ、Ｆ、Ｇ）は相２の回路２２の評価相中は論理回路２２ｄL に高信号を入力するよう接続する。したがって、Ｅ、Ｆ、Ｇ入力に対応する３個のトランジスタはそれぞれそのゲートに可能信号を受け、各トランジスタが導通した後、ノード２２ｄPNは論理回路２２ｄL を通して接地に放電する。最後に、出力インバータ２２ｄINの出力は完了信号を生成し、上に説明したように、相２の回路２２が相１の回路２０から入力を与えられてその評価を完了するのに十分な時間を持ったことを表す。
【００５５】
評価完了指示回路２８および相２の回路２２の構成要素は同じなので、当業者が理解するように、両回路の応答時間は実質的に同じはずである。したがって評価完了指示回路２８は相２の回路２２の動作のモデルを作り、相２の回路２２が特定の評価相においてその入力により出力をトリガしない場合でも、相２の回路２２が所定の評価相中にその出力をトリガするのに十分な時間を持ったときの予測を与える。この活動を２つの例を用いて以下に示す。
【００５６】
第１に、相２の回路２２が評価相にありかつ論理回路２２ｃL の論理式が真のときを考える。この場合は、論理回路２２ｃL の論理を実現するトランジスタからの遅れの後そのプリチャージノード２２ｃPNは放電を開始し、最終的に出力インバータ２２ｃINから立ち上がり端出力をトリガする。評価完了指示回路２８の構成要素は同じ遅れ特性を有するので、また論理回路２２ｄL の入力は確かに真なので、出力インバータ２２ｃINの出力と評価完了指示回路２８の出力インバータ２２ｄINの出力は実質的に同時に上昇を開始する。したがって、出力インバータ２２ｄINからの移行は相２の回路２２に関するモデル信号（すなわち完了信号）を表す。その理由は、評価相を開始した後、相２の回路２２がその出力インバータの出力をトリガするのに十分な時間を持ったときにこの信号が生成されるからである。
【００５７】
第２に、相２の回路２２が評価相にあり、かつ論理回路２２ｃL の論理式が真でないときを考える。この場合は論理回路２２ｃL は導通しないので、出力インバータ２２ｃINの出力は上昇しない。しかし論理回路２２ｄL の入力は必ず真なので、評価完了指示回路２８の出力インバータ２２ｄINの出力はある遅れの後で再び上昇する。したがって、この第２の例の出力インバータ２２ｄINの出力は、同じ構成の相２の回路２２がインバータ２２ｃINの出力をトリガするのに十分な時間を持ったときにやはり移行する。したがって出力インバータ２２ｄINの移行は相２の回路２２に関する完了信号を表す。その理由は、論理回路２２ｃL の入力が真のときにインバータ２２ｃINの出力が移行したはずの時刻に、出力インバータ２２ｄINの出力は移行するからである。
【００５８】
図５の評価完了指示回路２８の最後の態様として、これまで説明した論理回路と同様に、論理回路２２ｃL はそれが実現する論理式に基づく複数の放電路を含んでよい。この場合好ましい実施の形態では論理回路２２ｃL からの論理式の全てのトランジスタは論理回路２２ｄL にも含まれるが、好ましくは、論理回路２２ｃL を通って最も長い遅れを生じるものだけを評価相中に論理回路２２ｄL 内で動作可能にして、論理回路２２ｄL を通る放電路を確保する。例えば、論理回路２２ｃL が論理式（Ｈ  ＡＮＤ  Ｊ  ＡＮＤ  Ｋ）ＯＲ（Ｌ  ＡＮＤ  Ｍ）を実現すると仮定する。最も長い遅れは、この式の第１構成要素（すなわち、（ＨＡＮＤ  Ｊ  ＡＮＤ  Ｋ））で実現される。その理由は、この式の第１構成要素は第２の構成要素（すなわち、（Ｌ  ＡＮＤ  Ｍ））より１つ多い要素を含むからである。
【００５９】
したがってこの例では、好ましくは論理回路２２ｄL は論理回路２２ｃL を構築するのに用いる全てのトランジスタを含み、しかも相２の回路２２の評価相中に入力ＨとＪとＫだけが高信号を論理回路２２ｄL に入力するよう接続する。その結果、論理回路２２ｃL が構成要素（Ｌ  ＡＮＤ  Ｍ）により動作可能になったとき、論理回路２２ｄL は、式（Ｈ  ＡＮＤ  Ｊ  ＡＮＤ  Ｋ）を実現する第３の動作可能なトランジスタを含むので、トランジスタ１個分だけ余分に遅れて完了信号を出す。この遅れがあるにも関わらず、完了信号は論理回路２２ｃL が評価を行う機会を持った後にだけ発生するので、上に述べた機能性は評価完了指示回路２８により保証される。
【００６０】
図６は、図２ａと同じ回路要素と接続を多く用いる別の実施の形態の装置４２を示す。図６でも、図２ａと同じ機能には同じ参照番号を用いる。装置４２も相１の回路２０と相２の回路２２を備える。相１の回路２０でもプリチャージノード２０PNは論理回路２０L に接続する。しかし論理回路２０L は接地に直接接続しており、図６の相１の回路２０は別個の放電トランジスタ（すなわち、図２ａのトランジスタ２０DTのようなトランジスタ）を含まない。同様に、相２の回路２２も放電トランジスタ（図２ａのような）を含まず、そのプリチャージノード２２PNは論理回路２２L に接続し、論理回路２２L は接地に直接接続する。
【００６１】
相１の回路２０および相２の回路２２に関し、放電トランジスタを用いない方式はドミノ論理技術では一般に知られまた実現されており、この場合は論理回路への入力はいわゆるゲートされた入力である。ゲートされた入力は、回路がプリチャージ相にあるときに、接続されているトランジスタゲートを不能にする信号である。例えばゲートされた入力信号は、別の動的論理ドミノゲート構成の出力および／またはプリチャージノードから与えられるものである。別の例ではゲートされた入力信号は静的回路の出力から与えられるが、プリチャージ相の動作中は不能になるよう別途に制御される（例えば、他の信号との論理ＡＮＤにより）。したがって、論理回路２０L の論理をｎチャンネルトランジスタを用いて実現すると、論理回路２０L の入力はプリチャージ相の動作中は低になるはずである。図６の相１の回路２０はゲートされた入力を持ちまた放電トランジスタがないが、装置４２は上記の実施の形態の機能性の実現と矛盾しない方法で更に修正されている。これについては後で更に説明する。
【００６２】
放電トランジスタを省きかつゲートされた入力を用いることはこの技術で一般に知られているが、更に本発明者はこの方法を上に述べた態様と関連づけることを考えた。特定して述べると、上記の実施の形態は相１の回路２０がプリチャージ相の動作を開始する時刻を調整する。ゲートされた入力が高のときにプリチャージ相の動作を開始すると、プリチャージトランジスタ２０PTと論理回路２０L が同時に導通する可能性がある。これが起こるといわゆるクローバー電流がＶDDからこれらのトランジスタを通して接地に流れるが、この技術で知られているように、この電流は望ましくない。この可能性があるので、装置４２はこのようなクローバー電流が流れないようにするため、以下に説明するように更に改造されている。
【００６３】
上に述べたクローバー電流を防ぐための改善策として、相１の回路２０は、図２ａの２入力の論理ＮＡＮＤ回路２６の代わりに３入力の論理ＮＡＮＤ回路４３を備える。論理ＮＡＮＤ回路４３の３入力の中の２入力は、図２ａと同じクロック信号と完了信号を受ける。論理ＮＡＮＤ回路４３の第３の入力について述べると、相１の回路２０は更にインバータ４４を備え、その入力は論理回路２０L の入力と同じ入力信号に接続し、その出力は論理ＮＡＮＤ回路４３の第３入力に接続する。
【００６４】
図２ｂの説明と図６の論理ＮＡＮＤ回路４３への追加の第３入力とを合わせて参照すると、当業者が理解するように、相１の回路２０がそのプリチャージ相の動作を開始する前に図６の実施の形態には追加の条件が必要である。特定すると、前に述べたようにＮＡＮＤ機能の最初の２つの入力は、クロック信号が低から高に移行することと次の相回路の次の段が評価を完了する時間を持つことの遅い方が起こるまで、相１の回路２０がプリチャージ動作の開始するのを必ず制限する。しかし論理ＮＡＮＤ回路４３に第３入力があるため、論理ＮＡＮＤ回路４３の出力は、論理回路２０L の入力が不能に移行した後で高から低に移行する。この入力はゲートされた入力信号であって評価相の動作中は動作可能に移行するので、装置４２はゲートされた入力信号が不能に戻るのを待ち、その後で相１の回路２０はプリチャージ相の動作を開始する。この条件を追加せずに、ゲートされた入力がまだ動作可能の状態のときにプリチャージ相を開始するとクローバー電流が流れる可能性がある。しかし、ゲートされた入力が論理回路２０L を不能にするまでプリチャージを遅らせるという条件を追加することにより、クローバー電流が流れる可能性はなくなる。
【００６５】
また、図６では装置４２の論理回路２０L に入るのはゲートされた１入力だけである。しかしこれまでの実施の形態と同様に、論理回路２０L は複数の入力を受けることができるし、実際にはその方が多い。この場合、別の実施の形態では対応するインバータを通してこれらの各入力を論理ＮＡＮＤ回路４３の追加の入力に接続する。したがって相１の回路２０がプリチャージ動作を開始する前に、クロック信号の上昇および完了信号の生成と共に、これらの各入力は不能でなければならない。しかしこの多数のゲートされた入力の場合は、論理回路２０L で実現される特定の式に基づいてこの方法で接続するのは全ての入力でなくてもよい。例えば、論理回路２０L が式（Ａ  ＡＮＤ  Ｂ）を実現しかつ入力ＡとＢが共にゲートされた入力信号である場合は、ＡかＢのどちらかだけを上に述べた方法で（すなわち、インバータを通して論理ＮＡＮＤ回路４３に）接続すればよい。
【００６６】
例えば、インバータを通して信号Ａだけを論理ＮＡＮＤ回路４３に接続すると仮定する。この場合はＢが動作可能であっても、このようにＡを接続することによりこの論理式を実現するトランジスタを通るクローバー電流を阻止することができる。その理由は、プリチャージ相はＡが動作可能でないときだけ開始し、また式（Ａ  ＡＮＤ  Ｂ）においてＡが動作可能でないときはクローバー電流は流れないからである。この論理式に基づいて多くの他の例が得られることは明らかであり、当業者はこのような考察と技術を用いて、インバータと論理ＮＡＮＤ回路４３に接続する入力の数を最適にすることができる。
【００６７】
最後に、これまで図６の装置４２を保持時間ラッチということで提示したが、この発明は全く異なる文脈にも応用することができる。特定して述べると、ポストチャージ（事後充電）論理という回路技術がある。ポストチャージ論理では、各段は放電トランジスタを用い、第１段は次の段が評価するのに必要な時間だけ出力を出す。したがってこれまでの実施の形態とは異なり、クロック信号サイクルが長くなっても第１段の評価相の長さを調整する必要がない。しかしポストチャージ論理では次の段の評価をフィードバックして前の段のプリチャージを制御するので、図６の実施の形態をポストチャージ論理回路の修正に用いることもできる。この場合は、放電トランジスタはポストチャージ論理回路から除かれる。更にこの修正は別の利点を持つ。すなわち、サイクルに基づくシミュレータで現在のポストチャージ論理回路をシミュレートするとしばしば問題が起こる。その理由は、ポストチャージ回路の動作は現在は回路の遅れだけを用いているが、サイクルに基づくシミュレータは一般にこの遅れが分からないからである。しかし図６の修正をポストチャージ論理に適用するとクロック信号に境界を与えるので、シミュレーションの問題がなくなる。シミュレータはこの修正をモデル化してよいので、従来の技術には見られない利点を与える。
なお、別の例として、出力装置はＮＯＲゲート、ＮＡＮＤゲートまたは他の種々のタイプの論理ゲートでよい。さらに別の例として、出力装置は例えば非反転バッファ、ＡＮＤゲート、ＯＲゲート、他の種々のタイプの論理ゲートまたは電線のような非反転出力装置でよい。
【００６８】
上の説明から、これらの実施の形態は従来の技術に比べて多くの利点を与えることが理解できる。例えば、保持時間ラッチと後続の段との競走がなくなる。したがって、保持時間ラッチが時期尚早のプリチャージを行ってデータの失敗を生じる可能性もなくなる。別の例として、この実施の形態は対象とする入力信号の型に基づいて放電トランジスタを用いてまたは用いずに実現することができる。また別の例として、上に説明したようにある実施の形態を用いてポストチャージ論理を改善することができる。更にこの実施の形態は、種々の図面や他の例の説明で示したように、広範囲の例に適用される。
【００６９】
当業者は、この実施の形態の更に別の応用を考えることができる。例えば上の種々のトランジスタの導電率の型を変えてもよく、また導電率を変えると論理ＮＡＮＤ機能も変わって、上に示した条件に基づいて第１ドミノ論理のプリチャージを適当に延ばすことができる。別の例として、これまでの実施の形態では２相だけを示したが、別の実施の形態では多数の相を含んでよく、この場合は逐次の各相は前の相とは異なる。当業者は、これまで特に示さなかった実施の形態に容易にこれらを適用することができる。いくつかの実施の形態を詳細に説明したが、特許請求の範囲に示したこの発明の範囲から逸れることなく、種々の代替や修正や変更を行うことができる。
【００７０】
以上の説明に関して更に以下の項を開示する。
（１）  ドミノ論理回路であって、
第１相のドミノ論理回路と、
第２相のドミノ論理回路、
を備え、
ここで、前記第１および第２相のドミノ論理回路はそれぞれ、
プリチャージノードと、
プリチャージ相中に導通したとき前記プリチャージノードをプリチャージ電圧に結合する結合装置と、
前記プリチャージノードに接続し、評価相中に導通したときに前記プリチャージノードを前記プリチャージ電圧とは異なる電圧に結合する放電路と、
前記プリチャージノードに結合し、前記プリチャージノードの電圧に応じて出力を与えるインバータ、
を備え、
前記第１相のドミノ論理回路のインバータの出力は前記第２相のドミノ論理回路の放電路の導通を制御するよう接続し、
更に、
クロック信号を与える導体と、
前記クロック信号が第１状態から第２状態に移行するのに応じて第１時刻に前記第１相のドミノ論理回路の評価相を開始する回路と、
前記第１時刻の後の第２時刻に前記第２相のドミノ論理回路の評価相を開始する回路と、
前記第２時刻の後の第３時刻に前記第１相のドミノ論理回路のプリチャージ相を開始する回路、
を更に備え、
ここで前記第３時刻は複数の事象の最後のものに対応し、
前記複数の事象の１番目は前記クロック信号が前記第２状態から前記第１状態に移行するのに応じ、
前記複数の事象の２番目は、前記第２相のドミノ論理回路の前記放電路が前記第２相のドミノ論理回路の評価相の開始後に導通する十分な時間を持ち、これにより前記第２相のドミノ論理回路の前記プリチャージノードの電圧が前記第２相のドミノ論理回路のインバータの出力をトリガするのに十分なレベルに移行することである、
ドミノ論理回路。
【００７１】
（２）  前記第１相のドミノ論理回路の前記放電路はある論理式を実現するトランジスタ構成を備える、第１項記載のドミノ論理回路。
（３）  前記第１相のドミノ論理回路の前記放電路は、前記トランジスタ構成の他に放電トランジスタのソース／ドレインに沿う導通路を更に備え、ここで前記放電トランジスタは前記クロック信号が前記第１状態から前記第２状態に移行するのに応じて前記第１時刻に導通する、第２項記載のドミノ論理回路。
【００７２】
（４）  前記第２相のドミノ論理回路の前記放電路はある論理式を実現するトランジスタ構成を備える、第１項記載のドミノ論理回路。
（５）  前記第２相のドミノ論理回路の前記放電路は、前記トランジスタ構成の他に放電トランジスタのソース／ドレインに沿う導通路を更に備え、ここで前記放電トランジスタは前記クロック信号が前記第２状態から前記第１状態に移行するのに応じて前記第２時刻に導通する、第４項記載のドミノ論理回路。
（６）  前記第１相のドミノ論理回路の前記放電路はある論理式を実現するトランジスタ構成を備え、
前記第２相のドミノ論理回路の前記放電路はある論理式を実現するトランジスタ構成を備える、
第１項記載のドミノ論理回路。
【００７３】
（７）  前記第２相のドミノ論理回路の前記放電路はある論理式を実現するトランジスタ構成を備え、
前記第１相のドミノ論理回路のプリチャージ相を第３時刻に開始する前記回路は前記複数の事象の２番目を検出する回路を備え、前記複数の事象の前記２番目を検出する前記回路は前記第２相のドミノ論理回路の複写回路を備え、また放電路を有し、
前記複写回路の放電路はある論理式を実現するトランジスタ構成の複写トランジスタ構成を備え、
少なくとも１つの入力を前記複写トランジスタ構成に接続することにより、前記複写トランジスタ構成が実現する前記論理式は真になり、
前記複数の事象の前記２番目は前記複写回路の前記インバータの出力の移行に応じて起こる、
第１項記載のドミノ論理回路。
【００７４】
（８）  前記第２相のドミノ論理回路の前記インバータは第１インバータを備え、前記第２相のドミノ論理回路の出力は第１出力を含み、
前記第２相のドミノ論理回路は第２インバータと、前記第１出力の二重レール信号である第２出力を更に備え、
前記複数の事象の前記２番目は前記第１出力または第２出力の一方が移行するのに応じて起こる、
第１項記載のドミノ論理回路。
（９）  前記第１相のドミノ論理回路の前記放電路は、ある論理式を少なくとも第１の入力に応じて実現するトランジスタ構成を備え、
前記トランジスタ構成は前記少なくとも第１入力が動作可能の状態にあることに応じて部分的に導通し、
前記複数の事象の３番目は前記少なくとも第１入力が不能の状態にあることである、
第１項記載のドミノ論理回路。
【００７５】
（１０）  前記第１相のドミノ論理回路の前記放電路の導通は前記クロック信号に応じない、第９項記載のドミノ論理回路。
（１１）  前記結合装置はｐチャンネルトランジスタを備える、第１項記載のドミノ論理回路。
（１２）  前記放電路は１つのトランジスタのソース／ドレインに沿う導通路を含み、前記放電路は前記トランジスタが導通しているときに導通する、第１項記載のドミノ論理回路。
【００７６】
（１３）  前記放電路は複数のトランジスタのそれぞれのソース／ドレインに沿う導通路を含み、前記放電路は前記複数のトランジスタのそれぞれが導通しているときに導通する、第１項記載のドミノ論理回路。
（１４）  前記第１相のドミノ論理回路は前記第１相のドミノ論理回路内の複数の放電路の第１放電路を含み、ここで前記第１相のドミノ論理回路内の前記複数の放電路は、それぞれ前記第１相のドミノ論理回路の前記プリチャージノードに接続し、また評価相の間は前記複数の放電路は、導通するとそれぞれ前記プリチャージノードを前記プリチャージ電圧とは異なる電圧に結合する、第１項記載のドミノ論理回路。
【００７７】
（１５）  前記第１相のドミノ論理回路のプリチャージ相を第３時刻に開始する前記回路は論理演算回路を備え、
前記論理演算回路は前記導体に接続して前記クロック信号を与える第１入力を有し、
前記論理演算回路は完了信号を受ける第２入力を有し、前記完了信号は前記第２相のドミノ論理回路の前記放電路が前記第２相のドミノ論理回路の評価相の開始後に導通する十分な時間を持ち、これにより前記第２相のドミノ論理回路のプリチャージノードの電圧が前記第２相のドミノ論理回路のインバータの出力をトリガするのに十分なレベルに移行することを表し、
前記論理演算回路は、信号の後の方が前記第１および第２入力に生成すると、これに応じて前記第１相のドミノ論理回路の結合装置に動作可能の信号を与える出力を有する、
第１項記載のドミノ論理回路。
【００７８】
（１６）  前記第１相のドミノ論理回路のプリチャージ相を第３時刻に開始する回路は論理演算回路を備え、
前記クロック信号を与える導体は遅れ回路に接続して、前記クロック信号に応じて遅れたクロック信号を出力し、
前記論理演算回路は前記遅れたクロック信号を受ける第１入力を有し、
前記論理演算回路は完了信号を受ける第２入力を有し、前記完了信号は前記第２相のドミノ論理回路の前記放電路が前記第２相のドミノ論理回路の評価相の開始後に導通する十分な時間を持ち、これにより前記第２相のドミノ論理回路のプリチャージノードの電圧が前記第２相のドミノ論理回路のインバータの出力をトリガするのに十分なレベルに移行することを表し、
前記論理演算回路は、前記第１および第２入力に前記信号の後の方が生成すると、これに応じて前記第１相のドミノ論理回路の結合装置に動作可能の信号を与える出力を有する、
第１項記載のドミノ論理回路。
【００７９】
（１７）  前記第１相のドミノ論理回路のプリチャージ相を第３時刻に開始する前記回路は論理演算回路を備え、
第１ｎチャンネルトランジスタであって、ソースは低基準電圧に接続し、ゲートは前記クロック信号を受け、ドレインは第１ノードに結合する、第１ｎチャンネルトランジスタと、
第２ｎチャンネルトランジスタであって、ソースは前記第１ノードに接続し、ドレインは第２ノードに接続し、ゲートは完了信号を受け、前記完了信号は前記第２相のドミノ論理回路の放電路が前記第２相のドミノ論理回路の評価相の開始後に導通する十分な時間を持ち、これにより前記第２相のドミノ論理回路のプリチャージノードの電圧が前記第２相のドミノ論理回路のインバータの出力をトリガするのに十分なレベルに移行することを表す、第２ｎチャンネルトランジスタと、
ｐチャンネルトランジスタであって、ソースは高基準電圧に接続し、ドレインは前記第２ノードに接続し、ゲートは前記クロック信号を受ける、ｐチャンネルトランジスタ、
から成り、
ここで前記第２ノードは前記論理演算回路の出力を形成する、
第１項記載のドミノ論理回路。
【００８０】
（１８）  ドミノ論理回路を動作させる方法であって、
第１に、少なくとも第１の入力信号を、論理回路を備えて少なくとも前記第１入力信号を受ける放電路を有する第１相のドミノ論理回路に入力し、
第２に、クロック信号が第１状態から第２状態に移行するのに応じて、第１時刻に前記第１相のドミノ論理回路の評価相を開始して前記論理演算回路は前記少なくとも第１入力信号に応答し、ここである値を評価相の間に前記第１相のドミノ論理回路から、前記第１相のドミノ論理回路から出力される前記値を受ける論理回路を備える放電路を有する第２相のドミノ論理回路に出力し、
第３に、第２時刻に前記第２相のドミノ論理回路の評価相を開始して前記第２相のドミノ論理回路の前記論理回路は前記第１相のドミノ論理回路から出力される前記値に応答し、ここで前記第２相のドミノ論理回路の評価相はある値を前記第２相のドミノ論理回路から出力し、
第４に、複数の事象の後の方に応じて、第３時刻に前記第１相のドミノ論理回路をプリチャージ相にして前記第１相のドミノ論理回路のプリチャージノードをプリチャージ電圧に引き上げ、これにより前記第１相のドミノ論理回路からの値に上書きし、
ここで前記複数の事象の１番目はクロック信号が前記第２状態から前記第１状態に移行するのに応じ、
前記複数の事象の２番目は、前記第２相のドミノ論理回路の前記放電路が前記第２相のドミノ論理回路から前記値を出力するのに十分な時間を持つことである、
ドミノ論理回路を動作させる方法。
【００８１】
（１９）  前記第１相のドミノ論理回路の前記放電路はある論理式を実現するトランジスタ構成を備える、第１８項記載のドミノ論理回路を動作させる方法。
（２０）  前記第１相のドミノ論理回路の前記放電路は、前記トランジスタ構成に加えて放電トランジスタのソース／ドレインに沿う導通路を更に備え、ここで前記放電トランジスタは前記第１状態から前記第２状態への前記クロック信号の移行に応じて前記第１時刻に導通する、第１８項記載のドミノ論理回路を動作させる方法。
（２１）  前記第２相のドミノ論理回路の前記放電路はある論理式を実現するトランジスタ構成を備える、第１８項記載のドミノ論理回路を動作させる方法。
【００８２】
（２２）  前記第２相のドミノ論理回路の前記放電路は、前記トランジスタ構成に加えて放電トランジスタのソース／ドレインに沿う導通路を更に備え、ここで前記放電トランジスタは前記第２状態から第１状態への前記クロック信号の移行に応じて前記第２時刻に導通する、第１８項記載のドミノ論理回路を動作させる方法。
（２３）  前記第１相のドミノ論理回路の前記放電路はある論理式を実現するトランジスタ構成を備え、
前記第２相のドミノ論理回路の前記放電路はある論理式を実現するトランジスタ構成を備える、
第１８項記載のドミノ論理回路を動作させる方法。
【００８３】
（２４）  前記第２相のドミノ論理回路の前記放電路はある論理式を実現するトランジスタ構成を備え、
前記第１相のドミノ論理回路を前記第３時刻にプリチャージ相にする前記ステップは、前記第２相のドミノ論理回路の複写回路を動作させることにより前記複数の事象の前記２番目を検出することを含み、
前記複写回路の前記放電路はある論理式を実現するトランジスタ構成の複写トランジスタ構成を備え、
前記論理式が真になるように少なくとも１つの入力を前記複写トランジスタ構成に接続し、
前記複数の事象の前記２番目は前記複写回路のインバータの出力の移行に応じて起こる、
第１８項記載のドミノ論理回路を動作させる方法。
【００８４】
（２５）  前記第２相のドミノ論理回路の前記放電路は第１放電路を含み、
前記第２相のドミノ論理回路の前記論理回路は第１論理回路を含み、
前記第１論理回路は、前記第１論理回路の出力に結合する第１インバータを有して第１出力を与え、
前記第２相のドミノ論理回路は、第２論理回路を有しかつ前記第２論理回路の出力に結合する第２インバータを有する第２放電路を含み、ここで前記第２インバータの出力は前記第１出力の二重レール信号である第２出力であり、
前記複数の事象の前記２番目は前記第１出力または第２出力のどちらかの移行に応じて起こる、
第１８項記載のドミノ論理回路を動作させる方法。
【００８５】
（２６）  前記第１相のドミノ論理回路の前記放電路は、ある論理式を前記少なくとも第１入力信号に応じて実現するトランジスタ構成を含み、
前記トランジスタ構成は前記少なくとも第１入力が動作可能の状態にあることに応じて部分的に導通し、
前記複数の事象の３番目は少なくとも第１入力が不能の状態にあることである、
第１８項記載のドミノ論理回路を動作させる方法。
（２７）  前記第１相のドミノ論理回路の前記放電路の導通は前記クロック信号に応じるものではない、第２５項記載のドミノ論理回路を動作させる方法。
【００８６】
（２８）  前記第１相のドミノ論理回路のプリチャージ相を第３時刻に開始する前記ステップはある論理演算回路を動作させることを含み、
前記論理演算回路は前記クロック信号を受ける第１入力を有し、
前記論理演算回路は完了信号を受ける第２入力を有し、前記完了信号は前記第２相のドミノ論理回路の前記放電路が前記第２相のドミノ論理回路の評価相の開始後に導通する十分な時間を持ち、これにより前記第２相のドミノ論理回路のプリチャージノードの電圧が前記第２相のドミノ論理回路のインバータの出力をトリガするのに十分なレベルに移行することを表し、
前記論理演算回路は、前記第１および第２入力に前記信号の後の方が生成されるのに応じて前記第１相のドミノ論理回路の結合装置に動作可能の信号を与える出力を有し、ここで前記結合装置を動作可能にすることにより前記第１相のドミノ論理回路をプリチャージ相にする、
第１８項記載のドミノ論理回路を動作させる方法。
【００８７】
（２９）  前記第１相のドミノ論理回路のプリチャージ相を第３時刻に開始する前記ステップはある論理演算回路を動作させることを含み、
前記論理演算回路は前記クロック信号に応じて遅れたクロック信号を出力する遅れ回路から前記遅れたクロック信号を受ける第１入力を有し、
前記論理演算回路は完了信号を受ける第２入力を有し、前記完了信号は前記第２相のドミノ論理回路の前記放電路が前記第２相のドミノ論理回路の評価相の開始後に導通する十分な時間を持ち、これにより前記第２相のドミノ論理回路のプリチャージノードの電圧が前記第２相のドミノ論理回路のインバータの出力をトリガするのに十分なレベルに移行することを表し、
前記論理演算回路は、前記第１および第２入力に前記信号の後の方が生成されるのに応じて前記第１相のドミノ論理回路の結合装置に動作可能の信号を与える出力を有し、ここで前記結合装置を動作可能にすることにより前記第１相のドミノ論理回路を前記プリチャージ相にする、
第１８項記載のドミノ論理回路を動作させる方法。
【００８８】
（３０）  論理回路１８は第１相のドミノ論理回路２０と第２相のドミノ論理回路２２を備える。各ドミノ論理回路は、プリチャージノード２０PN、２２PNと、プリチャージ相中に導通したときに前記プリチャージノードをプリチャージ電圧ＶDDに結合する結合装置２０PT、２２PTと、前記プリチャージノードに接続し、評価相中に導通したときに前記プリチャージノードを前記プリチャージ電圧とは異なる電圧に結合する放電路２０L と２０DT、２２L と２２DTを備える。更に、各ドミノ論理回路は前記プリチャージノードに結合して前記プリチャージノードの電圧に応じて出力を与えるインバータ２０IN、２２INを備える。第１相のドミノ論理回路のインバータの出力は第２相のドミノ論理回路の放電路の導通を制御するよう接続する。論理回路は、クロック信号を与える導体と、クロック信号が第１状態から第２状態に移行するのに応じて第１時刻ｔ１に第１相のドミノ論理回路の評価相を開始する回路を更に備える。また前記論理回路は、前記第１時刻の後の第２時刻ｔ２に第２相のドミノ論理回路の評価相を開始する回路と、前記第２時刻の後の第３時刻ｔ２b に第１相のドミノ論理回路のプリチャージ相を開始する回路２６、２８を備える。前記第３時刻は複数の事象の最後のものに対応する。複数の事象の１番目はクロック信号が前記第２状態から第１状態に移行することである。複数の事象の２番目は、第２相のドミノ論理回路の放電路が第２相のドミノ論理回路の評価相の開始後に導通する十分な時間を持ち、これにより第２相のドミノ論理回路のプリチャージノードの電圧が第２相のドミノ論理回路のインバータの出力をトリガするのに十分なレベルに移行することである。
【図面の簡単な説明】
【図１】ａは保持時間ラッチとして接続し、第１相に従って動作して、第２相に従って動作する次のドミノ論理回路への入力を形成する信号を出力する、従来のドミノ論理回路の略図。ｂは図１ａの回路の動作を示すタイミング図。
【図２】ａは保持時間ラッチとして接続し、第１相に従って動作して、第２相に従って動作する次のドミノ論理回路への入力を形成する信号を出力するドミノ論理回路を含み、ここで保持時間ラッチのプリチャージ相の動作は次のドミノ論理回路による評価に応じて部分的に制御される、この発明の第１の実施の形態の略図。ｂは図２ａの回路の動作を示すタイミング図。ｃは図２ａのドミノ論理回路を含み、更に全回路システムの第１相内に追加のドミノ論理回路を含む、この発明の別の実施の形態の略図。
【図３】図２ａに示すＮＡＮＤ論理機能を実現する一実施形態の略図。
【図４】次のドミノ論理回路による評価の終了をその二重レール出力の論理ＯＲにより決定する、この発明の別の実施の形態の略図。
【図５】次のドミノ論理回路による評価の終了を相２の回路を複写する回路により決定するが、評価相の間に移行することを保証された出力を有する、この発明の別の実施の形態の略図。
【図６】保持時間ラッチのプリチャージ相の動作は、次のドミノ論理回路により評価したことに応じて、また保持時間ラッチの入力がその論理回路を動作可能にしないレベルに移行したことに応じて、部分的に制御される、この発明の別の実施の形態の略図。
【符号の説明】
１８  ドミノ論理回路装置
２０  第１相のドミノ論理回路
２０PT、２２PT  プリチャージトランジスタ
２０PN、２２PN  プリチャージノード
２０DT、２２DT  放電トランジスタ
２０L 、２２L   論理回路
２２  第２相のドミノ論理回路
２６  論理ＮＡＮＤ回路
２８  評価完了指示回路
【図１】
0004099261.tif 000002
【図２】
0004099261.tif 000003
【図３】
0004099261.tif 000004
【図４】
0004099261.tif 000005
【図５】
0004099261.tif 000006
【図６】
0004099261.tif 000007