(57)【特許請求の範囲】
【請求項１】
基板上に第１絶縁層を形成する工程と、
前記第１絶縁層上に導電層と第２絶縁層を少なくとも１回以上繰り返して形成する工程と、
真空雰囲気で熱処理するか、またはＮ２雰囲気で７００〜１０００℃で熱処理することによって、前記第１絶縁層および前記第２絶縁層の間の前記各導電層を凝集させて量子点を形成する工程とを備えることを特徴とする多重層の量子点を用いたメモリ素子の製造方法。
【請求項２】
前記第１、第２絶縁層はシリコン酸化膜で形成することを特徴とする請求項１記載の多重層の量子点を用いたメモリ素子の製造方法。
【請求項３】
前記導電層は、Ｓｉ、Ｇｅ、Ｓｉ１−ＸＧｅＸ、Ａｌ、Ａｕ、Ｃｕ、Ｐｔ、Ｃｒ、Ｒｕ、Ｔａのうち一つの材料、或いはＳｉの合金（Ｓｉ１−Ｘ−金属Ｘ）、或いは上記材料とＧｅとの合金（Ｇｅ１−Ｘ−金属Ｘ）、或いは上記材料相互の合金（金属１−Ｘ−金属Ｘ）（この際、０＜ｘ＜１）で形成することを特徴とする請求項１記載の多重層の量子点を用いたメモリ素子の製造方法。
【請求項４】
第１絶縁層は２００〜３００Åに形成し、導電層は２０〜５０Åに形成し、第２絶縁層は１００〜１５０Åに形成することを特徴とする請求項１又は２に記載の多重層の量子点を用いたメモリ素子の製造方法。
【請求項５】
半導体基板上に第１絶縁層と導電層を少なくとも１回以上繰り返して形成する工程と、
最上層の導電層上に第２絶縁層を形成する工程と、
真空雰囲気で熱処理するか、またはＮ２雰囲気で７００〜１０００℃で熱処理することによって、前記第１絶縁層および前記第２絶縁層の間の前記各導電層を凝集させて量子点を形成する工程と、
前記第２絶縁層上に電極用の導電層を形成する工程と、
前記電極用の導電層、量子点の形成された導電層、及び第１、第２絶縁膜を選択的に除去して前記導電層で制御ゲートを形成し、前記反復形成された導電層で浮遊ゲートを形成する工程と、
前記制御ゲート及び浮遊ゲートをマスクとして用いて前記半導体基板にソース／ドレイン不純物領域を形成する工程とを備えることを特徴とする多重層の量子点を用いたメモリ素子の製造方法。
【請求項６】
前記第１、第２絶縁層はシリコン酸化膜で形成し、前記導電層はＳｉ０．７Ｇｅ０．３で形成することを特徴とする請求項５記載の多重層の量子点を用いたメモリ素子の製造方法。
【請求項７】
第１、第２絶縁層は１００〜１５０Åに形成し、前記導電層は２０〜５０Åに形成することを特徴とする請求項５記載の多重層量子点を用いたメモリ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ素子に関し、特に多重層の量子点を用いた多重進法のメモリ素子及び製造方法に関する。
【０００２】
【従来の技術】
半導体素子の集積度の増加に伴い、今まで基本的なスイッチング素子として用いられてきたＭＯＳ構造の利用が限界に達すると予想している。ＭＯＳ構造の利用の場合、４ギガＤＲＡＭ程度の高集積素子においては、ソースとドレイン間の間隙が約０．１３μｍ程度と小さくなり、ＭＯＳ素子の動作原理としてのゲート電圧によるスイッチングが不可能になることが予想される。すなわち、ゲート電圧を加えなかった状態でもソースとドレイン間のトンネリング及びゲート酸化膜を通ずるトンネリング現象に起因して素子の誤動作を生じるので、ＭＯＳ構造を用いた集積度の限界は約４ギガＤＲＡＭ程度になる。従って、ギガ級ないしテラ級の素子を制作するためには、現在のＭＯＳ構造でなく他の形態の素子を利用すべきである。現在、他の形態の素子として多数の研究グループで提案されている素子としては単電子トランジスタ(Single Electron Transistor;ＳＥＴ）がある（K.K.Likharev, IBM J.Res.Develop.32(1)p144(1988)。
【０００３】
ＳＥＴは、ナノ級の小寸法で電子間の相互作用によって現れる様々な量子力学的な現象のうち、電子や正孔等の電荷担体(charge carrier)が絶縁膜をトンネリングして通る過程で電荷のトンネリングを抑制して究極的に各々の電子の流れを不連続的に制御するいわゆるクーロン障害現象(Coulomb blockade effect) を利用する素子である。
単電子トンネリングによるクーロン障害現象の原理は以下に示されている。M. H. Devoret and H. Grabert, in "Single Charging Tunnelling", edited by H. Grabert and M. H. Devoret(Plenum New Yort, 1992)p1。
電子がトンネリングして入る領域による全体のキャパシタンスが非常に小さい場合、電子の不連続的な充電効果が観察される。このような不連続的な電子の充電による充電エネルギー（ｅ2／２Ｃ）が熱的振動によるエネルギー（ＫBＴ）よりも大きく、外部から加える電圧の増加がない場合には、その温度で電子はトンネリングによってキャパシタに充電されるに必要なエネルギーを持ってない。これにより、一電子が充電された後にはそれ以上のトンネリングが行われない。
【０００４】
すなわち、以前にトンネリングして入った電子が、キャパシタに充電されることにより、次の電子はキャパシタでの電圧降下だけの低い電圧を受けるようになり、トンネリングにより充電されるのに必要なエネルギー分を持たなくなるため、それ以上のトンネリングは起こらない。このように、既にトンネリングして入った電子によってそれ以上のトンネリングを抑制される現象をクーロン障害現象という。
【０００５】
二重接合構造に外部から電圧がかけられて電子の受ける有効電圧がＶになると、この電子の持つエネルギーはｅＶとなり、トンネリングによってキャパシタに充電されることでシステムの充電エネルギーだけのエネルギー損失が生じる。このような充電により次の電荷が受ける有効電圧はＶ−ｅ／２Ｃとなり、電子の有するエネルギーの大きさはｅＶ−ｅ2 ／２Ｃとなる。このようなエネルギーの違いにより、次の電子は外部から同じ電圧をかけてやった状態でも充電に必要なエネルギーを持てないため、それ以上のトンネリングは起こらない。
【０００６】
このようなクーロン障害現象を用いて各々の電子を不連続的に移動するように制御することはＳＥＴの基本概念である。もし、熱エネルギーがこのエネルギーの違いを補充する場合、電子のトンネリングは外部からの電圧の増加無しにも起こる。このような熱的振動による電子の好ましくないトンネリングを抑制するためには充電によるエネルギー損失（ｅ2／２Ｃ）が熱エネルギー（ＫBＴ）よりも大きくなければならない。上記の条件を満たすためには、システムの全体のキャパシタンスが３ａＦ程度の小さな値である必要がある。現在発表されているほとんどのＳＥＴ素子の場合、制作した量子点の大きさが大きくて３ａＦ以上のキャパシタンスを示すようになり、このためこの熱的スミアリング(thermal smearing)による現象により動作温度が極低温に止まっている状態である。
【０００７】
かかるクーロン障害現象が現れるためには、充電エネルギーが熱エネルギーよりも大きくて熱的スミアリングを抑制する外、次の条件を満たすべきである。
Ｒt 》Ｒk
Ｒt：トンネル抵抗
Ｒk：抵抗量子（＝２５．８ｋΩ）
上記の条件は次の不確定性の原理により現れるものであり、電子の持つエネルギーの変動幅が充電エネルギー以上になる場合に電子のトンネリングが外部からかけてやる電圧の増加無しに可能になるので上記記条件はこれを抑制するためのものである。
ΔＥΔｔ≧ｈ／２  （不確定性の原理）
【０００８】
上述したクーロン障害現象を用いた現在まで提案されたＳＥＴ構造は２形態に大別される。その一つは、ＭＯＳ構造と同様に、ソースと、ドレインと、ゲートと、電子の流れが不連続的になるように伝導性量子点からなるチャネルとから構成されている形態である。チャネルは、絶縁体と伝導性量子点とから構成されるとともに、量子点を通ずる不連続的なトンネリングによって電子の流れを生じる形態を取っている。つまり、チャネルは、絶縁体の内部に量子点が包含されている形態を取っている。これらについては以下の文献を参照のこと。
K.Nakazato, T. J. Thornton, J. White, and H. Ahmed, Appl. Phys. Lett. 61(26), 3145(1992);
D. J. Paul, J. R. A. Cleaver, H. Ahmed, and T. E. Whall, Appl. Phys. Lwtt. 63(5),631(1993);
D. Ali and H. Ahmed, Appl. Phys. Lett. 64(16),2119(1994); E. Leobandung, L. Guo, Y. Wang. and S.Y. Chou, Appl. Phys. Lett. 67(7),938(1995);
K. Nakazato, R. J. Blankie, and H. Ahmed, J. Appl. Phys. 75(10), 5123(1992);
Y. Takahashi, M. Nagase, H. Namatsu, K. Kurihara, K. Iwadate, Y. Nakajima, S. Horiguchi, K. Murase and M. Tabe, IEDM 1994, p938;
E. Leobandung, L. Guo, and S. Y. Chou, IEDM 1995, p367;
O. I. Micie, J. Sprague, Z. Lu, and A. J. Nozik, Appl. Phys. Lett. 68(22). 3150(1996);
【０００９】
量子点の形成には種々の方法が用いされているが、ＥＢＬ（Electron Beam Lithography)及びＲＩＥ(Reactive Ion Etching)を用いて絶縁体内に伝導性量子点を形成する方法（K.Nakazato.T.J.Thornton,J.White,and H.Ahmed,Appl.Phys.Lett.61(26),3145(1992);D.J.Paul,J.R.A.Cleaver,H.Ahmed,and T.E.Whall,Appl.Phys.Lett.63(5),631(1993);D.Ali and H.Ahmed,Appl.Phys.Lett.64(16),2119(1994);E.Leobandung,L.Guo,Y.Wang,and S.Y.Chou,Appl.Phys.Lett.67(7),938(1995);K.Nakazato,R.J.Blankie,and H.Ahmed,J.Appl.Phys.75(10),5123(1992);Y.Takahashi,M.Nagase,H.Namatsu,K.Kurihara,K.Iwdate,Y.Nakajima,S.Horiguchi,K.Murase,and M.Tabe,IEDM 1994,p938;E.Leobandung,L.Guo,and S.Y.Chou,IEDM 1995,p367)、ドープされた基板に外部から電気場をかけて局部的に伝導性領域を形成させる方法も用いられている（H.Matsuoka and S.Kimura,Appl.Phys.Lett66(5),613(1995))。サラニ、化学的ナ合成ナドノ方法(N.Uyeda,J.Colloidal and Interface Science 43,264(1973);A.A.Guzelian,U.Banin,A.V.Kadavanich,X.Peng,andA.P.Alivisatos,Appl.Phys.Lett 69(10),1432(1996)）或いはクラスタビーム蒸着(cluster beam deposition)等の方法（W.Chen,H.Ahmed,and K.Nakazato,Appl.Phys.Lett 66(24),83(1995)）でナノスケールの量子点を形成する方法など、様々な方法が研究がなされている。
【００１０】
上記の素子の形態では、電子はトンネリングを通じて不連続的に通り、次いでトンネリングしてくる電子を遮断する効果によって電流−電圧の曲線は理想的には階段型になる。このような電流値の違いを用いてメモり機能を行う。勿論、電子の移動するチャネルが、連続的な二次元の伝導性ラインから構成されていても、ＳＥＴ素子の動作に必要なクーロン障害現象が現れることもある（M.A.Kastner,Rev.Mod.Phys.64(3),849(1992);R.A.Smith andH.Ahmed,J.Appl.Phys.81(6),2699(1997)）。しかし、最も安定的に電子の不連続的なトンネリングを誘導するには、量子点が絶縁体の内部に包含されている形態をとる必要がある。従って、かかる形態の素子は、トンネリングする電子の間のクーロン障害現象を通じて現れる電流の量子化された変化を利用するものである。
【００１１】
他の一つのＳＥＴ素子の形態は、ＭＯＳ構造と類似な構造ながら、ゲート酸化膜内に浮遊ドット(floating dot)を形成し、チャネル内の電子をその浮遊ドットに充電させてチャネルに流れる電流を減少させる方法を用いる素子である（S.Tiwari,F.Rana,H.Hanafi,A.Hartstein E.F.Crabbe,andK.Chan,Appl.Phys.Lett.68(10),1377(1994);K.Yano,T.Ishii,T.Hashimoto,T.Kobayashi,F.Murai,and K.Seki,IEEE Trans.Electron Devices 41(9),1628(1994);A.Nakajima,T.Futatsufgi,K.Kosemura,T.Fukano,and N.Yokoyama,Appl.Phys.Lett.70(13),142(1997)）。
【００１２】
この類の形態の素子は、既存のホットキャリヤ効果を逆用するＥＰＲＯＭ(Electrically Programmable Read Only Memory)と類似の素子であり、浮遊ドットに電子が充電されることで下部のチャネルにかかる電圧が減少し、これによってチャネルに流れる電流の量が減少するのを利用するものである。このような電流の減少が電子の充電により量子化された変化を示すためには、既に浮遊ドットに充電された電子によってそれ以上の電子の連続的な充電を防止するクーロン障害現象が現れなければならない。クーロン障害現象により、チャネルにあった電子はクーロン障害を超える特定の電圧のときだけ浮遊ドットに充電され、チャネルに電流が流れ、量子化の減少を現す。このような電流の量子化の減少を感知してメモり機能を示すことになる。
【００１３】
以下、従来の単層の浮遊ドットを用いたＳＥＴメモリ素子を添付図面に基づいて説明する。
図１は一般的なＥＥＰＲＯＭメモリセルの構造断面図であり、図２はその単一の浮遊ドットを用いた二重接合構造の概略図である。
単層の浮遊ドットを用いたＳＥＴ素子の計算結果
一般的なＥＥＰＲＯＭメモリセルは、半導体基板１上に形成されるトンネル絶縁膜２と、トンネル絶縁膜２上に形成される浮遊ゲート３と、浮遊ゲート３上に形成される絶縁膜４と、絶縁膜４上に形成される制御ゲート５と、浮遊ゲート３の両側の半導体基板１に形成されるソース／ドレイン不純物領域６、７とから構成される。
【００１４】
このようにして構成されたＥＥＰＲＯＭメモリセルの動作を以下に示す。
まず、ＥＥＰＲＯＭメモリセルに、データ「１」を書き込む方法を説明する。
半導体基板１及びソース不純物領域６を接地させ、ドレイン不純物領域７に約７〜８Ｖの電圧を印加し、制御ゲート５に１２〜１３Ｖの電圧を印加すると、ドレイン不純物領域７と基板１との間のｐｎ接合でアバランシェブレイクダウンが発生し、これによりホットエレクトロンが生成される。このようにして生成されたホットエレクトロン中の一部は、基板１とトンネル絶縁膜２との間のエネルギー障壁の高さ（約３．２ｅＶ）よりも大きなエネルギーを得てトンネル絶縁膜２を超えて浮遊ゲート３に入って格納される。このとき、浮遊ゲート３に格納された電子の数が増加するほど、セルのしきい電圧が増加するが、一般的にはセルのしきい電圧が７Ｖ以上になるよう「書込」が行われる。一旦浮遊ゲート３に電子が格納されると、浮遊ゲート３と絶縁膜２、４との間のエネルギー障壁の高さが３ｅＶよりも大きいため、自然的な電子放出量は極めて小さい。このため、格納された電子の量は数年にわたって殆ど無変化で維持される。
【００１５】
ＥＥＰＲＯＭメモリセルに書き込まれたデータ「１」の消去方法は下記の通りである。
基板１と制御ゲート５は接地させ且つドレイン不純物領域７はフローティングさせた状態でソース不純物領域６に１２〜１３Ｖの電圧を印加すると、ファウラ−ノルドヘイムトンネリング現象により浮遊ゲート３に格納されていた電子がトンネル絶縁膜２を通過してソース不純物領域６へ放出される。この際、浮遊ゲート３に格納された電子の放出量が徐々に増加するにつれて、セルのしきい電圧が降下し出す。一般的にはセルのしきい電圧が３Ｖ以下になるよう「消去」が行われる。
【００１６】
電子がチャネルから浮遊ドット又は浮遊ゲートへトンネリングする電圧、及びそれに応ずる電流の変化を計算した結果は次の通りである。
図１に示すような単層の浮遊ドットを用いた二重接合において、各々の接合キャパシタンスと電圧をＣg、Ｃc、Ｖg、Ｖcとすると、余分の電子が充電されたときと充電されていないときの電圧降下及び充電に必要なＶG の値を以下のように計算する。
（１）余分の電子が充電されていない場合。
Ｖg＋Ｖc＝ＶG および電荷的中性により、ＣgＶg＝ＣcＶc、すなわちＶg＝Ｃc／Ｃg（Ｖc）が成り立つ。よって、上記の２つの式により、チャネルにかかる電圧ＶCは下記のように表現される。
Ｖc＝ＶG／（１＋Ｃc／Ｃg）
素子の動作はチャネルに流れる電流の違いを利用するものであり、この電流の違いはチャネルに逆転層(inversion layer) を形成させるのに必要な電圧の違いによって決定される。そのチャネルに流れる電流の違いは前記ＶC の違いにより示される。
【００１７】
（２）１つの余分の電子が浮遊ドットに充電される場合。
Ｖg＋ＶC＝ＶG
外部からかけるゲート電圧により、余分の電子が浮遊ドットに充電されてシステムの電荷的中性が変わる。つまり、各々の接合にかかる電圧によって形成される分極電荷は互いに中性にならず、全体的な浮遊ドットの電荷状態は−ｅの値を示すようになる。この場合の電荷的中性は下記のように表現される。
ＣgＶg−ＣCＶC＝ｅ
（ここで、ｅ＝１．６×１０ー19Ｃである。）
上記の２つの式により、チャネルにかかる電圧ＶCは下式のように表現される。
Ｖc＝（ＶG−ｅ／Ｃg）／（１＋Ｃc／Ｃg）
余分の電子が浮遊ドットに充電されることにより、チャネルにかかる電圧の変化は次のように示される。
ΔＶc＝ｅ／（Ｃg＋Ｃc）
【００１８】
チャネルにかかる電圧がΔＶC の大きさに減少し、この電圧の減少によりチャネルに流れる電流が減少する。このような電子の充電による電圧降下は特定のゲート電圧で起こるため、量子化された変化がＩ−Ｖの曲線で示される。そして、電圧降下が現れるためには余分の電子が浮遊ドットに充電される必要がある。このように充電させるためには、余分の電子が充電されていない状態と充電された状態とのエネルギーの違い分を外部から供給しなければならない。この充電エネルギーの違いを計算すると、次の通りである。
【数１】
0004202533.tif 000002
ここで、Ｖg′、ＶC′は充電された後の電圧である。
したがって、外部から加える電圧ＶG が、上記のエネルギーの違いを提供できる場合にのみ、余分の電子の充電が可能となる。これをクーロンギャップ(coulomb gap)という。
【００１９】
すなわち、ＶG ＝ｅ／２（Ｃg＋Ｃc）の時浮遊ドットへの電子のトンネリングが可能となる。各々の接合のキャパシタンスが１．６ａＦである際の電圧降下及びトンネリングの起こる電圧を計算すると、
ΔＶc＝ｅ／（Ｃg＋Ｃc）＝０．０５Ｖ、
ＶG＝ｅ／２（Ｃg＋Ｃc）＝０．０２５Ｖとなる
【００２０】
浮遊ドットに充電された電子が再びゲートへトンネリングすることによる素子の誤動作を防ぐため、ゲート酸化膜の厚さを増加させてＣg 値を１ａＦに低くする場合、ΔＶCは０．６１５Ｖとなり、トンネリングの起こる電圧ＶGは０．３０７Ｖとなる。
上記式で計算したように、１つの余分の電子がドットに充電されるゲート電圧は  ｅ／２（Ｃg＋Ｃc）  となり、その時のチャネル電圧ＶCは  ｅ2Ｃg／２（Ｃg＋Ｃc）2となる。このような充電により現れるチャネル電圧の変化ΔＶCは  ｅ／（Ｃg＋Ｃc）となる。このように充電されることにより、ΔＶCが充電前のＶCよりも大きくなるため、充電された後のＶC は（−）値を持つようになり、それ以上のトンネリングは起こらない。
そして、１つの余分の電子が浮遊ドットに充電されている状態でも１つの余分の電子が充電されるためには、外部から加えるゲート電圧は２ｅ／（Ｃg＋Ｃc）となり、その時のＶCは｛ｅ（２Ｃg／（Ｃg＋Ｃc）−１｝／（Ｃg＋Ｃc）となる。
すなわち、浮遊ドットに充電された電子がゲート電極へ抜け出なかった状態で、２度目の電子が充電されるためには、上記式におけるＶC が正の値にならなければならない。従って、２Ｃg＞Ｃg＋ＣC、つまりＣg＞ＣCであるべきである。
【００２１】
例えば、外部から電子の充電に必要なエネルギーを加えてやるとしても、局部的にチャネルにかかる電圧が負の値を持つならば、電子の移動は他の接合で起こることになる。従って、電子の移動がチャネルと浮遊ドットとの間のみで起こらなくなるため、素子の誤動作が発生する可能性がある。さらに、素子を構成するためには、浮遊ドットに充電された電子がゲートへ抜け出ることを防ぐべくゲート酸化膜をトンネル酸化膜よりも厚く蒸着しなければならない。このため、上記条件を満たすことは容易でないという問題があった。
さらに、ＳＥＴの問題点としての共トンネリング(co-tunneling)（D.V.Averin and Y.V.Nazarov,in"Single Charging Tunneling", edited by H.Grabert and M.H.Devoret(Plenum,New York,1992)p217;L.J.Geerligs,in"Physics of Nanostructures",edited by J.H.Davies and A.R.Long(The Scottish Universities Summer Schoolin Physics,1992)）が、単一の浮遊ドットを用いる場合には一層敏感となると予想される。かかる共トンネリングは、素子の信頼性に問題を生じさせると予想される。これらの予想は、単一の浮遊ドットを用いる場合、多重進法素子(multiple digit device)の製造を難しくする理由となる。
【００２２】
【発明が解決しようとする課題】
上述したように、チャネルから浮遊ドットへ電子がトンネリングによって移動することにより、チャネルにかかる電圧が減少する。このようにチャネルにかかる電圧が減少する現象は、トンネリングによる浮遊ドットへの電子充電現象が起こる度に現れる。このような電圧降下が周期的に様々なゲート電圧で現れる場合、今までＭＯＳで用いられてきたオン／オフのスイッチング効果の外、一つの素子を利用して多様な情報を区分して格納可能な多重進法格納機能を可能にする。しかし、単層の浮遊ドットを用いる場合には、上述したように、浮遊ドット内に余分の電子を充電させた状態でそれ以上の余分の電子を充電させることが困難であるという不具合がある。
【００２３】
本発明は上記の問題点を解決するためになされたものであり、その目的は、多重層の浮遊ドットを用いて既充電された第１電子を浮遊ドット層へ移動させながら余分の第２、第３電子を順次に充電させることにより、単層の浮遊ドットの利用時の問題を解決することができる多重層の浮遊ドットを用いたメモリ素子及び製造方法を提供することにある。
【００２４】
【課題を解決するための手段】
上記目的を達成するための本発明の多重層の量子点を用いたメモリ素子は、半導体基板と、前記半導体基板上に複数の層から形成される量子点と、量子点の上下、及び量子点の間に形成される複数の絶縁層と、その絶縁層中の最上位の絶縁層上に形成される制御ゲートと、制御ゲートの両側の半導体基板に形成されるソース／ドレイン不純物領域とを備えることを特徴とする。
【００２５】
また、上記目的を達成するための本発明の多重層の量子点を用いたメモリ素子の製造方法は、基板上に第１絶縁層を形成する工程と、第１絶縁層上に導電層と第２絶縁層を少なくとも１回以上繰り返して形成する工程と、各導電層を凝集させて量子点を形成する工程とを備えることを特徴とする。
【００２６】
【発明の実施の形態】
以下、本発明の多重層の量子点を用いたメモリ素子及びその製造方法を添付図面を参照して詳述する。
図３は本発明の二重層の浮遊ドットを用いた三重接合構造のメモリ素子の概略図であり、図４は本発明の多重の浮遊ドット層の形成のための多重層構造の概略図である。
まず、多重層の浮遊ドットを用いる場合に現れる電気的な性質を計算すると、以下の通りである。この計算において大切なことは、電子の充電による電圧降下、各々の第２、第３電圧降下が現れる電圧領域である。図２において、二重の浮遊ドット層の利用時の第１、第２層にそれぞれ電子が充電されて現れる電圧降下を計算した結果を察してみると、以下の通りである。
（１）第１、第２ドットに余分の電子がない場合。
ゲート電圧ＶG＝Ｖ1＋Ｖ2＋Ｖg、  ＣgＶg＝Ｃ2Ｖ2＝Ｃ1Ｖ1
よって、各々の接合にかかる電圧は以下のように表現される。
【数２】
0004202533.tif 000003
【００２７】
（２）第１ドットに１つの余分の電子が充電される場合。
ＶG＝Ｖ1＋Ｖ2＋Ｖg、  ＣgＶg＝Ｃ2Ｖ2＝Ｃ1Ｖ1＋ｅ
【数３】
0004202533.tif 000004
上記計算により、チャネルを形成して流れる電流の量を変化させる電圧Ｖ1の減少を察してみると、
【数４】
0004202533.tif 000005
つまり、上記式は、第１ドットに余分の電子が充電されつつチャネルにかかる電圧の減少を示す式である。
【００２８】
（３）第１、第２ドットに１つの余分の電子が充電される場合。
ＶG＝Ｖ1＋Ｖ2＋Ｖg、  ＣgＶg＝Ｃ2Ｖ2＋ｅ＝Ｃ1Ｖ1＋２ｅ
よって、各々の接合にかかる電圧は、
【数５】
0004202533.tif 000006
同様に、チャネルに流れる電流の量を決定する値はＶ1 となり、上記計算において大切な値は充電によって現れるＶ1 の減少である。
【００２９】
第１、第２ドット共に電子が充電されない状態とのＶ1の違いをΔＶ1（iii−ｉ）とし、第１ドットにのみ電子が充電されている状態との違いをΔＶ1（iii-ii）とすると、
【数６】
0004202533.tif 000007
となる。
【００３０】
上記と同様な方式で、充電の起こる電圧を計算すれば、次の式で表現できる。各々のトンネリングの条件は充電状態でのエネルギーの違いを計算して得られる。まず、第１ドットに電子が充電される条件は以下の通りである。
【数７】
0004202533.tif 000008
よって、第１ドットに余分の電子が充電されるのに必要なゲート電圧は次の値となる。
【数８】
0004202533.tif 000009
【００３１】
そして、第１、第２ドットに電子が充電される条件はＥ（iii）−Ｅ（ｉ）＝ｅＶGの式から得られる。
【数９】
0004202533.tif 000010
よって、
ＶＧ（iii）＝ｅ（Ｃ1＋４Ｃ2＋Ｃg）／２（Ｃ1Ｃ2＋Ｃ1Ｃg＋Ｃ2Ｃg）のときに転移される。
【００３２】
上記計算した電圧降下によりチャネルに流れる電流の量が変化するのを用いて情報を格納する方式に対しては、電気回路的な論議が更に要求されている。しかし、このＳＥＴで現れる量子化された変化を用いて多重進法素子の可能性を確認することができる。そして、かかる現象がメモり素子に用いられるためには充電によって現れる電流の変化を感知できる程度に大きい必要がある。このための素子構成上の問題も論議されるべき事項である。
上記計算式を用いて各々の充電状態での電圧降下を計算すると、以下の通りである。まず、全てのキャパシタンスを１．６ａＦとするとき、各々の電圧降下は次の値になる。
【数１０】
0004202533.tif 000011
そして、トンネリングの起こるに必要な電圧値は、
【数１１】
0004202533.tif 000012
である。
【００３３】
浮遊ドットに充電された電子が再びゲートへトンネリングする素子の誤動作を防ぐべく、ゲート酸化膜の厚さを増加させてＣｇ値をほぼ１ａＦに低くする場合、次のような値になる。
【数１２】
0004202533.tif 000013
そして、トンネリングの起こるに必要な電圧値は、
【数１３】
0004202533.tif 000014
となる。
【００３４】
上記値から明らかなように、各々の接合でのキャパシタンスが１ないし２ａＦである時、トンネリングの起こる電圧がほぼ０．１Ｖ程度の小さな電圧であるので、素子の動作に必要な電圧が非常に小さいという利点がある。
勿論、前述したように、このような低い電圧で流れる電流の量は感知される程度に大きくなければならないということも重要な問題である。よって、上記計算結果から明らかなように、各層の間のキャパシタンスが数ａＦの値を示すとき、クーロン障害現象によって現れる量子化の電圧降下の現象を用いてバイナリでなく多重進法の素子を制作可能である。
【００３５】
上記計算により、多重層の浮遊ドットを用いて各々の充電状態に応じて現れる量子化の電圧の変化を利用して多重進法素子を制作可能であると予想できる。従って、多重進法素子を実現する上において、多重層の浮遊ドットの形成工程に対する研究が非常に大切である。この面から、多重層の浮遊ドットを形成する新たな工程技術としての多層構造のインタフェース凝集工程(Interface Agglomeration Process of Multilayer Structure）を以下に説明する。図４は、多重層の浮遊ドットの形成のための多層構造を示す図である。
まず、Ｓｉ−基本素子の制作に適するように、原子の動特性を向上させ、熱処理過程でのＧｅの選択酸化効果を利用し、量子点の量子力学的な性質を変化させることを目的としてＳｉに３０％のＧｅの添加したＳｉ0.7Ｇｅ0.3層を用いた。Ｇｅの添加による量子点の形成様相の変化並びにレゾナントトンネリング（resonant tunneling）等の電気的性質の変化を確認するためには、Ｇｅの組成を変化させながら実験を行わなければならない。本発明では３０％のＧｅに対する結果だけ紹介する。
単一のＳｉ（１００）基板（図示せず）上に４００〜５５０℃（最も好ましくは４２５℃）程度の温度でＬＰＣＶＤ法を用いて約２００〜３００Å（最も好ましくは２５０Å）程度の厚さにＳｉＯ2 １９を成膜し、再び３００〜４５０℃（最も好ましくは３７５℃）程度の温度でＳｉ0.7Ｇｅ0.3の導電層１３を２０〜５０Å（最も好ましくは３０Å）程度の厚さに形成する。次いで、３００〜４５０℃（最も好ましくは３７５℃）程度でＣＶＤ−ＳｉＯ2 の絶縁層１２を７０〜１３０Å（最も好ましくは１００Å）程度形成し、再びＳｉ0.7Ｇｅ0.3の導電層１３を２０〜５０Å（最も好ましくは３０Å）程度成膜する過程を繰り返し行うことで図４の多層構造を形成した。そして、Ｓｉ0.7Ｇｅ0.3層を量子点として形成するために、７００〜１０００℃でＮ2 雰囲気で各々５〜２０分（最も好ましくは１０分）間熱処理した。
導電層には、Ｓｉ1-X7ＧｅX3物質の外、Ｓｉ、Ｇｅ、Ａｌ、Ａｕ、Ｃｕ、Ｐｔ、Ｃｒ、Ｒｕ、Ｔａ、Ｔｉ等を用いてもよく、上記材料とＳｉとの合金、或いは上記材料とＧｅとの合金、或いはそれらの金属による合金を用いてもよい。
【００３６】
図５、図６は、熱処理工程により形成された量子点を示す断面ＴＥＭ写真である。図５は８００℃、図６は９００℃で熱処理した結果である。
図５から分かるように、８００℃で熱処理する場合、５つのＳｉ0.7Ｇｅ0.3層はすべて量子点を形成し、形成された量子点の直径は約４９Å程度であった。量子点間の間隙は表面に近ければ近いほど大きくなるが、これは熱処理工程上の雰囲気に起因すると考えられる。熱処理工程が、常圧の管状炉でＮ2 雰囲気で行われ、炉内に残存していた酸素及び水蒸気等によりＳｉ0.7Ｇｅ0.3層が部分的に酸化されるからと考えられる。
この説明は、９００℃で熱処理する場合に更に確実になる。図６は９００℃でＮ2 雰囲気で１０分間熱処理した場合のＴＥＭ写真である。この写真から明らかなように、表面から最も近い最上層のＳｉ0.7Ｇｅ0.3層が無くなっている。このような結果も、上述したような炉内に残存していた酸素及び水蒸気等の影響であると考えられる。
【００３７】
上記結果により、多層構造のインタフェース凝集工程を用いて多重層の浮遊ドットを形成可能であり、単なる凝集を用いる外、合金の種類に基づいて選択酸化などの効果を用いて量子点の大きさ及び分布を制御可能である。合金を構成する金属ないしは半導体材料のうち、一方は酸化され且つ他方は酸化されない材料を合金として制作する場合、部分的な酸化により上記のように量子点の大きさ及び分布を制御可能である。
【００３８】
選択酸化を利用可能なシステムを考えてみると、Ｓｉ1-XＧｅX、Ｓｉ1-XＡｕX等の種々の合金系を利用可能である。凝集のみならず選択酸化を用いる場合、多層構造において各々の合金層での新規材料の量を異ならせることで熱処理以後の量子点の大きさ及び分布を各層毎に異ならせて形成することができ、これを用いて素子の電気的特性を変化させることができる。さらに、このように量子点の大きさ及び分布の異なる層を一構造で得るので、光学素子としての多様な応用も可能である。
【００３９】
一方、図６は上記の方法を用いてＥＥＰＲＯＭを形成する場合の構造断面図である。すなわち、浮遊ゲートに代わて上記の方法で多重層の量子点を形成してＥＥＰＲＯＭを形成したものである。
すなわち、半導体基板１１上に３００〜４５０℃（最も好ましくは３７５℃）程度で第１絶縁層１２のＣＶＤ−ＳｉＯ2 を７０〜１３０Å（最も好ましくは１００Å）程度堆積し、再び３００〜４５０℃（最も好ましくは３７５℃）程度の温度で導電層１３のＳｉ0.7Ｇｅ0.3を２０〜５０Å（最も好ましくは３０Å）程度形成することを少なくとも１回以上繰り返し行う。そして、絶縁層を挟んで連続層に堆積されているＳｉ0.7Ｇｅ0.3を量子点として形成するため、７００〜１０００℃でＮ2 雰囲気で約５〜２０分（最も好ましくは１０分）間熱処理する。
ここで、導電層には、前記Ｓｉ1-XＧｅX物質の外、Ｓｉ、Ｇｅ、Ａｌ、Ａｕ、Ｃｕ、Ｐｔ、Ｃｒ、Ｒｕ、Ｔａ、Ｔｉ等を用いてもよく、上記材料とＳｉとの合金、或いは上記材料とＧｅとの合金、或いはそれらの金属による合金を用いてもよい。
【００４０】
このように、導電層に量子点を形成し、最上層の導電層の上に第２絶縁層１８、電極用の配線層を形成し、第１絶縁層１２、導電層１３、第２絶縁層１８及び電極用の配線層を選択的に除去して制御ゲート１４及び浮遊ゲート１５を形成する。そして、制御ゲート１４をマスクとして用いて制御ゲート１４の両側の前記半導体基板１１に不純物イオンを注入してソース／ドレイン不純物領域１６、１７を形成する。
このように製造されるＥＥＰＲＯＭは一般的なものと同様であり、浮遊ゲートが多層から形成され、特にメタル又はドープされた半導体でなく量子点で形成されることが特徴である。
【００４１】
【発明の効果】
以上説明したように、本発明の多重層の量子点を用いたメモリ素子では以下のような効果を奏する。
（１）単層の浮遊ドットを用いてＥＥＰＲＯＭと類似な形態のＳＥＴを制作する場合、クーロン障害現象及び量子化の電圧降下を利用してバイナリのメモリ素子として効果的に使用することができる。
（２）多重層の浮遊ドットを用いてＥＥＰＲＯＭと類似な形態のＳＥＴを制作する場合、チャネルと各々の浮遊ドット層との間のトンネリングによる電荷の移動による電圧降下を利用して多重進法素子の制作に効果的に利用可能である。
（３）多層構造のインタフェース凝集工程を用いて多重層の浮遊ドットを形成可能であり、単なる凝集を用いる外、合金の種類に基づいて選択的な酸化の効果を用いて量子点の大きさ及び分布を制御可能である。
【図面の簡単な説明】
【図１】  一般的なＥＥＰＲＯＭメモリセルの構造断面図。
【図２】  単一の浮遊ドットを用いた二重接合構造の概略図。
【図３】  二重の浮遊ドットを用いた三重接合構造の概略図。
【図４】  多重層の浮遊ドットの形成のための多層構造の概略図。
【図５】  ８００℃でＮ2 雰囲気で１０分間熱処理したＳｉＯ2／Ｓｉ0.7Ｇｅ0.3／ＳｉＯ2構造の断面ＴＥＭの顕微鏡写真。
【図６】  ９００℃でＮ2 雰囲気で１０分間熱処理したＳｉＯ2／Ｓｉ0.7Ｇｅ0.3／ＳｉＯ2構造の断面ＴＥＭの顕微鏡写真。
【図７】  本発明の一実施形態の多重層の量子点を用いたＥＥＰＲＯＭの構造断面図。
【符号の説明】
１１    基板
１２、１８、１９    絶縁層
１３    導電層
１４    制御ゲート
１５    浮遊ゲート
１６、１７    ソース／ドレイン不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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