(57)【特許請求の範囲】
【請求項１】
半導体基板上に浮遊ゲートと制御ゲートとが積層され、隣接するもの同士で第１導電型のソース／ドレイン領域を共有する形で直列的に接続されてＮＡＮＤ型メモリセルを構成するためのメモリセルを複数備えた不揮発性半導体記憶装置であって、
前記メモリセルは、それぞれ、前記浮遊ゲートの下方に、前記第１導電型と異なる第２導電型のチャネルインプラ領域を備えており、
前記ＮＡＮＤ型メモリセルの読み出し時にセル電流が流れる方向に対し、セル電流の上流側のメモリセルのチャネルインプラ領域の前記第２導電型の不純物濃度が、セル電流の下流側のメモリセルのチャネルインプラ領域の前記第２導電型の不純物濃度よりも低い、ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセルのチャネルインプラ領域の前記第２導電型の不純物濃度は、セル電流の上流側から下流側へ向かうにしたがって、順次、高くなることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルのチャネルインプラ領域の前記第２導電型の不純物濃度は、セル電流の上流側から下流側へ向かうにしたがって、１又は複数のメモリセルをまとめたグループ単位で、順次高くなることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板上に浮遊ゲートと制御ゲートとが積層され、隣接するもの同士でソース／ドレイン領域を共有する形で直列的に接続されてＮＡＮＤ型メモリセルを構成するためのメモリセルを複数備えた不揮発性半導体記憶装置であって、
前記ＮＡＮＤ型メモリセルの読み出し時にセル電流が流れる方向に対し、セル電流の上流側のメモリセルのチャネル長が、セル電流の下流側のメモリセルのチャネル長よりも短いことを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記メモリセルのチャネル長は、セル電流の上流側から下流側へ向かうにしたがって、順次高くなることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリセルのチャネル長は、セル電流の上流側から下流側へ向かうにしたがって、１又は複数のメモリセルをまとめたグループ単位で、順次高くなることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関するものであり、特に、メモリセルが複数個直列的に接続配置されたＮＡＮＤ型メモリセルを有する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
図１０（ａ）は、従来の不揮発性半導体記憶装置における、複数のメモリセルが直列的に接続されて形成されたＮＡＮＤ型セルアレイの平面図であり、図１０（ｂ）は、その等価回路を示す図である。図１１（ａ）は、図１０（ａ）におけるＡ−Ａ’断面図であり、図１１（ｂ）は、図１０（ａ）におけるＢ−Ｂ’断面図である。
【０００３】
図１１からわかるように、各メモリセルは浮遊ゲートＦＧと制御ゲートＣＧとを備えて構成されている。各メモリセルは浮遊ゲートＦＧに電荷を蓄えたり、蓄えた電荷を排出したりすることにより、データを保持することができるよう構成されている。
【０００４】
図１０及び図１１からわかるように、この従来技術に係る不揮発性半導体記憶装置においては、１６個のメモリセルＭ（１）〜Ｍ（１６）からＮＡＮＤ型メモリセルが構成されている。すなわち、１６個のメモリセルＭ（１）〜Ｍ（１６）がソース／ドレイン領域ＳＤを共有する形で直列的に接続されることにより、ＮＡＮＤ型メモリセルが構成されている。メモリセルＭ（１）のドレイン側には、選択ゲートＳＧ（１）が設けられており、メモリセルＭ（１６）のソース側には、選択ゲートＳＧ（２）が設けられている。特に図１１（ａ）からわかるように、これら選択ゲートＳＧ（１）、ＳＧ（２）は、それぞれ、２本の選択ラインで構成されている。ここでは、１６個の浮遊ゲートＦＧ（１）〜ＦＧ（１６）と１６個の制御ゲートＣＧ（１）〜（１６）とは、すべて同一寸法で形成されている。
【０００５】
図１１（ａ）からわかるように、選択ゲートＳＧ（１）のドレイン側には、ビット線ＢＬと接続するドレイン領域Ｄが形成されている。このビット線ＢＬと接続する部分が、図１０（ａ）に示すビット線コンタクトＢＣを形成している。また、図１１（ａ）からわかるように、選択ゲートＳＧ（２）のソース側には、ソース線と接続するソース領域Ｓが形成されている。このソース線と接続する部分が、図１０に示すソース線コンタクトＳＣを形成している。
【０００６】
【発明が解決しようとする課題】
上述したようなＮＡＮＤ型セルアレイを有する不揮発性半導体記憶装置におけるデータの読み出しは、選択されたメモリセルＭの制御ゲートＣＧを０Ｖにし、その他の制御ゲートＣＧにオン電圧を印加することにより、ビット線ＢＬに与えた電圧がソース領域Ｓに伝達されるまでにどの程度低下するかで、判断される。すなわち、セル電流が流れるか、流れないかで、判断される。
【０００７】
この際、個々のメモリセルＭが同じ中性しきい値を有していても、ビット線ＢＬに近いメモリセルＭと、ビット線ＢＬに遠いメモリセルとで、セル電流が流れることによる基板バイアス効果により、ＮＡＮＤ型セルアレイとして中性しきい値を見たときにばらつきが生じる。ここで、中性しきい値とは、各メモリセルＭの浮遊ゲートＦＧに電荷がたまってもいないし、掃き出されてもいない状態の、しきい値をいうものである。つまり、浮遊ゲートＦＧにある電子の数と正孔の数とが同じであり、したがって中性状態にある場合の、しきい値をいうものである。ＮＡＮＤ型メモリセルの各メモリセルＭ（１）〜Ｍ（１６）とこの中性しきい値との関係を示したのが、図１２である。
【０００８】
この図１２は、図１０及び図１１に示すＮＡＮＤ型セルアレイに紫外線照射を行って、各メモリセルＭ（１）〜Ｍ（１６）の中性しきい値を測定した結果を示すグラフである。この図１２からわかるように、ビット線ＢＬに近いメモリセルＭの方が、ビット線ＢＬに遠いメモリセルＭよりも、中性しきい値が高い。換言すれば、ビット線ＢＬに近いメモリセルＭ（１）から、ビット線ＢＬに遠いメモリセルＭ（１６）に向かって、順に、中性しきい値が低くなっている。このようにメモリセルＭの中性しきい値がばらつくと、ＮＡＮＤ型メモリセル全体の中性しきい値のばらつきを拡大させる。ＮＡＮＤ型メモリセル全体の中性しきい値がばらつきが拡大すると、製品の歩留まりを低下させ、信頼性の上でも問題となってくる。
【０００９】
そこで本発明は、上記課題に鑑みてなされたものであり、ＮＡＮＤ型メモリセル全体の中性しきい値のばらつきを抑えた不揮発性半導体記憶装置を提供することを目的とする。さらに、このようにメモリセル全体の中性しきい値のばらつきを抑えることにより、製品の歩留まりを向上させ、信頼性を向上させた、不揮発性半導体記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置は、
半導体基板上に浮遊ゲートと制御ゲートとが積層され、隣接するもの同士で第１導電型のソース／ドレイン領域を共有する形で直列的に接続されてＮＡＮＤ型メモリセルを構成するためのメモリセルを複数備えた不揮発性半導体記憶装置であって、
前記メモリセルは、それぞれ、前記浮遊ゲートの下方に、前記第１導電型と異なる第２導電型のチャネルインプラ領域を備えており、
前記ＮＡＮＤ型メモリセルの読み出し時にセル電流が流れる方向に対し、セル電流の上流側のメモリセルのチャネルインプラ領域の前記第２導電型の不純物濃度が、セル電流の下流側のメモリセルのチャネルインプラ領域の前記第２導電型の不純物濃度よりも低い、ことを特徴とする。
また、本発明に係る不揮発性半導体記憶装置は、
半導体基板上に浮遊ゲートと制御ゲートとが積層され、隣接するもの同士でソース／ドレイン領域を共有する形で直列的に接続されてＮＡＮＤ型メモリセルを構成するためのメモリセルを複数備えた不揮発性半導体記憶装置であって、
前記ＮＡＮＤ型メモリセルの読み出し時にセル電流が流れる方向に対し、セル電流の上流側のメモリセルのチャネル長が、セル電流の下流側のメモリセルのチャネル長よりも短いことを特徴とする。
【００１１】
【発明の実施の形態】
〔第１実施形態〕
本発明の第１実施形態は、ＮＡＮＤ型メモリセルを有する不揮発性半導体記憶装置において、各メモリセルのチャネルインプラ領域の不純物濃度が、各メモリセルのセル電流が流れる方向に向かうにしたがって、高くなるようにすることにより各メモリセルの中性しきい値を順次高くして、読み出し時の基板バイアス効果による中性しきい値の影響をキャンセルするようにしたものである。より詳しくを、以下に説明する。
【００１２】
図１は本実施形態に係る不揮発性半導体記憶装置のＮＡＮＤ型メモリセルを平面的に示す図であり、図２は図１におけるＣ−Ｃ’断面図である。
【００１３】
図１からわかるように、ＮＡＮＤ型メモリセルを構成する１６個の各メモリセルＭ（１）〜Ｍ（１６）は、それぞれ、制御ゲートＣＧ（１）〜ＣＧ（１６）と浮遊ゲートＦＧ（１）〜ＦＧ（１６）とを備えている。このＮＡＮＤ型メモリセルのドレイン側には選択ゲートＳＧ（１）が設けられており、ソース側には選択ゲートＳＧ（２）が設けられている。選択ゲートＳＧ（１）のドレイン側にはビット線コンタクトＢＣが形成されている。選択ゲートＳＧ（２）のソース側にはソース線コンタクトＳＣが形成されている。
【００１４】
図２からわかるように、各メモリセルＭ（１）〜Ｍ（１６）は、Ｐ型半導体基板１０上に形成されている。各メモリセル（１）〜Ｍ（１６）は、ゲート加工後にＮ型不純物を拡散する、Ｎ型トランジスタ構造になっている。これら各メモリセルＭ（１）〜Ｍ（１６）の中性しきい値を決めるのは、チャネルインプラ領域１２（１）〜１２（１６）の不純物濃度である。本実施形態に係るＮＡＮＤ型メモリセルにおけるこのチャネルインプラ領域１２（１）〜１２（１６）の不純物（ボロン）のドーズ量は、ビット線コンタクトＢＣからソース線コンタクトＳＣに向かうにしたがって、３Ｅ１２cm-3から４．５Ｅ１２cm-3まで、０．１Ｅ１２cm-3きざみで変化している。すなわち、メモリセルＭ（１）のチャネルインプラ領域１２（１）のボロンのドーズ量は３Ｅ１２cm-3であり、メモリセル（２）のチャネルインプラ領域１２（２）のボロンのドーズ量は３．１Ｅ１２cm-3である。これ以降のメモリセルＭ（３）…についてもこれらと同様に０．１Ｅ１２cm-3毎にドーズ量が増えていき、メモリセル１２（１５）のチャネルインプラ領域１２（１５）のボロンのドーズ量は４．４Ｅ１２cm-3であり、メモリセル１２（１６）のチャネルインプラ領域１２（１６）のボロンのドーズ量は４．５Ｅ１２cm-3である。
【００１５】
このようにチャネルインプラ領域１２（１）〜１２（１６）の不純物のドーズ量が、セル電流が流れる方向であるビット線コンタクトＢＣ側からソース線コンタクトＳＣに向かうにしたがって、多くなるようにしたので、メモリセルＭ（１）の中性しきい値が最も低くなり、このメモリセルＭ（１）からソース線コンタクトＳＣに向かうにしたがって中性しきい値が高くなり、メモリセルＭ（１６）の中性しきい値が最も高くなるよう構成されている。
【００１６】
これら図１及び図２に示したようなＮＡＮＤ型メモリセルのチャネルインプラ領域１２（１）〜１２（１６）は、次のような製造工程で得ることができる。
【００１７】
まず、チャネルインプラ領域１２（１）上に開口を有するレジストを、リソグラフィー工程により形成する。そして、このレジスト上からボロンを３Ｅ１２cm-3の濃度でインプラして、チャネルインプラ領域１２（１）を形成する。次に、チャネルインプラ領域１２（２）上に開口を有するレジストを、リソグラフィー工程により形成する。そして、このレジスト上からボロンを３．１Ｅ１２cm-3の濃度でインプラをして、チャネルインプラ領域１２（２）を形成する。次に、チャネルインプラ領域１２（３）上に開口を有するレジストを、リソグラフィー工程により形成する。そして、このレジスト上からボロンを３．２Ｅ１２cm-3の濃度でインプラして、チャネルインプラ領域１２（３）を形成する。
【００１８】
このようにボロンのドーズ量を０．１Ｅ１２cm-3づつ増やす工程を繰り返して、順次、チャネルインプラ領域１２（４）以降も形成する。最後に、チャネルインプラ領域１６（１６）上に開口を有するレジストを、リソグラフィー工程により形成する。そして、このレジスト上からボロンを４．５Ｅ１２cm-3の濃度でインプラして、チャネルインプラ領域１２（１６）を形成する。
【００１９】
以上のようなＮＡＮＤ型メモリセルを有する不揮発性半導体記憶装置において、読み出し時には、ビット線ＢＬに例えば２Ｖを印加し、ソース線に例えば０Ｖを印加する。この場合、セル電流はビット線コンタクトＢＣ部分からソース線コンタクトＳＣ部分に向かって流れる。この際、基板バイアス効果により、同じ中性しきい値を有するメモリセルＭであっても、このセル電流を流したときの中性しきい値はソース線コンタクトＳＣに向かうにしたがって、低くなるように作用する。ところが、本実施形態に係るＮＡＮＤ型メモリセルは、上述のように、セル電流が流れない状態ではソース線コンタクトＳＣ側のメモリセルＭの方が中性しきい値が高くなるよう構成されている。このため、読み出し時の基板バイアス効果による中性しきい値の変化をキャンセルできる。
【００２０】
図３は、図１及び図２に示したＮＡＮＤ型メモリセルに紫外線照射を行って、中性しきい値を測定した結果をグラフにして示す図である。この図３からわかるように、セル電流を流した状態で、このＮＡＮＤ型メモリセルの各メモリセルＭ（１）〜Ｍ（１６）の中性しきい値は、ほぼ一定になる。よって、本実施形態に係るＮＡＮＤ型メモリセルを用いれば、中性しきい値ばらつきの少ない、浮遊ゲートＦＧの電荷量が各メモリセルで一定で、信頼性の高い、不揮発性半導体記憶装置を得ることができる。
【００２１】
なお、この第１実施形態においては、リソグラフィー工程数とインプラ工程数とを削減するために、チャネルインプラ領域１２（１）〜１２（１６）を所定のグループ単位にまとめることも可能である。例えば、メモリセルＭ（１）〜Ｍ（８）のチャネルインプラ領域１２（１）〜１２（８）までを１つのグループとして同一の不純物濃度で形成し、メモリセルＭ（９）〜Ｍ（１６）のチャネルインプラ領域１２（９）〜１２（１６）までを１つのグループとして、チャネルインプラ領域１２（１）〜１２（８）よりも高い、同一の不純物濃度で形成することも可能である。
【００２２】
この場合、チャネルインプラ領域１２（１）〜１２（８）上にまとめて開口が設けられたレジストを形成し、例えば、３．３Ｅ１２cm-3のドーズ量でボロンのインプラを行う。次に、チャネルインプラ領域１２（９）〜１２（１６）上にまとめて開口が設けられたレジストを形成し、例えば、４．０Ｅ１２cm-3のドーズ量でボロンのインプラを行う。このようにすることにより、リソグラフィー工程とインプラ工程の工程数の削減を図ることができる。しかも、このような構成にＮＡＮＤ型メモリセルをしても、従来よりは、セル電流が流れた時の中性しきい値のばらつきを抑えることができる。
【００２３】
また、必ずしも、チャネルインプラ領域１２（１）〜１２（１６）を、チャネルインプラ領域１２（１）〜１２（８）と、１２（９）〜１２（１６）との２等分にしなくともよい。例えば、ソース線コンタクトＳＣに最も近いメモリセルＭ（１６）のチャネルインプラ領域１２（１６）上にのみ開口を有するレジストをリソグラフィーにより形成し、３．１Ｅ１２cm-3のドーズ量でボロンのインプラを行う。次に、残りのメモリセルＭ（１）〜Ｍ（１５）のチャネルインプラ領域１２（１）〜１２（１５）上に開口を有するレジストをリソグラフィーにより形成し、３．０Ｅ１２cm-3のドーズ量でボロンのインプラを行うようにしてもよい。
【００２４】
さらに、これらリソグラフィー工程とインプラ工程は、選択ゲートＳＧ（１）、ＳＧ（２）に対するこれらの工程を兼ねることもできる。また、周辺回路のこれらの工程と兼ねることもできる。
【００２５】
また、上述した実施形態とは逆に、読み出し時に、ソース線に例えば２Ｖの電圧を印加し、ビット線ＢＬに例えば０Ｖを印加して、セル電流がソース線側からビット線ＢＬ側に流れる場合もある。このような場合には、上述した実施形態とは逆に、ソース線コンタクトＳＣからビット線コンタクトＢＣに向かうにしたがって、メモリセルＭの中性しきい値が高くなるように設定すればよい。
【００２６】
〔第２実施形態〕
本発明の第２実施形態は、ＮＡＮＤ型メモリセルを有する不揮発性半導体記憶装置において、メモリセルのゲート長が、各メモリセルのセル電流が流れる方向に向かうにしたがって、長くなるようにすることにより各メモリセルの中性しきい値を順次高くし、読み出し時の基板バイアス効果による中性しきい値の影響をキャンセルするようにしたものである。より詳しくを、以下に説明する。
【００２７】
図４は本実施形態に係る不揮発性半導体記憶装置のＮＡＮＤ型セルアレイを平面的に示す図であり、図５は図４におけるＤ−Ｄ’断面図である。
【００２８】
図４からわかるように、本実施形態に係る不揮発性半導体記憶装置では、メモリセルＭ（１）〜Ｍ（１６）のゲート長が、ビット線コンタクトＢＣ側から順に、次第に長くなるよう構成されている。具体的には、メモリセルＭ（１）の制御ゲートＣＧ（１）と浮遊ゲートＦＧ（１）のゲート長を０．２μｍにし、メモリセルＭ（２）の制御ゲートＣＧ（２）と浮遊ゲートＦＧ（２）のゲート長を０．２１μｍにする。このように、ビット線コンタクトＢＣからソース線コンタクトＳＣに向かうにしたがって、０．０１μｍづつゲート長を長くしていく。このように０．０１μｍづつゲート長を長くしていくと、メモリセルＭ（１６）の制御ゲートＣＧ（１６）と浮遊ゲートＦＧ（１６）のゲート長は０．３５μｍになる。ゲート長をこのように構成することにより、トランジスタのショートチャネル効果により、ゲート長の短いメモリセルＭの中性しきい値は低くなり、ゲート長の長いメモリセルＭの中性しきい値は高くなる。
【００２９】
以上のようなＮＡＮＤ型メモリセルを有する不揮発性半導体記憶装置において、読み出し時には、ビット線ＢＬに例えば２Ｖを印加し、ソース線には例えば０Ｖを印加する。この場合、セル電流はビット線コンタクトＢＣ部分からソース線コンタクトＳＣ部分に向かって流れる。この際、基板バイアス効果により、同じ中性しきい値を有するメモリセルＭであっても、この中性しきい値はソース線コンタクトＳＣに向かうにしたがって、低くなるように作用する。ところが、本実施形態に係るＮＡＮＤ型メモリセルは、上述のようにゲート長がビット線コンタクトＢＣからソース線コンタクトＳＣに向かうにしたがって長くなるように構成されているので、セル電流が流れない状態ではソース線コンタクトＳＣ側のメモリセルの方が中性しきい値が高くなる。このため、読み出し時の基板バイアス効果による中性しきい値の変化をキャンセルできる。
【００３０】
図４及び図５に示したＮＡＮＤ型メモリセルに紫外線照射を行って、中性しきい値を測定した場合でも、上述した図３に示すグラフが得られる。すなわち、中性しきい値ばらつきの少ない、浮遊ゲートＦＧの電荷量が各メモリセルで一定で、信頼性の高い、不揮発性半導体記憶装置を得ることができる。
【００３１】
なお、この第２実施形態におていは、セル面積の増加を抑えるために、ゲート長を所定のメモリセル単位でまとめることも可能である。例えば、図６に示すように、メモリセルＭ（１）〜Ｍ（８）のゲート長を０．２μｍとし、メモリセルＭ（９）〜Ｍ（１６）のゲート長を０．２１μｍとすることも可能である。これによりセル面積の増加を抑制することができ、メモリセルの中性しきい値のばらつきの改善も期待することができる。
【００３２】
さらに、セル電流が流れる最も下流側であるメモリセルＭ（１６）のゲート長のみを、他のメモリセルＭ（１）〜Ｍ（１５）のゲート長よりも、長くすることができる。例えば、メモリセルＭ（１）〜Ｍ（１５）のゲート長を０．２μｍとし、メモリセルＭ（１６）のゲート長を０．２１μｍとすることも可能である。
【００３３】
また、上述した実施形態とは逆に、読み出し時に、ソース線に例えば２Ｖの電圧を印加し、ビット線ＢＬに例えば０Ｖを印加して、セル電流がソース線側からビット線ＢＬ側に流れる場合もある。このような場合には、上述した実施形態とは逆に、ソース線コンタクトＳＣからビット線コンタクトＢＬに向かうにしたがって、メモリセルＭのゲート長が長くなるように構成すればよい。
【００３４】
〔第３実施形態〕
本発明の第３実施形態は、ＮＡＮＤ型メモリセルを有する不揮発性半導体記憶装置において、最もビット線コンタクト寄りに設けられたメモリセルのゲート長を最も短くし、最もソース線コンタクト寄りに設けられたメモリセルのゲート長を最も長くし、これらのメモリセルの間に設けられた他のメモリセルのゲート長をその中間のゲート長に揃えることにより、読み出し時の基板バイアス効果による中性しきい値の影響をキャンセルするようにしたものである。より詳しくを、以下に説明する。
【００３５】
図７は本実施形態に係る不揮発性半導体記憶装置のＮＡＮＤ型セルアレイを平面的に示す図であり、図８は図７におけるＥ−Ｅ’断面図である。
【００３６】
図７からわかるように、選択ゲートＳＧ（１）と制御ゲートＣＧ（１）の間隔と、選択ゲートＳＧ（２）と制御ゲートＳＧ（１６）の間隔とは、スリット部の加工の合わせ等を考慮して、他の制御ゲートＳＣ（２）〜ＣＧ（１５）の間隔よりも、広く設定されている。このようにすると、製造過程におけるリソグラフィー工程のローディング効果により、同じゲート長の開口を有するレジストでエッチングしても、制御ゲートＣＧ（１）、ＣＧ（１６）のみが他よりも細くなる点に注意する必要がある。
【００３７】
ＰＥＰ時のマスク上のゲート寸法はメモリセルＭ（１）〜Ｍ（１５）までは、０．２μｍ、メモリセルＭ（１６）のみ０．２２μｍで作成する。ローディング効果による細りを０．０１μｍとすると、本実施形態におけるメモリセルのゲート長は、メモリセルＭ（１）が０．１９μｍ、メモリセルＭ（２）〜Ｍ（１５）が０．２０μｍ、メモリセルＭ（１６）が０．２１μｍで形成される。したがって、単体セルでみると、メモリセルＭ（１）の中性しきい値が最も低くなり、メモリセルＭ（２）〜Ｍ（１５）の中性しきい値がこれより高くなり、メモリセルＭ（１６）の中性しきい値が最も高くなる。
【００３８】
以上のようなＮＡＮＤ型メモリセルを有する不揮発性半導体記憶装置において、読み出し時には、ビット線ＢＬに例えば２Ｖを印加し、ソース線には例えば０Ｖを印加する。この場合、セル電流はビット線コンタクトＢＣ部分からソース線コンタクトＳＣ部分に向かって流れる。この際、基板バイアス効果により、同じ中性しきい値を有するメモリセルＭであっても、この中性しきい値はソース線コンタクトＳＣに向かうにしたがって、低くなるように作用する。ところが、本実施形態に係るＮＡＮＤ型メモリセルは、上述のようにメモリセルＭ（１）、Ｍ（２）〜Ｍ（１５）、Ｍ（１６）の順にゲート長が長くなるように構成されているので、セル電流が流れない状態ではソース線コンタクトＳＣ側のメモリセルの方が中性しきい値が高くなる。このため、読み出し時の基板バイアス効果による中性しきい値の変化をキャンセルできる。したがって、中性しきい値ばらつきの少ない、浮遊ゲートＦＧの電荷量が各メモリセルで一定で、信頼性の高い、不揮発性半導体記憶装置を得ることができる。
【００３９】
図９は、図７及び図８に示したＮＡＮＤ型メモリセルに紫外線照射を行って、中性しきい値を測定した結果をグラフにして示す図である。この図９からわかるように、セル電流を流した状態における、ＮＡＮＤ型メモリセルの各メモリセルＭ（１）〜Ｍ（１６）の中性しきい値のばらつきを、従来より抑えることができる。よって、本実施形態に係るＮＡＮＤ型メモリセルを用いれば、中性しきい値ばらつきの少ない、浮遊ゲートＦＧの電荷量が各メモリセルで一定で、信頼性の高い、不揮発性半導体記憶装置を得ることができる。
【００４０】
なお、本発明は上記実施形態に限定されず、種々に変形可能であり、上記実施形態であげた不純物濃度、ゲート長等は、あくまでも例示にすぎない。
【００４１】
【発明の効果】
以上説明したように、本発明の不揮発性半導体記憶装置によれば、メモリセルの中性しきい値の設定を、読み出し時に電流が流れる方向に対して、上流側に設けられたメモリセルの中性しきい値よりも、下流側に設けられたメモリセルの中性しきい値の方を、高くするようにしたので、読み出し時の基板バイアス効果による中性しきい値の影響をキャンセルでき、中性しきい値ばらつきの少ない、浮遊ゲートの電荷量が各メモリセルで一定の信頼性の高いメモリを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置の平面図。
【図２】本発明の第１実施形態に係る不揮発性半導体記憶装置の断面図。
【図３】本発明の第１及び第２実施形態に係る不揮発性半導体記憶装置における各メモリセルにセル電流を流した場合の中性しきい値を、グラフにして示す図。
【図４】本発明の第２実施形態に係る不揮発性半導体記憶装置の平面図。
【図５】本発明の第２実施形態に係る不揮発性半導体記憶装置の断面図。
【図６】本発明の第２実施形態に係る不揮発性半導体記憶装置の変形例を示す平面図。
【図７】本発明の第３実施形態に係る不揮発性半導体記憶装置の平面図。
【図８】本発明の第３実施形態に係る不揮発性半導体記憶装置の断面図。
【図９】本発明の第３実施形態に係る不揮発性半導体記憶装置における各メモリセルにセル電流を流した場合の中性しきい値を、グラフにして示す図。
【図１０】（ａ）は従来の不揮発性半導体記憶装置の平面図、（ｂ）は従来の不揮発性半導体記憶装置の等価回路図。
【図１１】（ａ）は図１０におけるＡ−Ａ’断面図、（ｂ）は図１０におけるＢ−Ｂ’断面図。
【図１２】従来の不揮発性半導体記憶装置における各メモリセルにセル電流を流した場合の中性しきい値を、グラフにして示す図。
【符号の説明】
ＳＧ（１）、ＳＧ（２）  選択ゲート
ＣＧ（１）〜ＣＧ（１６）  制御ゲート
ＦＧ（１）〜ＦＧ（１６）  浮遊ゲート
Ｍ（１）〜Ｍ（１６）  メモリセル
ＢＣ  ビット線コンタクト
ＳＣ  ソース線コンタクト
ＢＬ  ビット線
１０  半導体基板
１２  チャネルインプラ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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