(57)【特許請求の範囲】
【請求項１】
第１導電型半導体基板と、
前記第１導電型半導体基板上に形成された第１導電型半導体エピタキシャル層と、
前記第１導電型半導体エピタキシャル層の表面上に形成された第１の第２導電型ベース領域と、
前記第１の第２導電型ベース領域から前記第１導電型半導体エピタキシャル層を貫通して前記第１導電型半導体基板に達するトレンチの側壁に、前記第１導電型半導体エピタキシャル層及び前記第１の第２導電型ベース領域に接するようにエピタキシャル成長により形成された第２の第２導電型ベース領域と、
前記トレンチに埋め込まれ前記第１導電型半導体基板に接続する第１導電型ドリフト領域と、
前記第１の第２導電型ベース領域表面に前記第１導電型ドリフト領域を間に挟んで形成された１対の第１導電型ソース領域と、
前記第１導電型ドリフト領域、前記第２の第２導電型ベース領域及び前記１対の第１導電型ソース領域の上にゲート酸化膜を介して形成されたゲート電極とを具備することを特徴とする半導体装置。
【請求項２】
第１導電型半導体基板と、
前記第１導電型半導体基板上に形成された第１導電型半導体エピタキシャル層と、
前記第１導電型半導体エピタキシャル層の表面に形成された第１の第２導電型ベース層領域と、
前記第１の第２導電型ベース領域から前記第１導電型半導体エピタキシャル層を貫通して前記第１導電型半導体基板に達するトレンチの側壁から前記第１導電型半導体エピタキシャル層及び前記第１の第２導電型ベース領域に不純物が拡散して形成された第２の第２導電型ベース領域と、
前記トレンチに埋め込まれ前記第１導電型半導体基板に接続する第１導電型ドリフト領域と、
前記第１の第２導電型ベース領域表面に前記第１導電型ドリフト領域を間に挟んで形成された１対の第１導電型ソース領域と、
前記第１導電型ドリフト領域、前記第２の第２導電型ベース領域及び前記１対の第１導電型ソース領域の上にゲート酸化膜を介して形成されたゲート電極とを具備しており、
前記第２の第２導電型ベース領域のうち前記第１の半導体エピタキシャル層の部分において、前記トレンチの側壁に沿った方向の前記不純物の濃度が均一であることを特徴とする半導体装置。
【請求項３】
第１導電型半導体基板上に形成された第１導電型半導体エピタキシャル層の表面に第１の第２導電型ベース領域を形成する工程と、
前記第１の第２導電型ベース領域から前記第１導電型半導体エピタキシャル層を貫通して前記第１導電型半導体基板に達するトレンチを形成する工程と、
前記トレンチの表面に第２導電型のエピタキシャル層を形成し、前記トレンチ底部の前記第２導電型半導体エピタキシャル層を除去し、前記トレンチ側壁に第２の第２導電型ベース領域を形成する工程と、
前記トレンチ内に第１導電型ドリフト領域を埋め込み形成する工程と、
前記第１の第２導電型ベース領域表面に前記第１導電型ドリフト領域を間に挟んで１対の第１導電型ソース領域を形成する工程と、
前記第１導電型ドリフト領域、前記第２の第２導電型ベース領域及び前記１対の第１導電型ソース領域の上にゲート酸化膜を介してゲート電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項４】
第１導電型半導体基板上に形成された第１導電型半導体エピタキシャル層の表面に第１の第２導電型ベース領域を形成する工程と、
前記第１の第２導電型ベース領域から前記第１導電型半導体エピタキシャル層を貫通して前記第１導電型半導体基板に達するトレンチを形成する工程と、
前記トレンチの表面上にボロンシリケートガラス膜を形成し、前記トレンチ底部のボロンシリケートガラス膜を除去することにより、前記トレンチ側壁に前記ボロンシリケートガラス膜を形成する工程と、
前記ボロンシリケートガラス膜から前記トレンチの側壁に露出する前記第１の第２導電型ベース領域及び前記第１導電型のエピタキシャル層にボロンを拡散させ前記トレンチの側壁に沿って第２の第２導電型ベース領域を形成する工程と、
前記トレンチ表面上の前記ボロンシリケートガラスを取り除く工程と、
前記トレンチ内に第１導電型ドリフト領域を埋め込み形成する工程と、
前記第１の第２導電型ベース領域表面に前記第１導電型ドリフト領域を間に挟んで１対の第１導電型ソース領域を形成する工程と、
前記第１導電型ドリフト領域、前記第２の第２導電型ベース領域及び前記１対の第１導電型ソース領域の上にゲート酸化膜を介してゲート電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、とくにオン抵抗の小さい高電圧パワーＭＯＳＦＥＴの半導体基板内部に形成されたベース領域の構造及びその形成方法に関するものである。
【０００２】
【従来の技術】
従来の縦型ＭＯＳＦＥＴは、図１２に示すように、Ｎ＋シリコンなどの半導体基板１００の裏面にドレイン電極１０７が形成されている。半導体基板１００表面にはＮ型シリコンエピタキシャル層（以下、Ｎエピタキシャル層という）１０１が形成されている。Ｎエピタキシャル層１０１表面領域にはＰ型不純物拡散領域がＰベース領域１０２として形成されている。Ｐベース領域１０２の表面領域にはＮ＋不純物拡散領域がＮ＋ソース領域１０３として形成されている。Ｎ＋ソース領域にはソース電極１０６が形成されている。さらに、Ｎエピタキシャル層１０１、Ｐベース領域１０２及びＮ＋ソース領域１０３の上にゲート酸化膜１０４を介してゲート電極１０５が形成されている。Ｎエピタキシャル層は、Ｎ型ドレインドリフト領域（以下、ドリフト領域という）１０１として用いられる。このような従来の縦型ＭＯＳＦＥＴは、ドレイン電流は、ドリフト領域１０１を縦方向に流れる。ターンオフ時の阻止電圧は主としてこの領域にかかる。そして、降伏電圧を高めるためには、このＮエピタキシャル層を厚くし、さらにその不純物濃度を下げる必要があった。
【０００３】
しかし、このためにオン抵抗が指数関数的に上昇する。降伏電圧６００ＶのＭＯＳＦＥＴではオン抵抗成分の９５％以上がＮエピタキシャル層の抵抗で占められている。これは、低電圧ＭＯＳＦＥＴのようにセル形状と不純物濃度、電流密度の最適化だけではオン抵抗を下げることは難しかった。
そこで損失電力が低減され、発熱量が小さい縦型ＭＯＳＦＥＴが開発された。図１３は、単位面積当たりのオン抵抗を小さくした前記新しい構造の縦型ＭＯＳＦＥＴの断面図である。Ｎ＋シリコンなどの半導体基板１２０の裏面にはドレイン電極１２７が形成されている。そして、半導体基板１２０の表面側にはＮ型シリコンエピタキシャル層（以下、Ｎエピタキシャル層という）１２１が形成されている。Ｎエピタキシャル層１２１には、半導体基板１２０表面の一部まで入り込むトレンチが形成されおりその側壁周辺領域にはＰベース領域１３０が垂直にストライプ状に形成されている。Ｎエピタキシャル層１２１の表面領域にはＰベース領域１３０と連続的につながるＰ＋ベース領域１２２が形成されている。トレンチ内部にはＮ型シリコンエピタキシャル層がピラー状に堆積されており、この層はＮ型ドレインドリフト領域（以下、ドリフト領域という）１２９として用いられている。
【０００４】
Ｐ＋ベース領域１２２の表面領域にはＮ＋不純物拡散領域がＮ＋ソース領域１２３として形成されている。Ｎ＋ソース領域１２３は、ピラー状のドリフト領域１２９を挟んで所定の間隔で１対形成されている。Ｎ＋ソース領域１２３にはソース電極１２６が形成されている。また、１対のＮ＋ソース領域１２３間の上、すなわち、ドリフト領域１２９およびＰベース領域１３０の上にゲート酸化膜１２４を介してゲート電極１２５が形成されている。ゲート電極１２５は、シリコン酸化膜などの絶縁膜１２８により被覆保護されている。
以上のように、このＭＯＳＦＥＴのセル構造は、Ｐ＋ベース領域１２２、Ｎ＋ソース領域１２３、ゲート酸化膜１２４、ゲート電極１２５、ソース電極１２６、ドレイン電極１２７、ドリフト領域１２９およびＰベース領域１３０から構成され、このセル構造が半導体基板に繰り返し形成配置されて半導体装置が構成されている。
この新しい縦型ＭＯＳＦＥＴは、セルごとに細いピラー状のＮ型エピタキシャル層がドリフト領域として形成され、その周囲がＰ型不純物拡散領域に囲まれている。すなわち、縦方向のソース・ドレイン電流路がＰベース領域に囲まれた構造となっている。
【０００５】
ＭＯＳＦＥＴセルがオンからオフ状態になると、Ｐベース領域が埋め込まれたドリフト領域（Ｎ型領域）に形成される空乏層を歪ませる。そして、阻止電圧勾配が３次元的に折り返した形に広がり電圧耐量が高まる。Ｐベース領域を縦方向に延ばすことにより降伏電圧を高めることができる。そのため、オン抵抗と降伏電圧の関係は、直線的になる。
ところで、ストライプ状のＰベース領域１３０は、以下の製造工程により形成される。まず、厚さ３００〜５００μｍ程度のＮ＋シリコン半導体基板１２０上に膜厚５０μｍ程度、不純物濃度が１×１０17ｃｍ-3程度のＮ型エピタキシャル層１２１を形成する。Ｎ型エピタキシャル層１２１の表面領域にボロンなどのＰ型不純物を注入してＰ＋ベース領域１２２を形成する（図１４）。次に、Ｎ型エピタキシャル層１２１表面にシリコン酸化膜１３２を堆積させ、これをパターニングしてエッチングに対するマスクを形成する（図１５）。次に、このマスク１３２を用いて四塩化炭素と酸素との混合ガスなどを利用した反応性イオンエッチング（RIE:Reactive Ion Etching）により、Ｐ＋ベース領域１２２表面から半導体基板１２０表面を少しエッチングするようにトレンチ１３１を形成する。トレンチ１３１の幅ｗは、６μｍ程度、深さｄは、Ｎ型エピタキシャル層１２１の膜厚５０μｍより幾分深くなっている（図１６）。
【０００６】
次に、ＣＶＤ(Chemical Vapour Deposition)などにより、トレンチ１３１内部表面及びマスク１３２表面、トレンチ１３１の底面に露出する半導体基板１２０上にＳｉＯ2 などのバッファ酸化膜１３３を形成する（図１７）。その後、トレンチ１３１内面上にトレンチ１３１表面からその側壁にボロンなどのＰ型不純物を斜方イオン注入する。その後半導体基板１２０を熱処理してトレンチ側壁にストライプ状のＰ型不純物拡散領域を形成し、この領域をＰベース領域１３０とする（図１８）。その後、工程をさらに進めて、図１３に示す縦型ＭＯＳＦＥＴを形成する。
【０００７】
【発明が解決しようとする課題】
前述のように、図１３に示す縦型ＭＯＳＦＥＴは、オン抵抗が降伏電圧と比例して変化するので、オン抵抗が指数関数的に増大する従来のものに比較して高電圧になるほどオン抵抗の低減効果が大きくなる。そのため損失電力が小さくなり、発熱量が小さくなってシステム全体のコストが下がることになる。
このように、従来のオン抵抗を低減させた縦型ＭＯＳＦＥＴは、高電圧においてオン抵抗が小さいという特徴を備えているが、トレンチの側壁に沿ったストライプ状の領域（Ｐベース領域）は、ボロンなどのＰ型不純物をこの側壁の斜方向からイオン注入（斜方インプラ）して形成されている。この方法で得られた不純物拡散領域は、縦方向の不純物濃度分布を均一にすることが困難である。また、トレンチ底部にもイオン注入がされることがあり、そのためトレンチ底部のＮ＋シリコン半導体基板にもＰ型不純物拡散領域が形成されることがあった。その結果ＭＯＳＦＥＴの耐圧を高くすることができないという問題があった。
本発明は、この様な事情によりなされたものであり、オン抵抗を低減させた縦型ＭＯＳＦＥＴにおいて、オン抵抗を小さくするとともにそのセル耐圧を高く維持できる半導体装置及びその製造方法を提供する。
【０００８】
【課題を解決するための手段】
本発明は、半導体基板上の第１導電型半導体エピタキシャル層に形成されたトレンチ内に第１導電型のドリフト領域を形成し、このトレンチの側壁周囲にドリフト領域を囲むように形成され、ベース領域の一部を構成するストライプ状の第２導電型ベース領域を備えたセル構造を有するＭＯＳＦＥＴにおいて、このストライプ状の第２導電型ベース領域は、前記側壁に沿って、即ち、縦方向に不純物濃度分布が均一であることを特徴とし、また、前記ストライプ状の第２導電型ベース領域は、固相拡散もしくはエピタキシャル成長により形成されることを特徴としている。これらの方法を用いてストライプ状の第２導電型ベース領域がドリフト領域周囲に形成されるので、このストライプ状領域は、不純物濃度が前記エピタキシャル層に対して縦方向に均一であり、また従来のようにトレンチ底部にＰ型不純物が混入しないので、不必要な抵抗増が生じない。その結果オン抵抗を小さくするとともにセル耐圧を高く維持することが可能になる。
【０００９】
すなわち、本発明の半導体装置は、第１導電型半導体基板と、前記第１導電型半導体基板上に形成された第１導電型半導体エピタキシャル層と、前記第１導電型半導体エピタキシャル層の表面上に形成された第１の第２導電型ベース領域と、前記第１の第２導電型ベース領域から前記第１導電型半導体エピタキシャル層を貫通して前記第１導電型半導体基板に達するトレンチの側壁に、前記第１導電型半導体エピタキシャル層及び前記第１の第２導電型ベース領域に接するようにエピタキシャル成長により形成された第２の第２導電型ベース領域と、前記トレンチに埋め込まれ前記第１導電型半導体基板に接続する第１導電型ドリフト領域と、前記第１の第２導電型ベース領域表面に前記第１導電型ドリフト領域を間に挟んで形成された１対の第１導電型ソース領域と、前記第１導電型ドリフト領域、前記第２の第２導電型ベース領域及び前記１対の第１導電型ソース領域の上にゲート酸化膜を介して形成されたゲート電極とを具備することを特徴としている。
また、本発明の半導体装置は、第１導電型半導体基板と、前記第１導電型半導体基板上に形成された第１導電型半導体エピタキシャル層と、前記第１導電型半導体エピタキシャル層の表面に形成された第１の第２導電型ベース層領域と、前記第１の第２導電型ベース領域から前記第１導電型半導体エピタキシャル層を貫通して前記第１導電型半導体基板に達するトレンチの側壁から前記第１導電型半導体エピタキシャル層及び前記第１の第２導電型ベース領域に不純物が拡散して形成された第２の第２導電型ベース領域と、前記トレンチに埋め込まれ前記第１導電型半導体基板に接続する第１導電型ドリフト領域と、前記第１の第２導電型ベース領域表面に前記第１導電型ドリフト領域を間に挟んで形成された１対の第１導電型ソース領域と、前記第１導電型ドリフト領域、前記第２の第２導電型ベース領域及び前記１対の第１導電型ソース領域の上にゲート酸化膜を介して形成されたゲート電極とを具備しており、前記第２の第２導電型ベース領域のうち前記第１の半導体エピタキシャル層の部分において、前記トレンチの側壁に沿った方向の前記不純物の濃度が均一であることを特徴としている。
【００１０】
本発明の半導体装置の製造方法は、第１導電型半導体基板上に形成された第１導電型半導体エピタキシャル層の表面に第１の第２導電型ベース領域を形成する工程と、前記第１の第２導電型ベース領域から前記第１導電型半導体エピタキシャル層を貫通して前記第１導電型半導体基板に達するトレンチを形成する工程と、 前記トレンチの表面に第２導電型のエピタキシャル層を形成し、前記トレンチ底部の前記第２導電型半導体エピタキシャル層を除去し、前記トレンチ側壁に第２の第２導電型ベース領域を形成する工程と、前記トレンチ内に第１導電型ドリフト領域を埋め込み形成する工程と、前記第１の第２導電型ベース領域表面に前記第１導電型ドリフト領域を間に挟んで１対の第１導電型ソース領域を形成する工程と、前記第１導電型ドリフト領域、前記第２の第２導電型ベース領域及び前記１対の第１導電型ソース領域の上にゲート酸化膜を介してゲート電極を形成する工程とを含むことを第１の特徴としている。
【００１１】
また、本発明の半導体装置の製造方法は、第１導電型半導体基板上に形成された第１導電型半導体エピタキシャル層の表面に第１の第２導電型ベース領域を形成する工程と、前記第１の第２導電型ベース領域から前記第１導電型半導体エピタキシャル層を貫通して前記第１導電型半導体基板に達するトレンチを形成する工程と、前記トレンチの表面上にボロンシリケートガラス膜を形成し、前記トレンチ底部のボロンシリケートガラス膜を除去することにより、前記トレンチ側壁に前記ボロンシリケートガラス膜を形成する工程と、前記ボロンシリケートガラス膜から前記トレンチの側壁に露出する前記第１の第２導電型ベース領域及び前記第１導電型のエピタキシャル層にボロンを拡散させ前記トレンチの側壁に沿って第２の第２導電型ベース領域を形成する工程と、前記トレンチ表面上の前記ボロンシリケートガラスを取り除く工程と、前記トレンチ内に第１導電型ドリフト領域を埋め込み形成する工程と、前記第１の第２導電型ベース領域表面に前記第１導電型ドリフト領域を間に挟んで１対の第１導電型ソース領域を形成する工程と、前記第１導電型ドリフト領域、前記第２の第２導電型ベース領域及び前記１対の第１導電型ソース領域の上にゲート酸化膜を介してゲート電極を形成する工程とを備えたことを第２の特徴としている。
【００１２】
【発明の実施の形態】
以下図面を参照して発明の実施の形態を説明する。
まず、図１乃至図８を参照して第１の実施例を説明する。
図１は、縦型ＭＯＳＦＥＴのセル構造を示す断面図、図２は、図１のセル構造の部分に透過した平面図、図３は、図１のセル構造上面のゲート電極構造を示す平面図である。Ｎ＋シリコンなどの半導体基板１０の裏面には金属膜からなるドレイン電極（Ｄ）１７が形成されている。そして、半導体基板１０の表面側にはＮ型シリコンエピタキシャル層（以下、Ｎエピタキシャル層という）１１が形成されている。Ｎエピタキシャル層１１には、その表面から半導体基板１０表面の一部まで入り込むトレンチ２１が形成されおり、その側壁周辺領域にはＰベース領域２０が垂直にストライプ状に形成されている。Ｎエピタキシャル層１１の表面領域にはＰベース領域２０と連続的につながるＰ＋ベース領域１２が形成されている。トレンチ２１内部にはＮ型シリコンエピタキシャル層がピラー状に堆積されており、この層はＮ型ドレインドリフト領域（以下、ドリフト領域という）１９として用いられている。Ｐ＋ベース領域１２が形成されている表面領域にはＮ＋不純物拡散領域がＮ＋ソース領域１３として形成されている。
【００１３】
Ｎ＋ソース領域１３は、ピラー状のドリフト領域１９を挟んで所定の間隔で１対形成されている。Ｎ＋ソース領域１３にはアルミニウムなどの金属膜からなるソース電極（Ｓ）１６が形成されている。また、１対のＮ＋ソース領域１３間の上、すなわちドリフト領域１９及びＰベース領域２０の上にゲート酸化膜１４を介してポリシリコンなどからなるゲート電極（Ｇ）１５が形成されている。ゲート電極１５は、シリコン酸化膜などの絶縁膜１８により被覆保護されている。
そして、Ｐベース領域２０は、Ｐ＋ベース領域１２とＮエピタキシャル層１１の表面領域で重なっており、且つ重ならない領域２０ａは、Ｎエピタキシャル層１１の厚さ方向である縦方向に不純物濃度分布が均一である。
以上のように、このＭＯＳＦＥＴのセル構造は、Ｐ＋ベース領域１２、Ｎ＋ソース領域１３、ゲート酸化膜１４、ゲート電極１５、ソース電極１６、ドレイン電極１７、ドリフト領域１９及びＰベース領域２０から構成され、このセル構造が半導体基板に繰り返し形成配置されて半導体装置が構成されている。
【００１４】
この縦型ＭＯＳＦＥＴは、セルごとに細いピラー状のＮ型エピタキシャル層がドリフト領域として形成され、その周囲がＰ型不純物拡散領域に囲まれている。すなわち、縦方向のソース・ドレイン電流路がＰベース領域に囲まれた構造となっている。
この実施例では、以下の方法を用いてストライプ状のＰベース領域がドリフト領域周囲に形成されるので、このストライプ状領域は、不純物濃度が半導体基板上に形成されたエピタキシャル層に対して縦方向に均一であり、その結果セルの耐圧を従来より高くできる。
次に、図４乃至図８を参照して図１のＭＯＳＦＥＴのセル構造の製造方法を説明する。図は、いずれもセル構造の製造工程断面図である。
【００１５】
まず、厚さ３００〜５００μｍ程度のＮ＋シリコン半導体基板１０上に膜厚５０μｍ程度、不純物濃度が１×１０17ｃｍ-3程度のＮエピタキシャル層１１を形成する。Ｎ型エピタキシャル層１１の表面領域にボロンなどのＰ型不純物を注入してＰ＋ベース領域１２を形成する（図４）。次に、Ｎエピタキシャル層１１表面にシリコン酸化膜２２を堆積させ、これをパターニングしてエッチングに対するマスクを形成する（図５）。次に、このマスク２２を用いて四塩化炭素と酸素との混合ガスなどを利用した反応性イオンエッチング（ＲＩＥ）により、Ｐ＋ベース領域１２表面から半導体基板１０表面を少しエッチングするようにトレンチ２１を形成する。トレンチ２１の幅ｗは、６μｍ程度、深さｄは、Ｎ型エピタキシャル層１１の膜厚５０μｍより幾分深くなっている（図６）。トレンチ幅ｗは、２〜１０μｍが適当である。
次に、ＲＩＥダメージ除去などの処理を行ってから、ＣＶＤなどにより、トレンチ２１内部表面及びマスク２２の表面、トレンチ２１の底面に露出する半導体基板１０上に膜厚３００ｎｍ程度のボロン濃度が１×１０19〜１×１０21／ｃｍ3 のボロンシリケートガラス（ＢＳＧ）膜２４を形成する（図７）。
【００１６】
次に、ＲＩＥエッチングなどにより、マスク２２上及びトレンチ２１底面上のＢＳＧをエッチング除去してＢＳＧ膜２４がトレンチ２１側壁にのみ堆積させる（図８）。その後、トレンチ２１側壁上のＢＳＧ膜２４を１０００℃〜１１００℃、例えば、１０５０℃、Ｎ2 雰囲気中で熱処理させてボロンをトレンチ２１側壁からＮエピタキシャル層１１内部に拡散させ、トレンチ側壁周辺にストライプ状に形成されたＰベース領域２０を形成する。Ｐベース領域２０は、Ｎエピタキシャル層１１の表面領域においてＰ＋ベース領域１２と重なり、重ならない領域２０ａは、Ｎエピタキシャル層の厚さ方向である縦方向に不純物濃度分布が均一である。次に、ＢＳＧ膜をウエットエッチングなどにより除去してから、トレンチ２１に埋め込まれるようにピラー状のＮエピタキシャル層を成長させ、これをドリフト領域１９とする。Ｎピタキシャル層１１表面領域の１対のＮ型ソース領域１３上、Ｐ＋ベース領域１２上及びドリフト領域１９上にゲート酸化膜１４を形成し、その上にゲート電極１５及びこれを保護する絶縁膜１８を形成する。
次に、半導体基板１０裏面にドレイン電極１７及びＮエピタキシャル層１１表面にソース電極１６を形成して図１に示す縦型ＭＯＳＦＥＴを得る。
【００１７】
次に、図９乃至図１１を参照して第２の実施例を説明する。
図９は、縦型ＭＯＳＦＥＴのセル構造を示す断面図、図１０及び図１１は、このセル構造の製造工程断面図である。
この実施例のセル構造は、図１のセル構造と実質的に同じである。Ｎ＋シリコン半導体基板３０裏面にドレイン電極３７が形成されている。半導体基板３０の表面側にはＮ型シリコンエピタキシャル層（Ｎエピタキシャル層）３１が形成されている。Ｎエピタキシャル層３１には、その表面から半導体基板３０表面の一部まで入り込むトレンチ４１が形成されおり、その側壁周辺領域にはＰベース領域４０が垂直にストライプ状に形成されている。Ｎエピタキシャル層３１の表面領域にはＰベース領域４０と連続的につながるＰ＋ベース領域３２が形成されている。トレンチ４１内部にはＮ型シリコンエピタキシャル層がピラー状に堆積されており、この層はＮ型ドレインドリフト領域（ドリフト領域）３９として用いられている。Ｐ＋ベース領域３２が形成されている表面領域にはＮ＋不純物拡散領域がＮ＋ソース領域３３として形成されている。Ｎ＋ソース領域３３は、ピラー状のドリフト領域３９を挟んで所定の間隔で１対形成されている。Ｎ＋ソース領域３３にはアルミニウムなどのソース電極３６が形成されている。
【００１８】
また、１対のＮ＋ソース領域３３間の上、すなわちドリフト領域３９及びＰベース領域３０の上にゲート酸化膜３４を介してポリシリコンなどのゲート電極３５が形成されている。ゲート電極３５は、シリコン酸化膜などの絶縁膜３８により被覆保護されている。Ｐベース領域４０は、Ｐ＋ベース領域３２とＮエピタキシャル層３１の表面領域でつながっている。Ｐベース領域４０は、Ｎエピタキシャル層３１の厚さ方向である縦方向に不純物濃度分布が均一になっている。
この縦型ＭＯＳＦＥＴは、セルごとに細いピラー状のＮ型エピタキシャル層がドリフト領域として形成され、その周囲がＰ型不純物拡散領域に囲まれている。すなわち、縦方向のソース・ドレイン電流路がＰベース領域に囲まれた構造となっている。
この実施例ではストライプ状のＰベース領域がエピタキシャル成長法によりドリフト領域の周囲に形成されるので、このストライプ状領域は、不純物濃度が前記Ｎエピタキシャル層３１に対して縦方向に均一であり、その結果セルの耐圧を従来より高くすることができる。
【００１９】
次に、図１０及び図１１を参照してストライプ状のＰベース領域を形成する方法を説明する。図６に示した工程までは、第１の実施例と同じなので、ここまでの説明は省略する。厚さ３００〜５００μｍ程度のＮ＋シリコン半導体基板３０上に膜厚５０μｍ程度、不純物濃度が１×１０17ｃｍ-3程度のＮエピタキシャル層３１が形成され、この表面領域にボロンなどのＰ型不純物を注入してＰ＋ベース領域３２が形成されている。そして、Ｎエピタキシャル層３１表面にシリコン酸化膜をマスク４２として形成したトレンチ２１が設けられている。トレンチ２１の幅ｗは、６μｍ程度、深さｄは、Ｎエピタキシャル層３１の膜厚５０μｍより幾分深くなっている。トレンチ幅ｗは、２〜１０μｍが適当である。
次に、ＲＩＥダメージ除去などの処理を行ってから、ＣＶＤなどにより、トレンチ４１内部側面及びトレンチ４１の底面に露出する半導体基板３０上にＰ型シリコンエピタキシャル層（Ｐエピタキシャル層）４３を選択的に成長させる（図１０）。
【００２０】
次に、ＲＩＥエッチングなどによりトレンチ４１底面上のＰ型シリコンエピタキシャル層４３をエッチング除去してトレンチ４１に沿って形成されたストライプ状のＰベース領域４０がトレンチ２１側壁上にのみ形成される（図１１）。その後、Ｐベース領域４０は、Ｎエピタキシャル層３１の表面領域においてＰ＋ベース領域３２とつながり、Ｎエピタキシャル層３１の厚さ方向である縦方向に不純物濃度分布が均一である。次にトレンチ４１に埋め込まれるようにピラー状のＮエピタキシャル層を成長させ、これをドリフト領域３９とする。Ｎエピタキシャル層３１表面領域に１対のＮ型ソース領域３３上、Ｐ＋ベース領域３２上及びドリフト領域３９上にゲート酸化膜３４を形成し、その上にゲート電極３５及びこれを保護する絶縁膜３８を形成する。
次に、半導体基板３０裏面にドレイン電極１７及びＮエピタキシャル層３１表面にソース電極３６を形成して図９に示す縦型ＭＯＳＦＥＴを得る。
【００２１】
【発明の効果】
本発明は、以上の構成により、ドリフト領域周囲に形成されるストライプ状のＰベース領域は、不純物濃度が前記エピタキシャル層に対して縦方向に均一に分布されており、その結果、オン抵抗を小さくするとともにセル耐圧を高く維持することができる。また、斜方インプラを用いた従来のように、トレンチ底部にＰ型不純物が混入しないので、不必要な抵抗増が生じない。
【図面の簡単な説明】
【図１】本発明の半導体装置の断面図。
【図２】図１に示す半導体装置の上面の一部を透視した平面図。
【図３】図１に示す半導体装置の上面の電極配置を説明する平面図。
【図４】本発明の製造工程を説明する断面図。
【図５】本発明の製造工程を説明する断面図。
【図６】本発明の製造工程を説明する断面図。
【図７】本発明の製造工程を説明する断面図。
【図８】本発明の製造工程を説明する断面図。
【図９】本発明の半導体装置の断面図。
【図１０】本発明の製造工程を説明する断面図。
【図１１】本発明の製造工程を説明する断面図。
【図１２】従来の半導体装置の断面図。
【図１３】従来の半導体装置の断面図。
【図１４】従来の製造工程を説明する断面図。
【図１５】従来の製造工程を説明する断面図。
【図１６】従来の製造工程を説明する断面図。
【図１７】従来の製造工程を説明する断面図。
【図１８】従来の製造工程を説明する断面図。
【符号の説明】
１０、３０、１００、１２０・・・半導体基板、
１１、３１、１０１、ｌ２１・・・Ｎエピタキシャル層、
１２、３２、１０２、１２２・・・Ｐベース領域、
１３、３３、１０３、１３２・・・Ｎソース領域、
１４、３４、１０４、１３４・・・ゲート酸化膜、
１５、３５、１０５、１３５・・・ゲート電極、
１６、３６、１０６、１２６・・・ソース電極、
１７、３７、１０７、１２７・・・ドレイン電極、
１８、３８、１２８・・・絶縁膜、
１９、３９、１２９・・・ドリフト領域、
２０、２０ａ、４０、１３０・・・Ｐベース領域、
２１、４１、１３１・・・トレンチ、
２２、４２、１３２・・・シリコン酸化膜（マスク）、
２４・・・ＢＳＧ膜、    ４３・・・Ｐエピタキシャル層、
１３３・・・バッファ酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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