(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１絶縁膜と、
この第１絶縁膜上に形成された第１及び第２伝導島と、
前記第１絶縁膜上であって前記第１伝導島に対向する位置に形成された第１電極と、
前記第１絶縁膜上であって前記第２伝導島に対向する位置に形成された第２電極と、
前記第１絶縁膜上であって前記第１伝導島及び前記第２伝導島の間で両伝導島に対向する位置に形成された第３電極と、
前記第１伝導島、第２伝導島、第１電極、第２電極及び第３電極を埋設し、前記第１伝導島と前記第１電極との間に第１トンネル障壁を形成し、前記第１伝導島と前記第３電極との間に第２トンネル障壁を形成し、前記第２伝導島と前記第２電極との間に第３トンネル障壁を形成し、前記第２伝導島と前記第３電極との間に第４トンネル障壁を形成する第２絶縁膜と、
前記第２絶縁膜上であって前記第１伝導島に対向する位置に形成された第１電荷蓄積領域と、
前記第２絶縁膜上であって前記第２伝導島に対向する位置に形成された第２電荷蓄積領域と、
前記第１電荷蓄積領域上に、ゲート絶縁膜を介して形成され、第１論理信号が入力される第４電極と、
前記第２電荷蓄積領域上に、ゲート絶縁膜を介して形成され、第２論理信号が入力される第５電極とを具備し、
前記第１伝導島、前記第１電極、前記第３電極、前記第１電荷蓄積領域及び前記第４電極にて第１論理素子を形成し、前記第２伝導島、前記第２電極、前記第３電極、前記第２電荷蓄積領域及び前記第５電極にて第２論理素子を形成し、前記第１電荷蓄積領域及び前記第２電荷蓄積領域に電荷が蓄積されている状態と蓄積されていない状態で、クーロン振動が半周期ずれるように設定し、前記第１電荷蓄積領域及び第２電荷蓄積領域に電荷を書き込んだ状態と消去した状態とで論理反転の関係にあることを特徴とする論理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、論理装置に関し、特に電荷の帯電効果を利用した単一電荷素子を用いた論理装置に関する。
【０００２】
【従来の技術】
従来の半導体集積回路装置（ＬＳＩ）は、製造前にその機能に応じた設計がなされ、半導体チップ上にトランジスタや配線が集積化された後には、その構造及び機能を変更できないために、用途に応じて多品種のＬＳＩが作製されてきていた。これに対してゲートアレイなど一部のＬＳＩはトランジスタが集積化された半導体チップを出荷した後に、ユーザーがゲート配線を接続することによって、ユーザーの用途に応じた演算処理機能を後から付加できる汎用チップも考案されているが、その設計自由度はきわめて低いものである。
【０００３】
また、前述したゲートアレイではユーザーが施さなければならない工程はゲートを接続するための配線等を形成することである。したがって蒸着、露光、現像等の各工程いわゆる半導体製造工程を必要とするため、ユーザーは、それなりの半導体製造設備を持たなければならないという制約もある。
【０００４】
このような状況から、近年リコンフィギャラブル・コンピューティング（例えば末吉ら著「情報処理」４０巻８号７７８ページ等）と呼ばれる設計思想が次世代のシステム設計の指導原理として注目を集めいている。
【０００５】
このリコンフィギャラブル・コンピューティングとは、汎用性のある半導体チップを形成しておけば、ユーザーの所望する用途に応じて簡単な操作によってＬＳＩの演算処理機能を変更可能な技術である。従来のゲートアレイと大きく違う点は、リコンフィギャラブル・コンピューティングでは、配線を形成するといった半導体製造工程を必要とせず、プログラムの変更等簡便な方法により論理演算の変更を可能としたものである。
【０００６】
このようなリコンフィギャラブル・コンピューティングが可能なＬＳＩを実現できれば、少品種の基本のＬＳＩを大量に生産し、簡便な方法で多品種の機能に変更可能なことで製品歩留の著しい向上を期待できる。
【０００７】
ここでリコンフィギャラブル・コンピューティングを実現するためには、論理演算を行うための最小構成素子である論理素子に、最適化した動作を記憶する機能を具備させ、用途に応じて書き換え可能にする必要がある。現在ＥＥＰＲＯＭ等の不揮発性のメモリが、上述したリコンフィギャラブル・コンピューティングに用いる論理素子として、研究が成されてきた（久米著「応用物理」第６５巻第１１号１１１４ページ）。
【０００８】
ＥＥＰＲＯＭとしてフラッシュメモリセルの特性を簡単に説明する。
【０００９】
図１５はフラッシュメモリの基本的構造である。ソース領域３０１とドレイン領域３０２間にチャネル領域３０３が形成されている。チャネル領域３０３上には、第１のゲート絶縁膜３０４を介して浮遊ゲート３０５が形成されている。浮遊ゲート３０５上には、第２のゲート絶縁膜３０６を介して制御ゲート３０７が形成されている。
【００１０】
このようなフラッシュメモリについて、浮遊ゲート電極に電子が注入されていないときのゲート電圧とドレイン電流の関係は、図１６の実線３０８で、浮遊ゲート電極に基板から電子を注入したときのゲート電圧とドレイン電流の関係は図１６の破線３０９で表される。このように電子を注入するとＭＯＳＦＥＴの閾値が高くなる効果、あるゲートバイアス条件のもとでは、電流のＯＮ／ＯＦＦを電子の注入状態によって制御することが可能となる。また、注入した電荷は、バイアス条件を適当にとることで抜き去ることが可能であり、図１６に示す実線３０８の特性に戻すことができる。
【００１１】
このようにＥＥＰＲＯＭは、そのプログラム性からリコンフィギャラブル・コンピューティングが可能な高度な時代のシステムの論理素子として注目されてきた。
しかしながらＥＥＰＲＯＭは、駆動電圧が高く、また保持時間が十分でないなどの問題があり、いまだに製品化されていない。
【００１２】
【発明が解決しようとする課題】
また、ＥＥＰＲＯＭでは、電流のＯＮ／ＯＦＦしか制御できず、この電流のＯＮ／ＯＦＦの切り替えだけで、システムの最適化（プログラム）を行わなければならず、プログラム可能な機能ブロックの形成に非常に多くの素子を必要とする問題がある。
【００１３】
例えば、最も単純なＮＡＮＤとＮＯＲの両方の機能を実現するためには、図１７に示すように、１個の抵抗１２と４個の不揮発性メモリセル１０が必要となる。図１７中符号１１は電源、符号１３はグランドを表す。
【００１４】
本発明は、上記課題を解決するためになされたもので、駆動電圧が低く保持特性も良好な論理素子を用いることで、極めて高い歩留まり向上が期待されるリコンフィギャラブル・コンピューティングが可能なＬＳＩを提供することを目的とする。
【００１５】
本発明は、よりプログラム性の高い論理素子を導入し、システム自体のプログラム性（最適化能力）を高めることを目的とする。
【００１６】
また、本発明は、プログラム性を高めることにより、素子数の減少やチップ面積の縮小を図ることを目的とする。
【００１７】
【課題を解決するための手段】
本発明は、上記目的を達成するために、半導体基板上に形成された第１絶縁膜と、
この第１絶縁膜上に形成された第１及び第２伝導島と、
前記第１絶縁膜上であって前記第１伝導島に対向する位置に形成された第１電極と、
前記第１絶縁膜上であって前記第２伝導島に対向する位置に形成された第２電極と、
前記第１絶縁膜上であって前記第１伝導島及び前記第２伝導島の間で両伝導島に対向する位置に形成された第３電極と、
前記第１伝導島、第２伝導島、第１電極、第２電極及び第３電極を埋設し、前記第１伝導島と前記第１電極との間に第１トンネル障壁を形成し、前記第１伝導島と前記第３電極との間に第２トンネル障壁を形成し、前記第２伝導島と前記第２電極との間に第３トンネル障壁を形成し、前記第２伝導島と前記第３電極との間に第４トンネル障壁を形成する第２絶縁膜と、
前記第２絶縁膜上であって前記第１伝導島に対向する位置に形成された第１電荷蓄積領域と、
前記第２絶縁膜上であって前記第２伝導島に対向する位置に形成された第２電荷蓄積領域と、
前記第１電荷蓄積領域上に、ゲート絶縁膜を介して形成され、第１論理信号が入力される第４電極と、
前記第２電荷蓄積領域上に、ゲート絶縁膜を介して形成され、第２論理信号が入力される第５電極とを具備し、
前記第１伝導島、前記第１電極、前記第３電極、前記第１電荷蓄積領域及び前記第４電極にて第１論理素子を形成し、前記第２伝導島、前記第２電極、前記第３電極、前記第２電荷蓄積領域及び前記第５電極にて第２論理素子を形成し、前記第１電荷蓄積領域及び前記第２電荷蓄積領域に電荷が蓄積されている状態と蓄積されていない状態で、クーロン振動が半周期ずれるように設定し、前記第１電荷蓄積領域及び第２電荷蓄積領域に電荷を書き込んだ状態と消去した状態とで論理反転の関係にあることを特徴とする論理回路を提供する。
【００２４】
【発明の実施の形態】
以下に、本発明の好ましい実施の形態を、図面を用いて詳細に説明する。
【００２５】
図１は、本発明の論理装置に用いる最小単位の構成素子である論理素子の断面図である。この論理素子は、単一電子素子の伝導島に電荷蓄積領域を対向配置させた構造となっている。
【００２６】
図１に示すように、この論理素子は、シリコン等からなる半導体基板１００上に酸化シリコン等の絶縁膜１６が形成されている。この絶縁膜１６上にはシリコン等からなる伝導島１５が形成されている。この伝導島１５は酸化シリコン等の絶縁膜４に埋め込まれている。
【００２７】
また、半導体基板上１００上には、第１の電極１及び第２の電極２が形成されている。これら第１の電極１及び第２の電極２も絶縁膜４に埋め込まれている。また、第１の電極１及び第２の電極２はそれぞれ絶縁膜４を介して伝導島１５と対向するように配置されている。そして第１の電極１と伝導島１５間の絶縁膜４はトンネル絶縁膜１０１として作用し、第１の電極１から伝導島１５に、電荷として例えば電子がトンネル絶縁膜１０１を介して注入可能となっている。第２の電極２と伝導島１５間の絶縁膜４もトンネル絶縁膜１０２として作用し、伝導島１５から第２の電極２に、電荷として例えば電子がトンネル絶縁膜１０２を介して抽出可能となっている。もちろん電極２から電荷を注入し、電極１から電荷を抽出することもできる。また、伝導島１５には電荷を蓄えることができる。
【００２８】
この構成により電子１個１個の動きを制御することが可能な単一電子素子を構成している。
【００２９】
伝導島１５上には絶縁膜４を介して多結晶シリコン等からなる電荷蓄積領域５が形成されている。電荷蓄積領域５上には、例えば酸化シリコン等からなるゲート絶縁膜６が形成されている。このゲート絶縁膜６上には、多結晶シリコン等からなる第３の電極７が形成されている。ここで、前記第１の電極１、第２の電極２及び第３の電極３の電極は、広義の電極を指すものであってトンネル絶縁膜１０１若しくは１０２よりも抵抗が低いものであれば、金属材料や半導体或いは有機材料等であっても良い。
【００３０】
絶縁膜４のうち、伝導島１５と電荷蓄積領域５の間はトンネル絶縁膜１０３として作用し、第３の電極７の電位を変化させることによって、伝導島１５と電荷蓄積領域５間は電子が移動可能となっている。このようにして電荷蓄積領域５に電荷を注入或いは抽出できる。
【００３１】
この構造により電荷蓄積領域５に電荷として例えば電子を蓄積可能なメモリ構造となっている。
【００３２】
このように構成した論理素子では、単一電子素子の構造から低消費電力化が期待でき、電荷蓄積領域５を有することからメモリ性を期待できる。
【００３３】
また電荷蓄積領域５はトンネル絶縁膜１０３を介して、伝導島１５に対向配置されており、電荷蓄積領域５に電荷を蓄積する場合と蓄積しない場合によって、伝導島１５のエネルギー状態を変化させ、単一電子素子のクーロン振動を変化させることが可能となる。この特性については後で詳述する。
【００３４】
図２は、図１で示す論理素子を模式的に示した等価回路図である。
【００３５】
図２中、符号１は、図１における第１の電極１、符号２は図１における第２の電極２を表す。符号１５は図１における伝導島１５を表す。伝導島１５と第１の電極１との間にはトンネル絶縁膜１０１、伝導島１５と第２の電極２との間にはトンネル絶縁膜１０２が介されている。符号７は図１における第３の電極７を表す。符号１８は図１における電荷蓄積領域５を表し、この場合電荷が蓄積されていない状態を示す。第３の電極７と伝導島１５は、キャパシタ１０４で示す電荷容量をもって結合している。キャパシタ１０４は、図１における伝導島１５／トンネル絶縁膜１０３／浮遊ゲート５のキャパシタ、浮遊ゲート５／ゲート絶縁膜６／第３の電極７のキャパシタの結合容量である。また、第３の電極７と電荷蓄積領域５（図２では電子が蓄積されていない状態１８で示している）とは、キャパシタ１０５で示す電荷容量をもって結合している。キャパシタ１０５は、図１における浮遊ゲート５／ゲート絶縁膜６／第３の電極７のキャパシタである。
【００３６】
図３に、図１に示す論理素子の第１の電極１と第２の電極２間の電流Ｉｄを縦軸、第３の電極７に印加する電圧Ｖｇを横軸にとった電流電圧特性を示す。図３中、実線１４で表す電流電圧特性は、電荷蓄積領域５に電荷が蓄積されていない状態のものである。また、破線１７で表す電流電圧特性は、電荷蓄積領域５に電荷が蓄積している状態のものである。
【００３７】
いずれの場合も電流電圧特性は、図３に示すような振動特性を示す。以下慣例にしたがってこの振動をクーロン振動と呼ぶ。
【００３８】
図３に示すように、電荷蓄積領域５に電荷が蓄積されている状態と蓄積されていない状態で、クーロン振動が半周期ずれるように設定されている。クーロン振動が半周期ずれるように論理素子を設計するには、伝導島１５のエネルギー準位をその大きさや材料を種々選ぶことで実現でき、電荷蓄積領域５に蓄積される電荷量を調整することによって調整できる。
【００３９】
ここで電荷蓄積領域５に電荷が蓄積していない状態でのクーロン振動の最初のピークを与える第３の電極に引加する電圧をＶＨとする。また、電荷蓄積領域５に電荷が蓄積していない状態でのクーロン振動の最初のバレーを与える第３の電極７に引加する電圧をＶＬとする。また、電荷蓄積領域５に電荷が蓄積していない状態でのクーロン振動の最初のバレーを与える第３の電極７に引加する電圧をＶＬとする。
【００４０】
図３に示すように、電荷蓄積領域５に電荷を蓄積しない状態では、第３の電極７に引加する電圧ＶＬではクーロン振動のバレー、すなわち電流がＯＦＦ状態になっている。また、電圧ＶＨではクーロン振動のピーク、すなわち電流がＯＮ状態になっている。
【００４１】
また、電荷蓄積領域５に電荷を蓄積すると、図３中破線１７に示すように、クーロン振幅は半周期ずれる。クーロン振幅が半周期ずれると電圧ＶＬはクーロン振幅のピーク、すなわち電流がＯＮ状態になる。また、電圧ＶＨはクーロン振幅のバレー、すなわち電流がＯＦＦ状態になる。
【００４２】
つまり電荷蓄積領域５に電荷が蓄積している状態と蓄積していない状態で、電圧がＶＬとＶＨにおける出力が反転する関係となっている。
【００４３】
図４に、図１に先ず論理素子の電荷蓄積領域に電荷が蓄積されていない状態の電流電圧特性及び回路図（ａ）と、電荷が蓄積されている状態の電流特性及び回路図（ｂ）を分けて示す。図４では左側に電流電圧特性、右側に論理素子の回路図を示している。符号１８は電荷蓄積領域５に電荷が蓄積されていない状態、符号１９は電荷蓄積領域５に電荷が蓄積されている状態を示している。
【００４４】
図４に示すように、この論理素子では、電荷蓄積領域５に電荷を蓄積させない状態（ａ）と電荷を蓄積する状態（ｂ）において、同じ第３の電極７２引加する電圧で互いに第１の電極１及び第２の電極２間に流れる電流の大きさ、つまりＯＮ状態とＯＦＦ状態が反転する。つまりこの論理素子では第３の電極７の入力に対し（ａ）と（ｂ）の違いによって互いに論理反転の関係を示す。すなわち電荷蓄積領域５に電荷が蓄積していない状態（ａ）の出力をＡ、電荷蓄積領域５に電荷が蓄積している状態（ｂ）の出力をＢとすると、
Ｂ＝ＮＯＴ（Ａ）・・・式（１）
の論理関係が成り立つことを意味している。
【００４５】
本発明では、メモリ作用のある電荷蓄積領域５に電荷を蓄積する状態と蓄積しない状態で、論理反転の関係にあるこのデバイスを論理素子として用い、これを複数組み合わせ論理装置を構成することを要旨とする。こうすることで論理素子に最適にした動作を記憶する機能を具備させ論理素子を集積化しＬＳＩチップを完成後もメモリのプログラムを変更することによって容易に論理演算の変更をすることができる。したがって基本のＬＳＩチップを大量生産することが可能となり、歩留まりの向上を期待できる。また、基本のＬＳＩチップのメモリ内容を用途に応じてプログラムを変更することで、ＬＳＩチップに様々な機能を持たせることができる。
【００４６】
以下に、より具体的な論理回路の構成について説明する。
【００４７】
（実施形態１）
図５は、図１乃至図４で説明した論理素子を２個並列に接続した場合の基本的な論理回路図である。
【００４８】
図５において、第１の論理素子１０６の第１の電極１と第２の論理素子１０７の第１の電極１とが接続されている。これらの第１の電極１は抵抗負荷１２を介して電圧ＶＨの電源１１に接続されている。また、第１の論理素子１０６の第２の電極２は電圧ＶＬのグランド１３に接続されている。第２の論理素子１０７の第２の電極２もグランド１３に接続されている。第１の論理素子１０６及び第２の論理素子１０７ともに、電荷蓄積領域５には電荷が蓄積されていない状態１８である。同一符号は図１、図２及び図４に示す論理素子と同じなので説明を省略する。
【００４９】
第１の論理素子１０６における第３の電極７にはＡ（電圧ＶＬまたはＶＨ）が入力され、第２の論理素子１０７における第３の電極７にはＢ（電圧ＶＬまたはＶＨ）が入力される。この回路の出力は第１の論理素子１及び第２の論理素子が互いに接続された電極である第１の電極１からである。
【００５０】
このときＡ、Ｂが共にＶＨの場合、図４（ａ）に示すように電流が流れ、抵抗負荷１２の電圧降下によって、第１の電極１の出力はＶＬとなる。またＡ、Ｂが共にＶＬの場合、電流が流れないので第１の電極１の出力はＶＨとなる。Ａ、Ｂの一方がＶＨ、他方がＶＬの場合、いずれか一方の電流が流れるので、抵抗負荷１２の電圧降下によって、第１の電極１の出力はＶＬとなる。ＶＬ＝０、ＶＨ＝１とすると、第１の電極から出力される演算結果はＮＯＴ（Ａ＋Ｂ）となり、いわゆるＮＯＲの動作となる。
【００５１】
次に、第１の論理素子１０６だけ電荷蓄積領域５に電荷を蓄積させると、第１の論理素子１０６の出力は式（１）より、ＮＯＴ（Ａ）となる。したがって演算出力は、ＮＯＴ（ＮＯＴ（Ａ）＋Ｂ）となり、ド・モルガンの定理を利用すると、Ａ・ＮＯＴ（Ｂ）となる。
【００５２】
反対に第１の論理素子１０６の電荷蓄積領域５には電荷を蓄積させず、第２の論理素子１０７の電荷蓄積領域５に電荷を蓄積させる。このとき第２の論理素子１０７の出力は式（１）より、ＮＯＴ（Ｂ）となる。したがって演算出力は、ＮＯＴ（Ａ＋ＮＯＴ（Ｂ））となり、ド・モルガンの定理を利用すると、ＮＯＴ（Ａ）・Ｂとなる。
【００５３】
次に、図６に第１の論理素子１０６及び第２の論理素子１０７共に電荷蓄積領域５に電荷を蓄積させた状態１９にした場合を示す。
【００５４】
この場合式（１）を用いると第１の論理素子１０６の出力はＮＯＴ（Ａ）、第２の論理素子１０７はＮＯＴ（Ｂ）となり、演算出力はＮＯＴ（ＮＯＴ（Ａ）＋ＮＯＴ（Ｂ））となる。ド・モルガンの定理を用いると、Ａ・Ｂとなり、いわゆるＡＮＤ動作となる。
【００５５】
図７に第１の論理素子に入力されたＡで表す波形、第２の論理素子に入力されたＢで表す波形について、出力がＮＯＴ（Ａ＋Ｂ）、Ａ・ＮＯＴ（Ｂ）、ＮＯＴ（Ａ）・Ｂ、Ａ・Ｂの出力波形について示す。
【００５６】
このように上記論理装置は、電荷蓄積領域に電荷を蓄積する状態或いはしない状態によって、ＮＯＲ、Ａ・ＮＯＴ（Ｂ）、ＮＯＴ（Ａ）・Ｂ、ＡＮＤの４つの論理動作を行うことが可能になり、２つの論理素子においても飛躍的に高いプログラム性を実現できることが分かる。
【００５７】
図８は、図６に示した論理回路図において、第１の電極１に接続されたアンプ２１を接続して出力としたものである。単一電子素子をより有効に機能させるためには、単一電子素子を含む論理ツリーに印加する電源１１の電圧を（ＶＨ−ＶＬ）よりも小さくし、論理ツリーの出力部にアンプを接続することで、次段への入力電圧がＶＬからＶＨの間となることが望ましい。このように出力部にアンプ２１を接続することで電源１１の電圧を小さく抑えることができる。
【００５８】
図９は、図１に示した論理素子を２個図５に示した回路に集積化した図である。
【００５９】
図９に示すように、第１の論理素子１０６における第１の電極１、第２の論理素子１０７における第１の電極１が共通の電極領域を構成し、抵抗負荷１２を介して、電源１１と接続されている。また、第１の論理素子１０６における第２の電極及び第２の論理素子１０７における第２の電極２は、それぞれグランド１３に接続されている。
【００６０】
第１の論理素子１０６における第３の電極７及び第２の論理素子１０７における第３の電極７からそれぞれ論理信号Ａ、Ｂが入力されている。
【００６１】
電荷蓄積領域５は、それぞれ第１の電極１或いは第２の電極２と第３の電極間に電位差を印加することで、電子或いは正孔等の電荷を注入或いは抽出可能となっている。こうすることでメモリ効果を有する。
【００６２】
図１、図２、図４、図５及び図６と同一箇所は、同一符号を付してその説明は省略した。
【００６３】
（実施形態２）
図１０は、図１乃至図４で説明した論理素子を直列に接続した場合の基本的な論理回路図である。
【００６４】
図１０において、第１の論理素子１０６における第１の電極１と第２の論理素子１０７における第１の電極１とが接続されている。第１の論理素子１０６における第２の電極２は抵抗負荷１２を介して電圧ＶＨの電源１１に接続されている。また、第２の論理素子１０７における第２の電極２は電圧ＶＬのグランド１３に接続されている。第１の論理素子１０６及び第２の論理素子１０７ともに、電荷蓄積領域５には電荷が蓄積されていない状態１８である。同一符号は図１、図２及び図４に示す論理素子と同じなので説明を省略する。
【００６５】
第１の論理素子１０６における第３の電極７にはＡ（電圧ＶＬまたはＶＨ）が入力され、第２の論理素子１０７における第３の電極７にはＢ（電圧ＶＬまたはＶＨ）が入力される。
【００６６】
このときＡ、Ｂが共にＶＨの場合、図４（ａ）に示すように電流が流れ、抵抗負荷１２の電圧降下によって、第１の電極１の出力はＶＬとなる。またＡ、Ｂが共にＶＬの場合、電流が流れないので第１の電極１の出力はＶＨとなる。Ａ、Ｂの一方がＶＨ、他方がＶＬの場合、いずれか一方は電流が流れないので、第１の電極１の出力はＶＨとなる。ＶＬ＝０、ＶＨ＝１とすると、第１の電極から出力される演算結果はＮＯＴ（Ａ・Ｂ）となり、いわゆるＮＡＮＤの動作となる。
【００６７】
次に、第１の論理素子１０６だけ電荷蓄積領域５に電荷を蓄積させると、第１の論理素子１０６の出力は式（１）より、ＮＯＴ（Ａ）となる。したがって演算出力は、ＮＯＴ（ＮＯＴ（Ａ）・Ｂ）となり、ド・モルガンの定理を利用すると、Ａ＋ＮＯＴ（Ｂ）となる。
【００６８】
反対に第１の論理素子１０６の電荷蓄積領域５には電荷を蓄積させず、第２の論理素子１０７の電荷蓄積領域５に電荷を蓄積させる。このとき第２の論理素子１０７の出力は式（１）より、ＮＯＴ（Ｂ）となる。したがって演算出力は、ＮＯＴ（Ａ・ＮＯＴ（Ｂ））となり、ド・モルガンの定理を利用すると、ＮＯＴ（Ａ）＋Ｂとなる。
【００６９】
次に、図１１に第１の論理素子１０６及び第２の論理素子１０７共に電荷蓄積領域５に電荷を蓄積させた状態１９にした場合を示す。
【００７０】
この場合式（１）を用いると第１の論理素子１０６の出力はＮＯＴ（Ａ）、第２の論理素子１０７はＮＯＴ（Ｂ）となり、演算出力はＮＯＴ（ＮＯＴ（Ａ）・ＮＯＴ（Ｂ））となる。ド・モルガンの定理を用いると、Ａ＋Ｂとなり、いわゆるＯＲ動作となる。
【００７１】
図１２に第１の論理素子に入力されたＡで表す波形、第２の論理素子に入力されたＢで表す波形について、出力がＡ＋Ｂ、ＮＯＴ（Ａ）＋Ｂ、Ａ＋ＮＯＴ（Ｂ）、ＮＯＴ（Ａ・Ｂ）の出力波形について示す。
【００７２】
このように上記論理装置は、電荷蓄積領域５に電荷を蓄積した状態或いはしない状態によって、Ａ＋Ｂ、ＮＯＴ（Ａ）＋Ｂ、Ａ＋ＮＯＴ（Ｂ）、ＮＯＴ（Ａ・Ｂ）の４つの論理動作を行うことが可能となり、２つの論理素子においても飛躍的に高いプログラム性を実現できることが分かる。
【００７３】
図１３は、図１に示した論理素子を図１０に示した回路に集積化した図である。
【００７４】
図１３に示すように、第１の論理素子１０６における第１の電極１、第２の論理素子１０７における第１の電極１が共通の電極領域を構成している。第１の論理素子１０６における第２の電極２は、抵抗負荷１２を介して、電源１１と接続されている。また、第２の論理素子１０７における第２の電極２は、グランド１０３に接続されている。
【００７５】
第１の論理素子１０６における第３の電極７及び第２の論理素子１０７における第３の電極７からそれぞれ論理信号Ａ、Ｂが入力されている。
【００７６】
電荷蓄積領域５は、それぞれ第１の電極１或いは第２の電極２と第３の電極間に電位差を印加することで、電子或いは正孔等の電荷を注入或いは抽出可能となっている。こうすることでメモリ効果を有する。
【００７７】
図１、図２、図４、図１０及び図１１と同一箇所は、同一符号を付してその説明は省略した。
【００７８】
実際にＬＳＩとして半導体チップとして作成する場合は、実施形態１、実施形態２に示した基本の論理演算ツリーを組み合わせてつなぐことで、基本のＬＳＩチップとすればよい。
【００７９】
図１４は、不揮発性メモリ機能を内蔵する本発明の論理素子で構成された論理ツリーを演算部、論理ツリーの出力に応じて論理素子のプログラム状態を制御する制御回路が混載されたＬＳＩのプログラム制御の手順を示す図である。
【００８０】
図１４に示すように、メモリ効果の制御回路２００から不揮発性メモリ効果を内蔵する単一電子素子による論理ツリー２０１、２０２にプログラム可能となっている。これら論理ツリー２０１、２０２は、制御回路２００にプログラム状態がどのようになっているか分かるように、フィードバック可能となっている。また、論理ツリー２０１、２０２はＬＳＩチップ上の異なる領域に集積化されている。論理ツリー２０１から論理ツリー２０２に、論理演算を出力可能となっている。論理ツリー２０２から論理ツリー２０３に論理演算を出力可能となっている。このとき論理ツリー２０３はプログラムが固定された論理処理を施すものとする。論理ツリー２０３の出力はＣＭＯＳ回路２０４に出力され、増幅等の処理が施される。
【００８１】
プログラム制御回路の内部には、制御信号を伝達するか否かを制御するスイッチ素子が組み込まれていることが望ましい。
【００８２】
【発明の効果】
本発明は、極めて高い歩留まり向上が期待されるリコンフィギャラブル・コンピューティングが可能なＬＳＩを提供することが可能となる。
【００８３】
また、本発明は、よりプログラム性の高い論理素子を導入し、システム自体のプログラム性（最適化能力）を高めることができる。
【００８４】
また、本発明は、プログラム性を高めることにより、素子数の減少やチップ面積の縮小を図ることができる。
【図面の簡単な説明】
【図１】  本発明の論理装置を構成する論理素子の断面図。
【図２】  図１に示した本発明の論理装置を構成する論理素子の回路図。
【図３】  図１に示した本発明の論理装置を構成する論理素子の電流電圧特性図、実線は電荷蓄積領域に電荷が蓄積されていない状態、破線は蓄積されている状態。
【図４】  図１に示した本発明の論理装置を構成する論理素子の電流電圧特性図と回路図、（ａ）は電荷蓄積領域に電荷が蓄積されていない状態、（ｂ）は蓄積されている状態。
【図５】  本発明の実施形態１にかかる論理装置の回路図。
【図６】  本発明の実施形態１にかかる論理装置の回路図。
【図７】  本発明の実施形態１にかかる論理装置の入力波形と出力波形を示す図。
【図８】  本発明の実施形態１にかかる論理装置の回路図。
【図９】  本発明の実施形態１にかかる論理装置を構成する論理素子を集積化した論理装置の断面図。
【図１０】  本発明の実施形態２にかかる論理装置の回路図。
【図１１】  本発明の実施形態２にかかる論理装置の回路図。
【図１２】  本発明の実施形態２にかかる論理装置の入力波形と出力波形を示す図。
【図１３】  本発明の実施形態２にかかる論理装置を構成する論理素子を集積化した論理装置の断面図。
【図１４】  不揮発性メモリ機能を内蔵する本発明の要素素子で構成された論理ツリーを演算部、論理ツリーの出力に応じて要素素子のプログラム状態を制御する制御回路が混載されたＬＳＩのプログラム制御の手順を示す図。
【図１５】  従来のフラッシュメモリの断面図。
【図１６】  従来のフラッシュメモリの電流電圧特性図。
【図１７】  従来のリコンフィギャラブル・コンピューティング可能な回路図。
【符号の説明】
１・・・第１の電極
２・・・第２の電極
４・・・絶縁膜
５・・・電荷蓄積領域
６・・・ゲート絶縁膜
７・・・制御ゲート電極
１１・・・電源
１２・・・抵抗負荷
１３・・・グランド
１５・・・伝導島
１６・・・絶縁膜
１８・・・電荷蓄積領域に電荷が蓄積されていない状態
１９・・・電荷蓄積領域に電荷が蓄積されている状態
２１・・・アンプ
１００・・・半導体基板
１０１・・・トンネル絶縁膜
１０２・・・トンネル絶縁膜
１０３・・・トンネル絶縁膜
１０４・・・キャパシタ
１０５・・・キャパシタ
２００・・・メモリ効果の制御回路
２０１・・・不揮発性メモリ効果を内蔵する単一電子素子による論理ツリー
２０２・・・不揮発性メモリ効果を内蔵する単一電子素子による論理ツリー
２０３・・・不揮発性メモリ効果を内蔵する単一電子素子による論理ツリー
２０４・・・ＣＭＯＳ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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