(57)【特許請求の範囲】
【請求項１】
支持基板の上に埋め込み絶縁膜を介して設けられた第１導電型の半導体膜上にトランジスタを形成する半導体集積回路の製造方法において、
第２導電型トランジスタのドレイン領域の薄膜領域となる部分とボディ領域の薄膜領域となる部分、およびＬＯＣＯＳとなる部分の前記半導体膜をエッチングする工程と、
窒化膜を形成してから、前記ＬＯＣＯＳとなる部分を開口し、前記半導体膜を熱酸化して前記埋め込み絶縁膜まで達する酸化膜によりＬＯＣＯＳを形成する工程と、
前記窒化膜を除去してから前記ＬＯＣＯＳが形成されていない前記半導体膜の表面にゲート酸化膜を形成する工程と、
前記第２導電型トランジスタの前記ボディ領域の厚膜領域と前記厚膜領域に接する前記ボディ領域の前記薄膜領域上にポリシリコンからなるゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体膜の前記第２導電型トランジスタとなる領域にソース領域およびドレイン領域となる高濃度の第２導電型の不純物領域を形成する工程と、
前記ソース領域の一部にボディ端子領域となる前記ボディ領域に接する高濃度の第１導電型の不純物領域を形成する工程と、
層間絶縁膜を成膜し、前記層間絶縁膜に、前記ソース領域、前記ドレイン領域、前記ボディ端子領域及び前記ゲート電極のコンタクトホールを形成する工程と、
前記層間絶縁膜上に配線を形成する工程と、を有することを特徴とする半導体集積回路の製造方法。
【請求項２】
支持基板の上に埋め込み絶縁膜を介して設けられた第１導電型の半導体膜上にトランジスタを形成する半導体集積回路の製造方法において、
第２導電型トランジスタのドレイン領域の薄膜領域となる部分とボディ領域の薄膜領域となる部分、およびＬＯＣＯＳとなる部分を開口した第１の窒化膜をマスクとして酸化を行い、前記埋め込み絶縁膜上には前記半導体膜が残るように酸化膜を形成する工程と、
前記第２導電型トランジスタの前記ドレイン領域の薄膜領域となる部分と前記ボディ領域の薄膜領域、および前記ＬＯＣＯＳとなる部分に形成された前記酸化膜および前記第１の窒化膜を剥離する工程と、
第２の窒化膜を形成してから、前記ＬＯＣＯＳとなる部分を開口し、前記半導体膜を熱酸化して前記埋め込み絶縁膜まで達する酸化膜によりＬＯＣＯＳを形成する工程と、
前記第２の窒化膜を除去してから前記ＬＯＣＯＳが形成されていない前記半導体膜の表面にゲート酸化膜を形成する工程と、
前記第２導電型トランジスタの前記ボディ領域の厚膜領域と前記厚膜領域に接する前記ボディ領域の前記薄膜領域上にポリシリコンからなるゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体膜の前記第２導電型トランジスタとなる領域にソース領域およびドレイン領域となる高濃度の第２導電型の不純物領域を形成する工程と、
前記ソース領域の一部にボディ端子領域となる前記ボディ領域に接する高濃度の第１導電型の不純物領域を形成する工程と、
層間絶縁膜を成膜し、前記層間絶縁膜に、前記ソース領域、前記ドレイン領域、前記ボディ端子領域及び前記ゲート電極のコンタクトホールを形成する工程と、
前記層間絶縁膜上に配線を形成する工程と、を有することを特徴とする半導体集積回路の製造方法。
【請求項３】
支持基板の上に埋め込み絶縁膜を介して設けられた第１導電型の半導体膜上にトランジスタを形成する半導体集積回路の製造方法において、
第２導電型トランジスタのドレイン領域の薄膜領域となる部分とボディ領域の薄膜領域となる部分、およびＬＯＣＯＳとなる部分の前記半導体膜をエッチングする工程と、
窒化膜を形成してから、前記ＬＯＣＯＳとなる部分を開口し、前記半導体膜を熱酸化して前記埋め込み絶縁膜まで達する酸化膜によりＬＯＣＯＳを形成する工程と、
前記窒化膜を除去してから前記ＬＯＣＯＳが形成されていない前記半導体膜の表面にゲート酸化膜を形成する工程と、
前記第２導電型トランジスタの前記ボディ領域の厚膜領域と前記厚膜領域に接する前記ボディ領域の前記薄膜領域上にポリシリコンからなるゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記第２導電型トランジスタのソース側の厚膜領域に前記ボディ領域の前記厚膜領域と接するように第１導電型の第１の不純物領域を形成する工程と、
前記ゲート電極をマスクとして、前記半導体膜の前記第２導電型トランジスタのドレインとなる領域および前記第１の不純物領域の表面近傍の一部であって前記ゲート電極に沿う領域にそれぞれドレイン領域およびソース領域となる第２導電型の不純物領域を形成する工程と、
前記第１の不純物領域の表面近傍の一部であって前記ソース領域によって占められていない領域にボディ端子領域となる高濃度の第１導電型の第２の不純物領域を形成する工程と、
層間絶縁膜を成膜し、前記層間絶縁膜に、前記ソース領域、前記ドレイン領域、前記ボディ端子領域及び前記ゲート電極のコンタクトホールを形成する工程と、
前記層間絶縁膜上に配線を形成する工程と、を有することを特徴とする半導体集積回路の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＳＯＩウェハ上に形成されるトランジスタにおいて、ドレイン近傍で発生するインパクト・イオンのホールを効率良く引き抜くことができる構造のトランジスタを形成する方法に関する。特にトランジスタのソース領域に近接したところにボディ・ソース・タイ領域を設けた、いわゆるソース・ボディ・タイ構造のトランジスタに関する。
【０００２】
【従来の技術】
図４に従来のＳＯＩトランジスタの製造方法、図５に従来のＳＯＩトランジスタの構造上面図と断面図を示す。ここでは、Ｐ型の支持基板上に埋め込み絶縁膜を介してＰ型の半導体膜を形成したウェハを用いてトランジスタを形成するものとする。従来のＳＯＩトランジスタは、図５に示すように埋め込み絶縁膜に達したＬＯＣＯＳ１１で囲まれた領域の半導体膜１に形成され、各々のトランジスタはＬＯＣＯＳ１１で完全に分離される。Ｎ型トランジスタの場合、半導体膜１がＰ型であるため、ソース・ドレイン領域１４、１５にＮ型のイオン注入をすることでトランジスタが形成される。一方、Ｐ型トランジスタの場合はＬＯＣＯＳ１１で囲まれた半導体膜１にＮ型のイオン注入を行い、半導体膜１をＮ型にした状態でＰ型のイオンをソース・ドレイン領域１４、１５に注入し、トランジスタを形成する。製造方法は図４に示すように、最初に窒化膜８を成膜、パターニングして熱酸化を行い、ＬＯＣＯＳ１１を形成する。ＬＯＣＯＳ１１の厚さは、支持基板３上の埋め込み絶縁膜２まで達する厚さに酸化する。次にレジスト６をマスクとしてイオン注入を行い、ウェル７を形成する。この時、イオン注入のエネルギーは半導体膜中に濃度のピークが来るように制御する。次に熱処理を行い、注入したイオンを活性化、拡散させる。ＬＯＣＯＳ１１を形成した後、ゲート酸化膜１３形成、ゲート電極１２形成、トランジスタのソース・ドレイン領域１４、１５へのイオン注入を行い、層間絶縁膜１８を成膜する。次に層間絶縁膜１８をパターニング、エッチングしてゲート電極１２、ソース・ドレイン領域１４、１５へのコンタクト１９を形成する。更に、配線２０を形成する。
【０００３】
ここでＳＯＩトランジスタでは、ドレイン近傍でインパクト・イオン化により発生するホールを引き抜くために、ボディ端子を設けて電位固定しておく必要がある。そこでソースの一部にボディと同じ導電型の高濃度不純物領域を設けてボディ端子とし、電位固定を行う。このときボディ端子は直接接地端子と接続するか、ソースと同電位とする。
【０００４】
またボディ端子を設ける方法として、トランジスタのチャネル幅方向にボディ端子をとるための領域を設ける方法もある。この場合、ボディ端子は直接接地端子と接続する。
【０００５】
【発明が解決しようとする課題】
従来のＳＯＩトランジスタの形成方法では、急峻なサブスレッショルド特性を得るためにボディとなる半導体膜を数百ｎｍ以下に薄膜化している。この場合、インパクト・イオン化により発生するホールを効率良く引き抜くためのボディ端子を設けるが、ボディを薄膜化したことにより高抵抗となり、ボディ内での電圧降下が起こるため、ホールはボディ内に蓄積し、寄生バイポーラ現象が発生する。
【０００６】
同様に、半導体膜を数百ｎｍ以下に薄膜化したＳＯＩトランジスタはソース領域やドレイン領域が薄膜化したことによりボディが高抵抗となることから、ソース領域およびドレイン領域内での電圧降下が増加しトランジスタの電流値が減少してしまうというデメリットがあった。
【０００７】
【課題を解決するための手段】
本発明の第１の手段は、第１導電型の支持基板の上に埋め込み絶縁膜を介して設けられた第１導電型の半導体膜上にＣＭＯＳトランジスタを形成する半導体集積回路の製造方法において、第１導電型トランジスタのドレイン近傍のボディとボディ近傍のドレインおよびＬＯＣＯＳとなる部分のシリコンをエッチングする工程と埋め込み酸化膜まで達する熱酸化を行い、トランジスタ間の素子分離を行うためのＬＯＣＯＳを形成する工程と、第１導電型トランジスタのゲート酸化膜を形成する工程と、第１導電型トランジスタを形成する領域に、前記半導体膜上で前記埋め込み絶縁膜まで達する第１導電型の不純物領域を形成する工程と、第１導電型トランジスタのゲート電極となるポリシリコンを成膜し、第２導電型の不純物を形成する工程と、前記ソース領域およびドレイン領域に第２導電型の不純物領域を形成する工程と、層間絶縁膜を成膜し、前記ソース領域およびドレイン領域、ゲート電極にコンタクトホールを形成する工程と、前記層間絶縁膜上に配線を形成する工程からなる。
【０００８】
これにより、ドレイン近傍を薄膜化したことによりボディ全体を薄膜化した場合と同様急峻なサブスレッショルド特性を保ったまま、ボディに発生したホールを効率良く引き抜くことが可能なトランジスタを半導体膜上に形成することができる。
【０００９】
また、本製造方法により製造されたトランジスタは、ソース領域およびドレイン領域のコンタクト部は半導体膜が厚膜のままであるから、ソース領域およびドレイン領域での電圧降下が増加しない。即ち、トランジスタの電流値の低下を防止することができる。
【００１０】
本発明の第２の手段は、第１導電型の支持基板の上に埋め込み絶縁膜を介して設けられた第１導電型の半導体膜上にＣＭＯＳトランジスタを形成する半導体集積回路の製造方法において、第１導電型トランジスタのドレイン近傍のボディとボディ近傍のドレインおよびＬＯＣＯＳとなる部分に埋め込み酸化膜まで達しない厚さの熱酸化を行い、さらにその熱酸化膜を剥離する工程と埋め込み酸化膜まで達する熱酸化を行い、トランジスタ間の素子分離を行うためのＬＯＣＯＳを形成する工程と、第１導電型トランジスタのゲート酸化膜を形成する工程と、第１導電型トランジスタを形成する領域に、前記半導体膜上で前記埋め込み絶縁膜まで達する第１導電型の不純物領域を形成する工程と、第１導電型トランジスタのゲート電極となるポリシリコンを成膜し、第２導電型の不純物を形成する工程と、前記ソース領域およびドレイン領域に第２導電型の不純物領域を形成する工程と、層間絶縁膜を成膜し、前記ソース領域およびドレイン領域、ゲート電極にコンタクトホールを形成する工程と、前記層間絶縁膜上に配線を形成する工程からなる。これにより、シリコンをエッチングして半導体膜の薄膜部分を作成するよりも、トランジスタの半導体膜の薄膜部分の膜厚制御を容易に行うことができる。
【００１１】
本発明の第３の手段は、第１導電型の支持基板の上に埋め込み絶縁膜を介して設けられた第１導電型の半導体膜上にＣＭＯＳトランジスタを形成する半導体集積回路の製造方法において、第１導電型トランジスタのドレイン近傍のボディとボディ近傍のドレインおよびＬＯＣＯＳとなる部分のシリコンをエッチングする工程と埋め込み酸化膜まで達する熱酸化を行い、トランジスタ間の素子分離を行うためのＬＯＣＯＳを形成する工程と、第１導電型トランジスタのゲート酸化膜を形成する工程と、第１導電型トランジスタを形成する領域に、前記半導体膜上で前記埋め込み絶縁膜まで達する第１導電型の不純物領域を形成する工程と、第１導電型トランジスタのソースとなる領域に前記第１導電型の不純物領域よりも濃い濃度の第１導電型不純物を形成する工程と、第１導電型トランジスタのゲート電極となるポリシリコンを成膜し、第２導電型の不純物を形成する工程と、前記ソース領域およびドレイン領域に第２導電型の不純物領域を形成する工程と、前記ソース領域の一部に第１導電型の不純物領域を形成する工程と、層間絶縁膜を成膜し、前記ソース領域およびドレイン領域、ゲート電極にコンタクトホールを形成する工程と、前記層間絶縁膜上に配線を形成する工程からなる。これにより、ボディ端子となる第１導電型の不純物領域をソース領域の下に入いるように形成するため、ドレイン近傍でインパクト・イオン化により発生するホールを効率良く引き抜くことが可能なトランジスタを半導体膜上に作成することができる。
【００１２】
さらに、本発明の第１の手段および第２の手段ではソース領域の一部に第１導電型の不純物領域を設けていたが、第３の手段ではトランジスタのソース領域の下にボディ端子を設けているので第１の手段および第２の手段で製造したトランジスタと比較し面積縮小効果が大きい。
【００１３】
【発明の実施の形態】
本発明の第１の実施の形態を図１から図２をもとに説明する。
【００１４】
本発明の第１の実施の形態で述べる半導体集積回路の製造方法では、Ｐ型支持基板上に埋め込み酸化膜を介して形成されたＰ型の半導体膜にＮ型トランジスタとＰ型トランジスタを形成する方法について述べるが、Ｎ型支持基板上に埋め込み酸化膜を介して形成されたＮ型の半導体膜にトランジスタを形成する方法についても同様である。即ち、第１導電型をＰ型、第２導電型をＮ型とする場合と、第１導電型をＮ型、第２導電型をＰ型とする場合とが想定される。ここでは第１導電型をＮ型とするＮ型ＳＯＩトランジスタにおける実施例のみ述べているが、Ｐ型ＳＯＩトランジスタについても導電型をまったく逆に形成することにより実施することができる。
【００１５】
以下に本発明よる半導体集積回路の製造方法について説明する。
【００１６】
図１（Ａ）に示すように、支持基板３の上に埋め込み絶縁膜２を介して設けられた厚さ数千ｎｍの半導体膜１を持つＳＯＩウェハ上で、ＬＯＣＯＳ形成部およびボディ領域とドレイン領域の薄膜領域となる部分のシリコンをエッチングする。初めに熱酸化膜５を数百ｎｍ形成し、その上に窒化膜８を１６００ｎｍ程度形成する。次にアライメント＆露光を行い、ＬＯＣＯＳ形成部１１１およびボディ領域とドレイン領域の薄膜領域１７となる部分のパターニングを行う。次に、レジスト６をマスクとして窒化膜８のエッチングを行ってＬＯＣＯＳ形成部１１１およびボディ領域とドレイン領域の薄膜領域１７となる部分を開口させる（図１（Ｂ））。この状態で図１（Ｃ）に示すようにＬＯＣＯＳ形成部１１１およびボディ領域とドレイン領域の薄膜領域１７となる部分のシリコンをエッチングする。シリコンのエッチングは支持基板３上の埋め込み酸化膜２の上に半導体膜１が数百ｎｍ程度残るような深さまで行う。また、ボディ領域とドレイン領域における薄膜領域１７は、ソース領域となる部分１４１より０．１μｍ程度ボディ側に入ったところから、ドレイン領域となる部分１５１から０．１μｍ程度ドレイン側に入ったところまでの部分であることが望ましい。
【００１７】
次に図１（Ｄ）に示すようにＬＯＣＯＳ１１を形成する。図示しないが、初めに熱酸化膜５１を数百ｎｍ形成し、その上に窒化膜８１を１６００ｎｍ程度形成する。次にアライメント＆露光を行い、窒化膜８１をエッチングして、ＬＯＣＯＳ形成部を開口させる。この状態で熱酸化炉に投入し、図１（Ｄ）に示すようにＬＯＣＯＳ１１を形成する。ＬＯＣＯＳ１１の膜厚は、ＬＯＣＯＳ１１が支持基板３上の埋め込み絶縁膜２に達するように形成する。ＬＯＣＯＳ１１が形成された後、図１（Ｅ）に示す様に残った窒化膜８１を除去し、さらにＬＯＣＯＳ１１以外の部分の酸化膜５１をすべて除去する。
【００１８】
次に、図２（Ａ）に示すように、ゲート酸化工程により形成されたゲート酸化膜１３上にレジスト６１でパターニングを行い、ウェル７イオン注入のための開口部を形成する。更に、レジスト６１をマスクとしてゲート酸化膜１３越しにイオン注入を行う。これにより、レジスト６１の開口部のみにイオンが注入される。この時、イオン注入のエネルギーは半導体膜１の薄膜部分に濃度分布のピークが来るように調整する。
【００１９】
次に、ポリシリコンを成膜した後にアライメント＆露光を行い、ゲート電極１２のパターニングを行う。更に、図２（Ｂ）に示すようにドライエッチングによってポリシリコンをエッチングし、ゲート電極１２を形成する。
【００２０】
次に図２（Ｃ）に示すように、フォトリソ工程及びイオン注入により、ソース領域およびドレイン領域に高濃度Ｎ型ソース領域１４およびドレイン領域１５を形成する。更に、ボディ端子領域に高濃度Ｐ型ボディ端子領域２６を形成する。これ以降は通常のＣＭＯＳ製造工程と同様のステップで進む。層間絶縁膜１８を形成し、トランジスタのソース・ドレイン領域１４，１５およびボディ端子領域２６のコンタクト形成を行う。図２（Ｄ）に示すように層間絶縁膜１８上にレジストを塗布し、アライメント＆露光を行ってコンタクト１９のパターニング、エッチングを行う。
【００２１】
次に図２（Ｅ）に示すように、メタルを成膜し、レジストを塗布、アライメント＆露光を行って、配線２０のパターニング、エッチングを行う。その後、配線２０上に保護膜を形成、ボンディングパッドの形成をして半導体集積回路が完成する。
【００２２】
以上のようにして製造されたトランジスタの構造を図３の上面図と断面図にしめす。図３（Ａ）の上面図で、２２は、シリコンエッチングの際のマスク領域であり、２４は、Ｎ型不純物インプラ領域であり、２５は、Ｐ型不純物インプラ領域である。図３（Ｂ）、（Ｃ）はそれぞれ、図３（Ａ）の断面ＡＡ１、ＢＢ１における断面図である。トランジスタ断面図に示すように、ソース領域１４の一部にボディ端子２６となる領域を設けたボディ・ソース・タイ構造のトランジスタである。
【００２３】
ドレイン近傍を薄膜化したことによりボディ全体を薄膜化した場合と同様急峻なサブスレッショルド特性を得ることができる。
【００２４】
さらにソース近傍は薄膜化せず厚膜のままであるからボディ端子のホール引出し口が広く、インパクト・イオン化によりボディに発生したホールを効率良く引き抜くことができる。
【００２５】
また、ソース領域およびドレイン領域のコンタクト部は半導体膜が厚膜のままであるから、ソース領域およびドレイン領域での電圧降下を抑制することができ、トランジスタの電流値の低下を防止することができる。
【００２６】
次に本発明の第２の実施の形態を説明する。
【００２７】
以下に本発明よる半導体集積回路の製造方法について図６から図７をもとに説明する。
【００２８】
図６（Ａ）に示すように、支持基板３の上に埋め込み絶縁膜２を介して設けられた厚さ数千ｎｍの半導体膜１を持つＳＯＩウェハ上で、ＬＯＣＯＳ形成部およびボディ領域とドレイン領域の薄膜領域となる部分に厚い熱酸化膜を形成し、熱酸化膜を剥離することで半導体膜の一部分を薄膜化する。初めに熱酸化膜５を数百ｎｍ形成し、その上に窒化膜８を１６００ｎｍ程度形成する。次にアライメント＆露光を行い、ＬＯＣＯＳ形成部１１１およびボディ領域とドレイン領域の薄膜領域１７となる部分のパターニングを行う。次にレジスト６をマスクとして窒化膜８のエッチングを行って、ＬＯＣＯＳ形成部１１１およびボディ領域とドレイン領域の薄膜領域１７となる部分を開口させる（図６（Ｂ））。この状態で熱酸化炉に投入し、図６（Ｃ）に示すようにＬＯＣＯＳ形成部１１１およびボディ領域とドレイン領域の薄膜領域１７となる部分に厚い熱酸化膜を形成する。熱酸化膜の厚さは支持基板３上の埋め込み酸化膜２の上に半導体膜１が数百ｎｍ程度残るような深さまで行う。また、ボディ領域とドレイン領域における薄膜領域１７は、ソース領域となる部分１４１より０．１μｍ程度ボディ側に入ったところから、ドレイン領域となる部分１５１から０．１μｍ程度ドレイン側に入ったところまでの部分であることが望ましい。
【００２９】
さらに熱酸化膜をウェット・エッチングし、窒化膜８および熱酸化膜５を剥離する。図６（Ｄ）は熱酸化膜のウェット・エッチングおよび窒化膜の剥離を行った状態を示している。
【００３０】
次に図６（Ｅ）に示すようにＬＯＣＯＳ１１を形成する。図示しないが、初めに熱酸化膜５１を数百ｎｍ形成し、その上に窒化膜８１を１６００ｎｍ程度形成する。更に、アライメント＆露光を行い、ＬＯＣＯＳ１１のパターニングを行う。次に窒化膜８１をエッチングして、ＬＯＣＯＳ形成部を開口させる。この状態で熱酸化炉に投入し、図６（Ｅ）に示すようにＬＯＣＯＳ１１を形成する。ＬＯＣＯＳ１１の膜厚は、ＬＯＣＯＳ１１が支持基板３上の埋め込み絶縁膜２に達するように形成する。ＬＯＣＯＳ１１が形成された後、窒化膜８１を除去し、さらにＬＯＣＯＳ１１以外の部分の酸化膜５１をすべて除去する（図７（Ａ））。次に図７（Ｂ）に示すように、ゲート酸化工程により形成されたゲート酸化膜１３上にレジスト６でパターニングを行い、ウェル７イオン注入のための開口部を形成する。次に図７（Ｂ）に示すように、レジスト６１をマスクとしてゲート酸化膜１３越しにイオン注入を行う。これにより、レジスト６１の開口部のみにイオンが注入される。この時、イオン注入のエネルギーは半導体膜１の薄膜部分に濃度分布のピークが来るように調整する。
【００３１】
次に、ポリシリコンを成膜した後にアライメント＆露光を行い、ゲート電極１２のパターニングを行う。更に、図７（Ｃ）に示すようにドライエッチングによってポリシリコンをエッチングし、ゲート電極１２を形成する。
【００３２】
次に図７（Ｄ）に示すように、フォトリソ工程及びイオン注入により、ソース領域およびドレイン領域に高濃度Ｎ型ソース領域１４およびドレイン領域１５を形成する。更に、ボディ端子領域に高濃度Ｐ型ボディ端子領域２６を形成する。これ以降は通常のＣＭＯＳ製造工程と同様のステップで進む。層間絶縁膜１８を形成し、トランジスタのソース・ドレイン領域１４、１５のコンタクト１９形成を行う。図７（Ｅ）に示すように層間絶縁膜１８上にレジストを塗布し、アライメント＆露光を行ってコンタクト１９のパターニング、エッチングを行う。
【００３３】
次に図８に示すように、メタルを成膜し、レジストを塗布、アライメント＆露光を行って、配線２０のパターニング、エッチングを行う。その後、配線上に保護膜を形成、ボンディングパッドの形成をして半導体集積回路が完成する。
【００３４】
以上のように製造したトランジスタの半導体膜の薄膜部分の膜厚は、厚い熱酸化膜の膜厚により決定するので、シリコンをエッチングして半導体膜の薄膜部分を作成するよりも半導体膜の薄膜部分の膜厚制御が容易であるというメリットがある。
【００３５】
以上のようにして製造されたトランジスタの構造を図９の上面図と断面図にしめす。図９（Ａ）の上面図で、２３は、厚い熱酸化膜形成の際のマスク領域であり、シリコンエッチングの際のマスク領域であり、２４は、Ｎ型不純物インプラ領域であり、２５は、Ｐ型不純物インプラ領域である。図９（Ｂ）、（Ｃ）はそれぞれ、図９（Ａ）の断面ＡＡ１、ＢＢ１における断面図である。トランジスタ断面図に示すように、ソース領域１４の一部にボディ端子２６となる領域を設けたボディ・ソース・タイ構造のトランジスタである。
次に本発明の第３の実施の形態を説明する。
【００３６】
以下に本発明よる半導体集積回路の製造方法について図１０から図１１をもとに説明する。
【００３７】
図１０（Ａ）に示すように、支持基板３の上に埋め込み絶縁膜２を介して設けられた厚さ数千ｎｍの半導体膜１を持つＳＯＩウェハ上で、ＬＯＣＯＳ形成部およびボディ領域とドレイン領域の薄膜領域となる部分のシリコンをエッチングする。初めに熱酸化膜５を数百ｎｍ形成し、その上に窒化膜８を１６００ｎｍ程度形成する。次にアライメント＆露光を行い、ＬＯＣＯＳ形成部１１１およびボディ領域とドレイン領域の薄膜領域１７となる部分のパターニングを行う。次にレジスト６をマスクとして窒化膜８のエッチングを行って、ＬＯＣＯＳ形成部１１１およびボディ領域とドレイン領域の薄膜領域１７となる部分を開口させる（図１０（Ｂ））。この状態で図１０（Ｃ）に示すようにＬＯＣＯＳ形成部１１１およびボディ領域とドレイン領域の薄膜領域１７となる部分のシリコンをエッチングする。シリコンのエッチングは支持基板３上の埋め込み酸化膜２の上に半導体膜１が数百ｎｍ程度残るような深さまで行う。また、ボディ領域とドレイン領域における薄膜領域１７は、ソース領域となる部分１４１より０．１μｍ程度ボディ側に入ったところから、ドレイン領域となる部分１５１から０．１μｍ程度ドレイン側に入ったところまでの部分であることが望ましい。
【００３８】
次に図１０（Ｄ）に示すようにＬＯＣＯＳ１１を形成する。図示しないが、初めに熱酸化膜５１を数百ｎｍ形成し、その上に窒化膜８１を１６００ｎｍ程度形成する。次にアライメント＆露光を行い、窒化膜８１をエッチングして、ＬＯＣＯＳ形成部を開口させる。この状態で熱酸化炉に投入し、図１０（Ｄ）に示すようにＬＯＣＯＳ１１を形成する。ＬＯＣＯＳ１１の膜厚は、ＬＯＣＯＳ１１が支持基板３上の埋め込み絶縁膜２に達するように形成する。ＬＯＣＯＳ１１が形成された後、図１０（Ｅ）に示す様に窒化膜８１を除去し、さらにＬＯＣＯＳ１１以外の部分の酸化膜５１をすべて除去する。
【００３９】
次に図１１（Ａ）に示すように、ゲート酸化工程により形成されたゲート酸化膜１３上にレジスト６１でパターニングを行い、ウェル７イオン注入のための開口部を形成する。更に、レジスト６１をマスクとしてゲート酸化膜１３越しにイオン注入を行う。これにより、レジスト６１の開口部のみにイオンが注入される。この時、イオン注入のエネルギーは半導体膜１の薄膜部分に濃度分布のピークが来るように調整する。
【００４０】
次に、ポリシリコンを成膜した後にアライメント＆露光を行い、ゲート電極１２のパターニングを行う。更に、図１１（Ｂ）に示すようにドライエッチングによってポリシリコンをエッチングし、ゲート電極１２を形成する。
【００４１】
次に図１１（Ｃ）に示すように、ソース領域に１Ｅ１７／cm3程度の濃度の低濃度Ｐ型ボディ領域１６１を形成する。
【００４２】
次に図１１（Ｄ）に示すように、ソース領域およびドレイン領域に高濃度Ｎ型ソース領域１４およびドレイン領域１５を形成する。さらにボディ端子領域に高濃度Ｐ型ボディ端子領域２６を形成する。
【００４３】
これ以降は通常のＣＭＯＳ製造工程と同様のステップで進む。層間絶縁膜１８を形成し、トランジスタのソース・ドレイン領域１４、１５のコンタクト形成を行う。図１１（Ｅ）に示すように層間絶縁膜１８上にレジストを塗布し、アライメント＆露光を行ってコンタクト１９のパターニング、エッチングを行う。
【００４４】
次に図１２に示すように、メタルを成膜し、レジストを塗布、アライメント＆露光を行って、配線２０のパターニング、エッチングを行う。その後、配線上に保護膜を形成、ボンディングパッドの形成をして半導体集積回路が完成する。
【００４５】
以上のようにして製造されたトランジスタの構造を図１３の上面図と断面図にしめす。図１３（Ａ）の上面図で、２２は、シリコンエッチングの際のマスク領域であり、２４は、Ｎ型不純物インプラ領域であり、２５は、Ｐ型不純物インプラ領域である。図１３（Ｂ）はそれぞれ、図１３（Ａ）の断面ＡＡ１における断面図である。トランジスタ断面図に示すように、ソース領域１４の一部にボディ端子２６となる領域を設けたボディ・ソース・タイ構造のトランジスタである。ドレイン近傍を薄膜化したことによりボディ全体を薄膜化した場合と同様急峻なサブスレッショルド特性を得ることができる。又、ボディ端子となるＰ型不純物領域がソース領域の下に入っており、ドレイン近傍でインパクト・イオン化により発生するホールを効率良く引き抜くことができる。
【００４６】
さらに、本発明の第１の実施の形態および第２の実施の形態ではソース領域の一部にＰ型不純物領域を設けていたが、第３の手段ではソース領域の下にボディ端子を設けているので面積縮小効果が大きい。
【００４７】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に記載されるような効果を有する。
【００４８】
本発明の第１の手段は、第１導電型の支持基板の上に埋め込み絶縁膜を介して設けられた第１導電型の半導体膜上にＣＭＯＳトランジスタを形成する半導体集積回路の製造方法において、第１導電型トランジスタのドレイン近傍のボディとボディ近傍のドレインおよびＬＯＣＯＳとなる部分のシリコンをエッチングする工程と埋め込み酸化膜まで達する熱酸化を行い、トランジスタ間の素子分離を行うためのＬＯＣＯＳを形成する工程と、第１導電型トランジスタのゲート酸化膜を形成する工程と、第１導電型トランジスタを形成する領域に、前記半導体膜上で前記埋め込み絶縁膜まで達する第１導電型の不純物領域を形成する工程と、第１導電型トランジスタのゲート電極となるポリシリコンを成膜し、第２導電型の不純物を形成する工程と、前記ソース領域およびドレイン領域に第２導電型の不純物領域を形成する工程と、層間絶縁膜を成膜し、前記ソース領域およびドレイン領域、ゲート電極にコンタクトホールを形成する工程と、前記層間絶縁膜上に配線を形成する工程からなる。
【００４９】
これにより半導体膜上に形成されたトランジスタは、ドレイン近傍を薄膜化したことによりボディ全体を薄膜化した場合と同様急峻なサブスレッショルド特性を得ることができる。
さらにソース近傍は薄膜化せず厚膜のままであるからボディ端子のホール引出し口が広く、インパクト・イオン化によりボディに発生したホールを効率良く引き抜くことができる。
【００５０】
また、ソース領域およびドレイン領域のコンタクト部は半導体膜が厚膜のままであるから、ソース領域およびドレイン領域での電圧降下を抑制することができ、トランジスタの電流値の低下を防止することができる。
【００５１】
本発明の第２の手段は、第１導電型の支持基板の上に埋め込み絶縁膜を介して設けられた第１導電型の半導体膜上にＣＭＯＳトランジスタを形成する半導体集積回路の製造方法において、第１導電型トランジスタのドレイン近傍のボディとボディ近傍のドレインおよびＬＯＣＯＳとなる部分に埋め込み酸化膜まで達しない厚さの熱酸化を行い、さらにその熱酸化膜を剥離する工程と埋め込み酸化膜まで達する熱酸化を行い、トランジスタ間の素子分離を行うためのＬＯＣＯＳを形成する工程と、第１導電型トランジスタのゲート酸化膜を形成する工程と、第１導電型トランジスタを形成する領域に、前記半導体膜上で前記埋め込み絶縁膜まで達する第１導電型の不純物領域を形成する工程と、第１導電型トランジスタのゲート電極となるポリシリコンを成膜し、第２導電型の不純物を形成する工程と、前記ソース領域およびドレイン領域に第２導電型の不純物領域を形成する工程と、層間絶縁膜を成膜し、前記ソース領域およびドレイン領域、ゲート電極にコンタクトホールを形成する工程と、前記層間絶縁膜上に配線を形成する工程からなる。これにより半導体膜上に形成されたトランジスタは、シリコンをエッチングして半導体膜の薄膜部分を作成するよりも半導体膜の薄膜部分の膜厚制御が容易であるというメリットがある。
【００５２】
本発明の第３の手段は、第１導電型の支持基板の上に埋め込み絶縁膜を介して設けられた第１導電型の半導体膜上にＣＭＯＳトランジスタを形成する半導体集積回路の製造方法において、第１導電型トランジスタのドレイン近傍のボディとボディ近傍のドレインおよびＬＯＣＯＳとなる部分のシリコンをエッチングする工程と埋め込み酸化膜まで達する熱酸化を行い、トランジスタ間の素子分離を行うためのＬＯＣＯＳを形成する工程と、第１導電型トランジスタのゲート酸化膜を形成する工程と、第１導電型トランジスタを形成する領域に、前記半導体膜上で前記埋め込み絶縁膜まで達する第１導電型の不純物領域を形成する工程と、第１導電型トランジスタのソースとなる領域に前記第１導電型の不純物領域よりも濃い濃度の第１導電型不純物を形成する工程と、第１導電型トランジスタのゲート電極となるポリシリコンを成膜し、第２導電型の不純物を形成する工程と、前記ソース領域およびドレイン領域に第２導電型の不純物領域を形成する工程と、前記ソース領域の一部に第１導電型の不純物領域を形成する工程と、層間絶縁膜を成膜し、前記ソース領域およびドレイン領域、ゲート電極にコンタクトホールを形成する工程と、前記層間絶縁膜上に配線を形成する工程からなる、これにより半導体膜上に作成されたトランジスタは、ボディ端子となる第１導電型の不純物領域がソース領域の下に入っており、ドレイン近傍でインパクト・イオン化により発生するホールを効率良く引き抜くことができる。
【００５３】
さらに、本発明の第１の手段および第２の手段ではソース領域の一部に第１導電型の不純物領域を設けていたが、第３の手段ではソース領域の下にボディ端子を設けているので面積縮小効果が大きい。
【図面の簡単な説明】
【図１】本発明の第１の製造方法を示すプロセスフロー図である。
【図２】本発明の第１の製造方法を示すプロセスフロー図である。
【図３】本発明の第１の製造方法のトランジスタの構造を示す上面図と断面図である。
【図４】従来の製造方法を示すプロセスフロー図である。
【図５】従来の製造方法のトランジスタの構造を示す上面図と断面図である。
【図６】本発明の第２の製造方法を示すプロセスフロー図である。
【図７】本発明の第２の製造方法を示すプロセスフロー図である。
【図８】本発明の第２の製造方法を示すプロセスフロー図である。
【図９】本発明の第２の製造方法のトランジスタの構造を示す上面図と断面図である。
【図１０】本発明の第３の製造方法を示すプロセスフロー図である。
【図１１】本発明の第３の製造方法を示すプロセスフロー図である。
【図１２】本発明の第３の製造方法を示すプロセスフロー図である。
【図１３】本発明の第３の製造方法のトランジスタの構造を示す上面図と断面図である。
【符号の説明】
１  半導体膜
２  埋め込み絶縁膜
３  支持基板
５、５１  熱酸化膜
６、６１  レジスト
７  ウェル
８  半導体膜をシリコンエッチングするために用いる窒化膜
９  Ｐ型トランジスタ形成領域
１０  Ｎ型トランジスタ形成領域
１１  ＬＯＣＯＳ
１２  ゲート電極
１３  ゲート酸化膜
１４  Ｎ型トランジスタソース領域
１５  Ｎ型トランジスタドレイン領域
１６  Ｎ型トランジスタボディ低濃度領域
１７  ボディ領域とドレイン領域の薄膜領域
１８  層間絶縁膜
１９  コンタクト
２０  配線
２２  シリコンエッチングの際のマスク領域
２３  厚い熱酸化膜形成の際のマスク領域
２４  Ｎ型不純物インプラ領域
２５  Ｐ型不純物インプラ領域
２６  Ｎ型トランジスタボディ端子領域
８１  ＬＯＣＯＳ酸化を行うための窒化膜
１１１  ＬＯＣＯＳ形成部
１４１  トランジスタのソースとなる領域
１５１  トランジスタのドレインとなる領域
１６１  低濃度Ｐ型不純物インプラ領域
【図１】
0004103983.tif 000002
【図２】
0004103983.tif 000003
【図３】
0004103983.tif 000004
【図４】
0004103983.tif 000005
【図５】
0004103983.tif 000006
【図６】
0004103983.tif 000007
【図７】
0004103983.tif 000008
【図８】
0004103983.tif 000009
【図９】
0004103983.tif 000010
【図１０】
0004103983.tif 000011
【図１１】
0004103983.tif 000012
【図１２】
0004103983.tif 000013
【図１３】
0004103983.tif 000014