(57)【特許請求の範囲】
【請求項１】
複数のアプリケーションを接続可能で、前記アプリケーションのデータに前記データの順番を示す第１および第２の順番指示データが含まれ、データ伝送路を介して他のデータ処理回路と通信可能なデータ処理回路であって、
第１の記憶部と、
受信した前記データを解析して前記第１の記憶部に格納する第１の受信回路と、
前記第１の記憶部に格納された前記データを読み出して、前記読み出したデータに応じた処理を施す第２の受信回路と、
受信時には、前記第２の受信回路が処理した前記データから前記第１および前記第２の順番指示データを抽出して前記データの連続性を監視し、送信時には、送信する前記データに前記第１および前記第２の順番指示データを生成する連続性検出回路と、
第２の記憶部と、
送信時に前記連続性検出回路が処理した前記データのデータ長を調整して前記第２の記憶部に格納する第１の送信回路と、
前記第２の記憶部に格納された前記データを読み出して、前記第１および前記第２の順番指示データを付加する第２の送信回路と、
受信時に前記連続性検出回路が前記データ中にデータの欠落を検出した場合、前記欠落しているデータを送信側に要求する欠落データ要求信号をアプリケーション側に送信する第３の送信回路と
を有し、
前記連続性検出回路は、
受信時に前記第１の順番指示データと前回入力された前記第１の順番指示データとを比較して連続性を検出し、検出結果を示す第１の連続性検出信号と今回入力された前記第１の順番指示データとを出力する第１の検出回路と、
前記第２の順番指示データの連続性を検出し、検出結果を示す第２の連続性検出信号と前記第２の順番指示データとを出力する第２の検出回路と、
前記第１の検出回路が出力した第１の連続性検出信号と前記第１の順番指示データ、および前記第２の検出回路が出力した前記第２の連続性検出信号と前記第２の順番指示データとに基づいて前記第１および前記第２の連続性検出信号を比較し、少なくとも一方の前記連続性検出信号が不連続である場合に、最後に連続性があると判断された前記第１および前記第２の順番指示データを所定の回路に書き込む書き込み回路とを含む
データ処理回路。
【請求項２】
前記連続性検出回路は、前記欠落しているデータを検出したときに、前記データ伝送路を介した前記データの受信を中止する
請求項１に記載のデータ処理回路。
【請求項３】
前記第１の受信回路は、所定量の前記データをそれぞれ含む複数のパケットを受信する
請求項１に記載のデータ処理回路。
【請求項４】
前記連続性検出回路は、前記パケット毎に、前記欠落しているデータを検出し、
前記第３の送信回路は、前記欠落しているデータを前記パケット毎に前記送信側に要求する前記欠落データ要求信号を送信する
請求項３に記載のデータ処理回路。
【請求項５】
前記データは、所定量の連続したデータを単位として圧縮されており、
同じ圧縮の単位に含まれるデータの少なくとも一部が、異なる前記パケットに含まれる
請求項３に記載のデータ処理回路。
【請求項６】
前記パケットは、所定の時間間隔で前記データ伝送路を伝送する
請求項３に記載のデータ処理回路。
【請求項７】
前記第３の送信回路は、前記データ伝送路を介して、信号を受信することを許可する受信許可信号を前記送信側から受信したときに、前記欠落データ要求信号を前記送信側に送信し、前記欠落データ要求信号が前記送信側で適切に受信されたときに、受信確認信号を前記送信側から受信する
請求項１に記載のデータ処理回路。
【請求項８】
前記受信したデータをアプリケーション側に出力する出力回路
をさらに有する請求項１に記載のデータ処理回路。
【請求項９】
前記データ伝送路は、シリアルバスである
請求項１に記載のデータ処理回路。
【請求項１０】
複数のアプリケーションを接続可能で、前記アプリケーションのデータに前記データの順番を示す第１および第２の順番指示データが含まれ、データ送信装置とデータ受信装置とをデータ伝送路を介して接続したデータ伝送システムであって、
前記データ受信装置は、
第１の記憶部と、
受信した前記データを解析して前記第１の記憶部に格納する第１の受信回路と、
前記第１の記憶部に格納された前記データを読み出して、前記読み出したデータに応じた処理を施す第２の受信回路と、
受信時には、前記第２の受信回路が処理した前記データから前記第１および前記第２の順番指示データを抽出して前記データの連続性を監視し、送信時には、送信する前記データに前記第１および前記第２の順番指示データを生成する連続性検出回路と、
を有し、
前記データ送信装置は、
前記連続性検出回路を共有し、
第２の記憶部と、
送信時に前記連続性検出回路が処理した前記データのデータ長を調整して前記第２の記憶部に格納する第１の送信回路と、
前記第２の記憶部に格納された前記データを読み出して、前記第１および前記第２の順番指示データを付加する第２の送信回路と、
受信時に前記連続性検出回路が前記データ中にデータの欠落を検出した場合、前記欠落しているデータを送信側に要求する欠落データ要求信号をアプリケーション側に送信する第３の送信回路と
を有し、
前記連続性検出回路は、
受信時に前記第１の順番指示データと前回入力された前記第１の順番指示データとを比較して連続性を検出し、検出結果を示す第１の連続性検出信号と今回入力された前記第１の順番指示データとを出力する第１の検出回路と、
前記第２の順番指示データの連続性を検出し、検出結果を示す第２の連続性検出信号と前記第２の順番指示データとを出力する第２の検出回路と、
前記第１の検出回路が出力した第１の連続性検出信号と前記第１の順番指示データ、および前記第２の検出回路が出力した前記第２の連続性検出信号と前記第２の順番指示データとに基づいて前記第１および前記第２の連続性検出信号を比較し、少なくとも一方の前記連続性検出信号が不連続である場合に、最後に連続性があると判断された前記第１および前記第２の順番指示データを所定の回路に書き込む書き込み回路とを含む
データ伝送システム。
【請求項１１】
前記連続性検出回路は、前記欠落しているデータを検出したときに、前記データ伝送路を介した前記データの受信を中止する
請求項１０に記載のデータ伝送システム。
【請求項１２】
前記データ送信装置は、所定量の前記データをそれぞれ含む複数のパケットを前記データ伝送路を介して送信する
請求項１０に記載のデータ伝送システム。
【請求項１３】
前記データは、連続した所定量のデータを単位として圧縮されており、
同じ圧縮の単位に含まれるデータの少なくとも一部が、異なる前記パケットに含まれる
請求項１２に記載のデータ伝送システム。
【請求項１４】
複数のアプリケーションを接続可能で、前記アプリケーションのデータに前記データの順番を示す第１および第２の順番指示データが含まれ、データ伝送路を介してデータを送受信するデータ伝送方法であって、
前記データのデータ長を調整して送信データを生成し、前記送信データに前記第１および第２の順番指示データを付加し、前記データ伝送路を介して前記データを送信側から受信側に送信する第１のステップと、
前記受信側において、前記データ伝送路を介して受信した前記データの連続性を監視して欠落しているデータを検出する第２のステップと、
前記データの監視結果に応じて前記データの受信を停止する第３のステップと、
前記データに連続性があると判断したときの前記第１および前記第２の順番指示データに基づいて割り込み信号を生成する第４のステップと、
前記割り込み信号によって、前記欠落しているデータを要求する欠落データ要求信号を前記受信側から前記送信側に送信する第５のステップと、
前記送信側において、前記欠落データ要求信号を受信すると、前記欠落データ要求信号によって特定されるデータを前記受信側に送信する第６のステップと、
を有し、
前記第２のステップにおいては、
受信した前記データから前記第１および前記第２順番指示データを抽出する抽出ステップと、
前記第１の順番指示データと前回の前記第１の順番指示データとを比較して連続性を検出し、検出結果を示す第１の連続性検出信号と今回の前記第１の順番指示データとを出力する第１の検出ステップと、
前記第２の順番指示データの連続性を検出し、検出結果を示す第２の連続性検出信号と前記第２の順番指示データとを出力する第２の検出ステップと、
前記第１の検出ステップにおける第１の連続性検出信号と前記第１の順番指示データ、および前記第２の検出ステップにおける前記第２の連続性検出信号と前記第２の順番指示データとに基づいて前記第１および前記第２の連続性検出信号を比較し、少なくとも一方の前記連続性検出信号が不連続である場合に、最後に連続性があると判断された前記第１および前記第２の順番指示データを所定の回路に書き込む書き込みステップとを含む
データ伝送方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、データ処理回路、データ伝送システムおよびデータ伝送方法に関する。
【０００２】
【従来の技術】
近年、マルチメディア・データ転送のためのインタフェースとして、高速データ転送およびリアルタイム転送を実現するＩＥＥＥ（The Institute of Electrical and Electronic Engineers) １３９４シリアルインターフェースが規格化された。
このようなＩＥＥＥ１３９４シリアルインタフェースのデータ処理回路は、主としてＩＥＥＥ１３９４シリアルバスを直接ドライブするフィジカル・レイヤ回路と、フィジカル・レイヤのデータ転送をコントロールするリンク・レイヤ回路とにより構成され、複数のデータ処理回路のフィジカル・レイヤ回路がＩＥＥＥ１３９４シリアルバスを介して接続されると共に、各データ処理回路のリンク・レイヤ回路に単数または複数のアプリケーションが接続される。
【０００３】
また、上述したＩＥＥＥ１３９４シリアルインタフェースを用いたシステムでは、一のデータ処理回路に接続されたアプリケーションと他のデータ処理回路に接続されたアプリケーションとの間で、ＩＥＥＥ１３９４シリアルバスを介した、信号を受信することを許可する受信許可信号を受信したときに信号を送信し、信号を受信したときに受信確認信号を送信するアシンクロナス（Asynchronous) 転送や、アイソサイクルである１２５μｓ毎に１回必ずデータを送受信するアイソクロナス(Isochronous) 転送が行われる。
【０００４】
【発明が解決しようとする課題】
ところで、上述したＩＥＥＥ１３９４シリアルバスＢＵＳを用いたシステムにおいて、一のデータ処理装置に接続されたＭＤ(Mini Disk) 装置がＭＤから読み出したＭＤデータを、ＩＥＥＥ１３９４シリアルバスを介して、他のデータ処理装置に接続されたＭＤ装置を用いてＭＤに書き込みたい場合がある。
ここで、ＭＤでは、長時間の記録再生を確保するために、ＡＴＲＡＣ(Adaptive TRansform Acoustic Coding)と呼ばれる圧縮方式を採用している。
このＡＴＲＡＣでは、２１２バイトのサンプリングデータを単位として圧縮を行っており、例えば、アイソクロナス転送において、１５９バイトのＡＴＲＡＣデータを含む複数のパケットを連続して伝送した場合に、一部のパケットが失われると、当該失われたパケットの含まれるＡＴＲＡＣデータの他に、当該ＡＴＲＡＣデータと一体的に圧縮された前後のＡＴＲＡＣデータの伸長ができなくなり、受信側で得られるデータの品質が非常に低くなるという問題がある。
そのため、従来では、ＩＥＥＥ１３９４シリアルバスを介してＡＴＲＡＣデータを伝送することは行われていなかった。
【０００５】
なお、上述した問題は、ＩＥＥＥ１３９４シリアルバスを介してＡＴＲＡＣデータを伝送する場合以外にも、種々のデータ伝送路を介して種々のデータを送受信する場合に同様に存在する。
【０００６】
本発明は上述した従来技術の問題点に鑑みてなされ、データ伝送路を介してデータを正確に受信できるデータ処理回路を提供することを目的とする。
また、本発明は、データ伝送路を介してデータを正確に送受信できるデータ伝送システムおよびその方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上述した目的を達成するために、本発明のデータ処理回路は、複数のアプリケーションを接続可能で、前記アプリケーションのデータに前記データの順番を示す第１および第２の順番指示データが含まれ、データ伝送路を介して他のデータ処理回路と通信可能なデータ処理回路であって、第１の記憶部と、受信した前記データを解析して前記第１の記憶部に格納する第１の受信回路と、前記第１の記憶部に格納された前記データを読み出して、前記読み出したデータに応じた処理を施す第２の受信回路と、受信時には、前記第２の受信回路が処理した前記データから前記第１および前記第２の順番指示データを抽出して前記データの連続性を監視し、送信時には、送信する前記データに前記第１および前記第２の順番指示データを生成する連続性検出回路と、第２の記憶部と、送信時に前記連続性検出回路が処理した前記データのデータ長を調整して前記第２の記憶部に格納する第１の送信回路と、前記第２の記憶部に格納された前記データを読み出して、前記第１および前記第２の順番指示データを付加する第２の送信回路と、受信時に前記連続性検出回路が前記データ中にデータの欠落を検出した場合、前記欠落しているデータを送信側に要求する欠落データ要求信号をアプリケーション側に送信する第３の送信回路とを有し、前記連続性検出回路は、受信時に前記第１の順番指示データと前回入力された前記第１の順番指示データとを比較して連続性を検出し、検出結果を示す第１の連続性検出信号と今回入力された前記第１の順番指示データとを出力する第１の検出回路と、前記第２の順番指示データの連続性を検出し、検出結果を示す第２の連続性検出信号と前記第２の順番指示データとを出力する第２の検出回路と、前記第１の検出回路が出力した第１の連続性検出信号と前記第１の順番指示データ、および前記第２の検出回路が出力した前記第２の連続性検出信号と前記第２の順番指示データとに基づいて前記第１および前記第２の連続性検出信号を比較し、少なくとも一方の前記連続性検出信号が不連続である場合に、最後に連続性があると判断された前記第１および前記第２の順番指示データを所定の回路に書き込む書き込み回路とを含む。
【０００８】
本発明のデータ処理回路では、データ伝送路を介して伝送されたデータが受信回路で受信される。
次に、連続性検出回路において、当該受信したデータの連続性が監視され、欠落しているデータが検出される。
次に、当該検出された欠落したデータを要求する欠落データ要求信号が、送信回路から送信側に送信される。
そして、送信側において、受信した前記欠落データ要求信号によって要求されるデータが前記データ伝送路を介して当該データ処理回路に送信される。
本発明のデータ処理回路によれば、欠落したデータを受信することができ、受信した連続性のあるデータを用いて処理を行うことができる。
【００１０】
また、本発明のデータ処理回路は、好ましくは、前記受信回路は、前記連続性検出回路が前記欠落しているデータを検出したときに、前記データ伝送路を介した前記データの受信を中止する。
【００１１】
また、本発明のデータ処理回路は、好ましくは、前記受信回路は、所定量の前記データをそれぞれ含む複数のパケットを受信する。
【００１２】
また、本発明のデータ伝送システムは、複数のアプリケーションを接続可能で、前記アプリケーションのデータに前記データの順番を示す第１および第２の順番指示データが含まれ、データ送信装置とデータ受信装置とをデータ伝送路を介して接続したデータ伝送システムであって、前記データ受信装置は、第１の記憶部と、受信した前記データを解析して前記第１の記憶部に格納する第１の受信回路と、前記第１の記憶部に格納された前記データを読み出して、前記読み出したデータに応じた処理を施す第２の受信回路と、受信時には、前記第２の受信回路が処理した前記データから前記第１および前記第２の順番指示データを抽出して前記データの連続性を監視し、送信時には、送信する前記データに前記第１および前記第２の順番指示データを生成する連続性検出回路と、を有し、前記データ送信装置は、前記連続性検出回路を共有し、第２の記憶部と、送信時に前記連続性検出回路が処理した前記データのデータ長を調整して前記第２の記憶部に格納する第１の送信回路と、前記第２の記憶部に格納された前記データを読み出して、前記第１および前記第２の順番指示データを付加する第２の送信回路と、受信時に前記連続性検出回路が前記データ中にデータの欠落を検出した場合、前記欠落しているデータを送信側に要求する欠落データ要求信号をアプリケーション側に送信する第３の送信回路とを有し、前記連続性検出回路は、受信時に前記第１の順番指示データと前回入力された前記第１の順番指示データとを比較して連続性を検出し、検出結果を示す第１の連続性検出信号と今回入力された前記第１の順番指示データとを出力する第１の検出回路と、前記第２の順番指示データの連続性を検出し、検出結果を示す第２の連続性検出信号と前記第２の順番指示データとを出力する第２の検出回路と、前記第１の検出回路が出力した第１の連続性検出信号と前記第１の順番指示データ、および前記第２の検出回路が出力した前記第２の連続性検出信号と前記第２の順番指示データとに基づいて前記第１および前記第２の連続性検出信号を比較し、少なくとも一方の前記連続性検出信号が不連続である場合に、最後に連続性があると判断された前記第１および前記第２の順番指示データを所定の回路に書き込む書き込み回路とを含む。
【００１３】
本発明のデータ伝送システムでは、データ伝送路を介してデータ送信装置からデータ受信装置にデータが送信される。
そして、データ受信装置において、データ伝送路を介して伝送されたデータが受信回路で受信される。
そして、連続性検出回路において、当該受信したデータの連続性が監視され、欠落しているデータが検出される。
次に、当該検出された欠落したデータを要求する欠落データ要求信号が、送信回路から前記データ送信装置に送信される。
そして、前記データ送信装置において、受信した前記欠落データ要求信号によって要求されるデータが再び前記データ伝送路を介して当該データ受信装置に送信される。
本発明のデータ伝送システムによれば、欠落したデータをデータ送信装置からデータ受信装置に送信するため、データ受信装置において、受信した連続性のあるデータを用いて処理を行うことができる。
【００１４】
また、本発明のデータ伝送方法は、複数のアプリケーションを接続可能で、前記アプリケーションのデータに前記データの順番を示す第１および第２の順番指示データが含まれ、データ伝送路を介してデータを送受信するデータ伝送方法であって、前記データのデータ長を調整して送信データを生成し、前記送信データに前記第１および第２の順番指示データを付加し、前記データ伝送路を介して前記データを送信側から受信側に送信する第１のステップと、前記受信側において、前記データ伝送路を介して受信した前記データの連続性を監視して欠落しているデータを検出する第２のステップと、前記データの監視結果に応じて前記データの受信を停止する第３のステップと、前記データに連続性があると判断したときの前記第１および前記第２の順番指示データに基づいて割り込み信号を生成する第４のステップと、前記割り込み信号によって、前記欠落しているデータを要求する欠落データ要求信号を前記受信側から前記送信側に送信する第５のステップと、前記送信側において、前記欠落データ要求信号を受信すると、前記欠落データ要求信号によって特定されるデータを前記受信側に送信する第６のステップと、を有し、前記第２のステップにおいては、受信した前記データから前記第１および前記第２順番指示データを抽出する抽出ステップと、前記第１の順番指示データと前回の前記第１の順番指示データとを比較して連続性を検出し、検出結果を示す第１の連続性検出信号と今回の前記第１の順番指示データとを出力する第１の検出ステップと、前記第２の順番指示データの連続性を検出し、検出結果を示す第２の連続性検出信号と前記第２の順番指示データとを出力する第２の検出ステップと、前記第１の検出ステップにおける第１の連続性検出信号と前記第１の順番指示データ、および前記第２の検出ステップにおける前記第２の連続性検出信号と前記第２の順番指示データとに基づいて前記第１および前記第２の連続性検出信号を比較し、少なくとも一方の前記連続性検出信号が不連続である場合に、最後に連続性があると判断された前記第１および前記第２の順番指示データを所定の回路に書き込む書き込みステップとを含む。
【００１５】
【発明の実施の形態】
図１は、ＩＥＥＥ１３９４シリアルインタフェースを用いた本発明に係る通信システム１の一実施形態を示すブロック構成図である。
通信システム１は、リンク・レイヤ回路９に、アプリケーションとしてＭＤ装置２を接続しており、ＭＤ装置２において、ＤＳＰ５によってＭＤ読み出しブロック４が駆動されて、ＭＤ３からＡＴＲＡＣデータが読み出される。
そして、ＭＤ３から読み出されたＡＴＲＡＣデータが、パケット単位で、リンク・レイヤ回路９、フィジカル・レイヤ回路１０、ＩＥＥＥ１３９４シリアルバスＢＵＳ、フィジカル・レイヤ回路１１およびリンク・レイヤ回路１２を介して、ＭＤ装置２０に伝送される。
そして、ＭＤ装置２０において、ＤＳＰ２３によってＭＤ書き込みブロック１４が駆動され、ＡＴＲＡＣデータがＭＤ１３に記録される。
本実施形態では、リンク・レイヤ回路１２において、受信したＡＴＲＡＣデータの連続性がパケット単位で監視され、連続性がないと判断された場合に、連続性が失われたＡＴＲＡＣデータ以降のＡＴＲＡＣデータを再び送信することを要求する指示が、ホストコンピュータ１６からホストコンピュータ６に伝送される。これによって、連続性が失われたＡＴＲＡＣデータ以降のＡＴＲＡＣデータが、ＭＤ装置２から再び読み出され、ＩＥＥＥ１３９４シリアルバスＢＵＳを介してパケット単位でＭＤ装置２０に伝送される。
【００１６】
以下、通信システム１の構成について説明する。
図１に示すように、通信システム１は、例えば、ＩＥＥＥ１３９４シリアルバスＢＵＳの一方の側に、ＭＤ装置２、ホストコンピュータ６、リンク・レイヤ回路９およびフィジカル・レイヤ回路１０を有し、他方の側に、フィジカル・レイヤ１１、リンク・レイヤ回路１２、ホストコンピュータ１６およびＭＤ装置２０を有する。
なお、本実施形態では、リンク・レイヤ回路１２が本発明の受信回路および連続性検出回路に対応し、ホストコンピュータ１６が本発明の送信回路に対応している。
【００１７】
以下、各構成要素について詳細に説明する。
ＭＤ装置２
ＭＤ装置２は、ＭＤ読み出しブロック４およびＤＳＰ５を有し、ＭＤ３から読み出したＡＴＲＡＣデータＳ５をリンク・レイヤ回路９に出力する。
ＤＳＰ５は、ホストコンピュータ６からの制御信号Ｓ６に基づいて、ＭＤ読み出しブロック４を制御し、ＭＤ３から読み出したＡＴＲＡＣデータＳ５をリンク・レイヤ回路９に出力する。
ここで、ＡＴＲＡＣデータＳ５は、２１２バイトを単位としてＡＴＲＡＣ方式で圧縮されたオーディオデータ、ビデオデータデータおよびコンピュータデータなどである。
ＭＤ読み出しブロック４は、ＭＤ３を回転駆動する駆動機構および光ピックアップなどの読み出し系を有し、ＤＳＰ５からの制御に基づいて、ＭＤ３の読み出しを行う。
【００１８】
ホストコンピュータ６
ホストコンピュータ６は、ＤＳＰ５に制御信号Ｓ６を出力する。
また、ホストコンピュータ６は、必要に応じて、リンク・レイヤ回路９のホストインタフェース回路１０２からアシンクロナス通信用の受信パケットを入力して所定の処理を行うと共に、ホストインタフェース回路１０２にアシンクロナス用の送信パケットを出力する。
【００１９】
また、ホストコンピュータ６は、順番指示データpresent-PES-numberおよびPES-data-counterを含むアシンクロナス通信用のパケット（本発明の欠落データ要求信号）を、リンク・レイヤ回路１２、フィジカル・レイヤ回路１１、ＩＥＥＥ１３９４シリアルバスＢＵＳ、フィジカル・レイヤ回路１０およびリンク・レイヤ回路９を介して、ホストコンピュータ１６から受信すると、当該受信したパケットに含まれる順番指示データpresent-PES-numberおよびPES-data-counterで特定されるＡＴＲＡＣデータＳ５を再びＭＤ３から読み出すように、ＤＳＰ５に制御信号Ｓ６を出力する。
具体的には、当該受信したパケットに含まれる順番指示データpresent-PES-numberと、当該受信したパケットに含まれる順番指示データPES-data-counterを１だけインクリメント（増加）した順番指示データPES-data-counterとを持つ後述するトランスポート・ストリーム（ＴＳ）パケットに配置されるＡＴＲＡＣデータを再びＭＤ３から読み出すことを示す制御信号Ｓ６をＤＳＰ５に出力する。
なお、ホストコンピュータ６が、上述したように順番指示データpresent-PES-numberおよびPES-data-counterを含むアシンクロナス通信用のパケットを受信するのは、後述するように受信側のリンク・レイヤ回路１２のアプリケーションＩ／Ｆ回路１０３において、アイソクロナス通信用の受信パケットに含まれる順番指示データpresent-PES-numberおよびPES-data-counterの不連続性が検出された場合である。
【００２０】
リンク・レイヤ回路９
リンク・レイヤ回路９は、ホストコンピュータ６の制御の下、アイソクロナス転送およびアシンクロナス転送の制御、並びにフィジカル・レイヤ回路１０の制御を行う。
ここで、アイソクロナス転送ではアイソサイクルである１２５μｓ毎に１回必ずデータの送受信が行われ、アシンクロナス転送では信号を受信することを許可する受信許可信号を送信側が受信したときに信号を送信側から受信側に送信し、受信側が信号を受信したときに受信側から送信側に受信確認信号を送信する。
図２は、リンク・レイヤ回路９の内部構成図である。
具体的には、図２に示すように、リンク・レイヤ回路９は、例えば、リンクコア(Link Core) １０１、ホストＩ／Ｆ(Host Interface)回路１０２、アプリケーションＩ／Ｆ回路１０３、送信用ＦＩＦＯ（AT-FIFO)１０４ａおよび受信用ＦＩＦＯ（AR-FIFO)１０４ｂからなるアシンクロナス通信用ＦＩＦＯ１０４、セルフＩＤ用リゾルバ(Resolver)１０５、アイソクロナス通信用送信前処理回路(TXOPRE)１０６、アイソクロナス通信用送信後処理回路(TXOPRO)１０７、アイソクロナス通信用受信前処理回路(TXIPRE)１０８、アイソクロナス通信用受信後処理回路(TXIPRO)１０９、アイソクロナス通信用ＦＩＦＯ(I-FIFO)１１０およびコンフィギュレーションレジスタ（Configuration Register、以下ＣＦＲという）１１１を有する。
【００２１】
図２に示すリンク・レイヤ回路９において、アプリケーションインタフェース回路１０３、送信前処理回路１０６、送信後処理回路１０７、受信前処理回路１０８、受信後処理回路１０９、ＦＩＦＯ１１０、リンクコア１０１およびＣＦＲ１１１によりアイソクロナス通信系回路が構成される。
また、ホストインタフェース回路１０２、アシンクロナス通信の送信用ＦＩＦＯ１０４ａ、受信用ＦＩＦＯ１０４ｂ、リンクコア１０１およびＣＦＲ１１１によりアシンクロナス通信系回路が構成される。
【００２２】
〔アイソクロナス通信系回路〕
リンクコア１０１は、アシンクロナス通信用パケットおよびアイソクロナス通信用パケットの送信回路、受信回路、これらパケットのＩＥＥＥ１３９４シリアルバスＢＵＳを直接ドライブするフィジカル・レイヤ回路１０とのインタフェース回路、１２５μｓ毎にリセットされるサイクルタイマ、サイクルモニタやＣＲＣ回路から構成されている。
リンクコア１０１は、アイソクロナス転送の送信時に、１２５μｓ毎に、アイソクロナス用の送信パケットをフィジカル・レイヤ回路１０に出力する。また、リンクコア１０１は、アイソクロナス転送の受信時に、１２５μｓ毎に、アイソクロナス用の送信パケットをフィジカル・レイヤ回路１０から入力する。
【００２３】
アプリケーションＩ／Ｆ回路１０３は、送信時に、ＤＳＰ５から入力したＡＴＲＡＣデータＳ５から、１８８バイトのトランスポート・ストリーム(TS: Transport Stream)パケットを順次に生成し、当該ＴＳパケットを送信前処理回路１０６に出力する。
各ＴＳパケットのペイロード部（データ部）には、１５９バイトのＡＴＲＡＣデータが配置される。このとき、前述したようにＡＴＲＡＣデータでは、２１２バイトを単位として圧縮されているため、同じ圧縮の単位に含まれるＡＴＲＡＣデータのうち少なくとも一部が、異なるＴＳパケットに配置される。
ここで、８個の連続したＴＳパケットに含まれる各々１５９バイトのＡＴＲＡＣデータによって、いわゆるＰＥＳ(Packetized Elementary Stream)パケットが構成される。ＰＥＳパケットとは、ＭＰＥＧ(Moving Picture coding Experts Group) ２などにおいて規定された、ビット誤りが発生する環境における伝送（蓄積）に使用するＴＳパケットと、ビット誤りが発生しない環境における伝送（蓄積）に使用するプログラム・ストリーム(PS: Program Stream)パケットとの間の変換を可能とするための中間ストリームである。
【００２４】
以下、ＴＳパケットのデータフォーマットについて説明する。
図３は、ＴＳパケットのフォーマットを説明するための図である。
図３に示すように、ＴＳパケットは、例えば、４バイトのトランスポート・パケット・ヘッダＴＰＨ、１４バイトのＰＥＳパケット・ヘッダＰＰＨ、２バイトのデータ・ヘッダＤＨおよび１６８バイトのデータ・ボディＤＢからなる。
【００２５】
トランスポート・パケット・ヘッダＴＰＨは、例えば、図３に示すように、
同期バイト（０ｘ４７）を示すsync-byte 、
誤り表示を示すtransport-error-indicator 、
ユニット開始表示を示すplayload-unit-start-indicator 、
トランスポート・パケットの優先度を示すtransport-priority、
パケット識別子を示すPID 、
スクランブル制御に関するtransport-scrambling-control、
アダプテーションフィールド制御に関するadaptation-field-controlおよび
連続性を指標するためのcontinuity-counter
からなる。
【００２６】
また、ＰＥＳパケット・ヘッダＰＰＨは、例えば、ＰＥＳパケットの長さ、ＰＥＳパケットについてのコピーの可否およびオリジナル／コピーの識別などを示すデータを含んでいる。
【００２７】
データ・ヘッダＤＨは、例えば、オーディオデータか否かを示すdata-type 、データの通信経路が衛星およびケーブルの何れであるかを示すdata-transmission およびtag からなる。
本実施形態では、data-type によって音楽データであることを示してる。
【００２８】
データ・ボディＤＢは、例えば、図４に示すように、
ＦＤＦ(Fromat Dependent Field)のデータ長（バイト数）を示すFDF-field-length、
オーディオデータタイプを示すaudio-data-type-1 、
オーディオデータタイプ内での分類を示すaudio-data-type-2 、
楽曲データのコピーの可否を示すcopyright 、
楽曲がステレオおよびモノラルの何れであるかを示すstereo-mono 、
楽曲にエンファシスがかかっているか否かを示すEmphasis、
当該伝送中のデータが楽曲データの最初のＰＥＳパケットであることを示すdata-start-indicator、
当該伝送中のデータが楽曲データの最後のＰＥＳパケットであることを示すdata-end-indicator、
当該ＴＳパケットがＰＥＳを伝送する８つのＴＳパケットのうち何番目のものであるかを示す３ビットの巡回カウント値である順番指示データPES-data-conuterおよび
当該ＴＳパケットが何番目のＰＥＳパケットに関するものであるかを示す２４ビットのカウント値である順番指示データpresent-PES-number
からなる。
なお、本実施形態では、データaudio-data-type-1 によって、ＡＴＲＡＣであることが指し示されている。
また、順番指示データPES-data-conuterおよびpresent-PES-numberは、後述するように、アプリケーションＩ／Ｆ回路１０３において、受信したＡＴＲＡＣデータの連続性を監視する際に用いられる。
【００２９】
また、アプリケーションＩ／Ｆ回路１０３は、受信時に、受信後処理回路１０９から入力した各ＴＳパケットから、図４に示す１５９バイトのＡＴＲＡＣデータを抽出し、当該ＡＴＲＡＣデータをアクリケーション側に出力する。
アプリケーションＩ／Ｆ回路１０３における受信時の処理の説明は、後述するリンク・レイヤ回路１２の説明において行う。
【００３０】
なお、アプリケーションＩ／Ｆ回路１０３には、ＭＤ装置の他にも、例えば、ＣＤ(Compact Disc)プレヤーなどのマルチメディア機器、Ｄ／Ａコンバータ、各種のコンピュータ、セット・トップ・ボックスなどのコンシューマ製品、ハード・ディスクなどのデータ・ストレージ機器などが接続可能である。
【００３１】
送信前処理回路１０６は、アプリケーションＩ／Ｆ回路１０３から、ＴＳパケットを入力し、当該ＴＳパケットをＩＥＥＥ１３９４規格のアイソクロナス通信を行うためにクワドレット（４バイト）単位にデータ長を調整して、ＦＩＦＯ１１０の送信用ＦＩＦＯ１１０ｂに書き込む。
【００３２】
送信後処理回路１０７は、ＦＩＦＯ１１０の送信用ＦＩＦＯ１１０ｂからＴＳパケットを読み出しを行い、当該読み出したＴＳパケットに対して図５に示す１３９４ヘッダおよびＣＩＰヘッダ(Header)１，２を付加してアイソクロナス通信用の送信パケットを生成し、当該送信パケットをリンクコア１０１の送信回路に出力する。
具体的には、図５に示すように、アイソクロナス通信用の送信パケットは、３２バイトの１３９４ヘッダ、３２バイトのヘッダＣＲＣ(Cyclic Redundancy Check) 、３２バイトのＣＩＰヘッダ１、３２バイトのＣＩＰヘッダ２、１８８バイトのデータおよび３２バイトのデータＣＲＣからなる。
ここで、１８８バイトのデータに、図３に示すＴＳパケットが配置される。
【００３３】
１３９４ヘッダは、データ長を表すdata-length 、tag 、当該パケットが転送されるチャネルの番号（０〜６３のいずれか）を示すchannel 、reserved、転送速度を示すspeed および各アプリケーションで規定される同期コードsyからなる。
また、ＣＩＰヘッダ１は、送信ノード番号のためのＳＩＤ(Source node ID)、データブロックの長さのためのＤＢＳ(Data Block Size) 、パケット化におけるデータの分割数のためのＦＮ(Fraction Number) 、パディングデータのクワドレット数のためのＱＰＣ(Quadlet Padding Count) 、ソースパケットヘッダの有無を表すフラグのためのＳＰＨ、アイソクロナスパケットの数を検出するカウンタのためのＤＢＣを有する。
また、ＣＩＰヘッダ２は、ＦＭＴ、信号フォーマットに対応して利用されるＦＤＦ(Format Dependent Field)およびタイムスタンプ情報のためのＳｙｎｃＴｉｍｅを有する。
【００３４】
受信前処理回路１０８は、リンクコア１０１を介してＩＥＥＥ１３９４シリアルバスＢＵＳを伝送されてきた図５に示すアイソクロナス通信用の受信パケットを受けて、当該受信パケットの１３９４ヘッダ、ＣＩＰヘッダ１，２等の内容を解析した後、１８８バイトのデータ（ＴＳパケット）をＦＩＦＯ１１０の受信用ＦＩＦＯ１１０ａに書き込む。
【００３５】
受信後処理回路１０９は、受信用ＦＩＦＯ１１０ａから読み出したＴＳパケットをアプリケーションＩ／Ｆ回路１０３に出力する。このとき、受信後処理回路１０９は、ＴＳパケットが暗号化されている場合には、当該暗号を解読してから、アプリケーションＩ／Ｆ回路１０３に出力する。
【００３６】
ＦＩＦＯ１１０は、例えば、９６０×３２ビットの受信用ＦＩＦＯ１１０ａと、９６０×３２ビットの送信用ＦＩＦＯ１１０ｂとからなる。
【００３７】
〔アシンクロナス回路〕
リンクコア１０１は、ＩＥＥＥ１３９４シリアルバスＢＵＳを介してアシンクロナス伝送を行う場合に、前述したように、相手先との間で、受信許可信号および受信確認信号の送受信を行いながら、アシンクロナス通信用のパケットの送受信を行う。
【００３８】
ホストインタフェース回路１０２は、ホストコンピュータ６と、送信用ＦＩＦＯ１０４ａおよび受信用ＦＩＦＯ１０４ｂとの間でのアシンクロナス通信用パケットの書き込み、読み出し等の調停、並びに、ホストコンピュータ６からＣＦＲ１１１への各種データの送受信の調停を行う。
【００３９】
送信用ＦＩＦＯ１０４ａには、ＩＥＥＥ１３９４シリアルバスＢＵＳに伝送させるアシンクロナス通信用の送信パケットが格納され、受信用ＦＩＦＯ１０４ｂにはＩＥＥＥ１３９４シリアルインタフェースバスＢＵＳを伝送されてきたアシンクロナス通信用の受信パケットが格納される。
【００４０】
リゾルバ１０５は、バスリセット時にＩＥＥＥ１３９４シリアルインタフェースバスＢＳＵを伝送されてきたセルフＩＤパケットの内容を解析し、ＣＦＲ１１１に格納する。
【００４１】
フィジカル・レイヤ回路１０
フィジカル・レイヤ回路１０は、ＩＥＥＥ１３９４シリアルバスＢＵＳのアービトレーションを行う。
また、フィジカル・レイヤ回路１０は、リンク・レイヤ回路９から入力した送信パケットをエンコードしてＩＥＥＥ１３９４シリアルバスＢＵＳに出力する。また、フィジカル・レイヤ回路１０は、ＩＥＥＥ１３９４シリアルバスＢＵＳから入力した受信パケットをデコードしてリンク・レイヤ回路９に出力する。
【００４２】
フィジカル・レイヤ回路１１
フィジカル・レイヤ回路１１は、ＩＥＥＥ１３９４シリアルバスＢＵＳを介してフィジカル・レイヤ回路１０と接続され、前述したフィジカル・レイヤ回路１０と同じ構成および機能を有する。
【００４３】
リンク・レイヤ回路１２
リンク・レイヤ回路１２は、図６に示すように、アプリケーションＩ／Ｆ回路１０３に接続されるアプリケーションを除いて、前述した図２に示すリンク・レイヤ回路９と同じ構成をしている。
すなわち、リンク・レイヤ回路１２では、アプリケーションＩ／Ｆ回路１０３に、アプリケーションとしてＭＤ１３にＡＴＲＡＣデータを書き込むＭＤ装置２０が接続されている。
【００４４】
以下、リンク・レイヤ回路１２のアプリケーションＩ／Ｆ回路１０３における受信時の処理について説明する。
なお、当該受信時の処理は、同様の状況下において、図２に示すリンク・レイヤ回路９のアプリケーションＩ／Ｆ回路１０３においても行うことができる。
アプリケーションＩ／Ｆ回路１０３は、受信後処理回路１０９から入力した図３に示すＴＳパケットのトランスポート・パケット・ヘッダＴＰＨ、ＰＥＳパケット・ヘッダＰＰＨ、データ・ヘッダＤＨおよび図４に示すＦＤＦを解析する。そして、アプリケーションＩ／Ｆ回路１０３は、受信後処理回路１０９から入力した図３および図４に示すＴＳパケットに含まれる１５９バイトのＡＴＲＡＣデータＳ１２を抽出し、これをＤＳＰ２３に出力する。
【００４５】
このとき、本実施形態では、アプリケーションＩ／Ｆ回路１０３は、図７に示す構成を用いて、受信したＴＳパケットに含まれる図４に示す順番指示データPES-data-conuterおよびpresent-PES-numberを監視し、受信したＴＳパケットの連続性、すなわち欠落したＴＳパケットの有無を検出している。
【００４６】
アプリケーションＩ／Ｆ回路１０３は、例えば、図７に示すように、連続性検出回路２００，２０１およびＣＦＲ書き込み回路２０２を有する。
連続性検出回路２００は、受信後処理回路１０９から入力したＴＳパケットに含まれる図４に示す３ビットの順番指示データPES-data-conuterを入力し、当該入力した順番指示データPES-data-conuterと、前回入力した順番指示データPES-data-conuterとの間に連続性があるか否かを判断し、その判断結果を示す連続性検出信号Ｓ２００と、今回入力した順番指示データPES-data-conuterとをＣＦＲ書き込み回路２０２に出力する。
順番指示データPES-data-conuterは、連続性があるときに、０，１，２，３，４，５，６，７，０，１，．．．の順で連続性検出回路２００に入力される。
【００４７】
連続性検出回路２０１は、受信後処理回路１０９から入力したＴＳパケットに含まれる図４に示す２４ビットの順番指示データpresent-PES-numberを入力し、当該入力した順番指示データpresent-PES-numberに連続性があるか否かを判断し、その判断結果を示す連続性検出信号Ｓ２００と、今回入力した順番指示データpresent-PES-numberとをＣＦＲ書き込み回路２０２に出力する。
具体的には、連続性検出回路２０１は、８個の連続して入力したＴＳパケット毎に、順番指示データpresent-PES-numberが１だけインクリメント（増加）したか否かを判断する。すなわち、８個の連続して入力したＴＳパケットに含まれる順番指示データpresent-PES-numberが同じ値を示しており、当該順番指示データpresent-PES-numberの値を１だけインクリメントした値を、次に連続して入力した８個のＴＳパケットの順番指示データpresent-PES-numberが示しているか否かを判断する。
【００４８】
ＣＦＲ書き込み回路２０２は、連続性検出回路２００から入力した連続性検出信号Ｓ２００および順番指示データPES-data-conuterと、連続性検出回路２０１から入力した連続性検出信号Ｓ２０１および順番指示データpresent-PES-numberとに基づいて、連続性検出信号Ｓ２００およびＳ２０１のうち少なくとも一方が連続性がないことを示している場合に、前回最後に連続性があると判断されたときに入力して記憶した順番指示データPES-data-conuterおよびpresent-PES-numberをＣＦＲ１１１に書き込む。
【００４９】
ホストコンピュータ１６
ホストコンピュータ１６は、前述したように、リンク・レイヤ回路１２のアプリケーションＩ／Ｆ回路１０３によって、アイソクロナス通信用の受信パケットに含まれるpresent-PES-numberおよびPES-data-counterの不連続性が検出され、最後に連続性を持って受信された受信パケットのpresent-PES-numberおよびPES-data-counterがＣＦＲ１１１に書き込まれると、当該書き込みによってホストインタフェース回路１０２から割り込み信号を入力して、ＣＦＲ１１１から読み出したpresent-PES-numberおよびPES-data-counterを含むアシンクロナス通信用の送信パケットをリンク・レイヤ回路１２に出力する。当該送信パケットは、リンク・レイヤ回路１２、フィジカル・レイヤ回路１１、ＩＥＥＥ１３９４シリアルバスＢＵＳ、フィジカル・レイヤ回路１０およびリンク・レイヤ回路９を介して、ホストコンピュータ６に出力される。
また、ホストコンピュータ１６は、ＤＳＰ２３に制御信号Ｓ１６を出力する。
【００５０】
ＭＤ装置２０
ＭＤ装置２０は、ＭＤ書き込みブロック１４およびＤＳＰ２３を有し、リンク・レイヤ回路１２から入力したＡＴＲＡＣデータＳ１２をＭＤ１３に書き込む。ＤＳＰ５は、ホストコンピュータ１６からの制御信号Ｓ１６に基づいて、ＭＤ書き込みブロック１４を制御し、リンク・レイヤ回路１２から入力したＡＴＲＡＣデータＳ１２をＭＤ１３に書き込む。
ＭＤ書き込みブロック１４は、ＭＤ３を回転駆動する駆動機構および光ピックアップなどの読み出し系を有する。
【００５１】
以下、図１に示す通信システム１の動作について説明する。
図８は、図１に示す通信システム１の動作を説明するためのフローチャートである。
ステップＳ１
先ず、図示しない操作手段をユーザが操作することでＭＤ読み出し指示が行われると、ホストコンピュータ６からＤＳＰ５に制御信号Ｓ６が出力され、ＤＳＰ５からの制御に応じてＭＤ読み出しブロック４によって、ＭＤ３からＡＴＲＡＣデータＳ５が読み出される。当該読み出されたＡＴＲＡＣデータＳ５は、図２に示すリンク・レイヤ回路９のアプリケーションＩ／Ｆ回路１０３に出力される。
【００５２】
次に、リンク・レイヤ回路９のアプリケーションＩ／Ｆ回路１０３において、ＭＤ３から読み出されたＡＴＲＡＣデータＳ５を含む図３および図４に示すＴＳパケットが生成され、当該ＴＳパケットが、送信前処理回路１０６において、４バイト単位でデータ長が調整された後に、ＦＩＦＯ１１０の送信用ＦＩＦＯ１１０ｂに格納される。
そして、送信後処理回路１０７において、送信用ＦＩＦＯ１１０ｂから読み出したＴＳパケットに対して図５に示すように、１３９４ヘッダ、ＣＩＰヘッダ(Header)１，２が付加され、アイソクロナス通信用の送信パケットが生成される。そして、当該送信パケットが、リンクコア１０１に出力され、１２５μｓ毎に、図１に示すフィジカル・レイヤ回路１０、ＩＥＥＥ１３９４シリアルバスＢＵＳおよびフィジカル・レイヤ回路１１を介して、リンク・レイヤ回路１２にアイソクロナス転送される。
【００５３】
ステップＳ２
リンク・レイヤ回路９からの送信パケットは、図６に示すリンク・レイヤ回路１２のリンクコア１０１を介して受信パケットとして受信前処理回路１０８に入力され、受信前処理回路１０８において、当該受信パケットの１３９４ヘッダ、ＣＩＰヘッダ１，２等の内容が解析された後、当該受信パケットに含まれる１８８バイトのＴＳパケットが受信用ＦＩＦＯ１１０ａに書き込まれる。
そして、ＴＳパケットが、受信用ＦＩＦＯ１１０ａから読み出され、受信後処理回路１０９を介して、アプリケーションＩ／Ｆ回路１０３に出力される。
【００５４】
そして、リンク・レイヤ回路１２の図７に示すアプリケーションＩ／Ｆ回路１０３において、ＴＳパケットに含まれる図４に示す順番指示データPES-data-conuterおよびpresent-PES-numberに連続性があるか否かが判断され、連続性がないと判断された場合にはステップＳ３の処理が実行され、連続性があると判断された場合にステップＳ１の処理が繰り返される。
【００５５】
ステップＳ３
アプリケーションＩ／Ｆ回路１０３は、ステップＳ２において、ＴＳパケットに含まれる順番指示データPES-data-conuterおよびpresent-PES-numberに連続性がないと判断した場合に、ＣＦＲ１１１を介して、リンクコア１０１に割り込み信号を出力し、ＩＥＥＥ１３９４シリアルバスＢＵＳを介したアイソクロナス通信用のパケットの受信を停止する。
ステップＳ４
次に、アプリケーションＩ／Ｆ回路１０３の図７に示すＣＦＲ書き込み回路２０２は、前回最後に連続性があると判断したときに入力して記憶した順番指示データPES-data-conuterおよびpresent-PES-numberをＣＦＲ１１１に書き込む。そして、順番指示データPES-data-conuterおよびpresent-PES-numberがＣＦＲ１１１に書き込まれると、ホストインタフェース回路１０２からホストコンピュータ１６に割り込み信号が出力される。
【００５６】
ステップＳ５
ホストコンピュータ１６は、ホストインタフェース回路１０２から割り込み信号を入力すると、ＣＦＲ１１１から順番指示データPES-data-conuterおよびpresent-PES-numberを読み出し、当該読み出した順番指示データPES-data-conuterおよびpresent-PES-numberを含むアシンクロナス通信用の送信パケットをホストインタフェース回路１０２に出力する。
当該アシンクロナス通信用の送信パケットは、図６に示すホストインタフェース回路１０２を介して送信用ＦＩＦＯ１０４ａに格納された後、リンクコア１０１、図１に示すフィジカル・レイヤ回路１１、ＩＥＥＥ１３９４シリアルバスＢＵＳおよびフィジカル・レイヤ回路１０を介してリンク・レイヤ回路９にアシンクロナス伝送される。
【００５７】
ステップＳ６
アシンクロナス通信用の送信パケットは、図２に示すリンク・レイヤ回路９において、リゾルバ１０５を介して、受信パケットとして受信用ＦＩＦＯ１０４ｂに格納された後に読み出され、ホストインタフェース回路１０２を介してホストコンピュータ６に出力される。
そして、ホストコンピュータ６において、当該受信パケットに含まれる順番指示データPES-data-conuterおよびpresent-PES-numberによって特定されるＡＴＲＡＣデータ以降のＡＴＲＡＣデータをＭＤ３から再び読みだすように、ＤＳＰ５に制御信号Ｓ６が出力される。
そして、ＭＤ３から読み出されたＡＴＲＡＣデータＳ５が、前述したステップＳ１と同様の過程を経て、図１に示すリンク・レイヤ回路９、フィジカル・レイヤ回路１０、ＩＥＥＥ１３９４シリアルバスＢＵＳおよびリンク・レイヤ回路１２を介して、ＭＤ装置２０に伝送される。
【００５８】
以上説明したように、通信システム１によれば、ＭＤ装置２からＭＤ装置２０にＩＥＥＥ１３９４シリアルバスＢＵＳを介してＡＴＲＡＣデータを含むアイソクロナス通信用のパケットを伝送する場合に、受信したアイソクロナス通信用のパケットに含まれるＡＴＲＡＣデータの連続性をリンク・レイヤ回路１２において検出し、欠落したＡＴＲＡＣデータを特定するアシンクロナス通信用のパケットをホストコンピュータ６に送信し、当該欠落したＡＴＲＡＣデータ以降のＡＴＲＡＣデータを含むアイソクロナス通信用のパケットを再びリンク・レイヤ回路９からリンク・レイヤ回路１２に伝送する。
そのため、通信システム１によれば、ＭＤ装置２０において、ＭＤ装置２から読み出された全てのＡＴＲＡＣデータをＭＤ１３に正確に書き込むことができる。その結果、ＭＤ１３に書き込まれたＡＴＲＡＣデータを伸長して再生する際に、ＡＴＲＡＣデータの伸長を正確に行うことができる。
すなわち、通信システム１によれば、ＩＥＥＥ１３９４シリアルバスＢＵＳを介したＡＴＲＡＣデータの伝送品質を高め、ＩＥＥＥ１３９４シリアルバスＢＵＳを介してＡＴＲＡＣデータを伝送することを実質的に可能にできる。
【００５９】
本発明は上述した実施形態には限定されない。
例えば、上述した実施形態では、ＴＳパケットに含まれる順番指示データPES-data-conuterおよびpresent-PES-numberを用いて、ＡＴＲＡＣデータの連続性を検出したが、ＡＴＲＡＣデータの連続性を示す１種類の順番指示データを用いてもよい。
【００６０】
また、上述した実施形態では、アイソクロナス通信によってＡＴＲＡＣデータを含むパケットを伝送し、アシンクロナス通信によって欠落データ要求を伝送する場合を例示したが、本発明では、データおよび欠落データ要求の伝送方式は特に限定されない。
【００６１】
また、上述した実施形態では、リンク・レイヤ回路９およびリンク・レイヤ回路１２に、それぞれアプリケーションとしてＭＤ装置２およびＭＤ装置２０を接続した場合を例示したが、これらに接続されるアプリケーションの種類および数は任意である。
【００６２】
【発明の効果】
以上説明したように、本発明のデータ処理回路によれば、受信したデータに欠落がある場合でも、送信側に欠落データ要求信号を送信することで、送信側から当該欠落したデータを再び受信することが可能になり、欠落のない連続したデータを用いた処理が可能になる。
また、本発明のデータ伝送システムによれば、データ受信装置において受信したデータに欠落がある場合に、欠落データ要求信号に基づいて、当該欠落したデータをデータ送信装置からデータ受信装置に送信するため、データ受信装置において、欠落のない連続したデータを用いた処理を行うことができる。
また、本発明のデータ伝送方法によれば、受信側において受信したデータに欠落がある場合に、欠落データ要求信号に基づいて、当該欠落したデータを送信側から受信側に送信するため、受信側において、欠落のない連続したデータを用いた処理を行うことができる。
【図面の簡単な説明】
【図１】図１は、ＩＥＥＥ１３９４シリアルインタフェースに適用される本発明に係る通信システムの一実施形態を示すブロック構成図である。
【図２】図２は、送信側のリンク・レイヤ回路の内部構成図である。
【図３】図３は、トランスポート・パケットＴＳのフォーマットを説明するための図である。
【図４】図４は、図３に示すデータ・ボディＤＢ内のフォーマットを説明するための図である。
【図５】図５は、ＩＥＥＥ１３９４シリアルバスを介して伝送するアイソクロナス通信用のパケットのフォーマットを説明するための図である。
【図６】図４は、受信側のリンク・レイヤ回路とアプリケーションとの接続形態を説明するための図である。
【図７】図７は、図６に示すアプリケーションＩ／Ｆ回路内の部分構成図である。
【図８】図８は、図１に示す通信システムの動作を説明するためのフローチャートである。
【符号の説明】
１…通信システム、２，２０…ＭＤ装置、３，１３…ＭＤ、５，２３…ＤＳＰ、６，１６…ホストコンピュータ、９，１２…リンク・レイヤ回路、１０，１１…フィジカル・レイヤ回路、１０１…リンクコア、１０２…ホストインタフェース回路、１０３…アプリケーションＩ／Ｆ回路、１０４…アシンクロナス通信用ＦＩＦＯ、１０５…リゾルバ、１０６…アイソクロナス通信用送信前処理回路、１０７…アイソクロナス通信用送信後処理回路、１０８…アイソクロナス通信用受信前処理回路、１０９…アイソクロナス通信用受信後処理回路、１１１…ＣＦＲ、２００，２０１…連続性検出回路、２０２…ＣＦＲ書き込み回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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