(57)【特許請求の範囲】
【請求項１】
複数の制御信号をクロック信号に同期して受信し、該制御信号が行アドレス信号の供給を示すときと、列アドレス信号の供給を示すときに、前記各制御信号に応じて共通のタイミング信号を生成する制御回路と、
互いに異なるタイミングで供給され、前記クロック信号に非同期で受信した前記行アドレス信号および前記列アドレス信号を遅延させる共通の遅延回路と、
前記遅延回路により遅延された前記行アドレス信号および前記列アドレス信号を、前記共通のタイミング信号に同期して受信する受信回路とを備えていることを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記行アドレス信号および前記列アドレス信号を前記クロック信号に非同期で受け、受けた信号を前記遅延回路に出力する入力バッファを備えていることを特徴とする半導体集積回路。
【請求項３】
請求項１記載の半導体集積回路において、
複数のメモリセルを有するメモリアレイを備え、
前記制御信号は、前記メモリアレイの動作を指示するコマンド信号であり、
前記行アドレス信号および前記列アドレス信号により、所定の前記メモリセルが選択されることを特徴とする半導体集積回路。
【請求項４】
請求項３記載の半導体集積回路において、
前記遅延回路の遅延時間は、前記制御回路が前記コマンド信号を受信してから前記タイミング信号を出力するまでの時間に合わせて設定されることを特徴とする半導体集積回路。
【請求項５】
請求項１記載の半導体集積回路において、
前記受信回路から出力される前記行アドレス信号および前記列アドレス信号を受ける動作制御回路と、
前記受信回路から出力される前記行アドレス信号および前記列アドレス信号を前記動作制御回路に伝達する共通のアドレス信号線とを備えていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック信号に同期して動作する半導体集積回路に関し、特に、入力信号の受信回路を有する半導体集積回路に関する。また、本発明は、メモリアレイを有する半導体集積回路に関する。
【０００２】
【従来の技術】
携帯電話等の携帯機器が扱うデータ量は、年々増加している。これに伴い、携帯機器に搭載する大容量かつ高速の半導体メモリが必要になってきている。SDRAM（Synchronous DRAM）等のクロック同期式のDRAMは、大容量かつ高速であるため、この種の携帯機器に搭載される半導体メモリとして有望である。
【０００３】
一方、携帯機器は、バッテリーを使用して動作する。このため、携帯電機器に搭載される電子部品は、低消費電力であることが必要である。特に、携帯電話は、屋外で長時間使用されることが多いため、スタンバイ時の消費電力が低いことが重要である。
【０００４】
【発明が解決しようとする課題】
SDRAMのスタンバイ電流は、クロック信号を受ける回路で発生するクロック信号の発振に伴う充放電電流が支配的である考えられている。このため、SDRAMのスタンバイ電流は、供給されるクロック信号の周波数に比例して増加する。したがって、SDRAM等のクロック同期式の半導体集積回路は、大容量かつ高速であるにもかかわらず、動作周波数の高い等携帯機器への搭載が敬遠される傾向にある。
【０００５】
本発明の目的は、クロック同期式の半導体集積回路のスタンバイ電流を低減することにある。
特に、本発明の目的は、クロック信号の周波数が増加したときに、スタンバイ電流の増加を最小限にする回路技術を提供することにある。
【０００６】
【課題を解決するための手段】
本発明の半導体集積回路では、制御回路は、複数の制御信号をクロック信号に同期して受信し、これ等制御信号が行アドレス信号および列アドレス信号の供給を示すときに、共通のタイミング信号を生成する。共通の遅延回路は、クロック信号に非同期で受信した入力信号を所定時間遅延させる。受信回路は、遅延回路により遅延された入力信号を、クロック信号でなく共通のタイミング信号に同期して受信する。すなわち、受信回路は、クロック信号に非同期で動作し、半導体集積回路に必要な入力信号のみを受信する。
【０００７】
受信回路は、制御信号がタイミング信号を生成する組み合わせでない場合動作しない。受信回路の動作頻度が下がるため、受信回路の消費電力を低減できる。クロック信号に同期して動作する回路を少なくできるため、特に、内部回路を動作させないスタンバイモード時の消費電流（スタンバイ電流）を削減できる。クロック信号に同期して動作する回路が少ないため、クロック信号の周波数が高くなっても、スタンバイ電流の増加は緩やかである。
【０００８】
本発明の半導体集積回路では、入力バッファは、クロック信号に非同期で入力信号を受け、受けた信号を遅延回路に出力する。このため、入力信号は、クロック信号に非同期で受信回路まで伝達される。クロック信号に同期して動作する回路を少なくできるため、スタンバイ電流を低減できる。
本発明の半導体集積回路では、受信回路は、アドレス信号を受信する。アドレス信号は、半導体集積回路内の複数の領域を識別するために、通常複数のビットで構成される。受信回路は、アドレス信号の各ビットに対応してそれぞれ必要である。したがって、受信回路がアドレス信号を受信する場合、スタンバイ電流を大幅に低減できる。
【０００９】
本発明の半導体集積回路では、受信回路は、データ信号を受信する。データ信号は、データ転送レートを上げるために、通常複数のビットで構成される。受信回路は、データ信号の各ビットに対応してそれぞれ必要である。したがって、受信回路がデータ信号を受信する場合、スタンバイ電流を大幅に低減できる。
本発明の半導体集積回路では、制御回路は、複数のコマンド信号をクロック信号に同期して受信し、これ等コマンド信号の組み合わせに応じてメモリアレイの動作を指示するタイミング信号を生成する。受信回路は、メモリアレイ内のメモリセルを選択するアドレス信号を、タイミング信号に同期して受信する。そして、メモリアレイ内の複数のメモリセルのうち、アドレス信号に対応する所定のメモリセルが選択され、読み出し動作等が実行される。
【００１０】
一般に、アドレス信号は、メモリアレイ内の複数のメモリセルのうちいずれかを選択するために多数のビットで構成されている。受信回路は、アドレス信号の各ビットに対応してそれぞれ必要である。したがって、本発明をメモリアレイを有する半導体集積回路に適用することで、スタンバイ電流を大幅に低減できる。
本発明の半導体集積回路では、遅延回路の遅延時間は、制御回路がコマンド信号を受信してからタイミング信号を出力するまでの時間に合わせて設定される。一般に、クロック同期式の半導体集積回路（半導体メモリ）では、コマンド信号とアドレス信号は、クロック信号の同じエッジに同期して取り込まれる。すなわち、コマンド信号およびアドレス信号は、クロック信号のエッジに対して同じセットアップ時間とホールド時間を満足するように供給される。アドレス信号が上記遅延時間を有する遅延回路を介して受信回路に伝達されるため、クロック信号に同期してコマンド信号とともに供給されたアドレス信号を受信回路で確実に受信できる。
【００１１】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体集積回路の一実施形態を示している。この半導体集積回路は、シリコン基板上にCMOSプロセスを使用してクロック同期式のSDRAMとして形成されている。
【００１２】
SDRAMは、複数の入力バッファ１０ａ、１０ｂ、１０ｃ、コマンドラッチ／デコーダ１２、遅延回路１４、アドレスラッチ１６、制御回路１８およびメモリアレイ２０を有している。太枠で示したコマンドラッチ／デコーダ１２は、クロック信号CLKに同期して動作する回路である。太線で示した信号線は、複数の信号で構成されている。なお、この実施形態では、データの入出力に関する回路は示していない。
【００１３】
入力バッファ１０ａは、外部からクロック信号CLKを受け、受けた信号を内部クロック信号ICLKとして出力する。入力バッファ１０ｂは、外部からコマンド信号CMDを受け、受けた信号を内部コマンド信号ICMDとして出力する。入力バッファ１０ｃは、外部からアドレス信号AD（入力信号）を受け、受けた信号を内部アドレス信号IADとして出力する。入力バッファ１０ａ、１０ｂ、１０ｃは、いずれもクロック信号CLK（ICLK）に非同期で動作する。
【００１４】
コマンドラッチ／デコーダ１２は、内部クロック信号ICLKに同期して内部コマンド信号ICMDを取り込み、取り込んだ信号をデコードする。コマンド信号CMDおよび内部コマンド信号ICMDは、SDRAMの内部回路を動作させるための制御信号である。コマンドラッチ／デコーダ１２は、デコード結果に応じて複数のタイミング信号TIM1およびアドレスラッチ信号AL（タイミング信号）を出力する。すなわち、コマンド信号CMDの組み合わせに応じてタイミング信号TIM1およびアドレスラッチ信号ALが生成される。
【００１５】
例えば、コマンド信号CMDが読み出し動作を指示する読み出しコマンドであるとき、コマンドラッチ／デコーダ１２は、メモリアレイ２０を活性化するためのタイミング信号TIM1を制御回路１８に出力し、アドレス信号ADを取り込むためのアドレスラッチ信号ALをアドレスラッチ１６に出力する。アドレスラッチ信号ALは、アドレスラッチ１６を動作するために内部クロック信号ICLKに同期して出力されるタイミング信号である。
【００１６】
遅延回路１４は、バッファ１０ｃから伝達される内部アドレス信号IADを所定時間遅らせ、内部アドレス信号IAD2として出力する。遅延回路１４の遅延時間は、後述するように、アドレス信号ADの入力から内部アドレス信号IAD2の出力までの時間が、クロック信号CLKの立ち上がりエッジからアドレスラッチ信号ALの立ち上がりエッジまでの時間に等しくなるように設定されている。すなわち、遅延時間は、コマンドラッチ／デコーダ１２の動作タイミングに合わせて設定されている。
【００１７】
アドレスラッチ１６は、アドレスラッチ信号ALに同期して内部アドレス信号IAD2を取込み、取り込んだ信号をラッチアドレス信号LADとして出力する。すなわち、アドレスラッチ１６は、アドレス信号ADの受信回路として動作する。このように、外部から供給されるアドレス信号ADは、クロック信号CLKに非同期でアドレスラッチ１６まで伝達される。また、この実施形態では、アドレス信号AD、内部アドレス信号IAD、IAD2をクロック信号CLKで直接取り込む回路は存在しない。
【００１８】
制御回路１８は、タイミング信号TIM1およびラッチアドレス信号LADに応じて、メモリアレイ２０を動作させる複数のタイミング信号TIM2、アドレスデコード信号DEC等を生成する。メモリアレイ２０は、図示しない複数のメモリセル、デコーダ、センスアンプ等を有している。メモリアレイ２０は、タイミング信号TIM2に同期して活性化され、読み出し動作、書き込み動作、リフレッシュ動作、またはビット線のプリチャージ動作を実行する。データを書き込むメモリセル、動作させるセンスアンプ等は、アドレスデコード信号DECに応じて選択される。
【００１９】
図２は、アドレスラッチ１６の詳細を示している。アドレスラッチ１６は、信号ラッチ部２２および信号出力部２４を有している。
信号ラッチ部２２は、入力と出力とを互いに接続したCMOSインバータ２８、３０、CMOSインバータ２８、３０の出力ノードND1、ND2を、それぞれ電源線VIIに接続するpMOSトランジスタ２８ａ、３０ａ（以下、単にpMOSと称する）、CMOSインバータ２８、３０のnMOSトランジスタのソースを接地線VSSに接続するnMOSトランジスタ２８ｂ、２８ｃ、３０ｂ、３０ｃ、３２（以下、単にnMOSと称する）、およびインバータ３４で構成されている。
【００２０】
pMOS２８ａ、３０ａのゲートおよびnMOS３２のゲートには、アドレスラッチ信号ALが供給されている。nMOS２８ｂのゲートには、内部アドレス信号IAD2が供給され、nMOS３０ｂのゲートには、インバータ３４を介して内部アドレス信号IAD2の反転信号が供給されている。nMOS２８ｃ、３０ｃのゲートには、ノードND1、ND2の反転ノード/ND1、/ND2がそれぞれ接続されている。
【００２１】
信号出力部２４は、pMOSおよびnMOSからなる２つの出力回路２４ａ、２４ｂ、ラッチ２４ｃ、およびインバータ２４ｄを有している。ラッチ２４ｃは、２つのインバータの入力と出力とを互いに接続して構成され、両インバータの入力でそれぞれ出力回路２４ａ、２４ｂの出力を受けている。インバータ２４ｄは、出力回路２４ｂの出力レベルを反転し、反転した信号をラッチアドレス信号LADとして出力する。
【００２２】
上述したアドレスラッチ１６では、アドレスラッチ信号ALが低レベルのとき、信号ラッチ部２２のpMOS２８ａ、３０ａがオンし、ノードND1、ND2は高レベルになる。ノードND1、ND2が高レベルのとき、信号出力部２４の出力回路２４ａ、２４ｂは、ともにオフする。このため、信号出力部２４は、ラッチ２４ｃに保持されているアドレス信号をラッチアドレス信号LADとして出力する。
【００２３】
アドレスラッチ信号ALが高レベルに変化すると、信号ラッチ部２２のnMOS３２がオンし、CMOSインバータ２８、３０が活性化される。nMOS２８ｂ、３０ｂのいずれかが、内部アドレス信号IAD2のレベルに応じてオンし、ノードND1、ND2を互いに逆のレベルに変化させる。ノードND1、ND2のレベルは、nMOS２８ｃ、３０ｃにフィードバックされ、信号ラッチ部２２の状態が固定される。ノードND1、ND2のレベルが決まると、それ以降は、内部アドレス信号IAD2が変化しても信号ラッチ部２２の状態は変わらない。すなわち、アドレスラッチ信号ALの立ち上がりエッジに同期してアドレス信号ADがラッチされる。
【００２４】
アドレスラッチ信号ALが再び低レベルに変化すると、pMOS２８ａ、３０ａがオンし、ノードND1、ND2は高レベルになる。したがって、アドレスラッチ１６は、アドレスラッチ信号ALのレベルが変化したときに、電流を消費する。アドレスラッチ１６は、CMOS回路で構成されているため、アドレスラッチ信号ALのレベルが変わらないとき、電流をほとんど消費しない。
【００２５】
図３は、上述したSDRAMにおけるアドレス信号ADの受信動作を示している。この例では、読み出し動作を実行するため、SDRAMにアクティブコマンドACTおよび読み出しコマンドRDが順次供給される。コマンド信号CMDおよびアドレス信号ADは、クロック信号CLKの立ち上がりエッジに対して所定のセットアップ時間tS、ホールド時間tHを満足して供給される。
【００２６】
まず、コマンド信号CMD（ACT）およびアドレス信号AD（行アドレス信号）が供給される（図３（ａ））。図１に示したコマンドラッチ／デコーダ１２は、内部クロック信号ICLKの立ち上がりエッジに同期してコマンド信号CMDをラッチし、ラッチした信号をデコードする。そして、コマンドラッチ／デコーダ１２は、コマンド信号CMDがアクティブコマンドACTであることを認識し、アドレスラッチ信号ALを活性化する（図３（ｂ））。
【００２７】
図１に示した遅延回路１４は、入力バッファ１０ｃからの内部アドレス信号IADを遅延させて内部アドレス信号IAD2として出力する（図３（ｃ））。ここで、アドレス信号ADの変化から内部アドレス信号IAD2の変化までの時間T1は、クロック信号CLKの立ち上がりエッジからアドレスラッチ信号ALの活性化までの時間と同じである。
【００２８】
アドレスラッチ１６は、アドレスラッチ信号ALの立ち上がりエッジに同期して内部アドレス信号IAD2をラッチし、ラッチアドレス信号LADとして出力する（図３（ｄ））。この後、ラッチアドレス信号LAD（行アドレス信号）に応じてワード線およびセンスアンプが活性化され、メモリアレイ２０が動作する。
次に、３番目のクロック信号CLKの立ち上がりエッジに合わせてコマンド信号CMD（RD）およびアドレス信号AD（列アドレス信号）が供給される（図３（ｅ））。アドレスラッチ１６は、上述と同様にアドレスラッチ信号ALに同期して内部アドレス信号IAD2をラッチし、ラッチした信号をラッチアドレス信号LADとして出力する（図３（ｆ））。この後、ラッチアドレス信号LAD（列アドレス信号）に応じてメモリアレイ２０内のコラムスイッチが選択され、読み出しデータが出力される。
【００２９】
このように、アドレスラッチ１６は、クロック信号CLK（ICLK）に同期してアドレス信号AD（IAD2）を取り込むのではなく、アドレスラッチ信号ALに同期してアドレス信号AD（IAD2）を取り込む。アドレスラッチ１６の動作頻度が低いため、消費電力を低くできる。アドレスラッチ１６はその数が多いため（例えば10ビット）、消費電力の低減効果は大きい。
【００３０】
図４は、上述したSDRAMにおけるスタンバイ状態でのアドレス信号ADの受信動作（クロック信号CLKの周波数が低い場合）を示している。SDRAMは、スタンバイ状態のとき、クロック信号CLKを受け続けるが、内部動作は実行しない。図の下側の矢印は、そのタイミングで電流が消費されることを示している。矢印の大きさは、電流の大きさを示している。SDRAMとともにシステムに搭載されたCPU等のコントローラが、システム上の他のデバイスをアクセスするときに、アドレス信号ADは変化する。
【００３１】
黒い矢印は、クロック信号CLKの変化に合わせて入力バッファ１０ａおよびコマンドラッチ／デコーダ１２が動作するときの電流である。白い矢印は、アドレス信号ADの変化に合わせて入力バッファ１０ｃが動作するときの電流である。網掛けの矢印は、アドレス信号ADの変化に応じて遅延回路１４が動作するときの電流である。アドレスラッチ１６が、クロック信号CLKに同期して動作しないため、スタンバイ時の消費電流は小さい。
【００３２】
図５は、上述したSDRAMにおけるスタンバイ状態でのアドレス信号ADの受信動作（クロック信号CLKの周波数が高い場合）を示している。SDRAMは、スタンバイ状態のとき、クロック信号CLKを受け続けるが、内部動作は実行しない。クロック周期が上がるため、アドレス信号ADの変化の頻度（CPU等のコントローラが、システム上の他のデバイスをアクセスする頻度）は、図４に比べ高くなる。
【００３３】
図４と同様に、黒い矢印は、クロック信号CLKの変化に合わせて入力バッファ１０ａおよびコマンドラッチ／デコーダ１２が動作するときの電流である。白い矢印は、アドレス信号ADの変化に合わせて入力バッファ１０ｃが動作するときの電流である。網掛けの矢印は、アドレス信号ADの変化に応じて遅延回路１４が動作するときの電流である。クロック周期が上がるため、コマンドラッチ／デコーダ１２および入力バッファ１０ａの動作頻度は高くなる。しかし、コマンドラッチ／デコーダ１２および入力バッファ１０ａで消費される電流は、元々少なく、入力バッファ１０ｃの動作頻度は低いため、クロック信号CLKの周波数が高くなることで、スタンバイ時の消費電流が大幅に増加することはない。
【００３４】
図６は、本発明前に発明者が検討したSDRAMを示している。このSDRAMでは、図１に示した遅延回路１４の代わりに取込回路３６が配置されている。その他の回路構成は、図１と同一である。太枠で示したコマンドラッチ／デコーダ１２および取込回路３６は、クロック信号CLKに同期して動作する回路である。
取込回路３６は、例えば、図２に示したアドレスラッチ１６と同一の回路で構成され、内部クロック信号ICLKの立ち上がりエッジに同期して内部アドレス信号IADを取り込む。すなわち、このSDRAMでは、内部クロック信号ICLKが、コマンドラッチ／デコーダ１２だけではなく、取込回路３６にも供給されている。取込回路３６は、取り込んだ信号をラッチアドレス信号LAD2として出力する。アドレスラッチ１６は、アドレスラッチ信号ALの立ち上がりエッジに同期してラッチアドレス信号LAD2をラッチし、ラッチした信号をラッチアドレス信号LAD3として出力する。
【００３５】
図７は、図６のSDRAMにおけるスタンバイ状態でのアドレス信号ADの受信動作（クロック信号CLKの周波数が低い場合）を示している。この例では、内部クロック信号ICLKの立ち上がりエッジおよび立ち下がりエッジに同期してコマンドラッチ／デコーダ１２だけでなく、取込回路３６が動作する。このため、黒の矢印（消費電流）は、図４に比べ大きくなる。
【００３６】
取込回路３６は、アドレス信号ADが変化したとき、変化したアドレス信号IADを内部クロック信号ICLKの立ち上がりエッジに同期して取り込む。このため、ラッチアドレス信号LAD2が変化するときの黒の矢印（消費電流）は、他の黒の矢印より大きくなる。このように、スタンバイ時においてもクロック信号CLKによるアドレス信号ADの取込動作が実行されるため、図４に比べてスタンバイ電流は大きくなる。
【００３７】
図８は、図６のSDRAMにおけるスタンバイ状態でのアドレス信号ADの受信動作（クロック信号CLKの周波数が高い場合）を示している。この例では、クロック周期が上がるため、コマンドラッチ／デコーダ１２および取込回路３６の動作頻度、およびアドレス信号ADの変化の頻度は高くなる。コマンドラッチ／デコーダ１２および取込回路３６で消費される電流が大きいため、クロック信号CLKの周波数が高くなることで、消費電力は大幅に増加する。
【００３８】
以上、本実施形態では、各アドレスラッチ１６は、アドレス信号AD（IAD2）を、コマンド信号CMDの組み合わせにより生成されるアドレスラッチ信号ALに同期して受信した。すなわち、アドレスラッチ１６をクロック信号CLKに非同期で動作させ、SDRAMの動作に必要なアドレス信号ADのみを受信した。したがって、アドレスラッチ１６の動作頻度が下がり、消費電力を低減できる。
【００３９】
アドレス信号ADを、クロック信号CLKに非同期でアドレスラッチ１６まで伝達し、クロック信号CLKに同期して動作する回路を少なくした。このため、スタンバイ電流を小さくできる。元々のスタンバイ電流が小さいため、クロック信号CLKの周波数が高くなっても、スタンバイ電流の増加を緩やかにできる。
メモリアレイ２０内の複数のメモリセルを識別するための複数のアドレス信号ADに対応して、複数のアドレスラッチ１６を形成した。各アドレスラッチ１６がスタンバイ時に消費する電流を小さくできるため、スタンバイ電流を大幅に低減できる。
【００４０】
遅延回路１４の遅延時間を、コマンドラッチ／デコーダ１２がコマンド信号CMDを受信してからアドレスラッチ信号ALを出力するまでの時間に合わせて設定した。アドレス信号ADを上記遅延時間を有する遅延回路１４を介してアドレスラッチ１６に伝達することで、クロック信号CLKに同期してコマンド信号CMDとともに供給されたアドレス信号ADをアドレスラッチ１６で確実に受信できる。
【００４１】
なお、上述した実施形態では、本発明をSDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をCPU等のロジックLSIのアドレス受信回路に適用してもよい。
上述した実施形態では、本発明をアドレス信号の受信回路に適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を複数ビットで構成されるデータ信号の受信回路に適用してもよい。
【００４２】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００４３】
【発明の効果】
本発明の半導体集積回路では、入力信号の受信回路の動作頻度を下げることで消費電力を低減できる。クロック信号に同期して動作する回路を少なくしたので、スタンバイ電流を小さくできる。元々のスタンバイ電流が小さいため、クロック信号の周波数が高くなっても、スタンバイ電流の増加を緩やかにできる。
【００４４】
本発明の半導体集積回路では、入力信号をクロック信号に非同期で受信回路まで伝達することで、クロック信号に同期して動作する回路を少なくしたので、スタンバイ電流を小さくできる。
本発明の半導体集積回路では、アドレス信号を受信回路で受信することで、スタンバイ電流を大幅に低減できる。
【００４５】
本発明の半導体集積回路では、データ信号を受信回路で受信することで、スタンバイ電流を大幅に低減できる。
本発明の半導体集積回路では、複数ビットで構成されるアドレス信号のそれぞれに受信回路を形成することでスタンバイ電流を大幅に低減できる。
本発明の半導体集積回路では、クロック信号に同期してコマンド信号とともに供給されたアドレス信号を受信回路で確実に受信できる。
【図面の簡単な説明】
【図１】本発明の実施形態を示すブロック図である。
【図２】図１のアドレスラッチの詳細を示す回路図である。
【図３】アドレス信号の受信動作を示すタイミング図である。
【図４】スタンバイ状態でのアドレス信号の受信動作を示すタイミング図である（クロック信号の周波数が低い場合）。
【図５】スタンバイ状態でのアドレス信号の受信動作を示すタイミング図である（クロック信号の周波数が高い場合）。
【図６】本発明をする前に発明者が検討したSDRAMを示すブロック図である。
【図７】図６のSDRAMにおけるスタンバイ状態でのアドレス信号の受信動作を示すタイミング図である（クロック信号の周波数が低い場合）。
【図８】図６のSDRAMにおけるスタンバイ状態でのアドレス信号の受信動作を示すタイミング図である（クロック信号の周波数が高い場合）。
【符号の説明】
１０ａ、１０ｂ、１０ｃ  入力バッファ
１２  コマンドラッチ／デコーダ
１４  遅延回路
１６  アドレスラッチ
１８  制御回路
２０  メモリアレイ
２２  信号ラッチ部
２４  信号出力部
２４ａ、２４ｂ  出力回路
２４ｃ  ラッチ
２４ｄ  インバータ
２８、３０  CMOSインバータ
２８ａ、３０ａ  pMOSトランジスタ
２８ｂ、２８ｃ、３０ｂ、３０ｃ、３２  nMOSトランジスタ
３４  インバータ
AL  アドレスラッチ信号
CLK  クロック信号
CMD  コマンド信号
DEC  アドレスデコード信号
IAD、IAD2  内部アドレス信号
ICLK  内部クロック信号
ICMD  内部コマンド信号
LAD、LAD2、LAD3  ラッチアドレス信号
ND1、ND2、/ND1、/ND2  ノード
TIM1、TIM2  タイミング信号
VII  電源線
VSS  接地線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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