(57)【特許請求の範囲】
【請求項１】
第２ノードの電位に応じて第１ノードの電位を第１電位に調節するための第１手段と、
前記第１ノードの電位に応じてランプアップされる電源電圧を前記第２ノードに供給するための第２手段と、
前記第２ノードの電位を反転遅延させて第3ノードの電位を決定するための第３手段と、
前記第３ノードの電位に応じて第４ノードの電位を第２電位に調節するための第４手段と、
前記第４ノードの電位を反転遅延させるための第５手段と、
前記第５手段の出力信号及びこの反転信号に応じて前記第３ノードの電位を出力端子に出力するための第６手段と、
前記第５手段の出力信号の反転信号に応じて前記出力端子の信号を調節するための第７手段とを含んでなることを特徴とするパワーオンリセット回路。
【請求項２】
電源端子と前記第２ノードとの間に接続され、前記第２ノードの電位に応じて前記電源電圧を供給するためのＮＭＯＳトランジスタと、
前記第２ノードと接地端子との間に接続されたキャパシタとをさらに含むことを特徴とする請求項１記載のパワーオンリセット回路。
【請求項３】
前記第１手段は、前記電源端子と前記第1ノードとの間に接続され、前記第２ノードの電位に応じて前記電源電圧を前記第１ノードに供給するためのＰＭＯＳトランジスタと、前記第１ノードと接地端子との間に接続され、前記第１ノードの電位に応じて駆動される第１ＮＭＯＳトランジスタ及び前記第１ＮＭＯＳトランジスタの出力に応じて駆動される第２ＮＭＯＳトランジスタとからなることを特徴とする請求項１記載のパワーオンリセット回路。
【請求項４】
前記第２手段は前記電源端子と前記第２ノードとの間に接続され、前記第１ノードの電位に応じて駆動される多数のＰＭＯＳトランジスタからなることを特徴とする請求項１記載のパワーオンリセット回路。
【請求項５】
前記第４手段は、前記第３ノードの電位に応じて電源電圧を前記第４ノードに供給するためのＰＭＯＳトランジスタと、
前記第4ノードの電位及び前記第3ノードの電位に応じて前記第４ノードの電位を調節するための電源電圧検出部とからなることを特徴とする請求項１記載のパワーオンリセット回路。
【請求項６】
前記電源電圧検出部は、電源端子と前記第4ノードとの間に接続され、前記第4ノードの電位に応じて電源電圧を第4ノードに供給するためのＰＭＯＳトランジスタと、
前記第4ノードと接地端子との間に接続され、前記第３ノードの電位に応じて第４ノードの電位を接地電位に降下させるためのＮＭＯＳトランジスタとからなることを特徴とする請求項５記載のパワーオンリセット回路。
【請求項７】
前記第６手段は伝送ゲートであることを特徴とする請求項１記載のパワーオンリセット回路。
【請求項８】
前記第７手段はＮＭＯＳトランジスタであることを特徴とする請求項１記載のパワーオンリセット回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はパワーオンリセット回路(power on reset circuit)に係り、特に電源電圧のランプアップ時間(ramp up time)または工程変化に関係無く安定して動作できるパワーオンリセット回路に関する。
【０００２】
【従来の技術】
フラッシュＥＥＰＲＯＭ(flash EEPROM)はロジック回路を含んでいるが、電源電圧がセットアップされてから、ロジック回路は一定状態をもって初期化が行なわれなければならない。従って、電源電圧がセットアップされる瞬間、初期化を成し得る信号が発生しなければならないが、このためにパワーオンリセット回路が用いられる。
【０００３】
以下、従来のパワーオンリセット回路を図１に基づいて説明する。
【０００４】
図１は従来のパワーオンリセット回路図であり、次のように構成される。電源端子と第2ノードＱ２との間には第1乃至第３ＰＭＯＳトランジスタＰ１乃至Ｐ３が接続されるが、第１ＰＭＯＳトランジスタＰ１は第1ノードＱ１の電位に応じて駆動され、第２ＰＭＯＳトランジスタＰ２はダイオードの役割を果たし、第３ＰＭＯＳトランジスタＰ３はゲート端子が接地端子ＶＳＳに接続され、ターンオン状態を維持する。第１乃至第５トランジスタＮ１乃至Ｎ５は第２ノードＱ２と接地端子Ｖｓｓとの間に接続され、ゲート端子が電源端子に接続され、常時ターンオン状態を維持する。第６ＮＭＯＳトランジスタＮ６は電源端子と第２ノードＱ２との間に接続され、ゲート端子が第２ノードＱ２に接続される。第２ノードＱ２と接地端子Ｖｓｓとの間には第２キャパシタＣ２が接続される。電源端子と第３ノードＱ３との間には第４及び第５ＰＭＯＳトランジスタＰ４及びＰ５が接続されるが、第４ＰＭＯＳトランジスタＰ４は第１ノードＱ１の電位に応じて駆動され、第５ＰＭＯＳトランジスタＰ５は接地端子ＶＳＳに接続され、常時ターンオン状態を維持する。第３ノードＱ３と接地端子Ｖｓｓとの間には第７乃至第９ＮＭＯＳトランジスタＮ７乃至Ｎ９が接続されるが、これらのゲート端子はそれぞれ第２ノードＱ２に接続される。電源端子と第３ノードＱ３との間に第３及び第４キャパシタＣ３及びＣ４が並列接続され、第３ノードＱ３と接地端子Ｖｓｓとの間には第１０乃至第１ＮＭＯＳトランジスタ（Ｎ１０乃至Ｎ１３）が接続されるが、これらのゲート端子はそれぞれ第１ノードＱ１に接続される。第３ノードＱ３の電位は第１乃至第６インバータ（Ｉ１乃至Ｉ６）を介して遅延してリセット信号ＲＳＴを出力する。一方、電源端子と第２ノードＱ１との間には直列に接続された多数のＰＭＯＳトランジスタと第１４ＮＭＯＳトランジスタＮ１４が接続され、第１５ＮＭＯＳトランジスタＮ１５が接続される。直列に接続された多数のＰＭＯＳトランジスタはそれぞれのゲート端子が接地端子Ｖｓｓに接続される。第１ノードＱ１と接地端子Ｖｓｓとの間には第１キャパシタＣ１が接続される。
【０００５】
以下、このように構成される従来のパワーオンリセット回路の駆動方法を説明する。
【０００６】
初期状態で、第１ノードＱ１はロー状態を維持しているため、ＰＭＯＳトランジスタのしきい値電圧Ｖｐｎ以上に電源電圧Ｖｃｃが供給されると、第１及び第４ＰＭＯＳトランジスタ（Ｐ１及びＰ４）はターンオンされる。電源電圧Ｖｃｃはターンオンされた第１ＰＭＯＳトランジスタＰ１と第２及び第３ＰＭＯＳトランジスタ（Ｐ２及びＰ３）を介して第２ノードＱ２に供給される。しかし、電源端子がゲートに接続され、第２ノードＱ２と接地端子Ｖｓｓとの間に接続された第１乃至第５ＮＭＯＳトランジスタ（Ｎ１乃至Ｎ５）を介して第２ノードＱ２の電位はロー状態を維持する。第２ノードＱ２がロー状態を維持するので、第６ＮＭＯＳトランジスタＮ６がターンオンされ、電源電圧Ｖｃｃが第６ＮＭＯＳトランジスタＮ６を介して第２ノードＱ２に供給され、この電位は第２キャパシタＣ２にチャージされながら、接地電圧Ｖｓｓに降下する。従って、第２ノードＱ２とゲートとが接続され、第３ノードＱ３と接地端子Ｖｓｓとの間に接続された第７乃至第９ＮＭＯＳトランジスタ（Ｎ７乃至Ｎ９）はターンオフされる。一方、電源電圧Ｖｃｃはターンオンされた第４ＰＭＯＳトランジスタＰ４と第５ＰＭＯＳトランジスタＰ５を介して第２ノードＱ２に供給され、第７乃至第９ＮＭＯＳトランジスタ（Ｎ７乃至Ｎ９）がターンオンされているため、第２ノードＱ２はハイ状態を維持する。ところが、ゲート端子が第１ノードＱ１に接続され、第３ノードＱ３と接地端子Ｖｓｓとの間に接続された第１０乃至第１３ＮＭＯＳトランジスタ（Ｎ１０乃至Ｎ１３）がロー状態を維持している第１ノードＱ１の電位によってターンオフされているため、第３ノードＱ３はハイ状態を維持する。ハイ状態を維持する第３ノードＱ３の電位は第１乃至第６インバータ（Ｉ１乃至Ｉ６）を介して所定時間遅延してリセットＲＳＴ信号を出力してチップをリセットさせる。
【０００７】
ところが、段々上昇する電源電圧Ｖｃｃは直列に連結された多数のＰＭＯＳトランジスタと第１キャパシタＣ１によって所定時間遅延して第１ノードＱ１に供給され、この電圧によって第１ノードＱ１の電位は上昇する。これにより、第１及び第４ＰＭＯＳトランジスタ（Ｐ１及びＰ４）はターンオフされて電源電圧Ｖｃｃの供給が遮断され、第１０乃至第１３ＮＭＯＳトランジスタ（Ｎ１０乃至Ｎ１３）はターンオンされて第３ノードＱ３の電位をロー状態にする。これにより、第１乃至第６インバータ（Ｉ１乃至Ｉ６）を介してロー状態の信号が出力されるので、リセット動作を停止する。
【０００８】
図２及び図３はランプアップ時間による図１の出力波形図であり、図２は５ｍｓｅｃランプアップ時の出力波形図である。図３は２００ｍｓｅｃランプアップ時の出力波形図である。図２に示すように、図１のパワーオンリセット回路は電源電圧Ｖｃｃが印加されて上昇するときに約２ｍｓｅｃまで約２Ｖ程度のリセット信号が発生する。しかし、図３に示すように、２００ｍｓｅｃランプアップ時にはリセット信号が発生しないことが分かる。即ち、最適のパラメータである２ｍｓｅｃの遅いランピング(slow ramping)ではリセット信号が発生しないためチップをリセットさせることができない。
【０００９】
【発明が解決しようとする課題】
従って、本発明の目的は、電源電圧のランプアップ時間に関係なくリセット信号を発生させうるパワーオンリセット回路を提供することにある。
【００１０】
【課題を解決するための手段】
前記目的を達成するための本発明は、第２ノードの電位に応じて第１ノードの電位を第１電位に調節するための第１手段と、前記第１ノードの電位に応じてランプアップされる電源電圧を前記第２ノードに供給するための第２手段と、前記第２ノードの電位を反転遅延させて第３ノードの電位を決定するための第３手段と、前記第３ノードの電位に応じて第４ノードの電位を第２電位に調節するための第４手段と、前記第４ノードの電位を反転遅延させるための第５手段と、前記第５手段の出力信号及びこの反転信号に応じて前記第３ノードの電位を出力端子に出力するための第６手段と、前記第５手段の出力信号の反転信号に応じて前記出力端子の信号を調節するための第７手段とを含んでなることを特徴とする。
【００１１】
【発明の実施の形態】
以下、添付図に基づいて本発明を詳細に説明する。
【００１２】
図４は本発明に係るパワーオンリセット回路図であり、次のように構成される。
【００１３】
第１ＰＭＯＳトランジスタＰ２１は電源端子と第１ノードＱ２１との間に接続され、第２ノードＱ２２の電位に応じて駆動される。第１及び第２ＮＭＯＳトランジスタ（Ｎ２１及びＮ２２）は第１ノードＱ２１と接地端子Ｖｓｓとの間に接続され、ダイオード形態で構成される。第２乃至第４ＰＭＯＳトランジスタ（Ｐ２２乃至Ｐ２４）は電源端子と第２ノードＱ２２との間に接続され、これらのそれぞれは第１ノードＱ２１の電位に応じて駆動される。第２ノードＱ２２と接地端子Ｖｓｓとの間には第１キャパシタＣ２１が接続され、電源端子と第２ノードＱ２２との間には第２ノードＱ２２の電位に応じて駆動される第３ＮＭＯＳトランジスタＮ２３が接続される。第１乃至第３インバータ（Ｉ２１乃至Ｉ２３）は第２ノードＱ２２の電位を反転遅延させ、第３ノードＱ２３の電位を決定する。第５ＰＭＯＳトランジスタＰ２５は電源端子と第４ノードＱ２４との間に接続され、第３ノードＱ２３の電位に応じて駆動される。電源端子と第４ノードＱ２４との間には第６及び第７ＰＭＯＳトランジスタ（Ｐ２６及びＰ２７）が接続されるが、第６ＰＭＯＳトランジスタＰ２６はゲート端子が接地端子Ｖｓｓに接続されて常時ターンオン状態を維持し、第７ＰＭＯＳトランジスタＰ２７はゲート端子が第４ノードＱ２４に接続され、第４ノードＱ２４の電位に応じて駆動される。第４ノードＱ２４と接地端子Ｖｓｓとの間には第５ＮＭＯＳトランジスタＮ２５及び抵抗Ｒが接続されるが、第５ＮＭＯＳトランジスタＮ２５は第３ノードＱ２３の電位に応じて駆動される。第６及び第７ＰＭＯＳトランジスタ（Ｐ２６及びＰ２７）、そして第５ＮＭＯＳトランジスタＮ２５及び抵抗Ｒは電源電圧検出部１０として作用する。第４ノードＱ２４の電位は第４乃至第６インバータ（Ｉ２４乃至Ｉ２６）を介して反転遅延して伝送ゲートＭ２１のＮＭＯＳトランジスタ側に入力され、第７インバータＩ２７を介して反転されてＰＭＯＳトランジスタ側に入力され、出力端子と接地端子との間に接続された第４ＮＭＯＳトランジスタＮ２４のゲートに入力される。伝送ゲートＭ２１を介してリセットＲＳＴ信号が出力され、チップをリセットさせる。
【００１４】
次に、このように構成される本発明に係るパワーオンリセット回路の駆動方法を説明する。
【００１５】
電源電圧Ｖｃｃがランプアップされる前の初期状態で、第２ノードＱ２２はＮＭＯＳトランジスタのしきい値電圧Ｖｔｎ以上上がらないように初期値を持たなければならない。このため、第３ＮＭＯＳトランジスタＮ２３が電源端子と第２ノードＱ２２との間に接続されており、第２ノードＱ２２の初期値を安定に維持するため、第２ノードＱ２２と接地端子との間に１０ｐＦ以上の第１キャパシタＣ２１が接続されている。第２ノードＱ２２がロー状態を維持するために、第１乃至第３インバータ（Ｉ２１乃至Ｉ２３）を介して電位が決定される第３ノードＱ２３はハイ状態の電位をもつ。ハイ状態を維持する第３ノードＱ２３の電位によって第５ＰＭＯＳトランジスタＰ２４はターンオフされ、電源電圧検出部１０として作用する第５ＮＭＯＳトランジスタＮ２５はターンオンされ、第４ノードＱ２４はロー状態を維持する。第４ノードＱ２４がロー状態を維持するために、電源電圧検出部１０の第６及び第７ＰＭＯＳトランジスタ（Ｐ２６及びＰ２７）によって電源電圧Ｖｃｃが印加されるが、ターンオンされた第５ＮＭＯＳトランジスタＮ２５によって接地端子にパスが形成され、第４ノードＱ２４はロー状態を引き続き維持する。ロー状態を維持する第４ノードＱ２４の電位は第４乃至第６インバータ（Ｉ２４乃至Ｉ２６）を介して反転遅延してハイ状態に伝送ゲートＭ２１のＮＭＯＳ側に入力され、第７インバータＩ２７を介してロー状態に反転されてＰＭＯＳ側に入力され、伝送ゲートＭ２１をターンオンさせる。一方、第７インバータＩ２７を介したロー状態の信号によって第４ＮＭＯＳトランジスタＮ２４はターンオフされる。従って、リセット信号ＲＳＴが出力される。
【００１６】
第２ノードＱ２２がロー状態を維持するため、第１ＰＭＯＳトランジスタＰ２１がターンオンされ、ランプアップされる電源電圧ＶｃｃがＰＭＯＳトランジスタのしきい値電圧Ｖｔｐより高い時、電源電圧Ｖｃｃが第１ノードＱ２１に供給される。供給される電源電圧Ｖｃｃは第１及び第２ＮＭＯＳトランジスタ（Ｎ２１及びＮ２２）をターンオンさせることのできる２Ｖｔｎとなるまで第１ノードＱ２１の電位を上昇させる。第１ノードＱ２１の電位が２Ｖｔｎとなる前まで第２ノードＱ２２はロー状態を維持するため、前述の方法と同様にリセット信号ＲＳＴを出力する。
【００１７】
第１ノードＱ２１の電位は引き続き上昇していて、電源電圧Ｖｃｃが第１及び第２ＮＭＯＳトランジスタ（Ｎ２１及びＮ２２）をターンオンさせうる２Ｖｔｎ以上に上昇すると、接地電位に降下する。従って、第１ノードＱ２１とゲート端子とが接続された第２乃至第４ＰＭＯＳトランジスタ（Ｐ２２乃至Ｐ２４）をターンオンさせて電源電圧Ｖｃｃが第２ノードＱ２２に供給される。これにより、第２ノードＱ２２はハイ状態を維持し、第１乃至第３インバータ（Ｉ２１乃至Ｉ２３）を介して反転遅延して第３ノードＱ２３に供給される。ロー状態を維持する第３ノードＱ２３の電位によって第５ＰＭＯＳトランジスタＰ２５はターンオンされ、第５ＮＭＯＳトランジスタＮ２５はターンオフされる。従って、第４ノードＱ２４はターンオンされた第５ＰＭＯＳトランジスタＰ２５によって供給された電源電圧Ｖｃｃによってハイ状態を維持し、この信号が第４乃至第６インバータ（Ｉ２４乃至Ｉ２６）を介して反転遅延してロー状態に伝送ゲートＭ２１のＮＭＯＳ側に入力され、第７インバータＩ２７を介してハイ状態に反転されてＰＭＯＳ側に入力され、伝送ゲートＭ２１をターンオフさせる。また、第４ＮＭＯＳトランジスタＮ２４をターンオンさせて出力端子を接地電位に降下させるので、リセット信号ＲＳＴの供給を遮断する。
【００１８】
図５はこのように構成及び駆動される本発明に係るパワーオンリセット回路の１０００ｍｓｅｃランプアップ時の出力波形図であり、電源電圧Ｖｃｃが１０００ｍｓｅｃの間５Ｖに上昇する間、約４２０ｍｓｅｃまで約２．１Ｖのリセット信号が発生する。
【００１９】
図６は本発明に係るパワーオンリセット回路の５０μｓｅｃランプアップ時の出力波形図であり、速いランピング時間でも本発明に係るパワーオンリセット回路によってリセット信号が発生することを示しており、またこれを用いて電源電圧検出部の機能を考察することができる。
【００２０】
電源電圧検出部１０は電源電圧Ｖｃｃが速くランピングした時に発生する虞のある問題を補完するために設置する。図６に示すように、電源電圧のランプアップ時間を５０μｓｅｃにした時、電源電圧レベルが完全に上昇した後、第１ノードＱ２１は約３．５Ｖを維持し、第２乃至第４ＰＭＯＳトランジスタ（Ｐ２２乃至Ｐ２４）が弱くターンオンされた状態なので、第２ノードＱ２２がハイ状態となるまで時間がかかる。電源電圧Ｖｃｃがセットアップされてから、５０μｓｅｃの後チップが動作できる条件にならなければならないが、第２ノードＱ２２がハイ状態になるまでより長時間がかかるとすれば、チップが動作すべき時点で引き続きリセット信号がハイ状態に出力され、チップが誤動作することになる。従って、第３ノードＱ２３は電源電圧Ｖｃｃのセットアップ時間以降にも引き続きハイ状態を保持する。もし第３ノードＱ２３の電位をパワーオンリセット信号として使用すると、前述したようにチップが誤動作する。従って、図４に示すような電源電圧検出部１０を設置して第３ノードＱ２３がハイ状態を有するとき、電源電圧検出部１０のイネーブル信号として第３ノードＱ２３の電位を用いて第３ノードＱ２３の電位をある一定の電源電圧Ｖｃｃレベルで検出するようにする。これにより、伝送ゲートに入力される信号をロー状態に調節して伝送ゲートをターンオフさせ、第３ノードＱ２３の電位が出力されることを防止し、第４ＮＭＯＳトランジスタＮ２４を用いてパワーオンリセット信号がロー状態に出力されるようにする。
【００２１】
図７（ａ）及び図７（ｂ）は本発明に係るパワーオンリセット回路の５０００ｍｓｅｃランプアップ時のモデルパラメータの変化による波形図であり、本発明に係るパワーオンリセット回路は従来のパワーオンリセット回路とは異なって遅いランピングでモデルパラメータの変化にも拘わらず動作することを示している。
【００２２】
【発明の効果】
上述した本発明によれば、電源電圧のランプアップ時間に関係なくパワーオンリセット信号を発生させることができてチップの誤動作を防止することができ、これにより素子の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】従来のパワーオンリセット回路図である。
【図２】図１の動作を説明するための波形図である。
【図３】図１の動作を説明するための波形図である。
【図４】本発明に係るパワーオンリセット回路図である。
【図５】図４の動作を説明するための波形図である。
【図６】図４の動作を説明するための波形図である。
【図７】図７（ａ）及び図７（ｂ）は本発明に係るパワーオンリセット回路のモデルパラメータの変化による動作を説明するための波形図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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