(57)【特許請求の範囲】
【請求項１】
リアルビット線部とダミービット線部が共にローカルビット線およびグローバルビット線からなる階層化ビット線方式の半導体記憶装置であって、
前記ローカルビット線の中央付近に設けられた当該ローカルビット線と前記グローバルビット線を接続するトランスファゲートと、
前記リアルビット線部の前記グローバルビット線の電位とセンス用基準電位との間で差動増幅する読出用増幅回路と、
前記読出用増幅回路の出力信号を反転し、所定の活性化信号により制御される再書込用トランスファゲートを介して前記リアルビット線部の前記グローバルビット線に供給する再書込用増幅回路と、
ビット線プリチャージ制御信号により、スタンバイ中はプリチャージ用基準電位にチャージアップされ、且つ、アクティブ中はフローティングになっている前記ダミービット線部の前記グローバルビット線と、を備え、
前記ダミービット線部内のメモリセルにはデータが書き込みされないように構成され、前記ダミービット線部の前記グローバルビット線の電位を前記センス用基準電位として供給するようにしたことを特徴とする半導体記憶装置。
【請求項２】
前記読出用増幅回路はカレントミラーアンプであり、また、
前記再書込用増幅回路はトライステートインバータまたはラッチ回路であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
リアルビット線部とダミービット線部が共にローカルビット線およびグローバルビット線からなる階層化ビット線方式の半導体記憶装置であって、
複数のメモリブロックと、
前記ローカルビット線の中央付近に設けられた当該ローカルビット線と前記グローバルビット線を接続するトランスファゲートと、
前記リアルビット線部の前記グローバルビット線の電位とセンス用基準電位との間で差動増幅する読出用増幅回路と、
前記読出用増幅回路の出力信号を反転し、所定の活性化信号により制御される再書込用トランスファゲートを介して前記リアルビット線部の前記グローバルビット線に供給する再書込用増幅回路と、
ビット線プリチャージ制御信号により、スタンバイ中はプリチャージ用基準電位にチャージアップされ、且つ、アクティブ中はフローティングになっている前記ダミービット線部の前記グローバルビット線と、を備え、
前記ダミービット線部は、各メモリブロックの両側にそれぞれ設けられ、
前記ダミービット線部内のメモリセルにはデータが書き込みされないように構成され、前記ダミービット線部の前記グローバルビット線の電位を前記センス用基準電位として供給するようにしたことを特徴とする半導体記憶装置。
【請求項４】
リアルビット線部とダミービット線部が共にローカルビット線およびグローバルビット線からなる階層化ビット線方式の半導体記憶装置であって、
メモリブロックを構成する複数のサブアレイと、
前記ローカルビット線の中央付近に設けられた当該ローカルビット線と前記グローバルビット線を接続するトランスファゲートと、
前記リアルビット線部の前記グローバルビット線の電位とセンス用基準電位との間で差動増幅する読出用増幅回路と、
前記読出用増幅回路の出力信号を反転し、所定の活性化信号により制御される再書込用トランスファゲートを介して前記リアルビット線部の前記グローバルビット線に供給する再書込用増幅回路と、
ビット線プリチャージ制御信号により、スタンバイ中はプリチャージ用基準電位にチャージアップされ、且つ、アクティブ中はフローティングになっている前記ダミービット線部の前記グローバルビット線と、を備え、
前記ダミービット線部は、前記複数のサブアレイに対して当該サブアレイの一側にそれぞれ設けられ、
前記ダミービット線部内のメモリセルにはデータが書き込みされないように構成され、前記ダミービット線部の前記グローバルビット線の電位を前記センス用基準電位として供給するようにしたことを特徴とする半導体記憶装置。
【請求項５】
リアルビット線部とダミービット線部が共にローカルビット線およびグローバルビット線からなる階層化ビット線方式の半導体記憶装置であって、
メモリブロックを構成する複数のサブアレイと、
前記ローカルビット線の中央付近に設けられた当該ローカルビット線と前記グローバルビット線を接続するトランスファゲートと、
前記リアルビット線部の前記グローバルビット線の電位とセンス用基準電位との間で差動増幅する読出用増幅回路と、
前記読出用増幅回路の出力信号を反転し、所定の活性化信号により制御される再書込用トランスファゲートを介して前記リアルビット線部の前記グローバルビット線に供給する再書込用増幅回路と、
ビット線プリチャージ制御信号により、スタンバイ中はプリチャージ用基準電位にチャージアップされ、且つ、アクティブ中はフローティングになっている前記ダミービット線部の前記グローバルビット線と、を備え、
前記ダミービット線部は、前記複数のサブアレイに対して当該サブアレイの両側にそれぞれ設けられ、
前記ダミービット線部内のメモリセルにはデータが書き込みされないように構成され、前記ダミービット線部の前記グローバルビット線の電位を前記センス用基準電位として供給するようにしたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、階層化ビット線方式の半導体記憶装置に関する。
近年、半導体技術の進歩に伴って、半導体記憶装置も高集積化および大容量化されており、同時に、高速化および低消費電力化の要求もされている。そのため、メモリセルアレイ部のセンスアンプによる増幅時間の短縮および消費電力の低減を行なうことのできる半導体記憶装置の提供が要望されている。
【０００２】
【従来の技術】
近年、半導体記憶装置（例えば、ＤＲＡＭ：Dynamic Random Access Memory) は、６４Ｍビット, 或いは, ２５６Ｍビットというように大容量化されつつある。そして、処理データの大規模化および周辺機器の高速化に伴って、半導体記憶装置に対する動作速度の高速化の要求も強くなっている。さらに、半導体記憶装置をバッテリ駆動によるノート型のパーソナルコンピュータや携帯機器に使用する場合だけでなく、半導体記憶装置の消費電力を低減することも重要視されて来ている。
【０００３】
このような要求を満たすものとして、階層化ビット線方式のＤＲＡＭ（半導体記憶装置）が提案されている。この階層化ビット線方式は、多層金属配線を利用して、ビット線をグローバルビット線とポリシリコンまたはポリサイドからなるローカルビット線とに分け、該グローバルビット線とローカルビット線との間にトランスファゲートを設けるようになっている。そして、階層化ビット線方式は、アクセスの掛かったワード線が存在するメモリセルアレイ中のトランスファゲートだけを開く（スイッチオンする）ことにより、ビット線の低容量化および低時定数化を図るようになっている。
【０００４】
図１０は本発明に対応する関連技術としての半導体記憶装置の一例を示す回路図である。同図において、参照符号GBLX,GBLZ はグローバルビット線,LBL0X,LBL0Z;LBL1X,LBL1Zはローカルビット線,WL はワード線,DBX,DBZはデータ信号線、TG0,TG1 はトランスファゲート, SAはセンスアンプ, そして, MCはメモリセルを示している。また、参照符号φX0, φX1はローカルビット線選択信号, CLはコラム選択信号, TGRX,TGRZ,TGR0,TGR1 はリセット用トランスファゲート, そして, ＶR は基準電圧（固定の基準電圧）を示している。ここで、各ワード線WLと各ローカルビット線LBL0X,LBL0Z,LBL1X,LBL1Z との間には、それぞれメモリセルMCが設けられている。尚、ローカルビット線対LBL0X,LBL0Z に対しては、例えば、ｎ＋１本のワード線WL(0-o〜0-n)が設けられ、また、ローカルビット線対LBL1X,LBL1Z に対しては、例えば、ｎ＋１本のワード線WL(1-o〜1-n)が設けらている。
【０００５】
図１０に示されるように、関連技術の半導体記憶装置においては、ローカルビット線LBL0X,LBL0Z,LBL1X,LBL1Z とグローバルビット線GBLX,GBLZ の接続点となるトランスファゲートTG0,TG1 は、それぞれローカルビット線LBL0X,LBL0Z,LBL1X,LBL1Z の一端に設けられている。また、図１０に示す関連技術の半導体記憶装置において、グローバルビット線は、２本の相補の信号線GBLX,GBLZ として構成されている。
【０００６】
図１１は半導体記憶装置におけるメモリセルMCの一例を示す図である。同図に示されるように、メモリセルMCは、ゲートトランジスタＱおよび容量Ｃにより構成され、該トランジスタＱのドレインはローカルビット線LBL(LBL0X,LBL0Z,LBL1X,LBL1Z)に接続され、ゲートはワード線WLに接続され、そして、ソースは容量Ｃを介して電源Ｖp に接続されている。
【０００７】
このように、図１０に示す関連技術の半導体記憶装置では、グローバルビット線GBLX,GBLZ との接続を制御するトランスファゲートTG0,TG1 は、各ローカルビット線LBL0X,LBL0Z,LBL1X,LBL1Z の一端に設けられ、また、グローバルビット線は、２本の相補の信号線GBLX,GBLZ として構成されている。
図１２は図１０の半導体記憶装置の動作を説明するための各信号波形を示す図である。
【０００８】
図１２に示されるように、まず、/RAS（ロウ・アドレス・ストローブ）信号が高レベル“Ｈ”から低レベル“Ｌ”に変化すると、ビット線リセット信号φB が高レベル“Ｈ"(高電位の電源電圧ＶccまたはＶii）から低レベル“Ｌ"(低電位の電源電圧Ｖss）へ立ち下がり、ローカルビット線選択信号φx(φX0, φX1）が変化すると、対応するローカルビット線LBL0X,LBL0Z が選択されてグローバルビット線GBLX,GBLZ に接続される。ここでは、ローカルビット線選択信号φX0がＶcc＋α（または、Ｖii＋α）となってローカルビット線LBL0X,LBL0Z が選択（セレクト状態）され、ローカルビット線選択信号φX1が低レベル“Ｌ”となってローカルビット線LBL1X,LBL1Z が非選択（アンセレクト状態）される場合を考える。
【０００９】
次いで、所定のワード線WLが選択されると、該ワード線WLに接続されたメモリセルMCの内容がローカルビット線LBL0X,LBL0Z を介してグローバルビット線GBLX,GBLZ に現出する。このとき、関連技術の半導体記憶装置では、トランスファゲートTG0 がローカルビット線LBL0X,LBL0Z の一端に設けられているため、ビット線(LBL0X,LBL0Z) の配線抵抗および信号伝送時定数が大きくなって、読み出し時間（ｔ）が増大することにもなる。すなわち、ビット線LBL0X,LBL0Z(GBLX,GBLZ)に十分な差電圧が生じるまでの時間（ｔ）を短縮するためには、例えば、ローカルビット線の長さを短くして該ローカルビット線の数を増大し、且つ、トランスファゲートの数および該トランスファゲートを制御する信号線（信号φX ）の数を増大する必要があった。
【００１０】
さらに、関連技術の半導体記憶装置では、通常、金属配線（例えば、アルミニウム配線）により形成されるグローバルビット線GBLX,GBLZ を相補の２本設ける必要があり、製造技術の問題から上記金属配線間のピッチを短くすることができず、集積度が低下することにもなっている。
尚、図１２において、例えば、データの読み出し処理が終了すると、/RAS信号が低レベル“Ｌ”から高レベル“Ｈ”に変化し、ワード線WLのレベルが低レベル“Ｌ”となり、また、ビット線リセット信号φB も低レベル“Ｌ”から高レベル“Ｈ”へ戻ってグローバルビット線GBLX,GBLZ のレベルを基準電圧（基準電位）ＶR とする。そして、ローカルビット線選択信号φx(φX0）の電位もＶcc＋α（または、Ｖii＋α）からＶcc（または、Ｖii）となり、ローカルビット線LBL0X,LBL0Z とグローバルビット線GBLX,GBLZ との接続が初期状態に戻る。
【００１１】
上述したような半導体記憶装置（階層化ビット線方式の半導体記憶装置）が有する課題に鑑み、本発明者は、ローカルビット線の数を増やすことなく、より一層の高速化および低消費電力化を行うことが可能な半導体記憶装置を特願平６−２９３０５０号として提案した。
図１３は特願平６−２９３０５０号において提案した本発明に対応する関連技術としての半導体記憶装置の他の例を示す回路図である。
【００１２】
図１３に示されるように、特願平６−２９３０５０号において提案した関連技術の半導体記憶装置は、ローカルビット線LBLZ0,LBLZ1 およびグローバルビット線GBLZ,GBLX を有する階層化ビット線方式の半導体記憶装置であり、トランスファゲートTG0,TG1 は、ローカルビット線LBLZ0,LBLZ1 の中央付近に設けるようになっている。すなわち、各トランスファゲートTG0,TG1 と各ローカルビット線LBLZ0,LBLZ1 の端部のメモリセルMCとの長さを低減し、ビット線の抵抗を低減するようになっている。
【００１３】
さらに、図１３に示す関連技術の半導体記憶装置は、ローカルビット線LBLZ0,LBLZ1 を単一のグローバルビット線GBLZに接続し、このグローバルビット線GBLZの電位を基準電位ＶR との間で差動増幅するようになっている。すなわち、図１０に示す半導体記憶装置における相補の（２本の）グローバルビット線GBLX,GBLZ にそれぞれ接続していた２対のローカルビット線LBL0X,LBL0Z;LBL1X,LBL1Z(LBLZ0,LBLZ1)を、単一の（１方の）グローバルビット線GBLZにのみ接続し、他方のグローバルビット線GBLXを除去するようになっている。これにより、グローバルビット線の数を低減（半減）すると共に、ビット線の充放電電流を削減してセンスアンプの増幅時間を短縮するようになっている。
【００１４】
【発明が解決しようとする課題】
図１４は図１３の半導体記憶装置におけるデータ”１”の読み出し動作を説明するための各信号波形を示す図である。
図１４に示されるように、まず、/RAS（ロウ・アドレス・ストローブ）信号が高レベル“Ｈ”から低レベル“Ｌ”に変化すると、ビット線リセット信号φB （図１４では省略）が高レベル“Ｈ"(高電位の電源電圧ＶccまたはＶii）から低レベル“Ｌ"(低電位の電源電圧Ｖss）へ立ち下がり、ローカルビット線選択信号φx(φX0, φX1）が変化すると、対応するローカルビット線LBLZ0,LBLZ1 が選択されてグローバルビット線GBLZに接続される。
【００１５】
次いで、所定のワード線WLが選択されると、該ワード線WLに接続されたメモリセルMCの内容がローカルビット線LBLZ0 を介してグローバルビット線GBLZに現出する。ここで、図１３に示す関連技術の半導体記憶装置において、読み出し時の基準電位ＶR としては、固定電位（例えば、ビット線のHigh側振巾とLow 側振巾の中間電位であるＶCC／２、または、内部電源電位ＶIIの中間電位ＶII／２）に設定される。
【００１６】
ところで、読み出し時において、外部電源ＶCC（または、内部電源電位ＶII）が急激に変動すると、この中間電位に設定されている基準電位ＶR も変動してしまう。この基準電位ＶR の変動は、半導体記憶装置自身から発生されるノイズによっても生じ得るものであり、例えば、読み出すべきメモリーセルの接続されているビット線がプリチャージ電位（基準電位）ＶR から切り離された直後にこの変動が生じると（図１４中、符号ＴＴ１参照）、読み出すべきビット線の初期の電位と基準電位ＶR との間に差電位が発生し、その結果、最悪の場合には読み出すべきセルの情報により生じるビット線の電位と基準電位ＶR との間に生じるべき差電圧が減少し、正しい情報を読み出せなくなる。
【００１７】
具体的に、基準電位ＶR が正確にＶCC／２（ＶII／２）の場合に生じるグローバルビット線GBLZの電位と基準電位ＶR との電位差（図１４中、符号ＶＶ１参照）が、基準電位ＶR の上昇により逆向きになってしまい（図１４中、符号ＶＶ２参照）、本来、メモリセルに格納されたデータ”１”を、逆のデータ”０”として読み出してしまう危険があった。このことは、誤った読み出しデータに従って、メモリセルに対して逆のデータを再書き込みすることに対応する。
【００１８】
尚、グローバルビット線GBLZの電位の変化は、カレントミラーアンプ（読出用差動増幅器）Ａに供給された基準電圧（基準電位）ＶR との間で差動増幅される。さらに、カレントミラーアンプＡの出力（GBLX) はインバータ（再書込用増幅器）Ａ' を介してグローバルビット線GBLZが接続されたカレントミラーアンプＡの入力端子にフィードバックされ、これにより、信号線（グローバルビット線GBLXに対応) の電位が電位がＶcc（または、Ｖii：高レベル“Ｈ")となり、また、グローバルビット線GBLZの電位がＶss（低レベル“Ｌ")に変化する。さらに、コラム選択信号CLが低レベル“Ｌ"(Ｖss）から高レベル“Ｈ"(ＶccまたはＶii）へ変化すると、トランスファゲートTGDX,TGDZ がスイッチオンし、信号線（相補のグローバルビット線に対応)GBLX,GBLZの電位がデータ信号線DBX,DBZ に伝えられて外部へ出力される。そして、データの読み出し処理が終了すると、/RAS信号が低レベル“Ｌ”から高レベル“Ｈ”に変化し、ワード線WLのレベルが低レベル“Ｌ”となり、また、ビット線リセット信号φB も低レベル“Ｌ”から高レベル“Ｈ”へ戻って信号線（グローバルビット線)GBLX,GBLZのレベルを基準電圧ＶR とする。このとき、ローカルビット線選択信号φx(φX0, φX1）の電位もＶcc＋α（または、Ｖii＋α）からＶcc（または、Ｖii）となり、ローカルビット線LBLZ0,LBLZ1 とグローバルビット線GBLZとの接続が初期状態に戻る。
【００１９】
このように、図１３に示す関連技術の半導体記憶装置は、グローバルビット線の数を低減すると共に、ビット線の充放電電流を削減してセンスアンプの増幅時間を短縮することが可能ではあるものの、外部電源ＶCCや内部電源電位ＶIIの変動、或いは、半導体記憶装置自身から発生されるノイズ等により、最悪の場合には読み出すべきメモリセルの情報により生じるビット線の電位と基準電位ＶR との間に生じるべき差電圧が減少し、正しい情報を読み出せなくなる危険が考えられる。
【００２０】
本発明は、上述した従来の半導体記憶装置が有する課題に鑑み、電源電位（ＶCCまたはＶII）が変動した場合やノイズが発生した場合等においても、常に正しいデータを読み出すことができる半導体記憶装置の提供を目的とする。
【００２１】
【課題を解決するための手段】
図１は本発明に係る半導体記憶装置の原理構成を示す回路図である。
本発明によれば、リアルビット線部ＲＲとダミービット線部Ｄ１（Ｄ２）が共にローカルビット線LBLZ0, LBLZ1およびグローバルビット線GBLZからなる階層化ビット線方式の半導体記憶装置であって、前記ローカルビット線LBLZ0, LBLZ1の中央付近に設けられた当該ローカルビット線LBLZ0, LBLZ1と前記グローバルビット線GBLZを接続するトランスファゲートTG0, TG1と、前記リアルビット線部ＲＲの前記グローバルビット線GBLZの電位とセンス用基準電位ＶR ' との間で差動増幅する読出用増幅回路Ａと、前記読出用増幅回路Ａの出力信号GBLX を反転し、所定の活性化信号φ2 により制御される再書込用トランスファゲートを介して前記リアルビット線部ＲＲの前記グローバルビット線GBLZ に供給する再書込用増幅回路Ａ' と、ビット線プリチャージ制御信号φB により、スタンバイ中はプリチャージ用基準電位ＶR にチャージアップされ、且つ、アクティブ中はフローティングになっている前記ダミービット線部Ｄ１の前記グローバルビット線DGBLZ と、を備え、前記ダミービット線部Ｄ１内のメモリセルMCにはデータが書き込みされないように構成され、前記ダミービット線Ｄ１部の前記グローバルビット線DGBLZ の電位を前記センス用基準電位 ＶR 'として供給するようにしたことを特徴とする半導体記憶装置が提供される。
【００２２】
【発明の実施の形態】
本発明の半導体記憶装置は、リアルビット線部ＲＲとダミービット線部Ｄ１（Ｄ２）が共にローカルビット線LBLZ0, LBLZ1およびグローバルビット線GBLZからなる階層化ビット線方式の半導体記憶装置であり、ローカルビット線LBLZ0, LBLZ1の中央付近に設けられ、ローカルビット線LBLZ0, LBLZ1とグローバルビット線GBLZを接続するトランスファゲートTG0, TG1、リアルビット線部ＲＲのグローバルビット線GBLZの電位とセンス用基準電位ＶR ' との間で差動増幅する読出用増幅回路Ａ、読出用増幅回路Ａの出力信号GBLX を反転し、所定の活性化信号φ2 により制御される再書込用トランスファゲートを介してリアルビット線部ＲＲのグローバルビット線GBLZ に供給する再書込用増幅回路Ａ'、および、ビット線プリチャージ制御信号φB により、スタンバイ中はプリチャージ用基準電位ＶR にチャージアップされ、且つ、アクティブ中はフローティングになっているダミービット線部Ｄ１のグローバルビット線DGBLZを備えている。ここで、ダミービット線部Ｄ１内のメモリセルMCにはデータが書き込みされないように構成され、ダミービット線Ｄ１部のグローバルビット線DGBLZ の電位をセンス用基準電位 ＶR 'として供給するようになっている。これにより、本発明の半導体記憶装置は、電源電位が変動した場合やノイズが発生した場合等においても、常に正しいデータを読み出すことができる。
【００２３】
図１において、参照符号ＲＲは実際に使用するリアルビット線部を示し、また、Ｄ１およびＤ２はダミービット線部を示している。リアルビット線部ＲＲは、グローバルビット線GBLZ, ローカルビット線LBLZ0,LBLZ1,メモリセルMC, および, センスアンプ部等を含み、また、ダミービット線部Ｄ１（Ｄ２）は、ダミーグローバルビット線DGBLZ,ダミーローカルビット線DLBLZ0,DLBLZ1,および, メモリセルMC等を含んで構成されている。ここで、リアルビット線部ＲＲは、実際には、例えば、１２８本のグローバルビット線GBLZを含んで構成されている。
【００２４】
さらに、図１において、参照符号 DBX,DBZはデータ信号線、TG0,TG1 はトランスファゲート、φX0, φX1はローカルビット線選択信号、CLはコラム選択信号、ＶR はプリチャージ用基準電圧（プリチャージ用基準電位）、そして、ＶR ' はセンス用基準電圧（センス用基準電位）を示している。ここで、各ワード線WLと各ローカルビット線LBLZ0,LBLZ1 との間には、それぞれメモリセルMCが設けられている。尚、ローカルビット線LBLZ0,LBLZ1 は、それぞれ一対設けられている。さらに、ローカルビット線LBLZ0 に対しては、例えば、ｎ＋１本のワード線WL(0-o〜0-n)が設けられ、また、ローカルビット線LBLZ1 に対しては、例えば、ｎ＋１本のワード線WL(1-o〜1-n)が設けらている。また、メモリセルMCの構成は、前述した図１１に示すものと同様である。
【００２５】
図１に示されるように、本発明の半導体記憶装置においては、実際にデータを格納するために使用するリアルビット線部ＲＲと共に、センス用基準電位ＶR ' をリアルビット線部ＲＲのセンスアンプ部（読出用増幅回路：差動増幅回路、カレントミラーアンプＡ）に供給するためのダミービット線部Ｄ１，Ｄ２が設けられている。このダミービット線部Ｄ１，Ｄ２におけるグローバルビット線DGBLZ の一端には、ゲートにビット線リセット信号φB が供給されたトランジスタTGRDが設けられ、また、該グローバルビット線DGBLZ の他端には、読出用増幅回路Ａの一方の入力（基準電位入力）が接続されている。すなわち、読出用増幅回路Ａの基準電位入力に印加されるセンス用基準電位ＶR ' は、ビット線プリチャージ制御信号（ビット線リセット信号）φB により制御されるトランジスタTGRDに応じたビット線プリチャージ用基準電位ＶR がダミービット線部Ｄ１，Ｄ２のグローバルビット線DGBLZ を介して供給されたものとなる。
【００２６】
ここで、ダミービット線部Ｄ１，Ｄ２のトランジスタTGRDを制御するビット線プリチャージ制御信号φB は、リアルビット線部ＲＲのトランジスタTGRDを制御する信号（φB ）であるため、読出用増幅回路Ａの基準電位入力に印加されるセンス用基準電位ＶR ' は、スタンバイ中はプリチャージ用基準電位ＶR にチャージアップされ、また、アクティブ中はフローティングとされることになる。従って、この時（アクティブ状態）、電源電圧が変動したとしても、その変動に関わらず、センス用基準電位ＶR ' を保持することができ、そのセンス用基準電位ＶR ' とリアルビット線部ＲＲのグローバルビット線GBLZの電位とを読出用増幅回路Ａで差動増幅することによりデータの読み出しを行うようになっている。
【００２７】
さらに、センス用基準電位ＶR ' は、ダミービット線部Ｄ１，Ｄ２のグローバルビット線DGBLZ を介して供給されるため、例えば、アクティブ状態におけるノイズ等によりリアルビット線部ＲＲのグローバルビット線GBLZの電位が変動するような場合でも、該変動に応じてセンス用基準電位ＶR ' も変動することになるため、データの読み出し処理を正しく行うことができる。
【００２８】
図２は図１の半導体記憶装置の動作を説明するための各信号波形を示す図である。
図２に示されるように、まず、/RAS（ロウ・アドレス・ストローブ）信号が高レベル“Ｈ”から低レベル“Ｌ”に変化すると、ビット線リセット信号φB が高レベル“Ｈ"(高電位の電源電圧ＶccまたはＶii）から低レベル“Ｌ"(低電位の電源電圧Ｖss）へ立ち下がり、ローカルビット線選択信号φx(φX0, φX1）が変化すると、実際にデータの読み書きを行うために使用するリアルビット線部ＲＲにおいては、対応するローカルビット線LBLZ0,LBLZ1 が選択されてグローバルビット線GBLZに接続される。ここで、ダミービット線部Ｄ１，Ｄ２においては、ビット線リセット信号φB が高レベル“Ｈ”の時、トランジスタTGRDはスイッチ・オンとなり、グローバルビット線DGBLZ を介してプリチャージ用基準電位ＶR （ＶCC／２、または、ＶII／２）が読出用増幅回路Ａの基準電位入力に印加されるが、ビット線リセット信号φB が低レベル“Ｌ”になると、トランジスタTGRDはスイッチ・オフして、グローバルビット線DGBLZ はフローティング状態となる。
【００２９】
図２では、ビット線リセット信号φB が高レベル“Ｈ”から低レベル“Ｌ”へ立ち下がり、ローカルビット線選択信号φx(φX0, φX1）が変化するアクティブ時において、電源電圧（外部電源電圧ＶCCまたは内部電源電圧ＶII）が急激に上昇した場合（図２中、符号ＴＴ１参照）を示しているが、この時、プリチャージ用基準電位ＶR （ＶCC／２、または、ＶII／２）も該電源電圧の上昇に応じて変動する。しかしながら、読出用増幅回路Ａの基準電位入力に印加されるセンス用基準電位ＶR ' は、ビット線リセット信号φB によりトランジスタTGRDがスイッチ・オフとされて、グローバルビット線DGBLZ がフローティングとなっているため、それまでの電圧を保持することができる。すなわち、本発明の半導体記憶装置によれば、リアルビット線部ＲＲのグローバルビット線GBLZがフローティングになった直後に電源電圧（ＶCC，ＶII）が急激に変動しても、ダミービット線部のグローバルビット線DGBLZ を介して供給されるセンス用基準電位ＶR ’はリアルビット線部のグローバルビット線GBLZと同じカップリングを持つフローティングなノードであるため、該アルビット線部のグローバルビット線GBLZと同等な変動しか起らない。従って、読出用増幅回路Ａでは、リアルビット線部ＲＲにおけるグローバルビット線GBLZの電位とセンス用基準電位ＶR ' との電位差がセンスされるため、プリチャージ用基準電位ＶR の変動に関わらず、正しくデータの読み出しを行うことが可能となる。
【００３０】
尚、アクティブ状態におけるノイズ等によりリアルビット線部ＲＲのグローバルビット線GBLZの電位が変動した場合、その変動を打ち消すように、センス用基準電位ＶR ' も変化する様子は、後に図４を参照して説明される。
【００３１】
【実施例】
以下、図面を参照して本発明に係る半導体記憶装置の実施例を説明する。
図３は本発明の半導体記憶装置の一実施例を示す回路図である。同図において、参照符号ＲＲは実際に使用するリアルビット線部を示し、また、Ｄ１およびＤ２はダミービット線部を示している。また、リアルビット線部ＲＲにおいて、参照符号GBLZはグローバルビット線、LBLZ0,LBLZ1 はローカルビット線、WLはワード線,DBX,DBZはデータ信号線、TG0,TG1 はトランスファゲート、そして、MCはメモリセルを示している。さらに、参照符号φX0, φX1はローカルビット線選択信号, CLはコラム選択信号, そして, ＶR はプリチャージ用基準電圧を示している。また、図３において、参照符号Ａはカレントミラーアンプ（読出用増幅回路),Ａ' はトライステートインバータ（再書込用増幅回路),φB はビット線リセット信号, φ1 はカレントミラーアンプの活性化信号,/φ2 は再書き込み用のインバータの活性化信号,CLRは読み出し用コラム選択信号, そして,CLWは書き込み用コラム選択信号を示している。
【００３２】
ダミービット線部Ｄ１（Ｄ２）において、参照符号DGBLZ はグローバルビット線、DLBLZ0,DLBLZ1 はローカルビット線、WLはワード線,DBX,DBZはデータ信号線、TG0,TG1 はトランスファゲート、そして、ＶR ' はセンス用基準電圧を示している。ここで、カレントミラーアンプＡは読み出し用の差動増幅器であり、また、トライステートインバータＡ’は再書き込み用の増幅器である。尚、図３から明らかなように、ダミービット線部Ｄ１（Ｄ２）には、カレントミラーアンプＡおよびインバータＡ' 等の書込／読出回路は設けられていないが、その他の構成はリアルビット線部ＲＲと同様とされている。また、リアルビット線部ＲＲは、例えば、１２８本のグローバルビット線GBLZを含んで構成されている。
【００３３】
ここで、図３に示す実施例では、リアルビット線部ＲＲの両側にダミービット線部Ｄ１およびＤ２を設けるように構成されているが、図９を参照して後述するように、リアルビット線部ＲＲの一方だけに設けてもよく、或いは、所定数のリアルビット線部ＲＲ（メモリアレイの所定数のサブアレイ）に対して設けるようにしてもよい。尚、ダミービット線部Ｄ１（Ｄ２）の構成を書込／読出回路（カレントミラーアンプＡ等）を除いてリアルビット線部ＲＲと同様としたのは、ノイズ等の影響によるリアルビット線部ＲＲのグローバルビット線GBLZの電位の変動を、ダミービット線部Ｄ１（Ｄ２）のグローバルビット線DGBLZ の電位の変化に反映させるためである。
【００３４】
各ワード線WLと各ローカルビット線LBLZ0,LBLZ1 との間には、それぞれメモリセルMCが設けられ、また、ローカルビット線LBLZ0,LBLZ1 は、それぞれ一対設けられている。さらに、ローカルビット線LBLZ0 に対しては、例えば、ｎ＋１本のワード線WL(0-o〜0-n)が設けられ、また、ローカルビット線LBLZ1 に対しては、例えば、ｎ＋１本のワード線WL(1-o〜1-n)が設けらている。
【００３５】
図３に示されるように、本実施例の半導体記憶装置においては、図１３の半導体記憶装置と同様に、ローカルビット線LBLZ0,LBLZ1 とグローバルビット線GBLZの接続点となるトランスファゲートTG0,TG1 をローカルビット線LBLZ0,LBLZ1 の中央に設けるようになっている。すなわち、各トランスファゲートTG0,TG1 と各ローカルビット線LBLZ0,LBLZ1 の端部のメモリセルMCとの長さを図１０に示す関連技術の半導体記憶装置におけるものの約半分とし、ビット線の抵抗を低減するようになっている。
【００３６】
さらに、図１０と図３との比較から明らかなように、本実施例の半導体記憶装置においては、図１０の関連技術における相補の（２本の）グローバルビット線GBLX,GBLZ にそれぞれ接続していた２対のローカルビット線LBL0X,LBL0Z;LBL1X,LBL1Z(LBLZ0,LBLZ1)を、図１３の半導体記憶装置と同様に、単一の（１方の）グローバルビット線GBLZにのみ接続し、他方のグローバルビット線GBLXを除去するようになっている。そして、本実施例の半導体記憶装置は、カレントミラーアンプＡにより、リアルビット線部ＲＲにおけるグローバルビット線GBLZの電位をセンス用基準電位ＶR ' との間で差動増幅することにより、グローバルビット線の数を低減（半減）すると共に、ビット線の充放電電流を削減してセンスアンプの増幅時間を短縮するようになっている。ここで、リアルビット線部ＲＲのグローバルビット線GBLZの両端には、ゲートにビット線リセット信号φB が供給されたリセット用トランジスタTGR およびトランジスタ33が設けられ、該ビット線リセット信号φB （φB が高レベル“Ｈ”のとき）によりグローバルビット線GBLZのレベルをプリチャージ用基準電圧ＶR とするようになっている。尚、後述するカレントミラーアンプＡの出力信号線（GBLX）も、ゲートにビット線リセット信号φB が供給されたリセット用のトランジスタ31により基準電圧（プリチャージ用基準電圧）ＶR にリセットされるようになっている。
【００３７】
図３に示されるように、カレントミラーアンプ（読出用増幅回路）Ａは、Ｐチャネル型ＭＯＳトランジスタ11,12 およびＮチャネル型ＭＯＳトランジスタ13,14,15,16 で構成され、リアルビット線部ＲＲのグローバルビット線GBLZはトランジスタ13のゲートに接続されている。また、ダミービット線部Ｄ１（Ｄ２）のグローバルビット線DGBLZ(センス用基準電位ＶR ')は、トランジスタ14のゲート（基準電位入力）に印加されるようになっており、これにより、カレントミラーアンプＡにおいて、リアルビット線部ＲＲのグローバルビット線GBLZの電位がセンス用基準電位ＶR ' と比較されてデータの読み出しが行われることになる。
【００３８】
また、トライステート型のインバータ（再書込用増幅回路）Ａ' は、Ｐチャネル型ＭＯＳトランジスタ21,22 およびＮチャネル型ＭＯＳトランジスタ23,24 で構成され、グローバルビット線GBLZはトランジスタ22と23の接続個所に接続され、また、カレントミラーアンプＡの出力信号（GBLX）はトランジスタ22および23のゲートに供給されている。また、トランジスタ21および24のソースには、それぞれＰチャネルドライブ信号PSA およびＮチャネルドライブ信号NSA が供給されている。ここで、トランジスタ24のゲートにはノアゲート41の出力が供給され、また、トランジスタ21のゲートにはインバータ42を介してノアゲート41の出力が供給されている。尚、ノアゲート41およびインバータ42で構成される制御回路Ｂは、例えば、コラムデコーダ単位に設ければよく、複数のセンスアンプで共用することができる。また、ノアゲート41の入力には、再書き込み用インバータの活性化信号 /φ2,および, 書き込み用コラム選択信号CLW が供給され、該信号 /φ2,CLW によりインバータＡ' の動作を制御するようになっている。
【００３９】
すなわち、上述したように、リアルビット線部ＲＲのグローバルビット線GBLZの電位は、カレントミラーアンプＡにより、ダミービット線部Ｄ１（Ｄ２）のグローバルビット線DGBLZ を介して供給されるセンス用基準電位ＶR ' との間で差動増幅される。また、カレントミラーアンプＡの出力(GBLX)は増幅器Ａ' を介してリアルビット線部ＲＲのグローバルビット線GBLZと共にカレントミラーアンプＡの入力端子に供給され、これにより、相補のグローバルビット線GBLX,GBLZ に対応する信号線が構成され、該信号線GBLX,GBLZ の電位はトランスファゲート32,34(TGDX,TGDZ)を介してデータ信号線DBWX,DBRX(DBX)およびDBWZ(DBZ) に伝えられて外部へ出力されるようになっている。ここで、トランスファゲート32は、ゲートに読み出し用コラム選択信号CLR が供給されたトランジスタ321 およびゲートに書き込み用コラム選択信号CLW が供給されたトランジスタ322 で構成され、読み出しおよび書き込み時に選択されるようになっており、また、トランスファゲート33は、ゲートに書き込み用コラム選択信号CLW が供給されたトランジスタで構成され、書き込み時に選択されるようになっている。尚、参照符号DBWX,DBWZ は書き込み用のデータ信号線, DBRXは読み出し用のデータ信号線を示し、データ信号線DBX は書き込みおよび読み出し両方のデータ信号線DBWX,DBRX として使用される。
図４は図３の半導体記憶装置におけるデータ”１”の読み出し動作を説明するための各信号波形を示す図である。
【００４０】
図４に示されるように、まず、読み出し動作が開始されると、/RAS（ロウ・アドレス・ストローブ）信号が高レベル“Ｈ”から低レベル“Ｌ”に変化し、ビット線リセット信号φB が高レベル“Ｈ"(高電位の電源電圧ＶccまたはＶii）から低レベル“Ｌ"(低電位の電源電圧Ｖss）へ立ち下がり、グローバルビット線GBLZおよびカレントミラーアンプＡの出力信号線（GBLX）のレベルがプリチャージ用基準電圧ＶR から解放される。
【００４１】
ここで、ダミービット線部Ｄ１，Ｄ２において、ビット線リセット信号φB が高レベル“Ｈ”の時、トランジスタTGRDはスイッチ・オンとなり、グローバルビット線DGBLZ を介してプリチャージ用基準電位ＶR （ＶCC／２、または、ＶII／２）が読出用増幅回路Ａの基準電位入力に印加されるが、ビット線リセット信号φB が低レベル“Ｌ”になると、トランジスタTGRDはスイッチ・オフして、グローバルビット線DGBLZ はフローティング状態となる。
【００４２】
また、実際にデータの読み書きを行うために使用するリアルビット線部ＲＲにおいて、ローカルビット線選択信号φx(φX0, φX1）が変化すると、対応するローカルビット線LBLZ0,LBLZ1 が選択されてグローバルビット線GBLZに接続される。具体的に、一方のローカルビット線選択信号φX0の電位がＶcc（または、Ｖii）からＶcc＋α（または、Ｖii＋α）に変化する（セレクト状態）と、該信号φX0がゲートに供給されたトランスファゲートTG0(２つ）がスイッチオンとなってローカルビット線LBLZ0(２本）とグローバルビット線GBLZが接続され、また、他方のローカルビット線選択信号φX1の電位がＶcc（または、Ｖii）からＶssに変化する（アンセレクト状態）と、該信号φX1がゲートに供給されたトランスファゲートTG1(２つ）がスイッチオフとなりローカルビット線LBLZ0(２本）とグローバルビット線GBLZとは切断される。すなわち、一方の（或いは、１つの）ローカルビット線対LBLZ0 がグローバルビット線GBLZに接続される。
【００４３】
この時、ダミービット線部Ｄ１，Ｄ２においては、ビット線リセット信号φB が高レベル“Ｈ”の時、トランジスタTGRDはスイッチ・オンとなり、グローバルビット線DGBLZ を介してプリチャージ用基準電位ＶR （ＶCC／２、または、ＶII／２）が読出用増幅回路Ａの基準電位入力に印加されるが、ビット線リセット信号φB が低レベル“Ｌ”になると、トランジスタTGRDはスイッチ・オフして、グローバルビット線DGBLZ はフローティング状態となる。
【００４４】
次いで、リアルビット線部ＲＲにおいて、所定のワード線WL（アドレス信号に対応して選択される任意の１本のワード線）が選択され、また、カレントミラーアンプの活性化信号φ1 が高レベル“Ｈ" になると、カレントミラーアンプＡが活性化され、さらに、読み出し用コラム選択信号CLR が高レベル“Ｈ" になると、トランジスタ（トランスファゲート)321がスイッチ・オンとなって、カレントミラーアンプＡの出力信号線GBLXがデータ信号線DBX(DBRX) に接続される。これにより、上記選択された所定のワード線WLに接続されたメモリセルMCの内容がローカルビット線LBLZ0 を介してグローバルビット線GBLZに現出する。ここで、本実施例では、読み出し用コラム選択信号CLR を、読み出し信号の増幅前に高レベル“Ｈ" とし、カレントミラーアンプＡの出力線GBLXをデータ信号線DBX(DBRX) に接続しておくことができ、読み出し動作をより一層高速化することができる。
【００４５】
このとき、ダミービット線部Ｄ１，Ｄ２においても、リアルビット線部ＲＲと同様に、ローカルビット線選択信号φx(φX0, φX1）が変化すると、対応するローカルビット線DLBLZ0,DLBLZ1 が選択されてグローバルビット線DGBLZ に接続され、さらに、選択された所定のワード線WLには所定の電位（高レベル“Ｈ")が印加される。尚、ダミービット線部Ｄ１，Ｄ２におけるメモリセルMCにはデータの書き込みは行われておらず、所定のワード線WLが選択されても、グローバルビット線DGBLZ の電位（センス用基準電位ＶR ')が変化することはない。
【００４６】
図４では、ビット線リセット信号φB が高レベル“Ｈ”から低レベル“Ｌ”へ立ち下がり、ローカルビット線選択信号φx(φX0, φX1）が変化するアクティブ時において、ノイズ等によりリアルビット線部ＲＲのグローバルビット線GBLZの電位が変動した場合を示している（図４中、符号ＴＴ２参照）。このように、リアルビット線部ＲＲのグローバルビット線GBLZの電位が変動すると、該リアルビット線部ＲＲと同様に構成したダミービット線部Ｄ１（Ｄ２）のグローバルビット線DGBLZ を介してカレントミラーアンプＡの一方の入力（基準電位入力）に印加されるセンス用基準電位ＶR ' も同様に変動する（図４中、符号ＴＴ３参照）。従って、リアルビット線部ＲＲのグローバルビット線GBLZの電位とセンス用基準電位ＶR ' との間の電位差は、グローバルビット線GBLZの電位が変動しない時とほぼ同じ電圧となる（図４中、符号ＶＶ３参照）。すなわち、例えば、ワード線WLの電位がＶSSからＶCC＋α（または、ＶII＋α）へ上昇した場合やローカルビット線セレクト信号φｘのＶCCからＶCC＋α（または、ＶIIからＶII＋α）へ上昇した場合、或いは、非選択の場合におけるワード線WLのＶSSへの変化等によるカップリングノイズに対しても、ダミービット線部のグローバルビット線DGBLZ を介して供給されるセンス用基準電位ＶR ' は、リアルビット線部ＲＲのグローバルビット線GBLZの電位の変動と同様の影響を受けるため、両者の変動巾はほぼ一致することになる。従って、アクティブ状態におけるノイズ等によりリアルビット線部ＲＲのグローバルビット線GBLZの電位が変動した場合でも、その変動に対応してセンス用基準電位ＶR ' も変化するため、カレントミラーアンプＡはデータ読み出しを正しく行うことができる。
【００４７】
このとき、本実施例の半導体記憶装置では、トランスファゲートTG0(TG1)がローカルビット線LBLZ0(LBLZ1)の中央付近に設けられているため、選択されたメモリセルMCによる電位の変化を短時間の内にビット線へ伝えることができる。すなわち、例えば、選択されたメモリセルMCがトランスファゲートTG0 から最も遠い場合でも、その距離はローカルビット線LBLZ0 の半分以下になるため、ビット線（ローカルビット線LBLZ0)による抵抗が低減され、選択されたメモリセルMCによるローカルビット線LBLZ0 の電位の変化が短時間で（高速に）グローバルビット線GBLZへ伝えられることになる。このことは、図４に示されるビット線の電位の変化時間Ｔが、前述した図１２に示す変化時間ｔよりも短いこと（約半分）により示される。
【００４８】
さらに、図４に示されるように、再書き込み用インバータの活性化信号 /φ2 が低レベル“Ｌ" になり、ノアゲート41に入力される書き込み用コラム選択信号CLW が低レベル“Ｌ" であるため、ノアゲート41の出力は高レベル“Ｈ”となりトライステートインバータ（再書込用増幅器）Ａ' が活性化される。
すなわち、リアルビット線部ＲＲのグローバルビット線GBLZの電位の変化（図４では、高電位側への変化）は、カレントミラーアンプＡに供給されたセンス用基準電圧ＶR ' との間で差動増幅され、該カレントミラーアンプＡの出力信号（GBLX) の電位がインバータＡ' におけるトランジスタ22,23 のゲートに印加され、反転増幅されてグローバルビット線GBLZに出力される。また、トランジスタ21および24のソースに供給されるＰチャネルおよびＮチャネルドライブ信号PSA,NSA は、スタンバイ時のプリチャージ用基準電圧ＶR のレベルから、活性化信号φ2 が変化する（活性化される）前に、電圧Ｖcc（または、Ｖii）およびＶssのレベルへチャージアップおよびディスチャージされる。これにより、グローバルビット線GBLZとカレントミラーアンプＡの出力信号（GBLX) との電位差が広げられることになる。そして、カレントミラーアンプＡの出力信号（GBLX) は、トランジスタ321 を介してデータ信号線DBRX(DBX) に伝えられて外部へ出力されるようになっている。尚、グローバルビット線GBLZの電位は、トランスファゲート（トランジスタ）34がオフ状態なので、データ信号線DBZ に伝えられないようになっている。
【００４９】
そして、データの読み出し処理が終了すると、/RAS信号が低レベル“Ｌ”から高レベル“Ｈ”に変化し、ワード線WLのレベルが低レベル“Ｌ”となり、また、カレントミラーアンプの活性化信号φ1 が高レベル“Ｈ”から低レベル“Ｌ" になってカレントミラーアンプＡが不活性とされ、ビット線リセット信号φB も低レベル“Ｌ”から高レベル“Ｈ”へ戻ってグローバルビット線GBLZおよび信号線GBLXのレベルを基準電圧ＶR とする。さらに、ローカルビット線選択信号φx(φX0, φX1）の電位もＶcc＋α（または、Ｖii＋α：セレクト状態）からＶcc（または、Ｖii）、或いは、Ｖss（アンセレクト状態）からＶcc（または、Ｖii）となり、ローカルビット線LBLZ0,LBLZ1 とグローバルビット線GBLZとの接続が初期状態に戻される。
【００５０】
ここで、本実施例では、例えば、読み出し時において、グローバルビット線GBLZが読み出し配線（データ信号線)DBRX(DBX)に直接接続されていないため、読み出し用コラム選択信号CLR を早い時期に活性化することができる。さらに、ワード線WLが活性化されると、図１０に示す関連技術の半導体記憶装置の約半分の時定数でグローバルビット線GBLZに電位が供給され基準電圧ＶR との間に差電圧がつく。すると、カレントミラーアンプＡは、ワード線WLとほぼ同時にカレントミラーアンプの活性化信号φ1 が活性化されているため、直ちに差動増幅を行って出力信号GBLXを32(321) を介してデータ信号線DBRX(DBX) ににセル情報を送り出し、高速なアクセスが可能となる。ここで、出力信号GBLXの増幅は、容量が小さいため高速に行なうことができ、再書き込み用インバータＡ' の活性化信号 /φ2 が出力される時点では、既に増幅が終了しているため、グローバルビット線GBLZへの再書き込みも高速で行なわれる。しかも、インバータＡ' における貫通電流はほとんど発生しないため、消費電流を十分に削減することが可能となる。具体的に、ビット線の充放電電流は、通常の場合、図１０に示す関連技術の半導体記憶装置の約半分になる。さらに、グローバルビット線GBLZのピッチを図１０の半導体記憶装置の約２倍に緩めることが可能なため、グローバルビット線の線間容量や相互干渉を低減することもできる。これらの効果は、読み出し時だけでなく、書き込み時においても同様に発揮される。
【００５１】
図５は本発明の半導体記憶装置の他の実施例を示す回路図である。
図５に示す実施例では、ダミービット線部Ｄ１' をリアルビット線部ＲＲの一方にだけ設けるようにしたものであり、また、該ダミービット線部Ｄ１' ではメモリセルMCを省略するように構成されている。このように、メモリセルMCを省略したダミービット線部Ｄ１' をリアルビット線部ＲＲの一方にだけ設けた場合でも、リアルビット線部ＲＲにおけるグローバルビット線GBLZの電位変動を、センス用基準電位ＶR '(ダミービット線部Ｄ１' のグローバルビット線DGBLZ を介してカレントミラーアンプＡの基準電位入力に印加されるセンス用基準電圧）に反映させることができる。しかしながら、ローカルビット線選択信号φx(φX0, φX1）により制御されるトランスファゲートTG0 およびTG1 は、ダミービット線部Ｄ１' に設ける必要がある。尚、図５に示す半導体記憶装置の動作は、図４を参照して説明したものと同様であるので、その説明は省略する。
【００５２】
上述したように、本発明に係る半導体記憶装置の各実施例によれば、ダミービット線部Ｄ１，Ｄ２（Ｄ１' ）のグローバルビット線DGBLZ は、スタンバイ時にリアルビット線部ＲＲのグローバルビット線GBLZと同じプリチャージ用基準電位ＶR にチャージアップされる。その後、ビット線リセット信号φB によりリアルビット線部ＲＲのグローバルビット線GBLZがプリチャージ電位ＶR から切り離されると同時に、ダミービット線もプリチャージ電位ＶR から切り離される。これによって、ビット線がプリチャージ電位ＶR から切り離されてから、電源の急激な変化が生じてプリチャージ電位ＶR が変動した場合でも、リアルビット線部のグローバルビット線GBLZとダミービット線部のグローバルビット線DGBLZ とは共にフローティングとなっているため、カップリングによる変動が生じても、該グローバルビット線GBLZ, DGBLZ 間に電位差は生じない。また、同様の理由により、ビット線（グローバルビット線GBLZ, DGBLZ ）がワード線WLやローカルビット線選択信号の立ち上り、立ち下がりによるカップリングノイズを受けて変動する際にも、ダミービット線部のグローバルビット線DGBLZ はリアルビット線部のグローバルビット線GBLZと同じ影響を受けるため、該グローバルビット線GBLZ, DGBLZ 間に電位差は生じない。その結果、電源電位が変動した場合やノイズが発生した場合等においても、常に正しいデータを読み出すことが可能となる。
【００５３】
上述した各実施例では、センス用基準電位ＶR ’がメモリアレイにおけるメモリブロック内、或いは、サブアレイ内を配線される際の配線容量が考慮されておらず、リアルビット線部のグローバルビット線GBLZの電位およびセンス用基準電位ＶR ’の変動には若干の差が有ると考えられる。そこで、図３（図１）に示す実施例では、ダミービット線部Ｄ１，Ｄ２をリアルビット線部ＲＲの両端の２個所に設け、サブアレイ内等の配線容量を補償するようになっている。しかし、図５に示す実施例のように、ダミービット線部Ｄ１’をリアルビット線部ＲＲの一方に設け、メモリセルMCを省略した場合でも、実際の使用に当たっては殆ど問題となることはない。尚、メモリアレイの面積の増加を招くことにはなるが、メモリアレイにおける対称性を保つために、上記のセンス用基準電圧ＶR ’を発生するためのダミーの配線をメモリアレイのサブアレイ内に設置することもできる。
【００５４】
図６は本発明の半導体記憶装置のさらに他の実施例を示す回路図であり、図７は図６の半導体記憶装置におけるデータ”１”の読み出し動作を説明するための各信号波形を示す図である。
図６に示す半導体記憶装置の実施例は、前述した図３（図５）に示す半導体記憶装置とは読出用増幅回路（Ａ）および再書込用増幅回路（Ａ')の構成が異なっている。図６において、参照符号17は、ゲートに活性化信号φ1 が供給されたＮチャネル型ＭＯＳトランジスタ, 20はインバータ201 および202 により構成されたラッチ回路, そして, 25はトランスファゲートを示している。
【００５５】
図６に示されるように、読出用増幅回路（カレントミラーアンプ）Ａは、Ｐチャネル型ＭＯＳトランジスタ11,12 およびＮチャネル型ＭＯＳトランジスタ13,14,17で構成され、リアルビット線部ＲＲのグローバルビット線GBLZはトランジスタ13のゲートに接続されている。また、ダミービット線部Ｄ１（Ｄ２）のグローバルビット線DGBLZ(センス用基準電位ＶR ')は、トランジスタ14のゲート（基準電位入力）に印加されるようになっており、これにより、カレントミラーアンプＡにおいて、リアルビット線部ＲＲのグローバルビット線GBLZの電位がセンス用基準電位ＶR ' と比較されてデータの読み出しが行われることになる。
【００５６】
ここで、図７に示されるように、カレントミラーアンプＡ用の活性化信号φ1 は、図４における活性化信号φ1 よりも短い期間だけ高レベル”Ｈ”となっている。これは、本実施例のカレントミラーアンプＡでは、活性化信号φ1 が高レベル”Ｈ”となっている間中、トランジスタ17を介して貫通電流が流れるので、該貫通電流による消費電力を最小限に抑えるためである。
【００５７】
また、再書込用増幅回路Ａ’は、ラッチ回路20およびトランスファゲート25を備えて構成されている。ラッチ回路20は、逆接続された２つのインバータ201 および202 で構成され、該ラッチ回路20の入力はグローバルビット線GBLXに接続され、また、該ラッチ回路20の出力はトランスファゲート25を介してグローバルビット線GBLXに接続されている。トランスファゲート25は、活性化信号 /φ2 がゲートに供給されたＰチャネル型ＭＯＳトランジスタ251 および活性化信号φ2 がゲートに供給されたＮチャネル型ＭＯＳトランジスタ252 を備えて構成されている。
【００５８】
この図６に示す実施例においても、カレントミラーアンプＡは、リアルビット線部ＲＲにおけるグローバルビット線GBLZの電位をセンス用基準電位ＶR ' との間で差動増幅するようになっている。なお、図７に示すデータ”１”の読み出し動作の各信号波形は、前述した図４の信号波形と同様であり、その説明は省略する。また、本実施例においても、再書込用増幅回路Ａ’を図３に示すようなトライステートインバータとして構成してもよいのはもちろんである。
【００５９】
図８は図６の半導体記憶装置の変形例を示す回路図である。この図８に示す変形例は、図６に示す半導体記憶装置におけるものと同様の読出用増幅回路Ａおよび再書込用増幅回路Ａ' を備えているが、制御回路Ｂ等の構成が異なっている。すなわち、図８に示す半導体記憶装置では、グローバルビット線GBLXは、Ｎチャネル型ＭＯＳトランジスタ320 を介してデータ信号線DBX に接続され、図３の半導体記憶装置におけるトランジスタ34,33 を取り除くように構成されている。さらに、制御回路Ｂにおいても、書き込み用コラム選択信号CLW との論理を取る必要がないため、ノアゲート41を設けることなく、インバータ40により活性化信号 /φ2,φ2 を生成してトランスファゲートのトランジスタ251,252 を制御するようになっている。
【００６０】
ここで、図３の半導体記憶装置におけるデータ信号線DBZ に接続されたトランジスタ34を取り除くことができるのは、データ信号線DBX に読み出されるデータにより十分な読み出し動作が可能であると共に、ラッチ回路20およびトランスファゲート25を有する再書込用増幅回路Ａ' によるデータの再書き込みが十分に行えるからである。
【００６１】
図９は本発明の半導体記憶装置の全体的な構成を概略的に示す図である。図９(a) 〜図９(c) において、参照符号６はメモリアレイ、60,61,…はメモリブロック、そして、600,601,…はサブアレイを示している。尚、各サブアレイ(600) は、例えば、１２８本のグローバルビット線（リアルビット線部のグローバルビット線GBLZ) を備えて構成されている。また、図９(a) 〜図９(c) において、参照符号600A,600B, 601A,601B, …; 600C, 601C, …; および; 60A,60B, 61A, 61B はそれぞれダミービット線部（Ｄ１，Ｄ２）を示している。
【００６２】
図９(a) に示す半導体記憶装置の実施例では、ダミービット線部600A,600B, 601A,601B, …は、メモリブロック60(61)を構成する各サブアレイ600,601,…に対して両側に設けられるようになっている。すなわち、サブアレイ600 の両側にはダミービット線部600Aおよび600Bが設けられ、また、サブアレイ601 の両側にはダミービット線部601Aおよび601Bが設けられるようになっている。
【００６３】
図９(b) に示す半導体記憶装置の実施例では、ダミービット線部600C, 601C, …は、メモリブロック60(61)を構成する各サブアレイ600,601,…に対して一方側に設けられるようになっている。すなわち、サブアレイ600 の一方側にはダミービット線部600Cが設けられ、また、サブアレイ601 の一方側にはダミービット線部601Cが設けられるようになっている。
【００６４】
図９(c) に示す半導体記憶装置の実施例では、ダミービット線部60A,60B, 61A,61Bは、メモリブロック60,61 に対して両側に設けられるようになっている。すなわち、メモリブロック60の両側にはダミービット線部60A および60B が設けられ、また、メモリブロック61の両側にはダミービット線部61A および61B が設けられるようになっている。
【００６５】
上述した図９(a) 〜図９(c) に示す各実施例は、ダミービット線部600A,600B, 601A,601B, …; 600C, 601C, …; および; 60A,60B, 61A, 61B が、メモリブロック内等におけるビット線（リアルビット線部のグローバルビット線）の配線容量を考慮して、該リアルビット線部のグローバルビット線GBLZに加わる変動に対応する影響がダミービット線部のグローバルビット線DGBLZ(センス用基準電圧ＶR ')に加わるように適切な構成のものを選択することができる。ここで、ダミービット線部600A,600B, 601A,601B, …; 600C, 601C, …; および; 60A,60B, 61A, 61B が設ける位置は、ワード線の裏打ち部（ポリシリコン等のワード線をアルミニウム配線と接触させる個所）やサブワードデコーダ部とされており、これにより、ダミービット線部のための特別な領域を設ける必要がない。
【００６６】
上述したように、本発明の半導体記憶装置の各実施例によれば、階層化ビット線構造を利用したシングルビット線方式において、電源の急激な変動や各種信号の出力により発生するノイズによって基準電位とビット線に生じる読み出されるべき電位の差の減少をメモリセルアレイ面積の増加を行なわずに実現することができる。
【００６７】
【発明の効果】
以上、詳述したように、本発明の半導体記憶装置によれば、センス用基準電位をダミービット線部を介して供給し、該ダミーのビット線をスタンバイ中はプリチャージ用基準電位にチャージアップし、且つ、アクティブ中はフローティングとすることにより、電源電位が変動した場合やノイズが発生した場合等においても、常に正しいデータを読み出すことができる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の原理構成を示す回路図である。
【図２】図１の半導体記憶装置の動作を説明するための各信号波形を示す図である。
【図３】本発明の半導体記憶装置の一実施例を示す回路図である。
【図４】図３の半導体記憶装置におけるデータ”１”の読み出し動作を説明するための各信号波形を示す図である。
【図５】本発明の半導体記憶装置の他の実施例を示す回路図である。
【図６】本発明の半導体記憶装置のさらに他の実施例を示す回路図である。
【図７】図６の半導体記憶装置におけるデータ”１”の読み出し動作を説明するための各信号波形を示す図である。
【図８】図６の半導体記憶装置の変形例を示す回路図である。
【図９】本発明の半導体記憶装置の全体的な構成を概略的に示す図である。
【図１０】本発明に対応する関連技術としての半導体記憶装置の一例を示す回路図である。
【図１１】半導体記憶装置におけるメモリセルの一例を示す図である。
【図１２】図１０の半導体記憶装置の動作を説明するための各信号波形を示す図である。
【図１３】本発明に対応する関連技術としての半導体記憶装置の他の例を示す回路図である。
【図１４】図１３の半導体記憶装置におけるデータ”１”の読み出し動作を説明するための各信号波形を示す図である。
【符号の説明】
６…メモリアレイ
60,61 …メモリブロック
600〜617…サブアレイ
600A,600B〜617A,617B;600C〜617C;60A,60B,61A,61B…ダミービット線部
Ａ…カレントミラーアンプ（読出用増幅回路）
Ａ' …トライステートインバータ（再書込用増幅回路）
Ｂ…制御回路
Ｓ…センスアンプ
ＲＲ…リアルビット線部
Ｄ１，Ｄ２…ダミービット線部
CLR …読み出し用コラム選択信号
CLW …書き込み用コラム選択信号
DBX,DBZ …データ信号線
GBLZ,(GBLX) …リアルビット線部のグローバルビット線
LBLZ0,LBLZ1 …リアルビット線部のローカルビット線
DGBLZ …ダミービット線部のグローバルビット線
DLBLZ0,DLBLZ1 …ダミービット線部のローカルビット線
MC…メモリセル
TG0,TG1 …トランスファゲート
ＶR …プリチャージ用基準電圧
ＶR ' …センス用基準電圧
φ1 …カレントミラーアンプの活性化信号
/φ2 …再書き込み用インバータの活性化信号
φB …ビット線リセット信号
φX0, φX1…ローカルビット線選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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