(57)【特許請求の範囲】
【請求項１】
ストリングブロックが２次元的に配列されてメモリセルアレーが構成されるフラッシュメモリ装置において、
前記各ストリングブロックが、少なくとも一つのビットライン選択トランジスタ、複数個の単位メモリセル及び複数個のソースライン選択トランジスタが順に直列連結されてなる複数本のストリングと、前記ビットライン選択トランジスタの各ゲートに各々連結される少なくとも一本のビットライン選択ラインと、前記複数個の単位メモリセルの各コントロールゲートに各々連結される複数本のワードラインと、前記複数個のソースライン選択トランジスタの各ゲートにそれぞれ連結される複数本のソースライン選択ラインと、ビットラインコンタクトを通じて共通連結される前記複数個のストリングの一端に連結される第１ラインと、ソースラインコンタクトを通じて共通連結される前記複数個のストリングの他の一端に連結される第２ラインとを具備し、
前記第１ラインが隣接したストリングブロックの複数個のストリングの一端を共通連結させるソースラインコンタクトに連結され、前記第２ラインがもう一つの隣接したストリングブロックの複数個のストリングの一端を共通連結させるビットラインコンタクトに連結されることを特徴とするフラッシュメモリ装置。
【請求項２】
前記各ストリングが複数個のビットライン選択トランジスタを含む場合、前記複数個のビットライン選択トランジスタは直列に連結され、それぞれ相異なるスレショルド電圧を有することを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項３】
前記複数個のソースライン選択トランジスタは直列に連結され、それぞれ相異なるスレショルド電圧を有することを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項４】
前記第１及び第２ライン中一本がビットラインとして動作する場合、もう一本はソースラインとして動作することを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項５】
前記ビットラインコンタクトにバイポーラトランジスタが形成されることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項６】
前記バイポーラトランジスタはＰＮＰ型であることを特徴とする請求項５に記載のフラッシュメモリ装置。
【請求項７】
前記バイポーラトランジスタは、ベースが前記少なくとも一つのビットライン選択トランジスタ中一つの一端に接続され、エミッタが前記第１ラインに接続され、コレクタが前記各ストリングの形成されるＰ型バルクに接続されることを特徴とする請求項５に記載のフラッシュメモリ装置。
【請求項８】
前記バイポーラトランジスタのベース領域の不純物は前記ソースラインコンタクトの形成される領域の不純物と同一型であることを特徴とする請求項５に記載のフラッシュメモリ装置。
【請求項９】
前記バイポーラトランジスタのベース領域の濃度は前記単位メモリセルのソース及びドレインの濃度より低いことを特徴とする請求項７に記載のフラッシュメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にフラッシュメモリ装置に関する。
【０００２】
【従来の技術】
最近、電気的にデータを消去及び改書し得る不揮発性メモリ装置はさらに高集積化及び大容量化しつつある。一般に、不揮発性メモリ装置をなすセルトランジスタはフローティングゲートとコントロールゲートとからなり、連結形態によってＮＯＲ型とＮＡＮＤ型に大別される。
【０００３】
前記ＮＯＲ型不揮発性メモリ装置は、一つのビットラインコンタクトとソースラインを二つのメモリセルが向き合いながら共有することによって一本のビットラインに多数個のメモリセルが並列に連結されてなる。前記ＮＯＲ型不揮発性メモリ装置ではデータを貯蔵させる場合にチャンネルホットエレクトロン方式が用いられ、データを消去する場合にはＦ−Ｎトンネリング方式が用いられる。前述したような動作のためにＮＯＲ型不揮発性メモリ装置では大きいセル電流が用いられるため高集積化に不利であるが、高速化には容易に対応し得る。
【０００４】
一方、前記ＮＡＮＤ型不揮発性メモリ装置は、一つのビットラインコンタクトとソースラインを２本のセルストリングが共有し、一本のセルストリングは複数個のセルトランジスタがビットラインと直列に連結されるように構成される。前記ＮＡＮＤ型不揮発性メモリ装置では、コントロールゲート又は基板に印加される電圧によって基板とフローティングゲートとの間にＦ−Ｎトンネリングが発生され、よってデータの貯蔵と消去が行われる。前記の動作では少ないセル電流が用いられるため高速化には不利であるが、高集積化には有利である。
【０００５】
つまり、ＮＡＮＤ型不揮発性メモリセルはＮＯＲ型に比べ集積度が高いので、メモリ装置の大容量化のためにはＮＡＮＤ型メモリが好ましい。
図１は従来の技術によるシングルビットラインＮＡＮＤ型フラッシュメモリ装置の単位ストリングの垂直構造である。
図１を参照すれば、従来の技術によるシングルビットラインＮＡＮＤ型フラッシュメモリ装置の形成過程は次の通りである。
【０００６】
ｐ型基板１にｎ−ウェル３（又はｎ型基板にｐ−ウェル）を形成した後、前記ｎ−ウェル３内にｐ−ウェル５（以下、ポケットｐ−ウェルと示す）を形成する。次に、前記ポケットｐ−ウェル５が形成されたバルク上にアクティブ領域及びフィールド絶縁領域（図示せず）を一般のＬＯＣＯＳ技術などで形成し、セルのデータ貯蔵及び消去のために電子を入出入させるためのトンネルオキサイド（図示せず）を８０Å乃至１００Å程度アクティブ領域に形成する。その後、前記セル毎に分離されたフローティングゲート用のポリシリコン７を形成し、またインターポリ絶縁膜としてＯＮＯ（Oxide-Nitride-Oxide)膜９を１５０Å乃至２００Å程度形成する。次に、前記セルのコントロールゲートとして用いられるワードライン及び選択ライン用としてポリサイド１１の積層構造を形成し、ソース／ドレイン１３をイオン注入した後、最後にビットライン用のメタル配線１５を形成する。
【０００７】
前記ＮＡＮＤ型フラッシュメモリ装置において、単位セルの動作はトンネルオキサイドを通じてＦ−Ｎトンネリングによる電子の移動を用いる。コントロールゲートとバルクシリコン（セルアレーの形成されたポケットｐ−ウェル）との間に動作電圧が印加されると、コントロールゲートとフローティングゲート間のインターポリ絶縁膜からなるキャパシタＣｉと、バルクシリコン及びフローティングゲート間のトンネルオキサイドキャパシタＣｔとの比によってフローティングゲートに一定電圧が誘導される。即ち、プログラム時にはＶｆ＝（Ｃｉ×Ｖｐｇｍ）／（Ｃｉ＋Ｃｔ）、消去時にはＶｆ＝（Ｃｔ×Ｖｅｒｓ）／（Ｃｔ＋Ｃｉ）の電圧が誘導される。ここで、Ｖｆはフローティングゲートに誘導される電圧で、Ｖｐｇｍはコントロールゲートに印加されるプログラム電圧で、Ｖｅｒｓはバルクシリコン(Bulk silicon)に印加される消去電圧である。従って、フローティングゲートとバルクシリコンとの間の電圧によって、トンネルオキサイドを通じてＦ−Ｎトンネリングによる電子の移動が発生する。
【０００８】
セルアレーがポケットｐ−ウェル５内に形成される理由は、セルの消去動作時バルクに印加される約２０Ｖの電圧を周辺回路のバルク動作領域から分離させるためである。
図２は図１に示した従来の技術によるシングルビットラインＮＡＮＤ型フラッシュメモリ装置の回路図である。ここでは二本の各ビットラインＢＬ１、ＢＬ２に連結された二本のストリング２０のみ示した。
【０００９】
図２を参照すれば、各ビットラインＢ／Ｌ１、Ｂ／Ｌ２と共通ソースラインＣＳＬを単位セル（ＭＣ１乃至ＭＣ１６）と連結させるために、ゲートにビットライン選択ラインＳＳＬの接続されるヒットライン選択トランジスタＭ１とゲートにソースライン選択ラインＧＳＬが接続されるソースライン選択トランジスタＭ２との間に、複数個の単位セル（ＭＣ１乃至ＭＣ１６）が直列に連結されることによって単位ストリング２２０が構成される。さらに、前記単位ストリング２０が各ビットラインＢ／Ｌ１、Ｂ／Ｌ２に並列に連結されている。
【００１０】
図３は前記従来の技術によるシングルビットラインＮＡＮＤ型フラッシュメモリ装置の駆動方法を示すタイミング図である。図３を参照して図２の従来の技術によるシングルビットラインＮＡＮＤ型フラッシュメモリ装置の動作を説明する。
セルのフローティングゲートに電子を貯蔵するプログラム動作は、選択されたセル、例えば図２のセルＡのワードラインＷ／Ｌ３にプログラム電圧Ｖｐｇｍを、非選択ワードライン（Ｗ／Ｌｎ、ｎ＝１乃至１６、ｎ≠３）及びビットライン選択ラインＳＳＬにＶｐａｓｓ電圧を、選択ビットラインＢ／Ｌ１及びソースライン選択ラインＧＳＬに接地電圧０Ｖを、非選択ビットラインＢ／Ｌ２にＶｐｉ電圧を印加することによって行われる。従って、電子は選択されたセルＡのプログラム電圧Ｖｐｇｍによってバルクシリコンからトンネルオキサイドを通じてフローティングゲートに注入される。
【００１１】
この際、選択ワードラインＷ／Ｌ３に接続されたセルのうち、非選択ビットラインＢ／Ｌ２に接続されたセルＢは次のような理由からプログラムされない。即ち、ビットライン選択ラインＳＳＬ及び非選択ワードライン（Ｗ／Ｌｎ、ｎは１乃至１６、ｎ≠３）にＶｐａｓｓ電圧が印加されるので前記非選択ビットラインＢ／Ｌ２に印加されたＶｐｉ電圧が前記セルＢのチャンネルに誘導され、よって選択ワードラインＷ／Ｌ３のＶｐｇｍ電圧による電界の強さが減少して電子のトンネリングが抑制されるからである。
【００１２】
セルのフローティングゲートの電子を取り除く消去動作は、選択ワードラインＷ／Ｌ３に接地電圧０Ｖを印加し、バルクシリコンに消去電圧Ｖｅｒｓを印加することによってなる。これによって、前記消去電圧Ｖｅｒｓによる電界によってフローティングゲートの電子が取り除かれ、ホールが注入される。
さらに、セルからデータを読み出す読出し動作は、セルのフローティングゲートに電子が貯蔵されている場合はセルのスレショルド電圧Ｖｔｈが＋１Ｖとなり、セルのフローティングゲートにホールが貯蔵されている場合にはセルのＶｔｈが−３Ｖとなることを用いる。即ち、読出し動作は、選択ワードラインＷ／Ｌ３に接地電圧０Ｖを印加することによって選択セルを通じた電流パスの有無によってロジック“０”又はロジック“１”のデータを読み出すことによって行われる。
【００１３】
前述した従来のシングルビットラインＮＡＮＤ型フラッシュメモリ装置の動作スキームを用いる場合は、高集積フラッシュメモリ装置におけるプログラムデスターブの防止のために、ビットラインに印加されるＶｐｉ電圧が供給電圧Ｖｃｃより高い高電圧でなければならない。従って、高電圧のＶｐｉ電圧を生成するために通常、キャパシタを用いて供給電圧Ｖｃｃを電荷ポンピングする技術が用いられている。
【００１４】
この際、必要なキャパシタの大きさはビットラインキャパシタンスによって決定されるので、高集積化によってビットラインキャパシタンスが増加すると、電荷ポンピグのためのキャパシタの大きさも増加すべきである。その結果、電荷ポンピング用キャパシタの占めるチップの面積が増加し、かつビットラインをＶｐｉで充電する時間が長くなることによってプログラム時間が延びてしまう。
【００１５】
従って、前記問題点を改善するためにセルフプースティング技術が用いられている。
図４Ａ及び図４Ｂはセルフブースティング技術を用いる際、前記図２に示した従来の技術によるシングルビットラインＮＡＮＤ型フラッシュメモリ装置の駆動方法を示すタイミング図である。ここで、図４Ａはプログラム動作時の動作条件であり、図４Ｂは読出し動作時の動作条件である。
【００１６】
図４Ａを参照すれば、セルフブースティング技術は、プログラム時非選択ビットラインＢ／Ｌ２及びビットライン選択ラインＳＳＬに供給電圧Ｖｃｃを、選択ワードラインＷ／Ｌ３にＶｐｇｍを、非選択ワードライン（Ｗ／Ｌｎ、ｎは１乃至１６、ｎ≠３）にＶｐａｓｓを、選択ビットラインＢ／Ｌ１、バルクシリコン及びソースライン選択ラインＧＳＬに接地電圧０Ｖを印加することによってなる。これによって、非選択ストリングのチャンネルにＶｐｉ電圧がセルフブースティングされる。
【００１７】
セルフブースティング技術を用いる場合、ワードラインにのみ供給電圧Ｖｃｃ以上の高電圧が印加されるので、ワードラインに印加される高電圧を生成するための電荷ポンピング用のキャパシタのみ求められる。従って、前記セルフブースティング技術によれば、ワードラインのみなずらビットラインにも印加される高電圧を生成するための電荷ポンピング用のキャパシタを必要とする従来の技術に比べ、電荷ポンピング用のキャパシタが占めるチップ面積が減少し、且つビットラインをＶｐｉで充電される時間が縮む長所がある。
【００１８】
図５は図２に示した従来の技術によるシングルビットラインＮＡＮＤ型フラッシュメモリ装置のレイアウトである。ここで、図２の構成要素と同一の構成要素には同一参照符号を付けた。
図５を参照すれば、従来の技術によるシングルビットラインＮＡＮＤ型フラッシュメモリ装置では高集積化によって一般のメタル配線工程ではビットライン（ａ）を形成し難いため、コンタクト（ｂ）領域にポリパッド層を用いる変形された工程が必要であり、よって工程ステップが増える問題がある。
【００１９】
このような問題点を解決するために、二つの隣接したストリングが一本のビットラインを共有する共有されたビットラインセル技術が提案された。
図６は従来の技術による共有されたビットラインセル技術とセルフブースティング技術を用いたＮＡＮＤ型フラッシュメモリ装置の回路図である。ここでは二本の各ビットラインＢ／Ｌ１、Ｂ／Ｌ２に連結された二つのストリングブロック２０のみ示した。
【００２０】
図６を参照すれば、ストリングブロック３０の二本のストリング、即ち第１及び第２ストリング３０ａ、３０ｂが一本のビットラインに共有されている。前記第１ストリング３０ａは第１及び第２ビットライン選択トランジスタＭ１、Ｍ２複数個の単位メモリセル（ＭＣ１乃至ＭＣ１６）、第１ソースライン選択トランジスタＭ５が順に直列連結されてなり、各ビットラインＢ／Ｌ１、Ｂ／Ｌ２と共通ソースラインＣＳＬとの間に接続されている。さらに、前記第２ストリング３０ｂは第３及び第４ビットライン選択トランジスタＭ３、Ｍ４、複数個の単位メモリセル（ＭＣ１７乃至ＭＣ３２）、第２ソースライン選択トランジスタＭ６が順に直列連結されてなり、各ビットラインＢ／Ｌ１、Ｂ／Ｌ２と共通ソースラインＣＳＬとの間に接続されている。
【００２１】
図７Ａ乃至図７Ｃは図６に示したビットラインセル技術とセルフブースティング技術を用いたＮＡＮＤ型フラッシュメモリ装置の駆動方法を示しすタイミング図である。ここで、図７Ａは消去動作時の駆動条件で、図７Ｂはプログラム動作時の駆動条件で、図７Ｃは読出し動作時の駆動条件である。
次に、図７Ａ乃至図７Ｃを参照して図６の共有されたビットラインセル技術とセルフブースティング技術を用いたＮＡＮＤ型フラッシュメモリ装置を説明する。
【００２２】
消去動作時、選択されたセルｃを含むストリング内の全てのワードライン（Ｗ／Ｌ１乃至Ｗ／Ｌ１６）に連結されたセルのフローティングゲートの電子が消去される。図７Ａを参照すれば、消去動作はセルアレーの形成されたバルクに約２０Ｖの消去電圧Ｖｅｒｓを印加し、選択ストリングのワードライン（Ｗ／Ｌｎ、ｎは１乃至１６）に接地電圧０Ｖを印加し、ビットライン選択ラインＳＳＬ１、ＳＳＬ２及びソースライン選択ラインＧＬＳに消去電圧Ｖｅｒｓを印加することによって行う。この際、非選択ストリングのワードライン（図示せず）、ビットラインＢ／Ｌ１、Ｂ／Ｌ２及び共通ソースラインＣＳＬはフローティングさせる。これによって、バルクに印加された消去電圧Ｖｅｒｓと選択ストリングのワードライン（Ｗ／Ｌｎ、ｎは１乃至１６）に印加された接地電圧０Ｖとの電圧差によって、トンネルオキサイドを通じてフローティングゲートの電子が消去されてセルのスレショルド電圧Ｖｔｈが−３Ｖ程度に低くなる。
【００２３】
プログラムの全過程は、プログラム時非選択セルがプログラムされるディスターブ現象を防止するために非選択ビットラインを充電するプリチャージ(precharge) 動作と、プログラム動作と、選択セルのプログラムされたか否かを確かめるために各セルを読み出すプログラム検証動作とからなる。
図７Ｂを参照すれば、プログラム動作では、まず、ビットラインＢ／Ｌ１、Ｂ／Ｌ２に供給電圧Ｖｃｃを、全てのワードライン（Ｗ／Ｌ１乃至Ｗ／Ｌ１６）に供給電圧Ｖｃｃや供給電圧Ｖｃｃより高くプログラム電圧Ｖｐｇｍより低いＶｐａｓｓ電圧を印加してビットラインＢ／Ｌ１、Ｂ／Ｌ２に加えられた電圧をセルのチャンネルに充電させる。その後、選択ワードラインＷ／Ｌ２にプログラム電圧Ｖｐｇｍを、ビットライン選択ラインＳＳＬ２に接地電圧０Ｖを、選択ビットラインＢ／Ｌ１に接地電圧を順次に印加すると、選択セルｃのチャンネルに誘導されたプリチャージ電圧がビットラインＢ／Ｌ１を通じて放電されることによって０Ｖが保たれる。さらに、選択ワードラインＷ／Ｌ２に印加された約１８Ｖのプログラム電圧Ｖｐｇｍによってトンネルオキサイドを通じてバルクから電子がフロティングゲートに注入され、よって選択セルｃのスレショルド電圧が“１Ｖ”程度に変わることによって選択セルｃがプログラムされる。
【００２４】
この際、選択ワードラインＷ／Ｌ２に連結されている非選択セルにストレスが加えられる。しかし、該非選択セルはビットライン選択ラインＳＳＬ１、ＳＳＬ２とソースライン選択ラインＧＳＬに印加される電圧によってビットラインＢ／Ｌ１、Ｂ／Ｌ２及びソースラインＣＳＬと電気的に分離されてフローティングされ、該フローティングされた状態で非選択ワードライン（Ｗ／Ｌｎ、ｎ＝１〜１６、ｎ≠３）及び選択ワードラインＷ／Ｌ２に各々印加されるＶｐａｓｓ及びＶｐｇｍ電圧によって前記非選択セルのチャンネル電圧が供給電圧Ｖｃｃ以上にセルフブースティングされる。従って、プログラムの動作時所定のセルフブースティングされた電圧が前記非選択セルのチャンネルに保持されるので、前記非選択セルではバルクからのトンネリングが防止されてプログラムされない。その後、選択セルがプログラムされたか否かを確かめるために各セルを読み出すプログラム検証動作は下記の読出し動作と同一なので、これに対する詳細な説明は省く。
【００２５】
図７Ｃを参照すれば、セルデータの状態を読み出す読出し動作は、ビットラインＢ／Ｌ１に約０．７Ｖを、ビットライン選択ラインＳＳＬ１、非選択ワードライン（Ｗ／Ｌｎ、ｎ＝１〜１６、ｎ≠２）及びソースライン選択ラインＧＳＬに供給電圧Ｖｃｃを、ビットラインＢ／Ｌ２、ビットライン選択ラインＳＳＬ２及び選択ワードラインＷ／Ｌ２に接地電圧を印加することによって行われる。この際、選択セルのスレショルド電圧Ｖｔｈが０Ｖ以上にプログラムされた場合はセルを通じてビットラインの電流が流れなく、選択セルのスレショルド電圧が０Ｖ以下に消去されている場合はセルを通じてビットラインの電流が流れるようになる。これによって、ページバッファ（図示せず）にセルデータが貯蔵され、貯蔵されたデータがビット別に順にセンスアンプで感知増幅される。
【００２６】
図８は図６に示した共有されたビットラインセル技術とセルフブースティング技術を用いたＮＡＮＤ型フラッシュメモリ装置のレイアウトを示す。ここで、図６の構成要素と同一の構成要素には同一の参照符号を付けたし、一本のビットラインに連結された一つのストリングブロックのみ示した。
上述した従来の技術による共有されたビットラインＮＡＮＤ型フラッシュメモリ装置では、二本の隣接したストリングが一本のビットラインを共有するので集積度が高くなり、セルフブースティングプログラム方式とページバッファを用いたセンシングスキームが採用される長所がある。これに対して、高集積化によってソースラインを形成するアクティブ領域が長くなり且つ幅が縮まることによって、ソースラインの抵抗が増加される問題がある。従って、読出し動作時、ソースラインバイアスによってセル電流が減ることによって誤動作が発生する恐れがある。
【００２７】
【発明が解決しようとする課題】
従って、本発明の目的は、ソースラインの抵抗が減少され、セル電流が増幅され、且つセル面積が縮まるフラッシュメモリ装置を提供することにある。
【００２８】
【課題を解決するための手段】
前記の目的を達成するために本発明によるフラッシュメモリ装置は、ストリングブロックが２次元的に配列されてメモリセルアレーが構成されるフラッシュメモリ装置において、前記各ストリングブロックは複数個のストリングと、少なくとも一本のビットライン選択ラインと、複数本のワードラインと、複数本のソースライン選択ラインと、第１ラインと、第２ラインとを具備する。
【００２９】
前記各ストリングは、少なくとも一つのビットライン選択トランジスタ、複数個の単位メモリセル及び複数個のソースライン選択トランジスタが順に直列連結されてなる。前記ビットライン選択ラインは、前記少なくとも一つのビットライン選択トランジスタの各ゲートに各々連結される。前記複数本のワードライン前記複数個の単位メモリセルの各コントロールゲートに各々連結される。前記複数本のソースライン選択ラインは、前記複数個のソースライン選択トランジスタの各ゲートにそれぞれ連結される。前記第１ビットラインはビットラインコンタクトを通じて前記各ストリングの一端に連結され、前記第２ラインはソースラインコンタクトを通じて前記各ストリングのもう一端に連結される。さらに、前記第１ラインは隣接したストリングブロックのソースラインコンタクトに連結され、前記第２ラインはもう一つの隣接したストリングブロックのビットラインコンタクトに連結される。
【００３０】
好ましい実施例によれば、前記各ストリングが複数個のビットライン選択トランジスタを含む場合、前記複数個のビットライン選択トランジスタは直列に連結され、それぞれ相異なるスレショルド電圧を有する。前記複数個のソースライン選択トランジスタは直列に連結され、それぞれ相異なるスレショルド電圧を有する。前記第１及び第２ラインの中一本がビットラインとして動作する場合、もう一本はソースラインとして動作する。前記ビットラインコンタクトにはセル電流を増幅させるためのバイポーラトランジスタが形成される。
【００３１】
【発明の実施の形態】
以下、添付した図面に基づき本発明の好ましい実施例を詳細に説明する。
（実施例１）
第１実施例によるフラッシュメモリ装置は複数のストリングブロックが２次元的に配列されてなるため、本発明では一つのストリングブロックのみ説明する。
【００３２】
図９及び図１０を参照すれば、本発明の第１実施例によるフラッシュメモリ装置の各ストリングブロック４０は第１ストリング４０ａ及び第２ストリング４０ｂを含む。前記第１ストリング４０ａは第１ビットライン選択トランジスタＭ１、複数個の単位セルメモリ（ＭＣ１乃至ＭＣ１６）、複数個のソースライン選択トランジスタＭ２、Ｍ３が順に直列連結されてなる。前記第２ストリング４０ｂは第２ビットライン選択トランジスタＭ４、複数個の単位メモリセルＭＣ１７乃至ＭＣ３２、複数個のソースライン選択トランジスタＭ５、Ｍ６が順に直列連結されてなる。
【００３３】
前記第１及び第２ストリング４０ａ、４０ｂの一端はビットラインコンタクトＣ１を通じて第１ラインＬ１に連結され、他端はソースラインコンタクトＣ２を通じて第２ラインＬ２に連結される。さらに、前記第１ラインＬ１は図示している隣接したストリングブロック４０’のソースラインコンタクトＣ４を通じて隣接した二本のストリングの一端に連結され、第２ラインＬ２は図示していないもう一つのストリングブロックのビットラインコンタクトを通じて隣接した二本のストリングの一端に連結される。前記図示している隣接したストリングブロック４０’の一端はビットラインコンタクトＣ３を通じて第３ラインＬ３に連結される。前記第１、第２及び第３ラインＬ１、Ｌ２、Ｌ３は導電体から形成され、前記第１ラインＬ１がビットラインとして動作する場合、前記第２及び第３ラインＬ２、Ｌ３はソースラインとして動作する。さらに、前記第１ラインＬ１がソースラインとして動作する場合、前記第２及び第３ラインＬ２、Ｌ３はビットラインとして動作する。
【００３４】
前記第１及び第２ビットライン選択トランジスタＭ１、Ｍ４はインハンスメント(Enhancement) 型ＮＭＯＳトランジスタからなり、前記第１及び第２ビットライン選択トランジスタＭ１、Ｍ４のゲートにはビットライン選択ラインＳＳＬが連結される。前記第１及び第２ストリング４０ａ、４０ｂの複数個の単位メモリセル（ＭＣ１乃至ＭＣ１６、ＭＣ１７乃至ＭＣ３２）のコントロールゲートには各々のワードライン（Ｗ／Ｌ１乃至Ｗ／Ｌ１６）が連結される。ソースライン選択トランジスタＭ２、Ｍ５のゲートには第１ソースライン選択ラインＧＳＬ１が連結され、もう一つのソースライン選択トランジスタＭ３、Ｍ６のゲートには第２ソースライン選択ラインＧＳＬ２が連結される。ソースライン選択トランジスタＭ２、Ｍ６はインハンスメント型ＮＭＯＳトランジスタからなり、ソースライン選択トランジスタＭ３、Ｍ５はインハンスメント型ＮＭＯＳトランジスタとスレショルド電圧が異なるデプリション(Depletion) 型ＮＭＯＳトランジスタとからなる。
【００３５】
前記ビットラインコンタクトＣ１にはセル電流を増幅させるためのＰＮＰ型バイポーラトランジスタＢＰが形成される。前記バイポーラトランジスタＢＰは、ベースが前記ビットライン選択トランジスタＭ１、Ｍ４の一端に接続され、エミッターが第１ラインＬ１に接続され、コレクタがストリングブロックの形成されるＰ型バルクに接続される。
【００３６】
図１１は図１０のＡ−Ａ’の切断線による垂直断面図である。ここで、参照番号２１はＰ型基板、２３はｎーウェル、２５はポケットｐ−ウェル、Ｍ１は第１ビットライン選択トランジスタ、ＭＣ１乃至ＭＣ１６は単位メモリセル、Ｍ２及びＭ３はソースライン選択トランジスタ、２７はフローティングゲート、２９はコントロールゲート、３１はソース又はドレイン、３３は第２ライン、３５はバイポーラトランジスタのエミッター、３７はバイポーラトランジスタのベース、３９は第１ラインである。前記バイポーラトランジスタのベース３７の不純物はソース又はドレイン３１と同一のタイプであり、前記ベース３７の濃度はソース又はドレイン３１の濃度より低くイオン注入される。
【００３７】
図１２Ａ乃至図１２Ｃは図９に示した本発明の第１実施例によるフラッシュメモリ装置の駆動方法を示したタイミング図である。
図１２Ａは消去動作時のタイミング図であって、これを参照して消去動作の駆動方法を説明すれば次の通りとなる。メモリセルアレーの形成されるバルクに約２０Ｖの消去電圧Ｖｅｒｓを、ビットライン選択ラインＳＳＬ及び複数個のソースライン選択ラインＧＳＬ１、ＧＳＬ２に前記消去電圧Ｖｅｒｓと同一の電圧を、選択セルＤに連結された選択ワードラインＷ／Ｌ２に０Ｖを印加する。この際、複数本のワードライン中非選択ワードライン（Ｗ／Ｌｎ、ｎは１乃至１６、ｎ≠２）には前記消去電圧Ｖｅｒｓと同一の電圧を印加したり、又は前記非選択ワードライン（（Ｗ／Ｌｎ、ｎは１乃至１６、ｎ≠２）をフローティングさせる。さらに、第１及び第２ラインＬ１、Ｌ２をフローティングさせる。これによって、選択ワードラインＷ／Ｌ２によって選択されるメモリセルのフローティングゲート内の電子がバルクに移動して消去される。この結果、選択されるメモリセルのスレショルド電圧が−３Ｖ程度となる。
【００３８】
図１２Ｂはプログラム動作時のタイミング図であって、これを参照してプログラム動作の駆動方法を説明する。例えば、例えば、図９の第２ストリング４０ｂに位置するセル、例えばセルＤを選択してプログラムすれば、第１ラインＬ１がビットラインとして動作し、第２ラインＬ２がソースラインとして動作する。
まず、第１及び第２ラインＬ１、Ｌ２、ビットライン選択ラインＳＳＬ、複数本のソースライン選択ラインＧＳＬ１、ＧＳＬ２に供給電圧Ｖｃｃを、複数本の全てのワードライン（Ｗ／Ｌ１乃至Ｗ／Ｌ１６）に供給電圧Ｖｃｃや供給電圧より高くプログラム電圧Ｖｐｇｍより低い電圧Ｖｐａｓｓを所定の時間印加することによって複数個のメモリセル（ＭＣ１乃至ＭＣ１６、ＭＣ１７乃至ＭＣ３２）のチャンネル領域をプリチャージさせる。
【００３９】
次に、前記複数本のワードライン（Ｗ／Ｌ１乃至Ｗ／Ｌ１６）のうち、選択ワードラインＷ／Ｌ２に１８Ｖ位のプログラム電圧Ｖｐｇｍを、非選択ワードライン（Ｗ／Ｌｎ、ｎは１乃至１６、ｎ≠２）には前記Ｖｐａｓｓを印加し続けて、前記選択ワードラインＷ／Ｌ２に連結されれたメモリセルのチャンネル領域をプリチャージ電圧以上にセルフブースティングさせる。ここで、前記非選択ワードライン（Ｗ／Ｌｎ、ｎは１乃至１６、ｎ≠２）に前記プログラム電圧Ｖｐｇｍより低い電圧Ｖｐａｓｓが印加されることによって、選択ストリング、即ち第２ストリング４０ｂの非選択セルがプログラムされることが防止される。
【００４０】
次に、選択ストリング、即ち第２ストリング４０ｂのメモリセルにブースティングされた電圧を放電させるために、ビットライン選択ラインＳＳＬと第１ソースライン選択ラインＧＳＬに印加される電圧を供給電圧Ｖｃｃから０Ｖに低めることによって第２ストリング４０ｂのみをソースライン、即ち第２ラインＬ２にに連結させる。この際、第１ストリング４０ａは、第１ソースライン選択ラインＧＳＬ１に印加された０Ｖによってソースライン選択トランジスタＭ２がオフされることによって、第２ラインＬ２に連結されない。その後、ソースラインとして動作する第２ラインＬ２に印加される電圧を供給電圧Ｖｃｃから０Ｖに下げることによって、第２ストリング４０ｂのチャンネル電圧が第２ラインＬ２に放電される。この結果、選択ワードラインＷ／Ｌ２に印加されたプログラム電圧Ｖｐｇｍによって、バルクから電子がトンネル酸化膜を通じてフローティングゲートに注入されることによってプログラムされる。従って、選択セルＤのスレショルド電圧が＋１Ｖ程度に移動される。この際、第１ストリング４０ａでは、ブースティングされたチャンネル電圧と選択ワードラインＷ／Ｌ２に印加されたプログラム電圧Ｖｐｇｍとの電圧差が減り、よって望まないセルのプログラムされることが防止される。
【００４１】
図１２Ｃは読出し動作時のタイミング図であって、これを参照して読出し動作の駆動方法を説明すれば次の通りとなる。例えば、第２ストリング４０ｂに位置するセル、例えばセルＤを選択して読出する場合について説明する。
ビットライン選択ラインＳＳＬ、第２ソースライン選択ラインＧＳＬ２及び非選択ワードライン（Ｗ／Ｌｎ、ｎは１乃至１６、ｎ≠２）に供給電圧Ｖｃｃわ印加し、第１ラインＬ１に１．５Ｖ程度の電圧を印加し、第２ラインＬ２、選択ワードラインＷ／Ｌ２及び第１ソースラインＧＳＬ１に０Ｖを印加する。これによって、選択セルＤが消去（スレショルド電圧が−３Ｖ程度）された場合にはソースライン、即ち第２ラインＬ２を通じてセル電流が流れ、選択セルがプログラム（スレショルド電圧が＋１Ｖ程度）された場合には第２ラインＬ２を通じてセル電流が流れなくなる。この時のビットライン、即ち第１ラインＬ１の電圧値を図示していないセンスアンプが感知してセルデータを読み出すようになる。
【００４２】
ビットラインコンタクトＣ１にＰＮＰ型バイポーラトランジスタＢＰが形成されているので、ソースライン、即ち第２ラインＬ２を通じてセル電流が流れる場合、前記セル電流がバイポーラトランジスタＢＰのベース電流となる。これによって、前記バイポーラトランジスタＢＰの利得(gain)によって増幅されたコレクタ電流がビットライン、即ち第１ラインＬ１を通じて流れるようになる。従って、センスアンプでセンシングされる速度か向上し、単位ストリング内のメモリセル数が増える。
【００４３】
（実施例２）
図１３は本発明の第２実施例によるＮＡＮＤ型フラッシュメモリ装置の回路図で、図１４は図１３に示したＮＡＮＤ型フラッシュメモリ装置のレイアウトである。ここでは、二つのストリングブロックのみ示した。第２実施例によるフラッシュメモリ装置は、ストリングブロックが２次元的に繰り返し配列されてなるので、本発明では二つのストリングブロックのみ説明する。
【００４４】
図１３及び図１４を参照すれば、本発明の第２実施例によるフラッシュメモリ装置において各ストリングブロック５０、６０の各ストリング５０ａ、５０ｂ、６０ａ、６０ｂが二つのビットライン選択トランジスタを含むことを除けば図９の第１実施例と同一である。即ち、第１ストリングブロック５０の第１ストリング５０ａは二つのビットライン選択トランジスタＭ１、Ｍ２を備えており、第２ストリング５０ｂは二つのビットライン選択トランジスタＭ５、Ｍ６を含めている。さらに、第２ストリングブロック６０の第１ストリング６０ａは二つのビットライン選択トランジスタＭ９、Ｍ１０を、前記第２ストリングブロック６０の第２ストリング６０ｂは二つのビットライン選択トランジスタＭ１３、Ｍ１４を含めている。ここで、ビットライン選択トランジスタＭ１、Ｍ６、Ｍ１０、Ｍ１３はデプリションＮＭＯＳトランジスタ型であり、ビットライン選択トランジスタＭ２、Ｍ５、Ｍ９、Ｍ１４はインハンスメントＮＭＯＳ型である。さらに、各ストリングのソースライン選択トランジスタＭ３、Ｍ８、Ｍ１１、Ｍ１６はデプリションＮＭＯＳトランジスタ型であり、ソースライン選択トランジスタＭ４、Ｍ７、Ｍ１２、Ｍ１５はインハンスメントＮＭＯＳ型である。
【００４５】
前記第１ストリングブロック５０の第１及び第２ストリング５０ａ、５０ｂの一端はビットラインコンタクトＣ１を通じて第１ラインＬ１に連結され、もう一端はソースラインコンタクトＣ２を通じて第２ラインＬ２に連結される。前記第２ストリングブロック６０の第１及び第２ストリング６０ａ、６０ｂの一端はビットラインコンタクトＣ３を通じて第３ラインＬ３に連結され、もう一端はソースラインコンタクトＣ４を通じて第１ラインＬ１に連結される。さらに、図示していないが、前記第２ラインＬ２は隣接したストリングブロックのビットラインコンタクトを通じて隣接した二本のストリングの一端に連結され、第３ラインＬ３はもう一つの隣接したストリングブロックのソースラインコンタクトを通じてさらに他の隣接した二本のストリングの一端に連結される。前記第１、第２及び第３ラインＬ１、Ｌ２、Ｌ３は導電体からなり、前記第１ラインＬ１がビットラインとして動作する場合、前記第２及び第３ラインＬ２、Ｌ３はソースラインとして動作する。さらに、前記第１ラインＬ１がソースラインとして動作する場合、前記第２及び第３ラインＬ２、Ｌ３はビットラインとして動作する。
【００４６】
ビットライン選択トランジスタＭ１、Ｍ５、Ｍ９、Ｍ１３のゲートには第１ビットライン選択ラインＳＳＬ１が連結され、ビットライン選択トランジスタＭ２、Ｍ６、Ｍ１０、Ｍ１４のゲートには第２ビットライン選択ラインＳＳＬ２が連結される。前記各ストリングの複数個の単位メモリセル（ＭＣ１乃至ＭＣ１６、ＭＣ１７乃至ＭＣ３２）のコントロールゲートには各ワードライン（Ｗ／Ｌ１乃至Ｗ／Ｌ１６）が連結される。ソースライン選択トランジスタＭ３、Ｍ７、Ｍ１１、Ｍ１５のゲートには第１ソースライン選択ラインＧＳＬ１が連結され、ソースライン選択トランジスタＭ４、Ｍ８、Ｍ１２、Ｍ１６のゲートには第２ソースライン選択ラインＧＳＬ２が連結される。
【００４７】
前記ビットラインコンタクトＣ１、Ｃ３には図９の第１実施例と同一の接続関係を有するＰＮＰ型バイポーラトランジスタがセル電流を増幅させるために形成することができ、ここには示さなかった。
図１５Ａ及び図１５Ｂは図１３に示した本発明による第２実施例によるフラッシュメモリ装置の駆動方法を示したタイミング図である。消去動作は図９の第１実施例と同一なので省く。
【００４８】
図１５Ａはプログラム動作時のタイミング図であって、これを参照してプログラム動作の駆動方法を説明する。例えば、ストリングブロック６０の第２ストリング６０ｂに位置するセル、例えばセルＥを選択してプログラムする場合、第１ラインＬ１がソースラインとして動作し、第２及び第３ラインＬ２、Ｌ３はビットラインとして動作する。
【００４９】
まず、全てのラインＬ１、Ｌ２、Ｌ３，ビットライン選択ラインＳＳＬ１、ＳＳＬ２、ソースライン選択ラインＧＳＬ１、ＧＳＬ２に供給電圧Ｖｃｃを、複数本の全てのワードライン（Ｗ／Ｌ１乃至Ｗ／Ｌ１６）に供給電圧Ｖｃｃや供給電圧Ｖｃｃより高くプログラム電圧Ｖｐｇｍより低い電圧Ｖｐａｓｓを所定時間印加することによって複数個のメモリセル（ＭＣ１乃至ＭＣ１６、ＭＣ１７乃至ＭＣ３２）のチャンネル領域をプリチャージさせる。
【００５０】
次に、前記複数個のワードライン（Ｗ／Ｌ１乃至Ｗ／Ｌ１６）中選択ワードラインＷ／Ｌ２に１８Ｖの程度のプログラム電圧Ｖｐｇｍを、非選択ワードライン（Ｗ／Ｌｎ、ｎは１乃至１６、ｎ≠２）には前記Ｖｐａｓｓを印加し続けて、前記選択ワードラインＷ／Ｌ２に連結されたメモリセルのチャンネル領域をプリチャージ電圧以上にセルフブースティングさせる。
【００５１】
次に、選択ストリング、即ちストリングブロック６０の第２ストリング６０ｂのメモリセルにブースティングされた電圧を放電させるために、ビットライン選択ラインＳＳＬ１、ＳＳＬ２と第２ソースライン選択ラインＧＳＬ２に印加される電圧を供給電圧Ｖｃｃから０Ｖに下げることによって、第２ストリング６０ｂのみをソースライン、即ち第１ラインＬ１に連結させる。この際、ソースライン選択トランジスタＭ１２はターンオフされ、ソースライン選択トランジスタＭ１５はターンオンされる。デプリション型のソースライン選択トランジスタＭ１１、Ｍ１６はソースライン選択ラインＧＳＬ、ＧＳＬ２に印加される電圧に係わらず常時ターンオンされている。第１ストリング６０ａは、第２ソースライン選択ラインＧＳＬ２に印加された０Ｖによってソースライン選択トランジスタＭ１２がオフされることによって、第１ラインＬ１に連結されない。
【００５２】
その後、ソースラインとして動作する第１ラインＬ１に印加される電圧を供給電圧Ｖｃｃから０Ｖに下げることによって、第２ストリング６０ｂのチャンネル電圧が第１ラインＬ１に放電される。これによって、選択ワードラインＷ／Ｌ２に印加されたプログラム電圧Ｖｐｇｍによってバルクから電子がトンネル酸化膜を通じてフローティングゲートに注入されることによってプログラムされる。従って、選択セルＥのスレショルド電圧が＋１Ｖ程度に移動される。この際、第１ストリング６０ａでは、ブースティングされたチャンネル電圧が選択ワードラインＷ／Ｌ２に印加されたプログラム電圧Ｖｐｇｍとの電圧差を減らし、よって望まないセルのプログラムされることが防止される。さらに、非選択ワードライン（Ｗ／Ｌｎ、ｎは１乃至１６、ｎ≠２）に前記プログラム電圧Ｖｐｇｍより低い電圧ｖｐａｓｓが印加されることによって、選択ストリング、即ち第２ストリング６０ｂの非選択セルのプログラムされることも防止される。
【００５３】
図１５Ｂは読出し動作時のタイミング図であって、これを参照して読出し動作の駆動方法を説明する。例えば、第２ストリング６０ｂに位置するセル、例えばセルＥを選択して読み出す場合について説明する。
ビットライン選択ラインＳＳＬ２、第１ソースライン選択ラインＧＳＬ１及び非選択ワードライン（Ｗ／Ｌｎ、ｎは１乃至１６、ｎ≠２）に供給電圧Ｖｃｃや読出し電流を増加させるために供給電圧Ｖｃｃ以上のＶｒ電圧を印加し、第１ラインＬ１、ビットライン選択ラインＳＳＬ１、選択ワードラインＷ／Ｌ２及び第２ソースライン選択ラインＧＳＬ２に０Ｖを印加し、第３ラインＬ３に０．７Ｖを印加する。これによって、選択セルＥが消去された場合はソースライン、即ち第１ラインＬ１を通じて電流が流れ、選択セルＥがプログラムされた場合は第１ラインＬ１を通じてセル電流が流れなくなる。この時のビットライン、即ち第３ラインＬ３の電圧値をページバッファ（図示ぜず）を通じて感知してセルデータを読み出すようになる。
【００５４】
【発明の効果】
従って、前述した本発明によるＮＡＮＤ型フラッシュメモリ装置は、メタルのような伝導体がビットラインコンタクトと、隣接したストリングブロックのソースラインコンタクトとの間にツイスト状に連結される選択的なビットラインからなるので、ソースラインのアクティブ抵抗が取り除け、別途のソースライン用のメタル領域を必要としないことでチップ面積を減らし得る。さらに、前述したように全てのビットラインコンタクト領域にＰＮＰ型バイポーラトランジスタが形成される場合、ソースラインにセル電流が流れると前記バイポーラトランジスタのベースにベース電流が流れるようになり、よってバイポーラトランジスタの利得によって増幅されたコレクタ電流が発生される。従って、ビットラインに流れるビットライン電流は前記ベース電流とコレクタ電流との和ほど増加されるので、セル電流を増加させ得る長所がある。このようにセル電流が増加することによってソースラインに流れるセンシング電流は減り、よってオンセル電流の限界値によって定まる単位ストリング内のセル数が約６４個以上まで増える。この結果、ストリング当たり必要なコンタクトと選択トランジスタが占めるセル当たり共有面積が減ることによって、セル面積を縮めることができ、且つ集積度を高め得る。
【００５５】
さらに、本発明は前記の実施例に限定されなく、多様な変形が本発明の技術的思想内で当業者によって可能である。
【図面の簡単な説明】
【図１】従来の技術によるシングルビットラインＮＡＮＤ型フラッシュメモリ装置の単位ストリングの垂直断面図である。
【図２】図１に示したシングルビットラインＮＡＮＤ型フラッシュメモリ装置の回路図である。
【図３】図１に示したシングルビットラインＮＡＮＤ型フラッシュメモリ装置の駆動方法を示すタイミング図である。
【図４】（Ａ）及び（Ｂ）はセルフブースティング技術の使用時、図２に示したシングルビットラインＮＡＮＤ型フラッシュメモリ装置の駆動方法を示すタイミング図である。
【図５】図２に示したシングルビットラインＮＡＮＤ型フラッシュメモリ装置のレイアウトである。
【図６】従来の技術による共有ビットラインとセルフブースティング技術を用いたＮＡＮＤ型フラッシュメモリ装置の回路図である。
【図７】（Ａ）乃至（Ｃ）は図６に示した共有ビットラインとセルフブ−スティング技術を用いたＮＡＮＤ型フラッシュメモリ装置の駆動方法を示すタイミング図である。
【図８】図６に示した共有ビットラインとセルフブ−スティング技術を用いたＮＡＮＤ型フラッシュメモリ装置のレイアウトである。
【図９】本発明の第１実施例によるＮＡＮＤ型フラッシュメモリ装置の回路図である。
【図１０】図９に示したＮＡＮＤ型フラッシュメモリ装置のレイアウトである。
【図１１】図１０のＡ−Ａ’切断線による垂直断面図である。
【図１２】（Ａ）乃至（Ｃ）は図９に示したＮＡＮＤ型フラッシュメモリ装置の駆動方法を示すタイミング図である。
【図１３】本発明の第２実施例によるＮＡＮＤ型フラッシュメモリ装置の回路図である。
【図１４】図１３に示したＮＡＮＤ型フラッシュメモリ装置のレイアウトである。
【図１５】（Ａ）及び（Ｂ）は図１３に示したＮＡＮＤ型フラッシュメモリ装置の駆動方法を示すタイミング図である。
【符号の説明】
４０    ストリングブロック
４０ａ  第１ストリング
４０ｂ  第２ストリング
Ｍ１    第１ビットライン選択トランジスタ
Ｍ２、Ｍ３、Ｍ５、Ｍ６    ソースライン選択トランジスタ
Ｍ４    第２ビットライン選択トランジスタ
Ｃ２、Ｃ４    ソースラインコンタクト
Ｃ１、Ｃ３    ビットラインコンタクト
Ｌ１    第１ライン
Ｌ２    第２ライン
Ｌ３    第３ライン
【図１】
0004058134.tif 000002
【図２】
0004058134.tif 000003
【図３】
0004058134.tif 000004
【図４】
0004058134.tif 000005
【図５】
0004058134.tif 000006
【図６】
0004058134.tif 000007
【図７】
0004058134.tif 000008
【図８】
0004058134.tif 000009
【図９】
0004058134.tif 000010
【図１０】
0004058134.tif 000011
【図１１】
0004058134.tif 000012
【図１２】
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【図１３】
0004058134.tif 000014
【図１４】
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【図１５】
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