(57)【特許請求の範囲】
【請求項１】
画素への入射光を光電変換して電荷を蓄積する光電変換手段、蓄積した電荷を検出部に読み出す読み出し手段、及び読み出された電荷を増幅する増幅手段を備えた単位セルが半導体基板上に二次元的に配置されてなり、複数の画素行を有する撮像領域と、
前記撮像領域における各画素行に対応して水平方向に設けられ、それぞれ対応する画素行の単位セルの各読み出し手段を駆動するための読み出し駆動信号を伝送するための複数本の読み取り線と、
前記複数本の読み取り線に読み出し駆動信号を選択的に供給して前記読み出し手段を駆動するための垂直駆動手段と、第１のパルスに基づき、前記撮像領域における各画素行の読み出し手段を駆動させるように前記垂直駆動手段を制御する第１の行選択手段と、
水平帰線期間内に発生する位相固定パルス及び水平有効走査期間内に発生される位相可変パルスから形成される第２のパルスに基づき、前記撮像領域における各画素行の読み出し手段を駆動させるように前記垂直駆動手段を制御する第２の行選択手段と、
前記撮像領域における各画素列に対応して設けられ、各画素行の単位セルからそれぞれ出力される信号を垂直方向に伝送するための複数の垂直信号線と、
を具備し、
前記垂直駆動手段は、前記第１、第２の行選択手段からの各出力信号に対応して、前記撮像領域における各画素行の読み出し手段を１フィールド期間内に２回以上駆動させて電子シャッタ動作を行なわせることを特徴とする固体撮像装置。
【請求項２】
前記複数の垂直信号線に伝送された信号をデジタル信号に変換するＡＤ変換器をさらに具備し、前記ＡＤ変換器による信号変換が前記位相可変パルスの発生時には停止されることを特徴とする請求項１記載の固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光電変換手段で得られた信号電荷を増幅して取り出す増幅型の固体撮像装置に関する。
【０００２】
【従来の技術】
近年、ビデオカメラや電子スティルカメラ等への応用に適した固体撮像装置として、ＣＭＯＳ型の固体イメージセンサの開発が各所で活発に進められている。これは、各セル毎に光電変換手段で得られた信号をＭＯＳトランジスタで増幅して取り出す構造を有しており、具体的には、光電変換手段が生成した信号電荷を電荷の検出部に読み出し、この検出部の電位を画素内部の増幅トランジスタで増幅することで、画素内部に増幅機能を持たせた増幅型の固体撮像装置である。こうした増幅型の固体撮像装置は、高感度で画素数の増加やイメージサイズの縮小による画素サイズの縮小化に適していることから、低消費電力であることとも相俟って、増幅型ＣＭＯＳイメージセンサへの期待はますます増大しつつある。
ここで、従来の増幅型ＣＭＯＳイメージセンサの回路図を図１３に示す。図１３において、撮像領域は１画素／１ユニットの単位セルが二次元の行列状に配置されてなる。さらに各単位セルは、例えば４個のトランジスタTa、Tb、Tc、Tdと１個のフォトダイオードPDで形成されている。すなわち各単位セルは、アノード側に接地電位が供給されるフォトダイオードPDと、フォトダイオードPDのカソード側に一端側が接続されている読み出しトランジスタTdと、読み出しトランジスタTdの他端側にゲートが接続されている増幅トランジスタTbと、増幅トランジスタTbの一端側に一端側が接続されている垂直選択トランジスタ（行選択トランジスタ）Taと、増幅トランジスタTbのゲートに一端側が接続されているリセットトランジスタTcとを備える。
【０００３】
また撮像領域には各画素行と対応して、同一行の単位セルの各読み出しトランジスタTdのゲートに共通に接続された読み取り線４と、同一行の単位セルの各垂直選択トランジスタTaのゲートに共通に接続された垂直選択線６と、同一行の単位セルの各リセットトランジスタTcのゲートに共通に接続されたリセット線７が形成されている。さらに撮像領域には各画素列と対応して、同一列の単位セルの各増幅トランジスタTbの他端側に共通に接続された垂直信号線VLINと、同一列の単位セルの各リセットトランジスタTcの他端側及び各垂直選択トランジスタTaの他端側に共通に接続された電源線９が形成されている。
撮像領域の一端側の外部には、垂直信号線VLINの各一端側と接地電位との間にそれぞれ接続された複数の負荷トランジスタTLが水平方向に配列されている。一方撮像領域の他端側の外部には、例えば２個のトランジスタTSH  、TCLPと２個のコンデンサCc、Ctで形成されたノイズキャンセラ回路が、各画素列毎に水平方向に配置されている。またこれらノイズキャンセラ回路を介して、垂直信号線VLINの各他端側にそれぞれ水平選択トランジスタTHが接続され、水平方向に配列されている。
【０００４】
さらに、水平選択トランジスタTHの各他端には水平信号線HLINが共通に接続されており、この水平信号線HLINには水平リセットトランジスタ（図示せず）及び出力増幅回路AMP  が接続されている。なお上述したようなノイズキャンセラ回路は、それぞれ垂直信号線VLINの他端側に一端側が接続されたサンプルホールド用のトランジスタTSH  と、サンプルホールド用のトランジスタTSH  の他端側に一端側が接続された結合コンデンサCcと、結合コンデンサCcの他端側と接地電位との間に接続された電荷蓄積用のコンデンサCtと、これら２つのコンデンサCc、Ctの接続ノードに接続された電位クランプ用のトランジスタTCLPからなり、ここでの２つのコンデンサCc、Ctの接続ノードに水平選択トランジスタTHの一端側が接続されている。
また撮像領域の外部には、撮像領域の複数の垂直選択線６を走査的に選択制御するための垂直シフトレジスタ２、垂直シフトレジスタ２の出力パルスを選択制御して撮像領域の各行の垂直選択線６を走査的に駆動するためのパルスセレクタ２ａ、水平選択トランジスタTHを走査的に駆動するための水平シフトレジスタ３が配置されている。さらに、外部入力パルス信号に基づき各種のパルス信号を所定のタイミングで生成し、パルスセレクタ２ａ、水平シフトレジスタ３やノイズキャンセラ回路等に供給するタイミング発生回路１０、ノイズキャンセラ回路の電位クランプ用のトランジスタTCLPの一端等に供給される所定のバイアス電位を発生するためのバイアス発生回路１１が、撮像領域の外部に配置されている。
【０００５】
図１４は、図１３に示したＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図である。次に図１４を参照しながら、従来のＣＭＯＳイメージセンサの動作について説明する。
各フォトダイオードPDへの入射光が光電変換されて生じた信号電荷は、フォトダイオードPD内に蓄積される。水平帰線期間において、所望の一行分の単位セルからフォトダイオードPDに蓄積された信号電荷を読み出す際、まず各垂直選択線６を選択するために、垂直選択パルス信号φADRES    に同期して選択対象行の垂直選択線６の信号（φADRESiパルス）を活性化することにより、一行分の垂直選択トランジスタTaをオンにする。こうして選択された一行分の単位セルにつき、垂直選択トランジスタTaを介して電源電位（例えば３．３Ｖ）が供給される増幅トランジスタTbと負荷トランジスタTLからなるソースフォロワ回路を動作させる。
次に選択された一行分の単位セルにおいて、リセットパルス信号φRESET  に同期するようにリセット線７の信号（φRESETiパルス）を活性化することで、増幅トランジスタTbのゲート電圧を基準電圧に一定期間リセットし、垂直信号線VLINに基準電圧を出力する。ただし、ここでリセットされた一行分の単位セルの増幅トランジスタTbのゲート電位にはばらつきが存在し、その他端側の垂直信号線VLINのリセット電位は不均一となる。
【０００６】
そこで、各垂直信号線VLINの電位不均一を打ち消すために、予めノイズキャンセラ回路におけるサンプルホールド用トランジスタTSH  の駆動信号（φSHパルス）を活性化しておく。さらに、垂直信号線VLINに基準電圧が出力された後電位クランプ用のトランジスタTCLPの駆動信号（φCLP  パルス）を一定時間活性化することにより、ノイズキャンセラ回路の２つのコンデンサCc、Ctの接続ノードに基準電圧を設定する。
次いで、リセット線７の信号を非活性にした後、読み出しパルス信号φREADに同期して所定行の読み取り線4を選択しその信号（φREADi  パルス）を活性化することにより、読み出しトランジスタTdをオンにし、フォトダイオードPDの蓄積電荷を増幅トランジスタTbのゲートに読み出すことによりゲート電位を変化させる。増幅トランジスタTbは、ゲート電位の変化量に応じた信号電圧を対応する垂直信号線VLIN及びノイズキャンセラ回路に出力する。
この後、ノイズキャンセラ回路におけるφSHパルスをオフにすることにより、出力された基準電圧と信号電圧の差分に相当する信号成分、換言すればノイズが除去された信号電圧を、対応する水平選択トランジスタTHが活性化されるまで電荷蓄積用のコンデンサCtに蓄積する。一方垂直選択線６の信号を非活性にして、垂直選択トランジスタTaをオフ状態に制御し単位セルを非選択とすることで、撮像領域とノイズキャンセラ回路を電気的に分離する。
【０００７】
引き続く水平有効走査期間では、タイミング発生回路１０からの水平リセット信号HRS  によるリセット後、タイミング信号HCK  に同期して水平シフトレジスタ３のシフト動作を行なって水平選択トランジスタTHの駆動信号（φHパルス）を順次活性化することで、水平選択トランジスタTHを順次オンさせる。こうして、ノイズキャンセラ回路における２つのコンデンサCc、Ctの接続ノード、すなわち信号保存ノードの信号電圧を水平信号線HLINに順次読み出し、出力増幅回路AMP  で増幅した後出力する。なお上述したようなノイズ除去動作は、１水平線の読み出し動作毎に行なわれる。
【０００８】
【発明が解決しようとする課題】
一般にＣＭＯＳイメージセンサのような固体撮像装置は、室内や野外、さらには昼間あるいは夜間といった多様な外光の下で使用される傾向がある。従って外光の変化等に応じ、フォトダイオードにおける電荷蓄積期間を制御することで露光時間を調整し、ひいては感度を最適設定する電子シャッタ動作が必要となる場合が多い。
ここで、上述したような従来のＣＭＯＳイメージセンサにおける垂直シフトレジスタのタイミング波形図を図１５に示し、従来のＣＭＯＳイメージセンサの動作をさらに説明する。なお図１５には、ＣＭＯＳイメージセンサを１フィールド＝１／３０Ｈｚの３０ＨｚＶＧＡ方式で動作させる場合を示すものとする。
外部入力パルス信号である３０ＨｚのφVR、１５．７ｋＨｚのφHPは、図示しないバッファ回路で整形され、それぞれフィールド周期及び水平周期で垂直シフトレジスタに入力される。垂直シフトレジスタは、パルス信号φVRの入力が“Ｌ”レベルの期間にレジスタ出力を全てクリアして“Ｌ”レベルにした後、パルス信号φHPによりシフト動作を行なって出力パルス信号ROi  （i  ＝…,n,n＋1  ）を順次“Ｈ”レベルにし、パルスセレクタに入力する。パルスセレクタは、各選択行に対して垂直選択線の信号（φADRESiパルス）、リセット線の信号（φRESETiパルス）、読み取り線の信号（φREADi  パルス）を活性化し、選択対象行を走査する。
【０００９】
このように図１３に示したＣＭＯＳイメージセンサでは、特定の選択対象行を選択制御するための垂直シフトレジスタ２の各出力パルス信号ROi  を、１フィールド期間内に1回しか出力しない。すなわちフォトダイオードPDは、１フィールドに１回しか蓄積電荷を排出せず、フォトダイオードPDの電荷蓄積時間を制御することによって露光時間を調整する電子シャッタ動作を行なうことができない。
これに対し、上述したような出力パルス信号ROi  を出力する垂直シフトレジスタに加え、この垂直シフトレジスタに先んじて各画素行を選択制御する電子シャッタ用の垂直シフトレジスタを設ければ、これら２本の垂直シフトレジスタからの各出力パルス信号に基づき各画素行のフォトダイオードの信号蓄積時間を制御することができ、結果的に電子シャッタ動作を行なうことが可能となる。ここで、図１６に電子シャッタ動作が可能な増幅型ＣＭＯＳイメージセンサの回路図を、図１７に垂直シフトレジスタのタイミング波形図を示す。
図１６において、電子シャッタ用の垂直シフトレジスタ２０には、外部入力パルス信号である３０ＨｚのφES、１５．７ｋＨｚのφHPがそれぞれフィールド周期及び水平周期で入力される。これを受けて電子シャッタ用の垂直シフトレジスタ２０は、パルス信号φESの入力が“Ｌ”レベルの期間にレジスタ出力を全てクリアして“Ｌ”レベルにした後、パルス信号φHPによりシフト動作を行なって出力パルス信号ESi  （i  ＝…,n,n＋1  ）を順次“Ｈ”レベルにし、パルスセレクタ２ａに入力する。
【００１０】
パルスセレクタ２ａは、２本の垂直シフトレジスタ２、２０からの出力パルス信号ROi  、ESi  が“Ｈ”レベルである画素行に対して、リセット線の信号（φRESETiパルス）、読み取り線の信号（φREADi  パルス）を活性化するように、撮像領域の画素行を走査する。ただし、垂直選択線の信号（φADRESiパルス）については、読み出し用の垂直シフトレジスタ２からの出力パルス信号ROi  が“Ｈ”レベルである選択対象行のみが活性化され、走査される。
こうして図１７に示される通り、各画素行における読み取り線の信号（φREADi  パルス）は、２本の垂直シフトレジスタにより１フィールド期間内に２度活性化される。すなわち、電子シャッタ用の垂直シフトレジスタ及び読み出し用の垂直シフトレジスタからの出力パルス信号ROi  、ESi  のそれぞれに対応させて、信号蓄積タイミングと信号読み出しタイミングを設定できるので、結果としてフォトダイオードでの電荷蓄積時間を制御した電子シャッタ動作が可能となっている。
しかしながら、このＣＭＯＳイメージセンサにおいては、電子シャッタ動作の際のフォトダイオードPDにおける電荷蓄積時間の制御を、１Ｈ（水平周期）単位でしか行なうことができないという問題点がある。これは、信号蓄積タイミング、信号読み出しタイミングのいずれの場合も、タイミング発生回路１０ａから供給される読み出しパルス信号φREADに同期して、パルスセレクタ２ａから読み取り線４に駆動信号が出力されることによる。ここで、パルスセレクタ２ａのタイミング波形図を図１８に示し、以下図１８を参照して上述したような問題点をさらに説明する。
【００１１】
図１８に示されるように、各画素行で読み取り線に２度出力される駆動信号（φREADi（i  ＝…,n,n＋1  ）パルス）は、タイミング発生回路が水平帰線期間内に生成する読み出しパルス信号φREADに同期していることに起因し、いずれも水平周期内で同位相の関係にある。一方、２本の垂直シフトレジスタによる各画素行の選択制御は図１７から明らかな通り、読み出し用の垂直シフトレジスタについてはフィールド周期で供給されるパルス信号φVRをトリガとしてリセット動作が行なわれた後、水平周期で供給されるパルス信号φHPに基づき順次画素行が選択されていく。また電子シャッタ用の垂直シフトレジスタは、読み出し用の垂直シフトレジスタに先立ち、フィールド周期で供給される別の外部入力パルス信号φESをトリガとしてリセットされ、その後水平周期で供給されるパルス信号φHPに基づき画素行の選択動作が順次行なわれる。
従って、各画素行で読み取り線に２度出力される駆動信号（φREADi（i  ＝…,n,n＋1  ）パルス）の間隔は、水平周期を単位として、これに２本の垂直シフトレジスタ間の動作タイミングの差を乗じて決定されることになる。例えば図１７、図１８に示す場合では、電子シャッタ用の垂直シフトレジスタによる動作を読み出し用の垂直シフトレジスタに対し１水平周期、すなわち１画素行分だけ先行させており、パルスセレクタが２本の垂直シフトレジスタからの出力パルス信号ROi  、ESi  に基づいて、連続する水平期間に同位相の駆動信号φREADi  を２回各画素行の読み取り線に出力している。このとき、フォトダイオードにおける信号蓄積タイミングと信号読み出しタイミングの差に相当する電荷蓄積時間は、１Ｈ（水平周期）である。同様に、電子シャッタ用の垂直シフトレジスタによる動作を読み出し用の垂直シフトレジスタに対しｍ画素行（ｍは整数）先行させると、各画素行でのフォトダイオードの電荷蓄積時間はｍ×Ｈとなる。
【００１２】
上述したように、図１６に示されるＣＭＯＳイメージセンサにおいては、フォトダイオードの電荷蓄積時間を１Ｈ（水平周期）単位で制御できる電子シャッタ動作が可能となっている。しかしながら、ＣＭＯＳイメージセンサのような増幅型の固体撮像装置では、昼間の野外等入射光量が極めて多い環境下での用途が十分予想され、こうした環境下でも高輝度側がクリップされるおそれを伴わず常に良好な画像を得るためには、フォトダイオードの電荷蓄積時間を１Ｈ（水平周期）未満に低減した高速の電子シャッタ動作を実現することが望まれる。本発明はこのような事情に鑑みてなされたものであり、フォトダイオードにおける最小の電荷蓄積時間を１Ｈ（水平周期）未満に制御することができ、非常に高速の電子シャッタ動作を行なうことが可能な固体撮像装置を提供することをその目的としている。
【００１３】
【課題を解決するための手段】
上記目的を達成するため本発明は、画素への入射光を光電変換して電荷を蓄積する光電変換手段、蓄積した電荷を検出部に読み出す読み出し手段、及び読み出された電荷を増幅する増幅手段を備えた単位セルが半導体基板上に二次元的に配置されてなり、複数の画素行を有する撮像領域と、前記撮像領域における各画素行に対応して水平方向に設けられ、それぞれ対応する画素行の単位セルの各読み出し手段を駆動するための読み出し駆動信号を伝送するための複数本の読み取り線と、前記複数本の読み取り線に読み出し駆動信号を選択的に供給して前記読み出し手段を駆動するための垂直駆動手段と、第１のパルスに基づき、前記撮像領域における各画素行の読み出し手段を駆動させるように前記垂直駆動手段を制御する第１の行選択手段と、水平帰線期間内に発生する位相固定パルス及び水平有効走査期間内に発生される位相可変パルスから形成される第２のパルスに基づき、前記撮像領域における各画素行の読み出し手段を駆動させるように前記垂直駆動手段を制御する第２の行選択手段と、前記撮像領域における各画素列に対応して設けられ、各画素行の単位セルからそれぞれ出力される信号を垂直方向に伝送するための複数の垂直信号線とを具備し、前記垂直駆動手段は、前記第１、第２の行選択手段からの各出力信号に対応して、前記撮像領域における各画素行の読み出し手段を１フィールド期間内に２回以上駆動させて電子シャッタ動作を行なわせる固体撮像装置を提供する。
【００１４】
すなわち本発明の固体撮像装置においては、各画素行の読み取り線に対し水平周期内で位相の異なる複数の読み出し駆動信号を供給して、電子シャッタ動作を行なうことを特徴としている。このように構成することで本発明では、水平周期内で互いに位相の異なる複数の読み出し駆動信号に基づき、フォトダイオードにおける信号蓄積タイミングと信号読み出しタイミングを設定できるので、水平周期単位でフォトダイオードの電荷蓄積時間が決定されるという制約がなく、最小の電荷蓄積時間を１Ｈ（水平周期）未満に低減することが可能となる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しながら説明する。図１は、本発明の固体撮像装置としての増幅型ＣＭＯＳイメージセンサの一例を示す回路図である。この増幅型ＣＭＯＳイメージセンサは、読み出し用の垂直シフトレジスタ２と電子シャッタ用の垂直シフトレジスタ２０が、水平周期内で互いに位相の異なるパルス信号φROREAD、φESREADに基づき、それぞれ特定の画素行に読み出し駆動信号を供給するようパルスセレクタ２ａを制御する点で、図１６に示したＣＭＯＳイメージセンサとは異なっている。
すなわち図１において、撮像領域は１画素／１ユニットの単位セル１が二次元の行列状に配置されてなる。さらに各単位セル１は、例えば４個のトランジスタTa、Tb、Tc、Tdと１個のフォトダイオードPDで形成されている。すなわち各単位セルは、アノード側に接地電位が供給されるフォトダイオード（光電変換手段）PDと、フォトダイオードPDのカソード側に一端側が接続されている読み出しトランジスタ（読み出し手段）Tdと、読み出しトランジスタTdの他端側にゲートが接続されている増幅トランジスタ（増幅手段）Tbと、増幅トランジスタTbの一端側に一端側が接続されている垂直選択トランジスタ（行選択トランジスタ）Taと、増幅トランジスタTbのゲートに一端側が接続されているリセットトランジスタ（リセット手段）Tcとを備える。
【００１６】
また撮像領域には各画素行と対応して、同一行の単位セル１の各読み出しトランジスタTdのゲートに共通に接続された読み取り線４と、同一行の単位セルの各垂直選択トランジスタTaのゲートに共通に接続された垂直選択線６と、同一行の単位セルの各リセットトランジスタTcのゲートに共通に接続されたリセット線７が形成されている。さらに撮像領域には各画素列と対応して、同一列の単位セルの各増幅トランジスタTbの他端側に共通に接続された垂直信号線VLINと、同一列の単位セルの各リセットトランジスタTcの他端側及び各垂直選択トランジスタTaの他端側に共通に接続された電源線９が形成されている。
撮像領域の一端側の外部には、それぞれ垂直信号線VLINの各一端側と接地電位との間に接続され、ゲートにバイアス電圧VVL  が供給される複数の負荷トランジスタTLが水平方向に配列されている。一方撮像領域の他端側の外部には、例えば２個のトランジスタTSH  、TCLPと２個のコンデンサCc、Ctで形成されたノイズキャンセラ回路が、各画素列毎に水平方向に配置されている。またこれらノイズキャンセラ回路を介して、垂直信号線VLINの各他端側にそれぞれ水平選択トランジスタTHが接続され、水平方向に配列されている。
【００１７】
さらに、水平選択トランジスタTHの各他端には水平信号線HLINが共通に接続されており、この水平信号線HLINには水平リセットトランジスタ（図示せず）及び出力増幅回路AMP  が接続されている。なお上述したようなノイズキャンセラ回路は、それぞれ垂直信号線VLINの他端側に一端側が接続されたサンプルホールド用のトランジスタTSH  と、サンプルホールド用のトランジスタTSH  の他端側に一端側が接続された結合コンデンサCcと、結合コンデンサCcの他端側と接地電位との間に接続された電荷蓄積用のコンデンサCtと、これら２つのコンデンサCc、Ctの接続ノードに一端側が接続され、他端側にバイアス電圧VVCが供給される電位クランプ用のトランジスタTCLPからなり、ここでの２つのコンデンサCc、Ctの接続ノードに水平選択トランジスタTHの一端側が接続されている。
撮像領域の外部には、撮像領域の複数の垂直選択線６を走査的に選択制御するための読み出し用の垂直シフトレジスタ（第１の行選択手段）２及び電子シャッタ用の垂直シフトレジスタ（第２の行選択手段）２０、垂直シフトレジスタ２、２０の出力パルスを選択制御して撮像領域の各行の垂直選択線６を走査的に駆動するためのパルスセレクタ（垂直駆動手段）２ａ、及び水平選択トランジスタTHを走査的に駆動するための水平シフトレジスタ３が配置されている。また、外部入力パルス信号に基づき各種のパルス信号を所定のタイミングで生成し、パルスセレクタ２ａ、水平シフトレジスタ３やノイズキャンセラ回路等に供給するタイミング発生回路１０、ノイズキャンセラ回路の電位クランプ用のトランジスタTCLPの一端、負荷トランジスタTLのゲート等に供給される所定のバイアス電位を発生するためのバイアス発生回路１１が、撮像領域の外部に設けられている。
【００１８】
さらに図１に示されるＣＭＯＳイメージセンサでは、外部入力パルス信号として可変の電子シャッタパルス信号φESPAが適宜供給されるオア回路１２が新たに設けられている。オア回路１２には、位相が可変の電子シャッタパルス信号φESPAとともに、タイミング発生回路１０で生成される位相が固定の電子シャッタパルス信号φESPBが入力される。これら可変の電子シャッタパルス信号φESPAと固定の電子シャッタパルス信号φESPBがオア回路１２で合成され、生成した電子シャッタパルス信号φESREADはパルスセレクタ２ａに出力される。なおこのＣＭＯＳイメージセンサにおいては、可変の電子シャッタパルス信号φESPAは水平有効走査期間に必要に応じ供給され、固定の電子シャッタパルス信号φESPBは水平帰線期間に常時生成される。
図２は、図１のＣＭＯＳイメージセンサに供給される外部入力パルス信号の波形図を示すものである。ここでは、ＣＭＯＳイメージセンサを１フィールド＝１／３０Ｈｚの３０ＨｚＶＧＡ方式で動作させる場合を示している。
外部入力パルス信号として、３０ＨｚのφVR、φES及び１５．７ｋＨｚのφHPがそれぞれフィールド周期、水平周期で供給されるのは、図１６に示して説明したＣＭＯＳイメージセンサと同様である。なおタイミング発生回路に対し、図２には示していない２４ＭＨｚのクロック信号φCKが、図１、図１６のＣＭＯＳイメージセンサとも供給されている。
【００１９】
図２においては、電子シャッタ動作を行なう際のフォトダイオードにおける電荷蓄積時間を変化させた場合について、外部入力パルス信号の波形図をそれぞれ（ａ）、（ｂ）、（ｃ）に示している。具体的には、図２（ａ）が電荷蓄積時間１Ｈ（水平周期）以上、図２（ｂ）が電荷蓄積時間１水平帰線期間以上１Ｈ（水平周期）未満、図２（ｃ）が電荷蓄積時間１水平帰線期間未満の例である。
ここで図２（ｂ）では、水平有効走査期間に可変の電子シャッタパルス信号φESPAを供給することで電荷蓄積時間を１Ｈ（水平周期）未満に制御しており、可変の電子シャッタパルス信号φESPAの位相を変化させることで、電荷蓄積時間はさらに可変制御される。一方図２（ａ）、（ｃ）においては、固定の電子シャッタパルス信号φESPBにより信号蓄積タイミングを設定しており、可変の電子シャッタパルス信号φESPAは常に“Ｌ”レベルであって実質的に使用されていない。すなわちこれらは、固定の電子シャッタパルス信号φESPBと読み出しパルス信号φROREADに基づき、それぞれ信号蓄積タイミング及び信号読み出しタイミングが決定される点では共通するが、２本の垂直シフトレジスタ間の動作タイミングの差を異ならせていることにより、フォトダイオードの電荷蓄積時間が互いに相違するものである。このように図２（ａ）、（ｂ）、（ｃ）からは、電子シャッタ用の垂直シフトレジスタ２０による画素行の選択動作の開始時期を決定する外部入力パルス信号φESの供給タイミングの変更と、可変の電子シャッタパルス信号φESPAの供給及びさらにそのタイミングの調整により、フォトダイオードの電荷蓄積時間を制御できることが判る。
【００２０】
上述したような外部入力パルス信号のうち、３０ＨｚのφVRは図示しないバッファ回路で整形されたうえで、読み出し用の垂直シフトレジスタ２に供給され、φESは同様にバッファ整形された後、電子シャッタ用の垂直シフトレジスタ２０に供給される。また１５．７ｋＨｚのφHPは、タイミング発生回路１０と２本の垂直シフトレジスタ２、２０にそれぞれ供給されている。
これら外部入力パルス信号が供給されることで、読み出し用の垂直シフトレジスタ２は、その出力パルス信号ROi  （i  ＝…,n,n＋1  ）を順次“Ｈ”レベルにしてパルスセレクタ２ａに入力し、電子シャッタ用の垂直シフトレジスタ２０は、
その出力パルス信号ESi  （i  ＝…,n,n＋1  ）を順次“Ｈ”レベルにしてパルスセレクタ２ａに入力する。一方、タイミング発生回路１０は外部入力パルス信号に基づき、垂直選択パルス信号φADRES  、リセットパルス信号φRESET  及び読み出しパルス信号φROREADを水平帰線期間に生成してパルスセレクタ２ａに入力し、ノイズキャンセラ回路におけるサンプルホールド用トランジスタTSH  の駆動信号φSH、及び電位クランプ用のトランジスタTCLPの駆動信号φCLP  をノイズキャンセラ回路に供給し、また水平シフトレジスタ３に水平リセット信号HRS、タイミング信号HCK  を出力する。さらにここでは、タイミング発生回路１０が水平帰線期間内に読み出しパルス信号φROREADとは位相の異なる固定の電子シャッタパルス信号φESPBを生成し、オア回路１２に出力する。
【００２１】
パルスセレクタ２ａは、上述したような垂直選択パルス信号φADRES    、リセットパルス信号φRESET  、読み出しパルス信号φROREADあるいはオア回路１２から出力される電子シャッタパルス信号φESREADにそれぞれ同期するように、垂直選択線６の信号（φADRESiパルス）、リセット線７の信号（φRESETiパルス）、読み取り線４の信号（φREADi  パルス）を活性化する。具体的には、読み出し用の垂直シフトレジスタ２からの出力パルス信号ROi  （i  ＝…,n,n＋1  ）が“Ｈ”レベルのとき、対応する画素行についてそれぞれ垂直選択パルス信号φADRES    、リセットパルス信号φRESET  、読み出しパルス信号φROREADに基づき、垂直選択線６の信号（φADRESiパルス）、リセット線７の信号（φRESETiパルス）、読み取り線４の信号（φREADi  パルス）を活性化する。
また、電子シャッタ用の垂直シフトレジスタ２０からの出力パルス信号ESi  （i  ＝…,n,n＋1  ）が“Ｈ”レベルの場合には、対応する画素行についてそれぞれリセットパルス信号φRESET  、電子シャッタパルス信号φESREADに基づき、リセット線７の信号（φRESETiパルス）、読み取り線４の信号（φREADi  パルス）のみ活性化する。一方、垂直選択パルス信号φADRES    が入力されても、垂直選択線６の信号（φADRESiパルス）は活性化しない。なお図３に、このようなパルスセレクタ２ａの回路構成の一例を示す。
【００２２】
図４は、図１のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図である。各フォトダイオードPDへの入射光が光電変換されて生じた信号電荷は、フォトダイオードPD内に蓄積される。ここではまず水平帰線期間において、タイミング発生回路１０で生成されたリセットパルス信号φRESET  に同期するように、２本の垂直シフトレジスタ２、２０により選択された画素行についてリセット線７の信号を活性化する。こうして、増幅トランジスタTbのゲート電圧を基準電圧に一定期間リセットし、垂直信号線VLINに基準電圧を出力する。なお、図４中の制御信号ＨＢＬＫにより、１水平期間が水平帰線期間と水平有効走査期間とに区分される。
次いで、所望の一行分の単位セルにおけるフォトダイオードPDの蓄積電荷の読み出しに備え対応の垂直選択線６を選択するために、タイミング発生回路１０の生成した垂直選択パルス信号φADRES  に基づき、読み出し用の垂直シフトレジスタ２により選択された選択対象行の垂直選択線６の信号を活性化して、一行分の垂直選択トランジスタTaをオンにする。こうして選択された一行分の単位セルにつき、垂直選択トランジスタTaを介して電源電位（例えば３．３Ｖ）が供給される増幅トランジスタTbと負荷トランジスタTLからなるソースフォロワ回路を動作させる。
【００２３】
次に、２本の垂直シフトレジスタ２、２０により選択された画素行の単位セルにおいて、リセットパルス信号φRESET  に同期するようにリセット線７の信号を再度活性化することで、増幅トランジスタTbのゲート電圧を基準電圧に一定期間リセットし、垂直信号線VLINに基準電圧を出力する。このとき、一行分の単位セルの増幅トランジスタTbのゲート電位のばらつきに起因する各垂直信号線VLINのリセット電位の不均一を打ち消すために、予めノイズキャンセラ回路におけるサンプルホールド用トランジスタTSH  の駆動信号（φSHパルス）を活性化しておく。さらに、垂直信号線VLINに基準電圧が出力された後電位クランプ用のトランジスタTCLPの駆動信号（φCLP  パルス）を一定時間活性化することにより、ノイズキャンセラ回路の２つのコンデンサCc、Ctの接続ノードに基準電圧を設定する。
次いで、リセット線７の信号を非活性にした後、タイミング発生回路１０の生成した読み出しパルス信号φROREADに基づき、選択対象行の読み取り線４を選択してその信号を活性化する。こうして読み出しトランジスタTdをオンにし、フォトダイオードPDの蓄積電荷をその検出部DNたる増幅トランジスタTbのゲートに読み出すことによりゲート電位を変化させる。増幅トランジスタTbは、ゲート電位の変化量に応じた信号電圧を対応する垂直信号線VLIN及びノイズキャンセラ回路に出力する。なおここでの読み出しパルス信号φROREADは、上述したような従来のＣＭＯＳイメージセンサで使用されていた読み出しパルス信号φREADと、実質的に同一のものである。
【００２４】
この後、ノイズキャンセラ回路におけるφSHパルスをオフにすることにより、出力された基準電圧と信号電圧の差分に相当する信号成分、換言すればノイズが除去された信号電圧を、水平有効走査期間を通じて電荷蓄積用のコンデンサCtに蓄積する。一方垂直選択線６の信号を非活性にして、垂直選択トランジスタTaをオフ状態に制御し単位セルを非選択とすることで、撮像領域とノイズキャンセラ回路を電気的に分離する。
引き続く水平有効走査期間には、水平選択トランジスタTHの駆動信号（φHパルス）を順次活性化することで水平選択トランジスタTHを順次オンさせ、ノイズキャンセラ回路における２つのコンデンサCc、Ctの接続ノード、すなわち信号保存ノードの信号電圧を水平信号線HLINに順次読み出し、出力増幅回路AMP  で増幅した後出力する。なおノイズキャンセラ回路を利用したノイズ除去動作は、１水平線の読み出し動作毎に行なわれる。
ここでの動作では、図１６に示したＣＭＯＳイメージセンサの動作例とは異なり、同一水平帰線期間内に所定のリセット線の信号が２回活性化されており、換言すれば増幅トランジスタのゲート電圧が２度リセットされる。これは図１のＣＭＯＳイメージセンサは、互いに位相の異なる読み出しパルス信号φROREAD、及び電子シャッタパルス信号φESREADに基づき、それぞれ特定の画素行の読み取り線に読み出し駆動信号を供給し、１フィールド期間中に２度フォトダイオードから蓄積電荷を排出させ電子シャッタ動作を行なっていることに起因している。
【００２５】
すなわち図４においては、信号読み出しパルス信号φROREADと固定の電子シャッタパルス信号φESPBが供給される前に、いずれもタイミング発生回路からパルスセレクタにリセットパルス信号φRESET  を出力させている。こうして、信号蓄積タイミング及び信号読み出しタイミングでフォトダイオードの蓄積電荷が排出される前に、増幅トランジスタのゲート電圧が基準電圧にリセットされるような制御を行なっている。
なおこの場合、図４中に示される通り、１回目のリセットパルス信号φRESETと固定の電子シャッタパルス信号φESPBとの位相差、及び２回目のリセットパルス信号φRESET  と信号読み出しパルス信号φROREADとの位相差をほぼ等しく設定している。また、図２（ｃ）に示されるタイミングで外部入力パルス信号が供給された場合にも、信号蓄積タイミングでフォトダイオードから排出された蓄積電荷が垂直信号線VLINに読み出されないように、電子シャッタパルス信号φESREADは、垂直選択パルス信号φADRES  により選択対象行の垂直選択線６の信号が活性化される期間外に供給されている。具体的には、可変の電子シャッタパルス信号φESPAを水平有効走査期間に供給し、水平帰線期間にタイミング発生回路から供給される固定の電子シャッタパルス信号φESPBについては、垂直選択パルス信号φADRES  が立ち上がる前に立ち下がるような制御を行なっている。
【００２６】
ここで、図１のＣＭＯＳイメージセンサにおけるパルスセレクタのタイミング波形図を図５〜図７に示し、ＣＭＯＳイメージセンサの動作をさらに説明する。なお図５〜図７は、それぞれ図２（ａ）、（ｂ）、（ｃ）に示すような外部入力パルス信号をＣＭＯＳイメージセンサに供給した場合に対応しており、図５は電荷蓄積時間１Ｈ（水平周期）以上、図６は電荷蓄積時間１水平帰線期間以上１Ｈ（水平周期）未満、図７は電荷蓄積時間１水平帰線期間未満で電子シャッタ動作を行なうとき、撮像領域に供給される信号の波形図を示している。
図５においては、電子シャッタ用の垂直シフトレジスタによる動作を読み出し用の垂直シフトレジスタに対し１水平周期、すなわち１画素行分だけ先行させており、図１８に示した波形図と対応している。パルスセレクタは、２本の垂直シフトレジスタからの各出力パルス信号ROi  、ESi  に基づいて、連続する水平期間に読み出し駆動信号φREADi  を２回各画素行の読み取り線に出力している。このとき、連続する前後の水平期間において読み出し駆動信号φREADi  の位相が異なり、フォトダイオードにおける電荷蓄積時間は１Ｈ（水平周期）より多少長くなる。
【００２７】
また図６では図示される通り、読み出し駆動信号φREADi  を各画素行の読み取り線に３回出力しており、図５の場合には実質的に使用されていない可変の電子シャッタパルス信号φESPAを供給することで、読み出し駆動信号φREADi  としても１回分追加されて読み取り線に出力されている。具体的には、図５に示した通り水平帰線期間に出力される読み出し駆動信号φREADi  の２つのパルスの間の水平有効走査期間に、読み出し駆動信号φREADi  の３つ目のパルスが出力される。
ここでのフォトダイオードの電荷蓄積時間は、可変の電子シャッタパルス信号φESPAに基づき水平有効走査期間に出力される読み出し駆動信号φREADi  のタイミングから、この水平有効走査期間に続く水平帰線期間での信号読み出しタイミングまでであり、１Ｈ（水平周期）より短くすることが可能となる。しかも、電子シャッタパルス信号φESPAの供給タイミングは、水平有効走査期間の開始直後から水平有効走査期間の終了直前までの間で可変とされているので、フォトダイオードの電荷蓄積時間を概ね１水平帰線期間以上１Ｈ（水平周期）未満の範囲内で自由に設定できる。
【００２８】
なお、上述したように読み出し駆動信号φREADi  を水平有効走査期間にも出力して電子シャッタ動作を行なう場合は、フォトダイオードの蓄積電荷を排出する際に、水平帰線期間に出力されるリセットパルス信号φRESET  に基づき増幅トランジスタのゲート電圧を基準電圧にリセットする動作からの期間が長く、リーク電流に起因した電位変動がリセット後に生じやすい。然るにここでは、まず各画素行に対して同一水平帰線期間内で２回活性化されるリセット線の信号φRESETi  の１回目、及び信号読み出しタイミングまでに計３回出力される読み出し駆動信号φREADi  の１つ目のパルスが連続して供給されるので、これ以前にフォトダイオードに蓄積された電荷を一旦この時点で排出している。従って、水平有効走査期間に設定された信号蓄積タイミングでフォトダイオードから蓄積電荷を排出する際には、フォトダイオードにおける蓄積電荷量が少なく、増幅トランジスタのゲート電圧のリセット後に多少の電位変動が発生したとしても、フォトダイオードの蓄積電荷を取り残すことなく十分に排出することができる。
さらに図７においては、電子シャッタ用の垂直シフトレジスタによる動作を読み出し用の垂直シフトレジスタの動作に対して先行させず、電子シャッタ用及び読み出し用の垂直シフトレジスタが各水平期間で同一の画素行を選択動作させるような制御を行なっている。また可変の電子シャッタパルス信号φESPAは、実質的に使用されていない。この結果パルスセレクタは、互いに位相の異なるパルス信号φROREAD、φESREAD、及び２本の垂直シフトレジスタからの各出力パルス信号ROi  、ESi  に基づいて、選択画素行の読み取り線に対し水平帰線期間に読み出し駆動信号φREADi  を２度出力する。従ってフォトダイオードにおける電荷蓄積時間は、図５に示される場合に比べて１Ｈ（水平周期）分短縮され、フォトダイオードの電荷蓄積時間を１水平帰線期間未満とした電子シャッタ動作が可能となる。
【００２９】
すなわち上述したようなＣＭＯＳイメージセンサでは、フォトダイオードにおける最小の電荷蓄積時間を１Ｈ（水平周期）未満で、かつ可変にすることができる。具体的に３０ＨｚＶＧＡ方式の場合で、電荷蓄積時間１Ｈ相当の１フィールドの１／５２５電子シャッタ動作から１／５０００〜１／２００００高速電子シャッタ動作まで実施することが可能である。
次に本発明の固体撮像装置として、増幅型ＣＭＯＳイメージセンサの他の例の回路図を図８に示す。また図９に、図８中のパルスセレクタ２ａの回路構成の一例を示す。図８に示した増幅型ＣＭＯＳイメージセンサは、１水平周期内で互いに位相の異なる２種のパルス信号φROREAD、φESREADを常時生成するのではなく、フォトダイオードの電荷蓄積時間を１Ｈ（水平周期）未満としたい場合に限り、水平帰線期間内にタイミング発生回路１０を２回動作させ、読み出しパルス信号φREADを２度“Ｈ”レベルとするものである。
具体的には、図１に示した増幅型ＣＭＯＳイメージセンサから、可変の電子シャッタパルス信号φESPAと固定の電子シャッタパルス信号φESPBに基づき電子シャッタパルス信号φESREADを生成するオア回路が省略されている。一方その代わりに、それぞれ読み出し用の垂直シフトレジスタ２、及び電子シャッタ用の垂直シフトレジスタ２０による画素行の選択動作の開始時期を決定する外部入力パルス信号φVR、φESが入力され、これらの位相が一致したことを検出する同位相検出回路１３と、この同位相検出回路１３の出力、水平選択トランジスタTHの駆動信号（φHパルス）のうち最後に水平シフトレジスタ３から出力されるパルス信号φHend、及び水平周期で供給される外部入力パルス信号φHPに基づいてタイミング信号φHPT  を生成し、タイミング発生回路１０に出力する論理回路１４が設けられている。さらに図９に示される通り、パルスセレクタ２ａの回路構成が図３に示すものから変更されている。
【００３０】
同位相検出回路１３は、２つの外部入力パルス信号φVR、φESが入力されるナンド回路NANDと、ＮＡＮＤ回路NANDの出力がＤ入力端子に供給され、外部入力パルス信号φVRがＣＫクロック入力端子に供給されるフリップフロップ回路FFからなる。また論理回路１４は、フリップフロップ回路FFのＱ出力端子からの出力、及び水平シフトレジスタ３から最後に出力されるパルス信号φHendが入力されるアンド回路AND  と、アンド回路AND  の出力と外部入力パルス信号φHPが入力されるオア回路ORとで形成されている。
すなわちここでの同位相検出回路１３においては、同時に“Ｌ”レベルの外部入力パルス信号φVR、φESが入力されたとき、ナンド回路NANDの“Ｈ”レベルの出力がフリップフロップ回路FFのＤ入力端子に入力される。フリップフロップ回路FFは、ＣＫクロック入力端子に供給される外部入力パルス信号φVRがその後“Ｈ”レベルとなっている１フィールド期間、入力された“Ｈ”レベルを保持し、外部入力パルス信号φVR、φESの位相一致検出出力である“Ｈ”レベルの信号を論理回路１４に出力する。
従ってこの場合論理回路１４は、外部入力パルス信号φHPの入力タイミング及び水平シフトレジスタ３のパルス信号φHendの出力タイミングでそれぞれタイミング信号φHPT  を生成し、タイミング発生回路１０に供給する。一方、外部入力パルス信号φVR、φESの位相不一致検出出力である“Ｌ”レベルの信号が同位相検出回路１３から出力されるフィールド期間には、論理回路１４は外部入力パルス信号φHPが入力されたときのみタイミング信号φHPT  を生成する。なお図８に示されるＣＭＯＳイメージセンサでは、読み出し用及び電子シャッタ用の垂直シフトレジスタ２、２０で画素行を順次選択する際のシフト動作は、パルス信号φHPにより制御するのではなく、各水平期間における水平帰線期間の動作が終了した後、例えばタイミング発生回路１０が生成する水平リセット信号HRS  に同期するように行なっている。
【００３１】
さらに図１０は、図８のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図である。図示される通り、フォトダイオードの電荷蓄積時間が１Ｈ（水平周期）以上である図１０（ａ）においては、タイミング信号φHPT  は外部入力パルス信号φHPと対応するように、各水平帰線期間で１回生成される。従って各画素行の読み取り線には、読み出しパルス信号φREADに同期した駆動信号が、それぞれ読み出し用及び電子シャッタ用の垂直シフトレジスタからの出力パルス信号ROi  、ESi  に対応して、水平周期内で互いに同位相の関係で２度出力される。
このとき各画素行でのフォトダイオードの電荷蓄積時間は、図１８に示したタイミングで電子シャッタ動作を行なう場合と全く同様に、電子シャッタ用の垂直シフトレジスタによる動作を読み出し用の垂直シフトレジスタに対しｍ画素行（ｍは整数）先行させたとするとｍ×Ｈとなる。ただしここでは、外部入力パルス信号φHPは各水平帰線期間の半ばに入力され、タイミング発生回路はタイミング信号φHPT  に基づき、垂直選択パルス信号φADRES  、リセットパルス信号φRESET  、読み出しパルス信号φREAD、及びノイズキャンセラ回路に対する駆動信号φSH、φCLP  を、外部入力パルス信号φHP入力後の各水平帰線期間の後半に出力する。
【００３２】
これに対し図１０（ｂ）に示す場合においては、水平シフトレジスタのパルス信号φHendに同期して各水平帰線期間の開始時期に生成されるタイミング信号φHPT  に基づき、各水平帰線期間の前半にも、タイミング発生回路から垂直選択パルス信号φADRES  、リセットパルス信号φRESET  、読み出しパルス信号φREAD、及びノイズキャンセラ回路に対する駆動信号φSH、φCLP  が出力される。また、外部入力パルス信号φVR、φESの位相が一致しているので、読み出し用及び電子シャッタ用の垂直シフトレジスタは、各水平期間でともに同一の画素行を選択動作させるような制御を行なっている。
こうしてここでは、タイミング信号φHPT  が１水平帰線期間当り２回供給されることに起因して、読み出し用及び電子シャッタ用の垂直シフトレジスタで同時に選択される各画素行について、上述したような各種の信号が図１０（ｂ）に示される通り、水平帰線期間の前後半で繰り返しタイミング発生回路から出力される。従ってこのとき、水平帰線期間の前半にフォトダイオードから蓄積電荷が排出され、同じ水平帰線期間の後半で信号の読み出し動作が行なわれるので、フォトダイオードの電荷蓄積時間をほぼ水平帰線期間の１／２とすることができる。しかも図８に示すＣＭＯＳイメージセンサにおいては、外部入力パルス信号や水平シフトレジスタからの出力信号をタイミング発生回路で有効に利用して各種の信号を生成させることで、例えばパルスセレクタ等における著しい回路規模の増大を招くことなく、低コストで非常に高速の電子シャッタ動作が実現できる。
【００３３】
さらに本発明の固体撮像装置として、増幅型ＣＭＯＳイメージセンサの別の例の回路図を図１１に示す。この例は、ノイズ除去機能を備えたＡＤ変換回路２１を増幅型ＣＭＯＳイメージセンサに内蔵させており、複数の垂直信号線VLINに伝送されたアナログ信号をＡＤ変換回路２１でデジタル信号に変換したうえで外部に出力するというものである。以下、図１に示したＣＭＯＳイメージセンサと異なる点を中心に説明する。
すなわち、図１１に示されるＣＭＯＳイメージセンサにおいては、垂直信号線VLINの端部が、ＡＤ変換回路２１内で水平方向に配置された比較器CMP  に各画素列毎に接続されている。比較器CMP  は、垂直信号線VLINからのアナログ信号と基準信号発生回路２２が出力する参照信号VREFとの電圧比較動作を行なう。この参照信号VREFは、基本的には時間の経過とともに電圧が上昇していくランプ波であり、比較器CMP  は、ノイズが除去された信号電圧と参照信号VREFの電圧とが均衡するタイミングをカウントし、そのカウント値をラッチすることで、アナログ信号を１０ビットのデジタル信号に変換する。なお比較器CMP  は、図１中のノイズキャンセラ回路と同様に基準電圧と信号電圧の差分を得るため、図示しないサンプルホールド用のコンデンサを有しており、ここでノイズが除去された信号電圧が生成される。
【００３４】
ＡＤ変換回路２１内には、さらに各画素列毎の比較器CMP  とそれぞれ対応するように、ラッチ回路LATCH  及びスイッチ回路SWが水平方向に配列されている。ラッチ回路LATCH  は、比較器CMP  から出力される１０ビットのデジタル信号を保持し、スイッチ回路SWは、水平シフトレジスタ３から供給される駆動信号（φHパルス）により順次オンすることで、各ラッチ回路LATCH  の保持したデジタル信号をそのビット数分の本数の出力信号線DATA0  〜DATA9に順次読み出す。
上述したようなＡＤ変換回路２１及び基準信号発生回路２２には、タイミング信号発生回路１０からカウント信号ADCK、水平同期信号HAD  が出力され、その動作が制御されている。さらにタイミング発生回路１０においては、図示される通り、フィールド周期あるいは水平周期で供給される外部入力パルス信号φVR、φES、φHPが入力された後、内部パルス信号φVRI  、φESI  、φHPI  を生成して２本の垂直シフトレジスタ２、２０に出力している。ただしここでは、図１に示したＣＭＯＳイメージセンサと同様、タイミング発生回路１０で内部パルス信号φVRI  、φESI  、φHPI  を生成させることなく、外部入力パルス信号φVR、φES、φHPを直接２本の垂直シフトレジスタ２、２０に入力して、その動作を制御しても構わない。また必要に応じて、コマンド信号が外部から入力されるコマンドデコーダ回路をタイミング発生回路１０に接続し、コマンドデコーダ回路の出力信号でタイミング発生回路１０やＡＤ変換回路２１のゲイン、オフセット等を調整するようにしてもよい。
【００３５】
図１２は、図１１のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図である。なお図１２には、図６に示す場合と同様、特に可変の電子シャッタパルス信号φESPAを外部から供給し、電荷蓄積時間１水平帰線期間以上１Ｈ（水平周期）未満の電子シャッタ動作を行なう例を示している。
すなわち図１２においては、可変の電子シャッタパルス信号φESPAに基づき第（ｍ−１）の水平期間の水平有効走査期間に出力される読み出し駆動信号φREADi  のタイミングから、その直後の第ｍの水平期間の水平帰線期間での信号読み出しタイミングまでが、所定の画素行（ｎライン）のフォトダイオードの電荷蓄積時間となっている。ここでの信号読み出しタイミングまでで、この所定の画素行についてノイズが除去された信号電圧が、ＡＤ変換回路２１の各比較器CMP  内に生成される。
次いで、これに続く第ｍの水平期間の水平有効走査期間に、水平同期信号HADに基づいて基準信号発生回路から出力される参照信号VREFの電圧が一定レベルで上昇し、各画素列毎に比較器CMP  がノイズが除去された信号電圧との比較動作を行なう。具体的に比較器CMP  は、２つの電圧が均衡するタイミングをタイミング発生回路からのカウント信号ADCKに基づきカウントし、そのカウント値をＡＤ変換された１０ビットのデジタルデータとしてラッチする。
【００３６】
この後第（ｍ＋１）の水平期間の水平帰線期間で、次の選択対象行におけるフォトダイオードからの蓄積電荷の読み出しと並行しながら、比較器CMP  のラッチデータが水平同期信号HAD  に同期してラッチ回路LATCH  に入力され、保持される。引き続いて第（ｍ＋１）の水平期間の水平有効走査期間に、水平シフトレジスタ３のシフト動作により、水平方向に配列された各ラッチ回路LATCH  の保持したデジタル信号がスイッチ回路SWを介して出力信号線DATA0  〜DATA9に順次読み出される。また、次の選択対象行の信号電圧と基準信号発生回路からの参照信号VREFの電圧との比較動作の結果に応じて、比較器CMP  のラッチデータが更新される。
なお図１２においては、タイミング信号発生回路１０からのカウント信号ADCKによる制御に基づき、電子シャッタパルス信号φESPAの入力前後を通じて、ＡＤ変換回路及び基準信号発生回路の動作を一時的に停止させている。これは、水平有効走査期間に可変の電子シャッタパルス信号φESPAが入力されると、このとき電源電圧や接地電圧の揺れが発生し、ひいてはアナログ信号中へのノイズの飛び込みが生じるおそれがあることを考慮したためである。
【００３７】
例えば図１に示すようなＣＭＯＳイメージセンサの場合、水平有効走査期間では１水平線分のアナログ信号を水平信号線HLINに順次読み出しており、ここで外部からパルス信号が供給されると、電源電圧や接地電圧の揺れに起因してアナログ信号にノイズが飛び込む可能性がある。これに対し図１１に示すＣＭＯＳイメージセンサにおいては、アナログ信号をデジタル信号にＡＤ変換したうえで、水平有効走査期間に１水平線分のデジタル信号を出力信号線DATA0  〜DATA9に読み出すので、こうしたデジタル信号に対しては、電源電圧や接地電圧の揺れによるノイズの飛び込みはほとんど無視することができる。一方ＡＤ変換前のアナログ信号に関しても、電子シャッタパルス信号φESPAの入力前後でＡＤ変換回路及び基準信号発生回路の動作を一時的に停止させることで、電源電圧や接地電圧の揺れに起因するノイズの飛び込みを回避することが可能となる。
なお、ＡＤ変換回路を内蔵していない図１に示したようなＣＭＯＳイメージセンサについても、アナログ信号中へのノイズの飛び込みの影響を補正する補正回路を設けることや、互いに電気的に分離された電源、接地電圧系の回路ブロックを混在させること等で、電子シャッタパルス信号φESPA入力時の電源電圧や接地電圧の揺れによるノイズの飛び込みの回避が可能である。また各ＣＭＯＳイメージセンサにおいて、撮像領域中の各単位セルは、４個のトランジスタと１個のフォトダイオードからなる１画素／１ユニットのものに特に限定されず、５個のトランジスタと２個のフォトダイオードからなる２画素／１ユニットの単位セルを形成しても構わない。さらに単位セルとしては、光電変換手段を積層した積層型であってもよく、その他本発明の主旨を逸脱しない範囲内で種々変形して実施することができる。
【００３８】
【発明の効果】
以上詳述したように本発明の固体撮像装置によれば、フォトダイオードにおける電荷蓄積時間が１Ｈ（水平周期）未満の非常に高速の電子シャッタ動作が可能であり、入射光量が極めて多い環境下でも高輝度側のクリップされない良好な画像を得ることができる。
【図面の簡単な説明】
【図１】本発明の固体撮像装置としての増幅型ＣＭＯＳイメージセンサの一例を示す回路図である。
【図２】（ａ）、（ｂ）、（ｃ）は、図１のＣＭＯＳイメージセンサに供給される外部入力パルス信号の波形図である。
【図３】図１中のパルスセレクタの一例を示す回路図である。
【図４】図１のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図である。
【図５】図１のＣＭＯＳイメージセンサにおけるパルスセレクタのタイミング波形図である。
【図６】図１のＣＭＯＳイメージセンサにおけるパルスセレクタのタイミング波形図である。
【図７】図１のＣＭＯＳイメージセンサにおけるパルスセレクタのタイミング波形図である。
【図８】本発明の固体撮像装置としての増幅型ＣＭＯＳイメージセンサの他の例を示す回路図である。
【図９】図８中のパルスセレクタの一例を示す回路図である。
【図１０】図８のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図である。
【図１１】本発明の固体撮像装置としての増幅型ＣＭＯＳイメージセンサの別の例を示す回路図である。
【図１２】図１１のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図である。
【図１３】従来の増幅型ＣＭＯＳイメージセンサを示す回路図である。
【図１４】図１３のＣＭＯＳイメージセンサの動作の一例を示すタイミング波形図である。
【図１５】図１３のＣＭＯＳイメージセンサにおける垂直シフトレジスタのタイミング波形図である。
【図１６】電子シャッタ動作が可能な増幅型ＣＭＯＳイメージセンサを示す回路図である。
【図１７】図１６のＣＭＯＳイメージセンサにおける垂直シフトレジスタのタイミング波形図である。
【図１８】図１６のＣＭＯＳイメージセンサにおけるパルスセレクタのタイミング波形図である。
【符号の説明】
１…単位セル
２、２０…垂直シフトレジスタ
２ａ…パルスセレクタ
３…水平シフトレジスタ
４…読み取り線
６…垂直選択線
７…リセット線
１０…タイミング発生回路
１１…バイアス発生回路
１２…オア回路
１３…同位相検出回路
１４…論理回路
２１…ＡＤ変換回路
２２…基準信号発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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