(57)【特許請求の範囲】
【請求項１】
制御信号によって第１モードまたは第２モードで作動するように構成された制御回路と、
前記制御回路が第１モードにある場合、クロック信号の第１状態から第２状態への遷移に応答して第１状態の反転チップ選択信号と第２状態の反転ローアドレスストローブ信号が印加されると、前記クロック信号の第２状態から第１状態への遷移に応答して第１状態から第２状態に遷移する読出し信号を発生する読出し信号発生回路と、
前記制御回路が第１モードにある場合、前記クロック信号の第１状態から第２状態への遷移に応答して第１状態の前記反転チップ選択信号と反転ローアドレスストローブ信号が印加されると、前記クロック信号の第２状態から第１状態への遷移に応答して第１状態から第２状態に遷移する書込み信号を発生する書込み信号発生回路と、
前記制御回路が第２モードにある場合、反転コラムアドレスストローブ信号と反転書込みイネーブル信号を伝送する第１スイッチング回路、及び
前記制御回路が第２モードにある場合、第１状態の前記制御信号に応答して前記反転チップ選択信号、反転ローアドレスストローブ信号、及び前記第１スイッチング回路から出力される反転コラムアドレスストローブ信号と反転書込みイネーブル信号をデコーディングして、また、前記制御回路が第１モードにある場合、第２状態の前記制御信号に応答して前記反転チップ選択信号と前記読出し及び書込み信号をデコーディングして内部命令信号を発生する第１デコーディング回路を備えることを特徴とする半導体メモリ装置の命令語デコーダ。
【請求項２】
前記半導体メモリ装置の命令語デコーダは、
前記制御回路が第１モードにある場合、前記反転コラムアドレスストローブ信号と前記反転書込みイネーブル信号が印加される端子を通じて印加される信号を受信して下位２ビットのアドレスを発生する第２スイッチング回路、及び
前記アドレスをデコーディングする第２デコーディング回路をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置の命令語デコーダ。
【請求項３】
前記制御回路が第１モードにある場合、
前記半導体メモリ装置がファストサイクルランダムアクセスメモリ（ＦＣＲＡＭ）装置として作動することを特徴とする請求項１に記載の半導体メモリ装置の命令語デコーダ。
【請求項４】
前記制御回路が第２モードにある場合、
前記半導体メモリ装置は、ダブルデータレート同期型ダイナミックランダムアクセスメモリ（ＤＤＲ  ＳＤＲＡＭ）装置として作動することを特徴とする請求項１に記載の半導体メモリ装置の命令語デコーダ。
【請求項５】
前記読出し信号発生回路は、
前記反転チップ選択信号を反転した信号、前記反転ローアドレスストローブ信号、及び前記読出し信号と書込み信号を否定論理和した信号を否定論理積する第１否定論理積ゲートと、
前記クロック信号の第１状態に応答して否定論理積ゲートの出力信号を伝送する第１伝送ゲートと、
前記第１伝送ゲートの出力信号を反転してラッチする第１ラッチと、
前記クロック信号の第２状態に応答して前記第１ラッチの出力信号を伝送する第２伝送ゲートと、
前記第２伝送ゲートの出力信号を反転してラッチする第２ラッチと、
前記クロック信号の第１状態に応答して前記第２ラッチの出力信号を伝送する第３伝送ゲート、及び
前記第３伝送ゲートの出力信号を反転してラッチして前記読出し信号を発生する第３ラッチを備えることを特徴とする請求項１に記載の半導体メモリ装置の命令語デコーダ。
【請求項６】
前記書込み信号発生回路は、
前記反転チップ選択信号を反転した信号、前記反転ローアドレスストローブ信号を反転した信号、及び前記読出し信号と書込み信号を否定論理和した信号を否定論理積する第２否定論理積ゲートと、
前記クロック信号の第１状態に応答して前記第２否定論理積ゲートの出力信号を伝送する第４伝送ゲートと、
前記第４伝送ゲートの出力信号を反転してラッチする第４ラッチと、
前記クロック信号の第２状態に応答して前記第４ラッチの出力信号を伝送する第５伝送ゲートと、
前記第５伝送ゲートの出力信号を反転してラッチする第５ラッチと、
前記クロック信号の第１状態に応答して前記第５ラッチの出力信号を伝送する第６伝送ゲート、及び
前記第６伝送ゲートの出力信号を反転してラッチして前記書込み信号を発生する第６ラッチを備えることを特徴とする請求項１に記載の半導体メモリ装置の命令語デコーダ。
【請求項７】
前記第１デコーディング回路は、
制御回路が第２モードにある場合には、前記反転チップ選択信号が第１状態であって、前記反転ローアドレスストローブ信号が第１状態であって、前記反転コラムアドレスストローブ信号が第１状態であって、前記反転書込みイネーブル信号が第１状態である時モード設定命令を発生して、制御回路が第１モードにあるときは、前記反転チップ選択信号と前記書込み信号が第１状態であって前記読出し信号が第２状態である時モード設定命令を発生する第１デコーダ要素と、
前記制御回路が第２モードである場合、前記反転チップ選択信号と反転ローアドレスストローブ信号が第１状態であって、反転コラムアドレスストローブ信号と反転書込みイネーブル信号が第２状態である時アクティブ命令を発生して、前記制御回路が第１モードである場合、前記反転チップ選択信号、読出し信号、及び書込み信号が第１状態である時アクティブ命令を発生する第２デコーダ要素と、
前記制御回路が第２モードである場合、前記反転チップ選択信号が第１状態を有して、反転ローアドレスストローブ信号が第２状態を有して、前記反転コラムアドレスストローブ信号が第１状態を有して、前記反転書込みイネーブル信号が第１状態を有するとき書込み命令を発生して、前記制御回路が第１モードである場合、前記反転チップ選択信号が第２状態を有して、前記読出し信号が第１状態を有して、前記書込み信号が第２状態を有するとき書込み命令を発生する第３デコーダ要素と、
前記制御回路が第２モードにある場合、前記反転チップ選択信号が第１状態を有して、前記反転ローアドレスストローブ信号が第２状態を有して、前記反転コラムアドレスストローブ信号が第１状態であって、前記反転書込みイネーブル信号が第２状態を有するとき読出し命令を発生して、前記制御回路が第１モードにある場合、前記反転チップ選択信号が第２状態であって、前記読出し信号が第２状態であって、前記書込み信号が第１状態である時読出し命令を発生する第４デコーダ要素、及び
前記制御回路が第２モードにある場合、前記反転チップ選択信号が第１状態を有して、前記反転ローアドレスストローブ信号が第１状態を有して、前記反転コラムアドレスストローブ信号が第１状態を有して、前記反転書込みイネーブル信号が第２状態を有するときリフレッシュ命令を発生して、前記制御回路が第１モードにある場合、前記反転チップ選択信号が第１状態を有して、前記読出し信号が第１状態を有して、前記書込み信号が第２状態を有するときリフレッシュ命令を発生する第５デコーダ要素と、を備えることを特徴とする請求項１に記載の半導体メモリ装置の命令語デコーダ。
【請求項８】
前記第１デコーディング回路は、
前記制御回路が第２モードにある場合、前記反転チップ選択信号が第１状態を有して、前記反転ローアドレスストローブ信号が第１状態を有して、前記反転書込みイネーブル信号が第１状態を有して、前記反転コラムアドレスストローブ信号が第２状態を有するとき、プリチャージ命令を発生する第６デコーダ要素をさらに備えることを特徴とする請求項７に記載の半導体メモリ装置の命令語デコーダ。
【請求項９】
半導体メモリ装置の命令語デコーディング方法であって、
前記半導体メモリ装置が第１型のメモリ装置として作動時に、クロック信号の第１状態から第２状態への遷移に応答して第１状態の反転チップ選択信号と第２状態の反転ローアドレスストローブ信号が印加されると、前記クロック信号の第２状態から第１状態への遷移に応答して第１状態から第２状態に遷移する読出し信号を発生する段階と、
前記半導体メモリ装置が第１型のメモリ装置として作動時に、前記クロック信号の第１状態から第２状態への遷移に応答して第１状態の反転チップ選択信号と反転ローアドレスストローブ信号が印加されると、前記クロック信号の第２状態から第１状態への遷移に応答して第１状態から第２状態に遷移する書込み信号を発生するとともに、前記半導体メモリ装置が第２型のメモリ装置として作動時に、反転コラムアドレスストローブ信号と反転書込みイネーブル信号を伝送する段階と、
前記メモリ装置が第２型メモリ装置として作動時には、前記反転チップ選択信号、反転ローアドレスストローブ信号、及び前記反転コラムアドレスストローブ信号と反転書込みイネーブル信号をデコーディングして、前記メモリ装置が第１型メモリ装置として作動時には、前記反転チップ選択信号と前記読出し及び書込み信号をデコーディングして、それぞれ内部命令信号を発生する段階とを有することを特徴とする半導体メモリ装置の命令語デコーディング方法。
【請求項１０】
前記メモリ装置が第１型メモリ装置として作動時に、前記反転コラムアドレスストローブ信号と前記反転書込みイネーブル信号が印加される端子を通じて印加される信号を受信して下位２ビットのアドレスを発生する段階をさらに備えることを特徴とする請求項９に記載の半導体メモリ装置の命令語デコーディング方法。
【請求項１１】
前記内部命令信号の発生は、下位アドレス信号をデコーディングすることを含むことを特徴とする請求項９に記載の半導体メモリ装置の命令語デコーディング方法。
【請求項１２】
前記第１型メモリ装置は、
ファストサイクルランダムアクセスメモリ装置であることを特徴とする請求項９に記載の半導体メモリ装置の命令語デコーディング方法。
【請求項１３】
前記第２型メモリ装置は、
ダブルデータレート同期型ダイナミックランダムアクセスメモリ装置であることを特徴とする請求項９に記載の半導体メモリ装置の命令語デコーディング方法。
【請求項１４】
前記メモリ装置が第２型メモリ装置として作動時に、前記反転チップ選択信号が第１状態であって、前記反転ローアドレスストローブ信号が第１状態であって、前記反転コラムアドレスストローブ信号が第１状態であって、前記反転書込みイネーブル信号が第１状態である時モード設定命令を発生して、前記メモリ装置が第１型メモリ装置として作動時には、前記反転チップ選択信号が第１状態であって前記書込み信号が第１状態であって前記読出し信号が第２状態である時モード設定命令を発生するモード設定命令発生段階と、
前記メモリ装置が第２型メモリ装置として作動時には、前記反転チップ選択信号が第１状態であって、前記反転ローアドレスストローブ信号が第１状態であって、前記反転コラムアドレスストローブ信号が第２状態であって、前記反転書込みイネーブル信号が第２状態である時アクティブ命令を発生して、前記メモリ装置が第１型メモリ装置として作動時には、前記反転チップ選択信号が第１状態であって、前記読出し信号が第１状態であって前記書込み信号が第１状態である時アクティブ命令を発生する、アクティブ命令発生段階と、
前記メモリ装置が第２型メモリ装置として作動時には、前記反転チップ選択信号が第１状態であって、前記反転ローアドレスストローブ信号が第２状態であって、前記コラムアドレスストローブ信号が第１状態であって、前記反転書込みイネーブル信号が第１状態である時書込み命令を発生して、前記メモリ装置が第１型メモリ装置として作動時には、前記反転チップ選択信号が第２状態であって、前記読出し信号が第１状態であって、前記書込み信号が第２状態である時書込み命令を発生する書込み命令発生段階と、
前記メモリ装置が第２型メモリ装置として作動時には、前記反転チップ選択信号が第１状態であって、前記反転ローアドレスストローブ信号が第２状態であって、前記反転コラムアドレスストローブ信号が第１状態であって、前記反転書込みイネーブル信号が第２状態である時読出し命令を発生して、前記メモリ装置が第１型メモリ装置として作動時には、前記反転チップ選択信号が第２状態であって、前記読出し信号が第２状態であって、前記書込み信号が第１状態である時読出し命令を発生する読出し命令発生段階と、
前記メモリ装置が第２型メモリ装置として作動時には、前記反転チップ選択信号が第１状態であって、前記反転ローアドレスストローブ信号が第１状態であって、前記反転コラムアドレスストローブ信号が第１状態であって、前記反転書込みイネーブル信号が第２状態である時リフレッシュ命令を発生して、前記メモリ装置が第１型メモリ装置として作動時には、前記反転チップ選択信号が第１状態であって、前記読出し信号が第１状態であって、前記書込み信号が第２状態である時リフレッシュ命令を発生するリフレッシュ命令発生段階を含むことを特徴とする請求項９に記載の半導体メモリ装置の命令語デコーディング方法。
【請求項１５】
前記メモリ装置が第２型メモリ装置として作動時に、前記反転チップ選択信号が第１状態であって、前記反転ローアドレスストローブ信号が第１状態であって、前記反転書込みイネーブル信号が第１状態であって、前記反転コラムアドレスストローブ信号が第２状態である時プリチャージ命令を発生する段階をさらに含むことを特徴とする請求項１４に記載の半導体メモリ装置の命令語デコーディング方法。
【請求項１６】
クロック信号の第１状態から第２状態への遷移に応答して第１状態の反転チップ選択信号と第２状態の命令信号が印加されると、前記クロック信号の第２状態から第１状態への遷移に応答して第１状態から第２状態に遷移する読出し信号を発生する読出し信号発生器と、
前記クロック信号の第１状態から第２状態への遷移に応答して第１状態の前記反転チップ選択信号と命令信号が印加されると、前記クロック信号の第２状態から第１状態への遷移に応答して第１状態から第２状態に遷移する書込み信号を発生する書込み信号発生器、及び
前記反転チップ選択信号と前記読出し及び書込み信号をデコーディングして内部命令信号を発生するデコーディング手段を備え、
前記デコーディング手段は、
第１状態の前記反転チップ選択信号と書込み信号、及び第２状態の前記読出し信号が印加されるとモード設定命令を発生する第１デコーダと、
第１状態の前記反転チップ選択信号、読出し信号、及び書込み信号が印加されるとアクティブ命令を発生する第２デコーダと、
第１状態の前記読出し信号、及び第２状態の前記反転チップ選択信号と書込み信号が印加されると書込み命令を発生する第３デコーダと、
第２状態の前記反転チップ選択信号と読出し信号、及び第１状態の前記書込み信号が印加されると読出し命令を発生する第４デコーダ、及び
第１状態の前記反転チップ選択信号と読出し信号、及び第２状態の前記書込み信号が印加されるとリフレッシュ命令を発生する第５デコーダを備えることを特徴とする半導体メモリ装置の命令語デコーダ。
【請求項１７】
前記読出し信号発生器は、
前記反転チップ選択信号を反転した信号、前記命令信号、及び前記読出し信号と書込み信号を否定論理和した信号を否定論理積する第１否定論理積ゲートと、
前記クロック信号の第１状態に応答して前記第１否定論理積ゲートの出力信号を伝送する第１伝送ゲートと、
前記第１伝送ゲートの出力信号を反転してラッチする第１ラッチと、
前記クロック信号の第２状態に応答して前記第１ラッチの出力信号を伝送する第２伝送ゲートと、
前記第２伝送ゲートの出力信号を反転してラッチする第２ラッチと、
前記クロック信号の第１状態に応答して前記第２ラッチの出力信号を伝送する第３伝送ゲート、及び
前記第３伝送ゲートの出力信号を反転してラッチして前記読出し信号を発生する第３ラッチを備えることを特徴とする請求項１６に記載の半導体メモリ装置の命令語デコーダ。
【請求項１８】
前記書込み信号発生器は、
前記反転チップ選択信号を反転した信号、前記命令信号を反転した信号、及び前記読出し信号と書込み信号を否定論理和した信号を否定論理積する第２否定論理積ゲートと、
前記クロック信号の第１状態に応答して前記第２否定論理積ゲートの出力信号を伝送する第４伝送ゲートと、
前記第４伝送ゲートの出力信号を反転してラッチする第４ラッチと、
前記クロック信号の第２状態に応答して前記第４ラッチの出力信号を伝送する第５伝送ゲートと、
前記第５伝送ゲートの出力信号を反転してラッチする第５ラッチと、
前記クロック信号の第１状態に応答して前記第５ラッチの出力信号を伝送する第６伝送ゲート、及び
前記第６伝送ゲートの出力信号を反転してラッチして前記書込み信号を発生する第６ラッチを備えることを特徴とする請求項１６に記載の半導体メモリ装置の命令語デコーダ。
【請求項１９】
クロック信号の第１状態から第２状態への遷移に応答して第１状態の反転チップ選択信号と第２状態の命令信号が印加されると、前記クロック信号の第２状態から第１状態への遷移に応答して第１状態から第２状態に遷移する読出し信号を発生して、前記クロック信号の第１状態から第２状態への遷移に応答して第１状態の反転チップ選択信号と命令信号が印加されると、前記クロック信号の第２状態から第１状態への遷移に応答して第１状態から第２状態に遷移する書込み信号を発生する段階、及び
前記反転チップ選択信号と前記読出し及び書込み信号をデコーディングして内部命令信号を発生するデコーディング段階を備え、
前記デコーディング段階は、
第１状態の前記反転チップ選択信号と書込み信号、及び第２状態の前記読出し信号が印加されるとモード設定命令を発生して、
第１状態の前記反転チップ選択信号、読出し信号、及び書込み信号が印加されるとアクティブ命令を発生して、
第１状態の前記読出し信号、及び第２状態の前記反転チップ選択信号と書込み信号が印加されると書込み命令を発生して、
第２状態の反転チップ選択信号と読出し信号、及び第１状態の書込み信号が印加されると読出し命令を発生して、
第１状態の前記反転チップ選択信号と読出し信号、及び第２状態の前記書込み信号が印加されるとリフレッシュ命令を発生する段階を備えることを特徴とする半導体メモリ装置の命令語デコーディング方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に半導体メモリ装置の命令語デコーダ及びそのデコーディング方法に関する。
【０００２】
【従来の技術】
従来のダブルデータレート同期型ダイナミックランダムアクセスメモリ装置（ＤＤＲ  ＳＤＲＡＭ;Double Data Rate Synchronous Dynamic Random Access Memory Device）の命令語デコーダは、クロック信号ＣＬＫの上昇エッジで外部から印加される反転チップ選択信号ＣＳＢ、反転ローアドレスストローブ信号ＲＡＳＢ、反転コラムアドレスストローブ信号ＣＡＳＢ、及び反転書込みイネーブル信号ＷＥＢを受信及びデコーディングしてモード設定命令ＭＲＳ、アクティブ命令ＡＣＴＩＶＥ、プリチャージ命令ＰＲＥＣＨＡＲＧＥ、書込み命令ＷＲＩＴＥ、読出し命令ＲＥＡＤ、及びリフレッシュ命令ＲＥＦＲＥＳＨを発生する。
【０００３】
図１は、従来のＤＤＲ  ＳＤＲＡＭ装置の命令語デコーダの作動を説明するための作動タイミング図であって、クロック信号ＣＬＫの上昇エッジで印加される信号ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ間にのみ連関性があり、クロック信号ＣＬＫの上昇エッジで印加される信号ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢを命令語デコーダがデコーディングする。
【０００４】
クロック信号ＣＬＫの上昇エッジで、外部から“ロー”レベルの反転チップ選択信号ＣＳＢ、反転ローアドレスストローブ信号ＲＡＳＢ、反転コラムアドレスストローブ信号ＣＡＳＢ、及び反転書込みイネーブル信号ＷＥＢが印加されると命令語デコーダが内部的にモード設定命令ＭＲＳを発生する。
【０００５】
クロック信号ＣＬＫの上昇エッジで、外部から“ロー”レベルの反転チップ選択信号ＣＳＢと反転ローアドレスストローブ信号ＲＡＳＢが印加されて、“ハイ”レベルの反転コラムアドレスストローブ信号ＣＡＳＢと反転書込みイネーブル信号ＷＥＢが印加されると命令語デコーダが内部的にアクティブ命令ＡＣＴＩＶＥを発生する。
【０００６】
クロック信号ＣＬＫの上昇エッジで、外部から“ロー”レベルの反転チップ選択信号ＣＳＢ、反転ローアドレスストローブ信号ＲＡＳＢ、及び反転書込みイネーブル信号ＷＥＢが印加されて、“ハイ”レベルの反転コラムアドレスストローブ信号ＣＡＳＢが印加されると命令語デコーダが内部的にプリチャージ命令ＰＲＥＣＨＡＲＧＥを発生する。
【０００７】
クロック信号ＣＬＫの上昇エッジで、外部から“ロー”レベルの反転チップ選択信号ＣＳＢ、反転コラムアドレスストローブ信号ＣＡＳＢ、反転書込みイネーブル信号ＷＥＢが印加されて、“ハイ”レベルの反転ローアドレスストローブ信号ＲＡＳＢが印加されると命令語デコーダが内部的に書込み命令ＷＲＩＴＥを発生する。
【０００８】
クロック信号ＣＬＫの上昇エッジで、外部から“ロー”レベルの反転チップ選択信号ＣＳＢと反転コラムアドレスストローブ信号ＣＡＳＢが印加されて、“ハイ”レベルの反転ローアドレスストローブ信号ＲＡＳＢと反転書込みイネーブル信号ＷＥＢが印加されると命令語デコーダが内部的に読出し命令ＲＥＡＤを発生する。
【０００９】
クロック信号ＣＬＫの上昇エッジで、外部から“ロー”レベルの反転チップ選択信号ＣＳＢ、反転ローアドレスストローブ信号ＲＡＳＢ、及び反転コラムアドレスストローブ信号ＣＡＳＢが印加されて、“ハイ”レベルの反転書込みイネーブル信号ＷＥＢが印加されると命令語デコーダが内部的にリフレッシュ命令ＲＥＦＲＥＳＨを発生する。
【００１０】
下記の表１は従来のダブルデータレート同期型ダイナミックランダムアクセスメモリ装置の外部命令信号ＣＬＫ、ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢの状態による内部命令信号ＭＲＳ、ＡＣＴＩＶＥ、ＰＲＥＣＨＡＲＧＥ、ＷＲＩＴＥ、ＲＥＡＤ、ＲＥＦＲＥＳＨの発生を示す。
【００１１】
【表１】
0004049249.tif 000002
表１で、Ｌは“ロー”レベルを、Ｈは“ハイ”レベルを各々示す。
【００１２】
したがって、従来のダブルデータレート同期型ダイナミックランダムアクセスメモリ装置の命令語デコーダはその回路構成が簡単である。
【００１３】
最近に紹介されたファストサイクルランダムアクセスメモリ装置（ＦＣＲＡＭ;Fast Cycle Random Access Memory Device）の命令語デコーダは、クロック信号ＣＬＫの上昇エッジで外部から印加される２サイクル間の反転チップ選択信号ＣＳＢと信号ＦＮを入力してデコーディングしてモード設定命令ＭＲＳ、読出し命令ＲＥＡＤ、書込み命令ＷＲＩＴＥ、及びリフレッシュ命令ＲＥＦＲＥＳＨを発生する。
【００１４】
図２は従来のファストサイクルランダムアクセス半導体メモリ装置の命令語デコーダの作動を説明するための作動タイミング図であって、連続的に印加される２サイクルの信号ＣＳＢ、ＦＮ間にのみ連関性があり、クロック信号ＣＬＫの上昇エッジで連続的に印加される２個サイクルの信号ＣＳＢ、ＦＮを命令語デコーダがデコーディングする。
【００１５】
クロック信号ＣＬＫの最初の上昇エッジで、“ロー”レベルの反転チップ選択信号ＣＳＢと“ハイ”レベルの信号ＦＮを有する読出し命令ＲＤＡが印加されて、クロック信号ＣＬＫの２番目の上昇エッジで、“ロー”レベルの反転チップ選択信号ＣＳＢを有するモード設定命令ＭＲＳが印加されると、命令語デコーダがモード設定命令ＭＲＳを発生する。
【００１６】
クロック信号ＣＬＫの最初の上昇エッジで、読出し命令ＲＤＡが印加されて、クロック信号ＣＬＫの２番目の上昇エッジで、“ハイ”レベルの反転チップ選択信号ＣＳＢを有する下位アドレスラッチ命令ＬＡＬが印加されると、命令語デコーダが読出し命令ＲＥＡＤを発生する。
【００１７】
クロック信号ＣＬＫの最初の上昇エッジで、“ロー”レベルの反転チップ選択信号ＣＳＢと信号ＦＮを有する書込み命令ＷＲＡが印加されて、クロック信号ＣＬＫの２番目の上昇エッジで、“ロー”レベルの反転チップ選択信号ＣＳＢを有するリフレッシュ命令ＲＥＦが印加されると、命令語デコーダがリフレッシュ命令ＲＥＦＲＥＳＨを発生する。
【００１８】
クロック信号ＣＬＫの最初の上昇エッジで、書込み命令ＷＲＡが印加されて、クロック信号ＣＬＫの２番目の上昇エッジで、下位アドレスラッチ命令ＬＡＬが印加されると、命令語デコーダが書込み命令ＷＲＩＴＥを発生する。
【００１９】
下記の表２は従来のダブルデータレート同期型ダイナミックランダムアクセスメモリ装置の外部命令信号ＣＬＫ、ＣＳＢ、ＦＮ、すなわち、ＲＤＡ、ＭＲＳ、ＷＲＡ、ＬＡＬによる内部命令信号ＭＲＳ、ＡＣＴＩＶＥ、ＷＲＩＴＥ、ＲＥＡＤ、ＲＥＦＲＥＳＨの発生を示す。
【００２０】
【表２】
0004049249.tif 000003
【００２１】
表２で、Ｌは“ロー”レベルを、Ｈは“ハイ”レベルを、Ｘはドントケア(ｄｏｎ'ｔｃａｒｅ)を各々示す。そして、ＲＤＡは読出し信号を、ＷＲＡは書込み信号を、ＬＡＬは下位アドレスラッチ信号を、ＭＲＳはモード設定信号を、ＲＥＦはリフレッシュ信号を各々示す。
【００２２】
上述したように従来のダブルデータレート同期型ダイナミックランダムアクセスメモリ装置とファストサイクルランダムアクセスメモリ装置の命令語デコーダはそのデコーディング方法が相異なり、これによりその回路構成も異なる。
【００２３】
最近、ダブルデータレート同期型ダイナミックランダムアクセスメモリ装置としても、ファストサイクルランダムアクセスメモリ装置としても作動可能な半導体メモリ装置に対する開発が始まった。しかし前述したように、これらメモリ装置の命令語デコーダの動作が全く異なるという問題があった。
【００２４】
【発明が解決しようとする課題】
本発明はこのような従来技術の問題点に鑑みなされたものであり、その目的は、ダブルデータレート同期型半導体メモリ装置としてもファストサイクルランダムアクセスメモリ装置としても作動可能な半導体メモリ装置に用いられる命令語デコーダを提供することにある。
【００２５】
また本発明の他の目的は、ファストサイクルランダムアクセスメモリ装置に用いられることができる命令語デコーダを提供することである。
【００２６】
【課題を解決するための手段】
上述の目的を達成するため、本発明による半導体メモリ装置の命令語デコーダは、  第１モードで作動時にクロック信号の第１状態から第２状態への遷移に応答して第１状態の反転チップ選択信号と第２状態の反転ローアドレスストローブ信号が印加されると前記クロック信号の第２状態から第１状態への遷移に応答して第１状態から第２状態に遷移する読出し信号を発生する読出し信号発生手段と、前記第１モードで作動時に前記クロック信号の第１状態から第２状態への遷移に応答して第１状態の前記反転チップ選択信号と反転ローアドレスストローブ信号が印加されると前記クロック信号の第２状態から第１状態への遷移に応答して第１状態から第２状態に遷移する書込み信号を発生する書込み信号発生手段と、第２モードで作動時に第１状態の制御信号に応答して前記反転コラムアドレスストローブ信号と反転書込みイネーブル信号を伝送する第１スイッチング手段、及び、前記第２モードで作動時に第１状態の前記制御信号に応答して前記反転チップ選択信号、反転ローアドレスストローブ信号、及び前記第１スイッチング手段から出力される反転コラムアドレスストローブ信号と反転書込みイネーブル信号をデコーディングして、前記第１モードで作動時に第２状態の前記制御信号に応答して前記反転チップ選択信号と前記読出し及び書込み信号をデコーディングして内部命令信号を発生する第１デコーディング手段を備えることを特徴とする。
【００２７】
また、本発明による半導体メモリ装置の命令語デコーディング方法は、
第１モードで作動時にクロック信号の第１状態から第２状態への遷移に応答して第１状態の反転チップ選択信号と第２状態の反転ローアドレスストローブ信号が印加されると前記クロック信号の第２状態から第１状態への遷移に応答して第１状態から第２状態に遷移する読出し信号を発生して、前記クロック信号の第１状態から第２状態への遷移に応答して第１状態の反転チップ選択信号と反転ローアドレスストローブ信号が印加されると前記クロック信号の第２状態から第１状態への遷移に応答して第１状態から第２状態に遷移する書込み信号を発生して、第２メモリ装置として作動時に反転コラムアドレスストローブ信号と反転書込みイネーブル信号を伝送する第１段階、及び、前記第２モードで作動時に前記反転チップ選択信号、反転ローアドレスストローブ信号、及び前記反転コラムアドレスストローブ信号と反転書込みイネーブル信号をデコーディングして、前記第１メモリ装置として作動時に前記反転チップ選択信号と前記読出し及び書込み信号をデコーディングして内部命令信号を発生する第２段階を含むことを特徴とする。
【００２８】
【発明の実施の形態】
以下、添付した図面を参照して本発明の半導体メモリ装置の命令語デコーダ及びこの装置の命令語デコーディング方法を説明する。
【００２９】
まず、本発明の、ダブルデータレート同期型ダイナミックメモリ装置及び／またはファストサイクルランダムアクセスメモリ装置として作動可能な半導体メモリ装置の命令語デコーダとデコーディング方法を説明した後に、ファストサイクルランダムアクセスメモリ装置の命令語デコーダとデコーディング方法を説明する。
【００３０】
図３は本発明の実施例に係る、ダブルデータレート同期型ダイナミック半導体メモリ装置とファストサイクルランダムアクセス半導体メモリ装置として作動可能な半導体メモリ装置の命令語デコーダのブロック図であって、ＣＳＢバッファ１０、ＣＬＫバッファ１２、ＲＡＳＢ(ＦＮ)バッファ１４、ＣＡＳＢ(ＣＡ０)バッファ１６、ＷＥＢ(ＣＡ１)バッファ１８、ＦＣＲＤ信号発生回路２０、ＦＣＷＲ信号発生回路２２、デコーダ２４、アドレスバッファ２６、２８、コラムブロック選択信号発生回路３０、ＣＭＯＳ伝送ゲートＣ１〜Ｃ４、及びインバータＩ１で構成されている。
【００３１】
図３に示した半導体メモリ装置は、ダブルデータレート同期型ダイナミックメモリ装置として作動する場合に外部のＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ信号印加ピン(図示せず)を通して命令信号ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢが印加されて、ファストサイクルランダムアクセスメモリ装置として作動する場合にはＣＳＢ、ＲＡＳＢ信号印加ピン(図示せず)を通して信号ＣＳＢ、ＦＮが印加されて、ＣＡＳＢ、ＷＥＢ信号印加ピン(図示せず)に下位２ビットのアドレスが印加されるように構成されている。
【００３２】
図３に示したブロック各々の機能を説明すると次のとおりである。
ＣＳＢバッファ１０は、反転チップ選択信号ＣＳＢをバッファして信号ＰＣＳを発生する。ＣＬＫバッファ１４はクロック信号ＣＬＫをバッファして信号ＰＣＬＫを発生する。このとき、発生するクロック信号ＰＣＬＫはクロック信号ＣＬＫの上昇エッジに応答して上昇遷移して、短時間後に下降遷移するショートパルスである。ＲＡＳＢ(ＦＮ)バッファ１４はダブルデータレート同期型ダイナミック半導体メモリ装置として作動する場合に反転ローアドレスストローブ信号ＲＡＳＢをバッファして信号ＰＲＡＳを発生して、ファストサイクルランダムアクセス半導体メモリ装置として作動する場合には信号ＦＮをバッファして信号ＰＦＮを発生する。すなわち、ファストサイクルランダムアクセス半導体メモリ装置として作動する場合に信号ＦＮは反転ローアドレスストローブ信号印加ピン(図示せず)を通して入力される。
【００３３】
ＣＡＳＢバッファ１６はダブルデータレート同期型ダイナミックランダムアクセスメモリ装置の場合には反転コラムアドレスストローブ信号ＣＡＳＢをバッファして信号ＰＣＡＳを発生して、ファストサイクルランダムアクセスメモリ装置の場合にはアドレスＣＡ０をバッファして信号ＰＣＡ０を発生する。
【００３４】
ＷＥＢ(ＣＡ０)バッファ１８はダブルデータレート同期型ダイナミックランダムアクセスメモリ装置の場合には反転書込みイネーブル信号ＷＥＢをバッファして信号ＰＷＥを発生して、ファストサイクルランダムアクセスメモリ装置の場合にはアドレスＣＡ１をバッファして信号ＰＣＡ１を発生する。
【００３５】
ＦＣＲＤ信号発生回路２０は最初の外部命令印加サイクルで“ロー”レベルの信号ＰＣＳと“ハイ”レベルの信号ＰＦＮが印加されると、クロック信号ＰＣＬＫの下降エッジで“ハイ”レベルに遷移して、信号ＦＣＲＤ、ＦＣＷＲに応答して次のクロック信号ＰＣＬＫの下降エッジで“ロー”レベルに遷移する信号ＦＣＲＤを発生する。
【００３６】
ＦＣＷＲ信号発生回路２２は最初の外部命令印加サイクルで“ロー”レベルの信号ＰＣＳ、ＰＦＮが印加されると、クロック信号ＰＣＬＫの下降エッジで“ハイ”レベルに遷移して、信号ＦＣＲＤ、ＦＣＷＲに応答して次のクロック信号ＰＣＬＫの下降エッジで“ロー”レベルに遷移する信号ＦＣＷＲを発生する。
【００３７】
ＣＭＯＳ伝送ゲートＣ１、Ｃ２は“ロー”レベルの制御信号ＣＯＮに応答して信号ＰＣＡＳ、ＰＷＥをデコーダ２４に伝送する。
【００３８】
デコーダ２４は制御信号ＣＯＮに応答してダブルデータレート同期型ダイナミック半導体メモリ装置として作動する場合には信号ＰＣＳ、ＦＣＲＤ、ＰＦＮ、ＦＣＷＲをデコーディングして内部命令信号ＭＲＳ、ＡＣＴＩＶＥ、ＷＲＩＴＥ、ＲＥＡＤ、ＲＥＦＲＥＳＨを発生して、ファストサイクルランダムアクセス半導体メモリ装置として作動する場合には信号ＰＣＳ、ＰＲＡＳ、ＰＣＡＳ、ＰＷＥをデコーディングして内部命令信号ＭＲＳ、ＡＣＴＩＶＥ、ＰＲＥＣＨＡＲＧＥ、ＷＲＩＴＥ、ＲＥＡＤ、ＲＥＦＲＥＳＨを発生する。
【００３９】
ＣＭＯＳ伝送ゲートＣ３、Ｃ４は“ハイ”レベルの制御信号ＣＯＮに応答して信号ＰＣＡ０、ＰＣＡ１を伝送する。アドレスバッファ２６、２８はＣＭＯＳ伝送ゲートＣ３、Ｃ４各々から伝送される信号ＰＣＡ０、ＰＣＡ１をバッファして出力する。コラムブロック選択信号発生回路３０はアドレスバッファ２６、２８から出力される信号をデコーディングしてメモリセルアレー(図示せず）のコラムブロックを選択するための選択信号Ｙ０、Ｙ１、Ｙ２、Ｙ３を発生する。
【００４０】
図３で、制御信号ＣＯＮが“ロー”レベルであればダブルデータレート同期型ダイナミックランダムアクセスメモリ装置の命令語デコーダとして作動し、“ハイ”レベルであればファストサイクルランダムアクセスメモリ装置の命令語デコーダとして作動する。
【００４１】
図３で、アドレスバッファ２６、２８及びコラムブロック選択信号発生回路３０は、ファストサイクルランダムアクセスメモリ装置として作動時に外部から印加される２ビットの下位コラムアドレスをデコーディングして、メモリセルアレーのコラムブロックを選択するための選択信号Ｙ０、Ｙ１、Ｙ２、Ｙ３を発生する。ファストサイクルランダムアクセスメモリ装置はローアドレスと下位２ビットのコラムアドレスを一緒に入力する。従って、メモリセルアレーのローメモリセルアレーブロックを選択するためのローブロック選択信号と、コラムメモリセルアレーブロックを選択するためのコラムブロック選択信号Ｙ０、Ｙ１、Ｙ２、Ｙ３を組合せることによって、選択されるブロック内の該ワードラインのみ選択する。このような内容は米国特許第６、１０８、２４３号公報に開示されているので詳細な説明は省略する。
【００４２】
図３で、本発明の半導体メモリ装置は、制御信号ＣＯＮをメタルオプションまたはボンディングオプションによって一つのレベルに固定することによって、装置がダブルデータレート同期型ダイナミックアクセスメモリ装置またはファストサイクルランダムアクセスメモリ装置として作動することができる。また他の方法としては、半導体メモリ装置に一般的に備わるモード設定レジスタを用いて、パッケージ状態で制御信号ＣＯＮのレベルを“ハイ”レベルまたは“ロー”レベルに設定することが可能とすることによっても、ダブルデータレート同期型ダイナミックランダムアクセスメモリ装置又はファストサイクルランダムアクセスメモリ装置として選択的に作動することもできる。制御信号ＣＯＮのレベルは周知の様々な技術を利用して一つのレベルに固定したり、２種レベル中の一つのレベルに設定することが可能である。
【００４３】
図４は図３に示したＦＣＲＤ信号発生回路の実施例の回路図であって、ＮＯＲゲートＮＯＲ１、ＮＡＮＤゲートＮＡ１、インバータＩ２〜Ｉ１３、及びＣＭＯＳ伝送ゲートＣ５〜Ｃ７で構成されている。図４で、インバータＩ５、Ｉ６、インバータＩ７、Ｉ８、及びインバータＩ１０、Ｉ１１各々はラッチＬ１、Ｌ２、Ｌ３を構成する。
【００４４】
図４に示した回路の機能を説明すると次のとおりである。
インバータＩ２は図４でＣＳＢと指示されたピンから入力される信号ＰＣＳを反転する。ＮＯＲゲートＮＯＲ１は信号ＦＣＲＤ、ＦＣＷＲを否定論理和する。ＮＡＮＤゲートＮＡ１は信号ＰＣＳ、インバータＩ２の出力信号、及びＮＯＲゲートＮＯＲ１の出力信号を否定論理積する。インバータＩ３は信号ＰＣＬＫを反転する。インバータＩ４はインバータＩ３の出力信号を反転する。ＣＭＯＳ伝送ゲートＣ５は“ロー”レベルの信号ＰＣＬＫに応答してＮＡＮＤゲートＮＡ１の出力信号をノードａに伝送する。ラッチＬ１はノードａの信号を反転してラッチする。ＣＭＯＳ伝送ゲートＣ６は“ロー”レベルの信号ＰＣＬＫに応答してラッチＬ１の出力信号をノードｂに伝送する。
【００４５】
インバータＩ９は信号ＰＶＣＣＨを反転する。ＮＭＯＳトランジスタＮ１はインバータＩ９の“ハイ”レベルの出力信号に応答してノードｂを“ロー”レベルにする。信号ＰＶＣＣＨは起動時に“ロー”レベルを維持し、所定時間後に“ハイ”レベルに維持される信号である。ＮＭＯＳトランジスタＮ１は起動時にノードｂを“ロー”レベルにリセットする。ラッチＬ２はノードｂの信号を反転してラッチする。ＣＭＯＳ伝送ゲートＣ７は“ロー”レベルの信号ＰＣＬＫに応答してラッチＬ２の出力信号をノードｃに伝送する。ラッチＬ３はノードｃの信号を反転してラッチする。インバータＩ１２、Ｉ１３はラッチＬ３の出力信号をバッファして信号ＦＣＲＤを発生する。
【００４６】
図４に示した回路の動作を説明すると次のとおりである。
起動時に、信号ＰＣＶＣＣＨが“ロー”レベルであるのでＮＭＯＳトランジスタＮ１がオンされてノードｂを“ロー”レベルにプルダウンする。ラッチＬ２はノードｂの“ロー”レベルの信号を反転してラッチして“ハイ”レベルの信号を発生する。ＣＭＯＳ伝送ゲートＣ７は“ロー”レベルのクロック信号ＰＣＬＫに応答してラッチＬ２から出力される“ハイ”レベルの信号をノードｃに伝送する。ラッチＬ３はノードｃの“ハイ”レベルの信号を反転してラッチして“ロー”レベルの信号を発生する。インバータＩ１２、Ｉ１３は“ロー”レベルの信号をバッファして“ロー”レベルの信号ＦＣＲＤを発生する。ＮＯＲゲートＮＯＲ１は“ロー”レベルの信号ＦＣＷＲ、ＦＣＲＤに応答して“ハイ”レベルの信号を発生する。
【００４７】
最初の外部命令印加サイクルで、“ロー”レベルの反転チップ選択信号ＰＣＳと“ハイ”レベルの信号ＦＮが印加されると、ＮＡＮＤゲートＮＡ１は“ロー”レベルの信号を発生する。ＣＭＯＳ伝送ゲートＣ５、Ｃ７は“ロー”レベルのクロック信号ＰＣＬＫに応答してノードａ、ｃに“ロー”レベル、“ハイ”レベルの信号を各々伝送する。ラッチＬ１、Ｌ３はノードａ、ｃの“ロー”レベル、“ハイ”レベルの信号を反転してラッチして“ハイ”レベル、“ロー”レベルの信号を各々発生する。
【００４８】
ＣＭＯＳ伝送ゲートＣ６は“ハイ”レベルのクロック信号ＰＣＬＫに応答してラッチＬ１から出力される“ハイ”レベルの信号をノードｂに伝送する。ラッチＬ２はノードｂの“ハイ”レベルの信号を反転してラッチして“ロー”レベルの信号を発生する。ＣＭＯＳ伝送ゲートＣ５、Ｃ７は“ロー”レベルのクロック信号ＰＣＬＫに応答してＮＡＮＤゲートＮＡ１とラッチＬ２から伝送される“ロー”レベルの信号を各々ノードａ、ｃに伝送する。ラッチＬ３はノードｃの“ロー”レベルの信号を反転してラッチして“ハイ”レベルの信号を発生する。インバータＩ１２、Ｉ１３は“ハイ”レベルの信号をバッファして“ハイ”レベルの信号ＦＣＲＤを発生する。
【００４９】
ＮＯＲゲートＮＯＲ１は、“ハイ”レベルの信号ＦＣＲＤに応答して“ロー”レベルの信号を発生する。ＮＡＮＤゲートＮＡ１はＮＯＲゲートＮＯＲ１の“ロー”レベルの信号に応答して“ハイ”レベルの信号を発生する。ＣＭＯＳ伝送ゲートＣ５、Ｃ７は“ロー”レベルのクロック信号ＰＣＬＫに応答してオンされて“ハイ”レベル、“ロー”レベルの信号を各々ノードａ、ｃに伝送する。ラッチＬ１、Ｌ３は“ハイ”レベル、“ロー”レベルの信号を反転してラッチして“ロー”レベル、“ハイ”レベルの信号を各々発生する。
【００５０】
ＣＯＭＳ伝送ゲートＣ６は“ハイ”レベルのクロック信号ＰＣＬＫに応答して“ロー”レベルの信号をノードｂに伝送する。ラッチＬ２はノードｂの“ロー”レベルの信号を反転してラッチして“ハイ”レベルの信号を発生する。このとき、信号ＦＣＲＤは“ハイ”レベルを維持する。ＣＭＯＳ伝送ゲートＣ５、Ｃ７は“ロー”レベルのクロック信号ＰＣＬＫに応答して“ハイ”レベルの信号をノードａ、ｃに各々伝送する。ラッチＬ１、Ｌ３は“ハイ”レベルの信号を反転してラッチして“ロー”レベルの信号を各々発生する。インバータＩ１２、Ｉ１３は“ロー”レベルの信号をバッファして“ロー”レベルの信号ＦＣＲＤを発生する。
【００５１】
図４に示したＦＣＲＤ信号発生回路は、最初のサイクルで読出し命令ＲＤＡが印加されると、クロック信号ＰＣＬＫの下降エッジで“ハイ”レベルに遷移する信号ＦＣＲＤを発生して、信号ＦＣＷＲ、ＦＣＲＤに応答して次のクロック信号ＰＣＬＫの下降エッジで“ロー”レベルに遷移する信号ＦＣＲＤを発生する。
【００５２】
図５は、図３に示したＦＣＷＲ信号発生回路の実施例の回路図であって、ＮＯＲゲートＮＯＲ２、ＮＡＮＤゲートＮＡ２、ＣＭＯＳ伝送ゲートＣ８、Ｃ９、Ｃ１０、及びインバータＩ１４〜Ｉ２６で構成されている。図５で、インバータＩ１８、Ｉ１９、インバータＩ２０、Ｉ２１、及びインバータＩ２３、Ｉ２４各々はラッチＬ４、Ｌ５、Ｌ６を構成する。
【００５３】
図５に示したＦＣＷＲ信号発生回路の構成は、図４に示したＦＣＲＤ信号発生回路の構成と同一であるが、信号ＦＮを反転するためのインバータＩ１５が追加されて構成されることが相異なる。すなわち、図４に示したＮＡＮＤゲートＮＡ１は信号ＰＣＳの反転された信号と信号ＰＦＮが入力されるように構成されているが、図５に示したＮＡＮＤゲートＮＡ１は信号ＰＣＳ、ＰＦＮの反転された信号が入力されるように構成されている。
図５に示した回路の動作は、図４に示した回路の動作を参考とすれば容易に理解されるものである。
【００５４】
ＮＡＮＤゲートＮＡ２は“ロー”レベルの信号ＰＣＳ、ＰＦＮが印加されて、信号ＦＣＲＤ、ＦＣＷＲがすべて“ロー”レベルであれば“ロー”レベルの信号を発生する。その以後の他の構成要素の動作は図４に示した回路の動作と同一である。
【００５５】
すなわち、図４に示したＦＣＷＲ信号発生回路は、最初のサイクルで書込み命令ＷＲＡが印加されると、クロック信号ＰＣＬＫの下降エッジで“ハイ”レベルに遷移する信号ＦＣＷＲを発生して、信号ＦＣＲＤ、ＦＣＷＲに応答して次のクロック信号ＰＣＬＫの下降エッジで“ロー”レベルに遷移する信号ＦＣＷＲを発生する。
【００５６】
図６は、図４及び図５に示した回路の動作を説明するための動作タイミング図であって、連続的に印加される２個のサイクルの信号ＣＳＢ、ＦＮ間の連関性があるだけで、他の信号との連関性はない。
【００５７】
図６で、クロック信号ＰＣＬＫの“ロー”レベルで“ロー”レベルの信号ＰＣＳと“ハイ”レベルの信号ＰＦＮを有する読出し命令ＲＤＡが印加されると、クロック信号ＰＣＬＫの下降エッジで“ハイ”レベルに遷移する信号ＦＣＲＤを発生して、次のクロック信号ＰＣＬＫの下降エッジで“ロー”レベルに遷移する信号ＦＣＲＤを発生する。すなわち、最初のサイクルで読出し命令ＲＤＡが印加されるとクロック信号ＰＣＬＫの下降エッジに応答して１周期間“ハイ”レベルの信号ＦＣＲＤを発生する。
【００５８】
そして、クロック信号ＰＣＬＫの“ロー”レベルで“ロー”レベルの信号ＰＣＳ、ＰＦＮを有した書込み命令ＷＲＡが印加されると、クロック信号ＰＣＬＫの下降エッジで“ハイ”レベルに遷移する信号ＦＣＷＲを発生して、信号ＦＣＷＲは次のクロック信号ＰＣＬＫの下降エッジがくる時まで“ハイ”レベルを有する。すなわち、最初のサイクルで書込み命令ＷＲＡが印加されるとクロック信号ＰＣＬＫの下降エッジに応答して１周期間“ハイ”レベルの信号ＦＣＷＲを発生する。
【００５９】
図６のタイミング図を利用してファストサイクルランダムアクセス半導体メモリ装置として作動する場合の本発明のデコーダのデコーディング方法を説明すると次のとおりである。
【００６０】
最初の外部命令を印加するためのクロック信号ＣＬＫの上昇エッジで、“ロー”レベルの信号ＰＣＳ、ＦＣＲＤ、ＦＣＷＲが印加されるとアクティブ命令ＡＣＴＩＶＥを発生して、二番目の外部命令を印加するためのクロック信号ＣＬＫの上昇エッジで、“ロー”レベルの信号ＰＣＳ、ＦＣＷＲと“ハイ”レベルの信号ＦＣＲＤが印加されると、モード設定命令ＭＲＳを発生して、“ハイ”レベルの信号ＰＣＳ、ＦＣＲＤと“ロー”レベルの信号ＦＣＷＲが印加されると読出し命令ＲＥＡＤを発生する。そして、二番目の外部命令を印加するためのクロック信号ＣＬＫの上昇エッジで“ロー”レベルの信号ＰＣＳ、ＦＣＲＤと“ハイ”レベルの信号ＦＣＷＲが印加されるとリフレッシュ命令ＲＥＦＲＥＳＨを発生して、“ハイ”レベルの信号ＰＣＳ、ＦＣＷＲと“ロー”レベルの信号ＦＣＲＤが印加されると書込み命令ＷＲＩＴＥを発生する。
【００６１】
すなわち、本発明の半導体メモリ装置の命令語デコーダがファストサイクルランダムアクセスメモリ装置として作動する場合には、最初の外部命令印加サイクルで読出し命令ＲＤＡまたは書込み命令ＷＲＡが印加されるとダブルデータレート同期型ランダムアクセスメモリ装置のアクティブ命令ＡＣＴＩＶＥを発生する。そして、読出し命令ＲＤＡの後に、二番目の外部命令印加サイクルで下位アドレスラッチ命令ＬＡＬが印加されると、読出し命令ＲＥＡＤを発生する。また、書込み命令ＷＲＡの後に二番目の外部命令印加サイクルで下位アドレスラッチ命令ＬＡＬが印加されると書込み命令ＷＲＩＴＥを発生する。
【００６２】
図３に示したようにデコーダ２４は、ダブルデータレート同期型ダイナミック半導体メモリ装置として作動する場合には、信号ＰＣＳ、ＰＲＡＳ、ＰＣＡＳ、ＰＷＥをデコーディングして内部命令信号ＭＲＳ、ＡＣＴＩＶＥ、ＰＲＥＣＨＡＲＧＥ、ＷＲＩＴＥ、ＲＥＡＤ、ＲＥＦＲＥＳＨを発生して、ファストサイクルランダムアクセス半導体メモリ装置として作動する場合には、信号ＰＣＳ、ＦＣＲＤ、ＦＣＷＲをデコーディングして内部命令信号ＭＲＳ、ＡＣＴＩＶＥ、ＷＲＩＴＥ、ＲＥＡＤ、ＲＥＦＲＥＳＨを発生する。
【００６３】
すなわち、本発明の半導体メモリ装置がダブルデータレート同期型ダイナミック半導体メモリ装置として作動する場合のデコーダのデコーディング方法は前記表１を変形して下記の表３のように示すことができる。
【００６４】
【表３】
0004049249.tif 000004
表３で、Ｌは“ロー”レベルを、Ｈは“ハイ”レベルを各々示す。
【００６５】
そして、本発明の半導体メモリ装置がファストサイクルランダムアクセス半導体メモリ装置として作動する場合のデコーダのデコーディング方法は下記の表４のように示すことができる。
【００６６】
【表４】
0004049249.tif 000005
表４で、Ｌは“ロー”レベルを、Ｈは“ハイ”レベルを各々示す。
【００６７】
図７は、図３に示したデコーダの実施例の回路図であって、インバータＩ２７〜Ｉ４４、ＮＡＮＤゲートＮＡ３〜ＮＡ１３、及びＣＭＯＳ伝送ゲートＣ１１〜Ｃ２１で構成されている。
【００６８】
図７で、ＮＡＮＤゲートＮＡ３とインバータＩ３３からＮＡＮＤゲートＮＡ１３とインバータＩ４３までの回路はＡＮＤゲートＡＮＤ１〜ＡＮＤ１１を各々構成する。
【００６９】
図７に示した回路の機能を説明すると次のとおりである。
インバータＩ２７は信号ＰＣＳを反転する。インバータＩ２８は信号ＰＲＡＳを反転する。インバータＩ２９は信号ＰＣＡＳを反転する。インバータＩ３０は信号ＰＷＥを反転する。インバータＩ３１は信号ＦＣＲＤを反転する。インバータＩ３２は信号ＦＣＷＲを反転する。ＡＮＤゲートＡＮＤ１はインバータＩ２７、Ｉ２８、Ｉ２９、Ｉ３０の出力信号を論理積する。ＡＮＤゲートＡＮＤ２はインバータＩ２７、Ｉ３２の出力信号と信号ＦＣＲＤを論理積する。ＡＮＤゲートＡＮＤ３はインバータＩ２７、Ｉ２８の出力信号と信号ＰＣＡＳ、ＰＷＥを論理積する。ＡＮＤゲートＡＮＤ４はインバータＩ２７、Ｉ３１、Ｉ３２の出力信号を論理積する。ＡＮＤゲートＡＮＤ５はインバータＩ２７、Ｉ２９、Ｉ３０の出力信号と信号ＰＲＡＳを論理積する。ＡＮＤゲートＡＮＤ６は信号ＰＣＳ、ＦＣＷＲとインバータＩ３１の出力信号を論理積する。ＡＮＤゲートＡＮＤ７はインバータＩ２７、Ｉ２９の出力信号と信号ＰＲＡＳ、ＰＷＥを論理積する。ＡＮＤゲートＡＮＤ８は信号ＰＣＳ、ＦＣＲＤとインバータＩ３２の出力信号を論理積する。ＡＮＤゲートＡＮＤ９はインバータＩ２７、Ｉ２８、Ｉ２９の出力信号と出力信号ＰＷＥを論理積する。ＡＮＤゲートＡＮＤ１０はインバータＩ２７、Ｉ３１の出力信号と信号ＦＣＷＲを論理積する。ＡＮＤゲートＡＮＤ１１はインバータＩ２７、Ｉ２８、Ｉ３０の出力信号と信号ＰＣＡＳを論理積する。
【００７０】
ＣＭＯＳ伝送ゲートＣ１１、Ｃ１３、Ｃ１５、Ｃ１７、Ｃ１９、Ｃ２１は“ロー”レベルの制御信号ＣＯＮに応答してＡＮＤゲートＡＮＤ１、ＡＮＤ３、ＡＮＤ５、ＡＮＤ７、ＡＮＤ９、ＡＮＤ１１の出力信号を信号ＭＲＳ、ＡＣＴＩＶＥ、ＷＲＩＴＥ、ＲＥＡＤ、ＲＥＦＲＥＳＨ、ＰＲＥＣＨＡＲＧＥで出力する。ＣＭＯＳ伝送ゲートＣ１１、Ｃ１３、Ｃ１５、Ｃ１７、Ｃ１９、Ｃ２１は“ハイ”レベルの制御信号ＣＯＮに応答してＡＮＤゲートＡＮＤ２、ＡＮＤ４、ＡＮＤ６、ＡＮＤ８、ＡＮＤ１０の出力信号を信号ＭＲＳ、ＡＣＴＩＶＥ、ＷＲＩＴＥ、ＲＥＡＤ、ＲＥＦＲＥＳＨで出力する。
【００７１】
すなわち、ダブルデータレート同期型ダイナミック半導体メモリ装置として作動する場合にはＡＮＤゲートＡＮＤ１が“ハイ”レベルのインバータＩ２７〜Ｉ３２の出力信号を論理積して“ハイ”レベルのモード設定命令ＭＲＳを発生する。ＡＮＤゲートＡＮＤ３は“ハイ”レベルインバータＩ２６、Ｉ２７の出力信号と“ハイ”レベルの信号ＰＣＡＳ、ＰＷＥを論理積して“ハイ”レベルのアクティブ命令ＡＣＴＩＶＥを発生する。このような方法で信号ＰＣＳ、ＦＣＲＤ、ＦＣＷＲをデコーディングして他の内部命令信号ＷＲＩＴＥ、ＲＥＡＤ、ＲＥＦＲＥＳＨ、ＰＲＥＣＨＡＲＧＥを発生する。
【００７２】
そして、ファストサイクルランダムアクセス半導体メモリ装置として作動する場合にはＡＮＤゲートＡＮＤ２が“ハイ”レベルのインバータＩ２７、Ｉ３２の出力信号と“ハイ”レベルの信号ＦＣＲＤを論理積して“ハイ”レベルのモード設定命令ＭＲＳを発生する。ＡＮＤゲートＡＮＤ４は“ハイ”レベルのインバータＩ２７、Ｉ３１、Ｉ３２の出力信号を論理積して“ハイ”レベルのアクティブ命令ＡＣＴＩＶＥを発生する。このような方法で信号ＰＣＳ、ＦＣＲＤ、ＦＣＷＲをデコーディングして内部命令信号ＷＲＩＴＥ、ＲＥＡＤ、ＲＥＦＲＥＳＨを発生する。
【００７３】
上述したような本発明の半導体メモリ装置の命令語デコーダは、ダブルデータレート同期型ダイナミック半導体メモリ装置及び／またはファストサイクルランダムアクセスメモリ装置として作動可能な半導体メモリ装置に適用されて外部から印加される命令信号をデコーディングして内部的な命令信号を発生する。
【００７４】
これから、上述した本発明の命令語デコーダ及びこの装置のデコーディング方法を利用した本発明のファストサイクルランダムアクセスメモリ装置の命令語デコーダ及びこの装置のデコーディング方法を説明する。
【００７５】
図８は、本発明の半導体メモリ装置の命令語デコーダの他の実施例のブロック図であって、ＣＳＢバッファ１０、ＣＬＫバッファ１２、ＦＮバッファ１４、ＦＣＲＤ信号発生回路２０、ＦＣＷＲ信号発生回路２２、及びデコーダ２４′で構成されている。
【００７６】
図８に示した命令語デコーダは、図３に示したブロック中ファストサイクルランダムアクセスメモリ装置として作動する場合に必要なブロックのみを示したものであって、図３に示したブロックと同一なブロックは同一番号で示した。単に、デコーダの構成のみ変わるので番号２４を番号２４′とした。
図８に示したブロックと同一なブロックの動作は、上述した動作説明を参考とすれば容易に理解される。
【００７７】
図９は図８に示したデコーダの実施例の回路図であって、インバータＩ２７、Ｉ３１、Ｉ３２、Ｉ３４、Ｉ３６、Ｉ３８、Ｉ４０、Ｉ４２、及びＮＡＮＤゲートＮＡ４、ＮＡ６、ＮＡ８、ＮＡ１０、ＮＡ１２で構成されている。
【００７８】
図９に示したデコーダは、図７に示したデコーダの構成中ファストサイクルランダムアクセスメモリ装置として作動する場合に必要な構成のみを示したものであって、図７に示した構成と同一な構成要素は同一な符号で示した。
図９に示したデコーダの構成要素各々の機能及び動作は、上述した図７の説明を参考とすれば容易に理解される。
【００７９】
すなわち、図９に示したデコーダは表４に示したような動作を行う。“ロー”レベルの信号ＰＣＳ、ＦＣＷＲが印加されるとモード設定命令ＭＲＳを発生して、“ロー”レベルの信号ＰＣＳ、ＦＣＲＤ、ＦＣＷＲが印加されるとアクティブ命令ＡＣＴＩＶＥを発生して、“ハイ”レベルの信号ＰＣＳ、ＦＣＷＲと“ロー”レベルの信号ＦＣＲＤが印加されると書込み命令ＷＲＩＴＥを発生する。そして、“ハイ”レベルの信号ＰＣＳ、ＦＣＲＤと“ロー”レベルの信号ＦＣＷＲが印加されると読出し命令ＲＥＡＤを発生して、“ロー”レベルの信号ＰＣＳ、ＦＣＲＤと“ハイ”レベルの信号ＦＣＷＲが印加されるとリフレッシュ命令ＲＥＦＲＥＳＨを発生する。
【００８０】
本発明をその望ましい実施例を参照しながら説明したが、当該技術分野の当業者は特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができることを理解するであろう。
【００８１】
したがって、本発明の半導体メモリ装置の命令語デコーダ及びこの装置の命令語デコーディング方法は半導体メモリ装置がダブルデータレート同期型ダイナミックランダムアクセスメモリ装置及び／またはファストサイクルランダムアクセスメモリ装置として作動する場合に外部から印加される命令信号をデコーディングして内部的な命令信号を発生しうる。
【００８２】
【発明の効果】
以上説明したように、本発明によれば、ダブルデータレート同期型ダイナミックランダムアクセスメモリ装置としてもファストサイクルランダムアクセスメモリ装置としても作動可能な半導体メモリ装置の命令語デコーダ及びこの装置のデコーディング方法が得られる。
【図面の簡単な説明】
【図１】従来のダブルデータレート同期型半導体メモリ装置の命令語デコーダの作動を説明するためのタイミング図である。
【図２】従来のファストサイクルランダムアクセス半導体メモリ装置の命令語デコーダの作動を説明するためのタイミング図である。
【図３】本発明によるダブルデータレート同期型ダイナミック半導体メモリ装置とファストサイクルランダムアクセス半導体メモリ装置として作動可能な半導体メモリ装置の命令語デコーダの概略的なブロック図である。
【図４】図３に示したＦＣＲＤ信号発生回路の実施例の回路図である。
【図５】図３に示したＦＣＷＲ信号発生回路の実施例の回路図である。
【図６】図４及び図５に示した回路の作動を説明するためのタイミング図である。
【図７】図３に示したデコーダの実施例の回路図である。
【図８】本発明の半導体メモリ装置の命令語デコーダの他の実施例のブロック図である。
【図９】図８に示したデコーダの実施例の回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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