(57)【特許請求の範囲】
【請求項１】
半導体チップと、該半導体チップに接続されたテスタとの間でパケットデータの転送テストを行う半導体チップのテスト方法であって、
前記半導体チップにテストモードに遷移させるためのコマンドを入力するステップと、
前記半導体チップに接続されたメモリに記憶された前記テスタのノードを特定するためのＩＤ及び前記パケットデータの最大転送スピードを前記半導体チップに読み込むステップと、
前記パケットデータの転送を行うステップと、
を含むことを特徴とする半導体チップのテスト方法。
【請求項２】
半導体チップと、該半導体チップに接続されたテスタとの間でパケットデータの転送テストを行う半導体チップのテスト方法であって、
前記半導体チップにテストモードに遷移させるためのコマンドを入力するステップと、
前記半導体チップに記憶された前記テスタのノードを特定するためのＩＤ及び前記パケットデータの最大転送スピードを参照するステップと、
前記パケットデータの転送を行うステップと、
を含むことを特徴とする半導体チップのテスト方法。
【請求項３】
半導体チップと、該半導体チップに接続されたテスタとの間でパケットデータの転送テストを行う半導体チップのテスト方法であって、
前記半導体チップにテストモードに遷移させるためのコマンドを入力するステップと、
前記半導体チップに前記テストモードであることを認識させるコマンドを入力するステップと、
前記半導体チップに記憶された前記テスタのノードを特定するためのＩＤ及び前記パケットデータの最大転送スピードを参照するステップと、
前記パケットデータの転送を行うステップと、
を含むことを特徴とする半導体チップのテスト方法。
【請求項４】
前記パケットデータの転送を行うステップにおいて、前記半導体チップと前記テスタとの間で前記パケットデータの転送を行うことを特徴とする請求項１乃至３のいずれかに記載の半導体チップのテスト方法。
【請求項５】
前記半導体チップにテストモードに遷移させるためのコマンドを入力するステップは、前記半導体チップに設けられた外部ピンから前記コマンドを入力することを特徴とする請求項１乃至４のいずれかに記載の半導体チップのテスト方法。
【請求項６】
半導体チップと、該半導体チップに接続されたターゲットとの間でパケットデータの転送テストを行う半導体チップのテスト方法であって、
前記半導体チップにテストモードに遷移させるためのコマンドを入力するステップと、
前記半導体チップに接続されたメモリに記憶された前記ターゲットのノードを特定するためのＩＤ及び前記パケットデータの最大転送スピードを前記半導体チップに読み込むステップと、
前記パケットデータの転送を行うステップと、
を含むことを特徴とする半導体チップのテスト方法。
【請求項７】
半導体チップと、該半導体チップに接続されたターゲットとの間でパケットデータの転送テストを行う半導体チップのテスト方法であって、
前記半導体チップにテストモードに遷移させるためのコマンドを入力するステップと、
前記半導体チップに記憶された前記ターゲットのノードを特定するためのＩＤ及び前記パケットデータの最大転送スピードを参照するステップと、
前記パケットデータの転送を行うステップと、
を含むことを特徴とする半導体チップのテスト方法。
【請求項８】
半導体チップと、該半導体チップに接続されたターゲットとの間でパケットデータの転送テストを行う半導体チップのテスト方法であって、
前記半導体チップにテストモードに遷移させるためのコマンドを入力するステップと、
前記半導体チップに前記テストモードであることを認識させるコマンドを入力するステップと、
前記半導体チップに記憶された前記ターゲットのノードを特定するためのＩＤ及び前記パケットデータの最大転送スピードを参照するステップと、
前記パケットデータの転送を行うステップと、
を含むことを特徴とする半導体チップのテスト方法。
【請求項９】
半導体チップと、該半導体チップに接続されたターゲットとの間でパケットデータの転送テストを行うための半導体チップのテスト実施装置において、
前記実施装置を制御する制御部と、
テストプログラムを格納する記憶部と、
を含み、
前記記憶部には前記ターゲットのノードを特定するためのＩＤ及び前記パケットデータの最大転送スピードが記憶されることを特徴とする半導体チップのテスト実施装置。
【請求項１０】
半導体チップと、該半導体チップに接続されたターゲットとの間でパケットデータの転送テストを行うための半導体チップのテスト実施装置において、
前記実施装置を制御する制御部と、
テストプログラムを格納する記憶部と、
コマンドを入力する入力部と、
を含み、
前記記憶部には前記ターゲットのノードを特定するためのＩＤ及び前記パケットデータの最大転送スピードが記憶され、
前記入力部は前記半導体チップをテストモードに遷移させるためのコマンドと、前記テストモードであることを認識させるコマンドを入力することを特徴とする半導体チップのテスト実施装置。
【請求項１１】
請求項１乃至８のいずれかに記載の半導体チップのテスト方法、
または請求項９乃至１０のいずれかに記載の半導体チップのテスト実施装置を用いてテストが行われたことを特徴とする半導体チップ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パケット転送を行う半導体チップのテスト方法に関する。特には、パケット転送のテスト時間を短縮することができる半導体チップのテスト方法に関する。
【０００２】
【従来の技術】
従来、ＩＥＥＥ（Institute of Electrical and Electronics Engineers）１３９４ＰＨＹチップ等の半導体チップでパケット転送テストを行う際には、以下のような手順で行っていた。
【０００３】
図９は、従来の半導体チップのテスト方法を示すフローチャートである。図１０は、半導体チップと、それに接続されたターゲット（テスタ）とのバスのイニシャライズを示す図である。
【０００４】
図９においては、まず、ＩＥＥＥ１３９４ＰＨＹチップに、入力部からのテストモードに遷移させるためのコマンドが入力され、テストが開始される。（ステップ１０１）。
【０００５】
テストが開始されると、ＩＥＥＥ１３９４ＰＨＹチップに接続されたテスタとのバスのイニシャライズを行う（ステップ１０３）。バスのイニシャライズとは、図１０に示すように、ＩＥＥＥ１３９４ＰＨＹチップ及びテスタのノード間の電圧を相互に接続を確認してＺ（ハイインピーダンス）の状態からコモン電圧（１．８５Ｖ）にすることである。この作業においては、接続作業が開始されてから、ＩＥＥＥ１３９４ＰＨＹチップの自ノードが立ち上がるまでに約３３０msかかる。また、相手（テスタ）ノードが立ち上がるまでには、さらに５．３ms程かかる。
【０００６】
ＩＥＥＥ１３９４ＰＨＹチップ及びテスタのノードが立ち上がると（ステップ１０５）、必要に応じてアービトレーション及びセレクションを行う（ステップ１０７、１０９）。
【０００７】
接続作業が完了すると、パケット転送を開始する（ステップ１１１）。パケット転送は、１バイト毎に確認・応答をとりながらハンドシェイクで行われる。
【０００８】
【発明が解決しようとする課題】
パケット転送のテストを行う際にも、バスのイニシャライズを行うので、テストに要する時間が増大していた。
【０００９】
また、イニシャライズ後のアービトレーションも必要となる場合もあり、テストに要する時間が増大していた。
【００１０】
さらに、パケット転送時には、規格で規定されている他ノードとのハンドシェイク時間がおよそ３３０ｍｓかかるので、テストに要する時間が増大していた。また、ＰＨＹロジック部の持つ多岐にわたる大きなステートマシン回路をテスト時に直接遷移させるので、テスト時間の更なる増加を招く。
【００１１】
本発明は、このような問題に鑑みてなされたものであって、パケット転送のテスト時間を短縮することができる半導体チップのテスト方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記の課題を解決するため、本発明の半導体チップのテスト方法は、半導体チップと、該半導体チップに接続されたテスタとの間でパケットデータの転送テストを行う半導体チップのテスト方法であって、前記半導体チップにテストモードに遷移させるためのコマンドを入力するステップと、前記半導体チップに接続されたメモリに記憶された前記テスタのノードを特定するためのＩＤ及び前記パケットデータの最大転送スピードを前記半導体チップに読み込むステップと、前記パケットデータの転送を行うステップと、を含むことを特徴とする。
また、本発明の半導体チップのテスト方法は、半導体チップと、該半導体チップに接続されたテスタとの間でパケットデータの転送テストを行う半導体チップのテスト方法であって、前記半導体チップにテストモードに遷移させるためのコマンドを入力するステップと、前記半導体チップに記憶された前記テスタのノードを特定するためのＩＤ及び前記パケットデータの最大転送スピードを参照するステップと、前記パケットデータの転送を行うステップと、を含むことを特徴とする。
また、本発明の半導体チップのテスト方法は、半導体チップと、該半導体チップに接続されたテスタとの間でパケットデータの転送テストを行う半導体チップのテスト方法であって、前記半導体チップにテストモードに遷移させるためのコマンドを入力するステップと、前記半導体チップに前記テストモードであることを認識させるコマンドを入力するステップと、前記半導体チップに記憶された前記テスタのノードを特定するためのＩＤ及び前記パケットデータの最大転送スピードを参照するステップと、前記パケットデータの転送を行うステップと、を含むことを特徴とする。
また、本発明の半導体チップのテスト方法は、半導体チップと、該半導体チップに接続されたターゲットとの間でパケットデータの転送テストを行う半導体チップのテスト方法であって、前記半導体チップにテストモードに遷移させるためのコマンドを入力するステップと、前記半導体チップに接続されたメモリに記憶された前記ターゲットのノードを特定するためのＩＤ及び前記パケットデータの最大転送スピードを前記半導体チップに読み込むステップと、前記パケットデータの転送を行うステップと、を含むことを特徴とする。
また、本発明の半導体チップのテスト方法は、半導体チップと、該半導体チップに接続されたターゲットとの間でパケットデータの転送テストを行う半導体チップのテスト方法であって、前記半導体チップにテストモードに遷移させるためのコマンドを入力するステップと、前記半導体チップに記憶された前記ターゲットのノードを特定するためのＩＤ及び前記パケットデータの最大転送スピードを参照するステップと、前記パケットデータの転送を行うステップと、を含むことを特徴とする。
また、本発明の半導体チップのテスト方法は、半導体チップと、該半導体チップに接続されたターゲットとの間でパケットデータの転送テストを行う半導体チップのテスト方法であって、前記半導体チップにテストモードに遷移させるためのコマンドを入力するステップと、前記半導体チップに前記テストモードであることを認識させるコマンドを入力するステップと、前記半導体チップに記憶された前記ターゲットのノードを特定するためのＩＤ及び前記パケットデータの最大転送スピードを参照するステップと、
前記パケットデータの転送を行うステップと、を含むことを特徴とする。
また、本発明の半導体チップのテスト実施装置は、半導体チップと、該半導体チップに接続されたターゲットとの間でパケットデータの転送テストを行うための半導体チップのテスト実施装置において、前記実施装置を制御する制御部と、テストプログラムを格納する記憶部と、を含み、前記記憶部には前記ターゲットのノードを特定するためのＩＤ及び前記パケットデータの最大転送スピードが記憶されることを特徴とする。
また、本発明の半導体チップのテスト実施装置は、半導体チップと、該半導体チップに接続されたターゲットとの間でパケットデータの転送テストを行うための半導体チップのテスト実施装置において、前記実施装置を制御する制御部と、テストプログラムを格納する記憶部と、コマンドを入力する入力部と、を含み、前記記憶部には前記ターゲットのノードを特定するためのＩＤ及び前記パケットデータの最大転送スピードが記憶され、前記入力部は前記半導体チップをテストモードに遷移させるためのコマンドと、前記テストモードであることを認識させるコマンドを入力することを特徴とする。
また、上記の本発明に係る半導体チップのテスト方法は、半導体チップと、該半導体チップに接続されたテスタとの間でパケットデータの転送テストを行う半導体チップのテスト方法であって、前記半導体チップにテストモードに遷移させるためのコマンドを入力するステップと、前記半導体チップに接続されたメモリに記憶された前記パケットデータの最大転送スピードを前記半導体チップに読み込むステップと、前記パケットデータの転送を行うステップと、を含むことを特徴とする。
また、上記の本発明に係る半導体チップのテスト方法は、前記メモリに記憶された前記テスタのノードを特定するためのＩＤを前記半導体チップに読み込むステップをさらに含むことを特徴とする。
また、上記の本発明に係る半導体チップのテスト方法は、半導体チップと、該半導体チップに接続されたテスタとの間でパケットデータの転送テストを行う半導体チップのテスト方法であって、前記半導体チップにテストモードに遷移させるためのコマンドを入力するステップと、前記半導体チップに記憶された前記パケットデータの最大転送スピードを参照するステップと、前記パケットデータの転送を行うステップと、を含むことを特徴とする。
また、上記の本発明に係る半導体チップのテスト方法は、前記テスタのノードを特定するためのＩＤを参照するステップをさらに含むことを特徴とする。
また、上記の本発明に係る半導体チップのテスト方法は、半導体チップと、該半導体チップに接続されたテスタとの間でパケットデータの転送テストを行う半導体チップのテスト方法であって、前記半導体チップにテストモードに遷移させるためのコマンドを入力するステップと、前記半導体チップに前記テストモードであることを認識させるコマンドを入力するステップと、前記パケットデータの転送を行うステップと、を含むことを特徴とする。
また、本発明の半導体チップのテスト方法は、前記パケットデータの転送を行うステップにおいて、前記半導体チップと前記テスタとの間で前記パケットデータの転送を行うことを特徴とする。
また、本発明の半導体チップのテスト方法は、前記半導体チップにテストモードに遷移させるためのコマンドを入力するステップは、前記半導体チップに設けられた外部ピンから前記コマンドを入力することを特徴とする。
また、上記の本発明に係る半導体チップのテスト実施装置は、半導体チップと、該半導体チップに接続されたターゲットとの間でパケットデータの転送テストを行うための半導体チップのテスト実施装置において、前記実施装置を制御する制御部と、テストプログラムを格納する記憶部と、を含み、前記記憶部には前記パケットデータの最大転送スピードが記憶されることを特徴とする。
また、上記の本発明に係る半導体チップのテスト実施装置は、半導体チップと、該半導体チップに接続されたターゲットとの間でパケットデータの転送テストを行うための半導体チップのテスト実施装置において、前記実施装置を制御する制御部と、テストプログラムを格納する記憶部と、コマンドを入力する入力部と、を含み、前記入力部は前記半導体チップをテストモードに遷移させるためのコマンドと、前記テストモードであることを認識させるコマンドを入力することを特徴とする。
また、本発明の半導体チップは、上記の半導体チップのテスト方法、または上記の半導体チップのテスト実施装置を用いてテストが行われたこと特徴とする。
本発明に係る第１の態様の半導体チップのテスト方法は、半導体チップを用いて、該チップに接続されたターゲットとの間でパケット転送テストを行う半導体チップのテスト方法であって、前記半導体チップに接続された専用ＲＯＭにターゲットとの接続に必要なデータが記憶されており、前記接続に必要なデータを参照して接続を行うことにより、バスのイニシャライズを省略することを特徴とする。
【００１３】
上記の半導体チップのテスト方法においては、  前記半導体チップに外部ピンが設けられており、該外部ピンからテストに遷移するためのデータを入力し、前記半導体チップをテストモードに遷移させることもできる。
【００１４】
テストモード時にバスのイニシャライズを省略できるので、シミュレーション時間及びテスト時間を短縮することができる。また、それによりテストに要するコストを削減することができる。
【００１５】
本発明に係る第２の態様の半導体チップのテスト方法は、半導体チップを用いて、該チップに接続されたターゲットとの間でパケット転送テストを行う半導体チップのテスト方法であって、前記半導体チップのレジスタのＲｅｓｅｒｖｅ領域にターゲットとの接続に必要なデータが記憶されており、前記接続に必要なデータを参照して接続を行うことにより、バスのイニシャライズを省略することを特徴とする。
【００１６】
上記の半導体チップのテスト方法においては、  前記半導体チップに外部ピンが設けられており、該外部ピンからテストに遷移するためのデータを入力し、前記半導体チップをテストモードに遷移させることもできる。
【００１７】
テストモード時にバスのイニシャライズを省略できるので、シミュレーション時間及びテスト時間を短縮することができる。また、それによりテストに要するコストを削減することができる。
【００１８】
さらに、ＰＨＹレジスタのＲｅｓｅｒｖｅ領域に接続するノードのＰＨＹＩＤ（チップを特定するＩＤ）及びＳｐｅｅｄＣｏｄｅ（パケットデータの最大転送スピード）を設定するため、ＰＨＹＩＤ及びＳｐｅｅｄＣｏｄｅを任意に設定でき、ＰａｒｅｎｔやＣｈｉｌｄの設定も自由に決めることができる。
【００１９】
本発明に係る第３の態様の半導体チップのテスト方法は、半導体チップを用いて、該チップに接続されたターゲットとの間でパケット転送テストを行う半導体チップのテスト方法であって、  前記半導体チップのレジスタのＲｅｓｅｒｖｅ領域にテストモードであることを認識するビットが設けられており、前記ビットデータに応じて、パケット転送時のハンドシェイク時間を省略することを特徴とする。
【００２０】
上記の半導体チップのテスト方法においては、  前記半導体チップに外部ピンが設けられており、該外部ピンからテストに遷移するためのデータを入力し、前記半導体チップをテストモードに遷移させることもできる。
【００２１】
テストモード時にバスのイニシャライズを省略できるので、シミュレーション時間及びテスト時間を短縮することができる。また、それによりテストに要するコストを削減することができる。
【００２２】
また、ＰＨＹレジスタのＲｅｓｅｒｖｅ領域に接続するノードのＰＨＹＩＤ（チップを特定するＩＤ）及びＳｐｅｅｄＣｏｄｅ（パケットデータの最大転送スピード）を設定するため、ＰＨＹＩＤ及びＳｐｅｅｄＣｏｄｅを任意に設定でき、ＰａｒｅｎｔやＣｈｉｌｄの設定も自由に決めることができる。
【００２３】
さらに、パケット転送時には、規格で規定されているハンドシェイク時間を短縮することができる。
【００２４】
【発明の実施の形態】
以下、図面を参照しつつ説明する。以下の実施の形態においては、ＩＥＥＥ（Institute of Electrical and Electronics Engineers）１３９４ＰＨＹチップを例にとって説明するが、本発明のテスト方法は、これに限定されるのもではなく、例えば、ＳＣＳＩ（Small Computer System Interface）等の通信制御用チップにも適用できる。
【００２５】
まず、本発明の第１の実施の形態に係る半導体チップのテスト方法について説明する。
【００２６】
図１は、本発明の第１の実施の形態に係る半導体チップのテスト方法を実施する実施装置の概略構成を示すブロック図である。
【００２７】
図１に示すように、本発明の第１の実施の形態に係る半導体チップのテスト方法を実施する実施装置は、装置全体を制御する制御部３と、テストプログラム等を格納・ロードする記憶部５と、テストを指示するコマンド等を入力する入力部７と、テスト結果等を表示する表示部９と、外部装置とパケット転送を行うＩＥＥＥ１３９４ＰＨＹチップ１１と、を備えている。ＩＥＥＥ１３９４ＰＨＹチップ１１には、パケット転送を行うターゲット１３が接続されている。パケット転送のテスト時には、ターゲット１３としてテスタが接続される。
【００２８】
この実施の形態の半導体チップのテスト方法を実施する実施装置には、専用ＲＯＭ（Read Only Memory）１５が設けられている。専用ＲＯＭ１５には、ＳｐｅｅｄＣｏｄｅ及びＰＨＹＩＤが記憶されている。ＳｐｅｅｄＣｏｄｅは、ＩＥＥＥ１３９４ＰＨＹチップ１１に接続するテスタ１３とパケット転送を行う際のパケットデータの最大転送スピードの情報を示す。ＰＨＹＩＤは、ＩＥＥＥ１３９４ＰＨＹチップ１１に接続するテスタ１３のノードを特定するためのＩＤを示す。このように、テスト時に接続するテスタ１３とのパケットデータの最大転送スピード及びテスタ１３のノードのＩＤは事前にわかっているので、それらを専用ＲＯＭ１５に記憶しておき接続作業を短縮する。
【００２９】
また、この実施の形態の半導体チップのテスト方法を実施する実施装置のＩＥＥＥ１３９４ＰＨＹチップ１１には、外部ピン１７が設けられている。外部ピン１７は、実施装置の制御部３に接続されている。ＩＥＥＥ１３９４ＰＨＹチップ１１の外部ピン１７には、入力部７からのテストモードに遷移させるためのコマンドが入力され、ＩＥＥＥ１３９４ＰＨＹチップ１１はテストモードに遷移する。
【００３０】
続いて、本発明の第１の実施の形態に係る半導体チップのテスト方法について説明する。
【００３１】
図２は、本発明の第１の実施の形態に係る半導体チップのテスト方法を示すフローチャートである。
【００３２】
図２においては、まず、ＩＥＥＥ１３９４ＰＨＹチップ１１（図１参照）の外部ピン１７（図１参照）に、入力部７（図１参照）からのテストモードに遷移させるためのコマンドが入力され、ＩＥＥＥ１３９４ＰＨＹチップ１１がテストモードに遷移する（ステップ１）。
【００３３】
ＩＥＥＥ１３９４ＰＨＹチップ１１がテストモードに遷移すると、接続されたテスタ１３のＳｐｅｅｄＣｏｄｅ及びＰＨＹＩＤの情報を専用ＲＯＭ１５（図１参照）から読み込み、仮想的に設定する（ステップ３）。
【００３４】
接続されたテスタ１３のＳｐｅｅｄＣｏｄｅ及びＰＨＹＩＤの情報が仮想的に設定されているので、図９に示したバスのイニシャライズを必要とせず、短時間でノードが立ち上がる（ステップ５）。
【００３５】
ノードが立ち上がった後は、必要に応じてアービトレーション及びセレクションを行う（ステップ７、９）。
【００３６】
接続作業が完了すると、パケット転送を開始する（ステップ１１）。パケット転送は、１バイト毎に確認・応答をとりながらハンドシェイクで行われる。
【００３７】
この実施の形態に係る半導体チップのテスト方法においては、テスト時に接続するテスタ１３とのパケットデータの最大転送スピード及びテスタ１３のノードのＩＤは事前にわかっているので、それらを専用ＲＯＭ１５に記憶しておく。これにより、テストモード時にバスのイニシャライズを省略できるので、シミュレーション時間及びテスト時間を短縮することができる。また、それによりテストに要するコストを削減することができる。
【００３８】
次に、本発明の第２の実施の形態に係る半導体チップのテスト方法について説明する。
【００３９】
図３は、本発明の第２の実施の形態に係る半導体チップのテスト方法を実施する実施装置の概略構成を示すブロック図である。図４は、本発明の第２の実施の形態に係る半導体チップのテスト方法を実施する実施装置のＩＥＥＥ１３９４ＰＨＹチップの概略構成を示す図である。
【００４０】
図３に示すように、本発明の第２の実施の形態に係る半導体チップのテスト方法を実施する実施装置は、装置全体を制御する制御部２３と、テストプログラム等を格納・ロードする記憶部２５と、テストを指示するコマンド等を入力する入力部２７と、テスト結果等を表示する表示部２９と、外部装置とパケット転送を行うＩＥＥＥ１３９４ＰＨＹチップ３１と、を備えている。ＩＥＥＥ１３９４ＰＨＹチップ３１には、パケット転送を行うターゲット３３が接続されている。パケット転送のテスト時には、ターゲット３３としてテスタが接続される。
【００４１】
この実施の形態の半導体チップのテスト方法を実施する実施装置のＩＥＥＥ１３９４ＰＨＹチップ３１には、外部ピン３７が設けられている。外部ピン３７は、実施装置の制御部２３に接続されている。ＩＥＥＥ１３９４ＰＨＹチップ３１の外部ピン３７には、入力部２７からのテストモードに遷移させるためのコマンドが入力され、ＩＥＥＥ１３９４ＰＨＹチップ３１はテストモードに遷移する。
【００４２】
また、図４に示すように、このＩＥＥＥ１３９４ＰＨＹチップ３１のＰＨＹレジスタのＲｅｓｅｒｖｅ領域３９には、ＳｐｅｅｄＣｏｄｅ及びＰＨＹＩＤが記憶されている。ＳｐｅｅｄＣｏｄｅは、ＩＥＥＥ１３９４ＰＨＹチップ３１に接続するテスタ３３とパケット転送を行う際のパケットデータの最大転送スピードの情報を示す。ＰＨＹＩＤは、ＩＥＥＥ１３９４ＰＨＹチップ３１に接続するテスタ３３のノードを特定するためのＩＤを示す。このように、テスト時に接続するテスタ３３とのパケットデータの最大転送スピード及びテスタ３３のＩＤは事前にわかっているので、それらをＩＥＥＥ１３９４ＰＨＹチップ３１のＰＨＹレジスタのＲｅｓｅｒｖｅ領域３９に記憶しておき接続作業を短縮する。
【００４３】
続いて、本発明の第２の実施の形態に係る半導体チップのテスト方法について説明する。
【００４４】
図５は、本発明の第２の実施の形態に係る半導体チップのテスト方法を示すフローチャートである。
【００４５】
図５においては、まず、ＩＥＥＥ１３９４ＰＨＹチップ３１（図３、４参照）の外部ピン３７（図３、４参照）に、入力部２７（図３参照）からのテストモードに遷移させるためのコマンドが入力され、ＩＥＥＥ１３９４ＰＨＹチップ３１がテストモードに遷移する（ステップ２１）。
【００４６】
ＩＥＥＥ１３９４ＰＨＹチップ３１がテストモードに遷移すると、接続されたテスタ３３のＳｐｅｅｄＣｏｄｅ及びＰＨＹＩＤの情報をＩＥＥＥ１３９４ＰＨＹチップ３１のＰＨＹレジスタのＲｅｓｅｒｖｅ領域３９（図３、４参照）から読み込み、仮想的に設定する（ステップ２３）。
【００４７】
接続されたテスタ３３のＳｐｅｅｄＣｏｄｅ及びＰＨＹＩＤの情報が仮想的に設定されているので、図９に示したバスのイニシャライズを必要とせず、短時間でノードが立ち上がる（ステップ２５）。
【００４８】
ノードが立ち上がった後は、必要に応じてアービトレーション及びセレクションを行う（ステップ２７、２９）。
【００４９】
接続作業が完了すると、パケット転送を開始する（ステップ３１）。パケット転送は、１バイト毎に確認・応答をとりながらハンドシェイクで行われる。
【００５０】
この実施の形態に係る半導体チップのテスト方法においては、テスト時に接続するテスタ３３とのパケットデータの最大転送スピード及びテスタ３３のＩＤは事前にわかっているので、それらをＩＥＥＥ１３９４ＰＨＹチップ３１のＰＨＹレジスタのＲｅｓｅｒｖｅ領域３９に記憶しておく。これにより、テストモード時にバスのイニシャライズを省略できるので、シミュレーション時間及びテスト時間を短縮することができる。また、それによりテストに要するコストを削減することができる。
【００５１】
さらに、ＰＨＹレジスタのＲｅｓｅｒｖｅ領域に接続するノードのＰＨＹＩＤ（チップを特定するＩＤ）及びＳｐｅｅｄＣｏｄｅ（パケットデータの最大転送スピード）を設定するため、ＰＨＹＩＤ及びＳｐｅｅｄＣｏｄｅを任意に設定でき、アービトレーション時のＰａｒｅｎｔやＣｈｉｌｄの設定も自由に決めることができる。
【００５２】
次に、本発明の第３の実施の形態に係る半導体チップのテスト方法について説明する。
【００５３】
図６は、本発明の第３の実施の形態に係る半導体チップのテスト方法を実施する実施装置の概略構成を示すブロック図である。図７は、本発明の第３の実施の形態に係る半導体チップのテスト方法を実施する実施装置のＩＥＥＥ１３９４ＰＨＹチップの概略構成を示す図である。
【００５４】
図６に示すように、本発明の第３の実施の形態に係る半導体チップのテスト方法を実施する実施装置は、装置全体を制御する制御部４３と、テストプログラム等を格納・ロードする記憶部４５と、テストを指示するコマンド等を入力する入力部４７と、テスト結果等を表示する表示部４９と、外部装置とパケット転送を行うＩＥＥＥ１３９４ＰＨＹチップ５１と、を備えている。ＩＥＥＥ１３９４ＰＨＹチップ５１には、パケット転送を行うターゲット５３が接続されている。パケット転送のテスト時には、ターゲット５３としてテスタが接続される。
【００５５】
この実施の形態の半導体チップのテスト方法を実施する実施装置のＩＥＥＥ１３９４ＰＨＹチップ５１には、外部ピン５７が設けられている。外部ピン５７は、実施装置の制御部４３に接続されている。ＩＥＥＥ１３９４ＰＨＹチップ５１の外部ピン５７には、入力部４７からのテストモードに遷移させるためのコマンドが入力され、ＩＥＥＥ１３９４ＰＨＹチップ５１はテストモードに遷移する。
【００５６】
また、図７に示すように、このＩＥＥＥ１３９４ＰＨＹチップ５１のＰＨＹレジスタのＲｅｓｅｒｖｅ領域５９には、ＳｐｅｅｄＣｏｄｅ及びＰＨＹＩＤが記憶されている。ＳｐｅｅｄＣｏｄｅは、ＩＥＥＥ１３９４ＰＨＹチップ５１に接続するテスタ５３とパケット転送を行う際のパケットデータの最大転送スピードの情報を示す。ＰＨＹＩＤは、ＩＥＥＥ１３９４ＰＨＹチップ５１に接続するテスタ５３のノードを特定するためのＩＤを示す。このように、テスト時に接続するテスタ５３とのパケットデータの最大転送スピード及びテスタ５３のＩＤは事前にわかっているので、それらをＩＥＥＥ１３９４ＰＨＹチップ５１のＰＨＹレジスタのＲｅｓｅｒｖｅ領域５９に記憶しておき接続作業を短縮する。
【００５７】
さらに、図７に示すように、このＩＥＥＥ１３９４ＰＨＹチップ５１のＰＨＹレジスタのＲｅｓｅｒｖｅ領域５９には、ＦｉｒｓｔＴｉｍｅビットが設けられている。テストモード時には、ＩＥＥＥ１３９４ＰＨＹチップ５１のＰＨＹレジスタのＲｅｓｅｒｖｅ領域５９にＦｉｒｓｔＴｉｍｅビット＝‘１’が入力される。ＦｉｒｓｔＴｉｍｅビットが１の時には、パケット転送時の規格で規定されているハンドシェイク時間を短縮する。ハンドシェイク時間は、従来３３０ms程かかることが規定されているが、この実施の形態においては、これを１〜２μsに短縮する。
【００５８】
続いて、本発明の第３の実施の形態に係る半導体チップのテスト方法について説明する。
【００５９】
図８は、本発明の第３の実施の形態に係る半導体チップのテスト方法を示すフローチャートである。
【００６０】
図８においては、まず、ＩＥＥＥ１３９４ＰＨＹチップ５１（図６、７参照）の外部ピン５７（図６、７参照）に、入力部４７（図６参照）からのテストモードに遷移させるためのコマンドが入力され、ＩＥＥＥ１３９４ＰＨＹチップ５１がテストモードに遷移する（ステップ４１）。
【００６１】
この実施の形態においては、また、ＩＥＥＥ１３９４ＰＨＹチップ５１の外部ピン５７に、入力部４７からＦｉｒｓｔＴｉｍｅビット＝‘１’が入力される（ステップ４３）。
【００６２】
ＩＥＥＥ１３９４ＰＨＹチップ５１がテストモードに遷移すると、接続されたテスタ５３のＳｐｅｅｄＣｏｄｅ及びＰＨＹＩＤの情報をＩＥＥＥ１３９４ＰＨＹチップ５１のＰＨＹレジスタのＲｅｓｅｒｖｅ領域５９（図６、７参照）から読み込み、仮想的に設定する（ステップ４５）。
【００６３】
接続されたテスタ５３のＳｐｅｅｄＣｏｄｅ及びＰＨＹＩＤの情報が仮想的に設定されているので、図９に示したバスのイニシャライズを必要とせず、短時間でノードが立ち上がる（ステップ４７）。
【００６４】
ノードが立ち上がった後は、必要に応じてアービトレーション及びセレクションを行う（ステップ４９、５１）。
【００６５】
接続作業が完了すると、パケット転送を開始する（ステップ５３）。パケット転送は、１バイト毎に確認・応答をとりながらハンドシェイクで行われる。しかし、この実施の形態においては、ＦｉｒｓｔＴｉｍｅビットでテストモードであることを認識し、これを１〜２μsに短縮する。
【００６６】
この実施の形態に係る半導体チップのテスト方法においては、テスト時に接続するテスタ５３とのパケットデータの最大転送スピード及びテスタ５３のＩＤは事前にわかっているので、それらをＩＥＥＥ１３９４ＰＨＹチップ５１のＰＨＹレジスタのＲｅｓｅｒｖｅ領域５９に記憶しておく。これにより、テストモード時にバスのイニシャライズを省略できるので、シミュレーション時間及びテスト時間を短縮することができる。また、それによりテストに要するコストを削減することができる。
【００６７】
また、ＰＨＹレジスタのＲｅｓｅｒｖｅ領域に接続するノードのＰＨＹＩＤ（チップを特定するＩＤ）及びＳｐｅｅｄＣｏｄｅ（パケットデータの最大転送スピード）を設定するため、ＰＨＹＩＤ及びＳｐｅｅｄＣｏｄｅを任意に設定でき、アービトレーション時のＰａｒｅｎｔやＣｈｉｌｄの設定も自由に決めることができる。
【００６８】
さらに、パケット転送時には、規格で規定されているハンドシェイク時間を短縮することができる。
【００６９】
【発明の効果】
以上の説明から明らかなように、本発明によれば、パケット転送のテスト時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体チップのテスト方法を実施する実施装置の概略構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係る半導体チップのテスト方法を示すフローチャートである。
【図３】本発明の第２の実施の形態に係る半導体チップのテスト方法を実施する実施装置の概略構成を示すブロック図である。
【図４】本発明の第２の実施の形態に係る半導体チップのテスト方法を実施する実施装置のＩＥＥＥ１３９４ＰＨＹチップの概略構成を示す図である。
【図５】本発明の第２の実施の形態に係る半導体チップのテスト方法を示すフローチャートである。
【図６】本発明の第３の実施の形態に係る半導体チップのテスト方法を実施する実施装置の概略構成を示すブロック図である。
【図７】本発明の第３の実施の形態に係る半導体チップのテスト方法を実施する実施装置のＩＥＥＥ１３９４ＰＨＹチップの概略構成を示す図である。
【図８】本発明の第３の実施の形態に係る半導体チップのテスト方法を示すフローチャートである。
【図９】従来の半導体チップのテスト方法を示すフローチャートである。
【図１０】半導体チップと、それに接続されたターゲット（テスタ）とのバスのイニシャライズを示す図である。
【符号の説明】
３  制御部
５  記憶部
７  入力部
９  表示部
１１  ＩＥＥＥ１３９４ＰＨＹチップ
１３  ターゲット（テスタ）
１５  専用ＲＯＭ
１７  外部ピン
【図１】
0004032660.tif 000002
【図２】
0004032660.tif 000003
【図３】
0004032660.tif 000004
【図４】
0004032660.tif 000005
【図５】
0004032660.tif 000006
【図６】
0004032660.tif 000007
【図７】
0004032660.tif 000008
【図８】
0004032660.tif 000009
【図９】
0004032660.tif 000010
【図１０】
0004032660.tif 000011