(57)【特許請求の範囲】
【請求項１】
差動入力信号電圧を夫々極性の異なる２つの出力電流に変換する電圧／電流変換手段（１）と、該電圧／電流変換手段（１）の出力電流をフィードバックし電圧レベルを制御する電圧／電圧変換手段（２）とを備える電圧／電流変換回路において、
前記電圧／電流変換手段（１）が、夫々のゲートが入力端子となる１対のソースフォロア回路を構成する１対の入力トランジスタ（Ｍ１，Ｍ５）と、該１対の入力トランジスタ（Ｍ１，Ｍ５）の出力間に接続された抵抗（Ｒin）と、前記の各入力トランジスタ（Ｍ１，Ｍ５）の夫々の出力に設けられた定電流源（Ｉref）と、前記の各入カトランジスタ（Ｍ１，Ｍ５）のドレインに接続されたダイオード接続のトランジスタ（Ｍ２，Ｍ６）とを備え、
前記電圧／電圧変換手段（２）が、前記入力トランジスタ（Ｍ１，Ｍ５）と逆極性の能動トランジスタ（Ｍ４，Ｍ８）であってゲートが入力端子となり前記各入力トランジスタ（Ｍ１，Ｍ５）のゲートが夫々ソースに接続された１対の能動トランジスタ（Ｍ４，Ｍ８）と、該各能動トランジスタ（Ｍ４，Ｍ８）の各ソースに接続され且つ前記ダイオード接続のトランジスタ（Ｍ２，Ｍ６）とカレントミラー接続された出力トランジスタ（Ｍ３，Ｍ７）と、前記各能動トランジスタ（Ｍ４，Ｍ８）の各ソースに接続され前記出力トランジスタ（Ｍ３，Ｍ７）に流れる電流が無くなった場合でも該能動トランジスタ（Ｍ４，Ｍ８）をソースフォロア動作させる電流源（Ｉref2）とを備える
ことを特徴とする電圧／電流変換回路。
【請求項２】
前記能動トランジスタと前記入力トランジスタの夫々の
〔ＩＤ／（μ×（Ｗ／Ｌ））〕
ここで、ＩＤ：ドレイン電流
μ：電子の移動度
Ｗ：トランジスタのゲート幅
Ｌ：トランジスタのゲート長
の値を等しく製造したことを特徴とする請求項１に記載の電圧／電流変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像信号処理用等のＣＭＯＳ集積回路に組み込まれる電圧／電流変換回路に係り、特に、変換特性のリニアリティに優れた電圧／電流変換回路に関する。
【０００２】
【従来の技術】
従来から、差動電圧を差動電流に変換する方法の１つとして、図６に示す様な電圧／電流変換回路を用いている。この電圧／電流変換回路では、２つのソースフォロアのトランジスタＭ２１，Ｍ２２の出力間に抵抗Ｒｉｎを接続し、図中のＡ点，Ｂ点間に生じる電位差を、抵抗Ｒｉｎに流れる電流に変換している。先ず、この電圧／電流変換回路の動作原理について説明する。
【０００３】
図７は、一般的なソースフォロア回路の説明図である。このソースフォロア回路は、トランジスタＭ２１にある決まった電流が常時流れている場合、入力直流電圧（Ｖｉｎ）にあわせて出力直流電圧（Ｖｏｕｔ）が変化する様になっている。入力直流電圧に対する出力直流電圧は、次の数１で求まる。
【０００４】
[数１]
Ｖｏｕｔ＝Ｖｉｎ−Ｖｔｈ（Ｍ２１）−Ｖｄｓａｔ（Ｍ２１）
ここで、Ｖｔｈはトランジスタの電圧閾値であり、数１のＶｄｓａｔ（トランジスタのドレイン飽和電圧）は、次の数２で求めることができる。
【０００５】
[数２]
0004099001.tif 000002
ここで、Ｖｇｓ：トランジスタのゲート・ソース間電圧
ＩＤ：トランジスタのドレイン電流
μ：電子の移動度
ＣＯＸ：酸化膜容量
Ｗ：トランジスタのゲート幅
Ｌ：トランジスタのゲート長
である。
【０００６】
この数１によれば、ＩＤが一定であれば、Ｖｄｓａｔの値は一定であることが判る。すなわち、定電流Ｉｒｅｆが全てトランジスタＭ２ｌに流れ込む場合、トランジスタＭ２１のＶｄｓａｔは一定ということである。
【０００７】
例えば、Ｖｉｎ＝１〔Ｖ〕，トランジスタＭ２１のＶｔｈ＝−０．８〔Ｖ〕，トランジスタＭ２ｌのＶｄｓａｔ＝−０．２〔Ｖ〕の時、
0004099001.tif 000003
となる。
【０００８】
次に、上述したソースフォロア回路の動作に基づき、図６に示す従来の電圧／電流変換回路の動作を説明する。この動作説明では、簡略化の為に、次の数３が成り立つと仮定し、
【０００９】
[数３]
Ｖｄｓａｔ（Ｍ２ｌ）＝Ｖｄｓａｔ（Ｍ２２）
２つのケースすなわち、端子ＰＯＳの電圧＝端子ＮＥＧの電圧の第１ケースと、端子ＰＯＳの電圧＞端子ＮＥＧの電圧の第２ケースについて以下に説明する。
【００１０】
〔第１ケース：端子ＰＯＳの電圧＝端子ＮＥＧの電圧〕
図６に示すＡ点の電位は、図６に示す電圧／電流変換回路の左側の正側回路が、入力がＰＯＳ端子、出力がＡ点のソースフォロア回路であるため、上記の数１と同様の次の数４から、
【００１１】
[数４]
Ａ点電位＝ＶＰ−Ｖｔｈ（Ｍ２１）−Ｖｄｓａｔ（Ｍ２１）
と求めることができる。ここで、ＶＰはトランジスタＭ２１の入力電圧である。同様に、図６に示すＢ点の電位は、次の数５
【００１２】
[数５]
Ｂ点電位＝ＶＮ−Ｖｔｈ（Ｍ２２）−Ｖｄｓａｔ（Ｍ２２）
で求めることができる。ここで、ＶＮはトランジスタＭ２２の入力電圧である。
【００１３】
この数４と数５により、ＶＰ＝ＶＮとするとＡ点の電位＝Ｂ点の電位となる。即ち、図６の端子ＰＯＳと端子ＮＥＧに等しい電圧が印加されたとき、ＰＯＳ−ＮＥＧ間の電位差はなくなる。従って、Ａ点とＢ点を接続する抵抗Ｒｉｎの両端の電圧は等しくなり、抵抗Ｒｉｎには電流が流れないことになる。このため、電流Ｉｒｅｆの全は夫々のトランジスタＭ２１，Ｍ２２に流れ、出力電流はＩＰ＝ＩＮ＝Ｉｒｅｆとなる。
【００１４】
〔第２ケース：端子ＰＯＳの電圧＞端子ＮＥＧの電圧〕
このケースでは、図６に示すＡ点の電位とＢ点の電位は、第１ケースと同様に、数４，数５から求めることができる。
【００１５】
即ち、ＶＰ＞ＶＮ
であれば、
Ａ点の電圧＞Ｂ点の電圧
となり、抵抗Ｒｉｎの両端に電位差が生じ、Ａ点からＢ点に向かって抵抗Ｒｉｎに電流が流れる。この時の、抵抗Ｒｉｎに流れる電流をｉとすると、電流ｉは、次の数６
【００１６】
[数６]
ｉ＝（Ａ点電位−Ｂ点電位）／Ｒｉｎ
で表される。
【００１７】
抵抗Ｒｉｎにｉという電流が流れると、トランジスタＭ２１，Ｍ２２に流れる出力電流ＩＰ，ＩＮは、次の数７，数８
【００１８】
[数７]
ＩＰ＝Ｉｒｅｆ−ｉ
【００１９】
[数８]
ＩＮ＝Ｉｒｅｆ＋ｉ
で表される。これにより、差動出力電流は、
【００２０】
[数９]
ＩＰ−ＩＮ＝−２ｉ
として求められ、ＰＯＳ端子，ＮＥＧ端子間の電位差は、ＩＰ，ＩＮ間の差電流に変換される。
【００２１】
ここで、入力差電圧（ＶＰ−ＶＮ）と、出力差電流（ＩＰ−ＩＮ）の関係をまとめると、数６，数９より、
【００２２】
[数１０]
ＩＰ−ＩＮ＝−２・（Ａ点電位−Ｂ点電位）／Ｒｉｎ
となり、数４，数５を数１０に代入すると、
【００２３】
[数１１]
ＩＰ−ＩＮ＝−２・｛［ＶＰ−Ｖｔｈ−Ｖｄｓａｔ（Ｍ２ｌ）］−［ＶＮ−Ｖｔｈ−Ｖｄｓａｔ（Ｍ２２）］｝／Ｒｉｎ
となる。この数１１は、数３の仮定が成り立つことを前提にすると、次の数１２
【００２４】
[数１２]
ＩＰ−ＩＮ＝−２・（ＶＰ−ＶＮ）／Ｒｉｎ
に変換される。即ち、入力電圧を抵抗Ｒｉｎで電流に変換し、それを２倍した値が、差電流として出力される。
【００２５】
【発明が解決しようとする課題】
上述した数１２は、数３が成り立つとして求められる式である。即ち、トランジスタＭ２１とトランジスタＭ２２のドレン飽和電圧Ｖｄｓａｔが等しいことが前提となっている。しかし、〔端子ＰＯＳの電圧＞端子ＮＥＧ電圧〕や、〔端子ＰＯＳの電圧＜端子ＮＥＧの電圧〕のような入力条件で、出力に差電流が生じる場合には、数３の仮定は成り立たない。
【００２６】
何故ならば、図６中のトランジスタＭ２ｌ，Ｍ２２には夫々Ｉｒｅｆ−ｉ，Ｉｒｅｆ＋ｉという電流が流れるため、Ｖｄｓａｔ（Ｍ２ｌ）とＶｄｓａｔ（Ｍ２２）の数２の中のＩＤの値が異なるからである。Ｖｔｈ（Ｍ２１）とＶｔｈ（Ｍ２２）とは、同一チップ上に同一製造工程で製造したトランジスタＭ２１，Ｍ２２で等しい値になりキャンセルされるが、Ｖｄｓａｔ（Ｍ２ｌ）とＶｄｓａｔ（Ｍ２２）の値はキャンセルされず、数１１の式は次の数１３
【００２７】
[数１３]
0004099001.tif 000004
となる。
【００２８】
このように、入力差電圧（ＶＰ−ＶＮ）と出力差電流（ＩＰ−ＩＮ）の関係式に、Ｖｄｓａｔの項が残ると、差電流が大きくなればなるほどＶｄｓａｔ（Ｍ２ｌ）とＶｄｓａｔ（Ｍ２２）の値に差が生じる。
【００２９】
本来は、ＶＰ，ＶＮの入力電圧を、抵抗Ｒｉｎの両端であるＡ点，Ｂ点にソースフォロア出力し、抵抗Ｒｉｎの両端の電圧と入力ＶＰ−ＶＮ間の電圧を等しくして電流に変換するのが理想である。しかし、Ｖｄｓａｔ（Ｍ２ｌ）とＶｄｓａｔ（Ｍ２２）に差電圧が生じる影響で、抵抗Ｒｉｎの両端の電圧は、入力差電圧にＶｄｓａｔの差電圧が加わる為、出力電流に変換すると、Ｖｄｓａｔの差電圧分が出力差電流の誤差になる。
【００３０】
図６に示す電圧／電流変換回路の欠点は、数１３のようにＶｄｓａｔの項が残ることでＶｄｓａｔ（Ｍ２１）とＶｄｓａｔ（Ｍ２２）の値に差が生じ、この差による誤差電流が、電圧／電流変換の直線性（リニアリテイ）に悪影響をもたらすことにある。
【００３１】
また、Ｖｄｓａｔ（Ｍ２１）とＶｄｓａｔ（Ｍ２２）の差電圧の影響を緩和するには、数２から、分母の値すなわちトランジスタサイズ（Ｗ／Ｌ）値を大きくすればよいことが分かる。しかし、トランジスタサイズを大きくすると、トランジスタが持つ寄生容量が増大し、周波数特性面で高速に動作できなくなるという問題が生じる。
【００３２】
本発明の目的は、周波数特性を良好に維持しながら直線性（リニアリテイ）の特性を改善することができる電圧／電流変換回路を提供することにある。
【００３３】
【課題を解決するための手段】
上記目的を達成する電流／電圧変換回路は、差動入力信号電圧を夫々極性の異なる２つの出力電流に変換する電圧／電流変換手段（１）と、該電圧／電流変換手段（１）の出力電流をフィードバックし電圧レベルを制御する電圧／電圧変換手段（２）とを備える電圧／電流変換回路において、
前記電圧／電流変換手段（１）が、夫々のゲートが入力端子となる１対のソースフォロア回路を構成する１対の入力トランジスタ（Ｍ１，Ｍ５）と、該１対の入力トランジスタ（Ｍ１，Ｍ５）の出力間に接続された抵抗（Ｒin）と、前記の各入力トランジスタ（Ｍ１，Ｍ５）の夫々の出力に設けられた定電流源（Ｉref）と、前記の各入カトランジスタ（Ｍ１，Ｍ５）のドレインに接続されたダイオード接続のトランジスタ（Ｍ２，Ｍ６）とを備え、
前記電圧／電圧変換手段（２）が、前記入力トランジスタ（Ｍ１，Ｍ５）と逆極性の能動トランジスタ（Ｍ４，Ｍ８）であってゲートが入力端子となり前記各入力トランジスタ（Ｍ１，Ｍ５）のゲートが夫々ソースに接続された１対の能動トランジスタ（Ｍ４，Ｍ８）と、該各能動トランジスタ（Ｍ４，Ｍ８）の各ソースに接続され且つ前記ダイオード接続のトランジスタ（Ｍ２，Ｍ６）とカレントミラー接続された出力トランジスタ（Ｍ３，Ｍ７）と、前記各能動トランジスタ（Ｍ４，Ｍ８）の各ソースに接続され前記出力トランジスタ（Ｍ３，Ｍ７）に流れる電流が無くなった場合でも該能動トランジスタ（Ｍ４，Ｍ８）をソースフォロア動作させる電流源（Ｉref2）とを備える
ことを特徴とする。
【００３４】
この構成により、電流／電流変換手段の誤差電圧が電圧／電圧変換手段でキャンセルされ、周波数特性を良好に維持しながら、変換のリニアリティを改善することが可能となる。更に、トランジスタサイズを大きくする必要がなくなり、周波数特性を劣化させることなく、リニアリティを向上させることができる。
【００３５】
更にまた、能動トランジスタのソースに接続された電流源が常にバイアス電流を流した状態となるため能動トランジスタがカットオフすることがなく、ソースフォロアとして機能する。
【００３６】
更に好適には、前記能動トランジスタと前記入力トランジスタの夫々の
〔ＩＤ／（μ×（Ｗ／Ｌ））〕
ここで、ＩＤ：ドレイン電流
μ：電子の移動度
Ｗ：トランジスタのゲート幅
Ｌ：トランジスタのゲート長
の値を等しく製造したことを特徴とする。この構成により、数１３におけるＭ２１とＭ２２のＶdsatが等しくなり、抵抗の両端の差電圧は入力差電圧とほぼ等しくなるので、リニアリティの改善が可能となる。
【００３７】
【発明の実施の形態】
以下、本発明の一実施の形態を図面を参照して説明する。
【００３８】
図１は、本発明の第１の実施の形態に係る電圧／電流変換回路のブロック図である。本実施形態に係る電圧／電流変換回路は、電圧／電流変換手段１の前段に、電圧／電流変換手段１の出力を入力段にフィードバックする電圧／電圧変換手段２を設けたことを特徴とする。
【００３９】
図２は、第１の実施の形態に係る電圧／電流変換回路の回路図である。この電圧／電流変換回路は、ＬＳＩ製造技術を用い１チップ上の集積回路として製造され、トランジスタＭ１〜Ｍ４で構成された正側回路と、トランジスタＭ５〜Ｍ８で構成された負側回路とが対称に形成される。正側回路のトランジスタＭ１のソースにＡ点が設けられ、負側回路のトランジスタＭ５のソースにＢ点が設けられ、Ａ点とＢ点とが抵抗Ｒｉｎで接続される。
【００４０】
正側回路のソースフォロア回路を構成する第１入力トランジスタＭ１のゲートがＡ’点に接続され、入力トランジスタＭ１と逆極性のソースフォロア回路を構成する第２入力トランジスタ（能動トランジスタ）Ｍ４のソースがＡ’点に接続され、トランジスタＭ４のゲート端子が正側回路の入力端子ＰＯＳに接続され、この入力端子ＰＯＳに一方の入力電圧ＶＰが印加され、トランジスタＭ１のソースが電流源Ｉｒｅｆに接続される。
【００４１】
トランジスタＭ１及びトランジスタＭ４とアースとの間には、カレントミラー回路を構成するトランジスタＭ２，Ｍ３が設けられる。トランジスタＭ２は、ダイオード接続となっている。トランジスタＭ１とトランジスタＭ４とは、Ｗ／Ｌ×μの値が等しくなるようにチップ上に形成するトランジスタサイズが決められる。
【００４２】
負側回路の構成は正側回路の回路構成と対称に形成されるため、その説明は省略するが、正側回路のトランジスタＭ４とトランジスタＭ３で構成される部分と、負側回路のトランジスタＭ８とトランジスタＭ７で構成される部分が、図１の電圧／電圧変換手段２に該当し、その他の部分が図１の電圧／電流変換手段１に該当する。
【００４３】
上述した図２に示す本実施形態に係る電圧／電流変換回路では、数１３中のＶｄｓａｔの項を打ち消すことができ、直線性（リニアリテイ）の特性を改善することができる。以下、その動作を順を追って説明する。
【００４４】
〔端子ＰＯＳの電圧＝端子ＮＥＧの電圧のケース〕
図２のＰＯＳ端子に印加されている電圧ＶＰとＮＥＧ端子に印加されている電圧ＶＮとが等しく、ＰＯＳ端子−ＮＥＧ端子間に電位差が無い場合について説明する。
【００４５】
先ず、図２中のＡ’点の電位を求める。これは入力をＰＯＳ端子、出力をＡ’点としたＮｃｈトランジスタを入力としたソースフォロア回路のため、数１と同様に、次の数１４で
【００４６】
[数１４]
Ａ’点電位＝ＶＰ−Ｖｔｈｎ−Ｖｄｓａｔ（Ｍ４）
と求めることができる。同様に、Ｂ’点の電位は、次の数１５により、
【００４７】
[数１５]
Ｂ’点電位＝ＶＮ−Ｖｔｈｎ−Ｖｄｓａｔ（Ｍ８）
と求めることができる。
【００４８】
次に、Ａ点の電位を求める。図６で説明した数４における電圧ＶＰが、図２に示すＡ’点の電位に相当するので、数４と数１４により、次の数１６により
【００４９】
[数１６]
Ａ点電位＝ＶＰ−Ｖｔｈｎ−Ｖｄｓａｔ（Ｍ４）−Ｖｔｈｐ−Ｖｄｓａｔ（Ｍ１）
と求めることができる。同様に、Ｂ’点の電位は、次の数１７により
【００５０】
[数１７]
Ｂ点電位＝ＶＰ−Ｖｔｈｎ−Ｖｄｓａｔ（Ｍ８）−Ｖｔｈｐ−Ｖｄｓａｔ（Ｍ５）
と求めることができる。
【００５１】
ここで、トランジスタＭｌとトランジスタＭ４に流れる電流は、トランジスタＭ２，Ｍ３のカレントミラー回路により同じ電流が流れるので、数２においてＩＤを除く項（次の数１８）
【００５２】
[数１８]
√｛２／（μ・ＣＯＸ・（Ｗ／Ｌ））｝
の値を、トランジスタＭ１，Ｍ４で等しくすると、図２の回路において、−Ｖｄｓａｔ（Ｍ１）＝Ｖｄｓａｔ（Ｍ４）にすることができる。
【００５３】
即ち、トランジスタＭ１とトランジスタＭ４の数１８に示す項の値を等しくすることで、Ｖｄｓａｔ（Ｍｌ）とＶｄｓａｔ（Ｍ４）を打ち消すことができ、上記の数１６は、次の数１９
【００５４】
[数１９]
Ａ点電位＝ＶＰ−Ｖｔｈｎ−Ｖｔｈｐ
となり、同様に、上記の数１７は、次の数２０
【００５５】
[数２０]
Ｂ点電位＝ＶＮ−Ｖｔｈｎ−Ｖｔｈｐ
となる。このため、ＶＰ＝ＶＮであれば、Ａ点電位＝Ｂ点電位となり、ＩＰ＝ＩＮ＝Ｉｒｅｆとなる。
【００５６】
〔端子ＰＯＳの電圧＞端子ＮＥＧの電圧のケース〕
抵抗Ｒｉｎに流れる電流ｉは、数６，数１９，数２０により、次の数２１
【００５７】
[数２１]
0004099001.tif 000005
と求められる。
【００５８】
また、差動出力電流は、数９，数２１より、Ｖｄｓａｔの項を含まない次の数２２
【００５９】
[数２２]
ＩＰ−ＩＮ＝−２・（ＶＰ−ＶＮ）／Ｒｉｎ
と求められる。
【００６０】
以上により、トランジスタＭ１，Ｍ４のＶｄｓａｔの設定において、数１８に示す項の値を等しくすることで、入出力の関係にＶｄｓａｔの項が含まれなくなるため、トランジスタサイズを大きくしてＶｄｓａｔの値を小さくする必要がなくなる。トランジスタサイズを大きくする必要が無いということは、周波数特性上で帯域を確保しやすいということを意味する。
【００６１】
図３は、本実施形態に係る電圧／電流変換回路の入出力特性を示すグラフである。このグラフには、本実施形態に係る電圧／電流変換回路の入出力特性線Ｉの他に、理想的な特性線IIと、従来回路（図６）の特性線IIIとを比較のために表示している。従来回路の場合には、入力差電圧が大きくなるほど、差動出力電流の値のリニアリティがなくなっているが、本実施形態の場合には、理想的な特性線IIと同様に、リニアリティが保たれていることが分かる。
【００６２】
数１３で求まる従来回路の差動出力電流が、入力差電圧が大きくなるに従って理想特性線（直線）IIから外れていく理由は、図６中のトランジスタＭ２１，Ｍ２２に流れる電流の差が大きくなるにつれて、Ｖｄｓａｔ（Ｍ２１）とＶｄｓａｔ（Ｍ２２）の値の差が増大するからである。特性線IIIの差動出力電流の傾きが小さくなっていくのは、入力差電圧の低い方のＶｄｓａｔが増大して電流が減少する一方、入力差電圧の高い方のＶｄｓａｔが減少するため、抵抗Ｒｉｎの両端に掛かる電圧が、入力差電圧である端子ＰＯＳ−端子ＮＥＧ間の電圧よりも小さくなるからである。
【００６３】
これに対し、数２２で求まる本実施形態に係る電圧／電流変換回路の差動出力電流は、Ｖｄｓａｔの項の影響が無いので、従来回路よりも理想直線IIに近く、電圧／電流変換の直線性に優れていることがわかる。
【００６４】
図４は、本発明の第２の実施形態に係る電圧／電流変換回路の回路図である。この第２の実施形態に係る電圧／電流変換回路では、図２に示す第１の実施形態に係る電圧／電流変換回路のうち、図１に示す電圧／電圧変換手段２に該当する回路部分に２つの定電流源（Ｉｒｅｆ２）を追加し、更に図１に示す電圧／電流変換手段１に該当する回路部分に、出力電流ＩＰ，ＩＮを出力するトランジスタＭ９，Ｍ１０が、トランジスタＭ２，Ｍ６と夫々カレントミラー接続されるように追加されている。
【００６５】
Ｍ２：Ｍ９，Ｍ６：Ｍ１０のトランジスタサイズ比はそれぞれ１：１にしている。なお電流源Ｉｒｅｆ２の必要性については、後述する。
【００６６】
今、〔端子ＰＯＳの電圧＞端子ＮＥＧの電圧〕なる入力電圧信号が印加されたとする。この場合の入力差電圧に対する出力差電流の関係を求めてみる。数１４により、Ａ’点の電位を求めると、
【００６７】
[数２３]
Ａ’点電位＝ＶＰ−Ｖｔｈｎ−Ｖｄｓａｔ（Ｍ４）
となり、また、数１６によりＡ点の電位を求めると、
【００６８】
[数２４]
Ａ点電位＝ＶＰ−Ｖｔｈｎ−Ｖｄｓａｔ（Ｍ４）−Ｖｔｈｐ−Ｖｄｓａｔ（Ｍｌ）
となる。Ｖｄｓａｔ（Ｍｌ），Ｖｄｓａｔ（Ｍ４）は、夫々、数２により、
【００６９】
[数２５]
Ｖｄｓａｔ（Ｍ４）＝√｛（２・（ＩＰ＋Ｉｒｅｆ２））／（μ・ＣＯＸ・（Ｗ／Ｌ））｝
【００７０】
[数２６]
Ｖｄｓａｔ（Ｍ１）＝√｛（２・ＩＰ）／（μ・ＣＯＸ・（Ｗ／Ｌ））｝
となる。この数２５，数２６において、数１８に示す項の値を等しくしても、
【００７１】
[数２７]
−Ｖｄｓａｔ（Ｍ１）≠Ｖｄｓａｔ（Ｍ４）
なので、
【００７２】
[数２８]
Ａ点の電位≠Ｖｔｈｎ−Ｖｔｈｐ
である。
【００７３】
ここで、Ｖｄｓａｔ（Ｍ４）については、トランジスタＭ１とトランジスタＭ４において、数１８の項の値を等しくすると、次の数２９のように、
【００７４】
[数２９]
Ｖｄｓａｔ（Ｍ４）＝｛Ｖｄｓａｔ（Ｍ４）／Ｖｄｓａｔ（Ｍ１）｝×Ｖｄｓａｔ（Ｍｌ）＝√｛１＋（Ｉｒｅｆ２／ＩＰ）｝＋Ｖｄｓａｔ（Ｍ１）
と表される。従って、ＩＰ≫Ｉｒｅｆ２であれば、
【００７５】
[数３０]
√｛１＋（Ｉｒｅｆ２／ＩＰ）｝≒１
となり、
【００７６】
[数３１]
Ｖｄｓａｔ（Ｍ１）≒Ｖｄｓａｔ（Ｍ４）
となる。
【００７７】
Ｖｄｓａｔ（Ｍ１）≒Ｖｄｓａｔ（Ｍ４）となると、Ａ点電位について数１９が成り立ち、Ｂ点についても同様に数２０が成り立ち、入力差電圧と差動出力電流のと関係は、数２２で求まることになる。
【００７８】
次に、電流源Ｉｒｅｆ２の必要性について述べる。今、図２の電圧／電流変換回路において、端子ＰＯＳと端子ＮＥＧとの間に、［Ｉｒｅｆ＊Ｒｉｎ］以上の差電圧が印加されたとする。
【００７９】
ＶＰ＞ＶＮで且つ［Ｉｒｅｆ＊Ｒｉｎ］以上の差電圧が印加されると、抵抗Ｒｉｎに流れる電流ｉとして、電流Ｉｒｅｆの全てがＡ点からＢ点の方向に流れてしまい、トランジスタＭ１に流れる電流ＩＰが無くなってしまう。そうなると、電流源にあたるトランジスタＭ３は、トランジスタＭ２のカレントミラー接続で電流ＩＰと同じだけ電流を流そうとしているため、トランジスタＭ３に流れる電流も“０”になる。
【００８０】
トランジスタＭ３に流れる電流が“０”ということは、トランジスタＭ４に流れる電流が無くなることを意味し、トランジスタＭ４がカットオフして、トランジスタＭ４はソースフォロアとしての機能を果たさなくなる。トランジスタＭ４が一度カットオフしてしまうと、以降、入力電圧ＶＰが変化しても、トランジスタＭ４がカットオフしているため、Ａ点電位は変化せずにハイレベルに維持され、出力電流ＩＰ＝０，ＩＮ＝Ｉｒｅｆ＊２の状態が続いてしまう。
【００８１】
この様な状態つまり、トランジスタＭ４がカットオフする状態を回避する目的で、図４に示す電流源Ｉｒｅｆ２を追加している。この電流源Ｉｒｅｆ２を設けることで、トランジスタＭ４には、ＩＰ＝０になっても電流Ｉｒｅｆ２が流れているため、常にバイアス電流が流れた状態となり、トランジスタＭ４を動作状態に維持可能となる。
【００８２】
仮に、端子ＰＯＳと端子ＮＥＧとの間に、［Ｉｒｅｆ＊Ｒｉｎ］以上の差電圧が印加され、ＩＰ＝０になってしまっても、トランジスタＭ４が動作状態であれば、次の入力電圧信号の変化にＡ点の電位が追随するので、作動出力電流の値が、ＩＰ＝０、ＩＮ＝Ｉｒｅｆ＊２の状態に固定されてしまうことは無い。この電流源Ｉｒｅｆ２は、トランジスタＭ４の動作状態を維持し保証するためのもののため、その電流値が微小なものでも構わない。
【００８３】
図５は、本発明の第３の実施形態に係る電圧／電流変換回路の回路図である。この実施形態では、図４に示す電流源Ｉｒｅｆ２をトランジスタ回路で構成し、更に、カスケードホールディング（Ｃａｓｃｏｄｅ  Ｆｏｌｄｉｎｇ）回路を追加した点が異なる。即ち、図５中のトランジスタＭｌｌ，Ｍ１２，Ｍ１７，Ｍ１８がＤＣバイアスされ定電流源の役割を果たしており、トランジスタＭ１３〜Ｍ１６がカスケードホールディング回路として機能し、定電流源を成すトランジスタのドレイン電圧を制御する構成となっている。
【００８４】
カスケードホールディング回路は、ＤＣ的に電流を流すだけで周波数特性には寄与しないが、Ａ’点とＢ’点のノード電圧に違いが生じる時と、Ａ点とＢ点のノード電圧に違いが生じる時に、夫々、定電流源トランジスタ回路のドレイン電圧に電位差が生じることを防ぎ、ドレイン電圧の違いによる定電流源の電流値の誤差が生じるのを防いでいる。換言すれば、トランジスタＭ１３〜Ｍ１６は、端子ＰＯＳ側と端子ＮＥＧ側で、電流Ｉｒｅｆの誤差に起因する回路のＤＣオフセットを最小限に抑える役割を果たしている。その他の回路の基本動作は、図４と同様である。
【００８５】
【発明の効果】
本発明によれば、画像信号処理用等の電圧／電流変換回路としてＣＭＯＳ集積回路に容易に組み込むことができ、周波数特性を維持しながら直線性（仁アリテイ）の特性を改善することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る電圧／電流変換回路のブロック構成図である。
【図２】本発明の第１実施形態に係る電圧／電流変換回路の回路図である。
【図３】本発明の第１実施形態に係る電圧／電流変換回路の入出力特性を示すグラフである。
【図４】本発明の第２実施形態に係る電圧／電流変換回路の回路図である。
【図５】本発明の第３実施形態に係る電圧／電流変換回路の回路図である。
【図６】従来の電圧／電流変換回路の回路図である。
【図７】ソースフォロア回路の基本回路図である。
【符号の説明】
１  電圧／電流変換手段
２  電圧／電圧変換手段
Ｍ１〜Ｍ１８  ＭＯＳトランジスタ
Ｒｉｎ  抵抗
ＰＯＳ，ＮＥＧ  入力端子
ＶＰ，ＶＮ  入力電圧
ＩｏｕｔＮ，ＩｏｕｔＰ  出力端子
ＩＰ，ＩＮ  出力電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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