(57)【特許請求の範囲】
【請求項１】
電気的にデータの書き込み及び読み出しを行う不揮発性の半導体メモリにおいて、
通常のデータを記録する主記憶領域と、
不正コピーを防止するための特殊コードを記録する隠し記憶領域と、
前記隠し記憶領域を書き込みプロテクト状態にする書き込みプロテクト回路とを有し、
前記隠し記憶領域は、書き込みプロテクト状態の時は読み出し許可状態にあり、書き込みプロテクト状態ではない時は読み出し禁止状態にあることを特徴とする不揮発性半導体メモリ。
【請求項２】
請求項１において、
更に、外部からの書き込み及び読み出しコマンドをデコードし、前記隠し記憶領域に対する内部書き込み信号及び内部読み出し信号をそれぞれ生成するコマンドデコーダを有し、
前記コマンドデコーダは、前記書き込みプロテクト回路が書き込みプロテクト状態でない時は、前記内部読み出し信号の生成を禁止され、書き込みプロテクト状態の時は、前記内部読み出し信号の生成を許可されることを特徴とする不揮発性半導体メモリ。
【請求項３】
請求項２において、
前記コマンドデコーダは、前記書き込みプロテクト回路が書き込みプロテクト状態でない時は、前記内部書き込み信号の生成を許可され、書き込みプロテクト状態の時は、前記内部書き込み信号の生成を禁止されることを特徴とする不揮発性半導体メモリ。
【請求項４】
電気的にデータの書き込み及び読み出しを行う不揮発性の半導体メモリにおいて、
通常のデータを記録する主記憶領域と、
不正コピーを防止するための特殊コードを記録する隠し記憶領域とを有し、
前記隠し記憶領域は、前記特殊コードが記録されていない時は読み出し禁止状態にあり、前記特殊コードが記録されている時は読み出し許可状態にあることを特徴とする不揮発性半導体メモリ。
【請求項５】
請求項４において、
更に、前記隠し記憶領域を書き込みプロテクト状態にする書き込みプロテクト回路と、前記隠し記憶領域を読み出しプロテクト状態にする読み出しプロテクト回路とを有し、前記読み出しプロテクト回路が読み出しプロテクト状態の時は、前記隠し記憶領域の読み出しが禁止され、読み出しプロテクト状態でない時は、前記隠し記憶領域の読み出しが許可されることを特徴とする不揮発性半導体メモリ。
【請求項６】
請求項５において、
更に、外部からの書き込み及び読み出しコマンドをデコードし、前記隠し記憶領域に対する内部書き込み信号及び内部読み出し信号をそれぞれ生成するコマンドデコーダを有し、
前記コマンドデコーダは、前記読み出しプロテクト回路が読み出しプロテクト状態の時は、前記内部読み出し信号の生成を禁止され、読み出しプロテクト状態でない時は、前記内部読み出し信号の生成を許可されることを特徴とする不揮発性半導体メモリ。
【請求項７】
電気的にデータの書き込み及び読み出しを行う不揮発性の半導体メモリにおいて、
通常のデータを記録する主記憶領域と、
不正コピーを防止するための特殊コードを記録する隠し記憶領域とを有し、
前記隠し記憶領域は、当該隠し記憶領域内に前記特殊コードが記録されていない初期状態で読み出し禁止状態にあり、所定コマンドに応答して読み出し可能状態に変換されることを特徴とする不揮発性半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、主記憶領域に記憶されたデータを不正に複写されることを防止したフラッシュメモリなどの不揮発性半導体メモリに関する。
【０００２】
【従来の技術】
不揮発性の半導体メモリであるフラッシュメモリは、電気的にデータの書き込み（プログラム）及び消去を行うことができ、電源オフにしても記録されたデータが失われないことから広く利用されている。例えば、インターネットを通じて有料で配信した音楽データを記録するメモリカードとして、普及しつつある。また、携帯電話など小型携帯情報端末の特定のデータやプログラムを記憶するメモリとしても広く利用されるようになっている。
【０００３】
上記のフラッシュメモリに記録した音楽データや特定データ若しくはプログラムが、不正にコピーされたり、フラッシュメモリが不正に入手した情報機器に利用されたりすることを防止するために、不正コピー防止機能や不正使用防止機能が要求されている。これらの機能は、例えば、フラッシュメモリ内に通常のデータを記録する主記憶領域に加えて、特殊なデータやキーコードを記録する隠し記憶領域を設けることで実現される。この隠し記憶領域は、ワンタイム・プログラマブルメモリであり、通常のユーザは使用できない記憶領域である。
【０００４】
図１は、不正コピー防止と不正コピーとを説明する為の図である。フラッシュメモリには、通常のデータを記録する主記憶領域１と、特殊なデータを記録する隠し記憶領域２とが設けられ、更に、隠し記憶領域２内に記録されたデータの書き換えを禁止する書き込みプロテクト回路３が設けられる。それ以外に、フラッシュメモリには、書き込み（プログラム）、消去、読み出しのために必要な回路が内蔵される。
【０００５】
今仮に、フラッシュメモリＡ，Ｂは正当に市場で入手されたメモリであり、フラッシュメモリＸは不正に入手されたメモリであるとする。正当に市場に出されたフラッシュメモリＡ，Ｂには、それぞれの隠し記憶領域２にキーコードＡ，Ｂが書き込まれ、それぞれの書き込みプロテクト回路３は、書き換えを禁止するプロテクト状態にされている。そして、例えば、フラッシュメモリＡに所定の音楽データＡが記録される場合は、キーコードＡに従ってデータＡが暗号化され、その暗号化されたデータＡが主記憶領域１に記録される。そして、音楽データＡを再生する時は、データＡが読み出され、キーコードＡによって復号化され、その復号化された音楽データＡが再生される。
【０００６】
一方、不正に音楽データＡをフラッシュメモリＢに複写した場合は、フラッシュメモリＢの主記憶領域１内には、キーコードＡで暗号化されたデータＡがコピーされることになる。従って、不正にコピーした音楽データＡを再生しようとしても、フラッシュメモリＢの隠し記憶領域２内のキーコードＢで復号化されて元の音楽データＡを取得することはできず、結局再生することができない。
【０００７】
音楽データの変わりに、特殊なデータやプログラムの場合でも同じ手法で不正コピーによる情報の不正利用を防止することができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、仮に、出荷段階で隠し記憶領域２内にキーコードが書き込まれていない状態のフラッシュメモリＸが、不正に闇市場に出回った場合は、上記の不正コピー防止機能が損なわれてしまう。即ち、正当な暗号化されたデータＡを記憶したフラッシュメモリＡから、隠し記憶領域２内のキーコードＡと、主記憶領域１内の暗号化されたデータＡの両方を、不正に入手したフラッシュメモリＸのそれぞれの領域１，２に記録することで、データＡを不正にコピーして不正に利用することが可能になる。
【０００９】
従って、上記のように特殊コードが書き込まれないまま不正に闇市場に出回った場合でも、データの不正コピーとそれに伴うデータの不正利用を防止することができる不揮発性半導体メモリが求められる。
【００１０】
そこで、本発明の目的は、データの不正コピーを防止することができる不揮発性半導体メモリを提供することにある。
【００１１】
更に、本発明の目的は、不正に闇市場に出回った場合でも、データの不正コピーとそれに伴うデータの不正利用を防止することができる不揮発性半導体メモリを提供することにある。
【００１２】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、不揮発性の半導体メモリにおいて、通常のデータを記録する主記憶領域に加えて、不正コピーを防止するための特殊コードを記録する隠し記憶領域を有し、この隠し記憶領域は、書き込みプロテクト状態の時は読み出し許可状態にあり、書き込みプロテクト状態ではない時は読み出し禁止状態にある。従って、半導体メモリのベンダーが隠し記憶領域に特殊コードを記録し書き込みプロテクト状態にして初めて、隠し記憶領域を読み出すことが可能になる。そして、この書き込みプロテクト状態への変更方法は、ベンダー以外には秘密になっている。その結果、隠し記憶領域に特殊コードが記録されていない半導体メモリを、闇市場で不正に入手しても、隠し記憶領域の読み出しが禁止されたままであるので、不正コピーしたデータを利用することができず、結果的に不正コピーが防止される。
【００１３】
上記の目的を達成するために、本発明の別の側面は、不揮発性の半導体メモリにおいて、通常のデータを記録する主記憶領域に加えて、不正コピーを防止するための特殊コードを記録する隠し記憶領域を有し、この隠し記憶領域は、上記特殊コードが記録されて初めて読み出し許可状態になるように構成されている。従って、半導体メモリのベンダーが隠し記憶領域に特殊コードを記録して初めて、隠し記憶領域を読み出すことが可能になり、上記と同様に不正コピーが防止される。
【００１４】
上記の特殊コードは、例えば主記憶領域のデータを暗号化するための暗号化コード若しくはその暗号化コードを生成するためのコードである。または、特殊コードは、その半導体メモリが使用できる情報機器とのマッチングをとるための認識コードの場合もある。この特殊コードを利用することにより、主記憶領域内のデータが不正に別のメモリにコピーされても、そのコピーされたデータの利用ができないようにすることができる。
【００１５】
上記の目的を達成するために、本発明の一つの側面は、電気的にデータの書き込み及び読み出しを行う不揮発性の半導体メモリにおいて、
通常のデータを記録する主記憶領域と、不正コピーを防止するための特殊コードを記録する隠し記憶領域と、前記隠し記憶領域を書き込みプロテクト状態にする書き込みプロテクト回路とを有し、
前記隠し記憶領域は、書き込みプロテクト状態の時は読み出し許可状態にあり、書き込みプロテクト状態ではない時は読み出し禁止状態にあることを特徴とする。
【００１６】
上記の発明の好ましい実施例は、更に、外部からの書き込み及び読み出しコマンドをデコードし、前記隠し記憶領域に対する内部書き込み信号及び内部読み出し信号をそれぞれ生成するコマンドデコーダを有し、
前記コマンドデコーダは、前記書き込みプロテクト回路が書き込みプロテクト状態でない時は、前記内部読み出し信号の生成を禁止され、書き込みプロテクト状態の時は、前記内部読み出し信号の生成を許可されることを特徴とする。
【００１７】
本発明の別の側面は、電気的にデータの書き込み及び読み出しを行う不揮発性の半導体メモリにおいて、
通常のデータを記録する主記憶領域と、不正コピーを防止するための特殊コードを記録する隠し記憶領域とを有し、
前記隠し記憶領域は、前記特殊コードが記録されていない時は読み出し禁止状態にあり、前記特殊コードが記録されている時は読み出し許可状態にあることを特徴とする。
【００１８】
上記の発明のより好ましい実施例は、更に、前記隠し記憶領域を書き込みプロテクト状態にする書き込みプロテクト回路と、前記隠し記憶領域を読み出しプロテクト状態にする読み出しプロテクト回路とを有し、前記読み出しプロテクト回路が読み出しプロテクト状態の時は、前記隠し記憶領域の読み出しが禁止され、読み出しプロテクト状態でない時は、前記隠し記憶領域の読み出しが許可されることを特徴とする。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００２０】
図１に従って、本発明の実施の形態例を説明する。本実施の形態例では、隠し記憶領域２を書き込みからプロテクトする書き込みプロテクト回路３が、書き込みプロテクト状態でない時は、隠し記憶領域２の読み出しを禁止し、隠し記憶領域２に特殊コードが書き込まれて書き込みプロテクト状態にされた時に初めて読み出しが許可される。即ち、書き込みプロテクト回路３の書き込みプロテクト状態と、隠し記憶領域２の読み出し禁止状態とを連動させることで、隠し記憶領域２に特殊コードが書き込まれていないフラッシュメモリは、その隠し記憶領域２の読み出しができないようにする。従って、隠し記憶領域２への書き込みがなされていないフラッシュメモリが、不正に入手されたとしても、隠し記憶領域２の読み出しができないので、不正コピーされたデータが利用されることが防止される。
【００２１】
図２は、第１の実施の形態例におけるフラッシュメモリの構成図である。図２のフラッシュメモリでは、通常のデータを記憶する主記憶領域１と、特殊コードを記録する隠し記憶領域（ヒデゥン・ブロック、Hidden  Block）２とを有し、これらの記憶領域１，２内には、フローティングゲートを有する不揮発性メモリトランジスタが複数設けられる。
【００２２】
主記憶領域１内のワード線はロウ・デコーダ２４により選択され、隠し記憶領域２内のワード線は対応するデコーダ２５により選択される。両記憶領域１，２に設けられたビット線は、コラムゲート２７を介してセンスアンプ１８に接続される。コラムゲート２７は、コラムデコーダ２６により選択される。ロウ・デコーダ２４には、アドレス１２が供給されるプリデコーダ２３からプリデコード信号が供給される。
【００２３】
隠し記憶領域２は、例えば主記憶領域１内のブロック領域と同等の容量を有し、制御回路３０からの選択信号ＳＥＬにより選択される。また、主記憶領域１は、制御回路３０からの選択信号／ＳＥＬにより選択される。
【００２４】
外部からの入出力データは、入出力回路２０に供給されると共に入出力回路２０から出力される。入出力回路２０とセンスアンプ１８とはデータバスを介して接続される。図２のメモリには、フラッシュメモリに特有のコマンドデコーダ２２が設けられる。コマンドデコーダ２２は、入出力データ端子から入出力回路２０に供給された特定のコマンドをデコードし、種々の内部動作制御信号Ｓ１，Ｓ２，Ｓ３、ＰＴprgmを生成する。この内部動作制御信号Ｓ１，Ｓ２，Ｓ３は、コマンドデコーダ２２が生成する内部動作制御信号の一部であり、これらの内部動作制御信号については、後で説明する。
【００２５】
書き込みプロテクト回路３は、後述する通り、隠し記憶領域２の書き込みを禁止する書き込みプロテクト状態を記憶する記憶回路を有し、その記憶状態に応じて、書き込みプロテクト信号ＰＴを出力する。この書き込みプロテクト信号ＰＴが活性化状態であると、コマンドデコーダ２２による、隠し記憶領域２への内部書き込み信号Ｓ３、内部消去信号Ｓ２の生成が禁止され、隠し記憶領域２に記録されている特殊コードの書き換えが禁止される。
【００２６】
この書き込みプロテクト回路３の記憶回路は、外部から供給される秘密のコマンドに応答してコマンドデコーダ２２が発生するプロテクト・プログラム信号ＰＴprgmにより、書き込みプロテクト状態にされる。そして、一旦書き込みプロテクト状態にされると、書き込みプロテクト信号ＰＴが活性化状態になり、コマンドデコーダ２２によるプロテクト・プログラム信号ＰＴPrgmの生成が禁止され、書き込みプロテクト回路３の記憶回路を再度非プロテクト状態にすることはできない。
【００２７】
第１の実施の形態例で特徴的なところは、書き込みプロテクト回路３が書き込みプロテクト状態ではないと、コマンドデコーダ２２による隠し記憶領域２を読み出すための内部読み出し信号Ｓ１の生成が禁止され、書き込みプロテクト状態になると、当該内部読み出し信号Ｓ１の生成が許可されることにある。従って、隠し記憶領域２への特殊コードの書き込みが行われる前の初期状態では、書き込みプロテクト回路３が書き込みプロテクト状態になっていないので、隠し記憶領域２に特殊コードを書き込んでも、それを読み出すことは禁止される。従って、不正コピーしたデータを利用することはできない。
【００２８】
図３は、主記憶領域と隠し記憶領域の詳細構成図である。主記憶領域１と隠し記憶領域２とは、複数のワード線ＷＬ０，ＷＬ１，ＷＬｎと、複数のビット線ＢＬ０，ＢＬ１と、それらの交差位置に設けられるフローティングゲートを有する不揮発性メモリトランジスタからなるメモリセルＭＣ00〜ＭＣn1とを有する。メモリセルのドレインはビット線に接続され、コントロールゲートはワード線に接続され、ソースはソース線ＳＬに接続される。ソース線ＳＬは、ソース線電圧制御回路１９に接続される。それ以外の構成は、図２に示した通りであり、同じ引用番号が与えられる。
【００２９】
図４は、コマンドデコーダの構成例を示す図である。図４の例では、隠れ記憶領域２の読み出しを行う内部読み出し信号Ｓ１と、隠れ記憶領域２の消去を行う内部消去信号Ｓ２と、隠れ記憶領域２の書き込み（プログラム）を行う内部プログラム信号Ｓ３と、書き込みプロテクト回路３を書き込みプロテクト状態にするプロテクト・プログラム信号ＰＴPrgmとが、それぞれのＡＮＤゲートにより生成される。
【００３０】
内部読み出し信号Ｓ１は、ＡＮＤゲート４０，４１，４２によりコマンドＤＢ０〜ＤＢ７がデコードされ、ラッチ回路４３にラッチされ、インバータ４４を介して生成される。内部消去信号Ｓ２、内部プログラム信号Ｓ３も同様の回路構成により対応するコマンドがデコードされて生成される。プロテクト・プログラム信号ＰＴPrgmは、所定の秘密コードＳＴが供給されると、ＡＮＤゲート５５，５６によりデコードされ、ラッチ回路５７にラッチされ、インバータ５８を介して生成される。
【００３１】
コマンドデコーダ２２には、書き込みプロテクト信号ＰＴが供給され、書き込みプロテクト信号ＰＴが書き込みプロテクト状態でない時（Ｌレベル）に、ＡＮＤゲート４２により内部読み出し信号Ｓ１の生成が禁止される。その状態の時に、書き込みプロテクト信号ＰＴはインバータ６０で反転され、その反転信号／ＰＴのＨレベルにより、隠れ記憶領域２に対する内部消去信号Ｓ２、内部プログラム信号Ｓ３の生成が許可される。また、反転信号／ＰＴのＨレベルにより、書き込みプロテクト回路３へのプロテクト・プログラム信号ＰＴPrgmの生成が許可される。プロテクト・プログラム信号ＰＴPrgmは、秘密のコードＳＴの供給に応答して、生成される。従って、通常の利用者には、この書き込みプロテクト状態へのプログラムは不可能である。
【００３２】
プロテクト・プログラム信号ＰＴPrgmにより書き込みプロテクト回路３内の記憶回路に書き込みプロテクト状態が書き込まれると、書き込みプロテクト信号ＰＴはＨレベルになる。その結果、ＡＮＤゲート４７，５２により、コマンドデコーダ２２は、内部消去信号Ｓ２、内部プログラム信号Ｓ３の生成を禁止され、隠れ記憶領域２へのデータの書き換えは禁止される。また、ＡＮＤゲート５６により、コマンドデコーダ２２は、プロテクト・プログラム信号ＰＴPrgmの生成を禁止され、その後の書き込みプロテクト回路３への書き換えが禁止される。
【００３３】
図５は、書き込みプロテクト回路の一例を示す回路図である。書き込みプロテクト回路３内には、書き込みプロテクト状態を記憶する記憶回路６１が設けられる。この書き込みプロテクト記憶回路６１は、フローティングゲートを有する記憶トランジスタＦＭ１を有し、コントロールゲートは所定の電圧が印加される端子Ｎ３に接続され、ソースはグランド電位Ｖssに接続される。
【００３４】
書き込みプロテクト回路３は、ゲートがグランドにバイアスされたＰチャネルの負荷トランジスタＰTr1と、増幅用のＮチャネルトランジスタ６２と、ＮＡＮＤゲート６３と、インバータ６５，６６、及びプロテクト・プログラム用のＮチャネルトランジスタ６４とを有する。トランジスタ６４のゲートには、プロテクト・プログラム信号ＰＴPrgmが供給され、ＮＡＮＤゲート６３には、その反転信号／ＰＴPrgmとノードＮ２が供給される。
【００３５】
初期状態において、書き込みプロテクト記憶回路６１のトランジスタＦＭ１は、フローティングゲートに電子が注入されないで閾値電圧が低い状態にある。その場合は、端子Ｎ３に読み出し電圧を印加すると、トランジスタＦＭ１が導通し、ノードＮ２がＬレベルになり、ＮＡＮＤゲート６３の出力がＨレベルになり、トランジスタ６２がより導通し、ノードＮ１がＬレベルになる。従って、書き込みプロテクト信号ＰＴは、非活性状態のＬレベルにある。即ち、書き込みプロテクト状態になっていない。
【００３６】
この書き込みプロテクト信号ＰＴがＬレベルの状態では、前述の通り、コマンドデコーダ２２は、外部からのコマンドコードに応答して、内部消去信号Ｓ２，内部プログラム信号Ｓ３、プロテクト・プログラム信号ＰＴPrgmを生成することを許可される。しかし、内部読み出し信号Ｓ１の生成は禁止されている。
【００３７】
次に、隠し記憶領域２への特殊コードの書き込みが終了すると、外部から秘密コードＳＴが供給され、コマンドデコーダ２２は、それを検出して、プロテクト・プログラム信号ＰＴPrgmをＨレベルにする。その結果、書き込みプロテクト回路３のトランジスタ６４が導通し、ノードＮ１がＬレベルに引っ張られる。また、その反転信号／ＰＴPrgmがＬレベルになるので、ＮＡＮＤゲート６３の出力はＨレベルになり、トランジスタ６２が導通し、ノードＮ２もグランド電位Ｖssにされる。そのとき、ノードＮ３に高い電圧を印加することで、トランジスタＦＭ１のフローティングゲートに電子が注入され、その閾値電圧が高くなる。特殊コードの書き込みと書き込みプロテクト状態への変換は、一連の工程で行われ、後に書き込んだ特殊データを読み出すことができるようにされる。
【００３８】
この状態で、書き込みプロテクト回路３のノードＮ３に読み出し電圧を印加しても、トランジスタＦＭ１が導通しないので、ノードＮ２はＨレベルのままである。信号／PTPrgmはHレベルになっているので、ＮＡＮＤゲート６３の出力はＬレベルになり、トランジスタ６２は非導通状態になり、ノードＮ１からその下側のトランジスタＦＭ１が切り離される。従って、ノードＮ１は、負荷トランジスタＰTr1によりＨレベルに引き上げられる。従って、書き込みプロテクト信号ＰＴはＨレベルの活性化状態になる。
【００３９】
この書き込みプロテクト信号ＰＴがＨレベルになると、前述の通り、コマンドデコーダ２２は、外部からのコマンドコードの供給に対して、内部消去信号Ｓ２，内部プログラム信号Ｓ３、プロテクト・プログラム信号ＰＴPrgmを生成することを禁止される。従って、隠れ記憶領域２へのデータの書き換えは禁止され、書き込みプロテクト回路３内へのプロテクト状態の解除の書き換えも禁止される。
【００４０】
［第２の実施の形態例］
図６は、第２の実施の形態例におけるフラッシュメモリの構成図である。図６には、図２と同じ部分には同じ引用番号を与えている。第２の実施の形態例では、隠し記憶領域２に対する書き込みプロテクト回路３に加えて、隠し記憶領域２のデータの読み出しを禁止するための読み出しプロテクト回路４が設けられる。即ち、書き込みプロテクト状態と読み出しプロテクト状態とは、必ずしも連動しない。
【００４１】
読み出しプロテクト回路４の構成は、基本的に図５に示された書き込みプロテクト回路３と同じである。そして、コマンドデコーダ２２が外部からの読み出しプロテクトコマンドに応答して生成する読み出しプロテクト・プログラム信号ＥＮPrgmにより、読み出しプロテクト回路４の状態が、読み出し許可状態にされる。具体的には、書き込みプロテクト回路３の場合と同様に、読み出しプロテクト回路４内の記憶回路をプログラムする。
【００４２】
それに伴い、読み出しプロテクト信号ＥＮが活性レベル（Ｈレベル）になり、コマンドデコーダ２２による内部読み出し信号Ｓ１の生成が許可され、隠し記憶領域２のデータの外部からの読み出しが可能になる。また、読み出しプロテクト信号ＥＮがＨレベルになると、コマンドデコーダ２２による読み出しプロテクト・プログラム信号ＥＮPrgmの生成が禁止され、読み出しプロテクト回路内の記憶回路の書き換えが禁止される。
【００４３】
図７は、第２の実施の形態例におけるコマンドデコーダ２２の構成を示す図である。図７には、図４と対応する部分には同じ引用番号を与えている。図７のコマンドデコーダは、図４の構成に加えて、秘密のコードＳＴ２をデコードするＡＮＤゲート７０，７１、ラッチ回路７２及びインバータ７３が設けられ、読み出しプロテクト・プログラム信号ＥＮPrgmが生成される。
【００４４】
図７のコマンドデコーダ２２は、図４と同様に、書き込みプロテクト信号ＰＴが初期状態のＬレベルの時は、インバータ６０により反転された信号／ＰＴのＨレベルにより、外部供給コマンドに対応して隠し記憶領域２への内部消去信号Ｓ２、内部プログラム信号Ｓ３、及び書き込みプロテクト回路３に対するプロテクト・プログラム信号ＰＴPrgmの生成は許可される。一方、書き込みプロテクト信号ＰＴが活性状態（Ｈレベル）になると、インバータ６０により反転された信号／ＰＴのＬレベルにより、外部供給コマンドに対応して隠し記憶領域２への内部消去信号Ｓ２、内部プログラム信号Ｓ３、及び書き込みプロテクト回路３に対するプロテクト・プログラム信号ＰＴPrgmの生成が禁止される。
【００４５】
更に、図７のコマンドデコーダ２２は、読み出しプロテクト信号ＥＮが初期状態の非活性化状態（Ｌレベル）の時は、ＡＮＤゲート４２により隠し記憶領域２への内部読み出し信号Ｓ１の生成が禁止され、インバータ７５による反転信号／ＥＮのＨレベルにより、秘密コードＳＴ２に対応する読み出しプロテクト・プログラム信号ＥＮPrgmの生成は、許可される。また、読み出しプロテクト信号ＥＮが初期状態の活性化状態（Ｈレベル）の時は、隠し記憶領域２への内部読み出し信号Ｓ１の生成が許可され、インバータ７５による反転信号／ＥＮのＬレベルにより、秘密コードＳＴ２に対応する読み出しプロテクト・プログラム信号ＥＮPrgmの生成は、禁止される。
【００４６】
上記のように第２の実施の形態例では、フラッシュメモリのベンダーは、メモリの製造工程では、読み出しプロテクト信号ＥＮは非活性状態（Ｌレベル）を初期状態にし、隠し記憶領域２への内部読み出し信号Ｓ１の生成を禁止し、読み出しができないようにする。そして、試験工程を経て良品になった場合に、その隠し記憶領域２に対して、内部消去信号Ｓ２と内部プログラム信号Ｓ３を利用して特殊コードを書き込みすると同時に、書き込みプロテクト回路３を書き込みプロテクト状態にすると共に、読み出しプロテクト・プログラム信号ＥＮPrgmを発生させて、読み出しプロテクト回路４内の記憶回路を読み出し許可状態にする。
【００４７】
従って、隠し記憶領域２に特殊データが書き込まれていない不正入手のフラッシュメモリでは、隠し記憶領域２のデータを読み出すことができないので、不正にコピーしたデータを利用することが防止される。
【００４８】
以上、本発明の保護範囲は、上記の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００４９】
【発明の効果】
以上、本発明によれば、不揮発性半導体メモリにおいて、不正コピー防止用の特殊コードが書き込まれてないメモリを不正に入手されても、コピーされたデータの不正利用を防止することができ、結果的に不正コピーを防止することができる。
【図面の簡単な説明】
【図１】不正コピー防止と不正コピーとを説明する為の図である。
【図２】第１の実施の形態例におけるフラッシュメモリの構成図である。
【図３】主記憶領域と隠し記憶領域の詳細構成図である。
【図４】コマンドデコーダの構成例を示す図である。
【図５】書き込みプロテクト回路の一例を示す回路図である。
【図６】第２の実施の形態例におけるフラッシュメモリの構成図である。
【図７】第２の実施の形態例におけるコマンドデコーダ２２の構成を示す図である。
【符号の説明】
１        主記憶領域
２        隠し記憶領域
３        書き込みプロテクト回路
４        読み出しプロテクト回路
２２      コマンドデコーダ
ＰＴ      書き込みプロテクト信号
ＥＮ      読み出しプロテクト信号
【図１】
0004079552.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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