(57)【特許請求の範囲】
【請求項１】
強誘電体メモリ（４３６）であって、ビット・ライン（３０）と、該ビット・ラインに接続されたスイッチ（２４）と、第１電極（２７）を有する強誘電体メモリ・エレメント（２２）とを備え、前記第１電極が前記スイッチに接続されて前記スイッチがオフのときに前記ビット・ラインから隔離されるノード（３４）を形成し、前記強誘電体メモリが２つの隔離ノード（３４、１３４）を含み、所定時間中、前記２つの隔離ノードを電気的に直接接続する分路素子（１４１）を含む分路系（１０１）を有することを特徴とする強誘電体メモリ。
【請求項２】
請求項１記載の強誘電体メモリにおいて、前記分路素子（１４１）が、ショットキ・ダイオード、抵抗素子、および１対のバック・ツー・バック・ダイオードから成る群から選択されることを特徴とする強誘電体メモリ。
【請求項３】
請求項１または２記載の強誘電体メモリにおいて、前記分路系が分路トランジスタ（１４１）を備えることを特徴とする強誘電体メモリ。
【請求項４】
請求項３記載の強誘電体メモリにおいて、該メモリが、出力電圧（Ｖｃｃ）を有する電圧源（４９９）を含み、前記分路トランジスタがゲート（１７２）を含み、前記分路系が、
前記分路トランジスタ（１４１）のゲートに接続された分流路（１０２）と、
分流路信号（ＳＬｎ）を前記分流路に印加する信号発生器（４８０）であって、前記信号が、前記所定時間の少なくとも一部の間、前記出力電圧の電圧より高く昇圧される、信号発生器と、
を含むことを特徴とする強誘電体メモリ。
【請求項５】
請求項１、２、３、または４記載の強誘電体メモリにおいて、該メモリが、更に、前記コンデンサ（２２）の第２電極に電圧信号を供給するプレート・ライン（３２）を備え、前記分路系（１０１）が、前記隔離ノード（３４）の一方およびプレート・ラインを電気的に直接接続する分路素子（１４０）を備えることを特徴とする強誘電体メモリ。
【請求項６】
請求項３記載の強誘電体メモリにおいて、前記トランジスタ（２４）およびコンデンサ（２２）が前記メモリにおける第１メモリ・セル（１０４）の一部であり、前記メモリが、複数の前記メモリ・セル（１０４、１０６）と、該メモリ・セル内のトランジスタ（２４、１２６）のゲート（２１、１２１）に接続されている複数のワード・ライン（２８、１２８）を含み、前記所定時間が、本質的に、前記第１メモリ・セル（１０４）に接続されている前記ワード・ライン（２８）が選択されていない、前記メモリのサイクルの全てを含むことを特徴とする強誘電体メモリ。
【請求項７】
請求項１記載の強誘電体メモリであって、前記スイッチが、第１ソース／ドレイン（２５）を有する第１トランジスタ（２４）および第２ソース／ドレイン（１２５）を有する第２トランジスタ（１２４）を備え、前記第１電極が第１電極対（２７、２９）を有する第１コンデンサ（２２）の一方の電極、および第２電極対（１２７、１２９）を有する第２コンデンサ（１２２）の一方の電極であり、前記第１電極対の一方が前記第１トランジスタの前記第１ソース／ドレインに接続されて前記第１トランジスタがオフのときに前記ビット・ラインから隔離される第１隔離ノード（３４）を形成し、前記第２電極対の一方が前記第２トランジスタの前記第２ソース／ドレインに接続されて前記第２トランジスタがオフのときに前記ビット・ラインから隔離される第２隔離ノード（１３４）を形成し、前記分路系（１０１）が、前記第１隔離ノードおよび前記第２隔離ノードを電気的に直接接続して前記ノード上の電圧を本質的に等化する素子（１４１）を備えることを特徴とする強誘電体メモリ。
【請求項８】
請求項１記載の強誘電体メモリにおいて、前記メモリが複数のメモリ・セル（１０４、１０５）を含み、前記メモリ・セルの各々が前記隔離ノード（３４、１３４）の一方を含み、前記分路系（１０１）が、
前記所定時間中、前記セルの各々における前記隔離ノードの前記一方を、前記セルの１つの他方における前記隔離ノードの１つに電気的に直接接続する第１分路素子（１４１）と、
前記所定時間中、前記隔離ノードの少なくとも１つを、前記メモリ・エレメント（２２）の前記第２電極（２９）に電気的に直接接続する第２分路素子（１７１）と、
を備えることを特徴とする強誘電体メモリ。
【請求項９】
請求項８記載の強誘電体メモリにおいて、前記メモリ・セルの２ｎ個毎に、前記第２分路素子（１７１）が１つあり、ｎが０から１０の整数であることを特徴とする強誘電体メモリ。
【請求項１０】
請求項８記載の強誘電体メモリにおいて、前記メモリ・セルの８ないし３２個毎に、前記第２分路素子（１７１）が１つあることを特徴とする強誘電体メモリ。
【請求項１１】
ビット・ライン（３０）と、該ビット・ラインと接続されたスイッチ（２４）及び第１電極（２７）を有する強誘電体メモリ・エレメント（２２）とから成るメモリ・セル（１０４）と、を含む強誘電体メモリ（４３６）の動作方法であって、前記第１電極が前記スイッチに接続され、前記スイッチがオフのときに前記ビット・ラインから隔離されるノード（３４）を形成し、前記メモリが２つの隔離ノード（３４、１３４）を含み、所定時間中、前記隔離ノードを電気的に直接接続するステップを特徴とする方法。
【請求項１２】
請求項１１記載の方法において、前記強誘電体メモリ・エレメントが第２電極（２９）を含み、更に、前記所定時間中、前記隔離ノード（３４）の少なくとも１つを、その対応する第２電極（２９）に電気的に直接接続するステップを含むことを特徴とする方法。
【請求項１３】
請求項１１または１２記載の方法において、前記スイッチが、第１ソース／ドレイン（２５）、第２ソース・ドレイン（２３）、およびゲート（２１）を有するトランジスタ（２４）を備え、前記強誘電体メモリ・エレメントが、第１電極（２７）および第２電極（２９）を有する強誘電体コンデンサ（２２）を備え、前記第１電極を前記トランジスタの前記第１ソース／ドレイン（２５）に接続して前記トランジスタがオフのときに前記隔離ノード（３４）を形成し、前記メモリが、更に、ビット・ライン（３０）、ワード・ライン（２８）、およびプレート・ライン（３２）を含み、前記ビット・ラインを前記第２ソース／ドレイン（２３）に接続し、前記ワード・ラインを前記ゲートに接続し、前記プレート・ラインを前記第２電極に接続し、前記方法が、更に、
前記メモリ・セル上において、書き込み／書き換えサイクルを実行するステップであって、前記ワード・ライン上の電圧を上昇させ、前記書き込み／書き換えサイクルの終了時に前記ビット・ライン上の電圧を、前記プレート・ライン上の電圧と同じ電圧に調節するステップを含む、
ことを特徴とする方法。
【請求項１４】
請求項１１、１２または１３記載の方法において、前記メモリが、出力電圧（Ｖｃｃ）を有する電圧源（４９９）と、ゲート（１９４）を含む分路トランジスタ（１９１）と、前記分路トランジスタのゲートに接続された分流路（１０３）を含み、前記出力電圧よりも高い電圧を、前記分流路に印加するステップを更に含むことを特徴とする方法。
【請求項１５】
請求項１１記載の強誘電体メモリ・セルの動作方法であって、前記スイッチが、第１ソース／ドレイン（２５）を有する第１トランジスタ（２４）および第２ソース／ドレイン（１２５）を有する第２トランジスタ（１２４）を備え、前記第１電極が第１電極対（２７、２９）を有する第１コンデンサ（２２）の電極、および第２電極対（１２７、１２９）を有する第２コンデンサ（１２２）の電極であり、前記第１電極対の一方が前記第１トランジスタの前記第１ソース／ドレインに接続されて前記第１トランジスタがオフのときに前記ビット・ラインから隔離される第１の隔離ノード（３４）を形成し、前記第２電極対の一方が前記第２トランジスタの前記第２ソース／ドレインに接続されて前記第２トランジスタがオフのときに前記ビット・ラインから隔離される第２の隔離ノード（１３４）を形成し、前記電気的に直接接続するステップが、前記所定時間中、前記第１隔離ノード（３４）および前記第２隔離ノード（１３４）を電気的に直接接続して前記ノード上の電圧を本質的に等化するステップを含むことを特徴とする方法。
【発明の詳細な説明】
【０００１】
（発明の背景）
１．発明の分野
本発明は、一般的に、強誘電体メモリの設計および製造に関し、更に特定すれば、メモリ・セル内の隣接する強誘電体コンデンサの隔離ノード間に分路を含み、強誘電体物質の望ましくないスイッチングを防止するメモリ・アーキテクチャに関するものである。
【０００２】
２．問題の論述
強誘電体メモリは、長年にわたって知られており、他のメモリに対して多くの利点をもたらすものである。例えば、１９９６年１０月１日にＴａｋａｓｈｉ  Ｍｉｈａｒａ  ｅｔ  ａｌ．（タカシ・ミハラその他）に付与された米国特許第５,５６１，３０７号を参照されたい。最も一般的であり商業的に成功した強誘電体メモリ設計の１つに、強誘電体コンデンサを含むメモリ・セルを利用したものがある。その強誘電体コンデンサの一方の電極はトランジスタに接続され、他方の電極は、従来よりプレート・ラインと呼ばれているラインに接続されている。この種のメモリの設計および動作は、ＤＲＡＭと同様であり、したがってこれらのメモリは一般的にＦｅＲＡＭと呼ばれている。ＤＲＡＭとＦｅＲＡＭとの間には少なくとも１つの重要な相違がある。即ち、強誘電体メモリ間に「読み出し電圧」をかけて、それを読み出さなければならないことである。この相違のため、従来のＤＲＡＭと同じくらい高速で、故障に強く、高密度のＦｅＲＡＭを設計するには多くの困難があった。例えば、１９９５年４月１１日にＴａｋａｓｈｉ  Ｍｉｈａｒａ  ｅｔ  ａｌ．（タカシ・ミハラその他）に付与された米国特許第５，４０６，５１０号を参照されたい。
【０００３】
ＦｅＲＡＭ間に電圧を印加しそれを読み出す必要性に対する解決策の１つは、プレート・ラインを固定の（一定の）電圧、通常は電源電圧の１／２に等しく保持することであった。先に引用した米国特許第５，４０６，５１０号、および１９９１年８月６日にＬｅｏｎａｒｄ  Ｊ．Ｓｃｈｗｅｅｎ（レオナード  Ｊ．シュウィーン）に付与された米国特許第５，０３８，３２３号を参照されたい。これらの設計では、同じプレート・ラインが、全てのメモリ・セルまたは全てのメモリ・セルの少なくとも一部に接続されており、したがって共通またはセル・プレート・ラインと呼ばれている。プレート・ラインは、電源電圧Ｖｃｃの１／２である定電圧に保持されている。この設計に伴う問題は、コンデンサとトランジスタとの間の電気ノードが、回路の残りから分離されているものの、種々の漏れ経路を通じて電荷を失う可能性があり、ノード上の電圧が、プレート・ラインの電圧とは異なるレベルに達することである。これは、本質的に、逆バイアスされたダイオードおよび「オフ」状態のＭＯＳＦＥＴは、強誘電体コンデンサ自体を通じた漏れに比較して、大量の漏れがあるという事実の結果である。トランジスタとコンデンサとの間のノード、これをここではＴＣノードと呼ぶことにするが、このノード上のゼロ電圧、およびプレート・ライン上の一定の１／２Ｖｃｃ電圧によって、書き込みや読み出しが行われていないときに、強誘電体コンデンサ間に電圧Ｖｆが発生し、この電圧のために強誘電体コンデンサが切り替わり、メモリ内に保持されているデータを破壊する可能性がある。
【０００４】
ＦｅＲＡＭ間に電圧を印加してそれを読み出す必要性に対する別の解決策は、読み出し／書き込みサイクルのある部分の間においてのみ、共通プレート・ラインにパルスを供給することである。例えば、１９８９年１０月１０日にＳ．Ｓｈｅｆｆｉｅｌｄ  ＥａｔｏｎおよびＴａｔｓｕｍｉ  Ｓｕｍｉ  ｅｔ  ａｌ．（Ｓ．シェフィールド・イートン、タツミ・スミその他）に付与された米国特許第４，８７３，６６４号、１９９４年２月、ＩＳＳＣＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ、ｐｐ．２６８〜２６９の”Ａ  ２５６ｋｂ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  ａｔ  ３Ｖ  ａｎｄ  １００ｎｓ”（３ボルトおよび１００ナノ秒の２５６ｋｂ不揮発性メモリ）を参照されたい。これら双方の設計では、共通プレート・ラインは比較的大きな静電容量を有し、したがって、アクセス時間が比較的長く、比較的遅いメモリとなる。加えて、Ｅａｔｏｎの参考文献では、メモリ・セルのレイアウトは、メモリ・セルの隣接する行が唯一のプレート・ラインを有することが必要であり、即ち、プレート・ラインを行間で共用すると、隣接する行の読み出しまたは書き込みサイクルの間、選択されない行が大きく妨害され、これら共用するが選択されない行における情報が破壊されてしまう。各行毎に唯一のプレート・ラインを設けると、メモリ・セルの各行が必要とする面積が増大する。Ｓｕｍｉの参考文献では、プレート・ラインを隣接する２つの行間で共用するが、これらの行の一方だけが選択される。選択されない行における各強誘電体コンデンサの一方の電極は、プレート・パルスを受ける。セル構造における内部ＴＣノードの寄生容量のために、内部ＴＣノードは、大きな強誘電体コンデンサと直列の小さなコンデンサとして作用する。コンデンサと直列の小さな方のコンデンサ間の電圧降下の方が大きいので、ＴＣノード上に大きな電圧が発生し、その結果、選択されないセル内の各強誘電体コンデンサ間に比較的長時間にわたって小さな電圧が存在し、そのデータ状態の乱れの原因となる。
【０００５】
前述の問題に対する解決策は、頻繁にＴＣノードをプレート・ラインの１／２Ｖｃｃ電圧にリフレッシュし、読み取りも書き込みもなされていない期間中、ノード上の電圧が決してスレシホルド電圧未満に低下しないようにすることである。スレシホルド電圧は、メモリ状態の乱れを防止するために、プレート電圧に十分近づける。ＩＳＳＣＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ、ｐｐ．３６８〜３６９のＨｉｒｏｋｉ  Ｋｏｉｋｅ  ｅｔ  ａｌ．（ヒロキ・コイケその他）の”Ａ  ６０−ｎｓ  １−Ｍｂ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｍｅｍｏｒｙ  ｗｉｔｈ  Ｎｏｎ−Ｄｒｉｖｅｎ  Ｃｅｌｌ  Ｐｌａｔｅ  Ｌｉｎｅ  Ｗｒｉｔｅ／Ｒｅａｄ  Ｓｃｈｅｍｅ”（無駆動セル・プレート・ライン書き込み／読み出し方式による、６０ナノ秒、１Ｍｂ不揮発性強誘電体メモリ）（１９９６年２月）を参照されたい。この結果、アクセス時間の高速化が得られるが、周辺回路が複雑化し、チップ面積を浪費し、メモリの密度が低下する。加えて、リフレッシュを行うために正常なメモリ動作の時間期間を削減しなければならず、このためにメモリ・アクセスが制限され、待ち時間状態が生ずる。
別の解決策は、セルが選択されないときに、ＴＣノードを接地およびビット・ラインに接続することである。日本国特許要約書、ｖｏｌ．０９６、ｎｏ．１１、１９９６年１１月２９日、および日本国特許公開公報第０８１８０６７１号（松下電器産業株式会社）、１９９６年７月１２日を参照されたい。しかしながら、メモリの比較的関連のない３つの部分、即ち、隔離ノード、接地、およびビット・ラインを接続するには、比較的複雑なレイアウトが必要となり、メモリの密度を著しく低下させることになる。このように、従来のＤＲＡＭと同じように高速で、故障に強く、密度が高いＦｅＲＡＭをいかにして設計し製造するかという問題が残されている。
【０００６】
３．問題に対する解決策
本発明は、分路を利用し、メモリ・エレメントに書き込みも読み出しも行われていないときに、メモリ・エレメント間の電圧を大幅に低下させるメモリ・セルの設計を提供する。「分路」が意味するのは、単純なスイッチ、あるいはトランジスタまたはダイオードのような、その他の直接的な電気接続である。ここでは、「分路」または「分路系」は、システムの電源電圧のような電力源を含まないものとする。
【０００７】
強誘電体メモリ・エレメントは、常に複数のメモリ・エレメントを含み、分路が通常は２つの異なるメモリ・エレメントを接続する。
【０００８】
複数の異なるコンデンサに共通なプレート・ラインを利用するメモリ・セルの設計では、ＴＣノードと共通プレート・ラインとの間に第２分路を接続する。
【０００９】
好適な実施形態では、同じ行において隣接するＴＣノードは、一緒に分流され、８個ないし３２個のメモリ・セル毎にのみ、プレート・ラインに対する１つの分路がある。これによって、チップ面積を削減する。
【００１０】
強誘電体コンデンサをメモリ・エレメントとして利用するメモリ・セルの設計では、分路をコンデンサの電極に接続することができる。
【００１１】
分路は、受動でも能動でもよい。受動分路の例には、ショットキ・ダイオード、バック・ツー・バック・ダイオード（ｂａｃｋ−ｔｏ−ｂａｃｋ  ｄｉｏｄｅ）、及び読み出しおよび書き込みサイクルの間所望の強制電圧（ｃｏｅｒｓｉｖｅ  ｖｏｌｔａｇｅ）の印加を可能とするのに十分大きく、漏れのためにＴＣノードから漏れていくのと少なくとも同じ位速く、電流がプレート・ラインからＴＣノードに流れるのに十分小さな抵抗を有する抵抗素子がある。能動分路の例はトランジスタである。
【００１２】
分路をトランジスタとし、プレート・ラインを最大電源電圧に上昇させた場合、分路トランジスタのゲートに接続されている分流路が昇圧される。これによって、最大電源電圧が分路を通過することを確保する。
【００１３】
分路系は、セル・トランジスタおよびセル・コンデンサと同じプロセス工程において形成される。したがって、分路系を製作するために追加のプロセス工程は不要である。
【００１４】
殆どの部分では、分路系は、チップの冗長な領域、または階層構造の別のレベルにおいて、ビット・ラインのようなその他の従来からのセル部品を含むチップの領域に配置される。このように、分路系は、通常では追加のチップ面積を殆ど利用しない。
【００１５】
本発明は、スイッチと、第１電極を有し、第１電極がスイッチに接続され、スイッチがオフのときに隔離されるノードを形成する強誘電体メモリ・エレメントと、隔離ノードをメモリの別の電気エレメントに電気的に直接接続し、第１および第２電極上の電圧を所定時間中本質的に等化する分路系を備える強誘電体メモリを提供する。好ましくは、メモリは、隔離ノードの２つを含み、分路系は、これら２つの隔離ノードを電気的に直接接続する分路素子を備える。好ましくは、メモリは、共通プレート・ラインも含み、分路系は、隔離ノードをプレート・ラインに接続する第２分路素子を含む。
【００１６】
また、本発明は、スイッチと、第１電極を有し、第１電極がスイッチに接続され、スイッチがオフのときに隔離されるノードを形成する強誘電体メモリ・エレメントとを備えるメモリ・セルを含む強誘電体メモリの動作方法を提供する。この方法は、隔離ノードをメモリの別の電気エレメントに電気的に直接接続し、所定時間中第１および第２電極上の電圧を本質的に等化するステップから成る。好ましくは、メモリ・セルは、隔離ノードの２つを含み、電気的に直接接続するステップは、隔離ノードを電気的に直接接続するステップを含む。あるいは、電気的に直接接続するステップは、所定時間中、隔離ノードを第２電極に接続するステップを含む。
【００１７】
好適な実施形態において、本発明は強誘電体メモリを提供する。これは、各々、ソース／ドレインを有するトランジスタと、第１電極および第２電極を有するコンデンサとを備え、第１電極がトランジスタのソース／ドレインに接続され、トランジスタがオフのときに隔離されるノードを形成する複数のメモリ・セルと、前記セルの少なくとも２つの隔離ノードを所定時間中電気的に直接接続し、所定時間中これらノード上の電圧を本質的に等化する分路系を備えている。好ましくは、分路系は、ショットキ・ダイオード、抵抗素子、および１対のバック・ツー・バック・ダイオードから成る群から選択された分路素子を備える。好ましくは、メモリは、出力電圧を有する電源電圧電源を含み、分路トランジスタがゲートを含み、分路系は、分路トランジスタのゲートに接続された分流路と、分流路信号を分流路に印加する信号発生器とを含み、信号が、所定時間の少なくとも一部の間、出力電圧の電圧より高く昇圧される。
好ましくは、前述のメモリは、複数のメモリ・セルを含み、メモリ・セルの各々が隔離ノードの一方を含み、分路系は、所定時間中、セルの各々における隔離ノードの一方を、セルの１つの他方における隔離ノードの１つに電気的に直接接続する第１分路素子と、所定時間中、隔離ノードの少なくとも１つを、コンデンサの第２電極に電気的に直接接続する第２分路素子とを備える。好ましくは、メモリ・セルの２n個毎に、第２分路素子が１つあり、ｎは０から１０の整数である。あるいは、メモリ・セルの８ないし３２個毎に、第２分路素子が１つある。好ましくは、メモリは、コンデンサの第２電極に電圧信号を供給するプレート・ラインを備え、分路系は、隔離ノードおよびプレート・ラインを電気的に直接接続する分路素子を備える。好ましくは、メモリは、２つのトランジスタ、２つのコンデンサ、および２つの隔離ノードを有するメモリ・セルを含み、分路系は、２つの隔離ノードを電気的に直接接続する分路素子を備える。好ましくは、トランジスタおよびコンデンサは、メモリ内の第１メモリ・セルの一部であり、メモリは、複数のメモリ・セル、およびメモリ・セル内のトランジスタのゲートに接続されている複数のワード・ラインを含み、前述の所定時間は、本質的に、第１メモリ・セルに接続されているワード・ラインが選択されていない、メモリのサイクルの全てを含む。
【００１８】
更に別の態様において、本発明は強誘電体メモリ・セルを提供する。これは、第１ソース／ドレインを有する第１トランジスタおよび第２ソース／ドレインを有する第２トランジスタと、第１電極対を有する第１コンデンサおよび第２電極対を有する第２コンデンサとを備え、第１電極対の一方が第１トランジスタの第１ソース／ドレインに接続され、第１トランジスタがオフのときに隔離される第１の隔離ノードを形成し、第２電極対の一方が第２トランジスタの第２ソース／ドレインに接続され、第２トランジスタがオフのときに隔離される第２の隔離ノードを形成する。更に、第１隔離ノードおよび第２隔離ノードを電気的に直接接続し、ノード上の電圧を本質的に等化する分路素子を備える。
更に他の態様において、本発明は、第１ソース／ドレインを有するトランジスタと、第１電極および第２電極を有するコンデンサとから成るメモリ・セルを含む強誘電体メモリの動作方法を提供する。第１電極はトランジスタのソース／ドレインに接続され、トランジスタがオフのときに隔離されるノードを形成し、メモリ・セルは、２つのトランジスタ、２つのコンデンサ、および２つの分離ノードを含む。この方法は、所定時点において隔離ノードを電気的に直接接続し、当該所定時点においてコンデンサの第１および第２電極上の電圧を本質的に等化するステップから成る。好ましくは、メモリは、更に、ビット・ライン、ワード・ライン、およびプレート・ラインを含み、トランジスタは第２ソース／ドレインおよびゲートを含み、ビット・ラインを第２ソース／ドレインに接続し、ワード・ラインをゲートに接続し、プレート・ラインを第２電極に接続する。更に、前述の方法は、メモリ・セル上において、書き込み／書き換えサイクルを実行するステップであって、ワード・ライン上の電圧を上昇させ、書き込み／書き換えサイクルの終了時にビット・ライン上の電圧を、プレート・ライン上の電圧と同じ電圧に調節するステップを含む。好ましくは、メモリは、出力電圧を有する電源電圧電源と、ゲートを含む分路トランジスタと、分路トランジスタのゲートに接続された分流路を含み、出力電圧よりも高い電圧を、分流路に印加するステップを更に含む。
【００１９】
更に他の態様において、本発明は、強誘電体メモリ・セルの動作方法を提供する。強誘電体メモリ・セルは、第１ソース／ドレインを有する第１トランジスタおよび第２ソース／ドレインを有する第２トランジスタと、第１電極対を有する第１コンデンサおよび第２電極対を有する第２コンデンサとを備え、第１電極対の一方が第１トランジスタの第１ソース／ドレインに接続され、第１トランジスタがオフのときに隔離される第１のノードを形成し、第２電極対の一方が第２トランジスタの第２ソース／ドレインに接続され、第２トランジスタがオフのときに隔離される第２のノードを形成する。本方法は、第１隔離ノードおよび第２隔離ノードを電気的に直接接続し、ノード上の電圧を本質的に等化するステップから成る。
【００２０】
また、本発明は、強誘電体メモリの製造方法を提供する。強誘電体メモリは、ゲートおよびソース／ドレインを有するトランジスタと、ゲートに接続されたワード・ラインと、第１電極および第２電極を有し、第１電極がトランジスタのソース／ドレインに接続され、トランジスタがオフのときに隔離されるノードを形成するコンデンサと、第２電極および隔離ノードを電気的に直接接続する分路とを備える。本方法は、導電層を形成し、導電層をパターニングすることによって、ワード・ラインを製造するステップと、ワード・ラインを製造するステップと同時に、かつ同一プロセス・ステップにおいて、分流路を製造するステップから成る。好ましくは、本方法は、更に、第１電極とソース／ドレインとの間にコネクタを作成するステップと、コネクタを作成するステップと同時に、かつ同一プロセス・ステップにおいて、ノードと第２電極との間にコネクタを作成するステップと含む。
【００２１】
本発明による分路回路は、先に論じた従来技術の各々、および隔離ノードを含むその他のいずれのメモリ・セルとの組み合わせでも、有利に使用可能である。Ｋｏｉｋｅ  ｅｔ  ａｌ．（コイケその他）の参考文献に論じられているようなリフレッシュ方式を利用した回路と組み合わせると、周辺回路の簡素化、全チップ面積の縮小、およびサイクル・タイム全体の短縮がもたらされる。Ｓｕｍｉ  ｅｔ  ａｌ．（スミその他）の参考文献および米国特許第４，８７３，６６４号において論じられているような被駆動プレート・ラインを利用した回路と組み合わせると、アクセス・タイムの高速化が得られ、メモリ・セルの妨害が防止される。先に引用した米国特許第５，０３８，３２３号のような、固定プレート電圧方式と組み合わせると、ＴＣノードからの漏れに起因する妨害を防止する。更に、この解決策は比較的単純であり、製造が経済的である。本発明の多数のその他の特徴、目的および利点は、添付図面に関連付けて以下の説明を読むことによって明らかとなろう。
【００２２】
（好適な実施形態の説明）
１．概要
図１に注意を向けると、本発明によるメモリ・セル２０の一般化した電気回路図が示されている。メモリ・セル２０は、強誘電体メモリ２２、スイッチ２４および分路２６から成る。当技術分野では公知であるが、メモリ・セル２０は、メモリ・セルのアレイにおける多くのセルの１つであることが好ましい。強誘電体メモリ・エレメントは、第１端子２７および第２端子２９を含む。メモリ・セル２０をプログラムするには、ライン３０および３２を介してメモリ・エレメント２２間に電圧をかける。ライン３０に接続されている他のセルにアドレスする際に、強誘電体メモリ・エレメント２２が妨害されるのを防止するために、ライン３０と強誘電体メモリ・エレメント２２との間にスイッチ２４を挿入し、ノード３４を形成する。これは、スイッチ２４が開いている間隔離されている。スイッチ２４は、好ましくは、ライン２８上の信号によって制御される。いずれの実用的なメモリにおいても、ノード３４は、種々の漏れ経路を通じて電荷を拾い上げる可能性があり、この電荷が強誘電体メモリ・エレメント２２を妨害する虞れがある。本発明によれば、ノード３４と端子２９またはライン３２のようなメモリの他のエレメントとの間に分路２６を接続し、メモリ・サイクルにおける所定時点または複数の所定時点において端子２７および２９上の電圧を本質的に等しくし、ノード３４上の電荷または電圧が、強誘電体メモリ・エレメント２２を妨害するのを防止する。強誘電体メモリ・エレメントは、コンデンサ、ＦＥＴ、またはその他の適した強誘電体エレメントであればいずれでもよい。分路２６は、受動型でも能動型でもよい。受動分路の例には、ショットキ・ダイオード、バック・ツー・バック・ダイオード（ｂａｃｋ−ｔｏ−ｂａｃｋ  ｄｉｏｄｅ）、読み出しおよび書き込みサイクルの間所望の強制電圧の印加を可能とするには十分大きく、漏れのためにＴＣノードから漏れていくのと少なくとも同じ位速く、電流がプレート・ラインからＴＣノードに流れるには十分小さな抵抗を有する抵抗素子である。能動分路の例はトランジスタである。スイッチ２４は、ダイオード、トランジスタ、またはその他のいずれかの電子スイッチとすることができる。ライン３０は、ビット・ラインとし、ライン３２はプレート・ラインとすればよいが、これらのラインが他のメモリ・ラインであるアーキテクチャも想定している。
【００２３】
図２は、本発明の好適な一実施形態を示す。図２、および本明細書内の以降の図では、以前の図（複数の図）において既に紹介したエレメントと同一のエレメントは、当該以前の図（複数の図）において用いたのと同じ参照番号によって識別することとする。この実施形態では、強誘電体メモリ・エレメント２２はコンデンサであり、端子２７および２９はコンデンサの電極である。スイッチ２４は、ゲート２１、第１ソース／ドレイン２５および第２ソース／ドレイン２４を有するトランジスタである。トランジスタ２４のゲート２１は、ワード・ライン２８に接続されており、一方のソース／ドレイン２３はビット・ライン３０に接続されており、他方のソース／ドレイン２５はコンデンサ２２の一方の電極２７に接続されている。コンデンサ２２の他方の電極２９は、一般的にプレート電極２９と呼ばれており、プレート・ライン３２に接続されている。分路２６は、バック・ツー・バック・ダイオード対４２および４４として示されている。分路２６は、ＴＣノード３４とプレート・ライン３２との間に接続されている。好ましくは、トランジスタ２１はＭＯＳＦＥＴである。強誘電体コンデンサ２２は、タンタル化ストロンチウム・ビスマス、ＰＺＴ、または集積回路において有用な他のいずれかの強誘電体材料のような、積層状超格子化合物（ｌａｙｅｒｅｄ  ｓｕｐｅｒｌａｔｔｉｃｅ  ｃｏｍｐｏｕｎｄ）で作ることができ、電極対２７および２９の間にある。当技術分野では公知であるが、メモリ・セル４０は、通常、このようなセルの行および列から成るアレイにおける多くのセルの１つであり、完全な集積回路メモリは、２８のようなワード・ラインを複数、および３０のようなビット・ラインを複数含む。当技術分野では、かかるメモリで分路２６のないものを「１Ｔ／１Ｃ」メモリと呼ぶ。何故なら、これはメモリ・セル２０内に１つのトランジスタおよび１つのコンデンサを利用するからである。プレート・ライン３２は、全てのメモリ・セルに共通としてもよく、メモリ・セルのいくつかの行または列に共通としてもよく、あるいはメモリ・セルの各行毎に別個としてもよく、メモリ・セルの各列毎に別個としてもよく、あるいは他の構成を有することも可能である。また、当技術分野では公知であるが、回路４０は、完全なメモリ・セルとなることができ、または２Ｔ２Ｃ（２トランジスタ、２コンデンサ）セルを有するメモリの場合はメモリ・セルの半分であり、この場合、相補状態にある同様のセル対が、セル４０に対する基準として作用する。特定の層状超格子化合物、および典型的な集積回路メモリにおけるその使用に関する詳細な論述については、米国特許第５，５１９，２３４号を参照されたい。
【００２４】
ノード３４は、前述のＴＣノードと呼ばれるノードである。先に論じたように、そして当技術分野では公知であるが、ノード３４には種々の漏れ経路が出入りしており、このために電荷がノードから漏れ出す。この漏れのことをここでは、ノード３４の寄生漏れと呼ぶことにする。この漏れに付随して寄生抵抗があり、ここではノード３４の寄生漏れ抵抗と呼ぶことにする。以下で詳細に検討するが、分路２６は、メモリ・サイクルのある部分において、強誘電体コンデンサ２２間の電圧Ｖｆがメモリ・セル４０の状態を乱す最小電圧未満となるように、ノード３４およびプレート３２間の電圧を等化するか、あるいはノード３４およびプレート・ライン３２間の電圧差を少なくとも十分に低く保持する。
【００２５】
分路２６は、ノード３４と端子２９との間に直接的な電気接続を与え、強誘電体メモリ・エレメント２２の電子的状態に対する妨害を防止する時間中、ノード３４および端末２９上の電圧を本質的に等化するのであれば、いずれの素子としてもよい。直接的な電気接続とは、電流が当該接続を通過することを意図したものである。したがって、オン状態にあるトランジスタのソースおよびドレイン間の接続は直接的な電気接続であるが、コンデンサを介した接続は直接的な接続ではない。「本質的に等化する」とは、ノード３４および端子２９上の電圧が、妨害を生じ得ない程小さな電圧差の範囲内で等しいことを意味する。実際の電子素子では、２つの電圧が正確に等しくなるのは稀にしかあり得ない。例えば、オン状態にあるトランジスタは、そのソースおよびドレイン間に小さな電圧差を有する。何故なら、トランジスタ・チャネルがいくらかの抵抗を有するからである。実際、超電導体ではない導体はいずれも、電流がそれを通過する際、または電圧がそれに印加される際に、小さな電圧差を発生する。本質的に、１００ミリボルト（ｍｖ）未満の電圧は、技術的現状の強誘電体コンデンサに対して妨害を生ずることはなく、したがって差がこの値以下の量である電圧はいずれも、ここでは「本質的に等しい」と見なすことができる。好ましくは、分路はコンデンサ間の電圧差を１０ｍｖ以下に保持する。即ち、ノード３４および端末２９上の電圧は、１０ｍｖ以内で等しい。当技術分野では公知であるが、強誘電体材料がスイッチング電圧に応答するのに要する時間は、材料の温度、コンデンサの厚さ、および印加される電界（電圧）によって異なる。室温において約１８５０Åの膜圧、および５ボルトの印加電圧では、技術的現状の強誘電体材料がスイッチングを生ずるには約１ないし２ナノ秒（ｎｓ）を要する。厚さ２４００Åのサンプル、印加電圧３ボルト、および温度−２５℃では、同じ材料がスイッチングを生ずるには約１００ｎｓを要する。約３ボルトの印加電圧および厚さ２４００Åの強誘電体薄膜を用いた、典型的な技術的現状のメモリは、室温では、約１０ｎｓないし２０ｎｓでスイッチングを生ずる。したがって、現在における技術的現状の強誘電体素子では、約３ボルトの妨害に対して、電圧は１０ｎｓ以下、そして好ましくは約１ナノ秒以下の内に、等化しなければならない。
【００２６】
分路として使用可能な典型的な電子素子は、トランジスタ、ダイオード、および、特に、ショットキ・ダイオード、バック・ツー・バック・ダイオード、および、読み出しおよび書き込みサイクルの間所望の強制電圧の印加を可能とするには十分大きく、漏れのためにＴＣノードから漏れていくのと少なくとも同じ位速く、電流がプレート・ラインからＴＣノードに流れるには十分小さな抵抗を有する抵抗素子を含む。
【００２７】
２．詳細な説明
図２に示す本発明の実施形態において、分路２６は、１対のバック・ツー・バック・ダイオード４２および４４である。ダイオード４２および４４のカソードが接続され、ダイオード４２のアノードはソース／ドレイン２５に接続され、ダイオード４４のアノードはプレート・ライン３２に接続されている。電子工学技術の分野では公知であるが、ダイオード４２および４４の各々は、アノードからカソードへの方向にのみ電流を通過させるように機能し、したがって、このバック・ツー・バック・ダイオード対は、ノード３４からプレート・ライン３２への電流の流れを防止する。しかしながら、逆バイアスをかける場合には、漏れが生ずるようにダイオードを選択し、実際にはプレート・ライン３２およびノード３４間に十分な電流の流れを可能とし、読み出しまたは書き込みを行っていないときに、コンデンサ２２間の電圧Ｖｆが、スイッチングを生じさせる電圧である、コンデンサの強制電圧Ｖｃ未満となるようにする。しかしながら、漏れは非常に小さく、読み出しおよび書き込みサイクルの間コンデンサ２２間の印加電圧は、コンデンサが読み出しおよび書き込みサイクルにおいてスイッチングするのに要する短い時間中は、強制電圧よりもかなり高めに留まる。好ましくは、ダイオード対４２、４４の漏れは、ＴＣノード３４の寄生漏れの総和よりも１００倍以上大きい。典型的な技術的現状の強誘電体メモリでは、ＴＣノードの漏れは、１平方センチメートル（ｃｍ）当たり約１マイクロアンペアのオーダーである。好ましくは、ダイオード対４２，４４の漏れは、１平方ｃｍ当たり１マイクロアンペアないし１平方ｃｍ当たり１０００マイクロアンペアの間であり、最も好ましくは、１平方ｃｍ当たり５０マイクロアンペアないし１平方ｃｍ当たり１５０マイクロアンペアである。好適な実施形態では、ダイオードの漏れは、１平方ｃｍ当たり約１００マイクロアンペアである。
【００２８】
好ましくは、ダイオード４２および４４は、ショットキ・バリア・ダイオードである。これらを形成するには、好ましくは、プラチナで形成したコンデンサ電極２７および２９をダイオードのアノードとして用い、ダイオードの各々のカソードとして作用する、低濃度にドープしたｎ型ポリシリコンの層と電極を接続する。
【００２９】
図３は、メモリ・セル５２を含むメモリ・アレイ５０から成る本発明の別の好適な実施形態の電気回路図を示す。メモリ・セル５０は、分路素子２６が、１対のソース／ドレイン５７および５８有するトランジスタ５６から成ることを除いて、先に論じたメモリ・セル２０および４０と同一である。好ましくは、トランジスタ５６はＭＯＳＦＥＴである。ソース／ドレイン５７はノード３４に接続されており、ソース／ドレイン５８はプレート・ライン３２に接続されている。トランジスタ５６のゲートは分流路６０に接続されている。第２メモリ・セル６２は、そのトランジスタ２４のゲート６１が異なるワード・ライン６８に接続され、分路トランジスタ６６のゲート６９が、異なる分流路７０に接続されていることを除いて、メモリ・セル５２と同一であり、その他の接続部は、共通プレート・ライン３２で反射した、メモリ・セル５２のそれらの鏡像である。当技術分野では公知であるが、ビット・ライン３０に接続するメモリ・セル５２および６２を含むメモリ・セルの列が多数回複製され、各列が、点線７４および７６で示すように、別個のビット・ラインを有し、メモリ・セル５２を含む行のようなメモリ・セルの行が多数回複製され、各行が、破線７８で示すように、別個のワード・ラインおよび分流路を有し、行の各対が共通プレート・ラインを共用し、メモリ・アレイ５０を形成する。当技術分野では公知であるが、メモリ５０を動作させるには、書き込みおよび読み出しサイクルの間、それぞれ、信号ＷＬｎおよびＣＰをｎ番目のワード・ライン２８および共通プレート・ライン３２に、ぞれぞれ、ＩＣチップ上の回路（図示せず）によって印加し、信号ＢＬｍをｍ番目のビット・ライン３０上に印加または発生させる。ＷＬｎ＋１のような同様の信号も、メモリ・アレイ５０の他のワード・ライン、ビット・ライン、およびプレート・ライン上に印加または発生する。図３に示す本発明の実施形態によれば、本発明による集積回路メモリ５０を動作させるには、ＩＣチップ上の回路（図示せず）によって、ｎ番目の分流路６０に追加の信号ＳＬｎを印加する。同様の信号も、メモリ・アレイ５０の他の行７８に対応して、７０のような他の分流路に印加される。今論じた信号を発生するための回路については、ここでは詳細に論じない。何故なら、かかる回路は当技術分野では周知であるからである。加えて、本発明を動作させる間、ＴＣノード３４およびその他のＴＣノード上に、信号ｄｎを発生する。ｎ番目のコンデンサ２２間に発生する信号Ｖｆｎについては、既に述べた。
【００３０】
図３に示す本発明の実施形態の動作は、典型的な読み出し／書き込みサイクル中において回路５０の種々のエレメント上に印加する信号および発生する信号を検討することによって、理解することができよう。図３における種々の回路エレメントに印加する信号および発生する信号ＢＬｍ、ＷＬｎ、ＳＬｎ、ＣＰ、ｄｎ、およびＶｆｎをボルト単位で、時間の関数として表わすタイミング・チャートを図４に示す。この実施形態では、プレート３２は、アレイ５０内の全メモリ・セルに共通となっており、１／２Ｖｃｃの一定電圧に保持されている。サイクルの開始前では、ＳＬｎは高で、分路抵抗５６をオンとし、ノード３４をプレート・ライン３２に接続する。したがって、ノード３４上の信号ｄｎは、１／２Ｖｃｃよりも僅かに低い電圧となる。Ｖｃｃからの非常に小さな偏差は、トランジスタ５６間の小さな電圧降下によるものであり、この電圧降下は、ノード３４の寄生漏れ抵抗と直列のその内部抵抗から成る分圧器によって生ずる分圧によるものである。サイクルの開始時、ＳＬｎは０ボルトに低下し、トランジスタ５６をオフに切り替え、ＷＬｎは高に移行し、トランジスタ２４をオンに切り替え、ノード３４をビット・ライン３０に接続する。当技術分野では公知であるが、ビット・ライン３０は０ボルトに「プリチャージ」されており、フロートされている。当技術分野では公知であるが、ワード・ラインを昇圧する、即ち、ＷＬｎは１．５Ｖｃｃに移行する。電圧Ｖｆｎがコンデンサ２２の強制電圧よりも大きくなるまで、プレート・ラインが１／２Ｖｃｃに留まる間、ノード３４がビット・ライン電圧に低下することにより、電圧Ｖｆｎは負に移行し始める。即ち、回路は、電圧「読み出し電圧」、即ち、本発明の背景において論じた、メモリ・セルを読み出すために必要な電圧を発生する。この時点において、コンデンサ２２が、電圧差によって発生した電界の方向と逆の分極方向（ｐｏｌａｒｉｚａｔｉｏｎ  ｄｉｒｅｃｔｉｏｎ）を有する状態、即ち、読み出し電圧とは逆の状態条件（ｓｔａｔｅ  ｃｏｎｄｉｔｉｏｎ）にある場合、スイッチングを行う。電界と同じ方向を有する状態にある場合、即ち、読み出し電圧と同じ状態条件にある場合、スイッチングを行わない。信号ＢＬｍ、ｄｎ、およびＶｆｎは、この時点の後、サイクルの開始前の強誘電体コンデンサ２２の状態に応じて、２つの異なる値の一方を取る。以前の状態が読み出し電圧の方向と逆である場合の値を実線で示し、以前の状態が読み出し電圧状態と同一である場合の電圧を点線で示す。同じ状態条件において、ｄｎおよびＢＬｍはほぼゼロとなる。強誘電体コンデンサ２２の線形容量の結果として、常にビット・ラインにはいくらかの電荷の移転があるという事実のため、これらは完全にはゼロとはならず、したがって、Ｖｆｎはほぼ−１／２Ｖｃｃとなる。逆の状態条件では、スイッチングする強誘電体コンデンサはスイッチング電荷を与え、このためにビット・ライン電圧ＢＬｍが多少上昇するためノード３４の電圧ｄｎがこれ以上低下するのを防止し、コンデンサ２２間に発生した負電圧Ｖｆｎを低下させる。当技術分野では公知であるが、ビット・ライン３０と基準電圧との間に接続されたセンス・アンプ（図示せず）��、より高い逆状態電圧４０６を検出した場合、ビット・ラインをＶｃｃに持っていく。これは、ｄｎをＶｃｃに駆動し、Ｖｆｎを本質的に＋１／２Ｖｃｃに駆動する。センス・アンプがビット・ライン３０上で同じ状態電圧４０８を検知した場合、ビット・ライン、したがってｄｎを本質的に０ボルトに持っていき、Ｖｆｎを本質的に−１／２Ｖｃｃに駆動する。いずれの場合でも、これによってメモリをその元の状態と同じ状態に書き換え、同時にビット・ライン３０を通じてセルの元の状態を外部記憶場所に出力する。任意に、一旦メモリ・セルから読み出しが行われたなら、本質的に図４のＢＬｍ曲線上で「ＯＷ」で示す時点において、書き込みを行うことができる。この場合、ビット・ラインは、セルに書き込むデータに応じて、高または低のいずれかに駆動され、対応する効果がｄｎおよびＶｆｎ上に現れる。任意の書き込みサイクルは、完全なメモリ・サイクルを更に短縮する。セルの状態を読み出し任意に書き込んだ後、ワード・ライン信号ＷＬｎはゼロに低下し、トランジスタ２４をオフに切り替える。すると、ＢＬｍ信号は再びゼロに駆動される。これは当技術分野では公知である。本発明の背景において論じた種々の漏れモードによってノード３４から電圧が流出する可能性が生ずる前に、分流路信号ＳＬｎは高に移行し、トランジスタ５６をオンに切り替え、ｄｎを本質的に１／２Ｖｃｃに上昇させ、Ｖｆｎを本質的にゼロに低下させる。これによって、次の読み出し／書き込みサイクルまで、メモリ・セル５２の状態のあらゆる妨害を防止する。
【００３１】
本発明による集積回路メモリ５０（図３）のレイアウト例５００を図５に示す。当技術分野では公知であるが、レイアウト５００は、アレイ５０を製造する際に用いられるマスクを表わし、低濃度にドープしたシリコン基板上に堆積される、回路の種々の部分を示すとも考えることができる。レイアウト５００は、アレイの２つの列、単一の行、および別の行の一部を示す。アレイの残りは、単に、図示した部分の繰り返しである。他の部分を一層明確化するために、ビット・ラインを示さない。斜線を付けた水平領域２８，７０等は、ポリシリコン・ラインであり、それぞれ、ワード・ラインおよび分流路である。垂直構造５０４および５０５ならびに垂直構造に接続する５１８のような部分は、高濃度にドープしたアクティブ領域である。ライン２８，７０等がアクティブ領域と交差する、２１および５９のような場所では、トランジスタのゲートが形成される。当技術分野では公知であるが、ポリシリコンを配しパターニングした後、アクティブ領域を形成するイオン注入を実行し、ポリシリコンが被覆するアクティブ領域５０４および５０５の領域にイオン・インプラントが到達するのを、ポリシリコンが防止する。電極２７および２９ならびに強誘電体層５１０を有するコンデンサ２２、ならびにアクティブ領域２３および２５やゲート２１を有するトランジスタ２４、ならびにアクティブ領域５７および５８やゲート５９を有する分路トランジスタ５６、ならびにプレート・ライン３２のような回路の種々の部分は、図３で用いたのと同じ番号で示す。トランジスタ２４のアクティブ領域２５、およびトランジスタ５６のアクティブ領域５７は、本質的に同一領域であり、コンデンサ２２の下側電極２７の下に位置し、ＴＣノード３４を含む。アクティブ領域２３へのビット・ラインのコンタクト５０６は、他の層に形成された孔であり、アルミニウム、タングステン、チタン、ポリシリコン、その組み合わせ、または当技術分野において公知の他の適切な材料のような導電体で充填する。アクティブ領域５８へのプレート・ラインのコンタクト領域５２２も、他の層を貫通する孔であり、好ましくはチタンを含有する同様の導体で充填され、プレート・ライン３２と接触する。上側電極２９は、強誘電体層５１０と接触し、強誘電体層５１０上のエッチングされた領域を埋める、プレート・ライン３２の一部によって形成される。プレート・ライン３２は、プラチナで形成することが好ましいが、当技術分野では公知のその他の導電性材料で構成することも可能である。領域５１６は、当技術分野では公知であるが、厚いフィールド酸化物領域である。分流路７０は、５１５においてフィールド酸化物領域５１６と重複しているので、マスクが僅かにずれた場合でも、アクティブ領域の注入による望ましくない導通領域は形成されない。この設計は、分流路７０がオンとなりＴＣノード３４を次のセルのＴＣノードと接続する間に導通する、小さな望ましくないチャネル領域５３０を形成する可能性がある。これは、双方のセルが非選択でも問題を生じない。何故なら、双方は常にこのときには同一電圧にあるからである。しかしながら、一方のセルが選択され他方のセルが選択されない場合、選択されないセルのノードは１／２Ｖｃｃとなり、選択されたセルのノードはゼロおよび１／２Ｖｃｃ間で変動する。これは、選択されないセルに妨害を生ずる虞れがある。領域５３０は、「等倍率」の図面では明確に示すことができないので、実際には図に示すよりも小さい。そして、プレート・ライン３２へのコンタクト５２２が低抵抗コンタクトの場合、チャネル領域５３０を介した漏れが妨害を起こすことはなく、回路に影響を与えない。
【００３２】
図５のレイアウトにおいて分路系１１が占める領域は、通常ではアレイの行を１つ置きに分離し行を隔離するための領域である。分路系は、分流路６０がＶｃｃである限り、領域２５、５９、５１８、および５３０を既定の電圧、前述の実施形態では１／２Ｖｃｃに保持する。したがって、この領域は、分路系があっても、１組の行を次の組から隔離するように作用する。実際には、この領域はもう少し大きめに作られ、分路トランジスタを収容し、必要であれば、追加のフィールド酸化物５１６を加えてチャネル５３０を閉じる（ｃｌｏｓｅ  ｕｐ）ことも可能であるが、マスクの整合を注意深く制御すれば、余分な領域は不要である。このように、この設計における分路系１１は、チップ上において用いる追加の空間は、あるにしても、非常に小さくて済む。更に、好ましくは、分流路６０および分路トランジスタ５６は、ワード・ライン２８およびトランジスタ２４を形成するのと同時に、そして同一プロセス工程において作成し、孔５２２、この孔を埋めるプラグ、およびプレート・ライン３２に対する残りの接続部は、孔５０６およびアクティブ領域２３へのメタライゼーション接続部を形成するのと同時に、そして同一プロセス工程において作成する。その場合、分路系１１の製造は、追加の製造プロセス工程を全く必要としない。
【００３３】
プレート・ライン３２への単一の分路接続１３７が多くのメモリ・セル１０４，１０５に対応する本発明によるメモリ・アレイ１００を図６に示す。この実施形態では、図２および図３の実施形態におけると同様、基本的なメモリ・セル１０４は、強誘電体コンデンサ２２およびトランジスタ２４から成り、図１の論述において説明したように接続されている。また、各メモリ・セル１０４は、１４０のような分路トランジスタも含む。基本メモリ・セル１０４は、多くのメモリ・セルの行１７０を形成する複数のセル１０４、１０５ないし１２３の１つであり、１０５および１２３間のセルは、３つのドットで示しており、またセルの列１７２内の複数のセル１０４、１０８等の１つである。当技術分野では公知であるが、複数のかかるセルの行および列がメモリ・アレイ１００を形成する。分路トランジスタ１４０のソース／ドレイン１６１は、プレート・ライン３２に接続され、更に直前のメモリ・セル（図示せず）の右側の分路トランジスタ（図示せず）のソース／ドレインにも接続されている。一方、ソース／ドレイン１６２はノード３４に接続されている。分路トランジスタ１４１のソース／ドレイン１６３は、ノード３４に接続されており、一方ソース／ドレイン１６４はノード１３４に接続されている。同様に、行１７０内の分路トランジスタ１４２ないし１５９は、セル１０５ないし１２３のノード１３４ないし１５４間に直列に接続されている。分路トランジスタ１５９のソース／ドレイン１６８は、プレート・ライン３２に接続され、更に次のメモリ・セル（図示せず）における左側の分路トランジスタ（図示せず）にも接続されている。このように、行１７０内の分路トランジスタ１４０，１４１等は全て、隔離されたノード３４，１３４等の間に直列に接続され、１６１および１６８のような１つまたは２つのトランジスタのソース／ドレインに接続された、１３６および１３７のようなラインが時折あり、ライン１３６、１３７はプレート・ライン３２に接続されている。好適な実施形態では、２n個のメモリ・セル毎に、即ち、分路トランジスタ１４１、１４２等（２n＋１）個毎に、ソース／ドレインがプレート・ラインに接続されている。ｎはゼロから１０までの整数である。しかし、本発明では、この数は、好ましくは、分路系１０１に用いられる材料、セル内で使用される領域とメモリの信頼性との間の種々のトレードオフ、メモリを適用する用途、およびその他の設計基準を含む多くの要因に依存すると考えている。最も好ましくはｎ＝３であり、したがって、ソース／ドレインは、９つの分路トランジスタ１４１、１４２等毎に、プレート・ラインに接続される。行１７０内の全ての分路トランジスタ１４０、１４１、１４２、１５９等のゲート１７１、１７２、１７３、ないし１８９等は、分流路１０２に接続されている。したがって、分流路１０２が高の場合、分路トランジスタ１４０、１４１、１４２、１５９等は全てオンに切り替わり、ノード３４，１３４、ないし１５８等は全て、ノードが行１７０内のどこにあるかに応じて、最大で（２n）／２個のトランジスタを介して、プレート・ライン３２に接続される。同様に、（ｎ＋１）番目の行１９０は、一連の分路トランジスタ１８１、１８２、１８３、ないし１９９等を含み、それらのゲートは全て、アレイ１００内のメモリ・セルの各行毎に分流路１０３等に接続される。
【００３４】
図６の実施形態では、内部ＴＣノードとプレート・ライン間の分路は、１つの行では時折配置されているだけであり、メモリ記憶状況が場合によっては妨害を招くという可能性がある。かかる状況は、一方の種類の単一信号、例えば、低信号が、他方の種類の多数の信号、例えば高信号の間に格納された場合である。この場合、分流路１０２がオンに切り替わると、１／２Ｖｃｃよりも高い信号が一時的に発生し、これがノードに伝わり、低状態に切り替わり、セルを妨害する可能性があり、更にセルを高状態に再び切り替える可能性もあり得る。同様に、高信号を有するセルに、低信号を有する多くのセルが隣接する場合も考えられる。隣接するセルが同じ信号を有する場合、妨害はない。何故なら、セル間に一時的な電圧があっても、セル内に格納されている状態と同一方向であるからである。隣接する１つのセルのみが逆符号を有する場合、これも妨害を生ずることはない。何故なら、正味の信号でみれば、１／２Ｖｃｃとなるからである。
【００３５】
これまでの章で記載した妨害は、サイクルの書き換え段階（ｒｅｗｒｉｔｅ  ｐｈａｓｅ）の後でワード・ラインが低下する前に、ビット・ラインをプレート・ライン電圧に戻すことによって克服することができる。例えば、以下の図１１の実施形態を参照されたい。これによって、強誘電体コンデンサが高状態または低状態のいずれを保持していても、いずれの強誘電体コンデンサ間にも電圧がないことが保証される。
【００３６】
前述の妨害を克服する別の方法は、本発明の関連する好適な実施形態、即ち、図７に示すメモリ・アレイ７００を使用することである。アレイ７００の基本メモリ・セル７０４は、４Ｔ２Ｃ設計である。即ち、４つのトランジスタ７２４、７５４、７４１、および７４２、ならびに２つのコンデンサ７２２および７５２を含む。図７の回路を図６の回路と比較すると、図７のトランジスタ７２４、７５４、７４１、および７４２、コンデンサ７２２および７５２、ビット・ライン７３０および７３１、ワード・ライン７２８、分流路７０２、ならびにプレート・ライン７３２間の接続は、図６のトランジスタ２４、１２４、１４１、１４２、コンデンサ２２および１２２、ビット・ライン３０および１３０、ワード・ライン２８、分流路１０２、ならびにプレート・ライン３２間の接続と同一であることが示される。また、図７における分路系７０１のエレメントおよび接続も、図６におけると同一である。即ち、プレート・ライン７３２に接続するライン７３６、７３７が時折あり、更に接続部に余分なトランジスタ７４０があって、７３４のような各ＴＣノードが、それとプレート・ライン７３２との間に、７４０のようなトランジスタを有することを保証する。図７の回路における相違は、ライン７３０、７３１、７０２、７２８、および７３２にそれぞれ印加される信号ＢＬＴｍ、ＢＬＣｍ、ＳＬＴｎ、ＷＬＴｎ、およびＣＰＴｎにある。分路系７０１がない場合、図７の回路は、ＤＲＡＭおよびＦｅＲＡＭ双方において用いられている周知の２Ｔ２Ｃ設計となり、この場合コンデンサ７２２およびトランジスタ７２４から成る１／２セル７０５が、コンデンサ７５２およびトランジスタ７５４から成る１／２セル７０６に対するダミー即ち相補セルとして作用する。したがって、セル７０４は、前述の２Ｔ２Ｃメモリ・セル設計の改良であり、その改良の鍵となる部分は、分路系７０１である。公知の２Ｔ２Ｃ設計におけると同様、改良４Ｔ２Ｃ設計でも、コンデンサ７５２は常にコンデンサ７２２とは逆の状態であり、したがって、読み出しおよび書き込みサイクルの終了時には、ノード７３４および７３５の一方は高電圧即ちＶｃｃ電圧となり、他方は低電圧即ちゼロ電圧となる。つまり、分流路７０２が高に移行しトランジスタ７４１がオンに切り替わると、ノード７３４および７３５上の電圧は素早く１／２Ｖｃｃになる。これは、各４Ｔ２Ｃセルに当てはまり、したがって隔離されているノード全てが１／２Ｖｃｃとなる。このように、かかる設計では、プレート・ライン７３２への接続７３６、７３７等は非常に少ない数で済む。何故なら、プレート電圧が固定でパルス状でない場合、その唯一の機能は、隔離されているノード７３４および７３５を１／２Ｖｃｃに保持することであり、読み出しまたは書き込みの後にこれらを１／２Ｖｃｃに持っていくことではないからである。
【００３７】
メモリ・アレイ１００および７００のセル・レイアウト例を図８に示す。論述を容易にするために、直前に説明した図７の回路７００について論ずることにするが、図６の回路１００についても論ずることができることは、当業者には明らかであろう。図５におけるように、ポリシリコンのワード・ライン７２８および分流路７０２は、斜線を付けた主水平領域であり、主に垂直に向いた領域８０３、８０４および８０５は高濃度にドープしたアクティブ領域である。この場合も、ポリシリコンの下にある領域には、ドープ即ち注入が行われず、ポリシリコンがアクティブ領域と交差するところには、７２４および７４１のようなトランジスタの７２１および７７１のようなゲートがそれぞれ形成される。ビット・ライン７３０、７３１がこのレイアウトに示されている。ビット・ライン７３０は、コンタクト８０６内にあるメタライゼーション導電性プラグを通じてアクティブ領域７２３に接触する。この実施形態では、強誘電体コンデンサ７２２は、厚い酸化物層８３０上で、トランジスタ７２４からある距離だけずれている。かかるコンデンサ構造に関する詳しい論述については、１９９５年１１月２１日に付与された米国特許第５，４６８，６８４号を参照されたい。アクティブ領域７２５との接触は、コンタクト・ホール８０８内にある導電性プラグ、および下側電極７２７に接続するメタライゼーション層８０９を通じて行われる。強誘電体層８１０は下側電極７２７を覆い、上側電極７２９は強誘電体層８１０の上に位置する。上側電極およびプレート・ライン７３２間の接触は、コンタクト・ホール８２２と、当該ホールに突入し強誘電体層５１０と接触するプレート・ライン・メタライゼーションの一部とを介して行われる。分流路７０２は、フィールド酸化物領域８１６と８１５において重複しているので、マスクが多少ずれた場合、アクティブ領域の注入による望ましくない導電性領域は形成されない。トランジスタ７４０の分路アクティブ領域７７０間の接触は、２、４、８、１６、または３２個のセル毎に、分路トランジスタのアクティブ領域７７０へのコンタクト・ホール８４０、接続部７３６を形成するメタライゼーション８４１、および導電性プラグがプレート・ライン７３２に接続するコンタクト・ホール８４２を介して行われる。
【００３８】
図６および図７の設計に用いるチップ面積は、メモリ・セルへの妨害を回避する同等の従来技術のメモリ設計よりもはるかに少ない。余分なＭＯＳＦＥＴ，即ち、分路トランジスタ１４０等が占めるチップ面積は非常に少ない。これらはビット・ライン７３０および７３１の下に位置し、セルの設計に既に含まれているポリシリコン・ラインを用いるか、あるいは容易に組み込むことができ、これらは既存のドープしたアクティブ領域を利用し、余分なコンタクトを全く必要としない。セル領域を主に使用するのは、プレート・ラインへの接続部１３６、１３７、７３６、７３７等であり、これらは余分な領域を必要とする。しかしながら、これらはセル８ないし３２個毎にあればよいので、プレート・ラインへの接続によって使用される余分なセル領域は最小限に抑えられ、従来技術のこの問題に対する解決策において浪費される領域よりは遥かに少ない。更に、分流路７０２および７４１のような分路トランジスタの製造は、ワード・ライン７２８およびトランジスタ７２４と同時にかつ同じプロセス工程において行われ、分路接続構造８５０全体、即ち、コネクタ７３６、コンタクト・ホール８４０およびこの孔を満たすプラグ、ならびにコンタクト・ホール８４２およびこの孔を満たすメタライゼーションは、コンデンサ７２２およびアクティブ領域７２５間の接続と同時に、かつこれを行うために用いられる同じプロセス工程で形成されるので、分路系７０１を製造するためには、追加のプロセス工程を必要としない。
【００３９】
図９は、プレート電圧ＣＰｎを固定した場合のタイミング図、即ち、縦軸に沿って電圧および横軸に沿って時間を表わし、図６の実施例に対する信号ＢＬｍ、ＷＬｎ、ＳＬｎ、ＣＰｎ、ＳＬ（ｎ＋１）、ｄｎｍ、ｄ（ｎ＋１）ｍ、Ｖｆ、およびＶｃｃを示すグラフである。このタイミング図について論ずるにあたり、セル１０４および１８４に言及する。何故なら、他のセルは、そのワード・ラインおよびビット・ラインが選択された場合に同様に動作するからである。図９のタイミング図は、２Ｔ１Ｃメモリ・セル１０４に対して読み出しまたは書き込みが行われている、即ち、選択されたセルであり、セル１８４は選択されないセルであることを想定したものである。Ｖｃｃは、メモリの電源がオンになっている限り、通常サイクル間ではオンのままであるが、サイクルの開始時にオンになり、サイクルの終了時にオフとなるように示すことにより、サイクル・タイミングと共に、電力投入および電力遮断のタイミングについても論ずることができるようにした。分流路信号ＳＬｎおよびＳＬ（ｎ＋１）、ならびにアレイ１００内の分流路の残りは、電力投入時にオンとなり電源電圧Ｖｃｃと共にＶｃｃに達する。これより、分路トランジスタ１４０、１４１等および１９１、１９２等がオンに切り替わる。その直後に、プレート・ライン電圧ＣＰｎが１／２Ｖｃｃに達し、ｄｎｍおよびｄ（ｎ＋１）ｍが１／２Ｖｃｃに上昇する。何故なら、分路トランジスタ２４および１９１がオンとなり、したがってＶｆはゼロに留まるからである。セル１０４の読み出し／書き込みサイクルの丁度開始前に、ＳＬｎは低となり、トランジスタ１４０および１４１等をオフに切り替え、その後直ぐにＷＬｎが高となり、トランジスタ２４をオンに切り替える。ＢＬｍは、当技術分野では公知のプリチャージのために低となっており、したがってｄｎｍはほぼ０ボルトに向かって低下する。すると、図４の対応する信号について論じたように、信号ＢＬｍ、ｄｎｍおよびＶｆが応答し、時点ＯＷにおいて任意の書き込みが再び行われるが、相違が１つある。この場合、ワード・ライン信号ＷＬｎは最初にＶｃｃに上昇し、次いでブースト回路（図示せず）によって１．５Ｖｃｃに昇圧され、メモリ・セル１０８の状態に応じて、ＢＬｍおよびｄｎｍを完全なＶｃｃ電圧に上昇させるか、または完全な０ボルトに低下させ、その結果、Ｖｆが最大Ｖｃｃ電圧の１／２に上昇するか、または完全な０ボルトに低下する。ＷＬｎ信号はゼロに低下し、読み出し／書き込みサイクルの終了を開始し、トランジスタ２４をオフに切り替え、ノード３４を隔離し、次いで、当技術分野では公知のプリチャージ回路によってＢＬｍが再びゼロに低下し、次のサイクルに備える。次に、ＳＬｎが再びＶｃｃに上昇してトランジスタ１４０および１４１をオンに切り替え、ｄｎｍを再度１／２Ｖｃｃに持っていく。このサイクル全体にわたって、選択されないセルの分流路電圧、即ち、ＳＬ（ｎ＋１）は高に留まり、ｄ（ｎ＋１）ｍを１／２Ｖｃｃに保持する。電力遮断時に、Ｖｃｃは低下し始め、ＳＬｎおよびＳＬ（ｎ＋１）も低下する。Ｖｃｃの低下が検出されると直ちに、Ｖｃｃがゼロに低下することができる前に、ＣＰｎは素早く０ボルトに引き下げられ、ｄｎｍおよびｄ（ｎ＋１）をゼロに引き下げる。次いで、Ｖｃｃ、ＳＬｎ、およびＳＬ（ｎ＋１）はその０ボルトへの低下を継続する。
【００４０】
図１０は、プレート電圧ＣＰｎをデコードしパルス状に１／２Ｖｃｃにした場合のタイミング図、即ち、縦軸に沿って電圧および横軸に沿って時間を取り、図６の実施例に対する信号ＢＬｍ、ＷＬｎ、ＳＬｎ、ＣＰｎ、ＳＬ（ｎ＋１）、ｄｎｍ、ｄ（ｎ＋１）ｍ、Ｖｆ、およびＶｃｃを示すグラフである。このタイミング図について論ずるにあたり、再びセル１０４および１８４に言及する。何故なら、他のセルは、そのワード・ラインおよびビット・ラインが選択され、セル１０４が選択され、セル１８４が選択されない場合に同様に動作するからである。前述の論述におけると同様、電力投入および電力遮断サイクルが図に含まれている。この実施形態のタイミングに対する主な相違は、プレート・ライン信号ＣＰｎが、セル１０４が選択されているサイクル中を除いて低に留まっていることであり、その場合、分流路信号ＳＬｎがゼロに低下した後に、ＷＬｎが上昇するのとほぼ同時に、１／２Ｖｃｃに上昇することである。その結果、ｄ（ｎ＋１）ｍおよびｄｎｍは、トランジスタ２４がオンに切り替わるまで０ボルトに留まり、その時、ＳＬ（ｎ＋１）は未だ高であるので、ｄ（ｎ＋１）ｍはＣＰｎと共に１／２Ｖｃｃに上昇し、ｄｎｍは本質的にビット・ライン電圧ＢＬｍに上昇する。これは、前述と同様、メモリ・セル１０４の状態によって異なる。そして、ＷＬｎの低下およびＳＬｎの上昇に続いてＣＰｎがゼロに低下するまで、ＢＬｍ、ｄｎｍおよびＶｆの応答は、図９のタイミング図におけると同一である。この時点で、ｄｎｍおよびｄ（ｎ＋１）ｍは、ＣＰｎと共にゼロに低下することによって応答する。電力遮断は単純であり、ＳＬｎおよびＳＬ（ｎ＋１）がＶｃｃと共にゼロに低下する。
【００４１】
図１１は、プレート電圧ＣＰｎをデコードしパルス状にＶｃｃにした場合のタイミング図、即ち、縦軸に沿って電圧および横軸に沿って時間を取り、図６の実施例に対する信号ＢＬｍ、ＷＬｎ、ＳＬｎ、ＣＰｎ、ＳＬ（ｎ＋１）、ｄｎｍ、ｄ（ｎ＋１）ｍ、Ｖｆ、およびＶｃｃを示すグラフである。このタイミング図について論ずるにあたり、再びセル１０４および１８４に言及する。何故なら、他のセルは、そのワード・ラインおよびビット・ラインが選択され、セル１０４が選択され、セル１８４が選択されない場合に同様に動作するからである。前述の論述におけると同様、電力投入および電力遮断サイクルが図に含まれている。ＣＰｎ信号は、図９および図１０の実施例と比較すると、この実施例ではその大きさおよびタイミング双方で相違する。プレート・ライン信号ＣＰｎは、分流路信号ＳＬｎが低下した後でＷＬｎが上昇するのとほぼ同時に、最大電源電圧Ｖｃｃに駆動され、書き換え／書き込み段階においてＷＬｎが１．５Ｖｃｃにある間に再度ゼロに戻る。ＣＰｎが最大電源電圧Ｖｃｃになる結果、ＢＬｍおよびｄｎｍは、それぞれ、１１０２および１１０４におけるそれらの初期上昇において多少高くなり、Ｖｆは読み取りパルス１１０５において−Ｖｃｃ付近に移行し、ｄ（ｎ＋１）ｍは最大電源電圧Ｖｃｃに移行する。書き換え／書き込み段階の間、即ち、ＢＬｍおよびｄｎｍ信号の領域１１０６、１１０８において、ＣＰｎがゼロに低下する結果として、Ｖｆは書き換えまたは書き込みパルス１１１０においてＶｃｃに上昇し、ｄ（ｎ＋１）ｍは同時にゼロに低下する。書き換え／書き込み段階中にＣＰｎが最大電源電圧となり再度ゼロに戻ることの別の結果として、メモリ・セル１０８が同一状態にある場合、およびそれが逆の状態にある場合で、サイクルの異なる部分において書き換え／書き込みが行われることがあげられる。即ち、同一状態では、書き換え／書き込みは時間領域１１１１で行われ、逆状態では書き換え／書き込みは時間領域１１１２で行われる。また、ノード３４およびプレート・ライン３２は双方とも０ボルトであるので、領域１１１４において、逆状態の場合にはＣＰｎが低下したとき、同一状態の場合にはゼロに戻るときに、プレート・ライン３２およびノード３４は双方とも最大電圧Ｖｃｃにあるという事実のために、Ｖｆ信号は、最大Ｖｃｃ電圧に上昇する前に、一時的に時点１１１３において０ボルトに戻ることに注意されたい。この実施形態における別の相違は、ＣＰｎが最大電源電圧Ｖｃｃにあるタイミング・サイクルの部分において、ＳＬ（ｎ＋１）信号が昇圧されることである。この昇圧によって、選択されないセルのノードが最大電源電圧Ｖｃｃに上昇することを保証する。即ち、ゲートがＶｃｃにあるトランジスタは、通常、最大Ｖｃｃ電圧が一方のソース／ドレインから他方に転送されるのを防止する内部電圧スレシホルドを有する。しかしながら、分流路を昇圧することによって、最大電圧を転送することを可能にする。これによって、選択された行１７０と対をなす行１９０の選択されないセルにおいて、分路トランジスタ１９１等が最大にオンとなり、プレート・ライン３２上の余分な電圧を分流させ、プレート・ライン３２上のより高い電圧によって行１９０内の非選択セル１８６等に対する妨害を防止することができる。図１１の実施形態における更に別の相違は、ビット・ラインがプリチャージ回路によってゼロに戻される領域１１１６の間、ＷＬｎは高に留まることである。これによって、ｄｎｍは、直ちに時点１１１８において、前述の実施形態におけるような１／２Ｖｃｃではなく、ゼロに持っていかれる。電力遮断は、図１０におけると同一である。
【００４２】
図１２は、共用分流路を採用するメモリ・セル・アレイ１２００のレイアウトであり、図１３はこのアレイの回路図である。トランジスタ２４およびコンデンサ２２は、図５におけるものと同一であり、種々の部分にはそれに応じて番号が付けられている。分散ＭＯＳＦＥＴチャネル１２１１が、分流路１２６０がアクティブ領域の上に位置する、１２６１のような場所、特に分流路１２６０が１２３２、１２３０、１２３１、１２３３、１２３５のようなアクティブ領域部分と交差する場所に形成されている。前述と同様、コンタクト１２２２がプレート・ライン３２をソース／ドレイン１２１８と接続する。分流路１２６０がＶｃｃにある場合、分散ＭＯＳＦＥＴ１２１１はオンとなり、ノード３４および他の全ての対応するＴＣノードをソース・ドレイン１２１８に、そしてコンタクト１２２２を通じてプレート・ライン３２に接続する。この分路系は、図５のレイアウトに関して説明したのと同様に、非常に小型のレイアウトをもたらす。図１３は、図１２のレイアウトの等価回路図を示し、対応する部分は、対応する番号で示されている。
【００４３】
図１４は、集積回路メモリ４３６の一例を示すブロック図であり、５０、１００、７００および１２００のような、本発明によるメモリ・アレイが利用されている。簡略化のために、図示の実施形態は、１６Ｋｘ１のＦｅＲＡＭとするが、この素材は多種多様のサイズおよび形式のメモリにも利用可能である。図示の１６Ｋの実施形態では、７本のアドレス入力ライン４３８があり、行アドレス・レジスタ４３９および列アドレス・レジスタ４４０に接続する。行アドレス・レジスタ４３９は、７本のライン４４２を通じて行デコーダ４４１に接続され、列アドレス・レジスタ４４０は、７本のライン４４４を通じて、列デコーダ／データ入出力マルチプレクサ４４３に接続されている。行デコーダ４４１は、１２８本のライン４４６を通じて１２８ｘ１２８メモリ・セル・アレイ４４５に接続されており、列デコーダ／データ入出力マルチプレクサ４４３は１２８本のライン４４７を通じてセンス・アンプ４７９およびメモリ・セル・アレイ４４５に接続されている。信号発生器４８０が２５６本までのライン４８４を通じてアレイ４４５に接続されている。これらのラインは、先に論じた分路およびプレート・ラインであるので、ラインの数は、先に論じた本発明のどの実施形態を利用するかによって異なる。例えば、全てのセルに共通プレート・ラインを用い、各行に別個の分流路を用いた場合、１２９本のライン４８４だけがあれば済む。ＲＡＳ’信号ライン４４８は行アドレス・レジスタ４３９、行デコーダ４４１、列デコーダ／データ入出力マルチプレクサ４４３、および信号発生器４８０に接続されており、一方ＣＡＳ’信号ライン４４９は、列アドレス・レジスタ４４０、列デコーダ／データ入出力マルチプレクサ４４３、および信号発生器４８０に接続されている。（ここの論述では、’は信号の反転を示す。）入出力データ・ライン４３５は、列デコーダ／データ入出力マルチプレクサ４４３に接続されている。また、メモリ４３６は、公称出力電圧Ｖｃｃおよびその他の電力を信号発生器４８０および必要に応じてシステムの残りの部分に供給する電源４９９も含む。
【００４４】
メモリ・セル・アレイ４４５は、１２８ｘ１２８＝１６，３８４個のメモリ・セルを内蔵し、従来より１６Ｋと呼ばれている。これらのセルは、５２、１０４、または７０４のような、強誘電体スイッチング・コンデンサを用いたセルである。ライン４４６は、２８のようなワード・ラインである。ライン４４７は、３０のようなビット・ラインである。
【００４５】
図１４におけるメモリの動作は以下の通りである。ライン４３８上に置かれた行アドレス信号Ａ0ないしＡ6および列アドレス信号Ａ7ないしＡ13が、ＲＡＳ’およびＣＡＳ’信号を利用して、アドレス・レジスタ４３９、４４０によって多重化され、行デコーダ４４１および列デコーダ／データ入出力マルチプレクサ４４３にそれぞれ渡される。行デコーダ４４１は、先に論じたＷＬｎ信号のようなワード・ライン信号をワード・ライン４４６の１つに置く。通常、アドレスされているセルのワード・ライン上に信号を置く。列デコーダ／データ入出力マルチプレクサ４４３は、機能が書き込み機能かまたは読み出し機能かに応じて、列アドレスに対応するビット・ライン４４７の１つに、ライン４３５上に入力されたデータ信号を置くか、あるいはデータ・ライン４３５上に、列アドレスに対応するビット・ライン４４７の１つにある信号を出力する。これは、先に論じたＢＬｍ信号のようなビット・ライン信号である。当技術分野では公知であるが、読み出し機能がトリガされるのは、ＲＡＳ’信号がＣＡＳ’信号に先立つときであり、書き込み機能がトリガされるのは、ＲＡＳ’信号の前にＣＡＳ’信号が来るときである。当技術分野では周知であるが、センス・アンプ７９はライン４７に沿って配置され、当該ライン上の信号を増幅する。先に論じたＳＬｎおよびＣＰｎ信号のような分流路信号およびプレート・ライン信号は、ＣＡＳ*およびＲＡＳ*信号ならびに内部チップ・クロックに基づいて、信号発生器４８０によって生成される。したがって、信号発生器４８０は、分路系１１、１０１、および７０１の一部を形成する。メモリによっては、信号発生器４８０および行デコーダ４４１を結合し単一の信号発生ユニットにする場合もある。行デコーダ４４１および信号発生器４８０の回路は、昇圧された信号を含む、先に論じたワード・ライン信号、分流路信号、およびプレート・ライン信号を生成するために必要な全ての回路を含む。この回路は、集積回路メモリ設計の技術分野では公知であり、ここではこれ以上論じないことにする。先に概説した機能を実行するために必要または有用な他のロジック、ならびに他の公知のメモリ機能もメモリ４３６に含まれるが、本発明に直接摘要可能ではないので、示すことも論ずることも控える。
【００４６】
以上、新規な集積回路メモリ、メモリ・アレイ、およびメモリ・セル、ならびに新規なメモリ動作方法について説明した。図に示し本明細書において説明した特定の実施形態は、例示の目的のためのものであって、請求の範囲に記載する本発明を限定するものと解釈すべきではないことは理解されよう。更に、本発明の概念から逸脱することなく、記載した具体的な実施形態の多数の使用や修正が今や当業者には可能であることは明白である。例えば、分流路および分路プロセスを用いたメモリが、比較的単純かつ経済的に、強誘電体メモリ・セルの読み出しに伴う問題を解決し、多くのその他の利点を有することが示された今となっては、分路系の他の実施形態を利用した別のメモリも設計可能である。例えば、強誘電体メモリではトランジスタ以外にスイッチを用いることは公知である。例えば、米国特許第２，８７６，４３６号を参照されたい。これは、分路２６がなく、トランジスタの代わりにダイオードをスイッチとして用いることを除いて、図１の「１Ｔ／１Ｃ」と同一のメモリについて記載する。分路２６は、このようなメモリでも同一の機能を実行する。更に、メモリにおいて、強誘電体エレメントとして、コンデンサ以外のメモリ・エレメントを用いることも公知である。例えば、１９９６年６月４日にＬａｒｒｙ  Ｄ．ＭｃＭｉｌｌａｎ  ｅｔ  ａｌ．（ラリーＤ．マクミランその他）に付与された米国特許第５，５２３，９６４号、１９９６年７月３０日にＴａｋａｓｈｉ  Ｍｉｈａｒａ（タカシ・ミハラ）に付与された米国特許第５，５４１，８７０号は双方共、強誘電体メモリにおいて、メモリ・エレメントとしての強誘電体ＦＥＴの使用を示す。これら双方の特許では、ＦＥＴのゲートまたはＦＥＴのソースおよびドレインのいずれかにアドレスするために１つ以上のトランジスタを用いており、これらのトランジスタが隔離ノードを形成し、ここに開示した分路系はこれらのノードに対する妨害問題を防止する。同様に、他の機能を追加することも可能であり、更に等価な部分をここに記載したものと置換することも可能である。
【図面の簡単な説明】
【図１】  本発明による、メモリ・セルの一般化した電気回路図である。
【図２】  本発明によるメモリ・セルの好適な一実施形態の電気回路図である。
【図３】  本発明によるメモリ・セル・アレイの別の好適な実施形態の電気回路図である。
【図４】  電気ライン上に発生した電圧、および図３の回路のあるエレメント間に発生した電圧を、時間の関数として示すタイミング図である。
【図５】  図３の回路のメモリ・セルのレイアウト例である。
【図６】  単一の分流路が多くのメモリ・セルに対応する、本発明によるメモリ・セル・アレイの好適な実施形態の電気回路図である。
【図７】  本発明による４Ｔ２Ｃメモリ・セル・アレイの好適な実施形態の電気回路図である。
【図８】  図６および図７の回路のレイアウト例である。
【図９】  固定プレート電圧を用いた場合に、図６の回路の電気ライン上に発生した電圧、およびあるエレメント間に発生した電圧を、時間の関数として示すタイミング図である。
【図１０】  プレート電圧を電源電圧の半分のパルス状とした場合に、図６の回路の電気ライン上に発生する電圧、およびあるエレメント間に発生する電圧を、時間の関数として示すタイミング図である。
【図１１】  プレート電圧を最大電源電圧のパルス状とした場合に、図６の回路の電気ライン上に発生する電圧、およびあるエレメント間に発生する電圧を、時間の関数として示すタイミング図である。
【図１２】  共用分流路を利用した集積回路メモリ・アレイのレイアウト例である。
【図１３】  図１２のメモリ・アレイの電気回路図である。
【図１４】  本発明によるメモリ・アレイ５０、１００、７００、および１２００を使用可能な、典型的な集積回路メモリの電気ブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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