(57)【特許請求の範囲】
【請求項１】
通信システムであって、
ビットストリーム・パケットを受信するための回路であって、前記ビットストリーム・パケットが、
所定のビット・パターンを有している複数のプリアンブル・プリフィックス・ビットと、
前記複数のプリアンブル・プリフィックス・ビットに続く複数の同期化ワード・ビットと、
前記複数の同期化ワード・ビットに続く複数のデータ・ビットとを含むビットストリーム・パケットを受信するための回路と、
前記複数のプリアンブル・プリフィックス・ビットの第１の部分の受信に応答して搬送波およびクロックの復元の動作を完了するための回路と、
ビット・テスト・パターン・ベクトルとを前記ビットストリーム・パケットからのビットのサンプル・ベクトルとの間の何回かの比較を実行するための回路を含んでいる、前記ビットストリーム・パケットの内部の複数の同期化ワード・ビットの場所を判定するための回路とを含み、
前記ビット・テスト・パターン・ベクトルと、前記ビットのサンプル・ベクトルは両方とも前記何回かの各比較のたびに変化し、
前記比較のうちの少なくとも１つに対して、前記ビットのサンプル・ベクトルが前記複数のプリアンブル・プリフィックス・ビットの前記第１の部分に続いている複数のプリアンブル・プリフィックス・ビットの第２の部分を含み、
前記何回かの比較のうちの少なくともいくつかについて、前記ビット・テスト・パターン・ベクトルは前記複数のプリアンブル・プリフィックス・ビットの前記所定のビット・パターンにマッチしている１つまたはそれ以上のビットを含み、そしてさらに前記同期化ワード・ビットにマッチしている１つまたはそれ以上のビットをさらに含む通信システム。
【請求項２】
通信システムを動作させるための方法であって、
ビットストリーム・パケットを受信するステップであって、前記ビットストリーム・パケットが、
所定のビット・パターンを有している複数のプリアンブル・プリフィックス・ビットと、
前記複数のプリアンブル・プリフィックス・ビットの後に続く複数の同期化ワード・ビットと、
前記複数の同期化ワード・ビットの後に続く複数のデータ・ビットとを含むビットストリーム・パケットを受信するステップと、
前記複数のプリアンブル・プリフィックス・ビットの第１の部分を受信したことに応答して、搬送波およびクロックの復元動作を完了するステップと、
ビット・テスト・パターン・ベクトルと、前記ビットストリーム・パケットからのビットのサンプル・ベクトルとの間の何回かの比較を実行することによって、前記ビットストリーム・パケットの中の複数の同期化ワード・ビットの場所を決定するステップとを含み、
前記ビット・テスト・パターン・ベクトルおよび前記ビットのサンプル・ベクトルの両方が前記何回かの各比較のたびに変化し、
前記何回かの比較のうちの少なくとも１つに対して、前記ビットのサンプル・ベクトルは前記複数のプリアンブル・プリフィックス・ビットの前記第１の部分に続く前記複数のプリアンブル・プリフィックス・ビットの第２の部分を含み、
前記何回かの比較のうちの少なくともいくつかに対して、前記ビット・テスト・パターン・ベクトルは前記複数のプリアンブル・プリフィックス・ビットの前記所定のビット・パターンにマッチしている１つまたはそれ以上のビットを含み、そして前記同期化ワード・ビットにマッチしている１つまたはそれ以上のビットをさらに含む方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ通信に関し、特にビットストリーム通信装置における同期化ワードの検出のための回路、システム、および方法に関する。したがって、例を示す方法によって時分割多重アクセス（「ＴＤＭＡ」）装置の場合において、その背景および実施形態が以下に説明される。
【０００２】
【従来の技術、及び、発明が解決しようとする課題】
ＴＤＭＡのビットストリーム・システムは、通常、無線通信の場合において実装され、また、共通のビットストリームを各種の受信機に対して通信したい場合の他の環境においても存在することができる。その場合、各受信機は自分に対して意図されている情報と他の受信機に対して意図されている情報とを区別することができる。これに関して、後で詳しく説明されるように、ＴＤＭＡのビットストリームは情報のパケットを含む。各情報パケットは一般にユーザ・データを含み、その前にそのパケットの中にこのドキュメントの中で同期化ワードと呼ばれている部分が先行している。同期化ワードは各受信機に知られているビット・パターンである。したがって、受信機はそのパケットの中の他の情報の境界を定義するための基礎としてその同期化ワードを検出することができる。さらに詳しく言えば、同期化ワードに続いて受信機の識別子があり、識別子そのものの次にその識別された受信機に対して意図されているユーザ・データが続いている。結果として、同期化ワードを検出することによって、受信機は同期化ワードそのものの境界を知ることができる。代表的なシステムは同期化ワードの全体ではなく、一部を受信した後、その同期化ワードを検出する。したがって、同期化ワードの十分な部分が受信されてその同期化ワードの一部分であることが決定されると、その受信機は次に同期化ワードの終りをを判定し、それによってそのパケットの内部の他の情報の始めと終り（すなわち、その受信機の識別子およびユーザ・データ）を定義することができる。
【０００３】
上記を前提として、この分野の技術に熟達した人であれば、ＴＤＭＡ通信における同期化ワードの正確で効率的な識別が必要であることが理解される。同期化ワードの識別に失敗すると、その情報パケットの残りの部分に関する通信が失敗することになるので、同期化ワードの検出における精度は重要である。同期化ワードの検出における効率は、それ自身各種の方法で現われる。たとえば、同期化ワードを検出するための機能に影響する１つのファクタは、送信信号のパワーに基づいている。この点に関して、パワー出力が高いほど、送信される信号の振幅が大きくなる。振幅が大きくなることは信号の中のノイズを克服するために使うことができ、それによってその受信機によって同期化ワードを正しく検出するための能力を改善する。しかし、電子回路の実装において普通であるように、パワーを増加させるという条件は効率の悪いことであると考えられることが多い。したがって、効率の面で、同期化ワードを正しく検出する満足できる確率を依然として得ていながら、パワー出力信号を減らすことが提案され、あるいは必要となる可能性がある。もう１つの効率の例は同期化ワードの検出のタイミングにおいて発生する。特に、同期化ワードの先頭が受信機によって受信された時点から測定することができる経過時間の量と、その後、受信機がその入ってきた情報から同期化ワードを検出するまでの間に測定することができる経過時間の量に留意されたい。この経過時間が長くなり過ぎた場合、それはその受信機の動作における遅延時間と考えることができる。そのような遅延時間も受信機の効率を評価する際に考慮される可能性がある。さらにもう１つの例として、いくつかの従来の技術のシステムは同期化ワードの検出における精度のレベルが高いが、その受信機にとって知られている信号の特殊な属性を必要とすることによってそれを行っている。たとえば、以下に説明されるようなそのような１つのシステムは入ってくる同期化ワードを識別するために入ってくる信号の信号対ノイズ比（「ＳＮＲ」）の分散に対するアクセスを持っていることを必要とする。このＳＮＲの分散を確認することは困難であり、複雑である可能性がある。さらに、ＳＮＲの分散が与えられたとしても、入ってくる同期化ワードを検出するためにその受信機の計算機能が高いことが要求される可能性がある。したがって、いくつかのシステムにおいては、これらの追加の要求がそのシステムに対する与えられた設計または他の基準において効率的でないと考えられる可能性がある。
上記の観点から、従来の技術のこれらの欠点に対処する必要がある。したがって、以下の本発明の実施形態はそのような欠点を考慮し、ＴＤＭＡ装置などにおける、同期化ワードの検出のための改善された回路、システム、および方法を提供する。
【０００４】
【課題を解決するための手段】
１つの実施形態においては、ビットストリーム・パケットを受信するための回路を含んでいる通信システムがある。そのビットストリーム・パケットは少なくとも３つのグループのビットを含む。それらは（１）所定のビット・パターンの複数のプリアンブル・プリフィックス；（２）その複数のプリアンブル・プリフィックス・ビットに続いている複数の同期化ワード・ビット；および（３）その複数の同期化ワード・ビットに続いている複数のデータ・ビットである。そのシステムは複数のプリアンブル・プリフィックス・ビットの最初の部分の受信に応答して搬送波およびクロック復元動作を完了するための回路をさらに含む。また、さらに、そのシステムはそのビットストリーム・パケットの内部の複数の同期化ワード・ビットの位置を決定するための回路を含む。決定のための回路はビット・テスト・パターン・ベクトルと、ビットストリーム・パケットからのビットのサンプル・ベクトルとの間の何回かの比較を実行するための回路を含む。ビット・テスト・パターン・ベクトルと、ビットのサンプル・ベクトルとは両方ともいくつかの比較のそれぞれに対して変化する。いくつかの比較のうちの少なくとも１つに対して、ビットのサンプル・ベクトルは複数のプリアンブル・プリフィックス・ビットの最初の部分が続いている複数のプリアンブル・プリフィックス・ビットの第２の部分を含む。さらに、少なくともいくつかの比較に対して、ビット・テスト・パターン・ベクトルは複数のプリアンブル・プリフィックス・ビットの所定のビット・パターンにマッチしている１つまたはそれ以上のビットを含み、そして同期化ワード・ビットにマッチしている１つまたはそれ以上のビットをさらに含む。他の回路、システム、および方法も開示され、特許請求される。
【０００５】
【発明の実施の形態】
本発明の好適な実施形態の詳細について説明する前に、より詳しい紹介説明を提示することによって、次の説明以外に図１〜図３が各種の時分割多重アクセス（「ＴＤＭＡ」）の概念について説明する。この分野の技術に熟達した人には理解されるように、これらの概念は後で説明される本発明の実施形態以外に、従来の技術の両方に関して関連している。さらに詳細の背景として図１〜図３の後に図４ａ〜図６があり、対応している説明によると、図１〜図３のような場合において現在実装されている従来の各種の技術のシステムについて説明するための基礎が提供される。
図１は、一般的に１０で示されている無線システムの図を示している。システム９はＲＣＶＲ１〜ＲＣＶＲＮとして示されている整数Ｎ台の受信機以外に、送信機ＴＲを含む。整数Ｎはシステム１０のような無線システムが各種の異なる個数の受信機を使うことができるような無線システムを示すために使われている。システム１０は、ＴＤＭＡ通信を実装するシステムの代表的なものである。したがって、システム１０は、普通、或るタイプの無線システムであり、セルラー無線および衛星システムにおいて使われるような無線システムである。いずれにおいても、システム１０のコンポーネントを見ると、送信機ＴＲはＴＤＭＡのビットストリームを送信するための十分な処理および通信のハードウェアおよびソフトウェアを含み、そして各受信機ＲＣＶＲ１〜ＲＣＶＲＮはＴＤＭＡのビットストリームを受信して正しく解釈するための十分な処理および通信のハードウェアおよびソフトウェアを含む。送信機ＴＲおよび受信機ＲＣＶＲ１〜ＲＣＶＲＮの両方に対するハードウェアおよびソフトウェア（たとえば、ファームウェア）は、集積回路などの各種の回路を使って実装することができる。そのような実装は下記の詳細説明のようなＴＤＭＡのビットストリームの理解を前提としてさらに評価される。
【０００６】
図２は、送信機ＴＲから受信機ＲＣＶＲ１〜ＲＣＶＲＮに対して通信されるＴＤＭＡのビットストリームを全体として形成するバイナリ・パケットのシーケンスを示している。このＴＤＭＡシーケンスの中の各パケットは大文字「Ｐ」、およびさらに添字が付いて示されており、その添字は次の説明から明らかになる理由のために、最も左のパケットから最も右のパケットへ向かって「１」から開始され、インクリメントされる番号である。図２のＴＤＭＡパケットはＧ1 〜ＧX で示されている整数Ｘ個のグループにさらに分けられている。さらに、１つのグループの中の各パケットは図１の中のＲＣＶＲ１〜ＲＣＶＲＮの１つに対応する。この一対一の対応を示すために、各パケットにはさらに大文字「Ｒ」に続いてそのパケットが向けられている図１の中の受信機と同じ番号を識別する整数が続いているラベルが付けられている。たとえば、グループＧ1 の中で、パケットＰ1 にはＲ１のラベルが付けられ、したがって、それはパケットＰ1 が後でさらに分かるように受信機ＲＣＶＲ１に対してデータを提供するために送信機ＴＲによって通信されることが意図されている。グループＧ1 の中の別の例として、パケットＰＮにはＲＮというラベルが付けられており、したがって、受信機ＲＣＶＲＮに対してデータを提供するために送信機ＴＲから通信される。
これまでに設定されている決まりを前提として、この分野の技術に熟達した人であれば、「時分割多重アクセス」という用語を理解することができる。詳しく言えば、単独グループのパケットと通信するために必要であるような与えられた期間に対して、その期間はスロット（パケット）に分割され、複数の受信機がその期間の一部分の間に意味のある情報にそれぞれアクセスすることができるようになっている。言い換えれば、Ｎ個の受信機の場合、それぞれはその期間の間に１つのスロットが指定され、そしてそのスロットはその受信機によって送信された次々のパケットの各グループに対して繰り返される。ふたたび例を示す方法によって受信機ＲＣＶＲ１には図２の時分割されたシーケンスの中の第１のスロットが割り当てられ、各グループの中の第１のパケットが受信機ＲＣＶＲ１に向けられている。別の例として、受信機ＲＣＶＲＮには時分割シーケンスの中のＮ番目のスロットが割り当てられ、各グループの中のＮ番目のパケットが受信機ＲＣＶＲＮに対して向けられている。この方法での時間の分割を理解した上で、その同じ決まりが図２のＴＤＭＡシーケンスの中の各パケットに対して、第１のグループＧ1 のＮ個のパケットのうちの第１のパケットＰ1 から始まってＸ番目のグループＧX の中のＮ番目のパケットとしてのパケットＰXNで終るように適用されることをさらに理解されたい。
【０００７】
図３は、図２のＰ1 〜ＰXNの各パケットの中で実施されるシリアル情報の各種の部分の内訳けを示している。図３の表現は図２のパケットの任意のものに適用することができるので、図３のパケットにはＰのラベルだけが一般的に付けられており、添字は含まれていない。図の中の左から右への導入の問題として、図３のパケットＰを見ると、パケットＰは次の３つの部分を含む。それらは（１）プリアンブル、（２）受信機の識別子、および（３）ユーザ・データである。これらの３つの各部分については以下に説明される。
プリアンブルはこの分野においては他の方法、たとえば、ヘッダと呼ばれる場合もあるが、首尾一貫性の目的で、このドキュメントの残りの部分に対してはプリアンブルとして呼ばれる。プリアンブルは図３の中にさらに説明されている２つのバイナリ情報の部分を含む。プリアンブルの第１の（すなわち、左側の）部分はプリフィックスであり、プリアンブルの第２の部分は同期化ワードである。これらの各部分について以下に別々に説明される。
プリアンブル・プリフィックスは、通常は、図３の中の例によって示されているように１の次に０、その次に１が来るような交番のビット・シーケンスから構成されている。プリアンブル・プリフィックスはシステムによって長さが変わる可能性があるが、与えられたシステムに対しては固定されており、１６〜６４ビット程度が普通である。また、その交番パターンは単独のビットより多いビットを含むことができ、たとえば、整数Ｆ個の１の第１のグループの次に整数Ｆ個の０の第２のグループが続き、またその後に整数Ｆ個の１のグループが続くというふうになっている可能性があることに留意されたい。プリアンブル・プリフィックスはこの分野の技術においてよく知られているように、搬送波およびクロックの復元（「ＣＣＲ」）のための手段を提供する。一般に、ＣＣＲはタイミング取得の手順である。言い換えれば、ＴＤＭＡのビットストリームを受信している各受信機は、先ず最初に１つのパケットの先頭の位置にあるそのプリアンブル・プリフィックスを受信する。したがって、受信機はこれらの初期ビットを使ってその内部タイミングを調節し、プリアンブル・プリフィックスの中の連続しているビットの間の正しい境界を確認する。たとえば、このタイミングを使ってフェーズ・ロック・ループまたは他の同等な回路を同期化することができる。いずれにしても、ビットの境界を確かめることによって、受信機はタイミングのベースを確立したことになり、したがって、プリアンブル・プリフィックスに続く次々のビットが互いに正しく区別される。
【０００８】
同期化ワードはプリアンブル・プリフィックスから区別できるバイナリ・シーケンスから構成され、そして後で説明されるようにパケットの残りのビットからさらに区別することができる。同期化ワードはその長さがシステムごとに変わる可能性があるが、与えられたシステムに対しては固定されており、そして普通は１６〜８０ビット程度である。たとえば、ディジタルのヨーロッパのコードレス電話（Ｄｉｇｉｔａｌ  Ｅｕｒｏｐｅａｎ  Ｃｏｒｄｌｅｓｓ  Ｔｅｌｅｐｈｏｎｅ（「ＤＥＣＴ」）システムは１６ビットの同期化ワードを実装し、一方、ＭＩＬ−ＳＴＤ−１８８−１８３標準は７４ビットの同期化ワードを実装する。いずれにしても、同期化ワードはプリアンブル・プリフィックスおよび同期化ワードに続く情報の両方からそれ自身を区別する目的で働く任意の組のビットであってよいことに留意されたい。したがって、ＣＣＲ機能がプリフィックス・ビットの最初の部分に関して受信機によって実現されると、同期化ワードの先頭が０個またはそれ以上の或る個数のビットの後に続き、プリフィックス・ビットのシーケンスの終りを定義するセパレータを提供する。したがって、そして後で分かるように、図１の各受信機は同期化ワードを検出するように動作し、そうすることによって、プリアンブル・プリフィックスが完了していることを結論付けることができる。さらに、同期化ワードの最後のビット（すなわち、その終り）の場所を知ることによって、各受信機は定義によってそのプリアンブルが完了していて、そのパケットの残りの２つの部分（すなわち、受信機の識別子およびユーザ・データ）がそのパケットの中に次の定義されているビットであることが知らされる。進行する前に、後で説明される好適な実施形態は同期化ワードを検出することを特に目的としていることにさらに留意されたい。したがって、例を示す方法によって、ビットのランダム・パターンが同期化ワードに対して図３の中で示されており、このパターンが同期化ワードを検出するためのこの好適な実施形態の態様を示すために、このドキュメントの残りの部分のために使われる。しかし、明らかに他のビット・パターンも同期化ワードに対して使うことができる。
【０００９】
図３の中のパケットＰの受信機の識別子はその名前が示している単純な機能を実行する。すなわち、それはどの受信機に対してその特定のパケットが向けられているかを識別する。例を示す方法によって、そして図１に戻って、パケットＰ1 が詳細に説明された場合、それは受信機ＲＣＶＲ１を識別した受信機識別子を示すことになる。別の例として、パケットＰN+2 が詳細に説明された場合、それは受信機ＲＣＶＲ２を識別した受信機識別子を示すことになる。この識別子が符号化されている方法は各種の技法において実行され得ることに留意されたい。その実装とは関係なく、各受信機はＴＤＭＡのビットストリームの中の各パケットに対する受信機識別子を評価することができることを理解されたい。そしてそうすることによって、与えられたパケットがそれ自身に向けられているか、あるいは或る他の受信機に対して向けられているかどうかを知らされる。
図３の中のパケットＰのユーザ・データはシリアル・データ・ストリームを使って送信することができる任意のタイプのデータを単に表しているに過ぎない。したがって、そのようなデータは完全なバイナリの精度が不要である信号のタイプの代表的なものであってよい。これらのシステムの例はオーディオまたはビデオの信号を含んでいてもよい。他方、ユーザ・データはディジタル文字などの正確なバイナリ表現である可能性があり、そのデータについて完全性のより高い測度が要求される。いずれにしても、受信機がそのＣＣＲを実行すると、同期化ワードの場所を見つけ、そのパケットの受信機の識別子の中でそれが識別されたことを知ると、そのようなデータの機能と首尾一貫している方法でそのユーザ・データを処理することができる。
【００１０】
各ＴＤＭＡの各種の部分について説明して来たところで、本発明はそのような各パケットの中の同期化ワードの検出に向けられていることが以前に紹介されたことを思い出されたい。これに関して、そしてさらに紹介する方法によって、プリアンブルのフォーマットはプリアンブル・プリフィックスが受信されている間の或る点において、ＣＣＲの機能が完了されることを示唆することに留意されたい。しかし、ＣＣＲの正しい動作を確保するために、この点より後で追加のプリアンブル・プリフィックス・ビットが受信されるケースがあり得る。言い換えれば、同期化ワードの先頭が出て来る前にＣＣＲが完了するように、プリアンブル・プリフィックス・ビットの数は十分に大きいことが期待されている。この説明を前提として、受信機は入ってくるパケットのどのビットがまだプリアンブル・プリフィックスの後者の部分の一部であるかどうかを知る必要があり、あるいは言い換えれば、同期化ワードの先頭部分の場所を知ることが必要である。これらの原理をさらに示すために、図４ａは、図３からのプリアンブル・プリフィックスのビットを示しており、その後に整数Ｌ個のビットを有しているベクトルＣを定義している同期化ワードが続いていることが示されている。各ビットは文字「ｃ」をその同期化ワードの内部のそのビットの場所を示している添字と組み合わせることによって示されている。プリアンブル・プリフィックスを受信している間の或る点において、受信機はそのＣＣＲ機能を完了することになることを思い出されたい。例を示す方法によって、図４ａはこのビットを識別する凡例を含む。それは例のＣＣＲが１２番目のプリアンブル・プリフィックス・ビットの後で完了したと仮定する。さらに、このドキュメントの残りの部分に対して、このタイプのプリアンブル・プリフィックス・ビットは、ＣＣＲを完了したプリアンブル・プリフィックス・ビットとして参照される。もちろん、そのビット自身はＣＣＲを実際には完了しないことを理解されたい。代わりに、受信機は先行しているプリアンブル・プリフィックス・ビット以外に、このビットを受信してＣＣＲを完成する。いずれの場合でも受信機による次の動作は同期化ワードの先頭を判定することである。言い換えれば、残りの入ってくるビット・シーケンスに対して、受信機はその入ってくるシーケンスのどれだけ多くの追加のビットがまだプリアンブル・プリフィックス・ビットであるかを、ＣＣＲが完了していても判定しなければならない。このドキュメントの残りの部分に対して、このビットの可変の数は「ｍ」の残りのプリアンブル・プリフィックス・ビットと呼ばれる。さらに、図４ａの例において、ｍ＝４であることは明らかである。この個数を求めるための技法がこの好適な実施形態の主題であり、それはＴＤＭＡおよびその従来の技術に関する追加の紹介の後で説明される。
【００１１】
図４ｂは、図４ａと同じビットストリーム・シーケンスを示しているが、同期化ワードを検出するための各種の従来の技法によって使われているようなビット・ウィンドウＷの概念をさらに導入する。詳しく言えば、ＣＣＲが完了すると、同期化ワードの先頭が或る最大個数のビットの範囲内で出て来ることが仮定される。このドキュメントの残りの部分に対してこの最大値は「Ｍ」ビットと呼ばれる。この仮定を前提として同期化ワードの検出技法のために、ビットのグループについてＭ個までの次々の評価を実行するのが普通である。各評価についてＬ個のビットを含め、それによってビット・ウィンドウＷの長さを定義して行われる。最初の評価に対して、ウィンドウＷの範囲内に含まれているビットのシーケンスは図４ｂの中でビット・ウィンドウＷの場所によって示されているように、ＣＣＲを完了したビットの後の次のビットから始まる。したがって、下記の各種の技法の１つを使って、ビット・ウィンドウＷの中に含まれているビットが既知の同期化ワードに対して比較され、ビット・ウィンドウＷの中のビットが同期化ワードであることの尤もらしさ（尤度）を反映する判定が行われる。最後に、例のために、図４ｂは、１２個のビットにまたがっているビットウィンドウＷを示している。すなわち、Ｌ＝１２である。
さらに例を示す方法によって、図４ｃは、図４ａおよび４ｂと同じシーケンスをふたたび示しているが、図４ｃにおいてはビット・ウィンドウＷはビットのシーケンスにおいて１つ進んでいる。このシフトが与えられて、従来の技術ではそのウィンドウが同期化ワードを含む尤もらしさをふたたび判定する。これらの図が与えられて、この分野の技術に熟達した人であれば、その技法の基準に従って、同期化ワードにまたがるビット・ウィンドウＷの位置をその適用可能な技法が判定するまで、この方法においてビット・ウィンドウＷが進み続けることを理解されたい。ビット・ウィンドウＷは幅がＬビット（たとえば、Ｌ＝１２）であるので、完全に評価するにはビットストリームに沿ってウィンドウＷをＬ回まで進める可能性がある。しかし、実際に進める数はすぐ次に説明されるいくつかの従来の技術の技法によって、ウィンドウの範囲内でビットを解析するために実装されている追加の技法に基づいて変わる可能性がある。
【００１２】
図５は、上記のビット・ウィンドウの技法をさらに使いながら、同期化ワードを検出するためのハードウェアおよびソフトウェアの組合せで実装されている従来の技術のシステム２０を示している。したがって、システム２０は図１のシステム１０のＲＣＶＲ１〜ＲＣＶＲＮの各受信機の中に実装されており、それによってＴＤＭＡの通信を許可し、そして詳しく言えば、ＴＤＭＡのビットストリームの中の同期化ワードの検出ができるようにしている。
システム２０は２段の記憶レジスタ２２および２４を含む。記憶レジスタ２２および２４は下記のバイナリ信号の表現を記憶することができるハードウェアを表している。したがって、レジスタ２２および２４は集積回路の中のメモリまたはレジスタ空間などの、各種の回路の記憶デバイスとして実装することができる。いずれにしても、これらの各レジスタについて以下に説明される。
記憶レジスタ２２は与えられたシステムに対して知られているように同期化ワードの表現を格納する。したがって、図４ａ〜ｃの決まりによって、記憶レジスタ２２は同期化ワードの連続したビットに対応している記憶ビットｃ1 〜ｃL として示されている。ここでＬは同期化ワードの長さ（すなわち、ビットの数）として定義されていることを思い出されたい。さらに、格納されている量は同期化ワードの「表現」であることに留意されたい。さらに詳しく言えば、そして下記に示す計算上の理由のために、その表現は同期化ワードの各バイナリ「０」に対して−１の値がレジスタ２２の中に記憶され、一方、同期化ワードの各バイナリ「１」に対して＋１の値がレジスタ２２の中に格納されているようになっている。これに関して、下記の表１はレジスタ２２の中に格納されているようなそれの表現と同様、図３からの同期化ワードを示している。
【表１】
0004198801.tif 000002
【００１３】
記憶レジスタ２４は入ってくるＴＤＭＡのビットストリームから取られた整数Ｌ個のビットのグループの表現を格納する。ここで任意の一時刻において、これらのビット・グループの全体が上記のビット・ウィンドウＷの形式での１つのウィンドウを提供する。特に、記憶レジスタ２４の中のビットは右側からシフト・インされ、そしてＣＣＲを完了したプリアンブル・プリフィックス・ビットの次のパケットの中のビットの表現でもある。この後の説明に対する決まりを提供するために、レジスタ２４の内部で、変数ｙ1 〜ｙL がビットを示すために使われることに留意されたい。これに関して、各エントリｙ1 〜ｙL はビットのグループを表すために意図されていることに留意されたい。ここで各変数ｙ（すなわち、ｙ1 、ｙ2 など）に対するビット・グループは同じ整数個のビットを含むが、ＴＤＭＡのビットストリームを受信している受信機の解読動作に基づいて、１またはそれ以上の大きな数である可能性がある。このグループ指定に対する理由は、すぐ次に説明されるように、ＴＤＭＡのビットストリームの受信機が「ハード」または「ソフト」の決定のいずれに基づいているかどうかから発生する。
ＴＤＭＡの技術分野において、ＴＤＭＡのビットストリームはパルス成形を使って送信され、各送信されるビットはアナログの同期パルスによって送られることは知られている。通常、そのような同期パルスはかなりの振幅のピーク（バイナリの１または０のそれぞれに対して正または負のいずれか）を有しているが、その前後の振幅変動は比較的小さい。そのような各パルスを受信している受信機はそのアナログ信号をサンプルし、そのタイミング復元手段に基づいて、そのパルスのピークの期待される位置においてサンプルを測定する。さらに、この同じものがフィルタリングおよびアナログ−ディジタル変換を通じて整数Ｋ個のビットを出力する。したがって、たとえば、Ｋが８の場合、与えられる同期パルスは値が−１２８〜１２７の範囲にある８ビットの数によって表される。既知の「ソフト判定ベースの受信機」の場合、Ｋビットの各グループを処理し続け、それによって複雑性は増加するが、通常は精度も増加する。したがって、上で使われたビット・グループの決まりｙN に対して、ソフト判定ベースの受信機の中の各ビット・グループｙN はＫ個のビットを含む。これと対照的に、既知の「ハード判定ベースの受信機」の場合、Ｋビットの各グループを単独のビットに縮小する。たとえば、代表的な方式は０より大きいＫの値が入ってくるバイナリ１を表し、したがって、その受信機による追加の解析は１に等しいグループｙN の中の単独のビットを使って行われ、Ｋの値が０に等しいか、あるいはそれより小さい場合に、それは入ってくるバイナリ０を表すと信じられ、したがって、受信機による追加の解析はグループｙN の中の０に等しい単独のビットを使って実行される。
【００１４】
前の説明を前提として、本発明の実施形態はハード判定およびソフト判定の受信機の両方に対して等しく適用され、この分野の技術に熟達した人によって確かめられるような他のタイプの受信機にも実際に適用できることに留意されたい。いずれにしても、上記のように、いずれの方式に対してもビットのグループはｙN によって表され、そのグループのビット数は１またはそれ以上であることを理解されたい。それにもかかわらず、残りの説明および例を単純化するために（ただし本発明の適用範囲を制限せずに）、ハード判定ベースの受信機の方法が仮定され、それによってｙN の各値に対して単独のビットを提供する。その例を前提として、下記の説明は各ビット・グループが単独のビットだけを有しているケースとしてＬ個のビットを参照するが、前の説明からソフト判定ベースの受信機はＬ＊Ｋビットを考慮することになることを理解されたい。ｙ1 〜ｙL へ戻り、これらの添字の決まりを前提として、記憶レジスタ２４の中のビットが左へ一度シフトされるたびに、各添字がインクリメントされることに留意されたい。たとえば、最初のそのようなシフトの後、記憶レジスタ２４はビットｙ2 〜ｙL+1 を格納することになる。ここで、システム２０の動作を示す下記の式についての理解を容易にするためにこの点が作られている。ふたたび、記憶レジスタ２４の中のビットは記憶レジスタ２２に関して上で説明されたのと同じ意味での表現であることに留意されたい。言い換えれば、実際の「０」の論理ビットが−１によって表され、「１」の論理ビットが＋１によって表される置き換えが行われる。したがって、ふたたび例を示す方法によって、下記の表２はレジスタ２４の中に記憶されているビットの表現と同様に、ＣＣＲが完了した後に続く図４ａ〜ｃからの実際のビットの整数Ｌ個の数（すなわち、１６）を示している。
【表２】
0004198801.tif 000003
【００１５】
システム２０は次の説明から理解されるように、乗算および比較の演算を実行するための十分な回路を含む計算回路２６をさらに含む。この分野の技術に熟達した人であれば、そのような機能、したがって、そのような回路は各種の回路によって実現できることを理解されたい。いずれにしても、レジスタ２２および２４の中に格納されているビット・シーケンスが与えられて計算回路１６の追加の機能によって次々の比較演算が可能となり、ここでビット・ウィンドウＷは各動作の間に定義され、そのような各演算に対するウィンドウはＬ個のビットを含む。そのような演算を使う２つの技法がすぐ次に説明される。
システム２０によって実行することができる第１の技法は、システム２０の比較に基づいてしきい値に達したときに同期化ワードを検出する。特に、この技法は次の式によって表すことができる。
【数１】
0004198801.tif 000004
ここでまだ定義されていない変数は次の通りである。
＾ｍはＣＣＲを完了したプリアンブル・プリフィックス・ビットに続くｍ個の残りのプリアンブル・プリフィックスの予測値であり、ここで、０≦＾ｍ≦Ｍであり、
τは以下に説明されるように設定されるしきい値である。式中及び文中の＾ｍと
【外１】
0004198801.tif 000005
は同一である。
式１の適用の詳細が下記の例の方法によって示される。しかし、このポイントにおいて、しきい値τに達するか、あるいはそれを超えるまで予備観測として式１が＾ｍの各値に対して繰り返されることに留意されたい。各繰返しは記憶レジスタ２４の中のビットにおける１ビット左へのシフトに対応し、すなわち、最も左のビットが記憶レジスタ２４からシフト・アウトされ、入ってくるＴＤＭＡのビットストリームの中の次のビットが記憶レジスタ２４の右端の位置へシフト・インされる。したがって、この動作はＣＣＲの動作を完了したビットに続くＴＤＭＡのビットストリームの中のビットにわたって左から右へビット・ウィンドウＷのシフトを実行する。これらの動作をさらに理解し易くするために、以下に説明される代わりの例が図６に示されている。
【００１６】
図６は、＾ｍの連続したインクリメントのための繰返し動作と同様に、問題としているビットの代わりの表示例を示している。図６のトップの行は図３および４ａの情報から、ＣＣＲを完了したプリアンブル・プリフィックス・ビットに続く実際のビットストリームを示している。したがって、この現在の例においては、プリアンブル・プリフィックスの最後の４つのビットの後に、１２ビットの同期化ワードが続いている。図６の中で下の方へ続けると、２番目の行は上で紹介された技法に従ってトップの行のビットの表現を示している。図６の中の残りの５個の行はそれぞれ図６のトップ行の値に沿って移動する際のビット・ウィンドウＷの動作の段階を提供している。これらの各段階について以下に説明される。図６の第３の行を見ると、式１の最初の解析、すなわち、＾ｍ＝０に対するウィンドウＷの位置を示している。＾ｍはＣＣＲを完了したプリアンブル・プリフィックス・ビットに続くＭ個の残りのプリアンブル・プリフィックス・ビットの予測値であることを思い出されたい。したがって、図６の第３の行の中のウィンドウの位置はＣＣＲを完了したビットの後に残りのプリアンブル・ビットはない（すなわち、＾ｍ＝０）の予測に基づいている。この場合、予測はＣＣＲを完了したビットの後の次のビットが同期化ワードの中の最初のビットであることである。式１の適用はこの予測の測度の導出として働く。詳しく言えば、この段階において、式１は下記の式１．１に示されているようになる。
【００１７】
【数２】
0004198801.tif 000006
式１．１に従って、入ってくるビットストリームｙ
i の各ビットの表現に、同期化ワードの中のすべてのＬ個のビットに対する同期化ワードの中の対応しているビット表現ｃi が乗算され、その結果が集計されてτに対して比較される。この乗算をさらに理解するために、図６の第３行の中のビット・ウィンドウＷの下で、図５の記憶レジスタ２２の中に表現によって格納されている同期化ワードが示されている。したがって、図６の第３行からｙi ｃi の各積は−１または＋１のいずれかの結果となることに留意されたい。さらに詳しく言えば、ｙi およびｃi の与えられたペアが同じであった場合、そのペアに対する積は＋１となり、一方、ｙi およびｃi の与えられたペアが異なっていた場合、そのペアに対する積は−１である。したがって、式１（あるいは現在の例においては１．１）は、実効的に、そのペアの積によって決定されるようにｙi とｃi のペアの各ビットの比較を実行する。さらに、これらの各積を集計することによって、最終結果が−Ｌと＋Ｌとの間になる。これに関して、各ｙi とｃi との間で比較的多数のマッチがあった場合、式１は＋Ｌに向かう傾向がある。逆に、各ｙi とｃi との間にミスマッチが比較的多数あった場合、式１は−Ｌに向かう傾向がある。したがって、結論として、式１の結果が大きければ大きいほど、ｙi 〜ｙL がｃi 〜ｃL にそれぞれマッチしている確率が大きい。ここで、τ＝Ｌ、したがって、τ＝１２であると仮定する。したがって、図６の第３行に示されている実際の値が与えられて、この分野の技術に熟達した人であれば、式１．１が次の結果になることを確認することができる。
【数３】
0004198801.tif 000007
したがって、０の結果はτ＝１２より小さい。さらに、式１．１の結果が小さいことは＾ｍ＝０の予測が不正確であったこと、すなわち、ＣＣＲを完了したビットに続く次のビットが同期化ワードの最初のビットではないと判定された。結果として、すぐ次に説明されるように、このプロセスは＾ｍの次の繰返しのために繰り返される。
【００１８】
図６の第４行を見ると、それは式１の第２の解析、すなわち、＾ｍ＝１に対するビット・ウィンドウＷの場所を示している。したがって、図６の第４行はＣＣＲを完了したビットの後に１つのプリアンブル・プリフィックス・ビットが存在するという予測に基づいて、言い換えれば、＾ｍ＝１の場合、１つの追加のプリアンブル・プリフィックス・ビットが存在すること、そしてその後の追加のビットが同期化ワードの中の最初のビットであることが予測されている。ふたたび式１を適用してこの予測の測度を導くと、次の式１．２に示されているようになる。
【数４】
0004198801.tif 000008
式１．２の中のｙの添字から、この分野の技術に熟達した人であれば、記憶レジスタ２２および２４の中の値の比較解析のシフトの効果をここで理解するはずである。詳しく言えば、式１．２は記憶レジスタ２４の中のビットを左へシフトすることによって得られ、それによって最も左のビット（すなわち、ストリームの一番古いビット）が捨てられ、そして新しいビットが右からシフト・インされている。その後、レジスタ２２および２４の対応しているビットが乗算され、そしてその結果の積がふたたび集計されてτに対して比較される。したがって、図１．６の第４行に示されている実際の値が与えられて、この分野の技術に熟達した人であれば、式１．２が得られることを確認することができる。
【数５】
0004198801.tif 000009
ここでふたたび、結果の−２はτ＝１２より小さく、したがって、式１．２の値が低いという結果は＾ｍ＝１の予測が不正確であったことを示唆している。言い換えれば、同期化ワードに到着する前にプリアンブル・プリフィックスの中のビットが１つ残っていたという仮定は成立しなかったわけである。結果として、すぐ次に説明されるように、＾ｍの次の繰返しのためにふたたびそのプロセスが繰り返される。
図６の第５行および第６行を見ると、この分野の技術に熟達した人であれば、式１の第３および第４の解析、すなわち、＾ｍ＝２および＾ｍ＝３のそれぞれに対するビット・ウィンドウＷの場所をこれらの追加の行がどのように示すかを前の例から理解することができるはずである。したがって、第５行に対して式１は下記の式１．３のように示され、そして第６行に対して式１は以下の式１．４に示されるようになる。
【数６】
0004198801.tif 000010
【００１９】
式１．３および１．４の中のｙの添字から、記憶レジスタ２４の中の異なるビットを含めるようにそのようなビット・ウィンドウＷがシフトされているか、そしてそれらが記憶レジスタ２２の中の対応しているビットに対してどのように比較されるかを理解することができるはずである。これに関して、式１．３および１．４は次のようになる。
【数７】
0004198801.tif 000011
式１．３および１．４の両方に対して、対応している結果はτ＝１２より小さく、それによって＾ｍ＝２または＾ｍ＝３の予測は不正確であることが示されている。したがって、さらに別の繰返しとして、そのプロセスは以下に示されるように、＾ｍ＝４の値に対して繰り返され、現在の例に対する式１の解析が終了する。
図６の第７行を見ると、そのビット・ウィンドウＷの位置は＾ｍ＝４の段階を表している。この場合において式１の動作に到着する前に、ビット・ウィンドウＷの中の各ビットｙi がそれぞれ同期化ワードの対応している各ビットｃi とマッチしていること（第７行のトップとボトムのエントリを比較することによって分かるように）に留意されたい。ここで、数学的観点から、第７行に示されているようにビット・ウィンドウＷを配置するように式１を適用することによって次の式１．５が得られる。
【数８】
0004198801.tif 000012
結果として、式１．５は次の値となる。
【数９】
0004198801.tif 000013
第７行から予期されるように、ビット・ウィンドウＷの中の各エントリが同期化ワードの表現の対応しているビットにマッチしているので、式１．５はτ、すなわち、１２に等しい値となる。言い換えれば、＾ｍ＝４の予測が正しいことがここで判定される。したがって、ＣＣＲが完了した後の４つのビット（すなわち、＾ｍ＝４）がプリアンブル・プリフィックスの中に残っていたわけであり、その後、同期化ワードが見つかった。したがって、式１．５の繰返しが完了すると、従来の技術のプロセスは同期化ワードを識別している。結果として、そのワードの終りの場所を決定することができ、それによってＴＤＭＡパケットの残りの部分の始めと終りをさらに定義することができる。
【００２０】
同期化ワードを検出するための従来の技法が提示されたところで、τによって表されている式１のしきい値についてここで考えてみる。詳しく言えば、前の例はビット・ウィンドウＷが同期化ワードにマッチするビットを取り囲んでいるポイントにおいて式１が最大値に達することを示している。さらに、上記の例は式１の最大値の結果がＬ（すなわち、同期化ワードの中のビットの数）に等しいことを示している。言い換えれば、この最大のポイントにおいて、積ｙi ｃi がそれぞれ１に等しく、したがって、各Ｌの合計は必然的にＬに等しい。この結論を前提として、τがＬに設定され、同期化ワードが各状況において正確に検出される理想の状況に注目されたい。しかし、以下に説明されるように、現在の実際的な実装においては、そのような理想的な結果はノイズの効果によって妨げられる。
入ってくるＴＤＭＡのビットストリームの中に各ビットが受信されるとき、その振幅は追加のノイズ信号によって影響される可能性があることに留意されたい。結果としてこのノイズによってそのような各ビットのバイナリ値が誤って解釈される可能性がある。したがって、上記の表現の技法の場合において、ノイズの影響を受けたバイナリの０は−１ではなく＋１として誤って表される可能性がある。同様に、ノイズの影響を受けたバイナリ１は＋１ではなく、−１として誤って表現される可能性がある。そのような誤りの表現が発生した場合、式１の結果はＬには達しない。したがって、ノイズが加わると、同期化ワードを検出するための考慮事項の複雑性が増加する。このノイズの影響に対処するための１つの方法は、式１に関して上記のシステムを使う方法であるが、τをＬより或るレベルだけ低く設定し、したがって、その差がこのノイズの貢献を考慮することになる。しかし、τを減らすことによって、式１の方法の精度は減少する。このノイズの影響を補正するための他の方法も以下に提示される。そのような方法はよりよい結果を提供することができるが、各種の理由のために欠点も提供する。
【００２１】
上記のノイズの影響を補正するための１つの方法は送信機ＴＲの必要なパワーを増加することである。言い換えれば、伝送信号を増幅することによって、ノイズが同等程度のレベルにまで増幅されないと仮定して、受信された信号の信号対ノイズ比（「ＳＮＲ」）が減少する。そのような方法においては、理想的には送信される各ビットの振幅が追加されるノイズ信号の貢献に十分に打ち勝つレベルにまで上げられる。結果として、その信号の受信機は同期化ワード検出の間に入ってくる各ビットを正しく解釈する。したがって、入ってくる同期化ワードを検出するための機能の精度にかなりの確信を持ってτをＬに等しく、あるいはＬに近い値に設定することができる。この技法は式１の有効性をさらに高めることができるが、欠点も提供する。たとえば、各種の理由のためにパワーの条件が制限されることが多い。したがって、必要なパワーを上げることを要求する技法は許されない可能性がある。許されると考えられる場合であっても、そのような技法は効率的であるとは考えられない。たとえば、パワーを増加することによって設計における他の問題点に影響する可能性がある。この分野の技術に熟達した人によってさらに他の例が確認される。
上記のノイズの影響を補正するための別の方法は、しきい値τを消去するように式１を修正することである。この代わりの方法は式１の計算を繰り返し、すべての計算が完了した後、最大の結果を提供した式の繰返しに対してウィンドウＷの内部に同期化ワードが収まったことを判定する。数学的に言えば、この代替案は次の式２によって表される。
【数１０】
0004198801.tif 000014
式２は０とＭとの間の＾ｍの各値に対して（すなわち、Ｍ＋１回の繰返しに対して）、各集計がｙ(i+ ＾m)ｃi のＬ個の積である集計が実行される。さらに、前に付いている「ｍａｘ」の指示はＭ＋１の集計のうちの最大の結果を提供する１つを選択することによって式２が解かれることを示すために含められている。式２についての一例が図６の表示をふたたび考慮することによって、そしてＭ＝４と仮定することによって評価される。その場合、この分野の技術に熟達した人であれば、式２をＭ＋１回繰り返すことによって式１．１〜１．５からの結果と同じ結果（すなわち、それぞれ０、−２、−４、４、および１２が得られることが理解される。次に、式２の最大化の態様は１２の結果が選択されることになる。すなわち、同期化ワードは＾ｍ＝４の値に対して検出されることになる。しかし、式２の実際の実装においてＭが４より大きくなる可能性があることに留意されたい。そのような場合、この分野の技術に熟達した人であれば、Ｍ＝４以降の式２の追加の繰返しによって１２より小さい結果が得られることが理解される。言い換えれば、そのような追加の繰返しがあっても、１２が依然として最大の結果であり、したがって、式２に関する最終の演算は最大の結果を出した＾ｍの値（すなわち、＾ｍ＝４）を選定することになる。
【００２２】
式２の方法は上記のノイズの影響を緩和する方法で同期化ワードを検出するが、或る種の欠点も提供することに留意されたい。たとえば、式２の方法は０〜Ｍの範囲全体にわたっての繰返しが必要である。対照的に、式１の方法はしきい値τに達したときに停止し、したがって、その結果がより早く得られることを思い出されたい。言い換えれば、式２の技法は決定に達する前に比較的長い遅延時間を必要とする。さらに、式２に対するすべての繰返しにわたって全体的な解析を実行するために、すべての繰返しにわたってその履歴をセーブするためのいくつかの技法がなければならず、最大の結果に対応している繰返しがその履歴から識別できるようにしなければならない。この履歴の条件は回路および処理の要求が増加する可能性があるので、或る状況においては欠点とみなされる可能性がある。
従来の技術の最終の方法として、マッセイ氏（Ｍｒ．Ｍａｓｓｅｙ）は同期化ワードを検出するための技法として次の式３を導いた。その式は上記の方法と同じスライディング・ビット・ウィンドウを利用するが、下記のようにノイズの影響をさらに補正する。
【数１１】
0004198801.tif 000015
ここで、
ｙ、ｃ、およびＬは前の方法に対して定義されているのと同じであり、
σは入ってくるＴＤＭＡストリームの中の加算的なガウス雑音信号の正規化された分散である。直観的に、ＳＮＲが大きいほど、σの値は小さくなる。
【００２３】
式３は式１および２の方法に比べて改善された結果を提供することがこの技術の分野において示されてきた。しかし、それにも欠点がある。たとえば、分散の追加の値（すなわち、σ）およびその分散の影響が与えられた双曲余弦評価をさらに必要とする。したがって、実際問題として、この分散が求められなければならず、そして理想的にはＴＤＭＡの通信が発生するたびに絶えず更新されなければならない。したがって、当然、この分野の技術において知られているように、これらの要求のためにかなりの余分の複雑性を伴っている。上記の各種の考慮事項以外にこれらの欠点を前提として、本発明の発明者は、効率の面で上記の従来の技術を超えるか、あるいはほぼ等しい結果が得られ、そして同等か、あるいはより小さい効率の結果を達成する対応している従来の技術の技法に比較して複雑でない方法で実装することができる、改善された実施形態を以下に提供する。
従来の技術について詳細に説明したところで、説明は本発明の好適な実施形態に移る。これに関して、図７がシステム３０を示しており、このシステムも同期化ワードを検出するためにハードウェアとソフトウェアの組合せで実装されている。一見して、システム３０は或る種の点において従来の技術のシステム２０と同等であるように見えるかもしれない。しかし、このドキュメントの残りの部分では方法および結果の両方におけるかなりの違いを示す。システム３０を見ると、それは図１のシステム１０の各受信機ＲＣＶＲ１〜ＲＣＶＲＮの中に実装されるのが好ましく、それによってＴＤＭＡの通信を可能とし、そしてさらに詳しくは、ＴＤＭＡのバイナリ・ストリームの情報の中の同期化ワードを検出することができる。その装置および方法の詳細が以下に示される。さらに、それらの詳細からこの分野の技術に熟達した人であれば、システム３０はアプリケーション固有の集積回路（「ＡＳＩＣ」）、ディジタル信号プロセッサ（「ＤＳＰ」）などの集積回路を含めて、各種の回路を使って構築することができることを理解されたい。
システム３０は２つの記憶レジスタ３２および３４を含む。記憶レジスタ３２および３４は以下に説明されるバイナリ信号の表現を格納することができるハードウェアを表し、したがって、集積回路におけるメモリまたはレジスタ空間などの各種の回路の記憶装置を使って実装することができる。
【００２４】
記憶レジスタ３２は以下で理解されるように、入ってくるＴＤＭＡのビットストリームの中のビットに対して比較されるテスト・パターン・ベクトルＳの表現を格納する。ここでふたたび、このレジスタは表現を格納し、そしてこの表現という用語は前に導入されたようにバイナリの１および０のそれぞれを置き換えるように使われる、同じ＋１および−１のフォーマットを示すことが意図されていることに留意されたい。また、同期化ワードを検出するために、システム３０は記憶レジスタ３２の中のテスト・パターンを使ってＭ＋１回の比較を実行し、そのテスト・パターンはそれらの比較のたびに変化する。以下に説明されるように、各比較は記憶レジスタ３４の中に格納されている表現について行われる。したがって、上記の従来の技術の方法と同様に、これらの比較は０≦＾ｍ≦Ｍの段階に対応する。導入の方法によって、これらの繰り返される比較の最初のものの場合、テスト・パターン・ベクトルＳはベクトルＣと同じであり、すなわち、１〜Ｌのｉの各値に対してｓi ＝ｃi である。これに関して、図７において、記憶レジスタ３２はＬ個のビットを格納することに留意されたい。しかし、さらに、追加の繰返しに対して、テスト・パターン・ベクトルＳは変化し、同期化ワードのベクトルＣとは等しくない。ベクトルＳに対するこの調整は、本発明者によって発見された主要な改良点を表し、そして好適な実施形態と上記の従来の技術との間の重要な相違点を提供する。
【００２５】
ＣＣＲを完了するプリアンブル・プリフィックス・ビットが見つかった後、本発明の好適な実施形態の目標は同期化ワードを検出することである。しかし、この努力の中で、同期化ワード（すなわち、ベクトルＣ）が出て来る前にプリアンブル・プリフィックスの０からＭ個までの間のビットが残っている。これらのプリアンブル・プリフィックス・ビットを次の式４に示されているようなベクトルＢによって定義する。
【数１２】
0004198801.tif 000016
プリアンブル・プリフィックス・ビットはシステムごとに或る既知の方法で交互に変化するビットのシーケンスであることを思い出されたい。しかし、本発明の発明者によって認識されているように、上記の従来の技術の技法は同期化ワードを検出するときにこれらのビットによって提供されているその既知の情報を捨てている。これと極めて対照的に、そして以下に詳しく説明されるように、このドキュメントにおいて定義される本発明の実施形態は、この情報を使って効率の良い、そして改善された同期化ワード検出を実現する。これに関して、そして記憶レジスタ３２の中に格納されているテスト・パターン・ベクトルＳの定義へ戻って、ベクトルＳはシステム３０によって実行される技法の次々の繰返しごとに変化するパターンとしてここでは定義される。特に、入ってくる同期化ワードを検出しているとき、ベクトルＳは各繰返しごとに同期化ワードのベクトルＣの一部分またはすべてのいずれかと連結されているベクトルＢの部分を含むように変更される。同期化ワード・ベクトルＣの一部分との連結がここで説明され、後者の連結の説明は後まで延ばされる。したがって、ここでは、Ｓに対する次々のベクトルはＳ0 〜ＳM （ここで、添字は単に１つのベクトルＳを別のベクトルＳと区別するためだけにあり、指数関数を示そうとしているわけではない）として定義される。詳しくはＳ0 〜ＳM は次の式５．１〜５．５によって定義される。
【数１３】
0004198801.tif 000017
【００２６】
図７に示されているものと同様に、式５．１〜５．５が与えられて、この分野の技術に熟達した人であれば、＾ｍ＝０の比較に対して、記憶レジスタ３２は同期化ワード・ベクトルＣを格納することが分かるはずである。それ以降の各比較に対して、記憶レジスタ３２は同期化ワード・ベクトルＣの１つのビットを右側へシフト・アウトし、プリアンブル・プリフィックス・ベクトルＢの次のビットｂを左からシフト・インする。したがって、以下において理解されるように、そして従来の技術とは違って、本発明の実施形態においては同期化ワードを検出するために、ＣＣＲを完了したビットに続くプリアンブル・プリフィックス・ビットが使われる。
ここで記憶レジスタ３４に戻ると、このレジスタはＣＣＲを完了したプリアンブル・プリフィックス・ビットに続いて入って来ているＴＤＭＡのビットストリームからサンプルされたＬ個のビットの表現を格納している。先ず最初に、やはりここでもその格納されている情報は表現であり、バイナリの１および０に対してそれぞれ＋１および−１のフォーマットを実装していることを意味していることに留意されたい。第２に、これらのビットは上記の従来の技術の技法とは違ってシフトされない。したがって、１つのウィンドウが定義される範囲に対して、その左端のビットがＣＣＲを完了したビットの次のビットであるように定義され、完全な同期化ワードの検出の場合、そのビットおよびその右側のビットは不変のまま残っている。言い換えれば、従来の技術と違って、記憶レジスタ３４の中の左端のビットは左へシフトされず、そのレジスタからシフト・アウトされない。したがって、記憶レジスタの左端にはビットｙ1 が示されており、そしてそれは従来の技術においてそうであったようにはシフトしない。記憶レジスタの右端にはビットｙL があり、それもシフトしない。記憶レジスタ３４の中のビットの数は後で説明される実施形態の場合はｙL を超えて増やされるが、後で説明される実施形態と同様に現在説明されている実施形態は両方とも記憶レジスタ３４の左へのビットのシフト・アウトはないことに留意されたい。
【００２７】
システム３０は次の説明から理解されるように、乗算および比較の演算を実行するための十分な回路を含む計算回路３６をさらに含む。ふたたび、この分野の技術に熟達した人であれば、そのような機能、したがって、そのような回路はＡＳＩＣまたはＤＳＰなどの各種の回路によって実現されることを理解されるはずである。いずれにしても、レジスタ３２および３４の中に格納されているビット・シーケンスが与えられて、計算回路３６の追加の機能によって次々の比較演算を実行することができ、記憶レジスタ３４の中のビットが各比較ごとに変化する記憶レジスタ３２の中のテスト・パターン・ベクトルＳに対して効果的に比較される。特に、この技法は次の式６によって記述することができる。
【数１４】
0004198801.tif 000018
式６の適用の詳細が以下の例によって示される。ここで、式６は＾ｍのすべての値に対して繰り返され、そしてその解は結果が最大値を示す繰返しであることに留意されたい。最初の比較の後の各繰返しは記憶レジスタ３２の中のテスト・パターン・ベクトルＳの中のシフトに対応する。上記のベクトルＳが定義される方法を前提として、そのような各シフトは右側への１ビットのシフトであり、すなわち、同期化ワード・ベクトルＣの右端のビットが記憶レジスタ３２からシフト・アウトされ、一方、プリアンブル・プリフィックス・ベクトルＢの中の次のビットが記憶レジスタ３２の左端の位置にシフト・インされる。これらの動作をさらに理解し易くするために、以下に説明される代わりの図が図８に示されている。
図８は、システム３０を使って式６を実装するために＾ｍをインクリメントする次々のステップに対する次々の演算を示している。図８のトップの２つの行には図６と同じ情報があり、したがって、ＣＣＲの決定に続くビットストリームおよびその＋１または−１の表現をそれぞれ示している。図８の中の残りの７つの行は記憶レジスタ３２を通じてのベクトルＳのビットのシフトの段階を示している。これらの各段階について以下に説明される。
図８の第３の行を見ると、それは先ず記憶レジスタ３４の中の固定のビットと、その下に記憶レジスタ３２の中のテスト・パターン・ベクトルＳのビットが示されており、両方ともそれらが式６の最初（すなわち、＾ｍ＝０）の繰返しに対して存在するものである。＾ｍ＝０なので、この最初の段階はＣＣＲを完了したビットの後にはプリアンブル・ビットが残っていないことの予測に対応する。式６の適用はこの予測の測度を得るように働き、その結果が下の式６．１に示されているようになる。
【数１５】
0004198801.tif 000019
【００２８】
式６．１によると、同期化ワードの長さＬ（たとえば、１２）に対して、入ってくるストリームｙi の各ビットの表現がテスト・パターン・ベクトルＳの中の対応しているビット表現ｓi が乗算されたものである。ここで＾ｍ＝０の場合、そのベクトルは同期化ワード・ベクトルＣと同じものである。したがって、図８の第３行に示されている実際の値が与えられて、この分野の技術に熟達した人であれば、式６．１に示されている結果を確認することができる。
式６はＭ＋１の結果にわたる最大値を求めるために繰り返されるので、図８の残りの表示（すなわち、行４〜９）はこれらの各段階を示している。現在の例の目的に対して、Ｍは６であると仮定され、それによって図８に示されている全体で７つの異なるシナリオが発生することに留意されたい。しかし、この例の値にもかかわらず、Ｍの値は、通常は同期化ワードの長さの半分以下に取られ、したがって、各種の考察に基づいて異なる可能性がある。いずれにしても、図８の行４〜９を見て、この分野の技術に熟達した人であれば、式６が＾ｍ＝１〜＾ｍ＝６に対して繰り返すことを確認することができる。さらに、そのような人はそのような演算の結果が次の表３に示されていることを確認することができる。
【表３】
0004198801.tif 000020
【００２９】
表３の中の値を求めて、式６に対する解は最高の結果を示した＾ｍの値を識別することによって完了する。表３の結果が与えられて＾ｍ＝４に対応しているエントリがこの解を示しており、したがって、システム３０はＣＣＲを完了したプリアンブル・プリフィックス・ビットに続いて４つのプリアンブル・プリフィックス・ビットが受信された後に同期化ワードが受信されたことを判定する。
本発明の実施形態の１つの動作を示した所で、図９は、他の代替案に比較した場合のその動作の効率性を示しているグラフ４０を示している。詳しく言えば、グラフ４０はＤＥＣＴ標準の中にあるように、同期化ワードとプリアンブル・ビットとを使ってＴＤＭＡのビットストリームについての誤りの性能を評価するためにモンテカルロ・シミュレーションの結果を示している。グラフ４０を得るために使われた例は、次のように、１１１０１００１１０００１０１０１の１６ビット（すなわち、Ｌ＝１６）の同期化ワードを実装した。したがって、上記の−１／＋１の置き換え技法を使って、この同期化ワードに対する表現は次のシーケンス、すなわち、１、１、１、−１、１、−１、１、１、−１、−１、−１、−１、１、−１、１、−１のシーケンスが得られる。さらに、プリアンブル・プリフィックス・パターンは｛１、−１｝であり、実装されたＭの値はＭ＝８に対するものであった。これらのテスト基準が与えられて、グラフ４０の結果が以下に説明される。
グラフ４０の特定のプロットについて説明する前に、その軸にも留意されたい。グラフ４０の縦軸の値は同期化ワード誤りが発生した確率の対数である。グラフ４０の横軸の値は信号対ノイズ比（「ＳＮＲ」）ある。すなわち、Ｅｂは各ビットのエネルギーであり、ＮＯはその信号の中のノイズのエネルギーを表している。したがって、その比はパワー測定を表している。グラフ４０の特定の結果に注目して、プロット４２は上記の従来の式１によって特徴付けられる技法を使ったシミュレーションの結果を示している。グラフ４０のプロット４６は式３によって特徴付けられる従来の技術の上記のマッセイの基準の結果を示している。したがって、この分野の技術に熟達した人であれば、プロット４６の結果がプロット４２より改善されていること、すなわち、４ｄＢのＳＮＲにおいてマッセイの基準は同期化誤りの確率の対数値が約３．５低下していること（すなわち、−２．５から−６へ）が分かる。しかし、さらに、グラフ４０のプロット４４は図７および８に関して上で説明され、式６によって特徴付けられる本発明の実施形態の結果を示している。したがって、グラフ４０は本発明の実施形態がマッセイの方法と実質的に同じプロットを生じ、ここで本発明の実施形態はその方法においていくつかのプリアンブル・プリフィックス・ビットの解析を含んでいることによる利点を有することを示している。さらに、本発明の実施形態の結果は、マッセイの方法の場合に発生する各種の追加の複雑性（それらの複雑性については上で説明された）を伴わずに実現されている。したがって、総合の効率において、本発明の実施形態は各種の実際的な実装に対して遥かに良く適合していることを証明することができる。
【００３０】
上記のプロットの他に、グラフ４０は第４のプロット４８を含んでいることに留意されたい。これに関して、上記の本発明の実施形態によって示されたように、同期化ワードの検出においていくつかのプリアンブル・プリフィックス・ビットを利用する方法は、本発明の代わりの実施形態に対しても提供することに留意されたい。この場合においては、プロット４８は現在の発明の範囲内に考慮されるさらにもう１つの実施形態の結果を示している。この別の実施形態は既に提供された場合において、そして以下に提供されるような数学的な説明を通じてさらに評価することができる。それを説明する前に、先ず最初に、この別の実施形態はマッセイ（および他の従来の技術）の方法よりさらに改善された結果を提供することに留意されたい。実際、プロット４８をトレースすることによって、この分野の技術に熟達した人であれば、グラフ４０の中に示されている例の範囲全体にわたって約１ｄＢの改善が得られていることが分かる。したがって、この代替案は各種の場合において好ましい可能性がある。ただし、この代替案は次の説明から理解されるように複雑度が増加する。
【００３１】
次に示す発明の実施形態と上記の実施形態との間の相違点を紹介し、ベクトルＳ（入ってくるＴＤＭＡのビットストリームの比較のために使われるテスト・サンプル・パターンであることを思い出されたい）の代わりの定義を見る。詳しく言えば、式５．１〜５．５の導入に関連して同期化ワード・ベクトルＣの一部分またはすべてのいずれかと連結されているベクトルＢの一部を含めるように各繰返しごとにベクトルＳが変えられることを思い出されたい。前の説明ではその連結が同期化ワード・ベクトルの一部だけとの連結であることを示した。しかし、ここではＢの同じ部分（すなわち、ＣＣＲを完了したプリアンブル・プリフィックス・ビットに続くビットを同期化ワード・ベクトルＣの全体と連結することによって得られることに留意されたい。したがって、この代わりの実施形態の場合、ベクトルＳに対する次々のベクトルＳ0 〜ＳM は次の式６．１〜６．５によって定義される。
【数１６】
0004198801.tif 000021
したがって、Ｓ
i は次元Ｌ＋ｉのベクトルであり、すなわち、各ベクトルＳは同期化ワードベクトルＣの表現全体を含み、そしてさらにプリアンブル・プリフィックス・ビットのうちのｉ個のビットを含む。この拡張された定義は、ＣＣＲが丁度完了した時点で、受信ユニットは次にＳ0 〜ＳM のうちのどれか１つを受信することになる可能性がある。Ｍは同期化ワードが検出可能であるビットの数として定義されているので、精度の面での最適の好ましい解は、ＣＣＲが完了したプリアンブル・プリフィックス・ビットに続いて同期化ワードがどこで整列されていたかを判定する前にＬ＋Ｍ個のデータ・サンプルを収集する。さらに、最初のＬ＋Ｍ個のサンプルに続いているビットはランダムであり、したがって、同期化ワードを検出するのには役に立たない。
【００３２】
Ｄi が次の式７によって定義されるとする。
【数１７】
0004198801.tif 000022
ここで、
Ｄは次元ｉのベクトルであり、ランダムなデータから構成されていて、Ｐ（ｄj ＝１）＝Ｐ（ｄj ＝０）＝１／２である。
Ａ＝（ａ1 ，ａ2 ，．．．，ａn ）であって、Ｂ＝（ｂ1 ，ｂ2 ，．．．，ｂm ）である場合、ベクトル（Ａ，Ｂ）はそれぞれの要素ごとの連結を表すとする。言い換えれば、（Ａ，Ｂ）＝（ａ1 ，ａ2 ，．．．ａn ，ｂ1 ，ｂ2 ，．．．，ｂm ）である。次に、受信機における最初のＬ＋Ｍ個の値は次の式８によって定義されるビット・サンプル・ベクトルＹ＝（ｙ1 ，ｙ2 ，．．．ｙL+M ）によって表される。
【数１８】
0004198801.tif 000023
ここで、
ｍは同期化ワードの前のプリアンブル・プリフィックス・ビットの未知の数であり、
Ｎは加算的な白色ガウス雑音をモデル化する。すなわち、Ｎ＝（ｎ1 ，ｎ2 ，．．．ｎL+M ）；ｎi 〜ｎ（０，σ）、ここで、ｎ（０，σ）はガウスのランダム変数である。
ランダム・サンプル・ベクトルＹを受信したとき、その受信機の仕事は同期化ワードがどこにあるかを決定すること、すなわち、等価的にはｍを推定することである。最適の受信機は、先験的な確率
【外２】
0004198801.tif 000024
が最大になるような
【外３】
0004198801.tif 000025
がＹであると推定する。ｍが｛０，１，．．．，Ｍ）の範囲で一様であると仮定した場合、最適の受信機は
【外４】
0004198801.tif 000026
を最大にする
【外５】
0004198801.tif 000027
を等価的に拾う。これは、最尤法の基準と等価である。したがって、次の実施形態は次の式９を求める受信機の方法を提供する。
【数１９】
0004198801.tif 000028
式８を眺め、次に式９を眺めると、それは次の式１０と同じである。
【数２０】
0004198801.tif 000029
【００３３】
ランダム変数ｎ1 ，ｎ2 ，．．．ｎL+M は独立であるので、式１０は次の式１１のように書くことができる。
【数２１】
0004198801.tif 000030
ここで、ｄj M-＾m は＋１または−１のいずれかのランダム表現データ値であり、確率が等しく、次の式１２が得られる。
【数２２】
0004198801.tif 000031
ｎは（Ｏ，σ）のガウスのランダム変数であるので、Ｐ（ｎ＝η）は次の式１３のガウス確率密度関数（η）である。
【数２３】
0004198801.tif 000032
式１２を式１３の中に代入することによって、次の式１４が得られる。
【数２４】
0004198801.tif 000033
同様に、（ｓi ＾m ）2 ＝１であることに留意して、次の式１５が得られる。
【数２５】
0004198801.tif 000034
式１４および１５を式１１に代入することによって、次の式１６が得られる。
【数２６】
0004198801.tif 000035
【００３４】
＾ｍには無関係な項を消去し、対数を取ると、式８の最尤法の基準は次のようになる。
【数２７】
0004198801.tif 000036
Σ
j=1 L+＾m ｌｎ（ｃｏｓｈ（ｙj ／σ2 ））は＾ｍには無関係であるので、それは結果を変えることなしに右辺での最大化から除くことができる。そしてそれによってこの好適な実施形態に対する最適の解は次の式１８に示されているようになる。
【数２８】
0004198801.tif 000037
発明者による上記のプレゼンテーションを前提として、同期化ワードの検出のための最適の解の実施形態が本発明の適用範囲に従って式１８を実装するためにここで提示される。先に進む前に、そしてそのような実施形態の一例に対する紹介の方法によって、式１８の動作に関するいくつかの観察を注記する。先ず最初に、式１８の、式３によって示されているマッセイの式との対比に留意されたい。たとえば、式１８を実装している具体例はそのベクトルＳの定義によって、同期化ワードに先行している＾ｍの既知のプリアンブル・プリフィックス・ビットを考慮に入れる。他方、マッセイはそのプリアンブル・プリフィックス・ビットを無視する。別の例として、式１８を実装している１つの実施形態はＴＤＭＡのビットストリームからの受信されたＬ＋＾ｍ個の値との相関を実行する。対照的に、マッセイの基準は同期化ワードのＬ個のビットだけを考慮に入れ、入ってくるＴＤＭＡのビットストリームにまたがるスライディング・ウィンドウをさらに実装する。第２に、式１８と３との共通の態様に留意されたい。その中で両方の技法が非線形の双曲余弦要素を実装し、そしてそれぞれに対してこれは同期化ワードを取り囲んでいるランダム・データおよびノイズを考慮する正規化因子として見ることができる。
【００３５】
図１０は、図７を参照して以前の発明の具体例として供給されたシステム３０に対する小変更を表しているシステム３０ａを示しており、それは図９のグラフ４０のプロット４８によって示されている結果を得る。図１０において、図７において以前に使われた各参照識別子に対して文字「ａ」が追加されている。各識別子におけるこの変更は、図１０のアイテムが図７の中に示されているそれに対応しているアイテムから区別されるように行われているが、図１０のアイテムが或る点においては図７のアイテムと同等であるように認識されるようにするためにも行われている。システム３０ａと３０との同等の性質が与えられて、この分野の技術に熟達した人であれば、同期化ワードを検出するためにハードウェアとソフトウェアの組合せを含んでいる可能性がある各種の構成において、システム３０ａを実装することができることをふたたび評価するはずである。さらに、そのようなシステムは図１のシステム１０の各受信機ＲＣＶＲ１〜ＲＣＶＲＮの中に実装されることが好ましく、それによってＴＤＭＡの通信ができるようになり、詳しく言えば、ＴＤＭＡのバイナリ・ストリームの情報の中の同期化ワードの検出ができるようになる。
【００３６】
システム３０ａを見ると、入ってくるＴＤＭＡのバイナリ・ビットストリームの中のビットに対して比較するために使われるテスト・パターン・ベクトルＳの表現（すなわち、ビット当たりに＋１または−１）を格納するための記憶レジスタ３２ａを含む。記憶レジスタ３２ａに関して、先ず最初に本発明は同期化ワードの検出のための方法の一部としてＣＣＲに続くプリアンブル・プリフィックス・ビットを使って実装することにふたたび留意されたい。第２に、図７の記憶レジスタ３２は最初の比較に対して、同期化ワード・ベクトルＣの中のＬ個のビットのそれぞれを格納し、その最初の比較の後、次々の各比較はプリアンブル・プリフィックス・ビットの１つをそのレジスタの左へシフト・インする。したがって、同様に、記憶レジスタ３２ａはこの同じ関係で動作し、すなわち、同期化ワード・ベクトルＣが最初の比較に対して記憶レジスタ３２の中で左詰めになり、その後、次々の各比較に対して右へシフトし、一方プリアンブル・プリフィックス（すなわち、ベクトルＢ）から追加の１つのビットを左からシフト・インする。レジスタ３２ａと３２との間のこの共通性を前提として、この２つの間の違いにここで注目する。詳しく言えば、記憶レジスタ３２はそのレジスタの左側へベクトルＢをシフト・インするとき、そして同時並行的にそのレジスタの右端から同期化ワードのビットを１つシフト・アウトすることを思い出されたい。言い換えれば、記憶レジスタ３２は各比較に対してＬ個のビットだけを記憶している。それと対照的に、同期化ワード・ベクトルＣのＬ個の各ビットが記憶レジスタ３２ａの中で右へシフトされ、式１８のＬ＋Ｍ回のすべての繰返しに対してそのレジスタの中にとどまっていることに留意されたい。言い換えれば、最初の繰返し（すなわち、＾ｍ＝０）の場合、記憶レジスタ３２ａはＬ個のビットだけを格納し、そしてそれらは同期化ワード・ベクトルＣであるが、残りのＬ＋Ｍ回の繰返しまでの繰返しに対しては、プリアンブル・プリフィックスからの追加のビットが左から追加され、したがって、既に格納されているビットの終りに追加される。したがって、式１８の最後の繰返しの場合、記憶レジスタ３２ａはベクトルＳM を格納し、それは上記の式６．５において定義されているように、そのベクトルＣの右側に連結されているプリアンブル・プリフィックス・ビットのＭ個以外に、同期化ワード・ベクトルＣの全体を含む。
レジスタ３４ａを見て、このレジスタはレジスタ３４がＬ個のビットを格納するのに対して、レジスタ３４ａはＬ＋Ｍ個までのビットが格納できることに留意されたい。この追加のビットは上記のようにレジスタ３２ａの中に格納されているベクトルＳの拡張された定義に対してそれが比較される機能を前提として理解されるはずである。したがって、レジスタ３２ａと同様に、記憶レジスタ３４ａの中の実際のビットの数は、式１８の繰返しのそれぞれに対して変化する。たとえば、最初の繰返し（すなわち、＾ｍ＝０）に対して、記憶レジスタ３４ａは入ってくるＴＤＭＡのビットストリームのＬ個のビットだけを格納し、その左端のビットはＣＣＲが完了したプリアンブル・プリフィックス・ビットの次の最初のビットを表している。Ｌ＋Ｍ回の繰返しまでの残りの各繰返しに対して、入ってくるＴＤＭＡのビットストリームから追加のビットが、既に格納ビットの後尾に右から追加される。
【００３７】
最後にシステム３０ａに関して、システム３０ａは次の説明以外に、式１８から理解されるような乗算および比較の演算を実行するための十分な回路を含む計算回路３６ａを含むことに留意されたい。ふたたび、そのような機能、および、したがってそのような回路はＡＳＩＣ、ＤＳＰなどによって実現することができる。いずれにしても、レジスタ３２ａおよび３４ａの中に格納されているビット・シーケンスが与えられて、計算回路３６ａの追加の機能によって、それらのレジスタの値が次々の各比較に対して１ビットずつ増えるのを包含するための機能を含めて、記憶レジスタ３２ａおよび３４ａの中のビットを乗算して集計することによって次々の比較演算を行うことができる。さらに、計算回路３６ａは式１８に示されているσを含んでいる計算を実行するため、Ｌ＋Ｍ回の各繰返しの結果を格納するため、そしてそれらの結果から最大値を選択するための十分な記憶容量を備えていることが考えられる。このプロセスを完了する際、ここでも最大値は入ってくるＴＤＭＡのビットストリームの中の同期化ワードの検出を示す＾ｍの値に対応する。
図１１は、システム３０ａを使って式１８を実装するために＾ｍをインクリメントする次々のステップに対する次々の演算を示している。図１１のトップの２行は図８の同じ行と同じ情報を含み、したがって、ＣＣＲの決定の後の実際のビットストリームおよびその＋１および−１の表現をそれぞれ示している。しかし、さらに、以下に示される例を分かり易くするために、これらのトップの２行の中に同期化ワードに続くランダムな２つのデータ・ビットも示されていることに留意されたい。図１１の中の残りの７行は記憶レジスタ３２ａおよび３４ａの中へ追加のビットをシフトする段階を提供する。これらの各段階については以下に説明される。
【００３８】
図１１の第３行（トップから）を見ると、それは先ず最初に記憶レジスタ３４ａの中に固定のＬ＋Ｍ個のビットを示している。それらのビットの下には記憶レジスタ３２ａの中のベクトルＳからの対応しているテスト・パターン・ビットがある。したがって、この第３行は式１８の最初の繰返し（すなわち、＾ｍ＝０）に対して比較されるべきビットの場所を示している。ふたたび、＾ｍ＝０なので、この最初の段階は、ＣＣＲを完了したビットの後には残りのプリアンブル・ビットがないことの予測に対応している。式１８の適用はこの予測の測度を得るように働き、そして＾ｍ＝０として、次の式１８．１を計算することによって解くことができる。
【数２９】
0004198801.tif 000038
式１８．１の最初の集計によって、記憶レジスタ３２ａおよび３４ａの中のＬ個の各ビットは互いに乗算され、その積が集計される。さらに、式１の第２の集計は第１の集計からの正規化を差し引き、その正規化は上で定義されたσ以外に記憶レジスタ３４ａの中の各ビットに基づいている。したがって、式１８．１はこれらの追加の値が与えられて解くことができ、その結果が以下にさらに詳しく分かるように、Ｌ＋Ｍ個のサンプルのすべてにわたってそれが最大値であるかどうかを後で判定する目的のために記憶される。
式１８はＬ＋Ｍ個の結果についての最大値を求めるために繰り返されるので、図１１の残りの部分（すなわち、行４〜９）はそれらの各段階を示している。現在の例の目的のために、Ｍがふたたび６であると仮定され、それによって合計７つの異なるシナリオが図１１の中に示されている。したがって、図１１の行４〜９を見ると、この分野の技術に熟達した人であれば、各行は＾ｍ＝０〜＾ｍ＝６の昇順の対応している段階を表していることが分かる。したがって、各段階において、追加のプリアンブル・プリフィックス・ビットがベクトルＳに対して付加され、それは記憶レジスタ３２ａの左へのシフト・インによって行われる。このシフトが発生すると、記憶レジスタ３２ａおよび３４ａの中のビットがふたたび式１８に従って乗算され、そしてその結果がσに関連している第２の集計によって補正される。この解析の締めくくりとして、式１８のＬ＋Ｍ回の各繰返しに対する結果が得られて格納されると、同期化ワードは記憶されている最大の値に対応する＾ｍの値（この例においては＾ｍ＝４である）を選択することによって検出される。
【００３９】
上記を前提として、この分野の技術に熟達した人であれば、図７のシステム３０および図１０のシステム３０ａは同期化ワードの検出のための代替の装置および方法を提供することが分かる。両方の代替案を調べた所で、この２つに関していくつかの観察をここで注記する。最初の観察として、図９のグラフ４０のプロット４４および４８に示されているように、両方の実施形態は従来の技術に比較してかなり良い結果を提供する。たとえば、両方の実施形態はプロット４２によって示されている従来の技術のしきい値技法を超えている。さらに、システム３０は従来の技術のマッセイのシステムの効率とほぼ等しく、システム３０ａはその従来の技術のシステムの効率を超えている。第２の観察として、システム３０はシステム３０ａによって達成されるものより複雑性の小さい方法を実効的に表している。この対比は上記の動作説明を比較することによって理解され、そしてまた式６と１８とを比較することによっても理解することができる。いずれの場合においてもこの分野の技術に熟達した人であれば、システム３０はシステム３０ａからの２つの変更によってその結果に達することが分かる。先ず最初に、システム３０ａに対する比較において、システム３０はテスト・パターン・ベクトルＳのビットを切り詰めてＬ個のビットだけが使われるようにしている。第２に、システム３０ａに対する比較において、システム３０はσを含んでいる追加の解析を実行しない。これらの観察を前提として、この分野の技術に熟達した人であれば、実装の考慮事項に基づいていずれかのシステム・タイプを選択することができる。言い換えれば、システム３０の方法によって達成される方法は受け入れ可能であり、したがって、システム３０ａの方法の追加の複雑性を必要とすることなしにそれを実装することができる。逆に、与えられたシステムの中に十分なハードウェアおよびソフトウェアがいずれも既に存在しているか、あるいは含めることが許される場合、そのようなシステムにおいてはシステム３０ａのパワーの要求の削減が実現される。
【００４０】
上記から、上記の実施形態は、たとえば、ＴＤＭＡのシステムなどのバイナリの通信システムにおいて同期化ワードを検出するための改善された装置および方法を提供することが理解できる。上記の各種の実施形態は本発明の内容の柔軟性をさらに示しており、これから、この分野の技術に熟達した人であれば、説明された原理の各種の変形版を実装することができる代わりの構成を評価することができるはずである。たとえば、上記の方法は乗算と加算との組合せにおいて＋１／−１のビット表現の技法を使ってビットごとの比較を実行するが、代わりにビットの各ペアが互いにマッチしているかどうかを判定するために比較される代わりの技法を使うこともできる。これに関して、従来の技術においてよく知られているように各種の論理演算（たとえば、ビットごとの論理ＡＮＤの真の結果の集計）を使うこともできる。本発明の柔軟性のもう１つの例として、図１のシステム１０はその実施形態を実装することができる場合において提示されているが、本発明の内容は数多くの他の通信環境にも実装することができる。これらの例および上記の他の例、またはこの分野の技術に熟達した人によって確かめられる例を前提として、本発明の実施形態が詳細に記述されてきたが、次の特許請求の範囲によって定義されている本発明の適用範囲から逸脱することなしに、上記の説明に対して各種の置き換え、修正または変更を行うことができることを理解されたい。
【００４１】
以上の説明に関し更に以下の項を開示する。
（１）通信システムであって、
ビットストリーム・パケットを受信するための回路であって、前記ビットストリーム・パケットが、
所定のビット・パターンを有している複数のプリアンブル・プリフィックス・ビットと、
前記複数のプリアンブル・プリフィックス・ビットに続く複数の同期化ワード・ビットと、
前記複数の同期化ワード・ビットに続く複数のデータ・ビットとを含むビットストリーム・パケットを受信するための回路と、
前記複数のプリアンブル・プリフィックス・ビットの第１の部分の受信に応答して搬送波およびクロックの復元の動作を完了するための回路と、
ビット・テスト・パターン・ベクトルとを前記ビットストリーム・パケットからのビットのサンプル・ベクトルとの間の何回かの比較を実行するための回路を含んでいる、前記ビットストリーム・パケットの内部の複数の同期化ワード・ビットの場所を判定するための回路とを含み、
前記ビット・テスト・パターン・ベクトルと、前記ビットのサンプル・ベクトルは両方とも前記何回かの各比較のたびに変化し、
前記比較のうちの少なくとも１つに対して、前記ビットのサンプル・ベクトルが前記複数のプリアンブル・プリフィックス・ビットの前記第１の部分に続いている複数のプリアンブル・プリフィックス・ビットの第２の部分を含み、
前記何回かの比較のうちの少なくともいくつかについて、前記ビット・テスト・パターン・ベクトルは前記複数のプリアンブル・プリフィックス・ビットの前記所定のビット・パターンにマッチしている１つまたはそれ以上のビットを含み、そしてさらに前記同期化ワード・ビットにマッチしている１つまたはそれ以上のビットをさらに含む通信システム。
【００４２】
（２）第１項記載の通信システムにおいて、前記比較のうちの１つを除いた前記いくつかの比較のすべてに対して、前記ビット・テスト・パターン・ベクトルは前記複数のプリアンブル・プリフィックス・ビットの前記所定のビット・パターンにマッチしている１つまたはそれ以上のビットを含み、そして前記同期化ワード・ビットの少なくとも１つの部分にマッチしている１つまたはそれ以上のビットをさらに含む通信システム。
（３）第２項記載の通信システムにおいて、前記比較の除外されたものに対して、前記ビット・テスト・パターン・ベクトルの中のビットが前記同期化ワード・ビットの中のビットにマッチするようになっている通信システム。
（４）第３項記載の通信システムにおいて、前記ビットストリーム・パケットの中の前記複数の同期化ワード・ビットの場所を判定するための前記回路が、
前記何回かの各比較に対する精度の測度を提供するための回路と、
前記何回かの各比較に対する精度の前記測度を記憶するための回路とをさらに含む通信システム。
（５）第１項記載の通信システムにおいて、前記何回かの比較の少なくともいくつかに対して、前記ビット・テスト・パターン・ベクトルは前記複数のプリアンブル・プリフィックス・ビットの所定のビット・パターンにマッチしている１つまたはそれ以上のビットを含み、そしてさらに前記同期化ワード・ビットのすべてにマッチしている複数のビットをさらに含む通信システム。
（６）第５項記載の通信システムにおいて、前記比較のうちの１つを除いた複数の比較のすべてに対して、前記ビット・テスト・パターン・ベクトルは前記複数のプリアンブル・プリフィックス・ビットの前記所定のビット・パターンにマッチしている１つまたはそれ以上のビットを含み、そして前記同期化ワード・ビットのすべてにマッチしている複数のビットをさらに含む通信システム。
（７）第６項記載の通信システムにおいて、前記比較のうちの除外されたものに対して、前記ビット・テスト・パターン・ベクトルの中のビットが前記同期化ワード・ビットの中のビットにマッチするようになっている通信システム。
【００４３】
（８）第７項記載の通信システムにおいて、前記ビットストリーム・パケットの中の前記複数の同期化ワード・ビットの前記場所を判定するための前記回路が、
前記何回かの各比較に対する精度の測度を提供するための回路と、
前記何回かの各比較に対する精度の前記測度を記憶するための回路とをさらに含む通信システム。
（９）第１項記載の通信システムにおいて、前記ビットストリーム・パケットの中の前記複数の同期化ワード・ビットの前記場所を判定するための前記回路が、
前記何回かの各比較に対する精度の測度を提供するための回路と、
前記何回かの各比較に対する精度の前記測度を記憶するための回路とを含む通信システム。
（１０）第９項記載の通信システムにおいて、
前記ビット・テスト・パターン・ベクトルは第１の論理状態の各ビットに対して正の１によって、そして前記第１の論理状態とは異なる第２の論理状態の各ビットに対して負の１によって表されるようになっていて、
前記ビットのサンプル・ベクトルは前記第１の論理状態の各ビットに対して正の１によって、そして前記第２の論理状態の各ビットに対して負の１によって表されるようになっていて、
前記ビット・テスト・パターン・ベクトルと前記ビットのサンプル・ベクトルとの間の何回かの比較を実行するための回路が、
前記ビット・テスト・パターン・ベクトルと、前記ビットのサンプル・ベクトルとのビットごとの乗算を実行するための回路と、
前記ビットごとの乗算のそれぞれの積を加算するための回路とを含む通信システム。
（１１）第１０項記載の通信システムにおいて、前記ビットストリーム・パケットの中の前記複数の同期化ワード・ビットの場所を判定するための前記回路が、前記記憶された精度の測度の最大のものに対応している前記ビットストリーム・パケットの中の場所に前記同期化ワード・ビットがあることを判定するようになっている通信システム。
【００４４】
（１２）第９項記載の通信システムにおいて、前記ビットストリーム・パケットの中の前記複数の同期化ワード・ビットの場所を判定するための前記回路が、前記記憶された精度の測度の最大のものに対応している前記ビットストリーム・パケットの中の場所に前記同期化ワード・ビットがあることを判定するようになっている通信システム。
（１３）第１項記載の通信システムにおいて、前記複数のプリアンブル・プリフィックス・ビットの前記第２の部分が、前記複数のプリアンブル・プリフィックス・ビットの前記第１の部分のすぐ後に続くようになっている通信システム。（１４）第１項記載の通信システムにおいて、前記ビットストリーム・パケットの中の前記複数の同期化ワード・ビットの前記場所を判定するための前記回路が、何回かの比較を実行するための前記回路を補正するための回路をさらに含み、前記補正回路は前記ビットストリーム・パケットの中の加算的ガウス雑音信号の正規化された分散に対して応答するようになっている通信システム。
（１５）第１項記載の通信システムにおいて、前記ビットストリーム・パケットが時分割多重アクセスのビットストリーム・パケットを含む通信システム。
（１６）第１項記載の通信システムにおいて、前記受信のための回路および前記判定のための回路が第１の受信機ユニットを形成し、そして前記システムは前記ビットストリーム・パケットを前記第１の受信機ユニットに対して送信するための送信機ユニットをさらに含む通信システム。
（１７）第１６項記載の通信システムにおいて、
前記ビットストリーム・パケットが、複数のビットストリーム・パケットの中の１つのパケットであり、
前記第１の受信機ユニットは前記複数のビットストリーム・パケットのそれぞれを受信し、
前記複数のビットストリーム・パケットに対して、判定のための前記回路が前記複数のビットストリーム・パケットの前記対応している１つの中の複数の同期化ワード・ビットの場所を判定するようになっている通信システム。
【００４５】
（１８）第１７項記載の通信システムにおいて、前記複数の各ビットストリーム・パケットに対して、前記比較を実行するための回路がテスト・パターン・ベクトルと前記ビットストリーム・パケットに対応している前記ビットストリーム・パケットからのビットのサンプル・ベクトルとの間の何回かの比較を実行するようになっていて、
前記複数の各ビットストリーム・パケットに対して、前記ビット・テスト・パターン・ベクトルおよび前記ビットのサンプル・ベクトルは両方とも、前記ビットストリーム・パケットに対応している前記何回かの各比較に対して変化し、
前記複数の各ビットストリーム・パケットに対して、前記ビットストリーム・パケットに対応している前記何回かの比較のうちの少なくとも１つに対して、前記ビットのサンプル・ベクトルは前記複数のプリアンブル・プリフィックス・ビットの前記第１の部分に続いている前記複数のプリアンブル・プリフィックス・ビットの第２の部分を含むようになっていて、
前記複数の各ビットストリーム・パケットに対して、前記ビットストリーム・パケットに対応している前記何回かの比較のうちの少なくともいくつかに対して、前記ビット・テスト・パターン・ベクトルは前記複数のプリアンブル・プリフィックス・ビットの前記所定のビット・パターンにマッチしている１つまたはそれ以上のビットを含み、そして前記同期化ワード・ビットにマッチしている１つまたはそれ以上のビットをさらに含む通信システム。
（１９）第１７項記載の通信システムにおいて、
前記第１の受信機ユニットの他に複数の受信機ユニットをさらに含み、
前記複数の各ビットストリーム・パケットが前記第１の受信機ユニットまたは前記複数の受信機ユニットのうちの１つのいずれか異なるものに向けられている通信システム。
（２０）第１６項記載の通信システムにおいて、
前記ビットストリーム・パケットは前記第１の受信機ユニットを識別するためのコードをさらに含み、
前記コードが前記複数の同期化ワード・ビットの直後に続き、
前記複数のデータ・ビットが前記コードの直後に続くようになっている通信システム。
【００４６】
（２１）通信システムを動作させるための方法であって、
ビットストリーム・パケットを受信するステップであって、前記ビットストリーム・パケットが、
所定のビット・パターンを有している複数のプリアンブル・プリフィックス・ビットと、
前記複数のプリアンブル・プリフィックス・ビットの後に続く複数の同期化ワード・ビットと、
前記複数の同期化ワード・ビットの後に続く複数のデータ・ビットとを含むビットストリーム・パケットを受信するステップと、
前記複数のプリアンブル・プリフィックス・ビットの第１の部分を受信したことに応答して、搬送波およびクロックの復元動作を完了するステップと、
ビット・テスト・パターン・ベクトルと、前記ビットストリーム・パケットからのビットのサンプル・ベクトルとの間の何回かの比較を実行することによって、前記ビットストリーム・パケットの中の複数の同期化ワード・ビットの場所を決定するステップとを含み、
前記ビット・テスト・パターン・ベクトルおよび前記ビットのサンプル・ベクトルの両方が前記何回かの各比較のたびに変化し、
前記何回かの比較のうちの少なくとも１つに対して、前記ビットのサンプル・ベクトルは前記複数のプリアンブル・プリフィックス・ビットの前記第１の部分に続く前記複数のプリアンブル・プリフィックス・ビットの第２の部分を含み、
前記何回かの比較のうちの少なくともいくつかに対して、前記ビット・テスト・パターン・ベクトルは前記複数のプリアンブル・プリフィックス・ビットの前記所定のビット・パターンにマッチしている１つまたはそれ以上のビットを含み、そして前記同期化ワード・ビットにマッチしている１つまたはそれ以上のビットをさらに含む方法。
【００４７】
（２２）第２１項記載の方法において、前記実行のステップが、前記比較のうちの１つを除いた前記何回かの比較のすべてに対して、前記ビット・テスト・パターン・ベクトルが前記複数のプリアンブル・プリフィックス・ビットの前記所定のビット・パターンにマッチしている１つまたはそれ以上のビットを含み、そして前記同期化ワード・ビットの少なくとも一部分にマッチしている１つまたはそれ以上のビットをさらに含む方法。
（２３）第２２項記載の方法において、前記実行のステップが、前記除かれた１つの比較に対して、前記ビット・テスト・パターン・ベクトルの中のビットが前記同期化ワード・ビットの中のビットにマッチするように前記１つの比較を実行するステップからなる方法。
（２４）第２３項記載の方法において、前記何回かの比較を実行するステップのうちの少なくともいくつかに対して、前記ビット・テスト・パターン・ベクトルが前記複数のプリアンブル・プリフィックス・ビットの前記所定のビット・パターンにマッチしている１つまたはそれ以上のビットを含み、そして前記同期化ワード・ビットのすべてにマッチしているいくつかのビットをさらに含む方法。（２５）第２４項記載の方法において、前記実行のステップが、前記比較の１つを除いて前記何回かの比較のすべてに対して、前記ビット・テスト・パターン・ベクトルが、前記複数のプリアンブル・プリフィックス・ビットの前記所定のビット・パターンにマッチしている１つまたはそれ以上のビットを含み、前記同期化ワード・ビットのすべてにマッチしているいくつかのビットをさらに含む方法。
（２６）第２５項記載の方法において、前記除外された比較に対して、前記ビット・テスト・パターン・ベクトルの中のビットが前記同期化ワード・ビットの中のビットにマッチするように１回の比較を実行するようになっている方法。
【００４８】
（２７）第２１項記載の方法において、
前記ビットストリーム・パケットの中の前記複数の同期化ワード・ビットの前記場所を決定するための前記ステップが、
前記何回かの各比較に対する精度の測度を提供するステップと、
前記何回かの各比較に対する精度の測度を記憶するステップとをさらに含む方法。
（２８）第２４項記載の方法において、
前記ビット・テスト・パターン・ベクトルは第１の論理状態の各ビットに対して正の１によって、そして前記第１の論理状態とは異なる第２の論理状態の各ビットに対して負の１によって表されるようになっていて、
前記ビットのサンプル・ベクトルは前記第１の論理状態の各ビットに対して正の１によって、そして前記第２の論理状態の各ビットに対して負の１によって表されるようになっていて、
前記ビット・テスト・パターン・ベクトルと、前記ビットのサンプル・ベクトルとの何回かの比較を実行する前記ステップが、
前記ビット・テスト・パターン・ベクトルと、前記ビットのサンプル・ベクトルとのビットごとの乗算を実行するステップと、
前記ビットごとの各乗算の積を加算するステップとからなる方法。
（２９）第２７項記載の方法において、前記ビットストリーム・パケットの中の前記複数の同期化ワード・ビットの場所を決定する前記ステップが、前記同期化ワード・ビットが、前記記憶されている精度の測度の最大のものに対応している前記ビットストリーム・パケット内の１つの位置にあると判定するようになっている方法。
（３０）第２１項記載の方法において、前記複数のプリアンブル・プリフィックス・ビットの前記第２の部分が、前記複数のプリアンブル・プリフィックス・ビットの前記第１の部分のすぐ次にあるようになっている方法。
（３１）第２１項記載の方法において、前記ビットストリーム・パケットの中の前記複数の同期化ワード・ビットの前記場所を決定するステップが、何回かの比較を実行するための前記回路を補正するステップをさらに含み、前記補正のステップは、前記ビットストリームのパケットの中の加算的なガウス雑音信号の正規化された分散に応答するようになっている方法。
【００４９】
（３２）第２１項記載の方法において、前記ビットストリーム・パケットが時分割多重アクセスのビットストリーム・パケットを含む方法。
（３３）ビットストリーム・パケット（Ｐ）を受信するための回路（ＲＣＶＲ１）を含んでいる通信システム（１０）。そのビットストリーム・パケットは少なくとも３つのグループのビットを含む。それらは（ｉ）所定のビット・パターンを有する複数のプリアンブル・プリフィックス・ビット；（ｉｉ）複数のプリアンブル・プリフィックス・ビットの次にある複数の同期化ワード・ビット；および（ｉｉｉ）複数の同期化ワード・ビットに続く複数のデータ・ビットである。このシステムは複数のプリアンブル・プリフィックス・ビットの第１の部分の受信に応答して、搬送波およびクロックの復元動作を完了するための回路をさらに含む。またさらに、このシステムはビットストリーム・パケットの中の複数の同期化ワード・ビットの場所を決定するための回路（３０）を含む。決定の回路はビット・テスト・パターン・ベクトル（３２）と、ビットストリーム・パケットからのビットのサンプル・ベクトル（３４）との間で何回かの比較を実行するための回路（３６）を含む。ビット・テスト・パターン・ベクトルおよびビットのサンプル・ベクトルは両方とも何回かの各比較に対して変化する。何回かの比較のうちの少なくとも１つに対して、ビットのサンプル・ベクトルは複数のプリアンブル・プリフィックス・ビットの第１の部分に続く複数のプリアンブル・プリフィックス・ビットの第２の部分を含む。さらに、何回かの比較の少なくともいくつかに対して、ビット・テスト・パターン・ベクトルは複数のプリアンブル・プリフィックス・ビットの所定のビット・パターンにマッチしている１つまたはそれ以上のビットを含み、そして同期化ワード・ビットにマッチしている１つまたはそれ以上のビットをさらに含む。
【図面の簡単な説明】
【図１】従来の技術および本発明の実施形態の両方を実装することができる構成の一例としての通信システムを示す。
【図２】時分割多重アクセス（「ＴＤＭＡ」）のビットストリームを示す。
【図３】図２のビットストリームの単独のパケットにおける情報の内訳けを示す。
【図４】ａは同期化ワードが続いているプリアンブル・プリフィックスの受信中に発生する、搬送波およびクロック復元（「ＣＣＲ」）の一例を示す。ｂは図４ｂのビットストリームの中のビット・ウィンドウを定義するための従来の技術を示しており、ビット・ウィンドウはＣＣＲを完了したプリアンブル・プリフィックス・ビットのすぐ後に示されている。ｃは図４ｂのビット・ウィンドウが、図４ｂの中に示されている場所から次の連続したビットへ進んだ後の図４ｂのビット・ウィンドウを示す。
【図５】入ってくるＴＤＭＡのビットストリームに沿ってシフトするビット・ウィンドウの中の対応しているビットに対する既知の同期化ワードの中のビットの比較のための従来のシステムを示す。
【図６】図５のシステムに従ってそのビット・ウィンドウの５つの連続したシフトの合計にわたって比較されるビットの一例を示す。
【図７】テスト・パターン・ベクトルを入ってくるビットストリームの中の対応しているビットに対して比較するための本発明の第１の実施形態を示しており、テスト・パターン・ベクトルは最初の比較のために同期化ワードだけを含み、そして次々の比較のために、そのテスト・パターン・ベクトルはプリアンブル・プリフィックスの１ビットを追加し、同期化ワードの１ビットを取り除く。
【図８】次々の合計７回の比較にわたって図７のシステムによって比較されるビットの一例を示す。
【図９】２つの従来の技術の方法と２つの本発明の実施形態との結果のグラフを示す。
【図１０】テスト・パターン・ベクトルの中の対応しているビットを、入ってくるビットストリームの中の対応しているビットに対して比較する本発明の第２の実施形態を示しており、そのテスト・パターン・ベクトルは最初の比較に対しては同期化ワードだけを含み、そして次々の各比較に対しては、テスト・パターン・ベクトルにはプリアンブル・プリフィックスのビットが追加される。
【図１１】７回の次々の比較にわたって図１０のシステムによって比較されるビットの一例を示す。
【符号の説明】
１０  無線システム
２０  同期化ワード検出システム
２２  記憶レジスタ
２４  記憶レジスタ
２６  計算回路
３０  同期化ワード検出システム
３２  記憶レジスタ
３４  記憶レジスタ
３６  計算回路
【図１】
0004198801.tif 000039
【図２】
0004198801.tif 000040
【図３】
0004198801.tif 000041
【図４】
0004198801.tif 000042
【図５】
0004198801.tif 000043
【図６】
0004198801.tif 000044
【図７】
0004198801.tif 000045
【図８】
0004198801.tif 000046
【図９】
0004198801.tif 000047
【図１０】
0004198801.tif 000048
【図１１】
0004198801.tif 000049