(57)【特許請求の範囲】
【請求項１】
複数のＤＲＡＭからインタリーブ方式でデータの読出しを行うＤＲＡＭ制御装置において、
リフレッシュを全く行わない場合のインタリーブに必要なＤＲＡＭの数ｎと、一度にリフレッシュを行うＤＲＡＭの数ｍとを合わせた総数（ｎ＋ｍ）個のＤＲＡＭと、
前記（ｎ＋ｍ）個のＤＲＡＭのうち、読出しを行うＤＲＡＭ及びリフレッシュを行うＤＲＡＭを選択して制御する選択制御手段とを備え、
前記（ｎ＋ｍ）個のＤＲＡＭは、１つのＤＲＡＭの読出し時間をインタリーブで希望する読取りサイクル時間で割った商以上の整数をｎとし、１つのＤＲＡＭについてリフレッシュサイクルのうち読出し可能な状態にある時間の割合とＤＲＡＭの総数（ｎ＋ｍ）との積がｎ以上となるように整数ｍを定め、
前記選択制御手段は、一度にｍ個のＤＲＡＭを順次リフレッシュ状態として、その間残りのｎ個のＤＲＡＭを読出し可能な状態とすることを特徴とするＤＲＡＭ制御装置。
【請求項２】
複数のＤＲＡＭからインタリーブ方式でデータの読出しを行うＤＲＡＭ制御方法において、
リフレッシュを全く行わない場合のインタリーブに必要なＤＲＡＭの数ｎを、１つのＤＲＡＭの読出し時間をインタリーブで希望する読取りサイクル時間で割った商以上の整数とし、
一度にリフレッシュを行うＤＲＡＭの数ｍを、１つのＤＲＡＭについてリフレッシュサイクルのうち読出し可能な状態にある時間の割合とＤＲＡＭの総数（ｎ＋ｍ）との積がｎ以上となる整数として、（ｎ＋ｍ）個のＤＲＡＭを用意し、
前記（ｎ＋ｍ）個のＤＲＡＭのうち、一度にｍ個のＤＲＡＭを順次リフレッシュ状態として、その間残りのｎ個のＤＲＡＭを読出し可能な状態とすることを特徴とするＤＲＡＭ制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のＤＲＡＭ（ダイナミックランダムアクセスメモリ）からインタリーブ方式により高速でランダムにデータの読出しを行うＤＲＡＭ制御装置及び制御方法に係り、特にリアルタイムでデータを読み出すために必要なＤＲＡＭの数の低減を図ったＤＲＡＭ制御装置及び制御方法に関する。
【０００２】
【従来の技術】
情報処理装置の記憶装置に使用されるＤＲＡＭは、データの蓄積を微小コンデンサの電荷で行っているため、時間が経つと漏れ電流でデータが消えてしまう。そのため、一定時間毎にメモリ内容を書き直すリフレッシュを行う必要があり、リフレッシュを行っている間はＤＲＡＭにアクセスすることができない。一般の情報処理装置では、ＤＲＡＭのリフレッシュとメモリアクセスが重なると、メモリアクセスはウエイトがかかるようになっていた。
【０００３】
しかしながら、ＤＲＡＭを使用する装置によっては、メモリアクセスのウエイトが許されない場合がある。例えば、半導体集積回路（ＩＣデバイス）の電気的特性を検査する半導体試験装置は、被測定デバイスに所定の試験用パターンデータを与え、被測定デバイスの出力データから被測定デバイスの基本動作及び機能に問題がないかを検査する装置である。試験用パターンデータは、半導体試験装置内の複数のＤＲＡＭに格納され、必要なテストレートに応じて複数のＤＲＡＭからインタリーブ方式で読み出される。このような半導体試験装置では、被測定デバイスにリアルタイムで試験用パターンデータを供給する必要があり、メモリアクセスのウエイトは許されない。
【０００４】
【発明が解決しようとする課題】
従来、リアルタイムでデータの読出しが必要な装置においてインタリーブを行う場合、ＤＲＡＭのリフレッシュとメモリアクセスが重ならないよう、ＤＲＡＭの読出し時間とリフレッシュ動作を行っている時間（以下、「リフレッシュ動作時間」と称す）との和をＤＲＡＭのサイクル時間として考慮しなければならなかった。そのため、ＤＲＡＭのサイクル時間が長くなり、インタリーブに必要なＤＲＡＭの数が多くなるという問題があった。
【０００５】
図３は従来の半導体試験装置のＤＲＡＭ制御装置の構成図、図４はその動作の説明図である。図３において、アクセス制御回路６１〜６８は、それぞれＤＲＡＭ７１〜７８の読出し（リード）制御を行う回路であり、共通のアドレス信号５０を入力して、選択制御回路５３から選択信号を受けたものが、アドレス信号５０で指定されたＤＲＡＭのアドレス（番地）からデータの読出しを行うためのリード制御信号を対応するＤＡＲＭへ出力する。選択回路５４は、選択制御回路５３からの選択信号に応じてＤＲＡＭ７１〜７８から読み出されたデータを選択し、データ信号８０を出力する。アクセス制御回路６１〜６８によって読出しが行われたＤＲＡＭ７１〜７８は、読出しが終了する毎に、図示しないリフレッシュ制御回路によってリフレッシュが行われる。
【０００６】
図４は、ＤＲＡＭの読出し時間（Ｔｒｅａｄ）が１００ｎｓ（ナノ秒）、リフレッシュ動作時間（Ｔｒｅｆ）が１００ｎｓ、インタリーブで希望する読取りサイクル時間（Ｔａｃ）が２５ｎｓの場合の動作を示している。各ＤＲＡＭ７１〜７８のサイクル時間は、読出し時間（Ｔｒｅａｄ）とリフレッシュ動作時間（Ｔｒｅｆ）の和（Ｔｒｅａｄ＋Ｔｒｅｆ）で２００ｎｓとなる。従って、インタリーブに必要なＤＲＡＭの数は、ＤＲＡＭのサイクル時間（Ｔｒｅａｄ＋Ｔｒｅｆ）をインタリーブで希望する読取りサイクル時間（Ｔａｃ）で割った商（（Ｔｒｅａｄ＋Ｔｒｅｆ）／Ｔａｃ）の８以上である。
【０００７】
本発明は、複数のＤＲＡＭからインタリーブ方式によりデータの読出しを行う際に、少ないＤＡＲＭの数でリアルタイムにデータを読み出すことのできるＤＲＡＭ制御装置及び制御方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明に係るＤＲＡＭ制御装置は、複数のＤＲＡＭからインタリーブ方式でデータの読出しを行うＤＲＡＭ制御装置において、リフレッシュを全く行わない場合のインタリーブに必要なＤＲＡＭの数ｎと、一度にリフレッシュを行うＤＲＡＭの数ｍとを合わせた総数（ｎ＋ｍ）個のＤＲＡＭと、（ｎ＋ｍ）個のＤＲＡＭのうち、読出しを行うＤＲＡＭ及びリフレッシュを行うＤＲＡＭを選択して制御する選択制御手段とを備え、（ｎ＋ｍ）個のＤＲＡＭは、１つのＤＲＡＭの読出し時間をインタリーブで希望する読取りサイクル時間で割った商以上の整数をｎとし、１つのＤＲＡＭについてリフレッシュサイクルのうち読出し可能な状態にある時間の割合とＤＲＡＭの総数（ｎ＋ｍ）との積がｎ以上となるように整数ｍを定め、選択制御手段は、一度にｍ個のＤＲＡＭを順次リフレッシュ状態として、その間残りのｎ個のＤＲＡＭを読出し可能な状態とするものである。
【０００９】
また、本発明に係るＤＲＡＭ制御方法は、複数のＤＲＡＭからインタリーブ方式でデータの読出しを行うＤＲＡＭ制御方法において、リフレッシュを全く行わない場合のインタリーブに必要なＤＲＡＭの数ｎを、１つのＤＲＡＭの読出し時間をインタリーブで希望する読取りサイクル時間で割った商以上の整数とし、一度にリフレッシュを行うＤＲＡＭの数ｍを、１つのＤＲＡＭについてリフレッシュサイクルのうち読出し可能な状態にある時間の割合とＤＲＡＭの総数（ｎ＋ｍ）との積がｎ以上となる整数として、（ｎ＋ｍ）個のＤＲＡＭを用意し、（ｎ＋ｍ）個のＤＲＡＭのうち、一度にｍ個のＤＲＡＭを順次リフレッシュ状態として、その間残りのｎ個のＤＲＡＭを読出し可能な状態とするものである。
【００１０】
１つのＤＲＡＭの読出し時間をインタリーブで希望する読取りサイクル時間で割った商以上の整数ｎは、リフレッシュを全く行わない場合のインタリーブに必要なＤＲＡＭの数を示す。また、１つのＤＲＡＭについてリフレッシュサイクルのうち読出し可能な状態にある時間の割合とＤＲＡＭの数（ｎ＋ｍ）との積は、読出し可能な状態にあるＤＲＡＭの平均数を示す。従って、本発明では、読出し可能な状態にあるＤＲＡＭの平均数が、リフレッシュを全く行わない場合インタリーブに必要なＤＲＡＭの数ｎ以上になるようにｍの値を定めている。
【００１１】
この発明によれば、選択制御手段の働きによって常にｎ個以上のＤＲＡＭが読出し可能な状態となるので、メモリアクセスのウエイトをかけることなくリアルタイムにデータを読み出すことができる。そして、ＤＲＡＭの数（ｎ＋ｍ）を上記の通り定めることにより、総数（ｎ＋ｍ）個の少ないＤＲＡＭの数でインタリーブを行うことができる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面に従って説明する。図１は本発明の一実施の形態による半導体試験装置のＤＲＡＭ制御装置の構成図、図２はその動作の説明図である。図１において、リード制御回路１１は、ＤＲＡＭ３１〜３５に共通して設けられた読出し（リード）制御を行う回路であり、アドレス信号１０を入力して、アドレス信号１０で指定されたＤＲＡＭのアドレス（番地）からデータの読出しを行うためのリード制御信号２０を出力する。リフレッシュ制御回路１２は、ＤＲＡＭ３１〜３５に共通して設けられたリフレッシュ制御を行う回路であり、後述する一定間隔毎にＤＲＡＭ３１〜３５のリフレッシュを行うためのリフレッシュ制御信号３０を出力する。
【００１３】
選択制御回路１３は、ＤＲＡＭ３１〜３５のうち、読出しを行うＤＲＡＭ及びリフレッシュを行うＤＲＡＭを選択して制御する回路であり、選択回路２１〜２５及び選択回路１４へ選択信号を出力する。選択制御回路１３から選択信号を受けた選択回路２１〜２５は、対応するＤＲＡＭ３１〜３５へリード制御回路１１からのリード制御信号２０またはリフレッシュ制御回路１２からのリフレッシュ制御信号３０を転送する。選択回路１４は、選択制御回路１３からの選択信号に応じてＤＲＡＭ３１〜３５から読み出されたデータを選択し、データ信号４０を出力する。
【００１４】
図２は、ＤＲＡＭの読出し時間（Ｔｒｅａｄ）が１００ｎｓ（ナノ秒）、リフレッシュ動作時間（Ｔｒｅｆ）が１００ｎｓ、インタリーブで希望する読取りサイクル時間（Ｔａｃ）が２５ｎｓ、１つのＤＲＡＭについてのリフレッシュサイクル（Ｔｃｙｃ）が１５００ｎｓの場合の動作を示している。なお、ＤＲＡＭのリフレッシュサイクル（Ｔｒｅｆ）は読出し時間（Ｔｒｅａｄ）よりも非常に長いのが一般的であるが、本実施の形態では発明の理解を容易にするために上述の時間を例示している。
【００１５】
まず、この場合に必要なＤＡＲＭの数（ｎ＋ｍ）について説明する。１つのＤＲＡＭの読出し時間（Ｔｒｅａｄ）をインタリーブで希望する読取りサイクル時間（Ｔａｃ）で割った商（Ｔｒｅａｄ／Ｔａｃ）は４である。この商以上の整数ｎは、リフレッシュを全く行わない場合のインタリーブに必要なＤＲＡＭの数を示す。本実施の形態では、ｎを最低必要な数の４としている。
【００１６】
一方、１つのＤＲＡＭについて読出し可能な状態にある時間は、リフレッシュサイクル（Ｔｃｙｃ）からリフレッシュ動作時間（Ｔｒｅｆ）及び前後の読出しと重なる時間（２×Ｔｒｅａｄ）を引いた差（Ｔｃｙｃ−（Ｔｒｅｆ＋２×Ｔｒｅａｄ））である。従って、１つのＤＲＡＭについてリフレッシュサイクルのうち読出し可能な状態にある時間の割合（（Ｔｃｙｃ−（Ｔｒｅｆ＋２×Ｔｒｅａｄ））／Ｔｃｙｃ）とＤＲＡＭの数（ｎ＋ｍ）との積がｎ以上となるように整数ｍを定めると、ｍは１以上である。このとき、この積は、読出し可能な状態にあるＤＲＡＭの平均数を示す。
【００１７】
従って、この場合にインタリーブに必要なＤＲＡＭの数（ｎ＋ｍ）は５以上である。本実施の形態では、ｍを最低必要な数の１とし、ＤＲＡＭの数（ｎ＋ｍ）を５個としている。ちなみに、図３及び図４で示した従来の装置では、同じ条件でインタリーブに必要なＤＲＡＭの数は８以上であった。
【００１８】
次に、ＤＲＡＭ制御装置の動作を説明する。図２において、アドレス信号１０の引出線で示した３桁の数字は、読出しを指定するＤＲＡＭのアドレス（番地）を示している。また、データ信号４０の引出線で示した３桁の数字は、読み出されたデータが格納されていたＤＲＡＭのアドレス（番地）を示している。
【００１９】
本実施の形態では、まず、アドレス信号１０の０００番地の読出し指定に対して、ＤＲＡＭ３２が選択制御回路１３によって選択され、ＤＲＡＭ３２の０００番地からデータの読出しが行われる。続く００１番地の読出し指定に対してはＤＲＡＭ３３が、００２番地の読出し指定に対してはＤＲＡＭ３４が、００３番地の読出し指定に対してはＤＲＡＭ３５がそれぞれ選択制御回路１３によって選択され、それぞれのＤＲＡＭの００１番地、００２番地、００３番地からデータの読出しが行われる。
【００２０】
続いて、アドレス信号１０の００４番地の読出し指定に対して、０００番地からのデータの読出しが終了したＤＲＡＭ３２が選択制御回路１３によって選択され、ＤＲＡＭ３２の００４番地からデータの読出しが行われる。一方、この時、ＤＲＡＭ３１は選択制御回路１３によってリフレッシュを行うよう選択され、ＤＲＡＭ３１のリフレッシュが開始される。ＤＲＡＭ３１は、リフレッシュ動作時間（Ｔｒｅｆ）後にリフレッシュが終了して読出し可能な状態となる。その時、アドレス信号１０の０５０番地の読出し指定に対して、ＤＲＡＭ３１が選択制御回路１３によって選択され、ＤＲＡＭ３１の０５０番地からデータの読出しが行われる。以下、同様にして各ＤＲＡＭ３１〜３５からのデータの読出しとリフレッシュが行われる。
【００２１】
本実施の形態では、ｍを１としたので、選択制御手段１３は、一度に１個のＤＲＡＭをリフレッシュ状態として、その間残りの４個のＤＲＡＭを読出し可能な状態とする。図２の矢印で示した時間（Ｔｃｙｃ／（ｎ＋ｍ））は、１つのＤＲＡＭのリフレッシュが開始されてから次のＤＲＡＭのリフレッシュが開始されるまでの時間間隔を示しており、リフレッシュ制御回路１２はこの間隔毎にリフレッシュ制御信号３０を出力する。
【００２２】
本実施の形態では、ＤＲＡＭ３１のリフレッシュが開始されてから時間（Ｔｃｙｃ／（ｎ＋ｍ））後に次のＤＲＡＭ３２のリフレッシュが開始され、さらに時間（Ｔｃｙｃ／（ｎ＋ｍ））後に次のＤＲＡＭ３３のリフレッシュが開始される。以下、同様にしてＤＲＡＭ３４〜３５のリフレッシュが行われ、ＤＲＡＭ３１は最初のリフレッシュが開始されてからリフレッシュサイクル（Ｔｃｙｃ）後に再びリフレッシュが開始される。
【００２３】
以上説明した実施の形態では、ｎ及びｍの値を最低必要な数としたが、ｎ及びｍはＤＲＡＭの数の低減を図る範囲でそれ以上であってもかまわない。また、本発明のＤＲＡＭ制御装置及び制御方法は、上述の実施の形態で例示した読出し時間、リフレッシュ動作時間、インタリーブで希望する読取りサイクル時間、リフレッシュサイクル等に限られるものでないことは、言うまでもない。
【００２４】
【発明の効果】
本発明のＤＲＡＭ制御装置及び制御方法によれば、複数のＤＲＡＭからインタリーブ方式によりデータの読出しを行う際に、少ないＤＡＲＭの数でリアルタイムにデータを読み出すことができる。従って、リアルタイムでデータの読出しが必要な装置を小型で安価に構成でき、また大容量の装置を構成しやすくなる。
【図面の簡単な説明】
【図１】  本発明の一実施の形態による半導体試験装置のＤＲＡＭ制御装置の構成図である。
【図２】  本発明の一実施の形態による半導体試験装置のＤＲＡＭ制御装置の動作の説明図である。
【図３】  従来の半導体試験装置のＤＲＡＭ制御装置の構成図である。
【図４】  従来の半導体試験装置のＤＲＡＭ制御装置の動作の説明図である。
【符号の説明】
１１…リード制御回路
１２…リフレッシュ制御回路
１３…選択制御回路
１４…選択回路
２１〜２５…選択回路
３１〜３５…ＤＲＡＭ
【図１】
0004082553.tif 000002
【図２】
0004082553.tif 000003
【図３】
0004082553.tif 000004
【図４】
0004082553.tif 000005