(57)【特許請求の範囲】
【請求項１】
表面取付け用にカプセル化される半導体デバイスを製造する方法であって：
-  各々が互いに反対側の第１及び第２の主表面上に接続点を有している複数の半導体素子を用立てるステップと；
-  前記半導体素子を導電細条によりひとまとめの半導体素子列に相互接続し、或る所定の半導体素子の接続点は、導電細条により前記列における当該半導体素子に先行している半導体素子の接続点に接続され、且つ前記所定の半導体素子の別の接続点は、導電細条により前記列における当該半導体素子に後続する半導体素子の接続点に接続されるようにする、半導体素子の相互接続ステップと；
-  前記半導体素子列を金型キャビティ内に入れ、該金型キャビティに樹脂を充填させることにより前記半導体素子列を保護材料で包囲するステップであって、前記金型キャビティは前記導電細条における穴に入る突起部を具備した支持点を有するものとする、保護材料での半導体素子列包囲ステップと；
-  前記半導体素子を、前記金型キャビティにおける前記支持点が前記半導体素子列を支持している位置にて、各々が関連する導電細条の一部を有する２つの側面を具備した個々の半導体デバイスに互いに切り離すステップと；
-  導電細条の前記一部に接触する導電層を前記側面に設けて、各導電細条を半導体デバイスの接続導体に加工処理するステップと；
を具えている、表面取付け用にカプセル化される半導体デバイスの製造方法。
【請求項２】
ほぼ長方形状をしている金型キャビティを用い、前記半導体素子列の長手方向を金型キャビティの長手方向にして半導体素子列を金型キャビティ内に位置させる、請求項１に記載の方法。
【請求項３】
前記半導体素子が２つ以上の接続点を有する、請求項１に記載の方法。
【請求項４】
前記各主表面上に導電材料製の数個の細条を設け、前記側面における接続導体を、当該側面の一部を形成している細条の個数に応じて構築する、請求項３に記載の方法。
【発明の詳細な説明】
本発明は、第１及び第２の互いに反対側の主表面上に接続点を有している半導体素子に、前記接続点に電気的に接触させる導電細条を設け、その後半導体素子を保護材料で包囲し、且つ前記細条を半導体デバイスの接続導体に加工処理して、表面取付けに好適な半導体デバイスを製造する方法に関するものである。
このような方法によって製造されるデバイスは表面取付けするのに好適である。“表面取付けデバイス”（ＳＭＤ）とも称されるこのようなデバイスは、通常のコンポーネントの場合のように、デバイスの接続導体をプリント基板の穴に通す必要がなく、ＳＭＤを例えばプリント基板の表面上に設けるので通常のコンポーネントよりも有利である。
日本国の特許出願ＪＰ−Ａ−５９−１４３３４８の英文抄録には冒頭にて述べた種類の方法が開示されており、これによると、ダイオード半導体素子の接続点上、この場合にはダイオードのカソード及びアノードを形成する接続点上に２つの銅製の細条を設ける。次いで、ダイオード及び各細条の一部を樹脂で包囲し、その後細条をデバイスの側面のまわりに折曲げるようにして細条を接続導体に加工処理する。
上述した既知の方法には、デバイスの製造方法が比較的高価で、しかも小形化を進める上で半導体デバイスの製造過程の機械化に追加の問題が起生すると云う欠点がある。
本発明の目的は特に上述したような欠点をなくすことにある。
この目的のために、本発明は、表面取付け用にカプセル化される半導体デバイスを製造する方法であって：
-  各々が互いに反対側の第１及び第２の主表面上に接続点を有している複数の半導体素子を用立てるステップと；
-  前記半導体素子を導電細条によりひとまとめの半導体素子列に相互接続し、或る所定の半導体素子の接続点は、導電細条により前記列における当該半導体素子に先行している半導体素子の接続点に接続され、且つ前記所定の半導体素子の別の接続点は、導電細条により前記列における当該半導体素子に後続する半導体素子の接続点に接続されるようにする、半導体素子の相互接続ステップと；
-  前記半導体素子列を金型キャビティ内に入れ、該金型キャビティに樹脂を充填させることにより前記半導体素子列を保護材料で包囲するステップであって、前記金型キャビティは前記導電細条における穴に入る突起部を具備した支持点を有するものとする、保護材料での半導体素子列包囲ステップと；
-  前記半導体素子を、前記金型キャビティにおける前記支持点が前記半導体素子列を支持している位置にて、各々が関連する導電細条の一部を有する２つの側面を具備した個々の半導体デバイスに互いに切り離すステップと；
-  導電細条の前記一部に接触する導電層を前記側面に設けて、各導電細条を半導体デバイスの接続導体に加工処理するステップと；
を具えている、表面取付け用にカプセル化される半導体デバイスの製造方法を提供する。
従って、本発明による方法では、隣接する半導体素子の２つの接続点が常に相互接続されるように、ひとまとめの列を成すように半導体素子を相互接続する。なお、ここで云う接続点とは半導体素子を接続することのできる個所、例えばエミック、ベース、コレクタ、ソース、ドレイン又はゲート接続点を意味するものとする。従って半導体素子の列は、例えば半導体素子の接続点を前記列における先行する半導体素子の接続点に接続し、他方の接続点、即ち第２主表面上の接続点を隣りの半導体素子の接続点に接続するようにして作製する。これにより半導体素子のまとまった列を一度の作業にて保護材料で包囲することができる。このようにすることにより包囲作業のコストを著しく節約できると共にまとめた列は従来法での個々の半導体素子よりも遙に扱い易いため、小形化を進めても半導体デバイスの製造の機械化に何等問題が生じない。
半導体素子の列は、ペースト又はペイントの如き保護層を半導体素子列の上に設けるようにして包囲することができる。本発明による方法では、半導体素子列を金型キャビティ内に入れ、該金型キャビティに樹脂を充填させることにより前記半導体素子列を保護材料で包囲する。この場合、ひとまとめにした半導体素子の列に、例えばエポキシ樹脂の包囲体を設ける。１個の金型キャビティ内に一列の半導体素子又は数列の半導体素子を配置し、その後これらの列を保護材料で包囲することもできる。この包囲後、１個又は複数の半導体素子列を、例えばのこ引きによって個々の半導体デバイスに細分割する。
本発明による方法では、前記金型キャビティは前記導電細条における穴に入る突起部を具備した支持点を有するものとし、前記金型キャビティにおける前記支持点が前記半導体素子列を支持し得るようにする。このようにして半導体素子の列を金型キャビティ内にて完全に支持することができる。次いで、半導体素子の列は樹脂でほぼ完全に包囲される。後の製造過程では、細条を支持している個所にて半導体素子を互いに離間させてデバイスの側面を形成するようにする。細条は半導体素子列の最初と最後の細条及び支持点以外には金型キャビティの壁部と接触せず、即ち半導体素子の列は完全に金型キャビティ内に位置する。細条は金型キャビティから突出しないため、金型キャビティの縁部に沿ってシールする際に細条に沿って複雑なシールをする必要がない。このようにするおかげで、キャビティが存在する金型の部分の製造が非常に簡単となる。半導体素子列の最初と最後の細条は金型キャビティが存在する金型部分の間にて半導体素子列をクランプするために金型キャビティの外側に配置することができる。しかし、最初と最後の細条を完全に金型キャビティ内に配置するのも有利である。こうすれば、細条に沿ってシールしなくて済む。
本発明による方法では、細条に突起部用の穴を設け、この穴にキャビティの突起部が入るようにする。このようにすれば、半導体素子の列を金型キャビティ内に簡単に位置付けることができる。
半導体デバイスの形状は自由に選定することができる。しかし、本発明による方法の好適例では、ほぼ長方形状をしている金型キャビティを用い、前記半導体素子列の長手方向を金型キャビティの長手方向にして半導体素子列を位置させることを特徴とする。この場合には半導体素子を分離した後にデバイスがほぼボックス状となるようにする。このような長方形状は表面取付けするのに好適である。
以下本発明を図面を参照して実施例につき説明するに、図面中：
図１は本発明による方法により製造し、且つプリント基板に取付けた半導体デバイスを示し；
図２〜図７は本発明による方法による半導体デバイスの種々の製造段階における断面図を示す。
図面は図式的に示したものであり、実寸図示したものではない。図面中、対応する部分には同じ参照番号を付してある。
図１は表面取付けするのに好適で、しかも本発明による方法によって製造される半導体デバイス１を示す。このようなデバイス１は“表面取付けデバイス”（ＳＭＤ）とも称され、これは通常のコンポーネントの場合のように、デバイス１の接続導体２２を例えばプリント基板２０の穴に通す必要がなく、ＳＭＤをプリント基板２０の表面に設けるので通常のコンポーネントよりも有利である。デバイス１はプリント基板２０の導体トラック２４の上に載せ、接続導体２２を例えばはんだ２５によって導体トラック２４に接続する。
図２〜図７は本発明による方法の製造段階を示す。図２は半導体素子２のそれぞれの第１及び第２の互いに反対側の主表面５及び６上の接続点３及び４に導電細条を如何に設けて、これらの細条を接続点３，４に電気的に接触させるのかを示している。この例では半導体素子を、主表面５，６に平行で、２つの接続点３と４との間に延在するｐｎ接合を有するダイオードクリスタルとし、接続点３，４がダイオードのカソード及びアノード接続点を成すようにする。ダイオードは寸法が１×１ｍｍのほぼ正方形の形状で、厚さが０．５ｍｍのものとする。この実施例における細条８は銅製とし、その長さ×幅×高さの寸法は５×２×０．５ｍｍとする。細条８は既知のはんだ付け技法によって接続点３，４に接続する。本発明によれば、半導体素子２のひとまとめの列１０を形成するように、或る所定の半導体素子２の接続点３が、細条８により前記列における前記所定の半導体素子に先行している半導体素子２′の接続点３′に接続され、前記所定の半導体素子２の他方の接続点４が前記列における次の半導体素子２″の接続点４″に接続されるようにして、半導体素子２を導電細条８により相互接続する。
図３は、本発明により半導体素子２の列１０を金型キャビティ１２内に入れ、この金型キャビティ１２に樹脂を充填させるようにして、半導体素子２の列１０を保護材料で包囲するやり方を示している。このようにして半導体素子２のまとまった列１０に、例えばエポキシ樹脂の包囲体１６を設ける。エポキシ樹脂は半導体素子を包囲する材料として本来既知の材料である。
半導体素子２の列１０は金型キャビティ１２内で、後に半導体素子２を分離させる位置にて細条８を支持する支持点１５の上に載せ、例えば半導体素子列１０の最初と最後の細条８を除く他の細条８が金型キャビティの壁部１８とは接触しないようにするのが好適である。半導体素子２の列１０をこのようにして金型キャビティ１２内で支持することができる。次いで実際には列１０を樹脂で完全に包囲する。細条８は、これらの細条が支持される個所だけは樹脂で覆われることはない。細条８は、例えば列１０の最初の細条及び最後の細条８と支持点１５以外は金型キャビティ１２の壁部に当たることはなく、即ち半導体素子２の列１０は金型キャビティ内に完全に封入される。細条８は金型キャビティから突出しないため、金型キャビティの縁部に沿ってシールをする場合に、細条８に沿って複雑なシールをする必要がない。こうしたおかげで、キャビティ１２が内部に存在する金型１４，１４′の部分の製造が非常に簡単である。半導体素子２の列の最初と最後の細条８は、所要に応じ、例えば金型キャビティ１２が内部に存在する金型の部分１４と１４′との間にて列１０をしっかりクランプするために金型キャビティ１２の外側に配置することができる。最初と最後の細条８を金型キャビティ１２内に完全に位置させ、この場合に支持点１５だけで列１０を支持するようにすることも当然可能である。
細条８に穴をあけ、支持点１５に突起部（図示せず）を設けて、これらの突起部が細条における穴に入るようにして半導体素子２の列を金型キャビティ１２内に配置するのが好適である。このようにすれば、列１０を簡単な方法で金型キャビティ１２の内部に位置付けることができる。
半導体デバイス１の形状は自由に選定することができる。この例では実際上長方形の金型キャビティ１２を用いるのであって、半導体素子２の列１０を、その長手方向が金型キャビティの長手方向となるようにして配置する（図３参照）。この場合、デバイス１はほぼ長方形のボックス状に製造される（図１参照）。このような長方形の形状は表面取付けするのに非常に好適である。
図４は保護材料１６を設けた後の半導体素子の列を示す。半導体素子２は金型キャビティ１２内の支持点１５が列１０を支持した個所にて、個々の半導体デバイス１を形成するように互いに分離されるのであって、例えば列を既知ののこ引き法にて個別の半導体デバイス１に細分割して、これらのデバイスに各々が細条８の一部を有する２つの側面７を形成する。この場合、のこ引き面が上記側面７を成す。細条８ものこ引きされるから、側面７は細条８の一部を含んでいる。細条８は、導電層２２′，２２″が側面７の上に設けられるように、細条８の前記一部に接触する接続導体２２に加工処理する。導電層は既知の方法で前記側面上に設けられる導電性ペースト２２′、例えばはんだペーストで構成する。このはんだペーストの上に銅製のキャップ２２″を設け、これにより半導体デバイスをはんだ付けのような既知の方法により容易に接続することができるようにする。
本発明による方法によれば、半導体素子２のひとまとめの列１０を一度の操作にて保護材料１６で包囲することができるようにする。これにより半導体素子を包囲するのにコストをかなり節約できると共にひとまとめにした列１０は既知の方法での個々の半導体素子２よりも取扱いが遙に容易であるため、小形化を進めても半導体デバイスの製造の機械化に何等問題は起こらない。
本発明は上述した実施例に限定されるものではない。上述した例では、ダイオードのアノード及びカソード接続点を接続導体に接続する半導体デバイスを製造するようにしたが、例えばトランジスタ、サイリスタ及びＩＣの如き半導体素子の例えばエミッタ、ベース、コレクタ、ソース、ドレイン又はゲート接続点の如き他の接続点を本発明による方法によって接続導体に接続することもできる。
本発明による方法で２つ以上の接続点を有する半導体素子、例えばトランジスタ又はＩＣを接続することもできる。この場合には１個又は数個の細条８を各主表面上に設ける。側面における接続導体は、関連する側面の一部を形成する細条の数に応じて、例えばフォトリソグラフィ法とエッチングによるか、又は例えばスクリーン印刷の如き本来既知の他の技法により構成する。
本例における細条８は銅製としたが、細条８用には他の導電材料を使用することもできる。実施例では接続点３を先行する半導体素子２′の接続点３′に接続したが（図２参照）、接続点３は先行する半導体素子２′の接続点４′に接続することもできることは明らかである。この場合には先行する半導体素子２′を素子２に対して逆とする。
実施例では導電層２２をはんだペーストとキャップとで形成したが、この導電層２２は導電性ペースト又は例えば電気化学又は蒸着技法により形成される導電層だけで構成することも当然可能である。
上記説明では半導体デバイス１を製造する所定の技法につき述べたが、本発明による方法はこのような技法での実現のみに限定されるものではない。例えばはんだ付け以外の技法、例えば導電接着技法を用いることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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