(57)【特許請求の範囲】
【請求項１】
受信信号よりも高い周波数を持つ基準クロックを生成する基準クロック生成手段と、
前記基準クロックを基に位相が異なり基準クロックと同じ周期の複数のクロック（以下多相クロックという）を生成する多相クロック生成手段と、
受信信号の変化点をとらえて受信信号の位相が現在抽出されているクロック位相よりも遅れているか否かを監視して位相遅れを検出したら位相遅れ検出信号を出力する位相検出手段と、
この位相検出手段からの位相遅れ検出信号を入力したら、前記多相クロックの内から現在抽出されているクロックよりも１相分遅れている位相のクロックを新たな抽出クロックとして選択するようにクロック選択指示信号を発するシフト制御手段と、
このクロック選択指示信号に従って、前記多相クロックの内から現在抽出されているクロックよりも１相分遅れている位相のクロックを新たな抽出クロックとして選択するクロック選択手段と
を備えたことを特徴とするＤＰＬＬ回路。
【請求項２】
位相検出手段は、受信信号の位相が現在抽出されているクロック位相よりも遅れているか否かのみを監視し、位相遅れを検出しない場合は何もしないことを特徴とする請求項１に記載のＤＰＬＬ回路。
【請求項３】
受信信号よりも高い周波数を持つ基準クロックを生成する基準クロック生成手段と、
前記基準クロックを基に位相が異なり基準クロックと同じ周期の複数のクロック（以下多相クロックという）を生成する多相クロック生成手段と、
受信信号の変化点をとらえて受信信号の位相が現在抽出されているクロック位相よりも遅れているか否かを監視して位相遅れを検出したら位相遅れ検出信号を出力する位相検出手段と、
この位相検出手段からの位相遅れ検出信号を入力したら、前記多相クロックの内から現在抽出されているクロックよりも１相分遅れている位相のクロックを新たな抽出クロックとして選択するようにクロック選択指示信号を発するとともに、位相遅れを検出してから現在抽出されているクロックよりも１相分遅れている位相のクロックを新たな抽出クロックとして選択した後に再度位相遅れを検出するまでの時間を新たなシフト間隔として生成するシフト制御手段と、
前記クロック選択指示信号に従って、前記多相クロックの内から現在抽出されているクロックよりも１相分遅れている位相のクロックを新たな抽出クロックとして選択するクロック選択手段と、
前記シフト制御手段から前記新たなシフト間隔を入力し、このシフト間隔と前回までのシフト間隔との平均をとって保存するシフト間隔平均化手段と
を備えたことを特徴とするＤＰＬＬ回路。
【請求項４】
受信信号よりも高い周波数を持つ基準クロックを生成する基準クロック生成手段と、
前記基準クロックを基に位相が異なり基準クロックと同じ周期の複数のクロック（以下多相クロックという）を生成する多相クロック生成手段と、
受信信号の変化点をとらえて受信信号の位相が現在抽出されているクロック位相よりも遅れているか否かを監視して位相遅れを検出したら位相遅れ検出信号を出力する位相検出手段と、
この位相検出手段からの位相遅れ検出信号を入力したら、内蔵する記憶手段に位相遅れ検出回数を記憶するとともに、前記多相クロックの内から現在抽出されているクロックよりも１相分遅れている位相のクロックを新たな抽出クロックとして選択するようにクロック選択指示信号を発するとともに、予め設定したシフト間隔が満了したときに前記記憶手段からの位相遅れ検出回数に応じて前記のシフト間隔を短縮して新たなシフト間隔として生成するシフト制御手段と、
前記クロック選択指示信号に従って、前記多相クロックの内から現在抽出されているクロックよりも１相分遅れている位相のクロックを新たな抽出クロックとして選択するクロック選択手段と、
前記シフト制御手段から前記新たなシフト間隔を入力し、このシフト間隔と前回までのシフト間隔との平均をとって保存するシフト間隔平均化手段と
を備えたことを特徴とするＤＰＬＬ回路。
【請求項５】
受信信号よりも低い周波数を持つ基準クロックを生成する基準クロック生成手段と、
前記基準クロックを基に位相が異なり基準クロックと同じ周期の複数のクロック（以下多相クロックという）を生成する多相クロック生成手段と、
受信信号の変化点をとらえて受信信号の位相が現在抽出されているクロック位相よりも進んでいるか否かを監視して位相進みを検出したら位相進み検出信号を出力する位相検出手段と、
この位相検出手段からの位相進み検出信号を入力したら、前記多相クロックの内から現在抽出されているクロックよりも１相分進んでいる位相のクロックを新たな抽出クロックとして選択するようにクロック選択指示信号を発するシフト制御手段と、
このクロック選択指示信号に従って、前記多相クロックの内から現在抽出されているクロックよりも１相分進んでいる位相のクロックを新たな抽出クロックとして選択するクロック選択手段と
を備えたことを特徴とするＤＰＬＬ回路。
【請求項６】
位相検出手段は、受信信号の位相が現在抽出されているクロック位相よりも進んでいるか否かのみを監視し、位相進みを検出しない場合は何もしないことを特徴とする請求項５に記載のＤＰＬＬ回路。
【請求項７】
受信信号よりも低い周波数を持つ基準クロックを生成する基準クロック生成手段と、
前記基準クロックを基に位相が異なり基準クロックと同じ周期の複数のクロック（以下多相クロックという）を生成する多相クロック生成手段と、
受信信号の変化点をとらえて受信信号の位相が現在抽出されているクロック位相よりも進んでいるか否かを監視して位相進みを検出したら位相進み検出信号を出力する位相検出手段と、
この位相検出手段からの位相進み検出信号を入力したら、前記多相クロックの内から現在抽出されているクロックよりも１相分進んでいる位相のクロックを新たな抽出クロックとして選択するようにクロック選択指示信号を発するとともに、予め設定したシフト間隔が満了したときに前記位相検出手段からの位相進み検出信号を入力したか否かを調べ、位相進み検出信号を入力したら、前記のシフト間隔を短縮し、位相進み検出信号を入力しなかったら、前記のシフト間隔を伸長して新たなシフト間隔として生成するシフト制御手段と、
前記クロック選択指示信号に従って、前記多相クロックの内から現在抽出されているクロックよりも１相分進んでいる位相のクロックを新たな抽出クロックとして選択するクロック選択手段と
前記シフト制御手段からシフト間隔を入力して保存するシフト間隔保存手段と
を備えたことを特徴とするＤＰＬＬ回路。
【請求項８】
受信信号よりも低い周波数を持つ基準クロックを生成する基準クロック生成手段と、
前記基準クロックを基に位相が異なり基準クロックと同じ周期の複数のクロック（以下多相クロックという）を生成する多相クロック生成手段と、
受信信号の変化点をとらえて受信信号の位相が現在抽出されているクロック位相よりも進んでいるか否かを監視して位相進みを検出したら位相進み検出信号を出力する位相検出手段と、
この位相検出手段からの位相進み検出信号を入力したら、前記多相クロックの内から現在抽出されているクロックよりも１相分進んでいる位相のクロックを新たな抽出クロックとして選択するようにクロック選択指示信号を発するとともに、位相進みを検出してから現在抽出されているクロックよりも１相分進んでいる位相のクロックを新たな抽出クロックとして選択した後に再度位相進みを検出するまでの時間を新たなシフト間隔として生成するシフト制御手段と、
前記クロック選択指示信号に従って、前記多相クロックの内から現在抽出されているクロックよりも１相分進んでいる位相のクロックを新たな抽出クロックとして選択するクロック選択手段と、
前記シフト制御手段から前記新たなシフト間隔を入力し、このシフト間隔と前回までのシフト間隔との平均をとって保存するシフト間隔平均化手段と
を備えたことを特徴とするＤＰＬＬ回路。
【請求項９】
受信信号よりも低い周波数を持つ基準クロックを生成する基準クロック生成手段と、
前記基準クロックを基に位相が異なり基準クロックと同じ周期の複数のクロック（以下多相クロックという）を生成する多相クロック生成手段と、
受信信号の変化点をとらえて受信信号の位相が現在抽出されているクロック位相よりも進んでいるか否かを監視して位相進みを検出したら位相進み検出信号を出力する位相検出手段と、
この位相検出手段からの位相進み検出信号を入力したら、内蔵する記憶手段に位相進み検出回数を記憶するとともに、前記多相クロックの内から現在抽出されているクロックよりも１相分進んでいる位相のクロックを新たな抽出クロックとして選択するようにクロック選択指示信号を発するとともに、予め設定したシフト間隔が満了したときに前記記憶手段からの位相進み検出回数に応じて前記のシフト間隔を短縮して新たなシフト間隔として生成するシフト制御手段と、
前記クロック選択指示信号に従って、前記多相クロックの内から現在抽出されているクロックよりも１相分進んでいる位相のクロックを新たな抽出クロックとして選択するクロック選択手段と、
前記シフト制御手段から前記新たなシフト間隔を入力し、このシフト間隔と前回までのシフト間隔との平均をとって保存するシフト間隔平均化手段と
を備えたことを特徴とするＤＰＬＬ回路。
【請求項１０】
受信信号よりも高い周波数を持つ基準クロックを生成する基準クロック生成手段と、
前記基準クロックを基に多相クロックを生成する多相クロック生成手段と、
受信信号の変化点をとらえて受信信号の位相が現在抽出されているクロック位相よりも遅れているか否かを監視して位相遅れを検出したら位相遅れ検出信号を出力する位相検出手段と、
この位相検出手段からの位相遅れ信号を一定時間サンプリングし、所定の回数前記位相遅れ信号を検出した場合に、位相遅れ信号のサンプリング結果を出力するサンプリング手段と、
このサンプリング手段からの位相遅れ信号のサンプリング結果を入力したら、前記多相クロックの内から現在抽出されているクロックよりも１相分遅れている位相のクロックを新たな抽出クロックとして選択するようにクロック選択指示信号を発するシフト制御手段と、
このクロック選択指示信号に従って、前記多相クロックの内から現在抽出されているクロックよりも１相分遅れている位相のクロックを新たな抽出クロックとして選択するクロック選択手段と
を備えたことを特徴とするＤＰＬＬ回路。
【請求項１１】
受信信号よりも低い周波数を持つ基準クロックを生成する基準クロック生成手段と、
前記基準クロックを基に多相クロックを生成する多相クロック生成手段と、
受信信号の変化点をとらえて受信信号の位相が現在抽出されているクロック位相よりも進んでいるか否かを監視して位相進みを検出したら位相進み検出信号を出力する位相検出手段と、
この位相検出手段から出力された位相進み信号を一定時間サンプリングし、所定の回数前記位相進み信号を検出した場合に、位相進み信号のサンプリング結果を出力するサンプリング手段と、
このサンプリング手段からの位相進み信号のサンプリング結果を入力したら、前記多相クロックの内から現在抽出されているクロックよりも１相分進んでいる位相のクロックを新たな抽出クロックとして選択するようにクロック選択指示信号を発するシフト制御手段と、
このクロック選択指示信号に従って、前記多相クロックの内から現在抽出されているクロックよりも１相分進んでいる位相のクロックを新たな抽出クロックとして選択するクロック選択手段と
を備えたことを特徴とするＤＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、装置間及び装置内のデータ転送で受信側に設けられ、受信信号の信号再生のためのタイミング抽出を行うＤＰＬＬ（Ｄｉｇｉｔａｌ  Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路に関するものである。
【０００２】
【従来の技術】
図１２は特開平７ー３３６３４２号公報に示された従来のＤＰＬＬ回路の構成図である。図において、１００１は周波数ｆZの基準クロックを発生する基準クロック発生手段、１００２は基準クロックｆZに基づいて位相が少しずつ異なる複数のクロックを生成する多相クロック生成手段、１００３は受信信号の変化点（位相が０の位置）を検出する位相検出手段、１００４は多相クロックの内から受信信号の変化点に最も近い変化点を持つクロックを選択するクロック選択制御手段である。
【０００３】
次に、従来のＤＰＬＬ回路の動作を図１２を用いて説明する。図１２において、基準クロック生成手段１００１は受信信号と周波数がほぼ同一の基準クロックｆZを生成する。この基準クロックは多相クロックを生成手段１００２に入力され、多相クロック生成手段１００２はこの基準クロックｆZを複数個（ここでは  Ｎ個とする）に分割して、位相が少しずつ異なり（位相はクロック１周期分を１／Ｎずつずらしたものになる）周波数がｆZの複数のクロックを生成する。これ  らの多相化されたクロックは位相検出手段１００３およびクロック選択手段１００４に入力される。
【０００４】
また、位相検出手段１００３は、受信信号を入力し、この受信信号の変化点をとらえて位相を監視し、位相を検出すると、前記多相化されたクロックの内で現在選択されているクロックと比較する。比較の結果、クロックの位相が受信信号のそれよりも遅れている場合には、位相が１相分進んでいるクロックを選択するようにクロック選択指示信号をクロック選択制御手段１００４に出力する。クロックの位相が受信信号のそれよりも進んでいる場合には、位相が１相分遅れているクロックを選択するようににクロック選択指示信号をクロック選択制御手段１００４に出力する。
【０００５】
クロック選択制御手段１００４は、位相検出手段１００３からのクロック選択指示信号により多相化されたクロックの内から、クロックの位相が受信信号のそれよりも遅れている場合には、位相が１相分進んでいるクロックを選択し、クロックの位相が受信信号のそれよりも進んでいる場合には、位相が１相分遅れているクロックを選択する。この結果、受信信号の位相に最も近い位相を持つクロックが選択される。
【０００６】
【発明が解決しようとする課題】
従来のＤＰＬＬ回路は前記のように構成されており、抽出クロックの生成のために、多相クロックを１相分進ませ（＋１シフトということもある）たり、１相分遅らせ（ー１シフトということもある）たりするように制御していた。このため、Ｎ相の多相クロックの制御において、＋１相分とー１相分を足し合わせた最大２相分の位相変動（ジッタ）が発生するという問題点があった。
【０００７】
この問題点を解決する方法として、多相クロックの位相数を増加させてジッタを抑圧する方法があるが、制御がより簡単な方法が求められていた。
【０００８】
また、従来、データ信号が間欠的に伝送されるバースト信号のデータが受信されない区間では受信信号の変化点をとらえることができないため、位相が判別できず、このため基準クロックの抽出ができないという問題点があった。
【０００９】
この発明はこのような問題点を解決するために為されたものであり、受信信号の信号再生のためのタイミング抽出において、多相クロックの位相数を増加させることなく抽出クロックのジッタを抑圧するＤＰＬＬ回路を実現することを目的とする。
【００１０】
また、バースト信号のデータが受信されない区間でも基準クロックの抽出ができるＤＰＬＬ回路を実現することを目的としている。
【００１１】
【課題を解決するための手段】
第１の発明に係るＤＰＬＬ回路は、受信信号よりも高い周波数を持つ基準クロックを生成する基準クロック生成手段と、
前記基準クロックを基に位相が異なり基準クロックと同じ周期の複数のクロック（以下多相クロックという）を生成する多相クロック生成手段と、
受信信号の変化点をとらえて受信信号の位相が現在抽出されているクロック位相よりも遅れているか否かを監視して位相遅れを検出したら位相遅れ検出信号を出力する位相検出手段と、
この位相検出手段からの位相遅れ検出信号を入力したら、前記多相クロックの内から現在抽出されているクロックよりも１相分遅れている位相のクロックを新たな抽出クロックとして選択するようにクロック選択指示信号を発するシフト制御手段と、
このクロック選択指示信号に従って、前記多相クロックの内から現在抽出されているクロックよりも１相分遅れている位相のクロックを新たな抽出クロックとして選択するクロック選択手段と
を備えたものである。
【００１２】
また、第２の発明に係るＤＰＬＬ回路は、位相検出手段は、受信信号の位相が現在抽出されているクロック位相よりも遅れているか否かのみを監視し、位相遅れを検出しない場合は何もしないものである。
【００１３】
また、第３の発明に係るＤＰＬＬ回路は、受信信号よりも高い周波数を持つ基準クロックを生成する基準クロック生成手段と、
前記基準クロックを基に位相が異なり基準クロックと同じ周期の複数のクロック（以下多相クロックという）を生成する多相クロック生成手段と、
受信信号の変化点をとらえて受信信号の位相が現在抽出されているクロック位相よりも遅れているか否かを監視して位相遅れを検出したら位相遅れ検出信号を出力する位相検出手段と、
この位相検出手段からの位相遅れ検出信号を入力したら、前記多相クロックの内から現在抽出されているクロックよりも１相分遅れている位相のクロックを新たな抽出クロックとして選択するようにクロック選択指示信号を発するとともに、前回の基準クロックを選択した時から新たな基準クロックを選択（シフト）する時までの時間を示すシフト間隔を予め設定し、このシフト間隔が満了したときに前記位相検出手段からの位相遅れ検出信号を入力したか否かを調べ、位相遅れ検出信号を入力したら、前記のシフト間隔を短縮し、位相遅れ検出信号を入力しなかったら、前記のシフト間隔を伸長して新たなシフト間隔として生成するシフト制御手段と、
前記クロック選択指示信号に従って、前記多相クロックの内から現在抽出されているクロックよりも１相分遅れている位相のクロックを新たな抽出クロックとして選択するクロック選択手段と
前記シフト制御手段からシフト間隔を入力して保存するシフト間隔保存手段と
を備えたものである。
【００１４】
また、第４の発明に係るＤＰＬＬ回路は、シフト制御手段はシフト間隔保存手段からシフト間隔を入力してこのシフト間隔を基にクロック選択信号をクロック選択手段に出力するものである。
【００１５】
また、第５の発明に係るＤＰＬＬ回路は、受信信号よりも高い周波数を持つ基準クロックを生成する基準クロック生成手段と、
前記基準クロックを基に位相が異なり基準クロックと同じ周期の複数のクロック（以下多相クロックという）を生成する多相クロック生成手段と、
受信信号の変化点をとらえて受信信号の位相が現在抽出されているクロック位相よりも遅れているか否かを監視して位相遅れを検出したら位相遅れ検出信号を出力する位相検出手段と、
この位相検出手段からの位相遅れ検出信号を入力したら、前記多相クロックの内から現在抽出されているクロックよりも１相分遅れている位相のクロックを新たな抽出クロックとして選択するようにクロック選択指示信号を発するとともに、位相遅れを検出してから現在抽出されているクロックよりも１相分遅れている位相のクロックを新たな抽出クロックとして選択した後に再度位相遅れを検出するまでの時間を新たなシフト間隔として生成するシフト制御手段と、
前記クロック選択指示信号に従って、前記多相クロックの内から現在抽出されているクロックよりも１相分遅れている位相のクロックを新たな抽出クロックとして選択するクロック選択手段と、
前記シフト制御手段から前記新たなシフト間隔を入力し、このシフト間隔と前回までのシフト間隔との平均をとって保存するシフト間隔平均化手段と
を備えたものである。
【００１６】
また、第６の発明に係るＤＰＬＬ回路は、受信信号よりも高い周波数を持つ基準クロックを生成する基準クロック生成手段と、
前記基準クロックを基に位相が異なり基準クロックと同じ周期の複数のクロック（以下多相クロックという）を生成する多相クロック生成手段と、
受信信号の変化点をとらえて受信信号の位相が現在抽出されているクロック位相よりも遅れているか否かを監視して位相遅れを検出したら位相遅れ検出信号を出力する位相検出手段と、
この位相検出手段からの位相遅れ検出信号を入力したら、内蔵する記憶手段に位相遅れ検出回数を記憶するとともに、前記多相クロックの内から現在抽出されているクロックよりも１相分遅れている位相のクロックを新たな抽出クロックとして選択するようにクロック選択指示信号を発するとともに、予め設定したシフト間隔が満了したときに前記記憶手段からの位相遅れ検出回数に応じて前記のシフト間隔を短縮して新たなシフト間隔として生成するシフト制御手段と、
前記クロック選択指示信号に従って、前記多相クロックの内から現在抽出されているクロックよりも１相分遅れている位相のクロックを新たな抽出クロックとして選択するクロック選択手段と、
前記シフト制御手段から前記新たなシフト間隔を入力し、このシフト間隔と前回までのシフト間隔との平均をとって保存するシフト間隔平均化手段と
を備えたものである。
【００１７】
また、第７の発明に係るＤＰＬＬ回路は、受信信号よりも低い周波数を持つ基準クロックを生成する基準クロック生成手段と、
前記基準クロックを基に位相が異なり基準クロックと同じ周期の複数のクロック（以下多相クロックという）を生成する多相クロック生成手段と、
受信信号の変化点をとらえて受信信号の位相が現在抽出されているクロック位相よりも進んでいるか否かを監視して位相進みを検出したら位相進み検出信号を出力する位相検出手段と、
この位相検出手段からの位相進み検出信号を入力したら、前記多相クロックの内から現在抽出されているクロックよりも１相分進んでいる位相のクロックを新たな抽出クロックとして選択するようにクロック選択指示信号を発するシフト制御手段と、
このクロック選択指示信号に従って、前記多相クロックの内から現在抽出されているクロックよりも１相分進んでいる位相のクロックを新たな抽出クロックとして選択するクロック選択手段と
を備えたものである。
【００１８】
また、第８の発明に係るＤＰＬＬ回路は、位相検出手段は、受信信号の位相が現在抽出されているクロック位相よりも進んでいるか否かのみを監視し、位相進みを検出しない場合は何もしないものである。
【００１９】
また、第９の発明に係るＤＰＬＬ回路は、受信信号よりも低い周波数を持つ基準クロックを生成する基準クロック生成手段と、
前記基準クロックを基に位相が異なり基準クロックと同じ周期の複数のクロック（以下多相クロックという）を生成する多相クロック生成手段と、
受信信号の変化点をとらえて受信信号の位相が現在抽出されているクロック位相よりも進んでいるか否かを監視して位相進みを検出したら位相進み検出信号を出力する位相検出手段と、
この位相検出手段からの位相進み検出信号を入力したら、前記多相クロックの内から現在抽出されているクロックよりも１相分進んでいる位相のクロックを新たな抽出クロックとして選択するようにクロック選択指示信号を発するとともに、予め設定したシフト間隔が満了したときに前記位相検出手段からの位相進み検出信号を入力したか否かを調べ、位相進み検出信号を入力したら、前記のシフト間隔を短縮し、位相進み検出信号を入力しなかったら、前記のシフト間隔を伸長して新たなシフト間隔として生成するシフト制御手段と、
前記クロック選択指示信号に従って、前記多相クロックの内から現在抽出されているクロックよりも１相分進んでいる位相のクロックを新たな抽出クロックとして選択するクロック選択手段と
前記シフト制御手段からシフト間隔を入力して保存するシフト間隔保存手段と
を備えたものである。
【００２０】
また、第１０の発明に係るＤＰＬＬ回路は、シフト制御手段はシフト間隔保存手段からシフト間隔を入力してこのシフト間隔を基にクロック選択信号をクロック選択手段に出力するものである。
【００２１】
また、第１１の発明に係るＤＰＬＬ回路は、受信信号よりも低い周波数を持つ基準クロックを生成する基準クロック生成手段と、
前記基準クロックを基に位相が異なり基準クロックと同じ周期の複数のクロック（以下多相クロックという）を生成する多相クロック生成手段と、
受信信号の変化点をとらえて受信信号の位相が現在抽出されているクロック位相よりも進んでいるか否かを監視して位相進みを検出したら位相進み検出信号を出力する位相検出手段と、
この位相検出手段からの位相進み検出信号を入力したら、前記多相クロックの内から現在抽出されているクロックよりも１相分進んでいる位相のクロックを新たな抽出クロックとして選択するようにクロック選択指示信号を発するとともに、位相進みを検出してから現在抽出されているクロックよりも１相分進んでいる位相のクロックを新たな抽出クロックとして選択した後に再度位相進みを検出するまでの時間を新たなシフト間隔として生成するシフト制御手段と、
前記クロック選択指示信号に従って、前記多相クロックの内から現在抽出されているクロックよりも１相分進んでいる位相のクロックを新たな抽出クロックとして選択するクロック選択手段と、
前記シフト制御手段から前記新たなシフト間隔を入力し、このシフト間隔と前回までのシフト間隔との平均をとって保存するシフト間隔平均化手段と
を備えたものである。
【００２２】
また、第１２の発明に係るＤＰＬＬ回路は、受信信号よりも低い周波数を持つ基準クロックを生成する基準クロック生成手段と、
前記基準クロックを基に位相が異なり基準クロックと同じ周期の複数のクロック（以下多相クロックという）を生成する多相クロック生成手段と、
受信信号の変化点をとらえて受信信号の位相が現在抽出されているクロック位相よりも進んでいるか否かを監視して位相進みを検出したら位相進み検出信号を出力する位相検出手段と、
この位相検出手段からの位相進み検出信号を入力したら、内蔵する記憶手段に位相進み検出回数を記憶するとともに、前記多相クロックの内から現在抽出されているクロックよりも１相分進んでいる位相のクロックを新たな抽出クロックとして選択するようにクロック選択指示信号を発するとともに、予め設定したシフト間隔が満了したときに前記記憶手段からの位相進み検出回数に応じて前記のシフト間隔を短縮して新たなシフト間隔として生成するシフト制御手段と、
前記クロック選択指示信号に従って、前記多相クロックの内から現在抽出されているクロックよりも１相分進んでいる位相のクロックを新たな抽出クロックとして選択するクロック選択手段と、
前記シフト制御手段から前記新たなシフト間隔を入力し、このシフト間隔と前回までのシフト間隔との平均をとって保存するシフト間隔平均化手段と
を備えたものである。
【００２３】
また、第１３の発明に係るＤＰＬＬ回路は、受信信号よりも高い周波数を持つ基準クロックを生成する基準クロック生成手段と、
前記基準クロックを基に多相クロックを生成する多相クロック生成手段と、
受信信号の変化点をとらえて受信信号の位相が現在抽出されているクロック位相よりも遅れているか否かを監視して位相遅れを検出したら位相遅れ検出信号を出力する位相検出手段と、
この位相検出手段からの位相遅れ信号を一定時間サンプリングし、所定の回数前記位相遅れ信号を検出した場合に、位相遅れ信号のサンプリング結果を出力するサンプリング手段と、
このサンプリング手段からの位相遅れ信号のサンプリング結果を入力したら、前記多相クロックの内から現在抽出されているクロックよりも１相分遅れている位相のクロックを新たな抽出クロックとして選択するようにクロック選択指示信号を発するシフト制御手段と、
このクロック選択指示信号に従って、前記多相クロックの内から現在抽出されているクロックよりも１相分遅れている位相のクロックを新たな抽出クロックとして選択するクロック選択手段と
を備えたものである。
【００２４】
また、第１４の発明に係るＤＰＬＬ回路は、受信信号よりも低い周波数を持つ基準クロックを生成する基準クロック生成手段と、
前記基準クロックを基に多相クロックを生成する多相クロック生成手段と、
受信信号の変化点をとらえて受信信号の位相が現在抽出されているクロック位相よりも進んでいるか否かを監視して位相進みを検出したら位相進み検出信号を出力する位相検出手段と、
この位相検出手段から出力された位相進み信号を一定時間サンプリングし、所定の回数前記位相進み信号を検出した場合に、位相進み信号のサンプリング結果を出力するサンプリング手段と、
このサンプリング手段からの位相進み信号のサンプリング結果を入力したら、前記多相クロックの内から現在抽出されているクロックよりも１相分進んでいる位相のクロックを新たな抽出クロックとして選択するようにクロック選択指示信号を発するシフト制御手段と、
このクロック選択指示信号に従って、前記多相クロックの内から現在抽出されているクロックよりも１相分進んでいる位相のクロックを新たな抽出クロックとして選択するクロック選択手段と
を備えたものである。
【００２５】
【発明の実施の形態】
実施の形態１．
図１は、この発明に係るＤＰＬＬ回路が適用されるシステムの構成例を示す構成図である。図１において、１１は送信側の装置Ａ、１２は受信側の装置Ｂである。次に、受信側装置Ｂ  １２の構成について説明する。１２１はＤＰＬＬ回路、１２２はデータ識別回路である。
【００２６】
次に、動作を説明する。送信側装置Ａ  １１から送信された転送データ信号は受信側装置Ｂ  １２に入力され、この転送データ信号をトリガとしてＤＰＬＬ回路１２１は抽出クロックを生成する。また、データ識別部１２２はＤＰＬＬ回路１２１からの抽出クロックに同期して転送データ信号から再生データを抽出する。
【００２７】
また、図２はこの発明に係るＤＰＬＬ回路の一実施の形態を示す構成図である。図２において、２０１は伝送周波数ｆZよりも少し高い周波数ｆZ＋α（αは偏差であり、α＞０）の基準クロックを発生する基準クロック発生手段、２０２は基準クロックｆZ＋αに基づいて位相が少しずつ異なる複数のクロックを生成する多相クロック生成手段、２０３は受信信号の変化点をとらえて位相を検出し、クロックの位相と比較して位相誤差信号を出力する位相検出手段、２０４は位相検出手段２０３からの位相誤差信号に基づいて位相のシフト制御信号を出力するシフト制御手段、２０５は多相クロックの内から受信信号の位相に最も近い位相を持つクロックを選択するクロック選択制御手段である。
【００２８】
次に、この発明に係るＤＰＬＬ回路の動作を図２を用いて説明する。図２において、基準クロック生成手段２０１は受信信号の周波数ｆZよりも少し高い周波数ｆZ＋αの基準クロックを生成する。このαの値は任意の正の値であり、特に制限はない。この基準クロックは多相クロック生成手段２０２に入力される。多相クロック生成手段２０２はこの基準クロックを複数個（ここではＮ個とする）に分割して、位相が少しずつ異なり（位相はクロック１周期分を１／Ｎずつずらしたものになる）周波数が同一（ｆZ＋α）の複数のクロックを生成する。これらの多相化されたクロックはクロック選択手段２０５に入力される。
【００２９】
また、位相検出手段２０３は、受信信号を入力し、この受信信号の変化点をとらえて位相を監視し、位相を検出すると、前記多相化されたクロックの内でクロック選択手段２０５によって現在選択されているクロックの位相が受信信号のそれよりも進み始めたか否かのみを監視する。なお、基準クロックの位相は受信信号のそれよりも遅れているが、基準クロックの周波数は受信信号のそれよりもα分高いので、基準クロックは受信信号に対して常に位相進みの方にシフトする。監視の結果、位相検出手段２０３は、現在選択されているクロックの位相が受信信号のそれよりも進み始めたことを検出すると、検出信号をシフト制御手段２０４に出力する。
【００３０】
シフト制御手段２０４は、位相検出手段２０３からの検出信号を入力すると、現在の基準クロックよりも位相が１相分進んでいるクロックを新たな基準クロックとして選択するようにクロック選択指示信号をクロック選択制御手段２０５に出力する。
【００３１】
クロック選択制御手段２０５は、シフト制御手段２０４からのクロック選択指示信号を入力すると、このクロック選択指示信号に基づいて多相化されたクロックの内から、クロックの位相が現在の基準クロックの位相よりも１相分遅れているクロックを選択する。この結果、受信信号の位相に最も近い位相を持つクロックが選択される。
【００３２】
このように、この実施の形態によれば、抽出クロックの生成のために、多相クロックを１相分のみ遅らせる（ー１シフトする）ように制御すればよい。このため、Ｎ相の多相クロックの制御において、最大１相分の位相変動（ジッタ）が発生する。従来例では、最大２相分の位相変動（ジッタ）が発生していたので、この実施の形態によれば、ジッタを従来よりも半分に抑圧できることになる。
【００３３】
即ち、この実施の形態によれば、多相クロックの位相数を増加させることなくジッタを抑圧することにより、高精度なクロックを再生できるＤＰＬＬ回路を実現できる。
【００３４】
また、この実施の形態によれば、図３に示すように、ＤＰＬＬ回路は受信クロックの監視タイミングが到来しても、受信信号の位相が現在抽出されているクロックの位相よりも進んでいる間は、なんら制御をする必要がないので、制御が容易である。これにより、ＤＰＬＬ回路の回路規模を小さくできる。
【００３５】
なお、この実施の形態では、１相分に相当するクロックを遅らせたが、この１相分に限らず、ジッタの問題さえ小さければ２相分あるいはそれ以上遅らせてもよいことはいうまでもない。
【００３６】
実施の形態２．
図４はこの発明に係るＤＰＬＬ回路の別の実施の形態を示す構成図である。図４において、図２と同符号のものは同一または相当部分を示す。４０４は位相検出手段２０３からの位相遅れ検出信号の有無により後述のシフト間隔を制御するシフト制御手段、４０６は前回の基準クロックを選択した時から新たな基準クロックを選択（シフト）する時までの時間（以下シフト間隔という）を保存するシフト間隔保存手段である。
【００３７】
次に、動作を説明する。この実施の形態ではシフト間隔毎に受信信号の位相遅れを監視する。まず、基準クロックの周波数偏差を相殺するように、選択クロックの位相を受信信号の位相よりも１相分遅らせるシフト間隔を初期値として設定する。次に、この初期値を基にシフト間隔毎に受信信号の位相遅れのみを監視し、位相遅れが検出されたらシフト間隔を短縮し、位相遅れが検出されなかったらシフト間隔を長くする。
【００３８】
次に、この発明に係るＤＰＬＬ回路の動作を図４を用いて具体的に説明する。図４において、基準クロック発生手段２０１は受信信号の周波数ｆzよりも少し高い周波数ｆz＋αの基準クロックを生成する。この周波数偏差αの値は任意の正の値であり、特に制限はない。この基準クロックは多相クロック生成手段２０２に入力される。多相クロック生成手段２０２はこの基準クロックを複数個（ここではＮ個とする）に分割して、位相が少しずつ異なり（位相はクロック１周期分を１／Ｎずつずらしたものになる）周波数が同一（ｆz＋α）の複数のクロックを生成する。これらの多相化されたクロックはクロック選択制御手段２０５に入力される。
【００３９】
また、位相検出手段２０３は、同時に受信信号が現在選択されているクロックより遅れ始めたか否かのみを監視する。受信信号の周波数ｆzよりも現在選択されている抽出クロックの周波数ｆz＋αの方が周波数が高いので位相の進み方が速い。従って、初期設定で抽出クロックの位相を１相分遅らせても、暫くすると必ず抽出クロックの位相が受信信号の位相に追いつき、さらに追い越してしまう。位相検出手段２０３は、受信信号の位相が現在選択されているクロックより遅れ始めたことを検出すると、位相遅れ検出信号を保持してシフト制御手段４０４に出力する。
【００４０】
シフト制御手段４０４は、シフト間隔の満了を検出すると、位相検出手段６０３から位相遅れ検出信号が入力されているか否かを調べる。位相遅れ検出信号が入力されている場合、現在選択されている抽出クロックよりも位相が１相分遅れているクロックを新たな抽出クロックとして選択するようにクロック選択指示信号をクロック選択制御手段２０５に出力する。
【００４１】
クロック選択制御手段２０５は、シフト制御手段４０４からのクロック選択指示信号を入力すると、このクロック選択指示信号に基づいて多相化されたクロックの内からクロックの位相が現在の基準クロックよりも位相が１相分遅れているクロックを選択する。
【００４２】
この結果、受信信号の位相に最も近い位相を持つ抽出クロックが選択される。
【００４３】
また、シフト制御手段４０４は、シフト間隔の満了を検出すると、位相検出手段２０３から位相遅れ検出信号が入力されているか否かを調べる。位相遅れ検出信号が入力されている場合、受信信号の位相が抽出クロックの位相よりも遅れていることを意味するので、シフト制御手段４０４はシフト間隔を短縮する。
【００４４】
また、位相遅れ検出信号が入力されなかった場合、まだ受信信号の位相が抽出クロックの位相よりも進んでいることを意味するので、シフト制御手段４０４はシフト間隔を伸長する。シフト制御手段４０４は以上のみを行い、クロック選択指示信号をクロック選択制御手段２０５に出力することはない。
【００４５】
シフト間隔保存手段４０６は、シフト制御手段４０４からシフト間隔を入力して保存する。このシフト間隔を保存することにより、データ信号が間欠的に伝送されるバースト信号を受信した場合、このデータが受信されない区間に対してもこのシフト間隔に基づいて抽出クロックの生成が問題なく行われる。
【００４６】
このように、この実施の形態によれば、抽出クロックの生成のために、多相クロックを１相分のみ遅らせる（−１シフトする）よう制御すればよい。このため、Ｎ相の多相クロックの制御において、最大１相分の位相変動（ジッタ）が発生する。従来例では、最大２相分の位相変動（ジッタ）が発生していたので、この実施の形態によれば、ジッタを従来よりも半分に抑圧できることとなる。
【００４７】
即ち、この実施の形態によれば、多相クロックの位相数を増加させることなくジッタを抑圧することにより、高精度なクロックを再生できるＤＰＬＬ回路を実現できる。
【００４８】
また、この実施の形態によれば、ＤＰＬＬ回路は受信クロックの監視タイミングが到来しても、基準クロックの位相が受信信号の位相よりも遅れている間は、なんら制御をする必要がないので、制御が容易である。これにより、ＤＰＬＬ回路の回路規模を小さくできる。
【００４９】
また、実施の形態１によれば、受信信号の周期毎に位相シフト制御を行っていたため、受信信号の変動の影響を受け易かったが、この実施の形態によれば、受信信号の周期の数十倍〜数百倍も長いシフト間隔毎に位相シフト制御を行うので、受信信号の位相変動の影響を受けにくくなる、このため、抽出クロックの周波数精度が向上する。
【００５０】
実施の形態３．
図５はこの発明に係るＤＰＬＬ回路の別の実施の形態を示す構成図である。図５において、図２と同符号のものは同一または相当部分を示す。５０４は位相遅れ検出信号の発生回数に応じてシフト間隔を制御するシフト制御手段、５０６はシフト間隔を平均化して保存するシフト間隔平均化手段である。なお、シフト間隔を平均化するとは、シフト間隔満了時に、今回のシフト間隔と前回までのシフト間隔とを累積して平均をとり、新たなシフト間隔とすることである。
【００５１】
次に、動作を説明する。この実施の形態では、シフト間隔毎に受信信号の位相遅れを監視する。まず、基準クロックの周波数偏差を相殺するように、選択クロックの位相を１相分遅らせるシフト間隔を初期値として設定する。次に、この初期値を基にシフト間隔ごとに受信信号の位相遅れのみを監視し位相遅れが検出されたらシフト間隔を短くし、位相遅れが検出されなかったらシフト間隔を長くする。
【００５２】
次に、この発明に係るＤＰＬＬ回路の動作を図５を用いて具体的に説明する。図５において、基準クロック発生手段２０１は受信信号の周波数ｆzよりも少し高い周波数ｆz＋αの基準クロックを生成する。この周波数偏差αの値は任意の正の値であり、特に制限はない。この基準クロックは多相クロック生成手段２０２に入力される。多相クロック生成手段２０２はこの基準クロックを複数個（ここではＮ個とする）に分割して、位相が少しずつ異なり（位相はクロック１周期分を１／Ｎずつずらしたものになる）周波数が同一（ｆz＋α）の複数のクロックを生成する。これらの多相化されたクロックはクロック選択制御手段２０５に入力される。
【００５３】
また、位相検出手段２０３は、同時に受信信号が現在選択されているクロックより遅れ始めたか否かのみを監視する。受信信号の周波数ｆzよりも抽出クロックの周波数ｆz＋αの方が周波数が高いので位相の進み方が速い。従って、初期設定で抽出クロックの位相を１相分遅らせても、暫くすると必ず抽出クロックの位相が受信信号の位相に追いつき、さらに追い越してしまう。位相検出手段２０３は、受信信号の位相が現在選択されているクロックより遅れ始めたことを検出すると、位相遅れ検出信号を保持してシフト制御手段５０４に出力する。
【００５４】
シフト制御手段５０４は位相遅れ検出信号を入力すると、検出信号の回数を記憶するカウンタ（図示せず）を１つカウントアップし、このカウンタの値に応じて抽出クロックよりも位相がＮ（Ｎは自然数）相分遅れているクロックを新たな抽出クロックとして選択するようにクロック選択指示信号をクロック選択制御手段２０５に出力する。Ｎの値はカウンタの値によって決まる。
【００５５】
また、上記のカウンタの値に応じて、シフト間隔の伸長量または短縮量を変化させてもよい。
【００５６】
クロック選択制御手段２０５は、シフト制御手段５０４からのクロック選択指示信号を入力すると、このクロック選択指示信号に基づいて多相化されたクロックの内から現在の基準クロックよりも位相がＮ相分遅れているクロックを選択する。
【００５７】
この結果、受信信号の位相に最も近い位相を持つ抽出クロックが選択される。
【００５８】
また、シフト制御手段５０４は、シフト間隔の満了を検出すると、上記の検出位相遅れカウンタのカウント値に基づいて位相遅れ検出信号が何回入力されたかを調べる。次に、前回シフト間隔として設定した値から位相遅れ検出信号の回数に対応するクロック数分差し引いた結果を新たなシフト間隔としてシフト間隔カウンタに設定する。
【００５９】
また、位相遅れ検出信号が入力されなかった場合、まだ受信信号の位相が抽出クロックの位相よりも進んでいることを意味するので、シフト制御手段５０４は前回のカウント値にクロック１相分に相当する値を加えた結果を新たなシフト間隔としてカウンタに設定する。シフト制御手段５０４は以上のみを行い、クロック選択指示信号をクロック選択制御手段２０５に出力することはない。
【００６０】
シフト間隔平均化手段４０６は、シフト制御手段５０４から前回までのシフト間隔の平均値を保存しており、シフト間隔満了時にこの前回までの平均値に前回までの回数を掛け算して前回までのシフト間隔の累積値を作り、この累積値に新たなシフト間隔とを加えた上で、平均をとり保存する。このシフト間隔の平均値をとることにより、位相検出結果を積分することになり、実施の形態２よりも受信信号の位相変動の影響をより受けにくくなるので、抽出クロックの周波数精度が向上する。
【００６１】
また、このシフト間隔を保存することにより、データ信号が間欠的に伝送されるバースト信号を受信した場合に、このデータが受信されない区間に対してもこのカウント値に相当するシフト間隔に基づいて抽出クロックの生成が問題なく行われる。
【００６２】
このように、この実施の形態によれば、抽出クロックの生成のために、多相クロックを１相分のみ遅らせる（−１シフトする）ように制御すればよい。このため、Ｎ相の多相クロックの制御において、最大１相分の位相変動（ジッタ）が発生する。従来例では、最大２相分の位相変動（ジッタ）が発生していたので、この実施の形態によれば、ジッタを従来よりも半分に抑圧できることとなる。
【００６３】
即ち、この実施の形態によれば、多相クロックの位相数を増加させることなくジッタを抑圧することにより、高精度なクロックを再生できるＤＰＬＬ回路を実現できる。
【００６４】
また、この実施の形態によれば、ＤＰＬＬ回路は受信クロックの監視タイミングが到来しても、基準クロックの位相が受信信号の位相よりも遅れている間は、なんら制御をする必要がないので、制御が容易である。これにより、ＤＰＬＬ回路の回路規模を小さくできる。
【００６５】
また、この実施の形態によれば、シフト制御手段は、位相遅れの検出回数に対応する位相数分遅れたクロックを選択したり、位相遅れの検出回数に対応してシフト間隔を短縮したりするので追従が速くなるという効果を奏する。
【００６６】
なお、この実施の形態では、シフト制御手段に位相遅れ検出カウンタを設け、このカウンタのカウント値に応じてシフト間隔を制御したが、実施の形態２と同様に位相遅れ検出カウンタを設けなくてもよいのはいうまでもない。この場合、受信信号の位相への追従速度は当然遅くなる。
【００６７】
実施の形態４．
図６はこの発明に係るＤＰＬＬ回路の別の実施の形態を示す構成図である。図６において、６０１は伝送周波数ｆZよりも少し低い周波数ｆZーα（αは偏差であり、α＞０）の基準クロックを発生する基準クロック発生手段、６０２は基準クロックｆZーαに基づいて位相が少しずつ異なる複数のクロックを生成する多相クロック生成手段、６０３は受信信号の変化点をとらえて位相を検出し、クロックの位相と比較して位相誤差信号を出力する位相検出手段、６０４は位相検出手段６０３からの位相誤差信号に基づいて位相のシフト制御信号を出力するシフト制御手段、６０５は多相クロックの内から受信信号の位相に最も近い位相を持つクロックを選択するクロック選択制御手段である。
【００６８】
次に、この発明に係るＤＰＬＬ回路の動作を図６を用いて説明する。図６において、基準クロック生成手段６０１は受信信号の周波数ｆZよりも少し低い周波数ｆZーαの基準クロックを生成する。このαの値は任意の正の値であり、特に制限はない。この基準クロックは多相クロック生成手段６０２に入力される。多相クロック生成手段６０２はこの基準クロックを複数個（ここではＮ個とする）に分割して、位相が少しずつ異なり（位相はクロック１周期分を１／Ｎずつずらしたものになる）周波数が同一（ｆZーα）の複数のクロックを生成する。これらの多相化されたクロックはクロック選択手段６０５に入力される。
【００６９】
また、位相検出手段６０３は、受信信号を入力し、この受信信号の変化点をとらえて位相を監視し、位相を検出すると、前記多相化されたクロックの内でクロック選択手段６０５によって現在選択されているクロックの位相が受信信号のそれよりも遅れ始めたか否かのみを監視する。なお、基準クロックの位相は受信信号のそれよりも進んでいるが、基準クロックの周波数は受信信号のそれよりもα分低いので、基準クロックは受信信号に対して常に位相遅れの方にシフトする。監視の結果、位相検出手段６０３は、現在選択されているクロックの位相が受信信号のそれよりも遅れ始めたことを検出すると、検出信号をシフト制御手段６０４に出力する。
【００７０】
シフト制御手段６０４は、位相検出手段６０３からの検出信号を入力すると、現在の基準クロックよりも位相が１相分遅れているクロックを新たな基準クロックとして選択するようにクロック選択指示信号をクロック選択制御手段６０５に出力する。
【００７１】
クロック選択制御手段６０５は、シフト制御手段６０４からのクロック選択指示信号を入力すると、このクロック選択指示信号に基づいて多相化されたクロックの内から、クロックの位相が現在の基準クロックの位相よりも１相分進んでいるクロックを選択する。この結果、受信信号の位相に最も近い位相を持つクロックが選択される。
【００７２】
このように、この実施の形態によれば、抽出クロックの生成のために、多相クロックを１相分のみ進ませる（＋１シフトする）ように制御すればよい。このため、Ｎ相の多相クロックの制御において、最大１相分の位相変動（ジッタ）が発生する。従来例では、最大２相分の位相変動（ジッタ）が発生していたので、この実施の形態によれば、ジッタを従来よりも半分に抑圧できることになる。
【００７３】
即ち、この実施の形態によれば、多相クロックの位相数を増加させることなくジッタを抑圧することにより、高精度なクロックを再生できるＤＰＬＬ回路を実現できる。
【００７４】
また、この実施の形態によれば、図７に示すように、ＤＰＬＬ回路は受信クロックの監視タイミングが到来しても、受信信号の位相が現在抽出されているクロックの位相よりも遅れている間は、なんら制御をする必要がないので、制御が容易である。これにより、ＤＰＬＬ回路の回路規模を小さくできる。
【００７５】
なお、この実施の形態では、１相分に相当するクロックを進ませたが、この１相分に限らず、ジッタの問題さえ小さければ２相分あるいはそれ以上進ませてもよいことはいうまでもない。
【００７６】
実施の形態５．
図８はこの発明に係るＤＰＬＬ回路の別の実施の形態を示す構成図である。図８において、図６と同符号のものは同一または相当部分を示す。８０４は位相検出手段６０３からの位相進み検出信号の有無により後述のシフト間隔を制御するシフト制御手段、８０６はシフト間隔を保存するシフト間隔保存手段である。
【００７７】
次に、動作を説明する。この実施の形態ではシフト間隔毎に受信信号の位相進みを監視する。まず、基準クロックの周波数偏差を相殺するように、選択クロックの位相を受信信号の位相よりも１相分進ませるシフト間隔を初期値として設定する。次に、この初期値を基にシフト間隔毎に受信信号の位相進みのみを監視し、位相進みが検出されたらシフト間隔を長くし、位相遅れが検出されなかったらシフト間隔を短くする。
【００７８】
次に、この発明に係るＤＰＬＬ回路の動作を図８を用いて具体的に説明する。図８において、基準クロック発生手段６０１は受信信号の周波数ｆzよりも少し低い周波数ｆzーαの基準クロックを生成する。この周波数偏差αの値は任意の正の値であり、特に制限はない。この基準クロックは多相クロック生成手段６０２に入力される。多相クロック生成手段６０２はこの基準クロックを複数個（ここではＮ個とする）に分割して、位相が少しずつ異なり（位相はクロック１周期分を１／Ｎずつずらしたものになる）周波数が同一（ｆzーα）の複数のクロックを生成する。これらの多相化されたクロックはクロック選択制御手段６０５に入力される。
【００７９】
また、位相検出手段６０３は、同時に受信信号が現在選択されているクロックより進み始めたか否かのみを監視する。受信信号の周波数ｆzよりも現在選択されている抽出クロックの周波数ｆzーαの方が周波数が低いので位相の進み方が遅い。従って、初期設定で抽出クロックの位相を１相分進ませても、暫くすると必ず受信信号の位相が抽出クロックの位相に追いつき、さらに追い越してしまう。位相検出手段２０３は、受信信号の位相が現在選択されているクロックより進み始めたことを検出すると、位相進み検出信号を保持してシフト制御手段４０４に出力する。
【００８０】
シフト制御手段８０４はシフト間隔の満了を検出すると、位相検出手段６０３から位相遅れ検出信号が入力されているか否かを調べる。位相遅れ検出信号が入力されている場合、現在選択されている抽出クロックよりも位相が１相分進んでいるクロックを新たな抽出クロックとして選択するようにクロック選択指示信号をクロック選択制御手段６０５に出力する。
【００８１】
クロック選択制御手段６０５は、シフト制御手段８０４からのクロック選択指示信号を入力すると、このクロック選択指示信号に基づいて多相化されたクロックの内からクロックの位相が現在の基準クロックよりも位相が１相分進んでいるクロックを選択する。
【００８２】
この結果、受信信号の位相に最も近い位相を持つ抽出クロックが選択される。
【００８３】
また、シフト制御手段８０４は、シフト間隔の満了を検出すると、位相検出手段６０３から位相進み検出信号が入力されているか否かを調べる。位相進み検出信号が入力されている場合、受信信号の位相が抽出クロックの位相よりも進んでいることを意味するので、シフト制御手段８０４はシフト間隔を伸長する。
【００８４】
また、位相進み検出信号が入力されなかった場合、まだ受信信号の位相が抽出クロックの位相よりも遅れていることを意味するので、シフト制御手段８０４はシフト間隔を短縮する。シフト制御手段８０４は以上のみを行い、クロック選択指示信号をクロック選択制御手段６０５に出力することはない。
【００８５】
シフト間隔保存手段８０６は、シフト制御手段８０４からシフト間隔を入力して保存する。このシフト間隔を保存することにより、データ信号が間欠的に伝送されるバースト信号を受信した場合、このデータが受信されない区間に対してもこのシフト間隔に基づいて抽出クロックの生成が問題なく行われる。
【００８６】
このように、この実施の形態によれば、抽出クロックの生成のために、多相クロックを１相分のみ進ませる（＋１シフトする）よう制御すればよい。このため、Ｎ相の多相クロックの制御において、最大１相分の位相変動（ジッタ）が発生する。従来例では、最大２相分の位相変動（ジッタ）が発生していたので、この実施の形態によれば、ジッタを従来よりも半分に抑圧できることとなる。
【００８７】
即ち、この実施の形態によれば、多相クロックの位相数を増加させることなくジッタを抑圧することにより、高精度なクロックを再生できるＤＰＬＬ回路を実現できる。
【００８８】
また、この実施の形態によれば、ＤＰＬＬ回路は受信クロックの監視タイミングが到来しても、基準クロックの位相が受信信号の位相よりも進んでいる間は、なんら制御をする必要がないので、制御が容易である。これにより、ＤＰＬＬ回路の回路規模を小さくできる。
【００８９】
また、実施の形態４によれば、受信信号の周期毎に位相シフト制御を行っていたため、受信信号の変動の影響を受け易かったが、この実施の形態によれば、受信信号の周期の数十倍〜数百倍も長いシフト間隔毎に位相シフト制御を行うので、受信信号の位相変動の影響を受けにくくなる、このため、抽出クロックの周波数精度が向上する。
【００９０】
実施の形態６．
図９はこの発明に係るＤＰＬＬ回路の別の実施の形態を示す構成図である。図９において、図６と同符号のものは同一または相当部分を示す。９０４は位相進み検出信号の発生回数に応じてシフト間隔を制御するシフト制御手段、９０６はシフト間隔を平均化して保存するシフト間隔平均化手段である。
【００９１】
次に、動作を説明する。この実施の形態では、シフト間隔毎に受信信号の位相進みを監視する。まず、基準クロックの周波数偏差を相殺するように、選択クロックの位相を１相分進ませるシフト間隔を初期値として設定する。次に、この初期値を基にシフト間隔ごとに受信信号の位相進みのみを監視し位相進みが検出されたらシフト間隔を長くし、位相進みが検出されなかったらシフト間隔を短くする。
【００９２】
次に、この発明に係るＤＰＬＬ回路の動作を図９を用いて具体的に説明する。図９において、基準クロック発生手段６０１は受信信号の周波数ｆzよりも少し低い周波数ｆzーαの基準クロックを生成する。この周波数偏差αの値は任意の正の値であり、特に制限はない。この基準クロックは多相クロック生成手段６０２に入力される。多相クロック生成手段６０２はこの基準クロックを複数個（ここではＮ個とする）に分割して、位相が少しずつ異なり（位相はクロック１周期分を１／Ｎずつずらしたものになる）周波数が同一（ｆzーα）の複数のクロックを生成する。これらの多相化されたクロックはクロック選択制御手段６０５に入力される。
【００９３】
また、位相検出手段６０３は、同時に受信信号が現在選択されているクロックより進み始めたか否かのみを監視する。受信信号の周波数ｆzよりも抽出クロックの周波数ｆzーαの方が周波数が低いので位相の進み方が遅い。従って、初期設定で抽出クロックの位相を１相分進ませても、暫くすると必ず抽出クロックの位相が受信信号の位相に追いつき、さらに追い越してしまう。位相検出手段６０３は、受信信号の位相が現在選択されているクロックより進み始めたことを検出すると、位相進み検出信号を保持してシフト制御手段９０４に出力する。
【００９４】
シフト制御手段９０４は位相進み検出信号を入力すると、検出信号の回数を記憶するカウンタ（図示せず）を１つカウントアップし、このカウンタの値に応じて抽出クロックよりも位相がＮ（Ｎは自然数）相分進んでいるクロックを新たな抽出クロックとして選択するようにクロック選択指示信号をクロック選択制御手段２０５に出力する。Ｎの値はカウンタの値によって決まる。
【００９５】
また、上記のカウンタの値に応じて、シフト間隔の伸長量または短縮量を変化させてもよい。
【００９６】
クロック選択制御手段２６０５は、シフト制御手段９０４からのクロック選択指示信号を入力すると、このクロック選択指示信号に基づいて多相化されたクロックの内から現在の基準クロックよりも位相がＮ相分進んでいるクロックを選択する。
【００９７】
この結果、受信信号の位相に最も近い位相を持つ抽出クロックが選択される。
【００９８】
また、シフト制御手段９０４は、シフト間隔の満了を検出すると、上記の検出位相遅れカウンタのカウント値に基づいて位相進み検出信号が何回入力されたかを調べる。次に、前回シフト間隔として設定した値に位相進み検出信号の回数に対応するクロック数分を加えた結果を新たなシフト間隔としてシフト間隔カウンタに設定する。
【００９９】
また、位相進み検出信号が入力されなかった場合、まだ受信信号の位相が抽出クロックの位相よりも遅れていることを意味するので、シフト制御手段９０４は前回のカウント値からクロック１相分に相当する値を差し引いた結果を新たなシフト間隔としてカウンタに設定する。シフト制御手段９０４は以上のみを行い、クロック選択指示信号をクロック選択制御手段６０５に出力することはない。
【０１００】
シフト間隔平均化手段９０６は、シフト制御手段９０４から前回までのシフト間隔の平均値をカウンタに保存しており、シフト間隔満了時にこの前回までの平均値に前回までの回数を掛け算して前回までのシフト間隔の累積値を作り、この累積値に新たなシフト間隔とを加えた上で、平均をとりカウンタに保存する。このシフト間隔の平均値をとることにより、位相検出結果を積分することになり、実施の形態５よりも受信信号の位相変動の影響をより受けにくくなるので、抽出クロックの周波数精度が向上する。
【０１０１】
また、このシフト間隔を保存することにより、データ信号が間欠的に伝送されるバースト信号を受信した場合に、このデータが受信されない区間に対してもこのカウント値に相当するシフト間隔に基づいて抽出クロックの生成が問題なく行われる。
【０１０２】
このように、この実施の形態によれば、抽出クロックの生成のために、多相クロックを１相分のみ進ませる（＋１シフトする）ように制御すればよい。このため、Ｎ相の多相クロックの制御において、最大１相分の位相変動（ジッタ）が発生する。従来例では、最大２相分の位相変動（ジッタ）が発生していたので、この実施の形態によれば、ジッタを従来よりも半分に抑圧できることとなる。
【０１０３】
即ち、この実施の形態によれば、多相クロックの位相数を増加させることなくジッタを抑圧することにより、高精度なクロックを再生できるＤＰＬＬ回路を実現できる。
【０１０４】
また、この実施の形態によれば、ＤＰＬＬ回路は受信クロックの監視タイミングが到来しても、基準クロックの位相が受信信号の位相よりも遅れている間は、なんら制御をする必要がないので、制御が容易である。これにより、ＤＰＬＬ回路の回路規模を小さくできる。
【０１０５】
また、この実施の形態によれば、シフト制御手段は、位相進みの検出回数に対応する位相数分進んだクロックを選択したり、位相進みの検出回数に対応してシフト間隔を伸長したりするので追従が速くなるという効果を奏する。
【０１０６】
なお、この実施の形態では、シフト制御手段に位相進み検出カウンタを設け、このカウンタのカウント値に応じてシフト間隔を制御したが、実施の形態５と同様に位相進み検出カウンタを設けなくてもよいのはいうまでもない。この場合、受信信号の位相への追従速度は当然遅くなる。
【０１０７】
実施の形態７．
図１０は、この発明に係るＤＰＬＬ回路の別の実施の形態を示す構成図である。図１０において、図２と同符号のものは同一または相当部分を示す。１２０１は位相検出手段２０３からの位相遅れの有無を一定時間サンプリングし、位相遅れ信号を所定の回数（少なくとも１回）検出した場合に、シフト制御手段１２０４に位相遅れ信号のサンプリング結果を出力するサンプリング手段である。なお、所定の回数検出する技術については、基準値との比較をとることにより実現でき、この技術は公知である。
【０１０８】
次に、動作を説明する。この実施の形態では、位相検出結果を一定時間サンプリングし、位相遅れが所定の回数（少なくとも１回）検出された場合にシフト動作を行う。次に、この発明に係るＤＰＬＬ回路の動作を図１０を用いて説明する。図１０において、基準クロック生成手段２０１及び位相検出手段２０３の動作は実施の形態１と同様であるため、説明を省略する。
【０１０９】
サンプリング手段１２０１は、位相検出手段２０３からの検出信号を入力すると、位相遅れ信号の回数を一定時間サンプリングし、位相遅れ信号を所定の回数（少なくとも１回）検出すると、サンプリング後の検出信号をシフト制御手段１２０４に出力する。
【０１１０】
シフト制御手段１２０４以降の動作は実施の形態１と同様であるため、説明を省略する。
【０１１１】
実施の形態１では、受信信号の周期毎に位相シフト制御を行っていたため、受信信号の変動の影響を受けやすかった。しかし、この実施の形態によれば、受信信号に対して一定期間のサンプリングを行うので、受信信号の位相変動の影響を受け難くなる。このため、抽出クロックの周波数精度が向上する。
【０１１２】
実施の形態８．
図１１は、この発明に係るＤＰＬＬ回路の別の実施の形態を示す構成図である。図１１において、図４と同符号のものは同一または相当部分を示す。１３０１は位相検出手段６０３からの位相進みの有無を一定時間サンプリングし、位相進み信号を所定の回数（少なくとも１回）検出した場合に、シフト制御手段１３０４に位相進み信号のサンプリング結果を出力するサンプリング手段である。
【０１１３】
次に、動作を説明する。この実施の形態では、位相検出結果を一定時間サンプリングし、位相進みが所定の回数（少なくとも１回）検出された場合にシフト動作を行う。次に、この発明に係るＤＰＬＬ回路の動作を図１１を用いて説明する。図１１において、基準クロック生成手段６０１及び位相検出手段６０３の動作は実施の形態４と同様であるため、説明を省略する。
【０１１４】
サンプリング手段１３０１は、位相検出手段６０３からの検出信号を入力すると、位相遅れ信号の回数を一定時間サンプリングし、位相遅れ信号を少なくとも１回検出すると、サンプリング後の検出信号をシフト制御手段１３０４に出力する。
【０１１５】
シフト制御手段以降の動作は実施の形態４と同様であるため、説明を省略する。
【０１１６】
実施の形態４では、受信信号の周期毎に位相シフト制御を行っていたため、受信信号の変動の影響を受けやすかった。しかし、この実施の形態によれば、受信信号に対して一定期間のサンプリングを行うので、受信信号の位相変動の影響を受け難くなる。このため、抽出クロックの周波数精度が向上する。
【０１１７】
【発明の効果】
第１の発明によれば、受信信号よりも高い周波数の基準クロックを基に多相クロックを生成し  受信信号の位相が現在抽出されているクロックの位相より遅れているときのみ現在のクロックよりも１相分遅れているクロックを新たな抽出クロックとして前記多相クロックの内から選択するので、ジッタは最大１相分で済み、従来よりもジッタを抑圧できるので、高精度なクロックを再生できるＤＰＬＬ回路を実現できるという効果を奏する。
【０１１８】
また、第２の発明によれば、ＤＰＬＬ回路は受信クロックの監視タイミングが到来しても、基準クロックの位相が受信信号の位相よりも遅れている間は、なんら制御をする必要がないので、制御が容易であり、ＤＰＬＬ回路の回路規模を小さくできるという効果を奏する。
【０１１９】
また、第３の発明によれば、位相遅れ検出時にシフト間隔を短縮するので、精度が向上するという効果を奏する。
【０１２０】
また、第４の発明によれば、シフト間隔保存手段は、シフト間隔の時間を保存するので、データ信号が間欠的に伝送されるバースト信号を受信した場合でも、このデータが受信されない区間に対してもこのカウント値に相当するシフト間隔に基づいて基準クロックの抽出が問題なく行われるという効果を奏する。
【０１２１】
また、第５の発明によれば、シフト間隔平均化手段はシフト間隔の平均値をとることにより、位相検出結果を積分することになるため、受信信号の位相変動の影響をより受けにくくなり、抽出クロックの周波数精度が向上するという効果を奏する。
【０１２２】
また、第６の発明によれば、シフト制御手段は、位相遅れの検出回数に対応する位相数分遅れたクロックを選択したり、位相遅れの検出回数に対応してシフト間隔を短縮したりするので追従が速くなるという効果を奏する。
【０１２３】
また、第７の発明によれば、受信信号よりも低い周波数の基準クロックを基に多相クロックを生成し  受信信号の位相が現在抽出されているクロックの位相より進んでいるときのみ現在のクロックよりも１相分進んでいるクロックを新たな抽出クロックとして前記多相クロックの内から選択するので、ジッタは最大１相分で済み、従来よりもジッタを抑圧できるので、高精度なクロックを再生できるＤＰＬＬ回路を実現できるという効果を奏する。
【０１２４】
また、第８の発明によれば、ＤＰＬＬ回路は受信クロックの監視タイミングが到来しても、基準クロックの位相が受信信号の位相よりも進んでいる間は、なんら制御をする必要がないので、制御が容易であり、ＤＰＬＬ回路の回路規模を小さくできるという効果を奏する。
【０１２５】
また、第９の発明によれば、位相進み出時にシフト間隔を伸長するので、精度が向上するという効果を奏する。
【０１２６】
また、第１０の発明によれば、シフト間隔保存手段は、シフト間隔の時間を保存するので、データ信号が間欠的に伝送されるバースト信号を受信した場合でも、このデータが受信されない区間に対してもこのカウント値に相当するシフト間隔に基づいて抽出クロックの生成が問題なく行われるという効果を奏する。
【０１２７】
また、第１１の発明によれば、シフト間隔平均化手段はシフト間隔の平均値をとることにより、位相検出結果を積分することになるため、受信信号の位相変動の影響をより受けにくくなり、抽出クロックの周波数精度が向上するという効果を奏する。
【０１２８】
また、第１２の発明によれば、シフト制御手段は、位相進みの検出回数に対応する位相数分進んだクロックを選択したり、位相進みの検出回数に対応してシフト間隔を伸長したりするので追従が速くなるという効果を奏する。
【０１２９】
また、第１３の発明によれば、サンプリング手段は、位相遅れ信号を一定時間サンプリングするので、抽出クロックの周波数精度が向上するという効果を奏する。
【０１３０】
また、第１４の発明によれば、サンプリング手段は、位相進み信号を一定時間サンプリングするので、抽出クロックの周波数精度が向上するという効果を奏する。
【図面の簡単な説明】
【図１】  この発明に係るＤＰＬＬ回路が適用されるシステムの構成例を示す構成図である。
【図２】  この発明に係るＤＰＬＬ回路の一実施の形態を示す構成図である。
【図３】  受信クロックの監視タイミングと、その時の実施の形態１におけるＤＰＬＬ回路による基準クロックの位相制御の動作を示す説明図である。
【図４】  この発明に係るＤＰＬＬ回路の別の実施の形態を示す構成図である。
【図５】  この発明に係るＤＰＬＬ回路の別の実施の形態を示す構成図である。
【図６】  この発明に係るＤＰＬＬ回路の別の実施の形態を示す構成図である。
【図７】  受信クロックの監視タイミングと、その時の実施の形態４におけるＤＰＬＬ回路による基準クロックの位相制御の動作を示す説明図である。
【図８】  この発明に係るＤＰＬＬ回路の別の実施の形態を示す構成図である。
【図９】  この発明に係るＤＰＬＬ回路の別の実施の形態を示す構成図である。
【図１０】  この発明に係るＤＰＬＬ回路の別の実施の形態を示す構成図である。
【図１１】  この発明に係るＤＰＬＬ回路の別の実施の形態を示す構成図である。
【図１２】  従来のＤＰＬＬ回路の構成図である。
【図１３】  受信クロックの監視タイミングと、図１２に示す従来のＤＰＬＬ回路による基準クロックの位相制御の動作を示す説明図である。
【符号の説明】
１１  送信側装置Ａ
１２  受信側装置Ｂ
１２１  ＤＰＬＬ回路
１２２  データ識別手段
２０１  基準クロック
２０２  多相クロック生成手段
２０３  位相検出手段
２０４  シフト制御手段
２０５  クロック選択手段
４０４  シフト制御手段
４０６  シフト間隔保存手段
５０４  シフト制御手段
５０６  シフト間隔平均化手段。
６０１  基準クロック
６０２  多相クロック生成手段
６０３  位相検出手段
６０４  シフト制御手段
６０５  クロック選択手段
８０６  シフト間隔保存手段
９０６  シフト間隔平均化手段
１２０１  サンプリング手段
１２０４  シフト制御手段
１３０１  サンプリング手段
１３０４  シフト制御手段
【図１】
0004032526.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0004032526.tif 000007
【図７】
0004032526.tif 000008
【図８】
0004032526.tif 000009
【図９】
0004032526.tif 000010
【図１０】
0004032526.tif 000011
【図１１】
0004032526.tif 000012
【図１２】
0004032526.tif 000013
【図１３】
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