(57)【特許請求の範囲】
【請求項１】
同一導電型を有する第１及び第２のトランジスタと、
第１及び第２のスイッチと、
容量と、
画素電極と、を有し、
前記第１のスイッチの一端は、第１の配線と電気的に接続され、
前記第１のスイッチの他端は、前記第１のトランジスタのドレインと電気的に接続され、
前記第２のスイッチの一端は、前記第１のトランジスタのドレインと電気的に接続され、
前記第２のスイッチの他端は、前記第１のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのドレインは、第２の配線と電気的に接続され、
前記第２のトランジスタのソースは、前記第１のトランジスタのソースと電気的に接続され、
前記容量は、前記第２のトランジスタのゲート・ソース間に設けられ、
前記画素電極は、前記第２のトランジスタのソースと電気的に接続されていることを特徴とする半導体装置。
【請求項２】
同一導電型を有する第１及び第２のトランジスタと、
第１及び第２のスイッチと、
容量と、
画素電極と、を有し、
前記第１のスイッチの一端は、第１の配線と電気的に接続され、
前記第１のスイッチの他端は、前記第１のトランジスタのドレインと電気的に接続され、
前記第２のスイッチの一端は、前記第１のトランジスタのゲートと電気的に接続され、
前記第２のスイッチの他端は、前記第２のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタのドレインは、前記第１のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのドレインは、第２の配線と電気的に接続され、
前記第２のトランジスタのソースは、前記第１のトランジスタのソースと電気的に接続され、
前記容量は、前記第２のトランジスタのゲート・ソース間に設けられ、
前記画素電極は、前記第２のトランジスタのソースと電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
前記画素電極は、抵抗を介して前記第２のトランジスタのソースと電気的に接続されていることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記第１のトランジスタのゲート幅と、前記第２のトランジスタのゲート幅とが異なることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記第１乃至第２のスイッチのそれぞれは、前記第１及び第２のトランジスタと同一の導電性を有するトランジスタでなることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記第１及び第２のトランジスタ、並びに前記第１乃至第２のスイッチのそれぞれは、Ｎ型のトランジスタでなることを特徴とする半導体装置。
【請求項７】
同一導電型を有する第１及び第２のトランジスタと、
第１及び第２のスイッチと、
容量と、
発光素子と、を有し、
前記第１のスイッチの一端は、第１の配線と電気的に接続され、
前記第１のスイッチの他端は、前記第１のトランジスタのドレインと電気的に接続され、
前記第２のスイッチの一端は、前記第１のトランジスタのドレインと電気的に接続され、
前記第２のスイッチの他端は、前記第１のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのドレインは、第２の配線と電気的に接続され、
前記第２のトランジスタのソースは、前記第１のトランジスタのソースと電気的に接続され、
前記容量は、前記第２のトランジスタのゲート・ソース間に設けられ、
前記発光素子の一方の電極は、前記第２のトランジスタのソースと電気的に接続されていることを特徴とする表示装置。
【請求項８】
同一導電型を有する第１及び第２のトランジスタと、
第１及び第２のスイッチと、
容量と、
発光素子と、を有し、
前記第１のスイッチの一端は、第１の配線と電気的に接続され、
前記第１のスイッチの他端は、前記第１のトランジスタのドレインと電気的に接続され、
前記第２のスイッチの一端は、前記第１のトランジスタのゲートと電気的に接続され、
前記第２のスイッチの他端は、前記第２のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタのドレインは、前記第１のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのドレインは、第２の配線と電気的に接続され、
前記第２のトランジスタのソースは、前記第１のトランジスタのソースと電気的に接続され、
前記容量は、前記第２のトランジスタのゲート・ソース間に設けられ、
前記発光素子の一方の電極は、前記第２のトランジスタのソースと電気的に接続されていることを特徴とする表示装置。
【請求項９】
請求項７又は請求項８において、
前記発光素子における、前記一方の電極は陽極であり、前記他方の電極は陰極であることを特徴とする表示装置。
【請求項１０】
請求項７又は請求項８において、
前記発光素子の他方の電極は、第３の配線と電気的に接続され、
前記第２の配線と、前記第３の配線とには、それぞれ第１の電位と、第２の電位とが与えられ、
前記発光素子に電流を供給して表示を行う期間において、前記第１の電位は、前記第２の電位よりも高いことを特徴とする表示装置。
【請求項１１】
請求項７乃至請求項１０のいずれか一において、
前記発光素子の一方の電極は、抵抗を介して前記第２のトランジスタのソースと電気的に接続されていることを特徴とする表示装置。
【請求項１２】
請求項７乃至請求項１１のいずれか一において、
前記第１のトランジスタのゲート幅と、前記第２のトランジスタのゲート幅とが異なることを特徴とする表示装置。
【請求項１３】
請求項７乃至請求項１２のいずれか一において、
前記第１乃至第２のスイッチのそれぞれは、前記第１及び第２のトランジスタと同一の導電性を有するトランジスタでなることを特徴とする表示装置。
【請求項１４】
請求項７乃至請求項１３のいずれか一において、
前記第１及び第２のトランジスタ、並びに前記第１乃至第２のスイッチのそれぞれは、Ｎ型のトランジスタでなることを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示装置に関する。特に、ガラス、プラスチックなどの透明基板上に形成された薄膜トランジスタを用いたＯＬＥＤ表示装置に関する。また、表示装置を用いた電子機器に関する。
【０００２】
【従来の技術】
近年、通信技術の発展によって、携帯電話が普及している。今後はさらに動画の電送や、より多量の情報伝達が予想される。一方パーソナルコンピュータもその軽量化によって、モバイル対応の製品が生産されている。電子手帳にはじまったパーソナルデジタルアシスタント（ＰＤＡ）と呼ばれる情報機器も多数生産され、普及しつつある。また、表示装置などの発展により、それらの携帯情報機器にはほとんどのものにフラットディスプレイが装備されている。
【０００３】
さらに最近の技術では、それらに使用される表示装置としてアクティブマトリクス型表示装置を使用する方向に向かっている。
【０００４】
アクティブマトリクス型表示装置は、画素１つずつに対して、ＴＦＴ（薄膜トランジスタ）を配置し、そのＴＦＴによって、画面を制御している。この様なアクティブマトリクス型表示装置はパッシブマトリクス型表示装置と比較して、高精細化が可能である、画質の向上が可能である、動画対応が可能であるなどの長所を持っている。それ故に今後は携帯情報機器の表示装置はパッシブマトリクス型からアクティブマトリクス型に変化していくと思われる。
【０００５】
また、アクティブマトリクス型表示装置のなかでも、近年、低温ポリシリコンを用いた、表示装置の製品化が行われている。低温ポリシリコン技術では画素を構成する画素ＴＦＴの他に、画素部の周辺部に、ＴＦＴを用いて駆動回路を同時形成することができ、装置の小型化、低消費電力化に大いに貢献し、それに伴って、近年その応用分野の拡大が著しいモバイル機器の表示部等に、低温ポリシリコン表示装置は不可欠なデバイスとなってきている。
【０００６】
また、近年有機エレクトロルミネッセンス素子（ＯＬＥＤ素子）を用いた表示装置の開発が活発化している。ここでＯＬＥＤ素子とは一重項励起子からの発光（蛍光）を利用するものと、三重項励起子からの発光（燐光）を利用するものとの両方を含むものとする。本明細書では発光素子の例としてＯＬＥＤ素子をあげているが他の発光素子を用いてもかまわない。
【０００７】
ＯＬＥＤ素子は一対の電極（陰極と陽極）の間にＯＬＥＤ層がはさまれる形で構成され、通常積層構造をとっている。代表的にはイーストマン・コダック・カンパニーのＴａｎｇが提案した（正孔輸送層・発光層・電子輸送層）という積層構造があげられる。
【０００８】
これ以外にも（正孔注入層・正孔輸送層・発光層・電子輸送層）または（正孔注入層・正孔輸送層・発光層・電子輸送層・電子注入層）の順に積層する構造がある。本発明においては、どれを採用しても良いし、また、発光層に対して蛍光性色素をドーピングしてもよい。
【０００９】
本明細書においては陽極と陰極の間に設けられるすべての層を総称してＯＬＥＤ層と呼ぶ。よって前記の正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層はすべてＯＬＥＤ層に含まれる。陽極、ＯＬＥＤ層、陰極で構成される発光素子をＯＬＥＤ素子と呼ぶ
【００１０】
図５に、アクティブマトリクス型ＯＬＥＤ表示装置の画素部の構成の例を示す。ゲート信号線駆動回路から選択信号を入力するゲート信号線（Ｇ１〜Ｇｙ）は、各画素が有するスイッチング用ＴＦＴ３０１のゲート電極に接続されている。また、各画素が有するスイッチング用ＴＦＴ３０１のソース領域とドレイン領域は、一方がソース信号線駆動回路から信号を入力するソース信号線（Ｓ１〜Ｓｘ）に、他方がＯＬＥＤ駆動用ＴＦＴ３０２のゲート電極及び各画素が有するコンデンサ３０３の一方の電極に接続されている。コンデンサ３０３のもう一方の電極は、電源供給線（Ｖ１〜Ｖｘ）に接続されている。各画素の有するＯＬＥＤ駆動用ＴＦＴ３０２のソース領域とドレイン領域の一方は、電源供給線（Ｖ１〜Ｖｘ）に、他方は、各画素が有するＯＬＥＤ素子３０４の一方の電極に接続されている。
【００１１】
ＯＬＥＤ素子３０４は、陽極と、陰極と、陽極と陰極の間に設けられたＯＬＥＤ層とを有する。ＯＬＥＤ素子３０４の陽極がＯＬＥＤ駆動用ＴＦＴ３０２のソース領域またはドレイン領域と接続している場合、ＯＬＥＤ素子３０４の陽極が画素電極、陰極が対向電極となる。逆に、ＯＬＥＤ素子３０４の陰極がＯＬＥＤ駆動用ＴＦＴ３０２のソース領域またはドレイン領域と接続している場合、ＯＬＥＤ素子３０４の陰極が画素電極、陽極が対向電極となる。
【００１２】
なお、本明細書において、対向電極の電位を対向電位という。なお、対向電極に対向電位を与える電源を対向電源と呼ぶ。画素電極の電位と対向電極の電位の電位差がＯＬＥＤ駆動電圧であり、このＯＬＥＤ駆動電圧がＯＬＥＤ層に印加される。
【００１３】
上記ＯＬＥＤ表示装置の階調表示方法として、アナログ階調方式と、時間階調方式が挙げられる。
【００１４】
まず、ＯＬＥＤ表示装置のアナログ階調方式について説明する。図５で示した表示装置をアナログ階調方式で駆動した場合のタイミングチャートを図６に示す。１つのゲート信号線が選択されてから、その次のゲート信号線が選択されるまでの期間を１ライン期間（Ｌ）と呼ぶ。また、１つの画像が選択されてから、次の画像が選択されるまでの期間が、１フレーム期間に相当する。図５のＯＬＥＤ表示装置の場合、ゲート信号線はｙ本あるので、１フレーム期間中にｙ個のライン期間（Ｌ１〜Ｌｙ）が設けられている。
【００１５】
解像度が高くなるにつれ、１フレーム期間中のライン期間の数も増え、駆動回路を高い周波数で駆動しなければならなくなる。
【００１６】
電源供給線（Ｖ１〜Ｖｘ）は、一定の電位（電源電位）に保たれている。また、対向電位も一定に保たれている。対向電位は、ＯＬＥＤ素子が発光する程度に電源電位との間に電位差を有している。
【００１７】
第１のライン期間（Ｌ１）においてゲート信号線Ｇ１にはゲート信号線駆動回路からの選択信号が入力される。そして、ソース信号線（Ｓ１〜Ｓｘ）に順にアナログのビデオ信号が入力される。
【００１８】
ゲート信号線Ｇ１に接続された全てのスイッチング用ＴＦＴ３０１はオンの状態になるので、ソース信号線（Ｓ１〜Ｓｘ）に入力されたアナログのビデオ信号は、スイッチング用ＴＦＴ３０１を介してＯＬＥＤ駆動用ＴＦＴ３０２のゲート電極に入力される。
【００１９】
スイッチング用ＴＦＴ３０１がオンとなって画素内に入力されたアナログのビデオ信号の電位により、ＯＬＥＤ駆動用ＴＦＴ３０２のゲート電圧が変化する。このときＯＬＥＤ駆動用ＴＦＴ３０２のＩｄ−Ｖｇ特性に従ってゲート電圧に対してドレイン電流が１対１で決まる。即ち、ＯＬＥＤ駆動用ＴＦＴ３０２のゲート電極に入力されるアナログのビデオ信号の電位に対応して、ドレイン領域の電位（オンのＯＬＥＤ駆動電位）が定まり、所定のドレイン電流がＯＬＥＤ素子に流れ、その電流量に対応した発光量で前記ＯＬＥＤ素子が発光する。
【００２０】
上述した動作を繰り返し、ソース信号線（Ｓ１〜Ｓｘ）へのアナログのビデオ信号の入力が終了すると、第１のライン期間（Ｌ１）が終了する。なお、ソース信号線（Ｓ１〜Ｓｘ）へのアナログのビデオ信号の入力が終了するまでの期間と水平帰線期間とを合わせて１つのライン期間としても良い。そして次に第２のライン期間（Ｌ２）となりゲート信号線Ｇ２に選択信号が入力される。そして第１のライン期間（Ｌ１）と同様にソース信号線（Ｓ１〜Ｓｘ）に順にアナログのビデオ信号が入力される。
【００２１】
そして全てのゲート信号線（Ｇ１〜Ｇｙ）に選択信号が入力されると、全てのライン期間（Ｌ１〜Ｌｙ）が終了する。全てのライン期間（Ｌ１〜Ｌｙ）が終了すると、１フレーム期間が終了する。１フレーム期間中において全ての画素が表示を行い、１つの画像が形成される。なお全てのライン期間（Ｌ１〜Ｌｙ）と垂直帰線期間とを合わせて１フレーム期間としても良い。
【００２２】
以上のように、アナログのビデオ信号によってＯＬＥＤ素子の発光量が制御され、その発光量の制御によって階調表示がなされる。このように、アナログ階調方式では、ソース信号線に入力されるアナログのビデオ信号の電位の変化で階調表示が行われる。
【００２３】
次に、時間階調方式について説明する。
【００２４】
時間階調方式では、画素にデジタル信号を入力して、ＯＬＥＤ素子の発光状態もしくは非発光状態を選択し、１フレーム期間あたりにＯＬＥＤ素子が発光した期間の累計によって階調を表現する。
【００２５】
ここでは２n（ｎは、自然数）階調を表現する場合ついて説明する。図５で示した表示装置を、この時間階調方式で駆動した場合のタイミングチャートを図７に示す。まず、１フレーム期間をｎ個のサブフレーム期間（ＳＦ1〜ＳＦn）に分割する。なお、画素部の全ての画素が１つの画像を表示する期間を１フレーム期間（Ｆ）と呼ぶ。また、１フレーム期間をさらに複数に分割した期間をサブフレーム期間と呼ぶ。階調数が多くなるにつれて１フレーム期間の分割数も増え、駆動回路を高い周波数で駆動しなければならない。
【００２６】
１つのサブフレーム期間は書き込み期間（Ｔａ）と表示期間（Ｔｓ）とに分けられる。書き込み期間とは、１サブフレーム期間中、全画素にデジタル信号を入力する期間であり、表示期間（点灯期間とも呼ぶ）とは、入力されたデジタル信号によってＯＬＥＤ素子が発光または非発光状態となり、表示を行う期間を示している。
【００２７】
また、図７に示したＯＬＥＤ駆動電圧は発光状態を選択されたＯＬＥＤ素子のＯＬＥＤ駆動電圧を表す。すなわち、発光状態を選択されたＯＬＥＤ素子のＯＬＥＤ駆動電圧（図５）は、書き込み期間中は０Ｖとなり、表示期間中はＯＬＥＤ素子が発光する程度の大きさを有する。
【００２８】
対向電位は外部スイッチ（図示せず）により制御され、対向電位は、書き込み期間において電源電位とほぼ同じ高さに保たれ、表示期間において電源電位との間にＯＬＥＤ素子が発光する程度の電位差を有する。
【００２９】
まず、それぞれのサブフレーム期間が有する書き込み期間と表示期間について、図５と図７を用いて詳しく説明し、その後、時間階調表示について説明する。
【００３０】
まずゲート信号線Ｇ１にゲート信号が入力され、ゲート信号線Ｇ１に接続されている全てのスイッチング用ＴＦＴ３０１がオンの状態になる。そしてソース信号線（Ｓ１〜Ｓｘ）に順にデジタル信号が入力される。対向電位は電源供給線（Ｖ１〜Ｖｘ）の電位（電源電位）と同じ高さに保たれている。デジタル信号は「０」または「１」の情報を有している。「０」と「１」のデジタル信号はそれぞれＨｉまたはＬｏのいずれかの電圧を有する信号を意味する。
【００３１】
そしてソース信号線（Ｓ１〜Ｓｘ）に入力されたデジタル信号は、オンの状態のスイッチング用ＴＦＴ３０１を介してＯＬＥＤ駆動用ＴＦＴ３０２のゲート電極に入力される。またコンデンサ３０３にもデジタル信号が入力され保持される。
【００３２】
そして順にゲート信号線Ｇ２〜Ｇｙにゲート信号を入力することで上述した動作を繰り返し、全ての画素にデジタル信号が入力され、各画素において入力されたデジタル信号が保持される。全ての画素にデジタル信号が入力されるまでの期間を書き込み期間と呼ぶ。
【００３３】
全ての画素にデジタル信号が入力されると、全てのスイッチング用ＴＦＴ３０１はオフの状態となる。そして対向電極に接続されている外部スイッチ（図示せず）によって、対向電位は、電源電位との間にＯＬＥＤ素子３０４が発光する程度の電位差を有するように変化する。
【００３４】
デジタル信号が「０」の情報を有していた場合、ＯＬＥＤ駆動用ＴＦＴ３０２はオフの状態となりＯＬＥＤ素子３０４は発光しない。逆に、「１」の情報を有していた場合、ＯＬＥＤ駆動用ＴＦＴ３０２はオンの状態となる。その結果ＯＬＥＤ素子３０４の画素電極はほぼ電源電位に等しく保たれ、ＯＬＥＤ素子３０４は発光する。このようにデジタル信号が有する情報によって、ＯＬＥＤ素子の発光状態または非発光状態が選択され、全ての画素が一斉に表示を行う。全ての画素が表示を行うことによって、画像が形成される。画素が表示を行う期間を表示期間と呼ぶ。
【００３５】
ｎ個のサブフレーム期間（ＳＦ1〜ＳＦn）がそれぞれ有する書き込み期間（Ｔａ1〜Ｔａn）の長さは全て同じである。ＳＦ1〜ＳＦnがそれぞれ有する表示期間（Ｔｓ）をそれぞれＴｓ1〜Ｔｓnとする。
【００３６】
表示期間の長さは、Ｔｓ1：Ｔｓ2：Ｔｓ3：…：Ｔｓ(n-1)：Ｔｓn＝２0：２-1：２-2：…：２-(n-2)：２-(n-1)となるように設定する。この表示期間の組み合わせで２n階調のうち所望の階調表示を行うことができる。
【００３７】
表示期間はＴｓ1〜Ｔｓnまでのいずれかの期間である。ここではＴｓ1の期間、所定の画素を点灯させたとする。
【００３８】
次に、再び書き込み期間に入り、全画素にデータ信号を入力したら表示期間に入る。このときはＴｓ2〜Ｔｓnのいずれかの期間が表示期間となる。ここではＴｓ2の期間、所定の画素を点灯させたとする。
【００３９】
以下、残りのｎ−２個のサブフレームについて同様の動作を繰り返し、順次Ｔｓ3、Ｔｓ4…Ｔｓnと表示期間を設定し、それぞれのサブフレームで所定の画素を点灯させたとする。
【００４０】
ｎ個のサブフレーム期間が出現したら１フレーム期間を終えたことになる。このとき、画素が点灯していた表示期間の長さを積算することによって、その画素の階調がきまる。例えば、ｎ＝８のとき、全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｓ1とＴｓ2において画素が発光した場合には７５％の輝度が表現でき、Ｔｓ3とＴｓ5とＴｓ8を選択した場合には１６％の輝度が表現できる。
【００４１】
なお、ｎビットのデジタル信号を入力して階調を表現する時間階調方式の駆動方法において、１フレーム期間を複数のサブフレーム期間に分割する際の、分割数や個々のサブフレーム期間の長さ等は、上記に限定されない。
【００４２】
【発明が解決しようとする課題】
以上に述べたような従来のＯＬＥＤ表示装置では、以下のような課題があった。
画素にはソース信号線より電圧が供給され、その電圧をＯＬＥＤ駆動用ＴＦＴで電流変換をしているため、ＯＬＥＤ駆動用ＴＦＴのばらつきによって、同じ電圧を入力しても、異なる電流がＯＬＥＤ素子に流れ、それによって画素の輝度が場所によって異なるという表示ムラの要因になっていた。例えば基板面内でゲート絶縁膜の厚さが異なると、それによってＯＬＥＤ駆動用ＴＦＴのオン電流が場所によって異なり、ＯＬＥＤ素子の発光輝度がそれに応じて異なるため、表示ムラをきたす。この不具合はパネルが大きくなるとより顕著な問題になっていた。
【００４３】
そこで本発明は、ＯＬＥＤ素子を用いた表示装置において、画面内の表示ムラを低減することを課題とする。
【００４４】
【課題を解決するための手段】
前述の課題を解決するために、本発明では次のような手段を用いた。
【００４５】
本発明によって、
複数の画素と複数のソース信号線と複数のゲート信号線がマトリクス状に配置されたアクティブマトリクス型表示装置において、
前記複数の画素はそれぞれ、
前記複数の画素へソース信号線より第一の電流を入力する手段と、
前記入力された第一の電流を電圧に変換する手段と、
前記電圧を保持手段に入力する手段と、
前記電圧に応じた第二の電流を発光素子に供給する手段と、
を有することを特徴とした表示装置が提供される。
【００４６】
本発明によって、
複数の画素と複数のソース信号線と複数のゲート信号線がマトリクス状に配置されたアクティブマトリクス型表示装置において、前記画素は、一端がソース信号線に接続され、他端が電流電圧変換素子に接続された第一のスイッチと、一端が前記電流電圧変換素子に接続され、他端が保持手段と電圧電流変換素子に接続された第二のスイッチと、前記電流電圧変換素子および前記電圧電流変換素子に接続された画素電極と、前記画素電極を一方の電極とする発光素子を有することを特徴とした表示装置が提供される。
【００４７】
本発明によって、
複数の画素と複数のソース信号線と複数のゲート信号線がマトリクス状に配置されたアクティブマトリクス型表示装置において、前記画素は、一端がソース信号線に接続され、他端が第一の薄膜トランジスタのドレイン端子に接続された第一のスイッチと、一端が前記第一の薄膜トランジスタのゲート端子およびドレイン端子に接続され、他端が保持手段と第二の薄膜トランジスタのゲートに接続された第二のスイッチと、前記第一の薄膜トランジスタのソース端子および前記第二の薄膜トランジスタのソース端子に接続された画素電極と、前記画素電極を一方の電極とする発光素子を有することを特徴とした表示装置が提供される。
【００４８】
本発明によって、
複数の画素と複数のソース信号線と複数のゲート信号線がマトリクス状に配置されたアクティブマトリクス型表示装置において、前記画素は、一端がソース信号線に接続され、他端が第一の薄膜トランジスタのドレイン端子に接続された第一のスイッチと、一端が前記第一の薄膜トランジスタのドレイン端子に接続され、他端が前記第一の薄膜トランジスタのゲート端子と保持手段と第二の薄膜トランジスタのゲートに接続された第二のスイッチと、第一の薄膜トランジスタのソース端子および前記第二の薄膜トランジスタのソース端子に接続された画素電極と、前記画素電極を一方の電極とする発光素子を有することを特徴とした表示装置が提供される。
【００４９】
本発明によって、
前記第一の薄膜トランジスタのソース端子および前記第二の薄膜トランジスタのソース端子は抵抗を介して画素電極に接続されていることを特徴とした表示装置が提供される。
【００５０】
本発明によって、
前記第一のスイッチおよび第二のスイッチは同一のゲート信号線によって制御されることを特徴とした表示装置が提供される。
【００５１】
本発明によって、
第一のスイッチおよび第二のスイッチは異なるゲート信号線によって制御されることを特徴とした表示装置が提供される。
【００５２】
本発明によって、
第一の薄膜トランジスタおよび第二の薄膜トランジスタは異なるゲート幅を有することを特徴とした表示装置が提供される。
【００５３】
本発明によって、
薄膜トランジスタは単極性、とくにＮ型（Ｎチャネル型）とし、画素電極がＯＬＥＤ素子の陽極であることを特徴とする表示装置が提供される。
【００５４】
本発明によって、
上記表示装置のいずれかを使用した電子機器が提供される。
【００５５】
以上の構成をとることによって、以下の理由により、画面内のムラを低減することが可能である。
【００５６】
従来の画素では、電圧を電流に変換していたが、素子の変換効率のバラツキによって、同じ電圧を入力しても異なる電流が得られていた。本発明では、電流を入力し、それを電圧に変換し、変換した電圧を保持し、それを再電流変換して電流を得ている。小さい画素領域中に電流電圧変換素子と電圧電流変換素子とを近接して作製することによって、素子の特性をそろえ、変換・逆変換のバラツキを低減することができる。よって、得られる電流の精度が向上し、ムラの低減が可能である。
【００５７】
【発明の実施の形態】
まず、本発明のＯＬＥＤ表示装置について説明する。
【００５８】
図１は本発明の構成を示したものである。本発明では、画素領域にソース信号線１１０１とゲート信号線１１０２と、ゲート信号線によって制御され一端がソース信号線１１０１に他端が電流電圧変換素子１１０５に接続した第一のスイッチ１１０３と、一端が電流電圧変換素子１１０５に、他端が電圧保持手段１１０７と電圧電流変換素子１１０６に接続された第二のスイッチ１１０４と、電流電圧変換回素子１１０５および電圧電流変換素子１１０６に接続された画素電極１１０８と画素電極１１０８を陽極または陰極とした発光素子（ＯＬＥＤ素子）１１０９を有している。
【００５９】
以下その内容について、具体的に説明をおこなう。画素に信号を書き込む場合は、ソース信号線１１０１より所定の電流を入力する。画素が選択されている場合スイッチ１１０３およびスイッチ１１０４はオンになっているので電流は電流電圧変換素子１１０５に流れ、画素電極１１０８を介してＯＬＥＤ素子１１０９に流れる。同時にスイッチ１１０４を介して、電流電圧変換素子１１０５の出力電圧が保持手段１１０７と電圧電流変換素子１１０６に入力される。その電圧によって電圧電流変換素子１１０６が動作し、電源から画素電極１１０８のほうへ電流が流れる。つぎに書き込みが終了すると、スイッチ１１０３およびスイッチ１１０４はオフになり、信号線１１０１からの電流の流入はなくなる。電流電圧変換素子１１０５はオフ状態になるが、保持手段１１０７には電圧が保持されているため、電圧電流変換素子１１０６はずっとオン状態のままになる。よって、電圧電流変換素子１１０６がオンしている間中、電源より電流は画素電極１１０８を介してＯＬＥＤ素子１１０９に流れつづけ、点灯がおこなわれる。この動作は次の書き込みがおこなわれるまで継続される。
【００６０】
ここで、ＯＬＥＤ素子１１０９に流れる電流はソース信号線によって入力される値によって制御される。電流電圧変換素子１１０５と電圧電流変換素子１１０６に流れる電流は比例関係に設定することができる。２つの素子特性がそろっていれば、異なる画素において、素子特性が異なっていても、ＯＬＥＤ素子に流れる電流をほぼ一定の値に保つことができる。例えば、大型基板内でゲート絶縁膜がばらつきを持った場合でも画素内の至近距離であれば、ゲート絶縁膜の差は小さいので、１つの画素内部での差は小さいといえる。よって、ソース信号線１１０１から流れる電流に対して誤差の少ない電流をＯＬＥＤ素子１１０８に流すことができる。以上によって、従来技術では問題であった、均一性を改良でき良好な画面均一性を得ることができる。
【００６１】
尚、本発明は上記した実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で各種の変形を許容するものである。例えば、ＯＬＥＤ素子において、発光層以外の正孔注入層、正孔輸送層、電子注入層、電子輸送層等に無機化合物を用いることも可能である。無機化合物としては公知の無機化合物材料を用いることができる。
【００６２】
無機化合物材料としては、ダイヤモンド状カーボン（ＤＬＣ）、Ｓｉ、Ｇｅ、窒素含有炭素（ＣＮ）、及びこれらの無機化合物又や窒化物であり、Ｐ、Ｂ，Ｎなどが適宜ドーピングされていても良い。またアルカリ金属又はアルカリ土類金属の、酸化物、窒化物又はフッ化物や、当該金属と少なくともＺｎ、Ｓｎ、Ｖ、Ｒｕ、Ｓｍ、Ｉｎの化合物又は合金であっても良い。
【００６３】
【実施例】
以下に本発明の実施例について記述する。
【００６４】
[実施例１]
図２（ａ）は本発明を薄膜トランジスタで構成したものである。この例では電流電圧変換素子、電圧電流変換素子、第一、第二のスイッチを薄膜トランジスタで、保持手段を容量で構成している。
【００６５】
本実施例では、画素領域にソース信号線１２０１とゲート信号線１２０２とゲート信号線によって制御され一端がソース信号線１２０１に他端が薄膜トランジスタ１２０５のドレイン端子に接続した第一のスイッチ用薄膜トランジスタ１２０３と、一端が薄膜トランジスタ１２０５のドレイン端子に、他端が薄膜トランジスタ１２０５のゲート端子と電圧保持容量１２０７と薄膜トランジスタ１２０６のゲート端子に接続された第二のスイッチ用薄膜トランジスタ１２０４と、薄膜トランジスタ１２０５のソース電極および薄膜トランジスタ１２０６ソース電極に接続された画素電極１２０８と画素電極１２０８を陽極または陰極とした発光素子（ＯＬＥＤ素子）１２０９を有している。
【００６６】
以下その内容について、具体的に説明をおこなう。画素に信号を書き込む場合は、ソース信号線１２０１より所定の電流を入力する。画素が選択されている場合第一のスイッチ用薄膜トランジスタ１２０３および第二のスイッチ用薄膜トランジスタ１２０４はオンになっているので電流は薄膜トランジスタ１２０５に流れ、画素電極１２０８を介してＯＬＥＤ素子１２０９に流れる。同時にスイッチ用薄膜トランジスタ１２０４を介して、薄膜トランジスタ１２０５のゲート電圧が保持容量１２０７と薄膜トランジスタ１２０６のゲート端子に入力される。その電圧によって薄膜トランジスタ１２０６が動作し、電源１２１０から画素電極１２０８のほうへ電流が流れる。つぎに書き込みが終了すると、スイッチ用薄膜トランジスタ１２０３およびスイッチ用薄膜トランジスタ１２０４はオフになり、信号線１２０１からの電流の流入はなくなる。薄膜トランジスタ１２０５はオフ状態になるが、保持容量１２０７には電圧が保持されているため、薄膜トランジスタ１２０６はずっとオン状態のままになる。よって、薄膜トランジスタ１２０６がオンしている間中、電源より電流は画素電極１２０８を介してＯＬＥＤ素子１２０９に流れつづけ、点灯がおこなわれる。この動作は次の書き込みがおこなわれるまで継続される。
【００６７】
ここで、ＯＬＥＤ素子１２０９に流れる電流はソース信号線によって入力される値によって制御される。薄膜トランジスタ１２０５と薄膜トランジスタ１２０６に流れる電流は比例関係に設定することができる。それぞれのゲート幅を任意の比率に設定することで、電流比を設定することが可能になる。２つの素子特性がそろっていれば、異なる画素において、素子特性が異なっていても、ＯＬＥＤ素子に流れる電流をほぼ一定の値に保つことができる。例えば、大型基板内でゲート絶縁膜がばらつきを持った場合でも画素内の至近距離であれば、ゲート絶縁膜の差は小さいので、１つの画素内部での差は小さいといえる。よって、ソース信号線１２０１から流れる電流に対して誤差の少ない電流をＯＬＥＤ素子１２０８に流すことができる。以上によって、従来技術では問題であった、均一性を改良でき良好な画面均一性を得ることができる。
【００６８】
ここで、これらの薄膜トランジスタはすべて同一極性のトランジスタを使用することも可能である。ドライバーも一つの極性で動作するようなタイプのもの、たとえば特願２００１−２１６０２９に記載されているようなものを用いることによって、表示装置を同一極性のみで構成が可能になる。この効果として、製造工程が削減され、コストダウンを図れる。
【００６９】
特にＮ型（Ｎチャネル型）の薄膜トランジスタを使用した単極性プロセスを用いる場合に本発明は特に有効である。Ｎ型（Ｎチャネル型）は、Ｐ型（Ｐチャネル型）に比べて移動度が大きく回路を形成する上で有利である。一方、ＯＬＥＤ素子を形成する上では、薄膜トランジスタにつながる画素電極を陽極とするほうが、陰極とするよりも製造がしやすい。画素電極を陽極とする場合、電流は薄膜トランジスタから流れ出ることが必要である。特開２００１−１４７６５９に開示される電流入力型方式では、画素電極を駆動する薄膜トランジスタはＰ型であり、特開２００１−１４７６５９を用いて、単極性表示装置を構成する場合、駆動回路もＰ型を使わねばならず、動作が不利となる。また、特開平１１−２８２４１９によって開示される電流入力方式では、薄膜トランジスタはＮ型であるが、ＯＬＥＤをドレインに接続しているため、画素電極は陰極にしなければならず、ＯＬＥＤ素子を形成するのが困難であった。本発明では、Ｎ型を用いて、かつ画素電極を陽極にすることができるため、単極性パネルを構成した場合、ドライバ動作と、ＯＬＥＤの作りやすさを同時に満足できるという利点がある。
【００７０】
[実施例２]
図２（ｂ）は実施例１のスイッチの接続を変えたものである。
【００７１】
本実施例では、画素領域にソース信号線１２１１とゲート信号線１２１２とゲート信号線によって制御され一端がソース信号線１２１１に他端が薄膜トランジスタ１２１５のドレイン端子、ゲート端子に接続した第一のスイッチ用薄膜トランジスタ１２１３と、一端が薄膜トランジスタ１２１５のドレイン端子、ゲート端子に、他端が電圧保持容量１２１７と薄膜トランジスタ１２１６のゲート端子に接続された第二のスイッチ用薄膜トランジスタ１２１４と、薄膜トランジスタ１２１５のソース電極および薄膜トランジスタ１２１６ソース電極に接続された画素電極１２１８と画素電極１２１８を陽極または陰極とした発光素子（ＯＬＥＤ素子）１２１９を有している。
【００７２】
以下その内容について、具体的に説明をおこなう。画素に信号を書き込む場合は、ソース信号線１２１１より所定の電流を入力する。画素が選択されている場合スイッチ用薄膜トランジスタ１２１３およびスイッチ用薄膜トランジスタ１２１４はオンになっているので電流は薄膜トランジスタ１２１５に流れ、画素電極１２１８を介してＯＬＥＤ素子１２１９に流れる。同時にスイッチ用薄膜トランジスタ１２１４を介して、薄膜トランジスタ１２１５のゲート電圧が保持容量１２１７と薄膜トランジスタ１２１６のゲート端子に入力される。その電圧によって薄膜トランジスタ１２１６が動作し、電源１２２０から画素電極１２１８のほうへ電流が流れる。つぎに書き込みが終了すると、スイッチ用薄膜トランジスタ１２１３およびスイッチ用薄膜トランジスタ１２１４はオフになり、信号線１２１１からの電流の流入はなくなる。薄膜トランジスタ１２１５はオフ状態になるが、保持容量１２１７には電圧が保持されているため、薄膜トランジスタ１２１６はずっとオン状態のままになる。よって、薄膜トランジスタ１２１６がオンしている間中、電源より電流は画素電極１２１８を介してＯＬＥＤ素子１２１９に流れつづけ、点灯がおこなわれる。この動作は次の書き込みがおこなわれるまで継続される。
【００７３】
ここで、これらの薄膜トランジスタはすべて同一極性のトランジスタを使用することも可能である。ドライバーも一つの極性で動作するようなタイプのもの、たとえば特願２００１−２１６０２９に記載されているようなものを用いることによって、表示装置を同一極性のみで構成が可能になる。この効果として、製造工程が削減され、コストダウンを図れる。
【００７４】
効果としては実施例１と同様の効果が得られる。
【００７５】
[実施例３]
図３はスイッチ用薄膜トランジスタ１３０３とスイッチ用薄膜トランジスタ１３０４を異なるゲート信号線で制御したものである。このように２つのゲート信号線を使うことによって、スイッチのオンオフのタイミングをずらし、より制御性を向上させることが可能になる。
【００７６】
動作の原理は実施例１と同様であり、実施例２で示したようなスイッチ接続を取ることも可能である。また、単極性化も可能である。
【００７７】
[実施例４]
図４は薄膜トランジスタ１４０５および薄膜トランジスタ１４０６のソース電極と画素電極の間に抵抗を入れたものである。このように抵抗をはさむことによって、より薄膜トランジスタ１４０５および１４０６の電流相対比を向上させることが可能になる。また、実施例２で示したスイッチ接続法、実施例３で示した２つのゲート信号線でスイッチを制御する方法と組みあわせることも可能である。また、単極性化も可能である。
【００７８】
[実施例５]
本実施例では、本発明のＯＬＥＤ表示装置の画素部とその周辺に設けられる駆動回路部（ソース信号線駆動回路、ゲート信号線駆動回路）のＴＦＴを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路部に関しては基本単位であるＣＭＯＳ回路を図示することとする。
【００７９】
まず、図８（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００nm（好ましくは５０〜１００nm）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００nm（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【００８０】
島状半導体層５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５００３〜５００６の厚さは２５〜８０nm（好ましくは３０〜６０nm）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００８１】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Hzとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０kHzとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μm、例えば４００μmで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。
【００８２】
次いで、島状半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０nmとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０nmの厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）、電力密度０．５〜０．８W/cm2で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
【００８３】
そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００nmの厚さに形成し、第２の導電膜５００９をＷで１００〜３００nmの厚さに形成する。
【００８４】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０nm程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
【００８５】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩcm以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩcmを実現することが出来る。
【００８６】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例で望ましいものとしては、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＷとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＡｌとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＣｕとする組み合わせが挙げられる。
【００８７】
次に、レジストによるマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１Paの圧力でコイル型の電極に５００WのＲＦ（１３．５６MHz）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００WのＲＦ（１３．５６MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【００８８】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１６（第１の導電層５０１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１６で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。（図８（Ｂ））
【００８９】
そして、第１のドーピング処理を行いＮ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を６０〜１００keVとして行う。Ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１１〜５０１５がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２５が形成される。第１の不純物領域５０１７〜５０２５には１×１０20〜１×１０21atoms/cm3の濃度範囲でＮ型を付与する不純物元素を添加する。（図８（Ｂ））
【００９０】
次に、図８（Ｃ）に示すように、レジストマスクは除去しないまま、第２のエッチング処理を行う。エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の形状の導電層５０２６〜５０３１（第１の導電層５０２６ａ〜５０３１ａと第２の導電層５０２６ｂ〜５０３１ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２６〜５０３１で覆われない領域はさらに２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【００９１】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【００９２】
そして、図９（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０keVとし、１×１０13atoms/cm2のドーズ量で行い、図８（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２６〜５０３０を不純物元素に対するマスクとして用い、第１の導電層５０２６ａ〜５０３０ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第３の不純物領域５０３２〜５０３６が形成される。この第３の不純物領域５０３２〜５０３６に添加されたリン（Ｐ）の濃度は、第１の導電層５０２６ａ〜５０３０ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層５０２６ａ〜５０３０ａのテーパー部と重なる半導体層において、第１の導電層５０２６ａ〜５０３０ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。
【００９３】
図９（Ｂ）に示すように第３のエッチング処理を行う。エッチングガスにＣＨＦ6を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチング処理により、第１の導電層５０２６ａ〜５０３１ａのテーパー部を部分的にエッチングして、第１の導電層が半導体層と重なる領域が縮小される。第３のエッチング処理によって、第３の形状の導電層５０３７〜５０４２（第１の導電層５０３７ａ〜５０４２ａと第２の導電層５０３７ｂ〜５０４２ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第３の形状の導電層５０３７〜５０４２で覆われない領域はさらに２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【００９４】
第３のエッチング処理によって、第３の不純物領域５０３２〜５０３６においては、第１の導電層５０３７ａ〜５０４１ａと重なる第３の不純物領域５０３２ａ〜５０３６ａと、第１の不純物領域と第３の不純物領域との間の第２の不純物領域５０３２ｂ〜５０３６ｂとが形成される。
【００９５】
そして、図９（Ｃ）に示すように、Ｐチャネル型ＴＦＴを形成する島状半導体層５００４に第1の導電型とは逆の導電型の第４の不純物領域５０４３〜５０４８を形成する。第３の形状の導電層５０３８ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、Ｎチャネル型ＴＦＴを形成する島状半導体層５００３、５００５、５００６および配線部５０４２はレジストマスク５２００で全面を被覆しておく。不純物領域５０４３〜５０４８にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が２×１０20〜２×１０21atoms/cm3となるようにする。
【００９６】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第３の形状の導電層５０３７〜５０４１がゲート電極として機能する。また、５０４２は島状のソース信号線として機能する。
【００９７】
レジストマスク５２００を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。熱アニール法では酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行う。ただし、第３の形状の導電層５０３７〜５０４２に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【００９８】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００９９】
次いで、図１０（Ａ）に示すように、第１の層間絶縁膜５０５５を酸化窒化シリコン膜から１００〜２００nmの厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５０５６を形成した後、第１の層間絶縁膜５０５５、第２の層間絶縁膜５０５６、およびゲート絶縁膜５００７に対してコンタクトホールを形成し、各配線（接続配線、信号線を含む）５０５７〜５０６２、５０６４をパターニング形成した後、接続配線５０６２に接する画素電極５０６３をパターニング形成する。
【０１００】
第２の層間絶縁膜５０５６としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。特に、第２の層間絶縁膜５０５６は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５μm（さらに好ましくは２〜４μm）とすれば良い。
【０１０１】
コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、Ｎ型の不純物領域５０１７、５０１８、５０２１、５０２３〜５０２５またはＰ型の不純物領域５０４３〜５０４８に達するコンタクトホール、配線５０４２に達するコンタクトホール、電源供給線に達するコンタクトホール（図示せず）、およびゲート電極に達するコンタクトホール（図示せず）をそれぞれ形成する。
【０１０２】
また、配線（接続配線、信号線を含む）５０５７〜５０６２、５０６４として、Ｔｉ膜を１００nm、Ｔｉを含むアルミニウム膜を３００nm、Ｔｉ膜１５０nmをスパッタ法で連続形成した３層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。
【０１０３】
また、本実施例では、画素電極５０６３としてＭｇＡｇ膜を１１０nmの厚さに形成し、パターニングを行った。画素電極５０６３を接続配線５０６２と接して重なるように配置することでコンタクトを取っている。この画素電極５０６３がＯＬＥＤ素子の陰極となる。（図１０（Ａ））
【０１０４】
次に、図１０（Ｂ）に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００nmの厚さに形成し、画素電極５０６３に対応する位置に開口部を形成して、バンクとして機能する第３の層間絶縁膜５０６５を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因するＯＬＥＤ層の劣化が顕著な問題となってしまうため、注意が必要である。
【０１０５】
次に、ＯＬＥＤ層５０６６および陽極（対向電極）５０６７を、真空蒸着法を用いて大気解放しないで連続形成する。なお、ＯＬＥＤ層５０６６の膜厚は８０〜２００nm（典型的には１００〜１２０nm）、陽極５０６７は、ＩＴＯ膜にて形成した。
【０１０６】
この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、ＯＬＥＤ層および陽極を形成する。但し、ＯＬＥＤ層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にＯＬＥＤ層および陽極を形成するのが好ましい。
【０１０７】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のＯＬＥＤ層を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のＯＬＥＤ層を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のＯＬＥＤ層を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。
【０１０８】
ここではＲＧＢに対応した３種類のＯＬＥＤ素子を形成する方式を用いたが、白色発光のＯＬＥＤ素子とカラーフィルタとを組み合わせた方式、青色または青緑発光のＯＬＥＤ素子と蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（画素電極）に透明電極を利用してＲＧＢに対応したＯＬＥＤ素子を重ねる方式などを用いても良い。
【０１０９】
なお、ＯＬＥＤ層５０６６としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる４層構造をＯＬＥＤ層とすれば良い。
【０１１０】
次に、同じゲート信号線にゲート電極が接続されたスイッチ用ＴＦＴを有する画素（同じラインの画素）上に、メタルマスクを用いて陽極５０６７を形成する。
【０１１１】
なお本実施例では、陽極５０６７としてＩＴＯを用い、陰極５０６３としてＭｇＡｇを用いたが、本発明はこれに限定されない。陽極５０６７及び陰極５０６３として他の公知の材料を用いても良い。
【０１１２】
最後に、窒化珪素膜でなるパッシベーション膜５０６８を３００nmの厚さに形成する。パッシベーション膜５０６８を形成しておくことで、ＯＬＥＤ層５０６６を水分等から保護することができ、ＯＬＥＤ素子の信頼性をさらに高めることが出来る。なお、パッシベーション膜５０６８としては、窒化シリコン膜、窒化アルミニウム膜、ダイヤモンドライクカーボン膜、窒素含有炭素膜（ＣＮ）その他の水分や酸素に高いブロッキング性を示す絶縁膜を用いることができる。
【０１１３】
こうして図１０（Ｂ）に示すような構造のＯＬＥＤ表示装置が完成する。なお、本実施例におけるＯＬＥＤ表示装置の作製工程においては、回路の構成および工程の関係上、ゲート電極を形成している材料であるＴａ、Ｗによってソース信号線を形成し、ソース、ドレイン電極を形成している配線材料であるＡｌによってゲート信号線を形成しているが、異なる材料を用いても良い。
【０１１４】
なお、上記の行程により作製されるアクティブマトリクス型ＯＬＥＤ表示装置におけるＴＦＴはトップゲート構造をとっているが、ボトムゲート構造のＴＦＴやその他の構造のＴＦＴに対しても本実施例は容易に適用され得る。
【０１１５】
また、本実施例においては、ガラス基板を使用しているが、ガラス基板に限らず、プラスチック基板、ステンレス基板、単結晶ウェハ等、ガラス基板以外のものを使用することによっても実施が可能である。
【０１１６】
ところで、本実施例のＯＬＥＤ表示装置は、画素部だけでなく駆動回路部にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてＮｉ等の金属触媒を添加し、結晶性を高めることも可能である。それによって、ソース信号線駆動回路の駆動周波数を１０MHz以上にすることが可能である。
【０１１７】
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するＴＦＴを、駆動回路部を形成するＣＭＯＳ回路のＮチャネル型ＴＦＴとして用いる。
【０１１８】
本実施例の場合、Ｎチャネル型ＴＦＴの活性層は、ソース領域、ドレイン領域、ゲート絶縁膜を間に挟んでゲート電極と重なるオーバーラップＬＤＤ領域（ＬOV領域）、ゲート絶縁膜を間に挟んでゲート電極と重ならないオフセットＬＤＤ領域（ＬOFF領域）およびチャネル形成領域を含む。
【０１１９】
また、ＣＭＯＳ回路のＰチャネル型ＴＦＴは、ホットキャリア注入による劣化が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。勿論、Ｎチャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
【０１２０】
その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなＣＭＯＳ回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するＮチャネル型ＴＦＴは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でＬＤＤ領域を形成することが好ましい。また駆動回路において、オフ電流を極力低く抑える必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するＮチャネル型ＴＦＴは、ＬOV領域を有していることが好ましい。
【０１２１】
なお、実際には図１０（Ｂ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＯＬＥＤ素子の信頼性が向上する。
【０１２２】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。
【０１２３】
また、本実施例で示す工程に従えば、ＯＬＥＤ表示装置の作製に必要なフォトマスクの数を抑えることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが出来る。
【０１２４】
なお、上述の表示装置の作製工程は、Ｐ型のＴＦＴの形成工程を除くことによって、Ｎ型のＴＦＴのみで構成される、単極性のＴＦＴを用いた表示装置の作製工程に適用することができる。
【０１２５】
また、作製工程は、これに限定されない。表示装置を構成するＴＦＴの構造もトップゲート型に限定されず、ボトムゲート型、デュアルゲート型であっても良い。
【０１２６】
[実施例６]
本実施例では、本発明のＯＬＥＤ表示装置を作製した例について、図１１を用いて説明する。
【０１２７】
図１１（Ａ）は、ＯＬＥＤ表示装置の上面図であり、図１１（Ｂ）は、図１１（Ａ）のＡ−Ａ’における断面図、図１１（Ｃ）は図１１（Ａ）のＢ−Ｂ’における断面図である。
【０１２８】
基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、ｂとを囲むようにして、シール材４００９が設けられている。また画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、ｂとの上にシーリング材４００８が設けられている。よって画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、ｂとは、基板４００１とシール材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。
【０１２９】
また基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、ｂとは、複数のＴＦＴを有している。図１１（Ｂ）では代表的に、下地膜４０１０上に形成された、ソース信号線駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではＮチャネル型ＴＦＴとＰチャネル型ＴＦＴを図示する）４２０１及び画素部４００２に含まれる画素ＴＦＴ（ＯＬＥＤ素子へドレイン電流を入力するＴＦＴ）４２０２を図示した。
【０１３０】
本実施例では、駆動ＴＦＴ４２０１には公知の方法で作製されたＰチャネル型ＴＦＴ及びＮチャネル型ＴＦＴが用いられ、画素ＴＦＴ４２０２には公知の方法で作製されたＰチャネル型ＴＦＴが用いられる。
【０１３１】
駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０２上には層間絶縁膜（平坦化膜）４３０１が形成され、その上に画素ＴＦＴ４２０２のドレイン領域と電気的に接続する画素電極（陽極）４２０３が形成される。画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０１３２】
そして、画素電極４２０３の上には絶縁膜４３０２が形成され、絶縁膜４３０２は画素電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の上にはＯＬＥＤ層４２０４が形成される。ＯＬＥＤ層４２０４は公知の有機材料または無機材料を用いることができる。また、有機材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０１３３】
ＯＬＥＤ層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、ＯＬＥＤ層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０１３４】
ＯＬＥＤ層４２０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４２０５が形成される。また、陰極４２０５とＯＬＥＤ層４２０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、ＯＬＥＤ層４２０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。そして陰極４２０５には所定の電圧が与えられている。
【０１３５】
以上のようにして、画素電極（陽極）４２０３、ＯＬＥＤ層４２０４及び陰極４２０５からなるＯＬＥＤ素子４３０３が形成される。そしてＯＬＥＤ素子４３０３を覆うように、絶縁膜４３０２上に保護膜４２０９が形成されている。保護膜４２０９はＯＬＥＤ素子４３０３に酸素や水分等が入り込むのを防ぐのに効果的である。なお、保護膜４２０９としては、窒化シリコン膜、窒化アルミニウム膜、ダイヤモンドライクカーボン膜、窒素含有炭素膜（ＣＮ）その他の水分や酸素に高いブロッキング性を示す絶縁膜を用いることができる。
【０１３６】
４００５ａは電源供給線に接続された引き回し配線であり、ＴＦＴ４２０２のソース領域に電気的に接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４３３３に電気的に接続される。
【０１３７】
シーリング材４００８としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０１３８】
但し、ＯＬＥＤ素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０１３９】
また、充填材４２１０としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。
【０１４０】
また充填材４２１０を吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８によって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質４２０７を設けることで、ＯＬＥＤ素子４３０３の劣化を抑制できる。
【０１４１】
図１１（Ｃ）に示すように、画素電極４２０３が形成されると同時に、引き回し配線４００５ａ上に接するように導電性膜４２０３ａが形成される。
【０１４２】
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線４３３３とが、導電性フィラー４３００ａによって電気的に接続される。
【０１４３】
[実施例７]
実施例６において示したＯＬＥＤ表示装置には、発光素子が封止された状態にあるパネルに、コントローラ、電源回路等を含むＩＣが実装されたモジュールとして形成されている。本実施例では、モジュールの具体的な構成について説明する。
【０１４４】
図１２（Ａ）に、コントローラ８０１及び電源回路８０２がパネル８００に実装されたモジュールの外観図を示す。パネル８００には、発光素子が各画素に設けられた画素部８０３と、前記画素部８０３が有する画素を選択する走査線駆動回路８０４と、選択された画素にビデオ信号を供給する信号線駆動回路８０５とが設けられている。
【０１４５】
またプリント基板８０６にはコントローラ８０１、電源回路８０２が設けられており、コントローラ８０１または電源回路８０２から出力された各種信号及び電源電圧は、ＦＰＣ８０７を介してパネル８００の画素部８０３、走査線駆動回路８０４、信号線駆動回路８０５に供給される。
【０１４６】
プリント基板８０６への電源電圧及び各種信号は、複数の入力端子が配置されたインターフェース（I/F）部８０８を介して供給される。
【０１４７】
なお、本実施例ではパネル８００にプリント基板８０６がＦＰＣを用いて実装されているが、必ずしもこの構成に限定されない。ＣＯＧ(Chip on Glass)方式を用い、コントローラ８０１、電源回路８０２をパネル８００に直接実装させるようにしても良い。
【０１４８】
また、プリント基板８０６において、引きまわしの配線間に形成される容量や配線自体が有する抵抗等によって、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりすることがある。そこで、プリント基板８０６にコンデンサ、バッファ等の各種素子を設けて、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりするのを防ぐようにしても良い。
【０１４９】
図１２（Ｂ）に、プリント基板８０６の構成をブロック図で示す。インターフェース８０８に供給された各種信号と電源電圧は、コントローラ８０１と、電源電圧８０２に供給される。
【０１５０】
コントローラ８０１は、Ａ／Ｄコンバータ８０９と、位相ロックドループ（PLL：Phase Locked Loop）８１０と、制御信号生成部８１１と、ＳＲＡＭ（Static Random Access Memory）８１２、８１３とを有している。なお本実施例ではＳＲＡＭを用いているが、ＳＲＡＭの代わりに、ＳＤＲＡＭや、高速でデータの書き込みや読み出しが可能であるならばＤＲＡＭ（Dynamic  Random  Access  Memory）も用いることが可能である。なお、アナログ駆動の場合はＳＲＡＭは必ずしも必要ではない。
【０１５１】
インターフェース８０８を介して供給されたビデオ信号は、Ａ／Ｄコンバータ８０９においてパラレル−シリアル変換され、Ｒ、Ｇ、Ｂの各色に対応するビデオ信号として制御信号生成部８１１に入力される。また、インターフェース８０８を介して供給された各種信号をもとに、Ａ／Ｄコンバータ８０９においてＨｓｙｎｃ信号、Ｖｓｙｎｃ信号、クロック信号ＣＬＫ、交流電圧（AC Cont）が生成され、制御信号生成部８１１に入力される
【０１５２】
位相ロックドループ８１０では、インターフェース８０８を介して供給される各種信号の周波数と、制御信号生成部８１１の動作周波数の位相とを合わせる機能を有している。制御信号生成部８１１の動作周波数は、インターフェース８０８を介して供給された各種信号の周波数と必ずしも同じではないが、互いに同期するように制御信号生成部８１１の動作周波数を位相ロックドループ８１０において調整する。
【０１５３】
制御信号生成部８１１に入力されたビデオ信号は、一旦ＳＲＡＭ８１２、８１３に書き込まれ、保持される。制御信号生成部８１１では、ＳＲＡＭ８１２に保持されている全ビットのビデオ信号のうち、全画素に対応するビデオ信号を１ビット分づつ読み出し、パネル８００の信号線駆動回路８０５に供給する。
【０１５４】
また制御信号生成部８１１では、各ビット毎の、発光素子が発光する期間に関する情報を、パネル８００の走査線駆動回路８０４に供給する。
【０１５５】
また電源回路８０２は所定の電源電圧を、パネル８００の信号線駆動回路８０５、走査線駆動回路８０４及び画素部８０３に供給する。
【０１５６】
次に電源回路８０２の詳しい構成について、図１３を用いて説明する。本実施例の電源回路８０２は、４つのスイッチングレギュレータコントロール８６０を用いたスイッチングレギュレータ８５４と、シリーズレギュレータ８５５とからなる。
【０１５７】
一般的にスイッチングレギュレータは、シリーズレギュレータに比べて小型、軽量であり、降圧だけでなく昇圧や正負反転することも可能である。一方シリーズレギュレータは、降圧のみに用いられるが、スイッチングレギュレータに比べて出力電圧の精度は良く、リプルやノイズはほとんど発生しない。本実施例の電源回路８０２では、両者を組み合わせて用いる。
【０１５８】
図１３に示すスイッチングレギュレータ８５４は、スイッチングレギュレータコントロール（ＳＷＲ）８６０と、アテニュエイター（減衰器：ＡＴＴ）８６１と、トランス（Ｔ）８６２と、インダクター（Ｌ）８６３と、基準電源（Ｖｒｅｆ）８６４と、発振回路（ＯＳＣ）８６５、ダイオード８６６と、バイポーラトランジスタ８６７と、可変抵抗８６８と、容量８６９とを有している。
【０１５９】
スイッチングレギュレータ８５４において外部のＬｉイオン電池（３．６Ｖ）等の電圧が変換されることで、陰極に与えられる電源電圧と、スイッチングレギュレータ８５４に供給される電源電圧が生成される。
【０１６０】
またシリーズレギュレータ８５５は、バンドギャップ回路（ＢＧ）８７０と、アンプ８７１と、オペアンプ８７２と、電流源８７３と、可変抵抗８７４と、バイポーラトランジスタ８７５とを有し、スイッチングレギュレータ８５４において生成された電源電圧が供給されている。
【０１６１】
シリーズレギュレータ８５５では、スイッチングレギュレータ８５４において生成された電源電圧を用い、バンドギャップ回路８７０において生成された一定の電圧に基ずいて、各色の発光素子の陽極に電流を供給するための配線（電流供給線）に与える直流の電源電圧を、生成する。
【０１６２】
なお電流源８７３は、ビデオ信号の電流が画素に書き込まれる駆動方式の場合に用いる。この場合、電流源８７３において生成された電流は、パネル８００の信号線駆動回路８０５に供給される。なお、ビデオ信号の電圧が画素に書き込まれる駆動方式の場合には、電流源８７３は必ずしも設ける必要はない。
【０１６３】
なお、スイッチングレギュレータ、ＯＳＣ、アンプ、オペアンプは、本発明の作製方法を用いて形成することが可能である。
【０１６４】
[実施例８]
図１４に本発明のＯＬＥＤ表示装置の画素の構成を示す断面図を示す。なお、本実施例では、ＯＬＥＤ表示装置の画素を構成する素子として、ＯＬＥＤ素子にドレイン電流を流すＴＦＴのみを示す。
【０１６５】
図１４（Ａ）において、画素基板１６００上に、ＴＦＴ１６０１が形成されている。ＴＦＴ１６０１は、第１のゲート電極１６０３ａと、第２のゲート電極１６０３ｂと、第１電極と第２のゲート電極に間に、絶縁膜１６０２及び絶縁膜１６０５を介して挟まれた、チャネル形成領域１６０４ｂとを有する、デュアルゲート型ＴＦＴである。ＴＦＴ１６０１のソース領域とドレイン領域は、一方は１６０４ａ、もう一方は１６０４ｃである。ＴＦＴ１６０１が形成された後、層間膜１６０６が形成される。
【０１６６】
なお、ＴＦＴ１６０１としては、図に示した構成に限定されず、公知の構成のＴＦＴを自由に用いることができる。
【０１６７】
次に、ＩＴＯ等を代表とする透明導電膜を成膜し、所望の形状にパターニングして、画素電極１６０８を形成する。ここで、画素電極１６０８は、陽極である。層間膜１６０６に、ＴＦＴ１６０１のソース領域及びドレイン領域、１６０４ａ、１６０４ｃに達するコンタクトホールを形成し、Ｔｉ、Ｔｉを含むＡｌおよびＴｉでなる積層膜を成膜し、所望の形状にパターニングして、配線１６０７及び配線１６０９を形成する。配線１６０９を、画素電極１６０８と接触させることによって、導通をとっている。
【０１６８】
続いて、アクリル等の有機樹脂材料等でなる絶縁膜を形成し、ＯＬＥＤ素子１６１４の画素電極１６０８に対応する位置に開口部を形成して絶縁膜１６１０を形成する。ここで、開口部の側壁の段差に起因するＯＬＥＤ層の劣化、段切れ等の問題を回避するため、開口部は、十分になだらかなテーパー形状の側壁を有するように形成する。
【０１６９】
次に、ＯＬＥＤ層１６１１を形成した後、ＯＬＥＤ素子１６１４の対向電極（陰極）１６１２を、２nm以下の厚さのセシウム(Ｃｓ)膜及び１０nm以下の厚さの銀(Ａｇ)膜を順に成膜した積層膜によって形成する。ＯＬＥＤ素子１６１４の対向電極１６１２の膜厚を極めて薄くすることにより、ＯＬＥＤ層１６１１で発生した光は対向電極１６１２を透過して、画素基板１６００とは逆の方向に出射される。次いでＯＬＥＤ素子１６１４の保護を目的として、保護膜１６１３を成膜する。なお、保護膜１６１３としては、窒化シリコン膜、窒化アルミニウム膜、ダイヤモンドライクカーボン膜、窒素含有炭素膜（ＣＮ）その他の水分や酸素に高いブロッキング性を示す絶縁膜を用いることができる。
【０１７０】
このように、画素基板１６００とは逆の方向に光を放射する表示装置の場合、ＯＬＥＤ素子１６１４に対して、画素基板１６００側に形成された、ＴＦＴ１６０１をはじめとする素子を介して、ＯＬＥＤ素子１６１４の発光を視認する必要が無いため、開口率を大きくすることが可能である。
【０１７１】
なお、画素電極１６０８の材料として、ＴｉＮ等を用い、画素電極を陰極とし、対向電極１６１２をＩＴＯ等を代表とする透明導電膜を用いて形成し、陽極とする。こうして、陽極側から画素基板１６００とは逆の方向に、ＯＬＥＤ層１６１１が発光した光を放射する構成としてもよい。
【０１７２】
図１４（Ｂ）は、図１４（Ａ）と異なる構成のＯＬＥＤ素子を有する画素の構成を示す断面図である。
【０１７３】
図１４（Ｂ）において、図１４（Ａ）と同じ部分は同じ符号を用いて説明する。
【０１７４】
図１４（Ｂ）において、ＴＦＴ１６０１を形成し、層間膜１６０６を形成するまでは、図１４（Ａ）で示した構成と同様に作成することができる。
【０１７５】
次に、層間膜１６０６に、ＴＦＴ１６０１のソース領域及びドレイン領域、１６０４ａ、１６０４ｃに達するコンタクトホールを形成する。その後、Ｔｉ、Ｔｉを含むＡｌおよびＴｉでなる積層膜を成膜し、続いて、ＩＴＯ等を代表とする透明導電膜を成膜する。Ｔｉ、Ｔｉを含むＡｌおよびＴｉでなる積層膜と、ＩＴＯ等を代表とする透明導電膜とを、所望の形状にパターニングして、１６１７及び１６１８によって構成される配線１６２１と、配線１６１９と、画素電極１６２０を形成する。画素電極１６２０がＯＬＥＤ素子１６２４の陽極に相当する。
【０１７６】
続いて、アクリル等の有機樹脂材料等でなる絶縁膜を形成し、ＯＬＥＤ素子１６２４の画素電極１６２０に対応する位置に開口部を形成して絶縁膜１６１０を形成する。ここで、開口部の側壁の段差に起因するＯＬＥＤ層の劣化、段切れ等の問題を回避するため、開口部は、十分になだらかなテーパー形状の側壁を有するように形成する。
【０１７７】
次に、ＯＬＥＤ層１６１１を形成した後、ＯＬＥＤ素子１６２４の対向電極（陰極）１６１２を、２nm以下の厚さのセシウム(Ｃｓ)膜及び１０nm以下の厚さの銀(Ａｇ)膜を順に成膜した積層膜によって形成する。ＯＬＥＤ素子１６２４の対向電極１６１２の膜厚を極めて薄くすることにより、ＯＬＥＤ層１６１１で発生した光は対向電極１６１２を透過して、画素基板１６００とは逆の方向に出射される。次いで、ＯＬＥＤ素子１６２４の保護を目的として、保護膜１６１３を成膜する。
【０１７８】
このように、画素基板１６００とは逆の方向に光を放射する表示装置の場合、ＯＬＥＤ素子１６２４に対して、画素基板１６００側に形成された、ＴＦＴ１６０１をはじめとする素子を介して、ＯＬＥＤ素子１６２４の発光を視認する必要が無いため、開口率を大きくすることが可能である。
【０１７９】
なお、画素電極１６２０及び配線１６２１の材料として、ＴｉＮ等を用い、画素電極を陰極とし、対向電極１６１２をＩＴＯ等を代表とする透明導電膜を用いて形成し、陽極とする。こうして、陽極側から、画素基板１６００とは逆の方向に、ＯＬＥＤ層１６１１が発光した光を放射する構成としてもよい。
【０１８０】
この場合、本発明の表示装置の画素が有する、ＯＬＥＤ素子に電流を流すＴＦＴは、Ｐ型で構成することが必要である。
【０１８１】
図１４（Ｂ）で示した構成の画素は、図１４（Ａ）で示した構成の画素と比較して、ＴＦＴのソース領域またはドレイン領域と接続される配線１６１９と、画素電極１６２０を、共通のフォトマスクを用いてパターニン形成することができるため、作成工程において必要となるフォトマスクの削減及び工程の簡略化が可能となる。
【０１８２】
【発明の効果】
前述したように本発明では電流電圧変換回路と電圧電流変換回路と保持手段を用いることによって、ムラの少ない良好な表示を得ることが可能になる。また、単極性、特にＮ型薄膜トランジスタを使用することによって、製造工程数の少ない表示装置を提供できる。
【図面の簡単な説明】
【図１】    本発明の表示装置の画素の構成を示すブロック図。
【図２】    本発明の表示装置の画素の回路構成を示す図。
【図３】    本発明の表示装置の画素の回路構成を示す図。
【図４】    本発明の表示装置の画素の回路構成を示す図。
【図５】    従来の表示装置の画素の回路構成を示す図。
【図６】    従来の表示装置の画素の駆動方法を示すタイミングチャートを示す図。
【図７】    従来の表示装置の画素の駆動方法を示すタイミングチャートを示す図。
【図８】    本発明の表示装置の作製工程を示す図。
【図９】    本発明の表示装置の作製工程を示す図。
【図１０】  本発明の表示装置の作製工程を示す図。
【図１１】  本発明の表示装置の外観を示す上面図及び断面図。
【図１２】  本発明の表示装置の構成を示す図。
【図１３】  本発明の表示装置の電源回路を示す図。
【図１４】  本発明の表示装置の画素の構成を示す断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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