(57)【特許請求の範囲】
【請求項１】
ライン状に形成されたトレンチ分離を有する不揮発性半導体記憶装置の製造方法であって、
半導体基板の上に、第１の酸化膜、第１のゲート電極を順次堆積する第１工程と、
前記第１のゲート電極上に、前記トレンチを形成する部分以外の部分を覆う、有機物を含まない無機物からなるエッチングマスクを形成し、前記第１のゲート電極および前記第１の酸化膜のパターンを形成し、前記エッチングマスクを用いて、前記半導体基板の表面を自己整合的にエッチングし、前記半導体基板の主表面中に前記ライン状のトレンチを形成する第２工程と、
前記トレンチの内部を埋込むように、かつ前記エッチングマスクを覆うように前記半導体基板の上に第１の絶縁物を堆積する第３工程と、
前記第１の絶縁物の表面と前記エッチングマスクの表面が面一になるように、前記第１の絶縁膜を削り落とす第４工程と、
前記エッチングマスクを除去し、前記第１の絶縁膜の頭部分を突出させる第５工程と、
前記第１の絶縁膜の前記頭部分を、該第１の絶縁膜が第１のゲート電極の側壁に接している位置が前記第１のゲート電極の上面と下面との間にくるまで、エッチング除去する第６工程と、
前記第１のゲート電極を被覆するように、前記半導体基板の上に第２の絶縁膜を堆積し、続いて、第２のゲート電極を堆積する第７工程と、を備え、
前記第１工程において、第１のゲート電極上に、薄膜酸化膜および半導体薄膜を順次堆積する工程を含み、
前記第２の工程において、前記エッチングマスクは前記半導体薄膜上に形成され、前記薄膜酸化膜および半導体薄膜もパターン形成され、
前記第６工程と前記第７工程との間に、前記半導体薄膜をエッチング除去し、前記薄膜酸化膜の表面を露出させる工程および、その後に、露出している前記薄膜酸化膜を除去し、前記第１ゲート電極の表面を露出させる工程を含む、不揮発性半導体記憶装置の製造方法。
【請求項２】
ライン状に形成されたトレンチ分離を有する不揮発性半導体記憶装置の製造方法であって、
半導体基板の上に、第１の酸化膜、第１のゲート電極を順次堆積する第１工程と、
前記第１のゲート電極上に、前記トレンチを形成する部分以外の部分を覆う、有機物を含まない無機物からなるエッチングマスクを形成し、前記第１のゲート電極および前記第１の酸化膜のパターンを形成し、前記エッチングマスクを用いて、前記半導体基板の表面を自己整合的にエッチングし、前記半導体基板の主表面中に前記ライン状のトレンチを形成する第２工程と、
前記トレンチの内部を埋込むように、かつ前記エッチングマスクを覆うように前記半導体基板の上に第１の絶縁物を堆積する第３工程と、
前記第１の絶縁物の表面と前記エッチングマスクの表面が面一になるように、前記第１の絶縁膜を削り落とす第４工程と、
前記エッチングマスクを除去し、前記第１の絶縁膜の頭部分を突出させる第５工程と、
前記第１の絶縁膜の前記頭部分を、該第１の絶縁膜が第１のゲート電極の側壁に接している位置が前記第１のゲート電極の上面と下面との間にくるまで、エッチング除去する第６工程と、
前記第１のゲート電極を被覆するように、前記半導体基板の上に第２の絶縁膜を堆積し、続いて、第２のゲート電極を堆積する第７工程と、を備え、
前記第１のゲート電極および前記第１の酸化膜のパターン形成は、前記エッチングマスクを用いて行なわれ、
前記第１工程において、第１のゲート電極上に、薄膜酸化膜および半導体薄膜を順次堆積する工程を含み、
前記第２の工程において、前記エッチングマスクは前記半導体薄膜上に形成され、前記薄膜酸化膜および半導体薄膜もパターン形成され、
前記第６工程と前記第７工程との間に、前記半導体薄膜をエッチング除去し、前記薄膜酸化膜の表面を露出させる工程および、その後に、露出している前記薄膜酸化膜を除去し、前記第１ゲート電極の表面を露出させる工程を含む、不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、一般に不揮発性半導体記憶装置に関するものであり、より特定的には、トレンチ分離を使用した不揮発性半導体記憶装置に関する。この発明は、また、そのような不揮発性半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
図１２は、従来のトレンチ分離を使用した不揮発性半導体記憶装置の平面図である。図１３は、図１２におけるＡ−Ａ線に沿う断面図である。図１４は、図１２におけるＢ−Ｂ線に沿う断面図である。
【０００３】
これらの図を参照して、従来の不揮発性半導体記憶装置は、半導体基板１０１を備える。半導体基板１の主表面中に、ライン状に、トレンチ分離用のトレンチ１０５が形成されている。トレンチ１０５内を埋込むように、半導体基板１０１の上に厚膜酸化膜１０６が設けられている。トレンチ１０５と、その中に埋込まれた厚膜酸化膜１０６とで、トレンチ分離が構成される。半導体基板１０１の上であって、トレンチ１０５の両側に、トンネル酸化膜１０２を介在させてフローティングゲート１０３が設けられている。フローティングゲート１０３の上に、インターポリ絶縁膜１０８を介在させて、コントロールゲート１０９が設けられている。
【０００４】
次に、図１５を参照して、不揮発性半導体記憶装置の動作について説明する。ここでは、１Ｍ−１６Ｍ第１世代まで共通の、Channel Hot Electron書込、Fowler-Novdheim 型トンネル電流消去方式について説明する。
【０００５】
情報の記憶はフローティングゲートが帯電しているか否かにより行なう。フローティングゲートに電子が注入され、これが負に帯電していると、その上のコントロールゲートか見たＶthが高くなる（書込状態）。逆に、フローティングゲートが負に帯電していなければ、Ｖthは低い（消去状態）。コントロールゲートに、これらＶthの中間の電位を印加し、トランジスタがＯＮするか否かで、記憶内容を読出すことができる。
【０００６】
書込はドレイン配線、ゲート配線の選択によりバイト単位で行なえるが、消去電圧を選択的に印加することはできないので、消去は全ビット単位に同時にしか行なえない。
【０００７】
フローティングゲート電極は、周囲を高品質の絶縁膜で覆われているので、注入された電子は、消去されない限り電極中に留まる。したがって、電源を切っても、記憶内容は保持される。
【０００８】
次に、従来のトレンチ分離を使用した不揮発性半導体記憶装置の製造方法を、図を用いて説明する。
【０００９】
図１６を参照して、半導体基板（シリコン半導体基板）１０１の表面にトンネル酸化膜１０２を形成し、トンネル酸化膜１０２を介して、フローティングゲート１０３を堆積する。フローティングゲート１０３は、通常は、Ｐ（リン）などの不純物を含む多結晶シリコンを材料として形成される。その後、フォトリソグラフィ法を使用して、方向Ｘに沿って、所望の抜き幅ｘ1 、残し幅ｘ2 のレジストパターン１０４を形成する。
【００１０】
図１７と図１８を参照して、レジストパターン１０４をエッチングマスクとして、順次、フローティングゲート１０３、トンネル酸化膜１０２、シリコン半導体基板１０１の表面をドライエッチングしていく。シリコン半導体基板１０１内に、所望の深さｙの溝を掘り、トレンチ１０５を形成する。図１７は、途中の状態を表わす図である。図１８は、ドライエッチングが終了した時点の図である。
【００１１】
図１９を参照して、トレンチ１０５の内部を埋めるように、シリコン半導体基板１０１の上に厚膜酸化膜１０６を堆積する。
【００１２】
図１９と図２０を参照して、厚膜酸化膜１０６を、フローティングゲート１０３をストッパ膜として、ＣＭＰ（Chemical Mechanical Polishing ）法やドライエッチング法で、厚膜酸化膜１０６の上面の位置がフローティングゲート１０３の上面の位置と同じになるまで削り落とす。これによって、トレンチ１０５内に厚膜酸化膜１０６が埋込まれ、ｘ1 の分離幅を有するトレンチ分離１０７が完成する。
【００１３】
図２１を参照して、インターポリ絶縁膜１０８とコントロールゲート１０９を順次堆積する。
【００１４】
その後、図２１と図１２を参照して、コントロールゲート１０９を、その下部にあるインターポリ絶縁膜１０８をストッパ膜として、方向Ｘと直交する方向Ｙに沿って、所望の抜き幅、残し幅にエッチングする（図２１では、変化が現れてこない）。その後、コントロールゲート１０９がエッチング除去された場所に露出する、インターポリ絶縁膜１０８とフローティングゲート１０３をエッチングして、不揮発性半導体記憶装置のメモリセル１１０が完成する。形成されたメモリセル１１０のフローティングゲート１０３の幅は、図２１に示してあるとおり、ｘ2 である。
【００１５】
次に、図１６〜図２１に示す製造方法によって作られる従来の不揮発性半導体記憶装置（第１の従来例）の第１の問題点について説明する。
【００１６】
現在では、不揮発性半導体記憶装置が使用される携帯電話やデジタルスチールカメラ等の市場が広がったために、不揮発性半導体記憶装置の需要が増大し、その記憶容量の増大が必要になってきている。不揮発性半導体記憶装置の記憶容量の増大を行なうためには、チップサイズの増大は最小に留める必要がある。なぜならば、その用途である携帯電話やデジタルスチールカメラ等のＰＤＡ（Personal Digital Assistant）はハンディタイプの製品が多いので、その部品として使用されるＬＳＩ（Large Scale Integrated Cirtcuit ）としての不揮発性半導体記憶装置のサイズも小さくする必要が求められるためである。また、メモリセル１１０のサイズ、つまり、フローティングゲート１０３の幅ｘ2 やトレンチ分離１０７の幅ｘ1 やコントロールゲート１０９の幅の縮小を積極的に行なわなければ、コスト面で商業ベースに乗らない製品になってしまう。
【００１７】
しかし、たとえば、トレンチ分離１０７の幅ｘ1 やフローティングゲート１０３の幅ｘ2 のもととなるレジストパターン１０４の抜き幅ｘ1 、残し幅ｘ2 が、フォトリソグラフィ法での解像度に近くなると、図１６に図示するような形状のよい、所望の抜き幅ｘ1 、残し幅ｘ2 を持ったレジストパターン１０４が形成されにくくなる。形状が悪く、所望の抜き幅、残し幅を持たないレジストパターン１０４では、目的の、トレンチ分離１０７の幅ｘ1 やフローティングゲート１０３の幅ｘ2 が得られず、最悪の場合には、メモリセル１１０は正常に機能しないこともある。
【００１８】
そのようなときには、レジストの膜厚自体を薄くして、形状のよい、所望の抜き幅ｘ1 、残し幅ｘ2 を有するレジストパターン１０４を形成する方法もある。しかし、その場合には、図１８に示すように、シリコン半導体基板１０１内に所望の深さｙの溝をエッチングし、トレンチ１０５を形成した時点では、レジスト１０４がなくなってしまう。その結果、図１８中のフローティングゲート１０３は、エッチングされる結果、図１６中のフローティングゲート１０３よりも、薄くなる。なぜなら、シリコン半導体基板１０１はシリコン単結晶から形成されており、また、通常、フローティングゲート１０３もシリコン半導体基板１０１と同じ元素の多結晶シリコンで形成されているので、シリコン半導体基板１０１、つまりシリコン単結晶をエッチングする条件では、多結晶シリコンで形成されているフローティングゲート１０３もエッチングされやすい。そのため、、レジストパターン１０４がなくなった時点から、フローティングゲート１０３もエッチングされ始めるからである。結果として、図１８で示すように、膜厚の薄いフローティングゲート１０３になってしまい、かつ、フローティングゲート１０３の表面や、この表面の近傍の、フローティングゲート１０３の内部（以下、単に、フローティングゲート１０３の表面や表面中という）に、ドライエッチングのプラズマダメージが生じることになる。
【００１９】
また、抜き幅ｘ1 、残し幅ｘ2 の形状のよいレジストパターン１０４（図１６に示すような）をレジスト膜厚を厚くして、解像できた場合でも、トレンチ１０５を形成するときにドライエッチングする各膜（つまり、フローティングゲート１０３やトンネル酸化膜１０２やシリコン半導体基板１０１）のエッチングレートとレジストパターン１０４のエッチングレートの比が小さいときには、やはり、所望の深さｙのトレンチ１０５を形成する前に、レジストパターン１０４がなくなってしまう。ひいては、フローティングゲート１０３はドライエッチングされてしまう。その結果、図１８で示すように膜厚の薄いフローティングゲート１０３になってしまい、先程と同様に、フローティングゲート１０３の上面表面や上面近傍のフローティングゲート１０３の内部（以下、単に、フローティングゲート１０３の表面および表面中という）に、ドライエッチングのプラズマダメージを生じさせる。
【００２０】
また、図１９と図２０を参照して、トレンチ１０５内部やフローティングゲート１０３上に堆積した厚膜酸化膜１０６をＣＭＰ法で削り落とし、トレンチ１０５内部に厚膜酸化膜１０６を埋込むときにも、厚膜酸化膜１０６のＣＭＰ法でのエッチングレートより、多結晶シリコンで形成されているフローティングゲート１０３のＣＭＰ法でのエッチングレートの方が速いため、フローティングゲート１０３はさらに薄くなってしまい、図２０に示すように膜厚の薄いフローティングゲート１０３になってしまう。このとき、フローティングゲート１０３はＣＭＰ法によって物理的にエッチングされるだけでなく、ＣＭＰ法で使用されるアルカリ溶液にもその表面が晒されるので、フローティングゲート１０３の表面や表面中に、物理的なダメージや化学的なダメージを生じさせる。
【００２１】
また、厚膜酸化膜１０６を、ＣＭＰ法ではなく、ドライエッチバック法で、トレンチ１０５内部に埋込む場合でも、フローティングゲート１０３の上面はドライエッチバック法でのエッチングプラズマに晒されるので、フローティングゲート１０３の表面や、表面中にドライエッチングのプラズマダメージを生じさせる。
【００２２】
また、図１６〜図２１に示される方法で作られる従来の不揮発性半導体記憶装置は、次に述べる第２の問題点も生じさせる。
【００２３】
図１８を参照して、トレンチ１０５を形成するために、フローティングゲート１０３やトンネル酸化膜１０２やシリコン半導体基板１０１をエッチングしている最中は、同時にレジストパターン１０４もエッチングされているため、主成分が有機物であるレジストから出るカーボン等のコンタミネーションによって、フローティングゲート１０３の表面やシリコン半導体基板１０１に掘られたトレンチの内部が汚染されることになる。
【００２４】
以上のように、図１６〜図２１に示される製造方法で作られた不揮発性半導体記憶装置では、フローティングゲートはトレンチを形成するときに、ドライエッチングによってそのエッチングプラズマのダメージを、その表面や表面中に受ける。また、ＣＭＰ法やドライエッチバック法によって厚膜酸化膜をエッチングするときにも、フローティングゲートは、物理的エッチングによるダメージやアルカリ溶液による化学的ダメージを受けており（ＣＭＰ法の場合）、またエッチングプラズマのダメージを、フローティングゲート１０３の表面や、表面近傍の、フローティングゲート１０３の内部が受けており（ドライエッチングバック法の場合）、後に形成するインターポリ絶縁膜に悪影響を及ぼす。ひいては、不揮発性半導体記憶装置の１つの不良モードであるリテンション不良を起こす原因になる。
【００２５】
また、トレンチを形成する際には、同時にレジストパターンもエッチングされ続けているため、レジストの主成分であるカーボン等のコンタミネーションが、フローティングゲートの表面、およびシリコン半導体基板内に掘られたトレンチの側壁や底部に付着したりする。また、エッチング粒子によるノッキングのために、レジストの主要成分であるカーボン等のコンタミネーションが、フローティングゲートの表面近傍のフローティングゲートの内部や、シリコン半導体基板の内部に掘られた溝の側壁や底部の表面近傍のシリコン半導体基板の内部に入ったりする。フローティングゲートの表面近傍の内部に入ったカーボン等のコンタミネーションは、後に形成するインターポリ絶縁膜に悪影響を及ぼし、リテンション不良を起こす原因になったり、また、シリコン半導体基板内に掘られたトレンチの側壁や底部に付着したりする。また、トレンチの側壁や底部の表面近傍の内部に入ったカーボン等のコンタミネーションは、不純物による欠陥を発生させ、接合耐圧を悪化させたり、リーク電流パスを形成したりするので、隣接するメモリセル間の分離能力（パンチスルーマージン）を低下させる原因になる。
【００２６】
次に、第２の従来例について説明する。以下に述べる第２の従来例は、上記第１の従来例における、フローティングゲートに与える、ドライエッチング時のエッチングプラズマダメージやＣＭＰ法による物理的、化学的ダメージとか、フローティングゲート表面やシリコン半導体基板内に掘られたトレンチ内部のカーボン等のコンタミネーションによる汚染を回避するために考えられたものである。
【００２７】
図２２を参照して、シリコン半導体基板２０１の表面にトンネル酸化膜２０２を形成し、トンネル酸化膜２０２を介在させて、フローティングゲート２０３を堆積する。次に、ＣＭＰ法でのエッチングレートが酸化膜よりも遅いシリコン窒化膜２１１を、フローティングゲート２０３の上に堆積する。シリコン窒化膜２１１は、後述するように、トレンチ２０５のエッチング時のハードマスクやＣＭＰ法でのストッパ膜となる。ここに言うハードマスクとは、レジストマスク（有機物でできている）に対して使用される言葉で、主成分が有機物ではなく、無機物でできているエッチングマスクを意味する。その後、フォトリソグラフィ法を使用して、方向Ｘに沿って、所望の抜き幅ｘ1 、残し幅ｘ2 のレジストパターン２０４を形状よく形成する。
【００２８】
図２２と図２３を参照して、レジストパターン２０４をエッチングマスクとして、シリコン窒化膜２１１をドライエッチングし、形状のよい、所望の抜き幅ｘ1 、残し幅ｘ2 のシリコン窒化膜２１１を形成する。
【００２９】
図２４を参照して、シリコン窒化膜２１１をハードマスクとして、順次、フローティングゲート２０３、トンネル酸化膜２０２、シリコン半導体基板２０１をドライエッチングしていき、シリコン半導体基板２０１内に所望の深さｙの溝を掘って、トレンチ２０５を形成する。
【００３０】
このとき、図２４で示すように、無機物でできたハードマスクつまり、シリコン窒化膜２１１も多少薄くなる。薄くなる理由は、シリコン元素の酸化物を材料とするトンネル酸化膜２０２の、ドライエッチングでのエッチングレートは、ハードマスクの材料でシリコン窒化膜の、ドライエッチングでのエッチングレートとあまり差がないため、もしくは、差を大きくすることができるエッチング条件を見出すことが難しいため、トンネル酸化膜２０２をエッチングするとき、多少、図２３中で示すシリコン窒化膜２１１もエッチングされるためである。
【００３１】
しかしながら、第１の従来技術で問題となった図１８に示す、シリコン半導体基板１０１内に掘られたトレンチ１０５内部やフローティングゲート１０３の表面へのコンタミネーションによる汚染は、無機物であるシリコン窒化膜２１１でできたハードマスクを使用しているために、生じない。さらに、シリコン窒化膜２１１の下にフローティングゲート２０３が存在するので、フローティングゲート２０３はドライエッチング時にエッチングされない。それゆえに、フローティングゲート２０３は薄くならず、かつフローティングゲート２０３はドライエッチング時にプラズマのダメージを受けない。
【００３２】
図２５を参照して、トレンチ２０５の内部が埋まるまで、シリコン半導体基板１０１の上に厚膜酸化膜２０６を堆積する。
【００３３】
図２５と図２６を参照して、厚膜酸化膜２０６を、シリコン窒化膜２１１をＣＭＰ法のストッパ膜として、厚膜酸化膜２０６の上面の位置がシリコン窒化膜２１１の上面の位置と同じになるまで削り落とし、トレンチ２０５の内部に厚膜酸化膜２０６を埋込む。なお、図２６で示す製造工程は、ＣＭＰ法で厚膜酸化膜２０６を削り落としたときの工程図であるが、もちろん、ドライエッチバック法でトレンチ溝２０５の内部に厚膜酸化膜２０６を埋込んでもよい。
【００３４】
このとき、ＣＭＰ法でのエッチングレートが酸化膜よりも遅いシリコン窒化膜２１１が、ＣＭＰ法でのストッパ膜として機能しているので、また、シリコン窒化膜２１１の下にフローティングゲート２０３があるために、フローティングゲート２０３がドライエッチングでエッチングされない。したがって、フローティングゲート１０３は薄くならない。また、フローティングゲート２０３は、エッチングのプラズマダメージを受けることはない。したがって、フローティングゲート１０３は、ＣＭＰ法での物理的エッチングによるダメージやアルカリ溶液による化学的ダメージを受けない。
【００３５】
このことは、トレンチ２０５の内部に厚膜酸化膜２０６を埋込む方法がドライエッチバック法である場合でも同じである。すなわち、ドライエッチバック法を用いても、フローティングゲート２０３の上面はエッチングプラズマに晒されることはないので、フローティングゲート２０３の上面表面や上面近傍のフローティングゲート２０３内部（以下、単に、フローティングゲート２０３の表面や表面中という）に、ドライエッチングのプラズマダメージを生じさせない。
【００３６】
また、図２６では、図２５で示したシリコン窒化膜２１１よりもかなり膜厚の薄いシリコン窒化膜２１１が描かれている。これはＣＭＰ法で厚膜酸化膜２０６を十分に削り落とすために、多めにＣＭＰ法でエッチングを行なったために、シリコン窒化膜２１１の膜厚が薄くなったためである。シリコン窒化膜２１１は薄くなるが、フローティングゲート２０３は薄くならない、また、フローティングゲート２０３が、ＣＭＰ法に起因する物理的ダメージや化学的ダメージを受けない。
【００３７】
図２６と図２７を参照して、不必要なシリコン窒化膜２１１を除去する。シリコン窒化膜２１１の除去は、熱リン酸で行なう。なぜなら、ドライエッチングでシリコン窒化膜２１１を除去すると、フローティングゲート２０３がドライエッチングによるプラズマダメージを受けるからである。
【００３８】
このとき、Ｐなどの不純物を含む多結晶シリコンで形成されているフローティングゲート２０３は熱リン酸に晒されるので、フローティングゲート２０３の表面は荒れ、その表面に微細な凹凸形状ができる。
【００３９】
図２７と図２８を参照して、フローティングゲート２０３の上面の位置よりも上に盛り上がった厚膜酸化膜２０６の上面を、フッ酸溶液で厚さｗ分だけウエットエッチングし、フローティングゲート２０３の上面の位置よりも厚さｚ分だけ、厚膜酸化膜２０６の上面の位置を下げる。これによって、トレンチ溝２０５の内部に厚膜酸化膜２０６が埋込まれ、分離幅ｘ1 のトレンチ分離２０７が完成する。
【００４０】
図２９を参照して、インターポリ絶縁膜２０８とコントロールゲート２０９を順次堆積する。次に、コントロールゲート２０９を、その下部にあるインターポリ絶縁膜２０８をストッパ膜として、方向Ｘと直交する方向Ｙに沿って、所望の抜き幅、残し幅にエッチングする。その後、コントロールゲート２０９がエッチングされた場所に露出する、インターポリ絶縁膜２０８とフローティングゲート２０３をエッチングし、不揮発性半導体記憶装置のメモリセル２１０を形成する。形成されたメモリセル２１０のフローティングゲート２０３の幅は、ｘ2 である。
【００４１】
次に、図２９を参照して、厚膜酸化膜２０６の上面の位置をフローティングゲート２０３の上面の位置よりも、厚さｚ分だけ低くする理由を説明する。
【００４２】
ＥＰＲＯＭやＥＥＰＲＯＭ、および、フラッシュメモリ等で代表される不揮発性半導体記憶装置は、フローティングゲート２０３の電荷量を制御し、メモリセル２１０のしきい値電圧（通常、Ｖthという記号で表現し、その意味はコントロールゲート２０９に電圧を印加したときに、ある一定以上の電流がシリコン半導体基板２０１のチャネルに流れるときの、そのコントロールゲート電圧Ｖcgのことを言う。）の高い低いで、２つの値の情報「０」、「１」を記憶する。
【００４３】
図３１は、図２９に示すメモリセル２１０の簡単な等価回路図を示す。図３１に示すメモリセル２１０の等価回路は、コントロールゲート２０９とフローティングゲート２０３との間の容量Ｃｃｆ２１３と、フローティングゲート２０３とシリコン半導体基板２０１間の容量Ｃｆｓ２１４との直列接続で表現される。容量Ｃｃｆはコントロールゲート２０９とフローティングゲート２０３間のインターポリ絶縁膜２０８の膜厚と面積と誘電率で決定される。容量Ｃｆｓは、フローティングゲート２０３とシリコン半導体基板２０１間のトンネル酸化膜２０２の膜厚と面積と誘電率で決定される。
【００４４】
メモリセル２１０がｎ型のメモリセルである場合、メモリセル２１０のしきい値電圧Ｖthを高くするには、フローティングゲート電圧Ｖｆｇとシリコン半導体基板電圧Ｖｓｕｂの間の電位差を、Ｖｆｇ＞Ｖｓｕｂの状態にし、フローティングゲート２０３とシリコン半導体基板２０１間にあるトンネル酸化膜２０２に印加される電界をＦＮ（Fowler-Nordheim ）トンネル電流が流れる程度まで大きくし、トンネル酸化膜２０２を介して電子をフローティングゲート２０３中に注入、蓄積することで、メモリセル２１０のしきい値電圧Ｖthを高くすることができる。この方法は、フローティングゲート２０３中に電子を注入する１つの方法で、他にもフローティングゲート２０３中に電子を注入する方法もある。
【００４５】
フローティングゲート２０３は、そのまわりのすべてを何らかの絶縁膜で囲まれているため、フローティングゲート２０３に直接電圧を与えてフローティングゲート電圧Ｖｆｇを制御することはできない。フローティングゲート電圧Ｖｆｇを変化させるには、コントロールゲート電圧Ｖｃｇを変化させる。フローティングゲート２０３中に電荷が蓄積されていないときのフローティングゲート電圧Ｖｆｇは、コントロールゲート電圧Ｖｃｇと、コントロールゲート２０９とフローティングゲート２０３間の容量Ｃｃｆと、フローティングゲート２０３と半導体基板２０１間の容量Ｃｆｓを用いて、次のように表現される。
【００４６】
0004049425.tif 000002
Ｃｐは一般的にカップリングレシオと言われる。
【００４７】
以上の式からわかることは、コントロールゲート２０９とフローティングゲート２０３間の容量Ｃｃｆ２１３を大きくすれば、つまり、カップリングレシオＣｐを１に近くすれば、電子をトンネル酸化膜２０２を介してフローティングゲート２０３中に注入することができる。その程度までに、トンネル酸化膜２０２に印加される電界を大きくするために必要なフローティングゲート電圧Ｖｆｇを、コントロールゲート電圧Ｖｃｇを非常に大きくしなくても得ることができる。なぜなら、カップリングレシオＣｐは常に１以下であるので、Ｃｐが１に近くなれば、フローティングゲート電圧Ｖｆｇとコントロールゲート電圧Ｖｃｇの差は縮まるからである。したがって、コントロールゲート電圧Ｖｃｇを発生するための周辺回路部への負担を軽減できる。その結果、周辺回路の高電圧発生回路（チャージポンピング回路）の面積を小さくでき、また不揮発性半導体記憶装置のチップ面積を小さくできる。
【００４８】
コントロールゲート２０９とフローティングゲート２０３間の容量Ｃｃｆ２１３を大きくするには、インターポリ絶縁膜２０８の膜厚を薄くするか、コントロールゲート２０９とフローティングゲート２０３間で接触するインターポリ絶縁膜２０８の面積を大きくするか、もしくは、インタポリ絶縁膜２０８の誘電率を大きくすればよい。しかし、インターポリ絶縁膜２０８の膜厚を薄くしたり、シリコン酸化膜やシリコン窒化膜以外の高誘電率の膜を使用したりすると、フローティングゲート２０３中に蓄積した電荷がインターポリ絶縁膜２０８を介して、コントロールゲート２０９側に漏れるというリテンション不良が起こりやすくなる。したがって、一般的にはコントロールゲート２０９とフローティングゲート２０３間で接触するインターポリ絶縁膜２０８の面積を大きくする方法が取られる。インターポリ絶縁膜２０８の面積を大きくするには、フローティングゲート２０３の上面の面積のほかに、フローティングゲート２０３の側壁部の面積も利用して、コントロールゲート２０９とフローティングゲート２０３間で接触するインターポリ絶縁膜２０８の面積を大きくする方法がある。このような理由のために、厚膜酸化膜２０６の上面の位置をフローティングゲート２０３の上面の位置よりも厚さｚ分だけ低くして、フローティングゲート２０３の両側の側壁部の面積分だけ、大きくしようとしているのである。
【００４９】
ただし、図３０を参照して、コントロールゲート２０９とフローティングゲート２０３間で接触するインターポリ絶縁膜２０８の面積を大きくするために、厚膜酸化膜２０６をフッ酸溶液で多めにウエットエッチングし、フローティングゲート２０３の側壁を露出させると、次の問題が生じる。すなわち、フッ酸溶液のエッチングレートの変動やエッチングされる厚膜酸化膜２０６の膜質や状態の変化によるエッチングレートの変動などの、プロセスパラメータの変動などにより、厚膜酸化膜２０６をエッチングしすぎてしまう。その結果、フローティングゲート２０３の底面の位置よりも、厚膜酸化膜２０６の上面の位置が下になってしまう。ひいては、図３０に示すような、厚膜酸化膜２０６のような形状になり、寄生トランジスタ２１２が形成されてしまう。寄生トランジスタ２１２は、コントロールゲート２０９をゲート電極とし、インターポリ絶縁膜２０８をゲート酸化膜とし、図中Ａ部分をチャネル領域として、図示しないが紙面の上および紙面の下を１対のソース／ドレイン領域として形成される。メモリセル２１０のトランジスタのしきい値電圧Ｖthは高い。また、メモリセル２１０のトランジスタでは、メモリセルのチャネルに電流が流れていると判断する電流値以下の電流しか流れない。そのような場合でも、寄生トランジスタ２１２は、コントロールゲート２０９にある電圧を印加したときに、メモリセルのチャネルに電流が流れていると判断する電流値以上の電流が流れる場合がある。このような場合は、メモリセル全体としては誤動作してしまう。
【００５０】
【発明が解決しようとする課題】
次に、上述の第２の従来技術の第１の問題点について説明する。
【００５１】
第２の従来技術によれば、図２２を参照して、フローティングゲート２０３の上にシリコン窒化膜２１１を堆積する。したがって、第１の従来の技術で観察された問題点、すなわち、フローティングゲートの表面や表面近傍のフローティングゲート内部にプラズマダメージが与えられるという問題点を解決することができる。また、ＣＭＰ法でエッチングする際に、フローティングゲートの上面表面や上面表面近傍のフローティングゲートの内部に物理的ダメージや化学的ダメージを与えない。また、有機物であるレジストからのカーボン等のコンタミネーションによる汚染が避けられる。
【００５２】
しかしながら、図２６と図２７を参照して、シリコン窒化膜２１１を熱リン酸で除去するときに、フローティングゲート２０３が熱リン酸に晒されるので、フローティングゲート２０３の表面に荒れが生じ、微細な凸凹形状ができる。そのフローティングゲート上面表面の荒れや微細な凹凸形状により、インターポリ絶縁膜での電界集中が起き、リテンション不良を誘発する原因になる。
【００５３】
第２の従来技術の第２の問題点は次のとおりである。
すなわち、第２の従来技術では、カップリングレシオＣｐを大きくするため、つまり、コントロールゲート２０９とフローティングゲート２０３間の容量Ｃｃｆを大きくするために、図２７および図２８に示すように、厚膜酸化膜２０６の上面の位置を、フローティングゲート２０３の上面の位置よりも厚さｚ分だけ低くする。そして、露出したフローティングゲート２０３の側壁の厚さｚの２倍分（両側を含めている）だけの、コントロールゲート２０９とフローティングゲート２０３間で接触するインターポリ絶縁膜２０８の面積を大きくする。そして、コントロールゲート２０９とフローティングゲート２０３間の容量Ｃｃｆを大きくする。
【００５４】
しかし、図２７に示されるように、フローティングゲート２０３の上面の位置よりも上に盛り上がった形状の厚膜酸化膜２０６を、フッ酸溶液でエッチングしすぎてしまうと、図３０に示すように、フローティングゲート２０３の底面の位置よりも厚膜酸化膜２０６の上面の位置が下になってしまう。このようになると、図３０に示すような寄生トランジスタ２１２が形成されてしまい、全体として正しく機能しないメモリセル２１２になってしまう。
【００５５】
以上述べたとおり、第１の従来技術および第２の従来技術に従う不揮発性半導体記憶装置およびその製造方法によれば、ドライエッチングやＣＭＰ法やドライエッチバック法によって、フローティングゲート表面またはその表面近傍のフローティングゲート内部へダメージが残り、ひいてはインターポリ絶縁膜の膜質を悪化させ、不揮発性半導体記憶装置のリテンション不良等の発生の要因になる。
【００５６】
また、熱リン酸によるシリコンによるシリコン窒化膜の除去の際にも、フローティングゲート表面が荒れ、ひいては、その表面の微細な凹凸形状によってインターポリ絶縁膜のある一定箇所で電界集中が起き、リテンション不良等の発生の要因になる。
【００５７】
さらにレジストから出るカーボン等のコンタミネーションは、露出したフローティングゲート表面に付着したり、そのフローティングゲート表面近傍のフローティングゲート内部に入り、フローティングゲート表面に堆積されたインターポリ絶縁膜の膜質を悪化させ、リテンション不良等の発生の要因になったり、また、シリコン半導体基板に掘られた溝の側壁部や底面部に付着したり、シリコン半導体基板に掘られた溝内の、半導体基板表面付近の、シリコン半導体基板の内部に入ったりして、メモリセル間の分離能力（パンチスルーマージン）を低下させたりする。その上、カップリングレシオ（Ｃｐ）を上げるための製造フロー中のプロセスパラメータの変動等により、寄生トランジスタが形成されてしまい、全体として正しく機能しないメモリセルが形成されてしまうという欠点がある。
【００５８】
それゆえに、この発明の１つの目的は、レジストから出るカーボン等のコンタミネーションによる汚染をなくすことができ、インターポリ絶縁膜の膜質を良くすることができ、リテンション不良等の発生を抑制することができ、さらに十分なメモリセル間の分離能力（パンチスルーマージン）を持ったトレンチ分離を備えた、不揮発性半導体記憶装置およびその製造方法を提供することにある。
【００５９】
この発明の他の目的は、フローティングゲートのドライエッチングや厚膜酸化膜の、ＣＭＰ法やドライエッチバック法を用いる削り落しによって生じる、フローティングゲートの表面、または、その表面近傍のフローティングゲートの内部のダメージをなくし、また、熱リン酸によって侵されて生じたフローティングゲート表面の微細な凹凸形状をなくすことによって、従来よりも高品質で安定したインターポリ絶縁膜を形成し、それによって、リテンション不良等の発生原因となるインターポリ絶縁膜の膜質の劣化をなくすることができるように改良された不揮発性半導体記憶装置およびその製造方法を提供することにある。
【００６０】
この発明のさらに他の目的は、正しく機能しないメモリセルが生じる原因となる寄生トランジスタが形成されてしまう不安定な製造プロセスを排除することにより、カップリングレシオ（Ｃｐ）を増加させ、かつその変動を小さく抑えることができるように改良された不揮発性半導体記憶装置およびその製造方法を提供することにある。
【００６１】
上記目的を達成するために、本発明によれば、半導体基板の表面にトンネル酸化膜、フローティングゲートが順次堆積される。上記フローティングゲートの上にバッファ層を介して、有機物を主成分としない無機物からなるエッチングマスクが形成される。該エッチングマスクをマスクとして、順次、上記バッファ層、上記フローティングゲート、上記トンネル酸化膜、上記半導体基板がエッチングされ、半導体基板の内部に、トレンチ溝として使用される溝が形成される。
【００６２】
また、本発明によれば、半導体基板の表面にトンネル酸化膜、フローティングゲートが順次堆積される。上記フローティングゲート表面や、その表面近傍のフローティングゲートの内部へダメージが残らないようにするために、上記フローティングゲートの表面に、不揮発性メモリセルの機能には不必要ではあるが、バッファ層としての薄膜酸化膜、半導体薄膜、有機物を主成分としない無機物からなるエッチングマスクが堆積される。上記バッファ層を利用して、上記フローティングゲートやその表面近傍の該フローティングゲート内部にダメージが残らないように、トレンチ分離構造が形成される。さらに、上記フローティングゲート表面や、その表面近傍の上記フローティングゲート内部へダメージが残らないように、上記エッチングマスクおよび上記薄膜酸化膜が除去される。その後、上記フローティングゲートの表面上にインターポリ絶縁膜とコントロールゲートが形成され、ひいてはメモリセルが形成される。
【００６３】
さらに本発明によれば、半導体基板の表面にトンネル酸化膜、フローティングゲート、薄膜酸化膜、半導体薄膜を順次堆積する。上記半導体薄膜の表面に、ある方向Ｘに沿って、一定間隔で、一定幅を有する、有機物を主成分としない無機物からなるエッチングマスクを形成する。上記エッチングマスクをマスクとして、順次、上記半導体薄膜、上記薄膜酸化膜、上記フローティングゲート、上記トンネル酸化膜、上記半導体基板を、上記エッチングマスクに対して自己整合的にエッチングし、それによって、該半導体基板の内部に上記エッチングマスクに対して自己整合的な溝を形成する。これにより、１つの溝と、該溝の両側に自己整合的に形成された、エッチングマスクと半導体薄膜と薄膜酸化膜とフローティングゲートとトンネル酸化膜とからなる２つのスタック型構造物と、で構成されるトレンチ溝が形成される。トレンチ溝の内部に十分に埋込まれるまで、厚膜酸化膜を上記トレンチ溝の内部と、上記スタック型構造物の表面および側面に堆積する。
【００６４】
上記厚膜酸化膜を、上記スタック型構造物の最上部にあるエッチングマスクが十分に露出するまで、該エッチングマスクとともに削り落し、該厚膜酸化膜をトレンチ溝の内部にだけ埋込む。
【００６５】
不揮発性のメモリセルの機能自体には不必要な、その表面が露出したエッチングマスクを、該エッチングマスクの下にある半導体薄膜をストッパ膜に用いて除去する。このとき、上記エッチングマスクが除去された時点で、ストッパ膜としての上記半導体薄膜が残らないと、該半導体薄膜の下にある薄膜酸化膜もエッチングされてしまい、ひいては、フローティングゲートにダメージを与える。これを防止するために、上記エッチングマスクが除去された後も、上記半導体薄膜が残るように、上記エッチングマスクを除去する。
【００６６】
上記厚膜酸化膜のエッチングレートと半導体薄膜のエッチングレートの比Ａ（わかりやすく記述すると、Ａ＝厚膜酸化膜のエッチングレート÷半導体薄膜のエッチングレート）が大きくなるエッチング法で、上記エッチングマスクを除去する。これにより、厚膜酸化膜が突出する。突出しているこの厚膜酸化膜をエッチングすることにより、該厚膜酸化膜の上面の位置を、上記フローティングゲートの上面の位置より低くし、かつ、上記フローティングゲートの底面の位置より高くする。このエッチングが終了した時点で、上記厚膜酸化膜以外に、不揮発性のメモリセルの機能自体には不必要な、上記半導体薄膜が除去されてしまうと、該半導体薄膜の下にある薄膜酸化膜もエッチングされてしまい、ひいてはフローティングゲートにダメージを与えてしまう。
【００６７】
これを防止するために、上記厚膜酸化膜のエッチング終了時には、上記半導体薄膜が残っているように、かつ上記厚膜酸化膜のエッチング途中から、その側壁部分が露出する上記フローティングゲートの側壁表面やその側壁表面近傍の該フローティングゲートの内部にダメージが残らないように、ダメージが少ない方法、すなわち、厚膜酸化膜のエッチングレートと半導体薄膜のエッチングレートの比Ａが大きいエッチング法で、上記厚膜酸化膜をエッチングする。
【００６８】
半導体薄膜のエッチングレートと酸化膜のエッチングレートの比Ｂ（わかりやすく記述すると、Ｂ＝半導体薄膜のエッチングレート÷薄膜酸化膜のエッチングレートあるいはＢ＝半導体薄膜のエッチングレート÷厚膜酸化膜のエッチングレート）が大きいエッチング法で、不揮発性のメモリセルの機能自体には不必要な、その表面が露出している半導体薄膜を除去する。このときに、半導体薄膜のエッチングのためのオーバーエッチング時間（これについては後述する）に、エッチングされる該半導体薄膜の下にある、薄膜酸化膜が、上記半導体薄膜の除去のためのエッチングの終了時になくなってしまうと、フローティングゲートをエッチングしてしまい、ひいては該フローティングゲートにダメージが与えられる。これを防止するために、上記半導体薄膜の除去のためのエッチングが終了した時点で、上記薄膜酸化膜が残っているように、かつ、上記半導体薄膜の除去中に、その表面が露出している上記厚膜酸化膜の上面の高さも、上記半導体薄膜の除去のためのエッチングが終了した時点で、上記フローティングゲートの底面の高さよりも低くならないようなエッチング条件、すなわち、上記半導体薄膜のエッチングレートと酸化膜のエッチングレート比Ｂが大きいエッチング法で上記半導体薄膜を除去する。
【００６９】
なお、上述のオーバーエッチングとは、エッチングしようとする被エッチング膜がエッチングしきれるエッチング時間よりも、多めにエッチングしていることをいう。この場合の「オーバーエッチング時間」とは、被エッチング膜がエッチングしきれた時間から、多めに設定したエッチング時間までの時間のことを意味する。
【００７０】
次に、上記薄膜酸化膜を除去するときに、表面が露出している上記厚膜酸化膜の上面の位置が上記フローティングゲートの底面の位置よりも低くならず、かつ、上記薄膜酸化膜の除去終了時に、その表面が露出してくる上記フローティングゲートの表面や、その表面近傍のフローティングゲートの内部にダメージが残らないエッチング方法で、上記薄膜酸化膜を除去する。
【００７１】
その後、フローティングゲートの表面上にインターポリ絶縁膜とコントロールゲートを順次形成する。
【００７２】
コントロールゲートを、上記インターポリ絶縁膜をストッパ膜として、方向Ｘに直交する方向Ｙに沿って、所望の抜き幅、残し幅でエッチングする。
【００７３】
上記コントロールゲートを所望の抜き幅でエッチングしたところに露出した、インターポリ絶縁膜とフローティングゲートをエッチングする。
【００７４】
これにより不揮発性半導体記憶装置が完成する。
本発明の作用効果は次のとおりである。
【００７５】
有機物を主成分としない無機物からなるエッチングマスクで、フローティングゲートのエッチングや半導体基板の内部にトレンチ溝を形成するためのエッチングをするので、有機物を主成分としてレジストから出るカーボン等のコンタミネーションを発生させない。したがって、上記コンタミネーションによって、フローティングゲートの側壁表面やその側壁表面近傍のフローティングゲート内部、および半導体基板の内部に形成された溝の側壁表面や、その底面近傍の半導体基板内部や、半導体内部に形成された溝の底面表面やその底面表面近傍の半導体基板内部にダメージや汚染が生じない。それゆえに、フローティングゲートの側壁表面に形成されるインターポリ絶縁膜を高品質に形成できる。その結果、リテンション不良の発生の要因を排除できる。また、半導体基板の内部に形成された溝の部分に形成されたトレンチ分離の形成においては、不純物による欠陥を発生させず、また、接合耐圧を悪化させず、さらにリーク電流パスを形成しない。その結果、隣接するメモリセル間の、分離能力（パンチスルーマージン）の高いトレンチ分離を形成できる。
【００７６】
また、フローティングゲートの表面に、薄膜酸化膜と半導体薄膜と無機物からなるエッチングマスクをバッファ層として形成する。フローティングゲートの表面やその側壁表面にインターポリ絶縁膜を堆積する前に、上記バッファ層を除去しなければならない。しかし、このバッファ層を利用して、フローティングゲートの表面や、その表面近傍のフローティングゲート内部にダメージが残らないようにトレンチ分離構造を形成する。
【００７７】
さらに、フローティングゲートの表面や、その表面近傍のフローティングゲート内部にダメージが残らないように、不必要なエッチングマスク、半導体薄膜、薄膜酸化膜を除去する。それゆえに、従来のような、ドライエッチングやＣＭＰ法やドライエッチバック法の場合に生じていた、フローティングゲート表面、またはその表面近傍のフローティングゲート内部のダメージは、本発明においては生じない。
【００７８】
また、従来技術においては、熱リン酸によって、フローティングゲート表面が侵され、フローティングゲート表面に微細な凹凸形状ができていたが、本発明によれば、かかる問題が生じないため、高品質で安定なインターポリ絶縁膜が形成され、その結果、リテンション不良発生の１つの要因を排除できる。
【００７９】
さらに、本発明によれば、厚膜酸化膜の上面の位置を、プロセスパラメータの変動の大きいフッ酸溶液を用いるウエットエッチングで、一度に低くするのではない。まず、フローティングゲートと薄膜酸化膜と半導体薄膜と無機物からなるエッチングマスクの積層構造を作る。次に、インターポリ絶縁膜を形成するに先立ち、フローティングゲートの表面やその側壁表面を露出させるために、無機物からなるエッチングマスクの除去、半導体薄膜の除去、薄膜酸化膜の除去を、プロセスパラメータの変動の小さい安定な方法で行ない、それによって、フローティングゲートの側壁を露出させる。
【００８０】
この方法によれば、厚膜酸化膜の上面の位置をフローティングゲートの上面の位置よりも低くし、かつフローティングゲートの底面の位置よりも高くすることができるので、露出されたフローティングゲートの側壁の面積分だけ、コントロールゲートとフローティングゲート間のインターポリ絶縁膜の面積を大きくすることができる。したがって、コントロールゲートとフローティングゲート間の容量Ｃｃｆは大きくなり、ひいては、カップリングレシオＣｐ（Ｃｐ＝Ｃｃｆ÷（Ｃｃｆ＋Ｃｆｓ））も大きくすることができる。また、寄生トランジスタが形成されないため、誤動作を引き起こしてしまうようなメモリセルは形成されない。その結果、メモリセルは正しく機能するようになる。
【００８１】
また、プロセスパラメータの変動の小さい安定な方法で、フローティングゲートの側壁を露出させるので、コントロールゲートとフローティングゲート間の容量ＣｃｆやカップリングレシオＣｐの変動も小さく抑えられる。
【００８２】
本発明を要約すると次のとおりである。
それゆえに、この発明の目的は、レジストから出るカーボン等のコンタミネーションによる汚染をなくせるように改良された、トレンチ分離を備えた不揮発性半導体記憶装置を提供することにある。
【００８３】
この発明の他の目的は、インターポリ絶縁膜の膜質をよくし、リテンション不良等の発生を抑制するように改良された、トレンチ分離を備えた不揮発性半導体記憶装置を提供することにある。
【００８４】
この発明のさらに他の目的は、十分なメモリセル間の分離能力を持ったトレンチ分離を備えた不揮発性半導体記憶装置を提供することになる。
【００８５】
この発明のさらに他の目的は、フローティングゲート表面または表面中のダメージをなくすることができるように改良された、トレンチ分離を備えた不揮発性半導体記憶装置を提供することにある。
【００８６】
この発明のさらに他の目的は、フローティングゲート表面に微細な凸凹形状が生じないように改良された、トレンチ分離を備えた不揮発性半導体記憶装置を提供することにある。
【００８７】
この発明のさらに他の目的は、寄生トランジスタを形成させないように改良された、トレンチ分離を備えた不揮発性半導体記憶装置を提供することにある。
【００８８】
この発明のさらに他の目的は、カップリングレシオを増加させ、かつその変動を小さく抑えることができるように改良された、トレンチ分離を備えた不揮発性半導体記憶装置を提供することにある。
【００８９】
この発明のさらに他の目的は、上述のような特徴を有する、トレンチ分離を備えた不揮発性半導体記憶装置の製造方法を提供することにある。
【００９０】
【課題を解決するための手段】
請求項１に記載の不揮発性半導体記憶装置の製造方法は、ライン状に形成されたトレンチ分離を有する不揮発性半導体記憶装置の製造方法であって、半導体基板の上に、第１の酸化膜、第１のゲート電極を順次堆積する第１工程と、第１のゲート電極上に、トレンチを形成する部分以外の部分を覆う、有機物を含まない無機物からなるエッチングマスクを形成し、第１のゲート電極および第１の酸化膜のパターンを形成し、エッチングマスクを用いて、半導体基板の表面を自己整合的にエッチングし、半導体基板の主表面中にライン状のトレンチを形成する第２工程と、トレンチの内部を埋込むように、かつエッチングマスクを覆うように半導体基板の上に第１の絶縁物を堆積する第３工程と、第１の絶縁物の表面とエッチングマスクの表面が面一になるように、第１の絶縁膜を削り落とす第４工程と、エッチングマスクを除去し、第１の絶縁膜の頭部分を突出させる第５工程と、第１の絶縁膜の頭部分を、該第１の絶縁膜が第１のゲート電極の側壁に接している位置が第１のゲート電極の上面と下面との間にくるまで、エッチング除去する第６工程と、第１のゲート電極を被覆するように、半導体基板の上に第２の絶縁膜を堆積し、続いて、第２のゲート電極を堆積する第７工程とを備える。
この発明の特徴は、上記方法における第１のゲート電極および第１の酸化膜のパターン形成は、エッチングマスクを用いて行なわれ、第１工程において、第１のゲート電極上に、薄膜酸化膜および半導体薄膜を順次堆積する工程を含み、第２の工程において、エッチングマスクは半導体薄膜上に形成され、薄膜酸化膜および半導体薄膜もパターン形成され、第６工程と第７工程との間に、半導体薄膜をエッチング除去し、前期薄膜酸化膜の表面を露出させる工程および、その後に、露出している薄膜酸化膜を除去し、第１ゲート電極の表面を露出させる工程を含む点にある。
この発明は、第１のゲート電極および第１の酸化膜のパターン形成が、エッチングマスクを用いて行なわれる工程を備える場合を含む。
【０１２２】
【発明の実施の形態】
以下、この発明の実施の形態を図について説明する。
【０１２３】
実施の形態１
実施の形態１に係る不揮発性半導体記憶装置の製造方法を、図について説明する。
【０１２４】
図１を参照して、シリコン半導体基板１の表面に、ＳｉＯ2 、ＳｉＯ2 を含む材料、ＳｉＯX ＮY 、ＳｉＯX ＮY を含む材料で形成されたトンネル酸化膜２を形成する。トンネル酸化膜２の上に、リンなどの不純物を含む多結晶シリコンよりなるフローティングゲート３を堆積する。その後、シリコン元素の酸化物よりなる薄膜酸化膜１６、不純物を含まない多結晶シリコンよりなる薄膜多結晶シリコン膜１５を形成する。続いて、後にハードマスクになり、ＣＭＰ法でのストッパ膜となるＳｉX ＮY よりなるシリコン窒化膜１１を堆積する。シリコン窒化膜１１がストッパ膜となり得るのは、ＣＭＰ法において、そのエッチングレートが、酸化膜のエッチングレートよりも遅いからである。その後、フォトリソグラフィを使用して、方向Ｘに沿って、所望の抜き幅Ｘ1 、残し幅Ｘ2 の形状のよいレジストパターン４をシリコン窒化膜１１の上に形成する。
【０１２５】
図１と図２を参照して、レジストパターン４をエッチングマスクとして、シリコン窒化膜１１をドライエッチングし、方向Ｘに沿った、形状のよい所望の抜き幅Ｘ1 、残し幅Ｘ2 のシリコン窒化膜１１を形成する。
【０１２６】
図３を参照して、シリコン窒化膜１１をハードマスクとして、順次、薄膜多結晶シリコン膜１５、薄膜酸化膜１６、フローティングゲート３、トンネル酸化膜２、シリコン半導体基板１を、多結晶シリコンやシリコン単結晶をエッチングするのに適した異方性ドライエッチングで、シリコン窒化膜１１に対して自己整合的にエッチングする。これによって、シリコン半導体基板１内に所望の深さｙの溝を形成し、溝の両隣に、シリコン窒化膜１１、薄膜多結晶シリコン膜１５、薄膜酸化膜１６、フローティングゲート３、トンネル酸化膜２とで形成されたスタック型の構造物を２つ形成する。
【０１２７】
このとき、薄膜多結晶シリコン膜１５、薄膜酸化膜１６、フローティングゲート３、トンネル酸化膜２、シリコン半導体基板１を、有機物を含まない、無機物のハードマスクをエッチングマスクとしてエッチングするため、トレンチ５の内部やフローティングゲート３の側壁が、有機物であるカーボン等のコンタミネーションによって汚染されない。
【０１２８】
また、図３を参照して、無機物でできたハードマスクであるシリコン窒化膜１１も多少薄くなる。その理由は、シリコン元素の酸化物を材料とするトンネル酸化膜２や、シリコン元素の酸化物を材料とする薄膜酸化膜１６の異方性ドライエッチングにおけるエッチングレートは、ハードマスクの材料であるＳｉX ＮY の上記異方性ドライエッチングでのエッチングレートとあまり差がないため、もしくは、差を大きくすることができるエッチング条件を見出すことが難しいため、トンネル酸化膜２と薄膜酸化膜１６をエッチングするときに、多少、シリコン窒化膜１１もエッチングされるためである。
【０１２９】
図４を参照して、トレンチ５の内部を十分に埋めるように、厚膜酸化膜６をシリコン半導体基板１の上に堆積する。
【０１３０】
図４と図５を参照して、厚膜酸化膜６を、シリコン窒化膜１１を、ＣＭＰ法のストッパ膜として、厚膜酸化膜６の上面の位置とシリコン窒化膜１１の上面の位置が同じになるまで削り落とし、トレンチ５内部に厚膜酸化膜６を埋込む。なお、図５では、ＣＭＰ法によって厚膜酸化膜６を削り落とした例を示したが、ドライエッチバック法で行なってもよい。
【０１３１】
このとき、シリコン窒化膜１１が、ＣＭＰ法でのストッパ膜として機能しているので、そして、シリコン窒化膜１１の下部にフローティングゲート３があるので、フローティングゲート３をＣＭＰ法で削り落とすことはない。また、フローティングゲート３が薄くなったりすることもない。さらに、フローティングゲート３が、物理的エッチングによるダメージを受けたり、アルカリ溶液による化学的ダメージを受けない。このような利点は、ドライエッチバック法で厚膜酸化膜６を削り落とす場合でも、同様に得られる。すなわち、ドライエッチバック法を用いても、フローティングゲート３は、ドライエッチバック法のエッチング中において、プラズマダメージを受けない。
【０１３２】
なお、図５中で、シリコン窒化膜１１は、図４におけるシリコン窒化膜１１よりもかなり、その膜厚が薄く描かれている。これは、ＣＭＰ法で厚膜酸化膜６を十分に削り落とすために、シリコン窒化膜１１を、多めに、ＣＭＰ法でエッチングしたためである。
【０１３３】
図５と図６を参照して、不必要なシリコン窒化膜１１を除去する。このとき、シリコン窒化膜１１のすぐ下に、不純物を含まない多結晶シリコンからなる薄膜多結晶シリコン膜１５がある。そのため、シリコン窒化膜１１を除去するのに、熱リン酸を使用しても、薄膜多結晶シリコン膜１５の表面が荒れ、微細な凸凹形状ができるだけで、フローティングゲート３の表面は荒れない。フローティングゲート３の表面に、微細な凸凹形状はできない。
【０１３４】
また、間違って、熱リン酸に浸漬する時間が多少長くなっても、不純物を含まない多結晶シリコンからなる薄膜多結晶シリコン膜１５の熱リン酸でのエッチングレートは、不純物を含む多結晶シリコンよりも小さいので、薄膜多結晶シリコン膜１５がなくなってしまうことはない。
【０１３５】
なお、薄膜多結晶シリコン膜１５がなくなってしまうと、図７に示す次工程で行なう厚膜酸化膜６のエッチング時に、薄膜酸化膜１６は完全に除去されてしまう。その結果、フローティングゲート３の表面が厚膜酸化膜６のエッチング時にエッチングプラズマによりアタックされて、フローティングゲート１０３の表面や表面近傍のフローティングゲート１０３の内部にダメージが残ってしまう。これを回避するために、熱リン酸でのエッチングレートの小さい、不純物を含まない多結晶シリコンからなる薄膜多結晶シリコン膜１５を、薄膜酸化膜１６の上に積層しているのである。
【０１３６】
また、熱リン酸を使用した除去法の代わりに、シリコン窒化膜１１に対するエッチングレートが速く、薄膜多結晶シリコン膜１５に対するエッチングレートが遅いドライエッチング法を用いることもできる。もっと詳しく言えば、シリコン窒化膜１１を完全に除去するだけのエッチングを行なっても、シリコン窒化膜１１の下地の薄膜多結晶シリコン膜１５が残るような、すなわち、シリコン窒化膜１１のエッチングレートと薄膜多結晶シリコン膜１５のエッチングレートとの比が大きいドライエッチング法を好ましく使用できる。このようなドライエッチング法を使用してシリコン窒化膜１１を除去しても、薄膜多結晶シリコン膜１５の表面が荒れるだけで、フローティングゲート３の表面は荒れない。フローティングゲート３の表面には、微細な凸凹形状ができない。また、薄膜多結晶シリコン膜１５がなくなってしまうことはないので、次の工程である図７に示す厚膜酸化膜６の酸化膜ドライエッチング法でのエッチング時に、フローティングゲート３の表面や表面近傍のフローティングゲート３の内部が酸化膜ドライエッチングでアタックされることはない。また、フローティングゲート３の表面、および表面中に、ダメージが残るということもない。
【０１３７】
さて、ここで、各膜等の膜厚等を、以下のように定義する。
Ｄ：フローティングゲート３の膜厚
Ｏ：図６における薄膜酸化膜１６の膜厚
Ｓ：図６における薄膜多結晶シリコン膜１５の膜厚
Ｔ：図５におけるシリコン窒化膜１１の上面の位置と、図６における薄膜多結晶シリコン膜１５の上面の位置との距離
次に、図７を参照して、フローティングゲート３の側壁部分を露出させるために、低ダメージの酸化膜−ドライエッチング法で、厚膜酸化膜６をエッチングし、厚膜酸化膜６の上面の位置をフローティングゲート３の上面と下面との中央部分まで下げる。つまり、厚膜酸化膜６の上面の位置の、フローティングゲート３の底面からの高さを０．５×Ｄになるように、厚膜酸化膜６を削る。低ダメージのドライエッチングを使った理由は、厚膜酸化膜６をエッチングする際に、どうしてもフローティングゲート３の側壁が露出されるので、ドライエッチング時にフローティングゲート３の側壁が受けるプラズマダメージを最小に止めるためである。このとき、エッチング前に露出している薄膜多結晶シリコン膜１５も、酸化膜−ドライエッチング法でエッチングされ、その膜厚が薄くなる。
【０１３８】
ここで、低ダメージの酸化膜−ドライエッチング法の厚膜酸化膜６のエッチングレートと薄膜多結晶シリコン膜１５のエッチングレートとの比（通常、選択比という）Ａは、以下のように表わされる。
【０１３９】
Ａ＝酸化膜ドライエッチング時の厚膜酸化膜６のエッチングレート÷酸化膜ドライエッチング時の薄膜多結晶シリコン膜１５のエッチングレート
また、酸化膜ドライエッチング前の厚膜酸化膜６（図６に示すもの）の上面の位置と、フローティングゲート３の上面と下面との中央部分の位置までエッチングした厚膜酸化膜６（図７に示すもの）の上面の位置との距離Ｒは、以下のように表わされる。
【０１４０】
0004049425.tif 000003
（上式において、Ｔ，Ｓ，Ｏ，Ｄについては、前述の定義を参照。）
したがって、酸化膜ドライエッチング法でエッチングされ、膜厚が薄くなった薄膜多結晶シリコン膜１５の膜厚Ｓ′は以下のように表わされる。
【０１４１】
Ｓ′＝Ｓ−Ｒ÷Ａ
（上式において、Ｒ，Ａの意味は前述したとおりである。）
さて、図７で示す製造工程で重要なのは、薄膜多結晶シリコン膜１５（図６に示すもの）が酸化膜ドライエッチング法でエッチングされてしまうことを避けることである。なぜなら、酸化膜ドライエッチングで、厚膜酸化膜をＲ分だけエッチングしている途中で、薄膜多結晶シリコン膜１５がなくなってしまうと、下地の薄膜酸化膜１６がエッチングされてしまう。そうすると、酸化膜ドライエッチング時に、フローティングゲート３の上面表面や上面表面近傍のフローティングゲート３の内部が酸化膜ドライエッチングにアタックされ、フローティングゲート３の上面および上面中にダメージが残ってしまう場合がある。それを防ぐためには、膜厚が薄くなっても、薄膜多結晶シリコン膜１５（膜厚Ｓ′）は残っていなければならない。したがって、下記の条件が成り立つように、各膜厚や各距離や選択比Ａを決定しなければならない。
【０１４２】
0004049425.tif 000004
言い換えれば、本実施の形態は、上式（１）が成立するような構造や製造方法で形成される、不揮発性半導体記憶装置に関すると言える。
【０１４３】
図７と図８を参照して、不必要な薄膜多結晶シリコン膜１５を除去するために、シリコンドライエッチング法で、不必要な薄膜多結晶シリコン膜１５をエッチング除去する。このときに、少しでも薄膜多結晶シリコン膜１５が残っていると、次の工程で行なう薄膜酸化膜１６のエッチングの際に、残っている薄膜多結晶シリコン膜１５がマスクとなって、完全に薄膜酸化膜１６をエッチングしきれないことが起こる。すると、除去しきれずにフローティングゲート３の上に残っている薄膜多結晶シリコン膜１５と薄膜酸化膜１６の積層物が、次の次の工程でインターポリ絶縁膜８を堆積するときに、インターポリ絶縁膜８に悪影響を与え、リテンション不良の原因となる。したがって、このシリコンドライエッチング法で、不必要な薄膜多結晶シリコン膜１５を完全に除去するときには、たとえば、薄膜多結晶シリコン膜１５の膜厚の２倍の膜厚分のエッチングを行なう。
【０１４４】
しかしながら、薄膜多結晶シリコン膜１５の除去を行なうときの下地である薄膜酸化膜１６が、薄膜多結晶シリコン膜１５のエッチング途中でなくなってしまうと、シリコンドライエッチング法でエッチングを行なっているので、フローティングゲート３をエッチングしてしまう。ひいては、フローティングゲート３の上面表面や上面近傍のフローティングゲート３の内部（以下、単に、フローティングゲート３の上面および上面中という）、およびフローティングゲート３の側壁表面や側壁近傍のフローティングゲート３の内部（以下、単に、フローティングゲート３の側壁表面および側壁表面中という）にダメージが残ってしまうことがある。
【０１４５】
ここでまた、シリコンドライエッチング法の薄膜多結晶シリコン膜１５のエッチングレートと薄膜酸化膜１６、もしくは、厚膜酸化膜６のエッチングレートとの比Ｂを、以下のように表わす。
【０１４６】
Ｂ＝シリコンドライエッチング時の薄膜多結晶シリコン膜１５のエッチングレート÷シリコンドライエッチング時の薄膜酸化膜１６もしくは厚膜酸化膜６のエッチングレート
また、たとえば、薄膜多結晶シリコン膜１５の膜厚（Ｓ′）の２倍の膜厚分のシリコンドライエッチングを行なうときには、薄膜多結晶シリコン膜１５の膜厚Ｓ′がシリコンドライエッチングされてなくなった時点から、薄膜酸化膜１６がシリコンドライエッチングでエッチングされ始める。すると、薄膜多結晶シリコン膜１５の膜厚Ｓ′の２倍の膜厚分のシリコンドライエッチングが終了した時点で、薄膜酸化膜１６のシリコンドライエッチングも終了する。薄膜酸化膜１６の膜厚Ｏ′は以下のように表わされる。
【０１４７】
0004049425.tif 000005
上で述べた理由によって、薄膜酸化膜１６（膜厚：Ｏ′）がこのシリコンドライエッチング時に除去されてはいけないので、下記の条件が成り立つように、各膜厚や各距離や選択比Ａ，Ｂを決定しなければならない。
【０１４８】
0004049425.tif 000006
言い換えれば、この発明の実施の形態は、式（２）が成立するような構造や製造方法で形成される、不揮発性半導体記憶装置に関すると言える。
【０１４９】
また、シリコンドライエッチング中には、厚膜酸化膜６もエッチングされるが、そのエッチングを被る時間はシリコンドライエッチングの開始から終了するまでの時間であるから、厚膜酸化膜６の上面の位置の、フローティングゲート３の底面からの高さ（Ｈ）は以下のように表わされる。
【０１５０】
0004049425.tif 000007
さらに、図９を参照して、フッ酸溶液によるウエットエッチングで薄膜酸化膜１６を除去する。このときに、完全に薄膜酸化膜１６を除去しきれず、多少残っていたとすると、次の工程（図１０）でインターポリ絶縁膜８を堆積するときに、フローティングゲート３表面上のインターポリ絶縁膜の膜厚が厚くなる。ひいては、フローティングゲートとコントロールゲート間の容量Ｃｃｆが小さくなり、カップリングレシオＣｐを下げることになるので、完全に薄膜酸化膜１６を除去しきらなければならない。そのために、薄膜酸化膜１６の膜厚（Ｏ′）の２倍の膜厚分だけ、薄膜酸化膜１６をフッ酸溶液によりウエットエッチングする。フッ酸溶液によるウエットエッチングを行なうときの、薄膜酸化膜１６の下地はフローティングゲート３である。しかし、フッ酸溶液がフローティングゲート３へ与えるダメージは考えなくてよい。なぜなら、通常の半導体記憶装置の生産では、下地が多結晶シリコンでその上に絶縁膜等を堆積する場合には、フッ酸溶液により、多結晶シリコン表面を清浄にしていることは公知の事実であるからである。ここでは、フッ酸溶液による薄膜酸化膜１６の膜厚（Ｏ′）の２倍の膜厚分のウエットエッチング量で、厚膜酸化膜６（図８に示すもの）の上面の位置が、フローティングゲート３の底面の位置よりも下に下がった、従来技術で説明した、寄生トランジスタが形成されてしまう。すると、全体として正しく機能しないメモリセルが形成されてしまう。したがって、上記のウエットエッチングで、どれだけ、厚膜酸化膜６の上面の位置が低くなるかを考える必要がある。たとえば、フッ酸溶液による薄膜酸化膜１６の膜厚（Ｏ′）の２倍の膜厚分のウエットエッチング量で、薄膜酸化膜１６をエッチングした後の、厚膜酸化膜６の表面の、フローティングゲート３の底面からの高さ（Ｈ′）は、以下のように表わされる。
【０１５１】
0004049425.tif 000008
ここで、各膜厚等や各選択比に具体的な値を入れて、それらが±１０％変動したときの厚膜酸化膜６の上面の、フローティングゲート３の底面からの高さ（Ｈ′）がどのように変動するか試算してみる。具体的な値としては、各膜厚等や各選択比が±１０％変動しても、式（１）と式（２）の条件を満足し、かつ、妥当な各膜厚等や各選択比を選択した。以下に示す値がそれである。
【０１５２】
Ｄ＝２５０ｎｍ±１０％：フローティングゲート３の膜厚
Ｏ＝１０ｎｍ±１０％：図６における薄膜酸化膜１６の膜厚
Ｓ＝５０ｎｍ±１０％：図６における薄膜多結晶シリコン膜１５の膜厚
Ｔ＝１００ｎｍ±１０％：図５における、シリコン窒化膜１１の上面の位置と図６における薄膜多結晶シリコン膜１５の上面の位置との距離
Ａ＝３０±１０％：図７における酸化膜ドライエッチングの選択比
Ｂ＝３０±１０％：図８におけるシリコンドライエッチングの選択比
上記の条件で、厚膜酸化膜６の上面の、フローティングゲート３の底面からの高さ（Ｈ′）を試算してみると以下のようになる。
【０１５３】
Ｈ′の最小値＝９０．５ｎｍ（Ｄ＝２２５ｎｍ，Ｏ＝１１ｎｍのとき）
Ｈ′の中心値＝１０５．０ｎｍ（Ｄ＝２５０ｎｍ，Ｏ＝１０ｎｍのとき）
Ｈ′の最大値＝１１９．５ｎｍ（Ｄ＝１７５ｎｍ，Ｏ＝９ｎｍのとき）
Ｈ′の最小値でさえ、９０．５ｎｍであるから、各膜厚等や各選択比が±１０％変動しても、次工程である図１０で示される、メモリセル１０に形成される寄生トランジスタは、ゲート酸化膜の膜厚が９０．５ｎｍのトランジスタと考えてよい。したがって、この寄生トランジスタは実質的には作動しないと考えてよい。したがって、図１０で示されるメモリセル１０は全体として、正しく機能する。
【０１５４】
最後に、図１０を参照して、インターポリ絶縁膜８とコントロールゲート９を順次堆積し、コントロールゲート９を、その下部にあるインターポリ絶縁膜８をストッパ膜として、方向Ｘと直交する方向Ｙに、所望の抜き幅、残し幅でエッチングする。その後、コントロールゲート９がエッチングされた場所において露出するインターポリ絶縁膜８とフローティングゲート３をエッチングして、図の奥行き方向にあるメモリセルのフローティングゲート３と隣接するフローティングゲート３との電気的導通をなくす。すると、個々のメモリセル１０が正しく機能する半導体装置が得られる。
【０１５５】
１つのメモリセル１０に対して、フローティングゲート３の側壁に露出する部分であり、かつインターポリ絶縁膜８の堆積時に、コントロールゲート９とフローティングゲート３の間の容量Ｃｃｆの増加に寄与する、長さ（Ｌ）は以下のように表わされる。
【０１５６】
0004049425.tif 000009
上式において、２の意味は、１つのメモリセルに対して露出する側壁は両側にあるということを意味する。
【０１５７】
ここで、各膜厚やメモリセル１０のフローティングゲートの幅（Ｘ2 ′）が±１０％変動したときに、Ｌがどの程度変動するか計算してみる。つまり、各膜厚やメモリセル１０のフローティングゲート３の幅（Ｘ2 ′）が±１０％変動したときに、コントロールゲート９とフローティングゲート３の間の容量Ｃｃｆがどの程度変動するかを、調べてみる。コントロールゲート９とフローティングゲート３の間の容量Ｃｃｆの最大値と最小値が、中心値に対して、どの程度変動するかを計算してみる。ただし、インターポリ絶縁膜８の膜厚や誘電率やコントロールゲート９とフローティングゲート３の間にあるインターポリ絶縁膜８の面積を決定するもう一方の長さ、つまり、コントロールゲート９のチャネル方向の長さは一定であるとする。各膜厚等の値は、以下のような妥当な値に定めた。
【０１５８】
Ｘ2 ′＝５００ｎｍ±１０％：図１２における、メモリセル１０のフローティングゲート幅
Ｄ＝２５０ｎｍ±１０％：フローティングゲート３の膜厚
Ｏ＝１０ｎｍ±１０％：図６における薄膜酸化膜１６の膜厚
上記の結果を示すと以下のとおりになる。
【０１５９】
Ｃｃｆｍａｘ＝１．１×Ｃｃｆｃｅｎｔｅｒ
Ｃｃｆｍｉｎ＝０．９×ＣｃｆＣＥＮＴＥＲ
上式で、ＣｃｆｍａｘはＣｃｆの最大値、ＣｃｆｃｅｎｔｅｒはＣｃｆの中心値、ＣｃｆｍｉｎはＣｃｆの最小値を表わしている。
【０１６０】
コントロールゲート９とフローティングゲート３の間の容量Ｃｃｆの変動率も±１０％であることがわかる。また、仮にカップリングレシオ（Ｃｐ）がこの発明のこの実施の形態で、Ｃｐ＝０．６５であるとすると、上記のようにコントロールゲート９とフローティングゲート３の間の容量Ｃｃｆの変動率が±１０％以内であり、かつ、フローティングゲート３とシリコン半導体基板１の間の容量Ｃｆｓが変わらないとすれば、カップリングレシオ（Ｃｐ）の変動率は、カップリングレシオＣｐの中心値＝０．５に対して、−４％〜＋３％の変動に収まり、安定しているといえる。
【０１６１】
また、１つのメモリセル１０に対して、露出したフローティングゲート３の側壁が、コントロールゲート９とフローティングゲート３の間の容量Ｃｃｆの増加にどの程度寄与するかを試算してみる。側壁分を利用した場合のコントロールゲート９とフローティングゲート３の間の容量ＣｃｆをＣｃｆ１とする。比較の対象となるコントロールゲート９とフローティングゲート３の間の容量Ｃｃｆは、側壁分が全く利用できない場合の容量であり、その容量をＣｃｆ２とする。そして、各膜厚には、以下のような妥当な値を当てる。
【０１６２】
Ｘ2 ′＝５００ｎｍ：メモリセルのフローティングゲート３の幅
Ｄ＝２５０ｎｍ：フローティングゲート３の膜厚
Ｏ＝１０ｎｍ：図６における薄膜酸化膜１６の膜厚
すると、Ｃｃｆ１とＣｃｆ２の関係は、式（３）を使用して試算すると、Ｃｃｆ１＝１．５８×Ｃｃｆ２となる。これにより約６０％も、コントロールゲート９とフローティングゲート３の間に容量Ｃｃｆが増加することがわかる。
【０１６３】
次に、コントロールゲート９とフローティングゲート３の間の容量Ｃｃｆが５８％増加した場合の、カップリングレシオ（Ｃｐ）の増加分を求める。コントロールゲート９とフローティングゲート３の間に容量Ｃｃｆが増加する前のカップリングレシオ、つまりフローティングゲート３の側壁を利用できないときのカップリングレシオＣｐ１を、今回、たとえばＣｐ１＝０．５０とする。すると、コントロールゲートとフローティングゲートの間の容量Ｃｃｆが増加した後のカップリングレシオＣｐ２は１．２２×Ｃｐ１となり、約２０％もカップリングレシオが増加することがわかる。
【０１６４】
実施の形態２
図１１は、実施の形態２に係る不揮発性半導体記憶装置の断面図である。
【０１６５】
図１１を参照して、実施の形態２に係る不揮発性半導体記憶装置は、シリコン半導体基板１を備える。シリコン半導体基板１の主表面中に、ライン状に形成された、トレンチ分離用のトレンチ５が設けられている。トレンチ５内を埋込むように、シリコン半導体基板１の上に厚膜酸化膜１２が埋込まれている。トレンチ５の両側であって、シリコン半導体基板の上に、トンネル酸化膜２を介在させて、フローティングゲート３が設けられている。フローティングゲート３の上に、インターポリ絶縁膜８を介在させてコントロールゲート９が設けられている。
【０１６６】
図１０を参照して、トレンチ５の側壁面とシリコン半導体基板１の表面との間のなす角度が直角の場合には、トレンチ５内を厚膜酸化膜６が埋込みにくくなる。すると、厚膜酸化膜６の中央に、空洞や深く細い溝ができることがある。この空洞や溝は、後のインターポリ絶縁膜８を堆積する前の、フッ酸溶液によるフローティングゲート３の洗浄時に、さらに深くなり、ひいては、エッチングによってその深い溝に入ったコントロールゲート９が除去できなくなる。ひいては、隣のコントロールゲート同士が電気的に導通するようになる。ひいては、メモリセルアレイのコントロールゲートの電圧がすべて同じ電圧となり、個々のメモリセルが正常に動作しないことがある。
【０１６７】
実施の形態２に係る装置によれば、トレンチ５の側壁面とシリコン半導体基板１の表面との間のなす角度が９０°未満であるので、厚膜酸化膜１２が、トレンチ５内へ埋込まれやすくなる。ひいては、上述のような問題点を生じさせない。
【０１６８】
図１１に示す不揮発性半導体記憶装置の製造方法は、図１〜図１０に示す、実施の形態１の場合の製造方法と、ほぼ同じである。しかし、図３を参照してシリコン窒化膜１１をハードマスクとして、順次、薄膜多結晶シリコン膜１５、薄膜酸化膜１６、フローティングゲート３、トンネル酸化膜２、シリコン半導体基板１をエッチングする工程だけが異なっている。実施の形態２では、まず、シリコン窒化膜１１をハードマスクとして、順次、薄膜多結晶シリコン膜１５、薄膜酸化膜１６、フローティングゲート３、トンネル酸化膜２を、シリコン窒化膜１１に対して自己整合的に、かつ、シリコン半導体基板１に対して垂直にエッチングしていく。しかし、その後の、シリコン半導体基板１のエッチングは、シリコン半導体基板１に対して垂直ではなく、図１１に示すように、９０°未満の角度αを付けてエッチングを行なう。９０°未満の角度αを付けて、シリコン半導体基板１に溝を掘ると、図４の工程において、厚膜酸化膜のトレンチ５の埋込みが問題なく行なえる。
【０１６９】
この方法によると、厚膜酸化膜６を、カバレッジの悪いＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）で形成しても、厚膜酸化膜の中央に、空洞や深く細い溝はできない。
【０１７０】
また、実施の形態２では、薄膜多結晶シリコン膜１５、薄膜酸化膜１６、フローティングゲート３、トンネル酸化膜２を、シリコン半導体基板１に対して垂直にエッチングしているが、これらも垂直にエッチングするのではなく、シリコン半導体基板１に対して、ある角度を付けてエッチングを行なえば、厚膜酸化膜６のトレンチ５への埋込性はさらによくなる。しかし、コントロールゲート９をインターポリ絶縁膜８をストッパ膜としてエッチングした後の、コントロールゲート９をエッチングした場所に露出するインターポリ絶縁膜８とフローティングゲート３のエッチングで、その上面の位置がフローティングゲート３の上面と下面の中央付近にある厚膜酸化膜１２が、フローティングゲート３のエッチングマスクとなる。すると、隣のメモリセル間のフローティングゲート３同士が電気的に導通している状態になり、メモリセルアレイのフローティングゲート電圧がすべて同じ電圧となり、個々のメモリセルが正常に動作しないことになる。
【０１７１】
したがって、シリコン窒化膜１１をハードマスクとして、順次、薄膜多結晶シリコン膜１５、薄膜酸化膜１６、フローティングゲート３、トンネル酸化膜２をシリコン半導体基板に対して垂直にエッチングし、シリコン半導体基板１を、９０°未満の角度αを付けてエッチングするのが好ましい。これによって、メモリセルがアレイ全体として正常に動作する不揮発性半導体記憶装置が得られる。
【０１７２】
【発明の効果】
請求項１に係る不揮発性半導体記憶装置によれば、トレンチの側壁面と半導体基板の上表面との間のなす角度が９０°未満であるので、厚膜酸化膜がトレンチ内へ埋込まれやすくなる。ひいては、正常に動作する半導体装置になる。
【０１９４】
本発明の不揮発性半導体記憶装置の製造方法によれば、トレンチの内部が、カーボン等のコンタミネーションによって汚染されない。また、フローティングゲートの上面表面や上面表面近傍のフローティングゲート内部にダメージを与えない不揮発性半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】  実施の形態１に係る不揮発性半導体記憶装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図２】  実施の形態１に係る不揮発性半導体記憶装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図３】  実施の形態１に係る不揮発性半導体記憶装置の製造方法の順序の第３の工程における半導体装置の断面図である。
【図４】  実施の形態１に係る不揮発性半導体記憶装置の製造方法の順序の第４の工程における半導体装置の断面図である。
【図５】  実施の形態１に係る不揮発性半導体記憶装置の製造方法の順序の第５の工程における半導体装置の断面図である。
【図６】  実施の形態１に係る不揮発性半導体記憶装置の製造方法の順序の第６の工程における半導体装置の断面図である。
【図７】  実施の形態１に係る不揮発性半導体記憶装置の製造方法の順序の第７の工程における半導体装置の断面図である。
【図８】  実施の形態１に係る不揮発性半導体記憶装置の製造方法の順序の第８の工程における半導体装置の断面図である。
【図９】  実施の形態１に係る不揮発性半導体記憶装置の製造方法の順序の第９の工程における半導体装置の断面図である。
【図１０】  実施の形態１に係る不揮発性半導体記憶装置の製造方法の順序の第１０の工程における半導体装置の断面図である。
【図１１】  実施の形態２に係る不揮発性半導体記憶装置の断面図である。
【図１２】  従来のトレンチ分離を備えた不揮発性半導体記憶装置の平面図である。
【図１３】  図１２におけるＡ−Ａ線に沿う断面図である。
【図１４】  図１２におけるＢ−Ｂ線に沿う断面図である。
【図１５】  従来の不揮発性半導体記憶装置の動作を説明するための図である。
【図１６】  第１の従来例にかかる不揮発性半導体記憶装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図１７】  第１の従来例にかかる不揮発性半導体記憶装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図１８】  第１の従来例にかかる不揮発性半導体記憶装置の製造方法の順序の第３の工程における半導体装置の断面図である。
【図１９】  第１の従来例にかかる不揮発性半導体記憶装置の製造方法の順序の第４の工程における半導体装置の断面図である。
【図２０】  第１の従来例にかかる不揮発性半導体記憶装置の製造方法の順序の第５の工程における半導体装置の断面図である。
【図２１】  第１の従来例にかかるの不揮発性半導体記憶装置の製造方法の順序の第６の工程における半導体装置の断面図である。
【図２２】  第２の従来例に係る不揮発性半導体記憶装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図２３】  第２の従来例に係る不揮発性半導体記憶装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図２４】  第２の従来例に係る不揮発性半導体記憶装置の製造方法の順序の第３の工程における半導体装置の断面図である。
【図２５】  第２の従来例に係る不揮発性半導体記憶装置の製造方法の順序の第４の工程における半導体装置の断面図である。
【図２６】  第２の従来例に係る不揮発性半導体記憶装置の製造方法の順序の第５の工程における半導体装置の断面図である。
【図２７】  第２の従来例に係る不揮発性半導体記憶装置の製造方法の順序の第６の工程における半導体装置の断面図である。
【図２８】  第２の従来例に係る不揮発性半導体記憶装置の製造方法の順序の第７の工程における半導体装置の断面図である。
【図２９】  第２の従来例に係る不揮発性半導体記憶装置の製造方法の順序の第８の工程における半導体装置の断面図である。
【図３０】  第２の従来例に係る不揮発性半導体記憶装置の製造方法の問題点を示す図である。
【図３１】  第２の従来例に係る不揮発性半導体記憶装置のメモリセルの等価回路図である。
【符号の説明】
１  シリコン半導体基板、２  トンネル酸化膜、３  フローティングゲート、８  インターポリ絶縁膜、９  コントロールゲート、１２  厚膜酸化膜。
【図１】
0004049425.tif 000010
【図２】
0004049425.tif 000011
【図３】
0004049425.tif 000012
【図４】
0004049425.tif 000013
【図５】
0004049425.tif 000014
【図６】
0004049425.tif 000015
【図７】
0004049425.tif 000016
【図８】
0004049425.tif 000017
【図９】
0004049425.tif 000018
【図１０】
0004049425.tif 000019
【図１１】
0004049425.tif 000020
【図１２】
0004049425.tif 000021
【図１３】
0004049425.tif 000022
【図１４】
0004049425.tif 000023
【図１５】
0004049425.tif 000024
【図１６】
0004049425.tif 000025
【図１７】
0004049425.tif 000026
【図１８】
0004049425.tif 000027
【図１９】
0004049425.tif 000028
【図２０】
0004049425.tif 000029
【図２１】
0004049425.tif 000030
【図２２】
0004049425.tif 000031
【図２３】
0004049425.tif 000032
【図２４】
0004049425.tif 000033
【図２５】
0004049425.tif 000034
【図２６】
0004049425.tif 000035
【図２７】
0004049425.tif 000036
【図２８】
0004049425.tif 000037
【図２９】
0004049425.tif 000038
【図３０】
0004049425.tif 000039
【図３１】
0004049425.tif 000040