(57)【特許請求の範囲】
【請求項１】
互いに異なる遅延時間を生じさせる複数段の遅延素子が直列に接続された可変遅延回路と、
前記遅延素子の組合せからなる遅延経路と遅延時間とが遅延時間順に格納され、前記遅延経路を指定する経路データを出力するリニアライズメモリとを備え、
基準クロック信号を所定時間遅延した遅延クロック信号を出力するタイミング発生器であって、
前記経路データを構成する全ビット信号のうち一部分の部分ビット信号に、当該部分ビット信号のビット数よりも多数の遅延素子候補が遅延時間順に割り当てられており、
前記遅延素子候補のうちから、選択する遅延素子全体を、当該遅延時素子候補の遅延時間順に沿ってシフトさせることで、前記部分ビット信号のビット数と同数の遅延素子を選択する選択部を備えるタイミング発生器。
【請求項２】
前記遅延素子候補は、前記可変遅延回路を構成する遅延素子のうち、最も遅延時間の短い遅延素子から、遅延時間の短い順に複数の遅延素子により構成されている請求の範囲第１項記載のタイミング発生器。
【請求項３】
前記遅延素子候補が受動素子のみからなる請求の範囲第１項又は第２項記載のタイミング発生器。
【請求項４】
前記遅延素子候補は、部分ビット信号のビット数より少なくとも一つ多い数の遅延素子より構成され、
前記選択部において、前記部分ビット信号の各ビット端子に、遅延時間が互いに隣接する遅延素子候補がそれぞれ割り当てられ、
隣接するビット端子に、遅延時間が互いに隣接する遅延素子候補が重複してそれぞれ割り当てられ、かつ、
前記ビット端子の各々につき、割り当てられた遅延素子候補のうちから、ビット端子どうしで重複しないように、一つの遅延素子が選択される請求の範囲第１項，第２項又は第３項記載のタイミング発生器。
【請求項５】
前記選択部は、外部端子から入力された信号により、遅延素子を選択する請求の範囲第１項，第２項，第３項又は第４項記載のタイミング発生器。
【請求項６】
前記選択部は、レーザリペアにより、遅延素子を選択する請求の範囲第１項，第２項，第３項又は第４項記載のタイミング発生器。
【請求項７】
基準クロック信号を所定時間遅延した遅延クロック信号を出力するタイミング発生器と、
前記基準クロック信号に同期して試験パターン信号を出力するパターン発生器と、
前記試験パターン信号を被試験デバイスに応じて整形し、試験対象の半導体素子へ入力する波形整形器と、
前記半導体素子の応答出力信号と前記期待値データ信号とを比較する論理比較器とを備えた半導体試験装置であって、
前記タイミング発生器は、
互いに異なる遅延時間を生じさせる複数段の遅延素子が直列に接続された可変遅延回路と、
前記遅延素子の組合せからなる遅延経路と遅延時間とが遅延時間順に格納され、前記遅延経路を指定する経路データを出力するリニアライズメモリとを備え、
前記経路データを構成する全ビット信号のうち一部分の部分ビット信号に、当該部分ビット信号に割り当てられた遅延時間の帯域と同一帯域内の遅延時間を有する遅延素子が、当該部分ビット信号のビット数よりも多数個予備的に、遅延時間順に割り当てられており、
予備的に割り当てられた遅延素子のうちから、選択する遅延素子全体を、遅延時素子の遅延時間順に沿ってシフトさせることで、前記部分ビット信号のビット数と同数の遅延素子を選択する選択部を備える半導体試験装置。
【発明の詳細な説明】
技術分野
この発明は、タイミング発生器に関し、特に、可変遅延回路に冗長回路を設け、設計値に近いタイミング精度を実現できるタイミング発生器及びそれを備えた半導体試験装置に関する。
背景技術
本発明の説明に先立ち、本発明の理解を容易にするため、第５図を参照して、従来の半導体試験装置について説明する。
第５図に示すように、半導体試験装置は、一般に、タイミング発生器１ａ、パターン発生器２、波形整形器３及び論理比較回路５により構成されている。
タイミング発生器１ａは、可変遅延回路１１ａにより、基準クロック信号を所望時間遅延させた遅延クロック信号を出力する。可変遅延回路１１ａは、互いに異なる遅延時間をそれぞれ発生する複数の遅延素子から構成されている。また、各遅延素子には、効率的な組合せを実現するため、通常、前段の遅延素子の遅延時間の約２倍の遅延時間が順次に設定されている。
パターン発生器２は、遅延クロック信号に同期して、試験パターン信号及び期待値パターン信号を出力する。
波形整形器３は、試験パターン信号を試験に必要な波形に整形して試験対象の半導体デバイス（以下、「ＤＵＴ」（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）とも略記する。）４へ入力する。
そして、論理比較器５は、ＤＵＴ４の応答出力と、期待値データ信号とを比較する。そして、その一致、不一致によりＤＵＴ４の良否を判定する。
ここで、半導体試験装置の動作タイミングは、タイミング発生器１ａから出力される遅延クロック信号により決定される。タイミング発生器１ａでは、可変遅延回路１１ａを構成する複数の遅延素子の組合せにより、基準クロックを所望の時間遅延させて遅延クロックを発生させている。
可変遅延回路を構成する各遅延素子は、一般に、遅延時間の帯域によって構成が異なっている。例えば、クロック周期よりも長い遅延時間を発生させる遅延素子としては、フリップフロップが用いられる。フリップフロップを組み合わせることにより、クロック周期の整数倍の遅延時間が容易に得られる。例えば、クロック周期が４ナノ秒（ｎｓ）の場合は、その整数倍の遅延時間が容易に得られる。
また、クロック周期よりも短く、かつ、インバータ２段分の遅延量よりも長い遅延時間を発生する遅延素子としては、通常、直列に接続されたインバータが用いられる。さらに、インバータ２段分の遅延量よりも短い遅延時間を発生する遅延素子としては、通常、インバータの負荷容量が用いられる。
次に、第６図を参照して、従来の可変遅延回路の一例について説明する。
第６図に示す可変遅延回路では、インバータを多段接続した二つの遅延素子１３０及び１４０と、負荷容量を用いた三つの遅延素子１００、１１０及び１２０とを直列に接続している。
遅延素子１４０は、インバータを四段直列に接続した遅延経路１４３と、この遅延経路の迂回路１４２と、経路データのうちのビットＤ４の値によって遅延経路１４３又は迂回路１４２を選択する経路選択部１４１とにより構成されている。遅延経路１４３が選択された場合、遅延素子１４０において、遅延時間ｔ４が発生する。
遅延素子１３０は、インバータを二段直列に接続した遅延経路１３３と、この遅延経路の迂回路１３２と、経路データのうちのビットＤ３の値によって遅延経路１３３又は迂回路１３２を選択する経路選択部１３１とにより構成されている。遅延経路１３３が選択された場合、遅延素子１３０において、遅延時間ｔ３が発生する。
また、遅延素子１００、１１０及び１２０では、それぞれインバータに、スイッチング素子を介して負荷容量Ｃが接続されている。そして、経路データのうちのビットＤ０、Ｄ１及びＤ２の値によって、スイッチング素子が開閉する。各遅延素子においては、スイッチング素子が閉じた場合（導通状態となった場合）に、それぞれ遅延時間ｔ０、ｔ１及びｔ２が発生する。
そして、遅延素子の組合せを指定する経路データ（Ｄ０〜Ｄ４）は、遅延時間と対応づけられ、遅延時間の順に、リニアライズメモリ１２（第５図参照）に格納されている。これにより、経路データを指定することにより、所望の遅延時間の遅延クロックを生成することができる。
ところで、タイミング発生器を構成する可変遅延回路においては、遅延素子の品質にばらつきがあり、遅延素子の遅延時間は設計値に対して誤差を有している。このため、遅延素子の組合せにより実際に与えられる遅延時間と、当初設計した遅延時間との間に大きな誤差が生じることがある。
その結果、遅延素子を組み合わせて得られる遅延時間の間隔にばらつきが生じ、可変遅延回路の時間分解能が低下してしまう。このため、設計通りのタイミング精度を実現するために可変遅延回路を作り直す必要が生じ、開発工期の遅れの原因となる。
ここで、第６図に示した遅延素子１００、１１０及び１２０の設計遅延時間がそれぞれｔ０＝２ｐｓ、ｔ１＝４ｐｓ及びｔ２＝８ｐｓの場合について説明する。この場合、これら三つの遅延素子を組み合わせて、ｔ０＝２ｐｓ、ｔ１＝４ｐｓ、ｔ０＋ｔ１＝６ｐｓ、ｔ２＝８ｐｓ、ｔ２＋ｔ０＝１０ｐｓ、ｔ２＋ｔ１＝１２ｐｓ、ｔ２＋ｔ１＋ｔ０＝１４ｐｓの遅延時間を発生させることができる。この場合、各遅延時間どうしの間隔はいずれも２ｐｓであるので、時間分解能は２ｐｓとなる。
ところが、例えば遅延素子１００の遅延時間ｔ０が設計値２ｐｓよりも大きくずれた場合には、発生遅延時間の間隔にばらつきが生じ、時間分可能が低下する。例えばｔ０＝１ｐｓとなった場合には、ｔ０＝１ｐｓ、ｔ１＝４ｐｓ、ｔ０＋ｔ１＝５ｐｓ、ｔ２＝８ｐｓ、ｔ２＋ｔ０＝９ｐｓ、ｔ２＋ｔ１＝１２ｐｓ、ｔ２＋ｔ１＋ｔ０＝１３ｐｓとなる。この場合、遅延時間どうしの間隔が最大３ｐｓとなってしまう場合が生じる。このため、時間分解能が３ｐｓに低下してしまうことになる。
遅延時間どうしの間隔を狭くするには、可変遅延回路を構成する遅延素子の数を増やし、遅延素子どうしの遅延時間差そのものを狭くすることが考えられる。
しかしながら、遅延素子の数を増やすと、遅延素子を選択する経路データのビット数も増やさなければならなくなる。その結果、リニアライズメモリのメモリ容量が増大してしまうことになる。
従って、本発明は、上記の事情にかんがみてなされたものであり、経路データのビット数を増やすことなく、可変遅延回路の遅延時間の誤差を吸収し、設計値からのタイミング精度の悪化を最小限に抑制することができるタイミング発生器及びそれを備えた半導体試験装置の提供を目的としている。
発明の開示
本発明は、互いに異なる遅延時間を生じさせる複数段の遅延素子が直列に接続された可変遅延回路と、遅延素子の組合せからなる遅延経路と遅延時間とが遅延時間順に格納され、遅延経路を指定する経路データを出力するリニアライズメモリとを備え、基準クロック信号を所定時間遅延した遅延クロック信号を出力するタイミング発生器であって、経路データを構成する全ビット信号のうち一部分の部分ビット信号に、当該部分ビット信号のビット数よりも多数の遅延素子候補が割り当てられており、遅延素子候補のうちから、部分ビット信号のビット数と同数の遅延素子を選択する選択部を備える構成としてある。
このように、本発明のタイミング発生器によれば、部分ビット信号のビット数よりも多数の遅延素子候補をあらかじめ割り当てておき、遅延素子候補の中から実際に使用する遅延素子を選択する。
これにより、遅延素子候補中の遅延素子の遅延時間が設計値から大きくずれていた場合においても、ビット数分の他の遅延素子候補を組み合わせて選択することができる。その結果、部分ビット信号に対応する遅延素子を組み合わせて誤差を吸収し、遅延時間の間隔のばらつきを最小限に抑制することができる。従って、本発明によれば、経路データのビット数を増やすことなく、可変遅延回路の遅延時間の誤差を吸収し、設計通りのタイミング精度を実現することができる。
また、本発明の遅延素子候補は、可変遅延回路を構成する遅延素子のうち、最も遅延時間の短い遅延素子から、遅延時間の短い順に複数の遅延素子により構成してある。これにより、遅延時間の間隔のばらつきに最も影響の大きい、遅延時間の短い遅延素子の誤差の影響を抑制することができる。
ここで、本発明は、遅延素子候補を受動素子のみからなる構成とすることができる。これにより、コンデンサや抵抗器等の任意の受動素子によって本発明に係るタイミング発生回路を構成することができ、簡易な構成のみで本発明を実施することが可能となり、このようなタイミング発生器を実装することで、構成が簡易で、汎用性，拡張性等にも優れた半導体試験装置を実現できるようになる。
また、本発明の遅延素子候補は、部分ビット信号のビット数よりも少なくとも一つ多い遅延素子より構成され、選択部において、部分ビット信号の各ビット端子に、遅延時間が互いに隣接する遅延素子候補がそれぞれ割り当てられ、隣接するビット端子に、遅延時間が互いに隣接する遅延素子候補が重複してそれぞれ割り当てられ、かつ、ビット端子の各々につき、割り当てられた遅延素子候補のうちから、ビット端子どうしで重複しないように、一つの遅延素子が選択される構成としてある。これにより、遅延素子候補のうちからビット数分の遅延素子を容易に選択することができる。また、隣接する複数（二つ）の遅延素子候補が重複して割り当てられているので、選択する遅延素子全体を順次にシフトさせることもできる。
また、本発明の選択部は、外部端子から入力された信号により、遅延素子を選択する構成としてある。これにより、遅延素子候補の中からビット数分の遅延素子を容易に選択することができる。
また、本発明の選択部は、レーザリペアにより、遅延素子を選択する構成としてもよい。これによっても、遅延素子候補の中からビット数分の遅延素子を容易に選択することができる。
さらに、本発明の半導体試験装置は、基準クロック信号を所定時間遅延した遅延クロック信号を出力するタイミング発生器と、基準クロック信号に同期して試験パターン信号を出力するパターン発生器と、試験パターン信号を被試験デバイスに応じて整形し、試験対象の半導体素子へ入力する波形整形器と、半導体素子の応答出力信号と期待値データ信号とを比較する論理比較器とを備えた半導体試験装置であって、タイミング発生器は、互いに異なる遅延時間を生じさせる複数段の遅延素子が直列に接続された可変遅延回路と、遅延素子の組合せからなる遅延経路と遅延時間とが遅延時間順に格納され、遅延経路を指定する経路データを出力するリニアライズメモリとを備え、経路データを構成する全ビット信号のうち一部分の部分ビット信号に、当該部分ビット信号に割り当てられた遅延時間の帯域と同一帯域内の遅延時間を有する遅延素子が、当該部分ビット信号のビット数よりも多数個予備的に割り当てられており、予備的に割り当てられた遅延素子のうちから、部分ビット信号のビット数と同数の遅延素子を選択する選択部を備える構成としてある。
このように、本発明の半導体試験装置によれば、タイミング発生器において、部分ビット信号のビット数よりも多数の遅延素子候補をあらかじめ割り当てておき、遅延素子候補の中から実際に使用する遅延素子を選択する。
これにより、遅延素子候補中の遅延素子の遅延時間が設計値から大きくずれていた場合においても、ビット数分の他の遅延素子候補を組み合わせて選択することができる。その結果、部分ビット信号に対応する遅延素子を組み合わせて誤差を吸収し、遅延時間の間隔のばらつきを最小限に抑制することができる。これにより、経路データのビット数を増やすことなく、可変遅延回路の遅延時間の誤差を吸収し、設計通りのタイミング精度を実現することができる。
発明を実施するための最良の形態
本発明をより詳細に説明するために、添付の図面を参照して、本発明に係るタイミング発生器及び半導体試験回路の好ましい実施形態について説明する。
まず、第１図を参照して、本発明に係る半導体試験装置の一実施形態の構成について説明する。
第１図に示すように、本実施形態の半導体試験装置は、タイミング発生器１，パターン発生器２，波形整形器３及び論理比較回路５により構成されている。
タイミング発生器１は、可変遅延回路１１により、基準クロック信号を所望時間遅延させた遅延クロック信号を出力する。
パターン発生器２は、遅延クロック信号に同期して、試験パターン信号及び期待値パターン信号を出力する。
波形整形器３は、試験パターン信号を試験に必要な波形に整形して試験対象の半導体デバイス（ＤＵＴ）４へ入力する。
また、論理比較器５は、ＤＵＴ４の応答出力と、期待値データ信号とを比較する。そして、その一致、不一致によりＤＵＴ４の良否を判定する。
そして、本実施形態のタイミング発生器１は、可変遅延回路１１及びリニアライズメモリ１２を備えるとともに、選択部１３を備えている。
可変遅延回路１１は、互いに異なる遅延時間を生じさせる複数段の遅延素子が直列に接続されている。
また、リニアライズメモリ１２には、遅延素子の組合せを指定する経路データ（Ｄ０〜Ｄ４）が遅延時間と対応づけられ、遅延時間の順に格納されている。そして、リニアライズメモリ１２は、遅延経路を指定する経路データを出力する。
本実施形態では、遅延データは、（ｍ＋ｎ）ビットのビット信号（二値信号）から構成されている。そして遅延データを構成する全ビット信号のうち、下位ｍビットのビット信号を直接可変遅延回路１１へ入力し、上位ｎビットの部分ビット信号を選択部１３へ入力している。
選択部１３においては、この部分ビット信号に、ビット数（ｎ）よりも多数の（ｎ＋２）個の遅延素子候補が割り当てられている。そして、選択部１３は、（ｎ＋２）個の遅延素子候補のうちから、部分ビット信号のビット数と同数の（ｎ）個遅延素子を選択する。
ここで、第２図を参照して、本実施形態の可変遅延回路１１の構成について説明する。
可変遅延回路１１では、インバータを多段接続した二つの遅延素子１３０及び１４０と、負荷容量を用いた五つの遅延素子１０５、１００ａ、１１０ａ、１２０ａ及び１２５とを直列に接続している。
遅延素子１４０は、インバータを四段直列に接続した遅延経路１４３と、この遅延経路の迂回路１４２と、経路データのうちのビットＤ４の値によって遅延経路１４３又は迂回路１４２を選択する経路選択部１４１とにより構成されている。遅延経路１４３が選択された場合、遅延素子１４０において、遅延時間ｔ４が発生する。
遅延素子１３０は、インバータを二段直列に接続した遅延経路１３３と、この遅延経路の迂回路１３２と、経路データのうちのビットＤ３の値によって遅延経路１３３又は迂回路１３２を選択する経路選択部１３１とにより構成されている。遅延経路１３３が選択された場合、遅延素子１３０において、遅延時間ｔ３が発生する。
また、遅延素子１０５，１００ａ，１１０ａ，１２０ａ及び１２５には、それぞれインバータに、スイッチング素子を介して負荷容量Ｃが接続されている。各負荷容量Ｃには、例えば、トランジスタのゲート容量を利用するとよい。そして、スイッチング素子が閉じると、インバータに負荷容量Ｃが加わり、各遅延素子で、それぞれｔＬ，ｔ０ａ，ｔ１ａ，ｔ２ａ及びｔＨの遅延時間が発生する。なお、発生時間は、ｔＬ＜ｔ０ａ＜ｔ１ａ＜ｔ２ａ＜ｔＨ＜ｔ３＜ｔ４の関係を有する。
そして、第６図に示した従来例の遅延素子１００、１１０及び１２０の遅延時間が、それぞれｔ０＝２ｐｓ，ｔ１＝４ｐｓ，ｔ２＝８ｐｓの場合、本実施形態の遅延素子１０５，１００ａ，１１０ａ，１２０ａ及び１２５の遅延時間は、例えば、ｔＬ＝１．４ｐｓ，ｔ０ａ＝２．５ｐｓ，ｔ１ａ＝４．５ｐｓ，ｔ２ａ＝８ｐｓ，ｔＨ＝１４ｐｓとするとよい。
ここで、Ｄ０〜Ｄ２の３ビットの部分ビット信号に割り当てられた遅延時間の帯域と同一帯域内の遅延時間を有する遅延素子候補を５つ設けているので、各遅延素子候補の遅延時間どうしの間隔は、従来例の場合よりも短くなっている。
各スイッチング素子の開閉は、それぞれ制御信号のビット値Ｅ０〜Ｅ４により制御される。各遅延素子においては、スイッチング素子は、例えば、トランスファゲートで構成するとよい。その場合、制御信号のビット値が例えば「１」の場合にゲートが閉じ（導通状態となり）、「０」の場合にゲートが開く（非導通状態となる）ようにするとよい。
そして、本実施形態では、経路データの全ビット信号のうち、ｍ＝２ビット（Ｄ４及びＤ３）、部分ビット信号がｎ＝３ビット（Ｄ２、Ｄ１及びＤ０）に該当する。そして、第３図の（Ａ）に示すように、部分ビット信号の３ビットＤ０，Ｄ１及びＤ２に、制御信号の５ビット（Ｅ０〜Ｅ４）が割り当てられている。
すなわち、可変遅延回路を構成する遅延素子のうち、遅延時間の間隔のばらつきに最も影響の大きい遅延時間の短い遅延素子から、遅延時間の短い順に五つの遅延素子１０５，１００ａ，１１０ａ，１２０ａ及び１２５が、遅延素子候補に割り当てられている。
そして、選択部１３は、この５ビットの制御信号Ｅ０〜Ｅ４のうちから３ビットを選択して、部分ビット信号Ｄ０〜Ｄ２に接続している。
遅延素子の選択にあたっては、選択部１３は、例えば、第３図の（Ａ）に示すように、外部端子からの入力信号により選択するとよい。
また、選択部１３は、レーザリペアにより、遅延素子を選択してもよい。その場合、あらかじめ、部分ビット信号の各ビット端子に、遅延時間が互いに隣接する三つの遅延素子候補を、遅延時間が互いに隣接する二つの遅延素子候補が重複してそれぞれ割り当てておくとよい。例えば、第３図の（Ｂ）に示すように、Ｄ０の端子にＥ０，Ｅ１及びＥ２を割り当て、Ｄ１の端子にＥ１，Ｅ２及びＥ３を割り当て、Ｄ２の端子にＥ２，Ｅ３及びＥ４を割り当てておくとよい。
そして、ビット端子Ｄ０〜Ｄ２の各々につき、割り当てられた三つの遅延素子候補のうちから、ビット端子どうしで重複しないように、一つの遅延素子が選択される構成としてある。例えば、第３図の（Ｂ）に示す例では、Ｄ０端子についてＥ２端子を選択し、Ｄ１端子についてＥ３端子を選択し、Ｄ２端子についてＥ４端子を選択している。
なお、第３図の（Ｂ）では、レーザリペアにより断線した箇所に「×」印を付けている。
このように、遅延素子候補を余分に割り当てておき、後からビット数分の遅延素子を選択するので、経路データのビット数を増やすことなく、遅延時間の製造誤差を吸収することができる。その結果、遅延時間が設計値から大きくずれていた場合においても、可変遅延回路を作り直すことなく、設計通りのタイミング精度を実現することができる。
以上説明した実施形態においては、本発明を特定の条件で構成した例について説明したが、本発明は、種々の変更を行うことができる。
例えば、上述した実施形態においては、部分ビット信号のビット数よりも二つ多い遅延素子候補を割り当てた例について説明したが、遅延素子候補の数はこれに限定されない。例えば、部分ビット信号のビット数よりも三つ以上多い遅延素子候補を割り当ててもよい。すなわち、本発明では、部分ビット信号のビット数よりも少なくとも一つ以上多い数の遅延素子候補を割り当てるようにすれば、それら遅延素子候補の組合せによって遅延時間の誤差を吸収することができるものである。
なお、上述した実施形態においては、経路データのうち、遅延時間の短い部分ビット信号にのみ遅延素子候補を割り当てたが、本発明では、経路データの全ビット信号に対して、遅延素子候補を割り当ててもよい。
また、上述した実施形態においては、複数の各遅延素子候補を、それぞれ一対のインバータとコンデンサ及びスイッチからなる構成としていたが（第２図参照）、本発明に係る遅延素子候補はこの構成に限定されるものではなく、任意の素子，回路を組み合わせることによっても遅延素子を構成することができる。
例えば、第２図に示す構成に代えて、第４図に示すような遅延素子を用いることもできる。同図に示す例では、一対のインバータ２００が一つ備えられ、このインバータ２００にスイッチを介して選択的に接続される１〜ｎ個の受動素子（コンデンサ）からなる遅延素子２０１ａ〜２０１ｎを備える構成となっている。この場合にも、上述した第一実施形態の場合と同様、複数の遅延素子の組合せによって遅延時間の誤差を吸収することができる。
ここで、本発明に係る遅延素子候補は、上述したインバータやスイッチを省略することもでき、少なくとも受動素子のみによって構成することができる。また、遅延素子候補となる受動素子としては、第２図，第４図に示したコンデンサの他、抵抗器など公知の受動素子を用いることができる。
産業上の利用可能性
以上、詳細に説明したように、本発明に係るタイミング発生回路は、部分ビット信号のビット数よりも多数の遅延素子候補をあらかじめ割り当てておき、遅延素子候補の中から実際に使用する遅延素子を選択することができる。これにより、遅延素子候補中の遅延素子の遅延時間が設計値から大きくずれていた場合においても、ビット数分の他の遅延素子候補を組み合わせて選択することができる。
その結果、部分ビット信号に対応する遅延素子を組み合わせて誤差を吸収し、遅延時間の間隔のばらつきを最小限に抑制することができるので、経路データのビット数を増やすことなく、可変遅延回路の遅延時間の誤差を吸収し、設計通りのタイミング精度を実現でき、可変遅延回路を作り直すことなく設計通りのタイミング精度を実現することができる。
従って、本発明は、設計通りの高精度なタイミング発生が要求される半導体試験装置に実装されるタイミング発生器に有用である。
【図面の簡単な説明】
第１図は、本発明に係る半導体試験装置の好ましい実施形態の構成を説明するためのブロック図である。
第２図は、本発明に係る可変遅延回路の好ましい実施形態の構成を説明するためのブロック図である。
第３図（Ａ）及び（Ｂ）は、本発明に係る選択部の好ましい実施形態を説明するための模式図である。
第４図は、本発明に係る可変遅延回路の他の実施形態の構成を説明するためのブロック図である。
第５図は、従来例の半導体試験装置の構成を説明するためのブロック図である。
第６図は、従来例の可変遅延回路の構成を説明するためのブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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