(57)【特許請求の範囲】
【請求項１】
横型バイポーラ・トランジスタ及び薄膜抵抗素子が共通の半導体基板上に混載されている半導体装置であって、
前記横型バイポーラ・トランジスタのベース領域が、シラン系化合物を用いて成膜され順に積層された第１絶縁膜及び第２絶縁膜によって被覆され、前記薄膜抵抗素子の抵抗層が、前記第２絶縁膜によって被覆されており、
前記横型バイポーラ・トランジスタのエミッタ電極及びコレクタ電極並びに前記薄膜抵抗素子の抵抗接続電極が、順に積層されたチタン系バリヤメタル膜及び導電材料膜からなり、前記横型バイポーラ・トランジスタのエミッタ取出し電極及びコレクタ取出し電極並びに前記薄膜抵抗素子の抵抗層をなすそれぞれの半導体膜上の前記第２絶縁膜に開口された接続窓を介して、前記半導体膜にそれぞれ接続されており、
前記第２絶縁膜が、第１シリコン酸化膜とシリコン窒化膜と第２シリコン酸化膜とが順に積層された積層膜からなることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板上に、ダブルポリシリコン構造の縦型バイポーラ・トランジスタが混載されており、
前記ダブルポリシリコン構造の縦型バイポーラ・トランジスタのベース電極が、順に積層されたチタン系バリヤメタル膜及び導電材料膜からなり、ベース取出し電極をなす半導体膜上の前記第２絶縁膜に開口された接続窓を介して、前記半導体膜に接続されていることを特徴とする半導体装置。
【請求項３】
シングルポリシリコン構造の縦型バイポーラ・トランジスタ及び薄膜抵抗素子が共通の半導体基板上に混載されている半導体装置であって、
前記シングルポリシリコン構造の縦型バイポーラ・トランジスタのベース領域が、シラン系化合物を用いて成膜され順に積層された第１絶縁膜及び第２絶縁膜によって被覆され、前記薄膜抵抗素子の抵抗層が、前記第２絶縁膜によって被覆されており、
前記シングルポリシリコン構造の縦型バイポーラ・トランジスタのエミッタ電極及びコレクタ電極並びに前記薄膜抵抗素子の抵抗接続電極が、順に積層されたチタン系バリヤメタル膜及び導電材料膜からなり、前記シングルポリシリコン構造の縦型バイポーラ・トランジスタのエミッタ取出し電極及びコレクタ取出し電極並びに前記薄膜抵抗素子の抵抗層をなすそれぞれの半導体膜上の前記第２絶縁膜に開口された接続窓を介して、前記半導体膜にそれぞれ接続されており、
前記第２絶縁膜が、シリコン窒化膜とシリコン酸化膜とが順に積層された積層膜からなることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記半導体基板上に、ダブルポリシリコン構造の縦型バイポーラ・トランジスタが混載されており、
前記ダブルポリシリコン構造の縦型バイポーラ・トランジスタのベース電極が、順に積層されたチタン系バリヤメタル膜及び導電材料膜からなり、ベース取出し電極をなす半導体膜上の前記第２絶縁膜に開口された接続窓を介して、前記半導体膜に接続されていることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置において、
前記半導体基板上に、シリコン窒化膜を容量絶縁膜とする容量素子が混載されていることを特徴とする半導体装置。
【請求項６】
横型バイポーラ・トランジスタ、容量素子、及び薄膜抵抗素子が共通の半導体基板上に混載されている半導体装置の製造方法であって、
前記半導体基板上にシラン系化合物を用いて絶縁膜を成膜した後、前記絶縁膜をパターニングして、前記横型バイポーラ・トランジスタのエミッタ及びコレクタの取出し電極窓を開口する第１工程と、
基体全面に所定の不純物が添加された第１半導体膜を堆積した後、前記第１半導体膜をパターニングして、前記横型バイポーラ・トランジスタの前記取出し電極窓をそれぞれ被覆するエミッタ取出し電極及びコレクタ取出し電極、前記容量素子の下部電極、並びに前記薄膜抵抗素子の抵抗層を形成する第２工程と、
基体全面に第１シリコン酸化膜を成膜した後、前記第１シリコン酸化膜をパターニングして、前記容量素子の容量窓を開口する第３工程と、
基体全面にシリコン窒化膜及び第２シリコン酸化膜を順に成膜した後、前記第２シリコン酸化膜をパターニングして、前記容量素子の容量絶縁膜をなす前記シリコン窒化膜上に上部電極窓を開口する第４工程と、
基体全面に所定の不純物が添加された第２半導体膜を堆積した後、前記第２半導体膜をパターニングして、前記容量素子の前記上部電極窓を被覆する上部電極を形成する第５工程と、
前記第２シリコン酸化膜、前記シリコン窒化膜、及び前記第１シリコン酸化膜をパターニングして、前記横型バイポーラ・トランジスタの前記エミッタ取出し電極及び前記コレクタ取出し電極、前記容量素子の前記下部電極、並びに前記薄膜抵抗素子の前記抵抗層にそれぞれ臨む接続窓を開口する第６工程と、
基体全面に、チタン系バリヤメタル膜及び導電材料膜を順に堆積した後、前記導電材料膜及び前記チタン系バリヤメタル膜をパターニングして、前記接続窓を被覆する前記横型バイポーラ・トランジスタのエミッタ電極及びコレクタ電極、前記容量素子の容量接続電極、並びに前記薄膜抵抗素子の抵抗接続電極を形成する第７工程とを有することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記半導体基板上に、ダブルポリシリコン構造の縦型バイポーラ・トランジスタが混載されている半導体装置の製造方法であって、
前記第１工程が、同時に、前記絶縁膜をパターニングして、前記縦型バイポーラ・トランジスタのベースの取出し電極窓を開口する工程であり、
前記第２工程が、同時に、前記第１半導体膜をパターニングして、前記縦型バイポーラ・トランジスタの前記取出し電極窓を被覆するベース取出し電極を形成する工程であり、前記第５工程が、同時に、前記第２半導体膜をパターニングして、前記縦型バイポーラ・トランジスタのエミッタ取出し電極を形成する工程であり、
前記第６工程が、同時に、前記第２シリコン酸化膜、前記シリコン窒化膜、及び前記第１シリコン酸化膜をパターニングして、前記縦型バイポーラ・トランジスタの前記ベース取出し電極に臨む接続窓を開口する工程であり、
前記第７工程が、同時に、前記チタン系バリヤメタル膜及び前記導電材料膜をパターニングして、前記接続窓を被覆する前記縦型バイポーラ・トランジスタのベース電極を形成する工程であることを特徴とする半導体装置の製造方法。
【請求項８】
シングルポリシリコン構造の縦型バイポーラ・トランジスタ、容量素子、及び薄膜抵抗素子が共通の半導体基板上に混載されている半導体装置の製造方法であって、
前記半導体基板上にシラン系化合物を用いて第１シリコン酸化膜を成膜した後、前記第１シリコン酸化膜をパターニングして、前記容量素子の容量窓を開口する第１工程と、
基体全面に第１シリコン窒化膜を成膜した後、前記第１シリコン窒化膜をパターニングして、前記容量素子の容量絶縁膜を形成する第２工程と、
前記第１シリコン酸化膜をパターニングして、前記シングルポリシリコン構造の縦型バイポーラ・トランジスタのエミッタ及びコレクタの取出し電極窓を開口する第３工程と、
基体全面に所定の不純物が添加された半導体膜を堆積した後、前記半導体膜をパターニングして、前記シングルポリシリコン構造の縦型バイポーラ・トランジスタの前記取出し電極窓をそれぞれ被覆するエミッタ取出し電極及びコレクタ取出し電極、前記容量素子の上部電極、並びに前記薄膜抵抗素子の抵抗層を形成する第４工程と、
基体全面に第２シリコン窒化膜及び第２シリコン酸化膜を順に成膜した後、前記第２シリコン酸化膜及び前記第２シリコン窒化膜をパターニングして、前記縦型バイポーラ・トランジスタの前記エミッタ取出し電極及び前記コレクタ取出し電極、前記容量素子の前記上部電極、並びに前記薄膜抵抗素子の前記抵抗層にそれぞれ臨む接続窓を開口する第５工程と、
基体全面にチタン系バリヤメタル膜及び導電材料膜を順に堆積した後、前記導電材料膜及び前記チタン系バリヤメタル膜をパターニングして、前記接続窓を被覆する前記シングルポリシリコン構造の縦型バイポーラ・トランジスタのエミッタ電極及びコレクタ電極、前記容量素子の上部接続電極、並びに前記薄膜抵抗素子の抵抗接続電極を形成する第６工程とを有することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記第２工程が、基体全面に第１シリコン窒化膜を成膜した後、前記第１シリコン窒化膜をパターニングして、前記容量素子の容量絶縁膜を形成すると共に、前記シングルポリシリコン構造の縦型バイポーラ・トランジスタのベース領域保護膜を形成する工程であり、
前記第３工程が、前記ベース領域保護膜及び前記第１シリコン酸化膜をパターニングして、前記シングルポリシリコン構造の縦型バイポーラ・トランジスタのエミッタ及びコレクタの取出し電極窓を開口する工程であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８又は９に記載の半導体装置の製造方法において、
前記半導体基板上に、ダブルポリシリコン構造の縦型バイポーラ・トランジスタが混載されている半導体装置の製造方法であって、
前記第３工程が、同時に、前記第１シリコン酸化膜をパターニングして、前記ダブルポリシリコン構造の縦型バイポーラ・トランジスタのベースの取出し電極窓を開口する工程であり、
前記第４工程が、同時に、前記半導体膜をパターニングして、前記ダブルポリシリコン構造の縦型バイポーラ・トランジスタの前記取出し電極窓を被覆するベース取出し電極を形成する工程であり、
前記第５工程が、同時に、前記第２シリコン酸化膜及び前記第２シリコン窒化膜をパターニングして、前記ダブルポリシリコン構造の縦型バイポーラ・トランジスタの前記ベース取出し電極に臨む接続窓開口する工程であり、
前記第６工程が、同時に、前記導電材料膜及び前記チタン系バリヤメタル膜をパターニングして、前記接続窓を被覆する前記ダブルポリシリコン構造の縦型バイポーラ・トランジスタのベース電極を形成する工程であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特にバイポーラ・トランジスタ、容量素子、及び薄膜抵抗素子が共通の半導体基板上に混載されている半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
ＡＳＩＣ（Application Specific Integrated Circuit ；特定用途向け集積回路）やロジックＬＳＩ（Large Scale Integration ；大規模集積回路）の分野においては、共通の半導体基板上にバイポーラ・トランジスタや容量素子や薄膜抵抗素子等の種々の素子を混載することが一般に行われている。そして、このような半導体装置は、従来、次のような製造プロセスによって作製されている。
【０００３】
先ず、相補関係をなすダブルポリシリコン構造の縦（Vertical）型ＮＰＮバイポーラ・トランジスタ（以下、単に「Ｖ−ＮＰＮトランジスタ」と表記する）及び横（Lateral ）型ＰＮＰバイポーラ・トランジスタ（以下、単に「Ｌ−ＰＮＰトランジスタ」と表記する）、ＭＩＳ（Metal Insulator Semicomductor ）構造の容量素子（以下、単に「ＭＩＳ容量素子」と表記する）、並びにポリシリコン（Poly Silicon）層を抵抗層とする薄膜抵抗素子（以下、単に「ポリシリコン抵抗素子」と表記する）が共通の半導体基板上に混載されている半導体装置の製造方法を、第１の従来例として、図３８〜図５１を用いて説明する。
【０００４】
なお、これらの図３８〜図５１においては、紙面の都合上、単一の半導体基板を上下２段に分けて記載し、上段にＶ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの形成領域、下段にＭＩＳ容量素子とポリシリコン抵抗素子の形成領域をそれぞれ示す。
【０００５】
また、図中において使用する符号のうち、アルファベットの添字V はＶ−ＮＰＮトランジスタ、添字L はＬ−ＰＮＰトランジスタ、添字M はＭＩＳ容量素子、添字R はポリシリコン抵抗素子の各素子に関連する構造または部材であることを表すものとする。そして、このような表記方法は、後述する本発明の第１の実施形態の説明に用いる図１〜図１５においても同様とする。更に、添字E はエミッタ、添字B はベース、添字C はコレクタの各領域に関連する構造または部材であることを表すものとする。そして、このような表記方法は、後述する第２の従来例等の説明に用いる図５２〜図７１においても、本発明の第１及び第２の実施形態等の説明に用いる図１〜図３７においても同様とする。
【０００６】
図３８及び図３９に示されるように、Ｐ型シリコン基板１００表面にＮ型不純物を選択的に導入して、Ｖ−ＮＰＮトランジスタ形成領域にＮ+ 型コレクタ埋込み層１０１V を、Ｌ−ＮＰＮトランジスタ形成領域にＮ+ 型ベース埋込み層１０１L をそれぞれ形成した後、基体全面Ｎ型エピタキシャル層を成長させて、Ｖ−ＮＰＮトランジスタ形成領域にＮ型コレクタ領域１０２VCを、Ｌ−ＮＰＮトランジスタ形成領域にＮ型ベース領域１０２LBをそれぞれ形成する。
【０００７】
続いて、公知のＬＯＣＯＳ（Local Oxidation of Silicon）法により、各素子間及びポリシリコン抵抗素子形成領域にＬＯＣＯＳ酸化膜１０３を形成した後、このＬＯＣＯＳ酸化膜１０３底面に接するＮ型エピタキシャル層及びＰ型シリコン基板１００にＰ型不純物を選択的に導入して、Ｐ+ 型アイソレーション領域１０４を形成する。
【０００８】
続いて、Ｖ−ＮＰＮトランジスタ形成領域のＮ型コレクタ領域１０２VC、Ｌ−ＮＰＮトランジスタ形成領域のＮ型ベース領域１０２LB、及びＭＩＳ容量素子形成領域のＮ型エピタキシャル層に選択的にＮ型不純物を導入して、Ｎ+ 型コレクタ埋込み層１０１V に接続するＮ+ 型コレクタ取出し領域１０５VC、Ｎ+ 型ベース埋込み層１０１L に接続するＮ+ 型ベース取出し領域１０５LB、及びＭＩＳ容量素子の下部電極としてのＮ+ 型下部電極領域１０５M をそれぞれ形成する。
続いて、ＣＶＤ（Chemical Vapor Deposition ）法等により、基体全面に１層目シリコン酸化膜（ＳｉＯ2 膜）１０６を堆積した後、この１層目シリコン酸化膜１０６をパターニングして、ＭＩＳ容量素子形成領域に容量窓１０７M を開口する。
【０００９】
次いで、図４０及び図４１に示されるように、ＬＰ（Low Pressure）−ＣＶＤ法等により、基体全面にシリコン窒化膜（Ｓｉ3 Ｎ4 膜）を堆積した後、このシリコン窒化膜膜をパターニングして、ＭＩＳ容量素子形成領域の容量窓１０７M を被覆する容量絶縁膜１０８M を形成する。
【００１０】
次いで、図４２及び図４３に示されるように、１層目シリコン酸化膜１０６をパターニングして、Ｖ−ＮＰＮトランジスタ形成領域にベース窓１０９VBを、Ｌ−ＮＰＮトランジスタ形成領域にエミッタ窓１０９LE及びコレクタ窓１０９LCをそれぞれ開口する。
【００１１】
次いで、図４４及び図４５に示されるように、基体全面に１層目ポリシリコン膜を堆積した後、イオン注入法によりこの１層目ポリシリコン膜にＰ型不純物を導入する。そして、この１層目ポリシリコン膜をパターニングして、Ｖ−ＮＰＮトランジスタ形成領域のベース窓１０９VBを被覆するベース取出し電極１１０VB、Ｌ−ＰＮＰトランジスタ形成領域のエミッタ窓１０９LE及びコレクタ窓１０９LCを被覆するエミッタ取出し電極１１０LE及びコレクタ取出し電極１１０LC、ＭＩＳ容量素子形成領域の容量絶縁膜１０８M 上の上部電極１１０M 、並びにポリシリコン抵抗素子形成領域の抵抗層１１０R をそれぞれ形成する。
【００１２】
続いて、ＣＶＤ法等により、基体全面に２層目シリコン酸化膜（ＳｉＯ2 膜）１１１を堆積した後、ＲＩＥ（Reactive Ion Etching）法により、この２層目シリコン酸化膜１１１及びベース取出し電極１１０VBを選択的にエッチング除去して、Ｖ−ＮＰＮトランジスタ形成領域にエミッタ窓１１２VEを開口する。そして、このエミッタ窓１１２VEを介して、真性ベース領域を形成するためのＰ型不純物のイオン注入を行う。
【００１３】
続いて、ＣＶＤ法等により、基体全面サイドウォール（Side Wall ）形成用のシリコン酸化膜を堆積した後、注入不純物イオンの活性化や不純物拡散のための熱処理を行う。こうして、Ｖ−ＮＰＮトランジスタ形成領域にＰ型真性ベース領域１１３VB及びその周囲のＰ+ 型グラフト（Graft ）・ベース領域１１４VBを、Ｌ−ＮＰＮトランジスタ形成領域にＰ+ 型エミッタ領域１１４LE及びＰ+ 型コレクタ領域１１４LCをそれぞれ形成する。その後、サイドウォール形成用のシリコン酸化膜を異方的にエッチバックして、エミッタ窓１１２VEの内壁面にサイドウォール１１５を形成する。
【００１４】
次いで、図４６及び図４７に示されるように、基体全面に２層目ポリシリコン膜１１６を堆積した後、イオン注入法により、この２層目ポリシリコン膜１１６にＮ型不純物を導入する。そして、この２層目ポリシリコン膜１１６全面をキャップ酸化膜（図示せず）によって被覆した後、注入不純物イオンの活性化及び２層目ポリシリコン膜１１６からの不純物拡散のための熱処理を行い、Ｖ−ＮＰＮトランジスタ形成領域のＰ型真性ベース領域１１３VB表面にＮ+ 型エミッタ領域１１７VEを形成する。その後、ウェット（ｗｅｔ）エッチング法等により、キャップ酸化膜を除去する。
【００１５】
次いで、図４８及び図４９に示されるように、２層目ポリシリコン膜１１６をパターニングして、Ｖ−ＮＰＮトランジスタ形成領域にエミッタ取出し電極１１６VEを形成する。
続いて、ＲＩＥ法により、所定の箇所の２層目シリコン酸化膜１１１、又は２層目シリコン酸化膜１１１及び１層目シリコン酸化膜１０６を選択的にエッチング除去する。こうして、Ｖ−ＮＰＮトランジスタ形成領域にベース窓１１８VB及びコレクタ窓１１８VC、Ｌ−ＮＰＮトランジスタ形成領域にエミッタ窓１１８LE、コレクタ窓１１８LC、及びベース窓１１８LB、ＭＩＳ容量素子形成領域に上部電極窓１１８M1及び下部電極窓１１８M2、ポリシリコン抵抗素子形成領域に２つの抵抗接続電極窓１１８R1、１１８R2をそれぞれ開口する。
【００１６】
次いで、図５０及び図５１に示されるように、基体全面にＴｉ（チタン）系バリヤメタル膜及びＡｌ（アルミニウム）系導電膜を順に成膜した後、この積層膜をパターニングする。
こうして、Ｖ−ＮＰＮトランジスタ形成領域のベース取出し電極１１０VBに接続するＴｉ系バリヤメタル膜１１９VB及びＡｌ系導電膜１２０VBからなるベース電極１２１VB、エミッタ取出し電極１１６VEに接続するＴｉ系バリヤメタル膜１１９VE及びＡｌ系導電膜１２０VEからなるエミッタ電極１２１VE、Ｎ+ 型コレクタ取出し領域１０５VCに接続するＴｉ系バリヤメタル膜１１９VC及びＡｌ系導電膜１２０VCからなるコレクタ電極１２１VC、Ｌ−ＮＰＮトランジスタ形成領域のエミッタ取出し電極１１０LEに接続するＴｉ系バリヤメタル膜１１９LE及びＡｌ系導電膜１２０LEからなるエミッタ電極１２１LE、コレクタ取出し電極１１０LCに接続するＴｉ系バリヤメタル膜１１９LC及びＡｌ系導電膜１２０LCからなるコレクタ電極１２１LC、Ｎ+ 型ベース取出し領域１０５LBに接続するＴｉ系バリヤメタル膜１１９LB及びＡｌ系導電膜１２０LBからなるベース電極１２１LB、ＭＩＳ容量素子形成領域の上部電極１１０M に接続するＴｉ系バリヤメタル膜１１９M1及びＡｌ系導電膜１２０M1からなる上部接続電極１２１M1、Ｎ+ 型下部電極領域１０５M に接続するＴｉ系バリヤメタル膜１１９M2及びＡｌ系導電膜１２０M2からなる下部接続電極１２１M2、ポリシリコン抵抗素子形成領域の抵抗層１１０R に接続するＴｉ系バリヤメタル膜１１９R1及びＡｌ系導電膜１２０R1からなる抵抗接続電極１２１R1並びにＴｉ系バリヤメタル膜１１９R2及びＡｌ系導電膜１２０R2からなる抵抗接続電極１２１R2をそれぞれ形成する。
【００１７】
最後に、基体全面にパッシベーション膜（図示せず）を形成する。こうして、共通のシリコン基板１００上に、相補関係をなすＶ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタ、ＭＩＳ容量素子、並びにポリシリコン抵抗素子が混載されている半導体装置を作製する。
【００１８】
次に、相補関係をなすダブルポリシリコン構造のＶ−ＮＰＮトランジスタ及びシングルポリシリコン構造の縦型ＰＮＰバイポーラ・トランジスタ（以下、単に「Ｖ−ＰＮＰトランジスタ」と表記する）、ＭＩＳ容量素子、並びにポリシリコン抵抗素子が共通の半導体基板上に混載されている半導体装置の製造方法を、第２の従来例として、図５２〜図６５を用いて説明する。
なお、これらの図５２〜図６５においては、紙面の都合上、単一の半導体基板を上下２段に分けて記載し、上段にダブルポリシリコン構造のＶ−ＮＰＮトランジスタ及びシングルポリシリコン構造のＶ−ＰＮＰトランジスタの形成領域、下段にＭＩＳ容量素子とポリシリコン抵抗素子の形成領域をそれぞれ示す。
また、図中において使用する符号のうち、アルファベットの添字D はダブルポリシリコン構造のＶ−ＮＰＮトランジスタ、添字S はシングルポリシリコン構造のＶ−ＰＮＰトランジスタ、添字M はＭＩＳ容量素子、添字R はポリシリコン抵抗素子の各素子に関連する構造または部材であることを表すものとする。そして、このような表記方法は、後述する本発明の第２の実施形態等の説明に用いる図１０〜図２０においても同様とする。
【００１９】
図５２及び図５３に示されるように、Ｐ型シリコン基板１３０表面にＮ型不純物を選択的に導入して、ダブルポリシリコン構造のＶ−ＮＰＮトランジスタ形成領域にＮ+ 型コレクタ埋込み層１３１DCを、シングルポリシリコン構造のＶ−ＰＮＰトランジスタ形成領域にＮ+ 型分離用埋込み層１３１S をそれぞれ形成した後、基体全面にＮ型エピタキシャル層を成長させる。このＮ型エピタキシャル層は、Ｖ−ＮＰＮトランジスタ形成領域においてはＮ型コレクタ領域１３２DCとなる。
【００２０】
続いて、ＬＯＣＯＳ法により、各素子間及びポリシリコン抵抗素子形成領域のＮ型エピタキシャル層表面にＬＯＣＯＳ酸化膜１３３を形成した後、Ｖ−ＰＮＰトランジスタ形成領域のＮ型エピタキシャル層並びにＬＯＣＯＳ酸化膜１３３底面に接するＮ型エピタキシャル層及びＰ型シリコン基板１３０にＰ型不純物を選択的に導入して、Ｐ型コレクタ領域１３４SC及びＰ+ 型アイソレーション領域１３４をそれぞれ形成する。
【００２１】
続いて、Ｖ−ＮＰＮトランジスタ形成領域のＮ型コレクタ領域１３２DC及びＭＩＳ容量素子形成領域のＮ型エピタキシャル層に選択的にＮ型不純物を導入して、Ｖ−ＮＰＮトランジスタ形成領域のＮ+ 型コレクタ埋込み層１３１DCに接続するＮ+ 型コレクタ取出し領域１３５DC及びＭＩＳ容量素子形成領域にＮ+ 型下部電極領域１３５M をそれぞれ形成する。
続いて、Ｖ−ＰＮＰトランジスタ形成領域のＰ型コレクタ領域１３４SCにＮ型不純物を選択的に導入して、そのＰ型コレクタ領域１３４SC表面にＮ型真性ベース領域１３６SB及びこれに隣接するＮ+ 型グラフト・ベース領域１３７SBをそれぞれ形成する。
続いて、ＣＶＤ法等により、基体全面に１層目シリコン酸化膜（ＳｉＯ2 膜）１３８を堆積した後、この１層目シリコン酸化膜１３８をパターニングして、ＭＩＳ容量素子形成領域のＮ+ 型下部電極領域１３５M 上に容量窓１３９M を開口する。
【００２２】
次いで、図５４及び図５５に示されるように、ＬＰ−ＣＶＤ法等により、この容量窓１３９M を含む基体全面にシリコン窒化膜（Ｓｉ3 Ｎ4 膜）１４０を堆積した後、ＲＩＥ法又はウェットエッチング法により、このシリコン窒化膜１４０をパターニングして、ＭＩＳ容量素子形成領域の容量窓１３９M を被覆するシリコン窒化膜１４０M を容量用絶縁膜として残存させる。
【００２３】
次いで、図５６及び図５７に示されるように、１層目シリコン酸化膜１３８をパターニングして、Ｖ−ＮＰＮトランジスタ形成領域にベース取り出し窓１４１DBを、Ｖ−ＰＮＰトランジスタ形成領域にエミッタ取り出し窓１４１SE及びコレクタ取り出し窓１４１SCをそれぞれ開口する。
【００２４】
次いで、図５８及び図５９に示されるように、基体全面に１層目ポリシリコン膜を堆積した後、この１層目ポリシリコン膜にＰ型不純物を導入する。そして、このＰ型不純物を添加した１層目ポリシリコン膜をパターニングして、Ｖ−ＮＰＮトランジスタ形成領域のベース取り出し窓１４１DBを被覆するベース取出し電極１４２DB、Ｖ−ＰＮＰトランジスタ形成領域のエミッタ取り出し窓１４１SE及びコレクタ取り出し窓１４１SCをそれぞれ被覆するエミッタ取出し電極１４２SE及びコレクタ取出し電極１４２SC、ＭＩＳ容量素子形成領域の容量用絶縁膜としてのシリコン窒化膜１４０M 上の上部電極１４２M 、並びにポリシリコン抵抗素子形成領域の１層目シリコン酸化膜１３８上の抵抗層１４２R をそれぞれ形成する。
【００２５】
続いて、ＣＶＤ法等により、基体全面に２層目シリコン酸化膜（ＳｉＯ2 膜）１４３を堆積した後、ＲＩＥ法により、この２層目シリコン酸化膜１４３及びベース取出し電極１４２DBを選択的にエッチング除去して、Ｖ−ＮＰＮトランジスタ形成領域のＮ型コレクタ領域１３２DC上にエミッタ窓１４４DEを開口する。そして、このエミッタ窓１４４DEを介して、真性ベース領域を形成するためのＰ型不純物のイオン注入を行う。
【００２６】
続いて、ＣＶＤ法等により、基体全面にサイドウォール形成用のシリコン酸化膜を堆積する。その後、注入不純物イオンの活性化や不純物拡散等のための熱処理を行い、Ｖ−ＮＰＮトランジスタ形成領域にＰ型真性ベース領域１４５DB及びその周囲のＰ+ 型グラフト・ベース領域１４６DBを、Ｖ−ＰＮＰトランジスタ形成領域にＰ+ 型エミッタ領域１４６SE及びＰ+ 型コレクタ取出し領域１４６SCをそれぞれ形成する。その後、サイドウォール形成用のシリコン酸化膜を異方的にエッチバックして、エミッタ窓１４４DEの内壁面にサイドウォール１４７を形成する。
【００２７】
次いで、図６０及び図６１に示されるように、基体全面に２層目ポリシリコン膜１４８を堆積した後、イオン注入法により、この２層目ポリシリコン膜１４８にＮ型不純物を導入する。そして、このＮ型不純物を添加した２層目ポリシリコン膜１４８全面をキャップ酸化膜（図示せず）によって被覆した後、注入不純物イオンの活性化及び不純物拡散のための熱処理を行い、Ｖ−ＮＰＮトランジスタ形成領域にＮ+ 型エミッタ領域１４９DEを形成する。その後、ウェットエッチング法等により、キャップ酸化膜を除去する。
【００２８】
次いで、図６２及び図６３に示されるように、２層目ポリシリコン膜１４８をパターニングして、Ｖ−ＮＰＮトランジスタ形成領域のＮ+ 型エミッタ領域１４９DEに接続するエミッタ取出し電極１４８DEを形成する。
続いて、ＲＩＥ法により、所定の箇所の２層目シリコン酸化膜１４３又はこの２層目シリコン酸化膜１４３及び１層目シリコン酸化膜１３８を選択的にエッチング除去する。こうして、Ｖ−ＮＰＮトランジスタ形成領域にベース窓１５０DB及びコレクタ窓１５０DC、Ｖ−ＰＮＰトランジスタ形成領域にエミッタ窓１５０SE、コレクタ窓１５０SC、及びベース窓１５０SB、ＭＩＳ容量素子形成領域に上部電極窓１５０M1及び下部電極窓１５０M2、並びにポリシリコン抵抗素子形成領域に２つの抵抗接続電極窓１５０R1、１５０R2をそれぞれ開口する。
【００２９】
次いで、図６４及び図６５に示されるように、基体全面にＴｉ系バリヤメタル膜及びＡｌ系導電膜を順に成膜した後、この積層膜をパターニングする。こうして、Ｖ−ＮＰＮトランジスタ形成領域のベース取出し電極１４２DBに接続するＴｉ系バリヤメタル膜１５１DB及びＡｌ系導電膜１５２DBからなるベース電極１５３DB、エミッタ取出し電極１４８DEに接続するＴｉ系バリヤメタル膜１５１DE及びＡｌ系導電膜１５２DEからなるエミッタ電極１５３DE、Ｎ+ 型コレクタ取出し領域１３５DCに接続するＴｉ系バリヤメタル膜１５１DC及びＡｌ系導電膜１５２DCからなるコレクタ電極１５３DC、Ｖ−ＰＮＰトランジスタ形成領域のエミッタ取出し電極１４２SEに接続するＴｉ系バリヤメタル膜１５１SE及びＡｌ系導電膜１５２SEからなるベース電極１５３SE、コレクタ取出し電極１４２SCに接続するＴｉ系バリヤメタル膜１５１SC及びＡｌ系導電膜１５２SCからなるコレクタ電極１５３SC、Ｎ+ 型ベース取出し領域１３５SBに接続するＴｉ系バリヤメタル膜１５１SB及びＡｌ系導電膜１５２SBからなるベース電極１５３SB、ＭＩＳ容量素子形成領域の上部電極１４２M に接続するＴｉ系バリヤメタル膜１５１M1及びＡｌ系導電膜１５２M1からなる上部接続電極１５３M1、Ｎ+ 型下部電極領域１３５M に接続するＴｉ系バリヤメタル膜１５１M2及びＡｌ系導電膜１５２M2からなる下部接続電極１５３M2、ポリシリコン抵抗素子形成領域の抵抗層１４２R に接続するＴｉ系バリヤメタル膜１５１R1及びＡｌ系導電膜１５２R1からなる抵抗接続電極１５３R1並びにＴｉ系バリヤメタル膜１５１R2及びＡｌ系導電膜１５２R2からなる抵抗接続電極１５３R2をそれぞれ形成する。
【００３０】
最後に、基体全面にパッシベーション膜（図示せず）を形成する。こうして、共通のシリコン基板１３０上に、相補関係をなすダブルポリシリコン構造のＶ−ＮＰＮトランジスタ及びシングルポリシリコン構造のＶ−ＰＮＰトランジスタ、ＭＩＳ容量素子、並びにポリシリコン抵抗素子が混載されている半導体装置を作製する。
【００３１】
【発明が解決しようとする課題】
しかしながら、上記第１の従来例としてのダブルポリシリコン構造のＶ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタ、ＭＩＳ容量素子、並びにポリシリコン抵抗素子が共通の半導体基板上に混載されている半導体装置においては、特にＬ−ＰＮＰトランジスタの特性劣化がしばしば問題となる。
即ち、Ｌ−ＰＮＰトランジスタにおいては、Ｐ+ 型エミッタ領域１１４LEとこれをリング状に取り巻くＰ+ 型コレクタ領域１１４LCとに挟まれたＮ型ベース領域１０２LB表層をベース電流が流れるベース活性領域として使用するため、このＮ型ベース領域１０２LB表層の結晶性が素子特性に大きな影響を及ぼす。一般に、このＮ型ベース領域１０２LB表層のシリコン結晶格子中のダングリング・ボンドが終端原子で終端されている割合が高いほど界面準位密度が低下し、リーク電流やノイズが少なく、高速動作の可能なＬ−ＰＮＰトランジスタとなる。
【００３２】
この終端原子とは通常、Ｎ型ベース領域１０２LB表層に接する第１層シリコン酸化膜１０６及び第２層シリコン酸化膜１１１から供給されるＨ（水素）原子である。これらの第１層シリコン酸化膜１０６及び第２層シリコン酸化膜１１１は多くの場合、ＳｉＨ4 （モノシラン）やＴＥＯＳ（テトラエトキシシラン）を用いるＣＶＤ法等により成膜されることから、これらの原料ガスの構成原子であるＨ原子が第１層シリコン酸化膜１０６及び第２層シリコン酸化膜１１１中にもかなり取り込まれため、これが拡散してＮ型ベース領域１０２LB表層にオートドープされるのである。従って、第１層シリコン酸化膜１０６及び第２層シリコン酸化膜１１１から十分量のＨ原子がＮ型ベース領域１０２LB表層に供給されれば、Ｌ−ＰＮＰトランジスタの特性は自ずと良好に調整されることになる。
【００３３】
ところで、近年の微細なデザイン・ルールにもとづいて製造される半導体装置においては、Ａｌ系配線と下地の取出し電極との合金化反応や拡散層の突抜けによるＰＮ接合破壊を防止するために、コンタクト部にＴｉ系バリヤメタル膜が使用されている。即ち、Ｌ−ＮＰＮトランジスタ形成領域のエミッタ電極１２１LEはエミッタ取出し電極１１０LEに接続するＴｉ系バリヤメタル膜１１９LEとＡｌ系導電膜１２０LEとの積層構造からなり、コレクタ電極１２１LCはコレクタ取出し電極１１０LCに接続するＴｉ系バリヤメタル膜１１９LCとＡｌ系導電膜１２０LCとの積層構造からなっている。ここで、Ｔｉ系バリヤメタル膜１１９LE、１１９LCの一般的な構成は、下地のポリシリコン膜からなるエミッタ取出し電極１１０LE及びコレクタ取出し電極１１０LCに対してオーミック・コンタクトを達成するためのＴｉ膜と、このＴｉ膜に比べてバリヤ性に優れるＴｉＮ膜やＴｉＷ膜との積層系とされる。
【００３４】
ところが、エミッタ電極１２１LE及びコレクタ電極１２１LCの下層をなすＴｉ系バリヤメタル膜１１９LE、１１９LCを構成するＴｉはＨ原子の吸蔵能が極めて高い金属であることから、このＴｉが第１層シリコン酸化膜１０６及び第２層シリコン酸化膜１１１中のＨ原子を吸収する。このため、これら第１層シリコン酸化膜１０６及び第２層シリコン酸化膜１１１からＮ型ベース領域１０２LB表層に供給されるべきＨ原子が不足し、ベース活性領域として使用するＮ型ベース領域１０２LB表層におけるダングリング・ボンドが十分に終端されなくなり、再結合電流の増加、即ちベース電流の増加による電流増幅率ｈFEが低下して、Ｌ−ＰＮＰトランジスタの特性が劣化するという問題が生じる。
【００３５】
しかも、この問題は今後、層間絶縁膜の耐湿性や誘電率を向上させる観点から第１層シリコン酸化膜１０６及び第２層シリコン酸化膜１１１中の残留Ｈ原子が低減されると共に、これらの層間絶縁膜そのものの厚さも低誘電率材料を用いて薄膜化される傾向にあることを考えると、ますます深刻化する。
【００３６】
また、Ｔｉ系バリヤメタル膜は、第１層シリコン酸化膜１０６や第２層シリコン酸化膜１１１等の層間絶縁膜からＨ原子を吸い上げるのみならず、ポリシリコン膜等の半導体膜からもＨ原子を吸い上げる。従って、ポリシリコン抵抗素子においては、第１層ポリシリコン膜からなる抵抗層１１０R 上に敬せ死されている第２層シリコン酸化膜１１１を通路として、抵抗接続電極１２１R1、１２１R2の下層をなすＴｉ系バリヤメタル膜１１９R1、１１９R2が抵抗層１１０R からＨ原子を吸い上げることになる。その結果、ポリシリコン抵抗素子の抵抗値が上昇したりするという問題が生じる。
【００３７】
また、Ｌ−ＰＮＰトランジスタのＮ型ベース領域１０２LB表層に供給されるべきＨ原子がエミッタ電極１２１LE及びコレクタ電極１２１LCの下層をなすＴｉ系バリヤメタル膜１１９LE、１１９LCによって吸収されることに起因するＬ−ＰＮＰトランジスタの特性劣化は、程度の差はあれ、ダブルポリシリコン構造のＶ−ＮＰＮトランジスタにおいても、同様に発生する。即ち、ベース電極１２１VBの下層をなすＴｉ系バリヤメタル膜１１９VBによるＨ原子の吸収に起因して、ダブルポリシリコン構造のＶ−ＮＰＮトランジスタの特性が劣化するという問題が生じる。
【００３８】
また、ＭＩＳ容量素子において、Ｐ型シリコン基板１００上のＮ型エピタキシャル層にＮ型不純物を導入して形成したＮ+ 型下部電極領域１０５M を下部電極としているため、Ｐ型シリコン基板１００側の寄生容量の影響を受け易いという問題が生じる。
【００３９】
更に、上記第２の従来例としてのダブルポリシリコン構造のＶ−ＮＰＮトランジスタ及びシングルポリシリコン構造のＶ−ＰＮＰトランジスタ、ＭＩＳ容量素子、並びにポリシリコン抵抗素子が共通の半導体基板上に混載されている半導体装置においても、上記第１の従来例の場合と同様の問題が生じる。
即ち、シングルポリシリコン構造のＶ−ＰＮＰトランジスタにおいても、エミッタ電極１５３SE及びコレクタ電極１５３SCの下層をなすＴｉ系バリヤメタル膜１５１SE、１５１SCによるＨ原子の吸収に起因して、このＶ−ＰＮＰトランジスタの特性が劣化し、またダブルポリシリコン構造のＶ−ＮＰＮトランジスタにおいても、ベース電極１５３DBの下層をなすＴｉ系バリヤメタル膜１５１DBによるＨ原子の吸収に起因して、このＶ−ＮＰＮトランジスタの特性が劣化し、更にポリシリコン抵抗素子においても、抵抗接続電極１５３R1、１５３R2の下層をなすＴｉ系バリヤメタル膜１５１R1、１５１R2によるＨ原子の吸収に起因して、このポリシリコン抵抗素子の抵抗値が変動するという問題が生じる。
【００４０】
なお、このシングルポリシリコン構造のＶ−ＰＮＰトランジスタのエミッタ電極１５３SE及びコレクタ電極１５３SCの下層をなすＴｉ系バリヤメタル膜１５１SE、１５１SCによるＨ原子の吸収に起因するＶ−ＰＮＰトランジスタの特性劣化という問題を解決するために、上記図５４及び図５５に示す工程において、基体全面に堆積したシリコン窒化膜膜をパターニングしてＭＩＳ容量素子形成領域の容量絶縁膜としての第１層シリコン窒化膜１４０M を形成する際に、シングルポリシリコン構造のＶ−ＰＮＰトランジスタ形成領域にも同時にベース領域保護膜を形成することが提案されている。この場合の半導体装置の製造プロセス例を、図６６〜図７１を参照しながら説明する。なお、これらの図面で使用する符号は、上記図５２〜図６５の場合と共通である。
【００４１】
上記図５２及び図５３に示される工程の場合と同様にして、Ｐ型シリコン基板１３０表面において、ダブルポリシリコン構造のＶ−ＮＰＮトランジスタ形成領域に、Ｎ+ 型コレクタ埋込み層１３１D 、Ｎ型コレクタ領域１３２DC、Ｎ+ 型コレクタ取出し領域１３５DCをそれぞれ形成し、Ｖ−ＰＮＰトランジスタ形成領域に、Ｎ+ 型分離用埋込み層１３１S 、Ｐ型コレクタ領域１３４、Ｎ型真性ベース領域１３６SB、Ｎ+ 型グラフトベース領域１３７SBをそれぞれ形成し、ＭＩＳ容量素子形成領域にＮ+ 型下部電極領域１３５M を形成し、また、各素子間及びポリシリコン抵抗素子形成領域にＬＯＣＯＳ酸化膜１３３及びＰ+ 型アイソレーション領域１３４を形成した後、基体全面に堆積した第１層シリコン酸化膜１０６をパターニングしてＭＩＳ容量素子形成領域に容量窓１３９M を開口する。
【００４２】
次いで、図６６及び図６７に示されるように、ＬＰ−ＣＶＤ法等により、基体全面にシリコン窒化膜を堆積した後、このシリコン窒化膜膜をパターニングして、ＭＩＳ容量素子形成領域の容量窓１３９M を被覆する容量絶縁膜としての第１層シリコン窒化膜１４０M を形成すると同時に、Ｖ−ＰＮＰトランジスタ形成領域にベース領域保護膜１４０S を形成する。
【００４３】
次いで、図６８及び図６９に示されるように、第１層シリコン酸化膜１３８をパターニングして、Ｖ−ＮＰＮトランジスタ形成領域にベース窓１４１DBを開口すると共に、ベース領域保護膜１４０S 及び第１層シリコン酸化膜１３８をパターニングして、Ｖ−ＰＮＰトランジスタ形成領域にエミッタ窓１４１SE及びコレクタ窓１４１SCをそれぞれ開口する。
【００４４】
次いで、上記図５８〜図６５に示される工程の場合と同様にして、Ｖ−ＮＰＮトランジスタ形成領域に、ベース取出し電極１４２DB、Ｐ型真性ベース領域１４５DB、Ｐ+ 型グラフトベース領域１４６DB、Ｎ+ 型エミッタ領域１４４DE、エミッタ取出し電極１４８DE、Ｔｉ系バリヤメタル膜１５１DE及びＡｌ系導電膜１５２DEからなるエミッタ電極１５３DE、Ｔｉ系バリヤメタル膜１５１DB及びＡｌ系導電膜１５２DBからなるベース電極１５３DB、Ｔｉ系バリヤメタル膜１５１DC及びＡｌ系導電膜１５２DCからなるコレクタ電極１５３DCをそれぞれ形成し、Ｖ−ＰＮＰトランジスタ形成領域に、エミッタ取出し電極１４２SE、コレクタ取出し電極１４２SC、Ｐ+ 型エミッタ領域１４６SE、Ｐ+ 型コレクタ領域１４６SC、Ｔｉ系バリヤメタル膜１５１SE及びＡｌ系導電膜１５２SEからなるエミッタ電極１５３SE、Ｔｉ系バリヤメタル膜１５１SC及びＡｌ系導電膜１５２SCからなるコレクタ電極１５３SC、Ｔｉ系バリヤメタル膜１５１SB及びＡｌ系導電膜１５２SBからなるベース電極１５３SBをそれぞれ形成し、ＭＩＳ容量素子形成領域に、上部電極１４２M 、Ｔｉ系バリヤメタル膜１５１M1及びＡｌ系導電膜１５２M1からなる上部接続電極１５３M1、Ｔｉ系バリヤメタル膜１５１M2及びＡｌ系導電膜１５２M2からなる下部接続電極１５３M2をそれぞれ形成し、ポリシリコン抵抗素子形成領域に、抵抗層１４２R 、Ｔｉ系バリヤメタル膜１５１R1及びＡｌ系導電膜１５２R1からなる抵抗接続電極１５３R1、Ｔｉ系バリヤメタル膜１５１R2及びＡｌ系導電膜１５２R2からなる抵抗接続電極１５３R2をそれぞれ形成して、図３７に示される半導体装置を作製する。
【００４５】
そして、この図７０及び図７１に示される半導体装置においては、Ｖ−ＰＮＰトランジスタのＰ+ 型エミッタ領域１４６SEとＰ+ 型コレクタ領域１４６SCとに挟まれたＰ型真性ベース領域１４５DB表層上の第１層シリコン酸化膜１３８と第２層シリコン酸化膜１４３との間に、シリコン窒化膜からなるベース領域保護膜１０８S が介在している。従って、このベース領域保護膜１４０S の膜厚が十分に大きければ、第１層シリコン酸化膜１３６からエミッタ電極１５３SE及びコレクタ電極１５３SCの下層をなすＴｉ系バリヤメタル膜１５１SE、１５１SCに至るＨ原子の拡散経路はこのベース領域保護膜１４０S によって遮断されることになり、Ｐ型真性ベース領域１４５DB表層のダングリングボンドは第１層シリコン酸化膜１３８から供給されるＨ原子により効率良く終端されるようになる。
【００４６】
しかし、このベース領域保護膜１４０S はＭＩＳ容量素子の容量絶縁膜１４０M と共通のシリコン窒化膜を用いて形成されるため、膜厚を十分に大きく確保しにくいという問題がある。即ち、近年の半導体装置においては、集積度の上昇に伴って個々の素子の占有面積が縮小されており、ＭＩＳ容量素子についても少ない面積で高容量を確保することが要求されている。この要求に応えるためには、容量絶縁膜１０８M の膜厚を減ずることが有効であることから、必然的にベース領域保護膜１４０S も当然薄くなってしまう。そして、あまり薄くなると、ある臨界厚さにおいてベース領域保護膜１４０S がＨ原子の拡散を遮断できなくなり、Ｖ−ＰＮＰトランジスタの特性が急激に劣化する。従って、Ｖ−ＰＮＰトランジスタの特性確保を優先すると、ＭＩＳ容量素子の高容量化が図れないという問題が生じる。
【００４７】
そこで、本発明は上記問題点に鑑みてなされたものであり、ダブルポリシリコン構造のＶ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタ、ＭＩＳ容量素子、並びにポリシリコン抵抗素子が共通の半導体基板上に混載されている半導体装置において、ＭＩＳ容量素子が基板側の寄生容量の影響を受けないようにすると共に、Ｔｉ系バリヤメタル膜によるＨ原子の吸収に起因するトランジスタの特性劣化や薄膜抵抗素子の特性変動を防止することができる半導体装置及びその製造方法を提供することを目的とする。
【００４８】
また、ダブルポリシリコン構造のＶ−ＮＰＮトランジスタ及びシングルポリシリコン構造のＶ−ＰＮＰトランジスタ、ＭＩＳ容量素子、並びにポリシリコン抵抗素子が共通の半導体基板上に混載されている半導体装置においても、ＭＩＳ容量素子の単位面積当たりの容量値を増大させると共に、Ｔｉ系バリヤメタル膜によるＨ原子の吸収に起因するトランジスタの特性劣化や薄膜抵抗素子の特性変動を防止することができる半導体装置及びその製造方法を提供することを目的とする。
【００４９】
【課題を解決するための手段】
上記課題は、以下の本発明に係る半導体装置及びその製造方法によって達成される。即ち、請求項１に係る半導体装置は、横型バイポーラ・トランジスタ及び薄膜抵抗素子が共通の半導体基板上に混載されている半導体装置であって、横型バイポーラ・トランジスタのベース領域が、シラン系化合物を用いて成膜され順に積層された第１絶縁膜及び第２絶縁膜によって被覆され、薄膜抵抗素子の抵抗層が、第２絶縁膜によって被覆されており、横型バイポーラ・トランジスタのエミッタ電極及びコレクタ電極並びに薄膜抵抗素子の抵抗接続電極が、順に積層されたＴｉ系バリヤメタル膜及び導電材料膜からなり、横型バイポーラ・トランジスタのエミッタ取出し電極及びコレクタ取出し電極並びに薄膜抵抗素子の抵抗層をなすそれぞれの半導体膜上の第２絶縁膜に開口された接続窓を介して、半導体膜にそれぞれ接続されており、第２絶縁膜が、第１シリコン酸化膜（ＳｉＯX 膜）とシリコン窒化膜（ＳｉX ＮY 膜）と第２シリコン酸化膜（ＳｉＯX 膜）とが順に積層された積層膜からなることを特徴とする。
【００５０】
このように、請求項１に係る半導体装置においては、横型バイポーラ・トランジスタ及び薄膜抵抗素子が共通の半導体基板上に混載されている半導体装置において、横型バイポーラ・トランジスタのエミッタ電極及びコレクタ電極の下層にＴｉ系バリヤメタル膜を設けている場合であっても、エミッタ領域とコレクタ領域とに挟まれたベース領域が第１絶縁膜及び第１シリコン酸化膜とシリコン窒化膜と第２シリコン酸化膜との積層膜からなる第２絶縁膜によって被覆されており、且つＴｉ系バリヤメタル膜とその下地の半導体膜とのコンタクトが第１シリコン酸化膜とシリコン窒化膜と第２シリコン酸化膜との積層膜からなる第２絶縁膜に開口された接続窓を介してなされていることにより、ベース領域表層へのＨ原子の供給が確保されて、横型バイポーラ・トランジスタの良好な特性が実現される。即ち、Ｔｉ系バリヤメタル膜による第１絶縁膜及び第１シリコン酸化膜からのＨ原子の吸収が第２絶縁膜中のシリコン窒化膜によって阻止される一方、第１絶縁膜、第１シリコン酸化膜、及びシリコン窒化膜中のＨ原子がベース領域表層に供給されるため、ベース領域表層におけるダングリング・ボンドが十分に終端されて、再結合電流の増加、即ちベース電流の増加による電流増幅率ｈFEの低下が防止される。
【００５１】
また、薄膜抵抗素子の抵抗層をなす半導体膜に接続する抵抗接続電極の下層にＴｉ系バリヤメタル膜を設けている場合であっても、抵抗層が第１シリコン酸化膜とシリコン窒化膜と第２シリコン酸化膜との積層膜からなる第２絶縁膜によって被覆されており、且つＴｉ系バリヤメタル膜とその下地の半導体膜とのコンタクトが第１シリコン酸化膜とシリコン窒化膜と第２シリコン酸化膜との積層膜からなる第２絶縁膜に開口された接続窓を介してなされていることにより、この第２絶縁膜を通路とするＴｉ系バリヤメタル膜の半導体膜からのＨ原子の吸い上げが第２絶縁膜中のシリコン窒化膜により阻止されるため、薄膜抵抗素子の抵抗値の変動、特にその上昇が防止される。
【００５２】
また、請求項２に係る半導体装置は、上記請求項１に係る半導体装置において、共通の半導体基板上にダブルポリシリコン構造の縦型バイポーラ・トランジスタが混載されており、このダブルポリシリコン構造の縦型バイポーラ・トランジスタのベース電極が、順に積層されたＴｉ系バリヤメタル膜及び導電材料膜からなり、ベース取出し電極をなす半導体膜上の第２絶縁膜に開口された接続窓を介して、半導体膜に接続されている構成とすることにより、ベース電極の下層のＴｉ系バリヤメタル膜による第１シリコン酸化膜及び第１絶縁膜からのＨ原子の吸収が第２絶縁膜中のシリコン窒化膜によって阻止される一方、第１絶縁膜、第１シリコン酸化膜、及びシリコン窒化膜中のＨ原子がベース領域表層に供給されるため、ベース領域表層におけるダングリング・ボンドが十分に終端されて、再結合電流の増加、即ちベース電流の増加による電流増幅率ｈFEの低下が防止され、ダブルポリシリコン構造の縦型バイポーラ・トランジスタの良好な特性が実現される。
【００５３】
また、請求項３に係る半導体装置は、シングルポリシリコン構造の縦型バイポーラ・トランジスタ及び薄膜抵抗素子が共通の半導体基板上に混載されている半導体装置であって、シングルポリシリコン構造の縦型バイポーラ・トランジスタのベース領域が、シラン系化合物を用いて成膜され順に積層された第１絶縁膜及び第２絶縁膜によって被覆され、薄膜抵抗素子の抵抗層が、第２絶縁膜によって被覆されており、シングルポリシリコン構造の縦型バイポーラ・トランジスタのエミッタ電極及びコレクタ電極並びに薄膜抵抗素子の抵抗接続電極が、順に積層されたＴｉ系バリヤメタル膜及び導電材料膜からなり、シングルポリシリコン構造の縦型バイポーラ・トランジスタのエミッタ取出し電極及びコレクタ取出し電極並びに薄膜抵抗素子の抵抗層をなすそれぞれの半導体膜上の前記第２絶縁膜に開口された接続窓を介して半導体膜にそれぞれ接続されており、第２絶縁膜が、シリコン窒化膜（ＳｉX ＮY 膜）とシリコン酸化膜（ＳｉＯX 膜）とが順に積層された積層膜からなることを特徴とする。
【００５４】
このように、請求項３に係る半導体装置においては、シングルポリシリコン構造の縦型バイポーラ・トランジスタのエミッタ電極及びコレクタ電極の下層にＴｉ系バリヤメタル膜を設けている場合であっても、エミッタ領域とコレクタ領域とに挟まれたベース領域が第１絶縁膜及び第２絶縁膜によって被覆されており、且つＴｉ系バリヤメタル膜とその下地の半導体膜とのコンタクトがシリコン窒化膜とシリコン酸化膜との積層膜からなる第２絶縁膜に開口された接続窓を介してなされていることにより、Ｔｉ系バリヤメタル膜による第１絶縁膜からのＨ原子の吸収が第２絶縁膜中のシリコン窒化膜によって阻止される一方、第１絶縁膜及びシリコン窒化膜中のＨ原子がベース領域表層に供給されるため、ベース領域表層におけるダングリング・ボンドが十分に終端されて、再結合電流の増加、即ちベース電流の増加による電流増幅率ｈFEの低下が防止され、シングルポリシリコン構造の縦型バイポーラ・トランジスタの良好な特性が実現される。
【００５５】
また、薄膜抵抗素子の抵抗層をなす半導体膜に接続する抵抗接続電極の下層にＴｉ系バリヤメタル膜を設けている場合であっても、抵抗層がシリコン窒化膜とシリコン酸化膜との積層膜からなる第２絶縁膜によって被覆されており、且つＴｉ系バリヤメタル膜とその下地の半導体膜とのコンタクトがシリコン窒化膜とシリコン酸化膜との積層膜からなる第２絶縁膜に開口された接続窓を介してなされていることにより、この第２絶縁膜を通路とするＴｉ系バリヤメタル膜の半導体膜からのＨ原子を吸い上げが絶縁膜中のシリコン窒化膜によって阻止されるため、薄膜抵抗素子の抵抗値の変動、特にその上昇が防止される。
【００５６】
また、請求項４に係る半導体装置は、上記請求項３に係る半導体装置において、共通する半導体基板上にダブルポリシリコン構造の縦型バイポーラ・トランジスタが混載されており、このダブルポリシリコン構造の縦型バイポーラ・トランジスタのベース電極が、順に積層されたＴｉ系バリヤメタル膜及び導電材料膜からなり、ベース取出し電極をなす半導体膜上の第２絶縁膜に開口された接続窓を介して、半導体膜に接続されている構成とすることにより、ベース電極の下層のＴｉ系バリヤメタル膜による第１絶縁膜からのＨ原子の吸収が第２絶縁膜中のシリコン窒化膜によって阻止される一方、第１絶縁膜及びシリコン窒化膜中のＨ原子がベース領域表層に供給されるため、ベース領域表層におけるダングリング・ボンドが十分に終端されて、再結合電流の増加、即ちベース電流の増加による電流増幅率ｈFEの低下が防止され、ダブルポリシリコン構造の縦型バイポーラ・トランジスタの良好な特性が実現される。
【００５７】
また、請求項５に係る半導体装置は、上記請求項１〜４に係る半導体装置において、共通する半導体基板上にシリコン窒化膜を容量絶縁膜とする容量素子が混載されている構成とすることにより、容量素子が共に混載されている半導体装置においても上記請求項１〜４の場合と同様の作用を奏することが可能になる。
また、このとき、この容量素子の容量絶縁膜としてのシリコン窒化膜は、上記請求項１又は２に係る半導体装置において、Ｔｉ系バリヤメタル膜によるＨ原子の吸収を阻止すると共に、ベース領域表層にＨ原子を供給するためのシリコン窒化膜と共通のものとすることが可能になり、半導体装置の製造工程が簡略化される。
【００５８】
また、請求項６に係る半導体装置の製造方法は、横型バイポーラ・トランジスタ、容量素子、及び薄膜抵抗素子が共通の半導体基板上に混載されている半導体装置の製造方法であって、半導体基板上にシラン系化合物を用いて絶縁膜を成膜した後、この絶縁膜をパターニングして横型バイポーラ・トランジスタのエミッタ及びコレクタの取出し電極窓を開口する第１工程と、基体全面に所定の不純物が添加された第１半導体膜を堆積した後、この第１半導体膜をパターニングして横型バイポーラ・トランジスタの取出し電極窓をそれぞれ被覆するエミッタ取出し電極及びコレクタ取出し電極、容量素子の下部電極、並びに薄膜抵抗素子の抵抗層を形成する第２工程と、基体全面に第１シリコン酸化膜（ＳｉＯX 膜）を成膜した後、この第１シリコン酸化膜をパターニングして容量素子の容量窓を開口する第３工程と、基体全面にシリコン窒化膜（ＳｉX ＮY 膜）及び第２シリコン酸化膜（ＳｉＯX 膜）を順に成膜した後、この第２シリコン酸化膜をパターニングして容量素子の容量絶縁膜をなすシリコン窒化膜上に上部電極窓を開口する第４工程と、基体全面に所定の不純物が添加された第２半導体膜を堆積した後、この第２半導体膜をパターニングして容量素子の上部電極窓を被覆する上部電極を形成する第５工程と、第２シリコン酸化膜、シリコン窒化膜、及び第１シリコン酸化膜をパターニングして横型バイポーラ・トランジスタのエミッタ取出し電極及びコレクタ取出し電極、容量素子の下部電極、並びに膜抵抗素子の抵抗層にそれぞれ臨む接続窓を開口する第６工程と、基体全面にＴｉ系バリヤメタル膜及び導電材料膜を順に堆積した後、これら導電材料膜及びＴｉ系バリヤメタル膜をパターニングして接続窓を被覆する横型バイポーラ・トランジスタのエミッタ電極及びコレクタ電極、容量素子の容量接続電極、並びに薄膜抵抗素子の抵抗接続電極を形成する第７工程とを有することを特徴とする。
【００５９】
このように、請求項６に係る半導体装置の製造方法においては、半導体基板上に絶縁膜を成膜し、堆積した第１半導体膜をパターニングして横型バイポーラ・トランジスタのエミッタ取出し電極及びコレクタ取出し電極、容量素子の下部電極、並びに薄膜抵抗素子の抵抗層を形成し、第１シリコン酸化膜を成膜し、シリコン窒化膜及び第２シリコン酸化膜を順に成膜し、これらの第２シリコン酸化膜、シリコン窒化膜、及び第１シリコン酸化膜をパターニングして接続窓を開口し、順に堆積したＴｉ系バリヤメタル膜及び導電材料膜を接続窓を被覆するようにパターニングして横型バイポーラ・トランジスタのエミッタ電極及びコレクタ電極並びに薄膜抵抗素子の抵抗接続電極を形成することにより、横型バイポーラ・トランジスタのベース領域が順に積層された第１絶縁膜、第１シリコン酸化膜、シリコン窒化膜、及び第２シリコン酸化膜によって被覆され、薄膜抵抗素子の抵抗層が第１シリコン酸化膜とシリコン窒化膜と第２シリコン酸化膜によって被覆され、横型バイポーラ・トランジスタのエミッタ電極及びコレクタ電極並びに薄膜抵抗素子の抵抗接続電極がエミッタ取出し電極及びコレクタ取出し電極並びに抵抗層をなすそれぞれの第１半導体膜上の第１シリコン酸化膜、シリコン窒化膜、及び第２シリコン酸化膜に開口された接続窓を介して第１半導体膜にそれぞれ接続され、エミッタ電極及びコレクタ電極並びに抵抗接続電極がそれぞれＴｉ系バリヤメタル膜と導電材料膜とが順に積層された積層膜からなる半導体装置が容易に作製される。従って、ベース領域表層へのＨ原子の供給が確保されて良好な特性が実現される横型バイポーラ・トランジスタと抵抗層からのＨ原子の吸い上げが阻止されて抵抗値の変動が防止される薄膜抵抗素子とが共通の半導体基板上に混載されている半導体装置が容易に作製される。
【００６０】
また、基体全面に堆積した第１半導体膜をパターニングして横型バイポーラ・トランジスタのエミッタ取出し電極及びコレクタ取出し電極、容量素子の下部電極、並びに薄膜抵抗素子の抵抗層を同時に形成するため、横型バイポーラ・トランジスタ、容量素子、及び薄膜抵抗素子が共通の半導体基板上に混載されている半導体装置の製造工程が簡略化される。
また、容量素子の下部電極が基体全面に堆積した第１半導体膜をパターニングして形成されるため、半導体基板からの寄生容量の影響が低減される。
【００６１】
また、請求項７に係る半導体装置の製造方法は、上記請求項６に係る半導体装置の製造方法において、共通する半導体基板上にダブルポリシリコン構造の縦型バイポーラ・トランジスタが混載されている半導体装置の製造方法であって、前記第１工程が、同時に、絶縁膜をパターニングして縦型バイポーラ・トランジスタのベースの取出し電極窓を開口する工程であり、前記第２工程が、同時に、第１半導体膜をパターニングして縦型バイポーラ・トランジスタの取出し電極窓を被覆するベース取出し電極を形成する工程であり、前記第５工程が、同時に、第２半導体膜をパターニングして縦型バイポーラ・トランジスタのエミッタ取出し電極を形成する工程であり、前記第６工程が、同時に、第２シリコン酸化膜、シリコン窒化膜、及び第１シリコン酸化膜をパターニングして縦型バイポーラ・トランジスタの前記ベース取出し電極に臨む接続窓を開口する工程であり、前記第７工程が、同時に、Ｔｉ系バリヤメタル膜及び導電材料膜をパターニングして接続窓を被覆する縦型バイポーラ・トランジスタのベース電極を形成する工程である構成とすることにより、Ｔｉ系バリヤメタル膜と導電材料膜との積層膜からなるベース電極が、第１シリコン酸化膜とシリコン窒化膜と第２シリコン酸化膜との積層膜からなる第２絶縁膜に開口された接続窓を介して、ベース取出し電極をなす第１半導体膜に接続されているダブルポリシリコン構造の縦型バイポーラ・トランジスタが同時的に容易に作製される。従って、ベース領域表層へのＨ原子の供給が確保されて良好な特性が実現されるダブルポリシリコン構造の縦型バイポーラ・トランジスタが共通の半導体基板上に混載されている半導体装置が容易に作製される。
【００６２】
また、請求項８に係る半導体装置の製造方法は、シングルポリシリコン構造の縦型バイポーラ・トランジスタ、容量素子、及び薄膜抵抗素子が共通の半導体基板上に混載されている半導体装置の製造方法であって、共通する半導体基板上にシラン系化合物を用いて第１シリコン酸化膜を成膜した後、この第１シリコン酸化膜をパターニングして容量素子の容量窓を開口する第１工程と、基体全面に第１シリコン窒化膜（ＳｉＸＮＹ膜）を成膜した後、この第１シリコン窒化膜をパターニングして容量素子の容量絶縁膜を形成する第２工程と、第１シリコン酸化膜をパターニングしてシングルポリシリコン構造の縦型バイポーラ・トランジスタのエミッタ及びコレクタの取出し電極窓を開口する第３工程と、基体全面に所定の不純物が添加された半導体膜を堆積した後、この半導体膜をパターニングしてシングルポリシリコン構造の縦型バイポーラ・トランジスタの取出し電極窓をそれぞれ被覆するエミッタ取出し電極及びコレクタ取出し電極、容量素子の上部電極、並びに薄膜抵抗素子の抵抗層を形成する第４工程と、基体全面に第２シリコン窒化膜（ＳｉＸＮＹ膜）及び第２シリコン酸化膜（ＳｉＯＸ膜）を順に成膜した後、これらの第２シリコン酸化膜及び第２シリコン窒化膜をパターニングして縦型バイポーラ・トランジスタのエミッタ取出し電極及びコレクタ取出し電極、容量素子の上部電極、並びに薄膜抵抗素子の抵抗層にそれぞれ臨む接続窓を開口する第５工程と、基体全面にＴｉ系バリヤメタル膜及び導電材料膜を順に堆積した後、これらの導電材料膜及びＴｉ系バリヤメタル膜をパターニングして接続窓を被覆するシングルポリシリコン構造の縦型バイポーラ・トランジスタのエミッタ電極及びコレクタ電極、容量素子の上部接続電極、並びに薄膜抵抗素子の抵抗接続電極を形成する第６工程とを有することを特徴とする。
【００６３】
このように、請求項８に係る半導体装置の製造方法においては、半導体基板上に第１シリコン酸化膜を成膜し、成膜した第１シリコン窒化膜をパターニングして容量素子の容量絶縁膜を形成し、堆積した半導体膜をパターニングしてシングルポリシリコン構造の縦型バイポーラ・トランジスタのエミッタ取出し電極及びコレクタ取出し電極、容量素子の上部電極、並びに薄膜抵抗素子の抵抗層を形成し、順に成膜した第２シリコン窒化膜及び第２シリコン酸化膜をパターニングして接続窓を開口し、順に堆積したＴｉ系バリヤメタル膜及び導電材料膜を接続窓を被覆するようにパターニングしてシングルポリシリコン構造の縦型バイポーラ・トランジスタのエミッタ電極及びコレクタ電極、容量素子の上部接続電極、並びに薄膜抵抗素子の抵抗接続電極を形成することにより、シングルポリシリコン構造の縦型バイポーラ・トランジスタのベース領域が順に積層された第１シリコン酸化膜、第２シリコン窒化膜、及び第２シリコン酸化膜によって被覆され、薄膜抵抗素子の抵抗層が第２シリコン窒化膜及び第２シリコン酸化膜によって被覆され、エミッタ電極及びコレクタ電極並びに薄膜抵抗素子の抵抗接続電極がエミッタ取出し電極及びコレクタ取出し電極並びに抵抗層をなすそれぞれの半導体膜上の第２シリコン窒化膜及び第２シリコン酸化膜に開口された接続窓を介して半導体膜にそれぞれ接続され、エミッタ電極及びコレクタ電極並びに抵抗接続電極がそれぞれＴｉ系バリヤメタル膜と導電材料膜とが順に積層された積層膜からなる半導体装置が容易に作製される。従って、ベース領域表層へのＨ原子の供給が確保されて良好な特性が実現されるシングルポリシリコン構造の縦型バイポーラ・トランジスタと抵抗層からのＨ原子の吸い上げが阻止されて抵抗値の変動が防止される薄膜抵抗素子とが共通の半導体基板上に混載されている半導体装置が容易に作製される。
【００６４】
また、容量素子の容量絶縁膜をなす第１シリコン窒化膜とは別に第２シリコン窒化膜を成膜することにより、容量素子の容量特性に制約されることなく第２シリコン窒化膜の膜厚を厚くすることが可能になるため、この第２シリコン窒化膜によるＴｉ系バリヤメタル膜のＨ原子の吸収阻止機能を高くすることが可能になる。
また、基体全面に堆積した半導体膜をパターニングしてシングルポリシリコン構造の縦型バイポーラ・トランジスタのエミッタ取出し電極及びコレクタ取出し電極、容量素子の上部電極、並びに薄膜抵抗素子の抵抗層を同時に形成することにより、シングルポリシリコン構造の縦型バイポーラ・トランジスタ、容量素子、及び薄膜抵抗素子が共通の半導体基板上に混載されている半導体装置の製造工程が簡略化される。
【００６５】
また、請求項９に係る半導体装置の製造方法は、上記請求項８に係る半導体装置の製造方法において、前記第２工程が、基体全面に第１シリコン窒化膜を成膜した後、この第１シリコン窒化膜をパターニングして容量素子の容量絶縁膜を形成すると共に、シングルポリシリコン構造の縦型バイポーラ・トランジスタのベース領域保護膜を形成する工程であり、前記第３工程が、ベース領域保護膜及び第１シリコン酸化膜をパターニングしてシングルポリシリコン構造の縦型バイポーラ・トランジスタのエミッタ及びコレクタの取出し電極窓を開口する工程である構成とすることにより、シングルポリシリコン構造の縦型バイポーラ・トランジスタのベース領域が順に積層された第１シリコン酸化膜、第１シリコン窒化膜からなるベース領域保護膜、第２シリコン窒化膜、及び第２シリコン酸化膜によって被覆されている半導体装置が容易に作製される。従って、ベース領域表層へのＨ原子の供給が更に十分に確保されて良好な特性が実現されるシングルポリシリコン構造の縦型バイポーラ・トランジスタが共通の半導体基板上に混載されている半導体装置が容易に作製される。
【００６６】
また、請求項１０に係る半導体装置の製造方法は、上記請求項８又は９に係る半導体装置の製造方法において、共通する半導体基板上にダブルポリシリコン構造の縦型バイポーラ・トランジスタが混載されている半導体装置の製造方法であって、前記第３工程が、同時に、第１シリコン酸化膜をパターニングしてダブルポリシリコン構造の縦型バイポーラ・トランジスタのベースの取出し電極窓を開口する工程であり、前記第４工程が、同時に、半導体膜をパターニングしてダブルポリシリコン構造の縦型バイポーラ・トランジスタの取出し電極窓を被覆するベース取出し電極を形成する工程であり、前記第５工程が、同時に、第２シリコン酸化膜及び第２シリコン窒化膜をパターニングしてダブルポリシリコン構造の縦型バイポーラ・トランジスタのベース取出し電極に臨む接続窓開口する工程であり、前記第６工程が、同時に、導電材料膜及びＴｉ系バリヤメタル膜をパターニングして接続窓を被覆するダブルポリシリコン構造の縦型バイポーラ・トランジスタのベース電極を形成する工程である構成とすることにより、Ｔｉ系バリヤメタル膜と導電材料膜との積層膜からなるベース電極が第２シリコン酸化膜及び第２シリコン窒化膜に開口された接続窓を介してベース取出し電極をなす半導体膜に接続されているダブルポリシリコン構造の縦型バイポーラ・トランジスタが同時的に容易に作製される。従って、ベース領域表層へのＨ原子の供給が確保されて良好な特性が実現されるダブルポリシリコン構造の縦型バイポーラ・トランジスタが共通の半導体基板上に混載されている半導体装置が容易に作製される。
【００６７】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の実施の形態を説明する。
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体装置、即ち相補関係をなすダブルポリシリコン構造のＶ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタ、ＭＩＳ容量素子、並びにポリシリコン抵抗素子が共通の半導体基板上に混載されている半導体装置の一部（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分）を示す断面図、図２は本発明の第１の実施形態に係る半導体装置、即ち相補関係をなすダブルポリシリコン構造のＶ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタ、ＭＩＳ容量素子、並びにポリシリコン抵抗素子が共通の半導体基板上に混載されている半導体装置の一部（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分）を示す断面図、図３は図１に示すＬ−ＰＮＰトランジスタの拡大図、図４〜図１７はそれぞれ図１〜図３に示す半導体装置の製造方法を説明するための工程断面図である。
【００６８】
図１〜図３に示されるように、Ｐ型シリコン基板１０表面において、そのＶ−ＮＰＮトランジスタ形成領域にはＮ+ 型コレクタ埋込み層１１V が、Ｌ−ＰＮＰトランジスタ形成領域にはＮ+ 型ベース埋込み層１１L がそれぞれ形成されている。そして、これらＰ型シリコン基板１０、Ｎ+ 型コレクタ埋込み層１１V 、及びＮ+ 型ベース埋込み層１１L 上にはＮ型エピタキシャル層が形成されているが、Ｎ+ 型コレクタ埋込み層１１V 上のＮ型エピタキシャル層はＮ型コレクタ領域１２VCを、Ｎ+ 型ベース埋込み層１１L 上のＮ型エピタキシャル層はＮ型ベース領域１２LBをそれぞれ構成している。
【００６９】
また、このＮ型エピタキシャル層表面にはＬＯＣＯＳ酸化膜１３が形成され、更にこのＬＯＣＯＳ酸化膜１３底面に接するＮ型エピタキシャル層及びＰ型シリコン基板１０にはＰ型アイソレーション領域１４が形成されており、これらＬＯＣＯＳ酸化膜１３及びＰ型アイソレーション領域１４によりＶ−ＮＰＮトランジスタ形成領域とＬ−ＰＮＰトランジスタ形成領域とを素子分離すると共に、ＭＩＳ容量素子形成領域及びポリシリコン抵抗素子形成領域においては、そのＭＩＳ容量素子及びポリシリコン抵抗素子をそれぞれＰ型シリコン基板１０から絶縁分離するようになっている。
そして、Ｖ−ＮＰＮトランジスタ領域において、そのＮ型コレクタ領域１２VC表面には、Ｎ+ 型コレクタ埋込み層１１V に接続するＮ+ 型コレクタ取出し領域１５VCが形成されている。また、このＮ型コレクタ領域１２VC表面には、Ｐ型真性ベース領域２４VB及びその周囲のＰ+ 型グラフト・ベース領域２５VBが形成され、このＰ型真性ベース領域２４VB表面には、Ｎ+ 型エミッタ領域２９VEが形成されている。
【００７０】
また、１層目シリコン酸化膜（ＳｉＯ2 膜）１６に開口されたベース取出し窓を介して、Ｐ+ 型グラフト・ベース領域２５VBに接続するベース取出し電極１８VBが形成されている。このベース取出し電極１８VBはＰ型不純物が添加された１層目ポリシリコン膜から構成されている。また２層目シリコン酸化膜（ＳｉＯ2 膜）１９、ベース保護膜としてのシリコン窒化膜（Ｓｉ3 Ｎ4 膜）２１、及び３層目シリコン酸化膜（ＳｉＯ2 膜）２２が順に積層された積層膜に開口されたベース窓を介して、ベース取出し電極１８VBに接続するＴｉ系バリヤメタル膜３１VB及びＡｌ系導電膜３２VBからなるベース電極３３VBが形成されている。
【００７１】
また、順に積層されたベース取出し電極１８VB、並びに２層目シリコン酸化膜１９、シリコン窒化膜２１、及び３層目シリコン酸化膜２２からなる積層膜に開口され、内壁面にサイドウォール２６が形成されたエミッタ窓を介して、Ｎ+ 型エミッタ領域２９VEに接続するエミッタ取出し電極２８VEが形成されている。このエミッタ取出し電極２８VEはＮ型不純物が添加された２層目ポリシリコン膜から構成されている。また、このエミッタ取出し電極２８VEに接続するＴｉ系バリヤメタル膜３１VE及びＡｌ系導電膜３２VEからなるエミッタ電極３３VEが形成されている。
【００７２】
また、順に積層された１層目シリコン酸化膜１６、２層目シリコン酸化膜１９、シリコン窒化膜２１、及び３層目シリコン酸化膜２２からなる積層膜に開口されたコレクタ窓を介して、Ｎ+ 型コレクタ取出し領域１５VCに接続するＴｉ系バリヤメタル膜３１VC及びＡｌ系導電膜３２VCからなるコレクタ電極３３VCが形成されている。
また、Ｌ−ＰＮＰトランジスタ領域において、そのＮ型ベース領域１２LB表面には、Ｎ+ 型ベース埋込み層１１L に接続するＮ+ 型ベース取出し領域１５LBが形成されている。また、このＮ型ベース領域１２LB表面には、Ｐ+ 型エミッタ領域２５LE及びＰ+ 型コレクタ領域２５LCがそれぞれ形成されている。
【００７３】
また、１層目シリコン酸化膜１６に開口されたエミッタ取出し窓を介してＰ+ 型エミッタ領域２５LEに接続するエミッタ取出し電極１８LEが形成されている。このエミッタ取出し電極１８LEはＰ型不純物が添加された１層目ポリシリコン膜から構成されている。また、順に積層された２層目シリコン酸化膜１９、ベース保護膜としてのシリコン窒化膜２１、及び３層目シリコン酸化膜２２からなる積層膜に開口されたエミッタ窓を介してエミッタ取出し電極１８LEに接続するＴｉ系バリヤメタル膜３１LE及びＡｌ系導電膜３２LEからなるエミッタ電極３３LEが形成されている。
【００７４】
また、１層目シリコン酸化膜１６に開口されたコレクタ取り出し窓を介して、Ｐ+ 型コレクタ領域２５LCに接続するコレクタ取出し電極１８LCが形成されている。このコレクタ取出し電極１８LCはＰ型不純物が添加された１層目ポリシリコン膜から構成されている。また、順に積層された２層目シリコン酸化膜１９、ベース保護膜としてのシリコン窒化膜２１、及び３層目シリコン酸化膜２２からなる積層膜に開口されたコレクタ窓を介してコレクタ取出し電極１８LCに接続するＴｉ系バリヤメタル膜３１LC及びＡｌ系導電膜３２LCからなるコレクタ電極３３LCが形成されている。  また、順に積層された１層目シリコン酸化膜１６、２層目シリコン酸化膜１９、シリコン窒化膜２１、及び３層目シリコン酸化膜２２からなる積層膜に開口されたベース窓を介して、Ｎ+ 型ベース取出し領域１５LB接続するＴｉ系バリヤメタル膜３１LB及びＡｌ系導電膜３２LBからなるベース電極３３LBが形成されている。
【００７５】
また、ＭＩＳ容量素子領域において、その１層目シリコン酸化膜１６上に、Ｐ型不純物が添加された１層目ポリシリコン膜から構成される下部電極１８M が形成されている。また、この下部電極１８M 上に、２層目シリコン酸化膜１９に開口された第１容量窓を介して、容量絶縁膜としてのシリコン窒化膜２１が形成され、この容量絶縁膜としてのシリコン窒化膜２１上には、３層目シリコン酸化膜２２に開口された第２容量窓を介して上部引出し電極２８M が形成されている。この上部引出し電極２８M はＮ型不純物が添加された２層目ポリシリコン膜から構成されている。
また、この上部引出し電極２８M に接続するＴｉ系バリヤメタル膜３１M1及びＡｌ系導電膜３２M1からなる上部接続電極３３M1が形成されている。また、順に積層された２層目シリコン酸化膜１９、シリコン窒化膜２１、及び３層目シリコン酸化膜２２からなる積層膜に開口された下部電極窓を介して、下部電極１８M に接続するＴｉ系バリヤメタル膜３１M2及びＡｌ系導電膜３２M2からなる下部接続電極３３M2が形成されている。
【００７６】
また、ポリシリコン抵抗素子領域において、その１層目シリコン酸化膜１６上に、Ｐ型不純物が添加された１層目ポリシリコン膜から構成される抵抗層１８R が形成されている。また、順に積層された２層目シリコン酸化膜１９、シリコン窒化膜２１、及び３層目シリコン酸化膜２２からなる積層膜に開口された２つの抵抗接続電極窓を介して、抵抗層１８R に接続するＴｉ系バリヤメタル膜３１R1及びＡｌ系導電膜３２R1からなる抵抗接続電極３３R1並びにＴｉ系バリヤメタル膜３１R2及びＡｌ系導電膜３２R2からなる抵抗接続電極３３R2がそれぞれ形成されている。
また、共通のシリコン基板１０上に形成されたダブルポリシリコン構造のＶ−ＮＰＮトランジスタ、シングルポリシリコン構造のＶ−ＰＮＰトランジスタ、ＭＩＳ容量素子、及びポリシリコン抵抗素子の全体は、パッシベーション膜（図示せず）によって覆われ、保護されている。
【００７７】
次に、図１〜図３に示す半導体装置の製造方法を、図４〜図１７の工程断面図を用いて説明する。
図４に示されるように、Ｐ型シリコン基板１０表面にＮ型不純物を選択的に導入して、Ｖ−ＮＰＮトランジスタ形成領域にＮ+ 型コレクタ埋込み層１１V を、Ｌ−ＰＮＰトランジスタ形成領域にＮ+ 型ベース埋込み層１１L をそれぞれ形成した後、基体全面に、Ｎ型エピタキシャル層を成長させて、Ｖ−ＮＰＮトランジスタ形成領域にＮ型コレクタ領域１２VCを、Ｌ−ＰＮＰトランジスタ形成領域にＮ型ベース領域１２LBをそれぞれ形成する。
【００７８】
続いて、ＬＯＣＯＳ法により、各素子間並びにＭＩＳ容量素子形成領域及びポリシリコン抵抗素子形成領域のＮ型エピタキシャル層表面にＬＯＣＯＳ酸化膜１３を形成した後、このＬＯＣＯＳ酸化膜１３底面に接するＮ型エピタキシャル層及びＰ型シリコン基板１０にＰ型不純物を選択的に導入して、Ｐ型アイソレーション領域１４を形成する。
続いて、Ｖ−ＮＰＮトランジスタ形成領域のＮ型コレクタ領域１２VC及びＬ−ＰＮＰトランジスタ形成領域のＮ型ベース領域１２LBに選択的にＮ型不純物を導入して、Ｖ−ＮＰＮトランジスタ形成領域のＮ+ 型コレクタ埋込み層１１V に接続するＮ+ 型コレクタ取出し領域１５VC及びＬ−ＰＮＰトランジスタ形成領域のＮ+ 型ベース埋込み層１１L に接続するＮ+ 型ベース取出し領域１５LBを形成する。
【００７９】
続いて、ＬＰ−ＣＶＤ法等により、基体全面に１層目シリコン酸化膜１６を堆積した後、この１層目シリコン酸化膜１６をパターニングして、Ｖ−ＮＰＮトランジスタ形成領域のＮ型コレクタ領域１２VC上にベース取り出し窓１７VBを、Ｌ−ＰＮＰトランジスタ形成領域のＮ型ベース領域１２LB上にエミッタ取り出し窓１７LE及びコレクタ取り出し窓１７LCをそれぞれ開口する。
【００８０】
次いで、図６及び図７に示されるように、ＣＶＤ法等により、基体全面に１層目ポリシリコン膜を堆積した後、イオン注入法により、この１層目ポリシリコン膜にＰ型不純物を導入する。ここで、イオン注入条件は、イオン種としてＢ+ （ホウ素イオン）又はＢＦ2 + （フッ化ホウ素イオン）を用い、
加速電圧：２０〜１００ｋｅＶ
ドース量：１×１０15〜１×１０16ｃｍ-2
とする。
【００８１】
続いて、このＰ型不純物を添加した１層目ポリシリコン膜をパターニングして、Ｖ−ＮＰＮトランジスタ形成領域のベース取り出し窓１７VBを覆うベース取出し電極１８VB、Ｌ−ＰＮＰトランジスタ形成領域のエミッタ取り出し窓１７LE及びコレクタ取り出し窓１７LCをそれぞれ覆うエミッタ取出し電極１８LE及びコレクタ取出し電極１８LC、ＭＩＳ容量素子形成領域の１層目シリコン酸化膜１６上の下部電極１８M 、並びにポリシリコン抵抗素子形成領域の１層目シリコン酸化膜１６上の抵抗層１８R をそれぞれ形成する。
【００８２】
次いで、図８及び図９に示されるように、ＣＶＤ法等により、基体全面に２層目シリコン酸化膜１９を堆積した後、この２層目シリコン酸化膜１９をパターニングしてＭＩＳ容量素子形成領域の下部電極１８M 上に第１容量窓２０M を開口する。
【００８３】
次いで、図１０及び図１１に示されるように、ＬＰ−ＣＶＤ法等により、第１容量窓２０M を含む基体全面にシリコン窒化膜２１を堆積する。このシリコン窒化膜２１は、ＭＩＳ容量素子形成領域においてはＭＩＳ容量素子の容量絶縁膜として機能し、Ｖ−ＮＰＮトランジスタ形成領域及びＬ−ＰＮＰトランジスタ形成領域においてはベース領域保護膜として機能するものである。
その後、ＣＶＤ法等により、このシリコン窒化膜２１上に３層目シリコン酸化膜２２を堆積する。
【００８４】
続いて、ＲＩＥ法により、３層目シリコン酸化膜２２、シリコン窒化膜２１、及びベース取出し電極１８VBを選択的にエッチング除去して、Ｖ−ＮＰＮトランジスタ形成領域のＮ型コレクタ領域１２VC上にエミッタ窓２３VEを開口した後、このエミッタ窓２３VEを介して、真性ベース領域を形成するためのＰ型不純物のイオン注入を行う。ここで、イオン注入条件は、イオン種としてＢ+ を用い、
加速電圧：３０〜５０ｋｅＶ
ドース量：５×１０12〜２×１０13ｃｍ-2
とする。
【００８５】
続いて、ＣＶＤ法等により、基体全面に、サイドウォール形成用のシリコン酸化膜を堆積した後、このシリコン酸化膜の緻密化（densification ）、注入不純物イオンＢ+ の活性化、Ｖ−ＮＰＮトランジスタ形成領域のベース取出し電極１８VBからの不純物拡散、並びにＬ−ＰＮＰトランジスタ形成領域のエミッタ取出し電極１８LE及びコレクタ取出し電極１８LCからの不純物拡散のための熱処理を行う。ここで、熱処理条件は、
温度：９００〜１０００℃
時間：１０〜６０分
とする。
こうして、Ｖ−ＮＰＮトランジスタ形成領域のＮ型コレクタ領域１２VC表面にＰ型真性ベース領域２４及びその周囲のＰ+ 型グラフト・ベース領域２５VBを、Ｌ−ＰＮＰトランジスタ形成領域のＮ型ベース領域１２LB表面にＰ+ 型エミッタ領域２５LE及びＰ+ 型コレクタ領域２５LCをそれぞれ形成する。
【００８６】
続いて、サイドウォール形成用のシリコン酸化膜を異方的にエッチバックして、上記エミッタ窓２３VEの内壁面にサイドウォール２６を形成した後、３層目シリコン酸化膜２２をパターニングして、ＭＩＳ容量素子形成領域の第１容量窓２０M を覆っているシリコン窒化膜２１上に第２容量窓２７M を開口する。
【００８７】
次いで、図１２及び図１３に示されるように、この第２容量窓２７M を含む基体全面に、２層目ポリシリコン膜２８を堆積した後、イオン注入法により、この２層目ポリシリコン膜２８にＮ型不純物を導入する。ここで、イオン注入条件は、イオン種としてＡｓ+ （ヒ素イオン）を用い、
加速電圧：４０〜７０ｋｅＶ
ドース量：１×１０15〜１×１０16ｃｍ-2
とする。
【００８８】
続いて、このＮ型不純物を添加した２層目ポリシリコン膜２８全面を例えば厚さ３００〜５００ｎｍのキャップ酸化膜（図示せず）によって覆った後、注入不純物イオンＡｓ+ の活性化及び２層目ポリシリコン膜２８からの不純物拡散のための熱処理を行う。ここで、熱処理条件は、
温度：９００〜１０００℃
時間：１０〜６０分
とする。
こうして、Ｖ−ＮＰＮトランジスタ形成領域のＰ型真性ベース領域２４表面にＮ+ 型エミッタ領域２９VEを形成する。その後、キャップ酸化膜を除去する。
【００８９】
次いで、図１４及び図１５に示されるように、２層目ポリシリコン膜２８をパターニングして、Ｖ−ＮＰＮトランジスタ形成領域のＮ+ 型エミッタ領域２９VEに接続するエミッタ取出し電極２８VE、ＭＩＳ容量素子形成領域の容量窓４４M を覆う上部引出し電極２８M を形成する。
【００９０】
続いて、ＲＩＥ法により、所定の箇所の３層目シリコン酸化膜２２、シリコン窒化膜２１、及び２層目シリコン酸化膜１９からなる積層膜、又はこの積層膜及び１層目シリコン酸化膜１６を選択的にエッチング除去する。こうして、Ｖ−ＮＰＮトランジスタ形成領域のベース取出し電極１８VB上にベース窓３０VB、Ｎ+ 型コレクタ取出し領域１５VC上にコレクタ窓３０VC、Ｌ−ＰＮＰトランジスタ形成領域のエミッタ取出し電極１８LE上にエミッタ窓３０LE、コレクタ取出し電極１８LC上にコレクタ窓３０LC、Ｎ+ 型ベース取出し領域１５LB上にベース窓３０LB、ＭＩＳ容量素子形成領域の下部電極１８M 上に下部電極窓３０M 、ポリシリコン抵抗素子形成領域の抵抗層１８R 上に２つの抵抗接続電極窓３０R1、３０R2をそれぞれ開口する。
【００９１】
次いで、図１６及び図１７に示されるように、基体全面にＴｉ系バリヤメタル膜及びＡｌ系導電膜を順に成膜した後、この積層膜をパターニングする。
こうして、Ｖ−ＮＰＮトランジスタ形成領域のベース取出し電極１８VBに接続するＴｉ系バリヤメタル膜３１VB及びＡｌ系導電膜３２VBからなるベース電極３３VB、エミッタ取出し電極２８VEに接続するＴｉ系バリヤメタル膜３１VE及びＡｌ系導電膜３２VEからなるエミッタ電極３３VE、Ｎ+ 型コレクタ取出し領域１５VCに接続するＴｉ系バリヤメタル膜３１VC及びＡｌ系導電膜３２VCからなるコレクタ電極３３VC、Ｌ−ＰＮＰトランジスタ形成領域のエミッタ取出し電極１８LEに接続するＴｉ系バリヤメタル膜３１LE及びＡｌ系導電膜３２LEからなるエミッタ電極３３LE、コレクタ取出し電極１８LCに接続するＴｉ系バリヤメタル膜３１LC及びＡｌ系導電膜３２LCからなるコレクタ電極３３LC、Ｎ+ 型ベース取出し領域１５LBに接続するＴｉ系バリヤメタル膜３１LB及びＡｌ系導電膜３２LBからなるベース電極３３LB、ＭＩＳ容量素子形成領域の上部引出し電極２８M に接続するＴｉ系バリヤメタル膜３１M1及びＡｌ系導電膜３２M1からなる上部接続電極３３M1、下部電極１８M に接続するＴｉ系バリヤメタル膜３１M2及びＡｌ系導電膜３２M2からなる下部接続電極３３M2、ポリシリコン抵抗素子形成領域の抵抗層１８R に接続するＴｉ系バリヤメタル膜３１R1及びＡｌ系導電膜３２R1からなる抵抗接続電極３３R1並びにＴｉ系バリヤメタル膜３１R2及びＡｌ系導電膜３２R2からなる抵抗接続電極３３R2をそれぞれ形成する。
【００９２】
最後に、基体全面にパッシベーション膜（図示せず）を形成する。こうして、相補関係をなすＶ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタ、ＭＩＳ容量素子、並びにポリシリコン抵抗素子が混載されている半導体装置を共通のシリコン基板１０上に作製する。
【００９３】
以上のように本実施形態によれば、相補関係をなすダブルポリシリコン構造のＶ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタ、ＭＩＳ容量素子、並びにポリシリコン抵抗素子が共通のＰ型シリコン基板１０上に混載されている半導体装置において、例えばそのＬ−ＰＮＰトランジスタのエミッタ電極３３LE及びコレクタ電極３３LCを構成するＡｌ系導電膜３２LE、３２LCと下地の１層目ポリシリコン膜からなるエミッタ取出し電極１８LE及びコレクタ取出し電極１８LCとの間にＴｉ系バリヤメタル膜３１LE、３１LCが介在している場合であっても、Ｐ+ 型エミッタ領域２５LEとＰ+ 型コレクタ領域２５LCとに挟まれたＮ型ベース領域１２LB表面が順に積層された１層目シリコン酸化膜１６、２層目シリコン酸化膜１９、シリコン窒化膜２１、及び３層目シリコン酸化膜２２によって被覆されており、且つエミッタ電極３３LE及びコレクタ電極３３LCのＴｉ系バリヤメタル膜３１LE、３１LCと下地のエミッタ取出し電極１８LE及びコレクタ取出し電極１８LCとのコンタクトが順に積層された２層目シリコン酸化膜１９、シリコン窒化膜２１、及び３層目シリコン酸化膜２２に開口された接続窓を介してなされていることにより、Ｔｉ系バリヤメタル膜３１LE、３１LCによるＨ原子の吸収をシリコン窒化膜２１によって阻止する一方、１層目シリコン酸化膜１６、２層目シリコン酸化膜１９、及びシリコン窒化膜２１中のＨ原子をＮ型ベース領域１２LB表層に供給することが可能になる。従って、活性領域として使用されるＮ型ベース領域１２LB表層へのＨ原子の供給が確保され、Ｎ型ベース領域１２LB表層におけるダングリング・ボンドが十分に終端されて界面準位密度が低下するため、再結合電流の増加、即ちベース電流の増加による電流増幅率ｈFEの低下を防止して、Ｌ−ＰＮＰトランジスタの良好な特性を実現することができる。
【００９４】
また、ダブルポリシリコン構造のＶ−ＮＰＮトランジスタにおいても、同様のことがいえる。即ち、そのベース電極３３VB下層のＴｉ系バリヤメタル膜３１VBと下地の１層目ポリシリコン膜からなるベース取出し電極１８VBとのコンタクトが順に積層された２層目シリコン酸化膜１９、シリコン窒化膜２１、及び３層目シリコン酸化膜２２に開口された接続窓を介してなされていることにより、Ｔｉ系バリヤメタル膜３１VBによるＨ原子の吸収をシリコン窒化膜２１によって阻止することが可能になるため、ダブルポリシリコン構造のＶ−ＮＰＮトランジスタの良好な特性を実現することができる。
【００９５】
また、薄膜抵抗素子の抵抗接続電極３３R1、３３R2を構成するＡｌ系導電膜３２R1、３２R2と下地の１層目ポリシリコン膜からなる抵抗層１８R との間にＴｉ系バリヤメタル膜３１R1、３１R2が介在している場合であっても、抵抗層１８R が順に積層された２層目シリコン酸化膜１９、シリコン窒化膜２１、及び３層目シリコン酸化膜２２によって被覆されており、且つＴｉ系バリヤメタル膜３１R1、３１R2と抵抗層１８R とのコンタクトが順に積層された２層目シリコン酸化膜１９、シリコン窒化膜２１、及び３層目シリコン酸化膜２２に開口された接続窓を介してなされていることにより、これらの積層膜を通路としてＴｉ系バリヤメタル膜３１R1、３１R2が抵抗層１８R からＨ原子を吸い上げることをシリコン窒化膜２１によって阻止することが可能になるため、抵抗層１８R の抵抗値の変動、特にその上昇を防止することができる。
【００９６】
また、ＭＩＳ容量素子の下部電極１８M が１層目ポリシリコン膜から構成されていることにより、Ｐ型シリコン基板１０表面に不純物を添加して形成する下部電極領域から構成される場合と比較すると、Ｐ型シリコン基板１０からの寄生容量の影響が低減されるため、ＭＩＳ容量素子の安定した容量特性を実現することができる。
【００９７】
更に、本実施形態によれば、相補関係をなすダブルポリシリコン構造のＶ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタ、ＭＩＳ容量素子、並びにポリシリコン抵抗素子が共通のＰ型シリコン基板１０上に混載されている半導体装置を作製する際に、基体全面に堆積した１層目ポリシリコン膜にＰ型不純物を導入した後、この１層目ポリシリコン膜をパターニングして、Ｖ−ＮＰＮトランジスタのベース取出し電極１８VB、Ｌ−ＰＮＰトランジスタのエミッタ取出し電極１８LE及びコレクタ取出し電極１８LC、ＭＩＳ容量素子の下部電極１８M 、並びにポリシリコン抵抗素子形成領域の抵抗層１８R をそれぞれ形成しているため、製造工程を簡略化することができる。
【００９８】
また、ＬＰ−ＣＶＤ法等により、ＭＩＳ容量素子形成領域においてはＭＩＳ容量素子の容量絶縁膜として機能し、Ｖ−ＮＰＮトランジスタ形成領域及びＬ−ＰＮＰトランジスタ形成領域においてはベース領域保護膜として機能するシリコン窒化膜２１を堆積することにより、ＭＩＳ容量素子の容量絶縁膜を形成する工程に何ら新たな工程を追加することなく、Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタのベース領域保護膜を警世することになるため、製造工程の増加を抑制することができる。
【００９９】
（第２の実施形態）
図１８は本発明の第２の実施形態に係る半導体装置、即ち相補関係をなすダブルポリシリコン構造のＶ−ＮＰＮトランジスタ及びシングルポリシリコン構造のＶ−ＰＮＰトランジスタ、ＭＩＳ容量素子、並びにポリシリコン抵抗素子が共通の半導体基板上に混載されている半導体装置一部（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分）を示す断面図、図１９は本発明の第２の実施形態に係る半導体装置、即ち相補関係をなすダブルポリシリコン構造のＶ−ＮＰＮトランジスタ及びシングルポリシリコン構造のＶ−ＰＮＰトランジスタ、ＭＩＳ容量素子、並びにポリシリコン抵抗素子が共通の半導体基板上に混載されている半導体装置一部（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分）を示す断面図、図２０は図１８に示すシングルポリシリコン構造のＶ−ＰＮＰトランジスタの拡大図、図２１〜図３６はそれぞれ図１８及び図１９に示す半導体装置の製造方法を説明するための工程断面図である。
【０１００】
図１０及び図１１に示されるように、Ｐ型シリコン基板４０表面において、ダブルポリシリコン構造のＶ−ＮＰＮトランジスタ領域にはＮ+ 型コレクタ埋込み層４１D が形成され、シングルポリシリコン構造のＶ−ＰＮＰトランジスタ領域にはＶ−ＰＮＰトランジスタをＰ型シリコン基板４０から分離するためのＮ+ 型分離用埋込み層４１S が形成されている。そして、これらＰ型シリコン基板４０、Ｎ+ 型コレクタ埋込み層４１D 、及びＮ+ 型ベース埋込み層４１S 上にはＮ型エピタキシャル層が形成されているが、Ｎ+ 型コレクタ埋込み層４１D 上のＮ型エピタキシャル層はＮ型コレクタ領域４２DCを構成している。また、Ｎ+ 型分離用埋込み層４１S 上のＮ型エピタキシャル層にはＰ型不純物が選択的に導入されて、Ｐ型コレクタ領域４４SCが形成されている。
【０１０１】
また、このＮ型エピタキシャル層表面にはＬＯＣＯＳ酸化膜４３が形成され、更にこのＬＯＣＯＳ酸化膜４３底面に接するＮ型エピタキシャル層及びＰ型シリコン基板４０にはＰ+ 型アイソレーション領域１４が形成されており、これらＬＯＣＯＳ酸化膜４３及びＰ+ 型アイソレーション領域１４によりＶ−ＮＰＮトランジスタ領域とＶ−ＰＮＰトランジスタ領域とを素子分離すると共に、ポリシリコン抵抗素子領域においては、そのポリシリコン抵抗素子をＰ型シリコン基板４０から分離するようになっている。
そして、ダブルポリシリコン構造のＶ−ＮＰＮトランジスタ領域において、そのＮ型コレクタ領域４２DC表面には、Ｎ+ 型コレクタ埋込み層４１D に接続するＮ+ 型コレクタ取出し領域４５DCが形成されている。また、このＮ型コレクタ領域４２DC表面には、Ｐ型真性ベース領域５６DB及びその周囲のＰ+ 型グラフト・ベース領域５７DBが形成され、このＰ型真性ベース領域５６表面には、Ｎ+ 型エミッタ領域６０DEが形成されている。
【０１０２】
また、１層目シリコン酸化膜（ＳｉＯ2 膜）４８に開口されたベース取出し窓を介してＰ+ 型グラフト・ベース領域５７DBに接続するベース取出し電極５２DBが形成されている。このベース取出し電極５２DBはＰ型不純物を添加した１層目ポリシリコン膜から構成されている。また、２層目シリコン窒化膜（Ｓｉ3 Ｎ4 膜）５３及び２層目シリコン酸化膜（ＳｉＯ2 膜）５４が順に積層されている積層膜に開口されたベース窓を介して、ベース取出し電極５２DBに接続するＴｉ系バリヤメタル膜６２DB及びＡｌ系導電膜６３DBからなるベース電極６４DBが形成されている。
【０１０３】
また、順に積層されているベース取出し電極５２DB、並びに２層目シリコン窒化膜５３及び２層目シリコン酸化膜５４からなる積層膜に開口され、内壁面にサイドウォール５８が形成されたエミッタ窓を介して、Ｎ+ 型エミッタ領域６０DEに接続するエミッタ取出し電極５９DEが形成されている。このエミッタ取出し電極５９DEはＮ型不純物を添加した２層目ポリシリコン膜から構成されている。またこのエミッタ取出し電極５９DEに接続するＴｉ系バリヤメタル膜６２DE及びＡｌ系導電膜６３DEからなるエミッタ電極６４DEが形成されている。
【０１０４】
また、順に積層されている１層目シリコン酸化膜４８、２層目シリコン窒化膜５３、及び２層目シリコン酸化膜５４からなる積層膜に開口されたコレクタ窓を介して、Ｎ+ 型コレクタ取出し領域４５DCに接続するＴｉ系バリヤメタル膜６２DC及びＡｌ系導電膜６３DCからなるコレクタ電極６４DCが形成されている。
また、シングルポリシリコン構造のＶ−ＰＮＰトランジスタ領域において、Ｐ型コレクタ領域４４SC表面には、Ｎ型真性ベース領域４６SB及びこれに隣接するＮ+ 型グラフト・ベース領域４７SBがそれぞれ形成されている。また、このＮ型真性ベース領域４６SB表面には、Ｐ+ 型エミッタ領域５７SEが形成されている。また、Ｐ型コレクタ領域４４SC表面には、Ｐ+ 型コレクタ引出し領域５７SCが形成されている。
【０１０５】
また、順に積層されている１層目シリコン酸化膜４８及び１層目シリコン窒化膜（Ｓｉ3 Ｎ4 膜）５０S からなる積層膜に開口されたエミッタ取出し窓を介して、Ｐ+ 型エミッタ領域５７SEに接続するエミッタ取出し電極５２SEが形成されている。このエミッタ取出し電極５２SEはＰ型不純物を添加した１層目ポリシリコン膜から構成されている。また、順に積層されている２層目シリコン窒化膜５３及び２層目シリコン酸化膜５４からなる積層膜に開口されたエミッタ窓を介して、エミッタ取出し電極５２SEに接続するＴｉ系バリヤメタル膜６２SE及びＡｌ系導電膜６３SEからなるエミッタ電極６４SEが形成されている。
【０１０６】
また、順に積層されている１層目シリコン酸化膜４８、２層目シリコン窒化膜５３、及び２層目シリコン酸化膜５４からなる積層膜に開口されたベース窓を介して、Ｐ+ 型グラフト・ベース領域５７DBに接続するＴｉ系バリヤメタル膜６２SB及びＡｌ系導電膜６３SBからなるベース電極６４SBが形成されている。
【０１０７】
また、順に積層されている１層目シリコン酸化膜４８及び１層目シリコン窒化膜５０S からなる積層膜に開口されたコレクタ取り出し窓を介して、Ｐ+ 型コレクタ引出し領域５７SCに接続するコレクタ取出し電極５２SCが形成されている。このコレクタ取出し電極５２SCはＰ型不純物を添加した１層目ポリシリコン膜から構成されている。また、順に積層されている２層目シリコン窒化膜５３及び２層目シリコン酸化膜５４からなる積層膜に開口されたコレクタ窓を介して、コレクタ取出し電極５２SCに接続するＴｉ系バリヤメタル膜６２SC及びＡｌ系導電膜６３SCからなるコレクタ電極６４SCが形成されている。
【０１０８】
また、ＭＩＳ容量素子領域において、Ｐ型シリコン基板４０上にＮ+ 型下部電極領域４５M が形成されている。また、このＮ+ 型下部電極領域４５M 上に、１層目シリコン酸化膜４８に開口された容量窓を介して、容量用絶縁膜としての１層目シリコン窒化膜５０M が形成され、このシリコン窒化膜５０M 上には、上部電極５２M が形成されている。この上部電極５２M はＰ型不純物を添加した１層目ポリシリコン膜から構成されている。
【０１０９】
また、順に積層されている２層目シリコン窒化膜５３及び２層目シリコン酸化膜５４からなる積層膜に開口された上部電極窓を介して、上部電極５２M に接続するＴｉ系バリヤメタル膜６２M1及びＡｌ系導電膜６３M1からなる上部接続電極６４M1が形成されている。また、順に積層されている１層目シリコン酸化膜４８、２層目シリコン窒化膜５３、及び２層目シリコン酸化膜５４からなる積層膜に開口された下部電極窓を介して、Ｎ+ 型下部電極領域４５M に接続するＴｉ系バリヤメタル膜６２M2及びＡｌ系導電膜６３M2からなる下部接続電極６４M2が形成されている。
【０１１０】
また、ポリシリコン抵抗素子領域において、その１層目シリコン酸化膜４８上に、Ｐ型不純物を添加した１層目ポリシリコン膜から構成される抵抗層５２R が形成されている。また、順に積層されている２層目シリコン窒化膜５３及び２層目シリコン酸化膜５４からなる積層膜に開口された２つの抵抗接続電極窓を介して、抵抗層５２R に接続するＴｉ系バリヤメタル膜６２R1及びＡｌ系導電膜６３R1からなる抵抗接続電極６４R1並びにＴｉ系バリヤメタル膜６２R2及びＡｌ系導電膜６３R2からなる抵抗接続電極６４R2がそれぞれ形成されている。
また、共通のシリコン基板４０上に形成されたダブルポリシリコン構造のＶ−ＮＰＮトランジスタ、シングルポリシリコン構造のＶ−ＰＮＰトランジスタ、ＭＩＳ容量素子、及びポリシリコン抵抗素子の全体は、パッシベーション膜（図示せず）によって覆われ、保護されている。
【０１１１】
次に、図１８〜図２０に示す半導体装置の製造方法を、図２１〜図３６の工程断面図を用いて説明する。
図２１及び図２２に示されるように、Ｐ型シリコン基板４０表面にＮ型不純物を選択的に導入して、ダブルポリシリコン構造のＶ−ＮＰＮトランジスタ形成領域にＮ+ 型コレクタ埋込み層４１D を形成すると共に、シングルポリシリコン構造のＶ−ＰＮＰトランジスタ形成領域にＮ+ 型分離用埋込み層４１S をそれぞれ形成する。その後、基体全面にＮ型エピタキシャル層を成長させる。このＮ型エピタキシャル層は、Ｖ−ＮＰＮトランジスタ形成領域においてはＮ型コレクタ領域４２DCとなる。
【０１１２】
続いて、ＬＯＣＯＳ法により、各素子間及びポリシリコン抵抗素子形成領域のＮ型エピタキシャル層表面にＬＯＣＯＳ酸化膜４３を形成する。その後、シングルポリシリコン構造のＶ−ＰＮＰトランジスタ形成領域のＮ型エピタキシャル層並びにＬＯＣＯＳ酸化膜４３底面に接するＮ型エピタキシャル層及びＰ型シリコン基板４０にＰ型不純物を選択的に導入して、Ｎ+ 型分離用埋込み層４１S 上にＰ型コレクタ領域４４SCを形成すると共に、ＬＯＣＯＳ酸化膜４３底面にＰ型アイソレーション領域４４とを形成する。
【０１１３】
続いて、ダブルポリシリコン構造のＶ−ＮＰＮトランジスタ形成領域のＮ型コレクタ領域４２DC及びＭＩＳ容量素子形成領域のＮ型エピタキシャル層に選択的にＮ型不純物を導入して、Ｖ−ＮＰＮトランジスタ形成領域のＮ+ 型コレクタ埋込み層４１D に接続するＮ+ 型コレクタ取出し領域４５DC及びＭＩＳ容量素子形成領域のＮ+ 型下部電極領域４５M をそれぞれ形成する。
【０１１４】
続いて、シングルポリシリコン構造のＶ−ＰＮＰトランジスタ形成領域のＰ型コレクタ領域４４SCにＮ型不純物を選択的に導入して、そのＰ型コレクタ領域４４SC表面にＮ型真性ベース領域４６SB及びこれに隣接するＮ+ 型グラフト・ベース領域４７SBをそれぞれ形成する。
続いて、ＣＶＤ法等により、基体全面に１層目シリコン酸化膜４８を堆積した後、この１層目シリコン酸化膜４８をパターニングして、ＭＩＳ容量素子形成領域のＮ+ 型下部電極領域４５M 上に容量窓４９M を開口する。
【０１１５】
次いで、図２３及び図２４に示されるように、ＬＰ−ＣＶＤ法等により、容量窓４９M を含む基体全面に、厚さ１０〜５０ｎｍの１層目シリコン窒化膜を堆積する。続いて、ＲＩＥ法又はウェットエッチング法により、この１層目シリコン窒化膜をパターニングして、ＭＩＳ容量素子形成領域の容量窓４９M を覆う容量用絶縁膜としての１層目シリコン窒化膜５０M を残存させると共に、Ｖ−ＰＮＰトランジスタ形成領域の１層目シリコン酸化膜４８上にもベース領域保護膜としての１層目シリコン窒化膜５０S を残存させる。
【０１１６】
次いで、図２５及び図２６に示されるように、１層目シリコン酸化膜４８をパターニングして、Ｖ−ＮＰＮトランジスタ形成領域のＮ型コレクタ領域４２DC上にベース取り出し窓５１DBを、Ｖ−ＰＮＰトランジスタ形成領域のＮ型真性ベース領域４６SB及びＰ型コレクタ領域４４S 上にエミッタ取り出し窓５１SE及びコレクタ取り出し窓５１SCをそれぞれ開口する。
【０１１７】
次いで、図２７及び図２８に示されるように、基体全面に１層目ポリシリコン膜を堆積した後、イオン注入法によりこの１層目ポリシリコン膜にＰ型不純物を導入する。ここで、イオン注入条件は、イオン種としてＢ+ 又はＢＦ2 + を用い、
加速電圧：２０〜１００ｋｅＶ
ドース量：１×１０15〜１×１０16ｃｍ-2
とする。
【０１１８】
続いて、このＰ型不純物を添加した１層目ポリシリコン膜をパターニングして、Ｖ−ＮＰＮトランジスタ形成領域のベース取り出し窓５１DBを覆うベース取出し電極５２DB、Ｖ−ＰＮＰトランジスタ形成領域のエミッタ取り出し窓５１SE及びコレクタ取り出し窓５１SCをそれぞれ覆うエミッタ取出し電極５２SE及びコレクタ取出し電極５２SC、ＭＩＳ容量素子形成領域の容量用絶縁膜としての１層目シリコン窒化膜５０M 上の上部電極５２M 、並びにポリシリコン抵抗素子形成領域の１層目シリコン酸化膜４８上の抵抗層５２R をそれぞれ形成する。その後、ＬＰ−ＣＶＤ法等により、基体全面に２層目シリコン窒化膜５３を堆積する。
【０１１９】
次いで、図２９及び図３０に示されるように、ＣＶＤ法等により、基体全面に２層目シリコン酸化膜５４を堆積した後、ＲＩＥ法により、この２層目シリコン酸化膜５４、２層目シリコン窒化膜５３M 、及びベース取出し電極５２DBを選択的にエッチング除去して、Ｖ−ＮＰＮトランジスタ形成領域のＮ型コレクタ領域４２DC上にエミッタ窓５５DEを開口する。そして、このエミッタ窓５５DEを介して、真性ベース領域を形成するためのＰ型不純物のイオン注入を行う。ここで、イオン注入条件は、イオン種としてＢ+ を用い、
加速電圧：３０〜５０ｋｅＶ
ドース量：５×１０12〜２×１０13ｃｍ-2
とする。
【０１２０】
続いて、ＣＶＤ法等により、基体全面にサイドウォール形成用のシリコン酸化膜を堆積した後、このシリコン酸化膜の緻密化、注入不純物イオンＢ+ の活性化、Ｖ−ＮＰＮトランジスタ形成領域のベース取出し電極５２DBからの不純物拡散、並びにＶ−ＰＮＰトランジスタ形成領域のエミッタ取出し電極５２SE及びコレクタ取出し電極５２SCからの不純物拡散のための熱処理を行う。ここで、熱処理条件は、
温度：９００〜１０００℃
時間：１０〜６０分
とする。
【０１２１】
こうして、Ｖ−ＮＰＮトランジスタ形成領域のＮ型コレクタ領域４２DC表面にＰ型真性ベース領域５６DB及びその周囲のＰ+ 型グラフト・ベース領域５７DBを、Ｖ−ＰＮＰトランジスタ形成領域のＮ型真性ベース領域４６SB表面にＰ+ 型エミッタ領域５７SEを、Ｐ型コレクタ領域４４SC表面にＰ+ 型コレクタ取出し領域５７SCをそれぞれ形成する。その後、サイドウォール形成用のシリコン酸化膜を異方的にエッチバックして、上記エミッタ窓５５DEの内壁面にサイドウォール５８を形成する。
【０１２２】
次いで、図３１及び図３２に示されるように、基体全面に２層目ポリシリコン膜５９を堆積した後、イオン注入法により、この２層目ポリシリコン膜５９にＮ型不純物を導入する。ここで、イオン注入条件は、イオン種としてＡｓ+ を用い、
加速電圧：４０〜７０ｋｅＶ
ドース量：１×１０15〜１×１０16ｃｍ-2
とする。
【０１２３】
続いて、このＮ型不純物を添加した２層目ポリシリコン膜５９全面を例えば厚さ３００〜５００ｎｍのキャップ酸化膜（図示せず）によって覆った後、注入不純物イオンＡｓ+ の活性化及び２層目ポリシリコン膜５９からの不純物拡散のための熱処理を行う。ここで、熱処理条件は、
温度：９００〜１０００℃
時間：１０〜６０分
とする。
こうして、ダブルポリシリコン構造のＶ−ＮＰＮトランジスタ形成領域のＰ型真性ベース領域５６D 表面にＮ+ 型エミッタ領域６０DEを形成する。その後、キャップ酸化膜を除去する。
【０１２４】
次いで、図３３及び図３４に示されるように、２層目ポリシリコン膜５９をパターニングして、Ｖ−ＮＰＮトランジスタ形成領域のＮ+ 型エミッタ領域６０DEに接続するエミッタ取出し電極５９DEを形成する。
【０１２５】
続いて、ＲＩＥ法により、所定の箇所の２層目シリコン酸化膜５４及び２層目シリコン窒化膜５３からなる積層膜、又はこの積層膜及び１層目シリコン酸化膜４８を選択的にエッチング除去する。こうして、Ｖ−ＮＰＮトランジスタ形成領域のベース取出し電極５２DB上にベース窓６１DB、Ｎ+ 型コレクタ取出し領域４５DC上にコレクタ窓６１DC、Ｖ−ＰＮＰトランジスタ形成領域のエミッタ取出し電極５２SE上にエミッタ窓６１SE、コレクタ取出し電極５２SC上にコレクタ窓６１SC、Ｎ+ 型グラフト・ベース領域４７SB上にベース窓６１SB、ＭＩＳ容量素子形成領域の上部電極５２M 上に上部電極窓６１M1、Ｎ+ 型下部電極領域４５M 上に下部電極窓６１M2、ポリシリコン抵抗素子形成領域の抵抗層５２R 上に２つの抵抗接続電極窓６１R1、６１R2をそれぞれ開口する。
【０１２６】
次いで、図３５及び図３６に示されるように、基体全面にＴｉ系バリヤメタル膜及びＡｌ系導電膜を順に成膜した後、この積層膜をパターニングする。こうして、Ｖ−ＮＰＮトランジスタ形成領域のベース取出し電極５２DBに接続するＴｉ系バリヤメタル膜６２DB及びＡｌ系導電膜６３DBからなるベース電極６４DB、エミッタ取出し電極５９DEに接続するＴｉ系バリヤメタル膜６２DE及びＡｌ系導電膜６３DEからなるエミッタ電極６４DE、Ｎ+ 型コレクタ取出し領域４５DCに接続するＴｉ系バリヤメタル膜６２DC及びＡｌ系導電膜６３DCからなるコレクタ電極６４DC、Ｖ−ＰＮＰトランジスタ形成領域のエミッタ取出し電極５２SEに接続するＴｉ系バリヤメタル膜６２SE及びＡｌ系導電膜６３SEからなるベース電極６４SE、コレクタ取出し電極５２SCに接続するＴｉ系バリヤメタル膜６２SC及びＡｌ系導電膜６３SCからなるコレクタ電極６４SC、Ｎ+ 型ベース取出し領域４５SBに接続するＴｉ系バリヤメタル膜６２SB及びＡｌ系導電膜６３SBからなるベース電極６４SB、ＭＩＳ容量素子形成領域の上部電極５２M に接続するＴｉ系バリヤメタル膜６２M1及びＡｌ系導電膜６３M1からなる上部接続電極６４M1、Ｎ+ 型下部電極領域４５M に接続するＴｉ系バリヤメタル膜６２M2及びＡｌ系導電膜６３M2からなる下部接続電極６４M2、ポリシリコン抵抗素子形成領域の抵抗層５２R に接続するＴｉ系バリヤメタル膜６２R1及びＡｌ系導電膜６３R1からなる抵抗接続電極６４R1並びにＴｉ系バリヤメタル膜６２R2及びＡｌ系導電膜６３R2からなる抵抗接続電極６４R2をそれぞれ形成する。
【０１２７】
最後に、基体全面にパッシベーション膜（図示せず）を形成する。こうして、相補関係をなすダブルポリシリコン構造のＶ−ＮＰＮトランジスタ及びシングルポリシリコン構造のＶ−ＰＮＰトランジスタ、ＭＩＳ容量素子、並びにポリシリコン抵抗素子が混載されている半導体装置を共通のシリコン基板４０上に作製する。
【０１２８】
以上のように本実施形態によれば、相補関係をなすダブルポリシリコン構造のＶ−ＮＰＮトランジスタ及びシングルポリシリコン構造のＶ−ＰＮＰトランジスタ、ＭＩＳ容量素子、並びにポリシリコン抵抗素子が共通の半導体基板上に混載されている半導体装置において、例えばそのシングルポリシリコン構造のＶ−ＰＮＰトランジスタのエミッタ電極６４SE及びコレクタ電極６４SCを構成するＡｌ系導電膜６３SE、６３SCと下地の１層目ポリシリコン膜からなるエミッタ取出し電極５２SE及びコレクタ取出し電極５２SCとの間にＴｉ系バリヤメタル膜６２SE、６２SCが介在している場合であっても、Ｐ+ 型エミッタ領域５７SEとＰ+ 型コレクタ領域５７SCとに挟まれたＮ型ベース領域４６SB表面が順に積層されている１層目シリコン酸化膜４８、１層目シリコン窒化膜５０S 、２層目シリコン窒化膜５３、及び２層目シリコン酸化膜５４によって被覆されており、且つエミッタ電極６４SE及びコレクタ電極６４SCのＴｉ系バリヤメタル膜６２SE、６２SCと下地のエミッタ取出し電極５２SE及びコレクタ取出し電極５２SCとのコンタクトが順に積層されている２層目シリコン窒化膜５３及び２層目シリコン酸化膜５４に開口された接続窓を介してなされていることにより、Ｔｉ系バリヤメタル膜６２SE、６２SCによるＨ原子の吸収を２層目シリコン窒化膜５３及び１層目シリコン窒化膜５０S によって阻止する一方、１層目シリコン酸化膜４８及び１層目シリコン窒化膜５０S 中のＨ原子をＮ型ベース領域４６SB表層に供給することが可能になる。従って、Ｎ型ベース領域４６SB表層へのＨ原子の供給が確保され、その表層におけるダングリング・ボンドが十分に終端されて界面準位密度が低下するため、再結合電流の増加、即ちベース電流の増加による電流増幅率ｈFEの低下を防止して、シングルポリシリコン構造のＶ−ＰＮＰトランジスタの良好な特性を実現することができる。
【０１２９】
また、ダブルポリシリコン構造のＶ−ＮＰＮトランジスタにおいても、同様のことがいえる。即ち、そのベース電極６４DBのＴｉ系バリヤメタル膜６２DBと下地の１層目ポリシリコン膜からなるベース取出し電極５２DBとのコンタクトが順に積層されている２層目シリコン窒化膜５３及び２層目シリコン酸化膜５４に開口された接続窓を介してなされていることにより、Ｔｉ系バリヤメタル膜６２DBによるＨ原子の吸収を２層目シリコン窒化膜５３によって阻止することが可能になるため、ダブルポリシリコン構造のＶ−ＮＰＮトランジスタの良好な特性を実現することができる。
【０１３０】
また、薄膜抵抗素子の抵抗接続電極６４R1、６４R2を構成するＡｌ系導電膜６３R1、６３R2と下地の１層目ポリシリコン膜からなる抵抗層５２R との間にＴｉ系バリヤメタル膜６２R1、６２R2が介在している場合であっても、抵抗層５２R が順に積層されている２層目シリコン窒化膜５３及び２層目シリコン酸化膜５４によって被覆されており、且つＴｉ系バリヤメタル膜６２R1、６２R2と抵抗層５２R とのコンタクトが順に積層されている２層目シリコン窒化膜５３及び２層目シリコン酸化膜５４に開口された接続窓を介してなされていることにより、これらの積層膜を通路としてＴｉ系バリヤメタル膜６２R1、６２R2が抵抗層５２R からＨ原子を吸い上げることを２層目シリコン窒化膜５３によって阻止することが可能になるため、抵抗層５２R の抵抗値の変動、特にその上昇を防止して、安定した抵抗特性を持つ抵抗素子を実現することができる。
【０１３１】
更に、本実施形態によれば、相補関係をなすダブルポリシリコン構造のＶ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタ、ＭＩＳ容量素子、並びにポリシリコン抵抗素子が共通のＰ型シリコン基板１０上に混載されている半導体装置を作製する際に、基体全面に堆積した厚さ１０〜５０ｎｍの１層目シリコン窒化膜をパターニングして、ＭＩＳ容量素子の容量用絶縁膜としての１層目シリコン窒化膜５０M を形成すると同時に、Ｖ−ＰＮＰトランジスタのベース領域保護膜としての１層目シリコン窒化膜５０S を形成した後、この１層目シリコン窒化膜５０M 、５０S とは別個に、主にＴｉ系バリヤメタル膜によるＨ原子の吸収を阻止するために使用する２層目シリコン窒化膜５３を形成することにより、ＭＩＳ容量素子の容量特性に制約されることなく第２シリコン窒化膜５３の膜厚を厚くして、この第２シリコン窒化膜５３によるＴｉ系バリヤメタル膜６２SE、６２SC、６２DB、６２R1、６２R2のＨ原子の吸収阻止機能を高くすることが可能になるため、シングルポリシリコン構造のＶ−ＰＮＰトランジスタ、ダブルポリシリコン構造のＶ−ＮＰＮトランジスタ、及びポリシリコン抵抗素子の各素子特性を向上させることができる。
【０１３２】
また、基体全面に堆積した１層目ポリシリコン膜にＰ型不純物を導入した後、この１層目ポリシリコン膜をパターニングして、ダブルポリシリコン構造のＶ−ＮＰＮトランジスタのベース取出し電極５２DB、シングルポリシリコン構造のＶ−ＰＮＰトランジスタのエミッタ取出し電極５２SE及びコレクタ取出し電極５２SC、ＭＩＳ容量素子の上部電極５２M 、並びにポリシリコン抵抗素子の抵抗層５２R を同時に形成しているため、製造工程を簡略化することができる。
【０１３３】
なお、上記実施形態においては、図２０の拡大図に示されるように、シングルポリシリコン構造のＶ−ＰＮＰトランジスタに導入したベース領域保護膜としての１層目シリコン窒化膜５０S は、Ｐ+ 型エミッタ領域５７SEとＰ+ 型コレクタ領域５７SCとに挟まれたＮ型ベース領域４６SB並びにＰ+ 型エミッタ領域５７SE及びＰ+ 型コレクタ領域５７SC周辺の１層目シリコン酸化膜４８上に限定して形成されているが、例えば図２０に示されるように、シングルポリシリコン構造のＶ−ＰＮＰトランジスタのアクティブ領域全体に拡大してもよい。即ち、アクティブ領域全体の１層目シリコン酸化膜４８上にアクティブ領域保護膜としての１層目シリコン窒化膜６５S として形成してもよい。
この場合、図２３及び図２４に示す製造工程において、１層目シリコン窒化膜をパターニングして、ＭＩＳ容量素子の容量用絶縁膜としての１層目シリコン窒化膜５０M と共にＶ−ＰＮＰトランジスタのベース領域保護膜としての１層目シリコン窒化膜５０S を形成する際に、この１層目シリコン窒化膜５０S の代わりに、Ｖ−ＰＮＰトランジスタのアクティブ領域全体にアクティブ領域保護膜としての１層目シリコン窒化膜６５S を残存させればよい。
【０１３４】
また、ここでは図示しないが、Ｔｉ系バリヤメタル膜６２SE、６２SC、６２DB、６２R1、６２R2によるＨ原子の吸収を阻止する機能をもつ第２シリコン窒化膜５３の膜厚を十分に厚くすることにより、シングルポリシリコン構造のＶ−ＰＮＰトランジスタに導入したベース領域保護膜としての１層目シリコン窒化膜５０S を省略してもよい。
【０１３５】
以上、第１及び第２の実施形態に基づいて本発明を説明したが、本発明はこれら第１及び第２の実施形態に何等限定されるものではない。即ち、本発明の技術的思想の範囲内において、各構成要素についての数値やプロセス条件等は適宜変更が可能であることはいうまでもない。
【０１３６】
【発明の効果】
以上、詳細に説明した通り、本発明に係る半導体装置及びその製造方法によれば、次のような効果を奏することができる。即ち、請求項１に係る半導体装置によれば、横型バイポーラ・トランジスタ及び薄膜抵抗素子が共通の半導体基板上に混載されている半導体装置において、横型バイポーラ・トランジスタのエミッタ電極及びコレクタ電極の下層にＴｉ系バリヤメタル膜を設けている場合であっても、エミッタ領域とコレクタ領域とに挟まれたベース領域がシラン系化合物を用いて成膜された第１絶縁膜及び第１シリコン酸化膜とシリコン窒化膜と第２シリコン酸化膜との積層膜からなる第２絶縁膜によって被覆されており、且つＴｉ系バリヤメタル膜とその下地の半導体膜とのコンタクトが第１シリコン酸化膜とシリコン窒化膜と第２シリコン酸化膜との積層膜からなる第２絶縁膜に開口された接続窓を介してなされていることにより、Ｔｉ系バリヤメタル膜による第１絶縁膜及び第１シリコン酸化膜からのＨ原子の吸収が第２絶縁膜中のシリコン窒化膜によって阻止される一方、第１絶縁膜、第１シリコン酸化膜、及びシリコン窒化膜中のＨ原子がベース領域表層に供給される。従って、ベース領域表層へのＨ原子の供給を確保して、ベース領域表層におけるダングリング・ボンドを十分に終端させ、再結合電流の増加、即ちベース電流の増加による電流増幅率ｈFEの低下を防止することが可能になるため、横型バイポーラ・トランジスタの良好な特性を実現することができる。
【０１３７】
また、薄膜抵抗素子の抵抗層をなす半導体膜に接続する抵抗接続電極の下層にＴｉ系バリヤメタル膜を設けている場合であっても、抵抗層が第１シリコン酸化膜とシリコン窒化膜と第２シリコン酸化膜との積層膜からなる第２絶縁膜によって被覆されており、且つＴｉ系バリヤメタル膜とその下地の半導体膜とのコンタクトが第１シリコン酸化膜とシリコン窒化膜と第２シリコン酸化膜との積層膜からなる第２絶縁膜に開口された接続窓を介してなされていることにより、この第２絶縁膜を通路とするＴｉ系バリヤメタル膜の半導体膜からのＨ原子の吸い上げを第２絶縁膜中のシリコン窒化膜により阻止することが可能になるため、薄膜抵抗素子の抵抗値の変動、特にその上昇を防止して、安定した抵抗特性を持つ抵抗素子を実現することができる。
【０１３８】
また、請求項２に係る半導体装置によれば、上記請求項１に係る半導体装置において、共通の半導体基板上に混載されているダブルポリシリコン構造の縦型バイポーラ・トランジスタのＴｉ系バリヤメタル膜と導電材料膜とが順に積層された積層膜からなるベース電極が、ベース取出し電極をなす半導体膜上の第１シリコン酸化膜とシリコン窒化膜と第２シリコン酸化膜とが順に積層された積層膜からなる第２絶縁膜に開口された接続窓を介して、半導体膜に接続されていることにより、Ｔｉ系バリヤメタル膜によるＨ原子の吸収を第２絶縁膜中のシリコン窒化膜によって阻止することが可能になるため、ダブルポリシリコン構造の縦型バイポーラ・トランジスタの良好な特性を実現することができる。
【０１３９】
また、請求項３に係る半導体装置によれば、シングルポリシリコン構造の縦型バイポーラ・トランジスタ及び薄膜抵抗素子が共通の半導体基板上に混載されている半導体装置において、シングルポリシリコン構造の縦型バイポーラ・トランジスタのエミッタ電極及びコレクタ電極の下層にＴｉ系バリヤメタル膜を設けている場合であっても、エミッタ領域とコレクタ領域とに挟まれたベース領域がシラン系化合物を用いて成膜された第１絶縁膜及びシリコン窒化膜とシリコン酸化膜との積層膜からなる第２絶縁膜によって被覆されており、且つＴｉ系バリヤメタル膜とその下地の半導体膜とのコンタクトがシリコン窒化膜とシリコン酸化膜との積層膜からなる第２絶縁膜に開口された接続窓を介してなされていることにより、Ｔｉ系バリヤメタル膜による第１絶縁膜からのＨ原子の吸収を第２絶縁膜中のシリコン窒化膜によって阻止される一方、第１絶縁膜及びシリコン窒化膜中のＨ原子がベース領域表層に供給される。従って、ベース領域表層へのＨ原子の供給を確保して、ベース領域表層におけるダングリング・ボンドを十分に終端させ、再結合電流の増加、即ちベース電流の増加による電流増幅率ｈFEの低下を防止することが可能になるため、シングルポリシリコン構造の縦型バイポーラ・トランジスタの良好な特性を実現することができる。
【０１４０】
また、薄膜抵抗素子の抵抗層をなす半導体膜に接続する抵抗接続電極の下層にＴｉ系バリヤメタル膜を設けている場合であっても、抵抗層がシリコン窒化膜とシリコン酸化膜との積層膜からなる第２絶縁膜によって被覆されており、且つＴｉ系バリヤメタル膜とその下地の半導体膜とのコンタクトがシリコン窒化膜とシリコン酸化膜との積層膜からなる第２絶縁膜に開口された接続窓を介してなされていることにより、この第２絶縁膜を通路とするＴｉ系バリヤメタル膜の半導体膜からのＨ原子を吸い上げを第２絶縁膜中のシリコン窒化膜により阻止することが可能になるため、薄膜抵抗素子の抵抗値の変動、特にその上昇を防止して、安定した抵抗特性を持つ抵抗素子を実現することができる。
【０１４１】
また、請求項４に係る半導体装置によれば、上記請求項３に係る半導体装置において、共通の半導体基板上に共に混載されているダブルポリシリコン構造の縦型バイポーラ・トランジスタのＴｉ系バリヤメタル膜と導電材料膜とが順に積層された積層膜からなるベース電極が、ベース取出し電極をなす半導体膜上のシリコン窒化膜とシリコン酸化膜とが順に積層された積層膜からなる第２絶縁膜に開口された接続窓を介して、半導体膜に接続されていることにより、Ｔｉ系バリヤメタル膜によるＨ原子の吸収を第２絶縁膜中のシリコン窒化膜によって阻止することが可能になるため、ダブルポリシリコン構造の縦型バイポーラ・トランジスタの良好な特性を実現することができる。
【０１４２】
また、請求項５に係る半導体装置によれば、上記請求項１〜４に係る半導体装置において、共通の半導体基板上にシリコン窒化膜を容量絶縁膜とする容量素子が共に混載されていることにより、容量素子が共に混載されている半導体装置においても上記請求項１〜４の場合と同様の効果を奏することが可能になる。
【０１４３】
また、請求項６に係る半導体装置の製造方法によれば、半導体基板上にシラン系化合物を用いて絶縁膜を成膜し、堆積した第１半導体膜をパターニングして、横型バイポーラ・トランジスタのエミッタ取出し電極及びコレクタ取出し電極、容量素子の下部電極、並びに薄膜抵抗素子の抵抗層を形成し、第１シリコン酸化膜を成膜し、シリコン窒化膜及び第２シリコン酸化膜を順に成膜し、これらの第２シリコン酸化膜、シリコン窒化膜、及び第１シリコン酸化膜をパターニングして接続窓を開口し、順に堆積したＴｉ系バリヤメタル膜及び導電材料膜を接続窓を被覆するようにパターニングして、横型バイポーラ・トランジスタのエミッタ電極及びコレクタ電極並びに薄膜抵抗素子の抵抗接続電極を形成することにより、横型バイポーラ・トランジスタベース領域が第１絶縁膜、第１シリコン酸化膜、シリコン窒化膜、及び第２シリコン酸化膜によって被覆され、薄膜抵抗素子の抵抗層が第１シリコン酸化膜、シリコン窒化膜、及び第２シリコン酸化膜によって被覆されており、且つ横型バイポーラ・トランジスタのエミッタ電極及びコレクタ電極並びに薄膜抵抗素子の抵抗接続電極の下層をなすＴｉ系バリヤメタル膜とその下地の半導体膜とのコンタクトが第１シリコン酸化膜、シリコン窒化膜、及び第２シリコン酸化膜に開口された接続窓を介してなされている半導体装置を容易に作製することができる。即ち、ベース領域表層へのＨ原子の供給が確保されて良好な特性が実現される横型バイポーラ・トランジスタ、抵抗値の変動が防止される薄膜抵抗素子、及び容量素子が共通の半導体基板上に混載されている半導体装置を容易に作製することができる。
【０１４４】
また、基体全面に堆積した第１半導体膜をパターニングして、横型バイポーラ・トランジスタのエミッタ取出し電極及びコレクタ取出し電極、容量素子の下部電極、並びに薄膜抵抗素子の抵抗層を同時に形成することにより、横型バイポーラ・トランジスタ、容量素子、及び薄膜抵抗素子が共通の半導体基板上に混載されている半導体装置の製造工程を簡略化することができる。
また、容量素子の下部電極が基体全面に堆積した第１半導体膜をパターニングして形成されるため、半導体基板からの寄生容量の影響が低減される容量素子を作製することができる。
【０１４５】
また、請求項７に係る半導体装置の製造方法によれば、上記請求項６に係る半導体装置の製造方法において、半導体基板上にダブルポリシリコン構造の縦型バイポーラ・トランジスタが共に混載されている半導体装置の製造方法であって、半導体基板上に成膜した絶縁膜をパターニングする際、同時に、縦型バイポーラ・トランジスタのベースの取出し電極窓を開口し、第１半導体膜をパターニングする際、同時に、縦型バイポーラ・トランジスタの取出し電極窓を被覆するベース取出し電極を形成し、第２半導体膜をパターニングする際、同時に、縦型バイポーラ・トランジスタのエミッタ取出し電極を形成し、第２シリコン酸化膜、シリコン窒化膜、及び第１シリコン酸化膜をパターニングする際、同時に、縦型バイポーラ・トランジスタのベース取出し電極に臨む接続窓を開口し、導電材料膜及びＴｉ系バリヤメタル膜をパターニングする際、同時に、縦型バイポーラ・トランジスタのベース電極を形成することにより、Ｔｉ系バリヤメタル膜と導電材料膜との積層膜からなるベース電極が第１シリコン酸化膜とシリコン窒化膜と第２シリコン酸化膜との積層膜からなる第２絶縁膜に開口された接続窓を介してベース取出し電極をなす第１半導体膜に接続されているダブルポリシリコン構造の縦型バイポーラ・トランジスタを同時的に容易に作製することができる。即ち、ベース領域表層へのＨ原子の供給が確保されて良好な特性が実現されるダブルポリシリコン構造の縦型バイポーラ・トランジスタが共通の半導体基板上に混載されている半導体装置を容易に作製することができる。
【０１４６】
また、請求項８に係る半導体装置の製造方法によれば、半導体基板上にシラン系化合物を用いて第１シリコン酸化膜を成膜し、成膜した第１シリコン窒化膜をパターニングして容量素子の容量絶縁膜を形成し、堆積した半導体膜をパターニングして、シングルポリシリコン構造の縦型バイポーラ・トランジスタのエミッタ取出し電極及びコレクタ取出し電極、容量素子の上部電極、並びに薄膜抵抗素子の抵抗層を形成し、順に成膜した第２シリコン窒化膜及び第２シリコン酸化膜をパターニングして接続窓を開口し、順に堆積したＴｉ系バリヤメタル膜及び導電材料膜を接続窓を被覆するようにパターニングして、シングルポリシリコン構造の縦型バイポーラ・トランジスタのエミッタ電極及びコレクタ電極、容量素子の上部接続電極、並びに薄膜抵抗素子の抵抗接続電極を形成することにより、シングルポリシリコン構造の縦型バイポーラ・トランジスタのベース領域が第１シリコン酸化膜、第２シリコン窒化膜、及び第２シリコン酸化膜によって被覆され、薄膜抵抗素子の抵抗層が第２シリコン窒化膜及び第２シリコン酸化膜によって被覆されており、且つエミッタ電極及びコレクタ電極並びに抵抗接続電極の下層をなすＴｉ系バリヤメタル膜とその下地の半導体膜とのコンタクトが第２シリコン窒化膜及び第２シリコン酸化膜に開口された接続窓を介してなされている半導体装置を容易に作製することができる。即ち、ベース領域表層へのＨ原子の供給が確保されて良好な特性が実現されるシングルポリシリコン構造の縦型バイポーラ・トランジスタ、抵抗値の変動が防止される薄膜抵抗素子、及び容量素子が共通の半導体基板上に混載されている半導体装置を容易に作製することができる。
【０１４７】
また、容量素子の容量絶縁膜をなす第１シリコン窒化膜とは別に第２シリコン窒化膜を成膜することにより、容量素子の容量特性に制約されることなく第２シリコン窒化膜の膜厚を厚くすることが可能になるため、第２シリコン窒化膜によるＴｉ系バリヤメタル膜のＨ原子の吸収阻止機能を高くすることができる。
また、基体全面に堆積した半導体膜をパターニングして、シングルポリシリコン構造の縦型バイポーラ・トランジスタのエミッタ取出し電極及びコレクタ取出し電極、容量素子の上部電極、並びに薄膜抵抗素子の抵抗層を同時に形成することにより、シングルポリシリコン構造の縦型バイポーラ・トランジスタ、容量素子、及び薄膜抵抗素子が共通の半導体基板上に混載されている半導体装置の製造工程を簡略化することができる。
【０１４８】
また、請求項９に係る半導体装置の製造方法によれば、上記請求項８に係る半導体装置の製造方法において、基体全面に成膜した第１シリコン窒化膜をパターニングして、容量素子の容量絶縁膜を形成すると共に、シングルポリシリコン構造の縦型バイポーラ・トランジスタのベース領域保護膜を形成し、このベース領域保護膜及び第１シリコン酸化膜をパターニングして、シングルポリシリコン構造の縦型バイポーラ・トランジスタのエミッタ及びコレクタの取出し電極窓を開口することにより、シングルポリシリコン構造の縦型バイポーラ・トランジスタのベース領域が第１シリコン酸化膜、第１シリコン窒化膜からなるベース領域保護膜、第２シリコン窒化膜からなるベース領域保護膜、及び第２シリコン酸化膜によって被覆されている半導体装置を容易に作製することができる。従って、ベース領域表層へのＨ原子の供給が確保されて良好な特性が実現されるシングルポリシリコン構造の縦型バイポーラ・トランジスタが共通の半導体基板上に混載されている半導体装置を容易に作製することができる。
【０１４９】
また、請求項１０に係る半導体装置の製造方法によれば、上記請求項８又は９に係る半導体装置の製造方法において、共通する半導体基板上にダブルポリシリコン構造の縦型バイポーラ・トランジスタが共に混載されている半導体装置の製造方法であって、第１シリコン酸化膜をパターニングする際、同時に、ダブルポリシリコン構造の縦型バイポーラ・トランジスタのベースの取出し電極窓を開口し、半導体膜をパターニングする際、同時に、ダブルポリシリコン構造の縦型バイポーラ・トランジスタの取出し電極窓を被覆するベース取出し電極を形成し、第２シリコン酸化膜及び第２シリコン窒化膜をパターニングする際、同時に、ダブルポリシリコン構造の縦型バイポーラ・トランジスタのベース取出し電極に臨む接続窓開口し、導電材料膜及びＴｉ系バリヤメタル膜をパターニングする際、同時に、ダブルポリシリコン構造の縦型バイポーラ・トランジスタのベース電極を形成することにより、Ｔｉ系バリヤメタル膜と導電材料膜との積層膜からなるベース電極が第２シリコン酸化膜及び第２シリコン窒化膜に開口された接続窓を介してベース取出し電極をなす半導体膜に接続されているダブルポリシリコン構造の縦型バイポーラ・トランジスタが同時的に容易に作製される。即ち、ベース領域表層へのＨ原子の供給が確保されて良好な特性が実現されるダブルポリシリコン構造の縦型バイポーラ・トランジスタが共通の半導体基板上に混載されている半導体装置を容易に作製することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置、即ち相補関係をなすダブルポリシリコン構造のＶ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタ、ＭＩＳ容量素子、並びにポリシリコン抵抗素子が共通の半導体基板上に混載されている半導体装置の一部（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分）を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置、即ち相補関係をなすダブルポリシリコン構造のＶ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタ、ＭＩＳ容量素子、並びにポリシリコン抵抗素子が共通の半導体基板上に混載されている半導体装置の一部（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分）を示す断面図である。
【図３】図１に示すＬ−ＰＮＰトランジスタの拡大図である。
【図４】図１及び図２に示す半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その１−１）である。
【図５】図１及び図２に示す半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その１−２）である。
【図６】図１及び図２に示す半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その２−１）である。
【図７】図１及び図２に示す半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その２−２）である。
【図８】図１及び図２に示す半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その３−１）である。
【図９】図１及び図２に示す半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その３−２）である。
【図１０】図１及び図２に示す半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その４−１）である。
【図１１】図１及び図２に示す半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その４−２）である。
【図１２】図１及び図２に示す半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その５−１）である。
【図１３】図１及び図２に示す半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その５−２）である。
【図１４】図１及び図２に示す半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その６−１）である。
【図１５】図１及び図２に示す半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その６−２）である。
【図１６】図１及び図２に示す半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その７−１）である。
【図１７】図１及び図２に示す半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その７−２）である。
【図１８】本発明の第２の実施形態に係る半導体装置、即ち相補関係をなすダブルポリシリコン構造のＶ−ＮＰＮトランジスタ及びシングルポリシリコン構造のＶ−ＰＮＰトランジスタ、ＭＩＳ容量素子、並びにポリシリコン抵抗素子が共通の半導体基板上に混載されている半導体装置の一部（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分）を示す断面図である。
【図１９】本発明の第２の実施形態に係る半導体装置、即ち相補関係をなすダブルポリシリコン構造のＶ−ＮＰＮトランジスタ及びシングルポリシリコン構造のＶ−ＰＮＰトランジスタ、ＭＩＳ容量素子、並びにポリシリコン抵抗素子が共通の半導体基板上に混載されている半導体装置の一部（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分を示す）を示す断面図である。
【図２０】図１８に示すシングルポリシリコン構造のＶ−ＰＮＰトランジスタの拡大図である。
【図２１】図１８及び図１９に示す半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その１−１）である。
【図２２】図１８及び図１９に示す半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その１−２）である。
【図２３】図１８及び図１９に示す半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その２−１）である。
【図２４】図１８及び図１９に示す半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その２−２）である。
【図２５】図１８及び図１９に示す半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その３−１）である。
【図２６】図１８及び図１９に示す半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その３−２）である。
【図２７】図１８及び図１９に示す半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その４−１）である。
【図２８】図１８及び図１９に示す半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その４−２）である。
【図２９】図１８及び図１９に示す半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その５−１）である。
【図３０】図１８及び図１９に示す半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その５−２）である。
【図３１】図１８及び図１９に示す半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その６−１）である。
【図３２】図１８及び図１９に示す半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その６−２）である。
【図３３】図１８及び図１９に示す半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その７−１）である。
【図３４】図１８及び図１９に示す半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その７−２）である。
【図３５】図１８及び図１９に示す半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その８−１）である。
【図３６】図１８及び図１９に示す半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その８−２）である。
【図３７】図２０に示すシングルポリシリコン構造のＶ−ＰＮＰトランジスタの変形例に係る半導体装置を示す断面図である。
【図３８】第１の従来例による半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その１−１）である。
【図３９】第１の従来例による半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その１−２）である。
【図４０】第１の従来例による半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その２−１）である。
【図４１】第１の従来例による半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その２−２）である。
【図４２】第１の従来例による半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その３−１）である。
【図４３】第１の従来例による半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その３−２）である。
【図４４】第１の従来例による半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その４−１）である。
【図４５】第１の従来例による半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その４−２）である。
【図４６】第１の従来例による半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その５−１）である。
【図４７】第１の従来例による半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その５−２）である。
【図４８】第１の従来例による半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その６−１）である。
【図４９】第１の従来例による半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その６−２）である。
【図５０】第１の従来例による半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その７−１）である。
【図５１】第１の従来例による半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その７−２）である。
【図５２】第２の従来例による半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その１−１）である。
【図５３】第２の従来例による半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その１−２）である。
【図５４】第２の従来例による半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その２−１）である。
【図５５】第２の従来例による半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その２−２）である。
【図５６】第２の従来例による半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その３−１）である。
【図５７】第２の従来例による半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その３−２）である。
【図５８】第２の従来例による半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その４−１）である。
【図５９】第２の従来例による半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その４−２）である。
【図６０】第２の従来例による半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その５−１）である。
【図６１】第２の従来例による半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その５−２）である。
【図６２】第２の従来例による半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その６−１）である。
【図６３】第２の従来例による半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その６−２）である。
【図６４】第２の従来例による半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その７−１）である。
【図６５】第２の従来例による半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その７−２）である。
【図６６】第２の従来例の変形例による半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その１−１）である。
【図６７】第２の従来例の変形例による半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その１−２）である。
【図６８】第２の従来例の変形例による半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その２−１）である。
【図６９】第２の従来例の変形例による半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その２−２）である。
【図７０】第２の従来例の変形例による半導体装置の製造方法を説明するための工程断面図（Ｖ−ＮＰＮトランジスタ及びＬ−ＰＮＰトランジスタの部分の断面を示す）（その２−１）である。
【図７１】第２の従来例の変形例による半導体装置の製造方法を説明するための工程断面図（ＭＩＳ容量素子、並びにポリシリコン抵抗素子の部分の断面を示す）（その２−２）である。
【符号の説明】
１０…Ｐ型シリコン基板、１１V …Ｎ+ 型コレクタ埋込み層、１１L …Ｎ+ 型ベース埋込み層、１２VC…Ｎ型コレクタ領域、１２LB…Ｎ型ベース領域、１３…ＬＯＣＯＳ酸化膜、１４…Ｐ型アイソレーション領域、１５VC…Ｎ+ 型コレクタ取出し領域、１５LB…Ｎ+ 型ベース取出し領域、１６…１層目シリコン酸化膜、１７VB…ベース取り出し窓、１７LE…エミッタ取り出し窓、１７LC…コレクタ取り出し窓、１８VB…ベース取出し電極、１８LE…エミッタ取出し電極、１８LC…コレクタ取出し電極、１８M …下部電極、１８R …抵抗層、１９…２層目シリコン酸化膜、２０M …第１容量窓、２１…シリコン窒化膜、２２…３層目シリコン酸化膜、２３VE…エミッタ窓、２４VB…Ｐ型真性ベース領域、２５VB…Ｐ+ 型グラフト・ベース領域、２５LE…Ｐ+ 型エミッタ領域、２５LC…Ｐ+ 型コレクタ領域、２６…サイドウォール、２７M …第２容量窓、２８…２層目ポリシリコン膜、２８VE…エミッタ取出し電極、２８M …上部引出し電極、２９VE…Ｎ+ 型エミッタ領域、３０VB…ベース窓、３０VC…コレクタ窓、３０LE…エミッタ窓、３０LC…コレクタ窓、３０LB…ベース窓、３０M …下部電極窓、３０R1、３０R2…抵抗接続電極窓、３１VB、３１VE、３１VC、３１LE、３１LC、３１LB、３１M1、３１M2、３１R1、３１R2…Ｔｉ系バリヤメタル膜、３２VB、３２VE、３２VC、３２LE、３２LC、３２LB、３２M1、３２M2、３２R1、３２R2…Ａｌ系導電膜、３３VB…ベース電極、３３VE…エミッタ電極、３３VC…コレクタ電極、３３LE…ベース電極、３３LC…コレクタ電極、３３LB…ベース電極、３３M1…上部接続電極、３３M2…下部接続電極、３３R1，３３R2…抵抗接続電極、４０…Ｐ型シリコン基板、４１D …Ｎ+ 型コレクタ埋込み層、４１S …Ｎ+ 型分離用埋込み層、４２DC…Ｎ型コレクタ領域、４３…ＬＯＣＯＳ酸化膜、４４SC…Ｐ型コレクタ領域、４４…Ｐ型アイソレーション領域、４５DC…Ｎ+ 型コレクタ取出し領域、４５M …Ｎ+ 型下部電極領域、４６SB…Ｎ型真性ベース領域、４７SB…Ｎ+ 型グラフト・ベース領域、４８…１層目シリコン酸化膜、４９M …容量窓、５０M …容量用絶縁膜としての１層目シリコン窒化膜、５０S …ベース領域保護膜としての１層目シリコン窒化膜、５１DB…ベース取り出し窓、５１SE…エミッタ取り出し窓、５１SC…コレクタ取り出し窓、５２DB…ベース取出し電極、５２SE…エミッタ取出し電極、５２SC…コレクタ取出し電極、５２M …上部電極、５２R …抵抗層、５３…２層目シリコン窒化膜、５４…２層目シリコン酸化膜、５５DE…エミッタ窓、５６DB…Ｐ型真性ベース領域、５７DB…Ｐ+ 型グラフト・ベース領域、５７SE…Ｐ+ 型エミッタ領域、５７SC…Ｐ+ 型コレクタ取出し領域、５８…サイドウォール、５９…２層目ポリシリコン膜、６０DE…Ｎ+ 型エミッタ領域、６１DB…ベース窓、６１DC…コレクタ窓、６１SE…エミッタ窓、６１SC…コレクタ窓、６１SB…ベース窓、６１M1…上部電極窓、６１M2…下部電極窓、６１R1、６１R2…抵抗接続電極窓、６２DB、６２DE、６２DC、６２SE、６２SC、６２SB、６２M1、６２M2、６２R1、６２R2…Ｔｉ系バリヤメタル膜、６３DB、６３DE、６３DC、６３SE、６３SC、６３SB、６３M1、６３M2、６３R1、６３R2…Ａｌ系導電膜、６４DB…ベース電極、６４DE…エミッタ電極、６４DC…コレクタ電極、６４SE…ベース電極、６４SC…コレクタ電極、６４SB…ベース電極、６４M1…上部接続電極、６４M2…下部接続電極、６４R1、６４R2…抵抗接続電極、６５S …アクティブ領域保護膜としての１層目シリコン窒化膜。
【図１】
0004135203.tif 000002
【図２】
0004135203.tif 000003
【図３】
0004135203.tif 000004
【図４】
0004135203.tif 000005
【図５】
0004135203.tif 000006
【図６】
0004135203.tif 000007
【図７】
0004135203.tif 000008
【図８】
0004135203.tif 000009
【図９】
0004135203.tif 000010
【図１０】
0004135203.tif 000011
【図１１】
0004135203.tif 000012
【図１２】
0004135203.tif 000013
【図１３】
0004135203.tif 000014
【図１４】
0004135203.tif 000015
【図１５】
0004135203.tif 000016
【図１６】
0004135203.tif 000017
【図１７】
0004135203.tif 000018
【図１８】
0004135203.tif 000019
【図１９】
0004135203.tif 000020
【図２０】
0004135203.tif 000021
【図２１】
0004135203.tif 000022
【図２２】
0004135203.tif 000023
【図２３】
0004135203.tif 000024
【図２４】
0004135203.tif 000025
【図２５】
0004135203.tif 000026
【図２６】
0004135203.tif 000027
【図２７】
0004135203.tif 000028
【図２８】
0004135203.tif 000029
【図２９】
0004135203.tif 000030
【図３０】
0004135203.tif 000031
【図３１】
0004135203.tif 000032
【図３２】
0004135203.tif 000033
【図３３】
0004135203.tif 000034
【図３４】
0004135203.tif 000035
【図３５】
0004135203.tif 000036
【図３６】
0004135203.tif 000037
【図３７】
0004135203.tif 000038
【図３８】
0004135203.tif 000039
【図３９】
0004135203.tif 000040
【図４０】
0004135203.tif 000041
【図４１】
0004135203.tif 000042
【図４２】
0004135203.tif 000043
【図４３】
0004135203.tif 000044
【図４４】
0004135203.tif 000045
【図４５】
0004135203.tif 000046
【図４６】
0004135203.tif 000047
【図４７】
0004135203.tif 000048
【図４８】
0004135203.tif 000049
【図４９】
0004135203.tif 000050
【図５０】
0004135203.tif 000051
【図５１】
0004135203.tif 000052
【図５２】
0004135203.tif 000053
【図５３】
0004135203.tif 000054
【図５４】
0004135203.tif 000055
【図５５】
0004135203.tif 000056
【図５６】
0004135203.tif 000057
【図５７】
0004135203.tif 000058
【図５８】
0004135203.tif 000059
【図５９】
0004135203.tif 000060
【図６０】
0004135203.tif 000061
【図６１】
0004135203.tif 000062
【図６２】
0004135203.tif 000063
【図６３】
0004135203.tif 000064
【図６４】
0004135203.tif 000065
【図６５】
0004135203.tif 000066
【図６６】
0004135203.tif 000067
【図６７】
0004135203.tif 000068
【図６８】
0004135203.tif 000069
【図６９】
0004135203.tif 000070
【図７０】
0004135203.tif 000071
【図７１】
0004135203.tif 000072