(57)【特許請求の範囲】
【請求項１】
着信データストリーム（ＩＤ）の着信データバイト（ｗ１、．．．、ｗ１０）をインタリーブし、それにより発信インタリーブデータバイト（ｒ１、．．．、ｒ１０）の発信インタリーブデータストリーム（ＯＩＤ）を発生し、前記着信データバイト（ｗ１、．．．、ｗ１０）がメモリセルの三角形マトリックス（ＭＡＴ）の行の尾部メモリセル内に書き込まれ、前記マトリックス（ＭＡＴ）内のメモリセルの各行が先入れ先出し待ち行列（Ｆｉｆｏ０、Ｆｉｆｏ１、Ｆｉｆｏ２、Ｆｉｆｏ３、Ｆｉｆｏ４）を表し、かつ前記発信インタリーブデータバイト（ｒ１、．．．、ｒ１０）が前記行の頭部メモリセルから読み出され、それにより前記発信インタリーブデータストリーム（ＯＩＤ）を実現するインタリーブ方法であって、
前記三角形マトリックス（ＭＡＴ）内の前記行の縦座標番号（０、１、２、３、４）に線形的に関連するある量の前記発信インタリーブデータバイト（ｒ１、．．．、ｒ１０）が各行から読み出され、前記線形的な関連は適応的であり、
前記発信インタリーブデータストリーム（ＯＩＤ）を伝送線（ＴＬ）を介して伝送する伝送速度が増大または減少するときに、前記線形的に関連するある量の前記発信インタリーブデータバイト（ｒ１、．．．、ｒ１０）の読み出しが実施され、前記線形的な関連は前記発信インタリーブデータストリームを伝送するための伝送速度に依存することを特徴とする方法。
【請求項２】
同時に前記三角形マトリックス（ＭＡＴ）の各行内に、等しい量の前記着信データバイト（ｗ１、．．．、ｗ１０）が書き込まれることを特徴とする請求項１に記載のインタリーブ方法。
【請求項３】
前記伝送速度が実質上一定に保たれているときに、等しい量の前記着信データバイト（ｗ１、．．．、ｗ１０）が前記三角形マトリックス（ＭＡＴ）の各行内に書き込まれ、同時に等しい量の前記発信インタリーブデータバイト（ｒ１、．．．、ｒ１０）が各行から読み出されることを特徴とする請求項１に記載のインタリーブ方法。
【請求項４】
前記伝送速度が減少するときに、読み出された前記発信インタリーブデータバイト（ｒ１、．．．、ｒ１０）の前記量が前記縦座標番号（０、１、２、３、４）に正に関連することを特徴とする請求項１に記載のインタリーブ方法。
【請求項５】
前記伝送速度が増大するときに、読み出された前記発信インタリーブデータバイト（ｒ１、．．．、ｒ１０）の前記量が前記縦座標番号（０、１、２、３、４）に負に関連することを特徴とする請求項１に記載のインタリーブ方法。
【請求項６】
前記伝送速度が減少するときに、連続する発信インタリーブデータバイト（ｒ１、．．．、ｒ１０）が、ｌを前記三角形マトリックス（ＭＡＴ）内の行の数として、
行ｌから、
行ｌ−１および行ｌから、
行ｌ−２、行ｌ−１および行ｌから、
以下、発信インタリーブデータバイトが行１から行ｌ−１まで読み出されるまで、同様に読み出されることを特徴とする請求項４に記載のインタリーブ方法。
【請求項７】
第１の発信インタリーブデータバイトが行ｌから読み出される前に、ｌ−１個のダミーバイトが生成され、前記発信インタリーブデータストリーム（ＯＩＤ）内に挿入され、
第１の発信インタリーブデータバイトが行ｌ−１から読み出される前に、ｌ−２個のダミーバイトが生成され、前記発信インタリーブデータストリーム（ＯＩＤ）内に挿入され、
第１の発信インタリーブデータバイトが行ｌ−２から読み出される前に、ｌ−３個のダミーバイトが生成され、前記発信インタリーブデータストリーム（ＯＩＤ）内に挿入され、以下同様であることを特徴とする請求項６に記載のインタリーブ方法。
【請求項８】
前記伝送速度が増大するときに、連続する発信インタリーブデータバイト（ｒ１、．．．、ｒ１０）が、ｌを前記三角形マトリックス（ＭＡＴ）内の行の数として、
行０から、
行０および行１から、
行０、行１および行２から、
以下、発信インタリーブデータバイトが行０から行ｌ−２まで読み出されるまで、同様に読み出されることを特徴とする請求項５に記載のインタリーブ方法。
【請求項９】
第１の発信インタリーブデータバイトが行０から読み出された後で、ｌ−１個のダミーバイトが生成され、前記発信インタリーブデータストリーム（ＯＩＤ）内に挿入され、
第１の発信インタリーブデータバイトが行１から読み出された後で、ｌ−２個のダミーバイトが生成され、前記発信インタリーブデータストリーム（ＯＩＤ）内に挿入され、
第１の発信インタリーブデータバイトが行２から読み出された後で、ｌ−３個のダミーバイトが生成され、前記発信インタリーブデータストリーム（ＯＩＤ）内に挿入され、以下同様であることを特徴とする請求項８に記載のインタリーブ方法。
【請求項１０】
着信インタリーブデータストリーム（ＩＩＤ）の着信インタリーブデータバイト（ｗ１’、．．．、ｗ１０’）をインタリーブ解除し、それにより発信データバイト（ｒ１’、．．．、ｒ１０’）の発信データストリーム（ＯＤ）を発生し、前記着信インタリーブデータバイト（ｗ１’、．．．、ｗ１０’）がメモリセルの三角形マトリックス（ＭＡＴ’）の行の尾部メモリセル内に書き込まれ、前記マトリックス（ＭＡＴ’）内のメモリセルの各行が先入れ先出し待ち行列（Ｆｉｆｏ０’、Ｆｉｆｏ１’、Ｆｉｆｏ２’、Ｆｉｆｏ３’、Ｆｉｆｏ４’）を表し、かつ前記発信データバイト（ｒ１’、．．．、ｒ１０’）が前記行の頭部メモリセルから読み出され、それにより前記発信データストリーム（ＯＤ）を実現するインタリーブ解除方法であって、
前記三角形マトリックス（ＭＡＴ’）内の前記行の縦座標番号（０、１、２、３、４）に線形的に関連するある量の前記着信インタリーブデータバイト（ｗ１’、．．．、ｗ１０’）が前記三角形マトリックス（ＭＡＴ’）内の各行内に書き込まれ、前記線形的な関連は適応的であり、
前記着信インタリーブデータストリーム（ＩＩＤ）を伝送線（ＴＬ）を介して伝送する伝送速度が増大または減少するときに、前記線形的に関連するある量の前記着信インタリーブデータバイト（ｗ１’、．．．、ｗ１０’）の書き込みが実施され、前記線形的な関連は前記発信インタリーブデータストリームを伝送するための伝送速度に依存することを特徴とする方法。
【請求項１１】
着信データストリーム（ＩＤ）の着信データバイト（ｗ１、．．．、ｗ１０）を再順序付けし、それにより発信インタリーブデータバイト（ｒ１、．．．、ｒ１０）の発信インタリーブデータストリーム（ＯＩＤ）を発生するために使用されるインタリーブ装置（ＩＮＴＥＲＬＥＡＶＥＲ）であって、
ａ．それぞれメモリセルの三角形マトリックス（ＭＡＴ）の各行を表すようになされた複数の先入れ先出し待ち行列（Ｆｉｆｏ０、Ｆｉｆｏ１、Ｆｉｆｏ２、Ｆｉｆｏ３、Ｆｉｆｏ４）を含むメモリ手段（ＭＥＭ）と、
ｂ．前記メモリ手段（ＭＥＭ）の入力に結合された出力を有し、書込みアドレスによって識別される一つの前記行の尾部メモリセル内に前記着信データバイト（ｗ１、．．．、ｗ１０）の各データバイトを書き込むようになされた書込み手段（ＷＲＩＴＥ）と、
ｃ．前記メモリ手段（ＭＥＭ）の出力に結合された入力を有し、読取りアドレスによって識別される一つの前記行の頭部メモリセルから前記発信インタリーブデータバイト（ｒ１、．．．、ｒ１０）の各データバイトを読み出すようになされた読取り手段（ＲＥＡＤ）と、
ｄ．その第１の出力が前記書込み手段（ＷＲＩＴＥ）のアドレス入力（ＡＩ１）に結合され、かつその第２の出力が前記読取り手段（ＲＥＡＤ）のアドレス入力（ＡＩ２）に結合され、前記書込みアドレスおよび前記読取りアドレスを発生するようになされたアドレス発生手段（ＡＤＤＲＥＳＳ）とを含み、
前記アドレス発生手段（ＡＤＤＲＥＳＳ）がさらに、前記三角形マトリックス（ＭＡＴ）内の前記行の縦座標番号（０、１、２、３、４）に線形的に関連するある量の読取りアドレスを各行ごとに発生するようになされ、前記線形的な関連は適応的であり、
前記インタリーブ装置（ＩＮＴＥＲＬＥＡＶＥＲ）がさらに、
ｅ．その出力が前記アドレス発生手段（ＡＤＤＲＥＳＳ）の制御入力（ＣＩ）に結合され、前記アドレス発生手段（ＡＤＤＲＥＳＳ）を定常状態か、または遷移状態にするようになされた制御手段（ＣＴＲＬ）を含み、さらに
ｆ．前記アドレス発生手段（ＡＤＤＲＥＳＳ）が、前記遷移状態において前記読取りアドレスをこのようにして発生するようになされ、かつ前記定常状態において、前記三角形マトリックス（ＭＡＴ）の各行ごとに、等しい量の読取りアドレスを発生し、同時に各行ごとに等しい量の書込みアドレスを発生するようになされたことを特徴とするインタリーブ装置（ＩＮＴＥＲＬＥＡＶＥＲ）。
【請求項１２】
前記メモリ手段（ＭＥＭ）がさらに、
ｇ．ｌを前記三角形マトリックス（ＭＡＴ）内の行の数として、高々ｌ×（ｌ−１）個のメモリセルからなり、前記着信データバイト（ｗ１、．．．、ｗ１０）の一部を一時的に記憶するようになされたバッファを備えることを特徴とする請求項１１に記載のインタリーブ装置（ＩＮＴＥＲＬＥＡＶＥＲ）。
【請求項１３】
着信インタリーブデータストリーム（ＩＩＤ）の着信インタリーブデータバイト（ｗ１’、．．．、ｗ１０’）を再順序付けし、それにより発信データバイト（ｒ１’、．．．、ｒ１０’）の発信データストリーム（ＯＤ）を発生するために使用されるインタリーブ解除装置（ＤＥ−ＩＮＴＥＲＬＥＡＶＥＲ）であって、
ａ．それぞれメモリセルの三角形マトリックス（ＭＡＴ’）の各行を表すようになされた複数の先入れ先出し待ち行列（Ｆｉｆｏ０’、Ｆｉｆｏ１’、Ｆｉｆｏ２’、Ｆｉｆｏ３’、Ｆｉｆｏ４’）を含むメモリ手段（ＭＥＭ’）と、
ｂ．前記メモリ手段（ＭＥＭ’）の入力に結合された出力を有し、書込みアドレスによって識別される一つの前記行の尾部メモリセル内に前記着信インタリーブデータバイト（ｗ１’、．．．、ｗ１０’）の各データバイトを書き込むようになされた書込み手段（ＷＲＩＴＥ’）と、
ｃ．前記メモリ手段（ＭＥＭ’）の出力に結合された入力を有し、読取りアドレスによって識別される一つの前記行の頭部メモリセルから前記発信データバイト（ｒ１’、．．．、ｒ１０’）の各データバイトを読み出すようになされた読取り手段（ＲＥＡＤ’）と、
ｄ．その第１の出力が前記書込み手段（ＷＲＩＴＥ’）のアドレス入力（ＡＩ１’）に結合され、かつその第２の出力が前記読取り手段（ＲＥＡＤ’）のアドレス入力（ＡＩ２’）に結合され、前記書込みアドレスおよび前記読取りアドレスを発生するようになされたアドレス発生手段（ＡＤＤＲＥＳＳ’）とを含み、
前記アドレス発生手段（ＡＤＤＲＥＳＳ’）がさらに、前記三角形マトリックス（ＭＡＴ’）内の前記行の縦座標番号（０、１、２、３、４）に線形的に関連するある量の書込みアドレスを前記三角形マトリックス（ＭＡＴ’）の各行ごとに発生するようになされ、前記線形的な関連は適応的であり、
前記インタリーブ解除装置（ＤＥ−ＩＮＴＥＲＬＥＡＶＥＲ）がさらに、
ｅ．その出力が前記アドレス発生手段（ＡＤＤＲＥＳＳ’）の制御入力（ＣＩ’）に結合され、前記アドレス発生手段（ＡＤＤＲＥＳＳ’）を定常状態か、または遷移状態にするようになされた制御手段（ＣＴＲＬ’）を含み、さらに
ｆ．前記アドレス発生手段（ＡＤＤＲＥＳＳ’）が、前記遷移状態において前記書込みアドレスをこのようにして発生するようになされ、かつ前記定常状態において、前記三角形マトリックス（ＭＡＴ’）の各行ごとに、等しい量の読取りアドレスを発生し、同時に各行ごとに等しい量の書込みアドレスを発生するようになされたことを特徴とするインタリーブ解除装置（ＤＥ−ＩＮＴＥＲＬＥＡＶＥＲ）。
【請求項１４】
前記メモリ手段（ＭＥＭ’）がさらに、
ｇ．ｌを前記三角形マトリックス（ＭＡＴ’）内の行の数として、高々ｌ×（ｌ−１）／２個のメモリセルからなり、前記着信インタリーブデータバイト（ｗ１’、．．．、ｗ１０’）の一部を一時的に記憶するようになされたバッファを備えることを特徴とする請求項１３に記載のインタリーブ解除装置（ＤＥ−ＩＮＴＥＲＬＥＡＶＥＲ）。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、請求項１の前提部分に定義されている着信データストリームをインタリーブする方法、請求項１１の前提部分に定義されている着信インタリーブデータストリームをインタリーブ解除する方法、それぞれ請求項１２および請求項１５の前提部分に定義されているインタリーブ装置およびインタリーブ解除装置、および請求項１８の前提部分に定義されている通信システムに関する。
【０００２】
【従来の技術】
そのようなインタリーブ方法およびインタリーブ解除方法、そのようなインタリーブ装置およびインタリーブ解除装置、およびそのような通信システムは、例えば、発明者Ｅｌｗｙｎ  Ｒ．ＢｅｒｌｅｋａｍｐおよびＰｏ  Ｔｏｎｇの米国特許第４５５９６２５号「Ｉｎｔｅｒｌｅａｖｅｒｓ  ｆｏｒ  ｄｉｇｉｔａｌｃｏｍｍｕｎｉｃａｔｉｏｎｓ」から当技術分野においてすでに知られている。
【０００３】
米国特許第４５５９６２５号に記載されている通信システムでは、符号化装置が冗長情報を数学的に規定される形で生成し、この冗長情報をコードワードのデータバイトに加える。次いで、独立に符号化された複数のコードワードのデータバイトがインタリーブ装置によって再順序付けされる。このようにすると、伝送リンクを介したコードワードの伝送は、持続時間の長いバースト雑音に対して免疫性がより高くなる。データシンボルを再順序付けすることによって、バーストエラーが独立に符号化されたコードワード上により均一に分配される。したがって、伝送されたコードワードの復号によるエラー訂正が向上する。要約すると、インタリーブ装置は、伝送線上の信号劣化または雑音の影響を様々なコードワードにより均一に分配するために複数のコードワードのデータバイトのシーケンスを変更する。インタリーブ装置内で、それへのデータバイトは、メモリセル内に入れられ、後でそれらがメモリに入った順序と異なる順序でこれらのメモリセルから読み出される。データバイトのインタリーブ遅延は、メモリに入ってからメモリから出るまでに経過する時間間隔であり、一般に考えているデータバイトが入ってから出るまでの時間中にメモリから読み出されるバイトの量として表される。同一のコードワードの二つのデータバイト間の発信インタリーブデータストリーム内のデータバイトの数に等しい他の重要なパラメータは、インタリーブ深さである。インタリーブ深さは、バースト雑音などに対する伝送の免疫性の向上の品質を示すものである。米国特許第４５５９６２５号に記載されているインタリーブ装置では、データバイトがそこに記憶されるメモリセルは、三角形マトリックス、すなわち米国特許第４５５９６２５号の図４ａに示されている長方形マトリックス内の右上三角形を構成する。三角形マトリックスの各行が先入れ先出し待ち行列によって実施されるとき、着信データバイトがその行の尾部メモリセル内に記憶され、かつ発信データバイトが同時にその行の頭部メモリセルから読み出される場合、任意のバイトのインタリーブ遅延は、データバイトの元の位置に対して線形的に変化する。これは、上述の米国特許の段落２、行３４−４１に記載されている。言い換えれば、データバイトのインタリーブ遅延、およびデータバイトがそこに記憶される行の縦座標は、周知の三角形インタリーブ装置内で線形的に相関させられる。伝送の雑音免疫性を定義するインタリーブ深さは、一定であり、マトリックスの行当たりの遅延増分によって決定される。この遅延増分は、マトリックスの連続する二つの行間の長さの差であり、メモリセルの量として表される。
【０００４】
変化しやすい伝送速度を有する通信システムでは、インタリーブが伝送の雑音免疫性に及ぼす影響は、実際の伝送速度に依存する。例えば、第１の状況における伝送速度が第２の状況における伝送速度の半分である場合、持続時間の等しいバーストエラーは、第２の状況において、第１の状況において破損するデータバイトの量の２倍破損する。第２の状況におけるインタリーブ深さが第１の状況におけるそれに等しく、かつコードワードに加えられたエラー訂正コードがどちらの状況においても同じである場合、訂正することができるバーストエラーの最大持続時間として表される第２の状況における雑音免疫性は、第１の状況における雑音免疫性の半分しかない。通信システムの設計者は、通常、標準の仕様に一致するように消去訂正のある最小レベルを実現しなければならない。インタリーブ深さおよびエラー訂正コード長さは、設計者によって最悪の場合のシナリオにおいてこの最小消去訂正レベルを満足するように選択される。変化しやすい伝送速度を有する通信システムでは、この最悪の場合のシナリオは、データが最も高い許容伝送速度において伝送される状況である。上述の周知のインタリーブ装置が使用され、かつデータがより低い伝送速度において伝送される場合、雑音免疫性は必要とされるよりもよくなるが、これは、このより低い伝送速度において最小所要レベルに対する雑音免疫性の正確な調整のために必要なよりも長いインタリーブ遅延によって報いられる。
【０００５】
他の通信システムでは、伝送線に対するバースト雑音エラーの影響を回復する能力を伝送線、雑音汚染、サービス依存要件またはユーザ依存要件などの品質に関して修正することができるように適応できる雑音免疫性を備えることが賢明である。
【０００６】
【発明が解決しようとする課題】
したがって、本発明の目的は、雑音免疫性を修正することができるか、または伝送線上の伝送速度と無関係にすることができるインタリーブ方法およびインタリーブ解除方法、インタリーブ装置およびインタリーブ解除装置、および周知のタイプの通信システムを提供することである。
【０００７】
【課題を解決するための手段】
本発明によれば、この目的は、請求項１に定義されている着信データストリームをインタリーブする方法、請求項１１に定義されているインタリーブデータストリームをインタリーブ解除する方法、それぞれ請求項１２および請求項１５に定義されているインタリーブ装置およびインタリーブ解除装置、および請求項１８に定義されている通信システムによって実現される。
【０００８】
上述の目的を実現する明らかな方法は、例えば、インタリーブメモリを完全に空にし、マトリックスの行当たりの遅延増分が増大するように三角形マトリックスを再フォーマットすることによって三角形マトリックスの形状を変更することである。例えば、伝送速度が変化するたびに行当たりの遅延増分を変更すると、インタリーブ深さがそれに応じて変化し、その結果雑音免疫性が伝送速度と実質上無関係になる。しかしながら、この明らかな方法は、伝送を妨害しなければならない場合、非常に長い遷移状態を伴うのであまり効率的ではない。
【０００９】
本発明によれば、インタリーブ深さは、三角形アレイの形状を動的な方法で、すなわちインタリーブメモリ全体を空にすることなく変更することによって修正される。実際、マトリックスの行から読み出されたインタリーブデータバイトの数がこの行の縦座標に線形的に関連する場合、マトリックスの行当たりの遅延増分は減少するか、または増大する。例えば、１データバイトが行１から読み出され、二つのデータバイトが行２から読み出され、．．．、１−ｌデータバイトが行１−ｌから読み出される場合、マトリックスの連続する二つの行間の長さの差（行当たりの遅延増分）はｌだけ減少する。
【００１０】
請求の範囲において使用される「含む」なる語は、以下に記載されている手段に限定されるものと解釈すべきではないことに留意されたい。したがって、「手段ＡおよびＢを含む装置」なる表現の範囲は、構成要素ＡおよびＢのみから構成される装置に限定すべきではない。これは、本発明に関して、装置のただ関連するだけの構成要素はＡおよびＢであることを意味する。
【００１１】
同様に、これも請求の範囲において使用される「結合された」なる語は、直接接続にのみ限定されるものと解釈すべきではないことに留意されたい。したがって、「手段Ｂに結合された手段Ａ」なる表現の範囲は、手段Ａの出力が手段Ｂの入力に直接接続される装置またはシステムに限定すべきではない。これは、他の装置または手段を含む経路である経路がＡの出力とＢの入力との間に存在することを意味するにすぎない。
【００１２】
他の留意すべき点は、本発明のシステムおよび方法の明らかな変形例は、インタリーブマトリックスおよびインタリーブ解除マトリックスの列および行の役目が逆になったものであることである。本発明の適合性は、明らかにマトリックスの行が水平方向に示され、かつ列が垂直方向に示されている実施形態に限定されるものではない。明らかな理由で、本明細書全体にわたって「列」なる語と「行」なる語を置き換えた場合に同じ技術的結果が得られる。したがって、請求の範囲によって定義される保護の範囲も、「行」が水平構造に対して同義であり、したがって「列」が垂直構造に関連する本発明の実施形態に限定すべきではない。
【００１３】
さらに、インタリーブマトリックスおよび／またはインタリーブ解除マトリックスの行または列の縦座標番号は、設計者の好みに応じて、下から上へ、上から下へ、左から右へまたは右から左へ増加することを強調する。したがって、三角形マトリックスは、上方、下方、左方向または右方向をさす上部を有する。設計者は、アドレス指定を縦座標の番号のその人の選択に一致させることのみが重要である。請求の範囲は、この選択に限定されるものであると解釈すべきではない。
【００１４】
本発明のインタリーブ方法の他の特徴を請求項２に定義する。
【００１５】
このようにすると、マトリックスの行から読み出される発信インタリーブデータバイトの量がこの行内に書き込まれたデータバイトの量と無関係になるので、あまり複雑でないインタリーブ装置を実現することができる。
【００１６】
本発明の追加の特徴を請求項３に定義する。
【００１７】
このようにすると、変化しやすい伝送速度を有するシステム内で雑音免疫性が一定に保たれる。
【００１８】
ここで、また、本発明においてエラー保護を増大または減少させるために、一定の伝送速度を有するシステム内で、インタリーブ三角形マトリックスの行当たりの遅延増分を本発明に従って変更することができることに留意されたい。すでに上で示唆したように、バイトが本発明に従ってマトリックスから読み出されるかどうかを決定するために伝送速度の増大または減少以外の基準がそのようなシステム内で使用される。そのようなシステム内で、行当たりの遅延増分が増大した場合、インタリーブ深さはそれに応じて増大し、その結果エラー保護が改善される。同様に、行当たりの遅延増分が減少した場合、エラー保護は最悪になる。
【００１９】
本発明の他の特徴を請求項４に定義する。
【００２０】
このようにすると、伝送線上の伝送速度が実質上一定に保たれる場合、データバイトが周知の形で三角形マトリックスに書き込まれ、三角形マトリックスから読み出される。
【００２１】
本発明の他の特徴を請求項５に定義する。
【００２２】
実際、縦座標の番号が行の長さとともに増加するように三角形マトリックスの行が番号付けされている場合、行当たりの読み取られたインタリーブデータバイトの数が行の縦座標番号に正に関連するとき、行当たりの遅延増分は減少する。行当たりの遅延増分の減少は、インタリーブ深さの減少をもたらし、したがってバースト雑音免疫性の低下をもたらす。一方、伝送速度の減少は、バースト雑音免疫性に対して増大する効果を及ぼす。どちらの効果も相殺され、それにより雑音免疫性が伝送速度と実質上無関係に保たれる。
【００２３】
本発明の他の特徴を請求項６に定義する。
【００２４】
実際、この場合も、縦座標番号が行の長さとともに増加するように三角形マトリックスの行が番号付けされている場合、マトリックスの行から読み出されたインタリーブデータバイトの量がこれらの行の縦座標番号に負に関連するならば、雑音免疫性は伝送速度の増大に対して実質上鈍感に保たれることが上述と同じ形で推論できる。
【００２５】
インタリーブ深さを減少させるために、本発明の方法の第１の特定の実施形態では、請求項７に定義されているように発信データバイトを読み出す。
【００２６】
実際、マトリックスの各行から読み出されるデータバイトの数は、行の縦座標番号に等しい。以下で説明するように、この実施形態では、インタリーブ装置内ならびにインタリーブ解除装置内にバッファが存在する必要がある。
【００２７】
本発明のインタリーブ方法の第２の特定の実施形態では、インタリーブ深さを小さくするために発信データバイトを請求項８に定義されているように読み出す。
【００２８】
このようにすると、マトリックスの各行から読み出されるデータバイトの数がこの場合も行の縦座標番号に等しくなる。ダミーバイトは、インタリーブ装置のところに挿入されるが、インタリーブ解除装置内でインタリーブ解除されない。この実施形態の利点は、インタリーブ解除装置のところにバッファを必要としないことであるが、インタリーブ装置バッファのサイズが、以下に示すように二倍になる。この実施形態の他の利点は、第１の特定の実施形態の場合よりもインタリーブ装置およびインタリーブ解除装置が得られ、インタリーブ深さを変更している間、雑音免疫性が一定に保たれることである。
【００２９】
行当たりの遅延増分を増大させるために、第１の特定の実施形態を請求項９に定義し、第２の実施形態を請求項１０に定義する。
【００３０】
請求項７および８に定義されている遅延増分を減少させる実施形態と同様に、第２の実施形態は、あまり複雑でない形で実現することができ、インタリーブ装置内またはインタリーブ解除装置内にバッファを必要としない。第１の実施形態では、インタリーブ装置内にバッファが存在する必要があるが、ダミーバイトを転送するために使用される帯域幅がないのでより良いスループットが実現される。
【００３１】
添付の図面に関して行った次の一実施形態についての説明を参照すれば、本発明の上記その他の目的および特徴がより明らかになり、また本発明自体が最もよく理解できよう。
【００３２】
【発明の実施の形態】
図１に示される通信システムは、送信装置ＴＸ、受信装置ＲＸおよび伝送線ＴＬを含んでいる。送信装置ＴＸは、データソースＤＡＴＡ  ＳＯＵＲＣＥ、エンコーダＥＮＣＯＤＥＲ、インタリーブ装置ＩＮＴＥＲＬＥＡＶＥＲ、および変調装置ＭＯＤを含んでいる。受信装置ＲＸは、復調装置ＤＭＯＤ、インタリーブ解除装置ＤＥ−ＩＮＴＥＲＬＥＡＶＥＲ、デコーダＤＥＣＯＤＥＲ、およびデータシンクＤＡＴＡ  ＳＩＮＫを含んでいる。
【００３３】
送信装置ＴＸの出力は、伝送線ＴＬを介して受信装置ＲＸの入力に結合される。送信装置ＴＸ内では、データソースＤＡＴＡ  ＳＯＵＲＣＥ、エンコーダＥＮＣＯＤＥＲ、インタリーブ装置ＩＮＴＥＲＬＥＡＶＥＲ、および変調装置ＭＯＤが縦続接続される。変調装置ＭＯＤの出力は、送信装置出力を介して伝送線ＴＬに結合される。伝送線ＴＬの他端は、受信装置入力を介して復調装置ＤＭＯＤの入力に結合される。受信装置ＲＸ内では、復調装置ＤＭＯＤ、インタリーブ解除装置ＤＥ−ＩＮＴＥＲＬＥＡＶＥＲ、デコーダＤＥＣＯＤＥＲ、およびデータシンクＤＡＴＡ  ＳＩＮＫが縦続接続される。
【００３４】
データソースＤＡＴＡ  ＳＯＵＲＣＥは、ユーザデータバイトおよび／またはオーバヘッドデータバイトを含んでいるデータストリームを発生する。これらのバイトの一定量は、単一のワードを構成し、これらのワードの各ワードは、エンコーダＥＮＣＯＤＥＲによって符号化される。これは、エンコーダＥＮＣＯＤＥＲが各ワードに冗長なバイトを加えることによってそれを事前定義された数学的方式に従って延長することを暗示する。これらの冗長なバイトおよび数学的方式は、受信装置ＲＸが伝送されたワード内のエラーを検出し、おそらく訂正することを可能にする。エンコーダＥＮＣＯＤＥＲによって生成された延長されたワードは、コードワードと呼ばれ、インタリーブ装置ＩＮＴＥＲＬＥＡＶＥＲの着信データストリームＩＤを構成する。着信データストリームＩＤの様々なコードワードのデータバイトを再順序付けすることによって、インタリーブ装置ＩＮＴＥＲＬＥＡＶＥＲは、伝送線ＴＬ上のバースト雑音に対して着信データストリームＩＤよりもよく保護される発信インタリーブデータストリームＯＩＤを発生する。変調装置ＭＯＤは、最後に、伝送線ＴＬを介して伝送すべき１つまたは複数の搬送波上で、データシンボル、すなわち変調方法の配列方式内の一つの点を表すデータストリームＯＩＤのデータビットの組合せを変調する。
【００３５】
受信装置ＲＸにおいて、復調装置ＤＭＯＤは、搬送波からのデータシンボルを復調し、復調されたデータシンボルから着信インタリーブデータストリームＩＩＤと呼ばれるデータバイトのストリームを発生する。着信インタリーブデータストリームＩＩＤのバイトは、インタリーブ解除装置ＤＥ−ＩＮＴＥＲＬＥＡＶＥＲ内で再順序付けされ、それによりインタリーブ装置ＩＮＴＥＲＬＥＡＶＥＲがバイトの順序に及ぼす影響が相殺され、発生した発信データストリームＯＤが再びデータバイトの元のシーケンスを含むようになる。デコーダＤＥＣＯＤＥＲ内では、すでに述べた数学的方式および冗長的に加えられたバイトの情報を使用して、伝送に起因するエラーが検出され、訂正される。このようにして決定されたデータストリームは、次いで任意の種類の端末、インタフェースなどであるデータシンクＤＡＴＡ  ＳＩＮＫに適用される。
【００３６】
図１の通信システム内で、インタリーブ装置ＩＮＴＥＲＬＥＡＶＥＲおよびインタリーブ解除装置ＤＥ−ＩＮＴＥＲＬＥＡＶＥＲは、伝送されたデータストリームに対して伝送速度独立インパルス雑音免疫性を与える。この目的を実現するＩＮＴＥＲＬＥＡＶＥＲおよびＤＥ−ＩＮＴＥＲＬＥＡＶＥＲ構造をそれぞれ図２および図３に示し、次の段落で詳細に説明する。
【００３７】
図２のインタリーブ装置ＩＮＴＥＲＬＥＡＶＥＲは、書込み手段ＷＲＩＴＥ、読取り手段ＲＥＡＤ、メモリＭＥＭ、アドレス発生装置ＡＤＤＲＥＳＳ、およびコントローラＣＴＲＬを含んでいる。メモリＭＥＭは、各行がメモリセルの先入れ先出し待ち行列によって構成されるメモリセルの三角形マトリックスＭＡＴを備えている。図２において、それぞれ縦座標０、１、２、３、４を有するマトリックスＭＡＴの五つの行は、増分的に増大する長さを有し、行当たりの増分がＭ＝３である待ち行列Ｆｉｆｏ０、Ｆｉｆｏ１、Ｆｉｆｏ２、Ｆｉｆｏ３、Ｆｉｆｏ４によって構成される。
【００３８】
書込み手段ＷＲＩＴＥ、メモリＭＥＭ、読取り手段ＲＥＡＤは、インタリーブ装置ＩＮＴＥＲＬＥＡＶＥＲの着信データ入力ＩＤと発信インタリーブデータ出力ＯＩＤとの間に縦続接続される。コントローラＣＴＲＬの出力とアドレス発生装置ＡＤＤＲＥＳＳの制御入力ＣＩとは相互接続され、アドレス発生装置ＡＤＤＲＥＳＳの二つの出力は、それぞれ書込み手段ＷＲＩＴＥのアドレス入力ＡＩ１と読取り手段ＲＥＡＤのアドレス入力ＡＩ２とに結合される。
【００３９】
その着信データ入力ＩＤを介してインタリーブ装置ＩＮＴＥＲＬＥＡＶＥＲに適用された着信データバイトは、インタリーブマトリックスＭＡＴの待ち行列の尾部メモリセル内に書き込まれる。同時に、発信データバイトは、読取り手段ＲＥＡＤによってマトリックスＭＡＴの待ち行列の頭部メモリセルから読み出され、インタリーブ装置ＩＮＴＥＲＬＥＡＶＥＲの発信データ出力ＯＩＤに適用される。書込み手段ＷＲＩＴＥがそこに着信データバイトを記憶しなければならない待ち行列、および読取り手段ＲＥＡＤがそこから発信データバイトを読み取らなければならないメモリセルは、アドレス発生装置ＡＤＤＲＥＳＳによって生成されたアドレスによって定義される。実際、アドレス発生装置ＡＤＤＲＥＳＳは、後続の着信データバイトをそれに適用すべきインタリーブマトリックスＭＡＴの行を示す行座標または書込みアドレスの第１のシーケンス、および後続の発信データシンボルをそこから読み取るべきインタリーブマトリックスＭＡＴの行を示す行座標または読取りアドレスの第２のシーケンスを発生する。両方のシーケンスがどのように見えるかは、アドレス発生装置ＡＤＤＲＥＳＳがコントローラＣＴＲＬによって設定されている状態に依存する。次の段落で、アドレス発生装置ＡＤＤＲＥＳＳが設定される三つの状態について手短に説明する。
【００４０】
アドレス発生装置ＡＤＤＲＥＳＳが定常状態に設定されている場合、後続の着信データバイトは、マトリックスＭＡＴの後続の行に周期的に適用される。図２を参照すると、これは、第１の着信データバイトがＦｉｆｏ０に適用され、第２の着信データバイトがＦｉｆｏ１に適用され、第３の着信データバイトがＦｉｆｏ２に適用され、第４の着信データバイトがＦｉｆｏ３に適用され、第５の着信データバイトがＦｉｆｏ４に適用され、第６の着信データバイトが再びＦｉｆｏ０に適用されることを意味する。後続の発信データバイトは、まだこの定常状態中、マトリックスＭＡＴの後続の行から周期的に読み出される。これは、例えば、着信速度と発信速度が等しく、かつバイトがそこに書き込まれる各行からバイトが読み出される場合に実現される。各行は異なる長さを有するので、後で読み出されたデータバイトは、後でマトリックスＭＡＴ内に書き込まれない。
【００４１】
アドレス発生装置ＡＤＤＲＥＳＳが、インタリーブ深さがその間減少する遷移状態に設定されている場合、マトリックスＭＡＴの各行から読み出されるデータバイトの数は、その行の縦座標に正に線形的に関連する。この遷移状態が終わると、増分パラメータＭは減少し、平均インタリーブ遅延（単一のデータバイトがインタリーブ装置ＩＮＴＥＲＬＥＡＶＥＲに入ってから出るまでの時間）も減少する。
【００４２】
アドレス発生装置ＡＤＤＲＥＳＳが、インタリーブ深さがその間増大する遷移状態に設定されている場合、マトリックスＭＡＴの各行から読み出されるデータバイトの数は、その行の縦座標に負に線形的に関連する。この遷移状態が終わると、増分パラメータＭは増大し、平均インタリーブ遅延も増大する。
【００４３】
要約すると、インタリーブ装置ＩＮＴＥＲＬＥＡＶＥＲからデータバイトを読み取るシーケンスは、状態ごとに異なる。これに関する詳細は後で示す。まず、図３に示されるインタリーブ解除装置ＤＥ−ＩＮＴＥＲＬＥＡＶＥＲの構造について説明する。
【００４４】
図３に示されるインタリーブ解除装置ＤＥ−ＩＮＴＥＲＬＥＡＶＥＲは、書込み手段ＷＲＩＴＥ’、読取り手段ＲＥＡＤ’、メモリＭＥＭ’、アドレス発生装置ＡＤＤＲＥＳＳ’、およびコントローラＣＴＲＬ’を含んでいる。メモリＭＥＭ’は、各行がメモリセルの先入れ先出し待ち行列によって構成されるメモリセルの三角形マトリックスＭＡＴ’を備えている。図３において、それぞれ縦座標０、１、２、３、４を有するマトリックスＭＡＴ’の五つの行は、減分的に縮小する長さを有し、行当たりの減分がＭ＝３である待ち行列Ｆｉｆｏ０’、Ｆｉｆｏ１’、Ｆｉｆｏ２’、Ｆｉｆｏ３’、Ｆｉｆｏ４’によって構成される。
【００４５】
書込み手段ＷＲＩＴＥ’、メモリＭＥＭ’、読取り手段ＲＥＡＤ’は、インタリーブ解除装置ＤＥ−ＩＮＴＥＲＬＥＡＶＥＲの着信インタリーブデータ入力ＩＩＤと発信データ出力ＯＤとの間に縦続接続される。コントローラＣＴＲＬ’の出力とアドレス発生装置ＡＤＤＲＥＳＳ’の制御入力ＣＩ’とは相互接続され、アドレス発生装置ＡＤＤＲＥＳＳ’の二つの出力は、それぞれ書込み手段ＷＲＩＴＥ’のアドレス入力ＡＩ１’と読取り手段ＲＥＡＤ’のアドレス入力ＡＩ２’とに結合される。
【００４６】
その着信インタリーブデータ入力ＩＩＤを介してインタリーブ解除装置ＤＥ−ＩＮＴＥＲＬＥＡＶＥＲに適用された着信インタリーブデータバイトは、インタリーブ解除マトリックスＭＡＴ’の待ち行列の尾部メモリセル内に書き込まれる。同時に、発信データバイトは、読取り手段ＲＥＡＤ’によってマトリックスＭＡＴ’の待ち行列の頭部メモリセルから読み出され、インタリーブ解除装置ＤＥ−ＩＮＴＥＲＬＥＡＶＥＲの発信データ出力ＯＤに適用される。書込み手段ＷＲＩＴＥ’がそこに着信データバイトを書き込まなければならないメモリセル、および読取り手段ＲＥＡＤ’がそこから発信データバイトを推論しなければならないメモリセルは、アドレス発生装置ＡＤＤＲＥＳＳ’によって生成されたアドレスによって定義される。このアドレス発生装置ＡＤＤＲＥＳＳ’は、後続の着信インタリーブデータバイトをそれに適用すべきインタリーブマトリックスＭＡＴ’の行を示す行座標または書込みアドレスの第１のシーケンス、および後続の発信データバイトをそこから読み取るべきインタリーブマトリックスＭＡＴ’の行を示す行座標または読取りアドレスの第２のシーケンスを発生する。両方のシーケンスがどのように見えるかは、アドレス発生装置ＡＤＤＲＥＳＳ’がコントローラＣＴＲＬ’によって設定されている状態に依存する。次の段落で、再びアドレス発生装置ＡＤＤＲＥＳＳ’が設定される三つの状態について手短に説明する。
【００４７】
アドレス発生装置ＡＤＤＲＥＳＳ’が定常状態に設定されている場合、後続の着信インタリーブデータバイトは、マトリックスＭＡＴ’の後続の行に周期的に適用され、後続の発信データバイトは、マトリックスＭＡＴ’の後続の行から周期的に読み出される。したがって、発信バイトが待ち行列の頭部メモリセル内に書き込まれるたびに、発信バイトがこの待ち行列から読み出される。図２のインタリーブ装置ＩＮＴＥＲＬＥＡＶＥＲ内の待ち行列の長さと、図３のインタリーブ解除装置ＤＥ−ＩＮＴＥＲＬＥＡＶＥＲ内の対応する待ち行列の長さとの和は一定であるので、大域インタリーブ／インタリーブ解除遅延はすべてのバイトについて同じである。
【００４８】
アドレス発生装置ＡＤＤＲＥＳＳ’が、インタリーブ深さがその間減少する遷移状態に設定されている場合、マトリックスＭＡＴ’の各行内に書き込まれるデータバイトの数は、その行の縦座標に正に線形的に関連する。この遷移状態が終わると、減分パラメータＭは減少し、平均インタリーブ解除遅延（インタリーブ解除装置ＤＥ−ＩＮＴＥＲＬＥＡＶＥＲに入ってから出るまでの時間）も減少する。
【００４９】
アドレス発生装置ＡＤＤＲＥＳＳ’が、インタリーブ深さがその間増大する遷移状態に設定されている場合、マトリックスＭＡＴ’の各行内に書き込まれるデータバイトの数は、その行の縦座標に負に線形的に関連する。この遷移状態が終わると、減分パラメータＭは増大し、平均インタリーブ解除遅延も増大する。
【００５０】
要約すると、インタリーブ解除装置ＤＥ−ＩＮＴＥＲＬＥＡＶＥＲ内にデータバイトを書き込むシーケンスは、状態ごとに異なる。これに関する詳細は次の段落で示す。
【００５１】
次に、インタリーブマトリックスＭＡＴおよびインタリーブ解除マトリックスＭＡＴ’を上で定義した状態に充填する方法について詳細に説明する。まず、図４Ａおよび図４Ｂを参照しながら、アドレス発生装置ＡＤＤＲＥＳＳおよびＡＤＤＲＥＳＳ’が、遅延増分パラメータＭが３に等しい定常状態において動作するときのマトリックスＭＡＴおよびＭＡＴ’を充填する方法について説明する。第二に、アドレス発生装置ＡＤＤＲＥＳＳおよびＡＤＤＲＥＳＳ’が、遅延増分パラメータＭが３から２に減少した遷移状態になったと仮定する。この状態におけるＭＡＴおよびＭＡＴ’を充填する方法については、図５Ａおよび図５Ｂを参照しながら説明する。最後の段落において、アドレス発生装置ＡＤＤＲＥＳＳおよびＡＤＤＲＥＳＳ’は、遅延増分パラメータＭが３から４に増加した遷移状態に設定される。この最後の状態中のＭＡＴおよびＭＡＴ’を充填する方法については、図６Ａおよび図６Ｂを参照しながら説明する。
【００５２】
図４Ａには、マトリックスＭＡＴが示されている。このマトリックスＭＡＴの各行は、左端側に尾部メモリセルを有し、右端側に頭部メモリセルを有する先入れ先出しメモリによって構成される。バイトがマトリックスＭＡＴのある行に適用された場合、バイトは、尾部メモリセル内に記憶される。ただし、このバイトを尾部メモリセル内に書き込む前に、頭部メモリセル内に含まれているバイトが読み出され、先入れ先出しメモリ内のすべてのバイトが頭部メモリセルのほうに一位置シフトされる。そのような先入れ先出しメモリは、ハードウェア（例えば、シフトレジスタ）の形か、またはソフトウェア（バイトが書き込まれるか、または読み出されるたびに尾部メモリセルポインタおよび頭部メモリセルポインタをプログラムに適合させることによって）の形で実現することができる。マトリックスＭＡＴのある行に適用されたバイトが受ける書込み読取り間遅延は、その行を構成する先入れ先出しメモリの長さに比例する。図４Ａに示されるマトリックスは、縦座標０、１、２、３、４および先入れ先出しメモリＦｉｆｏ０、Ｆｉｆｏ１、Ｆｉｆｏ２、Ｆｉｆｏ３、Ｆｉｆｏ４を有する五つの行を含んでいる。ＭＡＴ内のバイトが受ける遅延は、ｉ・Ｍ・ｌに等しい。ここで、ｉは行の縦座標を表し、Ｍは行当たりの遅延増分を表し、ｌはマトリックスＭＡＴ内の行の数を表す。
【００５３】
図４Ｂのインタリーブ解除マトリックスＭＡＴ’は、図４ＡのインタリーブマトリックスＭＡＴと同じであるが、行座標が逆になっており、したがってインタリーブマトリックスＭＡＴ内の短い先入れ先出しメモリに対応する行座標は、インタリーブ解除マトリックスＭＡＴ’内の長い先入れ先出しメモリに対応する。
【００５４】
バイトがインタリーブ装置ＩＮＴＥＲＬＥＡＶＥＲ内のある行、例えば行２に適用されたとき、バイトは、バイトが図１の伝送線ＴＬを介して伝送すべきＦｉｆｏ２の頭部メモリセルから読み出された後でＦｉｆｏ２の尾部メモリセル内に記憶される。このバイトは、インタリーブ解除装置ＤＥ−ＩＮＴＥＲＬＥＡＶＥＲによって受け取られたとき、バイトがＦｉｆｏ２’の頭部メモリセルから読み出された後でＦｉｆｏ２’の尾部メモリセル内に記憶される。インタリーブ装置ＩＮＴＥＲＬＥＡＶＥＲのある行の書込み読取り間遅延と、インタリーブ解除装置ＤＥ−ＩＮＴＥＲＬＥＡＶＥＲの対応する行の書込み読取り間遅延との和は一定であるので、各バイトは、同じ大域遅延を受ける。後続の着信バイトは、マトリックスＭＡＴの後続の行内に書き込まれる。第１のバイトは、インタリーブ遅延を受けず、直ちに受信装置に伝送される。したがって、Ｆｉｆｏ０は、図４Ａの空の待ち行列である。第２のバイトは、図４Ａにｗ２によって示されるＦｉｆｏ１内に書き込まれる。第３のバイト、第４のバイト、第５のバイトは、それぞれＦｉｆｏ２、Ｆｉｆｏ３、Ｆｉｆｏ４に適用され、ｗ３、ｗ４、ｗ５によって示されるメモリセルを充填する。第６のバイトは、再びＦｉｆｏ０を通過し、インタリーブ遅延を受けず、バイト７、８、９、１０は、後でそれぞれｗ７、ｗ８、ｗ９、ｗ１０によって示されるＦｉｆｏ１、Ｆｉｆｏ２、Ｆｉｆｏ３、Ｆｉｆｏ４の新しい尾部メモリセル内に記憶される。バイトを待ち行列の尾部メモリセル内に書き込む間、バイトが頭部メモリセルから読み出される。したがって、第１のバイトは、インタリーブ遅延なしに伝送され、その次にバイトｒ２、ｒ３、ｒ４、ｒ５がそれぞれＦｉｆｏ１、Ｆｉｆｏ２、Ｆｉｆｏ３、Ｆｉｆｏ４から読み出される。次いで、再びバイトがインタリーブ遅延なしに伝送され、そのバイトの次にバイトｒ７、ｒ８、ｒ９、ｒ１０が読み出される。図４Ｂにおいて接頭部ｗおよびｒとともに同様に使用されている索引は、バイトのインタリーブ着信ストリームがどのようにしてインタリーブマトリックスＭＡＴ’内に記憶され、そこから読み出されて、非インタリーブ出力データストリームを構成するかを示す。図４Ｂにおいて、Ｆｉｆｏ４’は、この行に適用されたバイトがインタリーブ解除遅延を受けないことを示す空の待ち行列である。
【００５５】
システムの定常状態中、インタリーブ装置およびインタリーブ解除装置の入力および出力における様々なビット伝送速度は等しいと考えられる。インタリーブ深さＤは、ｌ＊Ｍ＋１に等しい。ここで、ｌは、この場合もインタリーブマトリックスＭＡＴ内の行の数を表す。
【００５６】
Ｍが３から２に減少する遷移状態には、バイトｗ１をＦｉｆｏ０のメモリセル内に書き込むことによって入る。バイトをＦｉｆｏ０から読み出す代わりに、この場合バイトｒ１をＦｉｆｏ４から読み出す。伝送すべき次のバイトは
Ｆｉｆｏ３（ｒ２）およびＦｉｆｏ４（ｒ３）
Ｆｉｆｏ２（ｒ４）、Ｆｉｆｏ３（ｒ５）およびＦｉｆｏ４（ｒ６）
Ｆｉｆｏ１（ｒ７）、Ｆｉｆｏ２（ｒ８）Ｆｉｆｏ３（ｒ９）およびＦｉｆｏ４（ｒ１０）
から読み出す。
【００５７】
一方、バイトｗ２〜ｗ１０は、インタリーブ装置のメモリ内に書き込まれる。インタリーブ装置内のマトリックスＭＡＴから読み出されたバイトは、受信装置に向かって伝送され、マトリックスＭＡＴ’の対応する行内のインタリーブ解除装置内に記憶される。したがって、図５Ａのバイトｒ１〜ｒ１０は、図５Ｂのバイトｗ１’〜ｗ１０’を表す。同様に、バイトｒ１’〜ｒ１０’は、マトリックスＭＡＴ’から読み出されて、図１のデコーダに適用されたインタリーブ解除出力データストリームを構成する。遷移状態中に書き込まれ、読み出されたバイトは、図５Ａおよび図５Ｂに陰影を付けて灰色で示されている。遷移状態が終わると、サイズｌ（ｌ−１）／２のバッファＢＵＦがインタリーブ装置（図５Ａ参照）ならびにインタリーブ解除装置（図５Ｂ参照）内に現れる。遅延増分パラメータＭ＝２を有するインタリーブ装置を得るために、これら二つのバッファＢＵＦを空にしなければならない。したがって、Ｍ＝３からＭ＝２への遷移を実施するメモリ要件は、インタリーブ装置ならびにインタリーブ解除装置内のｌ（ｌ−１）／２個のバイトである。このメモリは、マトリックスＭＡＴおよびＭＡＴ’の先入れ先出し待ち行列の能力を高めることによって与えられるか、または先入れ先出し構造を有しない通常のメモリによって実施することができる。
【００５８】
有用なバイトのみを伝送線ＴＬを介して伝送する代わりに、ダミーバイトを伝送されたデータストリーム中に挿入することができることに注目されたい。そのようなダミーバイトは、インタリーブ解除されない。上述の伝送シーケンスの代替伝送シーケンスを次に示す。
【００５９】
四つのダミーバイトを伝送し、Ｆｉｆｏ４からのバイトｒ１を伝送する。
【００６０】
三つのダミーバイトを伝送し、Ｆｉｆｏ３およびＦｉｆｏ４からのバイトｒ２およびｒ３を伝送する。
【００６１】
二つのダミーバイトを伝送し、Ｆｉｆｏ２、Ｆｉｆｏ３およびＦｉｆｏ４からのバイトｒ４、ｒ５、ｒ６を伝送する。
【００６２】
一つのダミーバイトを伝送し、Ｆｉｆｏ１、Ｆｉｆｏ２、Ｆｉｆｏ３およびＦｉｆｏ４からのバイトｒ７、ｒ８、ｒ９およびｒ１０を伝送する。
【００６３】
遷移状態の上述のバージョンと比較して、後者の実施形態には、ダミーバイトを伝送するために伝送線ＴＬ上の帯域幅の一部を使用する欠点があるが、Ｍの修正中に免疫性を失うことがない利点がある。さらに、後者の実施形態は、インタリーブ解除装置内にバッファＢＵＦを必要としないが、インタリーブ装置バッファのサイズは二倍になる。
【００６４】
伝送線ＴＬ上の伝送の伝送速度が増大した場合、インパルス雑音免疫性を一定に保つためにインタリーブ深さＤも増大しなければならない。これは、この場合もＭおよびマトリックスＭＡＴおよびＭＡＴ’の構造を操作することによって実現することができる。次の段落で、図６Ａおよび図６Ｂに示される遷移状態中にＭをどのようにして３から４に増大させるかを明らかにする。
【００６５】
Ｍを３から４に増大させる遷移段階は、インタリーブ内のｌ（ｌ−１）個のバイトのバッファＢＵＦを充填することによって開始される。その後、次のバイトのシーケンスを伝送する。
【００６６】
Ｆｉｆｏ０からのバイト（ｒ１）
Ｆｉｆｏ０からのバイト（ｒ２）およびＦｉｆｏ１からのバイト（ｒ３）
Ｆｉｆｏ０からのバイト（ｒ４）、Ｆｉｆｏ１からのバイト（ｒ５）およびＦｉｆｏ２からのバイト（ｒ６）
Ｆｉｆｏ０からのバイト（ｒ７）、Ｆｉｆｏ１からのバイト（ｒ８）、Ｆｉｆｏ２からのバイト（ｒ９）およびＦｉｆｏ３からのバイト（ｒ１０）。
【００６７】
この遷移状態中、伝送線ＴＬを介して伝送されたバイトは、インタリーブ解除装置メモリの対応する行内に書き込まれるが、インタリーブ解除装置メモリから読み出されるバイトはない。インタリーブ解除装置およびインタリーブ装置は、遷移状態後、遅延増分Ｍ＝４を有する定常状態に戻る。インタリーブ装置メモリ内で、ｌ（ｌ−１）／２個のメモリセルのバッファＢＵＦは、この場合バイトを含んでいる。遅延増分パラメータＭ＝４を有するインタリーブ装置を得るために、このバッファＢＵＦを空にしなければならない。したがって、Ｍ＝３からＭ＝４への遷移を実施するメモリ要件は、インタリーブ装置内のｌ（ｌ−１）個のバイトである。これは、マトリックスＭＡＴの先入れ先出しメモリＦｉｆｏ０、Ｆｉｆｏ１、Ｆｉｆｏ２、Ｆｉｆｏ３およびＦｉｆｏ４の能力を高めることによって与えられるか、またはバッファＢＵＦは先入れ先出し構造を有しない通常のメモリによって実施することができる。
【００６８】
有用なバイトのみを伝送線ＴＬを介して伝送する代わりに、この場合もダミーバイトを伝送する代替実施形態が考えられることに注目されたい。その場合、バイトを伝送するシーケンスは次のようになる。
【００６９】
四つのダミーバイトの後、Ｆｉｆｏ０からのバイト（ｒ１）
三つのダミーバイトの後、Ｆｉｆｏ０からのバイト（ｒ２）およびＦｉｆｏ１からのバイト（ｒ３）
二つのダミーバイトの後、Ｆｉｆｏ０からのバイト（ｒ４）、Ｆｉｆｏ１からのバイト（ｒ５）およびＦｉｆｏ２からのバイト（ｒ６）
一つのダミーバイトの後、Ｆｉｆｏ０からのバイト（ｒ７）、Ｆｉｆｏ１からのバイト（ｒ８）、Ｆｉｆｏ２からのバイト（ｒ９）およびＦｉｆｏ３からのバイト（ｒ１０）。
【００７０】
第１のバージョンと比較して、遷移状態の後者の実施形態には、この場合もダミーバイトを伝送するために伝送線ＴＬ上の帯域幅の一部を使用する欠点があるが、Ｍの修正中に免疫性を失うことがない利点がある。さらに、後者の実施形態は、インタリーブ装置内にバッファＢＵＦを必要せず、またアドレス発生装置があまり複雑にならない。
【００７１】
本発明の適用性は、伝送線ＴＬの伝送媒体によって制限されないことに留意されたい。特に、送信装置ＴＸと受信装置ＲＸの間の接続、例えば、ケーブル接続、電話回線、衛星接続、光ファイバ、空中無線リンクなどは、バースト雑音の影響を受け、したがって本発明による方法によって保護することができる。
【００７２】
本発明は、ＶＳＤＬ（超高速デジタル加入者線）モデムなどで使用するのに非常に適している。これらのモデムは、電話回線を介して高いビット伝送速度でデジタルデータを転送することができる。電話回線は、特に回線が空中に引き延ばされている場合、いくつかのバースト雑音発生源の影響を受けることがある。無線愛好者による無線妨害、厳しい天候状態、呼出しおよび接続による過渡現象は、そのような電話回線による伝送に影響を及ぼすいくつかの雑音源である。本発明は、そのようなＶＳＤＬシステム内で伝送速度と無関係のインパルス雑音免疫性を与える魅力的な解決策であるが、本発明の適用性は、これらのシステムまたは同じタイプの変調および／または符号化を行う同様のシステムに限定されない。当業者なら理解できるように、変調装置およびエンコーダによって使用される変調構成および符号化方式はそれぞれ、本発明にとって重要ではない。
【００７３】
さらに、本発明による送信装置ＴＸおよび受信装置ＲＸは、単一のトランシーバ内に統合することができることに留意されたい。これは、双方向伝送線との間でデータを送信し、受信するようになされたモデム内でそうである。送信装置および受信装置が統合されている場合、三角形インタリーブマトリックスＭＡＴおよび三角形インタリーブ解除マトリックスＭＡＴ’は、長方形インタリーブ／インタリーブ解除マトリックスを構成するようにグループ化される。明らかに、書込み手段ＷＲＩＴＥならびにＷＲＩＴＥ’、読取り手段ＲＥＡＤならびにＲＥＡＤ’、アドレス発生装置ＡＤＤＲＥＳＳならびにＡＤＤＲＥＳＳ’、コントローラＣＴＲＬならびにＣＴＲＬ’の機能も結合して、それぞれ一つの書込みユニット、一つの読取りユニット、一つのアドレス指定ユニット、一つの制御ユニットに統合される。
【００７４】
さらに、本発明によれば、遅延増分パラメータＭを複数のユニットによって増大または減少させることができることに留意されたい。増大プロセスの場合と同様に減少プロセスの場合も、上述の遷移状態を複数回実行することは十分である。
【００７５】
以上、本発明の原理について、特定の装置に関して説明したが、この説明は、例として行ったものにすぎず、本発明の範囲を限定するものとして行ったものではないことを理解されたい。
【図面の簡単な説明】
【図１】本発明による通信システムの一実施形態の概略ブロック図である。
【図２】本発明によるインタリーブ装置ＩＮＴＥＲＬＥＡＶＥＲの一実施形態の概略ブロック図である。
【図３】本発明によるインタリーブ解除装置ＤＥ−ＩＮＴＥＲＬＥＡＶＥＲの一実施形態の概略ブロック図である。
【図４Ａ】遅延増分Ｍが３である定常状態中に周知の方法に従うインタリーブメモリをデータバイトで充填する方法を示す図である。
【図４Ｂ】遅延増分Ｍが３である定常状態中に周知の方法に従うインタリーブ解除メモリをデータバイトで充填する方法を示す図である。
【図５Ａ】遅延増分Ｍが３から２に減少した遷移状態中にインタリーブメモリをデータバイトで充填する方法を示す図である。
【図５Ｂ】遅延増分Ｍが３から２に減少した遷移状態中にインタリーブ解除メモリをデータバイトで充填する方法を示す図である。
【図６Ａ】遅延増分Ｍが３から４に増加した遷移状態中にインタリーブメモリをデータバイトで充填する方法を示す図である。
【図６Ｂ】遅延増分Ｍが３から４に増加したこの遷移状態中にインタリーブ解除メモリをデータバイトで充填する方法を示す図である。
【符号の説明】
ＴＸ  送信装置
ＲＸ  受信装置
ＴＬ  伝送線
ＤＡＴＡ  ＳＯＵＲＣＥ  データソース
ＥＮＣＯＤＥＲ  エンコーダ
ＩＮＴＥＲＬＥＡＶＥＲ  インタリーブ装置
ＭＯＤ  変調装置
ＤＭＯＤ  復調装置
ＤＥ−ＩＮＴＥＲＬＥＡＶＥＲ  インタリーブ解除装置
ＤＥＣＯＤＥＲ  デコーダ
ＤＡＴＡ  ＳＩＮＫ  データシンク
Ｆｉｆｏ０、Ｆｉｆｏ１、Ｆｉｆｏ２、Ｆｉｆｏ３、Ｆｉｆｏ４、Ｆｉｆｏ０’、Ｆｉｆｏ１’、Ｆｉｆｏ２’、Ｆｉｆｏ３’、Ｆｉｆｏ４’  先入れ先出し待ち行列
ＷＲＩＴＥ、ＷＲＩＴＥ’  書込み手段
ＲＥＡＤ、ＲＥＡＤ’  読取り手段
ＭＥＭ、ＭＥＭ’  メモリ
ＡＤＤＲＥＳＳ、ＡＤＤＲＥＳＳ’  アドレス発生装置
ＣＴＲＬ、ＣＴＲＬ’  コントローラ
ＭＡＴ、ＭＡＴ’  三角形マトリックス
ＣＩ、ＣＩ’  制御入力
ＡＩ１、ＡＩ１’、ＡＩ２、ＡＩ２’  アドレス入力
ＩＤ  着信データストリーム
ＯＩＤ  発信インタリーブデータストリーム
ＩＩＤ  着信インタリーブデータストリーム
ＯＤ  発信データストリーム
ｗ１、ｗ２、ｗ３、ｗ４、ｗ５、ｗ６、ｗ７、ｗ８、ｗ９、ｗ１０  着信データバイト
ｗ１’、ｗ２’、ｗ３’、ｗ４’、ｗ５’、ｗ６’、ｗ７’、ｗ８’、ｗ９’、ｗ１０’  着信インタリーブデータバイト
ｒ１、ｒ２、ｒ３、ｒ４、ｒ５、ｒ６、ｒ７、ｒ８、ｒ９、ｒ１０  発信インタリーブデータバイト
ｒ１’、ｒ２’、ｒ３’、ｒ４’、ｒ５’、ｒ６’、ｒ７’、ｒ８’、ｒ９’、ｒ１０’  発信データバイト
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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