(57)【特許請求の範囲】
【請求項１】
半導体メモリ内の不良セルを検出し、前記不良セルの論理アドレスを出力する半導体メモリ検査装置と、
前記半導体メモリ検査装置から前記不良セルの論理アドレスを収集し、前記半導体メモリの設計データを参照して、前記不良セルの論理アドレスを物理アドレスに変換する論理アドレス／物理アドレス変換手段と、
前記半導体メモリの設計データから前記半導体メモリのチップ面のメモリセル配列情報を含むレイアウト情報を作成するレイアウト情報作成手段と、
前記不良セルの物理アドレスと前記半導体メモリのチップ面のメモリセル配列情報を含むレイアウト情報とを試料ステージのナビゲーション情報とし、前記試料ステージの移動を制御して前記不良セルの表面観察を行う表面観察装置と
を備え、
前記表面観察装置は、前記半導体メモリに含まれる直交座標となるような３個のメモリセルブロック内の所定のメモリセルの中心の座標を読み込むことにより、前記半導体メモリの座標系の前記試料ステージの座標系に対するアライメント誤差を算出し、前記半導体メモリの座標系を補正する試料ステージ制御手段を含む
ことを特徴とする半導体メモリの不良解析システム。
【請求項２】
複数のメモリセルを配列した複数のメモリセルブロックを有する半導体メモリを保持する表面観察装置の試料ステージをナビゲーションして不良セルを表面観察することができるようにする表面観察装置の試料ステージのナビゲーション方法であって、
前記半導体メモリの座標系の前記試料ステージの座標系に対するアライメント誤差を算出し、前記半導体メモリの座標系を補正する工程と、
前記不良セルのチップ面上の位置情報と前記半導体メモリのチップ面のメモリセル配列情報を含むレイアウト情報とを使用して前記試料ステージをナビゲーションする工程と
を含み、
前記メモリセルブロックの原点は、前記メモリセルブロック内の所定のメモリセルの中心とし、
前記半導体メモリの座標系の前記試料ステージの座標系に対するアライメント誤差の算出は、前記半導体メモリのチップの原点の座標と、前記半導体メモリに含まれる直交座標となるような３個のメモリセルブロックの原点の座標とを読み込むことにより行い、
前記半導体メモリのチップ面のメモリセル配列情報を含むレイアウト情報には、前記メモリセルブロックの原点の位置と、前記メモリセルブロックの縦横長と、前記メモリセルブロック内のメモリセルの配列ピッチとが含まれる
ことを特徴とする表面観察装置の試料ステージのナビゲーション方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリの不良解析システム及び半導体メモリの不良解析を行う場合に使用して好適な表面観察装置の試料ステージのナビゲーション方法に関する。
【０００２】
一般に、半導体メモリの不良解析は、半導体メモリ検査装置であるメモリテスタ等による電気的検査により見つけた不良セルを走査型電子顕微鏡や光学顕微鏡等の表面観察装置により表面観察することにより行われる。
【０００３】
そこで、表面観察装置では、不良セルを有する半導体メモリを試料ステージに保持させて、この試料ステージをナビゲーションし、不良セルを探索するという作業が必要となる。
【０００４】
【従来の技術】
従来、不良セルを有する半導体メモリを保持した表面観察装置の試料ステージをナビゲーションする方法として、たとえば、メモリテスタから不良セルの論理アドレスを収集し、設計データを参照して不良セルの論理アドレスをチップ面上の座標に変換し、この座標をもとに、試料ステージ制御手段により試料ステージをナビゲーションするという方法が用いられている。
【０００５】
また、たとえば、メモリテスタから不良セルの論理アドレスを収集し、この不良セルの論理アドレス情報と、半導体メモリのチップ面のレイアウト情報をもとに、作業者が自分で試料ステージをナビゲーションするという方法も用いられている。
【０００６】
【発明が解決しようとする課題】
前者のナビゲーション方法においては、ウエハ上のチップについて不良解析を行う場合、チップ面上の座標はウエハ単位の座標であるため、チップ内の不良セルの位置座標がチップの原点から大きく離れていると、ナビゲーションの誤差も大きくなってしまうが、近年の半導体メモリは高集積化されており、メモリセルのサイズも小さく、このような誤差は、不良解析のための大きな障害となってしまう。
【０００７】
ここに、メモリテスタから収集した論理アドレスから変換した不良セルの位置座標と不良セルの実際の座標との誤差は、論理アドレスを位置座標に変換する際に利用する変換テーブルが設計データを基にして作られていることに起因している。
【０００８】
すなわち、実際の半導体メモリは、必ずしも、設計データ通りに作製されているわけではなく、しばしば、「設計データの９８％」などのようにシュリンクされて作製されていることから、メモリテスタから収集した論理アドレスから変換した不良セルの位置座標と不良セルの実際の座標との誤差が生じてしまうのである。
【０００９】
また、半導体メモリを表面観察装置の試料ステージに装着した場合には、半導体メモリの座標系と試料ステージの座標系とのアライメント（座標系の交換）を行う必要があるが、その際、アライメントを行う基準点（アライメントマーク）が必要となる。
【００１０】
ここに、ウエハ等のようにパッケージングされていない場合には、ウエハの中心を求め、そこをアライメントの基準点とすることも可能であるが、既にダイシングされていたり、パッケージングされている場合には、チップ内にアライメントマークが必要となる。
【００１１】
しかし、パッケージングされていると、チップは樹脂などで覆われてしまい、不良解析の際には、その樹脂を取り除かなければならないが、その際、すべての覆いを取り去ることはせずに、不良が発生していると思われる部分のみ取り去ることも多く、必ずしも、アライメントマークを参照できるとは限らない。
【００１２】
しかし、半導体メモリの不良解析を行う場合において、不良セルを有する半導体メモリを保持した表面観察装置の試料ステージをナビゲーションする場合、どのような状況においても、半導体メモリの試料ステージに対するアライメントを精度良く行うことが要求される。
【００１３】
本発明は、かかる点に鑑み、不良セルを有する半導体メモリに特殊なアライメントマークを必要とせず、メモリセルをアライメントマークとして活用することができるようにし、半導体メモリの不良解析作業の効率化を図ることができるようにした半導体メモリの不良解析システム及び表面観察装置の試料ステージのナビゲーション方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の半導体メモリの不良解析システムは、半導体メモリ内の不良セルを検出し、前記不良セルの論理アドレスを出力する半導体メモリ検査装置と、前記半導体メモリ検査装置から前記不良セルの論理アドレスを収集し、前記半導体メモリの設計データを参照して、前記不良セルの論理アドレスを物理アドレスに変換する論理アドレス／物理アドレス変換手段と、前記半導体メモリの設計データから前記半導体メモリのチップ面のメモリセル配列情報を含むレイアウト情報を作成するレイアウト情報作成手段と、前記不良セルの物理アドレスと前記半導体メモリのチップ面のメモリセル配列情報を含むレイアウト情報とを試料ステージのナビゲーション情報とし、前記試料ステージの移動を制御して前記不良セルの表面観察を行う表面観察装置とを備え、前記表面観察装置は、前記半導体メモリに含まれる直交座標となるような３個のメモリセルブロック内の所定のメモリセルの中心の座標を読み込むことにより、前記半導体メモリの座標系の前記試料ステージの座標系に対するアライメント誤差を算出し、前記半導体メモリの座標系を補正する試料ステージ制御手段を含むというものである。
【００１５】
本発明の半導体メモリの不良解析システムによれば、表面観察装置の試料ステージをナビゲーションする場合、半導体メモリのチップ面のメモリセル配列情報を含むレイアウト情報を使用することができるので、アライメントマークとして特殊なアライメントマークを必要とせず、メモリセルをアライメントマークとして活用することができる。
【００１６】
また、本発明の表面観察装置の試料ステージのナビゲーション方法は、複数のメモリセルを配列した複数のメモリセルブロックを有する半導体メモリを保持する表面観察装置の試料ステージをナビゲーションして不良セルを表面観察することができるようにする表面観察装置の試料ステージのナビゲーション方法であって、前記半導体メモリの座標系の前記試料ステージの座標系に対するアライメント誤差を算出し、前記半導体メモリの座標系を補正する工程と、前記不良セルのチップ面上の位置情報と前記半導体メモリのチップ面のメモリセル配列情報を含むレイアウト情報とを使用して前記試料ステージをナビゲーションする工程とを含み、前記メモリセルブロックの原点は、前記メモリセルブロック内の所定のメモリセルの中心とし、前記半導体メモリの座標系の前記試料ステージの座標系に対するアライメント誤差の算出は、前記半導体メモリのチップの原点の座標と、前記半導体メモリに含まれる直交座標となるような３個のメモリセルブロックの原点の座標とを読み込むことにより行い、前記半導体メモリのチップ面のメモリセル配列情報を含むレイアウト情報には、前記メモリセルブロックの原点の位置と、前記メモリセルブロックの縦横長と、前記メモリセルブロック内のメモリセルの配列ピッチとが含まれるというものである。
【００１７】
本発明の表面観察装置の試料ステージのナビゲーション方法によれば、半導体メモリのチップ面のメモリセル配列情報を含むレイアウト情報を使用するとしているので、アライメントマークとして特殊なアライメントマークを必要とせず、メモリセルをアライメントマークとして活用することができる。
【００１８】
【発明の実施の形態】
図１は本発明の半導体メモリの不良解析システムの一実施形態を示す概念図であり、図１中、１は不良解析の対象である半導体メモリについて不良セルの検出を行い、不良セルの論理アドレスを出力するメモリテスタである。
【００１９】
また、２はメモリテスタ１から不良セルの論理アドレスを収集し、設計データを参照して、不良セルの論理アドレスをチップ面上の物理アドレスに変換する論理アドレス／物理アドレス変換手段である。
【００２０】
また、３は半導体メモリのチップの大きさやメモリセルの配置方法などの設計データから半導体メモリのチップ面のレイアウト情報を作成するレイアウト情報作成手段である。
【００２１】
ここに、物理アドレスとは、ある基準点（ウエハの場合には、たとえば、ウエハの中心、チップの場合には、たとえば、チップの角）から不良セルまでの距離をいう。なお、一般に、メモリテスタは、特定の基準点からの物理アドレスを出力する機能を持っており、異なるメーカーにおいても出力されるフォーマットは同じとされている。
【００２２】
また、４は走査型電子顕微鏡や光学顕微鏡等の表面観察装置、５は表面観察の対象である試料を保持する試料ステージ、６は論理アドレス／物理アドレス変換手段２から不良セルの物理アドレスをロードすると共に、レイアウト情報作成手段３から半導体メモリのチップ面のレイアウト情報をロードして、試料ステージ５の移動を制御する試料ステージ制御手段である。
【００２３】
図２は不良解析の対象である半導体メモリを示す模式的平面図であり、図２中、８は半導体メモリの本体であるチップ、９はチップ８の原点、１０は複数のメモリセルが配列されたメモリセルブロックである。
【００２４】
図３はメモリセルブロック１０を示す模式的平面図である。図３中、１２はマトリクス状に配列されたメモリセル、１３は周辺回路、１４はメモリセルブロック１０の原点であり、この例では、各メモリセルブロック１０は、図上、左下のメモリセル１２の中心が原点とされている。
【００２５】
図４は本発明の表面観察装置の試料ステージのナビゲーション方法の一実施形態を示すフローチャートである。すなわち、本発明の表面観察装置の試料ステージのナビゲーション方法の一実施形態においては、まず、試料ステージ制御手段６に不良セルの物理アドレス情報及びチップ８のレイアウト情報がロードされる（ステップＳ１）。
【００２６】
チップ８のレイアウト情報には、少なくとも、チップ８内の全てのメモリセルブロック１０の原点１４の座標、横方向のメモリセルブロック長ＬＸ、縦方向のメモリセルブロック長ＬＹ、メモリセル１２のＸ軸方向の配列ピッチＰＸ及びメモリセル１２のＹ軸方向の配列ピッチＰＹを含ませるようにする。
【００２７】
なお、横方向のメモリセルブロック長ＬＸは、左端のメモリセル１２の中心と右端のメモリセル１２の中心との距離、縦方向のメモリセルブロック長ＬＹは、上端のメモリセル１２の中心と下端のメモリセル１２の中心との距離である。
【００２８】
次に、チップ８の座標系の試料ステージ５の座標系に対するアライメント誤差を算出し、チップ８の座標系を補正するグローバルアライメントを行う必要があるか否かを判断する（ステップＳ２）。
【００２９】
図５はグローバルアライメントを説明するための模式的平面図であり、グローバルアライメントを行う場合（ステップＳ２でＹＥＳの場合）には、直交座標系となるように、基準となる３個のメモリセルブロック１０Ａ、１０Ｂ、１０Ｃを指定し（ステップＳ３）、指定したメモリセルブロック１０Ａ、１０Ｂ、１０Ｃの原点１４を利用してアライメント誤差を算出し、チップ８の座標系の補正を行う（ステップＳ４）。
【００３０】
このグローバルアライメントは、図５に示すように、試料ステージ５の座標系をＸ−Ｙ、チップ８の座標系をｘ'−ｙ'とすると、
Ｘ＝Ｘ０＋x'cosθ−y'sinθ
Ｙ＝Ｙ０＋x'sinθ＋y'cosθ
でチップ８の座標系を試料ステージ５の座標系に変換することにより行うことができる。
【００３１】
但し、Ｘ０は試料ステージ５の原点１６とチップ８の原点９とのＸ軸方向のズレ量、Ｙ０は試料ステージ５の原点１６とチップ８の原点９とのＹ軸方向のズレ量、θはチップ８の座標系の試料ステージ５の座標系に対する傾きである。
【００３２】
なお、この例では、チップ８の四隅のメモリセルブロックのうち、３個のメモリセルブロック１０Ａ、１０Ｂ、１０Ｃを指定しているが、これらが何らかの理由で利用できない場合には、内部の任意のメモリセルブロックを使用することができる。
【００３３】
そして、グローバルアライメントが完了したとき、又は、グローバルアライメントの必要がない場合（ステップＳ２でＮＯの場合）には、不良セルを含むメモリセルブロックを算出する（ステップＳ５）。
【００３４】
次に、不良セルを含むメモリセルブロック１０の原点１４と表面観察の視野の原点とを重ね合わせるために、試料ステージ制御手段６の制御により、試料ステージ５を移動させる（ステップＳ６）。
【００３５】
次に、不良セルを含むメモリセルブロック１０の原点１４と表面観察の原点とが完全に重なり合うように、作業者により、試料ステージ５の位置補正を行う（ステップＳ７）。
【００３６】
次に、メモリセルブロック１０の試料ステージ５に対するアライメント誤差の補正データがあるか否かを判断し（ステップＳ８）、補正データがない場合には、メモリセルブロック１０の試料ステージ５に対するローカルアライメントを行う（ステップＳ９）。グローバルアライメントを行っても、試料ステージ５の移動誤差など、何らかの理由によりアライメント誤差が残るおそれがあるからである。
【００３７】
ローカルアライメントは、直交座標系となるように、メモリセルブロックの四隅のメモリセルのうちの３個のメモリセルを指定し、指定した３個のメモリセルの中心を利用してアライメント誤差を算出することにより行うことができる。
【００３８】
なお、表面観察の対象が増えると、ローカルアライメントの回数も増加する。すなわち、ローカルアライメントを繰り返すことで、メモリセルブロックの位置情報が向上する。そして、メモリセルの位置は、メモリセルブロック１０の原点１４からの距離としてあらかじめ求めておくことで、補正誤差をローカルアライメント誤差範囲内に収めることができる。
【００３９】
そして、ローカルアライメントが完了したとき、又は、メモリセルブロック１０の試料ステージ５に対するアライメント誤差の補正データがある場合には、不良セルを表面観察の視野に入れるために、試料ステージ制御手段６の制御により試料ステージ５を移動させ（ステップＳ１０）、作業者による不良セルの表面観察を実行する（ステップＳ１１）。
【００４０】
次に、他のメモリセルブロック１０の不良セルの表面観察を行うか否かを判断し（ステップＳ１２）、表面観察を行う場合には、ステップＳ５に戻り、行わない場合には不良解析作業を終了する。
【００４１】
なお、他のメモリセルブロック１０の不良セルの表面観察を行うために試料ステージ５を移動する場合、メモリセルブロックのアライメント情報は同じであることから、既にローカルアライメントを行ったメモリセルブロックのアライメント情報を使用することができる。
【００４２】
このように、本発明の表面観察装置の試料ステージのナビゲーション方法の一実施形態によれば、試料ステージ５をナビゲーションするに際して必要な場合にはグローバルアライメントを行うようにしているが、この場合、チップ８のレイアウト情報を使用するとしたことにより、アライメントマークとして特殊なアライメントマークを必要とせず、メモリセルブロック１０をアライメントマークとして活用することができるので、グローバルアライメントを容易に行うことができる。
【００４３】
また、グローバルアライメントの後、直ちに、不良セルが表面観察の視野に入るように試料ステージ５をナビゲーションするのではなく、不良セルを含むメモリセルブロック１０の原点と表面観察の視野の原点とが重なり合うようにし、その位置から、再び、試料ステージ５をナビゲーションして、不良セルが表面観察の視野に入るようにしているので、グローバルアライメントの後、直ちに、不良セルが表面観察の視野に入るように、試料ステージ５をナビゲーションする場合に比較して、試料ステージ５の精度高いナビゲーションが容易となる。
【００４４】
このように、本発明の表面観察装置の試料ステージのナビゲーション方法の一実施形態によれば、グローバルアライメントを容易に行うことができ、しかも、試料ステージ５の精度高いナビゲーションを容易に行うことができるので、熟練していない作業者でも容易に不良セルを探し出すことができ、半導体メモリの不良解析作業の効率化を図ることができる。
【００４５】
更に、本発明の表面観察装置の試料ステージのナビゲーション方法の一実施形態によれば、不良セルを含むメモリセルブロック１０の原点と表面観察の視野の原点とを重ね合わせるために、試料ステージ制御手段６により試料ステージ５を移動する場合において、既に、他のメモリセルブロック１０の座標系のアライメント誤差の補正を行っている場合には、その補正データを利用することができ、この点からしても、試料ステージ５のナビゲーションを容易、かつ、精度高く行うことができる。
【００４６】
ちなみに、従来、作業時間として１日を必要としていた半導体メモリの不良解析作業（１日のうちの大部分は、不良セルの探索作業）を２〜３時間で行うことができるようになった。
【００４７】
【発明の効果】
以上のように、本発明の半導体メモリの不良解析システムによれば、半導体メモリのチップ面のメモリセル配列情報を含むレイアウト情報を使用することができるようにしたことにより、アライメントマークとして特殊なアライメントマークを必要とせず、メモリセルをアライメントマークとして活用することができるので、熟練していない作業者でも容易に不良セルを探し出すことができ、半導体メモリの不良解析作業の効率化を図ることができる。
【００４８】
また、本発明の表面観察装置の試料ステージのナビゲーション方法によれば、半導体メモリのチップ面のメモリセル配列情報を含むレイアウト情報を使用するようにしたことにより、アライメントマークとして特殊なアライメントマークを必要とせず、メモリセルをアライメントマークとして活用することができるので、熟練していない作業者でも容易に不良セルを探し出すことができ、半導体メモリの不良解析作業の効率化を図ることができる。
【図面の簡単な説明】
【図１】本発明の半導体メモリの不良解析システムの一実施形態を示す概念図である。
【図２】不良解析の対象である半導体メモリを示す模式的平面図である。
【図３】図２に示す半導体メモリが備えるメモリセルブロックを示す模式的平面図である。
【図４】本発明の表面観察装置の試料ステージのナビゲーション方法の一実施形態を示すフローチャートである。
【図５】本発明の表面観察装置の試料ステージのナビゲーション方法の一実施形態で実行されるグローバルアライメントを説明するための模式的平面図である。
【符号の説明】
（図１）
１  メモリテスタ
２  論理アドレス／物理アドレス変換手段
３  レイアウト情報作成手段
４  表面観察装置
５  試料ステージ
６  試料ステージ制御手段
（図２）
８  チップ
９  チップの原点
１０  メモリセルブロック
（図３）
１２  メモリセル
１３  周辺回路
１４  メモリセルブロックの原点
（図５）
１６  試料ステージの原点
【図１】
0004120071.tif 000002
【図２】
0004120071.tif 000003
【図３】
0004120071.tif 000004
【図４】
0004120071.tif 000005
【図５】
0004120071.tif 000006