(57)【特許請求の範囲】
【請求項１】
Ｓｉ単結晶基板上に、対向し互いに直交して配列する第１信号電極、第２信号電極と、前記第１信号電極、前記第２信号電極間に挟持される強誘電体層とからなり、前記強誘電体層を含む前記第１信号電極および前記第２信号電極の交差領域をメモリセルとしてマトリックス状に配置するメモリセルアレイを配置し、前記メモリセルを選択するＭＯＳトランジスタを含む周辺回路を前記Ｓｉ単結晶基板上に前記メモリセルアレイと平面的に分離して配置する構造を有し、
前記メモリセルアレイが保護層を介して積層されたメモリセルアレイ積層部と、前記周辺回路が積層された周辺回路積層部とを有し、
前記第２信号電極は、前記第１信号電極と同じ材料で形成され、
前記保護層は、ペロブスカイト構造の絶縁体材料で形成され、
前記強誘電体層が前記第１信号電極上にエピタキシャル成長し、前記第２信号電極が前記強誘電体層上にエピタキシャル成長し、前記保護層が前記第２信号電極上にエピタキシャル成長するとともに、下層の前記メモリセルアレイにおいては、前記第１信号電極がバッファ層を介してＳｉ単結晶基板上にエピタキシャル成長し、上層の前記メモリセルアレイにおいては、前記第１信号電極が前記保護層上にエピタキシャル成長していることを特徴とする強誘電体メモリ。
【請求項２】
前記強誘電体層がペロブスカイト構造の酸化物強誘電体材料またはＢｉ系層状ペロブスカイト構造の酸化物強誘電体材料からなることを特徴とする請求項１記載の強誘電体メモリ。
【請求項３】
前記Ｓｉ単結晶基板が（１００）基板であり、前記バッファ層が、ＮａＣｌ構造の立方晶（１００）または（１１０）配向した金属酸化物ＭＯ（Ｍ＝Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）、窒化チタンＴｉＮ、のいずれかを含み、前記第１信号電極が、ペロブスカイト構造の立方晶あるいは擬立方晶（１００）配向した導電性酸化物、立方晶（１００）配向した金属プラチナＰｔ、のいずれかを含むことを特徴とする請求項２記載の強誘電体メモリ。
【請求項４】
前記強誘電体層が、正方晶（００１）方向に分極モーメントを有し、かつ（００１）配向したペロブスカイト構造の酸化物強誘電体材料からなることを特徴とする請求項３記載の強誘電体メモリ。
【請求項５】
前記Ｓｉ単結晶基板が（１１０）基板であり、前記バッファ層が、ＮａＣｌ構造の立方晶（１１０）配向した金属酸化物ＭＯ（Ｍ＝Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）、窒化チタンＴｉＮ、のいずれかを含み、前記第１信号電極が、ペロブスカイト構造の立方晶あるいは擬立方晶（１１０）配向した導電性酸化物、立方晶（１１０）配向した金属プラチナＰｔ、のいずれかを含むことを特徴とする請求項２記載の強誘電体メモリ。
【請求項６】
前記強誘電体層が、正方晶あるいは斜方晶においてａ軸あるいはｂ軸方向に分極モーメントを有するＢｉ系層状ペロブスカイト構造の酸化物強誘電体材料からなることを特徴とする請求項５記載の強誘電体メモリ。
【請求項７】
前記Ｓｉ単結晶基板が（１１１）基板であり、前記バッファ層が、ＮａＣｌ構造の立方晶（１１１）配向した金属酸化物ＭＯ（Ｍ＝Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）、窒化チタンＴｉＮ、のいずれかを含み、前記第１信号電極が、ペロブスカイト構造の立方晶あるいは擬立方晶（１１１）配向した導電性酸化物、立方晶（１１１）配向した金属プラチナＰｔ、のいずれかを含むことを特徴とする請求項２記載の強誘電体メモリ。
【請求項８】
前記強誘電体層が、菱面体晶（１１１）方向に分極モーメントを有し、かつ（１１１）配向したペロブスカイト構造の酸化物強誘電体材料、あるいは正方晶あるいは斜方晶においてａ軸あるいはｂ軸方向に分極モーメントを有するＢｉ系層状ペロブスカイト構造の酸化物強誘電体材料からなることを特徴とする請求項７記載の強誘電体メモリ。
【請求項９】
前記Ｓｉ単結晶基板が（１００）基板であり、前記バッファ層が、フルオライト構造の立方晶（１００）配向したイットリア安定化ジルコニアＹＳＺ、酸化セリウムＣｅＯ２、のいずれかを含み、前記第１信号電極が、ペロブスカイト構造の立方晶あるいは擬立方晶（１１０）配向した導電性酸化物、立方晶（１１０）配向した金属プラチナＰｔ、のいずれかを含むことを特徴とする請求項２記載の強誘電体メモリ。
【請求項１０】
前記強誘電体層が、正方晶あるいは斜方晶においてａ軸あるいはｂ軸方向に分極モーメントを有するＢｉ系層状ペロブスカイト構造の酸化物強誘電体材料からなることを特徴とする請求項９記載の強誘電体メモリ。
【請求項１１】
請求項１乃至１０のいずれか１項に記載の強誘電体メモリを備えたことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリ、特に、セルトランジスタを有せず、強誘電体キャパシタのみを用いた単純マトリックス型の強誘電体メモリ、及びこの強誘電体メモリを備えた電子機器に関する。
【０００２】
【従来の技術】
近年、強誘電体を用いた不揮発性メモリとして、強誘電体メモリの開発が急速に進展している。これは、主として酸化物強誘電体材料をキャパシタ絶縁膜として強誘電体キャパシタを構成し、当該強誘電体キャパシタの分極方向によって、データを記憶し、不揮発性メモリとして使用するものである。
【０００３】
通常の強誘電体メモリにおいては、メモリセルと、メモリセルに選択的に情報の書込みもしくは読出しを行うための周辺回路とが、近接して形成されている。従って、単一セルの面積が大きく、メモリセルの集積度を向上させメモリを大容量化することは困難であった。
【０００４】
そこで、高集積化および大容量化を達成するため、平行に配線されたストライプ状電極からなる第１信号電極と、前記第１信号電極の配列方向に直行する方向に平行に配線された第２信号電極と、前記第１信号電極および前記第２信号電極の交差部の両電極間に配置された強誘電体層からなる、メモリセルをマトリックス状に配置したメモリセルアレイを形成する強誘電体メモリが考案されてきた（例えば特開平９−１２８９６０）。
【０００５】
【発明が解決しようとする課題】
ところが、このようなメモリセルアレイで構成された強誘電体メモリでは、ある選択セルに電圧を印加すると、非選択セルにも電圧が印加されてしまう。それを最小に抑えるために、例えば選択第１信号電極には電圧Ｖａを、非選択第１信号電極には電圧Ｖａ／３を、選択第２信号電極には電圧０を、非選択第２信号電極には電圧２Ｖａ／３を印加することにより、選択セルには電圧Ｖａが、非選択セルにはＶａ／３または−Ｖａ／３が印加されるような方法が考案されてきた（例えば特開平９−１２８９６０）。従って、強誘電体層には、Ｖａで分極反転するが、Ｖａ／３では分極反転しないことが要求される。即ち分極−電界（Ｐ−Ｅ）ヒステリシス曲線の角型性が必要となる。
【０００６】
ところが、一般的な強誘電体メモリの構造では、メモリセル部分をＭＯＳトランジスタを含む周辺回路上に形成されたＳｉＯ2保護膜の上に作成するため、強誘電体層の配向を制御することは不可能であり、各結晶粒の分極軸と印加電界とのなす角度がばらついているため、各結晶粒が分極反転するときの印加電圧にもばらつきが生じ、ヒステリシス曲線の角型性に劣るという問題があった。
【０００７】
そこで、本発明は、メモリセルアレイと周辺回路とを平面的に分離して配置する構造を用い、メモリセルアレイをＳｉ単結晶上でエピタキシャル成長させることにより、強誘電体層のヒステリシス曲線の角型性を向上させて、メモリ特性と集積度を兼備した強誘電体メモリ、及びこの強誘電体メモリを備えた電子機器を提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１記載の強誘電体メモリは、Ｓｉ単結晶基板上に、対向し互いに直交して配列する第１信号電極、第２信号電極と、前記第１信号電極、前記第２信号電極間に挟持される強誘電体層とからなり、前記強誘電体層を含む前記第１信号電極および前記第２信号電極の交差領域をメモリセルとしてマトリックス状に配置するメモリセルアレイを配置し、前記メモリセルを選択するＭＯＳトランジスタを含む周辺回路を前記Ｓｉ単結晶基板上に前記メモリセルアレイと平面的に分離して配置する構造を有し、いることを特徴と前記メモリセルアレイが保護層を介して積層されたメモリセルアレイ積層部と、前記周辺回路が積層された周辺回路積層部とを有し、前記第２信号電極は、前記第１信号電極と同じ材料で形成され、前記保護層は、ペロブスカイト構造の絶縁体材料で形成され、前記強誘電体層が前記第１信号電極上にエピタキシャル成長し、前記第２信号電極が前記強誘電体層上にエピタキシャル成長し、前記保護層が前記第２信号電極上にエピタキシャル成長するとともに、下層の前記メモリセルアレイにおいては、前記第１信号電極がバッファ層を介してＳｉ単結晶基板上にエピタキシャル成長し、上層の前記メモリセルアレイにおいては、前記第１信号電極が前記保護層上にエピタキシャル成長してする。
【０００９】
上記構成によれば、メモリセルアレイと周辺回路とが平面的に分離して配置できることを利用してメモリセルをＳｉ単結晶上に直接エピタキシャル成長させることによって、強誘電体層のヒステリシス曲線の角型性を向上させ、メモリ特性と集積度を兼備した強誘電体メモリを実現することができる。
【００１０】
請求項２記載の強誘電体メモリは、請求項１記載の強誘電体メモリにおいて、前記強誘電体層がペロブスカイト構造の酸化物強誘電体材料またはＢｉ系層状ペロブスカイト構造の酸化物強誘電体材料からなることを特徴とする。
【００１１】
上記構成によれば、現在メモリ特性に優れ開発が進められているペロブスカイト構造の酸化物強誘電体材料またはＢｉ系層状ペロブスカイト構造の酸化物強誘電体材料を用いて、メモリ特性と集積度を兼備した強誘電体メモリが得られるという効果を有する。
【００１２】
請求項３記載の強誘電体メモリは、請求項２記載の強誘電体メモリにおいて、前記Ｓｉ単結晶基板が（１００）基板であり、前記バッファ層が、ＮａＣｌ構造の立方晶（１００）または（１１０）配向した金属酸化物ＭＯ（Ｍ＝Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）、窒化チタンＴｉＮ、のいずれかを含み、前記第１信号電極が、ペロブスカイト構造の立方晶あるいは擬立方晶（１００）配向した導電性酸化物、立方晶（１００）配向した金属プラチナＰｔ、のいずれかを含むことを特徴とする。
【００１３】
上記構成によれば、（１００）Ｓｉ単結晶基板上に、立方晶あるいは擬立方晶（１００）配向させた第１信号電極をエピタキシャル成長させることにより、さらにその上に強誘電体層をエピタキシャル成長させることができるという効果を有する。
【００１４】
請求項４記載の強誘電体メモリは、請求項３記載の強誘電体メモリにおいて、前記強誘電体層が、正方晶（００１）方向に分極モーメントを有し、かつ（００１）配向したペロブスカイト構造の酸化物強誘電体材料からなることを特徴とする。
【００１５】
上記構成によれば、（１００）Ｓｉ単結晶基板上に、代表的な強誘電体であるＰＺＴ（ＰｂＺｒxＴｉ1-xＯ3）を含む強誘電体層を正方晶（００１）配向でエピタキシャル成長させることができ、角型性のよい強誘電体メモリが得られるという効果を有する。
【００１６】
請求項５記載の強誘電体メモリは、請求項２記載の強誘電体メモリにおいて、前記Ｓｉ単結晶基板が（１１０）基板であり、前記バッファ層が、ＮａＣｌ構造の立方晶（１１０）配向した金属酸化物ＭＯ（Ｍ＝Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）、窒化チタンＴｉＮ、のいずれかを含み、前記第１信号電極が、ペロブスカイト構造の立方晶あるいは擬立方晶（１１０）配向した導電性酸化物、立方晶（１１０）配向した金属プラチナＰｔ、のいずれかを含むことを特徴とする。
【００１７】
上記構成によれば、（１１０）Ｓｉ単結晶基板上に、立方晶あるいは擬立方晶（１１０）配向させた第１信号電極をエピタキシャル成長させることにより、さらにその上に強誘電体層をエピタキシャル成長させることができるという効果を有する。
【００１８】
請求項６記載の強誘電体メモリは、請求項５記載の強誘電体メモリにおいて、前記強誘電体層が、正方晶あるいは斜方晶においてａ軸あるいはｂ軸方向に分極モーメントを有するＢｉ系層状ペロブスカイト構造の酸化物強誘電体材料からなることを特徴とする。
【００１９】
上記構成によれば、（１１０）Ｓｉ単結晶基板上に、代表的な強誘電体であるＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）を含む強誘電体層をエピタキシャル成長させることができ、角型性のよい強誘電体メモリが得られるという効果を有する。
【００２０】
請求項７記載の強誘電体メモリは、請求項２記載の強誘電体メモリにおいて、前記Ｓｉ単結晶基板が（１１１）基板であり、前記バッファ層が、ＮａＣｌ構造の立方晶（１１１）配向した金属酸化物ＭＯ（Ｍ＝Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）、窒化チタンＴｉＮ、のいずれかを含み、前記第１信号電極が、ペロブスカイト構造の立方晶あるいは擬立方晶（１１１）配向した導電性酸化物、または立方晶（１１１）配向した金属プラチナＰｔ、のいずれかを含むことを特徴とする。
【００２１】
上記構成によれば、（１１１）Ｓｉ単結晶基板上に、立方晶あるいは擬立方晶（１１１）配向させた第１信号電極をエピタキシャル成長させることにより、さらにその上に強誘電体層をエピタキシャル成長させることができるという効果を有する。
【００２２】
請求項８記載の強誘電体メモリは、請求項７記載の強誘電体メモリにおいて、前記強誘電体層が、菱面体晶（１１１）方向に分極モーメントを有し、かつ（１１１）配向したペロブスカイト構造の酸化物強誘電体材料、あるいは正方晶あるいは斜方晶においてａ軸あるいはｂ軸方向に分極モーメントを有するＢｉ系層状ペロブスカイト構造の酸化物強誘電体材料からなることを特徴とする。
【００２３】
上記構成によれば、（１１１）Ｓｉ単結晶基板上に、代表的な強誘電体であるＰＺＴ（ＰｂＺｒxＴｉ1-xＯ3）やＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）を含む強誘電体層をエピタキシャル成長させることができ、角型性のよい強誘電体メモリが得られるという効果を有する。
【００２４】
請求項９記載の強誘電体メモリは、請求項２記載の強誘電体メモリにおいて、前記Ｓｉ単結晶基板が（１００）基板であり、前記バッファ層がフルオライト構造の立方晶（１００）配向したイットリア安定化ジルコニアＹＳＺ、酸化セリウムＣｅＯ2、のいずれかを含み、前記第１信号電極が、ペロブスカイト構造の立方晶あるいは擬立方晶（１１０）配向した導電性酸化物、立方晶（１１０）配向した金属プラチナＰｔ、のいずれかを含むことを特徴とする。
【００２５】
上記構成によれば、（１００）Ｓｉ単結晶基板上に、立方晶あるいは擬立方晶（１１０）配向させた第１信号電極をエピタキシャル成長させることにより、さらにその上に強誘電体層をエピタキシャル成長させることができるという効果を有する。
【００２６】
請求項１０記載の強誘電体メモリは、請求項９記載の強誘電体メモリにおいて、前記強誘電体層が、正方晶あるいは斜方晶においてａ軸あるいはｂ軸方向に分極モーメントを有するＢｉ系層状ペロブスカイト構造の酸化物強誘電体材料からなることを特徴とする。
【００２７】
上記構成によれば、（１００）Ｓｉ単結晶基板上に、代表的な強誘電体であるＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）を含む強誘電体層をエピタキシャル成長させることができ、角型性のよい強誘電体メモリが得られるという効果を有する。
【００２８】
請求項１１記載の電子機器は、請求項１乃至１０のいずれか１項に記載の強誘電体メモリを備えたことを特徴とする。
【００２９】
上記構成によれば、強誘電体メモリがメモリ特性と集積度を兼備することで、信頼性の高い、小型の電子機器が得られるという効果を有する。
【００３０】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００３１】
［第１の実施の形態］
（デバイス）
図１は、本実施の形態に係る強誘電体メモリを模式的に示す平面図であり、図２は、図１のＡ−Ａ線に沿って強誘電体メモリの一部を模式的に示す断面図である。
【００３２】
本実施の形態の強誘電体メモリ１０００は、メモリセルアレイ２００と、周辺回路１００とを有する。そして、メモリセルアレイ２００と周辺回路１００とは、平面的に分離されて形成されている。
【００３３】
メモリセルアレイ２００は、行選択のための第１信号電極（ワード線）３２と、列選択のための第２信号電極（ビット線）３６とが直交するように配列されている。なお、信号電極は、上記の逆でもよく、第１信号電極がビット線、第２信号電極がワード線でもよい。そして、図２に示すように、第１信号電極３２と第２信号電極３６との間には強誘電体層３４が配置されている。従って、第１信号電極３２と第２信号電極３６との交差領域において、それぞれ強誘電体キャパシタからなるメモリセルが構成されている。第１信号電極３２および強誘電体層３４は、バッファ層３０を介してＳｉ単結晶基板１０上にエピタキシャル成長している。第２信号電極３６はエピタキシャル成長しなくともよく、第２信号電極３６を覆うように絶縁層からなる保護層３８が形成され、さらに保護層３８上に絶縁性の表面保護層１８が形成されている。第１信号電極３２および第２信号電極３６は、それぞれ配線層２０によって周辺回路１００と電気的に接続されている。
【００３４】
周辺回路１００は、図１に示すように、前記メモリセルに対して選択的に情報の書込みもしくは読出しを行うための各種回路を含み、例えば、第１信号電極３２を選択的に制御するための第１駆動回路５０と、第２信号電極３６を選択的に制御するための第２駆動回路５２と、センスアンプなどの信号検出回路５４とを含む。
【００３５】
また、周辺回路１００は、図２に示すように、Ｓｉ単結晶基板１０上に形成されたＭＯＳトランジスタ１２を含む。ＭＯＳトランジスタ１２は、ゲート絶縁膜１２ａ、ゲート電極１２ｂおよびソース／ドレイン領域１２ｃを有する。各ＭＯＳトランジスタ１２は素子分離領域１４によって分離されている。ＭＯＳトランジスタ１２が形成されたＳｉ単結晶基板１０上には、層間絶縁層１６が形成されている。さらに、各ＭＯＳトランジスタ１２は、所定のパターンで形成された配線層２０によって電気的接続がなされている。配線層２０上には、表面保護層１８が形成されている。そして、周辺回路１００とメモリセルアレイ２００とは、配線層２０によって電気的に接続されている。
【００３６】
次に、本実施の形態の強誘電体メモリ１０００における書込み、読出し動作の一例について述べる。
【００３７】
まず、読出し動作においては、選択セルに読出し電圧Ｖ０が印加される。これは、同時に‘０’の書込み動作を兼ねている。このとき、選択されたビット線を流れる電流またはビット線をハイインピーダンスにしたときの電位をセンスアンプにて読み出す。このとき、非選択セルには、読出し時のクロストークを防ぐため、所定の電圧が印加される。
【００３８】
書込み動作においては、‘１’の書込みの場合は、選択セルに電圧−Ｖ０が印加される。‘０’の書込みの場合は、選択セルの分極を反転させない電圧が印加され、読出し動作時に書き込まれた‘０’状態を保持する。このとき、非選択セルのキャパシタには、書込み時のクロストークを防ぐため、所定の電圧が印加される。
【００３９】
（デバイスの製造方法）
次に、上述した強誘電体メモリの製造方法の一例について述べる。図３および図４は、強誘電体メモリ１０００の製造工程を模式的に示す断面図である。
【００４０】
最初に、図３に示すように、Ｓｉ単結晶基板１０上にメモリセルアレイ２００を形成する。具体的には、Ｓｉ単結晶基板１０上に所定パターンで配列する第１信号電極３２をバッファ層３０を介してエピタキシャル成長させる。ついで、第１信号電極３２が形成されたＳｉ単結晶基板１０上に、強誘電体層３４を形成する。このとき、Ｓｉ単結晶基板１０上に形成された強誘電体層３４はエピタキシャル成長しないが、第１信号電極３２上に形成された強誘電体層３４はエピタキシャル成長する。さらに、強誘電体層３４上に、所定パターンで配列する第２信号電極３６を形成する。ついで、第２信号電極３６が形成された強誘電体層３４上に、絶縁層からなる保護層３８を形成する。
【００４１】
次に、図４に示すように、公知のＬＳＩプロセスを用いて、メモリセルアレイ２００と平面的に分離した位置に周辺回路を形成する。具体的には、Ｓｉ単結晶基板１０上にＭＯＳトランジスタ１２を形成する。例えば、Ｓｉ単結晶基板１０上の所定領域にトレンチ分離法、ＬＯＣＯＳ法などを用いて素子分離領域１４を形成し、ついでゲート絶縁膜１２ａおよびゲート電極１２ｂを形成し、その後、Ｓｉ単結晶基板１０に不純物をドープすることでソース／ドレイン領域１２ｃを形成する。ついで、層間絶縁層１６を形成した後、メモリセルアレイ２００領域を含めてコンタクトホールを形成し、その後、所定パターンの配線層２０を形成する。最後に、配線層２０が形成された層間絶縁層１６および保護層３８上に、表面保護層１８を形成する。このようにして周辺回路１００およびメモリセルアレイ２００が形成される。
【００４２】
バッファ層３０の材料としては、例えば、ＭＯ（Ｍ＝Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）、ＴｉＮ、ＹＳＺ、ＣｅＯ2を挙げることができる。また、単一の層あるいは複数の層が積層された構造を有することができる。成膜方法としては、レーザーアブレーション法、ＭＯＣＶＤ法、分子線エピタキシー法など、一般にエピタキシャル成長に適した公知の方法を用いることができる。
【００４３】
第１信号電極３２の材料としては、例えば、ＭＲｕＯ3（Ｍ＝Ｃａ、Ｓｒ、Ｂａ）、Ｌａ1-xＳｒxＶＯ3、Ｌａ1-xＳｒxＭｎＯ3、Ｌａ1-xＳｒxＣｏＯ3、またはＰｔを挙げることができる。また、単一の層あるいは複数の層が積層された構造を有することができる。成膜方法としては、レーザーアブレーション法、ＭＯＣＶＤ法、分子線エピタキシー法など、一般にエピタキシャル成長に適した公知の方法を用いることができる。
【００４４】
強誘電体層３４の材料としては、例えば、ＰＺＴ（ＰｂＺｒxＴｉ1-xＯ3）、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）を挙げることができる。成膜方法としては、レーザーアブレーション法、ＭＯＣＶＤ法、分子線エピタキシー法など、一般にエピタキシャル成長に適した公知の方法を用いることができる。
【００４５】
第２信号電極３６の材料としては、特に限定されないが、第１信号電極３２の材料に加えて、例えばＩｒ、ＩｒＯx、Ｒｕ、ＲｕＯxを挙げることができる。また、単一の層あるいは複数の層が積層された構造を有することができる。
ここで、Ｓｉ単結晶基板１０、バッファ層３０、第１信号電極３２、強誘電体層３４、の配向方向であるが、Ｓｉ単結晶基板１０が（１００）基板であり、バッファ層３０が、立方晶（１００）配向したＭＯ（Ｍ＝Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）、ＴｉＮ、のいずれかを含むとき、第１信号電極３２は、立方晶あるいは擬立方晶（１００）配向し、強誘電体層３４は、例えばＰＺＴが正方晶（００１）配向する。また、Ｓｉ単結晶基板１０が（１１０）基板であり、バッファ層３０が、立方晶（１１０）配向したＭＯ（Ｍ＝Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）、ＴｉＮ、のいずれかを含むとき、第１信号電極３２は、立方晶あるいは擬立方晶（１１０）配向し、強誘電体層３４は、例えばＳＢＴが斜方晶（１１６）配向する。また、Ｓｉ単結晶基板１０が（１１１）基板であり、バッファ層３０が、立方晶（１１１）配向したＭＯ（Ｍ＝Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）、ＴｉＮ、のいずれかを含むとき、第１信号電極３２は、立方晶あるいは擬立方晶（１１１）配向し、強誘電体層３４は、例えばＰＺＴが菱面体晶（１１１）配向するか、あるいはＳＢＴが斜方晶（１０３）配向する。また、Ｓｉ単結晶基板１０が（１００）基板であり、バッファ層３０が、立方晶（１００）配向したＹＳＺ、ＣｅＯ２、のいずれかを含むとき、第１信号電極３２は、立方晶あるいは擬立方晶（１１０）配向し、強誘電体層３４は、例えばＳＢＴが斜方晶（１１６）配向する。
【００４６】
以上の構成の強誘電体メモリによれば、単一のＳｉ単結晶基板１０上に周辺回路１００と分離してメモリセルアレイ２００をエピタキシャル成長させることができ、メモリセルの集積度は保ったまま、強誘電体層のヒステリシス曲線の角型性を向上させることができる。
【００４７】
［第２の実施の形態］
図５は、本実施の形態に係る強誘電体メモリを模式的に示す断面図である。
【００４８】
本実施の形態の強誘電体メモリ２０００は、Ｓｉ単結晶基板６０上に、周辺回路１００が積層された周辺回路積層部２１００と、メモリセルアレイが積層されたメモリセルアレイ積層部２２００とからなる。
【００４９】
メモリセルアレイ積層部２２００は、Ｓｉ単結晶基板６０上に、バッファ層８０、第１信号電極８２、強誘電体層８４、第２信号電極８６、絶縁層８８の順で形成され、第１信号電極８２から保護層８８の部分が周期的構造を繰り返す。このとき、第２信号電極を第１信号電極と同じ材料とし、保護層８８を例えばＳｒＴｉＯ3などのペロブスカイト構造の絶縁体材料とすれば、第１信号電極と第２信号電極の交差領域では、Ｓｉ単結晶基板６０から表面保護層９０の直下の保護層８８までエピタキシャル成長させることが可能となる。
【００５０】
以上の構成の強誘電体メモリによれば、単一のＳｉ単結晶基板６０上に周辺回路積層部２１００と分離してメモリセルアレイ積層部２２００をエピタキシャル成長させることができ、強誘電体層のヒステリシス曲線の角型性を向上させたまま、さらにメモリセルの集積度を向上させることができる。
【００５１】
次に、上記実施の形態の強誘電体メモリを備え（用い）た電子機器の例について説明する。
図６（ａ）は、携帯電話の一例を示した斜視図である。図６（ａ）において、符号３０００は携帯電話本体を示し、その内部には上記強誘電体メモリを用いたメモリ部３００１が設けられている。
【００５２】
図６（ｂ）は、腕時計型電子機器の一例を示した斜視図である。図６（ｂ）において、符号３１００は時計本体を示し、その内部には上記強誘電体メモリを用いたメモリ部３１０１が設けられている。
【００５３】
図６（ｃ）は、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。図６（ｃ）において、符号３２００は情報処理装置、符号３２０２はキーボードなどの入力部、符号３２０４は情報処理装置本体を示し、その内部には上記強誘電体メモリを用いたメモリ部３２０６が設けられている。
【００５４】
また、他の電子機器の例としては、図示していないものの、例えばカードに上記強誘電体メモリを用いたメモリ部が設けられた、いわゆるＩＣカードにも適用可能である。
【００５５】
図６（ａ）〜（ｃ）に示す（ＩＣカードを含む）電子機器は、上記実施の形態で示したメモリ特性と集積度を兼備した強誘電体メモリを備えているので、信頼性の高い、小型の電子機器を実現することができる。
【００５６】
なお、本発明の技術範囲は、上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
【００５７】
例えば、上記の強誘電体メモリとしては、一個のＭＯＳトランジスタと一個のキャパシタで構成される、いわゆる１Ｔ１Ｃ型メモリセルや、二個のＭＯＳトランジスタと二個のキャパシタで構成される、いわゆる２Ｔ２Ｃ型メモリセルにも適用可能である。
【００５８】
【発明の効果】
以上述べたように、本発明の強誘電体メモリによれば、集積度に優れたマトリックス状のメモリセルアレイを有する強誘電体メモリにおいて、そのメモリセルアレイと周辺回路とを平面的に分離して配置する構造を用いてメモリセルをＳｉ単結晶上に直接エピタキシャル成長させることによって、強誘電体層のヒステリシス曲線の角型性を向上させ、メモリ特性と集積度を兼備した強誘電体メモリを実現することができる。また、本発明では、信頼性の高い、小型の電子機器を得ることができる。
【図面の簡単な説明】
【図１】   本発明の第１の実施の形態に係る強誘電体メモリを模式的に示す平面図である。
【図２】   図１のＡ−Ａに沿った一部分を模式的に示す断面図である。
【図３】   図１および図２に示す強誘電体メモリの製造工程を模式的に示す断面図である。
【図４】   図１および図２に示す強誘電体メモリの製造工程を模式的に示す断面図である。
【図５】   本発明の第２の実施の形態に係る強誘電体メモリを模式的に示す断面図である。
【図６】   強誘電体メモリを備えた電子機器の一例を示す図であり、（ａ）は携帯電話、（ｂ）は腕時計型電子機器、（ｃ）は携帯型情報処理装置のそれぞれ斜視図である。
【符号の説明】
１０．Ｓｉ単結晶基板
１２．ＭＯＳトランジスタ
１４．素子分離領域
１６．層間絶縁層
１８．表面保護層
２０．配線層
３０．バッファ層
３２．第１信号電極
３４．強誘電体層
３６．第２信号電極
３８．保護層
５０．第１駆動回路
５２．第２駆動回路
５４．信号検出回路
６０．Ｓｉ単結晶基板
８０．バッファ層
８２．第１信号電極
８４．強誘電体層
８６．第２信号電極
８８．保護層
９０．表面保護層
１００．周辺回路
２００．メモリセルアレイ
１０００．強誘電体メモリ
２０００．強誘電体メモリ
２１００．周辺回路積層部
２２００．メモリセルアレイ積層部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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