(57)【特許請求の範囲】
【請求項１】
入力信号電圧（Ｖin）をＰＮＰトランジスタのベースに受けて第１の基準電圧（Ｖref1）と比較する第１のコンパレータ回路（２）と、同じ入力信号電圧をＮＰＮトランジスタのベースに受けて第２の基準電圧（Ｖref2）と比較する第２のコンパレータ回路（３）とを並列に接続し、前記２つのトランジスタのベースを結ぶ相互接続ノードＮinと、前記入力信号電圧が印加される入力ノードＮＶinとの間にバイアス電流補償回路（６）を追加した構成のウィンドウコンパレータ回路（１ａ）であって、
前記バイアス電流補償回路は、低い抵抗値を持つ第１の抵抗（Ｒ３）と、該第１の抵抗の抵抗値より十分に高い抵抗値を持つ第２の抵抗（Ｒ４）、第３の抵抗（Ｒ５）と、コンデンサ（Ｃ１）と、バイアス電流が小さくスルーレートも小さい演算増幅器（Ｑ１）とにより構成され、該演算増幅器の出力端子は前記相互接続ノードＮinに接続され、前記第１の抵抗は前記相互接続ノードＮinと前記入力ノードＮＶinとの間に接続され、前記第２の抵抗は前記入力ノードＮＶinと前記演算増幅器の非反転入力端子との間に接続され、前記第３の抵抗は前記相互接続ノードＮinと前記演算増幅器の反転入力端子との間に接続され、前記コンデンサは前記演算増幅器の非反転入力端子と反転入力端子との間に接続されていることを特徴とするウィンドウコンパレータ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力信号電圧が予め定めた２つの基準電圧の範囲内にあるか否かを判定するウィンドウコンパレータ回路に関し、特に入力信号電圧がパルス幅デューティの小さい高速パルスである場合において、入力信号端子に流れるバイアス電流を抑制するのに適したウィンドウコンパレータ回路に関する。
【０００２】
【従来の技術】
入力信号電圧がパルス幅デューティの小さい高速パルスである場合において、そのパルスの波高値を２つの基準電圧と比較し、それら基準電圧との大小関係を検出したい場合がある。図２は、このような場合において、第１の基準電圧Ｖref1が接地電位Ｖeeに近い低い電圧であり、第２の基準電圧Ｖref2が回路の電源電圧Ｖddに近い高い電圧である場合に使用される従来のウィンドウコンパレータ回路の一例である。
【０００３】
このウィンドウコンパレータ回路１は、第１のコンパレータ回路２、第２のコンパレータ回路３、第１の出力回路４、第２の出力回路５により構成される。第１のコンパレータ回路２のＰＮＰトランジスタＰ１、Ｐ２は、エミッタが共通接続されており、各々のベース−エミッタ間電圧の差は、入力信号電圧Ｖinと第１の基準電圧Ｖref１の電圧差に対応する。
【０００４】
入力信号電圧Ｖinが第１の基準電圧Ｖref1より高い場合には、トランジスタＰ２のエミッタ−ベース間電圧はトランジスタＰ１のそれよりも大きくなり、定電流源Ｉs1から供給される電流は殆どトランジスタＰ２のコレクタ電流となり、トランジスタＰ１のコレクタ電流は逆に殆どゼロとなる。そして、トランジスタＰ２のコレクタ電流は、その殆どがダイオード接続されたＮＰＮトランジスタＮ２のコレクタ電流となって接地された接地ノードＮＶeeに流れる。
【０００５】
この場合、ＮＰＮトランジスタＮ１とＮ２とはカレントミラー回路を構成しているため、トランジスタＮ１にもトランジスタＮ２のコレクタ電流と等しい電流が流れようとする。しかし、トランジスタＰ1のコレクタ電流は殆どゼロで不足するため、トランジスタＮ１は第１の出力回路４のＮＰＮトランジスタＮ３のベースから電流を吸引しようとする。このため、トランジスタＮ3のベース電流は殆どゼロとなり、トランジスタＮ3のコレクタ電流はゼロとなる。従って、第１の出力回路４の出力ノードＮＶo1には抵抗Ｒ１を介して電源電圧Ｖddが供給され、第１の出力回路４の出力電圧Ｖo1は“ High"レベル（以下、Ｈレベルという）となる。
【０００６】
これとは反対に、入力信号電圧Ｖinが第１の基準電圧Ｖref1より低い場合には、トランジスタＰ１のエミッタ−ベース間電圧がトランジスタＰ２のそれよりも大きくなり、定電流源Ｉs1から供給される電流は殆どトランジスタＰ１のコレクタ電流となり、トランジスタＰ２のコレクタ電流は逆に殆どゼロとなる。
【０００７】
この場合、トランジスタＮ２のコレクタ電流は殆どゼロであるため、トランジスタＮ１のコレクタ電流もカレントミラー作用により殆どゼロとなる。トランジスタＰ1のコレクタ電流は、その全部がトランジスタＮ１に流れ込むことはできないため、余分の電流はトランジスタＮ３のベースに流れ込み、トランジスタＮ３をＯＮさせる。従って、出力電圧Ｖo1は“ Low "レベル（以下、Ｌレベルという）となる。
【０００８】
以上のような動作により、第１の出力回路の出力電圧Ｖo1は、入力信号電圧Ｖinが、第１の基準電圧Ｖref1より高い場合にはＨレベルとなり、低い場合にはＬレベルとなる。
【０００９】
一方、第２のコンパレータ回路３のＮＰＮトランジスタＮ４、Ｎ５も、エミッタが共通接続されているので、各々のベース−エミッタ間電圧の差は、入力信号電圧Ｖinと第２の基準電圧Ｖref2 の電圧差に対応する。
【００１０】
入力信号電圧Ｖinが第２の基準電圧Ｖref2より高い場合には、トランジスタＮ４のベース−エミッタ間電圧はトランジスタＮ５のそれよりも大きくなり、定電流源Ｉs2が吸引する電流は、殆どトランジスタＮ４のエミッタ電流により供給され、トランジスタＮ５のエミッタ電流は逆に殆どゼロとなる。
【００１１】
この場合、トランジスタＮ５に殆ど電流が流れないと、ＰＮＰトランジスタＰ４のコレクタにも電流が流れず、更にＰＮＰトランジスタＰ３とＰ４とはカレントミラー回路を構成しているため、トランジスタＰ３にも同じように殆ど電流が流れない。従って、トランジスタＮ４に供給される電流が不足するため、トランスＮ４は第２の出力回路５のＰＮＰトランジスタＰ５のベースより電流を吸引しようとする。これによりトランジスタＰ５にベース電流が流れトランジスタＰ５はＯＮする。その結果、第２の出力回路５の出力ノードＮＶo2の出力電圧Ｖo2は、殆ど電源電圧Ｖddに等しいＨレベルとなる。
【００１２】
反対に、入力信号電圧Ｖinが第２の基準電圧Ｖref2より低い場合は、トランジスタＮ５のベース−エミッタ間電圧がトランジスタＮ４のそれよりも大きくなり、定電流源Ｉs2の吸引する電流は殆どトランジスタＮ５のエミッタより供給され、トランジスタＮ４のエミッタ電流は殆どゼロとなる。
【００１３】
トランジスタＮ５に大きな電流が流れるとトランジスタＰ４にも大きな電流が流れ、更に、トランジスタＰ３とＰ４とはカレントミラー回路を構成しているため、トランジスタＰ３も大きなコレクタ電流を流そうとする。しかし、トランジスタＮ４が殆ど電流を流さないため、トランジスタＰ３のコレクタ電流は第２の出力回路５のトランジスタＰ５のベースに流れ込もうとしてトランジスタＰ５をＯＦＦさせる。その結果、第２の出力回路５の出力電圧Ｖo2は、抵抗Ｒ２によりＬレベルに引き下げられる。
【００１４】
以上のような動作により第２の出力回路５の出力電圧Ｖo2は、入力信号電圧Ｖinが、第２の基準電圧Ｖref2より高い場合にはＨレベルに、低い場合にはＬレベルとなる。
【００１５】
このようなことから、ウィンドウコンパレータ回路１は、入力信号電圧Ｖinの大きさにより出力電圧Ｖo1、Ｖo2が次のように変化する。
Ｖin ＜Ｖref1＜Ｖref2 の場合、Ｖo1、Ｖo2は共にＬレベル
Ｖref1 ＜Ｖin＜Ｖref2 の場合、Ｖo1はＨレベル、Ｖo2はＬレベル
Ｖref1 ＜Ｖref2＜Ｖin の場合、Ｖo1、Ｖo2は共にＨレベル
従って、第１、第２の出力回路４、５の出力電圧Ｖo1、Ｖo2の論理レベルの状態をみることにより、入力信号電圧Ｖinと第１、第２の基準電圧Ｖref1、Ｖref2との大小関係を判断することができる。
【００１６】
ここで、このようなウィンドウコンパレータ回路１を用いて、入力信号電圧Ｖinがパルス幅デューティの小さい高速パルスであり、その波高値を第１、第２の基準電圧Ｖref1、Ｖref2と比較してその大小関係を検出する場合を考える。入力信号電圧Ｖinの値は、その大部分の時間において接地電位Ｖeeであり、これにパルス幅の狭い高速パルスが乗ってくるものとする。従って、大部分の時間、入力信号電圧Ｖinの値は接地電位Ｖeeに等しくなっている。
【００１７】
この入力信号電圧Ｖinの値が接地電位Ｖeeに等しい期間においては、第１、第２の出力回路４、５の出力電圧Ｖo1、Ｖo2は、先に説明したように共にＬレベルである。このとき、第１のコンパレータ回路２の入力トランジスタＰ1は導通し、そのベース電流Ｉb1は入力ノードＮＶinに向かって流出する。反対に、第２のコンパレータ回路３の入力トランジスタＮ４は非導通の状態となり、そのベース電流Ｉb4は殆どゼロとなる。従って、入力ノードＮＶinには（Ｉb1−Ｉb4）≒Ｉb1 の電流が流れ込む。
【００１８】
すなわち、入力信号電圧Ｖinが低い値である期間中においては、入力ノードＮＶinに電流が流れ込むために、ウィンドウコンパレータ回路１の入力インピーダンスは低い値となってしまう。入力インピーダンスがこのように低い値となることを防ぐ対策としては、入力ノードＮＶinの前段に、入力インピーダンスの高い演算増幅器を使用した非反転バッファ回路を付け加えることが最も普通に考えられる。しかし、一般の演算増幅器のスルーレート（演算増幅器に方形波又は階段信号を入力した時に出力電圧が変化する割合の最大値。通常（Ｖ／μS）で表わされる。）はそれ程高くないために、入力信号電圧に高速パルスが重畳しているような場合にこのような演算増幅器でバッファすると、出力波形中に現れる高速パルスの波形が鈍ってしまうために、正確な電圧比較ができなくなるという問題がある。
【００１９】
【発明が解決しようとする課題】
本発明は、従来技術のこうした問題点を解決するためになされたもので、その目的は、入力信号電圧が予め定めた電圧範囲内にあるか否かを判定するウィンドウコンパレータ回路であって、特に入力信号電圧にパルス幅デューティの小さい高速パルスが重畳している場合において、入力信号端子に流れるバイアス電流を抑制することのできるウィンドウコンパレータ回路を提供することにある。
【００２０】
【課題を解決するための手段】
前記目的を達成するための請求項１に記載の発明は、入力信号電圧（Ｖin）をＰＮＰトランジスタのベースに受けて第１の基準電圧（Ｖref1）と比較する第１のコンパレータ回路（２）と、同じ入力信号電圧をＮＰＮトランジスタのベースに受けて第２の基準電圧（Ｖref2）と比較する第２のコンパレータ回路（３）とを並列に接続し、前記２つのトランジスタのベースを結ぶ相互接続ノードＮinと、前記入力信号電圧が印加される入力ノードＮＶinとの間にバイアス電流補償回路（６）を追加した構成のウィンドウコンパレータ回路（１ａ）であって、
前記バイアス電流補償回路は、低い抵抗値を持つ第１の抵抗（Ｒ３）と、該第１の抵抗の抵抗値より十分に高い抵抗値を持つ第２の抵抗（Ｒ４）、第３の抵抗（Ｒ５）と、コンデンサ（Ｃ１）と、バイアス電流が小さくスルーレートも小さい演算増幅器（Ｑ１）とにより構成され、該演算増幅器の出力端子は前記相互接続ノードＮinに接続され、前記第１の抵抗は前記相互接続ノードＮinと前記入力ノードＮＶinとの間に接続され、前記第２の抵抗は前記入力ノードＮＶinと前記演算増幅器の非反転入力端子との間に接続され、前記第３の抵抗は前記相互接続ノードＮinと前記演算増幅器の反転入力端子との間に接続され、前記コンデンサは前記演算増幅器の非反転入力端子と反転入力端子との間に接続されていることを特徴とするウィンドウコンパレータ回路である。
【００２１】
このような構成によれば、高速なパルス信号入力に対しては正確な電圧比較が可能であり、高速パルスが重畳していない状態の直流的入力信号に対しては、前記第１の抵抗の両端電圧をゼロにするようなフィードバック制御がなされるために、バイアス電流を殆どゼロ、すなわち入力信号端子から見た入力インピーダンスを非常に高くできるという効果を奏することができる。
【００２２】
【発明の実施の形態】
図１を参照して本発明の一実施形態に係るウィンドウコンパレータ回路について説明する。本ウィンドウコンパレータ回路１ａは、従来技術の項で説明した図２のウィンドウコンパレータ回路１の前段に、バイアス電流補償回路６を追加した構成のウィンドウコンパレータ回路である。図１中のウィンドウコンパレータ回路１は、図２のウィンドウコンパレータ回路１と同じであり、動作も同じであるので同一符号を付してその説明を繰り返さない。
【００２３】
新たに追加したバイアス電流補償回路６は、演算増幅器Ｑ１、第１の抵抗Ｒ３、第２の抵抗Ｒ４、第３の抵抗Ｒ５、コンデンサＣ１とにより構成される。演算増幅器Ｑ１は、入力インピーダンスが高くてバイアス電流、オフセット電流、オフセット電圧が共に小さく、且つスルーレートが小さい演算増幅器である。このような演算増幅器としては、例えば入力トランジスタとしてＭＯＳトランジスタを使用した演算増幅器を使用することができる。
【００２４】
ウィンドウコンパレータ回路１ａの入力端子である入力ノードＮＶinと、ウィンドウコンパレータ回路１の入力端子であるトランジスタＰ１のベースとトランジスタＮ４のベースの相互接続ノードＮinとの間には第１の抵抗Ｒ３が接続される。入力ノードＮＶinと演算増幅器Ｑ１の非反転入力端子との間には第２の抵抗Ｒ４が、相互接続ノードＮinと演算増幅器Ｑ１の反転入力端子との間には第３の抵抗Ｒ５が接続される。コンデンサＣ１は、演算増幅器Ｑ１の非反転入力端子と反転入力端子との間に接続される。
【００２５】
次に、このように構成したバイアス電流補償回路６の動作を説明する。まず、後の説明の理解のために、演算増幅器Ｑ１が動作していない場合を説明しておく。この場合、相互接続ノードＮinからウィンドウコンパレータ回路１aの入力ノードＮＶinに向かっては、電流（Ｉb1−Ｉb4）が流れる。ここに、電流Ｉb1は、第１のコンパレータ回路２の入力ＰＮＰトランジスタＰ１のベースより流出するベース電流であり、電流Ｉb2は、第２のコンパレータ回路３の入力ＮＰＮトランジスタＮ４のベースに流れ込むベース電流である。電流（Ｉb1−Ｉb4）により、抵抗Ｒ３の両端には、相互接続ノードＮin側を正として Ｒ３・（Ｉb1−Ｉb4）の電圧が発生する。
【００２６】
次に、演算増幅器Ｑ１が動作する本実施形態の場合を説明する。まず、抵抗Ｒ３の両端の前記電圧 Ｒ３・（Ｉb1−Ｉb4）の値が正である場合には、演算増幅器Ｑ１の反転入力端子の電圧が非反転入力端子の電圧より高くなるため、演算増幅器Ｑ１の出力はマイナス側に振れる。これにより演算増幅器Ｑ１は、入力ノードＮＶinに向かって流れている電流（Ｉb1−Ｉb4）を吸引し、抵抗Ｒ３を流れている電流を減少させる。つまり、抵抗Ｒ３を流れている電流を減少させる作用を行う。
【００２７】
これと反対に、電圧 Ｒ３・（Ｉb1−Ｉb4）の値が負である場合には、演算増幅器Ｑ１の出力はプラス側に振れる。演算増幅器Ｑ１は、相互接続ノードＮinに電流を供給するように働き、抵抗Ｒ３を入力ノードＮＶinに向かって流れる電流を増加させる。つまり、抵抗Ｒ３を相互接続ノードＮinに向かって流れている電流を減少させる作用をする。
【００２８】
こうした作用により、バイアス電流補償回路６は、抵抗Ｒ３の両端に発生している電圧の正負に関係なく、常に、抵抗Ｒ３を流れる電流を減少させるような電流帰還作用を行なうことになる。この帰還作用により、抵抗Ｒ３を流れる電流は、最終的にゼロに収束する。ここで、抵抗Ｒ３を流れる電流がゼロに収束するように制御されるのは、必ずしも、入力信号電圧Ｖinがゼロの場合に限らず、任意の直流電圧値の場合にも同様にゼロになるように制御される。
【００２９】
このように、バイアス電流補償回路６を付加したことにより、図１に示したウィンドウコンパレータ回路１ａは、入力信号電圧Ｖinが任意の直流電圧値に維持されている静止状態では、入力端子である入力ノードＮＶinには電流の流入も流出もない状態となる。すなわち、バイアス電流がゼロとなり、入力ノードＮＶinからみた入力インピーダンスは極めて高い値となる。
【００３０】
次に、このような状態にあるときに、入力信号電圧Ｖinにパルス幅デューティの小さい、高速パルスが重畳した場合を説明する。入力信号電圧Ｖinの波高値と第１、第２の基準電圧Ｖref1、Ｖref2との比較をできる限り正確に行なわせるためには、バイアス電流補償回路６が、ウィンドウコンパレータ回路１の比較動作にできる限り影響を与えないようにする必要がある。
【００３１】
このため、バイアス電流補償回路６の抵抗Ｒ３の抵抗値は低く、また、抵抗Ｒ４、Ｒ５の抵抗値は、抵抗Ｒ３の抵抗値に較べて非常に大きい値にしてある。従って、入力信号電圧Ｖinに重畳した高速パルス成分により相互接続ノードＮinに流れ込む電流は、その殆どが抵抗Ｒ３を通って流れ、抵抗Ｒ４、Ｒ４を通って演算増幅器Ｑ１側に流れる成分は極めて僅かとなる。
【００３２】
更に、抵抗Ｒ４、Ｒ５の両端にはコンデンサＣ１が接続されている。すなわち、抵抗Ｒ４、Ｒ５、コンデンサＣ１はローパスフィルタ回路を構成している。従って、抵抗Ｒ４、あるいは抵抗Ｒ５を通って演算増幅器Ｑ１側に流れ込む高速パルスに起因する電流成分は、このローパスフィルタによっても大きく減衰されられる。このような構成により、コンデンサＣ１の両端、すなわち演算増幅器Ｑ１の２つの入力端子間には、高速パルスに起因する電圧変化は殆ど生じなくなる。
【００３３】
加えて、演算増幅器Ｑ１には、先に述べたようにスルーレートの小さい演算増幅器を採用しているので、演算増幅器Ｑ１の出力は高速な入力信号には応答しない。従って、コンデンサＣ１の値が、例え極僅かだけ高速パルスの影響で変動したとしても、演算増幅器Ｑ１の出力にはそれに追随する変化は殆ど現れない。
【００３４】
このような動作により、ウィンドウコンパレータ回路１の入力側に接続されたバイアス電流補償回路６は、ウィンドウコンパレータ回路１による高速パルスの波高値の電圧比較動作には殆どに影響を与えない。すなわち、ウィンドウコンパレータ回路１ａの動作は、高速パルス入力に対しては、バイアス電流補償回路６が接続されていない場合と殆ど同様の動作を行なう。
【００３５】
以上の説明から明らかなように、本発明に係るウィンドウコンパレータ回路１ａは、高速なパルス信号入力に対しては正確な電圧比較を行い、一方、高速パルスが重畳していない状態の直流的入力信号電圧に対しては、バイアス電流が殆どゼロとなり、入力インピーダンスを非常に高くできるという効果を奏することができる。
【図面の簡単な説明】
【図１】  本発明に係るウィンドウコンパレータ回路の回路図である。
【図２】  従来技術を示す図１相当図である。
【符号の説明】
図中、１、１ａはウィンドウコンパレータ回路、２は第１のコンパレータ回路、３は第２のコンパレータ回路、４は第１の出力回路、５は第２の出力回路、６はバイアス電流補償回路、Ｃ１はコンデンサ、Ｎ１〜Ｎ５はＮＰＮトランジスタ、Ｎinは相互接続ノード、ＮＶinは入力ノード、Ｐ１〜Ｐ５はＰＮＰトランジスタ、Ｑ１は演算増幅器、Ｒ３は第１の抵抗、Ｒ４は第２の抵抗、Ｒ５は第３の抵抗、Ｖinは入力信号電圧、Ｖref1は第１の基準電圧、Ｖref2は第２の基準電圧を示す。
【図１】
0004179020.tif 000002
【図２】
0004179020.tif 000003