(57)【特許請求の範囲】
【請求項１】
行及び列のマトリックスに配置され、行に平行な選択ラインの第１の組及び列に平行な選択ラインの第２の組が設けられている書き込み可能な不揮発性メモリセルの系を具え、メモリセルが選択ラインの各交点と関連する書き込み可能な不揮発性メモリデバイス（ＰＲＯＭ）において、各メモリセルが、カソード及びアノードがそれぞれ選択ラインに接続されているダイオードだけにより構成され、アノード領域及びカソード領域の少なくとも一方の領域が、水素添加されたシリコン含有アモルファス半導体材料の層を含み、各メモリセルは、所定の電流を流し、電流−電圧特性を変化させることにより情報を書き込むことができ、かつ、所定条件での加熱により、書き込まれた情報を消去することができ、情報消去後の各メモリセルが、情報書き込み前のオリジナルの状態と同じ電流−電圧特性を有することを特徴とする書き込み可能な不揮発性メモリデバイス。
【請求項２】
前記半導体材料の層が、接続ライン間の交点の区域において選択ラインと共に積層体を構成し、上側において一方の選択ラインに接続され、下側において前記一方の接続ラインと交差する他方の選択ラインに接続されていることを特徴とする請求項１に記載のデバイス。
【請求項３】
少なくとも一方の選択ラインが金属トラックにより構成され、前記ダイオードを前記金属トラックと前記半導体材料層との間に形成したショットキーダイオードとしたことを特徴とする請求項１又は２に記載のデバイス。
【請求項４】
前記金属トラックを、Ｍｏ，Ｗ，ＴｉＷ，Ｃｒ及びＰｔのグループからの一つの金属で構成したことを特徴とする請求項３に記載のデバイス。
【請求項５】
前記ダイオードを、前記半導体材料層に形成したｐ−ｉ−ｎダイオードとしたことを特徴とする請求項１又は２に記載のデバイス。
【請求項６】
前記半導体材料層を、水素添加されたアモルファスシリコンの層により形成したことを特徴とする請求項１から５までのいずれか１項に記載のデバイス。
【請求項７】
請求項６に記載のデバイスを製造するに際し、前記アモルファスの半導体材料層を最高４００℃の温度でＰＥＣＶＤにより形成する工程を含み、各メモリセルは、所定の電流を流し、電流−電圧特性を変化させることにより情報を書き込むことができ、かつ、所定条件での加熱により、書き込まれた情報を消去することができ、情報消去後の状態が、情報書き込み前のオリジナルの状態と同じ電流−電圧特性を有することを特徴とする書き込み可能な不揮発性メモリデバイス。ことを特徴とする書き込み可能な不揮発性メモリデバイスの製造方法。
【請求項８】
前記堆積温度を最高約２５０℃としたことを特徴とする請求項７に記載の方法。
【請求項９】
請求項１から６までのいずれか１項に記載の書き込み可能な不揮発性メモリデバイスを動作させるに際し、高温度処理により、書き込まれた情報を消去し、情報消去後の状態が、情報書き込み前のオリジナルの状態と同じ電流−電圧特性を有することを特徴とする書き込み可能な不揮発性メモリデバイスの動作方法。
【発明の詳細な説明】
本発明は、行及び列のマトリックスに配置され、行に平行な選択ラインの第１の組及び列に平行な選択ラインの第２の組が設けられている書き込み可能な不揮発性メモリセルの系を具え、メモリセルが選択ラインの各交点と関連する書き込み可能な不揮発性メモリデバイス（ＰＲＯＭ）に関するものである。本発明は、このようなデバイスの製造方法にも関するものである。
書き込み可能な半導体メモリ、すなわちＰＲＯＭは種々の形状のものとして既知である。
ヒューズを用いる最新のＰＲＯＭでは、選択したセルの書込はワード線とビット線との間の接続を破断することにより行なわれ、ヒューズが熔融されている。これらのメモリは一般的に既知のＩＣ技術により容易に製造できるが、一旦書き込まれた情報を消去することができない欠点があった。これは、新しいデータを書き込むために新しいチィップを用いることを意味する。さらに、製造中にセル自身を試験することができず、メモリとして用いることができない格別な試験用のセルをチィップに設ける必要がある。ＥＥＰＲＯＭ、ＥＰＲＯＭ、フラッシュＥＰＲＯＭの名称の別の型式の書込み可能なメモリが知られている。このメモリのメモリセルはフローティングゲートを有するＭＯＳトランジスタで構成されている。情報はフローティングゲートに電荷の形態として書き込まれ、トランジスタの閾値電圧を決定している。これらのメモリは原理的に消去可能であり、個別の試験セルは不要である。このメモリの欠点は、メモリセルが比較的大きいことであり、これにより極めて多数のビットを有するメモリを製造することが困難になってしまう。消去可能な第３の型式の書き込み可能なメモリは、結晶状態と非結晶状態との間の遷移における抵抗変化に基いている。このようなメモリは、略称ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）として知られている。これらのメモリは、各セルについてＭＩＭ素子に加えてトランジスタやダイオードのような選択素子が必要である。さらに、切り換え可能な素子として標準のシリコンプロセスの一部を構成しないカルコゲナイト材料がしばしば用いられている。
本発明の目的は、消去可能であり極めて高密度の書き込み可能な半導体メモリを提供することにある。本発明の別の目的は、すでに既知のシリコン技術により製造できるメモリを提供することにある。
冒頭部で述べた型式の本発明による書き込み可能な不揮発性メモリデバイスは各メモリセルが、カソード及びアノードがそれぞれ選択ラインに接続されているダイオードだけにより構成され、アノード領域及びカソード領域の少なくとも一方の領域が、水素が添加されたシリコン含有アモルファス半導体材料を含むことを特徴とする。実験は、例えば水素が添加されたアモルファスシリコンの整流性接合において順方向に流れる電流を変化させることができ、大きな電流が短時間で接合部を流れることを証明している。順方向電流は、ストレスが生じていないダイオードに比べて大幅に減少することが判明している。現段階では、この効果の物理的背景は明らかではない。多分、禁止帯中に別の状態が発生したことにより、材料中に劣化が生じたものと思われる。これらの状態は、加熱により除去することができる。ダイオードマトリックスの各ダイオードは、「１」又は「０」に対応する書き込むべき情報に依存する電流により書き込むことができ又は書込むことができない。ヒューズメモリとは異なり、各セルについて個別の選択素子が不要である。さらに、各ダイオードは、半導体材料中の劣化が除去される加熱工程によりオリジナルの状態に戻ることができる。これにより、製造後各セル自身を試験することができ、個別の試験セルは不要である。
最大のメモリ密度が得られる本発明によるデバイスの重要な実施例は、半導体材料層が、接続ライン間の交点の区域において選択ラインと共に積層体を構成し、上側において一方の選択ラインに接続され、下側において前記一方の接続ラインと交差する他方の選択ラインに接続されていることを特徴とする。
簡単な実施例において、ダイオードがｐ−ｉ−ｎダイオードを構成する。ｉは真性を示し、意図的にｎ型又はｐ型の不純物が添加されていない半導体材料を意味する。導体トラックについて、ｐ−ｉ−ｎダイオードのｎ型又はｐ型の区域とオーミック接続を構成する材料を用いることができる。
本発明によるデバイスの別の実施例は、少なくとも一方の選択ラインが金属トラックにより構成され、前記ダイオードを前記金属トラックと前記半導体材料層との間に形成したショットキーダイオードとしたことを特徴とする。ショットキーダイオードはダイオードの順方向の特性が大幅に変化し逆方向の電流は変化せず又は僅かに変化するだけであり、読み出しにおいて利点となる利点を有していることが実際に判明した。金属トラックについて、真性のαＳｉ：Ｈと良好な整流接合を形成する例えばＭｏ，Ｗ，ＴｉＷ，Ｐｔ及びＣｒのグループから一つの金属を用いることができる。
アモルファスシリコン材料として、ＳｉＧｅ，ＳｉＣ，又はＳｉＮのような水素が添加された種々のＳｉ化合物を用いることができる。簡単な実施例は、半導体材料層を水素が添加されたアモルファスシリコン層とすることを特徴とする。
アモルファスシリコン材料の特性、従って形成すべきダイオードの特性は、この材料が形成される周囲環境に強く依存し、特にダングリングボンドが水素と結合する程度に依存する。本発明においては、上述した型式のデバイスを製造するに際し、アモルファス半導体材料層をＰＥＣＶＤ（プラズマ  エンハンスドＣＶＤ）により高々４００℃好ましくは約２５０℃の温度で形成することを特徴とする。ダングリングボンドと結合した高密度の水素原子を有する適当な半導体材料はこの方法により形成できることが判明した。
以下実施例に基づき本発明の概念を詳細に説明する。
図１は本発明による消去可能なＰＲＯＭの回路図である。
図２はこのメモリの一部の平面図である。
図３は図１及び２に示すメモリの２個の製造工程を示す。
図４は書き込まれた状態及び書き込まれていない状態におけるメモリセルＩ−Ｖ特性を示す。
図５は情報が書き込まれたダイオード及び書き込まれていないダイオードの電流を電圧の関数として示す。
図６は本発明によるデバイスの変形例の断面図である。
図１は本発明による書き込み可能な半導体メモリ１の回路図を示し、このメモリ１は書き込み可能な不揮発性メモリセルＭijのマトリックスを具え、ここでｉはマトリックスの行を示しｊは列を示す。このデバイスは列デコーダ２に接続した選択ラインＫ1，Ｋ2，Ｋ3等の第１の組と、行デコーダ３に選択した選択ラインＲ1，Ｒ2，Ｒ3等の第２の組とを具える。ラインＫi及びＲiは、メモリセルが各交差点と関連し選択したラインを介してアドレスすることができる交差点ロッドの系を構成する。
本発明においては、各メモリセルＭijだけで形成し、これらダイオードのアノードは行選択ラインＲiに接続しカソードは列選択ラインＫjに接続し、アノード領域及びカソード領域の少なくとも１個の領域は水素が添加されたシリコン含有アモルファス半導体材料で構成する。本例では、ダイオードは、一方の接続ラインとアモルファス半導体材料の層との間の金属−半導体接合すなわちショットキーダイオードにより構成する。図２はメモリの一部の平面図である。縦方向の接続ラインＫjは下側の金属層として形成する。接続ラインＲjは上側のワイヤリング層として形成する。この実施例において、各交差点の書き込み可能なダイオードを構成するアモルファスシリコンは選択ライン間に形成されこれらのラインと共に縦方向の積層体を形成する。
図３ａ，３ｂ及び３ｃはこのデバイスの３つの製造工程における図２のＩＩＩ−ＩＩＩ線断面を示す。この製造工程は、本例の場合ガラスから成る基板４から開始（図３ａ）するが、別の電気的絶縁材料で構成することもできる。基板には、必要な場合、例えばデコーダ２及び３のような周辺の電子回路が形成される下側の多結晶シリコン本体を覆うシリコン酸化層を形成することができる。初めに、例えば厚さが約１００ｎｍのＭｏのような適当な金属の層５を基板４の表面上に形成し、次に水素が添加されたアモルファスシリコンの１００ｎｍの厚さの層６を堆積する。好ましくは、この層６は、例えばＳｉＨ4とＨ2の混合物からＰＥＣＶＤ（プラズマ  エンハンスドＣＶＤ）により低温度（最大４００℃、好ましくは２００〜２５０℃の間で）で堆積する。低温度により、比較的高い水素濃度が得られ、これはダングリングボンドを不動化するために必要となる。或いは、層６のＳｉ材料は真性とする。すなわち、ｎ型又はｐ型の不純物濃度が自然に発生する程度に低く、ドーピング工程によりで意図的に高くされていない材料とする。この結果、Ｓｉと共に整流接合を形成する。
層６は必須のものではなく、通常のリソグラフィを用いる場合省略することができる。
例えば、Ａｐｐｌ．Ｐｈｙ．Ｌｅｔｔ．６７（２０），１３Ｎｏｖｅｍｂｅｒ１９９５  ｐｐ．２９８９／２９９１に記載されている文献「Ｒｅｓｉｓｔｌｅｓｓ  ｈｉｇｈ  ｏｐｔｉｃａｌ  ｌｉｔｈｇｒａｐｈｙ  ｏｎ  ｓｉｌｉｃｏｎ」、Ｎ．Ｋｒａｍｅｒ著に記載されているような方法により、αＳｉ層６を局部的に酸化する。この方法では、層６は、選択ラインＫiを規定するシャドウマスクの開口部を介して空気中でＵＶ（λ＝３５５ｎｍ）を局部的に照射する。αＳｉ：Ｈは開口部の区域において少なくともその厚さにわたって酸化され、エッチングに対して下側のＳｉ部分をマスクする酸化層が形成される。次に、層６の照射されない部分をエッチングにより除去し、次にＭｏ層５のＳｉにより覆われていない部分及び層６の残りのＳｉ上の酸化層も除去し、図３ｂに示す状態が得られ、選択ラインＫiはαＳｉ：Ｈの層６により覆われる。次の工程において、はじめに真性アモルファスシリコンの層８を例えば４００ｎｍの厚さに形成し、続いてｎ型の不純物が添加されたアモルファスシリコンの層９を例に７５ｎｍの厚さに堆積する。これらの層８及び９にも水素が添加され、層６の形式と同一の方法で形成することができる。層９のｎ型の不純物の添加は、リンをプラズム中に付加する堆積工程中に行うことができる。次に、第２の金属層１０、本例の場合７５ｎｍの厚さの別のＭｏ層を、層９の不純物が添加されたＳｉとオーミック接合が形成されるように形成する。最後に、約７５ｎｍのαＳｉ：Ｈの第４の層１１を堆積する。選択ラインＲiをラインＫの形成方法と同様な方法で規定し、αＳｉ層１１をＵＶ照射によりラインＲの区域を局部的に酸化し、その際、層１１の照射されなかったαＳｉをエッチングにより除去する。マスクとして作用する層１１に形成されたパターンを用いてＭｏ層をパターン化し、選択ラインＲｉが形成される。その後、層１０の残存するＭｏにより覆われていない層８及び９のアモルファスシリコンを除去し、同時に層１１も除去することができる。これにより実際にメモリマトリックスが完成する。ダイオードはラインＫとラインＲとの交点に位置し、これにより極めて小型な形態を得ることができる。
図４は、縦軸の電流Ｉをアンペアとしてダイオードに印加される電圧Ｖの関数として示す。曲線Ａは電圧を順方向に印加した場合の書き込まれていないダイオード電流を示す。この状態は論理「０」としてみなすことができる。ダイオードを極めて大きな電流が流れると、真性のＳｉに劣化が生じ、この結果順方向バイアスの場合電流Ｉは一層小さく、すなわち図４の曲線Ｂのようになる。この電流についての特定の値は、例えば１Ａ／ｃｍ2である。この電流値は、ある範囲内において例えば書込速度の見地から選択することができる。従って、書込速度が高速な場合、一層大きな電流を選択することができる。１Ｖの電圧の場合、順方向電流の差は４００倍になり、これは論理「１」として用いることができる。この劣化は多分真性Ｓｉ層の欠陥の発生により生じ、この欠陥は加熱することにより除去することができる。例えば２００℃１００分の加熱によりダイオードがほぼＩ−Ｖ特性Ａを再び発揮することが判明した。この効果は、メモリを消去するために用いることができる。図４の曲線Ｃは、逆バイアス状態におけるダイオードのＩ−Ｖ特性を示す。この特性は、書込及び消去の場合においてほとんど変化していない。情報が書き込まれた状態と書き込まれていない状態でのダイオードを流れる電流の比を示す。図５から明らかなように、この比は電圧に強く存在し、１Ｖの電圧の場合１００のオーダである。この比は、逆バイアス状態においてほぼ１に等しい。
このメモリは、各セルに書き込みその後メモリを上述した方法で消去することにより、その製造後に試験することができる。さらに、メモリセル自身について試験できることは、信頼性について重要な利点がある。このダイオードは書込中にモニタすることができ、その作業はダイオードを流れる電流が十分に減少したとき停止する。
図６は本発明不揮発性の書込可能及び消去可能なメモリの実施例の断面図であり、このメモリにおいてダイオードはαＳｉ：Ｈのｐ−ｉ−ｎ接合により形成する。図面を簡単にするため、図６の対応する構成要素には図３ｃと同一の符号を付す。メモリマトリックスは同様に基板４上に形成され、基板上において紙面と直交する方向に存在する列ラインＫ1，Ｋ2，Ｋ3等を有する。これらのラインは例えばＭｏで作られ、水素が添加されたαＳｉの細条状のレーンにより覆われ、このαＳｉは適当な不純物を用いてｎ型又はｐ型とする。この実施例において、レーン１６はｎ型とし、Ａｓ又はＰ原子が十分に高い濃度で添加され、ＭｏのラインＫはアモルファスのＳｉレーン１６と導電性の接合を形成する。Ｍｏのレーン及びアモルファスＳｉのレーン１６は、前述した実施例のＭｏのレーンＫ及びアモルファスＳｉのレーン６と同一の方法でパターン化することができる。選択ラインＲ1はＭｏのレーン１０により形成され、図面上１本のレーンを表示する。ｐ型の不純物が添加されたαＳｉ：Ｈのレーン１７がＭｏのレーン１０の下側に存在し、このレーンはレーン１０のＭｏとオーミック接合を構成する。アモルファスのｐ型のレーン１７は、アモルファスの真性の（意図的にｎ型又はｐ型の不純物が添加されていない）Ｓｉの間に存在する細条８によりアモルファスのｎ型のレーン１６から分離する。層１０，１７及び８は、前述した実施例の層１０，９及び８と同じ方法により形成することができる。図６に示すマトリックスにおいて、ｐ−ｉ−ｎダイオードはラインＫｉとラインＲｉ（Ｍｏレーン１０）との各交点に形成される。
図６のメモリの書込および消去は、前述した実施に基づいて説明した方法で行うことができる。
本発明は上述した実施例に限定されず、本発明の範囲内において当業者にとって種々の変形が可能であること明らかである。例えば、アモルファスシリコンの代わりに、Ｓｉ原子の一部がＧｅ原子により置換されているアモルファスＳｉＧｅを用いることもできる。さらに、Ｍｏ以外の適当な金属を選択ラインに用いることができる。基板４として、例えばメモリを動作させる必要な周辺電子装置を構成する集積回路が形成されている多結晶Ｓｉ基板を用いることができる。さらに、上述したメモリは、個々の層間に平坦化層が形成されている多層構造体に積層形成することができる。
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図６】
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【図４】
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【図５】
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