(57)【特許請求の範囲】
【請求項１】
複数のデータに分割されたフレームデータを受けて、分割データをパケットデータとして所定の時間間隔でシリアルインタフェースバスに送信し、データ送信路を介して他の信号処理回路によるデータ再生用同期情報を多重可能な分割パケットデータを受信し、再生クロック生成回路からのクロック信号に基づいてデータを再生してアプリケーション側へ出力する信号処理回路であって、
第１の記憶手段と、
上記フレームデータの各分割データを受信した時刻毎に、あらかじめ決められた時間情報を加えてタイムスタンプデータとして上記第１の記憶手段に格納する第１の送信回路と、
上記第１の記憶手段に格納されたタイムスタンプデータを読み出し、タイムスタンプデータが示す時間情報が受信側に到達する時刻を超さない場合には、上記シリアルインタフェースバスに分割パケットデータを送出し、当該時間情報が受信側に到達する時刻を超すことが予想される場合には分割パケットデータの送信を取り止める第２の送信回路と、
第２の記憶手段と、
上記受信パケットから上記同期情報の検出を行い、検出した同期情報をタイムスタンプデータとして上記第２の記憶手段の所定のアドレス領域に格納する第１の受信回路と、
上記第２の記憶手段に格納されたタイムスタンプデータを読み出し、タイムスタンプデータの時間情報が現時刻と一致した場合に、シンクタイム信号を生成して上記再生クロック生成回路に再生用基準信号として供給し、その結果供給されるクロック信号に基づいて上記第２の記憶手段に記憶された受信データを再生してアプリケーション側へ出力する第２の受信回路と、
を有し、
上記第２の受信回路は、
上記第２の記憶手段の所定のアドレス領域にタイムスタンプデータが格納されていない場合には、シンクタイム信号を自動的に生成し、上記第２の記憶手段にタイムスタンプデータが格納されるべき期間内にタイムスタンプデータが格納されない場合には、自動生成したシンクタイム信号を上記再生クロック生成回路に再生用基準信号として供給する自動生成回路を含む
信号処理回路。
【請求項２】
上記第２の送信回路は、分割データを受信した時刻に上記時間情報を加えた時間データから現時刻を減じた値が、あらかじめ決められた送信判定しきい値以上であるか否かを判別し、以下である場合にデータの送信を取り止め、以上である場合に分割パケットデータをシリアルインタフェースバスに送信する
請求項１記載の信号処理回路。
【請求項３】
上記シリアルインタフェースバスを送信されるパケットデータには標本化周波数コード情報が多重されており、
上記自動生成回路は、上記標本化周波数コードに基づいて理論上のシンクタイム信号を自動的に生成する
請求項１に記載の信号処理回路。
【請求項４】
上記第２の受信回路は、上記第２の記憶手段から読み出しがタイムスタンプデータから現時刻を減じた値があらかじめ決められた判定しきい値以上であるか否かを判別し、タイムスタンプデータから現時刻を減じた値が判定しきい値以上である場合には、上記シンクタイム信号の生成をキャンセルするキャンセル回路
を有する請求項１または２記載の信号処理回路。
【請求項５】
複数のデータに分割されたフレームデータを受けて、分割データをパケットデータとして所定の時間間隔でシリアルインタフェースバスに送信し、データ送信路を介して他の信号処理回路によるデータ再生用同期情報を多重可能な分割パケットデータを受信し、再生クロック生成回路からのクロック信号に基づいてデータを再生してアプリケーション側へ出力する信号処理回路であって、
第１の記憶手段と、
上記フレームデータの先頭の分割データを受信した時刻毎に、あらかじめ決められた時間情報を加えてタイムスタンプデータとして上記第１の記憶手段に格納する第１の送信回路と、
上記第１の記憶手段に格納されたタイムスタンプデータを読み出し、タイムスタンプデータが示す時間情報が受信側に到達する時刻を超さない場合には、上記シリアルインタフェースバスに、当該時間情報を同期情報としてフレームデータの先頭のデータに付加してパケットデータを送出し、当該時間情報が受信側に到達する時刻を超すことが予想される場合にはデータの送信を取り止める第２の送信回路と、
第２の記憶手段と、
上記受信パケットから上記同期情報の検出を行い、検出した同期情報をタイムスタンプデータとして上記第２の記憶手段の所定のアドレス領域に格納する第１の受信回路と、
上記第２の記憶手段に格納されたタイムスタンプデータを読み出し、タイムスタンプデータの時間情報が現時刻と一致した場合に、シンクタイム信号を生成して上記再生クロック生成回路に再生用基準信号として供給し、その結果供給されるクロック信号に基づいて上記第２の記憶手段に記憶された受信データを再生してアプリケーション側へ出力する第２の受信回路と
を有し、
上記第２の受信回路は、
上記第２の記憶手段の所定のアドレス領域にタイムスタンプデータが格納されていない場合には、シンクタイム信号を自動的に生成し、上記第２の記憶手段にタイムスタンプデータが格納されるべき期間内にタイムスタンプデータが格納されない場合には、自動生成したシンクタイム信号を上記再生クロック生成回路に再生用基準信号として供給する自動生成回路を含む
信号処理回路。
【請求項６】
上記第２の送信回路は、フレームデータの先頭の分割データを受信した時刻に上記時間情報を加えた時間データから現時刻を減じた値が、あらかじめ決められた送信判定しきい値以上であるか否かを判別し、以下である場合にデータの送信を取り止め、以上である場合に上記同期情報を付加したパケットデータをシリアルインタフェースバスに送信する
請求項５記載の信号処理回路。
【請求項７】
上記シリアルインタフェースバスを送信されるパケットデータには標本化周波数コード情報が多重されており、
上記自動生成回路は、上記標本化周波数コードに基づいて理論上のシンクタイム信号を自動的に生成する
請求項５記載の信号処理回路。
【請求項８】
上記第２の受信回路は、上記第２の記憶手段から読み出しがタイムスタンプデータから現時刻を減じた値があらかじめ決められた判定しきい値以上であるか否かを判別し、タイムスタンプデータから現時刻を減じた値が判定しきい値以上である場合には、上記シンクタイム信号の生成をキャンセルするキャンセル回路
を有する請求項５または６記載の信号処理回路。
【請求項９】
複数のデータに分割されたフレームデータを受けて、分割データをパケットデータとして所定の時間間隔でシリアルインタフェースバスに送信し、データ送信路を介して他の信号処理回路によるデータ再生用同期情報を多重可能な分割パケットデータを受信し、再生クロック生成回路からのクロック信号に基づいてデータを再生してアプリケーション側へ出力する信号処理回路であって、
第１の記憶手段と、
上記フレームデータの各分割データを受信した時刻毎に、あらかじめ決められた時間情報を加えてタイムスタンプデータとして上記第１の記憶手段に格納する第１の送信回路と、
上記第１の記憶手段に格納されたタイムスタンプデータを読み出し、タイムスタンプデータが示す時間情報が受信側に到達する時刻を超さない場合には、上記シリアルインタフェースバスに分割パケットデータを送出するとともに、分割データがフレームデータの先頭のデータの場合には当該時間情報を同期情報として付加し、当該時間情報が受信側に到達する時刻を超すことが予想される場合には分割パケットデータの送信を取り止める第２の送信回路と、
第２の記憶手段と、
上記受信パケットから上記同期情報の検出を行い、検出した同期情報をタイムスタンプデータとして上記第２の記憶手段の所定のアドレス領域に格納する第１の受信回路と、
上記第２の記憶手段に格納されたタイムスタンプデータを読み出し、タイムスタンプデータの時間情報が現時刻と一致した場合に、シンクタイム信号を生成して上記再生クロック生成回路に再生用基準信号として供給し、その結果供給されるクロック信号に基づいて上記第２の記憶手段に記憶された受信データを再生してアプリケーション側へ出力する第２の受信回路と
を有し、
上記第２の受信回路は、
上記第２の記憶手段の所定のアドレス領域にタイムスタンプデータが格納されていない場合には、シンクタイム信号を自動的に生成し、上記第２の記憶手段にタイムスタンプデータが格納されるべき期間内にタイムスタンプデータが格納されない場合には、自動生成したシンクタイム信号を上記再生クロック生成回路に再生用基準信号として供給する自動生成回路を含む
信号処理回路。
【請求項１０】
上記第２の送信回路は、分割データを受信した時刻に上記時間情報を加えた時間データから現時刻を減じた値が、あらかじめ決められた送信判定しきい値以上であるか否かを判別し、以下である場合にデータの送信を取り止め、以上である場合にパケットデータをシリアルインタフェースバスに送信する
請求項９記載の信号処理回路。
【請求項１１】
上記シリアルインタフェースバスを送信されるパケットデータには標本化周波数コード情報が多重されており、
上記自動生成回路は、上記標本化周波数コードに基づいて理論上のシンクタイム信号を自動的に生成する
請求項９記載の信号処理回路。
【請求項１２】
上記第２の受信回路は、上記第２の記憶手段から読み出しがタイムスタンプデータから現時刻を減じた値があらかじめ決められた判定しきい値以上であるか否かを判別し、タイムスタンプデータから現時刻を減じた値が判定しきい値以上である場合には、上記シンクタイム信号の生成をキャンセルするキャンセル回路
を有する請求項９または１０記載の信号処理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタルシリアルインタフェースに用いられる信号処理回路に係り、特にＤＶフォーマットのパケットデータを送信する回路に関するものである。
【０００２】
【従来の技術】
近年、マルチメディア・データ転送のためのインタフェースとして、高速データ転送、リアルタイム転送を実現するＩＥＥＥ（The Institute of Electrical and Electronic Engineers) １３９４、Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｓｉｒｉａｌ  Ｂｕｓが規格化された。
【０００３】
このＩＥＥＥ１３９４シリアルインタフェースのデータ転送には、従来のRequest,Acknowledge の要求、受信確認を行うアシンクロナス（Asynchronous) 転送と、あるノードから１２５μｓに１回必ずデータが送られるアイソクロナス(Isochronous) 転送がある。
【０００４】
このように、２つの転送モードを有するＩＥＥＥ１３９４シリアルインタフェースでのデータは、パケット単位で転送が行われる。
そして、ＩＥＥＥ１３９４規格では、取り扱う最小データの単位は１クワドレット(quadlet) （＝４バイト＝３２ビット）である。
【０００５】
このようなパケットの送受信を行うＩＥＥＥ１３９４シリアルインタフェースの信号処理回路は、図１２に示すように、主としてＩＥＥＥ１３９４シリアルバスを直接ドライブするフィジカル・レイヤ回路１と、フィジカル・レイヤ回路１のデータ転送をコントロールするリンク・レイヤ回路２とにより構成される。
【０００６】
上述したＩＥＥＥ１３９４シリアルインタフェースにおけるアイソクロナス通信系では、たとえば図１２に示すように、リンク・レイヤ回路２はフィジカル・レイヤ回路１を介してシリアルインタフェースバスＢＳに接続されている。
そして、リンク・レイヤ回路２には、ＤＶＣＲ(Digital Video Cassette Recorder) 等のアプリケーション側回路３が接続される。
【０００７】
そして、たとえばＤＶプロトコルに準拠して、アイソクロナス通信によりパケットを転送する場合、１フレームに必要なデータを１フレーム内に均等に送る必要がある。
【０００８】
たとえば、ＮＴＳＣ方式においてアイソクロナス通信によりパケットを転送する場合、１フレーム内は２５０個のパケットで構成され、ＰＡＬ方式においてアイソクロナス通信によりパケットを転送する場合、１フレーム内は３００個のパケットで構成される。
そして、１フレームの時間は変動しても、クロック数は変動しない。
したがって、１フレームに必要なデータを１フレーム内に均等に送る場合、フレームの長さが変わってもクロックの数は変動しないことから、たとえば２５０で除してクロックの周波数を変化させ、その変化させた後の２５０回の基準タイミングで送信できるという特徴を有している。
【０００９】
【発明が解決しようとする課題】
ところで、ＤＶプロトコルを満足するパケットの送信を行う場合、このプロトコルで定義されている送信遅延を満足しないパケットについては、プロトコルに対して違反を犯すことになり、また、受信側の再生システムの破綻をきたすことから、送信をキャンセルする必要がある。
また、ＤＶプロトコルデータにはクロック成分を含まないことから、同期情報（シンクタイム（ＳＹＴ）データ）を多重してシリアルインタフェースバスに送信する必要がある。
【００１０】
ところが、現行のＩＥＥＥ１３９４シリアルインタフェースにおけるアイソクロナス通信系信号処理回路では、映画やテレビ放送などの映像データに関するＭＰＥＧトランスポートストリームデータについての回路システムは、プロトコルに準拠したパケットの送受信用回路システムは確立されてきているものの、上述したＤＶプロトコルに準拠した回路システムは、未だ確立されていない。
【００１１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、同期情報を多重して送信する必要のあるプロトコルデータを、プロトコルに準拠してシリアルインタフェースバスに送信でき、また同期情報を多重されてシリアルインタフェースバスを送信されたプロトコルデータをプロトコルに準拠して再生できる信号処理回路を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明は、複数のデータに分割されたフレームデータを受けて、分割データをパケットデータとして所定の時間間隔でシリアルインタフェースバスに送信し、データ送信路を介して他の信号処理回路によるデータ再生用同期情報を多重可能な分割パケットデータを受信し、再生クロック生成回路からのクロック信号に基づいてデータを再生してアプリケーション側へ出力する信号処理回路であって、第１の記憶手段と、上記フレームデータの各分割データを受信した時刻毎に、あらかじめ決められた時間情報を加えてタイムスタンプデータとして上記第１の記憶手段に格納する第１の送信回路と、上記第１の記憶手段に格納されたタイムスタンプデータを読み出し、タイムスタンプデータが示す時間情報が受信側に到達する時刻を超さない場合には、上記シリアルインタフェースバスに分割パケットデータを送出し、当該時間情報が受信側に到達する時刻を超すことが予想される場合には分割パケットデータの送信を取り止める第２の送信回路と、第２の記憶手段と、上記受信パケットから上記同期情報の検出を行い、検出した同期情報をタイムスタンプデータとして上記第２の記憶手段の所定のアドレス領域に格納する第１の受信回路と、上記第２の記憶手段に格納されたタイムスタンプデータを読み出し、タイムスタンプデータの時間情報が現時刻と一致した場合に、シンクタイム信号を生成して上記再生クロック生成回路に再生用基準信号として供給し、その結果供給されるクロック信号に基づいて上記第２の記憶手段に記憶された受信データを再生してアプリケーション側へ出力する第２の受信回路と、を有し、上記第２の受信回路は、上記第２の記憶手段の所定のアドレス領域にタイムスタンプデータが格納されていない場合には、シンクタイム信号を自動的に生成し、上記第２の記憶手段にタイムスタンプデータが格納されるべき期間内にタイムスタンプデータが格納されない場合には、自動生成したシンクタイム信号を上記再生クロック生成回路に再生用基準信号として供給する自動生成回路を含む。
【００１５】
また、本発明は、複数のデータに分割されたフレームデータを受けて、分割データをパケットデータとして所定の時間間隔でシリアルインタフェースバスに送信し、データ送信路を介して他の信号処理回路によるデータ再生用同期情報を多重可能な分割パケットデータを受信し、再生クロック生成回路からのクロック信号に基づいてデータを再生してアプリケーション側へ出力する信号処理回路であって、第１の記憶手段と、上記フレームデータの先頭の分割データを受信した時刻毎に、あらかじめ決められた時間情報を加えてタイムスタンプデータとして上記第１の記憶手段に格納する第１の送信回路と、上記第１の記憶手段に格納されたタイムスタンプデータを読み出し、タイムスタンプデータが示す時間情報が受信側に到達する時刻を超さない場合には、上記シリアルインタフェースバスに、当該時間情報を同期情報としてフレームデータの先頭のデータに付加してパケットデータを送出し、当該時間情報が受信側に到達する時刻を超すことが予想される場合にはデータの送信を取り止める第２の送信回路と、第２の記憶手段と、上記受信パケットから上記同期情報の検出を行い、検出した同期情報をタイムスタンプデータとして上記第２の記憶手段の所定のアドレス領域に格納する第１の受信回路と、上記第２の記憶手段に格納されたタイムスタンプデータを読み出し、タイムスタンプデータの時間情報が現時刻と一致した場合に、シンクタイム信号を生成して上記再生クロック生成回路に再生用基準信号として供給し、その結果供給されるクロック信号に基づいて上記第２の記憶手段に記憶された受信データを再生してアプリケーション側へ出力する第２の受信回路とを有し、上記第２の受信回路は、上記第２の記憶手段の所定のアドレス領域にタイムスタンプデータが格納されていない場合には、シンクタイム信号を自動的に生成し、上記第２の記憶手段にタイムスタンプデータが格納されるべき期間内にタイムスタンプデータが格納されない場合には、自動生成したシンクタイム信号を上記再生クロック生成回路に再生用基準信号として供給する自動生成回路を含む。
【００１６】
また、本発明は、複数のデータに分割されたフレームデータを受けて、分割データをパケットデータとして所定の時間間隔でシリアルインタフェースバスに送信し、データ送信路を介して他の信号処理回路によるデータ再生用同期情報を多重可能な分割パケットデータを受信し、再生クロック生成回路からのクロック信号に基づいてデータを再生してアプリケーション側へ出力する信号処理回路であって、第１の記憶手段と、上記フレームデータの各分割データを受信した時刻毎に、あらかじめ決められた時間情報を加えてタイムスタンプデータとして上記第１の記憶手段に格納する第１の送信回路と、上記第１の記憶手段に格納されたタイムスタンプデータを読み出し、タイムスタンプデータが示す時間情報が受信側に到達する時刻を超さない場合には、上記シリアルインタフェースバスに分割パケットデータを送出するとともに、分割データがフレームデータの先頭のデータの場合には当該時間情報を同期情報として付加し、当該時間情報が受信側に到達する時刻を超すことが予想される場合には分割パケットデータの送信を取り止める第２の送信回路と、第２の記憶手段と、上記受信パケットから上記同期情報の検出を行い、検出した同期情報をタイムスタンプデータとして上記第２の記憶手段の所定のアドレス領域に格納する第１の受信回路と、上記第２の記憶手段に格納されたタイムスタンプデータを読み出し、タイムスタンプデータの時間情報が現時刻と一致した場合に、シンクタイム信号を生成して上記再生クロック生成回路に再生用基準信号として供給し、その結果供給されるクロック信号に基づいて上記第２の記憶手段に記憶された受信データを再生してアプリケーション側へ出力する第２の受信回路とを有し、上記第２の受信回路は、上記第２の記憶手段の所定のアドレス領域にタイムスタンプデータが格納されていない場合には、シンクタイム信号を自動的に生成し、上記第２の記憶手段にタイムスタンプデータが格納されるべき期間内にタイムスタンプデータが格納されない場合には、自動生成したシンクタイム信号を上記再生クロック生成回路に再生用基準信号として供給する自動生成回路を含む。
【００１７】
また、本発明は、上記第２の送信回路は、フレームデータの先頭の分割データを受信した時刻に上記時間情報を加えた時間データから現時刻を減じた値が、あらかじめ決められた送信判定しきい値以上であるか否かを判別し、以下である場合にデータの送信を取り止め、以上である場合に上記同期情報を付加したパケットデータをシリアルインタフェースバスに送信する。
【００１８】
また、本発明では、上記第２の送信回路は、分割データを受信した時刻に上記時間情報を加えた時間データから現時刻を減じた値が、あらかじめ決められた送信判定しきい値以上であるか否かを判別し、以上である場合にデータの送信を取り止め、以下である場合にパケットデータをシリアルインタフェースバスに送信する。
【００２１】
また、本発明では、上記シリアルインタフェースバスを送信されるパケットデータには標本化周波数コード情報が多重されており、上記自動生成回路は、上記標本化周波数コードに基づいて理論上のシンクタイム信号を自動的に生成する。
【００２５】
また、本発明では、上記第２の受信回路は、上記記憶手段から読み出しがタイムスタンプデータから現時刻を減じた値があらかじめ決められた判定しきい値以上であるか否かを判別し、タイムスタンプデータから現時刻を減じた値が判定しきい値以上である場合には、上記シンクタイム信号の生成をキャンセルするキャンセル回路を有する。
【００２６】
本発明によれば、アプリケーション側からの複数のデータに分割されたフレームデータが送信回路に入力される。
送信回路では、フレームデータの各分割データを受信した時刻毎にあらかじめ決められた時間情報が加えられる。
そして、時間情報が受信側に到達する時刻を超さない場合には、パケットデータが生成され、シリアルインタフェースバスに送信される。また、たとえば送信するパケットデータがフレームデータの先頭のデータの場合には、時間情報が同期情報として付加される。
一方、時間情報が受信側に到達する時刻を超すことが予想される場合にはデータの送信が取り止められる。
【００２７】
また、本発明によれば、アプリケーション側からの複数のデータに分割されたフレームデータが第１の送信回路に入力される。
第１の送信回路では、フレームデータの各分割データを受信した時刻毎にあらかじめ決められた時間情報が加えられ、タイムスタンプデータとして記憶手段に格納される。
そして、第２の送信回路において、記憶手段に格納されたタイムスタンプデータが読み出され、タイムスタンプデータが受信側に到達する時刻を超さない場合には、パケットデータが生成され、シリアルインタフェースバスに送信される。また、たとえば送信するパケットデータがフレームデータの先頭のデータの場合には、時間情報が同期情報として付加される。
一方、時間情報が受信側に到達する時刻を超すことが予想される場合にはデータの送信が取り止められる。
【００２８】
本発明によれば、複数のデータに分割されたフレームデータの先頭のデータに受信側でのデータ再生用同期情報を多重可能で、所定の時間間隔をもってシリアルインタフェースを送信される分割パケットデータが受信回路で受信される。
受信回路では、受信パケットから同期情報の検出が行われ、検出結果に基づいてシンクタイム信号が生成される。このシンクタイム信号は、再生クロック生成回路に再生用基準信号として供給される。
再生クロック生成回路では、シンクタイム信号に基づいて再生用クロック信号が生成されて受信回路に供給される。
受信回路では、再生用クロック信号を受けて受信データが再生されてアプリケーション側へ出力される。
【００２９】
また、本発明では、受信パケットから同期情報を検出できない場合には、自動生成回路において理論上のシンクタイム信号が自動的に生成され、再生クロック生成回路に再生用基準信号として供給される。
これにより、再生クロック生成回路への悪影響が防止される。
【００３０】
また、本発明では、同期情報を検出した結果、所定のプロトコルの規定に準拠していない場合には、キャンセル回路によりシンクタイム信号の生成がキャンセルされる。
これにより、システムの破綻が防止される。
【００３１】
また、本発明によれば、複数のデータに分割されたフレームデータの先頭のデータに送信側で所定の時間情報に基づいて設定される受信側でのデータ再生用同期情報を多重可能で、所定の時間間隔をもってシリアルインタフェースを送信される分割パケットデータが第１の受信回路で受信される。
第１の受信回路では、受信パケットから同期情報の検出が行われ、検出された同期情報がタイムスタンプデータとして記憶手段の所定のアドレス領域に格納される。
記憶手段に格納されたタイムスタンプデータは、第２の受信回路により読み出される。そして、読み出したタイムスタンプデータの時間情報が現時刻と一致した場合には、シンクタイム信号が生成される。このシンクタイム信号は、再生クロック生成回路に再生用基準信号として供給される。
再生クロック生成回路では、シンクタイム信号に基づいて再生用クロック信号が生成されて受信回路に供給される。
受信回路では、再生用クロック信号を受けて受信データが再生されてアプリケーション側へ出力される。
【００３２】
また、本発明では、記憶手段の所定のアドレス領域にタイムスタンプデータが格納されていない場合には、自動生成回路において理論上のシンクタイム信号が自動的に生成される。
そして、記憶手段にタイムスタンプデータが格納されるべき期間内にタイムスタンプデータが格納されない場合には、自動生成したシンクタイム信号が再生クロック生成回路に再生用基準信号として供給される。
【００３３】
また、本発明では、第２の受信回路において、記憶手段から読み出しがタイムスタンプデータから現時刻を減じた値があらかじめ決められた判定しきい値以上であるか否かが判別され、タイムスタンプデータから現時刻を減じた値が判定しきい値以上である場合には、キャンセル回路によりシンクタイム信号の生成がキャンセルされる。
【００３４】
【発明の実施の形態】
図１は、ＩＥＥＥ１３９４シリアルインタフェースに適用される本発明に係る信号処理回路の一実施形態を示すブロック構成図である。
【００３５】
この信号処理回路は、リンク・レイヤ回路１０、フィジカル・レイヤ回路２０、ホストコンピュータとしてのＣＰＵ３０により構成されている。また、リンクレイヤ回路１０には、アプリケーション側回路４０が接続されている。
アプリケーション側回路４０は、図１に示すように、ＭＰＥＧトランスポータ４１、ＤＶＣＲ４２、ＩＥＣ９５８ディジタルオーディオ回路４３により構成される。また、４４は再生クロック生成回路としてのＰＬＬ回路を示している。
なお、以下では、アプリケーション側回路４をＤＶＣＲ４２として、送受信するデータをＤＶプロトコルに準拠したデータとして説明する。
【００３６】
リンク・レイヤ回路１０は、ＣＰＵ３０の制御の下、アシンクロナス転送およびアイソクロナス転送の制御、並びにフィジカル・レイヤ回路２０の制御を行う。
具体的には、図１に示すように、リンクコア(Link Core))１０１、ホストインタフェース回路（HOST I/F）１０２、アプリケーションインタフェース回路（AP I/F) １０３、アシンクロナス通信の送信用ＦＩＦＯ（AT-FIFO)１０４、アシンクロナス通信の受信用ＦＩＦＯ（AR-FIFO)１０５、インサートパケットバッファ（ＩＰＢ）１０６、第１の送信回路としてのアイソクロナス通信用送信前処理回路(TXOPRE)１０７、第２の送信回路としてのアイソクロナス通信用送信後処理回路(TXOPRO)１０８、第１の受信回路としてのアイソクロナス通信用受信前処理回路(TXIPRE)１０９、第２の受信回路としてのアイソクロナス通信用受信後処理回路(TXIPRO)１１０、アイソクロナス通信の送信用ＦＩＦＯ(IT-FIFO) １１１、アイソクロナス通信の受信用ＦＩＦＯ(IR-FIFO) １１２およびコンフィギュレーションレジスタ（Configuration Register、以下ＣＦＲという）１１３により構成されている。
【００３７】
図１の回路おいて、ホストインタフェース回路１０２、送信用ＦＩＦＯ１０４、受信用ＦＩＦＯ１０５およびリンクコア１０１によりアシンクロナス通信系回路が構成される。
そして、アプリケーションインタフェース回路１０３、送信前処理回路１０７、送信後処理回路１０８、受信前処理回路１０９、受信後処理回路１１０、送信用ＦＩＦＯ１１１、受信用ＦＩＦＯ１１２およびリンクコア１０１によりアイソクロナス通信系回路が構成される。
【００３８】
リンクコア１０１は、アシンクロナス通信用パケットおよびアイソクロナス通信用パケットの送信回路、受信回路、これらパケットのＩＥＥＥ１３９４シリアルバスＢＳを直接ドライブするフィジカル・レイヤ回路２０とのインタフェース回路、１２５μｓ毎にリセットされるサイクルタイマ、サイクルモニタやＣＲＣ回路から構成されている。そして、たとえばサイクルタイマ等の時間データ等はＣＦＲ１１３を通してアイソクロナス通信系処理回路に供給される。
【００３９】
ホストインタフェース回路１０２は、主としてホストコンピュータとしてのＣＰＵ３０と送信用ＦＩＦＯ１０４、受信用ＦＩＦＯ１０５とのアシンクロナス通信用パケットの書き込み、読み出し等の調停、並びに、ＣＰＵ３０とＣＦＲ１１３との各種データの送受信の調停を行う。
たとえばＣＰＵ３０からは、アイソクロナス通信用ＤＶパケットデータの後述するＣＩＰヘッダ２に設定されるＳＹＴ（SYnc Time ；シンクタイム）用および複数のデータに分割されたフレームデータの各分割パケットのいわゆるレイト処理用の遅延時間Txdelay がホストインタフェース回路１０２を通してＣＦＲ１１３にセットされる。
なおＤＶプロトコルでは、この遅延時間Txdelay は４５０μｓに規定されている。
また、ＣＰＵ３０からは、インサートパケットデータを挿入する必要が生じたとき、ＣＦＲ１１３のレジスタＩＰＴｘＧｏの論理「１」がセットされる。
【００４０】
アプリケーションインタフェース回路１０３は、アプリケーション側回路４０、たとえばＤＶＣＲ４２、ＰＬＬ回路４４と送信前処理回路１０７および受信後処理回路１１０との間のデータの送受信の調停を行う。
【００４１】
送信用ＦＩＦＯ１０４には、ＩＥＥＥ１３９４シリアルバスＢＳに伝送させるアシンクロナス通信用パケットが格納され、受信用ＦＩＦＯ１０５にはＩＥＥＥ１３９４シリアルインタフェースバスＢＳを伝送されてきたアシンクロナス通信用パケットが格納される。
【００４２】
インサートパケットバッファ１０６には、所望のパケットデータがＣＰＵ３０から書き込まれる。
インサートパケットバッファ１０６の容量は、たとえば１８８バイトであり、１８８バイトまでのデータが有効で、この容量を超えたデータに関しては送信されない。
送信するデータが１８８バイト以下の場合は、書き込まれたデータ以外が「１」にセットされて送信される。
インサートパケットバッファ１０６に一度書き込まれたデータは、再び書き込みが行われるまで、その値を保持される。
インサートパケットバッファ１０６に書き込まれたデータは、送信前処理回路１０７を介して送信用ＦＩＦＯ１１２に転送されるが、転送時には、上述したＣＦＲ１１３のレジスタＩＰＴｘＧｏが「１」に設定され、転送が終了した場合には自動的に「０」に設定され、ＣＰＵ３０はこれを確認することで転送終了を確認する。
【００４３】
送信前処理回路１０７は、アプリケーションインタフェース回路１０３を介した複数のパケットデータに分割されたフレームデータであるＤＶデータを受けて、ＩＥＥＥ１３９４規格のアイソクロナス通信用としてクワドレット（４バイト）単位にデータ長を調整し、かつ分割データ毎に４バイトのタイムスタンプデータを付加し、送信用ＦＩＦＯ１１１に格納する。
なお、入力データの標本化周波数としては４８ｋＨｚの他に４４．１ｋＨｚおよび３２ｋＨｚが規定されている。
【００４４】
また、送信前処理回路１０７は、上述したようにタイムスタンプデータを設定するが、このタイムスタンプデータはフレームデータの分割データ毎に設定される。
タイムスタンプデータの生成は、具体的には、フレームデータの各分割パケットデータが到着した時刻に、ＣＰＵ３０からホストインタフェース回路１０２を介してＣＦＲ１１３にセットされた遅延時間Txdelay （４５０μｓ）を加算して行われる。
【００４５】
図２は、送信前処理回路１０７におけるタイムスタンプデータ生成回路の構成例を示すブロック図である。
この回路は、図２に示すように、パケットディテクタ（ＰＤＴＣ）１０７１、加算回路（ＡＤＲ）１０７２、およびマルチプレクサ１０７３により構成されている。
【００４６】
パケットディテクタ１０７１は、ＤＶデータであるフレームデータの各分割パケットの入力タイミングを検出して、分割データを入力したことを示す信号Ｓ１０７１を加算回路１０７２およびマルチプレクサ１０７３に出力する。
なお、パケットディテクタ１０７１は、入力分割パケットの検出のうち、フレームデータの先頭のデータは、いわゆるフレーム同期信号ＦＲのたとえば立ち上がりのタイミングで行う。
【００４７】
加算回路１０７２は、パケットディテクタ１０７１の出力信号Ｓ１０７１を受けると、内部のサイクルレジスタの値を取り込み、次に、ＣＰＵ３０からホストインタフェース回路１０２を介してＣＦＲ１１３にセットされた遅延時間Txdelay を上記サイクルレジスタの値に加算する。
そして、加算した値をタイムスタンプデータＳ１０７２としてマルチプレクサ１０７３に出力する。
【００４８】
マルチプレクサ１０７３は、パケットディテクタ１０７１の出力信号Ｓ１０７１に応じて、入力したＤＶデータまたは加算回路１０７２で生成されたタイムスタンプデータＳ１０７２を送信用ＦＩＦＯ１１１に入力させる。
【００４９】
なお、図３に示すように、タイムスタンプデータは、２５ビットで現時刻を表す。
すなわち、タイムスタンプは２５ビットで構成され、下位１２ビットがサイクルオフセットＣＯ(cycle-offset)領域、上位１３ビットがサイクルカウントＣＣ(cycle-count) 領域として割り当てられている。
サイクルオフセットは０〜３０７１（１２ｂ  １０１１１１１１１１１１）の１２５μｓをカウントし（クロックＣＬＫ＝２４．５７６ＭＨｚ）、サイクルカウントは０〜１５（１３ｂ  ０００００００００１１１１）の１秒をカウントするものである。
したがって、原則として、タイムスタンプの下位１２ビットは３０７２以上を示すことはなく、上位１３ビットは１６以上を示すことはない。
【００５０】
送信後処理回路１０８は、送信用ＦＩＦＯ１１２に格納されたデータに対して図４に示すように、１３９４ヘッダ、ＣＩＰ(Common Isochronous Packet) ヘッダ１，２を付加してリンクコア１０１の送信回路に出力する。
【００５１】
図４に示すように、ＤＶプロトコルに準拠したアイソクロナス通信のパケットは、第１クワドレットが１３９４ヘッダ(Header)、第２クワドレットがヘッダＣＲＣ(Header-CRC)、第３クワドレットがＣＩＰヘッダ１（CIP-Header1)、第４クワドレットがＣＩＰヘッダ２（CIP-Header2)で、第５クワドレット以降がデータ領域である。そして、最後のクワドレットがデータＣＲＣ(Data-CRC)である。
【００５２】
１３９４ヘッダは、データ長を表すdata-length 、このパケット転送されるチャネルの番号（０〜６３のいずれか）を示すchannel 、転送スピードを定義するspeed 、および各アプリケーションで規定される同期コードｓｙにより構成されている。
なお、ヘッダＣＲＣは、パケットヘッダの誤り検出符号である。
【００５３】
ＣＩＰヘッダ１は、送信ノード番号のためのＳＩＤ(Source node ID)領域、データブロックの長さのためのＤＢＳ(Data Block Size) 領域、パケット化におけるデータの分割数のためのＦＮ(Fraction Number) 領域、パディングデータのクワドレット数のためのＱＰＣ(Quadlet Padding Count) 領域、ソースパケットヘッダの有無を表すフラグのためのＳＰＨ領域（ＤＶデータの場合には「０」に設定される）、アイソクロナスパケットの数を検出するカウンタのためのＤＢＣ領域により構成されている。
なお、ＤＢＳ領域は、１アイソクロナスパケットで転送するクワドレット数を表す。
【００５４】
ＣＩＰヘッダ２は、転送されるデータの種類を表す信号フォーマットのためのＦＭＴ領域（たとえば「００００００ｂ」、信号フォーマットに対応して利用されるＦＤＦ(Format Dependent Field)領域、および同期情報としてのシンクタイムを設定するためのＳＹＴ領域により構成されている。
【００５５】
また、データＣＲＣは、データフィールドの誤り検出符号である。
【００５６】
また、送信後処理回路１０８は、図２に示すように、送信用ＦＩＦＯ１１１に格納された各分割データ毎に付加されたタイムスタンプデータの値ＴＳと現時刻ＣＴ（リンクコア１０１に設けられたサイクルタイマーの値）との関係からパケットを送信しても受信側に到達したときは時間が過ぎてしまい無意味になったしまう場合には、そのパケットの送信を行わない、いわゆるレイト（ＬＡＴＥ）処理を行う。
レイト処理の判断は、送信パケットが到着した時刻に遅延時間Txdelay（４５０μｓ）を加えたタイムスタンプデータＴＳから送信時の現時刻ＣＴを減じた値が、あらかじめ決められた送信判定しきい値Ｌth以上であるか否かで行う。
（ＴＳ−ＣＴ）≧Ｌthの場合には分割パケットデータの送信処理を行い、（ＴＳ−ＣＴ）＜Ｌthの場合には分割パケットデータの送信処理を行わない。
そして、送信後処理回路１０８は、レイト処理を行わず正常なパケット送信を行う場合であって、フレーム同期信号の入力時刻に遅延時間Txdelayを加算されたフレームデータの先頭のデータの場合のみ、この先頭データに対してタイムスタンプデータ値をＣＩＰヘッダ２のＳＹＴ領域に同期情報として設定し、同期情報を多重した形態で送信パケットの生成を行う。
【００５７】
図５は、ＣＩＰヘッダ２のＳＹＴ領域の具体的な構成を示す図である。
図５に示すように、ＳＹＴ領域は、１６ビットで構成される。
そして、下位１２ビットがサイクルオフセットＣＯ(cycle-offset)領域、上位４ビットがサイクルカウントＣＣ(cycle-count) 領域として割り当てられている。
サイクルオフセットは０〜３０７１（１２ｂ  １０１１１１１１１１１１）の１２５μｓをカウントし（クロックＣＬＫ＝２４．５７６ＭＨｚ）、サイクルカウントは０〜１５（１３ｂ  ０００００００００１１１１）の１秒をカウントするものである。
したがって、原則として、タイムスタンプの下位１２ビットは３０７２以上を示すことはなく、上位１３ビットは１６以上を示すことはない。
【００５８】
また、図６は、ＳＹＴ領域におけるサイクルカウントＣＣ領域およびサイクルオフセットＣＯ領域の具体的な内容を説明するための図である。
図６に示すように、サイクルカウントＣＣ領域は、１秒未満の時刻を１２５μｓ単位で表す。
また、サイクルオフセットＣＯ領域は、１２５μｓ未満の時間を２４．５７６Ｈｚのクロック単位で表す。
【００５９】
また、ＣＩＰヘッダ２のＦＤＦ領域には、送信するデータの標本化周波数コード等が設定される。
【００６０】
図７に、図１の回路からシリアルインタフェースバスＢＳに送信されるアイソクロナス通信用パケットの送信タイミングを示す。
図７に示すように、複数のデータに分割されたフレームデータは、フレーム内で均等な時間間隔で設定される基準タイミングに応じてシリアルインタフェースバスＢＳに送信される。
なお、図７中、Ｐ．Ｂ．０〜Ｐ．Ｂ．３は各パケットを送信して良い区間を示している。
【００６１】
受信前処理回路１０９は、リンクコア１０１を介してＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたアイソクロナス通信用パケットを受けて、受信パケットの１３９４ヘッダ、ＣＩＰヘッダ１，２等の内容を解析し、ＣＩＰヘッダ２のＳＹＴ領域にＳＹＴ値が設定される場合には４バイトのタイムスタンプデータを付加し、受信用ＦＩＦＯ１１２に格納するとともに、ＣＩＰヘッダ２のＦＤＦ領域に設定されいる受信データの標本化周波数コードＳ１０９を検出して受信後処理回路１１０に出力する。
【００６２】
受信前処理回路１０９は、受信パケットのＣＩＰヘッダ２のＳＹＴ領域に設定されている１６ビットの同期情報を、図３に示すように、２４ビットのタイムスタンプデータに変換して、受信用ＦＩＦＯ１１２のあらかじめ決められたアドレスに格納する。
受信用ＦＩＦＯ１１２に格納されるタイムスタンプデータの詳細は、図３を参照して説明した送信前処理回路１０７が受信用ＦＩＦＯ１１２に格納するフォーマットと同様のフォーマットをもって行われることから、ここではその詳細は省略する。
【００６３】
受信後処理回路１１０は、データ読み出し時においては、ＦＩＦＯ１１２に格納されたタイムスタンプデータの時間データを読み出し、読み出したタイムスタンプデータ（ＴＳ）とリンクコア１０１内にあるサイクルタイマによるサイクルタイム（ＣＴ）とを比較し、４μｓ幅のパルス信号である１／８ＦＳ再生信号であるＳＹＴ信号（フレームパルス信号）Ｓ１１０を再生して、アプリケーションインタフェース回路１０３を介してＰＬＬ回路４４に出力し、ＰＬＬ回路４４で２０４８逓倍された２５６ＦＳ信号をアプリケーションインタフェース回路１０３を介して入力し、この２５６ＦＳ信号をクロック信号として受信用ＦＩＦＯ１１２に格納されている受信データを読み出して、アプリケーションインタフェース回路１０３を介してＤＶＣＲ４２に送信する。
【００６４】
受信後処理回路１１０は、ＦＩＦＯ１１２に格納されたタイムスタンプデータの時間データを読み出してＳＹＴ信号Ｓ１１０を再生するが、このＳＹＴを再生するモードには、受信前処理回路１０９で検出した値を用いて再生する第１のモードと、自走カウンタを用いてＳＹＴを自動再生する第２のモードがある。
【００６５】
第１のモード時には、読み出したタイムスタンプデータ（ＴＳ）とリンクコア１０１内にあるサイクルタイマによるサイクルタイム（ＣＴ）とを比較し、一致した場合にＳＹＴ信号を再生する。
【００６６】
第２のモード時には、ＤＶデータ通信時にＳＹＴが多重されたパケットにエラーが発生すると、受信側でＳＹＴを再生することができなくなる場合にＳＹＴを自走カウンタを用いて再生する。
自動的に再生しない場合には、ＰＰＬ回路４４等による受信同期系回路に悪影響を及ぼすおそれがあるからである。
【００６７】
図８は、第１のモードまたは第２のモードで再生されるＳＹＴ信号のタイミングチャートを示す図である。
図８（Ａ）で示す信号が第１のモードで再生したＳＹＴ信号を示し、図８（Ｂ）で示す信号が第２のモードで自動再生したＳＹＴ信号を示している。
【００６８】
また、ＳＹＴにはもともとジッタ成分が含まれているため、理論上の値と比べて多少前後してしまうことから、受信後処理回路１１０は、図８（Ｃ）に示すように、基準信号に対してあらかじめ設定された幅内に、検出したＳＹＴを再生した信号が入らない場合には、第２のモードとなって自動でＳＹＴ信号を生成する。
この幅は、ＣＰＵ３０からホストインタフェース回路１０２を介してＣＦＲ１１３のレジスタ「ＳＹＴＳＬＦＳＴＥＰ」に設定される。
図９に、レジスタ「ＳＹＴＳＬＦＳＴＥＰ」へのジッタ幅の設定例を示す。
本実施形態の場合、たとえば図９に示すように、±４０．７ｎｓ、±１６２．８ｎｓ、±６５１．０ｎｓ、±１．３μｓ、±２．６μｓ、±５．２μｓ、±１０．２μｓ、および±２０．８μｓの８つのジッタ幅（時間幅）が設定可能である。
【００６９】
また、受信後処理回路１１０は、原則として第１のモードまたは第２のモードによってＳＹＴ信号を再生するが、たとえば送信側でレイト処理の結果、送信を停止しなければならないにもかかわらず、送信されてきた場合には、システムが破綻をきたすおそれがあることから、ＳＹＴが多重されたパケットを受信し、ＳＹＴを検出可能な場合であっても、ＳＹＴ信号の生成をキャンセルする機能を有している。
【００７０】
このキャンセル処理の判断は、現時刻ＣＴからＳＹＴの値を減じた値が、あらかじめ決められた判定しきい値Ｌthc 以上であるか否かで行う。
（ＣＴ−ＳＹＴ）≧Ｌthc の場合にはキャンセル処理を行い、（ＣＴ−ＳＹＴ）＜Ｌthc の場合にはキャンセル処理を行わない。
【００７１】
なお、上述した自動でＳＹＴを再生する機能およびキャンセル機能の制御は、ＣＰＵ３０からホストインタフェース回路１０２を介してＣＦＲ１１３のレジスタ「ＳＹＴＳＫＩＰ」、「ＳＹＴＳＬＦ」、「ＳＹＴＷＩＮＤ」、および「ＳＹＴＳＬＰＳＴＥＰ」への設定で行われる。
図１０に、レジスタ「ＳＹＴＳＫＩＰ」、「ＳＹＴＳＬＦ」、「ＳＹＴＷＩＮＤ」、および「ＳＹＴＳＬＰＦＴＥＰ」へ設定される自動でＳＹＴを再生する機能およびキャンセル機能の制御内容を示す。
たとえば、キャンセル機能は、レジスタ「ＳＹＴＳＫＩＰ」への設定内容で制御される。本実施形態では、レジスタ「ＳＹＴＳＫＩＰ」は論理「１」に設定され、レジスタ「ＳＹＴＷＩＮＤ」にＳＹＴ再生をキャンセルする上限値が設定される。
したがって、検出したＳＹＴの値がレジスタ「ＳＹＴＷＩＮＤ」に設定された上限値を超えた場合には、キャンセル機能が働く。
【００７２】
図１１は、本発明に係る受信後処理回路におけるＳＹＴ再生系回路の構成例を示すブロック図である。
ＳＹＴ再生系回路１１０ａは、図１１に示すように、比較回路（ＣＭＰ）１１０１、ＳＹＴ生成回路(SYT-GEN) １１０２、自走ＳＹＴ生成回路(SELF SYT-GEN)１１０３、キャンセル回路(SYT-CANCL) １１０４、およびマルチプレクサ１１０５(MUX) により構成されている。
【００７３】
比較回路１１０１は、受信用ＦＩＦＯ１１２の受信前処理回路１０９によりタイムスタンプデータが格納される所定のアドレスに、タイムスタンプデータが格納されているか否か、具体的には、このアドレスで指定される格納領域がエンプティ(Empty) か非エンプティ(Not Empty) であるかを判断し、エンプティ状態から非エンプティ状態に切り替わったことをトリガとして、当該アドレス領域からタイムスタンプデータを読み出して内部レジスタに保持し、この内部レジスタに格納されたタイムスタンプデータによるＳＹＴの値と現時刻ＣＴとの比較を行い、一致した場合にはその旨を示す信号Ｓ1101をＳＹＴ生成回路１１０２およびキャンセル回路１１０４に出力する。
【００７４】
また、比較回路１１０１は、内部レジスタに格納されたタイムスタンプデータＴのＳＹＴの値と現時刻ＣＴとの比較を行い、具体的には、現時刻ＣＴからＳＹＴの値を減じた値が、あらかじめ決められた判定しきい値Ｌthc 以上であるか否かの判別を行い、（ＣＴ−ＳＹＴ）≧Ｌthc の場合には、送信側でレイト処理の結果、送信を停止しなければならないにもかかわらずパケットを送信してきたものと判断して、システムの破綻を防止すべくキャンセル処理を行う旨を示す信号Ｓ1101をＳＹＴ生成回路１１０２およびキャンセル回路１１０４に出力する。
【００７５】
ＳＹＴ生成回路１１０２は、比較回路１１０１によりＳＹＴの値と現時刻ＣＴとが一致したことを示す信号Ｓ1101を受けると、図８（Ａ）に示すような、４μｓ幅のＳＹＴ信号を生成し、マルチプレクサ１１０５に出力する。
また、ＳＹＴ生成回路１１０２は、キャンセル回路１１０４からキャンセル信号Ｓ1104を受けると、ＳＹＴ信号の生成処理を中止する。
【００７６】
自走ＳＹＴ生成回路１１０３は、受信前処理回路１０９で検出された受信データの標本化周波数コードＳ１０９に基づいて、理論上のＳＹＴ信号の生成を自動的に行い、このＳＹＴ信号の生成中に、受信用ＦＩＦＯ１１２の受信前処理回路１０９によりタイムスタンプデータが格納される所定のアドレスで指定される領域がエンプティであり、かつ上記理論値を超えてもエンプティ状態である場合には、自動生成したＳＹＴ信号をマルチプレクサ１１０５に出力する。
【００７７】
キャンセル回路１１０４は、比較回路１１０１によりシステムの破綻を防止すべくキャンセル処理を行う旨を示す信号Ｓ1101を受けた場合には、ＳＹＴ生成回路１１０２にキャンセル信号Ｓ1104を出力し、ＳＹＴ信号の生成を停止させる。
【００７８】
マルチプレクサ１１０５は、ＳＹＴ生成回路１１０２によるＳＹＴ信号および自走ＳＹＴ生成回路１１０３によるＳＹＴ信号をアプリケーションインタフェース回路１０３を介してＰＬＬ回路４４に出力する。
【００７９】
次に、ＩＥＥＥ１３９４シリアルインタフェースバスＢＳを伝送されるアイソクロナス通信用パケットの送信動作および受信動作を説明する。
【００８０】
まず、ＣＰＵ３０からＣＦＲ１１３に、アイソクロナス通信用パケットのＣＩＰヘッダ２に設定されるＳＹＴ用、並びにタイムスタンプデータ用の遅延時間Txdelay がホストインタフェース回路１０２を通してＣＦＲ１１３にセットされる。
【００８１】
これと並行して、アプリケーション側回路４０のたとえばＤＶＣＲ４２からの複数のデータに分割されてなるフレームデータ（ＤＶデータ）が、アプリケーションインタフェース回路１０３を介して送信前回路１０７に入力される。
【００８２】
送信前処理回路１０７では、ＤＶデータを受けて、ＩＥＥＥ１３９４規格のアイソクロナス通信用としてクワドレット（４バイト）単位にデータ長が調整され、かつ４バイトのタイムスタンプデータが付加されて送信用ＦＩＦＯ１１１に格納される。
【００８３】
送信前処理回路１０７においては、以下のようにしてタイムスタンプデータが設定される。
すなわち、ＤＶデータは、パケットディテクタ１０７１に入力される。
パケットディテクタ１０７１では、ＤＶデータであるフレームデータの各分割パケットの入力タイミングが検出されて分割データを入力したことを示す信号Ｓ１０７１が生成されて、加算回路１０７２およびマルチプレクサ１０７３に出力される。
このとき、パケットディテクタ１０７１では、入力分割パケットの検出のうち、フレームデータの先頭のデータは、いわゆるフレーム同期信号ＦＲのたとえば立ち上がりのタイミングで行われる。
【００８４】
加算回路１０７２では、パケットディテクタ１０７１の出力信号Ｓ１０７１を受けると、内部のサイクルレジスタの値に、ＣＰＵ３０からホストインタフェース回路１０２を介してＣＦＲ１１３にセットされた遅延時間Txdelay が加算され、加算した値がタイムスタンプデータＳ１０７２としてマルチプレクサ１０７３を介して送信用ＦＩＦＯ１１１に入力される。
【００８５】
ＦＩＦＯ１１１に格納された送信データは、送信後処理回路１０８により読み出され、送信すべきデータに対して１３９４ヘッダ、ＣＩＰヘッダ１，２が付加されてリンクコア１０１の送信回路に出力される。
【００８６】
また、送信後処理回路１０８では、タイムスタンプデータの値ＴＳと現時刻ＣＴとの関係から分割パケットデータを送信しても受信側に到達したときは時間が過ぎてしまい無意味になってしまう場合には、その分割パケットデータの送信を行わないレイト処理が行われる。
そして、レイト処理を行わず正常な分割パケットの送信を行う場合であって、フレーム同期信号の入力時刻に遅延時間Txdelayを加算されたフレームデータの先頭のデータの場合のみ、この先頭データに対してタイムスタンプデータ値がＣＩＰヘッダ２の１６ビットからなるＳＹＴ領域に同期情報として設定されて、同期情報を多重した形態で、リンクコア１０１の送信回路に出力される。
【００８７】
リンクコア１０１の送信回路に入力されたパケットデータは、フィジカル・レイヤ回路２０を介してＩＥＥＥ１３９４シリアルインタフェースバスＢＳにアイソクロナス通信用パケットとして送出される。
【００８８】
ＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきた、１３９４ヘッダに暗号化情報が設定されているアイソクロナス通信用パケットは、フィジカル・レイヤ回路２０、リンクコア１０１を介して受信前処理回路１０９に入力される。
【００８９】
受信前処理回路１０９では、リンクコア１０１を介してＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたアイソクロナス通信用パケットを受けて、受信パケットの１３９４ヘッダ、ＣＩＰヘッダ１，２等の内容が解析され、４バイトのタイムスタンプデータが付加され、受信用ＦＩＦＯ１１２に格納されるとともに、ＣＩＰヘッダ２のＦＤＦ領域に設定されている受信データの標本化周波数コードＳ１０９が検出されて、受信後処理回路１１０に出力される。
【００９０】
このとき、受信前処理回路１０９では、受信用ＦＩＦＯ１１２に受信データを格納するに際して、受信パケットのＣＩＰヘッダ２のＳＹＴ領域に設定されている１６ビットの同期情報が、２４ビットのタイムスタンプデータに変換されて、受信用ＦＩＦＯ１１２のあらかじめ決められたアドレスに格納される。
【００９１】
そして、ＦＩＦＯ１１２に格納されたソースパケットヘッダは、受信後処理回路１１０により読み出される。
受信後処理回路１１０においては、比較回路１１０１で、受信用ＦＩＦＯ１１２の受信前処理回路１１０によりタイムスタンプデータが格納される所定のアドレスに、タイムスタンプデータが格納されているか否か、すなわち、このアドレスで指定される格納領域がエンプティか非エンプティであるかが判断される。
そして、エンプティ状態から非エンプティ状態に切り替わったことをトリガとして、当該アドレス領域からタイムスタンプデータが読み出されて一旦内部レジスタに保持される。
次いで、この内部レジスタに格納されたタイムスタンプデータによるＳＹＴの値と現時刻ＣＴとが比較され、両者の値が一致した場合にはその旨を示す信号Ｓ1101が生成され、ＳＹＴ生成回路１１０２およびキャンセル回路１１０４に出力される。
【００９２】
また、比較回路１１０１においては、現時刻ＣＴからＳＹＴの値を減じた値が、あらかじめ決められた判定しきい値Ｌthc 以上であるか否かの判別が行われる。
判別の結果、現時刻ＣＴからＳＹＴの値を減じた値が判定しきい値Ｌthc 以上である（ＣＴ−ＳＹＴ）≧Ｌthc の場合には、送信側でレイト処理の結果、送信を停止しなければならないにもかかわらずパケットを送信してきたものと判断されて、システムの破綻を防止すべくキャンセル処理を行う旨を示す信号Ｓ1101が生成され、ＳＹＴ生成回路１１０２およびキャンセル回路１１０４に出力される。
キャンセル回路１１０４では、このキャンセル処理を行う旨を示す信号Ｓ1101を受けると、ＳＹＴ信号の生成を停止させるためのキャンセル信号Ｓ1104が生成され、ＳＹＴ生成回路１１０２に出力される。
【００９３】
ＳＹＴ生成回路１１０２では、キャンセル回路１１０４からのキャンセル信号Ｓ1104が入力されず、比較回路１１０１によりＳＹＴの値と現時刻ＣＴとが一致したことを示す信号Ｓ1101を受けると、４μｓ幅のＳＹＴ信号が再生され、マルチプレクサ１１０５に出力される。
一方、キャンセル信号Ｓ1104が入力されると、システムの破綻を防止しべくＳＹＴ生成回路１１０２ではＳＹＴ信号の生成処理が中止される。
【００９４】
また、自走ＳＹＴ生成回路１１０３においては、受信前処理回路１０９で検出された受信データの標本化周波数コードＳ１０９に基づいて、理論上のＳＹＴ信号の生成が自動的に行われる。
そして、このＳＹＴ信号の自動生成中に、受信用ＦＩＦＯ１１２の受信前処理回路１０９によりタイムスタンプデータが格納される所定のアドレスで指定される領域がエンプティであり、かつ理論値を超えてもエンプティ状態である場合には、何らかの通信エラーでＳＹＴを検出することができず、ＳＹＴ生成回路１１０２でＳＹＴ信号の生成が行われないものとして、自動生成したＳＹＴ信号がマルチプレクサ１１０５に出力される。
一方、理論値内に非エンプティ状態に遷移した場合には、自動生成したＳＹＴ信号のマルチプレクサ１１１５への出力は行われない。
【００９５】
そして、マルチプレクサ１１０５から、ＳＹＴ生成回路１１０２によるＳＹＴ信号または自走ＳＹＴ生成回路１１０３によるＳＹＴ信号を再生用基準信号（再生フレームパルス）Ｓ１１０としてアプリケーションインタフェース回路１０３を介してＰＬＬ回路４４に出力される。
【００９６】
ＰＬＬ回路４４では、４μｓ幅のパルス信号である１／８ＦＳ再生信号であるＳＹＴ信号Ｓ１１０を受けて、２０４８逓倍した２５６ＦＳ信号が生成される。この２５６ＦＳ信号は、アプリケーションインタフェース回路１０３を介して受信後処理回路１１０に入力される。
受信後処理回路１１０では、２５６ＦＳ信号をクロック信号として受信用ＦＩＦＯ１１２に格納されているデータが読み出される。
そして、読み出されたデータがアプリケーションインタフェース回路１０３を介し、たとえばＤＶＣＲ４２へ出力される。
【００９７】
以上説明したように、本実施形態によれば、複数のパケットデータに分割されたフレームデータであるＤＶデータを受けて、各分割データを受信した時刻毎に、ＣＰＵ３０からホストインタフェース１０２を介してＣＦＲ１１３にセットされた遅延時間Txdelay（４５０μｓ）を加算した４バイトのタイムスタンプデータを生成して送信用ＦＩＦＯ１１１に格納する送信前処理回路１０７と、送信用ＦＩＦＯ１１１に格納されたタイムスタンプデータの値ＴＳと現時刻ＣＴとの関係からパケットを送信しても受信側に到達したときは時間が過ぎてしまい無意味になってしまう場合には、そのパケットの送信を行わないレイト処理を行い、レイト処理を行わず正常なパケット送信を行う場合であって、フレーム同期信号の入力時刻に遅延時間Txdelayを加算されたフレームデータの先頭のデータの場合のみ、この先頭データに対してタイムスタンプデータ値をＣＩＰヘッダ２のＳＹＴ領域に同期情報として設定し、同期情報を多重した形態で送信パケットの生成を行う送信後処理回路１０８とを設けたので、ＤＶプロトコルデータのようにクロック成分をもたないデータに対して同期情報を多重してシリアルインタフェースバスＢＳに送出することができ、かつ、送信のレイト処理をフレームデータを構成する分割データ毎に自動的に行うことができ、的確なパケット送信を実現できる。
【００９８】
また、本実施形態によれば、リンクコア１０１を介してＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたアイソクロナス通信用パケットを受けて、受信パケットの１３９４ヘッダ、ＣＩＰヘッダ１，２等の内容を解析し、ＣＩＰヘッダ２のＳＹＴ領域にＳＹＴ値が設定される場合にはタイムスタンプデータを付加し、受信用ＦＩＦＯ１１２に格納するとともに、ＣＩＰヘッダ２のＦＤＦ領域に設定されている受信データの標本化周波数コードＳ１０９を検出して受信後処理回路１１０に出力する受信前処理回路１０９と、受信用ＦＩＦＯ１１２から読み出したタイムスタンプデータ（ＴＳ）とリンクコア１０１内にあるサイクルタイマによるサイクルタイム（ＣＴ）とを比較し、一致した場合にＳＹＴ信号を再生し、ＤＶデータ通信時にＳＹＴが多重されたパケットにエラーが発生し、受信側でＳＹＴを再生することができなくなる場合には受信データの標本化周波数コードＳ１０９に基づいてＳＹＴ信号を自走カウンタを用いて自動的に再生する受信後処理回路１１０と設けたので、ＤＶプロトコルデータのようにクロック成分をもたないデータに対して同期情報が多重されシリアルインタフェースバスＢＳを伝搬されたパケットデータからＳＹＴ（同期情報）を抽出し、抽出したＳＹＴ信号に基づいてデータを再生してアプリケーション側に送出することができることはもとより、ＰＬＬ回路４４等による受信同期系回路に悪影響を防止でき、安定な動作を実現できる利点がある。
【００９９】
また、本実施形態では、受信後処理回路１１０は、送信側でレイト処理の結果、送信を停止しなければならないにもかかわらず、送信されてきた場合には、ＳＹＴが多重されたパケットを受信し、ＳＹＴを検出可能な場合であっても、ＳＹＴ信号の生成をキャンセルする機能を有していることから、システムが破綻をきたすことを防止できる利点がある。
【０１００】
なお、本実施形態では、アプリケーション側データとしてＤＶプロトコルデータを例に説明したが、本発明はこれに限定されず、ディジタルオーディオ等、各ディジタルデータに適用できることはいうまでもない。
【０１０１】
【発明の効果】
以上説明したように、本発明によれば、クロック成分を持たないＤＶプロトコルデータに対して同期情報が多重してシリアルインタフェースバスに送出することができ、また、送信のレイト処理を分割データ毎に自動的に行うことができ、的確なパケット送信を実現できる。
【０１０２】
また、本発明によれば、クロック成分を持たないプロトコルデータに対して同期情報が多重され、シリアルインタフェースバスを伝搬されたパケットデータから同期情報を的確に抽出でき、抽出した同期情報に基づいてデータを再生してアプリケーション側に送出することができる。
【０１０３】
また、通信エラーが発生し、受信側で同期情報を再生することができなくなる場合には自動的に再生することから、受信同期系回路としての再生クロック生成回路への悪影響を防止でき、安定な動作を実現できる利点がある。
【０１０４】
また、送信側でレイト処理の結果、プロトコル違反のパケットデータを受信した場合には、同期情報の生成をキャンセルする機能を有していることから、システムが破綻をきたすことを防止できる利点がある。
【図面の簡単な説明】
【図１】ＩＥＥＥ１３９４シリアルインタフェースに適用される本発明に係る信号処理回路の一実施形態を示すブロック構成図である。
【図２】本発明に係る送信前処理回路におけるタイムスタンプデータ生成回路の構成例を示すブロック図である。
【図３】本発明に係るタイムスタンプデータの構成例を示す図である。
【図４】ＤＶプロトコルデータのアイソクロナス通信用パケットの基本構成例を示す図である。
【図５】ＤＶプロトコルに準拠したＣＩＰヘッダ２におけるＳＹＴ領域の具体的な構成を示す図である。
【図６】ＳＹＴ領域におけるサイクルカウントＣＣ領域およびサイクルオフセットＣＯ領域の具体的な内容を説明するための図である。
【図７】図１の回路からシリアルインタフェースバスＢＳに送信されるアイソクロナス通信用パケットの送信タイミングを示す図である。
【図８】本発明に係る受信後処理回路で再生されるＳＹＴ信号のタイミングチャートを示す図である。
【図９】レジスタ「ＳＹＴＳＬＦＳＴＥＰ」への基準信号に対するジッタ幅の設定例を示す図である。
【図１０】レジスタ「ＳＹＴＳＫＩＰ」、「ＳＹＴＳＬＦ」、「ＳＹＴＷＩＮＤ」、および「ＳＹＴＳＬＰＳＴＥＰ」へ設定される自動でＳＹＴを再生する機能およびキャンセル機能の制御内容を示す図である。
【図１１】本発明に係る受信後処理回路におけるＳＹＴ再生系回路の構成例を示すブロック図である。
【図１２】ＩＥＥＥ１３９４シリアルインタフェースにおけるアイソクロナス通信系回路の基本構成を示すブロック図である。
【符号の説明】
１０…リンク・レイヤ回路、１０１…リンクコア(Link Core))、１０２…ホストインタフェース回路（Host I/F）、１０３…アプリケーションインタフェース回路（AP I/F) 、１０４…アシンクロナス通信の送信用ＦＩＦＯ（AT-FIFO)、１０５…アシンクロナス通信の受信用ＦＩＦＯ(AR-FIFO) 、１０６…インサートパケットバッファ（ＩＰＢ）、１０７…アイソクロナス通信用送信前処理回路(TXOPRE)、１０７１…パケットディテクタ(PDTC)、１０７２…加算回路(ADR) 、１０７３…マルチプレクサ(MUX) 、１０８…アイソクロナス通信用送信後処理回路(TXOPRO)、１０９…アイソクロナス通信用受信前処理回路(TXPRE) 、１１０…アイソクロナス通信用受信後処理回路(TXIPRO 、１１１…アイソクロナス通信の送信用ＦＩＦＯ(IT-FIFO) 、１１２…アイソクロナス通信の受信用ＦＩＦＯ(IR-FIFO) 、１１３…コンフィギュレーションレジスタ（ＣＦＲ）、２０…フィジカル・レイヤ回路、３０…ＣＰＵ、４０…アプリケーション側回路、４１…ＭＰＥＧトランスポータ、４２…ＤＶＣＲ、４３…ＩＥＣ９５８ディジタルオーディオ回路、４４…ＰＬＬ回路。
【図１】
0004032543.tif 000002
【図２】
0004032543.tif 000003
【図３】
0004032543.tif 000004
【図４】
0004032543.tif 000005
【図５】
0004032543.tif 000006
【図６】
0004032543.tif 000007
【図７】
0004032543.tif 000008
【図８】
0004032543.tif 000009
【図９】
0004032543.tif 000010
【図１０】
0004032543.tif 000011
【図１１】
0004032543.tif 000012
【図１２】
0004032543.tif 000013