(57)【特許請求の範囲】
【請求項１】
第１のサンプリング・レイトＳ１を有するディジタル・オーディオ信号を処理するためのディジタル・オーディオ信号処理装置であって、
その信号処理装置は、
処理すべき信号の望ましいパラメータを設定するための手動調整可能な多数のコントロールと、
上記コントロールの設定を決定するため第１のレイトよりも少ない第２のサンプリング・レイトで各コントロールの設定をサンプリングするための手段と、
上記信号にサンプルされた設定を適用するためのサンプリング手段に応答する手段と、を有し、
各コントロールに対して、上記適用する手段が、設定の連続するサンプルの差を決定し、そのコントロールによってコントロールする信号に、各々が第２のサンプリング・レイトＳ２のｎ倍のレイトｎＳ２の所で、上記差の予め定められた分数１／ｎである設定の増分を与えるようにしたディジタル・オーディオ信号処理装置。
【請求項２】
請求項１に記載の装置において、前記レイトｎＳ２はレイトＳ１に等しいかそれよりも小さいディジタル・オーディオ信号処理装置。
【請求項３】
請求項２に記載の信号処理装置において、ｎＳ２がＳ１に等しいディジタル・オーディオ信号処理装置。
【請求項４】
請求項２に記載の信号処理装置において、ｎが整数であるディジタル・オーディオ信号処理装置。
【請求項５】
請求項１、２、３、又は４に記載の信号処理装置において、ｎが固定値であるディジタル・オーディオ信号処理装置。
【請求項６】
請求項１に記載の信号処理装置において、１ビット・ディジタル・オーディオ信号を処理するようになしたディジタル・オーディオ信号処理装置。
【請求項７】
請求項２に記載の信号処理装置において、適用手段が、デルタ・シグマ変調器を含み、該変調器において信号パラメータの設定が１セットの係数によって規定され、前記設定の増分に基づき前記レイトｎＳ２で該係数を増分させる手段を含むディジタル・オーディオ信号処理装置。
【請求項８】
請求項３に記載の信号処理装置において、前記係数を増分する手段が、増分を格納するための第１格納器、累積増分を格納するための第２格納器、格納された増分を第２格納器内の値にｎ回加算する手段を含むディジタル・オーディオ信号処理装置。
【請求項９】
請求項４に記載した信号処理装置において、
上記コントロールによりディジタル・オーディオ信号を処理するＤＳＭが、
第１の１ビット信号を受信する第１入力、第２の１ビット信号を受信する第２入力、ｐビット信号を再量子化して１ビット形式にする量子化器（但し、ここで再量子化された信号は当該プロセッサの出力信号である）を有するｎ次（ｎは１よりも大きいかそれに等しい）デルタ・シグマ変調器と、
第１の信号と第１の係数の積、第２の信号と第２の係数の積、及び出力信号と第３の係数との積の加算的結合の積分値を形成する第１結合器と、
第１の信号と第１の係数の積、第２の信号と第２の係数の積、及び出力信号と第３の係数との積及び前段の積分値の加算的結合の積分値を形成する少なくとも１つの中間結合器と、
第１の信号と第１の係数の積、第２の信号と第２の係数の積、及び前段の積分値の加算的結合を形成し、量子化器によって再量子化されるｐビット信号を形成する最終結合器と
を含む複数の信号結合器を有し、
上記第３の係数を、オーディオバンドのノイズを軽減するためにノイズ成形を行うように選んだことを特徴とするディジタル・オーディオ信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル・オーディオ信号処理装置及びそのような処理装置におけるゲイン（利得）等の信号パラメータの制御に関する。
本発明は、ゲイン以外のパラメータの制御にも適用できるが、説明を簡潔にし明瞭にするために、ここではゲインを例にとって説明する。
【０００２】
【従来の技術】
オーディオ信号ミキサにおいては、各出力チャネルに対して、複数のチャネルがあり、各チャネルはゲイン（又は他のパラメータ）を制御するための少なくとも１つの手動制御手段を有している。ディジタルミキサは、４４．１ｋＨｚ又は４８ｋＨｚ等のナイキスト・レイトよりも大きなレイトＳ１でサンプルされたサンプルされディジタル化された信号で動作する。
【０００３】
ディジタル信号処理チャネルにおいては、ゲインはディジタル信号サンプル値に乗算器を使って希望のゲインを表す数を掛けることによって制御される。この希望のゲイン値は、手動で調整されるゲインコントロールによって設定される。
【０００４】
【発明が解決しようとする課題】
ここで、ディジタル・オーディオ信号ミキサについて考えると、そこでは、制御プロセッサ（例えば、コンピュータ）によって、１セットの手動で調整出来るゲイン・コントロールが、ディジタル信号ミキサにリンクされており、ゲイン・コントロールをサンプルする。
多数のゲインコントロールがレイトＳ２でサンプルされるが、このレイトはディジタル信号のサンプリング・レイトＳ１よりもずっと少ない。何故ならば、そのようなコントロールが多数あるからである。
【０００５】
本発明は、ゲイン（及び／又は他の）コントロールのサンプリング・レイトが比較的低いので、処理されたオーディオ信号において聞くことができるであろうアーティファクト（即ち、プロセッサが信号を処理する仕方によって作られる人工の影響）のレイトで、オーディオ信号プロセッサのゲイン（及び／又は他の転送特性）が複数ステップにわたって変化することになる。
そのようなアーティファクトの一例として「ジッパー・ノイズ」がある。
【０００６】
本発明は、上記従来のディジタル・オーディオ信号処理装置の欠点を克服することを課題とする。
【０００７】
【課題を解決するための手段】
本発明によれば、第１のサンプリング・レイトＳ１を有するディジタル・オーディオ信号を処理するためのディジタル・オーディオ信号処理装置が設けられていて、その信号処理装置は、処理すべき信号の望ましいパラメータを設定するための手動調整可能な多数のコントロールと、上記コントロールの設定を決定するため第１のレイトＳ１よりも少ない第２のサンプリング・レイトＳ２で各コントロールの設定をサンプリングするための手段と、上記信号にサンプルされた設定を適用するためのサンプリング手段に応答する手段と、を有し、各コントロールに対して、該適用する手段が設定の連続サンプルの差を決定し、そのコントロールによってコントロールする信号に、設定の増分を与えるが、各増分は、第２のサンプリング・レイトＳ２のｎ倍のレイトｎＳ２で、上記差の予め定められた分数１／ｎである。
【０００８】
このレイトｎＳ２はＳ１に等しいかそれよりも小さい。好ましくは、ｎＳ２はＳ１に等しい。ｎは整数であることが望ましく、２の整数乗であることがもっと望ましい。また、ｎは固定値であることが望ましい。
このように、手動コントロールによってｎＳ２のレイトでセットされるゲイン変化を分数１／ｎだけ増分することによって、可聴アーティフェクトが減少される。
【０００９】
本発明の一実施形態によれば、信号処理装置は、１ビット信号のミキサである。そのようなミキサの一実施形態は、第１の１ビット信号を受信する第１入力、第２の１ビット信号を受信する第２入力、ｐビット信号を再量子化して１ビット形式にする量子化器（但し、ここで再量子化された信号は当該プロセッサの出力信号である）、第１の信号と第１の係数の積、第２の信号と第２の係数の積、及び出力信号と第３の係数との積の加算的結合の積分値を形成する第１結合器と、第１の信号と第１の係数の積、第２の信号と第２の係数の積、及び出力信号と第３の係数の積、及び前段の積分値の加算的結合の積分値を形成する少なくとも１つの中間結合器と、
第１の信号と第１の係数の積、第２の信号と第２の係数の積、及び前段の積分値の加算的結合を形成し、量子化器によって再量子化されるｐビット信号を形成する最終結合器とを含む複数の信号結合器を有する、ｎ次（ここでｎは１に等しいかそれよりも大きい）デルタ・シグマ変調器（ＤＳＭ）を備えている。
【００１０】
信号ミキサの結合器は、１ビット信号で動作し、従って、不経済なｐビット乗算器の必要性を回避する１ビット乗算として係数乗算が行われる。
更に又、このＤＳＭは、ノイズ成形も行う。
【００１１】
この第１及び第２係数は入力信号伝達関数のゼロ点を規定し、固定でも可変でもよい。しかし、第３係数は入力信号伝達関数のポール（極点）を規定し、固定でも可変でもよい。
もし、非同期ソースによってＤＳＭに与えられる第１及び第２信号が作られると、信号の複数のビットがそのＤＳＭで位相同期するようにするには同期手段が必要である。
【００１２】
【発明の実施の形態】
本発明をより良く理解するために添付図面を参照して、本発明の一実施形態の説明をする。
本発明の好ましい実施形態においては、ディジタル信号は１ビット信号であり、適用手段は１ビットデルタ・シグマ変調器を含む。
【００１３】
アナログ信号を少なくともナイキスト・レイトでサンプリングしてそれらのサンプルの高さをｍビット数で符号化することによって、アナログ信号をディジタル形式に変換することは知られている。従って、もしｍ＝８ならば、そのサンプルは８ビットの精度に量子化されると言われる。一般に、ｍは１に等しいかそれよりも大きい任意のビット数にすることができる。
【００１４】
たった１ビットに量子化するためには、シグマ・デルタＡＤＣまたはデルタ・シグマＡＤＣのどちらかで知られているアナログ・ディジタル変換器（ＡＤＣ）を準備することが知られている。ここでは、用語「デルタ・シグマ」が使われる。
そのようなＡＤＣは、例えば、Ｃｒａｉｇ  Ｍａｒｖｅｎ  及び  Ｇｉｌｌｉａｎ  Ｅｗｅｒｓ  著  ＩＳＢＮ  ０−９０４．０４７−００−８、１９９３年、テキサス  インスツルメント発行の「Ａ  Ｓｉｍｐｌｅ  Ａｐｐｒｏａｃｈ  ｔｏ  Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ」に説明されている。
【００１５】
図１を参照すると、そのようなＡＤＣの一例が示されており、アナログ入力信号と１ビット出力信号の積分値２（シグマ）の間の差１（デルタ）が１ビット量子化器３に供給されている。この出力信号は、論理値０及び１からなる複数のビットを含むが、これらは−１及び＋１からなる実際の値を表す。
積分器２は、１ビット出力を累積するので、そこに累積された値はアナログ信号の値に従う傾向にある。量子化器３は、各ビットが作られると、累積値を増加（＋１）または減少（−１）する。
このＡＤＣは、累積された値がアナログ信号に追従するように出力ビット流の作成をできるようにするために非常に高いサンプリング・レイトを要求する。
【００１６】
下記の説明および特許請求の範囲で使っている用語「１ビット」は、デルタ・シグマＡＤＣで作られるような１ディジタルビットの精度に量子化された信号を意味する。
【００１７】
１ビット信号を直接処理するためのｎ次フィルタセクションとして構成されたデルタ・シグマ変調器（ＤＳＭ）は、"One Bit Digital Processing of Audio Signals" という表題の付けられた１９９３年１０月に米国ニューヨークで開催された第９５回ＡＥＳ  Ｃｏｎｖｅｎｔｉｏｎ  ７−１０で配布された論文中にＮ．Ｍ．Ｃａｓｅｙ及びＪａｍｅｓ  Ａ．Ｓ．  Ａｎｇｕｓによって提唱された。図２は、ＤＳＭフィルタセクションを３次（ｎ＝３）で構成したものを示す。
【００１８】
図２を参照すると、このＤＳＭは１ビットオーディオ信号の為の入力４及び処理された１ビット信号が作られる出力５を有する。この１ビット信号でなる数ビットがそのＤＳＭを通して、図示されていない公知のクロック配列によってクロック（刻時）される。
【００１９】
出力の１ビット信号は１ビット量子化器Ｑによって作られ、１ビット量子化器Ｑは例えば閾値レベルがゼロの比較器である。ＤＳＭは、各々が、入力４に接続された第１の１ビット乗算器ａ１，ａ２，ａ３、出力５に接続された第２の１ビット乗算器ｃ１，ｃ２，ｃ３、加算器６１，６２，６３及び積分器７１，７２，７３を含む３つの段を有する。
【００２０】
１ビット乗算器は、受信した１ビット信号にｐビットＡ１，Ａ２，Ａ３，Ｃ１，Ｃ２，Ｃ３を乗算し、ｐビット積を作り、加算器６１，６２，６３で加算され、その和（複数個ある）が積分器７に送られる。中間段では、加算器６２，６３は前段の積分器の出力の和も作る。最終段は、入力に接続されている他の１ビット乗算器Ａ４を含み、その入力信号にｐビット係数Ａ４を乗算し、加算器６４で前段の積分器７３の出力にその積を加える。和は量子化器Ｑに送られる。
【００２１】
ＤＳＭ内では、正及び負のｐビット数を表すのに２の補数計算が使われる。量子化器Ｑへの入力は出力の所で＋１（論理１）として量子化されるか、出力の所で−１（論理０）として量子化される。
【００２２】
ＣａｓｅｙとＡｎｇｕｓによって観察されたように、１ビットプロセッサ‥‥は１ビット出力を作り、許容できないレベルまでノイズによって不明瞭になったオーディオ信号を含む１ビット出力を作るので、量子化雑音が好ましく成形されることが肝要である。オーディオ信号を不明瞭にするノイズは量子化器で作られる量子化ノイズである。
【００２３】
量子化器Ｑは加算器としてモデル化することができ、オーディオ信号を受信する第１の入力とオーディオ信号と実質的に相関を持たないランダムビット流（量子化ノイズ）を受信する第２の入力を持つ。その基礎上にモデル化され、このオーディオ信号は、入力４で受信され、乗算器ａ１，ａ２，ａ３，ａ４によって出力５に順方向供給され出力５から乗算器ｃ１，ｃ２，ｃ３によって逆方向供給（フィードバック）される。従って、順方向路の係数Ａ１〜Ａ４は、そのオーディオ信号のＺ変換伝達関数のゼロを規定し、フィードバック路の係数Ｃ１〜Ｃ３はオーディオ信号の伝達関数のポールを規定する。
【００２４】
このノイズ信号は、乗算器Ｃ１〜Ｃ３によって量子化器からフィードバックされるから、係数Ｃ１〜Ｃ３はノイズ信号の伝達関数のポールを規定する。このノイズ信号の伝達関数は、入力信号のそれと同じではない。
【００２５】
係数Ａ１〜Ａ４及びＣ１〜Ｃ３は、他の望ましい特性のある中で回路の安定性を提供するために選ばれる。
係数Ｃ１〜Ｃ３は、例えば図３においてフルライン３１で示されているように、オーディオバンドのノイズを軽減するためにノイズ成形を行うように選ばれている。
係数Ａ１〜Ａ４と係数Ｃ１〜Ｃ３は、望ましいオーディオ信号処理特性をうるためにも選ばれている。
【００２６】
係数Ａ１〜Ａ４及びＣ１〜Ｃ３は下記のファクタによって選ぶことができる：（ａ）好ましいフィルタ特性のＺ変換Ｈ（ｚ）、例えばノイズ成形関数を見つけること、
（ｂ）Ｈ（ｚ）を係数に変換すること。
これは下記の論文に説明されている方法によって行うことができる。
"Theory and Practical Implementation of a Fifth Order Sigma-Deta A/D  Converter,Journal of Audio Engineering Society, Volume 39,no.7/8,1991 July/August by R.W.Adams et al."
及び本書において前述したＡｎｇｕｓとＣａｓｅｙ著の論文および当業者の知識を使って行うことができる。係数を計算する一つの方法は後述する係数の計算の項で概略説明する。
【００２７】
図５を参照すると、信号ミキサはｎ次デルタ・シグマ変調器（ＤＳＭ）を含み、ここでｎは１以上である。ここに示す例は、３次のＤＳＭである（ｎ＝３）がｎは３よりも大きくてもよい。
【００２８】
ＤＳＭの次数は、積分器セクションの数によって規定される。ＤＳＭは、第１のセクション、ｎ−１個の中間セクション、及び最終セクションを含む。第１セクションは、加算器６１；ＤＳＭの第１入力４Ａに接続された第１係数乗算器ａ１；ＤＳＭの第２入力４Ｂに接続された第２係数乗算器ｂ１；ＤＳＭの出力５に接続された第３係数乗算器；及び加算器６１の出力を積分する積分器７１を含む。
【００２９】
係数乗算器ａ１，ｂ１，ｃ１は１ビット信号に係数Ａ１，Ｂ１，Ｃ１を乗算する。加算器６１は、乗算器ａ１，ｂ１，ｃ１の出力を加算する。各中間積分セクションは４つの入力を持つ加算器６２，６３、積分器７２，７３、第１のビット信号に係数Ａ２，Ａ３を乗算するためにＤＳＰの第１の入力に接続された第１係数乗算器ａ２，ａ３、第２の１ビット信号に係数Ｂ２，Ｂ３を乗算するためにＤＳＰの第２の入力に接続された第２係数乗算器ｂ２，ｂ３、ＤＳＰの１ビット出力信号に第３係数Ｃ２，Ｃ３を乗算するためにＤＳＭの出力に接続された第３係数乗算器ｃ２，ｃ３を含む。
【００３０】
加算器６２，６３は、前段の積分器の出力にその積分器から接続されている乗算器の出力を加算する。
ＤＳＭの最終段は、第１信号に第１係数Ａ４を乗算する第１係数乗算器ａ４；第２信号に第２係数Ｂ４を乗算する第２係数乗算器ｂ４；及び前段の積分器７３の出力に接続された３つの入力を有する加算器６４を含む。
【００３１】
この加算器６４は、量子化器Ｑに接続された出力を有する。
乗算器ａ１〜ａ４，ｂ１〜ｂ４，ｃ１〜ｃ４は、全て１ビット乗算器であり、それらの乗算器に与えられる１ビット信号にｐビット係数を乗算してｐビット被乗数を作る。
【００３２】
加算器６１〜６４及び積分器７１〜７３は、ｐビット信号で動作する。
このｐビット信号は、例えば２の補数形式で表され、それによって、正と負の数が表される。
量子化器Ｑは、閾値レベルがゼロの比較器である。この量子化器への負入力は、−１（論理０）、正入力は＋１（論理１）として符号化され、出力５に１ビット出力を作る。
【００３３】
第１と第２の１ビット信号は、入力４Ａ及び４Ｂに与えられる。この第１及び第２信号をクロック回路４１によって提供される局部クロックに同期させるために同期回路４０が設けられている。この同期回路は、２つの入力信号を局部クロックに別々に同期させることができる。クロック回路４１はＤＳＭの刻時を制御することもできる。
【００３４】
係数Ａ１〜Ａ４、Ｂ１〜Ｂ４、及びＣ１〜Ｃ３は、下記のことを準備するために上記論文に説明されている方法を使って選ばれる。
（ａ）回路安定性；及び
（ｂ）ノイズ成形
【００３５】
係数Ｃ１〜Ｃ３は、ノイズ成形を与えるための固定値を有する。
係数Ａ１〜Ａ４及びＢ１〜Ｂ４は、入力信号の伝達関数のゼロを規定し、それらの信号に与えられるゲインを制御する。
【００３６】
図６を参照すると、（図５の）積分器７１，７２，７３の１つが示されている。これは、加算器６００、１ビット期間遅延素子６１０、及び遅延素子の出力から加算器への帰還路を含む。加算器６００は、このように分離されている代わりに、ＤＳＭの段の加算器６１，６２，６３であってもよい。
【００３７】
本発明の一実施形態によれば、係数Ａ１〜Ａ４、及びＢ１〜Ｂ４は可変であって、第１及び第２信号が可変割合で混合できるようにしている。これらの可変係数Ａ１〜Ａ４、Ｂ１〜Ｂ４は、下記に説明する係数発生器４０５によって発生される。
【００３８】
図４を参照すると、本発明の信号混合システムは、下記の構成を含む。即ち、単にＸとＹだけが示されているが多数の（ｍ個の）信号入力を有し、図５に示すように多数のＤＳＭミキサを含むディジタル信号処理装置４０１と、多数の手動で操作されるゲインコントロール４０３と、ホストコンピュータ４０４を含む。
【００３９】
本発明の好ましい実施形態においては、コンソール４０２は、１セットの電子機械トランスジューサではなくて、ホストコンピュータ４０４に関連するタッチ（接触）感知可能表示装置上に表示される「バーチャル・コントロール」である。しかしながら、コンソールは、そのようなトランスジューサまたはそのようなトランスジューサとバーチャル・コントロールを含む。
【００４０】
コンピュータ４０４は、ゲイン・コントロール４０３の設定をサンプルし、信号プロセッサ４０１の対応チャネルを制御して、そのセットのゲインをＸ及びＹ等で示す入力に受信するオーディオ信号に適用する。
【００４１】
図７を参照してサンプリングについて説明すると、（図４の）コンピュータ４０４は、コントロール４０３のゲイン設定をレイトＳ２でサンプルる。本実施形態については、このレイトは、例えば約２．８ＭＨｚの１ビット信号サンプリング・レイトＳ１の１／２16である。コンピュータは、コントロールｍのゲイン設定を時刻ａ及びｂでサンプルする。コンピュータは、各設定を格納し、各設定に対して、コントロールｍによって制御されるチャネルの係数、例えばＡ１〜Ａ４に対応する１セットの係数値を計算する。
【００４２】
そこで、コンピュータは、各計算された係数値Ａ１〜Ａ４に対し（ｂ−ａ）／２16に依存する増分値σＡを計算する。この増分値は、１ビット信号サンプル７１に各々が同期して（ｂ−ａ）／２16に依存した２16個の係数値の各々に変えるために図７に線７０で表された線形補間に使われる。
【００４３】
図５及び８を参照すると、図５の係数発生器４２は、ミキサの１チャネルに対して、ホストコンピュータから１コントロールｍの（ｂ−ａ）／２16に依存する１セットの係数増分Ｎ１を受信する。１コントロール又は１信号処理チャネルに対して係数Ａ１〜Ａ４の各々に対して１つの増分Ｎ１＝σＡがある。
【００４４】
図８を参照すると、係数発生器は、各係数Ａ１，Ａ２，Ａ３，Ａ４に対して下記の１セットを含む。即ち、
ホストコンピュータ４０４により、増分σＡの新しい値がロードされる第１レジスタと、
上記第１レジスタＮ１に接続されており、前回シーケンスの２16個の補間が完了した時にこの増分がロードされる第２レジスタＬＤＩと、
加算器８０によってレジスタＬＤＩに結合された第３レジスタＡＣＣであって、該加算器がＡＣＣ内の値をＬＤＩ内の増分に加算してＡＣＣ内の連続的に増加する値を累積する第３レジスタと、を含む。
【００４５】
この加算は、１ビット信号サンプル毎に一度行われる。従って、２16サンプルの後、レジスタＡＣＣは、ホストコンピュータ４０４によって時刻ｂにサンプルされたゲイン設定ｂに対応する係数値を含む。
２16サンプルの後、レジスタＬＤＩ内の値がゼロにクリアされる。従って、もし手動コントロール４０３の設定に何の変化も無ければＡＣＣの値は不変のままに維持される。もし、ＮＩに新しい値がロードされれば、その新しい値はＬＤＩに転送され新たに増分処理が始まる。
レジスタのロード及びクリアは、ホストコンピュータ４０４と協同動作する係数発生器４０５の制御回路８１によって制御される。
【００４６】
図９を参照すると、ステップＳＴ１で、ホストコンピュータ４０４は時刻ａにコントロールｍの設定ａをサンプルし、その値をステップＳＴ２で格納する。この値は、ステップＳＴ３で時刻ｂに再びサンプルされ、ステップＳＴ４で値ｂとして格納される。ステップＳＴ５で、ホストコンピュータは（ｂ−ａ）／２16に依存する値の中の１セットのＤＳＭ用係数Ａ１〜Ａ４の増分σＡ１，σＡ２，σＡ３，σＡ４を計算する。
【００４７】
ステップＳＴ６で、コンピュータ４０４は、制御回路８１に応答指令信号を送って、レジスタＮＩの内容がレジスタＬＤＩに転送されているか否か決定する。もし、答えがイエスならば、この増分σＡはステップＳＴ７でレジスタＮＩに転送される。
【００４８】
このレジスタＮＩへの増分セットの転送は、前回増分をレジスタＬＤＩに転送した後、任意の時刻に行われる。係数発生器内のこの制御回路８１は、ステップＳＴ８で、ホストコンピュータから、ステップＳＴ７で新しいセットの増分がＮＩにロードされたことを示すフラッグを受信する。
【００４９】
もし、前回増分が終っていれば、制御回路はステップＳＴ９でＬＤＩに新しいセットの増分をロードする。アキュムレータ・レジスタＡＣＣ内の値はステップＳＴ１０で１ビット信号サンプルと同期して２16倍に増分される。２16増分の後、ＬＤＩはステップＳＴ１１でゼロにクリアされる。ステップＳＴ１２でレジスタＮＩにロードされた新しいセットの増分があれば、シーケンスはステップＳＴ９に戻る。さもなくば、ＡＣＣ内の値は、ステップのシーケンスをＳＴ１０に戻すことにより維持され、それによりＡＣＣの値にゼロが２16回加算される。
【００５０】
「係数の計算」
図８は、５次のＤＳＭを示しており、係数ａ〜ｆ、係数Ａ〜Ｅ、加算器６及び積分器７を有する。積分器７は単位遅延を与える。これらの積分器の出力は、左から順にｓ〜ｗである。このＤＳＭへの入力は、信号ｘ〔ｎ〕であり、〔ｎ〕はサンプルの刻時されたシーケンスにおける１つのサンプルを表している。量子化器Ｑへの入力はｙ〔ｎ〕で表され、これもＤＳＭの出力信号である。この解析は、量子化器Ｑは処理された信号にランダムノイズを加える単なる加算器と過程した動作モデルに基づいている。従って、この解析に於いては量子化器は無視されている。
信号ｙ〔ｎ〕＝ｆｘ〔ｎ〕＋ｗ〔ｎ〕、即ち、サンプル〔ｎ〕の出力信号ｙ〔ｎ〕は係数ｆを掛けた入力信号ｘ〔ｎ〕プラス先行積分器７の出力ｗ〔ｎ〕である。
積分器７の各出力信号に同じ原理を適用すると下記の式で表せる。
ｙ〔ｎ〕＝ｆｘ〔ｎ〕＋ｗ〔ｎ〕
ｗ〔ｎ〕＝ｗ〔ｎ−１〕＋ｅｘ〔ｎ−１〕＋Ｅｙ〔ｎ−１〕＋ｖ〔ｎ−１〕
ｖ〔ｎ〕＝ｖ〔ｎ−１〕＋ｄｘ〔ｎ−１〕＋Ｄｙ〔ｎ−１〕＋ｕ〔ｎ−１〕
ｕ〔ｎ〕＝ｕ〔ｎ−１〕＋ｃｘ〔ｎ−１〕＋Ｃｙ〔ｎ−１〕＋ｔ〔ｎ−１〕
ｔ〔ｎ〕＝ｔ〔ｎ−１〕＋ｂｘ〔ｎ−１〕＋Ｂｙ〔ｎ−１〕＋ｓ〔ｎ−１〕
ｓ〔ｎ〕＝ｓ〔ｎ−１〕＋ａｘ〔ｎ−１〕＋Ａｙ〔ｎ−１〕
【００５１】
これらの等式は当該分野で公知のＺ変換等式に変換されると下記のとおりである。
Ｙ（ｚ）＝ｆＸ（ｚ）＋Ｗ（ｚ）
Ｗ（ｚ)(１−ｚ-1）＝ｚ-1（ｅＸ（ｚ）＋ＥＹ（ｚ）＋Ｖ（ｚ））
Ｖ（ｚ)(１−ｚ-1）＝ｚ-1（ｄＸ（ｚ）＋ＤＹ（ｚ）＋Ｕ（ｚ））
Ｕ（ｚ)(１−ｚ-1）＝ｚ-1（ｃＸ（ｚ）＋ＣＹ（ｚ）＋Ｔ（ｚ））
Ｔ（ｚ)(１−ｚ-1）＝ｚ-1（ｂＸ（ｚ）＋ＢＹ（ｚ）＋Ｓ（ｚ））
Ｓ（ｚ)(１−ｚ-1）＝ｚ-1（ａＸ（ｚ）＋ＡＹ（ｚ））
【００５２】
このＺ変換等式は、Ｘ（ｚ）の単一関数としてＹ（ｚ）を導出するために解くことができる。
0004058177.tif 000002
【００５３】
これは、下記の等式の右側に示すように再表現できる。ＤＳＭの好ましい伝達関数は直列形式で表せる。
Ｙ（ｚ）／Ｘ（ｚ）
これは下記の等式の左辺に与えられており右辺と等しい。
0004058177.tif 000003
【００５４】
この式を解いて、係数α０〜α５から係数ｆ〜ａを導き出し、係数β０〜β５からＥ〜Ａを導くことができる。係数αｎと係数βｎは、公知の仕方で好ましい伝達関数を与える。
ｆはニューメレータのＺ0 項だけである。従って、ｆ＝α０
項α０（１−Ｚ-1）5 は、左辺のニューメレータから減算されて下記のようになる。
α0 ＋α1 ｚ-1・・・＋・・・α5 ｚ-5−α0 （１−ｚ-1）5 
【００５５】
同様にして、ｆ（１−Ｚ-1）5 は右辺のニューメレータから引かれる。そこでｅはＺ-1の項だけであり再計算された左辺ニューメレータにおける対応するα１と等しくされる。
この処理がニューメレータの全ての項に付いて繰り返される。
この処理がデノミネータの全ての項に付いて繰り返される。
【００５６】
【発明の効果】
本発明のディジタル・オーディオ信号処理装置は、上記の構成を備えているために、ゲイン（及び／又は他の）コントロールのサンプリング・レイトが比較的低いために、処理されたオーディオ信号において聞こえるであろうジッパー・ノイズ等のアーティファクト（即ち、プロセッサが信号を処理する仕方によって作られる人工の影響）を取り除くことができる。
【図面の簡単な説明】
【図１】従来のデルタ・シグマ変調器のブロック図である。
【図２】ｎ次フィルタ・セクションとして構成したデルタ・シグマ変調器のブロック図である。
【図３】ノイズ成形特性図である。
【図４】オーディオ信号処理装置のブロック図である。
【図５】図４の信号処理装置のミキサに有用なデルタ・シグマ変調器のブロック図である。
【図６】図５のＤＳＭに有用な積分器のブロック図である。
【図７】本発明を説明するために用いる振幅・時間特性図である。
【図８】本発明の実施に有用な係数発生器のブロック図である。
【図９】図４、５及び８の信号処理装置の動作を示すフローチャートである。
【図１０】係数計算に参照する５次ＤＳＭの回路ブロック図である。
【符号の説明】
４０１‥‥信号プロセッサ、４０２‥‥コンソール、４０３‥‥手動コントロール、４０４‥‥ホストコンピュータ、４０５‥‥係数発生器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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