(57)【特許請求の範囲】
【請求項１】
ソース領域とドレイン領域と第１と第２の相補タブを有するフラッシュメモリセルの動作速度を上げるために用いられるバイポーラトランジスタにおいて、
前記第１相補タブ内に形成されるベース領域であって、
ベースドーパントで薄くドープされた部分と、
前記ベースドーパントでドープされ、かつ前記薄くドープされた部分内に配置された濃くドープされた部分であって、前記ソース領域としても機能する濃くドープされた部分とを含むベース領域と、
前記薄くドープされた部分内に配置され、かつ前記濃くドープされた部分に隣接するエミッタと、前記第１相補タブが、前記バイポーラトランジスタのコレクタとして機能するコレクタと
を備えることを特徴とするバイポーラトランジスタ。
【請求項２】
前記フラッシュメモリセルが、フラッシュメモリアレイの一部であり、前記バイポーラトランジスタが、さらに前記メモリアレイに読み出／書き込みをするための複数の読み出し接触点を有する請求項１記載のバイポーラトランジスタ。
【請求項３】
前記第１相補タブが、Ｐ型タブであり、前記第２相補タブは、Ｎ型タブである請求項１記載のバイポーラトランジスタ。
【請求項４】
前記ベースが、ｎ型ドーパントを含有し、前記エミッタが、ｐ型ドーパントを含有する請求項３記載のバイポーラトランジスタ。
【請求項５】
前記ベース領域とエミッタが、フラッシュメモリセルの対向する側にかつ近接して配置された対向したベースとエミッタを含む
ことを特徴とする請求項１記載のバイポーラトランジスタ。
【請求項６】
フラッシュメモリセルの動作速度を上げるための、フラッシュメモリセルとバイポーラトランジスタを有する半導体デバイスを製造する方法において、
フラッシュメモリセル用の第１相補タブと第２相補タブとを形成するステップであって、前記第１相補タブを形成する処理が、バイポーラトランジスタのコレクタを形成する処理であるステップと、
前記第１相補タブ内にベース領域を形成するステップであって、ここで前記ベース領域がベースドーパントでドープされた薄いドープ部分と、前記ベースドーパントでドープされ、かつ前記薄いドープ部分内に配置され、前記フラッシュメモリセルのソース領域としても機能する濃くドープされた部分とを含んでいるステップと、
エミッタを前記薄いドープ部分内でかつ前記濃くドープされた部分に隣接して配置されるエミッタを形成するステップと、
前記第１相補タブの上にフラッシュメモリセルゲートを形成するステップと、
を有することを特徴とする半導体デバイスの製造方法。
【請求項７】
ベース領域とエミッタ領域を形成する処理が、前記フラッシュメモリセルの対向する側にかつ近接して配置された対向するベースとエミッタを形成する処理を含む請求項６記載の方法。
【請求項８】
第１相補タブを形成する処理が、Ｐ型タブを形成する処理を含み、
第２相補タブを形成する処理が、Ｎ型タブを形成する処理を含む請求項６記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスとその製造方法に関し、特にバイポーラトランジスタを有するフラッシュメモリデバイスとその製造方法に関する。
【０００２】
【従来の技術】
メモリデバイス、例えばフラッシュメモリデバイスは、様々なエレクトロ技術の分野で用いられ、このため大量の集積回路ができるようになっている。デザインの単純化および新たな技術的進歩により、これらのメモリデバイスは、技術進歩を行うための駆動力を提供している。過去１０年間に亘って、ＩＣの動作速度および実相密度は、デバイスのサイズが劇的に減少しながら大幅に増加している。
【０００３】
デバイスサイズを劇的に減少させながら、これらＩＣの入力電圧を低下させることが望ましい。これは破壊電圧の減少および実相密度の増加およびデバイスサイズの減少に伴う電力消費が増加するためである。実相密度の向上およびデバイスサイズの縮小さらにまた動作電圧の低下が組み合わさって、メモリデバイスが機能する速度に影響を及ぼし、特にこのことはフラッシュメモリデバイスの技術では極めて特徴的である。
【０００４】
様々な技術が進歩するにつれて、より高速で動作するメモリデバイスの必要性が増している。かくしてフラッシュメモリデバイスの極めて好ましい要件は、容易に読みとることができることである、即ち読み取り時間が速いことである。読み取り速度を上げるためにはフラッシュメモリデバイスは、付加キャパシタンスを容易かつ素早くチャージする高いチャージ電流を有する必要がある。
【０００５】
一方デバイス電圧を低下させることは、利用できるチャージ電流を減少させることになり（電流は一定の抵抗値に依存するとして）、かくして読み取り時間が増加することになる。チャージ電流を維持するとさらにはまた増加させると、デバイス電圧が減少した場合でも、フラッシュメモリデバイス内の抵抗を減少させる必要がある。このような状況は、チップへのパワーを増加させることになりこれがまた電力消費を引き上げることになり好ましくない。
【０００６】
さらに高速のフラッシュメモリデバイスを提供するために、ＩＣ業界は構造とデザインを変えた様々な種類のフラッシュメモリデバイスを開発している。ときには、これらのフラッシュメモリデバイスは、フラッシュメモリが組み込まれる半導体デバイスの全体コストを上げるような製造ステップを必要とする。さらにまたその結果得られたフラッシュメモリは、所望の読み取り速度が必ずしも得られるものではない。
【０００７】
これらの試みは、フラッシュメモリデバイスの読み取り速度を幾分向上させはするが、メモリデバイスの読み取り速度とダウンロードするのに必要なデータ量とエンドユーザの期待との間に依然としてギャップが残る。この種の問題が起こる技術は、グラフィック画像が数メガバイトのデータから成るようなデジタルカメラである。読み取り時間が遅くなると、転送されるデータのダウンロードも遅くなる。今日のＩＣの速度が一般的に上昇している状況では、エンドユーザはダウンロードの時間もまた速くなることを期待している。さらにまた、ダウンロードするのに必要なデータ量は常に大きくなりつつある。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、できるだけ少ない数の製造ステップで安価に製造できる短い読み取り時間で動作可能なフラッシュメモリデバイスを提供することである。
【０００９】
【課題を解決するための手段】
本発明は、ソース領域とドレイン領域と第１と第２の相補タブ（ウェル）を有するフラッシュメモリセルの動作速度を上昇させるのに用いられるバイポーラトランジスタを提供することである。本発明の一実施例においては、バイポーラトランジスタ用のベースは、フラッシュメモリセルの第１相補タブ内に配置され、第１相補タブがバイポーラトランジスタのコレクタとして機能する。
【００１０】
バイポーラトランジスタのベースは、フラッシュメモリセルのソース領域として機能する。バイポーラトランジスタのエミッタもまた第１相補タブ内でベース近傍に配置されている。例えば、エミッタはベース近傍あるいはベース領域そのもの内に配置される。本発明の他の実施例においては、ベースとエミッタはフラッシュメモリセルの対向する側でその近傍に配置される。
【００１１】
より広い概念においては、本発明は読み取り速度が速くかつ電力消費の低いフラッシュメモリデバイスを提供することである。本発明のフラッシュメモリデバイスは、フラッシュメモリ内に配置された抵抗が小さくなり、その結果動作速度が向上するバイポーラトランジスタを有する。トランジスタが閉状態にあると、チャージ電流がキャパシタンスを高速でチャージできる。しかし、トランジスタが開状態にあると、チャージ電流が流れず、少量のリーク電流を除いて電力消費が発生しない。
【００１２】
【発明の実施の形態】
本発明は余分のマスクあるいはコストを掛けることなく、フラッシュメモリデバイス内に容易かつ経済的に集積されたバイポーラトランジスタを提供する。本発明の独自の構造によりセルメモリのドレイン電流は、バイポーラトランジスタのベース電流となる。これによりメモリセルのドレインは、数倍、例えば最大１０倍まで増幅されバイポーラトランジスタのエミッタに流れる。
【００１３】
しかし、増幅率はバイポーラトランジスタの電流ゲインに依存する。メモリドレインの増幅によりフラッシュメモリデバイスは、従来構造のフラッシュメモリセルよりも遙かに速い読み取り時間を有する。かくして電流ゲインが高いバイポーラトランジスタは余分のマスクを必要とすることなくあるいはＮＬＤＤまたはＰ  Ｓ／Ｄ用の１つのマスクのみを追加することにより得られ、これによりフラッシュメモリデバイスの読み取り時間が大幅に速くなる。
【００１４】
図１の実施例においては、半導体デバイス１００は点線で示されたメモリセル領域１０５と同じく点線で示された金属酸化物半導体（ＭＯＳ）領域１０８とを有する。メモリセル領域１０５とＭＯＳ領域１０８は、従来のドープした半導体ウェハ基板１１０上に形成される。メモリセル領域１０５は、第１相補タブ１１５と第２相補タブ１２０とを有し、この両方が基板１１０内に形成されている。第２相補タブ１２０は、隣接するＭＯＳ領域１０８内に延びる。相補タブ１１５，１２０は、メモリセル領域１０５内に３つのウェル（タブ）構造（図示せず）を形成する。
【００１５】
メモリセル領域１０５は、従来方法で形成されたフラッシュメモリゲート１２５を有する。フラッシュメモリゲート１２５の設計は実施例毎に異なり、好ましい実施例としては、ゲート酸化物１４０上に堆積されたフローティングゲート１３５を有する。このデザインにおいては、メモリセル領域１０５は、その上に堆積された酸化物層１４５を有する。酸化物層１４５の上に制御ゲート１５０が形成され、この制御ゲート１５０は好ましくは硅化金属層１６０、例えば硅化タングステン（ＷＳｉ）層がその上に堆積されている。
【００１６】
本発明の一実施例において、フラッシュメモリゲート１２５は図１に示すようにスプリットゲートである。フラッシュメモリゲート１２５は、ＡｓとＢＦ2 の１０３により注入されたドープドレイン領域１６５を有する。このドープドレイン領域１６５は、フラッシュメモリゲート１２５の対向する側に接触する。
【００１７】
ＭＯＳ領域１０８は、従来方法で形成された相補ＭＯＳタブ１７０，１７５、例えば相補ＰＭＯＳタブとＮＭＯＳタブを有し、これが相補ＭＯＳ（ＣＭＯＳ）デバイスを構成する。しかし、他の実施例ではＰＭＯＳデバイスまたはＮＭＯＳデバイスのみを有することも可能である。第１相補タブ１１５と相補ＭＯＳタブ１７０は同一種類のドーパント、例えばｐ型ドーパントまたはｎ型ドーパントでもってドーピングされ、第２相補タブ１２０と相補ＭＯＳタブ１７５は第１相補タブ１１５と相補ＭＯＳタブ１７０のそれと反対のドーパントでもってドーピングされる。
【００１８】
図１に示した実施例においては、第１相補タブ１１５と相補ＭＯＳタブ１７０はｐ型ドーパンドでドーピングされ、第２相補タブ１２０と相補ＭＯＳタブ１７５はｎ型ドーパントでドーピングされる。しかし、デバイスの設計によっては、これらのタブは前記したのとは逆にドーピングすることも可能である。第１相補タブ１１５は、フラッシュメモリゲート１２５のタブ領域を形成するのみならず、以下に述べるようにバイポーラトランジスタのコレクタ領域としても機能する。
【００１９】
ＭＯＳ領域１０８は、トランジスタゲート酸化物１９０上に形成されたトランジスタポリシリコンゲート１８０，１８５を有する。一実施例においては、硅化金属層１９５、例えばＷＳｉ層はトランジスタポリシリコンゲート１８０，１８５の上に形成される。
【００２０】
上記に記載したデバイスの様々な実施例は、従来のプロセスで形成でき、かつフラッシュメモリセルをＭＯＳベースの集積回路に組み込むことは当業者に公知である。かくしてこれらのプロセスの詳細は割愛する。
【００２１】
図２において、図１の半導体デバイス１００を形成した後、バイポーラトランジスタベース２１０が第１相補タブ１１５内に形成され、ソース２１５とドレイン２２０が相補ＭＯＳタブ１７０内に形成される。図２に示すように、ホトレジスト層２２５は、相補ＭＯＳタブ１７５の上の領域とドープドレイン領域１６５の上の領域に従来方法により堆積されパターン化される。半導体デバイス１００は、その後ドーピングプロセスで処理する。ここで用いられるｎ型ドーパント２２６は、ドーパントが拡散するタブを形成するために用いられたドーパントとは反対のタイプである。例えば、タブがｐ型ドーパントでドーピングされた場合には、バイポーラトランジスタベース２１０とソースとドレイン２１５，２２０を形成するのに用いられたドーパントはｎ型ドーパントであり、そしてそれが逆でもよい。
【００２２】
一実施例においては、バイポーラトランジスタベース２１０は相補ＭＯＳタブ１７０のソースとドレイン２１５，２２０を形成するｎ型の薄くドープしたドレイン（n-type lightly doped drain（ＮＬＤＤ））注入ステップの形成中に形成される。この実施例においては、バイポーラトランジスタベース２１０とソースとドレイン２１５，２２０はｎ型ドーパント２２６で注入される。好ましくは、バイポーラトランジスタベース２１０のドーピングレベルは５×１０13原子／ｃｍ3から８×１０14原子／ｃｍ3の範囲である。
【００２３】
ここに示した実施例においては、バイポーラトランジスタベース２１０は、フラッシュメモリゲート１２５のドレイン領域として機能する。同図に示したように、バイポーラトランジスタベース２１０とソースとドレイン２１５，２２０は同時に形成され、これにより半導体デバイス１００を完成させるのに必要な処理ステップの回数を減らすことができる。しかし、一実施例においては、バイポーラトランジスタベース２１０とソースとドレイン２１５，２２０の形成は、別々のマスキングステップと注入ステップでもって行うことができる。
【００２４】
このような実施例においては、バイポーラトランジスタベース２１０上に形成される領域は絶縁され、その後イオン注入されるが、一方ソースとドレイン２１５，２２０の上の領域はホトレジストで保護される。その後、ソースとドレイン２１５，２２０の上の領域にイオン注入されるが、バイポーラトランジスタベース２１０はホトレジストにより保護されている。当然のことながらこれらのステップの順番は逆にすることもできる。マスキングステップを分けて行う場合には、設計の仕様の必要によっては高品質のバイポーラベースを形成することもできる。
【００２５】
フラッシュメモリゲート１２５が分離ゲートの実施例においては、バイポーラトランジスタベース２１０はフラッシュメモリゲート１２５の対向する側の上に形成される。さらにバイポーラトランジスタベース２１０とソースとドレイン２１５，２２０は従来形成されたフィールド酸化物領域２３０により絶縁される。
【００２６】
図３はソース３１０とドレイン３１５を相補ＭＯＳタブ１７５内に形成するプロセスを示す。これを行うために、ホトレジスト３２０は従来技術により堆積し、パターン化して相補ＭＯＳタブ１７５の上にある領域を露出させかつメモリセル領域１０５と相補ＭＯＳタブ１７０をホトレジスト３２０で保護している。半導体デバイス１００をその後従来のｐ型の薄くドープしたドレイン注入（p-type lightly doping drain implant （ＰＬＤＤ））３２１で処理し、ソースとドレイン３１０，３１５を相補ＭＯＳタブ１７５内に形成する。その後、次の製造ステップの準備のためにホトレジスト３２０を取り除く。
【００２７】
図４に移って、ホトレジストを除去した後、酸化物スペーサ４１５を従来技術によりフラッシュメモリゲート１２５とＭＯＳトランジスタゲート４２０，４２５の側の上に形成する。別のホトレジスト４３０を堆積しパターン化して、相補ＭＯＳタブ１７０の上の領域のみを露出させ、メモリセル領域１０５と相補ＭＯＳタブ１７５をホトレジスト４３０で保護しておく。相補ＭＯＳタブ１７０のｎ型ソースドレイン（Ｎ  Ｓ／Ｄ）注入は、相補ＭＯＳタブ１７０とさらに具体的に説明するとソースとドレイン２１５，２２０のみがＮ  Ｓ／Ｄ注入処理が行われるように行われる。
【００２８】
図５においては、バイポーラトランジスタエミッタ５１０がバイポーラトランジスタベース２１０内に形成され、同時に相補ＭＯＳタブ１７５のソースとドレイン３１０と３１５の第２のソースドレイン注入が行われた状態を示す。この実施例においては、ホトレジスト５２０が堆積され、パターン化されてバイポーラトランジスタベース２１０と相補ＭＯＳタブ１７５の上の領域をドーピングプロセスに曝す。
【００２９】
その後、これらの露出した領域をｐ型ソースドレイン注入（p-type source drain implant（Ｐ Ｓ／Ｄ））処理に曝し、かつこれにより同時にバイポーラトランジスタエミッタ５１０を形成し、さらにまたソースとドレイン３１０，３１５にドーピングする。しかし、半導体デバイス１００の設計によりバイポーラトランジスタベース２１０がｐ型ドーパントを含まなければならないような場合には、バイポーラトランジスタエミッタ５１０はｎ型ドーパントを含まなければならない。この実施例に示すように、バイポーラトランジスタエミッタ５１０はバイポーラトランジスタベース２１０内に形成される。
【００３０】
図６には完成した半導体デバイス６００の部分図を示す。半導体デバイス６００はフラッシュメモリデバイス６１０を有し、このフラッシュメモリデバイス６１０はフラッシュメモリゲート１２５のいずれかの側に形成されたバイポーラトランジスタ６２０を有する。バイポーラトランジスタベース２１０はまたフラッシュメモリデバイス６１０のドレインとして機能し、第１相補タブ１１５はバイポーラトランジスタ６２０のコレクタ６２５として機能する。同様にバイポーラトランジスタベース２１０とバイポーラトランジスタエミッタ５１０の組合せが、フラッシュメモリゲート１２５の対向する側でかつそれに近接して配置される。フラッシュメモリデバイス６１０のいずれかの側にＭＯＳトランジスタが配置され、これはこの実施例においてはＣＭＯＳトランジスタ６３０である。
【００３１】
図７はバイポーラトランジスタをその中に組み込んだフラッシュメモリデバイス６１０を有する半導体デバイス１００のメモリアレイ７０５の平面図である。メモリアレイ７０５は読み取り接触点７１０を有し、その結果メモリアレイ７０５がフラッシュされる。
【００３２】
図８−１２は、本発明の他の実施例を示す。図８には製造の中間段階における半導体デバイス８００の部分断面図を示す。半導体デバイス８００は、図１，２に示された構造体と同一であるが、しかしバイポーラトランジスタベース２１０と相補ＭＯＳタブ１７０のソースとドレイン２１５，２２０を形成するｎ型の薄くドープしたドレイン（n-type lightly doped drain（ＮＬＤＤ））注入ステップが異なる。
【００３３】
この実施例においては、フラッシュメモリゲート１２５と相補ＭＯＳタブ１７５は、ホトレジスト８１０により保護されるが相補ＭＯＳタブ１７０とベース領域８１５は矢印で示されるように、ＮＬＤＤ注入ステップに曝される。図１−６で議論した実施例と同様に、注入ステップは同一マスクあるいは１つの別のマスクで行われる。
【００３４】
図８に示した実施例においては、注入ステップは、同一マスクで行われている。注入ステップは、ベース領域８１５とソース２１５とドレイン２２０を形成し、この両方は薄くドープする。そのためベース領域８１５は、薄くドープした広領域８１５ａと薄くドープした狭領域８１５ｂを有する。薄くドープした広領域８１５ａは、薄くドープした狭領域８１５ｂよりも広い幅を有する。ベース領域８１５の広い幅の例を図８に示す。
【００３５】
図９にソース３１０とドレイン３１５を相補ＭＯＳタブ１７５内に形成するプロセスを示す。これを行うためにホトレジスト９１０は、従来技術により堆積しパターン化して相補ＭＯＳタブ１７５の上の領域を露出させ、一方、メモリセル領域１０５と相補ＭＯＳタブ１７０は、ホトレジスト９１０により保護されたままである。その後半導体デバイス８００を従来のｐ型の薄くドープしたドレイン注入（ＰＬＤＤ）処理にさらしソース３１０とドレイン３１５を相補ＭＯＳタブ１７５内に形成する。ホトレジスト９１０は、その後次の製造ステップの準備のために除去する。
【００３６】
図１０に戻って、ホトレジストを除去した後、酸化物スペーサ８２５を従来技術によりフラッシュメモリゲート１２５とＭＯＳトランジスタゲート８３０、８３５の側に形成する。別のホトレジスト８４０を堆積しパターン化してベース領域８１５の部分と相補ＭＯＳタブ１７０を露出させ、相補ＭＯＳタブ１７０はホトレジスト８４０で保護しておく。ベース領域８１５の一部と相補ＭＯＳタブ１７０のｎ型ソースドレイン（Ｎ  Ｓ／Ｄ）注入をその後行って、ベース領域８１５の部分とソースとドレイン２１５，２２０のみがＮ  Ｓ／Ｄ注入が行われるようにする。
【００３７】
このＮ  Ｓ／Ｄ注入により、薄くドープした広領域８１５ａと薄くドープした狭領域８１５ｂ内に濃くドープした領域８１５ｃを形成する。濃くドープした領域８１５ｃは遙かに低いシート抵抗を有し、これにより信号が速く伝播でき、そしてメモリデバイスの読み取り時間が速くなる。
【００３８】
一実施例においては、薄くドープした広領域８１５ａ内に形成された濃くドープした領域８１５ｃは、薄くドープした広領域８１５ａの幅よりも小さな幅を有する。この幅の差は、薄くドープした広領域８１５ａ内のエミッタの形成に十分なスペースを与える程度のものでなければならない。
【００３９】
図１１において、バイポーラトランジスタエミッタ１１１０が薄くドープした広領域８１５ａ内に形成され、同時に相補ＭＯＳタブ１７５のソース３１０とドレイン３１５の第２のソースドレイン注入が行われた状態の部分断面図を示す。この実施例においては、ホトレジスト１１２０が堆積されパターン化されて、薄くドープした広領域８１５ａの一部と相補ＭＯＳタブ１７５をドーピングプロセスが行われるようにする。
【００４０】
この露出した領域をその後ｐ型のソースドレイン領域（Ｐ  Ｓ／Ｄ）処理に曝され、同時にバイポーラトランジスタエミッタ１１１０を形成し、さらにソース３１０とドレイン３１５をドーピングする。この実施例に示したように、バイポーラトランジスタエミッタ１１１０は濃くドープした領域８１５ｃに隣接して形成される。図１２は、バイポーラトランジスタ１２１５が組み込まれた完成したフラッシュメモリデバイス１２１０を示す。そしてこの両方とも図８−１１に記載したようにＣＭＯＳトランジスタ１２２０，１２２５に隣接して形成される。
【００４１】
図１３には、図１２に示した半導体デバイス半導体デバイス８００のメモリアレイ１３１０の平面図を示し、これにはバイポーラトランジスタが組み込まれた完成したフラッシュメモリデバイス１２１０が含まれている。メモリアレイ１３１０は読み取り接触点１３１５と相互接続部１３２０を有し、この相互接続部１３２０が完成したフラッシュメモリデバイス１２１０を半導体デバイス８００内の他のレベルに接続している。
【００４２】
【発明の効果】
図１２の半導体デバイス８００は、図６に示された半導体デバイスと半導体デバイスよりも速い読み取り時間を示す利点があるが、しかし、図１２に示した半導体デバイス８００は、多くの相互接続構造が必要とされないためにスペースと費用を節約できる。
【図面の簡単な説明】
【図１】製造の途中の段階における半導体デバイスの部分断面図
【図２】バイポーラトランジスタのベースが相補タブ内に形成されている半導体デバイスの断面図
【図３】ソースとドレインをＭＯＳタブ内に形成するプロセスを表す図
【図４】フラッシュメモリゲートとＭＯＳトラジスタゲートの側に従来形成された酸化物スペーサを表す図
【図５】バイポーラトランジスタのエミッタがバイポーラトランジスタベース内に形成され、同時にＭＯＳタブのソースとドレインの第２ソースドレイン注入が行われた半導体デバイスの部分断面図
【図６】完成した状態のフラッシュメモリデバイスの断面図
【図７】図６の半導体デバイスのメモリアレイの平面図
【図８】中間の製造段階における別の実施例の半導体デバイスの部分断面図
【図９】図８に示された半導体デバイスのＭＯＳタブ内にソースとドレインを形成するプロセスを表す図
【図１０】図９の半導体デバイスのＭＯＳタブとベース領域のＮ型ソースドレイン（Ｎ  Ｓ／Ｄ）注入を表す図
【図１１】バイポーラトランジスタのエミッタが薄くドープしたワイド部分内に形成され、同時にＭＯＳタブのソースとドレインの第２ソースドレイン注入を行った部分断面図
【図１２】図８−１１に示すように、ＣＭＯＳトランジスタに隣接して形成された完成したフラッシュメモリデバイスとその中に組み込まれたバイポーラトランジスタを表す図
【図１３】図８−１２に記載した半導体デバイスのメモリアレイの平面図
【符号の説明】
１００  半導体デバイス
１０３  ２フッ化ボロン
１０５  メモリセル領域
１０８  金属酸化物半導体（ＭＯＳ）領域
１１０  基板
１１５  第１相補タブ
１２０  第２相補タブ
１２５  フラッシュメモリゲート
１３５  フローティングゲート
１４０  ゲート酸化物
１４５  酸化物層
１５０  制御ゲート
１６０，１９５  硅化金属層
１６５  ドープドレイン領域
１７０，１７５  相補ＭＯＳタブ
１８０，１８５  トランジスタポリシリコンゲート
１９０  トランジスタゲート酸化物
２１０  バイポーラトランジスタベース
２１５，３１０  ソース
２２０，３１５  ドレイン
２２５  ホトレジスト層
２２６  ｎ型ドーパント
２３０  フィールド酸化物領域
３２０，４３０，５２０  ホトレジスト
３２１  ＰＬＤＤ
４１５  酸化物スペーサ
４２０，４２５  ＭＯＳトランジスタゲート
５１０  バイポーラトランジスタエミッタ
６００  半導体デバイス
６１０  フラッシュメモリデバイス
６２０  バイポーラトランジスタ
６２５  コレクタ
６３０  ＣＭＯＳトランジスタ
７０５  メモリアレイ
７１０  読み取り接触点
８００  半導体デバイス
８１０，８４０，９１０  ホトレジスト
８１５  ベース領域
８１５ａ  薄くドープした広領域
８１５ｂ  薄くドープした狭領域
８１５ｃ  濃くドープした領域
８２５  酸化物スペーサ
８３０，８３５  ＭＯＳトランジスタ
１１１０  バイポーラトランジスタエミッタ
１１２０  ホトレジスト
１２１０  完成したフラッシュメモリデバイス
１２１５  バイポーラトランジスタ
１２２０，１２２５  ＣＭＯＳトランジスタ
１３１０  メモリアレイ
１３１５  読み取り接触点
１３２０  相互接続部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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