(57)【特許請求の範囲】
【請求項１】
ＣＭＯＳイメージセンサの製造方法において、
シリコン半導体基板上の第１導電型のエピタキシャル層に、埋設フォトダイオード及びフィールド酸化膜、前記エピタキシャル層上に、トランスファトランジスタ、リセットトランジスタ、ドライブトランジスタ及びセレクトトランジスタで構成されたトランジスタのポリシリコンのゲートを形成するステップと、
前記半導体基板の全面に保護層を形成するステップと、
前記埋設フォトダイオード及び前記フィールド酸化膜の上部のみを覆うマスクを形成するステップであって、前記埋設フォトダイオードを覆うマスクは、隣接する前記トランスファトランジスタの前記埋設フォトダイオード側の側壁に対応するエッジの位置が、前記トランスファトランジスタのゲートの側壁に形成された保護層の厚みの範囲内に整合するように、前記マスクを形成するステップと、
該マスクを利用した異方性エッチングにより、前記埋設フォトダイオード上を覆う保護層、前記フィールド酸化膜上を覆う保護層、及びそれぞれの前記トランジスタのゲートの側壁面を覆うスペーサとしての保護層を残し、その他の領域の保護層を除去するステップと、
前記マスク及び前記スペーサとしての前記保護層を利用して、前記ゲート間及び前記ゲートとフィールド酸化膜間の前記エピタキシャル層に、高濃度の第２導電型の不純物拡散領域を形成するステップと、
前記マスクを除去するステップと、
それぞれの前記トランジスタのゲート上及び前記第２導電型の不純物拡散領域上に、遷移金属膜を形成するステップと、
前記保護層を残した状態で、熱処理により、前記トランジスタのゲート上及び前記第２導電型の不純物拡散領域上の前記遷移金属膜を、自己整合的にシリサイド化するステップとを含むことを特徴とするＣＭＯＳイメージセンサの製造方法。
【請求項２】
前記保護層を、ＴＥＯＳ酸化膜で形成することを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、自己整合的に形成されたシリサイド(self-aligned silicide)層を備えたCMOS(Complementary Metal-Oxide-Silicon)イメージセンサ(Image Sensor)の製造方法に関する。
【０００２】
【従来の技術】
一般的に、ＣＭＯＳイメージセンサは、ＣＭＯＳの特徴を利用して、光学的イメージを電気的信号に変換する素子であり、画素数に対応して配列されたＭＯＳトランジスタの出力を次々に検出する、スイッチング方式が採用されている。現在イメージセンサとして広く使われているＣＣＤ(Charge Coupled Device)イメージセンサに比べて、ＣＭＯＳイメージセンサは、駆動方式が簡便で、かつ多様なスキャニング方式の実用化が可能であり、信号処理回路を単一のチップに集積できるので、製品の小型化が可能になる。さらに、互換性のあるＣＭＯＳ技術を使用するので製造単価を下げることができ、電力消費も著しく少ないという長所を有していることは周知である。
【０００３】
図１に図示されているように、ＣＭＯＳイメージセンサの単位画素(Unit Pixel)は、１個の埋設フォトダイオード(Buried Photodiode : BPD)及び４個のＮＭＯＳトランジスタで構成されている。４個のＮＭＯＳトランジスタは、埋設フォトダイオード（ＢＰＤ）で生成された光電荷をセンシングノードに伝達するためのトランスファトランジスタ（１０２）、次の信号検出のためセンシングノードをリセットするためのリセットトランジスタ（１０４）、ソースフォロワの役割を遂行するためのドライブトランジスタ（１０６）、及びアドレス信号に応答して出力端にデータを出力するためのセレクトトランジスタ（１０８）で構成される。ここで、電荷の伝達効率が改善されるように、リセットトランジスタ（１０４）及びトランスファトランジスタ（１０２）は、ネイティブ(native)ＮＭＯＳトランジスタで構成される。すなわち、マイナスのしきい値電圧を持つネイティブＮＭＯＳトランジスタは、プラスのしきい値電圧による電圧降下で発生する電子の損失を防止することができるため、電荷の伝達効率が改善される。
【０００４】
図２に図示されるように、従来のＣＭＯＳイメージセンサの単位画素は、Ｐ＋シリコン基板（２０１）、Ｐ型エピタキシャル層（２０２）、Ｐ型ウェル（２０３）、フィールド酸化膜（２０４）、ゲート酸化膜（２０５）、ゲート電極（２０６）、Ｎ−拡散領域（２０７）、Ｐ０拡散領域（２０８）、Ｎ＋拡散領域（２０９）及び酸化膜スペーサ（２１０）を備えている。
【０００５】
埋設フォトダイオード（ＢＰＤ）は、Ｐ型エピタキシャル層（２０２）、Ｎ−拡散領域（２０７）及びＰ０拡散領域（２０８）が積層されたＰＮＰ接合構造で、このようなＰＮＰフォトダイオードは、電源電圧３．３Ｖ以下（例えば、１．２Ｖないし２．８Ｖ）で二つのＰ型領域が等電位になるようにして、Ｎ−拡散領域（２０７）が安定して完全に空乏化される。
【０００６】
また、トランスファゲート（Ｔｘ）を備えたトランスァトランジスタが、ネイティブトランジスタで構成されている。そのために、トランスファゲート（Ｔｘ）の下部でチャネルの役割をするＰ型エピタキシャル層（２０２）に関しては、トランジスタの特性（しきい値電圧及びパンチスルー特性）を調節するためのイオン注入処理を省略することができる。したがって、マイナスのしきい値電圧を持つＮＭＯＳトランジスタ（ネイティブトランジスタ）は、電荷の伝達効率を高くすることができる。また、トランスファゲート（Ｔｘ）とリセットゲート（Ｒｘ）間のＰ型エピタキシャル層（２０２）の表層部に形成されたＮ＋拡散領域（センシングノード）２０９は、ＬＤＤ(Lightly Doped Drain)領域がなく、高濃度のＮ＋領域のみであり、その領域で発生し伝送される電荷量によるセンシングノードの電位を増幅させるように構成されている。
【０００７】
従来のＣＭＯＳイメージセンサは、相関２重サンプリング(Correlated Double Sampling : CDS)により、光電荷に相当する電気的な信号を検出する。シリサイド膜は、従来のＣＭＯＳイメージセンサでは、ポリサイドゲート構造を形成するために利用されている。ポリサイドゲート構造におけるシリサイド膜は、各トランジスタのゲート上に形成され、接合領域（Ｎ＋拡散領域）上には形成されない。そのため、従来のＣＭＯＳイメージセンサでは、所望の動作速度を得ることができない。また、自己整合的にシリサイド膜を形成する処理を、従来のＣＭＯＳイメージセンサの製造に適用すると、シリサイド膜が埋設フォトダイオードのＰ０拡散領域２０８に形成されて、光感知性能を悪化させるという問題点があった。したがって、ＣＭＯＳイメージセンサでは、所望の動作速度が得られるように、埋設フォトダイオードのＰ０拡散領域を除く、各トランジスタゲート及び接合領域上にシリサイド膜を形成する必要がある。
【０００８】
【発明が解決しようとする課題】
上記問題点を解決するために、本発明は、所望の高速動作の実行が可能なＣＭＯＳイメージセンサの製造方法を提供することを目的とする。
【０００９】
また、本発明の他の目的は、既存の処理工程の変更を最低限に抑えて、自己整合的にシリサイドを形成する処理を適用することにより、高速動作が可能なＣＭＯＳイメージセンサの製造方法を提供することである。
【００１０】
【課題を解決するための手段】
前記目的を達成するため、本発明に係るＣＭＯＳイメージセンサの製造方法は、シリコン半導体基板上の第１導電型のエピタキシャル層に、埋設フォトダイオード及びフィールド酸化膜、前記エピタキシャル層上に、トランスファトランジスタ、リセットトランジスタ、ドライブトランジスタ及びセレクトトランジスタで構成されたトランジスタのポリシリコンのゲートを形成するステップと、前記半導体基板の全面に保護層を形成するステップと、前記埋設フォトダイオード及び前記フィールド酸化膜の上部のみを覆うマスクを形成するステップであって、前記埋設フォトダイオードを覆うマスクは、隣接する前記トランスファトランジスタの前記埋設フォトダイオード側の側壁に対応するエッジの位置が、前記トランスファトランジスタのゲートの側壁に形成された保護層の厚みの範囲内に整合するように、前記マスクを形成するステップと、該マスクを利用した異方性エッチングにより、前記埋設フォトダイオード上を覆う保護層、前記フィールド酸化膜上を覆う保護層、及びそれぞれの前記トランジスタのゲートの側壁面を覆うスペーサとしての保護層を残し、その他の領域の保護層を除去するステップと、前記マスク及び前記スペーサとしての前記保護層を利用して、前記ゲート間及び前記ゲートとフィールド酸化膜間の前記エピタキシャル層に、高濃度の第２導電型の不純物拡散領域を形成するステップと、前記マスクを除去するステップと、それぞれの前記トランジスタのゲート上及び前記第２導電型の不純物拡散領域上に、遷移金属膜を形成するステップと、前記保護層を残した状態で、熱処理により、前記トランジスタのゲート上及び前記第２導電型の不純物拡散領域上の前記遷移金属膜を、自己整合的にシリサイド化するステップとを含んでいる。
【００１１】
【発明の実施の形態】
以下、本発明の最も好ましい実施の形態を、添付された図面を参照して説明する。
【００１２】
図３に図示されるように、本発明の一実施の形態に係る製造方法によって得られるＣＭＯＳイメージセンサは、埋設フォトダイオード（ＢＰＤ）を除く、すべてのゲート及び高濃度の拡散領域上に、シリサイド膜が自己整合的に形成されている。埋設フォトダイオード（ＢＰＤ）を除く、すべての拡散領域及びゲート上にシリサイド膜（３２５）が形成されているので、ＣＤＳ方式で光電荷に対応する電気的信号を検出する方式を採用しているＣＭＯＳイメージセンサでは、その動作速度を大幅に改善することができる。
【００１３】
また、埋設フォトダイオード（ＢＰＤ）の上部には、シリサイド膜が形成されておらず、埋設フォトダイオード（ＢＰＤ）を除く、他の拡散領域上にシリサイド膜が選択的に形成され、埋設フォトダイオード（ＢＰＤ）上には、保護層としてＴＥＯＳ(Tetra ethoxysilane)酸化膜パターン（３２１ａ）が形成されている。この保護層としてのパターンは、ゲート側壁に形成されたスペーサと同じ物質で構成され、両者は同時にパターンニングされて形成される。
【００１４】
図３を参照して、より具体的に本発明の一実施の形態に係る製造方法によって得られるＣＭＯＳイメージセンサの構造を説明する。
【００１５】
Ｐ型エピタキシャル層（３１２）がシリコン基板（３１１）上に成膜され、さらに埋設フォトダイオード（ＢＰＤ）がＰ型（第１導電型）エピタキシャル層（３１２）に形成される。埋設フォトダイオード（ＢＰＤ）は、外部からの光を感知して、光電荷を生成する。Ｎ＋フローティング接合部（３２４ａ）がＰ型エピタキシャル層（３１２）内に形成され、埋設フォトダイオードで生成した光電荷が伝送されて蓄積される。この光電荷を伝送するトランスファトランジスタのゲート（Ｔｘ、以下トランスファゲートと記す）が、Ｎ＋フローティング接合部（３２４ａ）と埋設フォトダイオード間のＰ型エピタキシャル層（３１２）上に形成されている。Ｎ＋ドレイン接合部（３２４ｂ）が、リセットトランジスタのゲート（Ｒｘ、以下リセットゲートと記す）とドライブトランジスタのゲート（ＭＤ、以下ドライブゲートと記す）間のＰ型エピタキシャル層（３１２）内に形成され、リセットゲート（Ｒｘ）がＮ＋フローティング接合部（３２４ａ）とＮ＋ドレイン接合部（３２４ｂ）間のＰ型エピタキシャル層（３１２）上に形成されている。ソース／ドレインＮ＋拡散領域（ソース／ドレイン接合部）（３２４ｃ）が、Ｐ型ウェル領域（３１３）内に形成されている。また、ドライブトランジスタが、Ｎ＋フローティング接合部（３２４ａ）に電気的に接続されたドライブゲート（ＭＤ）を備えている。さらに、セレクトトランジスタが、Ｐウェル領域（３１３）内に形成されたソース／ドレインＮ＋拡散領域（３２４ｃ）に電気的に接続されたセレクトトランジスタのゲート（Ｓｘ、以下セレクトゲートと記す）を備えている。
【００１６】
シリサイド膜（３２５）が、トランスファゲート（Ｔｘ）、リセットゲート（Ｒｘ）、ドライブゲート（ＭＤ）、セレクトゲート（Ｓｘ）、Ｎ＋フローティング接合部（３２４ａ）、Ｎ＋ドレイン接合部（３２４ｂ）及びソース／ドレインＮ＋拡散領域（３２４ｃ）上に形成されている。
【００１７】
シリサイド膜（３２５）は、埋設フォトダイオード（ＢＰＤ）上には形成されない。埋設フォトダイオード（ＢＰＤ）上には、保護層としてＴＥＯＳ酸化膜パターン（３２１ａ）が、シリサイド膜の代りに形成される。保護層を構成する物質は、トランスファゲート（Ｔｘ）、リセットゲート（Ｒｘ）、ドライブゲート（ＭＤ）及びセレクトゲート（Ｓｘ）の側壁に形成されるスペーサ（３２１ｂ）と同じ物質である。
【００１８】
図４ないし図９に示されるように、ＣＭＯＳイメージセンサの動作速度を改善するために、各トランジスタのゲート上及び接合領域上に、シリサイド膜（４２５）を自己整合的に形成する。
【００１９】
図４に示したように、約１０〜１００Ω／ｃｍの比抵抗を持つＰ型エピタキシャル層（４１２）を備えたシリコン基板（４１１）上に、約５０〜１００ｋｅＶの範囲のエネルギ及び７×１０１２〜９×１０１２／ｃｍ２の範囲のドーズ条件で、ホウ素（Ｂ）原子をイオン注入することにより、Ｐ型ウェル領域（４１３）を形成する。その後、フィールド酸化膜（４１４）を形成して、ゲート酸化膜（４１５）及びドーピングされたポリシリコン膜でゲート電極（４１６）を形成する。ゲート電極（４１６）のうち、トランスファゲート（Ｔｘ）とリセットゲート（Ｒｘ）は、チャネルの幅が約１μｍ以上、ドライブゲート（ＭＤ）とセレクトゲート（Ｓｘ）は、チャネルの幅が約０．５μｍ以下となるように各々パターンニングされる。その理由は、トランスファゲート（Ｔｘ）とリセットゲート（Ｒｘ）のパンチスルーを防止できるように電圧特性を向上させるためであり、すなわち、０Ｖで所定のピニング電圧までの電圧の幅を大きくして、光感度を向上させるためである。例えば、３．３Ｖの動作電圧の場合、ピニング電圧は約２．５Ｖである。
【００２０】
次に、図５に示したように、マスク及びイオン注入処理により埋設フォトダイオードを形成する。具体的には、約１５０〜２００ｋｅＶの範囲のエネルギ及び１×１０１２〜３×１０１２／ｃｍ２の範囲のドーズ条件で、Ｐ（燐）原子をイオン注入することにより、Ｎ−拡散領域（４１８）を形成する。さらに、約２０〜４０ｋｅＶの範囲のエネルギ及び１×１０１３〜３×１０１３／ｃｍ２の範囲のドーズ条件で、ＢＦ２を用いてイオン注入を行うことにより、Ｐ０拡散領域（４１９）を形成する。
【００２１】
次に、図６に示したように、Ｐ型ウェル領域（４１３）の上方を露出させたマスク（４２０）を形成して、約２０〜６０ｋｅＶの範囲のエネルギ及び１×１０１３〜５×１０１３／ｃｍ２の範囲のドーズ条件で、Ｐ（燐）原子をイオン注入することにより、ドレイン接合部用の低濃度のＮ−領域（４２６）を形成する。
【００２２】
次に、図７に示したように、マスク（４２０）を除去した後、構造体の全表面に、低圧化学気相成長法（ＬＰＣＶＤ法）により、厚さ約２，０００〜２，５００オングストローム（０．２〜０．２５μｍ）の絶縁層であるＴＥＯＳ酸化膜（４２１）を形成する。次に、フィールド酸化膜（４１４）及び埋設フォトダイオード（ＢＰＤ）の上部だけを覆うマスク（４２２）を形成する。この時、マスク（４２２）の開口部のエッジのうち、埋設フォトダイオードに隣接したトランスファゲート（Ｔｘ）の側壁に対応するエッジは、そのトランスファゲート（Ｔｘ）の側壁に形成されたＴＥＯＳ酸化膜（４２１）の厚みの範囲内に整合するように、位置合わせする。この場合、マスク（４２２）の位置合わせに、約０．１μｍ以内の整合誤差が生じたとしても、以後の異方性プラズマエッチングの際、トランスファゲート（Ｔｘ）の側壁に形成されたＴＥＯＳ酸化膜（４２１）により、フォトダイオード（ＢＰＤ）が露出することがない。その理由は、上記ＴＥＯＳ酸化膜（４２１）の厚さが約０．２〜０．２５μｍであるため、０．１μｍ程度の整合誤差が発生したとしても、ゲート電極（４１６）の側壁に形成されたＴＥＯＳ酸化膜（４２１）の厚みの範囲を外れることがないからである。
【００２３】
次に、図８に示したように、マスク（４２２）をエッチングマスクとして使用して、異方性プラズマエッチングを行うことにより、トランスファゲート（Ｔｘ）の側壁のうち埋設フォトダイオード（ＢＰＤ）に隣接する側壁を除く各ゲート電極（４１６）の側壁に、ＴＥＯＳ酸化膜スペーサ（４２１ｂ）を形成し、埋設フォトダイオード（ＢＰＤ）上及びトランスファゲート（Ｔｘ）の側壁のうち埋設フォトダイオード（ＢＰＤ）に隣接する側壁を覆う保護層として、ＴＥＯＳ酸化膜パターン（４２１ａ）を形成する。このＴＥＯＳ酸化膜パターン（４２１ａ）は、以後のシリサイド形成の際、埋設フォトダイオード（ＢＰＤ）上に、シリサイドが形成されないようにする保護層としての役割をする。
【００２４】
次に、マスク（４２２）及びスペーサ（４２１ｂ）をイオン注入用マスクとして使用して、約６０〜９０ｋｅＶの範囲のエネルギ及び１×１０１５〜９×１０１５／ｃｍ２の範囲のドーズ条件で、Ａｓ（砒素）原子をイオン注入することにより、高濃度の第２導電型の不純物拡散領域であるＮ＋フローティング接合部（４２４ａ）、Ｎ＋ドレイン接合部（４２４ｂ）及びドライブトランジスタ（ＭＤ）とセレクトトランジスタ（Ｓｘ）の各ソース／ドレインＮ＋拡散領域（４２４ｃ）を形成する。
【００２５】
その後、図９に示したように、マスク（４２２）を除去した後、露出した各ゲート電極（４１６）の表面及び各Ｎ＋拡散領域（４２４ａ、４２４ｂ、４２４ｃ）の表面に、チタニウムシリサイド膜（ＴｉＳｉ２）（４２５）を形成する。すなわち、マスク（４２２）を除去した後に、構造体の全表面に、厚さ約３００〜５００オングストロームのチタニウム（Ｔｉ）膜を成膜し、約７００〜７５０℃の１次急速熱処理を実施する。この時、ポリシリコン膜で構成されたゲート電極（４１６）及び各Ｎ＋拡散領域（４２４ａ、４２４ｂ、４２４ｃ）内のシリコンはチタニウムと反応してチタニウムシリサイド膜（４２５）が形成される。その後、ＴＥＯＳ酸化膜（４２１ａ、４２１ｂ）上の未反応チタニウム膜を、ＮＨ４ＯＨを含む溶液で除去して、約８２０〜８７０℃に加熱した後、急速冷却する２次急速熱処理を実施することにより、露出したゲート電極（４１６）及びＮ＋拡散領域（４２４ａ、４２４ｂ、４２４ｃ）だけに、チタニウムシリサイド膜（４２５）を自己整合的に形成する。上記の処理において、チタニウム以外に他の遷移金属も使用可能である。
【００２６】
上述のように、本発明は、埋設フォトダイオードに損傷を与えることなく、ゲート電極上及び高濃度の領域上にシリサイド膜を自己整合的に形成するために、高速イメージデータの処理を保障する高速トランジスタを実現することができる。
【００２７】
本発明の技術思想に関しては、上記の好ましい実施の形態によって具体的に記述したが、本発明は、上記実施の形態に限定されず、さまざまな改良・変更を加えることができる。また、本発明の技術分野において、当業者であれば、本発明の技術思想を逸脱することなく、様々な形態での実施が可能であることを理解することができる。
【００２８】
【発明の効果】
本発明は埋設フォトダイオードの光感知特性を低下させないとともに、ＣＭＯＳイメージセンサの動作の速度を改善することができる効果がある。
【図面の簡単な説明】
【図１】従来技術に係るＣＭＯＳイメージセンサの単位画素回路図である。
【図２】従来技術に係るＣＭＯＳイメージセンサの単位画素断面図である。
【図３】本発明の一実施の形態に係るＣＭＯＳイメージセンサの単位画素断面図である。
【図４】本発明の一実施の形態に係るＣＭＯＳイメージセンサ製造工程を表す断面図である。
【図５】本発明の一実施の形態に係るＣＭＯＳイメージセンサ製造工程を表す断面図である。
【図６】本発明の一実施の形態に係るＣＭＯＳイメージセンサ製造工程を表す断面図である。
【図７】本発明の一実施の形態に係るＣＭＯＳイメージセンサ製造工程を表す断面図である。
【図８】本発明の一実施の形態に係るＣＭＯＳイメージセンサ製造工程を表す断面図である。
【図９】本発明の一実施の形態に係るＣＭＯＳイメージセンサ製造工程を表す断面図である。
【符号の説明】
Ｔｘ  トランスファゲート
Ｒｘ  リセットゲート
ＭＤ  ドライブゲート
Ｓｘ  セレクトゲート
ＢＰＤ  埋設フォトダイオード
３２１ａ  ＴＥＯＳ酸化膜パターン
３２１ｂ  ＴＥＯＳ酸化膜スペーサ
３２４ａ  Ｎ＋フローティング接合部
３２４ｂ  Ｎ＋ドレイン接合部
３２４ｃ  ソース／ドレインＮ＋拡散領域
３２５  シリサイド膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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