(57)【特許請求の範囲】
【請求項１】
第１導電型半導体基板に設けられた第２導電型のウエルの表面に、互いに離間して、２つの第１導電型の拡散層と１つの第２導電型の拡散層とを備え、前記２つの第１導電型の拡散層の間の基板表面上に絶縁膜を介してゲート電極を備え、前記ゲート電極を１つの端子に接続し、前記２つの第１導電型の拡散層と前記１つの第２導電型の拡散層とを他の１つの端子に共通に接続して構成されてなる容量を２つ備え（「第１、第２の容量」という）、
前記第１導電型半導体基板に設けられた第２導電型のウエルの表面に互いに離間して、２つの第２導電型の拡散層を備え、前記２つの第２導電型の拡散層の間の基板表面上に絶縁膜を介してゲート電極を備え、前記ゲート電極を１つの端子に接続し、前記２つの第２導電型の拡散層を他の１つの端子に共通に接続して構成されてなる容量を２つ備え（「第３、第４の容量」という）、
前記第１の容量の前記ゲート電極と、前記第２の容量の前記２つの第１導電型の拡散層及び前記１つの第２導電型の拡散層と、前記第３の容量の前記ゲート電極と、前記第４の容量の前記２つの第２導電型の拡散層とを、互いに配線で接続して容量素子の第１の端子とし、
前記第１の容量の前記２つの第１導電型の拡散層及び前記１つの第２導電型の拡散層と、前記第２の容量の前記ゲート電極と、前記第３の容量の前記２つの第２導電型の拡散層と、前記第４の容量の前記ゲート電極とを、互いに配線で接続して容量素子の第２の端子とし、
前記第１の容量と前記第２の容量とが同一構成のレイアウトとされ、
前記第３の容量と前記第４の容量とが同一構成のレイアウトとされ、
前記第１の容量のゲートの面積と前記第３の容量のゲート面積の比、及び、前記第２の容量のゲートの面積と前記第４の容量のゲート面積の比が、容量値のバイアス依存を最小化する値に設定されている、ことを特徴とする容量素子。
【請求項２】
前記第１の容量の前記ゲート電極と前記第２の容量の前記ゲート電極が、第１導電型の不純物を添加したポリシリコンよりなり、
前記第３の容量の前記ゲート電極と前記第４の容量の前記ゲート電極が、第２導電型の不純物を添加したポリシリコンよりなる、ことを特徴とする請求項１に記載の容量素子。
【請求項３】
第１、及び第２のｐＭＯＳゲート容量と、
第１、及び第２のｎ型蓄積容量と、
第１、及び第２の端子と、
を備え、
前記第１の端子は、前記第１のｐＭＯＳゲート容量のｐ型ポリシリコンと、前記第２のｐＭＯＳゲート容量のｐ型拡散層及びｎ型拡散層と、前記第１のｎ型蓄積容量のｎ型ポリシリコンと、前記第２のｎ型蓄積容量のｎ型拡散層とに接続されており、
前記第２の端子は、前記第１のｐＭＯＳゲート容量のｐ型拡散層及びｎ型拡散層と、前記第２のｐＭＯＳゲート容量のｐ型ポリシリコンと、前記第１のｎ型蓄積容量のｎ型拡散層と、第２のｎ型蓄積容量のｎ型ポリシリコンとに接続され、
前記第１のｐＭＯＳゲート容量と前記第２のｐＭＯＳゲート容量とが同一構成のレイアウトとされ、
前記第１のｎ型蓄積容量と前記第２のｎ型蓄積容量とが同一構成のレイアウトとされ、
前記ｐＭＯＳゲート容量と前記ｎ型蓄積容量のポリシリコンゲートの面積の比が、容量値のバイアス依存を最小化する値に所定値に設定されている、ことを特徴とする容量素子。
【請求項４】
請求項１乃至３のいずれか一に記載の容量素子を備えている、ことを特徴とする半導体集積回路。
【請求項５】
請求項１乃至３のいずれか一に記載の容量素子を、ループフィルタを構成する容量として有する位相同期ループを備えている、ことを特徴とする半導体集積回路。
【請求項６】
請求項１乃至３のいずれか一に記載の容量素子を、デカップリング容量として備えている、ことを特徴とする半導体集積回路。
【請求項７】
請求項１乃至３のいずれか一に記載の容量素子を、差動信号線対の間に有する差動型の回路を備えている、ことを特徴とする半導体集積回路。
【請求項８】
請求項１乃至３のいずれか一に記載の容量素子を、スイッチトキャパシタ回路の容量として有する、ことを特徴とする半導体集積回路。
【請求項９】
請求項１乃至３のいずれか一に記載の容量素子を、位相補償容量として有する演算増幅回路を備えている、ことを特徴とする半導体集積回路。
【請求項１０】
第１導電型半導体基板に設けられた第２導電型の第１のウエルの表面に、互いに離間して、一の方向に沿って配置されている、第２導電型の第１の拡散層と、第１導電型の第２、第３の拡散層とを有し、前記第２、第３拡散層の間の基板表面上に絶縁膜を介して第１のゲート電極を備えた第１の容量と、
前記第１導電型半導体基板に設けられた第２導電型の第２のウエルの表面に、互いに離間して、一の方向に沿って配置されている、第２導電型の第４の拡散層と、第１導電型の第５、第６の拡散層とを有し、前記第５、第６拡散層の間の基板表面上に絶縁膜を介して第２のゲート電極を備えた第２の容量と、
前記第１導電型半導体基板に設けられた第２導電型の第３のウエルの表面に、互いに離間して第２導電型の第７、第８の拡散層を備え、前記第７、第８の拡散層の間の基板表面上に絶縁膜を介して第２のゲート電極を備えた第３の容量と、
前記第１導電型半導体基板に設けられた第２導電型の第４のウエルの表面に、互いに離間して第２導電型の第９、第１０の拡散層を備え、前記第９、第１０の拡散層の間の基板表面上に絶縁膜を介して第４のゲート電極を備えた第４の容量と、
を備え、
前記第１の容量と前記第２の容量同士は、互いに同一寸法のレイアウト構成とされ、前記一の方向に沿って隣り合って配置されており、
前記第３の容量と前記第４の容量同士は、互いに同一寸法のレイアウト構成とされ、前記一の方向に沿って隣り合って配置されており、
前記第１の容量と前記第３の容量同士は、前記一の方向と直交する方向に沿って隣り合って配置されており、
前記第２の容量と前記第４の容量同士は、前記一の方向と直交する方向に沿って隣り合って配置されており、
前記第１のゲート電極と、前記第４、第５、第６の拡散層と、前記第３のゲート電極と、前記第９、第１０の拡散層とが、配線で互いに接続されて容量素子の第１の端子とされ、
前記第２のゲート電極と、前記第１、第２、第３の拡散層と、前記第４のゲート電極と、前記第７、第８の拡散層とが、配線で互いに接続されて容量素子の第２の端子とされている、ことを特徴とする容量素子。
【請求項１１】
前記第１の容量のゲート領域及びその両側の前記第２、第３の拡散層と、前記第３の容量のゲート領域及びその両側の前記第７、第８の拡散層とは、それぞれ、前記一の方向と直交する方向に沿って整列して配置されており、
前記第２の容量のゲート領域及びその両側の前記第５、第６の拡散層と、前記第４の容量のゲート領域及びその両側の前記第９、第１０の拡散層とは、それぞれ、前記一の方向と直交する方向に沿って整列して配置されている、ことを特徴とする請求項１０に記載の容量素子。
【請求項１２】
前記第３のゲート電極に接続される前記第１のゲート電極に接続する第１の配線部と、前記第４の拡散層に接続する第２の配線部と、前記第５の拡散層と前記第９の拡散層とのそれぞれに接続する第３の配線部と、前記第６の拡散層と前記第１０の拡散層とのそれぞれに接続する第４の配線部とが、この順に配列されており、前記各配線部は、前記各配線部に共通接続する第５の配線部から櫛歯状に突出してなる第１の配線と、
前記第１の拡散層に接続する第１の配線部と、前記第７の拡散層と前記第２の拡散層とのそれぞれに接続する第２の配線部と、前記第８の拡散層と前記第３の拡散層とのそれぞれに接続する第３の配線部と、前記第２のゲート電極に接続される前記第４のゲート電極に接続する第４の配線部とが、前記一の側からこの順に配列されており、前記各配線部は、前記各配線部に共通接続する第５の配線部から櫛歯状に突出してなる第２の配線と、を有し、
前記第１の配線と前記第２の配線とは互いに対向配置されており、
前記第１の配線の第１の配線部は、前記第２の配線の第２、第３の配線部の間に配置され、前記第２の配線の第４の配線部は、前記第１の配線の第３、第４の配線部の間に配置される、ことを特徴とする請求項１０又は１１に記載の容量素子。
【請求項１３】
前記第１乃至第４のウエルのうち、複数のウエルが互いに同一ウエルよりなる、ことを特徴とする請求項１０乃至１２のいずれか一に記載の容量素子。
【請求項１４】
前記第１の容量の前記ゲート電極と前記第２の容量の前記ゲート電極が、第１導電型の不純物を添加したポリシリコンよりなり、
前記第３の容量の前記ゲート電極と前記第４の容量の前記ゲート電極が、第２導電型の不純物を添加したポリシリコンよりなる、ことを特徴とする請求項１０乃至１３のいずれか一に記載の容量素子。
【請求項１５】
請求項１０乃至１４のいずれか一に記載の前記容量素子を備えた半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、容量素子に関し、特に、半導体集積回路装置に作成して好適な容量素子に関する。
【０００２】
【従来の技術】
［バイアス依存のない容量素子の必要性］：
はじめにバイアス依存のない容量素子の必要性について説明する。容量値が、容量素子の両端に印可されるバイアス電圧に依存せずに一定である容量素子を必要とする集積回路は数多く、多岐にわたる。例えば、差動構成の回路、スイッチトキャパシタ回路、演算増幅回路である。特に、差動構成の回路は、ノイズの影響を受けにくいため、近年、多用される。
【０００３】
［容量素子への要求］：
容量値のバイアス依存以外にも、集積回路用の容量素子は、以下の２点の要求を満たす必要がある。
【０００４】
(1)ＣＭＯＳ標準プロセス以外に容量形成用の追加工程を必要としない。
【０００５】
(2)単位面積当たりの容量値が大きい。
【０００６】
上記(1)について、後述するように、バイアス依存のない容量は、容量形成用の工程を追加することにより実現できる。しかしながら、この工程の追加により、製造コストが増加する。この追加工程は、ある半導体チップ上に、バイアス依存のない容量を必要とする集積回路が１つでも存在すれば必要になる。従って、追加工程が必要となる頻度は高く、ＬＳＩの製造コストを押し上げる要因の一つになっている。そこで、ＣＭＯＳ標準プロセスだけで形成できる、バイアス依存のない容量素子が強く求められている。
【０００７】
上記(2)について、単位面積当たりの容量値が小さいと、容量素子の占める面積の増大により、チップ面積が増大し、製造コストが増加する。そこで、単位面積当たりの容量値が大きい容量素子が必要である。
【０００８】
従来の容量素子について説明する。図１４は、金属―絶縁膜―金属容量（以下、「ＭＩＭ容量」という）の断面構造を模式的に示す図である。図１４を参照すると、上部電極１０と下部電極１１の間に絶縁膜１２を挿入することにより、容量を形成している。上部電極１０、下部電極１１の電極材料としては、アルミニウム、銅、窒化チタニウム、不純物を添加したポリシリコン等が用いられる。絶縁膜１２には、シリコン酸化膜、シリコン窒化膜、タンタル酸化膜等が用いられる。
【０００９】
このＭＩＭ容量の製造にあたり、上部電極１０と下部電極１１のいずれか一方、あるいは両方と、絶縁膜１２を形成するための追加工程が別途必要である。
【００１０】
ＭＩＭ容量は、容量値のバイアス依存がない点は、優れているが、単位面積当たりの容量値が小さい。設計ルールが、０．１３μｍＣＭＯＳプロセスでは、１．０ｆＦ／μｍ２程度である。
【００１１】
図１５は、ポリシリコン―絶縁膜―拡散容量（以下、「ポリ−拡散容量」ともいう）の断面構造を模式的に示す図である。図１５を参照すると、ｐ型シリコン基板１８中のｎ型拡散層１４と、不純物を添加したポリシリコン１３との間にシリコン酸化膜１９を挿入することにより、容量を形成している。現在のＣＭＯＳ標準プロセスでは、ポリシリコン加工後にｎ型拡散層を形成している。例えば、通常、ゲートポリシリコンのパタン形成後、イオン注入でＬＤＤ領域（エクステンション領域）を形成し、ゲート側壁スペーサ形成後、ソース・ドレイン拡散層を形成しており、ポリシリコン加工後にｎ型拡散層を形成している。したがって、この容量を形成するために、図１５のｎ型拡散層１４を、別途形成するための追加工程が必要である。
【００１２】
図１５に示した構成の容量素子においては、ポリシリコン１３直下のｎ型拡散層１４は、常に、蓄積状態であるため、容量値のバイアス依存はほとんどない。
【００１３】
そして、シリコン酸化膜１９として、ＭＯＳトランジスタと同じゲート酸化膜を用しているため、酸化膜が薄く、単位面積当たりの容量値は大きい。０．１３μｍＣＭＯＳプロセスでは９．６ｆＦ／μｍ２程度である。
【００１４】
図１６は、ｐＭＯＳゲート容量の断面構造を模式的に示す図である。図１６を参照すると、ｐ型シリコン基板１８において、ｎウエル１７中にｐ型拡散層１５とｎ型拡散層１４を形成し、シリコン酸化膜１９を介して、ｐ型不純物を添加したポリシリコン２１（「ｐ型ポリシリコン」という）を形成する。この構成の容量素子は、通常のｐＭＯＳトランジスタの構造そのものであるので、その製造にあたり、追加工程は不要である。
【００１５】
ｐ型ポリシリコン２１を第１の端子３０に、ｐ型拡散層１５とｎ型拡散層１４を第２の端子３１としている。
【００１６】
図１７に、電源電圧１．５Ｖ、０．１３μｍＣＭＯＳプロセスにおけるｐＭＯＳゲート容量（図１６参照）の容量−バイアス電圧特性を示す。第２の端子３１に対する第１の端子３０のバイアス電圧を正から負に変化させるに伴い、ｐ型ポリシリコン２１直下のｎウエル領域１７が蓄積状態(accumulation  mode)から空乏状態（depletion mode）を経て反転状態(inversion mode)に変化する。図１７に示すように、バイアス電圧により容量値が４倍程度変化し、問題である。
【００１７】
図１８は、容量素子の別の構成として、ｎ型蓄積容量（「蓄積容量」とも略記される）の断面構造を模式的に示す図である。ｐ型シリコン基板１８において、ｎウエル１７中にｎ型拡散層１４を形成し、シリコン酸化膜１９を介して、ｎ型不純物を添加したポリシリコン２０（「ｎ型ポリシリコン」という）を形成する。
【００１８】
このｎ型蓄積容量は、通常のｎＭＯＳトランジスタのｐウエルをｐＭＯＳトランジスタ用のｎウエルに差し替えた構造であるので、追加工程は不要である。
【００１９】
ｎ型ポリシリコン２０を第１の端子３０に、ｎ型拡散層１４を第２の端子３１としている。
【００２０】
図１９は、１．５Ｖ、０．１３μｍＣＭＯＳプロセスにおける蓄積容量の容量−バイアス電圧特性を示す図である。第２の端子３１に対する第１の端子３０のバイアス電圧を正から負に変化させるに伴い、ｎ型ポリシリコン２０直下のｎウエル領域１７が蓄積状態から空乏状態に変化し、容量値が減少するため、バイアス電圧により容量値が４倍程度変化し、問題である。
【００２１】
【発明が解決しようとする課題】
上記したように、これまでの容量素子は、容量値のバイアス依存が小さい容量素子を実現するために、ＣＭＯＳ標準プロセスに対して容量形成用の追加工程が新たに必要になる、という問題点がある。
【００２２】
したがって、本発明が解決しようとする課題は、容量値のバイアス依存が小さい容量素子を、容量形成用の追加工程を必要とせずに作成可能とした素子、及び半導体集積回路を提供することにある。
【００２３】
【課題を解決するための手段】
上記課題を解決するための手段を提供する本発明の１つのアスペクトに係る容量素子は、容量値のバイアス依存のある容量素子を複数個接続することにより、所望の特性を実現するものである。本発明に係る容量素子において、容量値のバイアス依存をなくしている。本発明に係る容量素子において、容量素子の両方の端子に関して、対称である。
【００２４】
本発明に係る容量素子は、第１導電型半導体基板に設けられた第２導電型のウエルの表面に、互いに離間して、第１導電型の２つの拡散層と、１つの第２導電型の拡散層を備え、前記２つの第１導電型の拡散層の間の基板表面上に絶縁膜を介して、ゲート電極を備え、前記ゲート電極を１つの端子に接続し、前記２つの第１導電型の拡散層と前記第２導電型の拡散層を他の１つの端子に共通に接続してなる構成の容量を２つ備え（「第１、第２の容量」という）、前記第１導電型半導体基板に設けられた第２導電型のウエルの表面に互いに離間して、第２導電型の２つの拡散層を備え、前記２つの第２導電型の拡散層の間の基板表面上に絶縁膜を介してゲート電極を備え、前記ゲート電極を１つの端子に接続し、前記２つの第２導電型の拡散層を他の１つの端子に共通に接続してなる構成の容量を２つ備え（「第３、第４の容量」という）、前記第１の容量の前記ゲート電極と、前記第２の容量の前記２つの第１導電型の拡散層及び前記第２導電型の拡散層と、前記第３の容量の前記ゲート電極と、前記第４の容量の前記２つの第２導電型の拡散層とを、互いに配線で接続して容量素子の第１の端子とし、前記第１の容量の前記２つの第１導電型の拡散層及び前記第２導電型の拡散層と、前記第２の容量の前記ゲート電極と、前記第３の容量の前記２つの第２導電型の拡散層と、前記第４の容量の前記ゲート電極とを、互いに配線で接続して容量素子の第２の端子としている。
【００２５】
すなわち、本発明は、第１の端子が、第１のｐＭＯＳゲート容量のｐ型ポリシリコンと、第２のｐＭＯＳゲート容量のｐ型拡散層及びｎ型拡散層と、第１のｎ型蓄積容量のｎ型ポリシリコンと、第２のｎ型蓄積容量のｎ型拡散層に接続されており、第２の端子が、第１のｐＭＯＳゲート容量のｐ型拡散層及びｎ型拡散層と、第２のｐＭＯＳゲート容量のｐ型ポリシリコンと、第１のｎ型蓄積容量のｎ型拡散層と、第２のｎ型蓄積容量のｎ型ポリシリコンに接続されている。本発明に係る容量素子においては、第１のｐＭＯＳゲート容量と第２のｐＭＯＳゲート容量を同一のレイアウトとし、同様に、第１のｎ型蓄積容量と第２のｎ型蓄積容量を同一のレイアウトとしている。また、本発明に係る容量素子においては、ｐＭＯＳゲート容量とｎ型蓄積容量の面積の比を所定の値に設定し、容量値のバイアス依存をなくすようにしている。
【００２６】
また、上記課題を解決するための手段を提供する本発明の他のアスペクトに係る半導体集積回路は、上記した本発明に係る容量素子を備えている。本発明の他のアスペクトに係る半導体集積回路は、上記した本発明に係る容量素子を位相同期ループ（ＰＬＬ）に備えた構成としてもよい。本発明の他のアスペクトに係る半導体集積回路は、上記した本発明に係る容量素子をデカップリング容量として備えた構成としてもよい。本発明の他のアスペクトに係る半導体集積回路は、上記した本発明に係る容量素子を差動構成の回路に備えた構成としてもよい。本発明の他のアスペクトに係る半導体集積回路は、上記した本発明に係る容量素子をスイッチトキャパシタ回路に備えた構成としてもよい。本発明の他のアスペクトに係る半導体集積回路は、上記した本発明に係る容量素子を演算増幅回路に備えた構成としてもよい。
【００２７】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明において、容量値のバイアス依存が小さい容量素子を実現できる原理を説明する。まず、第１のｎ型蓄積容量（図１８参照）と、第１のｎ型蓄積容量の端子接続を反転させた第２の蓄積容量の合成容量に着目する。図２０に、ｎ型蓄積容量の容量−バイアス電圧特性を示す。図１８において、ポリシリコン２０直下のｎウエル領域１７は、バイアス電圧がフラットバンド電圧（flat-band volatge）VFB1を境に、蓄積状態と空乏状態の間を変化する。フラットバンド電圧における容量値がフラットバンド容量CFBである。蓄積状態で最大容量Cmaxとなり、空乏状態で最小容量Cminとなる。バイアス電圧0Vにおける容量値をC0と定義する。
【００２８】
VFB1を式（１）に、CFBを式（２）に、Cmaxを式（３）に、Cminを式（４）にそれぞれ示す。
【００２９】
0004110792.tif 000002
【００３０】
0004110792.tif 000003
【００３１】
0004110792.tif 000004
【００３２】
0004110792.tif 000005
【００３３】
但し、Egはバンドギャップ、qは電荷素量、ΨBはフェルミレベルと真性レベルの差、toxはシリコン酸化膜厚、LDはデバイ長、εoxはシリコン酸化膜の誘電率、εSiはシリコンの誘電率、WDは空乏層幅を表す。
【００３４】
ゲート電極にVFB1を印加すると半導体表面のエネルギーバンドはフラットな状態となり、このときのゲート容量（式（２））はシリコン酸化膜厚toxで規定されるCoxと、半導体内のデバイ長LD分の容量の直列接続されたものとなる。
【００３５】
式（１）において、シリコン酸化膜の固定電荷や界面順位の影響は無視した。式（１）より、VFB1は常に負の値である。また、式（２）から式（４）にＣＭＯＳプロセスのデバイスパラメータを代入すると、負の値であるVFB1における容量CFBに関して、式（５）の関係が成り立つ。
【００３６】
0004110792.tif 000006
【００３７】
従って、C0に関して、式（６）の関係が成り立つ。
【００３８】
0004110792.tif 000007
【００３９】
これは、第１のｎ型蓄積容量と、第１のｎ型蓄積容量の端子を反転させた第２の蓄積容量の合成容量が、常にバイアス電圧0Vで最大となることを意味している。
【００４０】
図２１に、第１のｎ型蓄積容量４０と第２のｎ型蓄積容量４１それぞれと合成容量４２のバイアス電圧依存を示す。バイアス電圧0Vで合成容量が最大となり、バイアス電圧の絶対値が増加するに従い、容量値が減少している。
【００４１】
次に、第１のｐＭＯＳゲート容量（図１６参照）と、第１のｐＭＯＳゲート容量の端子接続を反転させた第２のｐＭＯＳゲート容量の合成容量に着目する。図２２に、ｐＭＯＳゲート容量の容量−バイアス電圧特性を示す。図１６において、ポリシリコン１９直下のｎウエル領域１７は、しきい電圧Ｖtを境に反転状態と空乏状態の間を変化し、フラットバンド電圧VFB2を境に空乏状態と蓄積状態の間を変化する。空乏状態で容量が最小となる。バイアス電圧0Vにおける容量値をC0と定義する。VFB2を式（７）に示す。
【００４２】
0004110792.tif 000008
【００４３】
式（７）より、VFB2は常に正の値である。一方、エンハンスメントモードである限り、しきい値電圧Vtは負の値である。従って、C0がほぼ容量の最小値であるので、第１のｐＭＯＳゲート容量と、第１のｐＭＯＳゲート容量の端子を反転させた第２のｐＭＯＳゲート容量の合成容量が、常にバイアス電圧0Vで最小となることを意味している。
【００４４】
図２３に、第１のｐＭＯＳゲート容量４３（図１６参照）と、第１のｐＭＯＳゲート容量４３と端子接続を反転した第２のｐＭＯＳゲート容量４４それぞれと合成容量４２のバイアス電圧依存を示す。バイアス電圧0Vで合成容量が最小となり、バイアス電圧の絶対値が増加するに従い、容量値が増加している。
【００４５】
以上により、第１のｎ型蓄積容量と第１のｎ型蓄積容量の端子を反転させた第２の蓄積容量の合成容量の容量−バイアス電圧特性（図２１参照）と、第１のｐＭＯＳゲート容量と、第１のｐＭＯＳゲート容量の端子を反転させた第２のｐＭＯＳゲート容量の合成容量の容量−バイアス電圧特性（図２３参照）とを適切な比率で合成することにより、図４に示すように、容量値のバイアス依存が小さい容量素子を実現することができる。本発明の一実施の形態に係る容量素子は、第1、第２のｐＭＯＳゲート容量（４３、４４）と、第１、第２のｎ型蓄積容量（４０、４１）と、第１、第２の端子（３０、３１）とを備え、第１の端子（３０）は、第１のｐＭＯＳゲート容量（４３）のｐ型ポリシリコンと、第２のｐＭＯＳゲート容量（４４）のｐ型拡散層及びｎ型拡散層と、第１のｎ型蓄積容量（４０）のｎ型ポリシリコンと、第２のｎ型蓄積容量（４１）のｎ型拡散層とに接続され、第２の端子（３１）は、第１のｐＭＯＳゲート容量（４３）のｐ型拡散層及びｎ型拡散層と、第２のｐＭＯＳゲート容量（４４）のｐ型ポリシリコンと、第１のｎ型蓄積容量（４０）のｎ型拡散層と、第２のｎ型蓄積容量（４１）のｎ型ポリシリコンとに接続されている。
【００４６】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。電源電圧１．５Ｖ、０．１３μｍＣＭＯＳプロセス技術を用いて容量素子を試作した。以下、この具体例に即して説明する。
【００４７】
[第１の実施例]
図１は、本発明の第１の実施例の構成を模式的に示した図である。図１を参照すると、第１の実施例に係る容量素子は、ｐ型シリコン基板１８に、図１６に示したｐＭＯＳゲート容量を２つと、図１８に示したｎ型蓄積容量（「蓄積容量」と略記される）を２つ形成して構成されている。この実施例において。容量形成用の追加工程は、不要である。
【００４８】
第１の端子３０を、第１のｐＭＯＳゲート容量４３のｐ型ポリシリコン２１と、第２のｐＭＯＳゲート容量４４のｐ型拡散層１５及びｎ型拡散層１４と、第１の蓄積容量４０のｎ型ポリシリコン２０と、第２の蓄積容量４１のｎ型拡散層１４に接続する。第２の端子３１を、第１のｐＭＯＳゲート容量４３のｐ型拡散層１５及びｎ型拡散層１４と、第２のｐＭＯＳゲート容量４４のｐ型ポリシリコン２１と、第１の蓄積容量４０のｎ型拡散層１４と、第２の蓄積容量４１のｎ型ポリシリコン２０に接続する。
【００４９】
図２は、本発明の一実施例に係る容量素子を備えた半導体装置のレイアウトを模式的に示す図である。図２を参照すると、第１、第２のｐＭＯＳゲート容量４３、４４と、第１、第２の蓄積容量４０、４１とが格子状に配列されている。第１のｐＭＯＳゲート容量４３は、ｐ型シリコン基板に設けられた第１のｎウエル１７１の表面に、互いに離間して、一の方向に沿って配置されている、ｎ型の第１の拡散層１４と、ｐ型の第２、第３の拡散層１５を有し、第２、第３拡散層１５の間の基板表面上に絶縁膜を介してｐ型の不純物を添加した第１のポリシリコン２１を備えている。領域５０１は、両側に第２、第３拡散層１５を有するゲート領域（面積＝ゲート長×ゲート幅）を示している。その隣の第２のｐＭＯＳゲート容量４４は、第２のｎウエル１７２の表面に、互いに離間して、一の方向に沿って配置されている、ｎ型の第４の拡散層１４と、ｐ型の第５、第６の拡散層１５を有し、第５、第６拡散層１５の間の基板表面上に絶縁膜を介して、ｐ型の不純物を添加した第２のポリシリコン２１を備えている。領域５０２は、両側に第５、第６拡散層１５を有するゲート領域（面積＝ゲート長×ゲート幅）を示している。第１の蓄積容量４０は、第１のｎ型ウエル１７１の表面に、互いに離間したｎ型の第７、第８の拡散層１４を備え、第７、第８の拡散層の間の基板表面上に絶縁膜を介してｎ型の不純物を添加した第３のポリシリコン２０を備えている。領域５０３は、両側に第７、第８の拡散層１４を有するゲート領域（面積＝ゲート長×ゲート幅）を示している。第２の蓄積容量４１は、第２のｎウエル１７２の表面に、互いに離間したｎ型の第９、第１０の拡散層１４を備え、第９、第１０の拡散層の間の基板表面上に絶縁膜を介してｎ型の不純物を添加した第４のポリシリコン２０を備えている。領域５０４は、両側に第９、第１０の拡散層１４を有するゲート領域（面積＝ゲート長×ゲート幅）を示している。
【００５０】
第１のｐＭＯＳゲート容量４３と第２のｐＭＯＳゲート容量４４同士は、同一の寸法のレイアウト構成とされ、一の方向に沿って、隣り合って配置されている。また第１の蓄積容量４０と第２の蓄積容量４１同士は、同一寸法のレイアウト構成とされ前記一の方向に沿って隣り合って配置されている。さらに、第１のｐＭＯＳゲート容量４３と第１の蓄積容量４０同士は、前記一の方向と直交する方向に沿って隣り合って配置されている。そして、第２のｐＭＯＳゲート容量４４と第２の蓄積容量４１同士は、前記一の方向と直交する方向に沿って隣り合って配置されている。第１のｐＭＯＳゲート容量４３と第１の蓄積容量４０において、ゲート領域５０１とその両側の第２、第３の拡散層１５と、ゲート領域５０３とその両側の第７、第８の拡散層１４は、それぞれ、前記一の方向と直交する方向に沿って整列して配置されている。第２のｐＭＯＳゲート容量４４と第２の蓄積容量４１において、ゲート領域５０２とその両側の第４、第５の拡散層１５と、ゲート領域５０４とその両側の第９、第１０の拡散層１４は、それぞれ、前記一の方向と直交する方向に沿って整列して配置されている。第１のｐＭＯＳゲート容量４３のポリシリコン２１と、第２のｐＭＯＳゲート容量４４の第４、第５、第６の拡散層と、第１の蓄積容量４０のポリシリコン２０と、第２の蓄積容量４１の第９、第１０の拡散層は、配線層上の第１の配線５１１で互いに接続されており、第２のｐＭＯＳゲート容量４４のポリシリコン２１と、第１のｐＭＯＳゲート容量４３の第１、第２、第３の拡散層と、第２の蓄積容量４１のポリシリコン２０と、第１の蓄積容量４０の第７、第８の拡散層とが、配線層上の第２の配線５１２で互いに接続されている。第１の配線５１１は、第１、２のｐＭＯＳゲート容量４３、４４の領域外から容量素子の領域内に延在されている櫛歯状の４本の配線を有し、それぞれに対応する、ゲートポリシリコン２１、拡散層１４、１５とコンタクト５２によって接続され、第１の配線５１１に対向して配置される第２の配線５１２は、第１、２の蓄積容量４０、４１の領域外から容量素子の領域内に延在されている櫛歯状の４本の配線を有し、それぞれ、対応する拡散層１４、１５、ゲートポリシリコン２０とコンタクト５２によって接続されている。第１の配線５１１と第２の配線５１２は、容量素子の２つの端子として用いられる。なお、第１のｐＭＯＳゲート容量４３のポリシリコン２１と第１の蓄積容量４０のポリシリコン２０とはそれぞれコンタクト５２を介して配線接続されており、第２のｐＭＯＳゲート容量４４のポリシリコン２１と第２の蓄積容量４１のポリシリコン２０とはそれぞれコンタクト５２を介して配線接続されている。
【００５１】
容量の２端子間のバイアスの正負に関して、容量値のバイアス依存特性を対称にするために、第１のｐＭＯＳゲート容量４３と、第２のｐＭＯＳゲート容量４４は同一のレイアウトとする。同様に、第１の蓄積容量４０と、第２の蓄積容量４１は同一のレイアウトとする。
【００５２】
第１と第２のｐＭＯＳゲート容量４３、４４のゲート領域５０の面積を、第１と第２の蓄積容量４０、４１のゲート領域５０の面積の０．１５倍程度にすると、容量値のバイアス依存が最も小さくなり、好適である。この比率は、使用する様々なＣＭＯＳプロセスについて、一意に決まるので、比率を、予めルールとして決めておき、設計者は、このルールに従って、本発明の容量素子の設計を行えばよい。
【００５３】
そして、周波数特性を良くしたい場合には、ｎ型ポリシリコン２０及びｐ型ポリシリコン２１の長さ及び幅を短くレイアウトすればよい。ゲート領域の面積の縮減により、ゲート容量値とチャネル部の抵抗値が減少し、周波数特性が改善する。
【００５４】
第１の実施例に係る容量素子の容量値のバイアス依存について説明する。図３は、本発明の第１の実施例による容量素子の容量−バイアス電圧特性（実測値）を示す図である。容量値のバイアス依存が小さく、容量変動量は±３％である。単位ゲート領域面積当たりの容量は６．３ｆＦ／μm2であり、ポリシリコン−拡散容量の９．６ｆＦ／μm2と比べ３４％小さいが、ＭＩＭ容量の１．０ｆＦ／μm2よりははるかに大きい。
【００５５】
次に、本発明の第１の実施例に係る容量素子の等価回路について説明する。図５は、本発明の一実施例による容量素子（図１）の等価回路を示す図である。第１の端子３０と第２の端子３１の間のゲート容量６０が容量素子としての真性成分であり、第１の端子３０、あるいは第２の端子３１と接地間の、ｎウエル−ｐ基板容量６１が寄生成分である。
【００５６】
前述したように、レイアウトを対称に行うことで、第１の端子３０のｎウエル−ｐ基板容量６１と、第２の端子３１のｎウエル−ｐ基板容量６１は互いに等しい。ｎウエル−ｐ基板容量６１は、ゲート容量６０の１．７％と小さく、優れている。
【００５７】
これに対し、図１４に示したＭＩＭ容量や、図１５に示したポリシリコン−拡散容量では、寄生成分の容量が真性成分の容量の１０％〜２０％と大きい。
【００５８】
本発明の第１の実施例により、容量値のバイアス依存が±３％と小さく、単位面積当たりの容量が中程度（６．３ｆＦ／μｍ２）の容量素子を、容量形成用の追加工程を必要とせずに、作製することが可能となった。
【００５９】
従来のＭＩＭ容量やポリ−拡散容量に対する本発明の第１の実施例のメリットは、追加工程を必要としない点である。
【００６０】
従来のｐＭＯＳゲート容量や蓄積に対して、本発明の第１の実施例は、容量値のバイアス依存性が小さい、という利点を有している。
【００６１】
[第２の実施例]
図６は、本発明の第２の実施例を説明するための図である。図６は、位相同期ループ（以下、「ＰＬＬ」という）の構成を示すブロック図である。入力７０と出力７１が位相比較器７２に入力され、位相比較器７２から制御電圧７７が出力される。制御電圧７７はループフィルタ７３を経由して電圧制御発振器７４に入力される。ループフィルタ７３は、抵抗７５と容量７６から構成される。
【００６２】
従来は、容量素子７６として、図１８に示す蓄積容量が用いられてた。しかし、蓄積容量では、図１９に示すように、制御電圧７７が０．５Ｖ以下になると容量値が減少してしまう。制御電圧７７によってループフィルタ７３の容量値が変化すると、ＰＬＬの伝達関数が変化し、ジッタが増加する、という問題があった。ＬＳＩの電源電圧は年々低下しているため制御電圧７７も低下しており、この問題はより顕在化している。
【００６３】
そこで、本発明の第２の実施例に係るＰＬＬでは、前記第１の実施例で説明した容量素子を、ループフィルタ７３の容量素子７６として用いている。すなわち、ループフィルタ７３の容量素子７６は、図１及び図２に示した容量素子から構成されており、容量素子７６の容量値は端子電圧に依存しない。すなわち制御電圧７７によってループフィルタ７３の容量値が変化せず、ＰＬＬの特性を改善することができる。
【００６４】
［第３の実施例］
図７は、本発明の第３の実施例を説明するための図である。回路のスイッチング電流による電源線８０、接地線８１のノイズを低減するために、電源線８０と接地線８１間にデカップリング容量８２が挿入されている。
【００６５】
従来はデカップリング容量８２として、図１６に示す蓄積容量や、ｎＭＯＳゲート容量、図１８に示すｐＭＯＳゲート容量が用いられていた。
【００６６】
しかしながら、バイアス依存が最も小さい蓄積容量でも、図１９に示すように電源線８０と接地線８１間の電圧が０．５Ｖ以下になると容量値が減少してしまう。従って、電源線８０、接地線８１のノイズが大きくなればなるほど、電源線８０と接地線８１間の電圧が減少し、容量値も減少するため、デカップリング容量８２によるノイズ低減効果が減少する問題が生じる。また、ＬＳＩの電源電圧は年々低下しているため、この問題は今後、顕在化すると思料される。
【００６７】
そこで、本発明の第３の実施例では、前記第１の実施例で説明した容量素子をデカップリング容量８２として用いている。かかる構成により、デカップリング容量値がノイズ量や電源電圧に依存しなくなり、電源線８０、接地線８１のノイズを効果的に低減することができる。
【００６８】
［第４の実施例］
次に、本発明の第４の実施例について、図８と図９を参照して説明する。図８は、比較例として、従来の差動構成のＰＬＬ回路の構成を示す図である。入力７０と出力７１が位相比較器７２に入力され、位相比較器７２から第１の制御電圧７８と第２の制御電圧７９が出力される。第１の制御電圧７８と第２の制御電圧７９は差動信号である。第１の制御電圧７８と第２の制御電圧７９はループフィルタ７３を経由して電圧制御発振器７４に入力される。一般に、ＰＬＬで用いられるループフィルタ７３の容量値は数100pFと大きく、ＰＬＬの面積の大部分を占める。従来の回路では、ループフィルタ７３の容量素子７６として、図１８の蓄積容量が用いられる。しかし、蓄積容量の場合、図１９に示したように、バイアス電圧の正負により容量値が大きく変化するため、第１の制御電圧７８と第２の制御電圧７９の間に容量を挿入することができず、第１の制御電圧７８と接地電圧間、第２の制御電圧７９と接地電圧間のそれぞれに対して、１つの抵抗７５と１つの容量７６が用いられていた。
【００６９】
このため、図６に示したシングル構成のＰＬＬに比べ、差動構成のＰＬＬは容量７６の面積が２倍に増大し、ＰＬＬの面積もほぼ２倍に増大する、という問題がある。
【００７０】
図９は、本発明に係る容量素子をループフィルタ７３に用いたＰＬＬ回路の構成を示す図である。本発明による容量素子７６は、容量値のバイアス依存が小さいので、第１の制御電圧７８と第２の制御電圧７９との間に挿入することができる。
【００７１】
第１の制御電圧７８と第２の制御電圧７９は差動信号であるため、必要な容量値は、図６のシングル構成（シングルエンド構成）のＰＬＬのループフィルタの容量値の半分でよい。また、容量値の総和は、図８の従来の差動構成のＰＬＬの１／４倍でよい。
【００７２】
前記第１の実施例に係る容量素子が、図１８の蓄積容量に比べ、単位面積あたりの容量値が３４％小さいことを考慮すると、本発明により、ループフィルタの容量の面積を、従来の３８％に減らすことが可能となった。
【００７３】
［第５の実施例］
次に本発明の第５の実施例について説明する。図１０は、本発明の第５の実施例の構成を示す図であり、スイッチトキャパシタを用いた積分器の回路構成が示されている。図１０を参照すると、この積分器は、１つの演算増幅器９０と、４つのスイッチ９１、９２、９３、９４と、２つの容量９５、９６とから構成される。サンプリングモードでは、第１のスイッチ９１と、第３のスイッチ９３を閉じ、第２のスイッチ９２と第４のスイッチ９４を開き、入力７０を第１の容量９５にサンプリングする。第２の容量９６は前回の値を保持している。
【００７４】
積分モードでは、第１のスイッチ９１と第３のスイッチ９３を開き、第２のスイッチ９２と第４のスイッチ９４を閉じると、第１の容量９５の電荷が第２の容量９６に加えられ、積分結果が出力される。
【００７５】
ここで、第１の容量９５に注目する。第１の容量９５において、サンプリングモードと積分モードとで、接地される端子が逆転するため、第１の容量９５に印可されるバイアス電圧は、正の値から負の値まで連続的に変化する。
【００７６】
従って、従来は、第１の容量９５に、図１４に示したＭＩＭ容量が用いられていた。
【００７７】
この実施例では、前記第１の実施例に係る容量素子（図１及び図２参照）を第１の容量９５として用いることにより、容量形成用の追加工程が不要となり、容量の面積を、従来の１６％に減らすことが可能となった。
【００７８】
［第６の実施例］
次に本発明の第６の実施例について説明する。図１１は、本発明の第６の実施例を説明するための図であり、演算増幅器の構成がブロック図で示されている。図１１を参照すると、この演算増幅器は、差動入力信号を入力する差動増幅器９７、増幅段９８、バッファ９９を備えている。演算増幅器では、発振を防止するために、数100fFから数pF程度の位相補償用の容量７６が用いられる。
【００７９】
図１１に示すように、この位相補償容量７６は、増幅段７８の入力と出力間に挿入される。位相補償容量７６に印可されるバイアス電圧は、正の値から負の値まで連続的に変化する。
【００８０】
従来は、位相補償容量７６に、図１４に示したＭＩＭ容量が用いられていた。この実施例では、前記第１の実施例に係る容量素子を位相補償容量７６として用いることにより、容量形成用の追加工程が不要となり、容量の面積を従来の１６％に減らすことが可能となった。
【００８１】
以上、本発明による容量素子を適用した５つの回路を例に説明したが、この発明は他の回路（アナログ−デジタル変換器、デジタル−アナログ変換器等）、サンプルアンドホールド回路、チャージポンプ等に適用できることは勿論である。すなわち、端子間電圧が時変し、その容量値が端子間電圧に依存せずに一定とされる応用例に用いて好適とされる。図１、図２に示した容量素子は、ライブラリに、基本キャパシタセルとして登録しておいてもよい。
【００８２】
［第７の実施例］
図１２は、本発明の第７の実施例を説明するための図である。２つの同一の容量素子７６の直列接続で構成されている。図２４は、図１２の容量素子単体の容量値のバイアス依存を示す図である。−１Ｖから１Ｖの範囲でのみ容量値がバイアスによって変化している。しかし、−２Ｖから２Ｖの範囲で変化する容量素子が必要な場合、この容量素子単体では要求を満たせない。
【００８３】
そこで、図１２に示すように、２つの容量素子を直列に接続する。図１２に示した２つの容量素子７６を直列接続して構成される容量素子の容量値のバイアス依存の一例を、図１３に示す。容量の絶対値は、図２４に比べ半減するが、−２Ｖから２Ｖの範囲で変化する容量素子を実現することに成功している。
【００８４】
以上本発明を上記各実施例に即して説明したが、本発明は、上記実施例の構成に限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内において、当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００８５】
【発明の効果】
以上説明したように、本発明に係る容量素子及び半導体集積回路によれば、容量値のバイアス依存が小さい容量素子を、容量形成用の追加工程を必要とせずに、実現することができる、という効果を奏する。
【００８６】
本発明に係る容量素子及び半導体集積回路によれば、単位面積当たりの容量値が大きいことから、面積効率に優れている。上記したように、本発明を実施した一例によれば、従来のＭＩＭ容量と比較し、容量の面積を、１６％程度まで縮減することが可能とされている。
【図面の簡単な説明】
【図１】本発明の第１の実施例の断面を模式的に示す図である。
【図２】本発明の第１の実施例を示すレイアウト図である。
【図３】本発明の第１の実施例の容量値のバイアス依存を示す図である。
【図４】合成容量の容量値のバイアス依存を示す図である。
【図５】本発明の第１の実施例の等価回路を示す図である。
【図６】本発明の第２の実施例の構成を示す図である。
【図７】本発明の第３の実施例の回路構成を示す図である。
【図８】従来の差動構成のＰＬＬの回路構成を示す図である。
【図９】本発明の第４の実施例の回路構成を示す図である。
【図１０】本発明の第５の実施例の回路構成を示す図である。
【図１１】本発明の第６の実施例の回路構成を示す図である。
【図１２】本発明の第７の実施例の回路構成を示す図である。
【図１３】本発明の第７の実施例の容量値のバイアス依存を示す図である。
【図１４】従来のＭＩＭ容量の断面を模式的に示す図である。
【図１５】従来のポリ−拡散容量の断面を模式的に示す図である。
【図１６】従来のｐＭＯＳゲート容量の断面を模式的に示す図である。
【図１７】従来のｐＭＯＳゲート容量の容量値のバイアス依存を示す図である。
【図１８】従来の蓄積容量の断面を模式的に示す図である。
【図１９】従来の蓄積容量の容量値のバイアス依存を示す図である。
【図２０】蓄積容量の容量値のバイアス依存を示す図である。
【図２１】蓄積容量の合成容量の容量値のバイアス依存を示す図である。
【図２２】ｐＭＯＳゲート容量の容量値のバイアス依存を示す図である。
【図２３】ｐＭＯＳゲート容量の合成容量の容量値のバイアス依存を示す図である。
【図２４】従来の容量素子の容量値のバイアス依存を示す図である。
【符号の説明】
１０  上部電極
１１  下部電極
１２  絶縁膜
１３  不純物を添加したポリシリコン
１４  ｎ型拡散層
１５  ｐ型拡散層
１７  ｎウエル
１８  ｐ型シリコン基板
１９  シリコン酸化膜
２０  ｎ型ポリシリコン
２１  ｐ型ポリシリコン
３０  第１の端子
３１  第２の端子
４０  第１の蓄積容量
４１  第２の蓄積容量
４２  合成容量
４３  第１のｐＭＯＳゲート容量
４４  第２のｐＭＯＳゲート容量
５０  ゲート領域
５１  配線
５２  コンタクト
６０  ゲート容量
６１  ｎウエル−ｐ基板容量
７０  入力
７１  出力
７２  位相比較器
７３  ループフィルタ
７４  電圧制御発振器
７５  抵抗
７６  容量
７７  制御電圧
７８  第１の制御電圧
７９  第２の制御電圧
８０  電源線
８１  接地線
８２  デカップリング容量
９０  演算増幅器
９１  第１のスイッチ
９２  第２のスイッチ
９３  第３のスイッチ
９４  第４のスイッチ
９５  第１の容量
９６  第２の容量
９７  差動増幅器
９８  増幅段
９９  バッファ
【図１】
0004110792.tif 000009
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004110792.tif 000015
【図８】
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【図９】
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【図１０】
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【図１１】
0004110792.tif 000019
【図１２】
0004110792.tif 000020
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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