(57)【特許請求の範囲】
【請求項１】
負荷へ出力信号を供給するための出力端子を含む増幅器であって、該増幅器の供給電圧端子へ結合された第１の主端子と、前記出力端子へ結合された第２の主端子と、制御端子とを有する出力トランジスタを含む増幅器と、
前記出力トランジスタが線形状態に入ることを回避するための制御手段であって、前記第２の主端子と前記第１の主端子との間の出力電圧が規定のレベルよりも低い場合に、前記制御端子と前記第１の主端子との間の制御電圧を低下させるように形成された制御手段と、
前記制御電圧を低減させるために前記増幅器へ制御電流を供給すべく駆動される相互コンダクタ手段と、
を備え、
前記制御手段は、レベル検出手段を備えるとともに、
前記レベル検出手段は、基準電圧を受けるために結合された制御端子、第１の主端子および前記出力端子へ結合された第２の主端子を有するレベル検出トランジスタと、前記制御端子と前記レベル検出トランジスタの前記第１の主端子との間を結合する抵抗経路とを含み、
前記レベル検出トランジスタの前記第１の主端子と前記制御端子との間の電圧は電圧差を成すことを特徴とする電子回路。
【請求項２】
負荷へ出力信号を供給するための出力端子を含む増幅器であって、該増幅器の供給電圧端子へ結合された第１の主端子と、前記出力端子へ結合された第２の主端子と、制御端子とを有する出力トランジスタを含む増幅器と、
前記出力トランジスタが線形状態に入ることを回避するための制御手段であって、前記第２の主端子と前記第１の主端子との間の出力電圧が規定のレベルよりも低い場合に、前記制御端子と前記第１の主端子との間の制御電圧を低下させるように形成された制御手段と、
前記制御電圧を低減させるために前記増幅器へ制御電流を供給すべく駆動される相互コンダクタ手段と、
を備え、
前記制御手段は、レベル検出手段を備えるとともに、
前記レベル検出手段は、基準電圧を受けるために結合された制御端子、第１の主端子および前記出力端子へ結合された第２の主端子を有するレベル検出トランジスタと、前記レベル検出トランジスタの前記第１の主端子と前記供給電圧端子との間を結合する電流源とを含み、
前記レベル検出トランジスタの前記第１の主端子と前記制御端子との間の電圧は電圧差を成すことを特徴とする電子回路。
【発明の詳細な説明】
【０００１】
本発明は、負荷へ出力信号を供給するための出力端子を含む増幅器を備えた電子回路に係り、該増幅器の電圧供給端子へ結合された第１の主端子と、出力端子に結合された第２の主端子と、制御端子とを有する出力トランジスタを備えた増幅器に関する。
【０００２】
このような電子回路は、図１に示されたとおりの一般的な技術水準により公知である。この公知の回路は、クラスA増幅段によって駆動される増幅相補型(complementary)(クラスAB)出力段を有する増幅器を備えている。その出力段には、単一電圧利得（ホロワ型）出力段（a unity-voltage-gain (follower-type)output stage））（図示せず）が続き得る。このような増幅器は、例えば、CTR用の集積されたドライバに使用される。
【０００３】
上側の出力分枝には、共通ドレイン構造（common-drain configuration）のｎ型トランジスタN１および共通ゲート構造（common-gate configuration）のｐ型トランジスタＰ１が含まれる。Ｐ１のゲートは、適切な値のバイアス電圧源Ｅ１によって正の供給電圧に結合されている。ほとんど総ての技術において、特に、キャリアの移動度における相違によって、ｐ型トランジスタの速度はｎ型トランジスタの速度よりも遅い。速度が技術の提供するものとずれている場合には、ソース信号電流からドレイン信号電流への遷移におけるバンド幅はトランジスタの遷移周期ｆＴに接近するので、適用においては、ｐ型トランジスタは共通ゲート構造で使用されることが好ましい。出力トランジスタＮ２の下側は、共通ソース構造（common-source configuration）でバイアスされている。増幅段は、２つの電流源Ｊ１およびＪ２によって負荷される差動相互コンダクタ（differential transconductor）（下側部分の囲みｇｍとして示されている）から成る。差動相互コンダクタは、入力電圧差Vｉｎ＋−Vｉｎ−を出力電流差Ｉｏｕｔ＋−Ｉｏｕｔ−＝ｇｍ（Vｉｎ＋−Vｉｎ−）へ変換する。ここで、ｇｍは相互コンダクタンスである。両方の電流源Ｊ１およびＪ２のバイアス電流値は、特性として出力トランジスタN１、Ｐ１およびN２における静止電流（the quiescent current）を制御する共通モード制御ループ（a common-mode control loop）（図示せず）によって制御される。
【０００４】
出力トランジスタＰ１およびN２の電圧利得は、それらの出力トランジスタＰ１およびN２が線形領域でなく飽和領域でバイアスされるように大きくし得る。クランプ回路は、ドレイン−ゲート間の電圧をモニタすることができ、かつ、これらの電圧が線形領域へ入っている傾向にあるときにはいつでも適切な動作をとることができる。
【０００５】
図２は公知のクランプ回路を示している。この型のクランプ回路は、“ベーカー(Baker)”クランプとして一般的に提供されている。通常動作においては、コレクタ−ベース間の接合は逆バイアスされ、ダイオードD１は逆バイアスされ、並びに、D２は順バイアスされる。そのコレクタ電圧がベース電圧より下に低下している傾向にあるときにはいつでも、ダイオードD１は順バイアスされている。次に、バイポーラ・トランジスタN１は、コレクタ−ベース間電圧がゼロ付近であるときに動作し、過剰のベース駆動電流はD１を介してバイパスされる。結果として、バイポーラ・トランジスタN１は飽和状態から解放されたままである。“ベーカー”クランプの原理はMOSトランジスタにも適用され得る。
【０００６】
図３は、図２によるクランプ回路を一般化した形態を示す。トランジスタNNのソースは出力トランジスタN２のドレインに接続されている。NNのゲートは、適切な電圧レベル（ここではEｂ１によって記号化されている）に接続される。通常動作においては、トランジスタNNはカットオフ（cut off）されている。N２のドレイン電圧がしきい値電圧よりも高く、NNのゲート電圧よりも低い値まで低下したときはいつでも、トランジスタNNは導電性になり、NNの増加したドレイン電流は、駆動回路DRVにおいて用いられ、それにより、出力トランジスタN２を飽和状態に維持するように出力トランジスタN２のゲート駆動を低減させるようにすることができる。
【０００７】
図４は、図２によるクランプ回路を一般化した他の形態を示す。トランジスタPPのゲートは出力トランジスタN２のドレイン電圧を検出する。通常状態においては、トランジスタNNおよびPPはカットオフされている。（Eｂ１の値およびNNおよびPPのしきい値電圧によって設定されるべき）N２のドレイン電圧が低下し過ぎるときはいつでも、対のトランジスタNN／PPは導電性になり、その増加したチャネル電流は、駆動回路DRVにおいて用いられ、それにより、出力トランジスタN２のゲート駆動を低減させるようにすることができる。図３の回路原理とは反対に、クランプ電流は出力トランジスタN２によって伝導されない。
【０００８】
図５は、米国特許第5,304,865により公知である入力信号減衰器を示す。それは、MOSトランジスタNNおよび抵抗器R３を備え、比較器と関連して用いられるべきものである。MOSトランジスタNNのソースノードはドレイン電圧を検出するために用いられ得る。この電圧がゲート電圧よりも高い限りにおいては、MOSトランジスタは飽和状態にあり、チャネルはカットオフされている。ソース電圧はほぼゲート電圧に等しい。ドレイン電圧がゲートバイアス電圧よりも下に低下した場合には、MOSトランジスタNNは線形領域において導電性になり、ソース電圧はドレイン電圧に従う。
【０００９】
いくつかの用途においては、トランジスタＮ２がその線形動作状態になるほどに出力OUTでの出力電圧Vｏｕｔが低くなってしまう、ということが（不運なことに）起こり得る。これにより増幅器の反応が比較的遅くなってしまう。出力電圧Ｖｏｕｔが高過ぎる場合に、結合された対のトランジスタＮ１／Ｐ１に関して同様の状況が起こり得る。前者の状況は、増幅器が、例えば、ＣＲＴ陰極駆動増幅器（CRT-cathode-driving amplifier）として使用されている場合に起こり得る。高電圧は、印加された供給電圧Ｅｓｕｐおよび要求された出力電圧Ｖｏｕｔが、例えば、トランジスタＮ２の許可されたゲート−ソース電圧（例えば、20Ｖ）を遥かに超えて揺動（swing）する、という特性を示す。供給電圧Ｅｓｕｐは50Ｖと250Ｖとの間の範囲にあり、要求されるピーク間出力電圧Ｖｏｕｔは40Ｖ（白黒モニタ）から100から150Ｖ（カラーテレビ）を介して200Ｖ（カラー投射(projection)テレビ）までの範囲を揺動する。これらの用途は、技術が提供するものとずれた速度（バンド幅、スルーレート、立ち上がり時間など）を要求する。従って、図１におけるＮ１およびＮ２のゲートにおける寄生容量が最小化されることは最も重要である。
【００１０】
最高の速度を可能な限り得るために、出力電圧Ｖｏｕｔが高過ぎたりまたは低過ぎたりすることを回避する必要があり、それによって、トランジスタＮ２および結合された対のトランジスタＮ１／Ｐ１は動作において通常状態に維持される。従来の回路においては、このことは、例えば、図２から図４において示されたとおり、回路のうちの１つの用途によって達成される。低電力消費のためのさらなる要求としては、バイアス電流を低くすることである。
【００１１】
図２の“ベーカー”クランプにおいて、クランプ・ダイオードＤ１は、10Ｖをはるかに超える逆バイアス電圧に耐える必要がある。このことは、ｎエピタキシャル層へのスワロウ−ｐ（swallow -p）（ＳＰ）が用いられなければならないということを意味する。接合分離技術においてＳＰ−エピ接合の順バイアスは、ＳＰ領域がエミッタ、エピ層がベース、ｐ型基板がコレクタとして作用し、寄生の基板ｐｎｐトランジスタが動作してしまうという欠点を有する。ｐｎｐの電流利得を低減させるために、ＳＰ−エピ接合は、高濃度ｎ型材料（埋め込み（buried）ｎおよびディープｎ拡散）によってできるだけ多く取り囲まれなければならない。その結果は、ダイオードＤ１に掛かる許可できる逆バイアス電圧が低減し、レイアウトの大きさおよびこのような寄生容量が増加してしまう、という厳しいものである。高い逆バイアス電圧のためには、さらにダイオードを直列に接続することが必要とされ、それは、レイアウトの大きさおよび寄生容量をさらに増加させてしまう。従って、図２の“ベーカー”クランプは、高過ぎる寄生容量を提供してしまい、高速性が重要である場合には適用できない。
【００１２】
クランプトランジスタは、通常のICプロセスにおいては許されないことではあるが、それらのゲートまたはそれらのソースを高電圧揺動ノードに結合されているので、図３および図４の一般化された“ベーカー”クランプの原理は適用され得ない。（トランジスタが破壊され得る。）
出力電圧Vｏｕｔが低すぎるか（高過ぎるか）否かを検出するために、図５に示された回路が使用される（その回路において、ＭＯＳトランジスタＮＮのソース電圧は比較器用の入力電圧を成す）。
【００１３】
本発明の目的は、増幅器が低電圧、中電圧または高電圧電子システムにおいて適用されるか否かにかかわらず、高い（一時的な）速度を有する増幅器を備えた電子回路を提供することである。
【００１４】
この目的を達成するために、本発明によれば、電子回路は、
負荷へ出力信号を供給するための出力端子を含む増幅器であって、該増幅器の供給電圧端子へ結合された第1の主端子と、出力端子へ結合された第２の主端子と、制御端子とを有する出力トランジスタを含む増幅器、並びに、
出力トランジスタがその線形状態に入ってしまうことを回避するための制御手段であって、第２の主端子と第１の主端子との間の出力電圧が規定のレベルよりも低い場合に、制御端子と第１の主端子との間の制御電圧を低下させるように形成（arranged）された制御手段、
を備えて提供される。
【００１５】
本発明は、出力トランジスタに掛かる電圧が低過ぎ場合にその結果として出力トランジスタがその線形動作領域に入ってしまうというこのことは、実際には、出力トランジスタの制御電圧が高過ぎることによって引き起こされている、という認識に基づく。従って、出力トランジスタの主電流経路に掛かる電圧が低過ぎる傾向にある場合には、制御電圧を低減させることによっても、前記主電流経路に掛かる電圧はもはや低減しない。従って、（実際には、負帰還ループが形成され）出力トランジスタは通常状態の動作に留まり、それによって、増幅器が低減した速度で反応することを回避する。
【００１６】
本発明に従った回路の実施の形態によれば、制御手段は、出力電圧が規定のレベルよりも低い場合において該電子回路が動作している間に電圧差における相当な変化（substantial change）を提供するレベル検出手段と、制御電流に応答して制御電圧を低減させる増幅器への制御電流を供給するための相互コンダクタ（transconductor）手段とを備えている。レベル検出手段が相当な（従って、さほど小さくない）電圧差における変化をもたらすという事実のために、例えば、相互コンダクタ手段内にあり得る制御電圧は、望まれないオフセット電圧によっては適用されず、必要なときにだけ適用されるということが確実にいえる。これにより、その回路の設計が比較的容易になり（設計パラメータに対して比較的敏感でなく）、かつ比較的信頼性が高くなる。
【００１７】
本発明のさらなる有利な実施の形態は特許請求の範囲に明記されている。
【００１８】
本発明は添付図面に関してより詳細に記述される。これらの図において、同じ参照記号を有する部分および要素は同様の機能または目的を有する。
【００１９】
図６は、駆動回路ＤＲＶ（入力段）および出力段を有する増幅器を模式的に示す。出力トランジスタＮ２のみがその出力段に示されている。実際には、増幅器は、多くの方法で実施され、例えば、図１に示されたような方法で実施される。この回路は、検出トランジスタＮ３および抵抗器Ｒ３によって実施されるレベル検出手段と、相互コンダクタ手段ＧＭとをさらに備える。この回路の動作は次の通りである。
【００２０】
Ｎ３のゲートは適切なＤＣ電圧に基づき、ここで、Ｎ２のソースに関して電圧Ｅｂ１という記号が付されている。トランジスタＮ３の大きさは、寄生容量負荷を最小にするように小さくしてもよい。検出トランジスタＮ３のソースは、相互コンダクタＧＭの入力へ接続される。出力トランジスタＮ２の（充分に高い駆動電圧での）通常動作において、検出トランジスタＮ３は飽和状態でありかつカットオフ（cut off）されており、そのソース電圧はＥｂ１とほぼ等しくかつほぼ一定である。相互コンダクタＧＭは、これらの状況の下において動作せず、よって、無視できるほどの出力電流Ｉｃｎｔｒｌしか有しないように設計されている。
【００２１】
Ｎ２のドレイン電圧が低下すると、検出トランジスタＮ３のドレイン−ソース間電圧も低下する。しかし、Ｎ３が飽和状態にある限りは、そのソース電圧はほぼ一定である。結局、Ｎ３は線形領域に入り、Ｎ３のソース電圧はドレイン電圧に対してほぼ線形に低下する、このことによって、相互コンダクタＧＭが動作し、出力電流Ｉｃｎｔｒｌを発生する。相互コンダクタＧＭの出力電流は、駆動回路ＤＲＶへ供給され、それにより、出力トランジスタＮ２がその飽和領域内に維持されるように出力トランジスタＮ２へのゲート駆動Ｖｃｎｔｒｌを低減させる。実際には、これは、アナログ帰還ループにおいて起きる。検出トランジスタＮ３は、基本的に、出力トランジスタＮ２が公知の回路において線形領域に入る（do）前に、線形領域に入る。
【００２２】
図７は本発明に従った回路の代替的な実施の形態を示す。図６と比較して、抵抗器Ｒ３が除去され、検出トランジスタＮ３が電流源Ｊｂ１によってバイアスされている。出力トランジスタＮ２の通常動作において、検出トランジスタＮ３は、飽和状態にあり、Ｊｂ１の値の電流を導電する。図６の回路とは反対に、ソース電圧は、ゲートバイアス電圧Ｅｂ１よりも低くなる。相互コンダクタＧＭは、その出力電流Ｉｃｎｔｒｌがこれらの状況において無視できるほどであるように設計されている。Ｎ３が線形領域に入るときはいつでも、そのソース電圧は低下し、相互コンダクタＧＭは動作状態にある。図６の回路原理の類似の形態としては、駆動回路ＤＲＶで形成されるアナログクランプ帰還ループが、出力トランジスタＮ２を飽和状態に維持する。
【００２３】
図８は、相互コンダクタＧＭが相互コンダクタトランジスタＰ４によって実施された図７の回路を示す。通常動作において、検出トランジスタＮ３は飽和状態にあり、バイアス電圧源Ｅｂ６は、トランジスタＰ４がカットオフされるように選択される。Ｎ３が線形領域に入る場合には、それのゲート−ソース間電圧が上昇し、それによって、Ｐ４を動作させ、そのゲート−ソース間電圧変化を出力電流変化へ変換する。
【００２４】
図９に示すとおり、相互コンダクタＧＭは、相補型の対のトランジスタＮ４／Ｐ４によっても実施され得る。Ｎ４のゲートは、Ｎ３のゲートへ、例えば、直接接続によって結合される。通常動作においては、検出トランジスタＮ３は飽和状態にあり、それのゲート−ソース間電圧は、Ｎ４およびＰ４がカットオフされるように、相補型の対Ｎ４およびＰ４のしきい値電圧の合計よりも小さい。Ｎ３が線形領域に入るとき、それのゲート−ソース間電圧は上昇し、最終的には、Ｎ４およびＰ４のしきい値電圧の合計を超えてしまう。入力電圧差を出力電流変化Ｉｃｎｔｒｌへ変換するときには、相補型の対Ｎ４／Ｐ４が動作し、相互コンダクタとして作用する。
【００２５】
図６、図７、図８および図９においては、検出トランジスタＮ３のゲート電圧は、バイアス電圧源Ｅｂ１によってＮ２のソース電圧に結合されているが、出力トランジスタのゲート電圧へ結合されていてもよい。図１０において、本発明が図１の上側の相補型出力対Ｎ１／Ｐ１に適用されている。Ｎ５／Ｐ５の電流は、出力トランジスタＰ１を飽和領域に維持するための帰還ループを閉じるために駆動回路ＤＲＶにおいて使用され得る。
【００２６】
図８、図９および図１０の回路およびクランプ原理は、図１１に示されているように、図１の増幅器と結合され得る。図１１から図１４におけるＧＭおよびＧＭ２は類似の機能を有する。これは、ＩｃｎｔｒｌおよびＩ２ｃｎｔｒｌに関しても同様である。好ましくは、Ｎ１およびＮ２のゲートにおける寄生容量は最小化されている。従って、トランジスタＮ４およびＮ５のそれぞれの出力電流は、共通ゲートバイアストランジスタのソースに流入する。Ｐ型トランジスタＰ６およびＰ７は共通モード電流源Ｊ１およびＪ２のためにカスコードトランジスタとしての役割を果たす。それらのゲートはバイアス電圧源Ｅｂ４によってバイアスされる。Ｎ型トランジスタＮ６は、増幅器入力において、差動モード（differential-mode）の相互コンダクタＧＭのためにカスコードトランジスタとしての役割を果たし、バイアス電圧源Eｂ５によってバイアスされる。トランジスタN５は、出力電圧の上昇が大き過ぎるときに動作し、P６のソースにおける左側の増幅器分枝からの電流を引き込む。トランジスタP４は、出力電圧の上昇が大き過ぎるときに動作し、N６のソースにおける左側の分枝内へ電流を供給する。トランジスタP４またはN５のいずれか一方が動作するときはいつでも、共通モードの制御ループ（図には示されていないが、差動出力を有する差動増幅器がそのような制御ループを必要とすることは一般的に公知である）が影響を受ける。従って、図１２に示すように、差動モードの電流が流入することはより良いことである。
【００２７】
相補型の対N５／P５は、出力電圧Vｏｕｔの上昇が大き過ぎるときに動作し、左側の増幅器分枝からの（Ｐ６のソースにおける）電流Ｉ２ｃｎｔｒｌを引き出し、右側の分枝内へ（Ｎ７のソース内へ）それを供給する。
【００２８】
相補型の対Ｎ４／Ｐ４は、出力電圧Vｏｕｔの低下が大き過ぎるときに動作し、右側の増幅器分枝からの（Ｐ７のソースにおける）電流Ｉｃｎｔｒｌを引き出し、左側の分枝内へ（Ｎ６のソース内へ）それを供給する。両方のクランプ構造とも、差動モード相互コンダクタｇｍからの差動モード電流の影響を弱める作動モード電流を生成する。従って、共通モード電流は変化せず、クランプ回路のいずれか一方は共通モード制御ループに影響しない。
【００２９】
図１３には、他の実施の形態が示されている。ＮＰＮトランジスタＮ８およびＮ９は抵抗器Ｒ８９と共に、電流源Ｊｂ８およびＪｂ９によってバイアスされる入力差動トランジスタを形成する。Ｐ型ＭＯＳトランジスタＰ４およびＰ５のドレイン電流は、入力トランジスタＮ８およびＮ９のエミッタに挿入される。
【００３０】
通常、増幅器は、出力から反転入力（図示せず）への信号電圧減衰器を有する負帰還構成において適用される。その減衰器は、通常、抵抗器および／またはキャパシタから成る。これは、クランプの目的のための反転入力を用いるための機会をも提供し、即ち、トランジスタＮ５／Ｐ５（またはＮ４／Ｐ４）のチャネル電流が差動形態において駆動電子回路（driving electronics）へ供給される必要性は必ずしもない。図１４は、増幅器を示し、その増幅器においては、ｎ型トランジスタＮ５のドレインが正の供給電圧に結合され、ｐ型トランジスタＰ５のドレインが該増幅器の反転入力へ結合されている。従って、この場合も、電流源Ｊ１およびＪ２の値を制御する共通モード制御ループは、相補型の対Ｎ５／Ｐ５が動作しているときに影響を受けない。
【００３１】
相互コンダクタ（例えば、Ｎ４／Ｐ４またはＮ５／Ｐ５）のチャネル電流を駆動電子回路（driving electronics）内へ帰還させるさらに多くの方法があり、クランプ帰還ループに類似するものもある。既に記述した（it is done）手法は、クランプ帰還ループの安定性およびバンド幅を結果として有し得、実際には、それは、出力トランジスタのいずれか一方がクランプされなければならないときにはいつでも、通常の信号経路を却下（overrule）しなければならない。その理由は、クランプ帰還ループが通常信号経路として少なくとも同じバンド幅、好ましくは、より高いバンド幅を有することが不可欠だからである。そのような観点から、図１３の回路は、図１４の回路よりも好ましいといえ、即ち、クランプ帰還ループは図１３においては比較的少ないトランジスタを含み、従って、比較的少ない極（poles）を有し、それは一般的に安定性にとって好ましいことである。
【００３２】
図においてほとんどのトランジスタは例として電界効果トランジスタとして示されている。しかし、それらは、一部若しくは全部をバイポーラ・トランジスタに交換してもよい。さらに、図１３において、入力トランジスタＮ８およびＮ９はＭＯＳトランジスタによって交換され得る。
【００３３】
さらに、Ｐ型およびＮ型トランジスタは、Ｎ型およびＰ型トランジスタによって交換できる。
【図面の簡単な説明】
【図１】公知の増幅器の回路図。
【図２】公知のクランプ回路の回路図。
【図３】図２によるクランプ回路の一般化された形態の回路図。
【図４】図２によるクランプ回路の一般化された他の形態の回路図。
【図５】ある電圧が低すぎるか否かを検出するための回路の回路図。
【図６】本発明に従った電子回路の第１の実施の形態回路図。
【図７】本発明に従った電子回路の第２の実施の形態回路図。
【図８】本発明に従った電子回路の第３の実施の形態回路図。
【図９】本発明に従った電子回路の第４の実施の形態回路図。
【図１０】本発明に従った電子回路の第５の実施の形態回路図。
【図１１】本発明に従った電子回路の第６の実施の形態回路図。
【図１２】本発明に従った電子回路の第７の実施の形態回路図。
【図１３】本発明に従った電子回路の第８の実施の形態回路図。
【図１４】本発明に従った電子回路の第９の実施の形態回路図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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