(57)【特許請求の範囲】
【請求項１】
半導体基板上に、パッド酸化膜、窒化膜の順に積層構造を形成するステップ、
該積層構造と一定の厚さの前記半導体基板とをエッチングすることにより、相互が隣接しない平面視マトリックス形にトレンチを形成するステップ、
該トレンチの側壁に第１の絶縁膜スペーサを形成するステップ、
前記トレンチの底部の半導体基板をシード面として、選択的なエピタキシャル成長層を、前記窒化膜の上面より上に突出する高さに形成するステップ、
前記パッド酸化膜と前記窒化膜との積層構造部をエッチング停止層として、前記エピタキシャル成長層を平坦化処理するステップ、
前記パッド酸化膜と前記窒化膜との積層構造部を除去することにより前記半導体基板を露出させ、前記平坦化処理された前記エピタキシャル成長層を前記半導体基板の上面より上に突出させるステップ、
前記エピタキシャル成長層の突出部の側壁に、第２の絶縁膜スペーサを形成するステップ、
前記エピタキシャル成長層及び前記露出した半導体基板の上に、ゲート酸化膜パターンを形成するステップ、
前記ゲート酸化膜パターンの上にゲート電極を形成するステップ、及び
前記ゲート電極をマスクとして、イオン注入法により不純物を注入し、前記ゲート電極の一方側にソース領域を形成し、他方側にドレイン領域を形成するステップを含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記第１の絶縁膜スペーサが、酸化膜と窒化膜との積層構造で形成されていることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第２の絶縁膜スペーサが、酸化膜と窒化膜との積層構造で形成されていることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記エピタキシャル成長層の平坦化処理を、ＣＭＰ法により行うことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
長方形のトレンチ間に形成され、マトリックス形に配列された第１の活性領域を有する半導体基板、前記トレンチに埋め込まれ、かつ前記半導体基板の表面より上に突出するエピタキシャル成長層、該エピタキシャル成長層のうち埋め込まれた部分が第１の絶縁膜スペーサにより前記半導体基板と電気的に絶縁され、突出した部分が第２の絶縁膜スペーサにより前記半導体基板と電気的に絶縁された第２の活性領域、前記第１の活性領域と前記第２の活性領域の上に、ゲート酸化膜を介在させて形成されたゲート電極パターン、及び前記第１の活性領域と前記第２の活性領域におけるゲート電極の両側に形成されたソース／ドレイン領域を含んで構成されていることを特徴とする半導体素子。
【請求項６】
前記第１の絶縁膜スペーサが、酸化膜と窒化膜との積層構造を有していることを特徴とする請求項５に記載の半導体素子。
【請求項７】
前記第２の絶縁膜スペーサが、酸化膜と窒化膜との積層構造を有していることを特徴とする請求項５に記載の半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法および半導体素子に関し、特に、活性領域を画定する素子分離膜が占める面積を小さくすることにより素子の高集積化を可能にし、かつ単位セル及びスイッチング素子に適用することができるようにした半導体素子の製造方法および半導体素子に関する。
【０００２】
【従来の技術】
素子分離膜は、活性領域間に設けられるもので、その一方側及び他方側の活性領域部にワードラインが設けられる。また、素子分離膜は、一般に横断面がトレンチ形の形状に形成されている。
【０００３】
なお、上記のそれぞれの活性領域を通過するワードラインの一方側はソース、他方側はドレインに用いられ、この他方側のドレインは隣接するワードラインのソースにも用いられる。
【０００４】
図１は、従来の技術に係る半導体素子の構造を示す断面図である。図１に示した半導体素子の構造は、活性領域間にトレンチ形の素子分離膜が設けられた場合を示したものである。
【０００５】
半導体素子を製造する場合には、図１に示したように、はじめに半導体基板１１に活性領域を画定する素子分離膜１３を形成する。
【０００６】
素子分離膜１３の形成方法は、次のとおりである。はじめに、半導体基板１１の上にパッド酸化膜（図示省略）及び窒化膜（図示省略）を順に形成し、素子分離領域形成用マスク（図示省略）を利用するフォトリソグラフィ法により、上記の窒化膜、パッド酸化膜及び一定の厚さの半導体基板１１をエッチングにより除去してトレンチを形成した後、トレンチを絶縁材料で埋め込む。
【０００７】
次に、半導体基板１１の活性領域にゲート電極１７を形成する。このとき、ゲート電極１７と半導体基板１１との間にはゲート酸化膜１５を介在させる。
【０００８】
次に、ゲート電極１７をマスクとして、半導体基板１１にイオン注入法により低濃度の不純物を注入し、低濃度の不純物接合領域（図示省略）を形成する。
【０００９】
その後、ゲート電極１７の側壁に絶縁膜スペーサ１９を形成して、ゲート電極１７及び絶縁膜スペーサ１９をマスクとして、イオン注入法により半導体基板１１に高濃度の不純物を注入して、高濃度の不純物接合領域（図示省略）を形成する。上記の処理により、ソース／ドレイン領域（図示省略）を形成する。
【００１０】
次に、表面全体に層間絶縁膜（図示省略）を形成し、この層間絶縁膜を介してソース／ドレイン領域に接続されるソース領域コンタクトプラグ２１及びドレイン領域コンタクトプラグ２３を形成する。
【００１１】
上記のように、従来の技術に係る半導体素子の製造方法の場合には、ゲート電極１７と素子分離膜１３との間にコンタクトプラグ２１、２３が形成されるのでそのスペースを必要とし、かつトレンチ構造の素子分離膜を必要としている。したがって、素子の高集積化には限界があるので、その問題を解決するために、素子分離領域に段差を形成してその段差の境界面に絶縁膜スペーサを形成する方法も採られていた。しかし、コンタクトプラグ用のマージンを確保することができないという問題点があった。
【００１２】
【発明が解決しようとする課題】
本発明は、上記のような従来の技術の問題点を解決するためになされたもので、スペーサ形の素子分離膜を形成することにより素子分離領域を小さくし、従来素子分離膜に用いられていた領域の大部分を活性領域として利用することができるようにして集積度を向上させた半導体素子の製造方法および半導体素子を提供することを目的としている。
【００１３】
本発明に係る半導体素子の製造方法は、半導体基板上に、パッド酸化膜、窒化膜の順に積層構造を形成するステップ、該積層構造と一定の厚さの前記半導体基板とをエッチングすることにより、相互に隣接しない平面視マトリックス形にトレンチを形成するステップ、該トレンチの側壁に第１の絶縁膜スペーサを形成するステップ、前記トレンチの底部の半導体基板をシード面として、選択的なエピタキシャル成長層を、前記窒化膜の上面より上に突出する高さに形成するステップ、前記パッド酸化膜と前記窒化膜との積層構造部をエッチング停止層として、前記エピタキシャル成長層を平坦化処理するステップ、前記パッド酸化膜と前記窒化膜との積層構造部を除去することにより前記半導体基板を露出させ、前記平坦化処理された前記エピタキシャル成長層を前記半導体基板の上面より上に突出させるステップ、前記エピタキシャル成長層の突出部の側壁に、第２の絶縁膜スペーサを形成するステップ、前記エピタキシャル成長層及び前記露出した半導体基板の上に、ゲート酸化膜パターンを形成するステップ、前記ゲート酸化膜パターンの上にゲート電極を形成するステップ、及び前記ゲート電極をマスクとして、イオン注入法により不純物を注入し、前記ゲート電極の一方側にソース領域、他方側にドレイン領域を形成するステップを含むことを特徴としている。
【００１４】
上記半導体素子の製造方法において、前記第１の絶縁膜スペーサが酸化膜と窒化膜との積層構造で形成されていること、前記第２の絶縁膜スペーサが酸化膜と窒化膜との積層構造で形成されていることと、前記平坦化処理がＣＭＰ方法により行われることが望ましい。
【００１５】
また、本発明に係る半導体素子は、長方形のトレンチ間に形成され、マトリックス形に配列された第１の活性領域を有する半導体基板、前記トレンチに埋め込まれ、かつ前記半導体基板の表面より上に突出するエピタキシャル成長層、該エピタキシャル成長層のうち埋め込まれた部分が第１の絶縁膜スペーサにより前記半導体基板と電気的に絶縁され、突出した部分が第２の絶縁膜スペーサにより前記半導体基板と電気的に絶縁された第２の活性領域、前記第１の活性領域と前記第２の活性領域の上に、ゲート酸化膜を介在させて形成されたゲート電極パターン、及び前記第１の活性領域と前記第２の活性領域におけるゲート電極の両側に形成されたソース／ドレイン領域を含んで構成されていることを特徴としている。
【００１６】
上記の半導体素子において、前記第１の絶縁膜スペーサが酸化膜と窒化膜の積層構造を有していること、前記第２の絶縁膜スペーサが酸化膜と窒化膜の積層構造を有していることが望ましい。
【００１７】
なお、本発明に係る製造方法によって得られる半導体素子において、半導体素子の集積度を向上させることができる理由は次の通りである。
【００１８】
半導体基板に、長方形の形状をした活性領域を画定するために、エッチングにより長方形のトレンチをマトリックス状に形成する。このトレンチの底部の半導体基板をシード面として、選択的なエピタキシャル成長層を形成することにより、前記トレンチを埋め込む。この選択的なエピタキシャル成長層の形成の前後に、エピタキシャル成長層と半導体基板の活性領域との間に絶縁膜スペーサを形成する。
【００１９】
その結果、トレンチ内に選択的エピタキシャル成長層で形成された活性領域と、半導体基板に形成された活性領域の境界部に介在する絶縁膜スペーサにより、２つの活性領域が電気的に絶縁された状態で隣接することになる。すなわち、２つの活性領域がそれぞれマトリックス状に形成され、同一の活性領域同士は相互に隣接しない配置となる。このようなマトリックス型の活性領域が形成され、従来素子分離領域に相当していたトレンチ部も活性領域として利用できるので、基板に占める活性領域の面積が広くなる。その結果、素子の集積度の向上、換言すれば素子の小型化を図ることができる。
【００２０】
なお、上記の２つの活性領域を通過するワードラインの一方側はソース、他方側はドレインに用いられ、この他方側のドレインは隣接するワードラインのソースにも用いられる。
【００２１】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態に係る半導体素子の製造方法を具体的に説明する。
【００２２】
図２、図２−２および図２−３は、本発明の実施の形態に係る半導体素子の製造方法を説明するための図であり、製造工程の各ステップにおける素子の構造を示す断面図である。なお、図２および図２−２は、後に説明する図３（ｂ）に示されているＩ−Ｉ線に沿って切断した断面、図２−３（ｈ）は同じくII−II線、図２−３（ｉ）は同じくIII−III線に沿って切断した断面を示す図である。
【００２３】
ここで、図２（ａ）は、基板にパッド酸化膜、第１の窒化膜およびエッチングパターンを備える感光膜パターンを形成した段階、（ｂ）は、左記の感光膜パターンを利用してエッチングを行うことによりトレンチを形成した段階、（ｃ）は、トレンチ内を含む表面全体に第２の窒化膜を形成した段階、（ｄ）は、トレンチの底部の熱酸化膜と第２の窒化膜および第１の窒化膜の上面の第２の窒化膜を除去した段階における素子の断面図である。
【００２４】
また、図２−２（ｅ）は、トレンチ内をエピタキシャル成長層で埋めた後、エピタキシャル成長層を含む表面全体に第２の熱酸化膜を形成した段階、（ｆ）は、エピタキシャル成長層の突出部の側壁に第２の熱酸化膜と第３の窒化膜の積層構造を有する絶縁膜スペーサを形成した段階、（ｇ）は、ゲート酸化膜上にゲート電極、コンタクトプラグが形成された段階における素子の構造を示す断面図である。
【００２５】
図２（ａ）に示したように、半導体基板３１上にパッド酸化膜３３、第１の窒化膜３５の順に積層構造に形成した後、その上に感光膜パターン３７を形成する。
【００２６】
この感光膜パターン３７は、エッチングによりトレンチとして形成される長方形の第１の領域の辺と、エッチングされない長方形の第２の領域の辺とが互いに隣接し、第１の領域と第２の領域とがそれぞれ隣接しないパターンとなっている。すなわち、露光マスクのパターンは、長方形のマトリックス形（千鳥模様状の形）にデザインされたものであり、このマスクを利用して、露光及び現像することにより、感光膜パターン３７を形成する。
【００２７】
次に、図２（ｂ）に示したように、感光膜パターン３７をマスクとして、パッド酸化膜３３と第１の窒化膜３５の積層構造部及び半導体基板３１の所定の深さの部分をエッチングにより除去し、断面形状が長方形のトレンチ３９を形成する。その後、エッチング処理の際に残った感光膜パターン３７を除去する。
【００２８】
次に、図２（ｃ）に示したように、トレンチ３９の内壁面に第１の熱酸化膜４１を形成した後、トレンチ３９を含む表面全体に、一定の厚さの第２の窒化膜４３を蒸着法により形成する。
【００２９】
次に、図２（ｄ）に示したように、半導体基板３１の全面を垂直にエッチングすることにより、第１の窒化膜３５の上面の第２の窒化膜４３と、トレンチ３９の底部の第２の窒化膜４３と第１の熱酸化膜４１とを除去する。このエッチングにより、トレンチ３９の底部に半導体基板３１を露出させるとともに、トレンチ３９の側壁に第２の窒化膜４３を残し、第１の熱酸化膜４１と第２の窒化膜４３の積層構造を備える絶縁膜スペーサを形成する。
【００３０】
次に、図２−２（ｅ）に示したように、トレンチ３９の底部に露出した半導体基板３１をシード面としてエピタキシャル成長を行い、トレンチ３９内をエピタキシャル成長層４５で埋め込む。この際、選択的なエピタキシャル成長により、エピタキシャル成長層４５が、第１の窒化膜３５の上面より上に突出する高さに成長させる。
【００３１】
次に、パッド酸化膜３３と第１の窒化膜３５の積層構造部をエッチング停止層として、ＣＭＰ研磨を行うことによりエピタキシャル成長層４５を平坦化した後、基板３１の上面のパッド酸化膜３３と第１の窒化膜３５の積層構造部を除去する。
【００３２】
次に、パッド酸化膜３３と第１の窒化膜３５が除去された半導体基板３１の表面と、エピタキシャル成長層４５の表面に第２の熱酸化膜４７を形成する。  引き続き、図２−２（ｆ）に示したように、異方性エッチングを行い、エピタキシャル成長層４５の突出部の側壁に第２の熱酸化膜４７を残して、その他の部分に位置する第２の熱酸化膜４７を除去する。さらに、エピタキシャル成長層４５の突出部を含む基板３１の表面全体に、第３の窒化膜４９を蒸着する。その後、第３の窒化膜４９に対して異方性エッチングを施し、エピタキシャル成長層４５の突出部の側壁を除く、基板３１の表面の第３の窒化膜４９を除去する。これらの処理により、エピタキシャル成長層４５の突出部の側壁に、第２の熱酸化膜４７と第３の窒化膜４９との積層構造を有する絶縁膜スペーサが形成される。
【００３３】
ここで、エピタキシャル成長層４５で形成された活性領域と半導体基板３１内に形成された活性領域とが、第１の熱酸化膜４１と第２の窒化膜４３との積層構造で形成された絶縁膜スペーサ、及び第２の熱酸化膜４７と第３の窒化膜４９との積層構造で形成された絶縁膜スペーサにより隔離されることになる。
【００３４】
図２−２（ｇ）に示したように、パッド酸化膜３３と第１の窒化膜３５との積層構造部（図２−２（ｄ）参照）が除去された部分の半導体基板３１の表面とエピタキシャル成長層４５の表面を熱酸化することにより、ゲート酸化膜５１を形成した後、ゲート酸化膜５１の上にゲート電極５３を形成する。
【００３５】
なお、ゲート電極５３は、ゲート酸化膜５１の上にゲート電極用導電層（図示省略）を形成した後、ゲート電極用マスク（図示省略）を利用したフォトリソグラフィ法を用いたエッチングにより、ゲート電極用導電層（図示省略）とゲート酸化膜５１とを除去する方法で形成したものである。
【００３６】
次に、ゲート電極５３をマスクとして、半導体基板３１にイオン注入法により不純物を注入し、ソース／ドレイン領域６０を形成する。ここで、不純物が注入されたソース／ドレイン領域６０は、隣接するワードラインのソース又はドレインに用いられる。
【００３７】
このとき、隣接するソース／ドレイン領域は、その間に、第１の熱酸化膜４１と第２の窒化膜４３との積層構造を有する絶縁膜スペーサ、及び第２の熱酸化膜４７と第３の窒化膜４９との積層構造を有する絶縁膜スペーサが形成されているため、相互に電気的に分離されている。
【００３８】
次に、全体の表面上に下部絶縁層（図示省略）を形成し、下部絶縁層を介して、上記のソース領域及びドレイン領域にそれぞれ接続されたソース領域コンタクトプラグ及びドレイン領域コンタクトプラグを形成する。
【００３９】
ここで、符号５５は、上記のソース領域コンタクトプラグ又はドレイン領域コンタクトプラグを示すものであり、ゲート電極５３の位置に従って、ソース領域コンタクトプラグ又はドレイン領域コンタクトプラグとして用いられる。
【００４０】
図２−３は、実施の形態に係る半導体製造方法の製造段階におけるゲート電極とコンタクトプラグとソース／ドレイン領域との関係を示す断面図であり、（ｈ）は図３（ｂ）に示すII-II切断線、（ｉ）は同じくIII-III切断線における断面構造を示す図である。
【００４１】
図３は、本発明の実施の形態に係る半導体素子の製造方法の製造段階における構成を示す平面図である。図３（ａ）は、選択的なエピタキシャル成長層４５で形成された活性領域と半導体基板３１に形成された活性領域との相互の位置関係を示す図である。活性領域は、両者が相互に隣接しており、同一の活性領域同士は互いに隣接しないマトリックス形（千鳥模様の形）に配置されている。図３（ｂ）は、図３（ａ）のマトリックス形の活性領域にゲート電極５３が形成された状態を示す平面図である。
【００４２】
上記の方法で製造される半導体素子は、単位セルやスイッチング素子への適用が可能である。
【００４３】
【発明の効果】
上述のように、本発明に係る半導体素子の製造方法では、従来半導体基板の素子分離領域として利用されていた領域を選択的なエピタキシャル成長層で形成し、この領域と半導体基板で形成された活性領域との境界部に絶縁膜スペーサ形の素子分離膜を形成する。それによって、エピタキシャル成長層を活性領域として利用する。したがって、本発明に係る半導体素子の製造方法によれば、素子分離領域の大きさを大幅に縮小さくすることが可能であるので、活性領域の占める面積が広くなり、素子の高集積化を図ることができるという優れた効果を奏する。
【図面の簡単な説明】
【図１】従来の技術に係る半導体素子の構造を示す断面図である。
【図２】本発明の実施の形態に係る半導体素子の製造方法を説明するための図であり、（ａ）は、基板にパッド酸化膜、第１の窒化膜およびエッチングパターンを備える感光膜パターンを形成した段階、（ｂ）は、左記の感光膜パターンを利用してエッチングを行うことにより、トレンチを形成した段階、（ｃ）は、トレンチ内を含む表面全体に第２の窒化膜を形成した段階、（ｄ）は、トレンチの底部の熱酸化膜と第２の窒化膜および第１の窒化膜の上面の第２の窒化膜を除去した段階における素子の構造を示す断面図である。
【図２−２】本発明の実施の形態に係る半導体素子の製造方法を説明するための図であり、（ｅ）は、トレンチ内をエピタキシャル成長層で埋めた後、エピタキシャル成長層を含む表面全体に第２の熱酸化膜を形成した段階、（ｆ）は、エピタキシャル成長層の突出部の側壁に第２の熱酸化膜と第３の窒化膜の積層構造を有する絶縁膜スペーサを形成した段階、（ｇ）は、ゲート酸化膜上にゲート電極、コンタクトプラグを形成した段階における素子の構造を示す断面図である。
【図２−３】本発明の実施の形態に係る半導体素子の製造段階におけるゲート電極とコンタクトプラグとソース／ドレイン領域との関係を示す断面図であり、（ｈ）は図３（ｂ）に示すII-II切断線、（ｉ）は同じくIII-III切断線における断面構造を示す図である。
【図３】本発明の実施の形態に係る半導体素子の製造方法の製造段階における素子の構成を示す平面図であり、（ａ）は、選択的なエピタキシャル成長層で形成された活性領域と半導体基板で形成された活性領域との相互の位置関係を示す図、（ｂ）は、図３（ａ）のマトリックス形の活性領域にゲート電極が形成された状態を示す図である。
【符号の説明】
１１、３１   半導体基板
１３   素子分離膜
１５、５１   ゲート酸化膜
１７、５３   ゲート電極
１９   絶縁膜スペーサ
２１   ソース領域コンタクトプラグ
２３   ドレイン領域コンタクトプラグ
３３   パッド酸化膜
３５   第１の窒化膜
３７   感光膜パターン
３９   トレンチ
４１   第１の熱酸化膜
４３   第２の窒化膜
４５   エピタキシャル成長層
４７   第２の熱酸化膜
４９   第３の窒化膜
５５   ソース領域コンタクトプラグ又はドレイン領域コンタクトプラグ
６０   ソース／ドレイン領域
【図１】
0004161195.tif 000002
【図２】
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【図２−２】
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【図２−３】
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【図３】
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