(57)【特許請求の範囲】
【請求項１】
（ａ）機能ブロックを配置し、
（ｂ）該機能ブロックに電源電位を供給するための格子状電源配線を配置し、
（ｃ）該機能ブロックを構成するためのセルを配置し、
（ｄ）セル間配線を行い、
（ｅ）セル端子が該電源配線とショートしていないかどうか及びセル間配線と該電源配線との間隔がデザインルールを満たしているかどうかを判定する、
ステップを有する半導体装置設計方法において、
該ステップ（ｅ）で不良判定された場合には、
（ｆ１）不良箇所を含む領域を指定し、
（ｆ２）該領域内で該電源配線を、その長手方向と直角な方向にシフトさせ、該ステップ（ｅ）へ戻り、
該ステップ（ｆ２）では、該シフトにより該領域の辺のうち該電源配線と平行な辺と該辺と隣り合う該領域内の電源配線との間隔が電源配線ピッチより長くなった場合、該ピッチが一定になるように該領域内に電源配線を追加し、
該領域内の電源配線は、層間コンタクトを介し他層の同電位電源配線と接続され又は該領域が該格子状電源配線の枠を含むことにより該枠を介し該格子状電源配線に繋がっていることを特徴とする半導体装置設計方法。
【請求項２】
コンピュータに対し、
（ａ）機能ブロックを配置させ、
（ｂ）該機能ブロックに電源電位を供給するための格子状電源配線を配置させ、
（ｃ）該機能ブロックを構成するためのセルを配置させ、
（ｄ）セル間配線を行わせ、
（ｅ）セル端子が該電源配線とショートしていないかどうか及びセル間配線と該電源配線との間隔がデザインルールを満たしているかどうかを判定させる、
ステップを有する半導体装置設計プログラムにおいて、
該コンピュータに対し、該ステップ（ｅ）で不良判定された場合にはさらに、
（ｆ１）不良箇所を含む領域を指定させ、
（ｆ２）該領域内で該電源配線を、その長手方向と直角な方向にシフトさせ、該ステップ（ｅ）へ戻り、
該ステップ（ｆ２）では、該シフトにより該領域の辺のうち該電源配線と平行な辺と該辺と隣り合う該領域内の電源配線との間隔が電源配線ピッチより長くなった場合、該ピッチが一定になるように該領域内に電源配線を追加する、
ことを特徴とする半導体装置設計プログラム。
【請求項３】
請求項２記載のプログラムがインストールされたコンピュータを有することを特徴とする半導体装置設計装置。
【発明の詳細な説明】
【０００１】
本発明は、半導体装置設計の方法、プログラム及び装置に関する。
【０００２】
【従来の技術】
図１１は、従来の半導体装置設計方法を示す概略フローチャートである。以下、括弧内は図中のステップ識別符号を示す。
【０００３】
（Ｓ１）フロアプランを行う。すなわち、ネットリストを参照し、与えられた評価関数の値が最小になるように複数の機能ブロック間の概略配線を行って、機能ブロックを配置する。
【０００４】
図１２は、このフロアプランによりチップ領域１０上に配置された機能ブロック１２１〜１２４を示す。チップ領域１０の縁部には、バッファ回路とボンディングパッドとを含むＩ／Ｏバッファセル１１が並置されている。
【０００５】
（Ｓ２）各機能ブロックに電源電圧を供給するために、図１３に示すような格子状電源配線１３及び１４を異なる配線層に配置する。格子状電源配線１３及び１４はそれぞれ例えば３．０Ｖ及び０Ｖの電源電位供給用である。格子状電源配線１３は矩形枠を有し、矩形枠の内側の電源配線は互いに平行であり、そのピッチ及び配線幅は、チップの消費電流及び電源電位許容変動幅に基づいて決定される。格子状電源配線１４は格子状電源配線１３を９０°回転させたものと同一であり、図１３では格子状電源配線１４にハッチングが施されている。格子状電源配線を用いると、リング状電源配線の場合よりも電流が均一化されるので、各機能ブロックに供給される電源電位がより安定する。
【０００６】
（Ｓ３）各機能ブロックについて、セルライブラリを参照し、予め与えられた評価関数の値が最小になるようにセル間の概略配線を行って、回路素子を形成するためのセルを配置する。
【０００７】
（Ｓ４）セル間配線を行う。
【０００８】
（Ｓ５）ステップＳ４ではデザインルールに従って信号配線が行われるが、この際、ステップＳ２の電源配線との関係が考慮されていない。そこで、セル端子が電源配線とショートしていなかどうか、及び、セル間配線と電源配線との間隔がデザインルールを満たしているかどうかを検証する。
【０００９】
例えば図１４に示すようにセル１５の端子１６１及び１６２が格子状電源配線１３（図１３）の配線１３１と同一層のセル間配線に接続されている場合、セル端子１６２が電源配線１３１とショートしているので、不良と判定される。図１４において信号線１７１は、格子状電源配線１４（図１３）の配線１４１と異なる層に配置され、セル端子１６１に接続されている。
【００１０】
また、図１５に示すように、セル端子１６２が電源配線１３１とショートしていなくも、セル端子１６２に接続された信号線１７２と電源配線１３１との間隔がデザインルールを満たしていない場合、不良と判定される。
【００１１】
（Ｓ６）ステップＳ５で不良判定された場合には、不良箇所を無くするためにステップＳ１へ戻って機能ブロックの配置又はブロック間の仕切りを変更する。
【００１２】
【発明が解決しようとする課題】
しかし、この変更により不良が解消されても、他の部分で新たな不良が生ずる場合があり、このためステップＳ１〜Ｓ６の処理が繰り返し行われて、設計期間が長くなる原因となる。ステップＳ６からステップＳ１へ戻る替わりに、ステップＳ２へ戻って格子状電源配線１３及び１４の配線ピッチ及び配線幅を変更し又はステップＳ３へ戻ってセルを移動させた場合も他の部分に影響するので同様である。また、上記繰り返し処理を避けるため不良箇所の電源配置線を削除すると、特に削除部付近の電源配線上の電流分布が不均一になって、機能ブロックに電源電位を安定に供給することができなくなる。
【００１３】
本発明の目的は、このような問題点に鑑み、格子状電源配線とセル間信号配線との間の不良箇所が検出された場合に、新たな不良箇所を発生させることなく不良を解消することにより設計期間を短縮することが可能な半導体装置設計の方法、プログラム及び装置を提供することにある。
【００１５】
【課題を解決するための手段及びその作用効果】
本発明の半導体装置設計方法の一態様では、
（ａ）機能ブロックを配置し、
（ｂ）該機能ブロックに電源電位を供給するための格子状電源配線を配置し、
（ｃ）該機能ブロックを構成するためのセルを配置し、
（ｄ）セル間配線を行い、
（ｅ）セル端子が該電源配線とショートしていないかどうか及びセル間配線と該電源配線との間隔がデザインルールを満たしているかどうかを判定する。
【００１６】
該ステップ（ｅ）で不良判定された場合にはさらに、
（ｆ１）不良箇所を含む領域を指定し、
（ｆ２）該領域内で該電源配線を、その長手方向と直角な方向にシフトさせ、該ステップ（ｅ）へ戻る。
【００１７】
該領域内の電源配線は、層間コンタクトを介し他層の同電位電源配線と接続され又は該領域が該格子状電源配線の枠を含むことにより該枠を介し該格子状電源配線に繋がっている。
【００１８】
この構成によれば、不良箇所を含む指定領域内の電源配線のみをシフトさせることにより、電源配線とセル間信号配線との間のショートや間隔不足の不具合を局所的に解消することができ、指定領域の外部には電源配線シフトの影響が及ばないので、従来のような繰り返し処理により設計期間が長くなるという問題を解決することができる。
【００１９】
本発明の半導体装置の一態様では、第１及び第２層の各々に、層間でクロスオーバするように配置された格子状電源配線を有する半導体装置において、
該格子状電源配線の一部領域内の電源配線が、該領域の外側かつ同一層内の電源配線に対し、その長手方向と直角な方向にシフトしており、該領域内の電源配線が層間コンタクトを介し他層の電源配線と接続されている。
【００２０】
この構成によれば、不良箇所の電源配置線を削除せずに不良個所を解消することができるので、より安定な電源電位を回路に供給することが可能となる。
【００２１】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００２３】
［第１実施形態］
図１は、本発明の第１実施形態の半導体装置設計方法を示す概略フローチャートである。図１の処理は、コンピュータ本体に一般的な入出力装置が接続されたコンピュータシステムにより実行される。
【００２４】
図１１との相違点は、ステップＳ６で不良判定された場合にステップＳ１へ戻らずに、ステップＳ７及びＳ８の処理を行ってステップＳ５へ戻り、ステップＳ６で良判定された場合にステップＳ９の処理を行う点である。
【００２５】
また、ステップＳ２において、図３に示す格子状配線１３と１４とが同電位、例えば３．０Ｖであり、格子状電源配線１３と１４の各クロスオーバー点に形成されたコンタクトで格子状電源配線１３と１４とが互いに接続されるように、層間コンタクトホールパターンが形成される点で、上述の従来技術の説明と異なる。グランド電位の格子状配線についても格子状配線１３及び１４と同様である。例えば下層から上層へ３．０Ｖ、０Ｖ、３．０Ｖ及び０Ｖの格子状電源配線が形成され、同電位電源配線のクロスオーバ点がコンタクトで接続されるようにコンタクトホールパターンが生成される。
【００２６】
以下、上記相違点の処理を説明する。
【００２７】
（Ｓ７）ステップＳ５で検出された不良箇所を含む領域、例えば図２に示すような領域Ａを指定する。この指定は例えば、表示画面上でマウスにより領域Ａの対角点Ｐ１及びＰ２を決定することにより行う。図１４及び図１５の場合にはそれぞれ例えば図５及び図６に示すように領域Ａを指定する。図５及び図６中に示す２層の格子状電源配線のクロスオーバ点に記載された小矩形は、上述のコンタクトホールである。
【００２８】
（Ｓ８）指定領域Ａ内の電源配線をその長手方向に直角な方向へシフトさせて、図３に示すようにする。このシフトは例えば、マウスポインタを指定領域Ａ内に移動させた後、移動させたい方向へ移動させたい長さだけマウスをドラッグすることにより行う。
【００２９】
シフトした結果、図４に示すように、指定領域Ａ内の電源配線と平行な指定領域Ａの辺Ａ１と、これと隣り合う電源配線１３１との間隔が電源配線のピッチより長くなった場合には、新たに電源配線１３２を指定領域Ａ内に追加して、指定領域Ａ内の電源配線ピッチを一定にする。これにより、操作者の判断で電源配線を追加する必要がないので、処理が簡単になる。また、図２の場合には、指定領域Ａ内に格子状電源配線１３の枠が含まれており、この場合、指定領域Ａ内の電源配線をシフトさせて枠線が指定領域Ａの対向辺の一方から途切れても、図３及び図４に示すように枠線は該一方まで延ばされる。これにより、操作者の判断で枠線を延ばす必要がないので、処理が簡単になる。
【００３０】
図５の場合には、指定領域Ａ内の電源配線をシフトさせて図７に示すようにすることにより、セル端子１６２及びこれに接続された信号配線１７２を領域Ａ内の電源配線１３１Ａから離す。図６の場合には、指定領域Ａ内の電源配線をシフトさせて図８に示すようにすることにより、セル端子１６１及びこれに接続された信号線１７２を指定領域Ａ内の電源配線１３１Ａから離す。
【００３１】
このように、不良箇所を含む指定領域Ａ内の電源配線のみをシフトさせることにより、電源配線と信号配線との間のショートや間隔不足の不具合を局所的に解消することができ、指定領域Ａの外部には電源配線シフトの影響が及ばないので、図１１のような繰り返し処理により設計期間が長くなるという問題を解決することができる。
【００３２】
図１では簡単化のためにステップＳ７及びＳ８を１回処理するように記載しているが、実際にはステップＳ７及びＳ８の処理を、ステップＳ５で検出されたすべての不良個所について、不良個所毎に行う。
【００３３】
（Ｓ９）指定領域Ａ内の電源配線のシフトにより上記クロスオーバ点が変化するので、これに対応して上記コンタクトホールパターンを修正する。これにより指定領域Ａ内のコンタクトホールパターンが、例えば図７及び図８中の小矩形群パターンのようになり、指定領域Ａ内と指定領域Ａ外とで電源配線が直接繋がっていなくても、コンタクトを介して接続されることになる。
【００３４】
［第２実施形態］
上記第１実施形態では図１のステップＳ７及びＳ８のシフトを手動で行ったが、本発明の第２実施形態ではこれらの処理を以下のように自動的に行う。図９は、この半導体装置設計方法の一部を示すフローチャートである。
【００３５】
（Ｓ１０）フラグＦが‘０’であればステップＳ１１へ進み、フラグＦが‘１’であればステップＳ８Ａへ進む。フラグＦの初期値は‘０’である。
【００３６】
（Ｓ１１）フラグＦを‘１’にする。
（Ｓ７Ａ）ステップＳ５で検出された不良箇所を含む領域指定領域Ａを、不良個所の電源配線と平行な信号配線の領域（図５の場合には、セル端子１６２に接続すべき信号配線のうち電源配線１３１と平行な部分の領域）の上下左右端から外側へ所定距離の範囲として指定する。この指定を、ステップＳ５で検出されたすべての不良個所について行う。
【００３８】
（Ｓ８Ａ）ステップＳ７Ａで例えば図１０（Ａ）に示すような領域Ａが指定された場合、ステップＳ８Ａでは図１０（Ｂ）に示すように、指定領域Ａ内の電源配線を予め定められた量ΔＸだけその長手方向と直角な方向へシフトする。このシフトを、ステップＳ７Ａで指定された全ての領域について行う。図１０では簡単化のために、格子状配線１３の一部のみ記載している。
【００３９】
次に上記ステップＳ５で再度検証が行われ、ステップＳ６で上記不良が解消されていない個所が残っていると判定されると、ステップＳ１０でＦ＝‘１’と判定されてステップ８Ａへ進み、不良個所が残っていると判定された指定領域ＡについてのみさらにΔＸだけシフトされて、指定領域Ａ内の電源配線が図１０（Ｃ）に示す如くなる。このような処理が、ステップＳ６で全ての不良個所が解消したと判定されるまで繰り返される。図１０（Ｄ）〜（Ｆ）はさらにΔＸずつシフトされた状態を示す。
【００４０】
本第２実施形態によれば、不良個所を含む領域の指定及び該領域内の電源配線のシフト処理が自動的に行われるので、上記第１実施形態よりも設計期間を短縮することができる。
【００４１】
他の点は、上記第１実施形態と同一である。
【００４２】
［第３実施形態］
図１のステップＳ６で、異なる電源配線層の各々に関し不良が検出され、これらの不良個所が互いに接近している（所定範囲内である）場合には、両電源配線層に対しこれら不良個所を含む１つの共通領域Ａを同時に指定し、同時に同じ量だけ指定領域Ａ内の両層電源配線をシフトさせることにより、不良個所を解消する。他の点は、上記第１実施形態と同一である。
【００４３】
なお、本発明には外にも種々の変形例が含まれる。
【００４４】
例えば、図２に示すように格子状電源配線の枠を含むように指定領域Ａを指定すれば、図７や図８に示すような層間コンタクトを形成しなくてもよい。
【００４５】
以上の説明から明らかなように、本発明には以下の付記が含まれる。
【００４６】
（付記１）（ａ）機能ブロックを配置し、
（ｂ）該機能ブロックに電源電位を供給するための格子状電源配線を配置し、
（ｃ）該機能ブロックを構成するためのセルを配置し、
（ｄ）セル間配線を行い、
（ｅ）セル端子が該電源配線とショートしていないかどうか及びセル間配線と該電源配線との間隔がデザインルールを満たしているかどうかを判定する、
ステップを有する半導体装置設計方法において、
該ステップ（ｅ）で不良判定された場合には、
（ｆ１）不良箇所を含む領域を指定し、
（ｆ２）該領域内で該電源配線を、その長手方向と直角な方向にシフトさせ、該ステップ（ｅ）へ戻り、
該領域内の電源配線は、層間コンタクトを介し他層の同電位電源配線と接続され又は該領域が該格子状電源配線の枠を含むことにより該枠を介し該格子状電源配線に繋がっていることを特徴とする半導体装置設計方法。（１）
（付記２）上記ステップ（ｆ２）では、上記シフトにより上記領域の辺のうち上記電源配線と平行な辺と該辺と隣り合う該領域内の電源配線との間隔が電源配線ピッチより長くなった場合、該ピッチが一定になるように該領域内に電源配線を追加することを特徴とする付記１記載の半導体装置設計方法。（２）
（付記３）上記ステップ（ｆ２）では、上記不良個所を解消するようにシフト量を手動設定することを特徴とする付記１又は２記載の半導体装置設計方法。
【００４７】
（付記４）上記ステップ（ｆ２）では、所定シフト量を自動設定し、上記ステップ（ｅ）、（ｆ１）及び（ｆ２）を試行錯誤的に繰り返すことにより上記不良個所を解消することを特徴とする付記１又は２記載の半導体装置設計方法。
【００４８】
（付記５）上記ステップ（ｆ１）では、複数層の上記電源配線に対し共通の上記領域を指定することを特徴とする付記１又は２記載の半導体装置設計方法。
【００４９】
（付記６）コンピュータに対し、
（ａ）機能ブロックを配置させ、
（ｂ）該機能ブロックに電源電位を供給するための格子状電源配線を配置させ、
（ｃ）該機能ブロックを構成するためのセルを配置させ、
（ｄ）セル間配線を行わせ、
（ｅ）セル端子が該電源配線とショートしていないかどうか及びセル間配線と該電源配線との間隔がデザインルールを満たしているかどうかを判定させる、
ステップを有する半導体装置設計プログラムにおいて、
該コンピュータに対し、該ステップ（ｅ）で不良判定された場合にはさらに、
（ｆ１）不良箇所を含む領域を指定させ、
（ｆ２）該領域内で該電源配線を、その長手方向と直角な方向にシフトさせ、該ステップ（ｅ）へ戻る、
ことを特徴とする半導体装置設計プログラム。（３）
（付記７）上記ステップ（ｆ２）では、上記シフトにより上記領域の辺のうち上記電源配線と平行な辺と該辺と隣り合う該領域内の電源配線との間隔が電源配線ピッチより長くなった場合、該ピッチが一定になるように該領域内に電源配線を追加させることを特徴とする付記６記載の半導体装置設計プログラム。
【００５０】
（付記８）付記６又は７記載のプログラムがインストールされたコンピュータを有することを特徴とする半導体装置設計装置。（４）
（付記９）第１及び第２層の各々に、層間でクロスオーバするように配置された格子状電源配線を有する半導体装置において、
該格子状電源配線の一部領域内の電源配線が、該領域の外側かつ同一層内の電源配線に対し、その長手方向と直角な方向にシフトしており、該領域内の電源配線が層間コンタクトを介し他層の電源配線と接続されていることを特徴とする半導体装置。（５）
（付記１０）上記シフトにより上記領域の辺のうち上記電源配線と平行な辺と該辺と隣り合う該領域内の電源配線との間隔が電源配線ピッチより長くなる場合、該ピッチが一定になるように該領域内に電源配線が追加されていることを特徴とする付記９記載の半導体装置。
【図面の簡単な説明】
【図１】本発明の第１実施形態の半導体装置設計方法を示す概略フローチャートである。
【図２】図１のステップＳ７の説明図である。
【図３】図１のステップＳ８の説明図である。
【図４】図１のステップＳ８の説明図であって、指定領域Ａ内の電源配線追加を示す図である。
【図５】図１４の不良個所に対する図１のステップＳ７の説明図である。
【図６】図１５の不良個所に対する図１のステップＳ７の説明図である。
【図７】図５の指定範囲に対する図１のステップＳ８の説明図である。
【図８】図６の指定範囲に対する図１のステップＳ８の説明図である。
【図９】本発明の第２実施形態の半導体装置設計方法を示す概略フローチャートである。
【図１０】図９のステップＳ７Ａ及びＳ７Ｂの説明図である。
【図１１】従来の半導体装置設計方法を示す概略フローチャートである。
【図１２】図１１のステップＳ１の説明図である。
【図１３】図１１のステップＳ２の説明図である。
【図１４】図１１のステップＳ５の説明図である。
【図１５】図１１のステップＳ５の説明図である。
【符号の説明】
１０  チップ領域
１１  Ｉ／Ｏバッファセル
１２１〜１２５  機能ブロック
１３、１３Ａ、１３Ｂ、１４  格子状電源配線
１３１、１３２  電源配線
１５  セル
１６１、１６２  セル端子
１７１、１７２  信号線
１８  コンタクト
Ａ  指定領域
【図１】
0004159281.tif 000002
【図２】
0004159281.tif 000003
【図３】
0004159281.tif 000004
【図４】
0004159281.tif 000005
【図５】
0004159281.tif 000006
【図６】
0004159281.tif 000007
【図７】
0004159281.tif 000008
【図８】
0004159281.tif 000009
【図９】
0004159281.tif 000010
【図１０】
0004159281.tif 000011
【図１１】
0004159281.tif 000012
【図１２】
0004159281.tif 000013
【図１３】
0004159281.tif 000014
【図１４】
0004159281.tif 000015
【図１５】
0004159281.tif 000016