(57)【特許請求の範囲】
【請求項１】
半導体装置の内部クロック発生回路において、
遅延ユニットが連なって配置され、受信した入力クロックを遅延させて互いに異なった位相をもつ複数のクロックを生成する遅延チェーンと、
印加される選択データに応じて選択コード値を出力する選択デコーディング部と、
前記選択デコーディング部の前記選択コード値に応じて前記遅延チェーンから印加される前記複数クロックのうち一つのクロックを選択的に出力するマルチプレクサ部と、
を備え、
前記遅延ユニットは、ＲＣ遅延ユニット又はパスゲートであり、
前記遅延チェーンは、複数の前記遅延ユニットと他の複数の前記遅延ユニットとの間に挿入された、クロックのパルス形態を復元するための再生器を有することを特徴とする回路。
【請求項２】
前記マルチプレクサ部は前記選択コード値を上位と下位ビットとに区分して２段でマルチプレクシングすることにより前記遅延チェーンから印加される複数クロックのうち一つのクロックを選択的に出力することを特徴とする請求項１に記載の回路。
【請求項３】
前記再生器はショートパルス再生器を含むことを特徴とする請求項１に記載の回路。
【請求項４】
前記マルチプレクサ部から出力されたクロックのパルス形態をもとの状態に復元するためのパルス再生器をさらに具備することを特徴とする請求項１に記載の回路。
【請求項５】
前記パルス再生器はショートパルス再生器を含むことを特徴とする請求項４に記載の回路。
【請求項６】
前記再生器は前記選択コード値に対する遅延ユニットの遅延量が非線形的に変化するところに対称的にそれぞれ設置されることを特徴とする請求項１に記載の回路。
【請求項７】
前記選択データは外部から印加されるバイナリコードデータであることを特徴とする請求項１に記載の回路。
【請求項８】
半導体メモリ装置のデータサンプリングクロックとして適合した内部クロックを発生する方法において、
入力クロックを遅延ユニットが連なって配置された遅延チェーンを通じて遅延して互いに異なった位相をもつ複数のクロックを生成する段階と、
選択データによる選択コード値をデコーディングする段階と、
複数の前記遅延ユニットと他の複数の前記遅延ユニットとの間でクロックのパルス形態を復元し、復元したクロックのうち一つのクロックを前記選択コード値に対応して出力する段階と、
前記出力されたクロックのパルス形態をもとの状態に復元して遅延調節された内部クロックとして出力する段階と、
を含み、
前記遅延ユニットが、ＲＣ遅延ユニット又はパスゲートであることを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】
本発明は、半導体メモリ装置のクロック処理部に係るもので、特に、一定に調節された遅延をもつ内部クロックを発生する内部クロック発生方法及び内部クロック発生回路に関する。
【０００２】
【従来の技術】
典型的な電子システム内では中央処理装置(CPU)と半導体メモリ装置は信号バスを通じて互いに連結される。このような場合、CPUはマスターとして動作し、半導体メモリ装置はスレーブとして動作し、マスターのCPUはスレーブの半導体メモリにアドレス、コマンド、書き込み用データなどのようなデータとこれらのデータがサンプリングされるようにするためのクロックを伝送する。
【０００３】
信号バスを通じて伝送される外部クロックは図９aに示すようにデータにアラインされるか、または図９ｂに示すようにデータにセンタリングされたクロックである。スレーブは外部クロックを受信してデータサンプリングクロックを内部クロックとして生成する。このときに生成される内部クロックはデータを正しくサンプリングするため、図９ｂに示すようにデータセンタークロックの形態にならなければならず、外部クロックがデータアラインクロックである場合にはデータにセンタリングされた内部クロックを生成することが相対的に相当に難しくなる。
【０００４】
ところが、データレート及びピン数が増加されると、有効なデータのウィンドウは漸次小さくなり、システム内でデータとクロックのパスが互いに異なるため、スレーブに印加されるクロックとデータのピンとの間にはスキューが相当に大きくなる。そのような現状は、図１０ｂに示すように、１クロックサイクルに２個のデータを受けるDDR（ダブルデータレート）製品の方が図１０aのようなSDR（シングルデータレート）製品よりも一層問題視とされる。
【０００５】
つまり、外部クロックがデータにセンタリングされるかまたはアラインされた場合、すべてのスレーブはデータの有効なウィンドウに合うように調整された内部クロックを使用するため、システムの設計者は図１のようにクロックのタイミングを意図的に時間軸上で進めるかまたは遅らせ得る機能をスレーブ側に採用することを望む。この場合、スレーブ側は正常動作の以前にシステムから与えられるセッティング信号、例えば、デジタルデータに応じてクロックのタイミングを時間軸上で進めるかまたは遅らせることにより、データサンプリングクロックのセットアップ/ホールドセンタリング機能を行う。
【０００６】
従来技術の多くは、クロックのタイミングを調節するための遅延ライン又は遅延チェーンは、内部の遅延素子として複数のインバーターを含むインバーターチェーンで構成される。インバーターチェーンは少なくとも２段以上に連結されたインバーターから構成されて、比較的大きい単位の遅延量をもつので、より精密な遅延調節を必要とする場合には適切でない。
【０００７】
そこで、遅延ライン又は遅延チェーンは単位時間遅延量をより少なくし、解像度を向上させることが求められる。また、より精密な遅延調節をしながらも出力クロックの歪曲を最小化し得る改善された技術が求められる。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、改善された解像度をもち必要な遅延量だけ精密に調節された内部クロックを発生する内部クロック発生方法及び内部クロック発生回路を提供することである。
【０００９】
本発明の第２の目的は、半導体メモリに印加されるクロックとデータとの間にスキューがある場合にもデータを正確にサンプリングすることができる内部クロックを生成する方法及び回路を提供することである。
【００１０】
本発明の第３の目的は、外部信号に応じて遅延時間が制御される内部クロック発生方法及び回路を提供することである。
【００１１】
本発明の第４の目的は、解像度を向上させながらも出力クロックの歪曲を最小化することができる内部クロック発生方法及び回路を提供することである。
【００１２】
【課題を解決するための手段】
このような目的を達成するため本発明による内部クロック発生回路は、複数の遅延ユニットを有し、受信される入力クロックを調節して互いに異なった位相をもつ複数のクロックを生成する遅延チェーンと、印加される選択データに応じて選択コード値を出力する選択デコーディング部と、前記選択デコーディング部の選択コード値に応じて前記遅延チェーンから印加される前記複数のクロックのうち一つを選択的に出力するマルチプレクサと、前記マルチプレクサから出力されたクロックのパルス形態を元の形態に復元して遅延調節された内部クロックとして出力するためのパルス再生器と、を備えることを特徴とする。
【００１３】
また、本発明による半導体メモリ装置のデータサンプリングクロックとして適合した内部クロックを発生する方法は、入力クロックを複数の遅延ユニットを有する遅延チェーンを通して調節して互いに異なった位相をもつ複数のクロックを生成する段階と、選択データによる選択コード値をデコーディングする段階と、前記複数のクロックのうち一つを前記選択コート値に対応して出力する段階と、前記出力されたクロックのパルス形態を元の状態に復元して遅延調節された内部クロックとして出力する段階と、を含むことを特徴とする。
【００１４】
好ましくは、時間制御に対する解像度の向上のために前記複数の遅延ユニットの時間遅延量をより小さくすることがよい。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態について図面を用いて詳しく説明する。図面において互いに同一又は類似な部分は説明及び理解の便意上同一乃至類似な参照符号で記載されている。
【００１６】
まず、図１に示すように、クロックのタイミングを意図的に時間軸上で進ませる又は遅らせる機能をスレーブ側に採用する場合、外部的にセッティングされたデジタル信号がスレーブ側にタイミング制御のための制御信号として印加される。即ち、デジタル信号はスレーブの正常動作の以前にどの程度の時間を進ませるか又は遅らせるかをスレーブに指示する印加信号である。本発明ではデジタル信号を外部的にセッティングすることにより、スレーブがセッティングされたデジタル信号に従いデータサンプリングクロックのセットアップ/ホールドセンタリング機能を行い得るようにするのである。よって、スレーブのクロック処理部は外部から印加されるデジタル信号、例えば、デジタルコード値を受けてこれに該当する+/−時間遅延動作を行ってデータサンプリングクロックのセットアップ/ホールドセンタリング機能が行われることになる。
【００１７】
図２は本発明の好適な実施形態によるブロック図である。図面に示すように、内部クロック発生回路は、遅延チェーン100、選択デコーディング部200、マルチプレクサ部300、及びパルス再生器400を含む。遅延チェーン100は複数の遅延グループから構成され、それぞれの遅延グループは複数個の遅延ユニットから構成され、クロック受信器を通して受信される入力クロックCLKを調節して互いに異なった位相をもつ複数のクロック（Multi-Phase CLKs）を生成する。選択デコーディング部200は印加される選択データ、例えば、バイナリコード（Binary Code）に応じて選択コード（例えばThermometer Code）を出力する。マルチプレクサ部300は選択デコーディング部の出力の選択コードに応じて遅延チェーン100から印加される複数クロックのうち一つのクロックを選択的に出力する。パルス再生器400はマルチプレクサ300から出力されたクロックのパルス形態を元の状態に復元して、必要な時間だけ遅延調節された内部クロックとして出力する。
【００１８】
図３は図２における選択デコーディング部200の詳細な回路図である。図面において複数のNANDゲート201-208はそれぞれの入力端を通して印加される選択データをNAND演算する素子である。複数のNANDゲート201-208の出力端にそれぞれに連結されたインバーター210-233は入力端の論理レベルを反転するための素子である。ここで、選択データC1はMSB（Most Significant Bit）、C4はLSB、C1BはC1の相補信号、C4BはC4の相補信号である。図３に示した出力端の信号においてXはdon't careを意味する。例えば、NANDゲート201がC3B,C4Bをそれぞれ論理レベル“0”として受信した場合、その出力は１となり、インバーター212の出力はXX00で、インバーター211の出力はXX00Bとなる。
【００１９】
図４は図２のマルチプレクサ部300の詳細な機能ブロック図である。即ち、図４は図３で生成された選択コードを入力して２段階でマルチプレクシングすることにより、遅延チェーン100で作られたマルチ位相クロックのうち一つを選択する。1番目のグループのマルチプレクサB1,B2,B3,B4では選択データC1の下位2ビットを用いて遅延チェーン100内の各遅延グループの4個クロックのうち一つを選択する。2番目のグループのマルチプレクサB5では選択データC1の上位2ビットを用いて下位2ビットにより選択された4個の出力クロックのうち一つを選択して所望のクロックが選択的に出力されるようにする。
【００２０】
図５は、図２のブロック図を具体化した回路図である。図５には、遅延チェーン100、マルチプレクサ300、及びパルス再生器400の詳細な構成が示されている。遅延チェーン100は遅延制御を精密にするためにパスゲート178-189を含む。また、パスゲート181,182の間とパスゲート185,186の間にはパルス再生器120がそれぞれ連結される。ここで、パルス再生器120はインバーター121-128とNANDゲート129から構成される。このような構成により遅延チェーン100内のインバーター160の受信端では入力クロックCLKが受信され、入力クロックCLKはインバーター160,161を経て各パスゲート178-179を通過しながらパスゲート（遅延ユニット）の単位遅延時間だけ順次遅延される。パルス再生器120は4個のパスゲート毎にそれぞれ連結され、図面において上下に対称的に設置される。よって、パスゲートを経ながら歪曲された波形はパルス再生器120の後述の動作によりもとの波形通り整形される。ここで、再生器120はショートパルス発生器として作用する。マルチプレクサ300は複数のクロックCMOSインバーター301-306,319,321,324,327と、インバーター318,320,323,326とを含む。クロックCMOSインバーター301-316,319,321,324,327のクロック制御端は選択デコーディング部200の出力とそれぞれ連結されて選択コードをそれぞれ受信する。パルス再生器400はインバーター401-408とNANDゲート409からなって、再生器120の動作と同様の動作を行って出力されるクロックパルスの波形を最終的に復元する。
【００２１】
図６a、６ｂ、６ｃは遅延器の構成例及び遅延クロックの出力特性を示した図である。一般のデジタル遅延回路は、図６aに示すように、2段のインバーターI1,I2で簡単に構成されるが、インバーター2段による時間遅延量は相当に大きいため、精密な遅延調節を要求する場合にインバーター遅延は適切でない。このような場合に対処するために本発明の好適な実施形態では、図６ｂに示すように、パスゲート又はRC遅延ユニットを用いてより精密な遅延調節が可能になるようにした。パスゲート遅延器PG1はｐ形及びｎ形MOSトランジスタが結合されたもので構成され、RC遅延ユニットは抵抗R1及びMOSキャパシタC1から構成される。このような遅延ユニットを用いるとき、図６ｃに示すように遅延ユニットの段数が増加するに従い、遅延ユニットに出力される信号の立ち上がり／立ち下がり時間が増加する。そこで、クロック信号の歪曲が発生するため、図７a及び図７ｂに示すように、一定個数の遅延ユニットを経るごとにクロックパルスの形態を元通りに復元する再生器120a,120bを連結するのが好ましい。図７a及び図７ｂの再生器120a,120bはそれぞれ図５に示すようにインバーター121-128とNANDゲート129から構成される。
【００２２】
以下、図５を参照して再生器120の動作を説明する。クロックパルスが遅延ユニットを通過する毎にクロックパルスの波形は段々と歪曲される。歪曲された波形を元の波形通りに整形するため再生器120はショートパルス発生器として作用する。インバーター121はパスゲート181を通過して遅延されたクロックパルスを受信し、これを反転してNANDゲート129の入力端の片側及びインバーター122の入力端に提供する。インバーター122とインバーター122の後段に直列に連結された複数のインバーター123-128によりインバーター121から出力されたクロックパルスは連続的に反転を繰り返してインバーター128から出力される。インバーター128から出力されたクロックパルスは奇数個のインバーター122-128により反転され、インバーターによる遅延分だけ遅延されたものである。例えば、インバーター121から出力されたクロックパルスがハイパルスであれば、インバーター128から出力されたクロックパルスは遅延されたローパルスである。従って、NANDゲート129は二つのインバーター121,128の出力パルスで同時にハイとなった区間のみでローパルスを出力する。このときに出力されるローパルスはNANDゲート129の機能により波形整形されたローパルスである。NANDゲート129の出力は以下の遅延グループ内のインバーター167及びパスゲート182に印加されて、インバーター167及びパスゲート182は歪曲されたクロックパルスを受信せずに元の形態通りに波形が復元されたクロックパルスを受信する。
【００２３】
図７aは複数のRC遅延ユニットを直列に連結し、４個のRC遅延ユニットごとに1個の再生器を挿入した構成を示す。図７ｂは複数のパスゲートを直列に連結し、4個のパスゲート毎に1個の再生器を挿入した構成を示す。
【００２４】
図８は本発明の好適な実施の形態によるコード別の遅延特性を示すグラフである。図面において横軸は選択コード値を、縦軸は遅延量をさす。ここで、コード010とコード011との間には非線形的な遅延が若干発生しているのが表れている。これは再生器120a,120bの遅延により生成される。従って、図５に示したように、再生器は互いに対称的に設置される。
【００２５】
本発明の好適な実施形態では図７aおよび図７ｂのように再生器を多数の遅延端ごとに設置し、図５に示すように＋遅延側と−遅延側に4個のパスゲート毎に対称的に設置して、クロックパルスの歪曲を最小化した状態で遅延コントロールを行うことにより、インバーター遅延を採用する場合に比べより精密に遅延制御を行うことができる。
【００２６】
図２を参照して全体的な動作を説明する。遅延チェーン100内の遅延ユニットは入力クロックに対しそれぞれ一定した遅延量をもつ複数のクロックを生成してマルチプレクサ部300に提供する。所望の遅延だけの位相をもつクロックを選択するために外部のバイナリコードが印加されると、選択デコーディング部200はマルチプレクサ部300に選択コードを提供する。そこで、マルチプレクサ部300は選択コードに応じて複数クロックのうち一つのクロックを選択してパルス再生器400に印加する。パルス再生器400は印加されるクロックのパルスを復元して時間遅延コードに従って遅延時間が調整された内部クロック（Adjusted CLK）をデータサンプリングクロックとして出力する。つまり、有効データウィンドにデータサンプリングのための内部クロックを正確にセンタリングさせるため、内部的に発生されるか又は受信されたクロックを外部デジタルコード信号に従い進めるか又は遅らせてデジタル的に制御される内部クロックを生成するのである。ここで、外部デジタル信号を使用する理由はデータサンプリングクロックを幾つかのデジタル的な時間ステップ（全体＋/−tud）だけ人為的に進ませるか又は遅らせることではなく、アナログ信号の場合に比べ容易だからである。従って、アナログ信号を制御信号として使用してもよい。
【００２７】
上記の説明において構成及び動作を図面を参照して説明したが、これは一例を挙げただけに過ぎず、本発明の技術的思想を逸脱しない範囲内で様々な変形と変更が可能なのは明らかである。例えば、例にあげた遅延素子は他の等価的回路素子又は他の論理素子に置き換えることができる。
【００２８】
【発明の効果】
以上説明したように本発明によると、解像度を向上させ、出力クロックの歪曲を最小化し得る効果がある。従って、半導体メモリに印加されるクロックとデータとの間にスキューのある場合にも、本発明による内部クロックをデータサンプリングクロックとして使用するときにデータを正確にサンプリングすることができる。
【図面の簡単な説明】
【図１】生成クロックのセットアップ/ホールドセンタリングのために増減された時間遅延を付加した場合を示したタイミング図である。
【図２】本発明の好適な実施形態に係る内部クロック発生回路のブロック図である。
【図３】図２の選択デコーディング部200の詳細な回路図である。
【図４】図２のマルチプレクサ部300の詳細な機能ブロック図である。
【図５】図２のブロック図を詳細に示した回路図である。
【図６ａ】、
【図６ｂ】、
【図６ｃ】遅延器の回路図の具体例および遅延クロックの出力特性を示した図である。
【図７ａ】、
【図７ｂ】本発明の好適な実施の形態に係る遅延ラインの具現例を示した図である。
【図８】本発明の好適な実施の形態に係るコード別の遅延特性を示したグラフである。
【図９ａ】、
【図９ｂ】データアラインクロック及びデータセンタークロックをそれぞれ示したタイミング図である。
【図１０ａ】、
【図１０ｂ】シングル及びダブルデータレートをそれぞれ示したタイミングである。
【図１】
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【図２】
0004128817.tif 000003
【図３】
0004128817.tif 000004
【図４】
0004128817.tif 000005
【図５】
0004128817.tif 000006
【図６ａ】
0004128817.tif 000007
【図６ｂ】
0004128817.tif 000008
【図６ｃ】
0004128817.tif 000009
【図７ａ】
0004128817.tif 000010
【図７ｂ】
0004128817.tif 000011
【図８】
0004128817.tif 000012
【図９ａ】
0004128817.tif 000013
【図９ｂ】
0004128817.tif 000014
【図１０ａ】
0004128817.tif 000015
【図１０ｂ】
0004128817.tif 000016