(57)【特許請求の範囲】
【請求項１】
マトリクス状に形成されてなる画素電極と、前記画素電極に接続されてなるスイッチング素子と、
前記スイッチング素子に接続されてなる複数の配線と、
前記配線と前記画素電極間に介在する絶縁膜とを備えたアクティブマトリクス基板の製造方法において、
前記スイッチング素子に接続するソース電極及びドレイン電極を形成し、
前記ソース及びドレイン電極上に前記絶縁膜を形成し、
前記ドレイン電極に接続される画素電極を設けるために前記ドレイン電極上の絶縁膜に第１開口部を設けるとともに、同時に前記ソース及びドレイン電極間に形成された絶縁膜に第２開口部を設け、
前記第１開口部を介して前記ドレイン電極に接続される画素電極を形成するために前記絶縁膜上に導電膜を形成した後に、エッチング処理を行って前記画素電極のパターニングを行うとともに、
前記第２開口部を介して前記ソース及びドレイン電極間の膜残り部を除去することを特徴とするアクティブマトリクス基板の製造方法。
【請求項２】
請求項１において、前記配線もしくは前記駆動回路部配線の少なくとも一部はソース電極に接続されるデータ線であり、前記開口部は少なくとも部分的に該データ線に沿って隣接した位置に形成される事を特徴とするアクティブマトリクス基板の製造方法。
【請求項３】
請求項１または２において、前記画素電極の形成に用いるエッチング手法において前記ソース電極および前記ドレイン電極を形成する導電膜がエッチングされうるような手段を用いたことを特徴とするアクティブマトリクス基板の製造方法。
【請求項４】
請求項３において、前記ソース電極および前記ドレイン電極はアルミニウムもしくはアルミニウムを含んだ合金により形成され、前記画素電極はＩＴＯにより形成され、且つ前記画素電極形成時のエッチング手法には塩酸もしくは臭化水素を含んだ溶液をエッチング液としたウェット・エッチング法を用いることを特徴とするアクティブマトリクス基板の製造方法。
【請求項５】
請求項１から４のいずれかに規定する製造方法で製造したことを特徴とするアクティブマトリクス基板。
【請求項６】
請求項５に規定するアクティブマトリクス基板を用いた電気光学パネル。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ガラス基板等の絶縁基板上に各種配線、駆動素子、ドライバ回路等を形成することにより、液晶パネル等の電気光学パネル用のアクティブマトリクス基板を製造する方法の技術分野に属し、特に、工程数を増加する事無く、導電膜の残りによる短絡不良の発生を防止し、高い歩留まりでの製造を可能にする方法の技術分野に属する。本発明は更に、このように製造されたアクティブマトリクス基板及びこれを備えた駆動回路内蔵型の電気光学パネルの技術分野に属する。
【０００２】
【従来の技術】
従来、ＴＦＴ（薄膜トランジスタ）あるいはＴＦＤ（薄膜ダイオード）などのスイッチング素子を用いたアクティブマトリクス駆動型の液晶パネル、 ＥＬ（エレクトロルミネッセンス）パネルなどの電気光学パネルを構成するアクティブマトリクス基板は、ガラス基板や石英基板などの絶縁基板上に、走査線、データ線といった各種配線、スイッチング素子、絶縁膜等が形成されてなる。この各種配線や駆動素子を構成する薄膜パターンは、次のような手順で形成される。
【０００３】
まず、各種配線、素子、絶縁膜等の構成材質の薄膜を成膜し、次にフォトリソグラフィの手法を用いて薄膜上に感光性レジストよりなるマスクパターンを形成する。これをマスクとして薄膜をエッチングし、前記レジストマスクパターンを剥離することで一つの薄膜層の形成が完了する。通常、薄膜トランジスタを用いたアクティブマトリクス基板の形成には全工程完了までに上記の工程を5から７回程度、夫々通過することになる。
【０００４】
その形成順序は構造によって様々であるが、例えばＴＦＴを用いたアクティブマトリクス基板を例にとって説明を行えば、トランジスタのチャネル部として用いられる半導体層、走査線配線層、データ線配線層、画素電極配線層などと、これらの層の間を絶縁するための各層間絶縁層などが存在する。
【０００５】
半導体層はデータ線ならびに画素電極と電気的に接続されるが、半導体層と画素電極を直接接続するとオーミックな接続が得られないなどの理由により中間導電膜（以降、ドレイン電極部と呼ぶ）を形成し、これを半導体層ならびに画素電極と夫々接続する場合、工程数を削減するため、データ線形成時に同一層からドレイン電極部を同時形成することが多い。また、工程を削減するために画素部とデータ線は相互に重ねないように設計し、間に層間絶縁膜を設けないような構造にする場合と、画素の開口率を優先するために間に絶縁膜を設けておき、画素部とデータ線を平面的には重なるように形成する場合もある。
【０００６】
また、前記の走査線・データ線を駆動する信号を供給するための駆動回路を同一基板上に形成する場合もあり、この場合は駆動回路上の配線、チャネル部等は前記画素を形成している層と同一の層を用いて同時形成するのが一般的である。
【０００７】
【発明が解決しようとする課題】
しかしながら、前述のような手法によりアクティブマトリクス基板を形成する工程中においては、例えば異物の混入等により、本来意図した設計通りに薄膜パターンが形成されない場合がある。このようなパターンの異常は所謂線欠陥・点欠陥と呼ばれるような欠陥の原因となる。
【０００８】
特にフォトリソグラフィ工程時に異物の存在等で露光されるべき個所に正常に露光されなかったり、感光性レジストの塗布が均一に行われなかったなどの理由でマスク設計上では薄膜が除去されているべき部位が除去されないことが原因で発生する欠陥（以下、単に膜残り欠陥と呼ぶ）は一般に発生頻度が高く、特にデータ線材料層を用いてドレイン電極も同時形成するような構造をとる薄膜トランジスタデバイスを作る場合、データ線とドレイン電極間の距離は比較的短いため、データ線材料の形成層で膜残り欠陥が発生した時にデータ線とドレイン電極間が短絡し、その画素がＴＦＴの状態に関わらず常時導通状態になるような点欠陥の発生確率は高い。又、膜残り欠陥部が大きい場合にはさらにデータ線同士が短絡し、線欠陥となる。
【０００９】
この対策として、例えばデータ線形成時にはマスク材パターン形成、エッチング処理、マスク材の剥離処理の後、再びマスク材のパターン形成を行い、エッチング・剥離処理を行う事で膜残り欠陥の救済を図るような事が行われる。しかし、このような方法は工程数を増加させるのみならず、逆に除去されてはいけないような個所が除去されてしまい、データ線の断線といった事態を招くような欠陥の発生率は２倍になる。また、確実に膜残り部を除去するためにエッチング総時間が増えるため、エッチング後の線幅が細くなり好ましくない。これを避けるためには１回目と２回目のマスクパターンを別個に設計・作成する必要があるが、これはコスト増加に繋がる。
【００１０】
また、特開平０７−１９９２２３号公報に開示されるように、データ線とドレイン電極の間に大きな段差を設けて置く事で短絡を防止するという手段も提案されているが、全欠陥が必ずしも救済されないという問題を有する上に大きな段差を設ける事により、洗浄効果が低減するといった悪影響が生じることがある。
【００１１】
本発明は上述した問題点に鑑みなされたものであり、液晶パネル等の電気光学パネル用のアクティブマトリクス基板において、配線を形成する層の膜残り欠陥による点欠陥、線欠陥の不良数を低減する事を目的とする。
【００１２】
【課題を解決するための手段】
本発明のアクティブマトリクス基板の製造方法は上記課題を解決するために、マトリクス状に形成されてなる画素電極と、前記画素電極に接続されてなるスイッチング素子と、前記スイッチング素子に接続されてなる複数の配線と、前記配線と前記画素電極間に介在する絶縁膜とを備えたアクティブマトリクス基板の製造方法において、 前記スイッチング素子に接続するソース電極及びドレイン電極を形成し、前記ソース及びドレイン電極上に前記絶縁膜を形成し、前記ドレイン電極に接続される画素電極を設けるために前記ドレイン電極上の絶縁膜に第１開口部を設けるとともに、同時に前記ソース及びドレイン電極間に形成された絶縁膜に第２開口部を設け、前記第１開口部を介して前記ドレイン電極に接続される画素電極を形成するために前記絶縁膜上に導電膜を形成した後に、エッチング処理を行って前記画素電極のパターニングを行うとともに、前記第２開口部を介して前記ソース及びドレイン電極間の膜残り部を除去することを特徴とする。
【００１３】
このような製造方法によれば、配線の形成時に膜残り欠陥が生じた時に、上層の絶縁膜上に開口部が設けられており、膜残り欠陥部分は絶縁膜開口部個所においては露出することになる。従って、絶縁膜と配線層との間に十分なエッチレート比を有する方法を選択すれば、新たにフォトリソグラフィ工程を増やす事無しにエッチング工程の追加のみで膜残り部の開口部のみを除去可能であり、開口部のパターンを適当に設定する事で、例えば薄膜トランジスタ型のアクティブマトリクス基板を例にとれば、データ線とドレイン電極部分、あるいはデータ線同士の短絡を効果的に防止できるようになる。また開口部を適当に設定する事で、パターニング後の線幅が本来意図したものより細くなるといった弊害も回避可能になる。一方、膜残り欠陥が無かった場合、開口部には配線より下層の絶縁膜、下地絶縁膜、もしくは絶縁性基板などが露出することになるが、支障は全く無い。
【００１５】
このような製造方法によれば、駆動回路部内の配線層に膜残り欠陥が生じた時に、その上層の駆動回路内絶縁膜上に開口部が設けられており、膜残り欠陥部分は該開口部個所においては露出することになる。従って、絶縁膜と配線層との間に十分なエッチレート比を有する方法を選択すれば、新たにフォトリソグラフィ工程を増やす事無しにエッチング工程の追加のみで膜残り部の開口部のみを除去可能であり、開口部のパターンを適当に設定する事で、駆動回路内の配線同士の短絡不良を効果的に防止できる。
【００１７】
また、これらの製造方法によれば、薄膜トランジスタのデータ線・ドレイン電極形成時に膜残り欠陥が生じた時にデータ線とドレイン電極の間で短絡不良が発生して欠陥化する事を効果的に防止できる。
【００１８】
また、前記配線もしくは前記駆動回路部配線の少なくとも一部はソース電極に接続されるデータ線であり、前記開口部は少なくとも部分的に該データ線に沿って隣接した位置に形成される事を特徴とする。
【００１９】
このような製造方法によれば、薄膜トランジスタのデータ線・ドレイン電極形成時に膜残り欠陥が生じた時にデータ線同士の短絡不良が発生して欠陥化する事を効果的に防止できる。
【００２０】
また、前記開口部は少なくとも部分的に該薄膜トランジスタのドレイン電極部もしくはソース電極部を囲い、かつ該ドレイン電極部もしくはソース電極上には開口されないように形成される事を特徴とする。
【００２１】
このような製造方法によれば、薄膜トランジスタのデータ線・ドレイン電極形成時に膜残り欠陥が生じた時にソースあるいはドレイン電極から別のソース電極、ドレイン電極、あるいはデータ線への短絡不良が発生して欠陥化する事を完全に防止できる。
【００２２】
また、前記絶縁膜上の前記開口部の形成に用いるエッチング手法は、前記配線を形成する導電膜もエッチングされうるような方法を用いることを特徴とする。
【００２３】
このようにすることによって、配線層に膜残り欠陥が生じた時に、膜残り欠陥部分は絶縁膜開口部個所においては露出し、同時にエッチングされる。絶縁膜開口時のエッチング条件を適当に設定すれば、膜残り欠陥のうち、絶縁膜開口によって露出する部分を同時に除去できる。すなわち、一切の工程追加を含むことなく膜残り欠陥を低減し、且つ別の欠陥の発生原因となることもない。
【００２４】
前記配線はアルミニウム（以下、Ａｌとも記載する）もしくはアルミニウムを含んだ合金により形成され、前記絶縁膜は二酸化珪素により形成され、且つ前記絶縁膜の前記開口部のエッチング手法として弗酸あるいは弗酸を含んだ溶液をエッチング液としたウェット・エッチング法を用いることを特徴とする。
【００２５】
これにより、絶縁膜を開口する際、弗酸もしくは弗酸の混合液を用いる事で、開口部下にＡｌもしくはその合金よりなるデータ線層の膜残りが存在すれば該膜残り部もエッチングされる。エッチング時間やエッチング液条件を適当に設定する事で、開口部をエッチングしすぎる前に膜残り部を完全に除去する事が可能であり、一切の工程追加を含むことなく膜残り欠陥を低減し、且つ別の欠陥の発生原因となることもない。又、配線に比抵抗の低いＡｌもしくはその合金系を用いる事で、配線の遅延時間を少なくする事ができ、画素電極と配線の層間絶縁膜としてＳｉＯ２を用いるため、絶縁性も十分に確保でき、開口部の微細加工が可能となる。
【００２６】
前記画素電極は前記第１の絶縁膜上に形成され、且つ前記第１の絶縁膜上に設けられる前記開口部上の前記画素電極は少なくとも除去する事を特徴とする。
【００２７】
これにより配線層に膜残り欠陥が生じた時に、膜残り欠陥部分は画素電極形成後においても絶縁膜開口部個所においては露出する。従って、例えば画素電極と絶縁膜、あるいは画素電極形成時の感光性レジストマスクと絶縁膜をマスクとして膜残り露出部分をエッチング除去することで、膜残り起因の短絡欠陥を低減可能である。一方、工程数としてはエッチング工程１回が加わるだけであり、又エッチング条件のマージンが極めて広いというメリットを有する。
【００２８】
前記画素電極の形成に用いるエッチング手法において前記配線を形成する導電膜はエッチングされうるような手段を用いたことを特徴とする。
【００２９】
これにより、配線層に膜残り欠陥が生じた時に、膜残り欠陥部分は画素電極形成時に絶縁膜開口部個所において同時にエッチングされる。ここで画素電極形成時のエッチング条件を適当に設定すれば、膜残り欠陥のうち、絶縁膜開口部において露出している部位を完全に除去できる。すなわち、一切の工程追加を含むことなく膜残り欠陥を低減し、且つ別の欠陥の発生原因となることもない。
【００３０】
また、配線はＡｌもしくはＡｌを含んだ合金により形成され、画素電極はＩＴＯ膜により形成され、且つ画素電極形成時のエッチング手法には塩酸もしくは臭化水素を含んだ溶液をエッチング液としたウェット・エッチング法を用いることを特徴とする。
【００３１】
これにより、ＩＴＯ膜よりなる画素電極を形成する際、塩酸もしくは臭化水素を含んだ溶液をエッチング液としたウェット・エッチング法を用いる事で、絶縁膜開口部下にＡｌもしくはその合金よりなるデータ線層の膜残りが存在すれば該膜残り部もエッチングされる。エッチング時間やエッチング液条件を適当に設定する事で、開口部をエッチングしすぎる前に膜残り部を完全に除去する事が可能であり、一切の工程追加を含むことなく膜残り欠陥を低減することが可能である。又、配線に比抵抗の低いＡｌもしくはその合金系を用いる事で、配線の遅延時間を少なくする事ができる。
【００３２】
上述の製造方法によりアクティブマトリクス基板を製造した。
【００３３】
アクティブマトリクス基板は、上述した本発明の製造方法により製造されているので、電極、配線を形成する導電層の膜残り不良による短絡不良発生率が格段に低い。しかも工程の追加が皆無もしくは最小限であり、低コスト化が図られている。
【００３４】
電気光学パネルは、上述したアクティブマトリクス基板と、該アクティブマトリクス基板に対向配置された対向基板とを備えたことを特徴とする。
【００３５】
また、アクティブマトリクス基板と対向基板とを備えているので、不良品率が格段に低く、しかも低コスト化が図られている。本発明のこのような作用及び他の利得は次に説明する実施の形態から明らかにされよう。
【００３６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００３７】
［第１の実施形態］
先ず、本発明のアクティブマトリクス基板の一実施の形態として、駆動回路内蔵型液晶パネル用の薄膜トランジスタ型アクティブマトリクス基板の構成及び製造方法について説明する。
【００３８】
（アクティブマトリクス基板の構成）
図１は液晶表示パネルに用いられる駆動回路内蔵型のアクティブマトリクス基板の構成を模式的に表すブロック図である。本形態の液晶表示パネル用アクティブマトリクス基板ＡＭにおいては、絶縁基板１０上の画面表示領域４１には画素４０がマトリクス状に配列し、互いに交差する複数の走査線２０と複数のデータ線３０がスイッチング素子を介して接続されてる。又、画面表示領域４１の外側領域にはデータ線３０に画像信号を供給するデータ線駆動回路６０ならびに走査線２０に画素選択走査信号を供給する走査線駆動回路７０が構成されている。
【００３９】
データ線駆動回路６０にはシフトレジスタ回路６１、サンプルホールド回路６２などより構成され、実装端子部１００と配線１１０を通じて外部より画像信号線、クロック信号などの駆動に必要な信号や電源が供給されるようになっている。一方、走査線駆動回路７０はシフトレジスタ回路などより構成され、同様に実装端子部１００と配線１１０を通じて外部よりクロック信号などの駆動に必要な信号や電源が供給されるようになっている。
【００４０】
図示しないが、このアクティブマトリクス基板ＡＭは対向基板と適切な間隔（セルギャップ）を保持した状態で張り合わされ、間に液晶材料が封入される。さらに実装端子に外部制御回路が接続される事で液晶表示パネルとして完成する。また、上述のアクティブマトリクス基板は絶縁基板１０上に複数配置されていても構わない。この場合、絶縁基板１０はアクティブマトリクス基板として完成後、適当な時期に複数に分断されることとなる。
【００４１】
（トランジスタ部の構成）
次にアクティブマトリクス基板上のトランジスタ部の平面図を図２に示す。
【００４２】
画素４０には、走査線２０ならびにデータ線３０に接続するスイッチングするためのn型トランジスタ５０（以降、画素トランジスタと呼ぶ）が形成されており、走査線駆動回路７０もしくはデータ線駆動回路６０上には回路を構成する一つのＣＭＯＳトランジスタ回路、すなわち相互に接続されたn型トランジスタ８０とｐ型トランジスタ９０が形成されている。
【００４３】
次に図２のA-A'線における断面図である図３をもとに説明を加える。トランジスタ５０，８０，９０は以下のような部分により構成される。即ち、それぞれ走査線２０と同時形成されたタンタルにより形成されるゲート電極５ａ，５ｂ，５ｃ、それと二酸化珪素よりなるゲート絶縁膜４を介して対し、チャネル部として機能する多結晶シリコンよりなる真性半導体部１ａ，１ｂ，１ｃ、それと同一の層で形成され、ゲート絶縁膜ならびに二酸化珪素よりなる第1層間絶縁膜６に開口されるコンタクトホールを介してソース電極７ａ，７ｂ，７ｃもしくはドレイン電極８ａ，８ｂ，８ｃと接続する、高濃度の不純物を含む多結晶シリコンよりなるソースドレイン領域３ａ，３ｂ，３ｃ、さらに真性半導体領域１ａ，１ｂ，１ｃとソースドレイン領域３ａ，３ｂ，３ｃの間に存在する、低濃度の不純物を含む多結晶シリコンよりなる低濃度不純物領域２ａ，２ｂ，２ｃである。また、これらの構成要素の上層には二酸化珪素よりなる平坦化絶縁膜９が形成され、トランジスタ５０においては開口部を通じてドレイン電極８ａと接触するＩＴＯ膜よりなる画素電極１３ａが形成される。そして、平坦化絶縁膜９上には、ソース電極７ａ，７ｂ，７ｃあるいはドレイン電極の８ａ，８ｂ，８ｃの短絡不良を防止するための開口部１１ａ，１１ｂ，１１ｃが設けられる。なお、ソースドレイン領域３ａ，３ｂならびに低濃度不純物領域２ａ，２ｂには不純物としてリン（Ｐ）元素が、ソースドレイン領域３ｃならびに低濃度不純物領域２ｃにはホウ素（Ｂ）元素がそれぞれ含まれている。
【００４４】
以上のような構成により、画素トランジスタ５０では接続された走査線２０に適切な電圧が印加された期間（選択期間）にはデータ線３０と画素電極１３ａの間の抵抗値が減少し、その電位差は０に近くなり、それ以外の期間（非選択期間）では抵抗値が増加し、画素電極の電位は保持されることになる。同様に、トランジスタ８０，９０においてはそれぞれがn型/ p型のトランジスタとして動作し、これらを組み合わせる事でＣＭＯＳ回路として動作する。さらに開口部１１ａ，１１ｂ，１１ｃを設けた事による短絡不良防止の効果については次に示す製造工程の説明において明らかになろう。
【００４５】
なお、今回の実施例では多結晶シリコンを用いて駆動回路内蔵型アクティブマトリクス基板をとりあげたが、非晶質シリコンを用いた駆動回路非内蔵型アクティブマトリクス基板でも構わない。また、トランジスタ構造として今回実施例に用いたのはいわゆるコプレナー型のＬＤＤ(Lightly Doped Drain)構造であるが、ゲート電極が半導体層の下層に来る所謂逆スタガ型のトランジスタ構造であっても良いし、ＬＤＤ構造でなくゲート電極を用いて自己整合的にイオン注入を行う、所謂セルフアライン構造等を用いても全く支障無い。
【００４６】
（アクティブマトリクス基板の製造方法）
次に、図４から図８を用いて、アクティブマトリクス基板ＡＭの製造方法について説明を行う。なお、図４から７は、各製造工程途中での図２のＡ−Ａ‘に相当する線に沿った断面図である。
【００４７】
まず、図４に示すように、絶縁基板１０上に下地絶縁膜１５、非晶質珪素薄膜（図示せず）を夫々プラズマＣＶＤ法により３０００オングストロームと１０００オングストローム成膜する。次に、エキシマレーザー光を非晶質珪素膜上に照射し、結晶化することで多結晶珪素膜（図示せず）を得る。
【００４８】
なお、多結晶珪素膜を得る方法として本実施例で示した方法以外に、例えばエキシマレーザーを照射するかわりに５００〜１２００℃程度の熱を加える事で結晶化を行っても良いし、直接常圧ＣＶＤ法によって多結晶膜を堆積しても良い。
【００４９】
次に、上記で得た多結晶珪素膜上で感光性レジストよりなるマスクパターンをフォトリソグラフィの手法で形成後、例えばCF4+O2ガスを用いたドライエッチング法でエッチングを行い、レジストを剥離することで真性多結晶珪素パターン１ａ，１ｂ，１ｃを得る。その後、二酸化珪素よりなるゲート絶縁膜４をＣＶＤ法で１０００オングストローム形成する。
【００５０】
次に図５のようにＴａ膜をスパッタ法で５０００オングストローム形成後、前記と同様にレジストマスクをフォトリソグラフィの手法で形成後、例えばCF4+O2ガスを用いたドライエッチング法でエッチングを行い、レジストを剥離することでゲート電極５ａ，５ｂ，５ｃを得る。その後、低濃度リンイオン、高濃度リンイオン、低濃度ホウ素イオン、高濃度ホウ素イオンを夫々あらかじめフォトリソグラフィの手法を用いて別パターンでレジストマスクを形成しておいた上から真性多結晶珪素パターン１ａ，１ｂ，１ｃの一部に注入する事で、高濃度にリンイオンが打ち込まれた領域３ａ，３ｂ、高濃度にホウ素イオンを注入した領域３ｃ、低濃度にリンイオンが打ち込まれた領域２ａ，２ｂ、低濃度にホウ素イオンを注入した領域２ｃをそれぞれ得る。これらのゲート電極５ａ，５ｂ，５ｃを形成する工程ならびにイオンを注入することで高濃度イオン注入されたソース・ドレイン領域３ａ，３ｂ，３ｃ、低濃度イオン注入領域２ａ，２ｂ，２ｃを得る各工程の形成順序は任意で良い。
【００５１】
次に図６にあるように二酸化珪素膜よりなる第１の層間絶縁膜６をプラズマＣＶＤ法により５０００オングストローム形成する。その後、レジストマスクをフォトリソグラフィの手法で形成後、例えばCHF3ガスを用いたドライエッチング法でエッチングを行い、レジストを剥離することでソース・ドレイン領域３ａ，３ｂ，３ｃとの接続用コンタクトホールを形成する。その後、Ａｌを5000オングストローム、Ｔｉを500オングストロームずつ夫々スパッタリング法により成膜し、レジストマスクをフォトリソグラフィの手法で形成後、例えばCl2ガスを用いたドライエッチング法でエッチングを行い、レジストを剥離することでデータ線２０、ソース電極７ａ，７ｂ，７ｃならびにドレイン電極８ａ，８ｂ，８ｃを同時に形成する。
【００５２】
次に図７に示すように二酸化珪素よりなる平坦化絶縁膜９をペルヒドロポリシラザンをスピンコート法により塗布後、３００℃で焼成することで５００〜５０００オングストローム形成する。その後、レジストマスクをフォトリソグラフィの手法で形成後、例えばCHF3ガスを用いたドライエッチング法でエッチングを行い、レジストマスクを剥離することで、画素部ＴＦＴ５０のドレイン部電極８ａ上に画素電極コンタクト部１２ａならびにソース電極やドレイン電極間の膜残り不良による短絡欠陥を防止するための開口部１１ａ，１１ｂ，１１ｃを同時に形成する。この時の平面図が図８である。
【００５３】
最後にＩＴＯ膜を２０００オングストロームスパッタリング法により成膜した後、レジストマスクをフォトリソグラフィの手法で形成後、例えば塩酸(HCl)によりエッチングし、レジストマスクを剥離することで画素電極１３ａを形成することで、図２あるいは図３に示したようなアクティブマトリクス基板ＡＭを得る。
【００５４】
（膜残り時の短絡不良防止効果）
次に本明細書による製造方法の短絡防止効果について、データ、ドレイン電極形成時に膜残り欠陥があった場合について説明する。図５までは同じであるので、図５以降の製造工程の説明を図９〜図１１を用いて説明する。
【００５５】
図９に示すように、図６の説明時と同様の製造方法により、層間絶縁膜６を成膜し、コンタクトホールを形成後、ソース電極７ａ，７ｂ，７ｃならびにドレイン電極８ａ，８ｂ，８ｃを形成する。その際、図６とは異なり、例えば感光性レジスト塗布時の異物混入によるレジストマスクパターン異常により、ソース・ドレイン電極間に膜残り不良部１６ａ，１６ｂ，１６ｃが形成されてしまったものとする。
【００５６】
次に図１０のように図７と同様に二酸化珪素よりなる平坦化絶縁膜９をペルヒドロポリシラザンまたはこれを含む組成物をスピンコート法により塗布後、３００℃で焼成することで形成する。その後、レジストマスクをフォトリソグラフィの手法で形成後、例えばCHF3ガスを用いたドライエッチング法でエッチングを行い、レジストマスクを剥離することで、画素部ＴＦＴ５０のドレイン部電極８ａ上に画素電極とのコンタクト部ならびにソース電極やドレイン電極間の膜残り不良による短絡欠陥を防止するための開口部１１ａ，１１ｂ，１１ｃを同時に形成する。
【００５７】
この時の平面図が図１１であり、膜残り不良１６ａ，１６ｂ，１６ｃの存在により、ソース・ドレイン電極間が短絡している状態である。何の対策も施さずにアクティブマトリクス基板ＡＭをこのまま作製した場合、ゲート電極５ａ，５ｂ，５ｃに走査線１０を通じて印加される電圧に関わらず、ソース電極７ａ，７ｂ，７ｃとドレイン電極８ａ，８ｂ，８ｃの間は夫々が常に導通した状態におかれる。このため、例えば画素ＴＦＴ部５０においては、ドレイン電極８ａに接続される画素電極１０ａ上の電荷が走査線１０によって選択されていない状態でも保持されない。このような画素はいわゆる点欠陥と呼ばれ、該アクテイブマトリクス基板ＡＭを用いて製造した液晶パネルにおいて、常時点灯もしくは常時非点灯の画素となり、表示品位を著しく低下させる。また、駆動回路上のｎ型ＴＦＴ８０ならびにｐ型ＴＦＴ９０で発生した場合には駆動回路の動作不良を招き、最悪の場合には正常な信号が走査線ならびにデータ線に駆動されず、液晶表示パネルとして機能しなくなる。
【００５８】
次の工程では前述のようにＩＴＯ膜を１０００オングストロームスパッタリング法により成膜した後、レジストマスクをフォトリソグラフィの手法で形成後、例えば塩酸(HCl)によりエッチングを行うが、この際、前記開口部より露出している膜残り部は塩酸に直接さらされる事になる。膜残り部１６ａ，１６ｂ，１６ｃの構成物質はＡｌとＴｉであり、開口部１１ａ，１１ｂ，１１ｃから露出している部位はエッチングされ、画素電極のエッチング条件を適当に設定する事で完全に除去する事も可能になる。
【００５９】
上述のように開口部１１ａ，１１ｂ，１１ｃから露出している膜残り部１６ａ，１６ｂ，１６ｃを完全に除去した後、画素電極１３ａ上のレジストマスク１７を除去して得られたアクティブマトリクス基板ＡＭ上の画素部ＴＦＴ４０、駆動部ｎ型ＴＦＴ８０、ｐ型ＴＦＴ９０の断面図は図１２のようになり、平面図は図１３のようになる。図１２は図１３のA-A'線断面図である。図１２、図１３に示されるように、ソース電極７ａ，７ｂ，７ｃとドレイン電極８ａ，８ｂ，８ｃ間の短絡は解消され、正常な動作が可能になる。
【００６０】
［第２の実施形態］
上述の第１の実施例では、画素電極形成工程において開口部１１ａ，１１ｂ，１１ｃ下の膜残り部１５ａ，１５ｂ，１５ｃが工程の追加無しに除去されたが、このような電極材料やエッチング方法でなかった場合、例えばソース電極材料がＴａで形成されている他は構成材質ならびに製造方法は第１の実施例と同一であるような場合、本実施方法が考えられる。
【００６１】
すなわち、図１４に示したような例であり、画素電極を形成する際、画素電極をエッチングした後、レジストマスク材料１７を剥離する前に、例えばCF4+O2ガスを用いたドライエッチング法でエッチングを行えばよい。この場合、膜残り部以外は二酸化珪素よりなる層間絶縁膜９、もしくはレジストマスク１７しか露出しておらず、また膜残り部１５ａ，１５ｂ，１５ｃが存在しなければやはり二酸化珪素よりなる層間絶縁膜６がかわりに露出しているのみである。従って、選択比よく開口部１１ａ，１１ｂ，１１ｃにより露出している膜残り部１５ａ，１５ｂ，１５ｃのみを除去することができ、ソース・ドレイン電極間短絡を起因とする欠陥を回避できる。
【００６２】
本実施例の場合、第１の実施例と比べて新たなエッチング工程の追加があるが、電極材料、エッチング方法が自由に選択可能であり、画素電極形成時のエッチング条件範囲が広がるという利得を有する。また、例えばデータ線形成時にはマスク材パターン形成、エッチング処理、マスク材の剥離の後、再びマスク材のパターン形成を行い、エッチング・剥離を行う事で膜残り欠陥の救済を図るような手法と比較するとその追加工程の数は遥かに少なく、断線の発生率が増加する事も無い。
【００６３】
［第３の実施形態］
第１ならびに第２の実施形態においてはソース電極７ａ，７ｂ，７ｃとドレイン電極８ａ，８ｂ，８ｃ夫々の間の短絡を防止するように開口部１１ａ，１１ｂ，１１ｃを設けたが、より大きな膜残り欠陥が生じた時に発生しうるデータ線同士の短絡を防止することもできる。このような実施例を図示したのが図１５である。このように、データ線に沿って線上に開口部１１ａ，１１ｂ，１１ｃを設けておくことにより、データ線同士の短絡をも防止しうる。
【００６４】
【発明の効果】
本発明のアクティブマトリクス基板の製造方法によれば、ソース電極あるいはドレイン電極を形成する層上の絶縁膜に開口部が設けてあるため、膜残りによるソース電極あるいはドレイン電極間の短絡を防止可能にしつつ、工程数の増加は最小限であり、かつ断線の増加といった弊害もない。従って、液晶パネル等の電気光学パネル用のアクティブマトリクス基板を歩留まり良く、かつ製造コストの増加を抑えて製造可能である。
【図面の簡単な説明】
【図１】  本実施の形態のアクティブマトリクス基板の構成を模式的に示す平面図である。
【図２】  第１実施形態のアクティブマトリクス基板における画素部ならびに駆動部ＴＦＴを示す平面図である。
【図３】  図２のＡ−Ａ′線の断面の模式図である。
【図４】  図２で示したアクティブマトリクス基板の製造方法を示す断面模式図である。
【図５】  図４に示す工程に続いて行う各工程の断面模式図である。
【図６】  図５に示す工程に続いて行う各工程の断面模式図である。
【図７】  図６に示す工程に続いて行う各工程の断面模式図である。
【図８】  図７に示す工程の平面図であり、Ａ−Ａ′断面図が図７に相当する。
【図９】  膜残り不良が存在した場合における図５に示す工程に続いて行う各工程の断面模式図である。
【図１０】図９に示す工程に続いて行う各工程の断面模式図である。
【図１１】図１０に示す工程の平面図であり、Ａ−Ａ′断面図が図１０に相当する。
【図１２】図１０に示す工程に続いて行う各工程の断面模式図である。
【図１３】図１２に示す工程の平面図であり、Ａ−Ａ′断面図が図１２に相当する。
【図１４】  第２実施形態によるアクティブマトリクス基板における画素部ならびに駆動部ＴＦＴの製造方法を示す断面模式図である。
【図１５】  第３実施形態のアクティブマトリクス基板における画素部ならびに駆動部ＴＦＴを示す平面図である。
【符号の説明】
ＡＭ…アクティブマトリクス基板
１０…絶縁性基板
２０…走査線
３０…データ線
４０…画素部
４１…画素表示領域
５０…画素部ＴＦＴ
８０…駆動部ｎ型ＴＦＴ
９０…駆動部ｐ型ＴＦＴ
１１ａ…画素部ＴＦＴ短絡防止開口部
１１ｂ…駆動部ｎ型ＴＦＴ短絡防止開口部
１１ｃ…駆動部ｐ型ＴＦＴ短絡防止開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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