(57)【特許請求の範囲】
【請求項１】
複数の相互に実質的に平行に延在しているワード線（ＷＬｊ）および複数の相互に実質的に平行に延在しているビット線（ＢＬｉ）が設けられており、ここでワード線（ＷＬｊ）はビット線（ＢＬｉ）を横切る方向に延在しており、
非常に大きな磁気抵抗効果（ＧＭＲ）を持った層構造を有するメモリ素子（Ｓｉ，ｊ）が設けられており、該メモリ素子はそれぞれ、ワード線（ＷＬｊ）の１つとビット線（ＢＬｉ）の１つとの間に接続されておりかつワード線（ＷＬｊ）およびビット線（ＢＬｉ）より高抵抗であるので、読み出しのために１つの選択されたワード線（ＷＬｊ）からすべてのビット線（ＢＬｉ）への電流路が形成され、
ビット線（ＢＬｉ）はそれぞれ読み出し増幅器（ＯＰｉ）に接続されており、該読み出し増幅器を介して、それぞれのビット線（ＢＬｉ）における電位が基準電位に制御可能でありかつ該読み出し増幅器で出力信号が取り出し可能である
メモリセル装置。
【請求項２】
読み出し増幅器は帰還結合された演算増幅器（ＯＰｉ）を有している
請求項１記載のメモリセル装置。
【請求項３】
メモリ素子（Ｓｉ，ｊ）はそれぞれ２つの強磁性層（１，３）およびその間に配置されている非磁性層（２）を有しており、
反強磁性層（４）が設けられており、該反強磁性層は強磁性層の１つ（３）に隣接されておりかつ該隣接する強磁性層（３）における磁化の分極方向を決定し、メモリ素子（Ｓｉ，ｊ）はそれぞれ、２つの磁化状態を有している
請求項１または２記載のメモリセル装置。
【請求項４】
強磁性層（１，３）はそれぞれ、元素Ｆｅ，Ｎｉ，Ｃｏ，Ｃｒ，Ｍｎ，Ｇｄの少なくとも１つを含んでおり、
強磁性層（１，３）の厚さはそれぞれ２０ｎｍより薄いかまたは２０ｎｍに等しく、
非磁性層（２）は材料Ａｌ2Ｏ3，ＮｉＯ，ＨｆＯ2，ＴｉＯ2，ＮｂＯ，ＳｉＯ2の少なくとも１つを含んでおりかつ１および４ｎｍの間の領域にある厚さを有している
請求項３記載のメモリセル装置。
【請求項５】
メモリ素子（Ｓｉ，ｊ）は、ワード線（ＷＬｊ）およびビット線（ＢＬｉ）によって形成される平面において、０．１μｍ×０．１μｍおよび２μｍ×２０μｍの間の領域にある寸法を有している
請求項１から４までのいずれか１項記載のメモリセル装置。
【請求項６】
ワード線（ＷＬｊ）の数はビット線（ＢＬｉ）の数より大きい
請求項１から５までのいずれか１項記載のメモリセル装置。
【請求項７】
実質的に平行に延在している書き込み線（ＳＬｉ）が設けられており、該書き込み線はワード線（ＷＬｊ）およびビット線（ＢＬｉ）に対して絶縁されている
請求項１から６までのいずれか１項記載のメモリセル装置。
【請求項８】
ビット線（ＢＬ′ｉ）にしきい値エレメント（ＳＷｉ）が設けられており、該しきい値エレメントはそれぞれ、読み出し増幅器（ＯＰ′ｉ）の出力側に接続されている
請求項１から６までのいずれか１項記載のメモリセル装置。
【請求項９】
２つのビット線（ＢＬ″ｉ，ＢＬ″ｉ＋１）にそれぞれ、１つの差動増幅器（ＤＶｉ）が設けられており、該差動増幅器の入力側はそれぞれ、所属のビット線（ＢＬ″ｉ）の読み出し増幅器（ＯＰ″ｉ）の出力側に接続されている
請求項１から７までのいずれか１項記載のメモリセル装置。
【請求項１０】
請求項１から７までのいずれか１項記載のメモリセル装置の、磁気ＲＡＭとしての使用。
【請求項１１】
請求項１から７までのいずれか１項記載のメモリセル装置の、連想メモリとしての使用。
【発明の詳細な説明】
【０００１】
本発明は、非常に大きな磁気抵抗効果（ＧＭＲ）を有する層構造を持ったメモリ素子を備えたメモリセル装置に関する。
【０００２】
概念ＧＭＲ素子は専門分野では、少なくとも２つの強磁性層とその間に配置されている非磁性の層とを有しておりかついわゆるＧＭＲ（giant magnetoresistive Effekt）効果、すなわち非常に大きな磁気抵抗効果を呈する層構造に対して使用される。ＧＭＲ効果とは、ＧＭＲ素子の電気的な抵抗が、２つの強磁性層での磁化が平行に配向されているかまたは反平行に配向されているかに依存しているという事実の謂いである。
【０００３】
この形式のＧＭＲ素子をメモリセル装置におけるメモリ素子として使用することが提案されている（参考になるのは例えば、D. D. Tang et al, IEDM 95, p 997 - 999, D. D. Tang et al, IEEE Trans. on Magnetics, Vol. 31, Nr. 6, 1995, p 3206 - 3208, F. W. Patten et al, Int. Non Volatile Memory Technology Conf., 1996, p 1 - 2)。このために、メモリ素子として、一方の強磁性層の磁化方向が例えば隣接する反強磁性層によって拘束されるＧＭＲ素子が使用される。メモリ素子はビット線を介して直列に相互接続される。これらを横切る方向にワード線が延在している。ワード線は、ビット線に対してもメモリ素子に対しても絶縁されている。ワード線に加えられる信号は、ワード線を流れる電流によって磁界を引き起こす。この磁界は、その下方に存在するメモリ素子に影響を及ぼす。情報を書き込むために、書き込むべきメモリセルの上方で交差しているビット線およびワード線には信号が加えられ、この信号は交差点において、反転磁化のために十分である磁界を引き起こす。情報を読み出すために、ワード線にパルス化された信号が加えられる。この信号によって、当該のメモリセルは２つの磁化状態の間を往復的に切り換えられる。ビット線を流れる電流が測定され、そこから相応するメモリ素子の抵抗値が求められる。
【０００４】
S. Tehrani et al, IEDM 96, p 193 以降には、メモリ素子として、異なった厚さの強磁性層を有しているＧＭＲ素子を使用することが提案されている。情報を書き込むための磁界は、２つの強磁性層の薄い方の層における磁化だけに影響を与えるように選定されている。２つの強磁性層の厚い方の層における磁化はこのことから影響を受けずに留まる。
【０００５】
このようなメモリセル装置では、パルス化された信号による読み出し過程のために一層複雑な回路が必要になる。
【０００６】
本発明が課題とするところは、低減された回路コストで読み出すことができる、ＧＭＲ素子を備えたメモリセル装置を提供することである。
【０００７】
この課題は、請求項１に記載のメモリセル装置によって解決される。本発明のその他の実施の形態はその他の従属請求項に記載されている。
【０００８】
メモリセル装置は、複数の相互に実質的に平行に延在しているワード線および複数の相互に実質的に平行に延在しているビット線を有し、ここでワード線はビット線を横切る方向に延在している。メモリ素子は、非常に大きな磁気抵抗効果（ＧＭＲ）を持った層構造を有するメモリ素子、すなわちＧＭＲ素子が設けられており、該メモリ素子はそれぞれ、ワード線の１つとビット線の１つとの間に接続されておりかつワード線およびビット線より高オーミック抵抗である。ビット線はそれぞれ読み出し増幅器に接続されており、該読み出し増幅器を介して、それぞれのビット線における電位が基準電位に制御可能でありかつ該読み出し増幅器で出力信号が取り出し可能である。このメモリセル装置の読み出しのために、すべての選択されないワード線は基準電位に加えられる。選択されたワード線には別の電位を有する信号が印加される。これにより、選択されたワード線からすべてのビット線への電流路は閉じられる。それぞれの読み出し増幅器における出力信号、すなわち例えば帰還結合抵抗、および基準電位およびビット線抵抗のような、読み出し増幅器の電気的な特性量から、ワード線の、それぞれのビット線との交差点において存在するメモリ素子の抵抗が突き止められる。従ってこのメモリセル装置を読み出すために、パルス化された信号は必要でない。
【０００９】
有利には、読み出し増幅器は帰還結合された演算増幅器を有している。演算増幅器の非反転入力側は基準電位、例えばアースに接続されている。ビット線は反転入力側に接続されている。基準電位が０Ｖであれば、この演算増幅器は、ビット線に０Ｖが加わっていることを保証する。演算増幅器の出力信号は、選択されたメモリ素子の抵抗に対する尺度である。
【００１０】
メモリ素子として、これらが２つの磁化状態においてビット線およびワード線より高（オーミック）抵抗である限り、すべての公知のＧＭＲ素子が適している。電流が層内を平行に流れるときより、電流が層スタックを垂直方向に流れるときの方がＧＭＲ効果は大きい。
【００１１】
メモリ素子は有利にはそれぞれ２つの強磁性層およびその間に配置されている非磁性、絶縁層を有している。強磁性層の１つは反磁性層に隣接されて配置されている。反強磁性層は隣接する強磁性層における磁化の分極方向を決定する。メモリ素子はそれぞれ、２つの磁化状態を有している。絶縁性の、非磁性層を使用すると有利である。というのはこのような構成において、２つの強磁性層の間に配置されている絶縁性の、非磁性層を流れるスピン分極されたトンネル電流によって作用されるＧＭＲ効果は、絶縁性ではない非磁性層を使用した場合より著しく大きいからである。これにより、メモリセル装置において２つの異なった論理値零および１に対応付けられる異なった抵抗値が一層良好に区別される。
【００１２】
択一的に、メモリ素子はそれぞれ２つの強磁性層と、その間に配置されている非磁性層とを有しているようにしてもよく、その際強磁性層の一方は他方の強磁性層より厚いかまたは強磁性層は異なった磁気特性を有する異なった材料から形成されているか、または非磁性の非絶縁性の層を有している。
【００１３】
強磁性層に対して、とりわけ、元素Ｆｅ，Ｎｉ，Ｃｏ，Ｃｒ，Ｍｎ，Ｇｄの少なくとも１つを含んでいる材料が適している。強磁性層の厚さはそれぞれ最大で２０ｎｍでありかつ有利には２および１０ｎｍの間の領域にある。トンネルアイソレータとして作用する非磁性層に対して、絶縁性の材料として、Ａｌ2Ｏ3，ＮｉＯ，ＨｆＯ2またはＴｉＯ2，ＮｂＯ，ＳｉＯ2が適している。非磁性層に対する非絶縁性材料として、ＣｕまたはＡｇが適している。非磁性層の厚さは、１および４ｎｍの間の領域にあり、有利には２および３ｎｍの間の領域にある。
【００１４】
情報を、メモリ素子の１つに書き込むために、所属のワード線および所属のビット線にその都度、信号が印加される。これにより、ワード線およびビット線を介して電流が流れ、それがその都度磁界を引き起こす。ワード線およびビット線の交差点において、２つの磁界の重畳によって生じる全磁界は、そこに存在しているメモリ素子で反転磁化が起こることになる程大きい。交差点の外側では、そこに存在しているメモリ素子の反転磁化のための個々の磁界は著しく僅かである。
【００１５】
書き込みのために高められた磁界が必要であるかまたはそれが望ましい用途において、例えばビット線に対して平行に延在している複数の相互に実質的に平行に延在している書き込み線を付加的に設けることは本発明の枠内にある。これらの書き込み線はワード線およびビット線に対して絶縁されている。信号を相応の書き込み線に印加することによって、選択されたワード線を有する交差点における磁界を増強し、ひいては書き込み過程を支援することができる。
【００１６】
メモリセル装置は磁気ＲＡＭとして適している。
【００１７】
更に、メモリセル装置は連想メモリとして作動させることができる。このために、ビット線にそれぞれ、しきい値エレメントが設けられており、該しきい値エレメントはそれぞれのビット線の読み出し増幅器の出力側に接続されている。
【００１８】
それが例えば、K. Goser at al, IEEE Micro, 9 (1989) 6, p. 28 - 44 から公知であるような連想メモリにおいて、すべてのワード線に同時に、入力信号が加えられる。入力信号は、ワード線と同じ数の桁を有している。ビット線のそれぞれにおいて、電流は加算されかつしきい値エレメントによって出力信号が形成される。Goser at al, IEEE Micro, 9 (1989) 6, p. 28 - 44 から公知である連想メモリでは、メモリセルは従来の抵抗かまたはトランジスタからのみ成っておりかつ交差するワード線およびビット線の間に接続されている。これらの従来の抵抗およびトランジスタは作動中に変化させることができないので、その結果メモリは学習能力がない。択一的に、メモリセルはＥＥＰＲＯＭセルとして実現され、この場合はプログラミングが可能であるが、この種のメモリセルは製造するのが非常に煩雑である。
【００１９】
連想メモリとして使用された場合の本発明のメモリセル装置の利点は、メモリ素子におけるＧＭＲ素子を作動期間中任意の頻度でプログラム変更することができるということである。それ故に、連想メモリは作動期間中、情報を学習することができる。
【００２０】
本発明の別の実施の形態によれば、それぞれの２つのビット線に、１つの差動増幅器が設けられている。差動増幅器の入力側はそれぞれ、所属のビット線の読み出し増幅器の出力側に接続されている。このメモリセル装置は有利にも同様に廉そうメモリとして使用され、その際メモリ素子はそれぞれ、同一のワード線に接続されている２つのビット線において、相互に相補的にプログラミングされる。読み出しの際、一方のビット線に、他方のビット線の相補信号が形成される。これらの相補信号から、差動増幅器において、出力信号が形成される。このような差分法により、プロセス変動に対するで電磁適合性が著しく改善される。
【００２１】
次に本発明を、図示されている実施例に基づいて焼成に説明する。
【００２２】
図１は、ＭＲＡＭ装置のアーキテクチャを示し、
図２は、所属のビット線、ワード線および書き込み線を備えたメモリ素子を示し、
図３は、それぞれのビット線がしきい値エレメントに接続されている連想メモリを示し、
図４は、それぞれ２つの隣接するビット線が相補的にプログラミングされかつ差動増幅器に接続されている連想メモリを示している。
【００２３】
メモリ装置は相互に実質的に平行に延在しているビット線ＢＬｉ、ｉ＝１，２，…ｎを有している。これを横断する方向に延在しているのがワード線ＷＬｊ、ｊ＝１，２，…ｍである。ワード線ＷＬｊも相互に実質的に平行に延在している。ビット線ＢＬｉとワード線ＷＬｊとの交差点にそれぞれメモり素子Ｓｉ，ｊが配置されている（図１参照）。
【００２４】
ビット線ＢＬｉはそれぞれ、演算増幅器ＯＰｉ、ｉ＝１，２，…ｎの反転入力側に接続されている。演算増幅器ＯＰｉの非反転入力側はアース電位に接続されている。演算増幅器ＯＰｉは帰還結合されておりかつそれぞれ帰還結合抵抗ＲＫｉを有している。演算増幅器ＯＰｉはそれぞれ出力側Ａｉを有している。
【００２５】
メモり素子Ｓｉ，ｊはそれぞれ、第１の強磁性層１と、非磁性層２と、第２の強磁性層３と、反強磁性層４とを有している（図２参照）。第１の強磁性層１、非磁性層２および第２の強磁性層３は層構造を成している。第１の強磁性層１および第２の強磁性層３は例えばＮｉＦｅを含んでおりかつ１０ｎｍの厚さを有している。非磁性層２はＡｌ2Ｏ3を含んでおりかつ２ないし３ｎｍを有している。反強磁性層４はＦｅＭｎを含んでおりかつ１０ないし２０ｎｍの厚さを有している。ビット線ＢＬｉおよびワード線ＷＬｊによって形成される面内で、メモり素子Ｓｉ，ｊはそれぞれ、例えば０．２５μｍ×０．２５μｍの断面積を有している。
【００２６】
ビット線ＢＬｉおよびワード線ＷＬｊはそれぞれ、Ａｌ，Ｃｕから形成され、厚さはそれが、Ａｌ中の電流密度１０6Ａ／ｃｍ2を上回らないように選定されている。
【００２７】
第１の強磁性層１はワード線ＷＬｊに接している。反強磁性層４はビット線ＢＬｉに接している。ビット線ＢＬｉはワード線ＷＬｊの上方に延在している。択一的に、ビット線ＢＬｉがワード線ＷＬｊの下方に延在しているようであってもよい。
【００２８】
ワード線ＷＬｊの下に、例えばＳｉＯ2から成っている、１０ｎｍの厚さの絶縁層５が配置されている。この層はワード線ＷＬｊをこれを横断する方向に延在している書き込み線ＳＬｉに対して絶縁している。書き込み線ＳＬｉ、ｉ＝１…ｎは相互に実質的に平行に延在している。書き込み線ＳＬｉはビット線ＢＬｉの下方に延在している。
【００２９】
このメモリセル装置において論理量０および１にそれぞれ、メモり素子Ｓｉ，ｊの抵抗値の一方が対応付けられている。
【００３０】
メモリセル装置に記憶されている情報を読み出すために、メモり素子Ｓｉ，ｊに記憶されている情報を読み出すためにワード線ＷＬｊが制御される。このために、ワード線ＷＬｊには例えば＋１Ｖの電位が加えられる。すべての別のワード線ＷＬｊ、１≠ｊには０Ｖの電位が加っている。すべてのビット線ＢＬｉ、ｉ＝１…ｎには同様に０Ｖの電位が加っている。というのは、これらは、常時、０Ｖに制御される、帰還結合された演算増幅器ＯＰｉの反転入力側に接続されているからである。演算増幅器ＯＰｉの出力側Ａｉに次の電圧
【００３１】
【数１】
0004187925.tif 000002
【００３２】
が取り出され、ここでＲは帰還抵抗ＲＫｉの抵抗値、Ｒｘはメモリ素子Ｓｉ，ｊの抵抗およびＲ１は、電流が流れるワード線ＷＬｊおよびビット線ＢＬｉの線路成分の抵抗である。この電圧から、メモリ素子Ｓｉ，ｊの抵抗Ｒｘが計算される。というのは、その他の量は既知だからである。
【００３３】
ビット線ＢＬｉおよびワード線ＷＬｊは金属から形成され、その結果その抵抗は非常に小さい。帰還結合抵抗ＲＫｉは例えば１００ｋΩである。メモリ素子Ｓｉ，ｊの抵抗Ｒｘは、第１の強磁性層１および第２の強磁性層３の磁化が平行に配向されている場合には約１００ｋΩでありかつ第１の強磁性層１および第２の強磁性層３の磁化が逆平行に配向されている場合には約１１０ｋΩである。１００個のビット線ＢＬｉおよび１０００個のワード線ＷＬｊが設けられている。これにより、入力信号の変化は、メモリ素子Ｓｉ，ｊの仮定された抵抗値に依存して１００ｍＶである。１０の抵抗比
【００３４】
【数２】
0004187925.tif 000003
【００３５】
によって、この変化は演算増幅器ＯＰｉの出力側Ａｉにおいて１Ｖに増幅することができる。
【００３６】
すべてのビット線ＢＬｉは０Ｖにあるので、ビット線ＢＬｉ間に寄生電流は流れない。電流路は選択されたワード線ＷＬｊとすべてのビット線との間にだけ閉じられている。従って、ビット線ＢＬｉより多くの数のワード線ＷＬｊを使用すると有利である。１ＭＢｉｔを有するメモリセル装置は有利には、ｎ＝１００個のビット線ＢＬｉおよびＭ＝１０，０００個のワード線ＷＬｊによって形成される。これにより１００個の読み出し増幅器が必要なだけである。その都度選択されたワード線ＢＬｉを流れる電流は、それぞれ約１００ｋΩの抵抗を有している１００個のメモリ素子Ｓｉ，ｊの並列回路から得られる。この並列回路は約１ｋΩの抵抗を有している。その際ビット線ＢＬｉの長さは重要ではない。というのは、これらは充放電切換されないからである。
【００３７】
情報をメモりセルＳｉ，ｊに書き込むために、書き込み線ＳＬｉおよびワード線ＷＬｉにそれぞれｍＡのオーダにある電流が供給される。この電流は書き込み線ＳＬｉおよびワード線ＷＬｉの周りにその都度磁界を引き起こす。この磁界は書き込み線ＳＬｉおよびワード線ＷＬｉの交差点において第１の強磁性層１の磁化に影響を及ぼす。第２の強磁性層３の磁化は、これに隣接している反強磁性相４によって拘束されている。
【００３８】
択一的に、書き込み線ＳＬｉをワード線ＷＬｊに平行に延在するようにしてもよい。この場合、情報を書き込むために、ビット線ＢＬｉおよび書き込み線が制御される。
【００３９】
連想メモリとして使用可能であるメモリセル装置において、相互に平行に延在しているワード線ＷＬ′ｊ、ｊ＝１…ｍおよびこれを横断する方向に延在してる、相互に実質的に平行に延在しているビット線ＢＬ′ｉ、ｉ＝１…ｎが設けられている（図３参照）。ビット線ＢＬ′ｉとワード線ＷＬ′ｊとの交差点に、それぞれメモり素子Ｓ′ｉ，ｊが配置されている。メモり素子Ｓ′ｉ，ｊは、図２に基づいて説明したメモリセルＳｉ，ｊと類似して形成されている。ビット線ＢＬ′ｉはそれぞれ演算増幅器ＯＰ′ｉの反転入力側に接続されている。演算増幅器の非反転入力側はアース電位に接続されておりかつ帰還結合されている。演算増幅器ＯＰ′ｉは帰還結合抵抗ＲＫ′ｉを有している。演算増幅器ＯＰ′ｉの出力側はしきい値エレメントＳＷｉの入力側に接続されている。しきい値エレメントＳＷｉとして例えば、例えば１００以上の非常に大きな増幅度を有する演算増幅器、またはシュミットトリガが適している。演算増幅器ＯＰ′ｉの回路定数の選定は、図１および図２に基づいて説明した実施例に類似して行われる。
【００４０】
メモリセルＳｉ，ｊは任意にプログラミング可能である。更に、ビット線ＢＬ′ｉおよびワード線ＷＬ′ｊを通って電流が流れる。その際、ビット線ＢＬ′ｉおよびワード線ＷＬ′ｊの周りに磁界が引き起こされる。電流は、メモリ素子Ｓ′ｉ，ｊが配置されている、ビット線ＢＬ′ｉおよびワード線ＷＬ′ｊの交差点における合成磁界により、メモリ素子Ｓ′ｉ，ｊの第１の強磁性層の磁化、ひいてはメモリ素子Ｓ′ｉ，ｊの抵抗が変化されるように選択される。その際ビット線ＢＬ′ｉおよびワード線ＷＬ′ｊのすべての別のメモリ素子において、磁界は、磁化、ひいては抵抗を変化するには十分ではない。すなわち、電流方向に依存して、メモリ素子Ｓ′ｉ，ｊにおける抵抗の一層大きなまたは小さな値がプログラミングされる。
【００４１】
メモリセル装置を読み出すために、ワード線ＷＬ′ｊ、ｊ＝１…ｍに、ｍ個の成分を有する入力ベクトルＸの形の信号が印加される。その際Ｘ個の成分は値０ＶまたはＶｄｄをとる。Ｖｄｄは例えば１Ｖである。ビット線ＢＬ′ｉには、メモリ素子Ｓ′ｉ，ｊ、ｊ＝１…ｍを介して電流が流れる。これらの電流の合計は帰還結合抵抗ＲＫ′ｉを通って流れる。というのは、演算増幅器ＯＰ′ｉは非常に高い入力抵抗、例えば１００メガオーム以上の抵抗を有しておりかつビット線ＢＬ′ｉが０Ｖに制御されるような電圧Ｕｉが生じるからである。しきい値エレメントＳＷｉは演算増幅器ＯＰ′ｉの電圧から、値０ＶまたはＶｄｄをとることができる出力量Ｙｉを形成する。
【００４２】
同様に連想メモリとして適している別のメモリセル装置は相互に実質的に平行に延在しているワード線ＷＬ″ｊ、ｊ＝１…ｍおよびこれを横断する方向に延在してる、相互に実質的に平行に延在しているビット線ＢＬ″ｉ、ｉ＝１…ｎを有している（図４参照）。ビット線ＢＬ″ｉとワード線ＷＬ″ｊとの交差点に、それぞれメモり素子Ｓ′ｉ，ｊが配置されている。メモり素子Ｓ′ｉ，ｊは、その前に説明した実施例におけるメモリセルＳｉ，ｊと類似して形成されている。ビット線ＢＬ″ｉはそれぞれ演算増幅器ＯＰ″ｉの反転入力側に接続されている。演算増幅器の非反転入力側はアース電位に接続されておりかつ帰還結合されている。演算増幅器ＯＰ″ｉは帰還結合抵抗ＲＫ″ｉを有している。隣接する線ＢＬ″ｉ，ＢＬ″ｉ＋１の演算増幅器ＯＰ″ｉ，ＯＰ″ｉ＋１の出力側は差動増幅器ＤＶｉ、ｉ＝１，３，５，…ｎ−１の入力側に接続されている（図４参照）。
【００４３】
これらメモリセル装置への情報の書き込みは、図３に基づいて説明したように行われる。その際同じ差動増幅器ＤＶｉに接続されている隣接するビット線ビット線ＢＬ″ｉ，ＢＬ″ｉ＋１のメモり素子Ｓ″ｉ，ｊ，Ｓ″ｉ＋１，ｊは相補的にプログラミングされる。
【００４４】
図３に基づいて説明した実施例と類似して行われる読み出しの際に、一方のビット線ＢＬ″ｉにおいて他方のビット線ＢＬ″ｉ＋１の相補的な信号が形成される。演算増幅器ＯＰ″ｉ，ＯＰ″ｉ＋１の出力信号Ｕｉ，Ｕｉ＋１は、出力信号Ｙｉを形成する差動増幅器ＤＶｉに加えられる。これにより、例えばプロセス変動にその原因を求めることができる障害の影響は低減される。
【図面の簡単な説明】
【図１】  ＭＲＡＭ装置のアーキテクチャの回路略図である。
【図２】  所属のビット線、ワード線および書き込み線を備えたメモリ素子の概略図である。
【図３】  それぞれのビット線がしきい値エレメントに接続されている連想メモリの回路略図である。
【図４】  それぞれ２つの隣接するビット線が相補的にプログラミングされかつ差動増幅器に接続されている連想メモリの回路略図である。
【図１】
0004187925.tif 000004
【図２】
0004187925.tif 000005
【図３】
0004187925.tif 000006
【図４】
0004187925.tif 000007