(57)【特許請求の範囲】
【請求項１】
シリコン表面上に設けられ，組成比Ｙがシリコンと格子整合するように選択され、かつ組成比Ｘが０＜Ｘ＜０．８であるＳｉ1-X（ＧｅY Ｃ1-Y）Xで表される化合物半導体からなるコンタクト層と，
該コンタクト層とショットキー接合するコンタクト電極とを有することを特徴とする半導体装置。
【請求項２】
シリコン表面上に設けられ，組成比Ｙが０．８５≦Ｙ≦０．９５かつ組成比Ｘが０＜Ｘ＜０．８であるＳｉ1-X（ＧｅY Ｃ1-Y）Xで表される化合物からなるコンタクト層と，
該コンタクト層と接合するコンタクト電極とを有することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において，
該組成比Ｙが０．９≦Ｙ≦０．９５であることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれかの請求項に記載された半導体装置において，
該コンタクト層の少なくとも一部の層を構成する該化合物半導体又は該化合物の組成比Ｘが，該シリコン表面側から該コンタクト電極側へ向けて増大することを特徴とする半導体装置。
【請求項５】
シリコン表面上に設けられ，組成比Ｙがシリコンと格子整合するように選択されたＳｉ1-X（ＧｅY Ｃ1-Y）X（０＜Ｘ≦１）で表される化合物からなるコンタクト層と，
該コンタクト層と接合するコンタクト電極とを有し、
該コンタクト層を構成する該化合物の組成比Ｘは，該シリコン表面との接合近傍で該化合物の禁制帯幅が０になり金属化する組成比Ｘ0より小さく，該接合近傍から該コンタクト電極との間にある該コンタクト層の少なくとも一部の層で該シリコン表面側から該コンタクト電極側方向に増大し、かつ該コンタクト電極近傍で該組成比Ｘ0以上であることを特徴とする半導体装置。
【請求項６】
シリコン表面上に設けられ，組成比Ｙが０．８５≦Ｙ≦０．９５であるＳｉ1-X（ＧｅY Ｃ1-Y）X（０＜Ｘ≦１）で表される化合物からなるコンタクト層と，
該コンタクト層と接合するコンタクト電極とを有し，
該コンタクト層を構成する該化合物の組成比Ｘは，該シリコン表面との接合近傍で該化合物の禁制帯幅が０になり金属化する組成比Ｘ0より小さく，該接合近傍から該コンタクト電極との間にある該コンタクト層の少なくとも一部の層で該シリコン表面側から該コンタクト電極側方向に増大し、かつ該コンタクト電極近傍で該組成比Ｘ0以上であることを特徴とする半導体装置。
【請求項７】
シリコン表面上に設けられ，組成比Ｙが０．８５≦Ｙ≦０．９５であるＳｉ1-X（ＧｅY Ｃ1-Y）Xで表される化合物からなるコンタクト層と，
該コンタクト層と接合するコンタクト電極とを有し，
該コンタクト層を構成する該化合物の組成比Ｘは，該シリコン表面との接合近傍で０≦Ｘ＜０．８であり，該接合近傍から該コンタクト電極との間にある該コンタクト層の少なくとも一部の層で該シリコン表面側から該コンタクト電極側方向に増大し、かつ該コンタクト電極近傍で０．８≦Ｘ≦１であることを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれかの請求項に記載された半導体装置において，
該コンタクト電極は，組成比Ｙがシリコンと格子整合するように選択された一般式Ｓｉ1-X（ＧｅY Ｃ1-Y）Xで表される化合物からなり，
該コンタクト電極を構成する該化合物は，該化合物の禁制帯幅が０になり該化合物が金属化する組成比Ｘ0以上の組成比Ｘを有することを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれかの請求項に記載された半導体装置において，
該シリコン表面は，ｐ型シリコン領域の表面及びｎ型シリコン領域の表面を含み，
該コンタクト電極は，該ｐ型シリコン領域及びｎ型シリコン領域のそれぞれの該シリコン表面上に設けられた該コンタクト層と接合する同一物質からなる電極であることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，シリコンとコンタクト電極とを低い接触抵抗で電気的に接続するためのコンタクト構造に関し，とくに狭禁制帯幅の半導体からなりシリコンとコンタクト電極との間に介設されるコンタクト層に関する。
【０００２】
半導体集積回路の微細化に伴うコンタクトホールの小径化はコンタクト抵抗を増大させるため，シリコン層とコンタクト電極との間のコンタクト抵抗を小さくする必要が高まっている。
【０００３】
かかるコンタクトは，ＣＭＯＳのように一つの半導体装置の内部でｎ型及びｐ型の両方の導電型のシリコンに対してなされる場合が多い。他方，電極材料は製造工程の複雑化を避けるために一種類の材料から構成されることが望ましい。
【０００４】
そこで，一つの物質からなるコンタクト電極を用いて，ｎ型及びｐ型の両方の導電型のシリコンに対して低いコンタクト抵抗で接合するコンタクト構造が要望されている。
【０００５】
【従来の技術】
一般に，半導体と金属との接触はショットキー接合をなし，その接合界面に電子又はホールの移動を阻むショットキー障壁が形成される。このため，半導体例えばシリコンに金属電極を直接接合すると電極材料に応じて電子又はホールのいずれかに対する障壁が大きくなり，ｎ型半導体及びｐ型半導体の両方に対して同時に低いコンタクト抵抗を有するコンタクトを実現することができない。これでは，ｎ型及びｐ型の両方の導電型の半導体領域へのコンタクトを必要とする半導体装置，例えばＣＭＯＳでは，ｎ型半導体及びｐ型半導体のそれぞれにコンタクトするために異なる電極材料を選定しなければならず，製造工程が複雑になる。
【０００６】
このような製造工程の複雑化を避けるため，一般には，半導体の真正フェルミ準位に近い仕事関数を有する物質を，ｎ型及びｐ型半導体に共通の電極材料として選択する。この場合，いずれの導電型の半導体に対してもほぼ同じ高さのショットキー障壁を形成するため，両導電型の半導体に対するコンタクト抵抗の差が小さい。しかし，この場合のショットキー障壁の高さは禁制帯幅のほぼ１／２であり，いずれの導電型の半導体に対しても小径のコンタクトホールで接続するに十分な程度の低いコンタクト抵抗を実現することは難しい。
【０００７】
両導電型の半導体に同時に低コンタクト抵抗で接合する方法として，半導体とコンタクト電極との間に半導体からなるコンタクト層を介在させる方法が知られている。この方法では，コンタクトがとられる半導体よりも狭い禁制帯幅を有する半導体からなるコンタクト層を，半導体とコンタクト電極との間に介在させる。これにより，コンタクト電極とコンタクト層との界面に生ずるショットキー障壁の高さを小さくして，コンタクト抵抗を低下することができる。
【０００８】
従来，シリコンに対するコンタクト層の材料として，ＳｉＧｅ又はＧｅを利用することが試みられている。これらＳｉＧｅ及びＧｅの禁制帯幅は，シリコンの禁制帯幅よりも狭く，電極に対するショットキー障壁を小さくすることができる。しかし，Ｇｅの格子定数はシリコンより３％も大きい。このため，Ｇｅ又は十分に狭い禁制帯幅のＳｉＧｅをシリコン上に堆積すると，堆積の際に又は熱サイクルを伴う後工程の際に，堆積面にシリコンとの格子不整に起因する欠陥が発生する。その結果，コンタクト抵抗は大きくなり，また熱サイクルを伴う後工程おいてコンタクト抵抗は不安定となる。
【０００９】
近年，微量のＣをドープしたＳｉＧｅが，シリコンに格子整合し，かつ禁制帯幅を狭くすることが，Ａｍｅｒｉｃａｎ  Ｉｎｓｔｉｔｕｔｅ  ｏｆ  ｐｈｙｓｉｃｓ（１９９５），ｐ３９１５においてＡ．Ｓｔ．Ａｍｏｕｒ等により示唆された。彼らは，ほぼ１％程度の微量のＣをドープすることにより，Ｓｉ0.62-ZＧｅ0.38ＣZ （Ｚ〜０．０１）の禁制帯幅がシリコンより小さな０．９eV程度になることを示唆した。しかし，この程度の禁制帯幅の低下では，高集積の半導体装置で用いられる微小径のコンタクトホールを通した接合に使用するには，未だコンタクト抵抗が高く，半導体装置に実用上適用することはできない。
【００１０】
【発明が解決しようとする課題】
上述したように，シリコンへのコンタクト電極の接合は，いずれかの導電型に対してシリコンの禁制帯幅の１／２以上の高さのショットキー障壁を有するため，ｐ型及びｎ型のシリコン領域に対して同一材料からなるコンタクト電極を用いて低コンタクト抵抗の接合を実現することができない。また，シリコンの導電型に応じて異なる電極材料を用いる方法では，製造工程が複雑になるという問題がある。
【００１１】
さらに，シリコンに比べて十分に狭い禁制帯幅を有しかつシリコンと格子整合する半導体であって，コンタクト層として使用するに適切な半導体は知られておらず，コンタクト層を用いてコンタクト抵抗を低減する方法をシリコンとの接合に適用することが難しいという問題がある。
【００１２】
本発明は，Ｓｉ1-X （ＧｅY Ｃ1-Y ）X で表される化合物が, シリコンに対して格子整合しかつシリコンより十分小さな禁制帯幅を有すること，さらに伝導帯と荷電子帯とが重なり金属化することを明らかにすることで, シリコンに対する適切なコンタクト層及びかかる組成のコンタクト層に接続するに適切な電極材料を提供し，同一材料からなるコンタクト電極を用いてｎ型及びｐ型のシリコンに対して低コンタクト抵抗で接合するコンタクト構造を有する半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
図２は本発明の第一実施例断面図であり，ｎＭＯＳトランジスタの断面を表している。図３は本発明の第二実施例断面図であり，ＣＭＯＳインバータ回路の断面を表している。
【００１４】
上記課題を解決するために，本発明の第一の構成の半導体装置は，図２を参照して，シリコン１表面上に設けられ，組成比Ｙがシリコンと格子整合するように選択され、かつ組成比Ｘが０＜Ｘ＜０．８であるＳｉ1-X（ＧｅY Ｃ1-Y）Xで表される化合物半導体からなるコンタクト層５と，該コンタクト層５とショットキー接合するコンタクト電極２０とを有することを特徴として構成し，及び，
第二の構成の半導体装置は，図２を参照して，シリコン表面１上に設けられ，組成比Ｙが０．８５≦Ｙ≦０．９５かつ組成比Ｘが０＜Ｘ＜０．８であるＳｉ1-X（ＧｅY Ｃ1-Y）Xで表される化合物からなるコンタクト層５と，該コンタクト層５と接合するコンタクト電極２０とを有することを特徴として構成し，及び，
第三の構成の半導体装置は，図２を参照して，第二の構成の半導体装置において，該組成比Ｙが０．９≦Ｙ≦０．９５であることを特徴として構成し，及び，
第四の構成の半導体装置は，図２を参照して，第一〜三の構成のいずれかの構成の半導体装置において，該コンタクト層５の少なくとも一部の層を構成する該化合物半導体又は該化合物の組成比Ｘが，該シリコン１表面側から該コンタクト電極２０側へ向けて増大することを特徴として構成し，及び，
第五の構成の半導体装置は，図３を参照して，シリコン１表面上に設けられ，組成比Ｙがシリコンと格子整合するように選択されたＳｉ1-X（ＧｅY Ｃ1-Y）X（０＜Ｘ≦１）で表される化合物からなるコンタクト層５と，該コンタクト層５と接合するコンタクト電極２０とを有し，該コンタクト層５を構成する該化合物の組成比Ｘは，該シリコン１表面との接合近傍で該化合物の禁制帯幅が０になり金属化する組成比Ｘ0より小さく，該接合近傍から該コンタクト電極２０との間の該コンタクト層の少なくとも一部の層で該シリコン１表面側から該コンタクト電極２０側方向に増大し，かつ該コンタクト電極２０近傍で該組成比Ｘ0以上であることを特徴として構成し，及び，
第六の構成の半導体装置は，図３を参照して，シリコン１表面上に設けられ，組成比Ｙが０．８５≦Ｙ≦０．９５であるＳｉ1-X（ＧｅY Ｃ1-Y）X（０＜Ｘ≦１）で表される化合物からなるコンタクト層５と，該コンタクト層５と接合するコンタクト電極２０とを有し，該コンタクト層５を構成する該化合物の組成比Ｘは，該シリコン１表面との接合近傍で該化合物の禁制帯幅が０になり金属化する組成比Ｘ0より小さく，該接合近傍から該コンタクト電極２０との間の該コンタクト層５の少なくとも一部の層で該シリコン１表面側から該コンタクト電極２０側方向に増大し，かつ該コンタクト電極２０近傍で該組成比Ｘ0以上であることを特徴として構成し，及び，
第七の構成の半導体装置は，図３を参照して，シリコン１表面上に設けられ，組成比Ｙが０．８５≦Ｙ≦０．９５であるＳｉ1-X（ＧｅY Ｃ1-Y）Xで表される化合物からなるコンタクト層５と，該コンタクト層５と接合するコンタクト電極２０とを有し，該コンタクト層５を構成する該化合物の組成比Ｘは，該シリコン１表面との接合近傍で０≦Ｘ＜０．８であり，該接合近傍から該コンタクト電極２０との間の該コンタクト層５の少なくとも一部の層で該シリコン１表面側から該コンタクト電極２０側方向に増大し，かつ該コンタクト電極２０近傍で０．８≦Ｘ≦１であることを特徴として構成し，及び，
第八の構成の半導体装置は，図２及び図３を参照して，第一〜九の構成のいずれかの構成の半導体装置において，該コンタクト電極２０は，組成比Ｙがシリコンと格子整合するように選択された一般式Ｓｉ1-X（ＧｅY Ｃ1-Y）Xで表される化合物からなり，該コンタクト電極２０を構成する該化合物は，該化合物の禁制帯幅が０になり該化合物が金属化する組成比Ｘ0以上の組成比Ｘを有することを特徴として構成し，及び，
第九の構成の半導体装置は，図２及び図３を参照して，第一〜八の構成のいずれかの構成の半導体装置において，該シリコン１表面は，ｐ型シリコン領域の表面及びｎ型シリコン領域の表面を含み，該コンタクト電極２０は，該ｐ型シリコン領域及びｎ型シリコン領域のそれぞれの該シリコン表面上に設けられた該コンタクト層５と接合する同一物質からなる電極であることを特徴として構成する。
【００１５】
本発明の発明者は，ＳｉＧｅＣ化合物について，格子定数及び禁制帯幅と組成比との関係を計算により明らかにした。以下，その計算と結果について説明する。
【００１６】
Ｓｉ1-X （ＧｅY Ｃ1-Y ）X で表される化合物は，組成比Ｙ＝０．９  ，即ちＳｉ1-X （Ｇｅ0.9 Ｃ0.1 ）X で０＜Ｘ≦１の範囲の組成比Ｘについてシリコンと格子定数がほぼ一致する。本発明の発明者は，かかるシリコンと格子整合するＳｉ1-X （Ｇｅ0.9 Ｃ0.1 ）X で表される化合物について，禁制帯幅を組成比Ｘを変えて計算した。計算は，ツルリエマーチンの疑ポテンシャル法を用いた分子動力学法によりなされた。その結果を図１に示す。
【００１７】
図１は禁制帯幅の組成比依存性を表す図であり，Ｓｉ1-X （Ｇｅ0.9 Ｃ0.1 ）X で表される化合物の禁制帯幅の計算値を組成比Ｘとの関係で表している。なお，図１中にはＳｉ1-X ＧｅX の禁制帯幅の計算値を同時に表している。
【００１８】
図１を参照して，Ｓｉ1-X （Ｇｅ0.9 Ｃ0.1 ）X で表される化合物の禁制帯幅Ｅｇは，組成比Ｘ＝０のシリコン単体の禁制帯幅Ｅｇ＝１．２eVから組成比Ｘの増加とともに狭くなり，組成比Ｘ＝０．８でＥｇ＝０となる。さらに組成比Ｘを増加するとＥｇは負になる。
【００１９】
禁制帯幅Ｅｇが０又は負になることは，この化合物の伝導帯と価電子帯とが重なること，言い換えれば電子状態は金属結合に変化することを意味する。この意味で，化合物Ｓｉ1-X （Ｇｅ0.9 Ｃ0.1 ）X は，組成比Ｘが０．８≦Ｘ≦１の範囲で金属化する。他方，組成比Ｘが０＜Ｘ＜０．８の範囲では禁制帯幅Ｅｇが正値であり，半導体，即ち化合物半導体となる。
【００２０】
他方，従来コンタクト層材料として試みられていたＳｉ1-X ＧｅX では, 組成比Ｘを最大限に変化させても禁制帯幅は１．２eVから０．７eVまでしか変化しない。従って，シリコンとの禁制帯幅の差を大きくとることが必要なコンタク層材料としては，Ｓｉ1-X ＧｅX よりもＳｉ1-X （ＧｅY Ｃ1-Y ）X の方が優れている。さらに，Ｓｉ1-X ＧｅX ではシリコンとの格子整合が困難なのに対して，Ｓｉ1-X （ＧｅY Ｃ1-Y ）X は組成比Ｘの全範囲において組成比Ｙを選定することによりシリコンと容易に格子整合をさせることができる点でも，コンタクト層の材料としてＳｉ1-X （ＧｅY Ｃ1-Y ）X は優れている。
【００２１】
本発明は上述の計算結果に基づき発明された。本発明の第一の構成では，図２を参照して，シリコン１とコンタクト電極２０との間に，Ｓｉ1-X （ＧｅY Ｃ1-Y ）X 化合物の層をコンタクト層５として介在させる。
【００２２】
このコンタクト層５は，シリコン１と格子整合するように組成比Ｙが選択される。かかる組成比Ｙは既述したようにＹ＝０．９でほぼ完全にシリコン１と格子整合する。また，薄いコンタクト層５では，０．８５≦Ｙ≦０．９５の範囲で界面に欠陥を生ずることなくシリコン１表面上に堆積することができる。さらに，界面の欠陥の発生をより確実に回避するためには，コンタクト層５の格子定数がシリコンより大きくなるように組成比Ｙを０．９≦Ｙ≦０．９５とすることが好ましい。
【００２３】
さらに，第一の構成のコンタクト層５は，化合物半導体としての性質を有するＳｉ1-X （ＧｅY Ｃ1-Y ）X 化合物からなる。図１を参照して，かかる化合物半導体は，禁制帯幅がシリコンよりも狭く，かつその禁制帯幅は組成比Ｘを変えることでシリコンの禁制帯幅に近い１．２eVから０eVまで任意に制御することができる。このように，コンタクト層５の禁制帯幅を組成比Ｘにより任意に選択することができるから，シリコン及びコンタクト電極とコンタクト層５との界面に生ずる電子及びホールに対する障壁の高さを容易に制御できる。従って，本構成にかかるコンタクト構造では，電子及びホールに対する障壁の高さを適切に選択することで，ｎ型及びｐ型の両方のシリコンに対して低いコンタクト抵抗の接合を形成することができる。
【００２４】
なお，第一の構成のコンタクト層５は，組成比Ｘが均一であってもよく，また必要により後述するように厚さ方向に変化するものであってもよい。
本発明の第三の構成では，図２を参照して，コンタクト層５の材料を，組成比Ｙが０．９≦Ｙ≦０．９５の範囲にあるＳｉ1-X（ＧｅY Ｃ1-Y）X化合物半導体とする。この範囲の組成比ＹからなるＳｉ1-X（ＧｅY Ｃ1-Y）X化合物は，シリコンより格子定数が大きいため、シリコン界面の欠陥を回避することができる。なお，コンタクト層５が化合物半導体であることは，第一の構成と同様であり，同様の効果を奏する。
【００２５】
本発明の第二の構成は，図２を参照して，コンタクト層５を構成するＳｉ1-X（ＧｅY Ｃ1-Y）X化合物の組成比Ｙ及び組成比Ｘを，それぞれ０．８５≦Ｙ≦０．９５及び０＜Ｘ＜０．８とする。既述のように，この範囲の組成比Ｙを有するコンタクト層５はシリコンと格子整合し，欠陥を生ずることなくシリコン表面上に形成できる。また，図１を参照して，この範囲の組成比Ｘを有するＳｉ1-X（ＧｅY Ｃ1-Y）X化合物は化合物半導体の性質を有し，その禁制帯幅は組成比Ｘを制御することにより広範囲に変化することができる。従って，本構成により既述した第一の構成と同様の効果を奏することができる。
【００２６】
本発明の第四の構成では，図２を参照して，第一〜第三の構成のコンタクト層５に組成比分布を設ける。この組成比分布は，コンタクト層５を構成するＳｉ1-X （ＧｅY Ｃ1-Y ）X 化合物の組成比Ｘについて，シリコン１側からコンタクト電極２０側方向に向かい組成比Ｘが増大するように設ける。その結果，コンタクト層５の禁制帯幅は，シリコン１側で広くコンタクト電極２０側で狭くなる。その結果，コンタクト層５とシリコン１とのヘテロ界面に生ずる障壁は小さくなり，かつコンタクト層５とコンタクト電極との界面に生ずるショットキー障壁も低くすることができる。従って，コンタクト抵抗を低くすることができる。なお，コンタクト層５の組成比Ｙはシリコン１と格子整合する範囲に選定されるので，組成比Ｘを変えてもコンタクト層５とシリコン１との格子不整は生じない。
【００２７】
本構成では，組成分布をコンタクト層５の厚さ方向全体にわたり設けることもできる。また組成分布を設けた層をコンタクト層５の一部の層，例えば中間層に限ることもできる。なお，組成分布は不連続であってもよいが，連続的に緩やかに変化することが低コンタクト抵抗とする見地から好ましい。
【００２８】
本発明の第五の構成では，図２及び図３を参照して，シリコン１とコンタクト電極２０との間にＳｉ1-X （ＧｅY Ｃ1-Y ）X 化合物からなるコンタクト層５を介在させ，このコンタクト層５の組成比Ｘを，シリコン１側からコンタクト電極２０側方向に向かい組成比Ｘが増大するように分布させる。本構成でのコンタクト層中の組成比Ｘの分布は，シリコン１表面近傍では化合物半導体となる組成比Ｘ，例えばＸ〜０とし，シリコン１表面側からコンタクト電極２０側方向に向けて増大し，コンタクト電極２０近傍では，Ｓｉ1-X （ＧｅY Ｃ1-Y ）X 化合物の禁制帯幅が０以下になるように形成される。図１を参照して，Ｓｉ1-X （ＧｅY Ｃ1-Y ）X 化合物が金属化する組成比Ｘ0 は，組成比Ｙ〜０．９においてＸ0 ＝０．８であり，かかる組成比Ｘ0 まで組成比Ｘが増大した位置からコンタクト層５は金属化する。本構成では，コンタクト層５の途中からコンタクト電極側は金属化しており，コンタクト層５の途中からシリコン表面側は化合物半導体となる。
【００２９】
かかる構成では，シリコン１と接するコンタクト層５の禁制帯幅をシリコンに近い大きさとし，他方コンタクト電極２０と接するコンタクト層５の禁制帯幅を０，即ち金属と同様のエネルギーバンド状態とすることができる。このようなコンタクト層５は，シリコンとは電子又はホールに対する障壁が小さなヘテロ接合を形成し，他方，コンタクト電極２０とは金属間接合をなしショットキー障壁を形成しない。従って，本構成のコンタクト層を用いたコンタクト構造は，ｎ型及びｐ型の両方のシリコンに対して，極めて低いコンタクト抵抗を実現する。
【００３０】
なお，本構成でも第四の構成と同様に，組成比Ｘを連続して又は階段状に分布させることができる。また，コンタクト層の一部の層のみ組成比Ｘを変化させることもできる。
【００３１】
本発明の第六の構成では，コンタクト層を構成する材料を組成比Ｙが０．８５≦Ｙ≦０．９５であるＳｉ1-X （ＧｅY Ｃ1-Y ）X 化合物とする。かかる組成比Ｙでは，コンタクト層はシリコンに格子整合させて堆積することができる。コンタクト電極及び組成比Ｘの分布については第五の構成と同様であり，同様の効果を奏する。
【００３２】
本発明の第七の構成では，図２及び図３を参照して，コンタクト層５を構成するＳｉ1-X （ＧｅY Ｃ1-Y ）X の組成比Ｘを，シリコンとの界面近傍で半導体となり，コンタクト層５の途中からコンタクト電極２０までのコンタクト層が金属化する組成とする。従って，本構成は第六の構成と同様の効果を奏する。なお，シリコンとの界面近傍で組成比Ｘ〜０とすることが，シリコンとコンタクト層との界面に生ずる電子及びホールに対する障壁を低くし，コンタクト抵抗を低減するために好ましい。
【００３３】
本発明の第八の構成は，第一〜第七の構成のコンタクト電極材料に関する。本構成では，図２及び図３を参照して，コンタクト電極２０金属化したＳｉ1-X （ＧｅY Ｃ1-Y ）X で構成する。この構成では，コンタクト層５とコンタクト電極２０とが同じ種類の化合物から構成されるから，半導体装置の製造工程が簡単になる。
【００３４】
本発明の第九の構成では，ｐ型シリコン領域の表面に接合するためのコンタクト電極と，ｎ型シリコン領域の表面に接合するためのコンタクト電極とを，同一物質で構成する。本構成では，第一〜第八の構成にかかるコンタクト層をシリコン１とコンタクト電極２０との間に介在させるので，両方の導電型に対して同時に低いコンタクト抵抗を実現できる。なお，かかるコンタクト電極の材料は，両方の導電型に対してショットキー障壁が小さくなるように，コンタクト層の真正フェルミ準位に近い仕事関数を有する物質が好ましい。さらに，金属化したコンタクト層と接するコンタクト電極は，とくに仕事関数を選定しなくても十分に低いコンタクト抵抗を実現できる。
【００３５】
【発明の実施の形態】
本発明を実施形態例を参照して詳細に説明する。
本発明の第一実施形態例は，ＣＭＯＳ半導体装置のＭＯＳトランジスタのソース領域及びドレイン領域のコンタクトに関する。図２を参照して，シリコン１からなる基板表面にゲート絶縁膜６を介してゲート電極９が設けられる。ゲート電極９の上面はSiO2１１により，側面は側壁１０により覆われる。フィールド酸化膜２とゲート電極９との間には，イオン注入により形成されたソース領域３及びドレイン領域４が設けられる。かかるＭＯＳトランジスタの構成及び製造方法はよく知られている。
【００３６】
本実施形態例では，ソース領域及びドレイン領域表面にＳｉ1-X （ＧｅY Ｃ1-Y ）X からなるコンタクト層５を堆積する。かかるコンタクト層５は，フィールド酸化膜２，側壁１０及びSiO2１１をエッチングマスクとしてソース領域３及びドレイン領域４の表面をエッチングして清浄した後，シリコン表面に選択的に堆積するＣＶＤ法を用いて，ソース領域３及びドレイン領域４表面に選択的に堆積して形成することができる。
【００３７】
その後，通常の配線と同様の方法で，ＮｉＳｉ2 からなるコンタクト電極２０を堆積し，パターニングしてソース電極７及びドレイン電極８とする。
図４は，本発明の第一実施例説明図であり，図４（ａ）は図２中のＤ−Ｅ断面を，図４（ｂ）はＤ−Ｅ断面の組成変化を，図４（ｃ）はＤ−Ｅ断面の禁制帯幅の変化を，図４（ｄ）及び（ｅ）はそれぞれｎ型及びｐ型シリコンに接合する時のＤ−Ｅ断面のエネルギーバンドを表している。なお，横軸はシリコン表面からの距離を表し，位置Ａはコンタクト層とコンタクト電極との界面を表す。
【００３８】
図２に示すＭＯＳトランジスタのドレイン電極８部分は，図４（ａ）を参照して，シリコン１表面（ｎ+ ドレイン領域４の表面）上に，コンタクト層５となるＳｉ1-X （ＧｅY Ｃ1-Y ）X 層，及びコンタクト電極２０となるＮｉＳｉ2 層を順次積層して構成される。ＮｉＳｉ2 は，シリコンの真正フェルミ準位に近い仕事関数を有するため，ｐ型及びｎ型のシリコンの両方に対してほぼ同じ高さのショットキー障壁を形成する。  従って，両導電型のシリコン領域に対するコンタクト抵抗を大差のないものとすることができる。なお，同様の理由で，コンタクト電極の材料として，金属化したＳｉ1-X （ＧｅY Ｃ1-Y ）X を用いることができる。
【００３９】
コンタクト層５は，図４（ｂ）を参照して，シリコン１との界面で組成比Ｘ〜０，コンタクト電極２０との界面Ａで組成比Ｘ〜０．５とし，その間で組成比Ｘを漸増する。この組成比の分布に従って，コンタクト層５の禁制帯幅Ｅｇは，図４（ｃ）を参照して，シリコン１界面でコンタクト層５の禁制帯幅Ｅｇはシリコンと同じ１．２eVとなり，そこからコンタクト電極２０に向かい漸減して，コンタクト電極２０との界面ＡでＥｇ〜０．４eVとなる。
【００４０】
組成比ＹはＹ＝０．９として，シリコンと格子整合させる。なお，Ｙの±１０％の変化によっては，図１に示す禁制帯幅の組成比Ｘ依存性に本願発明を適用する上で障害となる程大きな変化は生じない。
【００４１】
ｐＭＯＳのドレイン領域４，即ちｎ+ ドレインに接合する時の第一の実施形態例におけるエネルギーバンドは，図４（ｄ）を参照して，シリコン１とコンタクト層５の界面ではバンドギャップがなく，電子に対する障壁は生じない。他方，コンタクト層５とコンタクト電極２０の界面Ａには，ショットキー障壁による０．２eVの障壁を生ずる。
【００４２】
一方，ｎＭＯＳのドレイン領域４，即ちｐ+ ドレインに接合する時の第一の実施形態例におけるエネルギーバンドは，図４（ｅ）を参照して，シリコン１とコンタクト層５の界面ではホールに対する障壁は生じず，コンタクト層５とコンタクト電極２０の界面Ａではショットキー障壁による０．２eVの障壁を生ずる。
【００４３】
このように，本実施例では，ｐ型及びｎ型領域に対するショットキー障壁高さが等しく，かつ０．２eVと小さい。これを，シリコンとＮｉＳｉ2 との直接のコンタクトにおけるショットキー障壁の高さ０．６eVと比較すると，コンタクト抵抗は１／１０6 に低下する。
【００４４】
本発明の第二の実施形態例は，ＣＭＯＳ半導体装置のコンタクト電極の材料としてコンタクト層と同じ化合物を金属化した状態で使用した例に関する。図３を参照して，ｎ型シリコン１の基板表面に，ｐＭＯＳトランジスタが形成され，さらにシリコン１表面に形成されたｐウエルの中にｎＭＯＳトランジスタが形成される。ソース領域３及びドレイン領域４の表面をエッチングし清浄化した後，基板上全面にＣＶＤ法によりＳｉ1-X （ＧｅY Ｃ1-Y ）X を堆積してコンタクト層５を形成する。最後に，コンタクト層５をパターニングして両トランジスタのドレイン間を接続する配線及びそれぞれのソースに接続する配線とする。
【００４５】
図５は，本発明の第二実施例説明図であり，図５（ａ）は図３中のＤ１−Ｅ１断面を，図５（ｂ）はＤ１−Ｅ１断面の組成変化を，図５（ｃ）はＤ１−Ｅ１断面の禁制帯幅の変化を，図５（ｄ）及び（ｅ）はそれぞれＤ１−Ｅ１断面及びＤ２−Ｅ２断面のエネルギーバンドを表している。なお，横軸はシリコン表面からの距離を表し，位置Ａはコンタクト層とコンタクト電極との界面を表す。
【００４６】
図５（ａ）を参照して，ｎＭＯＳトランジスタ１４のドレイン領域４（シリコン１）表面に，Ｓｉ1-X （ＧｅY Ｃ1-Y ）X からなるコンタクト層５とＧｅY Ｃ1-Y からなるコンタクト電極２０が形成される。組成比Ｙはほぼ０．９としてシリコンとの格子整合をとる。なお，図３では，コンタクト層５とコンタクト電極２０とが同一化合物で形成されるため，両者を区別することなくコンタクト層５とコンタクト電極２０とを合わせてコンタクト層５と表記した。
【００４７】
図５（ｂ）を参照して，コンタクト層５の組成比Ｘは，シリコン１界面でＸ〜０とし，徐々に増大してコンタクト電極２０界面でＸ＝０．８とし，コンタクト電極２０内では０．８≦Ｘとする。この組成比Ｘの分布に応じて，コンタクト層５の禁制帯幅Ｅｇは，図５（ｃ）を参照して，シリコン１界面でＥｇ〜１．２eVとなり，徐々にＥｇは狭くなりコンタクト電極２０との界面ＡでＥｇ＝０となる。即ちこの界面におけるコンタクト層５は金属化している。また，ＧｅY Ｃ1-Y からなるコンタクト電極２０も金属化しているから，コンタクト層５とコンタクト電極２０との間にショットキー障壁は生じず，従ってコンタクト抵抗は非常に低い。
【００４８】
本構成でのエネルギバンドは，図５（ｄ）及び図５（ｅ）を参照して，シリコン１からコンタクト電極２０にいたるまで，禁制帯幅は緩やかに狭くなり，コンタクト電極表面では禁制帯幅は０になる。また，シリコン及びコンタクト電極との接合面に電子及びホールに対する障壁が生じない。このため，コンタクト層５との２つの接合面０，Ａ及びコンタクト層５内にバンドギャップが無く，上述したように非常に低いコンタクト抵抗が実現される。
【００４９】
なお，本構成のコンタクト層は，コンタクト層内で金属化していてもよい。配線の抵抗を低減するためには，コンタクト領域に接する薄い層のみを化合物半導体とし，フィールド酸化膜２及びゲート電極９上に延在するコンタクト層５は金属化する組成比Ｘとすることが好ましい。
【００５０】
本構成によれば，低コンタクト抵抗が実現できる他，コンタクト層と配線材料とを一体として堆積，パターニングできるから，製造工程が簡素化される利点がある。
【００５１】
【発明の効果】
上述したように，本発明によれば，シリコンとコンタクト電極との間に，シリコンと格子整合しかつ禁制帯幅を制御できるコンタクト層を設けることにより，一つの物質からなるコンタクト電極を用いてｐ型及びｎ型の両方に同時に低いコンタクト抵抗で接続するコンタクト構造を提供することができるので，電気的特性に優れかつ製造が容易な半導体装置を提供することができ，半導体装置の性能向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】  禁制帯幅の組成比依存性を表す図
【図２】  本発明の第一実施例断面図
【図３】  本発明の第二実施例断面図
【図４】  本発明の第一実施例説明図
【図５】  本発明の第二実施例説明図
【符号の説明】
１  シリコン
２  フィールド酸化膜
３  ソース領域
４  ドレイン領域
５  コンタクト層
６  ゲート絶縁膜
７  ソース電極
８  ドレイン電極
９  ゲート電極
１０  側壁
１１  ＳｉＯ2 
１２  ｐウェル
１３  ｐＭＯＳ
１４  ｎＭＯＳ
２０  コンタクト電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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