(57)【特許請求の範囲】
【請求項１】
第１のバイアス用トランジスタに接続された差動型素子対に接続された自己バイアス負荷を有して差動出力を供給する能動側と、
非能動側と、
能動側と非能動側との間に接続されていて、各側を通って吸引される電流量を差動制御入力に応答して分流させる電流分流回路と、
を具備したことを特徴とする装置。
【請求項２】
各々自己バイアス負荷を有する遅延セルの能動側及び非能動側を設けるステップと、
差動制御信号に応答して能動側及び非能動側の一方に流すよう電流を分流させるステップと、
を具備したことを特徴とする方法。
【請求項３】
シリアルバスと、
シリアルバスに接続され第１のクロックドメインで動作する第１のノード及びやはりシリアルバスに接続された第２のノードと、
第１のノード内に設けられていて第１のクロックドメインを第２のクロックドメインと同期させるためのクロック再生回路（ＣＲＣ）であって、能動側、非能動側及び電流分流回路を有する可変遅延セルよりなり、電流分流回路が能動側と非能動側との間に接続されていて各側を通して吸引される電流量を差動制御入力に応答して分流させるＣＲＣと、
を具備したことを特徴とするシステム。
【発明の詳細な説明】
【０００１】
（技術分野）
本発明は、電子回路設計に関するものである。詳細には、本発明は、差動出力信号を得るために使用される自己バイアス負荷を持つ可変遅延セルに関する。
【０００２】
（背景技術）
ノイズ低減のためには、どちらかと言うとシングルエンド信号方式より差動型信号方式を用いることが望ましい場合が多い。差動型素子対を使用するオペアンプのような利得型デバイスは、高い利得が欲しいので、高インピーダンス負荷が必要である。さらに、負荷は、差動型素子対の負荷トランジスタの両端間電圧降下が差動型素子対がトライオード動作領域に入るほど高くならないように選択しなければならない。これは、従来、電流源を差動型素子対の各脚の負荷として用いることにより通常達成される。例えば、飽和状態に保たれるよう適切な外部発生バイアス電流をゲートに与えられたトランジスタはほぼ定電流源として作用する。このように、ゲートが適切にバイアスされた２つのトランジスタは、電流源となり、高インピーダンス負荷になる。しかしながら、ゲートに供給するバイアス電流の発生は、負荷トランジスタ及び差動型トランジスタ対を飽和状態に保つよう非常に正確になされなければならない。
【０００３】
図１は、従来技術の可変遅延セルの構成を示す回路図である。差動型素子対１は、ゲートに差動入力電圧が供給される。第２の差動型素子対２は、ゲートに差動制御信号が供給される。差動型素子対２をなす一方のトランジスタは、ドレインが第１の差動型素子対のソースに接続されている。差動型素子対２のもう一方のトランジスタは、ドレインが１対の交差結合トランジスタのソースに接続され、他方これらの交差結合トランジスタは第１の差動型素子対１のドレインに接続されている。バイアス用トランジスタ４は、外部供給されるＮＢＩＡＳ電圧によって駆動されて、第２の差動型素子対２を通して引き込む電流量を制御する。第２のバイアス用トランジスタ３は、第１の差動型素子対１のソースに接続されていて、第１の差動型素子対１のトランジスタを確実に飽和領域に保つよう作用する。第１の差動型素子対１については、１対のダイオード接続トランジスタ６及び交差結合トランジスタ５により形成される可変抵抗が負荷として作用する。このような回路態様は、正帰還を用いて第１の差動型素子対１側から見た実効抵抗を変えることができる。このように、増幅器と交差結合トランジスタ５との間の電流を変えることによって、出力スイング幅が一定に保たれる。不都合なことには、この技術を使った場合、差動制御電圧が対称にならない。特に、一方の制御ノード上の電圧増加がもう一方の制御ノード上の電圧減少と同じく周波数を調整することにはならない。その結果、これらの遅延セルを用いた電圧制御発振器（ＶＣＯ）では、利得曲線が非線形になる。ＶＣＯでは利得曲線の直線性が非常に重要であるということは、当業者にとっては理解されるところであろう。特に、利得曲線の直線性は、ＶＣＯの出力信号のジッタと直接関係がある。
【０００４】
図２は、従来技術におけるもう一つの遅延セルの概略ブロック図である。印加された制御電圧から制御バイアス電流（ＩＢＩＡＳ）を作り出すために電圧−電流変換器３０が使用される。このバイアス電流は、制御電圧ＣＴＬＢＩＡＳを用いて各ＶＣＯ段に電流ミラー状にそっくり流される（すなわちミラーリングされる）。電圧−電流変換器３０は、ゲートに外部ＮＢＩＡＳ電流が供給されるバイアス用トランジスタ３３によりバイアスされた差動型素子対３１を使用する。差動型素子対３１のゲートには差動制御信号が印加される。ミラーリング・トランジスタ３５は、ダイオード接続トランジスタ３７を通して流れる電流をミラーリングする。この回路構成はトランジスタ３６を接続することによって完全な形に形成される。このようにミラーリングされた電流ＩＢＩＡＳは、遅延段１４０にバイアス電流を供給する。不都合なことには、電圧−電流変換器３０では、位相ロックループのフィードバック・ループに電圧変化時点から周波数変化時点までの時間遅延が導入される。これはジッタにマイナスの効果をもたらし、位相ロックループの安定性を低下させる。
【０００５】
遅延段１４０では、差動型素子対１２は差動入力ＩＮ及びＩＮＺを供給される。差動型素子対１２は、バイアス電圧ＣＴＬＢＩＡＳによって制御されるバイアス用トランジスタ１３に接続されている。バイアス用トランジスタ１３は、差動型素子対を通してアースに電流Ｉを引っ張る電流源として作用する。４つのトランジスタが負荷１０を形成している。１つのダイオード接続トランジスタ２１と１つの非ダイオード接続トランジスタ１１が差動型素子対１２の各脚に沿って接続されている。負荷１０のインピーダンスは出力ノード１４における利得の大きさを決定する。バイアス電圧ＬＯＡＤＢＩＡＳは、非ダイオード接続トランジスタ１１のゲートにそのトランジスタ１１がスイッチング点で飽和状態に保たれるように供給されなければならない。負荷１０を通して供給される電流の和はＩに等しくなければならず、そうでないとこれらのトランジスタ１１の少なくとも１つが飽和領域に保たれない。ＣＴＬＢＩＡＳはトランジスタ１３が飽和状態に保たれ、電流Ｉを流すように設定されるので、負荷の両側の２つの部分は各々スイッチング点でＩ／２を流さなければならない。もしＬＯＡＤＢＩＡＳが正確に設定されていないと、これら２つの部分から流れ出す電流が過大になったり、あるいは過小になったりする。その結果、負荷あるいは差動型素子対の１つ以上のトランジスタが飽和領域外に追い出されることになる。
【０００６】
遅延段のトランジスタが確実に飽和状態に保たれるようにするためには、負荷が常に正しくバイアスされるようにするための特別な回路が必要である。図２においては、ＬＯＡＤＢＩＡＳを発生させるために、負荷１０のトランジスタ１１のゲートにバイアス発生回路１５０が接続されている。バイアス発生回路１５０は、電流源以外の全てのトランジスタがダイオード接続された差動増幅器である。これらのトランジスタは、ＣＴＬＢＩＡＳの期待値に対してＬＯＡＤＢＩＡＳが負荷を飽和状態に保つように選択される。現行のシリアル・プロトコルで要求される厳格なジッタ条件は、これに１乃至２ギガヘルツ域で信号方式がより高速化されつつあることが合わさって、これらの条件が満たされるようにＣＴＬＢＩＡＳ及びＬＯＡＤＢＩＡＳを正しく制御することが極めて困難になっている。特に、従来技術によるこの図示の態様は、電圧−電流変換段３０での遅延及びバイアス段１５０での遅延のために、整定速度が遅い。
【０００７】
上記の事情に鑑みて、対称状制御電圧応答及び良好なジッタ特性を持つ可変遅延セルが得られるならば、望ましいところであろう。また、制御電圧（ＣＴＬ及びＣＴＬＺ）の変化に迅速に応答することによりＰＬＬフィードバック・ループの遅延を最小限にすると共に容易かつ費用効果的に実施することが可能な非常に柔軟な設計でこれを達成することができるならば、やはり望ましいところであろう。
【０００８】
（発明の開示）
本発明は、差動遅延セル信号を得るための回路である。この回路には、１対の電流吸引トランジスタが接続された自己バイアス負荷を持つ能動側が設けられている。電流吸引トランジスタは、バイアス用トランジスタに応答して自己バイアス負荷からこの負荷の第１の脚及び第２の脚を通して電流を吸引する。また、非能動側も設けられている。能動側及び非能動側は、差動制御入力に応答してこれらの各側を通って吸引される電流量を決定する電流分流回路に接続されている。
【０００９】
（本発明の詳細な説明）
本発明の一実施形態は、電圧制御セルを実装するのに好適な自己バイアス負荷を有する可変遅延セルである。負荷は自己バイアス型であるため、負荷用にバイアス電流を外部発生する必要はなくなる。これによって設計が著しく簡単化され、設計の応答時間が改善される。さらに、負荷はバイアス用トランジスタのバイアス電流の変化に応答して容易に自己バイアスされるので、バイアス用トランジスタのバイアス電流を適切に変えるだけで、所望の機能性を達成することができる。とりわけ、このようにして立上りエッジ及び立下りエッジの両方のスルーレートを制御することができるということが注目される。この負荷は全差動出力が得られるので、共通モード・ノイズ耐性の他５０％のデューティサイクルも容易に達成される。
【００１０】
図３ａは、本発明の一実施形態で使用される負荷の構成を示す回路図である。第１の１対のトランジスタ４１と４２は、ソースとソース、ドレインとドレインがそれぞれ接続され、ソースは電源に接続されている。同様に、第２の１対のトランジスタ４３と４４もソースどうし及びドレインどうしがそれぞれ接続され、ソースは電源に接続されている。トランジスタ４２及び４３はダイオード接続されている。さらに、トランジスタ４１、４４のゲートは負荷のもう一方側のダイオード接続トランジスタ４３、４２のゲートに交差結合されている。本願において、トランジスタ４１及び４４を交差結合トランジスタと称し、トランジスタ４３及び４２をダイオード接続トランジスタと称する。このように、ダイオード接続トランジスタ４２のゲートは交差結合トランジスタ４４のゲートに接続され、同様に、ダイオード接続トランジスタ４３のゲートは交差結合トランジスタ４１のゲートに接続されている。負荷の脚５１と脚５２との間で全差動出力電圧を得ることができる。ダイオード接続トランジスタは通常低出力インピーダンス、従って低利得につながるので、回路設計者は、一般にダイオード接続トランジスタを使うことをいさぎよしとしないようでもある。以下に説明するように、この実施形態の負荷構成は、高出力インピーダンス及びそれに相応して高利得が得られる。
【００１１】
図３ｂ乃至３ｄは図３ａの負荷の小信号分析の動作原理を説明するための回路図である。ドレイン方向に見た負荷インピーダンス（ＲＬ）を知ることにより、これらのトランジスタは電流源と並列な抵抗器としてモデル化される。従って、Ｒ４１、Ｒ４２、Ｒ４３及びＲ４４はそれぞれトランジスタ４１〜４４の出力抵抗に相当する。電流源の出力電流はＧｍ（Ｖｉｎ）に等しい。Ｖｉｎは電流源の両端間電圧であるから、等価インピーダンスは１／ｇｍになる。この場合、Ｖｏの２分の１の電圧降下が負荷の各半部の両端間に現れる。従って、トランジスタ４１についてはＶｉｎ＝Ｖｏ／２、トランジスタ４２についてはＶｉｎ＝−Ｖｏ／２となる。図３ｃ及び３ｄには、負荷の一方の半部しか表されていないが、同じ分析がもう一方の半部についても当てはまる。図３ｃにおいて、電流源は打ち消し合って、単にＲ４１とＲ４２が並列に接続された図３のようになる。このように、Ｒ４２と並列なＲ４１は、一方の脚を図で上方にドレイン方向に見て負荷インピーダンスになる。従って、高負荷インピーダンスが達成され、そのために高利得を得ることが可能である。
【００１２】
図４は、本発明の一実施形態の遅延セルの構成を示す回路図である。この遅延セルは、３つの主要部分、すなわち能動側７０、非能動側８０及び電流分流回路６０で構成されている。電流分流回路６０は、差動型素子対６３及び６４と電流源トランジスタ６５を有する。制御信号ＣＴＬ及びＣＴＬＺは差動型素子対６３、６４を駆動し、他方、これらの差動型素子対は遅延セルの能動側７０及び非能動側８０を通って流れる電流量を決定する。遅延セルの能動側を流れる電流量を増やすことにより、出力のスイッチング速度を速くすることができる。この回路の能動側を通って流れる電流が多くなるほど、出力負荷コンデンサ（図示省略）はより急速に充電されることになる。
【００１３】
能動側７０は差動増幅器である。脚５１と５２はそれぞれ差動型素子対のトランジスタ５３及び５４に接続されている。トランジスタ５３及び５４は、脚５１及び５２から負荷４０を通して図の下方に電流を引くという意味で電流吸引トランジスタである。負荷４０は、ソースとソース、ドレインとドレインがそれぞれ接続された２組のトランジスタ対よりなり、各組の一つのトランジスタはダイオード接続され、各組のもう一つのトランジスタは互いに他の組のダイオード接続トランジスタと交差結合されている。各トランジスタ対は、図で見て脚５１、５２の上端部に接続されている。脚５１、５２は差動出力用の出力ノードである。バイアス用トランジスタ５５が差動型素子対５３、５４のソースに接続されている。バイアス用トランジスタ５５は、バイアス電圧（ＮＢＩＡＳ）がバイアス用トランジスタ５５が飽和領域に保たれるように選択されている限り、ほぼ定電流源として作用する。両方の脚５１、５２に流すことができる電流は、ＮＢＩＡＳによって静的に、またＣＴＬ、ＣＴＬＺによって動的に決定される。ＣＴＬ、ＣＴＬＺが電流源トランジスタ６５から生じる全ての電流を非能動側８０側へ転流させると、最小電流が達成される。この状態では、バイアス用トランジスタ５５によって供給される電流だけが遅延段７０を通して吸引される。ＣＴＬ、ＣＴＬＺが電流源トランジスタ６５からの全ての電流を能動側７０側へ振り向けると、最大電流負荷（従って最大スイッチング速度）が達成される。この場合、バイアス用トランジスタ５５からの電流は電流源トランジスタ６５からの電流と足し合わされる。
【００１４】
従来技術と異なり、負荷４０は自己バイアス型であるため、ＮＢＩＡＳが変わっても負荷の設計変更は必要なく、負荷４０のトランジスタは、スイッチング点で広いＮＢＩＡＳ電流範囲にわたって飽和領域に保たれる。さらに、ＰＢＩＡＳの外部発生がないため、初期設計が非常に簡単化される。好都合なことには、出力のスイッチング速度をＮＢＩＡＳを変えることによって制御することができる。差動増幅器５０の出力は通常容量性負荷を持つので、差動増幅器の脚を図の下方に流れる電流を増加させるようなＮＢＩＡＳ電流の変化は、容量性出力負荷のスイッチング速度を大きくすることになる。とりわけ、この回路は全差動型であることにより共通モードノイズが拒絶される点が注目される。このことは、例えば同じ基板上でディジタル・マイクロプロセッサと隣接させてアナログ回路を使用し、動作させる場合、非常に重要である。また、この回路の差動性によれば、差動型素子対の２つの信号は相が１８０°ずれており、状態変化は２つの信号の各々が、シングルエンド形設計の場合におけるように、無関係なスレッショルド電圧に達したときではなく、２つの信号のクロスポイント（交わり）で起こるので、デューティサイクルが５０％に保たれるような設計が可能である。さらに、バイアス電流を変化させることによって、立上りエッジ及び立下りエッジ両方のスルーレートにそのバイアス電流の変化に比例した変化を生じさせることができる。このことは、スイッチングが広いバイアス電流範囲にわたって確実に同じ直流電圧の付近で起こり、また立上り・立下りの両方のエッジに変化が生じるためにより大きな範囲の遅延に対応できるという点で、望ましい。この実施形態においては、非能動側８０は能動側７０とそっくり同じ構成であり、能動側７０及び非能動側８０共、差動型素子対は同じ入力を供給される。この実施形態を少しだけ変えた一つの変形態様では、非能動側の差動型素子対はゲートがＩＮ及びＩＮＺを入力されるのではなくドレインに接続される。この変形態様によれば、入力から見たキャパシタンスが低減されるので、信号方式をより高速にすることが可能である。しかしながら、電流分流回路６０から見た負荷に若干の変動が生じる場合もある。この実施形態及びその変形態様は５段ＶＣＯを実施するために好適であることが確かめられている。
【００１５】
図５は、図４の遅延セルの別の実施形態の構成を示す回路図である。この実施形態は、一対のウイークトランジスタ（weak transistor）１０１が差動型素子対の各トランジスタにソースどうし及びドレインどうし接続され、ゲートがそれぞれドレインに交差結合されている以外、図４の実施形態と同じである。同様に、回路の非能動側も、ウイークトランジスタ１０２が能動側とそっくり同じ構成で接続されている。当業者ならば、この修正態様では増幅器の利得が大きくなり、若干のヒステリシスが得られるということは理解されよう。このように利得が増加するため、この態様の遅延セルを用いた２段ＶＣＯの合成が可能になる。
【００１６】
図６は、本発明のもう一つの実施形態の遅延セルの構成を示す回路図である。図４の場合と同様に、図示の遅延セルは３の主要部、すなわち能動側７０、非能動側８０及び電流分流回路１６０で構成されている。電流分流回路１６０は、ｐ形トランジスタよりなる差動型素子対１６３、１６４及びｐ形電流源トランジスタ１６５を有する。この場合は、電流分流回路は、図４の場合のように電流を吸い込むのではなく、制御入力ＣＴＬ及びＣＴＬＺに応答して電流を流し出す。この実施形態においては、ＮＢＩＡＳは、それぞれの側、すなわち能動側及び非能動側のバイアス用トランジスタがそれぞれの側を飽和領域に保った状態で最大量の電流を吸引するように設定するべきである。従って、電流分流回路がどちらかの側へ電流を流し出すと、その各側により供給される電流は全電流がバイアス用トランジスタ５５によって吸引されるようにより小さくなる。電流源トランジスタ１６５のゲートを駆動するためにＰＢＩＡＳ電流が供給され、このＰＢＩＡＳ電流は、電流源トランジスタ１６５及びこれに対応する電流分流回路が電流が向けて流し出される側の対応するバイアス用トランジスタ５５の必要電流を満たすだけの十分な電流を、その側を飽和領域外に押し出すことなく、流し出すことができるように選択されるべきであり、しかもこのＰＢＩＡＳ電流は、大部分の位相ロックループ設計は発振動作が適正に行われることが要求されるので、能動側の遅延段７０を通って供給される電流が発振に不十分になるほど大きくするべきではない。図６の実施形態の他の特徴は全て図４を参照して説明した実施形態の場合と同じである。
【００１７】
図７は、本発明の一実施形態の可変遅延セルを使用することが可能なシステムのブロック図である。第１のノード２００はシリアルバス２０４に接続され、他方シリアルバス２０４は第２のノード２０２に接続されている。これらのノード２００及び２０２としては、汎用コンピュータや、データをやり取りすることが可能な他の任意の装置を用いることができる。例えば、ノード２００が汎用コンピュータで、ノード２０２が大容量記憶装置、眼球カメラあるいはプリンタであってもよい。この点に関する記載は、ノードを構成することが可能な要素を排他的列挙したものと見なすべきではない。第１のノード２００は、そのローカルクロックに対応した第１の時間ドメイン２１０にある。同様に、第２のノード２０２は、そのローカルクロックに対応した第２の時間ドメイン２１２で動作する。従って、ノード２０２がデータを第１のノード２００によって受信されるようにシリアルバス２０４上にクロックアウトする、すなわちクロック同期で出力するためには、両方のクロックドメインを同期させなければならない。クロック再生回路（ＣＲＣ）（２０６）はこの機能を果たす。ＣＲＣ２０６を実施するために使用される電圧制御発振器２０８は、それ自体図４、５及び６に示すような本発明の実施形態の遅延セルを用いて実施することができる。従って、遅延セルはＣＲＣの実施にとりその一部として不可欠の重要な要素であり、上に述べたように、本願で開始した実施形態によれば非常に高速の動作が可能になる。
【００１８】
本願明細書では、本発明をその特定の実施形態との関連で説明した。しかしながら、特許請求の範囲に記載するところによる発明の広義の精神及び範囲から逸脱することなくこれらの実施形態について種々の修正態様並びに変更態様をなし得ることは明白であろう。従って、本願明細書及び図面は、限定的な意味ではなく例示説明的な意味で解釈されるべきものである。故に、発明の範囲はもっぱら特許請求の範囲の記載によってのみ限定されるべきである。
【図面の簡単な説明】
【図１】  従来技術の典型的な差動型遅延回路を示す概略回路図である。
【図２】  もう一つの従来技術の差動型遅延回路を示す概略回路図である。
【図３ａ】  本発明の一実施形態の可変遅延セルで使用される負荷の構成を示す回路図である。
【図３ｂ】〜
【３ｄ】  図３ａの負荷の小信号分析の動作原理を示す回路図である。
【図４】  本発明の一実施形態の遅延セルの構成を示す回路図である。
【図５】  図４の遅延セルの別の実施態様の構成を示す回路図である。
【図６】  本発明のもう一つの実施形態の遅延セルの構成を示す回路図である。
【図７】  本発明の一実施形態の可変遅延セルを使用することができるシステムのブロック図である。
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図４】
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【図５】
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【図６】
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【図７】
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