(57)【特許請求の範囲】
【請求項１】
ＳＯＩ基板に形成された半導体装置であって、
前記ＳＯＩ基板の支持基板領域と、
前記支持基板領域上に形成された埋め込み絶縁膜と、
前記埋め込み絶縁膜上に配置された第１導電型のチャネル領域と、
前記埋め込み絶縁膜上であって、前記チャネル領域の両側に隣接するように配置された第２導電型の第１、第２のオフセット領域と、
前記埋め込み絶縁膜上であって、前記第１のオフセット領域に前記チャネル領域と反対側で接するように配置された第２導電型のドレイン領域と、
前記埋め込み絶縁膜上であって、前記第２のオフセット領域に前記チャネル領域と反対側で接するように配置された第２導電型のソース領域と、
前記ソース領域と前記ドレイン領域に接するように配置されたフィールド絶縁膜と、
前記チャネル領域と前記第１および第２のオフセット領域と前記ソース領域と前記ドレイン領域上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上であって、前記チャネル領域の上に位置する部分に配置されたゲート電極と、
前記支持基板領域中であって、前記第１のオフセット領域の下に位置する部分にのみ配置された高濃度の第１導電型の不純物拡散領域と、からなる半導体装置。
【請求項２】
前記埋め込み絶縁膜の膜厚は、前記チャネル領域及び前記オフセット領域相当部分では薄くその他の部分では厚い請求項１記載の半導体装置。
【請求項３】
ＳＯＩ基板を用いて前記ＳＯＩ基板の表面に後の工程で形成されるトランジスタの第１導電型のチャネル領域と第２導電型の低濃度オフセット領域にマスク膜を形成する工程と、
前記ＳＯＩ基板の表面から前記ＳＯＩ基板中の埋め込み絶縁膜の上部と下部に不純物濃度のピークが来るように酸素をイオン注入する工程と、
酸素がイオン注入された前記ＳＯＩ基板を熱処理する事により前記チャネル領域及び前記低濃度オフセット領域相当部分では薄くその他の部分では厚い埋め込み絶縁膜を形成する工程と、
ドレイン側の前記低濃度オフセット領域の下部の支持基板領域に第１導電型の不純物をイオン注入し第１導電型の高濃度不純物拡散層を形成する工程と、からなる半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はＳＯＩ（Silicon On Insulator）構造を持つトランジスタ及びその製造に係り、さらに詳しくはＳＯＩ構造の埋め込み絶縁膜を制御性良く厚膜化でき、ドレイン支持基板間の寄生容量を低減すると共に、低濃度ドレイン領域の下部の支持基板領域に高濃度不純物拡散領域を形成する事でトランジスタの耐圧の向上と高速の動作化を両立させる事が可能なＳＯＩ構造を持つトランジスタの製造方法に関する。
【０００２】
【従来の技術】
従来のＳＯＩ構造をもつ半導体装置は、SOI基板を用いることにより、フィールド絶縁膜と埋め込み絶縁膜が接触し、電気的に完全分離するのでソフトエラーフリー及びラッチアップフリーとなる。さらに、SOI基板を用いることにより寄生容量が低減するので高速ICを実現することが可能となる。また、トランジスタ特性の向上により低消費電力ICをも実現可能とする等の利点を有している。
【０００３】
【発明が解決しようとする課題】
従来の構造によるSOI基板を用いた半導体装置において、高速、低消費電力およびソフトエラーフリー、ラッチアップフリーとなるなど、従来のシリコン基板を用いた半導体装置に比べ利点が多くある。しかし、従来のシリコン基板を用いた半導体装置と同様に、ゲート下のドレイン近傍表面において生じる高電界により耐圧が低下するという問題がある。
【０００４】
【課題を解決するための手段】
ドレイン端の電界を緩和する構造を得るために、ＳＯＩ基板を用いてＳＯＩ基板の表面に後の工程で形成されるトランジスタのチャネル領域と低濃度ドレイン領域に相当する領域にマスク膜を形成する工程と、ＳＯＩ基板の表面から埋め込み絶縁膜の上部と下部に不純物濃度のピークが来るように酸素をイオン注入する工程と、酸素がイオン注入されたＳＯＩ基板を熱処理する事によりチャネル領域及び低濃度ドレイン領域相当部分では薄くその他の部分では厚い埋め込み絶縁膜を形成する工程と、低濃度ドレイン領域の下部の支持基板領域に不純物をイオン注入し高濃度不純物拡散層を形成する工程と、を有する製造方法とした。
【０００５】
又、本発明は、ＳＯＩ基板に形成された半導体装置であって、前記ＳＯＩ基板の支持基板領域と、前記支持基板領域上に形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成されたチャネル領域と、前記埋め込み絶縁膜上であって、前記チャネル領域の両側に隣接するように形成された第１、第２のオフセット領域と、前記埋め込み絶縁膜上であって、前記第１のオフセット領域に前記チャネル領域と反対側で接するように形成されたドレイン領域と、前記埋め込み絶縁膜上であって、前記第２のオフセット領域に前記チャネル領域と反対側で接するように形成されたソース領域と、前記ソース領域と前記ドレイン領域に接するように形成されたフィールド絶縁膜と、前記チャネル領域と前記第１、第２のオフセット領域と前記ソース領域と前記ドレイン領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上であって、前記チャネル領域の上に位置する部分に形成されたゲート電極と、を有し、前記支持基板領域中であって、前記第２のオフセット領域の下に位置する部分に形成された不純物拡散領域を有することを特徴とする。
【０００６】
【発明の実施の形態】
以下では本発明の実施例を説明する。図１は本発明の一実施例のＮチャネルのトランジスタの断面図である。ＳＯＩ構造を持つＭＯＳトランジスタ１４５は埋め込み絶縁膜１４０を制御性良く厚膜化することでドレイン領域１２６支持基板領域１０２間の寄生容量を低減すると共に、低濃度ドレイン領域であるいわゆる低濃度オフセット領域１２７がその下のＰ+型不純物拡散領域１２８によって空乏化されドレイン領域１２６近傍に生じる高電界を緩和することができるので従来のＳＯＩ構造を持つトランジスタに比べ耐圧を大きくする事ができる。
【０００７】
図２（ａ）〜（ｂ）と図３（ａ）〜（ｃ）は本発明のＮチャネルのトランジスタの一実施例を示す工程断面である。
【０００８】
本発明に係るトランジスタは、図２（ａ）に示すようにＳＯＩ基板１０１の表面に後に形成されるトランジスタのチャネル領域１２４と低濃度オフセット領域１２７をカバーするようにマスク膜１０３を形成する。マスク膜１０３のパターニングはホトリソグラフィー法とエッチングにより行われ、マスク材としては熱酸化法またはＣＶＤ法で成膜されるシリコン酸化膜、窒化シリコン膜、あるいはポリシリコン膜などを用いる。埋め込み絶縁膜１２１の厚さは例えば３０ｎｍであり、半導体層１０７の厚さは例えば１２０ｎｍである。
【０００９】
次に図２（ｂ）に示すようにＳＯＩ基板１０１の表面から酸素イオンのイオン注入を行う。マスク膜１０３によりＳＯＩ基板１０１の表面からイオン注入された酸素イオンは選択的にチャネル領域１２４及び低濃度オフセット領域１２７以外の領域のみ導入される。そして埋め込み絶縁膜１２１の上部と下部に不純物濃度のピークが来るように酸素をイオン注入することで埋め込み絶縁膜上部酸素注入層１０５と埋め込み絶縁膜下部酸素注入層１０６が形成される。このときの埋め込み絶縁膜１２１の上部のイオン注入時の条件として、例えば２１０ＫｅＶで１×１０１８ｃｍ−２である。また埋め込み絶縁膜１２１の下部のイオン注入時の条件として、例えば２４０ＫｅＶで１×１０１８ｃｍ−２である。
【００１０】
次にマスク膜を除去した後、図３（ａ）に示すようにＳＯＩ基板１０１を熱処理して埋め込み絶縁膜上部酸素注入層１０５と埋め込み絶縁膜下部酸素注入層１０６に相当する部分に埋め込み絶縁膜１４０を形成し、埋め込み絶縁膜１４０の表面にはチャネル領域１２４及び低濃度オフセット領域１２７相当部分では厚く、その他の部分では薄い半導体層１４１、１４２となる構造が得られる。熱処理は例えば１１００℃から１３００℃の条件で行われる。薄い半導体層１４２の厚さは例えば７０ｎｍである。また、埋め込み絶縁膜１４０の厚い部分の厚さは例えば１３０ｎｍである。
【００１１】
次に半導体層１４１、１４２の表面を素子毎に分離するためにフィールド絶縁膜１２２を形成し、図３（ｂ）に示すように後に形成される低濃度オフセット領域１２７に対応したパターンでマスク膜１０４を形成する。マスク膜１０４のパターニングはホトリソグラフィー法とエッチングにより行われ、マスク材としては熱酸化法またはＣＶＤ法で成膜されるシリコン酸化膜、窒化シリコン膜、あるいはポリシリコン膜などを用いる。そして支持基板領域１０２上に高濃度のボロンまたはBF2をイオン注入することでＰ+型不純物拡散領域１２８が形成される。イオン注入時の条件として例えば５０ＫｅＶで１×１０１６ｃｍ−２である。Ｐ+型不純物拡散領域１２８が形成されることでその上の低濃度オフセット領域１２７が空乏化されドレイン近傍の高電解が緩和される。
【００１２】
次に図３（ｃ）に示すように、通常のＭＯＳ製造法と同様の工程によりゲート絶縁膜１２３、ゲート電極１２５、低濃度オフセット領域１２７、ソース領域１２９、ドレイン領域１２６を形成し、更に、層間絶縁層１４３，電極層１４４が形成することにより図１に示す構造が得られる。
【００１３】
【発明の効果】
以上説明したように本発明によれば、埋め込み絶縁膜を制御性良く厚膜化でき、ドレイン支持基板間の寄生容量を低減すると共に、ドレイン近傍に生じる高電界を緩和することができ、従来のSOI構造を持つ半導体装置に比べ耐圧の大きい半導体装置を製造可能となる。
【図面の簡単な説明】
【図１】本発明の実地例に係るＭＯＳ型Ｎチャネルトランジスタの断面図である。
【図２】本発明の実地例に係るＭＯＳ型Ｎチャネルトランジスタの製造方法を工程順に示す断面図である。
【図３】同実地例に係るＭＯＳ型Ｎチャネルトランジスタの製造方法を工程順に示す断面図である。
【符号の説明】
１０１  ＳＯＩ基板
１０２  支持基板領域
１０３、１０４  マスク膜
１０５、１０６  酸素注入層
１２１、１４０  埋め込み絶縁膜
１２２  フィールド絶縁膜
１２３  ゲート絶縁膜
１２４  チャネル領域
１２５  ゲート電極
１２６  ドレイン領域
１２７  低濃度オフセット領域
１２８  Ｐ＋型不純物拡散領域
１２９  ソース領域
１０７、１４１、１４２  半導体層
１４３  層間絶縁層
１４４  電極層
１４５  ＭＯＳトランジスタ
【図１】
0004050077.tif 000002
【図２】
0004050077.tif 000003
【図３】
0004050077.tif 000004