(57)【特許請求の範囲】
【請求項１】
発振周波数がバイアス電流に対し線形に制御される特性を有し、再生クロックを発生する第１の電流制御発振器と、
受信信号列と前記再生クロックの位相関係から得られる位相誤差信号を生成する位相比較回路と、
前記位相比較回路からの位相誤差信号に比例した電流を出力するとともに、前記第１の電流制御発振器が所望の発振周波数となるときのバイアス電流に比例した制御電流によって出力電流が制御される第１，第２のチャージポンプ回路と、
前記第１のチャージポンプ回路の出力端に接続されたループフィルタ容量と、
ＭＯＳトランジスタによって構成され、前記ループフィルタ容量の端子電圧を電流に変換するトランスコンダクタ回路と、
ＭＯＳトランジスタによって構成され、前記バイアス電流を自乗して前記トランスコンダクタ回路にその制御電流として供給する自乗回路と、
前記バイアス電流に対して前記トランスコンダクタ回路の出力電流および前記第２のチャージポンプ回路の出力電流を加算して前記第１の電流制御発振器にその制御電流として供給する加算器と
を備えることを特徴とするデータリカバリ回路。
【請求項２】
前記第１の電流制御発振器と同一の制御特性を持つ第２の電流制御発振器を有し、この第２の電流制御発振器の発振クロックを基準クロックに周波数ロックさせることによって前記バイアス電流を生成する手段をさらに備える
ことを特徴とする請求項１記載のデータリカバリ回路。
【請求項３】
前記電流自乗回路は、
第１の定電流源と、
前記第１の定電流源の１／２の電流で共にバイアスされている第２，第３の電流源と、
前記第１の定電流源にドレイン接続された第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタとドレインが共通に接続されて回路出力端子になる第２のＭＯＳトランジスタと、
ゲートおよびドレインが共通に接続されるとともに前記第２の定電流源に接続され、前記第１のＭＯＳトランジスタとそれぞれゲートが共通に接続された第３のＭＯＳトランジスタと、
ゲートおよびドレインが共通に接続されるとともに前記第３の定電流源に接続され、前記第２のＭＯＳトランジスタとそれぞれゲートが共通に接続された第４のＭＯＳトランジスタと、
前記第１，第４のＭＯＳトランジスタの各ソースにゲート、ドレインが接続されて回路入力端子になるとともに、基準電位にソースが接続された第５のＭＯＳトランジスタと、
前記第２，第３のＭＯＳトランジスタの各ソースにドレインが、基準電位にソースがそれぞれ接続され、かつ第５のＭＯＳトランジスタと共にゲートが共通に接続されてカレントミラーを構成する第６のＭＯＳトランジスタとを有し、
前記第１，第２，第３および第４のＭＯＳトランジスタはそれらのサイズが同一に構成されている
ことを特徴とする請求項１記載のデータリカバリ回路。
【請求項４】
ディスクから記録情報を読み取るヘッド部と、前記ヘッド部から出力される再生信号に同期したクロックを生成するクロックリカバリ回路とを具備し、
前記クロックリカバリ回路は、
発振周波数がバイアス電流に対し線形に制御される特性を有し、再生クロックを発生する第１の電流制御発振器と、
受信信号列と前記再生クロックの位相関係から得られる位相誤差信号を生成する位相比較回路と、
前記位相比較回路からの位相誤差信号に比例した電流を出力するとともに、前記第１の電流制御発振器が所望の発振周波数となるときのバイアス電流に比例した制御電流によって出力電流が制御される第１，第２のチャージポンプ回路と、
前記第１のチャージポンプ回路の出力端に接続されたループフィルタ容量と、
ＭＯＳトランジスタによって構成され、前記ループフィルタ容量の端子電圧を電流に変換するトランスコンダクタ回路と、
ＭＯＳトランジスタによって構成され、前記バイアス電流を自乗して前記トランスコンダクタ回路にその制御電流として供給する自乗回路と、
前記バイアス電流に対して前記トランスコンダクタ回路の出力電流および前記第２のチャージポンプ回路の出力電流を加算して前記第１の電流制御発振器にその制御電流として供給する加算器とを備える
ことを特徴とするディスク装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データリカバリ回路およびディスク装置に関し、特に受信信号列のタイミングを再生するデータリカバリ回路およびこれをデータレート可変幅の広い磁気あるいは光ディスク再生系などのクロック再生ＰＬＬ(Phase-Locked Loop)回路として用いたディスク装置に関する。
【０００２】
【従来の技術】
受信信号列のタイミングを再生する技術は、多くのアプリケーションで必要とされる。例えば、ツイストペアメタルケーブルやファイバーケーブルを媒体とするシリアル通信、さらにはチップ間伝送での入出力インターフェース、あるいは磁気ディスク、光ディスク媒体からのデジタル記録データ再生系（リードチャネル）などがその例であり、一般に、ＰＬＬ回路によって受信データに周波数、位相ロックしたクロックを発生させ、このクロックで受信データをラッチあるいはＡ／Ｄ(Analog-to-Digital)変換することによって受信データ列を再生することが行われる。
【０００３】
ここでのＰＬＬ回路に対する要求としては、先ず低ジッタ性能が挙げられる。さらに、受信データへロックするまでの期間、即ちアクイジション時間はシステム上のデッドタイムに他ならないため、当該アクイジション時間の低減も要求される。
【０００４】
通常、良く知られている通り、これらは共にＰＬＬ回路の帯域を広帯域とすることで実現される。さらにここで、広帯域化の上限を決めるのは受信データレートである。すなわち、ＰＬＬ回路での位相比較は受信データレートで行われるため、ＰＬＬ回路の応答帯域が受信データレート周期と同等まで広帯域であると安定しないためである。通常は、位相比較周波数である受信データレートの例えば１／１０以下にＰＬＬ帯域を抑える必要がある。
【０００５】
以上の議論から分かる通り、一般に、ＰＬＬ回路の帯域は受信データレート周期の一定割合まで広帯域化することで、ジッタ、アクイジション時間などの特性が最大化される。したがって、受信データレートの変化幅が広いアプリケーションでは、受信データレートに比例させてＰＬＬ帯域を可変とすることが、データレート変化幅全体に亘って常にジッタ性能、安定性、アクイジション時間を最適化する上で重要となる。
【０００６】
次に実際に、磁気ディスク、光ディスク媒体からのデジタル記録データ再生系（リードチャネル）を例にとって具体的に説明する。図６は、一般的な磁気／光ディスク媒体からのデジタル記録データを再生する再生系を示すブロック図である。
【０００７】
図６において、磁気／光ディスク媒体１０１から磁気ヘッドあるいは光ピックアップ等のヘッド部１０２によって読み出された信号列は、リードアンプ（読み出しアンプ）１０３を経て、信号振幅調整のための可変ゲインアンプ（ＶＧＡ：Variable Gain Amplifier）１０４を通過し、等化フィルタ（アナログフィルタ）１０５によって記録方式固有の波形等化処理が施される。その後、Ａ／Ｄコンバータ１０６によってディジタイズされる。
【０００８】
このＡ／Ｄコンバータ１０６でのサンプリングは、データリカバリＰＬＬ回路１０７で生成されたクロックによって行われる。すなわち、位相検出回路１１１によってＡ／Ｄ変換後のデータ列から位相誤差情報を求めた後は、よく知られたチャージポンプ回路１１２を用いたＰＬＬの手法により、ループフィルタ１１３を介してＶＣＯ(Voltage-Controlled Oscillator)１１４を発振させて受信データに位相ロックしたサンプリングクロックを得る。
【０００９】
ここで、使用されるディスク媒体１０１は回転数一定（ＣＡＶ：Constant Angular Velocity）である場合が一般的で、線記録密度の内外周差を抑え、媒体利用効率を上げることと併せて、結局、記録再生信号レートはディスク外周ほど高くなる。この信号レートの変化幅は、内周から外周まで通常２倍程度となる。したがって、クロック再生系の観点からは受信信号レート（周期）が約２倍変化することになり、先の議論からデータリカバリＰＬＬ回路１０７の帯域はそれに比例して追従することが望ましい。
【００１０】
次に、この帯域幅トラッキングについてもう少し詳しく見て行くことにする。チャージポンプＰＬＬの解析には線形化した閉ループ伝達関数が一般的に用いられ、その自然角周波数ωn およびダンピングファクタζはそれぞれ以下のように表わせる。
【００１１】
【数１】
0004126951.tif 000002
ここに、Ｉcpはチャージポンプ電流、Ｋvco はＶＣＯ１１４の入力電圧−発振周波数変換ゲイン、Ｃp はループフィルタ１１３の容量、Ｒはループフィルタ１１３の抵抗である。
【００１２】
目的である周波数トラッキングをこの式に当てはめると、これはすなわち、ＰＬＬ帯域の目安となる自然角周波数ωn をＶＣＯ１１４の発振周波数ｆvco に比例させ、同時に、ＰＬＬのセトリング特性を決めるダンピングファクタζは、発振周波数ｆvco に依らず一定の値に保持することに他ならない。
【００１３】
先ず、ＶＣＯ１１４の発振周波数ｆvco にトラックさせる自然角周波数ωn に関しては、式（１）から、３つのパラメータが原理的に可変である。しかしこのうちループフィルタ１１３の容量Ｃp は、これを２倍程度に可変とすることは特に集積回路上では一般的に困難である。これにより、容量Ｃp の固定化を前提にすると、式（２）より、ループフィルタ１１３の抵抗ＲをＶＣＯ１１４の発振周波数ｆvco に対して反比例させる必要があることが分かる。以上の要求に対し、従来、以下のような手法が提案されている。
【００１４】
（第１の従来例）
第１の従来例として、文献「“Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques”Solid-State Circuits,IEEE Journal of,Volume:31 Issue:11,Nov.1996 p1723-p1732」に掲載された技術が知られている。この従来例では、式（1）におけるチャージポンプ電流Ｉcpを発振周波数ｆvco の自乗（ｆvco2）に比例させ、入力電圧−発振周波数変換ゲインＫvco は一定とし、式（２）における抵抗Ｒを発振周波数ｆvco に逆比例させることでＰＬＬの帯域幅トラッキングを実現させている。
【００１５】
図７に元となるチャージポンプＰＬＬ回路で示した第１の従来例におけるループ定数とＶＣＯ１１４の発振周波数ｆvco との関係を示し、図８にその具体的な実現構成を示す。また、図９にはこの方式に適したＶＣＯ１１４の制御電圧−発振周波数特性（以下、「ＶＣＯ特性」と記す）を示す。図８において、Ｉcpc は元になる（図７における）チャージポンプ電流Ｉcpのうち、ループフィルタ１１３の容量Ｃpに寄与する成分、同様に、Ｉcpr はループフィルタ１１３の抵抗Ｒに寄与する成分である。また、Ｉb はＶＣＯ１１４の発振周波数を決めるバイアス電流である。このバイアス電流Ｉb については以下の通りである。例えば先述した文献には図１０に示す回路構成のものがＶＣＯ１１４の発振周波数を決める制御電圧Ｖｃを得る方法として記載されているが、制御電圧ＶｃはＭＯＳトランジスタＭ１０４を流れるバイアス電流で決まるので、ＭＯＳトランジスタＭ１０４はＶＣＯ１１４を発振周波数ｆvco で発振させるバイアス電流Ｉb でバイアスされている（正確にはＩb に比例したバイアス電流になっている）ことになる。バイアス電流Ｉb とは、このように結果として対象となるＶＣＯの発振周波数を決める電流を示しており、本明細書を通してこの定義は変らない。このバイアス電流Ｉb と発振周波数ｆvco との関係については後述する。
【００１６】
この方式では、ループフィルタ１１３の端子に発生する電位を容量Ｃp による成分と抵抗Ｒによる成分とに分け、それぞれ独立にチャージポンプ電流Ｉcpc ，Ｉcpr で駆動し、その後加算することによってＶＣＯ１１４の制御電圧Ｖｃを得る構成となっている。ここで、図７と図８とは等価であるが、先の議論にしたがって、ループフィルタ１１３の抵抗Ｒはその値がＶＣＯ１１４の発振周波数ｆvco に逆比例する必要がある。
【００１７】
この構成は、図９に示されたＶＣＯ特性を持つ限り、ＣＭＯＳ回路で実現するのに非常に適した構成となっている。すなわち、使用するＶＣＯ１１４が次の特性、即ちそのゲインＫvco はその発振周波数に依らず一定であるが、ＶＣＯ１１４のバイアス電流Ｉb との関係を見ると、発振周波数ｆvco がバイアス電流の平方根に比例する、言い換えれば√Ｉb に比例するという特性を持っていることを前提にすると、以下のことが言える。
【００１８】
先ず、チャージポンプ電流Ｉcpc ，Ｉcpr に関しては、上記バイアス電流Ｉb に比例するようにカレントミラー等の簡便な手法で生成すれば、チャージポンプ電流Ｉcpc ，Ｉcpr が発振周波数ｆvco の自乗に比例するという所望の特性が自ずと得られる。また、ループフィルタ１１３の抵抗Ｒに関しては、ＭＯＳトランジスタのトランスコンダクタンスＧｍがそのバイアス電流の平方根に比例するという良く知られた素子特性を利用して、例えばダイオード接続したＭＯＳトランジスタをバイアス電流Ｉb に比例した電流でバイアスし、これにチャージポンプ電流を流すことで、電流−電圧変換、即ちＲ＝１／Ｇｍ∝１／√Ｉb のループフィルタ抵抗を実現できる。ここで、使用されるＶＣＯ１１４の特性は、図９に示されるように、ｆvco ∝√Ｉb であるから、結局、Ｒ∝１／ｆvco の所望の特性が得られる。
【００１９】
このように、ＶＣＯ１１４のバイアス電流Ｉb に比例してチャージポンプ電流Ｉcpおよびループフィルタ１１３の抵抗Ｒを実現するＭＯＳトランスコンダクタンスのバイアス電流を決めるだけで自動的に、ダンピングファクタ一定のまま、ＰＬＬ回路の帯域幅を発振周波数ｆvco 、即ち再生信号レートにトラッキングすることができる。
【００２０】
以上の説明から明らかなように、上記第１の従来例に係る方式は、一切の外部設定、例えばルックアップテーブル式のループ定数設定が不要で、自己完結的なデータリカバリＰＬＬ回路が達成でき、しかもＣＭＯＳ素子特性に好都合であるという優れた利点を持っている。しかしながら、実回路での実現において、特に動作周波数が高い場合、即ち受信データレートが高い磁気ディスク、ＤＶＤ等の光ディスクへの適用では不都合な点がある。
【００２１】
その理由について以下に説明する。図８から明らかなように、この第１の従来例においては、ＭＯＳトランジスタのトランスコンダクタンスＧｍによる電流−電圧変換と、その後のループフィルタ１１３の容量端子電圧との電圧加算が不可欠である。これを実現する回路として、先述した文献には図１０に示す回路構成のものが記載されている。
【００２２】
図１０において、グランドと電源Ｖｄｄとの間にはＭＯＳトランジスタＭ１０１，Ｍ１０２が直列に接続されている。これらＭＯＳトランジスタＭ１０１，Ｍ１０２の各ゲートにはオペアンプＯＰの出力端および反転（−）入力端がそれぞれ接続されている。このオペアンプＯＰの非反転（＋）入力端は、ＭＯＳトランジスタＭ１０１，Ｍ１０２のドレイン共通接続点に接続されている。ＭＯＳトランジスタＭ１０２のゲートおよびオペアンプＯＰの反転入力端にはチャージポンプ電流Ｉcpc が流入する。
【００２３】
グランドと電源Ｖｄｄとの間にはさらに、ＭＯＳトランジスタＭ１０３，Ｍ１０４が直列に接続されている。ＭＯＳトランジスタＭ１０３はＭＯＳトランジスタＭ１０１とゲートが共通に接続されている。ＭＯＳトランジスタＭ１０４は、ゲートとドレインが共通に接続（ダイオード接続）されている。ＭＯＳトランジスタＭ１０３，Ｍ１０４のドレイン共通接続点からチャージポンプ電流Ｉcpr が流出する。そして、ＭＯＳトランジスタＭ１０４のゲート・ドレインからＶＣＯ１１４の制御電圧Ｖｃが導出されるようになっている。
【００２４】
上述した構成において、ＭＯＳトランジスタＭ１０１とＭＯＳトランジスタＭ３、および、ＭＯＳトランジスタＭ１０２とＭＯＳトランジスタＭ１０４とがそれぞれ同一比となっており、ＭＯＳトランジスタＭ１０１，Ｍ１０２はＭＯＳトランジスタＭ１０３，Ｍ１０４のレプリカになっている。チャージポンプ電流Ｉcpc によってループフィルタ容量Ｃp に発生する電圧は、オペアンプＯＰの仮想短絡と上記レプリカ作用によって制御電圧Ｖｃとして得られる。
【００２５】
このとき、ＭＯＳトランジスタＭ１０４はＶＣＯ１１４を発振周波数ｆvco で発振させるバイアス電流Ｉb でバイアスされている（正確にはＩbに比例したバイアス電流になっている）ことになる。そして、ＭＯＳトランジスタＭ１０４のトランスコンダクタンスにチャージポンプ電流Ｉcpr を流すことにより、所望のＲ＝１／Ｇｍ∝ｆvco によって電流−電圧変換すると同時に、先のループフィルタ容量端子電圧に、このループフィルタ抵抗端子電圧を加算してＶＣＯ１１４の制御電圧Ｖｃを得ることになる。
【００２６】
ここで問題点は、ループフィルタ容量端子電圧がＶＣＯ１１４の制御電圧Ｖｃとして導出されるまでの時間はオペアンプＯＰの応答速度によって制限され、一方のループフィルタ抵抗端子電圧成分とは応答特性に時間差が発生してしまうことである。このことがＰＬＬ応答ループの安定性を下げ、セトリング特性を劣化させる要因となってしまっている。
【００２７】
さらに、この第１の従来例においては、そのＶＣＯ特性が図９に示されるように、ＶＣＯ１１４の発振周波数ｆvco がバイアス電流Ｉb の平方根に比例する場合に限って、上述のようなバイアス電流Ｉb による自動トラッキングが可能となるのであって、例えばｆvco ∝Ｉb の特性を持つＶＣＯを使う場合はこの関係は成り立たなくなってしまう。
【００２８】
（第２の従来例）
第２の従来例として、特開平１０−８４２９７号公報に記載された技術が知られている。この第２の従来例では、式（１）におけるチャージポンプ電流ＩcpおよびＶＣＯの変換ゲインＫvco を発振周波数ｆvco に比例させ、式（２）における抵抗Ｒを発振周波数ｆvco に逆比例させることで、ＰＬＬ回路の帯域幅トラッキングを実現させている。
【００２９】
図１１に元となるチャージポンプＰＬＬ回路で示した第２の従来例のループ定数とＶＣＯ２１４の発振周波数ｆvco との関係を示し、図１２にその具体的な実現構成を示す。また、図１３には、この方式に適したＶＣＯ２１４の制御電圧−発振周波数特性（ＶＣＯ特性）を示す。図１２において、Ｉcpc は元になる（図１１における）チャージポンプ電流Ｉcpのうち、ループフィルタ２１３の容量Ｃp に寄与する成分、同様に、Ｉcpr はループフィルタ２１３の抵抗Ｒに寄与する成分である。また、Ｉb はＶＣＯ２１４の発振周波数ｆvco を決めるバイアス電流である。
【００３０】
この方式では、ループフィルタ２１３の端子に発生する電位を容量Ｃp による成分と抵抗Ｒによる成分とに分け、それぞれ独立にチャージポンプ電流Ｉcpc ，Ｉcpr で駆動し、ループフィルタ２１３の容量Ｃp に由来する成分は、再度トランスコンダクタンスで電流に変換し、その後電流加算することによってＶＣＯ２１４の制御電圧Ｖｃを得る構成となっている。
【００３１】
ここで、ＶＣＯ２１４直前の抵抗Ｒｏは、電圧制御を前提に加算電流をＶＣＯ制御電圧Ｖｃに変換するために設けられたもので、電流制御で考えれば不要である。ここで、図１１と図１２とは等価であるが、ここでも、ループフィルタ２１３の抵抗Ｒはその値が発振周波数ｆvco に逆比例する必要がある。これを実現するには、Ｒ＝（Ｉcpr ／Ｉcp）・（１／Ｇｍ）であるから、Ｇｍ∝ｆvco であれば良い。
【００３２】
この構成を外部設定の要らない自己完結的な自動帯域幅トラッキングに適用するには、図１３に示すＶＣＯ特性が望ましい。すなわち、使用するＶＣＯ２１４が、その変換ゲインＫvco はその発振周波数に依らず一定であり、ＶＣＯ２１４のバイアス電流Ｉb との関係を見ても、発振周波数ｆvco がバイアス電流Ｉb に比例するという特性を持っていることが好都合である。
【００３３】
これを前提にすると、先ず、チャージポンプ電流Ｉcpc ，Ｉcpr に関しては、上記バイアス電流Ｉb に比例するようカレントミラー等の簡便な手法で生成すれば、チャージポンプ電流Ｉcpc ，Ｉcpr が発振周波数ｆvco に比例するという所望の特性が自ずと得られる。
【００３４】
一方、ループフィルタ２１３の抵抗Ｒに関しては、Ｒ∝１／Ｇｍ∝１／ｆvco が必要であるから、図１３のＶＣＯ特性と合わせると、ここでのトランスコンダクタンスはＧｍ∝Ｉbの関係にある必要がある。この点も、例えば図１２におけるトランスコンダクタンスＧｍをバイポーラ素子で実現する場合は、これも良く知られたバイポーラトランジスタのトランスコンダクタンスＧｍがそのバイアス電流に比例するという特徴を利用して簡便に実現できる。
【００３５】
このように第２の従来例によれば、具体回路をバイポーラトランジスタ回路で実現する場合に非常に簡便な方法でデータリカバリＰＬＬ回路のダンピングファクタを一定のまま、ＰＬＬ回路の帯域幅を発振周波数ｆvco 、即ち再生信号レートにトラッキングすることができる。
【００３６】
【発明が解決しようとする課題】
しかしながら、第１の従来例の説明で言及したように、ＭＯＳトランジスタ素子は本質的にトランスコンダクタンスがバイアス電流の平方根に比例する特性を有している。この結果、ＣＭＯＳ構成のトランスコンダクタンス回路も一般的にその特性を継承しており、本方式はそのままＣＭＯＳ回路には適用しにくいという課題がある。また、ここでトランスコンダクタンス回路の複雑化を許容し、バイアス電流に対してリニアな構成を採った場合でも、チャージポンプからのＰＬＬループに付加的な遅延が発生し、上記第１の従来例で指摘したような安定性の問題が発生してしまう。
【００３７】
以上の説明から明らかなように、第１の従来例の場合は、ＭＯＳ回路構成に適しているものの、発振器が制御電圧に対して発振周波数がリニアに変化するＶＣＯに限られ、また第２の従来例の場合、発振器として、発振周波数ｆvco とバイアス電流Ｉbがリニアな関係にある電流制御発振器（ＣＣＯ；Current Controlled Oscillator）ＣＣＯを使えるが、トランスコンダクタンス回路はＣＭＯＳ回路で実現するのに適していない。したがって、発振器としてＣＣＯを使用できるとともに、チャージポンプ電流からの応答速度が早く、しかも、ＣＭＯＳ回路構成に適した自動帯域幅トラッキング特性を持つデータリカバリＰＬＬ回路の開発が望まれていた。
【００３８】
【課題を解決するための手段】
上記課題を解決するために、本発明によるデータリカバリ回路は、発振周波数がバイアス電流に対し線形に制御される特性を有し、再生クロックを発生する第１の電流制御発振器と、受信信号列と前記再生クロックの位相関係から得られる位相誤差信号を生成する位相比較回路と、前記位相比較回路からの位相誤差信号に比例した電流を出力するとともに、前記第１の電流制御発振器が所望の発振周波数となるときのバイアス電流に比例した制御電流によって出力電流が制御される第１，第２のチャージポンプ回路と、前記第１のチャージポンプ回路の出力端に接続されたループフィルタ容量と、ＭＯＳトランジスタによって構成され、前記ループフィルタ容量の端子電圧を電流に変換するトランスコンダクタ回路と、ＭＯＳトランジスタによって構成され、前記バイアス電流を自乗して前記トランスコンダクタ回路にその制御電流として供給する自乗回路と、前記バイアス電流に対して前記トランスコンダクタ回路の出力電流および前記第２のチャージポンプ回路の出力電流を加算して前記第１の電流制御発振器にその制御電流として供給する加算器とを備える構成となっている。このデータリカバリ回路は、たとえばディスク装置において、ディスクからの再生信号に同期したクロックを生成するクロックリカバリ回路として用いられる。
【００３９】
上記構成のデータリカバリ回路またはこれをクロックリカバリ回路として用いたディスク装置において、位相比較回路からの位相誤差信号を２系統に分け、電流制御発振器が所望の発振周波数となるときのバイアス電流に比例した制御電流によって出力電流が制御される第１，第２のチャージポンプ回路にそれぞれ入力する。さらに、バイアス電流を自乗回路で自乗してトランスコンダクタ回路にその制御電流として供給する。そして、バイアス電流に対してトランスコンダクタ回路および第２のチャージポンプ回路の各出力電流を加算して電流制御発振器にその制御電流として供給する。
【００４０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００４１】
図１は、本発明の一実施形態に係るデータリカバリ回路の構成例を示すブロック図である。ここで想定している発振器は、その発振周波数特性がバイアス電流Ｉb に対してリニアに変化するものである。したがって、ここでは直接的に電流制御のＣＣＯで表わしている。
【００４２】
本実施形態に係るデータリカバリ回路は、データリカバリＰＬＬ回路１０および周波数シンセサイザＰＬＬ回路２０を有する構成となっている。これらＰＬＬ回路１０，２０の電流制御発振器（ＣＣＯ）としては、例えばＣＭＯＳ差動リングオシレータ等を用い得る。
【００４３】
データリカバリＰＬＬ回路１０の構成は以下の通りである。先ず、ＣＣＯ２１が所望の発振周波数となるバイアス電流をＩb とする。このバイアス電流Ｉb はそのままデータリカバリＰＬＬ回路１０側ＣＣＯ１１のバイアス電流の一部となる。データリカバリＰＬＬ回路１０の位相比較ループは、第２の従来例の構成と同様に、位相比較器（ＰＤ）１２からの位相誤差信号が２系統に分けられ、それぞれチャージポンプ回路１３Ａ，１３Ｂに入力される。
【００４４】
ここで、チャージポンプ回路１３Ａ，１３Ｂでのゲイン、即ち単位位相誤差当たりの出力チャージポンプ電流は、図１に示されるように、バイアス電流Ｉb に比例するように構成される。これは具体的には、チャージポンプ電流をバイアス電流Ｉb のカレントミラーとして得るようにすることで実現できる。バイアス電流Ｉb は、ＣＣＯ１１の発振周波数ｆcco と比例関係にあるので、チャージポンプ電流は発振周波数ｆcco に比例することになる。
【００４５】
次に、一方のチャージポンプ回路１３Ａ側のチャージポンプ電流Ｉcpc はループフィルタ容量Ｃp を駆動し、ループフィルタ容量Ｃpの端子電圧はトランスコンダクタンス（Ｇｍ）回路１４によって再度電流に変換される。ここで、本実施形態に係るデータリカバリ回路においては、当該トランスコンダクタ回路１４を構成するＣＭＯＳ回路のバイアス電流としては、先のバイアス電流Ｉb を自乗回路１５に通した電流が使われる。
【００４６】
トランスコンダクタ回路１４については後でその一例を示すが、一般的にＣＭＯＳ構成のトランスコンダクタンス回路は、ＭＯＳトランジスタ素子自体のトランスコンダクタンス値がドレイン電流の平方根に比例するという特性を継承し、そのバイアス電流の平方根に比例する。したがって、バイアス電流Ｉbを自乗回路１５で自乗してトランスコンダクタンス回路１４のバイアス電流とすることにより、トランスコンダクタンス値はバイアス電流Ｉb に対して比例することになる。つまり、トランスコンダクタンスＧｍは発振周波数ｆcco に比例することになる。
【００４７】
他方のチャージポンプ回路１３Ｂ側のチャージポンプ電流Ｉcpr は、トランスコンダクタンス回路１４の出力電流および先のバイアス電流Ｉb と加算器１６で加算されてＣＣＯ１１にそのバイアス電流として供給される。
【００４８】
上述したように、発振器としてＣＣＯ１１を用いてなるデータリカバリ回路において、位相比較器１２からの位相誤差信号を２系統に分け、ＣＣＯ１１が所望の発振周波数ｆcco となるときのバイアス電流Ｉb に比例した制御電流（バイアス電流）によって出力電流が制御されるチャージポンプ回路１３Ａ，１３Ｂにそれぞれ入力するとともに、バイアス電流Ｉb を自乗回路１５で自乗してトランスコンダクタ回路１４にその制御電流（バイアス電流）として供給し、バイアス電流Ｉb に対してトランスコンダクタ回路１４およびチャージポンプ回路１３Ｂの各出力電流を加算してＣＣＯ１１にその制御電流として供給することで、次のように作用効果を得ることができる。すなわち、チャージポンプ電流からの応答速度が速く、しかも、一般的なＣＭＯＳ構成のトランスコンダクタンス回路を利用でき、一切の外部設定、即ちルックアップテーブル式の多ビットデジタル信号によるループパラメータ設定等が不要で、ダンピングファクタ一定で、ＰＬＬ帯域幅の受信データレートに対する自動的トラッキングが実現できる。
【００４９】
一方、周波数シンセサイザＰＬＬ回路２０は、受信データレートに等しい周波数を得るためのものであり、データリカバリＰＬＬ回路１０に与えるバイアス電流Ｉbを生成する。この周波数シンセサイザＰＬＬ回路２０の構成は次の通りである。
【００５０】
図１から明らかなように、周波数シンセサイザＰＬＬ回路２０は、ＣＣＯ２１と、このＣＣＯ２１の発振周波数ｆcco を１／Ｎ分周する分周器２２と、この分周期２２の分周クロックと基準クロックとの位相および周波数を比較する位相周波数比較器（ＰＦＤ）２３と、この位相周波数比較器２３の比較結果に応じて動作するチャージポンプ回路２４と、このチャージポンプ回路２４の出力を平滑化してＣＣＯ２１に対してその制御電流として供給するループフィルタ（ＬＦ）２５とを有する構成となっている。
【００５１】
ここで、本実施形態に係るデータリカバリＰＬＬ回路１０を例えば図６に示したリードチャネルのクロック再生系に用いる場合を例に挙げると、書き込み、読み出しのディスク上のシリンダ位置に応じてＣＣＯ１１からの分周比（Ｎ）を設定することによって所望の周波数のクロックを得る。これはそのまま書き込みクロックとして用いられ、一方、再生側データリカバリＰＬＬ回路の初期周波数となるのが一般的である。すなわち、周波数シンセサイザＰＬＬ回路２０側のＣＣＯ２１とデータリカバリＰＬＬ回路１０側のＣＣＯ１１とを同一特性とし、ＣＣＯ２１を所望の受信レートｆcco で発振させることで、当該発振周波数ｆcco でのバイアス電流Ｉbが得られる。
【００５２】
次に、本実施形態に係るデータリカバリＰＬＬ回路１０の構成をＣＭＯＳ回路で実現するための具体的な回路例について説明する。
【００５３】
先ず、自乗回路１５の具体的な回路例を図２に示す。図２において、バイアス電流２Ｉdでバイアスされている定電流源３１と、共に同じバイアス電流Ｉdでバイアスされている定電流源３２，３３とが設けられている。これら定電流源３１，３２，３３は各一端が電源Ｖｄｄに接続されている。定電流源３１の他端には、ＭＯＳトランジスタＭ１１，Ｍ１２の各ドレインが接続されている。定電流源３２，３３の各他端には、ダイオード接続されたＭＯＳトランジスタＭ１３，Ｍ１４の各ゲート・ドレインがそれぞれ接続されている。
【００５４】
ＭＯＳトランジスタＭ１１とＭＯＳトランジスタＭ１３、ＭＯＳトランジスタＭ１２とＭＯＳトランジスタＭ１４とはそれぞれ、各ゲートが共通に接続されている。これらＭＯＳトランジスタＭ１１〜Ｍ１４としては同一サイズのものが用いられている。ＭＯＳトランジスタＭ１１とＭＯＳトランジスタＭ１４、ＭＯＳトランジスタ１２とＭＯＳトランジスタＭ１３とはそれぞれ各ソースが共通に接続されている。
【００５５】
ＭＯＳトランジスタＭ１１，Ｍ１４のソース共通接続点と基準電位、例えばグランドとの間にはダイオード接続されたＭＯＳトランジスタＭ１５が接続され、ＭＯＳトランジスタＭ１２，Ｍ１３のソース共通接続点とグランドとの間にはＭＯＳトランジスタＭ１６が接続されている。これらＭＯＳトランジスタＭ１５，Ｍ１６はゲートが共通に接続されてカレントミラーを構成している。
【００５６】
上記構成の自乗回路１５において、ＭＯＳトランジスタＭ１５のゲート・ドレイン共通接続点が回路入力端子３４に接続され、ＭＯＳトランジスタＭ１１，Ｍ１２の各ドレインが回路出力端子３５に接続されている。ここで、ＭＯＳトランジスタＭ１１〜Ｍ１４の静特性をＩd ＝Ｋ・Ｖeff2と表わし、入力電流をＩb としたときのＭＯＳトランジスタＭ１１，Ｍ１２に流れる電流をそれぞれＩ1 、Ｉ2 、さらに、ＭＯＳトランジスタＭ１１，Ｍ１４のソースとＭＯＳトランジスタＭ１２，Ｍ１３のソースの電位差をΔＶとする。
【００５７】
すると、入力電流Ｉb は、
0004126951.tif 000003
となる。
【００５８】
また、出力電流Ｉo は、
0004126951.tif 000004
となる。
【００５９】
したがって、式（３），（４）から
【数２】
0004126951.tif 000005
となる。これにより元々のバイアス電流Ｉb の自乗が得られる。
【００６０】
次に、トランスコンダクタ回路１４の具体的な回路例を図３に示す。図３において、ＭＯＳトランジスタＭ２１，Ｍ２２の各ソース間には、ＭＯＳトランジスタＭ２３，Ｍ２４が並列に接続されている。ＭＯＳトランジスタＭ２１．Ｍ２３の各ゲートは共通に接続され、さらに回路入力端子４１に接続されている。ＭＯＳトランジスタＭ２２，Ｍ２４の各ゲートは共通に接続され、さらに容量Ｃp を介して回路入力端子４１に接続されている。
【００６１】
ＭＯＳトランジスタＭ２１，Ｍ２２の各ソースとグランドとの間には、共にバイアス電流Ｉs を流す定電流源４２，４３がそれぞれ接続されている。また、ＭＯＳトランジスタＭ２１，Ｍ２２の各ドレインと電源Ｖｄｄとの間には、ＭＯＳトランジスタＭ２５，Ｍ２６がそれぞれ接続されている。ＭＯＳトランジスタＭ２５はダイオード接続されている。ＭＯＳトランジスタＭ２５とＭＯＳトランジスタＭ２６とはゲートが共通に接続されてカレントミラーを構成している。ＭＯＳトランジスタＭ２２，Ｍ２６の各ドレインは回路出力端子４４に接続されている。
【００６２】
上記構成のトランスコンダクタ回路１４において、トランジスタＭ２３，Ｍ２４は三極管領域で動作し、トランスコンダクタンスのリニアライズに貢献している。良く知られた回路例なので、動作は割愛するが、そのＧｍ値は、
【数３】
0004126951.tif 000006
となり、先述した通り、バイアス電流（本回路例ではＩs ）の平方根に比例することがわかる。
【００６３】
以上より、図１のデータリカバリ回路において、例えば図２に示した自乗回路１５により元々のバイアス電流Ｉb の自乗に比例する電流を得て、この自乗電流でトランスコンダクタンス回路１４をバイアスすることで、結局トランスコンダクタンスＧｍは元々のバイアス電流Ｉb に比例し、ひいてはＣＣＯ１１の発振周波数ｆcco に比例させることが可能となる。
【００６４】
最後に、ＣＣＯ１１の制御電流−発振周波数特性の一例を図４に示す。これは３段ＣＭＯＳ差動リングオシレータの発振周波数特性の一例である。ゲインセルの出力抵抗を１／ＧmL、負荷容量をＣとすると、リングオシレータの発振周波数はＧmL／Ｃに比例する。ここで、ゲインセルの負荷抵抗を構成するＭＯＳトランジスタが強反転領域にバイアスされている場合は、これまでの議論と同様にＭＯＳトランジスタの二乗則に従ってＧmLはバイアス電流の平方根に比例する。しかし、大振幅での発振動作時は弱反転領域との境界で動作することにより、図４に示すように、むしろ制御電流に対して線形な特性を示す。また、積極的に弱反転領域にバイアスすることで、線形化することも可能である。
【００６５】
したがって、本実施形態に係るデータリカバリ回路においては、一般的なリングオシレータ形式の電流制御発振器が適用でき、完全無調整で自己完結的なデータリカバリＰＬＬの帯域幅トラッキングが可能となる。
【００６６】
以上説明した本実施形態に係るデータリカバリ回路は、例えば、ＰＲＭＬ方式を採用した高密度ディスク装置において、そのリードチャネルにおける再生信号処理に不可欠なクロックリカバリ回路として用いられる。ＰＲＭＬ方式を採用した高密度ディスク装置の構成の一例を図５に示す。
【００６７】
図５において、ディスク５１は、その記録情報がヘッド部５２によって読み取られる。このヘッド部５２から出力される再生信号は、再生アンプ５３およびＡＧＣアンプ５４を経て等化フィルタ回路５５に供給される。等化フィルタ回路５５では、高域周波数信号の選択的ゲイン強調（ブースト）処理が行われる。この等化フィルタ回路５５を経た再生信号は、Ａ／Ｄコンバータ５６に供給される。クロックリカバリ回路５７では、Ａ／Ｄコンバータ５６の出力信号に基づいて当該出力信号に同期したクロックの生成が行われる。
【００６８】
クロックリカバリ回路５７で生成されたクロックは、Ａ／Ｄコンバータ５６に対しそのサンプリングクロックとして与えられる。Ａ／Ｄコンバータ５６は、クロックリカバリ回路５７から与えられるサンプリングクロックに同期して再生信号をサンプリングすることによってデジタルデータに変換する。このＡ／Ｄコンバータ５６でＡ／Ｄ変換されたデジタルデータは、ビタビ復号器５８でビタビ復号が行われ、さらに復調回路５９で復調が行われて出力される。
【００６９】
一方、記録系（書き込み系）においては、データ（デジタル入力系列）は変調回路６０で変調が行われ、さらに書き込み補償回路６１で書き込み補償が行われた後、記録ドライバ６２を通してヘッド部５２に供給される。そして、このヘッド部５２によってディスク５１に対して情報の書き込み（記録）が行われる。
【００７０】
上記構成の高密度ディスク装置において、クロックリカバリ回路５７として、先述した実施形態に係るデータリカバリ回路が用いられる。このデータリカバリ回路は、発振周波数とバイアス電流がリニアな関係にある電流制御発振器を使用でき、チャージポンプ電流からの応答速度が早く、しかも、一般的なＣＭＯＳ構成のトランスコンダクタンスを利用でき、一切の外部設定が不要で、ダンピングファクタ一定で、ＰＬＬ帯域幅の受信データレートに対する自動的トラッキングが実現できるため、当該データリカバリ回路を用いることで、データレート変化幅全体に亘って常にジッタ性能、安定性、アクイジション時間を最適化できることになる。
【００７１】
なお、本適用例では、ディスク装置に適用した場合を例に挙げて説明したが、本発明はディスク装置への適用に限られるものではなく、例えば、ツイストペアメタルケーブルやファイバーケーブルを媒体とするシリアル通信やチップ間伝送での入出力インターフェースなど、受信信号列のタイミングを再生する技術全般に適用可能である。
【００７２】
【発明の効果】
以上説明したように、本発明によれば、位相比較回路からの位相誤差信号を２系統に分け、電流制御発振器が所望の発振周波数となるときのバイアス電流に比例した制御電流によって出力電流が制御される第１，第２のチャージポンプ回路にそれぞれ入力するとともに、バイアス電流を自乗回路で自乗してトランスコンダクタ回路にその制御電流として供給し、そして、バイアス電流に対してトランスコンダクタ回路および第２のチャージポンプ回路の各出力電流を加算して電流制御発振器にその制御電流として供給することにより、チャージポンプ電流からの応答速度が早く、しかも、一般的なＣＭＯＳ構成のトランスコンダクタンス回路を利用でき、一切の外部設定が不要で、ダンピングファクタ一定で、ＰＬＬ帯域幅の受信データレートに対する自動的トラッキングが実現できる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るデータリカバリ回路の構成例を示すブロック図である。
【図２】自乗回路の具体的な回路例を示す回路図である。
【図３】トランスコンダクタンス回路の具体的な回路例を示す回路図である。
【図４】ＣＣＯの制御電流−発振周波数特性の一例を示す特性図である。
【図５】ＰＲＭＬ方式を採用した本発明に係るディスク装置の構成の一例を示すブロック図である。
【図６】リードチャネルのクロック再生系の構成を示すブロック図である。
【図７】第１の従来例における各ループ定数と発振周波数との関係を示す図である。
【図８】第１の従来例の具体的な実現構成例を示すブロック図である。
【図９】第１の従来例に適用するのに適したＶＣＯ特性図である。
【図１０】第１の従来例においてＶＣＯ制御電圧を得る回路例を示す回路図である。
【図１１】第２の従来例における各ループ定数と発振周波数との関係を示す図である。
【図１２】第２の従来例の具体的な実現構成例を示すブロック図である。
【図１３】第２の従来例に適用するのに適したＶＣＯ特性図である。
【符号の説明】
１０…データリカバリＰＬＬ回路、１１，２１…ＣＣＯ（電流制御発振器）、１３Ａ，１３Ｂ，２４…チャージポンプ回路、１４…トランスコンダクタンス回路、１５…自乗回路、２０…周波数シンセサイザＰＬＬ回路
【図１】
0004126951.tif 000007
【図２】
0004126951.tif 000008
【図３】
0004126951.tif 000009
【図４】
0004126951.tif 000010
【図５】
0004126951.tif 000011
【図６】
0004126951.tif 000012
【図７】
0004126951.tif 000013
【図８】
0004126951.tif 000014
【図９】
0004126951.tif 000015
【図１０】
0004126951.tif 000016
【図１１】
0004126951.tif 000017
【図１２】
0004126951.tif 000018
【図１３】
0004126951.tif 000019