(57)【特許請求の範囲】
【請求項１】
信号入力端子を通じて入力される外部チップ選択信号とアドレス信号に応答してデータを入／出力する動作を実行する半導体メモリ装置において、
データを格納するメモリセルアレイと、
前記メモリセルアレイにデータを書き込んだり前記メモリセルアレイからデータを読み出したりする書き込み／読み出し回路と、
第１制御信号に応答して前記信号端子を通じて入力される前記アドレス信号を前記書き込み／読み出し回路に伝達する第１入力回路と、
前記第１入力回路に入力された前記アドレス信号が遷移されるか否かを検出して前記書き込み／読み出し回路がデータを入／出力する動作を実行するように、一連のパルス信号を出力する制御ロジックとを備え、
前記制御ロジックは、
前記外部チップ選択信号を受け取り、前記外部チップ選択信号に応答して前記第１制御信号及び第２制御信号を出力する第２入力回路と、
前記第１入力回路に入力された前記アドレス信号が遷移する時に短パルス信号を発生する短パルス発生回路と、
前記第２制御信号が非活性状態から活性状態に遷移する時に前記一連のパルス信号を発生するパルス発生手段と、
を含むことを特徴とする半導体メモリ装置。
【請求項２】
前記第２入力回路は、前記外部チップ選択信号に応答して前記第１及び第２制御信号を一定時間の間隔を置いて順次に活性化させることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記パルス発生手段は、
前記第１制御信号が非活性化状態から活性状態に遷移することが感知された時に第３制御信号を活性化させる制御信号発生回路と、
前記第３制御信号が活性状態である時に、前記短パルス発生回路からの出力信号をマスキングして前記チップ選択短パルス信号に出力するチップ選択制御回路と、
前記第２制御信号に応答して前記チップ選択制御回路からの前記チップ選択短パルス信号を前記アドレス遷移検出信号に出力するアドレス遷移検出回路と、
前記アドレス遷移検出信号に応答して前記一連のパルス信号を発生するパルス発生回路と、
を含むことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記第１制御信号は活性状態である時に論理‘０’であり、非活性状態である時には論理‘１’であることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記制御信号発生回路は、前記第１制御信号を受け取る第１インバーターと、
前記第１インバーターからの出力信号を受け取り、第１遅延時間だけ遅延させる第１遅延回路と、
前記第１遅延回路からの出力信号を受け取り、第２遅延時間だけ遅延させる第２遅延回路と、
前記第２遅延回路からの出力信号を受け取る第２インバーターと、
前記第２インバーターと前記第１遅延回路からの出力信号を受け取り、前記第３制御信号を出力する第１ＮＡＮＤゲートと、
を含むことを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記第１入力回路に入力される前記アドレス信号は複数個であることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記短パルス発生回路は、前記第１入力回路に入力された前記複数のアドレス信号に各々対応する複数の短パルス発生器を含み、
前記短パルス発生器の各々は、前記第１入力回路に入力された前記複数のアドレス信号のうち、対応するアドレス信号の状態が遷移すれば、前記短パルス信号を発生することを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記チップ選択制御回路は、前記複数の短パルス発生器各々に対応する複数のロジック回路を含み、
前記ロジック回路の各々は、
前記制御信号発生回路の前記第１ＮＡＮＤゲートからの第３制御信号と対応する短パルス発生器からの前記短パルス信号を受け取る第２ＮＡＮＤゲートと、
前記第２ＮＡＮＤゲートからの出力信号を受け取り、前記チップ選択短パルス信号を出力するインバーターと、
を含むことを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記アドレス遷移検出回路は、前記チップ選択制御回路からの前記チップ選択短パルス信号のうちの少なくとも一つが短パルス信号である時に、前記アドレス遷移検出信号を出力することを特徴とする請求項８に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、より詳細には、外部から入力されるチップ選択信号が非活性状態から活性状態に遷移する時に、データバスに有効なデータがロードされる時までのチップ選択出力時間（ｃｈｉｐ  ｓｅｌｅｃｔ  ｏｕｔｐｕｔ  ｔｉｍｅ：ｔｃｏ）が短縮された半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
ＳＲＡＭは外部から入力される外部チップ選択信号／ＸＣＳにより制御されて動作する。すなわち、外部チップ選択信号／ＸＣＳが非活性状態である時に、ＳＲＡＭはスタンバイモード（ｓｔａｎｄｂｙ  ｍｏｄｅ）になり、格納されたデータを保持する。外部チップ選択信号／ＸＣＳが活性状態になると、ＳＲＡＭは、外部から提供されるデータをメモリセルに書き込んだり、メモリセルから外部にデータを読み出したりする。また、メモリセルのビットラインをプリチャージする信号や、感知増幅器（ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ）を等化（ｅｑｕａｌｉｚｅｒ）または駆動する信号も前記外部チップ選択信号の影響を受ける。すなわち、行アドレス信号または列アドレス信号が変化する時に、前記チップ選択信号／ＣＳがイネーブル状態である場合にのみ、ビットラインプリチャージ信号または感知増幅器・等化及び駆動信号が発生して正常な書き込み／読み出し動作が実行可能である。
【０００３】
図１は一般的なＳＲＡＭの構成を示すブロック図である。
【０００４】
図１を参照すると、ＳＲＡＭ１は行と列に配列された複数のメモリセルで構成されたメモリセルアレイ３０を含む。メモリセルアレイ３０において、ワードラインＷＬはメモリセルの対応する行に対して設けられ、一対のビットラインＢＬ、／ＢＬはメモリセルの対応する列に対して設けられる。メモリセルＭＣは、ワードラインとビットラインとの各交差部分に配列される。データが読み出しまたは書き込まれる目標メモリセルはアドレス信号Ａ０−Ａｎの信号レベルの組み合わせに従って選択される。
【０００５】
ＳＲＡＭ１は、外部から入力される制御信号、すなわち、外部チップ選択信号／ＸＣＳ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、そして図示しない他の制御信号に従ってＳＲＡＭ１の読み出し／書き込み動作の実行及びタイミングを指定する制御ロジック５０をさらに含む。制御ロジック５０は外部チップ選択信号／ＸＣＳに応答してアドレス入力バッファ１０を活性化させるための内部チップ選択信号／ＣＳを発生する。
【０００６】
アドレス入力バッファ１０は内部チップ選択信号／ＣＳに応答して活性化され、アドレス入力端子（図示しない）からアドレス信号を受け取り、アドレス信号の各ビットの信号レベルＩＡ０−ＩＡｎをアドレスデコーダ２０と制御ロジック５０に伝達する。
【０００７】
アドレスデコーダ２０は行デコーダ２１と列デコーダ２２とを含む。行デコーダ２１はアドレス入力バッファ１０からのアドレス信号ＩＡ０−ＩＡｎのうち一部のアドレス信号を受け取り、入力されたアドレス信号に対応するワードラインを選択的に活性化させる。列デコーダ２２はアドレス入力バッファ１０からのアドレス信号ＩＡ０−ＩＡｎのうち前記行デコーダ２１に入力されたアドレス信号を除いた残りのアドレス信号に対応するビットライン対を感知増幅及び書き込み駆動器５０に連結する。
【０００８】
感知増幅及び書き込み駆動器４０は制御ロジック５０からの制御信号ＰＳＡ、ＰＥＱに応答して列デコーダ２２からのアドレス信号に対応するビットライン対と連結されたメモリセルに／からデータを書き込み／読み出す。
【０００９】
データ入／出力バッファ６０はデータ入／出力ライン対Ｉ０／Ｉ０を通じて感知増幅及び書き込み駆動器４０と連結される。入／出力バッファ６０はデータ入／出力端子（図示しない）と感知増幅及び書き込み駆動器４０との間のデータを伝達する。データ入／出力端子からデータバス７０を通じて入力された書き込みデータは入／出力バッファ６０とデータ入／出力ライン対Ｉ０／Ｉ０を通じて感知増幅及び書き込み駆動器４０に伝達され、感知増幅及び書き込み駆動器４０から読み出された読み出しデータは入／出力ライン対Ｉ０／Ｉ０とデータ入／出力バッファ６０、そしてデータバス７０を通じてデータ入／出力端子に出力される。
【００１０】
一方、制御ロジック５０はアドレス入力バッファ１０からのアドレス信号ＩＡ０−ＩＡｎを受け取り、アドレス信号ＩＡ０−ＩＡｎの状態が遷移される時に、読み出し／書き込み動作を実行するために必要なパルス信号ＰＷＬ、ＰＳＡ、ＰＥＱ、ＭＭＸを出力する。例えば、パルス信号ＰＷＬは行デコーダ２１をイネーブルするための信号であり、パルス信号ＰＳＡは感知増幅及び書き込み駆動器４０を駆動させるための信号、パルスＰＥＱは感知増幅及び書き込み駆動器４０を等化させるための信号、そしてパルス信号ＰＭＸはデータ入／出力バッファ６０を駆動させる信号である。
【００１１】
図２は図１に示したＳＲＡＭ１の制御ロジック５０の具体的な回路構成を示すブロック図である。図２を参照すると、制御ロジック５０は、外部チップ選択信号／ＸＣＳに応答してアドレスバッファ１０を活性化させるための内部チップ選択信号／ＣＳとアドレス遷移検出ＡＴＤ回路５３を活性化させるための制御信号／ＣＳＡＴＤとを発生するチップ選択バッファ５１、アドレス入力バッファ１０からのアドレス信号ＩＡ０−ＩＡｎを受け取り、アドレス信号ＩＡ０−ＩＡｎが遷移する時に、短パルス信号ＳＰ０−ＳＰｎを発生する短パルス発生回路５２、制御信号／ＣＳＡＴＤに応答して短パルス発生回路５２からの短パルス信号ＳＰ０−ＳＰｎを合算してアドレス遷移検出信号ＡＴＤを発生するアドレス遷移検出回路５３、そして前記アドレス遷移検出信号ＡＴＤに応答して書き込み／読み出し動作を始めるのに必要な一連のパルス信号ＰＷＬ、ＰＳＡ、ＰＥＱ、ＰＭＸを発生するパルス発生回路５４を含む。
【００１２】
チップ選択バッファ５１の詳細な回路構成が図３に示されている。図３を参照すると、チップ選択バッファ５１はＮＯＲゲート１０１、インバーター１０１−１０４、遅延部１０５、そしてＮＡＮＤゲート１０６を含む。
【００１３】
ＮＯＲゲート１０１は外部チップ選択信号／ＸＣＳと接地電圧レベルの信号（すなわち、論理‘０’）を受け取る入力端子と出力端子を有する。インバーター１０１−１０４はＮＯＲゲート１０１の出力端子とチップ選択出力端子／ＣＳとの間に直列に連結される。したがって、外部チップ選択信号／ＸＣＳがハイレベルからローレベルに遷移する時に、内部チップ選択信号／ＣＳはローレベルに活性化される。
【００１４】
遅延部１０５はＮＯＲゲート１０１の出力端子からの出力信号を所定の時間遅延させる。ＮＡＮＤゲート１０６は、ＮＯＲゲート１０１の出力端子からの出力信号と、遅延部１０５により遅延された信号を受け取る入力端子と、アドレス遷移検出回路５３を制御するための制御信号／ＣＳＡＴＤを出力する出力端子を有する。したがって、制御信号／ＣＳＡＴＤは外部チップ選択信号／ＸＣＳが少なくとも遅延部１０５の遅延時間より長く、ローレベルを維持すれば、ローレベルに活性化される。
【００１５】
図４は図２に示したアドレス入力バッファ１０と短パルス発生回路５２の構成を示している。図４を参照すると、アドレス入力バッファ１０は外部から入力されるアドレス信号Ａ０−Ａｎに各々対応するＮＯＲゲート１１０−１１２で構成される。ＮＯＲゲート各々は内部チップ選択信号／ＣＳ及び対応するアドレス信号を受け取ってＮＯＲ演算を実行する。
【００１６】
短パルス発生回路５２はアドレス入力バッファ１０のＮＯＲゲート１１０−１１２に各々対応する短パルス発生器１２０−１２２で構成される。短パルス発生器１２０−１２２各々はローレベルの信号を出力し、対応するアドレス信号ＩＡ０−ＩＡｎが遷移する時に、ハイレベルの短パルス信号を出力する。
【００１７】
図５は図２に示したアドレス遷移検出回路５３の詳細な回路構成を示す図面である。図５を参照すると、アドレス遷移検出回路５３は、電源電圧と第１ノードＮ１との間に形成された電流通路及び制御ゲートを有するＰＭＯＳトランジスタ１３１と、インバーター１３５、１３６で構成され第１ノードＮ１と連結された一端と他端を有するラッチ１４０と、ラッチ１４０の他端と連結された入力端子及び出力端子を有するインバーター１３４と、インバーター１３４の出力端子と制御信号／ＣＳＡＴＤを受け取る入力端子と出力端子を有するＮＯＲゲート１３３と、ＮＯＲゲート１３３の出力端子と連結された入力端子及びＰＭＯＳトランジスタ１３１の制御ゲートと連結された出力端子を有するインバーター１３２と、第１ノードＮ１と接地電圧との間に形成された電流通路と制御信号／ＣＳＡＴＤにより制御される制御ゲートを有するＮＭＯＳトランジスタ１３７と、第１ノードＮ１と接地電圧との間に各々形成された電流通路及び短パルス発生回路５２から出力される信号ＳＰ０−ＳＰｎのうち対応する信号により制御されるゲートを有するＮ個のＮＭＯＳトランジスタ１５０−１５１と、第１ノードＮ１と連結された入力端子及びアドレス遷移検出信号ＡＴＤを出力する出力端子を有するインバーター１３８とを含む。
【００１８】
このような構成のアドレス遷移検出回路５３は、制御信号／ＣＳＡＴＤがローレベルの活性化状態である時に、短パルス発生回路５２からの信号ＳＰ０−ＳＰｎに対するＯＲ演算を実行することによって、アドレスが遷移されるか否かを検出する。具体的には、短パルス発生回路５２からの信号ＳＰ０−ＳＰｎのうちの少なくとも一つがハイレベルであれば、ＮＭＯＳトランジスタ１５０−１５２のうち、そのハイレベルの信号に対応するＮＭＯＳトランジスタがターンオンされる。その結果、アドレス遷移検出信号ＡＴＤはハイレベルになる。一方、短パルス発生回路５２からの短パルス信号ＳＰ０−ＳＰｎが全部ローレベルであれば、ＮＭＯＳトランジスタ１５０−１５２は全部ターンオフされる。その結果、アドレス遷移検出信号ＡＴＤはローレベルに維持される。一方、制御信号／ＣＳＡＴＤがハイレベルとして非活性状態である時は、ＮＭＯＳトランジスタ１３７がターンオンされて第１ノードＮ１がローレベルになるので、アドレス遷移検出信号ＡＴＤはハイレベルである。
【００１９】
図６はアドレス信号が遷移されてからデータバス７０に有効なデータがロードされる時までのアドレスアクセス時間ＴＡＡの間における図２に示した制御信号の動作タイミングを示す図面である。
【００２０】
図２及び図６を参照すると、外部チップ選択信号／ＸＣＳがローレベルの活性状態を維持する時に、チップ選択バッファ５１から出力されるチップ選択信号／ＣＳ及び制御信号／ＣＳＡＴＤは各々ローレベルの活性状態を維持する。この時、アドレス入力バッファ１０からのアドレス信号ＩＡ０−ＩＡｎのうちのいずれか一つＩＡｉが遷移すれば、短パルス発生回路５２はその遷移されたアドレス信号ＩＡｉに対応する信号ＳＰｉをハイレベルの短パルス信号に出力する。
【００２１】
アドレス遷移検出回路５３は短パルス発生回路５２からの出力信号ＳＰ０−ＳＰｎのうちの少なくとも一つがハイレベルの短パルス信号であれば、その短パルス信号ＳＰｉと同一の短パルス形態のアドレス遷移検出信号ＡＴＤを出力する。パルス発生回路５４はアドレス遷移検出信号ＡＴＤがハイレベルからローレベルに遷移する時に、一連のパルス信号ＰＷＬ、ＰＳＡ、ＰＥＱ及びＰＭＸを発生する。デコーダ２０、感知増幅及び書き込み駆動器４０、そしてデータ入／出力バッファ６０はパルス発生回路５４から発生される一連のパルス信号ＰＷＬ、ＰＳＡ、ＰＥＱ及びＰＭＸに応答して書き込み／読み出し動作を実行する。図６では、パルス発生回路５４から出力されるパルス信号のうちパルス信号ＰＷＬのみが例示的に示されている。
【００２２】
図７は外部チップ選択信号／ＸＣＳがハイレベルからローレベルに遷移してからデータバス７０に有効なデータがロードされる時までのチップ選択出力時間ｔｃｏの間における図２に示した制御信号の動作タイミングを示す図面である。
【００２３】
図２及び図７を参照すると、外部チップ選択信号／ＸＣＳがハイレベルからローレベルに活性化されることによって、チップ選択バッファ５１はローレベルのチップ選択信号／ＣＳを出力する。この時、図３に示したチップ選択バッファ５１のＮＯＲゲート１０１とインバーター１０２−１０４は、外部チップ選択信号／ＸＣＳがローレベルに遷移した後にチップ選択バッファ７１からのチップ選択信号／ＣＳがローレベルに遷移する時までの遅延時間ｔ１の原因になる。また、制御信号／ＣＳＡＴＤは遅延部１０５の遅延時間なので、外部チップ選択信号／ＸＣＳが活性化されてから時間がかなり過ぎた後に、ローレベルに活性化される。
【００２４】
アドレス入力バッファ１０はチップ選択信号／ＣＳに応答して外部から入力されるアドレス信号Ａ０−Ａｎを受け取る。短パルス発生回路５２はアドレス入力バッファ１０から出力されるアドレス信号ＩＡ０−ＩＡｎが遷移することに従って信号ＳＰ０−ＳＰｎを出力する。また、アドレス遷移検出回路５３は制御信号／ＣＳＡＴＤがローレベルとして活性状態であり、そしてアドレスバッファ２０から出力される短パルス信号ＳＰｉがハイレベルからローレベルに遷移する時に、ローレベルのアドレス遷移検出信号ＡＴＤを出力するようになる。その結果、外部チップ選択信号／ＸＣＳがローレベルに活性化された後からパルス発生回路５４が一連のパルス信号ＰＷＬ、ＰＳＡ、ＰＥＱ及びＰＭＸを発生することによって、データバス７０に有効なデータがロードされる時までかかる時間（すなわち、チップ選択出力時間ｔｃｏがアドレスアクセス時間ｔＡＡ）に比べて長くかかる。
【００２５】
従来のＳＲＡＭ１は、アドレスアクセス時間ｔＡＡとチップ選択出力時間ｔｃｏの双方で、アドレス遷移検出回路５３が短パルス発生回路５２から出力される信号ＳＰ０−ＳＰｎの中に短パルス信号があるか否かを検出した後に検出信号ＡＴＤを出力すると、その検出信号ＡＴＤに応答してパルス発生回路５４が動作するように設計されていた。
【００２６】
したがって、上述したように、外部チップ選択信号／ＸＣＳが非活性状態から活性状態に遷移する時に、チップ選択バッファ５１がアドレス入力バッファ１０を活性化させるための内部チップ選択信号／ＣＳを活性化させるのにかかる時間ｔ１がチップ選択出力時間ｔｃｏに反映される。その結果、チップ選択出力時間ｔｃｏはアドレスアクセス時間ｔＡＡに比べてｔ１ほど長くなる。
【００２７】
一般的に、半導体メモリ装置のチップ選択出力時間ｔｃｏとアドレスアクセス時間ｔＡＡは同一に規定されている。ところで、従来の半導体メモリ装置では、チップ選択出力時間ｔｃｏがアドレスアクセス時間ｔＡＡより長いので、チップ選択出力時間ｔｃｏとアドレスアクセス時間ｔＡＡを同一にするためには、短いアドレスアクセス時間ｔＡＡをチップ選択出力時間ｔｃｏほど増やさなければならない。これは半導体メモリ装置のアクセススピードを低下させる結果を招来する。
【００２８】
したがって、半導体メモリ装置のアクセス動作スピードを向上させるためにはチップ選択出力時間ｔｃｏを短縮させるための半導体メモリ装置の新しいスキームが要求される。
【００２９】
【発明が解決しようとする課題】
本発明は、上述の問題を解決するためになされたものであり、例えば、チップ選択出力時間を短縮させることによって全体アクセス時間が短縮された半導体メモリ装置を提供することにある。
【００３０】
【課題を解決するための手段】
上述の課題を解決するため、信号入力端子を通じて入力される外部チップ選択信号とアドレス信号に応答してデータを入／出力する動作を実行する本発明の半導体メモリ装置は、データを格納するメモリセルアレイと、前記メモリセルアレイに／から前記データを書き込み／読み出す動作を実行する書き込み／読み出し回路と、第１制御信号に応答して前記信号入力端子を通じて入力される前記アドレス信号を前記書き込み／読み出し回路に伝達する第１入力回路と、前記第１入力回路に入力された前記アドレス信号が遷移されるか否かを検出して前記書き込み／読み出し回路がデータ信号を入／出力する動作を実行するように、一連のパルス信号を出力する制御ロジックとを含む。特に、前記制御ロジックは、前記外部チップ選択信号を受け取り、前記外部チップ選択信号が活性状態である時に、前記第１制御信号と第２制御信号を活性化させる第２入力回路と、前記第２制御信号が活性状態であり前記第１入力回路に入力された前記アドレス信号が遷移する時にアドレス遷移検出信号を出力する検出回路と、前記第１制御信号が活性状態である時に前記アドレス遷移検出信号に応答して前記パルスイネーブル信号を活性化させ、前記第１制御信号が非活性化状態から活性化状態に遷移する時にパルスイネーブル信号を活性化させるパルスイネーブル制御回路と、前記パルスイネーブル信号に応答して前記一連のパルス信号を発生するパルス発生回路とを含む。
【００３１】
望ましい実施形態において、前記パルスイネーブル制御回路は、前記第１制御信号が非活性状態から活性状態に遷移することが感知された時に第３制御信号を活性化させる制御信号発生回路、及び、前記第３制御信号が活性状態である時に前記パルスイネーブル信号を活性化させ、前記第３制御信号が非活性化状態である時に前記アドレス遷移検出信号に応答して前記パルスイネーブル信号を活性化させるパルスイネーブル回路を含む。
【００３２】
望ましい実施形態において、前記第１制御信号は活性状態である時に論理‘１’であり、非活性状態である時には論理‘０’である。
【００３３】
望ましい実施形態において、前記制御信号発生回路は、前記第１制御信号を受け取る第１インバーターと、前記第１インバーターからの出力信号を受け取って第１遅延時間だけ遅延させる第１遅延回路と、前記第１遅延回路からの出力信号を受け取って第２遅延時間だけ遅延させる第２遅延回路と、前記第２遅延回路からの出力信号を受け取る第２インバーターと、前記第２インバーターと前記第１遅延回路からの出力信号を受け取って前記第３制御信号を出力するＮＡＮＤゲートとを含む。
【００３４】
望ましい実施形態において、前記パルスイネーブル回路は、前記ＮＡＮＤゲートからの第３制御信号と前記検出回路からのアドレス遷移検出信号を受け取るＮＡＮＤゲートと、前記ＮＡＮＤゲートからの出力信号を受け取り、前記パルスイネーブル信号を出力するインバーターとを含む。
【００３５】
望ましい実施形態において、前記検出回路は、前記第１入力回路に入力された前記アドレス信号が遷移する時に短パルス信号を発生する短パルス発生回路、及び、前記第２制御信号が活性状態であり前記短パルス発生回路から前記短パルス信号が入力される時に前記アドレス遷移検出信号を出力するアドレス遷移検出回路を含む。
【００３６】
望ましい実施形態において、前記第１入力回路に入力される前記アドレス信号が複数である場合に、前記検出回路は前記第１入力回路に入力された前記複数のアドレス信号のうちの少なくとも一つのアドレス信号が遷移する時に前記アドレス遷移検出信号を出力する。
【００３７】
本発明の他の特徴による半導体メモリ装置は、データを貯蔵するメモリセルアレイと、前記メモリセルアレイに／から前記データを書き込み／読み出す動作を実行する書き込み／読み出し回路と、第１制御信号に応答して信号入力端子を通じて入力されるアドレス信号を前記書き込み／読み出し回路に伝達する第１入力回路と、前記第１入力回路に入力された前記アドレス信号が遷移されるか否かを検出して前記書き込み／読み出し回路がデータ信号を入／出力する動作を実行するように、一連のパルス信号を出力する制御ロジックとを含む。特に、前記制御ロジックは、前記外部チップ選択信号を受け取り、前記外部チップ選択信号に応答して前記第１制御信号及び第２制御信号を出力する第２入力回路と、前記第１入力回路に入力された前記アドレス信号が遷移する時に短パルス信号を発生する短パルス発生回路と、前記第２制御信号が活性状態であり前記短パルス発生回路から前記短パルス信号が入力される時に前記一連のパルス信号を発生し、前記第２制御信号が非活性状態から活性状態に遷移する時に前記一連のパルス信号を発生するパルス発生手段とを含む。
【００３８】
望ましい実施形態において、前記パルス発生手段は、前記第１制御信号が非活性状態から活性状態に遷移することが感知された時に第３制御信号を活性化させる制御信号発生回路と、前記第３制御信号が非活性状態であり前記短パルス発生回路から前記短パルス信号が入力される時に前記短パルス発生回路からの前記短パルス信号をチップ選択短パルス信号に出力し、前記第３制御信号が活性状態である時に前記短パルス発生回路からの出力信号をマスクして前記チップ選択短パルス信号に出力するチップ選択制御回路と、前記第２制御信号に応答して前記チップ選択制御回路からの前記チップ選択短パルス信号を前記アドレス遷移検出信号に出力するアドレス遷移検出回路と、前記アドレス遷移検出信号に応答して前記一連のパルス信号を発生するパルス発生回路とを含む。
【００３９】
このような構成によると、外部チップ選択信号が非活性状態から活性状態に遷移する時に、外部から入力されるアドレス信号が遷移されるか否かに関係なく一連のパルス信号を発生することによってチップ選択出力時間ｔｃｏが短縮されるので、動作スピードが向上された半導体メモリ装置が実現される。
【００４０】
【発明の実施の形態】
図８は本発明の望ましい実施形態による半導体メモリ装置の制御ロジックの回路構成を示す図面である。
【００４１】
図８を参照すると、制御ロジック１００は、図２に示した制御ロジック５０と同一の構成を有するブロックとしてチップ選択バッファ５１、短パルス発生回路５２、アドレス遷移検出回路５３、そしてパルス発生回路５４を含む他、パルスイネーブル回路２１０と制御信号発生回路２２０をさらに含む。
【００４２】
上述したように、チップ選択バッファ５１は、外部チップ選択信号／ＸＣＳに応答してアドレス入力バッファ１０を活性化させるための内部チップ選択信号／ＣＳと、アドレス遷移検出回路１２０を活性化させるための制御信号／ＣＳＡＴＤとを発生する。短パルス発生回路５２はアドレス入力バッファ１０からのアドレス信号ＩＡ０−ＩＡｎのうち遷移するアドレス信号を感知して短パルス信号ＳＰ０−ＳＰｎを発生する。アドレス遷移検出回路５３は制御信号／ＣＳＡＴＤに応答して短パルス発生回路５２からの短パルス信号ＳＰ０−ＳＰｎを合算してアドレス遷移検出信号ＡＴＤを発生する。
【００４３】
一方、本発明の望ましい実施形態による制御信号発生回路２２０は、チップ選択バッファ５１から発生された内部チップ選択信号／ＣＳに応答して制御信号／ＣＳＣＴＬを発生し、パルスイネーブル回路２１０は、アドレス遷移検出信号ＡＴＤと制御信号発生回路２２０からの制御信号／ＣＳＣＴＬとに応答してパルスイネーブル信号ＰＥを出力する。パルス発生回路５４は、パルスイネーブル回路２１０からのパルスイネーブル信号ＰＥに応答して書き込み／読み出し動作を始めるのに必要な一連のパルス信号ＰＷＬ、ＰＳＡ、ＰＥＱ及びＰＭＸを発生する。
【００４４】
図９は図８に示したパルスイネーブル回路２１０と制御信号発生回路２２０の詳細な回路構成を示す図面である。
【００４５】
図９を参照すると、制御信号発生回路２２０は、インバーター２２１、２２４、第１及び第２遅延部２２２、２２３、そしてＮＡＮＤゲート２２５を含む。インバーター２２１は内部チップ選択信号／ＣＳを受け取る。第１遅延部２２２はインバーター２２１からの出力信号を受け取って所定の時間ほど遅延させる。第２遅延部２２３は第１遅延部２２２からの出力信号を受け取って所定の時間ほど遅延させる。インバーター２２４は第２遅延部２２３からの出力信号を受け取って反転させる。ＮＡＮＤゲート２２５はインバーター２２４からの出力信号と第１遅延部２２２からの出力信号を受け取ってＮＡＮＤ演算を実行する。
【００４６】
このような構成を有する制御信号発生回路２２０は内部チップ選択信号／ＣＳのレベルに従って制御信号／ＣＳＣＴＬを出力する。例えば、内部チップ選択信号／ＣＳがハイレベル（すなわち、非活性状態）であれば、第１遅延部２２２の遅延時間が経過した後、第１遅延部２２２から出力される信号はローレベルになるので、インバーター２２４からの出力信号のレベルと関係なく、ＮＡＮＤゲート２２５から出力される制御信号／ＣＳＣＴＬはハイレベルになる。
【００４７】
内部チップ選択信号／ＣＳがハイレベルからローレベル（すなわち、活性状態）に遷移すれば、第１遅延部２２２の遅延時間が経過した後に第１遅延部２２２から出力される信号がハイレベルになり、第１遅延部２２２から出力されるハイレベルの信号が第２遅延部２２３に入力された後から第２遅延部２２３の遅延時間が経過する前までの間、インバーター２２４の出力信号は内部チップ選択信号／ＣＳがハイレベルである時の状態であるハイレベルに維持される。したがって、ＮＡＮＤゲート２２５から出力される制御信号／ＣＳＣＴＬは、内部チップ選択信号／ＣＳが非活性状態から活性状態に遷移した後から第１遅延部２２２の遅延時間が経過する前までの間、ハイレベルに維持され、第１遅延部２２２の遅延時間が経過された後から第２遅延部２２３の遅延時間が経過する前までの間、ローレベルになり、そして第１及び第２遅延部２２２、２２３各々の遅延時間が全部経過すれば、ハイレベルに戻る。
【００４８】
パルスイネーブル回路２１０はＮＡＮＤゲート２１１とインバーター２１２で構成される。ＮＡＮＤゲート２１１はアドレス遷移検出回路５３からのアドレス遷移検出信号ＡＴＤと制御信号発生回路２２０からの制御信号／ＣＳＣＴＬとを受け取ってＮＡＮＤ演算を実行する。インバーター２１２はＮＡＮＤゲート２１１からの出力信号を受け取って反転させ、パルスイネーブル信号ＰＥを出力する。
【００４９】
このような構成を有するパルスイネーブル信号２１０は、制御信号発生回路２２０からの制御信号／ＣＳＣＴＬがハイレベルである時に、アドレス遷移検出回路５３からのアドレス遷移検出信号ＡＴＤに応答してパルスイネーブル信号ＰＥを出力し、制御信号／ＣＳＣＴＬがハイレベルからローレベルに遷移する時に、ローレベルのパルスイネーブル信号ＰＥを出力する。
【００５０】
上述したように構成される本発明の望ましい実施形態による制御ロジック２００の動作を図１０及び図１１を参照して詳細に説明する。
【００５１】
図１０はアドレス信号が遷移した後からデータバス７０に有効なデータがロードされる時までのアドレスアクセス時間ｔＡＡにおける図８に示した制御信号の動作タイミングを示す図面である。
【００５２】
図８及び図１０を参照すると、外部チップ選択信号／ＸＣＳがローレベルの活性状態を維持する時に、チップ選択バッファ５１から出力される内部チップ選択信号／ＣＳ及び制御信号／ＣＳＡＴＤは各々ローレベルの活性状態を維持する。この時に、短パルス発生回路５２はアドレス入力バッファ１０から入力されるアドレス信号ＩＡ０−ＩＡｎのうちのいずれか一つのアドレス信号ＩＡｉが遷移すれば、その遷移したアドレスに対応する信号ＳＰｉをハイレベルの短パルス信号として出力する。この実施形態では、アドレス信号ＩＡ０−ＩＡｎのうちのいずれか一つのアドレス信号のみが遷移することを例として説明するが、複数のアドレス信号が遷移する場合には、短パルス発生回路５２は、その遷移したアドレス信号に各々対応する短パルス信号を出力する。
【００５３】
アドレス遷移検出回路５３は短パルス発生回路５２からの出力信号ＳＰ０−ＳＰｎのうちの少なくとも一つがハイレベルの短パルス信号であれば、ハイレベルの短パルス信号ＳＰｉと同一の短パルス形態のアドレス遷移検出信号ＡＴＤを出力する。一方、内部チップ選択信号／ＣＳがローレベルの活性状態を維持するので、制御信号発生回路２２０からの制御信号／ＣＳＣＴＬはハイレベルに維持される。したがって、パルスイネーブル回路２１０はアドレス遷移検出回路５３からのアドレス遷移検出信号ＡＴＤに応答してパルスイネーブル信号ＰＥを出力する。パルス発生回路５４はパルスイネーブル回路２１０からのパルスイネーブル信号ＰＥがハイレベルからローレベルに遷移する時に、一連のパルス信号ＰＷＬ、ＰＳＡ、ＰＥＱ及びＰＭＸを発生する。
【００５４】
デコーダ２０、感知増幅及び書き込み駆動器４０、そしてデータ入／出力バッファ６０は、パルス発生回路５４から発生される一連のパルス信号ＰＷＬ、ＰＳＡ、ＰＥＱ及びＰＭＸに応答して書き込み／読み出し動作を実行する。図１０では、パルス発生回路５４から出力されるパルス信号のうちパルス信号ＰＷＬのみを例示的に図示した。
【００５５】
上述したように、本発明の望ましい実施形態による制御ロジック２００は外部チップ選択信号／ＸＣＳが活性状態（すなわち、ローレベル）を維持する時には、図２に示した従来の制御ロジック５０と同様に動作する。しかし、外部チップ選択信号／ＸＣＳが非活性状態から活性状態に変化する場合には、制御ロジック２００のパルス発生回路５４はチップ選択バッファ５１からの内部チップ選択信号／ＣＳが活性化されることに応答して一連のパルス信号ＰＷＬ、ＰＳＡ、ＰＥＱ及びＰＭＸを発生する。その結果、半導体メモリ装置のチップ選択出力時間ｔｃｏが短縮される。
【００５６】
図１１は外部チップ選択信号／ＸＣＳがローレベルに活性化された後からデータバス７０に有効なデータがロードされる時までのチップ選択出力時間ｔｃｏの間、図２に示した制御信号の動作タイミングを示す図面である。
【００５７】
図８及び図１１を参照すると、外部チップ選択信号／ＸＣＳがハイレベルからローレベルに活性化される時に、チップ選択バッファ５１は内部チップ選択信号／ＣＳと制御信号／ＣＳＡＴＤを順次にローレベルに活性化させる。チップ選択バッファ５１からの内部チップ選択信号／ＣＳがハイレベルからローレベルに遷移することに応答して制御信号発生回路２２０は第１遅延部２２２の遅延時間が経過した時点から第２遅延部２２３の遅延時間が経過する前まで、ローレベルの制御信号／ＣＳＣＴＬを出力する。パルスイネーブル回路２１０は制御信号発生回路２２０からの制御信号／ＣＳＣＴＬがローレベルになることによって、アドレス遷移検出回路５３からのアドレス遷移検出信号ＡＴＤと関係なく、パルスイネーブル信号ＰＥをローレベルに出力する。パルス発生回路５４はパルスイネーブル回路２１０からのパルスイネーブル信号ＰＥがハイレベルからローレベルに遷移する時に、一連のパルス信号ＰＷＬ、ＰＥＱ及びＰＭＸを発生する。パルス発生回路５４から発生される一連のパルス信号ＰＷＬ、ＰＥＱ及びＰＭＸに応答して書き込み／読み出し動作を実行する。図１１では、パルス発生回路５４から出力されるパルス信号のうちパルス信号ＰＷＬのみを例示的に図示した。
【００５８】
上述した発明によると、外部チップ選択信号／ＸＣＳが非活性状態から活性状態に遷移する時に、チップ選択バッファ５１からの内部チップ選択信号／ＣＳが活性化されれば、制御信号発生回路２２２とパルスイネーブル回路２１０によってパルス発生回路５４がイネーブルされ、一連のパルス信号ＰＷＬ、ＰＳＡ、ＰＥＱ及びＰＭＸが発生される。このような発明によると、第１遅延部２２２の遅延時間を調節することによって、チップ選択出力時間ｔｃｏを調節できるので、チップ選択出力時間ｔｃｏとアドレスアクセス時間ｔＡＡを同一にできる。
【００５９】
但し、外部チップ選択信号／ＸＣＳが非活性状態から活性状態に遷移することによって、パルスイネーブル信号ＰＥがローレベルになった後に、遅くアドレス信号Ａ０−Ａｎが遷移されるか否かが検出されてアドレス遷移検出信号ＡＴＤによりパルスイネーブル信号ＰＥがハイレベルになることを防止するため、制御信号発生回路２２０からの制御信号／ＣＳＣＴＬがローレベルからハイレベルに遷移する時点が、アドレス遷移検出信号ＡＴＤがハイレベルからローレベルに遷移する時点より遅れるように、第２遅延部２２３の遅延時間を設定する。
【００６０】
図１２は本発明の他の実施形態による半導体メモリ装置の制御ロジックの回路構成を示す図面である。図１２を参照すると、制御ロジック３００は、図２に示した制御ロジックｌ５０と同一の構成を有するチップ選択バッファ５１、短パルス発生回路５２、アドレス遷移検出回路３３０、そしてパルス発生回路５４を含む他、制御信号発生回路３１０とチップ選択制御回路３２０をさらに含む。
【００６１】
上述したように、チップ選択バッファ５１は、外部チップ選択信号／ＸＣＳに応答してアドレス入力バッファ１０を活性化させるための内部チップ選択信号／ＣＳと、アドレス遷移検出回路１２０を活性化させるための制御信号／ＣＳＡＴＤとを発生する。短パルス発生回路５２はアドレス入力バッファ１０からのアドレス信号ＩＡ０−ＩＡｎのうち遷移するアドレス信号を感知して短パルス信号ＳＰ０−ＳＰｎを発生する。
【００６２】
一方、この実施形態による制御信号発生回路３１０はチップ選択バッファ５１から発生された内部チップ選択信号／ＣＳに応答して制御信号／ＣＳＣＴＬを発生し、チップ選択制御回路３２０は制御信号発生回路３１０からの制御信号／ＣＳＣＴＬと短パルス発生回路５２からの短パルス信号ＳＰ０−ＳＰｎに応答してチップ選択短パルス信号ＣＳＳＰ０−ＣＳＳＰｎを発生する。アドレス遷移検出回路３３０はチップ選択バッファ５１からの制御信号／ＣＳＡＴＤに応答して前記チップ選択制御回路５２からのチップ選択短パルス信号ｌＣＳＳＰ０−ＣＳＳＰｎを合算してアドレス遷移検出信号ＡＴＤを発生する。パルス発生回路５４はアドレス遷移検出回路３０からのアドレス遷移検出ＡＴＤに応答して一連のパルス信号ＰＷＬ、ＰＳＡ、ＰＥＱ及びＰＭＸを発生する。
【００６３】
図１３は図１２に示した制御信号発生回路３１０とチップ選択制御回路３２０の詳細な回路構成を示す図面である。
【００６４】
図１３を参照すると、制御信号発生回路３１０は図９に示した制御信号発生回路２２０と同様にインバーター３１１、３１４、第１及び第２遅延部３１２、３１３、そしてＮＡＮＤゲートを含む。インバーター３１１は内部チップ選択信号／ＣＳを受け取る。第１遅延部３１２はインバーター３１１からの出力信号を受け取って所定の時間ほど遅延させる。第２遅延部３１３は第１遅延部２２２からの出力信号を受け取って所定の時間ほど遅延させる。インバーター３１４は第２遅延部３１３からの出力信号を受け取って反転させる。ＮＡＮＤゲート３１５はインバーター３１４からの出力信号と第１遅延部３１２からの出力信号を受け取ってＮＡＮＤ演算を実行する。
【００６５】
このような構成を有する制御信号発生回路３１０は内部チップ選択信号／ＣＳのレベルに従って制御信号／ＣＳＣＴＬを出力する。例えば、内部チップ選択信号／ＣＳがハイレベル（すなわち、非活性状態）であれば、第１遅延部３１２の遅延時間が経過した後、第１遅延部３１２から出力される信号はローレベルになるので、インバーター３１４からの出力信号のレベルとは関係なく、ＮＡＮＤゲート３１５から出力される制御信号／ＣＳＣＴＬはハイレベルになる。
【００６６】
内部チップ選択信号／ＣＳがハイレベルからローレベル（すなわち、活性状態）に遷移すれば、第１遅延部３１２の遅延時間が経過した後、第１遅延部３１２から出力される信号はハイレベルになり、第１遅延部３１２から出力されるハイレベルの信号が第２遅延部３１３に入力された後から第２遅延部３１３の遅延時間が経過する前までの間、インバーター３１４の出力信号は内部チップ選択信号／ＣＳがハイレベルである時の状態であるハイレベルに維持される。したがって、ＮＡＮＤゲート３１５から出力される制御信号／ＣＳＣＴＬは、内部チップ選択信号が非活性状態から活性状態に遷移した後から第１遅延部３１２の遅延時間が経過する前までの間は、ハイレベルに維持され、第１遅延部３１２の遅延時間が経過した後から第２遅延部３１３の遅延時間が経過する前までの間は、ローレベルになり、そして第１及び第２遅延部３１２、３１３各々の遅延時間が全部経過すれば、ハイレベルに戻る。
【００６７】
チップ選択制御回路３２０は短パルス発生回路５２からの信号ＳＰ０−ＳＰｎに各々対応するロジック回路４００〜４２０を含む。ロジック回路４００〜４２０各々はＮＡＮＤゲートとインバーターで構成される。ロジック回路４００〜４２０の回路構成及び動作は全部同一であるので、ここでは、ロジック回路４００の動作のみを説明する。
【００６８】
ＮＡＮＤゲート４０１は制御信号発生回路３１０からの制御信号／ＣＳＣＴＬと短パルス発生回路５２からの対応する出力信号ＳＰ０を受け取ってＮＡＮＤ演算を実行する。インバーター３２２はＮＡＮＤゲート３２１の出力信号を受け取ってチップ選択短パルス信号ＣＳＳＰ０を出力する。したがって、制御ロジック４００は、内部チップ選択信号／ＣＳがハイレベルからローレベルに遷移することによって、制御信号発生回路３１０からの制御信号／ＣＳＣＴＬがローレベルである時に、短パルス発生回路５２からの出力信号ＳＰ０と関係なく、ローレベルのチップ選択短パルス信号ＣＳＳＰ０を出力する。すなわち、制御信号発生回路３１０からの制御信号／ＣＳＣＴＬは短パルス発生回路５２からの出力信号ＳＰ０をマスキング（ｍａｓｋｉｎｇ）し、チップ選択短パルス信号ＣＳＳＰ０をローレベルに固定する。一方、制御信号発生回路３１０からの制御信号／ＣＳＣＴＬがハイレベルである時に、短パルス発生回路５２からの出力信号ＳＰ０に応答してチップ選択短パルス信号ＣＳＳＰ０を出力する。
【００６９】
図１４は図１２に示したアドレス遷移検出回路３３０の詳細な構成を示す図面である。図１４を参照すると、アドレス遷移検出回路３３０は図５に示した従来のアドレス遷移検出回路５３と同一の構成を有し、従来は短パルス発生回路５２からの短パルス信号ＳＰ０−ＳＰｎがＮＭＯＳトランジスタ１５０−１５２のゲートに入力されたが、この実施形態においては、チップ選択制御回路３２０からのチップ選択短パルス信号ＣＳＳＰ０−ＣＳＳＰｎがＮＭＯＳトランジスタ１５０−１５２のゲートに入力される。したがって、アドレス遷移検出回路３３０はチップ選択バッファ５１からの制御信号／ＣＳＡＴＤがローレベルである時に、チップ選択制御回路３２０からのチップ選択短パルス信号／ＣＣＳＰ０−ＣＣＳＰｎのうちの少なくとも一つがハイレベルの短パルス信号であれば、アドレス遷移検出信号ＡＴＤを出力する。
【００７０】
上述のように構成される本発明の他の実施形態による制御ロジック３００の動作を添付した図１３乃至図１６を参照して詳細に説明する。図１５はアドレス信号が遷移された後からデータバス７０に有効なデータがロードされる前までのアドレスアクセス時間ｔＡＡにおける図１０に示した制御信号の動作タイミングを示す図面である。
【００７１】
図１２及び図１５を参照すると、外部チップ選択信号／ＸＣＳがローレベルの活性状態を維持する時に、チップ選択バッファ５１から出力される内部チップ選択信号／ＣＳ及び制御信号／ＣＳＡＴＤは各々ローレベルの活性状態を維持する。この時、短パルス発生回路５２は、アドレス入力バッファ１０から入力されるアドレス信号ＩＡ０−ＩＡｎのうちのいずれか一つまたはそれ以上のアドレス信号ＩＡｉが遷移すれば、その遷移したアドレス信号ＩＡｉに対応する信号ＳＰｉをハイレベルの短パルス信号として出力する。一方、内部チップ選択信号／ＣＳがローレベルの活性状態を維持するので、制御信号発生回路３１０からの制御信号／ＣＳＣＴＬはハイレベルに維持される。したがって、チップ選択制御回路３２０は短パルス発生回路５２からの短パルス信号ＳＰ０−ＳＰｎをチップ選択短パルス信号ＣＳＳＰ０−ＣＳＳＰｎに出力する。
【００７２】
アドレス遷移検出回路３３０はローレベルの制御信号／ＣＳＡＴＤに応答してチップ選択制御信号３２０からのチップ選択短パルス信号ＣＳＳＰ０−ＣＳＳＰｎのうちの少なくとも一つＣＳＳＰｉがハイレベルの短パルス信号であれば、短パルス形態のアドレス遷移検出信号ＡＴＤを出力する。したがって、パルス発生回路５４はアドレス遷移検出回路３１０からのアドレス遷移検出信号ＡＴＤがハイレベルからローレベルに遷移する時に、一連のパルス信号ＰＷＬ、ＰＳＡ、ＰＥＱ及びＰＭＸを発生する。デコーダ２０、感知増幅及び書き込み駆動器４０、そしてデータ入／出力バッファ６０はパルス発生回路５４から発生される一連のパルス信号ＰＷＬ、ＰＳＡ、ＰＥＱ及びＰＭＸに応答して書き込み／読み出し動作を実行する。図１５では、パルス発生回路５４から出力されるパルス信号のうち、パルス信号ＰＷＬのみを例示的に図示した。
【００７３】
図１６は外部チップ選択信号／ＸＣＳがハイレベルからローレベルに活性化された後からデータバス７０に有効なデータがロードされる前までのチップ選択出力時間ｔｃｏにおける図１２に示した制御信号の動作タイミングを示す図面である。
【００７４】
図１２及び図１６を参照すると、外部チップ選択信号／ＸＣＳがハイレベルからローレベルに活性化される時に、チップ選択バッファ５１は内部チップ選択信号／ＣＳと制御信号／ＣＳＡＴＤを順次にローレベルに活性化させる。チップ選択バッファ５１からの内部チップ選択信号／ＣＳがハイレベルからローレベルに遷移することに応答して、制御信号発生回路３１０は、第１遅延部３１２の遅延時間が経過した時点から第２遅延部３１３の遅延時間が経過する前までの間、ローレベルの制御信号／ＣＳＣＴＬを出力する。チップ選択制御回路３２０は制御信号発生回路３１０からの制御信号／ＣＳＣＴＬがローレベルになることによって、短パルス発生回路５２からの短パルス信号ＳＰ０−ＳＰｎと関係なく、チップ選択短パルス信号ＣＳＳＰ０−ＣＳＳＰｉを全部ローレベルに出力する。アドレス遷移検出回路３３０は、チップ選択バッファ５１からの制御信号／ＣＳＡＴＤがハイレベルからローレベルに遷移する時に、チップ選択短パルス信号ＣＳＳＰ０−ＣＳＳＰｉが全部ローレベルであるので、ローレベルのアドレス遷移検出信号ＡＴＤを出力する。パルス発生回路５４は、アドレス遷移検出回路３３０からのアドレス遷移検出信号ＡＴＤがハイレベルからローレベルに遷移する時に、一連のパルス信号ＰＷＬ、ＰＳＡ、ＰＥＱ及びＰＭＸを発生する。パルス発生回路５４から発生される一連のパルス信号ＰＷＬ、ＰＳＡ、ＰＥＱ及びＰＭＸに応答して書き込み／読み出し動作を実行する。図１６では、パルス発生回路５４から出力されるパルス信号のうち、パルス信号ＰＷＬのみを例示的に図示した。
【００７５】
上述したように、本発明の望ましい実施形態による制御ロジック３００は、外部チップ選択信号／ＸＣＳが活性状態（すなわち、ローレベル）を維持する時には、アドレス信号Ａ０−Ａｎが遷移することに応答して一連のパルス信号ＰＷＬ、ＰＳＡ、ＰＥＱ及びＰＭＸを発生する。しかし、外部チップ選択信号ｌ／ＸＣＳが非活性状態から活性状態に変化する時には、チップ選択バッファ５１から出力される信号／ＣＳ、／ＣＳＡＴＤによってパルス発生回路５４がイネーブルされ、一連のパルス信号ＰＷＬ、ＰＳＡ、ＰＥＱ及びＰＭＸが発生される。このような発明によると、第１遅延部３１２の遅延時間を調節することによって、チップ選択出力時間ｔｃｏを調節できるので、チップ選択出力時間ｔｃｏをアドレスアクセス時間ｔＡＡと同一に減らすことができる。
【００７６】
この実施形態においても、外部チップ選択信号／ＸＣＳが非活性状態から活性状態に遷移することによって、パルスイネーブル信号ＰＥがローレベルになった以後に、遅くアドレス信号Ａ０−Ａｎが遷移されてチップ選択短パルス信号ＣＳＳＰｉがハイレベルになることを防止するため、制御信号発生回路３１０からの制御信号／ＣＳＣＴＬがローレベルからハイレベルに遷移する時点が短パルス発生回路５２からの短パルス信号ＳＰｉがハイレベルからローレベルに遷移する時点より遅れるように第２遅延部３１３の遅延時間を設定する。
【００７７】
例示的な望ましい実施形態を用いて本発明を説明したが、本発明の範囲は開示された実施形態に限定されない。例えば、外部から入力されるアドレス信号は１ビットまたはそれ以上のビットで構成されることができる。したがって、請求範囲はそのような変形及びそれと類似した構成の全てを含む。
【００７８】
【発明の効果】
上述のように、本発明によると、外部チップ選択信号が非活性状態から活性状態に遷移する時に、内部チップ選択バッファからの内部チップ選択信号が活性化されることに応答して一連のパルス信号が発生するので、従来に比べてチップ選択出力時間ｔｃｏが短縮される。さらに、本発明では、設計者がチップ選択出力時間ｔｃｏを調節できるので、チップ選択出力時間ｔｃｏをアドレスアクセス時間ｔＡＡと同様に短縮させて設定できる。その結果、半導体メモリ装置のアクセス時間が短縮される。
【図面の簡単な説明】
【図１】一般的なＳＲＡＭの構成を示す図面である。
【図２】図１に示したＳＲＡＭの制御ロジックの具体的な回路構成を示す図面である。
【図３】図２に示したチップ選択バッファの詳細な回路構成を示す図面である。
【図４】図２に示したアドレス入力バッファと短パルス発生回路の構成を示す図面である。
【図５】図２に示したアドレス遷移検出回路の詳細な回路構成を示す図面である。
【図６】アドレス信号が遷移された後からデータバスに有効なデータがロードされる前までのアドレスアクセス時間ｔＡＡにおける図２に示した制御信号の動作タイミングを示す図面である。
【図７】外部チップ選択信号がハイレベルからローレベルに遷移した後からデータバスに有効なデータがロードされる前までのチップ選択出力時間ｔｃｏにおける図２に示した制御信号の動作タイミングを示す図面である。
【図８】本発明の望ましい実施形態による半導体メモリ装置の制御ロジックの回路構成を示す図面である。
【図９】図８に示したパルスイネーブル回路と制御信号発生回路の詳細な回路構成を示す図面である。
【図１０】アドレス信号が遷移された後からデータバスに有効なデータがロードされる前までのアドレスアクセス時間ｔＡＡにおける図８に示した制御信号の動作タイミングを示す図面である。
【図１１】外部チップ選択信号がローレベルに活性化された後からデータバスに有効なデータがロードされる前までのチップ選択出力時間ｔｃｏにおける図２に示した制御信号の動作タイミングを示す図面である。
【図１２】本発明の他の実施形態による半導体メモリ装置の制御ロジックの回路構成を示す図面である。
【図１３】図１２に示した制御信号発生回路とチップ選択制御回路の詳細な回路構成を示す図面である。
【図１４】図１２に示したアドレス遷移検出回路の詳細な構成を示す図面である。
【図１５】アドレス信号が遷移された後からデータバスに有効なデータがロードされる前までのアドレスアクセス時間ｔＡＡにおける図１２に示した制御信号の動作タイミングを示す図面である。
【図１６】外部チップ選択信号がハイレベルからローレベルに活性化された後からデータバスに有効なデータがロードされる前までのチップ選択出力時間ｔｃｏにおける図１２に示した制御信号の動作タイミング示す図面である。
【符号の説明】
１０  アドレス入力バッファ
２０  アドレスデコーダ
２１  行デコーダ
２２  列デコーダ
３０  メモリセルアレイ
４０  感知増幅及び書き込み駆動器
５０、２００、３００  制御ロジック
５１  チップ選択バッファ
５２  短パルス発生回路
５３、３３０  アドレス遷移検出回路
５４  パルス発生回路
６０  データ入／出力バッファ
２１０  パルスイネーブル回路
２２０、３１０  制御信号発生回路
３２０  チップ選択制御回路
【図１】
0004163476.tif 000002
【図２】
0004163476.tif 000003
【図３】
0004163476.tif 000004
【図４】
0004163476.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
0004163476.tif 000009
【図９】
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【図１０】
0004163476.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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