(57)【特許請求の範囲】
【請求項１】
送出したキャリア信号に同期して重畳されるサブキャリアのＰＳＫ変調信号を受信し復調するＰＳＫ信号のキャリア同期型復調装置であって、
所定期間連続する前記サブキャリアの検出を行うサブキャリア検出手段と、
前記サブキャリアの検出後、そのサブキャリアの位相変化点を検出する位相変化点検出手段と、
前記位相変化点の検出時点をデータ受信のための同期開始点とし、その時点を起点に前記送出したキャリア信号に同期する装置内部のクロックを用いて所定フォーマットのデータの受信制御を行うデータ受信制御手段と、で構成することを特徴とするＰＳＫ信号のキャリア同期型復調装置。
【請求項２】
さらに、データ受信中に、各受信データビットの論理値を与える複数のサブキャリアサンプリング値について論理値「０」と「１」の多数決判定を行い、数の多い論理値「０」又は「１」をその受信データビットの論理値と判定する多数決判定手段、を有する請求項１記載の装置。
【請求項３】
前記多数決判定手段は、多数決判断において前記論理値「０」と「１」との数が互いに等しい場合は、受信エラー情報を出力する請求項２記載の装置。
【請求項４】
前記多数決判定手段は、多数決判断において前記論理値「０」と「１」との数の比較比率を求め、その比率が所定範囲の時に受信エラー情報を出力する請求項２記載の装置。
【請求項５】
さらに、前記所定フォーマットからなる１つのデータフレームの受信終了直後に次ぎのデータフレームの受信開始を判定する受信終了直後判定手段を有し、次ぎのデータフレームの受信開始を検出できない場合は直ちに前記位相変化点検出手段がサブキャリアの位相変化点の検出を開始する請求項１又は２記載の装置。
【請求項６】
前記所定フォーマットのデータは、調歩同期式のデータであり、前記受信終了直後判定手段はデータフレームの終了を示すストップビット直後の所定数のサブキャリアサンプリング値が前記ストップビットと同じ論理値の場合に次ぎのデータフレームの受信開始を検出できないと判定する請求項５記載の装置。
【請求項７】
前記所定数は１である請求項５記載の装置。
【請求項８】
送出したキャリア信号に同期して重畳されるサブキャリアのＰＳＫ変調信号を受信し復調するＰＳＫ信号のキャリア同期型復調装置であって、
受信したＰＳＫ信号を前記送出したキャリア信号に同期する装置内部のクロックに同期したＰＳＫ信号に変換するＰＳＫ同期化回路と、
前記ＰＳＫ同期化回路から与えられる所定期間連続するサブキャリアの検出を行うサブキャリア検出回路と、
前記サブキャリアの検出後、そのサブキャリアの位相変化点を検出するスタートビット検出回路と、
前記位相変化点の検出時点をデータ受信のための同期開始点とし、その時点を起点に前記装置内部のクロックを用いて所定フォーマットの受信データサンプリングクロックを生成するサンプリング同期信号生成回路と、
前記サンプリング同期信号生成回路からのクロックを用いて受信したＰＳＫ信号を前記所定フォーマットのＮＲＺ受信データとして出力するＮＲＺ信号生成回路と、
前記サブキャリア検出回路によるサブキャリアの検出までの期間をＳｅｅｋＳｕｂＣａｒｒｉｅｒ状態と、それ以降の前記スタートビット検出回路によるサブキャリアの位相変化点検出までの期間をＳｕｂＣａｒｒｉｅｒＦＩＮＤ状態と、それ以降のデータ受信期間をＮＲＺＳｔａｒｔ状態とし、前記各状態間の遷移を制御するステート制御回路と、で構成することを特徴とするＰＳＫ信号のキャリア同期型復調装置。
【請求項９】
さらに、前記ＮＲＺＳｔａｒｔ状態において、各受信データビットの論理値を与える複数のサブキャリアサンプリング値について論理値「０」と「１」の多数決判定を行い、数の多い論理値「０」又は「１」をその受信データビットの論理値と判定する多数決判定回路を有する請求項８記載の装置。
【請求項１０】
さらに、前記所定フォーマットのデータは調歩同期式のデータであり、その１つのデータフレームのストップビット幅を判定するストップビット直後判定手段を有し、その判定が１ビット幅以上の時は、前記ステート制御回路が受信状態を直ちに前記ＳｕｂＣａｒｒｉｅｒＦＩＮＤ状態へ以降させ、それにより前記スタートビット検出回路がサブキャリアの位相変化点の検出を開始する請求項８又は９記載の装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は非接触ＩＣカード（以降では、「ＰＩＣＣ (Proximity IC Card)」と称す）に関し、特にＰＩＣＣへのデータの書き込みとＰＩＣＣからのデータの読み込みとを行うＰＩＣＣリード／ライト装置（ＰＩＣＣ−Ｒ／Ｗ）においてＰＩＣＣからのＰＳＫ信号を受信するためのキャリア同期型復調装置に関するものである。
【０００２】
【従来の技術】
ＰＩＣＣの諸規格はＩＳＯ(International Organization for Standardization)／ＩＥＣ(International Electrotechnical Commission) １４４４３に規定されており、ここでは本願発明との関連から上記ＰＩＣＣ−Ｒ／Ｗ等の非接触結合装置（以降、「ＰＣＤ (Proximity Coupling Device)」と称す）とＰＩＣＣとの間の電力及び双方向通信を提供するフィールドの性質と特性とを規定したＰＩＣＣ通信インタフェースのタイプＢについて簡単に説明する。
【０００３】
（１）ＰＣＤからＰＩＣＣへの電力の移送
ＲＦ (Radio Frequency)  動作フイールド内でＰＩＣＣに有効な電力を供給するため、ＰＣＤからＰＩＣＣへキャリア（ｆｃ＝１３．５６ＭＨｚ）が送出される。ＰＩＣＣでは受信したキャリアを整流し、内部回路の動作に必要な電源を作成する。
【０００４】
（２）ＰＣＤからＰＩＣＣへの通信
ＰＣＤは、データビット速度１０６Ｋｂｐｓ（ｆｃ／１２８）で前記キャリアの振幅値を１０％ＡＳＫ (Amplitude Shift Keying) 変調することにより、ＰＩＣＣへデータを送信する。
【０００５】
（３）ＰＩＣＣからＰＣＤへの通信
ＰＩＣＣは、前記キャリアの受信負荷をキャリア周波数の１６分の１の周波数（ｆｓ＝ｆｃ／１６）で負荷変調することによりサブキャリア（ｆｓ＝８４７ＫＨｚ）を生成し、そのサブキャリアの位相をデータビット速度１０６Ｋｂｐｓ（ｆｃ／１２８）でＢＰＳＫ (Binary Phase Shift Keying)  変調することにより、ＰＣＤへデータを送信する。
【０００６】
図１は、ＰＩＣＣの構成概要の一例を示したものである。
図１の例では、カード本体１０の内部にＣＰＵ部１１及びＲＦ部１２を構成する２つのチップが組み込まれており、またカード本体１０の周囲にはコイル状に巻かれたアンテナ（ＡＴ）１３が配置されている。ＣＰＵ部１１はいわゆるワンチップタイプのコンピュータで構成され、そこにはＣＰＵ（中央演算処理装置）、メモリＲＯＭ、ＲＡＭ、及びＥＥＰＲＯＭ、そして入出力インターフェイス（Ｉ／Ｏ）等が含まれる。
【０００７】
図２には、ＰＣＤとＰＩＣＣとの間の通信インタフェースの一構成例を示している。
上記（２）で述べたＰＣＤからＰＩＣＣへの通信では、ＰＣＤの変調部（ＭＯＤ）２０によりキャリア（ｆｃ＝１３．５６ＭＨｚ）の振幅値を１０％ＡＳＫ変調した信号が出力アンプ２２、２３及びアンテナ２４を解してＰＩＣＣへ送信される。
【０００８】
一方、上記（３）で述べたＰＩＣＣからＰＣＤへの通信では、図１のＲＦ部１２の一部を構成するＰＩＣＣの変調部（ＭＯＤ）２８からの制御によってＲＦ信号の受信負荷２６が可変され、その負荷変調（結果的にＡＭ (Amplitude Modulation) 変調となる）によって生成されるサブキャリア（ｆｓ＝８４７ＫＨｚ）にさらに２値の位相情報（０度又は１８０度）を与えるＢＰＳＫ変調が行われる。
【０００９】
その変調された信号はアンテナ２５（図１の１３）を解してＰＣＤへ送信される。実際には、図２に示すようにＰＣＤが出力するキャリアで前記負荷変調（ＢＰＳＫ変調を含む）されたものを、ＰＣＤ自身がその検波部（ＤＥＴ）２１で検出することになる。
【００１０】
図３は、従来の復調装置の一例を示したものである。
復調装置３０は図２の検波部２１の後段に置かれ、ＰＳＫ変調されたサブキャリア信号（ｆｓ＝８４７ＫＨｚ）であって検波部２１でデジタル値（２値）に波形成形された受信信号が入力される。復調装置３０では、受信サブキャリアを再生するため先ずその受信信号を初段の２逓倍器３１で２逓倍する。
【００１１】
次に、位相比較器３２、ローパスフィルタ（ＬＰＦ）３３、及び電圧制御発振器（ＶＣＯ）３４から成るＰＬＬ (Phase lock Loop)  回路により、装置内部で発生したサブキャリアの倍周期信号を前記２逓倍信号と同期させ、それをさらに１／２分周期器３５によって分周する。その結果、受信サブキャリアと位相が同期した復調用クロックが生成される。
【００１２】
そして、前記装置内サブキャリア信号の立ち上がり又は立下りのエッジ信号で受信信号をサンプリングすることで、１ビット幅が８サブキャリア周期からなるＢＰＳＫ変調されたデータ信号（データビット速度１０６Ｋｂｐｓ）が復調される。
【００１３】
【発明が解決しようとする課題】
図４には、前記サンプリングによる復調動作の一例を示している。
図４の（ａ）は正常な受信の場合を示しており、受信ＰＳＫ信号の各１ビット幅を構成する８個のサブキャリアはそれぞれ正しい論理レベルでサンプリングされる。一方、図４の（ｂ）は外来ノイズの影響を受けた場合を示しており、前記ノイズによって受信ＰＳＫ信号のレベルが変動し、その結果誤って波形成形された受信信号（コンパレータ出力）がサンプリングされる。本例では、論理「０」のデータビットに余計な波形割れが生じ、それによって誤受信又はそれによる装置誤動作等が生じる。
【００１４】
このように、従来の復調装置は、空間のノイズによる影響を受けた時に復調信号に波形割れが生じ安くノイズ耐性が弱いという問題があった。また、図４の装置構成からも明らかなように、受信ＰＳＫ信号に位相遅延等が生じるとＰＬＬの追従時間との関係もあってＶＣＯ出力による復調に失敗する場合が生じ、その結果誤った符合を出力するという問題があった。この位相遅れは定常的に発生するため、それを回路的に補償するには位相補償回路が必要となり、装置コストの低減や装置小型化等の諸要求を満足できないという問題もあった。
【００１５】
そこで本発明の目的は、上記種々の問題に鑑み、ＰＩＣＣにおけるＰＳＫ信号の復調装置の場合にはＰＣＤ側が出力するキャリア信号に受信サブキャリア信号が同期していることに着目し、従来のＰＬＬ回路を使用せず自らのキャリ信号に同期した信号によってサンプリングを行い、さらに安定した復調を保証するためサンプリング開始点の検出及びサンプリング結果の多数決判断を行うＰＳＫ信号のキャリア同期型復調装置を提供することにある。
【００１６】
また本発明の目的は、前記サンプリング開始点の検出処理を適宜実行することにより、データ間隔が不定の連続した受信データを安定して受信可能なＰＳＫ信号のキャリア同期型復調装置を提供することにある。
【００１７】
さらに本発明の目的は、従来のＰＬＬ回路を不要とすることで、非接触型ＩＣカードの様々な分野に適用可能な低コスト、小型化等の諸要求を満足させたキャリア同期型復調装置を提供することにある。
【００１８】
【課題を解決するための手段】
本発明によれば、送出したキャリア信号に同期して重畳されるサブキャリアのＰＳＫ変調信号を受信し復調するＰＳＫ信号のキャリア同期型復調装置であって、所定期間連続する前記サブキャリアの検出を行うサブキャリア検出手段と、
前記サブキャリアの検出後、そのサブキャリアの位相変化点を検出する位相変化点検出手段と、前記位相変化点の検出時点をデータ受信のための同期開始点とし、その時点を起点に前記送出したキャリア信号に同期する装置内部のクロックを用いて所定フォーマットのデータの受信制御を行うデータ受信制御手段と、で構成するＰＳＫ信号のキャリア同期型復調装置が提供される。
【００１９】
前記装置は、さらにデータ受信中に、各受信データビットの論理値を与える複数のサブキャリアサンプリング値について論理値「０」と「１」の多数決判定を行い、数の多い論理値「０」又は「１」をその受信データビットの論理値と判定する多数決判定手段を有する。
【００２０】
前記多数決判定手段は、多数決判断において前記論理値「０」と「１」との数が互いに等しい場合は受信エラー情報を出力し、又は多数決判断において前記論理値「０」と「１」との数の比較比率を求めその比率が所定範囲の時に受信エラー情報を出力する。
【００２１】
前記装置は、さらに前記所定フォーマットからなる１つのデータフレームの受信終了直後に次ぎのデータフレームの受信開始を判定する受信終了直後判定手段を有し、次ぎのデータフレームの受信開始を検出できない場合は直ちに前記位相変化点検出手段がサブキャリアの位相変化点の検出を開始する。
【００２２】
前記所定フォーマットのデータは、調歩同期式のデータであり、前記受信終了直後判定手段はデータフレームの終了を示すストップビット直後の所定数のサブキャリアサンプリング値が前記ストップビットと同じ論理値の場合に次ぎのデータフレームの受信開始を検出できないと判定する。
【００２３】
【発明の実施の形態】
図５は、本発明によるＰＳＫ信号のキャリア同期型復調装置の基本構成を示したものである。また、図６〜１１には、図５における主要な各部の動作説明を示している。
前述したように本復調装置は従来のＰＬＬ回路を使用しない。本装置から出力されるキャリア信号周波数（ｆｃ＝１３．５６ＭＨｚ）は本装置の内部クロックによって生成されるため、本装置の内部クロックによる動作はキャリア信号と同期している。一方、ＰＩＣＣはサブキャリ（ｆｓ＝ｆｃ／１６＝８４７ＫＨｚ）を出力するが、そのサブキャリはキャリア信号に同期して出力される。
【００２４】
従って、サブキャリに重畳されたＰＳＫ信号の位相変化点、特にスタートビットさえ正しく検出できれば、以降のデータ受信における正確なサンプリング点が保証される。さらに、前記信号同期とは関連性のないデータ受信中における空間ノイズ等については、１ビット幅内でサンプリングされるＮ（Ｎ：整数）個のＰＳＫ信号の多数決判断を行うことによってデータ受信中のノイズ耐性を強化している。以降、これらの動作について実施例を参照しながら詳述する。
【００２５】
なお、以降で説明する各回路例は本発明動作や具体的な回路規模を例示するためのものであり、実際の回路構築においてはプログラマブルなデバイスやそのためのソフトウェア等を使って論理設計が行われる。
【００２６】
図５においてＰＳＫ同期化回路４１は、検波部２１で論理レベルに変換されたＰＳＫ信号（図３の受信信号を参照）をさらに装置の内部クロックに同期したＰＳＫ信号に成形する。図６の（ａ）にはＰＳＫ同期化回路４１の一構成例を示しており、２段のＤタイプ−フリップフロップ回路５１及び５２を使ったサンプリングによって受信信号は内部クロックに同期した受信信号に変換される。これにより、空間伝播や検波部２１の回路等による位相変動が補償される。
【００２７】
サブキャリア検出回路４３は、ステート制御回路４７の制御の下でＰＩＣＣがＲＦフィールド内にあって起動されているか否かをサブキャリの有無によって検出する。ステート制御回路４７はこの最初の状態を図６の（ｂ）（iii ）に示すようにＳｅｅｋＳｕｂＣａｒｒｉｅｒ状態と認識する。そして、サブキャリア検出回路４３がＰＩＣＣからのＰＳＫ信号を所定期間（本例ではＰＳＫ信号１２８個に相当する１５０μsec の期間）連続して正しく受信すると、ＰＩＣＣとの間でキャリア同期が確立したと判断してサブキャリア検出信号をステート制御回路４７へ通知する。
【００２８】
これにより、ステート制御回路４７はＳｅｅｋＳｕｂＣａｒｒｉｅｒ状態からＳｕｂＣａｒｒｉｅｒＦＩＮＤ状態へと遷移させる。なお、ステート制御回路４７は、一般のフリップフロップ回路等を含む順序回路で構成してもよいし、またマイクロプロセッサのファームウェア又はソフトウェアとして構成することもできる。
【００２９】
ＳｕｂＣａｒｒｉｅｒＦＩＮＤ状態になると、スタートビット検出回路４４がスタートビットの検出動作を開始する。スタートビット検出回路４４は、ＳｕｂＣａｒｒｉｅｒＦＩＮＤ状態においてＰＳＫ信号の位相の変化を監視し、位相変化を検出するとそれをステート制御回路４７へ通知する。ステート制御回路４７は、前記通知によりＳｕｂＣａｒｒｉｅｒＦＩＮＤ状態からＮＲＺＳｔａｒｔ状態へと遷移させる。
【００３０】
同時に、スタートビット検出回路４４による位相変化の検出信号（同期開始点信号）がサンプリング同期信号生成回路４２に与えられる。図７にはサンプリング同期信号生成回路４２の一構成例を示している。本例では、内部クロックによって動作するカウンタ６１が前記同期開始点信号によってリセットされる。
【００３１】
その結果、カウンタ６１は同期開始点信号入力時を起点としてカウントを再開し、次段のデコーダ６２によって同期開始点信号入力時を基準に１ビット幅（例えばサブキャリア８周期分）のビット同期信号や調歩同期のスタートビット〜ストップビットに至るフレーム同期信号等が作成される。
前記サンプリング同期信号生成回路４２からのクロックを用いてＮＲＺ信号生成回路４８は、受信したＰＳＫ信号を前記所定フォーマットのＮＲＺ受信データとして出力する。
【００３２】
図８には、ＳｕｂＣａｒｒｉｅｒＦＩＮＤ状態からＮＲＺＳｔａｒｔ状態へ遷移する場合のＰＳＫ信号受信タイミングチャートの一例を示している。スタートビット検出回路４４がＳｕｂＣａｒｒｉｅｒＦＩＮＤ状態で最初の位相変化点を検出するとそれを同期開始点として回路状態はＮＲＺＳｔａｒｔ状態へ遷移する（iii)。図７の（ａ）で説明したように、前記同期開始点を基準に作成されたビット同期信号やフレーム同期信号等を用いて受信ＰＳＫ信号のフレームの組み立てが行われる。
【００３３】
本発明ではさらに多数決判定回路４５（図５）により、図８の（iv）及び（v ）に示すようにＮＲＺＳｔａｒｔ状態以降の受信ＰＳＫ信号を対象に、各１ビット幅内に含まれるＰＳＫ信号サンプリングデータの「０」状態の和と「１」状態の和との間で多数決が判定される。図８の例では、先ず同期開始点から８個までのＰＳＫ信号で構成されるスタートビットの多数決判定が行われ、スタートビットは論理値「０」であるからＬｏｗ状態カウント値が「８」でＨｉ状態カウント値は「０」となる。
【００３４】
この場合、「Ｌｏｗ状態カウント値＞Ｈｉ状態カウント値」であるからＬｏｗ状態カウント値側が選択され、１ビット幅内の最後のＰＳＫ信号（８番目）のサンプリング後にスタートビット値「０」が出力される。以降、後続の各受信ビットに対して同様の多数決判定処理が行われる。図７の（ｂ）には、多数決判定回路４５の簡易な一構成例を示している。受信データはＰＳＫ信号のサンプリング値「０」をカウントするカウンタ６３及びＰＳＫ信号のサンプリング値「１」をカウントするカウンタ６４にそれぞれ与えられ、比較器６５はカウント値が多い側の「０」値又は「１」値を出力する。
【００３５】
最終段のラッチ回路６６はビット同期クロックによりラッチ動作を行ない、その結果受信ビット単位で「０」又は「１」の多数決出力が得られる。なお本例では、２つのカウンタ値の大小比較のみを行う構成例を示したが、さらに例えば「０」状態と「１」状態の回数が同じ時は判定不能とし、ＮＲＺ信号は前状態を維持しながらエラー通知信号を出力するよう簡易なデコーダ回路等を付加してもよい。
【００３６】
また、単純な大小比較に代えて「０」：「１」がＮ：Ｍ（Ｎ、Ｍ；整数）以上なら「０」、それ以下なら「１」というように所定の比率に基づく判断を行うように構成してもよい。なお、上記カウンタ６３及び６４に代えて、「０」値や「１」値の数だけそれぞれシフトするシフトレジスタ等で構成することも可能である。
【００３７】
図８には前述した多数決判定回路４５がノイズ等に対してどのように機能するかの一例も示されている。本例では、スタートビットに続く第２ビット目の受信中に、外部からのノイズにより正しくは「１」値となるべき８個のＰＳＫ信号のサンプリング値がその４番目及び７番目の信号で「０」値になっている。これまでの説明から明らかなように、多数決判定回路４５は「０」のカウント値「２」＜「１」のカウント値「６」より第２ビット目を「１」と正しく出力する。このように、本願発明構成ではノイズ耐性を従来と比較して格段に向上させており、ノイズ等による装置誤動作を顕著に低減させている。
【００３８】
図９には、ステート制御回路４７における受信状態遷移の一例を示している。また、図１０及び１１にはストップビット受信処理のタイミングチャートの一例を示している。
図９は、主にこれから説明する本発明のストップビット受信処理の説明のために示してある。従って、これまで述べたＳｅｅｋＳｕｂＣａｒｒｉｅｒ状態（Ｓ７１）→ＳｕｂＣａｒｒｉｅｒＦＩＮＤ状態（Ｓ７２）→ＮＲＺＳｔａｒｔ状態（Ｓ７３）の各状態間の遷移については更に説明しない。
【００３９】
本発明によれば、図５に示すストップビット直後判定回路４６が、ＮＲＺＳｔａｒｔ状態（Ｓ７３）において論理値「１」のストップビットの受信終了時点で次ぎのビット値、正確には次ぎのビットの開始点直後の最初のＰＳＫ信号のサンプリング値を判断し、その値が「０」の場合は次ぎのフレーム受信が開始されたと判断して現在のＮＲＺＳｔａｒｔ状態（Ｓ７３）を維持する。
【００４０】
一方、そのサンプリング値が「１」の状態を継続している場合には次ぎのフレーム受信までに不定の期間が存在すると判断し、その旨をステート制御回路４７に通知する。それにより、ステート制御回路４７は受信状態をＳｕｂＣａｒｒｉｅｒＦＩＮＤ状態（Ｓ７２）へ遷移させる。その結果、これまでに述べた同期開始点の検出動作が再開され、不定期間後に到来する次ぎのフレームに対して直ちに同期可能となりその受信動作が開始される。
【００４１】
図１０は、ストップビットが１ビット幅の場合の受信タイムチャートの一例を示している。
図１０の（iv）〜（vi）に示すように、論理値「１」のストップビット（Ｌｏｗ状態カウント値「０」、Ｈｉ状態カウント値「８」）を受信した後にストップビット直後判定回路４６がスタートビットの判断を行い、本例のように論理値「０」のスタートビット（Ｌｏｗ状態カウント値「８」、Ｈｉ状態カウント値「０」）が続く場合は回路状態（iii ）がＮＲＺＳｔａｒｔ状態に維持される。これにより、連続するフレームの受信が可能となる。
【００４２】
一方、図１１には、ストップビットが１ビット幅以上の場合における受信タイムチャート例を示している。
本例では論理値「１」のストップビット（Ｌｏｗ状態カウント値「０」、Ｈｉ状態カウント値「８」）を受信した後に同じ論理値「１」をもつ３個のＰＳＫ信号のサンプリング値（Ｌｏｗ状態カウント値「０」、Ｈｉ状態カウント値「８」）が続いている。この場合、ストップビット直後判定回路４６は前記３個の最初のサンプリング結果により、フレーム受信の終了又は中断をステート制御回路４７に通知する。
【００４３】
回路状態（iii ）に示すようにステート制御回路４７は直ちに受信状態をＳｕｂＣａｒｒｉｅｒＦＩＮＤ状態へ遷移させ、これによりスタートビット検出回路４４が動作を開始する。その結果、前記３個のＰＳＫ信号のサンプリング値の直後に開始するスタートビットの同期開始点が検出されると、これまで述べたようにサンプリング同期信号生成回路４２が初期化（リセット）されて新たな受信フレームに直ちに同期する。
【００４４】
またステート制御回路４７は受信状態をＳｕｂＣａｒｒｉｅｒＦＩＮＤ状態からＮＲＺＳｔａｒｔ状態へ遷移させることでその受信動作が開始される。これにより、受信するフレーム間の期間が不定の場合にも正確な受信動作を行うことができる。なお、上記実施例ではストップビット受信直後の１個のＰＳＫ信号のサンプリング値により受信状態の判断を行っているが、ノイズ等の影響を考慮してその判断に複数ビットを用いるように構成してもよい。
【００４５】
【発明の効果】
以上述べたように、本発明によれば、従来のＰＬＬ回路を使用せず自らのキャリ信号に同期した信号によってサンプリングを行い、さらにノイズの影響を回避し安定した復調を行うためサンプリング開始点の検出及びサンプリング結果の多数決判断を行うため、非接触型ＩＣカードの様々な分野に適用する際に必要とされる、ノイズ耐性の強化、低コスト、小型化等の諸要求を満足したキャリア同期型復調装置が提供可能となる。
【００４６】
また本発明によれば、前記サンプリング開始点の検出処理を適宜実行することにより、データ間隔が不定の連続した受信データを安定して受信可能なＰＳＫ信号のキャリア同期型復調装置が提供可能となる。
【図面の簡単な説明】
【図１】ＰＩＣＣの構成概要の一例を示したものである。
【図２】ＰＣＤとＰＩＣＣとの間の通信インタフェースの一構成例を示した図である。
【図３】従来の復調装置の一例を示した図である。
【図４】図３のサンプリングによる復調動作の一例を示した図である。
【図５】本発明によるＰＳＫ信号のキャリア同期型復調装置の基本構成を示した図である。
【図６】ＰＳＫ同期化／サブキャリア検出の一例を示した図である。
【図７】サンプリング同期信号生成／多数決判定回路の一構成例を示した図である。
【図８】スタートビット検出／多数決判定タイムチャートの一例を示した図である。
【図９】ステート制御回路の受信状態遷移例を示した図である。
【図１０】ストップビットが１ビット幅のデータ受信タイムチャートの一例を示した図である。
【図１１】ストップビットが１ビット幅以上のデータ受信タイムチャートの一例を示した図である。
【符号の説明】
１０…非接触ＩＣカード
１１…ＣＰＵ部
１２…ＲＦ部
１３、２４、２５…アンテナ
２０、２８…変調部
２１、２７…検波部
３０、４０…復調装置
３１…２逓倍器
３２…位相比較器
３３…ローパスフィルタ
３４…電圧制御発振器
３５…１／２分周器
４１…ＰＳＫ同期化回路
４２…サンプリング同期信号発生回路
４３…サブキャリア検出回路
４４…スタートビット検出回路
４５…多数決判定回路
４６…ストップビット直後判定回路
４７…ステート制御回路
４８…ＮＲＺ生成回路
５１、５２…Ｄタイプ−フリップフロップ回路
６１、６３、６４…カウンタ
６２…デコーダ
６５…比較器
６６…ラッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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