(57)【特許請求の範囲】
【請求項１】
エミッタアップ型ヘテロ接合バイポーラトランジスタのコレクタ層の少なくとも一部をＩｎＰ層で構成すると共に、前記ＩｎＰ層上方にベース層及びベース電極を構成し、前記ベース電極は〈０１０〉方向及び〈００１〉方向の辺を有するベース引出領域を有し、前記ＩｎＰ層の一部であって、前記ベース引出領域直下にのみ前記ベース層の形状より後退する後退部を設けるとともに、前記ベース電極の他の辺が〈０１−１〉方向、〈０−１−１〉方向、及び、〈０−１１〉方向となり、前記ベース電極が５角形であることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項２】
前記ＩｎＰ層と前記ベース層との間に、少なくともＩｎＧａＡｓ層を介在させたことを特徴とする請求項１記載のヘテロ接合バイポーラトランジスタ。
【請求項３】
前記ＩｎＰ層と前記ＩｎＧａＡｓ層との間に、両者の中間の禁制帯幅を有するＩｎＧａＡｓＰ層を介在させたことを特徴とする請求項２記載のヘテロ接合バイポーラトランジスタ。
【請求項４】
コレクタアップ型ヘテロ接合バイポーラトランジスタのエミッタ層の少なくとも一部をＩｎＰ層で構成すると共に、前記ＩｎＰ層上方にベース層及びベース電極を構成し、前記ベース電極は〈０１０〉方向及び〈００１〉方向の辺を有するベース引出領域を有し、前記ＩｎＰ層の一部であって、前記ベース引出領域直下にのみ前記ベース層の形状より後退する後退部を設けるとともに、前記ベース電極の他の辺が〈０１−１〉方向、〈０−１−１〉方向、及び、〈０−１１〉方向となり、前記ベース電極が５角形であることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項５】
エミッタアップ型ヘテロ接合バイポーラトランジスタのコレクタ層の少なくとも一部をＩｎＰ層で構成すると共に、前記ＩｎＰ層上方にベース層及びベース電極を構成し、前記ベース電極は〈０１０〉方向及び〈００１〉方向の辺を有するベース引出領域を有し、前記ＩｎＰ層の一部であって、前記ベース引出領域直下のみが前記ベース層の形状より後退するようにエッチングして後退部を形成するとともに、前記ベース電極の他の辺が〈０１−１〉方向、〈０−１−１〉方向、及び、〈０−１１〉方向となり、前記ベース電極が５角形であることを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項６】
前記ＩｎＰ層と前記ベース層との間に、少なくともＩｎＧａＡｓ層を介在させたことを特徴とする請求項５記載のヘテロ接合バイポーラトランジスタの製造方法。
【請求項７】
前記ＩｎＰ層と前記ＩｎＧａＡｓ層との間に、両者の中間の禁制帯幅を有するＩｎＧａＡｓＰ層を介在させたことを特徴とする請求項６記載のヘテロ接合バイポーラトランジスタの製造方法。
【請求項８】
コレクタアップ型ヘテロ接合バイポーラトランジスタのエミッタ層の少なくとも一部をＩｎＰ層で構成すると共に、前記ＩｎＰ層上方にベース層及びベース電極を構成し、前記ベース電極は〈０１０〉方向及び〈００１〉方向の辺を有するベース引出領域を有し、前記ＩｎＰ層の一部であって、前記ベース引出領域直下のみが前記ベース層の形状より後退するようにエッチングして後退部を形成するとともに、前記ベース電極の他の辺が〈０１−１〉方向、〈０−１−１〉方向、及び、〈０−１１〉方向となり、前記ベース電極が５角形であることを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項９】
前記後退部は、ＨＣｌ及びＨ3 ＰＯ4 からなるエッチャントを用いて形成されることを特徴とする請求項５乃至８のいずれか１項に記載のヘテロ接合バイポーラトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はヘテロ接合バイポーラトランジスタ及びその製造方法に関するものであり、特に、ＩｎＰ／ＩｎＧａＡｓ系ヘテロ接合バイポーラトランジスタ（ＨＢＴ）におけるベース／コレクタ間寄生容量低減の手段或いはエミッタ／ベース間寄生容量低減の手段に特徴のあるヘテロ接合バイポーラトランジスタ及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、ＧａＡｓやＩｎＧａＡｓ等の電子移動度の大きなIII-Ｖ族化合物半導体を用いたヘテロ接合バイポーラトランジスタ等の化合物半導体装置は、高周波素子或いは高速スイッチング素子として広く用いられている。
【０００３】
しかし、ＧａＡｓ等のIII-Ｖ族化合物半導体を用いたＨＢＴにおいては、Ｓｉバイポーラトランジスタとは異なり、イオン注入技術が発達していないため、イオン注入法によって高不純物濃度の外部ベース引出領域を形成することが困難であり、そのため、メサ型構造を余儀なくされている。
【０００４】
ここで、図６を参照して、従来のｎｐｎエミッタアップ型のＩｎＰ／ＩｎＧａＡｓ系ＨＢＴを説明する。
図６参照
まず、半絶縁性ＩｎＰ基板３１上に、有機金属気相成長法（ＭＯＶＰＥ法）を用いて、ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓサブコレクタ層３２、ｉ型Ｉｎ0.53Ｇａ0.47Ａｓ真性コレクタ層３３、ｐ+ 型Ｉｎ0.53Ｇａ0.47Ａｓベース層３４、ｎ型ＩｎＰエミッタ層３５、ｎ+ 型ＩｎＰ第２エミッタ層３６、及び、ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層３７を順次エピタキシャル成長させる。
【０００５】
次いで、ＷＳｉからなるエミッタ電極３８をマスクとしてｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層３７乃至ｎ型ＩｎＰエミッタ層３５をエッチングしてエミッタメサを形成してｐ+ 型Ｉｎ0.53Ｇａ0.47Ａｓベース層３４を露出させ、次いで、ベース電極３９をエミッタ電極３８及びエミッタメサにおける段切れを利用してエミッタ電極３８に対して自己整合的に形成する。
【０００６】
次いで、ベース電極３９、ｐ+ 型Ｉｎ0.53Ｇａ0.47Ａｓベース層３４、ｉ型Ｉｎ0.53Ｇａ0.47Ａｓ真性コレクタ層３３、及び、ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓサブコレクタ層３２の一部をエッチングしてベースメサを形成し、次いで、フォトレジストパターンを利用したリフトオフ法によってコレクタ電極４０を形成することによってＨＢＴの基本構造が完成する。
【０００７】
この様な電子デバイスにとって、寄生抵抗の低減は素子の高性能化にとって本質的な問題となるが、真性な速度性能が高いＩｎＰ／ＩｎＧａＡｓ系ＨＢＴにおいては、ベース／コレクタ間容量やエミッタ／ベース間容量等の寄生容量や抵抗の影響をより受けやすくなる。
【０００８】
例えば、ＨＢＴの動作特性を表す指標となる最大発振周波数ｆmax は、ｆT を遮断周波数、ＲB をベース抵抗、ＣBCをベース／コレクタ間容量とすると、
ｆmax ＝｛ｆT ／（８πＲB ・ＣBC）｝1/2 
で表され、ベース抵抗ＲB が小さいほど、且つ、寄生容量となるベース／コレクタ間容量ＣBCが小さいほど、最大発振周波数ｆmax を大きくすることができる。
【０００９】
したがって、最大発振周波数ｆmax を大きくするためにはベース／コレクタ間容量ＣBCを小さくする必要があり、ＧａＡｓ系ＨＢＴにおいては、そのためにベース引出電極の直下に酸素等をイオン注入して不活性化することが行われている。
【００１０】
【発明が解決しようとする課題】
しかし、ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴの場合、ＧａＡｓ系半導体装置に比べてイオン注入技術が未発達であり、ベース引出電極直下のコレクタ層（コレクタアップ型の場合には、エミッタ層）を十分不活性化することができず、したがって、ベース／コレクタ間容量ＣBC或いはエミッタ／ベース間容量ＣEBを十分低減することができなかった。
【００１１】
したがって、本発明は、ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴのベース／コレクタ間容量ＣBC或いはエミッタ／ベース間容量ＣEBを低減することを目的とする。
【００１２】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
なお、図１（ａ）は、ベース電極の形状を示す平面図であり、また、図１（ｂ）は図１（ａ）のＡ−Ａ′を結ぶ一点鎖線に沿った概略的断面図である。
図１（ａ）及び（ｂ）参照
（１）本発明は、ヘテロ接合バイポーラトランジスタにおいて、エミッタアップ型ヘテロ接合バイポーラトランジスタのコレクタ層１の少なくとも一部をＩｎＰ層２で構成すると共に、ＩｎＰ層２上方にベース層４及びベース電極８を構成し、ベース電極８は〈０１０〉方向及び〈００１〉方向の辺を有するベース引出領域を有し、ＩｎＰ層２の一部であって、ベース引出領域直下にのみベース層４の形状より後退する後退部１０を設けるとともに、ベース電極８の他の辺が〈０１−１〉方向、〈０−１−１〉方向、及び、〈０−１１〉方向となり、ベース電極８が５角形であることを特徴とする。
【００１３】
この様に、コレクタを構成するＩｎＰ層２の一部であって、ベース引出領域直下にのみベース層４の形状より後退する後退部１０を設けることによって、イオン注入法を用いることなく、ベース引出領域に伴うベース／コレクタ間容量ＣBCを十分低減することができる。
特に、ベース電極８の他の辺が〈０１−１〉方向、〈０−１−１〉方向、及び、〈０−１１〉方向となり、前記ベース電極８が５角形とすることによって、｛０１０｝面によって構成される領域のみを選択に除去して後退部１０を構成することができる。
なお、この場合のＩｎＰ層２は、コレクタ層１の一部を構成するものでも、或いは、コレクタ層１の全体を構成するものであっても良い。
【００１４】
なお、この場合の｛０１０｝面とは、（０１０）面だけではなく、（００１）面、（０−１０）面、或いは、（００−１）面等の（０１０）面と結晶学的に等価な全ての面を意味するものであり、通常は、成長基板の主面を｛１００｝面と表示しているので、ベースメサ９の側面を｛０１０｝面とするものである。
また、本明細書においては、明細書作成の便宜上、“１バー”で表記されるべき指数を“−１”で表記する。
【００１５】
（２）また、本発明は、上記（１）において、ＩｎＰ層２とベース層４との間に少なくともＩｎＧａＡｓ層３を介在させたことを特徴とする。
【００１６】
この様に、ＩｎＰ層２とベース層４との間に、ＩｎＰ層２よりも禁制帯幅の小さなＩｎＧａＡｓ層３を介在させることによって、エミッタ層５から注入されたキャリアに対するベース／コレクタ接合のバリアの実効的高さを低くすることができ、それによって、キャリアの到達効率を高めることができる。
【００１７】
（３）また、本発明は、上記（２）において、ＩｎＰ層２とＩｎＧａＡｓ層３との間に、両者の中間の禁制帯幅を有するＩｎＧａＡｓＰ層を介在させたことを特徴とする。
【００１８】
この様に、ＩｎＰ層２とＩｎＧａＡｓ層３との間に、両者の中間の禁制帯幅を有するＩｎＧａＡｓＰ層を介在させることによって、エミッタ層５から注入されたキャリアに対するベース／コレクタ接合のバリアの実効的高さをより低くすることができ、キャリアの到達効率をより高めることができる。
【００１９】
（４）また、本発明は、ヘテロ接合バイポーラトランジスタにおいて、コレクタアップ型ヘテロ接合バイポーラトランジスタのエミッタ層５の少なくとも一部をＩｎＰ層６で構成すると共に、ＩｎＰ層６上方にベース層４及びベース電極８を構成し、ベース電極８は〈０１０〉方向及び〈００１〉方向の辺を有するベース引出領域を有し、ＩｎＰ層６の一部であって、ベース引出領域直下にのみベース層４の形状より後退する後退部を設けるとともに、ベース電極８の他の辺が〈０１−１〉方向、〈０−１−１〉方向、及び、〈０−１１〉方向となり、ベース電極８が５角形であることを特徴とする。
【００２０】
この様に、エミッタを構成するＩｎＰ層６の一部であって、ベース引出領域直下にのみベース層４の形状より後退する後退部を設けることによって、イオン注入法を用いることなく、ベース引出領域に伴うエミッタ／ベース間容量ＣEBを十分低減することができる。  なお、この場合のＩｎＰ層６は、エミッタ層５の一部を構成するものでも、或いは、エミッタ層５の全体を構成するものであっても良い。
この場合も、ベース電極８の他の辺が〈０１−１〉方向、〈０−１−１〉方向、及び、〈０−１１〉方向となり、前記ベース電極８が５角形とすることによって、｛０１０｝面によって構成される領域のみを選択に除去して後退部１０を構成することができる。
【００２３】
（５）また、本発明は、ヘテロ接合バイポーラトランジスタの製造方法において、エミッタアップ型ヘテロ接合バイポーラトランジスタのコレクタ層１の少なくとも一部をＩｎＰ層２で構成すると共に、ＩｎＰ層２上方にベース層４及びベース電極８を構成し、ベース電極８は〈０１０〉方向及び〈００１〉方向の辺を有するベース引出領域を有し、ＩｎＰ層２の一部であって、ベース引出領域直下のみがベース層４の形状より後退するようにエッチングして後退部１０を形成するとともに、前記ベース電極の他の辺が〈０１−１〉方向、〈０−１−１〉方向、及び、〈０−１１〉方向となり、前記ベース電極が５角形であることを特徴とする。
【００２４】
この様に、コレクタ層１の少なくとも一部をＩｎＰ層２で構成し、ＩｎＰ層２の特定の結晶面を優先的にエッチングするエッチング液を用いてエッチングすることによって、ＩｎＰ層２の一部であって、ベース引出領域直下のみをベース層４の形状より後退するようにエッチングして後退部１０を再現性良く形成することができる。
特に、ベース電極８の形状を、ベースメサ９の側面の一部が｛０１０｝面によって構成されるように成形することによって、ＩｎＰ層２の｛０１０｝面を優先的にエッチングするエッチング液を用いることによって、後退部１０を｛０１０｝面を形成した領域に制御性良く形成することができる。
【００２５】
（６）また、本発明は、上記（５）において、ＩｎＰ層２とベース層４との間に少なくともＩｎＧａＡｓ層３を介在させたことを特徴とする。
【００２６】
（７）また、本発明は、上記（６）において、ＩｎＰ層２とＩｎＧａＡｓ層３との間に、両者の中間の禁制帯幅を有するＩｎＧａＡｓＰ層を介在させたことを特徴とする。
【００２７】
（８）また、本発明は、ヘテロ接合バイポーラトランジスタにおいて、コレクタアップ型ヘテロ接合バイポーラトランジスタのエミッタ層５の少なくとも一部をＩｎＰ層６で構成すると共に、ＩｎＰ層６上方にベース層４及びベース電極８を構成し、ベース電極８は〈０１０〉方向及び〈００１〉方向の辺を有するベース引出領域を有し、ＩｎＰ層６の一部であって、ベース引出領域直下のみがベース層４の形状より後退するようにエッチングして後退部を形成するとともに、前記ベース電極の他の辺が〈０１−１〉方向、〈０−１−１〉方向、及び、〈０−１１〉方向となり、前記ベース電極が５角形であることを特徴とする。
【００２８】
この様に、エミッタ層５の少なくとも一部をＩｎＰ層６で構成し、ＩｎＰ層６の特定の結晶面を優先的にエッチングするエッチング液を用いてエッチングすることによって、ＩｎＰ層６の一部であって、ベース引出領域直下のみをベース層４の形状より後退するようにエッチングして後退部を制御性良く形成することができる。
この場合も、ベース電極８の形状を、ベースメサ９の側面の一部が｛０１０｝面によって構成されるように成形することによって、ＩｎＰ層２の｛０１０｝面を優先的にエッチングするエッチング液を用いることによって、後退部１０を｛０１０｝面を形成した領域に制御性良く形成することができる。
【００２９】
（９）また、本発明は、上記（５）乃至（８）のいずれかにおいて、後退部は、ＨＣｌ及びＨ3 ＰＯ4 からなるエッチャントを用いて形成されることを特徴とする。
【００３０】
この様に、ＩｎＰ層２の｛０１０｝面を優先的にエッチングするＨＣｌ＋Ｈ3 ＰＯ4 からなるエッチング液を用いることによって、後退部１０を｛０１０｝面を形成した領域に制御性良く形成することができる。
【００３１】
【発明の実施の形態】
ここで、図２乃至図４を参照して、本発明の第１の実施の形態の製造工程を説明する。
なお、図３（ｃ）及び図４（ｅ）は、夫々ベース電極の形状を示す平面図であり、また、図３（ｄ）及び図４（ｆ）は、夫々図３（ｃ）及び図４（ｅ）のＡ−Ａ′を結ぶ一点鎖線に沿った概略的断面図である。
【００３２】
図２（ａ）及び（ｂ）参照
まず、〈０−１−１〉方向にオリエンテーションフラットを設けた（１００）面を主面とする半絶縁性ＩｎＰ基板１１上に、ＭＯＶＰＥ法を用いて、厚さ及び不純物濃度が、例えば、３５０ｎｍ及び１×１０19ｃｍ-3のｎ+ 型ＩｎＧａＡｓサブコレクタ層１２、厚さが、例えば、２００ｎｍでアンドープのｉ型ＩｎＰコレクタ層１３、厚さが、例えば、１００ｎｍでアンドープのｉ型ＩｎＧａＡｓコレクタ層１４、厚さ及び不純物濃度が、例えば、５０ｎｍ及び３×１０19ｃｍ-3のｐ+ 型ＩｎＧａＡｓベース層１５、厚さ及び不純物濃度が、例えば、５０ｎｍ及び３×１０17ｃｍ-3のｎ型ＩｎＰエミッタ層１６、厚さ及び不純物濃度が、例えば、２５ｎｍ及び５×１０18ｃｍ-3のｎ+ 型ＩｎＰ第２エミッタ層１７、及び、厚さ及び不純物濃度が、例えば、５０ｎｍ及び１×１０19ｃｍ-3のｎ+ 型ＩｎＧａＡｓキャップ層１８を順次成長させる。
【００３３】
なお、この場合の各ＩｎＧａＡｓ層の組成はＩｎＰに格子整合するＩｎ0.53Ｇａ0.47Ａｓであり、また、ｉ型ＩｎＧａＡｓ（Ｉｎ0.53Ｇａ0.47Ａｓ）コレクタ層１４を介在させることによって、ベース／コレクタ接合に形成される電子に対するバリアの実効的な高さを低減することができる。
【００３４】
次いで、エミッタ電極１９となる厚さが、例えば、４００ｎｍのＷＳｉ層を堆積させたのち、ＷＳｉ層をエッチングしてエミッタ電極１９を形成し、次いで、Ｈ3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏからなるエチャントを用いて、エミッタ電極１９をマスクとしてｎ+ 型ＩｎＧａＡｓキャップ層１８をエッチングし、次いで、ＨＣｌ：Ｈ3 ＰＯ4 からなるエッチャントを用いて、ｎ+ 型ＩｎＰ第２エミッタ層１７及びｎ型ＩｎＰエミッタ層１６をエッチングしてエミッタメサ２０を形成する。
【００３５】
図３（ｃ）参照
次いで、ベース引出領域の辺が〈０１０〉方向及び〈００１〉方向となり、且つ、他の辺が〈０１−１〉方向、〈０−１−１〉方向、及び、〈０−１１〉方向となる５角形の開口部を有するレジストマスク（図示せず）を設けたのち、ベース電極２１となるＰｔ／Ｔｉ／Ｐｔ／Ａｕ多層導電体膜を蒸着し、レジストマスク及びエミッタ電極１９を利用したリフトオフ法によって、エミッタ電極１９に対して自己整合的にベース電極２１を形成する。
【００３６】
図３（ｄ）参照
次いで、レジストマスク２２を用いてエミッタ／ベース界面を被覆保護したのち、Ｈ3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏからなるエチャントを用いて、ベース電極２１をマスクとして、ｐ+ 型ＩｎＧａＡｓベース層１５及びｉ型ＩｎＧａＡｓコレクタ層１４をエッチングしてベースメサ２３の一部を形成する。
【００３７】
図４（ｅ）及び（ｆ）参照
次いで、ＨＣｌ：Ｈ3 ＰＯ4 からなるエチャントを用いて、ベース電極２１をマスクとして、ｉ型ＩｎＰコレクタ層１３をエッチングしてベースメサ２３を形成する。
【００３８】
この場合、ＨＣｌ：Ｈ3 ＰＯ4 からなるエチャントは、ＩｎＰの｛０１０｝面、即ち、露出している主面としての（１００）面、ベースメサ２３の側面を構成する（０１０）面及び（００１）面を優先的にエッチングするので、ベース引出領域の直下に後退部２４が形成される。
【００３９】
次いで、図示しないものの、レジストマスク２２を除去したのち、新たなレジストパターンを利用したリフトオフ法によってＴｉ／Ｐｔ／Ａｕからなるコレクタ電極をｎ+ 型ＩｎＧａＡｓサブコレクタ層１２上に形成することによってＨＢＴの基本構造が完成する。
【００４０】
この様に、本発明の第１の実施の形態においては、コレクタ層の一部をｉ型ＩｎＰコレクタ層１３で構成し、且つ、ベース電極２１の形状を〔０１０〕方向、即ち、〈０１０〉方向と結晶学的に等価な方向を含む５角形状に成形しているので、エッチングの面方位依存性を利用することによってベース電極２１の直下の一部、即ち、ベース引出電極の直下に後退部２４を制御性良く形成することができる。
【００４１】
したがって、後退部２４によって、イオン注入法を用いることなく、ベース／コレクタ間容量ＣBCを十分低減することができるので、ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴの最大発振周波数ｆmax を大きくすることができる。
【００４２】
なお、この場合には、ｎ型ＩｎＰエミッタ層１６とｎ+ 型ＩｎＧａＡｓキャップ層１８との間に、高不純物濃度のｎ+ 型ＩｎＰ第２エミッタ層１７を設けているので、伝導帯側において、ｎ+ 型ＩｎＰ第２エミッタ層１７／ｎ+ 型ＩｎＧａＡｓキャップ層１８との間に形成されるエネルギー不連続ΔＥC によるバリアの厚さを薄くすることができ、トンネル電流が流れやすくなるので、エミッタ直列抵抗を小さくすることができる。
【００４３】
次に、図５を参照して、本発明の第２の実施の形態を説明するが、ｉ型ＩｎＰコレクタ層１３とｉ型ＩｎＧａＡｓコレクタ層１４との間に２層のｉ型ＩｎＧａＡｓＰ層を設ける以外は上記の第１の実施の形態と同様である。
なお、図５（ａ）は、ベース電極の形状を示す平面図であり、また、図５（ｂ）は、図５（ａ）のＡ−Ａ′を結ぶ一点鎖線に沿った概略的断面図である。
【００４４】
図５（ａ）及び（ｂ）参照
まず、〈０−１−１〉方向にオリエンテーションフラットを設けた（１００）面を主面とする半絶縁性ＩｎＰ基板１１上に、ＭＯＶＰＥ法を用いて、厚さ及び不純物濃度が、例えば、３５０ｎｍ及び１×１０19ｃｍ-3のｎ+ 型ＩｎＧａＡｓサブコレクタ層１２、厚さが、例えば、２００ｎｍでアンドープのｉ型ＩｎＰコレクタ層１３、厚さが、例えば、２０ｎｍでアンドープの１．０ｅＶ組成のｉ型ＩｎＧａＡｓＰ層２５、厚さが、例えば、２０ｎｍでアンドープの０．８２ｅＶ組成のｉ型ＩｎＧａＡｓＰ層２６、厚さが、例えば、６０ｎｍでアンドープのｉ型ＩｎＧａＡｓコレクタ層１４、厚さ及び不純物濃度が、例えば、５０ｎｍ及び３×１０19ｃｍ-3のｐ+ 型ＩｎＧａＡｓベース層１５、厚さ及び不純物濃度が、例えば、５０ｎｍ及び３×１０17ｃｍ-3のｎ型ＩｎＰエミッタ層１６、厚さ及び不純物濃度が、例えば、２５ｎｍ及び５×１０18ｃｍ-3のｎ+ 型ＩｎＰ第２エミッタ層１７、及び、厚さ及び不純物濃度が、例えば、５０ｎｍ及び１×１０19ｃｍ-3のｎ+ 型ＩｎＧａＡｓキャップ層１８を順次成長させる。
【００４５】
なお、この場合の各ＩｎＧａＡｓ層の組成もＩｎＰに格子整合するＩｎ0.53Ｇａ0.47Ａｓであり、また、ｉ型ＩｎＧａＡｓ（Ｉｎ0.53Ｇａ0.47Ａｓ）コレクタ層１４、０．８２ｅＶ組成のｉ型ＩｎＧａＡｓＰ層２６、及び、１．０ｅＶ組成のｉ型ＩｎＧａＡｓＰ層２５を介在させることによって、ベース／コレクタ接合に形成される電子に対するバリアの実効的な高さを段階的に効果的に低減することができる。
【００４６】
次いで、エミッタ電極１９となる厚さが、例えば、４００ｎｍのＷＳｉ層を堆積させたのち、ＷＳｉ層をエッチングしてエミッタ電極１９を形成し、次いで、Ｈ3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏからなるエチャントを用いて、エミッタ電極１９をマスクとしてｎ+ 型ＩｎＧａＡｓキャップ層１８をエッチングし、次いで、ＨＣｌ：Ｈ3 ＰＯ4 からなるエッチャントを用いて、ｎ+ 型ＩｎＰ第２エミッタ層１７及びｎ型ＩｎＰエミッタ層１６をエッチングしてエミッタメサ２０を形成する。
【００４７】
次いで、図５（ａ）に示すように、ベース引出領域の辺が〈０１０〉方向及び〈００１〉方向となり、且つ、他の辺が〈０１−１〉方向、〈０−１−１〉方向、及び、〈０−１１〉方向となる５角形の開口部を有するレジストマスク（図示せず）を設けたのち、ベース電極２１となるＰｔ／Ｔｉ／Ｐｔ／Ａｕ多層導電体膜を蒸着し、レジストマスク及びエミッタ電極１９を利用したリフトオフ法によって、エミッタ電極１９に対して自己整合的にベース電極２１を形成する。
【００４８】
次いで、レジストマスク２２を用いてエミッタ／ベース界面を被覆保護したのち、Ｈ3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏからなるエチャントを用いて、ベース電極２１をマスクとして、ｐ+ 型ＩｎＧａＡｓベース層１５及びｉ型ＩｎＧａＡｓコレクタ層１４をエッチングしてベースメサ２３の一部を形成する。
【００４９】
次いで、酒石酸：Ｈ2 Ｏからなるエチャントを用いて、ベース電極２１をマスクとして、ｉ型ＩｎＧａＡｓＰ層２６，２５をエッチングしたのち、ＨＣｌ：Ｈ3 ＰＯ4 からなるエチャントを用いてｉ型ＩｎＰコレクタ層１３をエッチングしてベースメサ２３を形成する。
【００５０】
この場合も、ＨＣｌ：Ｈ3 ＰＯ4 からなるエチャントは、ＩｎＰの｛０１０｝面、即ち、露出している主面としての（１００）面、ベースメサ２３の側面を構成する（０１０）面及び（００１）面を優先的にエッチングするので、ベース引出領域の直下に後退部２４が形成される。
【００５１】
次いで、図示しないものの、レジストマスク２２を除去したのち、新たなレジストパターンを利用したリフトオフ法によってＴｉ／Ｐｔ／Ａｕからなるコレクタ電極をｎ+ 型ＩｎＧａＡｓサブコレクタ層１２上に形成することによってＨＢＴの基本構造が完成する。
【００５２】
この様に、本発明の第２の実施の形態においては、第１の実施の形態と同様に、コレクタ層の一部をｉ型ＩｎＰコレクタ層１３で構成し、且つ、ベース電極２１の形状を〔０１０〕方向を含む５角形状に成形しているので、エッチングの面方位依存性を利用することによってベース電極２１の直下の一部、即ち、ベース引出電極の直下に後退部２４を制御性良く形成することができる。
【００５３】
また、この第２の実施の形態においては、ｉ型ＩｎＧａＡｓコレクタ層１４とｉ型ＩｎＰコレクタ層１３との間に、０．８２ｅＶ組成のｉ型ＩｎＧａＡｓＰ層２６及び１．０ｅＶ組成のｉ型ＩｎＧａＡｓＰ層２５を介在させているので、第１の実施の形態よりもベース／コレクタ接合に形成される電子に対するバリアの実効的な高さを効果的に低減することができる。
【００５４】
以上、本発明の各実施の形態を説明してきたが、本発明は、上記の各実施の形態の構成に限られるものではなく、上記の各実施の形態におけるエミッタアップ型のヘテロ接合バイポーラトランジスタ以外に、コレクタアップ型のヘテロ接合バイポーラトランジスタにも適用されるものである。
【００５５】
この場合には、例えば、〈０−１−１〉方向にオリエンテーションフラットを設けた（１００）面を主面とする半絶縁性ＩｎＰ基板上に、ＭＯＶＰＥ法を用いて、ｎ+ 型ＩｎＧａＡｓサブエミッタ層、ｎ+ 型ＩｎＰ第２エミッタ層、ｎ型ＩｎＰエミッタ層、ｐ+ 型ＩｎＧａＡｓベース層、ｉ型ＩｎＧａＡｓコレクタ層、及び、ｎ+ 型ＩｎＧａＡｓサブコレクタ層を順次成長させる。
【００５６】
次いで、コレクタ電極となるＴｉ／Ｐｔ／Ａｕ多層導電体膜を堆積させたのち、エッチングすることによってコレクタ電極を形成し、次いで、ＨＣｌ：Ｈ3 ＰＯ4 からなるエッチャントを用いて、コレクタ電極をマスクとしてｎ+ 型ＩｎＧａＡｓサブコレクタ層及びｉ型ＩｎＧａＡｓコレクタ層をエッチングしてコレクタメサを形成する。
【００５７】
次いで、ベース引出領域の辺が〈０１０〉方向及び〈００１〉方向となり、且つ、他の辺が〈０１−１〉方向、〈０−１−１〉方向、及び、〈０−１１〉方向となるとなる５角形の開口部を有するレジストマスクを設けたのち、ベース電極となるＰｔ／Ｔｉ／Ｐｔ／Ａｕ多層導電体膜を蒸着し、レジストマスク及びコレクタ電極を利用したリフトオフ法によって、コレクタ電極に対して自己整合的にベース電極を形成する。
【００５８】
次いで、新たなレジストマスクを用いてコレクタ／ベース界面を被覆保護したのち、Ｈ3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏからなるエチャントを用いて、ベース電極をマスクとして、ｐ+ 型ＩｎＧａＡｓベース層をエッチングしてベースメサを形成する。
【００５９】
次いで、ＨＣｌ：Ｈ3 ＰＯ4 からなるエチャントを用いて、ベース電極をマスクとして、ｎ型ＩｎＰエミッタ層及びｎ+ 型第２エミッタ層をエッチングしてベース引出領域の直下に後退部を形成したのち、新たなレジストパターンを利用したリフトオフ法によってＷＳｉからなるエミッタ電極をｎ+ 型ＩｎＧａＡｓサブエミッタ層上に形成することによってコレクタアップ型ＨＢＴの基本構造が完成する。
【００６０】
この場合には、後退部を設けることによって、エミッタ／ベース間容量ＣEBを低減することができ、それによってエミッタ／ベース間容量ＣEBに起因する遅延を低減して素子の動作速度を大きくすることができる。
【００６１】
また、この様なコレクタアップ型の場合には、第１の実施の形態と同様にコレクタ層をｉ型ＩｎＧａＡｓ層／ｉ型ＩｎＰ層で構成し、コレクタ電極の形状を〔０１０〕方向、即ち、〈０１０〉方向と結晶学的に等価な方向を含む形状に形成して、ｉ型ＩｎＰコレクタ層に後退部を形成しても良く、この場合には、ｉ型ＩｎＰコレクタ層を動作に必要な最小限の大きさとすることによって、ベース／コレクタ間容量ＣBCも低減することができると共に、ｎ+ 型ＩｎＧａＡｓサブコレクタ層を大きくして直列抵抗を十分低減することができる。
【００６２】
また、上記の各実施の形態においてはエミッタ層としてＩｎＰを用いているが、ＩｎＰの代わりにＩｎＡｌＡｓを用いても良いものであり、また、ｎｐｎ型ＨＢＴに限られるものではなく、ｐｎｐ型ＨＢＴにも適用されるものである。
【００６３】
また、本発明の実施の形態の説明においては、説明を簡単にするために単体のＨＢＴとして説明しているが、実際には、集積化して使用する場合が多く、その場合には、素子間分離のために、メサ分離等の分離手段を設けることが必要になる。
【００６４】
【発明の効果】
本発明によれば、ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴにおいて、ベース電極の形状を利用した異方性エッチングによりベース電極直下の一部に後退部を設けているので、イオン注入法を用いることなくベース／コレクタ間容量ＣBC或いはエミッタ／ベース間容量ＣEBを低減することができ、ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴの特性向上、信頼性向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の途中までの製造工程の説明図である。
【図４】本発明の第１の実施の形態の図３以降の製造工程の説明図である。
【図５】本発明の第２の実施の形態の説明図である。
【図６】従来のＨＢＴの説明図である。
【符号の説明】
１  コレクタ層
２  ＩｎＰ層
３  ＩｎＧａＡｓ層
４  ベース層
５  エミッタ層
６  ＩｎＰ層
７  エミッタ電極
８  ベース電極
９  ベースメサ
１０  後退部
１１  半絶縁性ＩｎＰ基板
１２  ｎ+ 型ＩｎＧａＡｓサブコレクタ層
１３  ｉ型ＩｎＰコレクタ層
１４  ｉ型ＩｎＧａＡｓコレクタ層
１５  ｐ+ 型ＩｎＧａＡｓベース層
１６  ｎ型ＩｎＰエミッタ層
１７  ｎ+ 型ＩｎＰ第２エミッタ層
１８  ｎ+ 型ＩｎＧａＡｓキャップ層
１９  エミッタ電極
２０  エミッタメサ
２１  ベース電極
２２  レジストマスク
２３  ベースメサ
２４  後退部
２５  ｉ型ＩｎＧａＡｓＰ層
２６  ｉ型ＩｎＧａＡｓＰ層
３１  半絶縁性ＩｎＰ基板
３２  ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓサブコレクタ層
３３  ｉ型Ｉｎ0.53Ｇａ0.47Ａｓ真性コレクタ層
３４  ｐ+ 型Ｉｎ0.53Ｇａ0.47Ａｓベース層
３５  ｎ型ＩｎＰエミッタ層
３６  ｎ+ 型ＩｎＰ第２エミッタ層
３７  ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層
３８  エミッタ電極
３９  ベース電極
４０  コレクタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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