(57)【特許請求の範囲】
【請求項１】
スクライブ領域とこのスクライブ領域によって区画されたチップ領域とを備えるウェハのうち、上記チップ領域に半導体デバイス用のデバイスパターンを形成し、上記スクライブ領域に複数のＣＭＰモニタパターンを形成する第１の工程と、
上記チップ領域及び上記スクライブ領域に被研磨層を形成する第２の工程と、
上記ＣＭＰモニタパターンを用いて上記被研磨層の膜厚を管理しつつ、上記被研磨層を化学的機械的研磨により平坦化研磨する第３の工程と、
を備える半導体装置の製造方法であって、
上記チップ領域は、ＤＲＡＭ領域、フラッシュメモリ領域などパターン密度が周囲よりも相対的に高い高密度領域を少なくとも１つ含み、
上記ＣＭＰモニタパターンは、
上記スクライブ領域であって上記高密度領域の近傍領域の内に形成される第１ＣＭＰモニタパターンと、
上記スクライブ領域であって上記高密度領域から離れた上記近傍領域の外に形成される第２ＣＭＰモニタパターンと、を含む半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記第１ＣＭＰモニタパターンを前記高密度領域の端から１０００μｍ以内の範囲に、前記第２ＣＭＰモニタパターンを前記高密度領域の端から１０００μｍを超える範囲に形成する
半導体装置の製造方法。
【請求項３】
スクライブ領域とこのスクライブ領域によって区画されたチップ領域とを備えるウェハに配置され、化学的機械的研磨時に被研磨層の膜厚を測定するためのＣＭＰモニタパターン、に対応するＣＭＰモニタ用マスクパターンを含む露光用のマスクパターンの設計方法であって、
品種、チップサイズ、ブロック構成などの品種処理情報から上記スクライブ領域に対応するスクライブ対応領域を設定する第１の手段と、
上記チップ領域に形成される機能ブロックについての機能ブロック配置情報から、ＤＲＡＭ領域、フラッシュメモリ領域などパターン密度が周囲よりも相対的に高い高密度領域に対応する高密度マクロ領域を抽出する第２の手段と、
設定された上記スクライブ対応領域を、上記高密度マクロ領域の近傍領域の内に位置する第１マスク領域と、上記第１マスク領域以外であって、上記高密度マクロ領域の近傍領域の外に位置する第２マスク領域とに分割する第３の手段と、
第１ＣＭＰモニタパターンに対応する第１ＣＭＰモニタ用マスクパターンを上記第１マスク領域内に配置し、第２ＣＭＰモニタパターンに対応する第２ＣＭＰモニタ用マスクパターンを上記第２マスク領域内に配置する第４の手段と、
を備えるマスクパターンの設計方法。
【請求項４】
コンピュータにより、スクライブ領域とこのスクライブ領域によって区画されたチップ領域とを備えるウェハに配置され、化学的機械的研磨時に被研磨層の膜厚を測定するためのＣＭＰモニタパターン、に対応するＣＭＰモニタ用マスクパターンを含む露光用のマスクパターン設計のためのプログラムであって、
上記コンピュータを、
品種、チップサイズ、ブロック構成などの品種処理情報から上記スクライブ領域に対応するスクライブ対応領域を設定する第１の手段、
上記チップ領域に形成される機能ブロックについての機能ブロック配置情報から、ＤＲＡＭ領域、フラッシュメモリ領域などパターン密度が周囲よりも相対的に高い高密度領域に対応する高密度マクロ領域を抽出する第２の手段、
設定された上記スクライブ対応領域を、上記高密度マクロ領域の近傍領域の内に位置する第１マスク領域と、上記第１マスク領域以外であって、上記高密度マクロ領域の近傍領域の外に位置する第２マスク領域とに分割する第３の手段、及び、
第１ＣＭＰモニタパターンに対応する第１ＣＭＰモニタ用マスクパターンを上記第１マクロ領域内に配置し、第２ＣＭＰモニタパターンに対応する第２ＣＭＰモニタ用マスクパターンを上記第２マクロ領域内に配置する第４の手段、
として機能させるプログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法、半導体装置の製造に用いるマスクパターンの設計方法及びマスクパターン設計のためのプログラムに関する。特に、被研磨層の膜厚を管理しつつ化学的機械的研磨により被研磨層に平坦化研磨を行う半導体装置の製造方法、この製造方法に用いる露光用のマスクパターンの設計方法及びそのためのプログラムに関する。
【０００２】
【従来の技術】
近年の半導体集積回路技術において、ウェハ表面上に形成した配線や回路素子によって生じた段差を低減する平坦化技術をとしては、化学機械研磨法（以下、ＣＭＰ法ともいう。またＣＭＰ法による研磨をＣＭＰ研磨ともいう）が知られている（持公平５−３００５２号、特開平７−２８５０５０号公報等参照）。
【０００３】
図５に示すＣＭＰ装置１７は、回転円盤１１とこの回転円盤１１に対向して配置される研磨ヘッド１５とを備える。回転円盤１１には図示しない粘着剤により研磨布１２が貼り付けられ、研磨ヘッド１５には、図示しない粘着剤によりパッキング材１４が貼り付けられている。
このような装置を用いてＣＭＰ法を行う場合、表面（図中下面）に被研磨層が形成された半導体ウェハ１３を、真空吸着力あるいは水の表面張力によってパッキング剤１４に保持する。次いで、回転円盤１１及び研磨ヘッド１５を、それぞれの回転軸の周りに回転させる。そして、回転円盤１１上に研磨剤１６を供給しながら、回転円盤１１に対して研磨ヘッド１５を所定の圧力で押しつける。これによって、半導体ウェハ１３表面の被研磨層がＣＭＰ研磨される。
【０００４】
図６は、このようなＣＭＰ研磨を行う半導体装置の製造工程の一例を示す図である。まず図６（ａ）に示すように、シリコン基板２１の表面層に窒化シリコン膜２４をマスクとして酸化膜２２を形成し、この酸化膜２２の下層に第１の拡散層２３を形成する。次に、図６（ｂ）に示すように、酸化膜２２上に電極２５を形成し、窒化シリコン膜２４が除去された露出面に第２の拡散層２６を形成する。その後、図６（ｃ）に示すように、層間絶縁膜２７を形成してこの状部に第１の配線２８を形成する。次いで、図６（ｄ）に示すように、第１の配線２８を覆う状態で層間絶縁膜２９を形成する。しかる後、図６（ｅ）に示すように、上述のＣＭＰ研磨を行い、層間絶縁膜２９の表面を平坦化する。以上の後、図６（ｆ）に示すように、層間絶縁膜２９上に第２の配線３０を形成する。
【０００５】
ここで、第２の配線３０を形成する前には、エッチングで配線間を垂直方向に接続するためコンタクトホール２９Ｈを層間絶縁膜２９に形成する。この場合、層間絶縁膜２９の膜厚が厚いと、コンタクトホール２９Ｈが第１の配線２８にまで到達せず、接続不良となる。逆に、層間絶縁膜２９の厚さが薄いと、コンタクトホール２９Ｈが第１の配線２８を突き抜けてしまい、抵抗値が上昇するなどの問題が発生する。そこで、図６（ｅ）を用いて説明した層間絶縁膜２９を平坦化する工程においては、製品管理上、ＣＭＰ研磨を行う際に、第１の配線２８上における層間絶縁膜２９の膜厚を測定し、層間絶縁膜２９の成膜時の膜厚（形成膜厚）、研磨量、研磨後の膜厚を検知しておく必要がある。
【０００６】
その具体的手法として、例えば、特開平１１−２１９９２２号公報では、第１の配線２８と同一レイヤーに膜厚測定用のＣＭＰモニタパターンを設けることで、このＣＭＰモニタパターン上において層間絶縁膜２９の膜厚を測定し、これによって研磨前後における膜厚の管理を行えることが開示されている。
【０００７】
即ち、図７は、ウェハ上（即ち半導体基板上）におけるＣＭＰモニタパターンの配置例を示す図である。この図に示すように、ウェハ１の表面側は、スクライブライン３によって複数のチップ領域に分割されている。そして、上方から見た平面形状が四辺形のＣＭＰモニタパターン８，９が、このスクライブライン３内の中央部やチップ領域５内に設けられている。チップ領域５内のＣＭＰモニタパターン８は、各機能ブロック領域５ａの内部や周縁部、さらには、機能ブロック領域５ａに隣接し設けられている。
【０００８】
このようなＣＭＰモニタパターン８，９の形成から平坦化工程までを、図８の要部断面図を用いて説明する。まず、図８（ａ）に示すように、シリコンからなるウェハ１の表面に酸化シリコンからなる下地絶縁膜２を形成し、この下地絶縁膜２の表面層をエッチングしてスクライブライン３を形成する。この際、スクライブライン３の中央付近に、島状パターン４を残す。またこれによって、ウェハ１の表面側を各チップ領域５に分割する。なお、図面においては１本のスクライブラインとその両側に配置される２つのチップ領域５を示している。次に、図８（ｂ）に示すように、下地絶縁膜２上にアルミニウムやポリシリコンからなる配線層６を形成する。その後、図８（ｃ）に示すように、配線層６をパターニングすることによって、線上の配線７及び四辺形のＣＭＰモニタパターン８，９を形成する。ここで、配線７はチップ領域５内に形成され、ＣＭＰモニタパターン８，９はスクライブライン３内に島状パターン４の上部あるいはチップ領域５内に形成される。なお、チップ領域５に形成される配線７は一様の密度に形成される訳ではない。そこで、本図では、図中左側には配線７が比較的密に形成され、図中右側には配線７が比較的疎に形成されるように記載してある。
そして、この配線７を覆う状態で、表面平坦な絶縁膜をウェハ１上に形成する場合には、まず図８（ｄ）に示すように、配線７及びモニタパターン８，９を覆う状態で下地絶縁膜２上に酸化シリコンからなる層間絶縁膜１０を形成する。次いで、ＣＭＰモニタパターン８，９上における層間絶縁膜１０の膜厚を測定しつつ、この層間絶縁膜１０をＣＭＰ研磨する（図８（ｅ）参照）。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記のような化学機械研磨法は、その平坦性において下地のパターン依存性を持っている。つまり、下地のパターン密度が低い部分においては、パターン密度の高い部分のよりも研磨速度が速くなり、パターン密度の高い部分の厚さが相対的に厚く、パターン密度の低い部分の厚さが相対的に薄くなる。
このため、ＣＭＰ研磨後は、スクライブライン３上に配置されたＣＭＰモニタパターン９や、チップ領域５に配置されたＣＭＰモニタパターン８の上の層間絶縁膜１０の膜厚は、その周囲のチップ領域５に配置される配線７の粗密によって異なる値になる。例えば、図８（ｅ）に即して言えば、比較的配線７のパターン密度が高い図中左側のチップ領域においては、層間絶縁膜１０の厚さが厚くされ、比較的配線７のパターン密度が低い図中右側のチップ領域においては、層間絶縁膜１０の厚さが薄くされる。
【００１０】
従って、スクライブライン３上の１個所に配置されたＣＭＰモニタパターン９上の層間絶縁膜１０の膜厚ｄ１を測定しただけでは、そのウェハ全体あるいはチップ領域５全体における層間絶縁膜１０の膜厚を把握することはできず、また測定した値が層間絶縁膜１０の膜厚分布のどの位置にあるかを把握することもできない。このため、この測定値に基づいて層間絶縁膜１０の研磨膜厚を管理し、測定箇所付近における膜厚を管理の規格範囲に入れるようにしても、その他の部分の膜厚が規格範囲を超える場合がある。
【００１１】
一方、チップ領域５内に配置した複数のＣＭＰモニタパターン８を用いて層間絶縁膜１０の膜厚ｄ２，ｄ３等を測定する場合には、測定自身は良好に行える。しかし、これによって、チップ領域５内における配線形成可能な面積が減少するため、半導体装置の回路設計に制約が加えられて、回路設計の自由度が低下したり、チップサイズを大きくせざるを得なくなってコストアップとなる。
また、スクライブライン３内に多数のＣＭＰモニタパターンを配置し、これらを用いて測定した膜厚の平均値を求めてこれを用いることも考えられる。しかし、スクライブライン３上にも、ＣＭＰモニタパターン９のみならず、各種のモニタパターンや検査パターンを形成されるため、多数のＣＭＰモニタパターン９を形成すると、これらのパターン形成が困難になるなどの制約が生じる。
【００１２】
ところで、半導体基板上に回路やＣＭＰモニタパターンなどのパターンを形成するには、露光用のフォトマスクを多数用いる。これらのフォトマスクのマスクパターンをコンピュータプログラムを用いて設計するに当たっては、データ処理上、図９に示すようにする。即ち、各チップ領域に形成する回路等のパターンに対応するマスクパターン（チップ領域マスクパターン）５１を作成する（図９（ａ）参照）。一方、スクライブ領域などに形成するＣＭＰモニタパターン用のマスクパターン５４や、その他のモニタパターンや検査パターンに対応するマスクパターン５５、フォトマスクのアライメントのためのマスクパターン５６などを含み、スクライブ領域のパターニングや半導体装置の製造プロセスで用いるためのプロセスマスクパターン５３を作成する（図９（ｂ）参照）。その後、これらのパターン５１，５３を併せて、フォトマスクのマスクパターン５７のデータとする（図９（ｃ）参照）。このマスクパターン５７のデータを用いて各々のフォトマスクを形成し、各フォトマスクに形成されているアライメントマークで位置決めし、露光して、半導体基板上に所望の回路やＣＭＰモニタパターンなどのパターンを順次形成して行く。
【００１３】
このようなフォトマスクのマスクパターン設計のうち、プロセスマスクパターン５３のデータ作成は、例えば、図１０に示すように行われる。即ち、品種、チップサイズ、ブロック構成、配置チップ数などの品種処理情報６１から、ステップＳ６２においてスクライブ領域に対応するスクライブ対応領域を設定する。次いで、ステップＳ６４において、プロセスマスクパターン５３の作成基準６３に基づき、ステップＳ６２で設定したスクライブ対応領域のうち適切な位置に、ＣＭＰモニタパターン用のマスクパターン５４や、その他のモニタパターンや検査パターンに対応するマスクパターン５５、フォトマスクのアライメントのためのマスクパターン５６などを配置する。これにより、プロセス領域マスクパターン５３のデータが出来上がる。なお、作成基準６３には、これらのマスクパターン５４，５５，５６の作成ルールや、ＣＭＰモニタパターンの配置基準などのルールも含まれている。
【００１４】
しかしながら、このようにしてプロセス領域マスクパターン５３のデータを作成する場合には、例えば、図９（ａ）に示すように、チップ領域マスクパターン５１に、ＤＲＡＭ領域に対応するＤＲＡＭマクロ領域５２など、配線や誘電体などのパターンの密度が高い高密度領域に対応する高密度マクロ領域が含まれている場合にも、これらの情報を参照していないため、この高密度マクロ領域の配置に応じてＣＭＰモニタ用マスクパターン５４を適切な位置に配置することはできなかった。
【００１５】
本発明は上記のような問題点を解決するためになされたもので、研磨・平坦化された絶縁膜の膜厚をより適切に測定することができる半導体装置の製造方法、この製造方法に用いる露光用のマスクパターンの設計方法及びそのためのプログラムを提供することを目的とする。
【００１６】
【課題を解決するための手段、作用及び効果】
しかしその解決手段は、スクライブ領域とこのスクライブ領域によって区画されたチップ領域とを備えるウェハのうち、上記チップ領域に半導体デバイス用のデバイスパターンを形成し、上記スクライブ領域に複数のＣＭＰモニタパターンを形成する第１の工程と、上記チップ領域及び上記スクライブ領域に被研磨層を形成する第２の工程と、上記ＣＭＰモニタパターンを用いて上記被研磨層の膜厚を管理しつつ、上記被研磨層を化学的機械的研磨により平坦化研磨する第３の工程と、を備える半導体装置の製造方法であって、上記チップ領域は、ＤＲＡＭ領域、フラッシュメモリ領域などパターン密度が周囲よりも相対的に高い高密度領域を少なくとも１つ含み、上記ＣＭＰモニタパターンは、上記スクライブ領域であって上記高密度領域の近傍領域の内に形成される第１ＣＭＰモニタパターンと、上記スクライブ領域であって上記高密度領域から離れた上記近傍領域の外に形成される第２ＣＭＰモニタパターンと、を含む半導体装置の製造方法である。
【００１７】
上記したように、ＣＭＰ法による研磨では、パターン密度の高い領域では、研磨後の被研磨層（残膜の膜厚）が厚くなり、これより相対的に密度の低い領域では研磨後の厚さが薄くなる傾向にある。つまり、被研磨層のうち、チップ領域の高密度領域に位置する部分では厚くなり、その他の部分では薄くなる傾向が現れる。
これに対し、本発明では、スクライブ領域のうち、高密度領域の近傍領域の内に第１ＣＭＰモニタパターンを、高密度領域から離れた近傍領域の外に第２ＣＭＰモニタパターンをそれぞれ形成している。第１ＣＭＰモニタパターンの位置する高密度領域の近傍領域の内では、高密度領域の影響で被研磨層の厚さが相対的に厚くなる。一方、第２ＣＭＰモニタパターンの位置する高密度領域から離れた近傍領域の外では、被研磨層の厚さが相対的に薄くなる。
従って、第１及び第２ＣＭＰモニタパターンを用いることで、厚く残る部分と薄くなる部分との両方から被研磨層の厚み情報を得ることができるから、容易に被研磨層の研磨厚み管理ができる。
【００１８】
しかも、ＣＭＰモニタパターンをスクライブ領域に形成しているので、ＣＭＰモニタパターンをチップ領域に形成する場合のように、デバイスパターンの形成の邪魔になったり、デバイスパターンの面積確保のためにチップサイズを大きくせざるを得なくなるなどの不具合を生じない。また、スクライブ領域に多数のＣＭＰモニタパターンを形成し、各ＣＭＰモニタパターンを用いて被研磨層の厚さを計測しようとすると、スクライブ領域に形成すべき他のモニタパターンや検査パターンなどの配置に影響し、これらやＣＭＰモニタパターンの配置が困難になることもある。しかし、第１及び第２ＣＭＰモニタパターンの２つを用いる本発明では、これらとの干渉も抑制できるので、他のモニタパターンや検査パターンなども容易に配置することができる。
【００１９】
なお、ＣＭＰモニタパターンの形成については、デバイスパターンの形成の処理プロセスを利用して、デバイスパターンの形成と同一の材料を用いて同時に行うのが好ましい。
また、本明細書において、チップ領域とは、ウェハを個分け切断した後に、個々のチップとなる領域を指す。さらに、スクライブ領域とは、各チップ領域を取り巻くように形成され、ウェハを切断して各チップ領域を個々のチップとする際に、切断刃で切断することが予定されている領域を指す。また、高密度領域とは、例えば、ＤＲＡＭ領域、フラッシュメモリ領域など、ある機能を有する機能ブロックが形成される領域のうち、その機能ブロックの性質上、配線パターンや誘電体パターンなどその領域に形成されるパターンのパターン密度が、他の機能ブロックよりも高いために、チップ領域全体について見たとき、その周囲よりも相対的に密度の高い領域を指す。
【００２０】
また、上記半導体装置の製造方法であって、前記第１ＣＭＰモニタパターンを前記高密度領域の端から１０００μｍ以内の範囲に、前記第２ＣＭＰモニタパターンを前記高密度領域の端から１０００μｍを超える範囲に形成する半導体装置の製造方法とすると良い。
【００２１】
ＤＲＡＭ領域などの高密度領域があることにより、ＣＭＰ研磨の際に被研磨層の厚さに影響の出る範囲は、高密度領域の端から概略１０００μｍ程度であることが判った。従って、第１ＣＭＰモニタパターンをスクライブ領域のうち高密度領域の端から１０００μｍ以内に、また、第２ＣＭＰモニタパターンをスクライブ領域のうち高密度領域の端から１０００μｍを超える範囲に形成することで、厚く残る部分と薄くなる部分との両方から被研磨層の厚み情報を得ることができるから、容易に被研磨層の研磨厚み管理ができる。
【００２２】
さらに他の解決手段は、スクライブ領域とこのスクライブ領域によって区画されたチップ領域とを備えるウェハのうち上記表面側に配置され、化学的機械的研磨時に被研磨層の膜厚を測定するためのＣＭＰモニタパターン、に対応するＣＭＰモニタ用マスクパターンを含む露光用のマスクパターンの設計方法であって、品種、チップサイズ、ブロック構成などの品種処理情報から上記スクライブ領域に対応するスクライブ対応領域を設定する第１の手段と、上記チップ領域に形成される機能ブロックについての機能ブロック配置情報から、ＤＲＡＭ領域、フラッシュメモリ領域などパターン密度が周囲よりも相対的に高い高密度領域に対応する高密度マクロ領域を抽出する第２の手段と、設定された上記スクライブ対応領域を、上記高密度マクロ領域の近傍領域の内に位置する第１マスク領域と、上記第１マスク領域以外であって、上記高密度マクロ領域の近傍領域の外に位置する第２マスク領域とに分割する第３の手段と、第１ＣＭＰモニタパターンに対応する第１ＣＭＰモニタ用マスクパターンを上記第１マスク領域内に配置し、第２ＣＭＰモニタパターンに対応する第２ＣＭＰモニタ用マスクパターンを上記第２マスク領域内に配置する第４の手段と、を備えるマスクパターンの設計方法である。
【００２３】
本発明では、品種処理情報からスクライブ対応領域を設定し、機能ブロック配置情報から高密度マクロ領域を抽出し、スクライブ対応領域を第１マスク領域と第２マスク領域とに分割し、第１ＣＭＰモニタ用マスクパターンを第１マスク領域内に、また、第２ＣＭＰモニタ用マスクパターンを第２マスク領域内に配置する。このため、高密度領域に対応する高密度マクロ領域の近傍領域の内に第１ＣＭＰモニタパターンに対応する第１ＣＭＰモニタ用マスクパターンが、高密度領域に対応する高密度マクロ領域から離れた高密度マクロ領域の近傍領域の外に第２ＣＭＰモニタパターンに対応する第２ＣＭＰモニタ用マスクパターンが、それぞれ配置される。
つまり、この設計方法に従って製作した露光用のマスクパターンを用いれば、第１，第２ＣＭＰモニタパターンが高密度領域の近傍及び離れた位置に配置されるので、研磨の際に、被研磨層の残膜厚さが厚い部分と薄い部分との両方から厚み情報を得ることができるから、容易に研磨厚みの管理ができる。
【００２４】
しかも、第１，第２ＣＭＰモニタ用マスクパターンをスクライブ対応領域に形成しているから、この設計方法に従ったマスクを用いれば、ＣＭＰモニタパターンがスクライブ領域に形成される。このため、ＣＭＰモニタパターンをチップ領域に形成する場合のように、デバイスパターンの形成の邪魔になったり、デバイスパターンの面積確保のためにチップサイズが大きくなるなどの不具合を生じない。
さらに、マスク設計に際して、機能ブロック配置情報や品種処理情報を用いることができれば、あとはスクライブ領域だけを考慮すればよく、チップ領域に対応する部分とは独立に設計を行うことができる。
また、スクライブ対応領域において、多数のＣＭＰモニタ用マスクパターンを形成して、スクライブ領域に多数のＣＭＰモニタパターンを形成することも考えられる。しかし、スクライブ対応領域には、他のモニタパターンや検査パターンを形成するためのマスクパターンも形成する必要がある。これに対し、２つのＣＭＰモニタ用マスクパターンを用いれば足りる本発明の設計方法では、これらのマスクパターンの配置を決定する際の、ＣＭＰモニタ用マスクパターンとの干渉も抑制できる。
【００２５】
また、本発明では、各手段により、機能ブロック配置情報から高密度マクロ領域を抽出し、スクライブ対応領域を分割し、第１，第２マスク領域にそれぞれ第１，第２ＣＭＰモニタ用マスクパターンを配置する。つまり、研磨で厚く残ることが予期される高密度領域の近傍とこれから離れた位置とに第１，第２ＣＭＰモニタパターンを形成するようにマスクを設計することができるので、実際に多数のＣＭＰモニタパターンを形成してみて、各部分の膜厚を測定し、どのＣＭＰモニタパターンを使うかというような予備調査や試作を行う必要が無く、調査や試作費用を削減できる。
【００２６】
なお、本明細書において、品種処理情報とは、品種、シリーズ名、層名、サフィックス、チップサイズ、ブロック構成、配置チップ数など、スクライブ領域及びスクライブ対応領域を設定することに役立つ情報をいう。また、機能ブロック配置情報とは、チップ領域における各機能ブロックのレイアウトや、各機能ブロックの位置を特定し、高密度領域及び高密度マクロ領域を抽出するのに役立つ情報をいう。例えば、チップ領域の設計レイアウトデータ、レイアウト情報などが挙げられる。さらに、高密度マクロ領域とは、マスクパターンのうち、ウェハ上に形成される高密度領域に対応する領域を指し、例えば、ＤＲＡＭ形成用のマスクパターンを配置する領域などが挙げられる。
【００２７】
さらに他の解決手段は、コンピュータにより、スクライブ領域とこのスクライブ領域によって区画されたチップ領域とを備えるウェハに配置され、化学的機械的研磨時に被研磨層の膜厚を測定するためのＣＭＰモニタパターン、に対応するＣＭＰモニタ用マスクパターンを含む露光用のマスクパターン設計のためのプログラムであって、上記コンピュータを、品種、チップサイズ、ブロック構成などの品種処理情報から上記スクライブ領域に対応するスクライブ対応領域を設定する第１の手段、上記チップ領域に形成される機能ブロックについての機能ブロック配置情報から、ＤＲＡＭ領域、フラッシュメモリ領域などパターン密度が周囲よりも相対的に高い高密度領域に対応する高密度マクロ領域を抽出する第２の手段、設定された上記スクライブ対応領域を、上記高密度マクロ領域の近傍領域の内に位置する第１マスク領域と、上記第１マスク領域以外であって、上記高密度マクロ領域の近傍領域の外に位置する第２マスク領域とに分割する第３の手段、及び第１ＣＭＰモニタパターンに対応する第１ＣＭＰモニタ用マスクパターンを上記第１マクロ領域内に配置し、第２ＣＭＰモニタパターンに対応する第２ＣＭＰモニタ用マスクパターンを上記第２マクロ領域内に配置する第４の手段、として機能させるプログラムである。
【００２８】
本発明のプログラムによれば、コンピュータを用いて、高密度領域に対応する高密度マクロ領域の近傍領域の内に第１ＣＭＰモニタパターンに対応する第１ＣＭＰモニタ用マスクパターンが、高密度領域に対応する高密度マクロ領域から離れた高密度マクロ領域の近傍領域の外に第２ＣＭＰモニタパターンに対応する第２ＣＭＰモニタ用マスクパターンが、それぞれ配置された露光用マスクパターンを容易に設計することができる。
従って、このプログラムを用いて設計製作した露光用のマスクパターンを用いれば、第１，第２ＣＭＰモニタパターンが高密度領域の近傍及び離れた位置に配置されるので、研磨の際に、被研磨層の残膜厚さが厚い部分と薄い部分との両方から厚み情報を得ることができるから、容易に研磨厚みの管理ができる。
【００２９】
【発明の実施の形態】
本発明の実施の形態を、図１〜図４を参照して説明する。本実施形態でも、フォトマスクのマスクパターンをコンピュータプログラムを用いて設計するに当たり、データ処理上、図９に示して上述したのと同様にする。但し、フォトマスクのマスクパターン設計のうち、プロセスマスクパターン７８のデータ作成は、図１，図２に示すように行う。即ち、まず、品種、シリーズ名、層名、サフィックス、チップサイズ、ブロック構成、配置チップ数などの品種処理情報６１から、ステップＳ６２においてスクライブ領域に対応するスクライブ対応領域８２（図２（ｂ）参照）を設定する。
なお、この設計に用いるコンピュータの構成は、公知の構成を用いれば良く、ＣＰＵ、ＲＯＭ、ＲＡＭ、キーボード、ＣＲＴなどの画面表示装置、プリンタやプロッタなどの出力装置、ハードディスクなどの大容量記憶メディアなどを備えるものが挙げられる。また、複数のコンピュータを通信回線で結んだシステムを用いることもできる。
【００３０】
一方、チップ領域データ７１、および、ＤＲＡＭマクロ、ロジックマクロなどの機能マクロ名やＣＡＤレイヤなどのチップ領域のレイアウト情報７２など、機能ブロックの配置を検知できる機能ブロック配置情報７０を用いて、ステップＳ７２で、チップ領域マスクパターン５１内からＤＲＡＭマクロ領域５２（図２（ａ）参照）を抽出する。このＤＲＡＭマクロ領域５２は、配線や誘電体などのパターンの密度が高い高密度領域に対応する高密度マクロ領域である。
次いで、図２（ａ）において破線で示すように、このＤＲＡＭマクロ領域５２の近傍の領域、具体的には、ＤＲＡＭマクロ領域５２の端部から１０００μｍ以内の領域を、ＤＲＡＭマクロ近傍領域８１に設定する。ＤＲＡＭマクロ領域５２では、前述したように、ＣＭＰ研磨後の層間絶縁膜の厚さが厚く研磨されるため、その近傍のＤＲＡＭマクロ近傍領域８１でも、この影響を受けてＣＭＰ研磨後の層間絶縁膜の厚さが厚く研磨されるからである。
【００３１】
次いで、ステップＳ６１で設定したスクライブ対応領域８２に、ＤＲＡＭマクロ近傍領域８１を重ね、スクライブ対応領域８２を、ＤＲＡＭマクロ近傍領域８１と重なる第１マスク領域８３と、ＤＲＡＭマクロ近傍領域８１と重ならない第２マスク領域８４とに分割する。このうち第１マスク領域８３は、ＤＲＡＭマクロ領域５２の近傍に位置する領域であり、第２マスク領域８４は、ＤＲＡＭマクロ領域５２から離れた領域である。
【００３２】
その後、ステップＳ７７において、プロセス領域マスクパターンの作成基準７６に基づきつつ、第１マスク領域８３内の適切な位置に、第１ＣＭＰモニタパターン用のマスクパターン８５を配置する。一方、第２マスク領域８４内の適切な位置にも、第２ＣＭＰモニタパターン用のマスクパターン８６を配置する。さらに、その他のモニタパターンや検査パターンに対応するマスクパターン５５、フォトマスクのアライメントのためのマスクパターン５６などをも配置する。これにより、プロセス領域マスクパターン７８のデータが出来上がる。なお、作成基準７７には、第１、第２ＣＭＰモニタ用のマスクパターン８５，８６や他のマスクパターン５５，５６の作成ルールや、ＣＭＰモニタパターンの配置基準などのルールも含まれている。
【００３３】
かくして作成された、図２（ｂ）に示すプロセスマスクパターン７８のデータと、別途作成されていた各チップ領域に形成する回路等のパターンに対応するチップ領域マスクパターン５１（図２（ａ）参照）のデータとを併せて、フォトマスクのマスクパターン７９のデータとする（図２（ｃ）参照）。このマスクパターン７９のデータを用いることで、図３に示すフォトマスク８０を形成する。このフォトマスク８０では、第１ＣＭＰモニタパターン用のマスクパターン８５はＤＲＡＭマクロ領域５２の近傍に位置に配置され、また、第２ＣＭＰモニタパターン用のマスクパターン８６はＤＲＡＭマクロ領域５２から離れた位置に配置されている。
従って、このフォトマスク８０を用いて、露光し、半導体基板上に所望の回路やＣＭＰモニタパターンなどのパターンを順次形成して行くと、第１ＣＭＰモニタパターンはＤＲＡＭ領域の近傍、具体的にはＤＲＡＭ領域の端から１０００μｍ以内に、また、第２ＣＭＰモニタパターンはＤＲＡＭ領域から離れた位置に形成されることとなる。
【００３４】
このようにして形成した半導体基板上に回路素子およびＣＭＰモニタパターンを形成したものとＣＭＰ研磨との関係について、図４を用いて説明する。
シリコン基板１０１は、図中一点鎖線で示すように、チップ領域１２１とスクライブ領域１２４とに分けられる。このうち、チップ領域１２１内には、機能ブロックとして、ＤＲＡＭ領域１２２とロジック領域１２３とが含まれる。このうち、ＤＲＡＭ領域１２２には、完成後にＤＲＡＭのワード線として機能する多数のトランジスタ１２５や配線等が密集して形成されて、パターン密度が高くなっている。また、ロジック領域１２３にも、完成後にロジック回路として機能する複数のトランジスタ１２６や配線などが形成される。但し、トランジスタ１２６はＤＲＡＭ領域１２２に形成されるトランジスタ１２５等より疎に配置されて、パターン密度が低くなっている。さらに、スクライブ領域１２４には、第１ＣＭＰモニタパターン１２７Ｂと第２ＣＭＰモニタパターン１２７Ｃとが形成されている。
【００３５】
ＤＲＡＭ領域１２２およびロジック領域１２３に形成されるトランジスタ１２５，１２６等は、いずれも公知のフォトリソグラフィ技術等の手法によって形成されたものであり、第１，第２ＣＭＰモニタパターン１２７Ｂ，１２７Ｃも、これらのトランジスタ１２５，１２６と同時に同じ材料を用いて形成されている。
これらのトランジスタ１２５，１２６は、ゲート酸化層１０３、ゲート電極１０４、ＳｉＮ膜１０５が順に積層された構造を有し、その両側にスペーサ１０８が形成されている。また、シリコン基板１０１上面のうちゲート酸化層１０３を挟む部分は、ｎ型ドレイン領域１０６およびｎ型ソース領域１０７されている。また、シリコン基板１０１上面のうち所要部分には、素子絶縁膜１０２も形成されている。従って、第１，第２ＣＭＰモニタパターン１２７Ｂ，１２７Ｃも３層構造を有し、ゲート酸化層１０３、ゲート電極１０４、ＳｉＮ膜１０５と同じ材質からなり、シリコン基板１０１上面から高さはトランジスタ１２５，１２６のそれと略同一の２５０μｍとされている。
【００３６】
このトランジスタ１２５，１２６等および第１，第２ＣＭＰモニタパターン１２７Ｂ，１２７Ｃ上を含めてシリコン基板１０１の上面上に、層間絶縁膜として、後に研磨されるＰＳＧ膜１１２を厚さ約６００μｍ堆積させる。堆積後のＰＳＧ膜１１２は、図４中、二点鎖線で示すように、パターン密度の高いＤＲＡＭ領域１２２およびその近傍では、相対的に高くなり、パターン密度の低いロジック領域１２３およびその近傍では、下方にトランジスタ１２６が位置する部分を除いて、高さが低くなる。即ち、ＤＲＡＭ領域１２２ではＰＳＧ膜１１２のシリコン基板１０１表面からの高さは約８５０μｍ（＝２５０＋６００）となるが、ロジック領域１２３では、一部を除き、ＰＳＧ膜１１２の高さは約６００μｍである。
【００３７】
その後、前述のＣＭＰ法を用いてこのＰＳＧ膜１１２を平坦化すべくＣＭＰ研磨する。ＣＭＰ研磨では、研磨当初はＰＳＧ膜１１２のうち高い部分から研磨が進むため、途中状態を見ると図中破線で示すように、高い部分が多く研磨されて、高さが平均化（平坦化）される。しかし、研磨が進むにつれて、前記したようにＰＳＧ膜１１２の下部にあるトランジスタ１２５，１２６などのパターン密度の影響が支配的になるため、さらに研磨を進めると、実線で示したようになる。即ち、パターン密度の高いＤＲＡＭ領域１２２およびその近傍では、相対的に高くまた、ＰＳＧ膜１１２の膜厚が厚くなる。一方、パターン密度の低いロジック領域１２３およびその近傍では、相対的に高さが低く、また、ＰＳＧ膜１１２の膜厚が薄くなる。
【００３８】
しかるに、本実施形態では、ＤＲＡＭ領域１２２の近傍（図中左側）、具体的にはＤＲＡＭ領域１２２の端から１０００μｍ以内のスクライブ領域１２４に第１ＣＭＰモニタパターン１２７Ｂが形成されている。一方、ＤＲＡＭ領域１２２から１０００μｍ以上離れた位置、具体的には、ロジック領域１２３の近傍（図中右側）のスクライブ領域１２４に第２ＣＭＰモニタパターン１２７Ｃが形成されている。そこで、この第１ＣＭＰモニタパターン１２７Ｂを用いてＰＳＧ膜１１２の膜厚ＴＨ１を測定すれば、チップ領域１２１のうちでＰＳＧ膜１１２が比較的厚い部分の膜厚を得ることができる。一方、第２ＣＭＰモニタパターン１２７Ｃを用いてＰＳＧ膜１１２の膜厚ＴＨ２を測定すれば、チップ領域１２１のうちでＰＳＧ膜１１２が比較的薄い部分の膜厚を得ることができる。
従って、膜厚ＴＨ１，ＴＨ２を測定することで、場所的な膜厚の違いを検知し、ＰＳＧ膜１１２の研磨厚さを適切に管理をすることができる。
なお、ＰＳＧ膜１１２の膜厚ＴＨ１，ＴＨ２などは、光学的手法など公知の手法で測定すればよい。
【００３９】
以上において、本発明を実施形態に即して説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、適宜変更して適用できることはいうまでもない。
例えば、チップ領域の形成する高密度領域としてＤＲＡＭ領域を例示して説明したが、フラッシュメモリ領域などパターン密度が高く、層間絶縁膜などの被研磨層がＣＭＰ研磨によって厚くなる機能ブロックの領域であれば、いずれのものでも適用することができる。
【図面の簡単な説明】
【図１】  実施形態にかかり、フォトマスクのマスクパターンデータのうち、プロセスマスクパターンデータの作成手順を示す説明図である。
【図２】  プロセスマスクパターンデータとチップ領域データとを用いてフォトマスクのマスクパターンデータを形成する様子を示す説明図である。
【図３】  作成されたフォトマスクのマスクパターンの例を示す説明図である。
【図４】  シリコン基板上の素子およびＣＭＰモニタパターンの上に形成した層間絶縁膜のＣＭＰ研磨前後の様子を示す説明図である。
【図５】  機械的化学的研磨法（ＣＭＰ法）による研磨の概要を示す説明図である。
【図６】  ＣＭＰ研磨を含む半導体装置の製造の各工程を説明するための断面説明図である。
【図７】  従来の半導体装置におけるＣＭＰモニタパターンの配置を示す説明図である。
【図８】  ＣＭＰ研磨を含む半導体装置の製造の各工程を説明するための断面説明図である。
【図９】  フォトマスクパターンデータの形成手法を示す説明図である。
【図１０】  フォトマスクパターンデータのうち、プロセスパターンデータの作成手順を示す説明図である。
【符号の説明】
５１  チップ領域マスクパターン
５２  ＤＲＡＭマクロ領域（高密度マクロ領域）
６１  品種処理情報
７０  機能ブロック配置情報
７７  プロセス領域マスクパターンの作成基準
８０  フォトマスク
８１  ＤＲＡＭマクロ近傍領域
８２  スクライブ対応領域
８３  第１マスク領域
８４  第２マスク領域
８６  第１ＣＭＰモニタパターン用マスクパターン
８７  第２ＣＭＰモニタパターン用マスクパターン
１０１  シリコン基板（ウェハ）
１１２  ＰＳＧ膜（被研磨層）
１２１  チップ領域
１２２  ＤＲＡＭ領域（高密度領域）
１２３  ロジック領域
１２３  スクライブ領域
１２５，１２６  トランジスタ（デバイスパターン）
１２７  ＣＭＰモニタパターン
１２７Ｂ  第１ＣＭＰモニタパターン
１２７Ｃ  第２ＣＭＰモニタパターン
ＴＨ１，ＴＨ２  （被研磨層の）膜厚
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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