(57)【特許請求の範囲】
【請求項１】
半導体プロセス終了後の回路要素の調整に供されるザップダイオードが他の半導体素子とともに同一半導体基板上に形成された半導体装置において、
前記ザップダイオードは、前記半導体基板上に積層された絶縁膜上に設けられており、Ｐ型半導体領域およびＮ型半導体領域からなるＰＮ接合部を有し、少なくとも前記ＰＮ接合部が層間絶縁膜を介して当該ＰＮ接合部の長手方向に金属膜で覆われていることを特徴とする半導体装置。
【請求項２】
前記ザップダイオードはＰＮ接合部を一つ有するＰＮ型構造、ＰＮ接合部を２つ有するＮＰＮ型構造もしくはＰＮＰ型構造、ＰＮ接合部を３つ有するＰＮＰＮ型構造、またはＰＮ接合部を４つ以上有する構造であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＰＮ接合部の幅は、前記ザップダイオードのアノード電極またはカソード電極となる金属電極と、前記Ｐ型半導体領域または前記Ｎ型半導体領域とのコンタクト部の幅よりも狭いことを特徴とする請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に種々の半導体素子とともに同一基板上にザップダイオードが設けられた半導体装置に関する。
【０００２】
【従来の技術】
半導体装置のプロセス完了後に半導体装置内の抵抗などの回路要素の調整をおこないたい場合がある。そのような場合の対応策の一つとして、たとえば抵抗と並列にダイオードを設けておき、高エネルギーの印加により短絡するいわゆるツェナーザップの方法がある（富士時報６７巻、２号、１０７頁、１９９４年２月１０日発行）。ザップダイオードはこのツェナーザップで用いられる素子である。
【０００３】
図１１は、拡散層内に形成された従来のザップダイオードを示す縦断面図である。図１１に示すように、ザップダイオードは、Ｎ-半導体層１１の表面層にＰ-ウェル領域１２を形成し、そのＰ-ウェル領域１２内にＰ+アノード領域１３およびＮ+カソード領域１４を形成し、それらＰ+アノード領域１３およびＮ+カソード領域１４にそれぞれアノード電極１５およびカソード電極１６を接続した構成となっている。ザップ後は、降伏電圧以上の逆バイアス電圧の印加によりＰＮ接合が破壊され、図１２に示すように、アノード電極１５とカソード電極１６との間が短絡して抵抗１７となる。
【０００４】
上述した構成のザップダイオードでは、Ｐ-ウェル領域１２が、制御回路を形成する拡散領域と共通にされて、制御回路の電源ラインやＧＮＤラインに設定されて用いられることが多い。そのため、ザップダイオードの一方の電位は電源電位かまたは接地電位に設定されるため、その形成位置が制限されてしまう。また、ザップダイオードにより寄生サイリスタが構成されてしまう場合があり、ラッチアップなどの問題がある。
【０００５】
そこで、本発明者は、先に、半導体基板上に絶縁膜を介してザップダイオードを形成するという提案をした（特開平１１−２９７８４６号公報）。このザップダイオードの縦断面構造を図１３に示す。図１３に示すように、ザップダイオードは、半導体基板２１の表面上に絶縁膜２２を形成し、その上にポリシリコンよりなるＮ+カソード領域２３、Ｐ+アノード領域２４およびＮ+カソード領域２５を形成し、両端のＮ+カソード領域２３，２５に層間絶縁膜２６を介してアノードまたはカソードとなる金属電極２７，２８を接続した構成となっている。
【０００６】
この構成によれば、ザップダイオードが半導体基板から絶縁されているため、形成位置が自由であるという利点がある。また、構成が単純であり、ザップダイオードを電源電位やＧＮＤ電位以外の中間電位に設定することができるという利点もある。さらには、寄生動作を抑制することができるという利点もある。
【０００７】
【発明が解決しようとする課題】
しかしながら、本発明者らのその後の検討により、ザップダイオードを半導体基板上の絶縁膜上に形成した場合、ＰＮ接合の破壊時に破裂破壊が起こり、抵抗値が大きくなったりオープン状態になるなど、ザップ後の特性が安定しないという欠点のあることが判明した。
【０００８】
本発明は、上記問題点に鑑みてなされたものであって、他の半導体素子が形成された基板上に絶縁膜を介して、ザップ後の特性が安定したザップダイオードが形成された半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体装置は、他の半導体素子が形成された半導体基板上に絶縁膜を介してザップダイオードを形成し、そのザップダイオード上に層間絶縁膜を形成し、その層間絶縁膜上に金属膜を積層することにより、ザップダイオードのＰＮ接合部を金属膜で覆う構成としたものである。この発明によれば、ザップダイオードに降伏電圧以上の逆バイアス電圧が印加されるとＰＮ接合が破壊されるが、その際に破裂破壊を起こしてもザップダイオードはＰＮ接合部上の金属膜により短絡して抵抗となる。また、ザップダイオードを金属膜で覆うことによって、ザップダイオードを覆った金属膜がヒートシンクの働きをして、熱の集中を緩和することで破裂破壊を抑制していると考えられる。
【００１０】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置のザップダイオードの構成を示す縦断面図である。図１に示すように、半導体基板３１の表面上に絶縁膜３２が形成されている。この絶縁膜３２の上にポリシリコンが積層されている。このポリシリコンの両端は第１のＮ+カソード領域３３と第２のＮ+カソード領域３５になっており、その間がＰ+アノード領域３４となっている。
【００１１】
これらの領域３３，３４，３５からなるポリシリコン上には層間絶縁膜３６が積層されている。この層間絶縁膜３６を貫通するコンタクトホールを介して、アノードまたはカソードとなる第１の金属電極３７および第２の金属電極３８がそれぞれ第１のＮ+カソード領域３３および第２のＮ+カソード領域３５に接続されている。
【００１２】
また、層間絶縁膜３６上には、第１のＮ+カソード領域３３とＰ+アノード領域３４とのＰＮ接合部、およびＰ+アノード領域３４と第２のＮ+カソード領域３５とのＰＮ接合部を覆うように金属膜３９が設けられている。実施の形態１では、この金属膜３９は第１の金属電極３７と一続きになっており、第２の金属電極３８とは絶縁されている。つまり、第１の金属電極３７は金属膜３９を兼ねている。また、金属膜３９は、特に限定しないが、たとえば図１に示すように、第１のＮ+カソード領域３３、Ｐ+アノード領域３４および第２のＮ+カソード領域３５のほぼ全体を覆うように形成されている。
【００１３】
図２は、本発明の実施の形態１にかかる半導体装置のザップダイオードの構成を示す平断面図である。図２に示すように、第１のＮ+カソード領域３３とＰ+アノード領域３４とのＰＮ接合部、およびＰ+アノード領域３４と第２のＮ+カソード領域３５とのＰＮ接合部の各幅ａは、第１のＮ+カソード領域３３と第１の金属電極３７（図２には現われていない）とのコンタクト部４１、および第２のＮ+カソード領域３５と第２の金属電極３８（図２には現われていない）とのコンタクト部４２の各幅Ａよりも狭くなっている。
【００１４】
図２に示す例では、第１および第２のＮ+カソード領域３３，３５はＰＮ接合部の幅と同じ幅ａで均一にコンタクト部４１，４２の近傍まで伸びている。それに対して、図３に示す変形例のように、第１および第２のＮ+カソード領域３３，３５がＰＮ接合部の幅と同じ幅ａで少し伸び、そこからコンタクト部４１，４２の近傍まで徐々に広がるように伸びていてもよい。
【００１５】
図４〜図７は、ザップダイオードを構成する半導体領域の種々の組み合わせによる構成およびそのシンボルを示す図である。図４に示す構成のザップダイオード５１は標準的なＰＮダイオード構造のものであり、ＰＮ接合部を一つ有する。図５に示す構成のザップダイオード５２は図１〜図３に示すザップダイオードで用いたＮＰＮ構造のものである。図６に示す構成のザップダイオード５３は図１〜図３に示すザップダイオードとは逆の構成となるＰＮＰ構造のものである。ＮＰＮおよびＰＮＰのいずれの構造でもＰＮ接合部を２つ有する。
【００１６】
図７に示す構成のザップダイオード５４はＰ+半導体領域とＮ+半導体領域を２個ずつ交互に配置したＰＮＰＮ構造のものであり、ＰＮ接合部を３つ有する。図４〜図７に示すいずれの構成においても、ＰＮ接合部は層間絶縁膜３６を介して金属膜３９により覆われる。なお、図５〜図７に示すいずれの構成においても、２端子という意味でダイオードと呼ぶことにする。
【００１７】
ところで、図１には現われていないが、半導体基板３１にはザップダイオード以外にたとえばＭＯＳトランジスタやバイポーラトランジスタやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、あるいは抵抗やコンデンサなどの他の半導体素子よりなる回路要素が形成されている。これらの半導体素子はたとえば制御回路などを構成しており、ザップダイオードは制御回路やその回路要素に接続されている。
【００１８】
図８に示すように、ザップダイオード５が回路又は回路要素６に並列に接続された分枝においては、ザップダイオード５の降伏電圧以下の電源電圧に対しては、ザップダイオード５の分枝は働かない。しかし、ザップダイオード５に降伏電圧以上の逆バイアス電圧を印加してザップダイオード５を短絡すると、ザップダイオード５の分枝が働いて回路又は回路要素６は短絡された状態となる。
【００１９】
また、図９に示すように、ザップダイオード５が回路又は回路要素６に直列に接続されている場合、ザップダイオード５の降伏電圧以下の電源電圧に対しては、回路又は回路要素６は接続されていないことになる。ザップダイオード５を短絡させると、回路又は回路要素６が動作するようになる。
【００２０】
上述した実施の形態１によれば、ザップダイオードが層間絶縁膜３６を介して金属膜３９により覆われているため、ザップダイオードに降伏電圧以上の逆バイアス電圧を印加してＰＮ接合を破壊する際に破裂破壊が起こってもザップダイオードはその上の金属膜３９により短絡して抵抗となる。したがって、低い抵抗値で安定した特性を有するザップダイオードを備えた半導体装置が得られる。
【００２１】
また、実施の形態１においてザップダイオードをＮＰＮ構造またはＰＮＰ構造とすれば、降伏電圧以下であればザップダイオードはいずれの方向の電圧も阻止するので接続されていないのと同じである。したがって、周囲の回路又は回路要素６に影響を及ぼさないという利点がある。また、いずれの方向の電圧によってもザップ可能であるという利点がある。また、実施の形態１においてザップダイオードをＰＮＰＮ構造にすれば、より高い降伏電圧のザップダイオードが得られる。
【００２２】
また、実施の形態１によれば、ザップダイオードのＰＮ接合部の幅ａがコンタクト部４１，４２の幅Ａよりも狭いため、配線およびコンタクト部４１，４２の抵抗が小さくなり、ＰＮ接合部にエネルギーが集中し易くなる。それによって、小さなエネルギーでも容易にザップが可能なザップダイオードを備えた半導体装置が得られる。
【００２３】
実施の形態２．
図１０は、本発明の実施の形態２にかかる半導体装置のザップダイオードの構成を示す縦断面図である。実施の形態２においても実施の形態１と同様に、半導体基板７１の上に絶縁膜７２を介してＮ+カソード領域７３、Ｐ+アノード領域７４およびＮ+カソード領域７５が形成されており、両端のＮ+カソード領域７３，７５に層間絶縁膜７６を介して金属電極７７，７８が接続されている。そして、実施の形態２では、層間絶縁膜７６上には、第１のＮ+カソード領域７３とＰ+アノード領域７４とのＰＮ接合部、およびＰ+アノード領域７４と第２のＮ+カソード領域７５とのＰＮ接合部を覆う金属膜７９が、他の電極から独立して設けられている。つまり、実施の形態２では金属膜７９は第１の金属電極７７および第２の金属電極７８のいずれとも絶縁されている。
【００２４】
なお、実施の形態２におけるザップダイオードの平断面構成、ザップダイオードを構成する半導体領域の種々の組み合わせによる構成、ザップダイオードと制御回路やその回路要素との接続形態については実施の形態１と同じであるので、説明を省略する。この実施の形態２によれば、実施の形態１と同様に、ザップ後に低い抵抗値で安定した特性を有するザップダイオードを備えた半導体装置が得られる。
【００２５】
以上において本発明は種々変更可能である。たとえば、ザップダイオードを構成する半導体領域の種々の組み合わせに関し、合計で５つ以上のＰ+半導体領域とＮ+半導体領域とを交互に並べた構成としてもよい。
【００２６】
【発明の効果】
本発明によれば、ザップダイオードに降伏電圧以上の逆バイアス電圧を印加してＰＮ接合を破壊する際に破裂破壊が起こってもザップダイオードはＰＮ接合部上の金属膜により短絡して抵抗となるため、低い抵抗値で安定した特性を有し、かつ絶縁膜を介して半導体基板上に形成されたザップダイオードを備えた半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体装置のザップダイオードの構成を示す縦断面図である。
【図２】本発明の実施の形態１にかかる半導体装置のザップダイオードの平面構成を示す平断面図である。
【図３】本発明の実施の形態１にかかる半導体装置のザップダイオードの平面構成の他の例を示す平断面図である。
【図４】本発明の実施の形態１にかかる半導体装置のザップダイオードを構成する半導体領域の組み合わせによる構成およびそのシンボルの一例を示す図である。
【図５】本発明の実施の形態１にかかる半導体装置のザップダイオードを構成する半導体領域の組み合わせによる構成およびそのシンボルの一例を示す図である。
【図６】本発明の実施の形態１にかかる半導体装置のザップダイオードを構成する半導体領域の組み合わせによる構成およびそのシンボルの一例を示す図である。
【図７】本発明の実施の形態１にかかる半導体装置のザップダイオードを構成する半導体領域の組み合わせによる構成およびそのシンボルの一例を示す図である。
【図８】本発明の実施の形態１にかかる半導体装置においてザップダイオードとその他の回路等との基本的な接続形態の一例を示すブロック図である。
【図９】本発明の実施の形態１にかかる半導体装置においてザップダイオードとその他の回路等との基本的な接続形態の他の例を示すブロック図である。
【図１０】本発明の実施の形態２にかかる半導体装置のザップダイオードの構成を示す縦断面図である。
【図１１】従来のザップダイオードの構成を示す縦断面図である。
【図１２】図１１に示すザップダイオードのザップ後の様子を概念的に示す縦断面図である。
【図１３】従来のザップダイオードの別の構成を示す縦断面図である。
【符号の説明】
５，５１〜５４    ザップダイオード
６    回路又は回路要素
３１，７１    半導体基板
３２，７２    絶縁膜
３３，３５    Ｎ型半導体領域（Ｎ+カソード領域）
３４    Ｐ型半導体領域（Ｐ+アノード領域）
３６，７６    層間絶縁膜
３７，３８，７７，７８    金属電極
３９，７９    金属膜
４１，４２    コンタクト部
【図１】
0004136372.tif 000002
【図２】
0004136372.tif 000003
【図３】
0004136372.tif 000004
【図４】
0004136372.tif 000005
【図５】
0004136372.tif 000006
【図６】
0004136372.tif 000007
【図７】
0004136372.tif 000008
【図８】
0004136372.tif 000009
【図９】
0004136372.tif 000010
【図１０】
0004136372.tif 000011
【図１１】
0004136372.tif 000012
【図１２】
0004136372.tif 000013
【図１３】
0004136372.tif 000014