(57)【特許請求の範囲】
【請求項１】
上部に所定の薄膜が形成された半導体ウェハを利用した半導体素子製造方法において、
前記薄膜の上部にフォトレジスタを塗布した後、前記半導体ウェハのエッジ部位に塗布された前記フォトレジスタを除去する第１工程と、
前記フォトレジスタが除去された前記エッジ部位を、前記エッジ部位に装着されて前記エッジ部位の蝕刻を防止するクランプを用いて除外して、前記半導体ウェハを所定の蝕刻ガスで蝕刻して所定のパターンを形成する第２工程と、
前記パターン形成と共に前記半導体ウェハのエッジ部位にガードリングを形成する第３工程と、
前記所定のパターンと前記ガードリングとが形成された半導体ウェハを平坦化させて半導体素子を形成する第４工程を含むことを特徴とする半導体素子製造方法。
【請求項２】
上部に所定の薄膜が形成された半導体ウェハを利用した半導体素子製造方法において、
前記薄膜の上部にフォトレジスタを塗布した後、前記半導体ウェハのエッジ部位に塗布された前記フォトレジスタを除去する第１工程と、
前記フォトレジスタが除去された前記エッジ部位を、前記半導体ウェハの上側の一定距離に装着されて前記エッジ部位の蝕刻を防止するシャドウリングを用いて除外して、前記半導体ウェハを所定の蝕刻ガスで蝕刻して所定のパターンを形成する第２工程と、
前記パターン形成と共に前記半導体ウェハのエッジ部位にガードリングを形成する第３工程と、
前記所定のパターンと前記ガードリングとが形成された半導体ウェハを平坦化させて半導体素子を形成する第４工程を含むことを特徴とする半導体素子製造方法。
【請求項３】
前記薄膜は絶縁膜であることを特徴とする請求項１又は２に記載の半導体素子製造方法。
【請求項４】
前記絶縁膜は酸化膜またはSiN膜であることを特徴とする請求項３に記載の半導体素子製造方法。
【請求項５】
前記薄膜は導電膜であることを特徴とする請求項１又は２に記載の半導体素子製造方法。
【請求項６】
前記導電膜はTi、TiN、W、Al及びCuのうちから選択されたいずれか一つであることを特徴とする請求項５に記載の半導体素子製造方法。
【請求項７】
前記フォトレジスタを除去する半導体ウェハのエッジ部位は、３ｍｍ以下で適用することを特徴とする請求項１又は２に記載の半導体素子製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子製造方法に関するものであり、特にCMP工程時に半導体ウェハエッジ部位のオーバーポリシングを防止することができるガードリングを形成する半導体素子製造方法に関するものである。
【０００２】
【従来の技術】
一般に、CMP(Chemical Mechanical Polishing)工程は絶縁膜の平坦化工程及び金属膜のダマシン(Damascene)工程のための手段として利用されている。
【０００３】
CMP工程は、スラリー(slurry)とパッド(Pad)の間の摩擦力を利用して半導体ウェハ表面を加工するものであり、スラリー、パッド、バッキングフィルム(Backing Film)、ダイアモンドコンディショナー(Diamond Conditioner)などの多様な消耗品が利用されている。加工しようとする半導体ウェハの表面をパッド上に密着させて加工する間に、パッドとウェハとの間の圧力分布によってポリシング(Polishing)特性が変わる。
【０００４】
ブランケット(blanket)ウェハ内でポリシング量を均一に維持する手段としてウェハの後部分の圧力を調節したり、ウェハエッジ(Edge)部分のポリシング量を制御する手段としてCMP装備の外周にあるリテーナリング(Retainer Ring)の圧力を調節することができる。しかし、チップレイアウト(Chip Layout)、パターンの密度(density)及びパターンの高さ(height)等によって誘発されるポリシング特性は調節し難い問題点がある。
【０００５】
CMP工程を実行する前に半導体素子の形成方法として半導体ウェハの上部に所定の薄膜を蒸着し、フォトリソグラフィ工程及び蝕刻工程を通じて所定のパターンを形成する。
【０００６】
この時、蝕刻工程の進行前にフォトリソグラフィ工程で半導体ウェハに塗布されたフォトレジスタのうちから半導体ウェハのエッジ部位に塗布されたフォトレジスタはフォトレジスタの汚染及びパーティクル生成抑制のために洗浄(Rinse)される。
【０００７】
蝕刻工程及びフォトリソグラフィ工程に対する説明は以下で添付した図面を参照して詳細に説明する。
図１を参照すれば、CMP工程の以前に進行されるパターン形成のために半導体ウェハ10の上部に所定の絶縁膜を蒸着し、フォトリソグラフィ及び蝕刻工程を利用して所定のパターンを形成する。
【０００８】
この時、フォトリソグラフィ工程は、半導体ウェハ10の上部に所定の絶縁膜を蒸着し、絶縁膜の上部に反射防止層及びフォトレジスタ層を順次にコーティングした後、半導体ウェハのエッジ部位12に対して洗浄工程を進行してエッジ部位12に残存するフォトレジスタを除去し、マスクを利用してフォトレジスタを形成した後に、反応イオン蝕刻(RIE:Reactive Ion Etching)工程を進行して所定のパターン11を形成する。
【０００９】
一般に、イオン蝕刻工程はウェハが全面的に露出されるためにフォトレジスタがないパターン領域やフォトレジスタが洗浄(Rinse)された半導体ウェハのエッジ部位12が蝕刻される。このため蝕刻量に応じて段差が形成される。
【００１０】
イオン蝕刻工程で生成されたパターン11上に所定の膜を蒸着した後CMP工程を進行すると、フォトレジスタが洗浄されたエッジ部位12の段差部位で過度なポリシングが進行され、図２に示すように、半導体ウェハ10が損傷するという問題点がある。
【００１１】
これを防止するために、ダミーチップ(Dummy Chip)が利用されているが、これは半導体素子の収率減少の要因になっている。そのうえ、フォトレジスタの洗浄をしなければ半導体ウェハのエッジ部位の損傷を防ぐことができるが、半導体ウェハの移送中にフォトレジスタによる汚染を惹起させ得るだけでなく半導体ウェハのエッジ部位にパーティクルを形成させ得る問題点がある。
【００１２】
【発明が解決しようとする課題】
本発明の目的は、半導体ウェハのエッジ部位にガードリングを形成して以後進行されるCMP工程で半導体ウェハのエッジ部位とパターンとの間の段差によるオーバーポリシングを防止する半導体製造方法を提供することである。
【００１５】
【課題を解決するための手段】
前記のような目的を達成するために本発明は、上部に所定の薄膜が形成された半導体ウェハを利用した半導体素子製造方法において、前記薄膜の上部にフォトレジスタを塗布した後、前記半導体ウェハのエッジ部位に塗布された前記フォトレジスタを除去する第１工程と、前記フォトレジスタが除去された前記エッジ部位を、前記エッジ部位に装着されて前記エッジ部位の蝕刻を防止するクランプを用いて除外して、前記半導体ウェハを所定の蝕刻ガスで蝕刻して所定のパターンを形成する第２工程と、前記パターン形成と共に前記半導体ウェハのエッジ部位にガードリングを形成する第３工程と、前記所定のパターンと前記ガードリングとが形成された半導体ウェハを平坦化させて半導体素子を形成する第４工程を含む。
また、本発明は、上部に所定の薄膜が形成された半導体ウェハを利用した半導体素子製造方法において、前記薄膜の上部にフォトレジスタを塗布した後、前記半導体ウェハのエッジ部位に塗布された前記フォトレジスタを除去する第１工程と、前記フォトレジスタが除去された前記エッジ部位を、前記半導体ウェハの上側の一定距離に装着されて前記エッジ部位の蝕刻を防止するシャドウリングを用いて除外して、前記半導体ウェハを所定の蝕刻ガスで蝕刻して所定のパターンを形成する第２工程と、前記パターン形成と共に前記半導体ウェハのエッジ部位にガードリングを形成する第３工程と、前記所定のパターンと前記ガードリングとが形成された半導体ウェハを平坦化させて半導体素子を形成する第４工程を含む。
【００１８】
以上のような本発明の目的と別の特徴及び長所などは次に参照する本発明の好適な実施例に対する以下の説明から明確になるであろう。
【００１９】
【発明の実施の形態】
本発明の実施例は多数個が存在されることができ、以下で添付した図面を参照して望ましい実施例に対して詳細に説明する。この技術分野の熟練者ならばこの実施例を通じて本発明の目的、特徴及び利点をよく理解することができる。
【００２０】
図３を参照すれば、半導体製造装置のうち、イオン蝕刻工程に使用される工程チャンバ100は、内部に半導体ウェハ102を固定するためのウェハチャック101、該ウェハチャック101によって固定される半導体ウェハ102、蝕刻工程のために工程チャンバ100の内部にガスを噴射するガス噴射ヘッド103、及び、イオン蝕刻工程時に半導体ウェハ102のエッジ部位の蝕刻を防止するクランプ104で構成される。
【００２１】
半導体ウェハ102を利用して半導体素子の形成時に半導体ウェハ102の上部に所定の薄膜を蒸着した後に、フォトリソグラフィ工程及び蝕刻工程を利用して所定のパターンを形成する。
【００２２】
半導体素子形成工程のフォトリソグラフィ工程において、フォトレジスタの汚染及びパーティクル生成を抑制するための手段で半導体ウェハ102のエッジ部位を洗浄することによって、半導体ウェハ102のエッジ部位に残存するフォトレジスタを除去する。
【００２３】
クランプ104は蝕刻工程時にウェハチャック101によって固定された半導体ウェハ102のエッジ部位を固定させ、クランプ104によって固定された半導体ウェハ102のエッジ部位は蝕刻工程の進行時に蝕刻されない。このため、半導体ウェハ102のエッジ部位にはガードリングが形成される。
【００２４】
蝕刻工程の以後に半導体素子を形成するために進行されるCMP(Chemical Mechanical Polishing)工程は、外部から供給されるスラリーとパッドとの摩擦力を利用して半導体ウェハ102の表面を加工するため、半導体ウェハ102に形成される素子レイアウト、素子形成のためのパターンの密度及びパターンの厚さ等によりポリシング特性が変わる。
【００２５】
このようなCMP工程は、蝕刻工程によってパターンを形成し、所定の絶縁膜を蒸着した後、半導体ウェハ102のエッジ部位には半導体ウェハ102の他の部位と段差が発生する。しかし、本発明の前記工程では、このような段差は半導体ウェハ102のエッジ部位に形成されたガードリングによって防止することができる。
【００２６】
したがって、半導体ウェハ102のエッジ部位に形成されたガードリングは、半導体ウェハ102の上部に形成されたパターンの上部にCMP工程のために蒸着された絶縁膜の平坦化をなすことができ、段差によるエッジ部位の半導体素子オーバーポリシングを防止することができ、これに伴い半導体素子の信頼性及び生産性を向上させることができる。
【００２７】
本発明の他の実施例による工程チャンバ100は、図４を参照すれば、半導体ウェハ102を固定するウェハチャック101、ウェハチャック101によって固定される半導体ウェハ102、蝕刻工程のために工程チャンバ100の内部にガスを噴射させるガス噴射ヘッド103及びイオン蝕刻工程時に半導体ウェハ102のエッジ部位の蝕刻を防止するシャドウリング105で構成される。
【００２８】
半導体ウェハ102を利用して半導体素子の形成時に、半導体ウェハ102の上部に所定の薄膜を蒸着した後、フォトリソグラフィ工程及び蝕刻工程を利用して所定のパターンを形成する。
【００２９】
半導体素子形成工程のフォトリソグラフィ工程においてフォトレジスタの汚染及びパーティクル生成を抑制するための手段で半導体ウェハ102のエッジ部位を洗浄することによって、半導体ウェハ102のエッジ部位に残存するフォトレジスタを除去する。
【００３０】
シャドウリング105は蝕刻工程時にエッジ部位の蝕刻を防止して半導体ウェハ102のエッジ部位にガードリングを形成する。
【００３１】
蝕刻工程以後に半導体素子を形成するために進行されるCMP工程は、外部から供給されるスラリーとパッドとの摩擦力を利用して半導体ウェハ102の表面を加工するため、半導体ウェハ102に形成される素子レイアウト、素子形成のためのパターンの密度及びパターンの厚さ等によりポリシング特性が変わる。
【００３２】
このようなCMP工程は、蝕刻工程によってパターンを形成し、所定の絶縁膜を蒸着した後、半導体ウェハ102のエッジ部位には半導体ウェハ102の他の部位と段差が発生する。しかし、このような段差は半導体ウェハ102のエッジ部位に形成されたガードリングによって防止され得る。
【００３３】
したがって、エッジ部位に形成されたガードリングはCMP工程のためにパターン上部に蒸着された絶縁膜の平坦化をなすことができ、段差によるエッジ部位の半導体素子オーバーポリシングを防止することができ、これに伴い半導体素子の信頼性及び生産性を向上させることができる。
【００３４】
前記のような構成を有する工程チャンバを利用した半導体素子の形成過程は図５ないし図６を参照して説明する。
図５を参照すれば、半導体ウェハ200の上部に所定の薄膜を蒸着し、フォトリソグラフィ工程及び蝕刻工程を利用して所定のパターン210を形成する。この時、半導体ウェハ200の上部に蒸着される所定の薄膜は酸化膜(Oxide)またはSiN(シリコン窒化膜)のような絶縁膜やTI(チタニウム)、TiN(チタニウム窒化膜)、W(タングステン)、Al(アルミニウム)またはCu(銅)のような導電膜である。
【００３５】
ここで、パターン形成のためのフォトリソグラフィ工程において半導体ウェハ200の上部にはパターン210形成のために薄膜上部にフォトレジスタが塗布される。このように半導体ウェハ200の上部に塗布されたフォトレジスタのうち、半導体ウェハ102のエッジ部位に塗布されたフォトレジスタはフォトレジスタの汚染及びパーティクル生成を抑制するために洗浄(Rinse)を通じて除去される。ここで洗浄されるエッジ部位は3mm以下である。
【００３６】
このようにフォトレジスタが除去されたエッジ部位は、蝕刻工程を進行するための工程チャンバ100に設置されたクランプ104によって蝕刻ガスに露出されない。このため、蝕刻工程の進行後にクランプ104によって蝕刻ガスから保護されたエッジ部位にはガードリング220が形成される。
【００３７】
このようなガードリング220は蝕刻工程後に進行されるCMP工程で形成されるパターン210とエッジ部位の段差をなくすことにより、エッジ部位とパターン210とのオーバーポリシングを防止することができる。
【００３８】
ここでは本発明の望ましい実施例として、クランプ104を利用してガードリングを形成することを例に説明した。同様に、蝕刻工程を進行する工程チャンバ100の半導体ウェハチャック101と所定距離離隔された上部にシャドウリング105を設置して蝕刻工程時に半導体ウェハ100のエッジ部位を蝕刻状態から保護し、エッジ部位にガードリング220を形成する構成であっても、クランプ104を利用してガードリング220を形成する構成と同一の効果を得ることができる。
【００３９】
ガードリング220とパターン210とが形成された半導体ウェハ200は、CMP工程を通じて、図６に示すように、所定の半導体素子が形成される。CMP工程の進行時のパターン210とエッジ部位の段差によるパターン210及びエッジ部位のオーバーポリシングはガードリング220によって防止することができる。
【００４０】
【発明の効果】
以上説明したように、半導体素子を製造するための平坦化工程の前のパターン形成工程において、半導体ウェハのエッジ部位が蝕刻されることを抑制するために、蝕刻工程時にクランプまたはシャドウリングを利用して半導体ウェハのエッジ部位にガードリングを形成する。これによって、パターン形成工程以後に進行されるCMP工程時に、エッジ部位がオーバーポリシングされる現象を防止するだけでなく、半導体素子の信頼性と生産性を向上させることができる効果がある。
【００４１】
以上では本発明を実施例によって詳細に説明したが、本発明は実施例によって限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できるであろう。
【図面の簡単な説明】
【図１】従来技術による半導体素子の形成過程を示す断面図である
【図２】従来技術による半導体素子の形成過程を示す断面図である
【図３】本発明の望ましい一実施例による半導体製造装置に用いられるイオン蝕刻装置の工程チャンバを示す断面図である
【図４】本発明の望ましい他の実施例による半導体製造装置に用いられるイオン蝕刻装置の工程チャンバを示す断面図である
【図５】本発明による半導体素子の形成過程を示す工程図である
【図６】本発明による半導体素子の形成過程を示す工程図である
【符号の説明】
１０、１０２、２００  半導体ウェハ
１１、２１０  パターン
１２  エッジ部位
１００  工程チャンバ
１０１  ウェハチャック
１０３  ガス噴射ヘッド
１０４  クランプ
１０５  シャドウリング
２２０  ガードリング
【図１】
0004163494.tif 000002
【図２】
0004163494.tif 000003
【図３】
0004163494.tif 000004
【図４】
0004163494.tif 000005
【図５】
0004163494.tif 000006
【図６】
0004163494.tif 000007