(57)【特許請求の範囲】
【請求項１】
半導体基板の表面に直線状に延びる活性領域を形成する段階と、
前記半導体基板の上に前記活性領域と直交する複数の第１導電層パターンを形成する段階と、
前記複数の第１導電層パターンの間の前記活性領域に、ソース領域及びドレイン領域を形成する段階と、
前記複数の第１導電層パターンを含む前記半導体基板の全面に第１層間絶縁層を形成する段階と、
前記第１層間絶縁層の所定の位置に前記半導体基板の前記ドレイン領域の表面を大気中に露出する第１コンタクトホールを形成する段階と、
前記第１コンタクトホールを通して前記半導体基板の前記ドレイン領域に電気的に連結される補助導電層パターンを形成する段階と、
前記補助導電層パターンを含む前記第１層間絶縁層の上に第２層間絶縁層を形成する段階と、
前記第２層間絶縁層に前記補助導電層パターンの表面を大気中に露出する第２コンタクトホールを形成する段階と、
前記第２コンタクトホールを通して前記補助導電層パターンに電気的に接触する第２導電層及び蝕刻阻止層を順次に前記第２層間絶縁層の上に形成する段階と、
前記第２導電層及び前記蝕刻阻止層を写真蝕刻して、前記活性領域を除く前記半導体基板の上の前記第２層間絶縁層の上に前記第１導電層パターンと直交する複数の第２導電層パターンを形成すると共に、前記第２導電層パターンの上に蝕刻阻止層パターンを形成する段階と、
前記第２導電層パターン及び前記蝕刻阻止層パターンの側壁にスペーサを形成する段階と、
前記蝕刻阻止層パターンを含む前記第２層間絶縁層の上に第３層間絶縁層を形成する段階と、
前記第３層間絶縁層の上に、前記ソース領域の上方に位置する領域を露出させるフォトレジストパターンを前記第２導電層パターンと直交するライン形態で形成する段階と、
前記フォトレジストパターン、前記蝕刻阻止層パターン及び前記スペーサをマスクとして前記半導体基板の前記ソース領域の表面を大気中に露出する第３コンタクトホールを形成する段階を含むことを特徴とする半導体メモリ装置の製造方法。
【請求項２】
前記第１導電層パターンを形成する段階後に前記第１導電層パターンの側壁に他のスペーサを形成する段階をさらに含むことを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
【請求項３】
前記第１コンタクトホールを形成する段階で前記他のスペーサをマスクとして利用することを特徴とする請求項２に記載の半導体メモリ装置の製造方法。
【請求項４】
前記第２導電層パターンはチタン、チタン窒化膜またはタングステンで形成することを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
【請求項５】
前記第２導電層パターン及び前記蝕刻阻止層パターンは同一のマスクを利用して形成することを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
【請求項６】
前記蝕刻阻止層パターンはシリコン窒化膜パターン及び前記シリコン窒化膜パターン上に形成されたシリコン膜パターンよりなることを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
【請求項７】
前記シリコン膜パターンは多結晶シリコン膜または不純物を含む多結晶シリコン膜で形成することを特徴とする請求項６に記載の半導体メモリ装置の製造方法。
【請求項８】
前記スペーサは異方性蝕刻方法で形成することを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
【請求項９】
前記第１層間絶縁層、前記第２層間絶縁層及び前記第３層間絶縁層はシリコン酸化膜で形成することを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
【請求項１０】
前記複数の第１導電層パターンを形成する段階は、前記活性領域の上に絶縁膜を介して複数の第１導電層パターンを形成する段階であることを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に係り、特に半導体装置の高集積化のために形成した微細コンタクトホールを有する半導体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体メモリ装置の高集積化と大容量化により半導体メモリ装置の単位セルの大きさも減りつつある。反面にトランジスターのゲートの大きさが減少する比率に比べて使用される各物質層の厚さは同じ比率に減らなく、半導体メモリ装置の集積度の増加により同じ面積内にさらに多くの素子を含むべきなのでメモリセル領域（以下、セル領域と称する）の垂直構造は徐々に複雑になる。
【０００３】
特に、集積度の増加を主導する半導体メモリ装置のダイナミックランダムアクセスメモリ（Dynamic Random Access Memory）の場合セルの大きさの縮小により垂直構造がさらに複雑になり、キャパシタの有効面積を増加させるためにビットラインを形成した後に前記キャパシタを形成する方法を使用する。従って、前記ビットラインを形成した後にトランジスターのソースとキャパシタのストレージ電極を電気的に連結するための埋没コンタクトホールを形成することが難しい課題である。それでは埋没コンタクトホールを有する従来の半導体メモリ装置を説明する。
【０００４】
図１はセル領域に埋没コンタクトホールを有する従来の半導体メモリ装置を示す平面図であり、図２及び図３は各々前記図１でのＡＡ’線及びＢＢ’線による構造を示す断面図である。
詳しく、半導体基板１のセル領域に複数のゲートライン３が形成されていて、前記ゲートライン３の間に位置した前記半導体基板１にトランジスターのソース領域５及びトランジスターのドレイン領域７が形成されている。また、前記トランジスターのドレイン領域７はランディングパッドと呼ばれる補助導電層パターン９を媒介に複数のビットライン１１と電気的に連結されていて、前記ビットライン１１及び前記ゲートライン３を含む前記半導体基板１の全面に層間絶縁層１３が厚く形成されている。そして、前記層間絶縁層１３の上のフォトレジストパターン１５をマスクとして前記層間絶縁層１３を蝕刻して形成された埋没コンタクトホール１７は前記トランジスターのソース領域５を大気中に露出させる。
【０００５】
図４は従来の半導体メモリ装置で前記埋没コンタクトホールを形成するために使用された前記フォトレジストパターンの平面配置図である。
詳しく、前記埋没コンタクトホール１７を形成するために蝕刻マスクとして使用された前記フォトレジストパターン１５は前記図１に示された前記トランジスターのソース領域５のみを露出させる形を有している。
【０００６】
ところが、従来の場合に半導体メモリ装置の集積度が増加することにより前記埋没コンタクトホールを形成するために使用する前記フォトレジストパターン１５は前記図４に示されたようなコンタクトホール１７の大きさに該当する小さいホールの形態を有し、大きさが写真描画工程の限界に達するほどに小さいので、前記フォトレジストパターンの形成が難しくなる。そして、前記フォトレジストパターンを前記トランジスターのソース領域と縦横に一致するように整列すべきであるが、半導体メモリ装置の集積度の増加と共に整列の余裕も減り整列失敗に因した不良が増加する問題点が発生する。
【０００７】
また、垂直構造が複雑になることにより横縦比の増加で前記埋没コンタクトホールを形成する蝕刻工程もさらに難しくなっている。
【０００８】
【発明が解決しようとする課題】
従って、本発明の目的は前記問題点等を克服して微細コンタクトホールを有する半導体メモリ装置に適する製造方法を提供することである。
【０００９】
【課題を解決するための手段】
【００１３】
前記目的を達成するために本発明は、半導体基板の表面に直線状に延びる活性領域を形成する段階と、前記半導体基板の上に前記活性領域と直交する複数の第１導電層パターンを形成する段階と、前記複数の第１導電層パターンの間の前記活性領域に、ソース領域及びドレイン領域を形成する段階と、前記複数の第１導電層パターンを含む前記半導体基板の全面に第１層間絶縁層を形成する段階と、前記第１層間絶縁層の所定の位置に前記半導体基板の前記ドレイン領域の表面を大気中に露出する第１コンタクトホールを形成する段階と、前記第１コンタクトホールを通して前記半導体基板の前記ドレイン領域に電気的に連結される補助導電層パターンを形成する段階と、前記補助導電層パターンを含む前記第１層間絶縁層の上に第２層間絶縁層を形成する段階と、前記第２層間絶縁層に前記補助導電層パターンの表面を大気中に露出する第２コンタクトホールを形成する段階と、前記第２コンタクトホールを通して前記補助導電層パターンに電気的に接触する第２導電層及び蝕刻阻止層を順次に前記第２層間絶縁層の上に形成する段階と、前記第２導電層及び前記蝕刻阻止層を写真蝕刻して、前記活性領域を除く前記半導体基板の上の前記第２層間絶縁層の上に前記第１導電層パターンと直交する複数の第２導電層パターンを形成すると共に、前記第２導電層パターンの上に蝕刻阻止層パターンを形成する段階と、前記第２導電層パターン及び前記蝕刻阻止層パターンの側壁にスペーサを形成する段階と、前記蝕刻阻止層パターンを含む前記第２層間絶縁層の上に第３層間絶縁層を形成する段階と、前記第３層間絶縁層の上に、前記ソース領域の上方に位置する領域を露出させるフォトレジストパターンを前記第２導電層パターンと直交するライン形態で形成する段階と、前記フォトレジストパターン、前記蝕刻阻止層パターン及び前記スペーサをマスクとして前記半導体基板の前記ソース領域の表面を大気中に露出する第３コンタクトホールを形成する段階を含むことを特徴とする半導体メモリ装置の製造方法を提供する。
【００１４】
望ましくは、前記第１導電層パターンを形成する段階後に前記第１導電層パターンの側壁に他のスペーサを形成する段階をさらに包含し、前記第１コンタクトホールを形成する段階で前記他のスペーサをマスクとして利用する。そして、前記第１導電層パターンと直交する前記第２導電層パターンはチタン、チタン窒化膜またはタングステンで形成し、前記第２導電層パターン及び前記蝕刻阻止層パターンは同一のマスクを利用して形成する。この際、前記蝕刻阻止層パターンはシリコン窒化膜パターン及び前記シリコン窒化膜パターン上に形成されたシリコン膜パターンよりなり、前記シリコン膜パターンは多結晶シリコン膜または不純物を含む多結晶シリコン膜で形成する。
【００１５】
また、前記スペーサは異方性蝕刻方法で形成する。そして、前記第１層間絶縁層、前記第２層間絶縁層及び前記第３層間絶縁層はシリコン酸化膜で形成する。
また、前記複数の第１導電層パターンを形成する段階は、前記活性領域の上に絶縁膜を介して複数の第１導電層パターンを形成する段階であることが望ましい。
本発明による半導体メモリ装置によりコンタクトホールを形成するための前記フォトレジストパターンをライン形態で形成するので、集積度の増加により前記埋没コンタクトホールの大きさが減少しても写真描画工程が容易である長所がある。
【００１６】
そして、前記蝕刻阻止層パターン及び前記スペーサにより保護される方向は整列が要らなく、前記ビットライン方向も前記ゲートラインの側壁に形成された前記他のスペーサによってもある程度の整列誤差が補充されるので整列余裕が大きくなり整列誤差による不良を減少させうる。
さらに、シリコン酸化膜を蝕刻して形成する前記埋没コンタクトホールを容易に蝕刻しうる。
【００１７】
【発明の実施の形態】
以下、添付の図面に基づき本発明の実施例を詳しく説明する。
図５乃至図７を参照すれば、半導体基板３１のセル領域に複数のゲートライン３３が形成されていて、側壁に第１スペーサ３４を有する前記ゲートライン３３の間に位置した前記半導体基板３１にトランジスターのソース領域３５及びトランジスターのドレイン領域３７が形成される。この際、前記トランジスターのソース領域３５及び前記トランジスターのドレイン領域３７は非活性領域３２により限定される活性領域に形成され、前記非活性領域３２は浅いトレンチ素子分離方法またはロコス（LOCOS ）方法で形成しうる。
【００１８】
また、前記トランジスターのドレイン領域３７はランディングパッドと呼ばれる補助導電層パターン３９を媒介に複数のビットライン４１と電気的に連結されていて、前記ゲートライン３３を含む前記半導体基板３１の全面に層間絶縁層４３が厚く形成されている。この際、前記ビットライン４１の上にはシリコン窒化膜で形成されたシリコン膜パターン４７が積層され蝕刻阻止層パターン４９を形成し、前記層間絶縁層３３を媒介に前記ゲートライン３３と直交する前記ビットライン４１を保護するために前記ビットライン４１の側壁にシリコン窒化膜で形成された第２スペーサ５１がある。
【００１９】
そして、前記層間絶縁層３３の上のフォトレジストパターン５３をマスクとして前記層間絶縁層４３をパタニングして形成された埋没コンタクトホール５５は前記トランジスターのソース領域３５を露出させる。この際、前記フォトレジストパターン５３は前記ビットライン４１と直交するラインの形を有している。
図８は本発明の半導体メモリ装置で前記埋没コンタクトホールを形成するために使用したフォトレジストパターンの平面配置図である。
【００２０】
詳しく、本発明の半導体メモリ装置では前記埋没コンタクトホールを形成するための蝕刻マスクとして前記蝕刻阻止層パターン４９及び前記第２スペーサ５１を利用するので、フォトレジストパターン５３は図８に示されたように、前記ビットライン４１と直交するラインの形で形成しうる。
本発明の半導体メモリ装置によれば従来には小さなホールの形であった前記フォトレジストパターンをラインの形で形成するので、集積度の増加により前記埋没コンタクトホールの大きさが減少しても写真描画工程が容易になる長所がある。また、前記蝕刻阻止層パターン４９及び前記第２スペーサ５１により保護される方向は整列が要らなく、前記ビットライン４１の方向も前記ゲートラインの側壁に形成された第１スペーサ３４によりある程度の整列誤差が補充されるので従来に比べて整列余裕が大きくなり整列誤差による不良を減少させうる。
【００２１】
また、前記埋没コンタクトホールの横縦比が増加してもシリコン酸化膜よりなる前記層間絶縁層に比べて多結晶シリコン膜で形成された前記シリコン膜パターンの蝕刻選択比が大きいので容易に蝕刻し前記埋没コンタクトホールを形成する。
図９乃至図１５は本発明による半導体メモリ装置を製造する順序を示すレイアウトである。
【００２２】
図９は半導体基板のセル領域で活性領域６１を限定する非活性領域６３を形成する段階を示す。この際、前記非活性領域６３を浅いトレンチ素子分離方法を利用して形成する。
図１０は前記セル領域に複数のトランジスターを形成する段階を示す。詳しく、前記活性領域６１にゲート絶縁膜を成長させ、前記セル領域にトランジスターのために複数のゲートライン６５を形成する。そして、前記ゲートライン６５の側壁には、例えば、異方性蝕刻方法で第１スペーサ６７を形成し、前記ゲートライン６５の間の前記活性領域６１にトランジスターのソース領域６９及びトランジスターのドレイン領域７１を形成する。次いで、前記ゲートライン６５を含む半導体基板の全面に第１層間絶縁層（図示せず）を形成する。この際、前記第１スペーサ６７及び前記第１層間絶縁層は各々シリコン窒化膜及びシリコン酸化膜で形成することが望ましい。
【００２３】
図１１は前記トランジスターのドレイン領域７１を大気中に露出する第１コンタクトホール７３を前記第１層間絶縁層に形成する段階を示す。
図１２は前記第１層間絶縁層上に補助導電層パターン７５を形成する段階を示す。詳しく、前記トランジスターのドレイン領域７１に接触する補助導電層（図示せず）を、例えば、不純物を含む多結晶シリコン膜で前記第１層間絶縁層上に形成し、前記補助導電層をパタニングして補助導電層パターン７５を形成する。次いで、前記補助導電層パターン７５を含む前記第１層間絶縁層上にシリコン酸化膜で第２層間絶縁層（図示せず）を平坦に形成する。
【００２４】
図１３は前記第２層間絶縁層に前記補助導電層パターン７５を大気中に露出する第２コンタクトホール７７を形成する段階を示す。
図１４は前記第１層間絶縁層上に複数のビットラインを形成する段階を示す。詳しく、前記第２コンタクトホール７７（図１３参照）を通して前記補助導電層パターン７５に電気的に接触する導電層及び蝕刻阻止層を順次に前記第２層間絶縁層上に形成し、前記導電層及び前記蝕刻阻止層を写真蝕刻して前記第２層間絶縁層上に前記ゲートライン６５と直交する複数のビットライン（図示せず）及び前記ビットラインの上に形成された蝕刻阻止層パターン７９を形成する。この際、前記ビットラインはチタン、チタン窒化膜またはタングステンで形成し、前記蝕刻阻止層パターン７９はシリコン窒化膜パターン及び前記シリコン窒化膜パターン上に形成されたシリコン膜パターンよりなる。そして、前記シリコン膜パターンは多結晶シリコン膜または不純物を含む多結晶シリコン膜で形成する。
【００２５】
次いで、前記ビットライン及び前記蝕刻阻止層パターン７９の側壁に第２スペーサ８１を形成し、前記蝕刻阻止層パターン７９を含む前記第２層間絶縁層上に第３層間絶縁層（図示せず）を形成する。この際、前記第２スペーサ８１はシリコン窒化膜を異方性蝕刻して形成し、前記第３層間絶縁層はシリコン酸化膜で形成する。
【００２６】
図１５は埋没コンタクトホールを形成する段階を示す。詳しく前記第３層間絶縁層上に所定の領域を露出させるフォトレジストパターン８３を形成し、前記フォトレジストパターン８３、蝕刻阻止層パターン及び前記第２スペーサ８１をマスクとして前記トランジスターのソース領域６９を大気中に露出する埋没コンタクトホール８５を形成する。
【００２７】
次いで、通常の工程を通して半導体メモリ装置を完成する。
【００２８】
【発明の効果】
以上、本発明による半導体メモリ装置の製造方法で従来には小さなホールの形であった前記フォトレジストパターンをラインの形で形成するので、集積度の増加により前記埋没コンタクトホールの大きさが減少しても従来の場合に比べて写真描画工程の容易である長所がある。また、前記蝕刻阻止層パターン及び前記第２スペーサにより保護される方向は整列が要らなく、前記ビットラインの方向も前記ゲートラインの側壁に形成された第１スペーサによりある程度の整列誤差が補充されるので整列余裕が大きくなり整列誤差による不良を減少させうる。
【００２９】
また、シリコン酸化膜を蝕刻して形成する前記埋没コンタクトホールの横縦比が増加してもシリコン酸化膜に比べて前記シリコン膜パターンを含む蝕刻阻止層の蝕刻選択比が大きいので前記埋没コンタクトホールを容易に蝕刻しうる。
以上、実施例を通して本発明を具体的に説明したが、本発明はこれに限定されなく、本発明の技術的思想内の当分野で通常の知識でその変更や改良が可能である。
【図面の簡単な説明】
【図１】セル領域に埋没コンタクトホールを有する従来の半導体メモリ装置を示す平面図である。
【図２】前記図１のＡＡ’線による構造を示す断面図である。
【図３】前記図１のＢＢ’線による構造を示す断面図である。
【図４】従来の半導体メモリ装置で前記埋没コンタクトホールを形成するために使用された前記フォトレジストパターンの平面配置図である。
【図５】セル領域に埋没コンタクトホールを有する本発明による半導体メモリ装置を示す平面図である。
【図６】前記図５のＣＣ’線による構造を示す断面図である。
【図７】前記図５のＤＤ’線による構造を示す断面図である。
【図８】本発明の半導体メモリ装置で前記埋没コンタクトホールを形成するために使用したフォトレジストパターンの平面配置図である。
【図９】本発明による半導体メモリ装置を製造する順序を示すレイアウトである。
【図１０】本発明による半導体メモリ装置を製造する順序を示すレイアウトである。
【図１１】本発明による半導体メモリ装置を製造する順序を示すレイアウトである。
【図１２】本発明による半導体メモリ装置を製造する順序を示すレイアウトである。
【図１３】本発明による半導体メモリ装置を製造する順序を示すレイアウトである。
【図１４】本発明による半導体メモリ装置を製造する順序を示すレイアウトである。
【図１５】本発明による半導体メモリ装置を製造する順序を示すレイアウトである。
【符号の説明】
３３    ゲートライン
３４    第１スペーサ
３５    ソース領域
３９    補助導電層パターン
４９    蝕刻阻止層パターン
５１    第２スペーサ
５５    埋没コンタクトホール
【図１】
0004159624.tif 000002
【図２】
0004159624.tif 000003
【図３】
0004159624.tif 000004
【図４】
0004159624.tif 000005
【図５】
0004159624.tif 000006
【図６】
0004159624.tif 000007
【図７】
0004159624.tif 000008
【図８】
0004159624.tif 000009
【図９】
0004159624.tif 000010
【図１０】
0004159624.tif 000011
【図１１】
0004159624.tif 000012
【図１２】
0004159624.tif 000013
【図１３】
0004159624.tif 000014
【図１４】
0004159624.tif 000015
【図１５】
0004159624.tif 000016