(57)【特許請求の範囲】
【請求項１】
スタブ構造で配列される第１クロック信号ライン、制御バス、アドレスバス及びデータバス上に、第１クロック信号(WCLK)、制御信号、アドレス信号(C/A)及びデータ信号(DQ)を発生するコントローラ(40)と、
前記データバス及び前記第１クロック信号ラインに連結される少なくとも一つのメモリ装置(52)と、読出しまたは書込み命令を含む前記制御信号、前記アドレス信号(C/A)、及び前記第１クロック信号(WCLK)を受信して前記第１クロック信号に応答して前記少なくとも一つのメモリ装置(52)に前記制御信号及び前記アドレス信号(C/A)を供給する制御／アドレスバッファ(46)とを含むメモリモジュール(42)とを備え、
前記メモリモジュール(42)は前記書込み命令に応答して前記第１クロック信号(WCLK)に同期して前記データ信号(DQ)を前記データバスから前記少なくとも一つのメモリ装置(52)に書込む書込み動作を開始し、
さらに、前記メモリモジュール(42)は前記読出し命令に応答して前記データ信号(DQ)を前記少なくとも一つのメモリ装置(52)から前記データバスに読出す読出し動作を開始し、
且つ、メモリモジュール(42)は前記制御／アドレスバッファ(46)からのライン、又は前記第１クロック信号(WCLK)を受信する第１クロック信号ラインに接続させてモジュールの信号と関係なく有したリターンパスいずれかの第２クロック信号ラインを有して前記コントローラ(40)に接続され、前記第１クロック信号(WCLK)に応答して第２クロック信号(RCLK)を発生し、前記第２クロック信号ラインを介して前記コントローラ(40)に提供させるとともに、前記第１クロック信号(WCLK)は書込みクロック信号であり、前記第２クロック信号(RCLK)は読出しクロック信号であって、
前記コントローラ(40)は前記読出し動作の間に前記第２クロック信号(RCLK)に応答して前記データバス上の前記データ信号(DQ)を受信することを特徴とするスタブ構造を有するメモリシステム。
【請求項２】
前記メモリシステムは多数のメモリモジュールを備え、その多数のメモリモジュールはそれぞれ独立的であり、互いに位相差のある第２クロック信号を発生することを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記多数の第２クロック信号の位相は、前記各メモリモジュールと前記コントローラ間の伝播遅延の差により相異なることを特徴とする請求項２に記載のメモリシステム。
【請求項４】
前記メモリモジュールから前記コントローラまでの前記第２クロック信号の伝播遅延は前記データバスの伝播遅延とほとんど同一であることを特徴とする請求項１に記載のメモリシステム。
【請求項５】
前記メモリモジュールは、前記第１クロック信号を受信し、その第１クロック信号に応答して前記第２クロック信号を発生する位相同期ループを前記制御／アドレスバッファがさらに含むことを特徴とする請求項１に記載のメモリシステム。
【請求項６】
前記メモリモジュールは、前記第１クロック信号を受信し、その第１クロック信号に応答して前記第２クロック信号を発生する遅延同期ループを前記制御／アドレスバッファがさらに含むことを特徴とする請求項１に記載のメモリシステム。
【請求項７】
前記メモリモジュールは、そのメモリモジュールのメモリ装置により前記データバス上の容量性負荷を補償するために選択されるキャパシタンスを有するキャパシタ(60)をさらに含み、そのキャパシタは前記第２クロック信号ラインがリターンパスの場合に前記第１クロック信号ラインと前記リターンパスとの接合点に接続されることを特徴とする請求項１に記載のメモリシステム。
【請求項８】
前記メモリシステムは前記第２クロック信号としてそれぞれの第１及び第２リターンクロック信号（RCLK_M1, RCLK_M2）を発生する第１及び第２メモリモジュール(42A,42B)を備え、その第１及び第２メモリモジュールと前記コントローラ(40)とを接続するマザーボードをさらに備え、
前記マザーボードは前記データ信号を伝達するためのデータバス、前記制御信号を伝達するための制御バス、前記アドレス信号を伝達するためのアドレスバス、前記第１クロック信号を伝達するための第１クロック信号ライン、及び前記第２クロック信号ラインに前記第１及び第２リターンクロック信号（RCLK_M1, RCLK_M2）を伝達するための第１及び第２リターンクロック信号ラインを含むことを特徴とする請求項１に記載のメモリシステム。
【請求項９】
前記第１及び第２リターンクロック信号ラインは前記第１モジュールと前記第２モジュール間の前記マザーボード上で交差されることを特徴とする請求項８に記載のメモリシステム。
【請求項１０】
前記第１リターンクロック信号ラインは前記第２メモリモジュール上のダミー負荷に接続され、前記第２リターンクロック信号ラインは前記第１メモリモジュール上のダミー負荷に接続されることを特徴とする請求項８に記載のメモリシステム。
【請求項１１】
前記ダミー負荷は負荷キャパシタまたはダミーピンを含むことを特徴とする請求項１０に記載のメモリシステム。
【請求項１２】
前記ダミー負荷は前記データバスの容量性負荷をマッチさせるために選択されることを特徴とする請求項１０に記載のメモリシステム。
【請求項１３】
前記メモリシステムは前記コントローラにより前記制御／アドレスバッファに第１フラッグ信号ラインを介して生じる第１フラッグ信号(DFLAG)をさらに備え、
前記メモリモジュール(42)は前記第１フラッグ信号に応答して書込み動作または読出し動作の開始時期を制御し、読出し動作が命令されれば前記第１フラッグ信号に応答して前記制御／アドレスバッファから第２フラッグ信号ラインに第２フラッグ信号(RFLAG)を発生し、
その第２フラッグ信号は前記コントローラに提供され、前記コントローラは読出し動作の間に前記第２クロック信号及び前記第２フラッグ信号に応答して前記データバス上の前記データ信号を受信することを特徴とする請求項１に記載のメモリシステム。
【請求項１４】
前記メモリシステムはそれぞれの第１及び第２フラッグ信号を発生する第１及び第２メモリモジュール(42A,42B)を備え、その第１及び第２メモリモジュールと前記コントローラ(40)とを接続するマザーボードをさらに備え、
前記マザーボードは前記データ信号(DQ)を伝達するためのデータバス、前記制御信号(C/A)を伝達するための制御バス、前記アドレス信号(C/A)を伝達するためのアドレスバス、前記第１フラッグ信号(DFLAG)を伝達するための第１フラッグ信号ライン、及び前記第２フラッグ信号ラインに前記第２フラッグ信号(RFLAG)である第１及び第２リターンフラッグ信号(RFLAG_M1, RFLAG_M2)を伝達するための第１及び第２リターンフラッグ信号ラインを含み、
前記第１フラッグ信号ラインと前記第１及び第２リターンフラッグ信号ラインとは前記制御バス及び前記アドレスバスと共にラウトされることを特徴とする請求項１３に記載のメモリシステム。
【請求項１５】
前記第１及び第２リターンフラッグ信号ラインは前記第１モジュールと前記第２モジュール間の前記マザーボード上で交差されることを特徴とする請求項１４に記載のメモリシステム。
【請求項１６】
前記第１リターンフラッグ信号ラインは前記第２メモリモジュール上のダミー負荷に接続され、前記第２リターンフラッグ信号ラインは前記第１メモリモジュール上のダミー負荷に接続されることを特徴とする請求項１４に記載のメモリシステム。
【請求項１７】
前記ダミー負荷は負荷キャパシタまたはダミーピンを含むことを特徴とする請求項１６に記載のメモリシステム。
【請求項１８】
前記ダミー負荷は前記データバスの容量性負荷をマッチさせるために選択されることを特徴とする請求項１６に記載のメモリシステム。
【請求項１９】
前記メモリシステムは前記メモリモジュールの第１面に搭載される前記制御／アドレスバッファの制御バッファと、
前記メモリモジュールの第１面及び第２面に搭載されるメモリ装置の第２信号ラインにより接する負荷とのマッチングを提供するために、前記制御バッファの第１信号ラインに接続するためのダミー負荷とをさらに備えることを特徴とする請求項１に記載のメモリシステム。
【請求項２０】
前記ダミー負荷は負荷キャパシタまたはダミーピンを含むことを特徴とする請求項１９に記載のメモリシステム。
【請求項２１】
前記第１信号ラインは前記第１クロック信号または前記第２クロック信号を含み、前記第２信号ラインは前記データバスまたは前記第１クロック信号を含むことを特徴とする請求項１９に記載のメモリシステム。
【請求項２２】
スタブ構造で配列される第１クロック信号ライン、第１フラッグ信号ライン、制御バス、アドレスバス及びデータバス上に、第１クロック信号(WCLK)、第１フラッグ信号(DFLAG)、制御信号、アドレス信号(C/A)及びデータ信号(DQ)を発生するコントローラ(40)と、
前記データバス及び前記第１クロック信号ラインに連結される少なくとも一つのメモリ装置(52)と、前記第１フラッグ信号ライン、制御バス、アドレスバスに連結されて読出しまたは書込み命令を含む前記制御信号、前記アドレス信号(C/A)、及び前記第１フラッグ信号(DFLAG)を受信して前記第１フラッグ信号に応答して前記少なくとも一つのメモリ装置(52)に前記制御信号及び前記アドレス信号(C/A)を供給する制御／アドレスバッファ(46)とを含むメモリモジュール(42)とを備え、
前記メモリモジュール(42)は前記書込み命令に応答して前記第１フラッグ信号(DFLAG)に同期して前記データ信号(DQ)を前記データバスから前記少なくとも一つのメモリ装置(52)に書込む書込み動作を開始し、
さらに、メモリモジュール(42)は前記読出し命令に応答して前記データ信号(DQ)を前記少なくとも一つのメモリ装置(52)から前記データバスに読出す読出し動作を開始し、
且つ、メモリモジュール(42)は前記制御／アドレスバッファ(46)からの第２フラッグ信号ラインを有して前記コントローラ(40)に接続され、前記第１フラッグ信号(DFLAG)に応答して第２フラッグ信号(RFLAG)を発生し、前記第２フラッグ信号ラインを介して前記コントローラ(40)に提供させるとともに、前記第１フラッグ信号(DFLAG)は書込みフラッグ信号を含み、前記第２フラッグ信号(RFLAG)は読出しフラッグ信号であって、
前記コントローラ(40)は前記読出し動作の間前記第２フラッグ信号(RFLAG)に応答して前記データバス上の前記データ信号(DQ)を受信することを特徴とするスタブ構造を有するメモリシステム。
【請求項２３】
前記メモリシステムは前記コントローラにより前記第１クロック信号ラインを介して生じる第１クロック信号(WCLK)をさらに備え、
前記メモリモジュール(42)は前記第１クロック信号に応答して前記書込み動作または読出し動作を開始して読出し動作が命令されれば前記第１クロック信号に応答して第２クロック信号ラインに第２クロック信号を発生し、
その第２クロック信号は前記コントローラに提供され、前記コントローラは読出し動作の間に前記第２クロック信号及び前記第２フラッグ信号に応答して前記データバス上の前記データ信号を受信することを特徴とする請求項２２に記載のメモリシステム。
【請求項２４】
前記第１クロック信号は書込みクロックを含み、前記第２クロック信号は読出しクロックを含むことを特徴とする請求項２３に記載のメモリシステム。
【請求項２５】
前記メモリシステムは多数のメモリモジュールを備え、その多数のメモリモジュールはそれぞれ独立的で互いに位相差のある第２クロック信号を発生することを特徴とする請求項２３に記載のメモリシステム。
【請求項２６】
前記多数の第２クロック信号の位相は前記各メモリモジュールと前記コントローラ間の伝播遅延の差により相異なることを特徴とする請求項２５に記載のメモリシステム。
【請求項２７】
前記メモリモジュールから前記コントローラまでの前記第２クロック信号の伝播遅延は前記データバスの伝播遅延とほとんど同一であることを特徴とする請求項２３に記載のメモリシステム。
【請求項２８】
前記メモリモジュールは、前記第１クロック信号及び前記制御／アドレス信号を受信し、前記第１クロック信号に応答して前記第２クロック信号ラインに第２クロック信号を発生する制御／アドレスバッファをさらに含むことを特徴とする請求項２３に記載のメモリシステム。
【請求項２９】
前記メモリモジュールは、前記第１クロック信号を受信してその第１クロック信号に応答して前記第２クロック信号ラインに第２クロック信号を発生する位相同期ループを前記制御／アドレスバッファがさらに含むことを特徴とする請求項２３に記載のメモリシステム。
【請求項３０】
前記メモリモジュールは、前記第１クロック信号を受信し、その第１クロック信号に応答して前記第２クロック信号ラインに第２クロック信号を発生する遅延同期ループを前記制御／アドレスバッファがさらに含むことを特徴とする請求項２３に記載のメモリシステム。
【請求項３１】
前記メモリモジュールは、前記第１クロック信号に応答して前記第２クロック信号ラインに第２クロック信号を発生するために前記第１クロック信号を受信する第１クロック信号ラインに接続させてモジュールの信号と関係なく有したリターンパスを含むことを特徴とする請求項２３に記載のメモリシステム。
【請求項３２】
前記メモリモジュールはそのメモリモジュールのメモリ装置により前記データバス上の容量性負荷を補償するために選択されるキャパシタンスを有するキャパシタ(60)をさらに含み、そのキャパシタは前記第１クロック信号ラインと前記リターンパスとの接合点に接続されることを特徴とする請求項３１に記載のメモリシステム。
【請求項３３】
前記メモリシステムは前記第２クロック信号（RCLK）としてそれぞれの第１及び第２リターンクロック信号（RCLK_M1, RCLK_M2）を発生する第１及び第２メモリモジュール(42A,42B)と、
その第１及び第２メモリモジュールと前記コントローラ(40)とを接続するマザーボードとをさらに備え、
前記マザーボードは前記データ信号を伝達するためのデータバス、前記制御信号を伝達するための制御バス、前記アドレス信号を伝達するためのアドレスバス、前記第１クロック信号を伝達するための第１クロック信号ライン、及び前記第２クロック信号ラインに前記第１及び第２リターンクロック信号（RCLK_M1, RCLK_M2）を伝達するための第１及び第２リターンクロック信号ラインを含むことを特徴とする請求項２３に記載のメモリシステム。
【請求項３４】
前記第１及び第２リターンクロック信号ラインは前記第１モジュールと前記第２モジュール間の前記マザーボード上で交差されることを特徴とする請求項３３に記載のメモリシステム。
【請求項３５】
前記第１リターンクロック信号ラインは前記第２メモリモジュール上のダミー負荷に接続され、前記第２リターンクロック信号ラインは前記第１メモリモジュール上のダミー負荷に接続されることを特徴とする請求項３３に記載のメモリシステム。
【請求項３６】
前記ダミー負荷は負荷キャパシタまたはダミーピンを含むことを特徴とする請求項３５に記載のメモリシステム。
【請求項３７】
前記ダミー負荷は前記データバスの容量性負荷をマッチさせるために選択されることを特徴とする請求項３５に記載のメモリシステム。
【請求項３８】
前記メモリシステムはそれぞれの第１及び第２フラッグ信号を発生する第１及び第２メモリモジュール(42A,42B)と、
その第１及び第２メモリモジュールと前記コントローラとを接続するマザーボードとをさらに備え、
前記マザーボードは前記データ信号を伝達するためのデータバス、前記制御信号を伝達するための制御バス、前記アドレス信号を伝達するためのアドレスバス、前記第１フラッグ信号(DFLAG)を伝達するための第１フラッグ信号ライン、及び前記第２フラッグ信号ラインに前記第２フラッグ信号(RFLAG)である第１及び第２リターンフラッグ信号(RFLAG_M1,RFLAG_M2)を伝達するための第１及び第２リターンフラッグ信号ラインを含み、
前記第１フラッグ信号ラインと前記第１及び第２リターンフラッグ信号ラインとは前記制御バス及び前記アドレスバスと共にラウトされることを特徴とする請求項２２に記載のメモリシステム。
【請求項３９】
前記第１及び第２リターンフラッグ信号ラインは前記第１モジュールと前記第２モジュール間の前記マザーボード上で交差されることを特徴とする請求項３８に記載のメモリシステム。
【請求項４０】
前記第１リターンフラッグ信号ラインは前記第２メモリモジュール上のダミー負荷に接続され、前記第２リターンフラッグ信号ラインは前記第１メモリモジュール上のダミー負荷に接続されることを特徴とする請求項３８に記載のメモリシステム。
【請求項４１】
前記ダミー負荷は負荷キャパシタまたはダミーピンを含むことを特徴とする請求項４０に記載のメモリシステム。
【請求項４２】
前記ダミー負荷は前記データバスの容量性負荷をマッチさせるために選択されることを特徴とする請求項４１に記載のメモリシステム。
【請求項４３】
前記メモリシステムは前記メモリモジュールの第１面に搭載される前記制御／アドレスバッファの制御バッファと、
前記メモリモジュールの第１面及び第２面に搭載されるメモリ装置の第２信号ラインにより接する負荷とのマッチングを提供するために前記制御バッファの第１信号ラインに接続されるダミー負荷とをさらに備えることを特徴とする請求項２２に記載のメモリシステム。
【請求項４４】
前記ダミー負荷は負荷キャパシタまたはダミーピンを含むことを特徴とする請求項４３に記載のメモリシステム。
【請求項４５】
前記第１信号ラインは前記第１フラッグ信号または前記第２フラッグ信号を含み、前記第２信号ラインは前記データバスを含むことを特徴とする請求項４３に記載のメモリシステム。
【請求項４６】
前記メモリモジュールは、前記第１フラッグ信号と前記制御信号とを受信し、前記第１フラッグ信号に応答して前記第２フラッグ信号を発生する前記制御／アドレスバッファの制御バッファをさらに含むことを特徴とする請求項２２に記載のメモリシステム。
【請求項４７】
前記メモリモジュールは、前記第１フラッグ信号を受信し、その第１フラッグ信号に応答して前記第２フラッグ信号を発生する位相同期ループをさらに含むことを特徴とする請求項２２に記載のメモリシステム。
【請求項４８】
前記メモリモジュールは、前記第１フラッグ信号を受信し、その第１フラッグ信号に応答して前記第２フラッグ信号を発生する遅延同期ループをさらに含むことを特徴とする請求項２２に記載のメモリシステム。
【請求項４９】
前記メモリモジュールは、前記第２フラッグ信号ラインを、前記制御／アドレスバッファからでなく、前記第１フラッグ信号に応答して前記第２フラッグ信号を発生するために前記第１フラッグ信号を受信する第１フラッグ信号ラインに接続させてモジュールの信号と関係なく有したリターンパスにより設けることを特徴とする請求項２２に記載のメモリシステム。
【請求項５０】
前記メモリモジュールはそのメモリモジュールのメモリ装置により前記データバス上の容量性負荷を補償するために選択されるキャパシタンスを有するキャパシタをさらに含み、そのキャパシタは前記第１フラッグ信号ラインと前記リターンパスとの接合点に接続されることを特徴とする請求項４９に記載のメモリシステム。
【請求項５１】
スタブ構造で配列される第１クロック信号ライン、制御バス、アドレスバス及びデータバス上に、第１クロック信号(WCLK)、制御信号、アドレス信号(C/A)及びデータ信号(DQ)を発生するコントローラ(40)と、
前記スタブ構造で前記コントローラ(40)に連結（終端）される第２クロック信号ライン上に第２クロック信号(RCLK)を発生する第２クロック信号発生器(76)と、
前記データバス、前記第１クロック信号ライン、及び前記第２クロック信号ラインに連結される少なくとも一つのメモリ装置(52)と、前記制御バス、アドレスバスに連結されて読出しまたは書込み命令を含む前記制御信号及び前記アドレス信号(C/A)を受信して前記少なくとも一つのメモリ装置(52)に前記制御信号及び前記アドレス信号(C/A)を供給する制御／アドレスバッファ(46)とを含むメモリモジュール(42)とを備え、
前記第１クロック信号(WCLK)は書込みクロック信号であり、前記第２クロック信号(RCLK)は読出しクロック信号であるとともに、
前記第１クロック信号は第１伝播方向に前記コントローラから前記メモリモジュールに伝播し、前記第２クロック信号は第２伝播方向に前記メモリモジュールから前記コントローラに伝播し、
前記メモリモジュールは前記書込み命令に応答して前記第１クロック信号に同期して前記データ信号を前記データバスから前記少なくとも一つのメモリ装置に書込む書込み動作を開始し、
さらに、前記メモリモジュールは前記読出し命令に応答して前記第２クロック信号に同期して前記データ信号を前記少なくとも一つのメモリ装置から前記データバスに読出す読出し動作を開始し、
前記コントローラは前記読出し動作の間に前記第２クロック信号に応答して前記データバス上の前記データ信号を受信することを特徴とするスタブ構造を有するメモリシステム。
【請求項５２】
スタブ構造を有するメモリシステムにてデータを伝達する方法において、
スタブ構造で配列される第１クロック信号ライン、制御バス、アドレスバス及びデータバス上に、第１クロック信号(WCLK)、制御信号、アドレス信号(C/A)及びデータ信号(DQ)をコントローラ(40)にて発生する段階と、
少なくとも一つのメモリ装置(52)と制御／アドレスバッファ(46)とを含むメモリモジュールにて前記制御／アドレスバッファ(46)が読出しまたは書込み命令を含む前記制御信号、前記アドレス信号(C/A)及び前記第１クロック信号(WCLK)を受信して前記第１クロック信号に応答して前記少なくとも一つのメモリ装置(52)に前記制御信号及び前記アドレス信号(C/A)を供給する段階とを備え、
前記メモリモジュールは前記書込み命令に応答し、前記第１クロック信号(WCLK)に同期して前記データ信号(DQ)を前記データバスから前記少なくとも一つの前記メモリ装置(52)に書込む書込み動作を開始し、
さらに、前記メモリモジュールは前記読出し命令に応答し、前記データ信号(DQ)を前記少なくとも一つのメモリ装置(52)から前記データバスに読出す読出し動作を開始し、
且つ、メモリモジュールは前記制御／アドレスバッファ(46)からのライン、又は前記第１クロック信号(WCLK)を受信する第１クロック信号ラインに接続させてモジュールの信号と関係なく有したリターンパスいずれかの第２クロック信号ラインにより、前記第１クロック信号(WCLK)に応答して第２クロック信号(RCLK)を発生し、その第２クロック信号を前記コントローラ(40)に提供させるとともに、前記第１クロック信号(WCLK)は書込みクロック信号であり、前記第２クロック信号(RCLK)は読出しクロック信号であって、
前記コントローラは前記読出し動作の間に前記第２クロック信号に応答して前記データバス上の前記データ信号を受信することを特徴とするデータ伝達方法。
【請求項５３】
前記メモリモジュールは多数のメモリモジュールを含み、その多数のメモリモジュールはそれぞれ独立的で互いに位相差のある第２クロック信号を発生することを特徴とする請求項５２に記載のデータ伝達方法。
【請求項５４】
前記データ伝達方法は前記コントローラにおいて前記制御／アドレスバッファに第１フラッグ信号ラインを介して第１フラッグ信号(DFLAG)を発生する段階をさらに備え、
前記メモリモジュールは前記第１フラッグ信号に応答して前記書込み動作または読出し動作の開始時期を制御し、読出し動作が命令されれば前記第１フラッグ信号に応答して前記制御／アドレスバッファから第２フラッグ信号ラインに第２フラッグ信号を発生し、
その第２フラッグ信号は前記コントローラに提供され、前記コントローラは読出し動作の間に前記第２クロック信号及び前記第２フラッグ信号に応答して前記データバス上の前記データ信号を受信することを特徴とする請求項５２に記載のデータ伝達方法。
【請求項５５】
スタブ構造を有するメモリシステムにてデータを伝達する方法において、
スタブ構造で配列される第１フラッグ信号ライン、制御バス、アドレスバス及びデータバス上に、第１フラッグ信号(DFLAG)、制御信号、アドレス信号(C/A)及びデータ信号(DQ)をコントローラ(40)にて発生する段階と、
少なくとも一つの制御／アドレスバッファ(46)を含むメモリモジュールにて、前記制御／アドレスバッファ(46)が読出しまたは書込み命令を含む前記制御信号、前記アドレス信号(C/A)、及び前記第１フラッグ信号(DFLAG)を受信して前記第１フラッグ信号(DFLAG)に応答して前記少なくとも一つのメモリ装置(52)に前記制御信号及び前記アドレス信号(C/A)を供給する段階とを備え、
前記メモリモジュールは前記書込み命令に応答し、前記第１フラッグ信号(DFLAG)に応答して前記データ信号(DQ)を前記データバスから前記少なくとも一つのメモリ装置(52)に書込む書込み動作を開始し、
さらに、前記メモリモジュールは前記読出し命令に応答して前記データ信号(DQ)を前記少なくとも一つのメモリ装置(52)から前記データバスに読出す読出し動作を開始し、
且つ、メモリモジュール(42)は前記制御／アドレスバッファ(46)からの第２フラッグ信号ラインにより、前記第１フラッグ信号(DFLAG)に応答して第２フラッグ信号(RFLAG)を発生し、前記コントローラ(40)に提供させるとともに、前記第１フラッグ信号(DFLAG)は書込みフラッグ信号を含み、前記第２フラッグ信号(RFLAG)は読出しフラッグ信号であって、
前記コントローラは前記読出し動作の間に前記第２フラッグ信号に応答して前記データバス上の前記データ信号(DQ)を受信することを特徴とするデータ伝達方法。
【請求項５６】
前記データ伝達方法は前記コントローラ(40)において第１クロック信号(WCLK)を発生する段階をさらに備え、
前記メモリモジュールは前記第１フラッグ信号(DFLAG)に応答して前記書込み動作または読出し動作を開始し、読出し動作が命令されれば前記第１クロック信号(WCLK)に応答して第２クロック信号(RCLK)を発生し、
その第２クロック信号(RCLK)は前記コントローラ(40)に提供され、前記コントローラは読出し動作の間に前記第２クロック信号及び前記第２フラッグ信号に応答して前記データバス上の前記データ信号(DQ)を受信することを特徴とする請求項５５に記載のデータ伝達方法。
【請求項５７】
スタブ構造を有するメモリシステムにてデータを伝達する方法において、
スタブ構造で配列される第１クロック信号ライン、制御バス、アドレスバス及びデータバス上に、第１クロック信号(WCLK)、制御信号、アドレス信号(C/A)及びデータ信号(DQ)をコントローラ(40)にて発生する段階と、
前記スタブ構造で前記コントローラ(40)に連結される第２クロック信号ライン上に第２クロック信号発生器にて第２クロック信号(RCLK)を発生する段階と、
少なくとも一つのメモリ装置(52)と制御／アドレスバッファ(46)とを含むメモリモジュールにて前記制御／アドレスバッファ(46)が読出しまたは書込み命令を含む前記制御信号及び前記アドレス信号(C/A)を受信して前記少なくとも一つのメモリ装置(52)に前記制御信号及び前記アドレス信号(C/A)を供給する段階と、
第１伝播方向に前記コントローラ(40)から前記メモリモジュールに前記第１クロック信号(WCLK)を伝送し、第２伝播方向に前記メモリモジュールから前記コントローラ(40)に前記第２クロック信号(RCLK)を伝送する段階とを備え、
前記第１クロック信号(WCLK)は書込みクロック信号であり、前記第２クロック信号(RCLK)は読出しクロック信号であるとともに、
前記メモリモジュールは前記書込み命令に応答し、前記第１クロック信号に同期して前記データ信号を前記データバスから前記少なくとも一つのメモリ装置に書込む書込み動作を開始し、
さらに、前記メモリモジュールは前記読出し命令に応答し、前記第２クロック信号に応答して前記データ信号を前記少なくとも一つのメモリ装置から前記データバスに読出す読出し動作を開始し、
前記コントローラは前記読出し動作の間に前記第２クロック信号に応答して前記データバス上の前記データ信号を受信することを特徴とするデータ伝達方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はメモリシステム及びそれにおけるデータ伝達方法に係り、特にスタブバス構造を有するメモリシステム及びそれにおけるデータ伝達方法に関する。
【０００２】
【従来の技術】
メモリシステムのデータ伝達率がシステムクロック率に直接従属されるシンクロナスＤＲＡＭ（ＳＤＲＡＭｓ）の出現以来、データ伝達率をより高めるために多くの提案がなされて来た。例えば、二重データ率（ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ、ＤＤＲ）ＳＤＲＡＭｓはシステムクロックの上昇エッジと下降エッジにおいてデータ伝送／受信を起こすことによりデータ伝達率をより高める。データ伝達率を高めつつ、さらにメモリコントローラ及びＤＲＡＭモジュールからデータを受信する場合において十分のタイミング余裕を割り当てるために、データパスと同一のパスを介して同期クロックをラウトさせるソースシンクロナスクロッキングの概念が導入された。このような概念が図１及び図２で説明される。
【０００３】
図１はＤＤＲシンクロナスＤＲＡＭにおいてシステムクロック信号ＣＫと両方向ストローブ信号ＤＱＳとを使用するソースシンクロナスクロッキングを示す。ＤＱＳ信号はメモリコントローラ２０またはＤＲＡＭ装置２２により生じ、ＤＲＡＭモジュール２２にデータを書込んだりＤＲＡＭモジュール２２からデータを読出したりするためのタイミング基準信号として使われる。データはタイミング基準としてＤＱＳ信号を使用し、データバスＤＱを経由して伝達される。メモリコントローラ２０またはＤＲＡＭモジュール２２はそれぞれシステムクロックＣＫの代りにデータバスのようなパスを介して伝送されたＤＱＳ信号を基準としてデータをサンプリングする。システムクロックＣＫはＤＲＡＭ２２において命令／アドレス信号Ｃｏｍ／Ａｄｄをサンプリングするために使われる。ＤＱＳ信号によりサンプリングされたＤＱ信号はＤＲＡＭ２２とコントローラ２０とにおいて内部的にシステムクロック領域に転換される。
【０００４】
図２は代表的なラムバスＤＲＡＭ構造を示す。この構造においてＤＲＡＭモジュール２６とメモリコントローラ２４とは二つのクロック、すなわちＣＦＭ（Ｃｌｋ−Ｆｒｏｍ−Ｍａｓｔｅｒ）信号とＣＴＭ（Ｃｌｋ−Ｔｏ−Ｍａｓｔｅｒ）信号とを受信する。ＣＦＭ信号は書込みデータのための基準クロックとして使われ、ＣＴＭ信号は読出しデータのための基準クロックとして使われる。それぞれの場合にデータとクロック信号とは同じデータパスを介してラウトされて伝えられる。
【０００５】
【発明が解決しようとする課題】
図１に示されたＤＤＲシンクロナスＤＲＡＭにおいては、その後に来る読出しまたは書込み命令のために前タイミング間隔が要求される。前タイミング間隔は有効データストローブ信号の入力に関する情報を含み、前タイミング間隔はＤＱＳ信号がメモリコントローラ２０またはＤＲＡＭ２２により生じうるために必ず必要である。ＤＱＳ信号のソースが変われば、徴候を一つから他の一つに渡すために前間隔は初期化されねばならない。一般的にこの前間隔は有効データが伝送される前に一つのクロックサイクルを占める。前間隔の間にはデータの伝送が許諾されないためにシステムバスの効率が落ちる。図２に示されたラムバスＤＲＡＭにおいては、フォワードクロックＣＦＭとリターンクロックＣＴＭとを使用することによりＤＲＡＭモジュール２６内で二つのクロック領域が交差される。従って、このような構造はＣＦＭ信号とＣＴＭ信号間の位相差を管理するために精巧な補償回路が要求され、また補償回路に対する初期化過程が必要なために非常に複雑である。また、前記ＤＤＲシンクロナスＤＲＡＭ及びラムバスＤＲＡＭ構造では、クロックピンの数が増えことによりメモリモジュールコネクタのピン数が増え、ラムバスＤＲＡＭの場合にはデータピン数が２倍に増える。
【０００６】
よって、本発明は前述の問題点を克服するためにデータ信号と同じパスを介してフリーランニングクロックを伝送するスタブバス構造を有するメモリシステムを提供することを目的とする。
【０００７】
さらに、本発明は前記のようなメモリシステムにおいてデータを伝達する方法を提供することを他の目的とする。
【０００８】
【課題を解決するための手段】
本発明によるメモリシステムでは、読出し動作及び書込み動作のために単一クロック領域が利用される。前記読出し動作及び書込み動作のために、読出しまたは書込みクロック信号がデータ信号と同じ伝送パスを介してラウトされ、これにより有効データのウインドーズを最大化することによりシステム伝達率が高まる。このような方式ではストローブ信号のための前間隔に対する必要性が除去されるので、データバス活用度が高まることによりメモリモジュールコネクタ上のピン数が減る。
【０００９】
本発明の一形態はスタブ構造を有するメモリシステム及びそのシステムにおいてデータを伝達する方法に関する。本発明の一形態によるメモリシステムは、スタブ構造として配列される第１クロック信号ライン、制御バス、アドレスバス及びデータバス上に、第１クロック信号、制御信号、アドレス信号及びデータ信号を発生するコントローラを備える。また、データバス及び第１クロック信号ラインに連結される少なくとも一つのメモリ装置と、読出しまたは書込み命令を含む前記制御信号、アドレス信号及び第１クロック信号を受信して第１クロック信号に応答して少なくとも一つのメモリ装置に制御信号及びアドレス信号を供給する制御／アドレスバッファ素子とを含むメモリモジュールとを備える。前記メモリモジュールは前記書込み命令に応答し、前記第１クロック信号に同期して前記データ信号を前記データバスから前記少なくとも一つのメモリ装置に書込む書込み動作を開始する。さらに、前記メモリモジュールは前記読出し命令に応答して前記データ信号を前記少なくとも一つのメモリ装置から前記データバスに読出す読出し動作を開始する。且つ、メモリモジュールは制御／アドレスバッファからのライン、又は第１クロック信号を受信する第１クロック信号ラインに接続されてモジュールの信号と関係なく有したリターンパスいずれかの第２クロック信号ラインを有してコントローラに接続され、第１クロック信号に応答して第２クロック信号を発生し、第２クロック信号ラインを介して前記コントローラに提供させる。そして、この第１クロック信号は書込みクロック信号であり、第２クロック信号は読出しクロック信号であって、コントローラは読出し動作の間に第２クロック信号に応答してデータバス上のデータ信号を受信する。
【００１０】
望ましい形態では、前記メモリシステムは多数のメモリモジュールを含み、その多数のメモリモジュールはそれぞれ独立的に互いに位相差のある第２クロック信号を発生する。前記多数の第２クロック信号の位相は前記各メモリモジュールと前記コントローラ間の伝播遅延の差により相異なる。前記メモリモジュールから前記コントローラまでの前記第２クロック信号の伝播遅延は前記データバスの伝播遅延とほとんど同一である。
【００１１】
ここで、位相同期ループまたは遅延同期ループが、前記第１クロック信号に応答して前記第２クロック信号を発生するために、前記制御／アドレスバッファの制御バッファ内にまたは前記制御バッファと関係なく提供されうる。
【００１２】
前記メモリモジュールのメモリ装置により、前記データバス上の容量性負荷を補償するために選択されるキャパシタンスを有するキャパシタが含まれ、そのキャパシタは第２クロック信号ラインがリターンパスの場合に前記第１クロック信号ラインと前記リターンパスとの接合点に接続される。
【００１３】
前記メモリシステムは前記第２クロック信号としてそれぞれの第１及び第２リターンクロック信号を発生する第１及び第２メモリモジュールを備えられ、さらにその第１及び第２メモリモジュールと前記コントローラとを接続するマザーボードをさらに備えられる。前記マザーボードは前記データ信号を伝達するためのデータバス、前記制御信号を伝達するための制御バス、前記アドレス信号を伝達するためのアドレスバス、前記第１クロック信号を伝達するための第１クロック信号ライン、及び前記第２クロック信号ラインに第２フラッグ信号である第１及び第２リターンクロック信号を伝達するための第１及び第２リターンクロック信号ラインを含む。前記第１及び第２リターンクロック信号ラインは、前記メモリモジュールのコネクタにおいて類似のピン構成を保証するために前記第１モジュールと前記第２モジュール間の前記マザーボード上で交差される。望ましくは、前記第１リターンクロック信号ラインは前記第２メモリモジュール上のダミー負荷に接続され、前記第２リターンクロック信号ラインは前記第１メモリモジュール上のダミー負荷に接続される。前記ダミー負荷は負荷キャパシタまたはダミーピンを含み、前記ダミー負荷は前記データバスの容量性負荷をマッチさせるために選択される。
【００１４】
第１フラッグ信号が前記コントローラにより制御／アドレスバッファに第１フラッグ信号ラインを介して生じ、前記メモリモジュールは前記第１フラッグ信号に応答して書込み動作または読出し動作の開始時期を制御する。読出し動作が命令されれば、前記メモリモジュールは前記第１フラッグ信号に応答して制御／アドレスバッファから第２フラッグ信号ラインに第２フラッグ信号を発生し、その第２フラッグ信号は前記コントローラに提供され、前記コントローラは読出し動作の間に前記第２クロック信号及び前記第２フラッグ信号に応答して前記データバス上の前記データ信号を受信する。
【００１５】
前記メモリシステムは望ましくは、それぞれの第１及び第２フラッグ信号を発生する第１及び第２メモリモジュールを備え、またその第１及び第２メモリモジュールと前記コントローラとを接続するマザーボードをさらに備える。前記マザーボードは前記データ信号を伝達するためのデータバス、前記制御信号を伝達するための制御バス、前記アドレス信号を伝達するためのアドレスバス、前記第１フラッグ信号を伝達するための第１フラッグ信号ライン、及び前記第２フラッグ信号ラインに第２フラッグ信号である第１及び第２リターンフラッグ信号を伝達するための第１及び第２リターンフラッグ信号ラインを含み、前記第１フラッグ信号ラインと前記第１及び第２リターンフラッグ信号ラインとは前記制御バス及び前記アドレスバスと共にラウトされる。前記第１及び第２リターンフラッグ信号ラインは前記第１モジュールと前記第２モジュール間の前記マザーボード上で交差されうる。前記第１リターンフラッグ信号ラインは前記第２メモリモジュール上のダミー負荷に接続され、前記第２リターンフラッグ信号ラインは前記第１メモリモジュール上のダミー負荷に接続されうる。前記ダミー負荷は望ましくは、負荷キャパシタまたはダミーピンを含み、前記ダミー負荷は前記データバスの容量性負荷をマッチさせるために選択される。
【００１６】
前記制御／アドレスバッファの制御バッファは前記メモリモジュールの第１面に搭載され、前記メモリモジュールの第１面及び第２面に搭載されるメモリ装置の第２信号ラインにより接する負荷との負荷マッチングを提供するために、ダミー負荷が前記制御バッファの第１信号ラインに接続される。前記ダミー負荷は負荷キャパシタまたはダミーピンを含められる。前記第１信号ラインは前記第１クロック信号または前記第２クロック信号を含み、前記第２信号ラインは前記データバスまたは前記第１クロック信号を含められる。
【００１７】
本発明の他の形態はスタブ構造を有するメモリシステムとそのシステムにおいてデータを伝達する他の方法に関する。本発明の他の形態によるメモリシステムは、スタブ構造で配列される第１クロック信号ライン、制御バス、アドレスバス及びデータバス上に、第１クロック信号、制御信号、アドレス信号及びデータ信号を発生するコントローラを備える。第２クロック信号発生器は、前記スタブ構造でコントローラに連結される第２クロック信号ライン上に第２クロック信号を発生する。メモリモジュールはデータバス、第１クロック信号ライン、及び第２クロック信号ラインに連結される少なくとも一つのメモリ装置と、制御バス、アドレスバスに連結されて読出しまたは書込み命令を含む制御信号及びアドレス信号を受信して少なくとも一つのメモリ装置に制御信号及びアドレス信号を供給する制御／アドレスバッファとを含む。第１クロック信号は書込みクロック信号であり、第２クロック信号は読出しクロック信号であるとともに、第１クロック信号は第１伝播方向にコントローラからメモリモジュールに伝播し、第２クロック信号は第２伝播方向にメモリモジュールからコントローラに伝播する。メモリモジュールは前記書込み命令に応答し、前記第１クロック信号に同期して前記データ信号を前記データバスから少なくとも一つのメモリ装置に書込む書込み動作を開始し、さらに、メモリモジュールは前記読出し命令に応答し、前記第２クロック信号に同期してデータ信号を少なくとも一つのメモリ装置からデータバスに読出す読出し動作を開始する。コントローラは前記読出し動作の間に前記第２クロック信号に応答して前記データバス上の前記データ信号を受信する。
【００１８】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を説明する。各図面に提示された同じ参照符号は同一部分を示す。
【００１９】
図３は二つのメモリモジュールを有する本発明の第１実施形態によるメモリシステムのブロック図である。
【００２０】
本発明の第１実施形態によるメモリシステムはコントローラ４０、第１及び第２メモリモジュール４２Ａ，４２Ｂ、メモリモジュール４２Ａ，４２Ｂとコントローラ４０とを連結するシステムバス５０、システムバス５０を終端させる終端抵抗４８を備える。メモリモジュール４２Ａ，４２Ｂはスタブ配列に構成される。スタブ配列構造はポイントツーポイントまたは直列構造とは対照的にシステムバス５０のスタブまたは枝拡張のように信号がシステムバス５０からメモリモジュール４２Ａ，４２Ｂに、またはメモリモジュール４２Ａ，４２Ｂからシステムバス５０に動くことを意味する。この構造では、メモリモジュールに到達するクロック信号ライン、データ信号ライン、命令／アドレス信号ラインは全てシステムバスのスタブである。各メモリモジュール４２Ａ，４２Ｂは複数のメモリ装置５２、例えばＤＲＡＭ（ＤＲＡＭ１〜ＤＲＡＭｎ）及びＣ／Ａバッファ４６Ａ，４６Ｂを含む。メモリ装置５２は図３に示されたように、Ｃ／Ａバッファ４６Ａ，４６Ｂの左右にモジュール本体に沿って拡張配列されうる。しかし、図３ではモジュールの左側半分だけ示される。Ｃ／Ａバッファ４６Ａ，４６Ｂは書込みクロック信号ＷＣＬＫに同期し、Ｃ／Ａ信号を受信する。受信されたＣ／Ａ信号は再び書込みクロック信号ＷＣＬＫに同期し、Ｃ／Ａ信号ライン４４Ａ，４４Ｂを経由してＤＲＡＭ５２に順に提供される。各メモリモジュール４２Ａ，４２Ｂ上でＣ／Ａバッファ４６Ａ，４６Ｂの使用はシステムマザーボード上のＣ／Ａバスの負荷を減らす。
【００２１】
システムバス５０はメモリモジュール４２Ａ，４２Ｂ上のメモリ装置５２、ＤＲＡＭ１〜ＤＲＡＭｎに対応する多数のデータバス信号ＤＱ１〜ＤＱｎを含む。データバス信号ＤＱ１〜ＤＱｎのそれぞれは多数のデータ信号ライン、例えば４本、８本、または１６本のラインより構成される。書込みクロック信号ＷＣＬＫは、データバスＤＱ信号及びＣ／Ａ信号が対応するＷＣＬＫ信号と同時にメモリモジュール４２Ａ，４２Ｂに着くことを保証するために、メモリコントローラ４０においてバッファリングされて分配され、Ｃ／Ａ信号と同様に対応するデータバス信号ＤＱ１〜ＤＱｎと共にラウトされる。
【００２２】
このような方式で、メモリコントローラ４０からメモリ装置５２にデータを書込むための書込み動作の場合には、メモリコントローラ４０が書込みクロック信号ＷＣＬＫに同期して書込みデータＤＱを出力し、メモリモジュール４２Ａ，４２Ｂ上のメモリ装置５２に書込みデータＤＱを伝送する。データバスＤＱと書込みクロックラインＷＣＬＫとは同じスタブ構造を有するために、データバスＤＱ上の書込みデータと書込みクロックラインＷＣＬＫ上の書込みクロック信号とは同じ伝播遅延時間を有してメモリ装置５２に入力される。このような方式で、メモリ装置５２が書込みクロック信号ＷＣＬＫを使用して書込みデータＤＱをサンプリングすると仮定すれば、最大有効データウインドーズが得られる。
【００２３】
一方、メモリモジュール４２Ａ，４２Ｂからメモリコントローラ４０にデータを伝達する読出し動作では、読出しクロックＲＣＬＫ信号がＣ／Ａバッファ４６Ａ，４６Ｂから出力され、メモリ装置５２から読出しされたデータと共にメモリコントローラ４０に伝えられる。メモリモジュール４２Ａ内のメモリ装置５２がＷＣＬＫ信号に同期して読出しデータＤＱを出力する時、Ｃ／Ａバッファ４６は同時に読出しクロック信号ＲＣＬＫを出力する。読出しクロック信号ＲＣＬＫを受信された書込みクロック信号ＷＣＬＫに同期させることにより、読出しデータＤＱと読出しクロック信号ＲＣＬＫとはシステムバス５０に沿って、そしてメモリモジュール４２とシステムバス５０間のスタブパスに沿って同じスタブバスパス長さを有するために同じ伝播遅延時間を有してメモリコントローラ４０に着く。従って、図３の構造はメモリ装置５２から読出されたデータをメモリコントローラ４０に伝達する場合において生じうる位相差問題を緩和させる。
【００２４】
読出しクロック信号ＲＣＬＫが受信された書込みクロック信号ＷＣＬＫに同期されることに代り、読出しクロック信号ＲＣＬＫがメモリコントローラ４０から供給され、スタブバス構造でメモリモジュール４２に分配されると仮定すれば、そのような場合には読出しクロック信号ＲＣＬＫの伝送方向は読出しデータＤＱの伝送方向と反対方向になり、それにより読出しデータＤＱと完全に異なる位相関係を有する。また、読出しクロック信号ＲＣＬＫがスタブバス構造で全てのメモリモジュール４２とメモリコントローラ４０とに再び分配され、しかし読出しクロック信号ＲＣＬＫが最外側のメモリモジュール４２Ｂを越えてシステムバス５０上の位置から供給されると仮定する場合には、読出しデータＤＱと読出しクロック信号ＲＣＬＫとが同方向に伝播されるためにタイミング関係が改善される。そのような内容については図９と図１０とを参照して後述する。しかし、コントローラ４０で受信された読出しデータＤＱと読出しクロック信号ＲＣＬＫとは、データがデータバスＤＱ上で活性化されるためには読出しクロック信号ＲＣＬＫはスタブの一つのパスを経由してメモリ装置５２によりまず受信され、読出しデータＤＱはスタブの二番目のパスを介してシステムバス５０とメモリコントローラ４０とに伝送されるために、スタブ遅延の２倍ほどのタイミング差を有する。従って、メモリコントローラ４０で受信された読出しデータＤＱは読出しデータＤＱを供給するモジュールのスタブパスの伝播遅延の２倍に該当する時間だけＲＣＬＫ信号に対して遅延される。従って、読出しデータＤＱがコントローラによりサンプリングされる前にさらに長いセットアップ時間が必要である。これはスタブバス構造の本質的な問題である。
【００２５】
上記のような問題は本発明により構成されるメモリシステムにより緩和される。上記構造において読出しデータＤＱは受信された書込みクロック信号ＷＣＬＫに同期してメモリモジュール４２Ａ，４２Ｂのいずれの一つに位置するメモリ装置５２から出力される。例えば、データが第１メモリモジュール４２Ａ上のメモリ装置５２から読出されると仮定すれば、第１読出しクロック信号ＲＣＬＫ＿Ｍ１は受信された書込みクロック信号ＷＣＬＫに同期してＣ／Ａバッファ４６Ａから出力され、読出しデータＤＱのパス長さと同一のパス長さを有するパスを経由してメモリコントローラ４０に伝えられる。読出しクロック信号ＲＣＬＫ＿Ｍ１と読出しデータＤＱとは同じスタブバスパスに沿って伝播されるために、読出しクロック信号ＲＣＬＫ＿Ｍ１と読出しデータＤＱとは同じ遅延時間を有してメモリコントローラ４０に着く。従って、読出しデータＤＱは従来のストローブ方式により要求された位相補償や前間隔に対する必要性なしに直ちに読出しクロック信号ＲＣＬＫ＿Ｍ１を使用してサンプルされうる。
【００２６】
データが第２メモリモジュール４２Ｂ上のメモリ装置５２から読出される場合に前述したのと同じシナリオが適用される。読出しクロック信号ＲＣＬＫ＿Ｍ２は書込みクロック信号ＷＣＬＫに応答して生じ、書込みクロック信号ＷＣＬＫに同期される。読出しクロック信号ＲＣＬＫ＿Ｍ２は読出しデータＤＱと共にシステムバス５０を経由して伝送され、第１読出しクロック信号ＲＣＬＫ＿Ｍ１と関係ない第２読出しクロック信号ＲＣＬＫ＿Ｍ２としてメモリコントローラ４０で受信される。読出しクロック信号ＲＣＬＫの位相がそれぞれのモジュール４２Ａ，４２Ｂとメモリコントローラ４０間で信号パス長さの差により相異なるために、別個の読出しクロック信号ＲＣＬＫ＿Ｍ１，ＲＣＬＫ＿Ｍ２が必要である。メモリモジュール４２Ａ，４２Ｂが同じピン構成を有するようにしてモジュールを量産できるようにするために、位置５３で示されたように読出しクロック信号ＲＣＬＫ＿Ｍ１，ＲＣＬＫ＿Ｍ２がシステムバス５０を管轄するマザーボード上で交差される。
【００２７】
性能をより向上させるためにはＤＱバスとＲＣＬＫバス上の容量性負荷が全てのメモリモジュール４２Ａ，４２Ｂについて同一であるべきである。これを達成するためにＲＣＬＫ＿Ｍ１信号は第２メモリモジュール４２Ｂのダミー負荷キャパシタまたはダミーピン５４Ｂに連結される。これと同様にＲＣＬＫ＿Ｍ２信号は第１メモリモジュール４２Ａのダミー負荷キャパシタまたはダミーピン５４Ａに連結される。二つ以上のメモリモジュールを含む構成では他のモジュールの読出しクロック信号ＲＣＬＫ＿Ｍｎは自体のダミー負荷キャパシタまたはダミーピンに接続される。キャパシタが使われるならば、キャパシタンス値はＲＣＬＫピンの入力キャパシタンスと同値を有するべく選択されねばならない。ダミーピンが使われるならば、Ｃ／Ａバッファはダミーピンの入力キャパシタンスがＲＣＬＫピンの入力キャパシタンスと同一になるべく設計されねばならない。
【００２８】
図３の例でＣ／Ａバッファ４６Ａ，４６Ｂは望ましくは、受信された書込みクロック信号ＷＣＬＫに同期される読出しクロック信号ＲＣＬＫを発生する役割を果たす位相同期ループＰＬＬまたは遅延同期ループＤＬＬを含む。位相同期ループＰＬＬでは、電圧制御発振器の位相が、出力クロックのエッジがＷＣＬＫのエッジに整列されるまで調節される。遅延同期ループＤＬＬでは可変遅延ラインにＷＣＬＫが印加され、可変遅延ラインの遅延時間は出力クロックのエッジがＷＣＬＫのエッジに整列されるまで調節される。
【００２９】
図４は本発明の第２実施形態のブロック図である。第２実施形態はメモリモジュール４２Ａ，４２Ｂ上のＣ／Ａバッファ４６Ａ，４６ＢがＷＣＬＫ信号に同期してＲＣＬＫ信号を発生できない場合、例えばＣ／ＡバッファがＰＬＬまたはＤＬＬを含まない場合を示す。この実施形態ではＷＣＬＫ信号が各モジュール４２Ａ，４２Ｂ上のダミーキャパシタ６０Ａ，６０Ｂを駆動する。ダミーキャパシタ６０Ａ，６０Ｂはデータが読出されるメモリ装置５２のキャパシタンスに相応するほどのキャパシタンス値を有する。メモリコントローラからＤＲＡＭまでの伝播時間がＤＱとＷＣＬＫとで同一でなければならないので、ＷＣＬＫ信号が接するキャパシタンスとＤＱ信号が接するキャパシタンスとは同一であるべきである。該当モジュールでそれぞれの読出しクロック信号ＲＣＬＫ＿Ｍ１，ＲＣＬＫ＿Ｍ２のラインは受信されたＷＣＬＫ信号ラインに直接接続される。このような方式で読出しクロック信号ＲＣＬＫは各モジュール４２Ａ，４２Ｂで受信された書込みクロック信号ＷＣＬＫをリターンさせることにより生じ、従って読出しクロック信号ＲＣＬＫは書込みクロック信号ＷＣＬＫに同期される。従って、メモリコントローラ４０がメモリモジュール４２からの読出し動作を開始すれば、読出しデータＤＱは該当モジュールの読出しクロックＲＣＬＫに同期してメモリコントローラ４０で受信される。前述のように各モジュール４２Ａ，４２Ｂは他のモジュールの信号と関係なく互いに関連した読出しクロック信号ＲＣＬＫ＿Ｍ１，ＲＣＬＫ＿Ｍ２を有するのが望ましい。さらに、読出しクロック信号パスＲＣＬＫ＿Ｍ１，ＲＣＬＫ＿Ｍ２は全てのモジュールに対して類似のピン構成を保証するためにシステムバス５０を管轄するマザーボード上の位置５３で交差される。前述のように付加ダミー負荷キャパシタ５４Ａ，５４ＢはデータバスＤＱの負荷と等価とさせるためにモジュールにより活用されない読出しクロック信号に接続される。
【００３０】
図５はＣ／Ａバッファ４６を含まないメモリモジュール４２Ａ，４２Ｂに適用できる本発明の第３実施形態のブロック図である。この構造では、Ｃ／Ａ信号バスはシステムバス５０を経由してメモリモジュール４２Ａ，４２Ｂに分配され、メモリモジュール４２Ａ，４２Ｂ上の信号パス４４Ａ，４４Ｂを経由してメモリ装置５２に分配される。位相同期ループＰＬＬ６２Ａ，６２Ｂまたは遅延同期ループＤＬＬは書込みクロックＷＣＬＫを受信してモジュール４２Ａ，４２Ｂに対するそれぞれの読出しクロック信号ＲＣＬＫを発生するために、それぞれのモジュール４２Ａ，４２Ｂ上に設けられる。位相同期ループと遅延同期ループとは出力信号の遷移エッジを入力信号の遷移エッジに整列させる回路として当業者に公知の回路である。図５に示された位相同期ループの動作は図３のＣ／Ａバッファ４６に含まれた位相同期ループの動作と同一である。前述のようにダミー負荷キャパシタまたはダミーピン５４Ａ，５４ＢはデータバスＤＱの負荷との等価を得るために、自体のモジュールと関連しない読出しクロック信号ＲＣＬＫのために設けられる。
【００３１】
従来の伝統的なメモリシステムではデータバスＤＱがＣ／Ａバスより２倍速い速度で動作するのが一般的である。このような理由ゆえに命令はモジュール上のメモリ装置が読出し動作または書込み動作を準備するのに十分な時間を有するようにデータに先立ちメモリモジュールに提供される。命令信号とデータ信号間のレイテンシは一般的にカラムアドレスストローブ（ＣＡＳ）レイテンシと呼ばれる。図６を参照すれば、メモリコントローラ４０により生じるＤＦＬＡＧ信号は書込み及び読出し動作のためのＣＡＳレイテンシ情報をモジュール４２Ａ，４２Ｂに提供する。図６に示されたように、Ｃ／Ａバッファ４６Ａ，４６Ｂはメモリコントローラ４０からＤＦＬＡＧ信号を受信してバッファされたＣ／Ａ信号４４Ａ，４４Ｂを経由してモジュール４２Ａ，４２Ｂ上の各メモリ装置５２にＤＦＬＡＧ信号を出力する。ＤＦＬＡＧ信号での遷移を感知すれば直ちに各メモリ装置５２は所定の時間間隔に続きデータバスＤＱ上に読出しまたは書込みデータを出力する。ＤＦＬＡＧ信号は同じスタブバス構造で構成されるので、ＤＦＬＡＧ信号は書込みクロック信号ＷＣＬＫ及びデータバス信号ＤＱに同期して受信される。このような理由ゆえにＤＦＬＡＧ信号はメモリコントローラ４０とメモリモジュール４２Ａ，４２Ｂ間での伝播方向にＷＣＬＫ信号及びＤＱ信号と同じ伝播遅延を有する。
【００３２】
Ｃ／Ａバッファ４６は、読出しクロック信号ＲＣＬＫが書込みクロック信号ＷＣＬＫに同期して生じるのと同じ方式でＤＦＬＡＧ信号に同期してリターンパスのためのフラッグ信号ＲＦＬＡＧを選択的に発生できる。例えば、遅延同期ループまたは位相同期ループが、受信されたＤＦＬＡＧ信号を基にしてリターンフラッグ信号ＲＦＬＡＧ＿Ｍ１，ＲＦＬＡＧ＿Ｍ２を発生させるためにＣ／Ａバッファ４６内に含まれる。ＲＦＬＡＧ信号はメモリ装置５２から出力される読出しデータＤＱがメモリコントローラ４０に着く時期に関連したタイミング情報を伴う。メモリコントローラ４０はメモリモジュールから伝えられた読出しクロック信号ＲＣＬＫ＿Ｍ１，ＲＣＬＫ＿Ｍ２に同期してモジュール４２Ａ，４２Ｂ上のメモリ装置５２から伝えられた有効データを受信できる。一方、メモリコントローラにおいてＷＣＬＫ信号とＲＣＬＫ信号間の時間差が一つのクロックサイクルよりより大きいならば、メモリコントローラはメモリ装置５２から無効データを受信できる。ＲＦＬＡＧ信号は常にメモリコントローラ４０で有効データが受信されることを保証する。それによりメモリコントローラ４０はモジュール４２Ａ，４２Ｂから伝えられた読出しフラッグ信号ＲＦＬＡＧ＿Ｍ１，ＲＦＬＡＧ＿Ｍ２と読出しクロック信号ＲＣＬＫ＿Ｍ１，ＲＣＬＫ＿Ｍ２とに応答してデータを受信する。これと同じ方式でモジュール４２Ａ，４２Ｂ上のメモリ装置５２はコントローラ４２Ａ，４２Ｂから伝えられたＤＦＬＡＧ信号とＷＣＬＫ信号とに応答してデータを受信する。
【００３３】
従って、メモリコントローラ４０はＣ／Ａバッファ４６Ａより出力されるＲＦＬＧ信号を経由して読出しデータＤＱの到着時間を認識する。ＲＦＬＡＧ信号はＤＱ信号と同じバススタブ構造を有するために、ＲＦＬＡＧ信号は読出しデータＤＱ信号と同じ伝播遅延時間を有する。メモリコントローラ４０がコントローラ４０から生じたＤＦＬＡＧ信号とメモリモジュール４２より伝送された読出しデータＤＱ間の位相差を補償できるならば、別途のＲＦＬＡＧ信号に対する必要性はない。ＲＦＬＡＧ信号に対する必要性があるならば、ＲＦＬＡＧ信号はＲＣＬＫ信号と同じ方式で生じてラウトされる。ＲＦＬＡＧ信号とＤＦＬＡＧ信号とがデータバスＤＱ信号と共にラウトされるならば、多数のＲＦＬＡＧ信号とＤＦＬＡＧ信号とが必要なために（各メモリ装置５２に対して少なくとも一つ）、ＲＦＬＡＧ信号とＤＦＬＡＧ信号とはデータバスＤＱ信号の代りに制御／アドレス（Ｃ／Ａ）バス信号と共にラウトされることが望ましい。しかし、ＲＦＬＡＧ信号とＤＦＬＡＧ信号とがＣ／Ａバス上にラウトされるならば、それぞれ一つのＲＦＬＡＧ信号とＤＦＬＡＧ信号だけ必要である。モジュール４２Ａ，４２Ｂからメモリコントローラ４０までの各パス長さが相異なるために、メモリモジュール４２Ａ，４２Ｂの各Ｃ／Ａバッファ４６は独立的なＲＦＬＡＧ信号ＲＦＬＡＧ＿Ｍ１，ＲＦＬＡＧ＿Ｍ２を発生してメモリコントローラ４０に伝送することが望ましい。前述のように負荷等価はダミーキャパシタまたはダミーピン６８Ａ，６８Ｂを含めることにより達成されうる。また、前述のようにシステムバス５０上の位置５３にて信号パスを交差させることにより相異なるモジュールに対して類似のピン構成が得られる。
【００３４】
メモリモジュールは一般的に片面モジュールまたは両面モジュールに分類される。片面モジュールはモジュールの片面にだけメモリ装置を含むものであり、両面モジュールはモジュールの両面にメモリ装置を含む。データバスＤＱの負荷と書込みクロックラインＷＣＬＫの負荷はメモリモジュールの形態により変化する。例えば、ＷＣＬＫ信号の負荷は片面モジュールに比べて両面モジュールにおいてさらに大きい。その理由は、両面モジュール上ではＷＣＬＫラインが二つのＷＣＬＫピン（すなわち、前面のＤＲＡＭのための一本と後面のＤＲＡＭのためのもう一本）でラウトされ、片面モジュール上ではＷＣＬＫラインが一本のＷＣＬＫピンでラウトされるためである。対照的にＣ／Ａバッファに入力される書込みクロックＷＣＬＫの負荷とＣ／Ａバッファから出力される読出しクロック信号ＲＣＬＫ＿Ｍ１，ＲＣＬＫ＿Ｍ２の負荷とは片面モジュールと両面モジュールとで共に同一である。その理由は、Ｃ／Ａバッファが一般的にモジュールの片面にだけ搭載されるためである。モジュールの形態により、すなわち片面モジュールであるか、両面モジュールであるかにより、ＤＱバス、ＷＣＬＫライン及びＲＣＬＫ＿Ｍ１、ＲＣＬＫ＿Ｍ２の負荷の差により引き起こされるスキューが発生する。このような問題を克服するためにダミーピン７２Ａ，７２Ｂが図７に示されたようにＣ／Ａバッファ４６に設けられる。両面モジュールでは二番目のセットのダミーコンタクト７２Ａ，７２Ｂが設けられ、ＷＣＬＫ／ＲＣＬＫ／ＲＦＬＡＧピン７０Ａ，７０Ｂに接続される。他の方法としては図８に示されたように接離可能なキャパシタ７４Ａ，７４Ｂが両面モジュールのＣ／Ａバッファに設けられる。ダミーキャパシタ７４Ａ，７４Ｂのキャパシタンス値はモジュールの二番目の面においてＤＱ及びＷＣＬＫラインにより接する余分のキャパシタンス値とマッチされるべくセットされる。両面モジュールの場合、ＤＲＡＭに接続されるＤＱとＷＣＬＫラインは二つの入力ピン、すなわち前面の一本のピンと後面のもう一本のピンと遭遇する。一方、Ｃ／Ａバッファに接続されるＷＣＬＫ、ＲＣＬＫ及びＲＦＬＡＧラインはＣ／Ａバッファが一般的にモジュールの片面にだけ搭載されるために、ただ一つの入力ピンだけに遭遇する。従って、モジュールの両面上でＤＲＡＭ装置に接続されるＤＱ／ＷＣＬＫラインとモジュールの片面上でＣ／Ａバッファに接続されるＷＣＬＫ／ＲＣＬＫ／ＲＦＬＡＧライン間には負荷不一致が存在する。この負荷不一致を緩和させるために本発明のＣ／Ａバッファ４６はＷＣＬＫ、ＲＣＬＫ及びＲＦＬＡＧラインに対するダミーピン７２Ａまたはダミーキャパシタ７４Ａ，７４Ｂを設ける。
【００３５】
図９には本発明の他の実施形態が示される。この実施形態では受信された書込みクロックＷＣＬＫを基礎とし、書込みクロックＷＣＬＫに同期して読出しクロックＲＣＬＫを発生させる代わりに、書込みクロックＷＣＬＫの伝播方向と反対方向にシステムバス５０を横切って分配される読出しクロック信号ＲＣＬＫを発生させるために別途の読出しクロック発生器７６が設けられる。読出しクロックラインＲＣＬＫはメモリコントローラ４０において終端される。この実施形態ではスタブバス構造の本質的な問題が明らになる。図１０を参照し、ＲＣＬＫ信号が発生器７６から生じ、データがモジュール４２Ａに搭載されたメモリ装置から読出されると仮定する。このようなシナリオでＲＣＬＫ信号はＲＣＬＫラインに沿って直接メモリコントローラ４０に伝播される。メモリモジュール４２Ａは、点線８０Ａのパスに沿ってＲＣＬＫ信号の伝播により現れる遅延時間後にＲＣＬＫラインからＲＣＬＫ信号を受信する。読出されたデータＤＱは点線８０Ｂで表示されたパスを経由してＤＱバスに伝えられる。次に、読出されたデータＤＱはメモリコントローラ４０に向かい続けて伝播される。このような方式で、ＲＣＬＫ信号は読出しデータＤＱに先立ちメモリコントローラ４０で使用可能になる。そのような観点でＲＣＬＫ信号とＤＱデータ間に位相差が存在するようになり、この位相差は点線８０Ａ，８０Ｂで表示されたスタブ信号ラインによる伝播遅延により現れる。このタイムスキューが小さいと仮定するか、コントローラがタイムスキューを補償できると仮定すれば、図９の構造は本発明のメモリシステムに応用されうる。
【００３６】
以上、最適な実施形態が開示された。ここで、特定の用語が使われたが、それらは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。従って、本技術分野の当業者ならばこれから多様な変形及び均等な他の実施形態が可能であるという点が理解されうる。従って、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まる。
【００３７】
【発明の効果】
以上のように本発明によれば、スタブバス構造を有するメモリシステムにおいて、単一フリーランニングクロックがデータ信号と同じパスを介して提供される。シングルクロック領域が書込み及び読出し動作に対してどちらにも適用される。書込み及び読出し動作のために読出しまたは書込みクロック信号がデータ信号と同じ伝送パスを介してラウトされ、従って有効データのウインドーズを最大化することによりシステム伝達率が高まる。従って、ストローブ信号の前間隔に対する必要性が除去され、その結果、データバス活用度が高まってメモリモジュールコネクタ上のピン数が減る。
【図面の簡単な説明】
【図１】両方向ストローブ信号ＤＱＳとシステムクロック信号ＣＫを使用する従来の二重データ率シンクロナスＤＲＡＭのブロック図である。
【図２】フォワードクロックＣＦＭ及びリターンクロックＣＴＭを使用する従来のラムバスＤＲＡＭのブロック図である。
【図３】Ｃ／Ａバッファが書込みクロック信号ＷＣＬＫに基づいて読出しクロック信号ＲＣＬＫを発生する本発明の第１実施形態によるメモリシステムのブロック図である。
【図４】メモリモジュールが読出しクロック信号ＲＣＬＫとして書込みクロック信号ＷＣＬＫをリターンさせるリターンパスを含む本発明の第２実施形態のブロック図である。
【図５】メモリモジュールがＷＣＬＫ信号に同期してＲＣＬＫ信号を発生する位相同期ループＰＬＬを含む本発明の第３実施形態のブロック図である。
【図６】メモリモジュールが受信されたＤＦＬＡＧ信号に同期してＲＦＬＡＧ信号をさらに発生する本発明の第４実施形態のブロック図である。
【図７】本発明によるダミーピンを含むＣ／Ａバッファを示す図である。
【図８】本発明によるダミーキャパシタを含むＣ／Ａバッファを示す図である。
【図９】ＲＣＬＫ信号が遠くから生じてＷＣＬＫ信号の方向と反対方向にシステムバスに沿って伝播される本発明によるメモリシステムのブロック図である。
【図１０】スタブ構造により図９の実施形態において読出し動作の間にＲＣＬＫと読出しデータＤＱ間に生じる位相遅延を示す図である。
【符号の説明】
４０  コントローラ
４２Ａ，４２Ｂ  メモリモジュール
４４Ａ，４４Ｂ  Ｃ／Ａ信号ライン
４６Ａ，４６Ｂ  Ｃ／Ａバッファ
４８  終端抵抗
５０  システムバス
５２  メモリ装置
５４Ａ，５４Ｂ  ダミー負荷キャパシタまたはダミーピン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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