(57)【特許請求の範囲】
【請求項１】
制御電極および第１電極ならびに第２電極を有しかつチャネルが相互に異なる二つのトランジスタの前記第２電極を同一の出力端子に接続し、前記二つのトランジスタの前記第２電極を各々抵抗を介して接地させ、前記二つのトランジスタのうち、ｎチャネルになる一方のトランジスタの前記第１電極を第１基準電位が印加される第１基準電位端子に接続し、前記二つのトランジスタのうち、ｐチャネルになる他方のトランジスタの前記第１電極を前記第１基準電位よりも電位が低い第２基準電位が印加される第２基準電位端子に接続し、前記制御電極を入力端子に接続する構成のプッシュプル回路を複数有し、
前記各プッシュプル回路の前記第２電極を同じ前記出力端子に接続し、
前記各プッシュプル回路において少なくとも一つのプッシュプル回路の前記制御電極同士を相互に接続していることを特徴とする複合型のプッシュプル回路。
【請求項２】
前記トランジスタは電界効果トランジスタであり、一方のトランジスタのドレイン電極が前記第１基準電位に接続され、他方のトランジスタのドレイン電極が前記第２基準電位に接続され、両トランジスタのソース電極同士が接続されていることを特徴とする請求項１に記載の複合型のプッシュプル回路。
【請求項３】
前記トランジスタはＭＩＳＦＥＴまたは高電子移動度トランジスタであることを特徴とする請求項２に記載の複合型のプッシュプル回路。
【請求項４】
前記トランジスタはバイポーラトランジスタであり、一方のトランジスタのコレクタ電極が前記第１基準電位に接続され、他方のトランジスタのコレクタ電極が前記第２基準電位に接続され、両トランジスタのエミッタ電極同士が接続されていることを特徴とする請求項１に記載の複合型のプッシュプル回路。
【請求項５】
前記トランジスタはヘテロ接合型バイポーラトランジスタであることを特徴とする請求項４に記載の複合型のプッシュプル回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はプッシュプル回路およびこれを組み込んだＰＬＬ回路に関し、遅延線を用いずにプッシュプル回路を相補形で動作させ、これにより信号周波数の乗算と位相の合成を行う回路とこれを用いてＰＬＬ回路を構成しＩＣ（集積回路装置）化する技術に関する。
【０００２】
【従来の技術】
従来、通信用機器や情報処理用機器等における位相変復調回路としてＰＬＬ（phase-locked loop：位相同期レープ）回路が使用されている。
一般的なＰＬＬ回路は、おおよそ図７に示す構成になっている。１は位相比較器、２はループフィルタ、３は電圧制御型発振器（ＶＣＯ）、４は分周器である。例えばこの回路の動作は、次の通りである。位相比較器１には２つの信号周波数φi（ｓ）が入力され位相比較が行われる。位相比較器１は位相差に応じた出力信号を出力し、これがループフィルタ２に入力される。ループフィルタ２では積分が行われ、積分結果として直流電圧が得られる。
【０００３】
この電圧成分は電圧制御型発振器３に印加され、例えば電圧制御型発振器にバリキャップ・ダイオード（以下バラクタ）が用いられる場合にはバラクタの両端子にこの電圧が印加され、電位差に応じた発振周波数φo（ｓ）が得られる。この発振信号φo（ｓ）の位相は、フィードバックする形で位相比較器１に入力されて逐次位相比較が行われ、最終的には電圧制御型発振器３の出力信号は位相比較器１に外部から入力された信号と周波数および位相が同期する。
【０００４】
なお、φi（ｓ）は基準位相〔rad〕であり、φo（ｓ）は比較される出力位相（ＶＣＯの出力位相）〔rad〕である。また、φe（ｓ）は位相差であり、φe（ｓ）＝φi（ｓ）−φo（ｓ）〔rad〕となる。
【０００５】
一方、Xue-Song Zhou et al.”A New Approach for Phase Controlled Self-Osillating Mixer”IEEE Trans.Microwave Theory Tech.,vol,45,pp.196-204,Feb.1997には、プッシュプル動作を行うデバイスが用いられた例が示されている。図８は同文献に記載されている図である。デバイスＱ1，Ｑ2は例えばＦＥＴで構成される。同図において、６はバンドパスフィルタ、２はループフィルタ、３は電圧制御型発振器（ＶＣＯ）、７は位相検波器である。
【０００６】
この回路においてプッシュプル動作を行うデバイスは、ＦＥＴの場合ゲートとソースが各々位相差π〔φ（ｆo）＝π〕で動作するような遅延線９で接続されており、これによってプッシュプル動作を可能としている。図２の回路構成によるＰＬＬ回路としての動作例を以下説明する。
【０００７】
Ｑ1のゲートにはフィルタで抽出された参照信号ｆinjが入力され、同時に遅延線９を通過した信号がＱ2のゲートに入力される。Ｑ1，Ｑ2のプッシュプル動作を実現しているのは、この遅延線９による効果である。
【０００８】
Ｑ2の出力ノードからの信号は、バンドパスフィルタ６によって必要な帰還信号成分が抽出されて位相検波器７に入力される。位相検波器７では、この帰還信号と入力信号ｆinjの位相が比較され、位相差に応じた出力信号となる。
【０００９】
次に、この出力信号はループフィルタ２で積分されて直流電圧となり、この直流電圧がバラクタに印加されて電圧制御型発振器３の発振周波数が変化する。電圧制御型発振器３からの出力信号は、Ｑ1のゲートと遅延線９を経由したＱ2のゲートに入力され、位相情報を持った信号がこのようにフィードバックされることによって帰還ループを形成し、周波数と位相を同期させる。
【００１０】
他方、バイポーラトランジスタによるＢ級プッシュプル回路については、例えば、オーム社「アナログ回路（１）」、平成７年３月10日発行、P118〜P122に記載されている。
【００１１】
【発明が解決しようとする課題】
従来、プッシュプル回路は、一般的に電流増幅率の小さいＭＯＳＦＥＴよりもバイポーラトランジスタで構成されることが多かった。即ち、電力増幅の観点からは、ＭＯＳＦＥＴよりもバイポーラトランジスタの方が高電力・高効率を達成し易いため、電力増幅器を構成するプッシュプル回路はバイポーラトランジスタにより構成することが多いと考えられる。
しかしながら、前記文献のような電力増幅を目的としない、ＰＬＬ回路の内部での主に信号処理を目的としたプッシュプル回路が提案されている。
このように、プッシュプル回路をＰＬＬ回路において用いる場合、各々のデバイスを位相差πで動作させるためには遅延線を設けなければならない欠点がある。
【００１２】
図８で示した遅延線は、一例としてＴＥＭ（Transverse Electromagnetic）伝送線が用いられる。ＴＥＭ伝送線は、磁界と電界によって規定される特性を有し、かつまた、例えば電圧制御型発振器が自走周波数ｆoである時に、Ｑ1とＱ2のゲート間およびドレイン間に正確に位相差πを実現できるように設計をしなければならない。即ち、設計自体が容易ではなく、特性を合わせ込むことが難しい。
【００１３】
また、自走周波数の設定や電圧制御型発振器の設計を修正するような場合には、その都度ＴＥＭ伝送線を設計し直す必要があり、設計コストや時間、さらには全体の設計に影響を及ぼしてしまう。
【００１４】
更には、Ｑ1のゲートと遅延線を経由したＱ2のゲートが、電圧制御型発振器出力と接続されることにより、電圧制御型発振器に含まれる例えばバラクタの一端が接続されることになってしまい、プッシュプル回路が電圧制御型発振器の負荷となってしまう欠点がある。また実際には参照信号や入力信号がバラクタの一端に逆流する形で印加されることになってしまい、発振周波数が変化してしまう。
【００１５】
本発明は、このような従来技術の問題を解決するものであり、遅延線を用いないプッシュプル回路によって、ＩＣ化可能なＰＬＬ回路を実現することを目的とする。
本発明の目的は、信号周波数の乗算と位相の合成が行えるプッシュプル回路を提供することにある。
本発明の他の目的は、二つのトランジスタと一つの抵抗でもプッシュプル回路を構成できる回路を提供することにある。
【００１６】
本発明の他の目的は遅延線を必要としないプッシュプル回路を提供することにある。
本発明の他の目的は、位相ずれの少ないＰＬＬ回路を提供することにある。
本発明の他の目的は、回路構成が簡素なＰＬＬ回路を提供することにある。
本発明の他の目的は、遅延線を必要としない設計時間が掛からず、製品コストの低減を図れるＰＬＬ回路を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【００１７】
【課題を解決するための手段】
本願において、開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
即ち、相補形から成るトランジスタやＭＯＳといったデバイスの入力ノード、例えばＭＯＳのゲート同士とソース同士を各々接続し、これにより遅延線等を用いずにプッシュプル動作する回路を形成する。また、例えばＭＯＳの場合、入力信号ｆ1をＱ1のゲートに入力し、入力信号ｆ2をＱ2のゲートに入力するような、２つの入力信号が別々にそれぞれのデバイスに入力される構成においても、Ｑ1、Ｑ2のソース同士を接続することでプッシュプル動作を行う回路を形成することが可能である。
【００１８】
上述した手段によれば、例えば参照信号ｆ1と入力信号ｆ2と電圧制御型発振器の出力信号ｆoとを合成する場合において、ｆ1とｆ2を第一組のプッシュプル回路に入力し、第一組の出力信号を第二組のプッシュプル回路の片方のデバイスのゲートに入力し、他方のゲートに出力信号ｆoを入力し、都合３つの信号を乗算・位相合成する回路を形成する。
【００１９】
更に、複数の信号を乗算・位相合成する場合において、既述のようにプッシュプル動作を行う相補形デバイスの入力を共通にしたり分離したりする場合と、複数のプッシュプル回路の出力ノードを接続したり或いはプッシュプル回路の相補的に動作するデバイスの一方のゲートに別のプッシュプル回路の出力を入力させる場合とを組み合わせることで、複数の信号の乗算と位相合成を縦列的・段階的に行う回路を形成する。また、そのようなプッシュプル回路を含んでＰＬＬ回路を形成することが可能となる。
【００２０】
上述した手段によれば、プッシュプル回路を相補的に動作するデバイスで構成し、相補して動作するデバイスのゲート入力を分離したり共通としたりすることと、複数のこのようなプッシュプル回路を用いること等により、位相差πを実現するために遅延線等を用いずにプッシュプル動作を行うことができる。
即ち、本発明によれば、トランジスタ等の非線形性により信号の乗算と位相の合成を行うこができる。
【００２１】
また、本発明によれば、二つのトランジスタと一つの抵抗でもプッシュプル回路を構成することができる。これはプッシュプル回路の設計の容易性を高めることができるとともに、回路をＩＣ化した場合製造コストの低減を達成できることになる。
また、このようなプッシュプル回路を用いたＰＬＬ回路は、遅延線を有しないことから位相ずれの少ないＰＬＬ回路を提供することができる。
また、回路構成が簡素になることから製品コストの低減を図れるＰＬＬ回路を提供することができる。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
本発明によるプッシュプル回路は、相補形で動作して信号周波数の乗算と位相の合成を行うことから、ＰＰＡＭ（Push-Pull Phase Adding Mixer Circuit）回路とも呼称する。
【００２３】
（実施形態１）
図１は本発明の一実施形態（実施形態１）であるプッシュプル回路（ＰＰＡＭ回路ａ）を示す回路図である。
図１において、ｆ1は参照信号周波数、ｆ2は入力信号周波数、Ｑ1は例えばｎチャンネル型ＭＯＳ、Ｑ2はｐチャンネル型ＭＯＳを表す。ｆ1とｆ2の入力は逆であることも可能である。Ｑ1とＱ2のソースは互いに接続されて出力ノード（ｏｕｔ）となる。また、ソース（第２電極）は各々抵抗Ｒ1，Ｒ2を介して接地され、ドレイン（第１電極）は原理的には各々ｎチャンネル型ＭＯＳが高電位側電源ＶＤＤ（第１基準電位）、ｐチャンネル型ＭＯＳが低電位側電源ＶＳＳ（第２基準電位）に接続される。ゲート（制御電極）は入力端子にそれぞれ接続されている。
【００２４】
ここで、例えば、ＰＰＡＭ回路がＭＯＳＦＥＴ（電界効果トランジスタ）で構成される場合、ドレイン電流Ｉｄとゲート・ソース間電圧ＶGSとの間には数１が成り立つことが知られている。
【００２５】
【数１】
0004159171.tif 000002
【００２６】
数１を用いるとＰＰＡＭ回路のｎチャンネル型ＭＯＳ、ｐチャンネル型ＭＯＳの出力電流は、例えば下記数２，数３で表される。
【００２７】
【数２】
0004159171.tif 000003
【００２８】
【数３】
0004159171.tif 000004
【００２９】
数２および数３に示すように、ＰＰＡＭ回路のｎチャンネル型ＭＯＳ、ｐチャンネル型ＭＯＳの出力電流は、ＰＰＡＭ回路の出力電流が相補形で動作することが明らかとなる。
一方、同様に例えばＭＯＳＦＥＴのドレイン電流とゲート電圧の関係は数４で表現できることが知られている。
【００３０】
【数４】
0004159171.tif 000005
【００３１】
数４で表現できる時には時間的に遅れて動作する他方のデバイスはその遅延時間をτとして、数５のように表現される。
【００３２】
【数５】
0004159171.tif 000006
【００３３】
従って、ＰＰＡＭ回路に示すように互いの出力端子が接続された時の出力電流Ｉtotalは、数６のように表される。
【００３４】
【数６】
0004159171.tif 000007
【００３５】
数６が意味するのは、次の通りである。即ち、ＰＰＡＭ回路の相補して動作する一方のデバイス、例えばｎチャンネル型ＭＯＳの出力電流は、ある時刻ｔにおけるあるｋに対応する電圧項ＶＮk（ｔ）（ｋ＝１，…，∞）で表される項の和となり、他方のｐチャンネル型ＭＯＳの出力電流は位相差πに相応する遅延時間τをもって同様に電圧項ＶＰk（ｔ＋τ）（ｋ＝１，…，∞）で表現される項の和となり、総じてＰＰＡＭ回路の出力電流は、各デバイスの様々な電圧項の総和として表現される。
【００３６】
つまり、この電流の変化を周波数軸上で見た時、ＰＰＡＭ回路の出力電流に含まれる周波数成分は、相補形デバイスに入力される２つの信号の乗算成分を含むと解釈される。従って、以上によりＰＰＡＭ回路は、相補形デバイスを用いることにより位相差πの電流を出力すると同時に、出力電流は入力信号に対するミキサ効果を有するものであることが分かる。
【００３７】
ここで、図２を参照しながらＰＰＡＭ回路動作における貫通電流に関して考察する。図２（ａ）は従来の最も単純なインバータ回路（反転回路）であり、図２（ｂ）は本実施形態によるＰＰＡＭ回路の基本形である。
ＭＯＳＦＥＴ構成における両者の主な違いは、高電位側電源ＶＤＤにＰＭＯＳ（Ｑ11）が接続され，低電位側電源ＶＳＳにＮＭＯＳ（Ｑ12）が接続されているのがインバータ回路であり、これとは反対に高電位側電源ＶＤＤにＮＭＯＳ（Ｑ21），低電位側電源ＶＳＳにＰＭＯＳ（Ｑ22）が接続されているのがＰＰＡＭ回路と言える。
インバータ回路においては両方の制御電極は接続され、これに印加される信号には、一般的にバイアス電圧Ｖbiasが必要である。
【００３８】
一方、ＰＰＡＭ回路においては両方の制御電極は同様に接続されているが、入力信号にバイアス電圧Ｖbiasを与えなくて良い特徴を有する。この時、インバータ回路では、入力に設けられたバイアス電圧Ｖbiasによって貫通電流を生じ、この貫通電流が流れる時に同時に電源電圧の僅かな変動やノイズ等を出力信号に出力してしまうことがある。
【００３９】
ところがＰＰＡＭ回路においては、その入力信号に基本的にはバイアス電圧を与える必要がないため、ＭＯＳＦＥＴは、例えばＢ級動作時には、両トランジスタは相補形で動作する完全なＯＮ／ＯＦＦ動作をするものと考えられる。従って、インバータ回路における、原理的に動作がＯＦＦであるはずのトランジスタからの電流の洩れがＰＰＡＭ回路では極めて少なく、これによりノイズやサージ等の影響が非常に小さい。
【００４０】
本実施形態１によれば以下の効果を有する。
（１）プッシュプル回路を相補的に動作するデバイスで構成し、相補して動作するデバイスのゲート入力を分離したり共通としたりすることと、複数のこのようなプッシュプル回路を用いること等により、位相差πを実現するために遅延線等を用いずにプッシュプル動作を行うことができる。即ち、本発明によれば、トランジスタ等の非線形性により信号の乗算と位相の合成を行うこができる。
（２）本実施形態によれば、二つのトランジスタと一つの抵抗でもプッシュプル回路を構成することができる。これはプッシュプル回路の設計の容易性を高めることができるとともに、回路をＩＣ化した場合製造コストの低減を達成できることになる。
【００４１】
（実施形態２）
図３は本発明の他実施形態（実施形態２）であるＰＰＡＭ回路ｍを示す回路図である。本実施形態２では前記ＰＰＡＭ回路の相補して動作する例えばｎチャンネル型ＭＯＳ（Ｑ3）とｐチャンネル型ＭＯＳ（Ｑ4）のゲート入力（制御電極）を共通とした場合の一実施形態を示す。この場合も同様に、例えば数１，数３の式が成立することは明らかであり、ＰＰＡＭ回路の相補して動作するデバイスの入力が互いに直接的に接続されても、既述ゲート入力が分離された場合と同様の出力電流が得られる。
【００４２】
（実施形態３）
図４は本発明の他実施形態（実施形態３）である複合型のＰＰＡＭ回路を示す回路図である。本実施形態３は前記実施形態１のＰＰＡＭ回路が２組段階的に接続された回路構成になっている。
即ち、本実施形態３はＰＰＡＭ回路が段階的に接続された場合の一実施例を示す。Ｑ1とＱ2は第一のＰＰＡＭ回路ａを形成し、相補して動作するデバイスの各入力は分離されており、別々の信号入力を可能とする。この出力をＱ1の出力ノードとＱ2の出力ノードを結合して、第一のＰＰＡＭ回路ａの出力電流を取り出す。この時例えば、第一の出力電流はＲ1とＲ2によって基準位置、例えば接地からの電位差として取り出され、第二のＰＰＡＭ回路ａの相補形デバイスの例えばｎチャンネルＭＯＳのゲート（制御電極）に入力される。
【００４３】
一方、第二のＰＰＡＭ回路ａの他方の例えばｐチャンネル型ＭＯＳ（Ｑ2）のゲート入力（制御電極）には、ｉｎ３ｃとして別の信号が入力可能となる。従って、第二のＰＰＡＭ回路ａの出力からは、第一のＰＰＡＭ回路ａで合成されたｉｎ３ａとｉｎ３ｂに更にｉｎ３ｃの信号が合成された信号としてｏｕｔ３から取り出せる。
本実施形態も前記実施形態１と同様な効果を有する。
また、本発明ではさらに複数のＰＰＡＭ回路を多段に組み込んでもよい。この場合、前記実施形態２の構造のＰＰＡＭ回路を組み込んでもよい。
【００４４】
（実施形態４）
図５は本発明の他実施形態（実施形態４）である複合型のＰＰＡＭ回路を示す回路図である。本実施形態４は前記実施形態１のＰＰＡＭ回路ａと、前記実施形態２のＰＰＡＭ回路ｍを並列的に組み込んだ回路構成になっている。即ち、各ＰＰＡＭ回路の各出力は同一の出力端子に出力されるようになっている。
【００４５】
この場合入力信号は前記実施形態３と同様に３つとなっているが、第三の入力信号ｉｎ４ｃがＱ1とＱ4に同時に入力されることにより、この時のＱ1，Ｑ2の動作をＯＦＦすることで出力端子ｏｕｔ４からｉｎ４ｃの出力結果のみを、或いはＱ3，Ｑ4をＯＦＦすればＱ1，Ｑ2の出力結果のみを取り出すことが可能となる。つまり並列的接続の場合、入力信号をＯＮ／ＯＦＦすることで、乗算・位相合成の結果を選択できる。
【００４６】
また、前記実施形態３の場合と同様、第一の入力ｉｎ４ａと第二の入力ｉｎ４ｂと第三の入力ｉｎ４ｃの入力信号の合成結果がｏｕｔ４から取り出せることは言うまでもない。
【００４７】
（実施形態５）
図６は本発明の他実施形態（実施形態５）であるアナログ的ＰＬＬ回路を示す回路図である。本実施形態５のＰＬＬ回路は主に次のブロックにより構成される。本回路の特徴である乗算・位相合成の部分図は、前記実施形態１と実施形態２のＰＰＡＭ回路ａ，ｍによって構成され、実際には３つの信号を乗算・位相合成するために、前記実施形態４による複合型のＰＰＡＭ回路を用いる。
【００４８】
入力信号ｆ2と参照信号ｆ1は第１組のＰＰＡＭ回路ａに入力され、その出力ｂは各々フィルタｃ，ｄを介して所望の帯域信号ｅ，ｆが抽出され、一方がデータ出力信号ｅ（ｆ2）、他方は帰還信号ｆとなる２つのパスに分離される。抽出された帰還信号ｆはレベルシフト回路ｇにより適切なレベルに調整されて参照信号と周波数は等しいが、位相の異なる信号と位相が比較される。
【００４９】
この時、系の入力である参照信号ｆ1と位相比較器ｈで用いられる参照信号ｆ1′は、周波数・位相が共に等しいか、或いは周波数が等しく位相が異なる信号であっても良く、周波数・位相が共に等しい場合には、系の入力となっている参照信号の位相を制御することで、ＰＬＬ回路として最適な同期位相を見出すことが可能であり、位相が異なる場合には、位相比較器ｈに入力される側の参照信号ｆ1 ′の位相を系の入力参照信号ｆ1 の位相とは別に制御することで同様にＰＬＬ回路として最適な同期位相を見出すことが可能となる。
【００５０】
位相比較器ｈの出力は入力される２つの信号の位相差に応じた出力信号を出力し、次にループフィルタｉで積分されて直流成分が取り出されて、レベルシフト回路ｊにより、適切なレベルに調整される。調整された直流成分は例えばＶＣＯｋに含まれるバラクタに印加され、これによりＶＣＯｋの発信周波数が変化する。
【００５１】
次にＶＣＯｋの発信信号は、図６に含まれる核となる２つのＰＰＡＭ回路ａ，ｍのうちの第２のＰＰＡＭ回路ｍにフィードバックされた後、第２のＰＰＡＭ回路ｍの出力と第１のＰＰＡＭ回路ａを接続することにより、フィードバックされる帰還信号ｎが第１のＰＰＡＭ回路出力と乗算・位相合成される。
【００５２】
即ち、例えば図５に示すような複合型のＰＰＡＭ回路を用いて入力信号ｆ2、参照信号ｆ1、帰還信号ｎの都合３つの信号が２組の核となるＰＰＡＭ回路ａ，ｍを用いて乗算・位相合成され、系全体としてこの信号が繰返しフィードバックされることにより、周波数および位相が同期する。このようにＰＰＡＭ回路を用いてアナログ的なＰＬＬ回路ａ，ｍを構成することにより、ＩＣの集積化さらには低消費電力化を向上することができる。なお、ｓはフーリエ級数のｓである。
【００５３】
本実施形態５によれば以下の効果が得られる。
（１）このようなプッシュプル回路を用いたＰＬＬ回路は、遅延線を有しないことから位相ずれの少ないＰＬＬ回路を提供することができる。
（２）相補形構成の二つのトランジスタと出力電位を決定する抵抗とによって基本的には本発明のＰＰＡＭ回路が構成されるため、これら複数のＰＰＡＭ回路を使用して構成されるＰＬＬ回路も回路構成が簡素になる。例えば、チャージポンプや分周器等が不要になる。従って、ＰＬＬ回路をＩＣ化した場合でも製品コストの低減が図れる。
（３）面倒な設計を伴う遅延線が不要になることから設計時間が掛からなくなる。
【００５４】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない、例えば、前記各実施形態では、トランジスタとしてＭＯＳＦＥＴを使用したが、ＭＩＳＦＥＴ（Metal-Insulator Semiconductor-FET)，ＨＥＭＴ（High Electron Mobility Transistor)，ＨＢＴ（Hetero Junction Bipolar Transistor）等でも前記実施例同様な効果が得られる。
本発明は少なくとも信号周波数の乗算と位相の合成を行う回路とこれを用いてＰＬＬ回路を構成する技術（通信システム技術やコンピータ等情報処理技術等）に適用できる。
【００５５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
即ち、トランジスタやＭＯＳＦＥＴ等のデバイスにおいて、基本的にはＢ級或いはＡＢ級等の動作をするプッシュプル回路を相補形のデバイスで構成することによって、これらプッシュプル回路を構成するデバイスと抵抗とを含むＰＰＡＭ回路構成により、入力ノードが結合されていても或いは分離されていても、遅延線を用いることなく位相差πをもって動作する、つまり互いに反転した出力を周期的且つ交互に出力するようなプッシュプル回路を構成することができる。
そのようなＰＰＡＭ回路においては、入力ノードのみならず出力ノードも遅延線を用いることなく、分離や結合に依らず位相差πをもつ出力を得ることができ、ＩＣの集積化が容易になる。
【００５６】
前記ＰＰＡＭ回路は、デバイスの非線形性により入力の乗算効果と位相合成の効果を持ち、これを用いてＰＬＬ回路を構成することができる。
前記ＰＰＡＭ回路を複数組み合わせることで、複数の信号の乗算と位相合成を縦列的・段階的に行うことができ、そのようなＰＰＡＭ回路の入力ノードや出力ノードの結合の仕方によって上記複数の信号の段階的な乗算・位相合成結果や信号の選択的組み合わせによる乗算・位相合成結果を、入力ノードに加える。
信号を制御することで容易に確認することも可能である。このようなプッシュプル回路を用いると、少ない素子数で乗算と位相合成を可能とすることができ、全体としても回路規模の小さいＰＬＬ回路を集積化することが可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態（実施形態１）であるプッシュプル回路を示す回路図である。
【図２】本実施形態１のプッシュプル回路の動作を説明するための図である。
【図３】本発明の他実施形態（実施形態２）であるプッシュプル回路を示す回路図である。
【図４】本発明の他実施形態（実施形態３）である複合型のプッシュプル回路を示す回路図である。
【図５】本発明の他実施形態（実施形態４）である複合型のプッシュプル回路を示す回路図である。
【図６】本発明の他実施形態（実施形態５）であるＰＬＬ回路を示す回路図である。
【図７】従来の一般的なプッシュプル回路を示す回路図である。
【図８】従来のＰＬＬ回路を示す回路図である。
【符号の説明】
１…位相比較器、２…ループフィルタ、３…電圧制御型発振器、４…分周器、６…バンドパスフィルタ、７…位相検波器、９…遅延線。
【図１】
0004159171.tif 000008
【図２】
0004159171.tif 000009
【図３】
0004159171.tif 000010
【図４】
0004159171.tif 000011
【図５】
0004159171.tif 000012
【図６】
0004159171.tif 000013
【図７】
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【図８】
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