(57)【特許請求の範囲】
【請求項１】
薄膜トランジスタ(TFT:Thin Film Transistor)を含む駆動回路一体型の液晶表示装置の製造方法であって、
基板の上に多結晶シリコンからなる前記ＴＦＴの半導体層を形成する工程と、
前記半導体層および前記基板の上を覆うゲート絶縁膜を形成する工程と、
前記半導体層の上方であって前記ゲート絶縁膜に接する部分にゲート電極を形成する工程と、
前記ゲート電極の下に位置する前記半導体層のチャネル領域を挟むように前記半導体層にソース、ドレイン領域を形成する工程と、
前記ゲート絶縁膜および前記ゲート電極を覆う層間絶縁膜を形成する工程と、
前記ソース、ドレイン領域の上の前記層間絶縁膜および前記ゲート絶縁膜にエッチングにより前記ソース、ドレイン領域に達するコンタクトホールを開口する工程とを備え、
前記コンタクトホールを開口する工程は、第１のエッチング条件によって前記層間絶縁膜を実質的に開口して前記ゲート絶縁膜を露出させる第１開口工程と、第２のエッチング条件によって前記半導体層を前記コンタクトホール底部に実質的に露出させる第２開口工程とを有し、
前記第１のエッチング条件では、前記第２のエッチング条件よりも前記層間絶縁膜の材質のエッチング速度が大きく、
前記第２のエッチング条件における前記半導体層の材質に対する前記ゲート絶縁膜の前記半導体層に接する部分の材質のエッチング選択比は、前記第１のエッチング条件における前記半導体層の材質に対する前記ゲート絶縁膜の前記半導体層に接する部分の材質のエッチング選択比よりも大きい、液晶表示装置の製造方法。
【請求項２】
薄膜トランジスタ(TFT:Thin Film Transistor)を含む駆動回路一体型の液晶表示装置の製造方法であって、
基板の上に多結晶シリコンからなる前記ＴＦＴの半導体層を形成する工程と、
前記半導体層および前記基板の上を覆うゲート絶縁膜を形成する工程と、
前記半導体層の上方であって前記ゲート絶縁膜に接する部分にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記ゲート絶縁膜を介して前記半導体層に不純物を打ち込むことにより、前記ゲート電極の下に位置する前記半導体層の領域を挟むように前記半導体層にソース、ドレイン領域を形成する工程と、
少なくとも前記ソース、ドレイン領域の上の前記ゲート絶縁膜を除去する工程と、
前記ゲート電極と、前記ソース、ドレイン領域と、前記基板とを覆う層間絶縁膜を形成する工程と、
エッチングにより前記ソース、ドレイン領域の上の前記層間絶縁膜に前記ソース、ドレイン領域に達するコンタクトホールを開口する工程とを備え、
前記コンタクトホールを開口する工程において、エッチング排気中の前記不純物の濃度をモニタし、前記不純物の濃度が増大した時点を、前記エッチングが前記層間絶縁膜から前記ソース、ドレイン領域にかかった時点と判断して、前記エッチングの条件を変更する、液晶表示装置の製造方法。
【請求項３】
薄膜トランジスタ(TFT:Thin Film Transistor)を含む駆動回路一体型の液晶表示装置の製造方法であって、
基板の上に多結晶シリコンからなる前記ＴＦＴの半導体層を形成する工程と、
前記半導体層および前記基板の上を覆うゲート絶縁膜を形成する工程と、
前記半導体層の上方であって前記ゲート絶縁膜に接する部分にゲート電極を形成する工程と、
前記ゲート電極の下に位置する前記半導体層の領域を挟むように前記半導体層にソース、ドレイン領域を形成する工程と、
前記ゲート絶縁膜および前記ゲート電極を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に前記層間絶縁膜の一部表面を露出する開口を有する第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとするエッチングにより、前記層間絶縁膜と、前記ゲート絶縁膜と、前記半導体層の前記ソース、ドレイン領域の少なくとも一部とを除去してコンタクトホールを開口する工程とを備え、
前記コンタクトホールを開口する工程では、前記第１のレジストパターンを前記開口の周りに後退させながら前記層間絶縁膜、前記ゲート絶縁膜および前記半導体層に対してエッチングを行なうことにより、前記半導体層の端面をテーパ状に前記コンタクトホールの底部に露出させる、液晶表示装置の製造方法。
【請求項４】
請求項１に記載の液晶表示装置の製造方法により製造された液晶表示装置であって、
基板の上に多結晶シリコンにより形成された、ソース、ドレイン領域とチャネル領域とを有する前記ＴＦＴの半導体層と、
前記半導体層を覆うゲート絶縁膜と、
前記半導体層における前記チャネル領域の上方において前記ゲート絶縁膜に接するゲート電極と、
前記ゲート絶縁膜および前記ゲート電極を覆う層間絶縁膜と、
前記ソース、ドレイン領域上の前記ゲート絶縁膜および層間絶縁膜に開口されたコンタクトホール底部で前記ソース、ドレイン領域と接触する、前記層間絶縁膜の上に位置する導電膜とを備え、
前記導電膜に接している前記ソース、ドレイン領域の前記半導体層の厚さｄ3は前記導電膜に接していない領域の前記ソース、ドレイン領域の前記半導体層の厚さｄ2以下で、かつｄ2／２以上であり、前記層間絶縁膜および前記ゲート絶縁膜の膜厚合計Ｄは５００ｎｍ以上であり、前記チャネル領域の前記半導体層の厚さｄ1は２５〜７０ｎｍの範囲内にあり、（Ｄ/ｄ1）が１０以上であり、前記厚さｄ2が７５ｎｍ〜２５０ｎｍの範囲内にある、液晶表示装置。
【請求項５】
請求項３に記載の液晶表示装置の製造方法により製造された液晶表示装置であって、
基板の上に多結晶シリコンにより形成された、ソース、ドレイン領域とチャネル領域とを有する前記ＴＦＴの半導体層と、
前記半導体層を覆うゲート絶縁膜と、
前記半導体層における前記チャネル領域の上方において前記ゲート絶縁膜に接するゲート電極と、
前記ゲート絶縁膜および前記ゲート電極を覆う層間絶縁膜と、
前記ソース、ドレイン領域上の前記ゲート絶縁膜および前記層間絶縁膜のコンタクトホール底部で前記ソース、ドレイン領域と接する、前記層間絶縁膜の上に位置する導電膜とを備え、
前記層間絶縁膜および前記ゲート絶縁膜の膜厚合計Ｄは５００ｎｍ以上であり、前記チャネル領域の前記半導体層の厚さｄ1は１００ｎｍ以下であり、（Ｄ/ｄ1）が１０以上であり、前記ソース、ドレイン領域は、前記半導体層のテーパ状の端面部で前記導電膜に接している部分を含む、液晶表示装置。
【請求項６】
請求項１に記載の液晶表示装置の製造方法により製造された液晶表示装置であって、
基板の上に多結晶シリコンにより形成された、ソース、ドレイン領域とチャネル領域とを有する前記ＴＦＴの半導体層と、
前記半導体層を覆うゲート絶縁膜と、
前記半導体層における前記チャネル領域の上方において前記ゲート絶縁膜に接するゲート電極と、
前記ゲート絶縁膜および前記ゲート電極を覆う層間絶縁膜と、
前記ソース、ドレイン領域上の前記ゲート絶縁膜および前記層間絶縁膜のコンタクトホール底部で前記ソース、ドレイン領域と接する、前記層間絶縁膜の上に位置する導電膜とを備え、
前記導電膜に接していない領域の前記ソース、ドレイン領域の前記半導体層の厚さｄ2が７５ｎｍ〜２５０ｎｍの範囲内にあり、前記チャネル領域の前記半導体層の厚さｄ1が２５〜７０ｎｍの範囲内にある、液晶表示装置。
【請求項７】
請求項３に記載の液晶表示装置の製造方法により製造された液晶表示装置であって、
基板の上に多結晶シリコンにより形成された、ソース、ドレイン領域とチャネル領域とを有する前記ＴＦＴの半導体層と、
前記半導体層を覆うゲート絶縁膜と、
前記半導体層における前記チャネル領域の上方において前記ゲート絶縁膜に接するゲート電極と、
前記ゲート絶縁膜および前記ゲート電極を覆う層間絶縁膜と、
前記ソース、ドレイン領域上の前記ゲート絶縁膜および前記層間絶縁膜のコンタクトホール底部で前記ソース、ドレイン領域と接する、前記層間絶縁膜の上に位置する導電膜とを備え、
前記ソース、ドレイン領域は、前記半導体層のテーパ状の端面部で前記導電膜に接している部分を含む、液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ(TFT:Thin Film Transistor)を含むアクティブマトリックス方式の液晶表示装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、多結晶体シリコンのＴＦＴを用いた液晶表示装置の開発が推進されている。多結晶体シリコンのＴＦＴは従来のアモルファスシリコンのＴＦＴに比べて高精細のパネルが形成できること、駆動回路領域と画素領域とを一体形成できること、駆動回路チップや実装のコストが不要となり低コストが可能になること等の利点をもたらす。この多結晶体シリコンはアモルファスシリコンに対してレーザ結晶化技術を適用する低温ポリシリコン化プロセスによる得ることができる。このレーザ結晶化技術は、大型ガラス基板上に形成されたアモルファスシリコンに対して適用できるので、大型化が容易であり、かつ安価であるため、開発が急ピッチで進められている。つぎにＴＦＴおよび容量を備えたアクティブマトリックス方式の液晶表示装置の従来の製造方法について図２２を用いて説明する。図２２は液晶表示装置のＴＦＴ（ｎ型またはｐ型）の断面図である。
【０００３】
まず、ガラス基板１０１の表面に下地膜１０２としてシリコン窒化膜とシリコン酸化膜との２層膜を形成した後、連続してその上にアモルファスシリコン膜を形成する。アモルファスシリコン膜の膜厚は５０ｎｍ程度とする。次に、エキシマレーザを用いてトランジスタのチャネル部をアニールして多結晶体シリコンとした後、ドライエッチングによりチャネル部１０３をパターニングして形成する。以後の説明で、「チャネル部」はＴＦＴが形成されるパターニングされた半導体層をさし、「チャネル領域」はソース、ドレイン領域ではさまれるチャネル部の中央に位置する領域をさす。次に、ゲート絶縁膜１０４として、例えばTEOS(Tetra Ethyl Ortho Silicate) PECVD(Plasma Enhanced Chemical Vapor Deposition)によりシリコン酸化膜を膜厚７０ｎｍ程度形成した後、例えばＣｒ膜を成膜し、次いでパターニングしてゲート電極１０５を形成する。その後、画素領域および駆動回路領域のｎ型ＴＦＴのソース、ドレイン領域にはリンイオンを、また駆動回路領域のｐ型ＴＦＴのソース、ドレイン領域にはボロンイオンを、それぞれ別々のプロセスで注入する。続いて、層間絶縁膜１０６として、TEOS PECVDによりシリコン酸化膜を膜厚５００ｎｍ程度形成した後、４００℃で活性化アニール処理を行う。この後、ソース、ドレイン領域１０３ａ，１０３ｂの上の層間絶縁膜１０６およびゲート絶縁膜１０４にコンタクトホール１１０をドライエッチングにより開口する。その後、そのコンタクトホール１１０を充填するようにＣｒ膜を１００ｎｍ、Ａｌ系合金膜を４００ｎｍ程度スパッタにより成膜し、次いで、パターニングしてソース、ドレイン電極１０８，１０９を形成する。この後、この基板を水素プラズマ中に入れ、半導体層の多結晶体シリコン膜の水素化処理を行い、移動度等の特性の向上と安定化を行う。この後、シリコン窒化膜等により絶縁膜１１１を形成する。駆動回路領域では、上記のプロセスで作製したｎ型ＴＦＴとｐ型ＴＦＴとを組み合わせてＣＭＯＳ(Complementary Metal Oxide Semiconductor)回路を構成して駆動回路を形成する。一方、画素領域では、ｎ型ＴＦＴと画素電極とを接続して表示画素を形成する。この画素領域と駆動回路領域とは、共通の１つの基板(下部基板）上に形成されている。カラーフィルタが貼り付けられ対向電極および配向層が形成された上部ガラス基板と，同じく配向層が形成された上記基板１０１とは、配向層どうしを対面させ一定のギャップをとって結合され、上記ギャップ内に液晶を封入することにより液晶表示装置が完成される。
【０００４】
【発明が解決しようとする課題】
低温多結晶体シリコンのＴＦＴでは一体化した駆動回路の能力に余裕がなく、配線間または遮光層との間の容量を小さくするために層間絶縁膜を厚くする必要がある。また、多結晶体シリコン膜は、画素領域のＴＦＴのチャネルとして使用しオフ電流を充分低くするために、その膜厚を充分薄くする必要がある。すなわち、駆動回路一体型の液晶表示装置においては、層間絶縁膜を非常に厚くして、かつ多結晶体シリコン膜は非常に薄くする必要がある。この厚い層間絶縁膜と薄い多結晶体シリコン膜との条件が満たされないと、画面の表示品位は劣化してしまう。
【０００５】
上記の構造のＴＦＴにソース、ドレイン電極形成用のコンタクトホールをドライエッチングによって開口する場合、次のようなエッチングを行うことになる。すなわち、層間絶縁膜とゲート絶縁膜の合計厚さ約６００ｎｍ程度を基板内の上記絶縁膜の厚さばらつきを考慮してエッチングして開口し、コンタクトホール底部に厚さ５０ｎｍ程度の薄い多結晶体シリコン表面を露出させるエッチングを行う。このエッチングを薄い多結晶体シリコンを突き抜けずに行うためには、絶縁膜の多結晶体シリコンに対する高いエッチング選択比が必須となる。現状のエッチングにおけるエッチング選択比は充分大きくなく、またエッチングのばらつき発生の程度から、それほど大きなオーバーエッチングを行うことはできない。このため、エッチングを阻害する反応生成物等が付着した場合には、エッチングのマージンが少ないのでエッチング不足を生じやすい。この結果、液晶表示装置の製造の際、表面状況により数画素レベル単位の局所的なコンタクトホール未開口部が発生し、歩留り低下を生じていた。
【０００６】
一方、エッチング選択比のみを重視したエッチングを行うと、非常に厚い絶縁膜の開口に長時間を要し、生産性を大きく劣化させてしまう。
【０００７】
そこで、本発明は、非常に厚い層間絶縁膜および非常に薄い多結晶体シリコン層を有する駆動回路一体型液晶表示装置において、多結晶体シリコン膜と確実にコンタクトをとることができるコンタクトホールを能率的に開口することができる液晶表示装置およびその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１の液晶表示装置の製造方法は、ＴＦＴを含む駆動回路一体型の液晶表示装置の製造方法である。この製造方法は、基板の上に多結晶シリコンからなるＴＦＴの半導体層を形成する工程と、半導体層および基板の上を覆うゲート絶縁膜を形成する工程と、半導体層の上方であってゲート絶縁膜に接する部分にゲート電極を形成する工程と、ゲート電極の下に位置する半導体層のチャネル領域を挟むように半導体層にソース、ドレイン領域を形成する工程と、ゲート絶縁膜およびゲート電極を覆う層間絶縁膜を形成する工程と、ソース、ドレイン領域の上の層間絶縁膜およびゲート絶縁膜にエッチングによりソース、ドレイン領域に達するコンタクトホールを開口する工程とを備える。そして、コンタクトホールを開口する工程は、第１のエッチング条件によって層間絶縁膜を実質的に開口してゲート絶縁膜を露出させる第１開口工程と、第２のエッチング条件によって半導体層をコンタクトホール底部に実質的に露出させる第２開口工程とを有し、第１のエッチング条件では、第２のエッチング条件よりも層間絶縁膜の材質のエッチング速度が大きく、第２のエッチング条件における半導体層の材質に対するゲート絶縁膜の半導体層に接する部分の材質のエッチング選択比は、第１のエッチング条件における半導体層の材質に対するゲート絶縁膜の半導体層に接する部分の材質のエッチング選択比よりも大きい。
【０００９】
上記構成により、層間絶縁膜を開口する工程ではエッチング速度を重視して非常に厚い層間絶縁膜を短時間でエッチングして開口することができる。また、半導体層を露出する工程では、半導体層のエッチング速度に比して絶縁膜のエッチング速度が大きいエッチング条件を採用して、半導体層を突き抜けることなく、確実に絶縁膜や再付着物等を除去して半導体を露出させることができる。この結果、薄い半導体層と厚い層間絶縁膜とにより、低いオフ電流と小さい配線間容量、遮光層との容量形成防止を達成することができるので、高い表示品位を確保することができる。また、上記品質を確保する構造とした上で、短時間の製造時間でソース、ドレイン電極のコンタクトを確実にとり、液晶表示装置の製造歩留りの低下を防止できるので、製造コストを低減させることが可能となる。
【００２６】
請求項２の液晶表示装置の製造方法は、ＴＦＴを含む駆動回路一体型の液晶表示装置の製造方法である。この製造方法は以下の工程を備えている。
まず基板の上に多結晶シリコンからなるＴＦＴの半導体層が形成される。半導体層および基板の上を覆うゲート絶縁膜が形成される。半導体層の上方であってゲート絶縁膜に接する部分にゲート電極が形成される。ゲート電極がマスクとされてゲート絶縁膜を介して半導体層に不純物が打ち込まれることにより、ゲート電極の下に位置する半導体層の領域を挟むように半導体層にソース、ドレイン領域が形成される。少なくともソース、ドレイン領域の上のゲート絶縁膜が除去される。ゲート電極と、ソース、ドレイン領域と、基板とを覆う層間絶縁膜が形成される。エッチングによりソース、ドレイン領域の上の層間絶縁膜にソース、ドレイン領域に達するコンタクトホールが開口される。コンタクトホールが開口される工程において、エッチング排気中の不純物の濃度がモニタされ、不純物の濃度が増大した時点が、エッチングが層間絶縁膜からソース、ドレイン領域にかかった時点と判断されて、エッチングの条件が変更される。
上記のように、不純物をモニタすることにより高速エッチングにより層間絶縁物をエッチングしても半導体層にかかったことを正確に知ることができる。このため、半導体層をエッチングして突き抜けたり、不必要に厚い層間絶縁膜を残したまま第１開口工程を終了することがなくなる。このため、コンタクトホール開口工程を高能率化でき、かつ歩留り低下を防止することが可能となる。
請求項３の液晶表示装置の製造方法は、ＴＦＴを含む駆動回路一体型の液晶表示装置の製造方法である。この製造方法は、以下の工程を備えている。
まず基板の上に多結晶シリコンからなるＴＦＴの半導体層が形成される。半導体層および基板の上を覆うゲート絶縁膜が形成される。半導体層の上方であってゲート絶縁膜に接する部分にゲート電極が形成される。ゲート電極の下に位置する半導体層の領域を挟むように半導体層にソース、ドレイン領域が形成される。ゲート絶縁膜およびゲート電極を覆う層間絶縁膜が形成される。層間絶縁膜の上に層間絶縁膜の一部表面を露出する開口を有する第１のレジストパターンが形成される。第１のレジストパターンがマスクとされるエッチングにより、層間絶縁膜と、ゲート絶縁膜と、半導体層のソース、ドレイン領域の少なくとも一部とが除去されてコンタクトホールが開口される。コンタクトホールが開口される工程では、第１のレジストパターンが開口の周りに後退させられながら層間絶縁膜、ゲート絶縁膜および半導体層に対してエッチングが行なわれることにより、半導体層の端面がテーパ状にコンタクトホールの底部に露出される。
【００２７】
上記の半導体層は、主に突き抜けてエッチングされていることを想定しているが、突き抜けてエッチングされていなくてもよい。コンタクトホール底部において、ソース、ドレイン電極はテーパ状にエッチングされた端面とコンタクトをとることができる。このときのコンタクト面はコンタクトホール底部全面よりは小さい場合が殆どなので、コンタクト抵抗は少し上昇するが、実用上、問題になるレベルではない。上記のコンタクトホール開口では、途中でエッチング条件を変える必要がないので、開口工程の時間短縮をはかり能率向上を得ることが可能となる。
【００３４】
請求項４の液晶表示装置は、ＴＦＴを有する駆動回路一体型の液晶表示装置である。この装置は、基板の上に多結晶シリコンにより形成された、ソース、ドレイン領域とチャネル領域とを有するＴＦＴの半導体層と、半導体層を覆うゲート絶縁膜と、半導体層におけるチャネル領域の上方においてゲート絶縁膜に接するゲート電極と、ゲート絶縁膜およびゲート電極を覆う層間絶縁膜と、ソース、ドレイン領域上のゲート絶縁膜および層間絶縁膜に開口されたコンタクトホール底部でソース、ドレイン領域に接し、層間絶縁膜の上に位置する導電膜（ソース、ドレイン電極）とを備えている。そして、導電膜に接しているソース、ドレイン領域の半導体層の厚さｄ3は導電膜に接していない領域のソース、ドレイン領域の半導体層の厚さｄ2以下で、かつｄ2／２以上であり、層間絶縁膜およびゲート絶縁膜の膜厚合計Ｄは５００ｎｍ以上であり、チャネル領域の半導体層の厚さｄ1は１００ｎｍ以下であり、（Ｄ/ｄ1）が１０以上である。厚さｄ2が７５ｎｍ〜２５０ｎｍの範囲内にあり、厚さｄ1が２５〜７０ｎｍの範囲内にある。
【００３５】
層間絶縁膜が半導体層に比較して非常に大きい場合でも、コンタクトホール底部の半導体層の残し厚さをその部分の膜厚の１／２以上とることにより、突き抜ける可能性を抑えて、確実なコンタクトをとることができる。
【００３７】
オフ電流は、主にチャネル領域の半導体層の厚さｄ1によってほとんど決まるので、チャネル領域の厚さを薄くすることにより、オフ電流を低減することができる。また、ソース、ドレイン領域の厚さを大きくすることにより、半導体層を突き抜ける危険性を減らし余裕をもって確実なコンタクトを形成することができる。
ソース、ドレイン領域の半導体層の厚さｄ2が７５ｎｍ未満では、層間絶縁膜を高速エッチングする条件でエッチングすると半導体層を突き抜ける可能性が高くなり、一方、２５０ｎｍを超えると半導体層の成膜に時間がかかり、能率が低下する。また、チャネル領域の半導体層の厚さｄ1が２５ｎｍ未満では、エッチング条件を絶縁膜の半導体層に対するエッチング選択比を大きいものにしても、突き抜ける可能性を排除することができない。一方、上記厚さｄ1が７０ｎｍを超えるとオフ電流が高くなり表示品位が低下してしまう。
【００４０】
請求項５の液晶表示装置は、ＴＦＴを有する駆動回路一体型の液晶表示装置である。この装置は、基板の上に多結晶シリコンにより形成された、ソース、ドレイン領域とチャネル領域とを有するＴＦＴの半導体層と、半導体層を覆うゲート絶縁膜と、半導体層におけるチャネル領域の上方においてゲート絶縁膜に接するゲート電極と、ゲート絶縁膜およびゲート電極を覆う層間絶縁膜と、ソース、ドレイン領域上のゲート絶縁膜および層間絶縁膜のコンタクトホール底部でソース、ドレイン領域に接する、層間絶縁膜の上に位置する導電膜（ソース、ドレイン電極）とを備えている。そして、層間絶縁膜およびゲート絶縁膜の膜厚合計Ｄは５００ｎｍ以上であり、チャネル領域の半導体層の厚さｄ1は１００ｎｍ以下であり、（Ｄ/ｄ1）が１０以上であり、ソース、ドレイン領域は、半導体層のテーパ状の端面部で導電層に接している部分を含む。
【００４１】
上記の場合、コンタクトホールは半導体層を突き抜けてもよいので、単一のエッチング条件により、エッチングを遂行することができる。このため、エッチング時間を短縮することができる。このテーパ状端面をドライエッチングによって形成するためには、酸素流量を多くして、レジストを後退させながらエッチングすることにより、実現することができる。
【００４４】
本発明の請求項６の液晶表示装置は、ＴＦＴを有する駆動回路一体型の液晶表示装置である。この装置は、基板の上に多結晶シリコンにより形成された、ソース、ドレイン領域とチャネル領域とを有するＴＦＴの半導体層と、半導体層を覆うゲート絶縁膜と、半導体層におけるチャネル領域の上方においてゲート絶縁膜に接するゲート電極と、ゲート絶縁膜およびゲート電極を覆う層間絶縁膜と、ソース、ドレイン領域上のゲート絶縁膜および層間絶縁膜のコンタクトホール底部でソース、ドレイン領域と接する、層間絶縁膜の上に位置する導電膜とを備える。そして、この装置においては、導電膜に接していない領域のソース、ドレイン領域の半導体層の厚さｄ2が７５ｎｍ〜２５０ｎｍの範囲内にあり、チャネル領域の半導体層の厚さｄ1が２５〜７０ｎｍの範囲内にある。
【００４５】
ＴＦＴの半導体層の厚さを上記の構成にすることにより、層間絶縁膜に対する高速エッチングの条件のまま半導体層をエッチングしても、突き抜けることなく余裕をもって半導体層のなかで、上記エッチングを停止することができる。また、薄いチャネル領域の厚みによりオフ電流を低く抑えることができる。
ソース、ドレイン領域の半導体層の厚さｄ2が７５ｎｍ未満では、層間絶縁膜を高速エッチングする条件でエッチングすると半導体層を突き抜ける可能性が高くなり、一方、２５０ｎｍを超えると半導体層の成膜に時間がかかり、能率が低下する。また、チャネル領域の半導体層の厚さｄ1が２５ｎｍ未満では、エッチング条件を絶縁膜の半導体層に対するエッチング選択比を大きいものにしても、突き抜ける可能性を排除することができない。一方、上記厚さｄ1が７０ｎｍを超えるとオフ電流が高くなり表示品位が低下してしまう。
【００４８】
本発明の請求項７の液晶表示装置は、ＴＦＴを有する駆動回路一体型の液晶表示装置である。この装置は、基板の上に多結晶シリコンにより形成された、ソース、ドレイン領域とチャネル領域とを有するＴＦＴの半導体層と、半導体層を覆うゲート絶縁膜と、半導体層におけるチャネル領域の上方においてゲート絶縁膜に接するゲート電極と、ゲート絶縁膜およびゲート電極を覆う層間絶縁膜と、ソース、ドレイン領域上のゲート絶縁膜および層間絶縁膜のコンタクトホール底部でソース、ドレイン領域と接する、層間絶縁膜の上に位置する導電膜とを備える。また、この装置では、ソース、ドレイン領域は、半導体層のテーパ状の端面部で導電膜に接している部分を含む。この場合、ソース、ドレイン領域のテーパ状端面部は、導電膜が基板に接触している部分に連続して位置している。
【００４９】
上記の半導体層のテーパ状端面部を形成するには、層間絶縁膜のエッチングに引き続くエッチングが半導体層を突き抜けてもテーパ状端面部で、従来のコンタクト構造と同程度のコンタクト抵抗とすることができる。このため、上記コンタクト部分を安定して製造することができる。
【００５０】
【発明の実施の形態】
次に、本発明の実施の形態について図を用いて説明する。
【００５１】
(実施の形態１）
図１は、本実施の形態における液晶表示装置の製造方法を説明するための図である。図１において、ガラス基板１の表面に、例えば、ＰＥＣＶＤ(Plasma Enhanced Chemical Vapor Deposition)法によって、下地膜２としてシリコン窒化膜とシリコン酸化膜との２層膜を成膜し、次いで、その上にアモルファスシリコン膜を厚さ５０ｎｍ程度に形成する。エキシマレーザによってアモルファスシリコン膜をアニールして多結晶体化した後、ドライエッチングを用いたパターニングによりチャネル部３を形成する。次に、ゲート絶縁膜４として、例えば、ＰＥＣＶＤ法によりシリコン酸化膜４ａを厚さ３０ｎｍ程度、次いでシリコン窒化膜４ｂを４０ｎｍ程度連続的に成膜する。すなわち、上記のゲート絶縁膜４を２層膜として形成する。このゲート絶縁膜は、ゲート電極下ではゲート絶縁膜として働き、容量部(図示せず）では容量絶縁膜として機能する。次いで、Ｃｒ膜を２００ｎｍ程度成膜した後、パターニングしてゲート電極およびゲート配線５を形成する。その後、ｎ型ＴＦＴとなるチャネル部のソース、ドレイン領域３ａ，３ｂにリンイオンを打ち込み、ｐ型ＴＦＴとなるチャネル部のソース、ドレイン領域３ａ，３ｂにボロンイオンを打ち込む。画素領域には画素ごとに対になった２個のｎ型ＴＦＴが配置され、駆動回路領域には信号線ごとにＣＭＯＳ回路を構成するｎ型ＴＦＴおよびｐ型ＴＦＴが配置されている。上記の駆動回路一体型液晶表示装置は、画素領域と駆動回路領域とに配置されたＴＦＴを区別して形成せずに、ｎ型ＴＦＴを形成する場合は基板全体にわたってｎ型ＴＦＴを形成し、またｐ型ＴＦＴについても同様とする。
【００５２】
続いて、層間絶縁膜６として、ＴＥＯＳ ＰＥＣＶＤによりシリコン酸化膜を厚さ５００ｎｍ程度形成する。その後、４００℃にて活性化アニールを行う。その後、ドライエッチにより層間絶縁膜６にコンタクトホール１０を形成する。このコンタクトホールを形成するドライエッチの条件は、下記の３種のエッチング条件Ａ，Ｂ，Ｃで行う。
【００５３】
(ａ)エッチング条件Ａ
層間絶縁膜のエッチングをこの条件でエッチングする。このエッチング条件Ａは、エッチング速度が大きいことが必須である。まず、シリコン酸化膜６とシリコン窒化膜４ｂのエッチング速度が近い条件、すなわちシリコン酸化膜６のシリコン窒化膜４ｂに対するエッチング選択比が１に近い条件で層間絶縁膜６のエッチングを開始する。このエッチング条件として、例えば、次にあげるエッチング条件Ａがある。
【００５４】
圧力：２０Ｐａ
ＲＦパワー：２０００Ｗ
ＣＨＦ3流量：２００ｓｃｃｍ(standard cubic cm/min)
Ｏ2流量：２０ｓｃｃｍ
Ａｒ流量：２００ｓｃｃｍ
上記のエッチング条件にてエッチングを開始して、エッチングされる全ての領域でシリコン酸化膜のエッチングが完了し、シリコン窒化膜がエッチングされ始めたとおもわれる時点でエッチングを停止する。この切換えは、エッチング時間で判断してもよいし、酸素をモニタしていて、排気中の酸素量が減少した時点を層間絶縁膜のエッチング終了時点と判断してもよい。次いで、エッチング条件Ｂでエッチングする。
【００５５】
(ｂ)エッチング条件Ｂ
ここで、ガスを切り換え、エッチング条件を、シリコン窒化膜のシリコン酸化膜に対するエッチング選択比が大きい、エッチング条件Ｂとする。この条件として、例えば、次のエッチング条件があげられる。
【００５６】
圧力：５Ｐａ
ＲＦパワー：１０００Ｗ
ＣＦ4流量：５０ｓｃｃｍ
Ｏ2流量：６０ｓｃｃｍ
上記エッチング条件により、ゲート絶縁膜４のうちのシリコン窒化膜４ｂのエッチングが完了した時点では、下層のシリコン酸化膜４ａはほとんどエッチングされていない。ここで、ガスを切り換え、最後のエッチング条件は、シリコン酸化膜４ａの多結晶体シリコン膜３に対するエッチング選択比が大きい、エッチング条件Ｃとする。
【００５７】
(ｃ)エッチング条件Ｃ
シリコン酸化膜の多結晶体シリコン膜に対するエッチング選択比が大きいエッチング条件Ｃとして、例えば、下記のエッチング条件をあげることができる。
【００５８】
圧力：２０Ｐａ
ＲＦパワー：１０００Ｗ
ＣＨＦ3流量：２００ｓｃｃｍ
Ｏ2流量：２０ｓｃｃｍ
Ａｒ流量：２００ｓｃｃｍ
このエッチングに際しては、多結晶体シリコン膜が１５ｎｍ程度エッチされる程度のオーバエッチングを行う。この多結晶体シリコン膜のエッチングはエッチング選択比の関係から、シリコン酸化膜３０ｎｍ以上エッチングすることと同程度である。したがって、エッチング時間の制御を非常に高精度に行わなければ突き抜けてしまうというような問題はなく、通常の制御で充分制御可能な方法を適用して多結晶体シリコン膜のエッチングを１５ｎｍに留めることができる。
【００５９】
次に、図２および図３を用いて、図１の状態から液晶表示装置完成までの工程を説明する。図２は駆動回路領域のｎ型およびｐ型ＴＦＴの断面図であり、図３は画素領域のｎ型ＴＦＴの断面図である。図１の状態の駆動回路領域および画素領域の各ＴＦＴに対して、連続的に、Ｃｒ膜を１００ｎｍ、Ａｌ系合金膜を４００ｎｍ、Ｃｒ膜を１００ｎｍ順次スパッタによりコンタクトホール内に成膜し、次いでパターニングしてソース、ドレイン電極およびソース、ドレイン配線８，９を形成する。さらに、水素プラズマに基板を３０分間程度曝してチャネル部３の水素化処理を行い、多結晶体シリコンのキャリアの移動度の向上等の特性向上や安定化をはかる。次いで、シリコン窒化膜等により、絶縁膜１１を形成する。駆動回路領域では、図２に示すように、上記製造方法で作製したｎ型ＴＦＴ１５およびｐ型ＴＦＴ１６とを組み合わせてＣＭＯＳ(Complementary Metal Oxide Semiconductor)回路を構成して駆動回路を形成する。また、画素領域では、図３に示すように、ｎ型ＴＦＴ１５と画素電極１２を接続し、さらに、その上に液晶と接する配向層１３を形成する。一方、上部ガラス基板２１には、カラーフィルタ２２を貼り付け、その上に対向電極２３および配向層２４を形成する。上記の基板１と上部ガラス基板２１とを、配向層１３，２４を対面させて一定のギャップを保って固定し、そのギャップの中に液晶３０を封入することにより、液晶表示装置の主要構成部を完成する。
【００６０】
上記の方法によって製造された液晶表示装置は下記の構造を有する。
図４に示すように、ソース、ドレイン領域３ａ，３ｂが覆われているゲート絶縁膜４と層間絶縁膜６との合計の膜厚をＤとし、チャネル領域３ｃの多結晶体シリコン膜の厚さをｄ1とし、コンタクホール底部以外のソース、ドレイン領域の多結晶体シリコン膜の厚さをｄ2とし、コンタクトホール底部のソース、ドレイン領域の厚さをｄ3とする。このとき、基板内の全ての領域で、Ｄ≧５００ｎｍ、ｄ1≦１００ｎｍ、（ｄ2／２）≦ｄ3≦ｄ2、が成立する。この層間絶縁膜および多結晶体シリコン膜の各部の厚さに関する不等式を満たすことにより次の効果を得ることができる。チャネル領域の多結晶体シリコン膜の厚さが薄いためにオフ電流が低く、また層間絶縁膜を厚くすることにより配線間容量を小さくすることができる。このため、高表示品位の画像を得ることが可能となる。さらに、上記のエッチングを行うことによりコンタクト不良の少ない高歩留りの液晶表示装置を得ることができる。
【００６１】
（実施の形態２）
上記実施の形態１では、ゲート絶縁膜４をシリコン酸化膜とシリコン窒化膜の２層膜とし、層間絶縁膜はシリコン酸化膜とし、両方の絶縁膜を構成する材料を異なるものとした。コンタクトホールが開口される絶縁膜が、複数の異種材料によって構成されることを利用して、異種材料間の選択比を利用してエッチング不具合を回避することができた。本実施の形態では、ゲート絶縁膜４も層間絶縁膜６と同様に、シリコン酸化膜から構成される場合のコンタクトホール１０の開口のエッチングを説明する。本実施の形態において、コンタクトホール開口前までは、ゲート絶縁膜が厚さ７０ｎｍのシリコン酸化膜単層であることを除いて、実施の形態１と同様の製造方法が適用される。コンタクトホール開口時に、最初にシリコン酸化膜のエッチング速度が大きい条件を選択する。このエッチング条件として、例えば、下記のエッチング条件Ｄをあげることができる。
（ｄ）エッチング条件Ｄ
圧力：２０Ｐａ
ＲＦパワー：２０００Ｗ
ＣＨＦ3流量：２００ｓｃｃｍ
Ｏ2流量：２０ｓｃｃｍ
Ａｒ流量：２００ｓｃｃｍ
このエッチング条件にてエッチングを開始して、シリコン酸化膜を５００ｎｍ程度エッチングする。次いで、エッチング条件を切り換えて、シリコン酸化膜の多結晶体シリコンに対するエッチング選択比が高い条件を用いてエッチングを行う。シリコン酸化膜の多結晶体シリコンに対するエッチング選択比が高い条件として、例えば、下記のエッチング条件Ｅをあげることができる。
（ｅ）エッチング条件Ｅ
圧力：２０Ｐａ
ＲＦパワー：１０００Ｗ
ＣＨＦ3流量：２００ｓｃｃｍ
Ｏ2流量：２０ｓｃｃｍ
Ａｒ流量：２００ｓｃｃｍ
シリコン酸化膜の多結晶体シリコンに対するエッチング選択比≒１５
このとき、多結晶体シリコン膜が１５ｎｍ程度オーバエッチングされるようにエッチングする。多結晶体シリコンのエッチングは、ドライエッチングチャンバからの排気ガス中の酸素濃度をモニタしながらエッチングをすることにより、時間管理でエッチングするよりもさらに精度良く制御することができる。すなわち、酸素濃度が低下した時点をシリコン酸化膜のジャストエッチング時とし、その後のエッチングを多結晶体シリコン膜のエッチングとしてカウントすることにより、正確な多結晶体シリコン膜のエッチングを行なうことができる。
【００６２】
上記の実施の形態２における仕上げエッチングをＨＦを含むエッチング液、例えば、ＨＦ／ＮＨ4Ｆ＝１／１０のエッチャントを用いたウエットエッチングによって行なってもよい。図５は、後段のエッチングをウエットエッチングによって行ったコンタクトホールを示す断面図である。このウエットエッチングは、レジストを除去した後に行い、さらにウエットエッチング直後にソース、ドレイン電極用の金属膜の成膜を行なうことが、多結晶体シリコン表面の自然酸化膜の生成を防止するうえから望ましい。また、レジストを残したままウエットエッチングを行なう場合にも、酸素プラズマを用いたアッシングによってコンタクトホールの周りのレジストを後退させておくことが望ましい。ウエットエッチングに伴うサイドエッチングによるコンタクトホールの断面形状の悪化、すなわちあごの形成を抑止することができる。図６は、図５のＳ部拡大図であり、あごが形成されている。図７は、アッシングによってレジストを後退させた後にウエットエッチングを行い、あごの形成を防止して開口したコンタクトホールを示す断面図である。
【００６３】
このＨＦを含むエッチング液を用いたウエットエッチングにより、酸化シリコンの多結晶体シリコン膜に対するエッチング選択比は１００以上とることができるので、多結晶体シリコンをほとんど削ることなく十分なマージンをもってシリコン酸化膜を除去して多結晶体シリコンを露出させることが可能である。
【００６４】
上記の実施の形態２示された全ての方法により、コンタクトホール形成の処理時間はそれほど長くならず、多結晶体シリコン膜がエッチングされる前に多結晶体シリコンに対して高エッチング選択比の条件を使用することができ、多結晶体シリコンを十分な制御下で露出させることができる。
【００６５】
上記の仕上げエッチングのさらに別の方法として次の方法がある。図８に示すように、ゲート電極５のパターニングの後に、ゲート電極をマスクにソース、ドレイン領域３ａ，３ｂに不純物を打ち込む。このとき、ゲート絶縁膜４の中にも不純物が混入する。この不純物濃度は、ソース、ドレイン領域に１０19／ｃｍ3以上の濃度で打ち込む場合、ゲート絶縁膜中では１０17／ｃｍ3の濃度になる。このような場合、エッチング排気中の不純物をモニタして不純物濃度が上昇する時点を観測していても、エッチングがゲート絶縁膜を終了して多結晶体シリコンに到達したか判然としない。このため、時間管理に頼らざるをえなくなるが、不正確になることは否めない。このため、図９に示すようにゲート絶縁膜をゲート電極をマスクに除去し、次いで図１０に示すように、不純物濃度が１０17／ｃｍ3未満の層間絶縁膜６をソース、ドレイン領域３ａ，３ｂの上に直接形成する。この図１０の構造によれば、層間絶縁膜６の不純物濃度は１０17／ｃｍ3未満であり、エッチングが層間絶縁膜６を経て多結晶体シリコン３に到達したことを明確に検知することができる。
【００６６】
上記においては、ゲート絶縁膜を設けたままソース、ドレイン領域に不純物注入を行ない、その後ゲート絶縁膜を除去した。この手順のほかに、ソース、ドレイン領域上のゲート絶縁膜を除去した後に、ソース、ドレイン領域に不純物注入を行ってもよい。上記の方法によってコンタクトホールを形成した後は、実施の形態１と同様の方法によって液晶表示装置を形成する。
【００６７】
ここで、酸化シリコン膜のシリコン膜に対するエッチング選択比について説明する。例えば、６００ｎｍの酸化シリコン膜をエッチングする場合、酸化シリコンのエッチ残りが発生しない充分なオーバエッチングを、例えば５０％程度行うとすると、計算上は３００ｎｍの酸化シリコン膜を余分にエッチングすることになる。コンタクトホール底部にシリコン膜を露出させるためにシリコン膜をエッチングする際に、シリコン膜を突き抜けないようにする必要がある。シリコン膜のエッチング量をシリコン膜の膜厚５０ｎｍの１／２以下、すなわち、２５ｎｍ以下に抑えるための上記エッチング選択比は、１２(＝３００／２５）以上が必要である。実施の形態２に限らず、多結晶体シリコン膜厚ｄ1で、層間絶縁膜とゲート絶縁膜の膜厚合計Ｄの場合、絶縁膜の５０％のオーバエッチに対してシリコン膜のエッチ膜厚１／２以下とするためには、同様の計算によって、Ｄ／ｄ1以上の上記エッチング選択比が必要である。
【００６８】
上記の方法で形成された液晶表示装置は、実施の形態１と同様に、ソース、ドレイン領域が被われている絶縁膜の厚さをＤとし、チャネル領域のシリコン膜の厚さをｄ1とし、絶縁膜の下のソース、ドレイン領域のシリコン膜の厚さをｄ2とし、コンタクトホール下のソース、ドレイン領域下のシリコン膜の厚さをｄ3としたとき、基板内の全ての領域で、Ｄ≧５００ｎｍ、ｄ1≦１００ｎｍ、ｄ2／２≦ｄ3≦ｄ2が成り立つようにできる。この結果、オフ電流が低くでき表示特性を向上でき、かつ配線間容量を小さくできるので、表示品位に優れ、かつコンタクト不良の少ない駆動回路一体型液晶表示装置を高歩留りで製造することができる。
【００６９】
（実施の形態３）
実施の形態３における液晶表示装置は、図１１に示すように、多結晶体シリコンのチャネル領域３ｃの厚さがソース、ドレイン領域３ａ，３ｂの厚さよりも小さい。このため、オフ電流を小さくでき、かつソース、ドレイン領域上にコンタクトホールを余裕をもって確実に開口することができる。このソース、ドレインの製造方法について説明する。まず、図１２に示すように、ガラス基板１の表面に、例えば、ＰＥＣＶＤによって下地膜２としてシリコン窒化膜とシリコン酸化膜との２層膜を形成し、その上にアモルファスシリコン膜を連続して形成する。アモルファスシリコン膜については、本実施の形態では１５０ｎｍ程度の膜厚とする。エキシマレーザによってトランジスタのチャネル部をアニールして多結晶体シリコンを生成した後、レジストを図１２に示すようにチャネル領域3ｃの部分がソース、ドレイン領域３ａ,３ｂの部分よりも薄い形状で形成する。次に、図１３に示すように、多結晶体シリコンに対してパターニングを行い、ドライエッチングによってチャネル部３を形成する。次に、図１４に示すように、アッシングにより上記のレジストのチャネル領域の部分を除去する。このチャネル領域が開いたレジストを用いて、図１５に示すように、チャネル領域のみ薄くしたチャネル部３を形成することができる。上記の形状のレジストを形成するためには、図１６および図１７に示すように、２種類のマスクを用い、抜く部分（チャネル部以外の領域）は２度の露光を、薄く残す部分（チャネル領域）は１度の露光をしてレジストを形成する。また、通常の膜厚を残す部分（ソース、ドレイン領域）は２度ともマスクをして露光することにより、領域により露光量を変えておき、現像を行う。上記の露光回数を変える方法以外に、図１８に示すように、チャネル部以外の領域に対応する透過領域３７ｄ、ソース、ドレイン領域に対応する非透過領域３７ａ，３７ｂ、およびチャネル領域に対応する半透過領域３７ｃからなるマスク３７を用いることにより、１度の露光で同様のレジスト１７を形成することができる。このようなレジストを形成しておき、チャネル部のエッチングを行う。通常の多結晶体シリコンのパターニングに必要なドライエッチを行った後に、酸素プラズマによってチャネル領域３ｃの部分の薄いレジストのみを除去する。さらに約１００ｎｍの多結晶体シリコン膜をエッチングする。これらの処理は、ドライエッチ装置内で連続して行うことが可能である。この後、ゲート絶縁膜４として、例えば、ＰＥＣＶＤによりシリコン酸化膜を７０ｎｍ程度形成した後に、例えば、Ｃｒ膜を２００ｎｍ程度成膜し、そのＣｒ膜をパターニングしてゲート電極８，９を形成する。その後、ｎ型ＴＦＴとなるチャネル部のソース、ドレイン領域３ａ，３ｂにリンイオンを打ち込み、ｐ型ＴＦＴとなるチャネル部のソース、ドレイン領域３ａ，３ｂにボロンイオンを打ち込む。画素領域には画素ごとに対になった２個のｎ型ＴＦＴが配置され、駆動回路領域には信号線ごとにＣＭＯＳ回路を構成するｎ型ＴＦＴおよびｐ型ＴＦＴが配置されている。上記の駆動回路一体型液晶表示装置は、画素領域と駆動回路領域とに配置されたＴＦＴを区別して形成せずに、ｎ型ＴＦＴを形成する場合は基板全体に配置���れるｎ型ＴＦＴを形成し、またｐ型ＴＦＴについても同様とする。続いて、層間絶縁膜６として、ＴＥＯＳ(Tetra Ethyl Ortho Silicate)ＰＥＣＶＤによりシリコン酸化膜を厚さ７００ｎｍ程度形成する。その後、４００℃にて活性化アニールを行う。その後、ドライエッチにより層間絶縁膜６にコンタクトホール１０を形成する。このドライエッチは、シリコン酸化膜のシリコン膜に対するエッチング選択比が比較的大きい、例えば下記のエッチング条件Ｆにて行う。
（ｆ）エッチング条件Ｆ
圧力：２０Ｐａ
ＲＦパワー：１５００Ｗ
ＣＨＦ3流量：２００ｓｃｃｍ
Ｏ2流量：２０ｓｃｃｍ
Ａｒ流量：２００ｓｃｃｍ
シリコン酸化膜のシリコン膜に対するエッチング選択比：約１０
上記の条件によって、多結晶体シリコン膜が５０ｎｍ程度エッチングされる程度のオーバーエッチングを行う。この場合、図１２に示すように、コンタクトホール下の多結晶体シリコン膜が１５０ｎｍと厚いことによって５０ｎｍ程度のオーバーエッチングを行っても多結晶体シリコン膜厚を初期の膜厚の半分以上残すことになる。このオーバーエッチング量は、エッチング選択比から換算するとシリコン酸化膜を５００ｎｍ程度エッチングすることに相当し、７０％程度のオーバーエッチとなる。このため、シリコン酸化膜の表面にエッチングを阻害するものがあった場合にも、シリコン酸化膜が残ることはほとんど無く、一方、オーバーエッチングの度が過ぎて多結晶体シリコン膜が無くなることもない。
【００７０】
この後の製造方法は実施の形態１の図２および図３における説明と同様である。Ｃｒ膜を１００ｎｍ、Ａｌ系合金膜を４００ｎｍ、Ｃｒ膜を１００ｎｍ、順次、スパッタによりコンタクトホール内に成膜し、次いでパターニングしてソース、ドレイン電極およびソース配線１１を形成する。さらに水素プラズマ中に上記の基板を３０分間程度曝して、チャネル部３の多結晶体シリコンに対して水素化処理を行い、移動度等の特性の向上や安定化をすることができる。次に、シリコン窒化膜等で絶縁膜を形成する。駆動回路領域では、上記製造方法で作製したｎ型ＴＦＴおよびｐ型ＴＦＴとを組み合わせてＣＭＯＳ(Complementary Metal Oxide Semiconductor)回路を構成して駆動回路を形成する。また、画素領域では、ｎ型ＴＦＴと画素電極を接続し、さらに、その上に液晶と接する配向層を形成する。一方、上部ガラス基板には、カラーフィルタを貼り付け、その上に対向電極および配向層を形成する。上記の基板と上部ガラス基板とを、配向層を対面させて一定のギャップを保って固定し、そのギャップの中に液晶を封入することにより、液晶表示装置の主要構成部を完成する。
【００７１】
上記の方法で形成された液晶表示装置では、基板内の全領域において、Ｄ≧５００ｎｍ、ｄ1≦１００ｎｍ、ｄ2／２≦ｄ3≦ｄ2、ｄ1≦ｄ2、が成立する。この結果、オフ電流が低く表示特性が良く、配線間容量を小さくすることができる。このため、コンタクト不良の発生を抑制することができ、高い歩留りで駆動回路一体型の液晶表示装置を製造することが可能となる。
【００７２】
（実施の形態４）
実施の形態４では、コンタクトホール底部の多結晶体シリコンをテーパ状の端面が露出するようにエッチングする。この方法を図１９を用いて説明する。まず、ガラス基板１の表面に、例えば、ＰＥＣＶＤによって下地膜２としてシリコン窒化膜とシリコン酸化膜との２層膜を形成した後、引き続いてアモルファスシリコン膜を成膜する。このアモルファスシリコン膜の膜厚は５０ｎｍ程度とする。この後、エキシマレーザによってトランジスタのチャネル部３をアニールして多結晶体シリコンとした後、ドライエッチングによるパターニングによりチャネル部３を形成する。この後、ゲート絶縁膜４として、例えば、ＰＥＣＶＤによりシリコン酸化膜を厚さ７０ｎｍ程度に形成した後、例えば、Ｃｒ膜を２００ｎｍ程度成膜し、その後このＣｒ膜をパターニングしてゲート電極およびゲート配線５を形成する。その後、リンイオンをｎ型ＴＦＴのソース、ドレイン領域に注入してｎ型ＴＦＴを形成し、ボロンイオンをｐ型ＴＦＴのソース、ドレイン領域に注入してｐ型ＴＦＴを形成する。続いて、層間絶縁膜６として、ＴＥＯＳ ＰＶＣＶＤによりシリコン酸化膜を５００ｎｍ程度形成し、４００℃にて活性化アニール処理を行う。次に、例えば、下記のドライエッチング条件Ｇにて、上記層間絶縁膜６およびゲート絶縁膜４にコンタクトホール１０を開口する。
（ｇ）エッチング条件Ｇ
圧力：２０Ｐａ
ＲＦパワー：１５００Ｗ
ＣＨＦ3流量：２００ｓｃｃｍ
Ｏ2流量：１００ｓｃｃｍ
Ａｒ流量：２００ｓｃｃｍ
シリコン酸化膜の多結晶体シリコンに対するエッチング選択比：約１０
まず、シリコン酸化膜６のエッチングを始め、シリコン酸化膜のエッチングが完了した時点でエッチングを止める。この完了時点では、コンタクトホール底部の多結晶体シリコンがエッチングされている部分が発生している程度にまで十二分にシリコン酸化膜をエッチングする。通常は、ソース、ドレイン領域３ａ,３ｂにおける多結晶体シリコン膜が無くなった部分は、ソース、ドレイン電極の導電膜とコンタクトがとれない。しかし、本実施の形態４では、エッチング条件の酸素流量が多いためにレジストを後退させながらエッチングが進行する。多めの酸素流量はレジストの後退に作用している。このため、コンタクトホール内の多結晶体シリコン膜の端面がテーパ状にエッチングされ、コンタクトホール底部に突き出すように形成される。このテーパ角が３０°以下と小さいために、ソース、ドレイン電極の金属膜はシリコン酸化膜の下にテーパ状に突き出している多結晶体シリコン膜の端面が広く形成され、図２０に示すように、この部分との接触のみによりコンタクトをとることが可能である。ただし、テーパ状の端面のみの接触なので、コンタクト抵抗は多少高くなる。また、さらにドライエッチング完了後に、ＨＦを含むエッチング液、例えば、ＨＦ／ＮＨ4Ｆ＝１／１０を用いたウエットエッチングを付け加えてもよい。ウエットエッチングによって、コンタクトホール周囲の多結晶体シリコンの上のシリコン酸化膜をエッチングしてコンタクトホール径を少し広げて、図２１に示すように多結晶体シリコン膜の表面を露出した構造を形成する。このような形状とすることにより、さらに多結晶体シリコンとソース、ドレイン電極との接触面積を増大させてコンタクト抵抗を実用上問題のないレベルにまで下げることが可能である。
【００７３】
その後は、Ｃｒ膜を１００ｎｍ、Ａｌ系合金膜を４００ｎｍ、Ｃｒ膜を１００ｎｍ、順次スパッタにより成膜し、次いで、パターニングしてソース、ドレイン電極およびソース配線１１を形成する。さらに、水素プラズマ中で上記の基板を３０分間程度曝してチャネル部３の多結晶体シリコンの水素化を行い、移動度等の特性を向上させ、かつ安定化させる。次いで、シリコン窒化膜等により絶縁膜を成膜する。駆動回路領域では、上記製造方法で作製したｎ型ＴＦＴおよびｐ型ＴＦＴとを組み合わせてＣＭＯＳ回路を構成して駆動回路を形成する。また、画素領域では、ｎ型ＴＦＴと画素電極を接続し、さらに、その上に液晶と接する配向層を形成する。一方、上部ガラス基板には、カラーフィルタを貼り付け、その上に対向電極および配向層を形成する。上記の基板１と上部ガラス基板とを、配向層を対面させて一定のギャップを保って固定し、そのギャップの中に液晶を封入することにより、液晶表示装置の主要構成部を完成する。
【００７４】
上記の液晶表示装置では、基板内の全領域で、Ｄ≧５００ｎｍ、ｄ1≦１００ｎｍ、の関係が成立する。
【００７５】
この結果、オフ電流が小さく、配線間容量の小さい表示特性が良好な液晶表示装置を作製することができる。上記のエッチング条件の採用により、コンタクト不良の発生を少なくすることができ、高歩留りの液晶表示装置の製造が可能となる。
【００７６】
上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含む。
【００７７】
【発明の効果】
本発明にしたがえば、オフ電流の少ないＴＦＴおよび低配線容量を備えることにより表示特性が良く、かつコンタクト不良の発生を抑制した液晶表示装置を製造することができる。また、コンタクトホール開口に伴う問題に起因する歩留り低下を防止することができるので、低コストで液晶表示装置を製造することが可能となる。
【図面の簡単な説明】
【図１】  実施の形態１における液晶表示装置の製造方法を説明する図面である。
【図２】  実施の形態１の製造方法を用いて製造した液晶表示装置の駆動回路部の断面図である。
【図３】  実施の形態１の製造方法を用いて製造した液晶表示装置の表示画素の断面図である。
【図４】  実施の形態２における液晶表示装置の製造方法を説明する図面である。
【図５】  実施の形態２における液晶表示装置の他の製造方法を説明する図面である。
【図６】  図５のＳ部の拡大図である。
【図７】  実施の形態２における液晶表示装置のさらに別の製造方法を説明する図面である。
【図８】  実施の形態２における液晶表示装置のその他の製造方法を説明する図面である。
【図９】  図８の状態から、ゲート電極をマスクにゲート絶縁膜をエッチング削除した段階の断面図である。
【図１０】  図９の状態から、層間絶縁膜を成膜して、その後、コンタクトホールを開口した段階の断面図である。
【図１１】  実施の形態３における液晶表示装置の製造方法を説明する図である。
【図１２】  図１１に示す製造方法の初期段階において、多結晶体シリコン層の上にレジストを形成した段階の断面図である。
【図１３】  図１２の段階から、レジストをマスクに多結晶体シリコンをパターニングした段階の断面図である。
【図１４】  図１３の段階から、レジストにアッシングを行った段階の断面図である。
【図１５】  図１４の段階から、レジストをマスクに多結晶体シリコンをパターニングした段階の断面図である。
【図１６】  実施の形態３における液晶表示装置のＴＦＴのチャネル部をパターニングするレジストを形成する１つの方法を説明する図である。
【図１７】  図１６の状態から、もう一つのマスクを用いてレジストに露光処理を施した段階の断面図である。
【図１８】  実施の形態３における液晶表示装置のＴＦＴのチャネル部をパターニングするレジストを形成する他の方法を説明する図である。
【図１９】  実施の形態４における液晶表示装置の製造方法を説明する図である。
【図２０】  図１９の状態からレジストを除去した後に、ソース、ドレイン電極の導電膜を形成した段階の断面図である。
【図２１】  実施の形態４における液晶表示装置の他の製造方法を説明する図である。
【図２２】  従来の液晶表示装置の製造方法を説明する図である。
【符号の説明】
１  ガラス基板、２  下地膜、３  チャネル部、３ａ，３ｂ  ソース、ドレイン電極、３ｃ  チャネル領域、４  ゲート絶縁膜、５  ゲート電極、６  層間絶縁膜、７  レジスト、８,９  ソース、ドレイン電極、１０  コンタクトホール、１１  絶縁膜、１２  画素電極、１３  配向層、１５  ｎ型ＴＦＴ、１６  ｐ型ＴＦＴ、１７  レジスト、２２  カラーフィルタ、２３  対向電極、２４  配向層、３０  液晶、３７  露光マスク、Ｄ  層間絶縁膜とゲート絶縁膜との合計厚さ、ｄ1  チャネル領域の厚さ、ｄ2  ソース、ドレイン領域の厚さ、ｄ3  コンタクトホース底部のソース、ドレイン領域の厚さ。
【図１】
0004132556.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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