(57)【特許請求の範囲】
【請求項１】
複数のステージを直列接続し、前記各ステージからのディジタル信号をパイプライン処理するパイプライン型Ａ／Ｄコンバータであって、
前記複数のステージのうち少なくとも一つは、第１の期間と第２の期間とを交互に繰り返して前記ディジタル信号を出力するようになっており、
増幅器と、加算器と、前記第２の期間において当該ステージに入力された入力信号を保持する第１の保持手段と、前記第１の期間において前記加算器で加算された加算信号を保持する第２の保持手段と、前記ディジタル信号を生成するためのＡ／Ｄ変換手段と、前記入力信号を前記Ａ／Ｄ変換手段によりＡ／Ｄ変換したものをＤ／Ａ変換する第１のＤ／Ａ変換手段と、前記加算信号を前記Ａ／Ｄ変換手段によりＡ／Ｄ変換したものをＤ／Ａ変換する第２のＤ／Ａ変換手段と、を備え、
前記第１の期間では、
前記第１の保持手段で保持している前記入力信号を、前記増幅器のオフセット電圧と加算増幅又は減算増幅されるように前記増幅器に入力し、前記第１のＤ／Ａ変換手段からのアナログ信号と前記増幅器からの増幅信号とを前記加算器に入力するようになっており、
前記第２の期間では、
前記第２の保持手段で保持している前記加算信号を、前記増幅器のオフセット電圧と、前記第１の期間においてオフセット電圧が加算増幅されたときは減算増幅又は前記第１の期間においてオフセット電圧が減算増幅されたときは加算増幅されるように前記増幅器に入力し、前記第２のＤ／Ａ変換手段からのアナログ信号と前記増幅器からの増幅信号とを前記加算器に入力するようになっていることを特徴とするパイプライン型Ａ／Ｄコンバータ。
【請求項２】
複数のステージを直列接続し、前記各ステージからのディジタル信号をパイプライン処理するパイプライン型Ａ／Ｄコンバータであって、
前記複数のステージのうち少なくとも一つは、第１の期間と第２の期間とを交互に繰り返して前記ディジタル信号を出力するようになっており、
増幅器と、加算器と、前記第２の期間において当該ステージに入力された入力信号を保持する第１の保持手段と、前記第１の期間において前記加算器で加算された加算信号を保持する第２の保持手段と、前記ディジタル信号を生成するためのＡ／Ｄ変換手段と、前記入力信号を前記Ａ／Ｄ変換手段によりＡ／Ｄ変換したものをＤ／Ａ変換する第１のＤ／Ａ変換手段と、前記加算信号を前記Ａ／Ｄ変換手段によりＡ／Ｄ変換したものをＤ／Ａ変換する第２のＤ／Ａ変換手段と、を備え、
前記第１の期間において前記第１の保持手段で保持している前記入力信号を前記増幅器に入力する際、又は前記第２の期間において前記第２の保持手段で保持している前記加算信号を前記増幅器に入力する際に、
前記入力信号及び前記加算信号のいずれか一方を、その極性を反転させて前記増幅器に入力するようになっており、
前記第１の期間において前記第１のＤ／Ａ変換手段からのアナログ信号と前記増幅器からの増幅信号とを前記加算器に入力する際、又は前記第２の期間において前記第２のＤ／Ａ変換手段からのアナログ信号と前記増幅器からの増幅信号とを前記加算器に入力する際に、
前記極性を反転させて入力した信号に対応する前記増幅器からの増幅信号を、その極性を反転させて前記加算器に入力するようになっていることを特徴とするパイプライン型Ａ／Ｄコンバータ。
【請求項３】
複数のステージを直列接続し、前記各ステージからのディジタル信号をパイプライン処理するパイプライン型Ａ／Ｄコンバータであって、
前記複数のステージのうち少なくとも一つは、第１の期間と第２の期間とを交互に繰り返して前記ディジタル信号を出力するようになっており、
増幅器と、前記第２の期間において当該ステージに入力された入力信号を保持する第１の保持手段と、前記第１の期間において前記増幅器で増幅された増幅信号を保持する第２の保持手段と、前記ディジタル信号を生成するためのＡ／Ｄ変換手段と、前記入力信号を前記Ａ／Ｄ変換手段によりＡ／Ｄ変換したものをＤ／Ａ変換する第１のＤ／Ａ変換手段と、前記増幅信号を前記Ａ／Ｄ変換手段によりＡ／Ｄ変換したものをＤ／Ａ変換する第２のＤ／Ａ変換手段と、を備え、
前記第１の保持手段及び前記第２の保持手段は、容量の等しい２つのコンデンサを有しており、
前記第１の期間では、
前記第２の保持手段のコンデンサを並列接続して前記増幅信号を保持する一方、前記第１の保持手段の一方のコンデンサにより前記増幅器の帰還ループを構成し、前記第１のＤ／Ａ変換手段からのアナログ信号の電圧と前記第１の保持手段の他方のコンデンサの電圧とを加算して前記増幅器に入力するようになっており、
前記第２の期間では、
前記第１の保持手段のコンデンサを並列接続して前記入力信号を保持する一方、前記第２の保持手段の一方のコンデンサにより前記増幅器の帰還ループを構成し、前記第２のＤ／Ａ変換手段からのアナログ信号の電圧と前記第２の保持手段の他方のコンデンサの電圧とを加算して前記増幅器に入力するようになっていることを特徴とするパイプライン型Ａ／Ｄコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ａ／Ｄコンバータに係り、特に、複数のステージを直列接続し、各ステージからのディジタル信号をパイプライン処理するパイプライン型Ａ／Ｄコンバータに関する。さらに詳しくは、増幅器を備えたステージにおいて、増幅器のオフセットによる影響を低減することにより、Ａ／Ｄ変換精度を向上するのに好適なパイプラインＡ／Ｄコンバータに関する。
【０００２】
【従来の技術】
従来、パイプライン型Ａ／Ｄコンバータとしては、例えば、「アイトリプルイー・ジャーナル・オブ・ソリッド・ステート・サーキット第３２巻第３号３月号１９９７年、ｐ３１２〜ｐ３２０（IEEE Journal of Solid State Circuits Vol.32 No.3 Mar.1997,p312〜p320）」に記載されたものがある。
【０００３】
上記文献に記載されたパイプライン型Ａ／Ｄコンバータの構成を図６を参照しながら説明する。図６は、従来のパイプライン型Ａ／Ｄコンバータの回路構成を示すブロック図である。
従来のパイプラインＡ／Ｄコンバータは、図６（ａ）に示すように、アナログ信号である入力信号ＡinをＮビットのディジタル信号Ｄout に変換するものであって、入力信号Ａinをサンプル／ホールドするサンプルホールド回路２０と、直列接続したｍ個のステージＳ1 〜Ｓm と、各ステージＳ1 〜Ｓm からのディジタル信号ｄ1H〜ｄmH，ｄ1L〜ｄmLをディジタルデータとして記憶するメモリ３０と、メモリ３０のディジタルデータｄ1H〜ｄmH，ｄ1L〜ｄmLを所定規則で演算してＮビットのディジタル信号Ｄout を出力する演算回路４０と、で構成されている。
【０００４】
各ステージＳ1 〜Ｓm はいずれも同一機能を有して構成されているため、ステージＳ1 を例にとってその構成を説明すると、ステージＳ1 は、図６（ｂ）に示すように、サンプルホールド増幅部１００と、サンプルホールド増幅部１００からの増幅信号をｎ（ｎ＜Ｎ）ビットのディジタル信号に変換するＡ／Ｄサブコンバータ１１１と、Ａ／Ｄサブコンバータ１１１からのディジタル信号をＤ／Ａ変換する２つのＤ／Ａコンバータ１１２，１１４と、サンプルホールド増幅部１００からの増幅信号とＤ／Ａコンバータ１１２，１１４からのアナログ信号とを減算する減算器１２０と、で構成されている。サンプルホールド増幅部１００は、ステージＳ1 に入力される入力信号Ａinをサンプル／ホールドするサンプルホールド回路１０２と、減算器１２０からの減算信号をサンプル／ホールドするサンプルホールド回路１０４と、サンプルホールド回路１０２，１０４からのホールド信号を増幅する増幅器１０６と、で構成されている。
【０００５】
そして、ステージＳ1 は、各アナログスイッチを切り換えることにより、第１の期間と第２の期間とを交互に繰り返してディジタル信号ｄ1H，ｄ1Lを出力するようになっており、第１の期間では、入力信号Ａinをサンプルホールド回路１０２に入力し、増幅器１０６からの増幅信号をＡ／Ｄサブコンバータ１１１によりＡ／Ｄ変換し、これをディジタル信号ｄ1Hとしてメモリ３０に出力し、ディジタル信号ｄ1HをＤ／Ａコンバータ１１２によりＤ／Ａ変換したものと増幅器１０６からの増幅信号とを減算器１２０により減算し、こうして減算された減算信号をサンプルホールド回路１０４に入力するようになっている。第２の期間では、サンプルホールド回路１０４からの信号であって増幅器１０６からの増幅信号をＡ／Ｄサブコンバータ１１１によりＡ／Ｄ変換し、これをディジタル信号ｄ1Lとしてメモリ３０に出力し、ディジタル信号ｄ1LをＤ／Ａコンバータ１１４によりＤ／Ａ変換したものと増幅器１０６からの増幅信号とを減算器１２０により減算し、こうして減算された減算信号を次段のステージＳ2 に残余信号Ａr1として出力するようになっている。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来のパイプライン型Ａ／Ｄコンバータにあっては、ステージＳ1 において、入力信号Ａinを増幅器１０６で増幅し、この増幅信号をさらに増幅器１０６で増幅するようになっているため、増幅器１０６にオフセットがある場合、残余信号Ａr1の電圧Ｖout は、入力信号Ａinの電圧をＶin、増幅器１０６の増幅率およびオフセット電圧をそれぞれＧ，Ｖoff 、Ｄ／Ａコンバータ１１２，１１４の出力電圧をそれぞれＭ1 ，Ｍ2 とすると、
0004036991.tif 000002
となり、残余信号Ａr1には、増幅器１０６のオフセット電圧Ｖoff のＧ（Ｇ＋１）倍の信号（以下、オフセット信号という。）が含まれることになる。増幅器１０６の増幅率Ｇは、Ａ／Ｄサブコンバータ１１１の出力ビット数に応じて設定されていることから、特に増幅器１０６の増幅率Ｇが大きい場合、すなわちＡ／Ｄサブコンバータ１１１の出力が多ビットである場合は、その２乗に比例してオフセット信号も大きくなるため、このオフセット信号の影響によりＡ／Ｄ変換精度が損なわれる可能性があった。
【０００７】
そこで、本発明は、このような従来の技術の有する未解決の課題に着目してなされたものであって、増幅器を備えたステージにおいて、増幅器のオフセットによる影響を低減することにより、Ａ／Ｄ変換精度を向上するのに好適なパイプラインＡ／Ｄコンバータを提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る請求項１記載のパイプライン型Ａ／Ｄコンバータは、複数のステージを直列接続し、前記各ステージからのディジタル信号をパイプライン処理するパイプライン型Ａ／Ｄコンバータであって、前記複数のステージのうち少なくとも一つは、第１の期間と第２の期間とを交互に繰り返して前記ディジタル信号を出力するようになっており、増幅器と、加算器と、前記第２の期間において当該ステージに入力された入力信号を保持する第１の保持手段と、前記第１の期間において前記加算器で加算された加算信号を保持する第２の保持手段と、前記ディジタル信号を生成するためのＡ／Ｄ変換手段と、前記入力信号を前記Ａ／Ｄ変換手段によりＡ／Ｄ変換したものをＤ／Ａ変換する第１のＤ／Ａ変換手段と、前記加算信号を前記Ａ／Ｄ変換手段によりＡ／Ｄ変換したものをＤ／Ａ変換する第２のＤ／Ａ変換手段と、を備え、前記第１の期間では、前記第１の保持手段で保持している前記入力信号を、前記増幅器のオフセット電圧と加算増幅または減算増幅されるように前記増幅器に入力し、前記第１のＤ／Ａ変換手段からのアナログ信号と前記増幅器からの増幅信号とを前記加算器に入力するようになっており、前記第２の期間では、前記第２の保持手段で保持している前記加算信号を、前記増幅器のオフセット電圧と、前記第１の期間においてオフセット電圧が加算増幅されたときは減算増幅または前記第１の期間においてオフセット電圧が減算増幅されたときは加算増幅されるように前記増幅器に入力し、前記第２のＤ／Ａ変換手段からのアナログ信号と前記増幅器からの増幅信号とを前記加算器に入力するようになっている。
【０００９】
このような構成であれば、次の２つの作用が特定される。まず、第１の作用としては、複数のステージのうち少なくとも一つにおいて、第１の期間では、第１の保持手段で保持されている入力信号が、増幅器のオフセット電圧と加算増幅されるように増幅器に入力され、これらが増幅器により加算増幅される。そして、第１のＤ／Ａ変換手段からのアナログ信号と増幅器からの増幅信号とが加算器に入力され、これらが加算器により加算されて第２の保持手段で保持される。
【００１０】
次いで、第２の期間では、入力信号が第１の保持手段で保持される一方、第２の保持手段で保持されている加算信号が、増幅器のオフセット電圧と減算増幅されるように増幅器に入力され、これらが増幅器により減算増幅される。そして、第２のＤ／Ａ変換手段からのアナログ信号と増幅器からの増幅信号とが加算器に入力され、これらが加算器により加算され、次段のステージが存在する場合は、この加算信号が次段のステージに出力される。
【００１１】
次に、第２の作用としては、複数のステージのうち少なくとも一つにおいて、第１の期間では、第１の保持手段で保持されている入力信号が、増幅器のオフセット電圧と減算増幅されるように増幅器に入力され、これらが増幅器により減算増幅される。そして、第１のＤ／Ａ変換手段からのアナログ信号と増幅器からの増幅信号とが加算器に入力され、これらが加算器により加算されて第２の保持手段で保持される。
【００１２】
次いで、第２の期間では、入力信号が第１の保持手段で保持される一方、第２の保持手段で保持されている加算信号が、増幅器のオフセット電圧と加算増幅されるように増幅器に入力され、これらが増幅器により加算増幅される。そして、第２のＤ／Ａ変換手段からのアナログ信号と増幅器からの増幅信号とが加算器に入力され、これらが加算器により加算され、次段のステージが存在する場合は、この加算信号が次段のステージに出力される。
【００１３】
なお、第１の期間および第２の期間では、Ａ／Ｄ変換手段によりそれぞれディジタル信号が出力され、こうして出力されたディジタル信号および他のステージからのディジタル信号がパイプライン処理される。
したがって、次段のステージに出力される加算信号の電圧Ｖout は、入力信号の電圧をＶin、増幅器の増幅率およびオフセット電圧をそれぞれＧ，Ｖoff 、第１のＤ／Ａ変換手段および第２のＤ／Ａ変換手段の出力電圧をそれぞれＭ1 ，Ｍ2 とすると、下式（２）または（３）に示すようになる。
【００１４】
0004036991.tif 000003
なお、上式（２）は、上記第１の作用を奏した場合であり、上式（３）は、上記第２の作用を奏した場合である。
【００１５】
さてここで、第１の保持手段および第２の保持手段としては、例えばサンプルホールド回路が挙げられ、特に、アナログスイッチとコンデンサとで構成される無帰還サンプルホールド回路が好適である。また、増幅器の増幅率は、Ａ／Ｄ変換手段の出力ビット数に応じて設定するのが好ましい。
【００１６】
また、本発明に係る請求項２記載のパイプライン型Ａ／Ｄコンバータは、複数のステージを直列接続し、前記各ステージからのディジタル信号をパイプライン処理するパイプライン型Ａ／Ｄコンバータであって、前記複数のステージのうち少なくとも一つは、第１の期間と第２の期間とを交互に繰り返して前記ディジタル信号を出力するようになっており、増幅器と、加算器と、前記第２の期間において当該ステージに入力された入力信号を保持する第１の保持手段と、前記第１の期間において前記加算器で加算された加算信号を保持する第２の保持手段と、前記ディジタル信号を生成するためのＡ／Ｄ変換手段と、前記入力信号を前記Ａ／Ｄ変換手段によりＡ／Ｄ変換したものをＤ／Ａ変換する第１のＤ／Ａ変換手段と、前記加算信号を前記Ａ／Ｄ変換手段によりＡ／Ｄ変換したものをＤ／Ａ変換する第２のＤ／Ａ変換手段と、を備え、前記第１の期間において前記第１の保持手段で保持している前記入力信号を前記増幅器に入力する際、または前記第２の期間において前記第２の保持手段で保持している前記加算信号を前記増幅器に入力する際に、前記入力信号および前記加算信号のいずれか一方を、その極性を反転させて前記増幅器に入力するようになっており、前記第１の期間において前記第１のＤ／Ａ変換手段からのアナログ信号と前記増幅器からの増幅信号とを前記加算器に入力する際、または前記第２の期間において前記第２のＤ／Ａ変換手段からのアナログ信号と前記増幅器からの増幅信号とを前記加算器に入力する際に、前記極性を反転させて入力した信号に対応する前記増幅器からの増幅信号を、その極性を反転させて前記加算器に入力するようになっている。
【００１７】
このような構成であれば、次の２つの作用が特定される。まず、第１の作用としては、複数のステージのうち少なくとも一つにおいて、第１の期間では、第１の保持手段で保持されている入力信号が増幅器に入力され、これが増幅器により増幅される。そして、第１のＤ／Ａ変換手段からのアナログ信号と増幅器からの増幅信号とが加算器に入力され、これらが加算器により加算されて第２の保持手段で保持される。
【００１８】
次いで、第２の期間では、入力信号が第１の保持手段で保持される一方、第２の保持手段で保持されている加算信号が、その極性が反転させられて増幅器に入力され、これが増幅器により増幅される。そして、増幅器からの増幅信号が、その極性が反転させられて加算器に入力されるとともに、第２のＤ／Ａ変換手段からのアナログ信号が加算器に入力され、これらが加算器により加算され、次段のステージが存在する場合は、この加算信号が次段のステージに出力される。
【００１９】
次に、第２の作用としては、複数のステージのうち少なくとも一つにおいて、第１の期間では、第１の保持手段で保持されている入力信号が、その極性が反転させられて増幅器に入力され、これが増幅器により増幅される。そして、増幅器からの増幅信号が、その極性が反転させられて加算器に入力されるとともに、第１のＤ／Ａ変換手段からのアナログ信号が加算器に入力され、これらが加算器により加算されて第２の保持手段で保持される。
【００２０】
次いで、第２の期間では、入力信号が第１の保持手段で保持される一方、第２の保持手段で保持されている加算信号が増幅器に入力され、これが増幅器により増幅される。そして、第２のＤ／Ａ変換手段からのアナログ信号と増幅器からの増幅信号とが加算器に入力され、これらが加算器により加算され、次段のステージが存在する場合は、この加算信号が次段のステージに出力される。
【００２１】
なお、第１の期間および第２の期間では、Ａ／Ｄ変換手段によりそれぞれディジタル信号が出力され、こうして出力されたディジタル信号および他のステージからのディジタル信号がパイプライン処理される。
したがって、次段のステージに出力される加算信号の電圧Ｖout は、入力信号の電圧をＶin、増幅器の増幅率およびオフセット電圧をそれぞれＧ，Ｖoff 、第１のＤ／Ａ変換手段および第２のＤ／Ａ変換手段の出力電圧をそれぞれＭ1 ，Ｍ2 とすると、下式（４）または（５）に示すようになる。
【００２２】
0004036991.tif 000004
なお、上式（４）は、上記第１の作用を奏した場合であり、上式（５）は、上記第２の作用を奏した場合である。
【００２３】
さてここで、第１の保持手段および第２の保持手段としては、例えばサンプルホールド回路が挙げられ、特に、アナログスイッチとコンデンサとで構成される無帰還サンプルホールド回路が好適である。また、増幅器の増幅率は、Ａ／Ｄ変換手段の出力ビット数に応じて設定するのが好ましい。
【００２４】
さらに、本発明に係る請求項３記載のパイプライン型Ａ／Ｄコンバータは、複数のステージを直列接続し、前記各ステージからのディジタル信号をパイプライン処理するパイプライン型Ａ／Ｄコンバータであって、前記複数のステージのうち少なくとも一つは、第１の期間と第２の期間とを交互に繰り返して前記ディジタル信号を出力するようになっており、増幅器と、前記第２の期間において当該ステージに入力された入力信号を保持する第１の保持手段と、前記第１の期間において前記増幅器で増幅された増幅信号を保持する第２の保持手段と、前記ディジタル信号を生成するためのＡ／Ｄ変換手段と、前記入力信号を前記Ａ／Ｄ変換手段によりＡ／Ｄ変換したものをＤ／Ａ変換する第１のＤ／Ａ変換手段と、前記増幅信号を前記Ａ／Ｄ変換手段によりＡ／Ｄ変換したものをＤ／Ａ変換する第２のＤ／Ａ変換手段と、を備え、前記第１の保持手段および前記第２の保持手段は、容量の等しい２つのコンデンサを有しており、前記第１の期間では、前記第２の保持手段のコンデンサを並列接続して前記増幅信号を保持する一方、前記第１の保持手段の一方のコンデンサにより前記増幅器の帰還ループを構成し、前記第１のＤ／Ａ変換手段からのアナログ信号の電圧と前記第１の保持手段の他方のコンデンサの電圧とを加算して前記増幅器に入力するようになっており、前記第２の期間では、前記第１の保持手段のコンデンサを並列接続して前記入力信号を保持する一方、前記第２の保持手段の一方のコンデンサにより前記増幅器の帰還ループを構成し、前記第２のＤ／Ａ変換手段からのアナログ信号の電圧と前記第２の保持手段の他方のコンデンサの電圧とを加算して前記増幅器に入力するようになっている。
【００２５】
このような構成であれば、複数のステージのうち少なくとも一つにおいて、第１の期間では、第１の保持手段の一方のコンデンサにより増幅器の帰還ループが構成され、第１のＤ／Ａ変換手段からのアナログ信号の電圧と第１の保持手段の他方のコンデンサの電圧（すなわち、第２の期間において入力された入力信号の電圧）とが加算されて増幅器に入力され、これらが増幅器により加算増幅される。そして、第２の保持手段のコンデンサが並列接続され、これらコンデンサにより増幅器からの増幅信号が保持される。
【００２６】
次いで、第２の期間では、第１の保持手段のコンデンサが並列接続され、これらコンデンサにより入力信号が保持される一方、第２の保持手段の一方のコンデンサにより増幅器の帰還ループが構成され、第２のＤ／Ａ変換手段からのアナログ信号の電圧と第２の保持手段の他方のコンデンサの電圧（すなわち、第１の期間において増幅された増幅信号の電圧）とが加算されて増幅器に入力され、これらが増幅器により加算増幅され、次段のステージが存在する場合は、この加算信号が次段のステージに出力される。
【００２７】
なお、第１の期間および第２の期間では、Ａ／Ｄ変換手段によりそれぞれディジタル信号が出力され、こうして出力されたディジタル信号および他のステージからのディジタル信号がパイプライン処理される。
したがって、例えば、第１の保持手段の一方のコンデンサが、増幅器の非反転入力端子と反転出力端子との帰還ループを構成し、第２の保持手段の一方のコンデンサが、増幅器の反転入力端子と非反転出力端子との帰還ループを構成する場合、次段のステージに出力される加算信号の電圧Ｖout は、入力信号の電圧をＶin、増幅器の増幅率およびオフセット電圧をそれぞれＧ，Ｖoff 、第１のＤ／Ａ変換手段および第２のＤ／Ａ変換手段の出力電圧をそれぞれＭ1 ，Ｍ2 とすると、下式（６）に示すようになる。
【００２８】
0004036991.tif 000005
また、例えば、第１の保持手段の一方のコンデンサが、増幅器の反転入力端子と非反転出力端子との帰還ループを構成し、第２の保持手段の一方のコンデンサが、増幅器の非反転入力端子と反転出力端子との帰還ループを構成する場合、次段のステージに出力される加算信号の電圧Ｖout は、下式（７）に示すようになる。
【００２９】
0004036991.tif 000006
さてここで、Ａ／Ｄ変換手段、第１のＤ／Ａ変換手段および第２のＤ／Ａ変換手段は、１ビットの出力分解能を有しているのが好ましい。また、増幅器の増幅率は、Ａ／Ｄ変換手段の出力ビット数、すなわち１ビットに応じて（Ｇ＝２）設定するのが好ましい。
【００３０】
【発明の実施の形態】
以下、本発明の第１の実施の形態を図面を参照しながら説明する。図１ないし図４は、本発明に係るパイプライン型Ａ／Ｄコンバータの第１の実施の形態を示す図である。
【００３１】
この第１の実施の形態は、本発明に係るパイプライン型Ａ／Ｄコンバータを、図１に示すように、増幅器および加算器を備えたｍ個のステージＳ1 〜Ｓm を用いて、アナログ信号である入力信号ＡinをＮビットのディジタル信号Ｄout に変換する場合について適用したものである。
【００３２】
まず、第１の実施の形態に係るパイプライン型Ａ／Ｄコンバータの構成を図１を参照しながら説明する。図１は、第１の実施の形態に係るパイプライン型Ａ／Ｄコンバータの回路構成を示すブロック図である。
本発明に係るパイプライン型Ａ／Ｄコンバータは、図１に示すように、入力信号Ａinをサンプル／ホールドするサンプルホールド回路２０と、直列接続したｍ個のステージＳ1 〜Ｓm と、各ステージＳ1 〜Ｓm からのディジタル信号ｄ1H〜ｄmH，ｄ1L〜ｄmLをディジタルデータとして記憶するメモリ３０と、メモリ３０のディジタルデータｄ1H〜ｄmH，ｄ1L〜ｄmLを所定規則で演算してＮビットのディジタル信号Ｄout を出力する演算回路４０と、で構成されている。
【００３３】
サンプルホールド回路２０は、例えば、アナログスイッチとコンデンサとで構成された無帰還サンプルホールド回路からなり、入力信号Ａinをサンプルし、ホールドした入力信号Ａinを初段のステージＳ1 に出力するようになっている。
ステージＳ1 は、サンプルホールド回路２０からの入力信号Ａinに基づいて、ｎ（ｎ＜Ｎ）ビットのディジタル信号ｄ1H，ｄ1L  をメモリ３０に出力するとともに、ディジタル信号ｄ1H，ｄ1L  をＡ／Ｄ変換したものと入力信号Ａinとから得られる残余信号Ａr1を次段のステージＳ2 に出力するようになっている。
【００３４】
各ステージＳ2 〜Ｓm-1 もステージＳ1 と同一機能を有して構成されており、前段のステージＳ1 〜Ｓm-2 からの残余信号Ａr1〜Ａrm-2に基づいて、ｎビットのディジタル信号ｄ2H〜ｄm-1H，ｄ2L〜ｄm-1Lをメモリ３０に出力するとともに、ディジタル信号ｄ2H〜ｄm-1H，ｄ2L〜ｄm-1LをＡ／Ｄ変換したものと残余信号Ａr1〜Ａrm-2とから得られる残余信号Ａr2〜Ａrm-1を次段のステージＳ3 〜Ｓm に出力するようになっている。なお、最終段のステージＳm は、残余信号を出力しない点を除いては、各ステージＳ1 〜Ｓm-1 と同一機能を有して構成されている。
【００３５】
メモリ３０は、各ステージＳ1 〜Ｓm からのディジタル信号ｄ1H〜ｄmH，ｄ1L〜ｄmLをそれぞれディジタルデータとして記憶するようになっている。このため、メモリ３０には、例えば、１アドレス当たり２ｎビットの容量で、ｍ個のアドレスを有する半導体メモリを用いる。
【００３６】
演算回路４０は、メモリ３０に記憶されているディジタルデータｄ1H〜ｄmH，ｄ1L〜ｄmLを、図２に示すような規則で演算するようになっている。図２は、演算回路４０の演算規則を説明するための図である。
ここでは、ステージ数ｍが“３”で、各ステージＳ1 〜Ｓ3 からのディジタル信号ｄ1H〜ｄ3H，ｄ1L〜ｄ3Lのビット数ｎが“３”である場合を例にとって説明する。図２に示すように、各ディジタル信号ｄ1H〜ｄ3H，ｄ1L〜ｄ3Lがそれぞれ"001" ，"000" ，"101" ，"100" ，"101" ，"111" であるとすると、まず、ディジタルデータｄ1H"001" の最下位ビットとディジタルデータｄ1L"000" の最上位ビットの桁を一致させてこれらを加算する。次いで、その加算結果であるディジタルデータ"00100" の最下位ビットとディジタルデータｄ2H"101" の最上位ビットの桁を一致させてこれらを加算する。次いで、その加算結果であるディジタルデータ"0010101" の最下位ビットとディジタルデータｄ2L"100" の最上位ビットの桁を一致させてこれらを加算する。以下同じ要領で、加算結果に順次ディジタルデータｄ3H，ｄ3Lを加算することにより、最終的なディジタル信号Ｄout "0010110011011" を生成する。
【００３７】
次に、各ステージＳ1 〜Ｓm の構成を図３を参照しながら説明する。図３は、ステージＳ1 の回路構成を示すブロック図である。なお、各ステージＳ1 〜Ｓm はいずれも同一機能を有して構成されているため、ここでは、ステージＳ1 の構成のみを説明し、他のステージＳ2 〜Ｓm の構成については説明を省略する。
【００３８】
ステージＳ1 は、図３に示すように、入力信号Ａinをサンプルしてホールドした入力信号Ａinを増幅するサンプルホールド増幅部１００と、入力信号Ａinに基づいてディジタル信号ｄ1H，ｄ1Lを生成するディジタル信号生成部１１０と、サンプルホールド増幅部１００からの増幅信号とディジタル信号生成部１１０の出力信号とを加算する加算器１２０と、アナログスイッチＳＷ7 と、で構成されている。
【００３９】
サンプルホールド増幅部１００は、入力信号Ａinをサンプル／ホールドするサンプルホールド回路１０２と、加算器１２０からの加算信号Ａadをサンプル／ホールドするサンプルホールド回路１０４と、サンプルホールド回路１０２，１０３からのホールド信号を増幅する増幅器１０６と、サンプルホールド回路１０４からのホールド信号の極性を反転させる反転回路１０５と、増幅器１０６からの増幅信号Ａopの極性を反転させる反転回路１０７と、３つのアナログスイッチＳＷ1 〜ＳＷ3 と、で構成されている。
【００４０】
ディジタル信号生成部１１０は、入力信号Ａinまたは加算信号ＡadをＡ／Ｄ変換してディジタル信号ｄ1H，ｄ1Lを生成するＡ／Ｄサブコンバータ１１１と、Ａ／Ｄサブコンバータ１１１からの入力信号Ａinに対応したディジタル信号ｄ1HをＤ／Ａ変換するＤ／Ａコンバータ１１２と、Ａ／Ｄサブコンバータ１１１からの加算信号Ａadに対応したディジタル信号ｄ1LをＤ／Ａ変換するＤ／Ａコンバータ１１４と、Ｄ／Ａコンバータ１１２からのアナログ信号を多値の出力に振り分ける多値出力回路１１６と、Ｄ／Ａコンバータ１１４からのアナログ信号を多値の出力に振り分ける多値出力回路１１８と、３つのアナログスイッチＳＷ4 〜ＳＷ6 と、で構成されている。
【００４１】
ステージＳ1 は、さらに図示しない制御装置からの制御信号に応じて、第１の期間と第２の期間とを交互に繰り返し、これら期間が切り換わるタイミングに同期して各アナログスイッチＳＷ1 〜ＳＷ7 を切り換えるようになっている。ここで、第１の期間および第２の期間はいずれも、サンプルホールド回路１０２，１０４のサンプル動作時間（ホールド動作時間）と等しく設定されている。
【００４２】
すなわち、第１の期間では、アナログスイッチＳＷ1 は、入力信号Ａinを入力するための入力端子Ｔinとサンプルホールド回路１０２の入力との接続を切り離し、アナログスイッチＳＷ2 は、サンプルホールド回路１０２の出力と増幅器１０６の入力とを接続し、アナログスイッチＳＷ3 は、増幅器１０６の出力と加算器１２０の入力とを反転回路１０７を介さずに接続するようになっている。また、アナログスイッチＳＷ4 は、加算器１２０の出力とＡ／Ｄサブコンバータ１１１の入力とを接続し、アナログスイッチＳＷ5 は、Ａ／Ｄサブコンバータ１１１の出力とＤ／Ａコンバータ１１４の入力とを接続し、アナログスイッチＳＷ6 は、多値出力回路１１６の出力と加算器１２０の入力とを接続するようになっている。さらに、アナログスイッチＳＷ7 は、加算器１２０の出力とサンプルホールド回路１０４およびＡ／Ｄサブコンバータ１１１の入力とを接続するようになっている。
【００４３】
一方、第２の期間では、アナログスイッチＳＷ1 は、入力端子Ｔinとサンプルホールド回路１０２の入力とを接続し、アナログスイッチＳＷ2 は、反転回路１０５の出力と増幅器１０６の入力とを接続し、アナログスイッチＳＷ3 は、増幅器１０６の出力と加算器１２０の入力とを反転回路１０７を介して接続するようになっている。また、アナログスイッチＳＷ4 は、入力端子ＴinとＡ／Ｄサブコンバータ１１１の入力とを接続し、アナログスイッチＳＷ5 は、Ａ／Ｄサブコンバータ１１１の出力とＤ／Ａコンバータ１１２の入力とを接続し、アナログスイッチＳＷ6 は、多値出力回路１１８の出力と加算器１２０の入力とを接続するようになっている。さらに、アナログスイッチＳＷ7 は、加算器１２０の出力と次段のステージＳ2 に残余信号Ａr1を出力するための出力端子Ｔout とを接続するようになっている。
【００４４】
サンプルホールド回路１０２は、例えば、アナログスイッチとコンデンサとで構成された無帰還サンプルホールド回路からなり、制御装置からの制御信号に応じて、第２の期間では、入力信号Ａinをサンプルし、第１の期間では、サンプルした入力信号Ａinをホールドするようになっている。サンプルホールド回路１０４も同様に、例えば、アナログスイッチとコンデンサとで構成された無帰還サンプルホールド回路からなり、制御装置からの制御信号に応じて、第１の期間では、加算信号Ａadをサンプルし、第２の期間では、サンプルした加算信号Ａadをホールドするようになっている。なお、サンプルホールド回路１０２，１０４は、サンプル動作時間およびホールド動作時間が同一となるように構成されている。
【００４５】
増幅器１０６は、Ａ／Ｄサブコンバータ１１１の出力ビット数ｎに応じた所定の増幅率Ｇでサンプルホールド回路１０２，１０３からのホールド信号を増幅するようになっている。ここで、増幅率Ｇは、Ａ／Ｄサブコンバータ１１１の出力ビット数ｎの関係で示すと、２の（ｎ−１）乗となっている。
【００４６】
Ｄ／Ａコンバータ１１２は、制御装置からの制御信号に応じて、第２の期間では、Ａ／Ｄサブコンバータ１１１からの入力信号Ａinに対応したディジタル信号ｄ1HをＤ／Ａ変換し、第１の期間では、Ｄ／Ａ変換したアナログ信号を多値出力回路１１６に出力するようになっている。Ｄ／Ａコンバータ１１４は、制御装置からの制御信号に応じて、第１の期間では、Ａ／Ｄサブコンバータ１１１からの加算信号Ａadに対応したディジタル信号ｄ1LをＤ／Ａ変換し、第２の期間では、Ｄ／Ａ変換したアナログ信号を多値出力回路１１８に出力するようになっている。
【００４７】
次に、多値出力回路１１６，１１８の構成を図４を参照しながら説明する。図４は、多値出力回路１１６の回路構成を示すブロック図である。なお、多値出力回路１１６，１１８はいずれも同一機能を有して構成されているため、ここでは、多値出力回路１１６の構成のみを説明し、多値出力回路１１８の構成については説明を省略する。
【００４８】
多値出力回路１１６は、図４に示すように、Ｄ／Ａコンバータ１１２からのアナログ信号の電圧と所定電圧Ｖ1 とを比較する比較器１１６ａと、比較器１１６ａの比較結果に基づいて３値の出力を行う多値出力部１１６ｂと、で構成されている。
【００４９】
比較器１１６ａは、Ｄ／Ａコンバータ１１２からのアナログ信号の電圧と所定電圧Ｖ1 とを比較することにより、Ｄ／Ａコンバータ１１２からのアナログ信号の電圧が所定電圧Ｖ1 以上であるか否かを判定するとともに、Ｄ／Ａコンバータ１１２からのアナログ信号の電圧が所定電圧−Ｖ1 以下であるか否かを判定するようになっている。
【００５０】
多値出力部１１６ｂは、比較器１１６ａにより、Ｄ／Ａコンバータ１１２からのアナログ信号の電圧が所定電圧Ｖ1 以上であると判定されたときは、所定電圧Ｖr の信号を出力し、Ｄ／Ａコンバータ１１２からのアナログ信号の電圧が所定電圧Ｖ1 未満で所定電圧−Ｖ1 よりも大きいと判定されたときは、“０”Ｖの信号を出力し、Ｄ／Ａコンバータ１１２からのアナログ信号の電圧が所定電圧−Ｖ1 以下であると判定されたときは、所定電圧−Ｖr の信号を出力するようになっている。
【００５１】
次に、上記第１の実施の形態の動作を説明する。
まず、ステージＳ1 において、第２の期間では、サンプルホールド回路１０２により、入力信号Ａinがサンプルされる一方、Ａ／Ｄサブコンバータ１１１により、入力信号Ａinがディジタル信号ｄ1HにＡ／Ｄ変換されてメモリ３０に出力されるとともに、Ｄ／Ａコンバータ１１２によりＡ／Ｄ変換される。
【００５２】
次いで、第１の期間に切り換わると、サンプルホールド回路１０２により、第２の期間においてサンプルされた入力信号Ａinがホールドされて増幅器１０６に入力され、増幅器１０６により、入力信号Ａinが所定の増幅率Ｇで増幅される。このとき、増幅信号Ａopの電圧Ｖopは、入力信号Ａinの電圧をＶin、増幅器１０６のオフセット電圧をＶoff とすると、下式（８）に示すようになる。
【００５３】
Ｖop  ＝  Ｇ（Ｖin＋Ｖoff ）                                …（８）
一方、多値出力回路１１６により、Ｄ／Ａコンバータ１１２からのディジタル信号ｄ1Hに対応したアナログ信号が加算器１２０に入力され、これとともに増幅信号Ａopが加算器１０６に入力され、加算器１２０により、これらが加算される。このとき、加算信号Ａadの電圧Ｖadは、Ｄ／Ａコンバータ１１２からのアナログ信号の電圧をＭ1 とすると、下式（９）に示すようになる。
【００５４】
Ｖad  ＝  Ｖop−Ｍ1   ＝  Ｇ（Ｖin＋Ｖoff ）−Ｍ1           …（９）
そして、サンプルホールド回路１０４により加算信号Ａadがサンプルされる一方、Ａ／Ｄサブコンバータ１１１により、加算信号Ａadがディジタル信号ｄ1LにＡ／Ｄ変換されてメモリ３０に出力されるとともに、Ｄ／Ａコンバータ１１４によりＡ／Ｄ変換される。
【００５５】
次いで、第２の期間に切り換わると、サンプルホールド回路１０２により、新たな入力信号Ａinがサンプルされる一方、Ａ／Ｄサブコンバータ１１１により、新たな入力信号Ａinがディジタル信号ｄ1HにＡ／Ｄ変換されてメモリ３０に出力されるとともに、Ｄ／Ａコンバータ１１２によりＡ／Ｄ変換される。
【００５６】
これと同時に、サンプルホールド回路１０４により、第２の期間においてサンプルされた加算信号Ａadがホールドされ、反転回路１０５によりその極性が反転させられて増幅器１０６に入力され、増幅器１０６により、加算信号Ａadの反転信号が所定の増幅率Ｇで増幅される。このとき、増幅信号Ａopの電圧Ｖopは、下式（10）に示すようになる。
【００５７】
0004036991.tif 000007
一方、多値出力回路１１８により、Ｄ／Ａコンバータ１１４からのディジタル信号ｄ1Lに対応したアナログ信号が加算器１２０に入力され、これとともに増幅信号Ａopが、反転回路１０７によりその極性が反転させられて加算器１０６に入力され、加算器１２０により、これらが加算される。このとき、加算器１２０からの加算信号Ａad’の電圧Ｖad’は、Ｄ／Ａコンバータ１１４からのアナログ信号の電圧をＭ2 とすると、下式（11）に示すようになる。
【００５８】
0004036991.tif 000008
そして最終的に、この加算信号Ａad’が残余信号Ａr1として次段のステージＳ2 に出力される。したがって、従来では、残余信号Ａr1にオフセット電圧Ｖoff のＧ（Ｇ＋１）倍のオフセット信号が含まれることになるが、本発明に係るパイプライン型Ａ／Ｄコンバータによれば、上式（11）に示すように、残余信号Ａr1に含まれるオフセット信号がオフセット電圧Ｖoff のＧ（Ｇ−１）倍に低減される。
【００５９】
このように、第１の期間と第２の期間とが繰り返されることにより、ステージＳ1 からは、入力信号Ａinに対応したディジタル信号ｄ1Hと加算信号Ａadに対応したディジタル信号ｄ1Lとが交互に生成される。
以上、ステージＳ1 での動作について説明したが、他のステージＳ2 〜Ｓm でも同様に、残余信号Ａr1〜Ａrm-1が、ステージＳ1 における入力信号Ａinと同様に取り扱われることにより、ステージＳ2 〜Ｓm からは、残余信号Ａr1〜Ａrm-1に対応したディジタル信号ｄ2H〜ｄmHと加算信号Ａadに対応したディジタル信号ｄ2L〜ｄmLとが交互に生成される。
【００６０】
このようにして、第１の期間では、サンプルホールド回路１０２の入力信号Ａinを増幅器１０６に入力し、多値出力回路１１６の出力信号と増幅信号Ａopとを加算器１２０に入力し、加算信号Ａadをサンプルホールド回路１０４によりサンプルするようになっており、第２の期間では、入力信号Ａinをサンプルホールド回路１０２によりサンプルする一方、サンプルホールド回路１０４の加算信号Ａadを、反転回路１０５によりその極性を反転させて増幅器１０６に入力し、多値出力回路１１８の出力信号と増幅信号Ａopの反転信号とを加算器１２０に入力するようになっているから、上式（11）に示すように、残余信号Ａr1に含まれるオフセット信号がオフセット電圧Ｖoff のＧ（Ｇ−１）倍となるので、従来に比して、増幅器１０６のオフセットによる影響を低減することができる。
【００６１】
次に、本発明の第２の実施の形態を図面を参照しながら説明する。図５は、本発明に係るパイプライン型Ａ／Ｄコンバータの第２の実施の形態を示す図である。
この第２の実施の形態は、本発明に係るパイプライン型Ａ／Ｄコンバータを、図５に示すように、加算器を用いずに各ステージＳ1 〜Ｓm を構成した場合について適用したものである。
【００６２】
まず、第２の実施の形態に係るパイプライン型Ａ／Ｄコンバータの構成を図１を参照しながら説明する。図５は、第２の実施の形態に係るパイプライン型Ａ／ＤコンバータにおけるステージＳ1 の回路構成を示すブロック図である。以下、上記第１の実施の形態と異なる部分についてのみ説明し、重複する部分については同一の符号を付して説明を省略する。
【００６３】
ステージＳ1 は、図５に示すように、サンプルホールド回路１０２，１０４と、増幅率Ｇが“２”である増幅器１０６と、Ａ／Ｄサブコンバータ１１１と、Ｄ／Ａコンバータ１１２，１１４と、多値出力回路１１６，１１８と、８つのアナログスイッチＳＷ21〜ＳＷ24，ＳＷ4 ，ＳＷ5 ，ＳＷ61，ＳＷ62と、で構成されている。
【００６４】
サンプルホールド回路１０２は、一端を入力端子Ｔinに接続しかつ他端を増幅器１０６の非反転入力端子に接続したコンデンサＣ1 と、コンデンサＣ1 の一端と入力端子Ｔinとの間に設けたアナログスイッチＳＷ11と、一端を入力端子Ｔinおよび増幅器１０６の反転出力端子に接続しかつ他端をコンデンサＣ1 の他端に接続したコンデンサＣ2 と、コンデンサＣ2 の一端と入力端子Ｔinとの間に設けたアナログスイッチＳＷ12と、で構成されている。なお、コンデンサＣ1 ，Ｃ2 は、同一の容量を有している。
【００６５】
サンプルホールド回路１０４は、一端を増幅器１０６の反転出力端子に接続しかつ他端を増幅器１０６の反転入力端子に接続したコンデンサＣ3 と、コンデンサＣ3 の一端と増幅器１０６の反転出力端子との間に設けたアナログスイッチＳＷ13と、一端を増幅器１０６の反転出力端子および非反転出力端子に接続しかつ他端をコンデンサＣ3 の他端に接続したコンデンサＣ4 と、コンデンサＣ4 の一端と増幅器１０６の反転入力端子との間に設けたアナログスイッチＳＷ14と、で構成されている。なお、コンデンサＣ3 ，Ｃ4 は、同一の容量を有している。
【００６６】
具体的に図５においては、アナログスイッチＳＷ21がコンデンサＣ2 の一端と増幅器１０６の反転出力端子との間に設けられ、アナログスイッチＳＷ22がコンデンサＣ4 の一端と増幅器１０６の非反転出力端子との間に設けられているとともに、コンデンサＣ1 ，Ｃ2 の他端がアナログスイッチＳＷ23を介して接地され、コンデンサＣ3 ，Ｃ4 の他端がアナログスイッチＳＷ24を介して接地されている。さらに、多値出力回路１１６の出力がアナログスイッチＳＷ61を介してコンデンサＣ1 の一端に接続され、多値出力回路１１８の出力がアナログスイッチＳＷ62を介してコンデンサＣ3 の一端に接続されている。
【００６７】
ステージＳ1 は、制御装置からの制御信号に応じて、第１の期間と第２の期間とを交互に繰り返し、これら期間が切り換わるタイミングに同期して各アナログスイッチＳＷ11〜ＳＷ14，ＳＷ21〜ＳＷ24，ＳＷ4 ，ＳＷ5 ，ＳＷ61，ＳＷ62を切り換えるようになっている。
【００６８】
すなわち、第１の期間では、アナログスイッチＳＷ4 は、増幅器１０６の反転出力端子とＡ／Ｄサブコンバータ１１１の入力とを接続し、アナログスイッチＳＷ5 は、Ａ／Ｄサブコンバータ１１１の出力とＤ／Ａコンバータ１１４の入力とを接続するようになっており、アナログスイッチＳＷ11，ＳＷ12，ＳＷ22，ＳＷ23，ＳＷ62は、いずれも開状態となり、アナログスイッチＳＷ13，ＳＷ14，ＳＷ21，ＳＷ24，ＳＷ61は、いずれも閉状態となるようになっている。
【００６９】
一方、第２の期間では、アナログスイッチＳＷ4 は、入力端子ＴinとＡ／Ｄサブコンバータ１１１の入力とを接続し、アナログスイッチＳＷ5 は、Ａ／Ｄサブコンバータ１１１の出力とＤ／Ａコンバータ１１２の入力とを接続するようになっており、アナログスイッチＳＷ11，ＳＷ12，ＳＷ22，ＳＷ23，ＳＷ62は、いずれも閉状態となり、アナログスイッチＳＷ13，ＳＷ14，ＳＷ21，ＳＷ24，ＳＷ61は、いずれも開状態となるようになっている。
【００７０】
次に、上記第２の実施の形態の動作を説明する。
まず、ステージＳ1 において、第２の期間では、コンデンサＣ1 ，Ｃ2 が並列接続され、コンデンサＣ1 ，Ｃ2 により入力信号Ａinがサンプルされる一方、Ａ／Ｄサブコンバータ１１１により、入力信号Ａinがディジタル信号ｄ1HにＡ／Ｄ変換されてメモリ３０に出力されるとともに、Ｄ／Ａコンバータ１１２によりＡ／Ｄ変換される。
【００７１】
次いで、第１の期間に切り換わると、コンデンサＣ2 により増幅器１０６の非反転入力端子と反転出力端子との帰還ループが構成され、多値出力回路１１６の出力電圧Ｍ1 とコンデンサＣ1 の電圧（すなわち、第２の期間においてサンプルされた入力信号Ａinの電圧Ｖin）とが加算されて増幅器１０６に入力され、増幅器１０６により、これらが増幅率“２”で増幅される。このとき、増幅信号Ａopの電圧Ｖopは、下式（12）に示すようになる。
【００７２】
Ｖop  ＝  ２（Ｖin＋Ｖoff ）−Ｍ1                           …（12）
そして、コンデンサＣ3 ，Ｃ4 が並列接続され、コンデンサＣ3 ，Ｃ4 により増幅信号Ａopがサンプルされる一方、Ａ／Ｄサブコンバータ１１１により、増幅信号Ａopがディジタル信号ｄ1LにＡ／Ｄ変換されてメモリ３０に出力されるとともに、Ｄ／Ａコンバータ１１４によりＡ／Ｄ変換される。
【００７３】
次いで、第２の期間に切り換わると、コンデンサＣ1 ，Ｃ2 が並列接続され、コンデンサＣ1 ，Ｃ2 により新たな入力信号Ａinがサンプルされる一方、Ａ／Ｄサブコンバータ１１１により、新たな入力信号Ａinがディジタル信号ｄ1HにＡ／Ｄ変換されてメモリ３０に出力されるとともに、Ｄ／Ａコンバータ１１２によりＡ／Ｄ変換される。
【００７４】
これと同時に、コンデンサＣ4 により増幅器１０６の反転入力端子と非反転出力端子との帰還ループが構成され、多値出力回路１１８の出力電圧Ｍ2 とコンデンサＣ3 の電圧（すなわち、第１の期間においてサンプルされた増幅信号Ａopの電圧Ｖop）とが加算されて増幅器１０６に入力され、増幅器１０６により、これらが増幅率“２”で増幅される。このとき、増幅器１０６からの増幅信号Ａop’の電圧Ｖop’は、下式（13）に示すようになる。
【００７５】
0004036991.tif 000009
そして最終的に、この増幅信号Ａop’が残余信号Ａr1として次段のステージＳ2 に出力される。したがって、従来では、残余信号Ａr1にオフセット電圧Ｖoff の６倍のオフセット信号が含まれることになるが、本発明に係るパイプライン型Ａ／Ｄコンバータによれば、上式（13）に示すように、残余信号Ａr1に含まれるオフセット信号がオフセット電圧Ｖoff の２倍に低減される。
【００７６】
このように、第１の期間と第２の期間とが繰り返されることにより、ステージＳ1 からは、入力信号Ａinに対応したディジタル信号ｄ1Hと増幅信号Ａopに対応したディジタル信号ｄ1Lとが交互に生成される。
以上、ステージＳ1 での動作について説明したが、他のステージＳ2 〜Ｓm でも同様に、残余信号Ａr1〜Ａrm-1が、ステージＳ1 における入力信号Ａinと同様に取り扱われることにより、ステージＳ2 〜Ｓm からは、残余信号Ａr1〜Ａrm-1に対応したディジタル信号ｄ2H〜ｄmHと増幅信号Ａopに対応したディジタル信号ｄ2L〜ｄmLとが交互に生成される。
【００７７】
このようにして、第１の期間では、コンデンサＣ3 ，Ｃ4 を並列接続して増幅信号Ａopをサンプルする一方、コンデンサＣ2 により増幅器１０６の帰還ループを構成し、多値出力回路１１６の出力電圧Ｍ1 とコンデンサＣ1 の電圧Ｖinとを加算して増幅器１０６に入力するようになっており、第２の期間では、コンデンサＣ1 ，Ｃ2 を並列接続して入力信号Ａinをサンプルする一方、コンデンサＣ4 により増幅器１０６の帰還ループを構成し、多値出力回路１１８の出力電圧Ｍ2 とコンデンサＣ3 の電圧Ｖopとを加算して増幅器１０６に入力するようになっているから、上式（13）に示すように、残余信号Ａr1に含まれるオフセット信号がオフセット電圧Ｖoff の２倍となるので、従来に比して、増幅器１０６のオフセットによる影響を低減することができ、しかも加算器を用いずにステージＳ1 を構成することができる。
【００７８】
なお、上記第１および第２の実施の形態においては、すべてのステージＳ1 〜Ｓm をいずれも同一機能を有して構成したが、これに限らず、すべてのステージＳ1 〜Ｓm が上記のような構成となっていないくてもよく、少なくとも一つのステージが上記のような構成となっていればよい。
【００７９】
また、上記第１の実施の形態においては、第２の期間では、入力信号Ａinをサンプルホールド回路１０２によりサンプルする一方、サンプルホールド回路１０４の加算信号Ａadを、反転回路１０５によりその極性を反転させて増幅器１０６に入力し、多値出力回路１１８の出力信号と増幅信号Ａopの反転信号とを加算器１２０に入力するように構成したが、これに限らず、反転回路１０５をサンプルホールド回路１０２の出力段に設けるとともに、アナログスイッチＳＷ3 を第１の期間において反転回路１０７を介して加算器１２０に接続するように構成することにより、第１の期間では、サンプルホールド回路１０２の入力信号Ａinを、反転回路１０５によりその極性を反転させて増幅器１０６に入力し、多値出力回路１１６の出力信号と増幅信号Ａopの反転信号とを加算器１２０に入力し、加算信号Ａadをサンプルホールド回路１０４によりサンプルするように構成してもよい。
【００８０】
このような構成であれば、加算信号Ａad’の電圧Ｖad’は、下式（14）に示すようになる。したがって、残余信号Ａr1に含まれるオフセット信号がオフセット電圧Ｖoff のＧ（Ｇ−１）倍に低減されるので、上記第１の実施の形態と同等の効果が得られる。
【００８１】
Ｖad’  ＝  Ｇ（ＧＶin−Ｍ1 ）−Ｍ2 −Ｇ（Ｇ−１）Ｖoff     …（14）
【００８２】
【発明の効果】
以上説明したように、本発明に係るパイプライン型Ａ／Ｄコンバータによれば、従来に比して、増幅器を備えたステージにおいて、増幅器のオフセットによる影響を低減することができるという効果が得られる。
【００８３】
特に、本発明に係る請求項３記載のパイプライン型Ａ／Ｄコンバータによれば、加算器を用いずにステージを構成することができるという効果も得られる。
【図面の簡単な説明】
【図１】第１の実施の形態に係るパイプライン型Ａ／Ｄコンバータの回路構成を示すブロック図である。
【図２】演算回路４０の演算規則を説明するための図である。
【図３】ステージＳ1 の回路構成を示すブロック図である。
【図４】多値出力回路１１６の回路構成を示すブロック図である。
【図５】第２の実施の形態に係るパイプライン型Ａ／Ｄコンバータの回路構成を示すブロック図である。
【図６】従来のパイプライン型Ａ／Ｄコンバータの回路構成を示すブロック図である。
【符号の説明】
３０                メモリ
３０                演算回路
Ｓ1 〜Ｓm           ステージ
１００              サンプルホールド増幅部
１０２，１０４      サンプルホールド回路
１０６              増幅器
１０５，１０７      反転回路
１１０              ディジタル信号生成部
１１１              Ａ／Ｄサブコンバータ
１１２，１１４      Ｄ／Ａコンバータ
１１６，１１８      多値出力回路
１２０              加算器
【図１】
0004036991.tif 000010
【図２】
0004036991.tif 000011
【図３】
0004036991.tif 000012
【図４】
0004036991.tif 000013
【図５】
0004036991.tif 000014
【図６】
0004036991.tif 000015