(57)【特許請求の範囲】
【請求項１】
レベルコンバーターにおいて、
入力信号に応じて前記入力信号のレベルとは異なるレベルをもつレベル変換信号を出力するコンバーティング部と、
前記コンバーティング部の前記レベル変換信号を設定された遅延時間だけ遅延させる遅延部と、
前記遅延部からの遅延されたレベル変換信号に応じてリセット信号を生成し、これを前記コンバーティング部に提供することにより、出力される前記レベル変換信号のパルス幅が前記設定された遅延時間と内部動作遅延時間との和に設定されるようにするセルフリセット部と、
を備えることを特徴とするレベルコンバーター。
【請求項２】
前記レベル変換信号は、前記入力信号のパルス幅よりも短いパルス幅をもつことを特徴とする請求項１に記載のレベルコンバーター。
【請求項３】
前記レベル変換信号のレベルは、前記入力信号のレベルよりも高いことを特徴とする請求項１に記載のレベルコンバーター。
【請求項４】
レベルコンバーターにおいて、
プリチャージノード及びリセットノードをもち、入力信号の遷移に応じて前記入力信号のレベルとは異なったレベルをもつレベル変換信号を前記プリチャージノードを通じて出力するコンバーティング部と、
前記コンバーティング部の前記レベル変換信号を設定された遅延時間だけ遅延させる遅延部と、
前記遅延部の遅延されたレベル変換信号に応じてリセット信号を生成し、これを前記コンバーティング部の前記リセットノードに提供することにより、出力される前記レベル変換信号のパルス幅が前記設定された遅延時間と内部動作遅延時間との和に設定されるようにし、前記プリチャージノードがプリチャージされるようにするセルフリセット部と、
を備えることを特徴とするレベルコンバーター。
【請求項５】
前記コンバーティング部は、
第２電源電圧にソースが連結され前記プリチャージノードにドレインが連結されゲートがリセットノードに連結されたｐ型MOSトランジスタと、
前記プリチャージノードにドレインが連結されゲートで前記入力信号を受信するｎ型MOSトランジスタと、
前記ｎ型MOSトランジスタのソースにドレインが連結されゲートが前記リセットノードに連結されたｎ型MOSトランジスタと、
を含んで構成されることを特徴とする請求項４に記載のレベルコンバーター。
【請求項６】
前記遅延部は、前記レベル変換信号を受信して、それを設定された遅延時間だけを遅延させる奇数個のインバーターを含むことを特徴とする請求項５に記載のレベルコンバーター。
【請求項７】
前記セルフリセット部は、
前記第２電源電圧よりも低い第１電源電圧にソースが連結された第１ｐ型MOSトランジスタと、
前記第１ｐ型MOSトランジスタのドレインにソースが連結されゲートに前記入力信号を受信する第２ｐ型MOSトランジスタと、
前記第２ｐ型MOSトランジスタのドレインにドレインが連結されゲートに前記遅延部の出力信号を受信する第１ｎ型MOSトランジスタと、
前記第２電源電圧にソースがそれぞれ連結され互いのゲートがドレインにクロス連結された第３、第４ｐ型MOSトランジスタと、
前記第３ｐ型MOSトランジスタのドレインと接地の間にドレインソースチャンネルが連結されゲートが前記第１ｎ型MOSトランジスタのドレインに連結された第２ｎ型MOSトランジスタと、
前記第４ｐ型MOSトランジスタのドレインに前記リセットノードと連結されるドレインが連結されゲートに前記第１電源電圧を受信しソースが前記第１ｎ型MOSトランジスタのドレインに連結された第３ｎ型MOSトランジスタと、
を含んで構成されることを特徴とする請求項６に記載のレベルコンバーター。
【請求項８】
レベルコンバーターにおいて、
プリチャージノード及びリセットノードをもち、入力信号に応じて前記入力信号のレベルとは異なるレベルをもつレベル変換信号を出力ノードを通じて出力するコンバーティング部と、
前記コンバーティング部からの前記レベル変換信号を前記出力ノードを通じて受信して、設定された遅延時間だけ遅延させる遅延部と、
前記遅延部からの遅延されたレベル変換信号に応じてリセット信号を生成しこれを前記コンバーティング部の前記リセットノードに提供することにより、前記出力ノードを通じて出力される前記レベル変換信号のパルス幅が前記設定された遅延時間と内部動作遅延時間の和に設定されるようにし、前記プリチャージノードがプリチャージされるようにするセルフリセット部と、
を備えることを特徴とするレベルコンバーター。
【請求項９】
前記コンバーティング部は、
第２電源電圧にソースが連結され前記プリチャージノードにドレインが連結されゲートが前記リセットノードに連結されたｐ型MOSトランジスタと、
前記プリチャージノードにドレインが連結されゲートで前記入力信号を受信するｎ型MOSトランジスタと、
前記ｎ型MOSトランジスタのソースにドレインが連結されゲートが前記リセットノードに連結されたｎ型MOSトランジスタと、
前記プリチャージノードと前記出力ノード間に連結されたインバーターと、
を含んで構成されることを特徴とする請求項８に記載のレベルコンバーター。
【請求項１０】
前記遅延部は、前記レベル変換信号を受信して、設定された遅延時間だけ遅延させる偶数個のインバーターを含んで構成されることを特徴とする請求項９に記載のレベルコンバーター。
【請求項１１】
前記セルフリセット部は、
前記第２電源電圧よりも低い第１電源電圧にソースが連結された第１ｐ型MOSトランジスタと、
前記第１ｐ型MOSトランジスタのドレインにソースが連結されゲートに前記入力信号を受信する第２ｐ型MOSトランジスタと、
前記第２ｐ型MOSトランジスタのドレインにドレインが連結されゲートに前記遅延部の出力信号を受信する第１ｎ型MOSトランジスタと、
前記第２電源電圧にソースがそれぞれ連結され互いのゲートがドレインにクロス連結された第３、４ｐ型MOSトランジスタと、
前記第４ｐ型MOSトランジスタのドレインと接地との間にドレインソースチャンネルが連結されゲートが前記第１ｎ型MOSトランジスタのドレインに連結された第２ｎ型MOSトランジスタと、
前記第３ｐ型MOSトランジスタのドレインに前記リセットノードと連結されるドレインが連結されゲートに前記第１電源電圧を受信しソースが前記第１ｎ型MOSトランジスタのドレインに連結された第３ｎ型MOSトランジスタと、
前記第４ｐ型MOSトランジスタのドレインにゲートが連結され前記出力ノードと接地との間にチャンネルが形成される第４ｎ型MOSトランジスタと、
を含んで構成されることを特徴とする請求項１０に記載のレベルコンバーター。
【請求項１２】
差動入力信号として受信される第１、第２入力信号をレベル変換するための信号コンバーティング装置において、
前記第１入力信号を変換してパルス形態をもつ第１変換信号を生成する第１コンバーターと、
前記第２入力信号を変換してパルス形態をもつ第２変換信号を生成する第２コンバーターと、
前記第１、２変換信号に応じて前記差動入力信号のパルス幅に一致するパルス幅をもつシングルエンド信号をレベル変換された出力信号として出力するラッチ部と、
を備え、前記シングルエンド信号は前記第１変換信号に応じて遷移し前記第２変換信号に応じて更に遷移し、これによってパルス形態の前記シングルエンド信号が生成されることを特徴とする信号コンバーティング装置。
【請求項１３】
前記第１コンバーターは、
プリチャージノード及びリセットノードをもち、前記第１入力信号の遷移に応じて前記入力信号のレベルよりも高いレベルをもつ第２状態の前記第１変換信号を前記プリチャージノードを通じて出力するコンバーティング部と、
前記コンバーティング部からの前記第１変換信号を設定された遅延時間だけ遅延させる遅延部と、
前記遅延部からの遅延された第１変換信号に応じてリセット信号を生成しこれを前記コンバーティング部の前記リセットノードに提供することにより、出力される前記第１変換信号のパルス幅が前記設定された遅延時間と内部動作遅延時間の和に設定されるようにし、前記プリチャージノードが前記第２状態とは反対の第１状態にプリチャージされるようにするセルフリセット部と、
を備えることを特徴とする請求項１２に記載の信号コンバーティング装置。
【請求項１４】
前記第２コンバーターは、
プリチャージノード及びリセットノードをもち、前記第２入力信号の遷移に応じて前記第２入力信号のレベルよりも高いレベルをもつ第１状態の前記第２変換信号を出力するコンバーティング部と、
前記コンバーティング部の前記第２変換信号を設定された遅延時間だけ遅延させる遅延部と、
前記遅延部からの遅延された第２変換信号に応じてリセット信号を生成しこれを前記コンバーティング部の前記リセットノードに提供することにより、出力される前記第２変換信号のパルス幅が前記設定された遅延時間と内部動作遅延時間の和に設定されるようにし、前記プリチャージノードが第２状態にプリチャージされるようにするセルフリセット部と、
を備えることを特徴とする請求項１３に記載の信号コンバーティング装置。
【請求項１５】
前記ラッチ部は、
前記第２電源電圧にソースが連結され前記第１コンバーターの前記プリチャージノードにゲートが連結されたｐ型MOSトランジスタと、
接地にソースが連結され前記第２コンバーターの出力にゲートが連結されドレインが前記ｐ型MOSトランジスタのドレインに連結されたｎ型MOSトランジスタと、
前記ｐ型及びｎ型MOSトランジスタの共通ドレインに入力端が連結され前記第２電源電圧で駆動されるインバーターラッチと、
を含んで構成されることを特徴とする請求項１４に記載の信号コンバーティング装置。
【請求項１６】
差動入力信号として受信される第１、第２入力信号を変換するための信号コンバーティング装置において、
前記第１入力信号に応じて第２状態のパルス形態をもつ第１変換信号を生成する第１コンバーターと、
前記第２入力信号に応じて第１状態のパルス形態をもつ第２変換信号を生成する第２コンバーターと、
前記第１、２変換信号を受信して前記差動入力信号のパルス幅に一致するパルス幅をもつシングルエンド信号をレベル変換された出力信号として出力するラッチ部と、
を備え、前記シングルエンド信号は前記第１変換信号に応じて遷移し前記第２変換信号に応じて更に遷移し、これによってパルス形態の前記シングルエンド信号が生成されることを特徴とする信号コンバーティング装置。
【請求項１７】
前記第１状態と前記第２状態は互いに反対のレベルであることを特徴とする請求項１６に記載の信号コンバーティング装置。
【請求項１８】
差動入力信号として受信される第１、第２入力信号を変換するための信号コンバーティング装置において、
前記第１入力信号のライジングエッジに応じて第１状態のパルス形態をもつ第１変換信号を生成する第１コンバーターと、
前記第２入力信号のライジングエッジに応じて第１状態のパルス形態をもつ第２変換信号を生成する第２コンバーターと、
前記第１、第２変換信号を受信して前記差動入力信号のパルス幅に一致するパルス幅をもつシングルエンド信号をレベル変換された出力信号として出力するラッチ部と、
を備え、前記シングルエンド信号は前記第１変換信号に応じて遷移し前記第２変換信号に応じて更に遷移し、これによってパルス形態の前記シングルエンド信号が生成されることを特徴とする信号コンバーティング装置。
【請求項１９】
前記第１状態はハイレベルであることを特徴とする請求項１８に記載の信号コンバーティング装置。
【請求項２０】
差動入力信号として受信される第１、第２入力信号を変換するための信号コンバーティング装置において、
前記第１入力信号のライジングエッジに応じて第２状態のパルス形態をもつ第１変換信号を生成する第１コンバーターと、
前記第２入力信号のライジングエッジに応じて第２状態のパルス形態をもつ第２変換信号を生成する第２コンバーターと、
前記第１、第２変換信号を受信して前記差動入力信号のパルス幅に一致するパルス幅をもつシングルエンド信号をレベル変換された出力信号として出力するラッチ部と、
を備え、前記シングルエンド信号は前記第１変換信号に応じて遷移し前記第２変換信号に応じて更に遷移し、これによってパルス形態の前記シングルエンド信号が生成されることを特徴とする信号コンバーティング装置。
【請求項２１】
前記第２状態はローレベルであることを特徴とする請求項２０に記載の信号コンバーティング装置。
【請求項２２】
レベルコンバーティング方法において、
入力信号の遷移に応じて前記入力信号のレベルとは異なるレベルをもつレベル変換信号を出力する段階と、
前記レベル変換信号を設定された遅延だけ遅延する段階と、
前記遅延されたレベル変換信号に応じてリセット信号を生成し前記リセット信号で前記レベル変換信号を制御して、出力される前記レベル変換信号のパルス幅が前記設定された遅延と内部動作遅延との和に設定されるようにする段階と、
を含むことを特徴とするレベルコンバーティング方法。
【請求項２３】
半導体装置に採用するに適合した信号コンバーティング方法において、
差動入力信号として受信される第１、第２入力信号を互いに区別された経路を通じて独立的に受信する段階と、
前記第１、第２入力信号の遷移にそれぞれ対応してパルス形態の第１、第２変換信号を独立的に生成する段階と、
前記第１、第２変換信号を用いて前記第１、第２入力信号のパルス幅に一致するパルス幅をもつシングルエンド信号を出力信号として出力する段階と、
を含み、前記シングルエンド信号は前記第１変換信号に応じて遷移し前記第２変換信号に応じて更に遷移し、これによってパルス形態の前記シングルエンド信号が生成されることを特徴とする信号コンバーティング方法。
【請求項２４】
前記第１、第２入力信号のレベルは前記半導体装置の内部電圧レベルであり、前記シングルエンド信号のレベルはインターフェース電圧レベルであることを特徴とする請求項２３に記載の信号コンバーティング方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】
本発明は、印加される元信号の電圧レベルを所望の電圧レベルに変換するためのコンバーティング装置に係るもので、特に高速の半導体装置に採用するために適したレベルコンバーター及びそのレベルコンバーターをもつ信号コンバーティング装置と、それに関連する信号コンバーティング方法に関する。
【０００２】
【従来の技術】
半導体装置のデザインルールの進歩に応じて半導体チップ内部で用いられる電圧レベルは急速に減少される実情である。しかし、チップ外部とのインターフェースのために設定されるインターフェース電圧レベルについては、信号伝達特性及びインターフェース効率を考慮する必要があるので、それほど減少していない。
【０００３】
近来、図１１に示すように、チップの内部電圧レベルがそのようなインターフェース電圧レベルよりも低く設定されている。図１１において、横軸はデザインルールであり、縦軸は電圧であり、グラフG1はインターフェース電圧レベルを示し、グラフG2は内部電圧レベルを示す。グラフG2とグラフG1を比較すると、デザインルールの縮小に従いポイントt1以下では前記内部電圧のレベルが前記インターフェース電圧レベルよりも低くなることがわかる。従って、チップの内部電圧レベルが前記インターフェース電圧レベルよりも低く設定される場合、チップ内部の信号を外部に出力するため出力信号の電圧レベルを上昇させるレベルコンバーターが半導体装置内に採用される。
【０００４】
本分野でデータ出力バッファとして通常に用いられるレベルコンバーターが図１２に示されている。図１２に示すように、レベルコンバーターは、ゲート端子が互いのドレイン端子にクロスカップルされたｐ型MOSトランジスタ対P1,P2と、ｐ型MOSトランジスタ対P1,P2のドレイン端子にドレイン端子がそれぞれ連結され入力信号DIN及び反転された入力信号をゲート端子でそれぞれ受信するｎ型MOSトランジスタN1,N2と、第１電源電圧VDDを動作電源電圧として受信し入力信号DINのレベルを反転するための第１インバーター11と、第２電源電圧vddqを動作電源電圧として受信し前記ｐ型MOSトランジスタP2のドレイン端子に連結されて出力ノードNO2の信号レベルを反転するための第２インバーターI2と、から構成される。
【０００５】
ここで、第１電源電圧VDDのレベルは、第２電源電圧vddqのレベルよりも低く、内部電圧レベルに対応する。一方、第２電源電圧vddqのレベルは、インターフェース電圧レベルに対応する。レベルコンバーターは、内部電圧レベルをもつ入力信号をインターフェース電圧レベルをもつ出力信号に変換するため、以下のような動作を行う。
【０００６】
入力信号DINがCMOS論理レベル“ハイ”として印加される場合に、ｎ型MOSトランジスタN1はオンされ、ｎ型MOSトランジスタN2はオフされる。これにより、ｐ型MOSトランジスタP1はオフされ、ｐ型MOSトランジスタP2のゲート電圧がｎ型MOSトランジスタN1により0Vに下降するため、ｐ型MOSトランジスタP2がオンされる。従って、ノードNO2には第２電源電圧vddqのレベルが伝達されて“ハイ”状態が現れる。ノードNO2の“ハイ”は、第２インバーターI2により反転されて出力端DOUTに“ロー”として出力される。出力端DOUTに現れる“ロー”は、約0Vである。
【０００７】
入力信号DINがCMOS論理レベル“ロー”として印加される場合に、ｎ型MOSトランジスタN1はオフされ、ｎ型MOSトランジスタN2はオンされる。これにより、ｐ型MOSトランジスタP1がオンされ、ｐ型MOSトランジスタP2のゲート電圧が第２電源電圧vddqのレベルまで上昇されて、ｐ型MOSトランジスタP2が完全にオフされるため、ノードNO2の電圧レベルは“ロー”状態になる。ノードNO2の“ロー”は第２インバーターI2により反転されて出力端DOUTに“ハイ”として出力される。出力端DOUTに現れる“ハイ”はインターフェース電圧レベルとなる。このような動作により0V/VDD振幅をもつ入力信号がvddq/0V振幅をもつ出力信号に変換される。
【０００８】
しかし、図１２のようなレベルコンバーターは、図１３に示すような変換特性をもつため、次々に高速化される半導体装置に段々採用するのが難しくなるという問題点をもつ。図１２の回路の動作における入出力信号の波形を示した図１３を参照すると、入力信号DINが印加されてから出力信号DOUTが生成されるまでに要する時間Dが比較的に長いということがわかる。遅延タイムDは、図１２のレベルコンバーターがスタティック回路の動作特性をもつことに起因して発生する。スタティック回路は、信号の遷移の際にプルダウンとプルアップ電流のファイティングによるオーバーラップタイムを必要とする。このようなオーバーラップタイムは、動作遅延を誘発し高速応答を阻害する。
【０００９】
また、図１３において入力信号のパルスデュティー比が50%であっても、出力信号のロー区間T1とハイ区間T2が互いに異なっていることがわかる。これは、作動増幅型のレベルコンバーターの特性に起因するもので、信号がローからハイレベルに遷移される場合とハイからローへ遷移される場合とにおいて、互いに応答特性が異なるからである。
【００１０】
上述のように図１２のレベルコンバーターはレベル変換動作に掛かる時間が比較的に長く、出力信号のデュティ比が入力信号のデュティ比と互いに異なるという問題点がある。
【００１１】
パルス幅歪曲問題を矯正する技術の一つとして、2001年１月16日付で米国において発明者のマック（Mack）に与えられた特許第6,175,248号に、ロジックレベルコンバーターが開示されている。この先行技術は、コンピューティングシステムに適合したパルス幅歪曲矯正ロジックレベルコンバーターに係るもので、元信号のパルス幅を持続する間に小さいスイング差動ロジック信号をフルスイング相補MOS信号に変換するコンバーターである。このコンバーターは、差動入力信号を受信する受信器と、前記差動入力信号を第１，２出力信号に変換し前記第１、２出力信号をラッチして前記差動入力信号に対応するパルス幅をもつ単一エンド信号を出力するラッチを含む変換回路と、を備える。
【００１２】
しかし、前記先行技術に開示されたレベルコンバーターは、差動入力信号を共通に受信する第１、２コンバーターの第１、２出力信号（長い遅延をもつ長いパルス）を用いてラッチをセット及びリセットする動作を行うため、依然としてレベル変換動作に要する時間が長いという問題点がある。その理由は、第１、２コンバーターが入力信号のライジング信号とフォーリング信号に対しそれぞれ遅延時間T1,T2をもつからであり、ラッチが第１、第２コンバーターからライジング信号だけを受けてセット及びリセット動作を行うからである。
【００１３】
よって、上述のレベルコンバーターを半導体装置に採用するとチップのパフォーマンスの低下が起こるので、そのようなレベルコンバーターを高速応答を必要とする半導体装置に採用するのが難しいという問題点があった。
【００１４】
【発明が解決しようとする課題】
そこで、本発明の目的は、レベル変換速度が速い高速のレベルコンバーターを提供することにある。
【００１５】
本発明の他の目的は、半導体チップのパフォーマンス低下を最小化することができるレベルコンバーターを提供するにある。
【００１６】
本発明の更に他の目的は、レベルコンバーティングに要する時間を最小化しレベルコンバーティングされた信号のデュティ比を入力信号のデュティ比と同様にすることができる信号コンバーティング装置を提供するにある。
【００１７】
本発明の更に他の目的は、印加される入力信号と同一なパルス幅をもつ単一エンド信号を出力することができる信号コンバーティング装置及びそれに従う信号レベルコンバーティング方法を提供するにある。
【００１８】
本発明の又他の目的は、高速応答特性の要求される高速の半導体装置に採用するに適合したレベルコンバーター及びレベルコンバーティング方法を提供するにある。
【００１９】
本発明の更に他の目的は、高速応答特性の要求される高速の半導体メモリ装置に採用するために適し、差動入力信号のパルス幅と同一なパルス幅をもつレベル変換された出力信号を生成することができる信号コンバーティング装置及びそれによる信号コンバーティング方法を提供するにある。
【００２０】
【課題を解決するための手段】
このような目的を達成するため本発明によるレベルコンバーターは、入力信号に応じて前記入力信号のレベルとは異なるレベルをもつレベル変換信号を出力するコンバーティング部と、前記コンバーティング部からの前記レベル変換信号を設定された遅延時間だけ遅延させる遅延部と、前記遅延部の遅延されたレベル変換信号に応じてリセット信号を生成し、これを前記コンバーティング部に提供することにより出力される前記レベル変換信号のパルス幅が前記設定された遅延時間と内部動作遅延時間の和に設定されるようにするセルフリセット部と、を備える。
【００２１】
又、本発明による差動入力信号として受信される第１、第２入力信号を変換するための信号コンバーティング装置は、前記第１入力信号を変換して第１変換信号を生成する第１コンバーターと、前記第２入力信号を変換して第２変換信号を生成する第２コンバーターと、前記第１、２変換信号に応じて前記差動入力信号のパルス幅に一致するパルス幅をもつシングルエンド信号を出力信号として出力するラッチ部と、を備える。
【００２２】
又、本発明によるレベルコンバーティング方法は、入力信号に応じて前記入力信号のレベルとは異なったレベルをもつレベル変換信号を出力する段階と、前記レベル変換信号を設定された遅延だけ遅延する段階と、前記遅延されたレベル変換信号に応じてリセット信号を生成し前記リセット信号をもって前記レベル変換信号を制御して、出力される前記レベル変換信号のパルス幅が前記設定された遅延時間と内部動作遅延時間との和に設定されるようにする段階と、を含む。
【００２３】
又、本発明による半導体装置に採用するために適した信号コンバーティング方法は、差動入力信号として受信される第１、第２入力信号を互いに区別された経路を通じて独立的に受信する段階と、前記第１、第２入力信号の遷移にそれぞれ対応してパルス形態の第１、第２変換信号を独立的に生成する段階と、前記第１、第２変換信号を用いて前記第１、第２入力信号のパルス幅に一致するパルス幅をもつシングルエンド信号を出力信号として出力する段階と、を含む。
【００２４】
このようなレベルコンバーターによると、レベルコンバーティングに要する遅延が最小化され、前記レベルコンバーターをもつ信号コンバーティング装置によると、入力信号のパルス幅と同一なパルス幅をもつ単一エンド信号がレベル変換された出力信号として出力される。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態について図面を用いて説明する。
【００２６】
図１は、本発明の実施形態によるレベルコンバーターのブロック図である。図示したように、レベルコンバーターは、レベルコンバーティング部110、遅延部120、及びセルフリセット部130を備える。レベルコンバーティング部110は、入力信号INの遷移、例えばライジングエッジ（上昇エッジ、立ち上がりエッジ）に応じて入力信号INのレベルとは異なったレベルをもつレベル変換信号OUTを出力する。遅延部120は、レベルコンバーティング部110のレベル変換信号OUTを設定された遅延時間だけ遅延させる。セルフリセット部130は、遅延部120から出力される遅延されたレベル変換信号に応じてリセット信号を生成しこれをコンバーティング部110に提供することにより、出力されるレベル変換信号OUTのパルス幅が前記設定された遅延時間と内部動作遅延時間との和に設定されるようにする。ここで、前記内部動作遅延は、セルフリセット部130の動作により生成される遅延である。
【００２７】
図２は、図１によるレベルコンバーターの具体例を示した回路図である。この具体例において、レベルコンバーティング部110は、入力信号INの遷移に応じて入力信号ＩＮのレベルとは異なったレベルをもつレベル変換信号OUTを出力する回路であり、スタティック回路よりも応答特性の速いダイナミック回路から構成されている。
【００２８】
ダイナミック回路の動作をもつレベルコンバーティング部110は、第２電源電圧VDDQにソースが連結され、ノードNO1にドレインが連結され、ゲートがリセットノードNO3に連結されたｐ型MOSトランジスタ111と、ノードNO1にドレインが連結されゲートに入力信号INを受信するｎ型MOSトランジスタ113と、ｎ型MOSトランジスタ113のソースにドレインが連結されゲートがリセットノードNO3に連結されたｎ型MOSトランジスタ114と、から構成される。
【００２９】
遅延部120は、レベル変換信号OUTを受信してインバーティングしつつ単位遅延時間だけ遅延させるインバーター121と、インバーター121の出力をインバーティングしつつ単位遅延時間だけ遅延させるインバーター122と、インバーター122の出力をインバーティングしつつ単位遅延時間だけ遅延させるインバーター123と、から構成される。
【００３０】
インバーター121-123は、遅延チェーンとして機能し、レベル変換信号OUTを設定された遅延時間だけ遅延させる。遅延部120は、奇数個のインバーターで構成されるため、その出力信号Bは、レベル変換信号OUTが反転され前記設定された遅延時間だけ遅延された形態として現れる。
【００３１】
セルフリセット部130は、第２電源電圧VDDQよりも低い第１電源電圧VDDにソースが連結されたｐ型MOSトランジスタ131と、ｐ型MOSトランジスタ131のドレインにソースが連結されゲートで入力信号INを受信するｐ型MOSトランジスタ132と、ｐ型MOSトランジスタ132のドレインにドレインが連結されゲートで信号Bを受信するｎ型MOSトランジスタ133と、第２電源電圧VDDQにソースがそれぞれ連結され互いのゲートがドレインにクロス連結されたｐ型MOSトランジスタ136,137と、ｐ型MOSトランジスタ136のドレインと接地との間にドレインソースチャンネルが連結されゲートがｎ型MOSトランジスタ133のドレインに連結されたｎ型MOSトランジスタ134と、ｐ型MOSトランジスタ137のドレインにドレインが連結されゲートで第１電源電圧VDDを受信しソースがｎ型MOSトランジスタ133のドレインに連結されたｎ型MOSトランジスタ135と、から構成される。
【００３２】
このように構成されたレベルコンバーターは、従来のレベルコンバーターに比べて、以下に説明されたように、レベル変換に要する時間が相当に短いため、高速応答特性をもつ。図３には、図２のレベルコンバーターの動作タイミングが示されている。以下、図３を参照して図２の動作を説明する。
【００３３】
図２のプリチャージノードNO1及びリセットノードNO3は、初期状態で、それぞれ図３の波形OUT及び波形Aで示されるように、それぞれハイレベルに維持される。ここで、ハイレベルは、第２電源電圧VDDQに対応するレベルである。そのような初期状態で入力信号INが図３の波形INのような形態で印加されると、信号INのライジングエッジに応じてｎ型MOSトランジスタ113がターンオンされて、プリチャージノードNO1は、図３の波形OUTに示されるようにローレベルに遷移される。
【００３４】
遅延部120は、ローレベルに遷移される波形OUTに応じてハイレベルに遷移される信号を図３の波形Bに示されるように出力する。ここで、波形Bは、設定遅延時間だけ遅延の後に現れ、ローレベルに遷移されるレベル変換信号OUTとは反対の位相をもつ。ハイレベルに遷移される波形Bに応じてセルフリセット部130内のｎ型MOSトランジスタ133がターンオンされると、ｎ型MOSトランジスタ133のドレインに現れる波形Cは図３の波形Cで示されるようにローレベルに遷移されて、ｎ型MOSトランジスタ135がターンオンされｐ型MOSトランジスタ137がターンオフされて、リセットノードNO3に現れるリセット信号Aは図３の波形Aに示されるようにローレベルに遷移される。リセットノードNO3がローレベルに遷移されると、レベルコンバーティング部110内のｐ型MOSトランジスタ111がターンオンされてプリチャージノードNO1は再びハイレベルに遷移される。
【００３５】
つまり、出力されるローレベルのレベル変換信号OUTは、ローレベルに遷移されるリセット信号Aに応じて図３の波形OUTのようにハイレベルに遷移される。よって、レベル変換信号OUTの波形OUTは、ローパルス形態で提供される。波形OUTがハイレベルに遷移されると、遅延部Bの出力Bはローレベルに遷移され、ｐ型MOSトランジスタ132がターンオンされるので、ｎ型MOSトランジスタ133のドレインに現れる波形Cは、図３の波形Cで示されるようにハイレベルに遷移される。よって、ｎ型MOSトランジスタ134とｐ型MOSトランジスタ137がターンオンされ、ｎ型MOSトランジスタ135とｐ型MOSトランジスタ136がターンオフされるため、リセット信号Aは、図３の波形Aに示されるようにハイレベルに遷移される。
【００３６】
ここで、波形OUTの出力端となるプリチャージノードNO1はリセットノードNO3がローレベルに維持される間に第２電源電圧VDDQにプリチャージされる。図３に示されるように、レベル変換信号OUTのローパルス幅は、遅延部120の設定された遅延時間とセルフリセット部130内部動作遅延時間との和に設定されることがわかる。このように第１電源電圧VDDのレベルをもつ入力信号を第２電源電圧VDDQのレベルに変換するために要する遅延時間は、ダイナミック回路を構成するｎ型MOSトランジスタ113がターンオンされる遅延時間だけなので、高速応答特性をもつ。
【００３７】
図４は、図１によるレベルコンバーターの他の具体例を示した回路図である。図示したように、レベルコンバーティング部210は、入力信号INの遷移に応じて入力信号ＩＮのレベルとは異なったレベルをもつレベル変換信号OUTを出力するため応答特性の速いダイナミック回路で構成される。
【００３８】
ダイナミック回路の動作をもつレベルコンバーティング部210は、第２電源電圧VDDQにソースが連結されたｐ型MOSトランジスタ211と、トランジスタ211のドレインにドレインが連結されゲートで入力信号INを受信するｎ型MOSトランジスタ213と、ｎ型MOSトランジスタ213のソースにドレインが連結されたｎ型MOSトランジスタ214と、ｐ型MOSトランジスタ211のドレインに入力端が連結されてインバーターIN1を構成するｐ型及びｎ型MOSトランジスタ215,216と、から構成される。
【００３９】
ここで、ｐ型及びｎ型MOSトランジスタ211,214のゲートは、互いに連結されて、リセット信号を受信するリセットノードになる。プリチャージノードは、ｐ型MOSトランジスタ211のドレインになる。
【００４０】
遅延部220は、レベル変換信号OUTを受信してインバーティングしつつ単位遅延時間だけ遅延させるインバーター211と、インバーター211の出力をインバーティングしつつ単位遅延時間だけ遅延させるインバーター222と、から構成される。インバーター221,222は、遅延チェーンとして機能し、レベル変換信号OUTを設定された遅延時間だけ遅延させる。遅延部220は、偶数個のインバーターで構成されるため、その出力は、レベル変換信号OUTを前記設定された遅延時間だけ遅延させた形態で現れる。
【００４１】
セルフリセット部230は、第２電源電圧VDDQより低い第１電源電圧VDDにソースが連結されたｐ型MOSトランジスタ231と、ｐ型MOSトランジスタ231のドレインにソースが連結されゲートで入力信号INを受信するｐ型MOSトランジスタ232と、ｐ型MOSトランジスタ232のドレインにドレインが連結されゲートで遅延部220の出力を受信するｎ型MOSトランジスタ233と、第２電源電圧VDDQにソースがそれぞれ連結され互いのゲートがドレインにクロス連結されたｐ型MOSトランジスタ234,235と、ｐ型MOSトランジスタ235のドレインと接地との間にドレインソースチャンネルが連結されゲートがｎ型MOSトランジスタ233のドレインに連結されたｎ型MOSトランジスタ237と、ｐ型MOSトランジスタ234のドレインにドレインが連結されゲートに第１電源電圧VDDを受信しソースがｎ型MOSトランジスタ233のドレインに連結されたｎ型MOSトランジスタ236と、ｎ型MOSトランジスタ237のドレインにゲートが連結されレベルコンバーティング部210の出力をドレインに受信しソースが接地に連結されたｎ型MOSトランジスタ238と、から構成される。
【００４２】
上記のように構成されたレベルコンバーターは、図２と同様に、従来のレベルコンバーターに比べてレベル変換に要する時間が非常に短いため、高速応答特性をもつ。図４の動作タイミングは、レベル変換信号OUTの波形OUTが反対になることを除いて図３と同様である。
【００４３】
図５は、本発明の実施例に従い図１のレベルコンバーターを用いて構成した信号コンバーティング装置のブロック図である。図５に示すように、差動入力信号として受信される第１、２入力信号APOS,ANESを変換するための信号コンバーティング装置は、第１入力信号APOSを変換して第１変換信号Bを生成する第１コンバーター100と、第２入力信号ANESを変換して第２変換信号Cを生成する第２コンバーター200と、第１、２変換信号B,Cに応じて前記差動入力信号APOS,ANESのパルス幅に一致するパルス幅をもつシングルエンド信号Dを出力信号として出力するラッチ部300と、を備える。
【００４４】
図５の信号コンバーティング装置は、第１、２コンバーター100,200の内部構成をそれぞれ変更することにより図７、図８、又は図９の動作タイミングのように動作することができる。図７乃至図９は、図５の回路の多様な動作タイミング図である。図７は、第１、２コンバーター100,200が第１、２変換信号B,Cをすべてハイレベルとして出力する場合を示したものである。また、図８は、第１、２コンバーター100,200が第１、第２変換信号B,Cをすべてローパルスとして出力した場合を示し、図９は、第１、２コンバーター100,200が第１、２変換信号B,Cをそれぞれロー及びハイパルスとして出力する場合を示したものである。
【００４５】
図７乃至図９のすべてにおいて、シングルエンド信号Dは、ラッチ部300の動作により差動入力信号APOS,ANESのパルス幅に一致するパルス幅をもつロー信号として出力されることがわかる。
【００４６】
図６を参照して信号コンバーティング装置の例を説明し、図９と図１０の動作タイミングを参照して図６の動作関係を説明する。
【００４７】
図６は、図５の信号コンバーティング装置の一例を示した詳細回路図で、第１コンバーター100、第２コンバーター200、及びラッチ部300から構成される。第１コンバーター100は、図２の詳細構成をそのまま使用し、又、第２コンバーター200は、図４の詳細構成をそのまま使用した。ラッチ部300は、プルアップ及びプルダウントランジスタとして機能するｐ型及びｎ型MOSトランジスタ331,332と、互いの出力端に入力端が連結された2個のインバーター333,334とを備えたインバーターラッチL2で構成される。図６は、高速応答の要求される半導体装置で出力バッファとして採用できるため、第１コンバーター100の入力信号はDOUと命名され、第２コンバーター200の入力信号はDODと命名された。ここで、入力信号DOUと入力信号DODは共に差動入力信号を構成する。
【００４８】
図６において、第１コンバーター100は、入力信号DOUが図９の波形Aposのように印加される場合、符号Alのように波形Aposのライジングエッジに応じてDOUOと命名された第１変換信号Bを図９の波形Bのように出力する。第１変換信号Bのパルス幅D1を拡張又は縮小するのは遅延部120を構成するインバーターの個数を加減することにより達成される。第１コンバーター100の細部的な動作は、図５及び図６で説明されたものと同様である。ラッチ部300内のｐ型MOSトランジスタ331は、波形Bがローレベルに遷移されるときにターンオンされる。よって、第２電源電圧VDDQとしてのハイレベルがラッチL2を構成するインバーター333の入力端に印加され、インバーター333はインバーティング動作を行ってDOUTと命名された出力端を通じて図９の波形Dに示されるようにローレベルの信号を出力する。
【００４９】
ローレベルの信号は、ｐ型MOSトランジスタ331がハイレベルに復帰される波形BによりターンオフされてもラッチL2のラッチ動作により継続して維持される。ここで、ラッチL2は、初期状態をハイレベルにもつ場合と仮定した。上記のようにラッチL2がローレベルの信号を出力するようにセットされた場合に、セット動作の維持はｎ型MOSトランジスタN1のターンオン動作によりリセットになるまでに行われる。図９の波形Dを参照すると、波形Aposがハイレベルに到達されるときに、波形Dは直ちにローレベルに遷移されるため、出力信号は入力信号のライジングエッジに高速に応答することがわかる。
【００５０】
第２コンバーター200は、入力信号DODが図９の波形Anegのように印加される場合、符号A2のように波形Anegのライジングエッジに応じてDOD0と命名された第２変換信号Cを図９の波形Cのように出力する。ここで、第２コンバーター200の細部的な動作も上述のように同一である。ラッチ部300内のｎ型MOSトランジスタ332は、波形Cがハイレベルに遷移されるときにターンオンされる。よって、ラッチL2を構成するインバーター333の入力端はローレベルとなってラッチL2はリセットされる。インバーター333の動作によりDOUTと命名された出力端には図９の波形Dに示されるようにハイレベルの信号が出力される。ハイレベルの信号は、ｎ型MOSトランジスタ332がターンオフされてもラッチL2のラッチ動作により継続して維持される。
【００５１】
上述のように、ラッチL2がハイレベルの信号を出力するようにリセットされた場合にリセット動作の維持は、ｐ型MOSトランジスタ331のターンオン動作があるときまでに行われる。図９の波形Dを参照すると、シングルエンド信号として出力された出力信号DOUTは、差動入力信号DOU,DODのパルス幅に一致するパルス幅をもち、レベル変換に要する全体的な遅延時間T1+T2が最小化されて高速応答特性をもつ。
【００５２】
図１０は、図６による動作タイミングを示したシミュレーション波形図である。図１０を参照すると、DOUのライジングエッジでDOUOのローパルスが生成され、DODのライジングエッジでDODOのハイパルスが生成されることが示される。最終結果信号のDOUTは、図１３での出力時点よりも速く得られ、デュティ比もそのまま維持されていることが確認される。
【００５３】
そこで、このような信号コンバーティング装置によると、信号レベルのコンバーティングに要する時間が最小化され出力信号のデュティ比が入力信号と同様になるため、チップのパフォーマンス低下が最小化される。
【００５４】
以上、本発明の実施例をもって図面に従い説明したが、本発明の技術的思想の範囲内で本発明を変形又は変更できるのは本発明の属する分野の当業者には明白なもので、このような変形及び変更も本発明の特許請求範囲に属するといえる。例えば、思案の異なった場合に回路の内部構成を変更するか又は回路の構成素子を他の等価的素子に対置できるのは勿論のことである。
【００５５】
【発明の効果】
以上説明したように本発明によるレベルコンバーター及びレベルコンバーターを備えた信号コンバーティング装置は、高速応答特性によりレベルコンバーティングに要する遅延を最小化し、パルス形態をもつ第１、第２レベル変換信号をラッチして作動入力信号のパルス幅だけ同一パルス幅をもつ単一エンド信号を出力することができるという効果がある。よって、高速の半導体装置にパフォーマンスの阻害なしにレベルコンバーティングのための用途に適宜に採用されることができる。
【図面の簡単な説明】
【図１】本発明の実施例によるレベルコンバーターのブロック図である。
【図２】図１によるレベルコンバーターの具体例を示した回路図である。
【図３】図２のレベルコンバーターの動作タイミング図である。
【図４】図１によるレベルコンバーターの他の具体例を示した回路図である。
【図５】図１のレベルコンバーターを用いて構成した信号コンバーティング装置のブロック図である。
【図６】図５の信号コンバーティング装置の一例を示した詳細回路図である。
【図７】、
【図８】、
【図９】図５の動作に従い現れる多様な形態の動作タイミング図である。
【図１０】図６による動作タイミングを示したシミュレーション波形図である。
【図１１】半導体装置の内部電圧レベルに対する減少趨勢を説明するためのグラフである。
【図１２】通常のレベルコンバーターの回路図である。
【図１】
0004128834.tif 000002
【図２】
0004128834.tif 000003
【図３】
0004128834.tif 000004
【図４】
0004128834.tif 000005
【図５】
0004128834.tif 000006
【図６】
0004128834.tif 000007
【図７】
0004128834.tif 000008
【図８】
0004128834.tif 000009
【図９】
0004128834.tif 000010
【図１０】
0004128834.tif 000011
【図１１】
0004128834.tif 000012
【図１２】
0004128834.tif 000013