(57)【特許請求の範囲】
【請求項１】
単結晶基板表面に形成されたダイオードと、
前記ダイオードと電気的に接続された、トンネルバリア層を挟んで積層された２つの強磁性層を含む強磁性トンネル接合素子と、
前記強磁性トンネル接合素子を両脇から挟むように配置された、前記ダイオードと電気的に接続された電流磁場書き込み用の第１の配線および前記ダイオードと電気的に絶縁された電流磁場書き込み用の第２の配線と、
前記強磁性トンネル接合素子に電気的に接続された電流磁場書き込み用の第３の配線と
を具備したことを特徴とする固体磁気メモリ。
【請求項２】
前記単結晶基板が、単結晶Ｓｉ基板または表面に単結晶Ｓｉ半導体層を有するＳＯＩ基板であることを特徴とする請求項１記載の固体磁気メモリ。
【請求項３】
前記単結晶基板表面には、前記強磁性トンネル接合素子および前記ダイオードを含むメモリセル間を絶縁するトレンチ絶縁層を備えることを特徴とする請求項１または２記載の固体磁気メモリ。
【請求項４】
隣接する２つの前記強磁性トンネル接合素子の電位差または負荷電圧差を差動検出する検出回路を備えることを特徴とする請求項１乃至３のいずれかに記載の固体磁気メモリ。
【請求項５】
前記強磁性トンネル接合素子および前記ダイオードを含むメモリセルが、行方向および列方向にアレイ状に配列されていることを特徴とする請求項１乃至４のいずれかに記載の固体磁気メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強磁性トンネル接合素子およびダイオードを用いた固体磁気メモリ（ＭＲＡＭ）に関する。
【０００２】
【従来の技術】
磁性膜を用いた磁気抵抗効果素子は、磁気ヘッド、磁気センサーなどに用いられているとともに、磁気記録素子（磁気抵抗効果メモリ）などに用いることが提案されている。
【０００３】
近年、２つの強磁性層の間に誘電体層を挿入したサンドイッチ膜を用い膜面に垂直に電流を流してトンネル電流を利用する磁気抵抗効果素子、いわゆる強磁性トンネル接合素子が見出されている。強磁性トンネル接合素子（ＴＭＲ素子）では、２０％以上の磁気抵抗変化率が得られるようになった（J. Appl. Phys. 79, 4724(1996)）。このように高い磁気抵抗変化率は、強磁性電極上に０．７ｎｍ〜２．０ｎｍ厚の薄いＡｌ層を成膜した後、その表面を酸素グロー放電または酸素ガスに曝すことによってＡｌ2Ｏ3からなるトンネルバリア層を形成するという方法を採用することにより達成された。このため、ＴＭＲ素子は、磁気センサーや磁気抵抗効果メモリへの応用の可能性が高まってきた。
【０００４】
典型的な強磁性トンネル接合素子としては、強磁性層／トンネルバリア層／強磁性層の三層膜に接して反強磁性層を設け、一方の強磁性層を磁化固定層とした構造を有する強磁性１重トンネル接合素子が提案されている（特開平１０−４２２７）。
【０００５】
また、誘電体中に磁性粒子を分散させた構造を有する強磁性トンネル接合素子、または強磁性層／トンネルバリア層／強磁性層／トンネルバリア層／強磁性層（強磁性層はいずれも連続膜）という構造を有する強磁性２重トンネル接合素子が提案されている（Phys. Rev. B56(10), R5747(1997); 応用磁気学会誌23, 4-2, (1999); Appl. Phys. Lett., 73(19), 2829(1998)）。これらの強磁性トンネル接合素子も２０％以上の磁気抵抗変化率が得られるようになり、しかも所望の出力電圧値を得るために印加電圧を高くしても磁気抵抗変化率の減少が抑えられるため、磁気センサーや磁気抵抗効果メモリへの応用の可能性がさらに高まってきた。
【０００６】
従来、これらの強磁性トンネル接合を用いた固体磁気メモリ（ＭＲＡＭ）のアーキテクチャがいくつか提案されている。
【０００７】
その１つとして、ＤＲＡＭと同様に、ＣＭＯＳトランジスタとＴＭＲ素子とを組み合わせてトランジスタによりＴＭＲ素子を選択するアーキテクチャ（ＣＭＯＳ＋ＴＭＲアーキテクチャ）が知られている（USP 5,734,605）。このアーキテクチャを用いると、不揮発で、書き込み読み出し時間が３０ｎｓｅｃ以下と速く、書き換え回数も１０15以上と多くすることができる可能性がある。特に、ＣＭＯＳ＋ＴＭＲアーキテクチャに強磁性２重トンネル接合素子を採用した場合には、上述したように、所望の出力電圧値を得るため印加電圧を高くしても磁気抵抗変化率の減少が抑えられるため、大きな出力電圧が得られ、固体磁気メモリとして好ましい特性を示す。しかし、ＣＭＯＳ＋ＴＭＲアーキテクチャではＣＭＯＳトランジスタの大きさでセルサイズが規定されてしまうため、ＤＲＡＭの容量を超える大容量ＭＲＡＭを実現することが困難になる。
【０００８】
また、ＳＲＡＭと同様に、２つのトランジスタと２つの強磁性トンネル接合素子でメモリセルを構成し、２つの強磁性トンネル接合素子の磁化が常に互いに反平行になるように書き込みを行い、差動検出により読み出しを行うアーキテクチャが提案されている（ＩＳＳＣＣ２０００国際学会，２０００年２月）。このアーキテクチャを用いると、差動検出で読み出すため参照セルが不要となり、出力電圧もＣＭＯＳ＋ＴＭＲアーキテクチャに比べて２倍以上と大きくなる。しかし、このアーキテクチャではメモリセルが２トランジスタ２ＴＭＲで構成されるためセルサイズが大きくなり、大容量ＭＲＡＭを実現することはできなくなる。
【０００９】
上述したようにトランジスタを用いることによる容量に対する制限を解決するために、ダイオードと強磁性トンネル接合素子とを直列接続した構造が提案されている（Proc. of Int'l. Non-Volatile Memory Technology Conf., P47 (1998); IEEE Trans. Mag., 35, 2832(1999)）。しかし、これらのアーキテクチャでは、金属配線上にａ−Ｓｉダイオードを作製するため、大容量ＭＲＡＭを作製するとダイオードにリークパスが生じる可能性が生じ、メモリの歩留まりを著しく低下させる可能性が高い。
【００１０】
【発明が解決しようとする課題】
上述したように、トランジスタとＴＭＲ素子とを組み合わせたアーキテクチャでは、トランジスタの大きさでセルサイズが規定されるため、大容量ＭＲＡＭを実現することが困難になるという欠点がある。一方、ダイオードと強磁性トンネル接合を直列接続したアーキテクチャでは、金属配線上に形成されたａ−Ｓｉダイオードにリークパスが生じ、メモリの歩留まりが著しく低下する可能性が高いという欠点がある。
【００１１】
本発明の目的は、大容量化が可能で、高信頼性で歩留まりが高い固体磁気メモリを提供することにある。
【００１２】
【課題を解決するための手段】
本発明の固体磁気メモリは、単結晶基板表面に形成されたダイオードと、前記ダイオードと電気的に接続された、トンネルバリア層を挟んで積層された２つの強磁性層を含む強磁性トンネル接合素子と、前記強磁性トンネル接合素子を両脇から挟むように配置された、前記ダイオードと電気的に接続された電流磁場書き込み用の第１の配線および前記ダイオードと電気的に絶縁された電流磁場書き込み用の第２の配線と、前記強磁性トンネル接合素子に電気的に接続された電流磁場書き込み用の第３の配線とを具備したことを特徴とする。
【００１３】
本発明において、単結晶基板としては、単結晶Ｓｉ基板または表面に単結晶Ｓｉ層を有するＳＯＩ基板が用いられる。さらに、単結晶基板表面には、強磁性トンネル接合素子およびダイオードを含むメモリセル間を絶縁するトレンチ絶縁層を備えることが好ましい。
【００１５】
本発明においては、隣接する２つの強磁性トンネル接合素子の電位差または負荷電圧差を差動検出する検出回路を備えることが好ましい。
【００１６】
本発明の固体磁気メモリは、強磁性トンネル接合素子およびダイオードを含むメモリセルが、行方向および列方向にアレイ状に配列されてメモリセルアレイを構成する。
【００１７】
【発明の実施の形態】
図１を参照して本発明の固体磁気メモリの基本構造を説明する。この図には、２つのメモリセルが示されている。Ｐ型単結晶Ｓｉ基板１１表面に、メモリセルごとにＮウェル１２が形成されている。Ｎウェル１２内には、Ｐ+拡散層１３およびＮ+拡散層１４が形成されている。Ｐ+拡散層１３とＮウェル１２とでＰＮ接合ダイオードが構成される。Ｓｉ基板１１上には、第１の絶縁層１５が形成されている。第１の絶縁層１５には、Ｐ+拡散層１３およびＮ+拡散層１４に対応してコンタクトホールが形成され、このコンタクトホール内にコンタクトメタル１６が埋め込まれている。Ｐ+拡散層１３に接続したコンタクトメタル１６上には、コンタクトメタル１７および強磁性トンネル接合素子（ＴＭＲ素子）２０が形成されている。こうしてＴＭＲ素子２０はダイオードの一端に電気的に接続されている。ＴＭＲ素子２０は、少なくともトンネルバリア層を挟んで積層された２つの強磁性層を含んでいる。これらのコンタクトメタル１７およびＴＭＲ素子２０を両脇から挟むように第１ワードライン（書き込み用の第１の配線）１８および第２ワードライン（書き込み用の第２の配線）１９が互いに平行に延びて形成されている。第１ワードライン１８は、Ｎ+拡散層１４に接続したコンタクトメタル１６上に形成されており、ダイオードの他端に電気的に接続されている。第２ワードライン１９は第１の絶縁層１５上に形成されており、ダイオードとは電気的に絶縁されている。この図では、第２ワードライン１９は２つのメモリセルで共用される。コンタクトメタル１７およびＴＭＲ素子２０と、第１ワードライン１８と、第２ワードライン１９との間には第２の絶縁層（層間絶縁層）２１が形成されており、ＴＭＲ素子２０の上面は第２の絶縁層２１から露出している。第２の絶縁層２１上にはＴＭＲ素子２０と電気的に接続されるビットライン２２が形成されている。ビットライン（第３の配線）２２は第１ワードライン１８および第２ワードライン１９とは直交する方向に延びている。
【００１８】
図２に図１のメモリセルを用いたメモリセルアレイの一例を示す。この図に示されるように、ＴＭＲ素子２０およびダイオード３０を含むメモリセルが、行方向および列方向にアレイ状に配列されてメモリセルアレイを構成している。メモリセルアレイの周辺部において、第１ワードライン１８にはトランジスタ２０１が、第２ワードライン１９にはトランジスタ２０２が、ビットライン２２にはトランジスタ２０３が接続されている。これらのトランジスタはそれぞれセンスアンプ（図示せず）に接続されている。トランジスタによりセンスアンプのスイッチングを制御することにより、ダイオードの整流の向きに応じた電流を流すことができる。
【００１９】
次に、図３〜図５を参照して本発明の磁気メモリの書き込み方法および読み出し方法について説明する。
【００２０】
図３（Ａ）〜（Ｃ）に、書き込み動作時におけるＴＭＲ素子２０の磁化方向の変化を示す。ＴＭＲ素子２０において、トンネルバリア層を挟んで積層された２つの強磁性層のうち一方は磁化が固着されたピン層、他方は外部磁場に応じて磁化が反転するフリー層である。これらの図により、中央のメモリセルに記録する場合を説明する。図３（Ａ）は非記録時のＴＭＲ素子２０を示しており、２つの強磁性層の磁化が平行状態にあるものとする。図３（Ｂ）に示すように、中央のメモリセルにおいてＴＭＲ素子２０の両側に配置されている第１ワードライン１８および第２ワードライン１９に同方向に電流パルスを加える。この結果、図４に示すように、第１ワードライン１８および第２ワードライン１９からそれぞれ発生する電流磁場の合成磁場によりフリー層の磁化が傾く。なお、第１ワードライン１８と第２ワードライン１９は配線容量を等しくするために、形状および幅を同じにすることが好ましい。選択されていないメモリセルには膜面にほぼ垂直に電流磁場が加わるため反磁界により磁化は傾かない。図３（Ｃ）に示すように、磁化を反転させるべきメモリセルのビットラインに電流パルスを流すと、選択されたメモリセルにおいてフリー層の磁化を反転させて２つの強磁性層の磁化を反平行状態にすることができる。
【００２１】
図５に示すように、読み出し動作時には、ビットライン２２から、ＴＭＲ素子２０およびダイオードを通して第１ワードライン１８へ電流を流す。２つの強磁性層の磁化が反平行状態にあるとＴＭＲ素子２０は高抵抗（たとえば“０”）であり、２つの強磁性層の磁化が平行状態にあるとＴＭＲ素子２０は低抵抗（たとえば“１”）であるので、記録状態を検出できる。
【００２２】
本発明の磁気メモリではＳｉ単結晶中にダイオードを形成しているので、従来用いられていたａ−Ｓｉダイオードに比べて、リークパスが少なく信頼性の高い整流素子を作製できる。Ｓｉ単結晶中のダイオードは、リン、ヒ素、アンチモンなどのＶ族の不純物元素をイオン注入してＮ型領域を形成し、ホウ素などのIII族の不純物元素をイオン注入してＰ型領域を形成することにより、容易に作製できる。なお、ダイオードとしては、ＰＮ接合ダイオードのほかに、ＭＯＳダイオードまたはＧＣＤを使用してもよい。
【００２３】
また、本発明の磁気メモリでは、ＴＭＲ素子を挟むようにその両脇に配置された第１ワードラインおよび第２ワードラインと、これらのワードラインに直交するビットラインを用いて書き込みおよび読み出しが可能である。このため、本発明の磁気メモリは、従来のＣＭＯＳ＋ＴＭＲアーキテクチャのようにトランジスタを用いる場合と比べて面内の配線の数が少ないため、高密度化が可能となる。
【００２４】
本発明においては、上述したようにダイオードの作製が容易であるという観点から、シリコン単結晶基板を用いることが好ましい。また、図６に示すように、絶縁基板１０１上にシリコン層１０２が形成されたＳＯＩ（Silicon on Insulator）基板を用いることがより好ましい。このようにＳＯＩ基板を用い、かつダイオードおよびＴＭＲ素子２０を含むメモリセルごとにトレンチ絶縁層１０３で分離してメモリセル間を絶縁すると、メモリセル間のリークが完全になくなり、非常に高い信頼性を得ることができる。
【００２５】
また、図２に示したメモリセルアレイでは第２ワードライン１９を２つのメモリセルで共用しているが、図７に示すように１つのメモリセルごとに第２ワードライン１９を設けてもよい。このように第２ワードラインを増やしても、従来のＣＭＯＳ＋ＴＭＲアーキテクチャよりも面内の配線の数が少ないため、高密度化は十分可能である。
【００２６】
本発明において用いられる強磁性トンネル接合素子（ＴＭＲ素子）は、少なくとも１つのトンネルバリア層と、このトンネルバリア層を挟んで積層された少なくとも２つの強磁性層（磁気記録層および磁化固着層）とを有していればよい。したがって、強磁性１重トンネル接合、強磁性２重トンネル接合、２重以上の多重トンネル接合のいずれでも用いることができる。強磁性層は膜面に一軸異方性を有することが望ましい。磁化固着層となる強磁性層は、一方向異方性を有することが望ましい。磁化固着層の磁化を一方向に固着させるためには、その強磁性層に隣接して反強磁性層を設ける。
【００２７】
強磁性層は、スピン偏極率が大きい磁性材料であれば特に限定されず、Ｆｅ，Ｃｏ，Ｎｉまたはこれらの合金、スピン分極率の大きいマグネタイト、ＣｒＯ2、ＲＸＭｎＯ3-y（Ｒ；希土類、Ｘ；Ｃａ，Ｂａ，Ｓｒ）などの酸化物のほか、ＮｉＭｎＳｂ，ＰｔＭｎＳｂなどのホイスラー合金などを用いることができる。強磁性が失われない限り、これら磁性体にＡｇ，Ｃｕ，Ａｕ，Ａｌ，Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂなどの非磁性元素を多少添加してもよい。強磁性層の超常磁性にならない程度の膜厚を有することが必要であり、０．１ｎｍ以上、より好ましくは０．４ｎｍ以上、１００ｎｍ以下であることが好ましい。
【００２８】
反強磁性層の材料としては、Ｆｅ−Ｍｎ，Ｐｔ−Ｍｎ，Ｐｔ−Ｃｒ−Ｍｎ，Ｎｉ−Ｍｎ，Ｉｒ−Ｍｎ，ＮｉＯ，Ｆｅ2Ｏ3などが挙げられる。
【００２９】
なお、強磁性層は単層のものでもよいし、積層構造を有するものでもよい。たとえば、磁化固着膜となる強磁性層に、強磁性層／非磁性層／強磁性層からなる三層膜を用いてもよい。強磁性層／非磁性層／強磁性層からなる三層膜の場合、非磁性層を介して反強磁性的な層間の相互作用が働いていることが好ましい。具体的には、Ｃｏ（Ｃｏ−Ｆｅ）／Ｒｕ／Ｃｏ（Ｃｏ−Ｆｅ）またはＣｏ（Ｃｏ−Ｆｅ）／Ｉｒ／Ｃｏ（Ｃｏ−Ｆｅ）などの三層膜に接して反強磁性層を設けた構造を採用すると、磁化固着層の磁化が強固に固着され、電流磁界の影響を受けにくくなる。
【００３０】
また、磁気記録層となる強磁性層に、ソフト強磁性層／強磁性層の二層膜、強磁性層／ソフト強磁性層／強磁性層の三層膜、または強磁性層／非磁性層／強磁性層の三層膜を用いてもよい。磁気記録層を強磁性層／非磁性層／強磁性層の三層膜で構成し、非磁性層を介して反強磁性的な層間の相互作用が働いている場合、磁束が三層膜中で閉じるため、磁極によるスイッチング磁界の増大を抑えることができる。したがって、メモリセル幅がサブミクロンオーダーになっても、反磁界により電流磁界の消費電力が増大しないという好ましい効果が得られる。この構造では、強磁性層／非磁性層／強磁性層の三層膜のうち、電流磁場を与える配線に近い方の強磁性層としてよりソフトな強磁性層を用いることが好ましい。また、そのソフト強磁性層に、上述したようにソフト強磁性層／強磁性層の二層膜または強磁性層／ソフト強磁性層／強磁性層の三層膜を用いてもよい。
【００３１】
トンネルバリア層には、Ａｌ，Ｓｉ，Ｍｇ，Ｓｒ，Ｓｒ−Ｔｉ，希土類元素の酸化物または窒化物などの様々な誘電体を使用することができる。具体的には、Ａｌ2Ｏ3，ＳｉＯ2，ＭｇＯ，ＡｌＮ，Ｂｉ2Ｏ3，ＭｇＦ2，ＣａＦ2，ＳｒＴｉＯ2，ＡｌＬａＯ3などが好ましい。これらの誘電体は、酸素、窒素、フッ素が欠損したものでもよい。トンネルバリア層の厚さは薄い方が好ましく、作製上１０ｎｍ以下であることが好ましいが、特に制限されない。
【００３２】
また、ＴＭＲ素子の下部に下地層を設け、上部に保護層を設けてもよい。下地層または保護層の材料としては、Ｔａ，Ｔｉ，Ｐｔ，Ｐｄ，Ａｕ，Ｔｉ／Ｐｔ，Ｔａ／Ｐｔ，Ｔｉ／Ｐｄ，Ｔａ／Ｐｄ，Ｃｕ，Ａｌ−Ｃｕなどを用いることが好ましい。
【００３３】
ＴＭＲ素子を構成する各層は、各種スパッタ法、蒸着法、分子線エピタキシャル法などの通常の成膜方法を用いて形成することができる。
【００３４】
配線（ワードライン、ビットライン）およびコンタクトメタルとしては、Ａｌ，Ｃｕ，Ａｌ−Ｃｕなどを用いることができる。コンタクトメタルと強磁性トンネル接合の間には、Ｗ，Ｔａ，Ｔｉ，Ｐｔ，Ｐｄ，Ａｕ，Ｔｉ／Ｐｔ，Ｔａ／Ｐｔ，Ｔｉ／Ｐｄ，Ｔａ／Ｐｄ、またはＴａ，Ｔｉ，Ｔｉ／Ｐｔ，Ｔａ／Ｐｔ，Ｔｉ／Ｐｄ，Ｔａ／Ｐｄ，Ｃｕ，Ａｌ−Ｃｕなどの窒化膜などからなるバリアメタルを設けることが好ましい。
【００３５】
本発明において用いられる強磁性トンネル接合素子（ＴＭＲ素子）の具体的な構造を、図８〜図１１を参照して説明する。
【００３６】
図８のＴＭＲ素子は強磁性１重トンネル接合素子であり、下地層５１、反強磁性層５２、第１の強磁性層（磁化固着層）５３、トンネルバリア層５４、第２の強磁性層（磁気記録層）５５、および保護層５６を積層した構造を有する。
【００３７】
図９のＴＭＲ素子は、図８の素子と同様な強磁性１重トンネル接合素子であるが、第１の強磁性層（磁化固着層）５３が強磁性層５３１／非磁性層５３２／強磁性層５３３の三層膜からなり、第２の強磁性層（磁気記録層）５５が強磁性層５５１／非磁性層５５２／強磁性層５５３の三層膜からなっている。
【００３８】
図１０のＴＭＲ素子は強磁性２重トンネル接合素子であり、下地層６１、反強磁性層６２、第１の強磁性層（磁化固着層）６３、トンネルバリア層６４、第２の強磁性層（磁気記録層）６５、トンネルバリア層６６、第３の強磁性層（磁化固着層）６７、反強磁性層６８、および保護層６９を積層した構造を有する。
【００３９】
図１１のＴＭＲ素子は、図１０の素子と同様な強磁性２重トンネル接合素子であるが、第２の強磁性層（磁気記録層）６５が強磁性層６５１／非磁性層６５２／強磁性層６５３の三層膜からなり、第３の強磁性層（磁化固着層）６７が強磁性層６７１／非磁性層６７２／強磁性層６７３の三層膜からなっている。
【００４０】
図１０および図１１のような強磁性２重トンネル接合素子を用いると、ＭＲ変化率のバイアス電圧依存性が小さいため大きな出力電圧Ｖｓが得られる。この場合、特に磁気記録層の幅Ｗと長さＬとの比Ｌ／Ｗは２より大きいことが好ましく、長さ方向に一軸異方性が付与されていることが好ましい。
【００４１】
ここで、本発明の磁気メモリにおいて、ＤＲＡＭと同様にビット線に接続された参照セル電圧と比較して“１”、“０”を判定する場合のＳ／Ｎ比について検討する。いま、読み出し電流をＩｓ、ＴＭＲ素子の抵抗をＲ、ＭＲ変化率をＭＲ、ダイオードの抵抗をｒ、そのばらつきをβとすると、出力電圧Ｖｓは、
Ｖｓ＝ＭＲ×Ｒ×Ｉｓ／２−β×ｒ×Ｉｓ
と表される。すなわち、信号電圧に寄与するのはＭＲ効果に伴う抵抗変化の１／２であり、しかも、ダイオード特性のバラツキがノイズとして作用し信号電圧を低下させる。このため、強磁性１重トンネル接合を用いたＭＲＡＭのＳ／Ｎ比は３０ｄＢ程度と小さい。例えば、通常のダイオード特性のばらつきβ＝０．２を用い、ｒ＝１ｋΩ，Ｉｓ＝１０μＡ，Ｒ＝４０ｋΩ、バイアス電圧４００ｍＶを印加したときのＭＲ＝２５％とすると、Ｖｓ＝４８ｍＶ，β×ｒ×Ｉｓ＝２ｍＶとなる。この場合、Ｓ／Ｎ比は２０ｌｏｇ（４８／２）＝２７．６ｄＢとなる。一方、強磁性２重トンネル接合を用いたＭＲＡＭでは、バイアス電圧４００ｍＶを印加したときにＭＲ＞３２％となる。この場合、Ｓ／Ｎ比＞２０ｌｏｇ（６４／２）＞３０ｄＢとなるが、Ｓ／Ｎ比をより向上することが好ましい。
【００４２】
本発明の磁気メモリにおいてＳ／Ｎ比を向上させるためには、図１２に示すように隣接するＴＭＲ素子を用いて差動増幅することが好ましい。この方式では、２つのＴＭＲ素子の磁化が常に反平行になるように書き込み、２つＴＭＲ素子の電位差または負荷電圧差を差動方式で検出する。このようなアーキテクチャを有するＭＲＡＭのセルサイズはＤＲＡＭよりは大きいけれども、２トランジスタ２ＴＭＲで差動検出するように構成したアーキテクチャ（ＩＳＳＣＣ２０００国際学会，２０００年２月）の場合のセルサイズより小さくでき、高密度化が可能である。
【００４３】
【実施例】
以下に、この発明の実施例について説明する。
【００４４】
（実施例１）
図６に示すように、ＳＯＩ基板上を用いて固体磁気メモリ素子のＴＥＧパターンを作製した例を説明する。
【００４５】
絶縁基板１０１上にＰ型シリコン層１０２が形成されたＳＯＩ基板上に気相反応によりＳｉ3Ｎ4を形成し、ステッパーを用いたフォトリソグラフィーによりＳｉ3Ｎ4のＲＩＥを行った後、Ｓｉ3Ｎ4のパターンをマスクとして酸素イオン注入または熱酸化によりトレンチ絶縁層１０３を形成した。フォトリソグラフィーおよびイオン注入により、トレンチ絶縁層１０３で分離された各メモリセルのＰ型シリコン層１０２内にＮウェル１２を形成し、さらにＮウェル１２内にＰ+拡散層１３およびＮ+拡散層１４を形成した。Ｐ+拡散層１３とＮウェル１２とからＰＮ接合ダイオードが構成される。
【００４６】
次に、全面にＳｉＯ2からなる絶縁層１５を形成し、この絶縁層１５上に気相反応によりＳｉ3Ｎ4を形成した後、フォトリソグラフィーおよびＲＩＥを行い、Ｐ+拡散層１３およびＮ+拡散層１４上の絶縁層１５にコンタクトホールを形成した。スパッタリングによりＣｕをコンタクトホールに埋め込んだ後、ＣＭＰを行い、コンタクトメタル１６を形成した。同様に、全面にＳｉＯ2およびＳｉ3Ｎ4を形成し、フォトリソグラフィーおよびＲＩＥによりコンタクトホールを形成し、スパッタリングによりバリアメタルおよびＣｕをコンタクトホールに埋め込んだ後、ＣＭＰを行った。この工程により、強磁性トンネル接合素子のコンタクトメタル１７、第１ワードライン１８、および第２ワードライン１９を形成した。コンタクトメタル１７はコンタクトメタル１６を介してダイオードを構成するＰ+拡散層１３と接続される。第１ワードライン１８および第２ワードライン１９はコンタクトメタルを挟むように形成されている。第１ワードライン１８はコンタクトメタル１６およびＮ+拡散層１４を介してダイオードを構成するＮウェル１２と接続される。第２ワードライン１９はダイオードと電気的に絶縁されている。
【００４７】
次に、強磁性２重トンネル接合素子を形成するために、全面に以下に示す積層膜を成膜した。この積層膜は、Ｔａ下地層／Ｃｕ（５ｎｍ）／Ｎｉ81Ｆｅ19（５ｎｍ）／Ｉｒ22Ｍｎ78（１２ｎｍ）／Ｃｏ50Ｆｅ50（３ｎｍ）／Ａｌ2Ｏ3（１ｎｍ）／Ｃｏ90Ｆｅ10（２ｎｍ）／Ｎｉ81Ｆｅ19（１ｎｍ）／Ｃｏ90Ｆｅ10（２ｎｍ）／Ａｌ2Ｏ3（１ｎｍ）／Ｃｏ50Ｆｅ50（３ｎｍ）／Ｉｒ22Ｍｎ78（１２ｎｍ）／Ｎｉ81Ｆｅ19（５ｎｍ）／Ａｕ保護層からなる。初期真空度を３×１０-8Ｔｏｒｒに設定し、スパッタリングによりこれらの薄膜を成膜した。また、Ａｌ2Ｏ3からなるトンネルバリア層は、純Ａｒガス中でＡｌターゲットをスパッタリングしてＡｌを成膜した後、真空を破ることなく酸素を導入してプラズマ酸素に曝すことによって形成した。この方法により、薄く酸素欠陥のないＡｌ2Ｏ3トンネルバリア層が形成される。こうして形成された積層膜上にＴｉハードマスクを形成し、フォトリソグラフィーおよびイオンミリングを行い、全てのメモリセルにおいて、コンタクトメタル１７上に１×２μｍ2の強磁性トンネル接合素子２０を形成した。
【００４８】
次いで、プラズマＣＶＤによりＳｉＯ2からなる第２の絶縁層（層間絶縁層）２１を形成した後、ＣＭＰを行った。ビットラインを形成するためのレジストパターンを形成し、試料表面を逆スパッタしてクリーニングした。Ｃｕを堆積した後、リフトオフしてビットライン２２を形成した。最後に、試料を磁場中熱処理して、磁気記録層に一軸異方性を、磁気固着層に一方向異方性を導入した。
【００４９】
得られた磁気メモリに対し、図３および図４に示すように１０ｎｓｅｃの電流パルスを流すことによって電流磁界を印加して書き込みを行った。その後、図５に示すように電流を流して読み出しを行った。その結果、正常に書き込みが行われており、隣接するメモリセルには書き込みの影響がないことがわかった。このことから、本発明のアーキテクチャを有する磁気メモリが正常に動作することが確認できた。
【００５０】
（実施例２）
図１に示すようにＳｉ単結晶基板を用いて固体磁気メモリ素子のＴＥＧパターンを作製した例を説明する。
【００５１】
フォトリソグラフィーおよびイオン注入により、Ｓｉ単結晶基板１１内にＮウェル１２を形成し、さらにＮウェル１２内にＰ+拡散層１３およびＮ+拡散層１４を形成した。Ｐ+拡散層１３とＮウェル１２とからＰＮ接合ダイオードが構成される。
【００５２】
次に、全面にＳｉＯ2からなる絶縁層１５を形成し、この絶縁層１５上に気相反応によりＳｉ3Ｎ4を形成した後、フォトリソグラフィーおよびＲＩＥを行い、Ｐ+拡散層１３およびＮ+拡散層１４上の絶縁層１５にコンタクトホールを形成した。スパッタリングによりＣｕをコンタクトホールに埋め込んだ後、ＣＭＰを行い、コンタクトメタル１６を形成した。同様に、全面にＳｉＯ2およびＳｉ3Ｎ4を形成し、フォトリソグラフィーおよびＲＩＥによりコンタクトホールを形成し、スパッタリングによりバリアメタルおよびＣｕをコンタクトホールに埋め込んだ後、ＣＭＰを行った。この工程により、強磁性トンネル接合素子のコンタクトメタル１７、第１ワードライン１８、および第２ワードライン１９を形成した。コンタクトメタル１７はコンタクトメタル１６を介してダイオードを構成するＰ+拡散層１３と接続される。第１ワードライン１８および第２ワードライン１９はコンタクトメタルを挟むように形成されている。第１ワードライン１８はコンタクトメタル１６およびＮ+拡散層１４を介してダイオードを構成するＮウェル１２と接続される。第２ワードライン１９はダイオードと電気的に絶縁されている。
【００５３】
次に、強磁性２重トンネル接合素子を形成するために、全面に以下に示す積層膜を成膜した。この積層膜は、Ｔａ下地層／Ｐｔ（５ｎｍ）／Ｎｉ81Ｆｅ19（５ｎｍ）／Ｉｒ22Ｍｎ78（１２ｎｍ）／Ｃｏ80Ｆｅ20（３ｎｍ）／Ａｌ2Ｏ3（０．９ｎｍ）／Ｃｏ90Ｆｅ10（２ｎｍ）／Ｒｕ（０．９ｎｍ）／Ｃｏ90Ｆｅ10（２ｎｍ）／Ａｌ2Ｏ3（０．９ｎｍ）／Ｃｏ80Ｆｅ20（３ｎｍ）／Ｒｕ（０．９ｎｍ）／Ｃｏ90Ｆｅ10（２ｎｍ）／Ｉｒ22Ｍｎ78（１２ｎｍ）／Ｎｉ81Ｆｅ19（５ｎｍ）／Ａｕ保護層からなる。初期真空度を３×１０-8Ｔｏｒｒに設定し、スパッタリングによりこれらの薄膜を成膜した。また、Ａｌ2Ｏ3からなるトンネルバリア層は、純Ａｒガス中でＡｌターゲットをスパッタリングしてＡｌを成膜した後、真空を破ることなく酸素を導入してプラズマ酸素に曝すことによって形成した。この方法により、薄く酸素欠陥のないＡｌ2Ｏ3トンネルバリア層が形成される。こうして形成された積層膜上にＴｉハードマスクを形成し、フォトリソグラフィーおよびイオンミリングを行い、全てのメモリセルにおいて、コンタクトメタル１７上に１×２μｍ2の強磁性トンネル接合素子２０を形成した。
【００５４】
次いで、プラズマＣＶＤによりＳｉＯ2からなる第２の絶縁層（層間絶縁層）２１を形成した後、ＣＭＰを行った。ビットラインを形成するためのレジストパターンを形成し、試料表面を逆スパッタしてクリーニングした。Ｃｕを堆積した後、リフトオフしてビットライン２２を形成した。最後に、試料を磁場中熱処理して、磁気記録層に一軸異方性を、磁気固着層に一方向異方性を導入した。
【００５５】
得られた磁気メモリに対し、図３および図４に示すように１０ｎｓｅｃの電流パルスを流すことによって電流磁界を印加して書き込みを行った。その後、図５に示すように電流を流して読み出しを行った。その結果、正常に書き込みが行われており、隣接するメモリセルには書き込みの影響がないことがわかった。このことから、本発明のアーキテクチャを有する磁気メモリが正常に動作することが確認できた。
【００５６】
【発明の効果】
以上詳述したように本発明によれば、トランジスタの大きさにより容量が規定されるという欠点がなくＤＲＡＭよりも高密度化が可能であり、ダイオードにリークパスが生じる可能性がなく高信頼性で歩留まりが高い固体磁気メモリ、固体磁気記憶素子、磁気記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明に係る固体メモリ素子の一例を示す断面図。
【図２】本発明の固体メモリ素子を配列したメモリセルアレイを示す等価回路図。
【図３】本発明の固体メモリ素子における書き込み原理を説明する図。
【図４】本発明の固体メモリ素子に対してワードラインから印加される電流磁界を示す図。
【図５】本発明の固体メモリ素子における読み出し原理を説明する図。
【図６】本発明に係る固体メモリ素子の他の例を示す断面図。
【図７】本発明の固体メモリ素子を配列したメモリセルアレイの他の例を示す等価回路図。
【図８】本発明に用いられるＴＭＲ素子を示す断面図。
【図９】本発明に用いられるＴＭＲ素子を示す断面図。
【図１０】本発明に用いられるＴＭＲ素子を示す断面図。
【図１１】本発明に用いられるＴＭＲ素子を示す断面図。
【図１２】本発明において２つのＴＭＲ素子を用いて差動検出するアーキテクチャを示す断面図。
【符号の説明】
１１…Ｐ型単結晶Ｓｉ基板
１２…Ｎウェル
１３…Ｐ+拡散層
１４…Ｎ+拡散層
１５…第１の絶縁層
１６…コンタクトメタル
１７…コンタクトメタル
１８…第１ワードライン（書き込み用の第１の配線）
１９…第２ワードライン（書き込み用の第２の配線）
２０…強磁性トンネル接合素子（ＴＭＲ素子）
２１…第２の絶縁層（層間絶縁層）
２２…ビットライン
３０…ダイオード
５１…下地層
５２…反強磁性層
５３…第１の強磁性層（磁化固着層）
５４…トンネルバリア層
５５…第２の強磁性層（磁気記録層）
５６…保護層
６１…下地層
６２…反強磁性層
６３…第１の強磁性層（磁化固着層）
６４…トンネルバリア層
６５…第２の強磁性層（磁気記録層）
６６…トンネルバリア層
６７…第３の強磁性層（磁化固着層）
６８…反強磁性層
６９…保護層
１０１…絶縁基板
１０２…シリコン層
１０３…トレンチ絶縁層
２０１、２０２、２０３…トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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