(57)【特許請求の範囲】
【請求項１】
選択されたセクタのセルのしきい値電圧を高めるためのプリプログラム及びその検証を行う第１段階と、
前記選択されたセクタのアドレスカウンタをリセットした後、アドレス単位で単位パルスの消去電圧を印加して消去を行う第２段階と、
前記アドレスの全体セルの消去状態を検証し、その結果、アドレスの全体セルが消去されたなら、アドレスを増加させると共に最後のアドレスまで消去を行う第３段階と、
前記最後のアドレスまで消去された場合、ポストプログラム及びその検証を介してフラッシュメモリ素子の消去動作を完了する第４段階と、
前記第３段階の消去検証結果、全体セルが消去されていない場合、セクタ全体を消去し、消去を行った回数が設定された最大消去回数を超過するか否かを検証する第５段階と、
前記第５段階の消去回数検証結果、最大消去回数を超過していない場合、消去されたセルの個数を把握する第６段階と、
前記第６段階の結果、消去されたセルの個数が設定された最小消去セルの個数より少ない場合、パルスの幅を増加させた消去電圧を印加して消去を行う第７段階と、
前記第６段階の結果、消去されたセルの個数が設定された最大消去セルの個数より多い場合、パルスの幅を減少させた消去電圧を印加して消去を行う第８段階と、
前記第６段階の結果、消去セルの個数が設定された最小及び最大消去セル数の間の場合、パルスの幅を調節していない消去電圧を印加して消去を行う第９段階と、
前記第５段階の消去回数検証結果、最大消去回数を超過した場合、素子が不良であることを判定し終了する第１０段階とを含んでなることを特徴とするフラッシュメモリ素子の消去方法。
【請求項２】
前記第２段階は１０ｍｓのパルス幅を有する−１０Ｖ及び５Ｖの電圧をゲート及び基板にそれぞれ印加して消去を行うことを特徴とする請求項１記載のフラッシュメモリ素子の消去方法。
【請求項３】
前記第２段階は５ｍｓのパルス幅を有する−１０Ｖ及び５Ｖの電圧をゲート及び基板にそれぞれ印加して消去を行うことを特徴とする請求項１記載のフラッシュメモリ素子の消去方法。
【請求項４】
前記第７段階は２０ｍｓのパルス幅を有する−１０Ｖ及び５Ｖの電圧をゲート及び基板にそれぞれ印加して消去を行うことを特徴とする請求項１記載のフラッシュメモリ素子の消去方法。
【請求項５】
前記第７段階は１０ｍｓのパルス幅を有する−１０Ｖ及び５Ｖの電圧をゲート及び基板にそれぞれ印加して消去を行うことを特徴とする請求項１記載のフラッシュメモリ素子の消去方法。
【請求項６】
前記第８段階は５ｍｓのパルス幅を有する−１０Ｖ及び５Ｖの電圧をゲート及び基板にそれぞれ印加して消去を行うことを特徴とする請求項１記載のフラッシュメモリ素子の消去方法。
【請求項７】
前記第８段階は２.５ｍｓのパルス幅を有する−１０Ｖ及び５Ｖの電圧をゲート及び基板にそれぞれ印加して消去を行うことを特徴とする請求項１記載のフラッシュメモ素子の消去方法。
【請求項８】
選択されたセクタのセルのしきい値電圧を高めるためのプリプログラム及びその検証を行う第１段階と、
前記選択されたセクタのアドレスカウンタをリセットした後、アドレス単位で単位パルスの消去電圧を印加して消去を行う第２段階と、
前記アドレスの全体セルの消去状態を検証し、その結果、アドレスの全体セルが消去されたなら、アドレスを増加させると共に最後のアドレスまで消去を行う第３段階と、
前記最後のアドレスまで消去された場合、ポストプログラム及びその検証を介してフラッシュメモリ素子の消去動作を完了する第４段階と、
前記第３段階の消去検証結果、全体セルが消去されていない場合、セクタ全体を消去し、消去を行った回数が設定された最大消去回数を超過するか否かを検証する第５段階と、
前記第５段階の消去回数検証結果、最大消去回数を超過していない場合、消去されたセルの個数を把握する第６段階と、
前記第６段階の結果、消去されたセルの個数が設定された最小消去セルの個数より少ない場合、消去電圧を増加させて消去を行う第７段階と、
前記第６段階の結果、消去されたセルの個数が設定された最大消去セルの個数より多い場合、消去電圧を減少させて消去を行う第８段階と、
前記第６段階の結果、消去セルの個数が設定された最小及び最大消去セル数の間の場合、消去電圧を調節していない消去電圧を印加して消去を行う第９段階と、
前記第５段階の消去回数検証結果、最大消去回数を超過した場合、素子が不良であることを判定し終了する第１０段階とを含んでなることを特徴とするフラッシュメモリ素子の消去方法。
【請求項９】
前記第２段階は１０ｍｓのパルス幅を有する−１０Ｖ及び５Ｖの電圧をゲート及び基板にそれぞれ印加して消去を行うことを特徴とする請求項８記載のフラッシュメモリ素子の消去方法。
【請求項１０】
前記第２段階は５ｍｓのパルス幅を有する−１０Ｖ及び５Ｖの電圧をゲート及び基板にそれぞれ印加して消去を行うことを特徴とする請求項８記載のフラッシュメモリ素子の消去方法。
【請求項１１】
前記第７段階は１０ｍｓのパルス幅を有する−１０.５Ｖ〜−１１Ｖの電圧をゲートに印加し、５Ｖの電圧を基板に印加して消去を行うことを特徴とする請求項８記載のフラッシュメモリ素子の消去方法。
【請求項１２】
前記第７段階は１０ｍｓのパルス幅を有する−１０Ｖの電圧をゲートに印加し、５.５Ｖ〜６Ｖの電圧を基板に印加して消去を行うことを特徴とする請求項８記載のフラッシュメモリ素子の消去方法。
【請求項１３】
前記第７段階は１０ｍｓのパルス幅を有する−１０.５Ｖ〜−１１Ｖの電圧をゲートに印加し、５.５Ｖ〜６Ｖの電圧を基板に印加して消去を行うことを特徴とする請求項８記載のフラッシュメモリ素子の消去方法。
【請求項１４】
前記第７段階は５ｍｓのパルス幅を有する−１０.５Ｖ〜−１１Ｖの電圧をゲートに印加し、５Ｖの電圧を基板に印加して消去を行うことを特徴とする請求項８記載のフラッシュメモリ素子の消去方法。
【請求項１５】
前記第７段階は５ｍｓのパルス幅を有する−１０Ｖの電圧をゲートに印加し、５.５Ｖ〜６Ｖの電圧を基板に印加して消去を行うことを特徴とする請求項８記載のフラッシュメモリ素子の消去方法。
【請求項１６】
前記第７段階は５ｍｓのパルス幅を有する−１０.５Ｖ〜−１１Ｖの電圧をゲートに印加し、５.５Ｖ〜６Ｖの電圧を基板に印加して消去を行うことを特徴とする請求項８記載のフラッシュメモリ素子の消去方法。
【請求項１７】
前記第８段階は１０ｍｓのパルス幅を有する−９.５Ｖ〜−９Ｖの電圧をゲートに印加し、５Ｖの電圧を基板に印加して消去を行うことを特徴とする請求項８記載のフラッシュメモリ素子の消去方法。
【請求項１８】
前記第８段階は１０ｍｓのパルス幅を有する−１０Ｖの電圧をゲートに印加し、４Ｖ〜４.５Ｖの電圧を基板に印加して消去を行うことを特徴とする請求項８記載のフラッシュメモリ素子の消去方法。
【請求項１９】
前記第８段階は１０ｍｓのパルス幅を有する−９.５Ｖ〜−９Ｖの電圧をゲートに印加し、４Ｖ〜４.５Ｖの電圧を基板に印加して消去を行うことを特徴とする請求項８記載のフラッシュメモリ素子の消去方法。
【請求項２０】
前記第８段階は５ｍｓのパルス幅を有する−９.５Ｖ〜−９Ｖの電圧をゲートに印加し、５Ｖの電圧を基板に印加して消去を行うことを特徴とする請求項８記載のフラッシュメモリ素子の消去方法。
【請求項２１】
前記第８段階は５ｍｓのパルス幅を有する−１０Ｖの電圧をゲートに印加し、４Ｖ〜４.５Ｖの電圧を基板に印加して消去を行うことを特徴とする請求項８記載のフラッシュメモリ素子の消去方法。
【請求項２２】
前記第８段階は５ｍｓのパルス幅を有する−９.５Ｖ〜−９Ｖの電圧をゲートに印加し、４Ｖ〜４.５Ｖの電圧を基板に印加して消去を行うことを特徴とする請求項８記載のフラッシュメモリ素子の消去方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフラッシュメモリ素子の消去方法に係り、特にセルの消去検証時に消去されたセルの数を確認し、消去パルス幅或いは消去電圧を変化させて消去動作を行なうことにより、工程や動作環境に応じて変わる消去速度を一定に維持してセルの消去分布の安定化を図り、過消去の問題を解決することができるフラッシュメモリ素子の消去方法に関する。
【０００２】
【従来の技術】
フラッシュメモリ素子はＦＮトンネリング(F-N tunneling)によって消去を行う。これは約１００Å程度のトンネル酸化膜の性質及び厚さなどによってその効率性が変化し、一定時間に対してはその特性が自己制限(self-limiting)されない。従って、このような各種の工程過程で発生する変化によって各セルの消去速度が異なる。これはセルの特性分布、特に消去セルのしきい値電圧分布を悪くする結果をもたらす。
【０００３】
以下、一般的なフラッシュメモリ素子の消去方法を図１に基づいて説明する。
【０００４】
消去を行う前に選択されたブロックのセルをプログラムして各セルのしきい値電圧を高めるためのプリプログラム(pre-program)（１１）及び検証を行う（１２）。プリプログラムは既に消去されて低いしきい値電圧を有するセルが更に消去されると、一層低いしきい値電圧に移動して殆どのセルが過消去される現象を防止するために実施するものである。全体セルのしきい値電圧を調整した後、ブロック単位で消去を行う（１３）。消去状態を検証して（１４）、消去が十分でない場合、再び消去動作を行う一連の動作を繰り返す。全てのセルの消去が完了した後、相対的に速い速度の消去特性を有する一部セルの過消去を解決するために若干のプログラム動作でセルの漏洩電流を防ぐポストプログラム(post-program)（１５）及び検証（１６）を行ってフラッシュメモリ素子の消去動作を完了する。プログラムがチャネルホットエレクトロン(channel hot electron)を利用するのとは対照的に、ポストプログラムはアバランシェホットエレクトロン(avalanche hot electron)を利用する。
【０００５】
このような消去方法では、製造工程上や動作環境、即ち温度及び動作電源に応じて消去時の内部電圧が異なってくる。
【０００６】
フラッシュメモリ素子は一般的な単一外部電源により動作しつつ、情報を消去及び記憶するために内部電源が昇圧回路を内在して高電圧を発生させるチャージポンプ回路を使用する。内部から発生した高電圧を適切な電圧にレギュレーションして所望の情報記憶行為を行う。
【０００７】
従って、外部の要因によってかかる電圧整流回路は、多少異なる利得値を有し、その結果、消去時の内部電圧が激しく変化する。このような内部電圧の変化はセルの消去速度に急激な影響を与える。低い消去電圧の場合、消去速度が遅くなりすぎて素子の性能を悪化させる。一方、高い消去電圧の場合、消去速度が急激に増加して単位回数の消去においてセルの消去が過度に発生する過消去の問題を招く。
【０００８】
これにより、セルの情報を読み取るとき、過消去の発生した一部の隣接したセルにおいて漏洩電流が発生する。その結果、読み出そうとするセルがプログラムの場合、オフセル(off-cell)の情報がセンシングされなければならないが、漏洩電流が過度の場合、まるでオンセル(on-cell)かの如く認識され、間違っている情報を読み出す素子の誤動作が発生する。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、内部電圧の変化にもかかわらず、一定の消去速度を有するフラッシュメモリ素子の消去方法を提供することにある。
【００１０】
本発明の他の目的は、消去状態に応じて消去パルスを調節して消去動作を行なうことにより、過消去の問題を解決することができるフラッシュメモリ素子の消去方法を提供することにある。
【００１１】
本発明のまた他の目的は、消去状態に応じて消去電圧を調節して消去動作を行うことにより、過消去の問題を解決することができるフラッシュメモリ素子の消去方法を提供することにある。
【００１２】
【課題を解決するための手段】
本発明の一実施例は、選択されたセクタのセルのしきい値電圧を高めるためのプリプログラム及びその検証を行う第１段階と、前記選択されたセクタのアドレスカウンタをリセットした後、アドレス単位で単位パルスの消去電圧を印加して消去を行う第２段階と、前記アドレスの全体セルの消去状態を検証し、その結果、アドレスの全体セルが消去されたなら、アドレスを増加させると共に最後のアドレスまで消去を行う第３段階と、前記最後のアドレスまで消去された場合、ポストプログラム及びその検証を介してフラッシュメモリ素子の消去動作を完了する第４段階と、前記第３段階の消去検証結果、全体セルが消去されていない場合、セクタ全体を消去し、消去を行った回数が設定された最大消去回数を超過するか否かを検証する第５段階と、前記第５段階の消去回数検証結果、最大消去回数を超過していない場合、消去されたセルの個数を把握する第６段階と、前記第６段階の結果、消去されたセルの個数が設定された最小消去セルの個数より少ない場合、パルスの幅を増加させた消去電圧を印加して消去を行う第７段階と、前記第６段階の結果、消去されたセルの個数が設定された最大消去セルの個数より多い場合、パルスの幅を減少させた消去電圧を印加して消去を行う第８段階と、前記第６段階の結果、消去セルの個数が設定された最小及び最大消去セル数の間の場合、パルスの幅を調節していない消去電圧を印加して消去を行う第９段階と、前記第５段階の消去回数検証結果、最大消去回数を超過した場合、素子が不良であることを判定し終了する第１０段階とを含んでなることを特徴とする。
【００１３】
本発明の他の実施例は、選択されたセクタのセルのしきい値電圧を高めるためのプリプログラム及びその検証を行う第１段階と、前記選択されたセクタのアドレスカウンタをリセットした後、アドレス単位で単位パルスの消去電圧を印加して消去を行う第２段階と、前記アドレスの全体セルの消去状態を検証し、その結果、アドレスの全体セルが消去されたなら、アドレスを増加させると共に最後のアドレスまで消去を行う第３段階と、前記最後のアドレスまで消去された場合、ポストプログラム及びその検証を介してフラッシュメモリ素子の消去動作を完了する第４段階と、前記第３段階の消去検証結果、全体セルが消去されていない場合、セクタ全体を消去し、消去を行った回数が設定された最大消去回数を超過するか否かを検証する第５段階と、前記第５段階の消去回数検証結果、最大消去回数を超過していない場合、消去されたセルの個数を把握する第６段階と、前記第６段階の結果、消去されたセルの個数が設定された最小消去セルの個数より少ない場合、消去電圧を増加させて消去を行う第７段階と、前記第６段階の結果、消去されたセルの個数が設定された最大消去セルの個数より多い場合、消去電圧を減少させて消去を行う第８段階と、前記第６段階の結果、消去セルの個数が設定された最小及び最大消去セル数の間の場合、消去電圧を調節していない消去電圧を印加して消去を行う第９段階と、前記第５段階の消去回数検証結果、最大消去回数を超過した場合、素子が不良であることを判定し終了する第１０段階とを含んでなることを特徴とする。
【００１４】
【発明の実施の形態】
以下、添付図に基づいて本発明を詳細に説明する。
【００１５】
図２は本発明の一実施例に係るフラッシュメモリ素子の消去方法を説明するための流れ図である。
【００１６】
消去を行う前に選択されたセクタのセルをプログラムして各セルのしきい値電圧を高めるためのプリプログラム（２０１）及びその検証を行う（２０２）。プリプログラムを完了して全てのセルのしきい値電圧が上昇した後、セクタ単位で消去を行う。まず、選択されたセクタのアドレスカウンタをリセットした後（２０３）、アドレス単位で単位パルスの消去電圧を印加して消去を行うが、１０ｍｓまたは５ｍｓのパルス幅を有する−１０Ｖ及び５Ｖの消去電圧をゲート及び基板のそれぞれに印加して消去を行う（２０４）。アドレスの全体セルの消去状態を検証し（２０５）、その結果、アドレスの全体セルが消去成功したなら、最後のアドレスまで消去されたか否かを検証する（２０６）。段階２０６の検証結果、最後のアドレスまで消去されていなければ、アドレスカウンタを増加させ、消去及び消去検証を最後のアドレスが消去されるまで行う。最後のアドレスまで消去が成功したなら、相対的に速い速度の消去特性を有する一部セルの過消去を解決するためにポストプログラム（２０８）及びその検証（２０９）を介してフラッシュメモリ素子の消去動作を完了する。一方、段階（２０５）の消去検証結果、全体セルが消去されていなければ、セクタ全体を消去し（２１０）、消去を行った回数が設定された最大消去回数を超過するか否かを検証する（２１１）。段階（２１１）の検証結果、最大消去回数を超過したなら、素子が不良であることを判定し（２１２）終了する。しかし、段階（２１１）の検証結果、最大消去回数を超過していない場合、消去されたセルの個数Ｃを把握する（２１３）。段階（２１３）の結果、設定された最小消去セルの個数Ａより少なく消去された場合、セルの消去速度が遅い場合と判断して消去パルスの幅を２倍に増加させ（２１４）、消去を行う（２０４）。即ち、２０ｍｓまたは１０ｍｓのパルス幅を有する−１０Ｖ及び５Ｖの電圧をゲート及び基板のそれぞれに印加して消去を行う。一方、段階２１３の結果、設定された最大消去セルの個数Ｂより多く消去された場合、セルの消去速度が速いものと判断して消去パルスの幅を半分に減らして（２１５）消去を行う（２０４）。即ち、５ｍｓまたは２.５ｍｓのパルス幅を有する−１０Ｖ及び５Ｖの電圧をゲート及び基板のそれぞれに印加して消去を行う。また、消去セルの個数が最小及び最大消去セル数の間の場合、パルス幅を調節せずに消去を行う（２０４）。
【００１７】
図３は本発明の他の実施例に係るフラッシュメモリ素子の消去方法を説明するための流れ図である。
【００１８】
消去を行う前に選択されたセクタのセルをプログラムして各セルのしきい値電圧を高めるためのプリプログラム３０１及びその結果を検証する（３０２）。プリプログラムを完了して全てのセルのしきい値電圧が上昇した後、セクタ単位で消去を行う。まず、選択されたセクタのアドレスカウンタをリセットした後（３０３）、アドレス単位で単位パルスの消去電圧を印加して消去を行うが、１０ｍｓまたは５ｍｓのパルス幅を有する−１０Ｖ及び５Ｖの電圧をゲート及び基板にそれぞれ印加して消去を行う（３０４）。アドレスの全体セルの消去状態を検証し（３５）、その結果、アドレスの全体セルが消去成功したなら、最後のアドレスまで消去されたか否かを検証する（３０６）。段階３０６の検証結果、最後のアドレスまで消去されていなければ、アドレスカウンタを増加させ且つ消去及び消去検証を最後のアドレスが消去されるまで行う。最後のアドレスまで消去が成功したなら、相対的に速い速度の消去特性を有する一部セルの過消去を解決するためにポストプログラム（３０８）及びその検証（３０９）を介してフラッシュメモリ素子の消去動作を完了する。一方、段階（３０５）の消去検証結果、全体セルが消去されていなければ、セクタ全体を消去し（３１０）、消去を行った回数が設定された最大消去回数を超過するか否かを検証する（３１１）。段階（３１１）の検証結果、最大消去回数を超過したなら、素子が不良であることを判定し（３１２）終了する。しかし、段階（３１１）の検証結果、最大消去回数を超過していない場合、消去されたセルの個数Ｃを把握する（３１３）。段階３１３の結果、設定された最小消去セルの個数Ａより少なく消去された場合、セルの消去速度が遅いものと判断して消去電圧を０.５〜１Ｖ程度増加させて（３１４）消去を行う（２０４）。即ち、１０ｍｓまたは５ｍｓのパルス幅を維持する状態でゲートに−１０.５Ｖ〜−１１Ｖの電圧を印加し、基板に５.５Ｖ〜６Ｖの電圧を印加する。この際、ゲートまたは基板に印加される電圧のみを変化させることもでき、ゲート及び基板に印加される全ての電圧を変化させることもできる。一方、段階３１３の結果、設定された最大消去セルの個数Ｂより多く消去された場合、セルの消去速度が速いものと判断して消去電圧を０.５〜１Ｖ程度減少させて（３１５）消去を行う（３０４）。即ち、１０ｍｓまたは５ｍｓのパルス幅を維持する状態でゲートに−９.５Ｖ〜−９Ｖの電圧を印加し、基板に４Ｖ〜４.５Ｖの電圧を印加する。この際、ゲートまたは基板に印加される電圧のみを変化させることもでき、ゲート及び基板に印加される全ての電圧を変化させることもできる。また、消去セルの個数が最小及び最大消去セル数の間の場合、消去電圧を調節することなく消去を行う（３０４）。
【００１９】
【発明の効果】
上述したように、本発明によれば、アドレスカウンタを用いてセルの消去検証時に消去されたセルの数を確認し、消去パスル幅または消去電圧を変化させて消去動作を行なうことにより、工程や動作環境に応じて変わる消去速度を一定に維持してセルの消去分布を安定化させ、過消去の問題を解決することができる。
【図面の簡単な説明】
【図１】一般的なフラッシュメモリ素子の消去方法を説明するための流れ図である。
【図２】本発明の実施例に係るフラッシュメモリ素子の消去方法を説明するための流れ図である。
【図３】本発明の他の実施例に係るフラッシュメモリ素子の消去方法を説明するための流れ図である。
【図１】
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【図２】
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【図３】
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