(57)【特許請求の範囲】
【請求項１】
基板の第１主面側に選択的に形成されて成る素子活性部に導電接続する第１の電極層と、前記基板の第２主面側に形成されて成る第１導電型の低抵抗層に導電接続する第２の電極層と、前記素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流が縦方向に流れると共にオフ状態では空乏化する縦形ドリフト部と、前記素子活性部及び前記縦形ドリフト部の周りで前記第１主面と前記低抵抗層との間に介在し、オン状態では非電路領域であってオフ状態では空乏化する耐圧構造部とを有し、前記縦形ドリフト部は前記基板の厚み方向に配向する第１の縦形第１導電型領域と前記基板の厚み方向に配向する第１の縦形第２導電型領域とを交互に繰り返して接合して成る第１の並列ｐｎ構造であると共に、前記耐圧構造部は前記基板の厚み方向に配向する第２の縦形第１導電型領域と前記基板の厚み方向に配向する第２の縦形第２導電型領域とを交互に繰り返して接合して成る第２の並列ｐｎ構造を有し、前記第２の並列ｐｎ構造の不純物濃度が前記第１の並列ｐｎ構造の不純物濃度よりも低くなっている半導体装置において、
前記耐圧構造部は、前記ドリフト部に隣接して繰り返しピッチが当該ドリフト部から引き続き１ピッチ以上外側へ延長された前記第１の並列ｐｎ構造の一部分である内周構造部と、この内周構造部に隣接した前記第２の並列ｐｎ構造である外周構造部とを有することを特徴とする半導体装置。
【請求項２】
基板の第１主面側に選択的に形成されて成る素子活性部に導電接続する第１の電極層と、前記基板の第２主面側に形成されて成る第１導電型の低抵抗層に導電接続する第２の電極層と、前記素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流を縦方向に流れると共にオフ状態では空乏化する縦形ドリフト部と、前記素子活性部及び前記縦形ドリフト部の周りで前記第１主面と前記低抵抗層との間に介在し、オン状態では非電路領域であってオフ状態では空乏化する耐圧構造部とを有し、前記縦形ドリフト部は前記基板の厚み方向に配向する第１の縦形第１導電型領域と前記基板の厚み方向に配向する第１の縦形第２導電型領域とを交互に繰り返して接合して成る第１の並列ｐｎ構造であると共に、前記耐圧構造部は前記基板の厚み方向に配向する第２の縦形第１導電型領域と前記基板の厚み方向に配向する第２の縦形第２導電型領域とを交互に繰り返して接合して成る第２の並列ｐｎ構造を有し、前記第２の並列ｐｎ構造の繰り返しピッチが前記第１の並列ｐｎ構造の繰り返しピッチよりも小さくなっている半導体装置において、
前記耐圧構造部は、前記ドリフト部に隣接して繰り返しピッチが当該ドリフト部から引き続き１ピッチ以上外側へ延長された前記第１の並列ｐｎ構造の一部分である内周構造部と、この内周構造部に隣接した前記第２の並列ｐｎ構造である外周構造部とを有することを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、前記耐圧構造部の前記第１主面上に絶縁膜を有し、前記絶縁膜の上には前記内周構造部を覆って先端が前記外周構造部の上にまで張り出て成るフィールドプレートを有することを特徴する半導体装置。
【請求項４】
請求項３において、前記絶縁膜はその膜厚が前記ドリフト部側から前記外周構造部側に向けて厚くなっていることを特徴とする半導体装置。
【請求項５】
請求項４において、前記絶縁膜はその膜厚が前記ドリフト部側から前記外周構造部側に向けて段階的に厚くなっていることを特徴とする半導体装置。
【請求項６】
請求項５において、前記絶縁膜の膜厚段数は２以上であることを特徴とする半導体装置。
【請求項７】
請求項５又は請求項６において、前記内周構造部に属する前記第１の並列ｐｎ構造の一部分のうちで前記第１の縦形第２導電型領域を外側に持つｐｎ接合面の第１主面側位置と前記フィールドプレートの段差位置とが合致していることを特徴とする半導体装置。
【請求項８】
請求項３乃至請求項７のいずれか一項において、前記第２の並列ｐｎ構造のうちで前記第２の縦形第２導電型領域を外側に持つｐｎ接合面の第１主面側位置と前記フィールドプレートの先端位置とが合致していることを特徴とする半導体装置。
【請求項９】
請求項３乃至請求項８のいずれか一項において、前記第２の並列ｐｎ構造のうちで前記フィールドプレートの先端よりも外側に位置する前記第２の縦形第２導電型領域の第１主面側の不純物濃度が隣接する前記第２の縦形第１導電型領域の第１主面側の不純物濃度に比して高いことを特徴とする半導体装置。
【請求項１０】
請求項３乃至請求項８のいずれか一項において、前記第２の並列ｐｎ構造のうちで前記フィールドプレートの先端よりも外側に位置する前記第２の縦形第２導電型領域の第１主面側の幅寸法が隣接する前記第２の縦形第１導電型領域の第１主面側の幅寸法に比して広いことを特徴とする半導体装置。
【請求項１１】
請求項３乃至請求項８のいずれか一項において、前記第２の並列ｐｎ構造のうちで前記フィールドプレートの先端よりも外側に位置する前記第２の縦形第１導電型領域の第１主面側の不純物濃度が隣接する前記第２の第２導電型領域の第１主面側の不純物濃度に比して低いことを特徴とする半導体装置。
【請求項１２】
請求項１乃至請求項１１のいずれか一項において、前記第１の並列ｐｎ構造及び前記第２の並列ｐｎ構造が平面的にストライプ状であることを特徴とする半導体装置。
【請求項１３】
請求項１乃至請求項１２のいずれか一項において、前記第１の並列ｐｎ構造における繰り返しピッチの方向と前記第２の並列ｐｎ構造における繰り返しピッチの方向とが直交していることを特徴とする半導体装置。
【請求項１４】
請求項１乃至請求項１３のいずれか一項において、前記外周構造部を取り囲む第１導電型囲繞領域を有することを特徴とする半導体装置。
【請求項１５】
請求項１４において、前記第１導電型囲繞領域の第１主面側に導電接触する第３の電極部を有することを特徴とする半導体装置。
【請求項１６】
基板の第１主面側に選択的に形成されて成る素子活性部に導電接続する第１の電極層と、前記基板の第２主面側に形成されて成る第１導電型の低抵抗層に導電接続する第２の電極層と、前記素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流が縦方向に流れると共にオフ状態では空乏化する縦形ドリフト部と、前記素子活性部及び前記縦形ドリフト部の周りで前記第１主面と前記低抵抗層との間に介在し、オン状態では非電路領域であってオフ状態では空乏化する耐圧構造部とを有し、前記縦形ドリフト部は前記基板の厚み方向に配向する第１の縦形第１導電型ドリフト領域と前記基板の厚み方向に配向する第１の縦形第２導電型仕切領域とを交互に繰り返して接合して成る第１の並列ｐｎ構造であると共に、前記耐圧構造部は前記基板の厚み方向に配向する第２の縦形第１導電型領域と前記基板の厚み方向に配向する第２の縦形第２導電型領域とを交互に繰り返して接合して成る第２の並列ｐｎ構造を有し、前記耐圧構造部の第１主面上の絶縁膜の上に形成されて成るフィールドプレートを有する半導体装置において、
前記第２の並列ｐｎ構造のうちで前記第２の縦形第２導電型領域を外側に持つｐｎ接合面の第１主面側位置と前記フィールドプレートの先端位置とが合致していることを特徴とする半導体装置。
【請求項１７】
基板の第１主面側に選択的に形成されて成る素子活性部に導電接続する第１の電極層と、前記基板の第２主面側に形成されて成る第１導電型の低抵抗層に導電接続する第２の電極層と、前記素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流が縦方向に流れると共にオフ状態では空乏化する縦形ドリフト部と、前記素子活性部及び前記縦形ドリフト部の周りで前記第１主面と前記低抵抗層との間に介在し、オン状態では非電路領域であってオフ状態では空乏化する耐圧構造部とを有し、前記縦形ドリフト部は前記基板の厚み方向に配向する第１の縦形第１導電型ドリフト領域と前記基板の厚み方向に配向する第１の縦形第２導電型仕切領域とを交互に繰り返して接合して成る第１の並列ｐｎ構造であると共に、前記耐圧構造部は前記基板の厚み方向に配向する第２の縦形第１導電型領域と前記基板の厚み方向に配向する第２の縦形第２導電型領域とを交互に繰り返して接合して成る第２の並列ｐｎ構造を有し、前記耐圧構造部の第１主面上の絶縁膜の上に形成されて成るフィールドプレートを有する半導体装置において、
前記第２の並列ｐｎ構造のうちで前記フィールドプレートの先端よりも外側に位置する前記第２の縦形第２導電型領域の第１主面側の不純物濃度が隣接する前記第２の縦形第１導電型領域の第１主面側の不純物濃度に比して高いことを特徴とする半導体装置。
【請求項１８】
基板の第１主面側に選択的に形成されて成る素子活性部に導電接続する第１の電極層と、前記基板の第２主面側に形成されて成る第１導電型の低抵抗層に導電接続する第２の電極層と、前記素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流が縦方向に流れると共にオフ状態では空乏化する縦形ドリフト部と、前記素子活性部及び前記縦形ドリフト部の周りで前記第１主面と前記低抵抗層との間に介在し、オン状態では非電路領域であってオフ状態では空乏化する耐圧構造部とを有し、前記縦形ドリフト部は前記基板の厚み方向に配向する第１の縦形第１導電型ドリフト領域と前記基板の厚み方向に配向する第１の縦形第２導電型仕切領域とを交互に繰り返して接合して成る第１の並列ｐｎ構造であると共に、前記耐圧構造部は前記基板の厚み方向に配向する第２の縦形第１導電型領域と前記基板の厚み方向に配向する第２の縦形第２導電型領域とを交互に繰り返して接合して成る第２の並列ｐｎ構造を有し、前記耐圧構造部の第１主面上の絶縁膜の上に形成されて成るフィールドプレートを有する半導体装置において、
前記第２の並列ｐｎ構造のうちで前記フィールドプレートの先端よりも外側に位置する前記第２の縦形第２導電型領域の第１主面側の幅寸法が隣接する前記第２の縦形第１導電型領域の第１主面側の幅寸法に比して広いことを特徴とする半導体装置。
【請求項１９】
基板の第１主面側に選択的に形成されて成る素子活性部に導電接続する第１の電極層と、前記基板の第２主面側に形成されて成る第１導電型の低抵抗層に導電接続する第２の電極層と、前記素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流が縦方向に流れると共にオフ状態では空乏化する縦形ドリフト部と、前記素子活性部及び前記縦形ドリフト部の周りで前記第１主面と前記低抵抗層との間に介在し、オン状態では非電路領域であってオフ状態では空乏化する耐圧構造部とを有し、前記縦形ドリフト部は前記基板の厚み方向に配向する第１の縦形第１導電型ドリフト領域と前記基板の厚み方向に配向する第１の縦形第２導電型仕切領域とを交互に繰り返して接合して成る第１の並列ｐｎ構造であると共に、前記耐圧構造部は前記基板の厚み方向に配向する第２の縦形第１導電型領域と前記基板の厚み方向に配向する第２の縦形第２導電型領域とを交互に繰り返して接合して成る第２の並列ｐｎ構造を有し、前記耐圧構造部の第１主面上の絶縁膜の上に形成されて成るフィールドプレートを有する半導体装置において、
前記第２の並列ｐｎ構造のうちで前記フィールドプレートの先端よりも外側に位置する前記第２の縦形第１導電型領域の第１主面側の不純物濃度が隣接する前記第２の第２導電型領域の第１主面側の不純物濃度に比して低いことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（伝導度変調型ＭＯＳＦＥＴ）、バイポーラトンラジスタ等の能動素子やダイオード等の受動素子に適用可能で高耐圧化と大電流容量化が両立する縦形パワー半導体装置に関する。
【０００２】
基板の両面に電極部を備えてその基板の厚さ方向に電流が流れる縦形ドリフト部を持つ縦形半導体装置においては、オン抵抗（電流容量）と耐圧との間にはトレードオフ関係が存在することから、縦形ドリフト部として、不純物濃度を高めた縦形ｎ型領域と縦形ｐ型領域とを基板の沿面方向へ交互に繰り返して成る並列ｐｎ構造を採用することが知られている。しかし、この並列ｐｎ構造の縦形ドリフト部では速く空乏化するものの、ドリフト部の周りで電流が実質上流れない耐圧構造部では空乏層が外方向や基板深部へは拡がり難く、電界強度がシリコンの臨界電界強度に速く達するため、耐圧構造部で耐圧が制限されてしまう。設計耐圧を得るには、耐圧構造部にも並列ｐｎ構造を採用した縦形半導体装置とすることが望ましい。
【０００３】
図９は縦形ＭＯＳＦＥＴにおけるドリフト部及び素子外周部（耐圧構造部）を示す平面図、図１０は図９中のＡ−Ａ′線に沿って切断した状態を示す縦断面図、図１１は図９中のＢ−Ｂ′線に沿って切断した状態を示す縦断面図である。なお、図９ではドリフト部の１／４を斜線部分で示してある。
【０００４】
このｎチャネル縦形ＭＯＳＦＥＴは、裏側のドレイン電極１８が導電接触した低抵抗のｎ＋  ドレイン層（コンタクト層）１１の上に形成された第１の並列ｐｎ構造のドレイン・ドリフト部２２と、このドリフト部２２の表面層に選択的に形成された素子活性領域たる高不純物濃度のｐベース領域（ｐウェル，チャネル領域）１３ａと、そのｐベース領域１３ａ内の表面側に選択的に形成された高不純物濃度のｎ＋  ソース領域１４と、基板表面上にゲート絶縁膜１５を介して設けられたポリシリコン等のゲート電極層１６と、層間絶縁膜１９ａに開けたコンタクト孔を介してｐベース領域１３ａ及びｎ＋  ソース領域１４に跨って導電接触するソース電極１７とを有している。ウェル状のｐベース領域１３ａの中にｎ＋  ソース領域１４が浅く形成されており、２重拡散型ＭＯＳ部を構成している。なお、２６はｐ＋  コンタクト領域で、また、図示しない部分でゲート電極層１６の上に金属膜のゲート配線が導電接触している。
【０００５】
第１の並列ｐｎ構造のドレイン・ドリフト部２２は、基板の厚み方向に配向する第１の層状縦形のｎ型領域２２ａと基板の厚み方向に配向する第１の層状縦形のｐ型領域２２ｂとを交互に繰り返して接合した構造である。上端がｐベース領域１３ａの挾間領域１２ｅに達する第１の層状縦形のｎ型領域２２ａが実質的な電路領域となっている。第１の層状縦形のｎ型領域２２ａの下端はｎ＋  ドレイン層１１に接している。また、第１の層状縦形のｐ型領域２２ｂは、その上端がｐベース領域１３ａのウェル底面に接し、その下端がｎ＋  ドレイン層１１に接している。
【０００６】
基板表面とｎ＋  ドレイン層１１との間で縦形ドレイン・ドリフト部２２の周りの耐圧構造部２０にも、基板の厚さ方向に配向する第２の層状縦形のｎ型領域２０ａと、基板の厚さ方向に配向する第２の層状縦形のｐ型領域２０ｂとを基板の沿面方向へ交互に繰り返して接合して成る第２の並列ｐｎ構造が形成されている。耐圧構造部２０の第２の並列ｐｎ構造の表面上には、表面保護及び安定化のために、熱酸化膜又は燐シリカガラス（ＰＳＧ）から成る酸化膜（絶縁膜）２３が成膜されている。第２の並列ｐｎ構造では空乏層が拡がり易くするために、第２の並列ｐｎ構造の不純物濃度を第１の並列ｐｎ構造の不純物濃度に比して低下するか、或いは第２の並列ｐｎ構造の繰り返しピッチＰ２を第１の並列ｐｎ構造の繰り返しピッチＰ１よりも小さくしてある。
【０００７】
【発明が解決しようとする課題】
しかしながら、図９乃至図１１に示す縦形ＭＯＳＦＥＴにあっては、次のような問題点があった。
【０００８】
即ち、ドレイン・ドリフト部２２である第１の並列ｐｎ構造の最外側における第１の層状縦形のｎ型領域２２ａａの周りに、これとは不純物濃度又は繰り返しピッチの異なる第２の並列ｐｎ構造の最内側における第２の縦形層状のｐ型領域２０ｂｂが存在するため、ｎ型領域２２ａａとｐ型領域２０ｂｂとのチャージバランスがどうしても崩れる。そのため、第１の並列ｐｎ構造と第２の並列ｐｎ構造との境界の表面Ｘ付近では電界集中を招き、耐圧を低下させてしまう。このような構造においては、設計耐圧を得ることが困難であって、耐圧構造部２０に第２の並列ｐｎ構造を設けることの意義が没却している。
【０００９】
そこで、上記問題点に鑑み、本発明の課題は、第１の並列ｐｎ構造であるドリフト部の周りにも耐圧構造部として第２の並列ｐｎ構造を有する半導体装置において、耐圧構造部での表面電界を緩和することにより、高耐圧化及び大電流化を一層図り得る半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る半導体装置の基本構造は、基板の第１主面側に選択的に形成されて成る素子活性部に導電接続する第１の電極層と、基板の第２主面側に形成されて成る第１導電型の低抵抗層に導電接続する第２の電極層と、素子活性部と低抵抗層との間に介在し、オン状態ではドリフト電流が縦方向に流れると共にオフ状態では空乏化する縦形ドリフト部と、素子活性部及び縦形ドリフト部の周りで第１主面と低抵抗層との間に介在し、オン状態では非電路領域であってオフ状態では空乏化する耐圧構造部とを有するものである。縦形ドリフト部は基板の厚み方向に配向する第１の縦形第１導電型領域と基板の厚み方向に配向する第１の縦形第２導電型領域とを交互に繰り返して接合して成る第１の並列ｐｎ構造である。また、耐圧構造部は基板の厚み方向に配向する第２の縦形第１導電型領域と基板の厚み方向に配向する第２の縦形第２導電型領域とを交互に繰り返して接合して成る第２の並列ｐｎ構造を有している。そして、第２の並列ｐｎ構造の不純物濃度が第１の並列ｐｎ構造の不純物濃度よりも低くなっているか、及び／又は、第２の並列ｐｎ構造の繰り返しピッチが第１の並列ｐｎ構造の繰り返しピッチよりも小さくなっている。なお、基板の第１主面側に選択的に形成された素子活性部とは、例えば縦型ＭＯＳＦＥＴの場合は第１主面側で反転層を形成するチャネル拡散層とソース領域を含むスイッチング部、バイポーラトランジスタの場合はエミッタ又はコレクタ領域を含むスイッチング部であり、ドリフト部の第１主面側で導通と非導通の選択機能を持つ能動部分又は受動部分を指す。
【００１１】
斯かる基本構造において、本発明におけるドリフト部の周りの耐圧構造部は、第２の並列ｐｎ構造のみから成るのではなく、ドリフト部に隣接して繰り返しピッチが当該ドリフト部から引き続き１ピッチ以上外側へ延長された第１の並列ｐｎ構造の一部分である内周構造部と、この内周構造部に隣接した第２の並列ｐｎ構造である外周構造部とを有するものである。このため、ドリフト部の隣接周辺部分には第１の並列ｐｎ構造と第２の並列ｐｎ構造との境界が存在せず、その境界は耐圧構造部の内周構造部と外周構造部との間に存在することになるため、ドリフト部の隣接外周部分では並列ｐｎ構造のチャージバランスの崩れが起こらず、それ故、ドリフト部の隣接外周部分での表面電界を抑制でき、高耐圧化を図ることができる。
【００１２】
また、本発明では、耐圧構造部の第１主面上の絶縁膜の上には内周構造部を覆って先端が外周構造部の上にまで張り出て成るフィールドプレートを有する。このため、フィールドプレートが長く張り出し、その先端直下の電界集中部分がドリフト部の隣接外周部分から外れて外周構造部になるので、内周構造部での表面電界を更に抑制でき、一層の高耐圧化を図ることができる。
【００１３】
このとき、絶縁膜で十分に耐圧を確保すれば、絶縁膜下の並列ｐｎ構造部分での耐圧分担が小さくなる。そうすれば仮に第１と第２の並列ｐｎ構造の境界部分でチャージバランスが崩れたとしても、それによる耐圧の低下分は絶縁膜が保持する耐圧で補われるので、素子全体としては影響を受けずに済む。また、フィールドプレートの先端より外側に位置する耐圧構造部においても、耐圧の分担が小さくなれば表面電界の集中が抑えられる。そこで本発明では、絶縁膜の膜厚をドリフト部側から外周構造部側に向けて厚く形成することで、高耐圧化を図ることができる。
【００１４】
この絶縁膜はその膜厚がドリフト部側から外周構造部側に向けて漸増するものが望ましい。しかしながら、このような絶縁膜の成膜は困難であることから、その絶縁膜はドリフト部側から外周構造部側にかけて段階的に厚く形成する。設計耐圧７００Ｖクラスでは、絶縁膜の膜厚段数は２以上とすることが望ましい。しかしながら、膜厚の急変部分でフィールドプレートには段差が生じるので、その直下で電界集中が生じる。
【００１５】
この問題を解決するため、本発明では、内周構造部の第１の並列ｐｎ構造のうちで第１の縦形第２導電型領域を外側に持つｐｎ接合面の第１主面側位置とフィールドプレートの段差位置とを合致させてある。第１の縦形第２導電型領域は凡そ電位浮遊状態であるが、第１の縦形第２導電型領域が第１の縦形第１導電型領域よりも外側にあるので第１主面側で互いに接近する等電位線のうち高電位側の等電位線を第１の縦形第２導電型領域の外側へ振り分ける。このため、フィールドプレートの段差直下での等電位線同士の密集が解消し、電界集中を有効的に緩和することができ、高耐圧化を図ることができる。
【００１６】
このように、第１の並列ｐｎ構造と第２の並列ｐｎ構造との境界のチャージバランスの崩れによる電界集中やフィールドプレートの段差直下の電界集中を緩和できるが、耐圧構造部の外周構造部でのフィールドプレートの先端直下で生じる電界集中も緩和することが必要である。例えば、外周構造部における第２の並列ｐｎ構造の第１の主面側に第１導電型の高抵抗層を形成し、その第１の主面側に第２導電型のガードリングを正規に形成しても構わないが、本発明では、正規のガードリングを形成する代わりに、第２の並列ｐｎ構造のうちで第２の縦形第２導電型領域を外側に持つｐｎ接合面の第１主面側位置とフィールドプレートの先端位置とを合致させてある。第２の縦形第２導電型領域は凡そ電位浮遊状態であるが、第２の縦形第２導電型領域が第２の縦形第１導電型領域よりも外側にあるので、第１主面側で互いに接近する等電位線のうち高電位側の等電位線を第２の第２導電型領域の外側へ振り分ける。このため、フィールドプレートの先端直下での等電位線同士の密集が解消し、電界集中を緩和することができ、高耐圧化を図ることができる。
【００１７】
なお、このフィールドプレートの先端と第２の縦形第２導電型領域を外側に持つｐｎ接合面の第１主面側位置とを合致させる構成は、内周構造を持たない耐圧構造部であっても有効である。
【００１８】
また、フィールドプレートの先端よりも外側に位置する耐圧構造部での表面電界を緩和する必要もある。本発明は、第２の並列ｐｎ構造のうちでフィールドプレートの先端よりも外側に位置する第２の縦形第２導電型領域の第１主面側の不純物濃度が隣接する第２の縦形第１導電型領域の第１主面側の不純物濃度に比して高いことを特徴とする。その第２の縦形第１導電型領域の第１主面側が空欠化しても、隣接する第２の縦形第２導電型領域の第１主面側は完全には空欠化せず、第２導電型領域としてキャリアが幾分残るため、これがガードリングとして機能し、また第２の縦形第２導電型領域が第２の縦形第１導電型領域よりも外側にあるので、第１主面側で互いに接近する等電位線のうち高電位側の等電位線を第２の第２導電型領域の外側へ振り分ける。このため、フィールドプレートの先端よりも外側に位置する耐圧構造部での表面電界が緩和し、高耐圧化を図ることができる。
【００１９】
このように、第２の第２導電型領域の第１主面側をガードリングとして機能させるためには、第２の縦形第２導電型領域の第１主面側の幅寸法が隣接する第２の縦形第１導電型領域の第１主面側の幅寸法に比して広くても良いし、また、第２の縦形第１導電型領域の第１主面側の不純物濃度が隣接する第２の第２導電型領域の第１主面側の不純物濃度に比して低くても良い。なお、このようなフィールドプレートの先端よりも外側に位置する耐圧構造部での表面電界を緩和させる構成は、内周構造を持たない耐圧構造部であっても有効である。
【００２０】
第１の並列ｐｎ構造における繰り返しピッチの方向と第２の並列ｐｎ構造における繰り返しピッチの方向とが同じである場合に限らず、略直交していても構わない。
【００２１】
また、外周構造部を取り囲む第１導電型囲繞領域と、この第１主面側に導電接触する第３の電極部を設けることにより、漏れ電流を抑制することができる。
【００２２】
【発明の実施の形態】
以下に本発明の実施形態を説明する。以下でｎ又はｐを冠記した層や領域では、ぞれぞれ電子又は正孔が多数キャリアであることを意味する。また＋は比較的高不純物濃度であることを意味している。すべての実施例において第１導電型にｎを、第２導電型にｐを選んでいるが、これが逆の場合であっても良い。
【００２３】
［実施例１］
図１は本発明の実施例１に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略平面図、図２は図１中のＡ−Ａ′線に沿って切断した状態を示す縦断面図である。なお、図１ではドレイン・ドリフト部の１／４を示してある。
【００２４】
本例の縦形ＭＯＳＦＥＴは、裏側のドレイン電極１８が導電接触した低抵抗のｎ＋  ドレイン層（コンタクト層）１１の上に形成された第１の並列ｐｎ構造のドレイン・ドリフト部２２と、このドレイン・ドリフト部２２の表面層に選択的に形成された素子活性領域たる高不純物濃度のｐベース領域（ｐウェル）１３ａと、そのｐベース領域１３ａ内の表面側に選択的に形成された高不純物濃度のｎ＋  ソース領域１４と、基板表面上にゲート絶縁膜１５を介して設けられたポリシリコン等のゲート電極層１６と、層間絶縁膜１９ａに開けたコンタクト孔を介してｐベース領域１３ａ及びｎ＋  ソース領域１４に跨って導電接触するソース電極１７とを有している。ウェル状のｐベース領域１３ａの中にｎ＋  ソース領域１４が浅く形成されており、２重拡散型ＭＯＳ部を構成している。なお、２６はｐ＋  コンタクト領域で、また、図示しない部分でゲート電極層１６の上に金属膜のゲート配線が導電接触している。
【００２５】
ドレイン・ドリフト部２２は、素子活性領域たる複数ウェルのｐベース領域１３の直下部分に相当し、基板の厚み方向に配向する層状縦形の第１のｎ型領域２２ａと基板の厚み方向に配向する層状縦形の第１のｐ型領域２２ｂとを繰り返しピッチＰ１で基板の沿面方向へ交互に繰り返して接合して成る第１の並列ｐｎ構造である。いずれかの第１のｎ型領域２２ａは、その上端がｐベース領域１３の挾間領域１２ｅに達し、その下端がｎ＋  ドレイン層１１に接している。挾間領域１２ｅに達する第１のｎ型領域２２ａはオン状態では電路領域であるが、その余の第１のｎ型領域２２ａは概ね非電路領域となっている。また第１のｐ型領域２２ｂは、その上端がｐベース領域１３ａのウェル底面に接し、その下端がｎ＋  ドレイン層１１に接している。
【００２６】
ドレイン・ドリフト部２２の周りは並列ｐｎ構造から成る耐圧構造部（素子周縁部）となっているが、この耐圧構造部は、ドレイン・ドリフト部２２の第１の並列ｐｎ構造に隣接して繰り返しピッチ及び不純物濃度が同じである内周構造部３０と、この内周構造部３０に隣接した第２の並列ｐｎ構造である外周構造部４０とを有する。内周構造部３０に属する第１の並列ｐｎ構造の繰り返しピッチは数ピッチとなっている。外周構造部４０に属する第２の並列ｐｎ構造は、基板の厚み方向に配向する層状縦形の第２のｎ型領域４１と基板の厚み方向に配向する層状縦形の第２のｐ型領域４２とを交互に繰り返して接合して成る。本例では、第２の並列ｐｎ構造での空欠層をより拡がり易くするため、第２の並列ｐｎ構造の不純物濃度は第１の並列ｐｎ構造の不純物濃度よりも低く、また第２の並列ｐｎ構造の繰り返しピッチＰ２は第１の並列ｐｎ構造の繰り返しピッチＰ１よりも狭くなっている。しかし、いずれか一方の条件を満足するだけでも、第２の並列ｐｎ構造での空欠層を拡がり易くできることは言う迄もない。
【００２７】
内周構造部３０及び外周構造部４０の表面には絶縁膜主面には酸化膜（絶縁膜）１２３が形成されている。この酸化膜１２３はその膜厚がドリフト部２２から外周構造部４０にかけて厚くなるように形成されており、内周構造部３０の上では段階的に厚くなっている。即ち、酸化膜１２３は、内周構造部３０の上でドリフト部２２に隣接して形成された最小厚の内周域酸化膜１２３ａと、内周構造部３０の上に形成された中間域酸化膜１２３ｂと、内周構造部３０の上から外周構造部４０にかけて形成された最大厚の外周域酸化膜１２３ｃとを一体的に有し、膜厚段数は２となっている。そして、ソース電極１７から延長され、耐圧構造部の酸化膜１２３の上には内周構造部３０を覆って先端が外周構造部４０の上にまで張り出て成るフィールドプレートＦＰが形成されている。このフィールドプレートＦＰは酸化膜１２３の段差を反映して段差Ｓ１，Ｓ２を有している。内周域酸化膜１２３ａと中間域酸化膜１２３ｂとの段差、即ち、フィールドプレートＦＰの段差Ｓ１は内周構造部３０に属する第１の並列ｐｎ構造の一部分のうちで第１のｐ型領域２２ｂを外側に持つｐｎ接合面の表面側位置Ｔ１に合致している。また、中間域酸化膜１２３ｂと外周域酸化膜１２３ｃとの段差、即ち、フィールドプレートＦＰの段差Ｓ２は内周構造部３０に属する第１の並列ｐｎ構造の一部分のうちで第２のｐ型領域２２ｂを外側に持つｐｎ接合面の表面側位置Ｔ２に合致している。更に、フィールドプレートＦＰの先端Ｓ３は第２の並列ｐｎ構造のうちで第２のｐ型領域４２を外側に持つｐｎ接合面の表面側位置Ｔ３に合致している。
【００２８】
そして、外周構造部４０の外側にはチャネルストッパーとしてｎ型囲繞領域５０が形成され、このｎ型囲繞領域５０の表面側にはストッパー電極５１が導電接触している。
【００２９】
本例の縦形ＭＯＳＦＥＴは耐圧６００Ｖクラスであり、ｎ＋  ドレイン層１１の不純物濃度は２×１０１８ｃｍ−３、第１のｎ型領域２２ａ及び第１のｐ型領域２２ｂの不純物濃度は２．５７×１０１５ｃｍ−３で、その基板深さ（厚さ）は４４μｍ、第１の繰り返しピッチＰ１は１６μｍであって、第２のｐ型領域４１及び第２のｐ型領域４２の不純物濃度は１．２×１０１５ｃｍ−３で、その基板深さ（厚さ）は４４μｍ、第２の繰り返しピッチＰ２は８μｍである。酸化膜１２３の内周域酸化膜１２３ａの膜厚は０．１μｍ、中間域酸化膜１２３ｂの膜厚は０．８μｍ、外周域酸化膜１２３ｃの膜厚は３．０μｍである。
【００３０】
このように、ドレイン・ドリフト部２２の周りの耐圧構造部は、第２の並列ｐｎ構造である外周構造部４０のみから成るのではなく、ドレイン・ドリフト部２２と外周構造部４０との間にドレイン・ドリフト部２２に隣接して繰り返しピッチが当該ドリフト部から引き続き１ピッチ以上外側へ延長された第１の並列ｐｎ構造の一部分である内周構造部３０を有している。このため、ドレイン・ドリフト部２２の隣接周辺部分には第１の並列ｐｎ構造と第２の並列ｐｎ構造との境界の表面位置が存在せず、その境界の表面位置Ｔ４は内周構造部３０と外周構造部４０との間に存在することになる。ドレイン・ドリフト部２２の隣接外周部分Ｔ５では並列ｐｎ構造のチャージバランスの崩れが起こらず、それ故、ドレイン・ドリフト部の隣接外周部分での表面電界を抑制でき、高耐圧化を図ることができる。
【００３１】
また、フィールドプレートＦＰはその先端Ｓ３が内周構造部３０を覆って外周構造部４０の上にまで長く張り出ているため、その先端Ｓ３直下の電界集中部分がドレイン・ドリフト部２２の隣接外周部分から外れて外周構造部４０になるので、内周構造部３０での表面電界を更に抑制でき、一層の高耐圧化を図ることができる。
【００３２】
このとき、酸化膜１２３で十分に耐圧を確保すれば、酸化膜１２３下の並列ｐｎ構造部分での耐圧分担が小さくなる。そうすれば仮に第１と第２の並列ｐｎ構造の境界部分でチャージバランスが崩れたとしても、それによる耐圧の低下分は酸化膜１２３が保持する耐圧で補われるので、素子全体としては影響を受けずに済む。また、フィールドプレートＦＰの先端Ｓ３より外側に位置する耐圧構造部においても、耐圧の分担が小さくなれば表面電界の集中が抑えられる。そこで、酸化膜１２３の膜厚をドリフト部２２側から外周構造部４０側に向けて厚く形成することで、高耐圧化を図ることができる。
【００３３】
ただ、酸化膜１２３は段階的に厚く形成されているため、その膜厚の急変部分でフィールドプレートＦＰには段差Ｓ１，Ｓ２が生じるので、その直下で電界集中が生じる。この問題を解決するため、フィールドプレートＦＰの段差Ｓ１は内周構造部３０に属する第１の並列ｐｎ構造の一部分のうちで第１のｐ型領域２２ｂを外側に持つｐｎ接合面の表面側位置Ｔ１に合致し、フィールドプレートＦＰの段差Ｓ２は内周構造部３０に属する第１の並列ｐｎ構造の一部分のうちで第２のｐ型領域２２ｂを外側に持つｐｎ接合面の表面側位置Ｔ２に合致している。第１のｐ型領域２２ｂは凡そ電位浮遊状態であるが、第１のｐ型領域２２ｂが第１のＮ型領域２２ａよりも外側にあるので、表面側で互いに接近する等電位線のうち高電位側の等電位線を第１のｐ型領域２２ｂの外側へ振り分ける。このため、フィールドプレートＦＰの段差Ｓ１，Ｓ２直下での等電位線同士の密集が解消し、電界集中を有効的に緩和することができ、高耐圧化を図ることができる。
【００３４】
このように、第１の並列ｐｎ構造と第２の並列ｐｎ構造との境界のチャージバランスの崩れによる電界集中やフィールドプレートＦＰの段差Ｓ１，Ｓ２直下の電界集中を緩和できるが、耐圧構造部の外周構造部４０でのフィールドプレートＦＰの先端Ｓ３直下で生じる電界集中も緩和することが必要である。本例では、外周構造部４０の表面側に正規のガードリングを形成する代わりに、第２の並列ｐｎ構造のうちで第２のｐ型領域４２を外側に持つｐｎ接合面の第１主面側位置Ｔ３とフィールドプレートＦＰの先端位置Ｓ３とを合致させてある。第２のｐ型領域４２は凡そ電位浮遊状態であるが、第２のｐ型領域４２が第２のｎ型領域４１よりも外側にあるので、表面側で互いに接近する等電位線のうち高電位側の等電位線を第２のｐ型領域４２の外側へ振り分ける。このため、フィールドプレートＦＰの先端Ｓ３直下での等電位線同士の密集が解消し、電界集中を緩和することができ、高耐圧化を図ることができる。
【００３５】
更に本例では、外周構造部４０を取り囲むｎ型囲繞領域５０と、ストッパー電極５１とが形成されているため、漏れ電流を抑制することができる。
【００３６】
［実施例２］
図３は本発明の実施例２に係る縦形ＭＯＳＦＥＴを示す部分縦断面図である。図３は同じく図１のＡ−Ａ′線に沿って切断した状態を示す縦断面図である。
【００３７】
本例において実施例１の構成と異なる点は、外周構造部４０の第２の並列ｐｎ構造のうちでフィールドプレートＦＰの先端よりも外側に位置する第２のｐ型領域４２は表面側部分４２ａを有し、この表面側部分４２ａは、その不純物濃度が隣接する第２のｎ型領域４１の表面側の不純物濃度に比して高く、しかもその幅寸法が隣接する第２のｎ型領域４１の表面側の幅寸法に比して広くなっているところにある。換言すれば、表面側部分４２ａは、その不純物濃度が第２のｐ型領域４２の不純物濃度に比して高く、またその幅寸法が隣接する第２のｐ型領域４２の幅寸法に比して広くなっている。なお、表面側部分４２ａは不純物濃度が高く、しかも幅寸法を広く形成してあるが、いずれか一方でも構わない。
【００３８】
オフ状態において、第２のｎ型領域４１の表面側が空欠化しても、隣接する表面側部分４２ａは完全には空欠化せず、ｐ型領域としてキャリアが幾分残るため、これがガードリングとして機能し、表面側で互いに接近する等電位線のうち高電位側の等電位線を表面側部分４２ａの外側へ振り分ける。このため、フィールドプレートＦＰの先端よりも外側に位置する耐圧構造部４０での表面電界が緩和し、高耐圧化を図ることができる。
【００３９】
［実施例３］
図４は本発明の実施例３に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略平面図、図５は図４中のＡ−Ａ′線に沿って切断した状態を示す縦断面図である。なお、図４ではドレイン・ドリフト部の１／４を示してある。
【００４０】
本例において実施例１の構成と異なる点は、外側構造部４０の第２の並列ｐｎ構造の繰り返しピッチＰ２は第１の並列ｐｎ構造の繰り返しピッチＰ１と同じになっており、第２の並列ｐｎ構造の不純物濃度は第１の並列ｐｎ構造の不純物濃度よりも十分低くなっているところにある。なお、第２の並列ｐｎ構造の不純物濃度が第１の並列ｐｎ構造の不純物濃度よりも十分低ければ、繰り返しピッチＰ２は繰り返しピッチＰ１よりも広くても構わない。
【００４１】
また本例では、外側耐圧部４０のうちでフィールドプレートＦＰの先端よりも外側に位置する第２のｎ型領域４１の表面側部分４１ａは、その不純物濃度が隣接する第２のｐ型領域４２の表面側の不純物濃度に比して低くなっている。斯かる場合でも、オフ状態において第２のｎ型領域４１の表面側部分４１ａが空欠化しても、隣接する第２のｐ型領域４２の表面側は完全には空欠化せず、ｐ型領域としてキャリアが幾分残るため、これがガードリングとして機能し、表面側で互いに接近する等電位線のうち高電位側の等電位線を第２のｐ型領域４２の表面側部分の外側へ振り分ける。このため、フィールドプレートＦＰの先端よりも外側に位置する耐圧構造部４０での表面電界が緩和し、高耐圧化を図ることができる。
【００４２】
このように本例では、第２の並列ｐｎ構造のうち第２のｐ型領域４２の表面側部分４２ａのように幅広に形成する必要がなく、不純物の調節で済むから、不純物導入マスクを減らすことができる。なお、第２のｐ型領域４２の表面側部分の不純物濃度は第２のｎ型領域４１の表面側部分の不純物濃度よりも高くしても良い。
【００４３】
［実施例４］
図６は本発明の実施例４に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略平面図、図７は図６中のＡ−Ａ′線に沿って切断した状態を示す縦断面図、図８は図６中のＢ−Ｂ′線に沿って切断した状態を示す縦断面図である。
【００４４】
実施例１では、第１の並列ｐｎ構造における繰り返しピッチＰ１の方向と第２の並列ｐｎ構造における繰り返しピッチＰ２の方向とが同方向なっているが、本例では、第１の並列ｐｎ構造における繰り返しピッチＰ１の方向と第２の並列ｐｎ構造における繰り返しピッチＰ２の方向とが直交している。即ち、第１の並列ｐｎ構造の平面的ストライプと第２の並列ｐｎ構造の平面的ストライプとが直交している。ストライプ方向が変わっても、逆電圧印加時に空乏化して耐圧を維持できることにか変わりが無く、またストライプ方向の変わり目でのチャージバランスが崩れた場合でも、内側耐圧部３０が存在しているため、高耐圧化を図ることができる。
【００４５】
なお、本発明は、上記実施例は縦形ＭＯＳＦＥＴ素子について説明したが、縦形ドリフト部を持つ半導体装置一般に適用できることは言う迄もない。
【００４６】
【発明の効果】
以上説明したように、本発明において、ドリフト部の周りの耐圧構造部は、ドリフト部に隣接して繰り返しピッチが当該ドリフト部から引き続き１ピッチ以上外側へ延長された第１の並列ｐｎ構造一部分である内周構造部と、この内周構造部に隣接した第２の並列ｐｎ構造である外周構造部とを有することを特徴としているため、ドリフト部の隣接周辺部分には第１の並列ｐｎ構造と第２の並列ｐｎ構造との境界が存在せず、その境界は耐圧構造部の内周構造部と外周構造部との間に存在することになるため、ドリフト部の隣接外周部分では並列ｐｎ構造のチャージバランスの崩れが起こらず、それ故、ドリフト部の隣接外周部分での表面電界を抑制でき、高耐圧化及び大電流化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施例１に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略平面図である。
【図２】図１中のＡ−Ａ′線に沿って切断した状態を示す縦断面図である。
【図３】本発明の実施例２に係る縦形ＭＯＳＦＥＴを示す部分縦断面図である。
【図４】本発明の実施例３に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略平面図である。
【図５】図４中のＡ−Ａ′線に沿って切断した状態を示す縦断面図である。
【図６】本発明の実施例４に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略平面図である。
【図７】図６中のＡ−Ａ′線に沿って切断した状態を示す縦断面図である。
【図８】図６中のＢ−Ｂ′線に沿って切断した状態を示す縦断面図である。
【図９】縦形ＭＯＳＦＥＴにおけるドリフト部及び素子外周部（耐圧構造部）を示す平面図である。
【図１０】図９中のＡ−Ａ′線に沿って切断した状態を示す縦断面図である。
【図１１】図９中のＢ−Ｂ′線に沿って切断した状態を示す縦断面図である。
【符号の説明】
１１…ｎ＋  ドレイン層（コンタクト層）
１２ｅ…挾間領域
１３ａ…ｐベース領域（ｐウェル）
１４…ｎ＋  ソース領域
１５…ゲート絶縁膜
１６…ゲート電極層
１７…ソース電極
１８…ドレイン電極
１９ａ…層間絶縁膜
２２…ドレイン・ドリフト部
２２ａ…第１のｎ型領域
２２ｂ…第１のｐ型領域
２６…ｐ＋  コンタクト領域
３０…内周構造部
４０…外周構造部
４１…第２のｎ型領域
４１ａ，４２ａ…表面側部分
４２…第２のｐ型領域
５０…ｎ型囲繞領域
５１…ストッパー電極
１２３…酸化膜
１２３ａ…内周域酸化膜
１２３ｂ…中間域酸化膜
１２３ｃ…外周域酸化膜
Ｐ１…第１の並列ｐｎ構造の繰り返しピッチ
Ｐ２…第２の並列ｐｎ構造の繰り返しピッチ
ＦＰ…フィールドプレート
Ｓ１，Ｓ２…段差
Ｓ３…フィールドプレートの先端
Ｔ１〜Ｔ５…ｐｎ接合面の表面側位置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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