(57)【特許請求の範囲】
【請求項１】
誘導負荷部分（Ｌ１）を有する負荷回路内に直列に接続されたパワースイッチトランジスタ（Ｔ１）と、
該パワースイッチトランジスタのゲート−ドレイン経路またはベース−コレクタ経路と並列に接続された転流回路と
を備えているパワースイッチデバイスであって、
該転流回路は、
転流の際に該パワースイッチトランジスタ（Ｔ１）をスイッチオンするための転流端子電圧（ＵＫＬ）を決定する少なくとも１つのツェナーダイオード（Ｄ１ｂ）と、
該ツェナーダイオード（Ｄ１ｂ）と直列かつ逆方向に接続された通常のダイオード（Ｄ２）と、
各転流サイクル（Ｔａｂ）の開始時、または各転流サイクル（Ｔａｂ）の開始時からの調節可能な遅延（Ｔｚ）の後、短時間（Ｔｋ）の間該転流端子電圧（ＵＫＬ）を低減する制御素子（Ｔ２、Ｄ１ａ）と
を有している、パワースイッチデバイス。
【請求項２】
前記転流回路の前記制御素子（Ｔ２、Ｄ１ａ）は、第１のツェナーダイオード（Ｄ１ｂ）と同じ方向で、かつ該第１のツェナーダイオードと直列に接続された第２のツェナーダイオード（Ｄ１ａ）と、該第２のツェナーダイオード（Ｄ１ａ）と並列な制御トランジスタ（Ｔ２）とを有しており、該制御トランジスタは、制御パルス（ＵＳＴ）によって、各転流サイクル（Ｔａｂ）の開始時、または各転流サイクル（Ｔａｂ）の開始時からの調節可能な遅延（Ｔｚ）の後、前記短時間（Ｔｋ）の間、導通するように接続され、その際、該第２のツェナーダイオード（Ｄ１ａ）の第１の端子と第２の端子との間に低インピーダンス接続ブリッジを形成し、該２つのツェナーダイオード（Ｄ１ａ、Ｄ１ｂ）のツェナー電圧の合計は、該端子電圧（ＵＫＬ）を決定する、請求項１に記載のパワースイッチデバイス。
【請求項３】
前記パワースイッチトランジスタ（Ｔ１）は、ＮＭＯＳ電界効果トランジスタである、請求項１または２に記載のパワースイッチデバイス。
【請求項４】
前記制御トランジスタ（Ｔ２）は、ＰＭＯＳ電界効果トランジスタである、請求項１〜３のいずれか１項に記載のパワースイッチデバイス。
【請求項５】
前記パワースイッチデバイス（１）は、負荷（Ｌ１）の一方の側であって、該負荷（Ｌ１）のもう一方の側よりも低い電位（低圧側）を有する負荷（Ｌ１）一方の側に提供される、請求項１〜４のいずれか１項に記載のパワースイッチデバイス。
【請求項６】
前記パワースイッチデバイス（１Ａ）は、負荷（Ｌ１）の一方の側であって、該負荷（Ｌ１）のもう一方の側よりも高い電位（高圧側）を有する負荷（Ｌ１）一方の側に提供される、請求項１〜４のいずれか１項に記載のパワースイッチデバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、誘導負荷部分を有する負荷回路内に直列に位置するパワースイッチトランジスタ、およびこのトランジスタのゲート−ドレイン線およびベース−コレクタ線と並列に位置する転流回路（Ａｂｋｏｍｍｕｔｉｅｒｓｃｈａｌｔｕｎｇ）を備えるパワースイッチデバイスに関する。この転流回路は、転流の際にパワースイッチトランジスタの端子電圧を決定するための少なくとも１つのツェナーダイオード、ならびにこのツェナーダイオードと直列かつ逆方向に位置する通常のダイオードを有する。
【０００２】
【従来の技術】
パワースイッチデバイスの典型的な適用領域は、特に、同期整流器およびスイッチングレギュレータである。ここで、バイポーラパワースイッチトランジスタまたは電界効果パワースイッチトランジスタのどちらかを有するこのようなパワースイッチデバイスは、パワースイッチデバイスが、より低い電位を有する負荷側に位置する、いわゆる低圧側構成（Ｌｏｗ−Ｓｉｄｅ−Ｋｏｎｆｉｇｕｒａｔｉｏｎ）、あるいはパワースイッチデバイスが、より高い電位を有する負荷側に位置する高圧側構成（Ｈｉｇｈ−Ｓｉｄｅ−Ｋｏｎｆｉｇｕｒａｔｉｏｎ）のどちらかである。
【０００３】
集積回路における集積密度が高くなると、同じスイッチオン（Ｅｉｎｓｃｈａｌｔ）抵抗の場合、ＭＯＳ電界効果トランジスタにおいてもまたチップ面積が縮小される。このことは、結果として、特に、誘導負荷を有する負荷回路における転流工程における、最大の耐エネルギー性を小さくする。
【０００４】
添付の図４〜図６は、それぞれ低圧側構成および高圧側構成を用いてパワースイッチデバイスの従来技術を明らかにする。Ｔ１は、パワースイッチトランジスタを表し、この場合、この例示としてＮＭＯＳ電界効果トランジスタである。パワースイッチトランジスタＴ１は、負荷回路において誘導負荷Ｌ１と一列に並んで、しかも図４においては低圧側構成、および図５においては高圧側構成にて位置する。供給電圧Ｖｂｂとアースとの間には、パワースイッチトランジスタＴ１がスイッチオン（ｅｉｎｇｅｓｃｈａｌｔｅｔ）の状態にて、図６に示される負荷Ｌ１における電圧ＵＬ１に至る電流ＩＬ１が流れる。パワースイッチトランジスタＴ１のゲート−ドレインダイオードと並列に位置する、ツェナーダイオードＤ１およびこのツェナーダイオードと逆方向に接続された通常のダイオードＤ２からなる直列接続は、転流回路をなす。この回路において、ツェナーダイオードＤ１は、トランジスタＴ１が、転流の際に導通するように制御される端子電圧ＵＫＬを決定する（図６）。ツェナーダイオードＤ１のツェナー値は、Ｖｂｂの最大動作電圧によって決定される。トランジスタＴ１は、この最大動作電圧にて、導通するように制御されてはならない。ダイオードＤ２は、スイッチオンの状態にて、ゲート−ドレインダイオード線が遮断されるようにする。誘導負荷Ｌ１をスイッチオフした場合に、パワースイッチトランジスタＴ１内で変換された転流エネルギーは、時間で積分された、負荷電流ＩＬ１の値をパワースイッチトランジスタＴ１上の電圧降下と乗算して求められる。この転流エネルギーは、パワースイッチトランジスタＴ１を加熱し、ここで、最大限可能なエネルギー値は、パワースイッチトランジスタＴ１の最大限可能な破壊温度、およびエネルギーが変換される、（パワースイッチトランジスタの）絶対材料体積から求められる。
【０００５】
【発明が解決しようとする課題】
本発明の課題は、所与のチップ面積のパワースイッチデバイスにおいて転流エネルギーが高められ得るようなパワースイッチトランジスタを提示することである。
【０００６】
【課題を解決するための手段】
この課題を解決する、本発明による原理は、転流工程の間、転流を特定の回路技術によって動的に変更するという考え方に基づく。
【０００７】
これを実施するために、本発明によるパワースイッチデバイスの転流回路は、制御素子を有して、各転流サイクルの開始時、または各転流サイクルの開始時からの設定可能な遅延の後、転流端子電圧を短時間の間に低減する。これにより、パワースイッチトランジスタ内で変換された電力は、より大きい期間に割り当てられ、その際、静的な転流電圧が変更されることはない。これによって、転流の第１の瞬間において、パワースイッチトランジスタの電力が小さくなり、その結果、このトランジスタの温度上昇が小さくなる。これによって、エネルギーは、材料上により良好に導かれ得る。
【０００８】
好適な実施形態において、転流回路の制御素子は、第１のツェナーダイオードと同じ方向で、およびこのダイオードと一列に並んで接続される第２のツェナーダイオード、ならびに制御トランジスタを備える。この制御トランジスタは、第２のツェナーダイオードと並列に位置し、および制御インパルスによって上述の短時間の間、導通するように接続され、その際、第２のツェナーダイオードを低オームで繋ぐ（ｕｅｂｅｒｂｒｕｅｃｋｅｎ）。２つのツェナーダイオードのツェナー値は、合計されて、端子電圧にとって決定的な静的ツェナー値を再び決定する。
【０００９】
上述のように、パワースイッチトランジスタは、例えば、ＮＭＯＳ電界効果トランジスタであり得る。その後、制御トランジスタは、ＰＭＯＳ電界効果トランジスタとして実施され得る。あるいは、パワースイッチトランジスタは、さらに、例えば、ＩＧＢＴ等のバイポーラトランジスタであり得る。
【００１０】
上述の特徴およびさらなる本発明による特徴は、以下において、本発明によるパワースイッチデバイスの２つの異なった例示の実施形態を説明する図面を参照して詳細に記載される。
【００１１】
従って、本発明は、以下を提供する。
【００１２】
（１）  誘導負荷部分（Ｌ１）を有する負荷回路内に直列にて位置するパワースイッチトランジスタ（Ｔ１）と、上記パワースイッチトランジスタ（Ｔ１）のゲート−ドレイン線およびベース−コレクタ線と並列に位置する転流回路とを備えるパワースイッチデバイスであって、上記転流回路は、転流の際に上記パワースイッチトランジスタをスイッチオンするための転流端子電圧（ＵＫＬ）を決定する少なくとも１つのツェナーダイオード（Ｄ１ｂ）、ならびに上記ツェナーダイオードと直列かつ逆方向に位置する通常のダイオード（Ｄ２）を有する、デバイスであって、
上記転流回路は、各転流サイクル（Ｔａｂ）の開始時、または上記各転流サイクル（Ｔａｂ）の開始時からの設定可能な遅延（Ｔｚ）の後、上記転流端子電圧（ＵＫＬ）を短時間（Ｔｋ）の間に低減するために、制御素子（Ｔ２、Ｄ１ａ）を有することを特徴とする、パワースイッチデバイス。
【００１３】
（２）  上記転流回路の上記制御素子（Ｔ２、Ｄ１ａ）は、第１のツェナーダイオード（Ｄ１ｂ）と同じ方向で、かつ上記ツェナーダイオードと一列に並んで接続される第２のツェナーダイオード（Ｄ１ａ）、および上記第２のツェナーダイオード（Ｄ１ａ）と並列に制御トランジスタ（Ｔ２）を備え、上記制御トランジスタは、制御インパルス（ＵＳＴ）によって、各転流サイクル（Ｔａｂ）の開始時、または上記各転流サイクル（Ｔａｂ）からの設定可能な遅延（Ｔｚ）の後、上記短時間（Ｔｋ）の間、導通するように接続され、その際、上記第２のツェナーダイオード（Ｄ１ａ）を低オームで繋ぎ、ここで、上記２つのツェナーダイオード（Ｄ１ａ、Ｄ１ｂ）のツェナー電圧の合計は、上記端子電圧（ＵＫＬ）を再び決定することを特徴とする、項目１に記載のパワースイッチデバイス。
【００１４】
（３）  上記パワースイッチトランジスタ（Ｔ１）は、ＮＭＯＳ電界効果トランジスタであることを特徴とする、項目１または２に記載のパワースイッチデバイス。
【００１５】
（４）  上記制御トランジスタ（Ｔ２）は、ＰＭＯＳ電界効果トランジスタであることを特徴とする、項目１〜３のいずれか１項に記載のパワースイッチデバイス。
【００１６】
（５）  上記パワースイッチデバイス（１）は、より低い電位を有する負荷（Ｌ１）側（低圧側）に提供されることを特徴とする、項目１〜４のいずれか１項に記載のパワースイッチデバイス。
【００１７】
（６）  上記パワースイッチデバイス（１Ａ）は、より高い電位を有する負荷（Ｌ１）側（高圧側）に提供されることを特徴とする、項目１〜４のいずれか１項に記載のパワースイッチデバイス。
【００１８】
【発明の実施の形態】
図１および図２に示された本発明によるパワースイッチデバイスの２つの例示の実施例１および１Ａは、それぞれ、低圧側構成および高圧側構成で配置される。
【００１９】
従来のパワースイッチデバイスが記載された図４〜図６にてすでに用いられたものと、同じ素子ならびに電圧および電流値は、図１〜図３にて同じ符号を有する。パワースイッチトランジスタＴ１は、図１および図２に示された両方の構成において、例えば、ＮＭＯＳ電界効果トランジスタである。図１に示されるパワースイッチデバイスは、概して１で、および図２におけるパワースイッチデバイスは、概して１Ａで表される。パワースイッチデバイスの２つの例示の実施形態に用いられた転流回路は、それぞれ、同一である。図４および図５による転流回路のツェナーダイオードＤ１は、本発明による例示の実施形態１および１Ａにおいて、同じ方向に位置する２つのツェナーダイオードＤ１ａおよびＤ１ｂの直列接続と置換される。この２つのダイオードのツェナー値は、合計されて、再び、図４および図５による静的ツェナー値を、従って、転流の際のパワートランジスタのスイッチオンに必要とされる端子電圧を決定する。第２のツェナーダイオードＤ１Ａと並列して、例示の実施例１および１ＡにおいてＰＭＯＳ電界効果トランジスタとして実現される制御トランジスタＴ２が位置する。制御トランジスタＴ２のゲート−ソース−ダイオードに、短時間の制御インパルスＵＳＴが印加される。この制御インパルスは、図３によると、パワースイッチトランジスタＴ１の入力電圧ＵＩＮの立下りエッジ（Ｒｕｅｃｋｆｌａｎｋｅ）と直接的に接続され、すなわち、転流サイクルＴａｂの直接的開始点に接続される。図３ａによると、制御トランジスタＴ２のゲートソースダイオードへの制御インパルスＵＳＴは、制御可能な遅延時間Ｔｚの後、入力電圧ＵＩＮの後のローレベル（Ｒｕｅｃｋｆｌａｅｃｈｅ）に印加される。制御電極ＵＳＴのインパルス幅は、短時間Ｔｋを決定し、他方、転流電圧ＵＫＬは、第２のツェナーダイオードＤ１ａにおけるツェナー電圧ＵＤ１ａだけ低減される。これによって、転流サイクルＴａｂの短時間Ｔｋにおいて、パワースイッチトランジスタＴ１における温度上昇が小さくなるので、エネルギーは、このトランジスタの本体上により良好に導かれ得る。短時間Ｔｋの間、制御トランジスタＴ２は、第２のツェナーダイオードＤ１ａを低オームで繋ぎ、従って、図３および図３ａに表されるように、誘導負荷Ｌ１にて蓄積されるエネルギーは、電流ＩＬ１によって示され、より大きい期間に割り当てられる。これは、電流ＩＬ１の立下りエッジの急傾斜が、短期間Ｔｋの間、他の時間の間よりも小さいことを意味する。
【００２０】
転流端子電圧ＵＫＬが、設定可能な遅延の後に始めて入力電圧ＵＩＮの立下りエッジの後、短期間Ｔｋの間低減される、図３ａを用いて明らかにされれる機能態様によって、最大転流エネルギーの上昇がもう一度生じる。なぜなら、第１の時間Ｔｚにおいて、高い転流電圧によってエネルギーの大きい部分が、予め低減されるからである。次に続く期間Ｔｋにおいて初めて、転流の時間が引き延ばされる。
【００２１】
図１および図２に示される転流回路の素子、すなわち、さらなるツェナーダイオードＤ１ａおよび制御トランジスタＴ２は、容易に、かつ場所を節約しながらパワースイッチトランジスタＴ１と共にパワースイッチデバイスのチップ内に集積され得ることがさらに言及され得る。パワースイッチトランジスタＴ１に対して電界効果トランジスタ、例えば、図１および図２におけるように、本発明の原理から逸脱することなく、ＮＭＯＳ電界効果トランジスタを用いる代わりに、バイポーラトランジスタもまた用いられ得る。類似のことが、制御トランジスタＴ２にも当てはまり、ここで、そのような改変およびその変更されたパラメータ値は、当業者に周知である。
【００２２】
（発明の要旨）
本発明は、誘導負荷部分（Ｌ１）を有する負荷回路内に直列にて位置するパワースイッチトランジスタ（Ｔ１）、およびこのトランジスタのゲート−ドレインおよびベース−コレクタ線と並列に位置する転流回路（ＵＫＬ）を備えるパワースイッチデバイスに関する。この転流回路は、転流の際に該パワースイッチトランジスタをスイッチオンするための端子電圧を決定する少なくとも１つのツェナーダイオード（Ｄ１ｂ）、ならびにこのツェナーダイオードと直列かつ逆方向に位置する通常のダイオード（Ｄ２）を有する。
【００２３】
本発明によるパワースイッチデバイスは、各転流サイクル（Ｔａｂ）の開始時、または各転流サイクル（Ｔａｂ）の開始時からの設定可能な遅延（Ｔｚ）の後、転流端子電圧（ＵＫＬ）を短時間（Ｔｋ）の間に低減するために、転流回路は、制御素子（Ｔ２、Ｄ１ａ）を有することを特徴とする。
【００２４】
【発明の効果】
所与のチップ面積のパワースイッチデバイスにおいて転流エネルギーが高められ得る。
【図面の簡単な説明】
【図１】図１は、本発明によるパワースイッチデバイスの低圧側構成の第１の実施例を示す。
【図２】図２は、本発明によるパワースイッチデバイスの高圧側構成の第２の実施例を示す。
【図３】図３は、第１の図１および図２に示される本発明によるパワースイッチデバイスの機能態様を説明するためのインパルスタイムチャートを示す。
【図３ａ】図３ａは、図１および図２に示されるパワースイッチデバイスの第２の機能態様を説明するためのインパルスタイムチャートを示す。
【図４】図４は、低圧側構成の上述の従来のパワースイッチデバイスを示す。
【図５】図５は、高圧側構成の上述の従来のパワースイッチデバイスを示す。
【図６】図６は、図４または図５に示される公知のパワースイッチデバイスの機能態様を説明するインパルスタイムチャート（上述）を示す。
【符号の説明】
１、１Ａ    パワースイッチデバイス
Ｔ１        パワースイッチトランジスタ
Ｌ１        誘導負荷
ＩＬ１      負荷電流
ＵＬ１      誘導負荷Ｌ１における電圧降下
Ｖｂｂ        供給電圧
Ｒ１        ゲート抵抗
ＵＳＴ        制御電圧
ＵＩＮ        入力電圧
ＵＫＬ        端子電圧
Ｄ１ａ、Ｄ１ｂ  ツェナーダイオード
Ｄ２        ダイオード
ＵＤ１ａ      ツェナーダイオードＤ１ａのツェナー電圧
Ｔａｂ        転流工程の期間
Ｔｋ          転流工程Ｔａｂの開始時の短期間
Ｔｚ          転流工程の開始時からの設定可能な遅延時間
【図１】
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【図２】
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【図３】
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【図３ａ】
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【図４】
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【図５】
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【図６】
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