(57)【特許請求の範囲】
【請求項１】
アドレス信号が複数のデコーダ回路に供給される内部構成を有する集積回路装置において、
前記アドレス信号を所定のタイミングでラッチするアドレス信号発生回路と、
前記アドレス信号発生回路から第１の距離に位置する第１のデコーダ回路と、
前記アドレス信号発生回路から前記第１の距離より遠い第２の距離に位置する第２のデコーダ回路と、
前記アドレス信号発生回路に接続され、前記アドレス信号を伝搬する幹線信号配線と、
前記幹線信号配線の途中から枝分かれし前記第１のデコーダ回路に接続する支線信号配線と、
前記幹線信号配線の途中に設けられ、前記幹線信号配線を伝播してくる前記アドレス信号を反転して波形整形する反転増幅回路と、
前記支線信号配線の途中に設けられ、伝播してくる前記アドレス信号を反転し、前記反転増幅回路より駆動能力が低い反転回路とを有し、
前記幹線信号配線は、前記支線信号配線より信号配線幅が太く、
前記反転増幅回路は、前記支線信号配線の枝分かれ位置と前記第２のデコーダ回路との間に設けられ、前記反転増幅回路の出力信号が前記幹線信号配線を経由して前記第２のデコーダ回路に伝搬し、
前記アドレス信号発生回路から前記第１のデコーダ回路までの反転段数と前記アドレス信号発生回路から前記第２のデコーダ回路までの反転段数とが同じであることを特徴とする集積回路装置。
【請求項２】
請求項１において、前記反転増幅回路及び反転回路は、それぞれ１段のＣＭＯＳインバータで構成され、前記反転増幅回路のＣＭＯＳインバータを構成するトランジスタのサイズが、前記反転回路のＣＭＯＳインバータを構成するトランジスタのサイズよりも大きいことを特徴とする集積回路装置。
【請求項３】
請求項１において、前記信号発生回路は、前記アドレス信号を前記タイミング信号に応答して取り込むゲート手段と、当該取り込まれたアドレス信号をラッチするラッチ手段とを有し、前記ラッチ手段の出力端子が前記幹線信号配線に接続されることを特徴とする集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、２値のアドレス信号等を複数の受信回路に供給する内部回路構成に関し、特に、複数の受信回路に波形整形され且つ到達のタイミングのずれを最小限にすることができる内部回路構成を有する集積回路装置に関する。
【０００２】
【従来の技術】
近年における半導体メモリデバイスは、大容量化の一途をたどっている。そのため、内部のメモリセル領域は複数のブロックに分割され、それぞれのメモリブロックにアドレス信号等が供給される。大容量化に伴い、チップサイズも大型化し、複数に分割されたメモリセル領域に、信号発生回路からアドレス信号等を供給する場合、その信号を伝播する信号配線における遅延、伝播信号の波形のなまりの問題が発生する。チップ上で信号発生回路から遠く離れたメモリセル領域のデコーダ回路に、アドレス信号等を供給する場合、その信号の伝播時間は大きくなり、また信号の波形のなまりが大きくなる。そのため、受信信号を、信号発生回路から近くに配置されるデコーダ回路が受信するアドレス信号波形と同等の波形にして、複数のデコーダ回路の動作を同等にする為に、遠くに配置されたデコーダ回路への信号配線の途中に、波形整形の為の増幅回路が設けられる。
【０００３】
図６は、従来の信号発生回路から複数の受信回路に信号を供給する回路構成例を示す図である。中央部に信号発生回路１が設けられる。この信号発生回路１の出力に接続され、図中左右に延びる幹線信号配線６が設けられ、複数の受信回路２〜５に信号発生回路１の出力信号が供給される。図６の例では、幹線信号配線６の両端に、受信回路２と５が配置され、幹線信号配線６の途中に設けられた支線信号配線７，８に、受信回路３と４が配置される。
【０００４】
受信回路３，４は、信号発生回路１から比較的近距離に配置されるので、信号発生回路１の出力信号がそのまま受信回路３，４に供給される。一方、受信回路２，５は、信号発生回路１から遠距離に配置されるので、幹線信号配線６の途中に、伝播する信号波形を波形整形する為の増幅回路１０，１１がそれぞれ設けられる。これらの増幅回路１０，１１は、２段のインバータ回路で構成され、伝播してきた信号の波形整形をすると共に、その論理レベルを伝播信号と同じにして、受信回路２，５にその波形整形した信号を供給する。従って、受信回路２，５は、近くに配置された受信回路３，４と同じ論理レベルの信号を供給されることになる。
【０００５】
図６の信号発生回路１の例は、伝播すべき信号１２がタイミング信号１３に応答して、トランジスタ１４を介して取り込まれ、２つのインバータからなるラッチ回路１５にラッチされる。そのラッチ回路１５の出力が、インバータ１６により反転されて、幹線信号配線６に供給される。
【０００６】
上記の通り、信号発生回路１から遠距離に配置される受信回路２，５に対しては、波形整形用の増幅回路１０，１１を設けることにより、受信回路２，５は、波形整形された信号を受信することができ、その動作は、受信回路３，４と同等になる。
【０００７】
【発明が解決しようとする課題】
図７は、図６の動作波形図である。図７には、信号発生回路１の出力Ｓ１が、ＬレベルからＨレベルに変化し、更にＬレベルに変化した時の、それぞれの信号Ｓ２〜Ｓ７の波形が示される。信号発生回路１から距離的に離れていない受信回路３，４の受信信号Ｓ３，Ｓ４は、出力信号Ｓ１に対して信号配線６，７，８の伝播遅延時間の遅れを有する。また、幹線信号配線６を伝播してきた信号Ｓ６，Ｓ７は、幹線信号配線６のＲＣ成分によりその信号波形が大きくなまる。そして、各増幅回路１０，１１によりその信号波形が整形され、信号Ｓ２，Ｓ５が、それぞれ遠距離に配置された受信回路２，５に供給される。
【０００８】
信号Ｓ２，Ｓ５は、波形整形されて、信号Ｓ３，Ｓ４と同等の波形となる。従って、それぞれの受信回路２〜５は、同等の動作を行う。但し、増幅回路１０，１１は、それぞれ２段のインバータ回路で構成されるので、そのインバータ回路の遅延時間と長距離の幹線信号配線６による遅延時間との合計時間ΔＴ分だけ、信号Ｓ２，Ｓ５が、信号Ｓ３，Ｓ４から遅れることになる。この様な遅延ΔＴは、受信回路間での動作のずれを招き、好ましくない。
【０００９】
更に、増幅回路１０，１１は、論理レベルを信号Ｓ３，Ｓ４と整合させる為に、２段のインバータで構成する。その分、増幅回路に必要なチップ内の占有面積が増大する。
【００１０】
そこで、本発明の目的は、複数の受信回路に供給される信号のずれを最小限にした集積回路装置を提供することにある。
【００１１】
更に、本発明の目的は、信号発生回路の動作から複数の受信回路の信号受信までの時間をできるだけ短くすると共に、信号発生回路から遠距離に配置された受信回路の受信信号の波形が整形される集積回路装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、送信信号が複数の受信回路に供給される内部構成を有する集積回路装置において、
前記送信信号を生成する信号発生回路と、
前記信号発生回路に接続され、前記送信信号を伝搬する幹線信号配線と、
前記幹線信号配線の途中から枝分かれする支線信号配線と、
前記幹線信号配線の途中に設けられ、前記幹線信号配線を伝播してくる前記送信信号を反転して波形整形する反転増幅回路と、
前記支線信号配線の途中に設けられ、伝播してくる前記送信信号を反転し、前記反転増幅回路より駆動能力が低い反転回路とを有することを特徴とする。
【００１３】
上記の構成によれば、第１の受信回路と第２の受信回路とは、信号発生回路からの出力信号を同じ反転回路の段数を介して供給されるので、それらが受信する信号間のタイミングのずれが少なく抑えられる。
【００１４】
更に、上記の発明において、前記送信信号がアドレス信号であり、前記信号発生回路は、前記アドレス信号を所定のタイミング信号でラッチして前記幹線信号配線に出力し、前記複数の受信回路は、前記アドレス信号を受信してデコードするデコーダ回路であることを特徴とする。
【００１５】
上記の構成によれば、アドレス信号発生回路から供給されるアドレス信号が、複数のデコーダ回路に対して、少ないタイミングのずれを持って供給されるので、複数のデコーダ回路の動作を同等にすることができ、複数のメモリセル間でのアクセスタイミングのバラツキを少なくすることができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面に従って説明する。しかしながら、本発明の技術的範囲がその実施の形態に限定されるものではない。
【００１７】
図１は、本発明の実施の形態例による、信号発生回路から複数の受信回路に信号を供給する回路構成例を示す図である。図６の従来例と同じ部分には同じ引用番号を付している。図１の構成例では、信号発生回路１の出力信号Ｓ１が、幹線信号配線６に供給される。信号発生回路１から近距離に配置された受信回路３，４には、幹線信号配線６から分岐する支線信号配線７、８を介してその信号が供給される。また、幹線信号配線６の信号発生回路１と反対側に、遠距離に位置する受信回路２，５が接続される。
【００１８】
そして、受信回路２，５と支線信号配線７、８との間の幹線信号配線６には、伝播してくる信号Ｓ６，Ｓ７の波形整形の為の１段のインバータからなる反転増幅回路２０，２１がそれぞれ設けられる。従って、受信回路２，５には、信号発生回路１の出力信号Ｓ１の反転論理の信号Ｓ２，Ｓ５が供給される。また、信号発生回路１から近距離に位置する受信回路３，４には、それぞれの支線信号配線７，８に設けられた、論理反転用の反転回路２２，２３を介して、信号Ｓ３，Ｓ４が供給される。この反転回路２２，２３は、反転増幅回路２０，２１と同様に１段のインバータから構成されるが、波形整形の機能は実質的に不要であるので、反転増幅回路２０，２１よりもその駆動能力は小さい。即ち、反転回路２２，２３は、単に、論理を反転するだけの機能を有する。
【００１９】
幹線信号配線６は、支線信号配線７，８に比較すると、その信号配線幅が太い。信号配線幅を太くすることにより、その抵抗値を小さくし、伝播する信号レベルの低下を防止する。しかしながら、幹線信号配線６は、長距離に及ぶので、そこを長距離にわたり伝播する信号の波形は、なまってしまう。そこで、信号発生回路１から遠距離に配置される受信回路２，５のために、信号を供給する幹線信号配線６の途中に、波形整形を行う為の反転増幅回路２０，２１が設けられる。この反転増幅回路２０，２１は、従来例と異なり、１段のインバータ回路で構成されるので、その遅延時間は従来例の回路よりも短くなる。また、この反転増幅回路２０，２１は、その出力側に長い幹線信号配線６が接続されるので、駆動能力が大きい。その結果、受信回路２，５に供給される信号Ｓ２，Ｓ５の波形は、なまりが少ない。
【００２０】
一方、信号発生回路１から近距離に配置される受信回路３，４に対しては、幹線信号配線６を伝播してきた信号のなまりは大きくない。従って、その伝播信号の波形整形の必要性は少ない。但し、受信信号Ｓ３、Ｓ４を、反転増幅回路２０，２１を経由して、受信回路２，５が受信する信号Ｓ２，Ｓ５の論理レベルと整合させる為に、受信回路３，４の手前の支線信号配線７，８に、反転回路２２，２３が設けられる。
【００２１】
信号発生回路１は、従来例と異なり、ラッチ回路１５の出力をそのまま出力信号Ｓ１として幹線信号配線６に供給する。従って、従来の信号発生回路１の出力段のインバータ１６の論理反転機能を、図１の例では、反転増幅回路２０，２１及び反転回路２２，２３が有することになる。その結果、トリガとなるタイミング信号１３の発生から各受信回路２〜５が信号を受信するまでのインバータの段数は、合計２段となる。即ち、近距離にある受信回路３，４にとっては、インバータの段数は変更がなく、遠距離にある受信回路２，５にとっては、２段分だけ少なくなる。
【００２２】
図２は、図１の回路の動作波形図である。信号発生回路１は、２つのインバータで構成されるラッチ回路１５から、出力信号Ｓ１を幹線信号配線６に直接出力する。従って、従来の信号発生回路１の出力とは論理レベルが逆相になっている。図２の例では、出力信号Ｓ１は、ＨレベルからＬレベルへ変化し、更にＬレベルからＨレベルに変化する。それに対して、信号発生回路１から近距離に配置される受信回路３，４に供給される入力信号Ｓ３，Ｓ４は、それぞれの支線信号配線７，８に設けられた反転回路２２，２３により、出力信号Ｓ１とは論理反転したレベルとなる。そして、それらの入力信号Ｓ３，Ｓ４は、出力信号Ｓ１に対して従来例と同程度の遅延時間を有する。
【００２３】
一方、幹線信号配線６を伝播してきた信号Ｓ６，Ｓ７は、図２に示す通り、出力信号Ｓ１の波形をなまらせて遅延させた波形を有する。この信号Ｓ６，Ｓ７は、それぞれ反転増幅回路２０，２１により、論理反転され、波形整形される。その結果、信号発生回路１から遠距離に位置する受信回路２，５に供給される入力信号Ｓ２，Ｓ５は、波形整形されて、ほぼ入力信号Ｓ３，Ｓ４と同等の波形を有する。そして、入力信号Ｓ２，Ｓ５と入力信号Ｓ３，Ｓ４とは、図中ΔＴ１に示す通り僅かな遅延時間のずれを有する。本実施の形態例では、全ての受信回路２〜５に供給される入力信号Ｓ２〜Ｓ５は、信号発生回路１から同じ段数のゲートを通過しているので、従来例の様に、そのゲート数によるタイミングのずれはない。単に、支線信号配線７，８から先の幹線信号配線６における、信号伝播に要する遅延時間分だけ、入力信号Ｓ２，Ｓ５は、入力信号Ｓ３，Ｓ４から遅れるだけである。
【００２４】
しかも、幹線信号配線６に設けた反転増幅回路２０，２１は、インバータ回路１段分だけであるので、その増幅回路により占めるチップ上の面積は、従来例よりも小さくなる。更に、支線信号配線７，８に反転回路２２，２３を設けるが、これらの反転回路であるインバータは、もともと信号発生回路１内に設けられていたものであり、更に、論理反転機能だけをもっぱら有する駆動能力の小さいインバータであるので、それによる占有面積の増大はそれほど大きくない。
【００２５】
図３は、本実施の形態例のメモリデバイスの構成例を示す図である。図３の例では、半導体チップ１００内に、４つのメモリブロックＭＢ０〜ＭＢ３が、チップ１００の上辺に沿って配置される。各メモリブロックＭＢ０〜ＭＢ３には、メインワードデコーダＭＷＤと、その左右に配置されたメモリセル領域ＭＣとを有する。そして、各メモリブロックのメインワードデコーダＭＷＤは、それぞれの対応するプリワードデコーダＰＤ０〜ＰＤ３からプリデコード信号ＰＤＳ０〜ＰＤＳ３を供給される。
【００２６】
チップ１００の底辺に沿って、複数の信号端子３６が配置される。図３の例では、アドレス信号端子３２とコマンド信号端子３４とに供給される信号Ａ00〜Ａ03、／ＷＥ，／ＣＡＳ，／ＲＡＳ，／ＣＳが、内部制御回路３０に供給される。この内部制御回路３０は、例えば、アドレス信号端子３２に供給されたアドレス信号を入力し、コマンド信号端子３４に供給されたコマンド信号をデコードし、それに応じてタイミング信号ｔｒｇを生成する。
【００２７】
図１における信号発生回路１に対応するアドレス信号発生回路１に、入力内部制御回路３０からのアドレス信号と、タイミング信号ｔｒｇとが供給される。アドレス信号発生回路１は、図３の例では４個配置され、その内部構成は、図１に示した構成と同じである。即ち、供給されたアドレス信号をタイミング信号ｔｒｇのタイミングで取り込んでラッチし、そのラッチした信号が、アドレス信号ra00x 〜ra03X として、４本の幹線アドレス信号配線６に出力される。
【００２８】
幹線アドレス信号配線６は、４つのメモリブロックに沿って、チップ１００の両側に延びて配線される。アドレス信号発生回路１は、その幹線アドレス信号配線６の中央部に配置される。各メモリブロックＭＢ０〜ＭＢ３に設けられるプリデコーダＰＤ０〜ＰＤ３は、図１における受信回路に対応する。
【００２９】
アドレス信号ra00x 〜ra03X が、幹線アドレス信号配線６とその信号配線６の途中に設けられた増幅能力を有するインバータ回路２０，２１を経由して伝播し、論理反転され、波形整形されたアドレス信号ra00z 〜ra03z （Ｓ２，Ｓ５）が、アドレス信号発生回路１から遠距離に位置するプリデコーダＰＤ０，ＰＤ３に供給される。また、アドレス信号ra00x 〜ra03X が、幹線アドレス信号配線６と支線アドレス信号配線７，８及びその信号配線７，８の途中に設けられたインバータ回路２２，２３を経由して伝播し、論理反転されたアドレス信号ra00z 〜ra03z （Ｓ３，Ｓ４）が、アドレス信号発生回路１から近距離に位置するプリデコーダＰＤ２，ＰＤ３に供給される。
【００３０】
尚、アドレス信号ra00x 〜ra03X は、活性時にＬレベルになる信号であり、アドレス信号ra00z 〜ra03z は、活性時にＨレベルになる信号である。また、大容量のメモリでは、例えば、アドレス信号の本数は１３本であるが、図３の例では、簡単の為にその一部のアドレス信号のみが示される。
【００３１】
図３の例において、幹線信号配線６は、例えばアルミニウム配線により構成され、その配線幅は０．６μｍである。そして、その配線長は、アドレス信号発生回路１から最も遠いプリデコーダＰＤ０，ＰＤ３まで、例えば７０００μｍである。この場合、反転増幅回路２０，２１を構成するインバータ回路の大きさは、ＰチャネルトランジスタのＷ／Ｌが、例えば１００μｍ／０．３８μｍであり、ＮチャネルトランジスタのＷ／Ｌが、例えば５０μｍ／０．３２μｍである。これにより、Ｐチャネルトランジスタ及びＮチャネルトランジスタは、同程度に十分な駆動能力を有する。それに対して、プリデコーダＰＤ１，ＰＤ２の入力の手前に設けられるインバータ回路２２，２３の、ＰチャネルトランジスタのＷ／Ｌは、例えば５μｍ／０．３８μｍであり、ＮチャネルトランジスタのＷ／Ｌは、例えば２．５μｍ／０．３８μｍである。
【００３２】
図３のメモリデバイスの例でも、幹線アドレス信号配線６の中間位置に、インバータ１段からなる反転増幅回路を設けることで、その波形整形用の増幅器による遅延時間を従来例よりも短くすることができる。従って、近距離にあるプリデコーダＰＤ２，ＰＤ３と遠距離にあるプリデコーダＰＤ０，ＰＤ３にそれぞれ供給される信号のずれを最小限にすることができる。また、インバータ１段であるので、無駄に占有面積を減らすことができる。そして、インバータの段数が減っているのでその分消費電流を節約することができる。
【００３３】
反転増幅回路２０，２１の位置は、支線アドレス信号配線７，８と遠距離にあるプリデコーダＰＤ０，ＰＤ３との間の、ほぼ中間位置が好ましい。反転増幅回路がプリデコーダＰＤ０，ＰＤ３に近い位置に配置されると、反転増幅回路に到達するまでにアドレス信号が大きくなまり、遅延してしまう。また、反転増幅回路がアドレス信号発生回路１に近い位置に配置されると、反転増幅回路から出力される信号が、プリデコーダＰＤ０，ＰＤ３に到達するまで大きくなまってしまう。
【００３４】
図４は、プリデコーダ回路の例を示す図である。プリデコーダ回路に供給されるある組み合わせのアドレス信号ra00z 〜ra03z が、ＮＡＮＤゲート４０に供給される。このアドレス信号が全てＨレベルになると、ＮＡＮＤゲート４０がＬレベルを出力し、インバータ４１により、プリデコーダの出力４２はＨレベルになる。ＮＡＮＤゲート４０及びインバータ４１は、通常のＣＭＯＳ回路で構成される。尚、アドレス信号発生回路１から供給されたアドレス信号ra00z 〜ra03z は、それぞれのプリデコーダ回路内で、それぞれ相補信号ra00z 〜ra03z 、ra00x 〜ra03x に変換され、それらの相補信号の所定の組み合わせが、図４の如きデコーダ回路に供給される。
【００３５】
図５は、反転増幅回路２０，２１の回路例を示す図である。図示される通り、一般的なＣＭＯＳインバータであり、Ｐチャネルトランジスタ４４とＮチャネルトランジスタ４５から構成される。
【００３６】
本発明の信号発生回路と複数の受信回路の適用例は、上記のアドレス信号発生回路とプリデコーダ回路以外にも多くの例が考えられる。
【００３７】
【発明の効果】
以上説明した通り、本発明によれば、一つの信号発生回路が、複数の受信回路に信号を供給するとき、遠距離に位置する受信回路と近距離に位置する受信回路との間の幹線信号配線の途中に、論理反転して波形整形する駆動能力の大きな反転増幅回路を設ける。それと共に、近距離に位置する受信回路には、幹線信号配線から分岐する支線信号配線を介して上記の信号を供給し、その支線信号配線上に論理反転する反転回路を設ける。従って、遠距離に位置する受信回路には、波形整形された信号を供給することできる。また、近距離に位置する受信回路への供給信号と遠距離に位置する受信回路への供給信号とは、同じようにそれぞれ反転回路を通過するので、それらの間の時間的ずれを最小限に抑えることができ、受信回路の動作タイミングをできるだけそろえることができる。しかも、幹線信号配線に設けられる反転増幅回路を１段のインバータで構成することで、信号波形整形回路も小規模にすることができ、チップ上の面積を少なくすることができ、消費電流も少なくすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態例による、信号発生回路から複数の受信回路に信号を供給する回路構成例を示す図である。
【図２】図１の回路の動作波形図である。
【図３】本実施の形態例のメモリデバイスの構成例を示す図である。
【図４】プリデコーダ回路の例を示す図である。
【図５】反転増幅回路２０，２１の回路例を示す図である。
【図６】従来の信号発生回路から複数の受信回路に信号を供給する回路構成例を示す図である。
【図７】図６の動作波形図である。
【符号の説明】
１            信号発生回路
２〜５        受信回路
６            幹線信号配線
７，８        支線信号配線
２０，２１    反転増幅回路
２２，２３    反転回路
【図１】
0004036537.tif 000002
【図２】
0004036537.tif 000003
【図３】
0004036537.tif 000004
【図４】
0004036537.tif 000005
【図５】
0004036537.tif 000006
【図６】
0004036537.tif 000007
【図７】
0004036537.tif 000008