(57)【特許請求の範囲】
【請求項１】
セラミック誘電体でなる基体の両側面に設けられる入力端子、出力端子と、
基体の両端面に設けられた接地端子と、
前記基体の内部に設けられ、基体の両端面の接地端子に両端が接続される少なくとも２層以上のグランド電極と、
前記基体の内部に設けられ、一端が前記入力端子、出力端子にそれぞれ電気的に結合され、かつ相互誘導的に結合される複数のインダクタ電極と、
前記基体の内部の前記各インダクタ電極に対応してそれぞれ設けられてそれぞれＬＣ共振器を構成するキャパシタ電極とを有する積層フィルタにおいて、
前記複数のインダクタ電極は前記基体の両端の接地端子の対向方向に長い直線状をなして両端の接地端子に到達しない範囲にわたり平行に並んで形成され、
前記各インダクタ電極のホット端子側と前記キャパシタ電極とは、ビアホールにより接続され、
前記各インダクタ電極の接地側端部は、ビアホールを介して少なくとも１つのグランド電極に接続され、
前記キャパシタ電極から前記グランド電極に至るインダクタンスが、前記キャパシタ電極と前記インダクタ電極とを接続するビアホールのインダクタンスと、前記インダクタ電極のインダクタンスと、前記インダクタ電極と前記グランド電極とを接続するビアホールのインダクタンスとの和によりなる
ことを特徴とする積層フィルタ。
【請求項２】
請求項１において、
前記各インダクタ電極の接地側端部が、ビアホールを介して、少なくとも１つのグランド電極に対し、前記基体両端の接地端子間のほぼ中央部において接続されてなる
ことを特徴とする積層フィルタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、携帯電話やコードレスホン等の移動体通信機器等の高周波回路に使用される帯域通過フィルタ特性を有する積層誘電体フィルタに関する。
【０００２】
【従来の技術】
図４（Ａ）は従来の積層フィルタの外観図、図４（Ｂ）は外観を示す斜視図、図５（Ａ）は図４（Ｂ）のＥ−Ｅ断面図、図５（Ｂ）はその等価回路図である。この積層フィルタは、図４（Ｂ）に示すように、セラミック誘電体からなるほぼ直方体状をなす基体１の両端面に接地端子２、３を有し、両側面に入力端子４と出力端子５とを有する。
【０００３】
この積層フィルタは、シート積層法やスクリーン印刷法により作製されるものである。図４（Ａ）において、１ａ〜１ｉは誘電体層である。７、８、９はそれぞれ誘電体層１ａ、１ｆ、１ｈ上に形成した内部グランド電極であり、これらは両端が図４（Ｂ）に示す前記接地端子２、３に接続される。１０ａ、１０ｂは誘電体層１ｂ上に形成され、ストリップラインとして作用するインダクタ電極である。
【０００４】
１１ａ、１１ｂは誘電体層１ｄに形成された整合容量電極であり、それぞれ前記入力端子４、出力端子５に接続される。１２は誘電体層１ｃ上に形成され、両端が前記整合容量電極１１ａ、１１ｂに誘電体層１ｄを介して対向して整合容量電極１１ａ、１１ｂどうしを容量的に結合する減衰容量電極である。
【０００５】
１３ａ、１３ｂはそれぞれ整合容量電極１１ａ、１１ｂと、グランド電極８との間に誘電体層１ｅ、１ｆを介して挟まれて対向する第１のキャパシタ電極、１３ｃ、１３ｄはそれぞれ誘電体層１ｇ、１ｈを介してグランド電極８、９間に挟まれて対向する第２のキャパシタ電極である。
【０００６】
前記インダクタ電極１０ａのホット端子側は、ビアホール１４ｅ、１４ｃ、１４ａを介して第２のキャパシタ電極１３ｃおよび第１のキャパシタ電極１３ａに接続される。また、前記インダクタ電極１０ｂのホット端子側は、ビアホール１４ｆ、１４ｄ、１４ｂを介して第２のキャパシタ電極１３ｄおよび第１のキャパシタ電極１３ｂに接続される。インダクタ電極１０ａ、１０ｂのグランド側は、図４（Ｂ）に示した基体１の一端の接地端子２に接続される。このような接続関係は、図５（Ａ）の断面図に示されている。ただし、図５（Ａ）において、１４は一連のビアホール１４ｅ、１４ｃ、１４ａまたは１４ｆ、１４ｄ、１４ｂを示す。
【０００７】
図５（Ｂ）の等価回路図において、前記インダクタ電極１０ａ、１０ｂはそれぞれインダクタンスＬａ２、Ｌｂ２を形成すると共に、互いに相互誘導（Ｍ）的に結合する。また、ビアホール１４ｃと１４ａ（１４ｅはインダクタンスが小さいため無視する。）はインダクタンスＬａ１を構成し、ビアホール１４ｄと１４ｂ（１４ｆはインダクタンスが小さいため無視する。）はインダクタンスＬｂ１を形成する。
【０００８】
従って、入力端子４側に電気的に結合される回路のインダクタンスＬａは、
Ｌａ＝Ｌａ１＋Ｌａ２であり、また、出力端子５側に電気的に結合される回路のインダクタンスＬｂは、
Ｌｂ＝Ｌｂ１＋Ｌｂ２である。
【０００９】
また、整合容量電極１１ａ、１１ｂと第１のキャパシタ電極１３ａ、１３ｂとによりそれぞれ整合容量Ｃｉ、Ｃｉを形成する。また、整合容量電極１１ａ、１１ｂと減衰容量電極１２とにより入力端子４と出力端子５との間の減衰容量Ｃｐを形成する。
【００１０】
また、第１のキャパシタ電極１３ａ、１３ｂとグランド電極８との間でそれぞれ容量Ｃａ１、Ｃｂ１を形成する。また、第２のキャパシタ電極１３ｃ、１３ｄとグランド電極８、９との間でそれぞれ容量Ｃａ２、Ｃａ３とＣｂ２とＣｂ３を形成する。これらの容量Ｃａ１＋Ｃａ２＋Ｃａ３＝Ｃａ、
Ｃｂ１＋Ｃｂ２＋Ｃｂ３＝Ｃｂの各成分がそれぞれ前記インダクタンスＬａ、
Ｌｂの成分に並列に接続されて図５（Ｂ）の等価回路を構成する。
【００１１】
【発明が解決しようとする課題】
積層フィルタは、例えばシート積層法により製造する場合、誘電体層１ａ〜１ｈとなるグリーンシートに所定の電極を形成し、電極が形成されたグリーンシートおよび最上層となる誘電体グリーンシート１ｉとの積層を行うことにより積層素材を得た後、個片に分割する。この積層時における積層ずれと、分割時における切断ずれにより、前記グランド端子２に接続される前記インダクタ電極１０ａ、１０ｂは、電極１０ａ、１０ｂの長さが変化するため、インダクタンスＬａ１、Ｌｂ１と、相互誘導によるインダクタンス（結合値）が変化し、特性がばらつき、歩留りが低いという問題点があった。
【００１２】
本発明は、上記問題点に鑑み、積層ずれや切断すれによるインダクタンス値と結合値の変動を極力おさえ、歩留りの高い積層フィルタを提供することを目的とする。
【００１３】
【課題を解決するための手段】
この目的を達成するため、本発明の請求項１の積層フィルタは、セラミック誘電体でなる基体の両側面に設けられる入力端子、出力端子と、
基体の両端面に設けられた接地端子と、
前記基体の内部に設けられ、基体の両端面の接地端子に両端が接続される少なくとも２層以上のグランド電極と、
前記基体の内部に設けられ、一端が前記入力端子、出力端子にそれぞれ電気的に結合され、かつ相互誘導的に結合される複数のインダクタ電極と、
前記基体の内部の前記各インダクタ電極に対応してそれぞれ設けられてそれぞれＬＣ共振器を構成するキャパシタ電極とを有する積層フィルタにおいて、
前記複数のインダクタ電極は前記基体の両端の接地端子の対向方向に長い直線状をなして両端の接地端子に到達しない範囲にわたり平行に並んで形成され、
前記各インダクタ電極のホット端子側と前記キャパシタ電極とは、ビアホールにより接続され、
前記各インダクタ電極の接地側端部は、ビアホールを介して少なくとも１つのグランド電極に接続され、
前記キャパシタ電極から前記グランド電極に至るインダクタンスが、前記キャパシタ電極と前記インダクタ電極とを接続するビアホールのインダクタンスと、前記インダクタ電極のインダクタンスと、前記インダクタ電極と前記グランド電極とを接続するビアホールのインダクタンスとの和によりなる
ことを特徴とする。
【００１４】
請求項１においては、インダクタ電極の両端がそれぞれキャパシタ電極、グランド電極にそれぞれ基体内部で接続されるので、積層ずれや切断ずれによるインダクタ電極の長さやインダクタ電極間の結合値の変化が小さい。
【００１５】
請求項２の積層フィルタは、請求項１において、
前記各インダクタ電極の接地側端部が、ビアホールを介して、少なくとも１つのグランド電極に対し、前記基体両端の接地端子間のほぼ中央部において接続されてなる
ことを特徴とする。
【００１６】
請求項２においては、インダクタ電極の接地側が、グランド電極の中央部にビアホールにより接続されているので、ビアホールとグランド電極との接続部と基体端部の接地端子との間のインダクタンスの積層ずれや切断ずれによる変化が、ビアホールとグランド電極との接続部を中央部以外に設けた場合よりも小さくなる。
【００１７】
【発明の実施の形態】
図１は本発明による積層フィルタの一実施の形態を示す積層構造図、図２（Ａ）はその図５（Ａ）相当断面図、図５（Ｂ）はその等価回路図である。
【００１８】
図１の積層構造図と図２（Ａ）の断面図において、図４（Ａ）に示した従来の積層構造図と異なる点は、インダクタ電極１０ａ、１０ｂの接地側端部を、ビアホール１５ａ、１５ｂを介してグランド電極７に接続したことにある。各インダクタ電極１０ａ、１０ｂは、基体１の両端の接地端子２、３の対向方向に長い直線状をなして両端の接地端子２、３に到達しない範囲にわたり平行に並んで形成される。また、本実施の形態においては、ビアホール１５ａ、１５ｂを、グランド電極７における接地端子２、３間の中央部に接続している。各インダクタ電極１０ａ、１０ｂのホット端子側は、従来と同様に、それぞれビアホール１４ａ、１４ｃ、１４ｅを介して、あるいはビアホール１４ｂ、１４ｄ、１４ｆを介して、それぞれキャパシタ電極１３ａ、１３ｃと、１３ｂ、１３ｄに接続している。
【００１９】
このような構成とすれば、ビアホール１４ｃと１４ａのインダクタンスをＬａ１、ビアホール１４ｄと１４ｂのインダクタンスをＬｂ１、インダクタ電極１０ａ、１０ｂの各インダクタンスをＬａ２、Ｌｂ２、ビアホール１５ａ、１５ｂの各インダクタンスをＬａ３、Ｌｂ３とすると、入力端子４側の共振回路のインダクタンスＬａ、出力端子５側の共振回路のインダクタンスＬｂはそれぞれ下記のようになる。
Ｌａ＝Ｌａ１＋Ｌａ２＋Ｌａ３
Ｌｂ＝Ｌｂ１＋Ｌｂ２＋Ｌｂ３
ここで、積層工程における積層ずれや積層素材から個片への切断のずれがあっても、インダクタ電極１０ａ、１０ｂは長さの変化を生じないため、インダクタンスＬａ２、Ｌｂ２の値は前記ずれによる影響を受けず、また、ビアホールのインダクタンスＬａ１、Ｌａ２、Ｌｂ１、Ｌｂ２もその影響を受けない。また、インダクタ電極１０ａ、１０ｂの長さが前記ずれの影響を受けないから、相互誘導（Ｍ）の結合度のばらつきも小さくなる。これらのことから、前記ずれによるフィルタ特性のばらつきが小さくなる。
【００２０】
この積層フィルタを接地端子２、３の対向方向に縦幅を３．２ｍｍ、入力端子４、出力端子５の対向方向の横幅を２．５ｍｍ、高さを１．５ｍｍに設定し、従来のように、インダクタ電極１０ａ、１０ｂを接地端子２に接続した場合と、本実施の形態のようにグランド電極７の接地側端部をビアホール１５ａ、１５ｂを介して接地端子２、３間の中央部に接続した場合について、積層ずれまたは切断ずれによる特性の変化を調べた。
【００２１】
図３（Ａ）は、１．９ＧＨｚ帯バンドパスフィルタにおける積層ずれ、切断ずれの量が±０．２ｍｍ変化した場合のフィルタの伝送特性を示す。図２（Ａ）、図５（Ａ）において、インダクタ電極１０ａ、１０ｂのずれは、接地端子２側（左側）へ偏よる方向をプラス、接地端子３側（右側）へ偏よる方向をマイナスとした。図３（Ａ）から分かるように、本発明による場合、従来例に比較して、ずれ量に対する通過帯域の変化が大幅に小さくなる。
【００２２】
また、図３（Ｂ）、（Ｃ）は、バンドパスフィルタの中心周波数ｆｏ、比帯域幅ｗのずれによる変化を示す。中心周波数ｆｏとは、フィルタの伝送特性Ｓ２１と反射特性Ｓ１１との交差する周波数ｆａ、ｆｂ（但し、ｆｂ＞ｆａ）の中心の周波数であり、比帯域幅ｗとは、フィルタの通過帯域ｆｗ（ｆａとｆｂとの差）と中心周波数ｆｏとの比である。下にこれらの関連式を記す。
ｆｏ＝（ｆａ＋ｆｂ）／２
ｆｗ＝ｆｂ−ｆａ
ｗ＝ｆｗ／ｆｏ
図３（Ｂ）に示すように、本発明による場合、ずれ量が±０．２ｍｍの範囲においては、中心周波数ｆｏは殆ど変化しないが、従来例による場合、中心周波数ｆｏが約±０．０８ＧＨｚ程度変化する。
【００２３】
また、図３（Ｃ）に示すように、ずれ量が±０．２ｍｍの範囲においては、従来例の場合、比帯域幅ｗの変化は約±０．０２程度となるが、本発明による場合、比帯域幅ｗの変化は約±０．００８程度と従来例よりはるかに小さくなった。
【００２４】
このように、本発明による場合、積層ずれや切断ずれによる中心周波数や通過帯域幅の変化が従来より大幅に小さくなる。
【００２５】
本発明を実施する場合、ビアホール１５ａ、１５ｂとグランド電極７との接続点は、本実施の形態において示したように、接地端子２、３間のほぼ中央とすることがより好ましい。なぜならば、ビアホール１５ａ、１５ｂとグランド電極７との接続点と接地端子２、３との間に存在するわずかなインダクタンス成分の前記ずれによる変化が、接続点が中央であればより小さくなるからである。
【００２６】
また、減衰容量電極１２を設けない場合にも積層フィルタを構成することは可能であるが、減衰容量電極１２を設けることにより、通過帯域の両側の帯域における減衰量を増大させて特性のよい積層フィルタを得ることが可能となる。
【００２７】
また、整合容量電極１１ａ、１１ｂを設けてキャパシタ電極１３ａ、１３ｂに誘電体層を介して対向させることは、適正な面積並びにキャパシタ電極１３ａ、１３ｂとの間隔をもって整合容量電極を設けることにより、信号の反射を防止するために有効であるが、入力端子４や出力端子５をキャパシタ電極１３ａ、１３ｂにそれぞれ接続する構成も採用可能である。
【００２８】
さらに、図１、図２の実施の形態において、キャパシタ電極は第２のキャパシタ電極１３ｃ、１３ｄのみとしてもよく、さらにまた、キャパシタ電極は入力端子４、出力端子５にそれぞれ電気的に結合されるものとして、３層以上のものを設けてもよい。
【００２９】
【発明の効果】
請求項１によれば、各インダクタ電極が、それぞれ入力端子、出力端子に対してキャパシタ電極を介して接続されると共に、各インダクタ電極のホット端子側と前記キャパシタ電極とは、ビアホールにより接続され、前記各インダクタ電極の接地側端部が、ビアホールを介して１つのグランド電極に接続されてなるので、積層ずれや切断ずれによるインダクタ電極の長さやインダクタ電極間の結合度が小さくなり、中心周波数や通過帯域幅等のフィルタ特性の変化を小さくすることができる。
【００３０】
請求項２によれば、前記各インダクタ電極の接地側端部が、ビアホールを介して少なくとも１つのグランド電極の前記両端の接地端子間のほぼ中央部に接続されているので、積層ずれや切断ずれによるフィルタ特性の変化をさらに小さくすることができる。
【図面の簡単な説明】
【図１】本発明による積層フィルタの一実施の形態を示す積層構造図である。
【図２】（Ａ）は図１の積層フィルタの図５（Ａ）相当断面図、（Ｂ）はその等価回路図である。
【図３】（Ａ）は従来例と本発明の積層ずれや切断ずれによる周波数特性の変化を各ずれ量に対応して示す図、（Ｂ）は従来例と本発明の積層ずれや切断ずれのずれ量に対応した中心周波数特性の変化を示す図、（Ｃ）は従来例と本発明の積層ずれや切断ずれのずれ量に対応した比帯域幅の変化を示す図である。
【図４】（Ａ）従来の積層フィルタの一例を示す積層構造図、（Ｂ）はその外観を示す斜視図である。
【図５】（Ａ）は図４（Ｂ）のＥ−Ｅ断面図、（Ｂ）はその等価回路図である。
【符号の説明】
１：基体、１ａ〜１ｉ：誘電体層、２、３：接地端子、４：入力端子、５：出力端子、７、８、９：グランド電極、１０ａ、１０ｂ：インダクタ電極、１１ａ、１１ｂ：整合容量電極、１２：減衰容量電極、１３ａ、１３ｂ：第１のキャパシタ電極、１３ｃ、１３ｄ：第２のキャパシタ電極、１４ａ〜１４ｆ、１５ａ、１５ｂ：ビアホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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