(57)【特許請求の範囲】
【請求項１】
逆方向読み出し動作を使用して２つの記憶部位を有するＭＯＮＯＳメモリセルをプログラム検証する方法であって、ａ）ＭＯＮＯＳメモリセルの非選択記憶部位上に位置する第１制御ゲートに結合された第１電圧をプログラム動作の場合と同一に維持し、ｂ）前記メモリセルの選択記憶部位上の第２制御ゲートに結合された第２電圧を前記プログラム動作に使用されるより低い値に低下させ、ｃ）前記メモリセルのドレイン拡散領域およびソース拡散領域を分離してフローティングさせ、ｄ）前記メモリセルの前記ドレイン拡散領域電圧および前記ソース拡散領域電圧を等化し、ｅ）前記メモリセルのワードゲート電圧を前記プログラム動作に使用されるより高い第３電圧にバイアスし、ｆ）前記ドレイン拡散領域電圧を前記等化されたドレイン拡散領域電圧およびソース拡散領域電圧よりも低い値に低下し、ｇ）前記ソース拡散領域電圧を基準電圧と比較する、ことを含む方法。
【請求項２】
前記ドレイン拡散領域電圧を第１所定値まで低下させた時、前記ソース拡散領域電圧がほぼ変化しない状態であることを検知することにより、前記選択された記憶部位のしきい値電圧が第２の所定値より高いことを検知することを特徴とする請求項１に記載の方法。
【請求項３】
前記ドレイン拡散領域電圧を第１所定値まで低下させた時、前記ソース拡散領域電圧が低下することを検知することにより、前記選択された記憶部位のしきい値電圧が第２の所定値より低いことを検知することを特徴とする請求項１に記載の方法。
【請求項４】
前記ドレインおよびソース拡散領域をフローティングさせて、平衡に達するまで前記ドレイン拡散領域とソース拡散領域との間で電荷を移動させる請求項１に記載の方法。
【請求項５】
別個の等化トランジスタによりソース電圧とドレイン電圧との等化が行われる請求項１に記載の方法。
【請求項６】
ワード線が前記第３の高電圧に上昇したときにソース電圧とドレイン電圧とが等化される請求項１に記載の方法。
【請求項７】
前記ドレイン拡散領域と前記ソース拡散領域とを等化して結果的に、前記プログラム動作中の前記ドレイン拡散領域電圧の約半分である等化電圧を生じさせる請求項１に記載の方法。
【請求項８】
センス増幅器により前記ソース電圧を前記基準電圧と比較し、前記ソース電圧が一定時間内に前記基準電圧より下に低下しないときに、前記選択記憶部位がプログラムされたと判定する請求項１に記載の方法。
【請求項９】
前記ソース拡散領域電圧と前記基準電圧との比較が、センス増幅器を使用した逆方向読み出し動作である請求項１に記載の方法。
【請求項１０】
順方向読み出し動作を使用して２つの記憶部位を有するＭＯＮＯＳメモリをプログラム検証する方法であって、ａ）前記メモリセルの非選択記憶部位上に位置する第１制御ゲートに結合された第１電圧を、プログラム動作の場合と同一に維持し、ｂ）前記メモリセルの選択記憶部位上の第２制御ゲートに結合された第２電圧を、前記プログラム動作に使用されるより低い値に低下させ、ｃ）前記メモリセルのドレイン拡散領域およびソース拡散領域を分離してフローティングさせ、ｄ）前記メモリセルの前記ドレイン拡散領域電圧および前記ソース拡散領域電圧を等化させ、ｅ）前記メモリセルのワードゲート電圧を前記プログラム動作に使用されるより高い第３の電圧にバイアスし、ｆ）前記ソース拡散領域電圧を前記ドレインおよびソース等化電圧より低い値に低下させ、ｇ）前記ドレイン拡散領域電圧を基準電圧と比較する、ことを含む方法。
【請求項１１】
第１の所定値まで前記ソース拡散領域電圧を低下させた時、前記ドレイン拡散領域電圧がほぼ変らないことを検知して、前記選択記憶部位のしきい値電圧が第２の所定値より高いことを検知する請求項１０に記載の方法。
【請求項１２】
前記ドレインおよびソース拡散領域をフローティングさせて、平衡に達するまで前記ドレイン拡散領域とソース拡散領域との間で電荷を移動させる請求項１０に記載の方法。
【請求項１３】
別個の等化トランジスタによりソース電圧とドレイン電圧との等化が行われる請求項１０に記載の方法。
【請求項１４】
ワード線が前記第３の高電圧に上昇したときにソース電圧とドレイン電圧との等化が発生する請求項１０に記載の方法。
【請求項１５】
前記ドレイン拡散領域と前記ソース拡散領域とを等化して結果的に、前記プログラム動作中の前記ドレイン拡散領域電圧の約半分である等化電圧を生じさせる請求項１０に記載の方法。
【請求項１６】
センス増幅器により前記ドレイン電圧を前記基準電圧と比較し、前記ドレイン電圧が一定時間内に前記基準電圧より下に低下しないときに、前記選択記憶部位がプログラムされたと判定する請求項１０に記載の方法。
【請求項１７】
前記ドレイン拡散領域電圧と前記基準電圧との比較が、センス増幅器を使用した順方向読み出し動作である請求項１０に記載の方法。
【請求項１８】
ＣＨＥプログラミング中に電荷を供給するためにビット線容量を使用して２つの記憶部位を有するＭＯＮＯＳメモリセルをプログラムする方法であって、ａ）前記メモリセルの非選択記憶部位上に位置する第１制御ゲートを第１の高電圧にバイアスし、ｂ）前記メモリセルの選択記憶部位上に位置する第２制御ゲートを第２の高電圧にバイアスし、ｃ）前記第１制御ゲート下の第１拡散領域を零ボルトにバイアスし、ｄ）前記第２制御ゲート下の第２拡散領域を第３の高電圧にバイアスし、ｅ）前記メモリセルのワードゲートを零ボルトにバイアスし、ｆ）前記第１および第２制御ゲートならびに前記第１および第２拡散領域をフローティングさせ、ｇ）前記ワードゲート電圧を所定値に増加させ、ｈ）前記第１および第２拡散領域間の電子の流れにより、前記選択された記憶部位をプログラムする、ことを含む方法。
【請求項１９】
前記第２拡散領域をバイアスして当該第２拡散領域に結合されたビット線に電荷を提供し、それにより、前記ワードゲート電圧が増加したときに前記第１および第２拡散領域の間に前記電子の流れを生じさせる請求項１８に記載の方法。
【請求項２０】
前記第１および第２拡散領域の間の前記電子の流れが、ＣＨＥ注入により前記選択記憶部位をプログラムする請求項１９に記載の方法。
【請求項２１】
前記ワードゲート電圧が前記第１および第２拡散領域の間の等化の範囲を制限し、前記第１拡散領域が、前記ワードゲート電圧から前記ワードゲートのしきい値電圧を引いた値に等しい電圧に達すると、前記電子の流れを防止する請求項２０に記載の方法。
【請求項２２】
前記第１拡散領域がソースであり、前記第２拡散領域がドレインである請求項１８に記載の方法。
【請求項２３】
制御ゲート線の容量結合を使用して２つの記憶部位を有するＭＯＮＯＳメモリセルをプログラム検証する方法であって、ａ）ＣＨＥプログラム動作中にビット線容量を使用して電荷を提供し、前記メモリセルの選択記憶部位をプログラムし、その後、第１制御ゲートに第１充電電圧を付与してフローティングさせ、第２制御ゲートに第２充電電圧を付与してフローティングさせ、第１拡散領域に第３充電電圧を付与してフローティングさせ、第２拡散領域に第４充電電圧を付与してフローティングさせ、ｂ）前記メモリセルのワードゲート電圧をプログラム電圧レベルから高レベルに増加させ、ｃ）前記第３および第４充電電圧を等化させ、ｄ）前記第２拡散領域を前記等化された第３および第４充電電圧よりも低い電圧にバイアスし、ｅ）前記第１拡散領域電圧をセンス増幅器により測定して、前記選択された記憶部位がプログラムされたかどうかを判定する、ことを含む方法。
【請求項２４】
前記第２拡散領域を前記等化された第３および第４充電電圧より低い電圧にバイアスして、前記記憶部位がプログラムされるときに、前記第１拡散領域電圧がほとんどまたは全く変化しないようにした請求項２３に記載の方法。
【請求項２５】
前記第１および第２制御ゲートの制御線を容量結合し、それにより、前記ワードゲート電圧が前記高電圧まで増加したときに、前記第１充電電圧を増加させ、前記第２充電電圧を低下させる請求項２３に記載の方法。
【請求項２６】
前記低下した第２充電電圧から引かれた前記バイアスされた第２拡散領域電圧が目標しきい値電圧に等しい請求項２５に記載の方法。
【請求項２７】
プログラム検証時間を減少するために、前記第２充電電圧から引かれた前記第２拡散領域電圧より目標しきい値電圧を低くしてもよい請求項２５に記載の方法。
【請求項２８】
前記第１拡散領域が前記メモリセルのソースであり、前記第２拡散領域がドレインである。請求項２３に記載の方法。
【請求項２９】
ａ）プログラム動作からプログラム検証動作に切り替えるための手段と、ｂ）プログラムされるセルのドレインおよびソース拡散領域をフローティングさせるためにバイアスを切断する手段と、ｃ）ワードゲートを高電圧にバイアスする手段と、ｄ）基準電圧と比較するソース電圧を測定する手段と、を含み、
前記ドレインおよびソース拡散領域をフローティングさせるためにバイアスを切断する手段が、前記ドレイン／ソース間の電荷移動を平衡となるまで可能にする、２つの記憶部位を有するＭＯＮＯＳメモリセルのためのプログラム検証手段。
【請求項３０】
前記プログラム検証動作に切り替える手段が、ビット線および制御線の充電および放電を最小限にする電圧を選択し、性能を改善する請求項２９に記載のプログラム検証手段。
【請求項３１】
前記測定手段がドレイン電圧を用いて実行される請求項２９に記載のプログラム検証手段。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリに関し、特にツインＭＯＮＯＳフラッシュ・メモリのプログラムおよびプログラム検証に関する。
【０００２】
【従来の技術】
ＭＯＮＯＳフラッシュメモリデバイスでは、データは、制御ゲート下の酸化物−窒化物−酸化物（ＯＮＯ）複合層の窒化物領域に電子として格納される。窒化物領域に電子が存在することによりデバイスのしきい値が増加する。論理「１」のイレーズドセルでは、窒化物領域に電子がほとんどまたは全く捕獲されておらず、論理「０」のプログラムドセルでは、窒化物領域に一定数量範囲の電子が捕獲されている。従来のＭＯＮＯＳメモリでは、窒化物領域内の電子数を制御するために、プログラム動作がプログラム検証サイクルによって中断される。プログラム検証付きプログラム動作のための先行技術の状態図を図１に示す。始めに、チャージポンプを始動し、プログラム動作に必要な電圧をセットアップするために、プログラムセットアップステップ１０１が必要である。プログラムパルスステップ１０２の間、選択されたメモリセルには設定されたプログラム電圧の組み合わせが与えられる。一定時間後、メモリセルのしきい値がプログラム検証ステップ１０３で試験される。メモリセルのしきい値Ｖth(cell)が基準しきい値Ｖth(ref)より大きい場合には、メモリセルがプログラムされているとみなされてプログラムはステップ１０４で完了する。その逆に、選択されたメモリセルのしきい値が充分に高くない場合には、メモリセルはプログラムパルスステップ１０２に戻される。
【０００３】
図２ａは、先行技術におけるプログラムのためのＭＯＮＯＳメモリの電圧状態の一例を示し、図２ｂは、先行技術のプログラム検証におけるメモリの電圧状態の一例を示す。メモリセルは制御ゲート２０２、ソース２０１およびドレイン２０３から成る。電子は制御ゲート下の窒化物領域２０４に格納される。示された電圧は一例にすぎないことに注意されたい。実際の電圧は、プログラムの速度、酸化物の厚さ、メモリセルの寸法など、多くの仕様に依存する。ＣＨＥ（チャネルホットエレクトロン）注入プログラムの場合、約１０Ｖの電圧が制御ゲート２０２に印加され、別の高電圧の約５Ｖがドレイン２０３に印加され、ソース２０１は接地される。
【０００４】
図２ｂを参照すると、プログラム検証は、１つの拡散領域の基準値に対する電圧が、メモリ状態を判定するために測定されるという点で読み出し動作に非常によく似ている。制御ゲート２０２は約２Ｖにバイアスされる。ソース２０１は約１Ｖにバイアスされる。ドレイン２０３は０Ｖにバイアスされる。プログラム状態とプログラム検証状態の間の遷移があるときはいつも、ソースとドレインを交換し、ドレイン２０３の電圧を５Ｖから０Ｖに低下させる必要がある。別のプログラムサイクルが必要な場合、ドレイン２０３は再び５Ｖに上昇される。これは、ドレイン電圧をプログラムサイクルとプログラム検証サイクルとの間で上下させるために余計な電流を必要とすることになるので、非効率的な電荷利用法である。多くのメモリセルのドレインが単一の高容量ビット線に接続されている場合、プログラムとプログラム検証との間の遷移時間が増大する。この遷移時間の増大により、総プログラム動作時間が増大する。
【０００５】
図３は、「逆方向読み出し」と呼ばれる読み出し方法に関して述べた米国特許第６，０１１，７２５号（エイタン：Eitan）に記載された、１つのメモリセル内に２つのメモリ記憶部位３０４、３０５がある、先行技術の二重記憶ＭＯＮＯＳメモリデバイス（ＮＲＯＭと呼ばれる）を示す。選択されたメモリ記憶部位３０５に最も近い拡散領域３０３は、低電圧すなわちソースになる一方、選択されたメモリ記憶部位３０５とは反対側の拡散領域３０１は、高電圧すなわちドレインになる。ドレイン電圧はソース電圧より高くして基板に空乏層を形成することによって、非選択メモリ記憶部位が高しきい値「０」のメモリ状態である場合に格納される可能性のある電荷の影響を「無効」にする。このタイプのＮＲＯＭメモリセルでは、非選択メモリチャネルの電荷の影響を無効にするために非選択メモリ記憶側により高い電圧が必要なので、逆方向読み出しモードでしか作動できない。デバイスが順方向で読み出されると、高いドレイン電圧が選択されたメモリ記憶側の電荷の影響を無効にするので、セルは常に低いＶt「１」のメモリ状態であると感知される。
【０００６】
ツインＭＯＮＯＳセルと呼ばれる別の先行技術の２つの記憶部位を有するＭＯＮＯＳデバイスが、１９９９年１０月２５日出願の米国特許出願第０９／４２６，６９２号に記載されており、これを図４ａに示す。このタイプのメモリセルには、ワードゲート４０２ならびに２つの拡散領域４０１、４０３に加えて、２つの側壁ポリシリコン制御ゲート構造４０６、４０７を備える。図３の制御ゲート３０２とは異なり、図４ａのワードゲート４０２は、自身の下にメモリ窒化物記憶部位を持たない。その代わりに、メモリ記憶部位は側壁ポリシリコン制御ゲート４０６、４０７の下にある。図４ａに示すように、２つの隣接するメモリセル間の２つの側壁ポリシリコンゲートは電気的にひとつに接続されて、１つの制御ゲートを等価的に形作る。追加された制御ゲート４０６、４０７はレベルの高い柔軟性を提供するので、ツインＭＯＮＯＳセルは逆方向および順方向の両方で容易に読み出すことができる。非選択窒化物記憶部位の下のチャネルは、対応した制御ゲートの電圧を、起こり得る最高しきい値電圧よりいくらかだけ増加ことによって、そのチャネルを導通させることができる（これをＶcgオーバーライドと呼び、以後オーバーライドと記す）。ツインＭＯＮＯＳセルは両方向に読み出すことができるが、順方向読み出しは、より低いセル電流、より小さいしきい値マージン、および制限された電圧範囲のため、より低い読み出し性能を持つ。図４ｂは、メモリ窒化物チャネル長が＞５０ｎｍおよび＜５０ｎｍである、選択された窒化物領域のしきい値電圧とドレイン電圧との関係を示す。順方向読み出し中、高レベルＶtセル（「０」）は、より高いドレイン／ソース間電圧でしきい値の低下を招くことが分かる。この効果は、チャネル長が短いほど深刻になる。したがって、「１」および「０」のセル間の適正なしきい値マージンを維持するために、センシング中はドレイン電圧を約０．３〜０．５Ｖより低く維持することが望ましい。
【０００７】
図４ｃは、拡散ビット構成のツインＭＯＮＯＳセルアレイの略図である。各メモリセルは１つのワードゲート、それぞれの下に１つの窒化物記憶部位を有する２つの制御ゲートハーフ、および２つの拡散領域ハーフから成る。このアレイではメモリセルが行と列に配列され、ワードゲートはワード線ＷＬ［０〜１］によって水平方向に共通接続され、拡散領域はビット線ＢＬ［０〜３］によって垂直方向に共通接続され、制御ゲートは制御線ＣＧ［０〜３］によって垂直方向に共通接続される。制御線ＣＧ［０〜３］およびビット線ＢＬ［０〜３］は相互に重ねることができ、約３０％の結合容量を持つ。
【０００８】
高帯域幅のプログラムアプリケーションでは、多くのメモリセルを並列にプログラムすることが望ましい。多くのビット線および制御線をプログラムおよびプログラム検証サイクル間で充電あるいは放電する必要がある場合、チャージポンプおよび電圧調整器に必要な電圧および電流要件が非常に高くなり、電力および総プログラム時間に強く影響する。特に多値記憶メモリでは、しきい値状態間のより厳密な制御を持つために、プログラムおよびプログラム検証のサイクル数は大きくなる。したがって、プログラムとプログラム検証との間の電圧遷移を最小限にすることが望ましい。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、２つの記憶部位を有するＭＯＮＯＳメモリセルを低電圧でプログラミングする方法を提供することである。
本発明の目的はまた、２つの記憶部位を有するＭＯＮＯＳメモリセルのプログラム検証方法を提供することでもある。
本発明のさらなる目的は、プログラム動作とプログラム検証動作との間を効率的に切り換えることである。
本発明の別の目的は、ビット線の充電および放電を最小限にすることによって、プログラムとプログラム検証との間の遷移を最小限にすることである。
本発明の別の目的は、制御ゲート電圧の充電および放電を最小限にすることによって、プログラムとプログラム検証との間の遷移時間を最小限にすることである。
本発明の別の目的は、プログラムおよびプログラム検証に必要な基準電圧の数を最小限にすることである。
本発明の別の目的は、プログラム検証に順方向読み出しを使用することでもある。
本発明の別の目的は、プログラム検証に逆方向読み出しを使用することでもある。
本発明の別の目的は、制御線およびビット線に最小電圧を印加することによって目標しきい値電圧を達成するために、制御ゲート線とビット線との間に容量結合を使用することである。
本発明の別の目的は、プログラムディスターブ（program disturb：プログラム時に非選択ビットの内容が変化してしまうこと）から隣接セルを保護することである。
本発明のさらに別の目的は、負荷トランジスタをソース拡散領域に接続することによって、プログラムセル電流を制御することである。
本発明のさらなる目的は、プログラムおよびプログラム検証のための制御ゲート電圧を同一となるように維持することである。
【００１０】
【課題を解決するための手段】
本発明では、２つの記憶部位を有するＭＯＮＯＳメモリデバイスについて、プログラムとプログラム検証との間と高速に切り替える方法を記載する。プログラムしようとするセルのワードゲートは低電圧にバイアスして、メモリセル電流を数マイクロアンペアに制限する。ドレイン拡散領域は高電圧にバイアスされ、ソース拡散領域は接地される。ドレイン拡散領域は、２つの記憶部位を有するデバイスにおいてプログラムされる記憶部位に近い拡散領域である。記憶部位は制御ゲート下に位置する窒化物領域である。２つの記憶部位を有するデバイスには、２つの制御ゲートおよび分離された２つの窒化物領域がある。非選択制御ゲートは高電圧にバイアスされて、非選択制御ゲート下のメモリ記憶部位の、起こり得る最高しきい値電圧をオーバーライドする。選択制御ゲートはプログラムされる記憶部位上の制御ゲートであり、窒化物記憶部位に電子を注入するために高電圧にバイアスされる。セル電流を制限しかつ制御するために、ソース拡散領域は負荷デバイスに接続することができ、セル電流は低いワードゲート電圧により制御することができる。隣接セルのプログラムディスターブを制御するために、隣接セルの非選択拡散領域の電圧がわずかに増加される。隣接する非選択拡散領域の電圧が増加すると、ゲート対ソース電圧が低下すると共に、隣接する記憶領域のしきい値電圧が増加し、プログラムディスターブからセルが保護される。
【００１１】
本発明のメモリセルをプログラムするために、プログラム検証動作で、プログラムされているセルが充分なプログラム電圧に達したかどうかを判定する必要がある。これを行うために、プログラム動作からプログラム検証動作への、および逆の最小限１回の切り替えがある。セルのプログラミング中に数回の動作切り替えがあり得る。２回の動作に含まれる電圧が実質的に異なる場合、種々の接続線にかなりの充電および放電があり、これは結果として時間遅延を生じさせる。２つの動作間の時間遅延を最小にするために、プログラム中およびプログラム検証中の両方とも、ビット線電圧および制御ゲート電圧はできるだけ同一にされる。また、プログラム検証の１つのバリエーションは、選択された窒化物記憶部位とは反対側の拡散領域に低電圧を印加する「順方向読み出し」を使用する。この「順方向読み出し」動作は、ビット線および制御ゲートの最小限の充電および放電を可能にする。この順方向読み出し法は、窒化物領域下のチャネル長が長く、かつ図４ｂに示すドレイン−ソース電圧の関数であるしきい値電圧の低下が小さいときに、最も効果的である。
【００１２】
ツインＭＯＮＯＳメモリセルの選択窒化物領域をプログラム検証するために、ソースおよびドレインのビット線は、プログラム中の高ドレイン電圧の半分の電圧に等化される。同時に、選択制御ゲート電圧をわずかに低下させ、次いでワード線は高電圧に上昇させて、ワードゲートチャネルを導通させる。最後に、２本のビット線のうちの１本が低電圧に引き下げられる。このビット線に接続されたセンス増幅器は、他のビット線を基準電圧に対して監視する。目標の窒化物領域が充分にプログラムされた場合、電圧は維持され、そうでなければ、それも低下する。検証は、２本のビット線のいずれかの電圧を引き下げるか、あるいはセンス増幅器に接続するかによって、順方向および逆方向のどちらでも実行することができる。
【００１３】
ビット線ＢＬの容量を利用することによって実行される別のプログラム方法を記載する。ツインＭＯＮＯＳメモリのチャネルホットエレクトロン（ＣＨＥ）プログラムの高い注入効率のため、高電圧ドレイン側ビット線の容量に格納された電荷を使用することにより、プログラムを短時間内で充分に完了することができる。プログラム検証は、しきい値電圧範囲を増加させるために、ビット線ＢＬの容量およびビット線と制御ゲート線との間の結合容量を利用することによって実行される。最初に、プログラムのために適正な電圧が制御ゲート線およびビット線に印加される。次いで制御ゲート線およびビット線がフローティングされ、ワード線を低電圧に上昇させてプログラム電流を制限する。ワード線がオンになると、ソースとドレインとの間の全てのチャネルがオンになるので、２つのビット線間に電荷が流れる。しかし、ワード線の低電圧はソースビット線電圧をも制限する。ドレイン側ビット線電圧が特定の点を過ぎて低下すると、注入は停止する。プログラム検証を行うため、ワード線は、両ビット線を中間電圧に等化するために高電圧に上昇される。その後、選択窒化物領域に最も近いビット線は低電圧に引き下げられる。検証動作のしきい値は、選択側の制御ゲート電圧から低ビット線電圧を引くことによって判定される。反対側のビット線の電圧は、ビット線電圧が維持され、かつ低下しないように、選択窒化物領域が充分にプログラムされたかどうかを判定するために監視される。
【００１４】
本発明で記載するプログラムないしプログラム検証シーケンスは、単一窒化物領域に複数のしきい値レベルを格納する高帯域幅プログラムのアプリケーションにも適用することができる。
【００１５】
【発明の実施の形態】
図４ａのメモリセル構造に基づいた、１９９９年１０月２５日出願の米国特許出願第０９／４２６、６９２号のツインＭＯＮＯＳメモリセルのプログラムおよび検証の状態を、図５ａないし図５ｄに示す。メモリセルは１つのワードゲート４０２、左側拡散領域４０１、右側拡散領域４０３、２つの制御ゲート４０６、４０７、および２つの窒化物記憶部位４０４、４０５から成る。左側窒化物記憶部位４０４は、左側制御ゲート４０６下であって、左側拡散領域４０１上のワードゲート４０２の近くに配置される。右側窒化物記憶部位４０５は、右側制御ゲート４０７の下であって、右側拡散領域４０３上のワードゲート４０２の近くに配置される。
【００１６】
図示したプログラム状態が、従来のＭＯＮＯＳデバイスのプログラム電圧より有意に低いことに注目する必要がある。この電圧差は、このツインＭＯＮＯＳデバイスの増強された電子注入機構によるものである。しかし、図示した電圧は概数にすぎないことにも注目する必要がある。実際の電圧は、しきい値のシフト、酸化物およびＯＮＯ膜の厚さ、ドーピングプロファイルなどのプロセスおよび製品仕様要素、ならびにプログラムおよびイレーズ時間仕様に基づいて判定する必要がある。「０」状態のしきい値はＶth＞２．０Ｖであり、「１」状態のしきい値は約０．５Ｖであり、ワードゲート４０２のしきい値は０．５Ｖであると想定する。
【００１７】
図４ａのメモリ断面図に基づき、図５ａは、右側窒化物領記憶部位が選択されたときの本発明の電圧状態を示す。右側窒化物記憶部位４０５をプログラムするために、約５Ｖのドレイン／ソース間電圧をメモリセルに印加する。ＣＨＥ注入の場合、選択された記憶部位に最も近い拡散領域４０３がドレインになる。２つの拡散領域４０１、４０３のうち、右側の拡散領域４０３は約５Ｖの高ドレイン電圧を持つことが決定され、左側の拡散領域４０１は約０Ｖのソースになる。約１Ｖの低ワードゲート電圧は、プログラムセル電流を制限する。左側の制御ゲート４０６は、非選択メモリ記憶部位４０４の、可能な高しきい値状態をオーバーライドするために、約５Ｖの高電圧にバイアスされる。左側制御ゲート電圧は、目標プログラムしきい値が約２．０Ｖである場合、約３Ｖの低電圧であってもプログラム動作が依然として可能であるが、プログラム検証中にプログラムモードとプログラム検証モード間の遷移時間を減少するために使用するのと同じオーバーライド電圧となるように５Ｖの高電圧が選択される。右側制御ゲート４０７は５Ｖにバイアスされる。
【００１８】
図５ｂは、プログラムモードとプログラム検証モード間の遷移中の電圧状態を示す。プログラムモードとプログラム検証モードとの切り替えのときに、高い制御ゲート電圧を、通常の読み出し動作のために低電圧まで放電する必要がないので、チャージポンプ電流およびモード切り替え時間が節約される。代わりに、制御ゲート４０６は５Ｖ近くを維持する。ソース拡散領域４０１およびドレイン拡散領域４０３は、プログラムのために使用される高いドレイン電圧の半分である約２．５Ｖに等化される。同時に、右側制御ゲート４０７の電圧はＶcg_pvに変化し、これは、基板効果（body effect）を考慮に入れると、２．０Ｖの目標しきい値に対して約４Ｖである。左右の拡散領域４０１、４０３の両方の電圧が２．５に安定した後、両拡散領域は図５ｃに示すようにフローティングされる。次いで、２．５Ｖの拡散電圧を容易に通過させるために、ワードゲート４０２は約４Ｖの高電圧に上昇される。ワード線が上昇されるのと同時にビット線を等化することも可能である。プログラム検証シーケンスの最終ステップを図５ｄに示す。右側拡散領域４０３の電圧はＶbl_pvに引き下げられ、これは約１．８Ｖとすることができ、左側拡散領域４０１の電圧が監視される。右側窒化物領域４０５のしきい値が目標の２．０Ｖより大きい場合には、左側拡散領域４０１の電圧は約２．５Ｖを維持する。そうでなく、しきい値が２．０Ｖより低い場合、左側拡散領域４０１の電圧は低下する。２つの拡散領域電圧のうちの低い方が選択窒化物領域と同じ側であるので、読出し方向は逆読出しである。目標プログラムしきい値電圧は、Ｖcg_pvおよびＶbl_pvによって決定される。非零ソース／基板間電圧がＶtarget_thresholdに基板効果を導入することを考慮して、Ｖtarget_threshold≒Ｖcg_pv−Ｖbl_pvである。
【００１９】
図６は、第１実施形態について、図５ａ〜ｄを参照して説明したプログラム検証シーケンスのシミュレーション結果を示す。左側制御ゲートＣＧＬ４０６、右側制御ゲートＣＧＲ４０７、ワードゲートＷＬ４０２、左側ビット線ＢＬＬ（左側拡散領域）４０１、および右側ビット線ＢＬＲ（右側拡散領域）４０３の時間に対する電圧曲線が示されている。左側ビット線ＢＬＬ４０１について、しきい値電圧の効果が示される。
【００２０】
本発明の第２実施形態では、プログラム検証は順方向読み出しで行うことができる。図５ａ〜５ｃに示したプログラムおよび検証シーケンスは同じである。しかし、最後のステップでは、図７の電圧状態が図５ｄのそれにとって代わる。逆方向読み出し中と比較して、順方向読み出しでは、ソースおよびドレイン拡散領域が入れ替わる。選択された窒化物４０５から遠い左側拡散領域４０１の電圧は、Ｖbl_pvに引き下げられる。選択された窒化物領域４０５に近い右側拡散領域４０３の電圧は、しきい値を判定するために監視される。選択窒化物領域４０５のしきい値が２．０Ｖより大きい場合には、右側拡散領域電圧４０３が維持される。順方向読み出しの場合、しきい値電圧はドレイン／ソース間電圧の関数として低下するので、ドレイン／ソース間電圧を０．３から０．５Ｖの間に維持することが重要である。２．０Ｖの目標しきい値を検証するために、Ｖcg_pvはＶbl_pvより２．０Ｖ（それに加えて、基板効果を考慮して多少の追加電圧）大きくしなければならない。
【００２１】
本発明の第３実施形態では、プログラムのシーケンスを図８ａ〜ｂに示し、プログラム検証シーケンスを図８ｃ〜ｄに示す。
【００２２】
図８ａは、図４ａのツインＭＯＮＯＳメモリセルの右側窒化物領域４０５をプログラムするための電圧状態を示す。左側制御ゲート４０６は約５Ｖのオーバーライド電圧にバイアスされる。右側制御ゲート４０７は、約５Ｖの選択プログラム電圧にバイアスされる。左側拡散領域４０１は接地され、右側拡散領域４０３は約５Ｖの高ドレイン電圧に上昇される。選択メモリセルのそれぞれの拡散領域４０１、４０３に接続されたビット線および選択メモリセルの制御ゲート４０６、４０７に接続された制御ゲート線がそれらの適正電圧に安定した後、それらはそれらの電圧供給源から切り離されてフローティングとなる。次いで、ワードゲート４０２に接続されたワード線が上昇され、電子がソースビット線からドレインビット線に流れ始めると、プログラムが開始する。本発明のツインＭＯＮＯＳセルの高いＣＨＥ注入効率は、ソースおよびドレインのＤＣバイアスを実際に行うことなく、高ドレイン電圧ビット線に格納されたエネルギを使用して充分なプログラミングを可能にする。ソースビット線は、ワード線の電圧からワードゲートのしきい値電圧を引いた値である約０．５Ｖを超えて上昇しないので、ワード線電圧もビット線の等化の範囲を制限する。したがって、ソースビット線が０．５Ｖまで上昇し、ドレインビット線が４．５Ｖに低下した後、２つのビット線間を電荷がそれ以上流れず、したがってＣＨＥ注入が停止する。ビット線電圧の変化はまた、２つのフローティング制御ゲート線の電圧にも影響する。ビット線と制御ゲート線との結合比を約３０％と想定した場合、ビット線電圧が０．５Ｖ変化すると、その結果として、０．５＊０．３＝０．１５Ｖの制御ゲート線電圧の変化を生じる。プログラムが停止した後のビット線および制御ゲートの電圧を、図８ｂに示す。
【００２３】
図８ｃにおいて、左右のビット線を中間電圧の約２．５Ｖに等化し、次いでフローティングさせるために、ワードゲート４０２は約４Ｖの高電圧に上昇される。ビット線が２．５Ｖに収束すると同時に、左側制御ゲート４０６が５．７５Ｖに上昇し、右側制御ゲート４０７の電圧が４．２５Ｖに低下するように、制御ゲート電圧は容量結合される。右側制御ゲート４０７のこの電圧は、本発明の第１実施形態のＶcg_pvに等しい。
【００２４】
図８ｄに示すように、右側拡散領域４０３の電圧がＶbl_pvに引き下げられると、次いで、左側拡散領域４０１に接続されたビット線を監視することによって、選択窒化物領域のしきい値が目標しきい値電圧Ｖtarget_threshold（ここでＶtarget_threshold≒Ｖcg_pv−Ｖbl_pv）より大きいかどうかを判定することが可能になる。電圧が維持されるか所与の電圧に対して高いままである場合には、プログラミングは充分であり、そうでない場合、左側拡散領域４０１の電圧は低下する。
【００２５】
第１実施形態にまさる第３実施形態の利点は、Ｖcg_pvを外部からメモリセルに印加する必要が無いことである。代わりに、独自のタイミングシーケンスによって、かつビット線と制御ゲート線との間の容量結合を利用して付加することができる。
【００２６】
図９は、第３実施形態について図８ａ〜ｄによって説明したプログラム検証シーケンスのシミュレーション結果を示す。左側制御ゲートＣＧＬ４０６、右側制御ゲートＣＧＲ４０７、ワードゲートＷＬ４０２、左側ビット線ＢＬＬ４０１、および右側ビット線ＢＬＲ４０３の時間に対する電圧曲線が示されている。左側ビット線ＢＬＬ４０１および左側制御ゲート４０６について、しきい値電圧の効果が示される。
【００２７】
本発明の第１および第３実施形態は、単一窒化物領域に複数のしきい値レベルを格納するための高プログラム帯域幅アプリケーションに適用することができる。式Ｖtarget≒Ｖcg_pv−Ｖbl_pvを適用することによって所望のしきい値を厳密に制御することができる。（注意：ソース／基板間バイアスによる基板効果も考慮する必要がある）。図６および図９のシミュレーションデータに基づいて、Ｖcg_pvまたはＶbl_pvもしくは両方の値を設定することによって、しきい値電圧増分を０．１Ｖ未満の分解能とすることができる。
【００２８】
第１、第２および第３実施形態では、プログラム検証シーケンス中に、左右のビット線の間に接続することのできる別のトランジスタを使用して、ビット線を等化することもできる。このトランジスタのゲートは等化段階中に活性化し、他の全ての時間には非活性化することができる。
【００２９】
第１、第２および第３実施形態では、Ｖcg_pv−Ｖbl_pv＞目標しきい値を設定することによって、プログラム検証時間を減少することができる。不充分にプログラムされたビット線および充分にプログラムされたビット線の電圧は両方とも低下するが、ビット線電圧を基準電圧または基準セルと比較することによって、２つの場合を区別することが可能である。所定の時間内にビット線の電圧が低下しても基準電圧より上に維持される場合、セルは充分にプログラムされている。
【００３０】
本発明の別の実施形態では、プログラム中に隣接セルは、反対側の拡散領域の電圧をわずかに上昇させることによってプログラムディスターブから保護される。図１０は、２つの隣接するメモリセル６０１、６０２の断面図を示す。左側セル６０１の右側選択メモリの記憶部位６０８をプログラムする場合、同一高電圧の制御ゲートおよび高電圧の拡散領域６０５を共有する、隣接セル６０２の隣接メモリの記憶部位６０９は、プログラムディスターブの危険性がある。右側セル６０２の反対側の右側メモリ記憶部位６１０が負のしきい値を持つ場合、隣接する右側セル６０２は電流を通すことができ、それにより隣接する非選択セルのメモリ記憶部位６０９がプログラムされる。隣接するメモリセルの非選択の記憶部位６０９をプログラムディスターブから保護するために、隣接する非選択拡散領域６０６はわずかに高い電圧、約１Ｖにバイアスされる。隣接する非選択拡散領域６０６の電圧増加は、メモリ記憶部位６１０のしきい値を増加するだけでなく、セルのソース電圧をも上昇させる。この拡散電圧が高すぎないこと、あるいはプログラムディスターブが隣接セル６０１に伝搬しないことが重要である。
【００３１】
本発明の別の実施形態では、プログラム中にメモリの電流は、電流負荷トランジスタを左側ソース拡散４０１に接続することによって制御される。
【００３２】
本発明を特に好ましい実施形態に関連して図示し、かつ説明したが、発明の精神および範囲から逸脱することなく、形状および詳細の様々な変形を施すことができることを当業者は理解されるであろう。
【図面の簡単な説明】
【図１】  不揮発性メモリセルをプログラムしかつプログラム検証するために使用される先行技術の方法である。
【図２ａ】  プログラム時の電圧を示す先行技術のＭＯＮＯＳセルの図である。
【図２ｂ】  プログラム検証時の電圧を示す先行技術のＭＯＮＯＳセルの図である。
【図３】  先行技術の二重記憶ＭＯＮＯＳセルの図である。
【図４ａ】  ２つの制御ゲートを持つ先行技術の２つの記憶部位を有するＭＯＮＯＳセルの図である。
【図４ｂ】  ２つの制御ゲートを持つ先行技術の２つの記憶部位を有するＭＯＮＯＳセルのしきい値電圧とドレイン／ソース間電圧との関係を示すグラフである。
【図４ｃ】  ２つの制御ゲートを持つ先行技術の２つの記憶部位を有するＭＯＮＯＳセルの配列の略図である。
【図５ａ】  第１実施形態のプログラム動作の電圧を示す、本発明の２つの記憶部位を有するＭＯＮＯＳセルの図である。
【図５ｂ】  第１実施形態のプログラム検証動作の電圧を示す、本発明の２つの記憶部位を有するＭＯＮＯＳセルの図である。
【図５ｃ】  第１実施形態のプログラム検証動作の電圧を示す、本発明の２つの記憶部位を有するＭＯＮＯＳセルの図である。
【図５ｄ】  第１実施形態のプログラム検証動作の電圧を示す、本発明の２つの記憶部位を有するＭＯＮＯＳセルの図である。
【図６】  第１実施形態のプログラムおよびプログラム検証方法のシミュレーション結果の図である。
【図７】  第２実施形態のプログラム検証の電圧を示す、本発明の２つの記憶部位を有するＭＯＮＯＳセルの図である。
【図８ａ】  第３実施形態のプログラム動作の電圧を示す、本発明の２つの記憶部位を有するＭＯＮＯＳセルの図である。
【図８ｂ】  第３実施形態のプログラム動作の電圧を示す、本発明の２つの記憶部位を有するＭＯＮＯＳセルの図である。
【図８ｃ】  第３実施形態のプログラム検証動作の電圧を示す、本発明の２つの記憶部位を有するＭＯＮＯＳセルの図である。
【図８ｄ】  第３実施形態のプログラム検証動作の電圧を示す、本発明の２つの記憶部位を有するＭＯＮＯＳセルの図である。
【図９】  第３実施形態のプログラムおよびプログラム検証方法のシミュレーション結果の図である。
【図１０】  本発明の２つの隣接する２つの記憶部位を有するＭＯＮＯＳセルの図である。
【符号の説明】
４０１……左側拡散領域、４０２……ワードゲート、４０３……右側拡散領域、４０４、４０５……窒化物記憶部位、４０６、４０７……制御ゲート、
【図１】
0004050048.tif 000002
【図２ａ】
0004050048.tif 000003
【図２ｂ】
0004050048.tif 000004
【図３】
0004050048.tif 000005
【図４ａ】
0004050048.tif 000006
【図４ｂ】
0004050048.tif 000007
【図４ｃ】
0004050048.tif 000008
【図５ａ】
0004050048.tif 000009
【図５ｂ】
0004050048.tif 000010
【図５ｃ】
0004050048.tif 000011
【図５ｄ】
0004050048.tif 000012
【図６】
0004050048.tif 000013
【図７】
0004050048.tif 000014
【図８ａ】
0004050048.tif 000015
【図８ｂ】
0004050048.tif 000016
【図８ｃ】
0004050048.tif 000017
【図８ｄ】
0004050048.tif 000018
【図９】
0004050048.tif 000019
【図１０】
0004050048.tif 000020