(57)【特許請求の範囲】
【請求項１】
ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器であって、
直列に接続され、各々が入力信号をクロック信号に基づいて累算するとともに、累算値が所定値を超えたときオーバーフロー信号を出力する複数の積分器と、
前記複数の積分器に選択的に接続され、各々が対応する積分器のオーバーフロー信号を転送する複数の微分器と、
複数の微分器から転送されたオーバーフロー信号に所定の係数を乗算し、その乗算値を加算して前記変調信号を生成する加算器と、
終段の第一の積分器とその前段の第二の積分器との間に接続され、前記クロック信号を分周することにより得られた分周信号に同期して前記第二の積分器の出力信号を前記第一の積分器に供給する制御回路とを備えるΣΔ変調器。
【請求項２】
請求項１記載のΣΔ変調器において、
前記制御回路は、
前記クロック信号を分周して分周信号を生成する分周回路と、
前記第二の積分器と第一の積分器との間に接続され、前記分周回路の分周信号に同期して前記第二の積分器の累算値を前記第一の積分器に出力するゲート回路とを含むことを特徴とするΣΔ変調器。
【請求項３】
請求項１記載のΣΔ変調器において、
前記制御回路は、
前記クロック信号を分周するための分周比を設定する分周比設定信号を生成する設定手段と、
前記分周比設定信号に基づいて前記クロック信号を分周して分周信号を生成する分周回路と、
前記第二の積分器と第一の積分器との間に接続され、前記分周回路の分周信号に同期して前記第二の積分器の累算値を前記第一の積分器に供給するゲート回路とを含むことを特徴とするΣΔ変調器。
【請求項４】
請求項２記載のΣΔ変調器において、
前記設定手段は、外部から入力されるデータに基づいて前記分周比設定信号を調整可能であることを特徴とするΣΔ変調器。
【請求項５】
請求項２記載のΣΔ変調器において、
前記設定手段は、外部から入力されるデータに基づいて複数ビットの前記分周比設定信号を生成するシフトレジスタを含むことを特徴とするΣΔ変調器。
【請求項６】
請求項２に記載のΣΔ変調器において、
前記分周器は、直列に接続された複数のフリップフロップ回路からなるバイナリーカウンタを含むことを特徴とするΣΔ変調器。
【請求項７】
請求項３乃至５のいずれか１項に記載のΣΔ変調器において、
前記分周器は、
各々が前記分周比設定信号に従って出力信号を生成する複数の直列接続されたフリップフロップ回路を含むバイナリーカウンタと、
前記各フリップフロップ回路の出力信号を合成して前記分周信号を生成する論理回路部とを含むことを特徴とするΣΔ変調器。
【請求項８】
請求項２乃至７のいずれか１項に記載のΣΔ変調器において、
前記ゲート回路は、各々が前記第二の積分器の複数ビットの出力信号の対応するビットと前記分周信号とを受け取る複数のＡＮＤ回路を含むことを特徴とするΣΔ変調器。
【請求項９】
ＰＬＬ回路であって、
請求項１乃至８のいずれか１項に記載のΣΔ変調器と、
ΣΔ変調器に接続され、ΣΔ変調器の変調信号に従って分数分周動作を行う比較分周器とを備えたことを特徴とするＰＬＬ回路。
【請求項１０】
Fractional-NPＬＬ周波数シンセサイザであって、
請求項１乃至８のいずれか１項に記載のΣΔ変調器と、
ΣΔ変調器に接続され、ΣΔ変調器の変調信号に従って分数分周動作を行い、比較信号を生成する比較分周器と、
基準信号を生成する基準分周器と、
前記比較分周器及び前記基準分周器に接続され、前記基準信号と前記比較信号とを比較して位相比較信号を生成する位相比較器とを備えたことを特徴とするFractional-NＰＬＬ周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】  本発明は、ＰＬＬ回路に関し、詳しくはΣΔ変調器を使用したＰＬＬ回路に関するものである。
近年、携帯電話等の移動体通信機器に使用されるＰＬＬ回路は、高集積化、低消費電力化とともに、チャネル切替え速度の向上及びＣ／Ｎ特性の向上が必要となっている。このような要請を満足させるために、ΣΔ変調器を使用したＰＬＬ回路が実用化されている。そして、ΣΔ変調器を使用したＰＬＬ回路において、チャネル切替え速度の向上及びＣ／Ｎ特性をさらに向上させることが必要となっている。
【背景技術】  ＰＬＬ回路のループ特性の重要な特性として、チャネル切替え時間とＣ／Ｎ特性がある。すなわち、任意のロックアップ周波数から別のロックアップ周波数に切替えるために要する時間を短縮し、かつ出力信号周波数に含まれる位相ノイズを低減する必要がある。
このような要求を満足するために、近年ＰＬＬループを構成する比較分周器の分周比を分数としたＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ（ＰＬＬ回路）が実用化されている。このような分数分周型のＰＬＬ回路では、基準信号の周波数を高くすることができるので、チャネル切替え時間とＣ／Ｎ特性の改善に有利であることが知られている。
ところが、分数分周比は整数分周値を時間的に変化させることで、等価的及び平均的に分数値を得ている。すなわち、固定分周値Ｎに対し周期的にＮ＋１分周を行うことにより、等価的に分数分周比を得ている。例えば、１／８分周であれば、８回の分周動作について、７回のＮ分周と１回のＮ＋１分周とを繰り返し、３／８分周であれば、８回の分周動作について、５回のＮ分周と３回のＮ＋１分周とを繰り返す。
しかし、このような分数分周動作により分周された比較信号と基準信号とを位相比較器で比較すると、Ｎ分周とＮ＋１分周とを周期的に繰り返すため、周期的な位相誤差が発生し、この結果、電圧制御発振器の出力信号にスプリアスノイズが発生する。
そこで、分数分周にともなうスプリアスノイズの発生を防止するための一手段として、図１３に示すＭｕｌｔｉ  Ｓｔａｇｅ  Ｎｏｉｓｅ  Ｓｈａｐｉｎｇ（ＭＡＳＨ）型のΣΔ変調器を備えたΣΔＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ１００が提案されている。ΣΔ変調器は、分数分周を行うための分周値を乱数的に変化させて、スプリアスノイズの発生を防止するための一手段である。
図１３において、発振器１は水晶振動子の発振に基づく固有周波数の基準クロック信号を基準分周器２に出力する。基準分周器２はカウンタ回路で構成され、あらかじめ設定された分周比に基づいて、基準クロック信号を分周することにより生成された基準信号ｆｒを位相比較器３に出力する。
位相比較器３には、比較分周器４から比較信号ｆｐが入力される。そして、位相比較器３は基準信号ｆｒと比較信号ｆｐとの位相差に応じたパルス信号をチャージポンプ５に出力する。
チャージポンプ５は、位相比較器３から出力されるパルス信号に基づいて、出力信号をローパスフィルタ（ＬＰＦ）６に出力する。
この出力信号は、直流成分にパルス成分が含まれたものであり、その直流成分はパルス信号の周波数変動にともなって変化し、パルス成分はパルス信号の位相差に基づいて変化する。
ＬＰＦ６は、チャージポンプ５の出力信号を平滑して高周波成分が除去された出力信号を電圧制御発振器（ＶＣＯ）７に制御電圧として出力する。
ＶＣＯ７は、制御電圧に応じた周波数を有する出力信号ｆｖｃｏを外部回路に出力するとともに、比較分周器４に出力する。
比較分周器４の分周比は、ΣΔ変調器８により任意に変化するように設定される。
ΣΔ変調器８は、ｎビットの積分器（Σ）９ａ〜９ｃと、フリップフロップ回路で構成される微分器（Δ）１０ａ〜１０ｆと、加算器１１とからなる３次の変調器として構成される。積分器９ａ〜９ｃ、微分器１０ａ〜１０ｆは、比較分周器４から入力される比較信号ｆｐをクロック信号として用いて動作する。
積分器９ａにはΣΔ変調器８の分子値Ｆが外部装置（図示せず）から入力される。積分器９ａはクロック信号に基づいて入力値Ｆを累算し、その累算値が分母値（モジュロ値）Ｑより大きくなると、オーバーフロー信号ＯＦ１を出力する。そして、オーバーフロー後、積分器９ａは累算値から分母値Ｑを除算し、さらに入力値Ｆの累算を継続する。
分母値（モジュロ値）Ｑは、２ｎで設定されており、分子値Ｆは、分母値Ｑの累乗数ｎに対し、ｎ−１ビットのデジタル信号で入力される。積分器９ａ〜９ｃの分母値Ｑは同一値で例えば１０２４であり、分子値Ｆは３０である。
積分器９ａのオーバーフロー信号ＯＦ１は、微分器１０ａ，１０ｂを介して加算器１１に入力信号ａとして供給される。また、積分器９ａの累算値Ｘ１は積分器９ｂに供給される。
積分器９ｂは、累算値Ｘ１の入力信号の累算動作を行い、その累算値Ｘ２を積分器９ｃに出力する。また、積分器９ｂから出力されるオーバーフロー信号ＯＦ２は、微分器１０ｃを介して加算器１１に入力信号ｂとして供給され、微分器１０ｃ，１０ｄを介して加算器１１に入力信号ｃとして供給される。
積分器９ｃは、累算値Ｘ２の入力信号の累算動作を行い、オーバーフロー信号ＯＦ３を出力する。そのオーバーフロー信号ＯＦ３は、加算器１１に入力信号ｄとして供給され、微分器１０ｅを介して加算器１１に入力信号ｅとして供給され、微分器１０ｅ，１０ｆを介して加算器１１に入力信号ｆとして供給される。
微分器１０ａ，１０ｂ，１０ｄは、クロック信号に従う微分器１０ｃ，１０ｅ，１０ｆの動作による各入力信号ａ〜ｆのタイミングのずれを補正するために挿入されている。
加算器１１は、入力信号ａ〜ｆに基づいて、
（＋１）ａ＋（＋１）ｂ＋（−１）ｃ＋（＋１）ｄ＋（−２）ｅ＋（＋１）ｆ
という演算を行う。各入力信号ａ〜ｆに乗算される係数は、パスカルの三角形に基づいて設定される。
図７は、上記のような加算器１１の演算動作による演算結果（＋Ｎを除く）を示す。同図に示すように、加算器１１は＋４〜−２の間で任意に変化する乱数を生成する。
加算器１１には、あらかじめ設定されている固定分周比Ｎが入力される。そして、加算器１１は、固定分周比Ｎに対し上記演算結果を加算して比較分周器４に出力する。
このような加算器１１の動作により、比較分周器４に入力される分周比は、固定分周比Ｎに対し、例えばＮ，Ｎ＋１，Ｎ，Ｎ−２，Ｎ＋３，Ｎ−１，，Ｎ＋４，Ｎ−１というように乱数的に変化する。
すると、比較分周器４では、加算器１１から出力される分周比に基づいて平均的に分数分周動作が行われることになる。
図７は、図１３に示す３次のΣΔ変調器８の加算器１１から出力される演算値である乱数の例を示す。また、図１０は２次のΣΔ変調器において生成される乱数例を示す。両図に示すように、ΣΔ変調器の次数が増大するにつれて、ΣΔ変調器の出力信号の振れ幅が増大され、比較分周器４での分周比の変調幅が増大される。
図１５は、上記のような３次のΣΔ変調器を使用したＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ１００の出力信号の周波数スペクトラムを示し、図１４は２次、図１６は４次のΣΔ変調器を使用したＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザの出力信号の周波数スペクトラムを示す。
ΣΔ変調器の次数を増大させると、図１４〜図１６の比較によりわかるように、ＰＬＬループのロックアップ動作時におけるノイズレベルが増大して、Ｃ／Ｎ特性が悪化するという問題点がある。
一方、次数を減少させると、Ｃ／Ｎ特性が向上する。しかし、ΣΔ変調が不安定で、出力信号に悪影響を及ぼすという問題点がある。
【発明の開示】
本発明の目的は、次数を減少させることなく、比較分周器での変調幅を減少させ得るΣΔ変調器を提供することにある。
本発明の第１の態様において、ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器が提供される。ΣΔ変調器は、直列に接続され、各々が入力信号をクロック信号に基づいて累算するとともに、累算値が所定値を超えたときオーバーフロー信号を出力する複数の積分器と、前記複数の積分器に選択的に接続され、各々が対応する積分器のオーバーフロー信号を転送する複数の微分器と、複数の微分器から転送されたオーバーフロー信号に所定の係数を乗算し、その乗算値を加算して前記変調信号を生成する加算器とを含む。終段の第一の積分器とその前段の第二の積分器との間には、前記クロック信号を分周することにより得られた分周信号に同期して前記第二の積分器の出力信号を前記第一の積分器に供給する制御回路が接続される。
【図面の簡単な説明】    図１は、本発明の一実施の形態の３次のΣΔ変調器を有するＰＬＬ周波数シンセサイザの概略的なブロック図である。
図２は、図１の３次のΣΔ変調器の制御回路を示すブロック図である。
図３は、図２のゲート回路の具体的構成を示す図である。
図４は、図２の分周器の概略的なブロック図である。
図５は、図４のフリップフロップ回路の出力信号を示す説明図である。
図６は、分周器から出力される分周信号を示す説明図である。
図７は、従来例の３次のΣΔ変調器の変調出力の変調幅の例を示す説明図である。
図８は、本発明の３次のΣΔ変調器の変調出力の変調幅の例を示す説明図である。
図９は、本発明の３次のΣΔ変調器の変調出力の変調幅の例を示す説明図である。
図１０は、２次のΣΔ変調器の変調出力の変調幅の例を示す説明図である。
図１１は、従来の３次のΣΔ変調器を有するＰＬＬ周波数シンセサイザの出力信号のシミュレーションを示す説明図である。
図１２は、本発明の３次のΣΔ変調器を有するＰＬＬ周波数シンセサイザの出力信号のシミュレーションを示す説明図である。
図１３は、従来の３次のΣΔ変調器を有するＰＬＬ周波数シンセサイザの概略的なブロック図である。
図１４は、２次のΣΔ変調器を有するＰＬＬ周波数シンセサイザの出力信号の周波数スペクトラムを示す説明図である。
図１５は、３次のΣΔ変調器を有するＰＬＬ周波数シンセサイザの出力信号の周波数スペクトラムを示す説明図である。
図１６は、４次のΣΔ変調器を有するＰＬＬ周波数シンセサイザの出力信号の周波数スペクトラムを示す説明図である。
【発明を実施するための最良の形態】  図１には、本発明の一実施の形態のΣΔＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ２００が示されている。この実施の形態は、図１３に示す従来例のΣΔ変調器８に制御回路１２を追加したものであり、その他の構成は前記従来例と同様である。
周波数シンセサイザ２００は、発振器１、基準分周器２、位相比較器３、比較分周器４、チャージポンプ５、ＬＰＦ（ローパスフィルタ）６、電圧制御発振器（ＶＣＯ）７、及び３次のΣΔ変調器５０を含む。
３次のΣΔ変調器５０は、３個の積分器９ａ〜９ｃ、６個の微分器１０ａ〜１０ｆ、加算器１１及び制御回路１２を含む。そして、積分器９ａ〜９ｃ及び微分器１０ａ〜１０ｆは、図１３に示す従来例と同様に動作し、加算器１１には入力信号ａ〜ｆが入力される。
加算器１１は、入力信号ａ〜ｆに基づいて、
（＋１）ａ＋（＋１）ｂ＋（−１）ｃ＋（＋１）ｄ＋（−２）ｅ＋（＋１）ｆ
という演算を行う。各入力信号ａ〜ｆに乗算される係数は、前記従来例と同様にパスカルの三角形に基づいて設定される。
前記加算器１１は、上記のような演算式の入力に基づいて自動的に論理合成を行う公知の自動論理合成装置により設計される。
加算器１１は、上記演算結果に外部装置（図示しない）から入力される固定分周比Ｎを加算し、その演算値を比較分周器４に出力する。即ち、加算器１１からＮ＋４〜Ｎ−２の間で任意に変化する乱数が出力される。
前記制御回路１２は、前記積分器９ｂ，９ｃ間に介在され、比較分周器４から入力される比較信号ｆｐをクロック信号として動作する。そして、そのクロック信号をあらかじめ設定された分周比で分周し、その分周信号に基づいて、積分器９ｂから出力される累算値Ｘ２を積分器９ｃに出力する。
次に、前記制御回路１２の具体的構成を説明する。図２に示すように、制御回路１２は積分器９ｂ，９ｃ間に介在されるゲート回路１３と、シフトレジスタ１４及び分周器１５を備える。
前記シフトレジスタ１４は、外部から入力されるクロック信号ＣＫと、データｄａｔａと、イネーブル信号ＬＥとに基づいて、複数ビットの分周比設定信号Ｙ１〜Ｙｎを生成し、前記分周器１５に出力する。
前記分周器１５は、前記比較分周器４から入力される比較信号ｆｐを分周比設定信号Ｙ１〜Ｙｎに基づいて分周し、その分周信号Ｚを前記ゲート回路１３に出力する。
前記分周器１５の具体的構成を図４に従って説明する。分周器１５は、直列に接続される複数段のフリップフロップ回路１６ａ〜１６ｄと、各フリップフロップ回路１６ａ〜１６ｄの出力信号ＦＦＬ１〜ＦＦＬ４に基づいて分周信号Ｚを生成する論理回路部１７とを備える。フリップフロップ回路１６ａ〜１６ｄは、通常のバイナリーカウンタを構成する。
初段のフリップフロップ回路１６ａには比較信号ｆｐが入力され、次段のフリップフロップ回路１６ｂ〜１６ｄにはその前段のフリップフロップ回路１６ａ〜１６ｃの出力信号ＦＦ１〜ＦＦ３が入力される。
図５に示すように、フリップフロップ回路１６ａは比較信号ｆｐを１分周した出力信号ＦＦ１を出力し、フリップフロップ回路１６ｂはフリップフロップ回路１６ａの出力信号ＦＦ１を２分周した出力信号ＦＦ２を出力し、フリップフロップ回路１６ｃはフリップフロップ回路１６ｂの出力信号ＦＦ２を２分周した出力信号ＦＦ３を出力し、フリップフロップ回路１６ｄはフリップフロップ回路１６ｃの出力信号ＦＦ３を２分周した出力信号ＦＦ４を出力する。
従って、フリップフロップ回路１６ｃは比較信号ｆｐを４分周した出力信号ＦＦ３を出力し、フリップフロップ回路１６ｄは比較信号ｆｐを８分周した出力信号ＦＦ４を出力する。
前記フリップフロップ回路１６ａ〜１６ｄには、前記分周比設定信号Ｙ１〜Ｙ４がそれぞれ入力され、分周比設定信号Ｙ１〜Ｙ４がＨレベルとなるとき、出力信号ＦＦＬ１〜ＦＦＬ４を前記論理回路部１７に出力する。前記出力信号ＦＦ１〜ＦＦ４と、出力信号ＦＦＬ１〜ＦＦＬ４とは同相の信号である。
従って、例えば分周比設定信号Ｙ１，Ｙ２のみがＨレベルとなると、出力信号ＦＦＬ１，ＦＦＬ２のみが論理回路部１７に出力される。また、分周比設定信号Ｙ１〜Ｙ４により、出力信号ＦＦＬ１〜ＦＦＬ４を任意の組み合わせで論理回路部１７に出力可能である。
前記論理回路部１７は、各フリップフロップ回路１６ａ〜１６ｄの出力信号ＦＦＬ１〜ＦＦＬ４に基づいて比較信号ｆｐをＮ分周した分周信号Ｚを生成して出力する。
例えば、フリップフロップ回路１６ａのみから論理回路部１７に出力信号ＦＦＬ１が出力されると、図６に示すように、論理回路部１７から出力される分周信号Ｚ１は比較信号ｆｐを１分周した信号、すなわち比較信号ｆｐと同相となり、フリップフロップ回路１６ａ，１６ｂのみから論理回路部１７に出力信号ＦＦＬ１，ＦＦＬ２が出力されると、分周信号Ｚ３は比較信号ｆｐを３分周した信号となる。
このような構成により、分周比設定信号Ｙ１〜Ｙ４を適宜設定することにより、図４に示す構成では分周器１５から出力される分周信号Ｚの分周比は、１〜１５の範囲で任意に設定可能である。また、フリップフロップ回路の段数を増大させることにより、さらに多様な分周比を設定することも可能である。
前記ゲート回路１３には、前記積分器９ｂから出力される累算値Ｘ２と、前記分周信号Ｚが入力される。累算値Ｘ２は、例えば１０ビットの信号Ｋ１〜Ｋ１０である。
そして、ゲート回路１３では、図３に示すように、各信号Ｋ１〜Ｋ１０及び分周信号ＺがＡＮＤ回路１８にそれぞれ入力される。従って、分周信号ＺがＨレベルとなるときに限り、累算値Ｘ２がゲート１３を介して積分器９ｃに出力される。
次に、上記のように構成されたΣΔ変調器５０の動作を説明する。シフトレジスタ１４から出力される分周比設定信号Ｙ１〜Ｙ４により、分周器１５のフリップフロップ回路１６ａ，１６ｂのみから出力信号ＦＦＬ１，ＦＦＬ２が論理回路部１７に出力されると、分周器１５は比較信号ｆｐを３分周した分周信号Ｚ３をゲート回路１３に出力する。
すると、ゲート回路１３は積分器９ｂから出力される累算値Ｘ２を比較信号ｆｐの３周期に１回の割合で積分器９ｃに出力し、それ以外のときはオール０を出力する。この結果、積分器９ｃでの累算動作は、比較信号ｆｐの３周期の間に１回のみとなるため、積分器９ｃから出力されるオーバーフロー信号ＯＦ３の頻度が低下する。
このような動作により、図８に示すように、加算器１１で生成される乱数は、図１３に示す通常の３次のΣΔ変調器で生成される乱数に比して、＋４となることがなくなって振れ幅が縮小され、かつ＋３あるいは−２となる頻度が低下する。
図９は、分周器１５の分周比を９とした場合に加算器１１で生成される乱数を示す。この場合には、＋３あるいは−２となる頻度がさらに低下する。
図１０は、分周器１５の分周比をさらに増大させてほぼ∞とした場合を示す。この場合には、２次のΣΔ変調器で生成される乱数に限りなく近づく。
また、分周器１５の分周比を１とした場合には、図７に示す通常の３次のΣΔ変調器で生成される乱数となる。
図１１は、従来の３次のΣΔ変調器を使用したＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザの出力信号のノイズ成分をシミュレーションにより求めたものであり、図１５に示す周波数スペクトラムのＡ部に相当する。
図１２は、図１に示す本実施の形態の３次のΣΔ変調器を使用したＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザの出力信号のノイズ成分をシミュレーションにより求めたものである。
図１１及び図１２の比較からわかるように、本実施の形態では従来例に比してノイズ成分を全体的に約５ｄＢ減衰させることができる。
本実施の形態のΣΔ変調器及びΣΔＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザでは、次に示す作用効果を得ることができる。
（１）ΣΔ変調器５０の出力信号に基づいて、比較分周器４で分数分周動作を行うことができる。従って、基準信号ｆｒを高周波数化することができるので、チャネル切替え速度すなわちＰＬＬ回路の出力信号ｆｖｃｏのロックアップ速度の高速化及びＣ／Ｎ特性の向上を図ることができる。
（２）ΣΔ変調器５０の次数を増大させながら、ΣΔ変調器５０の演算値である乱数の振れ幅を縮小することができる。この結果、比較分周器４での変調幅を縮小して、ＰＬＬ回路の出力信号ｆｖｃｏのノイズレベルを減少させ、Ｃ／Ｎ特性を向上させることができる。
（３）ΣΔ変調器５０の次数を増大させながら、ΣΔ変調器５０の演算値である乱数の振れ幅を縮小することができるので、次数の増大によるロックアップ速度の低下を防止することができる。
（４）ΣΔ変調器５０の次数を増大させて、ＰＬＬ回路の出力信号におけるノイズレベルを安定化させることができる。
（５）従来例に対し、制御回路１２を追加するのみで、ΣΔ変調器５０の演算値である乱数の振れ幅を縮小することができる。
（６）制御回路１２を構成する分周器１５の分周比を調整することにより、ΣΔ変調器５０の演算値である乱数の振れ幅を連続的に変化させることができる。本実施の形態では、２次と３次の間で、乱数の振れ幅を連続的に変化させることができる。
（７）分周器１５の分周比は、シフトレジスタ１４に入力するデータｄａｔａを変更することにより調整可能である。従って、データｄａｔａを外部から入力して、乱数の振れ幅を調整することにより、ＰＬＬ回路の出力信号ｆｖｃｏのノイズレベルを容易に調整することができる。
なお、本発明は、３次のΣΔ変調器のみならず、４次以上のΣΔ変調器に適用されてもよい。この場合には、終段の積分器とその前段の積分器との間に上記制御回路を介在させるようにすればよい。
また、制御回路１２内の分周器は、固定された分周比で動作する構成としてもよい。
また、本発明のΣΔＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザは、基地局のＰＬＬ回路又は移動局のＰＬＬ回路のいずれに使用されてもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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