(57)【特許請求の範囲】
【請求項１】
半導体基板の基板領域に囲まれる領域に設けられたソース及びドレインと、上記半導体基板上の上記ソース・ドレイン間に位置する領域に設けられたゲートとを有するＭＩＳトランジスタの複数個を集積してなる半導体集積回路装置において、
上記複数のＭＩＳトランジスタは、ラッチアップが生じない範囲で、ある振幅で変化する変調基板バイアスＶbが与えられるＰチャンネル型変調ＭＩＳトランジスタと、ある振幅で変化する変調基板バイアスＶb'が与えられるＮチャンネル型変調ＭＩＳトランジスタとのうち少なくともいずれか一方の変調ＭＩＳトランジスタを含み、
上記Ｐチャンネル型変調ＭＩＳトランジスタには、複数のＭＩＳトランジスタは、上記ドレインの電位をＶddとし、上記ソースの電位をＶssとし、そのときのドレイン−基板領域間のＰＮ接合の順方向電圧をＶfとしたときに、上記基板領域にＶb≧Ｖdd−Ｖfの範囲で，ある振幅で変化する変調基板バイアスＶbが与えられ、
上記Ｎチャンネル型変調ＭＩＳトランジスタには、ドレインの電位をＶddとし、上記ソースの電位をＶssとし、そのときの基板領域−ソース間のＰＮ接合の順方向電圧をＶf'としたときに、上記基板領域にＶb'≦Ｖss＋Ｖf'の範囲で，ある振幅で変化する変調基板バイアスＶb'が与えられることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
スイッチング動作時に流れるドレインソース電極間の電流の変化速度と変化量が規定値以上の上記ＭＩＳトランジスタのゲート電極の駆動回路を含んでおり、
上記駆動回路には、上記変調ＭＩＳトランジスタが配置されていることを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
上記変調ＭＩＳトランジスタを含む複数のＭＩＳトランジスタを有し、全体の遅延時間が互いに異なる少なくとも２つの回路を備え、
上記２つの回路のうち遅延時間が短いほうの回路には、遅延時間が長い方の回路よりも振幅の大きい変調基板バイアスを与えるように構成されていることを特徴とする半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路において、
上記変調基板バイアスの波形形状をプログラミングする機能を有する変調基板バイアス発生回路をさらに備えていることを特徴とする半導体集積回路装置。
【請求項５】
請求項１記載の半導体集積回路装置において、
複数のメモリセルを配置してなるメモリセルアレイ，メモリセルアレイの接続されるビット線対，ビット線対のプリチャージを行なうためのプリチャージ用トランジスタ，及びプリチャージトランジスタのゲート電極を駆動するための駆動回路を備え、
上記プリチャージトランジスタ及び上記駆動回路のうち少なくともいずれか一方には、上記変調ＭＩＳトランジスタが用いられていることを特徴とする半導体集積回路装置。
【請求項６】
請求項１記載の半導体集積回路装置において、
上記複数のＭＩＳトランジスタの一部である複数のＭＩＳトランジスタを含む回路と、
上記回路から導出されるバス信号線と、
上記回路内に設けられ、上記バス信号線にデータを出力する駆動回路とを備え、
上記駆動回路には、上記変調ＭＩＳトランジスタが配置されていることを特徴とする半導体集積回路装置。
【請求項７】
請求項１記載の半導体集積回路装置において、
半導体集積回路装置の外部機器と信号を受け渡しするパッドの駆動回路を備え、
上記パッドの駆動回路には、上記変調ＭＩＳトランジスタが配置されていることを特徴とする半導体集積回路装置。
【請求項８】
半導体基板の基板領域に囲まれる領域に設けられたソース及びドレインと、上記半導体基板上の上記ソース・ドレイン間に位置する領域に設けられたゲートとを有するＭＩＳトランジスタの複数個を集積してなる半導体集積回路装置において、
上記複数のＭＩＳトランジスタは、ラッチアップが生じない範囲で、ある振幅で変化する変調基板バイアスＶbが与えられるＰチャンネル型変調ＭＩＳトランジスタと、ある振幅で変化する変調基板バイアスＶb'が与えられるＮチャンネル型変調ＭＩＳトランジスタとのうち少なくともいずれか一方の変調ＭＩＳトランジスタを含み、
上記変調ＭＩＳトランジスタを含む複数のＭＩＳトランジスタを有し、全体の遅延時間が互いに異なる少なくとも２つの回路を備え、
上記２つの回路のうち遅延時間が短いほうの回路には、遅延時間が長い方の回路よりも振幅の大きい変調基板バイアスを与えるように構成されていることを特徴とする半導体集積回路装置。
【請求項９】
半導体基板の基板領域に囲まれる領域に設けられたソース及びドレインと、上記半導体基板上の上記ソース・ドレイン間に位置する領域に設けられたゲートとを有するＭＩＳトランジスタの複数個を集積してなる半導体集積回路装置において、
上記複数のＭＩＳトランジスタは、ラッチアップが生じない範囲で、ある振幅で変化する変調基板バイアスＶbが与えられるＰチャンネル型変調ＭＩＳトランジスタと、ある振幅で変化する変調基板バイアスＶb'が与えられるＮチャンネル型変調ＭＩＳトランジスタとのうち少なくともいずれか一方の変調ＭＩＳトランジスタを含み、
上記変調基板バイアスの波形形状をプログラミングする機能を有する変調基板バイアス発生回路をさらに備えていることを特徴とする半導体集積回路装置。
【請求項１０】
第１の半導体集積回路装置の複数個と、第２の半導体集積回路装置とを搭載した電子機器において、
上記第１の半導体集積回路装置は、半導体基板の基板領域に囲まれる領域に設けられたソース及びドレインと、上記半導体基板上の上記ソース・ドレイン間に位置する領域に設けられたゲートとを有するＭＩＳトランジスタの複数個を集積してなる半導体集積回路装置であって、上記複数のＭＩＳトランジスタは、ラッチアップが生じない範囲で、ある振幅で変化する変調基板バイアスＶbが与えられるＰチャンネル型変調ＭＩＳトランジスタと、ある振幅で変化する変調基板バイアスＶb'が与えられるＮチャンネル型変調ＭＩＳトランジスタとのうち少なくともいずれか一方の変調ＭＩＳトランジスタを含んでおり、
上記第２の集積回路装置は、上記各第１の半導体集積回路装置に供給する変調基板バイアスを発生するための変調基板バイアス発生回路を含み、
上記第１の半導体集積回路装置中の上記Ｐチャンネル型変調ＭＩＳトランジスタには、複数のＭＩＳトランジスタは、上記ドレインの電位をＶddとし、上記ソースの電位をＶssとし、そのときのドレイン−基板領域間のＰＮ接合の順方向電圧をＶfとしたときに、上記基板領域にＶb≧Ｖdd−Ｖfの範囲で，ある振幅で変化する変調基板バイアスＶbが与えられ、
上記Ｎチャンネル型変調ＭＩＳトランジスタには、ドレインの電位をＶddとし、上記ソースの電位をＶssとし、そのときの基板領域−ソース間のＰＮ接合の順方向電圧をＶf'としたときに、上記基板領域にＶb'≦Ｖss＋Ｖf'の範囲で，ある振幅で変化する変調基板バイアスＶb'が与えられることを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳトランジスタを搭載した半導体集積回路装置に係り、特に、電磁波の輻射強度の低減対策に関するものである。
【０００２】
【従来の技術】
従来より、電子機器からＥＭＩ輻射(Electro Magnetic Interference) と呼ばれる不要な電磁輻射が発生することが知られている。このＥＭＩ輻射は、他の電子機器の動作を妨害する可能性があるためにできるだけ少ないことが要望されており、その輻射強度は法的規制の対象とさえなっている。ＥＭＩ輻射が発生する原因は種々あるが、電子機器を構成するＬＳＩ内に設けられているきわめて多数のトランジスタ特にＣＭＯＳ集積回路中におけるＭＯＳトランジスタの動作特性がその原因として重要である。ＭＯＳトランジスタは、スイッチング波形が急峻な電圧，電流の変化を伴い高周波数成分を含んでいるので、この急峻な変化に応じて電子機器内のアンテナとなる部分から不要輻射が発生するからである。
【０００３】
数十ＧＨｚまでの周波数領域においては、半導体集積回路装置単体ではアンテナとなる部分がほとんどないためにＥＭＩ輻射強度は小さいが、半導体集積回路装置である半導体チップがプリント基板やパッケージに実装されると、数ｃｍから数１０ｃｍに引き回された電源線や信号線がアンテナとなりＥＭＩ輻射の強度は大きくなる。また、ＥＭＩ輻射の強度は実装形態にも大きく依存し、アンテナとなる部分が多くなるような実装形態はできるだけ避けることが好ましい。そのための一般的な対策としては、プリント基板における電源と信号線のパターン形状の変更やフェライトビーズなどの高周波電流を抑制する機能を有する部品の組込が挙げられるが、これらの対策は経験則に基づくことが多いために、効果の予測が困難でありコストもかかる。したがって、半導体集積回路装置中のＭＯＳトランジスタのレベルでＥＭＩ輻射対策を施し、これによって、ＥＭＩ輻射を意識せずに実装形態の自由度を確保することが好ましいといえよう。
【０００４】
特に、近年のＣＭＯＳ半導体集積回路装置中のＭＯＳトランジスタは微細化技術の進歩もあって高速動作化されており、ＭＯＳトランジスタのスイッチング動作，つまり立ち上がり，立ち下がり動作の高速化に伴ってＥＭＩ輻射の強度がますます増大しつつあり、かかる点からも、ＭＯＳトランジスタの動作特性との関連からＥＭＩ輻射を効果的に低減する手段が要望されている。
【０００５】
そこで、半導体集積回路装置中のＭＯＳトランジスタの動作特性との関連においてＥＭＩ輻射を低減する方法として、以下のような提案がなされている。
【０００６】
（１）  トランジスタサイズを最適化するように調整する。つまり、電圧波形の立ち上がり立ち下がり速度（スルーレートと呼ぶ）をできるかぎり遅くして電圧振幅に含まれる周波数の高調波成分を小さくしたり、トランジスタのスイッチング動作における電流波形のスルーレートならびに最大値を低減することにより、電源線等より発生する電磁波の強度を抑制する。
【０００７】
（２）  トランジスタの同時スイッチングを回避する。つまり、スイッチング時刻を細かく分散させるように遅延時間の調節を行なうことにより、同時スイッチングによって一時期に集中して電源線に電磁波（ＥＭＩ輻射）が発生するのを緩和して、電源線等から発生するＥＭＩ輻射の強度を低減する。
【０００８】
（３）  クロック信号を周波数変調してＥＭＩ輻射を低減する技術である拡散スペクトラムクロックシステムを用い、クロック系より発生する電磁波の強度を抑制する。
【０００９】
ここで、拡散スペクトラムクロックシステムとは、クロックの周波数（ｆc ）を変調周波数（ｆm ）の周期でわずかの幅（δ）をもって変動させることにより、高周波数領域におけるクロックの高調波のＥＭＩ輻射のエネルギーの分布を拡散させてそのピーク値を下げる手法であり近年のＣＭＯＳ半導体集積回路装置では広く用いられ、米国特許USP5488627 "Spread Spectrum Clock Generator and Associated Method"などに記載されている。例えば、拡散スペクトラムクロックシステムの採用により、例えば変調周波数（ｆm ）を５０ＫＨｚ、周波数変位（δ）をクロック周波数（ｆc ）の０．５％程度に設定することにより１０ｄＢ程度のＥＭＩ輻射の電界強度の低減ができる。高周波数領域におけるクロックの高調波強度分布の広がり幅はδ程度でありその形状は１／ｆm 周期のδの時間変動（変調プロファイルと呼ぶ）で決定されることが知られている。一般に、クロック系の回路はクロック信号を生成するクロック発生回路と生成されたクロックを集積回路内の各回路に分配供給するクロックバッファとにより構成される。そして、拡散スペクトラムクロックシステムは、クロック発生回路によって周波数変調されたクロックを生成し、この周波数変調されたクロックをクロックバッファから各回路に供給するように構成されている。
【００１０】
【発明が解決しようとする課題】
しかしながら、上述の各方法（１）〜（３）には、それぞれ以下のような不具合がある。
【００１１】
方法（１）のごとく半導体集積回路装置内のＭＯＳトランジスタのサイズを最適化して信号波形の立ち上がり及び立ち下がり時間を最も遅くなるように調整したり、方法（２）のごとく同時スイッチングを避けるようにタイミング設計することは、ＥＭＩ対策を考えない設計においては不要であった精度の高いトランジスタレベルのタイミングシミュレーションとレイアウト修正のくり返しが必要となり設計工数を著しく増加させる。また、回路に要求される動作が高速になる程このような調整に割けるタイミングの設計スペックに対する余裕が減少するために、ＭＯＳトランジスタ個々のタイミング調整は困難となる。
【００１２】
方法（３）のような拡散スペクトラムクロックシステムを用いる場合、本来のクロック性能を悪化させるという不具合や、クロック系統が複数必要となって煩雑，複雑な構成になるという不具合がある。
【００１３】
本発明の目的は、半導体集積回路装置中のＭＯＳトランジスタの動作特性を考慮しつつ、比較的簡素な設計・構成によって各ＭＯＳトランジスタの立ち上がり立ち下がり動作を微細に分散させる手段を講ずることにより、高速動作しながらもＥＭＩ輻射の少ない半導体集積回路装置を実現することにある。
【００１４】
【課題を解決するための手段】
本発明の半導体集積回路装置は、半導体基板の基板領域に囲まれる領域に設けられたソース及びドレインと、上記半導体基板上の上記ソース・ドレイン間に位置する領域に設けられたゲートとを有するＭＩＳトランジスタの複数個を集積してなる半導体集積回路装置において、上記複数のＭＩＳトランジスタは、ラッチアップが生じない範囲で、ある振幅で変化する変調基板バイアスＶb が与えられるＰチャンネル型変調ＭＩＳトランジスタと、ある振幅で変化する変調基板バイアスＶb'が与えられるＮチャンネル型変調ＭＩＳトランジスタとのうち少なくともいずれか一方の変調ＭＩＳトランジスタを含んでいる。
【００１５】
これにより、変調ＭＩＳトランジスタの基板領域に変調基板バイアスが与えられると、ラッチアップが生じない範囲で、変調ＭＩＳトランジスタのスレッショルド電圧及び電流駆動能力が時間的に変動する。したがって、例えば変調ＭＩＳトランジスタを含む相補型論理ゲートは論理スレッショルド電圧，遅延時間，出力波形の立ち上がりおよび立ち下がり時間が変調され、信号の遷移時に輻射される電磁波のエネルギー分布のピークは変調が無い場合に比べて広がる。したがって、半導体集積回路装置の動作を適正に維持しつつ、ピーク値が低下しＥＭＩ輻射強度が低減されることになる。
【００１６】
上記半導体集積回路装置において、上記Ｐチャンネル型変調ＭＩＳトランジスタには、複数のＭＩＳトランジスタは、上記ドレインの電位をＶddとし、上記ソースの電位をＶssとし、そのときのドレイン−基板領域間のＰＮ接合の順方向電圧をＶf としたときに、上記基板領域にＶb ≧Ｖdd−Ｖf の範囲で，ある振幅で変化する変調基板バイアスＶb が与えられ、上記Ｎチャンネル型変調ＭＩＳトランジスタには、ドレインの電位をＶddとし、上記ソースの電位をＶssとし、そのときの基板領域−ソース間のＰＮ接合の順方向電圧をＶf'としたときに、上記基板領域にＶb'≦Ｖss＋Ｖf'の範囲で，ある振幅で変化する変調基板バイアスＶb'が与えられることにより、相補型ＭＩＳトランジスタの構造においても、寄生バイポーラトランジスタが作動する順方向の電圧が印加されないので、寄生バイポーラトランジスタの作動によるラッチアップなどの誤動作がより確実に防止されることになる。
【００１７】
スイッチング動作時に流れるドレインソース電極間の電流の変化速度と変化量が規定値以上の上記ＭＩＳトランジスタのゲート電極の駆動回路を含んでいる場合には、上記駆動回路に上記変調ＭＩＳトランジスタを配置することにより、電流変化が特に大きいＭＩＳトランジスタのゲート電極に変調された駆動回路の出力が印加されるので、当該ＭＩＳトランジスタのスイッチング（オン・オフ切り換わり）のタイミングが変調され、信号の遷移によって輻射される電磁波のエネルギー分布のピークが広くなだらかになり、ＥＭＩ輻射の低減効果を有効に発揮することができる。そして、複数のＭＩＳトランジスタのうち変調ＭＩＳトランジスタにするものを限定することにより、基板バイアスの引き出し電極をソース・ドレインの引き出し電極とは別途設けることによるレイアウト面積の増大を抑制することができる。
【００１８】
上記変調ＭＩＳトランジスタを含む複数のＭＩＳトランジスタを有し、全体の遅延時間が互いに異なる少なくとも２つの回路を備え、上記２つの回路のうち遅延時間が短いほうの回路には、遅延時間が長い方の回路よりも振幅の大きい変調基板バイアスを与えるように構成することにより、集積回路装置全体の信号伝達に不具合を生じない範囲でＥＭＩ輻射を効果的に低減することができる。
【００１９】
上記変調基板バイアスの波形形状をプログラミングする機能を有する変調基板バイアス発生回路をさらに備えることにより、ひとつのデバイスで様々な実装けいじょうに対応した種々の種類のデバイスを共通の構成によって実現しつつ、ＥＭＩ輻射と動作速度のバランスが最適化された半導体集積回路装置が得られる。
【００２０】
複数のメモリセルを配置してなるメモリセルアレイ，メモリセルアレイの接続されるビット線対，ビット線対のプリチャージを行なうためのプリチャージ用トランジスタ，及びプリチャージトランジスタのゲート電極を駆動するための駆動回路を備え、上記プリチャージトランジスタ及び上記駆動回路のうち少なくともいずれか一方に上記変調ＭＩＳトランジスタを用いることにより、ビット線のプリチャージ動作時にプリチャージトランジスタに流れる電流に周波数変調を与えることができる。多数のビット線のプリチャージが行われると通常は急速に大きくなるが、変調された電流を与えることで、ＥＭＩ輻射のピークを低減することができる。
【００２１】
上記複数のＭＩＳトランジスタの一部である複数のＭＩＳトランジスタを含む回路と、上記回路から導出されるバス信号線と、上記回路内に設けられ、上記バス信号線にデータを出力する駆動回路とを備えている場合には、上記駆動回路に上記変調ＭＩＳトランジスタを配置することにより、バスの駆動回路の電源電流ならびに出力波形に周波数変調が与えられるので、バス幅が多ビットになると通常は急速に大きくなるＥＭＩ輻射のピーク値を低減することができる。
【００２２】
半導体集積回路装置の外部機器と信号を受け渡しするパッドの駆動回路を備え、上記パッドの駆動回路に上記変調ＭＩＳトランジスタを配置することにより、パッドの出力波形のスルーレートに周波数変調が与えられるので、ＥＭＩ輻射のピークが低減される。さらに、電源電流に変調がかかっていることから、パッドの駆動回路が同時に遷移することにより特に大きくなる電源線からのＥＭＩ輻射のピークを低減することもできる。パッドの駆動回路のトランジスタは大電流が流れるとともに装置外部のアンテナとして働く配線に直結されるためＥＭＩ輻射のレベルも高いが、この場合にもＥＭＩ輻射を有効に低減することができる。
【００２３】
本発明の電子機器は、第１の半導体集積回路装置の複数個と、第２の半導体集積回路装置とを搭載した電子機器において、上記第１の半導体集積回路装置は、半導体基板の基板領域に囲まれる領域に設けられたソース及びドレインと、上記半導体基板上の上記ソース・ドレイン間に位置する領域に設けられたゲートとを有するＭＩＳトランジスタの複数個を集積してなる半導体集積回路装置であって、上記複数のＭＩＳトランジスタは、ラッチアップが生じない範囲で、ある振幅で変化する変調基板バイアスＶb が与えられるＰチャンネル型変調ＭＩＳトランジスタと、ある振幅で変化する変調基板バイアスＶb'が与えられるＮチャンネル型変調ＭＩＳトランジスタとのうち少なくともいずれか一方の変調ＭＩＳトランジスタを含んでおり、上記第２の集積回路装置は、上記各第１の半導体集積回路装置に供給する変調基板バイアスを発生するための変調基板バイアス発生回路を含んでいる。
【００２４】
これにより、各半導体集積回路装置には基板電位発生集積回路が不要となるので、コストの低減を図ることができる。
【００２５】
上記第１の半導体集積回路装置中の上記Ｐチャンネル型変調ＭＩＳトランジスタには、複数のＭＩＳトランジスタは、上記ドレインの電位をＶddとし、上記ソースの電位をＶssとし、そのときのドレイン−基板領域間のＰＮ接合の順方向電圧をＶf としたときに、上記基板領域にＶb ≧Ｖdd−Ｖf の範囲で，ある振幅で変化する変調基板バイアスＶb が与えられ、上記Ｎチャンネル型変調ＭＩＳトランジスタには、ドレインの電位をＶddとし、上記ソースの電位をＶssとし、そのときの基板領域−ソース間のＰＮ接合の順方向電圧をＶf'としたときに、上記基板領域にＶb'≦Ｖss＋Ｖf'の範囲で，ある振幅で変化する変調基板バイアスＶb'が与えられることにより、ＣＭＯＳ半導体集積回路装置においてもラッチアップが確実に防止されることになる。
【００２６】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の実施の形態について、図面を参照しながら説明する。図１（ａ），（ｂ），（ｃ）は、それぞれ順に、本発明の第１の実施形態における半導体集積回路装置の構成を概略的に示す電気回路図、Ｐch変調ＭＯＳトランジスタの変調基板バイアスＶb の時間変化を示す図、Ｎch変調ＭＯＳトランジスタの変調基板バイアスＶb'の時間変化を示す図である。
【００２７】
図１（ａ）に示すように、半導体集積回路装置１Ａは、Ｐチャンネル型ＭＯＳトランジスタ（以下、「ＰchＭＯＳトランジスタ」と記述する）とＮチャンネル型ＭＯＳトランジスタ（以下、「ＮchＭＯＳトランジスタ」と記述する）とによって構成されたインバータ２〜４（相補型論理ゲート）と、各インバータ２〜４に電源電位Ｖddを供給するための電源配線５と、各インバータ２〜４に接地電位Ｖssを供給するためのグラウンド配線６と、各インバータ２〜４に変調基板バイアスＶb を供給するための変調基板バイアス供給配線７と各インバータ２〜４に変調基板バイアスＶb'を供給するための変調基板バイアス供給配線８と、各ＭＯＳトランジスタにゲート電圧Ｖg を供給するためのゲート電圧供給配線Ｓlgとを備えている。
【００２８】
ただし、本発明の実施の形態においては、「ＭＯＳトランジスタ」とは、ゲート絶縁膜が酸化膜によって構成されているものだけではなく、シリコン窒化膜，シリコン酸窒化膜などの酸化膜以外の絶縁膜によって構成されているものつまりＭＩＳトランジスタをも含んでいるが、便宜上、「ＭＯＳトランジスタ」と呼ぶことにする。
【００２９】
ここで、インバータ２は、基板領域（ウエル）が変調基板バイアス供給配線７に接続されて電位が変動するＰch変調ＭＯＳトランジスタ９と、基板領域が自己のソースとともにグラウンド配線６に接続されて電位が固定される通常のＮchＭＯＳトランジスタ１０とによって構成されている。インバータ３は、基板領域がドレインとともに電源配線５に接続されて電位が固定される通常のＰchＭＯＳトランジスタ１１と、基板領域が変調基板バイアス供給配線８に接続されて電位が変動するＮch変調ＭＯＳトランジスタ１２とによって構成されている。また、インバータ４は、Ｐch変調ＭＯＳトランジスタ９とＮch変調ＭＯＳトランジスタ１２とによって構成されている。なお、いずれのＰchＭＯＳトランジスタ９，１１のドレインも電源配線５に接続され、いずれのＮchＭＯＳトランジスタ１０，１２のソースもグラウンド配線６に接続されている。また、回路内のすべてのＭＯＳトランジスタのゲートはゲート配線Ｓlgに接続されている。
【００３０】
図１（ｂ）に示すように、Ｐch変調ＭＯＳトランジスタ９の基板領域に供給される変調基板バイアスＶb は、時間ｔに対して、最小値が（Ｖdd−Ｖf ），変動振幅がＶa ，周期が（１／ｆm ）（ｆm は周波数）で変動する波形を有している。つまり、変調基板バイアスＶb は、下記式（１）
Ｖb ＝Ｖdd−Ｖf ＋Ｖa ＊Ｆ（２π＊ｆm ＊ｔ）                （１）
（０≦Ｆ（θ）≦１，Ｆ（θ）＝Ｆ（θ＋２π））
により表される。
【００３１】
一方、Ｎch変調ＭＯＳトランジスタ１２の基板領域に供給される変調基板バイアスＶb'は、最大値が（Ｖss＋Ｖf'），変動振幅がＶa'，周期が（１／ｆm'）（ｆm'は周波数）で変動する波形を有している。つまり、変調基板バイアスＶb'は、下記式（２）
Ｖb'＝Ｖss＋Ｖf'−Ｖa'＊Ｇ（２π＊ｆm'＊ｔ）                （２）
（０≦Ｇ（θ）≦１，Ｇ（θ）＝Ｇ（θ＋２π））
により表される。
【００３２】
ここで、関数Ｆ（θ），Ｇ（θ）は周期が２πで振幅が１に規格化された任意の波形である。単純なＦ（θ），Ｇ（θ）としては、ノコギリ波や三角関数などが考えられるが、図１（ｂ），（ｃ）には、その例として三角関数である場合を示している。また、電圧Ｖf は、ＰchＭＯＳトランジスタのドレイン−基板領域間及びソース−基板領域間のＰＮ接合のビルトイン電圧、電圧Ｖf'は、ＮchＭＯＳトランジスタのドレイン−基板領域間及びソース−基板領域間のＰＮ接合のビルトイン電圧であり、それぞれ０．４〜０．６Ｖ程度である。
【００３３】
このように、変調基板バイアスＶb の最小値をＶdd−Ｖf とし、あるいは、変調基板バイアスＶb'の最大値をＶss＋Ｖf'とすることにより、ＭＯＳトランジスタのドレインおよびソースのＰＮ接合部が順方向にバイアスされて流れる電流を最小限に抑制することができる。その結果、基板へのリーク電流による出力電圧の変動を抑制することができる。また、後述するように、寄生バイポーラトランジスタの作動によるラッチアップによる回路の誤動作を防止することができる。
【００３４】
ただし、図１（ｂ）に示す変調基板バイアスＶb の最小値が（Ｖdd−Ｖf ）よりも大きければよいのであって、変調基板バイアスＶb の最小値が（Ｖdd−Ｖf ）に一致する必要はない。同様に、図１（ｃ）に示す変調基板バイアスＶb'の最大値が（Ｖss＋Ｖf'）よりも小さければよいのであって、変調基板バイアスＶb’の最大値が（Ｖss＋Ｖf'）に一致する必要はない。さらに、回路が誤動作しない短時間であれば、この条件からはずれてもよい。変調基板バイアスのインピーダンスが十分高ければ、自動的に（Ｖdd−Ｖf ）と（Ｖss＋Ｖf'）との間に戻るからである。
【００３５】
Ｐch，Ｎch変調ＭＯＳトランジスタ９，１２の基板電位を、上記式（１），（２）における変調基板バイアスＶb ，Ｖb'のように周波数変調することにより、ＭＯＳトランジスタのスレッショルド電圧Ｖthが変調される。そして、スレッショルド電圧Ｖthが変調されることにより、変調ＭＯＳトランジスタを含む回路は以下のような影響を受ける。
【００３６】
第１の影響として、変調ＭＯＳトランジスタのドレイン電流は周波数変調され、変調ＭＯＳトランジスタを含む回路の信号の立ち上がり時間Ｔrise，立ち下がり時間Ｔfall及び遅延時間Ｔpdが時間と共に変動する。
【００３７】
第２の影響として、変調ＭＯＳトランジスタを含むＣＭＯＳ回路の入力スレッショルド電圧が周波数変調され、ＣＭＯＳ回路の遅延時間が周波数変調される。入力信号波形の立ち上がり時間Ｔrise，立ち下がり時間Ｔfallが長くなるほど遅延時間の変調幅は大きくなる。
【００３８】
上記第１の影響について、以下、式に沿って説明する。スレッショルド電圧Ｖthは、近似的に次式（３）
Ｖth＝Ｖth0 ＋γ＊（√（Ｖb ＋φ）−√（φ））              （３）
のように表現される（Ｖth0 ，γ，φは定数）。これにより、変調基板バイアスＶb の変動（ΔＶb ）に対するスレッショルド電圧Ｖthの変動（ΔＶth）は、下記式（４）
0004050883.tif 000002
のように表される。また、トランジスタの飽和電流Ｉdsatは、下記式（５）
Ｉdsat＝Ｋ１＊（Ｖdd−Ｖth）                                （５）
と近似され（Ｋ１は定数）、スレッショルド電圧の変動（ΔＶth）の変動による飽和電流Ｉdsatの変動（ΔＩdsat）は、下記式（６）
0004050883.tif 000003
により表される（Ｋ２＝Ｋ１＊γ／２）。式（６）から、飽和電流Ｉdsatは、変調基板バイアスＶb の変動ΔＶb が大きくなると減少することがわかる。
【００３９】
次に、遅延時間Ｔpdは、下記式（７）
Ｔpd＝Ｃ１＊Ｖdd／Ｉdsat                                    （７）
によって近似され（Ｃ１は負荷容量）、飽和電流の変動ΔＩdsatに対する遅延時間Ｔpdの変動（ΔＴpd）は、下記式（８）
0004050883.tif 000004
によって表される。式（８）から、電位ΔＶb が大きくなると遅延時間Ｔpdが増大することがわかる。
【００４０】
次に、上記第２の影響について、以下、式に沿って説明する。ＣＭＯＳ回路の論理スレッショルド電圧Ｖthc は、ＣＭＯＳ回路を構成するＰch，Ｎchトランジスタのツリーにおいて、Ｖｂ＝０（Ｖ）のとき、各Ｎｃｈ，ＰｃｈのツリーはそれぞれＶthn、Ｖthpと等価なスレッショルド電圧と各Ｎｃｈ、Ｐｃｈのツリーと等価な電流駆動能力とを備えた単体トランジスタに近似すると、下記式（９）
0004050883.tif 000005
によって表される。ただし、Ｖthn はＮchＭＯＳトランジスタのスレッショルド電圧をΔＶthn はその変動を示し、Ｖthp はＰchＭＯＳトランジスタのスレッショルド電圧をΔＶthp はその変動をそれぞれ示す。つまり、
Ｖthp＝Ｖthp（Ｖb ＝０）＋ΔＶthp
Ｖthn＝Ｖthn（Ｖb ＝０）＋ΔＶthn
Ｖthp（Ｖb ＝０）＝Ｖthn（Ｖb ＝０）
と表すことができる。その結果、ＣＭＯＳ回路の論理スレッショルド電圧Ｖthcの変動ΔＶthc は、下記式（１０）
0004050883.tif 000006
によって表される。ＣＭＯＳ回路の論理スレッショルド電圧Ｖthc の変動ΔＶthc に対する遅延時間Ｔpdの変動（ΔＴpd）は、入力信号のスルーレートＳ［Ｖ／ｓ］に依存して変動し、下記式（１１）
0004050883.tif 000007
によって表すことができる。つまり、論理スレッショルド電圧の変動に対する遅延時間の変動ΔＴpdは、Ｎch，Ｐch変調ＭＯＳトランジスタのスレッショルド電圧の変動ΔＶthn ，ΔＶthp のいずれかが最小になるときに最大になる。これは、変調基板バイアスＶb ，Ｖb'の波形の位相を逆相とすることにより実現される。
【００４１】
以上説明したように、回路の遅延時間と出力信号の立ち上がりおよび立ち下がりに要する時間は、回路に変調ＭＯＳトランジスタを組み込んで、その基板電位を変動させることにより変調される。
【００４２】
そして、変調ＭＯＳトランジスタを用いた回路の信号遷移は時間的に非同期に拡散することになり、同時に多数の信号が同時に遷移する確率が低くなり、アンテナとなる電源線に流れる電源電流のピークは、上述のような変調がない場合に比べると、時間的に広がる。つまり、輻射される電磁波のエネルギー分布におけるある周波数におけるピークが変調が無い場合に比べて拡散するために、ピーク値は小さくなり、ＥＭＩ輻射が低減される。特に、変調基板バイアスＶb ，Ｖb'の変動振幅が大きい程、時間的にばらつきが大きくなるために、ＥＭＩ輻射のピークは拡散し、そのピーク値は低下する。また、出力信号の立ち上がりおよび立ち下がりに要する時間は長くなる方向に変位するため、信号に含まれる高周数成分を減衰させることができるので、ＥＭＩ輻射をよりいっそう低減することができる。
【００４３】
図２は、変調ＭＯＳトランジスタを含む回路の，ある高調波の周波数領域におけるＥＭＩ輻射強度の例を示している。図２において、横軸は周波数を表し、縱軸は輻射強度を表している。同図からわかるように、ＥＭＩ輻射強度は、変調がない場合には急峻なピークを有するが、周波数変調することによりピーク値がある量Δだけ小さくなり、輻射の周波数分布はある幅δだけ両側に広がる。
【００４４】
基本周波数からの周波数変位δの値はＶb ，Ｖb'の振幅Ｖa ，Ｖa'によって決定され、周波数変位δの分布の形状は、関数Ｆ（２π＊ｆm ＊ｔ），Ｇ（２π＊ｆm ＊ｔ）の関数形によって決定される。
【００４５】
関数Ｆ（θ），Ｇ（θ）の形は、例えば三角波形を選ぶと効果的なδ分布の形状になることがある。しかし、関数Ｆ（θ），Ｇ（θ）の形によっては、より高い周波数でのＥＭＩ輻射が観測される場合もありうるので、その関数形は実験的に決定することが効果的である。
【００４６】
−変調ＭＯＳトランジスタの構造−
図３は、図１（ａ）に示すＰch変調ＭＯＳトランジスタ９と通常のＮchＭＯＳトランジスタ１０とからなるインバータ２のシングルＮウエルプロセスによる構造を示す断面図である。同図に示すように、Ｐ型のＳｉ基板１００には、Ｎウエル１０１と、Ｐch変調ＭＯＳトランジスタ９のソース領域１０２と、Ｐch変調ＭＯＳトランジスタ９のドレイン領域１０３と、Ｐch変調ＭＯＳトランジスタ９の基板コンタクト領域１０４と、通常のＮchＭＯＳトランジスタ１０のドレイン領域１０５と、通常のＮchＭＯＳトランジスタ１０のソース領域１０６と、通常のＮchＭＯＳトランジスタ１０の基板コンタクト領域１０７とが設けられている。そして、Ｐch変調ＭＯＳトランジスタ９においては、ソース領域１０２に電源電位Ｖddを供給するための電源配線５が接続され、ドレイン領域１０３には出力配線１０８が接続され、基板コンタクト領域１０４には変調基板バイアスＶb を供給するための変調基板バイアス供給配線７が接続されている。また、通常のＮchＭＯＳトランジスタ１０においては、ドレイン領域１０５に出力配線１０８が接続され、ソース領域１０６及び基板コンタクト領域１０７には接地電位Ｖssを供給するためのグランド配線６が接続されている。また、各ＭＯＳトランジスタ９，１０のソース・ドレイン領域間には、ゲート絶縁膜を挟んでゲート電極となるゲート配線Ｓlgが設けられ、このゲート配線Ｓlgは図３に示す断面にほぼ直交する方向に延びて、各インバータの各ＭＯＳトランジスタのゲート電極としても機能している。
【００４７】
ここで、インバータ中に変調ＭＯＳトランジスタをどのように配置するかは、半導体集積回路装置の製造プロセスに依存する。図３に示すように、Ｎウエルプロセスを採用する場合には  各Ｎウエル１０１間が絶縁分離されていることから、各Ｎウエル１０１（基板領域）に相異なる変調基板バイアスＶb を与えても不具合は生じないので、各Ｎウエル１０１に通常のＰchＭＯＳトランジスタとＰch変調ＭＯＳトランジスタとを任意に選択して設けることができる。しかし、各ＮchＭＯＳトランジスタの基板領域は共通のＳｉ基板１００であることから、各ＮchＭＯＳトランジスタの変調基板バイアスは個別に設定することができない。したがって、Ｓｉ基板１００には、通常のＮchＭＯＳトランジスタとＮch変調ＭＯＳトランジスタとを任意に選択して設けることができず、全てのＮchＭＯＳトランジスタをＮch変調ＭＯＳトランジスタにするか、通常のＮchＭＯＳトランジスタにするかを選択しうるにすぎない。
【００４８】
図４は、図１（ａ）に示すＰch変調ＭＯＳトランジスタ９とＮch変調ＭＯＳトランジスタ１２とからなるインバータ４のツインウエルプロセスによる構造を示す断面図である。同図に示すように、Ｎ型のＳｉ基板１１０には、エピタキシャル層１１１と、Ｎウエル１１２と、Ｐウエル１１３と、Ｐch変調ＭＯＳトランジスタ９のソース領域１０２と、Ｐch変調ＭＯＳトランジスタ９のドレイン領域１０３と、Ｐch変調ＭＯＳトランジスタ９の基板コンタクト領域１０４と、Ｎch変調ＭＯＳトランジスタ１２のドレイン領域１０５と、Ｎch変調ＭＯＳトランジスタ１２のソース領域１０６と、Ｎch変調ＭＯＳトランジスタ１２の基板コンタクト領域１０７とが設けられている。そして、Ｐch変調ＭＯＳトランジスタ９においては、ソース領域１０２に電源電位Ｖddを供給するための電源配線５が接続され、ドレイン領域１０３には出力配線１２５が接続され、基板コンタクト領域１０４には変調基板バイアスＶb を供給するための変調基板バイアス供給配線７が接続されている。また、Ｎch変調ＭＯＳトランジスタ１２においては、ドレイン領域１０５に出力配線１２５が接続され、ソース領域１０６には接地電位Ｖssを供給するためのグラウンド配線６が接続され、基板コンタクト領域１０７には変調基板バイアスＶb'を供給するための変調基板バイアス供給配線８が接続されている。また、各ＭＯＳトランジスタ９，１２のソース・ドレイン領域間には、ゲート絶縁膜を挟んでゲート電極となるゲート配線Ｓlgが設けられ、このゲート配線Ｓlgは図４に示す断面にほぼ直交する方向に延びて、各インバータの各ＭＯＳトランジスタのゲート電極としても機能している。
【００４９】
図４に示すようなツインウエルプロセスを採用する場合には、Ｐウエルに各々囲まれた各Ｎウエル１１２間が電気的に分離されていることから、各Ｎウエル１１２（基板領域）に相異なる変調基板バイアスＶb を与えても不具合は生じないので、図３に示す構造と同様に、各Ｎウエル１１２に通常のＰchＭＯＳトランジスタとＰch変調ＭＯＳトランジスタとを任意に選択して設けることができる。また、Ｎウエルに各々囲まれた各Ｐウエル１１３間が絶縁分離されていることから、各Ｐウエル１１３（基板領域）に相異なる変調基板バイアスＶb'を与えても不具合は生じないので、各Ｐウエル１１３に通常のＮchＭＯＳトランジスタとＮch変調ＭＯＳトランジスタとを任意に選択して設けることができる。
【００５０】
また、通常のＭＯＳトランジスタから変調ＭＯＳトランジスタへの変更は、基板コンタクトに接続される配線を変更するだけでよく、回路の構成を変更する必要はないので、容易に実現できる。
【００５１】
ここで、上述のように、変調基板バイアスＶb の最小値をＶdd−Ｖf とし、あるいは、変調基板バイアスＶb'の最大値をＶss＋Ｖf'とすることによるラッチアップの抑制作用について説明する。
【００５２】
図５は、図４に示すＰch変調ＭＯＳトランジスタ９とＮch変調ＭＯＳトランジスタ１２とからなるインバータ４の構造において、Ｎウエル１１２とＰウエル１１３とを抜き出して示す断面図である。同図に示すように、ＣＭＯＳインバータには、寄生ＰＮＰバイポーラトランジスタＢＰ１と、寄生ＰＮＰバイポーラトランジスタＢＰ１のコレクタをベースとする寄生ＮＰＮバイポーラトランジスタＢＰ２とが形成され、この２つの寄生バイポーラトランジスタＢＰ１，ＢＰ２がサイリスタとして動作する。ラッチアップが生じてサイリスタがオンすると、ソース領域１０２とソース領域１０６との間に大電流が流れる。
【００５３】
ここで、まず、寄生ＰＮＰバイポーラトランジスタＢＰ１の動作と変調基板バイアスＶb との関係について説明する。上述のように、電圧Ｖf は、ＰchＭＯＳトランジスタのドレイン及びソースと基板領域との間に形成されるＰＮ接合の０．５〜０．６Ｖ程度のビルトイン電圧である。電圧Ｖf'は、ＮchＭＯＳトランジスタのドレイン及びソースと基板領域との間に形成されるＰＮ接合の０．５〜０．６Ｖ程度のビルトイン電圧である。Ｖf ，Ｖf'＝（ｋＴ／ｑ）ｌｎ｛（ＮA −ＮB ）／Ｎi2｝で与えられる（ここで、ｋ：ボルツマン定数，ｑ：電子の電荷，ｎi ：真性半導体層の不純物濃度、ＮA ：Ｐ型不純物濃度，ＮB ：Ｎ型不純物濃度）。したがって、ＰＮＰ寄生バイポーラトランジスタＢＰ１のエミッタ電位ＶE はＶddであり、ベース電位ＶB は基板コンタクト領域１０４の電位であるバイアス電位Ｖb （≧Ｖdd−Ｖf ）以下である。つまり、ベースとエミッタにバイアスされる電圧はＶf 以下、つまりビルトイン電圧以下であり、寄生ＰＮＰバイポーラトランジスタＢＰ１が動作するためのベース電流がほとんど流れないので、ＰＮＰバイポーラトランジスタＢＰ１の作動を有効に阻止し、サイリスタはｏｎｎしない。また、通常のＰchＭＯＳトランジスタの場合には、基板コンタクト領域の電位は電源電位Ｖddに固定されるが、図１（ｂ）に示すように、Ｐch変調ＭＯＳトランジスタ９の変調基板バイアスＶb が電源電位Ｖddよりも高くなっている期間が、変調基板バイアスＶb が電源電位Ｖddよりも低くなっている期間よりも長いので、通常のＰchＭＯＳトランジスタに比べても、同等もしくはそれ以上のラッチアップ防止機能を発揮することが可能である。
【００５４】
次に、寄生ＮＰＮバイポーラトランジスタＢＰ２の動作と変調基板バイアスＶb との関係について説明する。ＮＰＮ寄生バイポーラトランジスタＢＰ２のエミッタ電位ＶE はＶssであり、ベース電位ＶB は基板コンタクト領域１０７の電位であるバイアス電位Ｖb'（≦Ｖss＋Ｖf'）である。ベース−エミッタ間にバイアスされる電圧はＶf'以下であり、寄生ＮＰＮバイポーラトランジスタＢＰ２が作動するためのベース電流がほとんど流れないので、寄生ＮＰＮバイポーラトランジスタＢＰ２の作動を有効に阻止し、サイリスタはｏｎにならない。また、通常のＮchＭＯＳトランジスタの場合には、基板コンタクト領域の電位は接地電位Ｖssに固定されるが、図１（ｃ）に示すように、Ｎch変調ＭＯＳトランジスタ１２の変調基板バイアスＶb'が接地電位Ｖssよりも低くなっている期間が、変調基板バイアスＶb'が接地電位Ｖssよりも高くなっている期間よりも長いので、通常のＮchＭＯＳトランジスタに比べても、同等もしくはそれ以上のラッチアップ防止機能を発揮することが可能である。
【００５５】
以上のように、変調基板バイアスＶb の最小値をＶdd−Ｖf とし、あるいは、変調基板バイアスＶb'の最大値をＶss＋Ｖf'とすることにより、寄生バイポーラトランジスタの作動によるラッチアップによる回路の誤動作を有効に防止することができる。
【００５６】
なお、図３に示すＮウエルプロセスを採用した構造において通常のＮchＭＯＳトランジスタを配置した場合でも、図５に示すような２つの寄生バイポーラトランジスタが形成され、寄生ＮＰＮバイポーラトランジスタのエミッタ電位が固定されている点を除くと、図５に示す場合と同様の作用を生じる。また、図５に示す構造において、Ｐch変調ＭＯＳトランジスタ９に代えて通常のＰchＭＯＳトランジスタを配置した場合も同様である。したがって、変調基板バイアスＶb の最小値をＶdd−Ｖf とし、あるいは、変調基板バイアスＶb'の最大値をＶss＋Ｖf'とすることは、図１（ａ）に示すインバータ３，４のラッチアップを防止するためにも有効である。
【００５７】
なお、Ｐch変調ＭＯＳトランジスタ９の変調基板バイアスＶb の最小値をＶdd−Ｖf とすることにより、ソース領域１０２と基板領域であるＮウエル１１２との間に形成されるＰＮ接合部に印加される順方向電圧をＶf 以下に維持できるので、リーク電流の低減をも図ることができることはいうまでもない。同様に、Ｎch変調ＭＯＳトランジスタ１２の変調基板バイアスＶb'の最大値をＶss＋Ｖf'とすることにより、基板領域であるＰウエル１１３とソース領域１０６との間に形成されるＰＮ接合部に印加される順方向電圧をＶf'以下に維持できるので、リーク電流の低減をも図ることができることはいうまでもない。
【００５８】
また、上記図１（ａ）に示す構成において、集積回路装置１Ａ内に、通常のＰchＭＯＳトランジスタ１０と通常のＮchＭＯＳトランジスタとからなるインバータが配置されていてもよいことはいうまでもない。
【００５９】
なお、基板電位のインピーダンスを十分に大きくとれば、変調バイアス値は自動的にＶdd−Ｖf ，Ｖss＋Ｖf'近辺に落ち着かせることができる。また、本実施形態においては、Ｖb ≧Ｖdd−Ｖf 及びＶb'≦Ｖss＋Ｖf'としたが、ラッチアップの生じない，回路が誤動作しない範囲で短時間であれば、この条件をはずれてもよい。
【００６０】
−第１の実施形態の第１の変形例−
図６は、図１（ａ）に示すＰch変調ＭＯＳトランジスタ９とＮch変調ＭＯＳトランジスタ１２とからなるインバータ４をＳＯＩ構造で実現した構造を示す断面図である。同図に示すように、Ｓｉ基板１２０には、例えば酸素イオンの注入と熱処理とによってＳｉ基板１２０の所定深さ位置に形成されたシリコン酸化膜からなる絶縁層１２１と、絶縁層１２１の上に残存するＳｉ層をトランジスタ形成領域ごとに区画する素子分離用絶縁膜１２２と、素子分離領域１２２によって囲まれるＮウエル１２３及びＰウエル１２４と、Ｐch変調ＭＯＳトランジスタ９のソース領域１０２と、Ｐch変調ＭＯＳトランジスタ９のドレイン領域１０３と、Ｐch変調ＭＯＳトランジスタ９の基板コンタクト領域１０４と、Ｎch変調ＭＯＳトランジスタ１２のドレイン領域１０５と、Ｎch変調ＭＯＳトランジスタ１２のソース領域１０６と、Ｎch変調ＭＯＳトランジスタ１２の基板コンタクト領域１０７とが設けられている。そして、Ｐch変調ＭＯＳトランジスタ９においては、ソース領域１０２に電源電位Ｖddを供給するための電源配線５が接続され、ドレイン領域１０３には出力配線１２５が接続され、基板コンタクト領域１０４には変調基板バイアスＶb を供給するための変調基板バイアス供給配線７が接続されている。また、Ｎch変調ＭＯＳトランジスタ１２においては、ドレイン領域１０５に出力配線１２５が接続され、ソース領域１０６には接地電位Ｖssを供給するためのグラウンド配線６が接続され、基板コンタクト領域１０７には変調基板バイアスＶb'を供給するための変調基板バイアス供給配線８が接続されている。また、各ＭＯＳトランジスタ９，１２のソース・ドレイン領域間には、ゲート絶縁膜を挟んでゲート電極となるゲート配線Ｓlgが設けられ、このゲート配線Ｓlgは図４に示す断面にほぼ直交する方向に延びて、各インバータの各ＭＯＳトランジスタのゲート電極としても機能している。
【００６１】
本変形例においては、上記図４に示すツインウエルプロセスを採用した場合と同様の効果を発揮することができる。しかも、この変形例では、Ｎウエル１２３とＰウエル１２４とが素子分離用絶縁膜１２２によって隔てられているので、Ｎウエル１２３に形成される寄生ＰＮＰバイポーラトランジスタと、Ｐウエル１２４に形成される寄生ＮＰＮバイポーラトランジスタとが接続されることがないので、図５に示すようなサイリスタが形成されることはない。よって、Ｐch変調ＭＯＳトランジスタ９の変調基板バイアスＶb や、Ｎch変調ＭＯＳトランジスタ１２の変調基板バイアスＶb'に対するラッチアップやリーク電流を考慮した電位の制限（図１（ｂ），（ｃ）に示す最小値や最大値）を厳しく設ける必要はない。つまり、設計の自由度が拡大し、かつ、ラッチアップをより確実に防止することができる。
【００６２】
−第１の実施形態の第２の変形例−
図１（ａ）は、インバータ回路に変調ＭＯＳトランジスタを適用した例を示したが、本発明の変調ＭＯＳトランジスタを含む回路はインバータ回路に限定されるものではない。以下、第１の実施形態の第２の変形例について説明する。
【００６３】
図７は、上述の変調ＭＯＳトランジスタをＣＭＯＳツリー回路内に配置して構成される第２の変形例における半導体集積回路装置１Ｂを示すブロック回路図である。同図において、半導体集積回路装置１Ｂには、３つのＣＭＯＳツリー回路による論理ゲートが示されている。各ＣＭＯＳツリー回路は、信号入力配線１９と、信号出力配線２０と、Ｎchパストランジスタ論理で構成されたＮchツリー回路と、Ｎchツリー回路の反転論理であるＰchパストランジスタ論理で構成されたＰchツリー回路とのペアで構成されている。Ｐchツリー回路１３，１５，１７内の一部あるいは全部のトランジスタは、図１（ａ）に示すＰch変調ＭＯＳトランジスタの構成を有しており、このＰch変調ＭＯＳトランジスタの基板領域には、変調基板バイアスＶb を供給するための変調基板バイアス供給配線７が接続されている。また、Ｐchツリー回路１３，１５，１７内の通常のＰchＭＯＳトランジスタの基板領域には、電源電位Ｖddを供給するための電源配線５が接続されている。さらに、Ｐchツリー回路１３，１５，１７内のすべてのＰchトランジスタのドレインには電源配線５が接続されている。Ｎchツリー回路１４，１６，１８内の一部あるいは全部のトランジスタは、図１（ａ）に示すＮch変調ＭＯＳトランジスタの構成を有しており、このＮch変調ＭＯＳトランジスタの基板領域には、変調基板バイアスＶb'を供給するための変調基板バイアス供給配線８が接続されている。また、Ｎchツリー回路１４，１６，１８内の通常のＮchＭＯＳトランジスタの基板領域には、接地電位Ｖssを供給するためのグラウンド配線６が接続されている。さらに、Ｎchツリー回路１４，１６，１８内のすべてのＮchトランジスタのソースにはグラウンド配線６が接続されている。
【００６４】
この変形例においては、図１（ａ）に示すインバータに代えてＣＭＯＳツリー回路が配置されているが、この場合においても、回路全体としてのスイッチング動作時は、Ｎchツリー回路，Ｐchツリー回路にそれぞれ等価なインピーダンスをもったＮch変調ＭＯＳトランジスタ，Ｐch変調ＭＯＳトランジスタからなるインバータに置き換えて考えることができる。
【００６５】
すなわち、Ｎchツリー回路内にＮch変調ＭＯＳトランジスタを配置することにより、グラウンド配線６に流れる電流と、スイッチング過渡期の信号出力配線２０に流れこむ貫通電流および立ち下がり波形に対して変調を行なうことができる。また、Ｐchツリー回路内にＰch変調ＭＯＳトランジスタを配置することにより、電源配線５に流れる電流と、スイッチング過渡期の信号出力配線２０に流れ込む貫通電流および立ち上がり波形に対して変調を行なうことができる。
【００６６】
なお、本変形例においても、変調ＭＯＳトランジスタの構造として、上述の図３に示すＮウエルプロセスを用いた構造，図４に示すツインウエルプロセスを用いた構造及び図５に示すＳＯＩ基板を利用した構造のいずれの構造を採用してもよい。
【００６７】
以上のように、本発明の変調ＭＯＳトランジスタを用いてＥＭＩ輻射を低減する手法は、回路構成を大幅に変更する必要がなく、基板電位を各変調ＭＯＳトランジスタごとに分離するだけでよいので、インバータだけでなくＣＭＯＳツリー回路の任意の回路に適用できることが大きな利点である。
【００６８】
（第２の実施形態）
次に、回路の特性に応じて、変調ＭＯＳトランジスタを配置するか変調ＭＯＳトランジスタを配置しないかを選択して構成される半導体集積回路装置について述べる。本実施形態においては、ＥＭＩ輻射は電源電流Ｉの変化速度（ｄＩ／ｄｔ）が速いと輻射される周波数の帯域が高周波まで広がることや、遷移時間（Δｔ）が十分に短い場合には、電源電流Ｉの変化量｛（ｄＩ／ｄｔ）＊Δｔ｝が多いほどＥＭＩ輻射電力（電界強度）が増大することなどの実験事実に基づいて、変調ＭＯＳトランジスタを用いるか否かを選択する際の基準として、電源電流Ｉの変化速度（ｄＩ／ｄｔ）と、電源電流Ｉの変化量｛（ｄＩ／ｄｔ）＊Δｔ｝とを用いる例について説明する。
【００６９】
図８は、本実施形態における半導体集積回路装置１Ｃの構成を示すブロック回路図である。同図に示すように、本実施形態の半導体集積回路装置１Ｃは、変調ＭＯＳトランジスタを配置した第１の回路２１と、変調ＭＯＳトランジスタを配置していない第２の回路２２と、電源電位Ｖddを供給するための電源配線５と、接地電位Ｖssを供給するためのグラウンド配線６と、変調基板バイアスＶb を供給するための変調基板バイアス供給配線７と、変調基板バイアスＶb'を供給するための変調基板バイアス供給配線８と、データなどの信号を入力するための信号入力配線１９と、出力信号を出力するための信号出力配線２０とを備えている。
【００７０】
第１の回路２１と第２の回路２２とには、電源電位Ｖddを供給するための電源配線５と、接地電位Ｖssを供給するためのグラウンド配線６と、信号入力配線１９と、信号出力配線２０とが接続されている。また、第１の回路２１及び第２の回路２２には、それぞれ電源配線５から電源電流Ｉddが流入し、電源電流Ｉssがグラウンド配線６に流れている。
【００７１】
ここで、第１の回路２１の電源電流Ｉddの変化速度（ｄＩ／ｄｔ）と電源電流Ｉddの変化量｛（ｄＩ／ｄｔ）＊Δｔ｝がそれぞれスレッショルド値Ｆc ，Ｉc を超え、また、第１の回路２１の電源電流Ｉssの変化速度（ｄＩ／ｄｔ）と変化量｛（ｄＩ／ｄｔ）＊Δｔ｝もそれぞれスレッショルドＦc、Ｉc を超えており、第１の回路２１にはＰchおよびＮchの両極性の変調ＭＯＳトランジスタが用いられている。一方、第２の回路２２の電源電流Ｉss及びＩddの変化速度（ｄＩ／ｄｔ）はスレッショルド値Ｆc 以上であるが電源電流Ｉss及びＩddの変化量｛（ｄＩ／ｄｔ）＊Δｔ｝は、スレッショルド値Ｉc 以下であることから、ＥＭＩ輻射強度が小さいと判断して、第２の回路２２内には、通常のＭＯＳトランジスタだけが配置されている。
【００７２】
ここで、電源電流Ｉdd，Ｉssの変化速度｜ｄＩ／ｄｔ｜や変化量｛｜ｄＩ／ｄｔ｜＊Δｔ｝の値は、シミュレーションによって求めることができる。
【００７３】
図１７（ａ）〜（ｃ）は、それぞれ順に、各種電流波形Ｉ，それに対する電流の変化速度｜ｄＩ／ｄｔ｜及び変化量｛｜ｄＩ／ｄｔ｜＊Δｔ｝のシミュレーション結果をの例を示す図である。図１７（ａ）は、時間により変化するVddをもつ電流波形を示し、図１７（ｂ）は、その微分波形の絶対値を示す。図１７（ｂ）に示すように、電流のピーク値Ｉp の大きさと微分波形の絶対値｜ｄＩ／ｄｔ｜の大きさとは無関係であり、ピーク値Ｉp1，Ｉp2を有する電流波形に対応する微分波形の絶対値｜ｄＩ／ｄｔ｜がスレッショルド値Ｆc を越えているが、比較的大きなピーク値Ｉp3を有する電流波形に対応する微分波形の絶対値｜ｄＩ／ｄｔ｜はスレッショルド値Ｆc を越えていない。また、図１７（ｃ）は、電流波形のパルス幅Δｔを電流の微分波形の絶対値｜ｄＩ／ｄｔ｜に掛け合わせて算出された値を示す。図１７（ｃ）に示すように、ピーク値Ｉp2を有する電流波形に対応する電流の変化量｛｜ｄＩ／ｄｔ｜＊Δｔ｝のみがスレッショルド値Ｉc を越えているが、他のピーク値Ｉp1，Ｉp3を有する電流波形に対応する電流の変化量｛｜ｄＩ／ｄｔ｜＊Δｔ｝はスレッショルド値Ｉc を越えていない。なお、ここでは電流の微分波形の絶対値｜ｄＩ／ｄｔ｜を用いたが、電流の微分値ｄＩ／ｄｔそのものを用いてもよい。その場合、負側のＦc ，Ｉc の値を例えば単純に符号を入れ替えるなどにより、定めておく必要がある。
【００７４】
なお、第１の回路２１において、例えば電源電流Ｉddの変化速度（ｄＩ／ｄｔ）と変化量｛（ｄＩ／ｄｔ）＊Δｔ｝のみがスレッショルド値を超過している場合は、第１の回路２１にＰch変調ＭＯＳトランジスタと通常のＮchＭＯＳトランジスタとを配置してもよい。また、第１の回路２１において、電源電流Ｉssの変化速度（ｄＩ／ｄｔ）と変化量｛（ｄＩ／ｄｔ）＊Δｔ｝のみがスレッショルド値を超過している場合は、第１の回路２１に通常のＰchＭＯＳトランジスタとＮch変調ＭＯＳトランジスタとを配置してもよい。
【００７５】
本実施形態によると、第１の実施形態とは異なり、回路特性を調べることなく変調ＭＯＳトランジスタの配置を決定するのではないので、以下の効果を発揮することができる。すなわち、不要な箇所にまで変調ＭＯＳトランジスタを設けると、変調ＭＯＳトランジスタの変調基板バイアスＶb ，Ｖb'の引き出し電極によるレイアウト面積の増大を招くことになるが、本実施形態においては、レイアウト面積の増大を必要最小限に抑制しつつ、ＥＭＩ輻射を有効に低減することができる。
【００７６】
（第３の実施形態）
次に、回路の特性に応じて変調ＭＯＳトランジスタを配置するか変調ＭＯＳトランジスタを配置しないかを選択して構成される半導体集積回路装置の別の例について述べる。
【００７７】
図９は、本実施形態における半導体集積回路装置１Ｄの構成を示すブロック回路図である。同図に示すように、本実施形態の半導体集積回路装置１Ｄには、図１（ａ）に示すＰch変調ＭＯＳトランジスタ９と通常のＮchＭＯＳトランジスタ１０とからなるインバータ２と、インバータ２の出力をゲート信号配線２５を介して受けるインバータ２６と、インバータ２６からの出力信号を送るための信号出力配線２０とが配置されている。つまり、インバータ２はインバータ２６の駆動回路として機能していることになる。そして、インバータ２６は、通常のＰchＭＯＳトランジスタ１１と通常のＮchＭＯＳトランジスタ１０とにより構成されている。
【００７８】
ここで、本実施形態においては、インバータ２６の電源電流Ｉddおよび電源電流Ｉssのいずれについても、変化速度（ｄＩ／ｄｔ）と変化量｛（ｄＩ／ｄｔ）＊Δｔ｝がそれぞれスレッショルド値Ｆc 、Ｉc を超えているにも拘わらず、通常のＭＯＳトランジスタで構成されている。その理由は以下の通りである。駆動回路であるインバータ２内に変調ＭＯＳトランジスタ（Ｐch変調ＭＯＳトランジスタ９）が配置されていることから、ＥＭＩ輻射の要因となる電流が流れるインバータ２６のゲート信号配線２５には変調された信号が流れ、インバータ２６のスイッチング時刻は変調される。その結果、インバータ２６のスイッチングによって輻射される電磁波のエネルギー分布の周波数ピークは、入力信号が変調されていない場合に比べて広くなだらかになるので、ＥＭＩ輻射強度が低減されることになる。
【００７９】
なお、駆動回路であるインバータ２を、通常のＰchＭＯＳトランジスタとＮch変調ＭＯＳトランジスタにより構成しても、本実施形態と同じ効果を発揮することができる。
【００８０】
特に、本実施形態の構成を採用した場合、図３に示すＰch変調ＭＯＳトランジスタ９と通常のＮchＭＯＳトランジスタ１０との比較からわかるように、通常のＭＯＳトランジスタでは、基板コンタクト領域とドレイン領域又はソース領域とに共通の引き出し電極を設けることができるが、変調ＭＯＳトランジスタでは、基板コンタクト領域と、ドレイン領域と、ソース領域とに、それぞれ個別の引き出し電極を設ける必要がある。一方、ＥＭＩ輻射の直接の要因となる大電流が流れるトランジスタはレイアウト面積が大きくなるが、かかるレイアウト面積の大きいトランジスタに変調ＭＯＳトランジスタを用いると、引き出し電極を個別に設けることで、さらにレイアウト面積が大きくなる。ところが、本実施形態を用いることにより、レイアウト面積の大きなＭＯＳトランジスタを通常のＭＯＳトランジスタにしても、ＥＭＩ輻射をある程度抑制することができる。つまり、変調ＭＯＳトランジスタの採用によるレイアウト面積の増大をできるだけ抑制することができる。
【００８１】
（第４の実施形態）
信号の遅延時間を変調基板バイアスＶb ，Ｖb'の振幅により制御できることは上述した通りであるが、本実施形態においては、この点に着目して、変調ＭＯＳトランジスタの変調基板バイアスＶb の振幅を回路の遅延時間余裕に適合するように選択する半導体集積回路装置について述べる。
【００８２】
図１０（ａ）は、本実施形態における半導体集積回路装置１Ｅの構成を示す電気回路図である。半導体集積回路装置１Ｅは、周波数ｆc ，周期Ｔc ＝１／ｆc のクロック信号Ｃlkを供給するクロック信号線３０と、クロック信号線３０から供給されるクロック信号Ｃlkによって駆動されるフリップフロップ３１，３２，３３と、各フリップフロップ間に設けられた組み合わせ回路等からなる第１の論理回路３４及び第２の論理回路３５とによって構成されている。各フリップフロップ３１，３２，３３においでは、入力部Ｄに入力されたデータをクロック入力部ＣＫに入力されるクロック信号Ｃlkの立ち上がりに同期させて出力部Ｑに出力し、出力部Ｑからの出力データはクロック信号Ｃlkの次の立ち上がりエッジまで保持される。第１の論理回路３４と第２の論理回路３５とは、この例ではＰch変調ＭＯＳトランジスタを含んでいて、各論理回路３４，３５には変調基板バイアス供給配線７ａ，７ｂを介して変調基板バイアスＶb1，Ｖb2が供給される。
【００８３】
図１０（ｂ），（ｃ）は、第１の論理回路３４と第２の論理回路３５とにおけるクロック信号Ｃlk，入力データ信号Ｖi1，Ｖi2及び出力データ信号Ｖo1，Ｖo2の状態を示すタイミング図である。第１の論理回路３４の入力データ信号Ｖi1はクロック信号Ｃlkの立ち上がりエッジに同期して取り込まれ、遅延時間Ｔd1だけ遅れたタイミングで出力データ信号Ｖo1として出力される。同様に、第２の論理回路３５の入力データ信号Ｖi2は、クロック信号Ｃlkの立ち上がりエッジに同期して取り込まれ、遅延時間Ｔd2だけ遅れたタイミングで出力データ信号Ｖo2として出力される。クロック信号Ｃlkの立ち上がり毎に、データが論理回路ーフリップフロップ−論理回路−フリップフロップ−…と順次転送されるためには、少なくとも各論理回路３４，３５内における遅延時間Ｔd1，Ｔd2がクロック信号Ｃlkの周期より短い必要がある。本実施例の場合には、
Ｔc ＞Ｔd2＞Ｔd1
である。つまり、第１の論理回路３４は第２の論理回路３５に比べて遅延時間余裕（Ｔc −Ｔdn（ｎ＝１，２））が大きい。ここで、変調基板バイアスＶb1，Ｖb2は、下記式（１２），（１３）
Ｖb1＝Ｖdd−Ｖf ＋０．５Ｖa1＊[sin （２π＊ｆm ＊ｔ）＋１]  （１２）
Ｖb2＝Ｖdd−Ｖf ＋０．５Ｖa2＊[sin （２π＊ｆm ＊ｔ）＋１]  （１３）
のように設定されている。
【００８４】
ここで、図１（ｂ）に示すように、Ｖa1，Ｖa2は変調基板バイアスＶb1，Ｖb2の変化振幅である。このとき、各論理回路３４，３５の遅延時間Ｔd1，Ｔd2は、それぞれ振幅Ｖa1，Ｖa2の増大につれて増大する振幅Ｖa1，Ｖa2の関数である。すなわち、下記式（１４），（１５）
Ｔc ＞Ｔd2＝ｆ（Ｖa2）＞Ｔd1＝ｇ（Ｖa1）                  （１４）
Ｖa1≧Ｖa2                                                （１５）
のように設定することができる。
【００８５】
ここで、各回路に供給する変調基板バイアスＶb の変化振幅Ｖa を均一にする場合（Ｖb が共通である場合）には、各回路のうち遅延時間Ｔd がもっとも小さいものに適合するように変化振幅Ｖa を設定する必要があるので、変化振幅Ｖa の値を小さくせざるを得ないことになる。
【００８６】
それに対して、本実施形態のように、遅延時間余裕の大きな回路には遅延時間余裕の小さい回路よりも大きな変調基板バイアスＶb の変化振幅Ｖa を与えることにより、各回路に与える変調基板バイアスＶb の変化振幅Ｖa を均一にする場合に比べて、集積回路装置全体のＥＭＩ輻射をより効果的に低減することができる。
【００８７】
なお、本実施形態においては、各論理回路３４，３５にＰch変調ＭＯＳトランジスタを含む場合を例にとって説明したが、Ｎch変調ＭＯＳトランジスタを含む論理回路を備えた半導体集積回路装置においても、遅延時間余裕が大きい回路には遅延時間余裕の小さい回路よりも大きな変調基板バイアスＶb'の変化振幅Ｖa'を与えることにより、同様の効果を発揮することができる。
【００８８】
（第５の実施形態）
次に、変調基板バイアスＶb ，Ｖb'の発生回路を組み込んだ半導体集積回路装置に関する第５の実施形態について説明する。
【００８９】
図１１（ａ），（ｂ）は、それぞれ本実施形態における半導体集積回路装置１Ｆの構成を概略的に示すブロック回路図及びその部分拡大図である。
【００９０】
図１１（ａ）に示すように、半導体集積回路装置１Ｆは、変調基板バイアス発生回路３６と、変調基板バイアスの生成データを格納した不揮発性メモリ３７と、第１の回路３９及び第２の回路４０を備えている。そして、第１の回路３９は、Ｐch，Ｎch変調ＭＯＳトランジスタを含んでおり、変調基板バイアス発生回路３６から変調基板バイアス供給配線７，８を介して供給される変調基板バイアスＶb ，Ｖb'がＰch，Ｎch変調ＭＯＳトランジスタに供給され、第１の回路３９から発生するＥＭＩ輻射が低減される構成となっている。一方、第２の回路４０には変調ＭＯＳトランジスタが配置されておらず、通常のＭＯＳトランジスタのみが配置されている。
【００９１】
また、図１１（ｂ）に示すように、不揮発性メモリ３７には、波形を記憶しているパターンメモリや、振幅やオフセットなどを記憶しているＤＣパラメータメモリ，周波数情報などを記憶しているＡＣパラメータメモリが備えられている。また、基板バイアス発生回路３６は、不揮発性メモリ３７のパターンメモリやＤＣパラメータメモリ，ＡＣパラメータメモリにサイクリックにアクセスして、データを読み出すとともに、これらのデータをＤ／Ａ変換器に入力するためのデジタルデータに合成する。例えば、周期が１で周波数が１の基本的なサインカーブからなる波形パターンを用いる場合、ＡＣパラメータメモリから周波数１０ｋＨｚのデータが取り込まれ、ＤＣパラメータメモリから振幅２００ｍＶのデータが取り込まれた場合、振幅２００ｍＶで周波数が１０ｋＨｚのサインカーブを生成するためのデジタルデータが合成され、最終的にＤ／Ａ変換器から基板バイアスＶb ，Ｖb'として出力される。
【００９２】
ここで、変調基板バイアス発生回路３６において、不揮発性メモリ３７のデータに基づいて変調基板バイアスＶb ，Ｖb'が生成される。また、不揮発性メモリ３７は、制御信号配線３８を介して入力されるデータ書き込み信号Ｓreに応じて、変調基板バイアスＶb ，Ｖb'の変化振幅Ｖa ，Ｖa'と波形形状の情報とを書き込むことができ、かつ、変調基板バイアスＶb ，Ｖb'の波形をプログラムすることができる。また、この変調基板バイアスＶb ，Ｖb'の波形は、半導体集積回路装置１Ｆ全体で均一の波形を有するものである必要はなく、第４の実施形態のごとく半導体集積回路装置１Ｆ内の各回路の遅延時間などの特性に応じて変化振幅，波形などを変化させることも可能である。半導体集積回路装置１Ｆの実装構造（システム上の選定）により、ＥＭＩは大きく変わる。このため、半導体集積回路装置１Ｆのアプリケーションに応じてチューニングする。このＥＭＩ輻射強度が最小になるように変調基板バイアスＶb ，Ｖb'の波形をプログラムすることにより、半導体集積回路装置１Ｆの各部に適正な変調基板バイアスＶb ，Ｖb'を与えることが可能になる。
【００９３】
このように、半導体集積回路装置１Ｆ内に、変調基板バイアス発生回路３６を組み込んで、変調基板バイアスＶb ，Ｖb'の波形をプログラム可能な構成とすることにより、ＥＭＩ輻射が大きな半導体集積回路装置に対しては、変調基板バイアスＶb ，Ｖb'の変化振幅を大きくとって回路の動作速度余裕を削減するように変調基板バイアスＶb ，Ｖb'の振幅をプログラムすることができる。逆に、ＥＭＩ輻射が小さな半導体集積回路装置に対しては、回路の動作速度を優先させるように変調基板バイアスＶb ，Ｖb'の振幅を小さくプログラムすることにより、複数種類の半導体集積回路装置を共通の構成にしながら、ＥＭＩ輻射と動作速度のバランスが最適化された半導体集積装置を実現することができる。
【００９４】
（第６の実施形態）
次に、変調ＭＯＳトランジスタを用いてＥＭＩ輻射を低減するための対策を講じたメモリセルアレイを用いた半導体集積回路装置に関する第６の実施形態について説明する。ＲＯＭやＲＡＭなどのメモリセルアレイにおいては、そのビット線を多数同時にプリチャージする必要があり、このプリチャージ動作によって電源線に急峻なピーク電流が流れ、このピーク電流がＥＭＩ輻射の要因となる。以下、ＲＡＭの場合について説明するが、ＲＯＭについても本実施形態を適用することができる。
【００９５】
図１２は、本実施形態における半導体集積回路装置１Ｇの構成を示す電気回路図である。同図に示すように、ＲＡＭ（Random Access Memory）として機能する半導体集積回路装置１Ｇは、多数のＲＡＭのメモリセル５６をマトリックス状に配置したメモリセルアレイ５０と、メモリセルアレイ５０に駆動信号Ｓdrを入力するための信号入力配線５１と、インバータによって構成され駆動信号Ｓdrを受ける駆動回路５２と、ビット線対５５と、ビット線対５５に介設される２つのＰchＭＯＳトランジスタからなるプリチャージトランジスタ対５３と、ビット線対５５間に介設されるイコライズトランジスタ５４と、ビット線対５５の端部に設けられセンスアンプ及び書き込みドライバ−を含むＲ／Ｗ回路５７と、Ｒ／Ｗ回路５７からのデータを出力するための信号出力配線５８と、ワード線５９とを備えている。データの読み出し又は書き込みの際、メモリセル５６は、ワード線５９を介して入力されるワード選択信号Ｓwsによって選択され、Ｒ／Ｗ回路５７によってデータの読み出しと書き込みとが行なわれる。ここで、ワード選択信号Ｓwsによりメモリセル５６を選択する際、ビット線対５５に存在する電荷によって期待しないデータがメモリセル５６に書き込まれるのを防ぐため及びセンスアンプの動作の確保のために、ビット線対５５のプリチャージトランジスタ対５３がオンになり、ビット線対５５の電位が電源電位Ｖddに近づくようにプリチャージ（すなわち充電）される。また、プリチャージトランジスタ対５３がオンになってプリチャージ動作が行なわれている時に、イコライズトランジスタ５４がオンになってビット線対５５の電位が均一化されることにより、センスアンプの動作を高速化している。プリチャージトランジスタ対５３とその駆動回路５２には、Ｐch変調ＭＯＳトランジスタが配置されており、これらのＰch変調ＭＯＳトランジスタに変調基板バイアスＶb を供給するための変調基板バイアス供給配線７がメモリセルアレイ５０の外部に引き出されている。
【００９６】
本実施形態によると、駆動回路５２のＰch変調ＭＯＳトランジスタの基板電位を変調基板バイアスＶb により変調することで、第１の実施形態と同じ効果を得ることができる。また、プリチャージトランジスタ対５３のＰch変調ＭＯＳトランジスタの基板電位を変調することにより、プリチャージ時にプリチャージトランジスタ対５３の駆動能力とオンになるタイミングとが変調されるので、電源配線５からプリチャージトランジスタ対５３に流れる電源電流のピーク値が抑制され、ＥＭＩ輻射が低減されることになる。
【００９７】
なお、同時にプリチャージすべきビット線対５５の数が増加するほど、本実施形態を適用することによるＥＭＩ輻射の低減効果が大きい。
【００９８】
なお、プリチャージトランジスタ対５３は、メモリセルアレイ５０中のメモリセル５６と共通の基板上に形成することができるので、変調基板バイアスＶb の供給点としてプリチャージトランジスタ対５３の基板構造の端や中間点などの局所的な点を選ぶことにより、高抵抗である基板抵抗による変調基板バイアスＶb の遅延効果をも利用して、プリチャージトランジスタ対５３のスイッチング時期をより広くばらつかせることができ、より効果的にＥＭＩ輻射を低減することができる。
【００９９】
なお、本実施形態においては、プリチャージトランジスタ対中のトランジスタに着目したが、メモリセルアレイでは他に同時並列動作がおこる回路部分として、Ｒ／Ｗ回路５７があり、このＲ／Ｗ回路５７に変調ＭＯＳトランジスタを配置してＥＭＩ輻射を低減することができる。ただし、Ｒ／Ｗ回路５７は、作動型回路など一般にタイミング動作が微妙な回路を採用しているので、変調ＭＯＳトランジスタを配置する際にはタイミング設計に注意を要する。
【０１００】
（第７の実施形態）
次に、変調ＭＯＳトランジスタをバス信号線の駆動回路に配置した半導体集積回路装置に関する第７の実施形態について説明する。複数のバス信号線を同時かつ並列に駆動する駆動回路を備えた半導体集積回路装置においては、駆動データが同時に遷移したときに電源配線に急峻なピーク電流が流れるので、大きなＥＭＩ輻射を発生させることがある。さらに、バス信号線は通常の配線よりも配線長が長くなる傾向がある。そして、バス信号線が数ｃｍ以上に長くなるとバス信号線自体からのＥＭＩ輻射も無視できない程強くなる。
【０１０１】
図１３は、本実施形態における半導体集積回路装置１Ｈの構成を示す図である。同図に示すように、半導体集積回路装置１Ｈは、あるビット数のデータを入力するための信号入力配線６０と、データの各ビット信号を受ける第１の回路６１と、Ｐch変調ＭＯＳトランジスタ及びＮch変調ＭＯＳトランジスタを用いたインバータのアレイによって構成され、バス信号線にデータを送るための駆動回路６２と、駆動回路６２からの出力を受ける第２の回路６３と、駆動回路６２からの駆動信号を第２の回路６３にそれぞれ入力させるためのあるビット数のバス信号線６４と、第２の回路６３からの出力信号を出力するための信号出力配線６５とを備えている。そして、駆動回路６２において、Ｐch変調ＭＯＳトランジスタの基板領域は変調基板バイアスＶb を供給するための変調基板バイアス供給配線７に接続され、Ｎch変調ＭＯＳトランジスタの基板領域は変調基板バイアスＶb'を供給するための変調基板バイアス供給配線８に接続されている。また、Ｐch変調ＭＯＳトランジスタのドレインは電源電位Ｖddを供給するための電源配線５に接続され、Ｎch変調ＭＯＳトランジスタのソースは接地電位Ｖssを供給するためのグラウンド配線６に接続されている。
【０１０２】
ここで、第１の回路６１の出力は駆動回路６２に入力され、駆動回路６２からの出力は、配線長の大きい複数のバス信号線６４を経て第２の回路６３に伝達される。このとき、データの全ビットが各バス信号線６４においてＬレベルからＨレベルに遷移あるいはその逆に遷移する場合に、電源配線５やバス信号線６４から発生するＥＭＩ輻射が最も大きくなる。そのとき、駆動回路６２中の各変調ＭＯＳトランジスタの基板電位を変調基板バイアスＶb ，Ｖb'によって変調することにより、駆動回路６２からの出力の波形、つまり、立ち上がり立ち下がりのタイミングやスルーレートが変調されて、半導体集積回路装置１Ｈ全体のＥＭＩ輻射が低減される。この波形やスルーレートの変調によるＥＭＩ輻射の低減効果は、バス信号線６４の配線長が長く、かつ高速に駆動する必要がある場合に特に大きい。
【０１０３】
（第８の実施形態）
次に、変調ＭＯＳトランジスタを、外部機器との間で信号をやりとりするために設けられるパッドの駆動回路に配置した半導体集積回路装置に関する第８の実施形態について説明する。一般に、パッドは半導体集積回路装置から引き出される長さ数ｃｍから数１０ｃｍの外部配線に接続され、これがアンテナとして働くために、パッドから出力されて外部配線に流れる信号の波形はＥＭＩ輻射に大きく影響する。
【０１０４】
図１４は、本実施形態における半導体集積回路装置１Ｉの構成を示す電器回路図である。同図に示すように、半導体集積回路装置１Ｉは、内部回路７０と、内部回路７０と外部機器との間に流れる信号を授受するためのパッド回路７１と、パッド回路７１に配置されるパッド７２と、パッド７２に信号を送るための駆動回路７３と、外部機器からパッド７２への入力信号を内部回路７０に伝達するための信号入力配線７４と、内部回路７０から外部機器への出力信号を駆動回路７３に伝達するための信号出力配線７５と、駆動回路７３の動作を制御するための制御信号を伝達する制御信号線７６と、内部回路７０から各種データを出力するための信号線７７とを備えている。本実施形態においては、パッド回路７１を双方向機能を有するものとしたが、これは一例であって、出力用パッド回路と入力用パッド回路とを個別に備えたものにも、本実施形態を適用することができる。
【０１０５】
パッド回路７１において、外部機器からパッド７２に入力された信号は信号入力配線７４から内部回路７０に入力される。このとき、パッド７２に接続される駆動回路７３が高インピーダンス状態になるように、制御信号線７６から伝達される制御信号はＨレベルにされる。また、信号出力配線７５に伝達される内部回路７０からの出力は、Ｐch，Ｎch変調ＭＯＳトランジスタによって構成された駆動回路７３によってバッファされてパッド７２から外部機器に出力される。このとき、駆動回路７３からの出力が変調基板バイアスＶb ，Ｖb'によって変調されるので、パッド７２からの出力信号の立ち上がり立ち下がりタイミングが変調されて、電源配線５およびグラウンド配線７からのＥＭＩ輻射が低減される。また、パッド７２からの出力信号のスルーレートが変調されるので、パッド７２に接続される半導体集積回路装置１Ｉのパッケージ用部品（リードなど）や、回路基板（プリント配線基板など）上の配線からのＥＭＩ輻射が低減される。
【０１０６】
（第９の実施形態）
次に、変調ＭＯＳトランジスタによるＥＭＩ輻射制御の概念を、既設計の資産である回路ＩＰに取り入れた半導体集積回路装置に関する第９の実施形態について説明する。
【０１０７】
図１５は、本実施形態における半導体集積回路装置１Ｊの構成を示すブロック回路図である。同図に示すように、半導体集積回路装置１Ｊは、あらかじめ汎用的に設計された回路ＩＰ８１と、回路ＩＰ８２と、回路ＩＰ８３と、電源電位Ｖddを供給するための電源配線５と、接地電位Ｖssを供給するためのグラウンド配線６と、変調基板バイアスＶb を供給するための変調基板バイアス供給配線７と、変調基板バイアスＶb'を供給するための変調基板バイアス供給配線８とを備えている。また、各回路ＩＰ８１，８２，８３にはＰch変調ＭＯＳトランジスタとＮch変調ＭＯＳトランジスタとが配置されており、各回路ＩＰ８１，８２，８３は、電源電位Ｖddを受けるように構成された電源ピン８４と、接地電位Ｖssを受けるように構成されたグラウンドピン８５と、変調基板バイアスＶb を受けるように構成された変調基板バイアスピン８６と、変調基板バイアスＶb'を受けるように構成された変調基板バイアスピン８７と、信号を入出力するための信号ピン８８とを備えている。ここで、変調基板バイアスピン８６，８７の構造は、他のピンの構造と実質的には同じである。変調基板バイアスピン８６，８７には、設計の際の論理情報と位置情報とが流れるようになっている。
【０１０８】
そして、回路ＩＰ８１においては、変調基板バイアスピン８６が変調基板バイアス供給配線７に接続されてＰch変調ＭＯＳトランジスタが変調基板バイアスＶb を受け、変調基板バイアスピン８７が変調基板バイアス供給配線８に接続されてＮch変調ＭＯＳトランジスタが変調基板バイアスＶb'を受けている。すなわち、回路ＩＰ８１は、低ＥＭＩ輻射指向で用いられている。
【０１０９】
一方、回路ＩＰ８２においては、変調基板バイアスピン８６が変調基板バイアス供給配線７の代わりに電源配線５に接続され、変調基板バイアスピン８７が変調基板バイアス供給配線８の代わりにグラウンド配線６に接続されている。すなわち、回路ＩＰ８２内のＰch，Ｎch変調ＭＯＳトランジスタは通常ＭＯＳトランジスタとして動作し、回路ＩＰ８２は変動する変調基板バイアスＶb ，Ｖb'による変調を受けることがなく、速度重視指向で用いられている。
【０１１０】
また、回路ＩＰ８３においては、変調基板バイアスピン８６が変調基板バイアス供給配線７に接続されているが、変調基板バイアスピン８７は変調基板バイアス供給配線８の代わりにグラウンド配線６に接続されている。すなわち、回路ＩＰ８３内のＮch変調ＭＯＳトランジスタは通常のＭＯＳトランジスタとして動作し、Ｐch変調ＭＯＳトランジスタのみ変調を受ける。回路ＩＰ８３は、速度とＥＭＩ輻射の両立指向で用いられている。
【０１１１】
このように、回路ＩＰに変調ＭＯＳトランジスタを配置すると共に変調基板バイアスを入力するためのピンをあらかじめ回路ＩＰに引き出しておくことにより、共通の構成を有する回路ＩＰを、速度重視指向から低ＥＭＩ輻射指向まで様々な要求に対応することができる。回路ＩＰは、一般にトランジスタの集積条件を限定することができないので、ＥＭＩ輻射レベルの推定が困難であるが、本実施形態を用いると、汎用に設計された回路ＩＰの適用範囲を低ＥＭＩ輻射対応に絞ることなく再利用を図ることができる。
【０１１２】
（第１０の実施形態）
次に、変調ＭＯＳトランジスタによるＥＭＩ輻射制御を行なったＩＣチップを回路基板上に実装した電子機器に関する第１０の実施形態について説明する。
【０１１３】
図１６は、本実施形態における半導体集積回路装置を用いた電子機器に設けられる１つの回路基板上の構成を示すブロック回路図である。同図に示すように、プリント配線基板などの回路基板９０上には、半導体集積回路装置である第１のＩＣチップ９１と、第２のＩＣチップ９２と、第３のＩＣチップ９３と、変調基板バイアス発生用ＩＣチップ９９と、電源電位Ｖddを供給するための電源配線５と、接地電位Ｖssを供給するためのグラウンド配線６と、変調基板バイアスＶb を供給するための変調基板バイアス供給配線７と、変調基板バイアスＶb'を供給するための変調基板バイアス供給配線８とが搭載されている。また、各ＩＣチップ９１，９２，９３にはＰch変調ＭＯＳトランジスタとＮch変調ＭＯＳトランジスタとが配置されており、各ＩＣチップ９１，９２，９３は、電源電位Ｖddを受けるように構成された電源パッド９４と、接地電位Ｖssを受けるように構成されたグラウンドパッド９５と、変調基板バイアスＶb を受けるように構成された変調基板バイアスパッド９６と、変調基板バイアスＶb'を受けるように構成された変調基板バイアスパッド９７と、信号を入出力するための信号パッド９８とを備えている。ここで、変調基板バイアスパッド９６，９７の構造は、他のパッドの構造と実質的には同じである。変調基板バイアスパッド９６，９７には、設計の際の論理情報と位置情報とが流れるようになっている。
【０１１４】
ここで、変調基板バイアス発生用ＩＣチップ９９は、変調基板バイアス供給配線７を介して変調基板バイアスＶb を供給し、変調基板バイアス供給配線８を介して変調基板バイアスＶb'を供給するためのものである。そして、変調基板バイアス発生用ＩＣチップ９９内には、ＤＣの定常電圧（例えば図１（ｂ）又は（ｃ）に示す波形の中心線の電位）を発生するためのＤＣレベル生成回路９９ａと、時間変動電圧（例えば図１（ｂ）又は（ｃ）に示す波形）を発生するためのＡＣレベル生成回路９９ｄと、ＤＣレベル生成回路９９ａとＡＣレベル生成回路９９ｄとの出力を合成して変調変調基板バイアスを生成するレベル加算回路９９ｃとを備えている。
【０１１５】
ここで、ＩＣチップ９１においては、変調基板バイアスパッド９６が変調基板バイアス供給配線７に接続されてチップ内のＰch変調ＭＯＳトランジスタが変調基板バイアスＶb を受け、変調基板バイアスパッド９７が変調基板バイアス供給配線８に接続されてチップ内のＮch変調ＭＯＳトランジスタが変調基板バイアスＶb'を受けている。すなわち、ＩＣチップ９１は、低ＥＭＩ輻射指向で用いられている。
【０１１６】
一方、ＩＣチップ９２においては、変調基板バイアスパッド９６が変調基板バイアス供給配線７の代わりに電源配線５に接続され、変調基板バイアスパッド９７が変調基板バイアス供給配線８の代わりにグラウンド配線６に接続されている。すなわち、ＩＣチップ９２内のＰch，Ｎch変調ＭＯＳトランジスタは通常ＭＯＳトランジスタとして動作し、ＩＣチップ９２は変動する変調基板バイアスＶb ，Ｖb'による変調を受けることがなく、速度重視指向で用いられている。
【０１１７】
また、ＩＣチップ９３においては、変調基板バイアスパッド９６が変調基板バイアス供給配線７に接続されているが、変調基板バイアスパッド９７は変調基板バイアス供給配線８の代わりにグラウンド配線６に接続されている。すなわち、ＩＣチップ９３内のＮch変調ＭＯＳトランジスタは通常のＭＯＳトランジスタとして動作し、Ｐch変調ＭＯＳトランジスタのみ変調を受ける。ＩＣチップ９３は、速度とＥＭＩ輻射の両立指向で用いられている。
【０１１８】
このように、ＩＣチップに変調ＭＯＳトランジスタを配置すると共に変調基板バイアスを入力するためのパッドをあらかじめＩＣチップに引き出しておくことにより、共通の構成を有するＩＣチップを、回路基板９０上への各ＩＣチップその他の部材の実装状況に応じて、速度重視指向から低ＥＭＩ輻射指向まで選択して使用することができる。
【０１１９】
また、変調基板バイアス発生用ＩＣチップ９９から変調基板バイアスＶb ，Ｖb'をまとめて各ＩＣチップ９１，９２，９３に供給することにより、各ＩＣチップ９１，９２，９３には変調基板バイアス発生回路を設ける必要がなくなり、半導体装置全体としての低コスト化を図ることができる。
【０１２０】
さらに、上記変調基板バイアス発生用ＩＣチップは、変調ＭＯＳトランジスタを含むＩＣチップと共通の回路基板の上に搭載されている必要はなく、１つの電子機器（例えば移動通信機器など）内に変調ＭＯＳトランジスタと共に搭載されていれば、本実施形態の効果を発揮することができる。
【０１２１】
【発明の効果】
本発明によると、高速動作する半導体集積回路装置に、制限された範囲内で変化する変調基板バイアスを与えるようにした変調ＭＩＳトランジスタを設けたので、誤動作を回避しつつ、電磁波のピーク値の低減によるＥＭＩ輻射の低減を図ることができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ），（ｃ）は、それぞれ順に、第１の実施形態における半導体集積回路装置の構成を概略的に示す電気回路図、Ｐch変調ＭＯＳトランジスタの変調基板バイアスＶb の時間変化を示す図、Ｎch変調ＭＯＳトランジスタの変調基板バイアスの時間変化を示す図である。
【図２】変調ＭＯＳトランジスタを含む回路のＥＭＩ輻射強度のピークを変調基板バイアスによって低減する作用を説明するための図である。
【図３】Ｐch変調ＭＯＳトランジスタと通常のＮchＭＯＳトランジスタとからなるインバータのＮウエルプロセスによる構造を示す断面図である。
【図４】Ｐch変調ＭＯＳトランジスタとＮch変調ＭＯＳトランジスタとからなるインバータのツインウエルプロセスによる構造を示す断面図である。
【図５】図４に示すインバータの構造におけるラッチアップの発生を抑制する作用を説明するための断面図である。
【図６】第１の実施形態の第１の変形例に係るＰch変調ＭＯＳトランジスタとＮch変調ＭＯＳトランジスタとからなるインバータをＳＯＩ構造で実現した構造を示す断面図である。
【図７】第１の実施形態の第２の変形例に係る変調ＭＯＳトランジスタをＣＭＯＳツリー回路内に配置して構成される半導体集積回路装置のブロック回路図である。
【図８】第２の実施形態における半導体集積回路装置のブロック回路図である。
【図９】第３の実施形態における半導体集積回路装置のブロック回路図である。
【図１０】第４の実施形態における半導体集積回路装置の電気回路図である。
【図１１】（ａ），（ｂ）は、第５の実施形態における半導体集積回路装置のブロック回路図及びその部分拡大図である。
【図１２】第６の実施形態における半導体集積回路装置の電気回路図である。
【図１３】第７の実施形態における半導体集積回路装置の電気回路図である。
【図１４】第８の実施形態における半導体集積回路装置の電気回路図である。
【図１５】第９の実施形態における半導体集積回路装置のブロック回路図である。
【図１６】第１０の実施形態における半導体集積回路装置を用いた電子機器に設けられる１つの回路基板上の構成を示すブロック回路図である。
【図１７】（ａ）〜（ｃ）は、それぞれ順に、各種電流波形，それに対する電流の変化速度及び変化量のシミュレーションの結果を示す図である。
【符号の説明】
１    半導体集積回路装置
２〜４  インバータ
５    電源配線
６    グラウンド配線
７    変調基板バイアス供給配線
８    変調基板バイアス供給配線
９    Ｐch変調ＭＯＳトランジスタ
１０  ＮchＭＯＳトランジスタ
１１  ＭＯＳトランジスタ
１２  Ｎch変調ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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