(57)【特許請求の範囲】
【請求項１】
（Ａ）半導体基板上部に備えられたＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタであって、
（Ｂ）前記半導体基板上に形成された第１層間絶縁膜と、
（Ｃ）前記第１層間絶縁膜上に形成された、下部電極として使用される下部金属配線と、
（Ｄ）前記下部金属配線上に備えられる、第１、第２蓄電絶縁膜パターンからなる積層された蓄電絶縁膜パターンと、
（Ｅ）前記蓄電絶縁膜パターンを含む全体の上部に形成された第２層間絶縁膜と、
（Ｆ）前記第２層間絶縁膜及び前記第２、第１蓄電絶縁膜パターンを通して設けられた、前記下部金属配線の一側に接続する第１ビアコンタクトプラグと、
（Ｇ）前記第２層間絶縁膜上に設けられ、前記蓄電絶縁膜パターンに接続してＭＩＭキャパシタの上部電極として使用される並列アレイ構造の第２ビアコンタクトプラグと、
（Ｈ）前記第２層間絶縁膜上に形成され、前記第１ビアコンタクトプラグ及び第２ビアコンタクトプラグに接続する上部金属配線と、
を備えることを特徴とする半導体素子。
【請求項２】
前記第１、第２蓄電絶縁膜パターンは、それぞれＳｉＯｘＮｙ層とＳｉ３Ｎ４層であることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記下部金属配線は、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層構造であることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記第１ビアコンタクトプラグと第２ビアコンタクトプラグは、タングステンで形成されることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記第２層間絶縁膜は、ＳｉＯ２膜、ＳｉＯ２−δ膜、ＳＯＧ（ｓｐｉｎ＿ｏｎ＿ｇｌａｓｓ）膜、ＦＯＸ（ｆｌｏｗａｂｌｅ＿ｏｘｉｄｅ）のいずれかを用いて形成されることを特徴とする請求項１に記載の半導体素子。
【請求項６】
（Ａ）ＭＩＭキャパシタを有する半導体素子の製造方法において、
（Ｂ）前記半導体素子の半導体基板上に第１層間絶縁膜を形成する工程と、
（Ｃ）下部金属配線を前記第１層間絶縁膜上に形成する工程と、
（Ｄ）前記下部金属配線上に、第１、第２蓄電絶縁膜パターンを積層して形成する工程と、
（Ｅ）前記第２蓄電絶縁膜パターンを含む全体表面上に第２層間絶縁膜を積層して形成する工程と、
（Ｆ）前記第２層間絶縁膜上にビアコンタクト領域を定義する感光膜パターンを形成し、前記下部金属配線の一側に第１ビアコンタクト領域を形成すると同時に、前記下部金属配線の他側に前記第１ビアコンタクト領域の幅より狭い並列アレイ構造の第２ビアコンタクト領域を形成する工程と、
（Ｇ）前記感光膜パターンをエッチングマスクとして、前記下部金属配線上の第２層間絶縁膜と第２、第１蓄電絶縁膜パターンとをエッチングし、前記下部金属配線を露出させる第１ビアコンタクトホールを形成すると同時に、前記下部金属配線上の第２層間絶縁膜をエッチングして前記第２蓄電絶縁膜パターンを露出させる第２ビアコンタクトホールを形成するエッチング工程と、
（Ｈ）前記感光膜パターンを除去する工程と、
（Ｉ）前記第１ビアコンタクトホールと第２ビアコンタクトホールを埋め込んで、第１ビアコンタクトプラグと前記ＭＩＭキャパシタの上部電極として使用される第２ビアコンタクトプラグとを形成する工程と、
（Ｊ）前記第１ビアコンタクトプラグ及び第２ビアコンタクトプラグに接続する上部金属配線を第２層間絶縁膜上に形成する工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項７】
前記第１、第２蓄電絶縁膜パターンは、それぞれＳｉＯｘＮｙ層とＳｉ３Ｎ４層で形成され、前記第２層間絶縁膜は、ＳｉＯ２膜、ＳｉＯ２−δ膜、ＳＯＧ（ｓｐｉｎ＿ｏｎ＿ｇｌａｓｓ）膜、ＦＯＸ（ｆｌｏｗａｂｌｅ＿ｏｘｉｄｅ）のいずれかを用いて形成されることを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記感光膜パターンを利用したエッチング工程は、ＣｘＦｙガスを活性化させたプラズマを利用して第１、第２の２段階で実施されることを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項９】
前記エッチング工程の第１の段階は、前記第１ビアコンタクト領域上の少なくとも第１蓄電絶縁膜パターンが露出されるまで、かつ前記第２ビアコンタクト領域上の前記第２蓄電絶縁膜パターンがエッチングされない範囲で実施することを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１０】
前記エッチング工程の第２の段階は、前記プラズマ内のＣ／Ｆ比率又はＣ／Ｏの比率を前記第１の段階より高めて、前記第２蓄電絶縁膜パターンをエッチング停止層として使用し、前記第１ビアコンタクト領域上の第１蓄電絶縁膜パターンをエッチングして第１ビアの下部金属配線を露出することで第１ビアコンタクトホールを形成すると同時に、前記第２ビアコンタクト領域上の第２蓄電絶縁膜を露出することで第２ビアコンタクトホールを形成することを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１１】
前記第１、２ビアコンタクトプラグは、タングステン層にて形成されることを特徴とする請求項６に記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に関するもので、より詳細にいえば、多層金属配線（ｍｕｌｔｉ−ｌａｙｅｒ  ｍｅｔａｌｉｚａｔｉｏｎ）工程の中、マイクロローディング効果（ｍｉｃｒｏ  ｌｏａｄｉｎｇ  ｅｆｆｅｃｔ）によって下部金属配線と上部金属配線を連結するビアコンタクトプラグを形成し、ビアコンタクトプラグを上部電極として使用し、下部金属配線を下部電極とする半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
メモリ素子はキャパシタ工程が核心工程であるため、一般的に多結晶シリコンを電極物質として使用しキャパシタを製造している。
一般的にロジック素子の場合、第１層と第２層の多結晶シリコン膜と多数の金属配線層で構成されているためＭＩＭキャパシタの構成が大変重要である。
しかし、ＭＩＭキャパシタは平行な金属板を使用し、大容量を得るために広い面積を必要とするためキャパシタとして使用するには困難がある。
【０００３】
図１乃至図１０は、従来の技術に係る半導体素子のＭＩＭキャパシタ形成方法を説明するための断面図である。
先ず図１を参照すると、所定の下部構造物が備えられる半導体基板１１上部に第１層間絶縁膜１３を形成する。
次に、第１層間絶縁膜１３上部に第１Ｔｉ／ＴｉＮ層１５を２００〜６００Åの厚さに形成する。ここで、第１Ｔｉ／ＴｉＮ層１５のＴｉ層は接着層として使用されるものであり、ＴｉＮ層は拡散防止膜として使用されるものである。
その次に、第１Ｔｉ／ＴｉＮ層１５上部に第１Ａｌ層１７を４０００〜５０００Åの厚さに形成する。
【０００４】
次に、第１Ａｌ層１７上部に第２Ｔｉ／ＴｉＮ層１９を３００〜７００Åの厚さに形成する。ここで、第１Ｔｉ／ＴｉＮ層１９のＴｉ層は接着層として使用されるものであり、ＴｉＮ層は反射防止膜として使用されるものである。
その次に、第２Ｔｉ／ＴｉＮ層１９上部に蓄電絶縁膜２１を形成する。この時、蓄電絶縁膜２１は、ＳｉＯｘＮｙ及びＳｉ３Ｎ４あるいはＰＥ−ＣＶＤ方法にて形成される酸化物を使用して５００〜１５００Åの厚さに形成する。
次に、蓄電絶縁膜２１上部に上部電極用薄膜２３を形成する。この時、上部電極用薄膜２３はＡｌ層、Ｔｉ／ＴｉＮ層又はＡｌとＴｉ／ＴｉＮ層の積層構造を用いて１０００〜３０００Åの厚さに形成する。
【０００５】
その次に、図２を参照すると、上部電極用薄膜２３上部に上部電極として予定される部分を露出させる第１感光膜パターン２５を形成する。
【０００６】
次に、図３を参照すると、第１感光膜パターン２５をエッチングマスクとして上部電極用薄膜２３と蓄電絶縁膜２１をエッチングさせ、上部電極２４と蓄電絶縁膜パターン２２を形成する。この時、上部電極用薄膜２３は、Ｃｌ２／ＢＣｌ３混合ガスを主エッチングガスとして使用し、Ｎ２を添加ガスとして使用した活性化させたプラズマを用いた乾式エッチング工程でエッチングする。そして、蓄電絶縁膜２１は、ＣｘＦｙガスを主エッチングガスとして使用し、ＣＨＦ３、Ｏ２又はＡｒガスを添加ガスとして使用した活性化させたプラズマを用いた乾式エッチング工程でエッチングを行う。
その次に、第１感光膜パターン２５を除去する。
【０００７】
次に、図４を参照すると、全体表面の上部に下部金属配線として予定される部分を保護する第２感光膜パターン２７を形成する。
【０００８】
その次に、図５を参照すると、第２感光膜パターン２７をエッチングマスクとして第２Ｔｉ／ＴｉＮ層１９、第１Ａｌ層１７及び第１Ｔｉ／ＴｉＮ層１５をエッチングして、第２Ｔｉ／ＴｉＮ層パターン２０、第１Ａｌ層パターン１８及び第１Ｔｉ／ＴｉＮ層パターン１６の積層構造からなる下部金属配線を形成する。この時、エッチング工程は、Ｃｌ２／ＢＣｌ３混合ガスを主エッチングガスとして使用し、Ｎ２を添加ガスとして使用した活性化させたプラズマを用いたドライエッチング工程で実施する。
次に、第２感光膜パターン２７を除去する。
【０００９】
その次に、図６を参照すると、全体表面の上部に第２層間絶縁膜２９を形成する。この時、第２層間絶縁膜２９はＳｉＯ２、ＳｉＯ２−δ、ＳＯＧ（ｓｐｉｎｏｎ  ｇｌａｓｓ）又はＦＯＸ（ｆｌｏｗａｂｌｅ  ｏｘｉｄｅ）等を用いて形成する。
次に、第２層間絶縁膜２９を蒸着した後、化学的機械的研磨（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ，以下ＣＭＰとする）工程を実施して平坦化させると同時に所望の厚さに調整する。
【００１０】
その次に、図７を参照すると、第２層間絶縁膜２９上部にビアコンタクトとして予定される部分を露出させる第３感光性膜パターンを形成する。
【００１１】
次に、図８を参照すると、第３感光膜パターン３１をエッチングマスクとして第２層間絶縁膜２９をエッチングしてビアコンタクトホール３３を形成する。この時、エッチング工程は、ＣｘＦｙ気体を活性化させたプラズマを用いたドライエッチング工程で実施する。
ここで、エッチング工程が過度にエッチングされると、上部電極２４が完全にエッチングされてしまうこともありえる。
その次に、第３感光膜パターン３１を除去する。
【００１２】
次に、図９を参照すると、全面にタングステン層を蒸着させた後、ＣＭＰ工程又はプラズマを用いた全面エッチング工程で、ビアコンタクトホール３３を通じて上部電極２４に接続するビアコンタクトプラグ３５を形成する。
【００１３】
次に、図１０を参照すると、全体表面の上部に第３Ｔｉ／ＴｉＮ層（図示されていない）、第２Ａｌ層（図示されていない）及び第４Ｔｉ／ＴｉＮ層（図示されていない）を順次、形成した後、上部金属配線マスクをエッチングマスクとして用いたエッチング工程で第４Ｔｉ／ＴｉＮ層パターン４１、第２Ａｌ層パターン３９及び第３Ｔｉ／ＴｉＮ層パターン３７の積層構造でなる上部金属配線を形成する。ここで、点線で表示されたＸ領域はＭＩＭキャパシタを示す。
【００１４】
上述のように、従来の技術による半導体素子及びＭＩＭキャパシタ製造方法は、下部金属配線を作るための感光膜パターンを形成する時、既に形成された蓄電絶縁膜パターンと上部電極による段差のために微細なパターンを形成するのが難しく、上部電極を形成するための別途のマスク工程及びエッチング工程を伴い、工程を複雑にするという問題点がある。また、上部電極上で形成されるビアコンタクトホールと下部金属配線上で形成されるビアコンタクトホールの深さの違いのため、上部電極の相当な量が消失するため、素子の動作特性及び工程収率が低下するという問題点がある。
【００１５】
【発明が解決しようとする課題】
そこで、本発明は上記従来の半導体素子及びその製造方法における問題点に鑑みてなされたものであって、本発明の目的は、マイクロローディング効果とプラズマの構成物質の比率によるエッチング停止現像を利用して並列アレイされたビアコンタクトホールを形成して、これを埋め込むビアコンタクトプラグをＭＩＭキャパシタの上部電極として使用して、過度のエッチングによる素子の劣化を防止して、素子の動作特性及び信頼性を向上させる半導体素子及びその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するためになされた本発明に係る半導体素子は、  （Ａ）半導体基板上部に備えられたＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタであって、  （Ｂ）前記半導体基板上に形成された第１層間絶縁膜と、  （Ｃ）前記第１層間絶縁膜上に形成された、下部電極として使用される下部金属配線と、  （Ｄ）前記下部金属配線上に備えられる、第１、第２蓄電絶縁膜パターンからなる積層された蓄電絶縁膜パターンと、  （Ｅ）前記蓄電絶縁膜パターンを含む全体の上部に形成された第２層間絶縁膜と、  （Ｆ）前記第２層間絶縁膜及び前記第２、第１蓄電絶縁膜パターンを通して設けられた、前記下部金属配線の一側に接続する第１ビアコンタクトプラグと、  （Ｇ）前記第２層間絶縁膜上に設けられ、前記蓄電絶縁膜パターンに接続してＭＩＭキャパシタの上部電極として使用される並列アレイ構造の第２ビアコンタクトプラグと、  （Ｈ）前記第２層間絶縁膜上に形成され、前記第１ビアコンタクトプラグ及び第２ビアコンタクトプラグに接続する上部金属配線と、  を備えることを特徴とする。
【００１７】
また、上記目的を達成するためになされた本発明に係る半導体素子の製造方法は  （Ａ）ＭＩＭキャパシタを有する半導体素子の製造方法において、  （Ｂ）前記半導体素子の半導体基板上に第１層間絶縁膜を形成する工程と、  （Ｃ）下部金属配線を前記第１層間絶縁膜上に形成する工程と、  （Ｄ）前記下部金属配線上に、第１、第２蓄電絶縁膜パターンを積層して形成する工程と、  （Ｅ）前記第２蓄電絶縁膜パターンを含む全体表面上に第２層間絶縁膜を積層して形成する工程と、  （Ｆ）前記第２層間絶縁膜上にビアコンタクト領域を定義する感光膜パターンを形成し、前記下部金属配線の一側に第１ビアコンタクト領域を形成すると同時に、前記下部金属配線の他側に前記第１ビアコンタクト領域の幅より狭い並列アレイ構造の第２ビアコンタクト領域を形成する工程と、  （Ｇ）前記感光膜パターンをエッチングマスクとして、前記下部金属配線上の第２層間絶縁膜と第２、第１蓄電絶縁膜パターンとをエッチングし、前記下部金属配線を露出させる第１ビアコンタクトホールを形成すると同時に、前記下部金属配線上の第２層間絶縁膜をエッチングして前記第２蓄電絶縁膜パターンを露出させる第２ビアコンタクトホールを形成するエッチング工程と、  （Ｈ）前記感光膜パターンを除去する工程と、  （Ｉ）前記第１ビアコンタクトホールと第２ビアコンタクトホールを埋め込んで、第１ビアコンタクトプラグと前記ＭＩＭキャパシタの上部電極として使用される第２ビアコンタクトプラグとを形成する工程と、  （Ｊ）前記第１ビアコンタクトプラグ及び第２ビアコンタクトプラグに接続する上部金属配線を第２層間絶縁膜上に形成する工程と、  を含むことを特徴とする半導体素子の製造方法。
【００１８】
本発明の原理は、ビアコンタクトホールの幅によるマイクロローディング効果とエッチングガスに使用されるプラズマの中でＣ／Ｆ比率又はＣ／Ｏ比率によるエッチング停止現像を利用して、下部金属配線に接続する第１ビアコンタクトホールと蓄電絶縁膜に接続する多数の第２ビアコンタクトホールを形成するが、第２ビアコンタクトホールは並列アレイ構造で形成され、第１ビアコンタクトホールと第２ビアコンタクトホールを埋めて第１ビアコンタクトプラグと第２ビアコンタクトプラグを形成することによって、第２ビアコンタクトプラグをＭＩＭキャパシタのＭＩＭキャパシタの上部電極として使用するものである。
特に、第１ビアコンタクトプラグの幅が第２ビアコンタクトプラグの幅より大きくなるようにデザインしてコンタクトエッチング工程を実施することによって伴うマイクロローディング効果を利用して並列アレイ構造を有する第２ビアコンタクトプラグで上部電極を形成することにある。
【００１９】
【発明の実施の形態】
次に、本発明に係る半導体素子及びその製造方法の実施の形態の具体例を図面を参照しながら説明する。
図１１乃至図１９は、本発明に係る半導体素子の形成方法を説明するための断面図である。
【００２０】
先ず、図１１を参照すると、所定の下部構造物が備えられる半導体基板１０１上部に第１層間絶縁膜１０３を形成する。
次に、第１層間絶縁膜１０３上部に第１Ｔｉ／ＴｉＮ層１０５を２００〜６００Åの厚さに形成する。ここで第１Ｔｉ／ＴｉＮ層１０５のＴｉ層は、接着層として使用されるものであり、ＴｉＮ層は、拡散防止膜として使用されるものである。
その次に、第１Ｔｉ／ＴｉＮ層１０５上部に第１Ａｌ層１０７を４０００〜５０００Åの厚さに形成する。
次に、第１Ａｌ層１０７上部に第２Ｔｉ／ＴｉＮ層１０９を３００〜７００Åの厚さに形成する。
ここで、第２Ｔｉ／ＴｉＮ層１０９のＴｉ層は、接着層として使用されるものであり、ＴｉＮ層は、反射防止膜として使用されるものである。
【００２１】
その次に、第２Ｔｉ／ＴｉＮ層１０９上部に第１蓄電絶縁膜１１１と第２蓄電絶縁膜１１３を順次、形成する。この時、第１蓄電絶縁膜１１１はＳｉＯｘＮｙ膜で形成し、第２蓄電絶縁１１３はＳｉ３Ｎ４膜で形成するが、第１蓄電絶縁膜１１１と第２蓄電絶縁膜１１３の積層構造の厚さは７００〜１３００Åに形成する。
ここで、第１、２蓄電絶縁膜１１１、１１３は下部金属配線のパターニング工程時ハードマスクとして使用される。
【００２２】
次に、図１２を参照すると、蓄電絶縁膜２１上部に下部金属配線マスクを利用した露光及び現像工程で第１感光膜パターン１１５を形成する。
【００２３】
その次に、図１３を参照すると、第１感光膜パターン１１５をエッチングマスクとして第２蓄電絶縁膜１１３、第１蓄電絶縁膜１１１、第２Ｔｉ／ＴｉＮ層１０９、第１Ａｌ層１０７及び第１Ｔｉ／ＴｉＮ層１０５を順次、エッチングして、第２蓄電絶縁膜パターン１１４と第１蓄電絶縁膜パターン１１２を形成すると同時に、第２Ｔｉ／ＴｉＮ層パターン１１０、第１Ａｌ層パターン１０８及び第１Ｔｉ／ＴｉＮ層パターン１０６の積層構造で形成される下部金属配線を形成する。
この時、第２蓄電絶縁膜１１３と第１蓄電絶縁膜１１１は、ＣｘＦｙガスを活性化させたプラズマを用いてエッチングしたものであり、第２Ｔｉ／ＴｉＮ層１０９、第１Ａｌ層１０７及び第１Ｔｉ／ＴｉＮ層１０５は、Ｃｌ２／ＢＣｌ３混合ガスを主エッチングガスとして活性化させたプラズマを用いてエッチングしたものである。
ここで、第２蓄電絶縁膜パターン１１４と第１蓄電絶縁膜パターン１１２はエッチング工程時ハードマスクとして使用することができるため、第１感光膜パターン１１５の塗布厚さを減少させることができ、下部金属配線の微細パターニング工程を実施できる。そして、下部金属配線はＭＩＭキャパシタの下部電極として使用される。
次に、第１感光膜パターン１１５を除去する。
【００２４】
その次に、図１４を参照すると、全体表面の上部に第２層間絶縁膜１１７を形成する。この時、第２層間絶縁膜１１７は、ＳｉＯ２膜、ＳｉＯ２−δ膜、ＳＯＧ（ｓｐｉｎ  ｏｎ  ｇｌａｓｓ）膜、ＦＯＸ（ｆｌｏｗａｂｌｅ  ｏｘｉｄｅ）等を用いて形成する。ここで、ＳｉＯ２−δ膜は、ＳｉＯ２膜に比べて酸素を少なく含んでいる。
次に、第２層間絶縁膜１１７を蒸着した後、ＣＭＰ工程を実施して平坦化させると同時に所望の厚さに調整する。
【００２５】
その次に、図１５を参照すると、第２層間絶縁膜１１７上部にビアコンタクトとして予定される部分を露出させる第２感光膜パターン１１９を形成する。この時、第２感光膜パターン１１９は、デザインルールによって規定される幅に下部金属配線上で形成される第１ビアコンタクト領域（Ｄ）を形成して、ＭＩＭキャパシタの上部電極領域に位置して形成される第２ビアコンタクト領域（ｄ）を下部金属配線上で形成される第１ビアコンタクト領域の幅（Ｄ）より小さく（Ｄ＞ｄ）形成するが、多数の第２ビアコンタクト領域（ｄ）を並列アレイ構造に配置させ形成したものである。
特に、第２蓄電絶縁膜パターン１１４上に形成される第２ビアコンタクト領域（ｄ）はパターニングが可能な限度内で最大限に近接させ形成する。
【００２６】
次に、図１６及び図１７を参照すると、第２感光膜パターン１１９をエッチングマスクとして第２層間絶縁膜１１７をエッチングし、第１ビアコンタクトホール１２１と第２ビアコンタクト１２２ホールを形成する。この時、ビアコンタクトエッチング工程は、第１ビアコンタクト領域（Ｄ）を基準に実施し、第２ビアコンタクト領域（ｄ）はマイクロローディング効果（ｍｉｃｒｏ−ｌｏａｄｉｎｇ  ｅｆｆｅｃｔ）が発生する。  ここで、（Ｄ＞ｄ）の条件ではマイクロローディング効果が常に発生する。このために、第１ビアコンタクト領域（Ｄ）下側の第１ビアコンタクトホール１２１は第１蓄電絶縁膜パターン１１２と第２蓄電絶縁膜パターン１１４をエッチングして第２Ｔｉ／ＴｉＮパターン１１０を露出させ、第２ビアコンタクト領域（ｄ）の第２ビアコンタクトホール１２２は第２Ｔｉ／ＴｉＮ層パターン１１０は露出させない。
【００２７】
この時、ビアコンタクトエッチング工程は、２段階のエッチング工程で実施する。
先ず、第１のエッチング工程は、第１蓄電絶縁膜パターン１１２を露出させるまで実施するが、ＣｘＦｙ気体を活性化させたプラズマで第２層間絶縁膜１１７、第２蓄電絶縁膜パターン１１４及び第１蓄電絶縁膜パターン１１２の内、どの物質においてもエッチング停止現像が発生しないようにプラズマ活性条件を設定して実施する。この時、上部電極領域の第２蓄電絶縁膜パターン１１４は露出されない場合もあり、露出される場合もある。
そして、第２のエッチング工程は、第２Ｔｉ／ＴｉＮ層パターン１１０が露出されるまで実施するが、活性化されたプラズマの内Ｃ／Ｆ比率又はＣ／Ｏ比率を第１のエッチング工程より高め、第２層間絶縁膜１１７と第１蓄電絶縁膜パターン１１２ではエッチング停止現象が発生しないまま、第２蓄電絶縁膜パターン１１４ではエッチング停止現象が発生するようにプラズマ活性条件を設定して実施するものである。
【００２８】
ここで、エッチング工程は下記の反応過程を経て実施され、下記反応式（１）は第２層間絶縁膜１１７のエッチング工程を表し、反応式（２）は第１蓄電絶縁膜１１２、反応式（３）は第２蓄電絶縁膜１１４のエッチング工程を表している。この時、反応式で‘＊’表示は該当成分が活性化され他の物質とたやすく反応できる状態を意味し、‘↑’表示は揮発性物質を意味する。
【００２９】
反応式（１）
ＣｘＦｙ→Ｃ＊＋Ｆ＊
ＳｉＯ２、ＳｉＯ２−δ、ＳＯＧ、Ｆｏｘ（固体状態）＋Ｃ＊
→ＣＯ、ＣＯ２（↑）＋ＳｉＯ２＊、ＳｉＯ２−δ＊、ＳＯＧ＊、Ｆｏｘ＊
ＳｉＯ２＊、ＳｉＯ２−δ＊、ＳＯＧ＊、Ｆｏｘ＊＋Ｆ＊→ＳｉＦ、ＳｉＦ２、ＳｉＦ３、ＳｉＦ４（↑）
【００３０】
反応式（２）
ＣｘＦｙ→Ｃ＊＋Ｆ＊
ＳｉＯｘＮｙ（固体状態）＋Ｃ＊→ＣＯ、ＣＯ２（↑）＋ＣＮ（↑）＋ＳｉＯｘＮｙ＊
ＳｉＯｘＮｙ＊＋Ｆ＊→ＳｉＦ、ＳｉＦ２、ＳｉＦ３、ＳｉＦ４（↑）
【００３１】
反応式（３）
ＣｘＦｙ→Ｃ＊＋Ｆ＊
Ｓｉ３Ｎ４（固体状態）＋Ｃ＊＋Ｏ＊→ＣＯ、ＣＯ２（↑）＋ＣＮ（↑）＋Ｓｉ３Ｎ４＊
Ｓｉ３Ｎ４＊＋Ｆ＊→ＳｉＦ、ＳｉＦ２、ＳｉＦ３、ＳｉＦ４（↑）
【００３２】
上記の反応式を参照すると次のことが分かる。
第２層間絶縁膜１１７では、絶縁膜中の酸素が解離する結果、外部からの酸素の供給の有無にあまり関係なく、従って開口断面積が小さい第２ビアコンタクト領域、開口断面積が大きい第１ビアコンタクト領域共に、酸素（Ｏ、Ｏ２）が十分に供給され、炭素（Ｃ）成分を除去することによってエッチング工程が円滑に進行する。
これに対して第２蓄電絶縁膜１１４では、プラズマ活性条件を、外部から酸素（Ｏ、Ｏ２）が十分に供給され、炭素（Ｃ）成分を除去するように設定した場合には、開口断面積が小さい第２ビアコンタクト領域、開口断面積が大きい第１ビアコンタクト領域共に、エッチング工程が円滑に進行する。
しかしながら、プラズマ活性条件を、外部からの酸素の添加量を限定して、開口断面積が小さい第２ビアコンタクト領域では炭素成分が完全には除去されないように設定した場合には、プラズマ中の炭素成分がポリマー（ｐｏｌｙｍｅｒ）形態で被エッチング層上に積層されフッ素（Ｆ）成分によるエッチング作用を妨害することによってエッチング停止現象を発生させるものである。
第１蓄電絶縁膜１１２では、第２蓄電絶縁膜１１４と第２層間絶縁膜１１７の場合の中間の事態が生じる。
その次に、第２感光膜パターン１１９を除去する。
【００３３】
次に、図１８を参照すると、全体表面の上部にタングステン層を蒸着させ、タングステン層をＣＭＰ工程又はプラズマを利用した全面エッチング工程で平坦化エッチングさせ、第１ビアコンタクトホール１２１及び第２ビアコンタクトホール１２２に埋められるビアコンタクトプラグを形成する。この時、第２ビアコンタクトホール１２２に形成された第２ビアコンタクトプラグ１２３は、ＭＩＭキャパシタの上部電極として使用される。
【００３４】
その次に、図１９を参照すると、全体表面の上部に第３Ｔｉ／ＴｉＮ層（図示されない）、第２Ａｌ層（図示されない）及び第４Ｔｉ／ＴｉＮ層（図示されない）を順次、形成し、上部金属配線マスクを利用したフォトリソグラフィー工程で第４Ｔｉ／ＴｉＮ層パターン１２９、第２Ａｌ層パターン１２７及び第３Ｔｉ／ＴｉＮ層パターン１２５積層構造の上部金属配線を形成する。
一方、点線で表示されたＹ領域はＭＩＭキャパシタで、下部電極として下部金属配線１０８が使用され、蓄電物質として第１蓄電絶縁膜パターン１１２と第２蓄電絶縁膜パターン１１４が使用され、下部金属配線１０８の一側に並列アレイ構造でなっている多数個のビアコンタクトプラグ１２３が上部電極として使用されることを示している。
【００３５】
【発明の効果】
上述のように、本発明による半導体素子及びその製造方法は、ＭＩＭキャパシタの下部電極として使用される下部金属配線と蓄電絶縁膜パターンを形成して、全面に層間絶縁膜を形成した後、マイクロローディング効果（ｍｉｃｒｏ−ｌｏａｄｉｎｇ  ｅｆｆｅｃｔ）を利用してビアコンタクトホールを形成し、下部金属配線の一側を露出させる第１ビアコンタクトホールと下部金属配線の他側で蓄電絶縁膜を露出させる並列アレイ構造の第２ビアコンタクトホールを形成した後、第１ビアコンタクトホールと第２ビアコンタクトホールを埋め込んで、下部金属配線に接続する第１ビアコンタクトプラグと蓄電絶縁膜パターンに接続してＭＩＭキャパシタの上部電極として使用される第２ビアコンタクトプラグを形成した後、第１ビアコンタクトプラグ及び第２ビアコンタクトプラグに接続する上部金属配線を形成することによって、ＭＩＭキャパシタの上部電極を形成するためのマスク工程を別途に実施しないために工程を単純化することができ、下部金属配線のパターニングを容易にし、それに伴う素子の動作特性及び工程収率を向上させる効果がある。
【図面の簡単な説明】
【図１】従来の技術に係る半導体素子の形成方法を説明するための断面図である。
【図２】従来の技術に係る半導体素子の形成方法を説明するための断面図である。
【図３】従来の技術に係る半導体素子の形成方法を説明するための断面図である。
【図４】従来の技術に係る半導体素子の形成方法を説明するための断面図である。
【図５】従来の技術に係る半導体素子の形成方法を説明するための断面図である。
【図６】従来の技術に係る半導体素子の形成方法を説明するための断面図である。
【図７】従来の技術に係る半導体素子の形成方法を説明するための断面図である。
【図８】従来の技術に係る半導体素子の形成方法を説明するための断面図である。
【図９】従来の技術に係る半導体素子の形成方法を説明するための断面図である。
【図１０】従来の技術に係る半導体素子の形成方法を説明するための断面図である。
【図１１】本発明に係る半導体素子の形成方法を説明するための断面図である。
【図１２】本発明に係る半導体素子の形成方法を説明するための断面図である。
【図１３】本発明に係る半導体素子の形成方法を説明するための断面図である。
【図１４】本発明に係る半導体素子の形成方法を説明するための断面図である。
【図１５】本発明に係る半導体素子の形成方法を説明するための断面図である。
【図１６】本発明に係る半導体素子の形成方法を説明するための断面図である。
【図１７】本発明に係る半導体素子の形成方法を説明するための断面図である。
【図１８】本発明に係る半導体素子の形成方法を説明するための断面図である。
【図１９】本発明に係る半導体素子の形成方法を説明するための断面図である。
【符号の説明】
１０１        半導体基板
１０３        第１層間絶縁膜
１０５        第１Ｔｉ／ＴｉＮ層
１０６        第１Ｔｉ／ＴｉＮ層パターン
１０７        第１Ａｌ層
１０８        第１Ａｌ層パターン
１０９        第２Ｔｉ／ＴｉＮ層
１１０        第２Ｔｉ／ＴｉＮ層パターン
１１１        第１蓄電絶縁膜
１１２        第１蓄電絶縁膜パターン
１１３        第２蓄電絶縁膜
１１４        第２蓄電絶縁膜パターン
１１５        第１感光膜パターン
１１７        第２層間絶縁膜
１１９        第２感光膜パターン
１２１        第１ビアコンタクトホール
１２２        第２ビアコンタクトホール
１２３        第２ビアコンタクトプラグ
１２５        第３Ｔｉ／ＴｉＮ層パターン
１２７        第２Ａｌ層パターン
１２９        第４Ｔｉ／ＴｉＮ層パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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