(57)【特許請求の範囲】
【請求項１】
シリコン基板に形成された拡散層表面に所定の厚さのコバルト層を堆積する工程と、
第１の温度で行う第１の熱処理により、前記コバルト層のうち前記拡散層に接する領域の少なくとも下部側をシリサイド化してＣｏ2 Ｓｉ層およびＣｏＳｉ層の少なくとも一方のコバルトシリサイド層を形成する工程と、
前記コバルト層のうち前記第１の熱処理でシリサイド化されなかったコバルト層を除去するコバルト層を除去する工程と、
前記第１の温度よりも高い第２の温度で行う第２の熱処理により、前記第１の熱処理で形成されたコバルトシリサイド層をさらにシリサイド化してＣｏＳｉ2 層を形成する工程と、
ＤＲＡＭの記憶素子もしくは層間絶縁膜をシリコン基板上に形成する際に行われる熱処理によって前記第２の熱処理でＣｏＳｉ2 層となっていない前記コバルトシリサイド層をシリサイド化してＣｏＳｉ2 層を形成する工程と、
前記ＤＲＡＭの記憶素子を形成した後に第３の熱処理を行うことで、前記各熱処理でＣｏＳｉ2 層となっていないコバルトシリサイド層をシリサイド化してＣｏＳｉ2 層を形成する工程と
を備え、
前記第２の熱処理は７００℃以上７７０℃以下の温度で５秒以上６０秒以下の時間で行う
半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、詳しくは半導体と金属との化合物膜を半導体領域の表面に自己整合的に形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタ等の半導体装置を微細化、高速化するためには、半導体基板に形成されている不純物領域や半導体で形成されている配線の低抵抗化が必要となる。そこで、半導体と金属との化合物膜を半導体領域の表面に対して自己整合的に形成する方法が考えられている。
【０００３】
例えば、ソース・ドレイン領域を構成する高濃度の不純物領域をシリコン基板上に形成し、シリコン基板上の全面にコバルト層を堆積する。その後、比較的低温（例えば５００℃）の第１段階の熱処理でシリコン基板および多結晶シリコン膜とコバルト層との界面でシリサイド化反応を生じさせて、比較的高抵抗のコバルトシリサイド（ＣｏＳｉ）膜を形成してから、酸化シリコン膜上や窒化シリコン膜上の未反応のまま残っているコバルト層を除去する。そして、比較的高温（例えば８５０℃）の第２段階の熱処理で、コバルトシリサイド（ＣｏＳｉ2 ）膜を形成する方法が特開２０００−１１４５１５号公報等に記載されている。
【０００４】
このように２段階の熱処理を行うのは、１回の熱処理によって、ＣｏＳｉ2 を形成するように高温の熱処理を当初から行うと、酸化シリコン膜上や窒化シリコン膜上にもＣｏＳｉx 膜が形成され、例えばゲート電極のＣｏＳｉ2 膜とソース・ドレイン領域上のＣｏＳｉ2 膜とが短絡するおそれがあるからである。
【０００５】
また、第２の熱処理の温度はある程度の高温で形成するほうが好ましく、例えば、８５０℃で３０秒程度の熱処理で形成する方がＣｏＳｉ2 反応によるスパイクの発生を抑制することができ、かつコバルトの過剰反応も抑制できるという提案が特開平９−１１５８５８号公報に記載されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来の技術は、ＣｏＳｉ2 層を形成した後に高温の熱処理（例えば、６００℃以上の温度で熱処理時間が１０秒を超える熱処理）が付加されない場合であり、ロジックＬＳＩにＤＲＡＭセルを混載する構成の場合には、ＤＲＡＭ形成の熱処理の影響によりコバルトの過剰反応の影響がより顕著となる。これは、ＤＲＡＭを形成する際の酸化工程、減圧ＣＶＤ工程、活性化熱処理工程等に高温（例えば６５０℃）熱処理が長時間（例えば１時間以上）かかるためである。また第２の熱処理の際には、スパイクの発生やコバルトの過剰反応が抑制されていても、ＤＲＡＭ形成の熱処理の影響により活性層とウエル間の接合リークや、リソグラフィー工程の合わせずれによるコンタクトリークが生じる原因となる。
【０００７】
これらの課題を解決する方法として、第２の熱処理とＤＲＡＭを形成する際に行われる熱処理とを兼ねて行うことが特開平１１−６７６９１号公報等に記載されている。しかしながら、ＤＲＡＭを形成する際の酸化工程、減圧ＣＶＤ工程、活性化熱処理等の条件は、ＣｏＳｉx を形成するために設定されるものではなく、必ずしもＣｏＳｉ2 形成の際にスパイクの発生やコバルトの過剰反応が抑制される製造方法ではない。
【０００８】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた半導体装置の製造方法である。
【０００９】
本発明の半導体装置の製造方法は、シリコン基板に形成された拡散層表面に所定の厚さのコバルト層を堆積する工程と、第１の温度で行う第１の熱処理により、前記コバルト層のうち前記拡散層に接する領域の少なくとも下部側をシリサイド化してＣｏ2 Ｓｉ層およびＣｏＳｉ層の少なくとも一方のコバルトシリサイド層を形成する工程と、前記コバルト層のうち前記第１の熱処理でシリサイド化されなかったコバルト層を除去するコバルト層を除去する工程と、前記第１の温度よりも高い第２の温度で行う第２の熱処理により、前記第１の熱処理で形成されたコバルトシリサイド層をさらにシリサイド化してＣｏＳｉ2 層を形成する工程と、ＤＲＡＭの記憶素子もしくは層間絶縁膜をシリコン基板上に形成する際に行われる熱処理によって前記第２の熱処理でＣｏＳｉ2 層となっていない前記コバルトシリサイド層をシリサイド化してＣｏＳｉ2 層を形成する工程と、前記ＤＲＡＭの記憶素子を形成した後に第３の熱処理を行うことで、前記各熱処理でＣｏＳｉ2 層となっていないコバルトシリサイド層をシリサイド化してＣｏＳｉ2 層を形成する工程とを備えていて、前記第２の熱処理は７００℃以上７７０℃以下の温度で５秒以上６０秒以下の時間で行う。
【００１０】
上記半導体装置の製造方法では、前記第１の温度よりも高い第２の温度で行う第２の熱処理により、前記第１の熱処理で形成されたコバルトシリサイド層をさらにシリサイド化してＣｏＳｉ2 層を形成する。しかも、第２の熱処理は７００℃以上７７０℃以下の温度で５秒以上６０秒以下の時間で行うことから、ロジックＬＳＩにＤＲＡＭセルを混載するような半導体装置が形成されるシリコン基板にＣｏＳｉ2 層を形成した後に高温熱処理が付加されるプロセスであっても、ＣｏＳｉ2 層を形成した際に、スパイクの発生やコバルトの過剰反応が抑制され、活性層とウエルとの間での接合リークやリソグラフィーの合わせずれによるコンタクトリークが抑制される。そして微細でかつ高速な半導体装置が低コストで製造される。
【００１１】
【発明の実施の形態】
本発明の半導体装置の製造方法に係る実施の形態を、図１〜図３の製造工程断面図によって説明する。図１〜図３では、ＤＲＡＭ混載ロジックＬＳＩの製造方法を示す。
【００１２】
図１の（１）に示すように、単結晶シリコンからなる基板１の表面にトレンチ素子分離２を形成する。次いでこのトレンチ素子分離２で形成された基板１の表面領域に、Ｎ型不純物を導入してなるＮ型ウエル領域３と、Ｐ型不純物を導入してなるＰ型ウエル領域４とを形成する。
【００１３】
次に図１の（２）に示すように、上記基板１上にゲート絶縁膜１１を形成し、さらにポリサイド構造のゲート電極（ＤＲＡＭメモリセルにおいてはワード線になる）１２を形成する。これらのゲート電極１２を形成する場合には、まず基板１上にゲート絶縁膜１１を形成した後、このゲート絶縁膜１１上にポリシリコンもしくはアモルファスシリコンからなるシリコン膜１３を形成する。次に、ＮチャネルＭＯＳトランジスタ領域のシリコン膜部分にはＮ型不純物（例えばリン）を導入し、ＰチャネルＭＯＳトランジスタ領域のシリコン膜１３部分にはＰ型不純物であるホウ素を導入する。次いでシリコン膜１３上に高融点金属シリサイド膜１４（例えばタングステンシリサイド膜）を形成する。さらに酸化シリコン膜からなるオフセット膜１５を形成した後、レジストパターンをマスクに用いてオフセット膜１５、高融点金属シリサイド膜１４およびシリコン膜１３をエッチングする。これによって、上部に酸化シリコン膜からなるオフセット膜１５が設けられたゲート電極１２が形成される。
【００１４】
次に、ロジック回路が形成される周辺ＭＯＳトランジスタ形成領域におけるウエル拡散層の表面領域にそれぞれの導電型のＬＤＤ（Lightly Doped Drain ）不純物拡散層２１を形成する。一方、ＤＲＡＭメモリセル形成領域には選択的にソース・ドレイン拡散層２２を形成する。
【００１５】
次に、図１の（３）に示すように、ＤＲＡＭメモリセル形成領域を窒化シリコン膜１７で覆い、周辺ＭＯＳトランジスタ形成領域におけるゲート電極１２およびオフセット膜１５の側壁に窒化シリコンからなるサイドウォール１８を形成する。この際、まず、基板１の全面に例えば膜厚が６０ｎｍの窒化シリコン膜１７を形成する。ついで、ＤＲＡＭメモリセル形成領域をマスクパターン（図示せず）で覆った状態で、この窒化シリコン膜１７を異方性エッチングして、これによりＤＲＡＭメモリセル形成領域を窒化シリコンで覆い、周辺ＭＯＳトランジスタ形成領域におけるゲート電極１２およびオフセット膜１５の側壁に窒化シリコン膜からなるサイドウォール１８を残す。
【００１６】
その後、レジストマスクを用いて、周辺ＭＯＳトランジスタ形成領域（ＰＭＯＳＦＥＴ形成領域）にＰ型不純物の注入を選択的に行い、ソース・ドレイン拡散層２３を形成する。さらに別のレジストマスクを用いて、周辺ＭＯＳトランジスタ形成領域（ＮＭＯＳＦＥＴ形成領域）にＮ型不純物の注入を選択的に行い、ソース・ドレイン拡散層（図示せず）を形成する。次に、窒化シリコン膜１７の開口部、すなわち周辺ＭＯＳトランジスタ形成領域上の自然酸化膜を除去した後、スパッタリングによって、コバルトを例えば１０ｎｍの厚さに堆積してコバルト層を形成し、さらに窒化チタンを例えば３０ｎｍの厚さに堆積して窒化チタン膜を形成する。
【００１７】
次いで、コバルトシリサイド形成のための第１の熱処理を５００℃の窒素雰囲気中で３０秒間行う。このとき、コバルト層とシリコンとが接触している部分ではＣｏ2 Ｓｉ膜が形成される。次に、アンモニアと過酸化水素水もしくは塩酸と過酸化水素水を用いて薬液処理によって、窒化チタン膜と自己整合的にコバルトサリサイドの形成が行われない部分のコバルト層を選択的に除去する。
【００１８】
次にコバルトシリサイド形成の第２の熱処理を７００℃以上７７０℃以下の温度で行う。例えば７００℃の窒素雰囲気中で３０秒間行う。このとき、コバルトシリサイド層の一部が下地のシリコンと反応し、コバルトシリサイド（ＣｏＳｉ2 ）層２５が形成される。
【００１９】
次いで、図１の（４）に示すように、減圧ＣＶＤ法により全面に窒化シリコン膜（図示せず）を３０ｎｍの厚さに形成する。このときの成膜温度は例えば７００℃に設定される。次いで、窒化シリコン膜上にホウ素リンシリケートガラス（ＢＰＳＧ）膜３１を例えば１．００μｍの厚さに形成する。その後、７００℃の水蒸気雰囲気中で２０分間のリフロー処理を行う。次いで、ＢＰＳＧ膜３１を例えば４００ｎｍ程度の厚さだけ研磨し、表面を平坦化する。
【００２０】
ここで、窒化シリコン膜の堆積、ＢＰＳＧ膜３１のリフロー処理はともに７００℃にて行われるため、ＣｏＳｉの一部が下地のシリコンと反応してＣｏＳｉ2 が形成される。
【００２１】
その後、図２の（５）に示すように、ＢＰＳＧ膜３１および窒化シリコン膜（図示せず）をエッチングし、ＤＲＡＭメモリセル領域のソース・ドレイン拡散層２２に達するコンタクトホール３２を形成する。次いでコンタクトホール３２に第１のシリコン電極層３３を埋め込む。なお、余剰な第１のシリコン電極層３３はＣＭＰ等によって除去しておく。
【００２２】
次に、図２の（６）に示すように、プラズマＣＶＤ法によって、ＢＰＳＧ膜３１上に酸化シリコンからなる下地絶縁膜３５を例えば１００ｎｍの厚さに形成する。
【００２３】
この後、ビットコンタクトに相当する第１のシリコン電極層３３上の上記下地絶縁膜３５に開口部を形成し、この開口部を介してビットコンタクトに接続されるＤＲＡＭビット線（すなわち配線パターン）３７を形成する。このＤＲＡＭビット線３７は、窒化チタンからなるバリア層とその上層のタングステンからなる積層構造で構成する。次いで、高密度プラズマＣＶＤ法によって、ＤＲＡＭビット線３７を覆う第２の層間絶縁膜３９を例えば１．００μｍの厚さに酸化シリコン膜を堆積して形成する。そして化学的機械研磨（以下ＣＭＰという、ＣＭＰはChemical Mechanical Polishingの略 ）によって表面を平坦化する。
【００２４】
次に、第２の層間絶縁膜３９上に窒化シリコンからなるエッチングストッパ層４０を形成する。そして、図示を省略したレジストパターンをマスクに用いたエッチングによって、第１のシリコン電極層３３のうち、後に形成されるキャパシタに接続される第１のシリコン電極層３３上における第２のエッチングストッパ層４０部分に開口部を形成する。次いで、この開口部の内壁にポリシリコンもしくはアモルファスシリコンからなるサイドウォールエッチングマスクを形成する。
【００２５】
その後、第２のエッチングストッパ層４０とサイドウォールエッチングマスクとをエッチングマスクに用いて、第２の層間絶縁膜３９および下地絶縁膜３５をエッチングし、第２の層間絶縁膜３９に第１のシリコン電極層３３に達するコンタクトホールを形成する。これによって、レジストパターンを形成するためのリソグラフィー技術を超える径のコンタクトホール４２が得られる。
【００２６】
次いで、図２の（７）に示すように、これらのコンタクトホール４２内に第２のシリコン電極４４を形成する。その後、第２エッチングストッパ層４６および第２のシリコン電極４４に対してエッチング選択比を高く保てるＢＰＳＧ膜４７を例えば１．００μｍの膜厚で形成する。そして、この絶縁膜における第２のシリコン電極層４４上部に開口部４８を形成する。
【００２７】
その後、開口部４８の内壁を覆う状態で、ポリシリコンもしくはアモルファスシリコンからなるシリコン層を形成し、ＣＭＰにて開口部４８の内壁にのみシリコン層を残し、これをシリンダ型キャパシタの下部電極となる第３のシリコン電極５０とする。しかる後、第２エッチングストッパ層４６および第３のシリコン電極層３０に対して選択的にＢＰＳＧ膜４７を除去する。
【００２８】
次に、図２の（８）に示すように、第３のシリコン電極５０を覆う状態に窒化シリコン膜−酸化シリコン膜（ＯＮ膜）を例えば５ｎｍの厚さに形成してキャパシタの誘電体膜５２を形成する。ここでは、減圧ＣＶＤ法によって、６５０℃の成膜温度で、窒化シリコン膜が形成され、続いて６８０℃のパイロジェニック酸化によってシリコン酸化膜が形成される。
【００２９】
このため、窒化シリコン膜の堆積は６５０℃、窒化シリサイド膜の酸化は６８０℃にて行われるためＣｏＳｉの一部が下地シリコンと反応し、ＣｏＳｉ2 が形成される。
【００３０】
次いで、誘電体膜５２上にキャパシタの上部電極５４として、シリコン層を形成する。しかる後、上部電極５４を所定形状にパターニングし、これによってシリンダ型のキャパシタ５６が形成される。
【００３１】
次に、図３の（９）に示すように、この状態でコバルトサリサイド形成の第３の熱処理を８００℃から９００℃の窒素雰囲気中で１０秒〜３０秒間行う。好ましくは９００℃で１０秒間行う。この第３の熱処理では、これまでの熱処理で反応されずに残されていたＣｏＳｉが下地シリコンと反応し、コバルトシリサイド（ＣｏＳｉ2 ）が形成される。またこの熱処理を行うことで不純物の再活性化が行われ、良好な特性のトランジスタを得ることができる。
【００３２】
次に、高密度プラズマＣＶＤ法によって、キャパシタ５６を覆う状態で第２のエッチングストッパ層４６上に酸化シリコン膜を例えば２．５０μｍの厚さに堆積して第３の層間絶縁膜６１を形成する。そして第３の層間絶縁膜６１の表面をＣＭＰによって研磨して平坦化する。
【００３３】
その後、段階的なエッチングによって、周辺ＭＯＳトランジスタ形成領域のゲート電極に達するコンタクトホール６３を形成する。また、これらのコンタクトホール６３の形成とは別に、ＭＯＳトランジスタ形成領域における基板表面のシリサイド層に達するコンタクトホール６５を段階的なエッチングによって形成する。
【００３４】
その後、これらのコンタクトホール６３，６５の内壁を覆う状態で、チタン層と窒化チタンを形成し、コンタクトホール内部を埋め込む状態でタングステン層を形成する。次いで、コンタクトホール内のみにタングステン層およびチタン層（窒化チタン層）を残す状態で、余分なタングステン層、チタン層（窒化チタン層）等をＣＭＰによって除去する。これによって、コンタクトホール内に第１の金属電極６７，６９を形成する。その後、第１の金属電極６７，６９に接続される金属配線７１，７３を第３の層間絶縁膜６１上に形成する。
【００３５】
以降、ここでの図示は省略するが、さらに必要に応じて層間絶縁膜、プラグおよび金属配線の形成を順次繰り返し行い、最上部にオーバコート層を形成して、多層金属配線構造のＤＲＡＭ混載ロジックＬＳＩが得られる。この際、層間絶縁膜の形成は、４５０℃以下の形成条件にて形成することが望ましく、好ましくは埋め込み特性も良好である高密度プラズマＣＶＤ法によって形成することとする。
【００３６】
上記説明したように、第２の熱処理は、７００℃以上７５０℃以下の温度で行う。ここで、ＤＲＡＭ混載ロジックＬＳＩにおけるコバルトシリサイドの第２の熱処理温度と接合リークＮ+ 拡散層とＰｗｅｌｌ間）の関係を図４に示す。図４の（１）は接合面積が３９０００μｍ2 、周囲長が７８０００μｍの拡散層に１．５Ｖの逆バイアスを印加した場合のリーク電流を示し、図４の（２）は接合面積が３９０００μｍ2 、周囲長が７８０００μｍの拡散層とフィールド酸化膜界面にコンタクトホールを開口したパターンに１．５Ｖの逆バイアスを印加した場合のリーク電流を示す。図４に示すように、いずれの場合も、熱処理温度（アニール温度）が低くなりすぎる場合および高くなりすぎる場合ともに接合リークが上昇していることがわかる。よって、熱処理温度としては、７００℃以上７７０℃以下で、好ましくは７００℃程度である。
【００３７】
以上、説明した製造方法によれば、ＤＲＡＭ混載ロジックにおけるコバルトシリサイド形成の第２の熱処理を７００℃以上７７０℃以下で行うことにより、コバルトシリサイド（ＣｏＳｉ2 ）形成の際に、スパイクの発生やコバルトの過剰反応が抑制され、活性層とウエル間の接合リークや、リソグラフィーの合わせずれによるコンタクトリークを抑制することができる。
【００３８】
【発明の効果】
以上、説明したように本発明の半導体装置の製造方法によれば、コバルトシリサイド形成の第２の熱処理を７００℃以上７７０℃以下で行うことにより、コバルトシリサイド（ＣｏＳｉ2 ）形成を最適化できる。このため、コバルトシリサイド（ＣｏＳｉ2 ）形成の際に、スパイクの発生やコバルトの過剰反応が抑制され、活性層とウエル間の接合リークや、リソグラフィーの合わせずれによるコンタクトリークを抑制することができる。したがって、接合リークを抑えた半導体装置を構成することが可能になり、動作が安定した半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。
【図２】本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。
【図３】本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。
【図４】ＤＲＡＭ混載ロジックＬＳＩにおけるコバルトシリサイドの第２の熱処理温度と接合リークとの関係図である。
【符号の説明】
１…シリコン基板、２３…ソース・ドレイン拡散層、２５…コバルトシリサイド（ＣｏＳｉ2 ）層
【図１】
0004159737.tif 000002
【図２】
0004159737.tif 000003
【図３】
0004159737.tif 000004
【図４】
0004159737.tif 000005