(57)【特許請求の範囲】
【請求項１】
複数の回路ブロックと前記各回路ブロックを接続する複数の配線とが形成された集積回路のレイアウト情報が、シミュレータを実行するコンピュータに入力されると、前記コンピュータにより、前記各回路ブロックのモデルと、前記各配線の信号伝搬特性を指定するネットリストとを用いてシミュレーションを行い、前記集積回路における信号伝搬のタイミング検証を行う集積回路のタイミング検証方法において、
前記各回路ブロックと前記各配線とで構成された信号経路のうちの前記タイミング検証を必要とする信号経路が、検証対象経路として前記コンピュータに入力されると共に、
前記検証対象経路以外の前記信号経路のうちの前記配線が前記検証対象経路に接続された信号経路が、負荷部分として前記コンピュータに入力されると、
前記コンピュータにより、
前記負荷部分に含まれる各回路ブロックのうち、前記負荷部分の配線にゲートが接続された電界効果トランジスタを有する回路ブロックから前記電界効果トランジスタのみを抽出する電界効果トランジスタ抽出処理と、
前記抽出した電界効果トランジスタのゲートを前記負荷部分の配線に接続したモデルを作成すると共に前記負荷部分のネットリストを作成し、且つ前記検証対象経路の回路ブロックのモデル及びネットリストを作成するモデル・ネットリスト作成処理と、
前記作成した各モデル及び各ネットリストを用いてシミュレーションを行い、前記検証対象経路におけるタイミング検証の結果を得るシミュレーション処理と、
を行うことを特徴とする集積回路のタイミング検証方法。
【請求項２】
複数の回路ブロックと前記各回路ブロックを接続する複数の配線とが形成された集積回路のレイアウト情報が、シミュレータを実行するコンピュータに入力されると、前記コンピュータにより、前記各回路ブロックのモデルと、前記各配線の信号伝搬特性を指定するネットリストとを用いてシミュレーションを行い、前記集積回路における信号伝搬のタイミング検証を行う集積回路のタイミング検証方法において、
前記各回路ブロックと前記各配線とで構成された信号経路のうちの前記タイミング検証を必要とする信号経路が、検証対象経路として前記コンピュータに入力されると共に、
前記検証対象経路以外の前記信号経路のうちの前記配線が前記検証対象経路に接続された信号経路が、負荷部分として前記コンピュータに入力されると、
前記コンピュータにより、
前記負荷部分に含まれる各回路ブロックのうち、前記負荷部分の配線にゲートが接続された電界効果トランジスタを有する回路ブロックを前記電界効果トランジスタのみで構成した簡易回路ブロックに置換する回路ブロック置換処理と、
前記簡易回路ブロックを前記負荷部分の配線に接続したモデルを作成すると共に前記負荷部分のネットリストを作成し、且つ前記検証対象経路の回路ブロックのモデル及びネットリストを作成するモデル・ネットリスト作成処理と、
前記作成した各モデル及び各ネットリストを用いてシミュレーションを行い、前記検証対象経路におけるタイミング検証の結果を得るシミュレーション処理と、
を行うことを特徴とする集積回路のタイミング検証方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、超大規模集積回路（Ultra Large Scale IC、以下、「ＵＬＳＩ」という）等の設計工程において用いられる集積回路のタイミング検証方法に関するものである。
【０００２】
【従来の技術】
図２は、従来のタイミング検証を行うための検証用回路の一例を示す回路図である。
この検証用回路は、電界効果トランジスタ（以下、「ＦＥＴ」という）の一つである相補型MOSFET（以下、「ＣＭＯＳ」という）で構成され、入力信号ＩＮ１，ＩＮ２，ＩＮ３をそれぞれ入力するバッファＸ１０，Ｘ２０，Ｘ３０を有している。バッファＸ１０の出力端子には、配線Ｌ１０を介して遅延型フリップフロップ（以下、Ｄ−ＦＦという）Ｘ４０のデータ入力端子Ｄが接続されている。バッファＸ２０の出力端子には、配線Ｌ２０を介してＤ−ＦＦＸ４０のクロック端子ＣＫ及びＤ−ＦＦＸ５０のクロック端子ＣＫが接続されている。バッファＸ３０の出力端子には、配線Ｌ３０を介してＤ−ＦＦＸ５０のデータ入力端子Ｄが接続されている。
【０００３】
配線Ｌ１０では、ノードＮ１１とノードＮ１２との間に寄生抵抗Ｒ１１が形成され、そのノードＮ１２とＤ−ＦＦＸ４０のデータ入力端子Ｄとの間に寄生抵抗Ｒ１２が形成されている。ノードＮ１１，Ｎ１２とサブストレートとの間には、寄生容量Ｃ１１，Ｃ１２がそれぞれ形成されている。配線Ｌ２０では、ノードＮ２１とノードＮ２２との間に寄生抵抗Ｒ２１が形成され、そのノードＮ２２とノードＮ２３との間に寄生抵抗Ｒ２２が形成されている。ノードＮ２３とノードＮ２４との間に寄生抵抗Ｒ２３が形成され、そのノードＮ２４がＤ−ＦＦＸ４０のクロック端子ＣＫに接続されている。又、ノードＮ２３はノードＮ２５に接続され、該ノードＮ２５とノードＮ２６との間に寄生抵抗Ｒ２４が形成され、ノードＮ２６がＤ−ＦＦＸ５０のクロック端子ＣＫに接続されている。ノードＮ２１，Ｎ２２，Ｎ２４，Ｎ２５，Ｎ２６とサブストレートとの間には、寄生容量Ｃ２１，Ｃ２２，Ｃ２３，Ｃ２４，Ｃ２５がそれぞれ形成されている。配線Ｌ３０では、ノードＮ３１とノードＮ３２との間に寄生抵抗Ｒ３１が形成され、そのノードＮ３２とＤ−ＦＦＸ５０のデータ入力端子Ｄとの間に寄生抵抗Ｒ３２が形成されている。ノードＮ３１，Ｎ３２とサブストレートとの間には、寄生容量Ｃ３１，Ｃ３２がそれぞれ形成されている。
【０００４】
更に、バッファＸ２０の出力端子には、配線Ｌ４０を介してインバータＸ６０ａの入力端子、Ｄ−ＦＦＸ７０ａのクロック端子ＣＫ及びＤ−ＦＦＸ８０ａのクロック端子ＣＫが接続されている。配線Ｌ４０では、バッファＸ２０の出力端子とノードＮ４１との間に寄生抵抗Ｒ４１が形成され、そのノードＮ４１とノードＮ４２との間に寄生抵抗Ｒ４２が形成されている。ノードＮ４２は、インバータＸ６０ａの入力端子に接続されている。ノードＮ４１とノードＮ４３との間には寄生抵抗Ｒ４３が形成され、そのノードＮ４３とノードＮ４４との間に寄生抵抗Ｒ４４が形成されている。ノードＮ４４とノードＮ４５との間には寄生抵抗Ｒ４５が形成され、ノードＮ４５がＤ−ＦＦＸ７０ａのクロック端子ＣＫに接続されている。又、ノードＮ４４はノードＮ４６に接続され、該ノードＮ４６とノードＮ４７との間に寄生抵抗Ｒ４６が形成され、そのノードＮ４７がＤ−ＦＦＸ８０ａのクロック端子ＣＫに接続されている。ノードＮ４２，Ｎ４３，Ｎ４５，Ｎ４６，Ｎ４７とサブストレートとの間には、寄生容量Ｃ４１，Ｃ４２，Ｃ４３，Ｃ４４，Ｃ４５がそれぞれ形成されている。
【０００５】
この図２において、バッファＸ１０から配線Ｌ１０を経てＤ−ＦＦＸ４０に至る信号経路、バッファＸ２０から配線Ｌ２０を経てＤ−ＦＦＸ４０に至る信号経路、及びバッファＸ３０から配線Ｌ３０を経てＤ−ＦＦＸ５０に至る信号経路をタイミング検証の対象として指定した場合、タイミング検証の対象外である配線Ｌ４０、インバータＸ６０ａ、及びＤ−ＦＦＸ７０ａ，Ｘ８０ａがバッファＸ２０の負荷部分１００になる。
【０００６】
図３は、図２の検証用回路に対する従来のタイミング検証方法を示すフローチャートである。
このタイミング検証方法では、検証対象経路指定処理（ステップＳＴ１）において、バッファＸ１０，Ｘ２０，Ｘ３０、Ｄ−ＦＦＸ４０，Ｘ５０，Ｘ６０ａ，Ｘ７０ａ，Ｘ８０ａ及び配線Ｌ１０，Ｌ２０，Ｌ３０，Ｌ４０のレイアウトの状態を表すレイアウト情報に対し、バッファＸ１０から配線Ｌ１０を経てＤ−ＦＦＸ４０に至る信号経路、バッファＸ２０から配線Ｌ２０を経てＤ−ＦＦＸ４０に至る信号経路、及びバッファＸ３０から配線Ｌ３０を経てＤ−ＦＦＸ５０に至る信号経路をタイミング検証の対象として、図示しないコンピュータに入力（即ち、指定）する。すると、コンピュータによるネットリスト作成処理（ステップＳＴ２）において、指定された信号経路及びこの信号経路に接続されている配線及び回路ブロックの接続状態を表す図２のネットリストを作成する。コンピュータによるシミュレーション処理（ステップＳＴ３）において、作成したネットリストに対し、例えば、スパイス（Simulation  Program  with  Integrated  Circuit  Emphasis、以下、「ＳＰＩＣＥ」という）等のシミュレータを用いてタイミング検証を行う。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の図３のタイミング検証方法では、ネットリスト作成処理（ステップＳＴ２）において、タイミング検証の対象となる信号経路の他に、この信号経路に接続されている負荷部分１００の接続状態に対してもネットリストが作成される。そのため、検証用回路がＵＬＳＩのように大規模の場合には、ネットリストのデータ量が膨大（例えば、数Ｍバイト）になり、シミュレータによるタイミング検証が不可能になるという課題があった。
【０００８】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの請求項１に係る発明は、複数の回路ブロックと前記各回路ブロックを接続する複数の配線とが形成された集積回路のレイアウト情報が、シミュレータを実行するコンピュータに入力されると、前記コンピュータにより、前記各回路ブロックのモデルと、前記各配線の信号伝搬特性を指定するネットリストとを用いてシミュレーションを行い、前記集積回路における信号伝搬のタイミング検証を行う集積回路のタイミング検証方法において、次のような処理を行う。
【０００９】
前記各回路ブロックと前記各配線とで構成された信号経路のうちの前記タイミング検証を必要とする信号経路が、検証対象経路として前記コンピュータに入力されると共に、前記検証対象経路以外の前記信号経路のうちの前記配線が前記検証対象経路に接続された信号経路が、負荷部分として前記コンピュータに入力されると、前記コンピュータにより、前記負荷部分に含まれる各回路ブロックのうち、前記負荷部分の配線にゲートが接続されたＦＥＴを有する回路ブロックから前記ＦＥＴのみを抽出するＦＥＴ抽出処理と、前記抽出したＦＥＴのゲートを前記負荷部分の配線に接続したモデルを作成すると共に前記負荷部分のネットリストを作成し、且つ前記検証対象経路の回路ブロックのモデル及びネットリストを作成するモデル・ネットリスト作成処理と、前記作成した各モデル及び各ネットリストを用いてシミュレーションを行い、前記検証対象経路におけるタイミング検証の結果を得るシミュレーション処理とを行う。
【００１１】
請求項２に係る発明では、複数の回路ブロックと前記各回路ブロックを接続する複数の配線とが形成された集積回路のレイアウト情報が、シミュレータを実行するコンピュータに入力されると、前記コンピュータにより、前記各回路ブロックのモデルと、前記各配線の信号伝搬特性を指定するネットリストとを用いてシミュレーションを行い、前記集積回路における信号伝搬のタイミング検証を行う集積回路のタイミング検証方法において、次のような処理を行う。
【００１２】
前記各回路ブロックと前記各配線とで構成された信号経路のうちの前記タイミング検証を必要とする信号経路が、検証対象経路として前記コンピュータに入力されると共に、前記検証対象経路以外の前記信号経路のうちの前記配線が前記検証対象経路に接続された信号経路が、負荷部分として前記コンピュータに入力されると、前記コンピュータにより、前記負荷部分に含まれる各回路ブロックのうち、前記負荷部分の配線にゲートが接続されたＦＥＴを有する回路ブロックを前記ＦＥＴのみで構成した簡易回路ブロックに置換する回路ブロック置換処理と、前記簡易回路ブロックを前記負荷部分の配線に接続したモデルを作成すると共に前記負荷部分のネットリストを作成し、且つ前記検証対象経路の回路ブロックのモデル及びネットリストを作成するモデル・ネットリスト作成処理と、前記作成した各モデル及び各ネットリストを用いてシミュレーションを行い、前記検証対象経路におけるタイミング検証の結果を得るシミュレーション処理とを行う。
【００１３】
【発明の実施の形態】
第１の実施形態
図４は、本発明の第１の実施形態の集積回路のタイミング検証方法を実施するための回路ブロックの構成例を示す回路図である。
この回路ブロックＸは、入力信号ｉｎを反転して出力するインバータＸｂと、このインバータＸｂの出力端子ｏｕｔに縦続接続された同一の構成の複数のインバータとで構成されている。インバータＸｂは、Ｐチャネル型MOSFET（以下、「ＰＭＯＳ」という）ｂ１と、Ｎチャネル型MOSFET（以下、「ＮＭＯＳ」という）ｂ２とで構成されている。入力信号ｉｎは、ＰＭＯＳｂ１及びＮＭＯＳｂ２のゲートに入力されるようになっている。ＰＭＯＳｂ１のソースは電源電位ＶＤＤに接続され、このＰＭＯＳｂ１のドレインが出力端子ｏｕｔに接続されている。ＮＭＯＳｂ２のソースはグランドに接続され、このＮＭＯＳｂ２のドレインが出力端子ｏｕｔに接続されている。
【００１４】
図５は、図４を用いた検証用回路の構成例を示す回路図であり、従来の図２中の要素と共通の要素には共通の符号が付されている。
この検証用回路では、図２中の負荷部分１００に代えて、異なる構成の負荷部分２００が設けられている。負荷部分２００では、図２中のインバータＸ６０ａ、及びＤ−ＦＦＸ７０ａ，Ｘ８０ａに代えて、図４中のインバータＸｂと同様のインバータＸ６０ｂ，Ｘ７０ｂ，Ｘ８０ｂがそれぞれ設けられている。他は、図２と同様の構成である。
【００１５】
図１は、本発明の第１の実施形態であって図５の検証用回路に対するタイミング検証方法を示すフローチャートである。
このタイミング検証方法では、検証対象経路指定処理（ステップＳＴ１１）において、バッファＸ１０，Ｘ２０，Ｘ３０、Ｄ−ＦＦＸ４０，Ｘ５０，Ｘ６０ａ，Ｘ７０ａ，Ｘ８０ａ、及び配線Ｌ１０，Ｌ２０，Ｌ３０，Ｌ４０のレイアウトの状態を表すレイアウト情報に対し、タイミング検証の対象となる信号経路を、図示しないコンピュータに入力（即ち、指定）する。本実施形態では、バッファＸ１０から配線Ｌ１０を経てＤ−ＦＦＸ４０に至る信号経路、バッファＸ２０から配線Ｌ２０を経てＤ−ＦＦＸ４０に至る信号経路、及びバッファＸ３０から配線Ｌ３０を経てＤ−ＦＦＸ５０に至る信号経路をタイミング検証の対象として指定する。負荷部分指定処理（ステップＳＴ１２）において、指定された検証対象経路以外の信号経路のうちのバッファＸ２０の出力側に接続された信号経路を負荷部分２００として、コンピュータに指定する。
【００１６】
すると、コンピュータによるＦＥＴ抽出処理（ステップＳＴ１３）において、負荷部分２００の配線Ｌ４０にゲートが接続された図４中のインバータＸｂを有する図２中の負荷部分１００に含まれるインバータＸ６０ａ、及びＤ−ＦＦＸ７０ａ，Ｘ８０ａから、該インバータＸｂのみを抽出する。コンピュータによるモデル・ネットリスト作成処理（ステップＳＴ１４）において、前記抽出したインバータＸｂを構成するＰＭＯＳｂ１及びＮＭＯＳｂのゲートを配線Ｌ４０に接続し、図５に示すように、配線Ｌ４０にインバータＸ６０ｂ，Ｘ７０ｂ，Ｘ８０ｂを接続したモデルを作成すると共に負荷部分２００のネットリストを作成し、且つ検証対象経路の回路ブロックのモデル及びネットリストを作成する。このネットリストは、例えば、ノードＮ１１とノードＮ１２との間に１０Ωの寄生抵抗Ｒ１１が形成されている場合、
Ｒ１１  Ｎ１１  Ｎ１２  １０Ω
のように表され、ノードＮ１１とサブストレートとの間に１０ｐＦの寄生容量Ｃ１１が形成されている場合、
Ｃ１１  Ｎ１１  ＧＮＤ  １０ｐ
のように表される。負荷部分２００のネットリストは、従来の図２中の負荷部分１００のネットリストに比較して精度が同一で且つデータ量が大幅に少ない。尚、配線Ｌ４０にドレインやソースが接続された回路ブロックがある場合、この回路ブロックに対してはそのままモデル及びネットリストを作成する。コンピュータによるシミュレーション処理（ステップＳＴ１５）において、作成した各モデル及び各ネットリストに対し、例えばＳＰＩＣＥ等のシミュレータを用いてシミュレーションを行い、検証対象経路におけるタイミング検証の結果を得る。この場合、例えば、所定の入力信号ＩＮ１，ＩＮ２，ＩＮ３をバッファＸ１０，Ｘ２０，Ｘ３０にそれぞれ入力し、Ｄ−ＦＦＸ４０，Ｘ５０におけるセットアップ時間及びホールド時間を検証する。
【００１７】
以上のように、この第１の実施形態では、配線Ｌ４０にゲートが接続された図４中のインバータＸｂを有する図２中のインバータＸ６０ａ、及びＤ−ＦＦＸ７０ａ，Ｘ８０ａから、該インバータＸｂのみを抽出し、従来の図２中の負荷部分１００のネットリストに比べて精度が同一で且つデータ量が大幅に少ない負荷部分２００のネットリストを作成したので、ＵＬＳＩのような大規模の集積回路に対するタイミング検証を短時間で行うことができる。
【００１８】
第２の実施形態
図６（ａ），（ｂ）は、本発明の第２の実施形態の集積回路のタイミング検証方法を実施するための回路ブロックと簡易回路ブロックの構成例を示す回路図であり、同図（ａ）には回路ブロックＸが示され、同図（ｂ）には簡易回路ブロックＸｃが示されている。これらの図では、第１の実施形態を示す図４中の要素と共通の要素には共通の符号が付されている。
【００１９】
簡易回路ブロックＸｃは、回路ブロックＸ中のＰＭＯＳｂ１及びＮＭＯＳｂ２をモデル化したものであり、トランジスタディメンジョン等は同一である。
図７は、図６を用いた検証用回路の構成例を示す回路図であり、従来の図２中の要素と共通の要素には共通の符号が付されている。
この検証用回路では、図２中の負荷部分１００に代えて、異なる構成の負荷部分３００が設けられている。負荷部分３００では、図２中のインバータＸ６０ａ、及びＤ−ＦＦＸ７０ａ，Ｘ８０ａに代えて、図６の簡易回路ブロックＸｃと同様の簡易回路ブロックＸ６０ｃ，Ｘ７０ｃ，Ｘ８０ｃが設けられている。他は、図２と同様の構成である。
【００２０】
図８は、図７の検証用回路に対するタイミング検証方法を示すフローチャートである。
このタイミング検証方法では、検証対象経路指定処理（ステップＳＴ２１）において、第１の実施形態のステップＳＴ１１と同様に、検証対象経路を図示しないコンピュータに指定する。負荷部分指定処理（ステップＳＴ２２）において、指定された検証対象経路以外の信号経路のうちのバッファＸ２０の出力側に接続された信号経路を負荷部分３００として、コンピュータに指定する。すると、コンピュータによる回路ブロック置換処理（ステップＳＴ２３）において、負荷部分３００の配線Ｌ４０にゲートが接続された図６（ａ）の回路ブロックＸを有する図２中の負荷部分１００に含まれるインバータＸ６０ａ、及びＤ−ＦＦＸ７０ａ，Ｘ８０ａを、図６（ｂ）の簡易回路ブロックＸｃに置換する。この回路ブロック置換処理は、第１の実施形態のＦＥＴ抽出処理（ステップＳＴ１３）よりも短時間で行われる。コンピュータによるモデル・ネットリスト作成処理（ステップＳＴ２４）において、図７に示すように、配線Ｌ４０に簡易回路ブロックＸ６０ｃ，Ｘ７０ｃ，Ｘ８０ｃを接続したモデルを作成すると共に負荷部分３００のネットリストを作成し、且つ検証対象経路の回路ブロックのモデル及びネットリストを作成する。負荷部分３００のネットリストは、第１の実施形態と同様に、従来の図２中の負荷部分１００のネットリストに比べて精度は同一で且つデータ量が大幅に少ない。尚、第１の実施形態と同様に、配線Ｌ４０にドレインやソースが接続された回路ブロックがある場合、この回路ブロックに対してはそのままモデル及びネットリストを作成する。コンピュータによるシミュレーション処理（ステップＳＴ２５）において、第１の実施形態のステップＳＴ１５と同様の処理を行う。
【００２１】
以上のように、この第２の実施形態では、配線Ｌ４０にゲートが接続された図６（ａ）の回路ブロックＸを有する図２中のインバータＸ６０ａ、及びＤ−ＦＦＸ７０ａ，Ｘ８０ａを、図６（ｂ）の簡易回路ブロックＸｃに置換し、従来の図２中の負荷部分１００のネットリストに比べて精度が同一で且つデータ量が大幅に少ない負荷部分３００のネットリストを作成したので、第１の実施形態に比較して更に短時間でＵＬＳＩのような大規模の集積回路に対するタイミング検証を行うことができる。
【００２２】
尚、本発明は上記実施形態に限定されず、種々の変形が可能である。その変形例としては、例えば次のようなものがある。
（ａ）  各実施形態では、負荷部分の配線にゲートが接続されたＦＥＴはＣＭＯＳで構成されているが、GaAsMESFET、ＪＦＥＴ、ＮＭＯＳ、又はＰＭＯＳで構成しても、上記実施形態とほぼ同様の作用、効果が得られる。
（ｂ）  図５中の負荷部分２００と検証対象経路とは、逆にしてもよい。同様に、図７中の負荷部分３００と検証対象経路とは、逆にしてもよい。
（ｃ）  図２中のＤ−ＦＦＸ４０，Ｘ５０，Ｘ７０ａ，Ｘ８０ａ、及びインバータＸ６０ａは、入力部がＦＥＴで構成されているものであれば、任意のもので構成してもよい。
【００２３】
【発明の効果】
以上詳細に説明したように、請求項１に係る発明によれば、負荷部分の配線にゲートが接続されたＦＥＴを有する回路ブロックから該ＦＥＴのみを抽出し、従来のネットリストに比べて精度が同一で且つデータ量が大幅に少ないネットリストを作成したので、ＵＬＳＩのような大規模の集積回路に対するタイミング検証を短時間で行うことができる。
請求項２に係る発明によれば、負荷部分の配線にゲートが接続されたＦＥＴを有する回路ブロックを、該ＦＥＴのみで構成した簡易回路ブロックに置換し、従来のネットリストに比べて精度が同一で且つデータ量が大幅に少ないネットリストを作成したので、請求項１に係る発明に比較して更に短時間でＵＬＳＩのような大規模の集積回路に対するタイミング検証を行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のタイミング検証方法を示すフローチャートである。
【図２】従来の検証用回路例を示す回路図である。
【図３】図２のタイミング検証方法を示すフローチャートである。
【図４】本発明の第１の実施形態の回路ブロックの構成例を示す回路図である。
【図５】図４を用いた検証用回路の構成例を示す回路図である。
【図６】本発明の第２の実施形態の回路ブロックと簡易回路ブロックを示す回路図である。
【図７】図６を用いた検証用回路の構成例を示す回路図である。
【図８】図７のタイミング検証方法を示すフローチャートである。
【符号の説明】
１００，２００，３００                            負荷部分
ｂ１                                              ＰＭＯＳ
ｂ２                                              ＮＭＯＳ
Ｌ１０，Ｌ２０，Ｌ３０，Ｌ４０                    配線
Ｘ１０，Ｘ２０，Ｘ３０                            バッファ
Ｘ４０，Ｘ５０，Ｘ７０ａ，Ｘ８０ａ                Ｄ−ＦＦ
Ｘ６０ａ，Ｘｂ，Ｘ６０ｂ，Ｘ７０ｂ，Ｘ８０ｂ      インバータ
Ｘｃ，Ｘ６０ｃ，Ｘ７０ｃ，Ｘ８０ｃ                簡易回路ブロック
【図１】
0004126748.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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