(57)【特許請求の範囲】
【請求項１】
タイマー回路と、
前記タイマー回路からの信号により決定される書き込み時間に、書き込みが行なわれる書き換え可能な不揮発性メモリアレイと、
電源電圧検出回路と、を有し、
前記書き込み時間は、イレースサイクルとライトサイクルとディスチャージサイクルにより構成され、
前記タイマー回路は、前記電源電圧検出回路の検出信号によって、前記イレースサイクル時間と前記ライトサイクル時間を短縮し、前記ディスチャージサイクル時間を短縮しない、前記信号を出力する、
ことを特徴とする半導体不揮発性メモリ装置。
【請求項２】
前記ディスチャージサイクル時間は、前記タイマー回路の信号の一方のレベルの時間で決定され、
前記タイマー回路は、前記電源電圧検出回路の検出信号によって、前記信号の他方のレベルの時間を短縮する、
ことを特徴とする請求項１に記載の半導体不揮発性メモリ装置。
【請求項３】
前記タイマー回路は、
定電流を生成する定電流回路と、
前記定電流によってチャージアップする第１の容量と、
リファレンス電圧を生成する定電圧回路と、
前記第１の容量の電圧と前記リファレンス電圧を比較するためのコンパレータと、
前記コンパレータの出力が反転したとき前記第１の容量をディスチャージするスイッチと、
前記コンパレータの出力が反転するとラッチするラッチ回路と、
前記ラッチ回路の出力信号により前記ラッチ回路を自己リセットするタイミングを生成するための第２の容量を備えており、
前記定電流回路の電流が、前記電源電圧検出回路の検出信号によって切替えられて、前記イレースサイクル時間と前記ライトサイクル時間を短縮する、
ことを特徴とする請求項１に記載の半導体不揮発性メモリ装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、電気的に書き換え可能な不揮発性メモリ（以下ＥＥＰＲＯＭとする）に関する。
【０００２】
【従来の技術】
従来、不揮発性メモリアレイにデータを書き込む回路として、図１に示す回路を使用していた。以下、図に基づいて回路の説明を行なう。
【０００３】
まず、書き込み信号がタイマー回路１に入力される。タイマー回路１で書き込み動作のタイミングを生成する。タイマー回路１で生成したタイミングに従って昇圧回路２及びアドレスデコーダ３が動作して不揮発性メモリ４にデータを書き込む。
【０００４】
タイマー回路１で生成するタイミングにより不揮発性メモリを消去、書き込みを行なうタイミング、不揮発性メモリアレイをディスチャージするタイミングを生成する。
【０００５】
【発明が解決しようとする課題】
従来のタイマー回路では、書き込みサイクル時間に書き込みを中止する場合、タイマー回路に入力される書き込み信号をディセーブルにしタイマー回路から出力するクロックパルスを中止する手段が用いられる。かかる方法では不揮発性メモリアレイに設けられたビット線又はカラム線のディスチャージを行なうことが不可能であり不揮発性メモリアレイの電位状態が不安定のままとなってしまう。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、この発明では、電源電圧検出回路から出力される動作信号によりタイマー回路の動作を制御し、ディスチャージサイクル時間を変えずに、イレースサイクル時間とライトサイクル時間を短時間にすることを可能とした。
【０００７】
上記のように構成されたＥＥＰＲＯＭにおいては、電源電圧検出回路の検出信号により書き込みが中断されてもディスチャージサイクルは必要な時間を確保することができ、不揮発性メモリアレイに設けたカラム線又はビット線にチャージアップした電荷を確実にディスチャージできる。
【０００８】
【実施の形態】
以下に、この発明の実施例を図に基づいて説明する。ＣＭＯＳプロセス工程で製造されるＥＥＰＲＯＭにおいて電源電圧がたとえば１Ｖ以下のような低電源電圧時にＥＥＰＲＯＭ  ＩＣに設けられたロジック回路の動作は不安定であり所望の動作は保証されない。これは電源電圧がトランジスタの閾値電圧以下の状態ではトランジスタの開閉動作が不十分であるためである。
【０００９】
ＥＥＰＲＯＭ  ＩＣは通常、ユーザーがＩＣに設けたパッドを介し書き込み開始を行なうための所定のインストラクションを入力することでＥＥＰＲＯＭ  ＩＣは書き込みを実行する。ＩＣパッドから入力された信号はロジック回路によって構成されるインストラクション認識回路ブロックで処理し書き込み開始信号を出力する。インストラクション認識回路ブロック出力はタイマー回路に接続されており、書き込み開始信号をタイマー回路が受け取るとタイマー回路は不揮発性メモリの消去、書き込みに必要な書き込み時間を生成し、この時間に不揮発性メモリの消去・書き込みが実行される。
【００１０】
電源電圧の立ち上がり時、低電源電圧状態を経て電源電圧はＩＣ動作の可能な電圧値に達する。又は電源電圧が何らかの原因より所望の電圧値から降下した場合、前述した低電源電圧状態が発生する場合がある。この状態ではロジック回路は不安定であるためインストラクション認識回路ブロックの出力から、ユーザが書き込み開始を行なうための所定の信号を入力していないにの関わらず書き込み開始信号が出力されることが考えられる。
【００１１】
この状態で電源電圧がＩＣの動作可能な電圧まで上がると、タイマー回路はインストラクション認識回路から誤出力された書き込み開始信号を受け書き込み時間を発生するため、不揮発性メモリは誤消去、誤書き込みという不具合が生じることになる。
【００１２】
本発明におけるＥＥＰＲＯＭ  ＩＣのブロック図を図２に示す。
【００１３】
本実施例によると、ＥＥＰＲＯＭ  ＩＣに電源電圧検出回路１５を設け誤消去、誤書き込みの発生する可能性のある低電源電圧を検出する。前記検出回路の出力をタイマー回路１１に接続し、検出回路１５から出力される動作信号でタイマー回路１１を制御する機能を有する。
【００１４】
本実施例によると、ＥＥＰＲＯＭ  ＩＣに設けられた電源電圧検出回路１５が低電源電圧を検出すると、検出を示す動作信号はタイマー回路１１に入力される。前記動作信号を受けるとタイマー回路はクロックパルスの出力を中止する、又は通常より高い周波数のクロックパルスを出する機能を有する。
【００１５】
タイマー回路は書き込み開始信号が入力されると、書き込み時間を生成するためのクロックパルスを出力する。前記クロックパルスを分周し不揮発性メモリの書き込みに必要な書き込み時間を決定する。書き込みサイクルは、イレースサイクル、ライトサイクル、ディスチャージサイクルに細分される。
【００１６】
図３は書き込みサイクルを詳述したものである。イレースサイクル２１は不揮発性メモリを消去するタイミングでありイレースサイクル時間で消去を行なう。ライトサイクル２２は不揮発性メモリの書き込みのタイミングでありライトサイクル時間で書き込みを行なう。ディスチャージサイクル２３は、ビット線又はカラム線に印加した高電圧をディスチャージするための時間でありディスチャージ時間でディスチャージを行なう。この時間では不揮発性メモリセルの消去、書き込みは行わない。不揮発性メモリアレイは、不揮発性メモリとビット線、カラム線、ワード線、ソース線を備えている。不揮発性メモリを消去、書き込みする際、不揮発性メモリに設けられたトンネルウィンドウにトンネル電流を流すのに十分なたとえば２０Ｖ程度の電圧が必要となる。イレースサイクルではカラム線に、ライトサイクルではビット線に前記高電圧を印加する。
【００１７】
本実施例によると、タイマー回路は電源電圧検出回路が出力する動作信号を受け取ると、タイマー回路の出力パルスのハイパルス時間は変わらず、ローパルスを短くすることによって得られる高周波数パルスを出力する。
【００１８】
前記高周波数パルスは、上記を論理反転しローパルス時間を不変としハイパルス時間を短くすることによって得られる高周波数パルスを生成することも可能である。
【００１９】
本実施例を書き込み時間のタイミングを、図を用いて説明する。前述の図３は、通常書き込み時の書き込みサイクルを示している。イレースサイクル２１又はライトサイクル２２はタイマー回路から出力されるクロックパルスを分周し得られるパルスであり、クロックパルスの周期によって決定される。ディスチャージサイクル２３はタイマーが出力するハイパルスによって決定される。
【００２０】
図４は、電源電圧検出回路によって検出した際の書き込みサイクルを示している。タイマー回路は、検出信号を受け、高周波数のクロックパルスを出力する。イレースサイクル３１又はライトサイクル３２はタイマー回路から出力されるクロックパルスを分周し得られるパルスであり、この場合のイレースサイクル時間又はライトサイクル時間は通常動作である図３と比較し短時間となる。
【００２１】
ディスチャージサイクル３３はタイマーが出力するパルスのハイパルスによって決定し、前記パルス時間は通常動作である図３と変わらないためディスチャージ時間は変わらない。
【００２２】
図５に本発明のタイマー回路の構成の一実施例を示す。本実施例によると、タイマー回路は少なくとも、カレントミラーから得られるバイアス電圧を生成するための定電圧回路４１と、定電圧回路４１で生成したバイアスを与えることで一定電流を生成するための定電流回路４２と、定電流回路４２で発生した一定電流を流しチャージアップする容量４３と、リファレンス電圧を生成するための定電圧回路４４と、容量４３と定電圧回路４４から生成されるリファレンス電圧を比較するためのコンパレータ４５と、コンパレータ４５の出力が反転したとき前記容量４３をディスチャージするためのトランジスタスイッチ４６と、前述コンパレータ４５の出力が反転するとラッチするラッチ回路４７と、ラッチ回路４７の出力信号により前記ラッチ回路４７を自己リセットするタイミングを生成するための容量４８からなり、前記定電流回路４２は、定電圧回路４１の出力であるバイアス電圧によって制御され定電流を発生する回路構成である。
【００２３】
図６は前記定電流回路４２と前記定電流回路で生成した電流によりチャージアップする前記容量４３を示す。定電圧回路４２から出力されるバイアス電圧はトランジスタ５１のゲートに接続されており、前記トランジスタには一定電流が流れる。トランジスタ５２，５３はカレントミラー回路でありトランジスタ５１に流れる一定電流に対応したカレントミラー電流がトランジスタ５３に流れ、容量５４をチャージアップする。  タイマー回路の出力クロック周期は、前記トランジスタ５３に流れる電流と容量５４の容量値によって決定される。
【００２４】
他の実施例における定電流回路を図７に示す。本発明によるとバイアス電圧がゲートに接続されるトランジスタ定数の異なる２個のトランジスタ６１、６２と前記トランジスタ一方に接続されたトランジスタ６３を含む回路によって構成されている。トランジスタ定数とはトランジスタのゲート長、ゲート幅のサイズでありトランジスタに流す電流を決定する。前記トランジスタ６１、６２のゲート電圧は同一バイアス電圧が印加されているがトランジスタ定数が異なるため電流値の異なる二種類の一定電流を生成することが可能であり、トランジスタ６２はトランジスタ６３の開閉によりスイッチ機能を有する。
前記トランジスタ６１、６２の両方にスイッチとなるトランジスタを付加した回路構成においても各々のゲート電圧を制御することで同等の効果を得ることが可能である。トランジスタ６１はＥＥＰＲＯＭ  ＩＣの通常使用時の書き込み時間を決定するためにトランジスタ定数を決定する。トランジスタ６３のゲートは、電源電圧検出回路で生成される動作信号であり、たとえば電源電圧が低電源電圧であることを検出するとトランジスタ６３のスイッチが開く。トランジスタ６２はトランジスタ６１に対し、多くの電流を流すことが可能なトランジスタ定数を採用し、検出電圧に達するとトランジスタ６２で決定される電流が容量６３にチャージアップする。このときの電流は通常時の電流より多くなるよう設計することでチャージアップ時間が短くなり、タイマー回路のクロックパルス周期を短くすることが可能であり、前述書き込み時間の内イレースサイクル又はライトサイクル時間を短くすることが可能となる。
【００２５】
前記イレースサイクル時間又はライトサイクル時間を不揮発性メモリの消去、書き込みに要する時間よりも短くすることで、電源検出回路検出時に不揮発性メモリの消去、書き込みを行わないことが可能となる。
【００２６】
一方、ディスチャージ時間は前述した図５に示す容量４８の容量値と前記容量に流れ込む電流によって決定されるものであり本発明における回路構成において何ら変化しないため、不揮発性メモリアレイに設けられたビット線、カラム線のディスチャージは十分な時間を確保できることが本発明の重要な要素である。
【００２７】
【発明の効果】
本発明に示す手段、回路構成を用いることで不揮発性メモリアレイの電荷をディスチャージするために要するディスチャージ時間は変化させることなく、イレースサイクル又はライトサイクルを早期に終了させ不揮発性メモリセルの消去や書き込みを中断することが可能である。
【００２８】
また、本発明では機能追加に要するトランジスタ数が極めて少ないため、大規模な回路設計が不要で省スペースで実現することが可能であるという効果を有する。
【図面の簡単な説明】
【図１】従来の回路構成を示すブロック図である。
【図２】本発明の実施例を示すブロック図である。
【図３】従来の書き込み時間を示すタイミング図である。
【図４】本発明の実施例を示す書き込み時間タイミング図である。
【図５】本発明の実施例を示す回路ブロック図である。
【図６】本発明の実施例を示す回路構成図である。
【図７】本発明の実施例を示す回路構成図である。
【符号の説明】
１１  タイマー回路
２１２  昇圧回路
３１３  アドレスデコーダ
４１４  不揮発性メモリアレイ
１５  電源電圧検出回路
２１、３１  タイマー回路出力信号
２２、３２  チャージポンプイネーブル時間
２３、３３  イレースサイクル時間
２４、３４  ライトサイクル時間
２５、３５  ディスチャージサイクル時間
４１  バイアス定電圧回路
４２  定電流回路
４３、５４、６６  タイマー周波数容量
４４  リファレンス定電圧回路
４５  コンパレータ
４６  スイッチングトランジスタ
４７  ラッチ回路
４８  ディスチャージ容量
５１、６１、６２  バイアストランジスタ
５２、５３、６４、６５  カレントミラートランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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