(57)【特許請求の範囲】
【請求項１】
複数の行電極と前記行電極に交叉する複数の列電極と、前記行電極と前記列電極との交叉部の各々に配置された容量性発光素子とからなる表示パネルの前記列電極の各々に、映像信号に基づく画素データに応じたパルス電圧を有する画素データパルスを印加する列電極ドライバを含む表示パネルの駆動装置であって、
前記列電極ドライバは、所定の共振振幅を有する共振パルス電源電位を発生してこれを電源ライン上に印加する電源回路と、
前記画素データに応じて選択的に前記列電極及び前記電源ラインを接続することにより前記列電極に前記画素データパルスを印加する画素データパルス発生回路と、
前記共振振幅の中間電位が所定の基準電位よりも大となった場合には前記共振パルス電源電位の電位下降期間中において前記電源ラインを強制的に接地せしめる直流駆動防止回路と、を含んでいることを特徴とする表示パネルの駆動装置。
【請求項２】
前記電源回路は、第１電極端及び第２電極端の内の第１電極端が接地されているコンデンサと、前記コンデンサの前記第２電極端及び前記電源ライン間をコイルを介して接続する第１スイッチング素子と、前記電源ライン及び前記コンデンサの前記第２電極端の間を前記コイルを介して接続する第２スイッチング素子と、直流の電源電位を前記電源ラインに印加する第３スイッチング素子と、前記第１スイッチング素子、前記第２スイッチング素子及び前記第３スイッチング素子を順次択一的にオン状態にすることにより前記電源ライン上に前記共振パルス電源電位を発生させる電源駆動制御回路とを含み、
前記直流駆動防止回路は、前記電源ラインを接地せしめる第４スイッチング素子と、前記コンデンサの前記第２電極端の電位を前記中間電位として前記中間電位が前記基準電位よりも大となった場合に限り前記第２スイッチング素子がオン状態からオフ状態に切り替わったタイミングで前記第４スイッチング素子をオフ状態からオン状態に切り換える直流駆動防止制御回路と、を含むことを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項３】
複数の行電極と前記行電極に交叉する複数の列電極と、前記行電極と前記列電極との交叉部の各々に配置された容量性発光素子とからなる表示パネルの前記列電極の各々に、映像信号に基づく画素データに応じたパルス電圧を有する画素データパルスを印加する列電極ドライバを含む表示パネルの駆動装置であって、
前記列電極ドライバは、所定の共振振幅を有する共振パルス電源電位を発生してこれを電源ライン上に印加する電源回路と、
前記画素データに応じて選択的に前記列電極及び前記電源ラインを接続することにより前記列電極に前記画素データパルスを印加する画素データパルス発生回路と、
前記映像信号が絵、図形又は表を表すグラフィックス画像信号でありかつ前記共振振幅の中間電位が所定の基準電位より大となった場合には前記共振パルス電源電位の電位下降期間中において前記電源ラインを強制的に接地せしめる直流駆動防止回路と、を含んでいることを特徴とする表示パネルの駆動装置。
【請求項４】
前記電源回路は、第１電極端及び第２電極端の内の第１電極端が接地されているコンデンサと、前記コンデンサの前記第２電極端及び前記電源ライン間をコイルを介して接続する第１スイッチング素子と、前記電源ライン及び前記コンデンサの前記第２電極端の間を前記コイルを介して接続する第２スイッチング素子と、直流の電源電位を前記電源ラインに印加する第３スイッチング素子と、前記第１スイッチング素子、前記第２スイッチング素子及び前記第３スイッチング素子を順次択一的にオン状態にすることにより前記電源ライン上に前記共振パルス電源電位を発生させる電源駆動制御回路とを含み、
前記直流駆動防止回路は、前記電源ラインを接地せしめる第４スイッチング素子と、前記映像信号がテレビジョン信号及び前記グラフィックス画像信号のいずれであるかを判別し前記グラフィックス画像信号であると判別しかつ前記コンデンサの前記第２電極端の電位を前記中間電位としてこの中間電位が前記基準電位よりも大となった場合に限り前記第２スイッチング素子がオン状態からオフ状態に切り替わったタイミングで前記第４スイッチング素子をオフ状態からオン状態に切り換える直流駆動防止制御回路と、を含むことを特徴とする請求項３記載の表示パネルの駆動装置。
【請求項５】
複数の行電極と前記行電極に交叉する複数の列電極と、前記行電極と前記列電極との交叉部の各々に配置された容量性発光素子とからなる表示パネルの前記列電極の各々に、映像信号に基づく画素データに応じたパルス電圧を有する画素データパルスを印加する列電極ドライバを含む表示パネルの駆動装置であって、
前記列電極ドライバは、
所定の共振振幅を有する共振パルス電源電位を発生してこれを電源ライン上に印加する電源回路と、
前記画素データに応じて選択的に前記列電極及び前記電源ラインを接続することにより前記列電極に前記画素データパルスを印加する画素データパルス発生回路と、
前記表示パネル内において、互いに隣接する行各々に対応した前記画素データが連続して、前記列電極及び前記電源ライン間を接続させることを示す第１論理値及び接続させないことを示す第２論理値の内の前記第１論理値となる相関の強い列が、互いに隣接する行各々に対応した前記画素データが夫々前記第１論理値及び前記第２論理値となる相関の弱い列よりも多い場合には、前記共振パルス電源電位の電位下降期間中において前記電源ラインを強制的に接地せしめる直流駆動防止回路と、を含んでいることを特徴とする表示パネルの駆動装置。
【請求項６】
前記電源回路は、コンデンサと、前記コンデンサの一端及び前記電源ライン間をコイルを介して接続する第１スイッチング素子と、前記電源ライン及び前記コンデンサの一端の間を前記コイルを介して接続する第２スイッチング素子と、直流の電源電位を前記電源ラインに印加する第３スイッチング素子と、前記第１スイッチング素子、前記第２スイッチング素子及び前記第３スイッチング素子を順次択一的にオン状態にすることにより前記電源ライン上に前記共振パルス電源電位を発生させる電源駆動制御回路とを含み、
前記直流駆動防止回路は、前記電源ラインを接地せしめる第４スイッチング素子と、
前記表示パネル内において、互いに隣接する行各々に対応した前記画素データが連続して、前記列電極及び前記電源ライン間を接続させることを示す第１論理値及び接続させないことを示す第２論理値の内の前記第１論理値となる相関の強い列が、互いに隣接する行各々に対応した前記画素データが夫々前記第１論理値及び前記第２論理値となる相関の弱い列よりも多い場合に限り前記第３スイッチング素子がオン状態からオフ状態に切り替わったタイミングで前記第４スイッチング素子をオフ状態からオン状態に切り換える直流駆動防止制御回路と、を含むことを特徴とする請求項５記載の表示パネルの駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プラズマディスプレイパネル又はエレクトロルミネセンスディスプレイパネルの如き表示パネルを駆動する駆動装置に関する。
【０００２】
【背景技術】
現在、壁掛ＴＶとして、プラズマディスプレイパネル(以下、ＰＤＰと称する)、又はエレクトロルミネセンスディスプレイパネルの如き容量性発光素子からなる表示パネルを搭載したディスプレイ装置が着目されている。
図１は、表示パネルとしてＰＤＰを搭載したプラズマディスプレイ装置の概略構成を示す図である。
【０００３】
図１において、プラズマディスプレイパネルとしてのＰＤＰ１０は、Ｘ及びＹの１対にて１画面の各行（第１行〜第ｎ行）に対応した行電極対を為す行電極Ｙ1〜Ｙn及びＸ1〜Ｘnを備えている。更に、ＰＤＰ１０には、上記行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで１画面の各列（第１列〜第ｍ列）に対応した列電極Ｚ1〜Ｚmが形成されている。尚、１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｚとの交差部に１画素を担う放電セルが形成される。
【０００４】
この際、各放電セルは、その放電セル内において放電が生起されるか否かにより、発光状態及び非発光状態の２つの状態しかもたない。すなわち、最低輝度(非発光状態)、及び最高輝度(発光状態)の２階調分の輝度しか表現出来ないのである。
そこで、このような発光素子を有するＰＤＰ１０に対して、入力された映像信号に対応した中間調の輝度を得るべく、駆動装置１００は、サブフィールド法を用いた階調駆動を実施する。 サブフィールド法では、入力された映像信号を各画素毎に対応したＮビットの画素データに変換し、このＮビットのビット桁各々に対応させて、１フィールド(フレーム)の表示期間をＮ個のサブフィールド(サブフレーム)に分割する。各サブフィールドには、そのサブフィールドの重み付けに対応した放電実行回数が夫々割り当ててあり、映像信号に応じたサブフィールドにおいてのみでこの放電を選択的に生起させる。この際、各サブフィールドで生起された放電回数の合計(１フィールド表示期間内での)により、映像信号に対応した中間調の輝度が得られるのである。
【０００５】
尚、かかるサブフィールド法を利用して実際にＰＤＰを階調駆動する方法として、選択消去アドレス法が知られている。
図２は、かかる選択消去アドレス法に基づく階調駆動を実施すべく、駆動装置１００が１サブフィールド内においてＰＤＰ１０の列電極及び行電極に印加する各種駆動パルスの印加タイミングを示す図である。
【０００６】
先ず、駆動装置１００は、負極性のリセットパルスＲＰxを行電極Ｘ1〜Ｘn、更に正極性のリセットパルスＲＰYを行電極Ｙ1〜Ｙn各々に同時に印加する(一斉リセット行程Ｒｃ)。これらリセットパルスＲＰx及びＲＰYの印加に応じて、ＰＤＰ１０中の全ての放電セルがリセット放電されて、各放電セル内には一様に所定量の壁電荷が形成される。これにより、全ての放電セルは一旦、発光セル状態に初期設定される。
【０００７】
次に、駆動装置１００は、入力された映像信号を各画素毎の例えば８ビットの画素データに変換する。駆動装置１００は、かかる画素データを各ビット桁毎に分割して画素データビットを求め、この画素データビットの論理レベルに応じたパルス電圧を有する画素データパルスを発生する。例えば、駆動装置１００は、上記画素データビットが論理レベル１である場合には高電圧、論理レベル０である場合には低電圧(０ボルト)の画素データパルスを発生する。そして、駆動装置１００は、図２に示す如く、１画面分(ｎ行×ｍ列)の画素データパルスＤＰ11〜ＤＰnmを１行分毎(ｍ個)にグループ化した画素データパルス群ＤＰ11-1m、ＤＰ21-2m、ＤＰ31-3m、・・・・、ＤＰn1-nm各々を、順次、列電極Ｚ1〜Ｚmに印加して行く。更に、駆動装置１００は、上記画素データパルス群ＤＰ各々の印加タイミングにて、図２に示されるが如き走査パルスＳＰを発生し、これを行電極Ｙ1〜Ｙnへと順次印加して行く(画素データ書込行程Ｗｃ)。この際、走査パルスＳＰが印加された行電極と、高電圧の画素データパルスＤＰが印加された列電極との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が消去される。これにより、上記一斉リセット行程Ｒｃにおいて発光セル状態に初期化された放電セルは、非発光セル状態に推移する。一方、走査パルスＳＰが印加されたものの、低電圧の画素データパルスＤＰが印加された放電セルには前述した如き選択消去放電は生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり発光セル状態が保持される。
【０００８】
次に、駆動装置１００は、図２に示されるが如き正極性の維持パルスＩＰXを繰り返し行電極Ｘ1〜Ｘnに印加すると共に、この維持パルスＩＰXが行電極Ｘ1〜Ｘnに印加されていない期間中に、正極性の維持パルスＩＰYを繰り返し行電極Ｙ1〜Ｙnに印加する(発光維持行程Ｉｃ)。この際、壁電荷が残留したままとなっている放電セル、すなわち発光セル状態にある放電セルのみが、これら維持パルスＩＰX及びＩＰYが交互に印加される度に放電(維持放電)する。つまり、上記画素データ書込行程Ｗｃにおいて発光セル状態に設定された放電セルのみが、このサブフィールドの重み付けに対応した回数分だけ維持放電に伴う発光を繰り返し、その発光状態を維持するのである。尚、これら維持パルスＩＰX及びＩＰYが印加される回数は、各サブフィールド毎の重み付けに応じて予め設定されている回数である。
【０００９】
次に、駆動装置１００は、図２に示されるが如き消去パルスＥＰを行電極Ｘ1〜Ｘnに印加する(消去行程Ｅ)。これにより、全放電セルを一斉に消去放電せしめて各放電セル内に残留している壁電荷を消滅させる。
上述した如き一連の動作を各フィールド内において複数回実行することにより、各サブフィールドの発光維持行程Ｉｃにて生起された維持放電の１フィールド表示期間内での合計回数に対応した中間輝度が視覚されるようになる。
【００１０】
ここで、図２に示す画素データ書込行程Ｗｃによれば、走査パルスＳＰが行電極Ｙ1〜Ｙnへと順次印加されて行き、これにより１行分ずつ各放電セルに対して画素データ書込が為されることになる。この際、ＰＤＰ１０が容量性発光素子である為、各行に走査パルスＳＰが印加される度にその１行分の放電セル各々にて充放電が生じる。更に、走査パルスＳＰが印加されている間、画素データパルスＤＰが１つの列電極Ｚに印加されているので、この列電極に属する放電セル、つまり画素データの書込対称とはなっていない放電セルに対しても充放電を実施しなければならない。このため、画素データ書き込みの際の電力消費が大きいという問題があった。
【００１１】
【発明が解決しようとする課題】
本発明は、画素データ書込行程時における消費電力を低減可能な表示パネルの駆動装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
請求項１記載による表示パネルの駆動装置は、複数の行電極と前記行電極に交叉する複数の列電極と、前記行電極と前記列電極との交叉部の各々に配置された容量性発光素子とからなる表示パネルの前記列電極の各々に、映像信号に基づく画素データに応じたパルス電圧を有する画素データパルスを印加する列電極ドライバを含む表示パネルの駆動装置であって、前記列電極ドライバは、所定の共振振幅を有する共振パルス電源電位を発生してこれを電源ライン上に印加する電源回路と、前記画素データに応じて選択的に前記列電極及び前記電源ラインを接続することにより前記列電極に前記画素データパルスを印加する画素データパルス発生回路と、前記共振振幅の中間電位が所定の基準電位よりも大となった場合には前記共振パルス電源電位の電位下降期間中において前記電源ラインを強制的に接地せしめる直流駆動防止回路と、を含んでいることを特徴とする。
【００１３】
又、請求項３記載による表示パネルの駆動装置は、複数の行電極と前記行電極に交叉する複数の列電極と、前記行電極と前記列電極との交叉部の各々に配置された容量性発光素子とからなる表示パネルの前記列電極の各々に、映像信号に基づく画素データに応じたパルス電圧を有する画素データパルスを印加する列電極ドライバを含む表示パネルの駆動装置であって、前記列電極ドライバは、所定の共振振幅を有する共振パルス電源電位を発生してこれを電源ライン上に印加する電源回路と、前記画素データに応じて選択的に前記列電極及び前記電源ラインを接続することにより前記列電極に前記画素データパルスを印加する画素データパルス発生回路と、前記映像信号が絵、図形又は表を表すグラフィックス画像信号でありかつ前記共振振幅の中間電位が所定の基準電位より大となった場合には前記共振パルス電源電位の電位下降期間中において前記電源ラインを強制的に接地せしめる直流駆動防止回路と、を含んでいることを特徴とする。
【００１４】
又、請求項５記載による表示パネルの駆動装置は、複数の行電極と前記行電極に交叉する複数の列電極と、前記行電極と前記列電極との交叉部の各々に配置された容量性発光素子とからなる表示パネルの前記列電極の各々に、映像信号に基づく画素データに応じたパルス電圧を有する画素データパルスを印加する列電極ドライバを含む表示パネルの駆動装置であって、前記列電極ドライバは、所定の共振振幅を有する共振パルス電源電位を発生してこれを電源ライン上に印加する電源回路と、前記画素データに応じて選択的に前記列電極及び前記電源ラインを接続することにより前記列電極に前記画素データパルスを印加する画素データパルス発生回路と、前記表示パネル内において、互いに隣接する行各々に対応した前記画素データが連続して、前記列電極及び前記電源ライン間を接続させることを示す第１論理値及び接続させないことを示す第２論理値の内の前記第１論理値となる相関の強い列が、互いに隣接する行各々に対応した前記画素データが夫々前記第１論理値及び前記第２論理値となる相関の弱い列よりも多い場合には、前記共振パルス電源電位の電位下降期間中において前記電源ラインを強制的に接地せしめる直流駆動防止回路と、を含んでいることを特徴とする。
【００１５】
【発明の実施の形態】
図３は、本発明による駆動装置を備えたプラズマディスプレイ装置の構成を示す図である。
図３において、プラズマディスプレイパネルとしてのＰＤＰ１０は、Ｘ及びＹの１対にて１画面の各行（第１行〜第ｎ行）に対応した行電極対を為す行電極Ｙ1〜Ｙn及びＸ1〜Ｘnを備えている。更に、ＰＤＰ１０には、上記行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで１画面の各列（第１列〜第ｍ列）に対応した列電極Ｚ1〜Ｚmが形成されている。尚、１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｚとの交差部に画素を担う放電セルが形成される。
【００１６】
駆動制御回路５０は、各サブフィールド内において図２に示す如き、リセットパルスＲＰX及びＲＰY、走査パルスＳＰ、並びに維持パルスＩＰX及びＩＰY各々を生成させる為の各種タイミング信号を発生し、これらを行電極駆動回路３０及び４０の各々に供給する。行電極駆動回路３０は、かかるタイミング信号に応じてリセットパルスＲＰX及び維持パルスＩＰXを生成し、これらを図２に示されるが如きタイミングにてＰＤＰ１０の行電極Ｘ1〜Ｘnに印加する。一方、行電極駆動回路４０は、上記駆動制御回路５０から供給された各種タイミング信号に応じてリセットパルスＲＰY、走査パルスＳＰ、維持パルスＩＰY及び消去パルスＥＰの各々を生成し、これらを図２に示されるが如きタイミングにてＰＤＰ１０の行電極Ｙ1〜Ｙnに印加する。
【００１７】
更に、駆動制御回路５０は、入力された映像信号を各画素毎の例えば８ビットの画素データに変換し、この画素データを各ビット桁毎に分割して画素データビットを得る。そして、駆動制御回路５０は、図２に示す如き各サブフィールド毎の画素データ書込行程Ｗｃにおいて、ＰＤＰ１０の第１列〜第ｍ列各々に対応した１行分の画素データビットＤＢ1〜ＤＢmを順次、列電極駆動回路２０に供給する。
【００１８】
この間、すなわち画素データ書込行程Ｗｃにおいて、駆動制御回路５０は、図４に示す如きスイッチング信号ＳＷ１〜ＳＷ４を生成し、これらを列電極駆動回路２０に供給する。すなわち、駆動制御回路５０は、
駆動行程Ｇ１では、
ＳＷ１＝１
ＳＷ２＝"０"
ＳＷ３＝"０"
ＳＷ４＝"０"
駆動行程Ｇ２では、
ＳＷ１＝"０"
ＳＷ２＝"０"
ＳＷ３＝１
ＳＷ４＝"０"
駆動行程Ｇ３では、
ＳＷ１＝"０"
ＳＷ２＝１
ＳＷ３＝"０"
ＳＷ４＝"０"
駆動行程Ｇ４では、
ＳＷ１＝"０"
ＳＷ２＝"０"
ＳＷ３＝"０"
ＳＷ４＝１
なる論理レベルを有するスイッチング信号ＳＷ１〜ＳＷ４を生成する。そして、駆動制御回路５０は、上記駆動行程Ｇ１〜Ｇ４を１サイクルとして、上述した如く推移するスイッチング信号ＳＷ１〜ＳＷ４を繰り返し列電極駆動回路２０に供給するのである。
【００１９】
図５は、かかる列電極駆動回路２０の内部構成を示す図である。
図５に示すように、列電極駆動回路２０は、所定の振幅を有する共振パルス電源電位を電源ライン２上に印加する電源回路２１と、かかる共振パルス電源電位に基づいて画素データパルスを発生する画素データパルス発生回路２２と、直流駆動防止回路２３とから構成される。
【００２０】
電源回路２１におけるスイッチング素子Ｓ１は、上記駆動制御回路５０から論理レベル０のスイッチング信号ＳＷ１が供給されている間はオフ状態にある。一方、かかるスイッチング信号ＳＷ１の論理レベルが"１"である場合にはオン状態となって、上記コンデンサＣ１の一端に生じた電位をダイオードＤ１及びコイルＬを介して電源ライン２上に印加する。尚、コンデンサＣ１の他端は、ＰＤＰ１０の接地電位としてのＰＤＰ接地電位Ｖｓに接地されている。スイッチング素子Ｓ２は、上記駆動制御回路５０から論理レベル０のスイッチング信号ＳＷ２が供給されている間はオフ状態である一方、スイッチング信号ＳＷ２の論理レベルが"１"である場合にはオン状態となって上記電源ライン２上の電位をコイルＬ及びダイオードＤ２を介してコンデンサＣ１の一端に印加する。この際、コンデンサＣ１は、上記電源ライン２上の電位によって充電される。スイッチング素子Ｓ３は、上記駆動制御回路５０から論理レベル０のスイッチング信号ＳＷ３が供給されている間はオフ状態である一方、スイッチング信号ＳＷ３の論理レベルが"１"である場合にはオン状態となって直流電源Ｂ１による電源電位Ｖaを電源ライン２上に印加する。直流電源Ｂ１の負側端子は、上記ＰＤＰ接地電位Ｖｓにて接地されている。
【００２１】
かかる電源回路２１の動作により、電源ライン２上には、上記電源電位Ｖaを最大電位とする共振振幅Ｖ1の共振パルス電源電位が印加される。
画素データパルス発生回路２２には、駆動制御回路５０から供給された１行分(ｍ個)の画素データビットＤＢ1〜ＤＢmの各々に応じて、夫々独立してオン・オフ制御されるスイッチング素子ＳＷＺ1〜ＳＷＺm、及びＳＷＺ1O〜ＳＷＺmOが設けられている。スイッチング素子ＳＷＺ1〜ＳＷＺmの各々は、夫々に供給された画素データビットＤＢが論理レベル１である場合に限りオン状態となって、電源ライン２上に印加されている上記共振パルス電源電位をＰＤＰ１０の列電極Ｚ1〜Ｚmに印加する。一方、上記スイッチング素子ＳＷＺ1O〜ＳＷＺmO各々は、夫々、画素データビットＤＢが論理レベル０である場合に限りオン状態となって、列電極Ｚ上の電位をＰＤＰ接地電位Ｖｓに接地する。
【００２２】
直流駆動防止回路２３の分圧抵抗Ｒ１及びＲ２は、上記コンデンサＣ１の一端に生じている上記共振振幅Ｖ1の中間電位Ｖｃを所定比で分圧して得た中間電位Ｖｃ'を比較器ＣＭに供給する。比較器ＣＭは、かかる中間電位Ｖｃ'と所定の基準電位ＶREF'との大小比較を行う。この際、比較器ＣＭは、上記中間電位Ｖｃ'が基準電位ＶREF'以上の電位である場合には論理レベル１、中間電位Ｖｃ'が基準電位ＶREF'より小である場合には論理レベル０のイネーブル信号ＥＮをアンドゲートＡＮに供給する。尚、基準電位ＶREF'とは、上記電源電位Ｖa〜0.5・Ｖａ間の電位にて予め設定されている基準電位ＶREFを所定比倍した電位である。アンドゲートＡＮは、上記イネーブル信号ＥＮが論理レベル０である場合には論理レベル０のスイッチング信号ＳＷ４'をスイッチング素子Ｓ４に供給する。一方、上記イネーブル信号ＥＮが論理レベル１である場合には、アンドゲートＡＮは、上記駆動制御回路５０から供給されたスイッチング信号ＳＷ４をそのまま上記スイッチング信号ＳＷ４'としてスイッチング素子Ｓ４に供給する。スイッチング素子Ｓ４は、スイッチング信号ＳＷ４'が論理レベル０である間はオフ状態である一方、スイッチング信号ＳＷ４'が論理レベル１である場合にはオン状態となって電源ライン２上の電位を上記ＰＤＰ接地電位Ｖｓに保持する。
【００２３】
以下に、図５に示す如き構成を有する列電極駆動回路２０の内部動作について図４、並びに図６を参照しつつ説明する。
尚、図４中の(ｂ)は、ＰＤＰ１０の第ｉ列の第１行〜第６行各々に対応した画素データビットＤＢの系列が、
［１、０、１、０、１、０］
なる場合に、列電極Ｚiに印加される画素データパルスＤＰを示す図である。
【００２４】
かかる画素データビットＤＢに応じて、画素データパルス発生回路２２のスイッチング素子ＳＷＺi及びＳＷＺi0は、図４中の(ｂ)に示すように、オン状態及びオフ状態の反転を繰り返す。
この際、駆動行程Ｇ１では、電源回路２１のスイッチング素子Ｓ１〜Ｓ３の内のスイッチング素子Ｓ１のみがオン状態となり、コンデンサＣ１に蓄えられていた電荷が放電される。尚、第１サイクルＣＹＣ１では、スイッチング素子ＳＷＺiがオン状態にあるので、上記放電に伴う放電電流はスイッチング素子Ｓ１、ダイオードＤ１、コイルＬ、電源ライン２、及びスイッチング素子ＳＷＺiを介してＰＤＰ１０の列電極Ｚiに流れ込む。この時、列電極Ｚiに寄生する負荷容量Ｃ0が充電されて負荷容量Ｃ0内に電荷の蓄積が為される。又、上記コンデンサＣ１の放電に伴って電源ライン２上の電位はコイルＬ及び負荷容量Ｃ0による共振作用によって徐々に上昇する。そして、電源ライン２上の電位は、図４に示す如く、コンデンサの一端の電位Ｖcの２倍の電位を有する電位Ｖaに到達する。この際、上述した如き電源ライン２上での緩やかな電位上昇部分が、上記共振パルス電源電位のフロントエッジ部となる。又、第１サイクルＣＹＣ１では、上述した如き共振パルス電源電位のフロントエッジ部がそのまま、図４中の(ｂ)に示す如く、列電極Ｚiに印加されるべき画素データパルスＤＰ1iのフロントエッジ部となる。
【００２５】
次に、駆動行程Ｇ２では、電源回路２１のスイッチング素子Ｓ１〜Ｓ３の内のスイッチング素子Ｓ３のみがオン状態となるので、直流電源Ｂ１による直流の電位Ｖaが、スイッチング素子Ｓ３を介して電源ライン２上に印加される。この際、上記電位Ｖaが上記共振パルス電源電位の最大電位部分となる。尚、第１サイクルＣＹＣ１では、この共振パルス電源電位の最大電位部分(電位Ｖa)がそのまま、図４に示す如く、列電極Ｚi上に印加されるべき画素データパルスＤＰ1iの最大電位部分となる。この際、ＰＤＰ１０の列電極Ｚiには電流が流れ、この列電極Ｚiに寄生する負荷容量Ｃ0が充電されて電荷の蓄積が為される。
【００２６】
次に、駆動行程Ｇ３では、電源回路２１のスイッチング素子Ｓ１〜Ｓ３の内のスイッチング素子Ｓ２のみがオン状態となり、ＰＤＰ１０の負荷容量Ｃ0が放電を開始する。かかる放電により、列電極Ｚi、スイッチング素子ＳＷＺi、電源ライン２、コイルＬ、ダイオードＤ２、及びスイッチング素子Ｓ２を介してコンデンサＣ１に電流が流れ込む。すなわち、ＰＤＰ１０の負荷容量Ｃ0内に蓄積された電荷が電源回路２１内に形成されているコンデンサＣ１に回収されて行く。このとき、コイルＬ及び負荷容量Ｃ0で決まる時定数により、電源ライン２上の電位は図４に示す如く徐々に低下する。この際、上述した如き電源ライン２上での緩やかな電位下降部分が、上記共振パルス電源電位のリアエッジ部となる。尚、第１サイクルＣＹＣ１では、上述した如き共振パルス電源電位のリアエッジ部がそのまま、図４中の(ｂ)に示す如く、列電極Ｚi上に印加されるべき画素データパルスＤＰ1iのリアエッジ部となる。
【００２７】
駆動行程Ｇ４では、駆動制御回路５０から論理レベル１のスイッチング信号ＳＷ４が直流駆動防止回路２３のアンドゲートＡＮに供給される。尚、第１サイクルＣＹＣ１の駆動行程Ｇ４の段階では、図４に示す如き電源ライン２上の電位変化に伴う共振振幅Ｖ1の中間電位Ｖｃ(一点鎖線にて示すレベル)は、上記基準電位ＶREF(破線にて示すレベル)よりも小である。よって、この際、直流駆動防止回路２３の比較器ＣＭは、論理レベル０のイネーブル信号ＥＮをアンドゲートＡＮに供給する。これにより、スイッチング素子Ｓ４がオフ状態となる。つまり、駆動行程Ｇ４では、電源回路２１のスイッチング素子Ｓ１〜Ｓ３及び直流駆動防止回路２３のスイッチング素子Ｓ４の全てがオフ状態となるので、電源ライン２はフローティング状態となる。
【００２８】
上記の如き駆動行程Ｇ１〜Ｇ４の動作を、第２サイクルＣＹＣ２以降においても同様に繰り返し実行する。これにより、スイッチング素子ＳＷＺiがオン状態となっている第１サイクルＣＹＣ１、第３サイクルＣＹＣ３、及び第５サイクルＣＹＣ５各々において、図４中の(ｂ)に示す如き画素データパルスＤＰ1i、ＤＰ3i、及びＤＰ5iが列電極Ｚiに印加される。一方、第２サイクルＣＹＣ２、第４サイクルＣＹＣ４、及び第６サイクルＣＹＣ６の各々では、スイッチング素子ＳＷＺiがオフ状態にある。よって、第２行、第４行、及び第６行各々に対応した画素データパルスＤＰ2i、ＤＰ4i、ＤＰ6iとしては、低電圧(０ボルト)のものが列電極Ｚiに印加される。又、これら偶数のサイクルＣＹＣでは、スイッチング素子ＳＷＺi0がオン状態にあるので、ＰＤＰ１０の負荷容量Ｃ0に残存していた電荷が列電極Ｚi及びスイッチング素子ＳＷＺi0なる電流路を介して全て回収される。よって、例えば、第２サイクルＣＹＣ２が終了し、次の第３サイクルＣＹＣ３が開始された直後のスイッチング素子ＳＷＺiがオフ状態からオン状態に切り替わった時には、図４に示すように電源ライン２上の電位は、ほぼ０ボルトになる。
【００２９】
ここで、上記第ｉ列を除くその他多くの列の第１行〜第６行各々に対応した画素データビットＤＢの系列が、
［１、１、１、１、１、１］
なる場合には、図４に示す如く電源ライン２上の電位の共振振幅Ｖ1が徐々に小となる。すなわち、図４中の(ａ)に示すように、スイッチング素子ＳＷＺjはオン状態、ＳＷＺj0がオフ状態固定になるので、図４中の(ｂ)の場合とは異なり、列電極Ｚj及びスイッチング素子ＳＷＺj0なる電流路による電荷回収が為されない。よって、各サイクルＣＹＣ毎の駆動行程Ｇ３で回収しきれなかった電荷が徐々にＰＤＰ１０の負荷容量Ｃ0内に蓄積される。その結果、電源ライン２上に印加された共振パルス電源電位は、その最大電位Ｖaを維持しつつ共振振幅Ｖ1が徐々に小となる。従って、共振作用に伴う充放電動作によって流れる電流量が小となるので無効電力の抑制が為される。
【００３０】
ところが、かかる状態がそのまま継続すると、図６に示すように、電源ライン２上の電位は最終的に上記最大電位Ｖａに固定されてしまう。この際、例えば、第ｉ列の第７行〜第１３行各々に対応した画素データビットＤＢの系列が、
［１、０、１、０、１、０、１］
であると、画素データパルス発生回路２２のスイッチング素子ＳＷＺi及びＳＷＺi0は、図６に示す如く交互にオン状態及びオフ状態を繰り返す。よって、スイッチング素子ＳＷＺiは、オン状態にある期間中は電源ライン２上の直流の電位Ｖａをそのまま列電極Ｚiに印加するいわゆる直流駆動状態となり、過大な電力損失が生じてしまうのである。
【００３１】
そこで、このような電力損失が生じないように、列電極駆動回路２０内には図５に示す如き直流駆動防止回路２３が設けられている。
直流駆動防止回路２３の比較器ＣＭは、図４に示す如き電源ライン２上の電位の共振振幅Ｖ1が十分に大なるが故に、その中間電位Ｖｃ(一点鎖線にて示すレベル)が基準電位ＶREF(破線にて示すレベル)よりも小である期間中は、論理レベル０のイネーブル信号ＥＮをアンドゲートＡＮに供給する。よって、この間、直流駆動防止回路２３のスイッチング素子Ｓ４はスイッチング信号ＳＷ４による制御を受け付けないので直流駆動防止動作は無効となる。一方、図４に示すように、上記共振振幅Ｖ1が徐々に小となり、その中間電位Ｖｃ(一点鎖線にて示すレベル)が基準電位ＶREF(破線にて示すレベル)よりも大になると、比較器ＣＭは、論理レベル１のイネーブル信号ＥＮをアンドゲートＡＮに供給する。すると、直流駆動防止回路２３のスイッチング素子Ｓ４はスイッチング信号ＳＷ４による制御を受け付けるようになり、直流駆動防止動作が有効となる。
【００３２】
すなわち、スイッチング素子Ｓ４は、図４に示す如き、電源ライン２上の電位の低下期間中(駆動行程Ｇ４)においてオン状態となり、この間、電源ライン２上を強制的にＰＤＰ接地電位Ｖｓに接地する。これにより、ＰＤＰ１０の負荷容量Ｃ0内に蓄積されてしまった電荷の一部が放電するので、共振振幅Ｖ1の減少が抑制され、図６に示すような直流駆動が防止される。よって、ある１列上における各行に対応した画素データビットのビット列が１、０、１、０、１、０、・・・・となるような特殊な絵柄を表す映像信号が供給された場合にも、過大な電力損失を防止することができるのである。
【００３３】
尚、図５に示す直流駆動防止回路２３では、共振振幅Ｖ1の中間電位Ｖｃが基準電位ＶREFよりも大になったときに直流駆動防止動作を有効にしているが、上述した如き画素データビットのパターンを検出したら直流駆動防止動作を有効にするようにしても良い。
図７は、かかる点に鑑みて為された本発明の他の実施例による列電極駆動回路２０の内部構成を示す図である。
【００３４】
尚、図７に示す列電極駆動回路２０においては、電源回路２１及び画素データパルス発生回路２２の内部構成は図５に示すものと同一であり、直流駆動防止回路２３に代わり直流駆動防止回路２３'を採用している。
直流駆動防止回路２３'は、直流駆動防止回路２３において用いられている分圧抵抗Ｒ１及びＲ２並びに比較器ＣＭの代わりに画素データビットパターン解析回路２００を採用している。尚、直流駆動防止回路２３'に設けられているアンドゲートＡＮ及びスイッチング素子Ｓ４各々の動作は図５に示す如き直流駆動防止回路２３の場合と同一であるのでその動作説明は省略する。
【００３５】
画素データビットパターン解析回路２００は、上記画素データビットＤＢ1〜ＤＢmが下記の如き条件▲１▼及び▲２▼を共に満たすビットパターンである場合に限り論理レベル１のイネーブル信号ＥＮをアンドゲートＡＮに供給する。
▲１▼ＰＤＰ１０の大半の列上において、互いに隣接する各行に対応した画素デ  ータビットの系列が１、１、１、１、１の如く相関の強いパターンとなる。
【００３６】
▲２▼ＰＤＰ１０の一部の列上において、互いに隣接する各行に対応した画素デ  ータビットの系列が１、０、１、０、１、０の如く相関の弱いパターンとなる。
これにより、直流駆動防止回路２３'での直流駆動防止動作が有効となり、図５に示す直流駆動防止回路２３と同様に、画素データパルス発生回路２２に対する直流駆動が防止される。
【００３７】
又、例えば、テレビジョン信号の如き１画面内の列方向及び行方向において画像に相関がある映像が入力対象となっている場合には、前述した如き特殊な絵柄を表示する可能性が極めて低い。そこで、図５に示す直流駆動防止回路２３に映像信号種別判別回路を加えて図８に示す如き構成として直流駆動防止制御を実施するようにしても良い。
【００３８】
映像種別判別回路３００は、映像信号としてテレビジョン信号が入力された場合には論理レベル０、一方、上述した如き特殊な絵柄を表す可能性のある絵、図、又は表等を担うグラフィクス画像信号が入力された場合には論理レベル１のイネーブル信号をアンドゲートＡＮ２に供給する。比較器ＣＭは、上記コンデンサＣ１の一端の電位、つまり共振振幅Ｖ１の中間電位Ｖｃが基準電位ＶREFよりも小である場合は論理レベル０、大である場合には論理レベル１のイネーブル信号ＥＮをアンドゲートＡＮ２に供給する。これにより、グラフィクス画像信号が入力され、かつ中間電位Ｖｃが所定の基準電位ＶREFよりも大となった場合に限り、駆動行程Ｇ４のタイミング、つまりスイッチング素子Ｓ２がオン状態からオフ状態に切り替わるタイミングでスイッチング素子Ｓ４をオン状態にして電源ライン２を強制的に接地せしめて、直流駆動防止を図るのである。
【００３９】
【発明の効果】
以上の如く、本発明においては、所定の共振振幅を有する共振パルス電源電位を電源ライン上に印加すると共に、画素データに応じて選択的に容量性表示パネルの列電極及び電源ライン間を接続することにより画素データパルスを生成する。この際、上記共振パルス電源電位の共振振幅の中間電位が所定の基準電位よりも大となった場合には、共振パルス電源電位の低下期間中において電源ラインを強制的に接地するようにしている。
【００４０】
従って、本発明によれば、容量性表示パネルに蓄積された電荷の影響による直流駆動動作を回避しつつも、共振作用に伴う充放電動作によって流れる電流量を小にすることが可能となるので無効電力が低減される。
【図面の簡単な説明】
【図１】表示パネルとしてプラズマディスプレイパネルを搭載したプラズマディスプレイ装置の概略構成を示す図である。
【図２】１サブフィールド内においてＰＤＰ１０に印加する各種駆動パルスの印加タイミングを示す図である。
【図３】本発明による表示パネルの駆動装置を搭載したプラズマディスプレイ装置の構成を示す図である。
【図４】列電極駆動回路２０の内部動作を示す図である。
【図５】列電極駆動回路２０の内部構成を示す図である。
【図６】列電極駆動回路２０における直流駆動時での内部動作を示す図である。
【図７】列電極駆動回路２０の他の構成を示す図である。
【図８】列電極駆動回路２０の他の構成を示す図である。
【主要部分の符号の説明】
２０      列電極駆動回路
２１      電源回路
２２      画素データパルス発生回路
２３      直流駆動防止回路
５０      駆動制御回路
２００    画素データビットパターン解析回路
３００    映像種別判別回路
ＡＮ      アンドゲート
Ｂ１      直流電源
Ｃ１      コンデンサ
ＣＭ      比較器
D1,D2     ダイオード
Ｌ        コイル
S1〜S4    スイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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