(57)【特許請求の範囲】
【請求項１】
動作静止状態における電源電流（ＩDDQ ）の異常を示す箇所を有する半導体集積回路装置の故障箇所特定方法において、
前記集積回路の動作テストパターンに対する前記異常ＩDDQ の変化モードを定義し、
更に、前記定義した異常ＩDDQ の変化モードと、物理的異常との対応を示す第１の情報テーブルを予め作成し、
更に、エミッション解析法（ＥＭＳ）により、動作テストパターン内の前記ＩDDQ 異常パターンに対する発光素子の変化と、モデル化した該物理的異常との関係を示す第２の情報テーブルを予め作成し、
故障解析の際に、前記各テーブルと実際の前記集積回路から得られる前記異常ＩDDQ及び前記発光素子の変化を比較することで、物理的異常箇所を特定することを特徴とする半導体集積回路装置の故障箇所特定方法。
【請求項２】
ＣＭＯＳロジック集積回路において、動作静止状態における電源電流（ＩDDQ ）が、本来の電流値を超える異常を示す前記集積回路に対し、
前記ＣＭＯＳロジック集積回路の動作テストパターンに対する前記異常ＩDDQ の変化モードを定義し、
更に、前記定義した異常ＩDDQ の変化モードと、物理的異常との対応をあらかじめ情報テーブルとして作成し、
更に、エミッション解析法（ＥＭＳ）により、動作テストパターン内のＩDDQ 異常パターンに対する発光素子の変化と、モデル化した該物理的異常との関係を示す情報テーブルをあらかじめ作成し、
故障解析の際に、前記各テーブルと実際のＣＭＯＳロジック集積回路を比較することで、物理的異常箇所を特定することを特徴とする半導体集積回路装置の故障箇所特定方法。
【請求項３】
半導体集積回路装置の動作テストパターンにおいて、全動作パターンにおける異常ＩDDQ の変化モードを定義する工程；
前記定義した異常ＩDDQ 変化モードと、これに対し想定される物理的異常との関係を、あらかじめ対応を取り、第１の情報テーブルとして作成する工程；
前記各異常ＩDDQ パターンでのＥＭＳ発光素子を検出し、各異常ＩDDQ パターンにおける発光素子の変化とモデル化した物理的異常をあらかじめ対応を取り第２の情報テーブルとして作成する工程；
実際の異常品の異常ＩDDQ の変化と前記第１の情報テーブル内のデータを比較し、第１回目の物理的異常の絞り込みを行う工程；
前記実際の異常品のＥＭＳ解析結果と前記第２の情報テーブル内のデータを比較し物理的異常箇所を特定するための第２回目の絞り込みを行う工程；
上記絞り込みを組み合わせて判断することにより、物理的異常箇所を正確に特定する工程；
を有することを特徴とする半導体集積回路装置の故障箇所特定方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の故障解析に関するものであり、特にＣＭＯＳロジック集積回路において、静止状態で流れる電源電流（ＩDDQ ）が異常値を示す故障に対し、故障箇所を特定する方法に関する。
【０００２】
【従来の技術】
ＣＭＯＳロジック回路において異常なＩDDQ を伴う故障の故障箇所特定方法としてはエミッション顕微鏡を用いた方法がある。
【０００３】
この方法は、ＬＳＩテスター等でＣＭＯＳロジック回路の動作パターンを入力し、ＩDDQ が異常値を示す動作パターンを検出し、異常ＩDDQ パターンを入力した状態で異常電流に伴う発光をＥＭＳにて観察する。
【０００４】
次にＥＭＳにて観察された発光箇所を必要に応じ所定の層までエッチング処理を実施し光学顕微鏡または電子顕微鏡等で物理的異常を観察する。
【０００５】
また、ＣＭＯＳロジック回路の内部配線に電子ビームを照射、又は金属針を直接接触させ内部配線の動作波形を観測し、ＣＭＯＳロジック回路の設計データからシミュレーションを行い故障箇所の特定を行う。
【０００６】
【発明が解決しようとする課題】
しかしながら、ＥＭＳによる故障箇所特定方法の場合、半導体素子部での再結合発光等を検出するため、故障モードが金属膜配線間の低抵抗ショートまたはオープン故障の場合等は、ＥＭＳによる発光箇所は物理的な異常部分（配線のショートまたはオープン）ではなく、異常部分に接続される半導体素子部である。ＥＭＳによる発光素子は物理的異常を示すシグナルの１つではあるが、それが実際の故障箇所と一致しない場合もあり、その後の物理解析において異なった箇所を解析してしまう危険がある。
【０００７】
また、シミュレーションを用いた方法は、該当する集積回路の設計情報が不可欠であるため、実施はその集積回路の製造者側（設計者側）に限られるという問題がある。
【０００８】
［発明の目的］
本発明は、特に設計情報が無くても、ＣＭＯＳロジック回路における信号配線間の低抵抗ショート及びオープン故障の物理的異常箇所の特定を行うことを目的とするものである。
【０００９】
【課題を解決するための手段】
本発明は、まず、ＬＳＩテスター等によりＣＭＯＳロジック回路等の半導体集積回路装置の動作テストパターンを入力し、全動作パターンにおける異常ＩDDQ パターンを検出する。全動作パターンにおける異常ＩDDQ の変化は数種類のモードに分けられる事に着目し、全動作テストパターンにおける異常ＩDDQ の変化モードを定義する。
【００１０】
次に、定義した異常ＩDDQ 変化モードと、これに対し、想定される物理的異常とをあらかじめ対応を取り、第１の情報テーブルとして作成し、実際の異常品の異常ＩDDQ の変化とこのテーブル内のデータを比較し、第１回目の物理的異常の絞り込みを行う。
【００１１】
次に、各異常ＩDDQ パターンでのＥＭＳ発光素子を検出し、各異常ＩDDQ パターンにおける発光素子の変化とモデル化した物理的異常とを、あらかじめ対応を取り、第２の情報テーブル等に作成し、実際の異常品のＥＭＳ解析結果とこのテーブル内のデータを比較し物理的異常箇所を特定するための第２回目の絞り込みを行い、これらの絞り込みを組み合わせて判断することにより、物理的異常箇所を正確に特定する解析手法である。
【００１２】
【実施例】
以下、本発明の詳細を実施例をあげ説明する。
【００１３】
（実施例１）
この実施例は、信号用金属配線のオープンにより機能不良となったＣＭＯＳロジック集積回路において本発明を使用し故障箇所の特定を実施したものである。
【００１４】
図１は、本発明を適用した異常箇所特定の実施形態を示したフローチャートである。
【００１５】
図２〜図４は、実施例１において、ＬＳＩテスターにより動作テストパターンをＣＭＯＳロジック集積回路に入力してＩDDQを測定し、全動作テストパターンにおけるＩDDQ の変化の関係をグラフ化したものである。
【００１６】
図２は、全動作テストパターンにおいてＩDDQ が常に異常値を示すものでありモード１とする。
【００１７】
また、図３及び図４は、別モードの動作テストパターンと異常ＩDDQ の変化との関係を示したグラフの一例であり、図３は、動作テストパターンによりＩDDQ が異常値を示す時と、正常値を示す時がある場合でありモード２とする。
【００１８】
図４は、全動作テストパターンでＩDDQ が常に異常値を示すが、異常値のレベルが論理状態で変化するものでありモード３とする。
【００１９】
以上の様に全動作テストパターンにおける異常ＩDDQ の変化をモード分けし定義する。
【００２０】
次に、あらかじめ作成した実際の物理的異常が発生した場合の異常ＩDDQ の変化と上記の定義した異常ＩDDQ 変化モードとの対応テーブルと比較し物理的異常の第１回目の振り分けを行う。
【００２１】
図５は、その異常ＩDDQ の変化モードと物理的異常の対応テーブルの一例でありテーブル１（第１の情報テーブル）とする。
【００２２】
図６は、実施例１の物理的異常である信号用金属配線オープンを電気回路的に示した図であり、物理的異常と異常ＩDDQ の変化モードの関係を説明するための図である。
【００２３】
図６において、１，２はそれぞれ１組のＣＭＯＳ素子を示し共通の信号用金属配線に接続される。Ａは物理的異常である信号用金属配線のオープン箇所を示す。３はオープン箇所の前段素子を示す。
【００２４】
この場合、ＣＭＯＳ素子１及び２はＭＯＳのゲートがオープンによりフローティング状態となる。そのためＶＤＤ−ＶＳＳ間には該ＣＭＯＳロジック回路の論理状態に関係なく常に貫通電流が流れ、これが異常ＩDDQ となるため異常ＩDDQ 変化モードはモード１となる。
【００２５】
次に、ＩDDQ を測定したＬＳＩテスターと接続可能なＥＭＳを用い、異常ＩDDQ に伴う発光箇所を確認する。
【００２６】
図７は該集積回路での発光箇所のイメージを図示したものである。この実施例１においては、複数箇所の素子部で発光が確認され、かつ全ての動作テストパターンにおいて発光素子に変化が見れず同一の素子で発光が確認されるのが特徴であった。
【００２７】
発光素子の変化を確認後、あらかじめ作成したＥＭＳによる発光素子の変化と物理的異常との対応を示したテーブルと比較をし第２回目の絞り込みを実施した。
【００２８】
図８は、ＥＭＳによる発光素子の変化と物理的異常との対応を表すテーブルの一例でありテーブル２（第２の情報テーブル）とする。
【００２９】
これは、物理的異常を示すモデルを電気回路的に表し、異常部前段ＣＭＯＳ素子の論理状態の組み合わせにより複数の電流径路が存在する場合と、論理状態に関わらず異常電流が流れる場合は常に共通の素子に電流が流れる場合で分類分けをする。
【００３０】
図９は、信号用金属配線のオープン（Ｘ）を示す図であり、この場合は論理状態に関わらず常にゲートフローティングによるＶＤＤ−ＶＳＳ間の貫通電流が流れ、また電流は常に同一素子を流れる。
【００３１】
図１０は、物理的異常が信号用金属配線とＶＤＤ用金属配線のショートの場合を示す図であり、この場合ショート箇所の前段素子の論理状態によりＩDDQ が流れる場合と流れない場合があるが電流径路は１つであるため発光素子は変化しない。
【００３２】
図１１は、異なる信号用金属配線間でショートした場合を示す図である。図１１において、４，５は回路を構成する１組みのＣＭＯＳ素子である。Ｂは物理的異常である異なる信号用金属配線間のショート箇所を示す。Ｉ及びIIは４と５の論理状態による電流径路を表す。
【００３３】
図１２は、図１１における４と５の２組のＣＭＯＳ素子の論理状態の組み合わせと電流径路Ｉ及びIIの関係を示す図である。図１２に示す様に論理状態により異なる電流径路が存在するため発光素子も論理状態で変化する。
【００３４】
この様に、想定される物理的異常をモデル化しＥＭＳによる発光素子の変化をあらかじめテーブルに作成し比較する事で、第２回目の絞り込みを行う。
【００３５】
尚、ここで使用したモデルは、想定した物理的異常の前段及び次段の素子までをモデル化すれば良く、特に該ＣＭＯＳロジック集積回路の設計情報が無くても可能である。
【００３６】
異常品の測定結果を、図５、図８に示すテーブル１及びテーブル２とそれぞれ比較する事により実施例１の場合は、信号用金属配線のオープンによる異常である事が絞り込める。
【００３７】
次に異常箇所を実際に確認するため、光学顕微鏡等による観察を実施する。尚、発光素子と物理的異常箇所は、発光素子も含めその前段又は次段素子までの間に存在するため、その間の観察のみで十分である。
【００３８】
この実施例においては、図６に示す様に発光が確認された素子全てが共通の信号用金属配線を介して前段素子に至っている事が確認され、結果この共通の金属配線部分にオープン箇所が存在することが確認出来た。
【００３９】
（実施例２）
この実施例は、異なる信号用金属配線間がショートした事により機能不良となったＣＭＯＳロジック集積回路に適用した例である。
【００４０】
実施例２においては、ＬＳＩテスターにより測定した全動作テストパターンにおけるＩDDQ の変化は図３のモード２を示した。
【００４１】
図５のテーブル１との比較により第１回目の絞り込みを行なった。
【００４２】
実施例２の物理的異常である異なる信号用金属配線間のショートを電気回路的に表した図は実施例１で説明した図１１であり、ショート箇所前段の２組のＣＭＯＳ素子の論理状態と異常ＩDDQ 径路の関係は図１２に示した。
【００４３】
図１２に示す通り、論理状態の組み合わせによってはＩDDQ が正常値を示す場合と異常値を示す場合に二分されるため異常ＩDDQ 変化モードはモード２となる。
【００４４】
次に、全動作テストパターンにおける各異常ＩDDQ パターンでのＥＭＳ解析を実施し発光素子を確認した。
【００４５】
実施例２においては、異常ＩDDQ パターンで複数素子で発光が確認され、また異常ＩDDQ パターンにより発光素子が変化する特徴が確認された。
【００４６】
次に図８の発光素子の変化と物理的異常との関係を示したテーブル２と実施例２の特徴を比較し故障モード及び物理的異常箇所の第２回目の絞り込みを実施した。
【００４７】
この場合の物理的異常のモデルは前述の図１１であり、また図１２で示した様に論理状態により複数の電流径路が存在するため異常ＩDDQ パターンにより発光素子が変化するモデルが適用される。
【００４８】
これら２段階の絞り込みにより実施例２の物理的異常は異なる信号用金属配線間のショートである事が絞り込め、次に物理解析としてそれぞれの発光素子と次段素子までの間を光学顕微鏡等の観察手段により実際のショート箇所の特定に至った。
【００４９】
【発明の効果】
以上に説明した様に、本発明によれば、半導体集積回路装置として、例えば、ＣＭＯＳロジック集積回路における、全動作テストパターンと異常ＩDDQ の変化の関係を異常ＩDDQ変化モードとして定義し、異常ＩDDQ変化モードと物理的異常の関係を示すテーブルをあらかじめ作成し比較することにより第１回目の絞り込みを実施し、更に異常ＩDDQ パターンでのＥＭＳ解析による発光素子の変化とモデル化した物理的異常箇所との関係を示すテーブルとを比較する事で第２回目の絞り込みを実施し、これら２つの絞り込み手段を組み合わせることにより、物理的異常箇所と異常を示すシグナルの１つである異常ＩDDQ による発光素子が異なる場合においても正確な異常箇所の特定が可能となった。
【００５０】
また、本発明の場合、ＥＭＳによる発光箇所と物理的異常箇所は、発光素子を含め金属配線を介した前段または次段素子間の狭い範囲に存在するため該ＣＭＯＳロジック集積回路の設計情報無しに特定が可能となった。
【図面の簡単な説明】
【図１】本発明を使用した物理的異常箇所特定の実施形態を示すフローチャートである。
【図２】実施例１の動作テストパターンにおけるモード１のＩDDQ の変化を示す図である。
【図３】異常ＩDDQ の変化モード２を示す図である。
【図４】異常ＩDDQ の変化モード３を示す図である。
【図５】異常ＩDDQ変化のモードと物理的異常の関係を示したテーブル（第１の情報テーブル）の一例である。
【図６】実施例１の物理的異常を電気回路的に示した図である。
【図７】実施例１のＥＭＳ発光箇所を示した図である。
【図８】ＥＭＳ解析による発光素子の変化と物理的異常の関係を示したテーブル（第２の情報テーブル）の一例である。
【図９】物理的異常の例である信号用金属配線のオープンを電気回路的に示した図である。
【図１０】物理的異常の例である信号用金属配線とＶＤＤ用金属配線のショートを電気回路的に示した図である。
【図１１】物理的異常の例である異なる信号用金属配線間のショートを示した図である。
【図１２】図１１における論理状態と異常ＩDDQの径路の関係を示す図である。
【符号の説明】
１，２  １組のＣＭＯＳ素子
３  オープン箇所の前段素子
４，５  １組のＣＭＯＳ素子
Ａ  オープン箇所
Ｂ  ショート箇所
【図１】
0004144824.tif 000002
【図２】
0004144824.tif 000003
【図３】
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【図４】
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【図５】
0004144824.tif 000006
【図６】
0004144824.tif 000007
【図７】
0004144824.tif 000008
【図８】
0004144824.tif 000009
【図９】
0004144824.tif 000010
【図１０】
0004144824.tif 000011
【図１１】
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【図１２】
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