(57)【特許請求の範囲】
【請求項１】
読出し回路に接続されたラッチ回路を具備した複数個のメモリセルと、記録ビットライン対とは独立した、前記メモリセルの各グループ中のカラム方向の前記読出し回路のそれぞれに接続された仮想接地電圧ラインと読み出しビットラインとを含むメモリ装置からデータを読出す方法において、
データが読出されるメモリセルを選択する段階と、
データが読出される前記選択されたメモリセルに接続された仮想接地電圧ラインに第１基準電圧を印加する段階と、
データが読出される前記選択されたメモリセルに接続されていない仮想接地電圧ラインに第２基準電圧を印加する段階と、
データが読出される前記選択されたメモリセルの前記読出し回路に接続された読出しワードラインを活性化させる段階と、
データが読出される前記選択されたメモリセルの前記読出し回路に接続された前記読出しワードラインの活性化に応答して、前記選択されたメモリセルの前記読出し回路を通じて、前記選択されたメモリセルの前記ラッチ回路から伝送されるデータを各々の前記読出しビットラインに連結させる段階と、
を含むことを特徴とするデータ読出し方法。
【請求項２】
前記選択されたメモリセルの前記読出し回路を通じて、前記選択されたメモリセルの前記ラッチ回路から伝送されるデータを各々の読出しビットラインに連結させる段階は、
前記選択されたメモリセルの前記ラッチ回路にラッチされた第１論理値に応答して、前記選択されたメモリセルの前記読出し回路を通じて、前記選択されたメモリセルに接続された前記仮想接地電圧ラインと各々の読出しビットラインとを接続させる段階、及び前記選択されたメモリセルの前記ラッチ回路にラッチされた第２論理値に応答して、前記選択されたメモリセルの前記読出し回路を通じて、前記各々の読出しビットラインと前記仮想接地電圧ラインとの接続を遮断する段階を含むことを特徴とする請求項１に記載のデータ読出し方法。
【請求項３】
前記第１基準電圧は接地電圧を持ち、前記第２基準電圧は前記接地電圧に対して正の電圧準位を持つことを特徴とする請求項１に記載のデータ読出し方法。
【請求項４】
前記第１及び第２基準電圧は論理的に反対の電圧準位を持つことを特徴とする請求項１に記載のデータ読出し方法。
【請求項５】
読出し回路に接続されたラッチ回路を持つ複数個のメモリセルと、
複数個のメモリセルのカラム方向の各々の読出し回路に接続された仮想接地電圧ラインと、
データが読出されるメモリセルを選択し、データが読出される選択されたメモリセルに接続された仮想接地電圧ラインに第１基準電圧を印加し、データが読出される選択されたメモリセルに接続されていない仮想接地ラインに第２基準電圧を印加し、そしてデータが読出される前記選択されたメモリセルの前記読出し回路に接続された読出しワードラインを活性化させることによって、前記選択されたメモリセルの前記読出し回路を通じて、前記選択されたメモリセルの前記ラッチ回路から伝送されるデータを記録ビットライン対とは独立した各々の読出しビットラインに連結させるコントローラと、
を含むことを特徴とする半導体メモリ装置。
【請求項６】
前記選択されたメモリセルの前記読出し回路を通じて、前記選択されたメモリセルの前記ラッチ回路から伝送されるデータを各々の読出しビットラインに連結させることは、
前記選択されたメモリセルの前記ラッチ回路にラッチされた第１論理値に応答して、前記選択されたメモリセルの前記読出し回路を通じて、前記選択されたメモリセルに接続された前記仮想接地電圧ラインと各々の読出しビットラインとを接続すること、及び前記選択されたメモリセルの前記ラッチ回路にラッチされた第２論理値に応答して、前記選択されたメモリセルの前記読出し回路を通じて、前記各々の読出しビットラインと前記仮想接地電圧ラインとの接続を遮断することによっておこなうことを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記第１基準電圧は接地電圧を含み、前記第２基準電圧は前記接地電圧に対して正の電圧準位を持つことを特徴とする請求項５に記載の半導体メモリ装置。
【請求項８】
前記第１及び第２基準電圧は論理的に反対の電圧準位を持つことを特徴とする請求項５に記載の半導体メモリ装置。
【請求項９】
前記各メモリセルは、
第１及び第２相補ラッチ出力を持つラッチ回路と前記第１及び第２相補ラッチ出力に接続された第１及び第２記録回路とを有し、
前記メモリ装置は、
各々の記録ラインが複数個のメモリセルにある第１及び第２記録回路に接続された複数本の記録ワードラインと、
各々の相補記録ビットライン対が複数個のメモリセルにある前記第１及び第２記録回路に接続された複数本の記録ビットライン対とを含み、
前記コントローラは
データが記録されるメモリセルを選択し、データが記録される前記選択されたメモリセルにある前記第１及び第２記録回路に接続されている記録ワードラインを活性化させ、そして前記選択されたメモリセルの前記第１及び第２記録回路と接続された記録ライン対のうちの相補記録ラインに相補記録値を印加することによって、前記選択されたメモリセルの前記第１及び第２ラッチ出力は、前記選択されたメモリセルの前記第１及び第２記録回路に接続された前記記録ワードラインの活性化に応答して、前記選択されたメモリセルの前記第１及び第２ラッチ出力に前記相補記録値を記録するために、前記第１及び第２ラッチ出力に接続された前記記録ビットライン対の前記相補記録ビットラインと接続されることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項１０】
半導体メモリ装置にカラム方向及びロー方向に配列された複数個の半導体メモリセルにおいて、
少なくとも一本の記録ワードラインと、
少なくとも一本の記録ビットラインと、
少なくとも一本の読出しワードラインと、
少なくとも一本の読出しビットラインと、
少なくとも一つの仮想接地電圧ラインと、
所定の電圧を維持しつつ、互いに反対の電圧準位を持つ第１ノード及び第２ノードを含むラッチ回路と、
前記少なくとも一本の記録ワードラインのうちの第１記録ワードラインの信号に応答して前記少なくとも一本の記録ビットラインのうちの第１記録ビットラインに含まれた第１外部電圧を前記第１ノードに伝達する第１記録回路と、
前記少なくとも一本の読出しワードラインのうちの第１読出しワードラインの信号及び前記少なくとも一つの仮想接地電圧に応答して前記第２ノードの電圧準位を反転させて、前記少なくとも一本の読出しビットラインのうちの第１読出しビットラインに伝達する読出し回路とを具備して、
前記仮想接地電圧ラインは、前記半導体メモリセルのカラム方向の前記読出し回路のそれぞれに接続され、
カラム方向に配列された複数個のメモリセルのうちのメモリセルを選択する場合には第１電圧を維持し、選択しない場合には前記第１電圧と論理的に反対の第２電圧を維持することを特徴とする半導体メモリセル。
【請求項１１】
前記第１電圧は、
接地電圧であり、
前記第２電圧は、
供給電源電圧であることを特徴とする請求項１０に記載の半導体メモリセル。
【請求項１２】
前記第１記録回路は、
一端が前記第１記録ビットラインに接続され、他端が前記第１ノードに接続され、ゲートが前記第１記録ワードラインに接続された第１ＮＭＯＳトランジスタを具備することを特徴とする請求項１０に記載の半導体メモリセル。
【請求項１３】
前記読出し回路は、
一端が前記第１読出しビットラインに接続され、ゲートに前記第１読出しワードラインが接続された第２ＮＭＯＳトランジスタと、
一端が前記第２ＮＭＯＳトランジスタの他端に接続され、他端が第１仮想接地電圧に接続され、ゲートに前記第２ノードが接続された第３ＮＭＯＳトランジスタと、
を具備することを特徴とする請求項１０に記載の半導体メモリセル。
【請求項１４】
前記半導体メモリセルは、
前記第１記録ワードラインに応答して前記少なくとも一本の記録ビットラインのうちの第２記録ビットラインに含まれた第２外部電圧を前記第２ノードに伝達する第２記録回路をさらに具備し、
前記第１外部電圧及び前記第２外部電圧は論理的に互いに反対の電圧準位を持つことを特徴とする請求項１０に記載の半導体メモリセル。
【請求項１５】
前記第２記録回路は、
一端が前記第２ノードに接続され、他端が前記第２記録ビットラインに接続され、ゲートに前記記録ワードラインが接続された第４ＮＭＯＳトランジスタを具備することを特徴とする請求項１４に記載の半導体メモリセル。
【請求項１６】
前記半導体メモリセルは、
前記第１ノードをセットさせるセット回路をさらに具備することを特徴とする請求項１０に記載の半導体メモリセル。
【請求項１７】
前記半導体メモリセルは、
前記第２ノードをリセットさせるリセット回路をさらに具備することを特徴とする請求項１０に記載の半導体メモリセル。
【請求項１８】
前記読出し回路は、
一端が前記少なくとも一本の読出しビットラインのうちの第２読出しビットラインに接続され、ゲートは前記少なくとも一本の読出しワードラインのうちの第２読出しワードラインに接続された第５ＮＭＯＳトランジスタと、
一端が前記第５ＮＭＯＳトランジスタの他端に接続され、他端が第２仮想接地電圧に接続され、ゲートに前記第２ノードが接続された第６ＮＭＯＳトランジスタと、
をさらに具備することを特徴とする請求項１０に記載の半導体メモリセル。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリセル及び半導体メモリ装置並びに関連方法に関する。
【０００２】
【従来の技術】
図１は、一本の記録ワードライン及び一本の読出しワードラインを使用する従来の半導体メモリセルの一実施形態を示すダイヤグラムである。
図１を参照すれば、一本の記録ワードライン（ＡＷＷＬ１）及び一本の読出しワードライン（ＡＲＷＬ１）を使用する従来の半導体メモリセルは、ラッチ回路Ａ１２０、記録回路Ａ１４０、第１読出し回路Ａ１１０及び第２読出し回路Ａ１３０を具備する。
【０００３】
ラッチ回路Ａ１２０は、２個のＰＭＯＳトランジスタＡＰ１、ＡＰ２、及び２個のＮＭＯＳトランジスタＡＮ１、ＡＮ２を具備して、第１ノードＡＮＤ１に印加される所定の外部電圧を維持する。
記録回路Ａ１４０は、記録ワードラインＡＷＷＬ１に応答して、記録ビットラインＡＷＢＬ１に含まれた所定の電圧をラッチ回路Ａ１２０の第１ノードＡＮＤ１に印加する。
第１読出し回路Ａ１１０は、読出しワードラインＡＲＷＬ１に応答して、第１ノードＡＮＤ１の電圧準位を反転させて読出しビットラインＡＲＢＬ１に伝達する。第２読出し回路Ａ１３０は、読出しワードラインＡＲＷＬ１に応答して、第２ノードＡＮＤ２の電圧準位を反転させて相補読出しビットラインＡＲＢＬＢ１に伝達する。
従来の半導体メモリ装置は、前述した半導体メモリセルをロー方向及びカラム方向に反復させて配置する。
【０００４】
図２は、一本の記録ワードライン及び二本の読出しワードラインを使用する従来の半導体メモリセルの一実施形態を示すダイヤグラムである。
図２を参照すれば、一本の記録ワードラインＡＷＷＬ１及び二本の読出しワードラインＡＲＷＬ１及びＡＲＷＬ２を使用する従来の半導体メモリセルは、ラッチ回路Ａ２２０、記録回路Ａ２４０、第１読出し回路Ａ２１０及び第２読出し回路Ａ２３０を具備する。
【０００５】
ラッチ回路Ａ２２０は、２個のＰＭＯＳトランジスタＡＰ１、ＡＰ２及び２個のＮＭＯＳトランジスタＡＮ１、ＡＮ２を具備して第１ノードＡＮＤ１に印加される所定の外部電圧を維持する。
記録回路Ａ２４０は、記録ワードラインＡＷＷＬ１に応答して、記録ビットラインＡＷＢＬ１に含まれた所定の電圧をラッチ回路Ａ２２０の第１ノードＡＮＤ１に印加する。
第１読出し回路Ａ２１０は、第１読出しワードラインＡＲＷＬ１及び／または第２読出しワードラインＡＲＷＬ２の信号に応答して、第１ノードＡＮＤ１の電圧準位を反転させて第１読出しビットラインＡＲＢＬ１及び／または第２読出しビットラインＡＲＢＬ２に各々伝達する。第２読出し回路Ａ２３０は、第１読出しワードラインＡＲＷＬ１及び／または第２読出しワードラインＡＲＷＬ２の信号に応答して第２ノードＡＮＤ２の電圧準位を反転させて第１相補読出しビットラインＡＲＢＬＢ１及び／または第２相補読出しビットラインＡＲＢＬＢ２に伝達する。
従来の半導体メモリ装置は、前述した半導体メモリセルをロー方向及びカラム方向に反復させて配置する。
【０００６】
図１を参照して、従来の半導体メモリセルの動作を説明する。
ラッチ回路Ａ１２０の第１ノードＡＮＤ１に“Ｈ”状態を記録しようとする場合には、記録ワードラインＡＷＷＬ１を制御して記録回路Ａ１４０を活性化させ、記録ビットラインＡＷＢＬ１の“Ｈ”状態を示す電荷を記録回路Ａ１４０を通じて第１ノードＡＮＤ１に充電させる。
一方、ラッチ回路Ａ１２０の第１ノードＡＮＤ１に“Ｌ”状態を記録しようとする場合には、記録ワードラインＡＷＷＬ１を制御して記録回路Ａ１４０を活性化させ、第１ノードＡＮＤ１に保存された“Ｈ”状態を示す電荷を活性化した記録回路Ａ１４０を通じて記録ビットラインＡＷＢＬ１に放電させる。
ラッチ回路Ａ１２０の第１ノードＡＮＤ１及び／または第２ノードＡＮＤ２の電圧準位は、第１読出し回路Ａ１１０及び／または第２読出し回路Ａ１３０を利用し、読出しビットラインＡＲＢＬ１及び相補読出しビットラインＡＲＢＬＢ１を通じて外部装置に出力する。
【０００７】
読出しワードラインＡＲＷＬ１の信号に応答する第１読出し回路Ａ１１０は、第１ノードＡＮＤ１の電圧準位を反転させて読出しビットラインＡＲＢＬ１に伝達する。読出しビットラインＡＲＢＬ１は“Ｈ”状態であらかじめプレチャージされているので、第１ノードＡＮＤ１の電圧準位が“Ｈ”状態であれば読出しビットラインＡＲＢＬ１の電圧準位は変わらないが、第１ノードＡＮＤ１の電圧準位が“Ｌ”状態であれば読出しビットラインＡＲＢＬ１の電荷が第１読出し回路Ａ１１０を構成するトランジスタＡＮ５及びＡＮ３を通じて供給電源電圧Ｖｓｓに放電され、第１読出しビットラインＡＲＢＬ１は“Ｌ”状態を示す。
【０００８】
読出しワードラインＡＲＷＬ１の信号に応答する第２読出し回路Ａ１３０は、第２ノードＡＮＤ２の電圧準位を反転させて相補読出しビットラインＡＲＢＬＢ１に伝達する。第２ノードＡＮＤ２の電圧準位を反転させて相補読出しビットラインＡＲＢＬＢ１に伝達する方法は、第１読出し回路Ａ１１０を利用して第１ノードＡＮＤ１の電圧準位を出力する場合と同じである。
【０００９】
【発明が解決しようとする課題】
図１及び図２に示された従来の半導体メモリセルは、次のような短所がある。
もし複数本の記録ワードラインＡＷＷＬ１乃至ＡＷＷＬＮ（図示せず）のうちの第１記録ワードラインＡＷＷＬ１が選択されて“Ｈ”状態になれば、第１記録ワードラインＡＷＷＬ１によって制御されるカラム方向に配列された複数個の記録回路Ａ１４０及びＡ２４０はいずれも活性化される。複数個の記録回路Ａ１４０及びＡ２４０のうちの一つの記録回路に接続されたラッチ回路Ａ１２０及びＡ２２０にのみ記録ビットラインＡＷＢＬ１の電圧準位を印加しなければならないが、残りの記録回路に接続されたラッチ回路Ａ１２０及びＡ２２０にも電荷再分配現象が生じる。したがって、選択されていないセルにデータが記録されるエラーが生じうる。
【００１０】
読出しワードラインＡＲＷＬ１及び／またはＡＲＷＬ２が“Ｈ”状態になって読出しを指示する場合には、既に“Ｈ”状態で充電されている読出しビットライン対ＡＲＢＬ１及び／またはＡＲＢＬ２のうちのいずれか一つは、ラッチ回路Ａ１２０及びＡ２２０に保存されたデータに関係なく放電が行われねばならないので不要な電力消耗が生じる。なぜなら、第１ノードＡＮＤ１及び第２ノードＡＮＤ２は常に互いに反対の電圧準位を有しているからである。
【００１１】
そして、第２読出しビットラインＡＲＢＬ２及び第２相補読出しビットラインＡＲＢＬＢ２のチャージを増加させて（図２参照）、第１読出しワードラインＡＲＷＬ１及び第２読出しワードラインＡＲＷＬ２が同時に“Ｈ”状態になる場合には、二つの読出しビットラインＡＲＢＬ１及びＡＲＢＬ２に共通になるノードＡＮＤ３及びＡＮＤ４の実質的なキャパシタンスが増加して読出し時間が増加する短所がある。
【００１２】
本発明は上記諸問題に鑑みなされたもので、半導体メモリセルの集積度及び実行能力を損傷せずに、選択されていないセルにはデータが記録されず、読出し時間及び入力時間が短縮され、消費電力及び漏れ電流が最小になる半導体メモリセル及び半導体メモリ装置並びに関連方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の実施形態によれば、読出し回路に接続されたラッチ回路を具備した複数個のメモリセルと、前記メモリセルの各グループ中の前記読出し回路に接続された複数本の仮想接地電圧ラインとを含むメモリ装置からデータを読出す方法が提供されうる。本発明の実施形態による読出し方法は、データが読出されるメモリセルを選択する段階と、データが読出される前記選択されたメモリセルに接続された仮想接地電圧ラインに第１基準電圧を印加する段階と、前記データが読出される前記選択されたメモリセルに接続されていない仮想接地電圧ラインに第２基準電圧を印加する段階とを含む。データが読出される前記選択されたメモリセルの前記読出し回路に接続された読出しワードラインが活性化される。データが読出される前記選択されたメモリセルの前記読出し回路に接続された前記読出しワードラインの活性化に応答して、前記選択されたセルの前記読出し回路を通じて、前記選択されたメモリセルの前記ラッチ回路から伝送されるデータを各々の読出しビットラインに接続させる。
【００１４】
本発明の他の実施形態によれば、第１及び第２相補ラッチ出力を持つラッチ回路と、前記第１及び第２相補ラッチ出力に各々接続された第１及び第２記録回路とを具備したメモリセルを複数個有するメモリ装置にデータを記録する方法が提供されうる。本発明の実施形態による記録方法は、データが記録されるメモリセルを選択する段階と、データが記録される前記選択されたメモリセルの前記第１及び第２記録回路に接続された記録ワードラインを活性化させる段階と、前記選択されたメモリセルの前記第１及び第２記録回路に接続された記録ビットラインのうちの相補記録ビットラインに相補記録値を印加する段階とが含まれる。データが記録される前記選択されたメモリセルの前記第１及び第２記録回路と接続された前記記録ワードラインの活性化に応答して、前記選択されたメモリセルの前記第１及び第２相補ラッチ出力に前記相補記録値を記録するために、前記選択されたセルの前記第１及び第２相補ラッチ出力を前記ラッチ出力と接続された前記記録ビットライン対にある前記相補記録ビットラインと接続させる。
【００１５】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面について、同じ参照符号は同じ部材を示す。
【００１６】
図３は、本発明による半導体メモリセルの一実施形態を示すダイヤグラムである。図３を参照すれば、本発明による半導体メモリセルは、ラッチ回路３１０、第１記録回路３２０、第２記録回路３３０、読出し回路３４０、セット回路３５０及びリセット回路３６０を具備する。
【００１７】
ラッチ回路３１０は、入出力端子の第１ノードＮＤ１及び第２ノードＮＤ２に各々印加された所定の二つの電圧を維持する。この時、第１ノードＮＤ１及び第２ノードＮＤ２に印加される前記二つの電圧は論理的に互いに反対になるので、第１ノードＮＤ１及び第２ノードＮＤ２は互いに反対の電圧準位を持つ。ラッチ回路３１０は、２個のＰＭＯＳトランジスタＰ１、Ｐ２及び２個のＮＭＯＳトランジスタＮ１、Ｎ２を具備する。
第１ＰＭＯＳトランジスタＰ１は、一端が一供給電源電圧ＶＤＤに連結され、他端が第１ノードＮＤ１に接続され、ゲートは第２ノードＮＤ２に接続される。第２ＰＭＯＳトランジスタＰ２は、一端が一供給電源電圧ＶＤＤに接続され、他端が第２ノードＮＤ２に接続され、ゲートは第１ノードＮＤ１に接続される。第１ＮＭＯＳトランジスタＮ１は、一端が他の一供給電源電圧ＶＳＳに接続され、他端が第１ノードＮＤ１に接続され、ゲートは第２ノードＮＤ２に接続される。第２ＮＭＯＳトランジスタＮ２は、一端が他の一供給電源電圧 ＶＳＳに接続され、他端が第２ノードに接続され、ゲートは第１ノードＮＤ１に接続される。
【００１８】
第１記録回路３２０は、第１記録ワードライン（ＷＷＬ１）の信号に応答して第１記録ビットライン（ＷＢＬ１）に含まれた第１外部電圧を第１ノードＮＤ１に印加し、このために一端が第１記録ビットラインＷＢＬ１に接続され、他端が第１ノードＮＤ１に接続され、ゲートが記録ワードラインＷＷＬ１に接続された第５ＮＭＯＳトランジスタＮ５を具備する。
第２記録回路３３０は、第１記録ワードラインＷＷＬ１の信号に応答して第１相補記録ビットラインＷＢＬＢ１に含まれた第２外部電圧を第２ノードＮＤ２に印加し、このために一端が第１相補記録ビットラインＷＢＬＢ１に接続され、他端が第２ノードＮＤ２に接続され、ゲートが記録ワードラインＷＷＬ１に接続された第６ＮＭＯＳトランジスタＮ６を具備する。
第１記録ビットラインＷＢＬ１及び第１相補記録ビットラインＷＢＬＢ１の電圧準位は論理的に互い反対になるので、フィードバック構造を持つラッチ回路３１０と互いに矛盾しない。
【００１９】
読出し回路３４０は、第１読出しワードライン（ＲＷＬ１）に応答して第２ノードＮＤ２の電圧準位を反転させて第１読出しビットライン（ＲＢＬ１）に伝達し、このために一端が第１読出しビットラインＲＢＬ１に接続され、ゲートが第１読出しワードラインＲＷＬ１に接続された第４ＮＭＯＳトランジスタＮ４及び一端が第４ＮＭＯＳトランジスタＮ４の他端に接続され、他端が仮想第１接地電圧（ＶＧＮＤ１）に接続され、ゲートが第２ノードＮＤ２に接続された第３ＮＭＯＳトランジスタＮ３を具備する。
ここで、第１仮想接地電圧ＶＧＮＤ１はアドレス（図示せず）に応答するマルチプレクサー（図示せず）から供給されるものであって、カラム方向に配列された複数個のメモリセルのうち、選択されたメモリセルに接続された場合には接地電圧準位を有し、選択されていないメモリセルに接続された場合には供給電源電圧準位ＶＤＤを有する。
【００２０】
セット回路３５０は、第１ノードＮＤ１を強制的にハイ状態“Ｈ”にし、リセット回路３６０は、第２ノードＮＤ２を強制的にロー状態“Ｌ”にし、セット回路３５０及びリセット回路３６０はいずれも制御信号ＣＴＬにより調節される。
半導体メモリ装置は、前述した本発明による半導体メモリセルをカラム方向及びロー方向に複数個ずつ配列している。
【００２１】
図３を参照して本発明による半導体メモリセルの動作を説明する。
まずラッチ回路３１０にデータを記録する場合を説明する。
複数本の記録ワードラインＷＷＬ１ないしＷＷＬＮ（図示せず）のうちの第１記録ワードラインＷＷＬ１が選択されて“Ｈ”状態になれば、第１記録ワードラインＷＷＬ１によって制御されるカラム方向に配列された複数個の記録回路３２０及び３３０はいずれも活性化される。一方、複数個の記録回路３２０及び３３０のうちの選択された記録ビットラインＷＢＬ１またはＷＢＬＢ１だけ所望の電圧準位で活性化され、残りの記録ビットラインＷＢＬ２ないしＷＢＬＢＮまではいずれもハイ状態を維持する。
【００２２】
第１ノードＮＤ１をハイ状態に充電させ、第２ノードＮＤ２をロー状態に充電させるために、第１記録ビットラインＷＢＬ１はハイ状態、第１相補記録ビットラインＷＢＬＢ１はロー状態を有する。第１ノードＮＤ１が既にハイ状態であれば第１ノードＮＤ１の電圧準位を示す第１ノードＮＤ１の電荷の移動はない。
【００２３】
第１記録回路３２０を構成する第５ＮＭＯＳトランジスタＮ５はラッチ回路３１０の第１ＮＭＯＳトランジスタＮ１に比べて小さいために、第１記録ビットラインＷＢＬ１の電圧準位がハイ状態であっても第１ノードＮＤ１に電荷を十分に充電させられない。第１ノードＮＤ１がロー状態であれば第１記録ビットラインＷＢＬ１が第１ノードＮＤ１に影響を与えることではなく、第１ノードＮＤ１と常に反対になる電圧準位を持つ第２ノードＮＤ２の電圧によって第１ノードＮＤ１がハイ状態になる。
【００２４】
第１ノードＮＤ１の電圧準位がロー状態であれば第２ノードＮＤ２の電圧準位はハイ状態になり、第１ノードＮＤ１にハイ状態を充電させるということは第２ノードＮＤ２にロー状態を充電させるということを意味する。第１記録ビットラインＷＢＬ１の電圧準位がハイ状態であれば、第１相補記録ビットラインＷＢＬＢ１の電圧準位はロー状態になる。第２記録回路３３０を構成する第６ＮＭＯＳトランジスタＮ６の大きさがラッチ回路３１０の第２ＮＭＯＳトランジスタＮ２に比べて小さいために、第２ノードＮＤ２をハイ状態で電荷を充電させることはできないが、ハイ状態であらかじめ充電された第２ノードＮＤ２の電荷を放電させるには問題ない。したがって、第２ノードＮＤ２はロー状態で放電され、その反射的効果として第１ノードＮＤ１はハイ状態になる。
【００２５】
反対に、第１ノードＮＤ１をロー状態にすれば（言い換えれば、第２ノードＮＤ２をハイ状態にすれば）、第１記録ビットラインＷＢＬ１はロー状態になり、第１相補記録ビットラインＷＢＬＢ１はハイ状態になる。ハイ状態を第２ノードＮＤ２に充電させるのは難しいため、反対電圧準位を持つ第１ノードＮＤ１をロー状態で放電させ、その反射的効果として第２ノードをハイ状態で充電させる。
【００２６】
選択されたラッチ回路にデータを記録する記録回路に接続された所定の記録ビットラインを除外した残りの記録ビットラインはいずれもハイ状態を維持するために、選択されていないラッチ回路が第１記録ワードラインＷＷＬ１によって活性化された記録回路を通じて選択されていないラッチ回路にデータを記録することは不可能である。
【００２７】
次に、ラッチ回路に記録されたデータを読出す場合を説明する。
第１読出しワードラインＲＷＬ１が“Ｈ”状態になって読出しを指示する場合に、選択されたラッチ回路３１０に接続された読出し回路３４０に供給される第１仮想接地電圧ＶＧＮＤ１だけが接地電圧を有し、残りの仮想接地電圧ＶＧＮＤ２ないしＶＧＮＤＮはハイ状態になる。選択されたラッチ回路３１０に接続された読出し回路３４０では第２ノードＮＤ２の電圧を反転させて第１読出しビットラインＲＢＬ１に伝達する。読出し回路３４０を構成する第３ＮＭＯＳトランジスタＮ３及び第４ＮＭＯＳトランジスタＮ４はインバータを形成する。第１読出しビットラインＲＢＬ１は、ラッチ回路３１０の第２ノードＮＤ２に保存されたデータを外部装置に伝達できるが、残りの読出しビットラインＲＢＬ２ないしＲＢＬＮは以前と同じくハイ状態をそのまま維持する。
したがって、選択されたラッチ回路３１０に係る読出し回路３４０だけが動作するので不要な電力消耗の発生を最小限に抑制する。
【００２８】
図４は、本発明による半導体メモリセルの他の一実施形態を示すダイヤグラムである。
図４を参照すれば、本発明による半導体メモリセルは、ラッチ回路４１０、第１記録回路４２０、第２記録回路４３０、読出し回路４４０、セット回路４５０及びリセット回路４６０を具備する。
【００２９】
ラッチ回路４１０は、外部から第１ノードＮＤ１及び第２ノードＮＤ２に印加された所定の電圧を維持し、第１ノードＮＤ１及び第２ノードＮＤ２は互いに反対の電圧準位を有する。ラッチ回路４１０は、２個のＰＭＯＳトランジスタＰ１、Ｐ２及び２個のＮＭＯＳトランジスタＮ１、Ｎ２を具備する。
第１ＰＭＯＳトランジスタＰ１は、一端が一供給電源電圧ＶＤＤに連結され、他端が第１ノードＮＤ１に接続され、ゲートは第２ノードＮＤ２に接続される。第２ＰＭＯＳトランジスタＰ２は、一端が一供給電源電圧ＶＤＤに接続され、他端が第２ノードＮＤ２に接続され、ゲートは第１ノードＮＤ１に接続される。第１ＮＭＯＳトランジスタＮ１は、一端が他の一供給電源電圧ＶＳＳに接続され、他端が第１ノードＮＤ１に接続され、ゲートは第２ノードＮＤ２に接続される。第２ＮＭＯＳトランジスタＮ２は、一端が他の一供給電源電圧ＶＳＳに接続され、他端が第２ノードに接続され、ゲートは第１ノードＮＤ１に接続される。
【００３０】
第１記録回路４２０は、第１記録ワードラインＷＷＬ１の信号に応答して第１記録ビットラインＷＢＬ１に含まれた第１外部電圧を第１ノードＮＤ１に印加し、このために一端が第１記録ビットラインＷＢＬ１に接続され、他端が第１ノードＮＤ１に接続され、ゲートが記録ワードラインＷＷＬ１に接続された第５ＮＭＯＳトランジスタＮ５を具備する。
第２記録回路４３０は、第１記録ワードラインＷＷＬ１の信号に応答して第１相補記録ビットラインＷＢＬＢ１に含まれた第２外部電圧を第２ノードＮＤ２に印加し、このために一端が第１相補記録ビットラインＷＢＬＢ１に接続され、他端が第２ノードＮＤ２に接続され、ゲートが記録ワードラインＷＷＬ１に接続された第６ＮＭＯＳトランジスタＮ６を具備する。
【００３１】
読出し回路４４０は、第１読出し回路４４３及び第２読出し回路４４１を具備する。
第１読出し回路４４３は、第１読出しワードラインＲＷＬ１の信号に応答して第２ノードＮＤ２の電圧準位を反転させて第１読出しビットラインＲＢＬ１に伝達し、このために一端が第１読出しビットラインＲＢＬ１に接続され、ゲートが第１読出しワードラインＲＷＬ１に接続された第４ＮＭＯＳトランジスタＮ４及び一端が第４ＮＭＯＳトランジスタＮ４の他端に接続され、他端が第１仮想接地電圧ＶＧＮＤ１に接続され、ゲートが第２ノードＮＤ２に接続された第３ＮＭＯＳトランジスタＮ３を具備する。
第２読出し回路４４１は、第２読出しワードラインＲＷＬ２の信号に応答して第２ノードＮＤ２の電圧準位を反転させて第２読出しビットラインＲＢＬ２に伝達し、このために一端が第２読出しビットラインＲＢＬ２に接続され、ゲートが第２読出しワードラインＲＷＬ２に接続された第８ＮＭＯＳトランジスタＮ８及び一端が第８ＮＭＯＳトランジスタＮ８の他端に接続され、他端が第２仮想接地電圧ＶＧＮＤ２に接続され、ゲートが第２ノードＮＤ２に接続された第７ＮＭＯＳトランジスタＮ７を具備する。
ここで、第１仮想接地電圧ＶＧＮＤ１及び第２仮想接地電圧ＶＧＮＤ２は、アドレス（図示せず）に応答するマルチプレクサー（図示せず）から供給されるものであって、カラム方向に配列された複数個のメモリセルのうち、選択されたメモリセルに接続された場合には接地電圧準位を有し、選択されていないメモリセルに接続された場合には供給電源電圧準位ＶＤＤを有する。
【００３２】
セット回路４５０は、第１ノードＮＤ１を強制的にハイ状態“Ｈ”にし、リセット回路４６０は、第２ノードＮＤ２を強制的にロー状態“Ｌ”にし、セット回路４５０及びリセット回路４６０はいずれも制御信号ＣＴＬにより調節される。
【００３３】
半導体メモリ装置は、前述した本発明による半導体メモリセルをカラム方向及びロー方向に複数個ずつ配列している。
【００３４】
図４に示されたラッチ回路４１０、第１記録回路４２０及び第２記録回路４３０は、図３に示されたラッチ回路３１０、第１記録回路３２０及び第２記録回路３３０と互いに同一なのでその詳細な説明を省略する。読出し回路４４０は第１読出し回路４４１及び第２読出し回路４４３を具備するが、図３に示された読出し回路３４０と動作原理は相等しい。ただし、読出し回路４４０に２対の仮想接地電圧ＶＧＮＤ１及びＶＧＮＤ２ないしＶＧＮＤ（Ｎ−１）及びＶＧＮＤＮ（Ｎは整数）が接続される点と、データの伝達通路として２対の読出しビットラインＲＢＬ１及びＲＢＬ２ないしＲＢＬ（Ｎ−１）及びＲＢＬＮ（Ｎは整数）があるという点とで相異なるだけである。
【００３５】
図４に示された実施形態は、使用者が任意のデータを保存している同じラッチ回路４１０から前記データを重複して複数個を読出そうとする場合のために、考案されたものである。複数本の読出しワードラインＲＷＬ１及びＲＷＬ２は同時にまたは時間差をおいてイネーブルできる。イネーブルされた読出しワードラインＲＷＬ１及び／またはＲＷＬ２によってラッチ回路４１０の第２ノードＮＤ２に保存されたデータが読出される。同じデータを相異なるいろいろな装置に伝達しようとする場合に、同じラッチ回路から読出そうとする同一データの数だけ、読出しビットライン（ＲＢＬ）を増加させねばならない。
一応、使用者が同一ラッチ回路から２個のデータを読出そうとする場合を仮定する。従来の発明と比較するために、第１読出しワードラインＲＷＬ１及び第２読出しワードラインＲＷＬ２が同時に“Ｈ”状態になる場合を説明する。図４を参照すれば、第１読出し回路４４３の第３ノードＮＤ３及び第２読出し回路４４１の第４ノードＮＤ４のキャパシタンスは相等しく、各々第３ＮＭＯＳトランジスタＮ３と第４ＮＭＯＳトランジスタＮ４及び第７ＮＭＯＳトランジスタＮ７と第８ＮＭＯＳトランジスタＮ８の大きさによって決定される。
【００３６】
図２を参照すれば、従来の半導体メモリセルの読出し回路の第３ノードＮＤ３及び第４ノードＮＤ４の実質的なキャパシタンスは、本発明による半導体メモリセルの読出し回路が持つキャパシタンスに比べて、追加されたＮＭＯＳトランジスタＮ８及びＮ９の数だけ増加する。したがって、図４に示された本発明による半導体メモリセルは、複数個の読出しビットラインを持ちつつも従来の半導体メモリセルに比べて読出し時間が短縮される。
前述したように、本発明による半導体メモリセルにおいて、データの入出力時に消費電力及びデータ読出し時間は最小化される。
【００３７】
本発明の望ましい実施形態によれば、半導体メモリ装置は前記した半導体メモリセルをカラム方向及びロー方向に複数個配列している。前記半導体メモリセルは、記録ワードライン、少なくとも一本の記録ビットライン、少なくとも一本の読出しワードライン、少なくとも一本の読出しビットライン、少なくとも一つの仮想接地電圧、ラッチ回路、第１記録回路及び読出し回路を具備する。
【００３８】
前記ラッチ回路は、所定の電圧を維持しつつ、互いに反対の電圧準位を持つ第１ノード及び第２ノードを含む。前記第１記録回路は、前記記録ワードラインの信号に応答して前記少なくとも一本の記録ビットラインのうちの第１記録ビットラインに含まれた第１外部電圧を前記第１ノードに印加する。前記読出し回路は、前記少なくとも一本の読出しワードラインのうちの第１読出しワードラインに応答して前記第２ノードの電圧準位を反転させて前記少なくとも一本の読出しビットラインのうちの第１読出しビットラインに伝達する。
【００３９】
前記仮想接地電圧は、前記仮想接地電圧が複数個のメモリセルから選択された半導体メモリセルに接続された場合に第１電圧をラッチでき、前記仮想接地電圧が非選択されたメモリセルに接続された場合には前記第１電圧と論理的に反対の第２電圧をラッチできる。前記第１電圧は接地電圧になり、前記第２電圧は前記装置のための供給電源電圧になる。
【００４０】
前記第１記録回路は、一端が前記第１記録ビットラインに接続され、他端が前記第１ノードに接続され、ゲートが前記記録ワードラインに接続された第１ＮＭＯＳトランジスタを具備する。
【００４１】
前記読出し回路は、一端が前記第１読出しビットラインに接続され、ゲートに前記第１読出しワードラインが接続された第２ＮＭＯＳトランジスタ及び一端が前記第２ＮＭＯＳトランジスタの他端に接続され、他端が第１仮想接地電圧に接続され、ゲートに前記第２ノードが接続された第３ＮＭＯＳトランジスタを具備する。
【００４２】
各々の半導体メモリセルは、前記記録ワードラインの信号に応答して前記第２ノードに前記少なくとも一本の記録ビットラインのうちの第２記録ビットラインに含まれた第２外部電圧を印加する第２記録回路をさらに具備し、前記第１外部電圧及び前記第２外部電圧は論理的に互いに反対の電圧準位を持つ。
前記第２記録回路は、一端が前記第２ノードに接続され、他端が前記第２記録ビットラインに接続され、ゲートに前記記録ワードラインが接続された第４ＮＭＯＳトランジスタを具備する。
前記半導体メモリセルは、前記第１ノードをセットさせるセット回路及び前記第２ノードをリセットさせるリセット回路をさらに具備する。前記読出し回路は、一端が第２読出しビットラインに接続され、ゲートに第２読出しワードラインが接続された第５ＮＭＯＳトランジスタ、及び一端が前記第５ＮＭＯＳトランジスタの他端に接続され、他端が第２仮想接地電圧に接続され、ゲートに前記第２ノードが接続された第６ＮＭＯＳトランジスタをさらに具備する。
【００４３】
本発明の実施形態によれば、半導体メモリセルの集積度及び遂行能力を損傷させず、選択されていないセルにはデータが記録されなくて読出し時間及び入力時間が短縮され、消費電力及び漏れ電流を減らしうる。
【００４４】
本発明は図面に示された一実施形態を参考して説明されたが、これは例示的なことに過ぎず、当業者であればこれより多様な変形及び均等な他実施形態が可能であるという点を理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まらねばならない。
【００４５】
【発明の効果】
前述したように、本発明による半導体メモリセルは、データの入出力時の消費電力及びデータ読出し時間を最小化できる。
【図面の簡単な説明】
【図１】一本の記録ワードライン及び一本の読出しワードラインを使用する従来の半導体メモリセルの一実施形態を示すダイヤグラムである。
【図２】一本の記録ワードライン及び二本の読出しワードラインを使用する従来の半導体メモリセルの一実施形態を示すダイヤグラムである。
【図３】本発明による半導体メモリセルの一実施形態を示すダイヤグラムである。
【図４】本発明による半導体メモリセルの他の一実施形態を示すダイヤグラムである。
【符号の説明】
３１０  ラッチ回路
３２０  第１記録回路
３３０  第２記録回路
３４０  読出し回路
３５０  セット回路
３６０  リセット回路
【図１】
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【図２】
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【図３】
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【図４】
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