(57)【特許請求の範囲】
【請求項１】
通常動作時にソースが一定電位にされるＭＯＳトランジスタの敷居値を補償する回路において、
該ＭＯＳトランジスタのドレインとゲートとの間に接続された第１スイッチ素子と、
信号供給線と該ゲートとの間に接続された第１コンデンサと、
電源供給線と該ドレインとの間に直列接続された第２コンデンサ及び第２スイッチ素子と、
敷居値補償時において、該ソースが該一定電位にされ該信号供給線が参照電位にされた状態で、該第１スイッチ素子及び該第２スイッチ素子をオンにすることにより該ＭＯＳトランジスタをオンにさせ次いで該第２スイッチ素子をオフにした後該第１スイッチ素子をオフにする制御回路と、
を有することを特徴とするＭＯＳトランジスタ敷居値補償回路。
【請求項２】
上記第２コンデンサはその一端が上記電源供給線に接続され、
複数の上記ＭＯＳトランジスタの各々について上記第１スイッチ素子と上記第１コンデンサと上記第２スイッチ素子とを備え、
該第２コンデンサの他端が該複数の該第２スイッチ素子の各々の一端に共通に接続されている、
ことを特徴とする請求項１に記載のＭＯＳトランジスタ敷居値補償回路。
【請求項３】
上記第２スイッチ素子はその一端が上記電源供給線に接続され、
複数の上記ＭＯＳトランジスタの各々について上記第１スイッチ素子と上記第１コンデンサと上記第２コンデンサとを備え、
該第２スイッチ素子の他端が該複数の該第２コンデンサの各々の一端に共通に接続されている、
ことを特徴とする請求項１又は２に記載のＭＯＳトランジスタ敷居値補償回路。
【請求項４】
第１のＣＭＯＳインバータと第２のＣＭＯＳインバータとがクロス接続されたフリップフロップ型センスアンプ回路において、
請求項１乃至３のいずれか１つに記載のＭＯＳトランジスタ敷居値補償回路が、該第１のＣＭＯＳインバータを構成する一方のＭＯＳトランジスタに接続され、
上記第１コンデンサの１対の電極のうち該ＭＯＳトランジスタのゲートと非接続の電極が、該第２のＣＭＯＳインバータの出力端に接続され、
該ＭＯＳトランジスタのドレインと該第１のＣＭＯＳインバータを構成する他方のＭＯＳトランジスタのドレインとの間に第３スイッチ素子が接続され、
上記制御回路は、上記敷居値補償時に該第３スイッチ素子をオフにする、
ことを特徴とするフリップフロップ型センスアンプ。
【発明の詳細な説明】
【０００１】
本発明は、ＭＯＳトランジスタ敷居値補償回路及びこれを備えたフリップフロップ型センスアンプに関する。
【０００２】
【従来の技術】
図１１は、ＤＲＡＭに用いられている従来のフリップフロップ型センスアンプを示す。
図中、２１及び２２はｎＭＯＳトランジスタであり、２３及び２４はｐＭＯＳトランジスタである。ｎＭＯＳトランジスタ２１とｐＭＯＳトランジスタ２３とからなるＣＭＯＳインバータの入力端にはビット線＊ＢＬが接続され、ｎＭＯＳトランジスタ２２とｐＭＯＳトランジスタ２４とからなるＣＭＯＳインバータの入力端にはビット線ＢＬが接続されている。一方のＣＭＯＳインバータの入力端及び出力端はそれぞれ、他方のＣＭＯＳインバータの出力端及び入力端に接続されている。ビット線ＢＬ及び＊ＢＬには、不図示のメモリセルが接続されている。
【０００３】
このメモリセルからデータを読み出す場合、まず、ビット線ＢＬ及び＊ＢＬが電位Ｖcc／２にプリチャージされ、次に、ワード線が活性化されてメモリセルが選択され、その記憶内容がビット線ＢＬに読み出されて両ビット線間に電位差が生じ、これがセンスアンプ２０で増幅される。
ビット線ＢＬ及び＊ＢＬの浮遊容量がメモリセルの容量の数十倍と大きいため、増幅前のビット線間の電位差は例えば７０ｍＶと僅かである。このため、ｎＭＯＳトランジスタ２１とｎＭＯＳトランジスタ２２の敷居値に差があると、ビット線間の電位差が逆方向に増幅されて誤読み出しが生ずる原因となる。また、メモリセル容量の微小化を制限して増幅前のビット線間の電位差を所定値以上にすることにより誤読み出しを防止しようとすると、回路素子の微細化が制限されてＤＲＡＭの記憶容量が犠牲になる。
【０００４】
ＭＯＳトランジスタの敷居値は、製造プロセスのばらつきによりゲート長が短くなると減少し、ゲート幅が小さくなると増加する。半導体回路素子の微細化に伴い、ショートチャンネル効果やナロウチャンネル効果等が現れて、ゲート長やゲート幅の僅かなばらつきがＭＯＳトランジスタの敷居値を大きく変化させ、隣合うＭＯＳトランジスタの敷居値に差が生ずる。
【０００５】
このばらつきを補償するため、ウエルの電位を変化させる方法があるが、この方法は、ブロック単位で敷居値のばらつきを補償する場合にのみ有効である。
隣接したトランジスタの敷居値を補償する従来の回路は、センス動作毎に敷居値を補償する動作が必要であるため、動作の高速化が妨げられる。また、敷居値補償動作とセンス動作とでトランジスタのソースとドレインとが逆になる方式の場合には、トランジスタの敷居値に方向性があるとき、補償が不正確になる。
【０００６】
【発明が解決しようとする課題】
そこで、本発明者は、トランジスタのゲートにコンデンサを接続し、コンデンサのゲート側電極とこれに接続されたゲートとを疑似フローティングゲートにし、敷居値に応じスイッチ素子を介してこの疑似フローティングゲートに電荷を蓄えさせることにより、コンデンサの一対の電極のうちゲートに非接続の電極（疑似制御電極）から見たトランジスタの敷居値を所定値にする構成を案出し出願した。
【０００７】
この構成によれば、上記のような問題点を解決することができる。
しかし、敷居値補償動作時に、補償されるトランジスタに貫通電流が流れるので、若干ではあるが消費電流が増加する。
本発明の目的は、このような問題点に鑑み、敷居値補償動作時の消費電流を低減することが可能なＭＯＳトランジスタ敷居値補償回路及びこれを備えたフリップフロップ型センスアンプを提供することにある。
【０００８】
本発明の第１態様では、通常動作時にソースが一定電位にされるＭＯＳトランジスタの敷居値を補償する回路において、
該ＭＯＳトランジスタのドレインとゲートとの間に接続された第１スイッチ素子と、
信号供給線と該ゲートとの間に接続された第１コンデンサと、
電源供給線と該ドレインとの間に直列接続された第２コンデンサ及び第２スイッチ素子と、
敷居値補償時において、該ソースが該一定電位にされ該信号供給線が参照電位にされた状態で、該第１スイッチ素子及び該第２スイッチ素子をオンにすることにより該ＭＯＳトランジスタをオンにさせ次いで該第２スイッチ素子をオフにした後該第１スイッチ素子をオフにする制御回路と、
を有する。
【０００９】
上記ＭＯＳトランジスタがｎＭＯＳトランジスタである場合、敷居値補償時において、第１スイッチ素子及び第２スイッチ素子がオンになると、ゲートに正電荷が蓄積されてゲート電位が上昇しｎＭＯＳトランジスタがオンになり、次いで第２スイッチ素子がオフになると、この蓄積された電荷の一部が、オン状態のｎＭＯＳトランジスタのドレイン・ソース間を通って放電され、ゲート・ソース間がほぼ敷居値又は敷居値になるとｎＭＯＳトランジスタがほぼオフ又はオフになる。次いで第１スイッチ素子がオフになると、ｎＭＯＳトランジスタのゲートとこれに接続された第１コンデンサの一方の電極と両者間の配線とが疑似フローティングゲートになり、これに蓄えられた電荷により、第１コンデンサの他方の電極（疑似制御電極）から見たｎＭＯＳトランジスタの敷居値が所望の値になる。
上記ＭＯＳトランジスタがｐＭＯＳトランジスタである場合、敷居値補償時において、第１スイッチ素子及び第２スイッチ素子がオンになると、ゲートに負電荷が蓄積されてゲート電位が下降しｐＭＯＳトランジスタがオンになり、次いで第２スイッチ素子がオフになると、この蓄積された電荷の一部が、オン状態のｎＭＯＳトランジスタのドレイン・ソース間を通って放電され、ゲート・ソース間がほぼ敷居値又は敷居値になるとｐＭＯＳトランジスタがほぼオフ又はオフになる。次いで第１スイッチ素子がオフになると、ｎＭＯＳトランジスタのゲートとこれに接続された第１コンデンサの一方の電極と両者間の配線とが疑似フローティングゲートになり、これに蓄えられた電荷により、第１コンデンサの他方の電極（疑似制御電極）から見たｐＭＯＳトランジスタの敷居値が所望の値になる。
電源供給線とＭＯＳトランジスタのドレインとの間に第２コンデンサ及び第２スイッチ素子が直列接続されているので、第２スイッチ素子をオンにした状態でＭＯＳトランジスタに流れる電流が、第２コンデンサの部分を短絡した場合よりも少なくなり、消費電流を低減することができるという効果を奏する。
【００１６】
本発明の第２態様では、上記第２コンデンサはその一端が上記電源供給線に接続され、
複数の上記ＭＯＳトランジスタの各々について上記第１スイッチ素子と上記第１コンデンサと上記第２スイッチ素子とを備え、
該第２コンデンサの他端が該複数の該第２スイッチ素子の各々の一端に共通に接続されている。
【００１７】
この構成によれば、第２コンデンサの他端が複数の第２スイッチ素子の各々の一端に共通に接続されているので、複数のＭＯＳトランジスタに対するＭＯＳトランジスタ敷居値補償回路の構成が全体として簡単になるという効果を奏する。
本発明の第３態様では、上記第２スイッチ素子はその一端が上記電源供給線に接続され、
複数の上記ＭＯＳトランジスタの各々について上記第１スイッチ素子と上記第１コンデンサと上記第２コンデンサとを備え、
該第２スイッチ素子の他端が該複数の該第２コンデンサの各々の一端に共通に接続されている。
【００１８】
この構成によれば、第２スイッチ素子の他端が複数の第２コンデンサの各々の一端に共通に接続されているので、複数のＭＯＳトランジスタに対するＭＯＳトランジスタ敷居値補償回路の構成が全体として簡単になるという効果を奏する。
本発明の第４態様では、例えば図７に示す如く、第１のＣＭＯＳインバータ（２１、２３）と第２のＣＭＯＳインバータ（２２、２４）とがクロス接続されたフリップフロップ型センスアンプ回路において、
上記いずれか１つのＭＯＳトランジスタ敷居値補償回路が、該第１のＣＭＯＳインバータを構成する一方のＭＯＳトランジスタ（２１）に接続され、
上記第１コンデンサ（Ｃ１）の１対の電極のうち該ＭＯＳトランジスタのゲートと非接続の電極が、該第２のＣＭＯＳインバータの出力端に接続され、
該ＭＯＳトランジスタのドレインと該第１のＣＭＯＳインバータを構成する他方のＭＯＳトランジスタ（２３）のドレインとの間に第３スイッチ素子（ＳＷ０）が接続され、
上記制御回路は、上記敷居値補償時に該第３スイッチ素子をオフにする。
【００１９】
この構成によれば、製造ブロセスのばらつきによりＭＯＳトランジスタ自体の敷居値Ｖthにばらつきがあっても、第１コンデンサの一方側から見たＭＯＳトランジスタの敷居値ＶTHを設定値にすることができるので、微小電位差を正確に増幅することが可能となり、誤読み出しが防止され、これにより回路素子のより微細化が可能になるという効果を奏する。
【００２１】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
［第１実施形態］
図１は、本発明の第１実施形態のｎＭＯＳトランジスタ敷居値補償回路を示す。
【００２２】
ｎＭＯＳトランジスタ２１は、通常動作時の回路の一部であり、そのドレインＤには、スイッチ素子ＳＷ０〜ＳＷ２の各々の一端が接続されている。このドレインＤは、スイッチ素子ＳＷ０を介して通常動作時の回路の他の部分（不図示）に接続されており、スイッチ素子ＳＷ０は、敷居値補償動作時にドレインＤをこの他の部分から切り離すためのものである。
【００２３】
スイッチ素子ＳＷ１の他端は、ｎＭＯＳトランジスタ２１のゲートＧ及びコンデンサＣ１の一方の電極Ｎ１に接続され、コンデンサＣ１の他方の電極Ｐ１に入力信号Ｖinが供給される。スイッチ素子ＳＷ１がオフのときには、ゲートＧと電極Ｎ１とこの間の接続線とが、ｎＭＯＳトランジスタ２１の疑似フローティングゲートになり、電極Ｐ１がｎＭＯＳトランジスタ２１の疑似制御電極になっている。
【００２４】
疑似フローティングゲートに蓄えられる電荷をΔｑ、電極Ｐ１上及びＮ１上の電荷をそれぞれ＋ｑ、−ｑとすると、ゲートＧの電荷はｑ＋Δｑとなる。ゲートＧと電極Ｐ１との電位差をΔＶ、ゲートＧの電位をＶfとすると、Ｖf＝Ｖin＋ΔＶとなる。ｎＭＯＳトランジスタ２１自体の敷居値をＶthとすると、疑似制御電極Ｐ１から見たｎＭＯＳトランジスタ２１の敷居値ＶTHはＶth−ΔＶになるので、この敷居値ＶTHは、疑似フローティングゲートに蓄えられる電荷Δｑを調整することにより変更することができる。
【００２５】
スイッチ素子ＳＷ２の他端はコンデンサＣ２の一方の電極Ｎ２に接続され、コンデンサＣ２の他方の電極Ｐ２は電源供給線Ｖccに接続されている。
ｎＭＯＳトランジスタ２１のソースＳには、電位Ｖgが印加される。
敷居値補償動作時には、電位Ｖgは一定にされ、入力信号Ｖinの値は、電位Ｖgに所望の敷居値ＶTHを加算した値の電位Ｖrefにされる。電源供給線の電位Ｖcc、電位Ｖg及びＶrefはそれぞれ、例えば１．０Ｖ、０．３Ｖ及び０．５Ｖである。上述のようにｎＭＯＳトランジスタ２１が通常動作時の回路の一部であるので、敷居値補償動作時において電位Ｖgは、ｎＭＯＳトランジスタ２１が通常動作時のソース電位にされる。
【００２６】
敷居値補償動作は、制御回路１０がスイッチ素子ＳＷ０〜ＳＷＳ２をオン／オフ制御することにより行われる。
次に、上記の如く構成された本第１実施形態の動作を説明する。
図２は、図１の制御回路１０によるスイッチ素子ＳＷ０〜ＳＷ２の制御及びゲート電位Ｖfの変化を示す。図２中の期間Ｂ〜Ｄはそれぞれ、図３（Ｂ）〜（Ｄ）の状態に対応している。
【００２７】
図３（Ａ）は、ｎＭＯＳトランジスタ２１の通常使用状態を示しており、スイッチ素子ＳＷ０がオン、スイッチ素子ＳＷ１及びＳＷ２がオフになっている。
この状態からスイッチ素子ＳＷ０がオフにされて、通常使用状態でドレインＤ接続されていた回路が切り離され、また、スイッチ素子ＳＷ１がオン、スイッチ素子ＳＷ２がオンにされて、図３（Ｂ）に示す状態になる。これにより、ｎＭＯＳトランジスタ２１がオンになり、コンデンサＣ２の電極Ｎ２に、電位Ｖgの配線及びｎＭＯＳトランジスタ２１のゲートＧから負電荷が移動し、コンデンサＣ２の電極Ｐ２に正電荷が移動する。したがって、ゲート電位Ｖfが上昇する。
【００２８】
次に、スイッチ素子ＳＷ２がオフにされ、図３（Ｃ）に示すように負電荷が電位Ｖgの配線からｎＭＯＳトランジスタ２１のソース・ドレイン間及びスイッチ素子ＳＷ１を通ってｎＭＯＳトランジスタ２１のゲートＧへ移動し、ゲート電位Ｖfが低下する。この移動は、ゲート電位Ｖfが低下してｎＭＯＳトランジスタ２１がオフになるまで、すなわちゲート電位Ｖfと電位Ｖgとの差がｎＭＯＳトランジスタ２１自体の敷居値Ｖthに等しくなるまで続く。コンデンサＣ１の電圧ΔＶの符号は、この負電荷移動量が少ないと正になり多いと負になる。
【００２９】
スイッチ素子ＳＷ２がオフになってから、ゲート電位Ｖfがほぼ一定値に収束すると想定される設定時間の経過後に、スイッチ素子ＳＷ１がオフにされ、図３（Ｄ）に示す状態なる。これにより、コンデンサＣ１の電極Ｎ１とｎＭＯＳトランジスタ２１のゲートＧとその間の接続線が疑似フローティングゲートになり、これに電荷Δｑが保持される。
【００３０】
次に、スイッチ素子ＳＷ０がオンにされ、図３（Ａ）に示す状態、すなわちｎＭＯＳトランジスタ２１の通常使用状態になる。
この状態で入力信号Ｖinが例えば低レベルから高レベルに変化する途中で、入力信号Ｖinが電位Ｖrefに達したとき、図３（Ｄ）での関係Ｖf＝Ｖg＋Ｖthが成立し、ｎＭＯＳトランジスタ２１がオフからオンに切り換わる。
【００３１】
したがって、製造プロセスのばらつきによるｎＭＯＳトランジスタ２１自体の敷居値Ｖthのばらつきによらず、コンデンサＣ１の疑似制御電極Ｐ１から見たｎＭＯＳトランジスタ２１の敷居値ＶTHが電位Ｖrefになる。
また、電位Ｖrefを低めにすれば、入力信号Ｖinの立ち上がりによるｎＭＯＳトランジスタ２１のオン動作を高速化することができる。
【００３２】
さらに、スイッチ素子ＳＷ２と電源供給線Ｖccとの間にコンデンサＣ２が接続されているので、図３（Ｂ）の状態でｎＭＯＳトランジスタ２１に流れる電流が、コンデンサＣ２の部分を短絡してその間電流を流し続ける場合よりも少なくなる。
疑似フローティングゲート及びコンデンサＣ２に保持された電荷は、リーク電流により減少するので、以上の敷居値補償動作を定期的に行う必要がある。例えば、ゲート電位Ｖfが２０ｍＶ減衰する時間は、１２５°Ｃのワーストケースで３４０μｓｅｃ程度であり、これ以下の周期で敷居値補償動作を行う必要がある。
【００３３】
しかし、ＭＯＳトランジスタ敷居値補償回路を例えばＤＲＡＭのフリップフロップ型センスアンプに適用した場合には、メモリセルのリフレッシュ周期は例えば１６μｓｅｃであるので、リフレッシュ動作と並列的に敷居値補償動作を行えば充分であり、敷居値補償動作による通常動作時間のロスは生じない。また、１チップ中に複数のセルアレイブロックを備えている場合には、アクセス中に、アクセスしていないセルアレイで敷居値補償動作を行うことも可能である。
【００３４】
敷居値補償動作の周期を長くするには、電位ＶrefをＶg＋Ｖthの平均値に近付ければよい。なぜならば、電圧ΔＶの平均値が０Ｖに近付くので、疑似フローティングゲートに蓄えられる電荷が少なくなり、同一極性の電荷間の反発力に依存するリーク電流も少なくなるからである。
［第２実施形態］
図４は、本発明の第２実施形態のｎＭＯＳトランジスタ敷居値補償回路の動作説明図である。
【００３５】
この回路では、スイッチ素子ＳＷ２とコンデンサＣ２との直列接続の順序を、図１の場合と逆にしている。他の点は図１と同一である。スイッチ素子ＳＷ０〜ＳＷ２は図２のように制御され、図４（Ｂ）〜（Ｄ）の状態はそれぞれ、図２中の期間Ｂ〜Ｄに対応している。
図４（Ｂ）〜（Ｄ）での電荷移動はそれぞれ図３（Ｂ）〜（Ｄ）でのそれと同一であり、本第２実施形態によれば、第１実施形態と同じ効果が得られる。
【００３６】
［第３実施形態］
図５は、本発明の第３実施形態のｐＭＯＳトランジスタ敷居値補償回路の動作説明図である。
この回路は、ｐＭＯＳトランジスタ２３に対する敷居値補償であるので、図３においてＶccとＶgとを互いに入れ替えた接続と同じになっている。但し、図５ではＶc及びＶgの替わりにそれぞれＶc及びＶggと記載している。Ｖc＞Ｖggであり、かつ、ｐＭＯＳトランジスタ２３のソースＳ、ドレインＤ及びゲートＧへの接続はそれぞれ図１のソースＳ、ドレインＤ及びゲートＧへの接続と同一である。電位Ｖc、Ｖgg及びＶrefはそれぞれ、例えば１．０Ｖ、０．３Ｖ及び０．７Ｖである。スイッチ素子ＳＷ０〜ＳＷ２は図２のように制御され、図５（Ｂ）〜（Ｄ）の状態はそれぞれ、図２中の期間Ｂ〜Ｄに対応している。
【００３７】
図５（Ｂ）〜（Ｄ）での電荷移動はそれぞれ、電荷の符号が逆であることを除き、図３（Ｂ）〜（Ｄ）でのそれと同一であり、本第３実施形態によれば、第１実施形態と同じ効果が得られる。
［第４実施形態］
図６は、本発明の第４実施形態のｐＭＯＳトランジスタ敷居値補償回路の動作説明図である。
【００３８】
この回路では、スイッチ素子ＳＷ２とコンデンサＣ２との直列接続の順序を、図５の場合と逆にしている。他の点は図５と同一である。スイッチ素子ＳＷ０〜ＳＷ２は図２のように制御され、図６（Ｂ）〜（Ｄ）の状態はそれぞれ、図２中の期間Ｂ〜Ｄに対応している。
図６（Ｂ）〜（Ｄ）での電荷移動はそれぞれ図５（Ｂ）〜（Ｄ）でのそれと同一であり、本第４実施形態によれば、第３実施形態と同じ効果が得られる。
【００３９】
［第５実施形態］
図７は、本発明の第５実施形態のフリップフロップ型センスアンプの回路を示す。図１０と同一構成要素には、同一符号を付してその説明を省略する。
センスアンプ２０Ａ及び補償用電源回路３０は、図１１のセンスアンプ２０のｎＭＯＳトランジスタ２１及び２２にそれぞれ図１と同一のＭＯＳトランジスタ敷居値補償回路を付加したものである。図７では、スイッチ素子ＳＷ０及びＳＷ１をｎＭＯＳトランジスタで構成し、スイッチ素子ＳＷ２をｐＭＯＳトランジスタで構成している。
【００４０】
センスアンプ２０Ａに対する補償用電源回路３０は、図１のＭＯＳトランジスタ敷居値補償回路の一部であるが、センスアンプ２０Ａの通常使用時には使用されず敷居値補償動作時のみ使用されるので、センスアンプ２０Ａと別の回路として記載している。センスアンプ２０Ａと補償用電源回路３０との間は、配線Ｌ１及びＬ２で接続されている。
【００４１】
ｎＭＯＳトランジスタ２１に対するＭＯＳトランジスタ敷居値補償回路は、センスアンプ２０Ａ中のスイッチ素子ＳＷ０、ＳＷ１及びコンデンサＣ１と、補償用電源回路３０中のスイッチ素子ＳＷ２及びコンデンサＣ２とで構成されている。また、ｎＭＯＳトランジスタ２２に対するＭＯＳトランジスタ敷居値補償回路は、センスアンプ２０Ａ中のスイッチ素子ＳＷ３、ＳＷ４及びコンデンサＣ４と、補償用電源回路３０中のスイッチ素子ＳＷ５及びコンデンサＣ５とで構成されている。
【００４２】
図７の回路の動作を、図８に示す。
敷居値補償動作時は図２の場合と同一（但し、電位Ｖgの値は図２の場合と異なる）であり、電位Ｖgはセンスアンプ２０Ａの通常動作時の電位０Ｖ（ＭＯＳトランジスタ敷居値補償回路で敷居値が補償されるｎＭＯＳトランジスタ２１及び２２の通常動作時のソース電位）にされる。但し、オン抵抗を小さくするためスイッチ素子ＳＷ０及びＳＷ３をオンにするときは信号ＤＩＯを例えば１．７５Ｖまでブーストする。図８中、Ｖf１及びＶf２はそれぞれｎＭＯＳトランジスタ２１及び２２のゲート電位である。この例では、ｎＭＯＳトランジスタ２１及び２２の電圧ΔＶ１及びΔＶ２がそれぞれ正及び負である場合を示している。
【００４３】
センスアンプ２０Ａの非動作時には、電位Ｖc及びＶgがいずれも電位Ｖcc／２にされる。
データ読み出し時には、まず、ビット線ＢＬ及び＊ＢＬが電位Ｖcc／２にプリチャージされ、次にワード線が活性化されてメモリセルの記憶内容がビット線ＢＬ及び＊ＢＬに読み出され、ビット線間の電位差が変化する。
【００４４】
ｎＭＯＳトランジスタ２１及び２２の敷居値Ｖthが補償されているので、最初、電位Ｖcを電位Ｖcc／２にしたまま電位Ｖgを０Ｖに低下させてｎＭＯＳトランジスタ２１及び２２のみで増幅動作が行われる。
製造ブロセスのばらつきによりｎＭＯＳトランジスタ２１自体とｎＭＯＳトランジスタ２２自体との敷居値Ｖthに差があっても、コンデンサＣ１の一方側から見たｎＭＯＳトランジスタ２１とコンデンサＣ４の一方側から見たｎＭＯＳトランジスタ２２との敷居値ＶTHには差がないので、ビット線ＢＬとビット線＊ＢＬとの微小電位差を正確に増幅することができる。
【００４５】
製造ブロセスのばらつきによるｐＭＯＳトランジスタ２３とｐＭＯＳトランジスタ２４との敷居値Ｖthの差が問題にならない程度まで増幅が行われた後に、電位Ｖcが電源供給線の電位Ｖccまで上昇されてｐＭＯＳトランジスタ２３及び２４が有効になる。この時の増幅動作は、正のフィードバック動作により高速に行われる。
【００４６】
このようにして、センスアンプ２０Ａ内の互いに接近したＭＯＳトランジスタの敷居値Ｖthのばらつきによる誤読み出しが防止される。また、回路素子のより微細化が可能になり、記憶容量増大に寄与する。
シミュレーションにおいて、ｎＭＯＳトランジスタ２１とｎＭＯＳトランジスタ２２との敷居値Ｖthの差が２００ｍＶのセンスアンプに対し予め敷居値補償動作を行い、ビット線間の電位差７０ｍＶをセンスアンプで増幅した結果、誤り無く増幅することができた。
【００４７】
図９（Ａ）〜（Ｃ）は図７の補償用電源回路３０の変形例を示す。
図９（Ａ）の補償用電源回路３０Ａは、図７の補償用電源回路３０のコンデンサＣ２とコンデンサＣ５とを１つのコンデンサＣ０にまとめた例であり、これにより補償用電源回路３０よりも構成が簡単になる。コンデンサＣ０をこのように共通化できる理由は、図３（Ｃ）でコンデンサＣ０が切り離されるので、ＭＯＳトランジスタの敷居値Ｖthに応じた図３（Ｃ）の動作が他のＭＯＳトランジスタのそれに影響しないからである。
【００４８】
図９（Ｂ）は、図４の構成に対応している。この例では、複数の補償用電源回路３０Ｂに対しスイッチ素子ＳＷＸを共通に用いており、図７の補償用電源回路３０を用いた場合よりも全体として構成が簡単化される。
図９（Ｃ）は、図９（Ａ）のコンデンサＣ０を省略した補償用電源回路３０Ｃの複数個に対し、コンデンサＣＸを共通に用いており、補償用電源回路３０Ａを用いた場合よりも全体として構成が簡単化される。
【００４９】
［第６実施形態］
図１０は、本発明の第６実施形態のフリップフロップ型センスアンプの回路を示す。
センスアンプ２０Ｂ及び補償用電源回路３０Ａは、図１１のセンスアンプ２０のｐＭＯＳトランジスタ２３及び２４にそれぞれ図５と同一のＭＯＳトランジスタ敷居値補償回路を付加したものである。図１０では、スイッチ素子ＳＷ０〜ＳＷ２をｎＭＯＳトランジスタで構成している。
【００５０】
ｐＭＯＳトランジスタ２３に対するＭＯＳトランジスタ敷居値補償回路は、センスアンプ２０Ｂ中のスイッチ素子ＳＷ０、ＳＷ１及びコンデンサＣ１と、補償用電源回路３０Ａ中のスイッチ素子ＳＷ２及びコンデンサＣ２である。また、ｐＭＯＳトランジスタ２４に対するＭＯＳトランジスタ敷居値補償回路は、センスアンプ２０Ｂ中のスイッチ素子ＳＷ３、ＳＷ４及びコンデンサＣ４と、補償用電源回路３０Ａ中のスイッチ素子ＳＷ５及びコンデンサＣ５である。
【００５１】
図１０の回路の動作は、以上の説明から容易に理解できるので、その説明を省略する。
なお、本発明には外にも種々の変形例が含まれる。
例えば、上記第５及び第６実施形態ではＭＯＳトランジスタ敷居値補償回路をフリップフロップ型センスアンプに適用した場合を説明したが、本発明の補償回路は敷居値のばらつきが問題になる各種回路に適用可能であり、例えば、差動増幅回路、特に敷居値のばらつきが比較的大きい薄膜トランジスタで構成した差動増幅回路（液晶表示パネルのデータ電極に接続される差動増幅回路等）に適用しても有効である。
【００５２】
また、ＭＯＳトランジスタ敷居値補償回路に用いられるスイッチ素子としては、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとを並列接続した転送ゲート等であってもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態のｎＭＯＳトランジスタ敷居値補償回路を示す図である。
【図２】図１の回路の動作を示す波形図である。
【図３】図１の回路の動作説明図である。
【図４】本発明の第２実施形態のｎＭＯＳトランジスタ敷居値補償回路の動作説明図である。
【図５】本発明の第３実施形態のｎＭＯＳトランジスタ敷居値補償回路の動作説明図である。
【図６】本発明の第４実施形態のｎＭＯＳトランジスタ敷居値補償回路の動作説明図である。
【図７】本発明の第５実施形態のフリップフロップ型センスアンプを示す回路図である。
【図８】図７の回路の動作を示す波形図である。
【図９】図７の補償用電源回路の変形例を示す図である。
【図１０】本発明の第６実施形態のフリップフロップ型センスアンプを示す回路図である。
【図１１】従来のフリップフロップ型センスアンプを示す回路図である。
【符号の説明】
１０  制御回路
２０、２０Ａ、２０Ｂ  センスアンプ
２１、２２  ｎＭＯＳトランジスタ
２３、２４  ｐＭＯＳトランジスタ
３０、３０Ａ  補償用電源回路
ＳＷ０〜ＳＷ５、ＳＷＸ  スイッチ素子
Ｃ０〜Ｃ２、Ｃ４、Ｃ５、ＣＸ  コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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