(57)【特許請求の範囲】
【請求項１】
外部クロック信号に同期した内部クロック信号を発生するクロック発生回路において、
前記外部クロック信号をバッファリングして基準クロック信号を発生するクロックバッファ回路と、
前記基準クロック信号を遅延させる遅延モニタ回路と、
前記遅延モニタ回路の出力信号を正方向に順次に遅延させて複数の遅延クロック信号を発生する正方向遅延アレイと、
前記複数の遅延クロック信号のうち前記基準クロック信号に同期したクロック信号を検出するミラー制御回路と、
前記ミラー制御回路によって検出された遅延クロック信号を逆方向に遅延させる逆方向遅延アレイと、
前記逆方向遅延アレイの出力クロック信号を受け入れて前記内部クロック信号を発生するクロックドライバと、
前記正方向遅延アレイの前記複数の遅延クロック信号のうち一部に応答して動作し、前記正方向遅延アレイの遅延クロック信号のうちいずれか一つが前記基準クロック信号と同期しているか否かを検出する同期範囲制御回路とを含み、
前記同期範囲制御回路は、前記正方向遅延アレイの遅延クロック信号のうちいずれも前記基準クロック信号と同期されない時に、前記遅延モニタ回路および前記クロックドライバに各々伝達されるクロック信号各々の遅延時間を同一に調節することを特徴とするクロック発生回路。
【請求項２】
前記正方向遅延アレイを通過するクロック信号の位相が前記基準クロック信号の位相より進んでいる場合に、前記同期範囲制御回路は、前記遅延モニタ回路に伝達されるクロック信号及び前記クロックドライバに伝達されるクロック信号の各遅延時間を増加させることを特徴とする請求項１に記載のクロック発生回路。
【請求項３】
前記基準クロック信号の位相が前記正方向遅延アレイを通過するクロック信号の位相より進んでいる場合に、前記同期範囲制御回路は、前記遅延モニタ回路に伝達されるクロック信号及び前記クロックドライバに伝達されるクロック信号の各遅延時間を減少させることを特徴とする請求項１に記載のクロック信号発生回路。
【請求項４】
前記基準クロック信号の位相が前記正方向遅延アレイを通過するクロック信号の位相より進んでいる場合に前記正方向遅延アレイの初段の遅延クロック信号がフラグ信号として前記同期範囲制御回路に伝達され、前記フラグ信号が繰り返して前記同期範囲制御回路に伝達される場合に、前記同期範囲制御回路は、前記遅延モニタ回路に伝達されるクロック信号及び前記クロックドライバに伝達されるクロック信号の各遅延時間を増加させることを特徴とする請求項１に記載のクロック発生回路。
【請求項５】
前記正方向遅延アレイを通過するクロック信号の位相が前記基準クロック信号の位相より進んでいる場合に前記正方向遅延アレイの最終段の遅延クロック信号がフラグ信号として前記同期範囲制御回路に伝達され、前記フラグ信号が繰り返して前記同期範囲制御回路に伝達される場合に、前記同期範囲制御回路は、前記遅延モニタ回路に伝達されるクロック信号及び前記クロックドライバに伝達されるクロック信号の各遅延時間を減少させることを特徴とする請求項１に記載のクロック発生回路。
【請求項６】
前記正方向遅延アレイを通過するクロック信号の位相が前記基準クロック信号の位相より進んでいる場合に前記正方向遅延アレイの最終段の遅延クロック信号がフラグ信号として前記同期範囲制御回路に伝達され、
前記同期範囲制御回路は、
前記基準クロック信号を順次に遅延させて複数の第１遅延基準クロック信号を発生する第１遅延回路と、
前記逆方向遅延アレイの出力クロック信号を順次に遅延させて複数の第２遅延基準クロック信号を発生する第２遅延回路と、
前記フラグ信号が繰り返して生成されたか否かを検出し、検出の結果として複数の選択信号のうちの一つを活性化させるコントローラと、
前記活性化された選択信号に応答して前記第１遅延回路の第１遅延基準クロック信号のうちの一つを選択し、前記選択されたクロック信号を前記遅延モニタ回路の入力クロック信号として出力する第１選択器と、
前記活性化された選択信号に応答して前記第２遅延回路の第２遅延基準クロック信号のうちの一つを選択し、前記選択されたクロック信号を前記クロックドライバの入力クロック信号として出力する第２選択器を含むことを特徴とする請求項１に記載のクロック発生回路。
【請求項７】
前記第１選択器によって選択されたクロック信号は、前記第２選択器によって選択されたクロック信号と同一の遅延時間を有することを特徴とする請求項６に記載のクロック発生回路。
【請求項８】
前記コントローラは、
前記フラグ信号が所定の回数だけ繰り返して生成されたか否かを検出し、前記フラグ信号が所定の回数だけ繰り返して生成された場合に、カウントアップ信号を発生する検出器と、
前記カウントアップ信号に応答してカウント−アップ動作を遂行するカウンタと、
前記カウンタの出力に応答して前記選択信号を発生する選択信号発生器とを含むことを特徴とする請求項６に記載のクロック発生回路。
【請求項９】
前記カウンタは、前記正方向遅延アレイの第１遅延クロック信号が活性化される場合またはパワーオン−リセット信号が活性化される場合にリセットされることを特徴とする請求項８に記載のクロック信号発生回路。
【請求項１０】
前記カウンタがリセットされる場合に、最小遅延時間を有する第１及び第２遅延基準クロック信号が前記第１及び第２選択器を通じて選択されるように前記選択信号のうちの一つが活性化されることを特徴とする請求項９に記載のクロック発生回路。
【請求項１１】
前記正方向遅延アレイを通過するクロック信号の位相が前記基準クロック信号の位相より進んでいる場合に前記正方向遅延アレイの最終段の遅延クロック信号が第１フラグ信号として前記同期範囲制御回路に伝達され、
前記基準クロック信号の位相が前記正方向遅延アレイを通過するクロック信号の位相より進んでいる場合に前記正方向遅延アレイの初段の遅延クロック信号が第２フラグ信号として前記同期範囲制御回路に伝達され、
前記同期範囲制御回路は、
前記基準クロック信号を順次に遅延させて複数の第１遅延基準クロック信号を発生する第１遅延回路と、
前記逆方向遅延アレイの出力クロック信号を順次に遅延させて複数の第２遅延基準クロック信号を発生する第２遅延回路と、
前記第１フラグ信号または第２フラグ信号が繰り返して伝達されたか否かを検出し、検出結果として複数の選択信号のうちの一つを活性化させるコントローラと、
前記活性化された選択信号に応答して前記第１遅延回路の第１遅延基準クロック信号のうちの一つを選択し、前記選択されたクロック信号を前記遅延モニタ回路の入力クロック信号として出力する第１選択器と、
前記活性化された選択信号に応答して前記第２遅延回路の第２遅延基準クロック信号のうちの一つを選択し、前記選択されたクロック信号を前記クロックドライバの入力クロック信号として出力する第２選択器とを含むことを特徴とする請求項１に記載のクロック発生回路。
【請求項１２】
前記第１選択器によって選択されたクロック信号は、前記第２選択器によって選択されたクロック信号と同一の遅延時間を有することを特徴とする請求項１１に記載のクロック信号発生回路。
【請求項１３】
前記コントローラは、
前記第１フラグ信号が所定の回数だけ繰り返して伝達されたか否かを検出し、前記第１フラグ信号が所定の回数だけ繰り返しで伝達された場合に、カウントアップ信号を発生する第１検出器と、
前記第２フラグ信号が所定の回数だけ繰り返して伝達されたか否かを検出し、前記第２フラグ信号が所定の回数だけ繰り返して伝達された場合に、カウントダウン信号を発生する第２検出器と、
前記カウントアップまたはカウントダウン信号に応答してカウントアップまたはカウントダウン動作を実行するカウンタと、
前記カウンタの出力に応答して前記選択信号を発生する選択信号発生器とを含むことを特徴とする請求項１１に記載のクロック発生回路。
【請求項１４】
前記カウンタは、パワーオンリセット信号が活性化される場合にリセットされることを特徴とする請求項１３に記載のクロック発生回路。
【請求項１５】
前記カウンタがリセットされる場合に、最小遅延時間を有する第１及び第２遅延基準クロック信号が前記第１及び第２選択器を通じて選択されるように前記選択信号のうちの一つが活性化されることを特徴とする請求項１４に記載のクロック発生回路。
【請求項１６】
前記同期範囲制御回路は、
前記正方向遅延アレイの遅延された複数のクロック信号のうちいずれも前記基準クロック信号に同期しない場合に、前記クロック信号ドライバに伝達された信号各々の遅延時間だけ前記遅延モニタ回路に伝達されたクロック信号各々の遅延時間を制御することを特徴とする請求項１に記載のクロック発生回路。
【請求項１７】
外部クロック信号に同期した内部クロック信号を発生するクロック発生回路の同期範囲制御回路において、
前記基準クロック信号を順次に遅延させて複数の第１遅延基準クロック信号を発生し、遅延モニタ回路を通じて正方向遅延アレイに提供する第１遅延回路と、
前記正方向遅延アレイと逆方向遅延アレイとの間に配置されたミラー制御回路からのクロック信号を遅延させる前記逆方向遅延アレイの出力クロック信号を順次に遅延させて複数の第２基準遅延クロック信号を発生する第２遅延回路と、
前記正方向遅延アレイを通過するクロック信号の位相が前記基準クロック信号の位相より進んでいる場合にフラグ信号として伝達される前記正方向遅延アレイの最終段の遅延クロック信号が繰り返して伝達されたか否かを検出し、検出結果に従って、前記第１遅延回路および前記第２遅延回路を制御するための複数の選択信号のうちの一つを活性化させるコントローラとを含むことを特徴とする同期範囲制御回路。
【請求項１８】
前記活性化された選択信号に応答して前記第１遅延回路の複数の第１遅延基準クロック信号のうちの一つを選択し、前記選択されたクロック信号を前記遅延モニタ回路の入力クロック信号として出力する第１選択器をさらに含むことを特徴とする請求項１７に記載の同期範囲制御回路。
【請求項１９】
前記活性化された選択信号に応答して前記第２遅延回路の複数の第２遅延基準クロック信号のうちの一つを選択し、前記選択されたクロック信号を前記クロックドライバの入力クロック信号として出力する第２選択器とを含むことを特徴とする請求項１８に記載の同期範囲制御回路。
【請求項２０】
前記同期範囲制御回路は、前記正方向遅延アレイの遅延されたクロック信号が前記基準クロック信号に同期していない場合に、前記クロックドライバに伝達された信号各々の遅延時間だけ前記遅延モニタ回路に伝達されたクロック信号各々の遅延時間を制御することを特徴とする請求項１９に記載の同期範囲制御回路。
【請求項２１】
前記第１選択器によって選択されたクロック信号は、前記第２選択器によって選択されたクロック信号と同一の遅延時間を有することを特徴とする請求項２０に記載の同期範囲制御回路。
【請求項２２】
前記コントローラは、
前記フラグ信号が所定の回数だけ繰り返して生成されたか否かを検出し、前記フラグ信号が所定の回数だけ繰り返しで伝達された場合に、カウントアップ信号を発生する検出器と、
前記カウントアップに応答してカウントアップ動作を実行するカウンタと、
前記カウンタの出力に応答して前記選択信号を発生する選択信号発生器とを含むことを特徴とする請求項２０に記載の同期範囲制御回路。
【請求項２３】
前記カウンタは、前記正方向遅延回路の第１遅延クロック信号が活性化またはパワーオンリセット信号が活性化される場合にリセットされることを特徴とする請求項２２に記載の同期範囲制御回路。
【請求項２４】
前記カウンタがリセットされる場合に、最小遅延時間を有する第１及び第２遅延基準クロック信号が前記第１及び第２選択器を通じて選択されるように前記選択信号のうちの一つが活性化されることを特徴とする請求項２３に記載の同期範囲制御回路。
【請求項２５】
正方向遅延アレイの遅延クロック信号のうちの一つが基準クロック信号と同期したか否かを検出し、前記遅延クロック信号のうち少なくとも一つに応答して動作する同期範囲制御回路において、
前記基準クロック信号を順次に遅延させて複数の第１遅延基準クロック信号を発生する第１遅延手段と、
逆方向遅延アレイの出力クロック信号を順次に遅延させて複数の第２遅延基準クロック信号を発生する第２遅延手段と、
第１フラグ信号または第２フラグ信号が繰り返して伝達されたか否かを検出し、検出結果として複数の選択信号のうちの一つを活性化させる制御手段と、
前記活性化された選択信号に応答して前記第１遅延回路の第１遅延基準クロック信号のうちの一つを選択し、前記選択されたクロック信号を遅延モニタ回路の入力クロック信号として出力する第１選択手段と、
前記活性化された選択信号に応答して前記第２遅延回路の第２遅延基準クロック信号のうちの一つを選択し、前記選択されたクロック信号をクロックドライバの入力クロック信号として出力する第２選択手段とを含み、
前記同期範囲制御回路は、前記基準クロック信号を選択的に遅延させて前記基準クロック信号と内部クロック信号を同期させ、
前記正方向遅延アレイを通過するクロック信号の位相が前記基準クロック信号の位相より進んでいる場合に前記正方向遅延アレイの最終段の遅延クロック信号が第１フラグ信号として前記制御手段に伝達され、
前記基準クロック信号の位相が前記正方向遅延アレイを通過するクロック信号の位相より進んでいる場合に前記正方向遅延アレイの初段の遅延クロック信号が第２フラグ信号として前記制御手段に伝達されることを特徴とする同期範囲制御回路。
【請求項２６】
前記同期範囲制御回路は、前記正方向遅延アレイの遅延されたクロック信号が前記基準クロック信号に同期しない場合に、前記クロックドライバに伝達された信号各々の遅延時間だけ遅延モニタ回路に伝達されたクロック信号各々の遅延時間を制御することを特徴とする請求項２５に記載の同期範囲制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電子装置に関するものであり、さらに具体的には、外部クロック信号と同期されて動作する電子装置に関するものである。
【０００２】
【従来の技術】
ＣＭＯＳ集積回路技術の発達により集積回路の動作速度が急速に向上してきている。集積回路の動作速度の向上は集積回路を駆動するためのクロック信号の向上を要求し、これはクロック周波数の増加を意味する。クロック周波数が大きくなることによって発生する問題点のうち最も大きい問題点として、外部クロック信号と内部クロック信号との間にクロックスキューが生じることである。クロックスキューは集積回路の誤動作を引き起こすので、必ず解決すべきである。一般的に、クロックスキューを解決するためには、位相同期ループ回路（ｐｈａｓｅｌｏｃｋｅｄ  ｌｏｏｐ  ｃｉｒｃｕｉｔ：ＰＬＬ）や遅延同期ループ回路（ｄｅｌａｙ  ｌｏｃｋｅｄ  ｌｏｏｐ  ｃｉｒｃｕｉｔ）が使われている。しかし、そのような回路の短所は同期時間が長いことである。このような短所を解決するために、同期ミラー遅延回路が提案された。同期ミラー遅延回路は二サイクルで外部クロック信号と同期された内部クロック信号を生成する。
【０００３】
図１は従来の技術による同期ミラー遅延回路を示すブロック図であり、図２の（ａ）乃至（ｆ）は図１に示した内部クロック信号を発生する各ユニットの入力及び出力信号を示す波型図である。先ず。図１を参照すると、従来の技術による同期ミラー遅延回路はクロックバッファ回路１０、遅延モニタ回路（ｄｅｌａｙｍｏｎｉｔｏｒ  ｃｉｒｃｕｉｔ：ＤＭＣ）１２、正方向遅延アレイ（ｆｏｒｗａｒｄ  ｄｅｌａｙ  ａｒｒａｙ：ＦＤＡ）１４、ミラー制御回路（ｍｉｒｒｏｒ  ｃｏｎｔｒｏｌ  ｃｉｒｃｕｉｔ：ＭＣＣ）１６、逆方向遅延アレイ（ｂａｃｋｗａｒｄ  ｄｅｌａｙ  ａｒｒａｙ：ＢＤＡ）１８、クロックドライバ（ｃｌｏｃｋ  ｄｒｉｖｅｒ）２０、及びダミーロード（ｄｕｍｍｙ  ｌｏａｄ）２２を含む。
【０００４】
クロックバッファ回路１０は外部クロック信号ＣＬＫｅｘｔを受信し、単パルス形（ｏｎｅ−ｓｈｏｔ  ｐｕｌｓｅ  ｓｈａｐｅ）を有する入力クロック信号ＣＬＫｉｎを発生する。入力クロック信号ＣＬＫｉｎはクロックバッファ回路１０によって“Ｔｄ１”の遅延時間だけ遅延される。遅延モニタ回路１２はクロックバッファ回路１０からの入力クロック信号ＣＬＫｉｎを“Ｔｄ１＋Ｔｄ２”の遅延時間だけ遅延させる。正方向遅延アレイ１４は複数の直列連結された遅延ユニット（ｓｅｒｉａｌｌｙ−ｃｏｎｎｅｃｔｅｄ  ｄｅｌａｙ  ｕｎｉｔｓ）ＦＤ１−ＦＤｎを含み、複数の遅延クロック信号ＦＤＡ１〜ＦＤＡｎを出力する。正方向遅延アレイ１４の遅延ユニットは、図１に示したように、ミラー制御回路１６によって制御される。各遅延ユニットは同一の遅延時間を有するように設定され、ＮＡＮＤゲートとインバーターを利用して実現可能である。ミラー制御回路１６は複数の位相検出器ＰＤ１−ＰＤｎを含み、各位相検出器ＰＤｉ（ｉ＝１〜ｎ）はクロックバッファ回路１０からの入力クロック信号ＣＬＫｉｎと正方向遅延アレイ１４０内の対応する遅延ユニットＦＤｉからの遅延クロック信号ＦＤＡｉが供給される。各位相検出器ＰＤｉは入力されたクロック信号ＣＬＫｉｎ、ＦＤＡｉが同一の位相を有するか否かを検出する。すなわち、ミラー制御回路１６はクロックバッファ回路１０からの入力クロック信号ＣＬＫｉｎに対するサイクル遅延された、すなわち、一サイクルの位相差を有する遅延クロック信号ＦＤＡｉを検出する。これは正方向遅延アレイ１４の遅延時間が“Ｔｃｌｋ−（Ｔｄ１＋Ｔｄ２）”になることを意味する。逆方向遅延アレイ１８は複数の直列連結された遅延ユニットＢＤ１〜ＢＤｎを含み、各遅延ユニットＢＤｉは正方向遅延アレイ１４の各遅延ユニットと同一の遅延時間を有するように構成される。逆方向遅延アレイ１８の各遅延ユニットはＮＡＮＤゲートとインバーターを利用して実現可能である。クロックドライバ２０は逆方向遅延アレイ１８からのクロック信号ＢＤＡｏｕｔを“Ｔｄ２”の遅延時間だけ遅延させて内部クロック信号ＣＬＫｉｎｔを出力する。内部クロック信号ＣＬＫｉｎｔは外部クロック信号ＣＬＫｅｘｔと同一の位相を有する。ダミーロード２２は正方向遅延アレイ１４とミラー制御回路１６が逆方向遅延アレイ１８とダミーロード２０に対して対称的な構造を有するように追加されるロード（負荷）である。
【０００５】
従来の技術による同期ミラー遅延回路の動作を参照図面に基づいて以下詳細に説明される。
【０００６】
図２（ａ）に示したように、クロック信号ＣＬＫｅｘｔが外部から入力される時に、クロックバッファ回路１０は図２（ｂ）に示したように、入力クロック信号ＣＬＫｉｎを発生する。入力クロック信号ＣＬＫｉｎはクロックバッファ回路１０によって“Ｔｄ１”の遅延時間だけ遅延される。その次に、遅延モニタ回路１２は入力クロック信号ＣＬＫｉｎを“Ｔｄ１＋Ｔｄ２”の遅延時間だけ遅延させる。図２（ｃ）に示したように、クロック信号ＦＤＡｉｎは正方向遅延アレイ１４に入力される。正方向遅延アレイ１４は遅延ユニットＦＤ１〜ＦＤｎを通じてクロック信号ＦＤＡｉｎを順次に遅延させる。ミラー制御回路１６は入力クロック信号ＣＬＫｉｎを複数の遅延クロック信号ＦＤＡ１〜ＦＤＡｎと各々比較し、入力クロック信号の位相が同一な地点でパルス信号を発生する。例えば、ミラー制御回路１６からのパルス信号のうちいずれか一つはローレベルを有し、残りのパルス信号はハイレベルを有する。すなわち、ミラー制御回路１６はクロックバッファ回路１０からの入力クロック信号ＣＬＫｉｎに対するサイクル遅延された、すなわち一サイクルの位相差を有する遅延クロック信号ＦＤＡｉを検出する。そのように検出された遅延クロック信号ＦＤＡｉは逆方向遅延アレイ１８及びクロックドライバ２２を通じて内部クロック信号ＣＬＫｉｎｔとして出力される。
【０００７】
外部クロック信号ＣＬＫｅｘｔと内部クロック信号ＣＬＫｉｎｔが位相同期されるのにかかる総時間は（１）式で表現することができる。
Ｔ＿ｔｏｔ＝Ｔｄ１＋（Ｔｄ１＋Ｔｄ２）＋２{Ｔｃｌｋ−(Ｔｄ１＋Ｔｄ２)}＋Ｔｄ２＝２Ｔｃｌｋ  ・・・（１）
“Ｔｄ１”はクロックバッファ回路１０の遅延時間であり、“Ｔｄ１＋Ｔｄ２”は遅延モニタ回路１２の遅延時間であり、“Ｔｃｌｋ−（Ｔｄ１＋Ｔｄ２）”はミラー制御回路１６に提供される入力クロック信号ＣＬＫｉｎと正方向遅延アレイ１４を通過するクロック信号が位相同期される地点での正方向／逆方向遅延アレイ１４、１８の遅延時間である。“Ｔｄ２”はクロックドライバ２２の遅延時間である。（１）式からわかるように、内部クロック信号ＣＬＫｉｎｔは２サイクル後に、外部クロック信号ＣＬＫｅｘｔと同期される。すなわち、内部クロック信号ＣＬＫｉｎｔは、図２に示したように、ｎ番目の外部クロック信号ＣＬＫｅｘｔを基準にｎ＋２番目の外部クロック信号ＣＬＫｅｘｔに同期される。結果的に、外部クロック信号ＣＬＫｅｘｔが入力され、２サイクルの後に、外部クロック信号ＣＬＫｅｘｔと同期された内部クロック信号ＣＬＫｉｎｔが生成される。
【０００８】
一般的に、同期ミラー遅延回路の性能はジッタ（ｊｉｔｔｅｒ）と同期範囲（ｌｏｃｋｉｎｇ  ｒａｎｇｅ）によって決められる。同期ミラー遅延回路のジッタは外部クロック信号ＣＬＫｅｘｔと内部クロック信号ＣＬＫｉｎｔとの間の時間誤差を意味し、遅延アレイ１４、１８の各遅延ユニットの遅延時間以内の値を有する。同期ミラー遅延回路はオフループ形態の遅延ラインであるので、遅延ユニットの遅延時間以内のジッタ解像度を有する。同期ミラー遅延回路の同期範囲は入力クロック信号ＣＬＫｉｎと同期された遅延クロック信号ＦＤＡｉが正方向遅延アレイ１４を通じて検出される範囲を意味する。同期範囲とジッタは互いに相関関係を有している。例えば、同一の遅延ユニットの個数を利用して同期範囲を大きくしようとするとジッタが増加し、ジッタを減らそうとすると遅延ユニット個数が増加する。したがって、ジッタと同期範囲との間にはトレードオフが存在する。
【０００９】
ジッタが遅延ユニットの遅延時間内の値を有するので、ジッタを減らすためには、同一の同期範囲内でより多い遅延ユニットを使用してジッタ解像度を増加させなければならない。しかし、このような場合に、同期ミラー遅延回路の大きさが増加するという問題点が発生する。図１及び図２に示したように、同期ミラー遅延回路の同期範囲は“Ｔｃｌｋ−（Ｔｄ１＋Ｔｄ２）”になる。同期範囲を増やすためには、“Ｔｄ１”と“Ｔｄ２”を減らして“Ｔｃｌｋ−（Ｔｄ１＋Ｔｄ２）”の値を増加させるべきである。しかし、同一のジッタの大きさを維持するためには遅延ユニットの個数を増加させるべきである。そして、ジッタを減らすためには、“Ｔｃｌｋ−（Ｔｄ１＋Ｔｄ２）”の同期範囲がより多い遅延ユニットで実現されて遅延ユニットの解像度を増加させるべきである。
【００１０】
結論的に、同一の大きさのジッタを維持しつつ、同期範囲を広くするために、多数の遅延ユニットを使用すべきであるという問題点が生じる。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、例えば、可変可能な同期範囲を有する同期ミラー遅延回路を提供することである。
【００１２】
【課題を解決するための手段】
上述の目的を解決するための本発明の特徴によると、外部クロック信号に同期した内部クロック信号を発生するクロック発生回路が提供される。クロックバッファ回路は、前記外部クロック信号をバッファリングして基準クロック信号を発生し、遅延モニタ回路は、前記基準クロック信号を遅延させる。正方向遅延アレイは、前記遅延モニタ回路の出力クロック信号を正方向に順次に遅延させて複数の遅延クロック信号を発生し、ミラー制御回路は、前記複数の遅延クロック信号のうち前記基準クロック信号と同期したクロック信号を検出する。逆方向遅延アレイは、前記ミラー制御回路によって検出された遅延クロック信号を逆方向に遅延させ、クロックドライバは、前記逆方向遅延アレイの出力クロック信号を受け入れて前記内部クロック信号を発生する。同期範囲制御回路は、前記正方向遅延アレイの複数の遅延クロック信号のうち一部に応答して動作し、前記正方向遅延アレイの遅延クロック信号のうちいずれか一つが前記基準クロック信号と同期したか否かを検出する。ここで、前記同期範囲制御回路は、前記正方向遅延アレイの遅延クロック信号のうちいずれも前記基準信号と同期しない場合に、前記遅延モニタ回路に伝達されるクロック信号及び前記クロックドライバに伝達されるクロック信号の各遅延時間を同一に調節する。
【００１３】
この実施形態において、前記正方向遅延アレイを通過するクロック信号の位相が前記基準クロック信号の位相より進んでいる場合に、前記同期範囲制御回路は、前記遅延モニタ回路に伝達されるクロック信号及び前記クロックドライバに伝達されるクロック信号の各遅延時間を増加させる。
【００１４】
この実施形態において、前記基準クロック信号の位相が前記正方向遅延アレイを通過するクロック信号の位相より進んでいる場合に、前記同期範囲制御回路は、前記遅延モニタ回路に伝達されるクロック信号及び前記クロックドライバに伝達されるクロック信号の各遅延時間を減少させる。
【００１５】
この実施形態において、前記正方向遅延アレイの第１遅延クロック信号が繰り返して生成される場合に、前記同期範囲制御回路は、前記遅延モニタ回路に伝達されるクロック信号及び前記クロックドライバに伝達されるクロック信号の各遅延時間を増加させる。
【００１６】
この実施形態において、前記正方向遅延アレイの最終段の遅延クロック信号が繰り返して生成される場合に、前記同期範囲制御回路は、前記遅延モニタ回路に伝達されるクロック信号及び前記クロックドライバに伝達されるクロック信号の各遅延時間を減少させる。
【００１７】
この実施形態において、前記同期範囲制御回路は、前記基準クロック信号を順次に遅延させて複数の第１遅延基準クロック信号を発生する第１遅延回路と、前記逆方向遅延アレイの出力クロック信号を順次に遅延させて複数の第２遅延基準クロック信号を発生する第２遅延回路と、前記正方向遅延アレイの最終段の遅延クロック信号が繰り返して生成されたか否かを検出し、検出結果として複数の選択信号のうち一つを活性化させるコントローラと、前記活性化された選択信号に応答して前記第１遅延回路の第１遅延基準クロック信号のうち一つを選択し、前記選択されたクロック信号を前記遅延モニタ回路の入力クロック信号として出力する第１選択器と、前記活性化された選択信号に応答して前記第２遅延回路の第２遅延基準クロック信号のうち一つを選択し、前記選択されたクロック信号を前記クロックドライバの入力クロック信号として出力する第２選択器とを含む。
【００１８】
この実施形態において、前記第１選択器によって選択されたクロック信号は、前記第２選択器によって選択されたクロック信号と同一の遅延時間を有する。
【００１９】
この実施形態において、前記コントローラは、前記正方向遅延アレイの最終段の遅延クロック信号が所定の回数だけ繰り返して生成されたか否かを検出し、前記正方向遅延アレイの最終段の遅延クロック信号が所定の回数だけ繰り返して生成された場合にカウントアップ信号を発生する検出器と、前記カウントアップ信号に応答してカウントアップ動作を実行するカウンタと、前記カウンタの出力に応答して前記選択信号を発生する選択信号発生器とを含む。
【００２０】
この実施形態において、前記同期範囲制御回路は、前記基準クロック信号を順次に遅延させて複数の第１遅延基準クロック信号を発生する第１遅延回路と、前記逆方向遅延アレイの出力クロック信号を順次に遅延させて複数の第２遅延基準クロック信号を発生する第２遅延回路と、前記正方向遅延アレイの最終段の遅延クロック信号または第１遅延クロック信号が繰り返して生成されたか否かを検出し、検出結果として複数の選択信号のうち一つを活性化させるコントローラと、前記活性化された選択信号に応答して前記第１遅延回路の複数の第１遅延基準クロック信号のうち一つを選択し、前記選択されたクロック信号を前記遅延モニタ回路の入力クロック信号として出力する第１選択器と、前記活性化された選択信号に応答して前記第２遅延回路の複数の第２遅延基準クロック信号のうち一つを選択し、前記選択されたクロック信号を前記クロックドライバの入力クロック信号として出力する第２選択器とを含む。
【００２１】
この実施形態において、前記コントローラは、前記正方向遅延アレイの最終段の遅延クロック信号が所定の回数だけ繰り返して生成されたか否かを検出し、前記正方向遅延アレイの最終段の遅延クロック信号が所定の回数だけ繰り返して生成された場合に、カウントアップ信号を発生する第１検出器と、前記正方向遅延アレイの第１遅延クロック信号が所定の回数だけ繰り返して生成されたか否かを検出し、前記正方向遅延アレイの第１遅延クロック信号が所定の回数だけ繰り返して生成された場合にカウントダウン信号を発生する第２検出器と、前記カウントアップまたはカウントダウン信号に応答してカウントアップまたはカウントダウン動作を実行するカウンタと、前記カウンタの出力に応答して前記選択信号を発生する選択信号発生器とを含む。
【００２２】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００２３】
本発明の同期ミラー遅延回路は同期範囲を調節するために同期範囲回路を含む。正方向遅延アレイを通過するクロック信号の位相がミラー制御回路に入力されるクロック信号の位相より進んでいる場合に、同期範囲制御回路は正方向遅延アレイに入力されるクロック信号の位相が遅れるように同期範囲を制御する（またはクロック信号の遅延時間を増加させる）。正方向遅延アレイを通過するクロック信号の位相がミラー制御回路に入力されるクロック信号の位相より遅れている場合に、同期範囲制御回路は正方向遅延アレイに入力されるクロック信号の位相が進むように同期範囲を制御する（またはクロック信号の遅延時間を減らす）。このような制御方式によると、ジッタの大きさと遅延ユニットの個数を増加させることなしに、同期ミラー遅延回路の同期範囲変更することができる。これは以後詳細に説明する。
【００２４】
図３は本発明の好適な実施の形態の同期ミラー遅延回路を示すブロック図である。図３に示す同期ミラー遅延回路１００は、クロック信号を発生する回路として、クロックバッファ回路１１０、遅延モニタ回路ＤＭＣ１２０、正方向遅延アレイＦＤＡ１３０、ミラー制御回路ＭＣＣ１４０、逆方向遅延アレイＢＤＡ１５０、ダミーロード１６０、クロックドライバ１７０、及び同期範囲制御回路１８０を含む。
【００２５】
クロックバッファ回路１１０は、外部クロック信号ＣＬＫｅｘｔを受信し、単パルス形を有する入力クロック信号ＣＬＫｉｎを発生する。入力クロック信号ＣＬＫｉｎは、クロックバッファ回路１１０によって“Ｔｄ１”の遅延時間だけ遅延される。遅延モニタ回路１２０は、同期範囲制御回路１８０を通じてクロックバッファ回路１１０から出力される入力クロック信号ＣＬＫｉｎを“Ｔｄ１＋Ｔｄ２”の遅延時間だけ遅延させる。正方向遅延アレイ１３０は、複数の直列連結された遅延ユニットＦＤ１〜ＦＤｎを含み、複数の遅延クロック信号ＦＤＡ１〜ＦＤＡｎを出力する。正方向遅延アレイ１３０の遅延ユニットは、図３に示したように、ミラー制御回路１４０によって制御される。各遅延ユニットは、同一の遅延時間を有するように設定され、ＮＡＮＤゲートとインバーターを利用して実現可能である。
【００２６】
続けて、図３を参照すると、ミラー制御回路１４０は、複数の位相検出器ＰＤ１〜ＰＤｎを含み、各位相検出器ＰＤｉ（ｉ＝１〜ｎ）は、クロックバッファ回路１１０からの入力クロック信号ＣＬＫｉｎと正方向遅延アレイ１３０内の対応する遅延ユニットＦＤｉからの遅延クロック信号ＦＤＡｉが供給される。各位相検出器ＰＤｉは、入力されたクロック信号ＣＬＫｉｎ、ＦＤＡｉが同一の位相を有するか否かを検出する。すなわち、ミラー制御回路１４０は、クロックバッファ回路１１０からの入力クロック信号ＣＬＫｉｎに対して一サイクル遅延された、すなわち、一サイクルの位相差を有する遅延クロック信号ＦＤＡｉを検出する。逆方向遅延アレイ１５０は、複数の直列連結された遅延ユニットＢＤ１〜ＢＤｎを含み、各遅延ユニットＢＤｉは、正方向遅延アレイ１３０の各遅延ユニットと同一の遅延時間を有するように構成される。逆方向遅延アレイ１５０の各遅延ユニットは、ＮＡＮＤゲートとインバーターを利用して実現可能である。ダミーロード１６０は、正方向遅延アレイ１３０及びミラー制御回路１４０が逆方向遅延アレイ１５０及びダミーロード１６０に対して対称的な構造を有するように追加されるロードである。クロックドライバ１７０は、同期範囲制御回路１８０を通じて逆方向遅延アレイ１５０から出力されるクロック信号ＢＤＡｏｕｔを“Ｔｄ２”の遅延時間だけ遅延させて、外部クロック信号ＣＬＫｅｘｔと位相同期される内部クロック信号ＣＬＫｉｎｔを出力する。
【００２７】
先に説明した同期ミラー遅延回路のクロックバッファ回路１１０、遅延モニタ回路１２０、正方向遅延アレイ１３０、ミラー制御回路１４０、逆方向遅延アレイ１５０、ダミーロード１６０、及びクロックドライバ１７０の例が米国特許第６，２３９，６４１号公報に“Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ  Ｕｓｉｎｇ  Ｂｉｄｉｒｅｃｔｉｏｎａｌ  Ｄｅｌａｙ”（ａｓｓｉｇｎｅｄ  ｔｏ  Ｈｙｕｎｄａｉ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｉｎｄｕｓｔｒｉｅｓ  Ｃｏ．，Ｌｔｄ）として開示されており、この開示は参照により本書の開示の一部として組み込まれる。
【００２８】
図３に示した同期範囲制御回路１８０は、正方向遅延アレイ１３０から提供されるフラグ信号Ｆａｓｔ、Ｓｌｏｗに応答して、遅延モニタ回路１２０に入力されるクロック信号とクロックドライバ１７０に入力されるクロック信号の遅延時間を制御する。例えば、正方向遅延アレイ１３０を通過するクロック信号の位相がミラー制御回路１４０に入力されるクロック信号の位相より進んでいる場合、または正方向遅延アレイを通過するクロック信号の位相がミラー制御回路に入力されるクロック信号の位相より遅れている場合に、同期範囲制御回路１８０は、遅延モニタ回路１２０に入力されるクロック信号とクロックドライバ１７０に入力されるクロック信号の遅延時間を同一に増加／減少させる。
【００２９】
例えば、同期範囲制御回路１８０は、フラグ信号Ｆａｓｔ、Ｓｌｏｗに応答して、クロックバッファ１１０から出力される内部クロック信号ＣＬＫｉｎの遅延時間を調整し、調整された遅延時間を有するクロック信号ＣＬＫｉｎＤを遅延モニタ回路１２０に伝達する。この時に、逆方向遅延アレイ１６０から出力されるクロック信号ＢＤＡｏｕｔの遅延時間は、クロック信号ＣＬＫｉｎの遅延時間と同一の遅延時間を有するように同期範囲制御回路１８０を通じて調整される。
【００３０】
本発明の好適な実施の形態によると、正方向遅延アレイ１３０を通過するクロック信号の位相がミラー制御回路１４０に入力されるクロック信号の位相より進んでいる場合、または正方向遅延アレイを通過するクロック信号の位相がミラー制御回路に入力されるクロック信号の位相より遅れている場合において、ジッタの大きさと遅延ユニットの個数を増加させず、同期ミラー遅延回路の同期範囲を再調整することができる。
【００３１】
図４は図３に示した同期範囲制御回路を示すブロック図である。図４を参照すると、同期範囲制御回路１８０は、コントローラ１８１、第１遅延回路１８２、第１選択器１８３、第２遅延回路１８４、及び第２選択器１８５を含む。
【００３２】
第１遅延回路１８２は、クロックバッファ回路１１０からのクロック信号ＣＬＫｉｎを順次に遅延させて複数の遅延クロック信号ＣＬＫｉｎＤ＿ｉ（ここで、ｉ＝１〜８）を発生する。第２遅延回路１８４は、逆方向遅延アレイ１５０からのクロック信号ＢＤＡｏｕｔを順次に遅延させて複数の遅延クロック信号ＢＤＡｏｕｔＤ＿ｉを発生する。各遅延回路１８２、１８４は、図５に示したように、複数の単パルス発生器ＳＰで構成される。各単パルス発生器ＳＰは、図６に示したように連結されるインバーターＩＮＶ１０〜ＩＮＶ１５及びＮＡＮＤゲートＧ１０で構成されることができる。各単パルス発生器ＳＰがこの分野でよく知られた他の素子を利用して実現されることができることは自明である。
【００３３】
再び、図４を参照すると、コントローラ１８１は、正方向遅延アレイ１３０からのフラグ信号Ｆａｓｔ、Ｓｌｏｗに応答して動作し、フラグ信号Ｆａｓｔが所定の回数だけ生成されたか否かを、そしてフラグ信号Ｓｌｏｗが所定の回数だけ生成されるか否かを各々検出する。フラグ信号Ｆａｓｔが所定の回数（例えば、８回）だけ生成される場合に、コントローラ１８１は、クロック信号ＣＬＫｉｎ、ＢＤＡｏｕｔの遅延時間が増加するように選択信号ＳＥＬｉ（ここで、ｉ＝１〜８）のうち一つを活性化させる。フラグ信号Ｓｌｏｗが所定の回数（例えば、８回）だけ生成される場合に、コントローラ１８１は、クロック信号ＣＬＫｉｎ、ＢＤＡｏｕｔの遅延時間が減少するように選択信号ＳＥＬｉ（ここで、ｉ＝１〜８）のうち一つを活性化させる。選択信号ＳＥＬｉは、第１遅延回路１８２の出力信号ＣＬＫｉｎＤｉ及び第２遅延回路１８４の出力信号ＢＤＡｏｕｔＤｉに各々対応する。第１選択器１８３は、第１遅延回路１８２からの出力信号ＣＬＫｉｎＤｉを受け入れ、選択信号ＳＥＬｉのうち活性化される選択信号に対応する出力信号ＣＬＫｉｎＤｉを遅延モニタ回路１２０の入力クロック信号として選択する。第２選択器１８５は、第２遅延回路１８３からの出力信号ＢＤＡｏｕｔＤｉを受け入れ、選択信号ＳＥＬｉのうち活性化される選択信号に対応する出力信号ＢＤＡｏｕｔＤｉをクロックドライバ１７０の入力クロック信号として選択する。
【００３４】
図７は図４に示したコントローラを示すブロック図である。図７を参照すると、コントローラ１８１は、第１検出器１８６、第２検出器１８７、カウンタ１８８及び選択信号発生器１８９を含む。第１検出器１８６は、フラグ信号Ｓｌｏｗが所定の回数だけ生成されたか否かを検出する。フラグ信号Ｓｌｏｗが所定の回数だけ生成された場合に、第１検出器１８６はカウントアップ信号ＵＰを発生する。第２検出器１８７は、フラグ信号Ｆａｓｔが所定の回数だけ生成された場合に、第２検出器１８７はカウントダウン信号ＤＯＷＮを発生する。各検出器１８６、１８７は、図８に示したように連結されたバッファＢＵＦと三つのＴフリップフロップＴＦＦで構成される分周器を利用して実現され、フラグ信号Ｓｌｏｗ／Ｆａｓｔが８回生成されるごとにカウントアップ／ダウンＵＰ／ＤＯＷＮが生成される。各検出器１８６、１８７が他のロジックを利用して実現されることができることは、この分野の通常的な知識を持つ者に自明である。
【００３５】
再び、図７を参照すると、カウンタ１８８は、アップダウンカウンタであり、第１検出器１８６からのカウントアップ信号ＵＰに応答してカウントアップ動作を実行し、第２検出器１８７からのカウントダウン信号ＤＯＷＮに応答してカウントダウン動作を実行する。カウンタ１８８は、図９に示したように連結された三つのＯＲゲートＧ１１、Ｇ１２、Ｇ１３、三つのＴフリップフロップＴＦＦ、四つのＡＮＤゲートＧ１４、Ｇ１５、Ｇ１６、Ｇ１７、及び六つのインバーターＩＮＶ１６−ＩＮＶ２１で構成される。アップダウンカウンタ１８８が他のロジック構成で実現されることができることはこの分野の通常的な知識をもつ者に自明である。カウンタ１８８は、リセット信号Ｒｅｓｅｔによってリセットされる。例えば、リセット信号Ｒｅｓｅｔとして、この分野でよく知られたパワーオンリセット回路で生成されるパワーオンリセット信号を使用することができる。選択信号発生器１８９は、カウンタ１８８の出力に応答して選択信号ＳＥＬｉのうちいずれか一つを活性化させる。
【００３６】
この実施形態において、フラグ信号Ｓｌｏｗは、正方向遅延アレイ１３０の最後遅延ユニットＦＤｎから出力される遅延クロック信号であり、フラグ信号Ｆａｓｔは、正方向遅延アレイ１３０の第１遅延ユニットＦＤｎから出力される遅延クロック信号である。フラグ信号Ｓｌｏｗの繰り返しの生成は、正方向遅延アレイ１３０を通過するクロック信号の位相がミラー制御回路１４０に入力されるクロック信号の位相より進んでいることを意味する。このような状態は、正方向遅延アレイ１３０を通過するクロック信号の位相が遅れるようにすることによって解決される。すなわち、第１検出器１８でカウントアップ信号ＵＰが生成されることによって、選択信号発生器１８９は、カウンタ１８８の出力に応答して以前の遅延時間より増加されるように選択信号ＳＥＬｉを発生する。第１及び第２選択器１８３、１８５の各々は、そのように生成される選択信号ＳＥＬｉに応答して、以前の遅延時間より大きい遅延時間を有するクロック信号ＣＬＫｉｎＤｉ／ＢＤＡｏｕｔＤｉを選択する。一方、フラグ信号Ｆａｓｔの繰り返しの生成は、正方向遅延アレイ１３０を通過するクロック信号の位相がミラー制御回路１４０に入力されるクロック信号の位相より遅れていることを意味する。このような状態は、正方向遅延アレイ１３０を通過するクロック信号の位相を進めることによって解決される。すなわち、第２検出器１８７でカウントダウン信号ＤＯＷＮが生成されることによって、選択信号発生器１８９は、カウンタ１８８の出力に応答して以前の遅延時間より減少されるように選択信号ＳＥＬｉを発生する。第１及び第２選択器１８３、１８５の各々は、そのように生成される選択信号ＳＥＬｉに応答して、以前の遅延時間より少ない遅延時間を有するクロック信号ＣＬＫｉｎＤｉ／ＢＤＡｏｕｔＤｉを選択する。
【００３７】
図１０の（ａ）乃至（ｈ）と図１１の（ａ）乃至（ｈ）は、本発明の好適な実施の形態の同期ミラー遅延回路の動作タイミング図である。まず、正方向遅延アレイ１３０を通過するクロック信号の位相がミラー制御回路１４０に入力されるクロック信号の位相より進んでいる場合について、図１０の（ａ）乃至（ｈ）に示した動作タイミング図に基づいて同期ミラー遅延回路の動作を説明する。
【００３８】
先ず、外部クロック信号ＣＬＫｅｘｔは、クロックバッファ回路１１０を経由して二つの経路に伝達される。第１経路は、同期範囲制御回路１８０（具体的には、第１遅延回路及び第１選択器）、遅延モニタ回路１２０、及び正方向遅延アレイ１３０で構成される。第２経路は、ミラー制御回路１４０で構成される。第１経路において、クロックバッファ回路１１０からの内部クロック信号ＣＬＫｉｎは、同期範囲制御回路１８０の第１遅延回路１８２によって“Ｔｄ３”の遅延時間だけ、そして遅延モニタ回路１２０によって“Ｔｄ１＋Ｔｄ２”の遅延時間だけ遅延される。そのように遅延されたクロック信号ＦＤＡｉｎは、正方向遅延アレイ１３０の遅延ユニットＦＤ１〜ＦＤｎによって順次に遅延される。その次に、ミラー制御回路１４０は、各遅延ユニットによって遅延されたクロック信号がクロックバッファ回路１１０からの内部クロック信号ＣＬＫｉｎと一サイクルの位相差を有するか否かを検出する。もし、内部クロック信号ＣＬＫｉｎと一サイクルの位相差を有する遅延クロック信号（例えば、ＦＤＡ３）が検出されれば、それに対応する比較器（例えば、ＰＤ３）が遅延クロック信号ＦＤＡ３の伝達経路として決められる。伝達経路として決められた比較器ＰＤ３を通じて伝達される遅延クロック信号ＦＤＡ３は、逆方向遅延アレイ１５０、同期範囲制御回路１８０（具体的には、第２遅延回路１８４と第２選択器１８５）及びクロックドライバ１７０を通じて内部クロック信号ＣＬＫｉｎとして出力される。外部クロック信号ＣＬＫｅｘｔに同期される内部クロック信号ＣＬＫｉｎｔが生成されるのにかかる時間は（２）式で示す通りである。
Ｔ＿ｔｏｔ＝Ｔｄ１＋Ｔｄ３＋（Ｔｄ１＋Ｔｄ２）＋２｛Ｔｃｌｋ−（Ｔｄ１＋Ｔｄ２＋Ｔｄ３）｝＋Ｔｄ３＋Ｔｄ２＝２Ｔｃｌｋ・・・（２）
“Ｔｄ１”はクロックバッファ回路１１０の遅延時間であり、“Ｔｄ２”はクロックドライバ１７０の遅延時間である。“Ｔｄ３”は同期範囲制御回路１８０の第１遅延回路１８２の遅延時間であり、“Ｔｄ１＋Ｔｄ２”は遅延モニタ回路１２０の遅延時間である。“Ｔｃｌｋ−（Ｔｄ１＋Ｔｄ２＋Ｔｄ３）”は、ミラー制御回路１４０に提供される入力クロック信号ＣＬＫｉｎと正方向遅延アレイ１３０を通過するクロック信号が位相同期される地点での正方向／逆方向遅延アレイ１３０、１５０の遅延時間である。（２）式から分かるように、内部クロック信号ＣＬＫｉｎｔは、２サイクルの後に外部クロック信号ＣＬＫｅｘｔと同期される。すなわち、外部クロック信号ＣＬＫｅｘｔが入力されて２サイクルの後に、外部クロック信号ＣＬＫｅｘｔと同期された内部クロック信号ＣＬＫｉｎｔが生成される。
【００３９】
しかし、正方向遅延アレイ１３０を通過するクロック信号とミラー制御回路１４０に伝達される入力クロック信号ＣＬＫｉｎが同期されなければ、同期ミラー遅延回路が同期範囲を外れたと判断される。正方向遅延アレイ１３０を通過するクロック信号（ＦＤＡｉ、図１０（ｅ）に図示）の位相がミラー制御回路１４０に伝達される入力クロック信号（ＣＬＫｉｎ、図１０（ｂ）に図示）の位相より“Ｔ＿ｅａｒｌｙ”だけ進んでいる場合、正方向遅延アレイ１３０の最終段の遅延ユニットＦＤｎにおいてもクロック信号ＦＤＡｉ、ＣＬＫｉは同期されない。このような場合、外部クロック信号ＣＬＫｅｘｔと同期された内部クロック信号ＣＬＫｉｎｔは生成されない。このような非同期状態は、外部クロック信号ＣＬＫｅｘｔと内部クロック信号ＣＬＫｉｎｔとの間の遅延時間が“２Ｔｃｌｋ”より小さいために生じる。したがって、クロック信号ＦＤＡｉ、ＣＬＫｉｎが同期されるためには、遅延モニタ回路１２０に入力されるクロック信号ＣＬＫｉｎＤの遅延時間を増加させるべきである。これは次のような過程を通じて行われる。
【００４０】
正方向遅延アレイ１３０を通過するクロック信号の位相がミラー制御回路１４０に伝達される入力クロック信号の位相より進んでいる場合に、最終段の遅延ユニットＦＤｎの出力クロック信号ＦＤＡｎがフラグ信号Ｓｌｏｗとして同期範囲制御回路１８０に伝達される。同期範囲制御回路１８０のコントローラ１８１は、フラグ信号Ｓｌｏｗが所定の回数（例えば８回）だけ生成されたか否かを判別する。フラグ信号Ｓｌｏｗが所定の回数だけ生成されない場合に、遅延モニタ回路１２０に入力されるクロック信号ＣＬＫｉｎＤの遅延時間は変わらない。フラグ信号Ｓｌｏｗが所定の回数（例えば、８回）だけ生成されたか否かを判別することは、そのような非同期状態が温度またはノイズによって生じるか、実質的に同期範囲の変化によって生じるかを区別するためである。
【００４１】
もし、フラグ信号Ｓｌｏｗが所定の回数だけ生成されれば、同期範囲制御回路１８０のコントローラ１８１は、第１遅延回路１８２で生成されるクロック信号ＣＬＫｉｎＤ１〜ＣＬＫｉｎＤ８のうち、以前のクロック信号より大きい遅延時間を有するクロック信号が選択されるように選択信号ＳＥＬ１〜ＳＥＬ７のうちいずれか一つを活性化させる。遅延時間が増加されるクロック信号ＣＬＫｉｎＤＩ（すなわち、Ｔｄ３'の遅延時間を有するクロック信号、Ｔｄ３?Ｔｄ３'）は、遅延モニタ回路１２０を通じて正方向遅延アレイ１３０に伝達される。正方向遅延アレイ１３０は入力されるクロック信号ＣＬＫｉｎＤを順次に遅延させ、ミラー制御回路１４０は、各遅延ユニットによって遅延されたクロック信号がクロックバッファ回路１１０からの内部クロック信号ＣＬＫｉｎと一サイクルの位相差を有するか否かを検出する。もし、内部クロック信号ＣＬＫｉｎと一サイクルの位相差を有する遅延クロック信号（例えば、図１０（ｅ）に示したようなクロック信号）が検出されれば、それに対応する比較器ＰＤｉが遅延クロック信号ＦＤＡｉの伝達経路として決められる。伝達経路として決められた比較器ＰＤｉを通じて伝達される遅延クロック信号ＦＤＡｉは、逆方向遅延アレイ１５０、同期範囲制御回路１８０（具体的には、第２遅延回路１８４と第２選択器１８５）及びクロックドライバ１７０を通じて図１０（ｈ）に示したような内部クロック信号ＣＬＫｉｎｔとして出力される。
【００４２】
正方向遅延アレイ１３０を通過するクロック信号とミラー制御回路１４０に伝達される入力クロック信号ＣＬＫｉｎが同期されない場合に、同期範囲制御回路１８０は、正方向遅延アレイ１３０からのフラグ信号Ｓｌｏｗに応答して遅延モニタ回路１２０に入力されるクロック信号ＣＬＫｉｎＤとクロックドライバ１７０に入力されるクロック信号ＢＤＡｏｕｔＤの遅延時間を増加させる。結果的に、８サイクルの間、フラグ信号Ｓｌｏｗが繰り返して生成され、各クロック信号ＣＬＫｉｎ、ＢＤＡｏｕｔの遅延時間が再調整される。その次に、２サイクルの後に、先に説明のような過程を通じて、外部クロック信号ＣＬＫｅｘｔと同期された内部クロック信号ＣＬＫｉｎｔが生成される。
【００４３】
正方向遅延アレイ１３０の最終段の遅延ユニットＦＤｎを通過するクロック信号がミラー制御回路１４０に伝達される入力クロック信号ＣＬＫｉｎと同期される場合にも、フラグ信号Ｓｌｏｗが繰り返して生成される。これは、同期ミラー遅延回路が現在の同期範囲を外れる確立が高いことを意味する。これによって、同期ミラー遅延回路の同期範囲が安定された範囲に再調整される。
【００４４】
次いで、正方向遅延アレイ１３０を通過するクロック信号の位相がミラー制御回路１４０に入力されるクロック信号の位相より遅れている場合について、図１１の（ａ）乃至（ｈ）に示した動作タイミング図に基づいて同期ミラー遅延回路の動作を説明する。
【００４５】
正方向遅延アレイ１３０を通過するクロック信号の位相がミラー制御回路１４０に入力されるクロック信号の位相より遅れる場合は、正方向遅延アレイ１３０を通過するクロック信号とミラー制御回路１４０に伝達される入力クロック信号ＣＬＫｉｎが同期されない。例えば、図面に示したように、正方向遅延アレイ１３０を通過するクロック信号（ＦＤＡｉ、図１１（ｅ）に図示）の位相がミラー制御回路１４０に伝達される入力クロック信号（ＣＬＫｅｘｔ、図１１（ｂ）に図示）の位相より“Ｔ＿ｌａｔｅ”だけ遅れる場合、外部クロック信号ＣＬＫｅｘｔと同期された内部クロック信号ＣＬＫｉｎｔは生成されない。このような非同期状態は、外部クロック信号ＣＬＫｅｘｔと内部クロック信号ＣＬＫｉｎｔとの間の遅延時間が“２Ｔｃｌｋ”より大きいために生じる。したがって、クロック信号ＦＤＡｉ、ＣＬＫｉｎが同期されるためには、遅延モニタ回路１２０に入力されるクロック信号ＦＤＡｉｎＤの遅延時間を減少させるべきである。これは次のような過程を通じて行われる。
【００４６】
正方向遅延アレイ１３０を通過するクロック信号の位相がミラー制御回路１４０に伝達される入力クロック信号の位相より遅れる場合に、第１遅延ユニットＦＤ１の出力クロック信号ＦＤＡ１がフラグ信号Ｆａｓｔとして同期範囲制御回路１８０に伝達される。同期範囲制御回路１８０のコントローラ１８１は、フラグ信号Ｆａｓｔが所定の回数（例えば、８回）だけ生成されたか否かを判別する。フラグ信号Ｆａｓｔが所定の回数だけ生成されない場合に、遅延モニタ回路１２０に入力されるクロック信号ＣＬＫｉｎＤの遅延時間は変わらない。
【００４７】
もし、フラグ信号Ｆａｓｔが所定の回数だけ生成されれば、同期範囲制御回路１８０のコントローラ１８１は、第１遅延回路１８２で生成されるクロック信号ＣＬＫｉｎＤ１〜ＣＬＫｉｎＤ８のうち、以前のクロック信号より少ない遅延時間を有するクロック信号が選択されるように選択信号ＳＥＬ１〜ＳＥＬ７のうちいずれか一つを活性化させる。遅延時間が減少されるクロック信号ＣＬＫｉｎＤｉ（すなわち、Ｔｄ３'の遅延時間を有するクロック信号、Ｔｄ３＞Ｔｄ３'）は、遅延モニタ回路１２０を通じて正方向遅延アレイ１３０に伝達される。正方向遅延アレイ１３０は入力されるクロック信号ＦＤＡｉｎを順次に遅延させ、ミラー制御回路１４０は各遅延ユニットによって遅延されたクロック信号がクロックバッファ回路１１０からの内部クロック信号ＣＬＫｉｎと一サイクルの位相差を有するか否かを検出する。もし、内部クロック信号ＣＬＫｉｎと１サイクルの位相差を有する遅延クロック信号（例えば、図１１（ｅ）に示したようなクロック信号）が検出されれば、それに対応する比較器ＰＤｉが遅延クロック信号ＦＤＡｉの伝達経路として決められる。伝達経路として決められた比較器ＰＤｉを通じて伝達される遅延クロック信号ＦＤＡｉは、逆方向遅延アレイ１５０、同期範囲制御回路１８０（具体的には、第２遅延回路１８４と第２選択器１８５）及びクロックドライバ１７０を通じて図１０（ｈ）に示したような内部クロック信号ＣＬＫｉｎｔとして出力される。
【００４８】
正方向遅延アレイ１３０を通過するクロック信号とミラー制御回路１４０に伝達される入力クロック信号ＣＬＫｉｎが同期されない場合、同期範囲制御回路１８０は、正方向遅延アレイ１３０からのフラグ信号Ｆａｓｔに応答して遅延モニタ回路１２０に入力されるクロック信号ＣＬＫｉｎＤとクロックドライバ１７０に入力されるクロック信号ＢＤＡｏｕｔＤの遅延時間を減少させる。結果的に、８サイクルの間、フラグ信号Ｆａｓｔが繰り返して生成され、遅延時間が再調整される。その次に、２サイクルの後に、先に説明のような過程を通じて、外部クロック信号ＣＬＫｅｘｔと同期された内部クロック信号ＣＬＫｉｎｔが生成される。
【００４９】
正方向遅延アレイ１３０の第１遅延ユニットＦＤ１を通過するクロック信号がミラー制御回路１４０に伝達される入力クロック信号ＣＬＫｉｎと同期される場合にも、フラグ信号Ｆａｓｔが繰り返して生成される。これは同期ミラー遅延回路が現在の同期範囲を外れる確率が高いことを意味する。よって、同期ミラー遅延回路の同期範囲が安定された範囲に再調整される。
【００５０】
図１２は本発明の第２実施形態による同期範囲制御回路のコントローラを示すブロック図である。図１２を参照すると、本発明の第２実施形態によるコントローラ２００は、検出器２１０、カウンタ２２０、及び選択信号発生器２３０を含む。本発明の第２実施形態による同期範囲制御回路は、コントローラ２００の構成要素が第１実施形態と異なることを除いては、図４に示したことと同一に構成される。したがって、これに対する説明は省略する。
【００５１】
検出器２１０は、フラグ信号Ｓｌｏｗが所定の回数だけ生成されたか否かを検出する。フラグ信号Ｓｌｏｗが所定の回数だけ生成された場合に、検出器２１０はカウントアップＵＰを発生する。検出器２１０ｈは、図８に示したように連結されたバッファＢＵＦと三つのＴフリップフロップＴＦＦで構成される分周器を利用して実現され、フラグ信号Ｓｌｏｗが８回生成されるごとにカウントアップ信号ＵＰが生成される。カウンタ２２０は、３ビットアップカウンタ（３−ｂｉｔ  ｕｐ  ｃｏｕｎｔｅｒ）であり、検出器からのカウントアップ信号ＵＰに応答してカウントアップ動作を実行する。カウンタ２２０は、図１３に示したように連結された一つのＮＯＲゲートＧ１９、三つのＴフリップフロップＴＦＦ、三つのＮＡＮＤゲートＧ１８、Ｇ２０、Ｇ２１、及び三つのインバーターＩＮＶ２２−ＩＮＶ２４で構成される。アップカウンタ２２０が他のロジック構成で実現されることは、この分野の通常の知識を持つ者に自明である。カウンタ２２０は、リセット信号Ｒｅｓｅｔまたはフラグ信号Ｆａｓｔによってリセットされる。選択信号発生器２３０は、カウンタ１８８の出力に応答して選択信号ＳＥＬｉのうちいずれか一つを活性化させる。
【００５２】
本発明の第２実施形態による同期範囲制御回路において、フラグ信号Ｆａｓｔが入力される場合に、カウンタ２２０がリセットされ、これにより第１遅延回路１８２によって生成されるクロック信号ＣＬＫｉｎＤｉのうち最小遅延時間を有するクロック信号が選択される。第１実施形態による同期範囲制御回路の場合、クロック信号ＣＬＫｉｎＤの遅延時間は、フラグ信号Ｆａｓｔ、Ｓｌｏｗに従って徐々に減少、または増加する。一方、第２実施形態による同期範囲制御回路の場合、クロック信号ＦＤＡｉｎＤの遅延時間は、フラグ信号Ｓｌｏｗが生成される場合には徐々に増加される一方、フラグ信号Ｆａｓｔが生成される場合には最小遅延時間になる。このような点を除いては、同期範囲を調整する過程は、先の説明と実質的に同一に実行される。したがって、これに対する説明は省略する。第２実施形態による遅延時間制御方式は、十分な同期時間が保障され、決められたスペックより低速にシステムが動作するウェーハレベルテストに有用である。
【００５３】
以上で、本発明による回路の構成及び動作を上述の説明及び図面に基づいて図示したが、これは例を挙げて説明したことに過ぎない。本発明の技術的思想及び範囲を外れない範囲内で多様な変化及び変更が可能である。
【００５４】
【発明の効果】
上述のように、正方向遅延アレイに入力されるクロック信号の遅延時間を調整することによって、ジッタの大きさだけではなく、遅延ユニットの個数を増加させず、同期ミラー遅延回路の同期範囲を再調整することができる。
【図面の簡単な説明】
【図１】従来の技術による同期ミラー遅延回路のブロック図である。
【図２】図１に示した同期ミラー遅延回路の動作タイミング図である。
【図３】本発明の好適な実施の形態による同期ミラー遅延回路のブロック図である。
【図４】図３に示した同期範囲制御回路のブロック図である。
【図５】図４に示した第１遅延回路と第２遅延回路のブロック図である。
【図６】図５に示した単パルス発生器の望ましい実施形態を示す図である。
【図７】図４に示したコントローラのブロック図である。
【図８】図７に示した第１検出器と第２検出器のブロック図である。
【図９】図７に示したアップダウンカウンタの望ましい実施形態を示す図である。
【図１０】正方向遅延アレイを通過するクロック信号の位相がミラー制御回路に入力されるクロック信号の位相より進んでいる場合における本発明の好適な実施の形態による同期ミラー遅延回路の動作タイミング図である。
【図１１】正方向遅延アレイを通過するクロック信号の位相がミラー制御回路に入力されるクロック信号の位相より遅れている場合における本発明の好適な実施の形態による同期ミラー遅延回路の動作タイミング図である。
【図１２】本発明の第２実施形態による同期範囲制御回路のコントローラのブロック図である。
【図１３】図１２に示したカウンタの望ましい実施形態を示す図である。
【符号の説明】
１０，１１０  クロックバッファ回路
１２，１２０  遅延モニタ回路
１４，１３０  正方向遅延アレイ
１６，１４０  ミラー制御回路
１８，１５０  逆方向遅延アレイ
２０，１６０  ダミーロード
２２，１７０  クロックドライバ
１８０  同期範囲制御回路
１８６，１８７，２１０  検出器
１８８，２２０  カウンタ
１８９，２３０  選択信号発生器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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