(57)【特許請求の範囲】
【請求項１】
第１の２進データを３進データに変換するデコーダ部と、
前記デコーダ部に連結されて、前記３進データに対応するロジックレベルとして電源電圧、接地電圧、および電源電圧と接地電圧との中間電圧を生成する３ロジックデータ生成部と、
第１及び第２インバータからなり、前記３ロジックデータ生成部から出力される電圧を３ロジックデータとして入力し、第２の２進データ組を生成するデータ検出部であって、前記各インバータを構成するＰＭＯＳ及びＮＭＯＳトランジスタのサイズの比が互いに異なる、前記データ検出部と、
前記データ検出部からの前記第２の２進データ組を前記第１の２進データに復元するエンコーダ部であって、
前記データ検出部から出力される前記第２の２進データ組を反転させるインバータ部と、
前記データ検出部の出力及び前記インバータ部の出力を選択的に組み合わせて複数の出力を生成するとともに、前記複数の出力のうちの一つを利用して前記３ロジックデータの伝送状態を検出するデータ変換部と、
前記データ変換部の前記複数の出力を選択的に組み合わせて前記第１の２進データを出力するデータ出力部とを含むエンコーダ部と
を備えることを特徴とするデータ伝送装置。
【請求項２】
前記３ロジックデータ生成部は、
ソースが電源電圧端に連結され、前記電源電圧によって導通制御されるＰＭＯＳトランジスタ（ＰＭ１）と、
ソースが中間電圧端に連結され、ドレインが前記ＰＭＯＳトランジスタ（ＰＭ１）のドレインに共通接続され、前記中間電圧によって導通制御されるＮＭＯＳトランジスタ（ＮＭ１）と、
ドレインが接地電圧端に連結され、ソースが前記ＰＭＯＳトランジスタ（ＰＭ１）のドレインに共通接続され、前記接地電圧によって導通制御されるＮＭＯＳトランジスタ（ＮＭ２）と、
を備えることを特徴とする請求項１記載のデータ伝送装置。
【請求項３】
前記エンコーダ部は、前記３ロジックデータ検出部からの前記第２の２進データ組を入力し、該第２の２進データ組に基づいて３ロジックデータの伝送状態を検出するステート端子を有することを特徴とする請求項１記載のデータ伝送装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ伝送に関し、詳しくは、クロック速度を増加させることなくデータの伝送効率を増大させるデータ伝送装置に関する。
【０００２】
【従来の技術】
一般なデータ伝送方式においては、データのレベルを０（low)〜５(high)に設定して一度にローデータとハイデータの２進データを伝送するようにしている。通常、コンピューターの動作速度を決定するのはクロック信号である。この理由により、コンピューター設計者は一層速いクロック信号を求めてコンピューターの動作速度を向上させるための努力を注いでいる。同理由により、ＣＭＯＳトランジスタのロジックはデータプロセッシングシステムの製造に係る重要な技術になっている。
【０００３】
この種のＣＭＯＳトランジスタは低い電力損失を提供するが、更に効率よく動作させるためには低いバイアスレベルが要求される。これに対して、バイポーラトランジスタはＣＭＯＳトランジスタより多く電力を消費する。そして、ＣＭＯＳトランジスタが電圧に依存する反面、バイポーラトランジスタはドライブ回路から印加される電流に依存する。一般に、ＣＭＯＳトランジスタの動作は素子をターンオンさせるための電圧、つまりしきい電圧に依存する。このようなしきい電圧は通常、ＣＭＯＳからのクロックのスイング(swing)電圧により決定される。このようなスイング電圧はどれほど速く一クロック信号から次クロック信号に変換できるのかを決定するものであり、クロック信号の低レベルから高レベルに変換する上昇時間により決定される。フル(full)スイング電圧信号はロー電圧スイング信号よりも電力を多く消費する。更に、フルスイング電圧信号はノイズを誘発し、このノイズは電圧スイングの程度に比例する。更に、フルスイング電圧はクロックパルスの幅の歪曲を招く。このため、低電圧レベルでより一層高い周波数を提供するクロック発生回路が要求されている。
【０００４】
以下、添付図面を参照して従来のデータ伝送装置を説明する。
図１は従来技術のＣＭＯＳトランジスタの回路的構成図である。
図１に示すように、入力電圧（Ｖin）がＶtp＋ＶDD（Ｖtp＜０）より大きい場合にはＰＭＯＳトランジスタ（ＰＭ）はオフ状態になり、ＮＭＯＳトランジスタ（ＮＭ）は飽和(saturation)状態になる。ここで、ＶtpはＰＭＯＳトランジスタ（ＰＭ）のしきい電圧を意味する。よって、ＮＭＯＳトランジスタのみがターンオンされ、出力(output)は接地電圧（ＶSS）となる。そして、入力電圧（Ｖin）がしきい電圧（ＶT ）より小さい場合にはＮＭＯＳトランジスタはオフ状態になり、ＰＭＯＳトランジスタは飽和状態になる。これにより、ＰＭＯＳトランジスタのみがターンオンされ、出力は電源電圧（ＶDD）となる。一方、入力電圧（Ｖin）がＮＭＯＳトランジスタのしきい電圧（Ｖtn）より大きく且つＶtp＋ＶDDより小さい場合にはＰＭＯＳ及びＮＭＯＳトランジスタが全て不飽和(nonsaturation)状態になり、同じ電流が流れる地点で電圧が決定される。
【０００５】
結果的に、入力電圧がハイレベルであれば出力はローレベルとなり、入力電圧がローレベルであれば出力がハイレベルとなるため、２進データの伝送が可能になる。
【０００６】
図２は従来技術の他の実施形態であり、これは米国特許第５、５３９、３３３号に開示されているＬＶＤＳ(Low Voltage Differential clock Signal) の回路図である。
【０００７】
図２はドライバ(driver)回路とレシーバ(receiver)回路との間のインタコネクション(interconnection) を説明するための図である。
ドライバ回路は、ディファレンシァルクロック信号であるＩＮ１とＩＮ２を入力した後、これをレシーバ回路へ伝送するための適当な信号に処理する。すなわち、ドライバ回路は、ディファレンシァルクロック信号（ＩＮ１、ＩＮ２）を入力し、データプロセッシングシステム内の別の回路が使用可能となるようにディファレンシァルクロック信号を低電圧ディファレンシァル信号に変換した後、出力端（ＯＵＴ１、ＯＵＴ２）を経てレシーバ回路へ伝送する。ここで、ドライバ回路及びレシーバ回路は全てＣＭＯＳ技術にて具現する。
【０００８】
レシーバ回路の抵抗（ＲT ）はドライバ回路とレシーバ回路との間の伝送ライン２のキャパシタンスとインダクタンスをマッチング(matching)させるためのものである。レシーバ回路は、ドライバ回路から変換されて出力される低電圧ディファレンシァル信号を入力し、別の回路（図示せず）で使用可能な多種の周波数に変換する。
【０００９】
このような従来のデータ伝送装置は、データ伝送時に伝送ライン２間の電圧差が大きい場合、ＲＣ時定数により遅延時間(delay time)が発生して、２つの電圧の差を利用して差動増幅器により電圧が復元される。
【００１０】
図３は図２に係る２つの伝送データの波形図であり、１．１Ｖを基準として約１Ｖ程度の差を有する信号を送ることが判る。
一方、図４はこのデータ伝送装置を液晶表示装置に適用した一実施形態を示す図である。
【００１１】
同図に示すように、液晶表示装置は、大きくＬＣＤパネル４１と、ＬＣＤパネル４１の周辺に構成されたソースドライバ４３及びゲートドライバ４５とから構成される。そして、液晶表示装置は、ソースドライバ４３及びゲートドライバ４５を制御するコントローラ４７をも含む。
【００１２】
コントローラ４７はゲートドライバ４５へコントロール信号を伝送し、ソースドライバ４３にはコントロール信号と、各々の映像信号（Ｒ、Ｇ、Ｂ）当たり６ビット乃至８ビットのデータを伝送する。すなわち、各映像信号が６ビットの場合には全部で１８ビットがソースドライバ４３へ出力され、８ビットの場合には全部で２４ビットが出力される。
【００１３】
一般に、コントローラ４７からソースドライバ４３へＲ、Ｇ、Ｂデータが伝送されるが、解像度が高くなればなるほど、一度に２チャネルずつＲ、Ｇ、Ｂデータを伝送する場合が発生する。一度に２チャネルずつＲ、Ｇ、Ｂデータを伝送すると、コントローラ４７からソースドライバ４３へデータを伝送するために必要な伝送ラインの数は最小３６ラインから最大４８ラインになる。
【００１４】
【発明が解決しようとする課題】
しかし、上記のような従来のデータ伝送装置は以下の問題点があった。
（１）  ＣＭＯＳを使用してデータの伝送速度を高めると、データ伝送による電力消費の増加及びＥＭＩ(Electro Magnetic Interface)の増加をもたらす。このため、ＣＭＯＳの処理速度によりデータの伝送速度を高めるには限界があった。
【００１５】
（２）  ＬＶＤＳを用いる場合は、データ伝送のために２本の伝送ラインを使用し、データの伝送効率を高めるためには一般的なＣＭＯＳの動作クロック速度よりも速く動作しなければならない。更に、既存の他のＣＭＯＳインタフェースとの互換性を有していない。このため、速く動作する信号を受信するためには内部的に速く動作するクロック信号生成するための付加的なＰＬＬ(Phase Lock Loop)が必要であり、回路構成が複雑となる。
【００１６】
（３）  ＬＣＤに適用する場合に伝送ラインの数が増加し、多数の伝送ラインにより信号の歪曲が発生することがある。
本発明は上記の問題点を解決するためになされたものであり、その目的とするところは、データの伝送効率を大幅に向上させるに適したデータ伝送装置を提供することにある。
【００１７】
【課題を解決するための手段】
上記の目的を達成するために請求項１に記載のデータ伝送装置は、第１の２進データを３進データに変換するデコーダ部と、前記デコーダ部に連結されて、前記３進データに対応するロジックレベルとして電源電圧、接地電圧、および電源電圧と接地電圧との中間電圧を生成する３ロジックデータ生成部と、第１及び第２インバータからなり、前記３ロジックデータ生成部から出力される電圧を３ロジックデータとして入力し、第２の２進データ組を生成するデータ検出部であって、前記各インバータを構成するＰＭＯＳ及びＮＭＯＳトランジスタのサイズの比が互いに異なる、前記データ検出部と、前記データ検出部からの前記第２の２進データ組を前記第１の２進データに復元するエンコーダ部であって、前記データ検出部から出力される前記第２の２進データ組を反転させるインバータ部と、前記データ検出部の出力及び前記インバータ部の出力を選択的に組み合わせて複数の出力を生成するとともに、前記複数の出力のうちの一つを利用して前記３ロジックデータの伝送状態を検出するデータ変換部と、前記データ変換部の前記複数の出力を選択的に組み合わせて前記第１の２進データを出力するデータ出力部とを含むエンコーダ部とを備えることを要旨とする。
【００１８】
請求項２に記載の発明は、請求項１記載のデータ伝送装置において、前記３ロジックデータ生成部は、ソースが電源電圧端に連結され、前記電源電圧によって導通制御されるＰＭＯＳトランジスタ（ＰＭ１）と、ソースが中間電圧端に連結され、ドレインが前記ＰＭＯＳトランジスタ（ＰＭ１）のドレインに共通接続され、前記中間電圧によって導通制御されるＮＭＯＳトランジスタ（ＮＭ１）と、ドレインが接地電圧端に連結され、ソースが前記ＰＭＯＳトランジスタ（ＰＭ１）のドレインに共通接続され、前記接地電圧によって導通制御されるＮＭＯＳトランジスタ（ＮＭ２）とを備えることを要旨とする。
【００１９】
請求項３に記載の発明は、請求項１記載のデータ伝送装置において、前記エンコーダ部は、前記３ロジックデータ検出部からの前記第２の２進データ組を入力し、該第２の２進データ組に基づいて３ロジックデータの伝送状態を検出するステート端子を有することを要旨とする。
【００２０】
【発明の実施の形態】
以下、本発明のデータ伝送装置を添付図面に基づき説明する。
まず、本発明はデータのレベルを３つにして伝送効率を向上するようにしており、３つの２進データを表現可能な組み合わせの数は８、２つの３進データが表現可能な組み合わせの数は９なので、３つの２進データを２つの３進データに変換することが可能である（図１０参照）。すなわち、２進データを３ロジックデータに変更することにより、データの伝送効率をほぼ５０％位アップさせることができる。
【００２１】
データを変換するためには、３つの２進データが有し得る組み合わせの数は８、且つ２つの３進データが有し得る組み合わせの数が９なので、これら間には順に従って組合せをした際９個の組合せが作られる（この際、手順が非順次の場合には9 Ｃ8 ＝９！＝３６２，８８０個である）
図５は本発明のデータ伝送装置の構成ブロック図である。データ伝送装置は、デコーダ部５１、３ロジックデータ生成部５３、３ロジックデータ検出部５５及びエンコーダ部５７を備える。デコーダ部５１は、３つの２進データ（Ａ、Ｂ、Ｃ）を入力して出力データｔ１Ｌ、ｔ１Ｃ、ｔ１Ｈ、ｔ２Ｌ、ｔ２Ｃ、ｔ２Ｈを生成する。３ロジックデータ生成部５３は、デコーダ部５１からの出力データを入力し、３ロジックデータを生成する。３ロジックデータ検出部５５は、３ロジックデータを検出して出力データＯＵＴｔ１、ＯＵＴｔ２を出力する。エンコーダ部５７は、３ロジックデータ検出部５５からの出力データを入力し、本来の２進データに変換する。
【００２２】
３ロジックデータ生成部５３は、図６に示すように、電源電圧（ＶDD）の伝送のためのＰＭＯＳ（ＰＭ１）と、ＶDD／２の伝送のためのＮＭＯＳ（ＮＭ１）と、接地電圧（ＶSS）の伝送のためのＮＭＯＳ（ＮＭ２）とから構成される。
【００２３】
まず、接地電圧を出力するためにはＰＭＯＳトランジスタ（ＰＭ１）とＮＭＯＳトランジスタ（ＮＭ１）がオフ状態となうように、ＰＭＯＳトランジスタ（ＰＭ１）のゲート入力信号とＮＭＯＳトランジスタ（ＮＭ１）のゲート入力信号はそれぞれハイ（Ｈ）、ロー（Ｌ）に設定される。そして、ＮＭＯＳトランジスタ（ＮＭ２）は飽和状態(saturation)であり且つ接地電圧を出力端に送るように、そのゲート入力信号はロー（Ｌ）に設定される。同様にして、ＶDD／２の電圧を出力するためにはＮＭＯＳ（ＮＭ１）のみが飽和状態となり、残りのＰＭＯＳ（ＰＭ１）及びＮＭＯＳ（ＮＭ２）はオフ状態となるように、それぞれのゲート入力信号はＨ、Ｈ、Ｌに設定される。又、ＶDDの電圧を出力するためにはＰＭＯＳのみが飽和状態となり、残りのＮＭＯＳ（ＮＭ１、ＮＭ２）はオフ状態となるように、各ゲート入力信号はＬ、Ｌ、Ｌに設定される。
【００２４】
このように、３ロジックデータ生成部５３が３ロジックデータに変換して出力すると３ロジックデータ検出部５５はＯＵＴｔ１、ＯＵＴｔ２に出力する。３ロジックデータ検出部５５の構成は次の通りである。
【００２５】
図７は本発明のデータ伝送装置の３ロジックデータ検出部５５の回路図である。同図に示すように、本発明に係る３ロジックデータ検出部５５は２つのインバータ（ＩＮＴ１、ＩＮＴ２）から構成されるが、各インバータを構成しているＰＭＯＳ及びＮＭＯＳのサイズの比を互いに異なるように設計されている。
【００２６】
もし、２つのインバータ（ＩＮＴ１、ＩＮＴ２）のうち、ＰＭＯＳトランジスタがＮＭＯＳトランジスタより大きなインバータである場合には、入力電圧が２．５Ｖより小さい電圧の時に出力が変わり、ＮＭＯＳトランジスタがＰＭＯＳトランジスタより大きな場合には２．５Ｖより大きい電圧の時に出力値が変わるようになる。例えば、入力が０〜１Ｖ程度の場合には２つのインバータ（ＩＮＴ１、ＩＮＴ２）の出力は共にハイ（Ｈ）であり、入力が２〜３Ｖ程度の場合にはＰＭＯＳトランジスタがＮＭＯＳトランジスタより大きなインバータ（ＩＮＴ１）はロー（Ｌ）を、且つＮＭＯＳトランジスタがＰＭＯＳトランジスタより大きなインバータ（ＩＮＴ２）はハイ（Ｈ）を出力する。又、入力が４〜５Ｖ程度の場合には２つのインバータ（ＩＮＴ１、ＩＮＴ２）の出力は共にロー（Ｌ）である。結果的に、入力値の状態に基づいて３つの状態を検出することが可能である。このように、入力状態に基づく出力値を図８のテーブル図に示した。
【００２７】
一方、図９は本発明に係るデコーダ部５１の回路図であり、図１０のテーブルに従って３ロジックデータ生成部５３に出力データを出力する。
本発明のデコーダ部５１は、図９に示すように、入力端（ｉｎＡ、ｉｎＢ、ｉｎＣ）に分岐接続され、入力信号を反転させるインバータ（ＩＮＴ３、ＩＮＴ４、ＩＮＴ５）と、入力信号及びインバータの出力信号を選択的に組合せて入力信号のレベルを変換するレベル変換部５１ａと、レベル変換部５１ａの出力を選択的に組合せて、変換データを３ロジックデータ生成部５３へ出力するレベル出力部５１ｂとから構成される。
【００２８】
レベル変換部５１ａは８つの論理ゲートから構成される。８つの論理ゲートは３つの入力信号の組み合わせに対応している。
８つの論理ゲートのうち第１論理ゲートには３つの入力信号（Ａ、Ｂ、Ｃ）が入力され、第２論理ゲートにはＡ、Ｂ信号、Ｃの反転信号が入力される。第３論理ゲートにはＡ、Ｃ信号、Ｂの反転信号が入力され、第４論理ゲートにはＡ信号、Ｂ、Ｃの反転信号が入力される。第５論理ゲートにはＡの反転信号、Ｂ、Ｃ信号が入力され、第６論理ゲートにはＡ、Ｃの反転信号、Ｂ信号が入力される。第７論理ゲートにはＡ、Ｂの反転信号、Ｃ信号が入力され、第８論理ゲートにはＡ、Ｂ、Ｃの反転信号が入力される。
【００２９】
レベル出力部５１ｂは６つの論理ゲートから構成される。第１論理ゲート（ＮＡＮＤ９）にはレベル変換部５１ａの第６、第７、第８論理ゲートの出力信号が入力され、第２論理ゲート（ＮＡＮＤ１０）にはレベル変換部５１ａの第３、第４、第５論理ゲートの出力信号が入力される。第３論理ゲート（ＮＡＮＤ１１）には第１、第２論理ゲートの出力信号が入力され、第４論理ゲート（ＮＡＮＤ１２）には第２、第５、第８論理ゲートの出力信号が入力される。第５論理ゲート（ＮＡＮＤ１３）には第１、第４、第７論理ゲートの出力信号が入力され、第６論理ゲート（ＮＡＮＤ１４）には第３、第６論理ゲートの出力信号が入力される。
【００３０】
第１、第４論理ゲート（ＮＡＮＤ９、ＮＡＮＤ１２）はローレベルの信号ｔ１Ｌ、ｔ２Ｌを出力し、第２、第５論理ゲート（ＮＡＮＤ１０、ＮＡＮＤ１３）は中間レベルの信号ｔ１Ｃ、ｔ２Ｃを出力する。そして、第３、第６論理ゲート（ＮＡＮＤ１１、ＮＡＮＤ１４）はハイレベルの信号ｔ１Ｈ、ｔ２Ｈを出力する。又、第３、第６論理ゲート（ＮＡＮＤ１１、ＮＡＮＤ１４）の出力端にはインバータ（ＩＮＴ６、ＩＮＴ７）がそれぞれ接続される。
【００３１】
このようにして構成されるデコーダ部５１は、３つの２進データを入力し、次段の３ロジック生成部で３ロジックデータを形成できるようにその３つの２進データを変換して出力する。３ロジックデータ生成部５３は、デコーダ部５１から出力される出力データｔ１Ｌ、ｔ１Ｃ、ｔ１Ｈ、ｔ２Ｌ、ｔ２Ｃ、ｔ２Ｈを入力し、３ロジックデータ（Ｈ、Ｃ、Ｌ）を生成して次段の３ロジックデータ検出部５５へ出力する。３ロジックデータ検出部５５は、３ロジックデータ生成部５３から出力される３ロジックデータ（Ｈ、Ｃ、Ｌ）を図８に示すようなテーブルに従って２進データ組（ｔ１１、ｔ１２、ｔ２１、ｔ２２）を生成し、次段のエンコーダ部５７に出力する。
【００３２】
エンコーダ部５７の構成を図１１に示す。
図１１に示すように、本発明のエンコーダ部５７は、３ロジックデータ検出部５５から出力される２進データ組を反転させるインバータ部５７ａと、３ロジックデータ検出部５５の出力及びインバータ部５７ａの出力を選択的に組合せて出力するデータ変換部５７ｂと、データ変換部５７ｂの出力を選択的に組合せて２進データを出力するデータ出力部５７ｃとから構成される。
【００３３】
図１１に示したステート(state) 端子は、３ロジックデータ検出部５５の出力が全て「０」である場合に、伝送エラーと判定してエラーを検出する部分である。すなわち、３ロジックデータ検出部５５の出力が全て「０」である場合は、３ロジックデータ生成部５３から伝送されてきたデータがＨＨなので、ステート端子からエラー検出信号が出力される。このように、エンコーダ部５７は、３ロジックデータ生成部５３から２進データ（Ｌ又はＨ）が出力された場合に２進データ（Ｈ又はＬ）を出力する。結果的に、エンコーダ部５７は２進データと３ロジックデータ検出部５５からの３ロジックデータとを全部入力可能なので、既存回路との互換性を高め得る。
【００３４】
上述した本発明のデータ伝送装置を適用した一実施形態を添付図面に基づき説明する。
図１２は本発明のデータ伝送装置を用いた液晶表示装置の構成図である。
【００３５】
図１２の構成は、図４の構成と比較してコントローラ４７からソースドライバ４３にデータを伝送するための伝送ラインの数が著しく減少されている。本発明のデータ伝送装置によれば、ラインの数が１／３程度減少されているので、一度に２つのチャネルずつＲ、Ｇ、Ｂデータを伝送する場合であっても、最小２４ラインから最大３２ラインのみが必要になる。
【００３６】
同図に示すように、本発明のデータ伝送装置を用いた液晶表示装置によって、コントローラ４７からソースドライバ４３へデータを伝送するためのデータ伝送ラインの数が、従来に比べて１／３程度減少している。この伝送ラインの数が減少することにより、コントローラ４７のピン数及びソースドライバ４３の入力ピン数を減少することができる。
【００３７】
【発明の効果】
請求項１、２の発明によれば、２進データを電源電圧レベル、接地電圧レベル、又は電源電圧と接地電圧との中間レベルを有する３ロジックデータに変換することにより、データ伝送時に必要となる伝送ライン数を減少することができ、よって、データの伝送効率がアップする。
【００３８】
請求項３の発明によれば、エンコーダ部にステートピンを構成してデータの伝送状態を検出することにより、データ伝送によるエラーの可否を判断することができる。
【図面の簡単な説明】
【図１】一般的なＣＭＯＳトランジスタの回路図。
【図２】従来技術のＬＶＤＳ(Low Voltage Differential clock Signal)の回路図。
【図３】図２のＬＶＤＳにおける伝送データの波形図。
【図４】従来技術を液晶表示装置に適用した一実施形態を説明するための構成図。
【図５】本発明の一実施形態のデータ伝送装置のブロック図。
【図６】図６のデータ伝送装置の３ロジックデータ生成部の構成図。
【図７】図６のデータ伝送装置の３ロジックデータ検出部の構成図。
【図８】図６の３ロジックデータ検出部の論理表。
【図９】図６のデータ伝送装置のデコーダ部の回路的構成図。
【図１０】図６の３ロジックデータ生成部の論理表。
【図１１】図６のデータ伝送装置のエンコーダ部の回路的構成図。
【図１２】本発明のデータ伝送装置を適用した一実施形態の液晶表示装置のブロック図。
【符号の説明】
５１…デコーダ部
５３…３ロジックデータ生成部
５５…３ロジックデータ検出部
５７…エンコーダ部
【図１】
0004036983.tif 000002
【図２】
0004036983.tif 000003
【図３】
0004036983.tif 000004
【図４】
0004036983.tif 000005
【図５】
0004036983.tif 000006
【図６】
0004036983.tif 000007
【図７】
0004036983.tif 000008
【図８】
0004036983.tif 000009
【図９】
0004036983.tif 000010
【図１０】
0004036983.tif 000011
【図１１】
0004036983.tif 000012
【図１２】
0004036983.tif 000013