(57)【特許請求の範囲】
【請求項１】
電源電圧Ｖｄｄ１の電源と、電源電圧Ｖｄｄ２の電源と、電源電圧Ｖｓｓの電源と、第１の入力端子と、第２の入力端子と、出力端子と、４つのＰチャンネル型ＴＦＴと、４つのＮチャンネル型ＴＦＴとを有し、
第１のＰチャンネル型ＴＦＴのソースは、前記電源電圧Ｖｄｄ２の電源に接続され、
前記第１のＰチャンネル型ＴＦＴのドレインは、第２のＰチャンネル型ＴＦＴのソースに接続され、
前記第２のＰチャンネル型ＴＦＴのドレインは、第１のＮチャンネル型ＴＦＴのドレインに接続され、
前記第１のＮチャンネル型ＴＦＴのソースは、第２のＮチャンネル型ＴＦＴのドレインに接続され、
前記第２のＮチャンネルＴＦＴのソースは、前記電源電圧Ｖｓｓの電源に接続され、
第３のＰチャンネル型ＴＦＴのソースは、前記電源電圧Ｖｄｄ２の電源に接続され、
前記第３のＰチャンネル型ＴＦＴのドレインは、第４のＰチャンネル型ＴＦＴのソースに接続され、
前記第４のＰチャンネル型ＴＦＴのドレインは、第３のＮチャンネル型ＴＦＴのドレインに接続され、
前記第３のＮチャンネル型ＴＦＴのソースは、第４のＮチャンネル型ＴＦＴのドレインに接続され、
前記第４のＮチャンネル型ＴＦＴのソースは、前記電源電圧Ｖｓｓの電源に接続され、
前記第１のＮチャンネル型ＴＦＴのゲイトおよび前記第３のＮチャンネル型ＴＦＴのゲイトは、前記電源電圧Ｖｄｄ１の電源に接続され、
前記第２のＰチャンネル型ＴＦＴのゲイトおよび前記第２のＮチャンネル型ＴＦＴのゲイトは、前記第１の入力端子に接続され、
前記第４のＰチャンネル型ＴＦＴのゲイトおよび前記第４のＮチャンネル型ＴＦＴのゲイトは、前記第２の入力端子に接続され、
前記第１のＰチャンネル型ＴＦＴのゲイトは、前記第４のＰチャンネル型ＴＦＴのドレインおよび前記第３のＮチャンネル型ＴＦＴのドレインに接続され、
前記第３のＰチャンネル型ＴＦＴのゲイトは、第２のＰチャンネル型ＴＦＴのドレインおよび前記第１のＮチャンネル型ＴＦＴのドレインに接続され、
前記第３のＰチャンネル型ＴＦＴのゲイトの電位が前記出力端子に出力され、
前記電源電圧は、Ｖｄｄ２＞Ｖｄｄ１＞Ｖｓｓの関係を満たすレベルシフタを備えた表示装置の駆動回路。
【請求項２】
前記４つのＰチャンネル型ＴＦＴおよび前記４つのＮチャンネル型ＴＦＴは、エンハンスメント型ＴＦＴであることを特徴とする請求項１に記載のＣＭＯＳ回路を備えた表示装置の駆動回路。
【請求項３】
前記第１のＮチャンネル型ＴＦＴおよび前記第２のＮチャンネル型ＴＦＴは、同一半導体層に形成されていることを特徴とする請求項１または請求項２に記載の表示装置の駆動回路。
【請求項４】
前記第３のＮチャンネル型ＴＦＴおよび前記第４のＮチャンネル型ＴＦＴは、同一半導体層に形成されていることを特徴とする請求項１乃至請求項３のいずれか一項に記載の表示装置の駆動回路。
【請求項５】
前記第２のＰチャンネル型ＴＦＴは、２つのゲイト電極を有していることを特徴とする請求項１乃至請求項４のいずれか一項に記載の表示装置の駆動回路。
【請求項６】
前記第４のＰチャンネル型ＴＦＴは、２つのゲイト電極を有していることを特徴とする請求項１乃至請求項５のいずれか一項に記載の表示装置の駆動回路。
【請求項７】
電源電圧Ｖｄｄの電源と、電源電圧Ｖｓｓの電源と、第１の入力端子と、第２の入力端子と、出力端子と、４つのＰチャンネルエンハンスメント型ＴＦＴと、２つのＮチャンネルデプレッション型ＴＦＴと、２つのＮチャンネルエンハンスメント型ＴＦＴとを有し、
第１のＰチャンネルエンハンスメント型ＴＦＴのソースは、前記電源電圧Ｖｄｄの電源に接続され、
前記第１のＰチャンネルエンハンスメント型ＴＦＴのドレインは、第２のＰチャンネルエンハンスメント型ＴＦＴのソースに接続され、
前記第２のＰチャンネルエンハンスメント型ＴＦＴのドレインは、第１のＮチャンネルデプレッション型ＴＦＴのドレインに接続され、
前記第１のＮチャンネルデプレッション型ＴＦＴのソースは、第１のＮチャンネルエンハンスメント型ＴＦＴのドレインに接続され、
前記第１のＮチャンネルエンハンスメントＴＦＴのソースは、前記電源電圧Ｖｓｓの電源に接続され、
第３のＰチャンネルエンハンスメント型ＴＦＴのソースは、前記電源電圧Ｖｄｄの電源に接続され、
前記第３のＰチャンネルエンハンスメント型ＴＦＴのドレインは、第４のＰチャンネルエンハンスメント型ＴＦＴのソースに接続され、
前記第４のＰチャンネルエンハンスメント型ＴＦＴのドレインは、第２のＮチャンネルデプレッション型ＴＦＴのドレインに接続され、
前記第２のＮチャンネルデプレッション型ＴＦＴのソースは、第２のＮチャンネルエンハンスメント型ＴＦＴのドレインに接続され、
前記第２のＮチャンネルエンハンスメント型ＴＦＴのソースは、前記電源電圧Ｖｓｓの電源に接続され、
前記第２のＰチャンネルエンハンスメント型ＴＦＴのゲイトおよび前記第１のＮチャンネルエンハンスメント型ＴＦＴのゲイトは、前記第１の入力端子に接続され、
前記第４のＰチャンネルエンハンスメント型ＴＦＴのゲイトおよび前記第２のＮチャンネルエンハンスメント型ＴＦＴのゲイトは、前記第２の入力端子に接続され、
前記第１のＰチャンネルエンハンスメント型ＴＦＴのゲイトは、前記第４のＰチャンネルエンハンスメント型ＴＦＴのドレインおよび前記第２のＮチャンネルデプレッション型ＴＦＴのドレインに接続され、
前記第３のＰチャンネルエンハンスメント型ＴＦＴのゲイトは、前記第２のＰチャンネルエンハンスメント型ＴＦＴのドレインおよび前記第１のＮチャンネルデプレッション型ＴＦＴのドレインに接続され、
前記第１のＮチャンネルデプレッション型ＴＦＴのゲイトは、前記第１のＮチャンネルデプレッション型ＴＦＴのソースおよび前記第１のＮチャンネルエンハンスメント型ＴＦＴのドレインに接続され、
前記第２のＮチャンネルデプレッション型ＴＦＴのゲイトは、前記第２のＮチャンネルデプレッション型ＴＦＴのソースおよび前記第２のＮチャンネルエンハンスメント型ＴＦＴのドレインに接続され、
前記第３のＰチャンネルエンハンスメント型ＴＦＴのゲイトの電位が前記出力端子に出力され、
前記電源電圧は、Ｖｄｄ＞Ｖｓｓの関係を満たすレベルシフタを備えた表示装置の駆動回路。
【請求項８】
前記第１のＮチャンネルデプレッション型ＴＦＴおよび前記第１のＮチャンネルエンハンスメント型ＴＦＴは、同一半導体層に形成されていることを特徴とする請求項７に記載の表示装置の駆動回路。
【請求項９】
前記第２のＮチャンネルデプレッション型ＴＦＴおよび前記第２のＮチャンネルエンハンスメント型ＴＦＴは、同一半導体層に形成されていることを特徴とする請求項７または請求項８に記載の表示装置の駆動回路。
【請求項１０】
前記第２のＰチャンネルエンハンスメント型ＴＦＴは、２つのゲイト電極を有していることを特徴とする請求項７乃至請求項９のいずれか一項に記載の表示装置の駆動回路。
【請求項１１】
前記第４のＰチャンネルエンハンスメント型ＴＦＴは、２つのゲイト電極を有していることを特徴とする請求項７乃至請求項１０のいずれか一項に記載の表示装置の駆動回路。
【請求項１２】
絶縁表面を有する基板上に形成される複数の画素ＴＦＴおよび前記画素ＴＦＴを駆動する駆動回路と、
を備え、
前記駆動回路は、電源電圧Ｖｄｄ１の電源と、電源電圧Ｖｄｄ２の電源と、電源電圧Ｖｓｓの電源と、第１の入力端子と、第２の入力端子と、出力端子と、４つのＰチャンネル型ＴＦＴと、４つのＮチャンネル型ＴＦＴとを有し、
第１のＰチャンネル型ＴＦＴのソースは、前記電源電圧Ｖｄｄ２の電源に接続され、
前記第１のＰチャンネル型ＴＦＴのドレインは、第２のＰチャンネル型ＴＦＴのソースに接続され、
前記第２のＰチャンネル型ＴＦＴのドレインは、第１のＮチャンネル型ＴＦＴのドレインに接続され、
前記第１のＮチャンネル型ＴＦＴのソースは、第２のＮチャンネル型ＴＦＴのドレインに接続され、
前記第２のＮチャンネルＴＦＴのソースは、前記電源電圧Ｖｓｓの電源に接続され、
第３のＰチャンネル型ＴＦＴのソースは、前記電源電圧Ｖｄｄ２の電源に接続され、
前記第３のＰチャンネル型ＴＦＴのドレインは、第４のＰチャンネル型ＴＦＴのソースに接続され、
前記第４のＰチャンネル型ＴＦＴのドレインは、第３のＮチャンネル型ＴＦＴのドレインに接続され、
前記第３のＮチャンネル型ＴＦＴのソースは、第４のＮチャンネル型ＴＦＴのドレインに接続され、
前記第４のＮチャンネル型ＴＦＴのソースは、前記電源電圧Ｖｓｓの電源に接続され、
前記第１のＮチャンネル型ＴＦＴのゲイトおよび前記第３のＮチャンネル型ＴＦＴのゲイトは、前記電源電圧Ｖｄｄ１の電源に接続され、
前記第２のＰチャンネル型ＴＦＴのゲイトおよび前記第２のＮチャンネル型ＴＦＴのゲイトは、前記第１の入力端子に接続され、
前記第４のＰチャンネル型ＴＦＴのゲイトおよび前記第４のＮチャンネル型ＴＦＴのゲイトは、前記第２の入力端子に接続され、
前記第１のＰチャンネル型ＴＦＴのゲイトは、前記第４のＰチャンネル型ＴＦＴのドレインおよび前記第３のＮチャンネル型ＴＦＴのドレインに接続され、
前記第３のＰチャンネル型ＴＦＴのゲイトは、前記第２のＰチャンネル型ＴＦＴのドレインおよび前記第１のＮチャンネル型ＴＦＴのドレインに接続され、
前記第３のＰチャンネル型ＴＦＴのゲイトの電位が前記出力端子に出力され、
前記電源電圧は、Ｖｄｄ２＞Ｖｄｄ１＞Ｖｓｓの関係を満たすレベルシフタを備えた駆動回路を有する表示装置。
【請求項１３】
前記４つのＰチャンネル型ＴＦＴおよび前記４つのＮチャンネル型ＴＦＴは、エンハンスメント型ＴＦＴであることを特徴とする請求項１２に記載の表示装置。
【請求項１４】
前記第１のＮチャンネル型ＴＦＴおよび前記第２のＮチャンネル型ＴＦＴは、同一半導体層に形成されていることを特徴とする請求項１２または請求項１３に記載の表示装置。
【請求項１５】
前記第３のＮチャンネル型ＴＦＴおよび前記第４のＮチャンネル型ＴＦＴは同一半導体層に形成されていることを特徴とする請求項１２乃至請求項１４のいずれか一項に記載の表示装置。
【請求項１６】
前記第２のＰチャンネル型ＴＦＴは、２つのゲイト電極を有していることを特徴とする請求項１２乃至請求項１５のいずれか一項に記載の表示装置。
【請求項１７】
前記第４のＰチャンネル型ＴＦＴは、２つのゲイト電極を有していることを特徴とする請求項１２乃至請求項１６のいずれか一項に記載の表示装置。
【請求項１８】
絶縁表面を有する基板上に形成される複数の画素ＴＦＴおよび前記画素ＴＦＴを駆動する駆動回路と、
を備え、
前記駆動回路は、電源電圧Ｖｄｄの電源と、電源電圧Ｖｓｓの電源と、第１の入力端子と、第２の入力端子と、出力端子と、４つのＰチャンネルエンハンスメント型ＴＦＴと、２つのＮチャンネルデプレッション型ＴＦＴと、２つのＮチャンネルエンハンスメント型ＴＦＴとを有し、
第１のＰチャンネルエンハンスメント型ＴＦＴのソースは、前記電源電圧Ｖｄｄの電源に接続され、
前記第１のＰチャンネルエンハンスメント型ＴＦＴのドレインは、第２のＰチャンネルエンハンスメント型ＴＦＴのソースに接続され、
前記第２のＰチャンネルエンハンスメント型ＴＦＴのドレインは、第１のＮチャンネルデプレッション型ＴＦＴのドレインに接続され、
前記第１のＮチャンネルデプレッション型ＴＦＴのソースは、第１のＮチャンネルエンハンスメント型ＴＦＴのドレインに接続され、
前記第１のＮチャンネルエンハンスメントＴＦＴのソースは、前記電源電圧Ｖｓｓの電源に接続され、
第３のＰチャンネルエンハンスメント型ＴＦＴのソースは、前記電源電圧Ｖｄｄの電源に接続され、
前記第３のＰチャンネルエンハンスメント型ＴＦＴのドレインは、第４のＰチャンネルエンハンスメント型ＴＦＴのソースに接続され、
前記第４のＰチャンネルエンハンスメント型ＴＦＴのドレインは、第２のＮチャンネルデプレッション型ＴＦＴのドレインに接続され、
前記第２のＮチャンネルデプレッション型ＴＦＴのソースは、第２のＮチャンネルエンハンスメント型ＴＦＴのドレインに接続され、
前記第２のＮチャンネルエンハンスメント型ＴＦＴのソースは、前記電源電圧Ｖｓｓの電源に接続され、
前記第２のＰチャンネルエンハンスメント型ＴＦＴのゲイトおよび前記第１のＮチャンネルエンハンスメント型ＴＦＴのゲイトは、前記第１の入力端子に接続され、
前記第４のＰチャンネルエンハンスメント型ＴＦＴのゲイトおよび前記第２のＮチャンネルエンハンスメント型ＴＦＴのゲイトは、前記第２の入力端子に接続され、
前記第１のＰチャンネルエンハンスメント型ＴＦＴのゲイトは、前記第４のＰチャンネルエンハンスメント型ＴＦＴのドレインおよび前記第２のＮチャンネルデプレッション型ＴＦＴのドレインに接続され、
前記第３のＰチャンネルエンハンスメント型ＴＦＴのゲイトは、前記第２のＰチャンネルエンハンスメント型ＴＦＴのドレインおよび前記第１のＮチャンネルデプレッション型ＴＦＴのドレインに接続され、
前記第１のＮチャンネルデプレッション型ＴＦＴのゲイトは、前記第１のＮチャンネルデプレッション型ＴＦＴのソースおよび前記第１のＮチャンネルエンハンスメント型ＴＦＴのドレインに接続され、
前記第２のＮチャンネルデプレッション型ＴＦＴのゲイトは、前記第２のＮチャンネルデプレッション型ＴＦＴのソースおよび前記第２のＮチャンネルエンハンスメント型ＴＦＴのドレインに接続され、
前記第３のＰチャンネルエンハンスメント型ＴＦＴのゲイトの電位が前記出力端子に出力され、
前記電源電圧は、Ｖｄｄ＞Ｖｓｓの関係を満たすレベルシフタを備えた駆動回路を有する表示装置。
【請求項１９】
前記第１のＮチャンネルデプレッション型ＴＦＴおよび前記第１のＮチャンネルエンハンスメント型ＴＦＴは、同一半導体層に形成されていることを特徴とする請求項１８に記載の表示装置。
【請求項２０】
前記第２のＮチャンネルデプレッション型ＴＦＴおよび前記第２のＮチャンネルエンハンスメント型ＴＦＴは、同一半導体層に形成されていることを特徴とする請求項１８または請求項１９に記載の表示装置。
【請求項２１】
前記第２のＰチャンネルエンハンスメント型ＴＦＴは、２つのゲイト電極を有していることを特徴とする請求項１８乃至請求項２０のいずれか一項に記載の表示装置。
【請求項２２】
前記第４のＰチャンネルエンハンスメント型ＴＦＴは、２つのゲイト電極を有していることを特徴とする請求項１８乃至請求項２１のいずれか一項に記載の表示装置。
【請求項２３】
請求項１２乃至請求項２２のいずれか一項に記載の表示装置は液晶表示装置であることを特徴とする表示装置。
【請求項２４】
請求項１２乃至請求項２２のいずれか一項に記載の表示装置はエレクトロルミネセンス表示装置であることを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、マトリクス状に配置された画素ＴＦＴを駆動することによって画像の表示を行う表示装置の駆動回路に関する。特に、このような駆動回路の高耐圧化に関する。また、このような駆動回路を有する液晶表示装置および液晶プロジェクタに関する。
【０００２】
【従来の技術】
【０００３】
最近、安価なガラス基板上に半導体薄膜を形成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリクス型液晶表示装置の需要が高まってきたことによる。
【０００４】
アクティブマトリクス型液晶表示装置は、マトリクス状に配置された数十〜数百万個もの画素領域にそれぞれＴＦＴが配置され、各画素電極に出入りする電荷をＴＦＴのスイッチング機能により制御するものである。
【０００５】
図１に従来のアクティブマトリクス型の液晶表示装置の構成を示す。シフトレジスタやバッファ回路は一般に周辺駆動回路と総称され、近年、アクティブマトリクス回路と同一基板上に一体形成される。
【０００６】
アクティブマトリクス回路には、ガラス基板上に形成されたアモルファスシリコンを利用した薄膜トランジスタが配置されている。
【０００７】
また、基板として石英を利用し、多結晶珪素膜でもって薄膜トランジスタを作製する構成も知られている。この場合、周辺駆動回路もアクティブマトリクス回路も石英基板上に形成される薄膜トランジスタでもって構成される。
【０００８】
また、レーザーアニール等の技術を利用することにより、ガラス基板上に結晶性珪素膜を用いた薄膜トランジスタを作製する技術も知られている。この技術を利用すると、ガラス基板にアクティブマトリクス回路と周辺駆動回路とを集積化することができる。
【０００９】
図１に示すような構成においては、ソース線側駆動回路のシフトレジスタ回路（水平走査用のシフトレジスタ）からの信号により、画像信号線に供給される画像信号が（Ｂ）に示すようなタイミングで選択される。そして対応するソース信号線に所定の画像信号が供給される。
【００１０】
ソース信号線に供給された画像信号は、画素の薄膜トランジスタにより選択され、所定の画素電極に書き込まれる。
【００１１】
画素の薄膜トランジスタは、ゲイト線側駆動回路のシフトレジスタ（垂直走査用のシフトレジスタ）からゲイト信号線を介して供給される選択信号により動作する。
【００１２】
この動作をソース線側駆動回路のシフトレジスタからの信号とゲイト線側駆動回路のシフトレジスタからの信号により、適当なタイミング設定により順次繰り返し行うことによって、マトリクス状に配置された各画素に順次情報が書き込まれる。
【００１３】
１画面分の画像情報を書き込んだら、次の画面の画像情報の書込みを行う。こうして画像の表示が次々に行われる。普通、この１画面分の情報の書込みは、１秒間に３０回、あるいは６０回行われる。
【００１４】
【発明が解決しようとする課題】
【００１５】
近年、扱う情報量の急激な増加に伴い、表示容量の増大化および表示解像度の高精細化が図られてきた。ここで、一般に用いられているコンピュータの表示解像度の例を、画素数と規格名とによって下記に示す。
【００１６】
画素数（横×縦）    ：  規格名
６４０×４００      ：  ＥＧＡ
６４０×４８０      ：  ＶＧＡ
８００×６００      ：  ＳＶＧＡ
１０２４×７６８    ：  ＸＧＡ
１２８０×１０２４  ：  ＳＸＧＡ
【００１７】
また、最近では、パーソナルコンピュータの分野においても、ディスプレイ上で性格の異なる複数の表示を行うソフトウェアが普及しているため、ＶＧＡやＳＶＧＡ規格よりも、さらに表示解像度の高いＸＧＡやＳＸＧＡ規格に対応する表示装置へと移行してきている。
【００１８】
さらに、上記の表示解像度の高い液晶表示装置が、パーソナルコンピュータにおけるデータ信号の表示以外にテレビジョン信号の表示にも用いられるようになってきた。
【００１９】
そこで、最近アクティブマトリクス型液晶パネルを用いた投射型表示装置、いわゆるプロジェクタが、急速にその市場を拡大してきている。液晶プロジェクタは、液晶パネルに強い光を照射し、レンズによってスクリーンに映像を映し出すものである。液晶プロジェクタは、その特性上、１００インチや２００インチのスクリーンに映像を映し出すこともできる。
【００２０】
また、液晶プロジェクタは、ＣＲＴを用いたプロジェクタと比較して、色再現性がよく、小型、軽量、低消費電力であること等が上げられる。
【００２１】
上述したように、大画面、高精細、高解像度の液晶パネルあるいは液晶プロジェクタを実現するためには、それに伴い画素ＴＦＴの数を増加させなければならない。この場合、アクティブマトリクス回路の選択している行の全てのＴＦＴのゲイトに所望の電圧が印加されるように、ゲイト信号線に従来よりも高い電圧を印加しなければならない。
【００２２】
図２に上記のような、ゲイト信号線に高電圧の印加を必要とする液晶表示装置のゲイト信号線側駆動回路（ドライバ）の一例を示す。２０１はシフトレジスタ回路、２０２はインバータ、２０３はレベルシフタ、２０４は最終段のインバータである。最終段のインバータ２０４は、対応するゲイト信号線に接続されている。
【００２３】
シフトレジスタ回路は、複数のフリップフロップ回路によって構成されている。シフトレジスタ回路に入力されるスタートパルス信号の入力により、シフトレジスタが所定のタイミングで動作を開始する。また、所定のクロック信号がシフトレジスタに入力される。このシフトレジスタ回路は、ゲイト信号線に対応した回路に動作タイミングを決定する信号を供給する機能を有している。
【００２４】
シフトレジスタ２０１からの信号は、インバータ２０２へ出力される。インバータ２０２は、入力された上記信号を反転させ、レベルシフタ２０３へ出力する。
【００２５】
レベルシフタ２０３の入力信号は、レベルシフタ２０３を通ることによって高電圧化され、ゲイト信号線に接続されている最終段のインバータ２０４へ出力される。その後、最終段のインバータ２０４によって反転した信号がゲイト信号線に出力される。
【００２６】
この場合、ドライバの電源は２つ必要である。つまり、シフトレジスタ２０１、およびインバータ２０２には低電圧電源を、レベルシフタ２０３、および最終段のインバータ２０４には高電圧電源を用いてゲイト信号線へ高電圧の信号を供給している。
【００２７】
ここで、従来用いられているレベルシフタ２０３、およびインバータ２０４の回路の例を図３に示す。レベルシフタ２０３、およびインバータ２０４の電源電圧Ｖｄｄｈは１６Ｖである。なお、図３（Ｂ）では、説明の便宜上、２つのＮチャンネルＴＦＴを区別するために、それぞれ符号３０１および３０２がつけられている。
【００２８】
レベルシフタ２０３においては、Ｖｉｎに入力された信号の高電圧化された反転信号が、Ｖｏｕｔから出力されるように設計されている。レベルシフタ２０３のＶｏｕｔから出力される信号は、最終段のインバータ２０４のＶｉｎに入力される。最終段のインバータ２０４に入力された信号は、反転され、Ｖｏｕｔから対応するゲイト信号線に出力される。
【００２９】
図４に、最終段のインバータ２０４の電圧変化をシミュレートした結果を示す。図４において、シンボル○は電源電圧Ｖｄｄｈ（＝１６Ｖ）を、シンボル△は入力信号Ｖｉｎを、シンボル▽は出力信号Ｖｏｕｔを、シンボル□は、図３（Ｂ）に示すように、２つのＮチャンネルＴＦＴのソース・ドレイン間の電圧Ｖｘを示す。なお、図４において、縦軸はＶｄｄｈ、Ｖｏｕｔ、およびＶｘの電圧値（Ｖ）を示し、横軸はＶｉｎの電圧値（Ｖ）を示す。
【００３０】
また、図５に、最終段のインバータ２０４からゲイト信号線に出力される信号の波形を示す。図５において、縦軸は電圧値（Ｖ）、横軸は時間（μｓ）を示す。
【００３１】
図４に示されるシミュレーション結果を検討すると、入力信号Ｖｉｎが低いときには、ＶｘがＶｏｕｔに比較してかなり小さいことから、ＮチャンネルＴＦＴ３０１に電源電圧のほとんどの電圧がかかっており、ＮチャンネルＴＦＴ３０２には、わずかな電圧しかかかっていないことが理解される（図３）。
【００３２】
よって、ＮチャンネルＴＦＴ３０１にかかる負荷が大きく、ＮチャンネルＴＦＴ３０１の劣化が生じてしまう。
【００３３】
このことは、ＴＦＴに高電圧が印加された場合、ドレイン領域に発生する加速された高いエネルギーを持つホットキャリアによって、ＴＦＴのしきい値電圧などが変動し、経時変化が引き起こされることによる。
【００３４】
ホットキャリアによるＴＦＴの劣化は、ゲート・ソース間電圧が２Ｖ付近のときが最も大きいことが知られている。
【００３５】
上述したようなＮチャンネルＴＦＴ３０１の劣化によってゲイト信号線への信号の供給が絶たれ、結果として線欠陥などの表示欠陥が生じ、画質の低下を招くことになる。
【００３６】
また、上記のようなアクティブマトリクス型の液晶表示装置には、一般的にＴＮモード（ツイストネマチックモード）による液晶の駆動がよく用いられている。ＴＮモードによる液晶の駆動では、ネマチック液晶を９０°捩じれた状態に配向させる。また、電圧を印加することによって捩じれ状態をとき、光学状態を変化させる。ＴＮ液晶内部では、直線偏光の偏光軸が回転するといった現象を利用して、一対の偏光板を通過する直線偏光によって所望の映像を得ることができる。
【００３７】
ＴＮモードでは、液晶を数ボルトといった低電圧で駆動することができ、数百万の画素一つ一つに対応するＴＦＴを駆動する周辺駆動回路にかかる負担も比較的軽い。しかし、ＴＮモードは、視野角が狭い、応答速度が遅いなどといった欠点を数多く有している。
【００３８】
そこで、新しい液晶の駆動モードが研究されてきた。その中には、例えば、電界制御複屈折（ＥＣＢ）モードやゲスト・ホストモードなどがある。これらのモードの中には、液晶にＴＮモードよりも高い電圧を印加することを必要とするモードもある。このような場合も、インバータ２０２からの出力をレベルシフタ２０３によって高電圧化し、最終段のインバータ２０４に出力する手段が採用されている。
【００３９】
このように、液晶の駆動に高電圧を印加する場合も、上述したようなホットキャリアによるＴＦＴの劣化の問題が生じてくる。
【００４０】
そこで、本発明は、ゲイト信号線に高電圧を印加することを必要とし、周辺駆動回路の電源電圧を高電圧と低電圧との２つにした場合、高電圧側のＣＭＯＳ回路のＴＦＴの劣化を防ぎ、高耐圧化をはかり、駆動マージンの大きい駆動回路を提供することを目的とする。
【００４１】
また、このような駆動回路を用いた液晶表示装置を提供することを目的とする。
【００４２】
【課題を解決するための手段】
【００４３】
本発明のある実施態様によると、
３つの電源Ｖｄｄ１、Ｖｄｄ２、およびＶｓｓと、
出力端子と、入力端子と、前記電源Ｖｄｄ２と前記出力端子との間に接続される少なくとも１つのＰチャンネル型ＴＦＴと、前記出力端子と前記Ｖｓｓとの間に接続される２つのゲイト電極を有するＮチャンネル型ＴＦＴと、から成る絶縁基板上に形成される複数のＣＭＯＳ回路と、
を備えた表示装置の駆動回路であって、
前記Ｖｄｄ２＞前記Ｖｄｄ１＞前記Ｖｓｓであり、前記Ｎチャンネル型ＴＦＴの前記２つのゲイト電極のうち、Ｐチャンネル型ＴＦＴに近い側のゲイト電極は前記Ｖｄｄ１に接続されており、もう一方のゲイト電極は入力端子に接続されている駆動回路が提供される。このことによって上記目的が達成される。
【００４４】
前記ＣＭＯＳ回路を有するレベルシフタおよびインバータあるいはバッファを含んでいてもよい。
【００４５】
前記２つのゲイト電極を有するＮチャンネル型ＴＦＴは、同一半導体層に形成されてもよい。
【００４６】
前記Ｐチャンネル型ＴＦＴは、２つのゲイト電極を有していてもよい。
【００４７】
また、本発明のある実施態様によると、
絶縁基板上に形成される、複数の画素ＴＦＴおよび前記画素ＴＦＴを駆動する駆動回路と、
前記複数の画素ＴＦＴによって光学応答が制御される表示媒体と、
を備える表示装置であって、
前記駆動回路は、３つの電源Ｖｄｄ１、Ｖｄｄ２、およびＶｓｓと、
出力端子と、入力端子と、前記電源Ｖｄｄ２と前記出力端子との間に接続される少なくとも１つのＰチャンネル型ＴＦＴと、前記出力端子と前記Ｖｓｓとの間に接続される２つのゲイト電極を有するＮチャンネル型ＴＦＴと、から成る絶縁基板上に形成される複数のＣＭＯＳ回路と、を備えており、前記Ｖｄｄ２＞前記Ｖｄｄ１＞前記Ｖｓｓであり、前記Ｎチャンネル型ＴＦＴの前記２つのゲイト電極のうち、Ｐチャンネル型ＴＦＴに近い側のゲイト電極は前記Ｖｄｄ１に接続されており、もう一方のゲイト電極は入力端子に接続されている駆動回路を有する表示装置が提供される。このことによって上記目的が達成される。
【００４８】
前記ＣＭＯＳ回路を有するレベルシフタおよびインバータを含んでいてもよい。
【００４９】
前記２つのゲイト電極を有するＮチャンネル型ＴＦＴは、同一半導体層に形成されてもよい。
【００５０】
前記Ｐチャンネル型ＴＦＴは、２つのゲイト電極を有していてもよい。
【００５１】
前記表示媒体は液晶であってもよい。
【００５２】
前記液晶は反強誘電性液晶であってもよい。
【００５３】
また、本発明のある実施態様によると、
２つの電源ＶｄｄおよびＶｓｓと、
出力端子と、入力端子と、前記Ｖｄｄと前記出力端子との間に接続される少なくとも１つのＰチャネルエンハンスメント型ＴＦＴと、ソースあるいはドレインのいずれか一方が前記Ｖｓｓに接続されるＮチャンネルエンハンスメント型ＴＦＴと、前記Ｎチャンネルエンハンスメント型ＴＦＴのもう一方と前記出力端子との間に接続されるＮチャンネルデプレッション型ＴＦＴ、から成る絶縁基板上に形成された複数のＣＭＯＳ回路を含む表示装置の駆動回路であって、
前記Ｖｄｄ＞前記Ｖｓｓであり、前記Ｎチャンネルデプレッション型ＴＦＴのゲイト電極は、前記Ｎチャンネルデプレッション型ＴＦＴと前記Ｎチャンネルエンハンスメント型ＴＦＴとの接続部に接続されている表示装置の駆動回路が提供される。このことによって上記目的が達成される。
【００５４】
前記ＣＭＯＳ回路を有するレベルシフタおよびインバータを含んでいてもよい。
【００５５】
前記Ｎチャンネルエンハンスメント型ＴＦＴと前記Ｎチャンネルデプレッション型ＴＦＴとは、同一半導体層に形成されてもよい。
【００５６】
前記Ｐチャンネルエンハンスメント型ＴＦＴと前記出力端子との間に、さらにＰチャンネルエンハンスメント型ＴＦＴを含んでいてもよい。
【００５７】
また、本発明のある実施態様によると、
絶縁基板上に形成される、複数の画素ＴＦＴと、
前記画素ＴＦＴを駆動する駆動回路と、
前記画素ＴＦＴによって光学応答が制御される液晶層と、
を備える表示装置であって、
前記駆動回路は、２つの電源ＶｄｄおよびＶｓｓと、
出力端子と、入力端子と、前記Ｖｄｄと前記出力端子との間に接続される少なくとも１つのＰチャネルエンハンスメント型ＴＦＴと、ソースあるいはドレインのいずれか一方が前記Ｖｓｓに接続されるＮチャンネルエンハンスメント型ＴＦＴと、前記Ｎチャンネルエンハンスメント型ＴＦＴのもう一方と前記出力端子との間に接続されるＮチャンネルデプレッション型ＴＦＴ、から成る絶縁基板上に形成される複数のＣＭＯＳ回路を含んでおり、
前記Ｖｄｄ＞前記Ｖｓｓであり、前記Ｎチャンネルデプレッション型ＴＦＴのゲイト電極は、前記Ｎチャンネルデプレッション型ＴＦＴと前記Ｎチャンネルエンハンスメント型ＴＦＴとの接続部に接続されている表示装置が提供される。このことによって上記目的が達成される。
【００５８】
前記ＣＭＯＳ回路を有するレベルシフタおよびインバータを含んでいてもよい。
【００５９】
前記少なくとも１個のＮチャンネル型ＴＦＴと前記Ｎチャンネルデプレッション型ＴＦＴとは、同一半導体層に形成されていてもよい。
【００６０】
前記Ｐチャンネルエンハンスメント型ＴＦＴと前記出力端子との間に、さらにＰチャンネルエンハンスメント型ＴＦＴを含んでいてもよい。
【００６１】
また、本発明のある実施態様によると、
３つの電源Ｖｄｄ１、Ｖｄｄ２、およびＶｓｓと、
低電源電圧駆動部と、
高電源電圧駆動部と、
を含む表示装置の駆動回路であって、
前記Ｖｄｄ２＞前記Ｖｄｄ１＞前記Ｖｓｓであり、
前記高電源電圧駆動部は、出力端子と、入力端子と、前記電源Ｖｄｄ２と前記出力端子との間に接続される少なくとも１つのＰチャンネル型ＴＦＴと、前記出力端子と前記Ｖｓｓとの間に接続される２つのゲイト電極を有するＮチャンネル型ＴＦＴと、から成る絶縁基板上に形成される複数のＣＭＯＳ回路と、を備えており、
前記Ｎチャンネル型ＴＦＴの前記２つのゲイト電極のうち、Ｐチャンネル型ＴＦＴに近い側のゲイト電極は前記Ｖｄｄ１に接続されており、もう一方のゲイト電極は入力端子に接続されており、
前記低電源電圧駆動部の電源には、前記Ｖｄｄ１が印加される表示装置の駆動回路が提供される。このことによって上記目的が達成される。
【００６２】
【発明の実施の形態】
【００６３】
【実施例】
【００６４】
本発明の液晶表示装置は、そのゲイト信号線側のドライバ回路には、低電源電圧駆動部と高電源電圧駆動部とを有している。本発明によると、高電源電圧駆動部の回路の高耐圧化を実現できる。
【００６５】
（実施例１）
【００６６】
本実施例では、高耐圧化を実現できるゲイト信号線側のドライバ回路について、シミュレーション結果をもとに説明する。
【００６７】
図６に上記のような、ゲイト信号線に高電圧の印加を必要とする液晶表示装置のゲイト信号線側駆動回路（ドライバ）の一例を示す。６０１はシフトレジスタ回路、６０２はインバータ、６０３はレベルシフタ、６０４は最終段のインバータである。最終段のインバータ６０４は、対応するゲイト信号線に接続されている。なお、アナログバッファ回路、アナログスイッチ回路、あるいはその他の回路が必要に応じて用いられる。また、本実施例では、便宜上、シフトレジスタ回路は３つのフリップフロップ回路のみによって示されているが、画素の数に応じて適時その数が変更される。また、本実施例の駆動回路には、３つの電源Ｖｄｄ１、Ｖｄｄ２、ＧＮＤ（Ｖｄｄ２＞Ｖｄｄ１＞ＧＮＤ）が使用されている。シフトレジスタ６０１からインバータ６０２までの回路の電源には、Ｖｄｄ１が用いられており、この部分を低電源電圧駆動部と呼ぶ。また、レベルシフタ６０３から最終段のインバータまでの回路の電源には、Ｖｄｄ２が用いられており、この部分を高電源電圧駆動部と呼ぶ。
【００６８】
シフトレジスタ回路６０１は、複数のフリップフロップ回路によって構成されている。シフトレジスタ回路６０１に入力されるＳＰは、スタートパルスの略であり、このスタートパルス信号の入力により、シフトレジスタが所定のタイミングで動作を開始する。また、シフトレジスタ回路６０１に入力されるＣＬＫは、クロック信号の略であり、所定のクロック信号がシフトレジスタに入力される。このシフトレジスタ回路は、ゲイト信号線に対応した回路に動作タイミングを決定する信号を供給する機能を有している。
【００６９】
シフトレジスタ６０１からの信号は、インバータ６０２へ出力される。インバータ６０２は、入力された上記信号を反転させ、レベルシフタ６０３へ出力する。
【００７０】
レベルシフタ６０３は、２つの入力ＶｉｎおよびＶｉｎｂを有しており、本実施例では、シフトレジスタ回路６０１からの信号がＶｉｎに入力され、その反転信号がＶｉｎｂに入力される。
【００７１】
レベルシフタ６０３の入力信号は、レベルシフタ６０３を通ることによって高電圧化され、ゲイト信号線に接続されている最終段のインバータ６０４へ出力される。その後、最終段のインバータ６０４によって反転した信号がゲイト信号線に出力される。
【００７２】
図７に本実施例のゲイト信号線側の高電圧側のドライバ回路を示す。図７（Ａ）は、レベルシフタ６０３の回路を、図７（Ｂ）は、ゲイト信号線に接続される最終段のインバータ６０４の回路を示す。図７（Ａ）および（Ｂ）においては、それぞれのＴＦＴにＴｒ１〜Ｔｒ１１の符号が付けられている。
【００７３】
なお、本実施例では、レベルシフタ回路および最終段のインバータ回路のみについて説明するが、必要に応じて、シフトレジスタ回路、アナログバッファ回路などがゲイト信号線側ドライバに用いられる。
【００７４】
図７（Ａ）を参照する。本実施例のレベルシフタ６０３は、８個のエンハンスメント型のＴＦＴから構成されており、電源電圧Ｖｄｄ２（高電圧電源）が印加されている。また、レベルシフタ６０３の２つのＮチャンネルＴＦＴＴｒ３およびＴｒ７には、上記電源電圧とは異なる電源電圧であるバイアス電圧Ｖｄｄ１（低電圧電源）が印加されている。また、Ｔｒ４およびＴｒ８はＧＮＤに接続されている。なお、本実施例では、Ｖｄｄ１＝１０Ｖ、Ｖｄｄ２＝１６Ｖである。
【００７５】
ＶｉｎにＨｉの信号が入力されるときは、Ｖｉｎｂにその反転信号Ｌｏが入力される。なお、レベルシフタ６０３のＶｉｎにＨｉの信号が入力されたときは、信号の出力端に接続された出力端子ＶｏｕｔからはＬｏの信号が出力される。また、レベルシフタ６０３のＶｉｎにＬｏの信号が入力されたときは、出力Ｖｏｕｔからは電圧レベルが１６ＶにシフトされたＨｉの信号が出力される。つまり、レベルシフタ６０３では、Ｖｉｎに入力された信号のレベルは反転されかつ高電位にシフトし、最終段のインバータ６０４へ送出される。
【００７６】
図７（Ｂ）には、ゲイト信号線に接続される最終段のインバータ６０４の回路が示される。インバータ６０４は、シングルゲイトのＰチャネルエンハンスメント型ＴＦＴＴｒ９とダブルゲイトのＮチャネルエンハンスメント型ＴＦＴＴｒ１０およびＴｒ１１とから成るＣＭＯＳ回路によって構成されている。なお、Ｔｒ１０およびＴｒ１１は、同一の半導体活性層によって形成される。つまり、Ｔｒ１０およびＴｒ１１は、同一の半導体活性層上に２つのゲイト電極が形成されることによって構成される。
【００７７】
また、インバータ６０４にも電源電圧Ｖｄｄ２（高電圧電源）が印加されており、ＮチャンネルＴＦＴＴｒ１０には、前記電源電圧とは異なる電源電圧であるバイアス電圧Ｖｄｄ１（低電圧電源）が印加されている。また、Ｔｒ１２はＧＮＤに接続されている。なお本実施では、上記レベルシフタ６０３と同じように、Ｖｄｄ１＝１０Ｖ、Ｖｄｄ２＝１６Ｖである。
【００７８】
図７（Ａ）に示されるレベルシフタ６０３からの出力信号Ｖｏｕｔが、図７（Ｂ）に示されるインバータ回路の入力端子Ｖｉｎに入力され、その反転信号が信号の出力端に接続された出力端子Ｖｏｕｔから出力され、ゲイト信号線に出力される。
【００７９】
ここで、シフトレジスタ回路６０１、インバータ６０２、レベルシフタ６０３、および最終段のインバータ６０４の動作を、図８に示されるタイミングチャートを用いて説明する。
【００８０】
シフトレジスタ回路６０１から送出される信号をａ０〜ａ２とし、インバータ６０２から送出される信号をｂ０〜ｂ２とし、レベルシフタ６０３から送出される信号をｃ０〜ｃ２とし、最終段のインバータ６０４から対応するゲイト信号線に送出される信号をｄ０〜ｄ２とする。
【００８１】
シフトレジスタ回路６０１から送出される信号ａ０は分岐され、一方はレベルシフタ６０３のＶｉｎへ入力され、もう一方はインバータ６０２によって反転され（ｂ０）、レベルシフタ６０３のＶｉｎｂに入力される。その後、レベルシフタ６０３からレベルが高電位にシフトされたｃ０が出力される。次に、出力ｃ０は最終段のインバータ６０４に入力され、その反転信号ｄ０が対応するゲイト信号線に出力される。よって、レベルシフタ６０３は、ゲイト信号線に信号を供給するタイミングで負の信号が出力されるように設計されている。
【００８２】
このゲイト信号線に送出される信号と、ソース側のドライバによって供給される信号（図示せず）とによって画素ＴＦＴがスイッチングされ、所望の画素を点灯あるいは消灯させることができる。
【００８３】
ここで、図９に本実施例のインバータの電圧変化のシミュレーション結果を示す。図９において、シンボル○は電源電圧Ｖｄｄ２（＝１６Ｖ）を、シンボル△は入力信号Ｖｉｎを、シンボル▽は出力信号Ｖｏｕｔを、シンボル□は、図７（Ｂ）に示される２つのＮチャンネルＴＦＴＴｒ１０およびＴｒ１１のソース・ドレイン間の電圧Ｖｘを示す。なお、図９において、縦軸はＶｄｄ２、ＶｏｕｔおよびＶｘの電圧値を示し、横軸はＶｉｎの電圧値を示す。
【００８４】
このシミュレーション結果を検討すると、入力Ｖｉｎの大きさにかかわらず、２つのＮチャネル型ＴＦＴＴｒ１０とＴｒ１１とのソース・ドレイン間の電圧Ｖｘが、出力Ｖｏｕｔのほぼ半分の値をとることがわかる。言い換えると、２つのＮチャンネルＴＦＴＴｒ１０とＴｒ１１とには、ほぼ均一に電圧がかかることが分かる。従って、電源電圧が１６Ｖと比較的高い場合にも、２つのＮチャンネルＴＦＴＴｒ１０およびＴｒ１１には、ほぼ均等に負荷がかかり、一方のＴＦＴのみに高負荷がかかることはない。
【００８５】
ここで、図１０に、本実施例の最終段のインバータ６０４からのゲイト信号線への出力Ｖｏｕｔの波形を示す。図１０において、シンボル○は出力Ｖｏｕｔを、シンボル□は入力Ｖｉｎを示している。また、図１０において、縦軸は電圧（Ｖ）、横軸は時間（μｓ）を示す。
【００８６】
ここで、図１０と、図５に示した従来の最終段のインバータからのゲイト信号線への出力波形とを比較すると、本実施例のインバータからの出力のほうがやや立ち下がりが遅くなる傾向がみられる。これは、図７（Ｂ）のＴｒ１０のゲイト電圧に制限があるためと考えられる。しかし、このことはＴＦＴのサイズを最適化することによって解決できると考えられ、あまり問題ではない。
【００８７】
また、レベルシフタのシミュレーション結果は、本実施例の説明においては特に用いなかったが、２つのＮチャンネルＴＦＴＴｒ３およびＴｒ７にはバイアス電圧Ｖｄｄ１が印加されているので、本実施例の最終段のインバータ６０４と同様の効果が得られることは言うまでもない。
【００８８】
以上のことから、本実施例のレベルシフタ６０３および最終段のインバータ６０４を用いると、レベルシフタ６０３および最終段のインバータ６０４を構成するＴＦＴの電圧マージンを高くすることができる。よって、ゲイト信号線の駆動に高電圧の印加が必要な場合にも、ホットキャリアによって、ＴＦＴのしきい値電圧などが変動する経時変化が引き起こされることを防ぐことができる。結果として、ゲイト信号線の欠陥による線欠陥などを防ぐことができ、画質の低下を防ぐことができる。
【００８９】
なお、本実施例では、レベルシフタ６０３と最終段のインバータ６０４との間に、更なるインバータあるいはバッファを複数追加してもよい。この場合追加されるインバータあるいはバッファを構成するＣＭＯＳ回路のＮチャンネルＴＦＴの一つには、本実施例の最終段のインバータ６０４のように、バイアス電圧が印加される。
【００９０】
また、本実施例の駆動回路は、ゲイト信号線の駆動に高電圧を要する場合でも、低電圧で駆動する回路と高電圧で駆動する回路とに分けており、全ての回路を高電圧で駆動する必要がないので、低消費電力化がはかれる。
【００９１】
（実施例２）
【００９２】
本実施例では、ゲイト信号線側ドライバの高電源電圧駆動部のレベルシフタと最終段のインバータとを構成する回路の一例を示す。
【００９３】
図１１を参照する。図１１（Ａ）には、Ｔｒ１〜Ｔｒ１２の１２個のＴＦＴを用いて構成されるレベルシフタと最終段のインバータとの回路が示される。
【００９４】
図１１（Ａ）において、１１０１〜１１０６は半導体層であり、エンハンスメント型ＴＦＴＴｒ１〜Ｔｒ１２を構成している。１１０７は第１の配線層であり、ＴＦＴのゲイト電極や出力用の引き出し配線として利用している。また、１１０８は第２の配線層であり、入力端子（ＶｉｎおよびＶｉｎｂ）と、電源端子（Ｖｄｄ１、Ｖｄｄ２、およびＶｓｓ端子）と、ＴＦＴとを接続している。また、図中において、１１０９で示したように黒く塗りつぶされている部分は、その下部の配線あるいは半導体層とコンタクトをとっていることを示している。なお、図中において同一柄の配線は全て同一の配線層である。なお、出力端子Ｖｏｕｔはゲイト信号線に接続されている。
【００９５】
なお、本実施例においては、Ｔｒ１〜Ｔｒ１２のチャネル長（Ｌ）とチャネル幅（Ｗ）は以下のように設計された。
Ｔｒ１、Ｔｒ２、Ｔｒ５、Ｔｒ６；Ｌ＝４μｍ、Ｗ＝６０μｍ
Ｔｒ３、Ｔｒ４、Ｔｒ７、Ｔｒ８；Ｌ＝４μｍ、Ｗ＝４０μｍ
Ｔｒ９、Ｔｒ１０              ；Ｌ＝４μｍ、Ｗ＝１２０μｍ
Ｔｒ１１、Ｔｒ１２            ；Ｌ＝４μｍ、Ｗ＝８０μｍ
【００９６】
また、図１１（Ｂ）には、図１１（Ａ）の等価回路が示される。
【００９７】
なお、本実施例では、電源としてＶｄｄ１、Ｖｄｄ２、およびＶｓｓを用い、Ｖｄｄ２−Ｖｓｓ＝１６Ｖ、Ｖｄｄ１−Ｖｓｓ＝１０Ｖとした。
【００９８】
本実施例のレベルシフタは、ＶｉｎおよびＶｉｎｂの２つの入力に信号が入力される。
本実施例のレベルシフタにおいては、ＶｉｎがＨｉのとき、最終段のインバータにＬｏが送出され、ＶｉｎがＬｏのとき最終段のインバータにＨｉが送出されるように設計されている。
【００９９】
本実施例のような構成を有するゲイト信号線の駆動回路では、レベルシフタおよびゲイト信号線に接続されている最終段のインバータのＣＭＯＳ回路において、Ｐチャンネル型ＴＦＴに近い方のＮチャンネル型ＴＦＴにバイアス電圧が印加されている。よって、実施例１で示したように、レベルシフタおよび最終段のインバータを構成するＴＦＴの電圧マージンを高くすることができる。
【０１００】
また、ゲイト信号線の駆動に高電圧の印加が必要な場合にも、ホットキャリアによって、ＴＦＴのしきい値電圧などが変動する経時変化を引き起こすことを防ぐことができる。結果として、ゲイト信号線の欠陥による線欠陥などを防ぐことができ、画質の低下を防ぐことができる。
【０１０１】
（実施例３）
【０１０２】
本実施例では、実施例１あるいは２で用いたドライバ回路を有する液晶表示装置の作製工程について説明する。
【０１０３】
本実施例では絶縁表面を有する基板上に複数のＴＦＴを形成し、画素マトリクス回路とドライバ回路を含む周辺回路とをモノリシックに構成する例を図１２〜図１６に示す。なお、本実施例ではドライバ回路やロジック回路等の周辺回路の例として、基本回路であるＣＭＯＳ回路を示す。なお、本実施例では、Ｐチャンネル型とＮチャンネル型とがそれぞれ１つのゲイト電極を備えたＣＭＯＳ回路について、その作製工程を説明するが、ダブルゲイト型のような複数のゲイト電極を備えたＣＭＯＳ回路も同様に作製することができる。
【０１０４】
図１２を参照する。まず、絶縁表面を有する基板として石英基板１２０１を準備する。石英基板の代わりに熱酸化膜を形成したシリコン基板を用いることもできる。また、石英基板上に一旦非晶質珪素膜を形成し、それを完全に熱酸化して絶縁膜とする様な方法をとっても良い。さらに、絶縁膜として窒化珪素膜を形成した石英基板、セラミックス基板またはシリコン基板を用いても良い。
【０１０５】
１２０２は非晶質珪素膜であり、最終的な膜厚（熱酸化後の膜減りを考慮した膜厚）が１０〜７５ｎｍ（好ましくは１５〜４５ｎｍ）となる様に調節する。なお、成膜に際して膜中の不純物濃度の管理を徹底的に行うことは重要である。
【０１０６】
本実施例の場合、非晶質珪素膜１２０２中において代表的な不純物であるＣ（炭素）、Ｎ（窒素）、Ｏ（酸素）、Ｓ（硫黄）の濃度はいずれも５×１０１８ａｔｏｍｓ／ｃｍ３未満（好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下）となる様に管理している。各不純物がこれ以上の濃度で存在すると、結晶化の際に悪影響を及ぼし、結晶化後の膜質を低下させる原因となりうる。
【０１０７】
なお、非晶質珪素膜１２０２中の水素濃度も非常に重要なパラメータであり、水素含有量を低く抑えた方が結晶性の良い膜が得られる様である。そのため、非晶質珪素膜１２０２の成膜は減圧熱ＣＶＤ法であることが好ましい。なお、成膜条件を最適化することでプラズマＣＶＤ法を用いることも可能である。
【０１０８】
次に、非晶質珪素膜１２０２の結晶化工程を行う。結晶化の手段としては特開平７−１３０６５２号公報記載の技術を用いる。同公報の実施例１および実施例２のどちらの手段でも良いが、本実施例では、同公報の実施例２に記載した技術内容（特開平８−７８３２９号公報に詳しい）を利用するのが好ましい。
【０１０９】
特開平８−７８３２９号公報記載の技術は、まず触媒元素の添加領域を選択するマスク絶縁膜１２０３を形成する。マスク絶縁膜１２０３は触媒元素を添加するために複数箇所の開口部を有している。この開口部の位置によって結晶領域の位置を決定することができる。
【０１１０】
そして、非晶質珪素膜の結晶化を助長する触媒元素としてニッケル（Ｎｉ）を含有した溶液をスピンコート法により塗布し、Ｎｉ含有層１２０４を形成する。なお、触媒元素としてはニッケル以外にも、コバルト（Ｃｏ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）等を用いることができる（図１２（Ａ））。
【０１１１】
また、上記触媒元素の添加工程は、レジストマスクを利用したイオン注入法またはプラズマドーピング法を用いることもできる。この場合、添加領域の占有面積の低減、横成長領域の成長距離の制御が容易となるので、微細化した回路を構成する際に有効な技術となる。
【０１１２】
次に、触媒元素の添加工程が終了したら、４５０℃で１時間程度の水素出しの後、不活性雰囲気、水素雰囲気または酸素雰囲気中において５００〜７００℃（代表的には５５０〜６５０℃）の温度で４〜２４時間の加熱処理を加えて非晶質珪素膜１２０２の結晶化を行う。本実施例では窒素雰囲気で５７０℃で１４時間の加熱処理を行う。
【０１１３】
この時、非晶質珪素膜１２０２の結晶化はニッケルを添加した領域１２０５および１２０６で発生した核から優先的に進行し、基板１２０１の基板面に対してほぼ平行に成長した結晶領域１２０７および１２０８が形成される。この結晶領域１２０７および１２０８を横成長領域と呼ぶ。横成長領域は比較的揃った状態で個々の結晶が集合しているため、全体的な結晶性に優れるという利点がある（図１２（Ｂ））。
【０１１４】
なお、上述の特開平７−１３０６５２号公報の実施例１に記載された技術を用いた場合も微視的には横成長領域と呼びうる領域が形成されている。しかしながら、核発生が面内において不均一に起こるので結晶粒界の制御性の面で難がある。
【０１１５】
結晶化のための加熱処理が終了したら、マスク絶縁膜１２０３を除去してパターニングを行い、横成長領域１２０７および１２０８でなる島状半導体層（活性層）１２０９、１２１０、および１２１１を形成する（図１２（Ｃ））。
【０１１６】
ここで１２０９はＣＭＯＳ回路を構成するＮ型ＴＦＴの活性層、１２１０はＣＭＯＳ回路を構成するＰ型ＴＦＴの活性層、１２１１は画素マトリクス回路を構成するＮ型ＴＦＴ（画素ＴＦＴ）の活性層である。
【０１１７】
活性層１２０９、１２１０、および１２１１を形成したら、その上に珪素を含む絶縁膜でなるゲイト絶縁膜１２１２を成膜する。
【０１１８】
そして、次に図１２（Ｄ）に示す様に触媒元素（ニッケル）を除去または低減するための加熱処理（触媒元素のゲッタリングプロセス）を行う。この加熱処理は処理雰囲気中にハロゲン元素を含ませ、ハロゲン元素による金属元素のゲッタリング効果を利用するものである。
【０１１９】
なお、ハロゲン元素によるゲッタリング効果を十分に得るためには、上記加熱処理を７００℃を超える温度で行なうことが好ましい。この温度以下では処理雰囲気中のハロゲン化合物の分解が困難となり、ゲッタリング効果が得られなくなる恐れがある。
【０１２０】
そのため本実施例ではこの加熱処理を７００℃を超える温度で行い、好ましくは８００〜１０００℃（代表的には９５０℃）とし、処理時間は０．１〜６ｈｒ、代表的には０．５〜１ｈｒとする。
【０１２１】
なお、本実施例では酸素雰囲気中に対して塩化水素（ＨＣｌ）を０．５〜１０体積％（本実施例では３体積％）の濃度で含有させた雰囲気中において、９５０℃で、３０分の加熱処理を行う例を示す。ＨＣｌ濃度を上記濃度以上とすると、活性層１２０９、１２１０、および１２１１の表面に膜厚程度の凹凸が生じてしまうため好ましくない。
【０１２２】
また、ハロゲン元素を含む化合物してＨＣｌガスを用いる例を示したが、それ以外のガスとして、代表的にはＨＦ、ＮＦ３、ＨＢｒ、Ｃｌ２、ＣｌＦ３、ＢＣｌ３、Ｆ２、Ｂｒ２等のハロゲンを含む化合物から選ばれた一種または複数種のものを用いることが出来る。
【０１２３】
この工程においては活性層１２０９、１２１０、および１２１１中のニッケルが塩素の作用によりゲッタリングされ、揮発性の塩化ニッケルとなって大気中へ離脱して除去されると考えられる。そして、この工程により活性層１２０９、１２１０、および１２１１中のニッケルの濃度は５×１０１７ａｔｏｍｓ／ｃｍ３以下にまで低減される。
【０１２４】
なお、５×１０１７ａｔｏｍｓ／ｃｍ３という値はＳＩＭＳ（質量二次イオン分析）の検出下限である。本発明者らが試作したＴＦＴを解析した結果、１×１０１８ａｔｏｍｓ／ｃｍ３以下（好ましくは  ５×１０１７ａｔｏｍｓ／ｃｍ３以下）ではＴＦＴ特性に対するニッケルの影響は確認されなかった。ただし、本明細書中における不純物濃度は、ＳＩＭＳ分析の測定結果の最小値でもって定義される。
【０１２５】
また、上記加熱処理により活性層１２０９、１２１０、および１２１１とゲイト絶縁膜１２１２の界面では熱酸化反応が進行し、熱酸化膜の分だけゲイト絶縁膜１２１２の膜厚は増加する。この様にして熱酸化膜を形成すると、非常に界面準位の少ない半導体／絶縁膜界面を得ることができる。また、活性層端部における熱酸化膜の形成不良（エッジシニング）を防ぐ効果もある。
【０１２６】
さらに、上記ハロゲン雰囲気における加熱処理を施した後に、窒素雰囲気中で９５０℃で１時間程度の加熱処理を行なうことで、ゲイト絶縁膜１２１２の膜質の向上を図ることも有効である。
【０１２７】
なお、ＳＩＭＳ分析により活性層１２０９、１２１０、および１２１１中にはゲッタリング処理に使用したハロゲン元素が、１×１０１５ａｔｏｍｓ／ｃｍ３〜１×１０２０ａｔｏｍｓ／ｃｍ３の濃度で残存することも確認されている。また、その際、活性層１２０９、１２１０、および１２１１と加熱処理によって形成される熱酸化膜との間に前述のハロゲン元素が高濃度に分布することがＳＩＭＳ分析によって確かめられている。
【０１２８】
また、他の元素についてもＳＩＭＳ分析を行った結果、代表的な不純物であるＣ（炭素）、Ｎ（窒素）、Ｏ（酸素）、Ｓ（硫黄）はいずれも５×１０１８ａｔｏｍｓ／ｃｍ３未満（典型的には１×１０１８ａｔｏｍｓ／ｃｍ３以下）であることが確認された。
【０１２９】
次に、図示しないアルミニウムを主成分とする金属膜を成膜し、パターニングによって後のゲイト電極の原型１２１３、１２１４、および１２１５を形成する。本実施例では２ｗｔ％のスカンジウムを含有したアルミニウム膜を用いる（図１３（Ａ））。
【０１３０】
次に、特開平７−１３５３１８号公報記載の技術により多孔性の陽極酸化膜１２１６、１２１７、および１２１８、無孔性の陽極酸化膜１２１９、１２２０、および１２２１、ゲイト電極１２２２、１２２３、および１２２４を形成する（図１３（Ｂ））。
【０１３１】
こうして図１３（Ｂ）の状態が得られたら、次にゲイト電極１２２２、１２２３、および１２２４、多孔性の陽極酸化膜１２１６、１２１７、および１２１８をマスクとしてゲイト絶縁膜１２１２をエッチングする。そして、多孔性の陽極酸化膜１２１６、１２１７、および１２１８を除去して図１３（Ｃ）の状態を得る。なお、図１３（Ｃ）において１２２５、１２２６、および１２２７で示されるのは加工後のゲイト絶縁膜である。
【０１３２】
次に、一導電性を付与する不純物元素の添加工程を行う。不純物元素としてはＮ型ならばＰ（リン）またはＡｓ（砒素）、Ｐ型ならばＢ（ボロン）を用いれば良い。
【０１３３】
本実施例では、不純物添加を２回の工程に分けて行う。まず、１回目の不純物添加（本実施例ではＰ（リン）を用いる）を高加速電圧８０ｋｅＶ程度で行い、ｎ−領域を形成する。このｎ−領域は、Ｐイオン濃度が１×１０１８ａｔｏｍｓ／ｃｍ３〜１×１０１９ａｔｏｍｓ／ｃｍ３となるように調節する。
【０１３４】
さらに、２回目の不純物添加を低加速電圧１０ｋｅＶ程度で行い、ｎ＋領域を形成する。この時は、加速電圧が低いので、ゲイト絶縁膜がマスクとして機能する。また、このｎ＋領域は、シート抵抗が５００Ω以下（好ましくは３００Ω以下）となるように調節する。
【０１３５】
以上の工程を経て、ＣＭＯＳ回路を構成するＮ型ＴＦＴのソース領域１２２８、ドレイン領域１２２９、低濃度不純物領域１２３０、チャネル形成領域１２３１が形成される。また、画素ＴＦＴを構成するＮ型ＴＦＴのソース領域１２３２、ドレイン領域１２３３、低濃度不純物領域１２３４、チャネル形成領域１２３５が確定する（図１３（Ｄ））。
【０１３６】
なお、図１３（Ｄ）に示す状態ではＣＭＯＳ回路を構成するＰ型ＴＦＴの活性層もＮ型ＴＦＴの活性層と同じ構成となっている。
【０１３７】
次に、図１４（Ａ）に示すように、Ｎ型ＴＦＴを覆ってレジストマスク１２３６を設け、Ｐ型を付与する不純物イオン（本実施例ではボロンを用いる）の添加を行う。
【０１３８】
この工程も前述の不純物添加工程と同様に２回に分けて行うが、Ｎ型をＰ型に反転させる必要があるため、前述のＰイオンの添加濃度の数倍程度の濃度のＢ（ボロン）イオンを添加する。
【０１３９】
こうしてＣＭＯＳ回路を構成するＰ型ＴＦＴのソース領域１２３７、ドレイン領域１２３８、低濃度不純物領域１２３９、チャネル形成領域１２４０が形成される（図１４（Ａ））。
【０１３９】
以上の様にして活性層が完成したら、ファーネスアニール、レーザーアニール、ランプアニール等の組み合わせによって不純物イオンの活性化を行う。それと同時に添加工程で受けた活性層の損傷も修復される。
【０１４０】
次に、層間絶縁膜１２４１として酸化珪素膜と窒化珪素膜との積層膜を形成し、コンタクトホールを形成した後、ソース電極１２４２、１２４３、および１２４４、ドレイン電極１２４５、１２４６を形成して図１４（Ｂ）に示す状態を得る。
【０１４１】
次に、１０〜５０ｎｍの厚さの窒化珪素膜１２４７、ブラックマスク１２４８を形成する（図１４（Ｃ））。
【０１４２】
図１４（Ｃ）の構成では、窒化珪素膜１２４７を介して、ドレイン電極１２４６とブラックマスク１２４８との間で補助容量を形成する。
【０１４３】
このように、図１４（Ｃ）の構成では、ブラックマスク１２４８が補助容量の上部電極を兼ねる点が特徴である。
【０１４４】
なお、図１４（Ｃ）に示すような構成では、広い面積を占めやすい補助容量をＴＦＴの上に形成することで開口率の低下を防ぐことが可能である。また、誘電率の高い窒化珪素膜を２５ｎｍ程度の厚さで利用できるので、少ない面積で非常に大きな容量を確保することが可能である。
【０１４５】
次に、有機性樹脂膜でなる第２の層間絶縁膜１２４９を０．５〜３μｍの厚さに形成する。そして、層間絶縁膜１２４９上に導電膜を形成しパターニングすることにより画素電極１２５０を形成する。本実施例は透過型の例であるため画素電極１２５０を構成する導電膜としてＩＴＯ等の透明導電膜を用いる。
【０１４６】
次に、基板全体を３５０℃の水素雰囲気で１〜２時間加熱し、素子全体の水素化を行うことで膜中（特に活性層中）のダングリングボンド（不対結合手）を補償する。以上の工程を経て同一基板上にＣＭＯＳ回路および画素マトリクス回路を作製することができる。
【０１４７】
次に、図１５に示すように、上記の工程によって作製されたアクティブマトリクス基板をもとに、液晶パネルを作製する工程を説明する。
【０１４８】
図１４（Ｃ）の状態のアクティブマトリクス基板に配向膜１２５１を形成する。本実施例では、配向膜１２５１には、ポリイミドを用いた。次に、対向基板を用意する。対向基板は、ガラス基板１２５２、透明導電膜１２５３、配向膜１２５４とで構成される。
【０１４９】
なお、本実施例では、配向膜には、液晶分子が基板に対して垂直に配向するようなポリイミド膜を用いた。なお、配向膜形成後、ラビング処理を施すことにより、液晶分子がある一定のプレチルト角を持って垂直配向するようにした。
【０１５０】
なお、対向基板には必要に応じてブラックマスクやカラーフィルタなどが形成されるが、ここでは省略する。
【０１５１】
次に、上記の工程を経たアクティブマトリクス基板と対向基板とを公知のセル組み工程によって、シール材やスペーサ（図示せず）などを介して貼り合わせる。その後、両基板の間に液晶材料１２５５を注入し、封止剤（図示せず）によって完全に封止する。よって、図１５に示すような透過型の液晶パネルが完成する。
【０１５２】
なお、本実施例では、液晶パネルが、ＥＣＢ（電界制御複屈折）モードによって表示を行うようにした。そのため、１対の偏光板（図示せず）がクロスニコル（１対の偏光板が、それぞれの偏光軸を直交させるような状態）で、液晶パネルを挟持するように配置された。
【０１５３】
よって、本実施例では、液晶パネルに電圧が印加されていないとき黒表示となる、ノーマリブラックモードで表示を行うことが理解される。
【０１５４】
また、図１４（Ｃ）に示した様なアクティブマトリクス基板の外観を図１６に簡略化して示す。図１６において、１６０１は石英基板、１６０２は画素マトリクス回路、１６０３はソースドライバ回路、１６０４はゲイトドライバ回路、１６０５はロジック回路である。
【０１５５】
図１６において、ゲイトドライバ回路１６０４に形成される、本発明のレベルシフタ、およびゲイト信号線に接続される最終段のインバータを構成するＣＭＯＳ回路の一方のＮチャンネルＴＦＴには、実施例１あるいは２で説明されたようにバイアス電圧が印加されている。よって、ゲイトドライバ回路の高耐圧化がはかられている。
【０１５６】
ロジック回路１６０５は広義的にはＴＦＴで構成される論理回路全てを含むが、ここでは従来から画素マトリクス回路、ドライバ回路と呼ばれている回路と区別するため、それ以外の信号処理回路（メモリ、Ｄ／Ａコンバータ、パルスジェネレータ等）を指す。
【０１５７】
また、こうして形成された液晶パネルには外部端子としてＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔ  Ｃｉｒｃｕｉｔ）端子が取り付けられる。一般的に液晶モジュールと呼ばれるのはＦＰＣを取り付けた状態の液晶パネルである。
【０１５８】
また、本実施例の液晶パネルは、本発明のレベルシフタおよび最終段のインバータをゲイト信号線の駆動回路に用いており、プロジェクタ用の２インチ程度の液晶パネルから、十数インチ程度の大画面の液晶パネルまであらゆるサイズの液晶パネルが実現できる。
【０１５９】
（実施例４）
【０１６０】
図１７を参照する。本実施例のゲイト信号線側ドライバの高電源電圧駆動部のレベルシフタ１７０１、およびゲイト信号線に接続される最終段のインバータ１７０２には、レベルシフタ以前の低電源電圧駆動部（シフトレジスタ回路、インバータなど）よりも高い電源電圧が印加される。
【０１６１】
本実施例のレベルシフタ１７０１において、Ｔｒ３およびＴｒ７はデプレッション型ＴＦＴであり、他のＴｒは、エンハンスメント型ＴＦＴである（図１７（Ａ））。図１７（Ａ）および（Ｂ）においては、それぞれのＴＦＴにＴｒ１〜Ｔｒ１１の符号が付けられている。
【０１６２】
また、本実施例のインバータ１７０２において、Ｔｒ１０はデプレッション型ＴＦＴであり、Ｔｒ９およびＴｒ１１はエンハンスメント型ＴＦＴである。
【０１６３】
なお、本実施例では、レベルシフタ回路および最終段のインバータ回路のみについて説明するが、必要に応じて、シフトレジスタ回路、アナログバッファ回路などがゲイト信号線側ドライバに用いられる。
【０１６４】
図１７（Ａ）を参照する。本実施例のレベルシフタ１７０１は２つのＣＭＯＳ回路から構成されており、電源電圧Ｖｄｄが印加されている。Ｔｒ４およびＴｒ８はＧＮＤに接続されている。また、Ｔｒ３およびＴｒ４のソース・ドレイン間の電圧がＴｒ３のゲイト電極に印加されるように設計されている。また、同様に、Ｔｒ７およびＴｒ８のソース・ドレイン間の電圧がＴｒ７のゲイト電極に印加されるように設計されている。よって、Ｔｒ３とＴｒ４とに印加される電位は、ほぼ半分になる。また、Ｔｒ７とＴｒ８とに印加される電位は分配される。よって、一方のＴＦＴのみに高負荷がかかることはなく、ＴＦＴの高耐圧化をはかることができる。
【０１６５】
シフトレジスタ回路（図示せず）からのレベルシフタ１７０１への入力信号は、ＶｉｎにＨｉの信号が入力されるときは、Ｖｉｎｂにその反転信号Ｌｏが入力される。なお、レベルシフタ１７０１のＶｉｎにＨｉの信号が入力されたときは、出力ＶｏｕｔからはＬｏの信号が出力される。また、レベルシフタ１７０１のＶｉｎにＬｏの信号が入力されたときは、出力Ｖｏｕｔからは電圧レベルが１６ＶにシフトされたＨｉの信号が出力される。つまり、このレベルシフタ回路では、Ｖｉｎに入力された信号のレベルは反転されかつ高電位にシフトし、最終段のインバータ１７０２へ送出される。
【０１６６】
図１７（Ｂ）には、ゲイト信号線に接続される最終段のインバータ１７０２の回路が示される。インバータ１７０２は、シングルゲイトのＰチャネル型ＴＦＴＴｒ９とダブルゲイトのＮチャネル型ＴＦＴＴｒ１０およびＴｒ１１とから成るＣＭＯＳ回路によって構成されている。なお、Ｔｒ１０およびＴｒ１１は、同一の半導体活性層によって形成される。つまり、Ｔｒ１０およびＴｒ１１は、同一の半導体活性層上に２つのゲイト電極が形成されることによって構成される。
【０１６７】
また、インバータ１７０２にも電源電圧Ｖｄｄが印加されており、ＮチャンネルＴＦＴＴｒ１０には、Ｔｒ１０およびＴｒ１１のソース・ドレイン間の電位がＴｒ１０のゲイト電極に印加されるように設計されている。よって、Ｔｒ１０とＴｒ１１とに印加される電位は分配される。よって、一方のＴＦＴのみに高負荷がかかることはない。
【０１６８】
図１７（Ａ）に示されるレベルシフタ１７０１からの出力信号Ｖｏｕｔが、図１７（Ｂ）に示されるインバータ１７０２のＶｉｎに入力され、その反転信号がＶｏｕｔから出力され、ゲイト信号線に出力される。
【０１６９】
本実施例のレベルシフタ１７０１およびインバータ１７０２は、Ｔｒ３、Ｔｒ７、Ｔｒ１０にデプレッション型のＴＦＴを用いており、実施例３で説明したＣＭＯＳ回路の作製工程において、イオンドーピングの工程を変化させることによって作製され得る。
【０１７０】
また、本実施例のレベルシフタ１７０１およびインバータ１７０２は、Ｔｒ３、Ｔｒ７、Ｔｒ１０のゲイト電極には、電源電圧よりも低い電圧が印加されるように設計されている。よって、ＴＦＴの高耐圧化がはかれる。
【０１７１】
（実施例５）
【０１７２】
本実施例では、上記実施例１、２、あるいは４に示したような、本発明のドライバを含む周辺回路一体型の液晶パネルを組み込んだ３板式のプロジェクタについて説明する。
【０１７３】
図１８を参照する。図１８に、本実施例３の液晶パネルを用いた３板式の液晶プロジェクタを示す。１８０１は光源であり、１８０２、１８０３は、それぞれＲ（赤）とＧ（緑）との波長領域の光を選択的に反射するダイクロイックミラーである。１８０４、１８０５、および１８０６は、全反射ミラーであり、１８０７、１８０８、および１８０９は、それぞれＲ、Ｇ、Ｂに対応した透過型液晶パネルである。１８１０はダイクロイックプリズムであり、１８１１は投射レンズであり、１８１２はスクリーンである。
【０１７４】
本実施例の３板式の液晶プロジェクタは、３枚の白黒表示の液晶パネル１８０７、１８０８、および１８０９にそれぞれ赤、青、緑の３原色に対応した画像を表示し、それに対応する３原色の光で上記液晶パネルを照明する。そして、得られた各原色成分の画像をダイクロイックプリズム１８１０により合成してスクリーン１８１２に投射する。従って、３板式の液晶プロジェクタは、表示性能（解像度、スクリーン照度、色純度）に優れている。
【０１７５】
（実施例６）
【０１７６】
本実施例では、上記実施例１、２、あるいは４に示したような、本発明のドライバを含む周辺回路一体型の液晶パネルを組み込んだ単板式のプロジェクタについて説明する。
【０１７７】
本実施例の単板式の液晶プロジェクタの構成を図１９に示す。１９０１は光源、１９０２は集光レンズ、１９０３は液晶パネル、１９０４は投射レンズ、１９０５はスクリーンである。なお、液晶パネル１９０３にはカラーフィルタが取り付けられている。
【０１７８】
なお、本実施例の単板式の液晶プロジェクタでは、カラーフィルタを用いて直視型の液晶表示装置と同じ方式によって、Ｒ、Ｇ、Ｂの各画素をそれぞれ駆動する方法で、得られた各画素に対応する光をスクリーンへ投射している。
【０１７９】
なお、単板式の液晶プロジェクタは、実施例５の３板式の液晶プロジェクタと比較して、光学部品が１／３で済むことから、価格やサイズなどにおいて優れている。しかし、３板式と従来の単板式とで同じ液晶パネルを用いた場合、３板式は１つの画素に３色を重ねているのに対して、単板式は１つの画素を一色の画素としてしか利用できないため、単板式は３板式に比べて画質が劣る。しかも、上記の単板式の液晶プロジェクタは、光源からの白色光のうち不要な成分をカラーフィルタに吸収させることによって所望の色の画像を得ている。よって、液晶パネルに入射した白色光は、１／３しか透過せず、光の利用効率が比較的低い。
【０１８０】
よって、実施例５の３板式のプロジェクタと本実施例の単板式のプロジェクタとがその用途に応じて使用され得る。
【０１８１】
（実施例７）
【０１８２】
本実施例では、実施例５あるいは実施例６に示された液晶プロジェクタを、光学エンジンとしてセットに組み込んだプロジェクタ（プロジェクションＴＶ）について説明する。
【０１８３】
図２０に、本実施例のプロジェクションＴＶの外観図を示す。本実施例のプロジェクションＴＶは、一般的に、リア型プロジェクタとも呼ばれるタイプである
。なお、図２０（Ａ）は側面図であり、内部構造を簡略化して示されている。また、図２０（Ｂ）は、本実施例のプロジェクションＴＶを斜めから見た図である。
【０１８４】
図２０（Ａ）および（Ｂ）において、２００１は本体、２００２は実施例４あるいは実施例５の液晶プロジェクタが組み込まれた光学エンジン、２００３はリフレクター、２００４はスクリーンである。実際には、その他の光学系が加わって複雑な構成となるが、本実施例では概略の構成のみを示すこととする。
【０１８５】
なお、実施例５あるいは実施例６の液晶パネルには、周辺駆動回路および論理回路とが画素領域とともに一体形成されている。よって、ＮＴＳＣ方式、ＰＡＬ方式、ディジタル方式の信号にも対応させることができる。
【０１８６】
また、ビデオ信号がＸＧＡ、ＳＸＧＡ、ＵＸＧＡといった様に、異なる解像度に対応していても、論理回路等で不必要な箇所（画像非表示部）を黒表示するなどの工夫により解像度の低下を防ぎ、かつコントラストの高い映像を提供することができる。
【０１８７】
（実施例８）
【０１８８】
本実施例では、実施例７とは異なる構成の液晶プロジェクタについて説明する。本実施例の液晶プロジェクタにも、実施例３の液晶パネルが用いられる。なお、本実施例で示す装置は、一般的にはフロント型プロジェクタと呼ばれているタイプである。
【０１８９】
図２１に、本実施例のフロント型プロジェクタの構成図を示す。図２１において、２１０１はプロジェクタ本体、２１０２は投射レンズ、２１０３はスクリーンである。
【０１９０】
プロジェクタ本体２１０１には、実施例５に示したプロジェクタを用いる。プロジェクタ本体２１０１から映像情報を含む光が供給され、投射レンズ２１０２によって、映像がスクリーン２１０３に投射される。
【０１９１】
フロント型プロジェクタの最大の特徴は、映像が大画面スクリーンに映し出されることである。よって、会議やプレゼンテーション用のアプリケーションとしての需要が高い。なお、スクリーンには１００インチ型、２００インチ型といったものがよく用いられる。
【０１９２】
なお、本実施例のフロント型プロジェクタにも、実施例５の３板式のプロジェクタと実施例６の単板式のプロジェクタとがその用途に応じて使用され得る。
【０１９３】
（実施例９）
【０１９４】
本実施例では、本発明のドライバ回路を有する反強誘電性液晶を用いた液晶表示装置について説明する。
【０１９５】
本実施例で用いた画素ＴＦＴおよびドライバＴＦＴを含むアクティブマトリクス基板の作製方法は、実施例３を引用する。
【０１９６】
本実施例の液晶表示装置は、反強誘電性液晶が用いられている。反強誘電性液晶は、２つの配向状態を有し、画素ＴＦＴによって電圧が印加されると、第１あるいは第２の配向状態にある液晶分子が第２あるいは第１の安定な配向状態に選択的に変化する。この第１あるいは第２の安定な配向状態にある液晶分子の割合を、印加する電圧の大きさによって変化させることができる。したがって、印加電圧を制御することによって、中間調状態を制御することができる。
【０１９７】
本実施例の反強誘電性液晶を用いた液晶表示装置は、そのドライバ回路に、本発明のレベルシフタおよび最終段のインバータが用いられているので、比較的高い電圧を印加する場合にも、ドライバ回路の劣化を生じることはない。
【０１９８】
また、本実施例の反強誘電性液晶を用いた液晶表示装置は、ＴＮモードの液晶表示装置と比較して、応答速度が早く、周波数特性がよい。よって、良好な画像を表示することができる。
【０１９９】
（実施例１０）
【０２００】
上記実施例３〜８では、本発明のドライバ回路をＥＣＢ（電界制御複屈折）モードで表示を行う液晶パネルに用いたが、ＥＣＢモードのうちでもＩＰＳ（横電界）モードで表示を行う液晶パネルに用いてもよいし、ＴＮ（ツイストネマチック）やＳＴＮ（スーパーツイストネマチック）などのモードで表示を行う液晶パネルに用いてもよい。
【０２０１】
また、上記実施例３〜８では、透過型の液晶パネルについて説明してきたが、本発明のレベルシフタおよび最終段のインバータを有する駆動回路は、反射型の液晶パネルにも用いられるのは言うまでもない。
【０２０２】
また、上記実施例１〜９では、表示媒体として液晶を用いる場合について説明してきたが、本発明の駆動回路は、液晶と高分子との混合層、いわゆる高分子分散型液晶表示装置にも用いることができる。また、本発明の駆動回路は、印加電圧に応答して光学的特性が変調され得るその他のいかなる表示媒体を有する表示装置に用いてもよい。例えば、エレクトロルミネセンス素子などを表示媒体として用いてもよい。
【０２０３】
【発明の効果】
【０２０４】
本発明によると、ゲイト信号線の駆動に比較的高い電圧を必要とし、高電圧のドライバの電源を用いる場合にも、従来問題であったホットキャリアによるＴＦＴの劣化を防ぐことができ、ドライバが扱うことのできる電圧のマージンを大きくとることができ、ドライバの高耐圧化が達成される。
【図面の簡単な説明】
【図１】  従来のアクティブマトリクス型液晶表示装置の概略図である。
【図２】  従来のアクティブマトリクス型液晶表示装置のゲイト信号線側駆動回路の概略図である。
【図３】  従来のレベルシフタおよび最終段のインバータの回路図である。
【図４】  従来の最終段のインバータの電圧変化のシミュレーション結果を示す図である。
【図５】  従来の最終段のインバータの出力波形を示す図である。
【図６】  本実施例のアクティブマトリクス型液晶表示装置のゲイト信号線側駆動回路の概略図である。
【図７】  本発明によるレベルシフタおよび最終段のインバータの回路図である。
【図８】  本実施例のシフトレジスタ、レベルシフタ、および最終段のインバータの動作を示すタイミングチャートである。
【図９】  本発明による最終段のインバータの電圧変化のシミュレーション結果を示す図である。
【図１０】  本発明によるインバータの出力波形を示す図である。
【図１１】  本発明によるレベルシフタおよび最終段のインバータの回路図である。
【図１２】  本発明による液晶表示装置の作製工程を示す図である。
【図１３】  本発明による液晶表示装置の作製工程を示す図である。
【図１４】  本発明による液晶表示装置の作製工程を示す図である。
【図１５】  本発明による液晶表示装置の断面図である。
【図１６】  本発明による液晶表示装置のアクティブマトリクス基板の斜視図である。
【図１７】  本発明によるレベルシフタおよび最終段のインバータの回路図である。
【図１８】  本発明による液晶表示装置を備えた３板式プロジェクタの構成図である。
【図１９】  本発明による液晶表示装置を備えた単板式プロジェクタの構成図である。
【図２０】  本発明による液晶表示装置を備えたリアプロジェクタの構成図である。
【図２１】  本発明による液晶表示装置を備えたフロントプロジェクタの構成図である。
【符号の説明】
２０１    シフトレジスタ
２０２    ＮＡＮＤゲート
２０３    インバータ
２０４    レベルシフタ
２０５    最終段のインバータ
９０１、９０２、９０３、９０４    半導体層
９０５    第１の配線層
９０６    第２の配線層
９０７    コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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