(57)【特許請求の範囲】
【請求項１】
入力クロックを分周し、分周クロックと、前記分周クロックの周期で前記入力クロックの一周期分活性化する所定の信号とを生成し、初期化信号を受けて初期化される分周器と、
第１の動作モードにおいて前記所定の信号を前記初期化信号として外部へ出力し、かつ前記分周器へ与え、第２の動作モードにおいて前記初期化信号を前記外部から入力する入出力部と
を備える集積回路。
【請求項２】
前記入出力部は、
前記第１の動作モードにおいて前記所定の信号を一旦ラッチして前記外部へと出力する第１のラッチと、
前記第２の動作モードにおいて前記外部から入力した前記初期化信号を一旦ラッチして前記分周器に与える第２のラッチと
を有する、請求項１記載の集積回路。
【請求項３】
前記入出力部は、
前記第１の動作モードにおいて前記所定の信号を前記第１及び第２のラッチにおいてラッチに要する期間の合計だけ遅延させて前記所定の信号を前記分周器に与える遅延素子
を更に備える、請求項２記載の集積回路。
【請求項４】
前記第１及び第２のラッチは前記入力クロックに基づいて動作するＤラッチであり、前記遅延素子は前記入力クロックに基づいて動作するフリップフロップであり、
前記分周器は、前記初期化信号を受けて、前記所定の信号を生成する時点よりも前記遅延素子の遅延量と前記入力クロックの１周期分だけ遅延した時点の内部状態に初期化される、請求項３記載の集積回路。
【請求項５】
前記分周器は、前記初期化信号を受けて、前記所定の信号を生成する時点よりも前記入力クロックの１周期分だけ遅延した時点の内部状態に初期化される、請求項１記載の集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は一対の集積回路の動作が基づくクロックを初期化する技術に関し、特にクロックの分周技術に関する。
【０００２】
【従来の技術】
図１０は従来のマスタチップ９１及びスレーブチップ９２の構造及び相互の接続関係を示す回路図である。マスタチップ９１及びスレーブチップ９２の構造自体は同一であり、それぞれのモード端子に与えられる電位によってマスタチップ９１として機能するか、スレーブチップ９２として機能するかが決定される。
【０００３】
マスタチップ９１は、クロックＣＫを分周して得られる分周クロック３３に基づいて動作する内部回路１０、クロックＣＫを分周して分周クロック３３を内部回路１０に与える分周器１１、リセット信号バーＲＳの立ち上がりを検出してリセット解除パルスを発生するリセットエッジ検出回路１２、モード端子３２に与えられた電位を入力するインバータ１６、モード端子３２に与えられた電位で制御されるスリーステートバッファ１３，１４、インバータ１６の出力で制御されるスリーステートバッファ１５、及び入出力ポート３１を備えている。
【０００４】
スリーステートバッファ１３の入力端はリセットエッジ検出回路１２が出力するリセット解除パルスを入力し、出力端はスリーステートバッファ１４の入力端に接続される。分周器１１のリセット端Ｒはスリーステートバッファ１３，１５のいずれの出力端にも共通して接続されている。また入出力ポート３１はスリーステートバッファ１４の出力端及びスリーステートバッファ１５の入力端に共通して接続されている。
【０００５】
マスタチップ９１においてはモード端子３２には正電位が与えられているので、スリーステートバッファ１３，１４はいずれもイネーブルとなり、スリーステートバッファ１５はディスエーブルとなる。従って、リセットエッジ検出回路１２が出力するリセット解除パルスは分周器１１のリセット信号として与えられ、入出力ポート３１はリセット解除パルスを出力する出力ポートとして機能する。
【０００６】
スレーブチップ９２は、クロックＣＫを分周して得られる分周クロック４３に基づいて動作する内部回路２０、クロックＣＫを分周して分周クロック４３を内部回路２０に与える分周器２１、リセット信号バーＲＳの立ち上がりを検出してリセット解除パルスを発生するリセットエッジ検出回路２２、モード端子４２に与えられた電位を入力するインバータ２６、モード端子４２に与えられた電位で制御されるスリーステートバッファ２３，２４、インバータ２６の出力で制御されるスリーステートバッファ２５、及び入出力ポート４１を備えている。
【０００７】
スリーステートバッファ２３の入力端はリセットエッジ検出回路２２が出力するリセット解除パルスを入力し、出力端はスリーステートバッファ２４の入力端に接続される。分周器２１のリセット端Ｒはスリーステートバッファ２３，２５のいずれの出力端にも共通して接続されている。また入出力ポート４１はスリーステートバッファ２４の出力端及びスリーステートバッファ２５の入力端に共通して接続されている。
【０００８】
スレーブチップ９２においてはモード端子４２は接地されているので、スリーステートバッファ２３，２４はいずれもディスエーブルとなり、スリーステートバッファ２５はイネーブルとなる。従って、リセットエッジ検出回路２２が出力するリセット解除パルスはどこにも与えられず、マスタチップ９１の入出力ポート３１に接続されたスレーブチップ９２の入出力ポート４１から得られる、リセットエッジ検出回路１２が出力するリセット解除パルスが分周器２１のリセット端Ｒに供給されることになる。つまり、入出力ポート４１は入力ポートとして機能する。
【０００９】
図１１は分周器１１，２１の構成を例示する回路図である。この構成ではクロック端Ｃに入力する信号、例えばクロックＣＫを、４分周して出力端Ｋから出力し、リセット端Ｒに入力する信号によってリセットされる。
【００１０】
図１２はリセットエッジ検出回路１２，２２の構成を例示する回路図である。この構成ではリセット入力端ＲＩに入力する信号、例えばリセット信号バーＲＳの立ち上がりを検出後、クロック端Ｃに入力する信号、例えばクロックＣＫの最初の一周期においてのみ“Ｈ”を出力端ＲＥへ出力する。
【００１１】
【発明が解決しようとする課題】
以上のように構成された一対のマスタチップ９１、スレーブチップ９２を有する集積回路に対して電源を投入すると、その当初はリセット信号バーＲＳが“Ｌ”のままでありながら、クロックＣＫが“Ｈ”，“Ｌ”間で遷移を行う。そしてクロックＣＫの数十から数千周期が経過してからリセット信号バーＲＳが“Ｈ”となり、マスタチップ９１、スレーブチップ９２のリセットが解除される。
【００１２】
このリセットが解除されるまでの間はマスタチップ９１のリセットエッジ検出回路１２はリセット解除パルスを出力せず、したがってマスタチップ９１の分周器１１とスレーブチップ９２の分周器２１とはそれぞれ異なる位相で分周を行っている。そのため、電源の投入後、リセットが解除されるまでの間、内部回路１０と内部回路２０とは分周クロック３３，４３の位相が合わないまま動作している。
【００１３】
しかし、内部回路１０と内部回路２０の種類によっては、例えばＲＡＭやＲＯＭ等の記憶素子のように、リセットが解除される以前に既に互いに同期して動作していることが要求される場合がある。そして上記の従来の技術ではかかる要求に応えることができないという問題点があった。
【００１４】
本発明はこのような問題点を解決するためになされたもので、上記の要求に対応することができる位相同期技術を提供することを目的としている。
【００１５】
【課題を解決するための手段】
この発明のうち請求項１にかかるものは、入力クロックを分周し、分周クロックと、前記分周クロックの周期で前記入力クロックの一周期分活性化する所定の信号とを生成し、初期化信号を受けて初期化される分周器と、第１の動作モードにおいて前記所定の信号を前記初期化信号として外部へ出力し、かつ前記分周器へ与え、第２の動作モードにおいて前記初期化信号を前記外部から入力する入出力部とを備える集積回路である。
【００１６】
この発明のうち請求項２にかかるものは、請求項１記載の集積回路であって、前記入出力部は、前記第１の動作モードにおいて前記所定の信号を一旦ラッチして前記外部へと出力する第１のラッチと、前記第２の動作モードにおいて前記外部から入力した前記初期化信号を一旦ラッチして前記分周器に与える第２のラッチとを有する。
【００１７】
この発明のうち請求項３にかかるものは、請求項２記載の集積回路であって、前記入出力部は、前記第１の動作モードにおいて前記所定の信号を前記第１及び第２のラッチにおいてラッチに要する期間の合計だけ遅延させて前記所定の信号を前記分周器に与える遅延素子を更に備える。
【００１８】
この発明のうち請求項４にかかるものは、請求項３記載の集積回路であって、前記第１及び第２のラッチは前記入力クロックに基づいて動作するＤラッチであり、前記遅延素子は前記入力クロックに基づいて動作するフリップフロップであり、前記分周器は、前記初期化信号を受けて、前記所定の信号を生成する時点よりも前記遅延素子の遅延量と前記入力クロックの１周期分だけ遅延した時点の内部状態に初期化される。
【００１９】
この発明のうち請求項５にかかるものは、請求項１記載の集積回路であって、前記分周器は、前記初期化信号を受けて、前記所定の信号を生成する時点よりも前記入力クロックの１周期分だけ遅延した時点の内部状態に初期化される。
【００２０】
【発明の実施の形態】
実施の形態１．
図１は本実施の形態にかかるマスタチップ１０１及びスレーブチップ２０１の構成と、それら相互の接続関係を示す回路図である。マスタチップ１０１及びスレーブチップ２０１の構造自体は同一であり、それぞれのモード端子３２，４２に与えられる電位によってマスタチップ１０１として機能するか、スレーブチップ２０１として機能するかが決定される。
【００２１】
マスタチップ１０１の構成は、従来の技術として図１０に示されたマスタチップ９１の構成に対して、分周器１１及びリセットエッジ検出回路１２の代わりに分周器１７を設けて得られる。
【００２２】
具体的には、マスタチップ１０１は内部回路１０、分周器１７、スリーステートバッファ１３，１４，１５、インバータ１６、モード端子３２、入出力ポート３１を備えている。
【００２３】
分周器１７はクロックＣＫをそのクロック端Ｃに入力し、クロックＣＫを分周して得られる分周クロック３３を出力端Ｋ１へ出力する。この分周クロック３３は、分周器１７のリセット端Ｒに与えられる信号が“Ｈ”である状態で、分周器１７のクロック端Ｃに与えられる信号（即ちクロックＣＫ）が立ち上がった際にリセットされる。
【００２４】
図２は分周器１７に採用される分周回路７ａの回路図であり、ここでは４分周の場合の構成を例示している。分周回路７ａの構成は、従来の技術として図１１に示された分周器１１の構成に対して、ＡＮＤゲートＧ３を追加して得られる。
【００２５】
具体的には、分周回路７ａはインバータＩ１，Ｉ２、ＡＮＤゲートＧ１，Ｇ２，Ｇ３、ＸＯＲゲートＸ１、ＤフリップフロップＦ１，Ｆ２を備えている。ＤフリップフロップＦ１，Ｆ２はいずれも、クロック端Ｃに与えられた信号、即ちクロックＣＫの立ち上がりによって各々の入力端Ｄにおけるレベルを出力端Ｑへと伝達する。ＤフリップフロップＦ１，Ｆ２のそれぞれの出力Ｑ１，Ｑ２はそれぞれインバータＩ１、ＸＯＲゲートＸ１に一方の入力端に与えられる。ＸＯＲゲートＸ１の他方の入力端には出力Ｑ１が与えられる。
【００２６】
インバータＩ２にはリセット端Ｒに与えられた信号、即ちリセット信号バーＲＳが与えられ、その論理反転がインバータＩ２から出力される。このインバータＩ２の出力は、インバータＩ１の出力と共にＡＮＤゲートＧ１に入力し、両者の論理積がＤフリップフロップＦ１の入力端Ｄに与えられる。またインバータＩ２の出力は、ＸＯＲゲートＸ１の出力と共にＡＮＤゲートＧ２に入力し、両者の論理積がＤフリップフロップＦ２の入力端Ｄに与えられる。
【００２７】
出力Ｑ２はそのまま出力端Ｋ１から分周クロック３３として出力され、出力Ｑ１，Ｑ２の論理積がＡＮＤゲートＧ３から得られてキャリー信号ＣＹとして出力端Ｋ２から出力される。出力Ｑ１，Ｑ２の周期はクロックＣＫの周期のそれぞれ２倍、４倍となり、キャリー信号ＣＹは分周回路７ａの内部状態、即ち出力Ｑ１，Ｑ２が共に“Ｈ”となるクロックＣＫの１周期分“Ｈ”となる。
【００２８】
図１に戻り、マスタチップ１０１内の構成の説明を続ける。内部回路１０は分周クロック３３に同期して動作し、リセット信号バーＲＳによってリセットされる。スリーステートバッファ１３，１４はいずれもモード端子３２に与えられた電位が“Ｈ”に対応する場合にイネーブルとなる。一方、インバータ１６はモード端子３２に与えられた電位が対応する論理を反転してスリーステートバッファ１５の制御端に与えており、スリーステートバッファ１５はモード端子３２に与えられた電位が“Ｈ”に対応する場合にはディスエーブルとなる。
【００２９】
入出力ポート３１にはスリーステートバッファ１４の出力端及びスリーステートバッファ１５の入力端が接続されている。またスリーステートバッファ１３の出力端と、スリーステートバッファ１４の入力端と、スリーステートバッファ１５の出力端とは、共通して分周器１７のリセット端Ｒに接続されている。
【００３０】
マスタチップ１０１においてはモード端子３２に正電位が与えられており、その対応する論理値は“Ｈ”である。よって分周器１７のリセット端Ｒにはスリーステートバッファ１３を介して、入出力ポート３１にはスリーステートバッファ１３，１４を介して、いずれにもキャリー信号ＣＹが与えられる。入出力ポート３１はキャリー信号ＣＹを外部へ出力する出力ポートとして機能する。
【００３１】
スレーブチップ２０１は、内部回路２０、分周器２７、スリーステートバッファ２３，２４，２５、インバータ２６、モード端子４２、入出力ポート４１を備えており、それぞれマスタチップ１０１の内部回路１０、分周器１７、スリーステートバッファ１３，１４，１５、インバータ１６、モード端子３２、入出力ポート３１に対応している。
【００３２】
但し、スレーブチップ２０１においてはモード端子４２が接地されており、その対応する論理値は“Ｌ”である。よって分周器２７のリセット端Ｒにはスリーステートバッファ２５を介して、入出力ポート４１に与えられた信号が伝達される。入出力ポート４１は外部から分周器２７のリセットの為の信号を受ける入力ポートとして機能する。分周器２７の出力端Ｋ２から得られる信号はいずれにも伝達されない。
【００３３】
スレーブチップ２０１の入出力ポート４１はマスタチップ１０１の入出力ポート３１に接続されているので、分周器２７のリセットと分周器１７のリセットとは共通して、分周器１７の出力するキャリー信号ＣＹによって行われることになる。
【００３４】
図３は本実施の形態の動作を示すタイミングチャートである。クロックＣＫを基準として、マスタチップ１０１の分周器１７の動作及びスレーブチップ２０１の分周器２７の動作に分けて示している。ここでは分周器１７，２７として図２に示された構成を採用している場合を例に採る。分周器１７，２７のそれぞれの出力Ｑ１の上の数字は論理値“Ｈ”，“Ｌ”をそれぞれ数値“１”，“０”とした場合の、２・Ｑ２＋Ｑ１の値を示している。
【００３５】
電源投入直後は、分周器１７，２７はそれぞれ独立した初期値で動作を開始する。図３では、電源投入直後のクロックＣＫの立ち上がり時刻ｔ０以前において、分周器１７は初期値Ｑ１，Ｑ２共に“Ｌ”で、分周器２７は初期値Ｑ１，Ｑ２共に“Ｈ”であった場合を例示している。時刻ｔ１において分周器１７の出力Ｑ１，Ｑ２が共に“Ｈ”となると、キャリー信号ＣＹは“Ｈ”となる。
【００３６】
分周器１７のフリップフロップＦ１，Ｆ２は、キャリー信号ＣＹをスリーステートバッファ１３を介して受ける。一方、分周器１７から得られたキャリー信号ＣＹはスリーステートバッファ１３，１４、入出力ポート３１及び入出力ポート４１、スリーステートバッファ２５を経由して、分周器２７のリセット端Ｒに伝達される。
【００３７】
この際、キャリー信号ＣＹの伝達には遅延が生じ、分周器１７，２７のリセット端Ｒにおいてそれぞれ遅延量Δ１，Δ２だけの遅延が生じる。しかし、この遅延量Δ１，Δ２がクロックＣＫの１周期分内に収まる限り、時刻ｔ２のクロックＣＫの立ち上がり時には分周器１７，２７のリセット端Ｒの論理値は“Ｈ”にある。従って分周器２７のフリップフロップＦ１，Ｆ２のリセットは、分周器１７のフリップフロップＦ１，Ｆ２のリセットと同期して時刻ｔ２において行われ、いずれの出力Ｑ１，Ｑ２も全て“Ｌ”となる。
【００３８】
時刻ｔ２以降は分周器１７，２７のそれぞれの出力Ｑ１，Ｑ２の値が一致するので、分周器１７の出力Ｑ２である分周クロック３３と、分周器２７の出力Ｑ２である分周クロック４３とは同期することになる。しかも、分周器１７，２７がリセットされる内部状態は、キャリー信号ＣＹが活性化する時点よりもクロックＣＫの一周期分だけ後の状態であるので、リセットによって分周の割合が損なわれることもない。
【００３９】
以上のように本実施の形態によれば、一対の集積回路の分周器のリセットが、それぞれの集積回路においてリセット信号バーＲＳから生成されるリセット解除パルスに基づくのではなく、一方の分周器１７のキャリー信号に共通して基づく。従って、電源投入後、リセット信号バーＲＳの遷移を待つことなく、多くても分周クロック３３の１周期分が経過するまでには一対の分周器が共にリセットされるので、分周クロック３３，４３の位相が互いに揃うことになる。
【００４０】
なお、このような分周器のリセットは、クロックＣＫをＮ分周（Ｎ＞１）する分周器において、クロックＣＫのＮ周期分毎にクロックＣＫの１周期分だけ活性化する信号を、分周器の出力を初期化するための信号として採用することで実現できる。
【００４１】
図４は分周器１７，２７として採用できる分周回路７ｂの構成を示す回路図である。分周回路７ｂは図２に示された分周回路７ａの構成に対し、ＡＮＤゲートＧ１，Ｇ２をＯＲゲートＧ１０，Ｇ２０にそれぞれ置換し、かつインバータＩ２を除去してリセット端ＲをＯＲゲートＧ１０，Ｇ２０の入力端にそれぞれ直接に接続し、ＡＮＤゲートＧ３には出力Ｑ１の代わりに、インバータＩ３によって得られる出力Ｑ１の論理反転が入力された構成となっている。
【００４２】
分周回路７ｂにおいては、ＡＮＤゲートＧ３の出力は、出力Ｑ１，Ｑ２がそれぞれ“Ｌ”，“Ｈ”となった場合のみ“Ｈ”となる信号ＣＢである。従って、これはキャリー信号とは言えないが、リセット端Ｒに入力することにより、ＤフリップフロップＦ１，Ｆ２の入力端Ｄの値をいずれも“Ｈ”に初期化する。出力Ｑ１，Ｑ２が“Ｌ”，“Ｈ”となった直後のクロックＣＫの立ち上がりによって得られるべき出力Ｑ１，Ｑ２は、いずれもそれぞれ“Ｈ”である。従って分周回路７ｂを分周器１７，２７として採用し、分周器１７の出力端Ｋ２から得られた信号を分周器２７のリセット端Ｒに与えることにより、分周の割合を損なうことなく、分周器１７，２７は互いに位相の揃った分周クロック３３，３４をそれぞれ出力することができる。
【００４３】
実施の形態２．
クロックＣＫの周波数が高くなると、上記遅延量Δ１，Δ２がクロックＣＫの１周期分内に収まり切れない可能性が生じる。本実施の形態は遅延量Δ１，Δ２の上限を緩和する技術を提示する。
【００４４】
図５は本実施の形態にかかるマスタチップ１０２及びスレーブチップ２０２の構成と、それら相互の接続関係を示す回路図である。マスタチップ１０２の構成は実施の形態１において図１で示されたマスタチップ１０１の構成に対し、分周器１７を分周器１８で置換し、スリーステートバッファ１３，１４，１５の前段にそれぞれＤフリップフロップ３８、Ｄラッチ３５、Ｄラッチ３６を設け、クロックＣＫの論理反転をＤラッチ３５に供給するインバータ３７を追加して得られる。
【００４５】
分周器１８はクロックＣＫを分周して分周クロック３３を出力端Ｋ１から内部回路１０へ供給する点で、分周器１７と共通するが、出力端Ｋ２から得られる信号はキャリー信号ＣＹではなく、フルカウントするよりもクロックＣＫの１周期分だけ前において活性化する信号ＣＢである。
【００４６】
Ｄフリップフロップ３８の入力端Ｄは分周器１８の出力端Ｋ２に接続され、クロックＣＫの立ち上がりによって信号ＣＢが出力端Ｑへと伝達される。Ｄラッチ３５はゲート端Ｇにインバータ３７の出力を受け、クロックＣＫが“Ｌ”の場合には入力端Ｄの論理状態を素通しし、“Ｈ”の場合にはその直前の入力端Ｄの論理状態を保持する。Ｄラッチ３６はゲート端ＧにクロックＣＫを受け、クロックＣＫが“Ｈ”の場合には入力端Ｄの論理状態を素通しし、“Ｌ”の場合にはその直前の入力端Ｄの論理状態を保持する。
【００４７】
スレーブチップ２０２の構成はマスタチップ２０１と同様であり、具体的には内部回路２０、内部回路２０に分周クロック３４を供給する分周器２８、スリーステートバッファ２３，２４，２５、モード端子４２、入出力ポート４１、Ｄラッチ４５，４６、Ｄフリップフロップ４８、インバータ２６，４７を備えている。これらはそれぞれマスタチップ２０１の内部回路１０、分周器１８、スリーステートバッファ１３，１４，１５、モード端子３２、入出力ポート３１、Ｄラッチ３５，３６、Ｄフリップフロップ３８、インバータ１６，３７にそれぞれ対応している。実施の形態１と同様に、マスタチップ１０２とスレーブチップ２０２の相違は、モード端子３２に正電位が与えられているのに対して、モード端子４２が接地されている点にある。
【００４８】
図６は分周器１８，２８に採用される分周回路８ａの回路図であり、ここでは４分周の場合の構成を例示している。分周回路８ａは図２に示された分周回路７ａの構成に対し、ＡＮＤゲートＧ３には出力Ｑ１の代わりに、インバータＩ３によって得られる出力Ｑ１の論理反転が入力された構成となっている。このようにして、フルカウントするよりもクロックＣＫの１周期分だけ前において活性化する信号ＣＢをＡＮＤゲートＧ３の出力として得ることができる。
【００４９】
図７は本実施の形態の動作を示すタイミングチャートである。クロックＣＫを基準として、マスタチップ１０２の分周器１８の動作及びスレーブチップ２０２の分周器２８のリセット端Ｒの直前までの構成要素の出力に分けて示している。ここでは分周器１８，２８として図６に示された分周回路８ａを採用している場合を例に採る。クロックＣＫの上の数字は、論理値“Ｈ”，“Ｌ”をそれぞれ数値“１”，“０”とした場合の、分周器１８における２・Ｑ２＋Ｑ１の値を示している。また、時刻ｔ１１，ｔ１２，ｔ１３，ｔ１４，ｔ１５はクロックＣＫの半周期間隔で設定されている。
【００５０】
分周器１８において、時刻ｔ１１にクロックＣＫが立ち上がり、これに対応して出力Ｑ１，Ｑ２がそれぞれ“Ｌ”，“Ｈ”となると、信号ＣＢは立ち上がる。Ｄラッチ３５はクロックＣＫが“Ｈ”である時刻ｔ１１〜ｔ１２においては時刻ｔ１１の直前の信号ＣＢの値“Ｌ”を保持し、クロックＣＫが“Ｌ”である時刻ｔ１２〜ｔ１３においてはその期間中の信号ＣＢの値を出力する。
【００５１】
信号ＣＢはクロックＣＫの１周期分活性化するので、時刻ｔ１１よりも後で時刻ｔ１３までであれば、信号ＣＢの立ち上がりがＤラッチ３５の入力端Ｄにいくら遅延して伝達されても、Ｄラッチ３５の出力は時刻ｔ１１，ｔ１２において“Ｌ”であり、時刻ｔ１３，ｔ１４を含みクロックＣＫの半周期よりも長い期間で“Ｈ”となる。
【００５２】
Ｄラッチ３５の出力はスリーステートバッファ１４、入出力ポート３１，４１を介してＤラッチ４６に入力する。Ｄラッチ４６はクロックＣＫが“Ｌ”である時刻ｔ１２〜ｔ１３においては時刻ｔ１２の直前の入力端Ｄの値“Ｌ”を保持し、クロックＣＫが“Ｈ”である時刻ｔ１３〜ｔ１４においてはその期間中の入力端Ｄの値を出力する。
【００５３】
上述のように、Ｄラッチ３５の出力はクロック半周期分よりも長く“Ｈ”となるので、時刻ｔ１３よりも後で時刻ｔ１５までであれば、スリーステートバッファ１４の信号がＤラッチ４６の入力端Ｄにいくら遅延して伝達されても、Ｄラッチ４６の出力は時刻ｔ１２，ｔ１３において必ず“Ｌ”であり、時刻ｔ１４，ｔ１５において必ず“Ｈ”となる。
【００５４】
更にＤラッチ４６の出力はスリーステートバッファ２５を介して分周器２８のリセット端Ｒへと伝達されるが、分周器２８のリセット端Ｒでの信号の立ち上がりは時刻ｔ１５まで遅延してもよい。リセットの契機となるクロックＣＫの立ち上がりは時刻ｔ１５において生じるからである。
【００５５】
そして分周器２８は分周器１８と同様にして、そのリセット端Ｒに伝達された信号が“Ｈ”である期間のクロックＣＫの立ち上がりにより、出力Ｑ１，Ｑ２が共に“Ｌ”となる。
【００５６】
以上のように、マスタチップ１０２のＤラッチ３５とスレーブチップ２０２のＤラッチ４６が、信号ＣＢについてのクロックＣＫの一周期分の遅延を許す。但し、分周器２８は時刻ｔ１３におけるクロックＣＫの立ち上がりでリセットされることはない。上述のＤラッチ３５の動作の故にＤラッチ４６の入力は必ず時刻ｔ１２において“Ｌ”であり、これを受けたＤラッチ４６の動作の故に分周器２８のリセット端Ｒの論理値は必ず時刻ｔ１３において“Ｌ”となるからである。よって遅延量を制限する時間を緩和する為にＤラッチ３５，３６が設けられた故に、これらにおいて遅延される合計の遅延量、即ちクロックＣＫの１周期分だけキャリー信号ＣＹよりも前に、信号ＣＢが活性化する必要がある。
【００５７】
分周クロック３３，４３の相互の同期を採るため、分周器１８についてもＤラッチ３５，３６において遅延される合計の遅延量だけ信号ＣＢを遅延させる必要がある。このため、Ｄフリップフロップ３８が分周器１８の出力端Ｋ２と分周器１８のリセット端Ｒとの間に設けられている。よって本実施の形態では分周クロック３３，４３の相互の同期を得つつも、実施の形態１の場合と比較して遅延量を制限する期間を２倍に緩和することができる。
【００５８】
しかし、信号ＣＢは分周器２７，２８の出力を所定の値に初期化することができれば、クロックＣＫをＮ分周（Ｎ＞１）する分周器において、クロックＣＫのＮ周期分毎にクロックＣＫの１周期分だけ活性化する信号を採用することができる。
【００５９】
図８は分周器１８，２８として採用できる分周回路８ｂの構成を示す回路図である。分周回路８ｂは図２に示された分周回路７ａの構成に対し、ＡＮＤゲートＧ１をＯＲゲートＧ１０に置換し、ＯＲゲートＧ１０の入力端にはインバータＩ２の出力の代わりにリセット端Ｒを直接接続した構成となっている。
【００６０】
分周回路８ｂでは出力端Ｋ２からはキャリー信号ＣＹが出力されるが、リセット端Ｒに与えられる論理値が“Ｈ”となることによって初期化される出力Ｑ１，Ｑ２は、“Ｈ”，“Ｌ”となっている。出力Ｑ１，Ｑ２はキャリー信号ＣＹが出力される時の状態（Ｑ１＝Ｑ２＝“Ｈ”）からクロックＣＫの２周期分経過すると、上記の初期化の状態に移行するので、４分周の機能を保ちつつ、分周器１８，２８は互いに位相の揃った分周クロック３３，３４をそれぞれ出力することができる。
【００６１】
なお、本実施の形態では、クロックＣＫのＮ周期分毎にクロックＣＫの１周期分だけ活性化する信号を分周器１８から得て、これをＤラッチ３５，４５で遅延させて分周器２８の初期化に供する。よってＤラッチ３５，４６を統合してＤフリップフロップとし、いずれか一方のチップに設けることもできる。しかし、マスタチップ１０２及びスレーブチップ２０２のいずれも同じ構成で得ることができるという点において、それぞれにＤラッチを設けることが望ましい。
【００６２】
図９は本実施の形態の変形を示す回路図であり、マスタチップ１０３及びスレーブチップ２０３の構成が示されている。図５ではマスタチップ１０２及びスレーブチップ２０２において、それぞれＤフリップフロップ３８，４８を設けているが、図９ではこれに替えてＤラッチ３５と共にＤフリップフロップを構成するＤラッチ３９、Ｄラッチ４５と共にＤフリップフロップを構成するＤラッチ４９を設けている。但し、Ｄラッチ３９の入力端Ｄはスリーステートバッファ１４の入力端、出力端のいずれに接続してもよく、Ｄラッチ４９の入力端Ｄはスリーステートバッファ２４の入力端、出力端のいずれに接続してもよい。かかる構成においても、本実施の形態の効果を得ることができる。
【００６３】
【発明の効果】
この発明のうち請求項１にかかる集積回路を複数用意し、一の集積回路を第１の動作モードで動作させ、他の集積回路を第２の動作モードで動作させ、両方の集積回路の入出力部を結合することにより、一の集積回路の分周器が生成する所定の信号を以て両方の集積回路の初期化信号とすることができるので、別個にリセット信号を必要とすることなく、両方の集積回路の分周クロックの位相を整合させることができる。
【００６４】
この発明のうち請求項２にかかる集積回路によれば、一の集積回路の分周器が生成する所定の信号を他の集積回路の分周器の初期化信号として伝達する際の遅延量の上限を緩和することができる。
【００６５】
この発明のうち請求項３にかかる集積回路によれば、一の集積回路の分周器が生成する所定の信号を一の集積回路の分周器自身の初期化信号として採用する際、一の集積回路の遅延素子が所定の信号を、一の集積回路の第１のラッチにおける遅延量と他の集積回路の第２のラッチにおける遅延量との合計だけ遅延するので、両方の集積回路の分周器に与えられる初期化信号の位相を揃えることができる。
【００６６】
この発明のうち請求項４及び５にかかる集積回路によれば、分周器の初期化によって分周の割合が変化することがない。
【図面の簡単な説明】
【図１】  本発明の実施の形態１の構成を示す回路図である。
【図２】  本発明の実施の形態１の構成を示す回路図である。
【図３】  本発明の実施の形態１の動作を示すタイミングチャートである。
【図４】  本発明の実施の形態１の変形の構成を示す回路図である。
【図５】  本発明の実施の形態２の構成を示す回路図である。
【図６】  本発明の実施の形態２の構成を示す回路図である。
【図７】  本発明の実施の形態２の動作を示すタイミングチャートである。
【図８】  本発明の実施の形態２の変形の構成を示す回路図である。
【図９】  本発明の実施の形態２の他の変形の構成を示す回路図である。
【図１０】  従来の技術の構成を示す回路図である。
【図１１】  従来の技術の構成を示す回路図である。
【図１２】  従来の技術の構成を示す回路図である。
【符号の説明】
７ａ，７ｂ，８ａ，８ｂ  分周回路、１３〜１５，２３〜２５  スリーステートバッファ、１７，１８，２７，２８  分周器、３１，４１  入出力ポート、３２，４２  モード端子、３３，４３  分周クロック、３５，３６，３９，４５，４６，４９  Ｄラッチ、３８，４８  Ｄフリップフロップ、１０１〜１０３  マスタチップ、２０１〜２０３  スレーブチップ、Ｃ  クロック端、Ｒ  リセット端、ＣＹ  キャリー信号、ＣＫ  クロック、Ｋ１，Ｋ２  出力端。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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