(57)【特許請求の範囲】
【請求項１】
メモリセルに連結されたビットラインと、
第１トランジスタを通じて前記ビットラインに連結された感知増幅器と、
前記ビットラインに連結され、放電信号に応答して前記ビットラインの電圧を放電する放電回路とを含み、
前記放電回路は前記ビットラインと接地電圧との間に直列連結される第２及び第３トランジスタを含み、前記第２トランジスタは、高電圧トランジスタで、電源電圧より高い電圧にゲートが連結されて常にターンオンされ、前記第３トランジスタは、低電圧トランジスタで、ゲートに供給される前記放電信号によりオン、オフ制御されることを特徴とする半導体メモリ装置。
【請求項２】
前記第１トランジスタは高電圧トランジスタで、前記第１及び第２トランジスタの各々は約０．９Ｖのしきい値電圧を有し、前記第３トランジスタは約０．６Ｖのしきい値電圧を有することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記メモリ装置は約１．８Ｖの電源電圧で動作することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
複数のワードライン、複数のビットライン及び前記ワードラインと前記ビットラインの交差領域にマトリックス形態に配列された複数のメモリセルを有し、前記ビットラインは複数の入出力グループに分けられたメモリセルアレイと、
行アドレス情報に応答して前記ワードラインのうち少なくとも一つを選択する行選択回路と、
列選択情報に応答して前記各入出力グループのビットラインのうち一つを選択する列選択回路と、
この列選択回路によって選択されたビットラインの電圧変化を感知する感知増幅器回路と、
アドレス遷移検出情報と列アドレス情報に応答して前記各グループのビットラインに各々対応する放電信号を発生する放電制御回路と、
前記放電信号に応答して前記ビットラインの電圧を放電する放電回路とを含み、
前記放電回路は前記ビットラインの入出力グループに各々対応する複数のビットライン放電ユニットを含み、そのビットライン放電ユニットの各々は対応するビットラインと接地電圧との間に直列連結された第１及び第２トランジスタを含み、前記第１トランジスタのゲートは電源電圧より高い電圧に連結され、前記第２トランジスタのゲートは対応する放電信号を受け入れるように連結されることを特徴とする不揮発性半導体メモリ装置。
【請求項５】
前記第１トランジスタは約０．９Ｖのしきい値電圧を有する高電圧トランジスタであり、前記第２トランジスタは約０．６Ｖのしきい値電圧を有する低電圧トランジスタであることを特徴とする請求項４に記載の不揮発性半導体メモリ装置。
【請求項６】
前記メモリ装置は約１．８Ｖの電源電圧で動作することを特徴とする請求項４に記載の不揮発性半導体メモリ装置。
【請求項７】
前記メモリ装置はＮＯＲフラッシュメモリ装置であることを特徴とする請求項４に記載の不揮発性半導体メモリ装置。
【請求項８】
前記第１及び第２トランジスタの各々はＮＭＯＳトランジスタであることを特徴とする請求項４に記載の不揮発性半導体メモリ装置。
【請求項９】
複数のメモリブロックに分けられ、各メモリブロックは複数のワードライン、複数のセグメントに分けられた複数のローカルビットライン、及び前記ワードラインと前記ローカルビットラインの交差領域にマトリックス形態に配列された複数のメモリセルを有するメモリセルアレイと、
前記各メモリブロックのローカルビットラインセグメントに各々対応し、複数の入出力グループに分けられる複数のグローバルビットラインと、
前記メモリブロックの各々に対応し、各々が対応するメモリブロック内の各セグメントのローカルビットラインのうち一つを選択する複数の第１列選択回路と、
前記各入出力グループ内のグローバルビットラインのうち一つを選択し、選択されたグローバルビットラインを対応するデータラインに連結する第２列選択回路と、
アドレス遷移検出情報と列アドレス情報に応答して放電信号を発生する放電制御回路と、
前記放電信号に応答して前記グローバルビットラインの電圧を放電する放電回路とを含み、
前記放電回路は前記グローバルビットラインの入出力グループに各々対応する複数のビットライン放電ユニットを含み、そのビットライン放電ユニットの各々は対応するグローバルビットラインと接地電圧との間に直列連結された第１及び第２トランジスタを含み、前記第１トランジスタのゲートは電源電圧より高い電圧に連結され、前記第２トランジスタのゲートは対応する放電信号を受け入れるように連結されることを特徴とする不揮発性半導体メモリ装置。
【請求項１０】
前記第１トランジスタは約０．９Ｖのしきい値電圧を有する高電圧トランジスタであり、前記第２トランジスタは約０．６Ｖのしきい値電圧を有する低電圧トランジスタであることを特徴とする請求項９に記載の不揮発性半導体メモリ装置。
【請求項１１】
前記メモリ装置は約１．８Ｖの電源電圧で動作することを特徴とする請求項９に記載の不揮発性半導体メモリ装置。
【請求項１２】
前記メモリ装置はＮＯＲフラッシュメモリ装置であることを特徴とする請求項９に記載の不揮発性半導体メモリ装置。
【請求項１３】
前記第１及び第２トランジスタの各々はＮＭＯＳトランジスタであることを特徴とする請求項９に記載の不揮発性メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものであり、さらに具体的には、低い動作電圧（例えば、約１．８Ｖ）で動作する低電圧半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
多様な電子装置が移動の便宜のために、バッテリによって動作するように、そして小さいサイズを有するように設計されてきている。ＡＣ電源に代えてバッテリを利用する場合に、電子装置の電力消耗がかなり考慮されなければならない。なぜなら、電力消耗は電子装置の動作時間と密接な関係があるからである。
【０００３】
【発明が解決しようとする課題】
電子装置の動作時間を増加させることができる方法のうち一つはバッテリの容量を増加させることである。しかし、バッテリの容量を増加させるためには、必然にバッテリのサイズが大きくなければならない。これは電子装置の小型化にはずれる。電子装置の動作時間を増加させることができる他の方法は、電子装置の動作電圧（または電源電圧）を低めることである。電子装置が低い電源電圧で動作する場合に考慮する事項は、電子装置の動作速度である。したがって、電子装置の電源電圧が低くなっても、電子装置の動作速度が相対的に低下することを防止する技術が非常に重要である。
【０００４】
本発明の目的は、低い電源電圧の動作の条件下で、動作速度を向上させることができる半導体メモリ装置を提供することにある。
【０００５】
【課題を解決するための手段】
本発明の特徴によると、半導体メモリ装置は、メモリセルに連結されたビットラインと、第１トランジスタを通じて前記ビットラインに連結された感知増幅器と、前記ビットラインに連結され、放電信号に応答して前記ビットラインの電圧を放電する放電回路とを含む。前記放電回路は前記ビットラインと第１電圧との間に直列連結される第２及び第３トランジスタを含み、前記第２トランジスタのゲートは第２電圧に連結され、前記第３トランジスタのゲートは前記放電信号に連結されている。ここで、前記第１電圧は接地電圧であり、前記第２電圧は電源電圧より高い電圧である。前記第１及び第２トランジスタの各々は約０．９Ｖのしきい値電圧を有する高電圧トランジスタであり、前記第３トランジスタは約０．６Ｖのしきい値電圧を有する低電圧トランジスタである。このような前記半導体メモリ装置は約１．８Ｖの電源電圧で動作する。
【０００６】
本発明の他の特徴によると、不揮発性半導体メモリ装置はメモリセルアレイを含み、このアレイは複数のワードライン、複数のビットライン、及び前記ワードラインと前記ビットラインの交差領域にマトリックス形態に配列された複数のメモリセルを有する。前記ビットラインは複数の入出力グループに分けられる。行選択回路は行アドレス情報に応答して前記ワードラインのうち少なくとも一つを選択し、列選択回路は列選択情報に応答して前記各入出力グループのビットラインのうち一つを選択する。放電制御回路はアドレス遷移検出情報と列アドレス情報に応答して前記各グループのビットラインに各々対応する放電信号を発生する。放電回路は前記放電信号に応答して前記ビットラインの電圧を放電する。この放電回路は前記ビットラインの入出力グループに各々対応する複数のビットライン放電ユニットを含む。そのビットライン放電ユニットの各々は対応するビットラインと接地電圧との間に直列連結された第１及び第２トランジスタで構成され、第１トランジスタのゲートは電源電圧より高い電圧に連結され、第２トランジスタのゲートは対応する放電信号を受け入れるように連結される。ここで、前記第１トランジスタは約０．９Ｖのしきい値電圧を有する高電圧トランジスタで構成され、前記第２トランジスタは約０．６Ｖのしきい値電圧を有する低電圧トランジスタで構成される。このような前記不揮発性メモリ装置は約１．８Ｖの電源電圧で動作する。
【０００７】
本発明のさらに他の特徴によると、不揮発性半導体メモリ装置は、複数のメモリブロックに分けられ、各メモリブロックは複数のワードライン、複数のセグメントに分けられた複数のローカルビットライン、及び前記ワードラインと前記ローカルビットラインの交差領域にマトリックス形態に配列された複数のメモリセルを有するメモリセルアレイと、前記各メモリブロックのローカルビットラインセグメントに各々対応し、複数の入出力グループに分けられる複数のグローバルビットラインと、前記メモリブロックの各々に対応し、各々が対応するメモリブロック内の各セグメントのローカルビットラインうち一つを選択する複数の第１列選択回路と、前記各入出力グループ内のグローバルビットラインのうち一つを選択し、選択されたグローバルビットラインを対応するデータラインに連結する第２列選択回路と、アドレス遷移検出情報と列アドレス情報に応答して放電信号を発生する放電制御回路と、前記放電信号に応答して前記グローバルビットラインの電圧を放電する放電回路とを含む。前記放電回路は前記グローバルビットラインの入出力グループに各々対応する複数のビットライン放電ユニットを含み、そのビットライン放電ユニットの各々は対応するグローバルビットラインと接地電圧との間に直列連結された第１及び第２トランジスタを含み、第１トランジスタのゲートは電源電圧より高い電圧に連結され、第２トランジスタのゲートは対応する放電信号を受け入れるように連結される。
【０００８】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【０００９】
図１は一般的な不揮発性半導体メモリ装置の読み出し経路を形成する回路構成を示す図である。不揮発性半導体メモリ装置は、例えば、ＮＯＲフラッシュメモリ装置として、メモリセルＭＣを含み、このメモリセルＭＣはフローティングゲートトランジスタを利用して実現する。フローティングゲートトランジスタは接地されたソース、ビットラインに連結されるドレイン、浮遊ゲート、及びワードラインＷＬに連結される制御ゲートを有する。ビットラインＢＬはＮＭＯＳトランジスタＭ１を通じて感知増幅器ＳＡ及び書き込みドライバＷＤに連結され、前記ＮＭＯＳトランジスタＭ１はＹＡ信号に従ってターン／オフされる。ビットラインＢＬと接地電圧ＧＮＤとの間には放電トランジスタとして、ＮＭＯＳトランジスタＭ２が連結され、このＮＭＯＳトランジスタＭ２はＤＩＳ信号に従ってターン／オフされる。
【００１０】
ＮＯＲフラッシュメモリ装置の場合に、読み出し／消去／プログラム動作が実行される前に、ビットライン放電動作が実行され、これはＤＩＳ信号に制御されるＮＭＯＳトランジスタＭ２を通じて実行される。以後、読み出し動作時に、感知増幅器ＳＡはメモリセルＭＣに従って可変するビットラインＢＬの電圧変化を感知する。プログラム動作時に、書き込みドライバＷＤはビットラインＢＬに電源電圧より高い電圧（例えば、５Ｖ〜６Ｖ）を供給する。よく知られたように、ＮＯＲフラッシュメモリ装置のメモリセルＭＣはホットエレクトロンインジェクション（ｈｏｔ  ｅｌｅｃｔｒｏｎ  ｉｎｊｅｃｔｉｏｎ）を通じてプログラムされ、Ｆ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ）を通じて消去される。プログラム及び消去方法はＵ．Ｓ  Ｐａｔｅｎｔ  Ｎｏ．  ６，３４７，０５３に“Ｎｏｎｖｉｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ  Ｈａｖｉｎｇ  Ｉｍｐｒｏｖｅｄ  Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅｓ  Ｉｎ  Ｅｒａｓｉｎｇ  Ａｎｄ  Ｐｒｏｇｒａｍｍｉｎｇ  Ｏｐｅｒａｔｉｏｎｓ”というタイトルで、そしてＵ．Ｓ  Ｐａｔｅｎｔ  Ｎｏ．６，１５７，５７５に“Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ  Ａｎｄ  Ｏｐｅｒａｔｉｎｇ  Ｍｅｔｈｏｄ  Ｔｈｅｒｅｏｆ”というタイトルで各々開示されており、リファレンスとして含まれる。
【００１１】
先の説明のように、プログラム動作時に、ビットラインＢＬに高電圧が印加されるので、データ入出力経路上のトランジスタは高電圧耐性が増加するように、厚いゲート酸化膜を有するトランジスタ（以下、“高電圧トランジスタ”という）を利用して実現されなければならない。すなわち、図１のＮＭＯＳトランジスタＭ１，Ｍ２は高電圧トランジスタを利用して実現される。
【００１２】
高電圧トランジスタが低電圧トランジスタに比べてかなり厚いゲート酸化膜を使用するので、高電圧トランジスタのしきい値電圧（例えば、０．９Ｖ）は低電圧トランジスタのしきい値電圧（例えば、０．６Ｖ）より高い。ビットラインＢＬの電圧を放電するためのＮＭＯＳトランジスタＭ２が高電圧トランジスタで構成される時に、ビットラインＢＬを放電するのにかかる時間（以下、“ビットライン放電時間”という）はＮＭＯＳトランジスタＭ２が低電圧トランジスタで構成される時のビットライン放電時間より相対的に長くなる。このような現象は、電源電圧が低くなることによって、さらに深化される。ビットライン放電時間の増加は、動作速度を低下させる一要因になる。ＮＭＯＳトランジスタＭ２を低電圧トランジスタで構成した場合は、ビットラインに高電圧が印加される時に、ＮＭＯＳトランジスタにブレークダウンが発生する。したがって、放電トランジスタＭ２は高電圧トランジスタで構成されなければならない。
【００１３】
図２は本発明の望ましい実施形態による不揮発性半導体メモリ装置を示すブロック図である。図２を参照すると、本発明による不揮発性半導体メモリ装置１００はＮＯＲフラッシュメモリ装置として、メモリセルアレイ１１０を含む。このメモリセルアレイ１１０は行方向に沿って並列に配列した複数のワードラインＷＬ０−ＷＬｉ、列方向に沿って並列に配列した複数のビットライン（ＢＬ００〜ＢＬ０ｊ）−（ＢＬｘ０〜ＢＬｘｊ）及びワードラインとビットラインの交差領域に各々配列される複数のメモリセルＭＣを含む。メモリセルアレイ１１０に配列されたビットラインは複数の入出力グループ（ＢＬ００〜ＢＬ０ｊ）（ＢＬ１０〜ＢＬ１ｊ）…、（ＢＬｘ０〜ＢＬｘｊ）に区分される。
【００１４】
続いて、図２を参照すると、ワードラインＷＬ０−ＷＬｉは行デコーダ回路１２０に連結され、この行デコーダ回路１２０は行アドレス情報ＲＡに応答して前記ワードラインＷＬ０〜ＷＬｉのうちいずれか一つを選択する。図示しないが、前記行デコーダ回路１２０はポンプ回路として、高電圧発生器から高電圧を受け入れ、前記選択されたワードラインに前記高電圧を伝達する。前記ビットラインは列パスゲート回路１３０に連結され、この列パスゲート回路１３０は列デコーダ回路１４０から出力される列選択信号Ｙ０−Ｙｎに応答して各入出力グループのビットラインのうち一つを選択し、選択されたビットラインを対応するデータラインＤＬ０−ＤＬｎに各々連結する。データラインＤＬ０−ＤＬｎは感知増幅器及び書き込みドライバ回路１５０に連結されている。
【００１５】
前記列パスゲート回路１３０は前記データラインＤＬ０−ＤＬｎ（またはビットラインの入出力グループ）に各々対応する複数の列パスゲートグループで構成される。各列パスゲートグループは対応する入出力グループのビットラインに各々対応する複数のＮＭＯＳトランジスタを含む。例えば、データラインＤＬ０に対応する列パスゲートグループはＮＭＯＳトランジスタＰＴＲ００−ＰＴＲ０ｊを含む。ＮＭＯＳトランジスタＰＴＲ００−ＰＴＲ０ｊは対応するビットラインＢＬ００−ＢＬ０ｊとデータラインＤＬ０との間に並列に連結され、対応する列選択信号Ｙ０−Ｙｎによって各々ターンオン／オフされる。データラインＤＬ１に対応する列パスゲートグループはＮＭＯＳトランジスタＰＴＲ１０−ＰＴＲ１ｊを含む。ＮＭＯＳトランジスタＰＴＲ１０−ＰＴＲ１ｊは対応するビットラインＢＬ１０−ＢＬ１ｊとデータラインＤＬ１との間に並列に連結され、対応する列選択信号Ｙ０−Ｙｎによって各々ターンオン／オフされる。同様に、データラインＤＬｎに対応する列パスゲートグループはＮＭＯＳトランジスタＰＴＲｘ０−ＰＴＲｘｊを含む。ＮＭＯＳトランジスタＰＴＲｘ０−ＰＴＲｘｊは対応するビットラインＢＬｘ０−ＢＬｘｊとデータラインＤＬｎとの間に並列に連結され、対応する列選択信号Ｙ０−Ｙｎによって各々ターンオン／オフされる。
【００１６】
本発明によるＮＯＲフラッシュメモリ装置１００は放電回路１６０と放電制御回路１７０をさらに含む。前記放電回路１６０は入出力グループのビットラインに連結され、前記放電制御回路１７０からの放電信号ＢＬＤＩＳ０−ＢＬＤＩＳｎに応答して前記ビットラインの電圧を放電する。この放電回路１６０は前記ビットラインの入出力グループに各々対応する放電ユニットに区分され、各放電ユニットは複数のＮＭＯＳトランジスタを含む。例えば、第１入出力グループに対応する放電ユニットは第１入出力グループの各ビットラインＢＬ００−ＢＬ０ｊと接地電圧との間に直列連結される二つのＮＭＯＳトランジスタＤＴＲ００，ＤＴＲ０１を含む。第２入出力グループに対応する放電ユニットは第２入出力グループの各ビットラインＢＬ１０−ＢＬ１ｊと接地電圧との間に直列連結される二つのＮＭＯＳトランジスタＤＴＲ１０，ＤＴＲ１１を含む。そして、最後の入出力グループに対応する放電ユニットは最後の入出力グループの各ビットラインＢＬｘ０−ＢＬｘｊと接地電圧との間に直列連結される二つのＮＭＯＳトランジスタＤＴＲｘ０，ＤＴＲｘ１を含む。
【００１７】
ここで、各ビットラインと接地電圧との間に直列連結されたＮＭＯＳトランジスタは各々高電圧トランジスタと低電圧トランジスタとを含む。例えば、ドレインが対応するビットラインに連結されたＮＭＯＳトランジスタは高電圧トランジスタであり、ソースが接地電圧に連結されたＮＭＯＳトランジスタは低電圧トランジスタである。高電圧トランジスタであるＮＭＯＳトランジスタＤＴＲ００，ＤＴＲ１０，…，ＤＴＲｘ０のゲートは高電圧Ｖｐｐに連結されている。低電圧トランジスタである各放電ユニットのＮＭＯＳトランジスタＤＴＲ０１，ＤＴＲ１１，…，ＤＴＲｘ１は対応する放電信号ＢＬＤＩＳ０−ＢＬＤＩＳｎによって各々ターンオン／オフされる。高電圧Ｖｐｐは図示しないが、ポンプ回路で生成される。
【００１８】
前記放電制御回路１７０はアドレス遷移検出情報と列アドレス情報に応答して放電信号ＢＬＤＩＳ０−ＢＬＤＩＳｎを出力する。この実施形態において、ビットライン放電区間で放電信号ＢＬＤＩＳ０−ＢＬＤＩＳｎは全部ハイレベルを有する。その次に、放電信号ＢＬＤＩＳ０−ＢＬＤＩＳｎのうち選択されたビットラインに対応する放電信号はローレベルに非活性化される一方、残りの放電信号は続けてハイレベルを維持する。これは各入出力グループの選択されたビットラインを除いた選択されないビットラインが対応する高電圧及び低電圧トランジスタを通じて接地電圧に連結されることを意味する。
【００１９】
図３は本発明による不揮発性半導体メモリ装置１００のビットライン放電動作を説明するための動作タイミング図である。先の説明のように、読み出し／書き込み動作が実行される前に、以前に実行された読み出し／書き込み動作の間選択されたビットラインの電圧は放電されなければならない。以前の読み出し／書き込み動作が終了し、次の読み出し／書き込み動作を実行するために、アドレス情報が変わり、そのようなアドレス情報の変化はアドレス遷移検出回路（図示せず）によって検出される。放電制御回路１７０はアドレス遷移検出情報と列アドレス情報に応答して放電信号ＢＬＤＩＳ０−ＢＬＤＩＳｎを出力する。
【００２０】
この実施形態において、各入出力グループの第１ビットラインが以前及び現在の読み出し動作で連続的に選択されると仮定すれば、選択されたビットラインの電圧は読み出し動作が実行される前に放電されるべきである。このために、放電制御回路１７０はアドレス遷移検出情報と列アドレス情報に応答して選択されたビットラインに対応する放電信号ＢＬＤＩＳ０をハイレベルに活性化させる。放電信号ＢＬＤＩＳ０がハイレベルになることによって、以前の読み出し／書き込み動作で選択されたビットライン（例えば、ＢＬ００）に印加された電圧が放電回路１６０のＮＭＯＳトランジスタＤＴＲ００,ＤＴＲ０１を通じて放電される。選択されたビットラインの電圧が全部放電された後には、活性化された放電信号ＢＬＤＩＳ０がローレベルに非活性化される。この時に、図３に示したように、残りの放電信号ＢＬＤＩＳ１−ＢＬＤＩＳｎは続けてハイレベルに維持される。以後、よく知られた方法に従って読み出し／書き込み動作が実質的に実行される。
【００２１】
本発明による放電回路の場合は、ビットラインの電圧を放電するために、高電圧及び低電圧トランジスタがビットラインと接地電圧との間に直列連結される。ここで、高電圧トランジスタのゲートが高電圧Ｖｐｐに固定されているので、高電圧トランジスタは常にターンオンされている。これによって、選択されたビットラインに対応する放電信号が活性化される時に、本発明によるメモリ装置のビットライン放電時間は、図３に示したように、図１に示した装置のビットライン放電時間と比較する場合に、Δｔほど短くなる。さらに具体的に説明すると、次の通りである。
【００２２】
図１に示した放電トランジスタＭ２が高電圧トランジスタであるので、ＤＩＳ信号がＶ２電圧（高電圧トランジスタのしきい値電圧）に到達するまでビットラインの電圧は放電されない。すなわち、放電トランジスタＭ２はターンオンされない。一方、本発明の場合は、高電圧トランジスタが常にターンオンされているので、放電信号ＢＬＤＩＳ０がＶ１電圧（低電圧トランジスタのしきい値電圧）に到達する時に、ビットライン電圧が放電され始める。したがって、図３に示したように、本発明の放電回路１６０を使用することによって、ビットライン放電時間がΔｔほど短縮される。そして、ビットライン放電時間の短縮は動作速度の向上になる。
【００２３】
図４は本発明の他の実施形態による不揮発性半導体メモリ装置を示すブロック図である。
【００２４】
図４を参照すると、不揮発性半導体メモリ装置はメモリセルアレイを含み、そのメモリセルアレイは複数のメモリブロックＭＢＬＫ０−ＭＢＬＫｍで構成される。各メモリブロックは行方向に沿って並列に配列された複数のワードラインＷＬ０＿ｋ−ＷＬｉ−ｋ、列方向に沿って並列に配列された複数のローカルビットラインＬＢＬ０−ＬＢＬｊ、及びワードラインとビットラインとの交差領域に各々配列される複数のメモリセルＭＣを含む。メモリブロックのビットラインは対応する第１列選択回路２１０＿０−２１０＿ｍに連結されている。この第１列選択回路２１０＿０−２１０＿ｍは複数のＮＭＯＳトランジスタＰＴＲ０ａ，ＰＴＲ１ａで構成され、対応するメモリブロックＭＢＬＫ０−ＭＢＬＫｍのローカルビットラインＬＢＬ０−ＬＢＬｊのうち奇数番目または偶数番目のビットラインを選択し、選択されたローカルビットラインを対応するグローバルビットラインに各々連結する。例えば、第１列選択回路２１０＿０は対応する列選択信号ＹＡ０＿０，ＹＡ１＿０に応答して第１メモリブロックＭＢＬｋ０のローカルビットラインＬＢＬ０−ＬＢＬｊのうち奇数番目または偶数番目のローカルビットラインを選択し、選択されたローカルビットラインを対応するグローバルビットラインＧＢＬ０−ＧＢＬｎに各々連結する。
【００２５】
前記グローバルビットラインＧＢＬ０−ＧＢＬｎは第２列選択回路２２０に連結される。第２列選択回路２２０は複数のＮＭＯＳトランジスタＰＴＲ０ｂ，ＰＴＲ１ｂ，ＰＴＲ２ｂを含み、列選択信号ＹＢ０−ＹＢ２に応答して前記グローバルビットラインＧＢＬ０−ＧＢＬｎのうち一部を選択する。選択されたグローバルビットラインは対応するデータラインＤＬ０−ＤＬｘを通じて感知増幅器及び書き込みドライバ回路２３０に連結される。グローバルビットラインＧＢＬ０−ＧＢＬｎはまた放電回路２４０に連結され、この放電回路２４０は前記グローバルビットライン（またはグローバル及びローカルビットライン）の電圧を放電する。前記放電回路２４０は各グローバルビットラインと接地電圧との間に直列連結されるＮＭＯＳトランジスタＤＴＲ１０，ＤＴＲ１２を含む。各グローバルビットラインに対応する二つのＮＭＯＳトランジスタＤＴＲ１０，ＤＴＲ１２のうち一つのＮＭＯＳトランジスタＤＴＲ１０は高電圧トランジスタであり、他の一つのＮＭＯＳトランジスタＤＴＲ１２は低電圧トランジスタである。高電圧トランジスタＤＴＲ１０のゲートは高電圧Ｖｐｐに共通に連結されている。低電圧トランジスタＤＴＲ１２のゲートは対応する放電信号ＢＬＤＩＳ０，ＢＬＤＩＳ１，ＢＬＤＩＳ２に各々連結されている。
【００２６】
図４に示したメモリ装置のビットライン放電動作は図２に示したものと類似に実行されるので、それに対する説明は省略する。図４に示したメモリ装置も図２で説明したものと同一の効果を得ることができることは自明である。すなわち、先の説明のように、高電圧トランジスタが常にターンオンされているので、所定の放電信号がＶ１電圧（低電圧トランジスタのしきい値電圧）に到達する時に、ローカル及びグローバルビットライン上の電圧が放電され始める。したがって、本発明の放電回路２４０を使用することによって、ビットライン放電時間が短縮される。
【００２７】
以上、本発明による回路の構成及び動作を詳述したが、これは一例に過ぎない。したがって、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能であることはもちろんである。
【００２８】
【発明の効果】
上述のように、本発明では、ビットラインと接地電圧との間に直列連結される高電圧トランジスタと低電圧トランジスタを利用して前記ビットラインの電圧を放電することによって、低い電源電圧の動作条件下でビットライン放電時間を短縮できる。そして、ビットライン放電時間の短縮に比例して動作速度を向上させることができる。
【図面の簡単な説明】
【図１】読み出し経路による一般的な不揮発性半導体メモリ装置を示す回路図。
【図２】本発明の望ましい実施形態による不揮発性半導体メモリ装置を示すブロック図。
【図３】本発明による不揮発性半導体メモリ装置のビットライン放電動作を説明するための動作タイミング図。
【図４】本発明の他の実施形態による不揮発性半導体メモリ装置を示すブロック図。
【符号の説明】
１００  メモリ装置
１１０  メモリセルアレイ
１２０  行デコーダ回路
１３０  列パスゲート回路
１４０  列デコーダ回路
１５０  感知増幅器及び書き込みドライバ回路
１６０  放電回路
１７０  放電制御回路
ＢＬ００〜ＢＬｘｊ  ビットライン
WＬ０〜WLｉ  ワードライン
ＤＴＲ００〜ＤＴＲｘ０  ＮＭＯＳトランジスタ（高電圧トランジスタ）
ＤＴＲ０１〜ＤＴＲｘ１  ＮＭＯＳトランジスタ（低電圧トランジスタ）
Ｖｐｐ  高電圧
ＢＬＤＩＳ０〜ＢＬＤＩＳｎ  放電信号
【図１】
0004184138.tif 000002
【図２】
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【図３】
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【図４】
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