(57)【特許請求の範囲】
【請求項１】
ベース基板、埋め込み酸化膜及び半導体層の積層構造からなるＳＯＩ基板を提供する段階、
前記半導体層上にゲート酸化膜と第１の導電膜を順次形成する段階、
導電ラインが形成されるように、前記第１の導電膜と前記ゲート酸化膜をパターニングする段階、
前記導電ラインの両側の前記半導体層内に各々ソース及びドレイン領域を形成する段階、
活性領域が限定されるように、フィールド領域上のゲート酸化膜を持つ導電ライン及び半導体層をエッチングすることで、活性領域上のみにゲート電極パターンを形成する段階、
その後、全面に酸化膜を蒸着する段階、
前記ゲート電極パターンが露出するまで前記酸化膜を研磨する段階、及び、
前記ゲート電極パターン上及び酸化膜上に一列に配列された隣接する活性領域上に各々形成されたゲート電極パターンを相互連結するゲート電極ラインを形成する段階を含むことを特徴とするＳＯＩ素子の製造方法。
【請求項２】
前記ゲート電極パターンとゲート電極ラインは同じ材質で形成されることを特徴とする請求項１記載のＳＯＩ素子の製造方法。
【請求項３】
前記ゲート電極ラインが前記ゲート電極パターンよりも大幅に形成されることを特徴とする請求項２記載のＳＯＩ素子の製造方法。
【請求項４】
前記ゲート電極パターンとゲート電極ラインは異なる材質で形成されることを特徴とする請求項１記載のＳＯＩ素子の製造方法。
【請求項５】
前記ゲート電極パターンはポリシリコンで形成され、前記ゲート電極ラインは金属シリサイドで形成されることを特徴とする請求項４記載のＳＯＩ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ（Silicon-On-Insulator）素子の製造方法に係り、より詳しくは活性領域の端部で発生するリーク電流を抑制できるＳＯＩ素子の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体素子の高性能化に伴い、バルクシリコンからなるシリコン基板の代わりに、ベース基板、埋め込み酸化膜及び半導体層の積層構造からなるＳＯＩ基板を用いた半導体集積技術が注目されている。これは、前記ＳＯＩ基板に形成された素子（以下、ＳＯＩ素子と称する）が、通常の単結晶シリコン基板に形成された素子と比較して、接合容量（Junction  Capacitance）の減少による高速化、しきい電圧（Threshold Voltage）の減少による低電圧化、及び完全な素子分離によるラッチ−アップ（Latch-Up）の減少などの利点を持つためである。
【０００３】
一方、前記ＳＯＩ素子の製造の際、活性領域を限定するための素子分離工程は通常の半導体製造工程と同様なＬＯＣＯＳまたはトレンチ方式にて行われる。合わせて、前記素子分離工程はフィールド領域の該半導体層部分を埋め込み酸化膜までエッチングするメサ分離（MESA Isolation）方式にも行われる。
【０００４】
以下に前記メサ分離方式を用いて製作した従来技術によるＳＯＩ素子の製造方法を、図１及び図２を参照して説明する。尚、図１はその平面図であり、図２はその製造方法を説明するための図１に示すII−II´線断面図である。
【０００５】
図１を参照して、活性領域ＡＲは島状を持つようにフィールド領域ＦＲの該半導体層３部分が埋め込み酸化膜２までエッチングされることにより限定される。ゲート電極１２はライン形態で具備され、横方向または縦方向に隣接する活性領域は前記ゲート電極１２によって相互に連結される。
【０００６】
図２を参照して、ベース基板１、埋め込み酸化膜２及び半導体層３の積層構造からなるＳＯＩ基板１０が提供される。前記ＳＯＩ基板１０は、活性領域ＡＲ及び素子分離領域ＦＲを有し、前記活性領域ＡＲは、前記フィールド領域ＦＲの該半導体層部分が前記埋め込み酸化膜２までエッチングされることにより限定される。ゲート酸化膜１１を持つゲート電極１２が前記活性領域ＡＲの端部を覆うように前記結果物上に形成される。
【０００７】
【発明が解決しようとする課題】
しかし、前記メサ分離方式を用いて製作した従来技術によるＳＯＩ素子は、前記活性領域ＡＲの端部が前記ゲート電極１２で覆われることによりリーク電流を増加させ、その結果、駆動速度の低下等の素子特性の低下を招く。
【０００８】
詳しくは、メサ分離方式を用いて製作した従来のＳＯＩ素子は、図２に示すように、活性領域ＡＲの端部がゲート電極１２で覆われた形態を持つ。この場合、前記ゲート電極１２に所定電圧が印加されると、ゲートによる電場が前記活性領域ＡＲの端部に集中する現象を引き起こす。ところが、この活性領域ＡＲの端部への電場の集中は、前記活性領域ＡＲの端部に形成されるチャンネルが前記活性領域ＡＲ内側に形成されるチャンネルよりも先にターンオン（Turn-On）する現象を引き起こすため、その結果、オフリーク電流（Off-leakage  Current）が増加することにより素子特性が低下する。
【０００９】
図３は前記ＳＯＩ素子に対するＶＧ−ＩＤ曲線を示すグラフである。図において、実線は、端部による効果を含んだ実際ＶＧ−ＩＤ曲線を示し、点線は端部による効果を排除したＶＧ−ＩＤ曲線を示す。
【００１０】
図３を参照して、活性領域の端部で発生するチャンネルがその内側部分で発生するチャンネルよりも先にターンオンすることにより、ＶＧ−ＩＤ曲線でハンプ（Hump）が発生する。また、ＶＧＳ＝０Ｖの時のオフリーク電流を比較してみれば、端部による効果が現れた場合のリーク電流が、そうでない場合のリーク電流よりも大きい。
【００１１】
このように、メサ分離方式を用いてＳＯＩ素子を製造する場合、端部効果によるリーク電流の増加を防止することが、素子特性低下を解決する必須の課題である。
【００１２】
本発明は前記課題を解決するためになされたものであり、その目的は、端部リーク電流のないＳＯＩ素子の製造方法を提供することである。
【００１３】
【課題を解決するための手段】
前記目的を達成するために本発明によるＳＯＩ素子の製造方法は、ベース基板、埋め込み酸化膜及び半導体層の積層構造からなるＳＯＩ基板を提供する段階、前記半導体層上にゲート酸化膜と第１の導電膜を順次形成する段階、導電ラインが形成されるように、前記第１の導電膜と前記ゲート酸化膜をパターニングする段階、前記導電ラインの両側の前記半導体層内に各々ソース及びドレイン領域を形成する段階、活性領域が限定されるように、フィールド領域上のゲート酸化膜を持つ導電ライン及び半導体層をエッチングすることで、活性領域上のみにゲート電極パターンを形成する段階、その後、全面に酸化膜を蒸着する段階、前記ゲート電極パターンが露出するまで前記酸化膜を研磨する段階、及び、前記ゲート電極パターン上及び酸化膜上に一列に配列された隣接する活性領域上に各々形成されたゲート電極パターンを相互連結するゲート電極ラインを形成する段階を含むことを特徴とする。
【００１４】
本発明及びその実施の形態は、以下の説明及び図面を参照することにより、より良く理解可能となる。
【００１５】
以下、添付図面に基いて、本発明の実施例を詳細に説明する。図４乃至図８は本発明の実施例によるＳＯＩ素子の製造方法を説明するための断面図である。
【００１６】
図４を参照して、ベース基板２１、埋め込み酸化膜２２及び半導体層２３の積層構造からなるＳＯＩ基板３０が提供され、ゲート酸化膜３１、及び第１の導電膜４２が前記半導体層２３上に順次形成される。前記第１の導電膜４２及びゲート酸化膜３１はライン形態を持つようにパターニングされる（図９参照）。
【００１７】
ソース及びドレイン領域３６、３７が、マスクとして前記パターニングされた第１の導電膜４２を用いるイオン注入工程によって前記第１の導電膜４２の両側の半導体層部分内に形成される。
【００１８】
図５を参照して、フォトレジストからなるマスクパターン５０が前記結果物上に活性領域ＡＲを覆うように形成される。
【００１９】
図６を参照して、活性領域ＡＲは前記マスクパターン（不図示）を用いて露出した半導体層部分を埋め込み酸化膜２２が露出するまでエッチングすることにより限定される。このとき、前記エッチングの間に、フィールド領域ＦＲ上に形成された第１の導電膜４２及びゲート酸化膜３１部分が共にエッチングされ、この結果、ゲート酸化膜３１を持つゲート電極パターン４２ａが前記活性領域ＡＲ上のみに配置されるように形成される。しかる後に、前記マスクパターンは除去される。
【００２０】
図１０は前記工程の結果を示す前記図６に対応する平面図である。図に示すように、前記ゲート電極パターン４２ａは活性領域ＡＲ上のみに配置される。
【００２１】
図７を参照して、酸化膜３３が前記結果物上に蒸着され、その後、前記ゲート電極パターン４２ａの上面が露出するまでＣＭＰ工程により研磨される。
【００２２】
図８を参照して、第２の導電膜が全面に蒸着され、その後、ゲート電極ライン４４ａは前記第２の導電膜がパターニングされることにより形成される。前記ゲート電極ライン４４ａは先の実施例と同様に、一列に配列された隣接する活性領域ＡＲ上に各々形成されたゲート電極パターンを相互連結するように形成される。
【００２３】
前記ゲート電極ライン４４ａは、前記ゲート電極パターン４２ａと異なる材質で形成することができる。例えば、前記ゲート電極パターン４２ａがポリシリコン膜で形成された場合、前記ゲート電極ライン４４ａは金属シリサイド膜で形成するのが望ましい。
【００２４】
また、前記ゲート電極ライン４４ａは、前記ゲート電極パターン４２ａと同じ材質で形成することができる。この場合、前記ゲート電極ライン４４ａを形成するためのエッチング時に、誤整列により図１１に示す様なゲート酸化膜３１が露出するため、素子の信頼性が低下する。よって、前記ゲート電極ライン４４ａは前記ゲート電極パターン４２ａと同じ材質で形成される場合、誤整列によるゲート酸化膜３１の露出が防止される様に、前記ゲート電極パターン４２ａよりも大幅に形成されるのが望ましい。
【００２５】
尚、本発明は前記実施例に限定されず、本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００２６】
【発明の効果】
以上説明のように本発明は、ゲート電極が活性領域上のみに配置されて、その端部を覆わないように構成したことから、端部効果によるリーク電流の発生を防止できる。これにより、オフリーク電流の増加を防止でき、素子特性及び信頼性を向上させることができる。
【図面の簡単な説明】
【図１】メサ分離方式を用いて製作した従来技術によるＳＯＩ素子を示す平面図である。
【図２】前記ＳＯＩ素子の製造方法を説明するための図１に示すII−II´線に沿う断面図である。
【図３】ゲート電圧に対するドレイン電流の変化を示すＶＧ−ＩＤ曲線である。
【図４】本発明の実施例によるＳＯＩ素子の製造方法を説明するための断面図である。
【図５】本発明の実施例によるＳＯＩ素子の製造方法を説明するための断面図である。
【図６】本発明の実施例によるＳＯＩ素子の製造方法を説明するための断面図である。
【図７】本発明の実施例によるＳＯＩ素子の製造方法を説明するための断面図である。
【図８】本発明の実施例によるＳＯＩ素子の製造方法を説明するための断面図である。
【図９】図４に対応する平面図である。
【図１０】図６に対応する平面図である。
【図１１】本発明の実施例により形成されたゲート電極ラインとゲート電パターンとの間の誤整列が発生した状態を示す断面図である。
【符号の説明】
２１  ベース基板
２２  埋め込み酸化膜
２３  半導体層
３０  ＳＯＩ基板
３１  ゲート酸化膜
３３  酸化膜
３６  ソース領域
３７  ドレイン領域
４２  第１の導電膜
４２ａ  ゲート電極パターン
４４ａ  ゲート電極ライン
５０  マスクパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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