(57)【特許請求の範囲】
【請求項１】
半導体基板の上方に形成され且つ平坦化面を有する第１絶縁膜と、
前記第１絶縁膜の平坦化面上に形成され、酸化アルミニウム膜、又は前記第１絶縁膜より水分含有率が大きい酸化シリコン膜のいずれかよりなる第２絶縁膜と、
前記第２絶縁膜上に形成された酸化チタン膜と、
前記酸化チタン膜の上に形成されたプラチナよりなるキャパシタ下部電極と、
前記キャパシタ下部電極上に形成されたキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に形成されたキャパシタ上部電極とを有することを特徴とする半導体装置。
【請求項２】
第１絶縁膜を半導体基板の上方に形成する工程と、
前記第１絶縁膜の上面を平坦化する工程と、
平坦化された前記第１絶縁膜を加熱して水分含有率を下げる工程と、
前記第１絶縁膜上に酸化アルミニウム膜、又は前記第１絶縁膜よりも水分含有率の大きい酸化シリコン膜よりなる第２絶縁膜を形成する工程と、
前記第２絶縁膜上に酸化チタン膜を形成する工程と、
前記酸化チタン膜の上にプラチナよりなるキャパシタ下部電極を形成する工程と、
前記キャパシタ下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上にキャパシタ上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
前記酸化チタン膜は、前記第２絶縁膜上にチタン膜を形成した後に、該チタン膜を熱酸化することにより形成されることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
第１絶縁膜を半導体基板の上方に形成する工程と、
前記第１絶縁膜の上面を平坦化する工程と、
平坦化された前記第１絶縁膜を加熱して水分含有率を下げる工程と、
水分含有率の低下した前記第１絶縁膜上に酸化アルミニウムよりなる第２絶縁膜を形成する工程と、
前記第２絶縁膜上にプラチナよりなるキャパシタ下部電極を形成する工程と、
前記キャパシタ下部電極上にキャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜上にキャパシタ上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、キャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
電源を切っても情報を記憶することのできる不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ）が知られている。
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、フローティングゲートに記憶情報を表す電荷を蓄積することによって情報を記憶する。情報の書き込み、消去には絶縁膜を通過するトンネル電流を通す必要があり、比較的高い電圧を必要とする。
【０００３】
ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体膜を一対の電極間のキャパシタ誘電体として有する強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極を検査すれば情報を読み出すことができる。ＦｅＲＡＭは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みができる。
【０００４】
図１(a) 、(b) はＦｅＲＡＭのメモリセルの回路図を示す。
図１(a) は１ビットの情報の記憶に２つのトランジスタＴa,Ｔb と２つのキャパシタＣa,Ｃb を用いる２Ｔ／２Ｃ形式の回路であり、現在のＦｅＲＡＭに使用されている。１つのキャパシタＣa に“１”又は“０”の情報を記憶し、もう一方のキャパシタＣb に反対の情報を記憶するという相補的な動作をさせる。プロセスの変動に対して強い構成になるが、以下に述べる１Ｔ／１Ｃ形式に比べてセル面積が約２倍になる。
【０００５】
図１(b) は、１ビットの情報の記憶に１つのトランジスタＴ1 又はＴ2 と１つのキャパシタＣ1 又はＣ2 を用いる１Ｔ／１Ｃ形式の回路であり、ＤＲＡＭと構成が同じで、セル面積が小さくて高集積化が可能である。しかし、メモリセルから読み出された電荷が“１”の情報か“０”の情報かを判定するために、基準電圧が必要となる。この基準電圧を発生させるリファレンスセルＣ0 は、読み出しされる毎に分極を反転させることになるので、疲労によりメモリセルよりも早く劣化してしまう。また、１Ｔ／１Ｃは、判定のマージンが２Ｔ／２Ｃに比べて狭くなり、プロセスの変動に対して弱く、まだ実用化されていない。
【０００６】
ＦｅＲＡＭの強誘電体膜は、チタン酸ジルコン酸鉛（ＰＺＴ）、LaドープＰＺＴ（ＰＬＺＴ）等のＰＺＴ系材料や、SrBi2Ta2O9 (ＳＢＴ、Ｙ１）、SrBi2(Ta,Nb)2O9 （ＳＢＴＮ、ＹＺ）等のBi層状構造化合物等で形成される。
これらの強誘電体膜はゾルゲル法、スパッタ法等によって成膜される。通常、これらの成膜法により、下部電極上にアモルファス相の強誘電体膜を形成し、その後の熱処理によって強誘電体膜をペロブスカイト構造へと結晶化させる。良好なＦｅＲＡＭを作製するためには、強誘電体膜の結晶粒の配向を制御することも必要である。
【０００７】
強誘電体膜の結晶化は酸化性雰囲気で行われるため、キャパシタ電極はPt等の貴金属や酸化しても導電性のIrO2、SrRuO3、La0.5Sr0.5CoO3等で形成される。
【０００８】
【発明が解決しようとする課題】
ところで、強誘電体キャパシタを形成するに当たっては、強誘電体膜直下の下部電極形成工程が重要である。
従来の下部電極として、絶縁膜上にチタン（Ti）とプラチナ（Pt）を順に形成した積層構造が使われていた。Ti膜を用いるのは、絶縁膜と下部電極との密着性を改善させるためである。Ti膜が無いと、半導体装置の製造工程途中でPt電極の膜剥がれが起こる可能性が高い。
【０００９】
Pt膜はスパッタ法で成膜されるが、高温で成膜を行うとTi膜との反応が生じ、結果として（１１１）面に強く自己配向しないで、ランダム配向した構造が得られてしまうため、室温で成膜を行っていた。Pt膜の結晶性は、その上に形成される強誘電体膜の膜質に影響を与える。
また、高融点金属であるPt膜の結晶粒は小さくてその粒径が２０ｎｍ程度の針状結晶となっていた。強誘電体キャパシタの特性をさらに良好にするためには、Pt膜の結晶粒を大きくして柱状結晶にすることが望まれる。
【００１０】
それらの解決方法として、Tiの代わりにTiO2を用いることが考えられ、これによりPt成膜時の下地金属との反応が抑えられるので、Pt膜を５００℃と高温にて成膜でき、（１１１）面に強く配向したままでPt膜の結晶粒を１００〜１５０ｎｍと大きくし、柱状結晶にすることが可能になる。
しかし、脱ガスが施された絶縁膜の上にTiO2膜を形成すると、TiO2膜の結晶性が悪くなり、これがPt膜の結晶性を改善する能力を低下させてしまい、Pt膜上の強誘電体膜の結晶性の改善が不十分となってしまう。
【００１１】
本発明の目的は、特性の良好な強誘電体キャパシタを有する半導体装置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記した課題は、半導体基板の上方に形成され且つ平坦化面を有する第１絶縁膜と、前記第１絶縁膜の平坦化面上に形成され且つ前記第１絶縁膜より水分含有率が大きい酸化シリコン膜、又は酸化アルミニウム膜のいずれかよりなる第２絶縁膜を形成する工程と、前記第２絶縁膜上に形成された酸化チタン膜と、前記酸化チタン膜の上に形成されたプラチナよりなるキャパシタ下部電極と、前記キャパシタ下部電極上に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成されたキャパシタ上部電極とを有することを特徴とする半導体装置によって解決される。上記した半導体装置において、前記第２絶縁膜として酸化アルミニウム膜を用いる場合には、前記酸化チタン膜を介さずに前記第２絶縁膜上にプラチナよりなるキャパシタ下部電極を形成してもよい。
【００１３】
上記した課題は、第１絶縁膜を半導体基板の上方に形成する工程と、前記第１絶縁膜の上面を平坦化する工程と、平坦化された前記第１絶縁膜を加熱して水分含有率を下げる工程と、前記第１絶縁膜上に前記第１絶縁膜よりも水分含有率の大きい酸化シリコン膜又は酸化アルミニウム膜よりなる第２絶縁膜を形成する工程と、前記第２絶縁膜上に酸化チタン膜を形成する工程と、前記酸化チタン膜の上にプラチナよりなるキャパシタ下部電極を形成する工程と、前記キャパシタ下部電極上にキャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜上にキャパシタ上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法によって解決される。
【００１４】
前記酸化チタン膜は、第２絶縁膜上に形成したチタン膜を熱酸化して形成することが好ましい。
上記した半導体装置の製造方法において、前記第２絶縁膜として前記酸化アルミニウム膜を形成する場合には、前記酸化チタン膜を形成せずに、前記第２絶縁膜上にプラチナよりなるキャパシタ下部電極を形成してもよい。
【００１５】
次に、本発明の作用について説明する。
本発明によれば、第１絶縁膜の表面を平坦化し、加熱により脱ガスした後に、その平坦化面上に酸化シリコン又は酸化アルミニウムよりなる第２絶縁膜を形成し、その上に酸化チタン膜を形成し、その後に、キャパシタの下部電極となるプラチナ膜を形成し、さらにキャパシタの誘電体膜と上部電極を形成している。この場合、酸化チタン膜は、第２絶縁膜上に形成したチタン膜を熱酸化して形成することが好ましい。
【００１６】
そのような工程によれば、脱ガスした第１絶縁膜の影響を第２絶縁膜により低減して結晶性の良いチタン膜を形成し、これを熱酸化して得られた酸化チタン膜は（２００）ピークが強くなり、その上に形成される粒径が１００〜１５０ｎｍの柱状の結晶のプラチナ膜の形成を助長させ、しかもプラチナ膜の剥離を防止している。この結果、そのようなプラチナ膜の上に形成された酸化物誘電体の結晶方位が所望の方向に揃うため、残留分極の大きさが最大化される。つまり、高信頼性を持つキャパシタを得ることができる。
【００１７】
なお、第２絶縁膜は加熱されないので、第２絶縁膜が第１絶縁膜と同じ材料、例えば酸化シリコンから構成されていても、第２絶縁膜に含有される水素や水は第１絶縁膜中のそれらよりも多くなるが、膜厚を調整することにより水素や水によるキャパシタへの影響を殆ど無視できる状態にすることができる。
さらに、別の本発明によれば、平坦化された第１絶縁膜を加熱した後に、その上に第２絶縁膜として酸化アルミニウム膜を形成し、さらに下部電極であるプラチナ膜を成膜することにより、プラチナ膜の膜剥がれのおそれが無く、Pt膜の粒径が１００〜１５０ｎｍと大きい状態で、プラチナ膜の結晶性を安定して良好にすることができる。
【００１８】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
図２〜図７は、本発明の実施形態に係るＦｅＲＡＭのメモリセルの形成工程を示す断面図である。
図２(a) に示す構造を形成するまでの工程を説明する。
【００１９】
まず、シリコン（半導体）基板１の表面に、活性領域３を囲む素子分離絶縁膜２を形成する。素子分離絶縁膜２は、ＬＯＣＯＳ法により形成してもよいし、シリコン基板１に溝を形成してその中に絶縁膜を埋め込む方法によって形成してもよい。また、シリコン基板１はｎ型でもｐ型でもよい。
そのような素子分離絶縁膜２を形成した後に、シリコン基板１のメモリセル領域の活性領域３と周辺回路領域（不図示）の活性領域に不純物を導入することにより、ｐウェル、ｎウェルを形成する。なお、本実施形態では、メモリセル領域の活性領域３にｐウェル３ａを形成している。
【００２０】
続いて、シリコン基板１の活性領域３表面上にゲート酸化膜４を形成した後に、基板全面に多結晶又は非晶質のシリコン膜とSiO2保護膜６ａを順次形成する。その後、シリコン膜のうち、ｐ型ウェル３ａの上の部分にはｎ型不純物を、ｎ型ウェル（不図示）上の部分にはｐ型不純物を導入する。
その後に、シリコン膜とSiO2膜をフォトリソグラフィー法によりパターニングすることにより、メモリセル領域内の活性領域３を通る２つのゲート電極５と、周辺回路領域の活性領域を通るゲート電極（不図示）を形成する。なお、メモリセル領域３上に形成されるゲート電極５はワード線を兼ねた形状に形成される。
【００２１】
続いて、ゲート電極５の両側のｐウェル３ａ内にｎ型不純物をイオン注入して低濃度のｎ型不純物拡散層を形成する。また、絶縁膜、例えばSiO2膜をＣＶＤ法によりシリコン基板１の全面に形成した後に、その絶縁膜をドライエッチングで全面にわたって均一にエッチングしてゲート電極５の両側部分にのみ側壁絶縁膜６ｂとして残す。さらに、ゲート電極５と側壁絶縁膜６ｂをマスクにして活性領域３内に再びｎ型不純物をイオン注入して高濃度のｎ型不純物拡散層を形成する。これにより、ゲート電極５の両側には、低濃度と高濃度のｎ型不純物拡散層からなるＬＤＤ構造の第１、第２及び第３のｎ型不純物拡散層７ａ，７ｂが形成される。それらのｎ型不純物拡散層７ａ，７ｂはソース／ドレイン領域となる。
【００２２】
また、同様な方法により周辺回路領域にも、図示しないｎ型不純物拡散層とｐ型不純物拡散層が形成される。
以上の工程により、シリコン基板１へのＭＯＳトランジスタ８の基本的な構造の形成が終了する。なお、周辺回路領域ではＣＭＯＳも形成される。
以上の工程は、通常のＭＯＳトランジスタ製造工程であり、その他の公知の工程を用いてもよい。
【００２３】
次に、図２(b) に示すように、ＭＯＳＦＥＴ８を覆う厚さ２００ｎｍのSiONよりなる酸化防止膜９をシリコン基板１上にＣＶＤ法により形成した後に、酸化防止膜９の上に厚さ６００ｎｍのSiO2膜１０をＣＶＤ法により成膜し、これらにより第１層間絶縁膜１１を形成する。なお、SiO2膜１０を形成するための反応ガスとして例えばＴＥＯＳを用いる。
【００２４】
続いて、図２(c) に示すように、素子分離用絶縁膜２との界面からSiO2膜１０上面までの第１層間絶縁膜１１の厚さが７８５ｎｍになるように、化学機械研磨（ＣＭＰ）法により第１層間絶縁膜１１を上面から研磨して平坦化する。
その後に、N2雰囲気中、６５０℃、３０分間のアニールを行って第１層間絶縁膜１１の脱ガスを十分に行う。
【００２５】
次に、図３(a) に示すように、ＴＥＯＳを用いてＣＶＤ法により、強誘電体キャパシタの結晶性改善目的のSiO2キャップ層１２を第１層間絶縁膜１１上に１３０ｎｍの厚さに形成する。
次に、強誘電体キャパシタの下部電極層となるPt／TiO2積層を形成するために、まず、表１に示す条件で厚さ２０ｎｍのTi膜１３をスパッタ法によりSiO2キャップ層１２上に形成する。
【００２６】
【表１】
0004050004.tif 000002
【００２７】
続いて、図３(b) に示すように、ＲＴＡ（rapid thermal annealing)装置を用いて７００℃、６０秒、O2雰囲気でTi膜１３を熱酸化して、Ti膜１３をルチル型結晶構造のTiO2膜１３ａとする。そのような条件のＲＴＡ処理により形成されたTiO2膜１３ａの厚さは５０ｎｍとなる。
このルチル型結晶構造のTiO2膜１３ａを作成するには反応性スパッタでもよいがTi膜の高温による熱酸化法が望ましい。反応性スパッタによる作成では、シリコン基板１を高温で加熱する必要があるため、特別なスパッタチャンバ構成を必要とする。さらに、一般の炉による酸化よりも、ＲＴＡ装置による酸化の方がTiO2膜の結晶性が良好になる。なぜなら、通常の加熱炉による酸化によれば、酸化しやすいTi膜は、低温においてルチル型結晶構造以外のいくつもの結晶構造を作るため、一旦、それを壊す必要が生じるためである。したがって、昇温速度の速いＲＴＡによる酸化の方が良好な結晶を形成するために有利になる。
【００２８】
なお、キャップ層１２として窒化物を用いると、その上のTi膜１３の膜質が改善されない傾向にある。
次に、図３(c) に示すように、TiO2膜１３ａ上にキャパシタの下部電極１５である１５０ｎｍの厚さのPt膜をスパッタ法により形成する。その下部電極１５の形成条件の一例を表２に示す。
【００２９】
【表２】
0004050004.tif 000003
【００３０】
次に、図４(a) に示すように、表３に示す条件でスパッタにより１８０ｎｍの厚さのＰＬＺＴ（強誘電体）膜１６を下部電極層１４上に形成する。
【００３１】
【表３】
0004050004.tif 000004
【００３２】
さらに、O2濃度２．５％であるArとO2の混合雰囲気中にシリコン基板１を入れて、５８５℃、９０秒間、常温からの昇温速度１２５℃/secの条件で強誘電体膜であるＰＬＺＴ膜１６を急速熱処理を行う。このように、ＰＬＺＴ膜１６を不活性雰囲気中に置いて、低温で結晶化することにより、ＰＬＺＴ膜１６の結晶は望ましい＜１１１＞方向に優先配向する。
【００３３】
次に、図４(b) に示すように、上部電極層１７となる厚さが１５０ｎｍの酸化イリジウム（IrO2）膜を表４に示す条件でスパッタ法によりＰＬＺＴ膜１６上に形成する。
【００３４】
【表４】
0004050004.tif 000005
【００３５】
ここで、上部電極層１７として導電性酸化物であるIrO2を用いたのは、ＰＬＺＴ膜１６の水素劣化耐性を向上させるためであるが、Pt膜、SrRuO3（ＳＲＯ）を用いてもよい。しかし、Ptは水素分子に対して触媒作用があるために水素ラジカルを発生させ易く、これによりＰＬＺＴ膜１６を還元し、劣化させ易いのであまり好ましくはない。これに対して、IrO2、ＳＲＯは触媒作用を持たないために水素ラジカルを発生させにくく、ＰＬＺＴ膜１６の水素劣化耐性が格段に向上する。
【００３６】
次いで、O2濃度１％のArとO2の混合雰囲気中にシリコン基板１をおいて、７２５℃２０秒、昇温速度１２５℃/secの条件で、ＰＬＺＴ膜１６の急速熱処理を行う。
上記したように、最初にＰＬＺＴ膜１６を５８５℃という低温において結晶化させると、ＰＬＺＴ膜１６の結晶は＜１１１＞方向に配向する。さらに、ＰＬＺＴ膜１６を微量の酸素雰囲気中に置き、より高温の７２５℃で熱処理することによって、ＰＬＺＴ膜１６の結晶格子中の酸素欠陥が補充されるだけではなく、ＰＬＺＴ膜１６に緻密化が起こる。
【００３７】
ところで、ＰＬＺＴ膜１６の緻密化をIrO2の上部電極層１７を形成する前に行うとすれば、ＰＬＺＴ膜１６中のたくさんの気泡が一カ所に集まってしまい、これを表面から見ると、ＰＬＺＴ膜１６の粒界部にピンホールが開いた状態になってしまので好ましくない。
これに対して、IrO2の上部電極層１７を堆積した後にＰＬＺＴ膜１６の緻密化の熱処理を行うと、ＰＬＺＴ膜１６の表面荒れが防止されて、非常にフラットなIrO2／ＰＬＺＴ界面が得られる。その界面の欠陥が減少していることも容易に推察される。しかも、蒸気圧の高いことによるＰＬＺＴ膜１６中からのPbやPbO の脱離に対してもIrO2がブロックすることによって防ぐことができる。
【００３８】
以上のように強誘電体膜であるＰＬＺＴ膜１６を緻密化させた後に、図４(c) に示すように、IrO2よりなる上部電極層１７の上にキャパシタ上部電極のパターン形状を有するレジストパターン１８を形成し、そのレジストパターン１８をマスクにして上部電極層１７をパターニングしてこれをキャパシタの上部電極１７ａとする。その後、レジストパターン１８を除去する。
【００３９】
次に、図５(a) に示す構造を形成するまでの工程を説明する。
まず、O2雰囲気中にシリコン基板１をおいて６５０℃、６０分間のアニールを行う。このアニールは、スパッタ及びエッチングによりＰＬＺＴ膜１６に入ったダメージを回復させるためのものである。
続いて、キャパシタ強誘電体のパターン形状を有するレジストパターン（不図示）を形成し、このレジストパターンをマスクにしてＰＬＺＴ膜１６をエッチングしてこれをキャパシタの強誘電体膜１６ａを形成する。
【００４０】
レジストパターンを除去した後に、水素によって還元されやすい強誘電体膜１６ａを保護するために、水素をトラップしやすいＰＬＺＴ膜をエンキャップ層１９としてスパッタにより２０ｎｍの厚さに形成する。さらに、エンキャップ層１９を、O2雰囲気中、７００℃６０秒の条件で、昇温速度１２５℃/secの急速熱処理をする。
【００４１】
その後に、図５(b) に示すように、キャパシタ下部電極のパターン形状を有するレジストパターン２０をエンキャップ層１９上に形成し、レジストパターン２０をマスクにしてエンキャップ層１９、下部電極層１５及びTiO2膜１３ａをエッチングし、これにより得られた下部電極層１５のパターンをキャパシタの下部電極１５ａとする。
【００４２】
レジストパターン２０を除去した後に、O2雰囲気中にシリコン基板１を置いて、６５０℃、６０分間の条件でＰＬＺＴよりなる強誘電体膜１６ａの回復アニールを行う。
以上の工程により、パターニングされた下部電極１５ａ、強誘電体膜１６ａ及び上部電極１７ａによりメモリセル領域のキャパシタＣが形成される。
【００４３】
続いて、図５(c) に示すように、厚さ１５００ｎｍのSiO2よりなる第２層間絶縁膜２１をＣＶＤ法によりシリコン基板１の全面に成膜してキャパシタＣを覆った後に、第２層間絶縁膜２１の表面をＣＭＰにより平坦化する。
次に、図６(a) に示すように、不純物拡散層７ａ，７ｂと下部電極２０のそれぞれの上に開口２２ａ，２２ｂ，２２ｄを有するレジストパターン２２を第２層間絶縁膜２１の上に形成した後に、レジストパターン２２をマスクに使用して第２層間絶縁膜２１、エンキャップ層１９、SiO2キャップ層１２、第１層間絶縁膜１１をドライエッチングする。これにより、キャパシタＣの下部電極１５ａの上にコンタクトホール２１ｄが形成され、さらに、SiO2キャップ層１２、第１層間絶縁膜１１を貫通して不純物拡散層７ａ，７ｂを露出するコンタクトホール２１ａ、２１ｂが形成される。その後にレジストパターン２２を除去する。
【００４４】
次に、図６(b) に示すように、コンタクトホール２１ａ，２１ｂ，２１ｄ中を埋める導電性プラグ２３ａ，２３ｂ，２３ｄを形成する工程に移る。
導電性プラグ２３ａ，２３ｂ，２３ｄを形成するために、まず、密着層としてTiN/Ti積層膜をスパッタ法によりコンタクトホール２１ａ，２１ｂ，２１ｄの内面と第２層間絶縁膜２１の上面に予め形成する。続いて、タングステン膜をTiN/Ti積層膜上に形成した後に、タングステン膜及びTiN/Ti積層膜をＣＭＰ法により研磨して第２層間絶縁膜２１の上面から除去することにより、それらの金属膜をコンタクトホール２１ａ，２１ｂ，２１ｄ内にのみ残して導電性プラグ２３ａ，２３ｂ，２３ｄとして使用する。
【００４５】
次に、図６(c) に示すように、導電性プラグ２３ａ，２３ｂ，２３ｄ及び第２層間絶縁膜２１の上に、導電性プラグ２３ａ，２３ｂ，２３ｄの酸化を防止するための酸化防止膜２４となるSiON膜を１００ｎｍの厚さにＣＶＤ法により成膜する。
その後に、図７(a) に示すように、キャパシタの上部電極１７ａの上に開口２５ａを有するレジストパターン２５を酸化防止膜２４上に形成し、さらに、レジストパターン２５をマスクにして酸化防止膜２４，第２層間絶縁膜２１及びエンキャップ層１９をドライエッチングし、これにより上部電極１７ａ上にコンタクトホール２１ｅを形成する。その後にレジストパターン２５を除去する。
【００４６】
その後に、O2雰囲気中で５５０℃、６０分間のアニールによって強誘電体膜１６ａの回復アニールを行う。
次に、図７(b) に示すように、酸化防止膜２４を全面エッチバックにより除去して導電性プラグ２３ａ，２３ｂ，２３ｄの上端を露出させる。
その後に、図７(c) に示すように、上部電極１７ａ上のコンタクトホール２１ｅ内と第２層間絶縁膜２１上にアルミニウム膜を形成し、ついで、アルミニウム膜をパターニングすることにより、ｐウェル３ａの両側の不純物拡散層７ａの上の導電性プラグ２３ａとキャパシタＣの上部電極１７ａを接続するための配線２６ａを形成し、同時にｐウェル３ａ中央の不純物拡散層７ｂの上の導電性プラグ２３ｂの上にビット線接続用の導電パッド２６ｂを形成し、さらにキャパシタＣの下部電極１５ａ上の導電性プラグ２３ｄに接続する配線２６ｄを形成する。
【００４７】
なお、上部電極１７ａと不純物拡散層７ａの電気的接続を窒化チタン(TiN) の局所配線を介して行い、その上に絶縁膜を介してビット線を形成してもよい。
続いて、図示しないが、第３層間絶縁膜、ビット線、カバー膜を成膜する。また、必要に応じて、層間絶縁膜、配線工程を繰り返し、多層配線を形成してもよい。
【００４８】
以上のようにして強誘電体キャパシタを有するＦｅＲＡＭメモリセル構造が形成される。
次に、強誘電体キャパシタの下部電極１５ａを構成するPt膜１４の下地依存性について説明する。
まず、Ti膜の結晶性の調査結果について図８を参照して説明し、その後に、Ti膜を酸化して得られるTiO2膜とその上に形成されるPt膜の結晶性について図９を参照して説明する。
【００４９】
本発明者は、上記したキャップ層１２の効果について従来工程と比較する実験を行った。その実験は、絶縁膜をＣＶＤ法により成膜した後に、その絶縁膜上に幾つかのプロセスステップでTi膜をスパッタで形成してTi膜の結晶性がどのように異なるか調べた。
まず、５種類のテストプロセス（ＴＰ）ウェハを形成し、それぞれのＴＰウェハ上のTi（００２）ピーク強度をＸ線回折法により調査したところ図８に示すような結果が得られた。
【００５０】
比較の基準となるリファレンスのＴＰウェハとして、厚さ２００ｎｍのSiON膜と厚さ３００ｎｍのSiO2膜を順次成膜した後にSiO2膜上にTi膜をスパッタし、こTi膜の（００２）面のピーク強度を図８の“Reference ”で示すように「１」とし、これにより他のＴＰウェハを規格化する。
図８で“ＣＭＰ”と表記しているものは、厚さ２００ｎｍのSiON膜の上に厚さ６００ｎｍのSiO2膜を形成し、SiO2膜のうち３００ｎｍの厚さをＣＭＰ法により削り、その上にTi膜を形成したＴＰウェハである。その結果、Tiの（００２）ピーク強度は、リファレンスの８０％程度に下がってしまう。これは、ＣＭＰ後のスラリー除去で使用される希フッ酸処理によって、絶縁膜表面が荒れたためであると思われる。
【００５１】
図８で“ＢＥＬ−ＡＮ”と表記したものは、厚さ２００ｎｍのSiON膜の上に３００ｎｍのSiO2膜を堆積した後に、N2雰囲気中、６５０℃３０分間のアニールを行ってSiO2膜の絶縁膜の脱ガスを行い、その後にSiO2膜上にTi膜を形成したＴＰウェハである。こうすると、ＣＶＤ法で形成したSiO2膜中の水分が十分除去されるが、Ti成膜時の水分（水の分圧）が低すぎてTi（００２）ピーク強度がリファレンスに比べて４０％とかなり下がるようである。吸湿がほとんどない熱酸化膜上でも同様な結果が得られることからも、この仮説が裏付けられる。しかし、脱ガス処理は、SiON膜やWSi ゲート中の水素も脱離させる効果があるので、水素耐性に乏しい強誘電体キャパシタを成膜する前には必要な工程である。そうしないと、強誘電体膜であるＰＬＺＴ膜の結晶化アニール時に、下地絶縁膜からの脱水素によって、強誘電体キャパシタが劣化してしまうことになる。
【００５２】
図８で“ＣＭＰ＆ＢＥＬ−ＡＮ”と表記したものは、SiON膜を２００ｎｍの厚さに成膜し、さらに６００ｎｍの厚さでSiO2膜を成膜した後に、SiO2膜の３００ｎｍの厚さをＣＭＰにより削った後、N2雰囲気中、６５０℃３０分間のアニールを行って脱ガスを行い、その後にSiO2膜上にTi膜を形成したＴＰウェハである。そうすると、Ti（００２）ピーク強度は、リファレンスの２０％程度まで下がってしまった。
【００５３】
図８で“ＣＭＰ＆ＢＥＬ−ＡＮ＆SiO ＣＡＰ”と表記したものは、SiON膜を２００ｎｍｎ成膜し、その上に６００ｎｍの厚さでSiO2膜を成膜して、SiO2膜の３００ｎｍの厚さをＣＭＰにより削った後で、N2雰囲気中、６５０℃、３０分間のアニールを行って脱ガスを行い、その後にSiO2膜上に上記実施形態のSiO2キャップ層を１３０ｎｍの厚さに形成し、そのSiO2キャップ層の上にTi膜を形成したＴＰウェハである。その結果、ＣＭＰ、ＢＥＬ−ＡＮ工程を経ているにもかかわらず、Ti膜の（００２）ピークがリファレンスの８０％まで回復していた。SiO2キャップ層の有無で比較すると、４倍の結晶性の改善であった。
【００５４】
以上のことから、“ＣＭＰ”と“ＣＭＰ＆ＢＥＬ−ＡＮ＆SiO ＣＡＰ”のTi膜が最も（００２）ピークが高いことがわかった。なお、“ＣＭＰ”のＴＰウェハ上のTi膜も（００２）ピークが高いが、下地であるSiO2膜の脱ガス処理が施されていないので良好な強誘電体キャパシタを形成するための対策としては用いられない。
【００５５】
次に、上記した５種類のＴＰウェハのTi膜をそれぞれ熱酸化してTiO2膜を形成し、そのTiO2膜の上にPt膜を形成した場合のPt膜の（２２２）のピーク強度を比較したところ、図９に示すような結果が得られた。Pt膜の（２２２）のピーク強度が高いほどその上に形成される強誘電体膜の膜質が良くなる。
図９は、Ｘ線回折測定から得られた回折ピーク強度を、処理が異なる下地絶縁膜毎に規格化してプロットしたものである。なお、それぞれのTiO2は、２０ｎｍのTi膜を６００℃、６０分で熱酸化して作成したものである。
【００５６】
図９の“Good TiO2"は、図８の“ＣＭＰ＆ＢＥＬ−ＡＮ＆SiO ＣＡＰ”のTi膜を熱酸化してTiO2膜を形成した後に、TiO2膜上にPt膜を形成したものであり、その酸化前のTi膜の（００２）ピークを「１」とし、酸化後のTiO2膜の（２００）ピークを「１」とし、その上にPt膜の（２２２）ピークを「１」として、これによりその他のＴＰウェハを規格化している。
【００５７】
図９の“Bad TiO2" は、図８の“ＢＥＬ−ＡＮ”と“ＣＭＰ＆ＢＥＬ−ＡＮ”のTi膜を熱酸化してTiO2膜を形成した後に、TiO2膜上にPt膜を形成したものである。
なお、図９の“Al2O3 ”は、Al2O3 膜の上に直にPt膜を形成したものであり、これについては第２実施形態において説明する。
【００５８】
図９によれば、TiO2のルチル結晶構造の（２００）ピークが弱いと、Pt（２２２）ピークが弱くなっていることが分かる。強いTiO2（２００）ピークのものは、アモルファスであるAl2O3 膜上のPt膜に比べて、Pt（２２２）ピークが強くなっていることから、Ptの（１１１）配向性を助長させている。さらに、Ti（００２）ピークが弱いと、それを酸化して得られるTiO2（２００）ピークが弱くなっていることが分かる。
【００５９】
したがって、良好な結晶性を持つ高温成膜のPtの下部電極層を得るためには、Tiの（００２）ピークを強くする必要があり、このことから、図８の“ＣＭＰ＆ＢＥＬ−ＡＮ＆SiO ＣＡＰ”、即ち上記した実施形態のキャパシタの形成工程が最も好ましいことがわかる。
ところで、図８に示した５種類のＴＰウェハ上のTi膜をそれぞれ酸化してTiO2膜を形成し、その上にPt膜、ＰＬＺＴ膜、IrO2電極を形成する工程を経て強誘電体キャパシタを形成し、それらの強誘電体キャパシタの分極電荷量Ｑswと疲労特性を測定したところ、表５に示すような結果が得られた。
【００６０】
表５によれば、“Reference ”と“ＣＭＰ＆ＢＥＬ−ＡＮ＆SiO ＣＡＰ”の疲労特性が良いことから本実施形態による改善が見られることがわかる。疲労特性は、上部電極と下部電極の間に７Ｖ、１０7 回、正負のパルスを印加し、初期のＱswを１００％として、疲労測定後、何％Ｑswが減少しているかをウェハ面内３点平均した値で示している。
【００６１】
なお、表５では疲労特性を測定した場合を示していて、各ＴＰウェハ上の強誘電体キャパシタのＱswはあまり差がないと思われるが、実際には“Reference ”と“ＣＭＰ＆ＢＥＬ−ＡＮ＆SiO ＣＡＰ”の各ＴＰウェハ上に形成された強誘電体キャパシタのＱswは、その他のものよりも２μＣ／ｃｍ2 程度大きくなる傾向にある。
【００６２】
【表５】
0004050004.tif 000006
【００６３】
以上、実施形態に沿って説明したが、本発明は上記した実施形態に制限されるものではない、例えば、下部電極としてPt／Ti積層構造を用いた場合にも応用できるし、強誘電体材料としてＰＺＴ、ＰＬＺＴを用いる場合を主に説明したが、他の強誘電体材料も用いることもできる。例えば、ＳＢＴ、ＳＢＴＮ等を用いてもよい。また、上記実施形態では強誘電体膜の成膜をスパッタ法で行う場合を主に説明したが、他の成膜方法、例えばゾルゲル法、ＭＯＣＶＤ法等を用いることができる。その他、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【００６４】
なお、図３(a) に示したキャップ層１２を構成する材料としてSiO2の代わりにAl2O3 を適用してもよい。キャップ層１２となるAl2O3 膜は、表６に示す条件で高周波スパッタにより例えば２０ｎｍの厚さに形成される。
【００６５】
【表６】
0004050004.tif 000007
【００６６】
そのようなAl2O3 のキャップ層１２の上にTi膜１３を形成し、そのTi膜１３を熱酸化してTiO2膜１３ａを形成すると、Al2O3 膜上のTiO2膜１３ａの結晶性は、キャップ層１２としてSiO2を用いた場合とほぼ同じになった。
（第２の実施の形態）
次に、本発明の第２実施形態に係る半導体装置の製造工程を説明する。
【００６７】
まず、図２(a) 〜(c) に示したように、シリコン基板１にＭＯＳトランジスタ８を形成し、その上に第１層間絶縁膜１１を形成し、第１層間絶縁膜１１の表面をＣＭＰ法により平坦化するまでの工程は第１実施形態と同様である。
続いて図１０(a) に示すように、第１層間絶縁膜１１の平坦化面上にAl2O3 よりなるキャップ層１２ａを高周波スパッタにより２０ｎｍの厚さに形成する。そのスパッタ条件は、例えば表６と同じにする。
【００６８】
この後に、図１０(b) に示すように、キャップ層１２ａの上にPt/TiO2 積層構造ではなく、下部電極膜１４として膜厚１５０ｎｍの単層構造のPt膜をスパッタにより形成する。スパッタ条件は例えば時間を１８２秒とし、その他は表２と同じとする。
ここで、下部電極膜１４とその下地構造としてPt/TiO2/SiO2積層構造の代わりにPt/Al2O3積層構造を用いたのはプロセス安定性を向上させるためである。図９において説明したように、Al2O3 はもともとアモルファスな材料なので、その下のSiO2膜１０の影響を受けないし、さらに、Ti膜の堆積と、Ti膜の酸化の２工程を短縮できる利点もある。
【００６９】
そして、Pt膜を形成した後、第１実施形態と同様に、下部電極膜１４上にＰＬＺＴ膜１６、上部電極膜１７を順に堆積し、これらの膜をパターニングして上部電極１７ａ、強誘電体膜１６ａを形成し、それらの上にエンキャップ層１９を形成し、続いて、図１０(c) に示すように、下部電極膜１４をパターニングしてキャパシタＣの下部電極１４ａを形成する。その後の工程は第１実施形態と同様なので省略する。
【００７０】
以上の工程により形成されたキャパシタＣの下部電極１４ａの特性を調べるために、本発明者は、第１実施形態で採用したPt/TiO2/SiO2積層構造の上にＰＬＺＴ膜と上部電極を形成して強誘電体キャパシタを構成した場合のスイッチング電荷量等と、本実施形態のようにPt/Al2O3積層構造の上にＰＬＺＴ膜と上部電極を形成して強誘電体キャパシタを構成した場合のスイッチング電荷量等とを比較する実験を行って表７に示す結果を得た。
【００７１】
その実験は、５０μｍ角にパターニングされた上部電極１７ａとその下の下部電極膜１５にプローブを当てて測定を行った。
表７は、第１実施形態の下部電極構造と第２実施形態の下部電極構造の違いによるサンプルの電気的特性の結果を示している。
【００７２】
【表７】
0004050004.tif 000008
【００７３】
表７中の第１列は、３Ｖ印加した時のスイッチング電荷量Ｑswをウェハ面内５点平均した値で示している。Pt/Al2O3のサンプルの方が、図９に示したように結晶性は悪かったけれども、ＱswはPt／TiO2のサンプルに迫る値になっている。
次の第２列は、５Ｖ印加した時のリーク電流を、同じようにウェハ面内５点で測定し、その最大値を表している。リーク電流に関しても、両者の下部電極構造のサンプルにおいて優位差は見られない。
【００７４】
最後の第３列は、７Ｖ、１０7 回、正負のパルスを印加させて疲労特性を測定したものである。初期のＱswを１００％として、疲労測定後、何％Ｑswが減少しているかをウェハ面内３点平均した値で示している。こちらは、Pt／Al2O3 のサンプルの方が若干良い結果になっている。
結局、Pt/Al2O3構造を用いても、Ｑswや疲労特性を悪化させることなく、プロセスの安定性を確保できることが分かった。また、Al2O3 膜上のPt膜には膜剥がれが生じることはなかった。
【００７５】
なお、強誘電体膜としてＰＬＺＴを用いたが、その他のＰＺＴ又はＰＺＴ系材料や、SrBi2Ta2O9、SrBi2(Ta,Nb)2O9 等のBi層状構造化合物等を用いてもよい。また、酸化物の高誘電体材料を用いるキャパシタにおいても、上記した下部電極の形成を採用してもよい。
【００７６】
【発明の効果】
以上述べたように本発明によれば、ＣＭＰを施しさらに脱ガス処理を行った絶縁膜上に、もう一度、絶縁膜を形成する工程を、キャパシタ用下部電極層を形成する前に追加するようにしたので、絶縁膜上に形成したTi膜の（００２）ピークを強くすることができ、しかも下部電極層であるPtの膜剥が生じるおそれが無くなり、Pt膜の粒径が１００〜１５０ｎｍと大きい状態で、Ptの結晶性を良好にすることができる。また、キャパシタの強誘電体膜では膜中の結晶方位が所望の方向に揃うため、残留分極の大きさが最大化される。つまり、高信頼性を持つ強誘電体キャパシタを得ることができる。
【００７７】
さらに、本発明の他の構造によれば、ＣＭＰを施した絶縁膜上に、もう一度、Al2O3 膜を形成する工程を、キャパシタ用下部電極層を形成する前に追加し、ついで下部電極層であるPtをAl2O3 膜上に成膜することにより、Ptの膜剥がれのおそれが無く、Pt膜の粒径が１００〜１５０ｎｍと大きい状態で、Ptの結晶性を安定して良好にすることができる。
【図面の簡単な説明】
【図１】図１(a),(b) は、ＦｅＲＡＭメモリセルの回路図である。
【図２】図２(a) 〜(c) は、本発明の第１実施形態に係るＦｅＲＡＭのメモリセルの形成工程を示す断面図（その１）である。
【図３】図３(a) 〜(c) は、本発明の第１実施形態に係るＦｅＲＡＭのメモリセルの形成工程を示す断面図（その２）である。
【図４】図４(a) 〜(c) は、本発明の第１実施形態に係るＦｅＲＡＭのメモリセルの形成工程を示す断面図（その３）である。
【図５】図５(a) 〜(c) は、本発明の第１実施形態に係るＦｅＲＡＭのメモリセルの形成工程を示す断面図（その４）である。
【図６】図６(a) 〜(c) は、本発明の第１実施形態に係るＦｅＲＡＭのメモリセルの形成工程を示す断面図（その５）である。
【図７】図７(a) 〜(c) は、本発明の第１実施形態に係るＦｅＲＡＭのメモリセルの形成工程を示す断面図（その６）である。
【図８】図８は、本発明の実施形態によるTi膜とその他の工程によるTi膜の結晶を示す図である。
【図９】図９は、本発明の実施形態によるTi膜、TiO2膜、Pt膜とその他の工程によるTi膜、TiO2膜、Pt膜の結晶を示す図である。
【図１０】図１０(a) 〜(c) は、本発明の第２実施形態に係るＦｅＲＡＭのメモリセルの形成工程を示す断面図である。
【符号の説明】
１…シリコン（半導体）基板、２…素子分離絶縁膜、３…活性領域、３ａ…ウェル、４…ゲート酸化膜、５…ゲート電極、６ａ…保護膜、６ｂ…側壁絶縁膜、７ａ，７ｂ，７ｃ…不純物拡散層、８…ＭＯＳトランジスタ、９…酸化防止膜、１０…SiO2膜、１１…層間絶縁膜、１２，１２ａ…キャップ層、１３…Ti膜、１３ａ…TiO2膜、１４，１５…下部電極層、１４ａ，１５ａ…下部電極、１６…ＰＬＺＴ膜、１６ａ…強誘電体膜、１７…上部電極層、１７ａ…上部電極、１８…レジストパターン、１９…エンキャップ層、２０…レジストパターン、２１…層間絶縁膜、２３ａ，２３ｂ，２３ｄ…導電性プラグ、２４…酸化防止膜、２５…レジストパターン、２６ａ…配線、２６ｂ…パッド、２６ｄ…配線。
【図１】
0004050004.tif 000009
【図２】
0004050004.tif 000010
【図３】
0004050004.tif 000011
【図４】
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【図５】
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【図６】
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【図７】
0004050004.tif 000015
【図８】
0004050004.tif 000016
【図９】
0004050004.tif 000017
【図１０】
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