(57)【特許請求の範囲】
【請求項１】
高比抵抗の第一導電型ドリフト層と、そのドリフト層の表面層に形成された第二導電型ベース領域と、その第二導電型ベース領域の表面層に形成されかつ第一導電型ドリフト層に接続しない第一導電型エミッタ領域と、第一導電型エミッタ領域の表面から第二導電型ベース領域を貫通して掘り下げられた前記ドリフト層に達する第一トレンチと、その第一トレンチの内壁に形成されたゲート絶縁膜と、第一トレンチ内にゲート絶縁膜を介して第二導電型ベース領域に対向して設けられたゲート電極と、第一導電型エミッタ領域の表面に接触して設けられ第二導電型ベース領域に接触しない第一エミッタ電極と、第一導電型エミッタ領域の表面から掘り下げられ前記第二導電型ベース領域に達する第二トレンチと、その第二トレンチの内部に設けられた前記第二導電型ベース領域のみに接触し、前記第一導電型エミッタ領域に接触しない第二エミッタ電極と、第一導電型ドリフト層の裏面側に形成された第二導電型コレクタ層と、その第二導電型コレクタ層の表面に接触して設けられたコレクタ電極とを具備することを特徴とするＭＯＳゲートサイリスタ。
【請求項２】
高比抵抗の第一導電型ドリフト層と、そのドリフト層の表面層に形成された第二導電型ベース領域と、その第二導電型ベース領域の表面層に形成されかつ第一導電型ドリフト層に接続しない第一導電型エミッタ領域と、第一導電型エミッタ領域の表面から第二導電型ベース領域を貫通して掘り下げられた前記ドリフト層に達する第一トレンチと、その第一トレンチの内壁に形成されたゲート絶縁膜と、第一トレンチ内にゲート絶縁膜を介して第二導電型ベース領域に対向して設けられたゲート電極と、第一導電型エミッタ領域の表面に接触して設けられ第二導電型ベース領域に接触しない第一エミッタ電極と、第一導電型エミッタ領域に挟まれた第二導電型ベース領域の表面のみに接触し、前記第一導電型エミッタ領域に接触しない第二エミッタ電極と、第一導電型ドリフト層の裏面側に形成された第二導電型コレクタ層と、その第二導電型コレクタ層の表面に接触して設けられたコレクタ電極とを具備することを特徴とするＭＯＳゲートサイリスタ。
【請求項３】
第一導電型ドリフト層上に絶縁膜を介して形成されたゲート電極と、ゲート電極の側面および上面を覆う絶縁膜と、ゲート電極上の絶縁膜上に形成された第一導電型薄膜半導体層と、ゲート電極の側部を伝って第一導電型ドリフト層と第一導電型薄膜半導体層とを接続する連結半導体部と、前記第一導電型薄膜半導体層の連結半導体部から遠い側の端部から順に配置されかつ前記第一導電型薄膜半導体層の一部である第一導電型エミッタ領域、第二導電型ベース領域と、第一導電型エミッタ領域にのみ接触して設けられ第二導電型ベース領域に接触しない第一エミッタ電極と、第二導電型ベース領域にのみ接触して設けられ第一導電型エミッタ領域に接触しない第二エミッタ電極と、第一導電型ドリフト層の裏面側に形成された第二導電型コレクタ層と、その第二導電型コレクタ層の表面に接触して設けられたコレクタ電極とを具備することを特徴とするＭＯＳゲートサイリスタ。
【請求項４】
連結半導体部が半導体基板の一部であることを特徴とする請求項３に記載のＭＯＳゲートサイリスタ。
【請求項５】
連結半導体部が半導体薄膜層からなることを特徴とする請求項３に記載のＭＯＳゲートサイリスタ。
【請求項６】
第一導電型ドリフト層と第二導電型コレクタ層との間に、第一導電型ドリフト層より不純物濃度が高い第一導電型バッファー層を備えることを特徴とする請求項１ないし５のいずれかに記載のＭＯＳゲートサイリスタ。
【請求項７】
第二導電型コレクタ層の厚さが１μm以下であることを特徴とする請求項１ないし６のいずれかに記載のＭＯＳゲートサイリスタ。
【請求項８】
第二導電型コレクタ層の不純物ドーピングレベルが、１０18cm-3以下であることを特徴とする請求項７に記載のＭＯＳゲートサイリスタ。
【請求項９】
第二導電型ベース領域の不純物濃度が１０15〜１０18cm-3の範囲にあることを特徴とする請求項１ないし８のいずれかに記載のＭＯＳゲートサイリスタ。
【請求項１０】
第一トレンチの平面図上の形状がストライプ状であることを特徴とする請求項１または２に記載のＭＯＳゲートサイリスタ。
【請求項１１】
第一トレンチの平面図上の形状が格子状または網状であることを特徴とする請求項１または２に記載のＭＯＳゲートサイリスタ。
【請求項１２】
第一エミッタ電極と第二エミッタ電極との間にスイッチング半導体素子を接続することを特徴とする請求項１ないし１１のいずれかに記載のＭＯＳゲートサイリスタ。
【請求項１３】
第一エミッタ電極と第二エミッタ電極との間に接続するスイッチング半導体素子をモノリシックに同一半導体基板上に作り込んだことを特徴とする請求項１２に記載のＭＯＳゲートサイリスタ。
【請求項１４】
スイッチング半導体素子が高耐圧ＭＯＳＦＥＴであることを特徴とする請求項１３に記載のＭＯＳゲートサイリスタ。
【請求項１５】
請求項１２ないし１４に記載のスイッチング半導体素子が、ＭＯＳゲートサイリスタのオン時にオフされ、ＭＯＳゲートサイリスタのオン時にオンされることを特徴とするＭＯＳゲートサイリスタの制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、金属（Ｍ）−酸化膜（Ｏ）−半導体（Ｓ）構造のいわゆるＭＯＳゲートを有するＭＯＳゲートサイリスタおよびその制御方法に関する。
【０００２】
【従来の技術】
ＭＯＳゲートを有する高耐圧半導体素子の一つとして絶縁ゲートバイポーラトランジスタ（Insulated  Gate  Bipolar  Transistor以下ＩＧＢＴと記す）が知られている。
図１４は、従来のＩＧＢＴとしてトレンチ型ゲートをもつパンチスルータイプのｎチャネル縦型ＩＧＢＴの要部断面図である。
【０００３】
高比抵抗のｎ-ドリフト層21の表面層にｐベース領域22、ｎ+エミッタ領域24、ｐ+コンタクト領域23が形成されており、そのｎ+エミッタ領域24からｐベース領域22を貫通しｎ-ドリフト層21に達するトレンチ35が掘り下げられている。そのトレンチ35内にゲート絶縁膜25を介してゲート電極26が埋められている。ｎ-ドリフト層21の裏面側にはｎ-ドリフト層21より不純物濃度の高いｎバッファ層27、ｐコレクタ層28があり、表面にコレクタ電極29が設けられている。
【０００４】
30は、ｎ+エミッタ領域24、ｐ+コンタクト領域23の表面層に共通に接触するエミッタ電極である。一方、ＩＧＢＴよりもオン抵抗が低い高耐圧半導体素子としてサイリスタが知られている。図１５および図１６に、従来のＭＯＳゲートサイリスタとしてエミッタスイッチドサイリスタ［EmitterSwitched  Thyristor;以下ＥＳＴと記す、Shekar,M.S.et.al.;Proc.of  3rd  International  Symposium  on  Power  Semiconductor  Devices  and  ICs,(1991)，p.128参照］およびベース抵抗制御サイリスタ［Base  Resistance  Controlled  Thyristor;以下ＢＲＴと記す、Nandakumar,M.et.al.:Proc.  of  3rd International  Symposium  on  Power  Semiconductor  Devices  and  ICs(1991)，p.138参照］の要部断面図を示す。
【０００５】
図１５のＥＳＴは、ｐコレクタ層48、ｎバッファ層47、ｎ-ドリフト層41、ｐベース領域42、ｎ+フローティング領域44ａからなるｐｎｐｎの主サイリスタ部分と、ｐコレクタ層48、ｎバッファ層47、ｎ-ドリフト層41、ｐ+コンタクト領域43、ｎ+エミッタ領域44とからなる寄生サイリスタ部分がある。
主サイリスタ部分は、ｎ-ドリフト層41とｎ+フローティング領域44ａとに挟まれたｐベース領域42の表面上にゲート絶縁膜45を介してゲート電極46が設けられ、およびｎ+フローティング領域44aとｎ+エミッタ領域44とに挟まれたｐベース領域42の表面上にゲート絶縁膜45aを介して補助ゲート電極46ａが設けられゲート電極46、補助ゲート電極46aへの正の電圧印加でオンさせることができ、一方、零ないし負の電圧印加でオフさせることができる。
【０００６】
図１６のＢＲＴは、ｎ-ドリフト層51の表面層にｐベース領域52、ｎ+エミッタ領域54が形成されており、ｎ-ドリフト層51とｎ+エミッタ領域54とに挟まれたｐベース領域52の表面上にゲート絶縁膜55を介してゲート電極56が設けられている。ｎ-ドリフト層51の表面層にｐベース領域52に対向したｐダイバータ領域61が形成されており、ｐベース領域52、ｐダイバータ領域61、ゲート絶縁膜55およびゲート電極56はｐチャネルＭＯＳＦＥＴを構成している。そして、ｐダイバータ領域61の表面に接触して設けられた補助電極62は、ｎ+エミッタ領域54の表面に接触して設けられたエミッタ電極60と接続されている。
【０００７】
ゲート電極56への正の電圧印加でＢＲＴをオンさせることができ、一方、零ないし負の電圧印加でｐチャネルＭＯＳＦＥＴをオンさせてｎ-ドリフト層51からのキャリア排出を速め、オフさせることができる。また、ターンオフ時にｎ-ドリフト層からキャリアを引き抜くための絶縁ゲート型トランジスタを備えたＭＯＳゲートサイリスタが、特開平５−４１５１５号公報に開示されている。
【０００８】
【発明が解決しようとする課題】
しかし、図１４のような従来のＩＧＢＴには3つの欠点があった。
第１に、オン抵抗の下限が、ｐベース領域22とゲート絶縁膜25との界面に形成されるFETチャネルの抵抗によって決定され、またサイリスタと比較してキャリアが高注入とならないため高抵抗ドリフト層21の直列抵抗も無視できないという問題があった。これを解消するため、エミッタ部にトレンチ構造を導入して素子面積あたりのFETチャネル密度を上げることがおこなわれてきたが、オン抵抗をサイリスタ並みに下げることは不可能であった。
【０００９】
第２に、エミッタ部のｎ+エミッタ領域24とｐベース領域22との境界に沿って、ｐベース領域22の内部を流れる正孔電流31に起因する電圧降下により寄生サイリスタがラッチアップし、ゲート電極26による制御ができなくなることである。特に負荷短絡時にラッチアップが起こりやすく、過電流によって素子が破壊する問題があった。これを解消するためｐ+コンタクト領域23が設けられ、前記電圧降下を減らしラッチアップ耐量は改善されてきたが、十分な効果を得ているとは言えない。また、ｐ+コンタクト領域23を設けるための工程数が増え、コストが上がる問題があった。さらに、集積度の高いトレンチ型ＩＧＢＴではエミッタ部においてｎ+エミッタ領域24とｐ+コンタクト領域23とが１μm以下の間隔で密に存在するため、イオン打ち込みにおけるマスク合わせやドライブ条件が厳しくなることである。
【００１０】
第３の欠点は、ｐ+コンタクト領域23、ｎ-ドリフト層21とｐコレクタ領域28とで構成されるｐｎｐトランジスタの増幅率が高く、逆耐圧時に漏れ電流が増幅されるため、双方向型デバイスとしては使用できないことである。この問題はｐ+コンタクト領域23の不純物濃度を下げることで解消できるが、第２の欠点として挙げたラッチアップが起こりやすくなるため、ｐ+コンタクト領域23の不純物濃度をいくらでも下げられるわけではない。
【００１１】
一方、従来のＭＯＳゲートサイリスタにも次のような３つの欠点があった。
第１に構造が複雑で集積化に向かず、工程数が多いためコストが高いことである。第２に、ターンオフ時にキャリアを引き抜く方法が、半導体領域から別の半導体領域にFETチャネルで短絡する方法によっていたため、引き抜き効率が悪く遮断可能電流容量が小さかった。従って、負荷短絡時にゲート制御できなくなり素子破壊する問題はＩＧＢＴ以上に深刻であった。第３に、やはりキャリアの引き抜き効率が悪い結果として、スイッチング速度が遅く、ターンオフ損失が大きいことである。
【００１２】
この発明の目的は４つある。
まず第１に、オン動作時はサイリスタ動作することにより、ＩＧＢＴよりもオン抵抗が低く、サイリスタに並ぶ半導体素子を提供することである。
第２は、ターンオフ時はＩＧＢＴ動作することにより、サイリスタよりも遮断可能電流容量が大きく、ターンオフ時間が短く、ターンオフ損失が小さく、ＩＧＢＴに並ぶ半導体素子を提供することである。
【００１３】
第３は、上記半導体素子の特性を十分に引き出すための制御方法を提供することである。
第４は、逆耐圧時でも漏れ電流が少なく、双方向型デバイスとして使用可能な半導体素子を提供することである。
つまり、サイリスタのオン動作時における長所と、ＩＧＢＴのターンオフ動作時における長所をあわせ持つ半導体素子と、その制御回路を実現することである。
【００１４】
【課題を解決するための手投】
前記の目的を達成するため、エミッタ部を薄膜化、微細化した構造を採用し、また従来はｎ+エミッタ領域とｐベース領域とにともに接触して設けられたエミッタ電極を、ｎ+エミッタ領域のみに接触する第一エミッタ電極と、ｐベース領域のみに接触する第二エミッタ電極とに分離する。
【００１５】
具体的には、高比抵抗の第一導電型ドリフト層と、そのドリフト層の表面層に形成された第二導電型ベース領域と、その第二導電型ベース領域の表面層に形成されかつ第一導電型ドリフト層に接続しない第一導電型エミッタ領域と、第一導電型エミッタ領域の表面から第二導電型ベース領域を貫通して掘り下げられた前記ドリフト層に達する第一トレンチと、その第一トレンチの内壁に形成されたゲート絶縁膜と、第一トレンチ内にゲート絶縁膜を介して第二導電型ベース領域に対向して設けられたゲート電極と、第一導電型エミッタ領域の表面に接触して設けられ第二導電型ベース領域に接触しない第一エミッタ電極と、第一導電型エミッタ領域の表面から掘り下げられ前記第二導電型ベース領域に達する第二トレンチと、その第二トレンチの内部に設けられた前記第二導電型ベース領域のみに接触し、前記第一導電型エミッタ領域に接触しない第二エミッタ電極と、第一導電型ドリフト層の裏面側に形成された第二導電型コレクタ層と、その第二導電型コレクタ層の表面に接触して設けられたコレクタ電極とを具備するＭＯＳゲートサイリスタや、
高比抵抗の第一導電型ドリフト層と、そのドリフト層の表面層に形成された第二導電型ベース領域と、その第二導電型ベース領域の表面層に形成されかつ第一導電型ドリフト層に接続しない第一導電型エミッタ領域と、第一導電型エミッタ領域の表面から第二導電型ベース領域を貫通して掘り下げられた前記ドリフト層に達する第一トレンチと、その第一トレンチの内壁に形成されたゲート絶縁膜と、第一トレンチ内にゲート絶縁膜を介して第二導電型ベース領域に対向して設けられたゲート電極と、第一導電型エミッタ領域の表面に接触して設けられ第二導電型ベース領域に接触しない第一エミッタ電極と、第一導電型エミッタ領域に挟まれた第二導電型ベース領域の表面のみに接触し、前記第一導電型エミッタ領域に接触しない第二エミッタ電極と、第一導電型ドリフト層の裏面側に形成された第二導電型コレクタ層と、その第二導電型コレクタ層の表面に接触して設けられたコレクタ電極とを具備するＭＯＳゲートサイリスタ、
或いは
第一導電型ドリフト層上に絶縁膜を介して形成されたゲート電極と、ゲート電極の側面および上面を覆う絶縁膜と、ゲート電極上の絶縁膜上に形成された第一導電型薄膜半導体層と、ゲート電極の側部を伝って第一導電型ドリフト層と第一導電型薄膜半導体層とを接続する連結半導体部と、前記第一導電型薄膜半導体層の連結半導体部から遠い側の端部から順に配置されかつ前記第一導電型薄膜半導体層の一部である第一導電型エミッタ領域、第二導電型ベース領域と、第一導電型エミッタ領域にのみ接触して設けられ第二導電型ベース領域に接触しない第一エミッタ電極と、第二導電型ベース領域にのみ接触して設けられ第一導電型エミッタ領域に接触しない第二エミッタ電極と、第一導電型ドリフト層の裏面側に形成された第二導電型コレクタ層と、その第二導電型コレクタ層の表面に接触して設けられたコレクタ電極とを具備するＭＯＳゲートサイリスタとする。連結半導体部は半導体基板の一部であっても良いし、半導体薄膜層であっても良い。
【００１６】
そのようにして第一エミッタ電極と第二エミッタ電極とをたとえばＭＯＳＦＥＴなどのスイッチング素子を介して接続すれば、先ず第二エミッタ電極を浮遊させた状態で、ＭＯＳゲートサイリスタをオン動作させると、ただちにラッチアップしてサイリスタ動作に移行する。その結果、低オン抵抗を実現できる。
次に、ターンオフ時は第一エミッタ電極と第二エミッタ電極とを短絡すると同時にゲート入力をオフし、ＩＧＢＴモードでターンオフできる。このとき、エミッタ層が薄膜で体積が小さく、かつ半導体領域から金属領域へのキャリア引き抜きを行うので、エミッタb電極へのキャリア引き抜き効率が上がり、遮断可能電流容量が大きくなる。
【００１７】
第一導電型ドリフト層と第二導電型コレクタ層との間に、第一導電型ドリフト層より不純物濃度が高い第一導電型バッファー層を備えれば、空乏層の広がりを抑え、いわゆるパンチスルータイプとして高耐圧素子に適する構造となる。
第二導電型コレクタ層の厚さが１μm以下であること、不純物ドーピングレベルが、１０18cm-3以下であることは、少数キャリアの注入量を制御してスイッチング速度を速めることができる。
【００１８】
第二導電型ベース領域内の不純物濃度が１０15〜１０18cm-3の範囲にあるものとする。
エミッタ部において第一導電型エミッタ領域と第二導電型ベース領域との境界に沿って、第二導電型ベース領域の内部を流れる正孔電流に起因する電圧降下が存在すると、遮断可能電流容量が小さくなってしまう。これを防ぐためには、第二導電型ベース領域の幅が狭い方が有利である。また、幅が狭ければ、電圧降下を低減するために従来のIGBTでは必要だった高濃度の第二導電型コンタクト領域を廃止でき、製造コストが下がると同時に、逆耐圧時の漏れ電流が少なくなり双方向デバイスとして使用できるようになる。
【００１９】
先に挙げた特開平５−４１５１５号公報の図１６に、第二導電型ベース領域に第１エミッタ電極とは別の第２エミッタ電極を設けた例が記載されている。図１７はその例の斜視断面図である。
ｎ-ドリフト層71の表面層にｐベース領域72、ｎ+エミッタ領域73が形成され、ｎ+エミッタ領域73の表面からｎ-ドリフト層71に達するトレンチが掘り下げられ、そのトレンチ内にゲート絶縁膜74を介してゲート電極75が埋め込まれている。ｎ+エミッタ領域73の表面に接触するエミッタ電極78とは独立にｐベース領域72の表面に接触する補助電極76が設けられている。この例では、ｐベース領域72に接触する補助電極76は、トレンチ内、或いはトレンチ間の表面ではなく、トレンチの長さ方向の端の先の表面上に設けられている。そして、この場合のｐベース領域72内の正孔電流の経路は、矢印83で示した経路となる。このような長い距離を流れると、トレンチの中央付近のｐベース領域72では電位が下がらず、実際には速やかなターンオフがおこなわれない。速やかなターンオフがおこなわれるためには、上にも述べたように、ｐベース領域72内の全ての点が補助電極76から近く、正孔電流83に起因する電圧降下が小さいことが必要である。
【００２０】
第一トレンチの平面図上の形状がストライプ状であっても、格子状または網状であってもよい。様々な形状をとり得る。
第一エミッタ電極と第二エミッタ電極との間に接続する、ＭＯＳＦＥＴのようなスイッチング半導体素子をモノリシックに同一半導体基板上に作り込めば、一体化したＭＯＳゲートサイリスタとして便利である。
【００２１】
【発明の実施の形態】
以下、この発明の実施形態について図面を参照して説明する。
［第１の実施形態］
図１は、この発明の第１の実施形態に係る絶縁ゲートサイリスタの主要部の断面図である。なお、以下の説明ではｎチャネル型の絶縁ゲートサイリスタを例示する。
【００２２】
本発明はエミッタ構造にかかわるもので、コレクタ構造は任意である。従って、薄型基板を使ってコレクタ層を薄膜化した構造や、パンチスルー型のコレクタ層をもつ各デバイスにも適用される。図１において、1は高抵抗のｎ-ドリフト層であり、その表面層にｐベース領域2とｎ+エミッタ領域3が形成されている。そして、そのｎ+エミッタ領域3の表面からｐベース領域2を突き抜けてｎ-ドリフト層1に達する第１トレンチ15が掘り下げられ、隣接する２本の第１トレンチ15の中間にｐベース領域2で止まる第２トレンチ16が掘り下げられている。
【００２３】
第１トレンチ15内には、ゲート絶縁膜4を介して多結晶シリコンのゲート電極5が埋め込まれている。また、第２トレンチ16内には、ｐベース領域2のみに接触し、ｎ+エミッタ領域3には接触しない第二エミッタ電極（Ｅb）6が設けられている。第２トレンチ16内のｎ+エミッタ領域3の露出部は層間絶縁膜7によって保護されている。
【００２４】
また、第１トレンチ１５、第２トレンチ16間のｎ+エミッタ領域3の表面に接触して第一エミッタ電極（Ｅa）8が設けられている。一方、ｎ-ドリフト層1の裏面側にはｐコレクタ層9があり、その表面に接触するコレクタ電極10が設けられている。
パンチスルー型およびフィールドストップ型のデバイスでは、さらにｎ-ドリフト層1とｐコレクタ層9との間にｎ-ドリフト層1より高不純物濃度のｎバッファ層を挟む場合もある。
【００２５】
図１の絶縁ゲート制御サイリスタの製造方法を、図１８（ａ）〜（ｄ）および図１９の工程順の断面図を用いて説明する。但し、図１は絶縁ゲート制御サイリスタの活性部であり、この他に主に周辺部分に例えばガードリング等の耐圧構造が設けられるが、それらは、他の一般の半導体素子と同様に形成されるので省略する。
【００２６】
ｎ-ドリフト層1となる高抵抗のｎ型基板の表面層に、ｐ型、ｎ型不純物のイオン注入および熱処理により、ｐベース領域2とｎ+エミッタ領域3を形成する［図１８（ａ）］。
ｎ+エミッタ領域3の表面にマスクとなる例えば酸化膜を形成し、フォトリソグラフィ等によるパターニングの後、臭化水素等を用いた反応性イオンエッチングにより、ｎ-ドリフト層1に達する第１トレンチ15を形成し、その内壁を熱酸化してゲート絶縁膜4を形成する。続いて、そのゲート絶縁膜4に密着するようにプラズマＣＶＤ法等により第１トレンチ15内に多結晶シリコンを充填してゲート電極5とする［同図（ｂ）］。
【００２７】
続いて、二本の第１トレンチ15に挟まれた領域の中央に、同様にマスク形成と反応性イオンエッチングにより、ｎ+エミッタ領域3を突き抜け、ｐベース領域2に僅かに達する第２トレンチ16を形成し、絶縁膜7で埋め込む［同図（ｃ）］。絶縁膜7は四エトキシシラン（ＴＥＯＳ）やＨＤＰ、ＨＴＯなどの酸化膜でもよいし、窒化膜でもよい。
【００２８】
続いて、絶縁膜7に図示しないマスクを用いて窓開けし、ｐベース領域2を突き抜けないように掘り下げる［同図（ｄ）］。
次に、第２トレンチ16に第二エミッタ電極（Ｅｂ）6を埋め込む［図１９］。電極材料は金属ＣＶＤによるタングステンや銅が望ましいが、アルミニウムや多結晶シリコンでも良い。
【００２９】
更に、ｎ型基板1の裏面側を研磨して所定の厚さに調整した後、ｐ型不純物のイオン注入および熱処理により、ｐコレクタ層9を形成する。ｎ+エミッタ領域3の表面上にスパッタ蒸着により、アルミニウム合金を堆積し、パターニングして第一エミッタ電極（Ｅa）8とする。このとき一部でゲート電極5と接するゲート金属電極も同時に形成する。ｐコレクタ層9の裏面にはスパッタ蒸着により、チタン、金、ニッケルの三層を堆積し、コレクタ電極10とする。最後に表面に図示しないパッシベーション膜を形成して、図１の絶縁ゲート制御サイリスタが完成する。
【００３０】
図３に、この絶縁ゲート制御サイリスタの典型的なサイズを示す。ｎ-ドリフト層1の厚さｔ1は半導体素子の耐圧値によって決まり、たとえば６００V耐圧品であれば７０ないし１００μmとし、ドーピングレベルは約１０14cm-3とする。ｐベース領域2の厚さｔ2は任意であるが、プロセスの容易さと量産性を加味すれば１〜５μmとし、ドーピングレベルは１０15〜１０18cm-3とするのがよい。ｐベース領域2のドーピングレベルが高すぎる場合は、逆耐圧時の漏れ電流が大きくなる危険がある。ｎ+エミッタ領域3の厚さｔ3は任意であるが、プロセスの容易さと量産性を加味すれば５μm以下とし、ドーピングレベルは１０17cm-3以上とするのがよい。
【００３１】
ゲート絶縁膜4の厚さｔ4は、ゲート絶縁膜として機能する範囲で１０〜１００nmとするのがよい。第１トレンチ15の幅ｔ5aは集積度を上げるため５μm以下とするのがよい。また、深さｔ5bはｐベース領域2とｎ+エミッタ領域3を突き抜けｎ-ドリフト領域1に達すればよく、ｔ2およびｔ3の値によって決まる。第二エミッタ電極（Ｅb）6の厚さｔ6は、ｐベース領域2の厚さｔ2より小さい値とし、第二エミッタ電極（Ｅb）6の上面と下面とがそれぞれ、ｐベース領域2の上面と下面を突き抜けないように決める必要があり、５μm以下とするのがよい。層間絶縁膜7の厚さｔ7は、ｎ+エミッタ領域3の厚さｔ3よりも大きくなければならない。第２トレンチ16の幅ｔ6aは、集積度を上げるため５μm以下とするのがよい。また、第１トレンチ15と第２トレンチ16との間隔ｔは１０μm以下とする。間隔ｔが大きい場合、キャリアの引き抜き効率が低下して遮断可能電流容量が小さくなる。
【００３２】
ｐコレクタ層9の厚さｔ9は任意であるが、ターンオフ損失を減らす観点から1μm以下とし、ドーピングレベルを１０18cm-3以下とするのが望ましい。
次に、このＭＯＳゲートサイリスタの動作特性を説明する。図２は図１に示したＭＯＳゲートサイリスタ11で誘導負荷の電力を制御する場合の最も基本的な回路である。すなわち第一エミッタ電極（Ｅａ）8と第二エミッタ電極（Ｅｂ）6との間にＭＯＳＦＥＴ12が接続される。第一エミッタ電極と第二エミッタ電極との間に接続する、ＭＯＳＦＥＴのようなスイッチング半導体素子をモノリシックに同一半導体基板上に作り込めば、一体化したＭＯＳゲートサイリスタとして便利である。
【００３３】
ＭＯＳゲートサイリスタ11をオフ状態からオン状態にするには、次のようにする。まずＭＯＳＦＥＴ12をオフとし、第一エミッタ電極（Ｅa）8と第二エミッタ電極（Ｅb）6とを絶縁する。次にＭＯＳゲートサイリスタ11のゲートに例えば＋１５Vを印加し、ｐベース領域2とゲート絶縁膜4との界面にＦＥＴチャネルを形成し電流を流す。この動作はＦＥＴ動作である。しかし、ｐベース領域2とｎ+エミッタ領域3との間に発生する電位差により、ただちにＦＥＴ動作からサイリスタ動作に移行する。その結果、オン抵抗は通常のサイリスタと同じであり、バイポーラデバイスとしての限界にほぼ近くなる。
【００３４】
次に、ターンオフ動作について説明する。ターンオフはＭＯＳゲートサイリスタ11のゲート入力をたとえば０Vないし−１５Vとしオフさせると同時に、ＭＯＳＦＥＴ12をゲート入力によってオンさせ、第一エミッタ電極（Ｅa）8と第二エミッタ電極（Ｅb）6とを短絡させる。第一エミッタ電極（Ｅa）8と第二エミッタ電極（Ｅb）6とが短絡することにより、回路はＩＧＢＴと等価となる。このとき、ｐベース領域2に高注入状態で存在する正孔が、第二エミッタ電極（Ｅb）6に引き抜かれる。ｐベース領域2は薄膜構造で体積が小さく、また半導体領域から金属への引き抜きであるため、正孔の引き抜き効率がきわめて高い。
【００３５】
さらに、エミッタ部における正孔電流は正孔電流13に示すように、ｎ+エミッタ領域3とｐベース領域2との境界に沿って流れないので、正孔電流に起因する電圧降下がなく、ｐベース領域2とｎ+エミッタ領域3とが同電位となり、ただちにサイリスタ動作が終了する。また、ゲート入力によりｐベース領域2とゲート絶縁膜4の界面において、ＦＥＴチャネルが切断されるので、従来のＩＧＢＴと同じ原理によりターンオフする。その結果、ターンオフ時間は従来のＩＧＢＴと並び、従来のサイリスタよりも１０倍以上高速であり、ターンオフ損失も従来のＩＧＢＴと同程度となる。
【００３６】
本発明によれば、オン抵抗が従来のＩＧＢＴと比較して低く、サイリスタと並んでバイポーラデバイスの限界に近く、ターンオフ時間とターンオフ損失が従来のＩＧＢＴと並び、従来のサイリスタと比較して1桁以上特性の良い高耐圧半導体素子が得られる。つまり、従来のＩＧＢＴの長所とサイリスタの長所をあわせもつ半導体素子が実現できる。
【００３７】
また、従来のＩＧＢＴは一度ラッチアップするとゲート制御ができなくなり、過電流が流れて素子破壊に至る問題があったのに対し、ＭＯＳゲートサイリスタ11はオン状態で常にラッチアップしており、これをいつでも遮断することができる。遮断可能電流容量は設計パラメータにも依存するが、シミュレーションによれば従来のＩＧＢＴの遮断可能電流容量を５倍以上、１０倍近く上回ることができる。
【００３８】
さらに本実施例の、ＭＯＳゲートサイリスタ11は、負荷短絡時においても保護が容易である。負荷短絡を検知した場合、ただちにＭＯＳＦＥＴ12をオンすると同時に、ゲート入力をオフすればサイリスタ動作状態から遮断できる。遮断可能電流容量が前述のように極めて大きいため、素子が破壊に至る前に保護できる。
また、オン動作時においては、ゲート入力だけでなく、ＭＯＳＦＥＴ12をゲート入力により中間的に制御することにより、サイリスタ動作とＩＧＢＴ動作の中間状態を作り出し、より細かい電流制御が可能となる。
【００３９】
［第２の実施形態］
図４は、第２の実施形態のＭＯＳゲートサイリスタの部分断面図である。図４において、図１の各領域に対応する領域には同じ番号を付した。第１の実施形態の図２に相当する外部回路は本実施形態においても共通である。
高抵抗のｎ-ドリフト層1上に例えば酸化膜の絶縁膜4を介して多結晶シリコンからなるゲート電極5が形成されている。ゲート電極5の側面および上面も絶縁膜4により覆われている。ｎ-ドリフト層1の表面からゲート電極5の側方の連結半導体部19を経てゲート電極5の上まで薄膜半導体層18が形成されており、その薄膜半導体層18の連結半導体部19から遠い端部にｐベース領域2、ｎ+エミッタ領域3が形成されている。8はｎ+エミッタ領域3に接触して設けられた第一エミッタ電極（Ｅa）、6はｐベース領域2の表面に設けられた第二エミッタ電極（Ｅb）である。ｎ-ドリフト層1の裏面側には、ｐコレクタ層9が形成され、その表面にコレクタ電極10が設けられている。この例では、ゲート電極5の上側の絶縁膜がゲート絶縁膜4となる。連結半導体部19は半導体基板の一部であっても良いし、半導体薄膜層であっても良い。
【００４０】
パンチスルー型およびフィールドストップ型のデバイスでは、さらにｎ-ドリフト層1とpコレクタ層9との間にｎ-ドリフト層1より高不純物濃度のｎバッファ層を挟む場合もある。
図４の絶縁ゲート制御サイリスタの製造方法を、図２０（ａ）、（ｂ）および図２１（ａ）〜（ｄ）の工程順の断面図を用いて説明する。
【００４１】
ｎ-ドリフト層1となる高抵抗のｎ型基板上に熱酸化により酸化膜4a、続いて減圧ＣＶＤによりゲート電極5となる多結晶シリコン膜5aを順に形成する［図２０（ａ）］。
続いて、図示しないマスクを使って酸化膜4a、多結晶シリコン膜5aにストライプ状の窓開けをする［同図（ｂ）］。
【００４２】
次に窓開けした開口部にＣＶＤにより酸化膜4bを堆積する［図２１（ａ）］。
酸化膜4bと多結晶シリコン膜5aの表面を研磨し平坦化した後、その表面上にＣＶＤにより酸化膜4cを堆積する［同図（ｂ）］。
続いて、図示しないマスクを使って酸化膜4cおよび4bに窓開けする［同図（ｃ）］。こうして上下および側面を酸化膜で囲まれたゲート電極5 が形成される。
【００４３】
窓開けした開口部から単結晶のエピタキシャル成長層1bをエピタキシャル成長させる［同図（ｄ）］。このとき横方向エピタキシャル成長（Epitaxial  Lateral  Overgrowth；以下ＥＬＯと記す)技術や、分子線の指向性を揃えた分子線エピタキシー法を使ってエピタキシャル成長層1bを横方向に延ばすと良い。
その後エピタキシャル成長層1bの先端部にイオン注入と熱処理によりｐベース領域と、更にその先端部にｎ+エミッタ領域を形成する。
【００４４】
続いて、スパッタ蒸着により、アルミニウム合金を堆積し、パターニングしてｐベース領域2の表面上に第二エミッタ電極（Ｅｂ）6、ｎ+エミッタ領域3の表面上に第一エミッタ電極（Ｅa）8を設ける。このとき一部でゲート電極5と接するゲート金属電極も同時に形成する。更に、ｎ型基板1の裏面側を研磨して所定の厚さに調整した後、ｐ型不純物のイオン注入および熱処理により、ｐコレクタ層9を形成する。ｐコレクタ層9の裏面にはスパッタ蒸着により、チタン、金、ニッケルの三層を堆積し、コレクタ電極10とする。最後に表面に図示しないパッシベーション膜を形成して、図４の絶縁ゲート制御サイリスタが完成する。
【００４５】
本実施形態が第１の実施形態と異なる点は、ｐベース領域2、ｎ+エミッタ領域3が形成されたエミッタ部を基板表面に引き出したことである。このような構造は、ＥＬＯを利用して形成できる。第１の実施形態では、エミッタ部の薄膜化によって厚さｔが１μm以下になった場合、エミッタ部が機械的に弱く、折れ易くなる問題がある。また、第２エミッタ電極6の形成も難しくなる。従って、機械的強度を保つために、エミッタ部の薄膜構造が基板に支持される構造が望ましい。これを実現したのが、本実施形態である。
【００４６】
本実施形態により、エミッタ部の厚さｔは０．１μm以下とすることも可能である。さらに、デザインルールが小さくなれば、それに対応してｐベース領域2、ｎ+エミッタ領域3、第一エミッタ電極（Ｅａ）8および第二エミッタ電極（Ｅｂ）6を微細化し、集積度を上げることができる。その他の効果は第１の実施形態と同じである。
【００４７】
本実施形態における電流−電圧特性（Ic−Vce特性）のシミュレーションをおこなった。図５は、シミュレーションに用いた構造の断面図、図６はその表面近傍の拡大図である。セル形状はストライプ状とし、サイズ１cm角のチップを想定した。
ｎ-ドリフト層の厚さは１００μm、ユニットセル幅は２０μm、ｐベース領域、ｎエミッタ領域の厚さは共に１μm、幅はそれぞれ２μm、１μmである。連結半導体部19の幅は２μmである。ゲート電極の厚さは１μm、ゲート絶縁膜の厚さは５０nmである。
【００４８】
図７は、第一エミッタ電極（Ｅa）8と第二エミッタ電極（Ｅb）6とを短絡した場合のＩc−Ｖce特性図である。横軸はコレクタエミッタ間電圧Ｖce、縦軸はコレクタ電流Ｉcである。チップサイズが１cm2なので、電流密度と考えることもできる。パラメータはゲート電圧Ｖgであり、９V、１０V、１５Vとした。また、ｐコレクタ層9の不純物濃度は５×１０16cm-3とした。
【００４９】
Ｖce＝１０Vのとき、Ｖg＝９V、１０V、１５Vでそれぞれ３５００A、３８００A、４５００A流れる。この動作はＩＧＢＴ動作に近いが、通常のＩＧＢＴがラッチアップする電流密度よりもはるかに高い電流密度でゲート制御が可能であることがわかる。
図８は、第一エミッタ電極（Ｅa）8と第二エミッタ電極（Ｅb）6との間に０．１Ωの抵抗を挟んだ場合のＩc−Ｖge（ターンオフ）特性を示している。横軸はゲート電圧Ｖge、縦軸はコレクタ電流Ｉcである。この抵抗にはオン動作時において数１０Aの電流が流れるため、その電圧降下は０．７V以上となりサイリスタ動作の条件を満たす。従って、両エミッタ電極間が短絡されている場合に比較して、Ｉcが増える傾向が見られる。抵抗を挟んだ場合にＩcが増えることは、サイリスタ動作が起こっていることを示している。
【００５０】
図７および図８でＩcの飽和傾向が見られるが、この飽和電流値はｐコレクタ層9のドーピングレベルによつて変化するものであり、図９に示すようにｐコレクタ層9のドーピングレベルを上げる程、飽和電流も増加する。
遮断可能電流容量は、図１０に示したＩc−Ｖge（ターンオフ）特性からわかるように、チップ面積１cm2当たり８０００Aに達し、従来のＩＧＢＴの遮断可能電流容量（約１２００A/cm2）と比較して、5倍以上の電流密度を遮断できることになる。また、Ｉcに対してゲート制御が可能なことから、負荷短絡時の素子保護も容易になることがわかる。
【００５１】
［第３の実施形態］
第１の実施形態において、エミッタ部のトレンチの表面セル形状は必ずしもストライプ形状である必要はない。ｐベース領域2の体積が十分小さく、第二エミッタ電極（Ｅｂ）6によるキャリアの引き抜き効率が高く維持されれば、他の形状でもよい。
【００５２】
従って、たとえばセル形状として図１１に示す市松状の形状をとってもよい。ただし、第二エミッタ電極（Ｅｂ）6を引き出すためコンタクトホール14が必要となる。
［第４の実施形態］
第１の実施形態において、エミッタ構造が図１２に示すように従来のＩＧＢＴと同じであっても、幅ｔが狭ければ、ｐベース領域2からのキャリア引き抜き効率はある程度維持され、サイリスタ動作から遮断可能である。
【００５３】
図１３は、遮断可能電流容量のエミッタ構造の間隔ｔ依存性を示す特性図である。
従来の構造では１２００A/cm2が限界であったが、ｔを１０μm以下とすると、従来に比べ遮断可能電流容量を増大させることができる。更に、ｔを５μm以下とすることによって、従来の二倍以上の遮断可能電流容量を得ることができる。
【００５４】
第１の実施形態と比較すると、正孔電流31による電圧降下が大きいため、遮断可能電流容量は小さく、またｐ+コンタクト領域23が存在するため、双方向型半導体素子としては使えない。
なお、ｐチャネル型のＩＧＢＴにおいても、上記の伝導型を入れ替えれば同じ議論が適用される。
【００５５】
【本発明の効果】
以上説明したように本発明によれば、ゲート電極の設けられた第一トレンチとは別の第二トレンチを掘り下げ、その第二トレンチ内に第一エミッタ電極と分離された第二エミッタ電極を設けるなどして、第二導電型ベース領域からのキヤリアの排出を促進することにより、オン抵抗が従来のＩＧＢＴより低く、サイリスタ並みで、しかもターンオフ時間とターンオフ損失は従来のＩＧＢＴ並みで、従来のサイリスタと比較して１桁以上特性の良いＭＯＳゲートサイリスタが得られる。つまり、従来のＩＧＢＴの長所とサイリスタの長所をあわせもつ半導体素子が実現できる。
【００５６】
さらに、遮断可能電流容量が従来のＩＧＢＴよりも大きく、また、負荷短絡時の素子保護も従来のＩＧＢＴやサイリスタに比べて容易となる。
また、従来のＩＧＢＴと比較してエミッタ部のｐ+コンタクト領域をなくすことができるので、これに起因する逆耐圧時の漏れ電流を減らし、双方向型半導体素子として利用できる。
【００５７】
従って本発明のＭＯＳゲートサイリスタは、電力変換装置の画期的な効率向上に資するものである。
【図面の簡単な説明】
【図１】  本発明第１の実施形態のＭＯＳゲートサイリスタの部分断面図
【図２】  本発明のＭＯＳゲートサイリスタの使用回路図
【図３】  本発明第１の実施形態のＭＯＳゲートサイリスタの各部寸法の説明図
【図４】  本発明第２の実施形態のＭＯＳゲートサイリスタの部分断面図
【図５】  第２の実施形態のＭＯＳゲートサイリスタの構造図
【図６】  第２の実施形態のＭＯＳゲートサイリスタのエミッタ部の拡大図
【図７】  第２の実施形態のＭＯＳゲートサイリスタのＩc-Ｖce特性図
【図８】  第２の実施形態のＭＯＳゲートサイリスタのＩc-Ｖge特性図
【図９】    Ｉc-Ｖce特性のｐコレクタ層濃度依存性を示す特性図
【図１０】  ｐコレクタ層濃度が高いときのＩc-Ｖge特性図
【図１１】  本発明第３の実施形態のＭＯＳゲートサイリスタの斜視断面図
【図１２】  本発明第４の実施形態のＭＯＳゲートサイリスタの部分断面図
【図１３】  遮断可能電流のエミッタ構造間隔ｔ依存性を示す特性図
【図１４】  従来のＩＧＢＴの部分断面図
【図１５】  従来のＥＳＴの部分断面図
【図１６】  従来のＲＢＴの部分断面図
【図１７】  従来のＭＯＳゲートサイリスタの部分断面図
【図１８】  （ａ）〜（ｄ）は本発明第１の実施形態のＭＯＳゲートサイリスタの製造方法を説明する工程順の部分断面図
【図１９】  図１８（ｄ）に続く本発明第１の実施形態のＭＯＳゲートサイリスタの製造方法を説明する工程順の部分断面図
【図２０】  （ａ）、（ｂ）は本発明第２の実施形態のＭＯＳゲートサイリスタの製造方法を説明する工程順の部分断面図
【図２１】  （ａ）〜（ｄ）は図２０（ｂ）に続く本発明第２の実施形態のＭＯＳゲートサイリスタの製造方法を説明する工程順の部分断面図
【符号の説明】
1…ｎ-ドリフト層
2…ｐベース領域
3…ｎ+エミッタ領域
4…ゲート絶縁膜
4a、4b、4c…酸化膜
5…ゲート電極
5a…多結晶シリコン膜
6…第二エミッタ電極
7…絶縁膜または層間絶縁膜
8…第一エミッタ電極
9…ｐコレクタ層
10…コレクタ電極
11…ＭＯＳゲートサイリスタ
12…ＭＯＳＦＥＴ
13…正孔電流
14…コンタクトホール
15…第一トレンチ
16…第二トレンチ
17…絶縁膜
18…薄膜半導体層
19…連結半導体部
21…ｎ- ドリフト層
22…ｐベース領域
23…ｐ+ コンタクト領域
24…ｎ+ エミッタ領域
25…ゲート絶縁膜
26…ゲート電極
27…n＋半導体領域
28…P＋半導体領域
29…コレクタ電極
30…エミッタ電極
31…正孔電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
0004136361.tif 000018
【図１８】
0004136361.tif 000019
【図１９】
0004136361.tif 000020
【図２０】
0004136361.tif 000021
【図２１】
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