(57)【特許請求の範囲】
【請求項１】
主としてワード線平面に配置されたワード線（ＷＬ１〜ＷＬ５）と、主としてビット線平面に配置されメモリセルフィールド（７）の上方に接続されたビット線（ＢＬ１〜ＢＬ１０）とを有しており、ここで前記ワード線平面は前記ビット線平面とは異なるレベルに位置し、前記ビット線は互いに並んで延在してビット線対をなし、一つおきのビット線対にツイスト領域が存在しており、
該ツイスト領域とは、一つおきのビット線対の第１のビット線のうち、前記ビット線平面と前記ワード線平面とのあいだに存在し前記ワード線平面の金属化部へ通じるコンタクトを介して前記ワード線平面上へ引き上げられ延在して、前記ビット線平面にとどまって延在する第２のビット線をクロスオーバして再び別の金属化部から前記ビット線平面と前記ワード線平面とのあいだに存在する別のコンタクトを介して引き下げられて前記ビット線平面の第１のビット線に接続する部分を含み、さらに、前記ビット線平面上にとどまってずれて延在する第２のビット線の部分すなわちクロスオーバしている第１のビット線の下方の第２のビット線の部分を含む、
半導体メモリ装置において、
ツイスト領域を有さないビット線対の各ビット線（ＢＬ３，ＢＬ４，ＢＬ７，ＢＬ８）に、前記ワード線平面へ接続されてさらなる金属化部で終端するダミーコンタクト（８，９，１０，１１）が設けられており、前記ダミーコンタクトの金属化部は、前記ツイスト領域の金属化部（２；３，４；５，６）の中間スペースにおいて、前記ワード線間で前記ツイスト領域の各金属化部（２；３，４；５，６）とともに列をなし、前記ツイスト領域のワード線平面に延在する第１のビット線の部分によって前記ワード線に生じる不均一な近接効果を回避するように配置されている
ことを特徴とする半導体メモリ装置。
【請求項２】
ビット線（ＢＬ１〜ＢＬ１０）の幅は前記ツイスト領域以外の部分で１５０ｎｍ〜２５０ｎｍである、請求項１記載の装置。
【請求項３】
ビット線（ＢＬ１〜ＢＬ１０）の幅は前記ツイスト領域以外の部分で２００ｎｍである、請求項２記載の装置。
【請求項４】
ビット線（ＢＬ１〜ＢＬ１０）の幅は前記ツイスト領域の部分で２５０ｎｍ〜３５０ｎｍである、請求項１から３までのいずれか１項記載の装置。
【請求項５】
ビット線（ＢＬ１〜ＢＬ１０）の幅は前記ツイスト領域の部分で３３０ｎｍである、請求項４記載の装置。
【請求項６】
ビット線間の間隔は１５０ｎｍ〜１８０ｎｍである、請求項１から５までのいずれか１項記載の装置。
【請求項７】
ビット線（ＢＬ１〜ＢＬ１０）、ワード線（ＷＬ１〜ＷＬ５）およびコンタクト（２〜６、８〜１１）はアルミニウムまたは銅から成る、請求項１から６までのいずれか１項記載の装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、主としてワード線平面に配置されたワード線と、主としてビット線平面に配置されメモリセルフィールドの上方に接続されたビット線とを有しており、ここで前記ワード線平面は前記ビット線平面とは異なるレベルに位置し、前記ビット線は互いに並んで延在してビット線対をなし、一つおきのビット線対にツイスト領域が存在しており、該ツイスト領域とは、一つおきのビット線対の第１のビット線のうち、前記ビット線平面と前記ワード線平面とのあいだに存在し前記ワード線平面の金属化部へ通じるコンタクトを介して前記ワード線平面上へ引き上げられ延在して、前記ビット線平面にとどまって延在する第２のビット線をクロスオーバして再び別の金属化部から前記ビット線平面と前記ワード線平面とのあいだに存在する別のコンタクトを介して引き下げられて前記ビット線平面の第１のビット線に接続する部分を含み、さらに、前記ビット線平面上にとどまってずれて延在する第２のビット線の部分すなわちクロスオーバしている第１のビット線の下方の第２のビット線の部分を含む、半導体メモリ装置に関する。
【０００２】
【従来の技術】
周知のように、メモリセルフィールドの上方のビット線対には、ツイスト領域を有するものとツイスト領域を有さないものとがある。ツイスト領域は、ビット線ツイスト部を介して相互にクロスオーバしている２つのビット線が容量的に対称に結合されて生じうる障害信号が相互に排除される利点を有する。さらに折り返し形（"folded"）ビット線の場合には近接する線路の入力結合も排除される。
【０００３】
２つのビット線のツイスト領域におけるクロスオーバは、一方のビット線が間隔を置いて電気的に絶縁された状態で他方のビット線の上方に接続されることを前提としている。これは例えば次のように行われる。すなわち一方のビット線が他方のビット線に対するツイスト領域でコンタクトによりワード線平面へ持ち上げられており、そのためにこのツイスト領域では前者のビット線がワード線平面に延在し、後者のビット線がビット線平面にとどまっている。
【０００４】
隣接するビット線は相互にできる限り影響がないようにしなければならない。すなわちこのような隣接するビット線間の電気的な結合をできる限り低減しなければならない。これは基本的には、ビット線を相互に大きな間隔を置いてツイストおよびクロスオーバなしに接続することによって行われる。ただしこの種の比較的大きな間隔は不可避的にメモリセルフィールドに対する必要面積を著しく上昇させてしまう。
【０００５】
大きな間隔を回避するために上述のツイスト領域が導入される。すなわちビット線を密に近接して延在させ、その際に不可避的に容量結合に起因して生じる障害を相互にツイスト領域によって排除する。有利にはその際に、対になったビット線の一方にビット線ツイスト部がなく、他方にビット線ツイスト部を設けた半導体メモリ装置が使用される。すなわち２本のビット線にツイスト領域が設けられ、別の２本のビット線にはツイスト領域は設けられない。このようなビット線の構成により、１つ置きのビット線対にツイスト領域があるために容量結合の作用が低減される点と、１つ置きのビット線対にクロスオーバが必須となるために必要面積を低減したうえで回路構造が簡単になる点との最適化が達成されることが判っている。
【０００６】
このように構成された半導体メモリ装置の欠点は、ワード線平面において個々のワード線が種々の位置で異なる近接効果に遭遇することである。なぜならツイスト領域を有するビット線対の領域でしかビット線をコンタクトによってワード線平面内へ接続できないからである。この場合望ましくないことに、ワード線の種々の不均一な影響がビット線のツイスト領域で発生する。
【０００７】
【発明が解決しようとする課題】
したがって本発明の課題は、冒頭に言及した形式の半導体メモリ装置を改善し、最小の必要面積で最大の電気的対称性およびジオメトリ的対称性を達成し、これにより縁部の素子（特にワード線）の不均一性の影響をビット線のツイスト領域で回避することである。
【０００８】
【課題を解決するための手段】
この課題は、ツイスト領域を有さないビット線対の各ビット線に、前記ワード線平面へ接続されてさらなる金属化部で終端するダミーコンタクトが設けられており、前記ダミーコンタクトの金属化部は、前記ツイスト領域の金属化部の中間スペースにおいて、前記ワード線間で前記ツイスト領域の各金属化部とともに列をなし、前記ツイスト領域のワード線平面に延在する第１のビット線の部分によって前記ワード線に生じる不均一な近接効果を回避するように配置されている構成により解決される。
【０００９】
【発明の実施の形態】
ここで前述の別の平面は有利にはワード線平面である。ビット線はビット線ツイスト部以外の部分では約１５０ｎｍ〜２５０ｎｍ、有利には２００ｎｍ〜２２５ｎｍの幅を有しており、ビット線ツイスト部では約２５０ｎｍ〜３００ｎｍ、有利には３３０ｎｍの幅を有している。ビット線またはビット線のコンタクトとビット線との間隔は約１５０ｎｍ〜２００ｎｍである。
【００１０】
ダミーコンタクトにより縁部素子は、ツイスト領域でビット線のコンタクトに接する別の平面において同じ電気的"条件"を有しており、これにより種々の近接効果が回避される。
【００１１】
このビット線は面積効率が高い場合にきわめて均一であり、かつ電気的およびジオメトリ的に一貫して対称に接続することができる。これによりツイスト領域の縁部素子による問題が生じない。
【００１２】
ビット線の下方に存在するメモリセルフィールドはクロスオーバまたはツイストの領域で完全に均一であり、この場合にも付加的な縁部領域は生じず、特別な縁部素子は必要ない。ビット線を相互に密に接続することによりさらに必要面積は所望に応じて小さく維持される。
【００１３】
【実施例】
以下に本発明を図に即して詳細に説明する。
【００１４】
図１にはビット線対ＢＬ１，ＢＬ２；ＢＬ３，ＢＬ４；ＢＬ５，ＢＬ６；ＢＬ７，ＢＬ８；ＢＬ９，ＢＬ１０が示されており、これらのビット線対のうちビット線対ＢＬ１，ＢＬ２；ＢＬ５，ＢＬ６；ＢＬ９，ＢＬ１０はツイスト領域を有するビット線対であり、ビット線対ＢＬ３，ＢＬ４；ＢＬ７，ＢＬ８はツイスト領域を有さないビット線対である。換言すれば、それぞれより高いレベルに位置する図示のビット線平面とは異なる平面で、ビット線ＢＬ２はビット線ＢＬ１にクロスオーバし、ビット線ＢＬ５はビット線ＢＬ６にクロスオーバし、ビット線ＢＬ９はビット線ＢＬ１０にクロスオーバしている。ビット線ＢＬ１，ＢＬ６，ＢＬ１０はツイスト領域ないしクロスオーバ領域１でずれて接続されており、これに対してビット線ＢＬ２（図１にはこのビット線の上方の１／２の部分は示されていない）はコンタクト２により上方に位置する平面へ持ち上げられており、ビット線ＢＬ５はコンタクト３，４により持ち上げられており、ビット線ＢＬ９はコンタクト４，５により持ち上げられている。このためより高いレベルの平面のツイスト領域１でビット線ＢＬ２，ＢＬ６，ＢＬ１０はクロスオーバされている。
【００１５】
より高いレベルの平面が拡大されて図２に示されており、ここではワード線ＷＬ１〜ＷＬ５を有するワード線平面が示されている。ワード線ＷＬ１〜ＷＬ５とビット線ＢＬ〜ＢＬ１０の交点の下方のメモリセルフィールド７に例えばトランジスタとキャパシタとから成るメモリセルフィールドが配置されているが、このことは詳細には図示されていない。
【００１６】
図２にはビット線ＢＬ２，ＢＬ５，ＢＬ９がワード線平面に延在している様子が示されている。ビット線ＢＬ５は例えば、ツイスト領域１において、コンタクト３により高いレベルにあるワード線平面へ持ち上げられ、間隔を置いて斜めにビット線ＢＬ６の上方に延在し、コンタクト４を介して再び図１のビット線平面へ戻っている。同じことが例えばコンタクト５，６を有するビット線ＢＬ２，ＢＬ９にも相当する。
【００１７】
ワード線ＷＬ２はこのように不均一な"近接性"を有する。すなわちこのワード線は図２の上方のビット線ＢＬ２のコンタクト、ビット線ＢＬ５のコンタクト３、およびビット線ＢＬ９のコンタクト５に接している。これに対してこれらのコンタクトの中間スペースには金属化部のないスペースが存在する。同じことがコンタクト２，４，６の間にコンタクトのないゾーンを有するワード線ＷＬ３にも相当する。
【００１８】
ワード線ＷＬ２，ＷＬ３の近接領域における不均一性は不都合なことに半導体メモリ装置の電気特性に影響を与える。同様にこの不均一な構成は製造に対しても金属化部が不連続性を有するので不利である。
【００１９】
このような不連続性ないし不均一性に起因する近接効果を回避するために、本発明によれば、ビット線ツイスト部を有さない直線形のビット線ＢＬ３，ＢＬ４，ＢＬ７，ＢＬ８にもダミーコンタクト８〜１１が設けられている。これらのダミーコンタクトは、図１のビット線平面から図２の"上方へ"向かってワード線平面へ接続され、そこで終端しているコンタクトである。このようにすればワード線ＷＬ２，ＷＬ３が連続的で均一な近接性を示すことが保証され、上述の不連続性が回避される。
【００２０】
本発明によれば、ビット線の密度が高くて必要面積が最小である場合にも、最大の電気的対称性およびジオメトリ的対称性が得られ、ビット線の下方に存在するメモリセルフィールドがツイスト領域１において完全に規則性を有する。このため付加的な縁部領域が発生せず、特別な縁部素子を導入する必要もない。
【００２１】
ワード線ＷＬ２、ＷＬ３の代わりに他の構造体を設けることもできる点に留意されたい。この場合にもこの構造体はコンタクト２，９，４，１１；８，３，１０，５の均一性により最適に作用し、これにより最大可能な対称性がもたらされる。
【００２２】
ワード線、ビット線、およびコンタクトに対して例えばアルミニウムまたは銅を材料として使用することができる。ただしもちろん他の材料を使用することもできる。
【００２３】
ビット線ＢＬ１〜ＢＬ１０はビット線ツイスト部以外では約１５０ｎｍ〜２５０ｎｍ、有利には約２００ｎｍ〜２２５ｎｍの幅を有しており、ビット線ツイスト部では約２５０ｎｍ〜３５０ｎｍ、特に約３３０ｎｍの幅を有している。コンタクト自体は約４００ｎｍの直径を有しており、ビット線間の間隔は１５０ｎｍ〜２００ｎｍの値である。
【図面の簡単な説明】
【図１】  ビット線平面のツイスト領域を有するビット線対およびツイスト領域を有さないビット線対の平面図である。
【図２】  ワード線平面のビット線ツイスト部を拡大した平面図である。
【符号の説明】
ＢＬ１〜ＢＬ１０  ビット線
１  ツイスト領域
２〜６  コンタクト
７  メモリセルフィールド
８〜１１  ダミーコンタクト
ＷＬ１〜ＷＬ５  ワード線
【図１】
0004144832.tif 000002
【図２】
0004144832.tif 000003