(57)【特許請求の範囲】
【請求項１】
第１の導電型に形成された第１の半導体層（基板）と、
この第１の半導体層の上に設けられ第２の導電型に形成された第２の半導体層（バッファ層）と、
この第２の半導体層の上にこれよりも低い不純物濃度で前記第２の導電型に形成された第３の半導体層（中間層）と、
この第３の半導体層の上にこれよりも低い不純物濃度で前記第２の導電型に形成された第４の半導体層（ベース層）と、
この第４の半導体層の表面に設けられ前記第１の導電型に形成された第５の半導体層（ウェル層）と、
この第５の半導体層の表面に設けられ前記第２の導電型に形成された第６の半導体層（エミッタ層）と、
前記第５の半導体層の前記第４の半導体層と前記第６の半導体層との間の表面領域にチャンネルを形成するために設けられた絶縁ゲート構造とを有し、
前記第３の半導体層は、ブレークダウン時に前記第４の半導体層側から広がる空乏層が前記第２の半導体層に到達しないように、その不純物濃度が前記第４の半導体層の不純物濃度の２倍以上で且つ５倍以下の範囲で形成されていることを特徴とする絶縁ゲート型バイポーラトランジスタ。
【請求項２】
第１の導電型に形成された第１の半導体層（基板）と、
この第１の半導体層の上に設けられ第２の導電型に形成された第２の半導体層（バッファ層）と、
この第２の半導体層の上にこれよりも低い不純物濃度で前記第２の導電型に形成された第３の半導体層（中間層）と、
この第３の半導体層の上にこれよりも低い不純物濃度で前記第２の導電型に形成された第４の半導体層（ベース層）と、
この第４の半導体層の表面に設けられ前記第１の導電型に形成された第５の半導体層（ウェル層）と、
この第５の半導体層の表面に設けられ前記第２の導電型に形成された第６の半導体層（エミッタ層）と、
前記第５の半導体層の前記第４の半導体層と前記第６の半導体層との間の表面領域にチャンネルを形成するために設けられた絶縁ゲート構造とを有し、
前記第３の半導体層がブレークダウン時に前記第４の半導体層側から広がる空乏層が前記第２の半導体層に到達しないようにするため、前記第３の半導体層と前記第４の半導体層との遷移領域では、その不純物濃度の濃度勾配が１×１０１４ｃｍ−３／μｍ（＝１×１０１８ｃｍ−４）以下に設定されていることを特徴とする絶縁ゲート型バイポーラトランジスタ。
【請求項３】
第１の導電型に形成された第１の半導体層（基板）と、
この第１の半導体層の上に設けられ第２の導電型に形成された第２の半導体層（バッファ層）と、
この第２の半導体層の上にこれよりも低い不純物濃度で前記第２の導電型に形成された第３の半導体層（中間層）と、
この第３の半導体層の上にこれよりも低い不純物濃度で前記第２の導電型に形成された第４の半導体層（ベース層）と、
この第４の半導体層の表面に設けられ前記第１の導電型に形成された第５の半導体層（ウェル層）と、
この第５の半導体層の表面に設けられ前記第２の導電型に形成された第６の半導体層（エミッタ層）と、
前記第５の半導体層の前記第４の半導体層と前記第６の半導体層との間の表面領域にチャンネルを形成するために設けられた絶縁ゲート構造とを有し、
前記第３の半導体層は、ブレークダウン時に前記第４の半導体層側から広がる空乏層が前記第２の半導体層に到達しないように、前記第３の半導体層の不純物濃度をＣ３とし、厚さ寸法をｘ３とすると共に、前記第４の半導体層の不純物濃度をＣ４とし、厚さ寸法をｘ４とし、前記第３および第４の半導体層であるシリコンの臨界電界強度Ｅcritの値に対して次式（１）の関係を満たすように各値が設定されていることを特徴とする絶縁ゲート型バイポーラトランジスタ。
ｑＣ４ｘ４／εＳ  ≦  Ｅcrit  ≦  ｑ（Ｃ３ｘ３＋Ｃ４ｘ４）／εＳ        …（１）
（式（１）中、εＳはシリコンの比誘電率、ｑは素電荷を示す）
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基板のコレクタ層とベース層との間にバッファ層を設ける構成の絶縁ゲート型バイポーラトランジスタに関する。
【０００２】
【発明が解決しようとする課題】
モータ等の駆動回路でスイッチングのインバータ回路用として用いられるパワーデバイスにおいては、ターンオフ時にインダクタンス成分により高い電圧が印加されることがあり、これによりパワーデバイスが破壊するという問題がある。パワーデバイスとして絶縁ゲート形バイポーラトランジスタ（以下、ＩＧＢＴ  （Insulated Gate Bipolar Transistor ）と称する）を用いる場合には、ブレークダウン時のサステイン特性が負特性を示すことから、ブレークダウン時に電流の局所集中が起こり、破壊するのを助長するようになる。このように、ＩＧＢＴのターンオフ時に発生する高電圧が素子破壊を引き起こすことがあるので、これを防止できるようにした構成を得ることが従来より課題となっていた。
【０００３】
従来技術として、例えば、特開平６−２６８２２６号公報に示されるものがある。これは、図１１に示すように、ｐ型半導体基板１上にｎ型バッファ層２、ｎ型中間層３、ｎ型ベース層４を順次積層形成し、そのｎ型ベース層４内にｐ型ウェル層５、高濃度ｎ型エミッタ６層を順次形成し、さらに、ゲート用の絶縁膜７を形成すると共に各電極を形成している。ｎ型中間層３は、上下に位置するｎ型バッファ層２およびｎ型ベース層４の不純物濃度の中間的な不純物濃度で形成されている。エミッタ表面からの深さ方向の不純物濃度分布は図１２（ｂ）のようになっている。
【０００４】
これにより、Ｌ負荷のターンオフ時に、ｎ型ベース層４中に広がる空乏層がｎ型中間層層３に到達すると、空乏層の延びが抑えられるようになる。ｎ型中間層３の不純物濃度がｎ型バッファ層２の不純物濃度よりも低いため、急激な電流減少が抑制されるようになり、これによってサージ電圧を小さくすることができる。この従来技術におけるブレークダウンの開始時点での図１１中におけるＡ−Ａ線部分の電界強度分布は図１２（ａ）のようになる。
【０００５】
しかしながら、上述のようにしてｎ型中間層３を設ける構成では、Ｌ負荷でのターンオフ時に空乏層がｎ型ベース層４からｎ型中間層３を経てｎ型バッファ層２まで達することがある。そして、このようにｎ型中間層３を形成してもブレークダウン時には、空乏層境界はｎ型バッファ層２に達しているため、サステイン特性の負特性は大きくなり、このためブレークダウン耐量が小さくなってしまうという不具合があった。
【０００６】
本発明は、上記事情に鑑みてなされたもので、その目的は、Ｌ負荷のターンオフ時に生ずるインダクタンス成分に起因したサージ電圧の発生を抑制し、ブレークダウン時のサステイン電圧の負特性の改善も図ることができるようにした絶縁ゲート型バイポーラトランジスタを提供することにある。
【０００７】
【課題を解決するための手段】
請求項１の発明によれば、バッファ層である第２の半導体層を設ける構成の絶縁ゲート型バイポーラトランジスタにおいて、第３半導体層（中間層）として、ブレークダウン時に第４の半導体層（ベース層）側から広がる空乏層が第２の半導体層（バッファ層）に到達しないように、その不純物濃度および厚さ寸法を設定しているので、ブレークダウン時に空乏層境界は、第３半導体層（中間層）まで達するが、第２半導体層（バッファ層）には達することがない。
【０００８】
ブレークダウン時に空乏層境界が第２半導体層（バッファ層）に到達すると、ブレークダウン電流が小さい場合は、第２半導体層（バッファ層）の高不純物濃度領域が空乏化され、大きな空間電荷が形成されて、高い耐圧が得られるようになる。しかし、ブレークダウン電流が大きくなると、空乏化により形成された空間電荷が、第１の半導体層（基板）から注入されたキャリアにより打ち消されてなくなり、この結果耐圧が低下することになり、大きなサステイン特性の負特性が生ずる。
【０００９】
ブレークダウン時に空乏層が第３半導体層（中間層）にとどまるように、第３半導体層（中間層）と第４半導体層（ベース層）の不純物濃度と厚さ寸法とを設定すると、空乏化により形成される空間電荷密度が低く抑えられるようになるので、ブレークダウン電流が増加したときに、第１の半導体層（基板）から注入されるキャリアにより打ち消される空間電荷が少なくなり、サステイン特性が改善されるようになる。
【００１０】
そして、第３の半導体層（中間層）を、その不純物濃度が第４の半導体層（ベース層）の不純物濃度の２倍以上で且つ５倍以下の範囲で形成するようにしたので、電圧の時間変化分が抑えられるようになり、ノイズの発生を抑制することができる。
【００１２】
請求項２の発明では、上述の場合に、第３の半導体層（中間層）と第４の半導体層（ベース層）との遷移領域で、その不純物濃度の濃度勾配を１×１０１４ｃｍ−３／μｍ（＝１×１０１８ｃｍ−４）以下に設定しているので、ｄＶ／ｄｔの変化を緩やかにすることができ、これによって発生ノイズを低減することができるようになる。
【００１３】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図９を参照しながら説明する。
図１はＩＧＢＴ１０の構成を模式的な断面で示すもので、第１の半導体層である例えばシリコンの高濃度ｐ型（ｐ＋）半導体基板１１（コレクタ層となる）上に、第２の半導体層である高濃度ｎ型（ｎ＋）バッファ層１２、第３の半導体層であるｎ型中間層１３、第４の半導体層である低濃度ｎ型（ｎ−）ベース層１４を順次積層形成した構成である。低濃度ｎ型ベース層１４内には、第５の半導体層であるｐ型ウェル層１５、第６の半導体層である高濃度ｎ型（ｎ＋）エミッタ層１６が順次形成されている。この場合、ｎ型中間層１３は、後述するように上下に位置する高濃度ｎ型バッファ層１２および低濃度ｎ型ベース層１４の不純物濃度の中間的な不純物濃度で形成されている。
【００１４】
ｐ型ウェル層１５のチャンネルを形成する領域の表面部分には所定膜厚のゲート用の絶縁膜１７が形成され、この上面部にゲート電極１８が形成されている。このゲート電極１８は図示しない引出電極により外部に電気的に接続可能に導出されており、ゲート端子Ｇとされている。高濃度ｎ型エミッタ層１６の表面部分にはｐ型ウェル層１５を短絡するようにしてエミッタ電極１９が形成されており、裏面側の高濃度ｐ型半導体基板１１の表面にはコレクタ電極２０が形成されている。
【００１５】
上述の構成において、各半導体層の不純物濃度および厚さ寸法は後述するような根拠に基づいて設定されており、その結果、この実施形態においては、図２に示すように深さ方向に対する不純物濃度の分布状態を、次のような条件を満たすように設定されている。すなわち、第３の半導体層であるｎ型中間層１３の不純物濃度をＣ３とし、厚さ寸法をｘ３とすると共に、第４の半導体層である低濃度ｎ型ベース層１４の不純物濃度をＣ４とし、厚さ寸法をｘ４とすると、シリコン（Ｓｉ）の臨界電界強度Ｅcritの値に対して、次の式（１）に示す関係を満たすように各値が設定されている。
【００１６】
ｑＣ４ｘ４／εＳ  ≦  Ｅcrit  ≦  ｑ（Ｃ３ｘ３＋Ｃ４ｘ４）／εＳ…（１）
なお、上式（１）中の、εＳはシリコンの比誘電率であり、ｑは素電荷を示している。
【００１７】
また、上述の式（１）を満たすように設定する場合の一例として、不純物濃度および厚さ寸法を次のように設定することができる。
0004164962.tif 000002
上記構成としたことにより、Ｌ負荷でのスイッチング動作でターンオフ時に、ｄＶ／ｄｔの増大を抑制することができ、これによってブレークダウンの耐量の向上を図ることができるようになる。
【００１８】
図３は、Ｌ負荷でスイッチング動作させた場合におけるターンオフ時の電圧サージ波形をシミュレーションした結果を、本実施形態の構成のもの（実線で示す）と従来構成のもの（破線で示す）とを示したものである。この結果から、本実施形態の構成のものによると、従来構成のものと比較して、コレクタ電圧Ｖｃの増大を抑制すると共に、ｄＶ／ｄｔの増大も抑制することができることがわかる。
【００１９】
また、図４には、サステイン特性のシミュレーション結果について、本実施形態の構成のものと従来構成のものとを示している。この結果、サステイン電圧も抑制することができるようになり、その耐量を改善することができるようになることがわかる。
なお、上述の場合に、中間層１３の不純物濃度を、ベース層１４の不純物濃度の２倍以上で且つ５倍以下の範囲に形成することで上記した条件を満たすことができるようになる。
【００２０】
次に、発明者らは、上述のようにして各半導体層を構成するに至った根拠について、その経緯と共に説明する。
パンチスルー型のＩＧＢＴにおいては、オン電圧を減少させるために低濃度ｎ型ベース層となるエピタキシャル層を薄く形成し、これによる耐圧の低下を高濃度ｎ型バッファ層を導入することで防止する構成としている。しかし、このようなＩＧＢＴの構成では、Ｌ負荷スイッチング動作時に高いサージ電圧が発生し、この電圧が素子耐圧を上回る場合には、最悪のケースでは素子破壊に至ることがある。
【００２１】
このような不具合を解決すべく、発明者らは、Ｌ負荷スイッチング時の電圧サージ発生機構をデバイスシミュレーションにより解析してみた。この結果、サージ電圧の発生は、空乏層位置と不純物濃度および空乏化されていない領域でのキャリアのライフタイムとの相関関係により発生することを見出だした。そこで、このようなシミュレーション結果から、Ｌ負荷スイッチング時にサージ電圧の発生の少ないＩＧＢＴを得る構成を次のようにして改善する方法を考えた。
【００２２】
図５には、サージ電圧の発生時におけるコレクタ電圧Ｖｃおよびコレクタ電流Ｉｃを時間の経過と共に変化する状態を示している。また、図６には、深さに対する不純物濃度とキャリアである電子の濃度および電子のライフタイムを示している。これらの結果から、サージ電圧発生時に、空乏層の境界部分がバッファ層にかかり始めていることがわかる。そして、このような状態での空間電荷の分布を見ると、図７に示すようになっている。すなわち、空間電荷が急増することによって、電界強度が図８に示すようにして増大し、これによってサージ電圧が発生するようになるのである。
【００２３】
そこで、このような場合においても、ＩＧＢＴに最大電圧が印加された時に、空乏層が高濃度ｎ型バッファ層に到達しないように構成することが考えられる。これを実現するために考えられる方法としては、次の４つのものがある。
【００２４】
（１）低濃度ｎ型ベース層となるｎ型エピタキシャル層を厚く形成する
（２）低濃度ｎ型ベース層の不純物濃度を高くする
（３）低濃度ｎ型ベース層の不純物濃度に変化を持たせて空乏層が高濃度ｎ型バッファ層に到達しないように不純物分布を形成する
（４）最高電圧が印加された時に空乏化されていない領域のライフタイムを長くなるようにして、空乏層の広がる速度を低下させて高濃度ｎ型バッファ層内に入ったときに空間電荷の生成速度を低下させる（局所ライフタイムの場合には、できるだけ深い位置にピークを作るようにする）
そこで、本実施形態においては、上記した（３）の方法である低濃度ｎ型ベース層１４の不純物濃度に変化を持たせることで対応している。実際には、低濃度ｎ型ベース層１４と高濃度ｎ型バッファ層１２との間に中間的な不純物濃度のｎ型中間層１３を形成することにより上述の条件を満たすようにしている。
【００２５】
このような本実施形態によれば、ｎ型中間層１３として、式（１）を満たすように不純物濃度および厚さ寸法を設定した構成とすることにより、Ｌ負荷スイッチング動作における、ターンオフ時にサージ電圧の低減を図ることができると共に、サステイン特性の改善を図ることができるようになる。
【００２６】
（第２の実施形態）
図９および図１０は本発明の第２の実施形態を示すもので、第１の実施形態と異なるところは、ｎ型中間層１３の不純物濃度分布を、図９に示すように傾斜を持たせるように構成したところである。すなわち、第３の半導体層であるｎ型中間層１３と第４の半導体層である低濃度ｎ型ベース層１４との不純物濃度が連続的に変化するようにしており、その濃度勾配を１×１０14ｃｍ-3（１×１０18ｃｍ-4）以下としている。
【００２７】
このように構成することにより、ｄＶ／ｄｔを抑制することができるようになる。図１０は、シミュレーションにより求めたｄＶ／ｄｔの特性を示すもので、これによって、従来構成のものと比べて、最大のｄＶ／ｄｔを２０％以上低下させることができるようになった。
【００２８】
本発明は上記した実施例にのみ限定されるものではなく、次のように変形または拡張できる。
上記各実施形態においては、ｎチャンネル型のＩＧＢＴについて説明したが、ｐチャンネル型のＩＧＢＴにも適用できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す模式的な縦断側面図
【図２】深さに対する電界強度および不純物濃度の分布図
【図３】Ｌ負荷スイッチング動作でのターンオフ時の電圧サージ波形のシミュレーション結果
【図４】サステイン特性のシミュレーション結果
【図５】サージ電圧の発生時のコレクタ電圧およびコレクタ電流のシミュレーション結果
【図６】深さに対するサージ電圧発生時の電子濃度分布のシミュレーション結果
【図７】深さに対するサージ電圧発生時の空間電荷分布のシミュレーション結果
【図８】深さに対するサージ電圧発生時の電界強度のシミュレーション結果
【図９】本発明の第２の実施形態を示す図２相当図
【図１０】図３相当図
【図１１】従来例を示す図１相当図
【図１２】図２相当図
【符号の説明】
１０はＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、１１は半導体基板（第１の半導体層）、１２はバッファ層（第２の半導体層）、１３は中間層（第３の半導体層）、１４はベース層（第４の半導体層）、１５はウェル層（第５の半導体層）、１６はエミッタ層（第６の半導体層）、１７は絶縁膜、１８はゲート電極、１９はエミッタ電極、２０はコレクタ電極である。
【図１】
0004164962.tif 000003
【図２】
0004164962.tif 000004
【図３】
0004164962.tif 000005
【図４】
0004164962.tif 000006
【図５】
0004164962.tif 000007
【図６】
0004164962.tif 000008
【図７】
0004164962.tif 000009
【図８】
0004164962.tif 000010
【図９】
0004164962.tif 000011
【図１０】
0004164962.tif 000012
【図１１】
0004164962.tif 000013
【図１２】
0004164962.tif 000014