(57)【特許請求の範囲】
【請求項１】
少なくとも一方が透明な一対の基板と、この基板に挟持された液晶層を有する液晶表示装置であって、
前記一対の基板の一方の基板には複数の走査配線と、それらにマトリクス状に交差する複数の信号配線と、これらの配線の交点に対応して配置された複数の半導体素子が形成され、
前記複数の半導体素子のそれぞれは、
真性半導体領域と、前記真性半導体領域を挟むように形成された高抵抗領域と低抵抗領域とからなる一対の薄膜トランジスタ（ｎ型ＴＦＴ，ｐ型ＴＦＴ）の半導体領域と、を備えた半導体層と、
前記真性半導体領域上に絶縁膜を介して形成された第１のゲート電極及び第２のゲート電極と、
前記一対の薄膜トランジスタの半導体領域の低抵抗領域のそれぞれに接続されたドレイン電極及びソース電極とを有し、
前記複数の走査配線のそれぞれは、前記複数の半導体素子の対応する半導体素子の前記第１のゲート電極及び第２のゲート電極を構成し、
前記第２のゲート電極は、前記第１のゲート電極の側面に接続され、
前記第２のゲート電極の一部は前記一対の薄膜トランジスタ（ｎ型ＴＦＴ，ｐ型ＴＦＴ）の半導体領域の高抵抗領域の一部と前記絶縁膜を介して重なっており、
前記真性半導体領域と前記高抵抗領域との境界と前記第１のゲート電極の端部の位置がほぼ一致し、
前記高抵抗領域と前記低抵抗領域との境界と前記第２のゲート電極の端部の位置がほぼ一致する液晶表示装置。
【請求項２】
請求項１において、前記第２のゲート電極は前記第１のゲート電極を被覆するように形成されている液晶表示装置。
【請求項３】
請求項１において、前記一対の薄膜トランジスタ（ｎ型ＴＦＴ，ｐ型ＴＦＴ）の半導体領域の低抵抗領域は前記第２のゲート電極に対して自己整合的に形成されている液晶表示装置。
【発明の詳細な説明】
技術分野
本発明は、半導体素子および液晶表示装置に係り、特に、高い信頼性を有する薄膜半導体素子を用いた高画質のアクティブマトリックス方式の液晶表示装置に関する。
背景技術
ＯＡ機器等の画像情報，文字情報の表示装置として、薄膜トランジスタ（以下ＴＦＴと記す）を用いたアクティブマトリックス方式の液晶表示装置が知られている。従来この種の液晶表示装置においては低コスト化と並んで高精細化，高画質化が重要な課題である。これらの課題を解決するためにはキーデバイスであるＴＦＴの性能向上が欠かせない。高性能なＴＦＴを安価なガラス基板上に形成するに際して、例えば、アイイーイーイー，トランザクション  オン  エレクトロン  デバイシス，（ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ）１９８９年，第３６巻，３５１頁から３５９頁に記載されているように、ＴＦＴアクティブマトリックスを駆動する周辺駆動回路をもＴＦＴで構成し、同一基板上に集積してコストを低減することが試みられている。より高機能の周辺駆動回路をガラス基板上に集積できれば外部に実装する回路構成や実装工程を簡単化できるので実装コストの大幅な削減が期待できる。高機能の回路を構成するためには、より高性能なＴＦＴが必要とされる。特に、現在周辺駆動回路集積型の液晶表示装置用のＴＦＴとして多結晶シリコン（以下ｐｏｌｙ−Ｓｉと記す）膜上に形成したｐｏｌｙ−Ｓｉ  ＴＦＴが、期待されている。安価なガラス基板上に周辺駆動回路集積型液晶表示装置を形成するためには、ＴＦＴを形成するプロセス温度を少なくとも３５０℃以下に低温化する必要がある。このような低温プロセスでは例えばＴＦＴのゲート絶縁膜の膜質が高温で形成される熱酸化膜ほどには良くできないので、ホットキャリア注入に起因する素子の劣化が問題となる。特に、最近レーザ再結晶化法を用いた高品質のｐｏｌｙ−Ｓｉ膜形成技術の導入とともにＴＦＴ内のキャリア移動度が向上していることから、ホットキャリアによる素子劣化問題の解決は重要な課題となっている。いうまでもなくＴＦＴの特性劣化は駆動回路特性の低下や画素のスイッチング素子の特性低下を通して画像のちらつきやコントラスト比低下等の表示画像劣化に直接結びつく問題である。
ホットキャリアによる素子劣化は、トランジスタのドレイン接合近傍の高電界によって引き起こされることが知られており、シリコンＬＳＩで用いられるようなサブミクロンのトランジスタにおいては、ドレイン接合電界を緩和して劣化を防止するための様々な構造が提案されている。例えば、アイイーイーイー，トランザクション  オン  エレクトロン  デバイシス，（ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ）１９８３年，第３０巻，６５２頁から６５７頁にはＡｓとＰを二重拡散した二重ドレイン（ＤＤＤ）構造が示されている。また、アイイーイーイー，トランザクション  オン  エレクトロン  デバイシス，（ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ）１９８０年，第２７巻，１３５９頁から１３６７頁には、チャネルとドレイン拡散層の間に低濃度不純物拡散層を挿入したライトリードープトドレイン（ＬＤＤ）構造が提案され、現在ＬＳＩデバイスで広く適用されている。さらに、ＬＤＤ構造特有の劣化現象を低減するために、アイイーイーイー，トランザクション  オン  エレクトロン  デバイシス，（ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ）１９８８年，第３５巻，２０８８頁から２０９３頁には、ＬＤＤ構造の低濃度不純物拡散層とゲート電極の一部を絶縁膜を介して重ねることを特徴とするゲートオーバーラップトドレイン（ＧＯＬＤ）構造が提案されている。
一方、液晶表示装置の高精細化，大画面化に伴い、有限な配線抵抗と配線容量によって生じる信号遅延が大きな問題となっている。この問題に対する対策としてはＡｌやＣｕ等の低抵抗材料を用いた種々の配線構造が提案されている。一例として、特開昭６４−３５４２１号には陽極酸化性の高い金属と、電気伝導性の高い金属を積層した配線構造が示されている。
上記のＧＯＬＤ構造は、ドレイン接合電界のピーク値を効果的に低減し、トランジスタの信頼性向上に極めて効果的である。従って、液晶表示装置に用いられるｐｏｌｙ−Ｓｉ  ＴＦＴの高信頼化にも有効な手法と考えられる。しかし、一方、ＧＯＬＤ構造は素子構造が複雑なために製造工程が煩雑になるという問題がある。このことは、コスト低減が重要な課題である液晶表示装置においては重大な問題であり、Ｓｉ  ＬＳＩを適用対象として提案された方法をそのまま用いることは困難である。
本発明はこのような問題を解決し、最小限の工程増で形成可能な高信頼のＴＦＴ構造を提供することにある。また、本発明の他の目的は、高信頼のＴＦＴを形成すると同時に大面積，高精細液晶表示装置に適した低抵抗配線構造を実現することにある。
発明の開示
本発明の液晶表示装置によれば、一対の基板の一方の基板には複数の走査配線と、それらにマトリクス状に交差する複数の信号配線と、これらの配線の交点に対応して配置された複数の半導体素子が形成される。
複数の半導体素子のそれぞれは、真性半導体領域とこの真性半導体領域を挟むように形成され高抵抗領域と低抵抗領域とからなる一対の所定導電型の半導体領域とを備えた半導体層と、真性半導体領域上に絶縁膜を介して形成された電極と、前記一対の所定導電型の半導体領域の低抵抗領域のそれぞれに接続された第２及び第３の電極とを有している。
複数の走査配線のそれぞれは、複数の半導体素子の対応する半導体素子の第１の電極を構成し、第１の電極は絶縁膜上に形成された第１の配線と、この第１の配線上に形成された第２の配線とを有し、この第２の配線の一部は一対の所定導電型の半導体領域の高抵抗領域の一部と前記絶縁膜を介して重なっている。
本発明の実施態様によれば、第２の配線は前記第１の配線を被覆するように形成される。また、第２の配線は前記第１の配線の側面上に形成される。さらに、第２の配線の端部はテーパ形状としても良い。
また、本発明の他の実施態様によれば、一対の所定導電型の半導体領域の低抵抗領域は前記第２の配線に対して自己整合的に形成される。これにより、低抵抗領域の前記基板の垂直方向から見た境界は前記第２の配線の前記基板の垂直方向から見た境界と一致させることができる。
更に、本発明の実施態様によれば、第２の配線は前記第１の配線上に絶縁膜を介して形成される。この場合、第１の配線と第２の配線はコンタクトホールを介して接続し同電位にしても良い。
本発明によれば、半導体素子（ＴＦＴ）の第１の電極（ゲート電極）と高抵抗半導体層とをオーバラップさせるいわゆるＧＯＬＤ構造となることにより高抵抗半導体層の抵抗をゲート電極によってコントロール（低下させる）することができるので高抵抗半導体層内の電界を緩和し、ＬＤＤ構造特有の現象である、高抵抗半導体層上の絶縁膜へのホットキャリア注入による劣化を防止できる。また、高抵抗半導体層の抵抗を低下させることにより、高抵抗半導体層の存在による電流駆動能力の低下を防止できるので、電流駆動能力が高くかつ高信頼のＴＦＴを得る事ができる。
また、本構造を実現するために増加する工程は、第２の配線を形成しパターニングする工程のみであり最小の工程増で実現することができる。
更に、上記第２の配線は、第１の配線と同電位であればよいので必ずしも第２の配線で第１の配線を直接被覆しなくてもよく、第２の配線を絶縁膜を介して第１の配線上に形成してもよい。ただし、この場合第２の配線と第１の配線は素子の外部で接続されていなければならない。
第１の配線と第２の配線を絶縁膜で分離することにより、第１の配線と第２の配線と絶縁膜により電荷保持のための付加容量を構成することもできる。このようにして構成した付加容量は第２の絶縁膜の膜厚を適度に薄くすることにより単位面積あたりの容量値を大きくでき、付加容量が占める面積を小さくできるので、画素開口率の拡大に寄与する。
また、上記のＧＯＬＤ構造はＴＦＴの信頼性向上だけでなく、光電流によるＴＦＴのリーク電流の抑制にも効果がある。アクティブマトリクス型の液晶表示装置ではバックライトからの光を液晶によりスイッチするものであるのでＴＦＴはこのバックライト光に曝されることは避けられない。ＴＦＴに光が照射されると半導体層内の内部光電効果により電子−正孔対が生成され電流となってながれる。特にＴＦＴがオフ状態にある時のリーク電流の増大が問題となる。特に投射型の表示装置においては光強度が大きく重大な問題である。光リーク電流はドレイン付近の高電界領域において顕著であることがわかっている。そこで、低抵抗半導体層と第２の配線を自己整合的に形成する、言い換えれば、高電界が加わる高抵抗半導体層の上層を全て第２の配線で被覆してしまうことにより光電流発生が最も激しい領域に光が当たらなくできるので低リーク電流のＴＦＴを実現できる。
また、第２の電極の端部をテーパ形状にエッチング加工することにより、上層の配線の段差部での段切れを防止できる。
通常、テーパエッチング加工の工程ではパターン寸法を大面積基板内で制御することが困難である。ゲート電極が１層のみであるシングルドレイン構造の場合パターン寸法のばらつきはそのままＴＦＴのゲート長のばらつきになるのでＴＦＴの電流駆動能力が面内でばらつき均一な画像表示が困難になる。
しかしながら、上記のようにすれば、ＴＦＴのゲート長は第１の配線の加工寸法で決まるので、これをパターン精度の良い異方性エッチングで可能とし、上層の第２の配線をテーパ加工することにより、段差形状の緩和と高精度のゲート長制御を両立できる。第２の配線はテーパ加工するので寸法のばらつきは避けられないが、第２の配線の寸法のばらつきはゲートと高抵抗半導体層のオーバラップ長のばらつきとなるがゲート長には関係しない。オーバラップ長のばらつきはゲート長のばらつきほどにはＴＦＴの電流駆動能力に影響しないのでＴＦＴ特性の面内均一性はテーパ加工により低下しない。
なお、上述の第１の配線としてＳｉあるいはＮｂ，Ｔａ，Ｍｏ，Ｗ，Ａｌ，Ｔｉ，Ｆｅ，Ｃｒ，Ｖ，Ｚｒの各元素あるいはＮｂ，Ｔａ，Ｍｏ，Ｗ，Ａｌ，Ｔｉ，Ｆｅ，Ｃｒ，Ｖ，ＺｒとＳｉあるいはＮの合金材料のいずれかから選択された材料で構成し、第２の配線としてＮｂ，Ｔａ，Ｍｏ，Ｗ，Ａｌ，Ｔｉ，Ｆｅ，Ｃｒ，Ｖ，Ｚｒの各元素あるいはＮｂ，Ｔａ，Ｍｏ，Ｗ，Ａｌ，Ｔｉ，Ｆｅ，Ｃｒ，Ｖ，ＺｒとＳｉあるいはＮの合金材料のいずれかから選択された材料で構成することが望ましい。又は、第１の配線と第２の配線とを同一の材料で構成しても良い。
本発明のその他の特徴は以下の実施の形態からも明らかとなるであろう。
発明を実施するための最良の形態
以下、本発明の実施の形態を図面を用いて説明する。
第１図は本発明の第１の実施例の液晶表示装置に使用される薄膜トランジスタ（ＴＦＴ）の断面図である。図中左側はＣＭＯＳ周辺駆動回路および画像表示部のｎ型ＴＦＴを、右側はＣＭＯＳ駆動回路に用いられるｐ型ＴＦＴを示す。ＴＦＴはガラス基板１上に形成されたバッファ絶縁膜２１の上に形成されている。バッファ層２１はＳｉＯ２膜であり、ガラス基板１からの不純物の拡散を防止する役割を持つ。バッファ層２１上に真性多結晶Ｓｉ（ｐｏｌｙ−Ｓｉ）膜３０が形成され、その真性ｐｏｌｙ−Ｓｉ膜３０に一対の高抵抗のｎ型ｐｏｌｙ−Ｓｉ層３１０および一対の高抵抗ｐ型ｐｏｌｙ−Ｓｉ層３２０が接している。
さらに、これら一対の高抵抗ｐｏｌｙ−Ｓｉ層３１０，３２０のそれぞれに低抵抗のｎ型ｐｏｌｙ−Ｓｉ層３１およびｐ型ｐｏｌｙ−Ｓｉ層３２が接している。これら一連のｐｏｌｙ−Ｓｉ層の上にはＳｉＯ２からなるゲート絶縁膜２０を介して、Ａｌからなる第１のゲート配線１０が形成されており、この第１のゲート配線を被覆するようにＮｂからなる第２のゲート電極１１が形成されている。上記部材全部を被覆するようにＳｉＯ２からなる層間絶縁膜２２が形成され、層間絶縁膜に設けたコンタクトホールを介してドレイン電極１２およびソース電極１３が前記低抵抗ｐｏｌｙ−Ｓｉ層３１，３２に接続されている。素子全体はＳｉ３Ｎ４からなる保護絶縁膜２３によって被覆されている。
ここで、本発明の特徴として、前記一対の高抵抗ｐｏｌｙ−Ｓｉ層３１０あるいは３２０は第１のゲート配線１０のパターンに対して自己整合的に形成されている。即ち、真性ｐｏｌｙ−Ｓｉ層３０と高抵抗ｐｏｌｙ−Ｓｉ層３１０あるいは３２０の境界と第１のゲート電極１０のパターン端の位置が一致している。また、前記第２のゲート電極１１の一部と前記高抵抗ｐｏｌｙ−Ｓｉ層３１０，３２０の一部はゲート絶縁膜を介して重畳されている。
このように、ゲート電極の一部と高抵抗ｐｏｌｙ−Ｓｉ層３１０，３２０の一部を重畳し高抵抗ｐｏｌｙ−Ｓｉ層３１０，３２０の抵抗をゲート電極により低下させることにより高抵抗ｐｏｌｙ−Ｓｉ層３１０，３２０内の横方向電界を緩和し素子の信頼性が向上する。また、本実施例では第１のゲート電極１０に抵抗の低いＡｌを用いたので、配線抵抗に起因する信号遅延を小さくできるので表示装置の大面積化，高精細化を達成できる。
さらに、Ａｌを高融点金属であるＮｂで被覆することにより、熱処理工程によるＡｌのヒロック成長を抑制できるので上層配線との短絡不良を防止できる効果がある。
第２図は本発明の第２の実施例の液晶表示装置に使用される薄膜トランジスタ（ＴＦＴ）の断面図である。本実施例は前記第１の実施例とほぼ同様な構成を有するが、第２のゲート電極１１が第１のゲート電極１０の側面にのみ形成され、側面でコンタクトしている点が第１の実施例とは異なる。
また、本実施例では第１のゲート電極にＮｂを第２のゲート電極にＮｂＮを用いた。このような、側面にのみ電極を形成することは、基板全面にＮｂＮを形成後、これを異方性の強いリアクティブイオンエッチング法によりエッチングすることにより達成される。機能的には第２のゲート電極１１は第１のゲート電極１０に接続されている点は第１の実施例と同様であるので、同様に高抵抗ｐｏｌｙ−Ｓｉ層３１０，３２０内の横方向電界を緩和し素子の信頼性が向上する効果がある。また、本実施例の構造では第２のゲート電極１２を加工するためのホトレジスト形成工程が不要であるので製造工程が簡単になり製造原価を低減できる効果もある。
第３図は本発明の第３の実施例の液晶表示装置に使用される薄膜トランジスタ（ＴＦＴ）の断面図である。本実施例は前記第１の実施例とほぼ同様な構成を有するが、第２のゲート電極１１端部がテーパ加工されている点が第１の実施例とは異なる。このようにゲート電極の端部をテーパ加工することによりゲート電極を乗り越える上層電極（具体的にはソース，ドレイン電極）の段差部分での段切れを防止できる効果がある。
また、ＴＦＴのゲート長は第１のゲート配線の加工寸法で決まるので、これをパターン精度の良い異方性エッチングで垂直に加工し、上層の第２のゲート配線をテーパ加工することにより、段差形状の緩和と高精度のゲート長制御を両立できる。第２のゲート配線はテーパ加工するので寸法のばらつきは避けられないが、第２のゲート配線の寸法のばらつきはゲートと高抵抗半導体層のオーバラップ長のばらつきとなるがゲート長には関係しない。オーバラップ長のばらつきはゲート長のばらつきほどにはＴＦＴの電流駆動能力に影響しないのでＴＦＴ特性の面内均一性はテーパ加工により低下しない。即ち、本発明の構造においては単に上層配線の断線を防止できるのみでなく、基板内で均一なＴＦＴ特性を得ることができる効果がある。
第４図は本発明の第４の実施例の液晶表示装置に使用される薄膜トランジスタ（ＴＦＴ）の断面図である。本実施例は前記第１の実施例とほぼ同様な構成を有するが、低抵抗のｐｏｌｙ−Ｓｉ層３１および３２と第２のゲート電極１１が自己整合的に形成されている、即ち、高抵抗ｐｏｌｙ−Ｓｉ層３１０，３２０と低抵抗ｐｏｌｙ−Ｓｉ層３１，３２の境界と第２のゲート電極１１の端部の位置が一致する点に特徴がある。このようにすることにより、光電流の主たる発生源となる高抵抗半導体層３１０，３２０を基板上方からの光をほぼ完全に遮光できるので、ＴＦＴのリーク電流を低減できる効果がある。このことは、特に、光強度が強い投射型表示装置に用いられる液晶表示パネルにおいて有効である。
第５図，第６図，第７図は本発明の第４の実施例の液晶表示装置に使用される薄膜トランジスタ（ＴＦＴ）を示す。第７図はＴＦＴの平面図であり、第５図は第７図中でＸ−Ｘ′で示した線に沿う断面図、第６図は第７図中でＹ−Ｙ′と記した線に沿う断面図である。
本実施例は前記第１の実施例とほぼ同様な構成を有するが、第１のゲート電極１０と第２のゲート電極１１が絶縁膜２４によって分離されている点が異なる。絶縁膜２４で分離された第１のゲート電極１０と第２のゲート電極１１は第６図に示すように、ＴＦＴのｐｏｌｙ−Ｓｉ層の外側で、第２のゲート電極１１および絶縁層２４に設けた孔と層間絶縁膜２２に設けたコンタクトホールＴＨを介して接続電極１７により接続されている構成を持つ。このようにすることにより第２のゲート電極１１に第１のゲート電極１０と同電位を与えることができるので第１の実施例と同様に高抵抗ｐｏｌｙ−Ｓｉ層３１０，３２０内の横方向電界を緩和し素子の信頼性が向上する効果がある。本実施例の別の効果は、後に述べる別の実施例において明らかとなる。
第８図は、周辺駆動回路をＴＦＴアクティブマトリックスとともに同一基板上に集積した表示装置全体の等価回路を示す。本発明に係るＴＦＴよりなるアクティブマトリックス５０と、これを駆動する垂直走査回路５１，１走査線分のビデオ信号を複数のブロックに分割して時分割的に供給するための水平走査回路５３，ビデオ信号Ｄａｔａを供給するデータ信号線Ｖｄｒ１，Ｖｄｇ１，Ｖｄｂ１，…、ビデオ信号を分割ブロック毎にアクティブマトリックス側へ供給するスイッチマトリックス回路５２よりなる。
第９図および第１０図に本実施例のＴＦＴアクティブマトリックス部の単位画素の平面図および断面図を示す。第９図中Ａ−Ａ′で示した点線部での断面構造が第１０図に対応する。ＴＦＴの構成は第１図に示した第１の実施例のものと同様である。アクティブマトリックスはガラス基板上に形成したゲート電極１０／１１と、これに交差するように形成された信号電極１２と、これらの電極の交差部付近に形成されたＴＦＴと、前記ＴＦＴのソース電極１３に保護絶縁膜２３に設けたコンタクトホールＴＨ２と介して接続された画素電極１４とから構成される。画素電極１４の他端は保護絶縁膜２３に設けたコンタクトホールＴＨ２と介して容量電極１５に接続され、容量電極１５は隣接するゲート電極１１との間で付加容量を形成している。
垂直走査回路５１および水平走査回路５３は、第１１図に示す様なシフトレジスタとバッファより構成され、クロック信号ＣＬ１，Ｃｌ２，ＣＫＶ、により駆動される。図中、７０がｐ型のトランジスタ、７１がｎ型のトランジスタを示す。シフトレジスタは２相クロック（Ｖｃｐ１，Ｖｃｐ２）とそれぞれの反転クロック（Ｖｃｐ１，Ｖｃｐ２）でタイミングを取り、入力電圧を反転，シフトしてバッファに転送する。同時に、これが次段走査線に対応するシフトレジスタの入力電圧となる。バッファは、最大電圧Ｖｄｄ２のパルス電圧を出力し、これがアクティブマトリックス表示部の走査電圧となる。
第１２図および第１３図は上記駆動回路に用いられるインバータの回路図とそれに対応する平面図である。インバータを構成するｐ型のトランジスタｎ型のトランジスタともに第１図から第６図のいずれかに示した２層のゲート電極１０，１１の構成を有することができる。
本発明のＴＦＴをアクティブマトリックス表示部および駆動回路部に用いることにより画質劣化のない高信頼の表示装置が構成できる。
第１４図から第１６図は第５図から第７図に示したＴＦＴを用いて構成したアクティブマトリックス表示部の単位画素の平面図および断面図を示す。第１５図は第１４図中Ａ−Ａ′で示した線に沿う断面図であり、第１６図は第１４図中Ｂ−Ｂ′で示した線に沿う断面図を示す。
本実施例のＴＦＴでは第１のゲート電極１０と第２のゲート電極１１が絶縁膜２４によって分離されており、第１のゲート電極１０と第２のゲート電極１１は第２のゲート電極１１および絶縁層２４に設けた孔と層間絶縁膜２２に設けたコンタクトホールＴＨ１を介して接続電極１７により接続されている。
また、第１５図からわかるように画素電極１４の一端は保護絶縁膜２３に設けたコンタクトホールＴＨ２を介してＴＦＴのソース電極１３に接続され、画素電極１４の他端は保護絶縁膜２３に設けたコンタクトホールＴＨ２を介して接続電極１５に接続され、接続電極はさらに層間絶縁膜２２に設けたコンタクトホールＴＨ１を介して隣接する第２のゲート電極１１に接続され、隣接する第１のゲート電極１０との間で付加容量を形成している点に特徴がある。
このように２層のゲート電極を絶縁層２４で分離することにより、これらの部材を利用して付加容量を構成することが可能となる。このようにして構成した付加容量は絶縁膜２４の膜厚を適度に薄くすることにより単位面積あたりの容量値を大きくでき、付加容量が占める面積を小さくできるので、画素開口率を拡大できる効果がある。また、本発明の他の実施例と同様にＴＦＴの劣化が防止できるので高品位の表示装置が実現できることは言うまでもない。
第１７図は本発明に係る液晶表示装置の液晶セル断面模式図を示す。液晶層５０６を基準に下部のガラス基板１上には、ゲート電極１１／１０と映像信号電極１２とがマトリックス状に形成され、その交点近傍に形成されたＴＦＴを介してＩＴＯよりなる画素電極１４を駆動する。液晶層５０６を挾んで対向する対向ガラス基板５０８上にはＩＴＯよりなる対向電極５１０、及びカラーフィルター５０７，カラーフィルター保護膜５１１，遮光用ブラックマトリックスパターンを形成する遮光膜５１２が形成されている。偏光板５０５はそれぞれ一対のガラス基板１，５０８の外側の表面に形成されている。液晶層５０６は液晶分子の向きを設定する下部配向膜ＯＲＩ１と、上部配向膜ＯＲＩ２の間に封入され、シール材ＳＬ（図示せず）によってシールされている。下部配向膜ＯＲＩ１は、ガラス基板１側の保護絶縁膜２３の上部に形成される。対向ガラス基板５０８の内側の表面には、遮光膜５１２，カラーフィルター５０７，カラーフィルター保護膜５１１，対向電極５１０および上部配向膜ＯＲＩ２が順次積層して設けられている。
この液晶表示装置はガラス基板１側と対向ガラス基板５０８側の層を別々に形成し、その後上下ガラス基板１，５０８を重ねあわせ、両者間に液晶５０６を封入することによって組立られる。バックライトＢＬからの光の透過を画素電極１４部分で調節することによりＴＦＴ駆動型のカラー液晶表示装置が構成される。画素電極１４を駆動するＴＦＴおよびこれを駆動する駆動回路のＴＦＴとして、以上に述べた本発明の半導体素子を用いることにより、高信頼，高画質のＴＦＴ方式液晶表示装置を実現できる。
第１図に示したＴＦＴの製造工程を第１８図から第２１図を用いて説明する。図中右側は駆動回路に用いるｐ型ＴＦＴを、図中左側はアクティブマトリックス表示部に用いられるｎ型ＴＦＴをしめす。駆動回路内のｎ型ＴＦＴも同様な構造であるのでここでは図示しない。
ガラス基板上１にバッファ層となるＳｉＯ２膜２１をプラズマＣＶＤ法により３００ｎｍ堆積し、続いてプラズマＣＶＤ法により非晶質Ｓｉ（ａ−Ｓｉ）膜を３５ｎｍ堆積する。ａ−Ｓｉ膜を周知のフォトリソグラフィ法により所定の形状にパターニングし、次にａ−Ｓｉ膜にＸｅＣｌエキシマレーザ光（波長３０８ｎｍ）を照射して再結晶化して多結晶Ｓｉ（ｐｏｌｙ−Ｓｉ）膜３０を得る（第１８図）。
次に、プラズマＣＶＤ法によりゲート絶縁膜となるＳｉＯ２膜２０を８０ｎｍ堆積しさらにスパッタリング法によりＡｌを１５０ｎｍ堆積し、所定の形状にパターニングして第１のゲート電極１０を得る。次にｐ型ＴＦＴをホトレジストで保護した後ｎ型ＴＦＴのみに第１のゲート電極１０をマスクとしてリン（Ｐ）を１×１０１４（ｃｍ−２）注入し高抵抗ｎ型ｐｏｌｙ−Ｓｉ層３１０を形成する。同様な工程をｐ型ＴＦＴに対して繰り返して高抵抗ｐ型ｐｏｌｙ−Ｓｉ層３２０を形成する。ただし、この場合にはリンの代わりにボロン（Ｂ）を注入する（第１９図）。
次に、スパッタリング法によりＮｂ膜を２００ｎｍ堆積し第１のゲート電極１０を被覆するような形状にパターニングして第２のゲート電極１１を得る。次にｐ型ＴＦＴをホトレジストで保護した後ｎ型ＴＦＴのみに第１のゲート電極１０をマスクとしてリン（Ｐ）を３×１０１５（ｃｍ−２）注入し低抵抗ｎ型ｐｏｌｙ−Ｓｉ層３１を形成する。さらに、同様な工程をｐ型ＴＦＴに対して繰り返して低抵抗ｐ型ｐｏｌｙ−Ｓｉ層３２を形成する。ただし、この場合にはリンの代わりにボロン（Ｂ）を注入する。
次に、ＸｅＣｌエキシマレーザ光（波長３０８ｎｍ）を再度照射して注入した不純物を活性化する（第２０図）。
次に、プラズマＣＶＤ法により層間絶縁膜２２となるＳｉＯ２膜を４００ｎｍ堆積し、コンタクトホールを開口する。次に、スパッタリング法によりＣｒＭｏ合金膜を４００ｎｍ堆積し所定の形状にパターニングしてソース，ドレイン電極を得る。次にプラズマＣＶＤ法により保護絶縁膜２３となるＳｉ３Ｎ４を５００ｎｍ堆積しコンタクトホールを開口する。最後に、スパッタリング法によりＩＴＯ膜を７０ｎｍ堆積し所定の形状にパターニングして画素電極１４を得る（第２１図）。
本実施例によれば信頼性が高く低抵抗のゲート配線を有するＴＦＴアクティブマトリックスを第２のゲート電極形成工程増加のみで形成できるので製造コストアップを防止できる効果がある。
第２図に示したＴＦＴの製造工程を第２２図から第２４図を用いて説明する。図中右側は駆動回路に用いるｐ型ＴＦＴを、図中左側はアクティブマトリックス表示部に用いられるｎ型ＴＦＴをしめす。駆動回路内のｎ型ＴＦＴも同様な構造であるのでここでは図示しない。
ガラス基板上１にバッファ層となるＳｉＯ２膜２１をプラズマＣＶＤ法により３００ｎｍ堆積し、続いてプラズマＣＶＤ法により非晶質Ｓｉ（ａ−Ｓｉ）膜を３５ｎｍ堆積する。ａ−Ｓｉ膜を周知のフォトリソグラフィ法により所定の形状にパターニングし、次にａ−Ｓｉ膜にＸｅＣｌエキシマレーザ光（波長３０８ｎｍ）を照射して再結晶化して多結晶Ｓｉ（ｐｏｌｙ−Ｓｉ）膜３０を得る。ここまでの工程は第１８図と同様であるので図示しない。
次にプラズマＣＶＤ法によりゲート絶縁膜となるＳｉＯ２膜２０を８０ｎｍ堆積しさらにスパッタリング法によりＮｂを３００ｎｍ堆積し、所定の形状にパターニングして第１のゲート電極１０を得る。次にｐ型ＴＦＴをホトレジストで保護した後ｎ型ＴＦＴのみに第１のゲート電極１０をマスクとしてリン（Ｐ）を１×１０１４（ｃｍ−２）注入し高抵抗ｎ型ｐｏｌｙ−Ｓｉ層３１０を形成する。同様な工程をｐ型ＴＦＴに対して繰り返して高抵抗ｐ型ｐｏｌｙ−Ｓｉ層３２０を形成する。ただし、この場合にはリンの代わりにボロン（Ｂ）を注入する（第２２図）。
次に、スパッタリング法によりＮｂＮ膜を４００ｎｍ堆積しリアクティブイオンエッチングにより異方性エッチングして第１のゲート電極１０の側面にサイドウォールを形成し第２のゲート電極１１とする。次にｐ型ＴＦＴをホトレジストで保護した後ｎ型ＴＦＴのみに第１のゲート電極１０をマスクとしてリン（Ｐ）を３×１０１５（ｃｍ−２）注入し低抵抗ｎ型ｐｏｌｙ−Ｓｉ層３１を形成する。さらに、同様な工程をｐ型ＴＦＴに対して繰り返して低抵抗ｐ型ｐｏｌｙ−Ｓｉ層３２を形成する。ただし、この場合にはリンの代わりにボロン（Ｂ）を注入する。次に、ＸｅＣｌエキシマレーザ光（波長３０８ｎｍ）を再度照射して注入した不純物を活性化する（第２３図）。
次に、プラズマＣＶＤ法により層間絶縁膜２２となるＳｉＯ２膜を４００ｎｍ堆積し、コンタクトホールを開口する。次に、スパッタリング法によりＣｒＭｏ合金膜を４００ｎｍ堆積し所定の形状にパターニングしてソース，ドレイン電極を得る。次にプラズマＣＶＤ法により保護絶縁膜２３となるＳｉ３Ｎ４を５００ｎｍ堆積しコンタクトホールを開口する。最後に、スパッタリング法によりＩＴＯ膜を７０ｎｍ堆積し所定の形状にパターニングして画素電極１４を得る（第２４図）。
本実施例によれば第２のゲート電極形成のためのフォトリソグラフィ工程が不要となるので、信頼性が高いＴＦＴアクティブマトリックスを低コストで製造可能となる。
第５図から第７図に示した実施例のＴＦＴの製造工程を第２４図から第２８図を用いて説明する。図中右側は駆動回路に用いるｐ型ＴＦＴを、図中左側はアクティブマトリックス表示部に用いられるｎ型ＴＦＴをしめす。駆動回路内のｎ型ＴＦＴも同様な構造であるのでここでは図示しない。
ガラス基板上１にバッファ層となるＳｉＯ２膜２１をプラズマＣＶＤ法により３００ｎｍ堆積し、続いてプラズマＣＶＤ法により非晶質Ｓｉ（ａ−Ｓｉ）膜を３５ｎｍ堆積する。ａ−Ｓｉ膜を周知のフォトリソグラフィ法により所定の形状にパターニングし、次にａ−Ｓｉ膜にＸｅＣｌエキシマレーザ光（波長３０８ｎｍ）を照射して再結晶化して多結晶Ｓｉ（ｐｏｌｙ−Ｓｉ）膜３０を得る（第２５図）。
次にプラズマＣＶＤ法によりゲート絶縁膜となるＳｉＯ２膜２０を８０ｎｍ堆積しさらにスパッタリング法によりＮｂを１５０ｎｍ堆積し、所定の形状にパターニングして第１のゲート電極１０を得る。さらに引き続いて第１のゲート電極をマスクとしてゲート絶縁膜２０もパターニングする。次にｐ型ＴＦＴをホトレジストで保護した後ｎ型ＴＦＴのみに第１のゲート電極１０をマスクとしてリン（Ｐ）を１×１０１４（ｃｍ−２）注入し高抵抗ｎ型ｐｏｌｙ−Ｓｉ層３１０を形成する。同様な工程をｐ型ＴＦＴに対して繰り返して高抵抗ｐ型ｐｏｌｙ−Ｓｉ層３２０を形成する。ただし、この場合にはリンの代わりにボロン（Ｂ）を注入する（第２６図）。
次にプラズマＣＶＤ法によりＳｉＯ２膜２４を１００ｎｍ堆積し、引き続いてスパッタリング法によりＮｂ膜を１００ｎｍ堆積し第１のゲート電極１０を被覆するような形状にパターニングして第２のゲート電極１１を得る。次にｐ型ＴＦＴをホトレジストで保護した後ｎ型ＴＦＴのみに第１のゲート電極１０をマスクとしてリン（Ｐ）を３×１０１（（ｃｍ−２）注入し低抵抗ｎ型ｐｏｌｙ−Ｓｉ層３１を形成する。さらに、同様な工程をｐ型ＴＦＴに対して繰り返して低抵抗ｐ型ｐｏｌｙ−Ｓｉ層３２を形成する。ただし、この場合にはリンの代わりにボロン（Ｂ）を注入する。次に、ＸｅＣｌエキシマレーザ光（波長３０８ｎｍ）を再度照射して注入した不純物を活性化する（第２７図）。
次に、プラズマＣＶＤ法により層間絶縁膜２２となるＳｉＯ２膜を４００ｎｍ堆積し、コンタクトホールを開口する。次に、スパッタリング法によりＣｒＭｏ合金膜を４００ｎｍ堆積し所定の形状にパターニングしてソース，ドレイン電極を得る。次にプラズマＣＶＤ法により保護絶縁膜２３となるＳｉ３Ｎ４を５００ｎｍ堆積しコンタクトホールを開口する。最後に、スパッタリング法によりＩＴＯ膜を７０ｎｍ堆積し所定の形状にパターニングして画素電極１４を得る（第２８図）。
本実施例では不純物注入工程に絶縁膜を通さずに直接ｐｏｌｙ−Ｓｉ膜に不純物を注入するので、低エネルギーのイオン注入を用いることができる。具体的には加速電圧が５ｋＶ以下の低電圧でイオン注入可能となる。このことによりイオン注入時の保護レジストに対するダメージが小さくなるので工程後のレジスト剥離が容易となるメリットがある。また、このような低電圧イオン注入は簡便な装置により実施できるので、装置コスト低減が可能となり製造コストアップを防止できる効果がある。
以上述べたように、本発明によれば最小限の工程増で高信頼の半導体素子（ＴＦＴ）を形成可能なので、画質劣化のない液晶表示装置を低コストで製造することが可能になる。
また、本発明によれば低抵抗配線構造を実現できるので、画質劣化がない大面積かつ高精細の液晶表示装置が実現可能になる。
産業上の利用可能性
以上のように、本発明に係る液晶表示装置は最小工程増で高信頼の半導体素子を形成できると同時に低抵抗配線構造を実現でき、画質劣化がない大画面高精細の表示に有用である。
【図面の簡単な説明】
第１図は本発明の第１の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの断面模式図である。
第２図は本発明の第２の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの断面模式図である。
第３図は本発明の第３の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの断面模式図である。
第４図は本発明の第４の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの断面模式図である。
第５図は本発明の第５の実施例にかかる液晶表示装置に用いられる薄膜トランジスタのＸ−Ｘ′方向における断面模式図である。
第６図は本発明の第５の実施例にかかる液晶表示装置に用いられる薄膜トランジスタのＹ−Ｙ′方向における断面模式図である。
第７図は本発明の第５の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの平面図である。
第８図は本発明の第６の実施例にかかる液晶表示装置の全体構成図である。
第９図は本発明の第６の実施例にかかる液晶表示装置の画素の平面図である。
第１０図は本発明の第６の実施例にかかる液晶表示装置の画素の断面図である。
第１１図は本発明の第６の実施例にかかる液晶表示装置の垂直側駆動回路の回路図構成図である。
第１２図は本発明の第６の実施例にかかる液晶表示装置の駆動回路に使用されるインバータ素子の例を示す図である。
第１３図は本発明の第６の実施例にかかる液晶表示装置の駆動回路に使用されるインバータ素子の平面図である。
第１４図は本発明の第７の実施例にかかる液晶表示装置の画素の平面図である。
第１５図は本発明の第７の実施例にかかる液晶表示装置の画素のＡ−Ａ′方向における断面図である。
第１６図は本発明の第７の実施例にかかる液晶表示装置の画素のＢ−Ｂ′方向における断面図である。
第１７図は本発明の実施例にかかる液晶表示装置のセル断面図である。
第１８図は本発明の第１の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの製造工程を示す断面図である。
第１９図は本発明の第１の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの製造工程を示す断面図である。
第２０図は本発明の第１の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの製造工程を示す断面図である。
第２１図は本発明の第１の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの製造工程を示す断面図である。
第２２図は本発明の第２の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの製造工程を示す断面図である。
第２３図は本発明の第２の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの製造工程を示す断面図である。
第２４図は本発明の第２の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの製造工程を示す断面図である。
第２５図は本発明の第５の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの製造工程を示す断面図である。
第２６図は本発明の第５の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの製造工程を示す断面図である。
第２７図は本発明の第５の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの製造工程を示す断面図である。
第２８図は本発明の第５の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの製造工程を示す断面図である。
【図１】
0004126156.tif 000002
【図２】
0004126156.tif 000003
【図３】
0004126156.tif 000004
【図４】
0004126156.tif 000005
【図５】
0004126156.tif 000006
【図６】
0004126156.tif 000007
【図７】
0004126156.tif 000008
【図８】
0004126156.tif 000009
【図９】
0004126156.tif 000010
【図１０】
0004126156.tif 000011
【図１１】
0004126156.tif 000012
【図１２】
0004126156.tif 000013
【図１３】
0004126156.tif 000014
【図１４】
0004126156.tif 000015
【図１５】
0004126156.tif 000016
【図１６】
0004126156.tif 000017
【図１７】
0004126156.tif 000018
【図１８】
0004126156.tif 000019
【図１９】
0004126156.tif 000020
【図２０】
0004126156.tif 000021
【図２１】
0004126156.tif 000022
【図２２】
0004126156.tif 000023
【図２３】
0004126156.tif 000024
【図２４】
0004126156.tif 000025
【図２５】
0004126156.tif 000026
【図２６】
0004126156.tif 000027
【図２７】
0004126156.tif 000028
【図２８】
0004126156.tif 000029