(57)【特許請求の範囲】
【請求項１】
少なくとも第１及び第２記憶回路と、該第１及び第２の記憶回路の出力に接続されたチャージポンプ回路を含み、第１の入力信号により、前記第２記憶回路の状態を受けて前記第１の記憶回路を設定するとともに、前記第２記憶回路を所定状態とし、第２の入力信号により、前記第１の記憶回路の状態を受けて前記第２の記憶回路の状態を設定するとともに、前記第１の記憶回路を所定状態とする位相比較回路において、
電源電圧に応じて遅延量が可変され、前記第１の入力信号を遅延して前記第２の記憶回路に印加する第１の遅延回路と、
前記電源電圧に応じて遅延量が可変され、前記第２の入力信号を遅延して前記第１の記憶回路に印加する第２の遅延回路とを備えることを特徴とする位相比較器。
【請求項２】
前記第１の遅延回路または第２の遅延回路は、少なくとも印加電圧に応じて信号伝搬時間が変化する遅延制御回路を含むことを特徴とする請求項１記載の位相比較器。
【請求項３】
前記第１の入力信号を遅延して、前記第１の記憶回路のクロック端子に印加する第３の遅延回路と、
前記第２の入力信号を遅延して、前記第２の記憶回路のクロック端子に印加する第４の遅延回路とを備え、
前記第1及び第４の遅延回路の間の相対的な遅延量は電源電圧に対して変化し、前記第２及び第３遅延回路の間の相対的な遅延量は電源電圧に対して変化することを特徴とする請求項１の位相比較器。
【請求項４】
前記遅延制御回路は、一方のゲートが電源電圧に、他方のゲートがアースされるトランスミッションゲートから成ることを特徴とする請求項２記載の位相比較器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＰＬＬ回路に使用される位相比較器に関し、特に位相比較特性の電源電圧依存性を低減する位相比較器に関する。
【０００２】
【従来の技術】
従来、ＰＬＬ回路において、ＶＣＯの出力信号と基準信号とを位相比較する位相比較回路が備えられている。位相比較回路としては様々な回路構成が提案されており、デッドゾーンを改善するものとして、特開昭６３−２６０３１７号公報に開示されている。
【０００３】
図２は、前記公開公報に示された位相比較回路の基本構成を示している。図２において、基準周波数信号ＲＩはインバータ１０１及び２０１で波形整形されることにより信号ＲＩ１になる。また、可変周波数信号ＰＩはインバータ１０２及び２０３で波形整形されることにより信号ＰＩ１となる。信号ＲＩ１及びＰＩ１は、Ｄ−ＦＦ１０９及びＤ−ＦＦ１１０のクロック入力Ｃにそれぞれ印加される。Ｄ−ＦＦ１０９及びＤ−ＦＦ１１０の各出力Ｑは互いに他方の入力Ｄに印加される。さらに、Ｄ−ＦＦ１０９のセット入力Ｓには、可変周波数信号ＰＩを遅延回路２０４で遅延した信号ＰＩ２が印加され、Ｄ−ＦＦ１１０のリセット入力Ｒには基準周波数信号ＲＩを遅延回路２０２で遅延した信号ＲＩ２が印加される。そして、チャージポンプ１１１にはＤ−ＦＦ１０９及びＤ−ＦＦ１１０の出力＊Ｑが各々印加される。尚、遅延回路２０２及び２０４は位相比較回路の不感帯（デッドゾーン）特性を適当な値に調整する遅延回路であって、前記公開公報によれば遅延回路２０２及び２０４の遅延量が制御信号によって可変可能になっている。
【０００４】
ところで、位相比較回路の出力電圧ＰＤは、Ｄ−ＦＦ１０９及びＤ−ＦＦ１１０の各々の出力がチャージポンプ１１１を構成するＮ−ｃｈ及びＰ−ｃｈトランジスタをオンする時間とそのゲート電圧とに比例する。トランジスタがオンするためには、Ｄ−ＦＦの出力電圧がその閾値電圧（Ｖｔ＝０．８Ｖ）を越える必要がある。例えば、Ｎ−ｃｈトランジスタによるチャージポンプの場合、Ｄ−ＦＦ１０９の出力電圧が０．８Ｖを越えたときにトランジスタは動作を開始する。しかし、実際にはチャージポンプ１１１の各トランジスタには、ゲート容量などの容量成分が対グランド間に存在する。このため、トランジスタのゲート電圧は、時定数を有することになり、徐々に上昇することによって短時間での電圧印加でトランジスタはオンできなくなる。
【０００５】
上記のようなトランジスタにより構成されるチャージポンプ１１１において、微小な位相差に応じて短時間の電圧が印加された場合、トランジスタがオンできず、位相差情報を伝達できなくなる。これが不感帯（デッドゾーン）となる。これを防止するため、上記の時定数による不感帯を相殺するために、図２のように遅延回路を設け、チャージポンプ１１１が微小な位相差でもオンするように、実際の位相差以上の位相差を作り制御している。
【０００６】
ここで、図３に図２の位相比較回路の位相差対出力電圧特性を示す。図３中、点線▲２▼−ａは電源電圧ＶＤＤが１．８Ｖの場合であり、点線▲２▼−ｂは電源電圧ＶＤＤが３．６Ｖの場合である。例えば位相差（φ）が２ｎｓのとき、位相比較回路の出力ＰＤは電源電圧ＶＤＤが１．８Ｖの場合０．１Ｖになり、電源電圧ＶＤＤが３．６Ｖの場合出力電圧ＰＤは１．２Ｖとなる。このように、電源電圧ＶＤＤの違いにより同一の位相差でも出力電圧ＰＤに違いが発生する。電源電圧が低くなるとチャージポンプの出力電圧ＰＤは低くなり、電源電圧が高いとチャージポンプの出力電圧ＰＤは高くなる。
【０００７】
【発明が解決しようとする課題】
近年、ポータブル機器の普及により半導体集積回路の低電圧動作の要求が強く求められている。ＰＬＬ回路をポータブル機器に搭載した場合、ＰＬＬ回路は低電源電圧で駆動される。例えば、電池を使用したポータブル機器の動作電源電圧の保証範囲が１．８V〜３．３Ｖとなり、この電源電圧範囲内ではトランジスタの特性の電源電圧依存性により、位相比較回路の出力電圧ＰＤの変動が大きくなる。ＰＬＬ回路において位相比較器の特性は、ＰＬＬ回路の性能を決定する最も重要な特性である。その結果、電源電圧ＶＤＤの変化により、ＰＬＬ回路の特性が変動し、Ｃ／Ｎ（キャリア信号対ノイズ比）、ロックアップ時間などの特性を安定化させることが困難であった。
【０００８】
【課題を解決するための手段】
本発明は、少なくとも第１及び第２記憶回路と、該第１及び第２の記憶回路の出力に接続されたチャージポンプ回路を含み、第１の入力信号により、前記第２記憶回路の状態を受けて前記第１の記憶回路を設定するとともに、前記第２記憶回路を所定状態とし、第２の入力信号により、前記第１の記憶回路の状態を受けて前記第２の記憶回路の状態を設定するとともに、前記第１の記憶回路を所定状態とする位相比較回路において、電源電圧に応じて遅延量が可変され、前記第１の入力信号を遅延して前記第２の記憶回路に印加する第１の遅延回路と、前記電源電圧に応じて遅延量が可変され、前記第２の入力信号を遅延して前記第１の記憶回路に印加する第２の遅延回路とを備えることを特徴とする。
【０００９】
特に、前記第１の遅延回路または第２の遅延回路は、少なくとも印加電圧に応じて信号伝搬時間が変化する遅延制御回路を含むことを特徴とする。
【００１０】
さらに、前記第１の入力信号を遅延して、前記第１の記憶回路のクロック端子に印加する第３の遅延回路と、前記第２の入力信号を遅延して、前記第２の記憶回路のクロック端子に印加する第４の遅延回路とを備え、前記第1及び第４の遅延回路の間の相対的な遅延量は電源電圧に対して変化し、前記第２及び第３遅延回路の間の相対的な遅延量は電源電圧に対して変化することを特徴とする。
【００１１】
また、前記遅延制御回路は、一方のゲートが電源電圧に、他方のゲートがアースされるトランスミッションゲートから成ることを特徴とする。
【００１２】
本発明によれば、同一の位相差であっても、電源電圧に依存してチャージポンプ用のトランジスタがオンしている期間を制御する事ができる。つまり、同一の位相差であっても、電源電圧が低い場合チャージポンプがオンしてからオフするまでの期間を長く取れ、逆に電源電圧が高い場合にはチャージポンプがオンしてからオフするまでの期間を短く取れる。また、位相比較器の出力特性はチャージポンプをオンする時間とその電圧に比例する。電源電圧が低い場合、チャージポンプに印加する電圧は下がるが、上記よりオンする期間を長くなる。また、電源電圧が高い場合には、チャージポンプに印加する電圧が上がるが、上記よりオンする期間を短くできる。よって、位相比較器の出力特性を、チャージポンプをオンさせる電圧の変化に対しオンさせる時間を相殺する方向に制御する事で、電源電圧の依存性の少ない位相比較回路を提供できる。
【００１３】
【発明の実施の形態】
図１は発明の実施例を示す回路である。図１中の基準周波数信号ＲＩは、インバータ１０１により波形整形された後、遅延回路１０３で遅延され、クロック信号ＲＩＤ１としてＤ−ＦＦ１０９のクロック入力Ｃに印加されるとともに、遅延回路１０４で遅延された後リセット信号ＲＩＤ２としてＤ−ＦＦ１１０のリセット端子Ｒに印加される。
【００１４】
また、可変周波数信号ＰＩは、インバータ１０２により波形整形され、その後、遅延回路１０５で遅延されＤ−ＦＦ１１０のクロック入力Ｃにクロック信号ＰＩＤ１として印加されるとともに、遅延回路１０６で遅延されＤ−ＦＦ１０９のセット端子Ｓのセット信号ＰＩＤ２が印加される。
【００１５】
遅延回路１０３及び１０５はインバータのみ３段で構成される。また、遅延回路１０４及び１０６は、インバータ２段と、ゲートにアース電圧Ｖｓｓ（ソース電圧とも言う）が印加されるＰ−ｃｈトランジスタ及びゲートに電源電圧Ｖｄｄが印加されたＮ−ｃｈトランジスタから成るトランスミッションゲートで構成される。尚、インバータ１０７及び１０８は従来の如く不感帯を調整するための遅延回路である。
【００１６】
遅延回路１０４及び１０６はトランスミッションゲートを含み、トランスミッションゲートにより遅延量が変化する。トランスミッションゲートのゲート電圧が電源電圧ＶＤＤにより変化することにより、トランスミッションゲートを構成するトランジスタのオン抵抗が変化する。電源電圧ＶＤＤが高い場合、トランスミッションゲートのオン抵抗が小さくなり、遅延回路１０４及び１０６の遅延量が小さくなる。逆に、電源電圧ＶＤＤが低い場合、オン抵抗は大きくなり、遅延回路１０４及び１０６の遅延量は大きくなるのである。
【００１７】
ここで、遅延回路１０３と遅延回路１０６とは一対を成し、遅延回路１０４と遅延回路１０５とは一対と成す。本発明においては、基準となる所定の電源電圧ＶＤＤのとき、一対の遅延回路を成す各々が同一の遅延量になるように構成されている。一対の遅延回路において、電源電圧ＶＤＤが変化することによって一方の遅延回路の遅延量が変化して、遅延量の差を生じさせることにより、相対的な遅延量の可変を可能としている。各々の対となす遅延回路は回路構成が同一のため、同じ電源電圧依存性を示す。
【００１８】
所定の電源電圧ＶＤＤでは、遅延回路１０３乃至１０６の遅延量は等しくなるので、見かけ上の遅延はない。電源電圧ＶＤＤが低下すると、遅延回路１０４及び１０６の遅延量は大きくなるので、見かけ上遅延回路１０４及び１０６から出力される信号は遅延回路１０３及び１０６より比べ遅れて出力されるのである。
【００１９】
図４はインバータのみで構成された遅延回路１０３とトランスミッションゲートを含む遅延回路１０６との遅延量差の電源電圧ＶＤＤに対する変化を示す図である。電源電圧ＶＤＤが１．８Ｖにおいては、遅延回路１０３に対する遅延回路１０６の遅延量の差は３．２ｎｓｅｃとなる。また、電源電圧ＶＤＤが２．４Ｖにおいては、遅延回路１０３に対する遅延回路１０６の遅延量の差は２．０ｎｓｅｃとなる。更に、電源電圧ＶＤＤが３．６Ｖにおいては、遅延回路１０３と遅延回路１０６の遅延量は等しく、その差は０ｎｓｅｃとなる。
【００２０】
以上の述べたように、トランスミッションゲートとインバータの電源電圧に対する遅延量の変化の差を利用する事により、位相比較回路への入力信号の位相差は同一であっても、電源電圧ＶＤＤの違いにより位相比較回路内での位相差を電源電圧に反比例させて大きくすることができる。
【００２１】
図５は、チャージポンプ１１１のうちＮ−ｃｈトランジスタへの電圧印加したときの状態を示すタイミング図である。基準信号ＲＩの位相が可変周波数信号ＰＩよりも進んでいる場合を例とし、図５ア及びイのように入力信号ＲＩ及び入力信号ＰＩが位相比較回路へ印加されるとする。
【００２２】
ここで電源電圧ＶＤＤが３．６Ｖの場合、入力信号ＲＩは遅延されて、図５エのように信号ＲＩＤ１が出力される。また、遅延回路１０６の遅延量は遅延回路１０３に等しく、さらに遅延回路１０７で遅延されるため、信号ＰＩＤ２は入力信号ＰＩを遅延して図５カのように得られる。尚、図５においては、説明を簡単にするため、遅延回路１０７の遅延時間を無視している。
【００２３】
Ｄ−ＦＦ１０９は信号ＲＩＤ１によってＤ−ＦＦ１１０の状態を取り込むので、その出力＊Ｑは「１」となる。出力＊Ｑにより、Ｎ−ｃｈトランジスタのゲート電圧は寄生容量に起因して時定数を持って上昇する。図５の時刻ｔ１でゲート電圧がしきい値電圧Ｖｔを超えると、Ｎ−ｃｈトランジスタはオンする。その後、電源電圧ＶＤＤが３．６ＶのときＰＩＤ２は図５カのように出力され、そのＰＩＤ２によってＤ−ＦＦ１０９はセットされ、出力＊Ｑは「０」になる。出力＊Ｑが「０」により、ゲート電圧は時定数を持って低下し（図５ウ太点線）、ゲート電圧がしきい値電圧Ｖｔよりも低くなると、時刻ｔ２でＮ−ｃｈトランジスタはオフする。よって、電源電圧ＶＤＤが３．６Ｖの場合、図５キのように、時刻ｔ１からｔ２の間Ｎ−ｃｈトランジスタがオンする。
【００２４】
次に、電源電圧が１．８Ｖの場合について説明する。まず、Ｄ−ＦＦ１０９の出力＊ＱはＲＩＤ１により「１」になる。すると、ゲート電圧は時定数をもって上昇する。電源電圧ＶＤＤが１．８Ｖのため、ゲート電圧の上昇速度は電源電圧３．６Ｖのときより小さくなる。その為、Ｎ−ｃｈトランジスタは時刻ｔ２より後の時刻ｔ３でオンする。
【００２５】
ところで、遅延回路１０６の遅延量は３．６Ｖの時に比べ大きくなる。その為、信号ＰＩＤ２は図５オのように入力ＰＩから遅れて発生する。信号ＰＩＤ２によりＤ−ＦＦ１０９はセットされ、出力＊Ｑは「０」になり、図５の時刻ｔ４でＮ−ｃｈトランジスタはオフする。よって、電源電圧ＶＤＤが１．８Ｖの場合、図５クのように、時刻ｔ３からｔ４の間でＮ−ｃｈトランジスタはオンする。
【００２６】
ここに、従来の位相比較回路におけるタイミング図を示す。電源電圧ＶＤＤが１．８Ｖの際における位相比較回路の位相差対出力電圧特性を本発明と従来とを略同一に設定したとすると、従来では電源電圧が３．６Ｖの時遅延量は電源電圧が１．８Ｖのときと同じとなる。
【００２７】
電源電圧ＶＤＤが３．６Ｖの場合、Ｄ−ＦＦ１０９の出力＊Ｑにより、Ｎ−ｃｈトランジスタのゲート電圧が図５ウのように上昇し、時刻ｔ１でＮ−ｃｈトランジスタはオンする。ゲート電圧はそのまま上昇し続け、図５オのような信号ＰＩＤ２でＤ−ＦＦ１０９の出力＊Ｑが「０」になることにより、ゲート電圧は低下する。そして、時刻ｔ５でゲート電圧がしきい値電圧Ｖｔより低くなることでＮ−ｃｈトランジスタはオフする。よって、従来、電源電圧ＶＤＤが３．６ＶのときＮ−ｃｈトランジスタは図５ケのように時刻ｔ１からｔ５の間でオンする。
【００２８】
電源電圧ＶＤＤが３．６Ｖの場合、本発明では従来に比べＮ−ｃｈトランジスタのオン期間を短くすることができ、電源電圧１．８Ｖの場合のオン期間との差を小さくすることができる。
【００２９】
図３に、本発明に依る位相比較器の位相差対出力電圧特性を示す。図３中、実線の特性が本発明の特性である。図３において、位相比較器の特性として電源電圧ＶＤＤが１．８Ｖの場合の特性を基準としている。例えば、位相差（φ）が２ｎｓｅｃの場合、電源電圧ＶＤＤが１．８Ｖのとき出力電圧は実線▲１▼−ａのように０．１Ｖとなり、また、電源電圧ＶＤＤが３．６Ｖのとき出力電圧は実線▲１▼−ｂのように０．６Ｖとなる。その差は、０．５Ｖとなり、従来の１．１Ｖ（位相差が２ｎｓｅｃ）に比べ、低減される。図３を見ると、本発明は従来回路に対し電源電圧依存性が低減されることが判る。
【００３０】
尚、図１の遅延回路１０４及び１０６の遅延量を変化させる素子としてトランスミッションゲートを用いたが、相互コンダクタンスＧｍの大きいインバータを使用しても電源電圧に応じて遅延量が変化する遅延回路を提供することができる。
【００３１】
【発明の効果】
以上述べたように、本発明に依れば、低電圧で動作電源電圧範囲の広いＭＯＳデバイスのＰＬＬ用の位相比較器回路において、電源電圧依存性の少ない位相比較特性が得られる。その結果、ＰＬＬのＣ／Ｎ（キャリア信号対ノイズ比）、ロックアップ時間などの電源電圧依存性を低減することができる。
【図面の簡単な説明】
【図１】本発明の位相比較回路の実施例を示す回路図である。
【図２】従来の位相比較回路の例を示す回路図である。
【図３】位相比較器の位相差対出力電圧特性を示す特性図である。
【図４】図１の遅延回路１０３及び１０６の遅延量の差を示す特性図である。
【図５】図１の動作を説明するためのタイミングチャートである。
【符号の説明】
１０３乃至１０６          遅延回路
１０９、１１０            Ｄ−ＦＦ
１１１                    チャ−ジポンプ回路
【図１】
0004036562.tif 000002
【図２】
0004036562.tif 000003
【図３】
0004036562.tif 000004
【図４】
0004036562.tif 000005
【図５】
0004036562.tif 000006