(57)【特許請求の範囲】
【請求項１】
メモリセルアレイと、前記メモリセルアレイを構成する各セルのビット線とビット線バーに応じて構成される複数のセンス増幅器と、
前記メモリセルアレイの前記セルをセンシングするための複数の信号に応じて駆動され、第１〜第３制御信号（ｒｔｏｅｘ、ｓｘｅｚ、ｘｆｅｒ）を発生させるための制御信号発生回路と、
前記制御信号発生回路からの第１制御信号ｒｔｏｅｘ及び第２制御信号ｓｘｅｚに応じてそれぞれ駆動され、前記センス増幅器の第１端子に電源電圧を供給し、第２端子に接地電圧を供給するための第１及び第２スイッチング手段と、
前記第端子及び接地端子の間に接続された第１キャパシタＣrtoと、
前記第２端子及び接地端子の間に接続された第２キャパシタＣsbと、
初期化のときに、パワーアップ信号によって前記第１及び第２端子に供給するための所定の電位を蓄積して、
ロー状態の第１制御信号ｒｔｏｅｘとハイ状態の第２制御信号ｓｘｅｚが発生されるときに、前記第１端子の電位の上昇時間及び第２端子の電位の下降時間を短縮させるために前記制御信号発生回路からの第３制御信号ｘｆｅｒによって、前記センス増幅器の動作に応じて前記第１及び第２端子に所定の電位の電荷を供給し、
ハイ状態のビット線センス増幅器イネーブル信号ｓｇｚが印加される状態で、ワード線イネーブル信号ｐｘｚがロー状態に遷移してワード線がディスエーブルされると、第３制御信号ｘｆｅｒをハイ状態にして、前記第１及び第２キャパシタＣrto、Ｃsbから一部の電荷を回収するチャージリサイクリング回路とを含んでなり、
前記制御信号発生回路は、ビット線プリチャージ信号及びビット線センス増幅器イネーブル信号に応じて駆動され、前記ビット線センス増幅器イネーブル信号を反転させるための第１手段と、
前記第１手段の出力信号をラッチするための第２手段と、
前記第２手段の出力信号を所定の時間遅延させて前記第１制御信号ｒｔｏｅｘを出力するための第３手段と、
前記第２手段の出力信号を反転遅延させ、前記第２制御信号ｓｘｅｚを出力するための第４手段と、
前記第２手段の出力信号の反転信号を入力して所定幅のパルス信号を出力するための第５手段と、
複数のワード線イネーブルアドレス信号を論理演算するための第６手段と、
前記ビット線センス増幅器イネーブル信号及び第６手段の出力信号に基づいて前記ビット線センス増幅器イネーブル信号と反対の位相を有する信号または同一の位相を有する信号を出力するための第７手段と、
前記第５手段から出力されるパルス信号と前記第７手段の出力信号とを論理演算して前記第３制御信号ｘｆｅｒを出力するための第８手段とを含んでなることを特徴とする半導体メモリ装置。
【請求項２】
前記第１スイッチング手段は前記第１制御信号ｒｔｏｅｘに応じて駆動されるＰＭＯＳトランジスタであり、前記第２スイッチング手段は前記第２制御信号ｓｘｅｚに応じて駆動されるＮＭＯＳトランジスタであることを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
前記第５手段は、第１ノードと接地端子との間に接続され、パワーアップ信号に応じて駆動されるＮＭＯＳトランジスタと、
前記第２手段の出力信号の反転信号及び第２ノードの電位を入力として論理演算するためのＮＯＲゲートと、
前記ＮＯＲゲートの出力信号を反転及び遅延させるための第１反転遅延手段と、
電源端子と前記第１ノードとの間に接続され、前記第１反転遅延手段の出力信号に応じて駆動されるＰＭＯＳトランジスタと、
前記第１ノードの電位を反転及び遅延させるための第２反転遅延手段と、
前記第２反転遅延手段の出力信号をラッチさせ、前記第２ノードの電位を決定するためのラッチ手段とを含んでなることを特徴とする請求項１記載の半導体メモリ装置。
【請求項４】
前記第６手段はＮＯＲゲートであることを特徴とする請求項１記載の半導体メモリ装置。
【請求項５】
前記第８手段はＮＯＲゲートであることを特徴とする請求項１記載の半導体メモリ装置。
【請求項６】
前記チャージリサイクリング回路は、第１ノードと接地端子の間に接続された第１キャパシタＣ２０１と、
第２ノードと接地端子の間に接続された第２キャパシタＣ２０２と、
前記電源端子と前記第１ノードとの間に接続されて、前記パワーアップ信号の反転信号によって前記電源電圧を供給して前記第１キャパシタＣ２０１を初期化するためのＰＭＯＳトランジスタと、
前記接地端子と前記第２ノードとの間に接続されて、前記パワーアップ信号によって前記接地電圧を供給して前記第２キャパシタＣ２０２を初期化するためのＮＭＯＳトランジスタと、
前記第３制御信号ｘｆｅｒ及びその反転信号に応じて駆動され、前記第１ノードと前記センス増幅器の第１端子とを電気的に連結させるための第１伝送ゲートと、
前記第３制御信号ｘｆｅｒ及びその反転信号に応じて駆動され、前記第２ノードと前記センス増幅器の第２端子とを電気的に連結させるための第２伝送ゲートとを含んでなることを特徴とする請求項１記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に関し、特に、制御信号発生回路からの制御信号に応じてセンシング動作を行う前にチャージリサイクリング回路が動作し、リストアノード及びセンシングバーノードの電位を所定の電位に上昇させ、センシング動作を行った後、リストアノード及びセンシングバーノードから放電される電荷をチャージリサイクリング回路を用いて蓄積し、次のセンシング動作時に使用することにより、センシング時の消費電流を減少させることができるため、消費電力を相当減らすことが可能な半導体メモリ装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭから一つのセルを選択してそのセルのデータを読み出すためには、ワード線が選択され、１対のビット線が選択されなければならない。ところが、選択されたセルのデータをそのまま読み出すには電位が非常に低いため、これをセンシングしなければならないが、リフレッシュのために一本のワード線に連結された全てのセルをセンシングしなければならない。すなわち、センス増幅器のリストアノードに電源電圧の電位を供給し、センシングバーノードに接地電圧の電位を供給して、選択されたセルをセンシングしなければならない。したがって、莫大な量の電流が流れることになり、多くの電力消費だけでなく電源電圧の不足による不良まで引き起こす場合が多い。また、バッテリを用いた低電力市場において、電力消費は重要な問題になると判断される。
【０００３】
一方、センス増幅器のセンシング動作が十分行われた後次のワード線が活性化される前に、現在活性化されたワード線とリストアノード、センシングバーノード及び一対のビット線をビット線プリチャージ電圧レベルにプリチャージするが、この際、ＨまたはＬレベルに充電されたキャパシタに蓄積された電荷を無駄に放電する。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、センシング動作時の消費電流を減らすことができて、電力消耗を減らすことが可能な半導体メモリ装置を提供することにある。
【０００５】
本発明の他の目的は、センシング動作を行う以前に、リストアノード及びセンシングバーノードの電位を所定の電位に上昇させ、センシング動作を行った後に放電される電荷を充電して次のセンシング動作に利用できるようにすることにより、消費電流及び消費電力を減らすことが可能な半導体メモリ装置を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するための本発明に係る半導体メモリ装置は、メモリセルアレイと、前記メモリセルアレイを構成する各セルのビット線とビット線バーに応じて構成される複数のセンス増幅器と、前記メモリセルアレイの前記セルをセンシングするための複数の信号に応じて駆動され、第１〜第３制御信号（ｒｔｏｅｘ、ｓｘｅｚ、ｘｆｅｒ）を発生させるための制御信号発生回路と、前記制御信号発生回路からの第１制御信号ｒｔｏｅｘ及び第２制御信号ｓｘｅｚに応じてそれぞれ駆動され、前記センス増幅器の第１端子に電源電圧を供給し、第２端子に接地電圧を供給するための第１及び第２スイッチング手段と、前記第端子及び接地端子の間に接続された第１キャパシタＣrtoと、前記第２端子及び接地端子の間に接続された第２キャパシタＣsbと、初期化のときに、パワーアップ信号によって前記第１及び第２端子に供給するための所定の電位を蓄積して、ロー状態の第１制御信号ｒｔｏｅｘとハイ状態の第２制御信号ｓｘｅｚが発生されるときに、前記第１端子の電位の上昇時間及び第２端子の電位の下降時間を短縮させるために前記制御信号発生回路からの第３制御信号ｘｆｅｒによって、前記センス増幅器の動作に応じて前記第１及び第２端子に所定の電位の電荷を供給し、ハイ状態のビット線センス増幅器イネーブル信号ｓｇｚが印加される状態で、ワード線イネーブル信号ｐｘｚがロー状態に遷移してワード線がディスエーブルされると、第３制御信号ｘｆｅｒをハイ状態にして、前記第１及び第２キャパシタＣrto、Ｃsbから一部の電荷を回収するチャージリサイクリング回路とを含んでなり、前記制御信号発生回路は、ビット線プリチャージ信号及びビット線センス増幅器イネーブル信号に応じて駆動され、前記ビット線センス増幅器イネーブル信号を反転させるための第１手段と、前記第１手段の出力信号をラッチするための第２手段と、前記第２手段の出力信号を所定の時間遅延させて前記第１制御信号ｒｔｏｅｘを出力するための第３手段と、前記第２手段の出力信号を反転遅延させ、前記第２制御信号ｓｘｅｚを出力するための第４手段と、前記第２手段の出力信号の反転信号を入力して所定幅のパルス信号を出力するための第５手段と、複数のワード線イネーブルアドレス信号を論理演算するための第６手段と、前記ビット線センス増幅器イネーブル信号及び第６手段の出力信号に基づいて前記ビット線センス増幅器イネーブル信号と反対の位相を有する信号または同一の位相を有する信号を出力するための第７手段と、前記第５手段から出力されるパルス信号と前記第７手段の出力信号とを論理演算して前記第３制御信号ｘｆｅｒを出力するための第８手段とを含んでなることを特徴とする。
【０００７】
【発明の実施の形態】
以下、添付図に応じて本発明を詳細に説明する。
【０００８】
図１は本発明に係る半導体メモリ装置のブロック図である。本発明に係る半導体メモリ装置の構成を説明すると、次のとおりである。
【０００９】
多数のメモリセルアレイ１１〜１ｎが構成され、メモリセルアレイ１１〜１ｎの上部と下部にビット線bitとビット線バーbitbによって多数のビット線センス増幅器２１〜２ｎ、３１〜３ｎが構成される。センス増幅器２１〜２ｎ、３１〜３ｎはリストアノードrtoとセンシングバーノードsbに接続される。電源端子Ｖccとリストアノードrtoとの間に、第１制御信号rtoexに応じて駆動される第１スイッチング手段となるＰＭＯＳトランジスタＰ１１及びＰ１２が接続される。センシングバーノードsbと接地端子Ｖssとの間に、第２制御信号sxezに応じて駆動される第２スイッチング手段となるＮＭＯＳトランジスタＮ１１及びＮ１２が接続される。一方、リストアノードrtoと接地端子Ｖssとの間に第１キャパシタＣrtoが接続され、センシングバーノードsbと接地端子Ｖssとの間に第２キャパシタＣsbが接続される。第１及び第２チャージリサイクリング回路４１及び４２は、パワーアップ信号pwrupと第３制御信号xferに応じて駆動され、センス増幅器２１〜２ｎ、３１〜３ｎのリストアノードrtoとセンシングバーノードsbに電位を供給する。制御信号発生回路５１及び５２は、図２に示すビット線プリチャージ信号blpz、ビット線センス増幅器イネーブル信号sgz及びワード線イネーブルアドレス信号pxzに応じて駆動され、第１及び第２制御信号rtoex及びsxezと第１及び第２チャージリサイクリング回路４１及び４２を駆動させるための第３制御信号xferを発生させる。
【００１０】
次に、前記のように構成される本発明に係る半導体メモリ装置の駆動方法を説明する。
【００１１】
多数のメモリセルアレイ１１〜１ｎの上部及び下部にビット線bitとビット線バーbitbによって多数のビット線センス増幅器２１〜２ｎ、３１〜３ｎが集束された状態でワード線が活性化されると、ビット線に連結されたセルのキャパシタンスとビット線自体のキャパシタンスの電荷分配によって若干の電圧幅が発生する。このような若干の電圧幅を大きくするために、第１制御信号rtoexがロー状態で印加され、第２制御信号sxezがハイ状態で印加されてＰＭＯＳトランジスタＰ１１及びＰ１２とＮＭＯＳトランジスタＮ１１及びＮ１２を同時にターンオンさせる。これにより、リストアノードrtoは電源電圧Ｖccの電位を維持し、センシングバーノードsbは接地電圧Ｖssの電位を維持する。このようなロー状態の第１制御信号rtoexとハイ状態の第２制御信号sxezが制御信号発生回路５１及び５２から出力されるとき、ハイ状態の第３制御信号xferが出力される。出力されたハイ状態の第３制御信号xferによってチャージリサイクリング回路４１及び４２が駆動され、リストアノードrto及びセンシングバーノードsbに所定の電荷を供給する。従って、リストアノードrto及びセンシングバーノードsbの電位を設定された電圧に上昇或いは下降させる時間を短縮させることができる。
【００１２】
センス増幅器２１〜２ｎ、３１〜３ｎのセンシング動作が十分行われた後ワード線が活性化される前に、現在活性化されたワード線、リストアノードrto、センシングバーノードsb、ビット線bit及びビット線バーbitbをビット線プリチャージ電圧レベルにプリチャージする。すなわち、ＨまたはＬレベルに充電された大きいキャパシタに蓄積された電荷を放電するが、キャパシタが放電を始める前に一定量の電荷をチャージリサイクリング回路４１及び４２へ伝達させ、電荷分配によって変化した電圧を元通りに復元する。そして、さらにワード線が活性化されてビット線センス増幅器が駆動されるとき、この電荷を利用する。
【００１３】
図２は本発明に係る制御信号発生回路図で、次のように構成される。電源端子Ｖccと第１ノードＱ１０１との間に、ビット線センス増幅器イネーブル信号sgzに応じて駆動される第１ＰＭＯＳトランジスタＰ１０１が接続される。第１ノードＱ１０１と接地端子Ｖssとの間に、ビット線センス増幅器イネーブル信号sgzに応じて駆動される第１ＮＭＯＳトランジスタＮ１０１、及びビット線プリチャージ信号blpzが第１インバータＩ１０１によって反転された信号に応じて駆動される第２ＮＭＯＳトランジスタＮ１０２が直列に接続される。第１ノードＱ１０１の電位は、第２及び第３インバータＩ１０２及びＩ１０３からなる第１ラッチ手段１０１にラッチされる。第１ラッチ手段１０１の出力信号は第４〜第６インバータＩ１０４〜Ｉ１０６を介して反転遅延し、第２制御信号sxez出力端子に接続された第３ＰＭＯＳトランジスタＰ１０３、及び第２制御信号sxez出力端子と接地端子Ｖssとの間に接続された第３ＮＭＯＳトランジスタＮ１０３を駆動させる。一方、電源端子Ｖccと第２制御信号sxez出力端子との間に、第1抵抗Ｒ１０１、及び接地電圧Ｖssがゲート端子に印加されて常にターンオン状態を維持する第２ＰＭＯＳトランジスタＰ１０２が接続される。
【００１４】
また、第１ラッチ手段１０１の出力信号は、第７〜第１０インバータＩ１０７〜Ｉ１１０を介して遅延し、電源端子Ｖccと第１制御信号rtoex出力端子との間に接続された第４ＰＭＯＳトランジスタＰ１０４、及び第１制御信号rtoex出力端子に接続された第４ＮＭＯＳトランジスタＮ１０４を駆動させる。一方、第１制御信号rtoex出力端子と接地端子Ｖssとの間に第４ＮＭＯＳトランジスタＮ１０４、第２抵抗Ｒ１０２、及び電源電圧Ｖccがゲート端子に印加されて常にターンオン状態を維持する第５ＮＭＯＳトランジスタＮ１０５が直列に接続される。
【００１５】
電源端子Ｖccと第５ノードＱ１０５との間に、ビット線センス増幅器イネーブル信号sgzに応じて駆動される第５ＰＭＯＳトランジスタＰ１０５が接続される。第５ノードＱ１０５と接地端子Ｖssとの間に、ビット線センス増幅器イネーブル信号sgzに応じて駆動される第６ＮＭＯＳトランジスタＮ１０６と、ワード線イネーブルアドレス信号pxz＜０：３＞を論理演算する第１ＮＯＲゲート１０２の出力信号に応じて駆動される第７ＮＭＯＳトランジスタＮ１０７が接続される。第５ノードＱ１０５の電位は第１１インバータＩ１１１を介して反転され、第３ＮＯＲゲート１０４の一入力端子に入力される。
【００１６】
符合１０６は、自分の出力がフィードバックされてディスエーブルされるポストプリチャージ回路であって、一定の幅のパルスを出力するためのものである。第２ＮＯＲゲート１０３は、第２ノードＱ１０２の電位と第７インバータＩ１０７の出力信号を入力として論理演算する。第２ＮＯＲ ゲート１０３の出力信号は、第１反転遅延手段となる第１２〜第１４インバータＩ１１２〜Ｉ１１４を介して反転遅延し、電源端子Ｖccと第６ノードＱ１０６との間に接続された第６ＰＭＯＳトランジスタＰ１０６を駆動させ、第１２〜第１５インバータＩ１１２〜Ｉ１１５を介して遅延して第３ＮＯＲゲート１０４の他の入力端子に入力される。第６ノードＱ１０６の電位は、第２反転遅延手段となる第１６〜第１８インバータＩ１１６〜Ｉ１１８を介して反転遅延し、第２ラッチ手段１０５にラッチされて第２ノードＱ１０２の電位になる。一方、第６ノードＱ１０６と接地端子Ｖssとの間に接続された第８ＮＭＯＳトランジスタＮ１０８は、パワーアップ信号pwrupによって駆動される。そして、電源端子Ｖccと第６ノードＱ１０６との間に接続された第６ＰＭＯＳトランジスタＰ１０６は第１４インバータＩ１１４の出力信号に応じて駆動される。
【００１７】
第３ＮＯＲゲート１０４の出力信号は第２１インバータＩ１２１を介して反転されて第３制御信号xferとして出力される。
【００１８】
次に、このように構成される本発明に係る制御信号発生回路の駆動方法を図４の動作タイミング図を用いて説明する。
【００１９】
ビット線センス増幅器イネーブル信号sgzはバンクグローバル(bank global)信号なので、選択したブロックのみを駆動させることができない信号である。したがって、選択したブロックでのみ駆動されるビット線プリチャージ信号blpzと共に、リストアノードrtoとセンシングバーノードsbに電源を供給するための第１及び第２制御信号rtoex及びsxezを出力する。ビット線プリチャージ信号blpzがロー状態に反転されると、第１インバータＩ１０１を介してハイ状態に反転されて第２ＮＭＯＳトランジスタＮ１０２をターンオンさせる。そして、第１ワード線イネーブルアドレス信号pxz＜０＞がハイ状態で印加されてそれによるワード線がイネーブルされ、第１ＮＯＲゲート１０２によって論理演算されてロー状態の信号が出力される。ロー状態の第１ＮＯＲゲート１０２の出力信号によって第７ＮＭＯＳトランジスタＮ１０７がターンオフされる。この状態でビット線センス増幅器イネーブル信号sgzがハイ状態で印加されて第１及び第５ＰＭＯＳトランジスタＰ１０１及びＰ１０５をターンオフさせ、第１及び第６ＮＭＯＳトランジスタＮ１０１及びＮ１０６をターンオンさせる。第１ノードＱ１０１はロー状態を維持し、第５ノードＱ１０５はハイ状態を維持する。ロー状態を維持する第１ノードＱ１０１の電位は第１ラッチ手段１０１によってラッチされ、第１ラッチ手段１０１はハイ状態の信号を出力する。ハイ状態を維持する第１ラッチ手段１０１の出力信号は第４〜第６インバータＩ１０４〜Ｉ１０６を介してロー状態に反転遅延し、第３ＰＭＯＳトランジスタＰ１０３をターンオンさせ、第３ＮＭＯＳトランジスタＮ１０３をターンオフさせる。したがって、電源電圧Ｖccが第１抵抗Ｒ１０１、第２及び第３ＰＭＯＳトランジスタＰ１０２及びＰ１０３を介して供給され、ハイ状態の第２制御信号sxezを出力する。
【００２０】
ハイ状態を維持する第１ラッチ手段１０１の出力信号は、第７〜第１０インバータI１０７〜Ｉ１１０を介して遅延して第４ＰＭＯＳトランジスタＰ１０４をターンオフさせ、第４ＮＭＯＳトランジスタＮ１０４をターンオンさせる。したがって、第１制御信号rtoex出力端子と接地端子Ｖssとの間に、第４ＮＭＯＳトランジスタＮ１０４、第２抵抗Ｒ１０２及び第５ＮＭＯＳトランジスタＮ１０５を介して電流経路が形成され、ロー状態の第１制御信号rtoexが出力される。
【００２１】
パワーアップ信号pwrupによって第８ＮＭＯＳトランジスタＮ１０８がターンオンされ、第６ノードＱ１０６はロー状態を維持する。ロー状態を維持する第６ノードＱ１０６の電位は第１６〜第１８インバータＩ１１６〜Ｉ１１８を介してハイ状態に反転遅延し、第２ラッチ手段１０５にラッチされてロー状態の信号を出力し、第２ノードＱ１０２はロー状態の電位を維持する。ロー状態の第７インバータＩ１０７の出力信号及びロー状態を維持する第２ノードＱ１０２の電位を第２ＮＯＲゲート１０３が入力として論理演算し、ハイ状態の信号を出力する。ハイ状態を維持する第２ＮＯＲゲート１０３の出力信号は、第１２〜第１５インバータＩ１１２〜Ｉ１１５を介して遅延してハイ状態で第３ＮＯＲゲート１０４に入力される。第３ＮＯＲゲート１０４はハイ状態を維持する第１５インバータＩ１１５の出力信号及びハイ状態を維持する第５ノードＱ１０５の電位が第１１インバータＩ１１１を介して反転されてロー状態を維持する第４ノードＱ１０４の電位を入力として論理演算し、ロー状態の信号を出力する。ロー状態を維持する第３ＮＯＲゲート１０４の出力信号は第２１インバータＩ１２１を介してハイ状態に反転されて第３制御信号xferとして出力される。
【００２２】
一方、ハイ状態の第２ＮＯＲゲート１０３の出力信号は、第１２〜第１４インバータＩ１１２〜Ｉ１１４を介してロー状態に反転されて第６ＰＭＯＳトランジスタＰ１０６をターンオンさせる。この際、パワーアップ信号pwrupはロー状態に遷移した状態なので、第８ＮＭＯＳトランジスタＮ１０８はターンオフされた状態を維持する。従って、第６ノードＱ１０６はハイ状態を維持する。ハイ状態を維持する第６ノードＱ１０６の電位は第１６〜第１８インバータＩ１１６〜Ｉ１１８を介してロー状態に反転遅延し、第２ラッチ手段１０５にラッチされてハイ状態の信号を出力し、第２ノードＱ１０２はハイ状態の電位を維持する。ロー状態の第７インバータＩ１０７の出力信号及びハイ状態を維持する第２ノードＱ１０２の電位を第２ＮＯＲゲート１０３が入力として論理演算し、ロー状態の信号を出力する。ロー状態を維持する第２ＮＯＲゲート１０３の出力信号は、第１２〜第１５インバータＩ１１２〜Ｉ１１５を介して遅延し、ロー状態で第３ＮＯＲゲート１０４に入力される。第３ＮＯＲゲート１０４はロー状態を維持する第１５インバータＩ１１５の出力信号及びロー状態を維持する第４ノードＱ１０４の電位を入力として論理演算し、ハイ状態の信号を出力する。ハイ状態を維持する第３ＮＯＲゲート１０４の出力信号は第２１インバータＩ１２１を介してロー状態に反転されて第３制御信号xferとして出力される。
【００２３】
ワード線イネーブルアドレス信号pxz＜０：３＞が全てロー状態に遷移してワード線をディスエーブルさせると、第１ＮＯＲゲート１０２を介して論理演算してハイ状態の信号を出力する。第５ノードＱ１０５はハイ状態の電位を維持していて、ハイ状態の第１ＮＯＲゲート１０２の出力信号に応じて第７ＮＭＯＳトランジスタＮ１０７がターンオンされると、ロー状態に遷移し、この電位は第１１インバータＩ１１１を介してハイ状態に反転されて第４ノードＱ１０４の電位になる。ハイ状態を維持する第４ノードＱ１０４の電位はハイ状態を維持する第１５インバータＩ１１５の出力信号と共に第３ＮＯＲゲート１０４に入力されて論理演算されてロー状態の信号として出力される。ロー状態を維持する第３ＮＯＲゲート１０４の出力信号は、第２１インバータＩ１２１を介してハイ状態に反転されて第３制御信号xferとして出力される。
【００２４】
ビット線センス増幅器イネーブル信号sgzがロー状態で印加されて第１及び第５ＰＭＯＳトランジスタＰ１０１及びＰ１０５をターンオンさせ、第１及び第６ＮＭＯＳトランジスタＮ１０１及びＮ１０６をターンオフさせる。従って、第１ノードＱ１０１はハイ状態を維持し、第５ノードＱ１０５もハイ状態を維持する。ハイ状態を維持する第１ノードＱ１０１の電位は第１ラッチ手段１０１によってラッチされ、第１ラッチ手段１０１はロー状態の信号を出力する。ロー状態を維持する第１ラッチ手段１０１の出力信号は第４〜第６インバータＩ１０４〜Ｉ１０６を介してハイ状態に反転遅延し、第３ＰＭＯＳトランジスタＰ１０３をターンオフさせ、第３ＮＭＯＳトランジスタＮ１０３をターンオンさせる。従って、ロー状態の第２制御信号sxezを出力する。ロー状態を維持する第１ラッチ手段１０１の出力信号は第７〜第１０インバータＩ１０７〜Ｉ１１０を介して遅延し、第４ＰＭＯＳトランジスタＰ１０４をターンオンさせ、第４ＮＭＯＳトランジスタＮ１０４をターンオフさせる。従って、ハイ状態の第１制御信号rtoexが出力される。
【００２５】
ハイ状態を維持する第６ノードＱ１０６の電位は第１６〜第１８インバータＩ１１６〜Ｉ１１８を介してロー状態に反転遅延し、第２ラッチ手段１０５にラッチされてハイ状態の信号を出力し、第２ノードＱ１０２はハイ状態の電位を維持する。ハイ状態の第７インバータＩ１０７の出力信号及びロー状態を維持する第２ノードＱ１０２の電位を第２ＮＯＲゲート１０３が入力として論理演算し、ロー状態の信号を出力する。ロー状態を維持する第２ＮＯＲゲート１０３の出力信号は第１２〜第１５インバータＩ１１２〜Ｉ１１５を介して遅延し、ロー状態で第３ＮＯＲゲート１０４に入力される。第３ＮＯＲゲート１０４はロー状態を維持する第１５インバータＩ１１５の出力信号及びロー状態を維持する第４ノードＱ１０４の電位を入力として論理演算し、ハイ状態の信号を出力する。ハイ状態を維持する第３ＮＯＲゲート１０４の出力信号は第２１インバータＩ１２１を介してロー状態に反転されて第３制御信号xferとして出力される。
【００２６】
上述したように本発明に係る制御信号発生回路は、ビット線プリチャージ信号blpzがロー状態で印加され、ビット線センス増幅器イネーブル信号sgzがハイ状態で印加され、ワード線イネーブルアドレス信号pxz＜０：３＞のうち一つがハイ状態で印加されると、第１制御信号ｒｔｏｅｘはロー状態で出力され、第２制御信号ｓｘｅｚはハイ状態で出力され、第３制御信号ｘｆｅｒは設定された時間にハイ状態で出力される。
【００２７】
また、ロー状態のビット線プリチャージ信号blpzが印加され、ハイ状態のビット線センス増幅器イネーブル信号sgzが印加される状態で、ワード線イネーブル信号pxz＜０：３＞がロー状態に遷移してワード線がディスエーブルされると、第３制御信号xferがハイ状態で出力される。その後、ビット線センス増幅器イネーブル信号sgzがロー状態に遷移すると、第１制御信号rtoexがハイ状態、第２制御信号sxezがロー状態、第３制御信号xferがロー状態で出力される。
【００２８】
図３は本発明に係るチャージリサイクリング回路図で、その構成を説明すると、次のとおりである。
【００２９】
電源端子Ｖccと第１ノードＱ２０１との間に接続された第１ＰＭＯＳトランジスタＰ２０１は、パワーアップ信号pwrupが第１インバータＩ２０１によって反転された信号に応じて駆動される。第１ノードＱ２０１には第１キャパシタＣ２０１が接続され、第１ノードＱ２０１とリストアノードrtoとの間には第３制御信号xferとこれを反転させる第２インバータＩ２０２の出力信号に応じて駆動される第１伝送ゲートＴ２０１が接続される。第２ノードＱ２０２と接地端子Ｖssとの間に、パワーアップ信号pwrupに応じて駆動される第１ＮＭＯＳトランジスタＮ２０１が接続される。第２ノードＱ２０２には第２キャパシタＣ２０２が接続され、第２ノードＱ２０２とセンシングバーノードsbとの間には、第３制御信号xferとこれを反転させる第２インバータＩ２０２の出力信号に応じて駆動される第２伝送ゲートＴ２０２が接続される。
【００３０】
次に、このように構成される本発明に係るチャージリサイクリング回路の駆動方法を図４のタイミング図を用いて説明する。
【００３１】
パワーアップ信号pwrupがハイ状態で印加されると、第１インバータＩ２０１を介してロー状態に反転され、この信号によって第１ＰＭＯＳトランジスタＰ２０１をターンオンさせる。これにより、電源電圧Ｖccが第１ノードＱ２０１へ供給される。従って、第１ノードＱ２０１は電源電圧Ｖccの電位を維持することになり、第１キャパシタＣ２０１に電荷がチャージされる。一方、ハイ状態で印加されるパワーアップ信号pwrupによって第１ＮＭＯＳトランジスタＮ２０１がターンオンされ、第２ノードＱ２０２は接地電圧Ｖssの電位を維持することになる。この際、第２キャパシタＣ２０２に充電された電荷は接地端子Ｖssに放電される。この状態でパワーアップ信号pwrupがロー状態に反転され、第３制御信号xferがハイ状態で印加されると、ハイ状態の第３制御信号xferとこの信号が第２インバータＩ２０２でロー状態に反転された信号によって第１及び第２伝送ゲートＴ２０１及びＴ２０２がターンオンされる。これにより、リストアノードrtoへ第１ノードＱ２０１の電位が伝達され、センシングバーノードsbへ第２ノードＱ２０２の電位が伝達される。したがって、第１ノードＱ２０１の電位はセルキャパシタンスとビット線の自体キャパシタンスによって分配された電圧だけ降下した電位Ｖcc−ｄＶを有し、第２ノードＱ２０２の電位はそれだけ上昇した電位ｄＶを有することになる。
【００３２】
第３制御信号xferがロー状態に遷移すると、第１及び第２伝送ゲートＴ２０１及びＴ２０２がターンオフされ、第１ノードＱ２０１とリストアノードrto、そして第２ノードＱ２０２とセンシングバーノードsbの連結を切る。
【００３３】
センシング動作を行った後ワード線イネーブルアドレス信号pxz＜０＞がロー状態に遷移してワード線がディスエーブルされると、第３制御信号xferがハイ状態で印加される。これにより、第１及び第２伝送ゲートＴ２０１及びＴ２０２がターンオンされてリストアノードrtoと第１ノードＱ２０１が連結され、センシングバーノードsbと第２ノードＱ２０２が連結される。従って、第１ノードＱ２０１は電源電圧Ｖccの電位を維持し、第２ノードＱ２０２は接地電圧Ｖssの電位を維持することになる。そして、ビット線センス増幅器イネーブル信号sgzがロー状態に遷移すると、第３制御信号xferがロー状態に遷移するので、第１及び第２伝送ゲートＴ２０１及びＴ２０２がターンオフされる。従って、リストアノードrtoと第１ノードＱ２０１の連結及びセンシングバーノードsbと第２ノードＱ２０２の連結が切れ、第１ノードＱ２０１は電源電圧Ｖccの電位を維持し、第２ノードＱ２０２は接地電圧Ｖssの電位を維持することになる。
【００３４】
【発明の効果】
上述したように、本発明によれば、制御信号発生回路からの制御信号に応じてチャージリサイクリング回路が動作し、センシング動作を行う前にリストアノード及びセンシングバーノードの電位を所定の電位に上昇させ、センシング動作を行った後リストアノード及びセンシングバーノードから放電される電荷をチャージリサイクリング回路を用いて蓄積し、次のセンシング動作時に使用することにより、センシング時の消費電流を減少させることができて、消費電力を相当減らすことができる。
【図面の簡単な説明】
【図１】本発明に係る半導体メモリ装置の概略的な構造図である。
【図２】本発明に係る制御信号発生回路図である。
【図３】本発明に係るチャージリサイクリング回路図である。
【図４】本発明に係る半導体メモリ装置の駆動方法を説明するためのタイミング図である。
【符号の説明】
１１〜１ｎ  メモリセルアレイ
２１〜２ｎ、３１〜３ｎ  センス増幅器
４１及び４２  チャージリサイクリング回路
５１及び５２  制御信号発生回路
１０１及び１０５  第１及び第２ラッチ手段
１０２〜１０４  第１〜第３ＮＯＲゲート
１０６  ポストプリチャージ回路
【図１】
0004136621.tif 000002
【図２】
0004136621.tif 000003
【図３】
0004136621.tif 000004
【図４】
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