(57)【特許請求の範囲】
【請求項１】
半導体メモリ素子におけるセンスアンプをレイアウトする方法において、
第１のビットライン、第１のビットバーライン、第２のビットライン、及び第２のビットバーラインを互いに平行に、この順に並ぶように配置するステップと、
前記第１及び第２のビットラインは、前記第１及び第２のビットバーラインと、それぞれ第１及び第２のビットライン対をなし、
前記センスアンプを構成する第１ないし第４のＭＯＳトランジスタを、各々、前記第１及び第２のビットライン対の設けられた領域の下方に、前記第１及び第２のビットライン対の長さ方向に沿って１個づつ４個配置するステップとを備え、
前記ＭＯＳトランジスタの各々のゲートはリング状、又は、矩形状を有する形状を有し、
かつ各々のゲート上には、層間絶縁膜を介して前記第１及び第２のビットライン対が配置され、
前記第１及び第２のＭＯＳトランジスタがクロスカップリングされ、前記第３及び第４のＭＯＳトランジスタがクロスカップリングされていることを特徴とする半導体メモリ素子におけるセンスアンプレイアウト方法。
【請求項２】
前記第１のＭＯＳトランジスタは、前記第１のビットラインに第１のゲートコンタクトを形成し、前記第１のビットバーラインに第１のドレインコンタクトを形成し、前記第１のビットラインと前記第１のビットバーラインとの間に形成した接地ラインＶｓｓに第１のソースコンタクトを形成したことを特徴とする請求項１記載の半導体メモリ素子におけるセンスアンプレイアウト方法。
【請求項３】
前記第２のＭＯＳトランジスタは、前記第１のビットラインに第２のドレインコンタクトを形成し、前記第１のビットバーラインに第２のゲートコンタクトを形成し、前記第１のビットラインと前記ビットバーラインとの間に形成した接地ラインＶｓｓに第２のソースコンタクトを形成することを特徴とする請求項１記載の半導体メモリ素子におけるセンスアンプレイアウト方法。
【請求項４】
前記第３のＭＯＳトランジスタは、前記第２のビットバーラインに第３のドレインコンタクトを形成し、前記第２のビットラインに第３のゲートコンタクトを形成し、前記第２のビットラインと前記第２のビットバーラインとの間に形成した接地ラインＶｓｓに第３のソースコンタクトを形成することを特徴とする請求項１記載の半導体メモリ素子におけるセンスアンプレイアウト方法。
【請求項５】
前記第４のＭＯＳトランジスタは、前記第２のビットラインに第４のドレインコンタクトを形成し、前記第２のビットバーラインに第４のゲートコンタクトを形成し、前記第２のビットラインと前記第２のビットバーラインとの間に形成した接地ラインＶｓｓに第４のソースコンタクトを形成することを特徴とする請求項１記載の半導体メモリ素子におけるセンスアンプレイアウト方法。
【請求項６】
センスアンプを有する半導体メモリ素子において、
第１のビットライン及び第１のビットバーラインからなる第１のビットライン対、並びに、第２のビットライン及び第２のビットバーラインからなる第２のビットライン対と、
ここで、前記第１のビットライン、第１のビットバーライン、第２のビットライン、及び第２のビットバーラインは、互いに平行に、この順に並ぶように配置され、
前記第１及び第２のビットライン対の設けられた領域の下方に、前記第１及び第２のビットライン対の長さ方向に沿って１個づつ４個配置された第１ないし第４の、前記センスアンプを構成するセンスアンプ用ＭＯＳトランジスタとを備え、
ここで、前記センスアンプ用のＭＯＳトランジスタの各々のゲートはリング状、又は、矩形状を有する形状を有し、
かつ各々のゲート上には、層間絶縁膜を介して前記第１及び第２のビットライン対が配置され、
前記第１及び第２のＭＯＳトランジスタがクロスカップリングされ、前記第３及び第４のＭＯＳトランジスタがクロスカップリングされていることを特徴とするセンスアンプを有する半導体メモリ素子。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体メモリ素子におけるセンスアンプレイアウト方法に関し、特にセンスアンプのＮＭＯＳトランジスタ部分のレイアウト（ｌａｙｏｕｔ）構造に関する。
【０００２】
【従来の技術】
半導体メモリ素子のセンスアンプは、ＰＭＯＳトランジスタを用いたプルアップ素子とＮＭＯＳトランジスタを用いたプルダウン素子とからなり、ビットラインＢＬとビットバーライン／ＢＬに載置されるデータ電圧を増幅してデータバスに出力する。
このような半導体メモリ素子のセンスアンプの回路を図１に示している。
【０００３】
図１に示す半導体メモリ素子のセンスアンプは、ビットバーライン／ＢＬ０とビットラインＢＬ０のデータをセンシングする第１のセンスアンプ部１０と、ビットバーライン／ＢＬ１とビットラインＢＬ１のデータをセンシングする第２のセンスアンプ部２０を例として示している。
第１のセンスアンプ部１０では、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とが電源電圧ＶＤＤと接地Ｖｓｓ間に直列連結され、別のＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とが電源電圧ＶＤＤと接地Ｖｓｓとの間に直列連結される。
【０００４】
前述のＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１の場合、各々のドレインはビットバーライン／ＢＬ０に連結し、各々のゲートはビットラインＢＬ０に連結している。後述のＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２の場合には、各々のドレインがビットラインＢＬ０に連結し、各々のゲートはビットバーライン／ＢＬ０に連結している。
【０００５】
第２のセンスアンプ部２０は、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とを電源電圧ＶＤＤと接地Ｖｓｓとの間に直列連結し、別のＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４とを電源電圧ＶＤＤと接地Ｖｓｓとの間に直列連結している。
【０００６】
前述のＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３の場合、各々のドレインはビットバーライン／ＢＬ１に連結し、各々のゲートはビットラインＢＬ１に連結している。後述のＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４の場合には、各々のドレインがビットラインＢＬ１に連結し、各々のゲートはビットバーライン／ＢＬ１に連結している。
【０００７】
ビットラインＢＬ０とビットバーライン／ＢＬ０、ビットラインＢＬ１とビットバーライン／ＢＬ１の初期状態では、半電源電圧（１／２ＶＤＤ）にプリチャージされた状態で、メモリセルから出力されるデータ信号の電圧レベルにより電圧が多少上昇するか、または、プリチャージ電圧をそのまま保持する。
【０００８】
データ信号の電圧によりビットラインが上昇する時の電圧上昇幅は動作速度とセルキャパシタのサイズにより非常に小さい。従って、半導体メモリ素子のセンスアンプは非常に良好な感度を有していなければならない。
【０００９】
図２は、図１に示す第１及び第２のセンスアンプ部１０、２０のＮＭＯＳトランジスタ部３０の従来のレイアウトを示す図面である。
図示のように、ビットラインＢＬ０とビットバーライン／ＢＬ０、ビットラインＢＬ１とビットバーライン／ＢＬ１とが図面を基準にして縦方向に所定間隔を置いて平行に形成される。
【００１０】
垂直に平行に形成されたビットラインＢＬ０とビットバーライン／ＢＬ０の上部には前記センスアンプ部１０のＮＭＯＳトランジスタＮ１の形成領域４０を形成し、その下部には前記第１のセンスアンプ部１０のＮＭＯＳトランジスタＮ２の形成領域４２を形成している。そして、垂直に平行に形成されたビットラインＢＬ１とビットバーライン／ＢＬ１の上部には前記第２のセンスアンプ部２０のＮＭＯＳトランジスタＮ３の形成領域４４を形成し、その下部には前記第２のセンスアンプ部２０のＮＭＯＳトランジスタＮ４の形成領域４６を形成している。
【００１１】
一方、接地ラインＶｓｓは、前記第１のセンスアンプ部１０のＮＭＯＳトランジスタＮ１の形成領域４０の場合、前記ビットラインＢＬ０の左側に形成し、前記第２のセンスアンプ部２０のＮＭＯＳトランジスタＮ３の形成領域４４の場合、ビットバーライン／ＢＬ１の右側に垂直に形成し、また、前記第１のセンスアンプ部１０のＮＭＯＳトランジスタＮ２の形成領域４２と前記第２のセンスアンプ部２０のＮＭＯＳトランジスタＮ４の形成領域４６の場合、ビットバーライン／ＢＬ０とビットラインＢＬ１との間に接地ラインＶｓｓを形成している。
【００１２】
第１のセンスアンプ部１０のＮＭＯＳトランジスタＮ１の形成領域４０には、図面を基準にして、垂直に形成したビットラインＢＬ０に第１のゲートコンタクトＧ１を形成し、前記ビットラインＢＬ０と所定の間隔を置いて、図面を基準にして垂直に形成されたビットバーライン／ＢＬ０に第１のドレインコンタクトＤ１を形成し、前記ビットラインＢＬ０の左側に垂直に形成した接地ラインＶｓｓに第１のソースコンタクトＳ１を形成している。
【００１３】
第１のセンスアンプ部１０のＮＭＯＳトランジスタＮ２の形成領域４２には、図面を基準にして、垂直に形成したビットラインＢＬ０に第２のドレインコンタクトＤ２を形成し、前記ビットラインＢＬ０と所定の間隔を置いて、図面を基準にして垂直に形成したビットバーライン／ＢＬ０に第２のゲートコンタクトＧ２を形成し、前記ビットラインＢＬ０と前記ビットバーライン／ＢＬ０との間に垂直に形成した接地ラインＶｓｓに第２のソースコンタクトＳ１を形成している。
【００１４】
第２のセンスアンプ部２０のＮＭＯＳトランジスタＮ３の形成領域４４には、図面を基準にして、垂直に形成したビットラインＢＬ１に第３のドレインコンタクトＤ３を形成し、前記ビットラインＢＬ１と所定の間隔を置いて、図面を基準にして垂直に形成したビットバーライン／ＢＬ１に第３のゲートコンタクトＧ３を形成し、前記ビットバーライン／ＢＬ１の右側に垂直に形成した接地ラインＶｓｓに第３のソースコンタクトＳ３を形成している。
【００１５】
第２のセンスアンプ部２０のＮＭＯＳトランジスタＮ４の形成領域４６には、図面を基準にして、垂直に形成したビットラインＢＬ１に第４のゲートコンタクトＧ４を形成し、ビットラインＢＬ１と所定の間隔を置いて、図面を基準にして垂直に形成したビットバーライン／ＢＬ１に第４のドレインコンタクトＤ４を形成し、前記ビットラインＢＬ０とビットバーライン／ＢＬ０との間に垂直に形成した接地ラインＶｓｓに第４のソースコンタクトＳ４を形成している。
【００１６】
図３は、図２に示しているレイアウトのＩＩ−ＩＩの断面図である。図３の断面図を見ると、シリコン基板５１にｐ型活性領域５２が形成され、この活性領域５２内に３つのｎ＋不純物領域５３、５４、５５を形成している。
【００１７】
活性領域５２の上で、第１の不純物領域５３と第２の不純物領域５４との間に第１のゲート５６を形成し、第２の不純物領域５４と第３の不純物領域５５との間に第２のゲート５７を形成している。そして、前記第１及び第２のゲート５６、５７が形成された全体構造物の上に層間絶縁膜５８を形成し、第１乃至第３の不純物領域５３、５４、５５の一部が露出するように、コンタクトホール（図示していない）が形成される。また、前記コンタクトホールの内部及び全体構造物上に形成した導電性物質が所定部分パターニングされて第１乃至第３の導電ライン５９、６０、６１を形成している。
【００１８】
【発明が解決しようとする課題】
従来のセンスアンプレイアウト方法は、図２に示すように、１つのビットラインピッチ（Ｌ）に１つのＮＭＯＳトランジスタが上下に各々配置している。このような構造を有する従来のセンスアンプレイアウト構造は、１つのビットラインピッチ（Ｌ）に１つのＮＭＯＳトランジスタが構成されるので、センスアンプのレイアウト面積を増加させ、工程マージンを減少させている。また、配線面積が足りないためにゲート配線を使用することになるので、センスアンプがゲート配線抵抗に影響を受けることになり、動作速度が下がったり、誤動作を起こすなどの問題があった。
【００１９】
従って、本発明は、前記の問題を解決するためのもので、センスアンプのレイアウト面積を減らし、工程マージンを増加させる半導体メモリ素子のセンスアンプレイアウト方法を提供することを目的とする。また、本発明の別の目的は、配線面積を増加させるようなゲート配線の必要がない半導体メモリ素子のセンスアンプレイアウト方法を提供することにある。
【００２０】
【課題を解決するための手段】
前記目的を達成するため、半導体メモリ素子におけるセンスアンプをレイアウトする方法を開示する。
先ず、第１のビットライン、第１のビットバーライン、第２のビットライン、及び第２のビットバーラインを互いに平行に、この順に並ぶように配置する。
前記第１及び第２のビットラインは、前記第１及び第２のビットバーラインと、それぞれ第１及び第２のビットライン対をなす。
次に、前記第１及び第２のビットライン対の設けられた領域の下方に、前記センスアンプを構成する第１ないし第４のＭＯＳトランジスタを、各々、前記第１及び第２のビットライン対の長さ方向に沿って１個づつ４個配置する。
前記センスアンプ用ＭＯＳトランジスタの各々のゲートはリング状、又は、矩形状を有する形状を有する。
【００２１】
かつ各々のゲート上には、層間絶縁膜を介して前記第１及び第２のビットライン対が配置され、
前記第１及び第２のＭＯＳトランジスタがクロスカップリングされ、前記第３及び第４のＭＯＳトランジスタがクロスカップリングされている。
【００２２】
第１のＭＯＳトランジスタには、第１のビットラインに第１のゲートコンタクトを形成し、第１のビットバーラインに第１のドレインコンタクトを形成し、第１のビットラインと第１のビットバーラインとの間に形成した接地ラインＶｓｓに第１のソースコンタクトを形成する。第２のＭＯＳトランジスタには、第１のビットラインに第２のドレインコンタクトを形成し、第１のビットバーラインに第２のゲートコンタクトを形成し、第１のビットラインとビットバーラインとの間に形成した接地ラインＶｓｓに第２のソースコンタクトを形成している。第３のＭＯＳトランジスタには、第２のビットラインに第３のゲートコンタクトを形成し、第２のビットバーラインに第３のドレインコンタクトを形成し、第２のビットラインと第２のビットバーラインとの間に形成した接地ラインＶｓｓに第３のソースコンタクトを形成している。第４のＭＯＳトランジスタには、第２のビットラインに第４のドレインコンタクトを形成し、第２のビットバーラインに第４のゲートコンタクトを形成し、第２のビットラインと第２のビットバーラインとの間に垂直に形成した接地ラインＶｓｓに第４のソースコンタクトを形成している。
【００２３】
従来のセンスアンプのレイアウト方法では、１つのビットラインの上に１つのＮＭＯＳトランジスタを具現したが、上述したように、本発明によって複数のビットラインの長さ方向に２個ずつまとめて交互に配置するように、１つのＮＭＯＳ  トランジスタをレイアウトすると、センスアンプ構成用ＭＯＳのピッチがＮ倍になって、工程マージンがよくなる。また、従来のものはゲートの配線抵抗がセンスアンプの動作に影向を与えて、センスアンプの動作特性が良くないが、本発明によると、配線面積が増加するためにゲート配線を使用する必要がなくなって、センスアンプの動作特性がよくなる効果がある。また、本発明によると、従来のライン状のゲートの代わりにリング状、または、矩形状のゲートを使用して、センスアンプをレイアウトするために必要な面積を低減することができる。また、本発明によると、ビットラインのピッチが小さくなってもセンスアンプをレイアウトすることができる。従って、半導体メモリ素子の集積度が大きくなっても、センスアンプを容易にレイアウトすることができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照しながら詳細に説明する。図面において，同一機能を有する構成要素には同一の符号を付し、その説明を省略する。
【００２５】
図４は、図１に示すセンスアンプのＮＭＯＳトランジスタ部３０の本発明にかかるレイアウトを示す図面である。図４に示すようにビットラインＢＬ０とビットバーライン／ＢＬ０、ビットラインＢＬ１とビットバーライン／ＢＬ１とが図面を基準にして、縦方向に所定の間隔を置いて平行に形成している。ここで、ビットラインＢＬ０とビットバーライン／ＢＬ０、ビットラインＢＬ１とビットバーライン／ＢＬ１、即ち２対のビットラインとビットバーラインを配置した横（または、幅方向）の長さをＤ（ピッチ）とすれば、Ｄは図２に示している従来のビットラインピッチ（Ｌ）の２倍である。
【００２６】
ピッチＤを有するビットラインＢＬ０とビットバーライン／ＢＬ０、ビットラインＢＬ１とビットバーライン／ＢＬ１の上部には、図１に示している第２のセンスアンプ部２０のＮＭＯＳトランジスタＮ３を配置し（４００）、その下部には第２のセンスアンプ部２０のＮＭＯＳトランジスタＮ４を配置している（５００）。そして、第２のセンスアンプ部２０のＮＭＯＳトランジスタＮ４が配置（５００）されたレイアウトの直下には第１のセンスアンプ部１０のＮＭＯＳトランジスタＮ１が配置され（２００）、その下方には第１のセンスアンプ部１０のＮＭＯＳトランジスタＮ２を配置している（３００）。
【００２７】
第１及び第２のセンスアンプ部１０、２０のＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４は、１つのリング（Ｒｉｎｇ）状を有するゲートを各々備え、リング状のゲートはピッチＤを有するビットラインＢＬ０とビットバーライン／ＢＬ０、ビットラインＢＬ１とビットバーライン／ＢＬ１とで上下に２つずつ２対を備える。
【００２８】
次に、図４を参照して、本発明にかかるセンスアンプレイアウトについて詳細に説明する。
先ず、第２のセンスアンプ部２０のＮＭＯＳトランジスタＮ３の形成領域（４００）には、図面を基準にして、垂直に形成されたビットラインＢＬ１にゲートコンタクトＧ１３を形成し、ビットラインＢＬ１と所定の間隔を置いて、図面を基準にして垂直に形成されたビットバーライン／ＢＬ１にドレインコンタクトＤ１３を形成し、ビットラインＢＬ１とビットバーライン／ＢＬ１との間に垂直に形成された接地ラインＶｓｓにソースコンタクトＳ１３が形成される。前記ビットラインＢＬ１に連結されたＮＭＯＳトランジスタＮ３のゲート１２０は、ピッチＤを有するビットラインＢＬ０とビットバーライン／ＢＬ０、ビットラインＢＬ１とビットバーライン／ＢＬ１の全体の上部に方形、または、リング状に形成される。
【００２９】
第２のセンスアンプ部２０のＮＭＯＳトランジスタＮ４の形成領域（５００）には、図面を基準にして、垂直に形成されたビットラインＢＬ１にドレインコンタクトＤ１４が形成され、ビットラインＢＬ１と所定の間隔を置いて、図面を基準にして垂直に形成されたビットバーライン／ＢＬ１に第１のゲートコンタクトＧ１４が形成され、ビットラインＢＬ１とビットバーライン／ＢＬ１との間に垂直に形成された接地ラインＶｓｓにソースコンタクトＳ１４が形成される。ビットバーライン／ＢＬ１に連結された前記ＮＭＯＳトランジスタＮ４のゲート１３０はピッチＤを有するビットラインＢＬ０とビットバーライン／ＢＬ０、ビットラインＢＬ１とビットバーライン／ＢＬ１の全体の上部に方形、または、リング状に形成される。
【００３０】
第１のセンスアンプ部１０のＮＭＯＳトランジスタＮ１の形成領域（２００）には、図面を基準にして、垂直に形成されたビットラインＢＬ０にゲートコンタクトＧ１１が形成され、ビットラインＢＬ０と所定の間隔を置いて、図面を基準にして垂直に形成されたビットバーライン／ＢＬ０に第１のドレインコンタクトＤ１１を形成し、ビットラインＢＬ０とビットバーライン／ＢＬ０との間に垂直に形成した接地ラインＶｓｓにソースコンタクトＳ１１を形成している。ビットラインＢＬ０に連結したＮＭＯＳトランジスタＮ１のゲート１００はピッチＤを有するビットラインＢＬ０とビットバーライン／ＢＬ０、ビットラインＢＬ１とビットバーライン／ＢＬ１の全体の上部に方形状、または、リング状に形成される。
【００３１】
第１のセンスアンプ部１０のＮＭＯＳトランジスタＮ２の形成領域（３００）には、図面を基準にして、垂直に形成したビットラインＢＬ０にドレインコンタクトＤ１２が形成され、ビットラインＢＬ０と所定の間隔を置いて、図面を基準にして垂直に形成したビットバーライン／ＢＬ０にゲートコンタクトＧ１２を形成し、ビットラインＢＬ０とビットバーライン／ＢＬ０との間に垂直に形成した接地ラインＶｓｓにソースコンタクトＳ１２を形成している。ビットラインＢＬ０に連結されたＮＭＯＳトランジスタＮ２のゲート１１０はピッチＤを有するビットラインＢＬ０とビットバーライン／ＢＬ０、ビットラインＢＬ１とビットバーライン／ＢＬ１の全体の上部に方形状、または、リング状に形成される。
【００３２】
センスアンプ部１０、２０のＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４を構成する各々のリング状のゲート１００、１１０、１２０、１３０はドレインとゲートを共有するようにレイアウトされている。
【００３３】
図５は、図４に示しているレイアウトのＩＩＩ−ＩＩＩの断面図である。図５の断面図を見ると、シリコン基板１５１にｐ型活性領域１５２を形成し、この活性領域１５２内に３つのｎ＋不純物領域１５３、１５４、１５５領域が形成される。活性領域１５２上で、第１の不純物領域１５３と第２の不純物領域１５４との間に第１のゲート１５６を形成し、第２の不純物領域１５４と第３の不純物領域１５５との間に第２のゲート１５９を形成している。
【００３４】
そして、第１及び第２のゲート１５６、１５９が形成された全体構造物上に層間絶縁膜１５８を形成し、第２の不純物領域１５４の一部が露出するように、コンタクトホール（図示していない）を形成している。また、コンタクトホールの内部及び全体構造物上に形成された導電性物質が所定部分パターニングされて２つのビットライン対１６０、１６１、１６２、１６３（各各、図４のＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１に相当する）を形成している。
【００３５】
なお、本発明の望ましい実施の形態等は、例示の目的のため、開示されたもので、当業者であれば、本発明の技術範囲内で多様の修正、変更、付加等が可能であり、このような修正、変更は、特許請求範囲に属することとみなさなければならない。前述の実施の形態が主として半導体メモリ素子におけるセンスアンプをレイアウトする方法に関するものであるが、同一の特徴を有するセンスアンプレイアウト方法により形成された半導体メモリ素子も本発明の範囲に含まれる。
【００３６】
【発明の効果】
従来のセンスアンプのレイアウト方法では、１つのビットラインの上に１つのＮＭＯＳ  トランジスタを具現したが、上述したように、本発明によって複数のビットラインの長さ方向に２つずつまとめて交互に配置する形で、１つのＮＭＯＳ  トランジスタをレイアウトすると、センスアンプ構成用ＭＯＳのピッチがＮ倍になって、工程マージンがよくなる。また、従来はゲートの配線抵抗がセンスアンプの動作に影向を与えて、センスアンプの動作特性が良くなかったものが、本発明によると、配線面積が増加し、ゲート配線を使用する必要がなくなって、センスアンプの動作特性がよくなる効果がある。
また、本発明によると、従来のライン状のゲートの代わりにリング状、または、矩形状のゲートを使用して、センスアンプをレイアウトするために必要な面積を低減することができる。
また、本発明によると、ビットラインのピッチが小さくなってもセンスアンプをレイアウトすることができる。従って、半導体メモリ素子の集積度が大きくなっても、センスアンプを容易にレイアウトすることができる。
【図面の簡単な説明】
【図１】一般の半導体メモリ素子のセンスアンプ構造を示す回路図である。
【図２】図１に示しているセンスアンプのＮＭＯＳトランジスタ部分の従来のレイアウトを示す図面である。
【図３】図２に示しているレイアウトのＩＩ−ＩＩの断面図である。
【図４】図１に示しているセンスアンプのＮＭＯＳトランジスタ部分の本発明にかかるレイアウトを示す図面である。
【図５】図４に示しているレイアウトのＩＩＩ−ＩＩＩの断面図である。
【符号の説明】
ＢＬ０、ＢＬ１    ビットライン
／ＢＬ０、／ＢＬ１    ビットバーライン
Ｐ１〜Ｐ４    ＰＭＯＳトランジスタ
Ｎ１〜Ｎ４    ＮＭＯＳトランジスタ
１０        第１のセンスアンプ部
２０        第２のセンスアンプ部
３０        ＮＭＯＳトランジスタ部
２００      ＮＭＯＳトランジスタＮ１の形成領域部
３００      ＮＭＯＳトランジスタＮ２の形成領域部
４００      ＮＭＯＳトランジスタＮ３の形成領域部
５００      ＮＭＯＳトランジスタＮ４の形成領域部
１００、１１０、１２０、１３０    リング状のゲート
Ｇ１１〜Ｇ１４    ゲートコンタクト
Ｄ１１〜Ｄ１４    ドレインコンタクト
Ｓ１１〜Ｓ１１    ソースコンタクト
５１、１５１    基板
５２、１５２    ｐ型活性領域
５８、１５８    層間絶縁膜
５３〜５５、１５３〜１５５    ｎ＋不純物領域
５６、５７、１５６、１５７    ゲート
【図１】
0004159018.tif 000002
【図２】
0004159018.tif 000003
【図３】
0004159018.tif 000004
【図４】
0004159018.tif 000005
【図５】
0004159018.tif 000006