(57)【特許請求の範囲】
【請求項１】
表示部に画像データに応じた駆動信号を供給する液晶駆動回路、この液晶駆動回路にそれぞれ位相が異なるとともに上記位相が時間的に変化する複数の画像データを並列に供給する制御部、この制御部から並列に供給される複数の画像データを上記液晶駆動回路が異なるタイミングでラッチするよう形成され、上記複数の画像データの位相にそれぞれ応じたタイミングを有する複数のラッチ制御信号を供給するラッチ制御回路を備えたことを特徴とする液晶表示装置。
【請求項２】
複数の画像データは、位相の異なる複数のブロックに分けられ、ブロック毎に異なるタイミングでラッチされることを特徴とする請求項１記載の液晶表示装置。
【請求項３】
ラッチ制御回路は、液晶駆動回路に設けられていることを特徴とする請求項１または請求項２記載の液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、コンピュータの表示画面などに用いられる液晶表示装置に関し、特に液晶駆動回路に関するものである。
【０００２】
【従来の技術】
高解像度や多階調の液晶表示装置を実現するには、多くの画像データを高速に液晶表示装置に伝送する必要がある。
図７は、従来の液晶表示装置を示す概略構成図である。
図７において、１はタイミングコントローラ２を搭載した制御回路基板、３はタイミングコントローラ２からの画像データを伝えるバス基板、４はバス基板３を介してタイミングコントローラ２からの画像データを受信する液晶駆動回路である。５は液晶駆動回路４から信号を供給されるマトリクス状の画素を有するマトリクス型表示部である。
図８は、従来の液晶表示装置の液晶駆動回路を示す概略構成図で、その構成は後述する。
【０００３】
従来は図７に示すように、複数の画像データが、パラレルに制御回路基板１のタイミングコントローラ２からバス基板３を介して液晶駆動回路４に供給され、液晶駆動回路４内で各画素に対応したデータをラッチしてマトリクス型表示部５に信号を供給している。例えば６４階調の液晶表示装置の場合、ＲＧＢ各６ｂｉｔで１８本のデータをパラレルに配線し伝送している。また、ＸＧＡ（Ｅｘｔｅｎｄｅｄ  Ｇｒａｐｈｉｃｓ  Ａｒｒａｙ）などの高解像度の液晶表示装置では、画像データ量が多く信号が高速になるため、奇数列と偶数列に分け、さらにこれらをパラレル伝送するものもある。この場合、６４階調を出すには３６本のデータをパラレルに配線し伝送している。
【０００４】
液晶駆動回路４は、例えば図８に示すように、シフトレジスタ６とラッチ回路／データレジスタ７、レベルシフタ８、Ｄ／Ａコンバータ９、出力バッファ１０などで構成される。パラレルに入力された複数のデータは、シフトレジスタ６で所定のラインに振り分けられ、ラッチ回路で或るタイミングでラッチされ、データレジスタにデータが書き込まれる。このとき、ＲＧＢ各複数ビットのデータは同じタイミングでラッチされ、そのデータに基づいてレベルシフタ８、Ｄ／Ａコンバータ９、出力バッファ１０を介してマトリクス型表示部５に信号が出力される。
【０００５】
【発明が解決しようとする課題】
多くのデータが同じタイミングでパラレルに伝送された場合、バス基板３内で発生する遅延によって、液晶駆動回路４への入力に位相差が生じるため、同じタイミングでラッチするとタイミングエラーが発生する場合がある。また、信号線からの放射（不要輻射）や同時スイッチングによる電源、グランドからの放射が多くなり、ＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）が問題となるため、放射を低減するために、タイミングコントローラ２から複数の画像データを異なる位相で出力することが考えられるが、信号を受ける液晶駆動回路４では同じタイミングで画像データをラッチするため、全てのデータに対してセットアップタイムやホールドタイムを確保できなくなる。
【０００６】
この発明は、上記のような課題を解決するためになされたもので、バス基板内で生じた遅延を吸収して、タイミングエラーの発生を防ぎ、液晶駆動回路で全ての画像データに対してセットアップタイムやホールドタイムを十分確保でき、信号線や電源、グランドからの放射を低減することができる液晶表示装置を得ることを目的にしている。
【０００７】
【課題を解決するための手段】
この発明に係わる液晶表示装置においては、表示部に画像データに応じた駆動信号を供給する液晶駆動回路、この液晶駆動回路にそれぞれ位相が異なるとともに位相が時間的に変化する複数の画像データを並列に供給する制御部、この制御部から並列に供給される複数の画像データを液晶駆動回路が異なるタイミングでラッチするよう形成され、複数の画像データの位相にそれぞれ応じたタイミングを有する複数のラッチ制御信号を供給するラッチ制御回路を備えたものである。
【０００８】
また、複数の画像データは、位相の異なる複数のブロックに分けられ、ブロック毎に異なるタイミングでラッチされるものである。
【０００９】
また、ラッチ制御回路は、液晶駆動回路に設けられているものである。
【００１０】
【発明の実施の形態】
以下、この発明の一実施の形態を図について説明する。
実施の形態１．
図１は、この発明の実施の形態１による液晶表示装置を示す概略構成図である。
図において、１は、制御部であるタイミングコントローラ２を搭載した制御回路基板、３はタイミングコントローラ２からの画像データを伝えるバス基板、４はバス基板３を介してタイミングコントローラ２からの画像データを受信する液晶駆動回路である。５は液晶駆動回路４から信号を供給されるマトリクス状の画素を有するマトリクス型表示部である。
１２は制御回路基板１に設けられたラッチコントロール回路で、タイミングコントローラ２と接続されて信号を送られ、液晶駆動回路４の画像データをラッチするタイミング信号であるラッチ制御信号を作り、複数の画像データを異なるタイミングでラッチさせる。
図２は、この発明の実施の形態１による液晶表示装置の信号を示す概略タイミングチャート図である。
【００１１】
タイミングコントローラ２は、複数の画像データ信号をバス基板３を介して液晶駆動回路４に供給し、液晶駆動回路４では、各画素に対応した画像データをラッチしてマトリクス型表示部５に信号を供給する。ここで、制御回路基板１に設けたラッチコントロール回路１２により、液晶駆動回路４のデータをラッチするラッチ制御信号を作り、複数の画像データを異なるタイミングでラッチさせる。なお、図１では、制御回路基板１にラッチコントロール回路１２を設けた例を示したが、バス基板３やタイミングコントローラ２などにラッチコントロール回路１２を設けても良い。
これにより、例えば、複数のデータＡ、Ｂ、Ｃの位相に対応して、それぞれ異なる位相のラッチ制御信号Ａ、Ｂ、Ｃを伝送し、液晶駆動回路４ではそれぞれに応じたタイミングでデータをラッチする。
【００１２】
実施の形態２．
図３は、この発明の実施の形態２による液晶表示装置の信号を示す概略タイミングチャート図である。
ラッチコントロール回路１２は位相の異なる複数のブロックに分けられた複数の画像データＲ０〜Ｒ５、Ｇ０〜Ｇ５、Ｂ０〜Ｂ５に対し、異なるブロックに応じてラッチ制御信号Ａ、Ｂ、Ｃを伝送し、それぞれに適した位相差のタイミングで画像データをラッチする。
【００１３】
実施の形態３．
図４は、この発明の実施の形態３による液晶表示装置の信号を示す概略タイミングチャート図である。
ラッチコントロール回路１２は、時間的に変化する位相の異なる複数の画像データＡ、Ｂ、Ｃに対して、ラッチ制御信号Ａ、Ｂ、Ｃを画像データの位相の変化に応じて最適の位相差のタイミングとなるように時間的に変化させて伝送し、それぞれに適した位相差のタイミングでデータをラッチする。
【００１４】
実施の形態４．
図５は、この発明の実施の形態４による液晶表示装置の液晶駆動回路を示す概略構成図である。
図において、６〜１０は図８におけるものと同一のものである。
実施の形態４では、クロック発生回路（図示せず）によって発生された位相の異なるクロックＣＬＫが、ラッチ回路／データレジスタ７に入力している。位相の異なる複数の画像データを、位相の異なる複数のクロックを使うことで、１つのラッチ制御信号を用いて、各クロックに応じた異なるタイミングでデータをラッチする。
【００１５】
実施の形態５．
図６は、この発明の実施の形態５による液晶表示装置の液晶駆動回路を示す概略構成図である。
図において、６〜１０は図８におけるものと同一のものである。
実施の形態５では、位相の異なる複数の画像データを異なるタイミングでラッチするために、液晶駆動回路４の内部にラッチのタイミングを変える機能であるラッチコントロール回路１２を設けたものである。
【００１６】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
表示部に画像データに応じた駆動信号を供給する液晶駆動回路、この液晶駆動回路にそれぞれ位相が異なるとともに位相が時間的に変化する複数の画像データを並列に供給する制御部、この制御部から並列に供給される複数の画像データを液晶駆動回路が異なるタイミングでラッチするよう形成され、複数の画像データの位相にそれぞれ応じたタイミングを有する複数のラッチ制御信号を供給するラッチ制御回路を備えたので、時間的に変化する画像データに対しても、適したタイミングでラッチすることができるとともに、画像データの遅延のために発生するタイミングエラーを防ぎ、液晶駆動回路で全ての画像データに対してセットアップタイムやホールドタイムを十分確保でき、配線からの放射を低減することができる。
【００１７】
また、複数の画像データは、位相の異なる複数のブロックに分けられ、ブロック毎に異なるタイミングでラッチされるので、ブロック毎に適した位相差でラッチすることができる。
【００１８】
また、ラッチ制御回路は、液晶駆動回路に設けられているので、画像データの遅延を最適に吸収できる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による液晶表示装置を示す概略構成図である。
【図２】  この発明の実施の形態１による液晶表示装置の信号を示す概略タイミングチャート図である。
【図３】  この発明の実施の形態２による液晶表示装置の信号を示す概略タイミングチャート図である。
【図４】  この発明の実施の形態３による液晶表示装置の信号を示す概略タイミングチャート図である。
【図５】  この発明の実施の形態４による液晶表示装置の液晶駆動回路を示す概略構成図である。
【図６】  この発明の実施の形態５による液晶表示装置の液晶駆動回路を示す概略構成図である。
【図７】  従来の液晶表示装置を示す概略構成図である。
【図８】  従来の液晶表示装置の液晶駆動回路を示す概略構成図である。
【符号の説明】
１  制御回路基板、  ２  タイミングコントローラ、  ３  バス基板、
４  液晶駆動回路、  ５  マトリクス型表示部、  ６  シフトレジスタ、
７  ラッチ回路／データレジスタ、  ８  レベルシフタ、
９  Ｄ／Ａコンバータ、  １０  出力バッファ、
１２  ラッチコントロール回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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