(57)【特許請求の範囲】
【請求項１】
１次元状に配列された複数の光電変換部であって、各々が入射光に応じた信号電荷を生成して蓄積する複数の光電変換部と、
前記複数の光電変換部に対応して設けられた複数の増幅部であって、各々が、制御領域を有し該制御領域の電荷に応じた信号出力を生ずる複数の増幅部と、
前記複数の光電変換部に対応して設けられた複数の転送部であって、前記複数の光電変換部でそれぞれ生成されて蓄積された信号電荷を前記複数の増幅部の前記制御領域にそれぞれ転送する複数の転送部と、
配線と、
前記複数の増幅部に対応して設けられた複数の半導体領域と、
前記複数の半導体領域と前記複数の増幅部の前記制御領域との間の電気的な接続及び遮断を制御する複数のスイッチング素子であって、各々が、前記複数の半導体領域のいずれかと前記複数の増幅部のいずれかの前記制御領域とをそれぞれ主電極領域とする複数のスイッチング素子と、
を備え、
前記複数の半導体領域のうちの少なくとも１つの半導体領域は、入射光に応じた信号電荷を生成するように形成され、
前記複数のスイッチング素子が導通状態にある場合には、前記複数の増幅部の前記制御領域及び前記少なくとも１つの半導体領域が前記配線に対して電気的接続された状態となり、前記複数のスイッチング素子が遮断状態にある場合には、前記複数の増幅部の前記制御領域が前記配線に対して電気的に遮断された状態となる、
ことを特徴とする固体撮像装置。
【請求項２】
前記少なくとも１つの半導体領域は、直接的には前記配線に対して電気的に接続されておらず、前記複数のスイッチング素子の導通及び遮断の状態に依存して、前記少なくとも１つの半導体領域の前記配線に対する電気的な接続及び遮断の状態が定まることを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記少なくとも１つの半導体領域は、直接的に前記配線に対して電気的に接続され、前記複数のスイッチング素子の導通及び遮断の状態と無関係に、常に前記配線に対して電気的に接続されていることを特徴とする請求項１記載の固体撮像装置。
【請求項４】
前記配線に、前記複数の増幅部の前記制御領域の電荷を排出させるとともに当該制御領域の電位を制御するための駆動信号が供給される状態と、前記配線から当該配線に現れた信号を出力させる状態とを、切り替える切替手段を備えたことを特徴とする請求項１乃至３のいずれかに記載の固体撮像装置。
【請求項５】
前記増幅部の制御領域と前記半導体領域とが、前記複数の光電変換部が並んだ方向に隣り合って交互に配置されたことを特徴とする請求項１乃至４のいずれかに記載の固体撮像装置。
【請求項６】
２次元状に配列された複数の光電変換部であって、各々が入射光に応じた信号電荷を生成して蓄積する複数の光電変換部と、
前記複数の光電変換部に対応して設けられた複数の増幅部であって、各々が、制御領域を有し該制御領域の電荷に応じた信号出力を生ずる複数の増幅部と、
前記複数の光電変換部に対応して設けられた複数の転送部であって、前記複数の光電変換部でそれぞれ生成されて蓄積された信号電荷を前記複数の増幅部の前記制御領域にそれぞれ転送する複数の転送部と、
各々が前記複数の光電変換部の行毎に設けられた複数の配線と、
前記複数の増幅部に対応して設けられた複数の半導体領域と、
前記複数の光電変換部の行毎に設けられ、当該行に対応する前記複数の半導体領域と当該行に対応する前記複数の増幅部の前記制御領域との間の電気的な接続及び遮断を制御する複数のスイッチング素子であって、各々が、当該行に対応する前記複数の半導体領域のいずれかと当該行に対応する前記複数の増幅部のいずれかの前記制御領域とをそれぞれ主電極領域とする複数のスイッチング素子と、
を備え、
前記複数の半導体領域の全体のうちの少なくとも１つの半導体領域は、入射光に応じた信号電荷を生成するように形成され、
前記複数の光電変換部の行毎に、当該行に対応する前記複数のスイッチング素子が導通状態にある場合には、当該行に対応する前記複数の増幅部の前記制御領域が当該行に対応する前記配線に対して電気的に接続された状態となるとともに、当該行に対応する前記複数のスイッチング素子が遮断状態にある場合には、当該行に対応する前記複数の増幅部の前記制御領域が当該行に対応する前記配線に対して電気的に遮断された状態となり、
前記複数の光電変換部の行のうち前記少なくとも１つの半導体領域が関連する各行については、当該行に対応する前記複数のスイッチング素子が導通状態にある場合には、前記少なくとも１つの半導体領域が当該行に対応する前記配線に対して電気的に接続された状態となる、
ことを特徴とする固体撮像装置。
【請求項７】
前記複数の光電変換部の行のうち前記少なくとも１つの半導体領域が関連する各行については、前記少なくとも１つの半導体領域は、直接的には当該行に対応する前記配線に対して電気的に接続されておらず、当該行に対応する前記複数のスイッチング素子の導通及び遮断の状態に依存して、前記少なくとも１つの半導体領域の当該行に対応する前記配線に対する電気的な接続及び遮断の状態が定まることを特徴とする請求項６記載の固体撮像装置。
【請求項８】
前記複数の光電変換部の行のうち前記少なくとも１つの半導体領域が関連する各行については、前記少なくとも１つの半導体領域は、直接的に当該行に対応する前記配線に対して電気的に接続され、当該行に対応する前記複数のスイッチング素子の導通及び遮断の状態と無関係に、常に当該行に対応する前記配線に対して電気的に接続されていることを特徴とする請求項６記載の固体撮像装置。
【請求項９】
前記複数の光電変換部の行のうち前記少なくとも１つの半導体領域が関連する各行については、当該行に対応する前記配線に、当該行に対応する前記複数の増幅部の前記制御領域の電荷を排出させるとともに当該制御領域の電位を制御するための駆動信号が供給される状態と、当該行に対応する前記配線から当該配線に現れた信号を出力させる状態とを、切り替える切替手段を備えたことを特徴とする請求項６乃至８のいずれかに記載の固体撮像装置。
【請求項１０】
前記複数の光電変換部の行毎に、当該行に対応する前記増幅部の制御領域と当該行に対応する前記半導体領域とが、当該行の方向に隣り合って交互に配置されたことを特徴とする請求項６乃至９のいずれかに記載の固体撮像装置。
【請求項１１】
前記複数のスイッチング素子の各々が、絶縁ゲート型トランジスタであることを特徴とする請求項１乃至１０のいずれかに記載の固体撮像装置。
【請求項１２】
前記少なくとも１つの半導体領域に対して当該半導体領域とは反対導電型の半導体領域が積層され、これらの半導体領域によってフォトダイオードが構成されたことを特徴とする請求項１乃至１１のいずれかに記載の固体撮像装置。
【請求項１３】
前記少なくとも１つの半導体領域及び前記複数の光電変換部以外の領域を遮光する遮光手段を備えたことを特徴とする請求項１乃至１２のいずれかに記載の固体撮像装置。
【請求項１４】
前記遮光手段が前記配線で兼用されたことを特徴とする請求項１３記載の固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体撮像装置に関し、特に、入射光量をモニタすることができる増幅型固体撮像装置に関するものである。
【０００２】
【従来の技術】
入射光に応じて光電変換部で生成・蓄積された信号電荷が転送部を介して増幅部に転送され、該増幅部から入射光に応じた電気信号が出力される増幅型固体撮像装置として、例えば、特開平８−２９３５９１号公報や、石田他の「１６０万画素増幅型イメージセンサＢＣＡＳＴの開発」と題する論文（映像メディア学会誌Ｖｏｌ．５１，Ｎｏ．２，ｐｐ．２１１〜２１８（１９９７））に開示された固体撮像装置がある。この種の固体撮像装置では、光電変換部であるフォトダイオード以外の領域は素子上に形成された遮光膜により遮光されており、所定の露光時間内に光電変換部に入射した光に関する情報のみを素子外部へ出力する。
【０００３】
この種の従来の固体撮像装置の一例について、図１９及び図２０を参照して説明する。
【０００４】
図１９は従来の固体撮像装置の単位画素を模式的に示す図であり、図１９（ａ）はその概略平面図、図１９（ｂ）は図１９（ａ）中のＸ１９−Ｘ２０線に沿った概略断面図、図１９（ｃ）は図１９（ａ）中のＹ１９−Ｙ２０線に沿った概略断面図である。
【０００５】
この従来の固体撮像装置は、図１９に示す単位画素が２次元マトリクス（ｍ×ｎ）に配列された構成を有している。この単位画素の等価回路は、後述する図２０中の破線で囲まれた部分に示す。この単位画素は、図１９及び図２０に示すように、入射光に応じた信号電荷を生成して蓄積する光電変換部としてのフォトダイオード１と、制御領域としてのゲート領域１５の電荷に応じた信号出力（増幅出力）を生ずる増幅部としての接合型電界効果トランジスタ（以下、「ＪＦＥＴ」という）２と、フォトダイオード１で生成されて蓄積された信号電荷をＪＦＥＴ２のゲート領域１５に転送する転送部としての転送ゲート３と、ＪＦＥＴ２のゲート領域１５の電荷を排出させるとともに当該ゲート領域１５の電位を制御するための駆動信号φＲＳＤが供給される配線としてのリセットドレイン配線２４と、ＪＦＥＴ２に対応して設けられたＰ型半導体領域としてのリセットドレイン４と、該リセットドレイン４とＪＦＥＴ２のゲート領域１５との間の電気的な接続及び遮断を制御するスイッチング素子としての絶縁ゲート型トランジスタであるＰチャネルＭＯＳＦＥＴ９であって、当該画素のリセットドレイン４と当該画素のＪＦＥＴ２のゲート領域１５とをそれぞれ主電極領域とするとともにリセットゲート５を制御電極とするＰチャネルＭＯＳＦＥＴ９と、を備えている。
【０００６】
前記フォトダイオード１、ＪＦＥＴ２及びリセットドレイン４は、Ｐ型半導体基板１０上に形成されたＮ型半導体領域１１中に形成され、転送ゲート３及びリセットゲート５はＮ型半導体領域１１上に絶縁膜３３を介して形成されている。
【０００７】
フォトダイオード１は、図１９（ｃ）に示すように、Ｐ型半導体基板１０上のＮ型半導体領域１１中に形成されたＰ型電荷蓄積領域１２と、Ｐ型電荷蓄積領域１２上部の半導体表面近傍に形成された高濃度のＮ型半導体領域１３と、Ｎ型半導体層１１とから構成され、全体として、半導体表面から半導体基板内部に向かって、ＮＰＮＰ型の縦型オーバーフロードレイン構造で埋込型のフォトダイオード（ＮＰＮによって埋込フォトダイオードが構成され、ＰＮＰによってオーバーフロードレイン構造が構成される）が形成されている。
【０００８】
ＪＦＥＴ２は、図１９（ｂ）に示すように、Ｎ型半導体領域１１中に形成された、Ｐ型のゲート領域１５と、このＰ型ゲート領域１５中に形成された高濃度のＮ型のソース領域１４及びＮ型チャネル領域１７と、チャネル領域１７を挟んでソース領域１４と向き合う位置に形成された高濃度のＮ型ドレイン領域１６とから構成され、フォトダイオード１の電荷をゲート領域１５で受け取り、これを増幅して出力する。
【０００９】
ＪＦＥＴ２のＮ型ドレイン領域１６は、図１９（ａ）に示すように、画素の周囲領域にも形成され、互いに隣接する画素間の分離領域を兼用している。更に、Ｎ型ドレイン領域１６は、図１９（ａ）（ｂ）に示すようにフォトダイオード１の表面近傍に形成された高濃度のＮ型半導体領域１３及びＮ型半導体領域１１と連続して形成されている。したがって、フォトダイオード１を構成するＰＮ接合のＮ型領域（１１、１３）と、ＪＦＥＴのＮ型ドレイン領域１６とは電気的に接続されている。
【００１０】
ＪＦＥＴ２のＰ型ゲート領域１５はＮ型チャネル領域１７を上下から挟むように形成されており、基板バイアス効果を抑えて、ソースフォロワ動作のゲインを高めると同時にゲインばらつきを抑圧する構造となっている。
【００１１】
転送ゲート３は、図１９（ｃ）に示すように、フォトダイオード１のＰ型電荷蓄積領域１２とＪＦＥＴ２のＰ型ゲート領域１５との境界領域上に絶縁膜３３を介して形成されたゲート電極より構成され、フォトダイオード１のＰ型電荷蓄積領域１２で蓄積された電荷をＪＦＥＴ２のＰ型ゲート領域１５に転送する。
【００１２】
すなわち、フォトダイオード１を構成するＰＮ接合のＰ型領域（Ｐ型電荷蓄積領域１２）と、転送ゲート３と、ＪＦＥＴ２のＰ型ゲート領域１５とで、ＰチャネルＭＯＳＦＥＴが構成されている。
【００１３】
リセットドレイン４は、図１９（ｂ）に示すように、Ｎ型半導体領域１１中に形成された、Ｐ型半導体領域より構成され、フォトダイオード１で生成蓄積されＪＦＥＴ２のＰ型ゲート領域１５に転送された電荷を排出し、また、リセットゲート５を介して（すなわち、リセットゲート５を有するＰチャネルＭＯＳＦＥＴ９により）、ＪＦＥＴ２のＰ型ゲート領域１５の電位を制御する。
【００１４】
リセットゲート５は、図１９（ｂ）に示すように、ＪＦＥＴ２のＰ型ゲート領域１５とＰ型半導体領域であるリセットドレイン４との境界領域上に絶縁膜３３を介して形成されたゲート電極より構成され、ＪＦＥＴ２のＰ型ゲート領域１５とリセットドレイン４との電気的な接続状態を制御する。すなわち、前述したように、ＪＦＥＴ２のＰ型ゲート領域１５と、リセットゲート５と、リセットドレイン４とで、ＰチャネルＭＯＳＦＥＴ９が構成されている。なお、このＭＯＳＦＥＴ９は、当該画素のリセットドレイン４と当該画素のＪＦＥＴ２のゲート領域１５とをそれぞれ主電極領域とするとともに、リセットゲート５を制御電極としている。
【００１５】
その他、ポリシリコンからなる転送ゲート配線２０、ポリシリコンからなるリセットゲート配線２１、第１層アルミからなる中継配線２３、第２層アルミからなる前述したリセットドレイン配線２４、第１層アルミによる垂直信号線（ＪＦＥＴ２のソース配線）２２、第１層アルミによるＪＦＥＴ２のドレイン配線２５も、図に示すように形成されている。すなわち、各ＪＦＥＴ２のＮ型ソース領域１４は、垂直信号線２２により、垂直走査方向（列方向）に各列毎に共通に接続されている。また、転送ゲート３は転送ゲート配線２０により、リセットゲート５はリセットゲート配線２１により、それぞれ水平走査方向（行方向）に各行毎共通に接続されている。リセットドレイン（Ｐ型半導体領域）４は、コンタクト穴３０、中継配線２３、中継配線接続穴３１を介して、リセットドレイン配線２４により、水平走査方向（行方向）に各行毎に共通に接続されている。したがって、リセットドレイン（Ｐ型半導体領域）は、直接的にリセットドレイン配線２４に対して電気的に接続されており、常にリセットドレイン配線２４に対して電気的に接続されている。また、このリセットドレイン配線２４は、フォトダイオード１以外の部分（すなわち、ＪＦＥＴ４及びリセットドレイン４の領域を）を覆い、この部分を遮光する遮光膜を兼用している。
【００１６】
なお、ＪＦＥＴ２のＮ型ドレイン領域１６は、画素の周囲領域に網の目状に連続して形成されている他、層間絶縁膜３３に形成されたコンタクト穴３２を介してドレイン配線２５により、列毎に垂直走査方向に共通に接続されている。更にこのドレイン配線２５は、画素のマトリクス配置の周囲（上端及び下端）において図示しない配線によって全て共通に接続されている。このドレイン配線２５は、網の目状に連続して形成されたＮ型ドレイン領域１６の拡散層を金属配線で裏打ち（シャント）して抵抗を下げるために設けたものであり、画素数が多い場合には特に有効である。
【００１７】
図２０は、図１９に示す単位画素を２次元マトリックス（ｍ×ｎ）に配列した従来の固体撮像装置を示す回路図である。前述したように、図２０中の破線で囲まれた部分は、単位画素の等価回路である。
【００１８】
前述した構造に関する説明からもわかるように、単位画素となる各画素は、フォトダイオード１、ＪＦＥＴ２、転送ゲート３、リセットドレイン４、及び、１画素内に１個存在するリセットゲート５から構成されている。なお、フォトダイオード１のＮ型領域（１１及び１３）（図２０では符号は図示せず）はＪＦＥＴ２のドレイン領域１６（図２０では、符号「Ｄ」で示す）と電気的に接続され、また、フォトダイオード１のＰ型領域１３（図２０では符号は図示せず）、転送ゲート３及びＪＦＥＴ２のゲート領域１５（図２０では符号は図示せず）とでＰチャネルＭＯＳトランジスタが構成されている。さらに、リセットドレイン４とＪＦＥＴ２のゲート領域１５との間の電気的な接続及び遮断を制御するスイッチング素子として、ＪＦＥＴ２のゲート領域１５、リセットゲート５及びリセットドレイン４で構成されるＰチャネルＭＯＳトランジスタ９が、１画素内に１個存在している。
【００１９】
図２０中には示されていないが、フォトダイオード１は、縦型オーバーフロードレイン構造により過剰電荷をＰ型半導体基板１０に排出する機能を有している。
【００２０】
各ＪＦＥＴ２のソース領域１４（図２０では、符号「Ｓ」で示す）は、マトリクス配置の各列毎に垂直信号線２２−１〜２２−ｎ（図１９中の垂直信号線２２に相当）によってそれぞれ共通に接続されている。
【００２１】
各ＪＦＥＴ２のドレイン領域１６（Ｄ）は、前述したＮ型ドレイン領域１６となる網の目状に連続して形成された拡散層、及びドレイン配線２５を経由して、全画素共通にドレイン電源ＶＤＤに接続されている。
【００２２】
転送ゲート３は、マトリクス配置の各行毎に、転送ゲート配線２０−１〜２０−ｍ（図１９中の転送ゲート配線２０に相当）によって水平走査方向に共通に接続され、垂直走査回路７に接続されている。そして、垂直走査回路７から送出される駆動パルスφＴＧ１〜φＴＧｍによって、各行毎に動作するようになっている。
【００２３】
リセットゲート５は、マトリクス配置の各行毎に、リセットゲート配線２１−１〜２１−ｍ（図１９中のリセットゲート配線２１に相当）によって水平走査方向に共通に接続され、垂直走査回路７に接続されている。そして、垂直走査回路７から送出される駆動パルスφＲＳＧ１〜φＲＳＧｍによって、各行毎に動作するようになっている。
【００２４】
リセットドレイン４は、マトリクス配置の各行毎に、リセットドレイン配線２４−１〜２４−ｍ（図１９中のリセットドレイン配線２４に相当）によって水平走査方向（行方向）にそれぞれ共通に接続され、垂直走査回路７に接続されている。そして、垂直走査回路７から送出される駆動パルス（ＪＦＥＴ２のゲート領域１５の電荷を排出させるとともに当該ゲート領域１５の電位を制御するための駆動信号）φＲＳＤ１〜φＲＳＤｍによって、各行毎に動作するようになっている。
【００２５】
垂直信号線２２−１〜２２−ｎは一方において定電流源２６−１〜２６−ｎに接続され、これにより定電流源２６−１〜２６−ｎから定電流が流れ、ＪＦＥＴ４と定電流源２６−１〜２６−ｎとでソースフォロワ回路を構成している。このソースフォロワ回路の出力側には、それぞれ読み出し回路としての差分処理回路２７−１〜２７−ｎに接続されている。差分処理回路２７−１〜２７−ｎは、容量２８−１〜２８−ｎとＭＯＳＦＥＴ等のスイッチ２９−１〜２９−ｎとから構成されている。スイッチ２９−１〜２９−ｎのゲートは共通接続されて、パルスφＮにより動作するようになっている。差分処理回路２７−１〜２７−ｎの出力部は、水平選択スイッチ３９−１〜３９−ｎを介して信号出力線３４に接続されている。水平選択スイッチ３９−１〜３９−ｎは、水平走査回路８から送出されるパルスφＨ１〜φＨｎによって順次動作し、差分処理回路２７−１〜２７−ｎの出力を順次信号出力線３４へ出力させる。この出力は、信号出力線３４に接続された出力アンプ３５を介して外部に出力される。なお、出力信号線３４はスイッチ３６を介して接地されている。このスイッチ３６は、パルスφＲＨによって動作するようになっている。
【００２６】
次に、この従来の固体撮像装置の動作について、ｉ行目の画素に注目し、図２１を参照して説明する。図２１は、この従来の固体撮像装置の動作を説明するためのパルスタイミングチャートである。
【００２７】
なお、既に説明したように、単位画素を構成する各画素の転送ゲート３及びリセットゲート５はＰチャネル型であるため、図２１において、φＴＧ１〜φＴＧ３及びφＲＳＧは、他のパルスと極性が逆になる。すなわち、これらのパルスがローレベルの時に、対応する転送ゲート３またはリセットゲート５が導通（オン）状態となり、これらのパルスがハイレベルの時に遮断（オフ）状態となる。
【００２８】
期間Ｔｐ１で、ＭＯＳＦＥＴ９がオンしてＪＦＥＴ２のゲート領域１５が基準電圧ＶＧＨに設定され、その後、ＭＯＳＦＥＴ９がオフしてＪＦＥＴ２のゲート領域１５がフローティング状態にされる。
【００２９】
期間Ｔｐ２で、ソースフォロワモードでＪＦＥＴ２のソース領域１４（Ｓ）から信号が読み出され、基準信号（暗出力）Ｖｒｅｆとして容量２８−ｉに保持される。そして、パルスφＮがローになってスイッチ２９がオフすると、容量２８−ｉの出力側（スイッチ２９−ｉ側）がフローティングになる。
【００３０】
期間Ｔｐ３で、フォトダイオード１に蓄積された光電荷信号が、転送ゲート３を介してＪＦＥＴ２のゲート領域１５に転送される。この時、容量２８−ｉの出力側はフローティングになっているので、ＪＦＥＴ２のソース領域１４（Ｓ）から読み出された光信号（明出力）Ｖｓと基準信号（暗出力）Ｖｒｅｆの差信号Ｖｓ−Ｖｒｅｆが現れる。
【００３１】
期間Ｔｐ４で、水平走査回路８によりｉ行目の各画素の差信号Ｖｓ−Ｖｒｅｆが画像信号として容量２８−ｉから読み出され、出力アンプ３５を介して出力端子ＯＵＴから出力される。この読み出し回路としての差分処理回路２７−ｉの構成は相関二重サンプリング回路になっており、光信号と基準信号との差分処理を行なうことにより、各画素のランダムノイズ（ＪＦＥＴ２のゲート領域１５に発生したリセットノイズ、ソースフォロワ回路で発生する１／ｆノイズ）及び特性のばらつきに起因する固定パターンノイズが除去された画像信号Ｖｓ−Ｖｒｅｆが得られる。
【００３２】
このように、フォトダイオード１、ＪＦＥＴ２、転送ゲート３、リセットドレイン４、リセットゲート５を備えた単位画素（図１９）をマトリクス状に配置して構成した図２０及び図２１に示す従来の固体撮像装置は、縦型オーバーフロードレイン構造で埋込型のフォトダイオードを採用しているため、暗電流、残像、リセットノイズ、及びブルーミング、スミアが抑圧され、また、容量負荷としたＪＦＥＴ２の狭帯域ソースフォロワ動作によって、高い電荷増幅率の実現と共に増幅動作時のノイズが抑圧される。さらに、前述した差分処理を行うことによって、ＪＦＥＴ２のしきい値電圧のばらつきによる固定パターンノイズ、ＪＦＥＴ２のゲート領域を初期化した時に発生するリセットノイズ、ソースフォロワ動作時の１／ｆノイズ等が抑圧される。したがって、高感度で低ノイズの（Ｓ／Ｎ比が高い）映像信号を得ることができ、固体撮像装置としての基本的な性能において非常に優れている。
【００３３】
【発明が解決しようとする課題】
前述したような固体撮像装置においては、予め決められた露光時間で撮像することになる。繰り返しフレームを読み出す通常の動画モードでは、１行当たりＴｐ１＋Ｔｐ２＋Ｔｐ３＋Ｔｐ４の読み出し時間なので、露出時間は（Ｔｐ１＋Ｔｐ２＋Ｔｐ３＋Ｔｐ４）×ｍとなり、ほぼ画素数と１画素当たりの読み出し周波数の積に比例する。例えば、画素数を１００万、１画素当たりの読み出し周波数を２０ＭＨｚとすると露出時間は５０ｍｓとなる。この露出時間の間に入射光量が想定していた値から急激に変化すると、最適な露光量で光情報を読み出すことができなくなる。
【００３４】
露出時間が画素数と１画素当たりの読み出し周波数の制約を受けない方法としては、前述したような固体撮像装置とは別にメカニカルシャッタを配置し、その開閉のタイミングを制御することにより露出時間を調整することができる。この構成においては、通常、露光中の入射光量の変化をモニタできる露出制御センサにより、入射光量の予測が困難な場合や入射光量が想定した値から急激に変化した場合にも最適な露光量で光情報を読み出せるようになっている。
【００３５】
この構成における露出制御方式としては、従来から、露出制御センサを固体撮像装置の光学系とは別に配置して被写体からの光強度をモニタする方式（第１の方式）、固体撮像装置の光学系の中へ露出制御センサを配置し固体撮像装置への入射光の一部をモニタする方式（第２の方式）、あるいは固体撮像装置の受光面の反射光を露出制御センサでモニタする方式（第３の方式）が知られている。
【００３６】
しかしながら、前記第１の方式には、固体撮像装置へ直接入射する光強度をモニタしていないので露出制御精度が悪いという問題点があった。また、前記第２の方式には、固体撮像装置へ入射する光強度の一部が損失し感度の点で不利という問題点があった。さらに、前記第３の方式には、固体撮像装置へ入射した光は銀塩フィルムの場合のように乱反射（散乱）されないため反射光強度が非常に小さく精度良く入射光をモニタできないという問題点があった。
【００３７】
なお、以上説明した事情は、いわゆる２次元の固体撮像装置のみならず、１次元の固体撮像装置においても同様であった。
【００３８】
本発明は、このような事情に鑑みてなされたもので、露光中に入射光量が大きく変化しても外部から制御をかけて最適の露光量で撮像できるように、固体撮像装置へ直接入射する光量の変化をリアルタイムで検出して素子外部へ出力することのできる固体撮像装置を提供することを目的とする。
【００３９】
【課題を解決するための手段】
前記課題を解決するため、本発明の第１の態様による固体撮像装置は、１次元状に配列された複数の光電変換部であって、各々が入射光に応じた信号電荷を生成して蓄積する複数の光電変換部と、前記複数の光電変換部に対応して設けられた複数の増幅部であって、各々が、制御領域を有し該制御領域の電荷に応じた信号出力を生ずる複数の増幅部と、前記複数の光電変換部に対応して設けられた複数の転送部であって、前記複数の光電変換部でそれぞれ生成されて蓄積された信号電荷を前記複数の増幅部の前記制御領域にそれぞれ転送する複数の転送部と、配線と、前記複数の増幅部に対応して設けられた複数の半導体領域と、前記複数の半導体領域と前記複数の増幅部の前記制御領域との間の電気的な接続及び遮断を制御する複数のスイッチング素子であって、各々が、前記複数の半導体領域のいずれかと前記複数の増幅部のいずれかの前記制御領域とをそれぞれ主電極領域とする複数のスイッチング素子と、を備え、（１）前記複数の半導体領域のうちの少なくとも１つの半導体領域は、入射光に応じた信号電荷を生成するように形成され、（２）前記複数のスイッチング素子が導通状態にある場合には、前記複数の増幅部の前記制御領域及び前記少なくとも１つの半導体領域が前記配線に対して電気的接続された状態となり、前記複数のスイッチング素子が遮断状態にある場合には、前記複数の増幅部の前記制御領域が前記配線に対して電気的に遮断された状態となるものである。
【００４０】
この第１の態様によれば、光電変換部、増幅部、転送部、前述した従来の固体撮像装置におけるリセットドレインに対応するような半導体領域、前述した従来の固体撮像装置におけるリセットドレイン配線２４に対応するような配線、及びスイッチング素子を備えているので、前述した従来の固体撮像装置と同様に、高感度で低ノイズの（Ｓ／Ｎ比が高い）映像信号を得ることができ、優れた基本的な性能を得ることができる。
【００４１】
そして、第１の態様によれば、前記複数の半導体領域のうちの少なくとも１つの半導体領域が、光電変換部とは別個に、入射光に応じた信号電荷を生成する。このため、当該固体撮像装置に入射する光量に応じた電気信号が露出中にリアルタイムで前記半導体領域に生ずることとなる。そして、前記複数のスイッチング素子が導通状態にある場合には、前記複数の増幅部の前記制御領域及び前記少なくとも１つの半導体領域が前記配線に対して電気的接続された状態となり、前記複数のスイッチング素子が遮断状態にある場合には、前記複数の増幅部の前記制御領域が前記配線に対して電気的に遮断された状態となるので、映像信号を得る本来の撮像動作に何ら支障を与えることなく、半導体領域で得られた入射する光量に応じた電気信号（光量モニタ信号）を前記配線を介して外部に出力することができる。
【００４２】
このように、前記第１の態様によれば、固体撮像装置に入射する光量に応じた電気信号を露出中にリアルタイムで素子外部へ出力することができる。換言すれば、固体撮像装置へ直接入射する光量の変化をリアルタイムで検出して素子外部へ出力することのできる。したがって、露出時間あるいはストロボのような補助光の光量を制御して常時最適露光量で撮像することが可能になる。その上、前記第１の態様によれば、そもそも映像信号を得るための本来の動作に必要な半導体領域や配線が、露光中の光量モニタ手段として兼用されているので、構造が複雑化してしまうようなことがない。
【００４３】
本発明の第２の態様による固体撮像装置は、前記第１の態様による固体撮像装置において、前記少なくとも１つの半導体領域は、直接的には前記配線に対して電気的に接続されておらず、前記複数のスイッチング素子の導通及び遮断の状態に依存して、前記少なくとも１つの半導体領域の前記配線に対する電気的な接続及び遮断の状態が定まるものである。
【００４４】
本発明の第３の態様による固体撮像装置は、前記第１の態様による固体撮像装置において、前記少なくとも１つの半導体領域は、直接的に前記配線に対して電気的に接続され、前記複数のスイッチング素子の導通及び遮断の状態と無関係に、常に前記配線に対して電気的に接続されているものである。
【００４５】
前記第２及び第３の態様は第１の態様の具体例を挙げたものであり、前記第１の態様では、前記複数のスイッチング素子が導通状態にある場合には、前記複数の増幅部の前記制御領域及び前記少なくとも１つの半導体領域が前記配線に対して電気的接続された状態となるとともに、前記複数のスイッチング素子が遮断状態にある場合には、前記複数の増幅部の前記制御領域が前記配線に対して電気的に遮断された状態となればよく、前記少なくとも１つの半導体領域は、前記第２の態様のように直接的に前記配線に対して接続されていなくてもよいし、前記第３の態様のように直接的に前記配線に対して接続されていてもよい。
【００４６】
本発明の第４の態様による固体撮像装置は、前記第１乃至第３のいずれかの態様による固体撮像装置において、前記配線に、前記複数の増幅部の前記制御領域の電荷を排出させるとともに当該制御領域の電位を制御するための駆動信号が供給される状態と、前記配線から当該配線に現れた信号を出力させる状態とを、切り替える切替手段を備えたものである。
【００４７】
この第４の態様のように切替手段を備えていると、前記配線を光量モニタ信号の出力線として兼用する上で好ましい。
【００４８】
本発明の第５の態様による固体撮像装置は、前記第１乃至第４のいずれかの態様による固体撮像装置において、前記増幅部の制御領域と前記半導体領域とが、前記複数の光電変換部が並んだ方向に隣り合って交互に配置されたものである。
【００４９】
この第５の態様は制御領域と半導体領域との配置の例を挙げたものであるが、前記第１乃至第４の態様では必ずしもこのような配置に限定されるものではない。
【００５０】
本発明の第６の態様による固体撮像装置は、２次元状に配列された複数の光電変換部であって、各々が入射光に応じた信号電荷を生成して蓄積する複数の光電変換部と、前記複数の光電変換部に対応して設けられた複数の増幅部であって、各々が、制御領域を有し該制御領域の電荷に応じた信号出力を生ずる複数の増幅部と、前記複数の光電変換部に対応して設けられた複数の転送部であって、前記複数の光電変換部でそれぞれ生成されて蓄積された信号電荷を前記複数の増幅部の前記制御領域にそれぞれ転送する複数の転送部と、各々が前記複数の光電変換部の行毎に設けられた複数の配線と、前記複数の増幅部に対応して設けられた複数の半導体領域と、前記複数の光電変換部の行毎に設けられ、当該行に対応する前記複数の半導体領域と当該行に対応する前記複数の増幅部の前記制御領域との間の電気的な接続及び遮断を制御する複数のスイッチング素子であって、各々が、当該行に対応する前記複数の半導体領域のいずれかと当該行に対応する前記複数の増幅部のいずれかの前記制御領域とをそれぞれ主電極領域とする複数のスイッチング素子と、を備え、（１）前記複数の半導体領域の全体のうちの少なくとも１つの半導体領域は、入射光に応じた信号電荷を生成するように形成され、（２）前記複数の光電変換部の行毎に、当該行に対応する前記複数のスイッチング素子が導通状態にある場合には、当該行に対応する前記複数の増幅部の前記制御領域が当該行に対応する前記配線に対して電気的に接続された状態となるとともに、当該行に対応する前記複数のスイッチング素子が遮断状態にある場合には、当該行に対応する前記複数の増幅部の前記制御領域が当該行に対応する前記配線に対して電気的に遮断された状態となり、（３）前記複数の光電変換部の行のうち前記少なくとも１つの半導体領域が関連する各行については、当該行に対応する前記複数のスイッチング素子が導通状態にある場合には、前記少なくとも１つの半導体領域が当該行に対応する前記配線に対して電気的に接続された状態となるものである。
【００５１】
本発明の第７の態様による固体撮像装置は、前記第６の態様による固体撮像装置において、前記複数の光電変換部の行のうち前記少なくとも１つの半導体領域が関連する各行については、前記少なくとも１つの半導体領域は、直接的には当該行に対応する前記配線に対して電気的に接続されておらず、当該行に対応する前記複数のスイッチング素子の導通及び遮断の状態に依存して、前記少なくとも１つの半導体領域の当該行に対応する前記配線に対する電気的な接続及び遮断の状態が定まるものである。
【００５２】
本発明の第８の態様による固体撮像装置は、前記第６の態様による固体撮像装置において、前記複数の光電変換部の行のうち前記少なくとも１つの半導体領域が関連する各行については、前記少なくとも１つの半導体領域は、直接的に当該行に対応する前記配線に対して電気的に接続され、当該行に対応する前記複数のスイッチング素子の導通及び遮断の状態と無関係に、常に当該行に対応する前記配線に対して電気的に接続されているものである。
【００５３】
本発明の第９の態様による固体撮像装置は、前記第６乃至第８のいずれかの態様による固体撮像装置において、前記複数の光電変換部の行のうち前記少なくとも１つの半導体領域が関連する各行については、当該行に対応する前記配線に、当該行に対応する前記複数の増幅部の前記制御領域の電荷を排出させるとともに当該制御領域の電位を制御するための駆動信号が供給される状態と、当該行に対応する前記配線から当該配線に現れた信号を出力させる状態とを、切り替える切替手段を備えたものである。
【００５４】
本発明の第１０の態様による固体撮像装置は、前記第６乃至第９のいずれかの態様による固体撮像装置において、前記複数の光電変換部の行毎に、当該行に対応する前記増幅部の制御領域と当該行に対応する前記半導体領域とが、当該行の方向に隣り合って交互に配置されたものである。
【００５５】
前記第１乃至第５の態様による固体撮像装置がいわゆる１次元の固体撮像装置であるのに対し、前記第６乃至第１０の態様による固体撮像装置はいわゆる２次元の固体撮像装置であるが、両者はそれぞれ対応するものであり、同様の利点が得られる。
【００５６】
本発明の第１１の態様による固体撮像装置は、前記第１乃至第１０のいずれかの態様による固体撮像装置において、前記複数のスイッチング素子の各々が、絶縁ゲート型トランジスタであるものである。
【００５７】
この第１１の態様は前記複数のスイッチング素子の例を挙げたものであるが、前記第１乃至第１０の態様では、スイッチング素子は必ずしも絶縁ゲート型トランジスタに限定されるものではない。
【００５８】
本発明の第１２の態様による固体撮像装置は、前記第１乃至第１１のいずれかの態様による固体撮像装置において、前記少なくとも１つの半導体領域に対して当該半導体領域とは反対導電型の半導体領域が積層され、これらの半導体領域によってフォトダイオードが構成されたものである。
【００５９】
この第１２の態様のように、半導体領域がフォトダイオードを構成するようにすると、構造が簡単であるため好ましい。
【００６０】
本発明の第１３の態様による固体撮像装置は、前記第１乃至第１２のいずれかのによる態様固体撮像装置において、前記少なくとも１つの半導体領域及び前記複数の光電変換部以外の領域を遮光する遮光手段を備えたものである。
【００６１】
この第１３の態様のように不要な領域を遮光すると、当該領域への光の入射によるノイズ等の発生がなくなるので、好ましい。
【００６２】
本発明の第１４の態様による固体撮像装置は、前記第１３の態様による固体撮像装置において、前記遮光手段が前記配線で兼用されたものである。
【００６３】
この第１４の態様のように、遮光手段を前記配線で兼用すると、構造が簡単となるので、好ましい。
【００６４】
【発明の実施の形態】
以下、本発明による固体撮像装置について、図面を参照して説明する。
【００６５】
本発明の各実施の形態の説明に先立って、本発明において用いることができる各種の画素の例について説明する。
【００６６】
（第１の画素）
まず、本発明において用いることができる第１の画素について、図１及び図２（ａ）を参照して説明する。
【００６７】
図１はこの第１の画素を模式的に示す図であり、図１（ａ）はその概略平面図、図１（ｂ）は図１（ａ）中のＸ１−Ｘ２線に沿った概略断面図、図１（ｃ）は図１（ａ）中のＹ１−Ｙ２線に沿った概略断面図である。図２（ａ）は、この第１の画素の等価回路を示す回路図である。図１及び図２（ａ）において、図１９及び図２０中の要素と同一又は対応する要素には同一符号を付し、その重複した説明は省略する。なお、図１（ａ）（ｂ）と図２（ａ）との左右方向の位置の対応関係は逆となっている。
【００６８】
この第１の画素は、映像信号を得る機能のみならず露光中の光量をモニタする機能も有する画素であるが、前記図１９に示す画素と基本的な素子構造は同一である。この第１の画素が図１９に示す画素と異なる所は、以下の点のみである。
【００６９】
すなわち、図１９に示す画素では、遮光膜を兼用するリセットドレイン配線２４がリセットドレイン４の部分においても遮光していたのに対し、第１の画素では、リセットドレイン配線２４にリセットドレイン４の部分において開口２４ａが形成されて、リセットドレイン４の一部が入射光を受光し得るように開口されている。リセットドレイン４はＰ型半導体領域であり、この下にＮ型（反対導電型）の半導体領域１１が積層され、リセットドレイン４とＮ型半導体領域１１とは常時逆バイアスされるため（ＶＤＤ＞φＲＳＤ）、この第１の画素のリセットドレイン４は、光電変換部としてのフォトダイオード１とは別の、フォトダイオード４０として働く。このフォトダイオード４０には、開口部２４ａに入射した光に応じて発生した信号電荷（本例では、ホール）による光電流が発生する。すなわち、第１の画素では、半導体領域としてのリセットドレイン４が、入射光に応じた信号電荷を生成するように形成されている。
【００７０】
また、図１９に示す画素では、リセットドレイン（Ｐ型半導体領域）４は、コンタクト穴３０、中継配線２３、中継配線接続穴３１を介して、リセットドレイン配線２４に直接的に電気的に接続されていたが、第１の画素では、これらが除去されて、リセットドレイン４はリセットドレイン配線２４に対して直接的には電気的に接続されていない。第１の画素では、中継配線２３等が除去されているので、前記フォトダイオード４０の開口率が大きくなる。
【００７１】
さらに、図１９に示す画素では、当該画素内において、当該画素のリセットドレイン４と当該画素のＪＦＥＴ２のゲート領域１５とをそれぞれ主電極領域とするとともにリセットゲート５を制御電極とするスイッチング素子としてのＰチャネルＭＯＳＦＥＴ９を備えているだけで、行方向（水平走査方向であり、図中の左右方向）に隣接する両側の画素との間において、当該画素のリセットドレイン４と当該画素に行方向に一方側に隣接する画素のＪＦＥＴ２のゲート領域１５とをそれぞれ主電極領域とするスイッチング素子や、当該画素のＪＦＥＴ２のゲート領域１５と当該画素に行方向に他方側に隣接する画素のリセットドレイン４とを主電極領域とするスイッチング素子、すなわち画素間のスイッチング素子は、形成されていなかった。換言すれば、図１９に示す画素では、当該画素のＪＦＥＴ２のＰ型ゲート領域１５と行方向の一方側の隣接画素のリセットドレイン４との境界領域上に絶縁膜３３を介して形成されたゲート電極は存在せず、また、当該画素のリセットドレイン４と行方向の他方側の隣接画素のＪＦＥＴ２のＰ型ゲート領域１５との境界領域上に絶縁膜３３を介して形成されたゲート電極は存在しなかった。
【００７２】
これに対し、第１の画素では、当該画素のＪＦＥＴ２のＰ型ゲート領域１５と行方向の一方側の隣接画素のリセットドレイン４との境界領域上に絶縁膜３３を介して形成されたゲート電極（図１（ａ）（ｂ）中の左側のゲート電極）５ａが設けられ、また、当該画素のリセットドレイン４と行方向の他方側の隣接画素のＪＦＥＴ２のＰ型ゲート領域１５との境界領域上に絶縁膜３３を介して形成されたゲート電極（図１（ａ）（ｂ）中の右側のゲート電極）５ａが設けられている。すなわち、第１の画素では、当該画素のＪＦＥＴ２のＰ型ゲート１５と行方向の一方側の隣接画素のリセットドレイン４とをそれぞれ主電極領域とするとともに図１中の左側のゲート電極５ａを制御電極とする画素間のスイッチング素子としての図１（ａ）（ｂ）中の左側のＰチャネルＭＯＳＦＥＴ９ａ、及び、当該画素のリセットドレイン４と行方向の他方側の隣接画素のＪＦＥＴ２のＰ型ゲート１５とをそれぞれ主電極領域とするとともに図１中の右側のゲート電極５ａを制御電極とする画素間のスイッチング素子としての図１（ａ）（ｂ）中の右側のＰチャネルＭＯＳＦＥＴ９ａが、形成されている。ゲート電極５ａ，５ａは、リセットゲート５と同じく、リセットゲート配線２１と連続してポリシリコンにより形成されており、当該リセットゲート配線２１によりゲート電極５ａ，５ａ及びリセットゲート５が共通して接続されている。
【００７３】
なお、第１の画素では、ゲート電極５ａ，５ａを設けたことに伴い、リセットゲート５の付近と同様に、当該ゲート電極５ａ，５ａの付近において画素分離領域として機能する高濃度のＮ型ドレイン領域１６は形成されておらず、この部分はＮ型半導体領域１１のままとされている。
【００７４】
（第２の画素）
次に、本発明において用いることができる第２の画素について、図２（ｂ）を参照して説明する。図２（ｂ）は、この第２の画素の等価回路を示す回路図である。
【００７５】
この第２の画素は、基本的には前記図１及び図２（ａ）に示す第１の画素と同一であり、映像信号を得る機能のみならず露光中の光量をモニタする機能も有している。この第２の画素が前記第１の画素と異なる所は、図１（ａ）（ｂ）中の左側の画素間のゲート電極５ａを取り除いて、図１（ａ）（ｂ）中の左側のＰチャネルＭＯＳＦＥＴ９ａを形成していない点のみである。なお、図１（ａ）（ｂ）と図２（ｂ）との左右方向の位置の対応関係は逆となっている。
【００７６】
（第３の画素）
次に、本発明において用いることができる第３の画素について、図２（ｃ）を参照して説明する。図２（ｃ）は、この第３の画素の等価回路を示す回路図である。
【００７７】
この第３の画素は、基本的には前記図１及び図２（ａ）に示す第１の画素と同一であり、映像信号を得る機能のみならず露光中の光量をモニタする機能も有している。この第３の画素が前記第１の画素と異なる所は、図１（ａ）（ｂ）中の右側の画素間のゲート電極５ａを取り除いて、図１（ａ）（ｂ）中の右側のＰチャネルＭＯＳＦＥＴ９ａを形成していない点のみである。なお、図１（ａ）（ｂ）と図２（ｃ）との左右方向の位置の対応関係は逆となっている。
【００７８】
（第４の画素）
次に、本発明において用いることができる第４の画素について、図３及び図４（ａ）を参照して説明する。
【００７９】
図３はこの第４の画素を模式的に示す図であり、図３（ａ）はその概略平面図、図３（ｂ）は図３（ａ）中のＸ３−Ｘ４線に沿った概略断面図、図３（ｃ）は図３（ａ）中のＹ３−Ｙ４線に沿った概略断面図である。図４（ａ）は、この第４の画素の等価回路を示す回路図である。図３及び図４（ａ）において、図１及び図２中の要素と同一又は対応する要素には同一符号を付し、その重複した説明は省略する。なお、図３（ａ）（ｂ）と図４（ａ）との左右方向の位置の対応関係は逆となっている。
【００８０】
この第４の画素は、露光中の光量をモニタする機能を有していないが、基本的な素子構造は前記図１及び図２（ａ）に示す第１の画素と同一である。この第４の画素が前記第１の画素と異なる所は、図１９に示す画素と同様に、リセットドレイン配線２４にはリセットドレイン４の部分における開口２４ａが形成されずにリセットドレイン４がリセットドレイン配線２４により遮光されている点と、リセットドレイン４が、コンタクト穴３０、中継配線２３、中継配線接続穴３１を介して、リセットドレイン配線２４に対して直接的に電気的に接続されている点のみである。
【００８１】
（第５の画素）
次に、本発明において用いることができる第５の画素について、図４（ｂ）を参照して説明する。図４（ｂ）は、この第５の画素の等価回路を示す回路図である。
【００８２】
この第５の画素は、基本的には前記図３及び図４（ａ）に示す第４の画素と同一であり、露光中の光量をモニタする機能を有していない。この第５の画素が前記第４の画素と異なる所は、図３（ａ）（ｂ）中の左側の画素間のゲート電極５ａを取り除いて、図３（ａ）（ｂ）中の左側のＰチャネルＭＯＳＦＥＴ９ａを形成していない点のみである。なお、図３（ａ）（ｂ）と図４（ｂ）との左右方向の位置の対応関係は逆となっている。
【００８３】
（第６の画素）
次に、本発明において用いることができる第６の画素について、図４（ｃ）を参照して説明する。図４（ｃ）は、この第６の画素の等価回路を示す回路図である。
【００８４】
この第６の画素は、基本的には前記図３及び図４（ａ）に示す第４の画素と同一であり、露光中の光量をモニタする機能を有していない。この第６の画素が前記第４の画素と異なる所は、図３（ａ）（ｂ）中の右側の画素間のゲート電極５ａを取り除いて、図３（ａ）（ｂ）中の右側のＰチャネルＭＯＳＦＥＴ９ａを形成していない点のみである。なお、図３（ａ）（ｂ）と図４（ｃ）との左右方向の位置の対応関係は逆となっている。
【００８５】
（第７の画素）
次に、本発明において用いることができる第７の画素について、図４（ｄ）を参照して説明する。図４（ｄ）は、この第７の画素の等価回路を示す回路図である。
【００８６】
この第７の画素は、基本的には前記図３及び図４（ａ）に示す第４の画素と同一であり、露光中の光量をモニタする機能を有していない。この第６の画素が前記第４の画素と異なる所は、図３（ａ）（ｂ）中の両側の画素間のゲート電極５ａを取り除いて、図３（ａ）（ｂ）中の両側のＰチャネルＭＯＳＦＥＴ９ａを形成していない点のみである。結局、この第７の画素は、図１９に示す画素と同一である。なお、図３（ａ）（ｂ）と図４（ｄ）との左右方向の位置の対応関係は逆となっている。
【００８７】
（第８の画素）
次に、本発明において用いることができる第８の画素について、図５及び図６（ａ）を参照して説明する。
【００８８】
図５はこの第８の画素を模式的に示す図であり、図５（ａ）はその概略平面図、図５（ｂ）は図５（ａ）中のＸ５−Ｘ６線に沿った概略断面図、図５（ｃ）は図５（ａ）中のＹ５−Ｙ６線に沿った概略断面図である。図６（ａ）は、この第８の画素の等価回路を示す回路図である。図５及び図６（ａ）において、図１及び図２中の要素と同一又は対応する要素には同一符号を付し、その重複した説明は省略する。なお、図５（ａ）（ｂ）と図６（ａ）との左右方向の位置の対応関係は逆となっている。
【００８９】
この第８の画素は、露光中の光量をモニタする機能を有しており、基本的な素子構造は前記図１及び図２（ａ）に示す第１の画素と同一である。この第８の画素が前記第１の画素と異なる所は、中継配線２３を除去せずに残したまま、リセットドレイン配線２４にリセットドレイン４の部分において開口２４ａ’が形成されて、リセットドレイン４の一部が入射光を受光し得るように開口されている。ただし、この開口２４ａ’は、図５（ａ）（ｂ）に示すように、前記第１の画素の開口２４ａと異なり、中継配線２３とリセットドレイン配線２４とが接続されるべくリセットドレイン４の部分においてリセットドレイン配線２４が部分的に残るように、形成されている。この第８の画素では、この残った部分と中継配線２３とによって、リセットドレイン４が構成するフォトダイオード４０の開口率は、前記第１の画素よりは小さくなっている。この第８の画素では、前記第１の画素と異なり、リセットドレイン４の部分においても、リセットドレイン配線２４の一部及び中継配線２３が残っているので、リセットドレイン４は、リセットドレイン配線２４に対して直接的に電気的に接続されている。
【００９０】
（第９の画素）
次に、本発明において用いることができる第９の画素について、図６（ｂ）を参照して説明する。図６（ｂ）は、この第９の画素の等価回路を示す回路図である。
【００９１】
この第９の画素は、基本的には前記図５及び図６（ａ）に示す第８の画素と同一であり、露光中の光量をモニタする機能を有している。この第９の画素が前記第８の画素と異なる所は、図５（ａ）（ｂ）中の左側の画素間のゲート電極５ａを取り除いて、図３（ａ）（ｂ）中の左側のＰチャネルＭＯＳＦＥＴ９ａを形成していない点のみである。なお、図５（ａ）（ｂ）と図６（ｂ）との左右方向の位置の対応関係は逆となっている。
【００９２】
（第１０の画素）
次に、本発明において用いることができる第１０の画素について、図６（ｃ）を参照して説明する。図６（ｃ）は、この第１０の画素の等価回路を示す回路図である。
【００９３】
この第１０の画素は、基本的には前記図５及び図６（ａ）に示す第８の画素と同一であり、露光中の光量をモニタする機能を有している。この第１０の画素が前記第８の画素と異なる所は、図５（ａ）（ｂ）中の右側の画素間のゲート電極５ａを取り除いて、図５（ａ）（ｂ）中の右側のＰチャネルＭＯＳＦＥＴ９ａを形成していない点のみである。なお、図５（ａ）（ｂ）と図６（ｃ）との左右方向の位置の対応関係は逆となっている。
【００９４】
（第１１の画素）
次に、本発明において用いることができる第１１の画素について、図６（ｄ）を参照して説明する。図６（ｄ）は、この第１１の画素の等価回路を示す回路図である。
【００９５】
この第１１の画素は、基本的には前記図５及び図６（ａ）に示す第８の画素と同一であり、露光中の光量をモニタする機能を有している。この第１１の画素が前記第８の画素と異なる所は、図５（ａ）（ｂ）中の両側の画素間のゲート電極５ａを取り除いて、図５（ａ）（ｂ）中の両側のＰチャネルＭＯＳＦＥＴ９ａを形成していない点のみである。なお、図５（ａ）（ｂ）と図６（ｄ）との左右方向の位置の対応関係は逆となっている。
【００９６】
（第１の実施の形態）
次に、本発明の第１の実施の形態による固体撮像装置について、図７を参照して説明する。図７は、本実施の形態による固体撮像装置を示す回路図である。
【００９７】
本実施の形態による固体撮像装置は、前述した図１及び図２（ａ）に示す第１の画素及び前述した図３及び図４（ａ）に示す第４の画素を、２次元マトリックス（ｍ×ｎ）に配列して構成されている。撮像面の中央部に前記第１の画素が２次元マトリックス（ｋ×ｌ）に配列され、その周りに前記第４の画素が配置されている。なお、図７において、前記第１の画素を破線で囲んでいる。
【００９８】
したがって、本実施の形態では、マトリクス配置の各行において、リセットドレイン４とＪＦＥＴ２のゲート領域１５とが行方向（水平走査方向）に交互に配置され、各画素間には全てゲート電極５ａが配置されて前記ＰチャネルＭＯＳＦＥＴ９ａが形成されていることとなる。なお、マトリクス配置の各行において、当該行の画素内の全てのリセットゲート５及び当該行の画素間のゲート電極５ａは、全て各行毎にリセットゲート配線２１により行方向に共通に接続され、当該行のスイッチング素子としてのＰチャネルＭＯＳＦＥＴ９，９ａは全て同時にオン・オフすることとなる。
【００９９】
このため、図７からもわかるように、各行毎に、当該行の全てのＭＯＳＦＥＴ９，９ａがオン（導通状態にある）している場合には、当該行の全ての画素のＪＦＥＴ２のゲート領域１５及びリセットドレイン４が当該行のリセットドレイン配線２４に対して電気的に接続された状態となり、画素間のＰチャネルＭＯＳＦＥＴ９ａによって当該行の全てのＪＦＥＴ２のゲート領域１５及びリセットドレイン４が電気的に接続されるので、リセットドレイン４がリセットドレイン配線２４に直接的に接続されていない前記第１の画素のＪＦＥＴ２のゲート領域１５についても、前記第４の画素のＰチャネルＭＯＳＦＥＴ９ａ及びリセットドレイン４を経由して、当該行のリセットドレイン配線２４に対して電気的に接続された状態となる。また、各行毎に、当該行の全てのＭＯＳＦＥＴ９，９ａがオフしている（遮断状態にある）場合には、当該行の全ての画素のＪＦＥＴ２のゲート領域１５が当該行のリセットドレイン配線２４に対して電気的に遮断された状態となる。
【０１００】
したがって、本実施の形態においても、各行毎に、当該行のリセットドレイン配線２４に、ＪＦＥＴ２のゲート領域１５の電荷を排出させるとともに当該ゲート領域１５の電位を制御するための駆動信号φＲＳＤを与えることにより、この信号を当該行の全ての画素のＪＦＥＴ２のゲート領域１５に与えることができ、前述した図１９及び図２０に示す従来の固体撮像装置と同様の動作を実現することができる。
【０１０１】
また、光量モニタ機能を有する前記第１の画素を含む各行については、当該行の全てのＰチャネルＭＯＳＦＥＴ９，９ａがオンしている場合には、画素間のＰチャネルＭＯＳＦＥＴ９ａによって当該行の全てのＪＦＥＴ２のゲート領域１５及びリセットドレイン４が電気的に接続されるので、当該行の第１の画素のリセットドレイン４は、当該行の前記第４の画素のＰチャネルＭＯＳＦＥＴ９ａ及びリセットドレイン４を経由して、当該行のリセットドレイン配線２４に対して電気的に接続された状態となる。したがって、前記第４の画素において前記開口２４ａから入射した光に応じて発生した信号電荷（本実施形態ではホール）による光電流を、当該行のリセットドレイン配線２４から出力させることができる。
【０１０２】
なお、本実施の形態では、光量モニタ機能を有する前記第１の画素を含む各行については、当該第１の画素のフォトダイオード４０を構成するリセットドレイン４は、直接的には当該行のリセットドレイン配線２４に対して電気的に接続されておらず、当該行の全てのＰチャネルＭＯＳＦＥＴ９，９ａの導通及び遮断の状態に依存して、当該第１の画素のリセットドレイン４の当該行のリセットドレイン配線２４に対する電気的な接続及び遮断の状態が定まる。
【０１０３】
本実施の形態による固体撮像装置は周辺回路を含むが、差分処理回路２７、垂直走査回路７，水平走査回路８等の周辺回路構成は、前述した図１９及び図２０に示す従来の固体撮像装置と同じである。ただし、本実施の形態では、光量モニタ機能を有する前記第１の画素を含む各行について、当該各行のリセットドレイン配線２４は、それぞれＭＯＳＦＥＴ等からなるスイッチＱＡを介して垂直走査回路７の当該行の各駆動パルスφＲＳＤの出力部にそれぞれ接続され、更に、当該各行のリセットドレイン２４と光量モニタ信号出力端子５０との間にそれぞれスイッチＱＢが接続されている。各スイッチＱＡのゲート電極には駆動パルスφＰＤが印加され、各スイッチＱＢのゲート電極には駆動パルスφＰＤをノットゲート５１で反転したパルスが印加されるようになっている。本実施の形態では、前記各スイッチＱＡ及び各スイッチＱＢが、前記第１の画素を含む行のリセットドレイン配線２４に、当該行の各画素のＪＦＥＴ２のゲート領域１５の電荷を排出させるとともに当該ゲート領域１５の電位を制御するための駆動信号φＲＳＤが供給される状態と、当該行のリセットドレイン配線２４から当該配線２４に現れた信号を出力させる状態とを、切り替える切替部を構成している。したがって、本実施の形態では、前記第１の画素のリセットドレイン４で発生した光電流ＩｐはスイッチＱＢを介して端子５０から素子外部へ出力することができる。
【０１０４】
次に、本実施の形態による固体撮像装置の一使用例について、図８を参照して説明する。
【０１０５】
図８は、本実施の形態による固体撮像装置を用いた撮像装置の一例を示す概略構成図である。図８において、１００は本実施の形態による固体撮像装置を示す。この固体撮像装置１００は、遮光用シャッタ１０１の付いた暗箱１０２の中に配置されている。コントローラ１０３によって、固体撮像装置１００とシャッタ１０１が制御されている。固体撮像装置１００から光量モニタ信号としての光電流Ｉｐが出力される前記端子５０は、光電流処理回路１０４に接続されている。光電流処理回路１０４には、光電流積分回路１０５及びコンパレータ１０６が含まれている。光電流積分回路１０５は、オペアンプ１０７、コンデンサＣL及びリセット用スイッチ１０８が図示のように接続されて構成されている。リセット用スイッチ１０８は、そのゲート電極に受けたリセット信号φＲＳＴに応答して、コンデンサＣＬの電荷を放電させることにより、光電流積分回路１０５をリセットする。光電流積分回路１０５が、端子５０からの光電流Ｉｐを積分して電圧Ｖｉｐに変換し、コンパレータ１９が、参照電圧Ｖｃと比較して、電圧Ｖｉｐが参照電圧Ｖｃより小さくなるとシャッタ１０１を閉じる制御信号１０９をコントローラ１０３に出力する。
【０１０６】
図８に示す撮像装置を用いて静止画を撮像する場合の固体撮像装置１００とシャッタ１０１の駆動タイミングチャートを図９に示す。
【０１０７】
期間Ｔ１内の前半の期間Ｔａで、全画素の転送ゲート３がオンオフされ、全画素のフォトダイオード１の電荷がＪＦＥＴ２のゲート領域１５に転送され、フォトダイオード１がリセットされる。この時、各駆動パルスφＲＳＤが電圧ＶＧＨとなっており、各駆動パルスφＲＳＧがローレベルとなってＰチャネルＭＯＳＦＥＴ９，９ａが全てオンになっていることから、ＪＦＥＴ２のゲート領域１５は電圧ＶＧＨに設定されている。
【０１０８】
次に、期間Ｔ１内の後半の期間Ｔｂで、各駆動パルスφＲＳＤがハイレベルとされ、この時もＰチャネルＭＯＳＦＥＴ９，９ａが全てオンになっていることから、全画素のＪＦＥＴ２のゲート領域１５が電圧ＶＧＬ（ＪＦＥＴ４をオフさせる電位）に設定され、画素の初期化が終了し、露光状態に入る準備が完了する。
【０１０９】
期間Ｔ２では、シャッタ１０１が開いて露光状態となる。この時、光量をモニタする機能を有する前記第１の画素を含む行のＰチャネルＭＯＳＦＥＴ９，９ａが全てオンになっており、かつ、パルスφＰＤがローレベルであるためにスイッチＱＢがオンしてスイッチングＱＡがオフしているのでリセットドレイン配線２４が出力端子５０に接続された状態に切り替わっている。その結果、固体撮像装置１００の撮像面中央部に配置された前記第１の画素で発生した光電流Ｉｐが光電流処理回路１０４へ流れ、光電流積分回路１０８の出力電圧Ｖｉｐは、図９に示すように変化する。電圧Ｖｉｐの傾きが、固体撮像装置１５への入射光強度に比例するので電圧Ｖｉｐをモニタすることにより所望の露光量を露光中にリアルタイムで求めることができる。すなわち、図９で光電流積分回路１０８の出力電圧Ｖｉｐが参照電圧Ｖｃを越えた時点で、光電流処理回路１０４から制御信号１０９をコントローラ１６に送りシャッタ１０１を閉じる。その後、順次各行を読み出していく。
【０１１０】
期間Ｔ３で、スイッチＱＢがオフしてスイッチングＱＡがオンしているのでリセットドレイン配線２４が垂直走査回路７側に切り替わっている。この時、ＰチャネルＭＯＳＦＥＴ９，９ａが全てオンになっているので、当該行の駆動パルスφＲＳＤにより、ＪＦＥＴ２のゲート領域１５は、電圧ＶＧＨに設定され、その後、ＰチャネルＭＯＳＦＥＴ９，９ａがオフしてフローティング状態にされる。
【０１１１】
期間Ｔ４で、ソースフォロワモードでＪＦＥＴ２のソース領域１４から信号が読み出され、基準信号（暗出力）Ｖｒｅｆとして差分処理回路２７の容量２８に保持される。そして、パルスφＮがローになってスイッチ２９がオフすると、容量２８の出力側（２９側）がフローティングになる。
【０１１２】
期間Ｔ５で、フォトダイオード１に蓄積された光信号電荷が、転送ゲート３を介してＪＦＥＴ２のゲート領域１５に転送される。この時、容量２８の出力側はフローティングになっているので、ＪＦＥＴ２のソース領域１４（Ｓ）から読み出された光信号（明出力）Ｖｓと基準信号（暗出力）Ｖｒｅｆの差信号Ｖｓ−Ｖｒｅｆが現れる。
【０１１３】
期間Ｔ６で、水平走査回路８により水平選択スイッチ３９が順次オンし、当該行の各画素の差信号Ｖｓ−Ｖｒｅｆが画像信号として容量２８−ｉから読み出され、出力アンプ３５を介して出力端子ＯＵＴから出力される。
【０１１４】
前記期間Ｔ３〜Ｔ６は各行について順次繰り返される。
【０１１５】
このように、本実施の形態による固体撮像装置１００は、露出中に固体撮像装置へ直接入射する光量をリアルタイムでモニタできるため、当該固体撮像装置１００を用いた図８に示す撮像装置では、入射光量が変化しても常に最適な露出時間で撮像することができる。
【０１１６】
次に、本実施の形態による固体撮像装置１００の他の使用例について、図１０を参照して説明する。
【０１１７】
図１０は、本実施の形態による固体撮像装置１００を用いた撮像装置の他の例を示す概略構成図である。図１０において、図８中の要素と同一又は対応する要素には同一符号を付し、その重複した説明は省略する。
【０１１８】
本例による撮像装置と前述した図８に示す撮像装置とは、露光制御の方式が異なっている。すなわち、図８に示す撮像装置では、最適露光量が得られた時点でシャッタ１０３を閉じ露光期間を終了させたが、図１０に示す撮像装置では、補助発光装置（以下、ストロボという）１１０を使って被写体を照射し、固体撮像装置１００に入射する露光量が最適になった時点でストロボ１１０の発光を停止して露出制御する方式である。図１０に示す撮像装置が図８に示す撮像装置と構成上異なる点は、シャッタ１０３の代わりにストロボ１１０が設けられている点のみである。
【０１１９】
図１１には、図１０に示す撮像装置を用いて静止画を撮像する場合の固体撮像装置１００とストロボ１１０を駆動するタイミングチャートが示されている。図１１に示すタイミングチャートは、図１０に示すタイミングチャートにおいてシャッタのオン・オフをストロボの開閉に置き換えたものであり、それ以外の動作については同一であるので、ここではその説明は省略する。
【０１２０】
ストロボを使用する場合、被写体によって反射光即ち固体撮像装置１００に入射してくる光量が変化するため、本実施形態のようにリアルタイムで露出中の入射光量をモニタすることにより被写体によらず常に最適な露光量で撮像できるメリットは非常に大きい。
【０１２１】
（第１の実施の形態の変形例）
前記図７に示す第１の実施の形態による固体撮像装置は、前述したように、図１及び図２（ａ）に示す第１の画素及び前述した図３及び図４（ａ）に示す第４の画素を、２次元マトリックス（ｍ×ｎ）に配列して構成したものであった。
【０１２２】
本発明では、このような構成に限定されるものではなく、前述した第１乃至第１１の画素を適宜に組み合わせて構成したものであってもよい。この場合、全画素のうち少なくとも１つの画素として、光量モニタ機能を有する前記第１乃至第３の画素並びに前記第８乃至第９の画素のうちの１種類以上の画素を採用すればよい。そして、（１）２次元マトリクス配置の行毎に、当該行の全てのＭＯＳＦＥＴ９，９ａがオンしている場合には、当該行の全ての画素のＪＦＥＴ２のゲート領域１５及びリセットドレイン４が当該行のリセットドレイン配線２４に対して電気的に接続された状態となるとともに、当該行の全てのＭＯＳＦＥＴ９，９ａがオフしている場合には、当該行の全ての画素のＪＦＥＴ２のゲート領域１５が当該行のリセットドレイン配線２４に対して電気的に遮断された状態となり、（２）光量モニタ機能を有する画素を含む各行については、当該行の全てのＰチャネルＭＯＳＦＥＴ９，９ａがオンしている場合には、当該行の光量モニタ機能を有する画素のリセットドレイン４が、当該行のリセットドレイン配線２４に対して電気的に接続された状態となるようにすればよい。
【０１２３】
例えば、前記図７に示す第１の実施の形態において、（１）前記第１の画素に代えて前記第８乃至第１１の画素うちのいずれかを配置してもよいし、（２）前記第１の画素を含まない行の前記第４の画素や、前記第１の画素を含む行の前記第４の画素のうちの前記第１の画素と隣り合わない前記第４の画素を、前記第５乃至第７の画素のうちのいずれかに置き換えてもよいし、（３）前記第４の画素と隣り合う画素を前記第８乃至第１１の画素のうちのいずれかに置き換えてもよい。
【０１２４】
また、２次元マトリクス配置した全画素のうち少なくとも１つ（勿論、全部でもよい）を前記第８乃至第１１の画素のうちのいずれかとし、残りの画素を前記第４乃至第７の画素のうちのいずれかとしてもよい。このように、光モニタ機能を有する画素として第８乃至第１１の画素のうちのいずれかのみを用いた場合には、当該画素を含む各行については、当該画素のフォトダイオード４０を構成するリセットドレイン４は、直接的に当該行のリセットドレイン配線２４に対して電気的に接続され、当該行のＭＯＳＦＥＴ９，９ａの導通及び遮断の状態と無関係に、常に当該行のリセットドレイン配線２４に対して電気的に接続されていることとなる。
【０１２５】
さらに、光量モニタ機能を有する画素の数や配置も何ら限定されるものではなく、当該画素は必ずしも中央部に配置する必要もないし、一塊に配置する必要もない。
【０１２６】
さらにまた、前記第１の実施の形態では、複数の光量モニタ機能を有する画素からの光量モニタ信号を１つにまとめて端子５０から出力するように構成されていたが、必要に応じて、各画素からの光量モニタ信号を別々に出力するようにしてもよい。
【０１２７】
（第２の実施の形態）
次に、本発明の第２の実施の形態による固体撮像装置について、図１２を参照して説明する。
【０１２８】
図１２は、本実施の形態による固体撮像装置を示す回路図である。図１２において、図７中の要素と同一又は対応する要素には同一の符号を付し、その重複した説明は省略する。
【０１２９】
前記第１の実施の形態がいわゆる２次元の固体撮像装置であるのに対し、本実施の形態はいわゆる１次元の固体撮像装置である。
【０１３０】
本実施の形態による固体撮像装置は、前記第１の実施の形態による固体撮像装置において、前記第１の画素を含む１行とこれに関連する周辺回路を抜き出したものに相当する。
【０１３１】
本実施の形態によっても、前記第１の実施の形態と同様の利点が得られる。
【０１３２】
なお、前記第１の実施の形態に関する前述した変形は、本実施の形態に対しても同様に適用することができる。
【０１３３】
（第１２の画素）
次に、本発明において用いることができる第１２の画素について、図１３及び図１４を参照して説明する。
【０１３４】
図１３はこの第１２の画素を模式的に示す図であり、図１３（ａ）はその概略平面図、図１３（ｂ）は図１３（ａ）中のＸ７−Ｘ８線に沿った概略断面図、図１３（ｃ）は図１３（ａ）中のＹ７−Ｙ８線に沿った概略断面図である。図１４は、図１３（ａ）中のＹ９−Ｙ１０線に沿った概略断面図である。図１３及び図１４において、図１及び図２中の要素と同一又は対応する要素には同一符号を付し、その重複した説明は省略する。
【０１３５】
この第１２の画素は、前記図１及び図２（ａ）に示す第１の画素と同様の光量モニタ機能を有する画素であり、前記第１の画素と基本的な素子構造は同一である。この第１２の画素が前記第１の画素と異なる所は、以下の点である。
【０１３６】
すなわち、前記第１の画素では基板１０としてＰ型半導体基板が用いられていたのに対し、この第１２の画素では基板１０としてＮ型半導体基板が用いられている。また、この第１２の画素では、図１中のドレイン配線２５が取り除かれ、垂直信号線（ＪＦＥＴ２のソース配線）２２がドレイン配線２５の位置に配置されている。
【０１３７】
さらに、第１２の画素では、フォトダイオード１で過剰に生成された電荷をリセットドレイン４に導くオーバーフロー制御領域６ａが形成されている。オーバーフロー制御領域６ａは、フォトダイオード１のＰ型電荷蓄積領域１２と、リセットドレイン４との境界領域の半導体層１１内部に形成されたＰ型半導体領域からなり、フォトダイオード１で過剰に生成された電荷をリセットドレイン４に導くオーバーフロー動作を制御する。また、オーバーフロー制御領域６ａ上部の半導体表面近傍には、高濃度のＮ型半導体領域１６（ＪＦＥＴ２のＮ型ドレイン領域１６と同一）が形成されている。すなわち、フォトダイオード１のＰ型電荷蓄積領域１２、Ｐ型オーバーフロー制御領域６ａ、リセットドレイン４を、それぞれ、ソース領域、チャネル領域、ドレイン領域とし、高濃度のＮ型半導体領域１６及びＮ型半導体層１１をゲート領域とした、ＰチャネルＪＦＥＴ２００が形成されている。このＰチャネルＪＦＥＴ２００は、フォトダイオード１が標準的な動作をしている場合はカットオフ（遮断）状態にあり、フォトダイオード１に強い光が入射して、Ｐ型電荷蓄積領域１２にある一定量以上の電荷（この場合はホールによる正電荷）が蓄積されると、つまり、Ｐ型電荷蓄積領域１２の電位があるレベル以上に上昇すると、導通（オン）状態となるように形成されている。したがって、フォトダイオード１で過剰に生成された電荷は、オーバーフロー制御領域６ａを経由して、リセットドレイン４に流出する。この過剰電荷は所定の経路を経由してリセットドレイン配線２４から排出される。オーバーフロー制御領域６ａ上部の半導体表面近傍に形成された高濃度のＮ型半導体領域１６（ＪＦＥＴ２のＮ型ドレイン領域１６と同一）は、フォトダイオード１の表面近傍に形成された、高濃度のＮ型半導体領域１３と連続して形成されている。したがって、フォトダイオード１のＰ型電荷蓄積領域１２の半導体表面近傍は、周囲領域も含めて、高濃度のＮ型半導体領域（１３及び１６）で覆われた構造となり、フォトダイオード１は埋め込みフォトダイオードとなっている。なお、フォトダイオード１の転送ゲート３側の端部及び転送ゲート３下部には、構造上、高濃度のＮ型半導体領域（１３及び１６）が形成されていないが、埋め込みフォトダイオードの性能（半導体表面の非空乏化による低暗電流特性）は保持される。これは、フォトダイオード１が光電変換によって信号電荷の蓄積動作を行っている期間中は、転送ゲート３は遮断（オフ）状態で、ハイレベルのパルス電圧が印加されており、結果として、この領域の半導体表面近傍に電子が誘起され、高濃度のＮ型半導体領域とされるためである。このように、フォトダイオード１は、ＪＦＥＴ型の横型オーバーフロードレイン構造を備えた、埋め込み型のフォトダイオードとなっており、縦型オーバーフロードレイン構造の埋め込み型フォトダイオードと同様、オーバーフロー構造によって、ブルーミング、スミア等のにじみの現象を抑圧することができるとともに、埋め込みフォトダイオードによって、ＰＮ接合部に生じる空乏層が半導体表面に達しないため、暗電流が抑圧される。また、電荷が転送された後にフォトダイオードに電荷が残らない（完全転送、または完全空乏化による）ため、残像、リセットノイズを抑えた理想的な特性が得られる。
【０１３８】
この第１２の画素の等価回路は、前記第１の画素の等価回路と同じく、図２（ａ）に示す通りとなる。
【０１３９】
（第１３の画素）
次に、本発明において用いることができる第１３の画素について、図１５及び図１６を参照して説明する。
【０１４０】
図１５はこの第１３の画素を模式的に示す図であり、図１５（ａ）はその概略平面図、図１５（ｂ）は図１５（ａ）中のＸ１１−Ｘ１２線に沿った概略断面図、図１５（ｃ）は図１５（ａ）中のＹ１１−Ｙ１２線に沿った概略断面図である。図１６は、図１５（ａ）中のＹ１３−Ｙ１４線に沿った概略断面図である。図１５及び図１６において、図１及び図２中の要素及び図１３及び図１４中の要素と同一又は対応する要素には同一符号を付し、その重複した説明は省略する。
【０１４１】
この第１３の画素は、前記図３及び図４（ａ）に示す第４の画素と同様の光量モニタ機能を有しない画素であり、前記第４の画素と基本的な素子構造は同一である。この第１３の画素が前記第４の画素と異なる所は、前記第１２の画素が前記第１の画素と異なる点と同じく、以下の点である。すなわち、前記第４の画素では基板１０としてＰ型半導体基板が用いられていたのに対し、この第１３の画素では基板１０としてＮ型半導体基板が用いられている。また、この第１３の画素では、図３中のドレイン配線２５が取り除かれ、垂直信号線（ＪＦＥＴ２のソース配線）２２がドレイン配線２５の位置に配置されている。さらに、第１３の画素では、フォトダイオード１で過剰に生成された電荷をリセットドレイン４に導くオーバーフロー制御領域６ａが形成されている。
【０１４２】
この第１３の画素の等価回路は、前記第４の画素の等価回路と同じく、図４（ａ）に示す通りとなる。
【０１４３】
（第１４の画素）
次に、本発明において用いることができる第１４の画素について、図１７及び図１８を参照して説明する。
【０１４４】
図１７はこの第１４の画素を模式的に示す図であり、図１７（ａ）はその概略平面図、図１７（ｂ）は図１７（ａ）中のＸ１５−Ｘ１６線に沿った概略断面図、図１７（ｃ）は図１７（ａ）中のＹ１５−Ｙ１６線に沿った概略断面図である。図１８は、図１７（ａ）中のＹ１７−Ｙ１８線に沿った概略断面図である。図１７及び図１８において、図１及び図２中の要素及び図１３及び図１４と同一又は対応する要素には同一符号を付し、その重複した説明は省略する。
【０１４５】
この第１４の画素は、前記図５及び図６（ａ）に示す第８の画素と同様の光量モニタ機能を有する画素であり、前記第８の画素と基本的な素子構造は同一である。この第１４の画素が前記第４の画素と異なる所は、前記第１２の画素が前記第１の画素と異なる点と同じく、以下の点である。すなわち、前記第８の画素では基板１０としてＰ型半導体基板が用いられていたのに対し、この第１４の画素では基板１０としてＮ型半導体基板が用いられている。また、この第１４の画素では、図５中のドレイン配線２５が取り除かれ、垂直信号線（ＪＦＥＴ２のソース配線）２２がドレイン配線２５の位置に配置されている。さらに、第１４の画素では、フォトダイオード１で過剰に生成された電荷をリセットドレイン４に導くオーバーフロー制御領域６ａが形成されている。
【０１４６】
この第１４の画素の等価回路は、前記第８の画素の等価回路と同じく、図６（ａ）に示す通りとなる。
【０１４７】
（その他の実施の形態）
前記第１２の画素が前記第１の画素に対応し、前記第１３の画素が前記第４の画素に対応しているので、前記図７に示す第１の実施の形態においてあるいは前記第２の実施の形態において、前記第１の画素に代えて前記第１２の画素を配列するとともに前記第４の画素に代えて前記第１３の画素を配列すれば、本発明の他の実施の形態による固体撮像装置を得ることができる。この固体撮像装置は、前記第１又は第２の実施の形態による固体撮像装置と同じ動作を行い、同様の利点が得られる。
【０１４８】
前記第１、第４及び第８の画素を変形して第２、第３、第５、第６及び第７の画素を得たのと同様に、第１２、第１３及び第１４の画素を変形して種々の画素を得ることができる。これらの画素を適宜組み合わせる等によって本発明の更に他の種々の実施の形態による固体撮像装置を得ることができることは、前述した第１の実施の形態の変形例の場合と同様である。
【０１４９】
以上、本発明の各実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではない。
【０１５０】
【発明の効果】
以上説明したように、本発明によれば、固体撮像装置に入射する光量に応じた電気信号を露出中にリアルタイムで素子外部へ出力することができるため、露出時間あるいはストロボのような補助光の光量を制御して常時最適露光量で撮像することが可能になる。
【図面の簡単な説明】
【図１】第１の画素を模式的に示す図であり、図１（ａ）はその概略平面図、図１（ｂ）は図１（ａ）中のＸ１−Ｘ２線に沿った概略断面図、図１（ｃ）は図１（ａ）中のＹ１−Ｙ２線に沿った概略断面図である。
【図２】第１乃至第３の画素の等価回路を示す回路図である。
【図３】第４の画素を模式的に示す図であり、図３（ａ）はその概略平面図、図３（ｂ）は図３（ａ）中のＸ３−Ｘ４線に沿った概略断面図、図３（ｃ）は図３（ａ）中のＹ３−Ｙ４線に沿った概略断面図である。
【図４】第４乃至第７の画素の等価回路を示す回路図である。
【図５】第８の画素を模式的に示す図であり、図５（ａ）はその概略平面図、図５（ｂ）は図５（ａ）中のＸ５−Ｘ６線に沿った概略断面図、図５（ｃ）は図５（ａ）中のＹ５−Ｙ６線に沿った概略断面図である。
【図６】第８乃至第１１の画素の等価回路を示す回路図である。
【図７】本発明の第１の実施の形態による固体撮像装置を示す回路図である。
【図８】本発明の第１の実施の形態による固体撮像装置を用いた撮像装置の一例を示す概略構成図である。
【図９】図８に示す撮像装置の駆動タイミングチャートである。
【図１０】本発明の第１の実施の形態による固体撮像装置を用いた撮像装置の他の例を示す概略構成図である。
【図１１】図１０に示す撮像装置の駆動タイミングチャートである。
【図１２】本発明の第２の実施の形態による固体撮像装置を示す回路図である。
【図１３】第１２の画素を模式的に示す図であり、図１３（ａ）はその概略平面図、図１３（ｂ）は図１３（ａ）中のＸ７−Ｘ８線に沿った概略断面図、図１３（ｃ）は図１３（ａ）中のＹ７−Ｙ８線に沿った概略断面図である。
【図１４】図１３（ａ）中のＹ９−Ｙ１０線に沿った概略断面図である。
【図１５】第１３の画素を模式的に示す図であり、図１５（ａ）はその概略平面図、図１５（ｂ）は図１５（ａ）中のＸ１１−Ｘ１２線に沿った概略断面図、図１５（ｃ）は図１５（ａ）中のＹ１１−Ｙ１２線に沿った概略断面図である。
【図１６】図１５（ａ）中のＹ１３−Ｙ１４線に沿った概略断面図である。
【図１７】第１４の画素を模式的に示す図であり、図１７（ａ）はその概略平面図、図１７（ｂ）は図１７（ａ）中のＸ１５−Ｘ１６線に沿った概略断面図、図１７（ｃ）は図１７（ａ）中のＹ１５−Ｙ１６線に沿った概略断面図である。
【図１８】図１７（ａ）中のＹ１７−Ｙ１８線に沿った概略断面図である。
【図１９】従来の固体撮像装置の単位画素を模式的に示す図であり、図１９（ａ）はその概略平面図、図１９（ｂ）は図１９（ａ）中のＸ１９−Ｘ２０線に沿った概略断面図、図１９（ｃ）は図１９（ａ）中のＹ１９−Ｙ２０線に沿った概略断面図である。
【図２０】従来の固体撮像装置を示す回路図である。
【図２１】従来の固体撮像装置の動作を説明するためのパルスタイミングチャートである。
【符号の説明】
１  フォトダイオード
２  ＪＦＥＴ
３  転送ゲート
４  リセットドレイン
５  リセットゲート
５ａ  ゲート電極
９，９ａ  ＰチャネルＭＯＳＦＥＴ
１０  半導体基板
１１  Ｎ型半導体領域
１５  ＪＦＥＴのゲート領域
２４  リセットドレイン配線
２４ａ，２４ａ’  開口
【図１】
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【図２】
0004144058.tif 000003
【図３】
0004144058.tif 000004
【図４】
0004144058.tif 000005
【図５】
0004144058.tif 000006
【図６】
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【図７】
0004144058.tif 000008
【図８】
0004144058.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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