(57)【特許請求の範囲】
【請求項１】
テスト対象回路の複数ずつ組をなすデータ出力ビットの中から、各組ごとにテスト対象となるデータ出力ビットを一つずつ選択する選択手段と、
前記選択手段により選択されたデータ出力ビットの出力データと、期待値データとを比較するシグネチャ解析回路と、
前記シグネチャ解析回路に前記期待値データを供給するデータ生成回路と、
前記選択手段によるデータ出力ビットの選択、および前記データ生成回路による期待値データの生成を制御する制御回路と、
を具備することを特徴とするＢＩＳＴ回路。
【請求項２】
前記制御回路は、前記選択手段に接続されたすべてのデータ出力ビットについてのテストが終了するまで、前記選択手段が前記テスト対象回路の一データ出力ビットを選択し、選択されたデータ出力ビットについてのテストが終了した後に、前記選択手段が前記テスト対象回路の別のデータ出力ビットを選択する動作を繰り返すように制御する論理回路を有することを特徴とする請求項１に記載のＢＩＳＴ回路。
【請求項３】
前記選択手段は、テスト対象回路の２個ずつのデータ出力ビットの中から１個ずつ選択することを特徴とする請求項１または２に記載のＢＩＳＴ回路。
【請求項４】
テスト対象回路の複数ずつ組をなすデータ出力ポートの中から、各組ごとにテスト対象となるデータ出力ポートを一つずつ選択する選択手段と、
前記選択手段により選択されたデータ出力ポートの出力データと、期待値データとを比較するシグネチャ解析回路と、
前記シグネチャ解析回路に前記期待値データを供給するデータ生成回路と、
前記選択手段によるデータ出力ポートの選択、および前記データ生成回路による期待値データの生成を制御する制御回路と、
を具備することを特徴とするＢＩＳＴ回路。
【請求項５】
前記制御回路は、前記選択手段に接続されたすべてのデータ出力ポートについてのテストが終了するまで、前記選択手段が前記テスト対象回路の一データ出力ポートを選択し、選択されたデータ出力ポートについてのテストが終了した後に、前記選択手段が前記テスト対象回路の別のデータ出力ポートを選択する動作を繰り返すように制御する論理回路を有することを特徴とする請求項４に記載のＢＩＳＴ回路。
【請求項６】
前記選択手段は、テスト対象回路の２個ずつのデータ出力ポートの中から１個ずつ選択することを特徴とする請求項４または５に記載のＢＩＳＴ回路。
【請求項７】
テスト対象回路の複数ずつ組をなすデータ出力ポートの中から、各組ごとにテスト対象となるデータ出力ポートを一つずつ選択する第１の選択手段と、
前記第１の選択手段により選択されたデータ出力ポートの複数ずつ組をなすデータ出力ビットの中から、各組ごとにテスト対象となるデータ出力ビットを一つずつ選択する第２の選択手段と、
前記第２の選択手段により選択されたデータ出力ビットの出力データと、期待値データとを比較するシグネチャ解析回路と、
前記シグネチャ解析回路に前記期待値データを供給するデータ生成回路と、
前記第１の選択手段によるデータ出力ポートの選択、前記第２の選択手段によるデータ出力ビットの選択、および前記データ生成回路による期待値データの生成を制御する制御回路と、
を具備することを特徴とするＢＩＳＴ回路。
【請求項８】
前記制御回路は、前記第１の選択手段が前記テスト対象回路の一データ出力ポートを選択し、かつ前記第２の選択手段が当該データ出力ポートの一データ出力ビットを選択し、選択されたデータ出力ビットについてのテストが終了した後に前記第２の選択手段が当該データ出力ポートの別のデータ出力ビットを選択する動作を繰り返し、当該データ出力ポートに接続されたすべてのデータ出力ビットについてのテストが終了した後に、前記第１の選択手段が前記テスト対象回路の別のデータ出力ポートを選択する動作を、前記第１の選択手段に接続されたすべてのデータ出力ポートについてのテストが終了するまで繰り返すように制御する論理回路を有することを特徴とする請求項７に記載のＢＩＳＴ回路。
【請求項９】
前記第１の選択手段は、テスト対象回路の２個ずつのデータ出力ポートの中から１個ずつ選択することを特徴とする請求項７または８に記載のＢＩＳＴ回路。
【請求項１０】
前記第２の選択手段は、各データ出力ポートの２個ずつのデータ出力ビットの中から１個ずつ選択することを特徴とする請求項７〜９のいずれか一つに記載のＢＩＳＴ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＢＩＳＴ回路に関し、特に比較器型シグネチャ解析回路を用いた、メモリのテスト用のＢＩＳＴ回路に関する。
【０００２】
ＬＳＩのテスト容易化設計の一手段として、ＢＩＳＴ（Ｂｕｉｌｔ−ｉｎ  Ｓｅｌｆ−ｔｅｓｔ）がある。これは、ＬＳＩの内部にテスト回路を設け、そのテスト回路で発生させたテストパターンに対するテスト対象回路の応答出力を期待値と比較することによって、自己診断をおこなうものである。
【０００３】
【従来の技術】
図１７は、従来のＲＡＭＢＩＳＴ回路の構成を示すブロック図である。図１７に示すように、従来のＲＡＭＢＩＳＴ回路のシグネチャ解析回路１には、１ビット・コンパレータ１１がＲＡＭマクロ２のＡ［０］〜Ａ［ｎ−１］の各データ出力ビットごとに設けられている。この構成では、ＲＡＭマクロ２の各データ出力ビットＡ［０］〜Ａ［ｎ−１］から出力されたデータと、データ生成回路３で生成された期待値データとが、対応するビットごとにそれぞれ１ビット・コンパレータ１１で比較される。シグネチャ解析回路１およびデータ生成回路３の動作は制御回路４により制御される。
【０００４】
図１８は、従来のＲＡＭＢＩＳＴ回路の別の構成を示すブロック図である。図１８に示すＲＡＭＢＩＳＴ回路では、複数のリード・ポート（図示例ではＡとＢのポート）を有するマルチポート・タイプのＲＡＭマクロ５に対して、シグネチャ解析回路１が各リード・ポートごとに設けられている。この構成では、ＲＡＭマクロ５の各リード・ポート（ＡおよびＢ）から出力されたデータと、データ生成回路３で生成された期待値データとが、対応するリード・ポートごとにそれぞれのシグネチャ解析回路１で比較される。各シグネチャ解析回路１およびデータ生成回路３の動作は制御回路４により制御される。
【０００５】
【発明が解決しようとする課題】
しかしながら、近時、テクノロジの急速な進歩により、一チップに搭載されるＲＡＭマクロの数が増えてきており、それに伴ってリード・ポート数やデータ出力ビット数が著しく増え、シグネチャ解析回路の増大によりチップ面積が増加するという問題点がある。
【０００６】
本発明は、上記問題点に鑑みてなされたものであって、複数のデータ出力ビット間で１ビット・コンパレータを共有したり、複数のリード・ポート間でシグネチャ解析回路を共有することにより、１ビット・コンパレータやシグネチャ解析回路の数を減らし、それによってサイズ（ゲート数）の削減が可能なＢＩＳＴ回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかるＢＩＳＴ回路は、テスト対象回路（ＲＡＭマクロ）のデータ出力ビットを複数ビットずつ複数のグループに分け、各グループに一つずつシグネチャ解析回路の１ビット・コンパレータを設け、選択手段（ビット・チェンジャー）により各グループ内のデータ出力ビットを順次選択し、その選択されたデータ出力ビットの出力データと期待値データとを１ビット・コンパレータにより順次比較する構成であることを特徴とする。この発明によれば、複数のデータ出力ビット間で１ビット・コンパレータを共有するため、１ビット・コンパレータの数が減る。
【０００８】
また、本発明にかかるＢＩＳＴ回路は、テスト対象回路（ＲＡＭマクロ）の複数のデータ出力ポートに対してシグネチャ解析回路を一つ設け、選択手段（ポート・セレクタ）によりデータ出力ポートを順次選択し、その選択されたデータ出力ポートの出力データと期待値データとをシグネチャ解析回路により順次比較する構成であることを特徴とする。この発明によれば、複数のデータ出力ポート間でシグネチャ解析回路を共有するため、シグネチャ解析回路の数が減る。
【０００９】
また、本発明にかかるＢＩＳＴ回路は、上述した複数のデータ出力ポートで一つのシグネチャ解析回路を共有する構成と、上述した複数のデータ出力ビットで一つの１ビット・コンパレータを共有する構成とを兼ね備えた構成であることを特徴とする。この発明によれば、複数のデータ出力ポート間でシグネチャ解析回路を共有するため、シグネチャ解析回路の数が減り、さらに複数のデータ出力ビット間で１ビット・コンパレータを共有するため、各シグネチャ解析回路の１ビット・コンパレータの数が減る。
【００１０】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。
実施の形態１．
図１は、本発明の実施の形態１にかかるＲＡＭＢＩＳＴ回路の構成を示すブロック図である。図１に示すように、ＲＡＭＢＩＳＴ回路は、シグネチャ解析回路１０１、データ生成回路３、制御回路１０４および選択手段を構成するビット・チェンジャー６を備えている。
【００１１】
テスト対象回路であるＲＡＭマクロ２のＡ［０］〜Ａ［ｎ−１］の各データ出力ビットは、特に限定しないが、たとえば２ビットずつグループ化されており、ｎ／２個のグループに分けられている。ビット・チェンジャー６には、ｎ／２個のセレクタ６１が設けられている。各セレクタ６１は、データ出力ビットの各グループに一つずつ対応している。つまり、各セレクタ６１は、データ出力ビットの各グループ内の２個のデータ出力ビットから出力されるデータのいずれか一方を選択する。
【００１２】
シグネチャ解析回路１０１には、ｎ／２個の１ビット・コンパレータ１１が設けられている。各１ビット・コンパレータ１１は、各セレクタ６１に一つずつ対応している。したがって、各１ビット・コンパレータ１１には、対応するセレクタ６１を介して、データ出力ビットの対応するグループ内の２個のデータ出力ビットから出力されるデータのいずれか一方が供給される。シグネチャ解析回路１０１の動作は制御回路１０４により制御される。
【００１３】
データ生成回路３は、制御回路１０４による制御に基づいて期待値データを生成し、その生成された期待値データを各１ビット・コンパレータ１１に供給する。また、制御回路１０４は、セレクタ６１の、データ出力ビットの選択動作を制御する。
【００１４】
図２は、本発明の実施の形態１にかかるＲＡＭＢＩＳＴ回路において実施されるテストシーケンスの一例を示すフローチャートである。テストが開始されると、まず、ビット・チェンジャー６によりＲＡＭマクロ２のたとえば偶数ビットが選択され、偶数ビットについてテストがおこなわれる（ステップＳ２１）。偶数ビットのテストが終了した後、ビット・チェンジャー６によりＲＡＭマクロ２のたとえば奇数ビットが選択される（ステップＳ２２）。そして、奇数ビットについてテストがおこなわれ（ステップＳ２３）、テスト終了となる。
【００１５】
図３は、制御回路１０４の、ビット・チェンジャー６の制御をおこなう回路の構成の一例を示す回路図である。図３に示すように、この回路は、アンドゲート１０４１（以下、ＡＮＤとする）、制御回路１０４２、第１のフリップフロップ（以下、ＦＦＡとする）１０４３、第１のオアゲート（以下、ＯＲＡとする）１０４４、第２のオアゲート（以下、ＯＲＢとする）１０４５および第２のフリップフロップ（以下、ＦＦＢとする）１０４６を備えている。
【００１６】
ＡＮＤ１０４１には、外部から供給されたリセット信号ＲＥＳＥＴと、ＯＲＡ１０４４の出力信号が入力される。ＡＮＤ１０４１の出力信号は、制御回路１０４２のローアクティブのリセット端子ＴＲＥＳに入力される。制御回路１０４２の出力端子ＴＥＮＤからはテスト・エンド信号が出力される。制御回路１０４２から出力されたテスト・エンド信号はＦＦＡ１０４３の入力端子Ｄに入力される。
【００１７】
ＦＦＡ１０４３の出力端子Ｑから出力された信号はＯＲＢ１０４５の一方の入力端子に入力される。また、ＦＦＡ１０４３の出力端子ＸＱから出力された信号はＯＲＡ１０４４の一方の入力端子に入力される。なお、出力端子ＸＱからは、出力端子Ｑから出力される信号の反転信号が出力される。ＯＲＡ１０４４およびＯＲＢ１０４５のそれぞれ他方の入力端子には、ＦＦＢ１０４６の出力端子Ｑから出力された信号が入力される。ＦＦＢ１０４６の入力端子Ｄには、ＯＲＢ１０４５の出力信号が入力される。
【００１８】
ＦＦＢ１０４６の出力端子Ｑから出力された信号は、切り替え信号ＭＵＸとしてビット・チェンジャー６の各セレクタ６１に供給される。各セレクタ６１は、たとえば切り替え信号ＭＵＸが相対的に電位レベルの低いロー、すなわち「０」のときにＲＡＭマクロ２のデータ出力ビットのうちの偶数ビットを選択し、切り替え信号ＭＵＸが相対的に電位レベルの高いハイ、すなわち「１」のときに奇数ビットを選択する。なお、切り替え信号ＭＵＸと選択ビットとの関係はその逆でもよい。
【００１９】
ＦＦＡ１０４３およびＦＦＢ１０４６のローアクティブの各リセット端子には、リセット信号ＲＥＳＥＴが入力される。リセット信号ＲＥＳＥＴは、ＢＩＳＴ回路全体を初期化する信号である。また、制御回路１０４２、ＦＦＡ１０４３およびＦＦＢ１０４６の各クロック端子には、外部からクロック信号ＣＬＫが供給される。
【００２０】
図４は、図３に示す回路の動作タイミングを示すタイミングチャートである。まず、リセット信号ＲＥＳＥＴがハイからローに立ち下がるのに同期して、ＦＦＡ１０４３の出力端子Ｑの出力信号（以下、Ｑ出力信号とする）はローとなり、出力端子ＸＱの出力信号（以下、ＸＱ出力信号とする）はハイとなる。また、ＦＦＢ１０４６のＱ出力信号、すなわち切り替え信号ＭＵＸはローとなる。ＯＲＡ１０４４の出力信号はハイとなり、ＯＲＢ１０４５の出力信号はローとなる。ＡＮＤ１０４１の出力信号、すなわち制御回路１０４２のリセット端子ＴＲＥＳへの入力信号はローとなる。また、制御回路１０４２の出力端子ＴＥＮＤの出力信号、すなわちテスト・エンド信号はローとなる。
【００２１】
つづいて、リセット信号ＲＥＳＥＴの立ち上がりに同期して、制御回路１０４２のリセット端子ＴＲＥＳへの入力信号（ＡＮＤ１０４１の出力信号）がハイとなる。その他の信号の電位レベルは遷移しない。この時点から、ＲＡＭマクロ２のデータ出力ビットのうちのたとえば偶数ビットについてテストが開始される。数クロック後、偶数ビットのテストが終了し、テスト・エンド信号がハイとなる。
【００２２】
偶数ビットのテスト終了の１クロック後（図４にＴ１で示すタイミング）、ＦＦＡ１０４３のＱ出力信号はハイとなり、ＸＱ出力信号はローとなる。ＯＲＡ１０４４の出力信号はローとなり、制御回路１０４２のリセット端子ＴＲＥＳへの入力信号がローとなる。そして、テスト・エンド信号がローに戻る。また、ＯＲＢ１０４５の出力信号はハイとなる。切り替え信号ＭＵＸ（ＦＦＢ１０４６のＱ出力信号）はローのままである。
【００２３】
さらに１クロック後（図４にＴ２で示すタイミング）、ＦＦＡ１０４３のＱ出力信号はローとなり、ＸＱ出力信号はハイとなる。ＯＲＡ１０４４の出力信号はハイとなり、制御回路１０４２のリセット端子ＴＲＥＳへの入力信号がハイとなる。これによって、制御回路１０４２のリセットが解除される。テスト・エンド信号はローのままである。また、ＯＲＢ１０４５の出力信号はハイのままである。そして、切り替え信号ＭＵＸ（ＦＦＢ１０４６のＱ出力信号）はハイに遷移する。
【００２４】
さらに１クロック後（図４にＴ３で示すタイミング）、ＲＡＭマクロ２のデータ出力ビットのうちのたとえば奇数ビットについてテストが開始される。奇数ビットのテストが終了した時点で、テスト・エンド信号がハイとなる。その１クロック後に、ＦＦＡ１０４３のＱ出力信号およびＸＱ出力信号が遷移する。その他の信号の電位レベルは遷移しない。
【００２５】
上述した実施の形態１によれば、ＲＡＭマクロ２の２個のデータ出力ビットで１個の１ビット・コンパレータ１１を共有することによって、１ビット・コンパレータ１１の数が減るので、ＢＩＳＴ回路のサイズ（ゲート数）を削減することができる。具体的には、従来のデータ出力ビットごとに１ビット・コンパレータが設けられている構成（図１７参照）に比べて、実施の形態１ではおおよそ１５〜４０％のゲート数が削減される。
【００２６】
なお、上述した実施の形態１において、ＲＡＭマクロ２のデータ出力ビットのうち奇数ビットのテストを先におこなってから、偶数ビットのテストをおこなうようにしてもよい。また、ＲＡＭマクロ２の３個以上のデータ出力ビットで１個の１ビット・コンパレータ１１を共有する構成としてもよい。
【００２７】
実施の形態２．
図５は、本発明の実施の形態２にかかるＲＡＭＢＩＳＴ回路の構成を示すブロック図である。図５に示すように、ＲＡＭＢＩＳＴ回路は、シグネチャ解析回路１、データ生成回路３、制御回路２０４および選択手段を構成するポート・セレクタ７を備えている。ポート・セレクタ７には、たとえば１個のセレクタ７１が設けられている。このセレクタ７１は、テスト対象回路であるＲＡＭマクロ５のリード・ポートＡから出力されるデータとリード・ポートＢから出力されるデータのいずれか一方を選択する。
【００２８】
シグネチャ解析回路１には、１個のセレクタ７１に対して１個のビット・コンパレータが設けられている。そして、シグネチャ解析回路１には、セレクタ７１を介して、リード・ポートＡから出力されるデータか、またはリード・ポートＢから出力されるデータが供給される。データ生成回路３は、制御回路２０４による制御に基づいて期待値データを生成し、その生成された期待値データをシグネチャ解析回路１に供給する。シグネチャ解析回路１の動作は制御回路２０４により制御される。また、制御回路２０４は、セレクタ７１の、リード・ポートの選択動作を制御する。
【００２９】
図６は、本発明の実施の形態２にかかるＲＡＭＢＩＳＴ回路において実施されるテストシーケンスの一例を示すフローチャートである。テストが開始されると、まず、ポート・セレクタ７によりＲＡＭマクロ５のたとえばリード・ポートＡが選択され、リード・ポートＡについてテストがおこなわれる（ステップＳ６１）。リード・ポートＡのテストが終了した後、ポート・セレクタ７によりＲＡＭマクロ５のたとえばリード・ポートＢが選択される（ステップＳ６２）。そして、リード・ポートＢについてテストがおこなわれ（ステップＳ６３）、テスト終了となる。
【００３０】
図７は、制御回路２０４の、ポート・セレクタ７の制御をおこなう回路の構成の一例を示す回路図である。図７に示すように、この回路は、アンドゲート２０４１（以下、ＡＮＤとする）、制御回路２０４２、第１のフリップフロップ（以下、ＦＦＡとする）２０４３、第１のオアゲート（以下、ＯＲＡとする）２０４４、第２のオアゲート（以下、ＯＲＢとする）２０４５および第２のフリップフロップ（以下、ＦＦＢとする）２０４６を備えている。
【００３１】
ＡＮＤ２０４１には、外部から供給されたリセット信号ＲＥＳＥＴと、ＯＲＡ２０４４の出力信号が入力される。ＡＮＤ２０４１の出力信号は、制御回路２０４２のローアクティブのリセット端子ＴＲＥＳに入力される。制御回路２０４２の出力端子ＴＥＮＤからはテスト・エンド信号が出力される。制御回路２０４２から出力されたテスト・エンド信号はＦＦＡ２０４３の入力端子Ｄに入力される。
【００３２】
ＦＦＡ２０４３のＱ出力信号はＯＲＢ２０４５の一方の入力端子に入力される。また、ＦＦＡ２０４３のＸＱ出力信号はＯＲＡ２０４４の一方の入力端子に入力される。ＯＲＡ２０４４およびＯＲＢ２０４５のそれぞれ他方の入力端子には、ＦＦＢ２０４６のＱ出力信号が入力される。ＦＦＢ２０４６の入力端子Ｄには、ＯＲＢ２０４５の出力信号が入力される。
【００３３】
ＦＦＢ２０４６のＱ出力信号は、切り替え信号ＭＵＸとしてポート・セレクタ７のセレクタ７１に供給される。セレクタ７１は、たとえば切り替え信号ＭＵＸがローのときにＲＡＭマクロ５のリード・ポートＡを選択し、切り替え信号ＭＵＸがハイのときにリード・ポートＢを選択する。なお、切り替え信号ＭＵＸと選択ポートとの関係はその逆でもよい。
【００３４】
ＦＦＡ２０４３およびＦＦＢ２０４６のローアクティブの各リセット端子には、ＢＩＳＴ回路全体を初期化するためのリセット信号ＲＥＳＥＴが入力される。また、制御回路２０４２、ＦＦＡ２０４３およびＦＦＢ２０４６の各クロック端子には、外部からクロック信号ＣＬＫが供給される。
【００３５】
図８は、図７に示す回路の動作タイミングを示すタイミングチャートである。まず、リセット信号ＲＥＳＥＴの立ち下がりに同期して、ＦＦＡ２０４３のＱ出力信号およびＸＱ出力信号はそれぞれローおよびハイとなる。また、切り替え信号ＭＵＸとなるＦＦＢ２０４６のＱ出力信号はローとなる。ＯＲＡ２０４４の出力信号はハイとなり、ＯＲＢ２０４５の出力信号はローとなる。制御回路２０４２のリセット端子ＴＲＥＳへの入力信号となるＡＮＤ２０４１の出力信号はローとなる。また、制御回路２０４２の出力端子ＴＥＮＤから出力されるテスト・エンド信号はローとなる。
【００３６】
つづいて、リセット信号ＲＥＳＥＴの立ち上がりに同期して、制御回路２０４２のリセット端子ＴＲＥＳへの入力信号（ＡＮＤ２０４１の出力信号）がハイとなる。その他の信号の電位レベルは遷移しない。この時点から、ＲＡＭマクロ５のたとえばリード・ポートＡについてテストが開始される。数クロック後、リード・ポートＡのテストが終了し、テスト・エンド信号がハイとなる。
【００３７】
リード・ポートＡのテスト終了の１クロック後（図８にＴ１で示すタイミング）、ＦＦＡ２０４３のＱ出力信号およびＸＱ出力信号はそれぞれハイおよびローとなる。ＯＲＡ２０４４の出力信号はローとなり、制御回路２０４２のリセット端子ＴＲＥＳへの入力信号がローとなる。そして、テスト・エンド信号がローに戻る。また、ＯＲＢ２０４５の出力信号はハイとなる。切り替え信号ＭＵＸ（ＦＦＢ２０４６のＱ出力信号）はローのままである。
【００３８】
さらに１クロック後（図８にＴ２で示すタイミング）、ＦＦＡ２０４３のＱ出力信号およびＸＱ出力信号はそれぞれローおよびハイとなる。ＯＲＡ２０４４の出力信号はハイとなり、制御回路２０４２のリセット端子ＴＲＥＳへの入力信号がハイとなる。これによって、制御回路２０４２のリセットが解除される。テスト・エンド信号はローのままである。また、ＯＲＢ２０４５の出力信号はハイのままである。そして、切り替え信号ＭＵＸ（ＦＦＢ２０４６のＱ出力信号）はハイに遷移する。
【００３９】
さらに１クロック後（図８にＴ３で示すタイミング）、ＲＡＭマクロ５のたとえばリード・ポートＢについてテストが開始される。リード・ポートＢのテストが終了した時点で、テスト・エンド信号がハイとなる。その１クロック後に、ＦＦＡ２０４３のＱ出力信号およびＸＱ出力信号が遷移する。その他の信号の電位レベルは遷移しない。
【００４０】
上述した実施の形態２によれば、ＲＡＭマクロ５の２個のリード・ポートで１個のシグネチャ解析回路１を共有することによって、シグネチャ解析回路１の数が減るので、ＢＩＳＴ回路のサイズ（ゲート数）を削減することができる。具体的には、図９に示すように、従来のリード・ポートごとにシグネチャ解析回路が設けられている構成（図１８参照）に比べて、実施の形態２ではおおよそ１５〜４０％のゲート数が削減される。
【００４１】
なお、上述した実施の形態２において、ＲＡＭマクロ５のリード・ポートＢのテストを先におこなってから、リード・ポートＡのテストをおこなうようにしてもよい。また、ＲＡＭマクロ５の３個以上のリード・ポートで１個のシグネチャ解析回路１を共有する構成としてもよい。
【００４２】
実施の形態３．
図１０は、本発明の実施の形態３にかかるＲＡＭＢＩＳＴ回路の構成を示すブロック図である。図１０に示すように、実施の形態３のＲＡＭＢＩＳＴ回路は、実施の形態１と実施の形態２を兼ね備えたものである。すなわち、ＲＡＭＢＩＳＴ回路は、実施の形態２と同様に、第１の選択手段であるポート・セレクタ７のセレクタ７１により、テスト対象回路であるＲＡＭマクロ５のリード・ポートＡから出力されるデータとリード・ポートＢから出力されるデータのいずれか一方を選択する構成となっている。
【００４３】
さらに、ＲＡＭＢＩＳＴ回路は、実施の形態１と同様に、ポート・セレクタ７の複数のデータ出力ビットを２個ずつグループ化し、その各グループ内の２個のデータ出力ビットから出力されるデータのいずれか一方を、第２の選択手段であるビット・チェンジャー６の各セレクタ６１により選択して、シグネチャ解析回路１０１の各１ビット・コンパレータ１１に供給する構成となっている。なお、実施の形態１または実施の形態２と同様の構成については、同一の符号を付して説明を省略する。
【００４４】
制御回路３０４は、ポート・セレクタ７のセレクタ７１によるリード・ポートの選択動作、ビット・チェンジャー６の各セレクタ６１によるデータ出力ビットの選択動作を制御する。また、制御回路３０４は、シグネチャ解析回路１０１およびデータ生成回路３の動作を制御する。
【００４５】
図１１は、本発明の実施の形態３にかかるＲＡＭＢＩＳＴ回路において実施されるテストシーケンスの一例を示すフローチャートである。テストが開始されると、まず、ポート・セレクタ７によりＲＡＭマクロ５のたとえばリード・ポートＡが選択され、かつビット・チェンジャー６によりポート・セレクタ７のたとえば偶数ビットが選択される。そして、リード・ポートＡの偶数ビットについてテストがおこなわれる（ステップＳ１１１）。偶数ビットのテストが終了した後、ビット・チェンジャー６によりポート・セレクタ７のたとえば奇数ビットが選択される（ステップＳ１１２）。そして、リード・ポートＡの奇数ビットについてテストがおこなわれる（ステップＳ１１３）。
【００４６】
リード・ポートＡの奇数ビットのテストが終了した後、ポート・セレクタ７によりＲＡＭマクロ５のたとえばリード・ポートＢが選択される（ステップＳ１１４）。また、ビット・チェンジャー６によりポート・セレクタ７のたとえば偶数ビットが選択される。そして、リード・ポートＢの偶数ビットについてテストがおこなわれる（ステップＳ１１５）。偶数ビットのテストが終了した後、ビット・チェンジャー６によりポート・セレクタ７のたとえば奇数ビットが選択される（ステップＳ１１６）。そして、リード・ポートＢの奇数ビットについてテストがおこなわれ（ステップＳ１１７）、テスト終了となる。
【００４７】
図１２は、制御回路３０４の、ビット・チェンジャー６およびポート・セレクタ７の制御をおこなう回路の構成の一例を示す回路図である。図１２に示すように、この回路は、第１のアンドゲート３０４１（以下、ＡＮＤＡとする）、制御回路３０４２、フリップフロップ（以下、ＦＦとする）３０４３、オアゲート（以下、ＯＲとする）３０４４、第２のアンドゲート（以下、ＡＮＤＢとする）３０４７、第３のアンドゲート（以下、ＡＮＤＣとする）３０４５および２ビット・カウンタ（以下、ＣＴとする）３０４６を備えている。
【００４８】
ＡＮＤＡ３０４１には、外部から供給されたリセット信号ＲＥＳＥＴと、ＯＲ３０４４の出力信号が入力される。ＡＮＤＡ３０４１の出力信号は、制御回路３０４２のローアクティブのリセット端子ＴＲＥＳに入力される。制御回路３０４２の出力端子ＴＥＮＤからはテスト・エンド信号が出力される。テスト・エンド信号はＦＦ３０４３の入力端子Ｄに入力される。
【００４９】
ＦＦ３０４３のＸＱ出力信号はＯＲ３０４４の一方の入力端子に入力される。ＯＲ３０４４の他方の入力端子には、ＡＮＤＢ３０４７の出力信号が入力される。また、ＦＦ３０４３のＱ出力信号はＡＮＤＣ３０４５の一方の入力端子に入力される。ＡＮＤＣ３０４５の他方の入力端子（ローアクティブ）には、ＡＮＤＢ３０４７の出力信号が入力される。ＡＮＤＣ３０４５の出力信号は、ＣＴ３０４６のイネーブル端子ＥＮに入力される。
【００５０】
ＣＴ３０４６の一方の出力端子Ｄ［１］から出力された信号は、第１の切り替え信号ＭＵＸ１としてポート・セレクタ７のセレクタ７１に供給されるとともに、ＡＮＤＢ３０４７の一方の入力端子に入力される。セレクタ７１は、たとえば第１の切り替え信号ＭＵＸ１がローのときにＲＡＭマクロ５のリード・ポートＡを選択し、第１の切り替え信号ＭＵＸ１がハイのときにリード・ポートＢを選択する。なお、第１の切り替え信号ＭＵＸ１と選択ポートとの関係はその逆でもよい。
【００５１】
ＣＴ３０４６の他方の出力端子Ｄ［０］から出力された信号は、第２の切り替え信号ＭＵＸ２としてビット・チェンジャー６の各セレクタ６１に供給されるとともに、ＡＮＤＢ３０４７の他方の入力端子に入力される。各セレクタ６１は、たとえば第２の切り替え信号ＭＵＸ２がローのときにポート・セレクタ７のデータ出力ビットのうちの偶数ビットを選択し、第２の切り替え信号ＭＵＸ２がハイのときに奇数ビットを選択する。なお、第２の切り替え信号ＭＵＸ２と選択ビットとの関係はその逆でもよい。
【００５２】
ＦＦ３０４３およびＣＴ３０４６のローアクティブの各リセット端子には、ＢＩＳＴ回路全体を初期化するためのリセット信号ＲＥＳＥＴが入力される。また、制御回路３０４２、ＦＦ３０４３およびＣＴ３０４６の各クロック端子には、外部からクロック信号ＣＬＫが供給される。
【００５３】
図１３は、ＣＴ３０４６の出力端子Ｄ［１］，Ｄ［０］の各出力信号と、テスト対象となるリード・ポートおよびデータ出力ビットとの関係の一例をまとめた図表である。図１３に示すように、たとえば出力端子Ｄ［１］および出力端子Ｄ［０］がともに「０」のときにはリード・ポートＡの偶数ビットがテスト対象となる。また、たとえば出力端子Ｄ［１］が「０」で、かつ出力端子Ｄ［０］が「１」のときにはリード・ポートＡの奇数ビットがテスト対象となる。また、たとえば出力端子Ｄ［１］が「１」で、かつ出力端子Ｄ［０］が「０」のときにはリード・ポートＢの偶数ビットがテスト対象となる。また、たとえば出力端子Ｄ［１］および出力端子Ｄ［０］がともに「１」のときにはリード・ポートＢの奇数ビットがテスト対象となる。
【００５４】
図１４は、図１２に示す回路の動作タイミングを示すタイミングチャートである。まず、リセット信号ＲＥＳＥＴの立ち下がりに同期して、ＦＦ３０４３のＱ出力信号およびＸＱ出力信号はそれぞれローおよびハイとなる。ＯＲ３０４４の出力信号はハイとなる。また、第１の切り替え信号ＭＵＸ１となるＣＴ３０４６の出力端子Ｄ［１］の出力信号（以下、Ｄ［１］出力信号とする）、および第２の切り替え信号ＭＵＸ２となるＣＴ３０４６の出力端子Ｄ［０］の出力信号（以下、Ｄ［０］出力信号とする）はともにローとなる。また、ＡＮＤＢ３０４７およびＡＮＤＣ３０４５の出力信号はともにローとなる。制御回路３０４２のリセット端子ＴＲＥＳへの入力信号となるＡＮＤＡ３０４１の出力信号はローとなる。また、制御回路３０４２の出力端子ＴＥＮＤから出力されるテスト・エンド信号はローとなる。
【００５５】
つづいて、リセット信号ＲＥＳＥＴの立ち上がりに同期して、制御回路３０４２のリセット端子ＴＲＥＳへの入力信号（ＡＮＤＡ３０４１の出力信号）がハイとなる。その他の信号の電位レベルは遷移しない。この時点から、たとえばリード・ポートＡの偶数ビットについてテストが開始される。数クロック後、リード・ポートＡの偶数ビットのテストが終了し、テスト・エンド信号がハイとなる。
【００５６】
リード・ポートＡの偶数ビットのテスト終了から１クロック後（図１４にＴ１で示すタイミング）、ＦＦ３０４３のＱ出力信号およびＸＱ出力信号はそれぞれハイおよびローとなる。ＯＲ３０４４の出力信号はローとなり、制御回路３０４２のリセット端子ＴＲＥＳへの入力信号がローとなる。そして、テスト・エンド信号がローに戻る。また、ＡＮＤＣ３０４５の出力信号はハイとなる。ＣＴ３０４６のＤ［１］出力信号（第１の切り替え信号ＭＵＸ１）およびＤ［０］出力信号（第２の切り替え信号ＭＵＸ２）はともにローのままである。ＡＮＤＢ３０４７の出力信号もローのままである。
【００５７】
さらに１クロック後（図１４にＴ２で示すタイミング）、ＦＦ３０４３のＱ出力信号およびＸＱ出力信号はそれぞれローおよびハイとなる。ＯＲ３０４４の出力信号はハイとなり、制御回路３０４２のリセット端子ＴＲＥＳへの入力信号がハイとなる。これによって、制御回路３０４２のリセットが解除される。テスト・エンド信号はローのままである。また、ＡＮＤＣ３０４５の出力信号はローとなる。そして、ＣＴ３０４６のＤ［０］出力信号（第２の切り替え信号ＭＵＸ２）はハイに遷移する。ＣＴ３０４６のＤ［１］出力信号（第１の切り替え信号ＭＵＸ１）はローのままである。ＡＮＤＢ３０４７の出力信号もローのままである。
【００５８】
さらに１クロック後（図１４にＴ３で示すタイミング）、たとえばリード・ポートＡの奇数ビットについてテストが開始される。リード・ポートＡの奇数ビットのテストが終了した時点で、テスト・エンド信号がハイとなる。その１クロック後（図１４にＴ１’で示すタイミング）、ＦＦ３０４３のＱ出力信号はハイ、ＸＱ出力信号はロー、ＯＲ３０４４の出力信号はロー、制御回路３０４２のリセット端子ＴＲＥＳへの入力信号はローとなり、テスト・エンド信号がローに戻る。また、ＡＮＤＣ３０４５の出力信号はハイとなる。ＣＴ３０４６のＤ［１］出力信号（第１の切り替え信号ＭＵＸ１）はローのままである。ＣＴ３０４６のＤ［０］出力信号（第２の切り替え信号ＭＵＸ２）はハイのままである。ＡＮＤＢ３０４７の出力信号はローのままである。
【００５９】
さらに１クロック後（図１４にＴ２’で示すタイミング）、ＦＦ３０４３のＱ出力信号はロー、ＸＱ出力信号はハイ、ＯＲ３０４４の出力信号はハイ、制御回路３０４２のリセット端子ＴＲＥＳへの入力信号がハイとなり、制御回路３０４２のリセットが解除される。テスト・エンド信号はローのままである。また、ＡＮＤＣ３０４５の出力信号はローとなる。そして、ＣＴ３０４６のＤ［０］出力信号（第２の切り替え信号ＭＵＸ２）はロー、Ｄ［１］出力信号（第１の切り替え信号ＭＵＸ１）はハイにそれぞれ遷移する。ＡＮＤＢ３０４７の出力信号はローのままである。
【００６０】
さらに１クロック後（図１４にＴ３’で示すタイミング）、たとえばリード・ポートＢの偶数ビットについてテストが開始される。リード・ポートＢの偶数ビットのテストが終了した時点で、テスト・エンド信号がハイとなる。その１クロック後（図１４にＴ１”で示すタイミング）、ＦＦ３０４３のＱ出力信号はハイ、ＸＱ出力信号はロー、制御回路３０４２のリセット端子ＴＲＥＳへの入力信号はローとなり、テスト・エンド信号がローに戻る。ＯＲ３０４４の出力信号はハイのままである。また、ＡＮＤＣ３０４５の出力信号はハイとなる。ＣＴ３０４６のＤ［１］出力信号（第１の切り替え信号ＭＵＸ１）はハイのままである。ＣＴ３０４６のＤ［０］出力信号（第２の切り替え信号ＭＵＸ２）はローのままである。ＡＮＤＢ３０４７の出力信号はローのままである。
【００６１】
さらに１クロック後（図１４にＴ２”で示すタイミング）、ＦＦ３０４３のＱ出力信号はロー、ＸＱ出力信号はハイ、制御回路３０４２のリセット端子ＴＲＥＳへの入力信号がハイとなり、制御回路３０４２のリセットが解除される。ＯＲ３０４４の出力信号はハイのままである。テスト・エンド信号はローのままである。また、ＡＮＤＣ３０４５の出力信号はローとなる。そして、ＣＴ３０４６のＤ［０］出力信号（第２の切り替え信号ＭＵＸ２）はハイに遷移する。Ｄ［１］出力信号（第１の切り替え信号ＭＵＸ１）はハイのままである。ＡＮＤＢ３０４７の出力信号はハイに遷移する。
【００６２】
さらに１クロック後（図１４にＴ３”で示すタイミング）、たとえばリード・ポートＢの奇数ビットについてテストが開始される。リード・ポートＢの奇数ビットのテストが終了した時点で、テスト・エンド信号がハイとなる。その１クロック後に、ＦＦ３０４３のＱ出力信号およびＸＱ出力信号が遷移する。その他の信号の電位レベルは遷移しない。
【００６３】
上述した実施の形態３によれば、ＲＡＭマクロ５の２個のリード・ポートで１個のシグネチャ解析回路１０１を共有し、さらに各リード・ポートの２個のデータ出力ビットで１個の１ビット・コンパレータ１１を共有することによって、シグネチャ解析回路１０１および１ビット・コンパレータ１１の数が減るので、実施の形態１および実施の形態２よりもさらにＢＩＳＴ回路のサイズ（ゲート数）を削減することができる。
【００６４】
なお、上述した実施の形態３において、ＲＡＭマクロ５のリード・ポートＢのテストを先におこなってから、リード・ポートＡのテストをおこなうようにしてもよい。また、各リード・ポートのデータ出力ビットのうち奇数ビットのテストを先におこなってから、偶数ビットのテストをおこなうようにしてもよい。また、ＲＡＭマクロ５の３個以上のリード・ポートで１個のシグネチャ解析回路１０１を共有する構成としてもよいし、各リード・ポートの３個以上のデータ出力ビットで１個の１ビット・コンパレータ１１を共有する構成としてもよい。
【００６５】
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、ポート・セレクタ７のセレクタ７１によるリード・ポートの選択動作や、ビット・チェンジャー６の各セレクタ６１によるデータ出力ビットの選択動作を、制御回路によらず、外部から制御信号を入力することによって制御する構成としてもよい。この場合には、図１５に示すように、外部から制御信号を入力するための端子８を設ける必要がある。制御回路４０４２にはリセット信号ＢＩＳＴ＿ＲＥＳＥＴが入力される。制御回路で制御するか、外部から制御信号で制御するかは、コスト等に鑑みて適宜選択される。
【００６６】
リード・ポートの選択動作を外部からの制御信号により制御する場合を例にしてテストシーケンスを説明する。図１６において、まずリード・ポートＡについてテストをおこなう（ステップＳ１６１）。それが終了した後、ポート・セレクタ７によりリード・ポートＢを選択し（ステップＳ１６２）、リード・ポートＢについてのテストをおこない（ステップＳ１６３）、テスト終了となる。ここで、リード・ポートＡのテスト終了の判定は、クロック数のカウントによりテストパターンでおこなうため、テストパターンを作成する必要がある。なお、データ出力ビットの選択動作を外部からの制御信号により制御する場合も同様である。
【００６７】
（付記１）テスト対象回路の複数ずつ組をなすデータ出力ビットの中から、各組ごとにテスト対象となるデータ出力ビットを一つずつ選択する選択手段と、
前記選択手段により選択されたデータ出力ビットの出力データと、期待値データとを比較するシグネチャ解析回路と、
前記シグネチャ解析回路に前記期待値データを供給するデータ生成回路と、
前記選択手段によるデータ出力ビットの選択、および前記データ生成回路による期待値データの生成を制御する制御回路と、
を具備することを特徴とするＢＩＳＴ回路。
【００６８】
（付記２）前記制御回路は、前記選択手段に接続されたすべてのデータ出力ビットについてのテストが終了するまで、前記選択手段が前記テスト対象回路の一データ出力ビットを選択し、選択されたデータ出力ビットについてのテストが終了した後に、前記選択手段が前記テスト対象回路の別のデータ出力ビットを選択する動作を繰り返すように制御する論理回路を有することを特徴とする付記１に記載のＢＩＳＴ回路。
【００６９】
（付記３）前記選択手段は、テスト対象回路の２個ずつのデータ出力ビットの中から１個ずつ選択することを特徴とする付記１または２に記載のＢＩＳＴ回路。
【００７０】
（付記４）テスト対象回路の複数ずつ組をなすデータ出力ポートの中から、各組ごとにテスト対象となるデータ出力ポートを一つずつ選択する選択手段と、
前記選択手段により選択されたデータ出力ポートの出力データと、期待値データとを比較するシグネチャ解析回路と、
前記シグネチャ解析回路に前記期待値データを供給するデータ生成回路と、
前記選択手段によるデータ出力ポートの選択、および前記データ生成回路による期待値データの生成を制御する制御回路と、
を具備することを特徴とするＢＩＳＴ回路。
【００７１】
（付記５）前記制御回路は、前記選択手段に接続されたすべてのデータ出力ポートについてのテストが終了するまで、前記選択手段が前記テスト対象回路の一データ出力ポートを選択し、選択されたデータ出力ポートについてのテストが終了した後に、前記選択手段が前記テスト対象回路の別のデータ出力ポートを選択する動作を繰り返すように制御する論理回路を有することを特徴とする付記４に記載のＢＩＳＴ回路。
【００７２】
（付記６）前記選択手段は、テスト対象回路の２個ずつのデータ出力ポートの中から１個ずつ選択することを特徴とする付記４または５に記載のＢＩＳＴ回路。
【００７３】
（付記７）テスト対象回路の複数ずつ組をなすデータ出力ポートの中から、各組ごとにテスト対象となるデータ出力ポートを一つずつ選択する第１の選択手段と、
前記第１の選択手段により選択されたデータ出力ポートの複数ずつ組をなすデータ出力ビットの中から、各組ごとにテスト対象となるデータ出力ビットを一つずつ選択する第２の選択手段と、
前記第２の選択手段により選択されたデータ出力ビットの出力データと、期待値データとを比較するシグネチャ解析回路と、
前記シグネチャ解析回路に前記期待値データを供給するデータ生成回路と、
前記第１の選択手段によるデータ出力ポートの選択、前記第２の選択手段によるデータ出力ビットの選択、および前記データ生成回路による期待値データの生成を制御する制御回路と、
を具備することを特徴とするＢＩＳＴ回路。
【００７４】
（付記８）前記制御回路は、前記第１の選択手段が前記テスト対象回路の一データ出力ポートを選択し、かつ前記第２の選択手段が当該データ出力ポートの一データ出力ビットを選択し、選択されたデータ出力ビットについてのテストが終了した後に前記第２の選択手段が当該データ出力ポートの別のデータ出力ビットを選択する動作を繰り返し、当該データ出力ポートに接続されたすべてのデータ出力ビットについてのテストが終了した後に、前記第１の選択手段が前記テスト対象回路の別のデータ出力ポートを選択する動作を、前記第１の選択手段に接続されたすべてのデータ出力ポートについてのテストが終了するまで繰り返すように制御する論理回路を有することを特徴とする付記７に記載のＢＩＳＴ回路。
【００７５】
（付記９）前記第１の選択手段は、テスト対象回路の２個ずつのデータ出力ポートの中から１個ずつ選択することを特徴とする付記７または８に記載のＢＩＳＴ回路。
【００７６】
（付記１０）前記第２の選択手段は、各データ出力ポートの２個ずつのデータ出力ビットの中から１個ずつ選択することを特徴とする付記７〜９のいずれか一つに記載のＢＩＳＴ回路。
【００７７】
（付記１１）テスト対象回路の複数ずつ組をなすデータ出力ビットの中から、各組ごとにテスト対象となるデータ出力ビットを一つずつ選択する選択手段と、
前記選択手段により選択されたデータ出力ビットの出力データと、期待値データとを比較するシグネチャ解析回路と、
前記シグネチャ解析回路に前記期待値データを供給するデータ生成回路と、
前記データ生成回路による期待値データの生成を制御する制御回路と、
前記選択手段が、同選択手段に接続されたすべてのデータ出力ビットについてのテストが終了するまで、前記テスト対象回路の一データ出力ビットを選択し、選択されたデータ出力ビットについてのテストが終了した後に、前記テスト対象回路の別のデータ出力ビットを選択する動作を繰り返すように、前記選択手段を制御するための制御信号が入力される制御端子と、
を具備することを特徴とするＢＩＳＴ回路。
【００７８】
（付記１２）前記選択手段は、テスト対象回路の２個ずつのデータ出力ビットの中から１個ずつ選択することを特徴とする付記１１に記載のＢＩＳＴ回路。
【００７９】
（付記１３）テスト対象回路の複数ずつ組をなすデータ出力ポートの中から、各組ごとにテスト対象となるデータ出力ポートを一つずつ選択する選択手段と、
前記選択手段により選択されたデータ出力ポートの出力データと、期待値データとを比較するシグネチャ解析回路と、
前記シグネチャ解析回路に前記期待値データを供給するデータ生成回路と、
前記データ生成回路による期待値データの生成を制御する制御回路と、
前記選択手段が、同選択手段に接続されたすべてのデータ出力ポートについてのテストが終了するまで、前記テスト対象回路の一データ出力ポートを選択し、選択されたデータ出力ポートについてのテストが終了した後に、前記テスト対象回路の別のデータ出力ポートを選択する動作を繰り返すように、前記選択手段を制御するための制御信号が入力される制御端子と、
を具備することを特徴とするＢＩＳＴ回路。
【００８０】
（付記１４）前記選択手段は、テスト対象回路の２個ずつのデータ出力ポートの中から１個ずつ選択することを特徴とする付記１３に記載のＢＩＳＴ回路。
【００８１】
（付記１５）テスト対象回路の複数ずつ組をなすデータ出力ポートの中から、各組ごとにテスト対象となるデータ出力ポートを一つずつ選択する第１の選択手段と、
前記第１の選択手段により選択されたデータ出力ポートの複数ずつ組をなすデータ出力ビットの中から、各組ごとにテスト対象となるデータ出力ビットを一つずつ選択する第２の選択手段と、
前記第２の選択手段により選択されたデータ出力ビットの出力データと、期待値データとを比較するシグネチャ解析回路と、
前記シグネチャ解析回路に前記期待値データを供給するデータ生成回路と、
前記データ生成回路による期待値データの生成を制御する制御回路と、
前記第１の選択手段が前記テスト対象回路の一データ出力ポートを選択し、かつ前記第２の選択手段が当該データ出力ポートの一データ出力ビットを選択し、選択されたデータ出力ビットについてのテストが終了した後に前記第２の選択手段が当該データ出力ポートの別のデータ出力ビットを選択する動作を繰り返し、当該データ出力ポートに接続されたすべてのデータ出力ビットについてのテストが終了した後に、前記第１の選択手段が前記テスト対象回路の別のデータ出力ポートを選択する動作を、前記第１の選択手段に接続されたすべてのデータ出力ポートについてのテストが終了するまで繰り返すように、前記第１の選択手段および前記第２の選択手段を制御するための制御信号が入力される制御端子と、
を具備することを特徴とするＢＩＳＴ回路。
【００８２】
（付記１６）前記第１の選択手段は、テスト対象回路の２個ずつのデータ出力ポートの中から１個ずつ選択することを特徴とする付記１５に記載のＢＩＳＴ回路。
【００８３】
（付記１７）前記第２の選択手段は、各データ出力ポートの２個ずつのデータ出力ビットの中から１個ずつ選択することを特徴とする付記１５または１６に記載のＢＩＳＴ回路。
【００８４】
【発明の効果】
本発明によれば、テスト対象回路の複数のデータ出力ビット間でシグネチャ解析回路の１ビット・コンパレータを共有したり、テスト対象回路の複数のデータ出力ポート間でシグネチャ解析回路を共有するため、１ビット・コンパレータやシグネチャ解析回路の数が減る。したがって、ＢＩＳＴ回路のサイズ（ゲート数）を削減することができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかるＲＡＭＢＩＳＴ回路の構成を示すブロック図である。
【図２】本発明の実施の形態１にかかるＲＡＭＢＩＳＴ回路において実施されるテストシーケンスの一例を示すフローチャートである。
【図３】本発明の実施の形態１にかかるＲＡＭＢＩＳＴ回路におけるビット・チェンジャーの制御をおこなう回路の構成の一例を示す回路図である。
【図４】図３に示す回路の動作タイミングを示すタイミングチャートである。
【図５】本発明の実施の形態２にかかるＲＡＭＢＩＳＴ回路の構成を示すブロック図である。
【図６】本発明の実施の形態２にかかるＲＡＭＢＩＳＴ回路において実施されるテストシーケンスの一例を示すフローチャートである。
【図７】本発明の実施の形態２にかかるＲＡＭＢＩＳＴ回路におけるポート・セレクタの制御をおこなう回路の構成の一例を示す回路図である。
【図８】図７に示す回路の動作タイミングを示すタイミングチャートである。
【図９】実施の形態２によるＲＡＭＢＩＳＴ回路のゲート数削減効果を示すグラフである。
【図１０】本発明の実施の形態３にかかるＲＡＭＢＩＳＴ回路の構成を示すブロック図である。
【図１１】本発明の実施の形態３にかかるＲＡＭＢＩＳＴ回路において実施されるテストシーケンスの一例を示すフローチャートである。
【図１２】本発明の実施の形態３にかかるＲＡＭＢＩＳＴ回路におけるビット・チェンジャーおよびポート・セレクタの制御をおこなう回路の構成の一例を示す回路図である。
【図１３】図１２に示す回路の２ビット・カウンタの出力信号とテスト対象ビットとの関係の一例をまとめた図表である。
【図１４】図１２に示す回路の動作タイミングを示すタイミングチャートである。
【図１５】本発明にかかるＲＡＭＢＩＳＴ回路におけるポート・セレクタの制御を外部からの制御信号でおこなう構成の一例を示す回路図である。
【図１６】図１５に示す回路において実施されるテストシーケンスの一例を示すフローチャートである。
【図１７】従来のデータ出力ビットごとに１ビット・コンパレータを有するＲＡＭＢＩＳＴ回路の構成を示すブロック図である。
【図１８】従来のリード・ポートごとにシグネチャ解析回路を有するＲＡＭＢＩＳＴ回路の構成を示すブロック図である。
【符号の説明】
１，１０１  シグネチャ解析回路
２，５  テスト対象回路（ＲＡＭマクロ）
３  データ生成回路
６  選択手段、第２の選択手段（ビット・チェンジャー）
７  選択手段、第１の選択手段（ポート・セレクタ）
１０４，２０４，３０４  制御回路
【図１】
0004136451.tif 000002
【図２】
0004136451.tif 000003
【図３】
0004136451.tif 000004
【図４】
0004136451.tif 000005
【図５】
0004136451.tif 000006
【図６】
0004136451.tif 000007
【図７】
0004136451.tif 000008
【図８】
0004136451.tif 000009
【図９】
0004136451.tif 000010
【図１０】
0004136451.tif 000011
【図１１】
0004136451.tif 000012
【図１２】
0004136451.tif 000013
【図１３】
0004136451.tif 000014
【図１４】
0004136451.tif 000015
【図１５】
0004136451.tif 000016
【図１６】
0004136451.tif 000017
【図１７】
0004136451.tif 000018
【図１８】
0004136451.tif 000019