(57)【特許請求の範囲】
【請求項１】
浮遊ゲート電極を備え、前記浮遊ゲート電極へのトンネル電流注入用の薄膜部分が設けられたＭＯＳトランジスタの製造方法において、半導体基板上に第１の絶縁膜及び第１の導電層を形成し、前記第１の導電層の一部分を除去し前記第１の絶縁膜が露出する開口部を形成し、前記開口部内に側壁を形成し、前記側壁をマスクとして前記開口部の前記第１の絶縁膜を除去し前記半導体基板を露出させ、前記開口部を含む部分に選択的に前記薄膜となる第２の絶縁膜を形成し、第２の導電層を全面に形成し前記第１の導電層と接触させ、エッチングにより第１の導電層及び第２の導電層よりなる浮遊ゲート電極を形成することを特徴とするＭＯＳトランジスタの製造方法。
【請求項２】
浮遊ゲート電極を備え、前記浮遊ゲート電極へのトンネル電流注入用の薄膜部分が設けられたＭＯＳトランジスタの製造方法において、半導体基板上に第１の絶縁膜及び第１の導電層及び第２の絶縁膜を順次形成し、第２の絶縁膜の一部分を除去しさらに前記第１の導電層を除去し前記第１の絶縁膜の露出する開口部を形成し、前記開口部内に側壁を形成し、前記側壁をマスクとして前記開口部の前記第１の絶縁膜を除去し前記半導体基板を露出させ、前記開口部を含む部分に選択的に前記薄膜となる第３の絶縁膜を形成し、選択的に前記第２の導電層を前記開口部のみに形成し、前記第２の絶縁層を除去し全面に第３の導電層を形成し、エッチングにより前記第１乃至第３の導電層よりなる浮遊ゲート電極を形成することを特徴とするＭＯＳトランジスタの製造方法。
【請求項３】
浮遊ゲート電極を備え、前記浮遊ゲート電極へのトンネル電流注入用の薄膜部分が設けられたＭＯＳトランジスタの製造方法において、半導体基板上に第１の絶縁膜及び第１の導電層及び耐酸化性の第２の絶縁膜を順次形成し、前記第２の絶縁膜の一部分を除去しさらに前記第１の導電層を除去し前記第１の絶縁膜の露出する開口部を形成し、前記開口部内に側壁を形成し、前記側壁をマスクとして前記開口部の前記第１の絶縁膜を除去し前記半導体基板を露出させ、前記開口部を含む部分に選択的に前記薄膜となる第３の絶縁膜を形成し、前記第２の絶縁膜を除去し、第２の導電層を全面に形成し前記第１の導電層と接触させ、エッチングにより第１の導電層及び第２の導電層よりなる浮遊ゲート電極を形成することを特徴とするＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は浮遊ゲート電極と制御ゲート電極を有し、局所的な薄膜部によりトンネル注入消去を行う不揮発性半導体メモリの製造方法に関するものである。
【０００２】
【従来の技術】
従来、  浮遊ゲート電極と制御ゲート電極を有する電気的書き込み／消去可能読み出し専用メモリ（ＥＥＰＲＯＭ）においては、拡散層上に開口した薄いゲート酸化膜(トンネル酸化膜)を介して浮遊ゲート電極と拡散層の間で電子をトンネル現象でやり取りする事でデータの書き換えを行う種類の不揮発性メモリがある。
【０００３】
上記のようなＥＥＰＲＯＭの製造方法について図２を参照にして説明する。
図２（ａ)のように、Ｐ型シリコン（Ｓｉ）基板１０１上にＬＯＣＯＳ法などにより素子分離領域を形成した後、酸化膜１０２を例えば２００Å生成しレジスト１０３をマスクとしてＥＥＰＲＯＭメモリセルのソース・ドレインを形成すべくヒ素（Ａｓ）などのイオン注入を行う。次に、 図２（ｂ) のように、  酸化膜１０２を除去した後ゲート酸化膜１０６を例えば５００Å生成する。ゲート酸化膜１０６は、高電圧を印加してトンネル電流により書き換えを行う際に、当該ゲート酸化膜１０６には電流を流さないように十分厚い酸化膜厚とする必要がある。
【０００４】
しかる後、図２（ｃ) に示すように、レジスト１０７をマスクにゲート酸化膜１０６のドレイン拡散層１０４上の一部に開口部を設ける。この開口部をトンネルウィンドウと呼ぶこととする。   トンネルウィンドウ部の開口径の大きさは、後述するようにカップリング比のために重要である。
次に、図２（ｄ) に示すように、レジスト１０７を除去した後熱酸化によりトンネル酸化膜１０８を例えば100Åの膜厚となるようトンネルウィンドウ部に形成する。
【０００５】
その後、図２（ｅ)乃至 図２（ｈ)に示すように、浮遊ゲート電極となる多結晶シリコン１０９を堆積した後、レジスト１１０をマスクに多結晶シリコンをエッチングし、 その後層間絶縁膜１１１を例えば２００Åとなるよう生成後制御ゲート電極となる多結晶シリコン１１２を生成し、パターニングしてＥＥＰＲＯＭのメモリセル電極形成を行う。
【０００６】
【発明が解決しようとする課題】
従来の開示される方法では、例えば１００Åのトンネル酸化膜１０８に電流を流して浮遊ゲート電極１０９へ電荷を出し入れしてデータの書き換えを行うのであるが、トンネル酸化膜に加わる実効電圧は１００Åの膜厚の場合１０Ｖ以上必要となる。この場合、制御ゲート電極１１２とドレイン１０４の間に印加した電圧のどくらいの割合が実効的に浮遊ゲート電極１０９とドレイン１０４間の印加電圧となるかが問題となる。   この割合をカップリング比と呼び、制御ゲート電極ー浮遊ゲート電極間容量と浮遊ゲート電極-ドレイン間容量との比で決定される。
【０００７】
浮遊ゲート電極-ドレイン間容量値が相対的に小さい程カップリング比が向上し制御ゲート電極-ドレイン間に印加しなければいけない電圧は低くて済む。
従来、トンネルウィンドウ部を開口する場合、開口径の最小値はデザインルールで決定されているため、メモリセルを特に大きくしない限りカップリング比も大きく取れず、結局２０Ｖ近い電圧を制御ゲート電極-ドレイン間に印加する必要があった。   このような高電圧を必要とすることは、通常の電源電圧が５Ｖ以下であるＬＳＩにとってメモリセルを駆動する周辺回路のトランジスタのゲート酸化膜の厚膜化、それに伴う面積の増大、回路動作の低速化といった問題をもたらす。  また、トンネルウィンドウ径がデザインルールの最小値以下にできない為、メモリセル自体も合わせずれ余裕の確保とカップリング比確保の為に大きくなってしまう欠点があった。
【０００８】
【課題を解決するための手段】
本発明は、トンネルウィンドウ部の開口に際して、浮遊ゲート電極となる導電層の一部分を開口除去し、開口部の導電層側部に側壁を形成し、その側壁をマスクとして自己整合的に下部のゲート絶縁膜を除去し半導体基板を露出させ、トンネルウィンドウ開口部に局所的に薄いトンネル絶縁膜を形成するようにしたものである。
【０００９】
【作用】
本発明では、トンネルウィンドウ径をデザインルール以下の小さな寸法とすることが可能で、カップリング比の大きい、印加電圧を下げることが可能なＥＥＰＲＯＭメモリセルを製造することができる。
【００１０】
【実施例】
まず本発明の第１の実施例を図１を参照して説明する。図１（ａ）乃至図１（ｂ）において、Ｐ型シリコン（Ｓｉ）基板１０１上に素子分離領域、２００Åの酸化膜１０２、ソース・ドレイン拡散、５００Åのゲート酸化膜１０６、多結晶シリコン１０９を順次形成する。次に 図１（ｃ）において、レジスト１０７により多結晶シリコンに開口部を形成する。   この時ゲート酸化膜１０６は除去せずそのまま残しておく。  図１（ｄ）に示すように、 レジスト１０７除去後多結晶シリコン１０９の堆積、エッチバックにより側壁２０１を多結晶シリコン１０９の開口部に形成した後ゲート酸化膜１０６を側壁２０１をマスクとして自己整合的に除去する事により小さなトンネルウィンドウ部２０２を形成する。
【００１１】
その後、図１（ｅ）に示すように、トンネル酸化膜１０８を１００Åとなるように熱酸化により生成する。
この時多結晶シリコン１０９及び多結晶シリコン１０９の側壁２０１上に酸化膜２０３が同時に形成される。
次に 図１（ｆ）に示すように、レジスト２０４でトンネルウィンドウ２０２を保護しながら多結晶シリコン１０９上の酸化膜２０３を除去する。
しかる後、 図１（ｇ）に示すように、多結晶シリコン２０５を堆積して多結晶シリコン１０９と導通させるとともにトンネルウィンドウ部２０２中の浮遊ゲート電極とする。
その後 図１（ｈ）に示すように、多結晶シリコン２０５及び多結晶シリコン１０９からなる浮遊ゲート電極をパターニングし、層間絶縁膜１１１を例えば２００Å形成した後制御ゲート電極１１２を形成する。
【００１２】
本発明の第１の実施例において、側壁は導電層である多結晶シリコンで形成されていたが側壁を窒化膜等の絶縁膜で形成するようにしてもよい。
【００１３】
次に、本発明の第２の実施例を図３を参照して説明する。図３（ａ）乃至図３（ｃ）において、第１の実施例  と同様 、Ｐ型シリコン（Ｓｉ）基板に素子分離領域、ソース・ドレイン拡散層、ゲート酸化膜１０６を５００Å、 多結晶シリコン１０９、酸化膜３０１を例えば３０００Å形成する。
そして、レジスト１０７により酸化膜３０１及び多結晶シリコン１０９に開口部を形成する。
図３（ｄ）において、 レジスト１０７を除去した後、多結晶シリコン或いは窒化膜で側壁２０１をトンネルウィンドウ部２０２内に形成する。
その後、側壁２０１をマスクとして自己整合的にトンネルウィンドウ部２０２をゲート酸化膜１０６に開口する。
この時酸化膜３０１もエッチングされるが、酸化膜は厚く堆積してあるので全て除去されることはない。
【００１４】
その後、図３（ｅ）に示すように、トンネル酸化膜１０８を１００Åとなるように熱酸化を行う。
この時側壁２０１上には、側壁が多結晶シリコンの場合には酸化膜２０３が形成される。
次に、図３（ｆ）において、多結晶シリコンを堆積してエッチバックすることによりトンネルウィンドウ２０２内に多結晶シリコン３０２を埋め込む。
その後、図３（ｇ）に示すように、残存している多結晶シリコン１０９上の酸化膜３０１を除去した後多結晶シリコン３０３を堆積して、多結晶シリコン３０３をトンネルウィンドウ部２０２中の多結晶シリコン３０２及び多結晶シリコン１０９と導通させる。
その後、図３（ｈ）に示すように、多結晶シリコン３０３及び多結晶シリコン１０９をパターニングした後層間絶縁膜１１１、制御ゲート電極１１２形成する。
【００１５】
次に、本発明の第３の実施例を図４を参照して説明する。図４（ａ）乃至図４（ｃ）において、第１の実施例  と同様 、Ｐ型シリコン（Ｓｉ）基板に、素子分離領域、ソース・ドレイン拡散層、ゲート酸化膜１０６を５００Å、 多結晶シリコン１０９、耐酸化性膜である窒化膜４０１を例えば２００Å形成する。
そして、レジスト１０７により窒化膜４０１及び多結晶シリコン１０９に開口部を形成する。
図４（ｄ）において、 レジスト１０７を除去した後、側壁２０１をトンネルウィンドウ部２０２内に形成する。   その後、側壁２０１をマスクとして自己整合的にトンネルウィンドウ部２０２をゲート酸化膜１０６に開口する。
【００１６】
その後、図４（ｅ）に示すように、トンネル酸化膜１０８を１００Åとなるように熱酸化を行う。
この時耐酸化性膜である窒化膜４０１上には酸化膜は殆ど形成されない。
そして、図４（ｆ）に示すように、熱リン酸溶液などにより窒化膜４０１を選択的に除去する。その後、図４（ｇ）に示すように、多結晶シリコン４０２を堆積して多結晶シリコン１０９と導通させる。
その後、図３（ｈ）に示すように、多結晶シリコン４０２及び多結晶シリコン１０９をパターニングした後層間絶縁膜１１１、制御ゲート電極１１２形成する。
【００１７】
【発明の効果】
以上説明したように本発明は、トンネルウィンドウ径をデザインルール以下にすることが可能となり、カップリング比が高く印加電圧の低い、低電圧化が可能なＥＥＰＲＯＭの製造が可能となる。
また、トンネルウィンドウ径が小さいためＥＥＰＲＯＭメモリセルサイズを小さくでき、低電圧化により周辺回路に要求される耐圧も低くなるので、面積の小さくかつ高速動作が可能なＥＥＰＲＯＭの製造が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す工程図。
【図２】従来の技術を説明するための工程図。
【図３】本発明の第２の実施例を示す工程図。
【図４】本発明の第３の実施例を示す工程図。
【符合の説明】
１０１  半導体基板
１０２、２０３、３０１  酸化膜
１０３、１０７、１１０、２０４  レジスト
１０４  ドレイン拡散層
１０５  ソース拡散層
１０６  ゲート酸化膜
１０８  トンネル酸化膜
１０９、１１２、２０５、３０２、３０３、４０２  多結晶シリコン
１１１  層間絶縁膜
１１２  制御ゲート
２０１  側壁
２０２  トンネルウィンドウ部
４０１  窒化膜
【図１】
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【図２】
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【図３】
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【図４】
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