(57)【特許請求の範囲】
【請求項１】
半導体基板上にフィールド酸化膜を介して下部電極が被着されたＭＩＭ構造の半導体装置のキャパシタにおいて、前記フィールド酸化膜は、少なくとも前記半導体基板の前記下部電極に重畳する範囲に平面視格子状のトレンチと、該トレンチ内に充填された絶縁物とからなる格子状絶縁層を有することを特徴とする半導体装置のキャパシタ。
【請求項２】
前記絶縁物はＣＶＤ酸化膜であることを特徴とする請求項１に記載の半導体装置のキャパシタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＳｉ基板上に形成するＭＩＭ（Metal Insulator Metal）構造のキャパシタに関し、特に寄生容量を低減したものに関する。
【０００２】
【従来の技術】
半導体装置において形成されるＭＩＭ構造のキャパシタは、その下部電極がＳｉ基板に直接接触しないよう、絶縁膜上に形成されている。その絶縁膜は薄過ぎれば寄生容量が大きくなるため、例えば素子分離用のフィールド酸化膜（以下ＬＯＸと略称する）上に形成する。比較的容量が大きい場合、下部電極とＬＯＸとＳｉ基板の間に生じる寄生容量を低減するため、さらにＬＯＸの膜厚を厚くしていた。
【０００３】
図１１はその一例を示した断面図である．本図において、１はＰ型単結晶Ｓｉ基板、２はＳｉ基板１内に形成されたＰ型ウエル領域、３はＮ型ウエル領域、４はＬＯＸ、５は厚く形成したＬＯＸであり、その上部にキャパシタ下部電極が被着している。６はゲート絶縁膜、７はゲート絶縁膜６を介して形成され、ＬＯＸ４とＬＯＸ５の内央に配設したゲート電極、８はゲート電極７に対して自己整合的に形成されたソースまたはドレイン領域であり、ゲート絶縁膜６、ゲート電極７、ソースまたはドレイン領域８によりＭＯＳトランジスタが形成される。９はＬＯＸ５上に形成されたキャパシタで、下部電極１０、誘電体膜１１、上部電極１２からなる。１３は層間絶縁膜、１４は素子の表面を保護し安定化させる保護膜を示す。なお、ソースまたはドレイン領域８には金属配線が接続しているが、図示省略した。
【０００４】
この半導体装置の製造工程の概略を図７〜図１１に用いて説明する。まず、Ｐ型のＳｉ基板１にＰウエル２とＮウエル３を設け、Ｓｉ基板１全面に水蒸気酸化等により薄いＳｉＯ2膜１６を形成し、さらにその上の全面にＣＶＤ法によりＳｉＮ膜１７を形成する。その後、ＳｉＮ膜１７上の全面にホトレジスト膜１８を形成し、これをホトリソグラフ法によりパターニングする。このレジストパターン１８をマスクにして、下地のＳｉＮ膜１７を異方性エッチングする。次に、例えぱ高圧酸化により酸化を行って、ＳｉＮ膜１７で覆われていないＳｉ基板１を酸化して、厚いＳｉＯ2膜１９を形成する（図７）。
【０００５】
続いて、ホトレジスト膜１８、ＳｉＮ膜１７を除去した後、再びＣＶＤ法によりＳｉＮ膜２０とその上にホトレジスト膜２１を形成する。このホトレジスト膜２１をホトリソグラフ法によりパターニングし、これをマスクに下地のＳｉＮ膜２０を異方性エッチングする。その後ＳｉＮ膜２０で覆われていないＳｉ基板１を酸化し、ＬＯＸ４、５を形成する。このＬＯＸ５は、図７のＳｉＯ2膜１９を含む領域をさらに酸化して形成したもので、端部を除いた膜厚はＬＯＸ４よりも厚い（図８）。
【０００６】
次に、ホトレジスト膜２１、ＳｉＮ膜２０を除去後、ゲート絶縁膜６、およびゲート絶縁膜６を介したゲート電極７を選択的に形成する。このゲート電極７の形成と同時に、キャパシタ９の下部電極１０をＬＯＸ５の膜厚の厚い領域上に形成する。さらにゲート電極７に対して自己整合的にソースまたはドレイン領域８を形成する（図９）。
【０００７】
その後、Ｓｉ基板１上の全面にＣＶＤ法によりＳｉＯ2膜からなる層間絶縁膜１３を形成し、さらにその上の全面にホトレジスト膜２２を形成する。このホトレジスト膜２２をホトリソグラフ法によりパターニングし、これをマスクに下地の層間絶縁膜１３を異方性エッチングして下部電極１０の表面を露出する開口を形成する（図１０）。
【０００８】
次に、ホトレジスト膜２２を除去後、Ｓｉ基板１上の全面にＣＶＤ法により薄いＳｉＯ2膜からなる誘電体膜１１を形成する。その後下部電極１０上に誘電体膜１１を介して上部電極１２を形成することでキャパシタ９を形成し、さらにＳｉ基板１上の全面に例えばＣＶＤ法によりＳｉＯ2膜からなる保護膜１４を形成する（図１１）。この後、金属配線の形成等を経てＭＩＭキャパシタを備えた半導体装置を得る。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記したように、キャパシタ９の寄生容量を低減するため、ＬＯＸ５の膜厚をＬＯＸ４の膜厚に比べて特に厚く形成しており、それによりＳｉ基板１の主表面にできる段差が大きくなってしまう。そのため、後工程において段差被覆性が低下するとともに、配線抵抗が上昇するなどのおそれがある。また、ＬＯＸをさらに酸化して厚くすることは難しく、そのための装置も入手が困難である。
【００１０】
本発明は上記のような間題を解決し、大きな段差を形成することなくＭＩＭキャパシタの下部電極下の寄生容量を低減することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置のキャパシタは、半導体基板上にフィールド酸化膜を介して下部電極が被着されたＭＩＭ構造の半導体装置のキャパシタにおいて、前記フィールド酸化膜は、少なくとも前記半導体基板の前記下部電極に重畳する範囲に格子状絶縁層を有し、該格子状絶縁層は、平面視格子状のトレンチと、該トレンチ内に充填された絶縁物とからなることを特徴とする。
【００１２】
また、前記絶縁物はＣＶＤ酸化膜であることを特徴とする。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に沿って説明する。なお、複数の図面にわたり同一または相当するものには同一の符号を付した。
【００１４】
図１は本発明に係る半導体キャパシタの実施の形態を示す断面図であり、（ａ）は縦断面図、（ｂ）はＡ−Ａ横断面を示し、符号２４は格子状絶縁層を示す。格子状絶縁層２４は図１（ｂ）に示すように、平面視で格子状の断面を持ち、ＬＯＸ２３を貫通して形成されたトレンチ２４ａ内に絶縁物２４ｂを充填して形成している。このような構造であるため、ＬＯＸ２３を厚く形成せずとも、その下の格子状絶縁層がその部分において下部電極と対向する基板面を遠ざけるため、寄生容量を抑制することができる。但し、本図は模式的に示すものであって、実際の格子状絶縁層はさらに微細に縦横の溝が形成されている。
【００１５】
なお、絶縁物を充填するトレンチとして、単一の凹部のみ形成することが考えられるが、本発明ではトレンチを格子状に形成することによって、単一の凹部のみよりもトレンチ側壁の表面積を広くしている。即ち、絶縁物の形成はＣＶＤによっても熱酸化によってもトレンチ底面のみでなく側壁からも成長するため、側壁の表面積が広い分、それだけ容易に絶縁物を充填することができことになる。
【００１６】
また、トレンチを一方向のみに延在した複数の平行溝で形成することも考えられるが、溝形成のためのマスクとなるレジストは、その感度や露光手段の能力によってパターン幅やピッチに限界があるため、一方向のみでは限界値で決まる幅とピッチのパターンまでしか形成できない。本発明では、トレンチを格子状にしているため、限界幅とピッチを持つ一方向の平行溝のみならず、これに交叉する方向にも限界幅とピッチを持つ平行溝を備えた構成とすることができる。したがって、高集積度のＩＣにおいて、下部電極と対向する厚い酸化膜の面積をより大きくすることができる。
【００１７】
因みに、この格子状絶縁層２４は、通常のトレンチアイソレーションの形成と同様にして形成できる。例えば、フィールド酸化後にレジストを格子状にパターニングし、ＲＩＥ（Reactive Ion Etching）にて異方性エッチングしてトレンチ２４ａを形成し、ＮＳＧ（Nondoped Silicate Glass）やＢＰＳＧ（Boro-Phospho-Silicate Glass）等のＣＶＤ酸化膜で絶縁物２４ｂを形成することができる。
【００１８】
また、格子状絶縁層２４の形成は、ＬＯＸ形成前に行うこともできる。図２〜図６は、この場合の格子状絶縁層の形成工程を示す図である。まず、既にウエル拡散層（図示せず）が形成済のＳｉ単結晶基板１０１上に水蒸気酸化や熱酸化法にてＳｉＯ2膜１０２を数１００オングストロームの厚さに形成し、その上にＣＶＤ法にてＳｉＮ膜１０３を１０００オングストローム程度、ノンドープのＳｉＯ2膜（ＮＳＧ膜）１０４を数５０００オングストローム程度、順にデポジットし、ホトリソグラフ法にてレジストをパターニング、異方性エッチングにてＮＳＧ膜１０４、ＳｉＮ膜１０３、ＳｉＯ2膜１０２に幅０．４μｍ程度の溝が縦横に格子状に形成された開口１０５を形成する。この際、格子状開口を形成する範囲は、少なくとも後に形成するキャパシタの下部電極に重畳する範囲とする。この後、レジストを溶解、除去する（図２）。
【００１９】
次に、これらＮＳＧ膜１０４、ＳｉＮ膜１０３、ＳｉＯ2膜１０２からなる多層膜をマスクにＲＩＥ等のドライエッチング装置にて５μｍ程度の深さにＳｉ基板１０１をエッチングし、トレンチ２４ａを形成する。なお、この時にＮＳＧ膜１０４もエッチングされ、図３のような状態となる。
【００２０】
続いて、ＣＶＤ法にてＮＳＧ１０６を全面にデポジットし、トレンチ２４ａの中にＮＳＧ１０６を充填する（図４）。
【００２１】
次に、ＣＭＰ（Chemical Mechanical Polishing）にて、全面をエッチバックし、表面を平坦化する（図５）。この際、ＳｉＮ膜１０３はエッチングストッパーとして使用する。
【００２２】
その後、ＳｉＮ膜１０３をウェットエッチングにて除去し、露出した部分をフィールド酸化する（図６）。このとき、トレンチ２４ａの中のＮＳＧからなる絶縁物２４ｂの表面の酸化は進行せず、ＳｉＮ膜１０３下にあった部分のみ熱酸化が進行してＬＯＸ１０２’が盛り上がってくるため、適当な条件設定により、表面をほぼフラットにできる。この後には通常の拡散工程や配線工程等が続き、最終的には図１の構造を得ることができる。
【００２３】
以上のような工程は、ＭＯＳＩＣだけでなくバイポーラＩＣにも適用できることは言うまでもなく、その場合、エピタキシャル工程後に行われる構成として良く、もし、トレンチアイソレーションを有するＩＣであれば、その形成と同時に行うこともできる。
【００２４】
また、トレンチ２４ａの開口幅（溝幅）は０．４μｍ程度としたが、小さければ小さいほど良く、ＮＳＧ膜１０４、ＳｉＮ膜１０３、ＳｉＯ2膜１０２に形成する開口１０５は、その開口を形成する装置の持てる能力の限界まで小さくすることが望ましい。また、トレンチ２４ａの深さは深いほど寄生容量の低減に寄与するが、キャパシタ容量やＳｉ基板の強度等を考慮して適宜に選択することが肝要である。
【００２５】
【発明の効果】
以上説明したように、キャパシタの下部電極と基板間の対向距離を実質的に大きくすることができるので寄生容量を小さくでき、ＬＯＸを特に厚く形成する必要がないため、配線の段差被覆性の良好な半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態を示す図である。
【図２】本発明のキャパシタを形成する工程を示した図である。
【図３】本発明のキャパシタを形成する工程を示した図である。
【図４】本発明のキャパシタを形成する工程を示した図である。
【図５】本発明のキャパシタを形成する工程を示した図である。
【図６】本発明のキャパシタを形成する工程を示した図である。
【図７】従来のキャパシタを形成する工程を示した図である。
【図８】従来のキャパシタを形成する工程を示した図である。
【図９】従来のキャパシタを形成する工程を示した図である。
【図１０】従来のキャパシタを形成する工程を示した図である。
【図１１】従来のキャパシタを示す断面図である。
【符号の説明】
１：Ｓｉ基板、２：Ｐウエル、３：Ｎウエル、４：ＬＯＸ、５：厚く形成したＬＯＸ、６：ゲート絶縁膜、７：ゲート電極、８：ソースまたはドレイン領域、９：キャパシタ、１０：下部電極、１１：誘電体膜、１２：上部電極、１３：層間絶縁膜、１４：保護膜、１５：配線、１６：ＳｉＯ2膜、１７：ＳｉＮ膜、１８、２１、２２：ホトレジスト膜、１９：厚いＳｉＯ2膜、２０：ＳｉＮ膜、２３：ＬＯＸ、２４：格子状絶縁層、２４ａ：トレンチ、２４ｂ：絶縁物、１０１：Ｓｉ基板、１０２：ＳｉＯ2膜、１０２’：ＬＯＸ、１０３：ＳｉＮ膜、１０４：ＮＳＧ膜、１０５：開口、１０６：ＮＳＧ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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