(57)【特許請求の範囲】
【請求項１】
ゲート端子を共通にして直列に接続された第一のＰ型ＭＯＳトランジスタ及び第一のＮ型ＭＯＳトランジスタから成る出力部と、
前記第一のＰ型ＭＯＳトランジスタのソース電極に昇圧された電圧を印加する高電圧電源回路と、
ソース電極が前記第一のＰ型ＭＯＳトランジスタのソース電極に接続される一方、ドレイン電極が前記第一のＰ型ＭＯＳトランジスタ及び前記第一のＮ型ＭＯＳトランジスタの共通ゲート端子に接続され、前記出力部からの出力の状態により、その導通状態が制御される第二のＰ型ＭＯＳトランジスタと、
前記高電圧電源回路の昇圧動作を制御するための第一の信号と、前記出力部を動作状態とするか非動作状態とするかを制御するための第二の信号と、を各々生成し、前記第一の信号を前記高電圧電源回路に入力する一方、前記第二の信号を前記共通ゲート端子に入力する制御回路と、を備え、
前記制御回路は、前記高電圧電源回路の昇圧動作が停止された後に、前記出力部が非動作状態となるように、前記第一の信号と前記第二の信号との間に、所定の遅延時間を設ける遅延手段を有して成り、
前記遅延手段は、前記第一の信号に基づいて前記高電圧電源回路の昇圧動作が停止され、その昇圧出力のディスチャージが検出された後に、前記出力部を非動作状態とする前記第二の信号を生成することを特徴とする電子回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＬＳＩ（Large Scale Integrated circuit）等で、例えばＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）に電源を供給するための高電圧を扱う電子回路に関する。
【０００２】
【従来の技術】
高電圧を扱う電子回路の一例としてＥＥＰＲＯＭに電源を供給する一般的なレベルシフト回路を図８に示す。ロジック回路（図示せず）から送られてくるワードラインの信号ＷＡとリセット信号ＲＳＴＢがＮＡＮＤ回路３に入力される。そして、ＮＡＮＤ回路３の出力はＮチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ４を介してＰチャネル型ＭＯＳトランジスタ６及びＮチャネル型ＭＯＳトランジスタ７の各ゲートに入力される。そして、ＭＯＳトランジスタ４のゲートには定電圧Ｖｃｃが入力される。なお、定電圧Ｖｃｃは５Ｖである。
【０００３】
ＭＯＳトランジスタ６のソースには電圧Ｖｐｐが印加され、ＭＯＳトランジスタ７のソースにはグランドレベルが印加される。そして、ＭＯＳトランジスタ６のドレインとＭＯＳトランジスタ７のドレインは接続され、その接続中点より信号ＷＬが出力される。また、信号ＷＬはＰチャネル型ＭＯＳトランジスタ５のゲートに入力される。ＭＯＳトランジスタ５のソースには電圧Ｖｐｐが印加される。そして、ＭＯＳトランジスタ５のドレインはＭＯＳトランジスタ６、７のゲート側に接続される。
【０００４】
信号ＷＬはＥＥＰＲＯＭ１０のメモリセル（図示せず）を指定するワードラインの信号である。前記メモリセルに書き込み又は消去を行う動作中において、電圧Ｖｐｐは１６Ｖの高電圧まで昇圧されており、リセット信号ＲＳＴＢはハイレベルとなっている。そして、信号ＷＡに応じて信号ＷＬは１６Ｖか０Ｖとなる。
【０００５】
動作中において、ワードライン信号ＷＡがハイレベルであるときにＮＡＮＤ回路３の出力はロウレベルとなり、ＭＯＳトランジスタ６はオンし、ＭＯＳトランジスタ７はオフする。このとき、電圧Ｖｐｐは高電圧電源回路（図示せず）によって１６Ｖまで昇圧するので信号ＷＬは１６Ｖとなる。そして、ＭＯＳトランジスタ５はオフし、トランジスタ６、７のゲートは０Ｖに保たれる。そして、前記メモリセルに１６Ｖの高電圧が供給される。逆に、ワードライン信号ＷＡがロウレベルであるときにはワードライン信号ＷＬは０Ｖに保たれる。
【０００６】
そして、データの書き込みや消去等の一定のプログラム終了時に、従来の回路では図９に示すように時間ｔ０で電圧ＶｐｐをＶｃｃ又は０Ｖまでディスチャージすることと、回路のリセットを同時に行っていた。すわなち、図９（ａ）に示すように、時間ｔ０でイネーブル信号ＥＮＢはロウレベルからハイレベルとなることによって前記高電圧電源回路は電圧Ｖｐｐを１６ＶからＶｃｃまで低下させる。また、これと同時に（ｂ）に示すように、リセット信号ＲＳＴＢがハイレベルからロウレベルとなることによって回路がリセットされる。
【０００７】
【発明が解決しようとする課題】
このことを図１０に示す特性図で説明すると、電圧Ｖｐｐが１６Ｖであり、信号ＷＡがハイレベルであるときには、トランジスタ７（図８参照）のソース・ドレイン間の電圧ＶDSは１６Ｖでドレイン電流ＩDが０アンペアであるので、トランジスタ７の状態は動作点５０に位置している。
【０００８】
そして、従来では高電圧のディスチャージと回路のリセットを図９に示すように同時に行っていたために、タイミングによっては高電圧のディスチャージよりもリセットが先にかかってしまう可能性がある。そのときにトランジスタ７の状態はＭＯＳトランジスタの耐圧を示す曲線５５を超えて電圧ＶDSが１６Ｖでゲート電圧ＶG＝５Ｖ上の動作点５１に移動することとなる。
【０００９】
そして、トランジスタ７の状態はディスチャージにより電圧ＶG＝５Ｖの特性曲線上をソースドレイン間の電圧ＶDSがＶｃｃとなる動作点５２に向かって移動し、さらに点５２を通過して最終的に原点Ｏに到着する。このように、従来の高電圧を扱う電子回路ではタイミングによっては耐圧を示す曲線５５を超えてしまうという問題があった。
【００１０】
そのため、従来では図８においてＭＯＳトランジスタ６、７から成るインバータ６０を図１１に示すような構成としていた。ＭＯＳトランジスタ６、７の接続間にＮチャネル型ＭＯＳトランジスタ７０を挿入して高電圧の緩和を図っていた。トランジスタ７０のゲートには定電圧Ｖｃｃが入力される。
【００１１】
電圧Ｖｐｐが１６Ｖまで昇圧されているとともにトランジスタ６、７のゲートに０Ｖが入力される場合には、ＭＯＳトランジスタ７０のソース側の電圧はＶｃｃ−Ｖｔｈとなり、トランジスタ７のソース・ドレイン間には電圧Ｖｐｐが直接与えられることがなくなる。ただし、電圧Ｖｔｈはトランジスタ７０のオン／オフのスレッショルド電圧である。したがって、上記従来の電子回路では高電圧緩和のためのＭＯＳトランジスタが追加されていたため回路を構成する素子数が増大するという問題があった。高電圧緩和のためのＮＭＯＳトランジスタを必要とする回路はメモリアレイのワードライン、ビットライン毎に必要なため、素子数の増大はメモリ容量が大きくなる程顕著になってくる。
【００１２】
本発明は上記課題を解決するもので、高電圧のディスチャージ及び回路のリセット時に確実に耐圧を保つことのできる範囲で素子を使用することのできる電子回路を提供することを目的とする。これにより、高電圧の緩和のためのＭＯＳトランジスタ等の素子が不要となるので回路を構成する素子数を削減することができるようにする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明では、動作中に所定の電圧で印加される素子を有する電子回路において、前記所定の電圧のディスチャージの後に所定の遅延時間を設けてからリセットする遅延手段を備えるようにしている。
【００１４】
このような構成によると、電子回路はＥＥＰＲＯＭ装置でのデータの書き込み又は消去等のプログラム終了後、高電圧のディスチャージ及び回路のリセットを行うが、遅延手段によって高電圧のディスチャージの後に例えばカウンタでクロックをカウントすることによって一定の遅延時間を設けてからリセットを行っているため、リセットのときには素子の耐圧を超えることがないようになっている
。
【００１５】
【発明の実施の形態】
以下、本発明の一実施形態について説明する。図１は本発明の電子回路を適用したレベルシフト回路とこのレベルシフト回路より出力される信号をワードラインＷＬとして受けるＥＥＰＲＯＭのメモリセル１１の回路図である。図１ではメモリセル１１としてトランジスタ９及びＥＥＰＲＯＭ１０により構成された１ビット分のみを示している。
【００１６】
しかし、実際の回路には図示していないが、ワードラインＷＬ及びセンスラインＳＬで特定される位置に８ビット分のメモリセルが設けられ、さらに、この８ビット分のメモリセルが複数のワードラインＷＬ及びセンスラインＳＬごとに平面的に設けられた構造をしている。そして、各ワードラインＷＬにそれぞれレベルシフト回路が接続されるような構成となっている。
【００１７】
ロジック回路２はワードラインの信号ＷＡ、リセット信号ＲＳＴＢ及びイネーブル信号ＥＮＢを出力する。イネーブル信号ＥＮＢは高電圧電源回路１を制御する信号である。イネーブル信号ＥＮＢがロウレベルであるときに高電圧電源回路１は１６Ｖの高電圧を出力する。一方、イネーブル信号ＥＮＢがハイレベルであるときに高電圧電源回路１は５Ｖの電圧Ｖｃｃを出力する。
【００１８】
信号ＷＡ及び信号ＲＳＴＢはＮＡＮＤ回路３に入力され、ＮＡＮＤ回路３の出力はＰチャネル型ＭＯＳトランジスタ４を介してＰチャネル型ＭＯＳトランジスタ６とＮチャネル型ＭＯＳトランジスタ７の各ゲートに入力される。ＭＯＳトランジスタ４のゲートには定電圧Ｖｃｃが入力される。
【００１９】
ロジック回路２から出力されるワードラインの信号ＷＡとリセット信号ＲＳＴＢがＮＡＮＤ回路３に入力される。そして、ＮＡＮＤ回路３の出力はＮチャネル型ＭＯＳトランジスタ４を介してＰチャネル型ＭＯＳトランジスタ６及びＮチャネル型ＭＯＳトランジスタ７の各ゲートに入力される。そして、ＭＯＳトランジスタ４のゲートには定電圧Ｖｃｃが入力される。
【００２０】
ＭＯＳトランジスタ６のソースには高電圧電源回路１から供給される電圧Ｖｐｐが印加され、ＭＯＳトランジスタ７のソースにはグランドレベルが印加される。そして、ＭＯＳトランジスタ６のドレインとＭＯＳトランジスタ７のドレインは接続され、その接続中点より出力される信号がメモリセル１１のワードラインＷＬに供給される。信号ＷＬはＰチャネル型ＭＯＳトランジスタ５のゲートに入力される。ＭＯＳトランジスタ５のソースには電圧Ｖｐｐが印加される。そして、ＭＯＳトランジスタ５のドレインはＭＯＳトランジスタ６、７の両ゲートに接続される。
【００２１】
メモリセル１１では信号ＷＬはトランジスタ９のゲートに入力され、また、Ｎチャネル型ＭＯＳトランジスタ８のゲートに入力される。ＭＯＳトランジスタ８にはセンスラインＳＬがＭＯＳトランジスタ８を介してＥＥＰＲＯＭ１０のゲートに入力される。メモリセル１１はトランジスタ９とＥＥＰＲＯＭ１０より構成される。
【００２２】
メモリセル１１にデータの書き込み又は消去を行うときには、まずリセット信号ＲＳＴＢをハイレベルとすることにより回路を動作状態とする。そして、レベルシフト回路の電圧ＶｐｐをＶｃｃとしてそれぞれのレベルシフト回路にロジック回路２は信号ＷＡの出力をハイレベルかロウレベルとする。その後、データの書き込み又は消去を行う場合には電圧Ｖｐｐを１６Ｖまで昇圧する。
【００２３】
ワードライン信号ＷＡがハイレベルでかつ信号ＲＳＴＢがハイレベルであるときにＮＡＮＤ回路３の出力はロウレベルとなる。これにより、ＭＯＳトランジスタ６はオンし、ＭＯＳトランジスタ７はオフする。電圧Ｖｐｐは１６Ｖまで昇圧されるのでレベルシフト回路の出力は１６Ｖとなる。これにより、ＭＯＳトランジスタ５はオフし、トランジスタ６、７のゲートは０Ｖに保たれる。そして、メモリセル１１に１６Ｖの高電圧が供給される。
【００２４】
一方、ワードライン信号ＷＡがロウレベルであるときにＮＡＮＤ回路３の出力はハイレベルとなり、ＭＯＳトランジスタ６はオフし、ＭＯＳトランジスタ７はオンする。そして、ＭＯＳトランジスタ５がオンすることにより電圧Ｖｐｐが１６Ｖまで昇圧してもワードライン信号ＷＬは０Ｖに保たれる。
【００２５】
その後、データの書き込みや消去等のプログラム終了時に、ロジック回路２はイネーブル信号ＥＮＢを時間ｔ０でロウレベルからハイレベルに変更して電圧Ｖｐｐを１６Ｖから十分に低下させた後に、後述の遅延手段によりディスチャージ期間Ｋを設けた後の時間ｔ１でリセット信号ＲＳＴＢをハイレベルからロウレベルに変更して回路のリセットを行う。
【００２６】
信号ＲＳＴＢがハイレベルで信号ＷＡがハイレベルである場合に信号Ｖｐｐが１６Ｖでは信号ＷＬが１６Ｖとなる。したがって、レベルシフト回路の動作中にＭＯＳトランジスタ７のソース・ドレイン間に１６Ｖが印加されているときには、トランジスタ７の特性を示す図３において、ソース・ドレイン間の電圧ＶDSが１６Ｖでドレイン電流ＩDが０アンペアの動作点１５となる。
【００２７】
そして、時間ｔ０で信号ＥＮＢがハイレベルとなると高電圧のディスチャージが開始されて電圧ＶDSが１６Ｖよりも十分に低い電圧の動作点１６となる。それから、リセット信号ＲＳＴＢがハイレベルからロウレベルとなることによって回路がリセットされる。このとき、ＭＯＳトランジスタ７（図１参照）のゲート電圧ＶGが５Ｖとなるのでゲート電圧ＶG＝５Ｖの特性曲線上の動作点１７の状態となる。そして、トランジスタ７の状態はＶG＝５Ｖの特性曲線上を推移して動作点１７から最終的には原点に到達する。
【００２８】
図２におけるディスチャージ時間Ｋを設ける遅延手段の例を以下３つ示す。図４は電圧Ｖｐｐが一定の電圧となるのを検出することによってディスチャージが終了するまでの遅延時間を設けてリセット信号ＲＳＴＢを出力するものである。電圧ＶｐｐはＰチャネル型ＭＯＳトランジスタ２０のソースに入力される。トランジスタ２０のゲートには定電圧Ｖｃｃが入力される。
【００２９】
トランジスタ２０のドレインは抵抗２１を介してグランドレベルに接続される。トランジスタ２０と抵抗２１の接続中点はインバータ２２の入力側に接続される。そして、インバータ２２の出力がインバータ２３に入力される。インバータ２３の出力が２つに分離され、一方は直接オア回路２５に入力され、もう一方は３つのインバータからなる遅延回路２４を介してレベルの反転した信号がオア回路２５に入力される。オア回路２５の出力がＲＳラッチ２８に入力される。ＲＳラッチ２８はＮＡＮＤ回路２６、２７から構成されている。そして、オア回路２５より出力された信号が入力されるＮＡＮＤ回路２６の出力が信号ＲＳＴＢとなる。
【００３０】
図４に示す遅延手段の動作の一例を図５に示す。図５（ａ）には電圧Ｖｐｐの変化する様子を示す。図５（ｂ）にはロジック回路２（図１参照）より電圧Ｖｐｐを昇圧させる前に発生する信号ＲＳＴＢ２であり、時間ｔａでＲＳラッチ２８がリセットされる。図５（ｃ）には図４においてオア回路２５より出力される信号を示す。遅延回路２４によって電圧Ｖｐｐが確実に降下した時間ｔｂにパルス形状の信号がＲＳラッチ２８に送られる。図５（ｄ）に図４に示す遅延手段より出力されるリセット信号ＲＳＴＢを示す。
【００３１】
書き込みや消去等のプログラム終了時に、ロジック回路２（図１参照）はイネーブル信号ＥＮＢをハイレベルとすると高電圧電源回路１はレベルシフト回路から高電圧のディスチャージを行い、電圧Ｖｐｐを５Ｖまで低下させる。そして、十分にディスチャージが行われた時間ｔｂとなってから図４に示す遅延手段は信号ＲＳＴＢをハイレベルからロウレベルに変化させる。これにより、図３に示すようにトランジスタ７の耐圧の保つことのできる範囲を超えることがないようになっている。図４に示す遅延手段は電圧Ｖｐｐを直接検出して遅延時間を設けるようにしているのでディスチャージを確実に行った後に信号ＲＳＴＢを変更することができる。
【００３２】
次に、遅延手段のもう一例を図６に示す。リングオシレータ３０は一定周期のクロックＣＬＯＣＫを発生する。そして、クロックＣＬＯＣＫはカウンタ３１に入力される。ＥＮＢはカウンタより出される信号でカウンタ３１はＥＮＢを出力した１クロック後にＲＳＴＢを出力する。そして、カウンタ３１より例えば１回クロックを遅延するように遅延時間を設けるように信号を出力し、それをインバータ３２によってリセット信号ＲＳＴＢとする。
【００３３】
図７に図６に示す回路の動作の一例を示す。図７（ａ）にはリングオシレータ３０（図６参照）より出力されるクロックＣＬＯＣＫを示す。図７（ｂ）には信号ＥＮＢが時間ｔ０でロウレベルからハイレベルに変化する様子を示している。そして、カウンタ３１によってクロックＣＬＯＣＫの１周期分遅延した時間ｔ１で信号ＲＳＴＢはハイレベルからロウレベルとなる。
【００３４】
クロックＣＬＯＣＫの１周期がディスチャージ期間Ｋとなっている。図６に示す遅延手段を用いて信号ＲＳＴＢに遅延時間を設けるようにしているのは、ロジック回路２にはもともと同期をとるためにリングオシレータ３０が内蔵されているので、リングオシレータ３０を遅延手段として流用することができるためである。ただし、電圧Ｖｐｐを直接検出していないので図４に示す遅延手段と比較すると耐圧の保持の確実性が劣っている。
【００３５】
図１２に遅延手段のさらにもう一例を示す。Ｎチャネル型ＭＯＳトランジスタ８０のドレインは定電圧Ｖｃｃに接続され、ゲートはグランドレベルに接続され、ソースはインバータ８２の入力側及びＮチャネル型ＭＯＳトランジスタ８１のドレインに接続されている。トランジスタ８１のゲートには電圧Ｖｐｐが入力され、ソースはグランドレベルに接続されている。インバータ８２の出力は２つに分離され、一方は直接オア回路８４に入力され、もう一方は３つのインバータから成る遅延回路８３を介してレベルの反転した信号がオア回路８４に入力される。オア回路８４の出力がＲＳラッチ８８に入力される。ＲＳラッチ８８はＮＡＮＤ回路８６、８７から構成されている。ＲＳラッチ８８にはさらにロジック回路２（図１参照）より送られれてくる信号ＲＳＴＢ２が入力される。そして、オア回路８４より出力された信号が入力されるＮＡＮＤ回路８６の出力が信号ＲＳＴＢとなる。
【００３６】
これにより、図１２に示す遅延手段は図４に示す回路と同様の動作をする。ただし、電圧Ｖｐｐはレベルシフト回路の内部で昇圧を行うものであるため、一般に電流能力が低いが、図１２に示す遅延手段では、電圧Ｖｐｐがトランジスタ８１のゲートに接続されているので電流が流れないようになっている。
【００３７】
以上説明したように本実施形態によれば、プログラム終了時に高電圧のディスチャージを行ってから遅延手段によってレベルシフト回路のリセットを行っているので、ＭＯＳトランジスタ７（図１参照）の両端にソース・ドレイン間に１６Ｖの高電圧が印加されている場合であっても高電圧のディスチャージが行われてからリセットされるため耐圧を超えることがない。そのため、確実に耐圧の保つことのできる範囲でトランジスタ等の素子を利用することができる。したがって、従来では図１１に示すように高電圧の緩和用に必要であった素子が不要となるので、回路を構成する素子数を削減することができる。また、ゲート長の短いトランジスタは耐圧がより弱くなるが、そのゲート長の短い素子でも使用が可能なのでよりチップ面積を縮小できる。
【００３８】
【発明の効果】
以上説明したように、本実施形態では、電子回路は高電圧のディスチャージを行った後に一定の時間が経過してからリセットしているので、リセット時に素子を確実に耐圧の保つことのできる範囲で使用することができる。そのため、電圧緩和用の素子を設ける必要がなく、回路を小規模とすることができる。特に、トランジスタの場合には、ゲート長の短い素子でも耐圧の保つことのできる範囲で使用できる。
【図面の簡単な説明】
【図１】  本発明の一実施形態であるレベルシフト回路とＥＥＰＲＯＭのメモリセルの回路図。
【図２】  そのレベルシフト回路のプログラム終了時の動作を示す波形図。
【図３】  そのレベルシフト回路のトランジスタの特性図と動作点の推移を示す図。
【図４】  そのレベルシフト回路の遅延手段の一例の回路図。
【図５】  その遅延手段の動作を示す波形図。
【図６】  その遅延手段の別例のブロック図。
【図７】  その遅延手段の動作を示す波形図。
【図８】  一般的なレベルシフト回路の回路図。
【図９】  従来のレベルシフト回路のプログラム終了時の動作を示す波形図。
【図１０】  そのレベルシフト回路のトランジスタの特性図と動作点の推移を示す図。
【図１１】  そのレベルシフト回路において高電圧緩和のためにＭＯＳトランジスタが追加されたインバータの回路図。
【図１２】  本発明の一実施形態であるレベルシフト回路の遅延手段の別例を示す回路図。
【符号の説明】
１    高電圧電源回路
２    ロジック回路
３    ＮＡＮＤ回路
４    Ｎチャネル型ＭＯＳトランジスタ
５    Ｐチャネル型ＭＯＳトランジスタ
６    Ｐチャネル型ＭＯＳトランジスタ
７    Ｎチャネル型ＭＯＳトランジスタ
１０    ＥＥＰＲＯＭ
１１    メモリセル
２０    Ｐチャネル型ＭＯＳトランジスタ
２１、２２    抵抗
２３、２４    インバータ
３０    リングオシレータ
３１    カウンタ
３２    インバータ
【図１】
0004036525.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004036525.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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