(57)【特許請求の範囲】
【請求項１】
ＩｎＰ層からなるエミッタ層と、ＩｎＧａＡｓエミッタキャップ層と、前記ＩｎＰ層と前記ＩｎＧａＡｓエミッタキャップ層との間に設けられた第１のＩｎＧａＡｓＰ層と、前記第１のＩｎＧａＡｓＰ層と前記ＩｎＧａＡｓエミッタキャップ層との間に設けられ、前記第１のＩｎＧａＡｓＰ層よりＰ組成比が小さく且つ禁制帯幅が狭い第２のＩｎＧａＡｓＰ層とを有することを特徴とする半導体装置。
【請求項２】
前記第１のＩｎＧａＡｓＰ層の露出部にベース電極を設けると共に、合金化領域を介して前記ベース電極とベース領域とがオーミックに接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
ＩｎＰ層からなるエミッタ層と、第１のＩｎＧａＡｓＰ層と、前記第１のＩｎＧａＡｓＰ層よりＰ組成比が小さく且つ禁制帯幅が狭い第２のＩｎＧａＡｓＰ層と、ＩｎＧａＡｓエミッタキャップ層とを順次積層させる工程と、前記第１のＩｎＧａＡｓＰ層をエッチングストッパ層として、前記ＩｎＧａＡｓエミッタキャップ層及び前記第２のＩｎＧａＡｓＰ層を選択的にエッチングする工程を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記第１のＩｎＧａＡｓＰ層の露出部にベース電極を設けると共に、熱処理によりベース領域に達する合金化領域を形成する工程を有することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記選択的にエッチングする工程において、Ｈ3 ＰＯ4 、Ｈ2 Ｏ2 、及び、Ｈ2 Ｏを含むエッチャントを用いてエッチングすることを特徴とする請求項３または４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関するものであり、特に、ＩｎＰ／ＩｎＧａＡｓ系ヘテロ接合バイポーラトランジスタ（ＨＢＴ）における表面保護膜（ガードリング）に特徴のある半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、ＧａＡｓやＩｎＧａＡｓ等の電子移動度の大きなIII-Ｖ族化合物半導体を用いたヘテロ接合バイポーラトランジスタ等の化合物半導体装置は、高周波素子或いは高速スイッチング素子として広く用いられている。
【０００３】
しかし、ＧａＡｓ等のIII-Ｖ族化合物半導体を用いたＨＢＴにおいては、Ｓｉバイポーラトランジスタとは異なり、イオン注入技術が発達していないため、イオン注入法によって高不純物濃度の外部ベース引出領域を形成することが困難であり、そのため、メサ型構造を余儀なくされている。
【０００４】
しかし、ＧａＡｓはＳｉと比較して表面再結合速度が６桁高いために電流利得を低下させる等の問題を引き起こし、実際に、電流利得のサイズ依存性が顕著であるため、それを抑制するためにトランジスタ真性部のｐｎ接合界面を表面保護膜で覆うような構造を採用している。
【０００５】
この様な、表面再結合の問題は、ＧａＡｓ系ＨＢＴよりも高速特性・低電圧動作に優れ、次世代の高速素子として期待されているＩｎＰ／ＩｎＧａＡｓ系ＨＢＴにおいても問題となる。
【０００６】
ここで、図４を参照して、従来のｎｐｎエミッタアップ型のＩｎＰ／ＩｎＧａＡｓ系ＨＢＴを説明する。
図４参照
まず、半絶縁性ＩｎＰ基板３１上に、有機金属気相成長法（ＭＯＶＰＥ法）を用いて、ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓサブコレクタ層３２、ｉ型Ｉｎ0.53Ｇａ0.47Ａｓ真性コレクタ層３３、ｐ+ 型Ｉｎ0.53Ｇａ0.47Ａｓベース層３４、ｎ型ＩｎＰエミッタ層３５、ｎ+ 型ＩｎＰ第２エミッタ層３６、及び、ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層３７を順次エピタキシャル成長させる。
【０００７】
次いで、ＷＳｉからなるエミッタ電極３８をマスクとしてｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層３７乃至ｎ型ＩｎＰエミッタ層３５を、ｎ型ＩｎＰエミッタ層３５の一部が薄く残るようにエッチングしてエミッタメサを形成し、次いで、ベース電極３９をレジストマスク及びエミッタ電極３８を利用したリフトオフ法によってエミッタ電極３８に対して自己整合的に形成したのち、熱処理により合金化してｐ+ 型Ｉｎ0.53Ｇａ0.47Ａｓベース層３４に対するコンタクト領域４０を形成する。
【０００８】
次いで、ベース電極３９をマスクとして、薄いｎ型ＩｎＰエミッタ層３５、ｐ+ 型Ｉｎ0.53Ｇａ0.47Ａｓベース層３４、ｉ型Ｉｎ0.53Ｇａ0.47Ａｓ真性コレクタ層３３、及び、ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓサブコレクタ層３２の一部をエッチングしてベースメサを形成し、次いで、フォトレジストパターンを利用したリフトオフ法によってコレクタ電極４１を形成することによってＨＢＴの基本構造が完成する。
【０００９】
【発明が解決しようとする課題】
しかし、従来のＩｎＰ／ＩｎＧａＡｓ系ＨＢＴの場合、ＩｎＰ層の選択エッチング工程においては、塩酸系のエッチャントを用いており、ＩｎＰをＩｎＧａＡｓに対して選択的に除去することができるが、ＩｎＰ層の一部を表面保護膜として薄く残存させることが困難であった。
【００１０】
即ち、この塩酸系エッチャントはエッチングレートが高く、制御性が悪いので均一性に乏しく、制御性良く均一な厚さのＩｎＰ層を残存させることができないためであり、したがって、信頼性の高いＩｎＰ／ＩｎＧａＡｓ系ＨＢＴを実現することが困難であった。
【００１１】
したがって、本発明は、ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴの表面保護膜を再現性良く形成することを目的とする。
【００１２】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
なお、図１はエミッタメサ形成後の概略的断面図である。
図１参照
（１）本発明は、半導体装置において、ＩｎＰ層４からなるエミッタ層と、ＩｎＧａＡｓエミッタキャップ層７と、前記ＩｎＰ層４と前記ＩｎＧａＡｓエミッタキャップ層７との間に設けられた第１のＩｎＧａＡｓＰ層５と、前記第１のＩｎＧａＡｓＰ層５と前記ＩｎＧａＡｓエミッタキャップ層７との間に設けられ、前記第１のＩｎＧａＡｓＰ層５よりＰ組成比が小さく且つ禁制帯幅が狭い第２のＩｎＧａＡｓＰ層６とを有することを特徴とする。
【００１３】
この様に、第１のＩｎＧａＡｓＰ層５をＨＢＴのガードリングとして用いることにより、ＩｎＰ層４からなるエミッタ層を薄く残存するようにエッチングする必要がなくなり、製造工程を増やすことなく均一な厚さの表面保護膜を形成することができる。
【００１５】
この様に、第１のＩｎＧａＡｓＰ層５をエミッタ層となるＩｎＰ層４とＩｎＧａＡｓエミッタキャップ層７との間に設けているので、この第１のＩｎＧａＡｓＰ層５はエッチングストッパ層になると共に、ＩｎＰ／ＩｎＧａＡｓ界面に形成される伝導帯側のエネルギー不連続ΔＥC を小さくすることができ、ＩｎＰ／ＩｎＧａＡｓ界面の抵抗を低減することができる。
【００１７】
特に、第２のＩｎＧａＡｓＰ層６を狭禁制帯幅で高不純物濃度のＩｎＧａＡｓＰ層とすることによって、伝導帯側のエネルギー不連続ΔＥC をより小さくすることができ、且つ、高不純物濃度にすることによってエネルギー不連続による障壁の厚さを薄くすることができるので、ＩｎＰ／ＩｎＧａＡｓ界面の抵抗をより低減することができる。
【００１８】
（２）また、本発明は、上記（１）において、第１のＩｎＧａＡｓＰ層５の露出部にベース電極を設けると共に、合金化領域を介してベース電極とベース領域とがオーミックに接続されていることを特徴とする。
【００１９】
この様に、第１のＩｎＧａＡｓＰ層５を用いる場合には、合金化領域を介してベース電極とベース層３をオーミックに接続すれば良く、イオン注入法を用いる必要がなく、且つ、ベース層３を露出させる必要もない。
【００２０】
（３）また、本発明は、半導体装置の製造方法において、ＩｎＰ層４からなるエミッタ層と、第１のＩｎＧａＡｓＰ層５と、前記第１のＩｎＧａＡｓＰ層４よりＰ組成比が小さく且つ禁制帯幅が狭い第２のＩｎＧａＡｓＰ層６と、ＩｎＧａＡｓエミッタキャップ層７とを順次積層させる工程と、前記第１のＩｎＧａＡｓＰ層５をエッチングストッパ層として、前記ＩｎＧａＡｓエミッタキャップ層７及び前記第２のＩｎＧａＡｓＰ層６を選択的にエッチングする工程を有することを特徴とする。
【００２３】
この様に、第１のＩｎＧａＡｓＰ層５をエッチングストッパ層として用いることによって、その上に設けた第２のＩｎＧａＡｓＰ層６及びＩｎＧａＡｓエミッタキャップ層７を再現性良く選択エッチングすることができる。
【００２４】
特に、ＩｎＧａＡｓＰにおいては、Ｐの組成比の増加と共に、エッチングレートが指数関数的に低下するので、第１のＩｎＧａＡｓＰ層５をエッチングストッパ層として用いることによって、高不純物濃度の第２のＩｎＧａＡｓＰ層６も再現性良く選択エッチングすることができる。
【００２５】
（４）また、本発明は、上記（３）において、第１のＩｎＧａＡｓＰ層５の露出部にベース電極を設けると共に、熱処理によりベース領域に達する合金化領域を形成することを特徴とする。
【００２６】
この様に、第１のＩｎＧａＡｓＰ層５上にベース電極を設けたのち、熱処理によって合金化領域を形成することにより、外部ベース引出領域を形成する際に、イオン注入法を用いる必要がなく、且つ、ベース層３を露出させる必要もない。
【００２７】
（５）また、本発明は、上記（３）または（４）において、前記選択的にエッチングする工程において、Ｈ3 ＰＯ4 、Ｈ2 Ｏ2 、及び、Ｈ2 Ｏを含むエッチャントを用いてエッチングすることを特徴とする。
【００２８】
【発明の実施の形態】
ここで、図２及び図３を参照して、本発明の実施の形態の製造工程を説明する。
図２（ａ）参照
まず、半絶縁性ＩｎＰ基板１１上に、ＭＯＶＰＥ法を用いて、厚さ３５０ｎｍで、不純物濃度が１×１０19ｃｍ-3のｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓサブコレクタ層１２、厚さ３００ｎｍでアンドープのｉ型Ｉｎ0.53Ｇａ0.47Ａｓ真性コレクタ層１３、厚さ５０ｎｍで不純物濃度が、３×１０19ｃｍ-3のｐ+ 型Ｉｎ0.53Ｇａ0.47Ａｓベース層１４、厚さ１０ｎｍで、不純物濃度が３×１０17ｃｍ-3のｎ型ＩｎＰエミッタ層１５、厚さ５〜４０ｎｍ、例えば、２０ｎｍで不純物濃度が１×１０16〜１×１０18ｃｍ-3例えば、３×１０17ｃｍ-3のｎ型ＩｎＧａＡｓＰエッチングストッパ層１６、厚さが、例えば、２５ｎｍで、不純物濃度が１×１０18〜５×１０19ｃｍ-3、例えば、５×１０18ｃｍ-3のｎ+ 型ＩｎＧａＡｓＰ第２エミッタ層１７、及び、厚さが、例えば、５０ｎｍで、不純物濃度が５×１０18〜５×１０19ｃｍ-3、例えば、１×１０19ｃｍ-3のｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層１８を順次成長させ、次いで、エミッタ電極となる厚さが、例えば、４００ｎｍのＷＳｉ層１９を堆積させる。
【００２９】
なお、この場合のｎ型ＩｎＧａＡｓＰエッチングストッパ層１６の組成比は禁制帯幅が０．８２〜１．４２ｅＶ、例えば、１．０ｅＶとなるように選択し、また、ｎ+ 型ＩｎＧａＡｓＰ第２エミッタ層１７の組成比は禁制帯幅が０．７５〜０．９９ｅＶ、例えば、０．８２ｅＶとなるように選択する。
【００３０】
図２（ｂ）参照
次いで、ＷＳｉ層１９をエッチングしてエミッタ電極２０を形成したのち、Ｈ3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏからなるエチャントを用いて、エミッタ電極２０をマスクとしてｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層１８及びｎ+ 型ＩｎＧａＡｓＰ第２エミッタ層１７を選択的にエッチングしてエミッタメサ２１を形成して、ｎ型ＩｎＧａＡｓＰエッチングストッパ層１６を露出させる。
【００３１】
この場合、エッチャントとしてＨ3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏを用いているので、ＩｎＧａＡｓＰ層５においては、Ｐの組成比の増加と共にエッチングレートが指数関数的に低下してｎ型ＩｎＧａＡｓＰエッチングストッパ層１６がエッチング停止層として作用するので、ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層１８及びｎ+ 型ＩｎＧａＡｓＰ第２エミッタ層１７を再現性良く選択エッチングすることができる。
【００３２】
図３（ｃ）参照
次いで、ベース電極となるＰｔ／Ｔｉ／Ｐｔ／Ａｕ多層導電体膜を蒸着し、レジストマスク（図示せず）及びエミッタ電極２０を利用したリフトオフ法によって、エミッタ電極２０に対して自己整合的にベース電極２２を形成したのち、熱処理を行ってｐ+ 型Ｉｎ0.53Ｇａ0.47Ａｓベース層１４に達する合金化領域を形成してコンタクト領域２３とする。
【００３３】
次いで、レジストマスク２４を用いてエミッタ／ベース界面を被覆保護したのち、ベース電極２２をマスクとして、ｎ型ＩｎＧａＡｓＰエッチングストッパ層１６、ｎ型ＩｎＰエミッタ層１５、ｐ+ 型Ｉｎ0.53Ｇａ0.47Ａｓベース層１４、ｉ型Ｉｎ0.53Ｇａ0.47Ａｓ真性コレクタ層１３、及び、ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓサブコレクタ層１２の一部をエッチングしてベースメサ２５を形成する。
【００３４】
図３（ｄ）参照
次いで、レジストマスク２４を除去したのち、新たなレジストパターン（図示せず）を利用したリフトオフ法によってＴｉ／Ｐｔ／Ａｕからなるコレクタ電極２６を形成することによってＨＢＴの基本構造が完成する。
【００３５】
この様に、本発明の実施の形態においては、ｎ型ＩｎＰエミッタ層１５の上にｎ型ＩｎＧａＡｓＰエッチングストッパ層１６を設けているので、エミッタメサ２１を形成する際に、エッチングをｎ型ＩｎＧａＡｓＰエッチングストッパ層１６で停止することができ、したがって、簡単な選択エッチング工程を用いるだけで、他の製造工程を増やすことなく、トランジスタ真性部以外の領域における一定の層厚のｎ型ＩｎＰエミッタ層１５及びｎ型ＩｎＧａＡｓＰエッチングストッパ層１６をガードリングをして用いることができる。
【００３６】
この様にして形成した均一な層厚のガードリングによって、表面再結合を低減することができ、それによって、ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴの信頼性を向上することができる。
【００３７】
また、この場合には、ｎ型ＩｎＰエミッタ層１５とｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層１８との間に、１．０ｅＶ組成のｎ型ＩｎＧａＡｓＰエッチングストッパ層１６と０．８２ｅＶ組成のｎ+ 型ＩｎＧａＡｓＰ第２エミッタ層１７という中間の禁制帯幅の遷移層を設けているので、伝導帯におけるエネルギー不連続ΔＥC を小さくすることができ、且つ、ｎ+ 型ＩｎＧａＡｓＰ第２エミッタ層１７は高不純物濃度であるので、ｎ+ 型ＩｎＧａＡｓＰ第２エミッタ層１７／ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層１８との間に形成されるエネルギー不連続によるバリアの厚さを薄くすることができ、トンネル電流が流れやすくなるので、エミッタ直列抵抗を小さくすることができる。
【００３８】
また、本発明の実施の形態においては、エミッタ／ベース接合は、従来と同様にＩｎＰ／ＩｎＧａＡｓ接合で形成しているので、エミッタ層を制御性の高いエッチングの困難なＩｎＰに替えてＩｎＧａＡｓＰで形成した場合よりも価電子帯におけるエネルギー不連続ΔＥV をより大きくすることができ、それによって、正孔（ホール）の逆注入を低減することができるので、電流利得を大きく取ることができる。
【００３９】
以上、本発明の実施の形態を説明してきたが、本発明は、上記の実施の形態の構成に限られるものではなく、コレクタ層としてはＩｎＰやＩｎＧａＡｓＰを用いてダブルヘテロ接合としても良く、また、ｎｐｎ型ＨＢＴに限られるものではなく、ｐｎｐ型ＨＢＴにも適用されるものである。
【００４０】
また、本発明の実施の形態の説明においては、説明を簡単にするために単体のＨＢＴとして説明しているが、実際には、集積化して使用する場合が多く、その場合には、素子間分離のために、水素イオン、即ち、プロトン、或いは酸素イオンをコレクタ層の周辺部に打ち込んで半絶縁化する必要がある。
【００４１】
【発明の効果】
本発明によれば、ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴのガードリングとしてＩｎＰエミッタ層及びＩｎＧａＡｓＰエッチングストッパ層からなる積層膜を用いているので、簡単な選択エッチング工程を用いるだけで均一な層厚のガードリングを再現性良く形成することができ、ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴの特性向上、信頼性向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施の形態の途中までの製造工程の説明図である。
【図３】本発明の実施の形態の図２以降の製造工程の説明図である。
【図４】従来のＨＢＴの説明図である。
【符号の説明】
１  半導体基板
２  コレクタ層
３  ベース層
４  ＩｎＰ層
５  ＩｎＧａＡｓＰ層
６  ＩｎＧａＡｓＰ層
７  ＩｎＧａＡｓエミッタキャップ層
８  エミッタ電極
１１  半絶縁性ＩｎＰ基板
１２  ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓサブコレクタ層
１３  ｉ型Ｉｎ0.53Ｇａ0.47Ａｓ真性コレクタ層
１４  ｐ+ 型Ｉｎ0.53Ｇａ0.47Ａｓベース層
１５  ｎ型ＩｎＰエミッタ層
１６  ｎ型ＩｎＧａＡｓＰエッチングストッパ層
１７  ｎ+ 型ＩｎＧａＡｓＰ第２エミッタ層
１８  ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層
１９  ＷＳｉ層
２０  エミッタ電極
２１  エミッタメサ
２２  ベース電極
２３  コンタクト領域
２４  レジストマスク
２５  ベースメサ
２６  コレクタ電極
３１  半絶縁性ＩｎＰ基板
３２  ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓサブコレクタ層
３３  ｉ型Ｉｎ0.53Ｇａ0.47Ａｓ真性コレクタ層
３４  ｐ+ 型Ｉｎ0.53Ｇａ0.47Ａｓベース層
３５  ｎ型ＩｎＰエミッタ層
３６  ｎ+ 型ＩｎＰ第２エミッタ層
３７  ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層
３８  エミッタ電極
３９  ベース電極
４０  コンタクト領域
４１  コレクタ電極
【図１】
0004092597.tif 000002
【図２】
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【図３】
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【図４】
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