(57)【特許請求の範囲】
【請求項１】
シリアルバスで複数のＣＰＵユニット間が接続され、各ＣＰＵユニットは他のＣＰＵユニットからの送信信号を監視時間内に受信しないときに当該ＣＰＵユニットの障害発生とするマルチＣＰＵシステムの監視方式において、
各ＣＰＵユニットは、自ＣＰＵユニットからの送信信号が設定時限内に発生しないときに自ＣＰＵユニットのＣＰＵを強制リセットして再起動させるタイマを備えたことを特徴とするマルチＣＰＵシステムの監視方式。
【請求項２】
シリアルバスで複数のＣＰＵユニット間が接続され、各ＣＰＵユニットは他のＣＰＵユニットからの送信信号を監視時間内に受信しないときに当該ＣＰＵユニットの障害発生とするマルチＣＰＵシステムの監視方式において、
各ＣＰＵユニットは、自ＣＰＵユニットからの送信信号が設定時限内に発生しないとき、かつ他のＣＰＵユニットから特殊コードを受信したときに自ＣＰＵユニットのＣＰＵを強制リセットして再起動させるタイマを備えたことを特徴とするマルチＣＰＵシステムの監視方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリアルバスでＣＰＵユニット間が接続されたマルチＣＰＵシステムの監視方式に関する。
【０００２】
【従来の技術】
図３は、マルチＣＰＵシステムの要部構成を示し、ＣＰＵユニット＃０〜＃３が互いにシリアルバスで接続され、各ＣＰＵユニットによる分散処理システムなどを構築する。このシステム構成において、各ＣＰＵユニットのうちの１つでも故障すると、システム全体の機能障害になるため、各ＣＰＵユニット＃０〜＃３の動作監視が必要になる。
【０００３】
この監視方式として、シリアルバスを通して各ＣＰＵユニット間で授受される情報の有無で他のＣＰＵユニットの正常／異常を監視している。
【０００４】
例えば、ＣＰＵユニット＃０は、ＣＰＵユニット＃１から定期的に送られてくる情報を基に、ＣＰＵユニット＃１の健全性を判定する。ＣＰＵユニット＃１からの情報が何らかの理由で途切れた場合、ＣＰＵユニット＃０はＣＰＵユニット＃１の異常と認識し、異常監視出力を発生する。
【０００５】
このように、各ＣＰＵユニット間の情報の有無でそれぞれ他のＣＰＵユニットを監視している。
【０００６】
【発明が解決しようとする課題】
ＣＰＵユニットは、外来ノイズ等を含めて、ハードウェアやソフトウェアの一過性障害で停止に至る場合がある。この場合、当該ＣＰＵユニット＃Ｘを監視している他のＣＰＵユニット＃Ｙには設定時間内に情報が送信されないため、他のＣＰＵユニット＃ＹはＣＰＵユニット＃Ｘが異常と認識してしまい、システムダウンに至る恐れがある。
【０００７】
本発明の目的は、ＣＰＵユニットが一過性障害で停止したときのシステムダウンを防止できるマルチＣＰＵシステムの監視方式を提供することにある。
【０００８】
【課題を解決するための手段】
本発明は、ＣＰＵユニットが一過性障害で停止した場合、多くの場合はその再起動により正常に復帰できることに着目し、ＣＰＵユニットが一過性障害で停止した場合に障害発生ＣＰＵユニットが自動的に自ユニットのＣＰＵを強制リセットまたは他のＣＰＵユニットからの受信を論理積条件にしてＣＰＵを強制リセットし、このリセットにより障害発生ＣＰＵユニット自体を再起動することで、マルチＣＰＵシステムのシステムダウンを防止できるようにしたもので、以下の方式を特徴とする。
【０００９】
シリアルバスで複数のＣＰＵユニット間が接続され、各ＣＰＵユニットは他のＣＰＵユニットからの送信信号を監視時間内に受信しないときに当該ＣＰＵユニットの障害発生とするマルチＣＰＵシステムの監視方式において、
各ＣＰＵユニットは、自ＣＰＵユニットからの送信信号が設定時限内に発生しないときに自ＣＰＵユニットのＣＰＵを強制リセットして再起動させるタイマを備えたことを特徴とする。
【００１０】
また、シリアルバスで複数のＣＰＵユニット間が接続され、各ＣＰＵユニットは他のＣＰＵユニットからの送信信号を監視時間内に受信しないときに当該ＣＰＵユニットの障害発生とするマルチＣＰＵシステムの監視方式において、
各ＣＰＵユニットは、自ＣＰＵユニットからの送信信号が設定時限内に発生しないとき、かつ他のＣＰＵユニットから特殊コードを受信したときに自ＣＰＵユニットのＣＰＵを強制リセットして再起動させるタイマを備えたことを特徴とする。
【００１１】
【発明の実施の形態】
図１は、本発明の実施形態を示すＣＰＵユニットの要部構成図である。各ＣＰＵユニット＃０、＃Ｎは、送信信号ＴＸを送信バッファＢＵＦＴを通してシリアルバスに出力し、また、他のＣＰＵユニットからの送信信号ＲＸを受信バッファＢＵＦＲを通して受信する。
【００１２】
ここで、各ＣＰＵユニット＃０、＃Ｎは、送信バッファＢＵＦＴの入力になる送信信号ＴＸで再帰的に再起的に計時を開始するタイマＴＩＭを設ける。
【００１３】
このタイマＴＩＭは、設定される時限内に送信信号ＴＸが発生したときにリセットされ、このリセット時点から再び計時を開始することで、設定時限内に送信信号ＴＸが発生する限りリセットと計時を繰り返す。そして、設定時限内に送信信号ＴＸが発生しない場合にタイムアップ出力を得る。
【００１４】
タイマＴＩＭのタイムアップ出力は、自ＣＰＵユニット内のＣＰＵを強制的にリセットさせ、自ＣＰＵユニットを再起動させる信号にする。
【００１５】
なお、タイマＴＩＭの時限は、他のＣＰＵユニットに設定される監視時間よりも短い時間にされる。また、タイマＴＩＭは、ＣＰＵユニットのＣＰＵなどの動作停止にも機能を維持できるハードウェア構成とする。
【００１６】
このようなタイマＴＩＭを各ＣＰＵユニットに設けたシステムにおいて、各ＣＰＵユニット＃０、＃Ｎは、起動時に内部を初期化し、タイマＴＩＭも初期化して処理を開始する。各ＣＰＵユニットは、その処理開始と共に、シリアルバスを通して各ＣＰＵユニット間で授受される情報の有無で他のＣＰＵユニットの正常／異常の監視を開始、および自ＣＰＵユニット内のタイマＴＩＭも計時を開始する。
【００１７】
この処理状態で、あるＣＰＵユニットに一過性障害が発生し、その送信信号ＴＸの発生が停止した場合、この停止時間が他のＣＰＵユニットによる監視時間内で、タイマＴＩＭの時限に達したとき、タイマＴＩＭによるＣＰＵの強制リセットがなされ、自ＣＰＵユニットを再起動させる。この再起動により一過性障害が動作停止原因の場合には再起動により正常動作に復帰させる。
【００１８】
ＣＰＵユニットがその再起動にも正常動作に復帰できない障害発生の場合、他のＣＰＵユニットによる監視時間で障害発生として監視する。
【００１９】
なお、タイマＴＩＭは、１回の強制リセット信号を発生するに限らず、その時限を他のＣＰＵユニットによる監視時間の数分の１に設定することで、送信信号の停止で複数回の強制リセット信号を発生することもできる。この場合、タイマＴＩＭは強制リセット信号を発生したときにタイマＴＩＭ自体をリセットする構成にする。
【００２０】
また、タイマＴＩＭの時限は、他のＣＰＵユニットによる監視時間よりも長い時間に設定することができる。この場合、他のＣＰＵユニットが先に障害発生を認識するが、この障害発生を他のＣＰＵユニットが複数回の認識で初めて障害情報を発生する構成とする。
【００２１】
図２は、本発明の他の実施形態を示すＣＰＵユニットの要部構成図である。同図が図１と異なる部分は、タイマＴＩＭのリセット信号発生条件に、他のＣＰＵユニットからの特殊コードの受信信号ＲＸをもたせる点にある。
【００２２】
この構成では、送信信号ＴＸの停止がタイマＴＩＭの時限を越えるのみではＣＰＵの強制リセットはなされず、他のＣＰＵユニットから特殊コードを受信したことをＡＮＤ（論理積）条件にして強制リセットを発生する。
【００２３】
この構成により、他のＣＰＵユニットによる特殊コードの送信が条件となり、他のＣＰＵユニットとの協動による再起動を可能にし、タイマＴＩＭの誤動作による不要な強制リセットを防止できる。
【００２４】
【発明の効果】
以上のとおり、本発明によれば、送信信号が停止した障害発生ＣＰＵユニットが自動的に自ユニットのＣＰＵを強制リセットまたは他のＣＰＵユニットからの受信を論理積条件にしてＣＰＵを強制リセットし、このリセットにより障害発生ＣＰＵユニット自体を再起動するようにしたため、ＣＰＵユニットが一過性障害で停止したときのシステムダウンを防止できる。
【図面の簡単な説明】
【図１】本発明の実施形態を示すＣＰＵユニットの要部構成図。
【図２】本発明の他の実施形態を示すＣＰＵユニットの要部構成図。
【図３】マルチＣＰＵシステムの構成例。
【符号の説明】
＃０〜＃３、＃Ｎ…ＣＰＵユニット
ＢＵＦＴ…送信バッファ
ＢＵＦＲ…受信バッファ
ＴＩＭ…タイマ
【図１】
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【図２】
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【図３】
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