(57)【特許請求の範囲】
【請求項１】
外部電源端子から延設された電源配線の途中に適当な間隔をおいて複数の定電圧電源回路が接続され、これらの定電圧電源回路から半導体チップ内部の各回路に対して間接的に電源の供給が行なわれるように構成された半導体集積回路であって、
上記定電圧電源回路は、上記外部電源端子から遠いほどその配設間隔が小さくされてなることを特徴とする半導体集積回路。
【請求項２】
上記定電圧電源回路は、ＭＯＳＦＥＴからなる差動増幅段と出力段とから構成され、その出力電圧を規定する参照側電圧が上記外部電源端子より与えられる電源電圧よりも低い電位とされ、内部の回路にはこの低い電位に合うように生成された電源電圧が供給されるように構成されてなることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
上記外部電源端子は半導体チップの各辺に少なくとも１つ設けられ、上記電源配線は複数の電源端子から電源電圧が供給されるように構成されていることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
上記電源配線は網状に形成され、この電源配線網に対して複数の外部電源端子が接続されていることを特徴とする請求項３に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路技術さらには半導体チップ上の各回路への電源電圧の供給方式に適用して有効な技術に関し、例えばＭＯＳ集積回路に利用して有効な技術に関する。
【０００２】
【従来の技術】
半導体集積回路においては、半導体チップ上の各回路への電源電圧を供給するため電源配線が設けられるが、この電源配線の有するインピーダンスによって電源端子から遠く離れるに従い電圧が僅かに低下することが知られている。従来、半導体集積回路においてはこのような電源効果を防止するため、電源配線を太くしたり、多層化したり、１つの半導体チップに複数の電源端子を設けて電源端子から最も遠い回路までの距離を短くするなどの対策が行なわれていた。
【０００３】
【発明が解決しようとする課題】
しかしながら、近年、半導体集積回路は電源電圧の低電圧化が進められており、２．５Ｖや１．５Ｖのような低い電源電圧で動作する半導体集積回路も開発されている。そのため、電源配線における電圧降下量が例えば０．２Ｖであった場合、従来の５Ｖの電源電圧の半導体集積回路では４％程度の変動にすぎないが、上記のような低電源電圧の半導体集積回路においては、電圧降下により変動の割合は電源電圧レベルの約１割近くにも達することとなる。このように、電源電圧の低電圧化に伴って電源配線における許容電圧降下量はますます厳しくなってきている。
【０００４】
しかも、論理ＬＳＩ（大規模集積回路）では、電源端子に近いため電圧降下の比較的少ない半導体チップ周縁の回路の遅延時間と、電源端子から遠いため電圧降下の比較的大きな半導体チップ中央の回路の遅延時間とが大きく異なってしまう。そして、ＬＳＩ全体の動作速度は遅延時間の大きい回路に規制されるため、電源降下量が大きなＬＳＩではその動作周波数を高くすることが困難になるという問題点がある。
【０００５】
しかるに、上記多層化による電源配線の低インピーダンス化にしても、例えば５層配線で４層目と５層目をすべて電源配線に使用したとしても半導体チップ中央の回路の電源降下を充分に抑えることができないほどであり、配線の低インピーダンス化による電源降下抑制技術は限界に近づいている。
【０００６】
この発明の目的は、半導体集積回路において電源端子から離れた位置にある回路に対しても電圧降下の少ない電源電圧を供給することができる電源供給技術を提供することにある。
【０００７】
この発明の他の目的は、高周波動作が可能な論理ＬＳＩを提供することにある。
【０００８】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１０】
すなわち、電源配線の途中に適当な間隔をおいて複数の定電圧電源回路を接続して、これらの定電圧電源回路から半導体チップ内部の各回路に対して間接的に電源の供給を行なうようにしたものである。
【００１１】
上記した手段によれば、各回路に対して電圧降下のある電源配線からではなく定電圧電源回路から間接的に電源の供給を行なうため、半導体チップ上のすべての回路に対して電源降下の影響のない均一な電源電圧を与えることができ、これによって、電源端子に近い回路の遅延時間も電源端子から遠い回路の遅延時間もほぼ同一にすることができるため、半導体集積回路全体の動作周波数を高めることができるようになる。
【００１２】
また、定電圧電源回路はＭＯＳＦＥＴからなる差動増幅回路で構成し、その出力電圧を規定する参照側電圧を電源端子より与えられる電源電圧よりも低い電位とし、内部の回路にはこの低い電位に合うように生成された電源電圧を供給するように構成する。これによって、各定電圧電源回路に与える参照電圧を供給する配線は電流が流れないためレベル落ちすることがなく、半導体チップ全域の回路に対してほぼ均一な電源電圧を供給することができる。
【００１３】
なお、上記の場合、電源配線の途中に接続する定電圧電源回路は、電源端子から遠いほどその配設間隔を小さくするのが望ましい。すなわち、電源端子から離れるほど定電圧電源回路の密度が高くなるように配置する。これにより、電源端子から遠い定電圧電源回路ほど電源端子に近い定電圧電源回路よりも負担が小さくなるため、電源配線の電圧が半導体チップ中心に向かって電圧降下しても、半導体チップ全域の回路に対してほぼ均一な電源電圧を供給することができる。
【００１４】
さらに、電源端子は半導体チップの各辺に少なくとも１つ設け、上記電源配線には複数の電源端子から電源電圧を供給するようにする。これにより、半導体チップ上のどの回路についても電源端子からの距離を比較的短くすることができ、電源配線の電圧降下量を小さくすることができる。
【００１５】
また、電源配線は網状とし、この電源配線網に対して複数の電源端子より電源電圧を供給するとともに、電源配線網に接続された定電圧電源回路を介して各回路に電源電圧を与えるようにする。これにより、各定電圧電源回路に対して供給される電源電圧をより均一にすることができる。
【００１６】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００１７】
図１は、本発明に係る電源供給方式を適用した半導体集積回路の概略構成を示したものである。図１において、１１は１．８Ｖのような高電位側の電源電圧ＶDDを外部から与えるための電源端子、１２は−０．３Ｖのような低電位側の電源電圧ＶSSを外部から与えるための電源端子、１３は上記電源電圧ＶDDの電位よりも若干低い１．５Ｖのような電位に設定された第１の参照電圧Ｖrefdを印加する基準電圧端子、１４は上記電源電圧ＶSSの電位よりも若干高い０Ｖのような電位に設定された第２の参照電圧Ｖrefsを印加する基準電圧端子である。
【００１８】
また、２１は上記電源端子１１からの電源電圧ＶDDを半導体チップ内部に供給する電源配線、２２は上記電源端子１２からの電源電圧ＶSSを半導体チップ内部に供給する電源配線、ｒは電源配線２１，２２の寄生抵抗、２３は上記基準電圧端子１３に印加された参照電圧Ｖrefdを半導体チップ内部に供給する電圧供給線、２４は上記基準電圧端子１４に印加された参照電圧Ｖrefsを半導体チップ内部に供給する電圧供給線である。
【００１９】
この実施例では、上記電源配線２１，２２に適当な間隔で定電圧電源回路ＳＡｄ，ＳＡｓがそれぞれ接続されている。そして、上記各定電圧電源回路ＳＡｄ，ＳＡｓに対して上記電圧供給線２３，２４を介して参照電圧Ｖrefd，Ｖrefsが供給され、各定電圧電源回路ＳＡｄ，ＳＡｓはそれぞれ電源電圧ＶDDおよびＶSSを電源電圧として動作して、参照電圧Ｖrefd，Ｖrefsに等しい電圧ＶDD’およびＶSS’を出力する。これらの定電圧電源回路ＳＡｄ，ＳＡｓより出力された電源電圧ＶDD’およびＶSS’が、本来の半導体集積回路を構成する論理ゲートのような各回路ＬＧに供給されるように構成されている。
【００２０】
図２には、上記電源供給方式を適用した半導体集積回路における外部供給電源電圧ＶDDおよびＶSSと定電圧電源回路ＳＡｄ，ＳＡｓで生成された電圧ＶDD’およびＶSS’との関係が示されている。同図に示すように、外部供給電源電圧ＶDDおよびＶSSは半導体チップの中心部に向かうほど電圧降下で減少および増加するが、定電圧電源回路ＳＡｄ，ＳＡｓで生成された電圧ＶDD’およびＶSS’は半導体チップの周縁部から中心部に渡ってほぼ一定となる。これによって、半導体チップ上のすべての論理ゲート回路ＬＧに対して電源降下の影響のない均一な電源電圧を与えることができる。
【００２１】
なお、上記実施例では、各定電圧電源回路に対して与える参照電圧Ｖrefd，Ｖrefsを半導体チップの外部から与えるように構成したが、半導体チップ内部に基準電圧発生回路などを設けて内部で形成するようにしても良い。これによって、ユーザーは電源電圧ＶDDおよびＶSSのみ形成すれば良いので、ユーザーの負担が軽減される。
【００２２】
図３および図４には、上記定電圧電源回路ＳＡｄおよびＳＡｓの具体的な回路の一例が示されている。
【００２３】
図３に示すように、定電圧電源回路ＳＡｄは、ＭＯＳＦＥＴ  Ｑ１〜Ｑ５からなる差動増幅段と、直列形態のＭＯＳＦＥＴ  Ｑ６，Ｑ７からなる出力段とから構成されている。ソース共通接続されたＭＯＳＦＥＴ  Ｑ２のゲートには電圧供給線２３を介して供給される参照電圧Ｖrefdが印加されている。ＭＯＳＦＥＴ  Ｑ３とＱ４はカレントミラー接続されてアクティブ負荷として機能する。
【００２４】
上記ＭＯＳＦＥＴ  Ｑ５，Ｑ７のゲート端子には電源電圧ＶDDが印加され、定電流源として動作する。ＭＯＳＦＥＴ  Ｑ２のドレインに出力段のＭＯＳＦＥＴＱ６のゲート端子が接続され、Ｑ６とＱ７の接続ノード（出力ノード）の電位が差動増幅段の他方の差動ＭＯＳＦＥＴ  Ｑ１のゲート端子にフィードバックされている。これによって、この実施例の定電圧電源回路ＳＡｄは、出力段の出力ノードの電圧を参照電圧Ｖrefdと一致させるように動作して、参照電圧Ｖrefdと等しい電位の電源電圧ＶDD’を出力する。
【００２５】
定電圧電源回路ＳＡｓは、図４に示すように、ＭＯＳＦＥＴ  Ｑ１’〜Ｑ５’からなる差動増幅段と、直列形態のＭＯＳＦＥＴ  Ｑ６’，Ｑ７’からなる出力段とから構成されており、図３の回路とはｐ−ＭＯＳとｎ−ＭＯＳの関係が逆になっているだけで回路構成はほぼ同じである。ソース共通接続されたＭＯＳＦＥＴ  Ｑ２’のゲートには電圧供給線２４を介して供給される参照電圧Ｖrefsが印加され、出力段のＭＯＳＦＥＴ  Ｑ６’とＱ７’の接続ノード（出力ノード）の電位が差動増幅段の他方の差動ＭＯＳＦＥＴ  Ｑ１’のゲートにフィードバックされている。これによって、この実施例の定電圧電源回路ＳＡｓは、出力段の出力ノードの電圧を参照電圧Ｖrefsと一致させるように動作して、参照電圧Ｖrefsと等しい電位の電源電圧ＶSS’を出力する。
【００２６】
図５には、上記電源配線２１（もしくは２２）の途中に接続される定電圧電源回路ＳＡｄ（ＳＡｓ）のレイアウトの一例が示されている。同図に示すように、定電圧電源回路ＳＡｄ（ＳＡｓ）は半導体チップ１０の中心部すなわち電源端子から遠いほどその配設間隔を小さくなるように配置されている。すなわち、電源端子１１（１２）から離れるほど定電圧電源回路ＳＡｄ（ＳＡｓ）の密度が高くなるように配置されている。
【００２７】
これにより、電源端子から遠い定電圧電源回路ほど電源端子に近い定電圧電源回路よりも負担が小さくなるため、図２に示すように電源電圧ＶDDおよびＶSSが半導体チップ中心に向かって電圧降下しても、半導体チップ全域の論理ゲート回路に対してほぼ均一な電源電圧を供給することができる。
【００２８】
図６には、本発明をゲートアレイに適用した場合における電源配線２１および２２のレイアウトの一例が示されている。特に制限されないが、この実施例では、上記電源配線２１，２２は例えば５層目および４層目の配線層によって、それぞれ図６に示すように網状に形成されている。そして、各定電圧電源回路ＳＡｄ，ＳＡｓはこの網状の電源配線２１，２２を介して電源電圧ＶDDおよびＶSSの供給を受けるように構成されている。
【００２９】
また、電源端子１１および１２は半導体チップ１０の各辺の中央にそれぞれ１つずつ設けられ、上記網状の電源配線２１および２２は４個の電源端子１１および１２から電源電圧ＶDDおよびＶSSの供給を受けるように構成されている。これによって、半導体チップ上のどの論理ゲート回路と電源端子までとの距離を比較してもその差が比較的小さくなる。
【００３０】
図６において、ＣＬは半導体チップ上にマトリックス状に配置され、配線の設計によりインバータやＮＡＮＤゲート、ＮＯＲゲートなど任意の論理ゲート回路を構成可能なＣＭＯＳ基本セルで、これらの基本セル上に上記電源配線２１，２２が配設されている。そして、各基本セル内および基本セル間を接続する信号線は１層目〜３層目の配線を使用して形成されるように設計される。なお、特に制限されないが、上記各定電圧電源回路ＳＡｄ，ＳＡｓも基本セルＣＬを用いて構成される。
【００３１】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施例では、網状の電源配線より各定電圧電源回路に電源電圧が供給されるように構成したが、網状の電源は緯線に限定されず、例えばツリー状に形成された電源配線により各定電圧電源回路に電源電圧を供給するように構成してもよい。
【００３２】
また、各定電圧電源回路に電源電圧を供給する電源配線のみならず、各定電圧電源回路ＳＡｄ，ＳＡｓから論理ゲート回路に電源電圧ＶDD’およびＶSS’を供給する電源配線（図１の配線２５や２６）も網状に構成、つまり各定電圧電源回路ＳＡｄ，ＳＡｓに対応してそれぞれ局所的な電源配線網を設けてその電源配線網を介して電源電圧ＶDD’およびＶSS’を論理ゲート回路ＬＧに供給するように構成してもよい。
【００３３】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるゲートアレイに適用した場合について説明したが、この発明はそれに限定されるものでなく、半導体集積回路一般に広く利用することができる。
【００３４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００３５】
すなわち、本発明によれば、半導体集積回路において電源端子から離れた位置にある回路に対しても電圧降下の少ない電源電圧を供給することができるようになり、その結果半導体チップ周縁部の回路の遅延時間と半導体チップ中央部の回路の遅延時間に差がなくなり、高周波動作が可能な論理ＬＳＩを実現することができる。
【図面の簡単な説明】
【図１】本発明に係る電源供給方式を適用した論理集積回路の概略構成を示す回路構成図。
【図２】本発明に係る電源供給方式を適用した半導体集積回路における外部供給電源電圧ＶDDおよびＶSSと定電圧電源回路ＳＡｄ，ＳＡｓで生成された電圧ＶDD’およびＶSS’との関係を示す説明図。
【図３】定電圧電源回路ＳＡｄの具体例を示す回路図。
【図４】定電圧電源回路ＳＡｓの具体例を示す回路図。
【図５】定電圧電源回路ＳＡｄ（ＳＡｓ）のレイアウトの一例を示す平面説明図。
【図６】本発明をゲートアレイに適用した場合における電源配線のレイアウトの一例を示す平面説明図。
【符号の説明】
１０  半導体チップ
１１，１２  電源端子
１３，１４  基準電圧供給端子
２１，２２  電源配線
２３，２４  基準電圧供給線
ＳＡｄ，ＳＡｓ  定電圧電源回路
ＬＧ  論理ゲート回路
ＣＬ  基本セル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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