(57)【特許請求の範囲】
【請求項１】
インタレース映像信号から変換された倍速映像信号としての順次走査映像信号が、スケーリング回路で処理されて入力される映像信号表示処理装置において、
入力される該順次走査映像信号を水平及び垂直方向に輪郭強調する第１の手段と、
入力される該順次走査映像信号を水平方向に輪郭強調する第２の手段と、
該第２の手段によって輪郭強調された該順次走査映像信号を間引き及びレート低減処理して逆倍速映像信号としてのインタレース映像信号に変換する第３の手段と
を具備して、該第２，第３の手段により、入力される該順次走査映像信号から水平方向に輪郭強調されたインタレース映像信号を生成し、
かつ、第１，第２の出力モードの切換え制御を行ない、該第１の出力モードでは、入力される該順次走査映像信号から該第１の手段で水平及び垂直方向に輪郭強調した順次走査映像信号を生成して出力させ、該第２の出力モードでは、入力される該順次走査映像信号から該第２，第３の手段によって水平方向に輪郭強調された該インタレース映像信号を生成して出力させる制御手段を設けたことを特徴とする映像信号表示処理装置。
【請求項２】
請求項１において、
第１のＦＩＦＯメモリと第２のＦＩＦＯメモリとを備え、
前記制御手段によって前記第１の出力モードが設定されたときには、
（ｉ）該第１のＦＩＦＯメモリは前記入力される順次走査映像信号をその１
Ｈ（１水平走査期間）分遅延し、該第２のＦＩＦＯメモリは該第１のＦＩＦ
Ｏメモリから出力される該順次走査映像信号をその１Ｈ分遅延するものであ
って、
（ii）前記第１の手段は、前記入力される順次走査映像信号と、前記入力さ
れる順次走査信号を該第１のＦＩＦＯメモリで遅延して得られる順次走査映
像信号と、該第１のＦＩＦＯメモリから出力される該順次走査映像信号を該
第２のＦＩＦＯメモリで遅延して得られる順次走査映像信号とから垂直方向
の輪郭補正信号を形成するとともに、該第１のＦＩＦＯメモリから出力され
る該順次走査映像信号から水平方向の輪郭補正信号を形成し、該水平方向の
輪郭補正信号と該垂直方向の輪郭補正信号とを該第１のＦＩＦＯメモリから
出力される該順次走査映像信号に加算して水平及び垂直方向に輪郭強調され
た前記順次走査映像信号を生成して出力し、
前記制御手段によって前記第２の出力モードが設定されたときには、
（ｉ）該第１のＦＩＦＯメモリは前記入力される順次走査映像信号をその１
Ｈ分遅延し、該第２のＦＩＦＯメモリは順次走査映像信号の書込み，読出し
によって間引き及びレート低減の処理を行なってインタレース映像信号を生
成して出力し、
（ii）前記第２の手段が、該第１のＦＩＦＯメモリから出力される該順次走
査映像信号から水平方向の輪郭補正信号を形成し、該水平方向の輪郭補正信
号を該第１のＦＩＦＯメモリから出力される該順次走査映像信号に加算して
出力し、
（iii)前記第３の手段は、該第２のＦＩＦＯメモリからなるものであって、
該第２の手段から出力される該順次走査映像信号が供給されて水平方向に輪
郭強調された前記インタレース映像信号を出力する
ことを特徴とする映像信号表示処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、テレビジョンディスプレイ装置などに用いられる映像信号変換装置に係り、特に、例えば、ディジタル信号処理を行なうディジタルテレビジョン受像機における映像信号表示処理装置に関する。
【０００２】
【従来の技術】
近年、家庭用のテレビジョン受像機は、ワイド画面化とともに映像信号の倍速化による高画質化が主流になってきた。このような倍速化の方法としては、インタレース（飛び越し走査）映像信号をノンインタレース（順次走査）映像信号に変換する方法が従来から行なわれている。また、画面のワイド化や拡大，縮小化に伴って、映像信号の周波数特性の劣化により、画質の低化を招く。これを改善し、さらなる映像の高画質化を図るために、映像信号の輪郭強調や鮮鋭度を高めるエンハンサ処理を付加する工夫がなされていた。
【０００３】
図６は倍速映像信号処理装置の従来例を示すブロック図であって、１は標準速映像信号(インタレース映像信号)の入力端子、２は順次走査変換回路、３はスケーリング回路、４は映像輪郭補正回路、５は高画質処理された映像信号の出力端子である。
【０００４】
同図において、入力端子１から入力されたインタレース映像信号は、順次走査変換回路２で順次走査（ノンインタレース）映像信号（以下では、倍速映像信号ともいう）に変換され、スケーリング回路３で画像のワイド化や拡大縮小化が行なわれる。以上の画像変換処理によると、得られた倍速映像信号の周波数特性が劣化するが、これの補償とともに画質向上化のために、映像輪郭補正回路４が設けられ、これにより、映像信号の輪郭強調補正処理が行なわれて高画質の倍速映像信号が得られ、出力端子５から出力される。
【０００５】
なお、ディジタルテレビジョン受像機における順次走査変換及び輪郭強調方式の従来例が、例えば、「クリアビジョンハンドブック」（クリアビジョン普及促進協議会編 平成２年）pp.163〜16４に記載されている。
【０００６】
【発明が解決しようとする課題】
ところで、上記従来の倍速映像信号表示処理装置においては、それ自体単独の製品として、単一の倍速映像信号表示装置に対応した構成をなしていた。即ち、順次走査映像信号を取り扱うパソコンのディスプレイや倍速映像ディスプレイ装置を対象としていた。しかし、咋今映像表示装置の多様化が進み、製品形態としては、必ずしも倍速映像表示装置だけには限らない。例えば、近年脚光を浴びてきているプラズマディスプレイなどにおいては、高画質化のためのインタレース表示仕様のものもある。
【０００７】
このようなインタレース，ノンインタレース方式などの表示装置に拘わらず、両方の映像信号表示装置に対応でき、しかも、高画質な映像を出力表示できる映像信号処理装置に対するニーズが高まってきている。
【０００８】
本発明の目的は、かかる要望に鑑みてなされたものであって、その目的は、表示装置がインタレース方式とノンインタレース方式とのどちらにも対応でき、かつ高品質の映像表示を実現する映像信号表示処理装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明は、インタレース映像信号から変換された倍速映像信号としての順次走査映像信号が、スケーリング回路で処理されて入力される映像信号表示処理装置において、入力される順次走査映像信号を水平及び垂直方向に輪郭強調する第１の手段と、入力される順次走査映像信号を水平方向に輪郭強調する第２の手段と、第２の手段によって輪郭強調された順次走査映像信号を間引き及びレート低減処理して逆倍速映像信号としてのインタレース映像信号に変換する第３の手段とを具備して、第２，第３の手段により、入力される順次走査映像信号から水平方向に輪郭強調されたインタレース映像信号を生成し、かつ、第１，第２の出力モードの切換え制御を行ない、第１の出力モードでは、入力される順次走査映像信号から第１の手段で水平及び垂直方向に輪郭強調した順次走査映像信号を生成して出力させ、第２の出力モードでは、入力される順次走査映像信号から第２，第３の手段によって水平方向に輪郭強調されたインタレース映像信号を生成して出力させる制御手段を設けた構成とする。
【００１０】
そして、第１のＦＩＦＯメモリと第２のＦＩＦＯメモリとを備え、制御手段によって第１の出力モードが設定されたときには、（ｉ）第１のＦＩＦＯメモリは入力される順次走査映像信号をその１Ｈ（１水平走査期間）分遅延し、第２のＦＩＦＯメモリは第１のＦＩＦＯメモリから出力される順次走査映像信号をその１Ｈ分遅延するものであって、（ii）第１の手段は、入力される順次走査映像信号と、入力される順次走査信号を第１のＦＩＦＯメモリで遅延して得られる順次走査映像信号と、第１のＦＩＦＯメモリから出力される順次走査映像信号を第２のＦＩＦＯメモリで遅延して得られる順次走査映像信号とから垂直方向の輪郭補正信号を形成するとともに、第１のＦＩＦＯメモリから出力される順次走査映像信号から水平方向の輪郭補正信号を形成し、水平方向の輪郭補正信号と垂直方向の輪郭補正信号とを第１のＦＩＦＯメモリから出力される順次走査映像信号に加算して順次走査映像信号を水平及び垂直方向に輪郭強調された順次走査映像信号を生成して出力し、制御手段によって第２の出力モードが設定されたときには、（ｉ）第１のＦＩＦＯメモリは入力される順次走査映像信号をその１Ｈ分遅延し、第２のＦＩＦＯメモリは順次走査映像信号の書込み，読出しによって間引き及びレート低減の処理を行なってインタレース映像信号を生成して出力し、（ii）第２の手段が、該第１のＦＩＦＯメモリから出力される順次走査映像信号から水平方向の輪郭補正信号を形成し、水平方向の輪郭補正信号を第１のＦＩＦＯメモリから出力される順次走査映像信号に加算して出力し、（iii）第３の手段は、第２のＦＩＦＯメモリからなるものであって、第２の手段から出力される順次走査映像信号が供給されて水平方向に輪郭強調されたインタレース映像信号を出力するものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態を図面により説明する。
図１は本発明による映像信号表示処理装置の一実施例を示すシステムブロック図であって、６は輪郭補正／変換回路、７はセレクタ、８は垂直／水平方向輪郭補正回路（以下、Ｈ（水平）／Ｖ（垂直）系輪郭補正回路という）、９は水平方向輪郭補正回路（以下、Ｈ系輪郭補正回路という）、１０は順次走査（ノンインタレース）−飛び越し（インタレース）変換（倍速−逆倍速信号変換）回路（以下、インタレース変換回路という）、１１はセレクタ、１２は入力端子であり、図６に対応する部分には同一符号を付けて重複する説明を省略する。
【００１３】
同図において、この実施形態は、スケーリング回路３の次段に輪郭補正／変換回路６が設けられており、倍速映像信号としての高品質のノンインタレース映像信号とこれを変換した逆倍速映像信号としての高品質のインタレース映像信号とが選択的に得られるようにしており、かかるスケーリング回路３の次段に映像輪郭補正回路４を設けた図６に示す従来技術と異なる。
【００１４】
輪郭補正／変換回路６は、スケーリング回路３からの倍速映像信号（ノンインタレース信号）の輪郭補正を行なうためのＨ／Ｖ系輪郭補正回路８からなる倍速映像信号系と、この倍速映像信号を変換して高品質の逆倍速映像信号を生成するＨ系輪郭補正回路及びインタレース変換回路１０からなる逆倍速映像信号回路系とを備え、出力端子５に所望とする映像信号（倍速映像信号または逆倍速映像信号）を得るために、セレクタ７，１１でこれら倍速映像信号系と逆倍速映像信号回路系とのいずれかを選択するようにした構成をなしている。
【００１５】
この輪郭補正／変換回路６において、スケーリング回路３からの倍速映像信号は、セレクタ７のｃ端子に供給される。セレクタ７は、Ｈ／Ｖ系輪郭補正回路８に接続されたａ端子とＨ系輪郭補正回路９に接続されたｂ端子とを有しており、入力端子１２から入力される制御信号Ｓ１のレベルに応じて、ａ，ｂ端子のいずれかを選択してｃ端子と接続する。ここで、制御信号Ｓ１は、倍速映像信号の出力を希望する倍速モードのときには、そのレベルを“Ｌ”とし、このとき、セレクタ７はａ端子側に閉じ、逆倍速映像信号の出力を希望する逆倍速モードのときには、そのレベルを“Ｈ”とし、このとき、セレクタ７はｂ端子側に閉じる。
【００１６】
また、セレクタ１１も、同様に、入力端子１２からの制御信号Ｓ１によって制御され、倍速モードのときには、制御信号Ｓ１が“Ｌ”であることにより、セレクタ１１はＨ／Ｖ系輪郭補正回路８が接続されたａ端子側に閉じ、逆倍速モードのときには、制御信号Ｓ１が“Ｈ”であることにより、セレクタ１１はインタレース変換回路１０が接続されたｂ端子側に閉じる。
【００１７】
そこで、いま、倍速モードが設定されたとすると、セレクタ７，１１はａ端子側に閉じる。これにより、スケーリング回路３から入力された倍速映像信号は、セレクタ７を介してＨ／Ｖ系輪郭補正回路８に供給され、垂直及び水平方向の輪郭補正がなされて高品質の倍速映像信号が得られる。この倍速映像信号は、セレクタ１１を介し、出力端子５から出力される。また、逆倍速モードが設定されたときには、セレクタ７，１１はｂ端子側に閉じる。これにより、スケーリング回路３から入力された倍速映像信号は、セレクタ７を介してＨ系輪郭補正回路９に供給され、水平方向の輪郭補正がなされる。かかる輪郭補正がなされた倍速映像信号は、インタレース変換回路１０でインタレース信号に逆変換され、逆倍速映像信号として、セレクタ１１を介し、出力端子５から出力される。
【００１８】
このようにして、この実施形態では、入力端子１から入力されたインタレース映像信号を、順次走査映像信号に変換し、スケーリング処理して倍速映像信号とし、この倍速映像信号を輪郭補正処理して倍速ディスプレイ装置に供給し、ワイド化や拡大，縮小化した映像表示をさせることができるとともに、同様に、かかる倍速映像信号を輪郭補正してインタレース信号に逆変換した逆倍速映像信号も出力することができ、外部のインタレース対応ディスプレイ装置で高画質映像を表示させることができる。
【００１９】
図２は図１に示す実施形態での輪郭補正／変換回路６の他の具体例を示すブロック図であって、１３〜１５は入力端子、１６，１７はＦＩＦＯ(First In First Out)メモリ、１８はセレクタ、１９はメモリコントロール信号作成回路、２０は水平系ＨＰＦ（ハイパスフィルタ）、２１は垂直系ＨＰＦ、２２，２３はエンハンサ信号生成回路、２４は遅延回路、２５，２６は加算器、２７はセレクタであり、図１に対応する部分には同一符号を付けている。
【００２０】
同図において、セレクタ１８，２７は、セレクタ１１と同様、倍速モードであって、制御信号Ｓ１が“Ｌ”のときには、ａ端子側に閉じ、逆倍速モードであって、制御信号Ｓ１が“Ｈ”のときには、ｂ端子側に閉じる。メモリコントロール信号作成回路１９は、入力端子１４から入力される倍速映像信号（順次走査映像信号）の水平同期信号ｈｐと入力端子１５から入力されるインタレース映像信号（逆倍速映像信号）の水平同期信号ｉｈｐとをもとに、ＦＩＦＯメモリ１６，１７のコントロール信号（書込コントロール信号と読出コントロール信号）を生成する。ここで、ＦＩＦＯメモリ１６は１Ｈ（１水平走査期間）の遅延回路として機能するが、ＦＩＦＯメモリ１７は、倍速モードのとき、１Ｈ遅延回路として機能し、逆倍速モードのときには、図１におけるインタレース変換回路１０と同様、倍速映像信号を逆倍速映像信号に変換する機能を持つようにする。このために、メモリコントロール信号作成回路１９は、入力端子１２からの制御信号Ｓ１により、モードに応じてＦＩＦＯメモリ１７に供給するコントロール信号を切り換える。
【００２１】
次に、この具体例の動作を説明する。
【００２２】
まず、倍速モードの場合について説明すると、入力端子１２からの“Ｌ”の制御信号Ｓ１により、セレクタ１１，１８，２７はａ端子側に閉じる。スケーリング回路（図１）から出力される倍速映像信号は、入力倍速映像信号として、入力端子１３から入力され、Ｖ系ＨＰＦ２１に供給されるとともに、ＦＩＦＯメモリ１６に供給されて１Ｈ遅延される。ＦＩＦＯメモリ１６で１Ｈ遅延された倍速映像信号（以下、１Ｈ遅延倍速映像信号という）は、遅延回路２４とＨ系ＨＰＦ２０とＶ系ＨＰＦ２１とに供給されるとともに、ＦＩＦＯメモリ１７に供給されてさらに１Ｈ遅延される。ＦＩＦＯメモリ１７から出力される入力映像信号に対して２Ｈ遅延されている倍速映像信号（以下、２Ｈ遅延倍速映像信号という）は、Ｖ系ＨＰＦ２１に供給される。なお、この２Ｈ遅延倍速映像信号はセレクタ１１のｂ端子にも供給されるが、このセレクタ１１はａ端子側に閉じているので、遮断される。
【００２３】
Ｈ系ＨＰＦ２０では、１Ｈ遅延倍速映像信号の水平方向の高域成分（映像の輪郭の水平方向の成分＝水平エンハンサ成分）が抽出される。この水平エンハンサ成分は、エンハンサ信号生成回路２２により、ゲイン調整やクリップ処理などがなされて水平エンハンス（水平輪郭強調）信号が生成される。また、Ｖ系ＨＰＦ２１では、入力端子１３からの入力倍速映像信号と、ＦＩＦＯメモリ１６からの１Ｈ遅延倍速映像信号と、ＦＩＦＯメモリ１７からの２Ｈ遅延倍速映像信号とを演算処理する（例えば、入力倍速映像信号と２Ｈ遅延倍速映像信号との平均を求め、１Ｈ遅延倍速映像信号とこの平均との差分を求める）ことにより、垂直方向の高域成分（映像の輪郭の垂直方向の成分＝垂直エンハンサ成分）が抽出される。この垂直エンハンサ成分は、エンハンサ信号生成回路２３により、ゲイン調整やクリップ処理などがなされて垂直エンハンス（垂直輪郭強調）信号が生成される。この垂直エンハンス信号はセレクタ２７を介して加算器２６に供給され、エンハンス信号生成回路２２で生成された水平エンハンス信号と加算され、エンハンス信号として加算器２５に供給される。
【００２４】
また、ＦＩＦＯメモリ１６から出力される１Ｈ遅延倍速映像信号は、上記のエンハンス信号の生成処理に要した時間分だけ遅延回路２４で遅延された後、加算器２５に供給されて加算器２６からのエンハンス信号と加算される。これにより、加算器２５からは、かかる輪郭補正処理により、順次走査変換回路２やスケーリング回路３での処理で生じた周波数特性の劣化が補償された高品質の倍速映像信号が得られる。この倍速映像信号は、セレクタ１１を介して出力端子５から出力される。
【００２５】
次に、逆倍速モードの場合について説明すると、入力端子１２からの“Ｈ”の制御信号Ｓ１により、セレクタ１１，１８，２７はｂ端子側に閉じる。セレクタ２７のｂ端子には、０レベルの信号（“０”信号）が供給されており、このセレクタ２７がｂ端子側に閉じることにより、加算器２６には、エンハンス信号生成回路２３の出力信号の代わりに、この“０”信号が供給される。即ち、この逆倍速モードのときには、Ｖ系ＨＰＦ２１とエンハンス信号生成回路２３とは作用しないことになる。
【００２６】
スケーリング回路（図１）から出力される倍速映像信号は入力端子１３から、入力倍速映像信号として、入力され、ＦＩＦＯメモリ１６で１Ｈ遅延されて１Ｈ遅延倍速映像信号となる。この１Ｈ遅延倍速映像信号は、遅延回路２４で遅延されて加算器２５に供給されるとともに、Ｈ系ＨＰＦ２０に供給される。Ｈ系ＨＰＦ２０では、上記のように、この１Ｈ遅延倍速映像信号の水平エンハンサ成分が抽出される。この水平エンハンサ成分は、エンハンサ信号生成回路２２により、ゲイン調整やクリップ処理などがなされて水平エンハンス（水平輪郭強調）信号が生成される。この水平エンハンス信号は加算器２６に供給されてセレクタ２７からの“０”信号と加算され、エンハンス信号として加算器２５に供給されて遅延回路２４からの１Ｈ遅延倍速映像信号と加算される。これにより、加算器２５からは水平方向に輪郭強調された倍速映像信号が得られる。
【００２７】
かかる倍速映像信号は、ｂ端子側に閉じているセレクタ１８を介してＦＩＦＯメモリ１７に供給される。ＦＩＦＯメモリ１７では、メモリコントロール信号作成回路１９からの制御信号（メモリ書込／読出制御信号）により、供給された倍速映像信号を１/２のレートに間引きし、インタレース映像信号（逆倍速映像信号）を形成して出力する。この逆倍速映像信号は、ｂ端子側に閉じているセレクタ１１を介して出力端子５から出力される。
【００２８】
このようにして、この逆倍速モードでは、入力される倍速映像信号から、水平エンハンサ成分が付加されて水平方向に輪郭強調されたインタレース映像信号が得られるが、倍速映像信号から逆倍速映像信号に変換するときの水平方向の周波数特性の劣化をこの輪郭強調によって補償している。
【００２９】
ここで、ＦＩＦＯメモリ１６は、倍速，逆倍速モードとも、倍速映像信号を１Ｈ遅延するものであるのに対し、ＦＩＦＯメモリ１７は、倍速モードでは、倍速映像信号を１Ｈ遅延し、逆倍速モードでは、倍速映像信号をインタレース間引きするものとして動作する。
【００３０】
図３は図２におけるメモリコントロール信号作成回路１９の一具体例を示すブロック図であって、２８はクロック供給回路、２９はコントロール信号作成回路、３０は書込制御信号作成回路、３１は読出制御信号作成回路、３２はコントロール信号作成回路、３３は書込制御信号作成回路、３４は読出制御信号作成回路、３５〜３７はセレクタ、３８，４０は入力端子、３９，４１は出力端子であり、図２に対応する部分には同一符号を付けて重複する説明を省略する。
【００３１】
同図において、メモリコントロール信号作成回路１９は、クロック供給回路２８とコントロール信号作成回路２９，３２とセレクタ３５〜３７とによって構成されている。セレクタ３５〜３７は、入力端子１２からの制御信号Ｓ１によって切換え制御され、制御信号Ｓ１が“Ｌ”の倍速モードのときには、ａ端子に閉じ、また、制御信号Ｓ１が“Ｈ”の逆倍速モードのときには、ｂ端子に閉じるものである。
【００３２】
コントロール信号作成回路２９は書込制御信号作成回路３０と読出制御信号作成回路３１とで構成されており、書込制御信号作成回路３０は入力端子１４から入力される倍速映像信号対応の水平同期信号ｈｐに基づいて、書込リセット信号及び書込イネーブル信号からなる書込制御信号ｗｃ１を作成し、読出制御信号作成回路３１は、この水平同期信号ｈｐに基づいて、読出リセット信号及び読出イネーブル信号からなる読出制御信号ｒｃ１を作成する。また、コントロール信号作成回路３２は書込制御信号作成回路３３と読出制御信号作成回路３４とで構成されており、書込制御信号作成回路３３は入力端子１５から入力される逆倍速（インタレース）映像信号対応の水平同期信号ｉｈｐに基づいて、書込リセット信号及び書込イネーブル信号からなる書込制御信号ｗｃ２を作成し、読出制御信号作成回路３４は、この水平同期信号ｉｈｐに基づいて、読出リセット信号及び読出イネーブル信号からなる読出制御信号ｒｃ２を作成する。
【００３３】
コントロール信号作成回路２９の書込制御信号作成回路３０で形成された書込制御信号ｗｃ１は、ＦＩＦＯメモリ１６に書込制御信号として供給され、コントロール信号作成回路２９の読出制御信号作成回路３１で形成された読出制御信号ｒｃ１は、ＦＩＦＯメモリ１６に読出制御信号として供給される。
【００３４】
また、コントロール信号作成回路２９の書込制御信号作成回路３０で形成された書込制御信号ｗｃ１はセレクタ３６のａ端子に供給され、このセレクタ３６のｂ端子には、コントロール信号作成回路３２の書込制御信号作成回路３３で形成された書込制御信号ｗｃ２が供給される。このセレクタ３６の出力信号は、ＦＩＦＯメモリ１７の書込制御信号となる。また、コントロール信号作成回路２９の読出制御信号作成回路３１で形成された読出制御信号ｒｃ１はセレクタ３７のａ端子に供給され、このセレクタ３７のｂ端子には、コントロール信号作成回路３２の読出制御信号作成回路３４で形成された読出制御信号ｒｃ２が供給される。このセレクタ３７の出力信号は、ＦＩＦＯメモリ１７の読出制御信号となる。
【００３５】
クロック供給回路２８からは、倍速モードでのシステムクロックckpと逆倍速モードでのシステムクロックckiが出力される。システムクロックckiはシステムクロックckpの１/２レートの周波数である。ここで、システムクロックckpは、ＦＩＦＯメモリ１６に書込み用及び読出用クロックとして供給されるとともに、ＦＩＦＯメモリ１７に書込み用クロックとして供給される。また、このシステムクロックckpはセレクタ３５のａ端子に供給され、システムクロックckiはこのセレクタ３５のｂ端子に供給される。このセレクタ３５の出力クロックが、ＦＩＦＯメモリ１７の読出用クロックとなる。
【００３６】
そこで、倍速モード（制御信号Ｓ１＝“Ｌ”）のときには、ＦＩＦＯメモリ１６にシステムクロックckpが書込用／読出用クロックとして供給され、また、セレクタ３５〜３７がａ端子側に閉じていることにより、ＦＩＦＯメモリ１７には、書込用クロックとして、システムクロックckpが供給され、読出用クロックとして、セレクタ３５を介してシステムクロックckpが供給される。
【００３７】
ＦＩＦＯメモリ１６は、コントロール信号作成回路２９の書込制御信号作成回路３０からの書込制御信号ｗｃ１の制御のもとに、システムクロックckpに同期して入力端子３８からの倍速映像信号の書込みを行ない、これと同時に、コントロール信号作成回路２９の読出制御信号作成回路３１からの読出制御信号ｒｃ１の制御のもとに、システムクロックckpに同期してこの書き込まれた倍速映像信号の読出しを行なう。これにより、その出力端子３９に１Ｈ遅延された倍速映像信号（即ち、上記の１Ｈ遅延倍速映像信号）が得られる。
【００３８】
ＦＩＦＯメモリ１７は、コントロール信号作成回路２９の書込制御信号作成回路３０からの書込制御信号ｗｃ１の制御のもとに、システムクロックckpに同期して入力端子４０からの倍速映像信号の書込みを行ない、これと同時に、コントロール信号作成回路２９の読出制御信号作成回路３１からの読出制御信号ｒｃ１の制御のもとに、システムクロックckpに同期してこの書き込まれた倍速映像信号の読出しを行なう。これにより、その出力端子４１に１Ｈ遅延された倍速映像信号（即ち、上記の２Ｈ遅延倍速映像信号）が得られる。
【００３９】
次に、逆倍速モード（制御信号Ｓ１＝“Ｈ”）のときには、ＦＩＦＯメモリ１６は、上記のシステムクロックckpが書込用／読出用クロックとして供給され、コントロール信号作成回路２９から書込制御信号ｗｃ１及び読出制御信号ｒｃ１が供給されることから、倍速モードのときと同様の動作を行ない、入力端子３８からの倍速映像信号を１Ｈ遅延する。
【００４０】
これに対し、ＦＩＦＯメモリ１７では、セレクタ３５〜３７がｂ端子側に閉じることから、書込用クロックとして倍速モード用のシステムクロックckpが供給されるが、読出用クロックとして、セレクタ３５を介し、逆倍速モード用のシステムクロックckiが供給される。また、書込制御信号として、コントロール信号作成回路３２の書込制御信号作成回路３３で逆倍速映像信号対応の水平同期信号ｉｈｐに同期して形成された書込制御信号ｗｃ２が、セレクタ３６を介して、供給され、また、読出制御信号として、コントロール信号作成回路３２の読出制御信号作成回路３４でこの水平同期信号ｉｈｐに同期して形成された読出制御信号ｒｃ２が、セレクタ３６を介して、供給される。
【００４１】
そこで、ＦＩＦＯメモリ１７は、入力端子４０から入力される倍速映像信号ｄinをシステムクロックckpに同期して書き込むのであるが、書込制御信号ｗｃ２の制御のもとに、この倍速映像信号を２水平走査期間（２ラインという。以下、同様）毎に１ラインずつ抽出して書き込むことにより、間引き書込みを行なう。そして、このように書き込まれた各ラインの読出しを行なうのであるが、この読出しが倍速モード用のシステムクロックckpの１/２倍の周波数の逆倍速モード用のシステムクロックckiに同期して行なわれるため、書き込まれた各ラインが２倍に時間伸長されて読み出されることになる。このように読み出されることにより、各ラインが倍速映像信号のときの１/２のレートとなるが、また、かかる読出しにより、隣接フィールド間でインタレース走査関係となるインタレース映像信号が逆倍速映像ｄout として出力端子４１に得られることになる。
【００４２】
図４はメモリコントロールコントロール信号作成回路１９のＦＩＦＯメモリ１６，１７に対する以上の動作，機能をまとめたものであって、倍速/逆倍速各モードにおけるシステムクロック及びメモリコントロール信号のＦＩＦＯメモリ１６，１７への選択供給と、それに対応したこれらＦＩＦＯメモリ１６，１７の機能を示している。
【００４３】
図４に示すように、図３におけるメモリコントロール信号作成回路１９とＦＩＦＯメモリ１６，１７との働きにより、本発明の意図する輪郭補正のためのハイパスフィルタ用１Ｈ遅延機能とインタレース間引きデータ生成機能とを実現できる。
【００４４】
図５は逆倍速モードでのＦＩＦＯメモリ１７における倍速映像信号から逆倍速（インタレース）映像信号への変換動作を奇数フィールドと偶数フィールドについて示す動作タイミング図であって、図３及び図４に対応する信号には同一符号を付けている。
【００４５】
ここで、図１における順次走査変換回路２では、入力端子１から入力されるインタレース映像信号を倍速映像信号に変換するものであるが、この倍速映像信号の１つおきのフィールドは、インタレース映像信号の奇数フィールドの各ライン間に新たに形成したラインを間挿したものであり、この間挿したラインは、インタレース映像信号の奇数フィールドでの隣接する２つのラインから形成されたものである。また、倍速映像信号の他の１つおきのフィールドは、インタレース映像信号の偶数フィールドの各ライン間に新たに形成したラインを間挿したものであり、この間挿したラインは、インタレース映像信号の偶数フィールドでの隣接する２つのラインから形成されたものである。
【００４６】
図３及び図５において、奇数フィールドの場合、入力端子４０から倍速映像信号対応の水平同期信号ｈｐに同期して、入力端子４０から倍速映像信号ｄinの奇数フィールドがラインＤ１，Ｄ２，Ｄ３，……の順で入力されるが、コントロール信号作成回路３２の書込制御信号作成回路３３からの書込制御信号ｗｃ２の制御のもとに、ラインＤ１から１つおきのラインＤ３，Ｄ５，……が抽出されて、クロック供給回路２８からの倍速モードでのシステムクロックckpに同期してＦＩＦＯメモリ１６に書き込まれる。これらラインＤ１，Ｄ３，Ｄ５，……の１つおきのラインが図１の入力端子１から入力されるインタレース映像信号の奇数フィールドを構成するものである。そして、書き込まれたこれらラインＤ１，Ｄ３，Ｄ５，……は、コントロール信号作成回路３２の読出制御信号作成回路３４で逆倍速映像信号対応の水平同期信号ｉｈｐをもとに作成された読出制御信号ｒｃ２の制御のもとに、クロック供給回路２８からの逆倍速モードでのシステムクロックckｉに同期して読み出され、２倍に時間伸長され（倍速映像信号の１/２のレート）、かつ逆倍速映像信号対応の水平同期信号ｉｈｐに同期したラインＤ１，Ｄ３，Ｄ５，……からなる逆倍速映像信号ｄout の奇数フィールドが得られる。
【００４７】
次の偶数フィールドの場合には、入力端子４０から倍速映像信号対応の水平同期信号ｈｐに同期して、入力端子４０から倍速映像信号ｄinの偶数フィールドがラインＤ１，Ｄ２，Ｄ３，……の順で入力される。この偶数フィールドでのラインＤ２，Ｄ４，Ｄ６，……の１つおきのラインが図１での入力端子１から入力されたインタレース映像信号の偶数フィールドを構成するものである。そこで、コントロール信号作成回路３２の書込制御信号作成回路３３からの書込制御信号ｗｃ２の制御のもとに、ラインＤ２から１つおきのラインＤ４，Ｄ６，……が抽出されて、クロック供給回路２８からの倍速モードでのシステムクロックckpに同期してＦＩＦＯメモリ１６に書き込まれる。書き込まれたこれらラインＤ２，Ｄ４，Ｄ６，……は、コントロール信号作成回路３２の読出制御信号作成回路３４で逆倍速映像信号対応の水平同期信号ｉｈｐをもとに作成された読出制御信号ｒｃ２の制御のもとに、クロック供給回路２８からの逆倍速モードでのシステムクロックckｉに同期して読み出され、この結果、２倍に時間伸長され（倍速映像信号の１/２のレート）、かつ逆倍速映像信号対応の水平同期信号ｉｈｐに同期して上記の奇数フィールドとインタレースしたラインＤ２，Ｄ４，Ｄ６，……からなる逆倍速映像信号ｄout の偶数フィールドが得られる。
【００４８】
このようにして、逆倍速モードでは、ＦＩＦＯメモリ１７の出力端子４１に互いにインタレース関係にある奇数フィールドと偶数フィールドとが交互に配列された逆倍速映像信号ｄout が得られることになる。
【００４９】
以上、本発明の一実施形態について説明したが、本発明はかかる実施形態にのみ限定されるものではない。例えば、輪郭補正／変換回路６においては、水平系輪郭補正回路９の後段にインタレース変換回路１０を配置したが、これとは逆に、インタレース変換回路１０を輪郭補正回路９の前段に配置し、倍速映像信号をインタレース変換後に水平方向輪郭補正を施すようにしてもよい。また、輪郭補正／変換回路６をスケーリング回路３の前段、あるいはスケーリング回路３と併置してもよく、上記と同様の効果が得られることは言うまでもない。
【００５０】
また、図１での輪郭補正／変換回路６において、Ｈ／Ｖ系輪郭補正回路８として、図２におけるセレクタ１８，２７がａ端子側に閉じたときのＦＩＦＯメモリ１６，１７とＨ系ＨＰＦ２０とＶ系ＨＰＦ２１とエンハンサ信号生成回路２２，２３と加算器２６，２５と遅延回路２４とによる回路ブロックで構成し、Ｈ系輪郭補正回路９をＦＩＦＯ１６とＨ系ＨＰＦ２０とエンハンサ信号生成回路２２と加算器２５と遅延回路２４とによる回路ブロックで構成し、インタレース変換回路１０をＦＩＦＯ１７で構成するようにしてもよい。
【００５１】
【発明の効果】
以上説明したように、本発明によれば、画面のスケーリング処理，輪郭補正処理後の倍速映像信号をそのままの倍速映像信号として、あるいはインタレース変換処理して逆倍速映像信号として、これらのいずれか一方を選択的に得ることができるものであって、倍速テレビジョンディスプレイ装置だけでなく、インタレース対応ディスプレイ装置にも対応でき、しかも、高品位の画像表示を実現できる。
【００５２】
また、本発明によると、インタレース変換用のメモリとしては、輪郭補正用のＦＩＦＯメモリの一部を共用化するので、回路部品の低減化に効果がある。
【図面の簡単な説明】
【図１】本発明による映像信号表示処理装置の一実施形態を示すブロック図である。
【図２】図１における輪郭補正／変換回路の他の具体例を示すブロック図である。
【図３】図２におけるメモリコントロール信号形成回路の一具体例を示すブロック図である。
【図４】図３に示すメモリコントロールコントロール信号作成回路のＦＩＦＯメモリに対する動作，機能をまとめて示す図である。
【図５】図３におけるＦＩＦＯメモリ１７の動作説明図である。
【図６】映像信号表示処理装置の一従来例を示すブロック図である。
【符号の説明】
１  インターレース映像信号の入力端子
２  順次走査変換回路
３  スケーリング回路
５  映像信号の出力端子
６  輪郭補正／変換回路
７  セレクタ
８  Ｈ／Ｖ系輪郭補正回路
９  Ｈ系輪郭補正回路
１０  インタレース変換回路
１１  セレクタ
１２  制御信号の入力端子
１３〜１５  入力端子
１６，１７  ＦＩＦＯメモリ
１８  セレクタ
１９  メモリコントロール信号作成回路
２０  Ｈ系ＨＰＦ
２１  Ｖ系ＨＰＦ
２２，２３  エンハンサ信号生成回路
２４  遅延回路
２５，２６  加算器
２７  セレクタ
２８  クロック供給回路
２９
２９  コントロール信号作成回路
３０  書込制御信号作成回路
３１  読出制御信号作成回路
３２  コントロール信号作成回路
３３  書込制御信号作成回路
３４  読出制御信号作成回路
３５〜３７  セレクタ
３８，４０  入力端子
３９，４１  出力端子
【図１】
0004171211.tif 000002
【図２】
0004171211.tif 000003
【図３】
0004171211.tif 000004
【図４】
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【図５】
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【図６】
0004171211.tif 000007