(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極および前記ゲート電極によって離隔され前記半導体基板内に形成された第１および第２不純物領域よりなったトランジスタを具備する半導体メモリ装置の製造方法において、
前記ゲート電極が形成された半導体基板上に、絶縁膜を形成した後、前記絶縁膜を蝕刻し、前記半導体基板の一部分を露出させるコンタクトホールを形成し、続いて、前記コンタクトホールが形成された結果物の全面に不純物をイオン注入して、前記ゲート電極によって離隔される第１および第２不純物領域を形成する段階と、
前記第１および第２不純物領域が形成された結果物上に、前記コンタクトホールを通じて前記第１および第２不純物領域にそれぞれ接続される第１および第２パッド電極を形成する段階と、
前記第１および第２パッド電極が形成された結果物上に、前記第２パッド電極を露出させる第１コンタクトホールを有する第１層間絶縁膜を形成する段階と、
前記第１層間絶縁膜が形成された結果物上に、前記第１コンタクトホールを通じて前記第２パッド電極に接続され、ある部位は第１配線広さで形成され、残り部位は前記第１配線広さより広い第２配線広さで形成されるように第２層間絶縁膜でキャッピングされた多数のビットライン電極を形成する段階と、
前記多数のビットライン電極が形成された結果物上に第３層間絶縁膜を沈積しこれを食刻して、前記第２配線広さのビットライン電極部位の間は前記第３層間絶縁膜で埋立てると同時に前記第１配線広さのビットライン電極部位の側面には前記第３層間絶縁膜よりなったスペーサを形成する段階と、
前記第２層間絶縁膜及び前記第３層間絶縁膜を食刻マスクとして使用して前記第１層間絶縁膜を食刻することにより前記第１パッド電極を露出させる第２コンタクトホールを形成する段階と、
前記第２コンタクトホールが形成された結果物上に、前記第２コンタクトホールを通じて前記第１パッド電極に接続されるストレージノードを形成した後、前記ストレージノード上に誘電体膜を介してプレートノードを形成する段階とを具備し、
前記第２層間絶縁膜及び前記第３層間絶縁膜を構成する物質として前記第１層間絶縁膜を構成する物質とは異なる食刻率を有する物質を使用することを特徴とする半導体メモリ装置の製造方法。
【請求項２】
前記第３層間絶縁膜の厚さは前記第２配線広さのビットライン電極部位間の間隔の１/２以上に形成することを特徴とする請求項１記載の半導体メモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体メモリ装置の製造方法に係り、特に自己整列（self-align）されるコンタクトホールを利用した半導体メモリ装置の製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路が高集積化されるにつれ多数の配線またはコンタクトホール間のミスアラインマージン（mis-align margin) が段々減っている。特に、メモリセルのようにデザインルール（design rule)に余裕がなく同一な形態のパターンが反復される場合、セル面積を縮小させるためにコンタクトホールを自己整列（self-align）方式で形成する方法が開発された。
【０００３】
自己整列されるコンタクトホールの形成方法は周辺構造物の段差を利用してコンタクトホールを形成することで、周辺構造物の高さ、コンタクトホールが形成される位置における絶縁物質の厚さおよび食刻方法等によって多様な大きさのコンタクトホールをマスクの使用なしに得られるので高集積化される半導体装置の具現に適した方法として使われている。
【０００４】
前記自己整列されるコンタクトホールを利用した従来の半導体メモリ装置のレイアウトが図１に示されている。図１において２００はゲート電極（その延長部をも含むものとする）を示し、３００と３５０は第１および第２パッド電極、３６０はビットラインコンタクトホール、４００はビットライン電極（ビットラインおよび延長部分）、４５０はストレージノードコンタクトホールを示す。
【０００５】
図２および図３はそれぞれ図１のＡＡ′線およびＢＢ′線による、従来方法によって製造された半導体メモリ装置の断面図である。
図２および図３を参照すれば、半導体基板１００上に分離領域１０４を形成して活性領域１０２を限定した後、前記基板１００上にゲート酸化膜（図示せず）を介して一方向に伸長される情報伝達用トランジスタのゲート電極２００を形成する。次いで、結果物上に第１絶縁膜２２０を形成しこれを異方性食刻した後、不純物イオンを注入して前記ゲート電極２００によって離隔される情報伝達用トランジスタの第１および第２不純物領域１５０、１６０を前記基板１００に形成する。この際、前記第１絶縁膜２２０の異方性食刻工程時、前記活性領域１０２の所定部分をオープン（open）させるコンタクトホールが前記第１絶縁膜２２０に対して自己整列されて形成される。次に、結果物上に導電物質を沈積しこれをリソグラフィ工程でパタニングして、前記コンタクトホール群を通じて第１および第２不純物領域１５０、１６０にそれぞれ接続される第１および第２パッド電極３００、３５０を形成する。続けて、結果物上に第２絶縁膜３２０を形成しこれを食刻して第２パッド電極３５０上にビットラインコンタクトホール３６０を形成する。次に、結果物上に導電物質を沈積しこれをリソグラフィ工程でパタニングし、前記ビットラインコンタクトホール３６０を通じて第２パッド電極３５０に接続されるビットライン電極４００を形成する。次いで、結果物上に第３絶縁膜４２０を形成した後、前記第３および第２絶縁膜４２０、３２０を食刻して前記第１パッド電極３００上にストレージノードコンタクトホール４５０を形成する。次に、結果物上に前記ストレージノードコンタクトホール４５０を通じて第１パッド電極３００に接続されるストレジノード５００と、誘電体膜５５０およびプレートノード６００を順次に形成する。
【０００６】
【発明が解決しようとする課題】
半導体配線構造の前述した従来の方法によれば、前記第１および第２パッド電極３００、３５０を利用してストレージノード５００およびビットライン電極４００を情報伝達用トランジスタの第１および第２不純物領域１５０、１６０にそれぞれ接続させる。従って、ビットラインコンタクトホール３６０およびストレージノードコンタクトホール４５０の形成時、前記図１のＡＡ′方向にミスアラインになってもゲート電極２００とビットライン電極４００またはストレージノード５００との短絡（short ）を防止することができる。しかし、前記ストレージノードコンタクトホール４５０の形成時、ビットライン電極４００とのミスアラインによってストレージノード５００とビットライン電極４００との短絡が発生しうることがあって半導体メモリ装置の信頼性の低下を招来する。
【０００７】
本発明の目的は、自己整列されるコンタクトホールを利用した信頼性がある高集積半導体配線構造を達成するのに特に適した半導体メモリ装置の製造方法を提供することである。
【０００８】
前記の目的を達成するための本発明は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極および前記ゲート電極によって離隔され前記半導体基板内に形成された第１および第２不純物領域よりなったトランジスタを具備する半導体メモリ装置の製造方法において、
前記ゲート電極が形成された半導体基板上に、絶縁膜を形成した後、前記絶縁膜を蝕刻し、前記半導体基板の一部分を露出させるコンタクトホールを形成し、続いて、前記コンタクトホールが形成された結果物の全面に不純物をイオン注入して、前記ゲート電極によって離隔される第１および第２不純物領域を形成する段階と、
前記第１および第２不純物領域が形成された結果物上に、前記コンタクトホールを通じて前記第１および第２不純物領域にそれぞれ接続される第１および第２パッド電極を形成する段階と、
前記第１および第２パッド電極が形成された結果物上に、前記第２パッド電極を露出させる第１コンタクトホールを有する第１層間絶縁膜を形成する段階と、
前記第１層間絶縁膜が形成された結果物上に、前記第１コンタクトホールを通じて前記第２パッド電極に接続され、ある部位は第１配線広さで形成され、残り部位は前記第１配線広さより広い第２配線広さで形成されるように第２層間絶縁膜でキャッピングされた多数のビットライン電極を形成する段階と、
前記多数のビットライン電極が形成された結果物上に第３層間絶縁膜を沈積しこれを食刻して、前記第２配線広さのビットライン電極部位の間は前記第３層間絶縁膜で埋立てると同時に前記第１配線広さのビットライン電極部位の側面には前記第３層間絶縁膜よりなったスペーサを形成する段階と、
前記第２層間絶縁膜及び前記第３層間絶縁膜を食刻マスクとして使用して前記第１層間絶縁膜を食刻することにより前記第１パッド電極を露出させる第２コンタクトホールを形成する段階と、
前記第２コンタクトホールが形成された結果物上に、前記第２コンタクトホールを通じて前記第１パッド電極に接続されるストレージノードを形成した後、前記ストレージノード上に誘電体膜を介してプレートノードを形成する段階とを具備し、
前記第２層間絶縁膜及び前記第３層間絶縁膜を構成する物質として前記第１層間絶縁膜を構成する物質とは異なる食刻率を有する物質を使用することを特徴とする半導体メモリ装置の製造方法を提供する。
【０００９】
また、本発明は、前記第３層間絶縁膜の厚さは前記第２配線広さのビットライン電極部位間の間隔の１/２以上に形成することを特徴とする。
【００１０】
【作用】
本発明によれば、リソグラフィ（Lithography ）工程を使用せず隣接する配線の間に、前記配線層に対して自己整列されるようにコンタクトホールを形成することができる。
【００１１】
【実施例】
以下、添付した図面に基づき本発明を詳細に説明する。
図４Ａ〜図６Ｂは本発明による高集積半導体配線構造を説明するためのレイアウト図および断面図である。
図４Ａは多数の配線４００が形成された半導体配線構造のレイアウト図であり、図４Ｂは前記図４ＡのＡＡ′線による断面図である。半導体基板１００上に第１絶縁膜１１０を形成した後、絶縁層４０２によりキャッピング（capping ）された導電層よりなった多数の配線４００を形成する。前記多数の配線４００は相互隣接して平行に形成される。また、前記多数の配線４００は、その間にコンタクトホールが形成される配線部位は第１広さ（線巾）で狭く形成され、残り配線部位は前記第１広さより広い第２広さ（線巾）で形成される。すなわち、前記残り配線部位が隣接する配線方向に突出拡巾され配線間の間隔（図４Ａのａ）が最小化される。
【００１２】
図５Ａはコンタクトホールが形成される部位にスペーサ４０５’が形成された半導体配線構造のレイアウト図であり、図５Ｂおよび図５Ｃはそれぞれ前記図５ＡのＢＢ′線およびＡＡ′線による断面図である。多数の配線４００が形成された結果物上に第２絶縁膜４０５を形成した後、前記第２絶縁膜４０５をエッチバック（etch back ）する。その結果、コンタクトホールが形成される部位４６０では前記第１広さの配線部位４００部位の側面に第２絶縁膜よりなったスペーサ４０５’が形成され（図５Ｃ参照）、残り部位では前記第２広さの配線部位４００部位群の間が第２絶縁膜４０５で埋立てられる（図５Ｂ参照）。前記第２絶縁膜４０５は第２広さの配線部位４００部位群の間を十分に埋立てることができる程度の厚さで形成されるべきであるが、その厚さは第２広さの配線部位４００部位群間の間隔（ａ）の１／２程度で形成することが望ましい。
【００１３】
図６Ａはコンタクトホール４７０が形成された半導体配線構造のレイアウト図であり、図６Ｂは前記図６Ａの６ＡＡ′線による断面図である。前記絶縁層４０２および第２絶縁膜４０５、４０５’を食刻マスクとして使用し前記配線４００下部の第１絶縁膜１１０を食刻することにより、前記配線４００に対して自己整列されるコンタクトホール４７０を形成する。従って、多数の隣接する配線の線間に、リソグラフィ工程を使用せず前記コンタクトホール４７０を配線４００に対して自己整列されるように形成する。
【００１４】
以下、本発明の半導体配線構造をＤＲＡＭセルに適用した実施例を添付した図面を参照し詳細に説明する。
図７は本発明の配線構造を適用したＤＲＡＭセルのレイアウト図である。２００はゲート電極を示し、３００と３５０は第１および第２パッド電極、３６０はビットラインコンタクトホール、４００はビットライン電極、４６０はストレージノードコンタクトホールをそれぞれ示す。前記第７に示したように、本発明のビットライン電極４００はストレージノードコンタクトホール４６０が形成される部位を除いた残り部位が隣接するビットライン電極４００方向に突出拡巾され、隣接するビットライン電極４００との間隔（ａ）が最小化される。
【００１５】
図８〜図１０は本発明の一実施例によるＤＲＡＭセルの製造方法を説明するための断面図で、各図面の図Ａは図７のＢＢ′線による断面図であり、図ＢはＣＣ′線による断面図である。
図８Ａおよび図８Ｂは第１および第２パッド電極３００、３５０、ビットラインコンタクトホール３６０およびビットライン電極４００を形成する段階を示す。第１導電型、例えばＰ型の半導体基板１００上に素子分離領域１０４を形成することにより活性領域１０２を限定する。次に、前記基板１００上に熱酸化工程でゲート酸化膜（図示せず）を形成した後、前記ゲート酸化膜上に導電物質、例えば不純物がドープされた多結晶シリコンを沈積しこれをリソグラフィ工程でパタニングすることにより、一方向に伸長される情報伝達用トランジスタのゲート電極（図７の２００）を形成する。次いで、前記ゲート電極２００が形成された結果物上に絶縁物質、例えば酸化物を沈積して絶縁膜（図示せず）を形成した後、前記絶縁膜を異方性食刻してゲート電極２００の側面にスペーサ（図示せず）を形成する。前記絶縁膜の異方性食刻工程時、前記活性領域１０２の一部分をオープンさせるコンタクトホール（図示せず）が前記ゲート電極２００に対して自己整列され形成される。次に、前記コンタクトホールが形成された結果物の全面に不純物をイオン注入して前記ゲート電極２００によって離隔される情報伝達用トランジスタの第１および第２不純物領域１５０、１６０を前記基板１００に形成する。次いで、前記第１および第２不純物領域１５０、１６０が形成された結果物上に導電物質、例えば不純物がドープされた多結晶シリコンを１０００〜３０００Å程度の厚さで沈積しこれをリソグラフィ工程でパタニングすることにより、前記情報伝達用トランジスタの第１不純物領域１５０と第２不純物領域１６０にそれぞれ接続される第１および第２パッド電極３００、３５０を形成する。次に、前記第１および第２パッド電極３００、３５０が形成された結果物上に絶縁物質、例えば高温酸化物（High Temperature Oxide）やＢＰＳＧ（ Boro-Phospho-Silicate Glass）を５００〜３０００Å程度の厚さで沈積し第１層間絶縁膜３１０を形成した後、リソグラフィ工程で前記第１層間の絶縁膜３１０を選択的に食刻して前記第２不純物領域１６０に接続された第２パッド電極３５０上にビットラインコンタクトホール３６０を形成する。次いで、前記ビットラインコンタクトホール３６０が形成された結果物上に導電物質、例えば不純物がドープされた多結晶シリコンを沈積したり不純物がドープされた多結晶シリコンとタングステンシリサイド（ＷＳｉｘ）をそれぞれ５００〜１０００Åおよび１０００〜２０００Åの厚さで順次に沈積し導電層を形成する。次に、前記導電層上に絶縁物質、例えばシリコン窒化物（Si3N4 ）を１５００〜３０００Å程度の厚さで沈積して第２層間絶縁膜４０２を形成する。次いで、リソグラフィ工程で前記第２層間絶縁膜４０２および導電層をパタニングして、第２層間絶縁膜４０２でキャッピングされたビットライン電極４００を形成する。この際、ストレージノードコンタクトホールが形成される部位（図７の４６０）を除いた残り部位のビットライン電極４００間の間隔（ａ）を最小化する。例えばＫｒＦエクサイマーレーザー（Excimer Laser;波長 248nm）を利用したリソグラフィ工程によれば、前記間隔（ａ）を０．２〜０．２５μｍまで形成し得る。
【００１６】
図９Ａおよび図９Ｂは第３層間絶縁膜４０５を形成する段階を示す。前記ビットライン電極４００が形成された結果物上に絶縁物質、例えばシリコン窒化物を沈積して第３層間絶縁膜４０５を形成した後、これをエッチバックしてストレージノードコンタクトホールが形成される部位４６０を除いた残り部位のビットライン電極４００の間を第３層間絶縁膜４０５で埋立てる。例えば、前記ビットライン電極４００間の間隔（ａ）が０．２〜０．２５μｍである時、前記第３層間絶縁膜４０５の厚さを１５００〜２０００Å程度にする場合、ビットライン電極４００の間を第３層間絶縁膜４０５で十分に埋立てることができる。この際、ストレージノードコンタクトホールが形成される部位４６０では、ビットライン電極４００の側面に前記第３層間絶縁膜４０５がスペーサ４０５’形態として残る。
【００１７】
図１０はストレージノードコンタクトホール４７０を形成する段階を示す。前記第２層間絶縁膜４０２および第３層間絶縁膜４０５、４０５’を食刻マスクとして使用して第１層間絶縁膜３１０を食刻することにより、第１不純物領域１５０に接続された第１パッド電極３００上にストレージノードコンタクトホール４７０を形成する。ここで、前記第２層間絶縁膜４０２および第３層間絶縁膜４０５、４０５’を構成する物質として前記第１層間絶縁膜３１０を構成する物質とは異なる食刻率を有する物質を使用することが望ましい。もし、第１層間絶縁膜３１０の食刻率と第２層間絶縁膜４０２および第３層間絶縁膜４０５、４０５’の食刻率が同程度ならば、前記第１層間絶縁膜３１０の食刻時、第２層間絶縁膜４０２および第３層間絶縁膜４０５、４０５’が過度に食刻されうる。これを防止するためには前記第２層間絶縁膜４０２の厚さを十分に厚くする。次いで、示してはいないが、前記ストレージノードコンタクトホール４７０が形成された結果物上に、ストレージノード、誘電体膜およびプレートノードを順次に形成してセルキャパシタを完成する。
【００１８】
前述した本発明の一実施例によれば、リソグラフィ工程を使用せず前記ビットライン電極に対して自己整列されるストレージノードコンタクトホールを形成するので、ミスアラインによるストレージノードとビットライン電極との短絡を根本的に防止する。
図１１は本発明の他の実施例による半導体配線構造を説明するための断面図である。
【００１９】
図１１中、１で示す領域は通常の半導体メモリ装置でセルアレーのように平行配置された多数の配線４００が相互近接しておりその間にコンタクトホールが形成される領域であり、前述した一実施例で説明した方法によってコンタクトホールを形成すればよい。
２で示す領域は周辺回路部のようにデザインルールが余裕があるところにコンタクトホール４８０が形成される領域である。この場合、配線層４００の形成後、結果物全面に、前記図９で説明した方法を参照して第３層間絶縁膜（図９の４０５）を形成する。次いで、２で示す領域にリソグラフィ工程を利用した従来のコンタクトホール形成方法によってコンタクトホールが形成される部位４８０を除いた部位にのみフォトレジスト８００を残す。この際、前記１で示す領域にはフォトレジストが残らない。次に、前記フォトレジスト８００を食刻マスクとして使用して前記第３層間絶縁膜４０５を食刻することにより、２で示す領域ではリソグラフィ工程によってコンタクトホール４８０が形成され、１で示す領域ではコンタクトホールが形成される部位４６０はスペーサ（図１０Ａの４０５’）で取り囲まれたコトタクトホールが形成され、残り部位は前記第３層間絶縁膜４０５で埋められる。
【００２０】
前述した本発明の他の実施例によれば、相互近接に隣接する配線がない領域でコンタクトホール形成が必要な場合、リソグラフィ工程と一実施例の方法を利用して容易にコンタクトホールを形成することができる。
本発明は前記の実施例に限定されず、本発明の技術的な思想を逸脱しない範囲内で当分野の通常の知識をもつ人による多様な変形が可能なことはもちろんである。
【００２１】
【発明の効果】
以上前述したように本発明によれば、半導体メモリ装置のセルアレーのような多数の配線層が反復されて形成され前記多数の配線層の間にコンタクトホールが形成される領域では、前記配線層を、前記コンタクトホールが形成される部位は第１配線広さで狭く形成され残り部位は前記第１配線広さより広い第２配線広さで形成されるように形成する。前記配線層に対して自己整列方式でコンタクトホールを形成するのでミスアラインによる短絡を防止しメモリセルの面積を縮小させ得る。従って、高集積半導体メモリ装置を信頼性あるように達成することができる。また、前記コンタクトホールの形成時、リソグラフィ工程を使用しないので工程が極めて経済的である。
【図面の簡単な説明】
【図１】従来の方法による半導体メモリ装置を示したレイアウト図である。
【図２】図１のＡＡ′による従来方法によって製造された半導体メモリ装置の断面図である。
【図３】図１のＢＢ′線による従来方法によって製造された半導体メモリ装置の断面図である。
【図４】本発明による高集積半導体配線構造を説明するためのレイアウト断面図である。
【図５】本発明による高集積半導体配線構造を説明するためのレイアウト断面図である。
【図６】本発明による高集積半導体配線構造を説明するためのレイアウト断面図である。
【図７】本発明による配線構造を適用した半導体メモリ装置のレイアウト図である。
【図８】本発明の一実施例による半導体メモリ装置の製造方法を説明するための断面図である。
【図９】本発明の一実施例による半導体メモリ装置の製造方法を説明するための断面図である。
【図１０】本発明の一実施例による半導体メモリ装置の製造方法を説明するための断面図である。
【図１１】本発明の他の実施例による半導体配線構造を説明するためのレイアウト図である。
【符号の説明】
１００    半導体基板
１１０    第１絶縁膜
４００    ビットライン電極（配線）
４０２    第２層間絶縁膜
４０５    第３層間絶縁膜
４６０    ストレージノードコンタクトホールが形成される部位
４７０    ストレージノードコンタクトホール
【図１】
0004171076.tif 000002
【図２】
0004171076.tif 000003
【図３】
0004171076.tif 000004
【図４】
0004171076.tif 000005
【図５】
0004171076.tif 000006
【図６】
0004171076.tif 000007
【図７】
0004171076.tif 000008
【図８】
0004171076.tif 000009
【図９】
0004171076.tif 000010
【図１０】
0004171076.tif 000011
【図１１】
0004171076.tif 000012