(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１導電型半導体層と、該第１導電型半導体層の一部領域上に形成された光導波路用コア層と、該光導波路用コア層上に形成された上部クラッド層とを有する光導波路と、
光吸収層と、ヘテロ障壁緩和層と、第１導電型電界降下層の下側層と、第１導電型電界降下層の上側層と、キャリア増倍層と、第２導電型半導体層とを前記第１導電型半導体層の別の領域上に順に形成してなり、前記光導波路と結合したアバランシェフォトダイオードと、
を備え、
前記第１導電型電界降下層の下側層と前記光導波路用コア層との各側面が接触し、且つ、前記第１導電型電界降下層の上側層の一部が前記光導波路用コア層上に形成されたことを特徴とする半導体受光装置。
【請求項２】
前記キャリア増倍層の膜厚が０．０７μｍ以上０．１μｍ以下であり、前記光吸収層の膜厚が０．１５μｍ以上０．２μｍ以下であることを特徴とする請求項１に記載の半導体受光装置。
【請求項３】
前記第１導電型電界降下層の下側層は、その下面から上面に向かって組成が変化し、ヘテロ障壁緩和層として機能することを特徴とする請求項１又は請求項２に記載の半導体受光装置。
【請求項４】
前記へテロ障壁緩和層のバンドギャップは前記光吸収層のバンドギャップよりも大きく、前記キャリア増倍層のバンドギャップは前記へテロ障壁緩和層のバンドギャップよりも大きいことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体受光装置。
【請求項５】
前記第１導電型電界降下層の下側層はＮ型ＩｎＧａＡｓよりなり、前記第１導電型電界降下層の上側層はＮ型ＩｎＰよりなることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体受光装置。
【請求項６】
前記半導体基板はＩｎＰ基板であり、前記第１導電型半導体層はＮ型ＩｎＰ層であり、前記光吸収層はアンドープＩｎＧａＡｓ層であり、前記へテロ障壁緩和層はアンドープＩｎＧａＡｓＰ層であり、前記キャリア増倍層はアンドープＩｎＰ層であり、前記光導波路用コア層はアンドープＩｎＧａＡｓＰ層であり、前記上部クラッド層はＩｎＰ層であることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体光受光装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速光通信等に使用される半導体受光装置に関する。
【０００２】
【従来の技術】
従来例に係る超高速光通信用の半導体受光装置の断面構造を図１に示す。
【０００３】
図１の構造では、N型InPよりなるN型半導体層２と、アンドープInGaAsPよりなる光導波路用コア層３と、アンドープInPよりなる上部クラッド層４とがこの順にアンドープInP基板１の所定領域上に形成され、それらが光導波路５を構成する。そして、この光導波路５の端部近くのN型半導体層２上には、アンドープInGaAsよりなる光吸収層６と、P型InPよりなるP型半導体層７とがこの順に形成され、N型半導体層２と共にPINフォトダイオード８を構成している。
【０００４】
この半導体受光装置では、厚さが薄い光吸収層６で十分な量子効率を得るために、光導波路用コア層３からの光が光吸収層６の接合面と水平な方向から光吸収層６に入射される。このような構造を以下では横型入射構造と言うことにする。そのような構造は、公開されてはいないが、特願２００２−２１４４０８号に記載される。
【０００５】
そして、N側電極９とP側電極１０とに逆バイアスの電圧が印加された状態で光が入射すると、光吸収層６に電子―正孔対が生成し、光電流が検出される。
【０００６】
なお、フォトダイオードとしては、上記のPINフォトダイオードの他に、特許文献１に記載されるようなアバランシェフォトダイオード（APD）も知られている。更に、横型入射構造ではなく、ガードリング構造を有するプレーナ型のアバランシェフォトダイオードが、例えば特許文献２に開示されている。そして、非特許文献１には、アバランシェフォトダイオードの動作特性について開示されている。
【０００７】
【特許文献１】
特開平１１−３５４８２７号公報
【特許文献２】
特開平１０−２０９４８６号公報
【非特許文献１】
R. B. Emmons, J. Appl. Phys. 38, 3705, 1967
【０００８】
【発明が解決しようとする課題】
その横型入射構造の半導体受光装置では、更に大きな光電流を取り出し、且つ受信感度を高めるのが望ましく、そのためにはPINフォトダイオード８とは別のフォトダイオードを採用するのが好ましい。
【０００９】
更に、アバランシェフォトダイオードにおいては、単に受信感度が高いだけでなく、高速に変調された光信号を受信し、その光信号に追従した光電流が得られるように高速に動作するのが好ましい。
【００１０】
本発明は、係る従来例の問題点に鑑みて創作されたものであり、従来よりも大きな光電流を取り出すことができ、且つ、受信感度の高い半導体受光装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の一観点によれば、半導体基板と、前記半導体基板上に形成された第１導電型半導体層と、該第１導電型半導体層の一部領域上に形成された光導波路用コア層と、該光導波路用コア層上に形成された上部クラッド層とを有する光導波路と、光吸収層と、ヘテロ障壁緩和層と、第１導電型電界降下層の下側層と、第１導電型電界降下層の上側層と、キャリア増倍層と、第２導電型半導体層とを前記第１導電型半導体層の別の領域上に順に形成してなり、前記光導波路と結合したアバランシェフォトダイオードと、を備え、前記第１導電型電界降下層の下側層と前記光導波路用コア層との各側面が接触し、且つ、前記第１導電型電界降下層の上側層の一部が前記光導波路用コア層上に形成された半導体受光装置が提供される。
【００１３】
次に、本発明の作用について説明する。
【００１４】
本発明によれば、横型入射構造の半導体受光装置において、PINフォトダイオードよりも増倍率の大きなアバランシェフォトダイオード（APD）を形成するので、PINフォトダイオードを使用する場合よりも大きな光電流が取り出され、また、受信感度も高まる。
【００１５】
更に、本発明によれば、第１導電型電界降下層の下側層と光導波路用コア層との各側面が接触し、且つ第１導電型電界降下層の上側層の一部が光導波路用コア層上に形成される。よって、APDの深さ方向の電界分布を考えると、APDの中央部付近では、第１導電型電界降下層の上側層と下側層の二層分電界が降下するのに対し、光導波路用コア層を含む断面では、第１導電型電界降下層の上側層の分しか電界降下が起きない。そのため、電界をAPDの深さで積分して得られる値は、APDの中央部付近よりも、光導波路用コア層を含む断面で積分した値の方が大きくなる。一般に、APDのブレークダウン電圧は、上記積分値が大きい程高くなるので、上記によれば、APDの中央部付近よりもその端部でのブレークダウン電圧が高くなり、APDの端部でブレークダウンが起き難くなる。
【００１６】
しかも、第１導電型電界降下層の下側層の構成元素の組成をその下面から上面に向かって変化させ、ヘテロ障壁緩和層として機能させることにより、キャリアが下側層にトラップされて半導体受光装置の応答速度が低下するのが防止される。
【００２０】
【発明の実施の形態】
（第１実施形態）
本実施形態を説明する前に、基礎となる予備的事項について説明する。
【００２１】
横型入射構造の半導体受光装置において、その受信感度を高め、且つ、大きな光電流を取り出すには、PINフォトダイオードよりも電流増幅作用が大きく、高速に変調された光信号を高い量子効率で受信可能なアバランシェフォトダイオード（APD）を利用することが考えられる。
【００２２】
図１に示したPINフォトダイオード８をアバランシェフォトダイオードに単純に置き換えると、図２のような横型入射構造になる。なお、図２において、図１と同じ部材には図１と同じ符号を付してある。
【００２３】
図２のアバランシェフォトダイオード１７は、アンドープInGaAsよりなる光吸収層１２と、アンドープInGaAsPよりなるヘテロ障壁緩和層１３と、N型InPよりなる電界降下層（第１導電型電界降下層）１４と、アンドープInPよりなるキャリア増倍層１５と、P型InP層（第２導電型半導体層）１６とをN型半導体層（第１導電型半導体層）２上にこの順に形成してなる。
【００２４】
但し、これらの膜において、ヘテロ障壁緩和層１３のバンドギャップは光吸収層１２のバンドギャップよりも大きく、そして、キャリア増倍層１５のバンドギャップはヘテロ障壁緩和層１３のバンドギャップよりも大きい。
【００２５】
なお、本実施形態では、場合によっては、InP基板１や上部クラッド層４にシリコンをドープしてもよい。
【００２６】
また、N型半導体層２上にはTi/Pt/AuよりなるN側電極１８が形成され、P型InP層１６上にはTi/Pt/AuよりなるP側電極１９が形成され、これらの電極間に逆バイアスの電圧が印加される。
【００２７】
上記の層のうち、ヘテロ障壁緩和層１３は、構成元素の組成がInGaAsからInPに除々に変化するように形成され、光吸収層１２と電界降下層１４との間のヘテロ障壁を緩和し、ヘテロ障壁により正孔がトラップされるのを防ぐように機能する。
【００２８】
また、電界降下層１４は、そこで電界降下を急激に生じさせてその上のキャリア増倍層１５に高電界を印加するように機能する。
【００２９】
光導波路用コア層３を伝播する光は光吸収層１２に入射し、そこで電子−正孔対を発生させるが、これらのうち正孔はキャリア増倍層１５に流れ込む。キャリア増倍層１５には上記のように高電界が印加されているので、流れ込んだ正孔は次々とイオン化を引き起こし、それによりキャリアの増倍が行われる。これにより、PINフォトダイオードを使用する場合よりも大きな光電流を得ることができる。
【００３０】
ところが、この構造では、光導波路５との界面付近（図のＡ部）の電界降下層１４に電界が集中するので、その部分でブレークダウンが生じ易くなってしまう。そのため、暗電流が大きくなるという不都合や、N側電極１８とP側電極１９との間に大きな電圧を印加することができず、アバランシェフォトダイオード１７の増倍を大きく取ることができないといった不都合が生じる。
【００３１】
これらの点に鑑み、本発明者は図３に示すような半導体受光装置に想到した。図３において、図２と同じ部材には図２と同じ符号を付し、その説明は省略する。
【００３２】
この光受光装置が図２と異なる点は、電界降下層１４が下側層１４ａと上側層１４ｂとで構成され、且つ、上側層１４ｂの下に光導波路用コア層３が入り込んでいる点である。下側層１４ａは、その下面から上面に向かってヘテロ障壁緩和層１３の組成から上側層１４ｂの組成に除々に変化する組成を有するので、ヘテロ障壁緩和層としても機能し、正孔が下側層１４ａにトラップされて応答速度が低下するのが防がれる。そのような下側層１４ａは、例えば、N型InGaAsPよりなる。一方、上側層１４ｂは、例えばInPよりなる。
【００３３】
図１５は、そのような半導体受光装置の深さ方向の電界分布を示すグラフであり、縦軸はアバランシェフォトダイオード１７からの深さを表し、横軸はその深さにおける電界強度Eを表す。そして、実線は図３のI-I線に沿う電界分布であり、一点鎖線は図３のII-II線に沿う電界分布である。
【００３４】
図１５に示すように、II-II線に沿う場合は、下側層１４ａと上側層１４ｂの二層分電界が降下するのに対し、I-I線に沿う場合は、下側層１４ａが無いので、上側層１４ｂの一層分しか電界が降下しない。よって、電界Eを深さで積分して得られるグラフの面積は、I-I線に沿う場合の方がII-II線に沿う場合よりも大きくなる。
【００３５】
一般に、アバランシェフォトダイオードのブレークダウン電圧は、上記の面積が大きい程高くなることが知られている。従って、今の場合、I-I線に沿う場合の方がII-II線に沿う場合よりもブレークダウン電圧が高くなる。
【００３６】
よって、光導波路５との界面付近でブレークダウンが生じ難くなるので、各電極１８、１９間に十分高い電圧を印加することができ、アバランシェフォトダイオード１７の増倍を図２よりも大きく取ることが可能となる上、暗電流も小さくなる。
【００３７】
次に、上記のような半導体受光装置の製造工程について、図４〜図１３を参照しながら説明する。
【００３８】
最初に、図４（ａ）に示す断面構造を得るまでの工程について説明する。
【００３９】
まず、N型不純物としてFeが１×１０18cm-3ドープされたN型InPを、シリコンがドープされたInP基板（半導体基板）１上に厚さ約２μmにエピタキシャル成長し、それをN型半導体層２とする。そのエピタキシャル成長には例えばＭＯＣＶＤ法が採用されるが、以下の工程で成膜される層もＭＯＣＶＤ法で形成される。
【００４０】
次いで、このN型半導体層２上に、アンドープInGaAs層１２ａを厚さ約０．５μmにエピタキシャル成長する。そのアンドープInGaAs層１２ａにおいては、InPよりなる下地のN型半導体層２との格子整合を図るべく、InとAsとの組成比をIn：As＝０．５３：０．４７とする。
【００４１】
そして、このアンドープInGaAs層１２ａ上に、組成波長が１．２５μmで厚さが約０．１８μmであり、xの値が１から除々に小さくなるアンドープInGaAsxP1-x層１３ａをエピタキシャル成長する。
【００４２】
更に、このInGaAsxP1-x層１３ａ上に、N型不純物としてSiが１×１０18cm-3ドープされ、且つ、yの値が除々に小さくなり最終的には０となるN型InGaAsyP1-y層１４ｃを厚さ約０．０２μmにエピタキシャル成長する。このInGaAsyP1-y層１４ｃの組成波長は１．２５μmである。なお、InGaAsxP1-x層１３ａとN型InGaAsyP1-y層１４ｃとの格子整合を図るべく、これらの層の界面ではx＝yとする。
【００４３】
続いて、N型不純物としてSiが１×１０18cm-3ドープされたN型InP層１４ｄをN型InGaAsyP1-y層１４ｃ上に厚さ約０．０２μmにエピタキシャル成長させる。
【００４４】
そして、厚さが約０．２０μmのアンドープInP層１５ａをこのN型InP層１４ｄ上にエピタキシャル成長し、更にその上にP型不純物としてZnが１×１０18cm-3だけドープされたP型InP層１６ａをエピタキシャル成長させる。
【００４５】
更に、このP型InP層１６上にフォトレジスト形成し、それを露光・現像することにより、概略矩形の平面形状を有するレジストパターン２０とする。
【００４６】
次いで、このレジストパターン２０をエッチングマスクにし、エッチング液として硫酸と過酸化水素水との混合液を使用することで、P型InP層１６からアンドープInGaAs層１２ａまでをエッチングする。
【００４７】
これにより、図４（ｂ）に示すように、アンドープInGaAs層１２ａは光吸収層１２となり、アンドープInGaAsxP1-x層１３ａはヘテロ障壁緩和層１３となる。また、N型InGaAsyP1-y層１４ｃは電界降下層１４の下側層１４ａとなり、N型InP層１４ｄはその上側層１４ｂとなる。そして、アンドープInP層１５ａ及びP型InP層１６ａは、それぞれキャリア増倍層１５及びP型半導体層１６となる。
【００４８】
そのようなエッチングにおいては、下側層１４ａ、ヘテロ障壁緩和層１３、及び光吸収層１２のエッチレートが上側層１４ｂのエッチレートよりも大きい。そのため、下側層１４ａ、ヘテロ障壁緩和層１３、及び光吸収層１２のそれぞれの側面は、上側層１４ｂの側面よりも後退することになる。このエッチングが終了後、レジストパターン２０は除去される。
【００４９】
次に、図５に示す断面構造を得るまでの工程について説明する。
【００５０】
まず、組成波長が１．１μmのアンドープInGaAsP層をN型半導体層２上に厚さ約０．７μmにエピタキシャル成長させ、それを光導波路用コア層３とする。その光導波路用コア層３は、電界降下層１４の上側層１４ｂの下に距離D（＝約０．２μm）だけ入り込んだ構造となる。
【００５１】
その後、この光導波路用コア層３上にアンドープInP層２１を厚さ約２．０μm程度にエピタキシャル成長させる。
【００５２】
次いで、図６の斜視図に示すように、InP基板１上に上述の如く形成された各層を、光の進行方向に沿ってストライプ状にパターニングする。
【００５３】
続いて、図７（ａ）に示すように、アンドープInP層２１の端部とP型半導体層１６とを覆うSiO2膜２２を熱ＣＶＤ法により厚さ０．１μm程度に形成する。
【００５４】
そして、図７（ｂ）に示すように、SiO2膜２２をエッチングマスクとして使用しながら、ＨＣｌ液をエッチング液とするウエットエッチングにより、SiO2膜２２で覆われていない部分のアンドープInP層２１を選択的にエッチングして除去する。
【００５５】
次に、図８（ａ）に示すように、残存するアンドープInP層２１の側面上と光導波路用コア層３上とに、アンドープInP層を厚さ約２μm程度にエピタキシャル成長させ、それを上部クラッド層４とする。
【００５６】
次いで、図８（ｂ）に示すように、SiO2膜２２を除去してP型半導体層１６の表面を露出させ、その上に厚さ約３nmのTi膜と、厚さ約２００nmのPt膜と、厚さ約２μmのAu膜とをこの順に蒸着法により形成し、それらをP側電極１９とする。なお、P側電極１９とP型半導体層１６との接合面積は、６μm×９μmである。
【００５７】
その後、図９（ａ）に示すように、光が入射される側とは反対側に形成されている上部クラッド層４からInP基板１の一部までをSiCF4の雰囲気中でドライエッチングすることにより、N型半導体層２の表面を剥き出すと共に、InP基板１に段差面１ａを形成する。
【００５８】
そして、図９（ｂ）に示すように、段差面１ａからN型半導体層２の表面にAuGe膜、及びAu膜を蒸着法によりこの順に積層し、それをN側電極１８とする。
【００５９】
続いて、図１０に示すように、ＣＶＤ法によりSiN膜２３を全面に約０．３μmに形成する。
【００６０】
なお、この工程までの平面図は図１１のようになる。但し、図１１においては、SiN膜２３、上部クラッド層４、及びInP層２１を省略してある。そして、先の図１０は、図１１のIII−III断面図に相当する。
【００６１】
図１１に示されるように、N側電極１８は二つ形成され、その各々は鉤型の平面形状を有する。
【００６２】
その後、図１２に示すように、P側電極１９上のSiN膜２３にホール２３ａを形成する。そして、そのホール２３ａ内と、該ホール２３ａから段差面１ａの上方のSiN膜２３上とにTi/Au膜を形成し、それをP側電極引き出し線２４とする。
【００６３】
ここまでの平面図を図１３に示す。但し、図１３においては、SiN膜２３、上部クラッド層４、及びInP層２１を省略してある。そして、先の図１２は、図１３のIV−IV線断面図に相当する。
【００６４】
以上により、本実施形態に係る半導体受光装置が完成する。その半導体受光装置の斜視図は図１４に示す通りであり、そのP側電極引出し配線２４とN側電極１８との間に３０Ｖ程度の電圧を印加すると、１０倍以上の十分な増倍率が得られる。
【００６５】
（第２実施形態）
既述の第１実施形態では、横型入射構造にアバランシェフォトダイオード１７を組み込むことにより、PINフォトダイオードを使用する場合よりも高い受信感度を有する半導体受光装置を得た。
【００６６】
ところが、光通信の基幹ネットワークで使用される半導体受光装置では、このように受信感度が高いだけでなく、約４０Gbit/sec程度の高速な伝送速度に変調された光信号を受信し、その光信号に追従した光電流が得られるように高速に動作するのが好ましい。
【００６７】
そこで、本実施形態では、このように高速に変調された光信号を受信できるアバランシェフォトダイオードについて説明する。
【００６８】
まず、アバランシェフォトダイオードの高速特性についての基礎的事項について説明する。
【００６９】
アバランシェフォトダイオードの高速特性については、例えば非特許文献１に開示されており、そこでは増倍立ち上がり時間によるアバランシェフォトダイオードの3dB遮断周波数f3dBが次式で表されている。
【００７０】
【数１】
0004184162.tif 000002
式（１）において、Mは増倍率、kはキャリア増倍層における電子とホールのそれぞれのイオン化率の比、vはキャリア増倍層でのキャリアの飽和速度、wはキャリア増倍層の膜厚、N(k)はkに対して鈍く変化する無次元の関数であり、通常は一定と近似する。
【００７１】
式（１）のように、3dB遮断周波数f3dBは増倍率Mに反比例しているため、これらf3dBとMとの積は一定になる。この積は、増倍帯域幅積（MB積）と呼ばれ、その値が大きい程アバランシェフォトダイオードが高速で動作できるようになる。４０Gbit/secの基幹ネットワークでは、ビットレートの７０％である２８GHzの帯域が必要となり、最適増幅率７倍で動作させるためには、２００GHzのMB積が必要となるが、このように大きなMB積を有するアバランシェフォトダイオードはまだ市場に提供されていない。
【００７２】
式（１）より、MB積を増大させる方法には二つの方法があることが理解される。
【００７３】
その一つ目の方法はイオン化率kを増大させる方法である。イオン化率kは材料によって決まるため、その値を変えるには材料を変更する必要がある。第１実施形態ではInPによりキャリア増倍層１５を構成したが、InPよりも大きなイオン化率kを有する材料としてAlInAsがある。ところが、AlInAsは、潮解性が高く、水分を吸収してその特性が劣化してしまうので、受光装置の信頼性を低下させてしまう。
【００７４】
二つ目の方法は、キャリア増倍層１５の膜厚wを薄くする方法である。この方法を採用する場合、薄いキャリア増倍層１５において電子−ホール対を多数発生させるために、第１実施形態よりも大きな電圧をキャリア増倍層１５に印加する必要がある。
【００７５】
図１６は、図３に示した半導体受光装置の深さ方向の電界分布を示すグラフであり、縦軸はアバランシェフォトダイオード１７からの深さを表し、横軸はその深さにおける電界強度Eを表す。そして、実線は、キャリア増倍層１５を薄くしない第１実施形態における図３のII-II線に沿う電界分布を示し、一点鎖線は、キャリア増倍層１５を薄くした場合のII-II線に沿う電界分布を示す。
【００７６】
図１６から明らかなように、上記のように薄いキャリア増倍層１５に大きな電圧を印加しようとすると、その下方の光吸収層１２にも大きな電圧が印加される。
【００７７】
しかしながら、光吸収層１２のバンドギャップが狭いため、たとえキャリア増倍層１５よりも小さな電圧が光吸収層１２に印加されても、光吸収層１２においてアバランシェ増倍が生じてしまう。その結果、キャリア増倍層１５を薄くしたにも関わらず、実効的な増倍領域幅が光吸収層１２まで広がってしまうので、式（１）のwが大きくなってMB積がむしろ低下してしまうことになる。
【００７８】
よって、上記二つの方法を採用したのでは、信頼性のよいInPをキャリア増倍層１５に使用しながら高いMB積を得ることはできない。
【００７９】
これらの点に鑑み、本願発明者は、上記とは異なる方法で高いMB積を得るべく、以下のような種々の実験を行った。
【００８０】
図１７は、この実験のために作製された、本実施形態に係るプレーナ型のアバランシェフォトダイオードの断面図である。
【００８１】
このアバランシェフォトダイオードにおいては、N型不純物としてSiが１×１０18cm-3の濃度でドープされたInPよりなるN型半導体層３２がN型のInP基板３１上に厚さ２μmにエピタキシャル形成される。そして、このN型半導体層３２上には、アンドープInGaAsよりなる光吸収層３３が厚さ０．２μmにエピタキシャルに形成される。この光吸収層３３を構成するInGaAsは、InPよりなる下地のN型半導体層３２との格子整合を図るべく、InとAsとの組成比をIn：As＝０．５３：０．４７としている。
【００８２】
更に、光吸収層３３の上には、組成波長が１．２５μmで厚さが約０．１μmであり、xの値が１から除々に小さくなるアンドープInGaAsxP1-x層がヘテロ障壁緩和層３４としてエピタキシャルに形成される。
【００８３】
そして、このヘテロ障壁緩和層３４上には、N型不純物としてSiが１×１０18cm-3ドープされたN型InPがN型電界降下層３５として厚さ０．０２μmにエピタキシャルに形成される。
【００８４】
そのN型電界降下層３５上には、アンドープInPよりなるキャリア増倍層３６が厚さ０．０５μmにエピタキシャルに形成され、更にその上には、P型不純物としてZnが１×１０18cm-3だけドープされたP型InPよりなるP型半導体層３７が厚さ１μmにエピタキシャルに形成される。
【００８５】
そして、このP型半導体層３７上には、厚さ２μmのAu（金）層と、厚さ０．２μmのPt（プラチナ）層と、厚さ０．０３μmのTi（チタン）層とをこの順に積層してなるTi/Pt/Au層をリング状の平面形状にパターニングしてなるP側電極３８が形成される。
【００８６】
また、InP基板３１の二つの主面のうち、P側電極３８が形成される側とは反対側の主面には、厚さ０．２７μmのAu層と、厚さ０．０３μmのAuGe層とをこの順に積層してなるAuGe/Au層がN側電極３０として形成される。
【００８７】
上記した各層３３〜３７の機能は、第１実施形態で説明した各層１２〜１６のそれぞれと同じなので、その説明は以下では省略する。
【００８８】
図１８は、InPよりなるキャリア増倍層３６の膜厚を振り、それによってこのアバランシェフォトダイオードのMB積がどのように変化するのかを実験して得られたグラフである。但し、この実験では、光吸収層３３の厚みも振っており、図中の実験値▲１▼では光吸収層３３の厚みを０．２μmとし、実験値▲２▼ではその厚みを０．８μmとしている。また、同図には、比較のために、式（１）から予測されるMB値も併記してある。
【００８９】
図１８に示すように、得られた実験値は、キャリア増倍層３６の膜厚が厚いところでは式（１）の理論値よりも小さい値となったが、キャリア増倍層３６の膜厚が０．１μmよりも薄くなると、４０Gbit/secの基幹通信に必要な２００GHzが得られ、理論値よりも大きくなった。
【００９０】
このように、キャリア増倍層３６の膜厚を薄くすると大きなMB値が得られたが、キャリア増倍層３６をあまり薄くし過ぎると、電子−ホール対生成を効率よく引き起こすためにキャリア増倍層３６に高い電圧を印加する必要が生じ、その結果、キャリア増倍層３６を流れるトンネル電流が増大する恐れがある。
【００９１】
そこで、本願発明者は、キャリア増倍層３６の膜厚を振り、それによってキャリア増倍層３６を流れるトンネル電流の値がどのように変化するのかを実験した。その結果を図１９に示す。
【００９２】
図１９に示すように、そのトンネル電流は、キャリア増倍層３６の膜厚が薄くなるほど増大する傾向にある。
【００９３】
トンネル電流は、実用的には１μＡ以下である必要があり、これを満たすにはキャリア増倍層１５の膜厚の下限を０．０７μmすれば良いことが図１９から理解される。
【００９４】
一方、図２０は、光吸収層３３の膜厚を振った場合に、MB積がどのように変化するのかを実験して得られたグラフである。但し、この実験においては、キャリア増倍層３６の膜厚を０．１μmに固定してある。
【００９５】
図２０に示されるように、MB積は、光吸収層３３の膜厚が薄くなるほど増加する傾向にある。この増加傾向は、光吸収層３３の膜厚が０．２μmよりも薄くなると特に顕著となる。これにより、大きなMB積を得るには、光吸収層３３の膜厚を０．２μmよりも薄くすれば良いことが理解される。
【００９６】
ところで、MB積を大きくするために光吸収層３３の膜厚を薄くし過ぎると、光吸収層３３における電子―ホール対生成の量子効率が低下する恐れがある。
【００９７】
そこで、本願発明者は、光吸収層３３の膜厚を振った場合に、光吸収層３３における量子効率がどのように変化するのかを実験した。その結果を図２１に示す。
【００９８】
図２１に示すように、その量子効率は、光吸収層３３の膜厚が薄くなるほど低下する傾向にある。実用的には、量子効率が０．７以上である必要があり、これを満たすためには光吸収層３３の膜厚を０．１５μm以上とすればよいのが図２１から理解される。
【００９９】
上記した図１８〜図２１の実験結果より、キャリア増倍層３６の膜厚を０．０７μm以上０．１μm以下にし、且つ、光吸収層３３の膜厚を０．１５μm以上０．２μm以下とすることにより、（１）式から予測のつかない大きなMB積を得ることが明らかとなった。
【０１００】
このような効果が得られる理由について、本願発明者は次のように考察している。まず、InPにおいては、ホールのdead spaceが電子のそれよりも長く約０．０１μm程度であるため、InPよりなるキャリア増倍層３６を薄くしてその膜厚をホールのdead spaceの数倍程度にすると、キャリア増倍層３６中でのホールの散乱回数が電子のそれよりも少なくなり、ホールのイオン化率が電子のイオン化率よりも小さくなると考えられる。その結果、式（１）におけるkが大きくなり、MB積が大きくなるものと推測される。
【０１０１】
また、一つのキャリアに着目すると、そのキャリアのある時点における散乱から次の散乱までの間には、キャリアはその飽和速度vよりも速く移動する。よって、上記のようにホールの散乱回数が少なくなると、ホールの飽和速度vが速くなると推測され、その結果、式（１）により、MB積が大きくなるものと考えられる。
【０１０２】
このように大きなMB積を有するアバランシェフォトダイオードによれば、４０Gbits/sec程度の高速に変調された光信号に追従する光電流を取り出すことができ、次世代の光通信の基幹ネットワークの実現に大きく貢献することが可能となる。
【０１０３】
なお、上記では、図１７に示したプレーナ型のアバランシェフォトダイオードについて説明したが、本実施形態はこれ限定されず、第１実施形態の図３で説明した横型入射構造におけるアバランシェフォトダイオード１７にも本実施形態を適用し得る。その場合は、キャリア増倍層１５の膜厚を０．０７μm以上０．１μm以下にし、且つ、光吸収層１２の膜厚を０．１５μm以上０．２μm以下とすることにより、４０Gbits/sec程度の高速で動作可能なアバランシェフォトダイオード１７が光導波路５に結合した横型入射構造の半導体受光装置が得られる。
【０１０４】
【発明の効果】
以上説明したように、本発明に係る半導体受光装置によれば、従来例に係るPINフォトダイオードに代えてアバランシェフォトダイオードを形成するので、従来よりも大きな光電流を取り出すことができ、また、受信感度も高くすることができる。
【０１０５】
更に、その半導体受光装置では、第１導電型電界降下層の下側層と光導波路用コア層との各側面が接触し、且つ第１導電型電界降下層の上側層の一部が光導波路用コア層上に形成されるようにしたので、アバランシェフォトダイオード端部のブレークダウン電圧が高まり、そこでブレークダウンを起き難くすることができる。
【０１０６】
しかも、第１導電型電界降下層の下側層の組成をその下面から上面に向かって変化させ、ヘテロ障壁緩和層として機能させることにより、キャリアが下側層にトラップされて半導体受光装置の応答速度が低下するのを防止することができる。
【０１０７】
また、本発明に係るアバランシェフォトダイオードによれば、光吸収層の膜厚を０．１５μm以上０．２μm以下にし、且つ、キャリア増倍層の膜厚を０．０７μm以上０．１μm以下とするので、MB積の値を理論的に予測される値よりも大きくすることができ、アバランシェフォトダイオードの動作速度を速めることができる。
【図面の簡単な説明】
【図１】  図１は、従来例に係る半導体受光装置の断面図である。
【図２】  図２は、従来例に係る半導体受光装置のPINフォトダイオードを単純にアバランシェフォトダイオードに置き換えた構造の断面図である。
【図３】  図３は、本発明の第１の実施の形態に係る半導体受光装置の断面図である。
【図４】  図４は、本発明の第１の実施の形態に係る半導体受光装置の製造工程について示す断面図（その１）である。
【図５】  図５は、本発明の第１の実施の形態に係る半導体受光装置の製造工程について示す断面図（その２）である。
【図６】  図６は、本発明の第１の実施の形態に係る半導体受光装置の製造工程について示す斜視図である。
【図７】  図７は、本発明の第１の実施の形態に係る半導体受光装置の製造工程について示す断面図（その３）である。
【図８】  図８は、本発明の第１の実施の形態に係る半導体受光装置の製造工程について示す断面図（その４）である。
【図９】  図９は、本発明の第１の実施の形態に係る半導体受光装置の製造工程について示す断面図（その５）である。
【図１０】  図１０は、本発明の第１の実施の形態に係る半導体受光装置の製造工程について示す断面図（その６）である。
【図１１】  図１１は、本発明の第１の実施の形態に係る半導体受光装置の製造工程について示す平面図（その１）である。
【図１２】  図１２は、本発明の第１の実施の形態に係る半導体受光装置の製造工程について示す断面図（その７）である。
【図１３】  図１３は、本発明の第１の実施の形態に係る半導体受光装置の製造工程について示す平面図（その２）である。
【図１４】  図１４は、本発明の第１の実施の形態に係る半導体受光装置の斜視図である。
【図１５】  図１５は、本発明の第１の実施の形態に係る半導体受光装置の深さ方向の電界分布を示すグラフである。
【図１６】  図１６は、本発明の第１の実施の形態に係る半導体受光装置のキャリア増倍層を薄くする場合としない場合とにおける電界分布を示す図である。
【図１７】  図１７は、本発明の第２の実施の形態に係るアバランシェフォトダイオードの断面図である。
【図１８】  図１８は、本発明の第２の実施の形態に係るアバランシェフォトダイオードにおいて、キャリア増倍層の膜厚とMB積との関係について示すグラフである。
【図１９】  図１９は、本発明の第２の実施の形態に係るアバランシェフォトダイオードにおいて、キャリア増倍層の膜厚とトンネル電流との関係について示すグラフである。
【図２０】  図２０は、本発明の第２の実施の形態に係るアバランシェフォトダイオードにおいて、光吸収層の膜厚とMB積との関係について示すグラフである。
【図２１】  図２１は、本発明の第２の実施の形態に係るアバランシェフォトダイオードにおいて、光吸収層の膜厚と量子効率との関係について示すグラフである。
【符号の説明】
１…InP基板、１ａ…段差面、２、３２…N型半導体層、３…光導波路用コア層、４…上部クラッド層、５…光導波路、６、１２、３３…光吸収層、７、１６、３７…P型半導体層、８…PINフォトダイオード、９、１８、３０…N側電極、１０、１９、３８…P側電極、１３、３４…ヘテロ障壁緩和層、１４、３５…N型電界降下層、１４ａ…N型電界降下層の下側層、１４ｂ…N型電界降下層の上側層、１５、３６…キャリア増倍層、１７…アバランシェフォトダイオード、２０…レジストパターン、２１…InP層、２２…SiO2膜、２３…SiN膜、２３ａ…ホール、２４…P側電極引出し配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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