(57)【特許請求の範囲】
【請求項１】
電源電位端子と出力端子間に接続された第１スイッチングトランジスタと、
前記出力端子とアース電位間に接続された第２スイッチングトランジスタと、
前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタと同一半導体基板に設けられ、前記第２スイッチングトランジスタに寄生ダイオードを形成するための寄生ダイオード用半導体領域と、
前記寄生ダイオード用半導体領域と同一半導体基板に設けられ、前記第２スイッチングトランジスタと前記寄生ダイオード用半導体領域との周囲に配置されたガードリングとを備え、
前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタをオン・オフ制御し、かつそのオフ制御時に前記第２スイッチングトランジスタに前記寄生ダイオードにより負荷電流を通流させて前記出力端子に接続された負荷を駆動するとともに、
前記寄生ダイオード用半導体領域をアース電位に接続し、且つ前記ガードリングをアース電位に接続して前記寄生ダイオードによる寄生バイポーラトランジスタのトランジスタ動作を防止する
ことを特徴とする誘導性負荷駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路装置に形成されたスイッチング素子を使用して誘導性負荷を駆動する誘導性負荷駆動回路に関する。
【０００２】
【従来の技術】
ＣＤ、ＣＤ−ＲＯＭ、ＤＶＤ、ＭＤなどディスクメディア装置では、モーター、アクチュエータが設けられており、これらモーターなどの駆動には、制御素子として、ＭＯＳＦＥＴ（絶縁ゲート形電解効果トランジスタ）、バイポーラトランジスタなどの半導体スイッチング素子を使用する負荷駆動回路が使用されている。
【０００３】
図６（ａ）、（ｂ）は、従来の誘導性負荷駆動回路を示す図である。
【０００４】
図６において、負荷駆動用ＭＯＳＦＥＴＱ１〜Ｑ４は、Ｎチャンネル型とされ、負荷Ｌとともにブリッジ回路に構成されている。そして、制御回路６１からのＰＷＭ（Pulse  Width  Modulation）制御信号のようなパルス信号のゲート制御信号６２を受けて導通制御される。
【０００５】
ＰＷＭ制御信号６２がオン状態の時には、通常は負荷駆動用ＭＯＳＦＥＴＱ１とＱ４，あるいは負荷駆動用ＭＯＳＦＥＴＱ２とＱ３が同時に駆動されて、負荷Ｌに正方向あるいは負方向の負荷電流Ｉｏを流す。
【０００６】
図６（ａ）では、負荷駆動用ＭＯＳＦＥＴＱ２とＱ３が同時に駆動されて、負荷Ｌに負方向の負荷電流（図中１点鎖線で示す）Ｉｏが流されている。なお、この時、負荷駆動用ＭＯＳＦＥＴＱ１とＱ４はオフされている。
【０００７】
一方、ＰＷＭ制御信号６２がオフ状態の時には、図６（ｂ）のように、負荷駆動用ＭＯＳＦＥＴＱ２はオフされ、負荷駆動用ＭＯＳＦＥＴＱ３はオンされている。また、負荷駆動用ＭＯＳＦＥＴＱ１とＱ４はオフ状態のままとされている。負荷駆動用ＭＯＳＦＥＴＱ４は、前述のように、Ｎチャンネル型であるから、オフ状態の時にはソースＳと接続されているバックゲートＢＧからＰ型基板とＮ型のドレインＤを介して寄生ダイオードによる電流路が形成され、オフ状態においても、電流が流れ得る。
【０００８】
そして、負荷Ｌが、モーター、アクチュエータ等の誘導性負荷であるから、負荷Ｌの蓄積エネルギーによる誘起起電力により図中の一点鎖線のように、負荷Ｌ、負荷駆動用ＭＯＳＦＥＴＱ３のドレイン−ソース，負荷駆動用ＭＯＳＦＥＴＱ４のソースＳ−バックゲートＢＧ−ドレインＤ（すなわち、寄生ダイオード）の経路を通って負荷電流Ｉｏが循環して流れる。
【０００９】
この時、この誘導性負荷駆動回路の形成されている集積回路では、前記寄生ダイオードのアノード（つまり負荷駆動用ＭＯＳＦＥＴＱ４のバックゲートＢＧ）側をベースとし、カソード（つまりドレインＤ）側をエミッタとする寄生ＮＰＮ型バイポーラトランジスタが形成され、別の領域に形成されているＮ形半導体からその寄生ＮＰＮ型バイポーラトランジスタの直流電流増幅率ｈｆｅに応じて電流を引っ張ることになる。
【００１０】
通常、この寄生トランジスタによる電流が、別の回路を構成する素子のＮ形半導体から引かれると、その回路を誤動作させてしまう可能性がある。
【００１１】
このため、その寄生トランジスタによる影響を抑えるため、スイッチングトランジスタの周囲に、Ｎ型半導体のガードリングを配置し、このガードリングを電源電位Ｖｃｃなどの安定な高電位に接続して寄生トランジスタに電流を供給することで、ガードリング外部の別回路への影響を少なくしている。
【００１２】
【発明が解決しようとする課題】
このように、スイッチングトランジスタの周囲に、安定な高電位に接続されたＮ型半導体のガードリングを配置することで、ガードリング外部の別回路への影響は少なくなっている。
【００１３】
しかし、前記寄生ＮＰＮ型バイポーラトランジスタがオンしている時は、そのベースーエミッタ間で電力が消費されるだけでなく、寄生ＮＰＮ型バイポーラトランジスタのコレクターエミッタ間でも電力が消費されている。このコレクタは電源電位Ｖｃｃ等の高電位に接続されているので、コレクタ電流により大きい損失が発生し、またＰＷＭ制御などでスイッチング周波数が高くなるにしたがってその損失は大きくなり、決して無視できない状況となっている。
【００１４】
そこで、本発明は、集積回路装置に形成されたスイッチング動作する誘導性負荷駆動回路において、寄生素子により発生する誤動作を防止するためのガードリングの設置により消費される電力損失を、低減することを目的とする。
【００１５】
【課題を解決するための手段】
請求項１の誘導性負荷駆動回路は、電源電位端子と出力端子間に接続された第１スイッチングトランジスタと、
前記出力端子とアース電位間に接続された第２スイッチングトランジスタと、
前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタと同一半導体基板に設けられ、前記第２スイッチングトランジスタに寄生ダイオードを形成するための寄生ダイオード用半導体領域と、
前記寄生ダイオード用半導体領域と同一半導体基板に設けられ、前記第２スイッチングトランジスタと前記寄生ダイオード用半導体領域との周囲に配置されたガードリングとを備え、
前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタをオン・オフ制御し、かつそのオフ制御時に前記第２スイッチングトランジスタに前記寄生ダイオードにより負荷電流を通流させて前記出力端子に接続された負荷を駆動するとともに、
前記寄生ダイオード用半導体領域をアース電位に接続し、且つ前記ガードリングをアース電位に接続して前記寄生ダイオードによる寄生バイポーラトランジスタのトランジスタ動作を防止する
ことを特徴とする。
【００１６】
このように、本発明は、電源電位とアース電位間に接続された第１、第２スイッチングトランジスタのオン・オフ制御により誘導性負荷を駆動する回路において、同一半導体基板に第２スイッチングトランジスタに寄生ダイオードを形成するための寄生ダイオード用半導体領域と他の素子への影響を防止するガードリングを設けるとともに、この寄生ダイオード用半導体領域及びガードリングをともにアース電位に接続しているから、オフ制御時にアース側に設けられているオフ状態の第２スイッチングトランジスタの寄生ダイオードにより負荷電流を逆方向に流すことができる。また、ガードリング外部の別回路への影響を少なくすることができる。
【００１７】
その際に、この寄生ダイオードによってガードリングとの間に寄生トランジスタが生成されても、ガードリングをアース電位に接続しているため、寄生トランジスタはトランジスタ動作が抑制される。
【００１８】
したがって、同一基板に形成されている他の素子に何らの影響を及ぼすことなく、寄生トランジスタのコレクタ−エミッタ電流を減少させ、電力損失を低減することができる。
【００１９】
【発明の実施の形態】
以下、本発明の実施例について、図を参照して説明する。
【００２０】
図１は、本発明の第１実施例に係る誘導性負荷駆動回路を組み込んだ半導体基板を示す図である。
【００２１】
図１において、Ｐ型半導体基板１１にＮ型のソース領域１２とＮ型のドレイン領域１３を形成し、またＰ型のバックゲート領域１５，１６を形成し、ソース領域１２を介してアース電位ＧＮＤに接続され、バックゲート領域１５、１６はバックゲートＢＧを介してアース電位ＧＮＤに接続され、ドレイン領域１３はドレイン端子Ｄを介して外部へ接続される。ソース領域１２とドレイン領域１３の間に酸化膜絶縁体１４を介してゲート電極が設けられ、ゲート端子Ｇを介して外部へ接続される。これにより、Ｎチャンネル型ＭＯＳＦＥＴが構成される。
【００２２】
また、Ｐ型半導体基板１１に形成されたｎ形拡散層中にガードリング１７が形成され、ガードリング端子ＧＲを介して外部へ接続される。本発明では、このガードリング端子ＧＲが、アース電位ＧＮＤに接続される。
【００２３】
さて、この第１実施例に係る誘導性負荷駆動回路は図６と同様の回路図となるので、再び図６を参照する。なお、図１のＰ型半導体基板１１に形成されているＮチャンネル型ＭＯＳＦＥＴは、図６との関係では負荷駆動用ＭＯＳＦＥＴＱ４（または負荷駆動用ＭＯＳＦＥＴＱ３）に対応する。
【００２４】
図６（ａ）のように、負荷駆動用ＭＯＳＦＥＴＱ２とＱ３が同時に駆動されて、負荷Ｌに負方向の負荷電流（図中１点鎖線で示す）Ｉｏが流されている状態から、図６（ｂ）のようにＰＷＭ制御信号６２がオフ状態となると、負荷駆動用ＭＯＳＦＥＴＱ３はオンされ、負荷駆動用ＭＯＳＦＥＴＱ１，Ｑ２、Ｑ４はオフされる。
【００２５】
この状態で、誘導性負荷Ｌの蓄積エネルギーによる誘起起電力により図６（ｂ）中の一点鎖線のように、負荷Ｌ、負荷駆動用ＭＯＳＦＥＴＱ３のドレイン−ソース，負荷駆動用ＭＯＳＦＥＴＱ４のバックゲートＢＧ−ドレインＤ（すなわち、寄生ダイオード）の経路を通って負荷電流が循環して流れることになる。
【００２６】
この時、図１を参照して、この誘導性負荷駆動回路の形成されている集積回路では、前記寄生ダイオードのアノードつまり負荷駆動用ＭＯＳＦＥＴＱ４のバックゲート領域１５，１６はアース電位ＧＮＤであるのに対してカソードつまりドレイン領域１３は負電位に引かれることになる。このため、負荷駆動用ＭＯＳＦＥＴＱ４のバックゲート領域１５，１６をベースとし、ドレイン領域１３をエミッタとし、他の素子のＮ型領域をコレクタとする寄生ＮＰＮ型バイポーラトランジスタＴｒが形成される。
【００２７】
この寄生ＮＰＮ型バイポーラトランジスタＴｒの電流による他の回路の誤動作を防止するために、当該負荷駆動用ＭＯＳＦＥＴＱ４の周囲に、Ｎ型半導体のガードリング１７を設けて、当該寄生ＮＰＮ型バイポーラトランジスタＴｒのコレクタとして作用させるとともに、このガードリング１７を外部へ導出するガードリング端子ＧＲをアース電位ＧＮＤへ接続している。
【００２８】
これにより、負荷駆動用ＭＯＳＦＥＴＱ４（または負荷駆動用ＭＯＳＦＥＴＱ３）に寄生ＮＰＮ型バイポーラトランジスタＴｒが形成されても、その寄生ＮＰＮ型バイポーラトランジスタＴｒのコレクタ−エミッタ間の電圧は、従来の電源電位Ｖｃｃに接続していた場合に比べて、極めて小さい値になる。
【００２９】
したがって、寄生ＮＰＮ型バイポーラトランジスタＴｒのベース−エミッタ間で消費される電力損失は存在するものの、損失の大部分を占めるコレクタ−エミッタ間で発生する電力損失は著しく低減される。
【００３０】
勿論、スイッチングトランジスタの周囲に、Ｎ型半導体のガードリングを配置し、安定なアース電位ＧＮＤに接続しているから、ガードリング外部の別回路への影響は従来におけると同様に少なくなっている。
【００３１】
図２は、本発明の第２実施例に係る誘導性負荷駆動回路を組み込んだ半導体基板を示す図である。
【００３２】
図２において、Ｐ型半導体基板２１にＰ型分離領域２２で分離されたＮ型拡散層２３−１，Ｎ型拡散層２３−２を形成する。Ｎ型拡散層２３−１にＰ型のバックゲート領域２５を形成し、その中にＮ型のソース領域２４を形成し、さらにソース領域２４及びバックゲート領域２５を貫通してＰ型のバックゲート接続領域２６を形成する。このバックゲート接続領域２６はバックゲート領域２５の電位を所定の電位に設定するものである。またＮ型のドレイン領域２７を形成する。そして、ソース領域２４及びバックゲート接続領域２６はソース端子Ｓを介してアース電位ＧＮＤに接続され、ドレイン領域２７はドレイン端子Ｄを介して外部に接続され、バックゲート領域２５に酸化膜絶縁体２８を介してゲート電極が設けられ、ゲート端子Ｇを介して外部へ接続される。また、Ｐ型分離領域４２は分離端子ＪＩを介してアース電位ＧＮＤに接続される。これにより、Ｎチャンネル型のＤＭＯＳＦＥＴ（Double diffusion ＭＯＳＦＥＴ）が構成される。
【００３３】
また、Ｎ型拡散層２３−２にガードリング２９が形成され、ガードリング端子ＧＲを介して外部へ接続される。本発明では、このガードリング端子ＧＲが、アース電位ＧＮＤに接続される。
【００３４】
さて、この第２実施例に係る誘導性負荷駆動回路は図６と同様の回路図となるので、再び図６を参照する。なお、図２のＰ型半導体基板２１に形成されているＮチャンネル型ＤＭＯＳＦＥＴは、図６との関係では負荷駆動用ＤＭＯＳＦＥＴＱ４（または負荷駆動用ＤＭＯＳＦＥＴＱ３）に対応する。
【００３５】
図６（ａ）のように、負荷駆動用ＤＭＯＳＦＥＴＱ２とＱ３が同時に駆動されて、負荷Ｌに負方向の負荷電流（図中１点鎖線で示す）Ｉｏが流されている状態から、図６（ｂ）のようにＰＷＭ制御信号６２がオフ状態となると、負荷駆動用ＤＭＯＳＦＥＴＱ３はオンされており、負荷駆動用ＤＭＯＳＦＥＴＱ１，Ｑ２、Ｑ４はオフされている。
【００３６】
この状態で、誘導性負荷Ｌの蓄積エネルギーによる誘起起電力により図６（ｂ）中の一点鎖線のように、負荷Ｌ、負荷駆動用ＤＭＯＳＦＥＴＱ３のドレイン−ソース，負荷駆動用ＤＭＯＳＦＥＴＱ４のバックゲートＢＧ−ドレインＤ（すなわち、寄生ダイオード）の経路を通って負荷電流が循環して流れることになる。
【００３７】
この時、図２を参照して、この誘導性負荷駆動回路の形成されている集積回路では、前記寄生ダイオードのアノードつまり負荷駆動用ＤＭＯＳＦＥＴＱ４のバックゲート接続領域２６及びＰ型分離領域２２はアース電位ＧＮＤであるのに対してカソードつまりドレイン領域２７は負電位に引かれることになる。このため、負荷駆動用ＤＭＯＳＦＥＴＱ４のバックゲート接続領域２６及びＰ型分離領域２２をベースとし、ドレイン領域２７をエミッタとし、他の素子のＮ型領域をコレクタとする寄生ＮＰＮ型バイポーラトランジスタＴｒが形成される。
【００３８】
この寄生ＮＰＮ型バイポーラトランジスタＴｒの電流による他の回路の誤動作を防止するために、Ｐ型分離領域２２の周囲に、Ｎ型半導体のガードリング２９を設けて、当該寄生ＮＰＮ型バイポーラトランジスタＴｒのコレクタとして作用させるとともに、このガードリング２９を外部へ導出するガードリング端子ＧＲをアース電位ＧＮＤへ接続している。
【００３９】
これにより、負荷駆動用ＤＭＯＳＦＥＴＱ４（または負荷駆動用ＤＭＯＳＦＥＴＱ３）に寄生ＮＰＮ型バイポーラトランジスタＴｒが形成されても、その寄生ＮＰＮ型バイポーラトランジスタＴｒのコレクタ−エミッタ間の電圧は、従来の電源電位Ｖｃｃに接続していた場合に比べて、極めて小さい値になる。
【００４０】
したがって、第１実施例と同様に、電力損失は著しく低減される。
【００４１】
図３（ａ）、（ｂ）は、本発明の第３実施例に係る誘導性負荷駆動回路を示し、図４はその誘導性負荷駆動回路を組み込んだ半導体基板を示す図である。
【００４２】
図３（ａ）、（ｂ）の誘導性負荷駆動回路において、負荷駆動用ＮＰＮ型バイポーラトランジスタＱ１〜Ｑ４が、負荷Ｌとともにブリッジ回路に構成されている。そして、制御回路３１からのＰＷＭ（Pulse  Width  Modulation）制御信号のようなパルス信号のゲート制御信号３２を受けて導通制御される。
【００４３】
図３（ａ）、（ｂ）のその他の構成及び作用は、図６（ａ）、（ｂ）におけると、同様であるので、簡単のためにその説明は省略する。
【００４４】
図４において、Ｐ型半導体基板４１にＰ型分離領域４２で分離されたＮ型拡散層４３−１，Ｎ型拡散層４３−２を形成する。Ｎ型拡散層４３−１にＰ型のベース領域４４を形成し、その中にＮ型のエミッタ領域４５を形成し、またＮ型のコレクタ領域４６を形成する。エミッタ領域４５はエミッタ端子Ｅを介してアース電位ＧＮＤに接続され、ベース領域４４はベース端子Ｂを介して外部に接続され、コレクタ領域４６はコレクタ端子Ｃを介して外部に接続される。また、Ｐ型分離領域４２は分離端子ＪＩを介してアース電位ＧＮＤに接続される。これにより、ＮＰＮ型バイポーラトランジスタが構成される。
【００４５】
また、Ｎ型拡散層４３−２にガードリング４７が形成され、ガードリング端子ＧＲを介して外部へ接続される。本発明では、このガードリング端子ＧＲが、アース電位ＧＮＤに接続される。
【００４６】
さて、この第３実施例に係る誘導性負荷駆動回路は、図３（ａ）のように、負荷駆動用ＮＰＮ型バイポーラトランジスタＱ２とＱ３が同時に駆動されて、負荷Ｌに負方向の負荷電流（図中１点鎖線で示す）Ｉｏが流されている状態から、図３（ｂ）のようにＰＷＭ制御信号３２がオフ状態となると、負荷駆動用ＮＰＮ型バイポーラトランジスタＱ３はオンされ、負荷駆動用ＮＰＮ型バイポーラトランジスタＱ１，Ｑ２、Ｑ４はオフされる。
【００４７】
この状態で、誘導性負荷Ｌの蓄積エネルギーによる誘起起電力により図３（ｂ）中の一点鎖線のように、負荷Ｌ、負荷駆動用ＮＰＮ型バイポーラトランジスタＱ３のコレクタ−エミッタ，負荷駆動用ＮＰＮ型バイポーラトランジスタＱ４の寄生ダイオードの経路を通って負荷電流が循環して流れることになる。
【００４８】
この時、図４を参照して、この誘導性負荷駆動回路の形成されている集積回路では、前記寄生ダイオードのアノードつまりＰ型分離領域４２はアース電位ＧＮＤであるのに対してカソードつまりコレクタ領域４６は負電位に引かれることになる。このため、Ｐ型分離領域４２をベースとし、コレクタ領域４６をエミッタとし、他の素子のＮ型領域をコレクタとする寄生ＮＰＮ型バイポーラトランジスタＴｒが形成される。
【００４９】
この寄生ＮＰＮ型バイポーラトランジスタＴｒの電流による他の回路の誤動作を防止するために、Ｐ型分離領域４２の周囲に、Ｎ型半導体のガードリング４７を設けて、当該寄生ＮＰＮ型バイポーラトランジスタＴｒのコレクタとして作用させるとともに、このガードリング４７を外部へ導出するガードリング端子ＧＲをアース電位ＧＮＤへ接続している。
【００５０】
これにより、負荷駆動用ＮＰＮ型バイポーラトランジスタＱ４（または負荷駆動用ＮＰＮ型バイポーラトランジスタＱ３）に寄生ＮＰＮ型バイポーラトランジスタＴｒが形成されても、その寄生ＮＰＮ型バイポーラトランジスタＴｒのコレクタ−エミッタ間の電圧は、従来の電源電位Ｖｃｃに接続していた場合に比べて、極めて小さい値になる。
【００５１】
したがって、第１，第２実施例と同様に、電力損失は著しく低減される。
【００５２】
図５（ａ）、（ｂ）、（ｃ）は、本発明の第４実施例に係る誘導性負荷駆動回路を示す図である。
【００５３】
図５の誘導性負荷駆動回路において、負荷駆動用ＭＯＳＦＥＴＱ１、Ｑ２が電源電位Ｖｃｃとアース電位ＧＮＤ間に接続され、その接続点とアース電位ＧＮＤ間に負荷Ｌが接続されており、スイッチングレギュレータを構成している。そして、制御回路（図示していない）からのＰＷＭ（Pulse  Width  Modulation）制御信号のようなゲート制御信号を受けて導通制御される。
【００５４】
そして、ＳＣはリアクトル及びコンデンサから構成される平滑化装置であり、負荷Ｌに連続して電流を流すために平滑化回路ＳＣにリアクトルが設けられ、また電圧を平滑化するために平滑化装置ＳＣにコンデンサが設けられている。この平滑化回路ＳＣが誘導性負荷として機能する。負荷Ｌは任意の種類の負荷である。
【００５５】
図５において、負荷駆動用ＭＯＳＦＥＴＱ１、Ｑ２は、Ｎチャンネル型とされ、図１のＭＯＳＦＥＴ、あるいは図２のＤＭＯＳＦＥＴが用いられる。
【００５６】
図５（ａ）は、電源から負荷Ｌに電力を供給する状態を示しており、負荷駆動用ＭＯＳＦＥＴＱ１がオン、負荷駆動用ＭＯＳＦＥＴＱ２がオフされている。この電力供給状態では、図中１点鎖線のように電源電位Ｖｃｃから負荷駆動用ＭＯＳＦＥＴＱ１を通って負荷Ｌに負荷電流Ｉｏが流されている。
【００５７】
この図５（ａ）の電力供給状態から、同図（ｂ）のように負荷駆動用ＭＯＳＦＥＴＱ１、Ｑ２ともオフされた不感帯状態を経て、同図（ｃ）のように負荷駆動用ＭＯＳＦＥＴＱ１がオフ、負荷駆動用ＭＯＳＦＥＴＱ２がオンされた電力回生状態に移る。
【００５８】
この図５（ｂ）の不感帯状態は、負荷駆動用ＭＯＳＦＥＴＱ１、Ｑ２がともにオンされ、電源電位Ｖｃｃとアース電位ＧＮＤ間に貫通電流が流れることを避けるためのものであり、図５（ａ）の電力供給状態から図５（ｃ）の電力回生状態に移るとき、及びこの逆に図５（ｃ）の電力回生状態から図５（ａ）の電力供給状態に移るときに、必ず図５（ｂ）の状態を経由する。
【００５９】
この図５（ｂ）の状態では負荷駆動用ＭＯＳＦＥＴＱ２のバックゲートＢＧとドレインＤの間に寄生ダイオードが形成される。また、図５（ｃ）の状態でも、負荷駆動用ＭＯＳＦＥＴＱ２のオン抵抗Ｒｏｎと負荷電流Ｉｏの積で決まる電圧が寄生ダイオードのオン電圧を超えたときには、同様に寄生ダイオードが形成される。
【００６０】
本実施例においても、図１の第１実施例あるいは図２の第２実施例と同様に、誘導性負荷駆動回路の形成されている集積回路で、前記寄生ダイオードにより寄生ＮＰＮ型バイポーラトランジスタＴｒが形成されるが、Ｎ型半導体のガードリングを設けるとともに、このガードリングを接地電位に接続している。これにより、他の回路の誤動作を防止するとともに、寄生ＮＰＮ型バイポーラトランジスタＴｒによる電力損失は著しく低減される。なお、本実施例によるスイッチングレギュレータでは、測定結果によるとその効率が、従前の８９％から９２％に改善された。
【００６１】
なお、以上の説明では、各実施例においてスイッチングトランジスタはすべて同一導電型として説明しているが、第１，第２及び第４実施例においては、電源電位Ｖｃｃ側のスイッチングトランジスタをＰチャンネル型に、アース電位ＧＮＤ側のスイッチングトランジスタをＮチャンネル型に構成することができる。同様に、第３実施例においては、電源電位Ｖｃｃ側のスイッチングトランジスタをＰＮＰ型に、アース電位ＧＮＤ側のスイッチングトランジスタをＮＰＮ型に構成することができる。
【００６２】
【発明の効果】
本発明の構成によれば、電源とアース間に接続された第１、第２スイッチングトランジスタのオン・オフ制御により誘導性負荷を駆動する回路において、同一半導体基板に第２スイッチングトランジスタに寄生ダイオードを形成するための寄生ダイオード用半導体領域と他の素子への影響を防止するガードリングを設けるとともに、この寄生ダイオード用半導体領域及びガードリングをともにアース電位に接続しているから、オフ制御時にアース側に設けられているオフ状態の第２スイッチングトランジスタの寄生ダイオードを利用して負荷電流を逆方向に流すことができる。
【００６３】
その際に、この寄生ダイオードによってガードリングとの間に寄生トランジスタが生成されても、ガードリングをアース電圧に接続しているため、寄生トランジスタはトランジスタ動作が抑制される。
【００６４】
したがって、同一基板に形成されている他の素子に何らの影響を及ぼすことなく、寄生トランジスタのコレクタ−エミッタ電流を減少させ、電力損失を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る誘導性負荷駆動回路を組み込んだ半導体基板を示す図。
【図２】本発明の第２実施例に係る誘導性負荷駆動回路を組み込んだ半導体基板を示す図。
【図３】本発明の第３実施例に係る誘導性負荷駆動回路を示す図。
【図４】本発明の第３実施例に係る誘導性負荷駆動回路を組み込んだ半導体基板を示す図。
【図５】本発明の第４実施例に係る誘導性負荷駆動回路を図。
【図６】従来の誘導性負荷駆動回路を示す図。
【符号の説明】
Ｑ１〜Ｑ４  負荷駆動用スイッチングトランジスタ
Ｌ  誘導性負荷
１１，２１，４１  Ｐ型半導体基板
２２，４２  Ｐ型分離領域
１５，１６，２５  バックゲート領域
１２，２４  ソース領域
１３，２７  ドレイン領域
１７，２９，４７  ガードリング
４４  ベース領域
４５  エミッタ領域
４６  ドレイン領域
【図１】
0004128700.tif 000002
【図２】
0004128700.tif 000003
【図３】
0004128700.tif 000004
【図４】
0004128700.tif 000005
【図５】
0004128700.tif 000006
【図６】
0004128700.tif 000007