(57)【特許請求の範囲】
【請求項１】
ｍ（ｍは２以上の自然数）個の入力信号から少なくとも１個の入力信号をｎ（ｎは２以上の自然数）通りの時分割の組み合わせで順次出力する第１の切換スイッチと、
この第１の切換スイッチの出力からフィードバック信号を減算する減算器と、
この減算器の出力を積分するＣＲ型積分回路と、
このＣＲ型積分回路の出力を量子化する量子化器と、
前記第１の切換スイッチから出力された信号と等しくなるように前記量子化器の出力に基づいて決定した前記フィードバック信号を前記減算器に出力するフィードバック回路と、
前記量子化器の出力のうち信号周波数帯域のみを通過させるデジタルフィルタとを有し、
前記ＣＲ型積分回路は、
一端が前記第１の切換スイッチの出力と接続された抵抗と、
前記ｎ通りの組み合わせに対応して設けられたｎ個の積分コンデンサと、
このｎ個の積分コンデンサのうち前記選択された入力信号に対応する積分コンデンサを前記第１の切換スイッチと同期して選択し、この選択した積分コンデンサを前記抵抗の他端に接続して、前記第１の切換スイッチから出力された入力信号の積分結果を前記選択した積分コンデンサに保持させる第２の切換スイッチとを含み、
前記デジタルフィルタは、
前記信号周波数帯域内の前記量子化器の出力を保持するｎ個のメモリと、
このｎ個のメモリのうち前記選択された入力信号に対応するメモリを前記第１の切換スイッチと同期して選択し、前記信号周波数帯域内の前記量子化器の出力を前記選択したメモリに格納する選択手段とを含むことを特徴とする多入力ΔΣ変調回路。
【請求項２】
請求項１記載の多入力ΔΣ変調回路において、
前記抵抗の代わりにスイッチトキャパシタ回路を用いることを特徴とする多入力ΔΣ変調回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の入力信号にΔΣ変調処理を施す多入力ΔΣ変調回路に関するものである。
【０００２】
【従来の技術】
従来、複数の入力信号を積分する多入力積分回路を実現するには、演算増幅器を複数用いるのが通例である。図２５は従来の多入力積分回路の構成を示す回路図である。多入力積分回路は、演算増幅器Ａａと抵抗Ｒａと積分コンデンサＣａとからなる積分回路ＩＮＧａと、演算増幅器Ａｂと抵抗Ｒｂと積分コンデンサＣｂとからなる積分回路ＩＮＧｂとを設け、スイッチＳａとスイッチＳｂとを交互にオンさせることで、出力端子ＯＵＴから積分回路ＩＮＧａの出力と積分回路ＩＮＧｂの出力とを交互に出力していた。
【０００３】
また、従来より、アナログ信号をデジタル化する手段として、デルタシグマ（ΔΣ）変調回路が知られている。図２６に基本的なΔΣ変調回路の構成を示す。通常のΔΣ変調回路の場合、入力ｕは電流若しくは電圧である。積分回路ＩＮＧは、入力ｕと出力ｖとの差分を積分する。量子化器ＱＵＡは、積分回路ＩＮＧの出力を量子化した結果をｖとして出力する。この出力ｖには、量子化による誤差（量子化ノイズ）ｅが重畳される。積分回路ＩＮＧの伝達関数Ｈ（ｚ）により、出力ｖには入力ｕがそのまま現れるとともに、量子化誤差には１／Ｈ（ｚ）の伝達関数によってノイズシェイピング効果が発生する。
【０００４】
このことは次式の導出により確認できる。
Ｖ（ｚ）＝（Ｈ（ｚ）Ｕ（ｚ））／（１＋Ｈ（ｚ））
＋Ｅ（ｚ）／（１＋Ｈ（ｚ））                  ・・・（１）
仮に、Ｈ（ｚ）が１より十分に大きいとすると、式（１）は次式のようになる。
Ｖ（ｚ）＝Ｕ（ｚ）＋Ｅ（ｚ）／Ｈ（ｚ）                  ・・・（２）
【０００５】
ここで、Ｈ（ｚ）＝１／（１−Ｚ-1）、つまり積分回路がループ内にあると、信号帯域となる帯域でのゲインは高いため、Ｈ（ｚ）は１より十分に大きくなる。さらに、式（２）において量子化ノイズは、信号周波数帯域外の部分では大きく増幅され、信号周波数帯域においては小さく押えられる。したがって、デジタルフィルタで信号周波数帯域外の量子化ノイズを除去すれば、大きなＳＮ比を得ることができる。以上のようなΔΣ変調回路を使って複数の入力信号をデジタル化するには、図２６に示した回路を複数用いた多入力ΔΣ変調回路を構成する必要がある。
【０００６】
【発明が解決しようとする課題】
図２５に示した従来の多入力積分回路では、各入力毎に積分回路を設ける必要があるので、入力数の増加に伴って回路面積、消費電力及びコストが増加するという問題点があった。同様に、従来の多入力ΔΣ変調回路では、各入力毎に図２６の回路を設ける必要があるので、入力数の増加に伴って回路面積、消費電力及びコストが増加するという問題点があった。
【０００７】
本発明は、上記課題を解決するためになされたもので、回路面積、消費電力及びコストを低減することができる多入力ΔΣ変調回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の多入力ΔΣ変調回路は、ｍ（ｍは２以上の自然数）個の入力信号から少なくとも１個の入力信号をｎ（ｎは２以上の自然数）通りの時分割の組み合わせで順次出力する第１の切換スイッチと、この第１の切換スイッチの出力からフィードバック信号を減算する減算器と、この減算器の出力を積分するＣＲ型積分回路と、このＣＲ型積分回路の出力を量子化する量子化器と、前記第１の切換スイッチから出力された信号と等しくなるように前記量子化器の出力に基づいて決定した前記フィードバック信号を前記減算器に出力するフィードバック回路と、前記量子化器の出力のうち信号周波数帯域のみを通過させるデジタルフィルタ（ＤＦ）とを有し、前記ＣＲ型積分回路は、一端が前記第１の切換スイッチの出力と接続された抵抗と、前記ｎ通りの組み合わせに対応して設けられたｎ個の積分コンデンサと、このｎ個の積分コンデンサのうち前記選択された入力信号に対応する積分コンデンサを前記第１の切換スイッチと同期して選択し、この選択した積分コンデンサを前記抵抗の他端に接続して、前記第１の切換スイッチから出力された入力信号の積分結果を前記選択した積分コンデンサに保持させる第２の切換スイッチとを含み、前記デジタルフィルタは、前記信号周波数帯域内の前記量子化器の出力を保持するｎ個のメモリと、このｎ個のメモリのうち前記選択された入力信号に対応するメモリを前記第１の切換スイッチと同期して選択し、前記信号周波数帯域内の前記量子化器の出力を前記選択したメモリに格納する選択手段とを含むものである。
また、本発明の多入力ΔΣ変調回路の１構成例は、前記抵抗の代わりにスイッチトキャパシタ回路を用いるものである。
【００１０】
【発明の実施の形態】
［第１の参考例］
以下、本発明の参考例について図面を参照して詳細に説明する。図１は本発明の第１の参考例となる多入力積分回路の構成を示すブロック図である。本参考例の多入力積分回路は、演算増幅器Ａと、一端が演算増幅器Ａの非反転入力端子に接続された抵抗Ｒと、一端が演算増幅器Ａの出力端子に接続された積分コンデンサＣｆａ，Ｃｆｂと、一端に入力電圧ＩＮａ，ＩＮｂが入力され、他端が抵抗Ｒの他端に接続されたスイッチＳ１ａ，Ｓ１ｂと、一端が演算増幅器Ａの非反転入力端子に接続され他端が積分コンデンサＣｆａ，Ｃｆｂの他端に接続されたスイッチＳ２ａ，Ｓ２ｂとから構成される。
【００１１】
図２はスイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２ｂの動作を示すタイミングチャート図である。本参考例では、入力電圧ＩＮａ，ＩＮｂに対応したフェーズφａ，φｂ毎にスイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２ｂを切り替えて入力電圧ＩＮａ，ＩＮｂの積分を時分割で行う。フェーズは、φａ，φｂ，φａ，φｂ・・・・というように交互に繰り返される。多入力積分回路は、フェーズφａでは入力電圧ＩＮａを積分すると同時に入力電圧ＩＮｂの積分結果を保持し、フェーズφｂでは入力電圧ＩＮｂを積分すると同時に入力電圧ＩＮａの積分結果を保持する。
【００１２】
すなわち、フェーズφａにおいて、図示しない制御回路は、スイッチＳ１ａ，Ｓ２ａをオン、スイッチＳ１ｂ，Ｓ２ｂをオフにする。この結果、入力電圧ＩＮａが積分され、その積分結果が出力端子ＯＵＴから出力される。スイッチＳ１ａ，Ｓ２ａをオフにしてから次にオンするまでの間、入力電圧ＩＮａの積分結果は積分コンデンサＣｆａに保持される。
【００１３】
フェーズφｂにおいて、図示しない制御回路は、スイッチＳ１ｂ，Ｓ２ｂをオン、スイッチＳ１ａ，Ｓ２ａをオフにする。この結果、入力電圧ＩＮｂが積分され、その積分結果が出力端子ＯＵＴから出力される。スイッチＳ１ｂ，Ｓ２ｂをオフにしてから次にオンするまでの間、入力電圧ＩＮｂの積分結果は積分コンデンサＣｆｂに保持される。
【００１４】
図３は本参考例の多入力積分回路の出力波形を示す図である。本参考例の多入力積分回路では、入力電圧ＩＮａの積分を時刻ｔ１でひとまず終了し、入力電圧ＩＮｂの積分を時刻ｔ２まで行う。時刻ｔ２から再度入力電圧ＩＮａの積分を行うが、このとき時刻ｔ１まで入力電圧ＩＮａを積分した結果の電圧が積分コンデンサＣｆａに保持されているため、時刻ｔ１までの積分結果から入力電圧ＩＮａの積分が再開される。
【００１５】
同様に、時刻ｔ３から入力電圧ＩＮｂの積分を再開するとき、時刻ｔ１からｔ２まで入力電圧ＩＮｂを積分した結果の電圧が積分コンデンサＣｆｂに保持されているため、時刻ｔ２までの積分結果から入力電圧ＩＮｂの積分が再開される。以下、同様に繰り返して時刻ｔ６で入力電圧ＩＮａ，ＩＮｂの積分結果ＯＵＴａ，ＯＵＴｂが得られる。
【００１６】
以上のように、本参考例では、入力電圧ＩＮａ，ＩＮｂの積分を時分割で行うことにより、演算増幅器を各入力毎に設ける必要がなくなり、各入力で共用できるので、演算増幅器を各入力毎に設ける必要がある従来の多入力積分回路に比べて、回路面積、消費電力及びコストを低減することができる。
【００１７】
入力電圧ＩＮａ，ＩＮｂの積分を時分割で行うことにより、一方の入力電圧の積分出力が中断するタイミングが存在するが、この中断は十分な高速クロックでフェーズφａ，φｂを短くすることにより解決できる。フェーズφａ，φｂの最小時間は、演算増幅器Ａの応答速度、スイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２ｂのオン抵抗と寄生容量によって生じる時定数によって決定される。
【００１８】
［第２の参考例］
図４は本発明の第２の参考例となる多入力積分回路の構成を示すブロック図であり、図１と同様の構成には同一の符号を付してある。第１の参考例では、スイッチＳ２ａ，Ｓ２ｂを演算増幅器Ａの非反転入力端子と積分コンデンサＣｆａ，Ｃｆｂとの間に設けていたが、本参考例では、スイッチＳ２ａ，Ｓ２ｂを積分コンデンサＣｆａ，Ｃｆｂと演算増幅器Ａの出力端子との間に設けている。これにより、スイッチＳ２ａ，Ｓ２ｂのオン／オフ時に生じるクロックフィードスルーによる影響を低減することができる。
【００１９】
［第３の参考例］
図５は本発明の第３の参考例となる多入力積分回路の構成を示すブロック図である。本参考例は、第２の参考例における抵抗Ｒを、コンデンサＣ１とスイッチＳ３，Ｓ４，Ｓ５とからなるスイッチトキャパシタ回路によって等価的に実現したものである。
【００２０】
図６はスイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２ｂ，Ｓ３，Ｓ４，Ｓ５の動作を示すタイミングチャート図である。本参考例では、同一周期ｄＴのフェーズがφａ１，φａ２，φｂ１，φｂ２，φａ１，φａ２，φｂ１，φｂ２・・・・というように繰り返される。図示しない制御回路は、フェーズφａ１，φｂ１においてスイッチＳ３，Ｓ４をオン、スイッチＳ５をオフにし、フェーズφａ２，φｂ２においてスイッチＳ３，Ｓ４をオフ、スイッチＳ５をオンにする。
【００２１】
また、制御回路は、フェーズφａ２のみスイッチＳ１ａ，Ｓ２ａをオンにし、フェーズφｂ２のみスイッチＳ１ｂ，Ｓ２ｂをオンにする。フェースφａ２，φｂ２における積分動作は、第１、第２の参考例のフェーズφａ，φｂと同様である。こうして、第１、第２の参考例と同様の動作を実現することができる。
【００２２】
本参考例の多入力積分回路の時定数は、周期ｄＴとコンデンサＣ１の相対比によって決定される。周期ｄＴのクロックは水晶発信器などで生成すれば周期ｄＴを高精度に実現できる。また、コンデンサＣ１の相対精度はＩＣ化によって１％以内に作り込むことができるため、ＩＣ化に適した多入力積分回路とすることができる。
【００２３】
［第４の参考例］
図７は本発明の第４の参考例となる多入力積分回路の構成を示すブロック図であり、図１と同様の構成には同一の符号を付してある。本参考例は、第１の参考例に対して、スイッチＳ１ｃ，Ｓ１ｄを追加し、入力電圧ＩＮａ，ＩＮｂからなる入力群Ａと、入力電圧ＩＮｃ，ＩＮｄからなる入力群Ｂとの組み合わせによる和（差）の積分を時分割で行うものである。
【００２４】
図８はスイッチＳ１ａ，Ｓ１ｂ，Ｓ１ｃ，Ｓ１ｄ，Ｓ２ａ，Ｓ２ｂの動作を示すタイミングチャート図である。本参考例では、入力電圧群Ａ，Ｂからなる組み合わせに対応したフェーズが適時繰り返される。フェーズφＡでは、入力電圧ＩＮａとＩＮｃの入力組み合わせで積分を行い、フェーズφＢでは、入力電圧ＩＮｂとＩＮｃの入力組み合わせで積分を行い、フェーズφＣでは、入力電圧ＩＮａとＩＮｄの入力組み合わせで積分を行い、フェーズφＤでは、入力電圧ＩＮｂとＩＮｄの入力組み合わせで積分を行う。
【００２５】
フェーズφＡにおいて、図示しない制御回路は、スイッチＳ２ａをオン、スイッチＳ２ｂをオフにする。このスイッチＳ２ａがオンの状態で、スイッチＳ１ａとＳ１ｃとを交互にオンにする。この結果、入力電圧ＩＮａとＩＮｃとの和（差）が積分され、その積分結果が出力端子ＯＵＴから出力される。スイッチＳ２ａをオフにしてから次にオンするまでの間、入力電圧ＩＮａとＩＮｃとの和（差）の積分結果は積分コンデンサＣｆａに保持される。
【００２６】
フェーズφＢにおいて、図示しない制御回路は、スイッチＳ２ｂをオン、スイッチＳ２ａをオフにする。このスイッチＳ２ｂがオンの状態で、スイッチＳ１ｂとＳ１ｃとを交互にオンにする。この結果、入力電圧ＩＮｂとＩＮｃとの和（差）が積分され、その積分結果が出力端子ＯＵＴから出力される。スイッチＳ２ｂをオフにしてから次にオンするまでの間、入力電圧ＩＮｂとＩＮｄとの和（差）の積分結果は積分コンデンサＣｆｂに保持される。
【００２７】
なお、本参考例では、入力電圧ＩＮａ，ＩＮｃの組と、ＩＮｂ，ＩＮｄの組を選択しているが、これに限るものではなく、スイッチＳ１ａ，Ｓ１ｂ，Ｓ１ｃ，Ｓ１ｄに他の組み合わせを選択させてもよいことは言うまでもない。この場合、入力電圧ＩＮａ，ＩＮｂ，ＩＮｃ，ＩＮｄの中からいずれか１つを選択すれば、１個の入力信号の積分が得られ、また複数の入力信号を選択すれば、これら複数の入力信号の和の積分が得られる。
【００２８】
［第５の参考例］
図９は本発明の第５の参考例となる多入力積分回路の構成を示すブロック図であり、図７と同様の構成には同一の符号を付してある。本参考例は、第１の参考例に対して、スイッチＳ１ｃ，Ｓ１ｄを追加し、入力電圧ＩＮａ，ＩＮｂからなる入力群Ａと、入力電圧ＩＮｃ，ＩＮｄからなる入力群Ｂとの組み合わせによる和（差）の積分を時分割で行うものである。つまり、本参考例は、第４の参考例において、各入力群に対して異なる抵抗Ｒ１，Ｒ２を有するものである。これにより、入力群Ａからのゲインと、入力群Ｂからのゲインを異なる設定にすることができる。
【００２９】
［第６の参考例］
図１０は本発明の第６の参考例となる多入力積分回路の構成を示すブロック図であり、図７と同様の構成には同一の符号を付してある。第４の参考例では、スイッチＳ２ａ，Ｓ２ｂを演算増幅器Ａの非反転入力端子と積分コンデンサＣｆａ，Ｃｆｂとの間に設けていたが、本参考例では、第２の参考例と同様に、スイッチＳ２ａ，Ｓ２ｂを積分コンデンサＣｆａ，Ｃｆｂと演算増幅器Ａの出力端子との間に設けている。これにより、スイッチＳ２ａ，Ｓ２ｂのオン／オフ時に生じるクロックフィードスルーによる影響を低減することができる。
【００３０】
［第７の参考例］
図１１は本発明の第７の参考例となる多入力積分回路の構成を示すブロック図である。本参考例は、第６の参考例における抵抗Ｒを、コンデンサＣ１とスイッチＳ３，Ｓ４，Ｓ５とからなるスイッチトキャパシタ回路によって等価的に実現したものである。スイッチＳ１ｃ，Ｓ１ｄ、入力電圧ＩＮｃ，ＩＮｄがなく、ＩＮａ，ＩＮｂ，Ｓ１ａ，Ｓ１ｂによる実現は第１の参考例となる。
【００３１】
図１２はスイッチＳ１ａ，Ｓ１ｂ，Ｓ１ｃ，Ｓ１ｄ，Ｓ２ａ，Ｓ２ｂ，Ｓ３，Ｓ４，Ｓ５の動作を示すタイミングチャート図である。本参考例では、入力電圧群Ａ，Ｂからなる組み合わせに対応したフェーズが適時繰り返される。フェーズφＡでは、入力電圧ＩＮａとＩＮｃの入力組み合わせで積分を行い、フェーズφＢでは、入力電圧ＩＮｂとＩＮｃの入力組み合わせで積分を行い、フェーズφＣでは、入力電圧ＩＮａとＩＮｄの入力組み合わせで積分を行い、フェーズφＤでは、入力電圧ＩＮｂとＩＮｄの入力組み合わせで積分を行う。
【００３２】
フェーズφＡにおいて、図示しない制御回路は、スイッチＳ２ａをオン、スイッチＳ２ｂをオフにする。このスイッチＳ２ａがオンの状態で、スイッチＳ１ａとＳ１ｃとを交互にオンにする。ここで、スイッチＳ１ａ並びにＳ１ｃがオンする際には、スイッチＳ４もオンにする。これによって、スイッチＳ１ａがオンしているときには入力電圧ＩＮａが、スイッチＳ１ｃがオンしているときには入力電圧ＩＮｃがコンデンサＣ１にサンプリングされる。スイッチＳ１ａ，Ｓ１ｃが交互にオンする間のタイミングではＳ３，Ｓ４がオンされる。電荷保存則により、ＩＮａ，ＩＮｃそれぞれの入力電圧に応じてコンデンサＣ１にサンプリングされた電荷は、積分コンデンサＣ２ａに転送される。この結果、入力電圧ＩＮａとＩＮｃとの和（差）が積分され、その積分結果が出力端子ＯＵＴから出力される。スイッチＳ２ａをオフにしてから次にオンするまでの間、入力電圧ＩＮａとＩＮｃとの和（差）の積分結果は積分コンデンサＣｆａに保持される。
【００３３】
フェーズφＢにおいて、図示しない制御回路は、スイッチＳ２ｂをオン、スイッチＳ２ａをオフにする。このスイッチＳ２ｂがオンの状態で、スイッチＳ１ｂとＳ１ｃとを交互にオンにする。同様にそれらのオンの間にスイッチＳ３、Ｓ５をオンすることで、電荷の転送が行われ、この結果、入力電圧ＩＮｂとＩＮｃとの和（差）が積分され、その積分結果が出力端子ＯＵＴから出力される。スイッチＳ２ｂをオフにしてから次にオンするまでの間、入力電圧ＩＮｂとＩＮｃとの和（差）の積分結果は積分コンデンサＣｆｂに保持される。なお、通常のスイッチトキャパシタ回路に倣って、スイッチＳ４とＳ５の位相を変更することで、正積分回路、負成分回路というように極性を変更させることができることは言うまでもない。
【００３４】
［第８の参考例］
図１３は本発明の第８の参考例となる多入力積分回路の構成を示すブロック図である。本参考例は、第４の参考例における抵抗Ｒを、コンデンサＣ１とスイッチＳ４，Ｓ５とからなるスイッチトキャパシタ回路によって等価的に実現したものである。スイッチＳ１ｃ，Ｓ１ｄ、入力電圧ＩＮｃ，ＩＮｄがなく、ＩＮａ，ＩＮｂ，Ｓ１ａ，Ｓ１ｂによる実現は第１の参考例となる。
【００３５】
図１４はスイッチＳ１ａ，Ｓ１ｂ，Ｓ１ｃ，Ｓ１ｄ，Ｓ２ａ，Ｓ２ｂ，Ｓ４，Ｓ５の動作を示すタイミングチャート図である。本参考例では、入力電圧群Ａ，Ｂからなる組み合わせに対応したフェーズが適時繰り返される。フェーズφＡでは、入力電圧ＩＮａとＩＮｃの入力組み合わせで積分を行い、フェーズφＢでは、入力電圧ＩＮｂとＩＮｃの入力組み合わせで積分を行い、フェーズφＣでは、入力電圧ＩＮａとＩＮｄの入力組み合わせで積分を行い、フェーズφＤでは、入力電圧ＩＮｂとＩＮｄの入力組み合わせで積分を行う。
【００３６】
フェーズφＡにおいて、図示しない制御回路は、スイッチＳ２ａをオン、スイッチＳ２ｂをオフにする。このスイッチＳ２ａがオンの状態で、スイッチＳ１ａとＳ１ｃとを交互にオンにする。ここで、スイッチＳ１ａがオンする際には、スイッチＳ４もオンにする。スイッチＳ１ｃがオンする際には、スイッチＳ５もオンにする。これによって、入力電圧ＩＮａとＩＮｃとの差電圧がコンデンサＣ１をサンプリングすることになり、その差電圧に見合った電荷が積分コンデンサＣｆａに転送される。この結果、入力電圧ＩＮａとＩＮｃとの差が積分され、その積分結果が出力端子ＯＵＴから出力される。スイッチＳ２ａをオフにしてから次にオンするまでの間、入力電圧ＩＮａとＩＮｃとの差の積分結果は積分コンデンサＣｆａに保持される。本参考例は、第７の参考例に比べて高速で動作させることが可能であるが、入力群Ａ，Ｂに対して同じコンデンサＣ１を用いるために、第７の参考例と同様に積分時のゲインは共通になる。なお、通常のスイッチトキャパシタ回路に倣って、スイッチＳ４とＳ５の位相を変更することで、ＩＮａ，ＩＮｃのどちらからの差を積分するかの極性を変更させることができることは言うまでもない。
【００３７】
フェーズφＢにおいて、図示しない制御回路は、スイッチＳ２ｂをオン、スイッチＳ２ａをオフにする。このスイッチＳ２ｂがオンの状態で、スイッチＳ１ｂとＳ１ｃとを交互にオンにする。同様にそれらのオンの間にスイッチＳ３，Ｓ５をオンすることで、電荷の転送が行われ、この結果、入力電圧ＩＮｂとＩＮｃとの差が積分され、その積分結果が出力端子ＯＵＴから出力される。スイッチＳ２ｂをオフにしてから次にオンするまでの間、入力電圧ＩＮｂとＩＮｃとの差の積分結果は積分コンデンサＣｆｂに保持される。
【００３８】
［第９の参考例］
図１５は本発明の第９の参考例となる多入力積分回路の構成を示すブロック図である。本参考例は、第４の参考例における抵抗Ｒを、コンデンサＣ１とスイッチＳ３，Ｓ４，Ｓ５，Ｓ６とからなるスイッチトキャパシタ回路によって等価的に実現したものである。
【００３９】
図１６はスイッチＳ１ａ，Ｓ１ｂ，Ｓ１ｃ，Ｓ１ｄ，Ｓ２ａ，Ｓ２ｂ，Ｓ３，Ｓ４，Ｓ５，Ｓ６の動作を示すタイミングチャート図である。本参考例では、入力電圧群Ａ，Ｂからなる組み合わせに対応したフェーズが適時繰り返される。フェーズφＡでは、入力電圧ＩＮａとＩＮｃの入力組み合わせで積分を行い、フェーズφＢでは、入力電圧ＩＮｂとＩＮｃの入力組み合わせで積分を行い、フェーズφＣでは、入力電圧ＩＮａとＩＮｄの入力組み合わせで積分を行い、フェーズφＤでは、入力電圧ＩＮｂとＩＮｄの入力組み合わせで積分を行う。
【００４０】
フェーズφＡにおいて、図示しない制御回路は、スイッチＳ２ａをオン、スイッチＳ２ｂをオフにする。このスイッチＳ２ａがオンの状態で、スイッチＳ１ａとＳ１ｃを同時にオンにする。ここで、スイッチＳ１ａ，Ｓ１ｃがオンする際には、スイッチＳ４もオンにする。スイッチＳ１ａ，Ｓ１ｃがオンした後には、スイッチＳ３，Ｓ５，Ｓ６をオンにする。これによって、入力電圧ＩＮａとＩＮｃとの電圧がそれぞれコンデンサＣ１，Ｃ２にサンプリングされた後、スイッチＳ３，Ｓ５，Ｓ６がオンされたときに、合わせて積分コンデンサＣｆａに転送される。この結果、入力電圧ＩＮａとＩＮｃとの和（差）が積分され、その積分結果が出力端子ＯＵＴから出力される。スイッチＳ２ａをオフにしてから次にオンするまでの間、入力電圧ＩＮａとＩＮｃとの和（差）の積分結果は積分コンデンサＣｆａに保持される。本参考例は、第７の参考例に比べて高速で動作させることが可能であり、入力群Ａ，Ｂに対して異なるサンプリングコンデンサＣ１，Ｃ２を用いるために、積分時のゲインを任意に設定することができる。なお、通常のスイッチトキャパシタ回路に倣って、入力電圧のサンプリングの位相を変更することで、ＩＮａ，ＩＮｃのどちらからの差を積分するかの極性を変更させることができることは言うまでもない。
【００４１】
フェーズφＢにおいて、図示しない制御回路は、スイッチＳ２ｂをオン、スイッチＳ２ａをオフにする。このスイッチＳ２ｂがオンの状態で、スイッチＳ１ｂとＳ１ｃを共にオンにする。同様にその後にスイッチＳ３，Ｓ５，Ｓ６をオンすることで、電荷の転送が行われ、この結果、入力電圧ＩＮｂとＩＮｃとの和（差）が積分され、その積分結果が出力端子ＯＵＴから出力される。スイッチＳ２ｂをオフにしてから次にオンするまでの間、入力電圧ＩＮｂとＩＮｃとの和（差）の積分結果は積分コンデンサＣｆｂに保持される。
【００４２】
［第１０の参考例］
図１７は、本発明の第１０の参考例となる多入力ΔΣ変調回路の構成を示すブロック図である。本実施の形態は、ΔΣ変調回路の積分回路に第１の参考例の多入力積分回路を用いることで多入力ΔΣ変調回路を実現するものである。スイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２ｂの動作は、図２で説明したとおりである。
【００４３】
コンパレータからなる量子化器ＱＵＡは、多入力積分回路を構成する演算増幅器Ａの出力を基準電圧と比較して「０」又は「１」の信号とし、この信号をサンプリングクロックＣＬＫでサンプリングすることにより、多入力積分回路の出力を量子化して、フィードバック信号を出力する。量子化器ＱＵＡは、スイッチＳ１ａ，Ｓ１ｂから出力された信号と等しくなるようにフィードバック信号を決定する。
【００４４】
例えば、図１８に示すように、スイッチＳ２ａ，Ｓ１ａによって入力電圧ＩＮａが選択され、次回選択時には、過去の蓄積結果が積分コンデンサＣｆａに蓄積されている状態とする。この蓄積された状態を、サンプリングクロックＣＬＫのタイミングで量子化器ＱＵＡが基準電圧との差を判定し、フィードバック信号を決定する。決定されたフィードバック信号はその極性に応じて抵抗Ｒ２を介して入力電圧ＩＮａを減算することになる。入力電圧ＩＮｂについても同様に行われる。
【００４５】
このように、本実施の形態では、図１に示した多入力積分回路を用いることで、積分回路、量子化器ＱＵＡ及び減算器（抵抗Ｒ２）を各入力毎に設ける必要がなくなり、各入力で共用できるので、これらの構成を各入力毎に設ける必要がある従来の多入力ΔΣ変調回路に比べて、回路面積、消費電力及びコストを低減することができる。
【００４６】
次に、デジタルフィルタＤＦは、量子化器ＱＵＡの出力のうち信号周波数帯域のみを通過させることにより、ΔΣ型変調回路によって生じた信号周波数帯域外の量子化ノイズを除去する。本実施の形態では、量子化器ＱＵＡから入力電圧ＩＮａ，ＩＮｂのデジタル値が時分割で出力される。このため、デジタルフィルタＤＦは、入力電圧ＩＮａに対応するデジタル値を記憶するためのメモリＭａ、入力電圧ＩＮｂに対応するデジタル値を記憶するためのメモリＭｂと、メモリＭａ，Ｍｂのうち何れか１つを選択する図示しない選択手段とを含む。
【００４７】
デジタルフィルタＤＦは、フェーズφａ中に得られたデジタル値を出力すると同時に、このデジタル値をメモリＭａに格納し、フェーズφｂ中に得られたデジタル値を出力すると同時に、このデジタル値をメモリＭｂに格納する。通常、デジタルフィルタに複数の信号を時分割で入力する場合、各フェーズφａ，φｂごとにデジタルフィルタをいったんリセットする必要があり、この場合、デジタルフィルタの出力が整定するのに一定時間（セトリング時間）が必要になる。
【００４８】
本実施の形態では、積分回路にフェーズφａ，φｂに対応した積分コンデンサＣｆａ，Ｃｆｂを設け、デジタルフィルタＤＦにフェーズφａ，φｂに対応したメモリＭａ，Ｍｂを設けることにより、積分回路とデジタルフィルタＤＦとをリセットする必要がなくなり、セトリング時間を大幅に短縮することができ、高出力レートを実現できる。また、出力レートを固定とする場合には、オーバーサンプリング比を低く設定できるため、クロック数を落とすことが可能となり、低消費電力化を達成できる。さらに、等価的にサンプリング周波数を早めることができ、高速な入力信号に追従可能な性能を得ることができる。
【００４９】
［第１の実施の形態］
図１９は、本発明の第１の実施の形態となる多入力ΔΣ変調回路の構成を示すブロック図である。本実施の形態は、ΔΣ変調回路の積分回路に第４の参考例の多入力積分回路を用いることで多入力ΔΣ変調回路を実現するものである。４つの入力電圧ＩＮａ，ＩＮｂ，ＩＮｃ，ＩＮｄのうち、入力電圧ＩＮｃ，ＩＮｄはフィードバック信号に基づいて決定される。すなわち、４つの入力電圧のうち、ＩＮａとＩＮｃまたはＩＮａとＩＮｄの組み合わせ、ＩＮｂとＩＮｃまたはＩＮｂとＩＮｄという組み合わせという４通りの組み合わせで、順次選択して出力される。なお、スイッチＳ１ｃ，Ｓ１ｄはフィードバック信号によって制御されるが、その論理は反対である。例えば、フィードバック信号が「Ｈ」のときスイッチＳ１ｃがオンするとすれば、スイッチＳ１ｄはフィードバック信号が「Ｌ」のときオンする。
【００５０】
［第１１の参考例］
図２０は、本発明の第１１の参考例となる多入力ΔΣ変調回路の構成を示すブロック図である。本実施の形態は、第１０の参考例における抵抗Ｒ１，Ｒ２を、コンデンサＣ１，Ｃ２とスイッチＳ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７とからなるスイッチトキャパシタ回路によって等価的に実現したものである。積分回路のクロックの与え方は前述のとおりである。
【００５１】
［第２の実施の形態］
図２１は、本発明の第２の実施の形態となる多入力ΔΣ変調回路の構成を示すブロック図である。本実施の形態は、第１の実施の形態における抵抗Ｒ１，Ｒ２を、コンデンサＣ１，Ｃ２とスイッチＳ３，Ｓ４，Ｓ５，Ｓ６とからなるスイッチトキャパシタ回路によって等価的に実現したものである。積分回路のクロックの与え方は前述のとおりである。
【００５２】
［第１２の参考例］
第１の参考例では、２入力積分回路を例に挙げて説明したが、これに限るものではなく、３入力以上としてもよいことは言うまでもない。図２２は、本発明の第１２の参考例となる多入力積分回路の構成を示すブロック図である。本実施の形態は、第１の参考例において４入力としたものである。
【００５３】
スイッチＳ１ａ，Ｓ１ｂ，Ｓ１ｃ，Ｓ１ｄ，Ｓ２ａ，Ｓ２ｂ，Ｓ２ｃ，Ｓ２ｄの動作を図２３のようにすれば、第１の参考例を単純に４入力としたものとなる。一方、図２４のように、入力電圧ＩＮａ，ＩＮｂを選択する周期Ｔ１を短く、入力電圧ＩＮｃ，ＩＮｄを選択する周期Ｔ２を長くしてもよい。これにより、入力電圧ＩＮａ，ＩＮｂについては、入力電圧ＩＮｃ，ＩＮｄよりも高速な信号を扱うことができる。
【００５４】
【発明の効果】
本発明によれば、第１の切換スイッチとＣＲ型積分回路とを設け、このＣＲ型積分回路に、抵抗とｎ個の積分コンデンサと第２の切換スイッチとを設けることにより、ｎ個の入力信号の積分を時分割で行うようにしたので、演算増幅器を各入力毎に設ける必要がなくなり、各入力で共用できるので、演算増幅器を各入力毎に設ける必要がある従来の多入力積分回路に比べて、回路面積、消費電力及びコストを低減することができる。
【００５５】
また、第１の切換スイッチでｍ個の入力信号から少なくとも１個の入力信号をｎ通りの組み合わせで順次選択することにより、１個の入力信号又は複数の入力信号の和をｎ通り選択して、ｎ通りの積分を時分割で行うことができる。
【００５６】
また、抵抗の代わりにスイッチトキャパシタ回路を用いることにより、ＩＣ化に適した多入力積分回路を実現することができる。
【００５７】
また、第１の切換スイッチと減算器とＣＲ型積分回路と量子化器とフィードバック回路とを設け、ＣＲ型積分回路に、抵抗とｎ個の積分コンデンサと第２の切換スイッチとを設けることにより、ｎ個の入力信号のＡ／Ｄ変換を時分割で行うようにしたので、積分回路、量子化器及び減算器を各入力毎に設ける必要がなくなり、各入力で共用できるので、これらの構成を各入力毎に設ける必要がある従来の多入力ΔΣ変調回路に比べて、回路面積、消費電力及びコストを低減することができる。
【００５８】
また、第１の切換スイッチでｍ個の入力信号から少なくとも１個の入力信号をｎ通りの組み合わせで順次選択することにより、１個の入力信号又は複数の入力信号の和をｎ通り選択して、ｎ通りのＡ／Ｄ変換を時分割で行うことができる。
【００５９】
また、抵抗の代わりにスイッチトキャパシタ回路を用いることにより、ＩＣ化に適した多入力ΔΣ変調回路を実現することができる。
【００６０】
また、量子化器の出力のうち信号周波数帯域のみを通過させるデジタルフィルタを設ける、このデジタルフィルタに、ｎ個のメモリと、ｎ個のメモリのうち選択された入力信号に対応するメモリを第１の切換スイッチと同期して選択し、信号周波数帯域内の量子化器の出力を選択したメモリに格納する選択手段とを設けることにより、入力信号毎にデジタルフィルタをリセットする必要がなくなり、セトリング時間を大幅に短縮することができ、高出力レートを実現できる。また、出力レートを固定とする場合には、オーバーサンプリング比を低く設定できるため、クロック数を落とすことが可能となり、低消費電力化を達成できる。
【図面の簡単な説明】
【図１】  本発明の第１の参考例となる多入力積分回路の構成を示すブロック図である。
【図２】  本発明の第１の参考例におけるスイッチの動作を示すタイミングチャート図である。
【図３】  本発明の第１の参考例の多入力積分回路の出力波形を示す図である。
【図４】  本発明の第２の参考例となる多入力積分回路の構成を示すブロック図である。
【図５】  本発明の第３の参考例となる多入力積分回路の構成を示すブロック図である。
【図６】  本発明の第３の参考例におけるスイッチの動作を示すタイミングチャート図である。
【図７】  本発明の第４の参考例となる多入力積分回路の構成を示すブロック図である。
【図８】  本発明の第４の参考例におけるスイッチの動作を示すタイミングチャート図である。
【図９】  本発明の第５の参考例となる多入力積分回路の構成を示すブロック図である。
【図１０】  本発明の第６の参考例となる多入力積分回路の構成を示すブロック図である。
【図１１】  本発明の第７の参考例となる多入力積分回路の構成を示すブロック図である。
【図１２】  本発明の第７の参考例におけるスイッチの動作を示すタイミングチャート図である。
【図１３】  本発明の第８の参考例となる多入力積分回路の構成を示すブロック図である。
【図１４】  本発明の第８の参考例におけるスイッチの動作を示すタイミングチャート図である。
【図１５】  本発明の第９の参考例となる多入力積分回路の構成を示すブロック図である。
【図１６】  本発明の第９の参考例におけるスイッチの動作を示すタイミングチャート図である。
【図１７】  本発明の第１０の参考例となる多入力ΔΣ変調回路の構成を示すブロック図である。
【図１８】  本発明の第１０の参考例の多入力ΔΣ変調回路の動作を示す図である。
【図１９】  本発明の第１の実施の形態となる多入力ΔΣ変調回路の構成を示すブロック図である。
【図２０】  本発明の第１１の参考例となる多入力ΔΣ変調回路の構成を示すブロック図である。
【図２１】  本発明の第２の実施の形態となる多入力ΔΣ変調回路の構成を示すブロック図である。
【図２２】  本発明の第１２の参考例となる多入力積分回路の構成を示すブロック図である。
【図２３】  本発明の第１２の参考例におけるスイッチの動作の１例を示すタイミングチャート図である。
【図２４】  本発明の第１２の参考例におけるスイッチの動作の他の例を示すタイミングチャート図である。
【図２５】  従来の多入力積分回路の構成を示す回路図である。
【図２６】  ΔΣ変調回路の基本構成を示すブロック図である。
【符号の説明】
Ａ…演算増幅器、Ｒ…抵抗、Ｃ、Ｃｆａ、Ｃｆｂ…コンデンサ、Ｓ１ａ、Ｓ１ｂ、Ｓ１ｃ、Ｓ１ｄ、Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃ、Ｓ２ｄ、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７…スイッチ、ＱＵＡ…量子化器、ＤＦ…デジタルフィルタ、ＳＵＢ…減算器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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