(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成される半導体集積回路装置であって、
第１の電源配線および、前記第１の電源配線とは独立の第２の電源配線と、
前記第１の電源配線に対応する第１の接地配線および、前記第２の電源配線に対応する第２の接地配線と、
外部との間で信号の授受を行う複数の入出力端子と、
前記半導体基板の主表面上に形成され、前記第１の電源配線および前記第１の接地配線と接続されて電源電位を供給される第１のトランジスタ群とを備え、
前記第１のトランジスタ群は、
前記入出力端子に与えられた信号に応じて所定の処理を行い対応するデータ信号を出力する内部回路を形成する複数のトランジスタを含み、
前記半導体基板の主表面上に形成され、前記第２の電源配線および前記第２の接地配線と接続されて電源電位を供給され、各々が同一のトランジスタサイズを有する複数のトランジスタを含む第２のトランジスタ群をさらに備え、
前記第２のトランジスタ群は、
前記入出力端子のうち前記データ信号を出力する入出力端子と前記内部回路との間に設けられ、前記データ信号をバッファ処理する出力バッファを形成する第１のトランジスタサブグループと、
前記入出力端子と前記第２の電源配線および前記第２の接地配線のいずれかとの間に発生するサージから前記出力バッファおよび前記内部回路を保護する第１の保護回路を形成する第２のトランジスタサブグループと、
前記第１の電源配線と前記第２の電源配線との間および前記第１の接地配線と前記第２の接地配線との間に設けられる第２の保護回路を形成する第３のトランジスタサブグループとを含み、
前記第３のトランジスタサブグループは、各々のゲート直下領域の電位が独立に制御されている複数のトランジスタを含み、
前記第２の保護回路は、前記入出力端子と前記第１の電源配線および前記第１の接地配線のいずれかとの間に発生するサージから前記内部回路を保護し、
前記第１の保護回路は、
前記入出力端子と前記第２の電源配線との間に設けられ、ゲートおよびゲート直下の領域がソースおよびドレインのうちの一方と共通に電気的に結合されて前記入出力端子から前記第２の電源配線に向かう方向を順方向とするダイオードとして動作する第１のトランジスタと、
前記入出力端子と前記第２の接地配線との間に設けられ、ゲートおよびゲート直下の領域がソースおよびドレインのうちの一方と共通に電気的に結合されて前記第２の接地配線から前記入出力端子に向かう方向を順方向とするダイオードとして動作する第２のトランジスタとを含み、
前記第２の保護回路は、
前記第１の電源配線と前記第２の電源配線との間に設けられ、ゲートおよびゲート直下の領域がソースおよびドレインのうちの一方と共通に電気的に結合されて前記第１の電源配線から前記第２の電源配線に向かう方向を順方向とするダイオードとして動作する第３のトランジスタと、
前記第１の電源配線と前記第２の電源配線との間に設けられ、ゲートおよびゲート直下の領域がソースおよびドレインのうちの一方と共通に電気的に結合されて前記第２の電源配線から前記第１の電源配線に向かう方向を順方向とするダイオードとして動作する第４のトランジスタと、
前記第１の接地配線と前記第２の接地配線との間に設けられ、前記第１の接地配線から前記第２の接地配線に向かう方向を順方向とするダイオードとして動作する第５のトランジスタと、
前記第１の接地配線と前記第２の接地配線との間に設けられ、前記第２の接地配線から前記第１の接地配線に向かう方向を順方向とするダイオードとして動作する第６のトランジスタとを含む、半導体集積回路装置。
【請求項２】
半導体基板上に形成される半導体集積回路装置であって、
第１の電源配線および、前記第１の電源配線とは独立の第２の電源配線と、
前記第１の電源配線に対応する第１の接地配線および、前記第２の電源配線に対応する第２の接地配線と、
外部との間で信号の授受を行う複数の入出力端子と、
前記半導体基板の主表面上に形成され、前記第１の電源配線および前記第１の接地配線と接続されて電源電位を供給される第１のトランジスタ群とを備え、
前記第１のトランジスタ群は、
前記入出力端子に与えられた信号に応じて所定の処理を行い対応するデータ信号を出力する内部回路を形成する複数のトランジスタを含み、
前記半導体基板の主表面上に形成され、前記第２の電源配線および前記第２の接地配線と接続されて電源電位を供給され、各々が同一のトランジスタサイズを有する複数のトランジスタを含む第２のトランジスタ群をさらに備え、
前記第２のトランジスタ群は、
前記入出力端子のうち前記データ信号を出力する入出力端子と前記内部回路との間に設けられ、前記データ信号をバッファ処理する出力バッファを形成する第１のトランジスタサブグループと、
前記入出力端子と前記第２の電源配線および前記第２の接地配線のいずれかとの間に発生するサージから前記出力バッファおよび前記内部回路を保護する第１の保護回路を形成する第２のトランジスタサブグループと、
前記第１の電源配線と前記第２の電源配線との間および前記第１の接地配線と前記第２の接地配線との間に設けられる第２の保護回路を形成する第３のトランジスタサブグループとを含み、
前記第３のトランジスタサブグループは、各々のゲート直下領域の電位が独立に制御されている複数のトランジスタを含み、
前記第２の保護回路は、前記入出力端子と前記第１の電源配線および前記第１の接地配線のいずれかとの間に発生するサージから前記内部回路を保護し、
前記第１の保護回路は、
前記入出力端子と前記第２の電源配線との間に設けられ、前記入出力端子から前記第２の電源配線に向かう方向を順方向とするダイオードとして動作する第１のトランジスタと、
前記入出力端子と前記第２の接地配線との間に設けられ、前記第２の接地配線から前記入出力端子に向かう方向を順方向とするダイオードとして動作する第２のトランジスタとを含み、
前記第２の保護回路は、
前記第１の電源配線と前記第２の電源配線との間に設けられ、両方向ダイオード対として動作する第３のトランジスタと、
前記第１の接地配線と前記第２の接地配線との間に設けられ、両方向ダイオード対として動作する第４のトランジスタとを含み、
前記第３のトランジスタは、
ソースおよびドレインのうちの一方と電気的に結合し前記第２の電源配線に接続するゲートと、
ソースおよびドレインのうちの他方と電気的に結合し前記第１の電源配線に接続するゲート直下の領域を有し、
前記第４のトランジスタは、
ソースおよびドレインのうちの一方と電気的に結合し前記第２の接地配線に接続するゲートと、
ソースおよびドレインのうちの他方と電気的に結合し前記第１の接地配線に接続するゲート直下の領域とを有する、半導体集積回路装置。
【請求項３】
前記半導体基板は、
前記第１および第２のトランジスタ群が形成される半導体層と、
前記半導体層の直下に設けられた絶縁層と、
前記第２のトランジスタ群の各々のトランジスタを電気的に分離するために設けられた、主表面から前記絶縁層に至る分離用酸化膜領域とを含む、請求項１または２記載の半導体集積回路装置。
【請求項４】
前記半導体基板は第１導電型であって、
前記半導体基板は、
前記第１および第２のトランジスタ群が形成される第１導電型の第１ウェルと、
前記第２のトランジスタ群の各々のトランジスタを電気的に分離するために設けられた、前記第１ウェルの主表面を除いて前記第１ウェルを取り囲むように形成される第２導電型の第２ウェルとを含む、請求項１または２記載の半導体集積回路装置。
【請求項５】
前記内部回路を形成する複数のトランジスタは、同一のトランジスタサイズを有する、請求項１または２記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、より特定的には、複数の異なる電源により駆動される場合、あるいは様々なタイプのサージが発生する場合において、内部素子が外部からのサージによって静電破壊されることを防ぐ静電保護回路を効率的に設計することができる半導体集積回路装置の構成に関する。
【０００２】
【従来の技術】
近年、半導体集積回路装置の高速化が進行するのに伴い、半導体集積回路の出力バッファの駆動電流を大きくする必要が生じている。
【０００３】
これにより、出力バッファ回路用電源の電源電位は変動しやすくなるため、他の内部回路の誤動作防ぐために、出力バッファ回路と独立した内部回路用電源を独立して設け、内部回路に電源電位を供給することが多い。
【０００４】
この際に複数の電源に対応した静電保護回路を効率的に設計することが必要となる。
【０００５】
図２１は、従来のマスタースライス式ゲートアレイ構成の半導体集積回路において、出力バッファ用トランジスタ群に対応して設けられた静電保護回路を含む半導体集積回路装置６０００の構成を示す概念図である。
【０００６】
図２１において、上記出力バッファ用トランジスタ群によって構成される出力バッファは、出力バッファ用電源電位（以下Ｖｄｄ１という）およびＶｄｄ１に対応する出力バッファ用接地電位（以下Ｖｓｓ１という）を、Ｖｄｄ１供給用電源配線（以下Ｖｄｄ１配線という）２２およびＶｓｓ１供給用電源配線（以下Ｖｓｓ１配線という）２３によって供給されている。
【０００７】
また、静電保護回路４０は、トランジスタ４１および４２を含む。
トランジスタ４１および４２は、出力バッファ用トランジスタ群の未使用トランジスタをダイオードとして動作させるべく、入出力端子とＶｄｄ１配線２２との間および入出力端子１１とＶｓｓ１配線２３との間に接続されたものである。
【０００８】
ここでトランジスタ４１は、そのゲートをゲート直下の領域（以下ボディという）ならびにソースおよびドレインのうちの一方と接続され（以下ダイオード接続という）、入出力端子からＶｄｄ１配線２２へ至る方向を順方向とするＰＮダイオードとして機能する。
【０００９】
入出力端子１１に、Ｖｄｄ１配線２２を基準とした正のサージ電圧が発生した場合、トランジスタ４１はダイオードとしてＯＮして、正のサージ電圧を入出力端子１１〜トランジスタ４１〜Ｖｄｄ１配線２２の経路によって除去する静電保護回路の役割を果たす。
【００１０】
この結果、出力バッファ回路２１は入出力端子１１に発生した正のサージ電圧より保護される。
【００１１】
トランジスタ４２も同様にダイオード接続され、入出力端子１１からＶｓｓ１配線２３へ至る方向を逆方向とするＰＮダイオードとして機能し、入出力端子１１に発生したＶｓｓ１を基準とする負のサージ電圧より、出力バッファ２１を保護する静電保護回路の役割を果たす。
【００１２】
一方、同一基板上に形成された複数の内部回路が、各々独立な電源配線により供給される電位により動作する場合の静電保護回路の構成が、特開平５−２９１５０３号公報に開示されている。
【００１３】
図２２は、このような独立した３つの電源配線により供給される電位によって動作する半導体集積回路の静電保護回路を示す概念図である。
【００１４】
図２２に示される半導体集積回路装置７０００は、３つの内部回路３０１〜３０３と上記内部回路にそれぞれ独立した電源電位および接地電位を供給する電源配線３１１〜３１３および接地配線３２１〜３２３とを備える。
【００１５】
さらに半導体集積回路装置７０００は、上記電源配線３１１〜３１３同士の間ならびに接地配線３２１〜３２３同士の間に、互いに並列にかつ対向して接続されるダイオード対（以下両方向ダイオード対という）３４１〜３４６を備える。すなわち、上記ダイオード対３４１〜３４６によって、独立した３つの電源配線および接地配線同士の間の静電保護回路を構成する技術が開示されている。
【００１６】
また、一般的に半導体集積回路装置に含まれるトランジスタにおいては、電極面の抵抗値を下げるために、表面をシリサイドと呼ばれる金属とシリコンの化合物で覆う技術が用いられている。
【００１７】
しかし、図２１あるいは図２２に示したように、未使用トランジスタをダイオード接続して静電保護回路を構成する場合には、静電保護回路に大電流が流れて保護回路そのものが破壊されないように、トランジスタのソース，ドレイン電極表面の抵抗値をある程度高くすることが必要である。
【００１８】
このため、トランジスタの電極面に上述したシリサイド皮膜が形成されない領域を設けることによって、等価的に抵抗を付加するのと同等の効果を得る、シリサイドプロテクションと呼ばれる技術が適用されていた。
【００１９】
【発明が解決しようとする課題】
しかしながら、出力バッファ用トランジスタ群がゲートアレイ構成であって、かつ複数の独立した電源配線により駆動されている場合には、同一サイズで形成されたトランジスタを用いてより小さなレイアウト面積で自由度の高い効率的な設計ができるように、静電保護回路を構成することが必要である。
【００２０】
この発明の目的は、独立した複数の電源配線により駆動され、出力バッファ用トランジスタ群がゲートアレイにより構成される半導体集積回路装置において、いずれの電源の電位を基準としたサージ電圧であってもこれを有効に除去することが可能な静電保護回路を備える、半導体集積回路装置の構成を提供することである。
【００２１】
この発明の他の目的は、独立した複数の電源配線により駆動され、出力バッファ用トランジスタ群がゲートアレイにより半導体集積回路装置において、複数の電源配線に対応した十分な静電破壊耐性を備えさせるための静電保護回路を、自由度の高い効率的な設計によって実現することができる、半導体集積回路装置の構成を提供することである。
【００２２】
一方、半導体集積回路装置に外部より印加されるサージには、評価用モデルとしてＨＢＭ（Human Body Model），ＭＭ（Machine Model ），ＣＤＭ（Charged Device Model）等の種々のモデルが検討されていることからもわかるように、その発生状況および発生源によって多様な種類が存在する。
【００２３】
よって、サージを逃がす経路として機能する静電保護回路においても、サージの種類に応じて、寄生パラメータを含めた経路全体の抵抗および容量の適正値が異なる。
【００２４】
しかし、従来の技術では、上述したシリサイドプロテクションの適用に当たって、シリサイドを行なわない領域は全トランジスタに対して共通に設計されていた。このため、静電保護回路を複数のトランジスタの並列接続によって構成しても、形成されるサージの除去経路の抵抗値はいずれもほぼ同一であり、ある種類のサージを逃がすのには適しているが他の種類のサージには適しておらず、十分な静電保護機能を発揮できないといった問題点が生じていた。
【００２５】
この発明の他の目的は、様々の種類のサージに対して有効な除去経路を確保することができる静電保護回路を備えた半導体集積回路装置の構成を提供することである。
【００２６】
【課題を解決するための手段】
請求項１記載の半導体集積回路装置は、半導体基板上に形成される半導体集積回路装置であって、第１の電源配線および、第１の電源配線とは独立の第２の電源配線と、第１の電源配線に対応する第１の接地配線および、第２の電源配線に対応する第２の接地配線と、外部との間で信号の授受を行う複数の入出力端子と、半導体基板の主表面上に形成され、第１の電源配線および第１の接地配線と接続されて電源電位を供給される第１のトランジスタ群とを備え、第１のトランジスタ群は、入出力端子に与えられた信号に応じて所定の処理を行い対応するデータ信号を出力する内部回路を形成する複数のトランジスタを含み、半導体基板の主表面上に形成され、第２の電源配線および第２の接地配線と接続されて電源電位を供給される。半導体集積回路装置は、各々が同一のトランジスタサイズを有する複数のトランジスタを含む第２のトランジスタ群をさらに備え、第２のトランジスタ群は、入出力端子のうちデータ信号を出力する入出力端子と内部回路との間に設けられ、データ信号をバッファ処理する出力バッファを形成する第１のトランジスタサブグループと、入出力端子と第２の電源配線および第２の接地配線のいずれかとの間に発生するサージから出力バッファおよび内部回路を保護する第１の保護回路を形成する第２のトランジスタサブグループと、第１の電源配線と第２の電源配線との間および第１の接地配線と第２の接地配線との間に設けられる第２の保護回路を形成する第３のトランジスタサブグループとを含みとを含み、第２の保護回路は、入出力端子と第１の電源配線および第１の接地配線のいずれかとの間に発生するサージから内部回路を保護する。また、第３のトランジスタサブグループは、各々のゲート直下領域の電位が独立に制御されている複数のトランジスタを含む。さらに、第１の保護回路は、入出力端子と第２の電源配線との間に設けられ、ゲートおよびゲート直下の領域がソースおよびドレインのうちの一方と共通に電気的に結合されて入出力端子から第２の電源配線に向かう方向を順方向とするダイオードとして動作する第１のトランジスタと、入出力端子と第２の接地配線との間に設けられ、ゲートおよびゲート直下の領域がソースおよびドレインのうちの一方と共通に電気的に結合されて第２の接地配線から入出力端子に向かう方向を順方向とするダイオードとして動作する第２のトランジスタとを含み、第２の保護回路は、第１の電源配線と第２の電源配線との間に設けられた、ゲートおよびゲート直下の領域がソースおよびドレインのうちの一方と共通に電気的に結合されて、第１の電源配線から第２の電源配線に向かう方向を順方向とするダイオードとして動作する第３のトランジスタおよび第２の電源配線から第１の電源配線に向かう方向を順方向とするダイオードとして動作する第４のトランジスタと、第１の接地配線と第２の接地配線との間に設けられた、ゲートおよびゲート直下の領域がソースおよびドレインのうちの一方と共通に電気的に結合されて、第１の接地配線から第２の接地配線に向かう方向を順方向とするダイオードとして動作する第５のトランジスタおよびゲートおよびゲート直下の領域がソースおよびドレインのうちの一方と共通に電気的に結合されて第２の接地配線から第１の接地配線に向かう方向を順方向とするダイオードとして動作する第６のトランジスタとを含む。
【００３１】
請求項２記載の半導体集積回路装置は、半導体基板上に形成される半導体集積回路装置であって、第１の電源配線および、第１の電源配線とは独立の第２の電源配線と、第１の電源配線に対応する第１の接地配線および、第２の電源配線に対応する第２の接地配線と、外部との間で信号の授受を行う複数の入出力端子と、半導体基板の主表面上に形成され、第１の電源配線および第１の接地配線と接続されて電源電位を供給される第１のトランジスタ群とを備え、第１のトランジスタ群は、入出力端子に与えられた信号に応じて所定の処理を行い対応するデータ信号を出力する内部回路を形成する複数のトランジスタを含み、半導体基板の主表面上に形成され、第２の電源配線および第２の接地配線と接続されて電源電位を供給される。半導体集積回路装置は、各々が同一のトランジスタサイズを有する複数のトランジスタを含む第２のトランジスタ群をさらに備え、第２のトランジスタ群は、入出力端子のうちデータ信号を出力する入出力端子と内部回路との間に設けられ、データ信号をバッファ処理する出力バッファを形成する第１のトランジスタサブグループと、入出力端子と第２の電源配線および第２の接地配線のいずれかとの間に発生するサージから出力バッファおよび内部回路を保護する第１の保護回路を形成する第２のトランジスタサブグループと、第１の電源配線と第２の電源配線との間および第１の接地配線と第２の接地配線との間に設けられる第２の保護回路を形成する第３のトランジスタサブグループとを含み、第２の保護回路は、入出力端子と第１の電源配線および第１の接地配線のいずれかとの間に発生するサージから内部回路を保護する。また第３のトランジスタサブグループは、各々のゲート直下領域の電位が独立に制御されている複数のトランジスタを含む。さらに、第１の保護回路は、入出力端子と第２の電源配線との間に設けられて入出力端子から第２の電源配線に向かう方向を順方向とするダイオードとして動作する第１のトランジスタと、入出力端子と第２の接地配線との間に設けられて第２の接地配線から入出力端子に向かう方向を順方向とするダイオードとして動作する第２のトランジスタとを含み、第２の保護回路は、第１の電源配線と第２の電源配線との間に設けられ、両方向ダイオード対として動作する第３のトランジスタと、第１の接地配線と第２の接地配線との間に設けられ、両方向ダイオード対として動作する第４のトランジスタとを含み、第３のトランジスタは、ソースおよびドレインのうちの一方と電気的に結合し第２の電源配線に接続するゲートと、ソースおよびドレインのうちの他方と電気的に結合し第１の電源配線に接続するゲート直下の領域を有し、第４のトランジスタは、ソースおよびドレインのうちの一方と電気的に結合し第４の電源配線に接続するゲートと、ソースおよびドレインのうちの他方と電気的に結合し第３の電源配線に接続するゲート直下の領域とを有する。
【００３２】
請求項３記載の半導体集積回路装置は、請求項１または２記載の半導体集積回路装置において、半導体基板は、第１および第２のトランジスタ群が形成される半導体層と、半導体層の直下に設けられた絶縁層と、第２のトランジスタ群の各々のトランジスタを電気的に分離するために設けられた、主表面から絶縁層に至る分離用酸化膜領域とを含む。
【００３３】
請求項４記載の半導体集積回路装置は、請求項１または２記載の半導体集積回路装置において、半導体基板は第１導電型であって、半導体基板は、第１および第２のトランジスタ群が形成される第１導電型の第１ウェルと、第２のトランジスタ群の各々のトランジスタを電気的に分離するために設けられた、第１ウェルの主表面を除いて第１ウェルを取り囲むように形成される第２導電型の第２ウェルとを含む。
【００３６】
請求項５記載の半導体集積回路は、請求項１または２記載の半導体集積回路装置において、内部回路を形成する複数のトランジスタは、同一のトランジスタサイズを有する。
【００４９】
【発明の実施の形態】
［実施の形態１］
［複数の独立な電源配線により駆動されるゲートアレイの静電保護回路］
図１は、ゲートアレイ構成の半導体集積回路装置１０００の構成を示す図である。
【００５０】
図１を参照して、ゲートアレイ構成を有する半導体集積回路装置１０００は、外部と接続されて信号や電位の受渡しを行なう端子群１０と、出力信号に対するバッファ処理を行なう出力バッファ回路を構成する出力バッファ用トランジスタ群２０と、入力信号に応じた所定の処理を行なう内部回路を構成する内部回路用トランジスタ群３０とを含む。
【００５１】
端子群１０は、外部と信号を授受する入出力端子および外部より電源電位を供給される電源端子を含む。
出力バッファ用トランジスタ群２０は、出力バッファ回路を構成するための複数のトランジスタを含む。出力バッファ用トランジスタ群２０には、同一サイズの複数のトランジスタが予め設けられており、金属配線のパターンを変更することによって、これらのトランジスタを入力バッファ、出力バッファのいずれにも使用できる。上述したマスタースライス式ゲートアレイ構成を用いることにより、自由度の高い効率的な半導体集積回路装置の設計を行なうことができる。
【００５２】
内部回路用トランジスタ群３０は、内部回路を構成する複数のトランジスタを含む。なお、内部回路用トランジスタ群３０に含まれるトランジスタは必ずしもゲートアレイ方式で構成される必要はない。
【００５３】
以下に説明するように、図１中の出力バッファ用トランジスタ群２０を用いて単純なゲートアレイ方式により出力バッファおよび静電保護回路を構成した場合、複数の独立した電源配線により半導体集積回路装置が駆動される時に問題が生じてしまう。
【００５４】
図２は、複数の独立した電源配線で駆動されるゲートアレイ半導体集積回路装置に、従来の保護回路を適用した場合の半導体集積回路装置４０００の概略図である。
【００５５】
半導体集積回路装置４０００は、半導体集積回路装置６０００の構成に加えて内部回路３１ならびに出力バッファ用電源配線２２（以下Ｖｄｄ１配線という）から独立して内部回路３１に内部回路用電源電位（以下Ｖｄｄ２という）を供給する内部回路用電源配線３２（以下Ｖｄｄ２配線という）および対応する内部回路用接地配線３３（以下Ｖｓｓ２配線という）をさらに含んでいる。
【００５６】
静電保護回路４０は、ダイオード接続されたトランジスタ４１および４２を含む。
【００５７】
入出力端子１１に、Ｖｄｄ１配線２２およびＶｓｓ１配線２３を基準として正または負のサージ電圧が発生した場合、静電保護回路４０は、既に図１６で説明した動作によりサージ電圧を除去する。しかし、独立した他の電源配線であるＶｄｄ２配線３２およびＶｓｓ２配線３３を基準としたサージ電圧が入出力端子１１に発生した場合、ならびにＶｄｄ２配線３２およびＶｓｓ２配線３３にサージ電圧が発生した場合には、静電保護回路４０だけではサージ電圧を除去することができない。このとき、ダイオード４１および４２では、これらのサージ電圧を除去する経路を確保できないからである。
【００５８】
図３は、上記のような問題に対応するために、特開平５−２９１５０３号公報に開示された、独立した電源配線間に両方向ダイオード対を接続して静電保護回路を構成する概念を、半導体集積回路装置４０００に導入した半導体集積回路装置５０００の構成を示す概略ブロック図である。
【００５９】
図３を参照して、半導体集積回路装置５０００は、独立した電源電位および接地電位を供給するＶｄｄ１配線２２とＶｄｄ２配線３２との間ならびにＶｓｓ１配線２３とＶｓｓ２配線３３との間に接続された静電保護回路５０を含む。
【００６０】
静電保護回路５０は、両方向ダイオード対を構成するダイオード５１，５２および５３，５４を含む。静電保護回路５０は、独立した複数の電源配線に対応して発生するサージ電圧より内部回路３１および出力バッファ２１を保護する。
【００６１】
静電保護回路５０において、ダイオード５２はＶｄｄ２配線３２に発生した正のサージ電圧をＶｄｄ１配線２２に導くことによって除去する。またダイオード５１はＶｄｄ２配線３２に発生した負のサージ電圧をＶｄｄ１配線３１に導く役割を果たすとともに、入出力端子１１に発生したＶｄｄ２を基準とする正のサージ電圧を、入出力端子１１〜トランジスタ４１〜ダイオード５１〜Ｖｄｄ２配線３２の経路にて除去する働きを行なう。
【００６２】
ダイオード対５３，５４も同様の動作を行ないＶｓｓ２配線３３に発生したサージ電圧および入出力端子１１に発生したＶｓｓ２を基準とする負のサージ電圧を除去することができる。
【００６３】
図４は、上記両方向ダイオード対５１，５２および５３，５４を、ダイオード接続したトランジスタによって構成した場合の本発明の実施の形態１である半導体集積回路装置２０００の概略ブロック図である。
【００６４】
図４を参照して、トランジスタ５５〜５８は、各々のゲート、ボディならびにソースおよびドレインの一方を接続され、同電位とされることでダイオードとして機能し、静電保護回路５０を形成する。
【００６５】
このとき、同一ゲートアレイの未使用トランジスタを上記両方向ダイオード対を形成するトランジスタ５５〜５８として使用することができれば、効率的な設計が実現できる。
【００６６】
しかしながら、以下に述べる理由よりトランジスタ５５〜５８は、レイアウト上任意のトランジスタを利用することができなかった。このため、レイアウト設計が非効率なものとなってしまう。
【００６７】
図５は、図４に示した半導体集積回路装置２０００の静電保護回路５０のレイアウトを示す平面図である。
【００６８】
また図６は、図５のＰ−Ｐ′断面の構造を示す概念図である。
図５においては、図４において両方向ダイオード対として動作するトランジスタ５５および５６は、同一ウェル内に設けられている。
【００６９】
このとき図６に参照されるように、トランジスタ５５のボディ１０５とトランジスタ５６のボディ２０５は、共通の領域に設けられており、各々の電位は等しい。
【００７０】
このため両トランジスタのボディを介してＶｄｄ１配線２２とＶｄｄ２配線３２を短絡する経路が形成されてしまう。
【００７１】
このため、上記の両方向ダイオード対は、半導体回路装置内に静電保護回路用の別領域を設けて設計しなければならなくなる。たとえば、図１の半導体集積回路装置１０００に上記両方向ダイオード対を設計する場合には端子群１０、出力バッファ用トランジスタ群２０、内部回路用トランジスタ群３０の他に両方向ダイオード対を形成するための新たな領域を確保することが必要となる。つまり、マスタースライス式ゲートアレイにより、自由度の高い効率的な設計を行なうことができなくなってしまう。
【００７２】
［同一ゲートアレイのトランジスタにより静電保護回路を形成可能な構成］
図７は、図１に示した、半導体集積回路装置１０００の出力バッファ用トランジスタ群２０を拡大した概念図である。
【００７３】
図７を参照して、端子群１０は、入出力端子１１と、Ｖｄｄ１配線２１、Ｖｓｓ１配線２２、Ｖｄｄ２配線３２、Ｖｓｓ２配線３３にそれぞれ電源電位を供給する電源端子とを含む。
【００７４】
出力バッファ用トランジスタ群２０は出力バッファならびに上記静電保護回路４０および静電保護回路５０を構成するトランジスタを含む。
【００７５】
ここで、出力バッファ用トランジスタ群２０の各々のトランジスタは、電気的に分離して設計されており、各々のトランジスタのボディ電位をそれぞれ独立に制御することができる。これにより、上記静電保護回路４０および５０は、電源配線同士の短絡を招くことなく、同一の出力バッファ用トランジスタ群２０内に配置される。
【００７６】
内部回路用トランジスタ群３０は、内部回路を含み、上記静電保護回路４０および５０によって入出力端子１１および各電源配線２２，２３，３２，３３に発生するサージ電圧より保護されている。
【００７７】
すなわち、上記静電保護回路５０を出力バッファ用トランジスタ群２０の未使用素子を用いて設計することができる。これにより、ゲートアレイの出力バッファ用トランジスタ群２０を有する半導体集積回路装置において、複数の独立した電源配線によって発生するサージ電圧から内部回路を保護するための静電保護回路を、自由度の高い効率的なレイアウトのもとで実現できる。
【００７８】
図８は、上記のような出力バッファ用トランジスタ群２０の各トランジスタが電気的に分離される構成を、ＳＯＩ（Silicon on Insulater）構造の半導体基板上に形成した場合のレイアウトを示す平面図である。
【００７９】
図８を参照して、半導体基板上には上記トランジスタ５５および５６が形成されている。トランジスタ５５は、ソース／ドレイン１０１，１０２と、ゲート１０３と、ボディ１０５と電気的に接続されたボディコンタクト１０４との端子を有する。
【００８０】
また、トランジスタ５６は、ソース／ドレイン２０１，２０２と、ゲート２０３と、ボディ２０５と電気的に接続されたボディコンタクト２０４との端子を有する。
【００８１】
トランジスタ５５と５６とは、互いに完全分離用酸化膜１２０で分離されている。
【００８２】
ここで図９は、図８におけるＱ−Ｑ′断面の構造を示す概念図である。
図９を参照して、Ｐ型トランジスタであるトランジスタ５５のボディ１０５と、トランジスタ５６のボディ２０５とは、主表面であるＮ型半導体層１１０に形成される。
【００８３】
基板の半導体層１００と上記Ｎ型半導体層１１０との間に設けられた絶縁層１３０と主表面から絶縁層１３０に至る完全分離用酸化膜１２０によってトランジスタ５５と５６は電気的に分離される。よって、両トランジスタのボディ１０５および２０５は、独立した電位で制御されることが可能である。
【００８４】
このため、トランジスタ５５および５６が、両方向ダイオード対としてＶｄｄ１配線２２とＶｄｄ２配線２３との間に接続されている場合においても、独立した電源配線であるＶｄｄ１配線２２とＶｄｄ２配線２３を短絡する経路は形成されることがない。
【００８５】
これにより、ゲートアレイである出力バッファ用トランジスタ群２０の設計を上記とすることによって、複数の独立した電源配線によって発生するサージ電圧から内部回路を保護するための静電保護回路を、自由度の高い効率的なレイアウトのもとで実現できる。
【００８６】
一方、トランジスタ５７および５８はＮ型トランジスタである。トランジスタ５７および５８の各々のボディはＰ型半導体層に形成されるが、同様の手法によって、出力バッファ用トランジスタ群２０の各トランジスタを電気的に分離することができる。これにより、上記と同一の効果を得ることができる。
【００８７】
［実施の形態１の変形例］
図１０は、出力バッファ用トランジスタ群２０の各トランジスタが電気的に分離される構成を、バルク構造の半導体基板上に形成した場合のレイアウトを示す平面図である。図１０を参照して、半導体基板上には上記トランジスタ５５および５６が形成されている。トランジスタ５５は、ソース／ドレイン１０２、ゲート１０３、ボディ１０５と電気的に接続されたボディコンタクト１０４の端子を有する。
【００８８】
また、トランジスタ５６は、ソース／ドレイン２０２と、ゲート２０３と、ボディ２０５と電気的に接続されたボディコンタクト２０４との端子を有する。
【００８９】
図１１は、図１０におけるＲ−Ｒ′断面の構造を示す概念図である。
図１１を参照して、トランジスタ５５および５６は、Ｐ型トランジスタであるので、トランジスタ５５および５６のボディ１０５および２０５は、Ｎ型である第１のウェル１４０および２４０に形成される。上記第１ウェル１４０および２４０を取囲んで形成されるＰ型の第２ウェル１６０および２６０は、第１ウェル１４０と２４０とを電気的に分離する。
【００９０】
さらに、第２ウェル１６０と２６０をＬＯＣＯＳ酸化膜１５０で分離することにより、トランジスタ５５および５６のボディは互いに電気的に分離される。
【００９１】
このため、トランジスタ５５および５６が、両方向ダイオード対としてＶｄｄ１配線２２およびＶｄｄ２配線２３の間に接続されている場合においても、上記ＬＯＣＯＳ酸化膜１５０の効果によりトランジスタ５５のボディ１０５とトランジスタ５６のボディ２０５は電気的に分離されているので、独立した電源配線であるＶｄｄ１配線２２とＶｄｄ２配線２３を短絡する経路は形成されることはない。これにより、ゲートアレイである出力バッファ用トランジスタ群２０の構成を上記とすることによって、複数の独立した電源配線によって発生するサージ電圧から内部回路を保護するための静電保護回路を、自由度の高い効率的なレイアウトのもとで実現できる。なお、トランジスタ５７および５８はＮ型トランジスタであるため、トランジスタ５７および５８のボディ１０５および２０５がＰ型半導体層に形成されるが、同様の手法によって出力バッファ用トランジスタ群２０の各トランジスタを電気的に分離することができる。これにより上記と同一の効果を得ることができる。
【００９２】
なお、実施の形態１では、より望ましい構成として、静電保護回路５０は両方向ダイオード対を含む構成とした。しかし、サージ電圧が極端に大きい場合には、単一のダイオードによっても、ダイオードの逆方向に発生したサージ電圧を除去する経路が確保され、同一の効果を得ることができる。
【００９３】
［実施の形態２］
図１２は、図３に示す半導体集積回路装置５０００において両方向ダイオード対５１，５２および５３，５４を、単一のトランジスタの接続によって構成した半導体集積回路装置３０００の概略ブロック図である。
【００９４】
図１２を参照して、半導体集積回路装置３０００は、半導体集積回路５０００において、両方向ダイオード対５１，５２の代わりにトランジスタ６１を、両方向ダイオード対５３，５４の代わりにトランジスタ６２を静電保護回路５０として備える。
【００９５】
静電保護回路５０としての機能は、半導体集積回路装置５０００と同一である。
【００９６】
図１３は、上記トランジスタ６１の構成を示すための概念図である。
同様に図１４は、上記トランジスタ６２の構成を示すための概念図である。
【００９７】
まず、トランジスタ６１の両方向ダイオード対としての動作を説明する。
図１３を参照してＰ型トランジスタ６１は、ボディコンタクト１０４と接続されたソース／ドレイン１０１と、ゲート１０３と接続されたソース／ドレイン１０２とを有する。ゲート１０３およびボディコンタクト１０４はそれぞれＶｄｄ２配線３２およびＶｄｄ１配線２２と接続されている。
【００９８】
この場合に、Ｖｄｄ１配線２２もしくはＶｄｄ２配線３２にサージ電圧が発生した時の、Ｐ型トランジスタ６１の動作について説明する。
【００９９】
（ａ）  Ｖｄｄ１配線２２に正のサージ電圧が発生した場合には、Ｖｄｄ１配線２２に接続されたソース／ドレイン１０１がソースとなり、ゲート電位Ｖｄｄ２がソースに対して低電位となるのでＰ型トランジスタ６１が導通する。この結果、上記正のサージ電圧はＶｄｄ１配線２２〜ソース／ドレイン１０１〜ボディ１０５〜ソース／ドレイン１０２〜Ｖｄｄ２配線３２の経路にて除去される。
【０１００】
（ｂ）  Ｖｄｄ１配線２２に負のサージ電圧が発生した場合には、Ｖｄｄ１配線２２に接続されたＮ型であるボディ１０５とＶｄｄ２配線３２に接続されたＰ型であるソース／ドレイン１０２との間に形成されたＰＮ接合ダイオードが順バイアスされ導通する。これにより、上記負のサージ電圧は、Ｖｄｄ１配線２２〜ボディ１０５〜ソース／ドレイン１０２〜Ｖｄｄ２配線３２の経路によって除去される。
【０１０１】
（ｃ）  Ｖｄｄ２配線３２に正のサージ電圧が発生した場合は、Ｖｄｄ２配線３２に接続されたＰ型であるソース／ドレイン端子１０２とＮ型であるボディ１０５との間に形成されたＰＮ接合ダイオードが順バイアスされ導通する。これによって、上記正のサージ電圧はＶｄｄ２配線３２〜ソース／ドレイン１０２〜ボディ１０５〜Ｖｄｄ１配線２２の経路にて除去される。
【０１０２】
（ｄ）  Ｖｄｄ２配線３２に負のサージ電圧が発生した場合には、Ｖｄｄ１配線２２に接続されたソース／ドレイン１０１がソースとなり、ゲート１０３の電位Ｖｄｄ２がソースに対して低電位となることからＰ型トランジスタ６１は導通する。この結果、上記正のサージ電圧はＶｄｄ２配線３２〜ソース／ドレイン１０２〜ボディ１０５〜ソース／ドレイン１０１〜Ｖｄｄ１配線２２の経路にて除去される。
【０１０３】
以上に述べたように、Ｐ型トランジスタ６１はＶｄｄ１配線２２とＶｄｄ２配線３２との間に接続されることで、両方向ダイオード対として動作し、半導体集積回路装置２０００におけるトランジスタ対５５および５６と同一の機能を有する。
【０１０４】
同様に、図１４に示すＮ型トランジスタ６２も、図１３において説明したＰ型トランジスタ６１と極性が反転した同様の動作を行なう。これによりＮ型トランジスタ６２も両方向ダイオード対としての機能を有し、半導体集積回路装置２０００におけるトランジスタ対５７および５８と同一の効果を生む。
【０１０５】
また、トランジスタ６１および６２はそれぞれのボディ電位が、出力バッファ用トランジスタ群２０と共通の電源電位であるＶｄｄ１およびＶｓｓ１となるように、トランジスタ６１および６２のボディは、それぞれＶｄｄ１配線２２およびＶｓｓ１配線２３に接続されている。
【０１０６】
この場合、出力バッファ用トランジスタ群２０の各トランジスタが実施の形態１で述べたように電気的に分離させる設計でないときにも、トランジスタ６１および６２として、出力バッファ用トランジスタ群２０のトランジスタを使用することができる。
【０１０７】
一方、半導体集積回路装置３０００において、トランジスタ６１のボディをＶｄｄ２配線３２に、ゲートをＶｄｄ１配線２２に接続する構成によっても、トランジスタ６１は両方向ダイオード対として動作する。
【０１０８】
また、トランジスタ６２のボディをＶｓｓ２配線３３に、ゲートをＶｓｓ１配線２３に接続する構成によっても、トランジスタ６２は両方向ダイオード対として動作する。
【０１０９】
図１５は、上記の場合の接続とした半導体集積回路装置３１００の構成を示す概略ブロック図である。半導体集積回路装置３１００においては、静電保護回路５０を形成するトランジスタ６１のボディがＶｄｄ２配線３２に接続されている一方で、静電保護回路４０を形成するトランジスタ４１のボディはＶｄｄ１配線２２に接続されている。このため、トランジスタ４１および６１を、電気的に分離されていない同一の領域に設計すると、両トランジスタのボディを通じてＶｄｄ１配線２２とＶｄｄ２配線３２とを短絡させる経路が発生する。よって、半導体集積回路装置３１００において、静電保護回路４０および５０を出力バッファ用トランジスタ群２０のトランジスタを用いて構成する場合には、実施の形態１で述べた方法を用いて、出力バッファ用トランジスタ群２０の各トランジスタを電気的に分離する必要がある。
【０１１０】
以上述べたように、半導体集積回路装置３０００および３１００の構成により、ゲートアレイの出力バッファ用トランジスタ群２０を有する半導体集積回路装置において、複数の独立した電源配線によって発生するサージ電圧から内部回路を保護するための静電保護回路を、実施の形態１で示した方法に比べて半数のトランジスタによって、自由度の高い効率的なレイアウトのもとで実現できる。
【０１１１】
また、実施の形態２については、上記両方向ダイオードとして動作するトランジスタ６１および６２に対して、通常のダイオード接続されたトランジスタを並列に接続することで、静電破壊耐性を向上させることも可能である。
【０１１２】
実施の形態１および２を通じて、出力バッファ用トランジスタ群２０のトランジスタを用いて静電保護回路を構成する設計としてきたが、必要に応じて入力バッファを、出力バッファ用トランジスタ群２０のトランジスタを用いて設計することも可能である。
【０１１３】
また、入力バッファを内部回路用トランジスタ群３０のトランジスタを用いて構成することも可能である。
【０１１４】
これらの場合には、入出力端子と入力バッファとの間に設けられる静電保護回路は、出力バッファ用トランジスタ群２０のトランジスタを用いて設計することができ、実施の形態１および２で得られたレイアウト上の効果を損なうことなく、所望の電流駆動力に応じた入力バッファを得ることができる。
【０１１５】
［実施の形態３］
実施の形態１および２では、複数の独立した電源系統に対して効率的な静電保護回路を備えた半導体集積回路装置の構成について述べたが、実施の形態３においては、様々な種類のサージに対して有効な除去経路を確保することができる静電保護回路の構成を備えた半導体集積回路装置の構成について考える。
【０１１６】
図１６は、実施の形態３の半導体集積回路装置に含まれる静電保護回路４００の構成を示す図である。図１６を参照して、静電保護回路４００は、並列に接続されたトランジスタ列４１０および４２０を備える。
【０１１７】
トランジスタ列４１０は、電源配線２２と端子１１との間に接続され、実施の形態１および２において静電保護回路４０に含まれるトランジスタ４１に相当する。同様に、トランジスタ列４２０は、接地配線２３と端子１１との間に接続され、実施の形態１および２において静電保護回路４０に含まれるトランジスタ４４２に相当する。
【０１１８】
トランジスタ列４１０は、並列に接続された３個のＰ型トランジスタ４１１〜４１３を含む。Ｐ型トランジスタ４１１〜４１３の各々はダイオード接続され、互いに並列に電源配線２２と端子１１との間に配置される。
【０１１９】
同様に、トランジスタ列４２０は、並列に接続された３個のＮ型トランジスタ４２１〜４２３を含む。Ｎ型トランジスタ４２１〜４２３はそれぞれダイオード接続され、互いに並列に接地配線２３と端子１１との間に配置される。
【０１２０】
ここで、トランジスタ列４１０および４２０に含まれるトランジスタの数を各々３個としたのは単なる例示であって、トランジスタの個数を特に限定するものではない。
【０１２１】
図１７は、Ｐ型トランジスタ４１１〜４１３の構成を説明するための概念図である。図１７を参照して、Ｐ型トランジスタ４１１は、ゲート５０１とドレイン５１１とソース５１２とを備える。ドレイン５１１およびソース５１２の電極面にはシリサイド皮膜が形成されているが、斜線で示した領域については、上述したシリサイドプロテクションを適用する（以下、この領域をシリサイドプロテクション領域という）。Ｐ型トランジスタ４１２，４１３の構成も基本的には同様であるが、Ｐ型トランジスタ４１１〜４１３のそれぞれに形成されるシリサイドプロテクション領域の幅は互いに異なる。
【０１２２】
図１８は、図１７のＳ−Ｓ′断面の構造を示す概念図である。図１８を参照して、各トランジスタ４１１〜４１３のソースおよびドレインの表面上には、シリサイド膜５５０が形成される領域と、形成されていない領域とが存在する。シリサイド膜５５０が形成されていない領域が、図１７において斜線で示したシリサイドプロテクション領域に相当する。
【０１２３】
Ｐ型トランジスタ４１１〜４１３のそれぞれについて、ソースおよびドレインの表面上に形成されたシリサイド膜５５０の幅が異なる。よって、各トランジスタ４１１〜４１３のソースおよびドレインの電極面は異なる入力抵抗値を有する。
【０１２４】
ここで、それぞれのトランジスタのソースおよびドレインの入力抵抗値を、それぞれのトランジスタによって形成されるサージの除去経路の抵抗値がサージのそれぞれの種類に適したものとなるように考慮する。
【０１２５】
具体的には、想定される代表的なサージの種類ごとに、最適な入力抵抗値を予め設計し、これに対応したシリサイドプロテクション領域の幅を有するトランジスタを製造し、異なるシリサイドプロテクション領域の幅を有するトランジスタを並列に接続したトランジスタ列によって、静電保護回路を構成する。
【０１２６】
これにより、様々な種類のサージが発生した場合にも、サージの種類に適した発生した除去経路が静電保護回路内に形成される。
【０１２７】
トランジスタの設計を従来と同一として、並列に接続されたトラジスタ列のソース・ドレインの各々に直接、種々の抵抗素子を接続しても同様の静電保護効果が得られるが、実施の形態３の静電保護回路４００は、部品点数の削減、レイアウトの効率性向上といった効果を有する。
【０１２８】
図１９および２０は、シリサイドプロテクション領域を可変とする具体例を説明するための第１および第２の概念図である。図１９および２０では、トランジスタ４１１のドレイン５１１上のシリサイド膜を形成する場合の一例を示す。
【０１２９】
まず、図１９に示すように、基板５００上に形成されたドレインであるＰ＋領域５１１表面上に、例えばシリコン酸化物である絶縁膜５６０が形成される。この際、事前のパターン設計により、絶縁膜が形成される領域と絶縁膜が形成されない領域（幅：Ｗ）とが設けられる。
【０１３０】
この上から、例えばＴｉ等の高融点金属５７０をスパッタ法等によって堆積させた後にアニーリングを行なうことによって、図２０に示すように、直接シリコンと接する面上にのみシリサイド膜５５０が形成される。すなわち、絶縁膜５６０で覆われた領域にはシリサイドプロテクションが施され、シリサイド膜５５０は形成されない。
【０１３１】
絶縁膜を形成する際に上記の幅Ｗの設定を変えることによって、シリサイドプロテクション領域の幅が異なる、すなわちソース・ドレインの入力抵抗の異なるトランジスタを得ることができる。
【０１３２】
実施の形態３においては、端子１１に接続される静電保護回路４００をシリサイドプロテクション領域の幅の異なるトランジスタを並列に接続して構成することによって静電保護特性の向上を実現したが、この発明の適用は、この様な場合に限定されるものではない。実施の形態１および２と組み合わせて、複数の独立した電源間に設けられる保護回路に、実施の形態３を適用することによって、複数の独立した電源に対する静電保護機能を、さらに向上させることももちろん可能である。
【０１３３】
また、入力バッファを内部回路用トランジスタ群３０によって構成する場合においても、内部回路用トランジスタ群３０のトランジスタを上記の方法で設計し、これらを並列接続して保護回路を構成することによって同様の効果を得ることができる。
【０１３４】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考られるべきである。本発明の範囲は、上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１３５】
【発明の効果】
請求項１記載の半導体集積回路装置は、独立した複数の電源に対応する静電保護回路を、ゲートアレイである出力バッファ用トランジスタ群のトランジスタを用いて構成することが可能である。したがって、半導体集積回路装置のレイアウトを自由度の高い効率的なものとすることができる。さらにチップ面積の低減をも図ることができる。さらに、入力バッファ用トランジスタ群の一部もしくは全部のトランジスタの各々を電気的に分離することにより、独立した複数の電源に対応する静電保護回路を、出力バッファ用トランジスタ群のトランジスタを用いて構成することが可能である。したがって半導体集積回路装置のレイアウトを自由度の高い効率的なものとすることが可能である。さらにチップ面積の低減をも図ることができる。
【０１３９】
請求項２記載の半導体集積回路装置は、独立した複数の電源に対応する静電保護回路を、ゲートアレイである出力バッファ用トランジスタ群のトランジスタを用いて構成することが可能である。したがって、半導体集積回路装置のレイアウトを自由度の高い効率的なものとすることができる。さらにチップ面積の低減をも図ることができる。さらに、同一の効果を有する静電保護回路を半分のトランジスタ数で実現することができる。このため、レイアウト効率および自由度の向上、チップ面積の低減に更に有利である。
【０１４０】
請求項３記載の半導体集積回路装置は、請求項１または２記載の半導体集積回路装置が奏する効果を、ＳＯＩ（Silicon on Insulator）構造の半導体基板により得ることができる。
【０１４１】
請求項４記載の半導体集積回路装置は、請求項１または２記載の半導体集積回路装置が奏する効果をバルク構造の半導体基板により得ることができる。
【０１４３】
請求項５記載の半導体集積回路装置は、予め大きいサイズのゲートアレイで設計された出力バッファ用トランジスタを用いて独立した複数の電源に対応する静電保護回路を構成する。したがって請求項１または２記載の半導体集積回路装置が奏する効果に加えて耐容量のより大きな静電保護回路を効率的で自由度の高いレイアウトの下で構成することができる。
【図面の簡単な説明】
【図１】  ゲートアレイ構成の半導体集積回路装置１０００の構成を示す概念図である。
【図２】  従来の保護回路を複数の独立した電源で駆動されるゲートアレイ半導体集積回路装置に適用した半導体集積回路装置４０００の概念図である。
【図３】  同じく従来の保護回路を複数の独立した電源で駆動されるゲートアレイ半導体集積回路装置に適用した半導体集積回路装置５０００の概念図である。
【図４】  本発明の実施の形態１の半導体集積回路装置２０００の構成を示す概略ブロック図である。
【図５】  図４の静電保護回路５０のレイアウトを示す平面図である。
【図６】  図５のＰ−Ｐ′断面の構造を示す断面図である。
【図７】  半導体集積回路装置１０００の出力バッファ用トランジスタ群の一部を拡大した概念図である。
【図８】  半導体集積回路装置２０００をＳＯＩ（Silicon on Insulater）構造の半導体基板上に実現した場合のレイアウトを示す平面図である。
【図９】  図８のＱ−Ｑ′断面の構造を示す断面図である。
【図１０】  半導体集積回路装置２０００をバルク構造の半導体基板上に実現する場合のレイアウトを示す平面図である。
【図１１】  図１０のＲ−Ｒ′断面の構造を示す断面図である。
【図１２】  本発明の実施の形態２の半導体集積回路装置３０００の構成を示す概略ブロック図である。
【図１３】  図１２のトランジスタ６１の構成を説明するための概念図である。
【図１４】  図１２のトランジスタ６２の構成を説明するための概念図である。
【図１５】  本発明の実施の形態２の他の構成である半導体集積回路装置３１００の構成を示す概略ブロック図である。
【図１６】  実施の形態３の半導体集積回路装置の静電保護回路４００の構成を示す図である。
【図１７】  静電保護回路４００を構成するＰ型トランジスタの構成を説明するための概念図である。
【図１８】  図１７のＳ−Ｓ′断面の構造を示す概念図である。
【図１９】  シリサイドプロテクション領域を可変とする具体例を説明するための第１の概念図である。
【図２０】  シリサイドプロテクション領域を可変とする具体例を説明するための第２の概念図である。
【図２１】  従来の保護回路を有する半導体集積回路装置６０００の構成を示す概略ブロック図である。
【図２２】  複数の独立した電源に対する保護回路を有する従来の半導体集積回路装置７０００の構成を示す概略ブロック図である。
【符号の説明】
１０  端子群、１１  入出力端子、２０  出力バッファ用トランジスタ群、２１  出力バッファ、２２  出力バッファ用電源配線、２３  出力バッファ用接地配線、３０  内部回路用トランジスタ群、３１  内部回路用電源配線、３２  内部回路用接地配線、４０，５０，４００  静電保護回路、４１，４２  静電保護回路４０を構成するトランジスタ、５１，５２，５３，５４  静電保護回路５０を構成するダイオード、５５，５６，５７，５８  静電保護回路５０を構成するトランジスタ、６１，６２  静電保護回路５０を構成する両方向ダイオード対として動作するトランジスタ、１０１，２０１，５０１〜５０３  ソース／ドレイン、１０２，１０３，２０２，２０３  ゲート、１０４，２０４  ボディコンタクト、１０５，２０５  ボディ、１０６  金属配線、１００  半導体基板層、１１０  半導体主表面層、１２０  完全分離用酸化膜、１３０  絶縁層、１４０第１ウェル、１５０  ＬＯＣＯＳ酸化膜、１６０，２６０  分離用第２ウェル、４１１〜４１３，４２１〜４２３  静電保護回路４００を構成するトランジスタ、５５０  シリサイド層、５６０  絶縁膜、５７０  高融点金属。
【図１】
0004132270.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0004132270.tif 000007
【図７】
0004132270.tif 000008
【図８】
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【図９】
0004132270.tif 000010
【図１０】
0004132270.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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