(57)【特許請求の範囲】
【請求項１】
半導体記憶装置に接続されるメモリコントロール装置であって、
出力クロック信号を発生するクロック発生回路と、
ｍ（“ｍ”は所定の自然数）ビットの第１デジタルデータを前記出力クロック信号に同期して一時保持するｍ個の出力保持回路と、
ｍ個の前記出力保持回路の各々にデータ出力配線を介して接続され、前記第１デジタルデータをパラレルに前記半導体記憶装置へ出力するｍ個のデータ出力端子と、
前記出力クロック信号を所定周期だけ遅延させることで出力ストローブ信号を生成する出力遅延回路と、
前記出力遅延回路に信号出力配線を介して接続され、前記第１デジタルデータの出力に同期して前記出力ストローブ信号を前記半導体記憶装置へ出力する信号出力端子と、
を備え、
前記データ出力配線は、それぞれ等長であり、
ｍ個の前記出力保持回路は、前記データ出力配線が延伸する方向とは異なる方向にそれぞれ線状に配列されており、
ｍ個の前記データ出力端子及び前記信号出力端子は、ｍ個の前記出力保持回路の線状の配列と平行な方向に線状に配列されており、
前記出力遅延回路は、ｍ個の前記出力保持回路の線状の配列とｍ個の前記データ出力端子及び前記信号出力端子の線状の配列とで２辺を囲われる領域の中に配置されているメモリコントロール装置。
【請求項２】
請求項１に記載のメモリコントロール装置であって、
前記データ出力配線及び前記信号出力配線の配線長は、等長であるメモリコントロール装置。
【請求項３】
請求項１又は２に記載のメモリコントロール装置であって、
出力遅延制御信号を出力する遅延調整回路を更に備え、
前記出力遅延回路の遅延周期は、前記出力遅延制御信号によって設定されるメモリコントロール装置。
【請求項４】
請求項１乃至３の何れかに記載のメモリコントロール装置であって、
ｍ個の前記出力保持回路の各々は、前記データ出力配線によって結線されている前記データ出力端子と、前記データ出力配線が延伸する方向に、隣接して配置されているメモリコントロール装置。
【請求項５】
請求項１乃至４の何れかに記載のメモリコントロール装置であって、
前記出力遅延回路に接続する前記信号出力端子及び前記信号出力配線を更に複数備え、
前記出力遅延回路と複数の前記信号出力端子とを接続する前記信号出力配線の各々は、前記データ出力配線の各々と等長であるメモリコントロール装置。
【請求項６】
請求項１乃至５の何れかに記載のメモリコントロール装置であって、
前記出力保持回路は、一時保持した前記第１デジタルデータを前記出力クロック信号の立ち上がりと立ち下がりとの両方に同期して前記データ出力端子に伝送するメモリコントロール装置。
【請求項７】
請求項１乃至６の何れかに記載のメモリコントロール装置であって、
前記半導体記憶装置からｎ（“ｎ”は所定の自然数）ビットの第２デジタルデータがパラレルに入力されるｎ個のデータ入力端子と、
前記半導体記憶装置から前記第２デジタルデータに同期した入力クロック信号が入力される信号入力端子と、
前記信号入力端子に第１信号入力配線を介して接続され、前記入力クロック信号を所定周期だけ遅延させて入力ストローブ信号を生成する入力遅延回路と、
ｎ個の前記データ入力端子の各々にデータ入力配線を介して接続されるとともに、前記入力遅延回路からｎ個の第２信号入力配線を介して分配されて伝送される前記入力ストローブ信号に同期して前記第２デジタルデータを一時保持するｎ個の入力保持回路と、
を備え、
前記データ入力配線の各々の配線長は、前記第１信号入力配線と前記第２信号入力配線との配線長の和に、等長であるメモリコントロール装置。
【請求項８】
請求項１乃至６の何れかに記載のメモリコントロール装置であって、
前記半導体記憶装置からｎ（“ｎ”は所定の自然数）ビットの第２デジタルデータがパラレルに入力されるｎ個のデータ入力端子と、
前記半導体記憶装置から前記第２デジタルデータに同期した入力クロック信号が入力される信号入力端子と、
前記信号入力端子に第１信号入力配線を介して接続され、前記入力クロック信号を所定周期だけ遅延させて入力ストローブ信号を生成する入力遅延回路と、
ｎ個の前記データ入力端子の各々にデータ入力配線を介して接続されるとともに、前記入力遅延回路からｎ個の第２信号入力配線を介して分配されて伝送される前記入力ストローブ信号に同期して前記第２デジタルデータを一時保持するｎ個の入力保持回路と、
を備え、
前記データ入力配線は、それぞれ等長であり、
ｎ個の前記データ入力端子は、線状に配列しており、
ｎ個の前記入力保持回路の各々は、ｎ個の前記データ入力端子が配列する方向に対して、前記データ入力配線によって結線されている前記データ入力端子と前記入力遅延回路が前記入力ストローブ信号を出力する位置との中間の位置に配置されているメモリコントロール装置。
【請求項９】
請求項７又は８に記載のメモリコントロール装置であって、
データ記憶回路を更に備え、
前記入力保持回路は、一時保持した前記第２デジタルデータを前記入力ストローブ信号の立ち上がりと立ち下がりとの両方に同期して前記データ記憶回路に伝送するメモリコントロール装置。
【請求項１０】
請求項７乃至９の何れかに記載のメモリコントロール装置であって、
前記データ入力端子と前記データ出力端子とが一体化されており、
前記信号入力端子と前記信号出力端子とが一体化されているメモリコントロール装置。
【請求項１１】
請求項１乃至１０の何れかに記載のメモリコントロール装置であって、
回路コア領域と、前記回路コア領域を囲むように設けられたインターフェイス領域と、を備え、
前記コア領域には、前記クロック発生回路が配置され、
前記インターフェイス領域には、前記出力保持回路と、前記データ出力端子と、前記出力遅延回路と、前記信号出力端子と、が配置されているメモリコントロール装置。
【請求項１２】
請求項１１に記載のメモリコントロール装置であって、
前記インターフェイス領域には、前記入力保持回路と、前記データ入力端子と、前記入力遅延回路と、前記信号入力端子と、が更に配置されているメモリコントロール装置。
【請求項１３】
請求項１乃至１２の何れかに記載のメモリコントロール装置と、
前記メモリコントロール装置に接続されている前記半導体記憶装置と、
を有しているデータ処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に対してデジタルデータを入出力するメモリコントロール装置に関し、特に、デジタルデータの入出力がストローブ信号に同期して実行されるメモリコントロール装置に関する。
【０００２】
【従来の技術】
近年、マイクロプロセッサの処理能力が向上し、半導体記憶装置の動作速度がマイクロプロセッサ及び半導体記憶装置を含む処理システムの処理速度のネックとなっている。この高速化された半導体記憶装置に、ＤＤＲ(Double Data Rate)−ＳＤＲＡＭ(Synchronous Dynamic Randam Access Memory)がある。
【０００３】
ＳＤＲＡＭは、クロック信号に同期してデジタルデータを入出力するが、さらに、ＤＤＲ−ＳＤＲＡＭでは、デジタルデータの入出力をクロック信号の立ち上がりと立ち下がりとの両方に同期させることで、その動作を高速化している。
【０００４】
このような、ＤＤＲ−ＳＤＲＡＭとマイクロプロセッサとの間のデータ転送は、メモリコントロール装置を介して行なわれている(例えば、特許文献１参照)。
【０００５】
【特許文献１】
特開平２００１−３３１３６５号公報
ＤＤＲ−ＳＤＲＡＭにメモリコントロール装置を介してデータを書き込む場合に、ＤＤＲ−ＳＤＲＡＭは、メモリコントロール装置からクロック信号に同期して出力されたデータを、メモリコントロール装置から出力されたストローブ信号のエッジに応答して取り込む。そのため、メモリコントロール装置は、図１２に示すように、クロック信号を遅延させてストローブ信号を生成し、当該ストローブ信号とデータと出力する必要性がある。
【０００６】
また、ＤＤＲ−ＳＤＲＡＭからメモリコントロール装置を介してデータを読み出す場合に、ＤＤＲ−ＳＤＲＡＭは、メモリコントロール装置へクロック信号に同期したデータと、当該クロック信号とを出力する。そのため、メモリコントロール装置は、ＤＤＲ−ＳＤＲＡＭにデータを書き込む場合と同様に、図１２に示すように、データを取り込むためにＤＤＲ−ＳＤＲＡＭが出力したクロック信号を遅延してストローブ信号を生成し、当該ストローブ信号に応答してデータを取り込む必要がある。
【０００７】
このような、メモリコントロール装置２００の内部構成について説明する。なお、説明を簡単にするため、ＤＤＲ−ＳＤＲＡＭにメモリコントロール装置を介してデータを書き込む場合に使用されるブロックを図１０に、ＤＤＲ−ＳＤＲＡＭからメモリコントロール装置を介してデータを読み出す場合に使用されるブロックを図１１に分けて、別々に説明をする。なお、メモリコントロール装置２００は、回路コア領域２０２及び回路コア領域の周囲に設けられたインターフェイス領域２０３とを有し、回路コア領域２０２には、データ記憶回路２１１、クロック発生回路２１２、出力遅延回路２１３が形成され、インターフェイス領域２０３には、データ入出端子２１５、信号入出端子２１６、初段フリップフロップ（初段ＦＦ）、終段フリップフロップ（終段ＦＦ）２１８、入力遅延回路２１９、データ遅延回路２２０が形成されているものとする。
【０００８】
ここで、メモリコントロール装置２００の構成要素について、簡単に説明する。
【０００９】
データ記憶回路２１１は、例えば、キャッシュレジスタからなり、データ入出端子２１５から入出力されるデジタルデータを記憶する。クロック発生回路２１２は、ＰＬＬ(Phase Locked Loop)回路からなり、クロック信号を発生・出力する。出力遅延回路は、クロック発生回路２１２からのクロック信号を受け、クロック信号を所定量、例えば１／４周期、遅延した遅延クロック信号を出力する。信号入出端子２１６は、所定のビット数、例えば８ビット、のデータ入出端子２１５毎に設けられ、メモリコントローラからＤＤＲ−ＳＤＲＡＭへデータを出力する時には遅延クロック信号を受け、ＤＤＲ−ＳＤＲＡＭからメモリコントローラがデータを受け取るときには、ＤＤＲ−ＳＤＲＡＭからのクロック信号を受ける。初段ＦＦ２１７は、データ入出端子２１５に供給されたデータ信号を遅延回路２２０を介して受け取り、入力遅延回路２１９からのストローブ信号に応答してデータ信号を取りこむ。終段ＦＦ２１８は、データ記憶回路２１１からのデータをクロック発生回路２１からのクロック信号に応答して取りこみ、信号線２２５を介してデータ入出端子２１５に供給する。入力遅延回路２１９は、信号入出端子にＤＤＲ−ＳＤＲＡＭから供給されたクロック信号を遅延しストローブ信号を生成する。データ遅延回路２２０は、データ入出端子に供給されたデータを配線２２２を介して受け取り所定時間遅延した後配線２２３を介して初段ＦＦ２１７に供給する。
【００１０】
次に、ＤＤＲ−ＳＤＲＡＭにメモリコントロール装置を介してデータを書き込む場合について、図１０を参照しながら説明する。
【００１１】
メモリコントロール装置２００は、データ記憶回路２１１に保持されたデータを終段ＦＦ２１８に保持し、配線２２５及び入出端子２１５を介してＤＤＲ−ＳＤＲＡＭに出力する。このとき、クロック発生回路２１２が発生するクロック信号をＣＴＳ（Ｃｌｏｃｋ  Ｔｒｅｅ  Ｓｙｎｔｈｅｓｉｓ）によってスキュー調整されたクロック信号が終段ＦＦ２１８のクロック端子に入力されるため、データ書き込みに使用される全ての終段ＦＦ２１８は同一のタイミングでデータを保持し、保持したデータをデータ入出端子に出力することができる。なお、複数の終段ＦＦ２１８と複数のデータ入出端子２１５との間の複数の配線２２５は全て等距離に設計されているものとする。
【００１２】
ここで、メモリコントロール装置２００は、ＤＤＲ−ＳＤＲＡＭに対して、クロック信号を所定時間、たとえば１／４周期遅延したストローブ信号を出力しなければならないため、コア回路領域２０２内にクロック発生回路からのクロック信号を受け、当該クロック信号を遅延したストローブ信号を生成する出力遅延回路を有している。ストローブ信号は、クロック信号と同様にＣＴＳによりスキュー調整されて終段ＦＦ２１８に供給され、信号入出端子２１６からＤＤＲ−ＳＤＲＡＭに供給される。
【００１３】
このようにして、メモリコントロール装置２００からデータとストローブ信号がＤＤＲ−ＳＤＲＡＭに供給され、ＤＤＲ−ＳＤＲＡＭはストローブ信号に応答してデータを取り込むことができる。
【００１４】
続いて、ＤＤＲ−ＳＤＲＡＭからメモリコントロール装置を介してデータを読み出す場合について、図１１を参照しながら説明する。
【００１５】
メモリコントロール装置２００は、ＤＤＲ−ＳＲＡＭから出力されたデータ及びクロック信号を、データ入出端子２１５及び信号入出端子２１６を介して受け取る。データ入出端子２１５に入力されたデータは、配線２２１１を介してデータ遅延回路２２０に供給され、Ｓｋｅｗ調整された後に配線２２１２を介して初段ＦＦ２１７に供給される。信号入出端子２１６に入力されたクロック信号は、配線２２２を介して入力遅延回路２１９に供給され、入力遅延回路２１９によって、例えば１／４周期遅延したストローブ信号を配線２２３を介して初段ＦＦ２１７のクロック端子に供給する。初段ＦＦ２１７は、入力遅延回路２１９からのストローブ信号に応答してデータ遅延回路２２０を介して供給されたデータをラッチする。
【００１６】
ここで、データ遅延回路２２０は、入力遅延回路２１９の出力端ＯＵＴから各初段ＦＦ２１７のクロック端子までの距離が異なることによるタイミングずれを調整するために設けられ、各初段ＦＦ２１７に対応して設けられると共に、それぞれ別個に遅延量を設定されスキュー調整が行なわれる。
【００１７】
このようにして、ＤＤＲ−ＳＤＲＡＭからデータ及びクロック信号がメモリコントロール装置２００に供給され、メモリコントロール装置２００はクロック信号を遅延したストローブ信号に応答して、データ遅延回路２２０により遅延されたデータを取り込むことができる。
【００１８】
【発明が解決しようとする課題】
しかしながら、図１０に示されたメモリコントロール装置では、データを同期させるクロック信号を発生するクロック発生回路２１２と、クロック信号を遅延させたストローブ信号を生成する出力遅延回路とが、回路コア領域２０２に設けられ、クロック信号とストローブ信号とがそれぞれＣＴＳを用いてインターフェイス領域２０３の終段ＦＦ２１８を介してデータ入出端子２１８及び信号入出端子２１６に供給されている。
【００１９】
このとき、クロック信号とストローブ信号とは信号の発生源が異なっているために、別々にＣＴＳが適用され、クロック信号とストローブ信号との間のスキューについては別途会わせる必要があり、単独でのＣＴＳに比較して、これら信号間のスキューが悪化する問題がある。また、クロック信号とストローブ信号という複数の信号に対してＣＴＳを適用することにより、複数のクロックツリーをインターフェイス領域に張り巡らすことになり、チップ面積の増大と設計自由度の低下とが発生する。
【００２０】
さらに、図１１に示されたメモリコントロール装置では、入力遅延回路２１９の出力から各初段ＦＦ２１７までの配線長が異なるため、データ遅延回路２２０を各初段ＦＦ２１７に対応して設ける必要があるため回路構成が大きくなると共に、各データ遅延回路２２０に対してそれぞれ遅延量を設定するという大きな工数がかかる。そのため、チップ面積が増大し、チップ作成にかかる時間が増加するという問題が発生する。
【００２１】
したがって、本発明では、チップ面積及び作成時間を増大させること無く、ＤＤＲ−ＳＤＲＡＭとの間のデータ授受を確実に行うことができるメモリコントロール装置を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明のメモリコントロール装置は、半導体記憶装置に接続されるメモリコントロール装置であって、
出力クロック信号を発生するクロック発生回路と、
ｍ（“ｍ”は所定の自然数）ビットの第１デジタルデータを前記出力クロック信号に同期して一時保持するｍ個の出力保持回路と、
ｍ個の前記出力保持回路の各々にデータ出力配線を介して接続され、前記第１デジタルデータをパラレルに前記半導体記憶装置へ出力するｍ個のデータ出力端子と、
前記出力クロック信号を所定周期だけ遅延させることで出力ストローブ信号を生成する出力遅延回路と、
前記出力遅延回路に信号出力配線を介して接続され、前記第１デジタルデータの出力に同期して前記出力ストローブ信号を前記半導体記憶装置へ出力する信号出力端子と、
を備え、
前記データ出力配線は、それぞれ等長であり、
ｍ個の前記出力保持回路は、前記データ出力配線が延伸する方向とは異なる方向にそれぞれ線状に配列されており、
ｍ個の前記データ出力端子及び前記信号出力端子は、ｍ個の前記出力保持回路の線状の配列と平行な方向に線状に配列されており、
前記出力遅延回路は、ｍ個の前記出力保持回路の線状の配列とｍ個の前記データ出力端子及び前記信号出力端子の線状の配列とで２辺を囲われる領域の中に配置されている。
【００２３】
この場合、前記データ出力配線及び前記信号出力配線の配線長は、等長であるとしてもよい。
【００２４】
また、出力遅延制御信号を出力する遅延調整回路を更に備え、
前記出力遅延回路の遅延周期は、前記出力遅延制御信号によって設定されるとしてもよい。
【００２５】
また、ｍ個の前記出力保持回路の各々は、前記データ出力配線によって結線されている前記データ出力端子と、前記データ出力配線が延伸する方向に、隣接して配置されているとしてもよい。
【００２６】
また、前記出力遅延回路に接続する前記信号出力端子及び前記信号出力配線を更に複数備え、
前記出力遅延回路と複数の前記信号出力端子とを接続する前記信号出力配線の各々は、前記データ出力配線の各々と等長であるとしてもよい。
【００２７】
また、前記出力保持回路は、一時保持した前記第１デジタルデータを前記出力クロック信号の立ち上がりと立ち下がりとの両方に同期して前記データ出力端子に伝送するとしてもよい。
【００２８】
また、前記半導体記憶装置からｎ（“ｎ”は所定の自然数）ビットの第２デジタルデータがパラレルに入力されるｎ個のデータ入力端子と、
前記半導体記憶装置から前記第２デジタルデータに同期した入力クロック信号が入力される信号入力端子と、
前記信号入力端子に第１信号入力配線を介して接続され、前記入力クロック信号を所定周期だけ遅延させて入力ストローブ信号を生成する入力遅延回路と、
ｎ個の前記データ入力端子の各々にデータ入力配線を介して接続されるとともに、前記入力遅延回路からｎ個の第２信号入力配線を介して分配されて伝送される前記入力ストローブ信号に同期して前記第２デジタルデータを一時保持するｎ個の入力保持回路と、
を備え、
前記データ入力配線の各々の配線長は、前記第１信号入力配線と前記第２信号入力配線との配線長の和に、等長であるとしてもよい。
【００２９】
また、前記半導体記憶装置からｎ（“ｎ”は所定の自然数）ビットの第２デジタルデータがパラレルに入力されるｎ個のデータ入力端子と、
前記半導体記憶装置から前記第２デジタルデータに同期した入力クロック信号が入力される信号入力端子と、
前記信号入力端子に第１信号入力配線を介して接続され、前記入力クロック信号を所定周期だけ遅延させて入力ストローブ信号を生成する入力遅延回路と、
ｎ個の前記データ入力端子の各々にデータ入力配線を介して接続されるとともに、前記入力遅延回路からｎ個の第２信号入力配線を介して分配されて伝送される前記入力ストローブ信号に同期して前記第２デジタルデータを一時保持するｎ個の入力保持回路と、
を備え、
前記データ入力配線は、それぞれ等長であり、
ｎ個の前記データ入力端子は、線状に配列しており、
ｎ個の前記入力保持回路の各々は、ｎ個の前記データ入力端子が配列する方向に対して、前記データ入力配線によって結線されている前記データ入力端子と前記入力遅延回路が前記入力ストローブ信号を出力する位置との中間の位置に配置されているとしてもよい。
【００３０】
また、データ記憶回路を更に備え、
前記入力保持回路は、一時保持した前記第２デジタルデータを前記入力ストローブ信号の立ち上がりと立ち下がりとの両方に同期して前記データ記憶回路に伝送するとしてもよい。
【００３１】
また、前記データ入力端子と前記データ出力端子とが一体化されており、
前記信号入力端子と前記信号出力端子とが一体化されているとしてもよい。
また、回路コア領域と、前記回路コア領域を囲むように設けられたインターフェイス領域と、を備え、
前記コア領域には、前記クロック発生回路が配置され、
前記インターフェイス領域には、前記出力保持回路と、前記データ出力端子と、前記出力遅延回路と、前記信号出力端子と、が配置されているとしてもよい。
また、前記インターフェイス領域には、前記入力保持回路と、前記データ入力端子と、前記入力遅延回路と、前記信号入力端子と、が更に配置されているとしてもよい。
本発明のデータ処理装置は、上記の何れかに記載のメモリコントロール装置と、
前記メモリコントロール装置に接続されている前記半導体記憶装置と、
を有している。
【００３２】
なお、本発明で云う各種の構成要素は、かならずしも個々に独立した存在である必要はなく、複数の構成要素が１個の部材として形成されていること、ある構成要素が他の構成要素の一部であること、ある構成要素の一部と他の構成要素の一部とが重複していること、等も可能である。
【００３３】
また、本発明で云う出力クロック信号とは、出力ストローブ信号を生成するためにデジタルデータと同期して出力される信号であり、これとは別個にシステムクロック信号などが出力されることが可能である。同様に、入力クロック信号とは、入力ストローブ信号を生成するためにデジタルデータと同期して入力される信号であり、これとは別個にシステムクロック信号などが入力されることが可能である。
【００３４】
【発明の実施の形態】
［実施の形態の構成］
本発明の実施の一形態を図面を参照して以下に説明する。本実施の形態のデータ処理装置(図示せず)は、メモリコントロール装置１００と半導体記憶装置であるＤＤＲ−ＳＤＲＡＭ(図示せず)からなり、このＤＤＲ−ＳＤＲＡＭとメモリコントロール装置１００とが接続されている。
【００３５】
このメモリコントロール装置１００では、図３に示すように、矩形の回路基板１０１の中央に回路コア１０２が形成されており、この回路コア１０２以外の周辺部分にインターフェイス領域１０３が形成されている。回路コア１０２は、内部ロジック領域からなり、データ記憶回路１２１、クロック発生回路１２２、遅延調整回路１２３、等が形成されている。
【００３６】
回路コア１０２のデータ記憶回路１２１は、例えば、キャッシュレジスタからなり、デジタルデータを更新自在に記憶する。クロック発生回路１２２は、ＰＬＬ(Phase Locked Loop)回路からなる。
【００３７】
インターフェイス領域１０３は、回路コア１０２とＤＤＲ−ＳＤＲＡＭとの通信を仲介する各種回路からなり、データ入出端子１０５、信号入出端子１０６、初段ＦＦ１０７、終段ＦＦ１０８、入力遅延回路１１１、出力遅延回路１１２、が配置されている。
【００３８】
より具体的には、矩形の回路基板１０１の四辺の近傍には、図１ないし図３に示すように、データ入力端子およびデータ出力端子を兼用したｍ個のデータ入出端子１０５と、信号入力端子および信号出力端子を兼用したｎ個の信号入出端子１０６とが、線状に配列されている。
【００３９】
本形態のメモリコントロール装置１００は、８ビットを単位としてデジタルデータを入出力するので、図１および図２に示すように、８個のデータ入出端子１０５ごとに１個の信号入出端子１０６の割合で、ｍ個のデータ入出端子１０５とｎ個の信号入出端子１０６とが配列されている。
【００４０】
データ入出端子１０５は、回路コア１０２のデータ記憶回路１２１で取得されるデジタルデータがＤＤＲ−ＳＤＲＡＭから入力され、回路コア１０２のデータ記憶回路１２１が発生するデジタルデータをＤＤＲ−ＳＤＲＡＭに出力する。信号入出端子１０６は、後述する入力クロック信号がＤＤＲ−ＳＤＲＡＭから入力され、出力ストローブ信号をＤＤＲ−ＳＤＲＡＭに出力する。
【００４１】
図３に示すように、このデータ入出端子１０５および信号入出端子１０６の線状の配列より内側で回路コア１０２より外側の位置には、入力保持回路であるｍ個の初段ＦＦ１０７と出力保持回路であるｍ個の終段ＦＦ１０８とが線状に配列されている。
【００４２】
図２に示すように、ｍ個のデータ入出端子１０５とｍ個の初段ＦＦ１０７とは、ｍ個のデータ入力配線１０９で個々に結線されており、ｍ個のデータ入出端子１０５とｍ個の終段ＦＦ１０８とは、ｍ個のデータ出力配線１１０で個々に結線されている。
【００４３】
初段ＦＦ１０７は、データ入出端子１０５から入力されて回路コア１０２のデータ記憶回路１２１に取得されるデジタルデータを一時保持し、終段ＦＦ１０８は、回路コア１０２のデータ記憶回路１２１が発生するデータ入出端子１０５から出力されるデジタルデータを一時保持する。
【００４４】
なお、図１に示すように、ｍ個の終段ＦＦ１０８はｍ個のデータ入出端子１０５と個々に隣接する位置に配置されており、データ入出端子１０５と終段ＦＦ１０８とは単純に直線状のデータ出力配線１１０で結線されている。しかし、詳細には後述するが、図２に示すように、ｍ個の初段ＦＦ１０７はｍ個のデータ入出端子１０５と個々に隣接する位置には配置されておらず、データ入出端子１０５と初段ＦＦ１０７とは、所定形状に形成されたデータ入力配線１０９で結線されている。
【００４５】
本形態のメモリコントロール装置１００では、図１に示すように、ｎ個の信号入出端子１０６の２個ごとに(ｎ／２)個の出力遅延回路１１２が隣接されており、図３に示すように、データ入出端子１０５および信号入出端子１０６の線状の配列と、初段ＦＦ１０７および終段ＦＦ１０８の線状の配列との中間の領域に、ＤＬＬなどからなるｎ個の入力遅延回路１１１および(ｎ／２)個の出力遅延回路１１２が配置されている。
【００４６】
入力遅延回路１１１は、信号入出端子１０６に入力される入力クロック信号を１／４周期などの所定周期だけ遅延させて入力ストローブ信号を生成し、この入力ストローブ信号を初段ＦＦ１０７に伝送する。出力遅延回路１１２は、回路コア１０２のクロック発生回路１２２から伝送される出力クロック信号を１／４周期などの所定周期だけ遅延させて出力ストローブ信号を生成し、この出力ストローブ信号を信号入出端子１０６に伝送する。
【００４７】
なお、入力遅延回路１１１および出力遅延回路１１２には、回路コア１０２の遅延調整回路１２３が結線されており、この遅延調整回路１２３によりコントロール信号“CONT1, CONT2”で遅延周期が設定される。
【００４８】
本形態のメモリコントロール装置１００では、図１に示すように、ｎ個の出力遅延回路１１２がｎ個の信号入出端子１０６の２個ずつにｎ個の信号出力配線１１５で結線されているが、この信号出力配線１１５がデータ出力配線１１０と等長に形成されている。
【００４９】
また、図２に示すように、ｎ個の信号入出端子１０６とｎ個の入力遅延回路１１１とはｎ個の信号入力配線１１７で結線されており、ｎ個の入力遅延回路１１１がｍ個の初段ＦＦ１０７の８個ずつにｍ個の信号入力配線１１８で結線されている。
【００５０】
ただし、初段ＦＦ１０７は、入力遅延回路１１１が入力ストローブ信号を出力する位置とデータ入出端子１０５との中間の位置に配置されているので、信号入力配線１１７，１１８の合計とデータ入力配線１０９とは、接続されている初段ＦＦ１０７ごとに等長に形成されている。
【００５１】
なお、図２では図示を簡単とするため、初段ＦＦ１０７を４個ずつのブロックとして配置しているが、図４に示すように、実際には入力遅延回路１１１が入力ストローブ信号を出力する位置とデータ入出端子１０５との中間の位置に個々に配置されている。
【００５２】
また、本形態のメモリコントロール装置１００では、信号入力配線１１８の入力遅延回路１１１から所定位置１３１までの配線長と、データ入力配線１０９の縦方向での配線長とが同等に形成されているので、図２に示すように、初段ＦＦ１０７ごとに信号入力配線１１８とデータ入力配線１０９との横方向の配線長が“Ｌ1＝Ｌ2，Ｌ3＝Ｌ4，…”のように同等とされている。
【００５３】
ここで、データ入出端子及び信号入出端子の位置はチップによって固定となっているため、設計により位置を変更することができる遅延回路とＦＦの配置について説明する。
【００５４】
まず最初に、データ出力時の出力遅延回路１１２と終段ＦＦ１０８の配置について説明する。図１に示すように、出力遅延回路１１２は、出力遅延回路１１２の出力端の位置が、隣り合う信号入出端子１０６の縦方向（Ｙ方向）の中間となる位置に配置される。また、終段ＦＦ１０８は、データ入出端子１０５に対応してデータ入出端子１０５と等距離になるように配置される。このとき、終段ＦＦ１０８から入出端子までの配線長と、出力遅延回路１１２の出力端子から信号入出端子１０６までの配線長は略同一とされる。なお、出力遅延回路１１２の出力端子から信号入出端子１０６までの配線１１５の縦方向の距離のｓｋｅｗが設計値の範囲にあれば、出力遅延回路１１２の出力端子から信号入出端子１０６までの距離は同一でなくともよいが、設計の自由度を確保するため同一であることが望ましい。
【００５５】
このとき、出力遅延回路１１２と終段ＦＦ１０８に供給されるクロック信号の位相はＣＴＳにより同一になるように制御されているため実質的にｓｋｅｗは無くなる。したがって、出力遅延回路１２２の遅延時間のみをコントロール信号ＣＯＮＴ１によって調整することにより、例えばデータ信号（クロック信号に同期している）に対して１／４周期ずれたストローブ信号を精度良く生成することが可能となる。
【００５６】
次に、データ入力時のとＦＦの配置について説明する。図２に示すように、入力遅延回路１１１の入力端子を信号入出端子１０６の位置と合わせ入力遅延回路１１１の位置を決める。続いて、初段ＦＦ１０７を対応するデータ入出端子１０５とＤＬＬの出力端子との距離が同一となる位置に配置する。このように配置することによって、データ入出端子１０５から初段ＦＦ１０７までの横方向（Ｘ方向）の配線長と信号入出端子１０６から初段ＦＦ１０７までの横方向の配線長は略同一となり、入力遅延回路１１１の出力端子から初段ＦＦ１０７までの縦方向の配線長とデータ入出端子１０５から初段ＦＦ１０７までの縦方向（Ｙ方向）の配線長とは同一になる。したがって、配線のｓｋｅｗをなくすことができ、入力遅延回路１１１によってストローブ信号からｓｋｅｗを含まない精度の高い位相ずれクロック信号を生成することができる。なお、入力遅延回路１１１の遅延時間はコントロール信号ＣＯＮＴ２によって、例えば、１／４周期に制御される。また、初段ＦＦ１０７を、データ入出端子１０５に対して平行になるように配置し、横方向（Ｘ方向）にＦＦをずらすことなく、縦方向（Ｙ方向）にのみＦＦをずらすことによって配線長を調整することにより、縦方向のみを変数として扱えば良くなるため設計が容易になる。
【００５７】
［実施の形態の動作］
上述のような構成において、本実施の形態のメモリコントロール装置１００は、ＤＤＲ−ＳＤＲＡＭから入力クロック信号とともに入力されるデジタルデータを回路コア１０２のデータ記憶回路１２１で取得することができ、回路コア１０２のデータ記憶回路１２１が発生するデジタルデータを出力ストローブ信号とともにＤＤＲ−ＳＤＲＡＭに出力することができる。
【００５８】
より詳細には、本実施の形態のメモリコントロール装置１００がＤＤＲ−ＳＤＲＡＭからデジタルデータを取得する場合、ｍ個のデータ入出端子１０５にデジタルデータがパラレルに入力されるとともに、このデジタルデータに同期した入力クロック信号がｎ個の信号入出端子１０６にパラレルに入力される。
【００５９】
ｍ個のデータ入出端子１０５に入力されたデジタルデータは、ｍ個のデータ入力配線１０９によりｍ個の初段ＦＦ１０７まで個々に伝送され、ｎ個の信号入出端子１０６に入力された入力クロック信号は、ｎ個の信号入力配線１１７によりｎ個の入力遅延回路１１１まで個々に伝送される。
【００６０】
この入力遅延回路１１１は、図１２に示すように、入力クロック信号を所定周期だけ遅延させて入力ストローブ信号を生成するので、この入力ストローブ信号は、信号入力配線１１８によりｍ個の初段ＦＦ１０７まで伝送される。これらの初段ＦＦ１０７は、ストローブ信号に同期したタイミングでデジタルデータを一時保持するので、この初段ＦＦ１０７に一時保持されたデジタルデータが回路コア１０２のデータ記憶回路１２１に取得される。
【００６１】
また、本実施の形態のメモリコントロール装置１００がＤＤＲ−ＳＤＲＡＭにデジタルデータを出力する場合は、回路コア１０２のクロック発生回路１２２が出力クロック信号を発生するので、この出力クロック信号がｍ個の終段ＦＦ１０８とｎ個の出力遅延回路１１２とに伝送される。なお、このように終段ＦＦ１０８と出力遅延回路１１２とに伝送される出力クロック信号は、ＣＴＳによりスキュー調整されている。
【００６２】
そこで、ｍ個の終段ＦＦ１０８は、データ記憶回路１２１が発生するデジタルデータを出力クロック信号に同期して一時保持するので、これでｍ個のデータ入出端子１０５からデジタルデータが出力クロック信号に同期してＤＤＲ−ＳＤＲＡＭに出力されることになる。
【００６３】
このとき、出力遅延回路１１２は出力クロック信号を所定周期だけ遅延させて出力ストローブ信号を生成し、この出力ストローブ信号を信号入出端子１０６から出力するので、ＤＤＲ−ＳＤＲＡＭは、出力ストローブ信号に同期してデジタルデータを記憶することができる。
【００６４】
［実施の形態の効果］
本形態のメモリコントロール装置１００では、上述のようにＤＤＲ−ＳＤＲＡＭにデジタルデータを出力するとき、データ入出端子１０５から出力されるデジタルデータを終段ＦＦ１０８で出力クロック信号に同期して一時保持すると同時に、出力クロック信号に同期して出力遅延回路１１２から信号入出端子１０６に出力ストローブ信号を伝送する。
【００６５】
そして、本形態のメモリコントロール装置１００では、図１に示すように、ｎ個の信号入出端子１０６の２個ごとに(ｎ／２)個の出力遅延回路１１２が隣接されており、ｎ個の出力遅延回路１１２がデータ入出端子１０５の線状の配列と終段ＦＦ１０８の線状の配列との中間の領域に配置されている。
【００６６】
このため、終段ＦＦ１０８およびデータ入出端子１０５を結線するデータ出力配線１１０と、出力遅延回路１１２および信号入出端子１０６を結線する信号出力配線１１５とが等長であり、出力されるデジタルデータと出力ストローブ信号とを正確に同期させることができる。
【００６７】
しかも、本形態のメモリコントロール装置１００では、(ｎ／２)個の出力遅延回路１１２が出力ストローブ信号をｎ個の信号入出端子１０６の２個ずつに伝送するので、出力遅延回路１１２の個数が半減されて回路規模が削減されている。
【００６８】
また、本形態のメモリコントロール装置１００では、上述のように入力されるデジタルデータを取得するとき、入力クロック信号に同期して入力遅延回路１１１から初段ＦＦ１０７に出力ストローブ信号を伝送し、この出力ストローブ信号に同期してデータ入出端子１０５のデジタルデータを初段ＦＦ１０７で一時保持する。
【００６９】
そして、本形態のメモリコントロール装置１００では、図２に示すように、ｍ個のデータ入力配線１０９とｍ個の信号入力配線１１７，１１８の合計とが等長に形成されているので、データ入出端子１０５から初段ＦＦ１０７まで伝送されるデジタルデータと信号入力端子１０６から入力遅延回路１１１までと入力遅延回路１１１と初段ＦＦ１０７までの遅延が同等であり、デジタルデータと入力ストローブ信号との間のｓｋｅｗをなくすことができる。
【００７０】
本形態のメモリコントロール装置１００では、専用のデータ遅延回路などを必要とすることなく、ＤＤＲ−ＳＤＲＡＭに出力するデジタルデータと出力ストローブ信号とを正確に同期させることができ、ＤＤＲ−ＳＤＲＡＭから入力するデジタルデータと入力ストローブ信号も正確に同期させることができるので、その回路規模が削減されてチップ面積が縮小されており、その設計および製造も容易なので生産性も良好である。
【００７１】
［実施の形態の変形例］
本発明は本実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で各種の変形を許容する。例えば、本実施の形態では(ｎ／２)個の出力遅延回路１１２とｎ個の信号入出端子１０６とをｎ個の信号出力配線１１５で結線することにより、回路規模を削減するとともに無駄なく信号出力配線１１５とデータ出力配線１１０とを等長とすることを例示したが、図５に示すように、ｎ個の出力遅延回路１１２とｎ個の信号入出端子１０６とをｎ個の信号出力配線１１５で結線することも可能である。
【００７２】
この場合、信号出力配線１１５とデータ出力配線１１０とが略同一となるように、出力遅延回路１１２と終段ＦＦ１０８とは近傍に配置される。詳細には、出力遅延回路１１２は、出力遅延回路１１２の出力端の位置が、信号入出端子１０６の位置となるように配置される。また、終段ＦＦ１０８は、データ入出端子１０５に対応してデータ入出端子１０５と等距離になるように配置される。このとき、終段ＦＦ１０８から入出端子までの配線長と、出力遅延回路１１２の出力端子から信号入出端子１０６までの配線長は略同一とされる。本例では、出力遅延回路１１２が個々の信号入出端子に対応して設けられているため、配線１１５の縦方向（Ｙ方向）の配線長による誤差を含まないため、縦方向の配線を考慮することなく精度良くデジタルデータと出力ストローブ信号とのｓｋｅｗをなくすことができる。
【００７３】
また、信号入出端子１０６毎に出力遅延回路１１２を有するので、出力ストローブ信号を緻密に制御することが可能である。なお、信号出力配線１１５とデータ出力配線１１０とを完全に長長にすることが必要な場合には、計算量が増加するものの、信号出力配線１１５を引き廻す、またはデータ出力配線１１０を引き廻すことにより、それぞれの配線長を同等にすることができる。
【００７４】
さらに、上記形態では信号入出端子１０６と終段ＦＦ１０８との線状の配列の中間の領域に入力遅延回路１１１および出力遅延回路１１２を線状に配列することを例示したが、図６に示すように、信号入出端子１０６の線状の配列と終段ＦＦ１０８の線状の配列と入力遅延回路１１１および出力遅延回路１１２の線状の配列とを順番に位置させることも可能である。
【００７５】
当然ながら、図７に示すように、ｎ個の出力遅延回路１１２とｎ個の信号入出端子１０６とをｎ個の信号出力配線１１５で結線する構造で、信号入出端子１０６の線状の配列と終段ＦＦ１０８の線状の配列と入力遅延回路１１１および出力遅延回路１１２の線状の配列とを順番に位置させることも可能である。
【００７６】
なお、実際には終段ＦＦ１０８の回路サイズは出力遅延回路１１２より大幅に小さいため、図７に示すように、信号入出端子１０６の線状の配列と終段ＦＦ１０８の線状の配列と入力遅延回路１１１および出力遅延回路１１２の線状の配列とを順番に位置させた場合、出力遅延回路１１２を信号入出端子１０６に極度に近接させることができる。この場合、信号出力配線１１５とデータ出力配線１１０とを略等長とすることができ、出力するデジタルデータと出力ストローブ信号との位相ズレを公差範囲とすることが可能である。
【００７７】
また、上記形態ではデータ入出端子１０５と初段ＦＦ１０７とをコ字形状に引き回したデータ入力配線１０９で接続するとともに、入力遅延回路１１１と初段ＦＦ１０７もコ字形状に引き回した信号入力配線１１８で接続することを例示したが、図８に示すように、データ入力配線１０９と信号入力配線１１８とをクランク形状に形成することも可能であり、図９に示すように、データ入力配線１０９と信号入力配線１１８との一方をコ字形状に引き回すとともに他方をクランク形状に形成することも可能である。
【００７８】
ただし、初段ＦＦ１０７に対するデータ入力配線１０９と信号入力配線１１８との接続方向を同一とした方が、前述のように、その配線長を横方向のみで管理して同等とすることが容易である。しかし、初段ＦＦ１０７に対するデータ入力配線１０９と信号入力配線１１８との接続方向を相反させた場合でも、一方の配線を必要により引き回すことなどで配線長を同等とすることは可能である。
【００７９】
【発明の効果】
本発明では、ｍ個のデータ出力端子ごとにｍ個の出力保持回路が個々に隣接されており、ｎ個の信号出力端子ごとにｎ個の出力遅延回路が個々に隣接されていることにより、出力保持回路からデータ出力端子までの配線長と出力遅延回路から信号出力端子までの配線長とを同等とし、出力保持回路からデータ出力端子まで伝送されるデジタルデータと出力遅延回路から信号出力端子まで伝送される出力ストローブ信号との遅延を同等とすることができるので、同時に出力するデジタルデータと出力ストローブ信号とを正確に同期させることができる。
【００８０】
また、ｍ個のデータ出力端子ごとにｍ個の出力保持回路が個々に隣接されており、ｎ個の信号出力端子のａ個ごとに（ｎ／ａ）個の出力遅延回路が個々に隣接されていることにより、出力保持回路からデータ出力端子までの配線長と出力遅延回路から信号出力端子までの配線長とを同等とし、出力保持回路からデータ出力端子まで伝送されるデジタルデータと出力遅延回路から信号出力端子まで伝送される出力ストローブ信号との遅延を同等とすることができるので、同時に出力するデジタルデータと出力ストローブ信号とを正確に同期させることができる。
【００８１】
また、ｍ個のデータ出力端子ごとにｍ個の出力保持回路が個々に隣接されており、ｎ個の信号出力端子の２個ごとに（ｎ／２）個の出力遅延回路が個々に隣接されていることにより、出力保持回路からデータ出力端子までの配線長と出力遅延回路から信号出力端子までの配線長とを同等とし、出力保持回路からデータ出力端子まで伝送されるデジタルデータと出力遅延回路から信号出力端子まで伝送される出力ストローブ信号との遅延を同等とすることができるので、同時に出力するデジタルデータと出力ストローブ信号とを正確に同期させることができる。
【００８２】
また、入力遅延回路が入力ストローブ信号を出力する位置と信号入力端子との中間の位置に入力保持回路が配置されているので、データ入力端子から入力保持回路まで伝送されるデジタルデータと信号入力端子から入力遅延回路までと入力遅延回路と入力保持回路までの遅延が同等であり、デジタルデータと入力ストローブ信号との間のｓｋｅｗをなくすことができる。
【００８３】
また、ｍ個のデータ入力配線とｍ個の信号入力配線とが等長に形成されているので、データ入力端子から入力保持回路まで伝送されるデジタルデータと入力遅延回路から入力保持回路まで伝送される入力ストローブ信号との遅延が同等であり、デジタルデータと入力ストローブ信号とを正確に同期させることができる。
【図面の簡単な説明】
【図１】本発明のメモリコントロール装置の実施の形態の要部を示す模式的な平面図である。
【図２】他の要部を示す模式的な平面図である。
【図３】メモリコントロール装置の全体構造を示す模式的な平面図である。
【図４】メモリコントロール装置の要部の実際の回路レイアウトを示す平面図である。
【図５】メモリコントロール装置の第１の変形例の要部を示す模式的な平面図である。
【図６】メモリコントロール装置の第２の変形例の要部を示す模式的な平面図である。
【図７】メモリコントロール装置の第３の変形例の要部を示す模式的な平面図である。
【図８】メモリコントロール装置の第４の変形例の要部を示す模式的な平面図である。
【図９】メモリコントロール装置の第５の変形例の要部を示す模式的な平面図である。
【図１０】従来例のメモリコントロール装置の全体構造を示す模式的な平面図である。
【図１１】従来例のメモリコントロール装置の要部を示す模式的な平面図である。
【図１２】メモリコントロール装置の各種信号を示すタイムチャートである。
【符号の説明】
１００    メモリコントロール装置
１０５    データ入力端子およびデータ出力端子を兼用したデータ入出端子
１０６    信号入力端子および信号出力端子を兼用した信号入出端子
１０７    入力保持回路である初段ＦＦ
１０８    出力保持回路である終段ＦＦ
１０９    データ入力配線
１１０    データ出力配線
１１１    入力遅延回路
１１２    出力遅延回路
１１８    信号入力配線
１２１    データ記憶回路
１２２    クロック発生回路
１２３    遅延調整回路
【図１】
0004136577.tif 000002
【図２】
0004136577.tif 000003
【図３】
0004136577.tif 000004
【図４】
0004136577.tif 000005
【図５】
0004136577.tif 000006
【図６】
0004136577.tif 000007
【図７】
0004136577.tif 000008
【図８】
0004136577.tif 000009
【図９】
0004136577.tif 000010
【図１０】
0004136577.tif 000011
【図１１】
0004136577.tif 000012
【図１２】
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