(57)【特許請求の範囲】
【請求項１】
入力側ラッチ回路と出力側ラッチ回路との間の信号伝達経路の途中ノードに挿入する信号先行送出回路であって、信号の立ち上がり又は立ち下がりの内、前記入力側ラッチ回路からそのノードを経由して前記出力側ラッチ回路までの伝達が遅い方を、先行して後段に伝達し、その後、前記入力側ラッチ回路からそのノードまでの立ち上がりパス遅延の最悪値の時間ｔｒ１と立ち下がりパス遅延の最悪値の時間ｔｆ１とのいずれよりも長い時間ｓｆ経過時に、そのノードの信号を後段に伝達する信号先行送出回路を備え、
そのノードの信号を前記時間ｓｆ経過時に後段に伝達したときの、前記入力側ラッチ回路からそのノードを経由して前記出力側ラッチ回路までの立ち下がりに関する最大のパス遅延時間ｔｆ３Ｙより、前記信号先行送出回路による先行した後段への伝達を行わないときの、前記入力側ラッチ回路からそのノードを経由して前記出力側ラッチ回路までの立ち上がりに関する最大のパス遅延時間ｔｒ３Ｘが大である第１の場合には、立ち上がりを、前記伝達の遅い方として先行して後段に伝達し、
あるいは、
そのノードの信号を前記時間ｓｆ経過時に後段に伝達したときの、前記入力側ラッチ回路からそのノードを経由して前記出力側ラッチ回路までの立ち上がりに関する最大のパス遅延時間ｔｒ３Ｚより、前記信号先行送出回路による先行した後段への伝達を行わないときの、前記入力側ラッチ回路からそのノードを経由して前記出力側ラッチ回路までの立ち下がりに関する最大のパス遅延時間ｔｆ３Ｘが大である第２の場合には、立ち下がりを、前記伝達の遅い方として先行して後段に伝達し、
これにより、実質的信号伝達速度を向上するようにしたことを特徴とする遅延短縮回路。
【請求項２】
前記信号先行送出回路が、前記ノードが一方の入力に接続され、電源電圧又はグランドが他方の入力に接続され、初期段階において前記他方の入力に接続された信号を選択して後段に伝達し、その後、前記入力側ラッチ回路からそのノードまでの立ち上がりパス遅延の最悪値の時間ｔｒ１と立ち下がりパス遅延の最悪値の時間ｔｆ１とのいずれよりも長い時間ｓｆ経過時に選択入力に入力される信号に従って、前記一方の入力の信号を選択するマルチプレクサであって、
前記第１の場合には電源電圧が前記他方の入力に接続され、前記第２の場合にはグランドが前記他方の入力に接続されることを特徴とする請求項１記載の遅延短縮回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路面積の拡大による集積度低下や、ＴＡＴ（turn around time）の延長、設計や製造上のコスト上昇を抑えながら、実質的な信号遅延時間を短縮することで、パス遅延時間を短縮し、動作速度を向上することができる遅延短縮回路に関する。
【０００２】
【従来の技術】
半導体集積回路、特に、データパス回路における信号のパスは、信号の入力側から順々にデータが伝達され、その信号伝播に応じて出力側へと信号状態が変化していく。このため、入力側より出力側の方が、信号が伝達されるまでの時間が長く、パス遅延が大きい。
【０００３】
従来、パス遅延を小さくするために、高速なセルを用いたり、回路構造を変える等の方法がとられている。例えば、データパス系回路のパス遅延が大きい場合、これまでは、高速なセルを用いたり、より高速に動作するアーキテクチャを選択している。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の対処法では、パス遅延の短縮に限界がある。又、信号が順に伝達するため、組み合わせ回路を通る信号のパス遅延が、入力側に比べ、出力側に近づくにつれ大きくなることは変わりがない。又、高速なセルを用いたり、回路構造や集積回路プロセスを変えたりすることは、回路設計上、様々な制限が生じ、又困難である場合もある。更に、集積回路面積の拡大による集積度低下や、ＴＡＴの延長、設計や製造上のコスト上昇等の問題が生じることもある。
【０００５】
本発明は、前記従来の問題点を解決するべくなされたもので、集積回路面積の拡大による集積度低下や、ＴＡＴの延長、設計や製造上のコスト上昇を抑えながら、実質的な信号遅延時間を短縮することで、パス遅延時間を短縮し、動作速度を向上することができる遅延短縮回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明は、入力側ラッチ回路と出力側ラッチ回路との間の信号伝達経路の途中ノードに挿入する信号先行送出回路であって、信号の立ち上がり又は立ち下がりの内、前記入力側ラッチ回路からそのノードを経由して前記出力側ラッチ回路までの伝達が遅い方を、先行して後段に伝達し、その後、前記入力側ラッチ回路からそのノードまでの立ち上がりパス遅延の最悪値の時間ｔｒ１と立ち下がりパス遅延の最悪値の時間ｔｆ１とのいずれよりも長い時間ｓｆ経過時に、そのノードの信号を後段に伝達する信号先行送出回路を備え、そのノードの信号を前記時間ｓｆ経過時に後段に伝達したときの、前記入力側ラッチ回路からそのノードを経由して前記出力側ラッチ回路までの立ち下がりに関する最大のパス遅延時間ｔｆ３Ｙより、前記信号先行送出回路による先行した後段への伝達を行わないときの、前記入力側ラッチ回路からそのノードを経由して前記出力側ラッチ回路までの立ち上がりに関する最大のパス遅延時間ｔｒ３Ｘが大である第１の場合には、立ち上がりを、前記伝達の遅い方として先行して後段に伝達し、あるいは、そのノードの信号を前記時間ｓｆ経過時に後段に伝達したときの、前記入力側ラッチ回路からそのノードを経由して前記出力側ラッチ回路までの立ち上がりに関する最大のパス遅延時間ｔｒ３Ｚより、前記信号先行送出回路による先行した後段への伝達を行わないときの、前記入力側ラッチ回路からそのノードを経由して前記出力側ラッチ回路までの立ち下がりに関する最大のパス遅延時間ｔｆ３Ｘが大である第２の場合には、立ち下がりを、前記伝達の遅い方として先行して後段に伝達し、実質的信号伝達速度を向上するようにしたことにより、前記課題を解決したものである。
又、上記の遅延短縮回路において、前記信号先行送出回路が、前記ノードが一方の入力に接続され、電源電圧又はグランドが他方の入力に接続され、初期段階において前記他方の入力に接続された信号を選択して後段に伝達し、その後、前記入力側ラッチ回路からそのノードまでの立ち上がりパス遅延の最悪値の時間ｔｒ１と立ち下がりパス遅延の最悪値の時間ｔｆ１とのいずれよりも長い時間ｓｆ経過時に選択入力に入力される信号に従って、前記一方の入力の信号を選択するマルチプレクサであって、前記第１の場合には電源電圧が前記他方の入力に接続され、前記第２の場合にはグランドが前記他方の入力に接続されることにより、前記課題を解決したものである。
【０００７】
以下、本発明の作用について、簡単に説明する。
【０００８】
入力側から出力側に信号は順に伝達するため、多段にパス遅延は累積され、遅延時間は合計されていく。従って、後段では信号パスが増大してしまう。
【０００９】
このため、本発明では、パス中の全セルの遅延が合計されないようにし、これにより後段でのパス遅延を小さくしている。パスを伝達する信号が、入力側から出力側に順番に伝わるのではなく、パスの途中を始点として、そこから出力側に伝わるようにする。
【００１０】
信号の伝達を観察すると、立ち上がりと立ち下がりとでは、パス遅延が異なる場合がある。このような場合、本発明では、信号の立ち上がり及び立ち下がりで、パス遅延の大きい方が、パスの途中を始点として、そこから出力側に伝わるようにする。これにより、信号の立ち上がり及び立ち下がりのパス遅延の最悪値が改善される。
【００１１】
このように、本発明によれば、実質的な信号遅延時間を短縮することで、パス遅延時間を短縮し、動作速度を向上することができる。又、本発明では、従来に比べて信号先行送出回路のみが新設され、該回路は後述する実施形態のマルチプレクサのように、通常、比較的小さい回路であり、集積回路面積の拡大による集積度低下を抑えることができる。又、特殊なセルや回路や製造プロセスが不要であり、ＴＡＴの延長や、設計や製造上のコスト上昇を抑えることができる。
【００１２】
【発明の実施の形態】
以下、図を用いて本発明の実施の形態を詳細に説明する。
【００１３】
まず、例えば図１において、信号Ｓ０を入力信号とする。あるいは、信号Ｓ０を、遅延がないものと仮定した場合の信号とする。又、該信号Ｓ０は、時刻Ｔ１及びＴ３で立ち上がり、時刻Ｔ２で立ち下がっているものとする。すると、信号Ｓ１は、信号Ｓ０に対する、立ち上がりのパス遅延は時間ｔｒＡで、立ち下がりのパス遅延は時間ｔｆＡであり、これらは互いに等しい時間ｔ１である。これに対して、信号Ｓ２は、立ち上がりは立ち下がりよりパス遅延が大きく、信号Ｓ０に対する、立ち上がりのパス遅延は時間ｔｒＢ（＞ｔｒＡ）であり、一方、立ち下がりのパス遅延は時間ｔｆＡである。この逆に、信号Ｓ３は、立ち下がりは立ち上がりよりパス遅延が大きく、信号Ｓ０に対する、立ち上がりのパス遅延は時間ｔｒＡであり、一方、立ち下がりのパス遅延は時間ｔｆＢ（＞ｔｆＡ）である。
【００１４】
ここで、図２において論理ゲートＧの出力信号を、入力側ラッチ回路５の出力信号に対する遅延がないものと仮定した場合は、例えば、図１の信号Ｓ０と同一とする。しかしながら、実際には、論理ゲートＧの出力信号は、信号Ｓ０に比べてパス遅延が存在する。
【００１５】
ここで、例えば、立ち上がりが立ち下がりよりパス遅延が大きく、例えば図１の信号Ｓ１と同一とし、立ち上がりパス遅延の最悪値を時間ｔｒ１とし、立ち下がりのパス遅延の最悪値を時間ｔｆ１とする。時間ｔｒ１は、入力側ラッチ回路５から論理ゲートＧまでのパスＰ１によるものとし、時間ｔｆ１は、入力側ラッチ回路５から論理ゲートＧまでのパスＰ２によるものとする。一方、論理ゲートＧが出力する信号が出力側ラッチ回路７まで伝達するパスについて、立ち上がりのパス遅延が最大のパスＰ３のパス遅延時間を時間ｔｒ２とし、立ち下がりのパス遅延が最大のパスＰ４のパス遅延時間を時間ｔｆ２とする。
【００１６】
この場合、論理ゲートＧに係るパスＰ１〜Ｐ４に関し、入力側ラッチ回路５から出力側ラッチ回路７までの、総合的なパスについて、図２における信号の立ち上がりに関する最大のパス遅延時間を時間ｔｒ３Ｘとし、立ち下がりに関する最大のパス遅延時間を時間ｔｆ３Ｘとする。すると、次式が成り立つ。
【００１７】
ｔｒ３Ｘ＝ｔｒ１＋ｔｒ２      …（１）
ｔｆ３Ｘ＝ｔｆ１＋ｔｆ２      …（２）
【００１８】
ここで、上記のパス遅延時間ｔｒ１、ｔｒ２、ｔｆ１、及びｔｆ２において、下記の（３）式及び（４）式の条件が共に成り立つ場合、図３又は図４のように本発明を適用することができる。ここで、時間ｓｆは、図３において、組み合わせ回路１０に入力される信号ＳＣＫからマルチプレクサ３までのパスＰＳの、パス遅延時間である。
【００１９】
ｓｆ＞ｔｒ１      （３）
ｓｆ＞ｔｆ１      （４）
【００２０】
なお、図３及び図４は、それぞれ、本発明が適用された第１実施形態の回路図であり、第２実施形態の回路図である。これら実施形態において、本発明の信号先行送出回路は、マルチプレクサ３である。又、図３の第１実施形態では論理ゲートＧの出力信号の立ち上がりが先行して後段に伝達され、図４の第２実施形態では論理ゲートＧの出力信号の立ち下がりが先行して後段に伝達される。
【００２１】
同期回路では、一般にパス遅延の最悪値により、動作が制約される。このため、上記のように先行して伝達させるものは、立ち上がり及び立ち下がりにおいて、パス遅延が大きい最悪値の方である。
【００２２】
まず、図３において、マルチプレクサ３は、入力Ｓの信号が０の場合、入力０からの信号を選択し、入力Ｓの信号が１の場合、入力１からの信号を選択し、選択された信号が出力Ｕから後段に出力される。同期動作の初期段階では、パスＰＳからの入力Ｓの信号は１とされ、マルチプレクサ３は、入力１の電源電圧ＶＤＤを選択し、立ち上がりが先行して後段に伝達される。この初期段階から時間ｓｆの後、論理ゲートＧの出力が１に確定してから入力Ｓの信号が０になると、マルチプレクサ３の出力は１のままである。初期段階の後、論理ゲートＧの出力が０に確定してから入力Ｓの信号が０になると、マルチプレクサ３の出力は０に変化する。ただし、時間ｔｆ２が時間ｔｒ２より小さいと、この分この０への変化はすぐに伝達する。
【００２３】
又、図４において、マルチプレクサ３は、入力Ｓの信号が０の場合、入力０からの信号を選択し、入力Ｓの信号が１の場合、入力１からの信号を選択し、選択された信号が出力Ｕから後段に出力される。同期動作の初期段階では、パスＰＳからの入力Ｓの信号は１とされ、マルチプレクサ３は、入力１のグランドＧＮＤを選択し、立ち下がりが先行して後段に伝達される。この初期段階から時間ｓｆの後、論理ゲートＧの出力が０に確定してから入力Ｓの信号が０になると、マルチプレクサ３の出力は０のままである。初期段階の後、論理ゲートＧの出力が１に確定してから入力Ｓの信号が０になると、マルチプレクサ３の出力は１に変化する。ただし、時間ｔｒ２時間がｔｆ２より小さいと、この分この０への変化はすぐに伝達する。
【００２４】
ここで、論理ゲートＧに係るパスＰ１〜Ｐ４に関し、入力側ラッチ回路５から出力側ラッチ回路７までの、総合的なパスについて、図３における信号の立ち上がりに関する最大のパス遅延時間を時間ｔｒ３Ｙとし、立ち下がりに関する最大のパス遅延時間を時間ｔｆ３Ｙとする。又、同様に、図４における信号の立ち上がりに関する最大のパス遅延時間を時間ｔｒ３Ｚとし、立ち下がりに関する最大のパス遅延時間を時間ｔｆ３Ｚとする。すると、下記の式が成り立つ。
【００２５】
ｔｒ３Ｙ＝ｔｒ２          …（５）
ｔｆ３Ｙ＝ｓｆ＋ｔｆ２    …（６）
ｔｒ３Ｚ＝ｓｆ＋ｔｒ２    …（７）
ｔｆ３Ｚ＝ｔｆ２          …（８）
【００２６】
ここで、次の（９）式が成り立つ場合、図３のように本発明を適用すると、実質的な信号遅延時間の最悪値を短縮することで、パス遅延時間を短縮し、動作速度を向上することができる。又、次の（１０）式が成り立つことは明らかである。
【００２７】
ｔｆ３Ｙ＜ｔｒ３Ｘ      …（９）
ｔｒ３Ｙ＜ｔｒ３Ｘ      …（１０）
【００２８】
又、次の（１１）式が成り立つ場合、図４のように本発明を適用すると、実質的な信号遅延時間の最悪値を短縮することで、パス遅延時間を短縮し、動作速度を向上することができる。又、次の（１２）式が成り立つことは明らかである。
【００２９】
ｔｒ３Ｚ＜ｔｆ３Ｘ      …（１１）
ｔｆ３Ｚ＜ｔｆ３Ｘ      …（１２）
【００３０】
ここで、例えば、時間ｔｒ１を５ｎＳとし、時間ｔｒ２を１０ｎＳとし、時間ｔｆ１を６ｎＳとし、時間ｔｆ２を５ｎＳとする。即ち、時間ｔｒ１、ｔｒ２、ｔｆ１、ｔｆ２について、立ち上がりが遅い場合である。すると、上記の（１）式及び（２）式により、総合的なパス遅延の時間ｔｒ３Ｘは１５ｎＳとなり、時間ｔｆ３Ｘは１１ｎＳとなる。従って、総合的なパス遅延の最悪値は、時間ｔｒ３Ｘは１５ｎＳとなる。
【００３１】
又、時間ｓｆを７ｎＳとする。すると、図３の第１実施形態では、式（５）及び式（６）により、総合的なパス遅延の時間ｔｒ３Ｙは１０ｎＳとなり、時間ｔｆ３Ｙは１２ｎＳとなる。従って、上記の（９）式が成り立ち、総合的なパス遅延の最悪値は、時間ｔｆ３Ｙは１２ｎＳとなり、図２の従来例に比べ短縮される。
【００３２】
なお、このように時間ｔｒ１、ｔｒ２、ｔｆ１、ｔｆ２について、立ち上がりが遅い場合は、第２実施形態では、総合的なパス遅延の最悪値は大きくなってしまう。該第２実施形態は、時間ｔｒ１、ｔｒ２、ｔｆ１、ｔｆ２について、立ち下がりが遅い場合に適用する。
【００３３】
以上説明したように、第１実施形態及び第２実施形態によれば、効果的に本発明を適用することができる。従って、集積回路面積の拡大による集積度低下や、ＴＡＴの延長、設計や製造上のコスト上昇を抑えながら、実質的な信号遅延時間を短縮することで、パス遅延時間を短縮し、動作速度を向上することができる。
【００３４】
なお、前述の（３）式、（４）式、及び（９）式が全て成り立つ箇所を探し出し、その箇所に第１実施形態を適用できる。又、前述の（３）式、（４）式、及び（１１）式が全て成り立つ箇所を探し出し、その箇所に第２実施形態を適用できる。この適用箇所の探索は、論理回路の設計をＣＡＤ（computer aided design ）装置で行っている場合には、タイミング解析ツールで行うことも可能である。
【００３５】
なお、冗長パス等のため、信号の立ち下がりのパス遅延は問題にならず、単純に立ち上がりのみ信号の伝達を早める要求がある場合は、前述の（３）式、及び（４）式が成り立つ箇所を探し出し、その箇所に第１実施形態を適用できる。又、信号の立ち上がりのパス遅延は問題にならず、単純に立ち下がりのみ信号の伝達を早める要求がある場合は、前述の（３）式、及び（４）式が成り立つ箇所を探し出し、その箇所に第２実施形態を適用できる。
【００３６】
なお、例えば、図５のような論理ゲートＧ１〜Ｇ８を用いた組み合わせ回路１０において、マルチプレクサ３を用い、第１実施形態を適用できる。ここで、簡便のため、論理ゲートＧ１〜Ｇ８の遅延時間は、立ち上がり及び立ち下がりが共に２ｎＳとされている。又、図５の回路では、入力側ラッチ回路５からの信号Ｉ１〜Ｉ９が全て０から１になる時の、出力側ラッチ回路７に出力する信号Ｙが変化するまでの立ち上がりの遅延時間は１６ｎＳである。信号Ｉ１〜Ｉ９が全て１から０になる時の、信号Ｙが変化するまでの立ち下がりの遅延時間は２ｎＳである。
【００３７】
【発明の効果】
本発明によれば、集積回路面積の拡大による集積度低下や、ＴＡＴの延長、設計や製造上のコスト上昇を抑えながら、実質的な信号遅延時間を短縮することで、パス遅延時間を短縮し、動作速度を向上することができる。
【図面の簡単な説明】
【図１】本発明が適用された第１実施形態及び第２実施形態の動作原理を示すタイムチャート
【図２】これら実施形態の比較例の回路図
【図３】前記第１実施形態の回路図
【図４】前記第２実施形態の回路図
【図５】前記第１実施形態の実施例の回路図
【符号の説明】
３…マルチプレクサ
５…入力側ラッチ回路
７…出力側ラッチ回路
１０…組み合わせ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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