(57)【特許請求の範囲】
【請求項１】
イメージセンサ用２段階Ａ／Ｄ変換器であって、該イメージセンサはリセットレベルの画素出力と信号レベルの画素出力とを出力する画素群を有し、
前記イメージセンサのカラムにおいてアレイ状に配置された、Ｎ−ｂｉｔのＡ／Ｄ変換手段とアンプとを有する要素回路を含み、前記アンプは、前記イメージセンサの画素からの前記リセットレベルの画素出力と前記信号レベルの画素出力との差分を得る機能を有し、これによりノイズキャンセルを行い、
前記アンプは、前記画素出力の前記差分と前記Ｎ−ｂｉｔのＡ／Ｄ変換結果との差であるアナログ残差を増幅し、
前記イメージセンサ用２段階Ａ／Ｄ変換器は、前記アナログ残差に対しＡ／Ｄ変換を行うＭ−ｂｉｔのＡ／Ｄ変換手段をさらに備え、
前記イメージセンサの前記カラムにおける画素出力に対してＮ−ｂｉｔのＡ／Ｄ変換手段により第１段階のＡ／Ｄ変換を行い、増幅されたアナログ残差に対して、Ｍ−ｂｉｔのＡ／Ｄ変換手段により第２段階のＡ／Ｄ変換を行うことで、Ｎ＋ＭｂｉｔのＡ／Ｄ変換を行うことを特徴とするイメージセンサ用２段階Ａ／Ｄ変換器。
【請求項２】
前記アンプは、キャパシタの容量比を用いて前記カラムでＧ倍の増幅を行うものであり、前記アンプの入力に一端が接続されたキャパシタの他端の接続電位を切換えることによりＡ／Ｄ変換結果をアナログ信号に変換し、該アナログ信号を入力信号から減ずることによって、前記Ｇ倍の増幅を行ってもアンプの出力を飽和させず線形領域に制御することを特徴とする請求項１記載のイメージセンサ用２段階Ａ／Ｄ変換器。
【請求項３】
前記アンプは、キャパシタの容量比を用いて前記カラムでＧ倍の増幅を行うものであり、前記Ｎ−ｂｉｔのＡ／Ｄ変換は一旦画素信号に対して前記Ｇ倍の増幅の動作をさせた後、比較器で前記アンプの出力と参照電圧を逐次比較しながら、前記アンプの出力が前記参照電圧を越えたときに別のキャパシタを用いて入力信号から一定値を引き去ることで、一旦前記アンプの出力が飽和した場合でも、線形領域に引き戻し、一定電圧の刻みとして何段階分の電圧で引き戻したかをＮ−ｂｉｔのディジタル値とし、引き戻したあとの前記アンプの出力をアナログ残差として出力することを特徴とする請求項１記載のイメージセンサ用２段階Ａ／Ｄ変換器。
【請求項４】
前記画素出力に対して行うＮ−ｂｉｔのＡ／Ｄ変換手段は、１ビットの比較器を用いて行い、前記アンプは、キャパシタの容量比を用いてカラムでＧ倍の増幅を行うものであり、キャパシタの一端を前記アンプの入力に接続し、前記キャパシタの他端をリセット時に参照電圧に接続するとともに、前記アンプの出力電圧の動作点を決める前記参照電圧を、前記１ビットの比較器の出力によって、変化させることで、前記Ｇ倍の増幅を行っても前記アンプの出力を飽和させず線形領域に制御することを特徴とする請求項１記載のイメージセンサ用２段階Ａ／Ｄ変換器。
【請求項５】
前記アナログ残差に対するＭ−ｂｉｔのＡ／Ｄ変換手段は、そのアナログ値を水平走査したのち、Ｍ−ｂｉｔのＡ／Ｄ変換を行うことを特徴とする請求項１〜４のいずれか一項記載のイメージセンサ用２段階Ａ／Ｄ変換器。
【請求項６】
前記アナログ残差に対するＭ−ｂｉｔのＡ／Ｄ変換手段は、Ｍ−ｂｉｔのＡ／Ｄ変換要素を前記カラムにアレイ状に並べて動作させることを特徴とする請求項１〜４のいずれか一項記載のイメージセンサ用２段階Ａ／Ｄ変換器。
【請求項７】
前記Ｍ−ｂｉｔのＡ／Ｄ変換手段は、１個の比較器と、前記カラムに共通のランプ信号発生器と、前記カラムの外部から与えられるグレイコード値を前記比較器の出力の変化時点で取り込むためのレジスタからなる請求項６記載のイメージセンサ用２段階Ａ／Ｄ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、イメージセンサ用Ａ/Ｄ変換器の改良に関する。
【０００２】
【従来の技術】
ＣＭＯＳイメージセンサでは、イメージセンサ上に様々な機能回路を集積化できることが大きな特徴の１つであり、その１つにＡ/Ｄ変換回路の集積化がある。これによってディジタル出力のイメージセンサが実現でき、システムのコンパクト化が図れるとともに、センサチップの出力に混入するノイズの影響を排除することができる。
【０００３】
イメージセンサに集積化するＡ/Ｄ変換器として開示されているものとして以下の文献がある。
[1] A. Simoni, A. Sartori, M. Gottaidi, A. Zorat, “ A digital vision sensor,”Sensors and Actuators, A46-47, pp. 439-443, 1995.
[2] B. Mansoorian, H.Y. Yee, S. Huang, E. Fossum,” A 250mW 60frames/s 1280x 720 pixel 9b CMOS digital image sensor,” Dig. Tech. Papers, Int. Solid-State Circuits Conf.,”pp.312-313,1999.
[3] T. Sugiki, S. Ohsawa, H. Miura, M. Sasaki, N. Nakamura, I. Inoue, M. Hoshino, Y. Tomizawa, T. Arakawa, “A 60mW 10b CMOS image sensor with column-to-column FPN reduction,” Dig. Tech. Papers, Int. Solid-State Circuits Conf.,”pp.108-109,2000.
[4] S. Decker, R. D. McGrath, K. Bremer, C. G. Sodini,”A 256 x 256 CMOS imaging array with wide dynamic range pixels and column-parallel digital output, “ IEEE J. Solid-State Circuits, vol. 33, no. 12, Dec. 1998.
[5] 特開2002-232291号公報
【０００４】
上記[1]は、ランプ信号発生器、比較器、レジスタを用いた８ bitの積分型Ａ/Ｄ変換器要素をカラムに集積化するものである。同種の技術は、特許第２５３２３７４号明細書にも記載されている。
また[3]は、同様に積分型Ａ/Ｄ変換器要素をカラムに集積化するものであるが、精度向上した比較器を用いて１０ bitを実現している。これら積分型Ａ/Ｄ変換器は、変換時間が長く、特に分解能をあげようとすると指数関数的に変換時間が長くなるので、そのままではこれ以上の分解能の実現は困難である。しかし、線形性に優れる利点がある。
また[2]は、キャパシタを用いた逐次比較型Ａ/Ｄ変換器をカラムに並べて動作させるもので、高速なＡ/Ｄ変換が可能であるため、高フレームレート、多画素数のイメージセンサに適している。しかし、これも実際の精度としては、８ bit程度にとどまっている。
また[4]は、サイクリックＡ/Ｄ変換器要素をカラムに並べて動作させるもので、これも高速Ａ/Ｄ変換に適している。しかし分解能としては、９ bit程度である。
また[5]は、カラムにおいてノイズキャンセルされた信号に対して、２段階で積分型のＡ/Ｄ変換を行うものであるが、増幅の機能を有していないので、２段階化によって信号対雑音比(SNR)の改善を図るものではない。
なお、これら以外に、画素内にＡ/Ｄ変換要素をもつイメージセンサが幾つか報告されているが、本発明と直接関係しないため割愛する。
【０００５】
【特許文献１】
特開２００２−２３２２９１号公報
【特許文献２】
特許第２５３２３７４号明細書
【非特許文献１】
A. Simoni, A. Sartori, M. Gottaidi, A. Zorat, “ A digital vision sensor,”Sensors and Actuators, A46-47, pp. 439-443, 1995.
【非特許文献２】
B. Mansoorian, H.Y. Yee, S. Huang, E. Fossum,” A 250mW 60frames/s 1280x 720 pixel 9b CMOS digital image sensor,” Dig. Tech. Papers, Int. Solid-State Circuits Conf.,”pp.312-313,1999.
【非特許文献３】
T. Sugiki, S. Ohsawa, H. Miura, M. Sasaki, N. Nakamura, I. Inoue, M. Hoshino, Y. Tomizawa, T. Arakawa, “A 60mW 10b CMOS image sensor with column-to-column FPN reduction,” Dig. Tech. Papers, Int. Solid-State Circuits Conf.,”pp.108-109,2000.
【非特許文献４】
S. Decker, R. D. McGrath, K. Bremer, C. G. Sodini,”A 256 x 256 CMOS imaging array with wide dynamic range pixels and column-parallel digital output, “ IEEE J. Solid-State Circuits, vol. 33, no. 12, Dec. 1998.
【０００６】
【発明が解決しようとする課題】
これまでのイメージセンサ用Ａ/Ｄ変換器は、カラムに並べて並列に動作させることの利点のみを利用するものである。
本発明は、イメージセンサ用Ａ/Ｄ変換器として、Ａ/Ｄ変換の機能の一部を、カラムのノイズキャンセル回路を用いて行い、かつ同時に増幅を行うことで、高シグナルノイズ比(ＳＮＲ)化を図りながら、その後のＡ/Ｄ変換部とあわせて高分解能のＡ/Ｄ変換を実現しようとするものであり、高感度で広ダイナミックレンジのディジタルイメージセンサが実現できる。
【０００７】
【発明の概略】
本発明は、イメージセンサにおいて、カラムでのノイズキャンセル動作とともにＮ−ｂｉｔのＡ／Ｄ変換を行い、その残差アナログ値に対し、カラムあるいは、水平走査後にＭ−ｂｉｔのＡ／Ｄ変換を行うことで、高分解能で高いＳＮＲを保持したＡ／Ｄ変換を行うことを目的とする。
また、ノイズキャンセルを行うアンプを用いてＡ／Ｄ変換の一部を行わせ、回路の簡素化を図るものである。
本発明は、イメージセンサ用２段階Ａ／Ｄ変換器であって、該イメージセンサはリセットレベルの画素出力と信号レベルの画素出力とを出力する画素群を有し、前記イメージセンサのカラムにおいてアレイ状に配置された、Ｎ−ｂｉｔのＡ／Ｄ変換手段とアンプとを有する要素回路を含み、前記アンプは、前記イメージセンサの画素からの前記リセットレベルの画素出力と前記信号レベルの画素出力との差分を得る機能を有し、これによりノイズキャンセルを行い、前記アンプは、前記画素出力の前記差分と前記Ｎ−ｂｉｔのＡ／Ｄ変換結果との差であるアナログ残差を増幅し、前記イメージセンサ用２段階Ａ／Ｄ変換器は、前記アナログ残差に対しＡ／Ｄ変換を行うＭ−ｂｉｔのＡ／Ｄ変換手段をさらに備え、前記イメージセンサの前記カラムにおける画素出力に対してＮ−ｂｉｔのＡ／Ｄ変換手段により第１段階のＡ／Ｄ変換を行い、増幅されたアナログ残差に対して、Ｍ−ｂｉｔのＡ／Ｄ変換手段により第２段階のＡ／Ｄ変換を行うことで、Ｎ＋ＭｂｉｔのＡ／Ｄ変換を行う。
また、本発明に係るイメージセンサ用２段階Ａ／Ｄ変換器では、前記アンプは、キャパシタの容量比を用いて前記カラムでＧ倍の増幅を行うものであり、前記アンプの入力に一端が接続されたキャパシタの他端の接続電位を切換えることによりＡ／Ｄ変換結果をアナログ信号に変換し、該アナログ信号を入力信号から減ずることによって、前記Ｇ倍の増幅を行ってもアンプの出力を飽和させず線形領域に制御する。
また、本発明に係るイメージセンサ用２段階Ａ／Ｄ変換器では、前記アンプは、キャパシタの容量比を用いて前記カラムでＧ倍の増幅を行うものであり、前記Ｎ−ｂｉｔのＡ／Ｄ変換は一旦画素信号に対して前記Ｇ倍の増幅の動作をさせた後、比較器で前記アンプの出力と参照電圧を逐次比較しながら、前記アンプの出力が前記参照電圧を越えたときに別のキャパシタを用いて入力信号から一定値を引き去ることで、一旦前記アンプの出力が飽和した場合でも、線形領域に引き戻し、一定電圧の刻みとして何段階分の電圧で引き戻したかをＮ−ｂｉｔのディジタル値とし、引き戻したあとの前記アンプの出力をアナログ残差として出力する。
また、本発明に係るイメージセンサ用２段階Ａ／Ｄ変換器では、前記アナログ残差に対するＭ−ｂｉｔのＡ／Ｄ変換手段は、そのアナログ値を水平走査したのち、Ｍ−ｂｉｔのＡ／Ｄ変換を行う。
また、本発明に係るイメージセンサ用２段階Ａ／Ｄ変換器では、前記アナログ残差に対するＭ−ｂｉｔのＡ／Ｄ変換手段は、Ｍ−ｂｉｔのＡ／Ｄ変換要素を前記カラムにアレイ状に並べて動作させる。
また、本発明に係るイメージセンサ用２段階Ａ／Ｄ変換器では、前記Ｍ−ｂｉｔのＡ／Ｄ変換手段は、１個の比較器と、前記カラムに共通のランプ信号発生器と、前記カラムの外部から与えられるグレイコード値を前記比較器の出力の変化時点で取り込むためのレジスタからなる。
また、本発明に係るイメージセンサ用２段階Ａ／Ｄ変換器では、前記画素出力に対して行うＮ−ｂｉｔのＡ／Ｄ変換手段は、１ビットの比較器を用いて行い、前記アンプは、キャパシタの容量比を用いてカラムでＧ倍の増幅を行うものであり、キャパシタの一端を前記アンプの入力に接続し、キャパシタの他端をリセット時に参照電圧に接続するとともに、前記アンプの出力電圧の動作点を決める前記参照電圧を、前記１ビットの比較器の出力によって、変化させることで、前記Ｇ倍の増幅を行っても前記アンプの出力を飽和させず線形領域に制御する。
また、本発明に係るイメージセンサ用２段階Ａ／Ｄ変換器では、前記アンプはリセットレベルの画素出力と信号レベルの画素出力との差分を得る機能を有し、これによりノイズキャンセルを行う。
【０００８】
【実施例】
図１は、第１の実施例のブロック図を示している。イメージセンサのカラムにおいてアレイ状に並べた、ノイズキャンセル、信号増幅ととともにＮ-bitのＡ/Ｄ変換を行う要素回路を並列に動作させる。そのアナログ残差を水平走査し、その出力に対してＭ-bitのＡ/Ｄ変換を行うことで、Ｎ＋Ｍ bitのＡ/Ｄ変換を行うものである。
垂直シフトレジスタからの制御線Ｓ，ＴＸ，Ｒは図６の制御線に各々対応する。
図２は、第２の実施例のブロック図を示している。これは、イメージセンサのカラムにおいてアレイ状に並べたノイズキャンセル、信号増幅ととともにＮ-bitのＡ/Ｄ変換を行う要素回路により並列にＡ/Ｄ変換を行い、アナログ残差出力に対して、Ｍ-bitのＡ/Ｄ変換要素をアレイ状に並べて動作させるものである。
【０００９】
カラムにおいて、ノイズキャンセルと増幅及び、Ｎ-bitのＡ/Ｄ変換を行う単位回路の構成を図３及び図４に示す。いずれの場合も、イメージセンサのカラムにおいて、Ｇ倍のゲインで増幅を行いながら、Ｎ-bitのＡ/Ｄ変換を行い、その結果に応じて、ある一定値を差し引くことで、アンプの出力が飽和するのをさけることがポイントである。図３は、画素出力に対してまずＮ-bitのＡ/Ｄ変換を行い、画素出力信号から、アンプの出力が線形範囲で動作する範囲に入るように一定値を差し引く。
【００１０】
図４の場合には、まず画素出力に対してＧ倍の増幅を行い、その増幅された出力に対してＡ/Ｄ変換を行い、その結果をＤ/Ａ変換して、アンプの入力から一定量を差し引き、アンプが線形範囲に入るまで繰り返すものである。これを引き戻し法と呼ぶことにする。
等価的に、これらと同じ動作をする構成はいろいろと考えられ、このブロック図に忠実な構成に限定するものではない。また、図３、図４には、画素部で発生するノイズをキャンセルする機能は明示的に書いていないが、Ｇ倍のアンプにおける増幅動作においてノイズキャンセルの機能を持たせることができる。実例は、あとで述べる。
【００１１】
図３の構成に相当する２-bitの場合の回路例を図５に示す。また、画素部の構成例を図６に示す。これは、埋め込みフォトダイオードを用いた４トランジスタ＋１フォトダイオードの画素回路である。３トランジスタ画素回路など、他の画素回路を利用することもできる。
埋め込みフォトダイオード(ＰＤ)により変換された光電荷がトランジスタ(ＭＩＮ，ＭＸ)により取り出され、信号線(Signal line)を経由して画素(PIXEL)群の出力端(Output)に出力される。この信号は、画素出力としてＡ/Ｄ変換器(2-bit ADC)に印加されるとともにキャパシタ４Ｃ(キャパシタＣの４倍の容量を有す)を経由してゲインＧを有するアンプの入力に接続される。Ａ/Ｄ変換器からは入力信号のレベルに対応したスイッチ用制御信号φＡ，φＢ，φＣ，φＤが出力される。
【００１２】
Ａ/Ｄ変換器によるＡ/Ｄ変換値をキャパシタＣ，２Ｃ(注：２ＣはＣの２倍の容量を有す)によりＤ/Ａ変換し、これを入力から引く。すなわち、入力Ｘに対して、出力Ｙは、次式のように求める。
Ｙ＝Ｇ×Ｘ−Ｒ×Ｄ          (a1)
ここで、Ｒは、入力のフルスケール(ＦＳ)値である。Ｇとしては、２ビットの場合には一般にはＧ＝４とするが、これよりも大きな値にしてより大きな増幅機能を持たせることも可能である。
【００１３】
また、Ｄは、２ビットでＡ/Ｄ変換された結果であり、以下のように定める。
【数１】
0004069203.tif 000002
0004069203.tif 000003
このＤを、上位の２ビットＡ/Ｄ変換値として出力する。一方、Ｙは、アナログ残差出力値である。
図５と図６の画素回路を組み合わせて、上記の動作を行う際のタイミング図を図７に示す。画素出力(センサ出力)からは、リセットレベルＶRと信号レベルＶSが図７のように出力されるものとする。
φ1，φ2，φ3，φ4は、アンプ周辺のスイッチ回路を開閉する制御信号である。
【００１４】
まず、アンプのφ1＝１としてアンプの入出力をショートしておき、キャパシタ４ＣにＶRのレベルをサンプルする。このとき、φ2＝１としておく。ついで、φ1＝０，φ2＝０とし、φ3＝１とすることで、ＶSのレベルを４Ｃに与える。その結果、アンプの出力には、ＶR −ＶSが４倍に増幅された信号が現れる。また、Ｘ＝ＶR−ＶSを２bit Ａ/Ｄ変換器に与え、その結果によって、φＡ，φＢ，φＣ，φＤが変化する。その結果、Ｒ＝ＶR2−ＶR1として、式(a1),(a2)にしたがって出力電圧（アナログ残差出力）が決定される。２bit Ａ/Ｄ変換器の中の比較器がサンプル中は、φＡ＝φＣ＝１，φＢ＝φＤ＝０とする。その比較結果を出力するタイミングにおいて、図８のようにφＡ，φＢ，φＣ，φＤを変化させる。
【００１５】
次に、カラムにおいて引き戻しＡ/Ｄ変換とアナログ残差を計算する回路を図９に、その入力部の具体的な回路例を図１０に示す。その動作タイミング図を図１１に示す。画素回路としては、図６に示す画素内で電荷転送を行う４トランジスタ型であるとする。なお、３トランジスタの画素回路など、他の画素回路もタイミングを変更することで、同様に利用可能である。まず、最初にリセットレベルＶRがあらわれ、次いで信号レベルＶSが出力されるものとする。
【００１６】
図１１は８倍の増幅を行う場合を示している。まず、アンプのφ１＝１，φ２＝１，φ３＝０としてアンプの入出力をショートし、帰還容量Ｃの一端をＶrefに接続しておき、容量Ｃの８倍の容量を有すキャパシタ８ＣにＶRのレベルをサンプルする。ついで、φ１＝０，φ２＝０とし、φ３＝１とした後で、信号レベルＶSを８Ｃに与える。その結果、アンプの出力には、ＶR−ＶSが８倍 に増幅された信号が現れる。しかしＶR−ＶSが大きい場合には、増幅された信号がアンプの線形範囲を越え、飽和することになる。しかし、このときアンプの入力部の電荷Ｑ0が変化しなければ、入力部でキャパシタを使って線形範囲に引き戻すことができる。
【００１７】
ＶRをサンプルしているとき、アンプの入力部での電荷Ｑ0は次式で与えられる。
【数２】
0004069203.tif 000004
0004069203.tif 000005
ここで、Ｖ0*はＶRサンプル時のアンプ入力部の電圧であり、Ｃiはアンプ入力部と接地点の間の寄生容量である。またＶSW0は階段波の初期電圧である。
【００１８】
入力をＶSに切り替え、また帰還容量Ｃをアンプ出力に接続した後、Ｑ0に変化がないとすると次式となる。
【数３】
0004069203.tif 000006
0004069203.tif 000007
ここで、ＶSWは階段波の電圧である。またＶ0は、ＶSサンプル時のアンプ入力部の電圧である。このとき、ＶR−ＶSが大きいとアンプが飽和し、Ｖ0がＶ0*から大きく変化する。しかし、ＶSWを操作し、アンプが高いゲインで動作する領域に引き戻したとき、次式が成り立つ。
【数４】
0004069203.tif 000008
0004069203.tif 000009
ここでＡはアンプの開ループゲインである。Ａが十分大きければ、この回路は負帰還回路として動作しているので、Ｖoutが線形領域で動作するような電圧をとるためには、Ｖ0*−Ｖ0がほぼゼロにならなければならない。これは、開ループゲインが大きい演算増幅器を用いて負帰還回路を構成した場合には、プラス入力とマイナス入力の差電圧がほぼゼロで動作するのと同様に考えれば容易に理解できる。
【００１９】
いまＶ0*−Ｖ0＝０として、(1),(2)を連立させれば、次式が得られる。
【数５】
0004069203.tif 000010
0004069203.tif 000011
これは、出力電圧が、ＶREFを基準として、ＶR−ＶSが８倍に増幅されるとともに、ＶSW−ＶSW0の差電圧を４倍したものをひいた電圧になることを意味する。つまり、Ｑ0が変化しないように動作させ、アンプが高いゲインで動作する点に引き戻すことによって、式(4)で決まる線形な動作が行える。
【００２０】
このことを利用し、階段波発生器と、比較器を用いてＡ/Ｄ変換を行い、残差アナログ値を生成する回路が図９のように構成できる。図１１のタイミング図に示すように、最初、階段波発生器の出力をＶSW0のままにしておき、増幅するとアンプの出力で飽和し、クリップされる。次いで、階段波を与えると、あるところから、アンプの出力が高いゲインで動作する領域に入り、式(4)が満たされるようになり、階段波のレベルにしたがって、アンプの出力が下がってくる。そこで、比較器でアンプの出力としきい値ＶTを階段波のステップが上がるごとに、比較動作（サンプル(S)&判定(D)）を行うと、アンプの出力がＶT以下になった時点で、比較器の出力がHighからLowに変化する。これにより、アンプの出力に接続されたサンプル＆ホールド回路(S/H)にその時点の信号をサンプルし記憶する。これがアナログ残差になる。また、このときにアンプの出力がＶT以下になるステップ数をＡ/Ｄ変換値とする。図１１の場合は、５ステップ目になっている。
【００２１】
いま階段波の１ステップをΔＶSとすると、ステップ数をＤとして、式(4)は以下のように書ける。
【数６】
0004069203.tif 000012
0004069203.tif 000013
この関係をＶT＝４ΔＶSとして図示すると、図１２のようになる。Ａ/Ｄ変換値に相当するＤの値を記憶するために、階段波にステップ数に相当するコード(例えばGrayコードを用いる。バイナリコードでも可能。)をデータラッチに与えておいて、比較器の出力でそのコードをデータラッチに記憶するようにしておく。図１２では、３ビットのＡ/Ｄ変換が行え、アンプ出力のアナログ残差が、その入力が０からＶTまでの範囲を取るときには、出力も０からＶTの間に収まることを示している。
【００２２】
イメージセンサのカラムの初段でこのような処理を行うことは多くの利点がある。まず、式(5)からわかるように、このような機能を持ちながら、画素部のリセットレベルと信号レベルの差分を増幅することになるので、画素部で発生する固定パターンノイズや、リセットノイズをキャンセルする機能をもち、また画素部で発生する１/ｆノイズの低減効果もある。
また、アンプの出力が飽和するのを避けながら高いゲインで増幅することができる。これによって、その後の回路により加わるノイズの影響を大幅に軽減でき、ノイズレベルの低いイメージセンサが実現できる。また、この回路で部分的なＡ/Ｄ変換が行えることによって、その後に接続するＡ/Ｄ変換回路を簡単化でき、またそのＡ/Ｄ変換回路の負担を軽減することができる。
【００２３】
最後の利点は、例えば、上記の回路の後ろに積分型Ａ/Ｄ変換を用いる場合には、特に有利となる。積分型Ａ/Ｄ変換器は、線形性に優れるため、高精度Ａ/Ｄ変換方式として広く用いられているが、変換時間が長いという問題がある。積分型Ａ/Ｄ変換器は、ランプ信号と入力信号を比較器に与え、カウンタを用いて、ランプ信号が入力信号を超えるまでのクロックのカウント数をＡ/Ｄ変換値とするものであり、例えば１０ビットのＡ/Ｄ変換を積分型で行う場合、一般には、１０２４回までのカウントをする必要がある。イメージセンサ上で、積分型を利用し、１０ビットＡ/Ｄ変換を行うものも報告されているが、これを高速のイメージセンサに応用するのは困難である。
【００２４】
本発明のように、あらかじめ３ビットのＡ/Ｄ変換を行い、そのアナログ残差分に対し積分型Ａ/Ｄ変換を行うようにすれば、カウント数は１/８の１２８カウントでよく、高速のイメージセンサにも積分型が利用できる。また、非常に高分解能なＡ/Ｄ変換を行いたい場合で、積分型Ａ/Ｄ変換として１０bitで１０２４カウントが実現可能な場合には、その前に３ビットのＡ/Ｄ変換を行うことによって、１３ビット相当のＡ/Ｄ変換が行えることになり、高分解能なディジタル出力のイメージセンサが実現できる。
【００２５】
なお、図１２のアナログ残差は、理想的には、０からＶTの範囲の値をとるが、比較器の判定に誤差が生じると、この範囲を越える。そこで、アナログ残差に対する次の段のＡ/Ｄ変換のアナログ入力範囲をこれよりも広げた範囲にしておくこと。これにより、比較器に多少の誤差が生じても、最終的なＡ/Ｄ変換されたディジタル値には影響しないため、比較器の精度要求が緩和されるという利点がある。
【００２６】
なお、図１２は、３ビットの場合で、８倍の増幅を行うものであるが、このようにＮビットＡ/Ｄ変換を行う場合に、ゲインを２Nに選ぶことで、アナログ残差出力の電圧範囲を大きくすることができる。しかし、Ａ/Ｄ変換の分解能を高くする場合には、ゲインが非常に大きくなり、実現が困難になる場合もある。この場合には、ゲインを２Nよりも低く設定してもよい。この場合、アナログ残差出力が小さくなるが、図９の中に示したように、Ｓ/Ｈ回路のゲインを１ではなく大きくとって増幅してもよい。(図９の場合、Ｇ2)としている。
【００２７】
図１３は、第３の実施例である、カラムでノイズキャンセルと２倍増幅を行いながら１ビットのＡ/Ｄ変換を行う場合の構成を示している。この回路は、先に信号レベルが出力され、あとでリセットレベルが出力される画素回路に適用できる。
アンプ出力をＶOUT、画素部の出力の信号レベルをＶS 、リセットレベルをＶRとし、その差電圧をΔＶin＝ＶR −ＶS として、次式が成り立つ。
【数７】
0004069203.tif 000014
0004069203.tif 000015
【００２８】
ここで、ＤはＡ/Ｄ変換値であり次式のように定める。
【数８】
0004069203.tif 000016
0004069203.tif 000017
つまり、この回路はＡ/Ｄ変換の結果によって、アンプ出力の基準バイアス電圧を変化させる。具体例をあげる。信号レベルＶSが、２Ｖから１Ｖまで変化し、ＶRが２Ｖの場合、ＶT＝１.５Ｖとする。このとき、ΔＶinは０〜１Ｖまで変化する。このとき式(6)のＶR1＝２Ｖ、ＶR2＝３Ｖとすると、ΔＶinに対して、Ｖoutは図１４のように変化する。
【００２９】
入力信号の変化範囲１Ｖに対して、出力も２Ｖから１Ｖまでの１Ｖの範囲に収めることができる。また入力信号に対する出力の利得は２倍である。このように入力信号を２倍して高感度化しているにも関わらず、出力の振幅範囲が１Ｖに収められる。
【００３０】
図１５は、カラムアンプのオフセット電圧の除去のために、アンプのリセットレベルを記憶するサンプルホールド回路を設けたものである。画素回路としては、図６の示す画素内で電荷転送を行う４トランジスタ型であるとする。なお、３トランジスタの画素回路など、他の画素回路もタイミングを変更することで、同様に利用可能である。まず、最初にリセットレベルＶRがあらわれ、次いで信号レベルＶSが出力されるものとする。
まず、アンプのφ１＝１, φ２＝１としてアンプの入出力をショートし、８ＣにＶRのレベルをサンプルする。ついで、φ１＝０, φ２＝０とし、アンプの出力を１つのサンプル＆ホールド回路に記憶する。その後で、画素内のＴＸを開くことで信号レベルＶSを８Ｃに与える。その結果、アンプの出力には、ＶR−ＶSが８倍 に増幅された信号が現れる。この場合、ＶRをサンプルしているとき、アンプの入力部での電荷Ｑ0は次式で与えられる．
【数９】
0004069203.tif 000018
0004069203.tif 000019
入力をＶSに切り替え、また帰還容量Ｃをアンプ出力に接続した後、Ｑ0に変化がないとすると次式となる。
【数１０】
0004069203.tif 000020
0004069203.tif 000021
ここで、ＶSWは階段波の電圧である。このとき、ＶR−ＶSが大きいとアンプが飽和し、Ｖ0がＶ0*から大きく変化する．しかし、ＶSWを操作し、アンプが高いゲインで動作する領域に引き戻したとき、負帰還により、Ｖ0*−Ｖ0がゼロに近づく。いまＶ0*−Ｖ0＝０として、(b1),(b2)を連立させれば、次式が得られる。
【数１１】
0004069203.tif 000022
0004069203.tif 000023
これは、出力電圧が、Ｖ0*を基準として、ＶR−ＶSが８倍に増幅されるとともに、ＶSW−ＶSW0の差電圧を４倍したものをひいた電圧になることを意味する。アンプショート時の出力Ｖ0*をサンプルホールドしておき、(b3)式の結果を記憶する別のサンプル＆ホールド回路の出力との差を求めるようにすれば、アンプのオフセット電圧がキャンセルされる。
この点を除けば、その他の動作は図９と同様である。なお、図１５のφ３は、図９のサンプルホールド回路と同様に、比較器の出力によって制御される。
【００３１】
【発明の効果】
以上述べた構成により、最初のＮ-bitのＡ/Ｄ変換したアナログ残差を増幅したものに対して、第２のＭ-bitのＡ/Ｄ変換を行うので、Ｍ-bit Ａ/Ｄ変換として１０bit 程度の高分解能でＡ/Ｄ変換が行えるため、第１段のＮ-bit Ａ/Ｄ変換として3bitあるいは4bitとすれば、１３bit〜１４bitといった極めて高い分解能のＡ/Ｄ変換も可能であり、広いダイナミックレンジのディジタル出力イメージセンサが実現可能である。
また、イメージセンサ用Ａ/Ｄ変換器として、Ａ/Ｄ変換の機能の一部を、カラムのノイズキャンセル回路を用いて行い、かつ同時に増幅を行うことで、高シグナルノイズ比(ＳＮＲ)化を図りながら、その後のＡ/Ｄ変換部とあわせて高分解能のＡ/Ｄ変換を実現できる。
【図面の簡単な説明】
【図１】  アナログ残差を水平走査後Ａ/Ｄ変換を行う２段階Ａ/Ｄ変換器のブロック図
【図２】  アナログ残差に対するＡ/Ｄ変換をカラムで行う２段階Ａ/Ｄ変換器のブロック図
【図３】  カラム増幅とＮ-bit Ａ/Ｄ変換を行う単位回路(先にＡ/Ｄ変換)
【図４】  カラム増幅とＮ-bit Ａ/Ｄ変換を行う単位回路(引き戻し法)
【図５】  ４倍の増幅と２ビットＡ/Ｄ変換の回路例
【図６】  ４トランジスタ画素回路
【図７】  ２ビットカラムＡ/Ｄ変換の動作タイミング図
【図８】  ２bit Ａ/Ｄ変換におけるＤの値に対するφＡ，φＢ，φＣ，φＤの変化
【図９】  引き戻し型Ｎ-bit Ａ/Ｄ変換とアナログ残差を発生するカラム読み出し回路
【図１０】  ８倍増幅を行いながらノイズキャンセルと引き戻しを行う回路の例
【図１１】  引き戻しＡ/Ｄ変換の動作
【図１２】  アンプの入出力の関係
【図１３】  ノイズキャンセルと２倍増幅、及び１ビットＡ/Ｄ変換を行う回路
【図１４】  図１３の回路の伝達特性
【図１５】  アンプリセットレベルとアナログ残差出力を別々に出力する図９の変形
【符号の説明】
ＰＤ  埋め込みフォトダイオード
ＶＲ  リセット電位
Ｖｒｅｆ  リセット電位
ＶＲ１，ＶＲ２  Ｄ/Ａ変換用基準電位
Ｖｓ  信号電位
ＶＤＤ  電源電位
Ｃ  キャパシタ
２Ｃ  キャパシタＣの２倍の容量を有すキャパシタ
４Ｃ  キャパシタＣの４倍の容量を有すキャパシタ
８Ｃ  キャパシタＣの８倍の容量を有すキャパシタ
ＴＸ，Ｒ，Ｓ  制御信号線
φＡ，φＢ，φＣ，φＤ  スイッチの開閉を制御する信号
φ１，φ２，φ３，φ４  スイッチの開閉を制御する信号
ＶＴ  しきい値電位
【図１】
0004069203.tif 000024
【図２】
0004069203.tif 000025
【図３】
0004069203.tif 000026
【図４】
0004069203.tif 000027
【図５】
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【図６】
0004069203.tif 000029
【図７】
0004069203.tif 000030
【図８】
0004069203.tif 000031
【図９】
0004069203.tif 000032
【図１０】
0004069203.tif 000033
【図１１】
0004069203.tif 000034
【図１２】
0004069203.tif 000035
【図１３】
0004069203.tif 000036
【図１４】
0004069203.tif 000037
【図１５】
0004069203.tif 000038