(57)【特許請求の範囲】
【請求項１】
第１と第２の拡散領域を含む、第１方向に延在された多数のドレイン拡散領域を定めることと、
第１と第２のドレイン拡散領域をドープすることと、
少なくとも、ドレイン拡散領域に隣接した領域における半導体基板の主表面に第１の絶縁性材料を設けることと、
少なくとも、ドレイン拡散領域に隣接した領域における第１の絶縁性物質を覆うフローティング・ゲート導電性物質を設けることと、
フローティング・ゲート導電性物質を覆うコントロール・ゲート絶縁性材料を設けることと、
フローティング・ゲート導電性物質を用いて位置合わせされた半導体基板上のフローティング・ゲート導電性物質を通して延在したソース拡散領域を露出し、前記延在したソース拡散領域は、第１の延在したソース拡散領域を備え、前記第１の延在したソース拡散領域は、第１のドレイン拡散領域と間隔を空けて第１のチャネル領域を第１の延在したソース拡散領域と第１のドレイン拡散領域の間に提供し、第２のドレイン拡散領域と間隔を空けて第２のチャネル領域を第１の延在したソース拡散領域と第２のドレイン拡散領域の間に提供することと、
ドレイン拡散ドーピング工程とは区別して行われる、ソース拡散領域をドープすることと、
ソース拡散領域と露出されたフローティング・ゲート導電性物質を覆う絶縁層を設けること、そして
コントロール・ゲート絶縁性物質とフローティング・ゲート導電性物質を覆う、多数の導電性材料の行を形成すること
とからなることを特徴とするコンタクトレス・フローティング・ゲート・メモリ・アレー装置の製造方法。
【請求項２】
多数の延在したソース拡散領域を露出させるステップが、ソース拡散領域の一つの側部を定める第１のサイド及びフローティング・ゲート領域の巾を定めるため第１のサイドから間をとって設けられた第２のサイドを有する延在したフローティング・ゲート領域を定め、かつフローティング・ゲート領域が、少なくとも隣接したドレイン拡散領域の一部の上に存在するようにフローティング・ゲート導電性材料をエッチすることを含んでいることを特徴とする請求項１記載のコンタクトレス・フローティング・ゲート・メモリ・アレー装置の製造方法。
【請求項３】
フローティング・ゲート領域の第２のサイドが、隣接したドレイン拡散領域の上に存在するように定められる、請求項２記載の方法。
【請求項４】
第１の絶縁性物質が、二酸化珪素からなることを特徴とする請求項１記載のコンタクトレス・フローティング・ゲート・メモリ・アレー装置の製造方法。
【請求項５】
コントロール・ゲート絶縁性材料が、ＯＮＯからなることを特徴とする請求項４記載のコンタクトレス・フローティング'ゲート・メモリ・アレー装置の製造方法。
【請求項６】
第１の絶縁性物質が、１２０オングストローム未満の膜厚を有する二酸化珪素からなることを特徴とする請求項１記載のコンタクトレス・フローティング・ゲート・メモリ・アレー装置の製造方法。
【請求項７】
第１の絶縁性物質が、フローティング・ゲート導電性物質に達しない厚さを有する二酸化珪素から、コントロール・ゲート絶縁性物質が、実質的にトンネル絶縁性物質の厚さより大きい厚さをもったＯＮＯからなることを特徴とする請求項１記載のコンタクトレス・フローティング・ゲート・メモリ・アレー装置の製造方法。
【請求項８】
ソース拡散領域をドープするステップが、傾斜接合を有するようドーパントの分布を設定すること特徴とする請求項１記載のコンタクトレス・フローティング・ゲート・メモリ・アレー装置の製造方法。
【請求項９】
半導体基板主表面に、第１方向に延在された多数の絶縁領域を形成することと、
第１方向に延在され、離間して設けられた多数の絶縁領域を形成すること、
少なくとも、多数の分離領域における個々の分離された領域内部に２個のドレイン拡散領域をもつ、第１の方向に延在された第１と第２の拡散領域を含む、多数のドレイン拡散領域を画定することと、
第１と第２のドレイン拡散領域をドープすることと、
少なくとも、ドレイン拡散領域に隣接した領域に該半導体基板上に第１の絶縁性物質を設けることと、
少なくとも、ドレイン拡散領域に隣接した領域に第１の絶縁性材料を覆うフローティング・ゲート導電性物質を設けることと、
フローティング・ゲート導電性物質を覆うコントロール・ゲート絶縁性物質を設けることと、
フローティング・ゲート導電性物質を用いて位置合わせされた半導体基板上のフローティング・ゲート導電性物質を通して延在したソース拡散領域を露出し、前記延在したソース拡散領域は、第１の延在したソース拡散領域を備え、前記第１の延在したソース拡散領域は、第１のドレイン拡散領域と間隔を空けて第１のチャネル領域を第１の延在したソース拡散領域と第１のドレイン拡散領域の間に提供し、第２のドレイン拡散領域と間隔を空けて第２のチャネル領域を第１の延在したソース拡散領域と第２のドレイン拡散領域の間に提供することと、
ドレイン拡散ドーピング工程とは区別して行われる、ソース拡散領域をドープすることと、
ソース拡散領域と何かの露出されたフローティング・ゲート導電性物質を覆う絶縁層を設けること、そして
コントロール・ゲート絶縁性材料及びフローティング・ゲート導電性物質を覆う多数の導電性物質の行を形成すること
とからなることを特徴とするフローティング・ゲート・メモリ・アレーの製造方法。
【請求項１０】
ドレイン拡散領域を定める工程の前に、第１の方向に延在する基板上に多数の絶縁領域を形成する工程を設け、第１の方向に延在する基板に多数の分離された領域を定めるために離間することを特徴とする請求項１記載の方法。
【請求項１１】
前記ドレイン拡散ドーピング工程が、フローティングゲート導電材料を形成する工程の前に行われ、前記ソース拡散ドーピング工程が、フローティングゲート導電材料を形成する工程に引き続いて行われることを特徴とする請求項１記載の方法。
【請求項１２】
前記ドレイン拡散とソース拡散工程は、フローティングゲート導電材料を形成する工程に引き続き行われることを特徴とする請求項１記載の発明。
【請求項１３】
前記ソース拡散領域は、ドレイン拡散とソース拡散の両方のドーピング工程でドーピングされることを特徴とする請求項１記載の発明。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリに関するものであって、殊に、フローティング・ゲート・トランジスタを用いたフラッシュＥＰＲＯＭセル、アレー装置、及びその製造方法に係るものである。
【０００２】
【従来の技術】
フラッシュＥＰＲＯＭは、不揮発性の電荷蓄積型半導体集積回路の内で成長しつつある分野である。これらのフラッシュＥＰＲＱＭは、チップ内のメモリ・セルを電気的な消去、プログラムミング及び読み取りをする能力を備えている。フラッシュＥＰＲＯＭのメモリ・セルは、データがフローティング・ゲートをチャージ又はディスチャージすることによってセルに蓄積される所謂フローティング・ゲート・トランジスタを用いて形成されている。フローティング・ゲートは、導電性物質、一般的にはポリＳｉで作られており、トランジスタのチャネルからは、酸化膜又は他の絶縁性の薄膜によって絶縁され、且つ、第２の絶縁膜によってトランジスタのコントロール・ゲート又はワード線から絶縁されている。
【０００３】
フローティング・ゲートをチャージするという動作は、フラッシュＥＰＲＯＭの"プログラム"ステップと称される。このステップは、ゲート及びソース間に１２ボルト程の大きさの正の電圧を印加し、又、ドレイン及びソース間に正の電圧、例えば、７ボルトの電圧を印加することによってなされ、所謂、ホット・エレクトロンの注入によってなされる。
フローティング・ゲートをディスチャージする動作は、フラッシュＥＰＲＯＭの"消去"機能と呼ばれる。この消去機能は、フローティング・ゲートとトランジスタのソースとの間（ソース消去）、又はフローティング・ゲートと半導体基板との間（チャネル消去）でのＦ−Ｎトンネルのメカニズムによって典型的になし遂げられる。例えば、ソース消去作用は、それぞれのメモリ・セルのドレインを浮かしながら、ソースからゲートヘ大きな正の電圧を印加することによって達成される。この正電圧は、１２ボルトにもなる。
【０００４】
従来のフラッシュＥＰＲＯＭの構造及び機能に関する詳細については、関連技術の背景を教示している以下のＵ．Ｓ．パテントによって知ることができる。
Mukherjee, et al., U.S. Patent No. 4,698,787 issued October 6, 1987; Holler, et al., U.S. Patent NO. 4,780,423 issued October 25, 1988.フラッシュＥＰＲＯＭのＩＣに関するより進んだ技術は、次の文献に述べられている。
Woo, et al., "A Novel Memory Cell Using Flash Array Contactless EPROM (FACE) Technology", IEDM 1990, Published by the IEEE, Pages 91-94及び  Woo, et al., "A Poly-Buffered "FACE" Technology for High Density Memories" 1991 SYMPOSIUM ON VLS1 TECHNOLOGY, page 73-74
コンタクトレス・アレーＥＰＲＯＭ装置の従来技術の一例が以下に記述されている。
Kazerounian et al. "Alternate Metal Virtual Ground EPROM Array Implemented In A 0.8 (M Process for Very High Density Applications" IEDM, Published by IEEE 1991, pages 11.5.1-11.5.4。
【０００５】
【特許文献１】
Mukherjee, et al., U.S. Patent No. 4,698,787 issued October 6, 1987
【特許文献２】
Holler, et al., U.S. Patent NO. 4,780,423 issued October 25, 1988.
【非特許文献１】
Woo, et al., "A Novel Memory Cell Using Flash Array Contactless EPROM (FACE) Technology", IEDM 1990, Published by the IEEE, Pages 91-94
【非特許文献２】
Woo, et al., "A Poly-Buffered "FACE" Technology for High Density Memories" 1991 SYMPOSIUM ON VLS1 TECHNOLOGY, page 73-74
【非特許文献３】
Kazerounian et al. "Alternate Metal Virtual Ground EPROM Array Implemented In A 0.8 (M Process for Very High Density Applications" IEDM, Published by IEEE 1991, pages 11.5.1-11.5.4
【０００６】
【発明が解決しようとする課題】
Woo et al．及び Kazerounian et alの出版物によって明らかなように、コンタクトレス・アレー不揮発性メモリの設計についての関心が高まっている。所謂、コンタクトレス・アレーは、埋め込まれた拡散層によって互いに結合されてなる蓄積セルによるアレーによって形成されており、埋め込まれた拡散層は、コンタクトによってメタル・ビット線へ間欠的に結合されているだけである。
Mukherjee et al．のシステムのような初期のフラッシュＥＰＲＯＭの設計では・各メモリ・セルに対して"ハーフ"・メタル・コンタクトが必要とされる。何故ならば、メタル・コンタクトは、半導体集積回路では、かなりの面積を占有しているので、それらは高密度なメモリを設計する上では大きな障害となる。更に、デバイスをより一層小さくして、面積を縮小しようとすると、アレー内の蓄積セルにアクセスする為に使用される隣接したドレインとソース・ビット線のコンタクトを覆うメタルによって、制限されることになる。
【０００７】
本発明は、上述に鑑みてなされたもので、フローティング・ゲート・トランジスタからなる不揮発性メモリ・セルの改良に関するものであり、殊に、高密度に集積が可能なフラッシュＥＰＲＯＭセルと、そのアレー装置を提供するとともに、その製作方法を提供することを目的とするものである。
又、改良されたフラッシュＥＰＲＯＭセルを用いたメモリ回路を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】
本発明は、不揮発性メモリ・セル（フラッシュＥＰＲＯＭセル）は、一つのソース拡散層を２個のフローティング・ゲート・トランジスタが共用する独特のドレインーソースードレイン構成に基くものであって、延在する第１と第２のドレイン拡散領域とソース拡散領域は、半導体基板に沿って形成される。フイールド酸化物領域は、第１と第２のドレイン拡散領域の外側に形成される。フローティング・ゲートとコントロール・ゲート・ワード線は、共用されたソース領域をもつ２列からなる蓄積セルから形成されたドレインーソースードレイン構造に対して直交するように形成される。前記共用されたソース領域は、下部のブロック・セレクト・トランジスタによって仮想グランド・ターミナルに結合される。各ドレイン拡散領域は、上部のブロック・セレクト・トランジスタによって広域ビット線に結合される。本発明によるセル構造は、ドレイン、ソースとドレイン拡散領域、そして埋め込み拡散ラインのような水平のコンダクタを介して、複数の列トランジスタを仮想グランド・夕ーミナルに結合している仮想グランド・サプライに対し、実質的に平行に延在する二つの広域ビット線を使用する。このようにして、２個のトランジスタからなるセルに対して、二個のメタル・コンタクト・ピッチを必要とするだけである。
【０００９】
本発明の別の観点によれば、これらの複数のドレインーソ−スードレイン構造が一個の大きなＩＣに配列され、高密度の不揮発性の電荷蓄積型半導体集積回路が得られる。この不揮発性の電荷蓄積型半導体集積回路は、上部と下部のブロック・セレクト・トランジスタを用いることにより、ブロックの境界に沿って分割され得るとともに、個々の消去作用を可能とする。また、ブロック・セレクトという特徴は、複数のメモリ・セルからなる単一のブロックを一度に広域ビット線に結合する。このことは、アレーの所定の列に沿ったトランジスタヘのリーク電流に対する改善をもたらす。
【００１０】
かくして、１個のメモリ回路が、各々がＮ列，Ｍ行からなる蓄積セルを有するＫ個のサブアレーとして提供される。蓄積セル列内の各蓄積セルは、それぞれが第１ターミナル、第２ターミナル及び制御ターミナルを有している。それぞれの行に対応する蓄積セルの制御ターミナルに結合された多数のワード線がある。蓄積セルの各々の列に対応したビット線からなるＮ個の広域ビット線、及び各々が、それぞれのサブアレー内部におけるそれぞれの列において、Ｍ個の蓄積セルの第１ターミナルに結合されている多数の局所ビット線がある。上部のブロック・セレクト・トランジスタは、蓄積セルのサブアレー内の局所ビット線を、サブアレー・セレクト信号に応じて対応する広域ビット線へ選択的に接続する。その上に、多数の局所仮想グランド線、及びサブアレー内の局所仮想グランド線を局所仮想グランド・ターミナルに接続する手段が含まれている。前記局所仮想グランド線の各々は、それぞれのサブアレーで、列における蓄積セルの第２夕一ミナルに結合されている。広域ビット線へ結合された列セレクト・トランジスタは、蓄積セルのＮ個の列へ選択的にアクセスすることができるようになっている。
【００１１】
上述のようなメモリセル及びそのアレー装置に加え、フローティング・ゲート・デバイスのアレーの製造方法が提供されている。
第１番目の方法は、以下のように構成される。
第１方向に延在した多数のドレイン拡散領域を画定すること；
ドレイン拡散領域をドープすること；
トンネル絶縁性膜を、少なくともドレイン拡散領域に隣接した領域内の半導体基板主表面に形成すること；
フローティング・ゲート導電性物質を、少なくともドレイン拡散領域に隣接した領域内のトンネル絶縁性膜に設けること；
コントロール・ゲート絶縁性物質を、フローティング・ゲート導電性膜に形成すること；
延在するソース拡散領域を、半導体基板の主表面に形成されたフローティング・ゲート導電性物質によって、フローティング・ゲート導電性物質とアラインさせて露出すること；
ソース拡散領域をドープすること；
絶縁層を、ソース拡散領域と露出したフローティング・ゲート導電性物質にも設けること；そして
多数の導電性物質からなる行を、コントロール絶縁性物質及びフローティング・ゲート導電性物質を覆うように形成すること。
第２の方法は、以下のように構成される：
トンネル絶縁性物質を、少なくとも延在されたチャネル領域を半導体基板主表面を覆うように形成すること；
フローティング・ゲート導電性物質を、少なくとも延在したチャネル領域内のトンネル絶縁性物質を覆うように設けること；
コントロール・ゲート絶縁性物質を、フローティング・ゲート導電性物質を覆うように設けること；
半導体基板に延在したソース拡散領域及びドレイン拡散領域を、フローティング・ゲート導電性物質によってアラインさせて露出すること；
ドレイン拡散領域を、ドーパントを第１の分布でドープすること；ソース拡散領域を、ドーパントを第２の分布でドープすること；
絶縁層を、ソース及びドレイン拡散領域を覆い、露出したフローティング'ゲート導電性物質の上部にも成長させること；そして
多数の導電性物質からなる行を、コントロール絶縁性物質及びフローティング・ゲート導電性物質を覆うように形成すること。
【００１２】
【作用】
本発明のフローティング・ゲート・トランジスタおよる不揮発性メモリには、幾つかの明瞭な特徴が存在する。
第１は、隣接するドレイン及びソース・ビット線のメタル・ピッチが、ソース（仮想グランド）ビット線を共有する構造を有することによって緩和される。前記ビット線は、トランジスタ等を平行に通り、メタル・ドレイン・コンタクト線又は広域ビット線とともに１個のメタル・ソース線に結合されている。このことによって、非常に欄密なコア・アレーを得ることができる。
第２には、フラッシュＥＰＲＯＭアレーは、サブアレーへ分割される該フラッシュＥＰＲＯＭアレーが完全にデコードされたブロック・セレクト線によって選択されている間、セクター消去が実行できることになるとともに、メモリ・セルの障害は、その対応するサブアレーが選択されている間のみに生ずる。これは、製品の動作と信頼性を非常に改善するものである。
第３としては、第１のセル・タイプでは、セルのソース側は、数多くの酸化処理過程を受けないので、ソース接合の端部は、非常に優れた完全性を保持している。更に特徴的なものは、ソース接合端がドーパントの欠乏と従来技術によって設計されたセルにありがちな酸化膜端部の厚さを厚くする作用を受けないのである。従来技術では、ソース注入後にもっと広範の酸化処理過程がある。このような理由で、新規なセルには良好なソース消去作用が期待できる。更に、かなり高いゲード・カップリング比が独特のセルのレィアウトによって実現され得る。前記レイアウトでは、フローティング・ゲート・ポリＳｉ層がドレイン及びフイールド酸化物領域を覆って延在し、コントロール・ゲートのフローティング'ゲート・ポリＳｉに対するカップリング面積を著しく増大させることができる。
【００１３】
又、第１の製造方法によれば、セル構造におけるソース拡散領域は、隣接したトランジスタ列におけるフローティング・ゲート・トランジスタにセルフ・アラインされる。同様に、ドレイン拡散領域は、各ブロックの反対側の絶縁領域にセルフ・アラインされる。更に、第２の製造方法によれば、ドレイン及びソース拡散領域の双方がフローティング・ゲートにセルフ・アラインされる。従って、ドレインーソースードレイン構成を、アレー内の総てのメモリ・セル・トランジスタに対して実質的に一様なチャネル長を作ることができる。又、ソースは、傾斜状接合を与えるドーパントの分布でイオン注入によてなされることにより、ソース消去作用の間のトンネリングを容易とする。
【００１４】
【発明の実施の形態】
以下、本発明について、図１乃至図８に基づいて説明する。図１，図２は、本発明に係るフラッシュＥＰＲＯＭ装置の回路図を示している。図３は、本発明によるフラッシュＥＰＲＯＭ装置のメモリ回路のブロック図を示している。図４，図５及び図６，図７は、本発明に係るフラッシュＥＰＲＯＭセルの製造方法を示す断面図である。図８は、その平面図である。
図１は、本発明に係るフラッシュＥＰＲＯＭのドレインーソースードレイン回路構成（ソースを共通とする一対のトランジスタからなる構成）を説明する。この回路構成は、第１の局所ビット線１０及び第２の局所ビット線１１を有している。第１及び第２の局所ビット線１０及び１１は、以下に説明するような埋め込まれた拡散層の導電体によって得られる。また、局所仮想グランド線１２も埋め込まれた拡散層により得られる。ゲート、ドレイン及びソースを有する多くのフローティング・ゲート・トランジスタは、局所ビット線１０、１１及び局所仮想グランド線１２に結合されている。大多数のトランジスタのソースは、局所仮想グランド線１２に結合されている。１３で示される第１列のトランジスタのドレインは、第！の局所ビット線１０に結合され、１４で示される第２列のトランジスタのドレインは、第２の局所ビット線１１に結合される。フローティング'ゲート・トランジスタのゲートは、ワード線ＷＬ0乃至ＷＬNに結合される。尚、ここで各ワード線（例えば、ＷＬl）は、第１列のトランジスタ（例えばトランジスタ１５）及び第２列のトランジスタ（例えばトランジスタ１６）のゲートに結合される。かくして、トランジスタ１５及び１６は、ソース拡散層を共用する２個のトランジスタからなるセルと考えることができる。
【００１５】
フローティング・ゲートをチャージする動作は、フラッシュＥＰＲＯＭセルのプログラム・ステップと呼ばれる。これは、ゲート及びソース間に、１２ボルト程の大きな正の電圧を、ドレイン及びソース間に６ボルトの正の電圧を印加することによるホット・エレクトロンの注入によってなし得られる。
フローティング・ゲートをディスチャージする動作は、フラッシュＥＰＲＯＭセルの消去ステップと呼ばれる。これは、フローティング・ゲート及びソース間のＦ−Ｎトンネル機構（ソース消去）又はフローティング・ゲート及び半導体基板間のＦ−Ｎトンネル機構（チャネル消去）によってなされる。ソース消去は、ゲートを接地するか、又は−８ポルト程度に負にバイアスし、ソースに１２ボルト又は８ボルト程度に正のバイアスを加えることによって行われる。チャネル消去は、ゲートに負のバイアスを加えること、及び（又は）半導体基板に正のバイアスを加えることによって行われる。
【００１６】
図１に示されているように、第１の広域ビット線１７と第２の広域ビット線１８は、各ドレインーソースードレイン回路構成のセルと関係付けられている。第１の広域ビット線１７は、メタルー拡散コンタクト２０を介して上部のブロック・セレクト・トランジスタ１９のソースに結合されている。同様に、第２の広域ビット線１８は、メタルー拡散コンタクト２２を介して上部のブロック・セレクト・トランジスタ２１のソースに結合されている。上部のブロック・セレクト・トランジスタ１９、２１のドレインは、第１及び第２の局所ビット線１０及び１１に、それぞれ結合されている。上部ブロック・セレクト・トランジスタ１９、２１のゲートは、ライン２３に印加されるブロック・セレクト信号ＴＢＳＥＬによって制御される。
【００１７】
局所仮想グランド線１２は、下部ブロック・セレクト・トランジスタ２５を介して、コンダクタ２４を通して仮想グランド・ターミナルに結合される。下部ブロック・セレクト・トランジスタ２５のドレインは、局所仮想グランド線１２に結合される。下部のブロック・セレクト・トランジスタ２５のソースは、コンダクタ２４に結合される。下部のブロック・セレクト・トランジスタ２５のゲートは、ライン２６に印加される下部のブロック・セレクト信号ＢＢＳＥＬによって制御される。本発明が提起したシステムでは、コンダクタ２４は、埋め込まれた拡散層による導電体であって、それはアレーを経てメタルー拡散コンタクトまで水平に延びている。このメタル−拡散コンタクトによって、垂直方向に延びるメタル仮想グランド・バスと接触される。
【００１８】
広域ビット線１７，１８は、アレーを経て垂直に、それぞれの列セレクト・トランジスタ２７、２８へ延びている。トランジスタ２７、２８によってセレクト広域ビット線がセンス・アンプ及びプログラム・データ回路（図示されていない）に結合されている。かくして、列セレクト・トランジスタ２７のソースは、広域ビット線１７に結合され、列セレクト・トランジスタ２７のゲートは、列デコード信号Ｙｌが供給されるとともに、列セレクト・トランジスタ２７のドレインは、コンダクタ２９に結合されている。
【００１９】
図２に示した多数のサブアレーは、図１に示したフラッシュＥＰＲＯＭセルのブロックによって構成されている。図２は、全体のＩＣの内の２個のサブアレーを図示している。サブアレーは、一点鎖線５０に沿って区分され、一点鎖線５０から上部にサブアレー５１Ａを、下部にサブアレー５１Ｂを有している。第１のブロック５２は、ビット線（例えば、ビット線７０、７１）に沿って第２のブロック５３とは対象に配置されている。一対のビット線７０、７１の上部，下部に、これらのメモリ・サブアレーは、メタルー拡散コンタクト５５、５６、５７、５８を共通とし、仮想グランド・コンダクタ５４Ａ、５４Ｂ（埋め込または拡散層）のように分けられている。仮想グランド・コンダクタ５４Ａ、５４Ｂは、メタルー拡散コンタクト６０Ａ、６０Ｂを経て垂直方向に配置された仮想グランド'メタル線５９までアレーを越えて水平に延びる。サブアレーは、隣接するサブアレーがメタル仮想グランド線５９を共有するように、メタル・仮想グランド線５９の反対側に形成される。メタル仮想グランド線５９は、デコード信号ＺＮで制御される仮想グランド・セレクト・トランジスタ７９を介してアレー・グランド及び消去高電圧回路に結合される。仮想グランド・セレクト・トランジスタ７９は、メタル線５９を共用しているアレー領域を高電圧消去から分離するのに使用することができる。かくして、サブアレーの配置には、広域ビット線に対し２トランジスタ・セルからなる列当たり２個のメタル・コンタクト・ピッチが、そしてメタル仮想グランド線５９に対してはサブアレー当たり１個のメタル・コンタクト・ピッチが必要とされる。
【００２０】
更に、図２に示された２個のサブアレーは、追加デコーディングがそれらの上部及び下部にそれぞれブロック・セレクト信号ＴＢＳＥＬＡ、ＴＢＳＥＬＢ、ＢＢＳＥＬＡ及びＢＢＳＥＬＢによって供給されるので、ワード線信号は共有することができる。
或る提起されたシンテムでは、各サブアレーが８ブロックからなり、３２個の一対のトランジスタ・セルと各列のワード線からなっており、５１２個のセル・サブアレーがあり、合計１６本の広域ビット線及び３２本のワード線がある。明らかなように、本発明による装置は、セクター・フラッシュＥＰＲＯＭアレーを形成し得る。これは、読み、プログラム又は消去サイクルの間、不選択サブアレー内のトランジスタのソース及びドレインが、ビット線及び仮想グランド線に印加された電流及び電圧から絶縁されるので有利である。かくして、読み出し操作時、不選択サブアレーからの漏れ電流がビット線に印加される電流に関与しないので、読み取り操作が改善される。プログラム及び消去の操作の時は、仮想グランド線の高電圧、及びビット線が不選択ブロックから分離される。これは、セクター消去操作を可能とする。
下部のブロック・セレクト・トランジスタ（例えば、トランジスタ６５Ａ、６５Ｂ）は、或る実施においては、必要としないことが判断できるであろう。又、これらのブロック・セレクト・トランジスタは、図６に関して下部に図示されているように、隣接するサブァレーとともに下部ブロック・セレクト信号を共有することができる。代わりとして、下部ブロック・セレクト・トランジスタ（例えば、６５Ａ、６５Ｂ）は、隣接する仮想グランド・夕一ミナル６０Ａ、６０Ｂを一個のアイソレーション・トランジスタによって置き換えることができる。
【００２１】
図３は、本発明に係るフラッシュＥＰＲＯＭＩＣの概要を示すブロック図である。フラッシュＥＰＲＯＭＩＣは、図２に示したメモリ・アレイ１００を有し、多数の余分セル１０１が、損傷したメモリ・アレーに置き換えられ得るようにシステムに備えられている。更に、この回路は、多数の参照セル１０２、センス・アンプ、プログラム・データ入力回路、並びアレー・グランド及び消去高電圧回路を含むブロック１０３、ワード線及びブロック・セレクト・デコーダを含むブロック１０４、そして列デコーダ及び仮想グランド・デコーダを含むブロック１０５を備えている。参照セル１０２は、製作の間に生じる、或いは、読み取られるビット線に印加される電圧及び電流に反映される等の、チャネル長の変化を計数するためにブロック１０３のセンス・アンプに結合される。参照セル１０２は、プログラミング及び消去電圧の発生にも使用され得る。この冗長セル装置は、上述で検討されたようなフラッシュＥＰＲＯＭアレーの分割された構成によって可能となった。
ワード線及びブロック・セレクト・デコーダ１０４並び列及び仮想グランド・デコーダ１０５は、冗長セルは、メモリ・アレー１００内の不動作セルと置換し得るようテストした後にプログラムすることができる。加えて、回路は消去、プログラム及び読み操作、そして種々の動作の間で使用される仮想グランド、ドレイン及びワード線の電圧を制御するためのモード・コントロール回路１０６を有している。
【００２２】
本発明に係るフラッシュＥＰＲＯＭセル及び上述の回路で使用されるセルの製作方法が、図４Ａ乃至図４Ｄと図５Ａ乃至図５Ｄ、並びに、図６Ａ乃至図６Ｄと図７Ａ乃至図７Ｃによる断面図によって示されている。図８は、その平面図である。
第１のセル・タイプの実施例が図４Ａ乃至図４Ｄと図５Ａ乃至図５Ｄに図示されている。この断面図で示したセルの製造工程は、その概略を示すものである。図４Ａは、第１ステップのプロセスを図示している。Ｎチャネル・セルを作るためには、Ｐ-型のＳｉ半導体基板１００を用意し、よく知られたＬＯＣＯＳフイールド酸化プロセスによって、垂直な方向に成長する比較的厚いフイールド酸化物領域１０１、１０２を生成させる。また、薄い酸化膜１０３がフィールド酸化物１０１、１０２の外周の半導体基板主表面に生成される。
図４Ｂに図示されるように、次のステップでは、フォトレジスト・マスク１０４がフイールド酸化物１０１、１０２の間に被着され、該マスクは、フイールド酸化物領域１０１、１０２に本質的に平行線に沿って延在している。これによって、ドレイン拡散領域がフイールド酸化物１０１とフォトレジスト・マスク１０４との間、及びフイールド酸化物１０２とフォトレジスト・マスクユ０４との間に定められる。Ｎ型ドーパントが、矢印によって概略的に示されているように、薄い酸化膜１０３を通して半導体基板１００にイオン注入される。かくして、ドレイン拡散領域が素子分離フイールド酸化物１０１及び１０２によってセルフ・アラインされる。
【００２３】
次のステップでは、図４Ｃに示されるように、フォトレジスト・マスク１０４が除去され、局所ビット線１０５及び１０６が形成するために、半導体基板１００に注入されたＮ型ドーパントをアニールして、活性化する。また、ドレイン酸化物１０７、１０８が拡散ビット線１０５、１０６を覆うように生成される。  図４Ｄは、セル製作の次のステップを図示している。特に、薄い酸化物１０３がブランク・ウェット・エッチによって除去され、そしてトンネル酸化膜１１０がドレイン拡散ビット線１０５、１０６の間に生成される。トンネル酸化膜１１０の厚さは、この実施例のシステムでは、ほぼ１００オングストロームである。しかし、トンネル酸化膜１１０は、フラッシュＥＰＲＯＭセルでは約１２０オングストローム以下である。より厚い酸化膜は、ＵＶ−ＥＰＲＯＭセルのような不揮発性セルに用いられ得るが、消去動作のためのトンネル酸化膜には、このような厚い酸化膜使用しない。
埋め込まれた拡散層によるビット線１０５、１０６の上部の酸化膜１０７、１０８は、このステップでは約１０００オングストロームの厚さである。
【００２４】
図５Ａに示される次のステップは、ポリＳｉ層１１１の第１層を被着し、このポリＳｉを導電体にするために不純物元素をドープする工程である。それから、酸化物／窒化物／酸化物（ＯＮＯ）層１１２が第１のポリＳｉ層１１１にコントロール・ゲート絶縁膜を設けるために生成される。このステップによるポリＳｉ層１１１層は、約１５００オングストロームの厚さであり、ＯＮＯ層は、約２５０オングストロームの厚さである。
図５Ｂは、セルフ・アラインによるソース拡散領域がフォト・マスク・プロセスを用いて定められる。フォト・マスク・プロセスの後に、ポリＳｉ層１１１及びＯＮＯ絶縁層１１２は、ソース拡散領域を露出させるためにエッチされる。また、フローティング・ゲート・ポリＳｉ層１１１及びＯＮＯ層１１２が、フローティング・ゲートの巾を定めるためにエッチされる。かくして、エッチングされたポリＳｉ層１１１の一方はソース拡散領域を画定し、他方はフローティング'ゲートの巾を画定する。この実施例においては、後者はフイールド酸化物領域１０１又は１０２の上部に位置している。
その後、ソース拡散領域は、ドレイン拡散領域１０５、１０６と平行に延在するＮ+／Ｎ-の二重拡散された拡散領域を形成するためにＮ型ドーパントがイオン注入されている。使用されるドーパントは、二重拡散を形成するために、燐と砒素が合わせたものである。
【００２５】
図５Ｃに示されているように、フォトレジストは、除去されて半導体基板はアニールされる。Ｎ+とＮ-ド−パントを拡散しアニールすることによって、ソース拡散領域１１５を活性化する。また、ソース酸化膜１１６が生成され、且つ、酸化膜１１７が、フローティング・ゲートを後で定められるワード線・ポリＳｉ層から分離するための、フローティング・ゲート・ポリＳｉ層１１１の側面に沿って生成される。
図５Ｄは、フラッシュＥＰＲＯＭセルの製造プロセスの次のステップを図示している。これは、第２のポリ層１１８を被着することと、ワード線を定めるためにフォト・マスク・プロセスを使用することを含む。フォト・マスク・プロセスにおいては、ワード線を定めるエッチが、それぞれのトランジスタのフローティング・ゲートを定めるため、フローティング・ゲート・ポリＳｉ層１１１まで続けられる。ワード線１１８は、約４，５００オングストロームの厚さである。最後にパッシベイション及びメタリゼイション層（図示されていない）がセルの上部に被着される。
【００２６】
図５Ｄに示されるように、第１のトランジスタがドレイン拡散ライン１０５とソース拡散ライン１１５との間に、第２のトランジスタがドレイン拡散ライン１０６とソース拡散ライン１１５との間にそれぞれ形成されたセル構造が得られる。フローティング・ゲートは、ソース拡散ライン１１５からドレイン拡散ライン１０５を横切り、そしてフィールド酸化物１０１を覆って延びている。本実施例では、これらのフローティング・ゲート酸化膜は、約２．４ミクロンの長さで、そして幅は、０．８ミクロンである。一方、トランジスタの上部におけるドレイン酸化膜１０７の一端からソース酸化膜１１６の一端までの、トンネル酸化膜１１０の幅は、約１．２ミクロンである。ドレイン拡散ライン１０５とフィールド酸化物１０２を覆う冗長領域は、カップリング比を約５０％以上の大きさまでフローティング・ゲートによって増加するために用いられる。何故ならば、ＯＮＯ層は、約２５０オングストローム厚さで、そしてトンネル酸化膜は約１００オングストローム厚さであるので、カップリング比は、フローティング・ゲートの領域を増加させることによって改善させなければならないからである。代りとして、ＯＮＯ層をより一層薄く作って、フローティング・ゲートに必要とされる領域を減少してよい。
理解されるように、ソース拡散はドレイン拡散とは独立したステップで行われ、それぞれのトランジスタのチャネルに傾斜接合を作ってソース消去機能を助長するために、別の分布をもったドーパントでイオン注入される。チャネル消去タイプまたはＵＶ消去タイプのフローティング・ゲートでは、傾斜接合及びソースか拡散は必要とされない。
【００２７】
次に、図６Ａ乃至図６Ｄと図７Ａ乃至図７Ｃは、本発明による第２のセル・タイプの実施例を断面図で示している。図６Ａに図示されているように、第１ステップは、図４Ａに記述したようなフィールド酸化物２０１、２０２を生成させることである。また、不用な酸化膜が生成され、この酸化膜は、トンネル酸化膜を生成するための半導体基板２００を用意するために除去される。図６Ｂに図示されているように、薄いトンネル酸化膜２０３が約１００オングストローム厚さに生成される。次の図６Ｃのステップでは、ポリＳｉ層を被着するとともにドーパントをドープし、カップリング比が約５０％以上になるように、１２０オングストローム厚さのＯＮＯ層２０５を生成させる。より厚い酸化薄膜２０３とＯＮＯ層２０５がＵＶ−ＥＰＲＯＭセルに使用される。
図６Ｄにおいては、フォト・マスク・プロセスがフローティング・ゲート及びＮ+層のソースとドレイン拡散領域を画定するために用いられる。かくして、フォト・マスク層２０６及び２０７は、フローティング・ゲート領域を保護するために定められる。ポリＳｉ層の２０４及びＯＮＯの２０５の層が、マスク２０６と２０７によって覆われた部分を除いてエッチされ、ドレイン、ソース及びドレイン領域を露出させる。次に、Ｎ型ドーパントが、矢印２０８で図示されるように露出領域内にイオン注入される。これらの領域は、フローティング・ゲートとフイールド絶縁領域によるセルフ・アラインによって形成する。
フラッシュＥＰＲＯＭアレーについては、次ステップの図７Ａに図示されている。このステップによれば、フォト・マスク・プロセスがドレイン領域及び素子分離領域を覆うマスク２１０、２１１が用いられる。このステップでは、Ｎ型のドーパントが矢印２１２で表されているようにイオン注入され、ソース領域は、傾斜接合を形成するべくＮ+とＮ-型のドーパントを有することになる。尚、図７Ａにおけるステップは、ＵＶ消去型ＥＰＲＯＭセルの製造方法の説明では、省略することができる。
【００２８】
図７Ｂで図示されているように、半導体基板は、ドーパントを活性化するためにアニールされ、そしてドレイン拡散領域２１３と２１４並びにソース拡散領域２１５を画定する。また、ドレイン酸化膜２１６、２１７及びソース酸化膜２１８は、フローティング・ゲート・ポリＳｉの側面に沿って覆う酸化膜が生成される。
最後に、図７Ｃに示されているように、第２のポリＳｉ層２１９が被着されるとともにトランジスタを定めるためにエッチされる。この実施例においては、ＯＮＯサンドイッチ２０５は、トンネル酸化膜の厚さの±２０％以内の厚さであるので、カップリング比が高くて（略４０％乃至６０％の範囲内、なるべくは約５０％）、ドレイン及びフイールド素子分離領域上に延在したフローティング・ゲートを使用する必要がない。最後にパッシベイション及びメタリゼイション層（図示されていない）が図７Ｃの素子に被着される。
このようにして、図７Ｃに見られるように、第２のタイプによるセル構造は、第１トランジスタが、埋め込みドレイン拡散領域２１３と埋め込みソース拡散領域２１５との間に、第２トランジスタが、埋め込みドレイン拡散領域２１４と埋め込みソース拡散領域２１５との間に形成されている。各トランジスタは、第１のポリＳｉ層２０４で作られたフローティング・ゲートを有している。フローティング・ゲートは、各トランジスタのチャネル領域からトンネル酸化膜２０３によって絶縁され、ワード線・ポリＳｉ層２１９内のコントロール・ゲートからはＯＮＯ層２０５によって絶縁されている。ＯＮＯ層２０５は、フラッシュＥＰＲＯＭ動作のための十分に高いカップリング比を確保するために、トンネル酸化膜２０３の厚さは約±２０％の範囲内の厚さである。
【００２９】
図６Ａ乃至図６Ｄと図７Ａ乃至図７Ｃに図示されたセル・タイプにおけるＯＮ○層２０５の厚さは、十分に薄いので、フローティング・ゲートの表面面積は、図４Ａ乃至図４Ｄと図５Ａ乃至図５Ｄに図示された第１のタイプのセル構造においてなされたように延長する必要はない。
更に、図７Ｃで図示された構造においては、第１及び第２ドレイン拡散領域２１３、２１４及びソース拡散領域２１５の総ては、第１のポリＳｉ層２０４及びＯＮＯ絶縁層２０５によって得られたフローティング・ゲート構造でセルフ・アラインされている。これは、各トランジスタのチャネル長が実質的に等しいということを実証するものである。
【００３０】
図８は、図４、図５に示されたＥＰＲＯＭセルＩＣのサブ・アレーの配置図が示されている。この配置は、図７Ｃで示されたセルについても、フローティング・ゲートの大きさを除いて実質的に同一であることは明らかである。図８に見られるように、ＩＣは、サブアレーを経て垂直に延在している多数の分離領域３００乃至３０２を有する。これらの分離領域は、図５Ｄに図示した厚い酸化膜１０Ｌ１０２に対応する。これらのフイールド酸化膜３００、３０１は、分離領域を画定され、これらの間に領域３０３がある。素子分離された領域内には、図５Ｄの拡散ライン１０５と１０６に対応する帯状の第１の埋め込み拡散ライン３０４と第２の埋め込み拡散ライン３０５がある。帯状の埋め込み拡散ラインの間に、図５Ｄの拡散ライン１１５に対応するソース拡散ライン３０６が存在する。多数のワード線３０７乃至３０９は、アレー装置のフローティング・ゲート・トランジスタのコントロール・ゲートを画定する分離領域を横切っている。フローティング'ゲート（例えば、切欠部の３１０を見よ）は、トンネル酸化膜とそれぞれのワード線との間に半導体基板を覆っている。
【００３１】
上部のセレクト・トランジスタは、局所ビット線によって画定された埋め込み拡散ライン３０４、３０５の各々に結合されている。例えば、切欠された領域３１１にあるブロック・セレクト・トランジスタは、延在する埋め込み拡散領域３０４と結合されているドレイン３１２と、メタルー拡散コンタクト３１４によってメタル線（図示されていない）に結合されているソース３１３を有している。前記メタル線は、サブ・アレーの上部で分離領域３００と平行して延在する。同様に、第２の埋め込み拡散ライン３０５は、上部のセレクト・トランジスタのドレイン３１５に結合される。このトランジスタは、メタルー拡散コンタクト３１７に結合され、そして該コンタクトを介して広域ビット線として作用する垂直に延びるメタル線（図示されていない）へ結合されているソース３１６を有する。上部のブロック・セレクト・トランジスタのゲートは、アレーを横切って水平に延在している上部のセレクト・ワード線３１８によって設定される。局所ビット線３０４をメタルー拡散コンタクト３１４に結合している上部のブロック・セレクト・トランジスタは、局所ビット線３０５をメタル−拡散コンタクト３１７に結合しているブロック・セレクト・トランジスタから、フイールド酸化物領域３１９によって分離されている。このようにして、各列のトランジスタは、読み及びプログラム動作に対して独立に選択することができる。
【００３２】
局所ソース拡散３０６は、埋め込み拡散ソース３２０と埋め込み拡散ドレイン３２１を有する下部のブロック・セレクト・トランジスタに結合される。埋め込み拡散ドレインは、アレーを横切ってメタルー拡散コンタクト３２２へ水平に延在している帯状の埋め込み拡散層からなるコンダクタである。該メタルー拡散コンタクトは、順番に、仮想グランド・ボルテージをアレーに供給するメタル線３２３に結合される。下部のブロック・セレクト・トランジスタは、ポリＳｉ層のセレクト線３２４によって制御される。理解されるように、ポリＳｉ層のセレクト線３２４は、図に描かれたサブアレーと、図の下にあるサブアレー３２５と共有されている。サブアレー３２５は、サブアレーを仮想グランド・バスに接続する埋め込み拡散ドレイン３２１を共有するブロック・セレクト・ソース領域３２６を有している。かくして、ポリＳｉ層の底部ブロック・セレクト信号は、第１のサブアレーのソース領域３２０から延長している巾の広い構造３２４を横切って・第２のサプアレー３２５内のソース領域３２６へ供給される一のような方法で、底部ブロック・セレクト信号は局所仮想グランド拡散３０６がドレイン拡散領域３２１の両側のサブアレーに対して作用し得るように働く。
【００３３】
当然、底部ブロック・セレクト信号が、別々のプロック・セレクト信号をワード線３２４に必要とする各々サブアレーに対して、個々に制御されるという外の具体化が実施され得る。前記実施例では、また、下部のブロック・セレクト・トランジスタが、上部のブロック・セレクト・トランジスタに類似した方法で、各々の埋め込み拡散ラインに対して１個としてあるように具体化され得る。もう一つ別の具体化では、下部のブロック・セレクト・トランジスタが、多数の局所仮想グランド・ビット線を制御するメタルー拡散コンタクト３２２の近くの１個の孤立したトランジスタをもつコンダクタで置き換えられ得る。素子分離領域例えば、素子分離領域３０１は周期的に、下部のブロック・セレクト・ソース領域３２０及びドレイン領域３２１を経て延長し、そして隣接するサブアレーの下部のブロック・セレクト・トランジスタを分離する。
理解され得るように、仮想グランド・メタル・バス３２３は図の向こう側に垂直に延びる。該バス３２３は、メタル−拡散コンタクト３２２で下部のブロック・セレクト・トランジスタに結合される。
【００３４】
素子分離領域３０１は、サブアレーをフイールド酸化物３０１の両方の側に、下部のブロック・セレクト・トランジスタを分離することによって分ける。図６に示されるように、かくしてサブアレーは、一般に領域３５４内の下部のブロック・セレクト・トランジスタを共有している４個（例として）の列のトランジスタ３５０、３５１、３５２、３５３を有する。好ましいシステムは、サブァレーにつき１６列のトランジスタ（２個トランジスタ・セルをもった８ブロック）を有し得る。拡散領域３０４、３０５によって形成されたトランジスタは、かくして、列３５０及び３５１内のトランジスタから別れたサブアレーに存在することとなる。仮想グランド・メタル線３２３の右側にあるトランジスタは、又分離したサブアレーに存在することになる。分け合われた下部のブロック・セレクト・トランジスタは、ライン３２４に印加されるブロック信号によって制御されるので、４個のサブアレー（メタル３２４の両側に２個）は、ライン３２４の信号に応ずる仮想グランド・バス３２３に結合された、それらのソース拡散領域、例えば、３５９を有する。このことは、一度に４個のサブアレーに対するセクター消去に帰着する。
【００３５】
本発明では、フラッシュＥＰＲＯＭアレーのＮチャネルについて説明したが、Ｐチャネルについても、容易に実現され得ることは、明らかである。
又、本発明で開示した実施例及びその説明は、本発明を説明する為のものであって、本発明の主旨を全て開示したものではない。従って、本発明を開示した実施例に限定するものではなく、斯かる実施例は、本発明の原理及びその実用的な応用をもっとも良く説明するために選択したものであって、数多くのモディフィケイション及びバリエーションは、技術に熟達した経験者によってなし得ることは明らかである。
【００３６】
【発明の効果】
上述の如く、本発明の不揮発性メモリ・セル、アレー装置は、新規なフローティング・ゲート・トランジスタからなるフラッシュＥＰＲＯＭセルとそのアレー装置及びそのメモリ回路が提供できるものであり、その主な特徴は、以下の通りである。
１．  ２本の隣接する局所ドレイン・ビット線が、１本のソース・ビット線を共用し、１本のメタル・ソース・ビット線がセルの総てのサブ・アレーと平行に形成されたもので、コンタクトレス構造によって非常に轍密な不揮発性メモリのコア・アレーが得られる効果を奏するものである。
２．  セクター消去は、本発明によるフローティング・ゲート・トランジスタによって構成された区分け可能なアレー装置を用いることで、実現できる利点が在る。
３．  本発明の新規なフローティング・ゲート・トランジスタを用いた不揮発性メモリ・セルによって高度な動作と高い信頼性をもったフラッシュ・メモリ・アレー、及びメモリ回路が得られる利点がある。
【００３７】
更に、本発明の不揮発性メモリ・セル、アレー装置は、フラッシュＥＰＲＯＭセルを提供できるとともに、この装置は、種々のメモリ回路のアレーに適応させることができる。かくして、メモリ・アレー内の蓄積セルは、ＲＯＭ、ＰＲＯＭ・ＥＰＲＯＭ・ＵＶ消去ＥＰＲＯＭ、又は他のＥＰＲＯＭを適用し得ることは明らかである。
更に、本願で開示されたフラッシュＥＰＲＯＭは、ソース消去動作の目的のためにものであり、もし望むならば、チャネル消去動作に適応できることは言うまでもない。
【図面の簡単な説明】
【図１】本発明に係る不揮発性メモリ・セルを説明する為の回路図である。
【図２】本発明に係る不揮発性メモリ・セルによるアレー装置の概要を示すもので、２個のサブアレーで図示された回路図である。
【図３】本発明に係る不揮発性メモリ・セルによる半導体集積回路の一実施例を示すブロック図である。
【図４】（Ａ）乃至（Ｄ）は、不揮発性メモリ・セルの一実施例の製造方法を図示するもので、本発明に係る不揮発性メモリ・セルによるアレー装置のワード線に沿った断面図である。
【図５】（Ａ）乃至（Ｄ）は、図４の（Ａ）乃至（Ｄ）に続く、不揮発性メモリ・セルの製造方法を図示する断面図である。
【図６】（Ａ）乃至（Ｄ）は、不揮発性メモリ・セルの他の実施例の製造方法を図示するもので、本発明に係る不揮発性メモリ・セルによるアレー装置のワード線に沿った断面図である。
【図７】（Ａ）乃至（Ｃ）は、図６の（Ａ）乃至（Ｄ）に続く、不揮発性メモリ・セルの製造方法を図示する断面図である。
【図８】図４（Ａ）乃至（Ｄ）、図５（Ａ）乃至（Ｄ）の製造方法によって得られる不揮発性メモリ・セルによるアレー装置の平面図である。
【符号の説明】
１０        第１の局所ビット線
１１        第２の局所ビット線
１２        局所仮想グランド線
１３、１５  第１列のトランジスタ
１４、１６  第２列のトランジスタ
１７        第１の広域ビット線
１８        第２の広域ビット線
１９、２１  上部ブロック・セレクト・トランジスタ
２０、２２  メタルー拡散コンタクト
２３、２６  ライン
２４、２９  コンダクタ
２５        下部ブロック・セレクト・トランジスタ
２７、２８  列セレクト・トランジスタ
ＷＬ0〜ＷＬN      ワード線
【図１】
0004159849.tif 000002
【図２】
0004159849.tif 000003
【図３】
0004159849.tif 000004
【図４】
0004159849.tif 000005
【図５】
0004159849.tif 000006
【図６】
0004159849.tif 000007
【図７】
0004159849.tif 000008
【図８】
0004159849.tif 000009