(57)【特許請求の範囲】
【請求項１】
ＦＥＴが増幅素子として用いられる縦続接続された複数段の増幅器を含んで構成される多段増幅器と、この多段増幅器の利得を制御する利得制御回路とを備え、
各段の前記増幅器は、入出力信号から増幅帯域成分の上限値よりも高域成分を除去する高域成分除去手段を有し、
前記増幅器の少なくとも初段からｎ段目までの前記ＦＥＴとしてｐチャネルＦＥＴを用いており、
最終段の前記増幅器の出力信号に含まれる前記増幅帯域成分の下限値よりも低域成分を、初段の前記増幅器に逆相の状態で帰還させる帰還回路を有するＦＥＴ帯域増幅器。
【請求項２】
前記高域成分除去手段は、カットオフ周波数が前記上限値よりも高い値に設定されたローパスフィルタである請求項１記載のＦＥＴ帯域増幅器。
【請求項３】
前記ローパスフィルタに含まれるコンデンサとして、次段の前記増幅器に含まれる前記ＦＥＴの寄生容量を用いる請求項２記載のＦＥＴ帯域増幅器。
【請求項４】
前記増幅器に含まれる全ての増幅素子としての前記ｐチャネルＦＥＴを用いる請求項１記載のＦＥＴ帯域増幅器。
【請求項５】
ＣＭＯＳプロセスあるいはＭＯＳプロセスを用いて、半導体基板上に構成部品が一体形成されている請求項１記載のＦＥＴ帯域増幅器。
【請求項６】
前記半導体基板にはＮウェルが形成されており、このＮウェル上に前記構成部品の全部あるいは一部が形成されている請求項５記載のＦＥＴ帯域増幅器。
【請求項７】
前記半導体基板には、前記構成部品の周囲にガードリングが形成されている請求項６記載のＦＥＴ帯域増幅器。
【請求項８】
前記ガードリングは、前記半導体基板表面から前記Ｎウェルよりも深い位置まで形成されている請求項７記載のＦＥＴ帯域増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、各種の受信機等に用いられるＦＥＴ帯域増幅器に関する。
【０００２】
【従来の技術】
ＡＭ受信機やＦＭ受信機等の各種の受信機には、所定の帯域の信号を増幅する帯域増幅器が用いられている。代表的な帯域増幅器として、中間周波信号を増幅する中間周波増幅器がある。この中間周波増幅器では、中間周波数近傍の狭い帯域の信号のみが選択的に増幅される。この場合の中心周波数は、例えばＦＭ受信機の場合には１０．７ＭＨｚ、ＡＭ受信機の場合には４５５ｋＨｚというように固定の値が設定される。また、一般に中間周波増幅器には電界強度の強弱に応じて最適な利得を設定するために、自動利得制御回路が接続されている。例えば、ＡＭ受信機では、ＡＭ検波回路の出力レベルに応じて中間周波増幅器の利得を適切な値に制御する自動利得制御回路が設けられている。
【０００３】
【発明が解決しようとする課題】
ところで、一般にこのような帯域増幅器において所定の利得を得るために、トランジスタを複数段接続した多段増幅器が用いられている。このとき、各段のトランジスタにおいて発生するノイズが大きいと、各段のトランジスタでこのノイズ成分が増幅されて累積するため、最終段のトランジスタから出力される信号に含まれるノイズ成分が大きくなる。このように帯域増幅器自体で発生するノイズ成分が大きくなると、電界強度が強い場合であって帯域増幅器の利得が小さい値に制御された場合の残留ノイズが増加するという問題があった。特に、ＣＭＯＳプロセスを用いて帯域増幅器を形成する場合には、ＭＯＳ型ＦＥＴを増幅素子として使用することになるが、一般に、ＭＯＳ型ＦＥＴは、バイポーラトランジスタに比べて低周波領域に現れる１／ｆノイズが多いため、何らかの対策が必要になる。
【０００４】
本発明は、このような点に鑑みて創作されたものであり、その目的は、利得制御時の残留ノイズを低減することができるＦＥＴ帯域増幅器を提供することにある。
【０００５】
【課題を解決するための手段】
上述した課題を解決するために、本発明のＦＥＴ帯域増幅器は、ＦＥＴが増幅素子として用いられる縦続接続された複数段の増幅器を含んで構成される多段増幅器と、この多段増幅器の利得を制御する利得制御回路とを備えている。各段の増幅器は、入出力信号から増幅帯域成分の上限値よりも高域成分を除去する高域成分除去手段を有している。そして、増幅器の少なくとも初段からｎ段目までのＦＥＴとしてｐチャネルＦＥＴが用いられている。また、最終段の増幅器の出力信号に含まれる増幅帯域成分の下限値よりも低域成分を、初段の増幅器に逆相の状態で帰還させる帰還回路を有している。最終段の増幅器の出力信号に含まれる低域成分のみを逆相の状態で初段の増幅器の入力側に帰還させることにより、この低域成分が打ち消されるため、この低域成分に含まれる１／ｆノイズを除去することができる。また、増幅素子として移動度が小さいｐチャネルＦＥＴを用いることにより、増幅器内部で発生する１／ｆノイズ自体を少なくすることができる。
【０００６】
特に、上述した高域成分除去手段は、カットオフ周波数が増幅帯域の上限値よりも高い値に設定されたローパスフィルタであることが望ましい。各段の増幅器の出力側にローパスフィルタを備えることにより、このローパスフィルタのカットオフ周波数よりも高い熱雑音を容易に除去することができる。
【０００７】
また、このローパスフィルタに含まれるコンデンサとして、次段の増幅器に含まれるＦＥＴの寄生容量を用いることが望ましい。単体の部品としてのコンデンサの代わりにＦＥＴの寄生容量を利用することにより、部品点数の低減が可能になり、これに伴ってコストダウンが可能になる。特に、半導体基板上に形成されたＦＥＴには寄生容量が生じるため、これを利用することにより、単体のコンデンサを用いてローパスフィルタを構成する場合に比べて半導体基板上のスペースを有効利用することができ、チップの小型化等が可能になる。
【０００８】
また、ＣＭＯＳプロセスあるいはＭＯＳプロセスを用いて、半導体基板上に構成部品が一体形成されていることが望ましい。これらのプロセスを用いることにより、バイポーラプロセス等を用いる場合に比べてプロセスの簡略化が可能であり、部品コストおよびＦＥＴ帯域増幅器を含む製品コストを下げることが可能になる。
【０００９】
また、上述した半導体基板にはＮウェルが形成されており、このＮウェル上に構成部品の全部あるいは一部が形成されていることが望ましい。構成部品の全部あるいは一部をＮウェル上に形成することにより、Ｎウェルとその下の半導体基板との間に形成されたｐｎ接合面を介してノイズ電流が流れることを防止することが可能になり、Ｎウェル上の回路において発生したノイズが半導体基板を通して他の部品に回り込むことを防止することができる。
【００１０】
また、上述した半導体基板には、構成部品の周囲にガードリングが形成されていることが望ましい。これにより、Ｎウェル上に形成された回路において発生したノイズが半導体基板を通して他の部品に回り込むことをさらに有効に防止することができる。
【００１１】
また、上述したガードリングは、半導体基板表面からＮウェルよりも深い位置まで形成されていることが望ましい。ガードリングを深い位置まで形成することにより、このガードリングを超えて回り込む低周波領域の１／ｆノイズを除去することができる。
【００１２】
【発明の実施の形態】
以下、本発明を適用した一実施形態のＦＥＴ帯域増幅器について詳細に説明する。
【００１３】
〔第１の実施形態〕
図１は、第１の実施形態のＦＥＴ帯域増幅器が含まれるＡＭ受信機の一般的な構成を示す図である。同図に示すＡＭ受信機は、高周波増幅回路１、混合回路２、局部発振器３、ＢＰＦ（帯域通過フィルタ）４、６、ＦＥＴ帯域増幅器５、ＡＭ検波回路７を含んで構成されている。アンテナ９によって受信したＡＭ波を高周波増幅回路１によって増幅した後、局部発振器３から出力される局部発振信号を混合することにより、高周波信号から中間周波信号への周波数変換を行う。例えば、高周波増幅回路１から出力される信号の周波数をｆ１、局部発振器３から出力される局部発振信号の周波数をｆ２とすると、混合回路２からはｆ１−ｆ２の周波数を有する信号が出力される。
【００１４】
ＢＰＦ４、６は、中間周波増幅回路として動作するＦＥＴ帯域増幅器５の前段および後段に設けられており、入力される中間周波信号から４５５ｋＨｚ近傍の周波数成分のみを抽出する。ＦＥＴ帯域増幅器５は、ＡＧＣ回路（自動利得制御回路）が含まれており、このＡＧＣ回路によって制御される利得で、中間周波信号が含まれる所定の帯域成分を増幅する。ＡＭ検波回路７は、ＦＥＴ帯域増幅器５によって増幅された後の中間周波信号に対してＡＭ検波処理を行う。
【００１５】
図２は、参考実施例のＦＥＴ帯域増幅器５の構成を示す図である。図２に示すように、参考実施例のＦＥＴ帯域増幅器５は、多段増幅器を構成する５段の増幅器１１〜１５と、３段目の増幅器１３と４段目の増幅器１４との間に挿入されたＢＰＦ１６と、ＡＭ検波回路７の出力信号に基づいて利得の制御動作を行うＡＧＣ回路８とを含んで構成されている。増幅器１１〜１５のそれぞれは所定の利得を有しており、ＦＥＴ帯域増幅器５全体では各増幅器１１〜１５の利得を掛け合わせた利得を有する。このＦＥＴ帯域増幅器５は、その他の回路とともに半導体基板上にＣＭＯＳプロセスあるいはＭＯＳプロセスを用いて一体形成されている。これにより、製造工程の簡略化による部品あるいはＡＭ受信機全体の製品コストの低減が可能になる。
【００１６】
図３は、ＦＥＴ帯域増幅器５に含まれる各段の増幅器の詳細構成を示す回路図である。増幅器１１〜１５のそれぞれは同じ構成を有しており、以下では増幅器１１について詳細に説明する。
【００１７】
図３に示すように、参考実施例の増幅器１１は、定電流を生成するＦＥＴ２０１、２０２、電流源２０３と、入力信号を差動増幅する２つのＦＥＴ２０４、２０５と、これら２つのＦＥＴ２０４、２０５の差動出力の利得を制御信号Ｖ+ 、Ｖ- に応じて可変する４つのＦＥＴ２０６、２０７、２０８、２０９と、２つの負荷抵抗２１２、２１３とを含んで構成されている。前段の回路（ＢＰＦ４）からの入力信号（ＩＮ+、ＩＮ-）がＦＥＴ２０４、２０５に入力され、ＡＧＣ回路８からの制御信号（Ｖ+、Ｖ-）がＦＥＴ２０６〜２０９に入力されている。この構成に含まれるＦＥＴ２０１、２０２、２０６〜２０９は全てｐチャネル型が用いられている。
【００１８】
図４は、ＡＧＣ回路８の詳細構成を示す回路図である。図４に示すように、参考実施例のＡＧＣ回路８は、入力信号を所定の時定数で平滑する時定数回路１００と、所定の電源電圧Ｖｒを発生する電源３００と、この電源電圧Ｖｒを動作電圧として時定数回路１００の出力電圧を増幅する増幅器３０１と、定電流を生成する２つのＦＥＴ３０２、３０３、電流源３０４と、電源３００で発生した電源電圧Ｖｒおよび増幅器３０１の出力電圧を差動増幅する２つのＦＥＴ３０５、３０６および２つの抵抗３０７、３０８とを含んで構成されている。
【００１９】
時定数回路１００では、ＡＭ検波回路７の出力信号を平滑するために、出力電圧が上昇する場合の応答時間（時定数）と反対に出力電圧が減少する場合の応答時間が異なる値に設定されている。例えば、電圧上昇時の応答時間が５０ｍｓｅｃに、電圧減少時の応答時間が３００〜５００ｍｓｅｃに設定されている。増幅器３０１は、時定数回路１００の平滑出力を増幅しており、出力電圧が０Ｖから電源電圧Ｖｒまでの範囲で変化する。
【００２０】
すなわち、ＡＭ検波回路７の出力信号の電圧レベルが小さい場合には、時定数回路１００の出力電圧が低くなるため、増幅器３０１の出力電圧が０Ｖに近い小さな値となる。したがって、差動動作を行う２つのＦＥＴ３０５、３０６に着目すると、一方のＦＥＴ３０５のゲートに電源電圧Ｖｒが、他方のＦＥＴ３０６のゲートに０Ｖに近い低い電圧が印加され、それぞれのドレインからは大きな電位差を有する２つの制御信号（Ｖ+、Ｖ-）が出力される。この制御信号が上述した増幅器１１に入力されると、２つのＦＥＴ２０６、２０７あるいは２つのＦＥＴ２０８、２０９によって差動動作が行われるため、増幅器１１全体の利得が高くなり、大きな電位差を有する差動出力信号（ＯＵＴ+、ＯＵＴ-）が増幅器１１から出力される。
【００２１】
また、ＡＭ検波回路７の出力電圧の電圧レベルが大きくなると、時定数回路１００の出力電圧が高くなるため、増幅器３０１の出力電圧が電源電圧Ｖｒに近い値となる。したがって、差動動作を行う２つのＦＥＴ３０５、３０６に着目すると、一方のＦＥＴ３０５のゲートに電源電圧Ｖｒが、他方のＦＥＴ３０６のゲートに電源電圧Ｖｒあるいはこれに近い電圧が印加され、それぞれのドレインからはほとんど同じ電圧レベルの２つの制御信号（Ｖ+、Ｖ-）が出力される。この制御信号が上述した増幅器１１に入力されると、２つのＦＥＴ２０６、２０７あるいは２つのＦＥＴ２０８、２０９によってほとんど差動動作が行われなくなるため、増幅器１１全体の利得が低くなり、小さな電位差を有する差動出力信号（ＯＵＴ+、ＯＵＴ-）が増幅器１１から出力される。
【００２２】
図５は、時定数回路１００の原理ブロックを示す図である。図５に示すように、参考実施例の時定数回路１００は、コンデンサ１１０、電圧比較器１１２、充電回路１１４、放電回路１１６、充放電速度設定部１１８を備えている。電圧比較器１１２は、コンデンサ１１０の端子電圧と入力電圧とを比較し、この比較結果に応じて充電回路１１４あるいは放電回路１１６の動作を有効にする。充電回路１１４は、間欠的に充電電流を供給することによりコンデンサ１１０を充電する。例えば、この充電回路１１４は、定電流回路とスイッチとを含んで構成されており、スイッチがオン状態になったときに定電流回路からコンデンサ１１０に対して充電電流が供給される。また、放電回路１１６は、間欠的に放電電流を流すことによりコンデンサ１１０を放電する。例えば、この放電回路１１６は、定電流回路とスイッチとを含んで構成されており、スイッチがオン状態になったときにコンデンサ１１０から一定の電流が放出される。充放電速度設定部１１８は、充電回路１１４によるコンデンサ１１０の充電速度と放電回路１１６によるコンデンサ１１０の放電速度とを異ならせる設定を行う。
【００２３】
このように、参考実施例の時定数回路１００は、コンデンサ１１０に対して間欠的な充放電動作を行っている。このため、コンデンサ１１０の静電容量を小さく設定した場合でも、緩やかにその両端電圧が変化し、大きな時定数を有する回路、すなわち大きな静電容量を有するコンデンサや大きな抵抗値を有する抵抗を使用した場合と同等の充放電特性を得ることができる。また、充電回路１１４や放電回路１１６では、所定の電流をコンデンサ１１０に供給、あるいはコンデンサ１１０から放出する制御を行うが、これらの供給、放出動作は間欠的に行われるため、その際の電流値をＩＣ化に適したある程度大きな値に設定することができる。したがって、時定数回路１００を含むＡＧＣ回路８全体を半導体基板上に一体形成してＩＣ化することが可能になる。また、コンデンサ等の外付け部品が不要になるため、ＡＧＣ回路８全体を大幅に小型化することができる。
【００２４】
また、参考実施例の時定数回路１００は、充放電速度設定部１１８によってコンデンサ１１０に対する充電速度と放電速度が異なるように設定されている。このため、ＡＧＣ回路８のアタック時間とリリース時間を異ならせることが可能になる。
【００２５】
図６は、時定数回路１００の具体的な構成を示す回路図である。図６に示すように、時定数回路１００は、コンデンサ１１０、定電流回路１４０、ＦＥＴ１４２、１４４、１５０、１５４、１５６、スイッチ１４６、１５２、電圧比較器１６０、アンド回路１６２、１６４、分周器１７０を含んで構成されている。
【００２６】
２つのＦＥＴ１４２、１４４によってカレントミラー回路が構成されており、定電流回路１４０から出力される定電流と同じ充電電流が生成される。また、この充電電流の生成タイミングがスイッチ１４６によって決定される。
【００２７】
スイッチ１４６は、インバータ回路ａとアナログスイッチｂとＦＥＴｃによって構成されている。アナログスイッチｂは、ｐチャネルＦＥＴとｎチャネルＦＥＴの各ソース・ドレイン間を並列接続することにより構成されている。アンド回路１６２の出力信号が直接ｎチャネルＦＥＴのゲートに入力されているとともに、この出力信号の論理をインバータ回路ａによって反転した信号がｐチャネルＦＥＴのゲートに入力されている。したがって、このアナログスイッチｂは、アンド回路１６２の出力信号がハイレベルのときにオン状態になって、反対にローレベルのときにオフ状態になる。また、ＦＥＴｃは、アナログスイッチｂがオフ状態のときにＦＥＴ１４４のゲート・ドレイン間を低抵抗で接続することにより、ＦＥＴ１４４による電流供給動作を確実に停止させるためのものである。
【００２８】
スイッチ１４６がオン状態になると、定電流回路１４０が接続された一方のＦＥＴ１４２のゲートと他方のＦＥＴ１４４のゲートとが接続された状態になるため、一方のＦＥＴ１４２に接続された定電流回路１４０によって生成される定電流とほぼ同じ電流が他方のＦＥＴ１４４のソース・ドレイン間にも流れる。この電流が、充電電流としてコンデンサ１１０に供給される。反対に、スイッチ１４６がオフ状態になると、ＦＥＴ１４４のゲートがドレインに接続された状態になるため、この充電電流の供給が停止される。
【００２９】
また、上述したＦＥＴ１４２と定電流回路１４０にＦＥＴ１５０を組み合わせることにより、コンデンサ１１０の放電電流を設定するカレントミラー回路が構成されており、その動作状態がスイッチ１５２によって決定される。スイッチ１５２はスイッチ１４６と同じ構成を有している。このスイッチ１５２は、アンド回路１６４の出力信号の論理に応じてオンオフ状態が制御されており、この出力信号がハイレベルのときにオン状態に、ローレベルのときにオフ状態になる。
【００３０】
スイッチ１５２がオン状態になると、定電流回路１４０が接続された一方のＦＥＴ１４２のゲートと他方のＦＥＴ１５０のゲートとが接続された状態になるため、定電流回路１４０によって生成される定電流とほぼ同じ電流が他方のＦＥＴ１５０のソース・ドレイン間にも流れる。この電流が、コンデンサ１１０に蓄積された電荷を放出する放電電流になる。
【００３１】
但し、ＦＥＴ１５０に流れる電流をコンデンサ１１０から直接取り出すことはできないため、参考実施例では、ＦＥＴ１５０のソース側にＦＥＴ１５４、１５６によって構成される別のカレントミラー回路が接続されている。
【００３２】
２つのＦＥＴ１５４、１５６はゲート同士が接続されており、ＦＥＴ１５４に上述した放電電流が流れたときに、同じ電流が他方のＦＥＴ１５６のソース・ドレイン間にも流れるようになっている。このＦＥＴ１５６は、ドレインがコンデンサ１１０の高電位側の端子に接続されており、ＦＥＴ１５６に流れる電流は、コンデンサ１１０に蓄積された電荷が放出されることによって生成される。
【００３３】
また、電圧比較器１６０は、プラス端子に印加されるコンデンサ１１０の端子電圧と、マイナス端子に印加される時定数回路１００の入力電圧との大小比較を行う。この電圧比較器１６０は、非反転出力端子と反転出力端子を有しており、プラス端子に印加されるコンデンサ１１０の端子電圧の方がマイナス端子に印加される入力電圧よりも大きい場合には非反転出力端子からハイレベルの信号が出力され、反転出力端子からローレベルの信号が出力される。反対に、プラス端子に印加されるコンデンサ１１０の端子電圧の方がマイナス端子に印加される入力電圧よりも小さい場合には非反転出力端子からローレベルの信号が出力され、反転出力端子からハイレベルの信号が出力される。
【００３４】
アンド回路１６２は、一方の入力端子に所定のパルス信号が入力され、他方の入力端子に電圧比較器１６０の非反転出力端子が接続されている。したがって、コンデンサ１１０の端子電圧の方が時定数回路１００の入力電圧よりも大きい場合に、アンド回路１６２から所定のパルス信号が出力される。
【００３５】
また、アンド回路１６４は、一方の入力端子に分周器１７０から出力される所定のパルス信号が入力され、他方の入力端子に電圧比較器１６０の反転出力端子が接続されている。したがって、コンデンサ１１０の端子電圧の方が時定数回路１００の入力電圧よりも小さい場合に、アンド回路１６４から所定のパルス信号が出力される。
【００３６】
分周器１７０は、アンド回路１６２の一方の入力端子に入力されたパルス信号を所定の分周比で分周して出力する。上述したように、この分周後のパルス信号は、アンド回路１６４の一方の入力端子に入力される。
【００３７】
時定数回路１００はこのような構成を有しており、次にその動作を説明する。
【００３８】
時定数回路１００の動作開始時にコンデンサ１１０が充電されていない場合や、時定数回路１００の入力電圧（ＡＭ検波回路７の出力電圧）が上昇傾向にある場合には、コンデンサ１１０の端子電圧の方が時定数回路１００の入力電圧よりも低い状態にある。このとき、アンド回路１６２からパルス信号が出力され、アンド回路１６４からはパルス信号が出力されない。したがって、スイッチ１４６のみが間欠的にオン状態になり、このオン状態になるタイミングで所定の充電電流がコンデンサ１１０に供給される。この充電動作は、コンデンサ１１０の端子電圧が時定数回路１００の入力電圧よりも相対的に高くなるまで継続される。
【００３９】
また、この充電動作によってコンデンサ１１０の端子電圧が時定数回路１００の入力電圧を超えた場合や、この入力電圧が下降傾向にあってコンデンサ１１０の端子電圧よりこの入力電圧の方が低い場合には、アンド回路１６４からパルス信号が出力され、アンド回路１６２からはパルス信号が出力されない。したがって、スイッチ１５２のみが間欠的にオン状態になり、このオン状態になるタイミングで所定の放電電流がコンデンサ１１０から放出される。この放電動作は、コンデンサ１１０の端子電圧が時定数回路１００の入力電圧よりも相対的に低くなるまで継続される。
【００４０】
また、上述した２つのアンド回路１６２、１６４から出力される２種類のパルス信号を比較すると、アンド回路１６２から出力されるパルス信号のデューティ比の方がアンド回路１６４から出力されるパルス信号のデューティ比よりも大きいため、２つのアンド回路１６２、１６４のそれぞれから同じ時間だけパルス信号が出力された場合を考えると、単位時間当たりの充電速度の方が放電速度よりも速くなる。このため、ＡＧＣ回路８のアタック時間の方がリリース時間よりも短くなっている。
【００４１】
なお、上述した時定数回路１００では、２つのアンド回路１６２、１６４からデューティ比が異なるパルス信号を出力するために分周器１７０を用いたが、異なるデューティ比のパルス信号を別々に生成して２つのアンド回路１６２、１６４のそれぞれに入力するようにしてもよい。
【００４２】
また、上述した時定数回路１００では、コンデンサ１１０に対する充電速度と放電速度を異ならせるために、ＦＥＴ１４４、１５０のそれぞれがオン状態になる単位時間当たりの割合を異ならせたが、これらのＦＥＴのゲート寸法を異ならせることにより、充電電流と放電電流そのものを異ならせるようにしてもよい。
【００４３】
図７は、時定数回路の変形例を示す回路図である。図７に示す時定数回路１００Ａは、図６に示した時定数回路１００に対して、分周器１７０を削除するとともに、２つのＦＥＴ１４４、１５０をゲート寸法を変更した２つのＦＥＴ１４４Ａ、１５０Ａに変更した点が異なっている。
【００４４】
図８は、ＭＯＳ型のＦＥＴのゲート寸法を示す図である。ゲート電圧が同じであっても、ゲート幅Ｗとゲート長Ｌを変更することにより、チャネル抵抗が変化するため、ソース・ドレイン間を流れる電流は変化する。参考実施例では、充電電流を多くしてアタック時間を短くしたいため、ＦＥＴ１４４Ａのゲート幅Ｗを大きな値に、ゲート長Ｌを小さな値に設定する。一方、放電電流を少なくしてリリース時間を長くしたいため、ＦＥＴ１５０Ａのゲート幅Ｗを小さな値に、ゲート長Ｌを大きな値に設定する。このように、ＦＥＴ１４４Ａ、１５０Ａのそれぞれゲート寸法を異ならせることによってもＡＧＣ回路８のアタック時間とリリース時間を容易に異ならせることができる。
【００４５】
このように、参考実施例のＦＥＴ帯域増幅器５に含まれる増幅器１１等は、差動動作を行う２つのＦＥＴ２０４、２０５を有しており、４つのＦＥＴ２０６〜２０９およびＡＧＣ回路８によってその利得がＡ1 に制御される。同様に、他の増幅器１２〜１５のそれぞれの利得をＡ2 、Ａ3 、Ａ4 、Ａ5 とすると、ＦＥＴ帯域増幅器５全体としては、理論上Ａ1Ａ2Ａ3Ａ4Ａ5の利得を実現することができる。
【００４６】
ところで、増幅器１１〜１５のそれぞれにおいて１／ｆノイズと熱雑音が発生する。１／ｆノイズは、信号の低周波領域に現れるノイズであり、周波数が低くなるほど雑音レベルが高くなる。反対に、熱雑音は、信号の高周波領域に現れるノイズであり、周波数が高くなるほど雑音レベルが高くなる。ＭＯＳ型のＦＥＴが発生するノイズ電圧ｖn は、
ｖn＝√（（８ｋＴ（１＋η）／（３ｇm ）
＋ＫＦ／（２ｆＣoxＷＬＫ’））Δｆ）    …（１）
と表すことができる。ここで、ｋはボルツマン定数、Ｔは絶対温度、ｇm は相互コンダクタンス、Ｃoxはゲート酸化膜を挟んだゲートとチャネルの間の容量、Ｗはゲート幅、Ｌはゲート長、ｆは周波数、Δｆは周波数ｆの帯域幅である。ＫＦはノイズパラメータであり、１０-20〜１０-25程度の値となる。また、η、Ｋ’は所定のパラメータである。
【００４７】
この式において、右辺の第１項が熱雑音を示すものであり、温度（Ｔ）が高くなるにしたがって大きくなることがわかる。また、右辺の第２項が１／ｆノイズを示すものであり、ｆの逆数に比例することがわかる。
【００４８】
増幅器１１〜１５のそれぞれにおいて発生するノイズ（１／ｆノイズと熱雑音を合計したもの）をｅn1、ｅn2、ｅn3、ｅn4、ｅn5とすると、増幅器１１〜１５のそれぞれの出力信号に含まれるノイズレベルｅ1、ｅ2、ｅ3、ｅ4、ｅ5 は、以下のようになる。
【００４９】
ｅ1 ＝ｅn1
ｅ2 ＝ｅ1Ａ2＋ｅn2
＝ｅn1Ａ2＋ｅn2
ｅ3 ＝ｅ2Ａ3＋ｅn3
＝（ｅn1Ａ2＋ｅn2）Ａ3＋ｅn3
ｅ4 ＝ｅ3Ａ4＋ｅn4
＝（（ｅn1Ａ2＋ｅn2）Ａ3＋ｅn3）Ａ4＋ｅn4
ｅ5 ＝ｅ4Ａ5＋ｅn5
＝（（（ｅn1Ａ2＋ｅn2）Ａ3＋ｅn3）Ａ4＋ｅn4）Ａ5＋ｅn5  …（２）
このように、増幅器１１〜１５のそれぞれの間で入出力される信号には、主に低周波領域に存在する１／ｆノイズと高周波領域に主に存在する熱雑音とが含まれており、しかも後段の増幅器になればなるほど、これらのノイズレベルが増幅されながら累積される。したがって、ＡＧＣ回路８によって利得を小さな値に制御した場合であっても、前段部分の増幅器（例えば１段目と２段目の増幅器１１、１２）において発生するノイズレベルが大きいと、ノイズが最終段の増幅器１５から出力されるまでの過大になり、大きな残留ノイズとなって後段の回路に入力されることになる。
【００５０】
このような不都合を回避するために、参考実施例のＦＥＴ帯域増幅器５では、ＢＰＦ１６が用いられている。このＢＰＦ１６は、増幅帯域の成分（信号に含まれる増幅したい成分）を通過させるとともに、上述した１／ｆノイズと熱雑音を除去するためのものである。図１に示した本実施形態のＡＭ受信機を考えた場合には、４５５ｋＨｚ近傍の中間周波信号の帯域のみをＦＥＴ帯域増幅器５で増幅できればよい。したがって、ＢＰＦ１６の特性としては、下側のカットオフ周波数（ｋＨｚ）を４５５−α（２αが中間周波信号の帯域）以下であって１／ｆノイズが十分に除去できる値に設定するとともに、上側のカットオフ周波数を４５５＋α以上であって熱雑音が十分に除去できる値に設定する必要がある。
【００５１】
また、前段部分の増幅器で発生したノイズをＢＰＦ１６で除去する必要があり、参考実施例では、３段目の増幅器１３と４段目の増幅器１４の間にＢＰＦ１６が挿入されている。
【００５２】
このようにすることで、ＢＰＦ１６の前段側に接続された増幅器１１、１２、１３において発生したノイズ成分をこのＢＰＦ１６で除去し、最終段の増幅器１５から出力される信号に含まれる残留ノイズを低減することができる。
【００５３】
なお、ＢＰＦ１６は、ＡＧＣ回路８によって増幅器１１〜１５の各利得が低く設定されている場合には、最終段の増幅器１５の近傍に設けることにより、増幅器１５から出力される信号に含まれるノイズを効果的に除去することができるが、ＡＧＣ回路８によって増幅器１１〜１５の各利得が高く設定されている場合には、最終段の増幅器１５よりも前段の増幅器においてノイズが大きくなって増幅器が飽和してしまうことが考えられるため、この飽和が生じない位置に配置する必要がある。
【００５４】
このように、参考実施例のＦＥＴ帯域増幅器５では、３段目の増幅器１３と４段目の増幅器１４の間にＢＰＦ１６が挿入されており、それまでに増幅された１／ｆノイズや熱雑音が除去されるため、最終段の増幅器１５から出力される信号に含まれる残留ノイズを低減することが可能になる。このため、ＡＧＣ回路８によってＦＥＴ帯域増幅器５の利得が十分小さな値に設定されている場合であっても、受信機の出力音声に含まれる耳障りな残留ノイズのレベルを低減することが可能になる。
【００５５】
また、各増幅器１１〜１５に増幅素子として含まれているＦＥＴとして移動度が小さなｐチャネルＦＥＴを用いることにより、各増幅器の内部でのノイズの発生をさらに少なくすることができるため、ＦＥＴ帯域増幅器５によって発生する残留ノイズをさらに低減することができる。
【００５６】
特に、バイポーラトランジスタに比べてＭＯＳ型のＦＥＴは、１／ｆノイズが多いため、増幅器を多段接続してＦＥＴ帯域増幅器５を構成しようとすると、ノイズ対策をしない場合には１／ｆノイズが多くなって残留ノイズが過大になる場合がある。したがって、半導体基板上にＣＭＯＳプロセスあるいはＭＯＳプロセスを用いてＦＥＴ帯域増幅器５あるいはその他の回路を含む全部品を一体形成する場合には、ＢＰＦ１６を用いたりｐチャネルＦＥＴを用いてノイズ対策を行うことは、半導体基板上にＦＥＴ帯域増幅器５やその他の回路を一定形成してＩＣ化を実現する上で、有効な手段となる。
【００５７】
また、参考実施例では、全ての増幅器１１〜１５についてｐチャネル型のＦＥＴを用いたが、ノイズ低減の効果が大きな初段からｎ段目までの（例えば２段目まで）増幅器についてｐチャネル型のＦＥＴを用いるようにしてもよい。このようにすることで、累積されるノイズ成分を効率よく低減することができる。
【００５８】
上述した参考実施例では、３段目の増幅器１３の後段に１つのＢＰＦを挿入してノイズ成分を除去したが、各段の増幅器においてノイズ成分を除去するようにしてもよい。
【００５９】
図９は、他の参考実施例のＦＥＴ帯域増幅器の構成を示す回路図である。図９に示す他の参考実施例のＦＥＴ帯域増幅器５Ａは、縦続接続されて多段増幅器を構成する５段の増幅器１１Ａ、１２Ａ、…、１５ＡとＡＧＣ回路８とを含んで構成されている。各増幅器１１Ａ〜１５Ａの構成は基本的に同じであるため、以下では初段の増幅器１１Ａに着目して、詳細な構成および動作を説明する。
【００６０】
図１０は、図９のＦＥＴ帯域増幅器に含まれる増幅器の構成を示す図である。図１０に示すように、他の参考実施例の増幅器１１Ａは、定電流を生成するＦＥＴ２０１、２０２、電流源２０３と、入力信号を差動増幅する２つのＦＥＴ２０４、２０５と、これら２つのＦＥＴ２０４、２０５の差動出力の利得を制御信号Ｖ+、Ｖ-に応じて可変する４つのＦＥＴ２０６、２０７、２０８、２０９と、入力信号から直流成分を除去する２つのコンデンサ２１０、２１１と、２つの負荷抵抗２１２、２１３とを含んで構成されている。前段の回路（ＢＰＦ４）からの入力信号（ＩＮ+、ＩＮ-）がＦＥＴ２０４、２０５に入力され、ＡＧＣ回路８からの制御信号（Ｖ+、Ｖ-）がＦＥＴ２０６〜２０９に入力されている。この構成に含まれるＦＥＴ２０１、２０２、２０６〜２０９は全てｐチャネル型が用いられている。なお、コンデンサ２１０、２１１のそれぞれの一方端に接続された抵抗２２０、２２１は、これらのコンデンサ２１０、２１１とともにハイパスフィルタを構成しており、入力信号からフリッカーノイズ（１／ｆノイズ）が含まれる低域成分を除去する。これらの抵抗２２０、２２１、コンデンサ２１０、２１１が低域成分除去手段に対応している。また、抵抗２１２、２１３のそれぞれに並列に接続されたコンデンサ２２２、２２３は、これらの抵抗２１２、２１３とともにローパスフィルタを構成しており、出力信号から熱雑音が含まれる高域成分を除去する。これらの抵抗２１２、２１３、コンデンサ２２２、２２３が高域成分除去手段に対応している。
【００６１】
このように、初段の増幅器１１Ａにおいて、入力される信号の低域成分に含まれる１／ｆノイズが除去されるとともに、出力される信号の高域成分に含まれる熱雑音が除去される。
【００６２】
ところで、上述した増幅器１１Ａでは、抵抗２１２、２１３のそれぞれに並列にコンデンサ２２２、２２３を接続したが、これらのコンデンサ２２２、２２３は、ＦＥＴ２０６、２０７等のそれぞれのドレインとアース以外の固定電位との間に挿入するようにしてもよい。
【００６３】
また、これらのコンデンサ２２２、２２３は、増幅器１１Ａに含まれるＦＥＴの寄生容量を利用するようにしてもよい。
【００６４】
図１１は、ＦＥＴの寄生容量を利用することによりコンデンサの数を減らした増幅器の構成を示す回路図である。図１１に示す増幅器１１Ｂは、図１０に示した増幅器１１Ａの構成に比べて、コンデンサ２２２、２２３が省略された点と、ＦＥＴ２０６〜２０９のゲート長Ｌとゲート幅Ｗが大きく設定されている点が異なっている。
【００６５】
一般に、ＦＥＴで発生するノイズ電流は、ゲート長Ｌの逆数に比例することが知られている。したがって、ゲート長Ｌを長く設定することにより、ノイズ電流を低減することができる。ところが、ゲート長Ｌを長くするとチャネル抵抗が大きくなるため、その分ゲート幅Ｗを広く設定してチャネル抵抗を低減することが望ましい。このように、ノイズ電流を低減するために、ゲート長Ｌとゲート幅Ｗを大きくするということは、ゲート電極の面積が大きくなるということであり、寄生容量も大きくなるため、ある程度の容量値を確保することが可能になり、コンデンサ２２２、２２３の代わりにこの寄生容量を用いることができるようになる。
【００６６】
このように、ゲート長Ｌとゲート幅Ｗをともに大きくして寄生容量を大きくした上でコンデンサ２２２、２２３を省略することにより、さらに信号の高域成分、すなわち熱雑音を有効に除去することができる。また、コンデンサ２２２、２２３を省略することによるコストダウンが可能になることはいうまでもない。
【００６７】
図１２は、第１の実施形態のＦＥＴ帯域増幅器の構成を示す回路図である。図１２に示す本実施形態のＦＥＴ帯域増幅器は、縦続接続されて多段増幅器を構成する５段の増幅器１１Ｃ、１２Ｃ、…、１５Ｃと、最終段の増幅器１５Ｃから出力される信号を外部に取り出すとともに初段の増幅器１１Ｃに帰還させる付加回路と、ＡＧＣ回路８とが含まれている。増幅器１１Ｃ〜１５Ｃのそれぞれは同じ構成を有している。なお、参考実施例と同じ構成を有する回路については同じ符号を付し、詳細な説明は省略する。
【００６８】
図１３は、増幅器１１Ｃの詳細構成を示す図である。この増幅器１１Ｃは、図１１に示した構成に対して、抵抗２２０、２２１とコンデンサ２１０、２１１が省略された構成を有している。
【００６９】
また、本実施形態のＦＥＴ帯域増幅器に備わった付加回路には、ＦＥＴ４３１と定電流回路４３３からなるソースホロワ回路４５０と、ＦＥＴ４３２と定電流回路４３４からなるソースホロワ回路４５１と、抵抗４３５、４３７、コンデンサ４３９、４４１からなるＬＰＦ４５２と、抵抗４３６、４３８、コンデンサ４４０、４４２からなるＬＰＦ４５３とが含まれている。
【００７０】
最終段の増幅器１５Ｃから出力される一方の差動出力信号が、ソースホロワ回路４５０を介してＦＥＴ帯域増幅器の一方の出力信号として取り出されるともに、ＬＰＦ４５２および抵抗４４３を介して初段の増幅器１１Ｃの一方の入力端に帰還される。同様に、最終段の増幅器１５Ｃから出力される他方の差動出力信号が、ソースホロワ回路４５１を介してＦＥＴ帯域増幅器の他方の出力信号として取り出されるともに、ＬＰＦ４５３および抵抗４４４を介して初段の増幅器１１Ｃの他方の入力端に帰還される。
【００７１】
ところで、本実施形態のＦＥＴ帯域増幅器には５段（奇数個）の増幅器１１Ｃ〜１５Ｃが含まれているため、初段の増幅器１１Ｃに入力される信号の位相に対して、最終段の増幅器１５Ｃから出力される信号の位相は反転している。したがって、ソースホロワ回路４５０、４５１から出力される信号の低域成分のみをＬＰＦ４５２、４５３によって抽出して初段の増幅器１１Ｃに帰還させるということは、低域成分に対応する利得を下げて、この成分のみを除去することに他ならない。すなわち、図１２に示した帰還ループを形成することにより、低域成分除去手段が構成されており、低域成分に含まれる１／ｆノイズを有効に除去することができる。
【００７２】
このように、ＦＥＴ帯域増幅器の全体に帰還ループを形成して出力信号の低域成分のみを初段の増幅器１１Ｃの入力側に帰還させることによっても有効に１／ｆノイズを除去することができる。また、各段の増幅器１１Ｃ〜１５Ｃにおいて高域成分を除去することにより、この高域成分に含まれる熱雑音を有効に除去することができる。
【００７３】
なお、図１３に示した本実施形態の増幅器１１Ｃでは、ＦＥＴの寄生容量を利用して信号の高域成分を除去するようにしていたが、上述した図１０に示した他の参考実施例と同様に、コンデンサを用いるようにしてもよい。この場合には、図１３に示した抵抗２１２、２１３に並列にコンデンサを接続すればよい。
【００７４】
〔その他の参考実施例〕
上述した実施形態あるいは参考実施例では、多段接続された複数の増幅器の中間あるいは各段に、使用帯域外に含まれるノイズ成分を除去するためのＢＰＦ等を備えてＦＥＴ帯域増幅器を構成したが、このＢＰＦ等を備えずに、各段の増幅器においてその他のノイズ対策を行うようにしてもよい。
【００７５】
図１４は、その他の参考実施例のＦＥＴ帯域増幅器５Ｄの構成を示す図である。図１４に示すＦＥＴ帯域増幅器５Ｄは、縦続接続されて多段増幅器を構成する複数の増幅器１１Ｄ〜１５ＤとＡＧＣ回路８とを備えている。このＦＥＴ帯域増幅器５Ｄは、その他の回路とともに半導体基板上にＣＭＯＳプロセスあるいはＭＯＳプロセスを用いて一体形成されている。
【００７６】
上述した複数の増幅器１１Ｄ〜１５Ｄは、初段からｎ段目までについてノイズ対策が施されている。例えば、ノイズ対策として、ｐチャネルＭＯＳ型のＦＥＴを用いる手法と、ＭＯＳ型のＦＥＴのゲート幅Ｗとゲート長Ｌを大きくする手法が単独であるいは組み合わせて用いられる。
【００７７】
ｐチャネルＭＯＳ型のＦＥＴを用いることにより低周波領域に現れる１／ｆノイズの低減が可能であり、半導体基板上にＦＥＴ帯域増幅器を一体形成する際に特に有効な手法であることは上述したとおりである。
【００７８】
上述したように、（１）式の右辺の第２項が１／ｆノイズを示すものであり、この項においてゲート幅Ｗとゲート長Ｌが分母にあることから、ゲート幅Ｗやゲート長Ｌを大きな値に設定することによっても１／ｆノイズを低減できることがわかる。また、ゲート幅Ｗとゲート長Ｌを大きくすると、ＦＥＴの寄生容量も大きくなって、高周波領域に現れる熱雑音を除去するためにも有効となる。
【００７９】
このように、初段からｎ段目までの各増幅器においてノイズ対策を施すことにより、後段の増幅器で増幅および累積されるノイズ成分を削減することができるため、最終段の増幅器１５Ｄから出力される信号に含まれる残留ノイズを有効に低減することが可能になる。
【００８０】
ところで、増幅器１１Ｄ〜１５Ｄのそれぞれにおいて発生するノイズ（１／ｆノイズと熱雑音を合計したもの）をｅn1、ｅn2、ｅn3、ｅn4、ｅn5、増幅器１２Ｄ〜１５Ｄのそれぞれの利得をＡ2、Ａ3、Ａ4、Ａ5とすると、増幅器１１Ｄ〜１５Ｄのそれぞれの出力信号に含まれるノイズレベルｅ1、ｅ2、ｅ3、ｅ4、ｅ5は、上述した（２）式で示したようになる。
【００８１】
全ての増幅器１１Ｄ〜１５Ｄについてノイズ対策を施すことにより、最もノイズが少なくなるが、全てのＦＥＴをｐチャネル型のＦＥＴとすると、ｎチャネル型のＦＥＴを用いる場合に比べて素子面積が大きくなる。また、ゲート幅Ｗとゲート長Ｌを大きくする場合も同様であり、このノイズ対策を施した場合に素子面積が大きくなる。特に、半導体基板上にＦＥＴ帯域増幅器を一体形成する場合には、占有面積の縮小による高密度化、コストダウン等を図るとともに、ノイズ低減による増幅器の飽和を有効に防止するために、初段からｎ段目までの増幅器について上述したノイズ対策を施すことが望ましい。
【００８２】
具体的には、ｍ段目の増幅器の出力信号に含まれるノイズレベルｅmが、ｍ＋１段目の増幅器についてノイズ対策を行わなかった場合に発生するノイズレベルよりも十分に大きく（例えば数倍）なるようであれば、ｍ＋１段目以降の増幅器についてノイズ対策を行ってもそれ程の効果は期待できないため、ｍ段目までの増幅器について上述したノイズ対策を行えばよい。これにより、半導体基板上にＦＥＴ帯域増幅器を一体形成した場合のチップ面積の小型化と、ノイズによる飽和防止の効果を得ることができる。
【００８３】
ところで、何段までの増幅器に含まれるＦＥＴのゲート幅Ｗとゲート長Ｌをそれ以降の増幅器に含まれるＦＥＴのゲート幅Ｗとゲート長Ｌよりも大きくするかについては、以下のようにしてもよい。
【００８４】
増幅器を多段接続した場合を考えたときに、前段の増幅器に含まれるＦＥＴにおいて発生した１／ｆノイズは、それより後段の増幅器に含まれるＦＥＴにおいて増幅されるため、前段の増幅器に含まれるＦＥＴにおいて発生する１／ｆノイズを低減することは、全体の低周波ノイズを低減するために好ましい。一方、後段の増幅器に含まれるＦＥＴにおいて発生する１／ｆノイズは、それよりも後段の増幅器に含まれるＦＥＴにおいて増幅される程度が少ないため、全体の低周波ノイズの低減に寄与する割合は少ないと考えられる。したがって、この後段の増幅器に含まれるＦＥＴのチャネル長Ｌとチャネル幅Ｗをそれよりも前段の増幅器に含まれるＦＥＴのそれらよりも小さな値にすることにより、ＦＥＴによる占有面積を小さくすることができ、チップの小型化によるコスト低減を図ることができる。
【００８５】
あるいは、図１４に示した任意位置の増幅器に含まれるＦＥＴに着目したときに、このＦＥＴによって発生するノイズ成分がこのＦＥＴの入力信号に含まれるノイズ成分よりも小さくなるように、それぞれの増幅器に含まれるＦＥＴのチャネル長Ｌとチャネル幅Ｗを設定するようにしてもよい。いずれかの増幅器に含まれるＦＥＴにおいて発生するノイズ成分をこのＦＥＴの入力信号中のノイズ成分よりも小さくすることにより、全体の低周波ノイズの低減が可能になる。
【００８６】
なお、ｍ段目までの増幅器をｐチャネルＭＯＳ型のＦＥＴを用いて構成し、ｍ＋１段目以降の増幅器をｎチャネルＭＯＳ型のＦＥＴを用いて構成する手法は、上述した第１の実施形態や参考実施例の各ＦＥＴ帯域増幅器について適用することもできる。この場合であっても、チップ面積の小型化とノイズ低減による飽和防止の効果を得ることができる。
【００８７】
〔第２の実施形態〕
上述した実施形態において、ＦＥＴ帯域増幅器とその他の回路を半導体基板上に一体形成する場合に、ｐチャネル型のＦＥＴが増幅素子として用いられている各段の増幅器をＮウェル上に形成することにより、半導体基板を通って他の回路にノイズが回り込むことを防止することができる。
【００８８】
図１５は、第２の実施形態のＦＥＴ帯域増幅器５Ｅの概略構造を示す断面図である。また、図１６は図１５に示した構造の平面図である。図１５に示す構造では、各段の増幅器がｐチャネル型のＦＥＴを用いて構成されている場合に、このＦＥＴ帯域増幅器５Ｅの全部品がＮウェル５２上に形成されている。なお、ｍ段目までの各段の増幅器がｐチャネル型のＦＥＴを用いて構成されている場合には、このｍ段目までの各増幅器の全部品がＮウェル５２上に形成される。
【００８９】
Ｎウェル５２とＰ形の半導体基板５０との間にはＰＮ接合面が形成されるため、Ｎウェル５２の電位の方が半導体基板５０よりも高い場合には、Ｎウェル５２から半導体基板５０に向けて流れる電流がこのＰＮ接合面で遮断される。このため、Ｎウェル５２上に形成された回路において発生したノイズが半導体基板５０を通って他の回路に回り込むことを防止することができる。
【００９０】
特に、ｍ段目までの各増幅器をＮウェル５２上に形成することにより、ｍ段目までの増幅器で発生したノイズがｍ＋１段目以降の増幅器に半導体基板５０を通って回り込むことを防止することができるため、ＦＥＴ帯域増幅器内のｍ＋１段目以降の増幅器で増幅して累積されるノイズレベルを低減することができる。
【００９１】
また、図１６に示すように、半導体基板５０の表面近傍であって、Ｎウェル５２を囲む周辺領域に、ガードリング５４が形成されている。このガードリング５４は、Ｐ形の半導体基板５０の一部をＮ形領域に形成したものである。ガードリング５４と半導体基板５０によってＰＮＰ層が形成されるため、Ｎウェル５２上に形成された回路で発生したノイズが半導体基板５０の表面近傍を通って他の回路に回り込むことを有効に防止することができる。
【００９２】
特に、このガードリング５４は、半導体基板５０のより深層領域に達するように、例えばＮウェル５２よりも深い箇所まで達するように形成することが望ましい。これにより、Ｎウエル５２上に形成された回路で発生したノイズがガードリング５４の下側（半導体基板５０の内部）を通って他の回路に回り込む場合に、より低周波成分の回り込みを防止することが可能になる。したがって、ｍ段目までの各増幅器をＮウェル５２上に形成することにより、ｍ段目までの増幅器で発生した１／ｆノイズがｍ＋１段目以降の増幅器にガードリング５４の下側を通って回り込むことを防止することができるため、ＦＥＴ帯域増幅器内のｍ＋１段目以降の増幅器で増幅して累積されるノイズレベルを低減することができる。
【００９３】
なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。例えば、上述した実施形態では、縦続接続された５段の増幅器によってＦＥＴ帯域増幅器を構成したが、この段数はＦＥＴ帯域増幅器全体の利得をどの程度に設定するかに応じて適宜変更することができる。
【００９４】
また、上述した実施形態では、ＡＭ受信機の中間周波増幅器に用いられるＦＥＴ帯域増幅器５等について説明したが、ＦＭ受信機やダイレクトコンバージョン受信機等のその他の受信機や受信機以外の装置に使用するＦＥＴ帯域増幅器について本発明を適用することができる。
【図面の簡単な説明】
【図１】  第１の実施形態のＦＥＴ帯域増幅器が含まれるＡＭ受信機の一般的な構成を示す図、
【図２】  参考実施例のＦＥＴ帯域増幅器の構成を示す図、
【図３】  図２のＦＥＴ帯域増幅器に含まれる増幅器の構成を示す回路図、
【図４】  ＡＧＣ回路の詳細構成を示す回路図、
【図５】  時定数回路の原理ブロックを示す図、
【図６】  時定数回路の具体的な構成を示す回路図、
【図７】  時定数回路の変形例を示す回路図、
【図８】  ＭＯＳ型のＦＥＴのゲート寸法を示す図、
【図９】  他の参考実施例のＦＥＴ帯域増幅器の構成を示す回路図、
【図１０】  図９のＦＥＴ帯域増幅器に含まれる増幅器の構成を示す図、
【図１１】  ＦＥＴの寄生容量を利用することによりコンデンサの数を減らした増幅器の構成を示す回路図、
【図１２】  第１の実施形態のＦＥＴ帯域増幅器の構成を示す回路図、
【図１３】  図１２のＦＥＴ帯域増幅器に含まれる増幅器の構成を示す図、
【図１４】  その他の参考実施例のＦＥＴ帯域増幅器の構成を示す図、
【図１５】  第２の実施形態のＦＥＴ帯域増幅器の概略構造を示す断面図、
【図１６】  図１５に示した構造の平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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