(57)【特許請求の範囲】
【請求項１】
半導体素子の製造方法であって、
基板の近傍に第１導電層を形成するステップと、
該第１導電層上にエッチング停止層を形成するステップと、
該エッチング停止層上に誘電率が低い材料層を形成するステップと、前記誘電率が低い材料層は４未満の誘電率を有し、
該誘電率が低い材料層を貫いてバイアを形成して、底部で前記エッチング停止層を露出させ、多孔性側壁を形成するステップと、
前記露出したエッチング停止層をエッチング剤を使用してエッチングし、一方で該エッチング剤が前記エッチング停止層からエッチングされた材料と反応して、前記バイアの前記多孔性側壁及び底部を被覆するポリマー層を形成するステップと、
前記バイアの底部から前記ポリマー層をエッチングするステップと、
前記バイア内に導電性要素を形成し、かつ前記第１導電層に接触させるステップを含み、前記ポリマー層は前記導電性要素から前記バイアの側壁を分離する
ことを含む半導体素子の製造方法。
【請求項２】
前記ポリマー層の厚さは１００ｎｍ未満である請求項１に記載の方法。
【請求項３】
前記ポリマー層上に障壁金属層を形成するステップと、
前記障壁金属層上にシード (seed) 層を形成するステップと、
前記シード層上に第２導電層を形成するステップとを含む、前記バイア内に導電性要素を形成する
請求項１に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体加工の分野に関し、特に半導体素子の誘電率が低い材料を貫いてバイアを形成する方法に関する。
【０００２】
【従来の技術】
半導体素子はサイズが縮小し、複雑さが増し続けてきている。その結果、半導体素子では相互接続線の間隔を極めて密にする必要があり、また、内部に形成された回路を相互接続するための複数の導電層が必要である場合が多い。誘電層が導電層とバイアとを分離する。素子の形状が縮小し、密度が高まると共に、隣接する相互接続線の間のキャパシタンスとクロストークがより大きな問題となる。
【０００３】
標準的には、誘電層は二酸化シリコンを含んでいる。二酸化シリコンの代わりに誘電率が低い材料、すなわち誘電率が４未満の材料を使用する試みが従来からなされてきた。誘電率が低いほど、絶縁体が良好になり、ひいては密接した相互接続線間のキャパシタンスが低くなる。誘電率が約３．５未満である誘電材料では、標準的なサブミクロン回路の相互接続線間のキャパシタンスが充分に低下する。
【０００４】
残念なことに、誘電率が低い材料は機械的な強度が低く、寸法安定性が低い。これらの特性によって、誘電率が低い材料を貫いてバイアを形成する際に特別な加工ステップが必要になる。バイアの多孔性側壁によって、障壁およびシード層の蒸着中に安定性および粘着の問題が生ずることがある。このような問題点に対する１つのアプローチは、バイアのエッチングと清掃の後、障壁とシード層の蒸着の前に、被覆層蒸着ステップを実施することである。
【０００５】
被覆層の蒸着は、バイアの多孔性側壁上に層を形成してバイヤを絶縁保護(make conformal)するものである。この層は側壁の有孔開口部を充填し、ひいては障壁とシード層との蒸着時にこれらを絶縁保護することができる。残念なことに、半導体素子の製造時には、被覆層の蒸着には追加の加工ステップが加わる。前述のように、この追加ステップはバイアの側壁の被覆層がエッチングされ、清掃された後に実施される。被覆層蒸着ステップ中に、バイアの底部も被覆される。その結果、バイアの底部をエッチングし、清掃するための別の加工ステップが必要になる。
【０００６】
【発明が解決しようとする課題】
従って、本発明の目的は、上述の背景にかんがみ、誘電率が低い材料を貫いて形成されるようなバイア（通路）を有する半導体素子の製造時に、加工ステップの数を減らすことにある。
【０００７】
【課題を解決するための手段】
本発明に基づき、上記の、およびその他の利点および特徴は、基板の近傍に第１導電層を形成するステップと、第１導電層上にエッチング停止層を形成するステップと、エッチング停止層上に誘電層を形成するステップとを含む半導体素子の製造方法によって達成される。誘電層は好適には誘電率が低い材料を含み、バイアは誘電層を貫いて形成されて底部でエッチング停止層を露出させ、バイアの多孔性側壁が形成される。この方法は更に、露出したエッチング停止層をエッチング剤を使用してエッチングし、一方でエッチング剤がエッチング停止層からエッチングされた材料と反応して、バイアの多孔性側壁を被覆するポリマー層を形成するステップを含んでいる。
【０００８】
ポリマー層は有利にはバイアの形成と共に現場で形成され、ひいては誘電率が低い材料を貫いてバイアが形成される半導体素子の製造時の加工ステップの数が少なくとも１つは減少する。バイアの多孔性側壁を被覆するポリマー層を形成するためにエッチング剤は、エッチング停止層からエッチングされた材料と反応するので、バイアがエッチングされ、清掃された後は別個の被覆層蒸着ステップは必要なくなる。
【０００９】
この方法は好適には、バイアの底部からポリマー材料をエッチングし、ひいてはバイアを清掃するステップを更に含んでいる。エッチング剤は好適にはモノフルオロメタン、ジフルオロメタン、およびトリフルオロメタンの少なくとも１つを含む。ポリマー層の形成を制御するために、エッチング剤は好適には更に所定量のアルゴンおよび酸素を含んでいる。
【００１０】
誘電層は好適には誘電率が約４未満である材料を含む。誘電率が低いほど、間隔が密接した相互接続線間のキャパシタンスは低くなる。この方法は好適には更にバイアの底部からポリマー材料をエッチングするステップを含んでいる。
【００１１】
側壁が被覆され、ポリマー材料がバイアの底部から除去された後、この方法は更に、ポリマー層上に障壁金属層を形成し、障壁金属層上にシード層を形成するステップを含んでいる。シード層には第１導電層と接触する第２導電層が形成される。
【００１２】
本発明の別の態様は、第１導電層上のエッチング停止層と、第１導電層上の誘電層とを含む半導体素子内のバイアの多孔性側壁にポリマー層を形成するための方法に関する。この方法に好適には、誘電層を貫いてバイアを形成して、底部でエッチング停止層を露出させ、多孔性側壁を形成し、かつ露出したエッチング停止層を該エッチング停止層からエッチングされた材料と反応するエッチング剤を使用してエッチングし、バイアの多孔性側壁を被覆するポリマー層を形成するステップとを含む。
【００１３】
【発明の実施の形態】
ここで、本発明の好適な実施例が示されている添付図面を参照し、本発明を以下により詳細に説明する。しかし、本発明は他の多くの形態で実施してもよく、本明細書で述べる実施形態に限定されるものとして解釈されるべきではない。むしろ、これらの実施形態は本開示をより完全で完璧なものにし、当業者に発明の範囲を充分に伝達するために提示されるものである。本明細書全体を通して同一の番号は同一の素子を示す。より明解にするために層および領域のサイズは図面では誇張されている。
【００１４】
本発明に基づく半導体素子１０の製造方法を図１−６を参照して説明する。開始（ブロック２０）から、ブロック２２に示され、図２に示すように、導電層５０が基板５２の近傍に形成される。導電層５０は、通常は、当業者には容易に理解されるように、物理的な蒸着技術によって蒸着される。基板５２はシリコンを含む半導体基板、または基板上に形成されたシリコン、またはポリシリコン層である。トランジスタ（図示せず）のような複数個の素子が公知の技術を利用して基板５２内に形成される。銅はアルミニウムよりも抵抗が低く、それによって半導体素子１０のＲＣ時間定数が改善されるので、導電層５０は好適には銅を含む。しかし、銅に加えて、当業者には容易に理解されるように、アルミニウム、またはその合金を使用することもできる。図２に示すような相互接続レベルを形成するために、導電層５０は当業者には容易に理解される技術によってパターン形成、およびエッチングしてもよく、または、これも当業者には公知のダマスコ(damascene)または二重ダマスコ技術を用いて形成してもよい。
【００１５】
ブロック２４に示し、図２に図示するように、化学蒸着を利用して導電層５０上にエッチング停止層５４が形成される。エッチング停止層５４は好適には窒化シリコンＳｉ３Ｎ４を含み、後に詳述するように、エッチング停止層上の誘電層５６を貫いて、バイア１２が形成される場合に（図３を参照）、導電層５０がエッチングされることが防止される。加えて、エッチング停止層５４は、導電層５０が誘電層５６内に上方に拡散して、レベル間、またはレベル内の短絡を誘発することを防止する拡散障壁でもある。最悪の場合は、銅が半導体素子１０上に形成されたトランジスタの能動領域（すなわちソース、ゲート、およびドレン）へと移動することがある。誘電層５６の絶縁特性が変化し、その結果、密接な間隔を隔てた相互接続線間のキャパシタンスが増大するであろう。
【００１６】
ブロック２６に示し、図２も図示されているように、誘電層５６は化学蒸着を利用してエッチング停止層５４上に形成してもよく、またはスピンオン方式で溶着してもよい。誘電層５６は好適には誘電率が低い、すなわち４未満である材料を含む。誘電率が低いほど、密接な間隔を隔てた相互接続線間のキャパシタンは低くなる。誘電率が３．５未満である誘電材料は、当業者には容易に理解されるように、標準的なサブミクロン回路中の相互接続線間のキャパシタンスを充分に低減する。
【００１７】
誘電層５６は好適には誘電率が低いポリシルセスキオクサン(polysilsesquioxane)、パリレン、ポリイミド、ベンゾシクロブタン、および非晶質テフロンのようなポリマー材料を含む。他の好適な材料としては、標準的にはテトラエチル・オルト珪酸塩原剤のゼラチンから製造されるエアロゲルまたはキセロゲルがある。本発明に基づく方法の１つの実施形態では、誘電層５６はスピンオン方式によって被覆される。スピンオン方式では、誘電率が低い材料がエッチング停止層５４上に液相で滴下され、材料は表面上で分散する。
【００１８】
図２に更に示すように、化学蒸着を利用して保護層５８が誘電層５６上に蒸着される（ブロック２８）。保護層５８は、バイア１２が形成される際に、誘電層５６の望まない部分がエッチングされることが確実にないようにするマスクとしての役割を果たす。加えて、誘電率が低い材料は機械的な強度が低く、寸法安定性が悪いので、保護層５８は誘電層５６内の核形成と微細亀裂の伝搬を防止する。
【００１９】
保護層５８は稠密プラズマ二酸化シリコンＳｉＯ２、窒化シリコンＳｉ３Ｎ４またはその他の適宜の誘電体でよい。誘電率が低い珪酸塩材料の場合は、化学蒸着された二酸化シリコンの保護層が好適であるが、その理由は、これがバイア１２の形成時に誘電層５６を貫いてエッチングするために使用されるものと同じＣＦベースの化学薬品を使用するからである。保護層５８の厚さは、好適には約１０ないし３００ｎｍの範囲内にあり、好適には約５０ｎｍである。
【００２０】
フォトレジスタ層６０は図２に示すように保護層５８上に溶着される（ブロック３０）。フォトレジスタ層６０は適宜の波長のＵＶ光線に露曝することによってパターン形成される。パターン形成されたフォトレジスタ層６０は誘電層５６を貫いて形成されるバイア１２に対応する開口部６２の境界を形成する。
【００２１】
上記の層の溶着が終了した後、この方法は更にブロック３２に示し、図３に図示するように、保護層５８と誘電層５６とを貫いてバイア１２を形成し、バイアの底部でエッチング停止層５４を露出させるステップを含んでいる。保護層５６を貫くエッチングは、当業者には容易に理解されるように、例えばＣＦ４、Ｃ４Ｆ８、またはＣ２Ｆ６のようなフッ化炭素ガスを含むエッチング・ガスを使用して実施してもよい。エッチング・ガスをＣＨＦ３と混合してもよい。誘電層５６はＮ２Ｈ２を使用してエッチングしてもよい。これらのエッチング・ステップの双方とも反応性イオン・エッチングを利用して行ってもよい。
【００２２】
前述したように、一般に、誘電率が低い材料は残念ながら機械的強度が低く、寸法安定性に乏しい。その結果、誘電率が低い材料を貫いてバイア１２が形成される際に、バイアの側壁１６は多孔性になる。それによって障壁およびシード層の蒸着中に安定性、および付着の問題が生ずることがある。
【００２３】
誘電層５６がエッチングされて、エッチング停止層５４の上表面が露出された後、露出したエッチング停止層がエッチングされ（ブロック３４）、一方で図４に示すように、エッチング剤がエッチング停止層からエッチングされた材料と反応して、バイア１２の多孔性側壁１６を被覆するポリマー層６４を形成する。エッチング剤はエッチング停止層５４の破片をエッチングで除去し、これらの破片がエッチング剤に含まれているガス成分と反応して、バイア１２の側壁１６上にポリマー層６４を形成する。
【００２４】
ポリマー層６４はバイア１２の側壁１６内の有孔開口部を充填し、ひいては側壁を絶縁保護可能となる。この層６４によって障壁およびシード層は蒸着時に絶縁保護される。ポリマー層６４は有利にはバイア１２の形成と共に現場で形成され、ひいては、誘電率が低い材料を貫いて形成されるバイアを有する半導体素子１０の製造時に加工工程のステップの数を少なくとも１つは減少する。エッチング剤はエッチング停止層５４からエッチングされた材料と反応してバイア１２の多孔性側壁１６を被覆するポリマー層６４を形成するので、バイアがエッチングされ、清掃された後には別個の被覆層溶着ステップは必要ない。
【００２５】
エッチング剤はジフルオロメタンＣＨ２Ｆ２、モノフルオロメタンＣＨ３Ｆ、およびトリフルオロメタンＣＨＦ３の少なくとも１つを含む。ポリマーの形成量を制御し、臨界サイズを保つために、エッチング剤に所定量のアルゴンおよび酸素を添加してもよい。ポリマー層６４の厚さは好適には約１０ないし１００ｎｍの範囲にある。エッチング剤には更に上記のようなフッ化炭素ガスを混合してもよい。
【００２６】
ジフルオロメタンＣＨ２Ｆ２、モノフルオロメタンＣＨ３Ｆ、およびトリフルオロメタンＣＨＦ３のエッチング剤の流量は好適には約２５〜７５ｓｃｃｍの範囲にある。アルゴンと酸素の流量は当業者には容易に理解されるように、バイア１２のサイズと、ポリマー層６４の所望の厚さによって左右される。アルゴンの流量は標準的には約７５〜１２５ｓｃｃｍの範囲にあり、酸素の流量は約２５ｓｃｃｍ未満でよい。反応性イオン・エッチング室の圧力は、電力レベルが約５００〜７００ワットの範囲で、約３０〜７０ｍトルの範囲にすることができる。
【００２７】
ポリマー材料の幾つかはバイア１２の底部で再蒸着されるので、この方法はブロック３６に示すように、更にバイアの底部からポリマー材料をエッチングするステップを含んでいる。ここで図５を参照すると、バイア１２の底部は清浄であり、銅の導電層５０は反応性イオン・エッチングを利用して露出される。エッチングは異方性で行われるので、バイア１２の側壁１６上のポリマー層６４は除去されない。
【００２８】
バイア１２の底部からポリマー材料を除去することに加えて、保護層５８上のフォトレジスト層６０も除去される。当業者には容易に理解されるように、プラズマ抵抗剥離リアクタを使用してもよい。エッチング後の、このフォトレジスト層６０の除去および清掃プロセス中に、水素含有ガス（例えば水、成形ガス）およびＮＦ３またはＣＦ４のようなフッ化ガス、および低比率の酸素を利用して、フォトレジスト層６０を除去することができる。その結果、バイア１２の底部で金属面が清掃される一方、ポリマー層６４はバイア１２の側壁１６から除去されない。
【００２９】
エッチングおよび清掃ステップは好適には、イオンの方向性を高めるために低圧および高出力で実施される。当業者には容易に理解されるように、二重ソース（マイクロ波およびＲＩＥ）装置、または誘導結合されたプラズマ・フォトレジスト剥離ツールを使用することができる。水素はフォトレジストを剥離し、金属の酸化を抑制する。少量のＯ２を含むことで、金属の酸化を回避しつつフォトレジストの剥離が促進され、Ｆ基の存在によって、フォトレジストの除去速度と、バイア１２の底部での露出した金属面の清掃が促進される。露出した金属面を清浄に保ち、酸化層の形成を回避することで、バイア接触抵抗を低くすることができる。従来のバイア清掃の場合のような溶剤の使用は、これがバイア１２の側壁１６を横方向から浸食する場合があるので、適当ではないことがある。それによって、障壁金属層およびシード層が蒸着される際に問題を生ずることがある。
【００３０】
この方法は更に、好適には図６のブロック３８、４０、４２に示すように、バイア１２の側壁１６に障壁金属層６６を形成するステップと、障壁金属層にシード層６８を形成するステップと、かつ第２導電層７０を形成するステップとを含んでいる。第２導電層７０は当業者には公知である技術によって形成される金属プラグでもよい。このように、この方法はブロック４４で終了する。導電層５０は好適には銅であるので、障壁金属層６６は好適にはタンタル層、またはタンタル層上の窒化タンタル層を含む。シード層６８は好適には銅の層からなっている。導電層５０がアルミニウムまたはその合金である場合は、障壁金属層６６は好適にはチタン層、およびチタン層上の窒化チタン層である。アルミニウムおよびその合金にはチタンの湿潤層が必要になることがある。本発明では障壁金属層６６を形成するために、その他の金属およびその合金も使用することを意図している。バイア１２内の第２導電層７０も銅である。しかし、その他の金属でも許容される。
【００３１】
本発明の別の態様は、導電層５０上にエッチング停止層を含み、また第１導電層上に誘電層５６を含む半導体素子１０内のバイア１２の多孔性側壁１６にポリマー層６４を形成する方法にも関する。この方法は、好適には、誘電層５６を貫いてバイア１２を形成して底部でエッチング停止層５４を露出させ、かつ多孔性側壁１６を形成するステップと、露出したエッチング停止層をエッチング剤を使用してエッチングし、一方、エッチング剤がエッチング停止層からエッチングされた材料と反応して、バイアの多孔性側壁を被覆するためのポリマー層６４を形成するステップを含む。
【００３２】
前述の説明と関連図面の教示内容を参照した当業者には、本発明の多くの修正およびその他の実施形態が想起されよう。従って、本発明は開示した特定の実施形態に限定されるものではなく、上記の修正および実施形態は添付の特許請求の範囲の内に含まれることを意図するものである点を理解すべきである。
【図面の簡単な説明】
【図１】  本発明に基づいてバイアの側壁にポリマー層を形成する方法を示したフローチャートである。
【図２】  本発明に基づく加工工程のステップを示した、半導体素子の断面図である。
【図３】  本発明に基づく加工工程のステップを示した、半導体素子の断面図である。
【図４】  本発明に基づく加工工程のステップを示した、半導体素子の断面図である。
【図５】  本発明に基づく加工工程のステップを示した、半導体素子の断面図である。
【図６】  本発明に基づく加工工程のステップを示した、半導体素子の断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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