(57)【特許請求の範囲】
【請求項１】
トレンチとその中に配置されたゲートとを有する半導体メンバと、
前記半導体メンバに於て前記トレンチに隣接して配置された第１導電型のソース領域と、
前記半導体メンバに於て前記ソース領域に隣接して配置された第２導電型のボディ領域と、
前記半導体メンバに於て前記ボディ領域に隣接して配置された前記第１導電型のドレイン領域とを有するＭＯＳＦＥＴであって、
前記ドレイン領域が、
濃いドープをなされた領域と、
前記濃いドープをなされた領域の上側に隣接するように配置され、前記濃いドープをなされた領域に於ける前記第１導電型のドーパント濃度よりも低い前記第１導電型のドーパント濃度を有するドリフト領域と、
前記ドリフト領域の上側に設けられ、前記トレンチの底部及び側部の一部に隣接し、前記トレンチの角部を含むように延在する高い抵抗率の領域とを有し、
前記高い抵抗率の領域が前記ドリフト領域に於ける前記第１導電型のドーパント濃度よりも低い前記第１導電型のドーパント濃度を有し、
前記ＭＯＳＦＥＴが、多角形の格子形状のトレンチによって外囲されるように形成されるか、または平行なストライプ形状の２つのトレンチの間に形成されたセルを有し、
前記ＭＯＳＦＥＴが、前記トレンチから横向きに隔てられ、かつ前記セルの中央領域に於て前記ボディ領域の下層をなすように配置されたデルタドープ層を更に有し、前記デルタドープ層が、前記高い抵抗率の領域に於ける前記第１導電型の前記ドーパント濃度よりも高い前記第１導電型のドーパント濃度を有することを特徴とするＭＯＳＦＥＴ。
【請求項２】
前記高い抵抗率の領域が、前記ボディ領域とＰＮ接合を形成することを特徴とする請求項１に記載のＭＯＳＦＥＴ。
【請求項３】
前記デルタドープ層が、前記ドリフト領域、前記ボディ領域、及び前記高い抵抗率の領域に、それらを境界とする形で取り囲まれることを特徴とする請求項１に記載のＭＯＳＦＥＴ。
【請求項４】
前記デルタドープ層が、前記ボディ領域及び高い抵抗率の領域に、それらを境界とする形で取り囲まれることを特徴とする請求項１に記載のＭＯＳＦＥＴ。
【請求項５】
前記高い抵抗率の領域及び前記ドリフト領域が、エピタキシャル層の中に形成されることを特徴とする請求項１に記載のＭＯＳＦＥＴ。
【請求項６】
前記エピタキシャル層が、基板の表面上に形成されることを特徴とする請求項５に記載のＭＯＳＦＥＴ。
【請求項７】
前記高い抵抗率の領域が、前記トレンチのコーナー部分に接触するように設けられることを特徴とする請求項１に記載のＭＯＳＦＥＴ。
【請求項８】
前記デルタドープ層が、前記トレンチの底部よりも低い位置まで延在することを特徴とする請求項１に記載のＭＯＳＦＥＴ。
【請求項９】
前記ボディ領域が、前記デルタドープ層の上側境界部分に接触するように設けられる深い中央部の濃いドープをなされた領域を有することを特徴とする請求項１に記載のＭＯＳＦＥＴ。
【請求項１０】
前記ボディ領域が、深い中央部分の濃いドープをなされた領域を有することを特徴とする請求項１に記載のＭＯＳＦＥＴ。
【請求項１１】
前記深い中央部分の濃いドープをなされた領域が、前記デルタドープ層の上側境界部分に接触するように設けられることを特徴とする請求項１０に記載のＭＯＳＦＥＴ。
【請求項１２】
前記深い中央部分の濃いドープをなされた領域が、前記デルタドープ層から隔てられて設けられることを特徴とする請求項１０に記載のＭＯＳＦＥＴ。
【請求項１３】
前記セルが、多角形の格子形状のゲートによって外囲される形で設けられることを特徴とする請求項１に記載のＭＯＳＦＥＴ。
【請求項１４】
前記セルが、平行なストライプ形状トレンチ型ゲートの間に形成されることを特徴とする請求項１に記載のＭＯＳＦＥＴ。
【請求項１５】
前記濃いドープをなされた領域の下側に、第２導電型の基板が設けられることを特徴とする請求項１に記載のＭＯＳＦＥＴ。
【請求項１６】
前記第１導電型のシンカー領域を有し、
前記シンカー領域が、前記濃いドープをなされた領域と前記基板の表面との間に延在することを特徴とする請求項１５に記載のＭＯＳＦＥＴ。
【請求項１７】
前記ＰＮ接合の少なくとも一部が、前記半導体材料の上側表面と平行な方向に向けられることを特徴とする請求項２に記載のＭＯＳＦＥＴ。
【請求項１８】
トレンチとその中に配置されたゲートとを有する半導体メンバと、
前記半導体メンバに於て前記トレンチに隣接して配置された第１導電型のソース領域と、
前記半導体メンバに於て前記ソース領域に隣接して配置された第２導電型のボディ領域と、
前記半導体メンバに於て前記ボディ領域に隣接して配置された前記第１導電型のドレイン領域とを有するＭＯＳＦＥＴであって、
前記ドレイン領域が、
濃いドープをなされた領域と、
前記濃いドープをなされた領域の上側に隣接するように配置され、前記濃いドープをなされた領域に於ける前記第１導電型のドーパント濃度よりも低い前記第１導電型のドーパント濃度を有するドリフト領域と、
前記ドリフト領域の上側に設けられ、前記トレンチの底部及び側部の一部に隣接し、前記トレンチの角部を含むように延在する高い抵抗率の領域とを有し、
前記高い抵抗率の領域が前記ドリフト領域に於ける前記第１導電型のドーパント濃度よりも低い前記第１導電型のドーパント濃度を有し、
前記ＭＯＳＦＥＴが、多角形の格子形状のトレンチによって外囲されるように形成されるか、または平行なストライプ形状の２つのトレンチの間に形成されたセルを有し、
前記ＭＯＳＦＥＴが、前記トレンチから横向きに隔てられ、かつ前記セルの中央領域に於て前記ボディ領域の下層をなすように配置された、前記第１導電型のデルタドープ層を更に有し、前記デルタドープ層が、前記高い抵抗率の領域に於ける抵抗率よりも低い抵抗率を有することを特徴とするＭＯＳＦＥＴ。
【請求項１９】
半導体材料に於けるＭＯＳＦＥＴの製造方法であって、
基板を設ける過程と、
エピタキシャル層を成長させる過程と、
前記エピタキシャル層が成長させられている間の時間の少なくとも一部の時間、前記エピタキシャル層に第１導電型のドーパントを導入する過程と、
高い抵抗率の領域を形成するために前記エピタキシャル層に導入される前記第１導電型の前記ドーパントを薄くする過程と、
前記半導体材料にトレンチをエッチングする過程と、
前記トレンチ内に絶縁されたゲートを形成する過程と、
ボディ領域を形成するために、前記半導体材料に第２導電型のドーパントを導入する過程と、
ソース領域を形成するために、前記半導体材料に前記第１導電型のドーパントを導入する過程と、
前記トレンチの横に配置されたデルタドープ層を形成するために、前記第１導電型のドーパントを導入する過程とを有し、
前記デルタドープ層が、前記高い抵抗率の領域における前記第１導電型の前記ドーパント濃度より高い前記第１導電型のドーパント濃度を有し、
前記高い抵抗率の領域が、前記トレンチの底部及び側部の一部に隣接して、前記トレンチの角部を含む形で延在するように形成され、前記デルタドープ層が、前記トレンチの側壁に至るまでは延在しないように形成されることを特徴とするＭＯＳＦＥＴの製造方法。
【請求項２０】
前記第１導電型の前記ドーパントの濃度を薄くする過程が、前記第１導電型の前記ドーパントの濃度を第１濃度から第２濃度へある一時点において低下させる過程を含むことを特徴とする請求項１９に記載の方法。
【請求項２１】
前記第１導電型の前記ドーパントの濃度を薄くする過程が、前記第１導電型の前記ドーパントの濃度を一定の時間にわたってかつ単調に低下させる過程を含むことを特徴とする請求項１９に記載の方法。
【請求項２２】
前記トレンチをエッチングする過程が、前記ボディ領域を形成するべく前記第２導電型のドーパントを導入する過程より前に実施されることを特徴とする請求項１９に記載の方法。
【請求項２３】
前記トレンチをエッチングする過程が、前記ボディ領域を形成するべく前記第２導電型のドーパントを導入する過程より後に実施されることを特徴とする請求項１９に記載の方法。
【請求項２４】
前記トレンチをエッチングする過程が、ＭＯＳＦＥＴセルを形成するために前記トレンチをエッチングする過程を含むことを特徴とする請求項１９に記載の方法。
【請求項２５】
前記ＭＯＳＦＥＴセルが、平行なストライプ形状に設けられたトレンチの間に形成されることを特徴とする請求項２４に記載の方法。
【請求項２６】
前記ＭＯＳＦＥＴセルが、多角形の形状に形成されることを特徴とする請求項２４に記載の方法。
【請求項２７】
中央拡散領域を形成するために、前記ＭＯＳＦＥＴセルの中央部近傍に前記第２導電型の前記ドーパントを導入する過程を更に有することを特徴とする請求項２４に記載の方法。
【請求項２８】
前記中央拡散領域が、前記トレンチの底部より下の位置まで延在することを特徴とする請求項２７に記載の方法。
【請求項２９】
前記デルタドープ層が、前記半導体材料に前記第１導電型の前記ドーパントを注入することによって形成されることを特徴とする請求項１９に記載の方法。
【請求項３０】
前記デルタドープ層が、前記エピタキシャル層の成長過程において、前記第１導電型の前記ドーパントを導入することによって形成されることを特徴とする請求項１９に記載の方法。
【請求項３１】
前記トレンチの側壁に至るまで延在することのないように前記デルタドープ層を形成すべく、前記第１導電型の前記ドーパントを導入する前にマスクを形成する過程を更に有することを特徴とする請求項２９に記載の方法。
【請求項３２】
前記マスクが、前記半導体材料の表面においてコンタクト領域を開けるのにも用いられることを特徴とする請求項３１に記載の方法。
【請求項３３】
前記第１導電型の前記ドーパントの濃度を薄くする過程が、前記第１導電型の前記ドーパントの濃度を第１濃度から第２濃度へある一時点において低下させる過程を含むことを特徴とする請求項３１に記載の方法。
【請求項３４】
前記トレンチをエッチングする過程が、ＭＯＳＦＥＴセルを形成するために前記トレンチをエッチングする過程を含むことを特徴とする請求項３１に記載の方法。
【請求項３５】
中央拡散領域を形成するために、前記ＭＯＳＦＥＴセルの中央部近傍に前記第２導電型の前記ドーパントを導入する過程を更に有することを特徴とする請求項３４に記載の方法。
【請求項３６】
前記中央部の拡散領域が、前記マスクを通して形成されることを特徴とする請求項３５に記載の方法。
【請求項３７】
前記マスクが、前記半導体材料の表面においてコンタクト領域を開けるのにも用いられることを特徴とする請求項３６に記載の方法。
【請求項３８】
基板と、
前記基板上に形成されたトレンチであって、前記基板から絶縁されたゲートが前記トレンチの中に配置される、該トレンチと、
前記基板の上側表面と前記トレンチの側壁に隣接するように配置された第１導電型のソース領域と、
前記ソース領域と前記側壁とに隣接して配置された第２導電型のボディ領域と、
前記トレンチの底部に隣接し、かつ前記ボディ領域の下側に配置された前記第１導電型の抵抗率の異なる複数の領域から構成された多重抵抗率式ドレイン領域とを有し、
前記多重抵抗率式ドレイン領域が、
比較的低い抵抗率の第１領域と、
前記第１領域よりも大きい抵抗率を有し、一般に前記第１領域の上側に隣接して配置される第２領域と、
前記第２領域よりも大きい抵抗率を有し、前記第２領域の上側に配置され、かつ前記トレンチの底部及び側部の一部に接触し、前記トレンチの角部を含むように延在する第３領域と、
前記第２領域よりも低い抵抗率を有する第４領域とを有し、
前記ＭＯＳＦＥＴが、多角形の格子形状のトレンチによって外囲されるように形成されるか、または平行なストライプ形状の２つのトレンチの間に形成されたセルを有し、前記第４領域が、前記トレンチから横向きに隔てられた、前記セルの中央領域に配置されていることを特徴とするトレンチ型ＭＯＳＦＥＴ。
【請求項３９】
前記第１領域が、３．０ｍΩ−ｃｍの抵抗率を有するとを特徴とする請求項３８に記載のＭＯＳＦＥＴ。
【請求項４０】
前記第２領域が５×１０１４〜５×１０１６ｃｍ−３のドーパント濃度を有することを特徴とする請求項３８に記載のＭＯＳＦＥＴ。
【請求項４１】
前記第２領域が、６×１０１５ｃｍ−３のドーパント濃度を有することを特徴とする請求項４０に記載のＭＯＳＦＥＴ。
【請求項４２】
前記第２領域が、０．８Ω−ｃｍの抵抗率を有することを特徴とする請求項４０に記載のＭＯＳＦＥＴ。
【請求項４３】
前記第３領域が３×１０１４〜３×１０１６ｃｍ−３のドーパント濃度を有することを特徴とする請求項３８に記載のＭＯＳＦＥＴ。
【請求項４４】
前記第３領域が、３×１０１５ｃｍ−３のドーパント濃度を有することを特徴とする請求項４３に記載のＭＯＳＦＥＴ。
【請求項４５】
前記第３領域が、１．５Ω−ｃｍの抵抗率を有することを特徴とする請求項４３に記載のＭＯＳＦＥＴ。
【請求項４６】
前記ソース領域と前記ドレイン領域との間に電位差が存在し、前記ＭＯＳＦＥＴがターンオフ状態にある場合に電界が最大値に達する前記トレンチの境界部分の１点に接触するように、前記第３領域が設けられることを特徴とする請求項３８に記載のＭＯＳＦＥＴ。
【請求項４７】
基板と、
前記基板上に形成されたトレンチであって、前記基板から絶縁されたゲートが前記トレンチの中に配置される、該トレンチと、
前記基板の上側表面と前記トレンチの側壁に隣接するように配置された第１導電型のソース領域と、
前記ソース領域と前記側壁とに隣接して配置された第２導電型のボディ領域と、
前記トレンチの底部に隣接し、かつ前記ボディ領域の下側に配置された前記第１導電型の抵抗率の異なる複数の領域から構成された多重抵抗率式ドレイン領域とを有し、
前記多重抵抗率式ドレイン領域が、
比較的低い抵抗率の第１領域と、
前記第１領域よりも大きい抵抗率を有し、一般に前記第１領域の上側に隣接して配置される第２領域と、
前記第２領域よりも大きい抵抗率を有し、前記第２領域の上側に配置され、かつ前記トレンチ及び前記ボディ領域の底部及び側部の一部に接触し、前記トレンチの角部を含むように延在する第３領域とを有し、
前記ＭＯＳＦＥＴが、多角形の格子形状のトレンチによって外囲されるように形成されるか、または平行なストライプ形状の２つのトレンチの間に形成されたセルを有することを特徴とし、
前記ドレイン領域が、前記セルの中心を横切り、かつ前記第３領域によって少なくともその一部が囲まれた第４領域を更に有することを特徴とし、
前記第４領域が前記第２領域及び前記第３領域の一方よりも低い抵抗率を有することを特徴とし、
前記第４領域の下側境界部分が、前記第２領域の上側境界部分に接触するように設けられることを特徴とするトレンチ型ＭＯＳＦＥＴ。
【請求項４８】
前記第４領域が、３×１０１６ｃｍ−３のドーパント濃度を有することを特徴とする請求項４７に記載のＭＯＳＤＥＴ。
【請求項４９】
前記第４領域の横方向の境界部分が、前記トレンチの側壁から隔てられていることを特徴とする請求項４７に記載のＭＯＳＦＥＴ。
【請求項５０】
前記第４領域が、前記トレンチの側壁に至るまで横向きに延在することを特徴とする請求項４７に記載のＭＯＳＦＥＴ。
【請求項５１】
前記第４領域の上側境界部分が、前記ボディ領域の下側境界部分と接触するように設けられることを特徴とする請求項４８に記載のＭＯＳＦＥＴ。
【請求項５２】
前記ボディ領域が、第２の濃いドープをなされた領域を有することを特徴とする請求項４７に記載のＭＯＳＦＥＴ。
【請求項５３】
前記第２の濃いドープをなされた領域が、前記第４領域の上側境界部分に接触するように設けられることを特徴とする請求項５２に記載のＭＯＳＦＥＴ。
【請求項５４】
前記第２の濃いドープをなされた領域が、前記第４領域の上側境界部分から隔てられるように設けられることを特徴とする請求項５２に記載のＭＯＳＦＥＴ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トレンチの中に形成されたゲートを有する電流スイッチングＭＯＳＦＥＴに関し、特に、ターンオン時の抵抗率が低いトレンチ型ＭＯＳＦＥＴに関する。さらに、１９９４年１２月３０日出願の米国特許出願第０８／３６７，１２７号にも本発明に関連する技術が開示されており、同出願の明細書を参照されたい。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴは自動車の電子技術、ディスクドライブ、及びパワーサプライ等の様々な応用分野に於て広く使用されている。一般に、これらのデバイスはスイッチとして機能し、電源を負荷に接続するために用いられる。スイッチがオン状態にあるときには、デバイスの抵抗はできる限り低く抑えることが重要である。抵抗が高いと、電力が無駄に消費され、かつ過剰な熱が生成されることになる。
【０００３】
現在使用されているパワーＭＯＳＦＥＴの普通のタイプのものは図１に断面が示されているような、プレナー型のＤＭＯＳデバイスである。電流はソース領域１２からＰ−ボディ領域１４の内部に形成されたチャネル領域を通ってＮ−エピタキシャル層１６に流れる。チャネル領域に於ける電流はゲート１８によって制御される。電流はチャネル領域を流れた後、Ｎ−エピタキシャル層１６を通して基板２０に流れるが、この基板２０はデバイスのドレインを形成する。寄生の接合型電界効果トランジスタ（ＪＦＥＴ）は、Ｎ−エピタキシャル層１６の介入領域の一方の側にＰ−ボディ領域１４が存在することによって形成される。Ｐ−ボディ領域１４とＮ−エピタキシャル層１６との接合部近傍の空乏層２２は電流経路を押しつぶして電流を妨げ、これによってこの領域於ける抵抗値を上昇させる。電流がＮ−エピタキシャル層１６を通して下方向に進行するにつれ、電流経路は横に拡がって抵抗は低減する。
【０００４】
バーチカル電流デバイスの別の形態に於ては、ゲートは「トレンチ」の中に形成される。このようなデバイスはＭＯＳＦＥＴの１つのセル１００の断面図である図２、及びそのセルの底面図である図３に於て示されている。ゲート１０２及び１０４はトレンチの中に形成され、ゲート酸化層１０６及び１０８によってそれぞれ外囲されている。トレンチゲートは（図３にその一部が示されているように）、正多角形のアレイのような格子パターンの中に形成されていることが多く、この各格子は１つの相互接続ゲートとなる（ゲート１０２及び１０４も同様である）。トレンチゲートは、一連の平行なストライプ形状として形成されることもある。
【０００５】
ＭＯＳＦＥＴ１００は、Ｎ−エピタキシャル層１１０に形成された二重拡散デバイスである。Ｎ＋ソース領域にはエピタキシャル層１１０の表面に形成され、これはＰ＋コンタクト領域１１４も同様である。Ｐ−ボディ領域１１６はＮ＋ソース領域１１２及びＰ＋コンタクト領域１１４の下に配置される。金属ソースコンタクト１１８はソース領域１１２と接触し、かつソース領域１１２をＰ＋コンタクト領域１１４及びＰ−ボディ領域１１６にショートする。
【０００６】
Ｎ−エピタキシャル層１１０は基板１２０上に形成され、ドレインコンタクト（図示せず）は基板１２０の底部に配置される。ゲート１０２及び１０４に対するコンタクト部分も同様に図示されていないが、これは一般的にはトレンチの外部の導電性ゲート材料を延ばし、各セルから離れた位置に金属のコンタクト部分を形成することによって形成される。ゲートは燐若しくはホウ素でドープされたポリシリコン製であるのが一般的である。
【０００７】
Ｎ−エピタキシャル層１１０の基板１２０とＰ−ボディ１１６との間の領域１１１は、一般に基板１２０よりも薄くＮ型不純物のドープを成される。これによってＭＯＳＦＥＴ１００の高電圧に対する耐性が増加する。領域１１１は「薄いドープをなされた領域」若しくは「ドリフト領域」とよばれることもある。（ドリフトとは電界に於けるキャリアの移動を指す。）ドリフト領域１１１及び基板１２０はＭＯＳＦＥＴ１００のドレインを構成する。
【０００８】
ＭＯＳＦＥＴはＮ−チャネルＭＯＳＦＥＴである。正の電圧がゲート１０２に印加されると、ゲート酸化層１０６に隣接するＰ−ボディ領域１１６の内部のチャネル領域が反転し、ソース領域１１２と基板１２０との間に電位差がある場合には、電子がソース領域がチャネル領域を通ってドリフト領域１１１に流れる。ドリフト領域１１１に於ては、一定の角度で対角方向に広がって流れる電子があり、この電子は基板１２０に衝当した後、更に垂直方向にドレインに向かって流れる。他の電流はドリフト領域１１１を通してまっすぐに流れ、電流の一部はゲート１０２の下側を流れて、ドリフト領域１１１を通して下向きに流れる。
【０００９】
ゲート１０２は導電性材料でドープされる。ＭＯＳＦＥＴ１００はＮ−チャネルＭＯＳＦＥＴなので、ゲート１０２には燐でドープされたポリシリコンが用いられ得る。ゲート１０２は、ゲート酸化層１０６によってＭＯＳＦＥＴ１００の他の部分から絶縁される。ゲート酸化層１０６の厚みはＭＯＳＦＥＴ１００の閾値電圧を設定するべく選択され、また、これはＭＯＳＦＥＴ１００のブレイクダウン電圧にも影響を与える。ＭＯＳＦＥＴ１００のようなパワーＭＯＳＦＥＴのブレイクダウン電圧は２００Ｖよりも低く、６０Ｖ前後であることが一般的である。
【００１０】
トレンチ型のＭＯＳＦＥＴを魅力的なものにしている特徴のひとつは、上記のように電流がＭＯＳＦＥＴのチャネルを通して垂直に流れる点である。これによって、図１に示すプレナＤＭＯＳデバイスのような、電流がチャネルを水平に流れドレインを通して垂直に流れるＭＯＳＦＥＴよりも、高いパッキング密度が得られる。セル密度がより高いものになることは、基板の単位面積当たりのデバイス数が増えることを一般には意味し、またＭＯＳＦＥＴは平行に接続されるので、デバイスのオン抵抗が低下することにもなる。
【００１１】
図２に示すＭＯＳＦＥＴ１００に於ては、Ｐ＋コンタクト領域１１４が非常に浅い形状となっており、Ｐ−ボディ領域１１６の下側接合部まで延びていない。これによって、Ｐ−型ドーパントがチャネル領域まで届かないようになり、デバイスの閾値電圧を高め、デバイスのターンオン特性を、動作毎にＰ＋コンタクト領域１１４のアライメントに応じて変化させることができることになる。しかし、Ｐ＋領域１１４を浅くすると、デバイスはターンオフ時に比較的に低い電圧（例えば１０Ｖ）にしか耐えられなくなる。これは、Ｐ−ボディ領域１１６とドリフト領域１１１の接合部の周りに広がる空乏層がトレンチのコーナー部分を（例えば図２に示すコーナー１２２）十分にプロテクトしないからである。この結果、トレンチの近傍に於てなだれ降服が発生しゲート酸化層１０６を損ない得るキャリアの発生率が高くなり、最悪の場合には、ゲート酸化層１０６が破壊されることにもなる。従って、図３に示すＭＯＳＦＥＴが低電圧デバイスとしては最良のものであるといえる。
【００１２】
図４に示すのは、更に変形を加えたＭＯＳＦＥＴ１００であり、ここではＰ＋ボディコンタクト領域１１４がＰ−ボディ領域１１６の下側接合部のすぐ上まで延びている。この領域に於けるＰイオン濃度を高めることによって、空乏領域の大きさが増加し、これによって、トレンチのコーナー部分１２２の回りに追加的なシールドが与えられることになる。しかし、デバイスがブレイクダウン状態にされる場合に於ては、ゲート酸化層１０６の近傍に於てキャリアが発生し易くなり、ゲート酸化層が損なわれることになりうる。
【００１３】
図５〜図７に示すような構成に於ては、ブレイクダウンに関する特性が著しく改善される。このような構成は、Ｂｕｌｕｃｅａ等に付与された米国特許第５，０７２，２６６号明細書に記載されている。ＭＯＳＦＥＴ３００に於ては、Ｐ＋領域１１４がトレンチの底部より更に低いところまで伸び、セルの中央部に深く、濃いドープをなされたＰ領域を形成する。これによってコーナー部分１２２に於て追加的なシールドがなされる一方、キャリアの発生は、Ｐ＋領域１１４の下側端部３０２に比較的集中するようになるという利点が生ずる。これは、端部３０２の下側で電界が強められ、これによってゲート酸化層１０６に隣接した場所でなく、前記の場所若しくは接合部の湾曲に沿った部分に於てキャリアが発生するためである。ゲート酸化１０６に掛かる負担が低減し、高電圧下で使用した場合のＭＯＳＦＥＴ３００の信頼性が改善される。これは、たとえデバイスの接合部に於ける実際のブレイクダウン電圧が低減してしまう場合であってもいえることである。
【００１４】
図６に示すのは、図５に示すセルの左半分の断面図であって、隣接するセルの一部も示されている。図７に示すのは同等のＰ−チャネルデバイスである。図６は、ゲート１０２と１０４との接続をなすためにゲート金属領域１２１がどのように用いられているかを示したものである。
【００１５】
ＭＯＳＦＥＴ３００に於ける深い中央Ｐ＋領域１１４は、有害な影響を著しく低減させる一方で、好ましくない影響も与える。第１に、セル密度を上げるとホウ素イオンがチャネル領域に導入されてしまうため、セル密度の上昇に制限を加える点である。上記のように、これによってＭＯＳＦＥＴの閾値電圧が高くなる傾向がある。第２に、Ｐ＋領域１１４が存在することによって、電子の流れがチャネルから流れてドリフト領域１１１にはいるときに電子の流れに対するピンチ抵抗が生じる傾向がある点である。（例えば図２に示すような）深いＰ＋領域を含まない実施例に於いては、電流経路はドリフト領域１１１に達したとき拡がる。このように電流が広がって流れることによって、Ｎエピタキシャル層１１０に於ける単位面積当たりの平均電流が低下し、ＭＯＳＦＥＴのオン抵抗も減ることになる。従って、深い中央Ｐ＋領域が存在すると電流経路の拡がりが制限され、オン抵抗が高くなる。
【００１６】
【発明が解決しようとする課題】
従って、本発明の目的は、深いＰ＋領域による改善されたブレイクダウンに関する特性と、低いオン抵抗とを兼ね備えたバーチカルトレンチ型ＭＯＳＦＥＴを提供することである。
【００１７】
【課題を解決するための手段】
本発明のトレンチ型ＭＯＳＦＥＴは、トレンチの中に形成されたゲートと、第１導電型のソース領域と、前記ソース領域の下に配置された第２導電型のボディ領域と、前記ボディ領域の下に配置された導電型のドレイン領域と、前記ドレイン領域の外部の「薄いドープをなされた」領域若しくは「ドリフト」領域とを有し、前記ドリフト領域のドーパント濃度は前記ドレイン領域のドーパント濃度より一般的に低い。ドレイン領域は基板を有し、または「準バーチカル型」の実施例に於いては、ドレイン領域は、例えば「シンカー」領域を介して半導体材料の上側表面と接続される第１導電型の埋込層を有する。ドレイン領域はエピタキシャル層若しくは基板の中に形成される。
【００１８】
ＭＯＳＦＥＴがターンオン状態の時、電流はトレンチに隣接するボディ領域内部のチャネルを通して垂直方向に流れる。
【００１９】
本発明によればドリフト領域は抵抗率の異なる複数の領域を有する。比較的高い抵抗率の領域はトレンチの下側に隣接して設けられたドリフト領域の中に形成される。高い抵抗率の領域は第１導電型のイオンでドープされるが、この時のドーパント濃度は、ドリフト領域の他の部分の第１導電型のイオンの濃度よりも低い濃度である。本発明のＭＯＳＦＥＴには様々な配置の実施例が存在する。例えば、高い抵抗率の領域が実質的に均一のドーパント濃度（及び抵抗率）を有するもの、若しくはドーパント濃度が高い抵抗率の領域に於て変化する（例えば直線的にまたは他の関数に従って）ものがあり得る。高い抵抗率の領域は、ＭＯＳＦＥＴがソース−ドレイン間に電圧が印加されているときに電界が最大に達するトレンチの境界部分（例えばコーナー部分）上の点を、取り囲む形とするべきである。
【００２０】
好適な実施例に於いては、ドリフト領域は「デルタ」層も有する。このデルタ層は高い抵抗率の領域に於ける第１導電型イオン濃度よりも高い第１導電型のイオン濃度でドープをなされるため、高い抵抗率の領域よりも低い抵抗率を有する。デルタ層はＭＯＳＦＥＴセルの中央部分でトレンチから離れた位置に設けられるのが一般的であり、これはデルタ領域がトレンチに至るまで、若しくはトレンチよりも下の位置まで延びているような実施例に於いても同様である。デルタ層は、それを取り囲むドレイン領域の抵抗率よりも高い抵抗率を有する。
【００２１】
トレンチに隣接する高い抵抗率の領域は、トレンチの境界部分、特に角張ったコーナー部分に沿った電界強度を制限し、これによってゲート酸化層の近傍で電圧のブレイクダウンが生ずるのを防ぐ効果を与える。「デルタ」層は、電圧のブレークダウンの発生を、ゲート酸化層の表面でなく、ＭＯＳＦＥＴセルの中心部分の近傍に集中するようにさせる役割を果たしているのである。即ち、デルタ層によって電流経路の広がりが改善され、ＭＯＳＦＥＴのオン抵抗が低減されるのである。
【００２２】
このような技術によって、上記の第２導電型の深い中心部分の領域に於ける場合のように、セル密度の上昇を制限することなく、トレンチに於ける電界を低減することができる。更に、電流経路はトレンチの領域に於て密でないので、本発明のＭＯＳＦＥＴのオン抵抗は中央部の深い拡散部分を有する実施例と比較して改善される。
【００２３】
これとは別に、セル密度があまり重要でない場合には、第２導電型の領域はＭＯＳＦＥＴセルの中央部に形成され、トレンチのエッジ部分に於ける電界強度を制御するのを助ける形となる。第２導電型の中央部分の領域は全体で用いられることもあれば、デルタ層と共に用いられる場合もある。
【００２４】
ここで用いられた、「〜より低い」、「〜より高い位置の」、若しくは「横向きの」等の物理的な方向若しくは関係を特定する言葉は、トレンチがデバイスの上側表面に設けられた形となる図５、図７、及び図９のように示されたＭＯＳＦＥＴを説明するために用いられている。これらの表現は、図面上での表示に関するものであって、実際のＭＯＳＦＥＴの方向には関係がないということを理解されたい。
【００２５】
【発明の実施の形態】
本発明に基づくＭＯＳＦＥＴの断面図が図９に示されている。ＭＯＳＦＥＴ４０は、Ｎ＋ソース領域４１、Ｐ−ボディ領域４２、及びＮドレイン領域４３を含む。ゲート４４はトレンチ４８の中に形成され、酸化層４５によってデバイスのアクティブ領域から絶縁されている。Ｐ＋コンタクト領域４６はソース領域４１に隣接して形成され、領域４１及び４６は金属コンタクト４６Ｍによってショートされている。
【００２６】
Ｎドレイン領域４３は、この実施例においては４つの異なる領域を有する。それは基板４３Ｓ、「ドリフト」領域４３Ｄ、トレンチ４８の一部に隣接して設けられた高い抵抗率の領域４３ＨＲ、及び中央「デルタ」層４３ＬＲであって、中央デルタ層４３ＬＲは領域４３ＨＲと比較して低い抵抗率を有する。
【００２７】
ここで用いられている「デルタ層」という言葉は、トレンチ型バーチカルＭＯＳＦＥＴにおけるボディ領域の下層をなす層を意味しており、そのドーパント濃度はデルタ層のすぐ下の領域のドーパント濃度よりも高い。デルタ層の境界部分は、ドーパント濃度の低下が止まった位置（例えば、ドーパント濃度が一定になるか若しくは上昇し始める位置）、若しくはデルタ層がボディ領域と接触する位置にある。（デルタ層の形成に用いられるドーパントの中にはボディ領域まで浸透するものもあるが、このときボディ領域を形成するのに用いられるドーパントは重複した領域におけるデルタ層ドーパントを補償し逆ドープする。）デルタ層の下側境界面の位置は、トレンチの底部の上側若しくは下側にあり、セルの中央部における逆の導電型の領域の底部よりも高いか若しくは低い高さである。デルタ層の上側境界面は、ボディ領域の下側接合部と一致するか、若しくはボディ領域の下側接合部よりも下の位置となる。
【００２８】
ドリフト領域４３Ｄ及び全ての上層をなす半導体層はエピタキシャル層４７の中に形成され、エピタキシャル層４７は基板４３Ｓの上側表面上に形成される。トレンチ４８もエピタキシャル層４７の中に形成される。
【００２９】
他の実施例においては、ドリフト領域は基板の中に形成される。更に、トレンチ４８が矩形の断面を有するが、トレンチの断面の形状はＵ型若しくはＶ型若しくは他の形状でもよい。
【００３０】
図９にはＭＯＳＦＥＴ４０のセルの半分の断面が示されている。従って、図の左側の端部は概ねゲート４４の中央部となり、５Ｃ−５Ｃに沿った断面はセルの中央部となる。ゲート４４は直線的な、六方晶形の、若しくは他の型の格子パターンに形成され（図６及び図７参照）、この場合「セル」はゲート４４の一部分によって周り全部を囲まれた領域を含むことになる。別の実施例では、ゲート４４は平行な「ストライプ」形状に形成される。
【００３１】
ＭＯＳＦＥＴ４０の構造は、図１０、図１１及び図１２を参照することによってより良く理解されよう。これらの図には３つの垂直な断面におけるＮ−若しくはＰ−型ドーパントの濃度が示されている。
【００３２】
図１０に示すのは、図９の５Ａ−５Ａに沿った、ゲート４４の中央部を通る断面に於けるドーパント濃度である。エピタキシャル層４４の上側表面から下向きの距離（μｍ単位）を横軸に、ドーパント濃度（ｃｍ-3単位）の１０を底とする対数を縦軸にとっている。基板４３ＳはＮ−型ドーパントでドープされ、抵抗率が概ね３．０ｍΩ−ｃｍとなるようにされる。Ｎ−型ドーパントの濃度は、ドリフト領域４３Ｄに於いては、５×１０14〜５×１０16ｃｍ-3（例えば６×１０15ｃｍ-3）に、高抵抗率領域４３ＨＲに於いては、３×１０14〜３×１０16ｃｍ-3（例えば３×１０15ｃｍ-3）に低下する。ドリフト領域４３Ｄ及び高抵抗率領域４３ＨＲに於けるドーパント濃度がそれぞれ６×１０15、３×１０15ｃｍ-3であることによって、Ｎ−チャネルのための抵抗率がそれぞれ０．８ｍΩ−ｃｍ、１．５ｍΩ−ｃｍとなる。高抵抗率領域４３ＨＲのドーパント濃度は、デルタ層４３ＬＲのそれよりも低いものであるべきである。
【００３３】
ゲート４４は濃度５×１０19ｃｍ-3の燐イオンでドープされ、典型的には面抵抗２０Ω／面積となるようにされる。（Ｐ−チャネルデバイスに於いては、ゲートはホウ素でドープされる。）トレンチ４８の底部は、上側表面より概ね１．６μｍ（または１〜３μｍの範囲）の深さであり、領域４３ＨＲとドリフト領域４３Ｄの境界は、上側表面より概ね２．６μｍ（または２〜５μｍの範囲）の深さにある。エピタキシャル層４７は、概ね５．０μｍの厚みを有する。
【００３４】
図１１に示すのは、図９の５Ｂ−５Ｂに沿った、ＭＯＳＦＥＴ４０の断面のドーパント濃度である。基板４３Ｓ及びドリフト領域４３Ｄにおけるドーパント濃度レベルは図１０に示したものと同じである。同様に、領域４３ＨＲにおけるＮ−型ドーパント濃度も３×１０15ｃｍ-3のままであるが、領域４３ＨＲは上側表面から１．２μｍ以内の領域まで、もしくはトレンチの底部よりも高い位置まで延在している。Ｐ−ボディ４２におけるドーパント濃度は、領域４３ＨＲとの接合部における６×１０14ｃｍ-3から、ソース領域４１との接合部における約１×１０17ｃｍ-3まで高められている。ソース領域４１におけるＮ−型ドーパント濃度は、その接合部分における約１×１０17ｃｍ-3から、構造の上側表面における２×１０20ｃｍ-3まで上昇している。図１０及び図１１から、高抵抗率の領域４３ＨＲはトレンチ４８の底部及び側部の周りに延在し、一般に電界が最大となるトレンチ４８のコーナー部分を含む形となっているのは明らかである。
【００３５】
図１２に示すのは、図９の５Ｃ−５Ｃに沿ったＭＯＳＦＥＴ４０の断面のドーパント濃度であって、この断面はセルの中央部である。また、基板４３Ｓ及びドリフト領域４３Ｄのドーパント濃度は同じレベルに保たれている。Ｐ＋コンタクト領域４６はデバイスの上側表面の部分で最大値である約５×１０18ｃｍ-3に達するドーパント濃度を有する。Ｐ＋領域４６のすぐ下は、Ｐ−ボディ領域４２の一部分であって、この領域４２は２×１０16ｃｍ-3前後のドーパント濃度を有する。セルの中央部におけるＰ−ボディ領域４２のすぐ下には、デルタ層４３ＬＲがあり、これは図９の実線で示されるように、ドリフト領域４３Ｄの普通の部分まで延在する場合もある。これとは別に領域４３ＨＲの一部分はデルタ層４３ＬＲをセルの中央部におけるドリフト領域４３Ｄの普通の部分から隔てている。このことは図９において破線で示されており、また、別の実施例に於けるドーパント濃度は図１２において破線で示されている。
【００３６】
デルタ層４３ＬＲは、そこでブレイクダウンが発生した場合にゲート酸化領域４５を損ない、または破壊する可能性のあるトレンチに隣接した位置でブレークダウンを発生させるのではなく、セルの中央部の領域においてブレイクダウンが発生するようにするのを確実にするために設けられるものである。更に、デルタ層４３ＬＲは低抵抗率の領域であって、領域４３ＨＲの高い抵抗率をある程度補償するものである。従って、領域４３ＨＲとデルタ層４３ＬＲとの組み合わせによって、トレンチを取り囲む比較的高い抵抗率の領域とセル中央部の比較的低い抵抗率の領域とが形成される。
【００３７】
図１３〜図２２は本発明に基づきＭＯＳＦＥＴの製造プロセスを示したものである。
【００３８】
図１３に示すように、プロセスは基板１５０から開始されるが、この基板１５０は５００μｍの厚みを有し、抵抗率は３ｍΩ−ｃｍである。第１のＮ−エピタキシャル層１５１及び第２のＮ−エピタキシャル層１５２が続けて基板１５０の上側表面上に成長させられる。第１のＮ−エピタキシャル層１５１は、例えば６×１０15ｃｍ-3の濃度でドープされ、第２のＮ−エピタキシャル層１５２は、例えば３×１０15ｃｍ-3の濃度でドープされる。好ましくは、基板１５０はエピタキシャル層１５１及び１５２の成長過程においてエピ・リアクタ（epi reactor）から除去されないようにしておく。
【００３９】
別の実施例においては、２つの異なる均一なドーパント濃度を有するエピタキシャル層を成長させるのでなく、エピタキシャル層の少なくとも一部分が成長させられている間にＮ−型ドーパント濃度を徐々にかつ単調に低減させて、高い抵抗率の領域を形成する。ドーパント濃度は、例えば、基板の濃度から、約３×１０15ｃｍ-3である表面近傍（例えば約３μｍの深さ）の濃度まで徐々に低減させることができる。このようなドーパント濃度の低減は、線形のもしくは他の関数に基づいて実施され得る。
【００４０】
次に、９００℃〜１１００℃の酸素流の中のような酸化雰囲気において構造を加熱することによって、フィールド酸化層１５３がＮ−エピタキシャル層１５２の上側表面上に成長させられる。
【００４１】
図１４に示すように、フィールド酸化層１５３はパターニングされ、デバイスのアクティブ領域からエッチングされる。フィールド酸化層１５３上の、チップの外側エッジ部分における高電圧終端部、及びポリシリコンゲートのバスの接続に使用するための領域が残される。
【００４２】
図１５に示すように、酸化層１５４は、汚染を防止するべく４００Åの厚みに成長させられ、次にトレンチ領域がフォトレジストによってパターニングされる。次に、トレンチがエッチングされて適当な深さを有するようにされ、トレンチの底部の下の第２のＮ−エピタキシャル層１５２の厚みが所望の厚みとなるようにされる。
【００４３】
図１６に示すように、続いて、酸化層１５４及びフォトレジストが除去される。次に、ゲート酸化層１５５がトレンチの上側表面も含む構造の上側表面上に成長させられる。ゲート酸化層１５５はＴＣＡ（トリクロロエチレン）のような塩化物を含んだ乾燥した酸素の中で成長させられる。ゲート酸化層の厚みは８０〜２０００Åの範囲とされる。
【００４４】
図１７に示すように、ポリシリコンゲート１５６は被覆されて、トレンチが埋められる。このプロセスは好ましくは、化学気相成長プロセスを用いて行われる。次にポリシリコンゲート１５６はエッチングされて、平坦な表面に戻される。チップはマスクされ、ポリシリコンゲート１５６は、トレンチから露出されておりゲートコンタクトを形成している領域を保護する。ポリシリコンゲート１５６は燐でドープされ、面抵抗が２０Ω／面積となるようにされる。このドーピングはエッチバックの前後に行われる。１つの方法によれば、トレンチがエッチングされる前に、ポリシリコンゲート１５６をＰＯＣl3で「プリデッピング（predepping）」することによってドーピングがなされる。別の実施例においては、ゲートが、その形成過程においてｉｎ  ｓｉｔｕでドーピングされる。
【００４５】
図１８に示すように、Ｐ−ボディ１５７は、３７〜１５０ＫｅＶのエネルギで５×１０13ｃｍ-3の硼素イオンを、ブランケット注入によりゲート酸化層１５５を通して注入される。次に、Ｐ−ボディ１５７は窒素雰囲気の中で１〜６時間９００〜１１００℃で加熱することによって１．２μｍにされる。これとは別に、マスクを用いてＰ−ボディ注入をデバイスのアクティブ領域に制限することもできる。
【００４６】
図１９に示すように、酸化層１５５の上側表面はマスクされて、ソース領域１５８は４０〜８０ＫｅＶのエネルギで４×１０15〜１×１０の16ｃｍ-2の注入をなされる。ソース領域１５８は１５〜６０分間９００〜１１００℃で加熱される。次に、ホウ素燐珪酸ガラス（ＢＰＳＧ）層１５９が構造の上側表面上に３０００〜１００００Åの厚みで被着される。
【００４７】
図２０に示すように、ＢＰＳＧ層１５９及び下層をなす酸化層はフォトレジストを用いてパターニングされ、エッチングされてコンタクトマスクを形成する。次に、Ｎデルタ層１６０にコンタクトマスクを通して注入がなされる。Ｎデルタ層１６０は６０〜１５０ＫｅＶのエネルギで１×１０12〜５×１０13ｃｍ-2の燐イオンを注入される。
【００４８】
図２１に示すように、Ｐ＋コンタクト領域１６１に同じマスクを通しての注入が行われるが、これは２０〜８０Ｋｅｖエネルギーで８×１０14〜５×１０15ｃｍ-2のホウ素イオンを用いて行われる。次に、構造は１５〜３０分間９００〜１１００℃の熱処理を受ける。このプロセスによってＮデルタ層１６０が活性化され、ＢＰＳＧ層１５９がフローされる。
【００４９】
図２２に示すように、金属層１６２がスパッタリングによって１〜４μｍの厚みで被着される。金属層１６２は好ましくは２％の銅及び２％のシリコンを有するアルミニウムである。金属層１６２は、適当にエッチングされて、構造体はＳｉ3Ｎ4もしくはＢＰＳＧの不活性化層（図示せず）で覆われることになる。
【００５０】
上記のプロセスにおいて、コンタクトマスクはＮデルタ層１６０及びＰ＋コンタクト領域１６１の注入に於けるマスクとして使用される。別の実施例では、Ｎデルタ層１６０及びＰ＋コンタクト領域１６１はそれぞれ各領域のマスクを通して注入がなされる。また、注入の実施順序を変えることもできる。例えば、Ｎデルタ層１６０の注入は、Ｐ−ボディ１５７の注入（図１８）の後で、かつソース領域１５８の注入の直ぐ前に行うようにすることもできる。
【００５１】
デルタ層の注入はＰ−ボディ領域の注入及び拡散の前に行われる。これが完了すると、デルタ層は、ボディドライブイン拡散の間に拡散し、下側境界面の深さが深まり、横幅が拡がる。デルタ層が横向きにトレンチに至るまで延在しない場合は、処理に際してその寸法がそれなりに小さくなるように考慮しなければならない。
【００５２】
前述のように、デルタ層はＰ−ボディの形成に前後して、もしくはソース領域の形成に前後して導入される。デルタ層、Ｐ−ボディ及びソースの形成順序に関わりなく、トレンチエッチング及びゲートの形成はすべての注入処理が終了した後に行われる。例えば、Ｐ−ボディ、ソース、浅いＰ＋及びデルタ層がトレンチエッチングの前に形成され、その後トレンチ、ゲート酸化及びゲートが形成され得る。別の実施例では、トレンチのエッチングがソース拡散の後で、かつデルタ層注入の前に行われる。これらのプロセスステップの順序を変えることによってＭＯＳＦＥＴの基本的な構造は変わらないが、様々な部分の位置合わせミスが累積する危険性が増し、セル密度が制限されることになる。
【００５３】
注入によってデルタ層を形成する代わりに、デルタ層を、エピタキシャル層が成長するのと同時に、高濃度のドーパントで比較的短時間の注入を行うことによって（例えばドーパントの「短いパルス」を与えることによって）形成してもよい。
【００５４】
図２３に示すのは、横軸を基板とエピタキシャル層との境界面からの距離、縦軸をエピタキシャル層の成長時におけるドーパント濃度として示した、あり得べき状態である。実線は図１３に示す実施例の「ステップ関数」の場合を表し、破線は上述のドーパント濃度を徐々に減らした場合を表している。斜線部は、エピタキシャル層の成長時にドーパント「パルス」を与えることによって形成されたデルタ層を表している。
【００５５】
デルタ層は、それが注入によって形成されたものであれ、エピタキシャル層の成長時に形成されたものであれ、ウエハ表面に横向きに延在しているが、ゲートトレンチが割り込んでいる部分には延在していない。このことは図２６及び図２７において、例えば、デルタ層１８４がチップ上の隣接するＭＯＳＦＥＴセル間に延在している部分において示されている。
【００５６】
これとは別に、図４及び図５〜図７に示すように、中央のＰ＋領域は、デルタ層４３ＬＰによって置き換えられるか、もしくはデルタ層を含む形としても良い。他の実施例においては、デルタ層４３ＬＰ及び中央のＰ＋領域が省略される。図２４に示すのは、デルタ層１８１及び比較的深い中央Ｐ＋領域に接している高い抵抗率の領域１８０を含む実施例である。図２５の実施例は、図２４の実施例と概ね同様であるが、中央Ｐ＋領域１８３が図２４のものに比べて浅い点で異なっている。図２６及び図２７において、デルタ層１８４はトレンチの側壁に至るまで延在している。図２６は深い中央Ｐ＋領域１８２を有し、図２７においてはより浅いＰ＋領域１８３が含まれている。
【００５７】
本発明に基づき構成されたＭＯＳＦＥＴの性能を検査するべく、いくつかのシミュレーションテストを２次元デバイスシミュレータＭｅｄｉｃｉ（登録商標）を使用して行った。はじめに分析したデバイスは、図５に示すようなセル幅９μｍ（例えばゲートの中央部からセルの中央部までの距離が４．５μｍ）のＭＯＳＦＥＴ３００である従来の６０Ｖデバイスである。ゲート−ソース電圧ＶGS＝１０Ｖ、ドレイン−ソース電圧ＶDS＝０．１Ｖとすると、単位チャネル幅あたりのドレイン電流ＩDSは２．０×１０-6Ａ／μｍである。同じＶGS及びＶDSとして、同様に７μｍセルＭＯＳＦＥＴを分析すると、ＩDS／Ｗで示される、単位幅あたりのドレイン電流は２．１×１０-6Ａ／μｍである。（ここでＩDS／Ｗはゲートの表面と平行して測定された単位幅あたりの電流である。従ってセル幅Ｙcell及びゲート幅Ｇを有する。四角いセルに対しては、セルを流れる全電流は４ＩDS／Ｗ（Ｙcell−Ｇ）と等しくなる。）７μｍデバイスの増加したパッキング密度のために、７μｍデバイスを流れる全電流はより大きくなり、特定のオン抵抗（例えばデバイスの単位面積あたりの抵抗）について概ね１８％の改善がみられる。
【００５８】
テストされた７μｍ及び９μｍセル幅デバイスは深い中央Ｐ＋領域（図５参照）を有していた。この構造はＰ＋領域がトレンチのエッジに接触してしまうために５μｍセルデバイスでは不可能である。上述のように、このことによって不適格な高い閾値電圧が生じ、オン抵抗の著しく高い、ひどく「狭い」ドリフト領域ができることになる。
【００５９】
このために、本発明に基づく、図９に示した構造の５μｍセルデバイスがテストされた。ＶGS＝１０Ｖ、ＶDS＝０．１Ｖとすると、ドレイン電流ＩDS／Ｗは１．８×１０-6Ａ／μｍに等しくなる。また、５μｍセルデバイスのパッキング密度が高くなるために、この電流は７μｍセルデバイスの場合と較べて単位面積あたりのオン抵抗が２０％減少し、これは、９μｍセルデバイスと比較してオン抵抗が４０％減少したことに相当する。
【００６０】
図２８に示すのは、本発明に基づく５μｍセルデバイスにおける電流の分布である。Ｐ−ボディ領域４２及びゲート４４の位置が図２８に示されている。図２９に示すのは、分析された９μｍセルデバイスにおける電流分布である。図２８及び図２９における電流経路を示す線の間の空間は、そこに全電流に対する同程度のパーセンテージの電流が分布していることを表している。図２８及び図２９を比較すると、本発明に基づいて製造されたＭＯＳＦＥＴが、より均一な電流分布を有していることが分かる。均一な電流分布のデバイスのオン抵抗は減る傾向がある。
【００６１】
５μｍセルデバイスのブレイクダウン電圧を分析して、９μｍセルデバイスのブレイクダウン電圧と比較した。ここで再び、二次元デバイスシュミレータＭｅｄｉｃｉ（登録商標）が用いられる。図３０及び図３１に示すのはＶDS＝６０Ｖでオフ状態にされた９μｍセルデバイスの等ポテンシャル線及び電界分布（the electric field contours）である。図３１を参照すると、トレンチの底部の中央（点Ａ）及びトレンチのコーナー（点Ｂ）における電界はそれぞれ２６Ｖ／μｍ及び３６．２Ｖ／μｍである。
【００６２】
５μｍセルデバイスに対する等ポテンシャル線及び電界分布は図３２及び図３３にそれぞれ示されている。点Ａ及び点Ｂにおける電界がそれぞれ２９．１Ｖ／μｍ、３５．８Ｖ／μｍであることは重要である。９μｍセルデバイスの対応する値を比較すると、５μｍセルデバイスのブレイクダウン電圧は概ね等しいことが分かる。
【００６３】
図３４及び図３５に示すのは、それぞれ９μｍセルデバイス及び５μｍセルデバイスのイオン化率である。図３４に示す９μｍセルデバイスのイオン化率から、深い中央Ｐ＋領域とドリフト領域との接合部におけるイオン化率の積分値０．７８が求められる。図３５に示すデータによって５μｍセルデバイスのＰ−ボディ領域とドリフト領域との接合部におけるイオン化率の積分値０．７３が求められる。ここで、これらのデータは、これらの２つのＭＯＳＦＥＴのブレイクダウン電圧が近いものであることを意味している。
【００６４】
従って、図３０、図３１、図３２、図３３、図３４、及び図３５に示すデータが示すのは、本発明に基づいて製造された５μｍセルデバイスが従来の９μｍセルデバイスのブレイクダウン特性とほぼ同様の特性を有し、従って上記の改善されたオン抵抗はブレイクダウン電圧を低下させるという犠牲の下に達成されたものではないということである。
【００６５】
上記の実施例は、一般的にドレイン及びドレインコンタクト領域を形成する基板がチップの底面に配置されるバーチカルトレンチＭＯＳＦＥＴの実施例である。本発明の原理は、ドレインコンタクト領域がチップの上側表面上に形成される、いわゆる「準バーチカル（quasi-vertical）」ＭＯＳＦＥＴにも適用可能である。図３６に示すのは図２５に示すＭＯＳＦＥＴに似た準バーチカルＭＯＳＦＥＴであって、これはドリフト領域３１２、高い抵抗率の領域３１４及びデルタ層３１６を有する。しかしながら、ドレインは埋込層３１８によって形成され、この埋込層はＰ基板３２０とドリフト領域３１２との境界面に配置される。チップ上側表面上のドレインコンタクト３０６はシンカー３０４によって埋込層３１８と結びつけられている。
【００６６】
上記の実施例はＮ−チャネルＯＳＦＥＴに関するものであるが、本発明の原理がＰ−チャネルＭＯＳＦＥＴにも適用可能であることは明らかであろう。
【００６７】
上述した特定の実施例は本発明の考え方を説明するためのものであり、本発明が上述の実施例に限られるものではない。
【００６８】
【発明の効果】
以上より、本発明に基づき、ブレイクダウン電圧を高く維持したまま、電流分布の拡大によってオン抵抗を低く改善したバーチカルトレンチ型ＭＯＳＦＥＴが提供される。
【図面の簡単な説明】
【図１】従来のプレナー型の二重拡散ＭＯＳＦＥＴの断面図である。
【図２】比較的浅いＰ＋コンタクト領域を有する典型的なバーチカルトレンチ型Ｎ−チャネルＭＯＳＦＥＴのセルの断面図である。
【図３】比較的浅いＰ＋コンタクト領域を有する典型的なバーチカルトレンチ型Ｎ−チャネルＭＯＳＦＥＴのセルの平面図である。
【図４】図３と同様のＮ−チャネルＭＯＳＦＥＴの断面図であって、Ｐ＋コンタクト領域がＰボディ領域の下側エッジ部分よりも下まで延びているものが示されている。
【図５】図３と同様のＮ−チャネルＭＯＳＦＥＴの断面図であって、中央Ｐ＋コンタクト領域がトレンチの底部の下側の位置まで延びているものが示されている。
【図６】図５に示すＮ−チャネルＭＯＳＦＥＴの断面斜視図である。
【図７】図６と同形のＰ−チャネルＭＯＳＦＥＴの断面斜視図である。
【図８】ゲート金属コンタクト部分がデバイスの上側表面に形成されているのを示す断面図である。
【図９】本発明に基づくＭＯＳＦＥＴの断面図である。
【図１０】図９に示すＭＯＳＦＥＴのゲートに沿った断面のドーパント濃度を示したグラフである。
【図１１】図９に示すＭＯＳＦＥＴのチャネルの近傍に於ける断面のドーパント濃度を示したグラフである。
【図１２】図９に示すＭＯＳＦＥＴのセルの中央部に於ける断面のドーパント濃度を示したグラフである。
【図１３】図１３〜図２２に於いて順に示された本発明に基づくＭＯＳＦＥＴの製造プロセスの中の、１つの段階を示したものである。
【図１４】図１３〜図２２に於いて順に示された本発明に基づくＭＯＳＦＥＴの製造プロセスの中の、１つの段階を示したものである。
【図１５】図１３〜図２２に於いて順に示された本発明に基づくＭＯＳＦＥＴの製造プロセスの中の、１つの段階を示したものである。
【図１６】図１３〜図２２に於いて順に示された本発明に基づくＭＯＳＦＥＴの製造プロセスの中の、１つの段階を示したものである。
【図１７】図１３〜図２２に於いて順に示された本発明に基づくＭＯＳＦＥＴの製造プロセスの中の、１つの段階を示したものである。
【図１８】図１３〜図２２に於いて順に示された本発明に基づくＭＯＳＦＥＴの製造プロセスの中の、１つの段階を示したものである。
【図１９】図１３〜図２２に於いて順に示された本発明に基づくＭＯＳＦＥＴの製造プロセスの中の、１つの段階を示したものである。
【図２０】図１３〜図２２に於いて順に示された本発明に基づくＭＯＳＦＥＴの製造プロセスの中の、１つの段階を示したものである。
【図２１】図１３〜図２２に於いて順に示された本発明に基づくＭＯＳＦＥＴの製造プロセスの中の、１つの段階を示したものである。
【図２２】図１３〜図２２に於いて順に示された本発明に基づくＭＯＳＦＥＴの製造プロセスの中の、１つの段階を示したものである。
【図２３】本発明の様々な実施例に於けるドリフト領域のドーパント濃度のグラフである。
【図２４】中央Ｐ＋領域と共にデルタ層を有するＭＯＳＦＥＴの断面図である。
【図２５】中央Ｐ＋領域と共にデルタ層を有するＭＯＳＦＥＴの断面図である。
【図２６】トレンチの側壁に延びるデルタ層を有するＭＯＳＦＥＴの断面図である。
【図２７】トレンチの側壁に延びるデルタ層を有するＭＯＳＦＥＴの断面図である。
【図２８】本発明に基づく５μｍセルＭＯＳＦＥＴに於ける電流分布を示したものである。
【図２９】従来の９μｍセルＭＯＳＦＥＴの電流分布を示したものである。
【図３０】９μｍセルＭＯＳＦＥＴに於ける等ポテンシャル線を示したものである。
【図３１】９μｍセルＭＯＳＦＥＴに於ける電界分布を示したものである。
【図３２】本発明に基づく５μｍセルＭＯＳＦＥＴに於ける等ポテンシャル線を示したものである。
【図３３】本発明の基づく５μｍセルＭＯＳＦＥＴに於ける電界分布を示したものである。
【図３４】従来の９μｍセルＭＯＳＦＥＴのイオン化率を示したものである。
【図３５】本発明に基づく５μｍセルＭＯＳＦＥＴのイオン化率を示したものである。
【図３６】準バーチカルＭＯＳＦＥＴの実施例の断面図である。
【符号の説明】
１２  ソース領域
１４  Ｐ−ボディ領域
１６  Ｎ−エピタキシャル層
１８  ゲート
２０  基板
２２  空乏層
４０  ＭＯＳＦＥＴ
４１  Ｎ＋ソース領域
４２  Ｐ−ボディ領域
４３  Ｎドレイン領域
４３Ｄ  ドリフト領域
４３Ｓ  Ｎ＋基板
４３ＨＲ  高い抵抗率の領域
４３ＬＲ  中央デルタ層
４４  ゲート
４５  酸化層
４６  Ｐ＋コンタクト領域
４６Ｍ  金属コンタクト
４７  エピタキシャル層
４８  トレンチ
１００  ＭＯＳＦＥＴセル
１０２  ゲート
１０４  ゲート
１０６  ゲート酸化層
１０８  ゲート酸化層
１１０  Ｎ−エピタキシャル層
１１１  ドリフト領域
１１２  Ｎ＋ソース領域
１１４  Ｐ＋コンタクト領域
１１６  Ｐ−ボディ領域
１１７  酸化層
１１８  ソースコンタクト
１２０  基板
１２１  ゲート金属領域
１２２  （トレンチの）コーナー部分
１５０  基板
１５１  （第１の）Ｎ−エピタキシャル層
１５２  （第２の）Ｎ−エピタキシャル層
１５３  フィールド酸化層
１５４  酸化層
１５５  ゲート酸化層
１５６  ポリシリコンゲート
１５７  Ｐ−ボディ領域
１５８  ソース領域
１５９  ホウ素燐珪酸ガラス（ＢＰＳＧ）層
１６０  Ｎデルタ層
１６１  Ｐ＋コンタクト領域
１６２  金属層
１８０  高い抵抗率の領域
１８１  デルタ層
１８２  中央Ｐ＋領域
１８３  中央Ｐ＋領域
１８４  デルタ層
２００  ＭＯＳＦＥＴセル
３００  ＭＯＳＦＥＴセル
３０２  （Ｐ＋コンタクトの）下端部
３０４  Ｎ＋シンカー領域
３０６  ドレインコンタクト
３１２  ドリフト領域
３１４  高い抵抗率の領域
３１６  デルタ層
３１８  Ｎ埋込層
３８０  Ｐ基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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