(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート絶縁膜およびその上に形成されたゲート電極とを持つＭＯＳＦＥＴを具備する半導体装置の製造方法であって、
前記半導体基板に接する側に第１の誘電率を持つゲート絶縁膜を形成する際に、前記ゲート絶縁膜中の前記ゲート電極に接する側には前記第１の誘電率よりも低い第２の誘電率の領域を形成する工程を含み、この工程は前記ゲート絶縁膜として（ＨｆＯ２）ｘ（ＳｉＯ２）１−ｘ（ここで０＜ｘ＜１）で示されるＨｆシリケート膜をＨｆ系の原材料ガスと、Ｓｉ系の原材料ガスと、酸素ガスとを用いて、ＭＯＣＶＤ法を用いて前記半導体基板上に形成する際に、前記Ｈｆ系の原材料ガスと、Ｓｉ系の原材料ガスとに対する酸素ガスの流量比を調整せずに前記Ｈｆシリケート膜中に酸素を導入して成膜温度を成膜開始時は６５０℃で行い成膜終了時には４００℃となるように低下させることにより、前記Ｈｆシリケート膜中のＨｆＯ２の含有量を前記ゲート電極に接する側で少なく前記半導体基板に接する側で多くする工程を含む、半導体装置の製造方法。
【請求項２】
半導体基板上に形成されたゲート絶縁膜およびその上に形成されたゲート電極とを持つＭＯＳＦＥＴを具備する半導体装置の製造方法であって、
前記半導体基板に接する側に第１の誘電率を持つゲート絶縁膜を形成する際に、前記ゲート絶縁膜中の前記ゲート電極に接する側には前記第１の誘電率よりも低い第２の誘電率の領域を形成する工程を含み、この工程は前記ゲート絶縁膜として（ＨｆＯ２）ｘ（ＳｉＯ２）１−ｘ（ここで０＜ｘ＜１）で示されるＨｆシリケート膜をＡＬＤ法を用いて前記半導体基板上に形成する際に、このシリケート膜形成のための原料であるＳｉ系原材料ガスを第一の期間に一定時間供給し、Ｈｆ系原材料ガスを前記第一の期間と異なる第二の期間に一定時間供給し、そののち酸素ガスを所定の時間供給する工程を繰り返すとともに、当該工程を繰り返すにしたがい酸素ガスを供給する所定の時間を増加させることにより、前記Ｈｆシリケート膜中のＨｆＯ２の含有量を前記ゲート電極に接する側で少なく前記半導体基板に接する側で多くする工程を含む、半導体装置の製造方法。
【請求項３】
半導体基板上に形成されたゲート絶縁膜およびその上に形成されたゲート電極とを持つＭＯＳＦＥＴを具備する半導体装置の製造方法であって、
前記半導体基板上にチャネル長方向の中央部に第１の誘電率を持つゲート絶縁膜としてＨｆシリケート膜を形成し、
前記Ｈｆシリケート膜上に前記ゲート電極を形成し、
前記ゲート電極に対応するハードマスクを用いてこのハードマスク下の部分を残して前記Ｈｆシリケート膜を所定の厚さまでエッチングし、
このエッチングで露出した部分を通してＨｆシリケート膜中にＳｉを導入することにより、前記Ｈｆシリケート膜のゲート絶縁膜中のチャネル長方向に沿った周辺部にＳｉ導入により前記第１の誘電率よりも低い第２の誘電率の領域を形成する、半導体装置の製造方法。
【請求項４】
前記Ｓｉの導入を４００℃以上でＳｉラジカルに曝すことで行う、請求項３に記載の半導体装置の製造方法。
【請求項５】
半導体基板上に形成されたゲート絶縁膜およびその上に形成されたゲート電極とを持つＭＯＳＦＥＴを具備する半導体装置の製造方法であって、
前記半導体基板上にチャネル長方向の中央部に第１の誘電率を持つゲート絶縁膜としてＨｆＯ２膜を形成し、
前記ＨｆＯ２膜上に前記ゲート電極を形成し、
前記ゲート電極に対応するハードマスクを用いてこのハードマスク下の部分を残して前記ＨｆＯ２膜を所定の厚さまでエッチングし、
このエッチングで露出した部分を通してＨｆＯ２膜中にＡｌを導入することにより、前記ＨｆＯ２膜のゲート絶縁膜中のチャネル長方向に沿った周辺部にＡｌ導入により前記第１の誘電率よりも低い第２の誘電率の領域を形成する、半導体装置の製造方法。
【請求項６】
前記Ａｌの導入を４００℃以上でＡｌラジカルに曝すことで行う、請求項５に記載の半導体装置の製造方法。
【請求項７】
半導体基板上に形成されたゲート絶縁膜およびその上に形成されたゲート電極とを持つＭＯＳＦＥＴを具備する半導体装置の製造方法であって、
前記半導体基板に接する側に第１の誘電率を持つゲート絶縁膜を形成する際に、前記ゲート絶縁膜中の前記ゲート電極に接する側には前記第１の誘電率よりも低い第２の誘電率の領域を形成する工程を含み、この工程は前記ゲート絶縁膜として（ＨｆＯ２）ｘ（ＳｉＯ２）１−ｘ、（ここで０＜ｘ＜１）で示されるＨｆシリケート膜をＭＯＣＶＤ法を用いて前記半導体基板上に形成する際に、このＨｆシリケート膜形成のための原料であるＨｆ系原材料ガスとＳｉ系原材料ガスとに対する酸素ガスの流量比を、時間とともに酸素流量比が高くなるように変化させて酸素流量比を調整することにより、前記Ｈｆシリケート膜中のＨｆＯ２の含有量を前記ゲート電極に接する側で少なく前記半導体基板に接する側で多くする工程を含む、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置、特に所定の誘電率分布を示すゲート絶縁膜を有するＭＯＳＦＥＴ等の半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
半導体基板上に形成されるＭＯＳＦＥＴの微細化に伴い、ゲート酸化膜の薄膜化が進んでいる。米国ＩＴＲＳ（International Technology Roadmap for Semiconductors）によれば、2002年中頃には、酸化膜厚で1.2ｎｍ以下になることが予測されている。
【０００３】
【発明が解決しようとする課題】
このような極薄膜の酸化膜では、実際には、直接トンネル電流に起因するゲートリーク電流が大量に流れるので、消費電力の増大や、場合によってはＭＯＳＦＥＴの動作の劣化が問題となる。この直接トンネル電流はゲート酸化膜の厚さに依存するので、例えばシリコンゲート酸化膜を薄くするには限界がある。
【０００４】
今後、微細なＭＯＳＦＥＴでは、上記した直接トンネル電流の問題を解決するために、ＭＯＳＦＥＴのゲート絶縁膜として、従来のゲート酸化膜であるシリコン酸化膜（ＳｉＯ２）より誘電率が高い誘電体膜、例えば、ＳｉxＮy、ＴａxＯy、ＴｉxＯy 、ＨｆxＯy 、ＺｒxＯy などを用いてＳｉＯ２と電気的に等価な膜厚を厚くせずに実効的なゲート膜厚、即ち物理膜厚を大きくすることが考えられている。しかしながらこのような高誘電体膜をＭＯＳＦＥＴ製造プロセスに導入する場合の問題点として、これらの膜の耐熱性（熱的安定性）、耐酸化性を考えなければならない。
【０００５】
一般には、上記高誘電体膜は従来のシリコン酸化膜よりも耐熱性、耐酸化性が低いので、このような高誘電体膜をゲート酸化膜として用いる場合、従来、ＭＯＳＦＥＴのゲート電極（例えばポリシリコンで形成される）の端部（ゲートエッジ）での電界集中抑制の目的で行われてきた後酸化によるゲートエッジの丸め酸化を行うことができないことが容易に予想される。
【０００６】
また、今後、微細なＭＯＳＦＥＴでは、ゲート電極に、従来のポリシリコンに代えて金属電極が用いられる可能性が高く、この場合には、なおさら前記したような後酸化によるゲートエッジの丸め酸化ができなくなる。
【０００７】
上記したように従来の半導体装置は、高誘電体膜をＭＯＳＦＥＴのゲート絶縁膜に用いた場合には、ＭＯＳＦＥＴのゲート絶縁膜の耐熱性、耐酸化性の制限によりゲートエッジの丸め酸化を行うことができず、ゲートエッジでの電界集中による耐圧性の低下などゲート絶縁膜の信頼性低下が懸念されるという問題があった。
【０００８】
そこで、この発明は、高誘電体膜をＭＯＳＦＥＴのゲート絶縁膜に用いた場合にも、ＭＯＳＦＥＴのゲート絶縁膜の耐熱性、耐酸化性の制限があるゲートエッジの丸め酸化を行うことなく、ゲートエッジでの電界集中による耐圧性の低下などゲート絶縁膜の信頼性低下を起こすことのない、半導体装置とその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明の一実施形態による半導体装置は、半導体基板と、この半導体基板上に形成されたゲート絶縁膜およびその上に形成されたゲート電極とを持つＭＯＳＦＥＴとを具備し、前記ゲート絶縁膜中の誘電率は前記半導体基板に接する側の方がゲート電極に接する側よりも高く構成されている。
【００１０】
この発明の他の実施形態による半導体装置は、半導体基板と、この半導体基板上に形成されたゲート絶縁膜およびその上に形成されたゲート電極とを持つＭＯＳＦＥＴとを具備し、前記ゲート絶縁膜中の誘電率は、その中央部の方が周辺部よりも高く構成されている。
【００１１】
この構成により、ＭＯＳＦＥＴのゲート絶縁膜を耐熱性、耐酸化性の制限によりゲートエッジの丸め酸化を行うことができない材料で形成した場合でも、ゲートエッジの丸め酸化を行うことなくゲートエッジでの電界集中を緩和することができる。
【００１２】
【発明の実施の形態】
以下、図面を参照して本発明の種々の実施の形態を詳細に説明する。
【００１３】
＜ゲート絶縁膜の厚さ方向に誘電率を変化させる実施形態＞
図１および図２は、本発明の第１の実施の形態に係る半導体装置の異なる製造工程における主要部構造を示している。
【００１４】
まず、図１に示す半導体装置の製造工程における断面構造を形成する方法を説明する。図１において、半導体基板（例えばシリコン基板）１上に例えばシリコン酸化膜などの絶縁膜でなる素子分離領域２ａ、２ｂを選択的に形成する。ここでは、素子分離領域２ａ、２ｂとしてＳＴＩ（シャロートレンチ分離）構造を示しているが、ＬＯＣＯＳ（フィールド酸化膜分離）構造も同様に形成できる。
【００１５】
次に、シリコン基板１上のＮＭＯＳＦＥＴ形成領域に選択的に例えばボロン（Ｂ）などのＰ型不純物を導入し、ＰＭＯＳＦＥＴ形成領域には選択的に例えば砒素（Ａｓ）などのＮ型不純物を導入することにより、シリコン基板１上に選択的にＮＭＯＳＦＥＴの素子領域となるＰ型領域（いわゆるＰウェル３）およびＰＭＯＳＦＥＴの素子領域となるＮ型領域（いわゆるＮウェル４）を形成する。そして、これらのウェル３、４の表面にはゲート絶縁膜５を形成し、さらに、ゲート絶縁膜５上の全面に、例えば２００ｎｍの厚さにポリシリコン膜６を堆積する。
【００１６】
この実施の形態ではこのゲート絶縁膜５を形成する際に、このゲート絶縁膜に所定の誘電率の分布を与える。即ち、前記ゲート絶縁膜５が、前記半導体基板であるＰウエル３に接する側の方がゲート電極６ａに接する側よりも高い誘電率を持つように構成する工程を行うが、これに付いては後で説明する。
【００１７】
ポリシリコン膜６の堆積後、図２に示すように、通常のリソグラフイ法とエッチング法を用いて、例えばＰウエル３に形成された素子形成領域の素子分離領域２ａ、２ｂの間に、ポリシリコン膜６の一部をＮＭＯＳＦＥＴのゲート電極６ａとして残して、ポリシリコン膜６を除去する。
【００１８】
そして、ＮＭＯＳＦＥＴ形成用のＰウエル３には、例えばゲート電極６ａをマスクとして用いて低加速イオン注入法でＮ型不純物（例えばＡｓ）を注入する。ＰＭＯＳＦＥＴ形成用のＮウエル４にも、同様にして低加速イオン注入法でＰ型不純物（例えばＢ）を注入して、図示しないゲート電極の両側にソース・ドレイン領域を形成する。かくして、ＮＭＯＳＦＥＴ形成領域３にはＮ型の浅いソース／ドレイン領域７が形成される。
【００１９】
さらに、基板１上の全面にシリコン窒化膜を堆積し、ＲＩＥ（反応性イオンエッチング）法によりエッチングすることにより、前記ゲート電極６ａの両側面にシリコン窒化膜側壁８ａ、８ｂを形成する。
【００２０】
引き続き、通常のリソグラフイ法を用いて、ＮＭＯＳＦＥＴ形成領域であるＰウエル３の所定の領域に、前記ゲート電極６ａの両側面に形成されたシリコン窒化膜側壁８ａ、８ｂをマスクとして用いてＮ型不純物（例えばＡｓ）を所定の加速でイオン注入により導入する。かくして、ＮＭＯＳＦＥＴ形成領域３にはＮＭＯＳＦＥＴのソース／ドレイン拡散層９が形成される。図示しないが、ＰＭＯＳＦＥＴ形成領域のＰウエル４に形成されたゲート電極のゲート側壁をマスクとして、その両側にもＰ型不純物（例えばＢ）がイオン注入され、ＰＭＯＳＦＥＴのソース／ドレイン拡散層が形成される。
【００２１】
その後、よく知られている方法を用いて、例えばＮＭＯＳＦＥＴ形成用のＮウエル３内のソース／ドレイン拡散層９ａ、９ｂ上およびゲート電極６ａ上に例えばＴｉシリサイド膜１０a、１０ｂ、６ｂを夫々形成する。次に、ＬＰＣＶＤ（減圧気相成長）法により、全面にＳｉＯ2 のＬＰＣＶＤ酸化膜を９００ｎｍ程度堆積した後、ＣＭＰ（化学的機械研磨）法等によりこのＬＰＣＶＤ酸化膜を平坦化して層間絶縁膜１１を形成する。
【００２２】
この後、層間絶縁膜１１に対して、ソース／ドレイン拡散層９ａ、９ｂ上のＴｉシリサイド膜１０ａ、１０ｂ上の所定の位置およびゲート電極６ａ上のＴｉシリサイド膜６ｂ上の所定の位置にコンタクト孔１２ａ、１２ｂ、１２ｃを夫々開孔する。そして、全面に金属アロイ層（例えばＡｌ−Ｓｉ−Ｃｕ）を４００ｎｍ程度堆積し、通常のリソグラフイ法とエッチング法を用いて配線層１３ａ、１３ｂ、１３ｃを夫々形成する。
【００２３】
上述したように図２に示した実施形態では、このゲート絶縁膜５を形成する際に、このゲート絶縁膜５に所定の誘電率の分布を与える。即ち、前記ゲート絶縁膜５が、前記半導体基板であるＰウエル３に接する側の方がゲート電極６ａに接する側よりも高い誘電率を持つように構成する工程を行う。以下、この所定の誘電率分布を与える種々の方法を順次説明する。
【００２４】
(a)  ゲート絶縁膜５をＳｉＯＮ膜で形成する場合：
まず、図１においてゲート絶縁膜５を形成する際に、基板１を反応炉中に入れた状態で、シランガスとアンモニアガスを用いてＬＰＣＶＤ法でＳｉＮ膜を物理膜厚で１．５ｎｍ程度基板１の全面に成膜する。そののち、プラズマ酸化法を用いてＳｉＮ膜中に酸素を導入してＳｉＯＮ膜５を形成する。
【００２５】
プラズマ酸化を行うと、図３のＳＩＭＳ分析結果に見られるように、実線で示した酸素“Ｏ”の分布は、ＳｉＯＮ膜５の表面側で高く、Ｓｉ基板１（Ｐウエル３およびＮウエル４）との界面側で低くなるように導入される。ＳｉＯＮ膜５中の誘電率は酸素の含有率が大きいほど低くなるので、図３の実線で示したように、ＳｉＯＮ膜５とＳｉ基板１との界面側が高く、表面側が低くなる。なお、ＳｉＯＮ膜５の成膜には、シランガスの代わりにジクロルシラン等、他のシラン系ガスを用いてもよい。
【００２６】
（ｂ）Ｈｆシリケート膜をゲート絶縁膜５としてＭＯＣＶＤで成膜する場合：
同様に図示しない反応炉を用いて、図１のＳｉ基板１上にゲート絶縁膜５としてＨｆシリケート膜（（ＨｆＯ２）ｘ（ＳｉＯ２）１−ｘ、ｘ＜＝１）をＭＯＣＶＤ法を用いて成膜する。この際、Ｈｆ系の原材料ガス例えばC16H40N4HfとＳｉ系の原材料ガス例えばC8H24N4Siと、酸素Ｏ２との流量比を、時間とともに酸素流量比が高くなるように変化させる。このように流量比を変化させることで、ゲート絶縁膜５のＳｉ基板１側ではＨｆＯ２の含有量が多くなり、また、表面側では、ＨｆＯ２が少なく、ＳｉＯ２を多くすることができる。このＨｆＯ２の含有量が多いと誘電率が高くなる。このため、ゲート絶縁膜５中の誘電率は、図３に示したと同様に、例えば図２のゲート絶縁膜５とＰウエル３との界面側が高く、表面側が低くなる。尚、原材料ガスは他のガスでもよい。
【００２７】
ここで、ＨｆＯ２とＳｉＯ２の夫々の濃度は、成膜温度を６５０度から４００度まで低下させることで、ゲート絶縁膜５のＳｉ基板１側でＨｆＯ２の含有量が多くなり、また、表面側では、ＨｆＯ２が少なくＳｉＯ２を多くすることができるので、酸素流量比を調整する代わりにこの方法を用いても良い。
【００２８】
（ｃ）ゲート絶縁膜５としてＨｆシリケート膜をＡＬＤ法で成膜する場合：
ＡＬＤ法を用いてＨｆシリケート膜を例えば図１のＳｉ基板１上に成膜する際、反応炉中でＨｆ系原材料ガス、Ｓｉ系原材料ガス、酸素を図４（ａ）−（ｃ）に示すように順次供給する。この際、図４（ａ）に示すように、Ｏ２供給の時間を、図４（ｂ）、４（ｃ）のＨｆ系ガス及びＳｉ系ガス供給の時間Ｔ１、Ｔ２を夫々一定に保持した状態で、順次長くするように（ｔ１＜ｔ２＜ｔ３＜ｔ４）となるように変化させる。これにより、ゲート絶縁膜５のＳｉ基板１側ではＨｆＯ２の含有量が多くなり、また、表面側では、ＨｆＯ２が少なくＳｉＯ２を多くすることができる。このため、ゲート絶縁膜５中の誘電率は界面側が高く、表面側が低くすることができる。
【００２９】
このように、この実施の形態では、ゲート絶縁膜５の誘電率をゲート絶縁膜５の厚さ（深さ）方向に変化させ、ゲート絶縁膜５のシリコン基板１側の誘電率εdiele(sub)とゲート電極６ａ側の誘電率εdiele(elec) との関係がεdiele(sub)＞εdiele(elec) を満たすように形成される。
【００３０】
このような構成により、図２の構成において、ゲート電極６ａとソース領域７ａ、７ｂとの間にゲート電圧が印加された時、ゲート絶縁膜５は誘電率が基板１側でＳｉＯ２より大きくなっており、従来のシリコン酸化膜より物理膜厚が大きくなっていることから、同じ厚さであっても直接トンネル電流に起因するゲートリーク電流を抑制することができる。
【００３１】
さらに、ゲート電極６ａに近い側のゲート絶縁膜５の誘電率が小さいために、ゲート電極６ａから発生した電気力線はゲート絶縁膜５の周辺部では通り難く、ゲート絶縁膜５の中央部に集中する傾向を示す。したがって、ゲート絶縁膜５の中央部で電気力線の密度が大きくなり、周辺部では密度が粗になる。この結果、ゲート絶縁膜５中の電界もその中央部で強く、周辺部で弱くなり、ゲート電極６ａのエッジでの電界集中を回避できる。
【００３２】
なお、図２の実施形態では、浅いソース・ドレイン拡散層７ａ、７ｂの先端がゲート電極６ａのゲートエッジ部よりチャネルの内側に位置しているため、この部分に電気力線が集中し、さらにゲートエッジ部での電界集中を緩和することができる。
【００３３】
なお、以下に説明するように、ゲート絶縁膜５を形成する際、ゲート絶縁膜５の誘電率をチヤネル長方向に沿って変化させ、ゲート絶縁膜５のチヤネル中央部での誘電率εdiele(center) 、チヤネル端での誘電率εdiele(edge) の関係がεdiele(center) ＞εdiele(edge) を満たすように形成してもよい。
【００３４】
＜チャネル方向に誘電率を変化させる場合の実施形態＞
この実施形態も上記の第１の実施形態とＭＯＳＦＥＴの基本構造は同じであり、違いはゲート絶縁膜中の誘電率の分布形態のみであり、以下の説明では、説明を簡単にするために図１、図２に対応する構成は同じ参照番号を付し、それらの説明及び製造工程の説明は省略する。
【００３５】
図５に示すように、Ｓｉ基板１に形成されたＰウエル３、Ｎウエル４の表面にゲート絶縁膜、例えばＨｆシリケート膜５aを所定の厚さＨ１に形成し、その上にゲート電極６ａを形成するためのポリシリコン膜を堆積する。
【００３６】
ついで、ゲート電極６ａをパターニングするためにＳｉＮマスク２１用のＳｉＮ膜をポリシリコン膜上に形成し、図示しないフォトリソグラフィ法によりハードマスク２１を形成する。この形成されたマスク２１を用いてゲート電極６ａをＲＩＥ法でパターニングする。
【００３７】
このパターニングの際、ゲート電極６ａのエッチング終了後に、エッチング条件を変えて、ゲート電極６ａの下の部分を残してＨｆシリケート膜５ａを膜厚Ｈ１の半分程度エッチングする。この結果、ゲート電極６ａの下には例えばＨ／２程度の寸法で、Ｈｆシリケート膜５ａの側面が露出する。その後、ＳｉＨ４ガスをＨｅなどの希ガスをキャリアガスとして反応炉中に導入した状態で、反応炉内に放電によるＳｉプラズマを形成し、ＳｉをＨｆシリケート膜５ａ中に導入する。
【００３８】
この際、Ｓｉは図６に示したように、Ｈｆシリケート膜５ａのみでなく、ゲート電極６ａのポリシリコンおよびＳｉＮマスク２１内にも導入される。ここで、Ｓｉが導入された部分を参照番号２２により破線で示す。Ｈｆシリケート膜５ａでは、ゲート電極６ａの下の部分は厚くなっているのでその周辺部は側面からＳｉが導入されるが、中央部には導入されない。したがって、周辺部ではＳｉの濃度が高く、中央部は周辺部に比べてＳｉの濃度が低く、誘電率が高いまま残される。
【００３９】
その後、図７に示すようにゲート電極６ａの下の部分を残し、他の不要部分のＨｆシリケート膜５ａをＲＩＥ法で除去する。
【００４０】
このようにして、図８にＨｆ／Ｓｉ比で示すように、ゲート絶縁膜５ａのチャネル長方向のエッジ部ではＳｉ濃度が高く（Ｈｆ／Ｓｉを小さく）、中央部では低く（Ｈｆ／Ｓｉを大きく）することができるので、ゲート絶縁膜５ａの中央部では誘電率が高く、エッジ部では誘電率が低いゲート絶縁膜５ａを形成することが出来る。
【００４１】
なお、図７で説明したように不要部のＨｆシリケート膜５ａを除去する代わりに、図９に示すように基板１の全面にゲート側壁用の絶縁膜２３を堆積し、その後、側壁ＲＩＥ工程でエッチングして図１０のように、ゲート側壁２３ａ，２３ｂを形成し、且つ、このゲート側壁２３ａ，２３ｂの下にＨｆシリケート膜５ａの一部が残るように形成しても良い。
【００４２】
ゲート絶縁膜５ａの周辺部の誘電率を下げる他の方法として、ゲート絶縁膜としてＨｆＯ２膜を形成し、Ｓｉ導入の代わりにＡｌプラズマを図６に対応する工程でゲート絶縁膜のエッジ部に導入してもよい。
【００４３】
また、ゲート絶縁膜の周辺部での誘電率を下げるための元素の導入方法は、プラズマを用いる代わりに、４００度以上の温度でＳｉラジカルやＡｌラジカルにさらす方法でも良い。
【００４４】
図５乃至図１０に示したような構成により、図２の構成のＭＯＳＦＥＴにおいてゲート電極６ａとソース領域７ａ，７ｂとの間にゲート電圧を印加した時、ゲート絶縁膜５ａの中央部で電気力線が密になり、チャネル長方向に沿ったエッジ部で電気力線が粗になるので、ゲート絶縁膜５ａ中の電界はチヤネル中央部で強くなる方向に分布し、第１の実施の形態と同様に、ゲートエッジ部での電界集中を回避することができる。
【００４５】
【発明の効果】
以上詳述したようにこの発明によれば、ＭＯＳＦＥＴのゲート絶縁膜を耐熱性、耐酸化性の制限によりゲートエッジの丸め酸化を行うことができない材料で形成した場合でも、ゲートエッジの丸め酸化を行うことなく、ゲートエッジでの電界集中を緩和することができ、高い信頼性のある半導体装置とその製造方法を提供することが出来る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の一製造工程における構造を示す断面図。
【図２】図１の工程に続く工程で形成された半導体装置の構造を示す断面図。
【図３】図２に示した半導体装置のゲート絶縁膜に所定の誘電率分布が形成された状態を説明するためのグラフ。
【図４】この発明の一実施形態においてゲート絶縁膜に所定の誘電率分布を形成するためのガスの流量制御の方法を説明するためのタイムチャート。
【図５】この発明の他の実施形態においてゲート絶縁膜に所定の誘電率分布を形成するための半導体の一製造工程におけるゲート部分の構造を示す断面図。
【図６】図５に続く製造工程におけるゲート部分の構造を示す断面図。
【図７】図６に続く製造工程におけるゲート部分の構造を示す断面図。
【図８】この発明の他の実施形態におけるゲート絶縁膜中の誘電率分布を示す図。
【図９】この発明の更に他の実施形態におけるＭＯＳＦＥＴの製造工程におけるゲート部分の構造を示す断面図。
【図１０】図９の工程の後の工程におけるゲート部分の構造を示す断面図。
【符号の説明】
１…半導体基板、
２ａ、２ｂ…素子分離領域、
３…Ｐウエル、
５…ゲート絶縁膜、
６ａ…ゲート電極、
９ａ、９ｂ…ソース／ドレイン領域、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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