(57)【特許請求の範囲】
【請求項１】
メモリに対するリフレッシュを主電源またはバックアップ電源の供給を受けて制御するメモリバックアップ制御装置であって、
前記主電源の電源電圧の低下を検知して電源電圧低下検知信号を出力する電源電圧低下検知手段と、
前記電源電圧低下検知信号に基づいてセルフリフレッシュ開始要求信号を出力するセルフリフレッシュ開始要求手段と、
前記セルフリフレッシュ開始要求信号に基づいてシステムクロックに同期するクロックイネーブル信号を出力するクロックイネーブル信号出力手段と、
前記メモリヘの制御信号の状態の組み合わせによるコマンド信号を前記メモリに出力するコマンド信号出力手段と、
前記クロックイネーブル信号と前記コマンド信号とに基づいて前記メモリのセルフリフレッシュを起動する起動手段と、
前記電源電圧低下検知信号に基づいてリセット信号を出力するリセット信号出力手段と、
前記セルフリフレッシュの起動完了後、前記クロックイネーブル信号をマスクするクロックイネーブルマスク信号を出力するクロックイネーブルマスク信号出力手段と、
前記バックアップ電源の電圧と基準電圧とを比較してバックアップ電源電圧検出信号を出力する比較出力手段と、
前記リセット信号と前記クロックイネーブルマスク信号との論理条件に基づいて前記クロックイネーブル信号と前記バックアップ電源電圧検出信号とを切り替える第１の切替手段と、
を有することを特徴とするメモリバックアップ制御装置。
【請求項２】
前記主電源の電圧復帰状態を検出して前記電源電圧低下検知信号を解除する電源電圧低下検知信号解除手段と、
前記電源電圧低下検知信号の解除に従い、前記リセット信号を解除するリセット信号解除手段と、
前記リセット信号の解除後に、前記セルフリフレッシュ開始要求信号を出力する第２のセルフリフレッシュ開始要求手段と、
前記第２のセルフリフレッシュ開始要求手段から出力される前記セルフリフレッシュ開始要求信号に従い、前記バックアップ電源電圧検出信号を前記クロックイネーブル信号に切り替える第２の切替手段と、
前記セルフリフレッシュ開始要求信号出力から一定時間後に、セルフリフレッシュ解除要求信号を出力するセルフリフレッシュ解除要求手段と、
を有することを特徴とする請求項１記載のメモリバックアップ制御装置。
【請求項３】
メモリに対するリフレッシュを主電源またはバックアップ電源の供給を受けて制御するメモリバックアップ制御方法であって、
前記主電源の電源電圧の低下を検出して電源電圧低下検知信号を出力する電源電圧低下検知工程と、
前記電源電圧低下検知信号に基づいてセルフリフレッシュ開始要求信号を出力するセルフリフレッシュ開始要求工程と、
前記セルフリフレッシュ開始要求信号に基づいてシステムクロックに同期するクロックイネーブル信号を出力するクロックイネーブル信号出力工程と、
前記メモリヘの制御信号の状態の組み合わせによるコマンド信号を前記メモリに出力するコマンド信号出力工程と、
前記クロックイネーブル信号と前記コマンド信号とに基づいて前記メモリのセルフリフレッシュを起動する起動工程と、
前記電源電圧低下検知信号に基づいてリセット信号を出力するリセット信号出力工程と、
前記クロックイネーブル信号による前記メモリの初期設定動作終了に基づいて当該クロックイネーブル信号をマスクするクロックイネーブルマスク信号を出力するクロックイネーブルマスク信号出力工程と、
前記バックアップ電源の電圧と基準電圧とを比較してバックアップ電源電圧検出信号を出力する比較出力工程と、
前記リセット信号出力工程から出力されるリセット信号と前記クロックイネーブルマスク信号との論理条件に基づいて前記クロックイネーブル信号と前記バックアップ電源電圧検出信号とを切り替える第１の切替工程と、
を有することを特徴とするメモリバックアップ制御方法。
【請求項４】
前記主電源の電圧復帰状態を検出して前記電源電圧低下検知信号を解除する電源電圧低下検知信号解除工程と、
前記信号解除工程による電源電圧低下検知信号の解除に従い、前記リセット信号を解除するリセット信号解除工程と、
前記リセット信号の解除後に、前記セルフリフレッシュ開始要求信号を出力する第２のセルフリフレッシュ開始要求工程と、
前記第２のセルフリフレッシュ開始要求工程により出力される前記セルフリフレッシュ開始要求信号に従い、前記バックアップ電源電圧検出信号を前記クロックイネーブル信号に切り替える第２の切替工程と、
前記セルフリフレッシュ開始要求信号出力から一定時間後に、セルフリフレッシュ解除要求信号を出力するセルフリフレッシュ解除要求工程と、
を有することを特徴とする請求項３記載のメモリバックアップ制御方法。
【請求項５】
メモリに対するリフレッシュを主電源またはバックアップ電源の供給を受けて制御するメモリバックアップ制御装置であって、
前記主電源の電源電圧の低下を検知して電源電圧低下検知信号を出力する電源電圧低下検知手段と、
前記電源電圧低下検知信号に基づいてセルフリフレッシュ開始要求信号を出力するセルフリフレッシュ開始要求手段と、
前記セルフリフレッシュ開始要求信号に基づいてシステムクロックに同期するクロックイネーブル信号を出力するクロックイネーブル信号出力手段と、
前記メモリヘの制御信号の状態の組み合わせによるコマンド信号を前記メモリに出力するコマンド信号出力手段と、
前記クロックイネーブル信号と前記コマンド信号とに基づいて前記メモリのセルフリフレッシュを起動する起動手段と、
低消費電力モードであるか否かを判別するモード判別手段と、
前記モード判別手段により低消費電力モードであると判別された場合に、前記セルフリフレッシュ開始要求信号の出力を抑止し、前記セルフリフレッシュを起動せずに前記クロックイネーブルマスク信号を出力するリフレッシュ制御手段と、
を有することを特徴とするメモリバックアップ制御装置。
【請求項６】
メモリに対するリフレッシュを主電源またはバックアップ電源の供給を受けて制御するメモリバックアップ制御方法であって、
前記主電源の電源電圧の低下を検出して電源電圧低下検知信号を出力する電源電圧低下検知工程と、
前記電源電圧低下検知信号に基づいてセルフリフレッシュ開始要求信号を出力するセルフリフレッシュ開始要求工程と、
前記セルフリフレッシュ開始要求信号に基づいてシステムクロックに同期するクロックイネーブル信号を出力するクロックイネーブル信号出力工程と、
前記メモリヘの制御信号の状態の組み合わせによるコマンド信号を前記メモリに出力するコマンド信号出力工程と、
前記クロックイネーブル信号と前記コマンド信号とに基づいて前記メモリのセルフリフレッシュを起動する起動工程と、
低消費電力モードであるか否かを判別するモード判別工程と、
前記モード判別工程により低消費電力モードであると判別された場合に、前記セルフリフレッシュ開始要求信号の出力を抑止し、前記セルフリフレッシュを起動せずに前記クロックイネーブルマスク信号を出力するリフレッシュ制御工程と、
を有することを特徴とするメモリバックアップ制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、主電源とバックアップ電源とを切り替えながらデータを保持するメモリに対して電源遮断および復帰を制御するメモリバックアップ制御装置およびメモリバックアップ制御方法に関するものである。
【０００２】
【従来の技術】
一般に大容量のメモリを必要とするシステムにおいて、データのバックアップをする場合、メモリバックアップ回路は記憶素子としてＤＲＡＭ（ダイナミックＲＡＭ）などの揮発性メモリを用いる。そのＤＲＡＭのデータを保持するためデータをリストア（再書き込み）するリフレッシュ回路、そのＤＲＡＭリフレッシュにおいてシステム動作時とバックアップ時を切り替えるセレクタ、システムの電源電圧を監視する電源電庄監視回路、システムの電源電圧と同一の電圧を得るバックアップ電源回路から構成される。
【０００３】
このような構成において、従来、バックアップ動作への移行は、停電等による電源電圧の低下を電源電圧監視回路で検知した後、システムにリセットを出力すると同時にバックアップ用のリフレッシュ回路にセレクタを切り替え、バックアップ時だけ動作するリフレッシュ回路を起動したり、あるいは、ＤＲＡＭに接続されるＲＡＳ、ＣＡＳによりＣＢＲ（ＣＡＳＢｅｆｏｒｅＲＡＳ）タイミングを生成し、該ＤＲＡＭのセルフリフレッシュを起動し、バックアップを行っていた。
【０００４】
そして、電源復帰時は、電源電圧の復帰を電源電圧監視回路で検知した後、システムのリセットを解除すると同時にＤＲＡＭリフレッシュ回路をバックアップ側からシステム側に前記セレクタを切り替えていた。
【０００５】
また、バックアップ制御移行復帰時のＤＲＡＭ制御は、システムクロックと非同期のハードウエアタイミングを利用して行われていた。
【０００６】
【発明が解決しようとする課題】
従来のメモリバックアップ制御装置は上記のように構成されているので、第１に、大容量のメモリを必要とするシステムにおいて、メモリ制御を高速に行うには限界があった。
【０００７】
第２に、ＲＡＳ、ＣＡＳ信号のＣＢＲタイミングをハードウエアまたはゲートアレイで生成する必要があり、制御・処理の更なる簡素化と高速動作を実現することができないという問題点があった。
【０００８】
本発明は、上記の問題点を解決するためになされたもので、本発明の目的は、メモリ制御の高速化を図れるクロック同期式のシンクロナスＤＲＡＭを用いたシステムにおいて、メモリバックアップ動作の移行復帰制御の高速化とメモリのデータ保持の信頼性を向上できるメモリバックアップ制御装置およびメモリバックアップ制御方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明に係る第１の発明は、メモリに対するリフレッシュを主電源またはバックアップ電源の供給を受けて制御するメモリバックアップ制御装置であって、前記主電源の電源電圧の低下を検知して電源電圧低下検知信号を出力する電源電圧低下検知手段と、前記電源電圧低下検知信号に基づいてセルフリフレッシュ開始要求信号を出力するセルフリフレッシュ開始要求手段と、前記セルフリフレッシュ開始要求信号に基づいてシステムクロックに同期するクロックイネーブル信号を出力するクロックイネーブル信号出力手段と、前記メモリヘの制御信号の状態の組み合わせによるコマンド信号を前記メモリに出力するコマンド信号出力手段と、前記クロックイネーブル信号と前記コマンド信号とに基づいて前記メモリのセルフリフレッシュを起動する起動手段と、前記電源電圧低下検知信号に基づいてリセット信号を出力するリセット信号出力手段と、前記セルフリフレッシュの起動完了後、前記クロックイネーブル信号をマスクするクロックイネーブルマスク信号を出力するクロックイネーブルマスク信号出力手段と、前記バックアップ電源の電圧と基準電圧とを比較してバックアップ電源電圧検出信号を出力する比較出力手段と、前記リセット信号と前記クロックイネーブルマスク信号との論理条件に基づいて前記クロックイネーブル信号と前記バックアップ電源電圧検出信号とを切り替える第１の切替手段とを有するものである。
【００１１】
本発明に係る第２の発明は、前記主電源の電圧復帰状態を検出して前記電源電圧低下検知信号を解除する電源電圧低下検知信号解除手段と、前記電源電圧低下検知信号の解除に従い、前記リセット信号を解除するリセット信号解除手段と、前記リセット信号の解除後に、前記セルフリフレッシュ開始要求信号を出力する第２のセルフリフレッシュ開始要求手段と、前記第２のセルフリフレッシュ開始要求手段から出力される前記セルフリフレッシュ開始要求信号に従い、前記バックアップ電源電圧検出信号を前記クロックイネーブル信号に切り替える第２の切替手段と、前記セルフリフレッシュ開始要求信号出力から一定時間後に、セルフリフレッシュ解除要求信号を出力するセルフリフレッシュ解除要求手段とを有するものである。
【００１３】
本発明に係る第３の発明は、メモリに対するリフレッシュを主電源またはバックアップ電源の供給を受けて制御するメモリバックアップ制御方法であって、前記主電源の電源電圧の低下を検出して電源電圧低下検知信号を出力する電源電圧低下検知工程と、前記電源電圧低下検知信号に基づいてセルフリフレッシュ開始要求信号を出力するセルフリフレッシュ開始要求工程と、前記セルフリフレッシュ開始要求信号に基づいてシステムクロックに同期するクロックイネーブル信号を出力するクロックイネーブル信号出力工程と、前記メモリヘの制御信号の状態の組み合わせによるコマンド信号を前記メモリに出力するコマンド信号出力工程と、前記クロックイネーブル信号と前記コマンド信号とに基づいて前記メモリのセルフリフレッシュを起動する起動工程と、前記電源電圧低下検知信号に基づいてリセット信号を出力するリセット信号出力工程と、前記クロックイネーブル信号による前記メモリの初期設定動作終了に基づいて当該クロックイネーブル信号をマスクするクロックイネーブルマスク信号を出力するクロックイネーブルマスク信号出力工程と、前記バックアップ電源の電圧と基準電圧とを比較してバックアップ電源電圧検出信号を出力する比較出力工程と、前記リセット信号出力工程から出力されるリセット信号と前記クロックイネーブルマスク信号との論理条件に基づいて前記クロックイネーブル信号と前記バックアップ電源電圧検出信号とを切り替える第１の切替工程とを有するものである。
【００１４】
本発明に係る第４の発明は、前記主電源の電圧復帰状態を検出して前記電源電圧低下検知信号を解除する電源電圧低下検知信号解除工程と、前記信号解除工程による電源電圧低下検知信号の解除に従い、前記リセット信号を解除するリセット信号解除工程と、前記リセット信号の解除後に、前記セルフリフレッシュ開始要求信号を出力する第２のセルフリフレッシュ開始要求工程と、前記第２のセルフリフレッシュ開始要求工程により出力される前記セルフリフレッシュ開始要求信号に従い、前記バックアップ電源電圧検出信号を前記クロックイネーブル信号に切り替える第２の切替工程と、前記セルフリフレッシュ開始要求信号出力から一定時間後に、セルフリフレッシュ解除要求信号を出力するセルフリフレッシュ解除要求工程とを有するものである。
【００１５】
本発明に係る第５の発明は、メモリに対するリフレッシュを主電源またはバックアップ電源の供給を受けて制御するメモリバックアップ制御装置であって、前記主電源の電源電圧の低下を検知して電源電圧低下検知信号を出力する電源電圧低下検知手段と、前記電源電圧低下検知信号に基づいてセルフリフレッシュ開始要求信号を出力するセルフリフレッシュ開始要求手段と、前記セルフリフレッシュ開始要求信号に基づいてシステムクロックに同期するクロックイネーブル信号を出力するクロックイネーブル信号出力手段と、前記メモリヘの制御信号の状態の組み合わせによるコマンド信号を前記メモリに出力するコマンド信号出力手段と、前記クロックイネーブル信号と前記コマンド信号とに基づいて前記メモリのセルフリフレッシュを起動する起動手段と、低消費電力モードであるか否かを判別するモード判別手段と、前記モード判別手段により低消費電力モードであると判別された場合に、前記セルフリフレッシュ開始要求信号の出力を抑止し、前記セルフリフレッシュを起動せずに前記クロックイネーブルマスク信号を出力するリフレッシュ制御手段とを有するものである。
【００１６】
本発明に係る第６の発明は、メモリに対するリフレッシュを主電源またはバックアップ電源の供給を受けて制御するメモリバックアップ制御方法であって、前記主電源の電源電圧の低下を検出して電源電圧低下検知信号を出力する電源電圧低下検知工程と、前記電源電圧低下検知信号に基づいてセルフリフレッシュ開始要求信号を出力するセルフリフレッシュ開始要求工程と、前記セルフリフレッシュ開始要求信号に基づいてシステムクロックに同期するクロックイネーブル信号を出力するクロックイネーブル信号出力工程と、前記メモリヘの制御信号の状態の組み合わせによるコマンド信号を前記メモリに出力するコマンド信号出力工程と、前記クロックイネーブル信号と前記コマンド信号とに基づいて前記メモリのセルフリフレッシュを起動する起動工程と、低消費電力モードであるか否かを判別するモード判別工程と、前記モード判別工程により低消費電力モードであると判別された場合に、前記セルフリフレッシュ開始要求信号の出力を抑止し、前記セルフリフレッシュを起動せずに前記クロックイネーブルマスク信号を出力するリフレッシュ制御工程とを有するものである。
【００１７】
【発明の実施の形態】
図１は、本発明の一実施形態を示すメモリのバックアップ制御装置の構成を説明するブロック図であり、例えばシンクロナスＤＲＡＭ（以下ＳＤＲＡＭ）のバックアップ制御装置に対応する。
【００１８】
図において、１はバスコントローラとして機能するＣＰＵで、データバスＤＡＴＡＢＵＳ，アドレスバスＡＤＤＲＥＳＳＢＵＳを介してＳＤＲＡＭ１１，１２のメモリアクセスを制御する。２はタイミングおよびロジック回路（以下、タイミング回路という）で、タイミング回路と論理ゲートから構成される。３はリセット出力回路で、クロック監視機能を有する。リセット出力回路３にはＷＤＣＬＫ信号が入力される。ＳＣＫはシステムクロックである。
【００１９】
４は比較回路で、バックアップ電源７の電圧と基準電圧とを比較し、その比較結果をタイミングおよびロジック回路２とセレクタ１０に対して出力する。５は電源電圧監視回路で、システムの電源電圧の低下状態および復帰状態を検知する。６は主電源で、ＡＣ商用電源等からシステム電源を各部に供給する。
【００２０】
８は電圧変換回路で、バックアップ電源７の電圧をＳＤＲＡＭ１１，１２の電源電圧ＶＣＣに変換する。９はアドレスデコーダで、アドレスバスＡＤＤＲＥＳＳＢＵＳ上のアドレスを解析する。１０はセレクタで、ＳＤＲＡＭ１１，１２へのＣＫＥ信号をＣＰＵ側とバックアップ側で切り替える。
【００２１】
ＳＤＲＡＭ１１，１２はシンクロナスＤＲＡＭで構成され、システムクロックＳＣＫがクロックポートＣＬＫに入力される。１３はＡＮＤ論理ゲートで、リセット出力回路３の出力とＣＰＵ１からのＣＫＥＭ信号とのアンド処理を行い、その結果信号（ＣＫＥＳＥＬ信号）をセレクタ１０に出力する。
【００２２】
１４、１５、１６、１７はＯＲ論理ゲートで、該ゲート出力でＳＤＲＡＭ１１，１２の入出力データを制御する。
【００２３】
図２は、図１に示したＳＤＲＡＭ１１，１２のセルフリフレッシュ移行コマンド（ＳＥＬＦ）とセルフリフレッシュ解除コマンド（ＳＥＬＦＸ）の発行状態を示すタイミングチャートである。
図において、ｔPDE は、セルフリフレッシュ終了時のＣＫＥ信号ホールド時間、ｔRCは、リフレッシュアクティブコマンド遅延時間を表す。
【００２４】
図３は、図１に示したＳＤＲＡＭｌｌ、１２の詳細構成を示す回路図であり、一例として、×１６ビット構成のＳＤＲＡＭを示してある。なお、図１と同一のものには同一の符号を付してある。
【００２５】
図に示すように、ＳＤＲＡＭ１１，１２は、ＣＫＥ端子と制御線の組み合わせコマンドであるチップセレクトＣＳ、ローアドレスストローブＲＡＳ、カラムアドレスストローブＣＡＳ、書き込みイネーブルＷＥ、アドレス端子、システムクロックに同期するＣＬＫ端子で制御される。
【００２６】
入出力データの制御は、入力マスク／出力ディスエーブルを下位ビット（ＤＯ〜７）、上位ビット（Ｄ８〜１５）に対してＤＱＭＬ、ＤＱＭＵ信号により制御される。ＶＢは、バックアップ電源７または該バックアップ電源７の電圧変換回路８の出力電源、及び主電源通電時は主電源６が供給される。
【００２７】
図４は、本発明に係るメモリバックアップ制御装置における電源遮断または停電時におけるバックアップ動作への移行を示すタイミングチャートである。
【００２８】
図において、主電源６がＯＦＦし、ＳＤＲＡＭｌｌ，１２への電源ＶＣＣが低下すると、電源電圧監視回路５から電源電圧低下検知信号（／ＰＲＳＴ信号：／は負論理を示す）をＬｏｗ出力し、タイミング回路２では、該／ＰＲＳＴ信号Ｌｏｗを受けて、セルフリフレッシュ開始要求信号（ＳＲＦＲＱ：Ｈｉｇｈ）をＣＰＵ１に対して出力する。
【００２９】
これを受けて、ＣＰＵ１は、該ＳＲＦＲＱ信号のＨｉｇｈ状態に従い、ＣＫＥ信号をクロックの立ち上がりに同期してＬｏｗにすると、セレクタ１０は主電源通電時、ＣＰＵ１側に接続されるので、ＳＤＲＡＭｌｌ，１２側のＣＫＥ端子もＬｏｗに切り替わる。
【００３０】
同時に、図２に示すようにコマンド（ＳＥＬＦ）を出力する。ＳＤＲＡＭ１１，１２に対するセルフリフレッシュ起動完了後、ＣＰＵ１は、ＣＫＥＭ信号をＬｏｗとし、ＣＰＵ１からのリセット信号（／ＲＥＳＥＴ信号）とのＡＮＤ論理ゲート１３の出力であるＣＫＥＳＥＬ信号をＬｏｗにし、セレクタ１０をバックアップ電源側（ＢＡＬＲＭ）に切り替える。その後、上記リセット信号をＬｏｗにし、バックアップ動作に移行する。
【００３１】
図４に示すように、／ＰＲＳＴ信号のＬｏｗから／ＲＥＳＥＴ信号のＬｏｗまでの時間ｔｌは、タイミング回路２で、ＣＫＥＭ信号のＬｏｗ出力以降に設定する。
【００３２】
図５は、本発明に係るメモリバックアップ制御装置におけるバックアップ動作が保持されている場合の電源通電後の復帰を示すタイミングチャートである。
【００３３】
図に示すように、主電源６通電後、電源電圧監視回路５が電源電圧の復帰を検知すると、／ＰＲＳＴ信号をＨｉｇｈに解除し、該／ＰＲＳＴ信号を受けてリセット出力回路３は／ＲＥＳＥＴ信号をＨｉｇｈに解除する。
【００３４】
そして、ＳＤＲＡＭ１１，１２の初期設定後、システム側のみセルフリフレッシュ動作状態にするため、セレクタ１０がＳＤＲＡＭ１１，１２ヘのＣＫＥ信号をバックアップ側（ＢＡＬＲＭ）に接続した状態で、タイミング回路２がＣＰＵ１に対してセルフリフレッシュ開始要求（ＳＲＦＲＱ：Ｈｉｇｈ）を出力し、ＣＰＵ１はタイミング回路２からの該ＳＲＦＲＱ信号を受けて、ＣＫＥ信号をＬｏｗ出力する。その後、ＳＤＲＡＭ１１，１２のセルフリフレッシュを解除するため、ＣＫＥＭ信号をＨｉｇｈにし、セレクタ１０をＣＰＵ１側に切り替える。
【００３５】
再度、タイミング回路２は、ＳＲＦＲＱ信号をＬｏｗにし、セルフリフレッシュ解除要求を出力する。なお、ＳＲＦＲＱ信号ＨｉｇｈからＬｏｗまでの時間ｔ２は、タイミング回路２で、ＣＫＥＭ信号Ｈｉｇｈ出力以降に設定する。
【００３６】
該セルフリフレッシュ解除要求を受けて、ＣＰＵ１はＣＫＥ信号をＨｉｇｈ、及び図２に示すようにセルフリフレッシュ解除コマンド（ＳＥＬＦＸ）を出力し、バックアップ動作から復帰する。
【００３７】
図６は、本発明に係るメモリバックアップ制御装置におけるバックアップ動作が保持されていない場合の電源通電後の復帰を示すタイミングチャートである。
【００３８】
この図に示すように、主電源６通電後、電源電圧監視回路５が電源電圧の復帰を検知すると、／ＰＲＳＴ信号をＨｉｇｈに解除し、該／ＰＲＳＴ信号を受けてリセット出力回路３はリセット信号をＨｉｇｈに解除する。ＳＤＲＡＭ１１，１２の初期設定後、ＣＫＥＭ信号をＨｉｇｈにし、セレクタ１０をＣＰＵ１側に切り替え、初期設定動作を完了する。
【００３９】
図７は、本発明に係るメモリバックアップ制御装置における低消費電力モード移行時、及び電源遮断または停電時におけるバックアップ動作への移行を示すタイミングチャートである。
【００４０】
この図に示すように、低消費電力モードヘの移行要因（ＥＳＳ要因）をタイミング回路２で受けとると、該タイミング回路２からセルフリフレッシュ開始要求信号（ＳＲＦＲＱ：Ｈｉｇｈ）を出力する。
【００４１】
ＣＰＵ１は、該ＳＲＦＲＱ信号のＨｉｇｈに従い、ＣＫＥ信号をクロックの立ち上がりに同期してＬｏｗにすると、セレクタ１０は主電源通電中の通常モード時は、ＣＰＵ１側に接続されるので、ＳＤＲＡＭｌｌ、１２側のＣＫＥ端子もＬｏｗに切り替わる。同時に、図２に示すようにコマンド（ＳＥＬＦ）を出力し、ＳＤＲＡＭ１１，１２のセルフリフレッシュを起動する。
【００４２】
そして、主電源６がＯＦＦし、ＳＤＲＡＭｌｌ，１２への電源ＶＣＣが低下すると電源電圧監視回路５から電源電圧低下検知信号（／ＰＲＳＴ）をＬｏｗ出力し、タイミング回路２では、低消費電力モード状態であるかをＷＤＩＮＨ信号から判断し、低消費電力モードである場合、該／ＰＲＳＴ信号のＬｏｗを受けて、ＣＫＥＭ信号をＬｏｗにし、リセット信号とのＡＮＤ論理ゲート１３の出力であるＣＫＥＳＥＬ信号をＬｏｗにし、セレクタ１０をバックアップ電源側（ＢＡＬＲＭ）に切り替える。その後、リセット信号をＬｏｗにし、バックアップ動作に移行する。
【００４３】
なお、／ＰＲＳＴ信号Ｌｏｗから／ＲＥＳＥＴ信号Ｌｏｗまでの時間ｔ３は、タイミング回路２で、ＣＫＥＭ信号Ｌｏｗ出力以降に設定する。
【００４４】
以下、本実施形態の特徴的構成について図１等を参照して説明する。
【００４５】
上記のように構成されたＣＰＵ１がメモリ（ＳＤＲＡＭ１１，１２）に対するリフレッシュを主電源６またはバックアップ電源７の供給を受けて制御するメモリバックアップ制御装置であって、前記主電源６の電源電圧の低下を検出して電源電圧低下検知信号を出力する電源電圧低下検知信号出力手段（電源電圧監視回路５）と、前記電源電圧低下検知信号出力手段から出力される電源電圧低下検知信号に基づいてＣＰＵ１に対してセルフリフレッシュ開始要求信号を出力するセルフリフレッシュ開始要求信号出力手段（タイミング回路２）と、前記セルフリフレッシュ開始要求信号出力手段から出力される前記セルフリフレッシュ開始要求信号に基づいて前記ＣＰＵのシステムクロックに同期するクロックイネーブル信号を出力するクロックイネーブル信号出力手段（ＣＰＵ１による）と、前記メモリヘの制御線の組み合わせによるコマンド信号を前記メモリに出力するコマンド信号出力手段（ＣＰＵ１のＲＡＳ，ＣＳ，ＣＡＳ，ＷＥ等を含む）とを有し、前記クロックイネーブル信号出力手段から出力されるクロックイネーブル信号と前記コマンド信号出力手段から出力されるコマンド信号とに基づいて前記メモリのセルフリフレッシュを起動するので、従来のようにＲＡＳ、ＣＡＳ信号のＣＢＲタイミングをハードウエアまたはゲートアレイで生成する必要が無く、前記セルフリフレッシュ開始要求信号で、クロック同期のコマンド信号を入力するので、制御の簡素化と高速動作を実現することができる。
【００４６】
また、前記電源電圧低下検知信号出力手段から出力される前記電源電圧低下検知信号に基づいてリセット信号を出力するリセット信号出力手段（リセット回路３）と、前記クロックイネーブル信号による前記メモリの初期設定動作終了に基づいてクロックイネーブル信号をマスクするクロックイネーブルマスク信号を出力するクロックイネーブルマスク信号出力手段と、前記バックアップ電源の電圧と基準電圧とを比較してバックアップ電源電圧検出信号を出力する比較出力手段（比較回路４）と、前記リセット信号出力手段（リセット出力回路３の出力）から出力されるリセット信号と前記クロックイネーブルマスク信号ＣＫＥＭとの論理条件（アンドゲート１３による論理演算条件）に基づいて前記クロックイネーブル信号と前記バックアップ電源電圧検出信号とを切り替える第１の切替手段（セレクタ１０）とを有するので、速やかにバックアップ電源側に切り替え動作を行えるので、切り替え時の信頼性を向上することができる。
【００４７】
さらに、前記主電源の電圧復帰状態を検出して前記電源電圧低下検知信号を解除する信号解除手段（電源電圧監視回路５による）と、前記信号解除手段による電源電圧低下検知信号の解除に従い、前記リセット信号を解除するリセット信号解除手段（リセット回路３）と、前記ＣＰＵおよび前記メモリの初期設定後、バックアップ動作中かどうかを判別する判別手段（ＣＰＵ１による）と、前記判別手段によりバックアップ動作中であると判別された場合には、前記セルフリフレッシュ開始要求信号を条件出力する条件出力手段（タイミング回路２）と、前記条件出力手段から条件出力される前記セルフリフレッシュ開始要求信号に従い、前記バックアップ電源電圧検出信号を前記クロックイネーブル信号に切り替える第２の切替手段（セレクタ１０）と、前記セルフリフレッシュ開始要求信号出力から一定時間後に、セルフリフレッシュ解除要求信号を出力するタイミング遅延出力手段とを有するので、処理の多様化を避けられ、電源通電時の復帰処理の信頼性を向上することができる。
【００４８】
以下、図８に示すフローチャートを参照して、主電源６停止後のメモリバックアップ制御手順について説明する。
【００４９】
図８は、本発明に係るメモリバックアップ制御装置における第１のデータ処理手順の一例を示すフローチャートである。なお、（１）〜（１０）は各ステップを示す。
【００５０】
まず、停電または電源遮断により主電源６がＯＦＦして（１）、ＳＤＲＡＭｌｌ，１２への電源ＶＣＣの低下を電源電圧監視回路５が検知すると（２）、該電源電圧監視回路５は、電源電圧低下検知信号（／ＰＲＳＴ信号）をＬｏｗ出力する（３）。
【００５１】
次に、タイミング回路２では、該／ＰＲＳＴ信号Ｌｏｗを受けて、低消費電力モードであるかを該タイミング回路２に入力されるＷＤＩＮＨ信号により判断し（４）、ＮＯならば、セルフリフレッシュ開始要求信号（ＳＲＦＲＱ：Ｈｉｇｈ）を出力する（５）。
【００５２】
次に、ＣＰＵ１は、該ＳＲＦＲＱ信号Ｈｉｇｈに従い、ＣＫＥ信号をクロックの立ち上がりに同期してＬｏｗにする（６）。そして、セレクタ１０は主電源通電時、ＣＰＵ１側に接続されるので、ＳＤＲＡＭｌｌ，１２側のＣＫＥ端子もＬｏｗに切り替わる。同時に、図２に示すようにコマンド（ＳＥＬＦ）を出力し、ＳＤＲＡＭのセルフリフレッシュを起動する（７）。
【００５３】
次に、セルフリフレッシュ起動完了後、ＣＫＥＭ信号をＬｏｗにし（８）、リセット信号とのＡＮＤ論理ゲート１３の出力であるＣＫＥＳＥＬ信号をＬｏｗにし、セレクタ１０をバックアップ電源側（ＢＡＬＲＭ）に切り替える（９）。その後、リセット信号をＬｏｗにし、バックアップ動作に移行する（１０）。
【００５４】
一方、ステップ（４）で、低消費電力モードであるならば、ステップ（８）へ進み、セレクタ１０の切り替え動作を実行する。
【００５５】
以下、図９に示すフローチャートを参照して、主電源６通電後のメモリバックアップ制御手順について説明する。
【００５６】
図９は、本発明に係るメモリバックアップ制御装置における第２のデータ処理手順の一例を示すフローチャートである。なお、（１）〜（１７）は各ステップを示す。
【００５７】
まず、主電源６を通電した後（１）、電源電圧監視回路５が電源電圧の復帰を検知する（２）と、／ＰＲＳＴ信号をＨｉｇｈに解除し（３）、該／ＰＲＳＴ信号を受けてリセット出力回路３はリセット信号をＨｉｇｈに解除する（４）。
【００５８】
次に、バスコントローラとして機能するＣＰＵ１を初期化し（５）、ＳＤＲＡＭの初期設定後（６）、バックアップ動作が保持されているかを、バックアップ電源７の比較回路４の出力であるＢＡＬＲＭ信号により判断し（７）、ＹＥＳならば、システム側のみセルフリフレッシュ動作状態にするため、セレクタ１０がＳＤＲＡＭ１１，１２へのＣＫＥ信号をバックアップ側（ＢＡＬＲＭ）に接続した状態で、セルフリフレッシュ開始要求（ＳＲＦＲＱ：Ｈｉｇｈ）を出力し（８）、ＣＰＵ１は該ＳＲＦＲＱ信号を受けて、ＣＫＥ信号をＬｏｗ出力する（９）。
【００５９】
その後、ＳＤＲＡＭ１１，１２のセルフリフレッシュを解除するため、ＣＫＥＭ信号をＨｉｇｈにし（１０）、セレクタ１０をＣＰＵ１側に切り替える（１１）。
【００６０】
次に、再度、タイミング回路２は、ＳＲＦＲＱ信号をＬｏｗにし、セルフリフレッシュ解除要求をＣＰＵ１に対して出力する（１２）。該セルフリフレッシュ解除要求を受けて、ＣＰＵ１はＣＫＥ信号をＨｉｇｈにし（１３）、及び図２に示すようにセルフリフレッシュ解除コマンドを出力し、バックアップ動作から復帰し（１４）、初期設定動作を完了する（１５）。
【００６１】
一方、ステップ（７）で、ＮＯ（バックアップ動作が保持されていないと判断した）ならば、ＣＰＵ１は、ＣＫＥＭ信号をＨｉｇｈにし（１６）、セレクタ１０をＣＰＵ１側に切り替え（１７）、ステップ（１５）へ進み、初期設定動作を完了する。
【００６２】
なお、図１に示した符号１８で囲まれるタイミング回路２、リセット出力回路３、比較回路４の全て、または一部を、１チップのゲートアレイで構成するように構成してもよい。
【００６３】
以下、本実施形態の特徴的構成について図８，図９等を参照してさらに説明する。
【００６４】
上記のように構成されたＣＰＵ１がメモリ（ＳＤＲＡＭ１１，１２）に対するリフレッシュを主電源６またはバックアップ電源７の供給を受けて制御するメモリバックアップ制御方法であって、前記主電源の電源電圧の低下を検出して電源電圧低下検知信号を出力する電源電圧低下検知信号出力工程（図８のステップ（１），（２），（３））と、前記電源電圧低下検知信号出力工程により出力される電源電圧低下検知信号に基づいてＣＰＵ１に対してセルフリフレッシュ開始要求信号を出力するセルフリフレッシュ開始要求信号出力工程（図８のステップ（５））と、前記セルフリフレッシュ開始要求信号出力工程により出力される前記セルフリフレッシュ開始要求信号に基づいて前記ＣＰＵ１のシステムクロックに同期するクロックイネーブル信号を出力するクロックイネーブル信号出力工程（図８のステップ（６））と、前記メモリヘの制御線の組み合わせによるコマンド信号を前記メモリに出力するコマンド信号出力工程（図示しない）とを有し、前記クロックイネーブル信号出力工程により出力されるクロックイネーブル信号と前記コマンド信号出力工程により出力されるコマンド信号とに基づいて前記メモリのセルフリフレッシュを起動するので、従来のようにＲＡＳ、ＣＡＳ信号のＣＢＲタイミングをハードウエアまたはゲートアレイで生成する必要が無く、前記セルフリフレッシュ開始要求信号で、クロック同期のコマンド信号を入力するので、制御の簡素化と高速動作を実現することができる。
【００６５】
また、前記電源電圧低下検知信号出力工程により出力される前記電源電圧低下検知信号に基づいてリセット信号を出力するリセット信号出力工程（図示しない）と、前記クロックイネーブル信号による前記メモリの初期設定動作終了に基づいてクロックイネーブル信号をマスクするクロックイネーブルマスク信号を出力するクロックイネーブルマスク信号出力工程（図８のステップ（８））と、前記バックアップ電源の電圧と基準電圧とを比較してバックアップ電源電圧検出信号を出力する比較出力工程（図示しない）と、前記リセット信号出力工程から出力されるリセット信号と前記クロックイネーブルマスク信号との論理条件に基づいて前記クロックイネーブル信号と前記バックアップ電源電圧検出信号とを切り替える第１の切替工程（図８のステップ（９））とを有するので、速やかにバックアップ電源側に切り替え動作を行えるので、切り替え時の信頼性を向上することができる。
【００６６】
さらに、前記主電源の電圧復帰状態を検出して前記電源電圧低下検知信号を解除する信号解除工程（図９のステップ（１），（２））と、前記信号解除工程による電源電圧低下検知信号の解除に従い、前記リセット信号を解除するリセット信号解除工程（図９のステップ（３））と、前記ＣＰＵおよび前記メモリの初期設定後、バックアップ動作中かどうかを判別する判別工程（図９のステップ（７））と、前記判別工程によりバックアップ動作中であると判別された場合には、前記セルフリフレッシュ開始要求信号を条件出力する条件出力工程（図９のステップ（８））と、前記条件出力工程により条件出力される前記セルフリフレッシュ開始要求信号に従い、前記バックアップ電源電圧検出信号を前記クロックイネーブル信号に切り替える第２の切替工程（図９のステップ（１１））と、前記セルフリフレッシュ開始要求信号出力から一定時間後に、セルフリフレッシュ解除要求信号を出力するタイミング遅延出力工程とを有するので、システム側のセルフリフレッシュ開始要求時、解除要求時に対する処理を各々統一することができるので、処理の多様化を避けられ、電源通電時の復帰処理の信頼性を向上することができる。
【００６７】
また、ＣＰＵ１がメモリ（ＳＤＲＡＭ１１，１２）に対するリフレッシュを主電源またはバックアップ電源の供給を受けて制御するメモリバックアップ制御方法であって、通常動作時より消費電力を低減する低消費電力モードに移行する時、前記セルフリフレッシュ開始要求信号に従い、前記クロックイネーブル信号を出力し、前記ＣＰＵのシステムクロックに同期した前記クロックイネーブル信号と前記コマンド信号とに基づいて前記メモリのセルフリフレッシュを起動するので、低消費電力モード時の電源遮断に対し、速やかにバックアップ動作に移行することができる。
【００６８】
さらに、前記低消費電力モード時に、前記主電源の電圧が低下して前記電源電圧低下検知信号が出力される場合に、前記リセット信号と前記クロックイネーブルマスク信号との論理条件に従い、前記クロックイネーブル信号を前記バックアップ電源電圧検出信号に切り替えるので、切替処理のタイミングをセルフリフレッシュ開始要求前に行い、システム側のセルフリフレッシュ開始要求時、解除要求時に対する処理を各々統一することができるので、処理の多様化を避けられ、電源ＯＮからバックアップ動作復帰までの処理手順が速やかに行えるので、バックアップ復帰処理の信頼性を向上することができる。
【００６９】
また、低消費電力モード時も速やかにセルフリフレッシュ状態に移行でき、更にシステムの低消費電力化に貢献できる。
【００７０】
さらに、メモリ制御の高速化を図れるクロック同期式のシンクロナスＤＲＡＭを用いたシステムにおいて、メモリバックアップ動作の移行復帰制御の高速化と信頼性の向上を実現できる。
【００７１】
なお、上記実施形態では、ＣＰＵ１がＳＤＲＡＭ１１，１２に対するメモリアクセスを制御する場合について説明したが、ＣＰＵ１に替えて、例えばバスコントローラ（バスコントローラ機能を有するゲートアレイチップ等で構成される）が単独でＳＤＲＡＭ１１，１２に対するメモリアクセスを制御する場合にも本発明を適用して同様の効果が得られることは云うまでもない。
【００７３】
【発明の効果】
以上説明したように、本発明に係る第１の発明によれば、メモリに対するリフレッシュを主電源またはバックアップ電源の供給を受けて制御するメモリバックアップ制御装置であって、前記主電源の電源電圧の低下を検知して電源電圧低下検知信号を出力する電源電圧低下検知手段と、前記電源電圧低下検知信号に基づいてセルフリフレッシュ開始要求信号を出力するセルフリフレッシュ開始要求手段と、前記セルフリフレッシュ開始要求信号に基づいてシステムクロックに同期するクロックイネーブル信号を出力するクロックイネーブル信号出力手段と、前記メモリヘの制御信号の状態の組み合わせによるコマンド信号を前記メモリに出力するコマンド信号出力手段と、前記クロックイネーブル信号と前記コマンド信号とに基づいて前記メモリのセルフリフレッシュを起動する起動手段と、を有するので、従来のようにＲＡＳ、ＣＡＳ信号のＣＢＲタイミングをハードウエアまたはゲートアレイで生成する必要が無く、セルフリフレッシュ開始要求信号に応じてクロック同期のコマンド信号を入力するので、制御の簡素化と高速動作を実現することができ、また、前記電源電圧低下検知信号に基づいてリセット信号を出力するリセット信号出力手段と、前記セルフリフレッシュの起動完了後、前記クロックイネーブル信号をマスクするクロックイネーブルマスク信号を出力するクロックイネーブルマスク信号出力手段と、前記バックアップ電源の電圧と基準電圧とを比較してバックアップ電源電圧検出信号を出力する比較出力手段と、前記リセット信号と前記クロックイネーブルマスク信号との論理条件に基づいて前記クロックイネーブル信号と前記バックアップ電源電圧検出信号とを切り替える第１の切替手段とを有するので、速やかにバックアップ電源側に切り替え動作を行えるので、切り替え時の信頼性を向上することができる。
【００７４】
第２の発明によれば、前記主電源の電圧復帰状態を検出して前記電源電圧低下検知信号を解除する電源電圧低下検知信号解除手段と、前記電源電圧低下検知信号の解除に従い、前記リセット信号を解除するリセット信号解除手段と、前記リセット信号の解除後に、前記セルフリフレッシュ開始要求信号を出力する第２のセルフリフレッシュ開始要求手段と、前記第２のセルフリフレッシュ開始要求手段から出力される前記セルフリフレッシュ開始要求信号に従い、前記バックアップ電源電圧検出信号を前記クロックイネーブル信号に切り替える第２の切替手段と、前記セルフリフレッシュ開始要求信号出力から一定時間後に、セルフリフレッシュ解除要求信号を出力するセルフリフレッシュ解除要求手段とを有するので、処理の多様化を避けられ、電源通電時の復帰処理の信頼性を向上することができる。
【００７６】
第３の発明によれば、メモリに対するリフレッシュを主電源またはバックアップ電源の供給を受けて制御するメモリバックアップ制御方法であって、前記主電源の電源電圧の低下を検出して電源電圧低下検知信号を出力する電源電圧低下検知工程と、前記電源電圧低下検知信号に基づいてセルフリフレッシュ開始要求信号を出力するセルフリフレッシュ開始要求工程と、前記セルフリフレッシュ開始要求信号に基づいてシステムクロックに同期するクロックイネーブル信号を出力するクロックイネーブル信号出力工程と、前記メモリヘの制御信号の状態の組み合わせによるコマンド信号を前記メモリに出力するコマンド信号出力工程と、前記クロックイネーブル信号と前記コマンド信号とに基づいて前記メモリのセルフリフレッシュを起動する起動工程とを有するので、従来のようにＲＡＳ、ＣＡＳ信号のＣＢＲタイミングをハードウエアまたはゲートアレイで生成する必要が無く、セルフリフレッシュ開始要求信号に応じて、クロック同期のコマンド信号を入力するので、制御の簡素化と高速動作を実現することができ、また、前記電源電圧低下検知信号に基づいてリセット信号を出力するリセット信号出力工程と、前記クロックイネーブル信号による前記メモリの初期設定動作終了に基づいて当該クロックイネーブル信号をマスクするクロックイネーブルマスク信号を出力するクロックイネーブルマスク信号出力工程と、前記バックアップ電源の電圧と基準電圧とを比較してバックアップ電源電圧検出信号を出力する比較出力工程と、前記リセット信号出力工程から出力されるリセット信号と前記クロックイネーブルマスク信号との論理条件に基づいて前記クロックイネーブル信号と前記バックアップ電源電圧検出信号とを切り替える第１の切替工程とを有するので、速やかにバックアップ電源側に切り替え動作を行えるので、切り替え時の信頼性を向上することができる。
【００７７】
第４の発明によれば、前記主電源の電圧復帰状態を検出して前記電源電圧低下検知信号を解除する電源電圧低下検知信号解除工程と、前記信号解除工程による電源電圧低下検知信号の解除に従い、前記リセット信号を解除するリセット信号解除工程と、前記リセット信号の解除後に、前記セルフリフレッシュ開始要求信号を出力する第２のセルフリフレッシュ開始要求工程と、前記第２のセルフリフレッシュ開始要求工程により出力される前記セルフリフレッシュ開始要求信号に従い、前記バックアップ電源電圧検出信号を前記クロックイネーブル信号に切り替える第２の切替工程と、前記セルフリフレッシュ開始要求信号出力から一定時間後に、セルフリフレッシュ解除要求信号を出力するセルフリフレッシュ解除要求工程とを有するので、システム側のセルフリフレッシュ開始要求時、解除要求時に対する処理を各々統一することができるので、処理の多様化を避けられ、電源通電時の復帰処理の信頼性を向上することができる。
【００７８】
第５の発明によれば、メモリに対するリフレッシュを主電源またはバックアップ電源の供給を受けて制御するメモリバックアップ制御装置であって、前記主電源の電源電圧の低下を検知して電源電圧低下検知信号を出力する電源電圧低下検知手段と、前記電源電圧低下検知信号に基づいてセルフリフレッシュ開始要求信号を出力するセルフリフレッシュ開始要求手段と、前記セルフリフレッシュ開始要求信号に基づいてシステムクロックに同期するクロックイネーブル信号を出力するクロックイネーブル信号出力手段と、前記メモリヘの制御信号の状態の組み合わせによるコマンド信号を前記メモリに出力するコマンド信号出力手段と、前記クロックイネーブル信号と前記コマンド信号とに基づいて前記メモリのセルフリフレッシュを起動する起動手段と、を有するので、従来のようにＲＡＳ、ＣＡＳ信号のＣＢＲタイミングをハードウエアまたはゲートアレイで生成する必要が無く、セルフリフレッシュ開始要求信号に応じてクロック同期のコマンド信号を入力するので、制御の簡素化と高速動作を実現することができ、また、低消費電力モードであるか否かを判別するモード判別手段と、前記モード判別手段により低消費電力モードであると判別された場合に、前記セルフリフレッシュ開始要求信号の出力を抑止し、前記セルフリフレッシュを起動せずに前記クロックイネーブルマスク信号を出力するリフレッシュ制御手段とを有するので、低消費電力モード時に、速やかにバックアップ動作に移行することができる。
【００７９】
第６の発明によれば、メモリに対するリフレッシュを主電源またはバックアップ電源の供給を受けて制御するメモリバックアップ制御方法であって、前記主電源の電源電圧の低下を検出して電源電圧低下検知信号を出力する電源電圧低下検知工程と、前記電源電圧低下検知信号に基づいてセルフリフレッシュ開始要求信号を出力するセルフリフレッシュ開始要求工程と、前記セルフリフレッシュ開始要求信号に基づいてシステムクロックに同期するクロックイネーブル信号を出力するクロックイネーブル信号出力工程と、前記メモリヘの制御信号の状態の組み合わせによるコマンド信号を前記メモリに出力するコマンド信号出力工程と、前記クロックイネーブル信号と前記コマンド信号とに基づいて前記メモリのセルフリフレッシュを起動する起動工程とを有するので、従来のようにＲＡＳ、ＣＡＳ信号のＣＢＲタイミングをハードウエアまたはゲートアレイで生成する必要が無く、セルフリフレッシュ開始要求信号に応じて、クロック同期のコマンド信号を入力するので、制御の簡素化と高速動作を実現することができ、また、低消費電力モードであるか否かを判別するモード判別工程と、前記モード判別工程により低消費電力モードであると判別された場合に、前記セルフリフレッシュ開始要求信号の出力を抑止し、前記セルフリフレッシュを起動せずに前記クロックイネーブルマスク信号を出力するリフレッシュ制御工程とを有するので、低消費電力モード時に、速やかにバックアップ動作に移行することができる。
【００８１】
さらに、メモリ制御の高速化を図れるクロック同期式のシンクロナスＤＲＡＭを用いたシステムにおいて、メモリバックアップ動作の移行復帰制御の高速化と信頼性の向上を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すメモリバックアップ制御装置の構成を説明するブロック図である。
【図２】図１に示したＳＤＲＡＭのセルフリフレッシュ移行コマンド（ＳＥＬＦ）とセルフリフレッシュ解除コマンド（ＳＥＬＦＸ）を示すタイミングチャートである。
【図３】図１に示したＳＤＲＡＭの詳細構成を示す回路図である。
【図４】本発明に係るメモリバックアップ制御装置における電源遮断または停電時におけるバックアップ動作への移行を示す夕イミングチャートである。
【図５】本発明に係るメモリバックアップ制御装置におけるバックアップ動作が保持されている場合の電源通電後の復帰を示すタイミングチャートである。
【図６】本発明に係るメモリバックアップ制御装置におけるバックアップ動作が保持されていない場合の電源通電後の復帰を示すタイミングチャートである。
【図７】本発明に係るメモリバックアップ制御装置における低消費電力モード移行時、及び電源遮断または停電時におけるバックアップ動作への移行を示すタイミングチャートである。
【図８】本発明に係るメモリバックアップ制御装置における第１のデータ処理手順の一例を示すフローチャートである。
【図９】本発明に係るメモリバックアップ制御装置における第２のデータ処理手順の一例を示すフローチャートである。
【符号の説明】
１  ＣＰＵまたはバスコントローラ
２  タイミング回路
３  リセット出力回路
４  比較回路
５  電源電圧監視回路
６  主電源
７  バックアップ電源
８  電圧変換回路
９  アドレスデコーダ
１０  セレクタ
１１、１２  シンクロナスＤＲＡＭ
１３  ＡＮＤ論理ゲート
１４、１５、１６、１７  ＯＲ論理ゲート
【図１】
0004136076.tif 000002
【図２】
0004136076.tif 000003
【図３】
0004136076.tif 000004
【図４】
0004136076.tif 000005
【図５】
0004136076.tif 000006
【図６】
0004136076.tif 000007
【図７】
0004136076.tif 000008
【図８】
0004136076.tif 000009
【図９】
0004136076.tif 000010