(57)【特許請求の範囲】
【請求項１】
通常動作モードおよびセルフリフレッシュモードを有する半導体記憶装置であって、
各々が、複数のワード線と、前記ワード線に交差する複数のビット線対と、前記ワード線およびビット線対の交点に対応して設けられた複数のメモリセルとを含む複数のメモリブロックと、
前記複数のメモリブロックのうちデータが格納されているメモリセルを含むメモリブロックを選択的にリフレッシュする選択リフレッシュ手段とを備え、
前記選択リフレッシュ手段は、
前記セルフリフレッシュモードを活性化するためのセルフリフレッシュ活性化信号を当該半導体記憶装置内で自動的に発生する手段と、
前記セルフリフレッシュ活性化信号に基づいて、内部行アドレスストローブ信号を順次発生する手段と、
前記複数のメモリブロックに対応して設けられ、各々が対応するメモリブロックにデータが格納されているか否かを示すフラグを格納する複数のフラグ格納手段と、
前記複数のメモリブロックのいずれかにデータが格納されているときそのメモリブロックに対応するフラグ格納手段のフラグを活性化するフラグ活性化手段と、
前記内部行アドレスストローブ信号に応答して内部行アドレス信号を順次生成する内部行アドレス生成手段と、
前記内部行アドレス信号に応答して前記ワード線を選択的に活性化する行デコーダと、
前記内部行アドレス信号を前記フラグ格納手段のフラグと比較し、前記内部行アドレス信号が活性化されていないフラグのフラグ格納手段に対応するメモリブロック内のワード線を示す場合に所定の禁止信号を生成する比較手段と、
前記禁止信号に応答して前記行デコーダへの前記内部行アドレスストローブ信号の供給を遮断するスイッチ手段とを含むことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体回路装置に関し、さらに詳しくは、通常動作モードおよびセルフリフレッシュモードを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
図３９は、従来のダイナミックランダムアクセスメモリ（以下「ＤＲＡＭ」という）の一部構成を示す回路図である。図３９を参照して、このＤＲＡＭは、Ｐチャネルセンスアンプ３６およびＮチャネルセンスアンプ４４からなるセンスアンプと、このセンスアンプの一方側に配置されたビット線対ＢＬ，／ＢＬと、このセンスアンプの他方側に配置されたもう１つのビット線対ＢＬ，／ＢＬと、ビット線選択信号ＢＬＩ１に応答してその一方側に配置されたビット線対ＢＬ，／ＢＬをセンスアンプに接続するスイッチ回路５６と、ビット線選択信号ＢＬＩ２に応答してその他方側に配置されたビット線対ＢＬ，／ＢＬをセンスアンプに接続するスイッチ回路６２とを備える。すなわち、このＤＲＡＭはシェアードセンスアンプ方式を採用しているので、このセンスアンプはその両側に配置された２つのビット線対ＢＬ，／ＢＬの一方を選択し、その選択されたビット線対ＢＬ，／ＢＬに生じた電位差を増幅する。
【０００３】
図４０は、図３９に示されたシェアードセンスアンプの動作を示すタイミング図であり、図中縦軸は電位を示し、横軸は時間を示す。図４０に示されるように、最初はビット線対ＢＬ，／ＢＬがビット線イコライズ／プリチャージ回路６８によって中間電位（１／２）Ｖｃｃにプリチャージされるとともに、電源電位Ｖｃｃよりも高い昇圧電源電位Ｖｐｐがそれぞれビット線選択信号ＢＬＩ１およびＢＬＩ２としてスイッチ回路５６および６２に与えられる。そのため、両側のビット線対ＢＬ，／ＢＬがセンスアンプに接続されている。
【０００４】
ここで、たとえばメモリブロックＢ１が選択される場合は、ビット線選択信号ＢＬＩ２の電位のみが昇圧電位Ｖｐｐから接地電位ＧＮＤに下降する。それによりメモリブロックＢ２内のビット線対ＢＬ，／ＢＬがセンスアンプから切離され、メモリブロックＢ１内のビット線対ＢＬ，／ＢＬのみがセンスアンプに接続される。
【０００５】
次いでワード線ＷＬの電位が接地電位ＧＮＤから昇圧電源電位Ｖｐｐに上昇すると、そのワード線ＷＬに接続されたメモリセル３０からビット線ＢＬに電荷が流出し、それにより一方のビット線ＢＬと他方のビット線／ＢＬとの間に電位差が生じる。ここでは、ビット線ＢＬの電位がＰチャネルセンスアンプ３６によって電源電位Ｖｃｃまで上昇させられ、ビット線／ＢＬの電位がＮチャネルセンスアンプ４４によって接地電位ＧＮＤまで下降させられる。
【０００６】
このようにＤＲＡＭの通常動作モードでは、ビット線ＢＬおよび／ＢＬの電位がそれぞれ電源電位Ｖｃｃおよび接地電位ＧＮＤに到達するまでの間、ビット線選択信号ＢＬ１は昇圧電源電位Ｖｐｐに維持される。そのため、ビット線対ＢＬ，／ＢＬの増幅が完了するまでそのビット線対ＢＬ，／ＢＬは継続的にセンスアンプに接続される。このようなシェアードセンスアンプの動作は通常動作モードのときだけでなく、セルフリフレッシュモードのときも同様に行なわれる。
【０００７】
ところで、図４１はＤＲＡＭなどで用いられる従来の内部降圧回路の構成を示す回路図である。図４１を参照して、この内部降圧回路は、一定の基準電位Ｖｒｅｆ１を生成する基準電位生成回路１８２と、常時活性化されている電圧ダウンコンバータ１６４と、選択的に活性化される電圧ダウンコンバータ１９０とを備える。待機状態では電流供給能力の小さい電圧ダウンコンバータ１６４のみが動作する。他方、活性状態では電圧ダウンコンバータ１６４に加えて電流供給能力の大きい電圧ダウンコンバータ１９０も動作する。すなわち、内部行アドレスストローブ信号ＲＡＳＩに応答して内部回路１８０が活性化されると、比較回路１９２もまた内部行アドレスストローブ信号ＲＡＳＩに応答して活性化されるので、この内部降圧回路は待機状態よりも大量の電流を内部回路１８０に供給することができる。
【０００８】
このように従来の内部降圧回路では、通常動作モードだけでなくセルフリフレッシュモードでも同様に、電流供給能力の大きい電圧ダウンコンバータ１９０が内部行アドレスストローブ信号ＲＡＳＩに応答して活性化される。
【０００９】
【発明が解決しようとする課題】
一般に、セルフリフレッシュモードでは通常動作モードと同じ程度の高速性は要求されないにもかかわらず、図３９および図４０に示されるようにセルフリフレッシュモードにおけるシェアードセンスアンプの動作は通常動作モードのときと全く同じである。そのため、セルフリフレッシュモードにおいても通常動作モードと同様にビット線対の増幅時にセンスアンプ中に大量の貫通電流が流れ、それによりセルフリフレッシュモードにおいても大量の電力が消費されるという問題があった。
【００１０】
また、図４１に示されるように従来の内部降圧回路ではセルフリフレッシュモードでも通常動作モードと同様に、電流供給能力の大きい電圧ダウンコンバータが内部行アドレスストローブ信号ＲＡＳＩに応答して活性化されるので、セルフリフレッシュモードでも通常動作モードと同様に大量の電力が消費されるという問題があった。
【００１１】
この発明の１つの目的は、通常動作モードよりも動作速度の遅い特殊動作モードにおける消費電力を低減することができる半導体記憶装置を提供することである。
【００１２】
この発明のもう１つの目的は、通常動作モードよりも動作速度の遅い特殊動作モードにおける消費電力を低減することができる半導体回路装置を提供することである。
【００１３】
【課題を解決するための手段】
この発明の１つの局面に従うと、通常動作モードおよびセルフリフレッシュモードを有する半導体記憶装置は、複数のメモリブロックと、選択リフレッシュ手段とを備える。複数のメモリブロックは、各々が、複数のワード線と、ワード線に交差する複数のビット線対と、ワード線およびビット線対の交点に対応して設けられた複数のメモリセルとを含む。選択リフレッシュ手段は、複数のメモリブロックのうちデータが格納されているメモリセルを含むメモリブロックを選択的にリフレッシュする。そして、選択リフレッシュ手段は、セルフリフレッシュモードを活性化するためのセルフリフレッシュ活性化信号を当該半導体記憶装置内で自動的に発生する手段と、セルフリフレッシュ活性化信号に基づいて、内部行アドレスストローブ信号を順次発生する手段と、複数のメモリブロックに対応して設けられ、各々が対応するメモリブロックにデータが格納されているか否かを示すフラグを格納する複数のフラグ格納手段と、複数のメモリブロックのいずれかにデータが格納されているときそのメモリブロックに対応するフラグ格納手段のフラグを活性化するフラグ活性化手段と、内部行アドレスストローブ信号に応答して内部行アドレス信号を順次生成する内部行アドレス生成手段と、内部行アドレス信号に応答してワード線を選択的に活性化する行デコーダと、内部行アドレス信号をフラグ格納手段のフラグと比較し、内部行アドレス信号が活性化されていないフラグのフラグ格納手段に対応するメモリブロック内のワード線を示す場合に所定の禁止信号を生成する比較手段と、禁止信号に応答して行デコーダへの内部行アドレスストローブ信号の供給を遮断するスイッチ手段とを含む。
【００１４】
したがって、セルフリフレッシュモードではデータが全く格納されていないメモリブロックはリフレッシュされず、データが格納されているメモリブロックのみがリフレッシュされる。したがって、常にすべてのメモリブロックをリフレッシュする場合に比べて消費電力が低減される。
【００４０】
【発明の実施の形態】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００４１】
［実施の形態１］
図１は、この発明の実施の形態１によるＤＲＡＭの全体構成を示すブロック図である。図１を参照して、このＤＲＡＭは、複数のメモリブロックＢ１，Ｂ２に分割されたメモリセルアレイと、メモリブロックＢ１，Ｂ２内のビット線対を選択する列デコーダ１０と、メモリブロックＢ１，Ｂ２内のワード線を選択する行デコーダ１２と、メモリブロックＢ１，Ｂ２間に配置されたセンスアンプ列１４とを備える。センスアンプ列１４は、メモリブロックＢ１，Ｂ２内のビット線対に対応して設けられる。
【００４２】
このＤＲＡＭはさらに、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳなどの外部制御信号に応答して内部行アドレスストローブ信号／ＲＡＳＩ、内部列アドレスストローブ信号／ＣＡＳＩなどの内部制御信号を発生するクロック発生器２０と、ＣＡＳビフォワＲＡＳのタイミングを検出しかつ所定期間経過後にセルフリフレッシュイネーブル信号ＳＲＥＦを発生するＣＢＲ検出器２２と、セルフリフレッシュイネーブル信号ＳＲＥＦに応答して所定周期を有するクロック信号ＣＬＫを発生するリフレッシュタイマ２４と、クロック信号ＣＬＫに応答して内部行アドレスストローブ信号ＲＡＳＩを発生する内部行アドレスストローブ信号発生器２６と、内部行アドレスストローブ信号ＲＡＳＩに応答してリフレッシュのための内部行アドレス信号ＲＡＤＩを順次発生する内部アドレスカウンタ２８とを備える。
【００４３】
このＤＲＡＭはさらに、外部アドレス信号に応答して行アドレス信号ＲＡＤおよび列アドレス信号ＣＡＤを供給するアドレスバッファ１６と、セルフリフレッシュイネーブル信号ＳＲＥＦに応答して外部行アドレス信号ＲＡＤおよび内部行アドレス信号ＲＡＤＩの一方を選択し、その選択された行アドレス信号を行デコーダ１２に供給するマルチプレクサ１８とを備える。行デコーダ１２は内部行アドレスストローブ信号／ＲＡＳＩに応答してマルチプレクサ１８からの行アドレス信号を取込む。列デコーダ１０は列アドレスストローブ信号／ＣＡＳＩに応答してアドレスバッファ１６からの列アドレス信号ＣＡＤを取込む。
【００４４】
図２は、図１中のメモリブロックＢ１，Ｂ２およびセンスアンプ列１４の１列の構成を示す回路図である。図２を参照して、このＤＲＡＭはシェアードセンスアンプ方式を採用する。このセンスアンプは、リストアのためのＰチャネルセンスアンプ３６と、検知および増幅のためのＮチャネルセンスアンプ４４とから構成される。Ｐチャネルセンスアンプ３６は、クロスカップルされたＰチャネルＭＯＳトランジスタ３８および４０を含む。ＰチャネルＭＯＳトランジスタ３８は、共通ソースノードＳ２Ｐに接続されたソースと、センスノードＳＮに接続されたドレインと、センスノード／ＳＮに接続されたゲートとを有する。ＰチャネルＭＯＳトランジスタ４０は共通ソースノードＳ２Ｐに接続されたソースと、センスノード／ＳＮに接続されたドレインと、センスノードＳＮに接続されたゲートとを有する。Ｎチャネルセンスアンプ４４はクロスカップルされたＮチャネルＭＯＳトランジスタ４６および４８を含む。ＮチャネルＭＯＳトランジスタ４６は、共通ソースノードＳ２Ｎに接続されたソースと、センスノードＳＮに接続されたドレインと、センスノード／ＳＮに接続されたゲートとを有する。ＮチャネルＭＯＳトランジスタ４８は，共通ソースノードＳ２Ｎに接続されたソースと、センスノード／ＳＮに接続されたドレインと、センスノードＳＮに接続されたゲートとを有する。
【００４５】
センスアンプ３６および４４の両側には２つのビット線対ＢＬ，／ＢＬが配置される。メモリブロックＢ１内のビット線対ＢＬ，／ＢＬはスイッチ回路５３を介してセンスノードＳＮおよび／ＳＮに接続される。メモリブロックＢ２内のビット線対ＢＬ，／ＢＬはスイッチ回路６２を介してセンスノードＳＮおよび／ＳＮに接続される。スイッチ回路５６は１つのブロック選択信号ＢＬＩ１に応答してオンになるＮチャネルＭＯＳトランジスタ５８および６０を含む。ＮチャネルＭＯＳトランジスタ５８はブロックＢ１内のビット線ＢＬとセンスノードＳＮとの間に接続される。ＮチャネルＭＯＳトランジスタ６０はブロックＢ１内のビット線／ＢＬとセンスノード／ＳＮとの間に接続される。スイッチ回路６２は、ビット線選択信号ＢＬＩ２に応答してオンになるＮチャネルＭＯＳトランジスタ６４および６６を含む。ＮチャネルＭＯＳトランジスタ６４はメモリブロックＢ２内のビット線ＢＬとセンスノードＳＮとの間に接続される。ＮチャネルＭＯＳトランジスタ６６はメモリブロックＢ２内のビット線／ＢＬとセンスノード／ＳＮとの間に接続される。
【００４６】
また、複数のワード線ＷＬがビット線対ＢＬ，／ＢＬに交差して配置される。複数のメモリセル３０が、ビット線対ＢＬ，／ＢＬおよびワード線ＷＬの交点に対応して設けられる。各メモリセル３０は、ＮチャネルＭＯＳトランジスタ３２と、キャパシタ３４とを含む。各ＮチャネルＭＯＳトランジスタ３２は、対応するビット線ＢＬまたは／ＢＬに接続されたソース／ドレインと、対応するワード線ＷＬに接続されたゲートとを有する。
【００４７】
Ｐチャネルセンスアンプ３６の共通ソースノードＳ２Ｐは、駆動トランジスタ５２を介して電源ノードに接続される。駆動トランジスタ５２はセンスアンプ駆動信号Ｓ０Ｐに応答してオンになる。また、Ｎチャネルセンスアンプ４４の共通ソースノードＳ２Ｎは駆動トランジスタ５４を介して接地ノードに接続される。駆動トランジスタ５４はセンスアンプ駆動信号Ｓ０Ｎに応答してオンになる。
【００４８】
センスノードＳＮおよび／ＳＮの間には、センスノードＳＮおよび／ＳＮをイコライズしかつ中間電位（１／２）Ｖｃｃにプリチャージするイコライズ／プリチャージ回路６８が接続される。このイコライズ／プリチャージ回路６８は、ＮチャネルＭＯＳトランジスタ７０，７２および７４を含む。トランジスタ７０，７２および７４は１つのビット線イコライズ信号ＢＬＥＱに応答してオンになる。
【００４９】
図３は、図２中のスイッチ回路５６および６２を制御する制御回路の構成を示すブロック図である。図３を参照して、この制御回路は、セルフリフレッシュイネーブル信号ＳＲＥＦおよび内部行アドレスストローブ信号ＲＡＳＩを受けるＡＮＤゲート７６と、ＡＮＤゲート７６の出力信号ＡＮを送らせて遅延信号ＤＬを生成する遅延回路７８と、遅延回路ＤＬの立上がりに応答して、所定期間Ｈ（論理ハイ）レベルになるパルス信号ＰＬを発生するワンショットパルス発生器８０と、パルス信号ＰＬを受けるインバータ８２と、インバータ８２の出力信号／ＰＬ、内部行アドレスストローブ信号ＲＡＳＩおよびブロック選択信号ＢＳｉを受け、ビット線選択信号ＢＬＩｉを発生するビット線選択信号発生器８４とを備える。ブロック選択信号発生器８４はメモリブロックと１対１対応で設けられる。メモリブロックＢ１が選択される場合、ブロック選択信号ＢＳｉ（ｉ＝１）が活性化される。他方、メモリブロックＢ２が選択される場合、ブロック選択信号ＢＳｉ（ｉ＝２）が活性化される。これらブロック選択信号ＢＳ１およびＢＳ２は、行デコーダ１２において行アドレス信号の最上位ビットに応答して選択的に活性化される。ビット線選択信号発生器８４は昇圧機能を有するので、電源電位Ｖｃｃよりも高い昇圧電源電位Ｖｐｐのビット線選択信号ＢＬＩｉを発生することができる。
【００５０】
次に、この発明の実施の形態１によるＤＲＡＭの動作を説明する。
まず通常動作モードでは、図１に示されたＣＢＲ検出器２２はＬ（論理ロー）レベルのセルフリフレッシュイネーブル信号ＳＲＥＦを発生する。図４のタイミング図に示されるように、Ｌレベルのセルフリフレッシュイネーブル信号ＳＲＥＦが図３に示されたＡＮＤゲート７６に与えられると、ＡＮＤゲート７６の出力信号ＡＮは内部行アドレスストローブ信号ＲＡＳＩに関係なく常にＬレベルを維持する。そのため、たとえばメモリブロックＢ１が選択される場合は、図４（ｇ）に示されるようにビット線選択信号ＢＬＩ１が昇圧電源電位Ｖｐｐを常に維持する。他方、図４（ｈ）に示されるようにブロック選択信号ＢＬＩ２は内部行アドレスストローブ信号ＲＡＳＩに応答して変化する。具体的には、Ｌレベルの内部行アドレスストローブ信号ＲＡＳＩが与えられると昇圧電源電位Ｖｐｐのビット線選択信号ＢＬＩ２が生成され、Ｈレベルの内部行アドレスストローブ信号ＲＡＳＩが与えられると接地電位ＧＮＤのビット線選択信号ＢＬＩ２が生成される。
【００５１】
したがって、通常動作モードでは、ともに昇圧電源電位Ｖｐｐのビット線選択信号ＢＬＩ１およびＢＬＩ２がそれぞれスイッチ回路５６および６２に与えられる。このときＨレベルのビット線イコライズ信号ＢＬＥＱが与えられるので、ビット線ＢＬおよび／ＢＬならびにセンスノードＳＮおよび／ＳＮの電位はすべて中間電位（１／２）Ｖｃｃになる。たとえばメモリブロックＢ１が選択される場合は、ビット線選択信号ＢＬＩ２の電位のみが昇圧電源電位Ｖｐｐから接地電位ＧＮＤまで下降する。そのため、メモリブロックＢ１内のビット線ＢＬおよび／ＢＬはそれぞれセンスノードＳＮおよび／ＳＮに継続的に接続されるが、メモリブロックＢ２内のビット線ＢＬおよび／ＢＬはセンスノードＳＮおよび／ＳＮから切離される。
【００５２】
次いで行アドレス信号に応答して行デコーダ１２がメモリブロックＢ１内の１つのワード線ＷＬを活性化する。その活性化されたワード線ＷＬの電位が接地電位ＧＮＤから昇圧電源電位Ｖｐｐまで上昇すると、対応するメモリセル３０からビット線対ＢＬ，／ＢＬにデータが読出される。それによりビット線ＢＬおよび／ＢＬ間に電位差が生じ、その電位差はスイッチ回路５６を介してセンスノードＳＮおよび／ＳＮに伝達される。
【００５３】
次に、このようにビット線ＢＬおよび／ＢＬをセンスノードＳＮおよび／ＳＮにそれぞれ接続した状態で、センスアンプ駆動信号ＳＯＮがＨレベルになり、さらにセンスアンプ駆動信号Ｓ０ＰがＬレベルになる。そのため、センスアンプ３６および４４はセンスノードＳＮおよび／ＳＮ間に生じた電位差を増幅するとともに、ビット線ＢＬおよび／ＢＬの間に生じた電位差を増幅する。このとき、ビット線ＢＬおよび／ＢＬはそれぞれ大きい寄生容量を有するので、ビット線ＢＬおよび／ＢＬの電位はそれぞれ電源電位Ｖｃｃおよび接地電位ＧＮＤに向かって徐々に変化する。しかしながら、共通ソースノードＳ２Ｐは電源電位Ｖｃｃに向かって急速に上昇し、かつ共通ソースノードＳ２Ｎは接地電位ＧＮＤに向かって急速に下降するため、センスアンプ３６および４４内には大量の貫通電流が流れる。
【００５４】
他方、セルフリフレッシュモードでは図１に示されたＣＢＲ検出器２２がＨレベルのセルフリフレッシュイネーブル信号ＳＲＥＦを発生する。そのため、内部アドレスカウンタ２８は内部行アドレスストローブ信号ＲＡＳＩに応答して内部行アドレス信号ＲＡＤＩを発生する。Ｈレベルのセルフリフレッシュイネーブル信号ＳＲＥＦに応答してマルチプレクサ１８は外部から与えられる行アドレス信号ＲＡＤの代わりに内部アドレスカウンタ２８からの内部行アドレス信号ＲＡＤＩを行デコーダ１２に供給する。
【００５５】
Ｈレベルのセルフリフレッシュイネーブル信号ＳＲＥＦが図３中のＡＮＤゲート７６に与えられると、ＡＮＤゲート７６の出力信号ＡＮは図４（ｂ）および（ｃ）に示されるように内部行アドレスストローブ信号ＲＡＳＩに応答して変化する。遅延回路７８は、図４（ｄ）に示されるようにＡＮＤゲート７６の出力信号ＡＮを予め定められた時間だけ遅らせて、遅延信号ＤＬを生成する。ワンショットパルス発生器８０は、図４（ｅ）に示されるように遅延信号ＤＬの立上がりに応答して予め定められた期間だけＨレベルとなるパルス信号ＰＬを生成する。インバータ８２は、図４（ｆ）に示されるようにパルス信号ＰＬを反転してパルス信号／ＰＬを生成する。
【００５６】
たとえばメモリブロックＢ１が選択される場合は、ビット線選択信号ＢＬＩ１は図４（ｇ）に示されるように基本的に昇圧電源電位Ｖｐｐになる。他方、ビット線選択信号ＢＬＩ２は図４（ｈ）に示されるように内部行アドレスストローブ信号ＲＡＳＩに応答して変化する。具体的には、Ｈレベルの内部行アドレスストローブ信号ＲＡＳＩが与えられるとビット線選択信号ＢＬＩ２は接地電位ＧＮＤになり、Ｌレベルの内部行アドレスストローブ信号ＲＡＳＩが与えられるとビット線選択信号ＢＬＩ２は昇圧電源電位Ｖｐｐになる。
【００５７】
ただし、セルフリフレッシュモードではビット線選択信号ＢＬＩ１は常に昇圧電源電位Ｖｐｐを維持するのではなく、パルス信号／ＰＬに応答して一時的に接地電位ＧＮＤになる。
【００５８】
図５は、セルフリフレッシュモードにおけるビット線選択信号ＢＬＩ１およびＢＬＩ２、ビット線ＢＬおよび／ＢＬなどの電位変化を示すグラフである。このグラフの縦軸は電位を示し、横軸は時間を示す。
【００５９】
図５に示されるように、初期状態ではビット線選択信号ＢＬＩ１およびＢＬＩ２がともに昇圧電源電位Ｖｐｐになるので、メモリブロックＢ１およびＢ２内の両方のビット線対ＢＬ，／ＢＬがセンスノードＳＮおよび／ＳＮに接続されている。ここではメモリブロックＢ１が選択されるので、ビット線選択信号ＢＬＩ１は昇圧電源電位Ｖｐｐを維持するが、ビット線選択信号ＢＬＩ２は接地電位ＧＮＤに向かって下降する。そのため、メモリブロックＢ１内のビット線対ＢＬ，／ＢＬは継続的にセンスアンプ３６および４４に接続されるが、メモリブロックＢ２内のビット線対ＢＬ，／ＢＬはセンスアンプ３６および４４から切離される。
【００６０】
次いで内部アドレスカウンタ２８からマルチプレクサ１８を介して与えられた内部行アドレス信号ＲＡＤＩに応答して行デコーダ１２がメモリブロックＢ１内の１つのワード線ＷＬを活性化する。その活性化されたワード線の電位は昇圧電源電位Ｖｐｐまで上昇する。ワード線ＷＬが活性化されると、そのワード線ＷＬに接続されたメモリセル３０からビット線対ＢＬ，／ＢＬにデータが読出される。ここではビット線ＢＬの電位が中間電位（１／２）Ｖｃｃからわずかに上昇し、ビット線／ＢＬの電位は中間電位（１／２）Ｖｃｃに維持される。このビット線ＢＬの電位はＮチャネルＭＯＳトランジスタ５８を介してセンスノードＳＮに伝達されるとともに、ビット線／ＢＬの電位はＮチャネルＭＯＳトランジスタ６０を介してセンスノード／ＳＮに伝達される。そのため、ビット線ＢＬおよび／ＢＬの間に生じた電位差はセンスノードＳＮおよび／ＳＮの間にも生じる。
【００６１】
次いでセンスアンプ３６および４４の活性化に先立って、ビット線選択信号ＢＬＩ１の電位も接地電位ＧＮＤに向かって下降する。そのため、メモリブロックＢ２内のビット線対ＢＬ，／ＢＬだけでなく、メモリブロックＢ１内のビット線対ＢＬ，／ＢＬもまたセンスノードＳＮおよび／ＳＮから切離される。
【００６２】
次いでセンスアンプ駆動信号Ｓ０ＮがＨレベルになることによりＮチャネルセンスアンプ４４が活性化され、さらにセンスアンプ駆動信号Ｓ０ＰがＬレベルになることによりＰチャネルセンスアンプ３６もまた活性化される。Ｎチャネルセンスアンプ４４が活性化されると、センスノード／ＳＮの電位は中間電位（１／２）Ｖｃｃから接地電位ＧＮＤまで引下げられる。Ｐチャネルセンスアンプ３６が活性化されると、センスノードＳＮの電位は電源電位Ｖｃｃまで引上げられる。このときビット線対ＢＬ，／ＢＬがセンスノードＳＮおよび／ＳＮに接続されていないのでセンスノードＳＮおよび／ＳＮの電位は通常動作モードよりも急速に変化する。これは、ビット線対ＢＬ，／ＢＬが非常に大きい寄生容量を有するのに対し、センスノードＳＮおよび／ＳＮは非常に小さい寄生容量を有するにすぎないからである。このように共通ソースノードＳ２ＰおよびＳ２Ｎの急速な変化に追随してセンスノードＳＮおよび／ＳＮの電位が急速に変化するので、センスアンプ３６および４４内にはほとんど貫通電流が流れない。
【００６３】
次いでビット線選択信号ＢＬＩ１の電位が接地電位ＧＮＤから昇圧電源電位Ｖｐｐまで上昇すると、メモリブロックＢ１内のビット線対ＢＬ，／ＢＬが再びセンスノードＳＮおよび／ＳＮに接続される。そのため、センスノードＳＮからＮチャネルＭＯＳトランジスタ５８を介してビット線ＢＬに電荷が流出し、これによりセンスノードＳＮの電位が電源電位Ｖｃｃからわずかに下降する。しかしながら、Ｐチャネルセンスアンプ３６が活性化されているので、センスノードＳＮおよびビット線ＢＬの電位はともに電源電位Ｖｃｃまで上昇する。他方、ビット線／ＢＬの電荷がＮチャネルＭＯＳトランジスタ６０を介してセンスノード／ＳＮに流入するので、センスノード／ＳＮの電位は接地電位ＧＮＤからわずかに上昇する。
【００６４】
しかしながら、Ｎチャネルセンスアンプ４４が活性化されているので、センスノード／ＳＮおよびビット線／ＢＬの電位はともに接地電位ＧＮＤまで下降する。このようにビット線対ＢＬ，／ＢＬが再びセンスノードＳＮおよび／ＳＮに接続されると、センスノードＳＮおよび／ＳＮの電位がわずかに変化するので、センスアンプ３６および４４内に貫通電流がわずかに流れる。
【００６５】
次いでワード線ＷＬの電位が接地電位ＧＮＤまで下降すると、メモリセル３０内のトランジスタ３２がオフになり、それによりメモリセル３０のリフレッシュが完了する。
【００６６】
このように実施の形態１においては、通常動作モードでは一方のビット線対ＢＬ，／ＢＬがセンスアンプ３６および４４に接続された状態でセンスアンプ３６および４４が活性化されるのに対し、セルフリフレッシュモードではその一方のビット線対ＢＬ，／ＢＬがセンスアンプ３６および４４から切離された状態でセンスアンプ３６および４４が活性化される。すなわち、通常動作モードでは通常のセンス動作が行なわれるのに対し、セルフリフレッシュモードではラッチセンス動作が行なわれる。このようなラッチセンス動作自体は特開昭６３−１４６２９３号公報に開示されている。
【００６７】
上述したようにラッチセンス動作によれば、センスアンプ３６および４４内に流れる貫通電流を大幅に低減することができるが、このようなラッチセンス動作を通常動作モードにおいても採用することは望ましくない。なぜならラッチセンス動作はビット線対に生じた電位差を増幅するために長時間を必要とするからである。それに対し、セルフリフレッシュモードは通常動作モードほどに高速性を必要としない。そのため、セルフリフレッシュモードにおいてのみ上記ラッチセンス動作が採用されている。
【００６８】
以上のようにこの実施の形態１によれば、通常動作モードでは通常のセンス動作が行なわれるので高速に読出または書込動作が行なわれるとともに、セルフリフレッシュモードではラッチセンス動作が行なわれるのでセンスアンプ３６および４４内に流れる貫通電流が低減される。
【００６９】
なお、この実施の形態１ではビット線選択信号ＢＬＩ１が上昇するときにセンスアンプ３６および４４内に貫通電流がわずかに流れるが、このブロック選択信号ＢＬＩ１をもっと緩やかに上昇させれば、まずＬレベル側のビット線／ＢＬが高インピーダンス状態でセンスノード／ＳＮに接続されるので、センスノード／ＳＮのわずかな電位上昇が抑制される。また、ビット線選択信号ＢＬＩ１の電位が十分に上昇すると、Ｈレベル側のビット線ＢＬもまた高インピーダンス状態でセンスノードＳＮに接続される。そのため、センスノードＳＮの電位下降もまた抑制される。したがって、ビット線選択信号ＢＬＩ１の上昇速度を図５よりも遅くすれば、そのときにセンスアンプ３６および４４内に流れる貫通電流がさらに低減される。
【００７０】
また、この実施の形態１ではセルフリフレッシュモードにおいてラッチセンス動作が行なわれるので、センス動作の完了が通常動作モードよりも遅くなる。そのため、ワード線ＷＬを不活性化するタイミングなど、種々のタイミングを遅延させなければならない場合がある。図６は、このような種々のタイミングを遅延させる遅延回路の構成を示す回路図である。図６を参照して、この遅延回路は、インバータＩ１〜Ｉ１２と、転送ゲート８６，８８とを含む。通常動作モードではセルフリフレッシュイネーブル信号ＳＲＥＦがＬレベルにあるので、転送ゲート８６がオフになり、転送ゲート８８がオンになる。そのため、この遅延回路に与えられた入力信号は８つのインバータＩ１〜Ｉ４，Ｉ９〜Ｉ１２によって遅らされる。他方、セルフリフレッシュモードではセルフリフレッシュイネーブル信号ＳＲＥＦがＨレベルにあるので、転送ゲート８６がオンになり、転送ゲート８８がオフになる。そのため、その与えられた入力信号は１２個のインバータＩ１〜Ｉ１２によって遅らされる。したがって、この遅延回路は２種類の遅延時間を有する。セルフリフレッシュモードにおける遅延時間は通常動作モードにおける遅延時間よりも長い。
【００７１】
［実施の形態２］
図７は、この発明の実施の形態２によるＤＲＡＭにおけるビット線選択信号、ワード線、ビット線などの電位変化を示すグラフである。上述した実施の形態１でビット線選択信号ＢＬＩ１が接地電位ＧＮＤから昇圧電源電位Ｖｐｐまで一気に上昇しているが、この実施の形態２ではビット線選択信号ＢＬＩ１はまず接地電位ＧＮＤから電源電位Ｖｃｃまで上昇し、その後電源電位Ｖｃｃから昇圧電源電位Ｖｐｐまで上昇する。このようにビット線選択信号は一気に上昇しなくても段階的に上昇してもよい。
【００７２】
［実施の形態３］
図８は、この発明の実施の形態３によるＤＲＡＭの一部構成を示す回路図である。図８を参照して、このＤＲＡＭは図２の構成に加えてさらに、駆動トランジスタ５４と接地ノードとの間に接続されたＮチャネルＭＯＳトランジスタ９０と、このトランジスタ９０のゲートに制御可能なゲート電位ＶＧを与える電圧制御回路９１とを備える。電圧制御回路９１は、ＮＡＮＤゲート９２と、インバータ９４と、転送ゲート９６および１０４と、基準電位発生器９８とを備える。基準電位発生器９８は定電流源１００と、抵抗１０２とを含む。
【００７３】
次に、この図８に示されたＤＲＡＭの動作を図９のタイミング図を参照して説明する。
【００７４】
まず通常動作モードでは、図９（ａ）に示されるようにＬレベルのセルフリフレッシュイネーブル信号ＳＲＥＦがＮＡＮＤゲート９２に与えられるので、転送ゲート９６がオンになり、転送ゲート１０４がオフになる。そのため、センスアンプ駆動信号Ｓ０Ｎが転送ゲート９６を介してトランジスタ９０のゲートに与えられる。したがって、この電圧制御回路９１からトランジスタ９０のゲートに与えられるゲート電位ＶＧは図９（ｅ）に示されるようにセンスアンプ駆動信号Ｓ０Ｎに同期して接地電位ＧＮＤおよび電源電位Ｖｃｃ間で変化する。そのため、このＮチャネルセンスアンプ４４は図２に示されたものと同様に動作する。
【００７５】
他方、セルフリフレッシュモードでは図９（ａ）に示されるようにＨレベルのセルフリフレッシュイネーブル信号ＳＲＥＦがＮＡＮＤゲート９２に与えられるので、図９（ｂ）〜（ｄ）に示されるようにＮＡＮＤゲートの出力信号ＮＡはセンスアンプ駆動信号ＳＯＮに同期して変化し、インバータ９４の出力信号／ＮＡもまたセンスアンプ駆動信号Ｓ０Ｎに同期して変化する。センスアンプ駆動信号Ｓ０ＮがＬレベルにあるときインバータ９４はＬレベルの出力信号／ＮＡを供給するので、転送ゲート９６がオンになり、転送ゲート１０４がオフになる。そのためＬレベルのセンスアンプ駆動信号Ｓ０Ｎが転送ゲート９６を介してトランジスタ９０のゲートに与えられる。したがって、このとき電圧制御回路９１は接地電位ＧＮＤのゲート電位ＶＧをトランジスタ９０のゲートに供給する。また、センスアンプ駆動信号Ｓ０ＮがＨレベルにあるときインバータ９４はＨレベルの出力信号／ＮＡを供給するので、転送ゲート９６はオフになり、転送ゲート１０４がオンになる。そのため、基準電位発生器９８によって生成された中間電位（１／２）Ｖｃｃが転送ゲート１０４を介してトランジスタ９０のゲートに与えられる。すなわち、このとき電圧制御回路９１は中間電位（１／２）Ｖｃｃのゲート電位ＶＧをトランジスタ９０のゲートに供給する。この中間電位（１／２）Ｖｃｃを受けるトランジスタ９０は定電流源として機能するので、Ｎチャネルセンスアンプ４４の共通ソースノードＳ２Ｎは中間電位（１／２）Ｖｃｃから接地電位ＧＮＤに向かって緩やかに下降する。
【００７６】
図１０は、図８に示されたＤＲＡＭにおけるビット線選択信号ＢＬＩ１，ＬＩ２、ワード線ＷＬ、ビット線ＢＬ，／ＢＬ、共通ソースノードＳ２Ｎの電位変化を示すグラフである。このグラフにおいて縦軸は電位を示し、横軸は時間を示す。
【００７７】
図１０に示されるようにワード線ＷＬが上昇すると、ビット線ＢＬおよび／ＢＬの間に電位差が生じる。ここでは、ＮチャネルＭＯＳトランジスタ９０のゲートに中間電位（１／２）Ｖｃｃが与えられるので、駆動トランジスタ５４がオンになっても共通ソースノードＳ２Ｎの電位は中間電位（１／２）Ｖｃｃから急激に接地電位ＧＮＤに向かって下降するのではなく、緩やかに下降する。そのため、ビット線／ＢＬの電位が下降する速度とほぼ同じ速度で共通ソースノードＳ２Ｎの電位が下降する。したがって、センスアンプ４４の動作速度は遅くなるが、ビット線／ＢＬおよび共通ソースノードＳ２Ｎ間に大きな電位差が生じないので、センスアンプ４４内に大量の貫通電流が流れることはない。
【００７８】
以上のようにこの実施の形態３によれば、高速性が要求されないセルフリフレッシュモードではＮチャネルセンスアンプ４４の共通ソースノードＳ２Ｎの電位が緩やかに下降するので、センスアンプ４４内に流れる貫通電流が低減され、その結果、このＤＲＡＭの消費電力が低減される。
【００７９】
一般に、センスアンプが消費する電力のうち貫通電流による消費電力は約４０％を占めている。そのため、このようにセンスアンプの貫通電流を低減することはＤＲＡＭ全体の消費電力を低減させるのに極めて有効である。なお、セルフリフレッシュモードは高速性を要求しないので、センスアンプの動作が多少遅くなっても支障はない。
【００８０】
［実施の形態４］
図１１は、この発明の実施の形態４によるＤＲＡＭの一部構成を示す回路図である。図１１を参照して、この実施の形態４では図８の電圧制御回路９１の代わりに電圧制御回路１０６が設けられる。この電圧制御回路１０６は、ＡＮＤゲート１０８および１１２と、インバータ１１０および１１４と、ＰチャネルＭＯＳトランジスタ１１６と、差動増幅器１１８と、抵抗１２０および１２２とキャパシタ１２６と、ＮチャネルＭＯＳトランジスタ１２４とを含む。この電圧制御回路１０６は、トランジスタ９０のゲートに通常動作モードでは接地電位ＧＮＤを供給し、セルフリフレッシュモードではセンスアンプ駆動信号Ｓ０Ｎに同期して中間電位（１／２）Ｖｃｃから接地電位ＧＮＤに徐々に下降する電位を供給する。
【００８１】
次に、図１１に示されたＤＲＡＭの動作を図１２のタイミング図を参照して説明する。
【００８２】
まず通常動作モードでは、Ｌレベルのセルフリフレッシュイネーブル信号ＳＲＥＦがＡＮＤゲート１０８に与えられるので、ＡＮＤゲート１０８は図１２（ｃ）に示されるように常にＬレベルの出力信号ＡＮを差動増幅器１１８とＮチャネルＭＯＳトランジスタ１２４のゲートとに供給する。そのため、差動増幅器１１８は不活性化され、トランジスタ１２４はオフになる。また、このＬレベルのセルフリフレッシュイネーブル信号ＳＲＥＦはインバータ１１０にも与えられるので、インバータ１１４はセンスアンプ駆動信号Ｓ０Ｎに同期して変化する出力信号ＩＶをトランジスタ１１６のゲートに供給する。したがって。Ｈレベルのセンスアンプ駆動信号Ｓ０Ｎが与えられると、ＰチャネルＭＯＳトランジスタ１１６はオンになるので、トランジスタ９０のゲートに電源電位Ｖｃｃが供給される。それによりトランジスタ９０はオンになり、図１２（ｆ）に示されるように駆動電位Ｖｄｒｖは接地電位ＧＮＤになる。したがって、通常動作モードではＮチャネルセンスアンプ４４はセンスアンプ駆動信号Ｓ０Ｎに応答して通常通り動作する。
【００８３】
他方、セルフリフレッシュモードではセルフリフレッシュイネーブル信号ＳＲＥＦがＨレベルになるので、ＡＮＤゲート１０８の出力信号ＡＮはセンスアンプ駆動信号Ｓ０Ｎに同期して変化する。また、インバータ１１４は常にＨレベルの出力信号ＩＶをトランジスタ１１６のゲートに与えるので、トランジスタ１１６はオフになる。ＡＮＤゲート１０８の出力信号ＡＮがＬレベルにあるならばトランジスタ１２４はオフになる。そのため、基準電位Ｖｒｅｆは抵抗１２０および１２２によって中間電位（１／２）Ｖｃｃに維持される。差動増幅器１１８は駆動電位Ｖｄｒｖを中間電位（１／２）Ｖｃｃの基準電位Ｖｒｅｆと比較し、その駆動電位Ｖｄｒｖが基準電位Ｖｒｅｆに等しくなるようトランジスタ９０を制御する。したがって、図１２（ｆ）に示されるように駆動電位Ｖｄｒｖは中間電位（１／２）Ｖｃｃに維持される。
【００８４】
また、ＡＮＤゲート１０８の出力信号ＡＮが図１２（ｃ）に示されるようにＨレベルになると、差動増幅器１１８が活性化され、トランジスタ１２４がオンになる。そのため、基準電位Ｖｒｅｆは図１２（ｅ）に示されるように中間電位（１／２）Ｖｃｃから接地電位ＧＮＤに向かって徐々に下降する。このときの下降速度はキャパシタ１２６の容量とトランジスタ１２４のドレイン抵抗とによって決定される。キャパシタ１２６の容量が大きいほど、基準電位Ｖｒｅｆは緩やかに下降する。差動増幅器１１８は駆動電位Ｖｄｒｖが基準電位Ｖｒｅｆと等しくなるようにトランジスタ９０を制御するので、図１２（ｆ）に示されるように駆動電位Ｖｄｒｖも基準電位Ｖｒｅｆと同様に中間電位（１／２）Ｖｃｃから接地電位ＧＮＤに向かって徐々に下降する。
【００８５】
このようにセルフリフレッシュモードでは、Ｈレベルのセンスアンプ駆動信号Ｓ０Ｎに応答して駆動トランジスタ５４がオンになっても、駆動電位Ｖｄｒｖが中間電位（１／２）Ｖｃｃから接地電位ＧＮＤに向かって徐々に下降するため、Ｎチャネルセンスアンプ４４の共通ソースノードＳ２Ｎもまた中間電位（１／２）Ｖｃｃから接地電位ＧＮＤに向かって徐々に下降する。
【００８６】
以上のようにこの実施の形態４によれば、Ｎチャネルセンスアンプ４４の共通ソースノードＳ２Ｎの電位が中間電位（１／２）Ｖｃｃから接地電位ＧＮＤに向かって徐々に下降するので、上述した実施の形態３と同様にＮチャネルセンスアンプ４４の動作速度は遅くなるが、Ｎチャネルセンスアンプ４４内の貫通電流が低減される。そのため、このＤＲＡＭ全体の消費電力が低減される。
【００８７】
［実施の形態５］
図１３は、この発明の実施の形態５によるＤＲＡＭの一部構成を示す回路図である。上述した実施の形態３および４では駆動トランジスタ５４と直列にもう１つトランジスタ９０が接続され、そのトランジスタ９０が電圧制御回路９１または１０６によって制御されている。しかしながらこの実施の形態５では図１３に示されるように、Ｐチャネルセンスアンプ３６のための駆動トランジスタ５２が電圧制御回路１４２によって制御されるとともに、Ｎチャネルセンスアンプ４４のための駆動トランジスタ５４が電圧制御回路１２８によって制御される。
【００８８】
図１３を参照して、この電圧制御回路１２８はＮＡＮＤゲート１３０と、インバータ１３２，１３４，１３６と、転送ゲート１３８と、キャパシタ１４０とを含む。この電圧制御回路１２８は、通常動作モードではセンスアンプ駆動信号Ｓ０Ｎをそのまま駆動トランジスタ５４に供給し、他方セルフリフレッシュモードではセンスアンプ駆動信号Ｓ０Ｎに同期して接地電位ＧＮＤから電源電位Ｖｃｃに徐々に上昇するゲート電位ＶＧを駆動トランジスタ５４に供給する。
【００８９】
次に、この図１３に示されたＤＲＡＭの動作を図１４のタイミング図を参照して説明する。
【００９０】
まず通常動作モードでは、図１４（ａ）に示されるようにセルフリフレッシュイネーブル信号ＳＲＥＦがＬレベルになるので、ＮＡＮＤゲート１３０の出力信号ＮＡは図１４（ｄ）に示されるようにＨレベルになる。そのため、転送ゲート１３８はオフになり、図１４に示されるようなセンスアンプ駆動信号Ｓ０Ｎがそのままゲート電位ＶＧとして駆動トランジスタ５４のゲートに与えられる。すなわち、図１４（ｅ）に示されるように、ゲート電位ＶＧはセンスアンプ駆動信号Ｓ０ＮがＬレベルのとき接地電位ＧＮＤとなり、センスアンプ駆動信号Ｓ０ＮがＨレベルのとき電源電位Ｖｃｃとなる。したがって、通常動作モードではセンスアンプ４４は通常通り動作する。
【００９１】
他方、セルフリフレッシュモードでは図１４（ａ）に示されるようにセルフリフレッシュイネーブル信号ＳＲＥＦがＨレベルになるので、ＮＡＮＤゲート１３０の出力信号ＮＡが図１４（ｄ）に示されるようにセンスアンプ駆動信号Ｓ０Ｎに同期して変化する。センスアンプ駆動信号Ｓ０ＮがＬレベルならば転送ゲート１３８はオフ状態にあるので、ゲート電位ＶＧは接地電位ＧＮＤを維持する。他方、センスアンプ駆動信号Ｓ０ＮがＨレベルになると、転送ゲート１３８がオンになるので、ゲート電位ＶＧはＨレベルのセンスアンプ駆動信号Ｓ０Ｎに応答して速やかに立上がることができず、図１４（ｅ）に示されるように徐々に立上がる。キャパシタ１４０の容量が大きいほど、このときのゲート電位ＶＧの立上がり速度が遅くなる。
【００９２】
このようにセルフリフレッシュモードでは駆動トランジスタ５４のゲート電位ＶＧが接地電位ＧＮＤから電源電位Ｖｃｃに向かって徐々に上昇するので、センスアンプ４４の動作速度は遅くなるが、センスアンプ４４内に流れる貫通電流が低減される。
【００９３】
電圧制御回路１４２もまた電圧制御回路１２８とほぼ同様に構成される。この電圧制御回路１４２は、通常動作モードではセンスアンプ駆動信号Ｓ０Ｐをそのまま駆動トランジスタ５２に供給し、セルフリフレッシュモードでは、センスアンプ駆動信号Ｓ０Ｐに応答して電源電位Ｖｃｃから接地電位ＧＮＤに向かって徐々に下降する電位を駆動トランジスタ５２のゲートに供給する。したがって、セルフリフレッシュモードではセンスアンプ３６の動作速度は遅くなるが、センスアンプ３６内に流れる貫通電流が低減される。
【００９４】
以上のようにこの実施の形態５によれば、セルフリフレッシュモードにおいては共通ソースノードＳ２Ｐの電位が電源電位Ｖｃｃに向かって緩やかに上昇し、かつ共通ソースノードＳ２Ｎの電位が接地電位ＧＮＤに向かって緩やかに下降するため、センスアンプ３６および４４内に流れる貫通電流が低減され、その結果このＤＲＡＭ全体の消費電力が低減される。
【００９５】
［実施の形態６］
図１５は、この発明の実施の形態６によるＤＲＡＭの一部構成を示す回路図である。図８に示された実施の形態３ではＮチャネルセンスアンプ４４側のみに制御可能なトランジスタ９０が設けられているが、図１５に示されるようにこの実施の形態６ではＮチャネルセンスアンプ４４側だけでなく、Ｐチャネルセンスアンプ３６側にもＰチャネルＭＯＳトランジスタ１４４が設けられる。このトランジスタ１４４はＰチャネルセンスアンプ３６のための駆動トランジスタ５２と直列に接続され、かつ電源ノードに接続されたソースを有する。このトランジスタ１４４は電圧制御回路１４６によって制御される。通常動作モードではこの電圧制御回路１４６はセンスアンプ駆動信号Ｓ０Ｐをトランジスタ１４４のゲートにそのまま供給し、セルフリフレッシュモードではこの電圧制御回路１４６はそのトランジスタ１４４のゲート電位をセンスアンプ駆動信号Ｓ０Ｐに応答して中間電位（１／２）Ｖｃｃから緩やかに電源電位Ｖｃｃに向かって上昇させる。
【００９６】
図１６は、図１５に示されたＤＲＡＭにおけるビット線選択信号ＢＬＩ１，ＢＬＩ２、ワード線ＷＬ、ビット線ＢＬ，／ＢＬ、共通ソースノードＳ２Ｎ，Ｓ１２Ｐの電位変化を示すグラフである。このグラフの縦軸は電位を示し、横軸は時間を示す。
【００９７】
図１６に示されるように、セルフリフレッシュモードではＮチャネルセンスアンプ４４の共通ソースノードＳ２Ｎは中間電位（１／２）Ｖｃｃから接地電位ＧＮＤに向かって緩やかに下降するとともに、Ｐチャネルセンスアンプ３６の共通ソースノードＳ２Ｐの電位は中間電位（１／２）Ｖｃｃから電源電位Ｖｃｃに向かって緩やかに上昇する。したがって、センスアンプ３６および４４の動作速度が遅くなるが、センスアンプ３６および４４内に流れる貫通電流が低減される。
【００９８】
このようにＮチャネルセンスアンプ４４の共通ソースノードＳ２Ｎの電位だけでなく、Ｐチャネルセンスアンプ３６の共通ソースノードＳ２Ｐの電位も緩やかにさせたほうがセンスアンプ３６および４４内に流れる貫通電流はさらに低減される。
【００９９】
［実施の形態７］
図１７は、この発明の実施の形態７によるＤＲＡＭ内で用いられる内部降圧回路の構成を示す回路図である。図１７を参照して、このＤＲＡＭは、外部電源電位Ｖｃｃに基づいて内部電源電位ｉｎｔＶｃｃを供給する内部降圧回路と、内部行アドレスストローブ信号ＲＡＳＩに応答して活性化される内部回路１８０とを備える。この内部降圧回路は、２つの基準電位Ｖｒｅｆ１，Ｖｒｅｆ２を形成する基準電位生成回路１４８と、小さい電流供給能力を有しかつ常時活性化されている電圧ダウンコンバータ１６４と、大きな電流供給能力を有しかつチップの活性時にのみ活性化される電圧ダウンコンバータ１７０と、このダウンコンバータ１７０を制御するダウンコンバータ制御回路１５８と、ＮチャネルＭＯＳトランジスタ１７８のみからなる電圧ダウンコンバータ１７６とを備える。
【０１００】
基準電位生成回路１４８は、定電流源１５０と、ダイオード接続されたＮチャネルＭＯＳトランジスタ１５２と、抵抗１５４および１５６とを含む。電圧ダウンコンバータ１６４は、内部電源電位ｉｎｔＶｃｃを基準電位Ｖｒｅｆ１と比較する比較回路１６６と、外部電源ノードおよび内部電源線１７９の間に接続されかつ比較回路６６の出力によって制御される駆動トランジスタ１６８とを備える。電圧ダウンコンバータ１７０も電圧ダウンコンバータ１６４とほぼ同様に、比較回路１７２と、駆動トランジスタ１７４とを備える。ただし、この比較回路１７２は、制御回路１５８の出力に応答して活性化される。また、この電圧ダウンコンバータ１７０の駆動トランジスタ１７４のサイズは、電圧ダウンコンバータ１６４の駆動トランジスタ１６８のサイズよりも大きい。したがって、この電圧ダウンコンバータ１７０は電圧ダウンコンバータ１６４よりも大きい電流供給能力を有する。ダウンコンバータ制御回路１５８は、インバータ１６０とＡＮＤゲート１６２とを含む。電圧ダウンコンバータ１７６のＮチャネルＭＯＳトランジスタ１７８は外部電源ノードと内部電源線１７９との間に接続され、基準電位Ｖｒｅｆ２を受けるゲートを有する。
【０１０１】
次に、図１７に示された内部降圧回路の動作を説明する。
まず待機状態では電圧ダウンコンバータ１６４および１７６が動作する。電圧ダウンコンバータ１６４においては、比較回路１６６が内部電源電位ｉｎｔＶｃｃを基準電位Ｖｒｅｆ１と比較し、もしも内部電源電位ｉｎｔＶｃｃが基準電位Ｖｒｅｆ１よりも低いと駆動トランジスタ１６８をオンする。また、比較回路１６６は、もしも内部電源電位ｉｎｔＶｃｃが基準電位Ｖｒｅｆ１よりも高いと駆動トランジスタ１６８をオフにする。そのため、この電圧ダウンコンバータ１６４は基準電位Ｖｒｅｆ１に等しい内部電源電位ｉｎｔＶｃｃを内部電源線１７９に供給する。この電圧ダウンコンバータ１６４は数μＡ程度の電流しか供給することができないが、待機状態では内部回路１８０がほとんど電流を消費しないので、このような電流供給能力の小さい電圧ダウンコンバータ１６４によって十分な内部電源電位ｉｎｔＶｃｃが補償され得る。
【０１０２】
また、基準電位生成回路１４８のトランジスタ１５２は、電圧ダウンコンバータ１７６のトランジスタ１７８のしきい電圧と同じしきい電圧を有する。基準電位Ｖｒｅｆ２は基準電位Ｖｒｅｆ１よりもトランジスタ１５２のしきい電圧だけ高くなるので、トランジスタ１７８のソースおよびゲート間にはこのトランジスタ１７８のしきい電圧に等しい電圧が与えられる。したがって、このトランジスタ１７８を含む電圧ダウンコンバータ１７６もまた外部電源電位ｅｘｔＶｃｃに基づいて内部電源電位ｉｎｔＶｃｃを内部電源線１７９に供給する。この電圧ダウンコンバータ１７６はトランジスタ１７８のみから構成されるので、電圧ダウンコンバータ１６４のように内部電源線１７９に供給されないような無駄な電流が消費されることはない。
【０１０３】
次に、通常動作モードではセルフリフレッシュイネーブル信号ＳＲＥＦがＬレベルにあるので、制御回路１５８のＡＮＤゲート１６２は、内部行アドレスストローブ信号ＲＡＳＩに同期された出力信号を比較回路１７２に供給する。したがって、通常動作モードではこの比較回路１７２は内部行アドレスストローブ信号ＲＡＳＩに応答して活性化される。そのため、この電圧ダウンコンバータ１７０は外部電源電位ｅｘｔＶｃｃに基づいて内部電源電位ｉｎｔＶｃｃを内部電源線１７９に供給する。このとき、内部回路１８０は内部行アドレスストローブ信号ＲＡＳＩに応答して活性化されるので、内部回路１８０では大量の電流が消費される。そのため、内部電源電位ｉｎｔＶｃｃは大幅に低下する場合があるが、電流供給能力の大きい電圧ダウンコンバータ１７０が動作するので、その低下された内部電源電位ｉｎｔＶｃｃは速やかに予め定められた電位まで復帰され得る。一般に内部回路１８０は高速で動作するので、内部電源電位ｉｎｔＶｃｃが低下した場合は速やかにその内部電源電位ｉｎｔＶｃｃは予め定められた電位まで復帰されなければならない。
【０１０４】
他方、セルフリフレッシュモードではセルフリフレッシュイネーブル信号ＳＲＥＦがＨレベルになるので、制御回路１５８のＡＮＤゲート１６２は、内部行アドレスストローブ信号ＲＡＳＩにかかわらず常にＬレベルの出力信号を比較回路１７２に供給する。したがって、比較回路１７２は活性化されず、不活性状態のまま維持される。したがって、セルフリフレッシュモードでは電圧ダウンコンバータ１６４および１７６のみが動作する。そのため、たとえ内部電源電位ｉｎｔＶｃｃが基準電位Ｖｒｅｆ１よりも大幅に低下したとしても、その低下した内部電源電位ｉｎｔＶｃｃは基準電位Ｖｒｅｆ１まで速やかに復帰させることはできない。したがって、内部回路１８０の動作速度が遅くなるが、セルフリフレッシュモードにおいて内部降圧回路内で消費される電力が低減される。
【０１０５】
以上のようにこの実施の形態７によれば、電流供給能力の大きい電圧ダウンコンバータ１７０は通常動作モードでは活性化されるが、セルフリフレッシュモードでは活性化されないので、セルフリフレッシュモードにおける内部降圧回路の消費電力が低減される。
【０１０６】
なお、上述した比較回路１６６，１７２としては、たとえばカレントミラー回路を用いた差動増幅器などが好ましく用いられる。
【０１０７】
［実施の形態８］
図１８は、この発明の実施の形態８によるＤＲＡＭで用いられる内部降圧回路の構成を示す回路図である。図１７に示された内部降圧回路では、トランジスタ１７８に与える基準電位Ｖｒｅｆ２を生成するために基準電位生成回路１４８がトランジスタ１５２を備えているが、図１８に示された実施の形態８では、電圧ダウンコンバータ１８４がゼロボルトのしきい電圧を有するＮチャネルＭＯＳトランジスタ１８６から構成されるので、この基準電位生成回路１８２はトランジスタ１５２を備えていない。したがって、基準電位生成回路１８２によって生成された基準電位Ｖｒｅｆ１は電圧ダウンコンバータ１６４および１７０だけでなく、電圧ダウンコンバータ１８４のトランジスタ１８６にも与えられる。ゼロボルトのしきい電圧を有するトランジスタ１８６としては、たとえばディプレション型のトランジスタが用いられる。
【０１０８】
以上のようにこの実施の形態８によれば、電圧ダウンコンバータ１８４がゼロボルトのしきい電圧を有するトランジスタ１８６のみから構成されるので、基準電位生成回路１８２が図１７の基準電位生成回路１４８のようにトランジスタ１５２を必要としない。
【０１０９】
［実施の形態９］
図１９は、この発明の実施の形態９によるＤＲＡＭで使用される内部降圧回路の構成を示す回路図である。図１９を参照して、この内部降圧回路は、基準電位生成回路１８２と、複数の電圧ダウンコンバータ１６４，１９０，１７０と、電圧ダウンコンバータ１９０，１７０を制御するダウンコンバータ制御回路１８８とを備える。
【０１１０】
内部回路１８０が待機状態の場合、電圧ダウンコンバータ１６４のみが活性化される。このとき、Ｌレベルのセルフリフレッシュイネーブル信号ＳＲＥＦがインバータ１６０に与えられ、Ｌレベルの内部行アドレスストローブ信号ＲＡＳＩがＡＮＤゲート１６２および電圧ダウンコンバータ１９０の比較回路１９２に与えられる。したがって、電圧ダウンコンバータ１６４以外の電圧ダウンコンバータ１９０，１７０はすべて活性化されない。
【０１１１】
次に、通常動作モードにおいてＨレベルの内部行アドレスストローブ信号ＲＳＩに応答して内部回路１８０が活性化されると、このＨレベルの内部行アドレスストローブ信号ＲＡＳＩは制御回路１８８にも与えられるので、電圧ダウンコンバータ１９０もまた活性化される。また、このときＬレベルのセルフリフレッシュイネーブル信号ＳＲＥＦが制御回路１８８に与えられるので、この制御回路１８８は複数の電圧ダウンコンバータ１７０をすべて活性化する。したがって、通常動作モードにおいて内部回路１８０が活性化されると、すべての電圧ダウンコンバータ１６４，１９０，１７０が活性化される。
【０１１２】
他方、セルフリフレッシュモードにおいては、Ｈレベルの内部行アドレスストローブ信号ＲＡＳＩに応答して内部回路１８０が活性化されると、電圧ダウンコンバータ１９０は活性化されるが、Ｈレベルのセルフリフレッシュイネーブル信号ＳＲＥＦが制御回路１８８に与えられるので、電圧ダウンコンバータ１６４および１９０以外の複数の電圧ダウンコンバータ１７０は活性化されない。したがって、セルフリフレッシュモードでは２つの電圧ダウンコンバータ１６４，１９０が外部電源電位ｅｘｔＶｃｃに基づいて内部電源線１７９に内部電源電位ｉｎｔＶｃｃを供給する。このようにセルフリフレッシュモードで動作する電圧ダウンコンバータの数は通常動作モードで動作する電圧ダウンコンバータの数よりも少ないので、セルフリフレッシュモードにおいて内部電源電位ｉｎｔＶｃｃが大幅に低下するとその内部電源電位ｉｎｔＶｃｃを速やかに基準電位Ｖｒｅｆ１に等しい電位まで回復させることはできない。しかしながら、セルフリフレッシュモードにおける動作は高速性を必要としていないので、内部電源電位ｉｎｔＶｃｃの回復が多少遅れてもセルフリフレッシュ動作に支障はない。
【０１１３】
以上のようにこの実施の形態９によれば、セルフリフレッシュモードにおいて動作する電圧ダウンコンバータの数が通常動作モードよりも少ないため、セルフリフレッシュモードにおける内部降圧回路の消費電力が低減される。
【０１１４】
［実施の形態１０］
図２０は、この発明の実施の形態１０によるＤＲＡＭで用いられる内部降圧回路の構成を示す回路図である。図２０を参照して、この内部降圧回路は、図１９のダウンコンバータ制御回路１８８の代わりにダウンコンバータ制御回路１９６を備える。このダウンコンバータ制御回路１９６は、内部列アドレスストローブ信号ＣＡＳＩおよび内部行アドレスストローブ信号ＲＡＳＩを受けるＡＮＤゲート１９８を含む。
【０１１５】
この内部降圧回路においては、高速性を必要とする動作モードではすべての電圧ダウンコンバータ１６４，１９０，１７０が活性化されるのに対し、高速性を必要としない動作モードではダウンコンバータ１６４および１９４のみしか活性化されない。したがって、高速性を必要としない動作モードにおけるこの内部降圧回路の消費電力が低減される。
【０１１６】
［実施の形態１１］
図２１は、この発明の実施の形態１１によるＤＲＡＭで用いられる内部降圧回路の構成を示す回路図である。このＤＲＡＭは非常に速い動作速度を有し、アドレス信号の遷移を検出するアドレス遷移検出器（図示せず）を備える。アドレス信号が遷移すると、そのアドレス遷移検出器によってアドレス遷移検出信号ＡＴＤが生成される。このアドレス遷移検出信号ＡＴＤに応答して内部回路１８０内のセンスアンプ（図示せず）などが活性化される。
【０１１７】
図２１を参照して、この実施の形態１１による内部降圧回路は、図１９のダウンコンバータ制御回路１８８の代わりに、ダウンコンバータ制御回路２００を備える。このダウンコンバータ制御回路２００は、アドレス遷移検出信号ＡＴＤに応答して所定期間だけＨレベルになるパルス信号を発生するパルス発生回路２０２と、そのパルス信号および内部行アドレスストローブ信号ＲＡＳＩを受けるＡＮＤゲート２０４とを含む。
【０１１８】
したがって、Ｈレベルの内部行アドレスストローブ信号ＲＡＳＩが与えられると、内部回路１８０が活性化されるとともに、電圧ダウンコンバータ１９０が活性化される。このとき、たとえＨレベルの内部行アドレスストローブ信号ＲＡＳＩが与えられてもアドレス信号が遷移しなければ、パルス発生回路２００にはＨレベルのパルス信号を発生しない。したがって、ＡＮＤゲート２０４はＬレベルの出力信号を複数の比較回路１７２に供給するので、それら比較回路１７２を含む電圧ダウンコンバータ１７０はすべて活性化されない。
【０１１９】
Ｈレベルの内部行アドレスストローブ信号ＲＡＳＩが与えられる間に、アドレス信号が遷移すると、パルス発生回路２００にはＨレベルのパルス信号を発生する。そのため、ＡＮＤゲート２０４はＨレベルの出力信号を複数の比較回路１７２に供給する。したがって、それら比較回路１７２を含む電圧ダウンコンバータ１７０はすべて活性化される。
【０１２０】
このように内部行アドレスストローブ信号ＲＡＳＩがＨレベルになってもアドレス信号が遷移しなければセンスアンプなどは活性化されないので、この場合は２つの電圧ダウンコンバータ１６４，１９０が外部電源電位ｅｘｔＶｃｃに基づいて内部電源電位ｉｎｔＶｃｃを内部電源線１７９に供給する。他方、アドレス信号が遷移するとセンスアンプなどが活性化するので、すべての電圧ダウンコンバータ１６４，１９０，１７０が外部電源電位ｅｘｔＶｃｃに基づいて内部電源電位ｉｎｔＶｃｃを内部電源線１７９に供給する。
【０１２１】
以上のようにこの実施の形態１１によれば、たとえ内部行アドレスストローブ信号ＲＡＳＩが立上がってもアドレス信号が遷移しなければすべての電圧ダウンコンバータは活性化されないので、この内部降圧回路における消費電力が低減される。
【０１２２】
［実施の形態１２］
図２２はこの発明の実施の形態１２によるＤＲＡＭで用いられる内部降圧回路の構成を示す回路図である。図２２を参照して、この内部降圧回路は、外部電源電位ｅｘｔＶｃｃに基づいて内部電源電位ｉｎｔＶｃｃを供給する電圧ダウンコンバータ２０６と、この電圧ダウンコンバータ２０６を制御するダウンコンバータ制御回路１８８とを含む。この電圧ダウンコンバータ２０６は、カレントミラー回路を用いた差動増幅器２０８と、この差動増幅器２０８によって制御される駆動トランジスタ２２２とを含む。この差動増幅器２０８は、ＰチャネルＭＯＳトランジスタ２１０および２１２と、ＮチャネルＭＯＳトランジスタ２１４，２１６，２１８，２２０とを含む。ＰチャネルＭＯＳトランジスタ２１０および２１２はカレントミラー回路を構成する。内部電源電位ｉｎｔＶｃｃはトランジスタ２１４のゲートにフィードバックされる。基準電位Ｖｒｅｆ１はトランジスタ２１６のゲートに与えられる。トランジスタ２１８および２２０は並列に接続され、これらトランジスタ２８０，２２０が制御回路１８８からの出力信号に応答して制御される。駆動トランジスタ２２２は外部電源ノードおよび内部電源線１７９の間に接続され、差動増幅器２０８の出力信号を受けるゲートを有する。制御回路１８８は、インバータ１６０とＡＮＤゲート１６２とを含む。
【０１２３】
通常動作モードではＬレベルのセルフリフレッシュイネーブル信号ＳＲＥＦが制御回路１８８に与えられる。このときＨレベルの内部行アドレスストローブ信号ＲＡＳＩが与えられると、内部回路１８０が活性化されるが、このＨレベルの内部行アドレスストローブ信号ＲＡＳＩは制御回路１８８にも与えられるので、Ｈレベルの内部行アドレスストローブ信号ＲＡＳＩはトランジスタ２１８に与えられるとともに、ＡＮＤゲート１６２を介してトランジスタ２２０にも与えられる。したがって、トランジスタ２１８および２２０はともにオンになるので、この差動増幅器２０８の駆動能力が大きくなる。そのため、駆動トランジスタ２２２のゲートが十分に充放電されるので、たとえ内部回路１８０が大量の電流を消費して内部源電位ｉｎｔＶｃｃが大幅に低下しても、その内部電源電位ｉｎｔＶｃｃは基準電位Ｖｒｅｆ１と等しい電位に速やかに回復される。
【０１２４】
他方、セルフリフレッシュモードではＨレベルのセルフリフレッシュイネーブル信号ＳＲＥＦが制御回路１８８に与えられるので、ＡＮＤゲート１６２はＬレベルの出力信号をトランジスタ２２０に与える。したがって、セルフリフレッシュモードではＨレベルの内部行アドレスストローブ信号ＲＡＳＩに応答してトランジスタ２１８のみがオンになり、トランジスタ２２０はオフ状態に維持される。そのため、このときの差動増幅器２０８の駆動能力は小さくなる。
【０１２５】
このようにセルフリフレッシュモードでは電圧ダウンコンバータ２０６の電流供給能力が小さいので、内部電源電位ｉｎｔＶｃｃが大幅に低下するとその内部電源電位ｉｎｔＶｃｃが基準電位Ｖｒｅｆ１に等しい電位まで回復するのに長時間を要する。しかしながら、セルフリフレッシュモードでは高速動作が要求されないので、リフレッシュのための動作が十分に行なわれ得る。しかもセルフリフレッシュモードでは差動増幅器２０８中のトランジスタ２２０がオンにならないので、差動増幅器２０８の消費電力が低減される。
【０１２６】
以上のようにこの実施の形態１２によれば、セルフリフレッシュモードにおける電圧ダウンコンバータ２０６の電流供給能力が通常動作モードよりも小さくなるため、この内部降圧回路の消費電力が低減される。
【０１２７】
［実施の形態１３］
図２３は、この発明の実施の形態１３によるＤＲＡＭで使用される内部降圧回路の構成を示す回路図である。図２３を参照して、この内部降圧回路は、基準電位ＶＨｒｅｆおよびＶＬｒｅｆを生成する基準電位生成回路１８２と、その基準電位ＶＨｒｅｆおよびＶＬｒｅｆをセルフリフレッシュイネーブル信号ＳＲＥＦに応答して選択する選択器２２４と、外部電源電位ｅｘｔＶｃｃに基づいてその選択された基準電位ＶＨｒｅｆに等しい内部電源電位ｉｎｔＶｃｃを供給する電圧ダウンコンバータ１６４とを備える。
【０１２８】
通常動作モードではＬレベルのセルフリフレッシュイネーブル信号ＳＲＥＦに応答して選択器２２４が基準電位ＶＨｒｅｆを選択する。したがって、電圧ダウンコンバータ１６４はその選択された基準電位ＶＨｒｅｆに等しい内部電源電位ｉｎｔＶｃｃを内部電源線１７９に供給する。
【０１２９】
他方、セルフリフレッシュモードではＨレベルのセルフリフレッシュイネーブル信号ＳＲＥＦに応答して基準電位ＶＨｒｅｆよりも低いＶＬｒｅｆが選択器２２４によって選択される。したがって、電圧ダウンコンバータ１６４はこの選択された基準電位ＶＬｒｅｆに等しい内部電源電位ｉｎｔＶｃｃを内部電源線１７９に供給する。
【０１３０】
このようにセルフリフレッシュモードでは内部電源電位ｉｎｔＶｃｃが通常動作モードよりも低くなる。したがって、セルフリフレッシュモードでは通常動作モードよりも低い内部電源電位ｉｎｔＶｃｃが内部回路１８０に供給されるので、内部回路１８０の消費電力が低減される。
【０１３１】
［実施の形態１４］
図２４は、この発明の実施の形態１４によるＤＲＡＭで用いられる昇圧電位系の回路図である。上述したようにＤＲＡＭでは、電源電位Ｖｃｃよりも高い昇圧電源電位Ｖｐｐがワード線ＷＬおよび図２中のスイッチ回路５６，６２に供給される。
【０１３２】
図２４を参照して、このＤＲＡＭは、電源電位Ｖｃｃよりも高い昇圧電源電位Ｖｐｐを発生する昇圧電源電位発生回路２２７と、ワード線ＷＬの電位またはビット線選択信号ＢＬＩを供給するドライバ２３６と、ドライバ２３６に昇圧電源電位Ｖｐｐを供給するＰチャネルＭＯＳトランジスタ２３０と、ドライバ２３６に電源電位Ｖｃｃを供給するＰチャネルＭＯＳトランジスタ２３４と、これらトランジスタ２３０および２３４を制御する昇圧制御回路２２６とを含む。ドライバ２３６はＰチャネルＭＯＳトランジスタ２３８およびＮチャネルＭＯＳトランジスタ２４０を含む。
【０１３３】
図２５は、図２４に示された昇圧電位系の回路の動作を示すタイミング図である。
【０１３４】
まず通常動作モードでは、Ｌレベルのセルフリフレッシュイネーブル信号ＳＲＥＦが昇圧制御回路２２６に与えられる。このとき、昇圧制御回路２２６は常にＨレベルの制御信号ＣＴ２をトランジスタ２３４に与える。昇圧制御回路２２６はまた所定期間の間Ｌレベルの制御信号ＣＤ１をトランジスタ２３０に与える。そのため、通常動作モードでは図２５（ｄ）に示されるようにドライバ２３６の出力電位は接地電位ＧＮＤから一気に昇圧電源電位Ｖｐｐまで上昇する。昇圧電源電位Ｖｐｐは昇圧電源電位発生回路２２７から供給されるので、昇圧電源電位発生回路２２７では大量の電力が消費される。
【０１３５】
次に、セルフリフレッシュモードでは、Ｈレベルのセルフリフレッシュイネーブル信号ＳＲＥＦが昇圧制御回路２２６に与えられるので、図２５（ａ）および（ｂ）に示されるように、制御信号ＣＴ１がＨレベルにある間に制御信号ＣＴ２がＬレベルになる。トランジスタ２３４はこのＬレベルの制御信号ＣＴ２に応答してオンになるので、電源電位Ｖｃｃがトランジスタ２３４を介してドライバ２３６に供給される。このとき図２５（ｃ）に示されるＬレベルの入力信号ＩＮがドライバ２３６に与えられると、ドライバ２３６の出力電位は図２５（ｄ）に示されるように接地電位ＧＮＤから電源電位Ｖｃｃまで上昇する。この電源電位Ｖｃｃは電源ノード２３から供給され、この電源電位Ｖｃｃは内部的に生成されるものではないので、ドライバ２３６の出力信号を電源電位Ｖｃｃまで上昇させるために必要な電流以外は消費されない。
【０１３６】
次いで図２５（ａ）および（ｂ）に示されるように制御信号ＣＴ２がＨレベルになると同時に、制御信号ＣＴ１がＬレベルになると、トランジスタ２３４がオフになりトランジスタ２３０がオンになる。そのため、昇圧電源電位Ｖｐｐがトランジスタ２３０を介してドライバ２３６に供給される。これにより図２５（ｅ）に示されるように、ドライバ２３６の出力電位は電源電位Ｖｃｃから昇圧電源電位Ｖｐｐまで上昇する。この昇圧電源電位Ｖｐｐは昇圧電源電位発生回路２２７から供給されるので、昇圧電源電位発生回路２２７では大量の電力が消費される。
【０１３７】
このように通常動作モードでは昇圧電源電位Ｖｐｐがドライバ２３６に一気に供給されるのに対し、セルフリフレッシュモードではまず電源電位Ｖｃｃが供給され、その後昇圧電源電位Ｖｐｐが供給される。したがって、セルフリフレッシュモードではドライバ２３６の出力電位が接地電位ＧＮＤから電源電位Ｖｃｃまで上昇する間は昇圧電源電位発生回路２２７では電力が消費されない。そして、ドライバ２３６の出力電位が電源電位Ｖｃｃから昇圧電源電位Ｖｐｐまで上昇する間だけ昇圧電源電位発生回路２２７において電力が消費される。その結果、セルフリフレッシュモードでの昇圧電源電位発生回路２２７の消費電力は通常動作モードよりも小さくなる。このようにセルフリフレッシュモードでは電源電位Ｖｃｃおよび昇圧電源電位Ｖｐｐが段階的に供給されるので、ドライバ２３６の出力電位が接地電位ＧＮＤから昇圧電源電位Ｖｐｐまで到達するのに長い時間を要するが、セルフリフレッシュモードでは高速性が要求されないので、セルフリフレッシュの動作に支障はない。
【０１３８】
［実施の形態１５］
図２６は、この発明の実施の形態１５によるＤＲＡＭの全体構成を示すブロック図である。図２６を参照して、このＤＲＡＭは図１の構成に加えて、外部から与えられるアドレス信号ＡＤの上位２ビットをデコードするフラグデコーダ２４６と、フラグを格納するフラグレジスタＦＬＧ１〜ＦＬＧ４と、フラグデコーダ２４６からのデコード信号に応答してフラグレジスタＦＬＧ１〜ＦＬＧ４を選択的に活性化するフラグ活性化回路２４８と、内部アドレスカウンタ２８からの内部行アドレス信号ＲＡＤＩの上位２ビットをフラグレジスタＦＬＧ１〜ＦＬＧ４のフラグと比較する一致検出回路２４４と、上位２ビットの内部行アドレス信号ＲＡＤＩがフラグと一致すると内部行アドレスストローブ信号ＲＡＳＩを遮断するスイッチ回路２４２とを備える。また、このメモリセルアレイは４つのメモリブロックＢ１〜Ｂ４に分割される。フラグレジスタＦＬＧ１〜ＦＬＧ４はメモリブロックＢ１〜Ｂ４に対応して設けられる。
【０１３９】
図２７は、図２６中の内部アドレスカウンタ２８、一致検出回路２４４およびスイッチ回路２４２の構成を示すブロック図である。図２７を参照して、内部アドレスカウンタ２８は複数のラッチ回路２５０を含む。この内部アドレスカウンタ２８は内部行アドレスストローブ信号ＲＡＳＩに応答してインクリメントされる。複数のラッチ回路２５０に格納された信号は内部行アドレス信号ＲＡＤＩとして行デコーダ１２に供給される。また、内部行アドレス信号ＲＡＤＩの上位２ビットは一致検出回路２４４にも供給される。
【０１４０】
図２８は、図２６中の一致検出回路２４４およびフラグレジスタＦＬＧ１〜ＦＬＧ４の構成を示すブロック図である。図２８を参照して、一致検出回路２４４は、内部行アドレス信号ＲＡＤＩの上位２ビットをフラグレジスタＦＬＧ１のフラグと比較する一致検出器２５２および２５４と、その上位２ビットをフラグレジスタＦＬＧのフラグと比較する一致検出器２５６および２５８と、その上位２ビットをフラグレジスタＦＬＧ３のフラグと比較する一致検出器２６０および２６２と、その上位２ビットをフラグレジスタＦＬＧ４のフラグと比較する一致検出器２６４および２６６と、ＡＮＤゲート２６８，２７０，２７２，２７４と、ＯＲゲート２７６と、インバータ２７８とを含む。
【０１４１】
次に、図２６〜図２８に示されたＤＲＡＭの動作を説明する。
外部から与えられたアドレス信号ＡＤの上位２ビットが（０，０）であれば、メモリブロックＢ１内にデータが格納される。フラグデコーダ２４６はその外部から与えられるアドレス信号ＡＤの上位２ビット（０，０）をデコードし、さらにそのデコード信号に応答してフラグ活性化回路１４８がメモリブロックＢ１に対応するフラグレジスタＦＬＧ１のフラグを活性化する。同様に、メモリブロックＢ３内にデータが格納される場合は、そのメモリブロックＢ３に対応するフラグレジスタＦＬＧ３のフラグが活性化される。したがって、図２６に示されるように、既に使用されているメモリブロックＢ１およびＢ３に対応するフラグレジスタＦＬＧ１およびＦＬＧ３には「１」のフラグがそれぞれ格納される。他方、未だ使用されていないメモリブロックＢ２およびＢ４に対応するフラグレジスタＦＬＧ２およびＦＬＧ４には「０」のフラグが格納される。
【０１４２】
セルフリフレッシュモードでは、内部アドレスカウンタ２８が内部行アドレスストローブ信号ＲＡＳＩに応答してリフレッシュのための内部行アドレス信号ＲＡＤＩを順次内部的に生成する。内部アドレスカウンタ２８によって生成された内部行アドレス信号ＲＡＤＩがメモリブロックＢ１内のアドレスを示す場合は、一致検出回路２４４は禁止信号ＩＨＢをスイッチ回路２４２に与えない。そのため、内部行アドレスストローブ信号ＲＡＳＩが行デコーダ１２に内部行アドレスストローブ信号ＲＡＳＩ２として与えられ、その内部行アドレス信号ＲＡＤＩが行デコーダ１２に取込まれる。行デコーダ１２はその取込まれた内部行アドレス信号ＲＡＤＩに応答してメモリブロックＢ１内のワード線を選択的に活性化する。それにより、このメモリブロックＢ１内のメモリセルがリフレッシュされる。
【０１４３】
他方、内部アドレスカウンタ２８によって生成された内部行アドレス信号ＲＡＤＩがメモリブロックＢ２内のアドレスを示す場合は、一致検出回路２４４が禁止信号ＩＨＢをスイッチ回路２４２に与える。そのため、内部行アドレスストローブ信号ＲＡＳＩはスイッチ回路２４２によって遮断され、行デコーダ１２に与えられない。そのため、その内部行アドレス信号ＲＡＤＩは行デコーダ１２に取込まれないので、行デコーダ１２はメモリブロックＢ２内のワード線を活性化しない。
【０１４４】
以上のようにこの実施の形態１５によれば、既に使用されているメモリブロックのみがリフレッシュされ、未だ使用されていないメモリブロックはリフレッシュされないので、すべてのメモリブロックがリフレッシュされる場合に比べて消費電力が低減される。
【０１４５】
図２９は、図２６〜図２８に示されたＤＲＡＭの動作を示すタイミング図である。図２９（ａ）に示されるようにセルフリフレッシュモードではセルフリフレッシュイネーブル信号ＳＲＥＦがＨレベルにある。図２９（ｃ）に示されるように、リフレッシュを行なう期間では禁止信号ＩＨＢはＬレベルになり、リフレッシュを無視する期間では禁止信号ＩＨＢはＨレベルになる。したがって、図２９（ｄ）に示されるように、リフレッシュを行なう期間では動作電流が流れるが、リフレッシュを無視する期間では動作電流は流れない。その結果、このＤＲＡＭの消費電力が低減される。
【０１４６】
［実施の形態１６］
図３０は、この発明の実施の形態１６によるＤＲＡＭで用いられる行デコーダの具体的な構成を示す回路図である。図３０を参照して、この行デコーダは、行アドレス信号Ａ３〜Ａ８およびその相補的な行アドレス信号／Ａ３〜／Ａ８をプリデコードしてプリデコード信号Ｘ１〜Ｘ１２をプリデコード信号線２９２に供給するプリデコーダ２９０と、プリデコード信号Ｘ１〜Ｘ１２に応答して選択的に活性化される複数のデコーダユニットＲＤ１，ＲＤ２，ＲＤ３，…と、行アドレス信号Ａ１，Ａ２およびその相補的な行アドレス信号／Ａ１，／Ａ２にデコードしてワード線駆動信号ＲＸ０〜ＲＸ３を生成するＲＸデコーダ２９４とを備える。デコーダユニットＲＤ１，ＲＤ２，ＲＤ３，…の各々は４つのワード線に対応して設けられる。また、各デコーダユニットは、４つのワード線を駆動する４つのＡＮＤゲート２８０，２８２，２８４，２８６と、ＯＲゲート２８８と、プリデコード信号を受けるＡＮＤゲート２８９とを含む。
【０１４７】
図３１は、図３０のプロデコーダ２９０の一部構成を示す回路図である。図３１を参照して、このプリデコーダ２９０は、アドレス信号Ａ３，／Ａ３，Ａ４，／Ａ４に応答してプリデコード信号Ｘ１〜Ｘ４を生成するＡＮＤゲート３１０，３１２，３１４，３１６を含む。このプリデコーダ２９０はさらに、Ｈレベルのセルフリフレッシュイネーブル信号ＳＲＥＦに応答してプリデコード信号Ｘ１〜Ｘ４を強制的にＬレベルにするためのインバータ３１８を含む。
【０１４８】
図３２は、図３０中のＲＸデコーダ２９４の具体的な構成を示す回路図である。図３２を参照して、このＲＸデコーダ２９４は、アドレス信号Ａ１，／Ａ１，Ａ２，／Ａ２に応答するＡＮＤゲート３２０，３２２，３２４，３２６と、ワード線駆動信号ＲＸ０〜ＲＸ３を生成するＯＲゲート３２８，３３０，３３２，３３４とを含む。このＲＸデコーダ２９４はさらに、Ｈレベルのセルフリフレッシュイネーブル信号ＳＲＥＦに応答してワード線駆動信号ＲＸ０〜ＲＸ３を強制的にＨレベルにするためのインバータ３３６を含む。
【０１４９】
再び図３０を参照して、この行デコーダはセルフリフレッシュモードにおいてデコーダユニットＲＤ１，ＲＤ２，ＲＤ３，…を順次選択的に活性化するためのシフトレジスタ２９６を備える。このシフトレジスタ２９６は、複数のラッチ回路２９８および３００と、内部行アドレスストローブ信号ＲＡＳＩに応答してオンになる複数の転送ゲート３０２と、相補的な内部行アドレスストローブ信号／ＲＡＳＩに応答してオンになる複数の転送ゲート３０４とを含む。このシフトレジスタ２９６では、内部行アドレスＲＡＳＩおよび／ＲＡＳＩに応答してラッチ回路２９８および３００にラッチされたデータ信号が図上左側から右側へシフトされる。この行デコーダはさらに、シフトレジスタ２９６の最終段のラッチ回路２９８にＨレベルのデータ信号がラッチされると、所定期間の間パルス信号ＣＲＹおよび／ＣＲＹを発生するワンショットパルス発生回路３０６を備える。
【０１５０】
この行デコーダはさらに、パルス信号ＣＲＹおよび／ＣＲＹに応答して動作するシフトレジスタ３０８を備える。このシフトレジスタ３０８は、ワード線駆動信号ＲＸ０〜ＲＸ３を順次強制的に活性化する。
【０１５１】
図３３は、図３０に示された行デコーダ１０の特徴的な構成のみを示すブロック図である。図３３に示されるように、Ｈレベルのセルフリフレッシュイネーブル信号ＳＲＥＦが与えられると、リフレッシュタイマ２４がクロック信号を生成し、さらに内部行アドレスストローブ信号発生器２６がそのクロック信号に応答して内部行アドレスストローブ信号ＲＡＳＩを生成する。プリデコーダ用のシフトレジスタ２９６は内部行アドレスストローブ信号ＲＡＳＩに応答してインクリメントされ、ＲＸデコーダ用シフトレジスタ３０８はシフトレジスタ２９６の出力信号に応答してインクリメントされる。
【０１５２】
次に、図３０に示された行デコーダの動作を説明する。
まず通常動作モードでは、プリデコード信号Ｘ１〜Ｘ１２に応答してデコーダユニットＲＤ１，ＲＤ２，ＲＤ３，…が選択的に活性化される。たとえばデコーダユニットＲＤ１が活性化された場合は、４つのワード線ＷＬ０〜ＷＬ３のいずれかが活性化可能な状態にある。これら４つのワード線ＷＬ０〜ＷＬ３はワード線駆動信号ＲＸ０〜ＲＸ３に応答して選択的に活性化される。
【０１５３】
ここで、従来の行デコーダではセルフリフレッシュモードにおいても通常の動作モードと同様に、内部行アドレス信号に応答してプリデコード信号が生成され、さらにワード線駆動信号が生成され、それによりワード線が選択的に活性化される。そのため、従来の行デコードのセルフリフレッシュモードでは通常動作モードと同様にプリデコード信号線のための充放電電流が消費される。
【０１５４】
これに対し図３０に示された実施の形態１６では、セルフリフレッシュモードにおいてはＨレベルのセルフリフレッシュイネーブル信号ＳＲＥＦに応答してプリデコーダ２９０およびＲＸデコーダ２９４が不活性化される。その代わりに、シフトレジスタ２９６がデコーダユニットＲＤ１，ＲＤ２，ＲＤ３，…を順次選択的に活性化する。また、シフトレジスタ３０８がＲＸデコーダ２９４の代わりにワード線駆動信号ＲＸ０〜ＲＸ３を順次選択的に活性化する。シフトレジスタ３０８は最初ワード線駆動信号ＲＸ０を活性化する。したがって、シフトレジスタ２９６がデコーダユニットＲＤ１，ＲＤ２，ＲＤ３，…を順次活性化すると、ワード線ＷＬ０，ＷＬ４，ＷＬ８，…が順次活性化される。シフトレジスタ２９６が最終段のデコーダユニット（図示せず）を活性化し終えると、シフトレジスタ３０８はワンショットパルス発生回路３０６からのパルス信号ＣＲＹ，／ＣＲＹに応答してインクリメントされる。したがって、シフトレジスタ３０８はワード線駆動信号ＲＸ０の代わりにワード線駆動信号ＲＸ１を活性化する。再びシフトレジスタ２９６がデコーダユニットＲＤ１，ＲＤ２，ＲＤ３，…を順次活性化すると、ワード線ＷＬ１，ＷＬ５，ＷＬ９，…が順次活性化される。このようにしてすべてのワード線が順次選択的に活性化される。
【０１５５】
以上のようにこの実施の形態１６によれば、セルフリフレッシュモードではシフトレジスタ２９６および３０８がワード線を順次選択的に活性化し、リフレッシュのための内部ロウアドレス信号が内部的に生成されるごとにプリデコード信号線２９２が充放電されないので、セルフリフレッシュモードにおける消費電力が低減される。
【０１５６】
［実施の形態１７］
図３４は、この発明の実施の形態１７によるＤＲＡＭの一部構成を示すブロック図である。図３４に示されるように、このＤＲＡＭのメモリセルアレイはメモリブロックＢ１〜Ｂ４に分割される。メモリブロックＢ１およびＢ２の間にはセンスアンプ列１４が配置される。メモリブロックＢ３およびＢ４間にはセンスアンプ列１４が配置される。メモリブロックＢ１〜Ｂ４の各々は複数のビット線対ＢＬ，／ＢＬを含む。各センスアンプ列１４は各メモリブロック内の複数のビット線対ＢＬ，／ＢＬに対応する複数のセンスアンプ３３８を含む。各センスアンプ３３８はスイッチ回路５６を介してブロックＢ１内のビット線対ＢＬ，／ＢＬに接続されるとともに、スイッチ回路６２を介してブロックＢ２内のビット線対ＢＬ，／ＢＬに接続される。
【０１５７】
待機状態ではビット線選択信号ＢＬＩ１およびＢＬＩ２の電位はともに昇圧電源電位にあるので、両側のビット線対ＢＬ，／ＢＬが１つのセンスアンプ３３８に接続されている。ここで、たとえばメモリブロックＢ１が選択されると、ビット線選択信号ＢＬＩ２の電位が接地電位に下降するので、メモリブロックＢ２内のビット線対ＢＬ，／ＢＬがセンスアンプ３３８から切離される。
【０１５８】
上述したように通常動作モードでは従来と同様に動作する。他方、セルフリフレッシュモードでは従来のＤＲＡＭでは、通常動作モードと同様に動作する。すなわち、リフレッシュのための内部行アドレス信号が生成され、それにより１つのワード線が活性化されるごとに、そのワード線の活性化に先立って両側のビット線選択信号ＢＬＩ１およびＢＬＩ２の電位が昇圧電源電位に引上げられている。
【０１５９】
図３５は、この発明の実施の形態１７によるＤＲＡＭの特徴的な構成を示すブロック図である。図３５を参照して、このＤＲＡＭは、内部アドレスカウンタ２８によって生成される内部行アドレス信号の上位２ビットＡ１０，Ａ１１をそれぞれラッチするラッチ回路３４０および３４２と、その生成されたアドレス信号Ａ１０，Ａ１１がそれぞれラッチ回路３４０および３４２のアドレス信号と一致するか否かを検出する一致検出回路３４４とを備える。図３５中のビット線選択信号発生回路８４は、それらアドレス信号が互いに一致した場合はビット線選択信号ＢＬＩの電位をそのまま維持する。
【０１６０】
図３６は、図３４および図３５に示されたＤＲＡＭのセルフリフレッシュモードにおける動作を示すタイミング図である。図３６（ｃ）に示されるようにセルフリフレッシュイネーブル信号ＳＲＥＦがＨレベルのなると、リフレッシュタイマ２４は図３６（ｄ）に示されるようなクロック信号ＣＬＫを生成する。内部行アドレスストローブ信号ＲＡＳＩ発生器２６はそのクロック信号ＣＬＫに応答して図３６（ｅ）に示されるような内部行アドレスストローブ信号ＲＡＳＩを生成する。他方、内部アドレスカウンタ２８はそのクロック信号ＣＬＫに応答してリフレッシュのための内部行アドレス信号ＲＡＤＩを順次生成する。この内部行アドレス信号ＲＡＤＩの上位２ビットＡ１０およびＡ１１は、図３６（ａ）および（ｂ）に示されるように変化する。アドレス信号Ａ１１がＨレベルでかつアドレス信号Ａ１０がＨレベルであれば、メモリブロックＢ１が活性化される。アドレス信号Ａ１１がＬレベルであり、かつアドレス信号Ａ１０がＨレベルであれば、メモリブロックＢ２が活性化される。アドレス信号Ａ１１がＨレベルであり、かつアドレス信号Ａ１０がＬレベルであれば、メモリブロックＢ３が活性化される。そして、アドレス信号Ａ１１がＬレベルであり、かつアドレス信号Ａ１０がＬレベルであるならば、メモリブロックＢ４が活性化される。
【０１６１】
最初はアドレス信号Ａ１０およびＡ１１ともにＨレベルになるので、それらＨレベルのアドレス信号Ａ１０およびＡ１１はラッチ回路３４０および３４２にそれぞれ格納される。この場合、メモリブロックＢ１が活性化されるので、図３６（ｆ）〜（ｉ）に示されるように、メモリブロックＢ１に対応するビット線選択信号ＢＬＩ１は昇圧電源レベルになり、メモリブロックＢ２に対応するビット線選択信号ＢＬＩ２は接地電位になる。また、メモリブロックＢ３に対応するビット線選択信号ＢＬＩ３は昇圧電源電位を維持し、メモリブロックＢ４に対応するビット線選択信号ＢＬＩ４もまた昇圧電源電位を維持する。
【０１６２】
次いで、内部アドレスカウンタ２８はクロック信号ＣＬＫに応答してインクリメントされるが、アドレス信号Ａ１０およびＡ１１は変化しない。この新たに生成されたアドレス信号Ａ１０およびＡ１１は一致検出回路３４４に与えられ、この一致検出回路３４４において前にラッチされたアドレス信号Ａ１０およびＡ１１とそれぞれ比較される。この比較動作は内部行アドレスストローブ信号ＲＡＳＩに応答して行なわれる。ここでは、前に生成されたアドレス信号Ａ１０およびＡ１１が今回新たに生成されたアドレス信号Ａ１０およびＡ１１と一致するので、ビット線選択信号発生回路８４はビット線選択信号ＢＬＩの電位を前の電位のまま維持する。したがって、ビット線選択信号ＢＬＩ１は昇圧電源電位のまま維持され、ビット線選択信号ＢＬＩ２は接地電位のまま維持される。また、ビット線選択信号ＢＬＩ３およびＢＬＩ４はともに昇圧電源電位のまま維持される。
【０１６３】
次いで、新たに生成されたアドレス信号Ａ１０およびＡ１１がそれぞれＨレベルおよびＬレベルになると、メモリブロックＢ２が活性化され、そのブロックＢ２内の１つのワード線が活性化される。この新たに生成されたアドレス信号Ａ１０およびＡ１１はその前にラッチされているアドレス信号Ａ１０およびＡ１１と一致しないので、ビット線選択信号発生回路８４はビット線選択信号ＢＬＩの電位を変化させる。すなわち、メモリブロックＢ１に対応するビット線選択信号ＢＬＩ１は昇圧電源電位から接地電位に下降し、メモリブロックＢ２に対応するビット線選択信号ＢＬＩには接地電位から昇圧電源電位に上昇する。
【０１６４】
このように、従来のＤＲＡＭでは同じメモリブロック内のワード線が連続的に活性化される場合であってもそのワード線の活性化前に必ずビット線選択信号の電位が昇圧電源電位まで上昇させられるのに対し、この実施の形態１７では同じメモリブロック内のワード線が連続的に活性化される場合はビット線選択信号の電位は変化させられない。したがって、ビット線選択信号の充放電の回数が低減され、その結果、セルフリフレッシュモードにおける消費電力が低減される。
【０１６５】
［実施の形態１８］
図３７は、この発明の実施の形態１８によるＤＲＡＭの一部構成を示すブロック図である。図３７を参照して、このＤＲＡＭはさらに、内部アドレスカウンタ２８とマルチプレクサ１８との間にアドレス変換器３４６を備える。
【０１６６】
上述した実施の形態１７では、ある程度同じメモリブロック内のワード線が連続的に活性化される場合を示したが、アドレス構成によっては同じメモリブロック内のワード線が連続的に活性化されない場合がある。このような場合は、内部行アドレス信号ＲＡＤＩに応答してできる限り多数のワード線が同じメモリブロック内で連続的に活性化されるようにその順次形成される内部行アドレス信号ＲＡＤＩを適宜変更すればよい。
【０１６７】
図３８は図３７中のアドレス変換器３４６の具体的な構成の一例を示す回路図である。図３８を参照して、このアドレス変換器３４６では、アドレス信号Ａ０およびＡ１が互いに交換され、それにより内部アドレス信号ＩＡ０およびＩＡ１が生成される。アドレス信号Ａ２はインバータ３４８で反転され、それにより内部アドレス信号ＩＡ２が生成される。アドレス信号Ａ３はそのまま内部アドレス信号ＩＡ３として供給される。アドレス信号Ａ４およびＡ５は互いに交換され、それにより内部アドレス信号ＩＡ４およびＩＡ５が生成される。
【０１６８】
以上のようにこの実施の形態１８によれば、アドレス変換器３４６が同じメモリブロック内の複数のワード線が連続的に活性化されるように内部アドレスカウンタ２８からの内部行アドレス信号ＲＡＤＩが変換されるため、上述した実施の形態１７と同様にビット線選択信号の充放電の回数が低減され、その結果、セルフリフレッシュモードにおける消費電力が低減される。
【０１６９】
以上でこの発明の実施の形態を詳述したが、この発明の範囲は上述した実施の形態によって限定されるものではない。たとえば上記セルフリフレッシュモードの代わりにその他の高速性を要求されない動作モード、たとえば低周期シンクロナスモードなどにおいてもこの発明は適用可能であるなど、この発明はその主旨を逸脱しない範囲内で当業者の知識に基づき種々の改良、修正、変形などを加えた形態で実施することができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるＤＲＡＭの全体構成を示すブロック図である。
【図２】  図１中のメモリブロックおよびセンスアンプ列の具体的な構成を示す回路図である。
【図３】  図１に示されたＤＲＡＭにおけるビット線選択信号を制御する回路の構成を示すブロック図である。
【図４】  図１〜図３のＤＲＡＭの動作を示すタイミング図である。
【図５】  図２に示されたビット線選択信号、ワード線、ビット線、およびセンスノードの電位変化を示すグラフである。
【図６】  図１に示されたＤＲＡＭにおいて用いられる遅延回路の一例を示す回路図である。
【図７】  この発明の実施の形態２によるＤＲＡＭにおけるビット線選択信号、ワード線、ビット線、およびセンスノードの電位変化を示すグラフである。
【図８】  この発明の実施の形態３によるＤＲＡＭの一部構成を示す回路図である。
【図９】  図８のＤＲＡＭの動作を示すタイミング図である。
【図１０】  図８のＤＲＡＭにおけるビット線選択信号、ワード線、ビット線および共通ソースノードの電位変化を示すグラフである。
【図１１】  この発明の実施の形態４によるＤＲＡＭの一部構成を示す回路図である。
【図１２】  図１１のＤＲＡＭの動作を示すタイミング図である。
【図１３】  この発明の実施の形態５によるＤＲＡＭの一部構成を示す回路図である。
【図１４】  図１３のＤＲＡＭの動作を示すタイミング図である。
【図１５】  この発明の実施の形態６によるＤＲＡＭの一部構成を示す回路図である。
【図１６】  図１５のＤＲＡＭにおけるビット線選択信号、ワード線、ビット線、および共通ソースノードの電位変化を示すグラフである。
【図１７】  この発明の実施の形態７によるＤＲＡＭで用いられる内部降圧回路の構成を示す回路図である。
【図１８】  この発明の実施の形態８によるＤＲＡＭで用いられる内部降圧回路の構成を示す回路図である。
【図１９】  この発明の実施の形態９によるＤＲＡＭで用いられる内部降圧回路の構成を示す回路図である。
【図２０】  この発明の実施の形態１０によるＤＲＡＭで用いられる内部降圧回路の構成を示す回路図である。
【図２１】  この発明の実施の形態１１によるＤＲＡＭで用いられる内部降圧回路の構成を示す回路図である。
【図２２】  この発明の実施の形態１２によるＤＲＡＭで用いられる内部降圧回路の構成を示す回路図である。
【図２３】  この発明の実施の形態１３によるＤＲＡＭで用いられる内部降圧回路の構成を示す回路図である。
【図２４】  この発明の実施の形態１４によるＤＲＡＭの一部構成を示す回路図である。
【図２５】  図２４のＤＲＡＭの動作を示すタイミング図である。
【図２６】  この発明の実施の形態１５によるＤＲＡＭの全体構成を示すブロック図である。
【図２７】  図２６中の内部アドレスカウンタ、一致検出回路およびスイッチ回路の構成を示すブロック図である。
【図２８】  図２６および図２７中の一致検出回路の具体的な構成を示すブロック図である。
【図２９】  図２６〜図２８のＤＲＡＭの動作を示すタイミング図である。
【図３０】  この発明の実施の形態１６によるＤＲＡＭにおける行デコーダの構成を示す回路図である。
【図３１】  図３０中のプリデコーダの一部構成を示す回路図である。
【図３２】  図３０中のＲＸデコーダの具体的な構成を示す回路図である。
【図３３】  図３０の行デコーダの構成を簡略的に示すブロック図である。
【図３４】  この発明の実施の形態１７によるＤＲＡＭの一部構成を示すブロック図である。
【図３５】  図３４のＤＲＡＭの一部構成を示すブロック図である。
【図３６】  図３４および図３５のＤＲＡＭの動作を示すタイミング図である。
【図３７】  この発明の実施の形態１８によるＤＲＡＭの構成を示すブロック図である。
【図３８】  図３７中のアドレス変換器の具体的な構成を示す回路図である。
【図３９】  従来のＤＲＡＭの一部構成を示す回路図である。
【図４０】  図３９のＤＲＡＭにおけるビット線選択信号、ワード線、およびビット線の電位変化を示すグラフである。
【図４１】  従来のＤＲＡＭで用いられる内部降圧回路の構成を示す回路図である。
【符号の説明】
１０  列デコーダ、１２  行デコーダ、１４  センスアンプ列、１８  マルチプレクサ、２２  ＣＢＲ検出器、２４  リフレッシュタイマ、２６  内部行アドレスストローブ信号発生器、２８  内部アドレスカウンタ、３０  メモリセル、３６  Ｐチャネルセンスアンプ、４４  Ｎチャネルセンスアンプ、５６，６２スイッチ回路、９１，１０６，１２８，１４２，１４６  電圧制御回路、１４８，１８２  基準電位発生回路、１５８，１８８，１９６，２００  ダウンコンバータ制御回路、１６４，１７０，１７６，１８４，１９０，２０６  電圧ダウンコンバータ、１６６，１７２，１９２，２０８  比較回路、１６８，１７４，１９４，２２２  駆動トランジスタ、１８０  内部回路、２２４  選択器、２２６昇圧制御回路、２２７  昇圧電源電位発生回路、２３２  電源ノード、２２８昇圧電源ノード、２３６  ドライバ、２４２  スイッチ回路、２４４  一致検出回路、２４６  フラグデコーダ、２４８  フラグ活性化回路、２９０  プリデコーダ、２９４  ＲＸデコーダ、２９６，３０８  シフトレジスタ、３０６  ワンショットプラス発生回路、３３８  センスアンプ、３４６  アドレス変換器、Ｂ１〜Ｂ４  メモリブロック、ＢＬ，／ＢＬ  ビット線、ＷＬ  ワード線、ＳＮ，／ＳＮ  センスノード、Ｓ２Ｐ，Ｓ２Ｎ  共通ソースノード、ＦＬＧ１〜ＦＬＧ４  フラグレジスタ、ＲＤ１，ＲＤ２，ＲＤ３  デコーダユニット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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