(57)【特許請求の範囲】
【請求項１】
制御信号のレベルによって反転データ信号または基準電圧を各々通過させる少なくとも二つのスイッチと、データ信号と前記反転データ信号または前記基準電圧とを受信し、前記制御信号に応答して差動的に増幅されたデータ入力信号を出力する差動増幅器とを含むデータ入力バッファと、
前記制御信号のレベルによって反転データストローブ信号または基準電圧を通過させる少なくとも二つのスイッチと、データストローブ信号と前記反転データストローブ信号または前記基準電圧とを受信し、前記制御信号に応答して差動的に増幅されたデータストローブ信号を出力する差動増幅器と、を含むデータストローブ入力バッファと、を具備し、
前記差動的に増幅されたデータ入力信号は、前記制御信号に応答して二つの伝送パスを通じ、少なくとも二つのデータ入力信号として出力端子に伝送され、
前記差動的に増幅されたデータストローブ信号は、前記制御信号に応答して二つの伝送パスを通じ、少なくとも二つのデータストローブ信号として出力端子に伝送され、
前記制御信号を前記データ入力バッファと前記データストローブ入力バッファに出力する制御回路と、
前記データ入力バッファより前記データ入力信号を受信し、前記データストローブ信号の立上りエッジに応答し、第１ラッチに前記データ入力信号の偶数データをラッチし、前記データストローブ信号の立下りエッジに応答して第２ラッチに前記データ入力信号の奇数データをラッチするデータラッチ回路と、を具備することを特徴とするＤＤＲ型半導体メモリ装置。
【請求項２】
前記第１ラッチは、選択的に配列される複数のラッチと複数のスイッチとを含む、ことを特徴とする請求項１に記載のＤＤＲ型半導体メモリ装置。
【請求項３】
前記複数のスイッチは、前記データストローブ信号の反転信号の立上り及び立下りエッジでトリガされるように配列される、ことを特徴とする請求項２に記載のＤＤＲ型半導体メモリ装置。
【請求項４】
第１スイッチは、前記データ入力バッファの出力信号の偶数データを受信し、前記出力信号の偶数データを前記複数のラッチの中、第１ラッチに伝える、ことを特徴とする請求項３に記載のＤＤＲ型半導体メモリ装置。
【請求項５】
前記第２ラッチは、選択的に配列される複数のラッチと複数のスイッチとを含む、ことを特徴とする請求項１に記載のＤＤＲ型半導体メモリ装置。
【請求項６】
前記複数のスイッチは、前記データストローブ信号の反転信号の立上り及び立下りエッジでトリガされるように配列される、ことを特徴とする請求項５に記載のＤＤＲ型半導体メモリ装置。
【請求項７】
第１スイッチは、前記データ入力バッファの前記出力信号の奇数データを受信し、前記出力信号の奇数データを複数のラッチの中、第１ラッチに伝える、ことを特徴とする請求項６に記載のＤＤＲ型半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、伝播遅延時間を制御するマルチモードデータバッファ及びその制御方法に関す。
【０００２】
【従来の技術】
本発明はシステム性能を改善するために、一般的に半導体メモリ装置の設計、特に、ＤＲＡＭの設計においてより高い集積度とより速い動作速度に焦点をおいた考案が持続されている。すなわち、より速い速度で、より多くのデータを処理できるＤＲＡＭが要求される。より速い速度の動作のために、システムクロックに同期されたＤＲＡＭが開発されている。ＤＲＡＭのこの同期的な特徴は増加されたデータ伝送速度を有する。
【０００３】
しかし、ＳＤＲＡＭ（ＳＤＲＡＭ）において、データ入／出力動作は、システムクロックの１つのサイクル内に実行されるべきなので、ＳＤＲＡＭとＤＲＡＭコントローラ間の帯域幅の増加に制限がある。すなわち、単位時間にメモリ装置より入／出力されるデータ量が制限される。データ伝送速度を増加させるために、クロックの立上りエッジと立下りエッジ共に同期されてデータが入／出力されるＤＤＲ ＳＤＲＡＭが開発されている。
【０００４】
一般的に、ＤＲＡＭがこのメモリコントローラよりデータを受信したりまたは前記メモリコントローラにデータを送る時、ＤＤＲ ＳＤＲＡＭはデータストローブ信号を使用する。例えば、データ受信動作において、前記ＤＤＲ ＳＤＲＡＭは前記メモリコントローラよりデータストローブ信号と共にデータを受信する。また、データ出力動作において、前記ＤＤＲ ＳＤＲＡＭは前記メモリコントローラにデータストローブ信号と共にデータを出力する。
ＤＤＲＳＤＲＡＭのような高速の半導体メモリ装置において、データストローブ信号を基準電圧に比較するシングルモード（ＳＭ）タイプ入力バッファがデータストローブ入力バッファとして使われる。しかし、ＳＭタイプデータストローブ信号入力バッファを有するＤＤＲ ＳＤＲＡＭにおいて、データストローブ信号または基準電圧にノイズが含まれれば、データセットアップ／ホールドマージンが減少できる。
【０００５】
このような問題を補償するために、基準電圧の代りに前記データストローブ信号の反転信号にデータストローブ信号を比較するデュアルモード（ＤＭ）タイプデータストローブ信号入力バッファが紹介された。
ＤＭタイプデータストローブ信号入力バッファにおいて、前記二つの信号、すなわち、前記データストローブ信号と前記データストローブ信号の反転信号との交差点で出力信号が決定されるために、ノイズ耐性が改善される。
【０００６】
また、最近には、使用者の多様な要求に応えるために、ＳＭ／ＤＭデュアルユーズデータストローブ信号入力バッファが開発されている。ＳＭ／ＤＭデュアルユーズデータストローブ信号入力バッファにおいて、入力端子から出力端子への伝播遅延時間は前記ＳＭと前記ＤＭの両方で実質的に同一である。しかし、前記シングルモードで差動増幅器の利得は前記デュアルモードでの利得と違うために、前記シングルモードでの前記伝播遅延時間は前記デュアルモードでの前記伝播遅延時間と違う。
【０００７】
図１は、前記従来技術によって生成される波形を示す。図１に図示されたことのように、前記ＳＭモードで前記差動出力信号ＤＳの伝播遅延時間は、前記ＤＭモードでの時間より長い。前記ＳＭモードと前記ＤＭモードで、違う時間に前記差動出力信号ＤＳを出力することは図１に図示されたように、前記データセットアップ時間ｔＤＳと前記データホールド時間ｔＤＨとの均一性を減少させる。各モードにおける前記伝播遅延時間の差は、前記セットアップ／ホールドタイミングの差を誘発することができるので、データセットアップ／ホールドマージンが減少される。
【０００８】
【発明が解決しようとする課題】
本発明が解決しようとする技術的な課題は、伝播遅延時間を制御するマルチモードデータバッファ及びその制御方法を提供するところにある。
【０００９】
【課題を解決するための手段】
本発明の代表的な実施例は、ＳＭとＤＭとで各々動作できるデータストローブ入力バッファまたはデータ入力バッファのようなマルチモードで動作するデータバッファに指示され、モードは、信号、例えば、アドレス信号または外部コマンド信号のような外部信号を提供することによって選択される。前記信号は、内部モードレジスタセット、ヒューズ回路、またはボンディングパッド回路のような多数のソースによって供給できる。
【００１０】
本発明の代表的な実施例はまた、ＳＭ／ＤＭデュアルユーズで使え、データセットアップ／ホールドマージンを改善できるデータバッファに指示される。
本発明の代表的な実施例はまた、１つまたはそれ以上の前述したデータバッファを含む半導体メモリ装置に指示される。
また、本発明の代表的な実施例は、ＳＭ／ＤＭデュアルユーズデータバッファでデータセットアップ／ホールドマージンを改善できる伝播遅延時間を制御する方法に指示される。
【００１１】
本発明の代表的な実施例はまた、制御信号のレベルによって反転データ信号または基準電圧を各々通過させる、少なくとも二つのスイッチを含む差動増幅器回路と、データ信号と前記反転データ信号または前記基準電圧を受信し、少なくとも二つの他の差動的に増幅された信号を出力する差動増幅器と、を含むデータバッファに指示される。本発明の代表的な実施例において、前記データバッファはデータストローブ入力バッファであり、前記反転データ信号は反転データストローブ信号であり、前記データ信号はデータストローブ信号である。
また、この差動増幅信号は、制御信号に応答して二つの伝送パスを通じ、少なくとも二つのデータストローブ信号として出力端子に伝送される。
【００１２】
本発明の代表的な実施例において、前記データストローブ入力バッファはＳＭとＤＭ両方で動作でき、前記シングルモードで前記基準電圧は少なくとも二つのスイッチの中、第１スイッチに印加され、前記制御信号のレベルは第１論理状態であり、前記デュアルモードで前記反転データストローブ信号は前記少なくとも二つのスイッチの中、第２スイッチ２１２に提供され、前記制御信号のレベルは第２論理状態である。
【００１３】
本発明の代表的な実施例において、前記データストローブ入力バッファは半導体メモリ装置の部分である。
本発明の代表的な実施例において、前記半導体メモリ装置はまた前記制御信号を前記データストローブ入力バッファに出力する制御回路を含む。
本発明の代表的な実施例において、前記制御回路は外部コマンドとアドレスを受信し、前記制御信号を発生するモードレジスタセットを含み、前記制御信号のレベルは半導体メモリ装置のモードを決定する。
本発明の代表的な実施例において、前記制御回路はヒューズを含むヒューズ回路を具備し、前記ヒューズの状態は前記制御信号のレベルを決定する。
本発明の代表的な実施例において、前記制御回路はボンディングパッド回路を含み、Ｖｃｃまたはグラウンドへの連結が前記制御信号のレベルを決定する。
本発明の代表的な実施例において、前記差動増幅器ユニットはシングル差動増幅器を含む。
【００１４】
本発明の代表的な実施例において、前記半導体メモリ装置は前記反転データストローブ信号、前記基準電圧、または前記データストローブ信号、または少なくとも二つの他の差動的に増幅された信号のうち何れか１つを補償し、少なくとも二つの差動出力信号の各々が実質的に同じ遅延時間を有するようにする補償回路をさらに含む。
本発明の代表的な実施例において、前記補償回路は前記差動増幅回路より前記差動的に増幅された信号を受信する遅延回路を含み、前記遅延回路は前記差動的に増幅された信号を遅延させるディレーと、前記制御信号のレベルによって少なくとも二つの差動出力信号のうち何れか１つとして、前記差動増幅信号または前記遅延された差動増幅信号を通過させる、少なくとも二つの追加スイッチと、を含む。
【００１５】
本発明の代表的な実施例において、前記補償回路は前記反転データストローブ信号、前記基準電圧、または前記データストローブ信号のうち何れか１つに適用されるダミーロードを含む。
本発明の代表的な実施例において、前記差動増幅器ユニットは少なくとも二つの差動増幅器を含む。
【００１６】
本発明の代表的な実施例において、前記少なくとも二つの差動増幅器の中、第１差動増幅器の利得が前記少なくとも二つの差動増幅器の中、第２差動増幅器の利得と実質的に違うので、少なくとも二つの差動出力信号の中、各々が実質的に同じ遅延時間を有する。
本発明の代表的な実施例において、前記少なくとも二つの差動増幅器の中、第１差動増幅器の利得は前記少なくとも二つの差動増幅器の中、第２差動増幅器の利得と実質的に同一である。
【００１７】
本発明の代表的な実施例において、前記半導体メモリ装置は前記反転データストローブ信号、前記基準電圧、または前記データストローブ信号のうち何れか１つ、または前記少なくとも二つの他の差動的に増幅された信号のうち何れか１つを補償し、少なくとも二つの差動出力信号の各々が実質的に同じ遅延時間を有するようにする補償回路をさらに含む。
【００１８】
本発明の代表的な実施例において、前記補償回路は前記差動増幅器回路より前記差動増幅信号を受信する遅延回路を含み、前記遅延回路は前記差動増幅信号を遅延させるディレーと、前記制御信号のレベルによって少なくとも二つの差動出力信号のうち何れか１つとして、前記差動増幅信号または前記遅延された差動増幅信号を通過させる少なくとも二つの追加スイッチとを含む。
本発明の代表的な実施例で、前記補償回路は前記反転データストローブ信号、前記基準電圧、または前記データストローブ信号のうち何れか１つに適用されるダミーロードを含む。
【００１９】
本発明の代表的な実施例において、前記半導体メモリ装置はデータ信号と基準電圧を受信し、データ入力信号を出力するデータ入力バッファと、データストローブ入力バッファに制御信号を出力する制御回路、及び前記データ入力バッファより前記データ入力信号を受信し、前記出力データストローブ信号の立上りエッジに応答して前記データ入力信号の偶数データを第１ラッチに記入し、前記出力データストローブ信号の立下りエッジに応答して前記データ入力信号の奇数データを第２ラッチに記入するデータ記入回路をさらに含む。
【００２０】
本発明の代表的な実施例において、前記第１ラッチは選択的に配列される複数のラッチと複数のスイッチとを含む。
本発明の代表的な実施例において、前記複数のスイッチは前記差動出力信号の反転信号の立上り及び立下りエッジでトリガできるように配列される。
本発明の代表的な実施例において、第１スイッチは前記データ入力バッファの前記出力信号の偶数データを受信し、前記出力信号の偶数データを複数のラッチの中の第１ラッチに伝える。
本発明の代表的な実施例において、前記第２ラッチは選択的に配列される複数のラッチと複数のスイッチとを含む。
本発明の代表的な実施例において、前記複数のスイッチは前記差動出力信号の反転信号の立上り及び立下りエッジでトリガできるように配列される。
【００２１】
本発明の代表的な実施例において、第１スイッチは前記データ入力バッファの前記出力信号の奇数データを受信し、前記出力信号の奇数データを前記複数のラッチの中の第１ラッチに伝える。
本発明の代表的な実施例において、前記データバッファはデータストローブバッファの代わりに、またはデータストローブバッファに追加されるデータ入力バッファである。
【００２２】
本発明の代表的な実施例において、前記半導体装置は制御信号のレベルによって反転データ信号または基準電圧を各々受信し、少なくとも二つの差動出力信号を出力するデータストローブ入力バッファと、前記データストローブ入力バッファに前記制御信号を出力する制御回路、及び前記データ入力バッファより前記データ入力信号を受信し、前記出力データストローブ信号の立上りエッジに応答して前記データ入力信号の偶数データを第１ラッチに記入し、前記出力データストローブ信号の立下りエッジに応答して前記データ入力信号の奇数データを第２ラッチに記入するデータ記入回路とをさらに含む。
【００２３】
本発明の代表的な実施例はまた制御信号のレベルによって反転データ信号または基準電圧を各々受信する段階、データ信号と前記反転データ信号または前記基準電圧を受信する段階、及び少なくとも二つの他の差動増幅信号を増幅して出力する段階を含む半導体メモリの伝播遅延時間制御方法に指示される。
本発明の代表的な方法の実施例において、前記反転データ信号は反転データストローブ信号であり、前記データ信号はデータストローブ信号である。
本発明の代表的な方法の実施例において、ＳＭで、前記基準電圧が受信されれば、前記制御信号のレベルは第１論理状態であり、ＤＭで、前記反転データストローブ信号が受信されれば、前記制御信号のレベルは第２論理状態である。
本発明の代表的な方法の実施例において、前記制御信号は外部ソースより受信される。
【００２４】
本発明の代表的な方法の実施例において、前記方法はまた外部のコマンドとアドレスとを受信して前記制御信号を発生する段階を含み、前記制御信号のレベルは前記半導体メモリの動作モードを決定する。
本発明の代表的な方法の実施例において、ヒューズの状態は前記制御信号のレベルを決定する。
本発明の代表的な方法の実施例において、ボンディングパッドを通じたＶｃｃまたはグラウンドへの連結は前記制御信号のレベルを決定する。
本発明の代表的な方法の実施例において、前記増幅はシングル差動増幅器により遂行される。
【００２５】
本発明の代表的な方法の実施例において、前記方法は少なくとも二つの差動出力信号の各々が実質的に同じ遅延時間を有するように、前記反転データストローブ信号、前記基準電圧、または前記データストローブ信号のうち何れかの１つ、または前記少なくとも二つの他の差動増幅信号のうち何れかの１つを補償する段階をさらに含む。
【００２６】
本発明の代表的な方法の実施例において、前記補償段階は前記差動増幅信号を受信して前記差動増幅信号を遅延させる段階、及び前記制御信号のレベルによって前記少なくとも二つの差動出力信号のうち何れかの１つとして前記差動増幅信号または前記遅延された差動増幅信号を出力する段階を含む。
本発明の代表的な方法の実施例において、前記補償は前記反転データストローブ信号、前記基準電圧、または前記データストローブ信号のうち何れか１つに適用されるダミーロードで遂行される。
本発明の代表的な方法の実施例において、前記増幅は少なくとも二つの差動増幅器により遂行される。
【００２７】
本発明の代表的な方法の実施例いおいて、前記少なくとも二つの差動増幅器の中、第１差動増幅器の利得が前記少なくとも二つの差動増幅器の中、第２差動増幅器の利得と実質的に違うので、少なくとも二つの差動出力信号の各々が実質的に同じ遅延時間を有する。
本発明の代表的な方法の実施例において、前記少なくとも二つの差動増幅器の中、第１差動増幅器の利得は前記少なくとも二つの差動増幅器の中、第２差動増幅器の利得と実質的に同一である。
【００２８】
本発明の代表的な方法の実施例において、前記方法は少なくとも二つの差動出力信号の各々が実質的に同じ遅延時間を有するように、前記反転データストローブ信号、前記基準電圧、または前記データストローブ信号のうち何れか１つ、または前記少なくとも二つの他の差動増幅信号のうち何れか１つを補償する段階をさらに含む。
本発明の代表的な方法の実施例において、前記補償段階は前記差動増幅信号を受信する段階、前記差動増幅信号を遅延させる段階、及び前記制御信号のレベルによって前記少なくとも二つの差動出力信号のうち何れか１つとして前記差動増幅信号または前記遅延された差動増幅信号を出力する段階を含む。
【００２９】
本発明の代表的な方法の実施例において、前記補償は前記反転データストローブ信号、前記基準電圧、または前記データストローブ信号のうち何れか１つに適用されるダミーロードで遂行される。
本発明の代表的な方法の実施例において、前記方法はデータ信号と基準電圧を受信してデータ入力信号を出力する段階、前記制御信号を出力する段階、及び前記データ入力信号を受信し、前記出力データストローブ信号の立上りエッジに応答して前記データ入力信号の偶数データを第１ラッチに記入し、前記出力データストローブ信号の立下りエッジに応答して前記データ入力信号の奇数データを第２ラッチに記入する段階をさらに含む。
【００３０】
本発明の代表的な方法の実施例において、前記第１ラッチは選択的に配列される複数のラッチと複数のスイッチとを含む。
本発明の代表的な方法の実施例において、前記複数のスイッチは前記差動出力信号の反転信号の立上り及び立下りエッジでトリガできるように配列される。
本発明の代表的な方法の実施例において、第１スイッチは前記出力信号の偶数データを受信し、前記出力信号の偶数データを前記複数のラッチの中、第１ラッチに伝える。
本発明の代表的な方法の実施例において、前記第２ラッチは選択的に配列される複数のラッチと複数のスイッチとを含む。
【００３１】
本発明の代表的な方法実施例において、前記複数のスイッチは前記差動出力信号の反転信号の立上り及び立下りエッジでトリガできるように配列される。
本発明の代表的な方法の実施例で、第１スイッチは前記出力信号の奇数データを受信し、前記出力信号の奇数データを前記複数のラッチの中、第１ラッチに伝える。
本発明の代表的な方法の実施例において、前記データバッファはデータストローブバッファの代わりのまたはデータストローブバッファに追加されるデータ入力バッファである。
【００３２】
本発明の代表的な方法の実施例において、前記方法はデータ信号と基準電圧を受信してデータ入力信号を出力する段階、前記制御信号を出力する段階、及び前記データ入力信号を受信し、前記出力データストローブ信号の立上りエッジに応答し、前記データ入力信号の偶数データを第１ラッチに記入し、前記出力データストローブ信号の立下りエッジに応答し、前記データ入力信号の奇数データを第２ラッチに記入する段階をさらに含む。
【００３３】
【発明の実施の形態】
以下、添付した図面に基づき、本発明を詳細に説明する。
図２は、本発明の一実施例によるデータストローブ入力バッファのブロック図である。前記データストローブ入力バッファ１３はマルチモードデータストローブ入力バッファ、例えば、ＳＭ／ＤＭダブルユーズデータストローブ入力バッファである。制御信号ＣＮＴ／ＣＮＴＢに応答し、前記データストローブ入力バッファ１３はデータストローブ信号ＤＱＳと基準電圧ＶＲＥＦ、または前記データストローブ信号ＤＱＳと反転データストローブ信号ＤＱＳＢとを差動的に増幅する。
【００３４】
特に、前記データストローブ入力バッファ１３は差動増幅回路２１を含む。前記差動増幅回路２１は１つまたはそれ以上のスイッチ２１１、２１２と、差動増幅器２１３とをさらに含む。代表的な実施例で、前記スイッチ２１１、２１２は伝送ゲートよりなる。
前記制御信号ＣＮＴが第１論理状態、例えば、“ハイ”論理レベルであれば、前記スイッチ２１１がターンオンされ、前記スイッチ２１２はターンオフされる。したがって、前記差動増幅器２１３が前記データストローブ信号ＤＱＳと前記基準電圧ＶＲＥＦを差動的に増幅し、前記差動的に増幅された信号ＤＯが出力される。これは前記ＳＭでの動作である。
【００３５】
前記制御信号ＣＮＴが“ロー”論理レベルならば、例えば、前記反転制御信号ＣＮＴＢが“ハイ”論理レベルならば、前記スイッチ２１２がターンオンされ、前記スイッチ２１１はターンオフされる。したがって、前記差動増幅器２１３は前記データストローブ信号ＤＱＳと前記反転データストローブ信号ＤＱＳＢとを差動的に増幅し、前記差動的に増幅された信号ＤＯが出力される。これは前記ＤＭでの動作である。
【００３６】
図３Ａは、本発明の一実施例による前記スイッチ２１１、２１２のブロック図であり、前記スイッチ２１１、２１２の各々は伝送ゲートに実行される。図示されたように、各々の伝送ゲートは前記制御信号ＣＮＴ及び前記反転制御信号ＣＮＴＢと前記反転データストローブ信号ＤＱＳＢまたは前記基準電圧ＶＲＥＦを受信する。図示されたように、本発明の代表的な実施例によれば、前記伝送ゲートは前記制御信号ＣＮＴと前記反転制御信号ＣＮＴＢのパルスの立上りエッジによりトリガされる。図３Ｂは、インバータゲートにより遂行される前記制御信号ＣＮＴから前記反転制御信号ＣＮＴＢへの変換を図示するブロック図である。
前述した本発明の代表的な実施例による前記データストローブ入力バッファ１３はＳＤＲＡＭのような半導体メモリ装置に含まれる。前記データストローブ入力バッファはまた前記制御信号ＣＮＴと前記反転制御信号ＣＮＴＢとを提供する制御回路によって制御できる。
【００３７】
図４は、本発明の代表的な実施例による制御回路のブロック図である。図４に図示されたように、前記制御回路はモードレジスタセット１５で実行される。前記モードレジスタセット１５は外部のアドレス信号ＡＤＤ及び／またはコマンド信号を受信し、前記制御信号ＣＮＴと前記反転制御信号ＣＮＴＢとを発生する。すなわち、本発明の代表的な実施例による前記半導体メモリ装置で、前記データストローブ入力バッファ１３のいくつかのモード、例えば、前記ＳＭ及びＤＭモードのうち何れか一つが前記モードレジスタセット１５を通じて外部的に容易に選択される。
【００３８】
図５Ａは、本発明のさらに他の代表的な実施例による他の制御回路のブロック図である。図５Ａに図示されたように、前記制御回路は二つのＰＭＯＳトランジスタＰ３、Ｐ４、一つのＮＭＯＳトランジスタＮ６、及び二つのインバータ７１２、７１４だけでなく、ヒューズ７１０も含む。図５Ｂは、図５Ａの回路についてのＶＣＣＨに関連した時間対電圧レベルのグラフを示す。
【００３９】
図６は、本発明のさらに他の代表的な実施例による他の制御回路のブロック図である。図６に図示されたように、前記制御回路は複数のボンディングパッド１４１０ａ、１４２０ａ、１４３０ａとインバータ１４４０ａとを含む。ＶＣＣまたはグラウンドへの連結は前記制御信号ＣＮＴと前記反転制御信号ＣＮＴＢとのレベルを決定する。
【００４０】
図７は、本発明のさらに他の代表的な実施例によるデータストローブ入力バッファ１３のブロック図である。図７の前記データストローブ入力バッファ１３は図２の代表的な実施例のあらゆる要素を含むことができる。図７の前記データストローブ入力バッファ１３はまた補償回路２３とシングル差動増幅器２１とを含むことができる。図７の代表的な実施例で、前記補償回路２３はディレー２３１と１つまたはそれ以上のスイッチ２３２、２３３を含むことができる。代表的な実施例で、前記スイッチ２３２、２３３は伝送ゲートよりなる。
【００４１】
前記制御信号ＣＮＴが第１論理状態、例えば、“ハイ”論理レベルならば、前記スイッチ２１１、２３２はターンオンされ、前記スイッチ２１２、２３３はターンオフされる。したがって、前記差動増幅器２１３は前記データストローブ信号ＤＱＳと前記基準電圧ＶＲＥＦを差動的に増幅し、前記差動増幅された信号ＤＯが遅延なく差動出力信号ＤＳとして出力される（ＳＭ動作）。前記制御信号ＣＮＴが“ロー”論理レベルならば、例えば、前記制御信号の反転信号ＣＮＴＢが“ハイ”論理レベルならば、前記スイッチ２１２、２３３はターンオンされ、前記スイッチ２１１、２３２はターンオフされる。したがって、前記差動増幅器２１３は前記データストローブ信号ＤＱＳとその反転信号ＤＱＳＢを差動的に増幅し、前記差動的に増幅された信号ＤＯが前記ディレー２３１を通じて所定時間遅延されて前記出力信号ＤＳとして出力される（ＤＭ動作）。
【００４２】
前記所定時間は前記ＤＭモードで前記データストローブ入力バッファ１３の伝播遅延時間が前記ＳＭモードでの前記伝播遅延と実質的に同一になるように設定される。すなわち、前記ＳＭモードで前記差動増幅器２１３が前記データストローブ信号ＤＱＳと前記基準電圧ＶＲＥＦとを差動的に増幅する時の利得が、前記ＤＭモードで前記差動増幅器２１３が前記データストローブ信号ＤＱＳとその反転信号ＤＱＳＢとを差動的に増幅する時の利得より少ない。
【００４３】
したがって、前記ＤＭモードでの前記データストローブ入力バッファ１３の前記伝播遅延時間は前記ＳＭモードでの前記データストローブ入力バッファ１３の前記伝播遅延時間より短い。それゆえに、本発明の他の代表的な実施例による前記データストローブ入力バッファ１３で、前記ＤＭモードで前記データストローブ入力バッファ１３の前記伝播遅延時間が前記ＳＭモードでの前記伝播遅延時間と実質的に同一になるように、前記ＤＭモードで前記差動的に増幅された信号が前記ディレー２３１を通じて所定時間遅延される。したがって、前記ＳＭモードでの前記セットアップ／ホールド時間は前記ＤＭモードでの前記セットアップ／ホールド時間と実質的に同一であり、その結果、前記データセットアップ／ホールドマージンが改善される。
【００４４】
図８は、本発明の代表的な実施例によるスイッチ２３２、２３３のブロック図であり、前記スイッチ２３２、２３３の各々は伝送ゲートで実行される。図示されたように、各々の伝送ゲートは前記差動増幅信号ＤＯ、前記制御信号ＣＮＴ及び／または前記反転制御信号ＣＮＴＢを受信し、前記差動出力信号ＤＳを出力する。また図示されたように、本発明の代表的な実施例によれば、前記伝送ゲートは前記制御信号ＣＮＴと前記反転制御信号ＣＮＴＢのパルスの立上りエッジによってトリガされる。
【００４５】
図９は、本発明の１つまたはそれ以上の代表的な実施例によって生成される波形を示す。図９に図示されたように、前記差動出力信号ＤＳは前記ディレー２３１の結果として前記ＳＭモードと前記ＤＭモードで実質的に同一時間に出力される。これは前記ＤＭモードでの前記差動出力信号ＤＳが前記ＳＭモードでの前記差動出力信号ＤＳに実質的に先立つ図１に図示された波形と対照される。前記ＳＭモードと前記ＤＭモードとで実質的に同一時間に前記差動出力信号ＤＳを出力することは図１と比較する時、前記データセットアップ時間ｔＤＳと前記データホールド時間ｔＤＨとの均一性を改善する。
【００４６】
図１０は、本発明のさらに他の代表的な実施例によるデータストローブ入力バッファ１３のブロック図である。図１０の前記データストローブ入力バッファ１３は図２の代表的な実施例のあらゆる要素を含むことができる。図１０の前記データストローブ入力バッファ１３はまた補償回路２３とシングル差動増幅回路２１とを含むことができる。図１０の前記データストローブ入力バッファ１３はまた補償回路２３とシングル差動増幅回路２１とを含むことができる。図１０の代表的な実施例で、前記補償回路２３はダミーロードキャパシタＣｄｕｍｍｙを含むことができる。特に、前記データストローブ信号ＤＱＳが入力されるラインのロードと同じロードを有するために、前記反転信号ＤＱＳＢが入力されるラインに前記ダミーロードキャパシタＣｄｕｍｍｙが追加される。
【００４７】
図１１は、本発明のさらに他の代表的な実施例によるデータストローブ入力バッファ１３ａのブロック図である。図１１を参照すれば、さらに他の代表的な実施例による前記データストローブ入力バッファ１３ａは第１差動増幅器３１、第２差動増幅器３２、及び１つまたはそれ以上のスイッチ３３、３４を含む。前記スイッチ３３、３４はスイッチ２１１、２１２、２３２、２３３について前述したように実行できる。
第１差動増幅器３１は前記データストローブ信号ＤＱＳと前記基準電圧ＶＲＥＦを差動的に増幅する。前記第２差動増幅器３２は前記データストローブ信号ＤＱＳと前記反転データストローブ信号ＤＱＳＢとを差動的に増幅する。
【００４８】
前記制御信号ＣＮＴが第１論理状態、例えば、“ハイ”論理レベルならば、前記スイッチ３３がターンオンされ、前記スイッチ３４はターンオフされる。その結果、前記第１差動増幅器３１の前記出力信号は差動出力信号ＤＳとして出力される（ＳＭモード）。前記制御信号ＣＮＴが“ロー”論理レベルならば、例えば、前記制御信号の前記反転データストローブ信号ＣＮＴＢが“ハイ”論理レベルならば、前記スイッチ３３はターンオフされ、前記スイッチ３４はターンオンされる。したがって、前記第２差動増幅器３２の前記出力信号は前記差動出力信号ＤＳとして出力される（ＤＭモード）。
【００４９】
この代表的な実施例において、前記第１差動増幅器３１の有効利得が前記第２差動増幅器３２の有効利得と実質的に違うように設定され、前記ＤＭモードにおける前記データストローブ入力バッファ１３ａの前記伝播遅延時間が、前記ＳＭモードにおける前記データストローブ入力バッファ１３ａの前記伝播遅延時間と実質的に同一になりうる。前記ＳＭモードと前記ＤＭモードとで実質的に同一時間に前記差動出力信号ＤＳを出力することは前記データセットアップ時間ｔＤＳと前記データホールド時間ｔＤＨとの均一性を改善する。
【００５０】
図１２は、本発明のさらに他の代表的な実施例によるデータストローブ入力バッファ１３ａのブロック図である。図１２の前記データストローブ入力バッファ１３ａは図１１の代表的な実施例のあらゆる要素を含むことができる。図１２の前記データストローブ入力バッファ１３ａはまた図７と関連して説明されたようなディレー２３１を含むことができる。前記第２差動増幅器３２は前記データストローブ信号ＤＱＳとその反転信号ＤＱＳＢを差動的に増幅し、前記差動的に増幅された信号は前記ディレー２３１を通じて所定時間遅延されて前記出力信号ＤＳとして出力される（ＤＭ動作）。
【００５１】
前記所定時間は、前記ＤＭモードで前記データストローブ入力バッファ１３ａの伝播遅延時間が前記ＳＭモードでの伝播遅延と実質的に同一になるように、設定される。すなわち、前記ＳＭモードで前記第１差動増幅器３１が前記データストローブ信号ＤＱＳと前記基準電圧ＶＲＥＦとを差動的に増幅するのにおける利得が、前記ＤＭモードで前記第２差動増幅器３２が前記データストローブ信号ＤＱＳとその反転信号ＤＱＳＢとを差動的に増幅するのにおける利得より少ない。
【００５２】
したがって、前記ＤＭモードで前記データストローブ入力バッファ１３ａの伝播遅延時間は、前記ＳＭモードで前記データストローブ入力バッファ１３ａの伝播遅延時間より短い。したがって、本発明の他の代表的な実施例によるデータストローブ入力バッファ１３ａにおいて、前記ＤＭモードで前記データストローブ入力バッファ１３ａの伝播遅延時間が前記ＳＭモードでの前記伝播遅延時間と実質的に同一になるように、前記差動的に増幅された信号が前記ＤＭモードで前記ディレー２３１を通じて所定時間遅延される。したがって、前記ＳＭモードでの前記セットアップ／ホールド時間が前記ＤＭモードでの前記セットアップ／ホールド時間と実質的に同一であり、その結果、前記データセットアップ／ホールドマージンが改善される。
【００５３】
図１３は、本発明のさらに他の代表的な実施例によるデータストローブ入力バッファ１３ａのブロック図である。図１３の前記データストローブ入力バッファ１３ａは図１１の代表的な実施例のあらゆる要素を含むことができる。図１３の前記データストローブ入力バッファ１３ａはまた、図１０と関連して説明したようなダミーロードキャパシタＣｄｕｍｍｙを含むことができる。特に、前記データストローブ信号ＤＱＳが入力されるラインのロードと同じロードを有するために、前記反転信号ＤＱＳＢが入力されるラインに前記ダミーロードキャパシタＤｄｕｍｍｙが追加される。その後、前記第２差動増幅器３２は前記データストローブ信号ＤＱＳとその反転信号ＤＱＳＢとを差動的に増幅する。したがって、前記ＳＭモードでの前記セットアップ／ホールド時間は前記ＤＭモードでの前記セットアップ／ホールド時間と実質的に同一であり、その結果、前記データセットアップ／ホールドマージンが改善される。
ＳＤＲＡＭのような半導体メモリ装置は、データストローブ入力バッファ、例えば、データ入力バッファとは違うバッファを含むことができる。
【００５４】
図１４は、本発明の代表的な実施例によるデータ入力バッファ１１のブロック図である。前記データ入力バッファ１１はマルチモードデータ入力バッファ、例えば、ＳＭ／ＤＭダブルユーズデータ入力バッファである。制御信号ＣＮＴ／ＣＮＴＢに応答し、前記データ入力バッファ１１は、データ信号ＤＱと基準電圧ＶＲＥＦ、または前記データ信号ＤＱと反転データ信号ＤＱＢとを差動的に増幅する。
より具体的に、前記データ入力バッファ１１は差動増幅回路２１を含む。前記差動増幅回路２１は、１つまたはそれ以上のスイッチ２１、２１２と、差動増幅器２１３とをさらに含む。代表的な実施例で、前記スイッチ２１１、２１２は伝送ゲートよりなる。
【００５５】
前記制御信号ＣＮＴが第１論理状態、例えば、“ハイ”論理レベルならば、前記スイッチ２１１がターンオンされ、前記スイッチ２１２はターンオフされる。したがって、前記差動増幅器２１３は前記データ信号ＤＱと前記基準電圧ＶＲＥＦを差動的に増幅し、前記差動増幅信号ＤＯが出力される。これは前記ＳＭでの動作である。
前記制御信号ＣＮＴが“ロー”論理レベルならば、例えば、前記反転制御信号ＣＮＴＢが“ハイ”論理レベルならば、前記スイッチ２１２がターンオンされ、前記スイッチ２１１はターンオフされる。したがって、前記差動増幅器２１３は前記データ信号ＤＱと前記反転データ信号ＤＱＢとを差動的に増幅し、前記差動的に増幅された信号ＤＯが出力される。これは前記ＤＭでの動作である。
【００５６】
前述した本発明の代表的な実施例による前記データ入力バッファ１１は、ＳＤＲＡＭのような半導体メモリ装置に含まれる。前記データ入力バッファ１１はまた、前記制御信号ＣＮＴと前記反転制御信号ＣＮＴＢとを提供する制御回路によって制御できる。
前記データストローブ入力バッファ１３、１３ａの多様で代表的な実施例、すなわち、図４、図５Ａ及び図６の典型的な制御回路と関連して前述した各々の前記制御回路またデータ入力バッファに適用できる。
【００５７】
例えば、前記データ入力バッファの前記制御回路は前記モードレジスタセット１５に実行でき、ヒューズ７１０、二つのＰＭＯＳトランジスタＰ３、Ｐ４、一つのＮＭＯＳトランジスタＮ６、及び二つのインバータ７１２、７１４に実行され、または複数のボンディングパッド１４１０ａ、１４２０ａ、１４３０ａとインバータ１４４０ａで実行できる。
【００５８】
図１５は、本発明のさらに他の代表的な実施例によるデータ入力バッファ１１のブロック図である。図１５の前記データ入力バッファ１１は図１４の代表的な実施例のあらゆる要素を含むことができる。図１５の前記データ入力バッファ１１はまた、補償回路２３とシングル差動増幅器２１３とを含むことができる。図１５の代表的な実施例で、前記補償回路２３はディレー２３１と、１つまたはそれ以上のスイッチ２３２、２３３とを含むことができる。代表的な実施例で、前記スイッチ２３２、２３３は伝送ゲートよりなる。
【００５９】
前記制御信号ＣＮＴが第１論理状態、例えば、“ハイ”論理レベルならば、前記スイッチ２１１、２３２がターンオンされ、前記スイッチ２１２、２３３はターンオフされる。したがって、前記差動増幅器２１３は、前記データ信号ＤＱと前記基準電圧ＶＲＥＦとを差動的に増幅し、前記差動増幅された信号ＤＯがディレーなく差動出力信号ＤＩＮとして出力される（ＳＭ動作）。前記制御信号ＣＮＴが“ロー”論理レベルならば、例えば、前記制御信号の反転信号ＣＮＴＢが“ハイ”論理レベルならば、前記スイッチ２１２、２３３がターンオンされ、前記スイッチ２１１、２３２がターンオフされる。したがって、前記差動増幅器２１３は、前記データ信号ＤＱとその反転信号ＤＱＢとを差動的に増幅し、前記差動的に増幅された信号ＤＯが前記ディレー２３１を通じて所定時間遅延され、前記出力信号ＤＩＮとして出力される（ＤＭ動作）。
【００６０】
前記所定時間は前記ＤＭモードでの前記データ入力バッファ１１の前記伝播遅延時間が前記ＳＭモードでの前記伝播遅延と実質的に同一になるように設定される。すなわち、前記ＳＭモードで前記差動増幅器２１３が前記データ信号ＤＱと前記基準電圧ＶＲＥＦとを差動的に増幅するのにおける利得が、前記ＤＭモードで前記差動増幅器２１３が前記データ信号ＤＱとその反転信号ＤＱＢを差動的に増幅するのにおける利得より少ない。
【００６１】
したがって、前記ＤＭモードで前記データ入力バッファ１１の前記伝播遅延時間は、前記ＳＭモードで前記データ入力バッファ１１の前記伝播遅延時間より短い。それゆえに、本発明の他の代表的な実施例による前記データ入力バッファ１１で、前記ＤＭモードでの前記データ入力バッファ１１の伝播遅延時間が前記ＳＭモードでの前記伝播遅延時間と実質的に同一になるように、前記ＤＭモードで前記差動的に増幅された信号が、前記ディレー２３１を通じて所定時間遅延される。したがって、前記ＳＭモードでの前記セットアップ／ホールド時間が、前記ＤＭモードでの前記セットアップ／ホールド時間と実質的に同一であり、その結果、前記データセットアップ／ホールドマージンが改善される。
【００６２】
図１６は、本発明のさらに他の代表的な実施例によるデータ入力バッファ１１のブロック図である。図１６の前記データ入力バッファ１１は、図１４の代表的な実施例のあらゆる要素を含むことができる。図１６の前記データ入力バッファ１１はまた、補償回路２３とシングル差動増幅器２１とを含むことができる。図１６の代表的な実施例で、前記補償回路２３はダミーロードキャパシタＣｄｕｍｍｙを含むことができる。特に、前記データ信号ＤＱが入力されるラインのロードと同じロードを有するために、前記反転信号ＤＱＢが入力されるラインに前記ダミーロードキャパシタＣｄｕｍｍｙが追加される。
【００６３】
図１７は、本発明のさらに他の代表的な実施例によるデータ入力バッファ１１ａのブロック図である。図１７を参照すれば、また、他の代表的な実施例による前記データ入力バッファ１１ａは、第１差動増幅器３１、第２差動増幅器３２、及び１つまたはそれ以上のスイッチ３３、３４を含む。前記スイッチ３３、３４は、スイッチ２１１、２１２、２３２、２３３と関連して前述したように実行できる。前記第１差動増幅器３１は、前記データ信号ＤＱと前記基準電圧ＶＲＥＦとを差動的に増幅する。前記第２差動増幅器３２は、前記データ信号ＤＱと前記反転データ信号ＤＱＢとを差動的に増幅する。
【００６４】
前記制御信号ＣＮＴが第１論理状態、例えば、“ハイ”論理レベルならば、前記スイッチ３３がターンオンされ、前記スイッチ３４はターンオフされる。その結果、前記第１差動増幅器３１の出力信号が前記差動出力信号ＤＩＮとして出力される（ＳＭモード）。前記制御信号ＣＮＴが“ロー”論理レベルならば、例えば、前記制御信号の反転データ信号ＣＮＴＢが“ハイ”論理レベルならば、前記スイッチ３３がターンオフされ、前記スイッチ３４はターンオンされる。したがって、前記第２差動増幅器３２の出力信号が前記差動出力信号ＤＩＮとして出力される（ＤＭモード）。
【００６５】
この代表的な実施例で、前記第１差動増幅器３１の有効利得は、前記第２差動増幅器３２の有効利得と実質的に違うように設定され、前記ＤＭモードで前記データ入力バッファ１１ａの伝播遅延時間は、前記ＳＭモードで前記データ入力バッファ１１ａの伝播遅延時間と実質的に同一になりうる。前記ＳＭモードと前記ＤＭモードとで実質的に同一時間に前記差動出力信号ＤＩＮを出力することは、前記データセットアップ時間ｔＤＳと前記データホールド時間ｔＤＨとの均一性を改善する。
【００６６】
図１８は、本発明のさらに他の代表的な実施例によるデータ入力バッファ１１ａのブロック図である。図１８の前記データ入力バッファ１１ａは図１４の代表的な実施例のあらゆる要素を含むことができる。図１８の前記データ入力バッファ１１ａは、また図１５と関連して説明したようなディレー２３１を含むことができる。前記第２差動増幅器３２は前記データ信号ＤＱとその反転信号ＤＱＢとを差動的に増幅し、前記差動的に増幅された信号は、前記ディレー２３１を通じて所定時間遅延され、前記出力信号ＤＩＮとして出力される（ＤＭ動作）。
【００６７】
前記所定時間は、前記ＤＭモードで前記データ入力バッファ１１ａの前記伝播遅延時間が前記ＳＭモードでの前記伝播遅延時間と実質的に同一になるように設定される。すなわち、前記ＳＭモードで前記第１差動増幅器３１が前記データ信号ＤＱと前記基準電圧ＶＲＥＦとを差動的に増幅するのにおける利得が、前記ＤＭモードで前記第２差動増幅器３２が前記データ信号ＤＱとその反転信号ＤＱＢとを差動的に増幅するのにおける利得より少ない。
【００６８】
したがって、前記ＤＭモードにおける前記データ入力バッファ１１ａの前記伝播遅延時間が、前記ＳＭモードにおける前記データ入力バッファ１１ａの前記伝播遅延時間より短い。それゆえに、本発明の他の代表的な実施例による前記データ入力バッファ１１ａで、前記ＤＭモードでの前記データ入力バッファ１１ａの前記伝播遅延時間が、前記ＳＭモードでの前記伝播遅延時間と実質的に同一になるように、前記ＤＭモードで前記差動的に増幅された信号が前記ディレー２３１を通じて所定時間遅延される。したがって、前記ＳＭモードでの前記セットアップ／ホールド時間が、前記ＤＭモードでの前記セットアップ／ホールド時間と実質的に同一であり、その結果、前記データセットアップ／ホールドマージンが改善される。
【００６９】
図１９は、本発明のさらに他の代表的な実施例によるデータ入力バッファ１１ａのブロック図である。図１９の前記データ入力バッファ１１ａは、図１４の代表的な実施例のあらゆる要素を含むことができる。
図１９の前記データ入力バッファ１１ａはまた、図１６と関連して説明したようなダミーロードキャパシタＣｄｕｍｍｙを含むことができる。特に、前記データストローブ信号ＤＱが入力されるラインのロードと同じロードを有するために、前記反転信号ＤＱＢが入力されるラインに前記ダミーロードキャパシタＣｄｕｍｍｙが追加される。その後、前記第２差動増幅器３２は、前記データ信号ＤＱとその反転信号ＤＱＢとを差動的に増幅する。したがって、前記ＳＭモードでの前記セットアップ／ホールド時間は、前記ＤＭモードでの前記セットアップ／ホールド時間と実質的に同一であり、その結果、前記データセットアップ／ホールドマージンが改善される。
【００７０】
図２０は、本発明のさらに他の代表的な実施例による半導体メモリ装置１のブロック図である。前記半導体メモリ装置１は、前記データ入力バッファ１１、１１ａと、データストローブ入力バッファ１３、１３ａと、モードレジスタセットＭＲＳ１５のような制御回路及びデータ記入回路１７とを含むことができる。
前記データ入力バッファ１１、１１ａは、データＤＱを受信してバッファリングする。前記データストローブ入力バッファ１３、１３ａはＳＭ／ＤＭダブルユーズデータバッファのようなマルチモードバッファでありうる。前記モードレジスタセット１５から出力される制御信号ＣＮＴ／ＣＮＴＢに応答し、前記データストローブ入力バッファ１３は、データストローブ信号ＤＱＳと基準電圧ＶＲＥＦ、または前記データストローブ信号ＤＱＳとその反転信号ＤＱＳＢとを差動的に増幅する。前記モードレジスタセット１５は、外部アドレス信号ＡＤＤ及び／または外部コマンド信号を受信し、前記制御信号ＣＮＴ／ＣＮＴＢを発生する。
【００７１】
すなわち、本発明の代表的な実施例による前記半導体メモリ装置１で、前記データストローブ入力バッファ１３、１３ａの二つのモードである、前記ＳＭやＤＭモードのうち何れか１つが前記モードレジスタセット１５を通じて外部的に選択され、前記データストローブ入力バッファ１３、１３ａが動作する。前記ＳＭモードで前記データストローブ信号ＤＱＳと前記基準電圧ＶＲＥＦとが差動的に増幅されれば、前記データストローブ入力バッファ１３は前記差動的に増幅された信号を遅延なく出力し、前記ＤＭモードで前記データストローブ信号ＤＱＳとその反転信号ＤＱＳＢとが差動的に増幅されれば、前記差動的に増幅された信号を所定時間遅延させた後、出力する。
【００７２】
より具体的に、前記ＳＭモードとＤＭモードとで実質的に一定のセットアップ／ホールド時間を維持するために、前記データストローブ入力バッファ１３の入力端子から出力端子への前記伝播遅延時間は、前記ＳＭモードとＤＭモードとで実質的に一定であるべきである。しかし、前記ＳＭモードで前記データストローブ入力バッファ１３に含まれる差動増幅器の利得は、前記ＤＭモードでの利得と違う。すなわち、前記ＳＭモードで前記差動増幅器が前記データストローブ信号ＤＱＳと前記基準電圧ＶＲＥＦとを差動的に増幅するのにおける利得が、前記ＤＭモードで前記差動増幅器が前記データストローブ信号ＤＱＳとその反転信号ＤＱＳＢとを差動的に増幅するのにおける利得より少ない。したがって、前記ＤＭモードで前記データストローブ入力バッファ１３の前記伝播遅延時間が、前記ＳＭモードで前記データストローブ入力バッファ１３の前記伝播遅延時間より短い。
【００７３】
それゆえに、前述したように本発明の多様で代表的な実施例において、前記ＤＭモードで前記データストローブ入力バッファ１３の伝播遅延時間が、前記ＳＭモードでの前記伝播遅延時間と実質的に同一になるように、前記差動的に増幅された信号が前記ＤＭモードで所定時間遅延される。したがって、前記ＳＭモードでの前記セットアップ／ホールド時間が、前記ＤＭモードでの前記セットアップ／ホールド時間と実質的に同一となり、前記データのセットアップ／ホールドマージンが改善される。
【００７４】
前述したように、前記データストローブ入力バッファ１３は前記モードレジスタセット１５によって制御される。前記モードレジスタセット１５は前記半導体メモリ装置１の外部アドレス信号ＡＤＤによって設定でき、前記データストローブ入力バッファ１３を制御する制御信号ＣＮＴ／ＣＮＴＢが発生できる。前記モードレジスタセット１５の出力信号が第１論理状態ならば、前記データストローブ入力バッファ１３は前記データストローブ信号ＤＱＳと基準電圧ＶＲＥＦとを差動的に増幅し、前記差動的に増幅された信号を遅延なく出力する。前記モードレジスタセット１５の出力信号が第２論理状態ならば、前記データストローブ信号入力バッファ１３は、前記データストローブ信号ＤＱＳとその反転信号ＤＱＳＢとを差動的に増幅し、前記差動的に増幅された信号を所定時間遅延後、出力する。
【００７５】
図２０に図示されたように、前記データ記入回路１７は前記データストローブ入力バッファ１３の出力信号に応答し、前記データ入力バッファ１１の出力信号ＤＩＮをラッチする。前記データ記入回路１７は第１ラッチ１７ａと第２ラッチ１７ｂとを含むことができる。前記第１ラッチ１７ａは前記データストローブ入力バッファ１３の出力信号ＤＳの立上りエッジに応答し、前記データ入力バッファ１１の出力信号ＤＩＮの偶数データをラッチし、前記第２ラッチ１７ｂは前記データストローブ入力バッファ１３の出力信号の立下りエッジに応答し、前記データ入力バッファ１１の出力信号ＤＩＮの奇数データをラッチ一する。その結果、前記半導体装置１はＤＤＲ ＳＤＲＡＭとして動作する。図２１は、前記半導体メモリ装置１のＤＤＲ動作の間、前記データストローブ信号ＤＱＳと前記データ信号ＤＱの出力を示す。
【００７６】
図２２は、本発明の代表的な実施例による前記データ記入回路１７のブロック図である。前記ラッチ回路は前記データストローブ入力バッファ１３の出力信号ＤＳの立上りエッジに応答し、前記データ入力バッファ１１の出力信号ＤＩＮの偶数データをラッチする第１ラッチ１７ａと、前記データストローブ入力バッファ１３の出力信号ＤＳの立下りエッジに応答し、前記データ入力バッファ１１の出力信号ＤＩＮの奇数データをラッチする第２ラッチ１７ｂと、を含むことができる。
【００７７】
前記第１ラッチ１７ａは、選択的に配列される複数のラッチ２１７ａと複数のスイッチ２２９ａとを含むことができる。それに加え、前記第１ラッチ１７ａの前記複数のスイッチ２２９ａは、前記差動出力信号ＤＳの反転信号の立上り及び立下りエッジでトリガできるように（ＤＤＲ動作）配列される。前記第１スイッチ２２９ａは、前記データ入力バッファ１１の出力信号ＤＩＮの偶数データを受信し、前記出力信号ＤＩＮの偶数データを前記複数のラッチ２１７ａの中、前記第１ラッチに伝達する。
【００７８】
前記第２ラッチ１７ｂは、選択的に配列される複数のラッチ２１７ｂと複数のスイッチ２２９ｂとを含むことができる。それに加え、前記第２ラッチ１７ｂの前記複数のスイッチ２２９ｂは、前記差動出力信号ＤＳの反転信号の立上り及び立下りエッジでトリガされるように（ＤＤＲ動作）配列される。前記第１スイッチ２２９ｂは、前記データ入力バッファ１１の出力信号ＤＩＮの奇数データを受信し、前記出力信号ＤＩＮの奇数データを前記複数のラッチ２１７ｂの中、第１ラッチに伝える。
【００７９】
図２３は、本発明のさらに他の代表的な実施例による半導体メモリ装置１のブロック図である。前記半導体メモリ装置１は、データ入力バッファ１１、１１ａ、データストローブ入力バッファ１３、１３ａ、モードレジスタセットＭＲＳ１５のような制御回路、及びデータ記入回路１７を含むことができる。図２３に図示された代表的な実施例において、前記データ入力バッファ１１、１１ａとデータストローブ入力バッファ１３、１３ａとは、ＳＭ／ＤＭダブルユーズデータバッファのようなマルチモードバッファであり、全て前記制御信号ＣＮＴ／ＣＮＴＢによって制御される。
本発明は代表的な実施例を参照の上、説明されているが、本発明の精神と範囲を逸脱しない限り、前記説明された実施例の変更が行われることは当業者には明白であろう。
【００８０】
【発明の効果】
以上述べたように、本発明によれば、伝播遅延時間を制御するマルチモードデータバッファ及びその制御方法は、ＳＭモードでのセットアップ／ホールド時間とＤＭモードでのセットアップ／ホールド時間とを実質的に同一にして、ＳＭ／ＤＭデュアルユーズデータバッファのデータセットアップ／ホールドマージンを改善する長所がある。
【図面の簡単な説明】
【図１】従来技術によって生成される波形を示す図面である。
【図２】本発明の代表的な実施例によるデータストローブ入力バッファのブロック図である。
【図３】Ａは本発明の代表的な実施例によるスイッチのブロック図であり、Ｂは本発明の代表的な実施例による制御信号ＣＮＴから反転制御信号ＣＮＴＢへの変換を示すブロック図である。
【図４】本発明の代表的な実施例による制御回路のブロック図である。
【図５】Ａは本発明のさらに他の代表的な実施例による制御回路のブロック図であり、Ｂは図５Ａの代表的な回路に対するＶＣＣＨと関連した時間対電圧レベルを示すグラフである。
【図６】本発明のさらに他の代表的な実施例による他の制御回路のブロック図である。
【図７】本発明のさらに他の代表的な実施例によるデータストローブ入力バッファのブロック図である。
【図８】本発明の代表的な実施例によるスイッチのブロック図である。
【図９】本発明の１つまたはそれ以上の代表的な実施例によって生成される波形を示す図面である。
【図１０】本発明のさらに他の代表的な実施例によるデータストローブ入力バッファのブロック図である。
【図１１】本発明のさらに他の代表的な実施例によるデータストローブ入力バッファのブロック図である。
【図１２】本発明のさらに他の代表的な実施例によるデータストローブ入力バッファのブロック図である。
【図１３】本発明のさらに他の代表的な実施例によるデータストローブ入力バッファのブロック図である。
【図１４】本発明の代表的な実施例によるデータ入力バッファのブロック図である。
【図１５】本発明のさらに他の代表的な実施例によるデータ入力バッファのブロック図である。
【図１６】本発明のさらに他の代表的な実施例によるデータ入力バッファのブロック図である。
【図１７】本発明のさらに他の代表的な実施例によるデータ入力バッファのブロック図である。
【図１８】本発明のさらに他の代表的な実施例によるデータ入力バッファのブロック図である。
【図１９】本発明のさらに他の代表的な実施例によるデータ入力バッファのブロック図である。
【図２０】本発明の代表的な実施例による半導体メモリ装置のブロック図である。
【図２１】本発明の代表的な実施例による半導体メモリ装置によるＤＤＲ動作の間のデータストローブ信号ＤＱＳとデータ信号ＤＱの出力を示す図面である。
【図２２】本発明の代表的な実施例によるラッチ回路のブロック図である。
【図２３】本発明のさらに他の代表的な実施例による半導体メモリ装置のブロック図である。
【符号の説明】
１３    データストローブ入力バッファ
２１    シングル自動増幅器
２１１、２１２    スイッチ
２１３      差動増幅器
ＤＯ        差動増幅信号
ＤＱＳ      データストローブ信号
ＤＱＳＢ    反転信号
ＶＲＥＦ    基準電圧
ＣＮＴ      制御信号
ＣＮＴＢ    反転制御信号
【図１】
0004159402.tif 000002
【図２】
0004159402.tif 000003
【図３】
0004159402.tif 000004
【図４】
0004159402.tif 000005
【図５】
0004159402.tif 000006
【図６】
0004159402.tif 000007
【図７】
0004159402.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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