(57)【特許請求の範囲】
【請求項１】
トランジスタを含む所望の設計パターンを半導体基板上に転写する際に用いるマスクパターンを前記設計パターンと同等のパターンが得られるように補正するマスクパターン補正方法であって、
前記設計パターンから前記トランジスタのゲートパターンを抽出する第１の工程と、
抽出されたゲートパターンのゲート幅の寸法を測定し、測定された値が所定寸法以下の場合にパターン補正の対象として選別する第２の工程と、
選別されたゲートパターンの、少なくとも前記トランジスタの拡散領域パターン内に位置する部分の全体を、露光後のパターン形状が前記設計パターンの形状に近づくように補正する補助パターンを生成する第３の工程と、
生成された前記補助パターンを選別された前記ゲートパターンと合成することにより、前記マスクパターンを補正する補正パターンを生成する第４の工程とを備えていることを特徴とするマスクパターン補正方法。
【請求項２】
トランジスタを含む所望の設計パターンを半導体基板上に転写する際に用いるマスクパターンを前記設計パターンと同等のパターンが得られるように補正するマスクパターン補正方法であって、
前記設計パターンから前記トランジスタのゲートパターン及び拡散領域パターンを抽出する第１の工程と、
前記ゲートパターンのゲート長方向側の端部と対向する、前記抽出された拡散領域パターンの端部と前記ゲートパターンのゲート長方向側の端部との距離を測定し、測定された距離が所定値以下の場合に前記拡散領域パターンをパターン補正の対象として選別する第２の工程と、
露光後のゲートパターンの形状が前記設計パターンの形状に近づくように、前記ゲートパターンのゲート長方向側の端部のうち、少なくとも前記選別された拡散領域パターン内に位置すると共に前記選別された拡散領域パターンの端部と対向する端部の全体を補正する補助パターンを、前記選別された拡散領域パターンから生成する第３の工程と、
生成された前記補助パターンを前記ゲートパターンと合成することにより、前記マスクパターンを補正する補正パターンを生成する第４の工程とを備えていることを特徴とするマスクパターン補正方法。
【請求項３】
請求項１又は２に記載のマスクパタ−ン補正方法により形成されていることを特徴とするフォトマスク。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置等の設計パターンの転写に用いるマスクパタ−ンを所望の設計パタ−ンに近いパタ−ンが半導体基板上に転写されるようにあらかじめ補正するマスクパタ−ン補正方法と、マスクパタ−ン補正方法を用いて補正されたマスクパタ−ンを有するフォトマスクと、マスクパタ−ン補正方法を用いて補正されたマスクパタ−ンを用いて製造された半導体装置とに関する。
【０００２】
【従来技術】
現在の半導体装置の製造工程においては、半導体装置の設計パターンが形成されたマスクパタ−ンに露光光源からの露光光を透過することにより、半導体基板上のレジスト膜に所望の設計パターンを転写するフォトリソグラフィ工程が必須である。近年、半導体装置における設計パターンの微細化は、その製造プロセスにおける露光光源の波長を縮小するペース以上のペ−スで進んでいる。その結果、露光光源の波長と同等又はそれ以下の寸法をレジスト膜に転写するフォトリソグラフィ工程を行なわざるを得ない状況になりつつある。このことは、マスクパタ−ン、すなわち設計パターンとレジスト膜上に転写された転写パタ−ンとの間に無視できない差異が生じるという問題をもたらす。
【０００３】
このような差異をもたらす要因の一つとして、半導体素子の活性領域と素子分離領域との境界に生じる段差部分が挙げられる。
【０００４】
以下、図面を参照しながら転写パターンが変形する具体例を説明する。
【０００５】
図２１は従来のマスクパターンを示し、図２２（ａ）及び図２２（ｂ）は従来のマスクパターンに補正を施さない製造方法により得られた半導体装置であって、（ａ）は図２１のXXIIａ−XXIIａ線と対応する位置の断面構成を示し、（ｂ）は図２１のXXIIｂ−XXIIｂ線と対応する位置の断面構成を示している。
【０００６】
図２１は、方形状を有するトランジスタの拡散領域パターン１０１と、該拡散領域パターン１０１を囲む素子分離パターン１０２とからなる第１のマスクパターンと、拡散領域パターン１０１上における一辺と該一辺と対向する他辺とをまたぐように形成されたゲートパターン１０３からなる第２のマスクパターンとを併せた図形を表わしている。ここで、ゲートパターン１０３のゲート長をＬ１とする。また、拡散領域パターン１０１のゲート長方向におけるゲートパターン１０３の一辺と該一辺と対向する素子分離パターン１０２との寸法をＦ１とし、拡散領域パターン１０１のゲート幅方向の寸法であるトランジスタ幅をＷ１とする。
【０００７】
通常、トランジスタの製造時には、図２２（ａ）及び図２２（ｂ）に示すように、素子分離形成用の第１のマスクパターンを用いて、半導体基板１１０上に拡散領域１１１と素子分離領域１１２とを形成し、その後、ゲート形成用の第２のマスクパターンを用いて、拡散領域１１１上にゲート１１３を形成する。
【０００８】
このゲートパターン露光工程において、半導体基板１１０上に既に形成されているＬＯＣＯＳ膜等からなる素子分離領域１１２は、基板面から突出した段差部分が生じる。この段差部分によって露光光が反射されるため、ゲートパターン１０３が転写されるレジストの露光状態が反射光の影響を受け、これにより、レジストパターンのパターン形状が変形する。従って、変形したレジストパターンをマスクとして形成されるゲート１１３の形状も所望の設計パターンからずれて、例えば、図２２（ａ）及び図２２（ｂ）に示すように、例えば、ゲート長がＬ２と小さくなる。
【０００９】
このように、素子分離領域１１２の境界部分とゲートパターン１０３との距離に応じて、露光光における該境界部分からゲートパターン１０３への反射光の強度が異なるため、第２のマスクパタ−ンに形成されたゲ−トパターン１０３の形状がレジストへの転写後に変形してしまう。このため、例えばリーク電流が増加する等のトランジスタ特性が劣化し、ついにはトランジスタの動作不良を招くことにもなる。
【００１０】
従来からこのような素子分離領域１１２の反射光による転写パターンの変形を防止する対策はいくつか講じられてきている。以下、従来の転写パターンの変形防止方法、すなわちマスクパタ−ン補正方法の一例を説明する。
【００１１】
例えば、図２１に示すマスクパターンにおいて、拡散領域パターン１０１の端部とゲ−トパターン１０３との寸法Ｆ１及びトランジスタ幅Ｗ１に対して、ゲ−トパターン１０３への影響を検証して、実際のゲート１１３のパターン形状に変形が起こらないルールを設定する。さらに、転写した後に、ゲート１１３の形状が露光光の反射光の影響を受けそうな箇所をマスクパターンの設計段階で検出して、その結果をマスクパターンに反映させて補正パターンを作成する。この補正されたマスクパターンを用いて形成されたトランジスタを図２３に示す。ここでは、図２２（ａ）と同一の構成部材には同一の符号を付している。図２３に示すように、ゲート１１３のゲート長は所望のゲート長に近い値のＬ３が得られる。
【００１２】
【発明が解決しようとする課題】
しかしながら、前記従来のマスクパタ−ン補正方法は、マスクパターン上で、拡散領域１１１と素子分離領域１１２との段差部分に起因する反射光の影響の検証を行なっている。すなわち、マスクパターンの設計工程において、マスクパターンの設計者が必要な補正パターンを作成するため、開発工数が膨大となり且つチップ面積が大きくなってしまうという問題がある。半導体装置のチップ面積は、チップコストを決定する最大の要素であり、市場で競争力がある半導体チップを開発する上で最も重要である。
【００１３】
本発明は、前記従来の問題を解決し、トランジスタにおける拡散領域と素子分離領域との境界からなる段差部分に起因したゲート寸法の変形を防止する有効な補正パターンをチップ面積を増大させることなく簡便に生成できるようにすることを目的とする。
【００１４】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１のマスクパタ−ン補正方法は、トランジスタを含む所望の設計パターンを半導体基板上に転写する際に用いるマスクパターンを設計パターンと同等のパターンが得られるように補正するマスクパターン補正方法を対象とし、設計パターンからトランジスタのゲートパターンを抽出する第１の工程と、抽出されたゲートパターンのゲート幅の寸法を測定し、測定された値が所定寸法以下の場合にパターン補正の対象として選別する第２の工程と、選別されたゲートパターンに対して、露光後のパターン形状が設計パターンの形状に近づくように補助パターンを生成する第３の工程と、生成された補助パターンを選別されたゲートパターンと合成することにより、マスクパターンを補正する補正パターンを生成する第４の工程とを備えている。
【００１５】
第１のマスクパタ−ン補正方法によると、設計パターンからトランジスタのゲートパターンを抽出し、抽出されたゲートパターンのうち、ゲート幅の寸法が所定値以下の場合にパターン補正の対象として選別する。その後、選別されたゲートパターンに対して、露光後のパターン形状が設計パターンの形状に近づくようにパターンを拡大又は縮小する補助パターンを生成する。このように、設計パターンからトランジスタのゲートパターンを抽出し、抽出したゲートパターンが所定寸法以下の場合に補正対象パターンとするため、素子分離領域の段差部分からの反射光の影響を受けやすい比較的ゲート幅が小さいゲートパターンに対してのみ補正を行なうので、有効な補正パターンを効率良く生成することができる。
【００１６】
本発明に係る第２のマスクパタ−ン補正方法は、トランジスタを含む所望の設計パターンを半導体基板上に転写する際に用いるマスクパターンを設計パターンと同等のパターンが得られるように補正するマスクパターン補正方法を対象とし、設計パターンからトランジスタにおける拡散領域と素子分離領域との境界部分を抽出する第１の工程と、抽出された境界部分とトランジスタのゲートパターンとの重なり部分からなる補正対象パターンを生成する第２の工程と、生成された補正対象パターンに対して、露光後のパターン形状が設計パターンの形状に近づくように補助パターンを付加する第３の工程と、付加された補助パターンを補正対象パターンと合成することにより、マスクパターンを補正する補正パターンを生成する第４の工程とを備えている。
【００１７】
第２のマスクパタ−ン補正方法によると、設計パターンからトランジスタの拡散領域と素子分離領域との境界部分を抽出し、抽出された境界部分とトランジスタのゲートパターンとの重なり部分からなる補正対象パターンを生成する。その後、生成された補正対象パターンに対して、露光後のパターン形状が設計パターンの形状に近づくようにパターンを拡大又は縮小する補助パターンを付加する。このように、設計パターンから拡散領域及び素子分離領域の境界部分とトランジスタのゲートパターンとの重なり部分を生成して補正対象パターンとするため、ゲートパターンにおける素子分離領域の段差部分からの反射光の影響を受けやすい領域に対してのみ補正を行なうので、有効な補正パターンを効率良く生成することができる。
【００１８】
本発明に係る第３のマスクパタ−ン補正方法は、トランジスタを含む所望の設計パターンを半導体基板上に転写する際に用いるマスクパターンを設計パターンと同等のパターンが得られるように補正するマスクパターン補正方法を対象とし、設計パターンからトランジスタのゲートパターン及び拡散領域パターンを抽出する第１の工程と、抽出された拡散領域パターンのゲート長方向側の端部とゲートパターンとの距離又は拡散領域パターンのゲート幅方向側の端部とゲートパターンとの距離を測定し、測定された距離が所定値以下の場合に拡散領域パターンをパターン補正の対象として選別する第２の工程と、選別された拡散領域パターンに対して、露光後のゲートパターンの形状が設計パターンの形状に近づくように補助パターンを生成する第３の工程と、生成された補助パターンを選別された拡散領域パターンと合成することにより、マスクパターンを補正する補正パターンを生成する第４の工程とを備えている。
【００１９】
第３のマスクパタ−ン補正方法によると、設計パターンからトランジスタのゲートパターン及び拡散領域パターンを抽出する。抽出された拡散領域パターンのゲート長方向側の端部とゲートパターンとの距離又は拡散領域パターンのゲート幅方向側の端部とゲートパターンとの距離を測定し、測定された距離が所定値以下の場合に該拡散領域パターンを補正の対象として選別する。続いて、選別された拡散領域パターンに対して、露光後のゲートパターンの形状が設計パターンの形状に近づくようにパターンを拡大又は縮小する補助パターンを生成する。このように、設計パターンからトランジスタのゲートパターン及び拡散領域を抽出し、抽出したゲートパターンと拡散領域の端部との距離が所定値以下の場合に、抽出した拡散領域パターンを補正対象パターンとするため、拡散領域と素子分離領域との境界からなる段差部分に起因したゲート寸法の変形の防止に有効な補正パターンを効率良く生成することができる。
【００２０】
本発明に係る第１のフォトマスクは、本発明の第１のマスクパタ−ン補正方法により形成されている。従って、第１のフォトマスクは、露光後のゲートパターンの形状が設計パターンの形状に近づくように生成された補助パターンを有しているため、このフォトマスクを用いて半導体基板上のレジスト膜を露光すると、拡散領域と素子分離領域との境界部分に生じる段差部分に起因したゲート寸法の変形が防止されるので、所望のゲートパターンに近い（ほぼ同等）の転写パターンを得ることができる。
【００２１】
本発明に係る第２のフォトマスクは、本発明の第２のマスクパタ−ン補正方法により形成されている。従って、第２のフォトマスクは、拡散領域及び素子分離領域の境界部分とトランジスタのゲートパターンとの重なり部分を補正対象パターンとし、該補正対象パターンに露光後のゲートパターンの形状が設計パターンの形状に近づくように付加された補助パターンを付加しているため、このフォトマスクを用いて半導体基板上のレジスト膜を露光すると、拡散領域と素子分離領域との境界部分に生じる段差部分に起因したゲート寸法の変形が防止されるので、所望のゲートパターンとほぼ同等の転写パターンを得ることができる。
【００２２】
本発明に係る第３のフォトマスクは、本発明の第３のマスクパタ−ン補正方法により形成されている。従って、第３のフォトマスクは、露光後のゲートパターンの形状が設計パターンの形状に近づくように生成された補助パターンを有しているため、このフォトマスクを用いて半導体基板上のレジスト膜を露光すると、拡散領域と素子分離領域との境界部分に生じる段差部分に起因したゲート寸法の変形が防止されるので、所望のゲートパターンとほぼ同等の転写パターンを得ることができる。
【００２３】
本発明に係る第１の半導体装置は、本発明の第１のマスクパタ−ン補正方法による補正パターンを用いて転写された設計パターンを有している。
【００２４】
本発明に係る第２の半導体装置は、本発明の第２のマスクパタ−ン補正方法による補正パターンを用いて転写された設計パターンを有している。
【００２５】
本発明に係る第３の半導体装置は、本発明の第３のマスクパタ−ン補正方法による補正パターンを用いて転写された設計パターンを有している。
【００２６】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００２７】
図１は本発明の第１の実施形態に係るマスクパタ−ン補正方法の概略フローを示している。本実施形態においては、設計対象である半導体集積回路装置におけるレイアウト設計されたマスクパターン（設計パターン）は、ＣＰＵを組み込んだデータ処理装置が読み取り可能な数値データとして変換されており、例えばデータファイルに格納されているとする。
【００２８】
図１に示すように、まず、パターン入力工程ＳＴ０１において、データ処理装置にマスクパターンとなるパターンデータを入力する。
【００２９】
次に、ゲートパターン抽出工程ＳＴ０２において、入力されたマスクパターンから、電解効果トランジスタのゲートパターンを抽出する。
【００３０】
次に、ゲートパターン選別工程ＳＴ０３において、抽出されたゲートパターンのゲート幅を測定し、測定された値が所定寸法以下の場合にパターン補正の対象として選別する。
【００３１】
次に、補助パターン生成工程ＳＴ０４において、選別されたゲートパターンに対して、露光後のパターン形状が設計パターンとほぼ同等となるように補助パターンを生成する。
【００３２】
次に、補正パターン合成工程ＳＴ０５において、生成された補助パターンと入力された設計パターンとを合成し、次の補正パターン出力工程ＳＴ０６において、補正露光用のマスクパターン（補正パターン）として出力する。
【００３３】
以下、本実施形態に係るトランジスタのゲートパターンの補正方法について具体例を挙げて説明する。
【００３４】
図２（ａ）はパターン入力工程ＳＴ０１において入力されたマスクパターンのうちの２つのトランジスタを含む図形パターンを示し、図２（ｂ）はゲートパターン抽出工程ＳＴ０２において抽出されたゲートパターンを示している。
【００３５】
図２（ａ）に示すように、平面かぎ形を有する第１の拡散領域パターン１１Ａと第２の拡散領域パターン１２Ａとが互いに間隔をおいて配置されている。第１の拡散領域パターン１１Ａ上における図面左側の領域には図面縦方向に延びるゲート及びゲート用配線となる第１のＰＳ（多結晶シリコン）パターン１３が配置されている。第１の拡散領域パターン１１Ａ上における図面右側の領域には第１のＰＳパターン１３とほぼ平行に配置され且つ屈曲して第２の拡散領域パターン１２Ａ上における図面上側の領域で図面横方向に延びる第２のＰＳパターン１４が配置されている。また、第２の拡散領域パターン１２Ａ上における図面下側の領域には第２のＰＳパターン１４とほぼ平行に延びる第３のＰＳパターン１５が配置されている。続いて、入力された第１及び第２の拡散領域パターン１１Ａ、１２Ａに対して、それぞれ、横方向及び縦方向にそれぞれ値が最大で０．１μｍ程度の第１の所定量Ａだけ拡大させる拡大補正処理を行なうことにより、第１の拡大パターン１１Ｂ及び第２の拡大パターン１２Ｂを作成する。ここで、Ａ＝０の場合には第１及び第２の拡大パターン１１Ｂ、１２Ｂは、第１及び第２の拡散領域パターン１１Ａ、１２Ａとそれぞれ同一パターンとなる。
【００３６】
なお、第１及び第２の拡散領域パターン１１Ａ、１２Ａと、第１〜第３のＰＳパターン１３〜１５とは最終的には異なるフォトマスクに形成される。
【００３７】
次に、図２（ｂ）に示すように、ゲートパターン抽出工程ＳＴ０２において、第１の拡大パターン１１Ｂと第１のＰＳパターン１３との論理積演算を行なうことにより、第１のＰＳパターン１３と第１の拡大パターン１１Ｂとの重なり部分からなる第１のゲートパターン１３ａが抽出される。また、第１の拡大パターン１１Ｂと第２のＰＳパターン１４との論理積演算を行なうことにより、第２のＰＳパターン１４と第１の拡大パターン１１Ｂとの重なり部分からなる第２のゲートパターン１４ａが抽出される。同様にして、第２のＰＳパターン１４と第２の拡大パターン１２Ｂとの重なり部分からなる第３のゲートパターン１４ｂが抽出されると共に、第３のＰＳパターン１５と第２の拡大パターン１２Ｂとの重なり部分からなる第４のゲートパターン１５ａが抽出される。
【００３８】
図３（ａ）及び図３（ｂ）はゲートパターン選別工程ＳＴ０３において、複数のゲートパターンから補正対象とするゲートパターンが選別される様子を表わしている。図３（ａ）に示すように、第１のゲートパターン１３ａ及び第２のゲートパターン１４ａは共に図面縦方向（Ｙ方向）に延びており、第３のゲートパターン１４ｂ及び第４のゲートパターン１５ａは共に図面横方向（Ｘ方向）に延びている。
【００３９】
ここで、第１のゲートパターン１３ａ及び第２のゲートパターン１４ａに対して、Ｙ方向に値が０．４μｍ〜１．０μｍ程度の第２の所定量２Ｂ分だけ縮小させる縮小処理を行なう。その結果、第１のゲートパターン１３ａはゲート幅が２Ｂよりも大きいため、第１の縮小パターン１３ｂが生成される。一方、第２のゲートパターン１４ａはゲート幅が２Ｂよりも小さいため、縮小パターンが生成されずに消滅する。同様に、第３のゲートパターン１４ｂ及び第４のゲートパターン１５ａに対して、Ｘ方向に第２の所定量Ｂだけ縮小させる縮小処理を行なう。その結果、第３のゲートパターン１４ｂはゲート幅が２Ｂよりも大きいため、第２の縮小パターン１４ｃが生成され、一方、第４のゲートパターン１５ａはゲート幅が２Ｂよりも小さいため、縮小パターンが生成されない。
【００４０】
次に、図３（ｂ）に示すように、縮小パターンが存在する場合には、第１及び第２の縮小パターン１３ｂ及び１４ｃに対してそれぞれ第２の所定量２Ｂ分の寸法を拡大して元のゲート幅の１３ａ及び１４ｂに戻す。続いて、図２（ｂ）に示す第１のゲートパターン１３ａ、第２のゲートパターン１４ａ、第３のゲートパターン１４ｂ及び第４のゲートパターン１５ａと、図３（ｂ）に示す第１のゲートパターン１３ａ及び第３のゲートパターン１４ｂとの論理減算を行なう。これにより、ゲート幅が２Ｂ以下である第２のゲートパターン１４ａ及び第４のゲートパターン１５ａが補正対象パターンとして選別される。
【００４１】
図４（ａ）及び図４（ｂ）は補助パターン生成工程ＳＴ０４において、補正対象のゲートパターンに対する補助パターンが生成される様子を表わしている。図４（ａ）に示すように、補正対象の第２のゲートパターン１４ａ及び第４のゲートパターン１５ａに対して、その周縁部を第３の所定量Ｃ分の拡大又は縮小する補正を行なうことにより、それぞれ第２のゲート拡大パターン１４ｄ及び第４のゲート拡大パターン１５ｂを生成する。ここで、第３の所定量Ｃは、補正対象パターンのゲート幅に依存する値となる。すなわち、露光後のパターン形状が設計パターンの形状に近づく値とし、本実施形態においては、例えば０．００５μｍ〜０．０２μｍとしている。図４（ａ）においては、第３の所定量Ｃ分の拡大を行なっているが、使用するレジスト材のネガ型又はポジ型の極性や露光方法により縮小パターンとする場合もあり得る。
【００４２】
次に、図４（ｂ）に示すように、第１の拡大パターン１１Ｂと第２のゲート拡大パターン１４ｄとの論理積、及び第２の拡大パターン１２Ｂと第４のゲート拡大パターン１５ｂとの論理積演算を行なって、それぞれ第２のゲート補助パターン１４ｅと第４のゲート補助パターン１５ｃとを生成する。
【００４３】
図５は補正パターン合成工程ＳＴ０５において、入力されたマスクパターンと補助パターンとが合成される様子を表わしている。図５に示すように、図２（ａ）に示す第１の拡散領域パターン１１Ａ、第２の拡散領域パターン１２Ａ、第１のＰＳパターン１３、第２のＰＳパターン１４及び第３のＰＳパターン１５と、図４（ｂ）に示す第２のゲート補助パターン１４ｅ及び第４のゲート補助パターン１５ｃとに対して論理和演算を行なってこれらを合成することにより、補正パターンを生成する。
【００４４】
なお、本実施形態は、ゲートパターン選別工程ＳＴ０３において、第２の所定量２Ｂの設定値が１通りの場合を示したが、第２の所定量２Ｂの値を複数個分設定し、ゲートパターン選別工程ＳＴ０３を複数回繰り返すことにより、補正対象パターンを複数通りのゲート幅によって選別できるようになる。
【００４５】
第１の実施形態によると、入力されたマスクパターンからトランジスタのゲートパターンを抽出し、抽出したゲートパターンが、第２の所定量２Ｂ以下の場合に補正対象パターンとするため、素子分離領域の段差部分からの反射光の影響を受けやすい比較的ゲート幅が小さいゲートパターンに対してのみ補正を行なうので、有効な補正パターンを効率良く生成することができる。
【００４６】
図６は本実施形態に係るマスクパタ−ン補正方法により作成された補正パターンを持つフォトマスクにおける１つのトランジスタの図形パターンを表わしている。図６に示すように、方形状を有するトランジスタの拡散領域パターン２１と、該拡散領域パターン２１を囲む素子分離パターン２２とからなる第１のマスクパターンと、拡散領域パターン２１上における一辺と該一辺と対向する他辺とをまたぐように形成され、拡散領域パターン２１上にゲート補助パターン２３が付加されたゲートパターン２４からなる第２のマスクパターンとを併せた図形を示している。ここで、ゲートパターン２４のゲート長をＬ１とし、ゲート補助パターンのゲート長をＬ３とする。また、拡散領域パターン２１のゲート長方向におけるゲート補助パターン２３の一辺と該一辺と対向する素子分離パターン２２との寸法をＦ１とし、拡散領域パターン２１のゲート幅方向の寸法となるトランジスタ幅をＷ１とする。
【００４７】
図７は本実施形態に係るフォトマスクを用いて形成された半導体装置の断面構成であって、図６のＶII−ＶII線と対応する位置の断面構成を示している。図７に示すように、シリコンからなる半導体基板３０上には、ＬＯＣＯＳ膜等からなる素子分離領域３２により囲まれてなる拡散領域３１が形成され、拡散領域３１上には、設計パターンのゲート長とほぼ同等の、すなわちゲート長の誤差が実質的に無視できる程度のゲート長Ｌ２を持つゲート３３が形成されている。
【００４８】
このように、少なくとも、互いに対向するゲート補助パターン２３の側辺と素子分離パターン２２との間の距離Ｆ１と、トランジスタ幅Ｗ１及びゲート補助パターン２３のゲート長Ｌ３とを最適化することにより、所望のゲート長とほぼ同等のゲート長Ｌ２を持つゲート３３を形成できる。その結果、補正パターンの対象が限られることによりデータ処理量が膨大とならないため、補正パターンの作成に要する工数の増加を抑制できると共にチップ面積の増加をも抑制できる。
【００４９】
なお、半導体製造プロセスにおいては良く知られているように、設計パターンにおけるゲート長Ｌ１は、実際に形成されるゲート３３のゲート長Ｌ２と同等とは限らない。すなわち、フォトリソグラフィ工程によるサイズの変化分を見越して、所望のゲート長Ｌ２が得られるように調整されている。本実施形態に係るゲート補助パターン２３のゲート長Ｌ３は、あらかじめ形成されている素子分離領域３２の段差部からの露光光の反射光によって、ゲート３３のゲート長Ｌ２が変化してしまうことを防止できるように調整されている。以下の実施形態においても同様である。
【００５０】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００５１】
図８は本発明の第２の実施形態に係るマスクパタ−ン補正方法の概略フローを示している。本実施形態においても、設計対象である半導体集積回路装置におけるレイアウト設計されたマスクパターン（設計パターン）は、コンピュータ処理が可能な数値データとして変換されているとする。
【００５２】
図８に示すように、まず、パターン入力工程ＳＴ１１において、データ処理装置にマスクパターンとなるパターンデータを入力する。
【００５３】
次に、拡散領域境界部分抽出工程ＳＴ１２において、入力されたマスクパターンから、電解効果トランジスタを検索する。続いて、検索した電解効果トランジスタの拡散領域パターンにおける素子分離領域パターンとの境界部分を抽出し、抽出した境界部分に所定の幅を持たせた枠状の図形パターンとして出力する。
【００５４】
次に、補正対象パターン生成工程ＳＴ１３において、抽出された境界部分上に位置するゲートパターンを検索し、ゲートパターンにおける境界部分との重なり部分を補正対象パターンとして生成する。
【００５５】
次に、補助パターン生成工程ＳＴ１４において、生成された補正対象パターンに対して、露光後のパターン形状が設計パターンとほぼ同等となるように補助パターンを付加する。
【００５６】
次に、補正パターン合成工程ＳＴ１５において、補助パターンが付加された補正対象パターンと入力された設計パターンとを合成する。続いて補正パターン出力工程ＳＴ１６において、補正露光用のマスクパターン（補正パターン）として出力する。
【００５７】
以下、本実施形態に係るトランジスタのゲートパターンの補正方法について具体例を挙げて説明する。
【００５８】
図９（ａ）〜図９（ｄ）は拡散領域境界部分抽出工程ＳＴ１２において、トランジスタの拡散領域の境界部分が生成される様子を表わしている。まず、図９（ａ）に示すように、入力されたマスクパターンデータのなかから、トランジスタの拡散領域パターン４１及びゲートパターン４２を抽出する。
【００５９】
次に、図９（ｂ）に示すように、拡散領域パターン４１の周囲に対して、例えば、値が０．０１μｍ〜０．１μｍ程度の第１の所定量Ｄ分の拡大補正を行なうことにより、拡大領域パターン４１Ａを生成する。
【００６０】
次に、図９（ｃ）に示すように、拡散領域パターン４１の周囲に対して、例えば、値が０．０１μｍ〜０．５μｍ程度の第２の所定量Ｅ分の縮小補正を行なうことにより、縮小領域パターン４１Ｂを生成する。
【００６１】
次に、図９（ｄ）に示すように、拡大領域パターン４１Ａと縮小領域パターン４１Ｂとに対して論理減算を施すことにより、拡散領域パターン４１の境界部分からなる枠状の境界領域パターン４１Ｃを得る。
【００６２】
図１０は補正対象パターン生成工程ＳＴ１３において補正対象パターンが生成される様子を表わしている。図１０に示すように、境界領域パターン４１Ｃとゲートパターン４２とに対して論理積演算を施すことにより、補正対象パターン４３Ａを得る。
【００６３】
図１１（ａ）及び図１１（ｂ）は補助パターン生成工程ＳＴ１４において補助パターンが生成される様子を表わしている。まず、図１１（ａ）に示すように、補正対象パターン４３Ａの周囲を、例えば値が０．００５μｍ〜０．０２μｍ程度の第３の所定量Ｆ分だけ拡大した補正対象拡大パターン４３Ｂを生成する。
【００６４】
次に、図１１（ｂ）に示すように、補正対象拡大パターン４３Ｂと境界領域パターン４１Ｃとに論理積演算を施して、ゲート補助パターン４３Ｃを得る。
【００６５】
図１２（ａ）及び図１２（ｂ）は補正パターン合成工程ＳＴ１５において補正パターンが生成される様子を表わしている。まず、図１２（ａ）に示すように、ゲートパターン４２から境界領域パターン４１Ｃを減算する論理減算を行なって、非補正ゲートパターン４２ａを生成する。これにより、補正パターンの合成領域が確保される。
【００６６】
次に、図１２（ｂ）に示すように、非補正ゲートパターン４２ａとゲート補助パターン４３Ｃとに対して論理和演算を行なってこれらを合成することにより、補正パターンを生成する。
【００６７】
図１３は本実施形態に係るマスクパタ−ン補正方法により作成された補正パターンを持つフォトマスクにおける１つのトランジスタの図形パターンを表わしている。図１３に示すように、方形状を有するトランジスタの拡散領域パターン２１と、該拡散領域パターン２１を囲む素子分離パターン２２とからなる第１のマスクパターンと、拡散領域パターン２１上における一辺と該一辺と対向する他辺とをまたぐように形成され、拡散領域パターン２１及び素子分離パターン２２の境界部分上にゲート補助パターン２３が付加されたゲートパターン２４からなる第２のマスクパターンとを併せた図形を示している。
【００６８】
ここで、ゲートパターン２４のゲート長をＬ１とし、ゲート補助パターンのゲート長をＬ３とする。また、拡散領域パターン２１のゲート長方向におけるゲートパターン２４の一辺と該一辺と対向する素子分離パターン２２との寸法をＦ２とし、拡散領域パターン２１のゲート幅方向の寸法となるトランジスタ幅をＷ１とする。
【００６９】
第２の実施形態によると、入力されたマスクパターンからトランジスタのゲートパターン及び拡散領域パターンを抽出し、抽出したゲートパターンと拡散領域パターンの周縁部との重なり部分にのみ、すなわち、素子分離領域の段差部分からの反射光の影響を受けやすい部分にのみ補正を行なうため、データ処理量を抑制できるので、チップ面積を大きく増大させることなく、有効な補正パターンを効率良く生成することができる。
【００７０】
図１４は本実施形態に係るフォトマスクを用いて形成された半導体装置の断面構成であって、図１３のＸIV−ＸIV線と対応する位置の断面構成を示している。図１４に示すように、シリコンからなる半導体基板３０上には、ＬＯＣＯＳ膜等からなる素子分離領域３２により囲まれてなる拡散領域３１が形成され、該拡散領域３１上には、設計パターンのゲート長とほぼ同等のゲート長Ｌ２を持つゲート３３が形成されている。
【００７１】
このように、本実施形態においても、互いに対向するゲートパターン２４の側辺と素子分離パターン２２との間の距離Ｆ２と、トランジスタ幅Ｗ１及びゲート補助パターン２３のゲート長Ｌ３とを最適化することにより、所望のゲート長とほぼ同等のゲート長Ｌ２を持つゲート３３を形成することができる。
【００７２】
なお、本実施形態においては、すべてのトランジスタに対して補正を行なっているが、トランジスタ幅Ｗ１に対して上限を設けることにより、補正対象パターンを制限してもよい。
【００７３】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００７４】
図１５は本発明の第３の実施形態に係るマスクパタ−ン補正方法の概略フローを示している。本実施形態においても、設計対象である半導体集積回路装置におけるレイアウト設計されたマスクパターン（設計パターン）は、コンピュータ処理が可能な数値データとして変換されているとする。
【００７５】
図１５に示すように、まず、パターン入力工程ＳＴ２１において、データ処理装置にマスクパターンとなるパターンデータを入力する。
【００７６】
次に、ＰＳパターン及び拡散領域パターン抽出工程ＳＴ２２において、入力されたマスクパターンから、電解効果トランジスタのＰＳパターン及び活性領域パターンを検索して、活性領域からＰＳパターンとの重なり部分を持たない拡散領域パターンを抽出する。ここでは、ＰＳパターンはゲート及びゲート用配線をさす。
【００７７】
次に、補正対象パターン選別工程ＳＴ２３において、抽出された拡散領域パターンのゲート長方向側の端部とＰＳパターンとの距離、又は拡散領域パターンのゲート幅方向側の端部とＰＳパターンとの間の距離を測定し、測定された距離が所定値以下の場合に該拡散領域パターンをパターン補正の対象として選別する。
【００７８】
次に、補助パターン生成工程ＳＴ２４において、選別された拡散領域パターンに対して、露光後のＰＳパターンにおけるゲート領域の形状が設計パターンとほぼ同等となるように補助パターンを生成する。
【００７９】
次に、補正パターン合成工程ＳＴ２５において、生成された補助パターンと入力された設計パターンとを合成し、次の補正パターン出力工程ＳＴ２６において、補正露光用のマスクパターン（補正パターン）として出力する。
【００８０】
以下、本実施形態に係るトランジスタのゲートパターンの補正方法について具体例を挙げて説明する。
【００８１】
図１６はゲート及び拡散領域パターン抽出工程ＳＴ２２において抽出されたトランジスタの拡散領域パターン及びＰＳパターンを示している。図１６に示すように、入力されたマスクパターンデータのなかから、トランジスタの活性領域パターン５１ＡとＰＳパターン５２とを検索する。続いて、活性領域パターン５１ＡにおけるＰＳパターン５２と重ならないソース又はドレインからなる拡散領域パターン５１Ｂを抽出する。
【００８２】
図１７（ａ）〜図１７（ｄ）、図１８（ａ）〜図１８（ｄ）及び図１９（ａ）〜図１９（ｃ）は補正対象パターン選別工程において、抽出された拡散領域パターンが補正対象部分を含むか否かを判定し、補正対象部分を含む場合には補正対象候補として選別する様子を表わしている。まず、図１７（ａ）に示すように、抽出された拡散領域５１Ｂに対して、Ｘ方向の側端部に第１の所定量Ｇ分の拡大処理を行なうことにより、第１のエッジパターン５１ａを生成する。同様に、拡散領域５１ＢのＹ方向の側端部にも第１の所定量Ｇ分の拡大処理を行なうことにより、第２のエッジパターン５１ｂを生成する。ここで、第１の所定量Ｇは、次工程において第１及び第２のエッジパターン５１ａ、５１ｂに対する演算処理を行なえる程度の量であればよく、例えば、０．０１μｍ〜０．００１μｍ程度でよい。
【００８３】
次に、図１７（ｃ）に示すように、ＰＳパターン５２と第１のエッジパターン５１ａとの論理和演算により第１の合成パターン５３Ａを生成する。同様に、図１７（ｄ）に示すように、ＰＳパターン５２と第２のエッジパターン５１ｂとの論理和演算により第２の合成パターン５３Ｂを生成する。
【００８４】
次に、図１８（ａ）に示すように、第１の合成パターン５３Ａに含まれる第１のエッジパターン５１ａ等の各パターンの周囲に対して第２の所定量Ｈ／２分の拡大処理を行なって第１の拡大合成パターン５４Ａを生成する。同様に、図１８（ｂ）に示すように、第２の合成パターン５３Ｂに含まれる第２のエッジパターン５１ｂ等の各パターンの周囲に対して第２の所定量Ｈ／２分の拡大処理を行なって第２の拡大合成パターン５４Ｂを生成する。ここで、第２の所定量Ｈ／２は、例えば、０．５μｍ〜０．８μｍ程度としている。
【００８５】
次に、図１８（ｃ）に示すように、第１の拡大合成パターン５４Ａの周縁部に対して第２の所定量Ｈ／２分の縮小処理を行なうことにより、第１の合成パターン５３Ａに第１の補正対象候補パターン５４ａを生成する。同様に、図１８（ｄ）に示すように、第２の拡大合成パターン５４Ｂの周縁部に対して第２の所定量Ｈ／２分の縮小処理を行なうことにより、第２の合成パターン５４Ａに第２の補正対象候補パターン５４ｂを生成する。
【００８６】
次に、図１９（ａ）に示すように、図１８（ｃ）に示すパターンに対して第１の合成パターン５３Ａの論理減算を施すことにより、第１の補正対象候補パターン５４ａのみのデータを抽出する。同様に、図１９（ｂ）に示すように、図１８（ｄ）に示すパターンに対して第２の合成パターン５３Ｂの論理減算を施すことにより、第２の補正対象候補パターン５４ｂのみのデータを抽出する。このように、拡散領域のエッジパターンとＰＳパターンとが対向する部分の間隔が所定量Ｈ以下となる場合にのみ、補正対象候補パターンが生成される。
【００８７】
次に、図１９（ｃ）に示すように、第１の補正対象候補パターン５４ａ及び第２の補正対象候補パターン５４ｂから補正対象パターンを生成する。具体的には、第１及び第２の補正対象候補パターン５４ａ、５４ｂに対して拡散領域パターン５１Ａとの論理積演算を行なって拡散領域パターン５１Ａに含まれる領域のみを抽出することにより、第１の補正対象候補パターン５４ａから補正対象パターン５４ｃを得る。一方、第２の補正対象候補パターン５４ｂは散領域パターン５１Ａに含まれないため消滅する。
【００８８】
図２０（ａ）〜図２０（ｄ）は補助パターン生成工程ＳＴ２４において、補正対象パターンに基づいて補助パターンが生成される様子を表わしている。
【００８９】
まず、図２０（ａ）に示すように、図１６に示す設計パターンと補正対象パターン５４ｃとの論理和演算を行なった後、補正対象パターン５４ｃの周囲に対して、０．００５μｍ〜０．０２μｍ程度の第３の所定領域Ｉ分の拡大処理を施すことにより、第１の補正対象拡大パターン５４ｄを生成する。続いて、図２０（ｂ）に示すように、ＰＳパターン５２の周囲に対して第３の所定領域Ｉ分の拡大処理を施すことにより、第２の補正対象拡大パターン５２ａを生成する。
【００９０】
次に、図２０（ｃ）に示すように、ＰＳパターン５２と第１の補正対象拡大パターン５４ｄとの論理積演算を行なうことにより、ＰＳパターン５２におけるゲート部分の側部に第１の補助パターン５４ｅを生成する。同様に、図２０（ｄ）に示すように、第２の補正対象拡大パターン５２ａと補正対象パターン５４ｃとの論理積演算を行なうことにより、拡散領域パターン５１ＢにおけるＰＳパターン５２のゲート部分と隣接する側部に第２の補助パターン５４ｆを生成する。このとき、第１の補助パターン５４ｅ及び第２の補助パターン５４ｆのゲート長方向の幅は第３の所定量Ｉにより決定される。
【００９１】
次に、補正パターン合成工程ＳＴ２５において、第１の補助パターン５４ｅは、設計パターンであるＰＳパターン５２との間で論理減算による合成を行なうことにより補正露光用データを生成する。一方、第２の補助パターン５４ｆは、ＰＳパターン５２との間で論理和演算による合成を行なうことにより補正露光用データを生成する。
【００９２】
このように、第３の実施形態によると、互いに対向するＰＳパターン５２の側面と拡散領域パターン５１Ｂの側端部との間の距離が所定量Ｈ以下の場合にのみその拡散領域パターン５１Ｂに補正対象パターン５４ｃを生成するため、素子分離領域の段差部分からの反射光の影響を受けやすいＰＳパターンにおけるゲート領域に対してのみ補正を行なうので、補正パターンの作成に要する工数の増加を抑制できると共に、チップ面積の増加をも抑制できる。
【００９３】
【発明の効果】
本発明に係る第１のマスクパタ−ン補正方法によると、設計パターンからトランジスタのゲートパターンを抽出し、抽出したゲートパターンが所定寸法以下の場合に補正対象パターンとするため、素子分離領域の段差部分からの反射光の影響を受けやすい比較的ゲート幅が小さいゲートパターンに対してのみ補正を行なうので、パターンデータの処理量を抑制できる。その結果、有効な補正パターンを効率良く迅速に生成できると共に補正によるチップ面積の増大をも抑制できる。
【００９４】
本発明に係る第２のマスクパタ−ン補正方法によると、設計パターンから拡散領域及び素子分離領域の境界部分とトランジスタのゲートパターンとの重なり部分を生成して補正対象パターンとするため、ゲートパターンにおける素子分離領域の段差部分からの反射光の影響を受けやすい領域に対してのみ補正を行なうので、有効な補正パターンを効率良く迅速に生成できると共に補正によるチップ面積の増大をも抑制できる。
【００９５】
本発明に係る第３のマスクパタ−ン補正方法によると、設計パターンからトランジスタのゲートパターン及び拡散領域を抽出し、抽出したゲートパターンと拡散領域の端部との距離が所定値以下の場合に、抽出した拡散領域パターンを補正対象パターンとするため、拡散領域と素子分離領域との境界からなる段差部分に起因したゲート寸法の変形の防止に有効な補正パターンを効率良く迅速に生成できると共に補正によるチップ面積の増大をも抑制できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るマスクパタ−ン補正方法を示す概略フロー図である。
【図２】（ａ）は本発明の第１の実施形態に係るマスクパタ−ン補正方法のパターン入力工程におけるマスクパターンを示す平面図である。（ｂ）は本発明の第１の実施形態に係るマスクパタ−ン補正方法のゲートパターン抽出工程におけるマスクパターンを示す平面図である。
【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に係るマスクパタ−ン補正方法のゲートパターン選別工程における図形パターンを示す平面図である。
【図４】（ａ）及び（ｂ）は本発明の第１の実施形態に係るマスクパタ−ン補正方法の補助パターン生成工程における図形パターンを示す平面図である。
【図５】本発明の第１の実施形態に係るマスクパタ−ン補正方法の補正パターン合成工程における図形パターンを示す平面図である。
【図６】本発明の第１の実施形態に係るマスクパタ−ン補正方法により形成されたフォトマスクのマスクパターンを示す平面図である。
【図７】本発明の第１の実施形態に係るフォトマスクを用いて形成された半導体装置を示し、図６のＶII−ＶII線と対応する位置における構成断面図である。
【図８】本発明の第２の実施形態に係るマスクパタ−ン補正方法を示す概略フロー図である。
【図９】（ａ）〜（ｄ）は本発明の第２の実施形態に係るマスクパタ−ン補正方法の拡散領域境界部分抽出工程における図形パターンを示す平面図である。
【図１０】本発明の第２の実施形態に係るマスクパタ−ン補正方法の補正対象パターン生成工程における図形パターンを示す平面図である。
【図１１】（ａ）及び（ｂ）は本発明の第２の実施形態に係るマスクパタ−ン補正方法の補助パターン生成工程における図形パターンを示す平面図である。
【図１２】（ａ）及び（ｂ）は本発明の第２の実施形態に係るマスクパタ−ン補正方法の補正パターン合成工程における図形パターンを示す平面図である。
【図１３】本発明の第２の実施形態に係るマスクパタ−ン補正方法により形成されたフォトマスクのマスクパターンを示す平面図である。
【図１４】本発明の第２の実施形態に係るフォトマスクを用いて形成された半導体装置を示し、図１３のＸIV−ＸIV線と対応する位置における構成断面図である。
【図１５】本発明の第３の実施形態に係るマスクパタ−ン補正方法を示す概略フロー図である。
【図１６】本発明の第３の実施形態に係るマスクパタ−ン補正方法のゲート及び拡散領域パターン抽出工程における図形パターンを示す平面図である。
【図１７】（ａ）〜（ｄ）は本発明の第３の実施形態に係るマスクパタ−ン補正方法の補正対象パターン選別工程における図形パターンを示す平面図である。
【図１８】（ａ）〜（ｄ）は本発明の第３の実施形態に係るマスクパタ−ン補正方法の補正対象パターン選別工程における図形パターンを示す平面図である。
【図１９】（ａ）〜（ｃ）は本発明の第３の実施形態に係るマスクパタ−ン補正方法の補正対象パターン選別工程における図形パターンを示す平面図である。
【図２０】（ａ）〜（ｄ）は本発明の第３の実施形態に係るマスクパタ−ン補正方法の補助パターン生成工程における図形パターンを示す平面図である。
【図２１】従来のフォトマスクのマスクパターンを示す平面図である。
【図２２】従来のマスクパターンに補正を施さない製造方法により得られた半導体装置を示し、（ａ）は図２１のXXIIａ−XXIIａ線と対応する位置における構成断面図であり、（ｂ）は図２１のXXIIｂ−XXIIｂ線と対応する位置における構成断面図である。
【図２３】従来のマスクパターンに補正を施した製造方法により得られた半導体装置を示す構成断面図である。
【符号の説明】
１１Ａ    第１の拡散領域パターン
１１Ｂ    第１の拡大パターン
１２Ａ    第２の拡散領域パターン
１２Ｂ    第２の拡大パターン
１３      第１のＰＳパターン
１３ａ    第１のゲートパターン
１３ｂ    第１の縮小パターン
１４      第２のＰＳパターン
１４ａ    第２のゲートパターン
１４ｂ    第３のゲートパターン
１４ｃ    第２の縮小パターン
１４ｄ    第２のゲート拡大パターン
１４ｅ    第２のゲート補助パターン
１５      第３のＰＳパターン
１５ａ    第４のゲートパターン
１５ｂ    第４のゲート拡大パターン
１５ｃ    第４のゲート補助パターン
２１      拡散領域パターン
２２      素子分離パターン
２３      ゲート補助パターン
２４      ゲートパターン
３０      半導体基板
３１      拡散領域
３２      素子分離領域
３３      ゲート
４１      拡散領域パターン
４１Ａ    拡大領域パターン
４１Ｂ    縮小領域パターン
４１Ｃ    境界領域パターン
４２      ゲートパターン
４２ａ    非補正ゲートパターン
４３Ａ    補正対象パターン
４３Ｂ    補正対象拡大パターン
４３Ｃ    ゲート補助パターン
５１Ａ    活性領域パターン
５１Ｂ    拡散領域パターン
５１ａ    第１のエッジパターン
５１ｂ    第２のエッジパターン
５２      ＰＳパターン
５２ａ    第２の補正対象拡大パターン
５３Ａ    第１の合成パターン
５３Ｂ    第２の合成パターン
５４Ａ    第１の拡大合成パターン
５４Ｂ    第２の拡大合成パターン
５４ａ    第１の補正対象候補パターン
５４ｂ    第２の補正対象候補パターン
５４ｃ    補正対象パターン
５４ｄ    第１の補正対象拡大パターン
５４ｅ    第１の補助パターン
５４ｆ    第２の補助パターン
【図１】
0004163829.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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