(57)【特許請求の範囲】
【請求項１】
原画をイメージスキャナにより走査して読み取った画像データを、複数の画像圧縮処理回路により圧縮し、圧縮された画像データを前記画像圧縮処理回路ごとに対応させて設定されたメモリ領域に格納する処理を含んでなる画像圧縮処理方法において、
前記画像圧縮処理回路の個数を偶数とし、前記画像データを主走査ラインごとに前記画像圧縮処理回路の個数の２倍以上のデータ領域に分割し、該各データ領域の画像データを前記複数の画像圧縮処理回路に順に割付けて画像データの圧縮を行うことを特徴とする画像圧縮処理方法。
【請求項２】
請求項１に記載の画像圧縮処理方法において、
前記画像圧縮処理回路の個数を、奇数の主走査ラインと偶数の主走査ラインに対応させてそれぞれ偶数個としたことを特徴とする請求項１に記載の画像圧縮処理方法。
【請求項３】
画像データの圧縮処理を行う複数の画像圧縮処理回路と、該手段により圧縮された画像データがそれぞれ格納されるメモリ領域を有するメモリと、原画をイメージスキャナにより走査して読み取られる画像データを分割して前記複数の画像圧縮処理回路に分配する画像データ分配手段とを備えてなる画像圧縮処理装置において、
前記画像圧縮処理回路は、偶数個設けられ、
前記画像データ分配手段は、前記画像データを主走査ラインごとに前記画像圧縮処理回路の個数の２倍以上のデータ領域に分割し、該各データ領域の画像データを前記複数の画像圧縮処理回路に順に分配することを特徴とする画像圧縮処理装置。
【請求項４】
請求項３に記載の画像圧縮処理装置において、
前記画像圧縮処理回路は、奇数の主走査ラインと偶数の主走査ラインに対応させてそれぞれ偶数個設けられてなることを特徴とする画像圧縮処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像圧縮処理方法及び装置に関する。
【０００２】
【従来の技術】
複写機などの画像処理装置においては、イメージスキャナにより読み取った画像データを圧縮してメモリに一旦格納し、必要に応じて格納した画像データを読み出して元の画像データに伸長し、これに基づいて複写出力することが行われている。そして、経済性を考慮し、かつ画像圧縮を高速に行わせるため、比較的広く用いられている圧縮チップ（例えば、ファクシミリ用のものなど）を複数用い、画像データを分割してそれら複数の圧縮チップに分配して並列的に処理させることにより、処理時間を短縮することが行われている。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来の画像データの分割方法は、原画像をイメージリーダ（イメージスキャナ）で読み取って得られる画像データを、イメージリーダの延在方向（以下、主走査ライン方向という）を圧縮チップの数に合わせて分割する方法であることから、原画像の大きさ（例えば、Ａ0、Ａ1、Ａ2、Ａ3などのサイズ）が変化すると、圧縮された画像データが格納されるメモリの利用率が低下するという問題がある。
【０００４】
つまり、例えば、Ａ0を対象に４つの圧縮チップを用いて画像圧縮処理装置を製作した場合、４つの圧縮チップに合わせて主走査ラインを４つのデータ領域に分割し、各データ領域に圧縮チップを１つずつ割り当てて画像圧縮を行わせることになる。このような画像圧縮処理装置によりＡ3の原画を処理しようとすると、主走査ラインに対応する画像データの長さが短くなるので、例えば２つの圧縮チップは動作しないことになる。そして、それら動作しない圧縮チップに割り当てられているメモリ領域には画像データが格納されないため、メモリの利用率が悪くなるのである。
【０００５】
ところで、メモリ領域を圧縮チップに固定的に割り当てないで、適宜任意のメモリ領域に画像データを格納するようにできればメモリ利用率を向上できる。しかし、複数の圧縮チップは相互に独立に動作しているため、メモリ領域を変動制御することは困難である。
【０００６】
そこで、本発明は、原画の大きさが変化することによって主走査方向の画像データの長さが変動しても、圧縮画像データを格納するメモリの利用率を高くできる画像圧縮処理方法及び装置を提供することを課題とする。
【０００７】
【課題を解決するための手段】
上記課題は、画像圧縮処理回路の個数を偶数とし、画像データを主走査ラインごとに画像圧縮処理回路の個数の２倍以上のデータ領域に分割し、各データ領域の画像データを複数の画像圧縮処理回路（圧縮チップ）に順に割付けて画像データの圧縮を行うことにより解決できる。すなわち、例えば、１つの主走査ラインの画像データをバイト単位で分割し、奇数バイト（８ビット）と偶数バイトごとに２つの圧縮チップに分割して処理させることができる。これによれば、主走査ラインのデータ長が変化しても、バイト単位で圧縮処理を分配しているから、２つの圧縮チップの負荷は略均一になり、これに応じてメモリの利用率にも偏りがなくなる。なお、バイト単位に分割することに限定されるものではないが、できるだけ分割データ領域の数を多くすることにより、種々なサイズの原画に対してもメモリの利用率を高く維持できる。
【０００８】
さらに、複数の主走査ラインに対してそれぞれ異なる偶数ｎ（ｎ≦ｍ／２）個の圧縮チップを割付けて画像データの圧縮を行うことが好ましい。すなわち、例えば、１つの主走査ラインの画像データをバイト単位に分割し、奇数バイト（８ビット）と偶数バイトごとに第１の圧縮チップと第２の圧縮チップに分割して処理させるとともに、奇数と偶数の主走査ラインごとに、第１と第２の圧縮チップの組と第３と第４の圧縮チップの組に分割して処理させることにより、メモリの利用率を高く維持しつつ、圧縮処理を高速に行わせることができる。
【０００９】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。図１は、本発明に係る画像圧縮処理方法を適用してなる画像圧縮処理装置の一実施形態を示すブロック構成図である。図において、イメージスキャナにより読み取られた画像データは分配回路１に入力されて分割処理され、４つの圧縮チップ２ａ〜２ｄに分配される。画像データの分配回路１は、入力される画像データを一時蓄積して、主走査ラインの奇数ラインと偶数ラインとに分けるライン分配回路１１と、このライン分配回路１１により分けられた奇数ラインの画像データを一旦蓄積して、奇数バイトと偶数バイトに分ける奇数ラインのバイト分配回路１２と偶数ラインのバイト分配回路１３と、これらのバイト分配回路１２，１３により分けられた奇数バイトと偶数バイトの画像データを蓄積するバッファ１４ａ〜１４ｄとを含んで構成されている。各バッファ１４ａ〜ｄに対して圧縮チップ２ａ〜２ｄが設けられ、圧縮チップ２ａ〜２ｄはバッファ１４ａ〜ｄから画像データを順次取り込んで周知の画像圧縮処理を施し、圧縮画像データをそれぞれ対応させて定められたメモリバンク３ａ〜３ｄに格納する。また、圧縮チップ２ａ〜２ｄは、必要に応じて、メモリバンク３ａ〜３ｄに格納されている隣接領域の圧縮画像データを用いて画像圧縮処理する。
【００１０】
このように構成されることから、図２に示すように、例えば、Ａ0サイズに対応した長さを有するイメージスキャナ２１から入力される画像データのうち、奇数ラインの画像データはバイトごとに交互に圧縮チップ２ａと２ｂに取り込まれて圧縮処理される。同様に、偶数ラインの画像データも、バイトごとに交互に圧縮チップ２ｃと２ｄに取り込まれて圧縮処理される。そして、圧縮処理された画像データは、それぞれ対応するメモリバンク３ａ〜３ｄに格納される。
【００１１】
ここで、原画のサイズがＡ0サイズよりも小さい場合は、イメージスキャナ２１から出力される主走査ラインに対応する画像データの長さは短くなるが、１主走査ラインの画像データをバイト単位で分割し、奇数バイト（８ビット）と偶数バイトごとに圧縮チップ２ａと２ｂ（又は、２ｃと２ｄ）に分割して処理しているから、主走査ラインのデータ長が変化しても、圧縮チップ２ａと２ｂ（又は、２ｃと２ｄ）の処理負荷は略均一になり、これに応じてメモリの利用率にも偏りがなくなり、メモリバンク３ａ〜３ｄのメモリ容量を有効に利用できることになる。
【００１２】
これに対し、図３に示すように、例えば４つの圧縮チップａ〜ｄに対応させて、主走査ラインに沿って画像データを４分割して圧縮処理する従来の方法によれば、Ａ3サイズの場合は２つの圧縮チップｃ，ｄが動作しないため、これに対応したメモリバンクも利用されなくなる。その結果、Ａ0サイズに対応したメモリ容量を有していながら、Ａ3サイズの場合にはそのメモリ容量を利用することができないという問題があったのである。
【００１３】
なお、本発明は上記実施形態に示したようなバイト単位に分割することに限定されるものではない。要は、画像データを主走査ラインに沿って偶数ｍ（ｍ≧４）のデータ領域に分割し、そのデータ領域に対して偶数ｎ（ｎ≦ｍ／２）個の圧縮チップを交互に割付けて画像データの圧縮を行うようにすればよい。そして、分割データ領域の数ｍを多くすることにより、種々なサイズの原画に対してもメモリの利用率を高く維持できる。
【００１４】
【発明の効果】
以上説明したように、本発明によれば、主走査方向の画像データの長さが変動しても、圧縮画像データを格納するメモリの利用率を高くできる。
【図面の簡単な説明】
【図１】本発明の画像圧縮処理方法を適用してなる一実施形態の画像圧縮処理装置のブロック構成図である。
【図２】図１の画像圧縮処理装置の動作を説明するための図である。
【図３】本発明の効果を説明するために、従来の画像圧縮処理装置の動作を説明する図である。
【符号の説明】
１  分配回路
２ａ、２ｂ、２ｃ、２ｄ  圧縮チップ
３ａ、３ｂ、３ｃ、３ｄ  メモリバンク
１１  ライン分配回路
１２、１３  バイト分配回路
１４ａ、１４ｂ、１４ｃ、１４ｄ  バッファ
【図１】
0004126466.tif 000002
【図２】
0004126466.tif 000003
【図３】
0004126466.tif 000004