(57)【特許請求の範囲】
【請求項１】
デバイステストの結果として得られた不良メモリの情報であるフェイルデータを、複数のメモリユニットにインタリーブ方式で記憶するフェイルメモリ回路において、
前記フェイルデータが記憶されているアドレスを発生するアドレス発生回路と、
前記アドレス回路が発生したアドレスを予め決められた一定時間だけ遅延させるパイプライン回路と、
前記予め定められた一定時間よりも短い時間間隔で、前記アドレス発生回路の出力及び前記パイプライン回路の出力を第１のアドレス及び第２のアドレスとしてそれぞれ交互に選択するセレクタと、
複数の前記メモリユニットから構成され、前記セレクタで前記第１のアドレスが選択された場合に複数の前記メモリユニットの当該第１のアドレスに記憶されている前記フェイルデータを出力し、前記セレクタで前記第２のアドレスが選択された場合に所定のデータを複数の前記メモリユニットの当該第２のアドレスに書き込むメモリアレイと、
前記セレクタによる前記第１のアドレスの選択によって前記メモリアレイから出力される複数の前記フェイルデータのＯＲ処理を行い、当該ＯＲ処理により得られたデータを前記所定のデータとして前記メモリアレイに出力するＯＲ回路と
を備えることを特徴とするフェイルメモリ回路。
【請求項２】
デバイステストの結果として得られた不良メモリの情報であるフェイルデータを、複数のメモリユニットにインタリーブ方式で記憶するフェイルメモリ回路のインタリーブコピー方法において、
前記フェイルデータが記憶されているアドレスを発生して、前記複数のメモリユニットへ第１のアドレスとして供給すると共に、該アドレスを一定時間遅延させて前記複数のメモリユニットへ第２のアドレスとして供給し、
複数の前記メモリユニットから前記第１のアドレスに基づいて読み出された複数の前記フェイルデータのＯＲ処理を行い、当該ＯＲ処理により得られたデータを前記第２のアドレスに基づいて前記メモリユニットに書き込むことを特徴とするフェイルメモリ回路のインタリーブコピー方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリデバイスの試験装置において、その不良情報（フェイルデータ）を記憶させておくフェイルメモリ回路及びフェイルメモリ回路のインタリーブコピー方法に関するものである。
【０００２】
【従来の技術】
近年のメモリデバイスは、その汎用機器の高性能化に伴い、大容量化・高速化が進んでいる。デバイステストによるデバイスの不良情報（フェイルデータ）を解析する為に、メモリテスタ内には不良データを記憶させるフェイルメモリ回路が存在する。図４は、従来のフェイルメモリ回路のブロック図である。
【０００３】
符号６は、被測定デバイスをテストするテスト装置であり、不良が発生している箇所のアドレス及びテストの結果をフェイルデータとしてフェイルメモリ回路１に出力する。７は、テストアドレスＡＤを出力するパターン発生回路である。フェイルメモリ回路１は、テスト装置６から入力されたフェイルデータＦＤをリアルタイムでメモリユニットＡ〜Ｄに記憶する。
【０００４】
ところで、フェイルメモリ回路１は、フェイルデータＦＤの書き込みを高速動作させるために、インタリーブ方式によりフェイルデータＦＤを記憶する。これにより、各メモリユニットは、「テスト周波数／メモリユニット数」の周波数で動作する。
【０００５】
２は、デバイス選択信号発生回路９から入力を受けると、稼動状態となるメモリであり、書き込み信号発生回路８からの入力信号に応じて、リードモード／ライトモードが切り換えられる。
【０００６】
６０は、メモリ２からデータが入力されると、同データをＯＲ回路７０の入力に適合する形式に変換するＤｏｕｔ制御回路である。また、メモリユニットＡ〜Ｄは各々同一構成である。
７０は、メモリユニットＡ〜Ｄの各Ｄｏｕｔ制御回路６０から出力されるデータのＯＲをとるＯＲ回路である。
４は、ＯＲ回路７０からデータが入力されると、同データをメモリアレイ３の入力に適合する形式に変換するデータ制御回路である。
【０００７】
ところで、テストにより得られたフェイルデータを、デバイスの不良解析に必要なデータへ変換するためには、並列処理されたフェイルデータをまとめる処理（インタリーブコピー）が必要となる。このインタリーブコピーの方法について図５を参照して説明する。
尚、図５の（ａ）は、図４のフェイルメモリ回路１を簡略化したものである。
【０００８】
アドレス発生回路１０は、時刻ｔ１に、アドレスａ１を発生させ、出力信号Ａ１としてアドレスａ１を、アドレス制御回路５へ出力する。アドレス制御回路５は、入力されたアドレスａ１を、時刻ｔ３に、出力信号Ａ２として、メモリアレイ３へ出力する。この場合、アドレス発生回路１０は、時刻ｔ１から時ｔ７まで、アドレスａ１を出力し、アドレス制御回路５は、それに伴って、時刻ｔ３から時刻ｔ９まで、アドレスａ１を出力する。
【０００９】
メモリアレイ３は、アドレスａ１が入力されると、時刻ｔ５に、メモリユニットＡ〜Ｄのアドレスａ１に記憶されているフェイルデータｄ１ー１〜ｄ１ー４を、出力信号Ｄ１ー１〜Ｄ１ー４としてＯＲ回路７０へ出力する。
ＯＲ回路７０は、入力されたフェイルデータｄ１−１〜ｄ１−４をＯＲ処理してフェイルデータｄ１とし、同フェイルデータｄ１を、データ制御回路４へ出力する。
【００１０】
データ制御回路４は、時刻ｔ８において、入力されたフェイルデータｄ１を、メモリアレイ３へ出力する。メモリアレイ３は、フェイルデータｄ１が入力されると、メモリユニットＡ〜Ｄのアドレスａ１に、フェイルデータｄ１を上書きする。
この一連の動作により、インタリーブコピーが行われる。
【００１１】
ここで、ＯＲ処理後のフェイルデータを書き込む各メモリユニットＡ〜Ｄのアドレスは、フェイルデータ読み出し時のアドレスと同じものである。そこで、上述した従来回路では、インタリーブコピーをする場合、フェイルデータを読み出す時から、ＯＲ処理後のフェイルデータを各メモリユニットに書き込む時まで（ｔ４からｔ９まで）同一のアドレスを出力し続ける様になっていた。
【００１２】
この結果、従来のものにおいては、リードモードから、ライトモードまでの所要クロック段数をＮ段とした場合、インタリーブコピーに
（レート）×（Ｎ＋２）×（メモリ容量）  ［ｎｓ］
の処理時間が必要であった。
【００１３】
【発明が解決しようとする課題】
上述したように、フェイルメモリ回路において、インタリーブ方式で書き込まれたフェイルデータは、ＯＲ処理を行って１つにまとめて、再度メモリユニットに書き込む必要がある。従来方式では、リードモードからライトモードになるまでの間、同一のアドレスを出力し続けることによりインタリーブコピーを行っていたため、回路のクロック段数に比例した処理時間を必要としていた。
【００１４】
このためメモリデバイスの大容量化、及びフェイルメモリ回路の増大化は、フェイルデータ処理時間増加の原因となっていた。
本発明は、以上のことに鑑みてなされたものであり、インタリーブコピーの処理時間を最小限に抑えるフェイルメモリ回路及びそのインタリーブコピー方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載の発明は、デバイステストの結果として得られた不良メモリの情報であるフェイルデータを、複数のメモリユニットにインタリーブ方式で記憶するフェイルメモリ回路において、前記フェイルデータが記憶されているアドレスを発生するアドレス発生回路と、前記アドレス回路が発生したアドレスを予め決められた一定時間だけ遅延させるパイプライン回路と、前記予め定められた一定時間よりも短い時間間隔で、前記アドレス発生回路の出力及び前記パイプライン回路の出力を第１のアドレス及び第２のアドレスとしてそれぞれ交互に選択するセレクタと、複数の前記メモリユニットから構成され、前記セレクタで前記第１のアドレスが選択された場合に複数の前記メモリユニットの当該第１のアドレスに記憶されている前記フェイルデータを出力し、前記セレクタで前記第２のアドレスが選択された場合に所定のデータを複数の前記メモリユニットの当該第２のアドレスに書き込むメモリアレイと、前記セレクタによる前記第１のアドレスの選択によって前記メモリアレイから出力される複数の前記フェイルデータのＯＲ処理を行い、当該ＯＲ処理により得られたデータを前記所定のデータとして前記メモリアレイに出力するＯＲ回路とを備えることを特徴とするフェイルメモリ回路である。
【００１６】
請求項２に記載の発明は、デバイステストの結果として得られた不良メモリの情報であるフェイルデータを、複数のメモリユニットにインタリーブ方式で記憶するフェイルメモリ回路のインタリーブコピー方法において、前記フェイルデータが記憶されているアドレスを発生して、前記複数のメモリユニットへ第１のアドレスとして供給すると共に、該アドレスを一定時間遅延させて前記複数のメモリユニットへ第２のアドレスとして供給し、複数の前記メモリユニットから前記第１のアドレスに基づいて読み出された複数の前記フェイルデータのＯＲ処理を行い、当該ＯＲ処理により得られたデータを前記第２のアドレスに基づいて前記メモリユニットに書き込むことを特徴とするフェイルメモリ回路のインタリーブコピー方法である。
【００１７】
【発明の実施の形態】
以下、図面を参照し、本発明の一実施形態について説明する。
本実施形態では、インタリーブコピーに用いるアドレスの発生方式として、各メモリユニットから読み出すフェイルデータのアドレスであるリードアドレスと、各メモリユニットに書き込むフェイルデータのアドレスであるライトアドレスとをレート毎に交互に出力する方式で行う。
【００１８】
つまり、リードモードからライトモードまでの間、同一アドレスを与えていた従来方式とは異なり、リードアドレスを１レート分与えるリードモードと、ライトアドレスを１レート分与えるライトモードを繰り返す方式である。
【００１９】
以上のことを、本発明の一実施形態によるフェイルメモリ回路である図１（ａ）及び同フェイルメモリ回路のタイムチャートである図１（ｂ）に沿って説明をする。
図１は、同実施形態によるフェイルメモリ回路の構成を示すブロック図である。この図において、１０は、アドレスを発生させ、第２の論理回路１５に出力するアドレス発生回路である。
【００２０】
論理回路１５は、アドレスが入力されると、すぐに同アドレスを出力し、さらに、一定時間後に再び同アドレスを出力する。ここで、最初にアドレスを出力してから、再びアドレスを出力するまでの時間は、メモリアレイ１６，ＯＲ回路７０及びデータ制御回路８０における処理で必要となる時間と等しく、本実施形態では、この時間は５クロックである。
【００２１】
メモリアレイ１６は、論理回路１５からアドレス（信号Ａ２）が入力されている時に、データ変換回路８０からデータ（信号Ｄ２）が入力されると、メモリユニットの同アドレスに入力されたデータを書き込むライトモードになり、論理回路１５からアドレス（信号Ａ２）が入力されている時に、データ制御回路８０からフェイルデータ（信号Ｄ２）が入力されていないと、メモリユニットＡ〜Ｄから、同アドレスに記憶されているデータを出力するリードモードになる。
【００２２】
ＯＲ回路７０は、メモリアレイ１６の出力信号Ｄ１−１〜Ｄ１−４をＯＲ処理する。
データ制御回路８０は、ＯＲ処理されたデータをメモリアレイ１６に適合する形式に変換し、変換後のデータをメモリアレイ１６へ出力する。
【００２３】
このような構成において、まず、アドレス発生回路１０は、時刻ｔ１に、リードアドレスとしてアドレスａ１を発生させ、出力信号Ａ１としてアドレスａ１を、論理回路１５へ出力する。論理回路１５は、アドレスａ１が入力されると、時刻ｔ３に、出力信号Ａ２としてリードアドレスａ１を、メモリアレイ１６に出力する。
メモリアレイ１６は、アドレスａ１が入力されると、時間ｔ５に、メモリユニットＡ〜Ｄのアドレスａ１に記憶されているフェイルデータｄ１ー１〜ｄ１ー４を出力信号Ｄ１−１〜Ｄ１ー４として、ＯＲ回路７０に出力する。
【００２４】
ＯＲ回路７０は、入力されたフェイルデータｄ１ー１〜ｄ１ー４をＯＲ処理してフェイルデータｄ１とし、同フェイルデータｄ１をデータ制御回路８０に出力する。データ制御回路８０は、入力されたフェイルデータｄ１をメモリアレイ１６の入力に適合する形式に変換し、時刻ｔ８に、出力信号Ｄ２としてフェイルデータｄ１を、メモリアレイ１６へ出力する。
【００２５】
一方、論理回路１５は、時刻ｔ８に、出力信号Ａ２としてライトアドレスとしてアドレスａ１を、再びメモリアレイ１６へ出力する。
従って、メモリアレイ１６は、時刻ｔ８に、フェイルデータｄ１及びライトアドレスａ１が入力されるので、アドレスａ１に、フェイルデータｄ１を上書きする。
尚、時刻ｔ２，ｔ４，・・・において、メモリユニットへの書き込みは行わないので、ライトアドレスはダミーのアドレス（−と表記）とする。
【００２６】
この様に一定時刻毎にリードアドレス、ライトアドレスを発生させ、リードモードとライトモードを交互に行うことにより、インタリーブコピーの処理時間は以下のようになる。
リードモードからライトモードまでの回路の必要段数をＮ段とすると、
（レート）×２×（メモリ容量）＋Ｎ／２  ［ｎｓ］
となる。ここでのＮ／２はダミーのアドレスを出力するサイクルを示す。
【００２７】
以上、リードモードからライトモードまでの回路の必要段数Ｎがインタリーブコピー処理時間に与える影響を従来回路と比べると、従来回路では乗算で、本発明では加算で影響する。よって本発明によりインタリーブコピーの処理時間の短縮が可能となる。
【００２８】
次に、本発明の他の実施形態によるインタリーブコピーの方式を実現する回路構成を図２に、タイムチャートを図３に示す。尚、図２において、図１の各部と同一の部分には、同一の符号が付してある。
【００２９】
２０は、アドレス発生回路１０から入力されたアドレスを必要段数分遅延させるパイプライン回路である。パイプライン回路２０において、遅延させる段数は、メモリアレイ１６にリードアドレスを与えてから、ＯＲ処理されたフェイルデータを書き込むまでの間に必要となるクロック段数である。つまり、アドレス制御回路５０、Ｄｏｕｔ制御回路６０、データ制御回路８０の処理にクロック段数がＸ段必要である場合、パイプライン回路２０は、入力されたデータをＸ段数分シフトさせる。
【００３０】
３０は、入力された選択信号Ｓ１が”Ｌ（ロー）”である場合、アドレス発生回路１０から入力された信号Ａ１０を出力し、入力された選択信号Ｓ１が”Ｈ（ハイ）”である場合、パイプライン回路２０から入力された信号Ａ２０を出力するセレクタである。
【００３１】
選択信号発生回路４０は、１クロック毎に”Ｌ”と”Ｈ”を交互に出力する選択信号Ｓ１を、セレクタ３０へ出力する。アドレス制御回路５０は、入力されたアドレスをメモリ１７の入力に適合する形式に変換し、変換されたアドレスをメモリ１７へ出力する。Ｄｏｕｔ制御回路６０は、入力されたデータをＯＲ回路７０の入力に適合する形式に変換し、変換後のデータをＯＲ回路７０へ出力する。
また、メモリユニットＡ〜Ｄは同一構成である。
【００３２】
次に、以上の構成によるフェイルメモリ回路の動作について説明する。
アドレス発生回路１０は、図３に示す時刻ｔ１に、リードアドレスとしてアドレスａ１を発生させ、出力信号Ａ１０としてパイプライン回路２０及びセレクタ３０へ出力する。セレクタ３０は、時刻ｔ１に、選択信号Ｓ１が”Ｌ”であるので、Ａ（アドレス発生回路１０からの入力）を選択してアドレスａ１を読み込み、アドレス制御回路５０へ出力する。
アドレス制御回路５０は、入力されたアドレスａ１をメモリ１７の入力に適合する形式に変換し、時刻ｔ３に、出力信号Ａ３としてメモリ１７へ出力する。
【００３３】
メモリ１７は、アドレスａ１が入力されると、時刻ｔ５に、メモリユニットＡ〜Ｄのアドレスａ１に記憶されているフェイルデータｄ１ー１〜ｄ１ー４を、Ｄｏｕｔ制御回路６０へ出力する。Ｄｏｕｔ制御回路６０は、フェイルデータｄ１ー１〜ｄ１ー４をＯＲ回路７０の入力に適合する形式に変換し、変換後のフェイルデータｄ１ー１〜ｄ１ー４を出力信号Ｄ１０ー１〜Ｄ１０ー４として、ＯＲ回路７０へ出力する。
【００３４】
ＯＲ回路７０は、入力されたフェイルデータｄ１ー１〜ｄ１ー４をＯＲ処理してフェイルデータｄ１とし、出力信号Ｄ２０として同フェイルデータｄ１を、データ制御回路８０へ出力する。データ制御回路８０は、入力されたフェイルデータをメモリ１７の入力に適合する形式に変換し、時刻ｔ８に、出力信号Ｄ３０として変換後のフェイルデータｄ１を、メモリ１７へ出力する。
【００３５】
一方、パイプライン回路２０は、時刻ｔ６に、ライトアドレスとしてアドレスａ１を、セレクタ３０へ出力する。セレクタ３０は、時刻ｔ６に、選択信号Ｓ１が、”Ｈ”であるので、Ｂ（パイプライン回路２０からの入力）を選択してアドレスａ１を読み込み、アドレス制御回路５０へ出力する。アドレス制御回路５０は、入力されたアドレスａ１をメモリ１７の入力に適合する形式に変換し、時刻ｔ８に、出力信号Ａ３０として変換後のライトアドレスａ１を、メモリ１７へ出力する。
【００３６】
従って、メモリ１７は、時刻ｔ８に、フェイルデータｄ１及びライトアドレスａ１が入力されるので、メモリユニットＡ〜Ｄのアドレスａ１に、フェイルデータｄ１を上書きする。
以上、この発明の実施形態を図面を参照して詳述してきたが、この発明には、上述した実施形態のみならず、この発明の要旨を逸脱しない範囲の設計，変更等も勿論含まれる。
【００３７】
【発明の効果】
以上説明したように、この発明によれば、フェイルメモリ回路の段数が増加した場合でも、インタリーブコピーを最小限の処理時間で行うことができる効果がある。
【図面の簡単な説明】
【図１】  本発明の一実施形態によるフェイルメモリ回路のブロック図である。
【図２】  本発明の他の実施形態によるフェイルメモリ回路のブロック図である。
【図３】  同他の実施形態によるフェイルメモリ回路のタイムチャートである。
【図４】  従来のフェイルメモリ回路のブロック図である。
【図５】  従来のフェイルメモリ回路のブロック図及びタイムチャートである。
【符号の説明】
１０    アドレス発生回路
１５    論理回路
１６    メモリアレイ
１７    メモリ
２０    パイプライン回路
３０    セレクタ
４０    選択信号発生回路
５０    アドレス制御回路
６０    Ｄｏｕｔ制御回路
７０    ＯＲ回路
８０    データ制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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