(57)【特許請求の範囲】
【請求項１】
半導体基板上にｎチャネル型ＭＯＳトランジスタとｐチャネル型ＭＯＳトランジスタを形成する半導体装置の製造方法において、
前記ｎチャネル型ＭＯＳトランジスタが形成されるｎＭＯＳ形成領域および前記ｐチャネル型ＭＯＳトランジスタが形成されるｐＭＯＳ形成領域のゲートの側壁に第１のスペーサを形成する工程と、
前記第１のスペーサをマスクにした不純物の注入後に、第１の活性化アニールを行って前記ｎＭＯＳ形成領域のソースおよびドレインとなる領域に第１の不純物拡散領域を形成し、前記ｐＭＯＳ形成領域のソースおよびドレインとなる領域に第２の不純物拡散領域を形成する工程と、
前記第１の活性化アニール後、前記ゲートの側壁に形成された前記第１のスペーサを除去する工程と、
前記第１のスペーサが除去された前記半導体基板全面に酸化膜を堆積し、前記ゲートの側壁および前記ゲートの直下に形成されたゲート絶縁膜の側壁に前記第１のスペーサより薄い第２のスペーサを形成する工程と、
前記第２のスペーサの形成後、前記ｎＭＯＳ形成領域にヒ素またはアンチモンを注入して、第２の活性化アニールを行い、前記第１の不純物拡散領域より浅い第３の不純物拡散領域を形成する工程と、
前記第２の活性化アニール後、前記ｐＭＯＳ形成領域にホウ素を注入して、第３の活性化アニールを行い、前記第２の不純物拡散領域より浅い第４の不純物拡散領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ｐＭＯＳ形成領域にホウ素を注入する際には、前記ｐＭＯＳ形成領域の前記第２のスペーサを除去した後、前記ホウ素を注入することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ｐＭＯＳ形成領域にホウ素を注入する際には、前記ｐＭＯＳ形成領域の前記第２のスペーサを薄くした後、前記ホウ素を注入することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
半導体基板上にｎチャネル型ＭＯＳトランジスタとｐチャネル型ＭＯＳトランジスタを形成する半導体装置の製造方法において、
前記ｎチャネル型ＭＯＳトランジスタが形成されるｎＭＯＳ形成領域および前記ｐチャネル型ＭＯＳトランジスタが形成されるｐＭＯＳ形成領域のゲートの側壁に第１のスペーサを形成する工程と、
前記第１のスペーサをマスクにして前記ｎＭＯＳ形成領域のソースおよびドレインとなる領域と前記ｐＭＯＳ形成領域のソースおよびドレインとなる領域とにそれぞれ第１の不純物拡散領域および第２の不純物拡散領域を形成するための不純物を注入する工程と、
その注入後、前記ゲートの側壁に形成された前記第１のスペーサを除去する工程と、
前記第１のスペーサが除去された前記半導体基板全面に酸化膜を堆積し、前記ゲートの側壁および前記ゲートの直下に形成されたゲート絶縁膜の側壁に前記第１のスペーサより薄い第２のスペーサを形成する工程と、
前記第２のスペーサの形成後、前記ｎＭＯＳ形成領域にヒ素またはアンチモンを注入して、第１の活性化アニールを行い、前記第１の不純物拡散領域および前記第２の不純物拡散領域と、前記第１の不純物拡散領域より浅い第３の不純物拡散領域とを形成する工程と、
前記第１の活性化アニール後、前記ｐＭＯＳ形成領域にホウ素を注入して、第２の活性化アニールを行い、前記第２の不純物拡散領域より浅い第４の不純物拡散領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特にｎチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタとｐチャネル型ＭＯＳトランジスタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来のＣＭＯＳ（Complementary Metal Oxide Semiconductor）製造プロセスでは、ソースドレインエクステンション（以下「エクステンション」という）およびソース／ドレイン／ゲートの活性化を、１回の活性化アニールで行っていた。このアニールでは、主に、エクステンションの横方向の広がり、不純物の活性化率およびゲートの空乏化という３つの特性が変化する。
【０００３】
トランジスタ性能の向上のためには、エクステンションの横方向の広がりについては、活性化アニールによって与えられるサーマルバジェットを少なくした方が良い。一方、不純物の活性化およびゲートの空乏化についてはサーマルバジェットを多くしたほうが良い。そのため、トランジスタの性能は、アニール条件で大きく変化し、これら３つの特性のトレードオフを考慮して、アニール条件を設定しなければならなかった。
【０００４】
近年では、このような課題に対し、特開平６−６９４３９号公報などで提案されている、ディスポーザルサイドウォール（Disposal Sidewall，ＤＳＷ）プロセスの利用が検討されている。
【０００５】
このＤＳＷプロセスでは、ゲート加工後に、エクステンションを注入せずにサイドウォールを形成した後、不純物を注入して活性化アニールを行い、最初に深いソースおよびドレインを形成する。そして、そのサイドウォールを取り除いた後、不純物を注入して再度活性化アニールを行い、エクステンションを形成する。これにより、ソース／ドレイン／ゲートとエクステンションとは、独立して、注入条件およびアニール条件を設定することができる。
【０００６】
【発明が解決しようとする課題】
しかし、近年におけるデバイスの更なる微細化の要求に対しては、従来のＤＳＷプロセスであっても、充分に対応することが困難になってきている。
【０００７】
一般に、ＣＭＯＳのエクステンション注入は、ｎチャネル型ＭＯＳトランジスタ（以下「ｎＭＯＳ」という）についてはヒ素（Ａｓ）が、ｐチャネル型ＭＯＳトランジスタ（以下「ｐＭＯＳ」という）についてはホウ素（Ｂ）が、それぞれ用いられる。ここで、トランジスタの微細化には、エクステンションの横方向プロファイルのシャープさ（abruptness）を、最適に設計し、制御することが特に重要となる。この場合、ヒ素は、活性化アニールで与えられるサーマルバジェットを多くした方が、その不純物プロファイルがより急峻になるという特性を持っている。一方、ホウ素は、サーマルバジェットを抑えた方が、その不純物プロファイルがより急峻になるという特性を持っている。
【０００８】
ＤＳＷプロセスも含めた従来の技術では、前述したように、エクステンションの活性化アニールを、深いソース／ドレインの活性化と兼ねていたり、ｎＭＯＳとｐＭＯＳのエクステンションの活性化を同時に行っていたりする。そのため、例えば、サーマルバジェットが、ヒ素については不足し、ホウ素については過剰になる、といったように、ｎＭＯＳ、ｐＭＯＳのそれぞれのエクステンションに最適な不純物プロファイルを得ることは非常に困難であった。
【０００９】
本発明はこのような点に鑑みてなされたものであり、ＣＭＯＳを構成するｎＭＯＳおよびｐＭＯＳがそれぞれ最適設計された高いデバイス性能を有する半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示すフローで実現可能な半導体装置の製造方法が提供される。本発明の半導体装置の製造方法は、半導体基板上にｎＭＯＳとｐＭＯＳを形成する半導体装置の製造方法において、前記ｎＭＯＳが形成されるｎＭＯＳ形成領域および前記ｐＭＯＳが形成されるｐＭＯＳ形成領域のゲートの側壁に第１のスペーサを形成する工程と、前記第１のスペーサをマスクにした不純物の注入後に、第１の活性化アニールを行って前記ｎＭＯＳ形成領域のソースおよびドレインとなる領域に第１の不純物拡散領域を形成し、前記ｐＭＯＳ形成領域のソースおよびドレインとなる領域に第２の不純物拡散領域を形成する工程と、前記第１の活性化アニール後、前記ゲートの側壁に形成された前記第１のスペーサを除去する工程と、前記第１のスペーサが除去された前記半導体基板全面に酸化膜を堆積し、前記ゲートの側壁および前記ゲートの直下に形成されたゲート絶縁膜の側壁に前記第１のスペーサより薄い第２のスペーサを形成する工程と、前記第２のスペーサの形成後、前記ｎＭＯＳ形成領域にヒ素またはアンチモンを注入して、第２の活性化アニールを行い、前記第１の不純物拡散領域より浅い第３の不純物拡散領域を形成する工程と、前記第２の活性化アニール後、前記ｐＭＯＳ形成領域にホウ素を注入して、第３の活性化アニールを行い、前記第２の不純物拡散領域より浅い第４の不純物拡散領域を形成する工程と、を有することを特徴とする。
【００１１】
このような半導体装置の製造方法によれば、第３の不純物拡散領域すなわちｎＭＯＳのエクステンションの不純物は、その形成までに、ステップＳ７における第２の活性化アニールと、ステップＳ９における第３の活性化アニールの２回の活性化アニールを経る。一方、第４の不純物拡散領域すなわちｐＭＯＳのエクステンションの不純物は、その形成までに、ステップＳ９における第３の活性化アニールを経るのみである。したがって、ｎＭＯＳに対しては、充分なサーマルバジェットが与えられ、ｐＭＯＳに対しては、必要最小限のサーマルバジェットに抑えられる。すなわち、ｎＭＯＳ、ｐＭＯＳの活性化アニール条件をそれぞれ設定、制御することができ、最適なエクステンションの形成が可能になる。
【００１２】
また、本発明では、ｎＭＯＳのエクステンションの不純物の活性化と、ソースおよびドレインとなる不純物の活性化とを、第１の活性化アニールで同時に行い、その後、第２の活性化アニールとしてｐＭＯＳのエクステンションの不純物の活性化を行う。ソースおよびドレインの形成を、エクステンションの形成と同時に行うことで、活性化アニールの回数を減らし、製造工程を簡略化することが可能になる。
【００１３】
このように、ｎＭＯＳ、ｐＭＯＳのそれぞれに最適なエクステンションを形成することにより、半導体装置の微細化およびそのデバイス性能の向上が図られるようになる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
図１は本発明に係る半導体装置の製造方法のフロー図である。
【００１５】
まず、ｐ型シリコン基板上のｎＭＯＳが形成される領域（以下「ｎＭＯＳ形成領域」という）、およびｐＭＯＳが形成される領域（以下「ｐＭＯＳ形成領域」という）にそれぞれ、ゲートを形成する。そして、このゲート側壁に、ＤＳＷとしての役割を果たす第１のスペーサを形成する（ステップＳ１）。
【００１６】
次いで、この第１のスペーサをマスクにして、ｐ型シリコン基板に、ソースおよびドレインとなる不純物を注入する（ステップＳ２）。この注入した不純物を活性化するため、第１の活性化アニールを行い（ステップＳ３）、ｐ型シリコン基板にソースおよびドレインを形成する。
【００１７】
ソースおよびドレインの形成後、ゲート側壁に形成していた第１のスペーサを除去し（ステップＳ４）、今度は、各ゲート側壁に、第１のスペーサより薄い第２のスペーサを形成する（ステップＳ５）。
【００１８】
そして、ｎＭＯＳ形成領域に、ｎＭＯＳのエクステンションの不純物を注入し（ステップＳ６）、全体に、第２の活性化アニールを行い（ステップＳ７）、ｎＭＯＳエクステンションを形成する。続いて、ｐＭＯＳ形成領域に、ｐＭＯＳのエクステンションの不純物を注入し（ステップＳ８）、全体に、第３の活性化アニールを行い（ステップＳ９）、ｐＭＯＳエクステンションを形成する。
【００１９】
このように、本発明の半導体装置の製造方法では、第１、第２および第３の活性化アニールという３段階の活性化を行う。この３段階の活性化アニールのうち、ｎＭＯＳエクステンションは、第２，第３の活性化アニールを経て形成され、ｐＭＯＳエクステンションは、第３の活性化アニールのみを経て形成される。
【００２０】
ここで、エクステンション形成における活性化アニールによる不純物プロファイルの変化について、図２および図３を参照して説明する。
図２は活性化アニール前後のｎＭＯＳの不純物プロファイルを示す模式図である。
【００２１】
ｎＭＯＳのエクステンションの不純物としては、ヒ素が用いられる。そのイオン注入条件は、エネルギ５ｋｅＶ以下で、濃度１×１０15ｃｍ-2程度である。このイオン注入により、活性化アニール前では、ヒ素は、その注入の深さが増すにつれて徐々に濃度が低下していく不純物プロファイルを示す。
【００２２】
ヒ素のイオン注入後、その活性化のため、温度１０００℃程度の活性化アニールが施される。ヒ素は、この活性化アニール後には、高濃度領域ほど拡散が促進されるヒ素の拡散メカニズムにより、箱型に近い、より急峻な不純物プロファイルを示すようになる。したがって、ｎＭＯＳは、この活性化アニールにより、理想的な不純物プロファイルに近づく。
【００２３】
図３は活性化アニール前後のｐＭＯＳの不純物プロファイルを示す模式図である。
ｐＭＯＳのエクステンションの不純物としては、ホウ素（二フッ化ホウ素を含む）が用いられる。ホウ素の典型的なイオン注入条件は、エネルギ０．５ｋｅＶ以下で、濃度１×１０15ｃｍ-2程度である。このイオン注入により、活性化アニール前では、ホウ素は、その注入の深さが増すにつれて徐々に濃度が低下していく不純物プロファイルを示す。
【００２４】
ホウ素のイオン注入後に、活性化アニールを行うと、図２に示したヒ素の場合とは異なり、低濃度領域ほど拡散が促進されるホウ素の拡散メカニズムにより、不純物プロファイルの急峻性は失われていく。すなわち、ｐＭＯＳの不純物プロファイルは、活性化アニール前の不純物プロファイルが最も急峻であり、活性化アニールを極力抑えて、活性化アニール前の状態を保つ方が、より理想的である。
【００２５】
このような特徴を持った不純物を用いる場合、本発明に係る半導体装置の製造方法によれば、ｎＭＯＳでは、ステップＳ７，Ｓ９で行う第２，第３の２回の活性化アニールにより、ヒ素に充分なサーマルバジェットを与える。これにより、ｎＭＯＳを、理想的な不純物プロファイルに近づけることができる。一方、ｐＭＯＳでは、ステップＳ９で行う第３の活性化アニールにより、ホウ素には必要最小限のサーマルバジェットのみを与えるようにする。これにより、ｐＭＯＳを、理想的な不純物プロファイルに近い状態に保つことができる。したがって、ｎＭＯＳ、ｐＭＯＳの活性化アニール条件をそれぞれ設定して制御することができ、ｎＭＯＳ、ｐＭＯＳに最適なエクステンションを形成することができる。これにより、ＣＭＯＳデバイスの微細化およびその性能の向上を図ることが可能になる。
【００２６】
次に、本発明の実施の形態を、ＣＭＯＳ製造に適用した場合を例にして図４ないし図１１を参照して具体的に説明する。
図４は第１のスペーサの形成工程の説明図である。
【００２７】
まず、ｐ型シリコン基板１に対し、ＳＴＩ（Shallow Trench Isolation）法により素子分離領域２を形成する。次いで、ｐ型シリコン基板１上のｎＭＯＳ形成領域にレジストを形成する。そして、開口しているｐＭＯＳ形成領域に対し、例えばリン（Ｐ）などの不純物をイオン注入し、ｎウェル３を形成する。
【００２８】
次に、ｐ型シリコン基板１表面に、熱酸化法によって、酸化膜を形成し、続いて、この酸化膜上に、ＣＶＤ法を用いてゲートポリシリコンを、１００ｎｍ程度の膜厚で堆積する。このｐ型シリコン基板１の全面に、再びレジストを形成し、露光・現像処理を施してレジストパターンを形成する。そして、このレジストパターンをマスクにして、ゲートポリシリコンに高選択比の反応性イオンエッチング（Reactive Ion Etching，ＲＩＥ）を施す。これにより、ｎＭＯＳ形成領域、ｐＭＯＳ形成領域に、ゲート４ａ，４ｂおよびゲート酸化膜５ａ，５ｂをそれぞれ形成する。
【００２９】
その後、さらに、ｐ型シリコン基板１の全面に、ＣＶＤ法を用いて、膜厚５０ｎｍから１００ｎｍ程度の酸化膜を堆積し、ゲート４ａ，４ｂ上部が露出するまで、ＲＩＥによりエッチバックする。これにより、ゲート４ａ，４ｂおよびゲート酸化膜５ａ，５ｂの側壁に、ＤＳＷである第１のスペーサ６ａ，６ｂをそれぞれ形成する。
【００３０】
図５はソースおよびドレインの形成工程の説明図である。
第１のスペーサ６ａ，６ｂの形成後、まず、ｐ型シリコン基板１上のｐＭＯＳ形成領域にレジストを形成し、開口しているｎＭＯＳ形成領域に対し、イオン注入法により、例えばリンなどの不純物を注入する。リンをイオン注入する場合のイオン注入条件は、３ｋｅＶから１５ｋｅＶのエネルギ範囲で、１×１０15ｃｍ-2から１×１０16ｃｍ-2の濃度範囲とする。
【００３１】
このレジストを剥離した後、今度は、ｎＭＯＳ形成領域にレジストを形成し、ｐＭＯＳ形成領域に対し、イオン注入法により、例えばホウ素などの不純物を注入する。ホウ素をイオン注入する場合の注入条件は、２ｋｅＶから５ｋｅＶのエネルギ範囲で、１×１０15ｃｍ-2から５×１０15ｃｍ-2の濃度範囲とする。
【００３２】
ｎＭＯＳ形成領域およびｐＭＯＳ形成領域へのイオン注入後、注入した不純物を活性化するため、例えば温度１０５０℃以上で時間０〜１秒間の第１の活性化アニールを行う。第１の活性化アニールの時間が０秒間のときは、所定温度に到達した時点で温度を低下させる。この第１の活性化アニールにより、ｎＭＯＳ形成領域、ｐＭＯＳ形成領域に、ソース７ａ，７ｂおよびドレイン８ａ，８ｂが形成される。
【００３３】
この第１活性化アニールでは、ソース７ａ，７ｂおよびドレイン８ａ，８ｂの活性化に必要十分な熱を加え、不純物の活性化率を上げるとともに、ゲート空乏化を抑制する。
【００３４】
図６は第１のスペーサの除去工程の説明図である。
第１の活性化アニールの終了後、フッ化水素（ＨＦ）などの薬液を用いて、図５に示した第１のスペーサ６ａ，６ｂを除去する。
【００３５】
図７は第２のスペーサの形成工程の説明図である。
第１のスペーサ６ａ，６ｂの除去後、ｐ型シリコン基板１の全面に、膜厚５ｎｍから１０ｎｍ程度の酸化膜をＣＶＤ法により堆積する。そして、この酸化膜を、ＲＩＥを用いてエッチバックし、ゲート４ａおよびゲート酸化膜５ａ、ゲート４ｂおよびゲート酸化膜５ｂの側壁に、第２のスペーサ９ａ，９ｂをそれぞれ形成する。
【００３６】
ここで、第２のスペーサ９ａの膜厚は、ｎＭＯＳのエクステンションが、後述する条件で行う第２，第３の活性化アニール後に、ゲート４ａに対して約５ｎｍから約７ｎｍ内部側にオーバーラップして形成されるように設定する。同様に、第２のスペーサ９ｂの膜厚は、ｐＭＯＳのエクステンションが、後述する条件で行う第３の活性化アニール後に、ゲート４ｂに対して約５ｎｍから約７ｎｍ内部側にオーバーラップして形成されるように設定する。
【００３７】
図８はｎＭＯＳのエクステンションの形成工程の説明図である。
第２のスペーサ９ａ，９ｂの形成後、露光・現像処理により、ｐＭＯＳ形成領域にレジスト１０を形成し、ｎＭＯＳ形成領域のみを開口する。そして、ｎＭＯＳ形成領域に、ポケットの不純物となるホウ素を、５ｋｅＶから１０ｋｅＶのエネルギ範囲で、垂直入射の条件から７度から３０度の角度をつけてイオン注入する。
【００３８】
続いて、ｎＭＯＳのエクステンションの不純物として、ヒ素を、１ｋｅＶから５ｋｅＶのエネルギ範囲で、５×１０14ｃｍ-2から２×１０15ｃｍ-2の濃度範囲でイオン注入する。
【００３９】
そして、レジスト１０を剥離した後、この時点で、例えば温度９５０℃から１０００℃の範囲で時間０〜１秒間の第２の活性化アニールを行う。第２の活性化アニールの時間が０秒間のときは、所定温度に到達した時点で温度を低下させる。この第２の活性化アニールにより、ｎＭＯＳ形成領域のｐ型シリコン基板１にｎＭＯＳポケット１１ａを形成し、このｎＭＯＳポケット１１ａより浅い領域に、ｎＭＯＳエクステンション１２ａを形成する。
【００４０】
この第２の活性化アニールは、ｐＭＯＳのエクステンションを形成する領域にまだ不純物がイオン注入されていないので、ホウ素の拡散を考慮することなく、ｎＭＯＳエクステンション１２ａに最適な条件で行うことができる。すなわち、不純物プロファイルを、より急峻にするような条件で、この第２の活性化アニールを行うことができる。
【００４１】
図９はｐＭＯＳのエクステンションの形成工程の説明図である。
ポケット１１ａおよびｎＭＯＳエクステンション１２ａの形成に続いて、ｎＭＯＳ形成領域にレジスト１３を形成する。そして、開口しているｐＭＯＳ形成領域に、ポケットの不純物となるヒ素を、３０ｋｅＶから１００ｋｅＶのエネルギ範囲で、垂直入射の条件から７度から３０度の角度をつけてイオン注入する。
【００４２】
続いて、ｐＭＯＳのエクステンションの不純物として、ホウ素を、０．２ｋｅＶから１ｋｅＶのエネルギ範囲で、５×１０14ｃｍ-2から１×１０15ｃｍ-2の濃度範囲でイオン注入する。
【００４３】
レジスト１３を剥離した後、例えば温度９００℃から１０００℃の範囲で所定温度に到達した時点で温度を低下させる時間０秒間の第３の活性化アニールを行う。この第３の活性化アニールにより、ｐＭＯＳ形成領域のｐ型シリコン基板１にｐＭＯＳポケット１１ｂを形成し、このｐＭＯＳポケット１１ｂより浅い領域に、ｐＭＯＳエクステンション１２ｂを形成する。
【００４４】
この第３の活性化アニールは、イオン注入したホウ素の拡散を極力抑えるよう、ｐＭＯＳエクステンション１２ｂに最適な条件で行う。このとき、先に形成しているｎＭＯＳエクステンション１２ａでは、すでにイオン注入されているヒ素に対して、さらにサーマルバジェットを与えることができることになる。
【００４５】
図１０は第３のスペーサの形成工程の説明図である。
第３の活性化アニール後、そのｐ型シリコン基板１の全面に、膜厚５０ｎｍから１００ｎｍ程度の窒化膜または酸化膜をＣＶＤ法により堆積する。そして、この窒化膜または酸化膜を、ＲＩＥによりエッチバックし、第２のスペーサ９ａ，９ｂの側壁に、エクステンション１２ａ，１２ｂを被覆する、第３のスペーサ１４ａ，１４ｂをそれぞれ形成する。
【００４６】
図１１はコバルトシリサイドの形成工程の説明図である。
図１０に示した第３のスペーサ１４ａ，１４ｂの形成後、コバルト（Ｃｏ）を用いたサリサイドプロセスにより、ソース７ａ，７ｂ、ドレイン８ａ，８ｂおよびゲート４ａ，４ｂの表面に、コバルトシリサイド１５を形成する。
【００４７】
以降の工程は、従来公知のＭＯＳＦＥＴ製造プロセスに準ずる。
以上説明したように、ｎＭＯＳでは、第２，第３の活性化アニールにより、ヒ素に充分なサーマルバジェットを与え、ｐＭＯＳでは、第３の活性化アニールにより、ホウ素のサーマルバジェットを最小限に抑える。これにより、ｎＭＯＳ、ｐＭＯＳのそれぞれに最適なエクステンションを形成することが可能になり、ＣＭＯＳデバイスの微細化および性能の向上が図られる。
【００４８】
なお、上記の説明において、図９に示したｐＭＯＳエクステンション１２ｂを形成する際には、ホウ素のイオン注入前に、第２のスペーサ９ｂを除去し、その後、ｐ型シリコン基板１に対してホウ素をイオン注入するようにしてもよい。あるいは、ｐＭＯＳエクステンション１２ｂを形成する際、ホウ素のイオン注入前に、第２のスペーサ９ｂをウェットエッチングなどの方法を用いて薄くし、その後、ホウ素をイオン注入することもできる。すなわち、ｎＭＯＳエクステンション１２ａ、ｐＭＯＳエクステンション１２ｂに注入されている不純物の拡散メカニズムの違いに応じて、第２のスペーサ９ａ，９ｂの厚みに差を持たせる。これにより、ｎＭＯＳエクステンション１２ａ、ｐＭＯＳエクステンション１２ｂの設計の自由度がさらに増し、最適設計が可能になる。
【００４９】
また、上記の説明におけるソース７ａ，７ｂおよびドレイン８ａ，８ｂの形成と、エクステンション１２ａの形成とを、１回の活性化アニールで同時に行うようにすることもできる。
【００５０】
この場合は、まず、第１のスペーサ６ａ，６ｂを形成して、ソース７ａ，７ｂおよびドレイン８ａ，８ｂとなる不純物をイオン注入した後、第１のスペーサ６ａ，６ｂを除去する。次いで、第２のスペーサ９ａ，９ｂを形成して、ｎＭＯＳポケット１１ａ、ｎＭＯＳエクステンション１２ａとなる不純物を注入した後、例えば温度１０００℃から１０５０℃の範囲で時間０秒間の第１の活性化アニールを行う。この第１の活性化アニールにより、ｎＭＯＳポケット１１ａおよびｎＭＯＳエクステンション１２ａが形成されるとともに、ソース７ａ，７ｂおよびドレイン８ａ，８ｂが形成される。その後は、上記の製造方法と同様に、ｐＭＯＳ形成領域に、ｐＭＯＳポケット１１ｂ、ｐＭＯＳエクステンション１２ｂとなる不純物を注入した後、温度９００℃から１０００℃の範囲で時間０秒間の第２の活性化アニールを行い、ｐＭＯＳポケット１１ｂおよびｐＭＯＳエクステンション１２ｂを形成する。
【００５１】
さらに、この場合についても、ｐＭＯＳエクステンション１２ｂを形成する際、ホウ素のイオン注入前に、第２のスペーサ９ｂを除去あるいは薄くし、その後、ｐ型シリコン基板１に対してホウ素をイオン注入することもできる。
【００５２】
なお、上記の説明では、シングルウェル構造のＣＭＯＳを製造する場合を例にしたが、勿論、本発明の半導体装置の製造方法は、このようなウェル構造に限定されるものではない。
【００５３】
また、以上の説明において、ｎＭＯＳエクステンション１２ａの不純物としては、ヒ素のほか、アンチモン（Ｓｂ）なども用いることができる。さらに、ｎＭＯＳポケット１１ａにはインジウム（Ｉｎ）などを、また、ｐＭＯＳポケット１１ｂにはアンチモンなどを用いることも可能である。
【００５４】
【発明の効果】
以上説明したように本発明では、第１の活性化アニールによるソースおよびドレインの形成後に、ｎチャネル型ＭＯＳトランジスタのエクステンションの不純物の注入後に第２の活性化アニールを行い、ｐチャネル型ＭＯＳトランジスタのエクステンションの不純物の注入後に第３の活性化アニールを行うようにした。これにより、ＣＭＯＳを構成するｎチャネル型ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジスタをそれぞれ最適設計することが可能になり、高いデバイス性能を有する半導体装置を製造することができるようになる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の製造方法のフロー図である。
【図２】活性化アニール前後のｎＭＯＳの不純物プロファイルを示す模式図である。
【図３】活性化アニール前後のｐＭＯＳの不純物プロファイルを示す模式図である。
【図４】第１のスペーサの形成工程の説明図である。
【図５】ソースおよびドレインの形成工程の説明図である。
【図６】第１のスペーサの除去工程の説明図である。
【図７】第２のスペーサの形成工程の説明図である。
【図８】ｎＭＯＳのエクステンションの形成工程の説明図である。
【図９】ｐＭＯＳのエクステンションの形成工程の説明図である。
【図１０】第３のスペーサの形成工程の説明図である。
【図１１】コバルトシリサイドの形成工程の説明図である。
【符号の説明】
１  ｐ型シリコン基板
２  素子分離領域
３  ｎウェル
４ａ，４ｂ  ゲート
５ａ，５ｂ  ゲート酸化膜
６ａ，６ｂ  第１のスペーサ
７ａ，７ｂ  ソース
８ａ，８ｂ  ドレイン
９ａ，９ｂ  第２のスペーサ
１０  レジスト
１１ａ  ｎＭＯＳポケット
１１ｂ  ｐＭＯＳポケット
１２ａ  ｎＭＯＳエクステンション
１２ｂ  ｐＭＯＳエクステンション
１３  レジスト
１４ａ，１４ｂ  第３のスペーサ
１５  コバルトシリサイド
【図１】
0004136393.tif 000002
【図２】
0004136393.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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