(57)【特許請求の範囲】
【請求項１】
高電力マイクロ波ＳＯＩ−ＭＯＳＦＥＴデバイスの製造方法であって、
（ａ）酸化物で絶縁した基板上に薄いシリコン層を有するＳＯＩデバイスを形成する工程と、
（ｂ）前記薄いシリコン層内に第１導電形のレトログレード・ドーピング・プロファイルを形成する工程と、
（ｃ）前記薄いシリコン層上のゲート酸化物の上に複数の高導電率の金属ゲートフィンガーを形成する工程と、
（ｄ）前記複数の金属ゲートフィンガーのうちの少なくとも１個に隣接するＳＯＩデバイス内に第１導電形の自己整合ソース−シールドを形成する工程と、
（ｅ）前記ソース−シールド内に、第２導電形のソース領域を形成する工程と、
（ｆ）前記少なくとも１個の金属ゲートフィンガーに前記ソース領域とは反対側で隣接するにＳＯＩデバイス内に、第２導電形のドレイン領域を形成する工程と、
（ｇ）前記工程（ａ）〜（ｆ）により形成したデバイス構造の表面上に酸化物層を形成する工程と、
（ｈ）、前記ソース領域及びドレイン領域上の前記酸化物に開口をあけ、前記ソース領域及びドレイン領域に金属接点を形成する工程と、
（ｉ）前記複数の金属ゲートフィンガーを少なくとも１個の金属ゲートステムに接続する工程と、
を含む高電力マイクロ波ＳＯＩ−ＭＯＳＦＥＴデバイスの製造方法。
【請求項２】
高導電率の金属ゲートフィンガーは耐熱金属により作成されることを特徴とする請求項１に記載の高電力マイクロ波ＳＯＩ−ＭＯＳＦＥＴデバイスの製造方法。
【請求項３】
前記耐熱金属はモリブデンであることを特徴とする請求項２に記載の高電力マイクロ波ＳＯＩ−ＭＯＳＦＥＴデバイスの製造方法。
【発明の詳細な説明】
本発明は高導電率のゲート構体を用いる高電力ＦＥＴデバイスに関するものである。特に本発明は高導電率の金属ゲート電極を用いる高電力マイクロ波ＳＯＩデバイスに関するものである。
無線移動通信システムに高電力で、高周波の半導体デバイスを用いることが極めて重要となっている。特に、個人用通信サービス（ＰＣＳ）に対する約３．０ＧＨｚの如き低いギガヘルツ範囲内で作動する次世代の無線電話が開発されている。
この種の半導体デバイスでは、寄生容量及び抵抗を最小としなければならない。シリコン・オン・インシュレータ（ＳＯＩ）デバイスはドレイン−基板及びドレイン−ソース間容量をかなり低減することが確かめられている。さらに、これらのデバイスを製造する自己整合法はこの様な容量を低減するだけでなく、高電力利得に対する入力抵抗値も低減させる。
ＳＯＩデバイスは例えば米国特許第５，３５９，２１９号及び第５，２４３，２１３号から本来既知ではあるが、これらのデバイスの構成は高周波、高電力用途向けには作られていない。これら従来のデバイスは多結晶シリコンゲート電極を用いており、これは、これらのデバイスを高電力で、高周波の用途に用いることを抑えている。金属ゲートデバイスは、米国特許第５，２５２，５０２号に見られるように以前考えられてはいたが、特にゲートとソース−ドレイン領域との間に高い整合度及びエッチング公差が要求されるから、デバイスの寸法が大きくなることからして、マイクロ波電力デバイスに有効な構成のものは提供されていない。さらに、ゲート金属としてはチタン又はコバルトのようなシリサイド金属を使用することに限られており、これによるシリサイド金属ゲート電極は高温での動作中にゲート酸化物で不安定となる。従って前記参考文献のデバイスは高周波、高電力マイクロ波デバイスには適していない。
本発明の目的は、金属ゲート電極を用い、デバイスの高容量及び高抵抗問題をなくす高電力マイクロ波ＳＯＩデバイスの製造方法を提供することにある。
本発明は、このような高電力マイクロ波デバイスを、酸化物で絶縁した基板上に薄いシリコン層を有するＳＯＩデバイスを形成する工程と、前記薄いシリコン層内に第１導電形のレトログレード・ドーピング・プロファイルを形成する工程と、前記薄いシリコン層上のゲート酸化物の上に複数の高導電率の金属ゲートフィンガーを形成する工程と、前記複数の金属ゲートフィンガーのうちの少なくとも１個に隣接するＳＯＩデバイス内に第１導電形の自己整合ソース−シールドを形成する工程と、前記ソース−シールド内に、第２導電形のソース領域を形成する工程と、前記少なくとも１個の金属ゲートフィンガーに前記ソース領域とは反対側で隣接するにＳＯＩデバイス内に、第２導電形のドレイン領域を形成する工程と、以上の工程により形成したデバイス構造の表面上に酸化物層を形成する工程と、前記ソース領域及びドレイン領域上の前記酸化物に開口をあけ、前記ソース領域及びドレイン領域に金属接点を形成する工程と、前記複数の金属ゲートフィンガーを少なくとも１個の金属ゲートステムに接続する工程とを実施することにより製造する方法を提供する。
本発明の好適例では、前記複数の金属ゲートフィンガーを、比較的短いゲート長に対して長いゲート幅で形成し、且つ前記複数の金属ゲートフィンガーを少なくとも１個の金属ゲートステムに接続する。金属ステムには耐熱金属を用いることができる。
以下本発明を図面を参照して実施例につき説明するが、これらの図面では本発明を明示するために距離及び寸法を変えて示してある。
本発明の構成を図１に断面図にて示す。この構成では、シリコンのような材料よりなるの高抵抗基板１に絶縁酸化物層２及び極めて薄いシリコン層３を設けてＳＯＩ基部構造を形成する。酸化物層２は二酸化しシリコン材料か、又は他の適当な酸化物とすることができる。極めて薄いシリコン層３は、例えばｐ-導電形の底部層３Ａと、ｐ導電形の中間層３Ｂと、ｐ-導電形の頂部層３Ｃとを含むグレーデッド・ドーピング構造を有している。
このようなドーピング構造の上には、例えば酸化シリコンの薄いゲート酸化物層４及び多数の離間させた金属ゲートフィンガー５が設けられている。これらの金属ゲートフィンガーはモリブデンのような高導電率の耐熱金属とすることができ、これらは図１１に示してあるように金属ステム１２から延在している長いフィンガーを有する櫛状に設ける。このような構成とすることにより各フィンガーに接点を形成しなくて済むため、デバイスの設計及び製造プロセスが簡単となる。ゲートフィンガーの長さは約３０ミクロンとすることができ、これらゲートフィンガーのゲート抵抗値はマイクロ波動作に対して３．０オーム以下となる。例えば、モリブデンの如き耐熱金属を用いることによりゲート抵抗値は約０．１１オーム／ｃｍ2に低下し、これはシリサイドを有している通常の多結晶シリコンゲートの抵抗値よりも１桁小さい。従って、例えば個人用電話に対する低いギガ−ヘルツ範囲内でまさに作動させることができる。
本発明による半導体デバイスのその他の構成は図１に示してあるように、ソース領域７Ａ，９を完全に包囲して、このソース領域をドレイン領域１３，１４Ａから広がる空間電荷のパンチ・スルーから保護するｐ形のソース−シールド６Ａを具えている。ソース領域及びドレイン領域の双方は、例えばｎ導電形とする。ソース領域７Ａ，９はソース−シールド６Ａ内に設ける。金属ゲートフィンガー５間のスペースには酸化物のスペーサ８を設けて、露出されるｎ+導電形のソース領域９及びドレイン領域１３の大きさを制限する。次いでデバイス構造の上に厚い酸化物層１０を設け、この酸化物層にあけた開口を経て導電性の金属から成るソース接点及びドレイン接点１１を取付ける。
このような半導体構造は図２〜図１０に示したような製造プロセスによって形成する。即ち、図２に示すように、高抵抗のシリコン基板１の上に埋込み酸化物層２を設け、この上に極めて薄いシリコン層３を形成して先ずＳＯＩデバイスを形成する。酸化物層２の厚さは約２ミクロンとすることができ、ＳＯＩデバイスの極めて薄いシリコン層３の厚さは約１．５ミクロンとすることができる。その後図３に示すように、薄いシリコン層３の上に薄い熱成長ゲート酸化物層４を設ける。次いでレトログレード二重拡散又は注入によりｐ-層３Ａの上にｐ導電形の中間層３Ｂを形成してから、ｐ-導電形材料の頂部層３Ｃを注入により形成する。
次いで図４に示した熱成長ゲート酸化物層４の上に図５に示すように高導電率の耐熱金属ゲートフィンガー５を形成する。金属ゲートフィンガー５は耐熱金属層をホトリソグラフィ法でパターニングしてから、フィンガー５を形成すべく金属層の領域をエッチング除去することにより形成する。次に、１つ置きのフィンガー間の開口を経て二重拡散処理を行なって、ＳＯＩ構造の厚さに対するこの拡散深度に応じて図６に示すようなｐ形のカップ状又はリング状のソース−シールドを形成する。このソース−シールドは後に形成するソース領域を完全に包囲して、ドレインからの空間電荷のパンチスルーからこのソース領域を保護する。このようなソース−シールドはソース領域を規定するゲートフィンガー間のソース窓を経て自己整合拡散することにより形成することができる。パンチ−スルー電圧はソース−シールド６内のドーピングレベルを調製することにより高くすることができる。ＳＯＩ層の二重拡散部分とゲートとのオーバラップ部分を最小にすると、ゲートの下側のチャネルの大部分が軽度にドープされたままとなり、速度飽和を達成すべく電界を均一に維持することによりチャネル領域間の電圧降下は最小となる。
次に、ゲートフィンガー間にてｎ導電形のドーピング処理を行なって、図７に示すようにソース領域７Ａ及びドレイン領域１４Ａを形成し、その後このようにして形成したデバイス構造の上に設けた酸化物層を異方性ＲＩＥエッチングすることにより図８に示すような酸化物のスペーサ８を形成する。次いで図９に示すようにスペーサ８間にてさらにｎ+ドーピングの注入を行なって、ソース導体及びドレイン導体と良好にオーム接触する良導電率のソース領域９及びドレイン領域１３を形成する。次いで図１０に示すように厚い酸化物層１０を堆積し、この層１０に開口をあけて、これらの開口にソース領域９及びドレイン領域１３に対する主として金属製の導電性接点１１を形成する。
本発明によれば、ゲート用の高導電率の耐熱金属を図１１に示すように金属ステム１２から外方に延在する長くて細いフィンガー５を有する櫛状にする。このようにすることにより金属ゲートステムへの各フィンガーの接点を形成しなくて済むのでデバイスの設計及び製造プロセスが簡単になる。理想的な配置形態として、ゲートフィンガーの長さは最大約３０ミクロンとすることができ、図１１に示すように、デバイスを経る金属ステムと、金属ステムからのフィンガーと、デバイスの側部に沿うバスラインとの総ゲート抵抗値はマイクロ波動作にとって必要な３．０オーム以下とすることができる。従って、マイクロ波ＭＯＳＦＥＴのゲートとして耐熱金属の金属ゲートを選定するのは当然であり、モリブデンは最も信頼できるゲート材料である。
ゲート材料としてモリブデンを用いることは、このモリブデンは還元雰囲気中での高温処理にて安定しているから有利である。酸素又は酸はデバイス構造におけるピンホールを経てモリブデンを侵食し得るから、高温での酸素の存在又はウエット・エッチング処理での酸の存在は重大な問題をもたらすことになる。モリブデンの頂部を窒化モリブデンの表皮層に変えることによって侵食度がかなり低下し、デバイスの大量生産を促進する。さらに、非晶質の窒化モリブデンＭｏ2Ｎは、柱状構造をしているスパッタリングしたモリブデン膜に比べて注入イオンの阻止能をかなり向上させると共にＭＯＳＦＥＴを自己整合で形成し易くする。例えば、２０００Åのモリブデンゲートは２５ＫｅＶのホウ素イオンをマスクすることができないが、６２０ÅのＭｏ2Ｎは１３８０Åのモリブデンよりもホウ素イオンをかなりマスクすることができる。従って、モリブデンの窒化物を用いることは注入時間を節約するだけでなく、注入深度を自由に制御することができ、これに加えて重複キャパシタンスを小さくし得る利点をもたらす。
本発明ではＭＯＳＦＥＴのゲートとしてモリブデンを用いているが、このモリブデンは、ソース及びドレイン導体、並びにデバイスのより効果的なレイアウトのためのデバイスの交差導体として用いることもできる。モリブデンの平滑面はオーバーレイを一層平坦にする。しかし、この場合にはモリブデンの下側に薄いバリヤー層を設ける必要があり、これはモリブデンがシリコンと良好にオーム接触しないからである。このようなバリヤー層としてＣｒ，Ｔｉ及びＴｉＷを用いてみたが、ＴｉＷがシリコン及び二酸化シリコンに対して最も良好な熱安定性を呈することを確かめた。高い熱安定性は６５０℃まで接触抵抗の劣化を防ぎ、こうした熱抵抗特性は局所温度が例えば３００℃以上になり得る高電力ＳＯＩ増幅器にとって極めて望ましいことである。モリブデンは、１５０度での加速エレクトロマイグレーション試験にてＭｏ／ＴｉＷの平均故障時間（ＭＴＦ）が、２．５Ｅ６Ａ／ｃｍ2でのＡｌＣｕ（０．５％）の場合の６，０００時間に比べて、３．６Ｅ６Ａ／ｃｍ2で２４，０００時間以上となることからしても優れた耐エレクトロマイグレーション性を呈する。
ドレインのブレークダウン電圧を高くするためにＬＤＭＯＳデバイスを形成することもできる。この場合には、ドレイン付近の電界をドリフト領域における電界と同じとして、通常タイプのデバイスに比べてアバランシェ降伏、増倍率及び酸化物帯電を低減させるようにする。しかし、移動通信システムは低電圧源しか収容できないので、高電圧とのトレードオフとして追加のドレイン抵抗は避けなければならない。
【図面の簡単な説明】
図１は、本発明によるＳＯＩ−ＭＯＳＦＥＴ高電力マイクロ波デバイスの断面図である。
図２、図３、図４、図５、図６、図７、図８、図９及び図１０は、図１のデバイスを製造するプロセスにおける概略図である。
図１１は、本発明により製造したデバイスのゲートフィンガーの平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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