(57)【特許請求の範囲】
【請求項１】
電源回路と、該電源回路に並列的に接続され、かつ電源回路の端子間電圧を直列接続された複数の抵抗により分割し複数レベルの分割電圧でもって各分割電圧に対応する演算増幅器を動作させることにより、高電圧側で電位間隔の等しい複数の分割電圧出力と低電圧側で電位間隔の等しい複数の分割電圧出力を発生させる分割電圧発生器とを有する液晶駆動電圧発生回路において、前記電源回路は、整流器の順方向を交互に変えて複数の整流器を梯子型回路の並列腕に多段縦続接続しかつ該梯子型回路の直列腕に容量素子を挿入した多段縦続整流型の昇圧回路から成り、高電圧側の複数の演算増幅器の負電源端子に対して最も低電圧出力の演算増幅器の分割電圧出力に近接しかつ該分割電圧出力未満の電位を入力させ、低電圧側の複数の演算増幅器の正電源端子に対して最も高電圧出力の演算増幅器の分割電圧出力に近接しかつ該分割電圧出力超の電位を入力させることを特徴とする液晶駆動電圧発生回路。
【請求項２】
電源回路と、該電源回路に並列的に接続され、かつ電源回路の端子間電圧を直列接続された複数の抵抗により分割し複数レベルの分割電圧でもって各分割電圧に対応する演算増幅器を動作させることにより、高電圧側で電位間隔の等しい複数の分割電圧出力と低電圧側で電位間隔の等しい複数の分割電圧出力を発生させる分割電圧発生器とを有する液晶駆動電圧発生回路において、前記電源回路は、整流器の順方向を交互に変えて複数の整流器を梯子型回路の並列腕に多段縦続接続しかつ該梯子型回路の直列腕に容量素子を挿入した多段縦続整流型の昇圧回路から成り、高電圧側の複数の演算増幅器の各負電源端子に対して各演算増幅器の分割電圧出力に近接しかつ該分割電圧出力未満の電位を入力させ、低電圧側の複数の演算増幅器の各正電源端子に対して各演算増幅器の分割電圧出力に近接しかつ該分割電圧出力超の電位を入力させることを特徴とする液晶駆動電圧発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、単純マトリックス型の液晶表示装置の駆動に必要な複数のレベルの駆動電圧を発生させる液晶駆動電圧発生回路であって、消費電力を大幅に低減させたものに関する。
【０００２】
【従来の技術】
従来の液晶表示装置（Liquid Crystal Display：ＬＣＤ）の駆動電圧電源部に使用される液晶駆動電圧発生回路（以下、駆動電圧回路と略す）Ｋを図５に示す。この駆動電圧回路Ｋは、Ｖ０〜Ｖ５の６種の電圧レベルの駆動電圧を発生させ、これらの駆動電圧を液晶駆動回路に備わった駆動用ＩＣに入力し、単純マトリックス型の液晶パネルを駆動する。駆動電圧回路Ｋは、直流電源３と分割電圧発生回路４及びコンデンサＣ１とで構成され、直流電源３からの電圧は、直流電源３に並列に挿入されかつ直列に接続されたＲ１，Ｒ２，Ｒ３Ｕ，Ｒ３Ｍ，Ｒ３Ｌ，Ｒ４，Ｒ５の７個の抵抗により分割される。分割されされた電圧は、ボルテージフォロア接続された演算増幅器（operational amplifier ：ＯＰアンプ）であるＯＰ１〜ＯＰ４に入力され、それらの出力端子からＶ１〜Ｖ４が出力される。これら４つの電圧レベルと直流電源３自体の電圧であるＶ０，Ｖ５の合計６種のレベルの電圧が、液晶パネルを駆動する駆動電圧として用いられる（従来例１：特開平１０−３１２００号公報参照）。
【０００３】
前記駆動電圧Ｖ０〜Ｖ５間には、Ｖ０−Ｖ１＝Ｖ１−Ｖ２＝Ｖ３−Ｖ４＝Ｖ４−Ｖ５という関係がある。また、液晶の閾値電圧（スレッショルド電圧）や一走査期間に対する走査パルスの駆動デューティーにもよるが、Ｖ０−Ｖ１は１〜２Ｖ程度、Ｖ０−Ｖ５は１０〜４０Ｖ程度である。
【０００４】
また、トランジスタＴｎ，ＴｐはＶ０とＶ５間の電位差をほぼ２分割した中間電位Ｖｘを発生させ、ＶｘとＶ５間には消費電力を低減させるためのコンデンサＣ１が挿入されている。即ち、液晶を高電圧側のＯＰ１，ＯＰ２で駆動する期間の消費電力による電荷は一旦コンデンサＣ１に蓄えられ、次に液晶を逆極性で駆動する期間、つまり低電圧側のＯＰ３，ＯＰ４で駆動する期間にはコンデンサＣ１に蓄えられていた電荷でＯＰ３，ＯＰ４を動作させることができ、その結果液晶パネルの充放電による消費電力を低減し得る。
【０００５】
そして、図５において、高電圧側で動作するＯＰ１，ＯＰ２の正電源端子にはＶ０が入力され、負電源端子にはＶｘが入力されるように接続される。低電圧側で動作するＯＰ３，ＯＰ４の正電源端子にはＶｘが入力され、負電源端子にはＶ５が入力されるように接続される。このような回路構成とすることで、ＯＰ１〜ＯＰ４を全てＶ０とＶ５間の電位差（Ｖ０−Ｖ５）で動作させる場合に比べて、各ＯＰ１〜ＯＰ４の動作電圧が直流電源３の電圧（Ｖ０−Ｖ５）の約半分となるため、ＯＰ１〜ＯＰ４自身の消費電力を低減し得ると同時に、上記の如く液晶パネルの充放電による消費電力も半分近くまで低減することができる。
【０００６】
また、図８の回路は、直流電源２０について詳細に示したものであり、この直流電源２０はロジック電圧ＶDDを昇圧するＤＣ−ＤＣコンバーターを有しており、一般に３〜５Ｖ程度のＶDDを昇圧し、液晶を駆動させるのに必要な３０Ｖ程度のＶEEを出力する。尚、２１は分割電圧発生回路であり、図５のものと同様の動作をする。
【０００７】
【発明が解決しようとする課題】
しかしながら、図５の従来の駆動電圧回路Ｋでは、ＯＰ１〜ＯＰ４を全てＶ０とＶ５間の電圧（Ｖ０−Ｖ５）で動作させる場合に比べれば、消費電力は約半分になるが、高電圧側のＯＰ２では負電源端子とＶ２との電圧差が、低電圧側のＯＰ３では正電源端子とＶ３との電圧差が依然として大きいため、ＯＰ１〜ＯＰ４における消費電力が十分に小さくはならないという問題があった。
【０００８】
従って、本発明は上記事情に鑑みて完成されたものであり、その目的はＯＰアンプに入力する電圧を細かに分割可能な昇圧回路を用いることで、高電圧側のＯＰ１，ＯＰ２の負電源端子にはＯＰ２の出力電圧Ｖ２に近い分割電圧を入力し、低電圧側のＯＰ３，ＯＰ４の正電源端子にはＯＰ３の出力電圧Ｖ３に近い分割電圧を入力することができ、ＯＰアンプの正負電源端子間電圧が小さくなり、その結果昇圧回路の電力損失及びＯＰアンプにおける電力損失をきわめて小さくでき、駆動電圧回路の消費電力を大幅に低減させることにある。
【０００９】
【課題を解決するための手段】
本発明の液晶駆動電圧発生回路は、電源回路と、該電源回路に並列的に接続され、かつ電源回路の端子間電圧を直列接続された複数の抵抗により分割し複数レベルの分割電圧でもって各分割電圧に対応する演算増幅器を動作させることにより、高電圧側で電位間隔の等しい複数の分割電圧出力と低電圧側で電位間隔の等しい複数の分割電圧出力を発生させる分割電圧発生回路とを有する液晶駆動電圧発生回路において、前記電源回路は、整流器の順方向を交互に変えて複数の整流器を梯子型回路の並列腕に多段縦続接続しかつ該梯子型回路の直列腕に容量素子を挿入した多段縦続整流型の昇圧回路から成り、高電圧側の複数の演算増幅器の負電源端子に対して最も低電圧出力の演算増幅器の分割電圧出力に近接しかつ該分割電圧出力未満の電位を入力させ、低電圧側の複数の演算増幅器の正電源端子に対して最も高電圧出力の演算増幅器の分割電圧出力に近接しかつ該分割電圧出力超の電位を入力させることを特徴とする。
【００１０】
本発明は、上記構成により、出力電圧を細かに分割可能な昇圧回路を用いてＯＰアンプに入力することで、ＯＰアンプの正負電源端子間電圧を小さくでき、その結果電源回路の電力損失及びＯＰアンプにおける電力損失がきわめて小さくなり、駆動電圧回路の消費電力を大幅に低減し得る。
【００１１】
また、本発明の第２の発明の液晶駆動電圧発生回路は、電源回路と、該電源回路に並列的に接続され、かつ電源回路の端子間電圧を直列接続された複数の抵抗により分割し複数レベルの分割電圧でもって各分割電圧に対応する演算増幅器を動作させることにより、高電圧側で電位間隔の等しい複数の分割電圧出力と低電圧側で電位間隔の等しい複数の分割電圧出力を発生させる分割電圧発生回路とを有する液晶駆動電圧発生回路において、前記電源回路は、整流器の順方向を交互に変えて複数の整流器を梯子型回路の並列腕に多段縦続接続しかつ該梯子型回路の直列腕に容量素子を挿入した多段縦続整流型の昇圧回路から成り、高電圧側の複数の演算増幅器の各負電源端子に対して各演算増幅器の分割電圧出力に近接しかつ該分割電圧出力未満の電位を入力させ、低電圧側の複数の演算増幅器の各正電源端子に対して各演算増幅器の分割電圧出力に近接しかつ該分割電圧出力超の電位を入力させることを特徴とする。
【００１２】
本発明は、上記構成により、各ＯＰアンプにおける正負電源端子間電圧を小さくでき、その結果昇圧回路の電力損失及びＯＰアンプにおける電力損失が更に小さくなり、駆動電圧回路の消費電力が大幅に低減する。
【００１３】
【発明の実施の形態】
本発明の駆動電圧回路について以下に説明する。図１は本発明の駆動電圧回路Ｋ１の回路図であり、電源回路１ａと分割電圧発生回路２ａとから成る。電源回路１ａは、ダイオード等の整流器の順方向を交互に変えて複数の整流器を梯子型回路の並列腕に多段縦続接続しかつ該梯子型回路の直列腕に容量素子を挿入した多段縦続整流型の昇圧回路、所謂コッククロフトウォルトン回路から成り、同図に示す如く容量素子は直列腕に交互に接続される。この電源回路１ａは、入力パルスの波高値ＶＢをｎ倍（ｎは２以上の整数）に昇圧する回路であって、入力パルスの波高値ＶＢを回路の縦続接続の段数がｎの場合に、ｎ倍に昇圧した電圧ｎＶＢを出力可能である。実際には、ダイオードの電圧降下によりｎ倍よりも若干小さい電圧になる。
【００１４】
また、前記電源回路１ａは、電圧ｎＶＢを出力するだけでなく、ＶＢ，２ＶＢ，３ＶＢ，・・・〜（ｎ−１）ＶＢの各電圧全てを取り出すことが可能である。更に、ＶＢの大きさを変えることにより、ｎＶＢを任意の大きさにすることも可能である。そして、縦続接続の段数ｎは、入力パルスの波高値ＶＢと、必要な最大出力電圧ｎＶＢの大きさによって決定すれば良い。また、電源回路１ａは、高電圧側の２つのＯＰ１，ＯＰ２の負電源端子に対して、最も低電圧出力のＯＰ２の分割電圧出力Ｖ２に近接しかつ分割電圧出力Ｖ２未満の電位を入力させ、低電圧側の２つのＯＰ３，ＯＰ４の正電源端子に対して、最も高電圧出力のＯＰ３の分割電圧出力Ｖ３に近接しかつ分割電圧出力Ｖ３超の電位を入力させる。
【００１５】
これにより、ＯＰアンプの正負電源端子間電圧、特にＯＰ２とＯＰ３の正負電源端子間電圧を小さくでき、その結果昇圧回路の電力損失及びＯＰアンプにおける電力損失が小さくなる。
【００１６】
また、上記分割電圧発生回路２ａは、電源回路１ａに並列的に接続され、かつ電源回路１ａの端子間電圧０（Ｖ），ｎＶＢ（Ｖ）を直列接続された５つの抵抗Ｒ１〜Ｒ５により分割し、４レベルの分割電圧でもって各分割電圧に対応するＯＰ１〜ＯＰ４を動作させる。即ち、ＯＰ１の非反転端子（＋端子）にはＶ０からＲ１分電圧降下したレベルの分割電圧が、ＯＰ２の非反転端子にはＶ０からＲ１，Ｒ２分電圧降下したレベルの分割電圧が、ＯＰ３の非反転端子にはＶ０からＲ１〜Ｒ３分電圧降下したレベルの分割電圧が、ＯＰ４の非反転端子にはＶ０からＲ１〜Ｒ４分電圧降下したレベルの分割電圧が、それぞれ入力される。これにより、高電圧側で電位間隔の等しい２つの分割電圧出力Ｖ１，Ｖ２と低電圧側で電位間隔の等しい２つの分割電圧出力Ｖ３，Ｖ４を発生させる。つまり、Ｖ０−Ｖ１＝Ｖ１−Ｖ２＝Ｖ３−Ｖ４＝Ｖ４−Ｖ５である。
【００１７】
そして、高電圧側のＯＰ１，ＯＰ２の正電源端子はＶ０のラインに接続され、負電源端子は、電源回路１のＶＢ，２ＶＢ，３ＶＢ，・・・〜（ｎ−１）ＶＢの電圧出力のうち、ＯＰ２の分割電圧出力Ｖ２未満でありかつＶ２に近い電圧出力に接続される。一方、低電圧側のＯＰ３，ＯＰ４の負電源端子はＶ５のラインに接続され、正電源端子は、電源回路１のＶＢ，２ＶＢ，３ＶＢ，・・・〜（ｎ−１）ＶＢの電圧出力のうち、ＯＰ３の分割電圧出力Ｖ３よりも高くかつＶ３に近い電圧出力に接続される。尚、上記ＯＰ２の分割電圧出力Ｖ２未満でありかつＶ２に近い電圧出力とは、十分にＶ２を供給できるレベルであり、汎用の単電源のＯＰアンプであれば、例えばＶ２−１〜Ｖ２−２（Ｖ）程度のレベルであり、上記ＯＰ３の分割電圧出力Ｖ３よりも高くかつＶ３に近い電圧出力とは、十分にＶ３を供給できるレベルであり、例えばＶ３＋１〜Ｖ３＋２（Ｖ）程度のレベルである。
【００１８】
また、図２に示す駆動電圧回路Ｋ２は、電源回路１ｂの回路構成を図１のものから若干変更したものであり、分割電圧発生回路２ｂは図１のものと同じである。電源回路１ｂの梯子型回路の一並列腕において、容量素子を接続した１本の接続線と、該接続線から２本に分岐した接続線に順方向の異なる整流器とを各々配置し、更に前記２本に分岐した接続線間の直列腕に容量素子を挿入した構成であり、この構成を多段縦続接続したものである。この駆動電圧回路Ｋ２の電源回路１も図１のものと同様に、ＶＢ，２ＶＢ，３ＶＢ，・・・ｎＶＢの電圧出力を取り出すことができる。
【００１９】
そして、第２の発明の実施形態を図３に示す。同図の駆動電圧回路Ｋ３の電源回路１ｃは図１のものと同じであり、分割電圧発生回路２ｃにおいて、高電圧側のＯＰ１の正電源端子はＶ０のラインに接続され、その負電源端子は、電源回路１ｃのＶＢ，２ＶＢ，３ＶＢ，・・・〜（ｎ−１）ＶＢの電圧出力のうち、ＯＰ１の分割電圧出力Ｖ１未満でありかつＶ１に近い電圧出力に接続される。同様に、ＯＰ２の正電源端子はＶ０のラインに接続され、その負電源端子は、電源回路１ｃのＶＢ，２ＶＢ，３ＶＢ，・・・〜（ｎ−１）ＶＢの電圧出力のうち、ＯＰ２の分割電圧出力Ｖ２未満でありかつＶ２に近い電圧出力に接続される。
【００２０】
一方、低電圧側のＯＰ３の負電源端子はＶ５のラインに接続され、その正電源端子は、電源回路１ｃのＶＢ，２ＶＢ，３ＶＢ，・・・〜（ｎ−１）ＶＢの電圧出力のうち、ＯＰ３の分割電圧出力Ｖ３よりも高くかつＶ３に近い電圧出力に接続される。同様に、ＯＰ４の負電源端子はＶ５のラインに接続され、その正電源端子は、電源回路１のＶＢ，２ＶＢ，３ＶＢ，・・・〜（ｎ−１）ＶＢの電圧出力のうち、ＯＰ４の分割電圧出力Ｖ４よりも高くかつＶ４に近い電圧出力に接続される。
【００２１】
また、例えばＯＰ２において、その正電源端子をＶ０ではなくＶ２よりも高くかつＶ２に近い電源回路１ｃの一電圧出力に接続しても構わない。その場合、前記電源回路１ｃの一電圧出力は、十分にＶ２を供給できるレベルであり、Ｖ２＋１〜Ｖ２＋２（Ｖ）程度のレベルであることが好ましい。このような接続は、ＯＰ１，ＯＰ３，ＯＰ４でも同様に施すことができる。
【００２２】
図４の駆動電圧回路Ｋ４の電源回路１ｄは図２の電源回路１ｂと同じであり、分割電圧発生回路２ｄは図３の分割電圧発生回路２ｃと同じである。この構成においても、図３と同様にＯＰ１〜ＯＰ４の各々に対して、その分割電圧出力Ｖ１〜Ｖ４に近い電源回路１ｄの電圧出力を入力することが可能である。
【００２３】
上記実施形態では、ＯＰアンプを４個使用した構成について説明したが、高電圧側で３個以上、低電圧側で３個以上の計６個以上使用しても良い。
【００２４】
また上記図１〜図４の実施形態において、波高値ＶＢの入力パルスは矩形波或いは正弦波であるが、例えば矩形波を発生させるスイッチング回路として図６に示すチョッパ式（断続式）スイッチング回路１１を用いる。このチョッパ式スイッチング回路１１は、ロジック電圧ＶDDをスイッチングトランジスタにより断続させるものであり、前記スイッチングトランジスタのベース電流制御部のＰＷＭ（PULSE WIDTH MODULATION）制御部により、ｎＶＢが所望のレベル（３０〜４０Ｖ程度）を保持するように、スイッチングのデューティーをフィードバック制御する。尚、図６において１２はコッククロフトウォルトン回路から成る電源回路、１３は分割電圧発生回路である。矩形波を発生させる他のスイッチング回路として、図７に示す公知の自励フライバック式スイッチング回路を用いることもできる。
【００２５】
このような矩形波或いは正弦波を発生させるスイッチング回路は、上記のものに限定されず種々の構成を採用し得る。
【００２６】
また本発明は、単純マトリックス型のＬＣＤであれば適用でき、ＳＴＮ（Super Twisted Nematic ）型、ＴＮ（Twisted Nematic ）型、強誘電性液晶型、反強誘電性液晶型、双安定性液晶型等のＬＣＤに応用可能である。
【００２７】
かくして、本発明は、ＯＰアンプの正負電源端子間電圧を小さくでき、その結果電源回路の電力損失及びＯＰアンプにおける電力損失がきわめて小さくなり、駆動電圧回路の消費電力を大幅に低減し得るという作用効果を有する。
【００２８】
尚、本発明は上記の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の変更は何等差し支えない。
【００２９】
【実施例】
本発明の実施例を以下に説明する。
【００３０】
（実施例）
図７のスイッチング回路１４を有する図１の駆動電圧回路Ｋ１と、図８の直流電源２０を用いた図５の駆動電圧回路Ｋとを作製し、それらを各々画面サイズ３．８インチ，２４０×３２０ドットのカラーＬＣＤに設け、液晶パネルに市松模様を表示させた場合について、ＯＰアンプの消費電力、ＬＣＤ全体の消費電力を測定比較した。
【００３１】
ＯＰ１〜ＯＰ４の出力電流をそれぞれＩ１〜Ｉ４とし、ＯＰ１〜ＯＰ４の回路電流（ＯＰアンプの正電源端子から流れ込む電流と負電源端子から流れ出す電流について、それらの差分を大きい方から引いた電流値）をＩccとする。例えば、Ｉccは、ＯＰ１の場合正電源端子から流れ込む電流はＩcc＋Ｉ１、負電源端子から流れ出す電流はＩccであり、差分Ｉ１をＩcc＋Ｉ１から引いた分であり、ＯＰ２の場合正電源端子から流れ込む電流はＩcc、負電源端子から流れ出す電流はＩcc＋Ｉ２であり、差分Ｉ２をＩcc＋Ｉ２から引いた分である。
【００３２】
そして、図１のもののＯＰアンプ部での消費電力は、Ｉcc×ＶEE＋Ｉ１×（ＶEE−Ｖ１）＋Ｉ２×｛Ｖ２−３／４（ＶEE）｝＋Ｉ３×｛（１／４）ＶEE−Ｖ３｝＋Ｉ４×Ｖ４であり、図５のもののＯＰアンプ部での消費電力は、２Ｉcc×ＶEE＋Ｉ１×（ＶEE−Ｖ１）＋Ｉ２×｛Ｖ２−１／２（ＶEE）｝＋Ｉ３×｛（１／２）ＶEE−Ｖ３｝＋Ｉ４×Ｖ４である。これらの差を取ると、ＶEE×｛Ｉcc＋（１／４）Ｉ２＋（１／４）Ｉ３｝だけ図５の方が大きい。これに、ＶEE＝２８．９５Ｖ，Ｖ１＝２７．４３Ｖ，Ｖ２＝２５．９２Ｖ，Ｖ３＝３．０３１Ｖ，Ｖ４＝１．５２７Ｖ，Ｉcc＝０．７ｍＡ，Ｉ１＝０．１０２ｍＡ，Ｉ２＝０．７１４ｍＡ，Ｉ３＝０．７７２ｍＡ，Ｉ４＝０．０９６ｍＡを代入すると、従来の図５の場合５７．８３ｍＷ、図１の場合２６．８２ｍＷであった。従って、約５４％の大幅な消費電力が削減できた。
【００３３】
また、ＬＣＤ全体の消費電力を比較した場合、従来の図５の場合約１９０．４ｍＷ、図１の場合約１００．１ｍＷであり、約４７％の大幅な消費電力が削減できた。
【００３４】
【発明の効果】
本発明は、電源回路は、整流器の順方向を交互に変えて複数の整流器を梯子型回路の並列腕に多段縦続接続しかつ該梯子型回路の直列腕に容量素子を挿入した多段縦続整流型の昇圧回路から成り、高電圧側の複数の演算増幅器の負電源端子に対して最も低電圧出力の演算増幅器の分割電圧出力に近接しかつ該分割電圧出力未満の電位を入力させ、低電圧側の複数の演算増幅器の正電源端子に対して最も高電圧出力の演算増幅器の分割電圧出力に近接しかつ該分割電圧出力超の電位を入力させることにより、出力電圧を細かに分割可能な昇圧回路を用いた電源回路からＯＰアンプに入力することで、ＯＰアンプの正負電源端子間電圧を小さくでき、その結果電源回路の電力損失及びＯＰアンプにおける電力損失がきわめて小さくなり、駆動電圧回路及び液晶表示装置の消費電力を大幅に低減し得るという作用効果を有する。
【００３５】
また本発明は、電源回路は、整流器の順方向を交互に変えて複数の整流器を梯子型回路の並列腕に多段縦続接続しかつ該梯子型回路の直列腕に容量素子を挿入した多段縦続整流型の昇圧回路から成り、高電圧側の複数の演算増幅器の各負電源端子に対して各演算増幅器の分割電圧出力に近接しかつ該分割電圧出力未満の電位を入力させ、低電圧側の複数の演算増幅器の各正電源端子に対して各演算増幅器の分割電圧出力に近接しかつ該分割電圧出力超の電位を入力させることにより、各ＯＰアンプにおける正負電源端子間電圧を小さくでき、その結果昇圧回路の電力損失及びＯＰアンプにおける電力損失が更に小さくなり、駆動電圧回路及び液晶表示装置の消費電力が大幅に低減する。
【図面の簡単な説明】
【図１】本発明の駆動電圧回路Ｋ１の回路図である。
【図２】本発明の駆動電圧回路Ｋ２の回路図である。
【図３】本発明の駆動電圧回路Ｋ３の回路図である。
【図４】本発明の駆動電圧回路Ｋ４の回路図である。
【図５】従来の駆動電圧回路Ｋの回路図である。
【図６】本発明の駆動電圧回路であり、チョッパ式スイッチング回路を有するものの回路図である。
【図７】本発明のスイッチング回路の一例を示し、自励式フライバックスイッチング回路の回路図である。
【図８】従来の駆動電圧回路であり、ＤＣ−ＤＣコンバーターを有する直流電源を用いたものの回路図である。
【符号の説明】
１ａ：電源回路
２ａ：分割電圧発生回路
【図１】
0004069546.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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