(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されたメイン回路ブロックとサブ回路ブロックと、前記メイン回路ブロックから延びる複数の第１配線と、前記サブ回路ブロックから延びて前記第１配線に電気的に接続された複数の第２配線とを有する半導体集積回路装置の製造方法であって、前記第１配線とともに前記メイン回路ブロックを形成するメイン回路ブロック製造プロセスと、前記第２配線とともに前記サブ回路ブロックを形成するサブ回路ブロック製造プロセスを通じて、前記第１、第２配線の一部が互いに重なるようにして形成され、前記メイン回路ブロック製造プロセスが前記サブ回路ブロック製造プロセスに先行して行われることを特徴とする半導体集積回路装置の製造方法。
【請求項２】
前記メイン回路ブロックとサブ回路ブロックとの間に複数のボンディングパッドが配置され、前記複数の第１配線が前記メイン回路ブロックから、前記複数のボンディングパッドの間を通って前記サブ回路ブロックの方向に延びることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項３】
半導体基板上に形成されたメイン回路ブロックとサブ回路ブロックと、前記メイン回路ブロックから延びる複数の第１配線と、前記サブ回路ブロックから延びて前記第１配線に電気的に接続された複数の第２配線とを有する半導体集積回路装置の製造方法であって、前記第１配線とともに前記メイン回路ブロックを形成するメイン回路ブロック製造プロセスと、前記第２配線とともに前記サブ回路ブロックを形成するサブ回路ブロック製造プロセスとを含み、これらのメイン回路ブロック製造プロセスとサブ回路ブロック製造プロセスとを通じて、前記第１、第２配線の一部が互いに重なるようにして形成され、前記サブ回路ブロック製造プロセスが前記メイン回路ブロック製造プロセスに先行して行われることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
前記メイン回路ブロックとサブ回路ブロックとの間に複数のボンディングパッドが配置され、前記複数の第１配線が前記メイン回路ブロックから、前記複数のボンディングパッドの間を通って前記サブ回路ブロックの方向に延びることを特徴とする請求項３記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、回路ブロックを有する半導体集積回路装置とその製造方法に関するものである。
【０００２】
【従来の技術】
図１９は回路ブロックを有する従来の１つの種類の半導体集積回路装置ＩＣ１を示す。この半導体集積回路装置ＩＣ１は、演算処理ユニット（ＣＰＵ）１とリードオンリメモリ（ＲＯＭ）３の２つの回路ブロックを有する。これらの回路ブロック１、３は同じ半導体基板ＳＣ１上に互いに離れて形成されており、ＣＰＵ１の左側にＲＯＭ３が形成されている。これらのＣＰＵ１とＲＯＭ３は、複数の配線４により互いに電気的に接続され、ＣＰＵ１において必要なときに、ＲＯＭ３からの読み出しが行われる。半導体基板ＳＣ１の左右の端縁には、複数のボンディングパッド５が配置されている。このボンディングパッド５は、半導体基板ＳＣ１上の配線層によりＣＰＵ１およびＲＯＭ３と電気的に接続されている。このボンディングパッド５は半導体集積回路装置ＩＣ１の外部リード（図示せず）に対して、ボンディングワイヤ（図示せず）によって電気的に接続され、外部リードとＣＰＵ１およびＲＯＭ３との間で信号をやりとりするのに使用される。
【０００３】
図２０は図１９の半導体集積回路装置ＩＣ１に対し、３つ目の回路ブロックとして、さらにランダムアクセスメモリ（ＲＡＭ）２を付加した従来の別の種類の半導体集積回路装置ＩＣ２を示す。この半導体集積回路装置ＩＣ２では、半導体基板ＳＣ２上に、ＣＰＵ１を中央にして、その左側にＲＯＭ３が、またその右側にＲＡＭ２が形成されている。ＣＰＵ１とＲＯＭ３は複数の配線４により、またＣＰＵ１とＲＡＭ２は複数の配線６により、それぞれ電気的に接続されている。ＣＰＵ１は必要なときにＲＡＭ２からの情報を配線６を介して取り込み、また必要なときにＲＡＭ２に対して記憶すべき情報を供給して、ＲＡＭ２にその情報を記憶させる。ボンディングパッド５は、図１９と同様に半導体基板ＳＣ２の左右両端縁に並べて配置されており、外部リードとＣＰＵ１、ＲＡＭ２、ＲＯＭ３との間の信号の伝達を行う。
【０００４】
従来では、例えば図１９に示す１つの種類の半導体集積回路装置ＩＣ１に対し、そのＣＰＵ１およびＲＯＭ３をそのまま流用し、それに別の回路ブロックであるＲＡＭ２を追加しようとしても、その追加作業が困難であり、図１９の半導体集積回路装置ＩＣ１とは別の、例えば図２０に示す別の種類の半導体集積回路装置ＩＣ２を製作している。この図２０に示す半導体集積回路装置ＩＣ２は、図１９に示す半導体集積回路とＣＰＵ１およびＲＯＭ３が共通であっても、図１９に示す半導体集積回路装置ＩＣ１とは別に、新しく開発、設計を行い、製作されるので、開発、設計コストを新たに必要とする不都合がある。
【０００５】
【発明が解決しようとする課題】
この発明の第１の目的は、このような不都合を改善し、回路ブロックを共通にして別の種類の半導体集積回路装置を簡単に製造することのできる改良された半導体集積回路装置を提案するものである。
この発明の第２の目的は、回路ブロックを共通にして別の種類の半導体集積回路装置から簡単に製造することのできる改良された半導体集積回路装置を提案するものである。
また、この発明の第３の目的は、回路ブロックを共通にして別の種類の半導体集積回路装置から簡単に製造することのできる改良された半導体集積回路装置の製造方法を提案するものである。
【０００６】
【課題を解決するための手段】
この発明の第１の目的に対応するこの発明による半導体集積回路装置は、１つの半導体基板の主面上に少なくとも１つの回路ブロックを有する半導体集積回路装置であって、前記半導体基板上には、複数のボンディングパッドと、複数の配線とを有している。この複数のボンディングパッドは、半導体集積回路装置の外部リードに接続され、回路ブロックの周辺に配置されている。また複数の配線は回路ブロックからボンディングパッドの間に延びるように延長されており、この複数の配線は、半導体基板の主面上に他の回路ブロックが設けられる場合にこの他の回路ブロックと接続するための配線であって、他の回路ブロックからの配線が接続可能な形状とされている。
回路ブロックからボンディングパッドの間に延びる複数の配線が、半導体基板の主面上に他の回路ブロックが設けられた場合に、この他の回路ブロックからの配線が接続可能な形状とされている結果、共通の半導体基板上に他の回路ブロックを間隔をおいて配置し、その配線同士を接続できる。それ故、少なくとも１つの回路ブロックを有する１つの種類の半導体集積回路装置に基づき、前記少なくとも１つの回路ブロックとそのボンディングパッドおよび第１の配線を流用して、他の種類の半導体集積回路装置を容易に製作することができる。
【０００７】
また、この発明の第１の目的に対応するこの発明による半導体集積回路装置では、好ましくは、前記複数の配線が前記他の回路ブロックからの配線が接続可能な先端部を有する。
また、この発明の第１の目的に対応するこの発明による半導体集積回路装置では、好ましくは、前記複数の配線の先端部には、前記半導体基板と垂直な垂直部分が形成される。
また、この発明の第１の目的に対応するこの発明による半導体集積回路装置では、好ましくは、前記複数の配線は、前記ボンディングパッドを越えないようにして、前記ボンディングパッドの間まで延びており、この各配線の先端部が前記ボンディングパッドの間に位置している。
また、この発明の第１の目的に対応するこの発明による半導体集積回路装置では、好ましくは、前記複数の配線の先端部には、各配線の延長方向と交差する交差線が形成される。
【０００８】
また、この発明の第２の目的に対応するこの発明による半導体集積回路装置は、１つの半導体基板上にメイン回路ブロックとサブ回路ブロックが互いに間隔をおいて並べて配置された半導体集積回路装置であって、半導体基板上に、複数のボンディングパッドと、複数の第１の配線と、複数の第２の配線とを有している。この複数のボンディングパッドは前記メイン回路ブロックとサブ回路ブロックとの間に配置され、外部リードに接続される。また複数の第１の配線は、メイン回路ブロックからボンディングパッドの方向に延びている。また複数の第２の配線は、サブ回路ブロックから延びて第１の配線に電気的に接続されている。
複数のボンディングパッドがメイン回路ブロックとサブ回路ブロックとの間に配置される結果、サブ回路ブロックは、メイン回路ブロックの周辺のボンディングパッドよりもさらに外側に配置され、サブ回路ブロックをメイン回路ブロックと同じ半導体基板の主表面上に並べて容易に形成することができる。結果として、メイン回路ブロックを共用して、種類の異なる複数の半導体集積回路装置を容易に形成できる。また、複数の第１の配線がメイン回路ブロックからボンディングパッドの方向に延び、併せて複数の第２の配線がこの第１の配線に電気的に接続される結果、メイン回路ブロックとサブ回路ブロックとの電気的な接続も容易に達成することができる。
【０００９】
また、この発明の第２の目的に対応するこの発明による別の半導体集積回路装置は、１つの半導体基板上にメイン回路ブロックとサブ回路ブロックが互いに間隔をおいて並べて配置された半導体集積回路装置であって、半導体基板上には、複数のボンディングパッドと、複数の第１の配線と、複数の第２の配線とを有する。この複数のボンディングパッドは、前記メイン回路ブロックとサブ回路ブロックとの間に配置され、外部リードに接続される。また複数の第１の配線は、前記メイン回路ブロックから前記ボンディングパッドの間に延びており、複数の第２の配線は、前記サブ回路ブロックから延びて前記第１配線に電気的に接続されている。
複数のボンディングパッドがメイン回路ブロックとサブ回路ブロックとの間に配置される結果、サブ回路ブロックは、メイン回路ブロックの周辺のボンディングパッドよりもさらに外側に配置することができ、サブ回路ブロックをメイン回路ブロックと同じ半導体基板の主表面上に並べて容易に形成することができる。結果として、メイン回路ブロックを共用して、種類の異なる半導体集積回路装置を容易に形成できる。また、複数の第１の配線がメイン回路ブロックからボンディングパッドの間に延び、併せて複数の第２の配線がこの第１の配線に電気的に接続される結果、メイン回路ブロックとサブ回路ブロックとの電気的な接続も容易に達成することができる。
【００１０】
また、この発明の第２の目的に対応するこの発明による半導体集積回路装置では、好ましくは、前記複数の第１配線が先端部を有し、この先端部に前記第２配線が接続される。
また、この発明の第２の目的に対応するこの発明による半導体集積回路装置では、好ましくは、前記複数の配線の先端部には、前記半導体基板と垂直な垂直部分が形成される。
また、この発明の第２の目的に対応するこの発明による半導体集積回路装置では、好ましくは、前記複数の第１配線が、前記ボンディングパッドを越えないようにして、前記メイン回路ブロックから前記ボンディングパッドの間まで延びており、この各第１配線の先端部が前記ボンディングパッドの間に位置している。また、この発明の第２の目的に対応するこの発明による半導体集積回路装置では、好ましくは、前記複数の第１配線の先端部には、前記各第１配線の延長方向と交差する交差線が形成される。
また、この発明の第２の目的に対応するこの発明による半導体集積回路装置では、好ましくは、前記第１配線と第２配線が同じ層に配置され、前記各第２配線は前記第１配線の先端部に重なり、電気的に接続される。
また、この発明の第２の目的に対応するこの発明による半導体集積回路装置では、好ましくは、前記第１配線と第２配線が互いに異なる層に配置され、前記第２配線が前記垂直部分を介して前記第１配線の先端部に電気的に接続される。
また、この発明の第２の目的に対応するこの発明による半導体集積回路装置では、好ましくは、前記ボンディングパッドが前記メイン回路ブロックと前記サブ回路ブロックへ電源電圧を供給する電源供給パッドを含んでいる。
また、この発明の第２の目的に対応するこの発明による半導体集積回路装置では、好ましくは、前記ボンディングパッドが前記サブ回路ブロックへ電源電圧を供給する電源供給パッドを含んでいる。
【００１１】
また、この発明の第３の目的に対応するこの発明による半導体集積回路装置の製造方法は、１つの半導体基板の主表面上に互いに間隔をおいて並べて形成されたメイン回路ブロックとサブ回路ブロックと、前記メイン回路ブロックとサブ回路ブロックとの間の前記半導体基板上に配置された外部接続用の複数のボンディングパッドと、前記メイン回路ブロックから前記ボンディングパッドの方向に延びる複数の第１配線と、前記サブ回路ブロックから延びて前記第１配線に電気的に接続された複数の第２配線とを有する半導体集積回路装置の製造方法であって、メイン回路ブロック製造プロセスとサブ回路ブロック製造プロセスを含んでいる。メイン回路ブロック製造プロセスは、前記第１配線とともにメイン回路ブロックを形成するプロセスである。サブ回路ブロック製造プロセスは、前記第２配線とともに前記サブ回路ブロックを形成するプロセスである。これらのプロセスを通して、前記第１、第２配線の一部が互いに重なるようにして形成されることを特徴とする。
これらのメイン回路ブロック製造プロセスとサブ回路ブロック製造プロセスを通して、１つの半導体基板の主表面上に互いに間隔をおいてメイン回路ブロックとサブ回路ブロックとを並べて形成し、しかもそれらの間の第１、第２配線による電気的接続も容易に達成することができ、結果として、メイン回路ブロックを共用して、種類の異なる半導体集積回路を容易に製作できる。
【００１２】
また、この発明の第３の目的に対応するこの発明による別の半導体集積回路装置の製造方法は、１つの半導体基板上に互いに間隔をおいて並べて形成されたメイン回路ブロックとサブ回路ブロックと、前記メイン回路ブロックとサブ回路ブロックとの間の前記半導体基板上に配置された外部接続用の複数のボンディングパッドと、前記メイン回路ブロックから前記ボンディングパッドの間に延びる複数の第１配線と、前記サブ回路ブロックから延びて前記第１配線に電気的に接続された複数の第２配線とを有する半導体集積回路装置の製造方法であって、メイン回路ブロック製造プロセスとサブ回路プロセスを含んでいる。メイン回路ブロック製造プロセスは、前記第１配線とともに前記メイン回路ブロックを形成するプロセスである。サブ回路ブロック製造プロセスは、前記第２配線とともに前記サブ回路ブロックを形成するプロセスである。これらのプロセスを通して、前記第１、第２配線の一部が互いに重なるようにして形成される。
これらのメイン回路ブロック製造プロセスとサブ回路ブロック製造プロセスを通して、１つの半導体基板の主表面上にメイン回路ブロックとサブ回路ブロックを並べて形成でき、しかもそれらの間の第１、第２配線による電気的接続も容易に達成することができ、結果として、メイン回路ブロックを共用して、種類の異なる半導体集積回路を容易に製作できる。
【００１３】
また、この発明の第３の目的に対応したこの発明による半導体集積回路装置の製造方法では、好ましくは、前記メイン回路ブロック製造プロセスが、前記サブ回路ブロック製造プロセスに先行して行われることを特徴とする。
また、この発明の第３の目的に対応したこの発明による半導体集積回路装置の製造方法では、好ましくは、前記サブ回路ブロック製造プロセスが、前記メイン回路ブロック製造プロセスに先行して行われる。
【００１４】
【発明の実施の形態】
＜半導体集積回路装置の実施の形態の説明＞
まず、この発明による半導体集積回路装置の実施の形態について説明する。
【００１５】
実施の形態１．
図１はこの発明による半導体集積回路装置の実施の形態１を示す。この実施の形態１の半導体集積回路装置は符号１０で示される。この半導体集積回路装置１０はシリコンなどの半導体基板１１を用いて作られている。この半導体基板１１は矩形状であり、その主表面の中央部にメイン回路ブロック１２が形成されている。このメイン回路ブロック１２のメイン回路は演算処理ユニット（ＣＰＵ）であり、ほぼ矩形状に形成されている。このＣＰＵ１２は、ＭＯＳＦＥＴなどの多数の能動回路素子を組み込んで構成される。
【００１６】
ＣＰＵ１２の左右の周辺には、それぞれ複数のボンディングパッド１３、１４が形成されている。これらのボンディングパッド１３、１４は、ＣＰＵ１２の左右の端縁に沿って互いに間隔をおいて上下方向に整列して形成されている。このボンディングパッド１３、１４は図示しない内部配線によってＣＰＵ１２の各回路部分に接続される。また、これらのボンディングパッド１３、１４は、半導体基板１１の周辺に配置される複数の外部リード６、７に、それぞれ内部リード８、９によって接続され、ＣＰＵ１２に対して、所定の動作を行わせる。この外部リード６、７、内部リード８、９は、ＣＰＵ１２に対して外部からの電源電圧、各種入力信号を与え、またＣＰＵ１２からの各種出力信号を外部へ導出する。ボンディングパッド１３、１４は、ＣＰＵ１２が全ての機能を果たすための、外部との接続を全て行うものであり、そのために必要な数のボンディングパッド１３、１４が用意されている。なお、図１において、パッケージＰＫは点線で示され、半導体基板１１、外部リード６、７の内端部および内部リード８、９を封止する。このパッケージＰＫは例えば樹脂パッケージである。外部リード６、７の外端部はパッケージＰＫから外部に導出されており、外部との接続に供される。
【００１７】
ＣＰＵ１２の左右には、複数の配線１５、１６が配置されている。複数の配線１５はＣＰＵ１２からその右側へ互いに平行に延長され、隣接する各ボンディングパッド１３の間に延びている。同様に複数の配線１６はＣＰＵ１２からその左側へ互いに平行に延長され、隣接する各ボンディングパッド１４の間に延びている。これらの複数の配線１５、１６の内端は、それぞれＣＰＵ１２の所定の回路部分に接続され、またそれぞれの外端の先端部１５ａ、１６ａは隣接するボンディングパッド１３、１４の間を通り、その外側に達している。これらの複数の配線１５、１６はＣＰＵ１２を他のサブ回路ブロックと接続するのに用いられるが、実施の形態１では、半導体基板１１上にはメイン回路ブロック（ＣＰＵ）１２が形成されるのみで、他のサブ回路ブロックは形成されていないので、配線１５、１６は接続に使用されていない。
【００１８】
実施の形態１において、半導体基板１１の面積をより大きくし、その主表面上に、ＣＰＵ１２の左右の両側、具体的にはボンディングパッド１３、１４の外側の両方またはその一方に、他のサブ回路ブロックを形成するためのスペースを確保し、このスペースを利用して、他のサブ回路ブロックを形成することができる。このスペースに他のサブ回路ブロックが形成された場合、ＣＰＵ１２は同じ構成でそのまま流用され、結果として半導体集積回路装置１０とは異なる種類の半導体集積回路装置が構成される。また、配線１５、１６はその外端に先端部１５ａ、１６ａを形成しているので、他のサブ回路ブロックが形成された場合、その形成プロセスの中で、この先端部１５ａ、１６ａを利用して、他のサブ回路ブロックからの配線と容易に重ねることができ、他のサブ回路ブロックとの接続を容易に達成できる。
【００１９】
実施の形態２．
図２はこの発明による半導体集積回路装置の実施の形態２を示す。この実施の形態２の半導体集積回路装置は符号２０で示される。この半導体集積回路装置２０は、実施の形態１の半導体基板１１よりも面積の大きな半導体基板２１を用いて構成される。この半導体集積回路装置２０では、半導体基板２１の主表面上に、実施の形態１と同じメイン回路ブロック１２、すなわちＣＰＵ１２が、実施の形態１と同じ寸法で、同じ製造プロセスで半導体基板２１の左寄りの部分に形成されており、その主表面の右側にはスペース１７が確保されている。なお図２では、外部リード６、７とボンディングパッド１３、１４との間の内部リード８、９は図面を簡単にするために、省略されている。
【００２０】
実施の形態２では、ＣＰＵ１２の右側のスペース１７を利用して、サブ回路ブロック２２が形成されている。このサブ回路ブロック２２はランダムアクセスメモリ（ＲＡＭ）である。このＲＡＭ２２は、半導体基板２１の右側のスペース１７上に形成され、ＣＰＵ１２の右側に、具体的には、ＣＰＵ１２の右端縁に位置するボンディングパッド１３のさらに右側に位置するように形成されている。言い換えれば、ＲＡＭ２２は、ＣＰＵ１２との間にボンディングパッド１３を挟むようにして形成されている。ＲＡＭ２２は、その左側へ延長された複数の配線２５を有し、この配線２５によってＣＰＵ１２からその右側へ延長された複数の配線１５と接続され、ＣＰＵ１２とＲＡＭ２２の相互接続が達成される。
【００２１】
具体的には、配線２５は配線１５と同数で、同じピッチで互いに平行に延長され、図３に示すように、配線１５の先端部１５ａの上に、配線２５の先端部２５ａが重なるように配置される。この先端部１５ａ、２５ａの重なりによって、配線１５、２５の電気的接続が達成される。なお、実施の形態２では、配線１６は接続に使用されない。
【００２２】
このように、実施の形態２の半導体集積回路装置２０は、メイン回路ブロック（ＣＰＵ）１２にサブ回路ブロック（ＲＡＭ）２２を付加した別の種類の半導体集積回路装置であるが、実施の形態１の半導体基板１１よりも大きな面積の半導体基板２１を用い、その主表面上には実施の形態１と同じ寸法、同じプロセスで、ＣＰＵ１２をそのまま形成し、その半導体基板２１上のスペース１７上にＲＡＭ２２を形成することにより簡単に構成される。また、ＣＰＵ１２とＲＡＭ２２の相互接続も、配線１５、２５の重なりにより簡単に達成される。この結果、半導体集積回路装置２０全体についての新たな開発が不要となり、その開発、製造コストが低減できる。なお、半導体集積回路装置２０を単なる半導体記憶装置として製造する場合には、メイン回路ブロック１２は演算処理ユニットＣＰＵに替えて、メモリコントローラを形成する。
【００２３】
実施の形態３．
図４はこの発明による半導体集積回路装置の実施の形態３を示す。この実施の形態３の半導体集積回路装置は符号３０で示される。この半導体集積回路装置３０は、実施の形態１の半導体基板１１よりも大きな半導体基板３１を用いて構成される。この半導体集積回路装置３０では、半導体基板３１の主表面上に、実施の形態１と同じメイン回路ブロック１２、すなわちＣＰＵ１２が実施の形態１と同じ寸法で、同じ製造プロセスで半導体基板３１の右寄りの部分に形成されており、その主表面の左側にはスペース１８が確保されている。なお図４でも、外部リード６、７とボンディングパッド１３、１４との間の内部リード８、９は図面を簡単にするために、省略されている。
【００２４】
実施の形態３では、半導体基板３１上のスペース１８を利用して、サブ回路ブロック３２が形成されている。このサブ回路ブロック３２はリードオンリメモリ（ＲＯＭ）である。このＲＯＭ３２は、半導体基板１１の左側のスペース１８上に形成され、ＣＰＵ１２の左側に、具体的には、ＣＰＵ１２の左端縁に位置するボンディングパッド１４のさらに左側に位置するように形成されている。言い換えれば、ＲＯＭ３２はＣＰＵ１２との間にボンディングパッド１４を挟むようにして形成されている。ＲＯＭ３２は、その右側へ延長された複数の配線３６を有し、この配線３６によってＣＰＵ１２からその左側へ延長された複数の配線１６と接続され、ＣＰＵ１２とＲＯＭ３２の相互接続が達成される。なお、実施の形態３では、配線１５は接続に使用されない。
【００２５】
具体的には、配線３６は配線１６と同数で、同じピッチで互いに平行に延長され、図５に示すように、配線１６の先端部１６ａの上に、配線３６の先端部３６ａが重なるように配置される。この先端部１６ａ、３６ａの重なりによって、配線１６、３６の電気的接続が達成される。
【００２６】
このように、実施の形態３の半導体集積回路装置３０は、メイン回路ブロック（ＣＰＵ）１２にサブ回路ブロック（ＲＯＭ）３２を付加した別の種類の半導体集積回路装置であるが、実施の形態１の半導体基板１１よりも大きな面積の半導体基板３１を用い、その主表面上に実施の形態１と同じに形成したＣＰＵ１２をそのまま使用しながら、その半導体基板３１上のスペース１８上にＲＯＭ３２を形成することにより簡単に構成される。また、ＣＰＵ１２とＲＯＭ３２の相互接続も、配線１６、３６の重なりにより簡単に達成される。この結果、半導体集積回路装置３０全体についての新たな開発が不要となり、その開発、製造コストが低減できる。
【００２７】
実施の形態４．
図６はこの発明による半導体集積回路装置の実施の形態４を示す。この実施の形態４の半導体集積回路装置は符号４０で示される。この半導体集積回路装置４０は、実施の形態２、３の半導体基板２１、３１よりも大きな面積の半導体基板４１を用いて構成される。この半導体基板４１の主表面上には、実施の形態１と同じメイン回路ブロック１２、すなわちＣＰＵ１２が実施の形態１と同じ寸法で、同じ製造プロセスで、その中央部に形成されており、その右側にスペース１７が、またその左側にスペース１８が確保されている。なお図６でも、外部リード６、７とボンディングパッド１３、１４との間の内部リード８、９は図面を簡単にするために、省略されている。
【００２８】
実施の形態４では、半導体基板４１上のスペース１７を利用して、サブ回路ブロック２２が形成され、また半導体基板４１上のスペース１８を利用してサブ回路ブロック３２が形成されている。サブ回路ブロック２２はランダムアクセスメモリ（ＲＡＭ）であり、またサブ回路ブロック３２はリードオンリメモリ（ＲＯＭ）である。ＲＡＭ２２は半導体基板１１の右側のスペース１７上に形成され、ＣＰＵ１２の右側に、具体的にはＣＰＵ１２の右側に位置するボンディングパッド１３の右側に位置するように形成されている、ＲＯＭ３２は、半導体基板１１の左側のスペース１８上に形成され、ＣＰＵ１２の左側に、具体的には、ＣＰＵ１２の左端縁に位置するボンディングパッド１４のさらに左側に形成されている。言い換えれば、ＲＡＭ２２およびＲＯＭ３２は、それぞれＣＰＵ１２との間にボンディングパッド１３、１４を挟むようにして形成されている。ＲＡＭ２２、ＲＯＭ３２は、それぞれ図２、図４のＲＡＭ２２、ＲＯＭ３２と同じ寸法で同じプロセスで形成される。ＲＡＭ２２はその左側へ延長された複数の配線２５を有し、またＲＯＭ３２は、その右側へ延長された複数の配線３６を有し、これらの配線２５、３６によってＣＰＵ１２からその右側および左側へ延長された複数の配線１５、１６と接続され、ＣＰＵ１２とＲＡＭ２２およびＲＯＭ３２の相互接続が達成される。
【００２９】
具体的には、配線２５、３６は配線１５、１６と同数で、同じピッチで互いに平行に延長され、図３、図５に示すように、配線１５の先端部１５ａの上に、配線２５の先端部２５ａが、また配線１６の先端部１６ａの上に、配線３６の先端部３６ａが重なるように配置される。この先端部１５ａ、２５ａ、および１６ａ、３６ａの重なりによって、配線１５、２５、および配線１６、３６の電気的接続が達成される。
【００３０】
このように、実施の形態４の半導体集積回路装置４０は、メイン回路ブロック（ＣＰＵ）１２にサブ回路ブロック（ＲＡＭ）２２と（ＲＯＭ）３２を付加した別の種類の半導体集積回路装置であるが、実施の形態２、３の半導体基板２１、３１よりも大きな面積の半導体基板４１を用い、その主表面上に、実施の形態１と同じに形成されたＣＰＵ１２をそのまま使用しながら、その半導体基板１１上のスペース１７、１８上に実施の形態２、３と同じＲＡＭ２２、ＲＯＭ３２を形成することにより簡単に構成される。また、ＣＰＵ１２とＲＡＭ２２、ＲＯＭ３２の相互接続も、配線１５と配線２５、配線１６と３６の重なりにより簡単に達成される。この結果、半導体集積回路装置４０全体についての新たな開発が不要となり、その開発、製造コストが低減できる。
【００３１】
次に、電源電圧供給パッドの配置について説明する。図６では、ボンディングパッド１３の一番上のパッド１３１がメイン回路ブロック１２およびサブ回路ブロック２２に対する電源電圧供給パッドとされており、このメイン回路ブロック１２とサブ回路ブロック２２とに挟まれて配置されたパッド１３１が電源電圧供給ライン１３２、１３３によってメイン回路ブロック１２とサブ回路ブロック２２に接続されている。電源電圧供給ライン１３２、１３３は配線１５、１６と平行に配置され、隣接するメイン回路ブロック１２とサブ回路ブロック２２に接続されている。このような電源電圧供給パッド１３１と電源電圧供給ライン１３２、１３３の配置は、とくにサブ回路ブロック２２に対する電源電圧供給ラインがメイン回路ブロック１２の内部を通過するような悪い配置を解消するのに有効である。
【００３２】
また、図６では、ボンディングパッド１４の一番上のパッド１４１がサブ回路ブロック３２に対する専用の電源電圧供給パッドとされている。このパッド１４１は電源電圧供給ライン１４２によりサブ回路ブロック３２に接続されている。この電源電圧供給ライン１４２は配線１６、３６と平行に配置され、隣接するサブ回路ブロック３２に接続されている。すなわち、サブ回路ブロック２２への電源供給を、パッド１３１からではなく、パッド１４１から行うことにより、その電源供給ライン１４２はより短くなる。このような電源電圧供給パッド１４１と電源電圧供給ライン１４２の配置も、サブ回路ブロック３２に対する電源電圧供給ラインがメイン回路ブロック１２の内部を通過するような悪い配置を解消するのに有効である。
【００３３】
電源電圧供給パッド１３１と電源電圧供給ライン１３２、１３３の配置は、図６のメイン回路ブロック１２とサブ回路ブロック３２との間に電源電圧の供給にも用いることができ、また図２および図４の実施の形態２、３にも適用できる。また、電源電圧供給パッド１４１と電源電圧供給ライン１４２の配置は、図６のメイン回路ブロック１２とサブ回路ブロック２２との間に電源電圧の供給にも用いることができ、また図２および図４の実施の形態２、３にも適用できる。
【００３４】
実施の形態５．
図７はこの発明による半導体集積回路装置の実施の形態５の要部の拡大図である。この実施の形態５は図１の実施の形態１の変形例であり、配線１５、１６の長さが実施の形態１に比べて短くされている。配線１５、１６は隣接するボンディングパッド１３、１４の間に延長されているが、その長さが短く、その先端部１５ａ、１６ａは、ボンディングパッド１５、１６を超えてその外側に延びることなく、その内側に位置している。
【００３５】
実施の形態６．
図８はこの発明による半導体集積回路装置の実施の形態６の要部の拡大図である。この実施の形態６は図２の実施の形態２の変形例であり、配線１５、１６の長さが実施の形態２に比べて短くされている。配線１５、１６は隣接するボンディングパッド１３、１４の間に延長されているが、その長さが短く、その先端部１５ａ、１６ａは、ボンディングパッド１５、１６を超えてその外側に延びることなく、その内側に位置している。また、ＲＡＭ２２からの配線２５は、実施の形態２に比べてより長く延長されており、その先端部２５ａは隣接するボンディングパッド１３の間にまで延長され、ボンディングパッド１３の間において配線１５の先端部１５ａに重なっている。
【００３６】
実施の形態７．
図９はこの発明による半導体集積回路装置の実施の形態７の要部の拡大図である。この実施の形態７は図４の実施の形態３の変形例であり、配線１５、１６の長さが実施の形態２に比べて短くされている。配線１５、１６は隣接するボンディングパッド１３、１４の間に延長されているが、その長さが短く、その先端部１５ａ、１６ａは、ボンディングパッド１５、１６を超えてその外側に延びることなく、その内側に位置している。また、ＲＯＭ３２からの配線３６は、実施の形態３に比べてより長く延長されており、その先端部３６ａは隣接するボンディングパッド１４の間にまで延長され、ボンディングパッド１４の間において配線１６の先端部１６ａに重なっている。
【００３７】
これらの実施の形態５、６、７において、ＣＰＵ１２からの配線１５、１６の先端部１５ａ、１６ａがボンディングパッド１３、１４の内側に位置しているので、半導体基板１１、２１、３１をダイシングラインで切断するときに、配線１５、１６が切断されることがなく、その切断による配線くずが半導体集積回路装置に短絡事故をもたらすのを防止できる。図１の実施の形態１では、ボンディングパッド１３、１４の両外側で半導体基板１１が切断されるときに、また図２の実施の形態２ではボンディングパッド１４の左側で半導体基板２１が切断されるときに、また図４の実施の形態３ではボンディングパッド１３の右側で半導体基板３１が切断されるときに、切断によって配線１５、１６が切断されるおそれがあるが、実施の形態５、６、７のように、配線１５、１６の先端部１５ａ、１６ａがボンディングパッド１３、１４の間に位置していると、このような配線１５、１６の切断は起こらず、その切りくずに短絡の発生が防止できる。
【００３８】
実施の形態８．
図１０はこの発明による半導体集積回路装置の実施の形態８の要部を示す。この図１０は図４の実施の形態４の変形例を示す。この実施の形態８では、配線１５、１６の先端部１５ａ、１６ａに、配線１５、１６の延長方向と交差する交差線１５ｂ、１６ｂが設けられている。実施の形態８では、この交差線１５ｂ、１６ｂは配線１５、１６の延長方向と直交するように設けられており、先端部１５ａ、１６ａは、Ｔ字型に構成されている。この実施の形態８による配線１５、１６の構成は、実施の形態１、２、３にも適用できる。
【００３９】
実施の形態９．
図１１はこの発明による半導体集積回路装置の実施の形態９の要部を示す。この図１０は図４の実施の形態４の変形例を示す。この実施の形態９では、配線１５、１６の先端部１５ａ、１６ａに、配線１５、１６の延長方向と交差する交差線１５ｂ、１６ｂが設けられている。実施の形態９では、この交差線１５ｂ、１６ｂは配線１５、１６の延長方向と直交するように設けられており、先端部１５ａ、１６ａは、Ｌ字型に構成されている。この実施の形態９による配線１５、１６の構成は、実施の形態１、２、３にも適用できる。
【００４０】
実施の形態８、９の交差線１５ｂ、１６ｂは、回路ブロック２２、３２が回路ブロック１２に対してＹ方向に少し位置ずれし、配線２５、３６がＹ方向に少し位置ずれしても、交差線１５ｂ、１６ｂによって、配線１５、２５と配線１６、３６をより確実に重ねることができ、接続をより確実に行うことができる。なお、交差線１５ｂ、１６ｂはＣＰＵ１２からの配線１５、１６に対して形成し、ＲＡＭ２２、ＲＯＭ３２からの配線２５、３６には形成しない。ＲＡＭ２２、ＲＯＭ３２からの配線２５、３６に交差線１５ｂ、１６ｂのような交差線を設ければ、配線１５、１６が誤ってボンディングパッド１３、１４に重なり接続されるおそれがあるからである。
【００４１】
実施の形態１０．
図１２はこの発明による半導体集積回路装置の実施の形態１０の要部を示す。この実施の態様１０は配線１５、１６の先端部１５ａ、１６ａに、半導体基板１１、２１、３１、４１の主表面と垂直な垂直部分１５ｃ、１６ｃを形成したものである。この実施の形態１０では、配線２５、３６は、配線１５、１６と異なる平面に位置して垂直部分１５ｃ、１６ｃの先端に重なり、電気的な接続が達成される。
この実施の形態１０のよる配線１５、１６の構成は、実施の形態１から９の全てに適用できる。この実施の形態１０による配線１５、１６の構成は、特に半導体基板１１、２１、３１、４１に主表面上におけるメイン回路ブロック１２の配線１５、１６と、サブ回路ブロック２２、３２の配線２５、３６の高さのずれを補正するのに有効である。すなわち、垂直部分１５ｃ、１６ｃがなく、配線１５、１６と配線２５、３６が同一平面とならない場合、垂直部分１５ｃ、１６ｃを付加することにより、それらを同一平面に位置させ、それらの配線の接続を容易に実現できる。
【００４２】
＜半導体集積回路装置の製造方法の実施の形態の説明＞
次に、以上の各実施の形態１から１０の半導体集積回路装置の製造方法の実施の形態について説明する。この製造方法では、複数のマスクが各回路ブロック１２、２２、３２に対応してパーツ化され、この回路ブロック１２，２２，３２に対応してパーツ化されたマスクが準備される。図１３は回路ブロック（ＣＰＵ）１２に対応してパーツ化された第１マスク１２０を、また図１４は回路ブロック（ＲＡＭ）２２に対応してパーツ化された第２マスク２２０を、また図１５は回路ブロック（ＲＯＭ）３２に対応してパーツ化された第３マスク３２０をそれぞれ示す。これらのマスク１２０、２２０、３２０はそれぞれが多数のマスクによって構成されるが、それらをパーツ化して、１枚のマスクとして簡略化して図に示している。
【００４３】
なお、第1、第２、第３マスク１２０、２２０、３２０ともマスクの中心部分にマスクパターンが位置するように、マスクパターンが配置される。これはマスクの周辺部に比べてその中心部では、ひずみが生じにくく、マスクを用いた写真製版の精度が向上し、歩留まりの向上を図り得るためである。
【００４４】
また、これらの製造方法の実施の形態では、図１６に示す露光装置を有する半導体ステッパ装置が使用される。この露光装置は、光源５０と、収光レンズ５２、マスク５４が使用される。マスク５４としては、パーツ化されたマスク１２０、２２０、３２０のいずれかが使用される。収光レンズ５１によってマスク５４の映像が縮小露光され、半導体ウエハ６０上に縮小露光される。半導体ステッパ装置によって半導体ウエハ６０がステップバイステップで順次ある方向に移動され、同じマスク５４の映像が所定の間隔で半導体ウエハ６０上に順次露光され、そのマスク５４に対応した回路ブロック１２、２２または３２が半導体ウエハ６０上に所定の間隔で形成される。
【００４５】
実施の形態１１．
実施の形態１１は、実施の形態１および５の半導体集積回路装置１０の製造方法である。この実施の形態１１では、マスク５４として、パーツ化された図１３に示すマスク１２０が使用され、図１７に示すように、メイン回路ブロック１２がボンディングパッド１３、１４および配線１５、１６とともに、半導体ウエハ６０上に、所定の間隔で順次形成される。半導体集積回路装置１０は半導体ウエハ６０をダイシングラインＬ１、Ｌ２に沿って切断することによって得られる。
【００４６】
実施の形態１２．
実施の形態２、３、６、７のように、メイン回路ブロック１２とこれに１つのサブ回路ブロック２２または３２を形成する場合、この実施の形態１１の製造方法では、マスク１２０を用いて、メイン回路ブロック１２を形成するメイン回路ブロック製造プロセスが第１工程として、マスク２２０または３２０を用いて１つのサブ回路ブロック２２または３２を形成するサブ回路ブロック製造プロセスが、第１工程に続く第２工程として実行される。この実施の形態１２の製造方法によれば、配線２５または３６は配線１５、１６の先端部１５ａ、１６ａの上に重なるので、この実施の形態１２による製造方法は、実施の形態８、９、１０にも適用できる。
【００４７】
実施の形態１２において、メイン回路ブロック製造プロセスは、メイン回路１２に必要な複数の回路素子を全て形成し、またこれらの回路素子の所定の回路部分に接続されたボンディングパッド１３、１４を絶縁膜で覆い、この絶縁膜に各ボンディングパッド１３、１４を露出させる開口を形成し、その後さらに前記絶縁膜上の全面にメイン回路ブロック１２の所定の回路部分に接続された配線１５、１６を形成する配線形成段階までの工程がまず実行される。メイン回路ブロック１２がこの配線形成段階まで製造された状態で、サブ回路ブロック製造プロセスが実行される。
【００４８】
このサブ回路ブロック２２または３２は、半導体基板２１または３１のスペース１７または１８上に、メイン回路ブロック１２に並べて形成される。第２工程としてのこのサブ回路ブロック製造プロセスは、サブ回路ブロック２２または３２に必要な複数の全ての回路素子を形成し、この回路素子を覆う絶縁膜上にサブ回路ブロック２２または３２の所定の回路部分に接続された配線２５または３６を形成するための配線層を形成する配線層形成段階までの工程がまず実行される。この配線層はサブ回路ブロックの絶縁膜の全面を覆い、さらに一部が前記第1工程で形成した配線１５または１６の先端部１５ａ、１６ａに重なるようにして、形成される。この配線層は続いてパターニングされ、配線１５または１６の先端部１５ａ、１６ａの上に一部が重なった配線２５または３６が形成される。
【００４９】
配線１５および１６と、配線２５または３６を形成した後、メイン回路ブロック１２上には配線１５および１６を覆う絶縁膜が形成され、またサブ回路ブロック２２または３２上には、配線２５または３６を覆う絶縁膜が形成され、実施の形態２、３、６、７の半導体集積回路装置２０または３０が得られる。
【００５０】
図１８はこの実施の形態１２によって半導体ウエハ６０上に、実施の形態２に示す半導体集積回路装置２０を形成する場合を例示する。半導体集積回路装置２０は、ウエハ６０をダイシングラインＬ１、Ｌ２に沿って切断して得られる。
【００５１】
実施の形態１３．
この実施の形態１３は実施の形態１２におけるメイン回路ブロック製造プロセスとサブ回路ブロック製造プロセスの順番が変更され、サブ回路ブロック製造プロセスが第１工程として、またサブ回路ブロック製造プロセスがそれに続く第２工程としてそれぞれ実行される。この実施の形態１３の製造方法によれば、配線１５、１６の先端部１５ａ、１６ａが配線２５または３６の上に重なるので、実施の形態２、３、６、７において、配線１５、１６が配線２５、３６の上に重なるように変更された半導体集積回路装置２０、３０の製造に適用される。
【００５２】
実施の形態１３において、サブ回路ブロック２２または３２は、半導体基板２１または３１のスペース１７または１８上に、メイン回路ブロック１２に先行して形成される。このサブ回路ブロック２２または３２を形成するためのサブ回路ブロック製造プロセスでは、サブ回路ブロック２２または３２に必要な複数の全ての回路素子を形成し、この回路素子を覆う絶縁膜上にサブ回路ブロックの所定の回路部分に接続された配線２５または３６を形成する配線形成段階までの工程がまず実行される。
【００５３】
続くメイン回路ブロック製造プロセスは、サブ回路ブロック２２または３２に並べてメイン回路ブロック１２を形成する。このメイン回路ブロック製造プロセスは、メイン回路１２に必要な複数の回路素子を全て形成し、またこれらの回路素子の所定の回路部分に接続されたボンディングパッド１３、１４を絶縁膜で覆い、この絶縁膜に各ボンディングパッド１３、１４を露出させる開口を形成し、その後さらに前記絶縁膜上の全面にメイン回路ブロック１２の所定の回路部分に接続された配線１５、１６を形成する配線層形成段階までの工程がまず実行される。この配線層はメイン回路ブロックの絶縁膜の全面を覆い、さらに一部が前記第1工程で形成した配線２５または３６に重なるようにして、形成される。この配線層は続いてパターニングされ、配線２５または３６に先端部１５ａ、１６ａが重なった配線１５または１６が形成される。
【００５４】
配線２５または３６と、配線１５および１６を形成した後、メイン回路ブロック１２上には配線１５および１６を覆う絶縁膜が形成され、またサブ回路ブロック２２または３２上には、配線２５または３６を覆う絶縁膜が形成され、実施の形態２、３、６、７において、配線１５、１６が配線２５または３６の上に重なるよう変更された半導体集積回路装置２０または３０が得られる。
【００５５】
実施の形態１４．
この実施の形態１４は、実施の形態４、８、９の半導体集積回路装置４０の製造方法である。これらの実施の形態４、８、９では、メイン回路ブロック１２に加えて２つのサブ回路ブロック２２および３２を形成する。この実施の形態１４では、メイン回路ブロック１２を形成するメイン回路製造プロセスが第１工程として実行され、サブ回路ブロック２２または３２の一方を形成するサブ回路ブロック製造プロセスがそれに続く第２工程として実行され、さらにサブ回路ブロック２２または３２の他方を形成するサブ回路ブロック製造プロセスが第３工程として実行される。
【００５６】
実施の形態１４において、メイン回路ブロック製造プロセスは実施の形態１２と同様に行われ、また各サブ回路ブロック２２、３２を形成するサブ回路ブロック製造プロセスも、実施の形態１２と同様に行われる。
【００５７】
実施の形態１５．
この実施の形態１５も、実施の形態４、８、９の半導体集積回路装置４０の製造方法である。これらの実施の形態４、８、９では、メイン回路ブロック１２に加えて２つのサブ回路ブロック２２および３２を形成する。この実施の形態１５では、サブ回路ブロック２２または３２の一方を形成するサブ回路ブロック製造プロセスが第１工程として実行され、サブ回路ブロック２２または３２の他方を形成するサブ回路ブロック製造プロセスが第２工程として実行され、最後に、メイン回路ブロック１２を形成するメイン回路ブロック製造プロセスが第３工程として実行される。
【００５８】
実施の形態１５において、メイン回路ブロック製造プロセスは実施の形態１２と同様に行われ、また各サブ回路ブロック２２、３２を形成するサブ回路ブロック製造プロセスは実施の形態１３と同様に行われ、またメイン回路ブロック１２を形成するメイン回路ブロック製造プロセスも、実施の形態２３と同様に行われる。もちろん、メイン回路ブロック１２は、サブ回路ブロック２２、３２の間に形成され、配線１５、１６が配線２５、３６の上に重なる。
【００５９】
実施の形態１１から１５によれば、１つの半導体基板の主表面上に並べて他の回路ブロックを適宜追加し、種類の異なる半導体集積回路装置を容易に製作でき、また２つ以上の回路ブロックの相互間における配線の電気的接続も、メイン回路ブロック製造プロセスとサブ回路ブロック製造プロセスを通じて容易に達成することができる。
【００６０】
他の実施の形態．
以上の各実施の形態はメイン回路ブロック１２を演算処理ユニット（ＣＰＵ）とし、サブ回路ブロック２２、３２をランダムアクセスメモリ（ＲＡＭ）およびリードオンリメモリ（ＲＯＭ）としたが、メイン回路ブロック１２をメモリ制御回路とし、サブ回路ブロック２２、３２をともに例えば４メガのランダムアクセスメモリとすることもできる。この場合、１つまたは２つのランダムアクセスメモリが共通のメモリ制御回路で制御される。また、メイン回路ブロック１２をＡ／Ｄコンバータとし、サブ回路ブロック２２、３２をＤ／Ａコンバータとすることもでき、逆にメイン回路ブロック１２をＤ／Ａコンバータとし、サブ回路ブロック２２、３２をＡ／Ｄコンバータとすることもできる。
【００６１】
【発明の効果】
この発明の請求項１から５による半導体集積回路装置では、少なくとも１つの回路ブロックを有する１つの種類の半導体集積回路装置に基づき、少なくとも１つの回路ブロックとそのボンディングパッドおよび第１の配線を流用して、他の種類の半導体集積回路装置を容易に製作することができる。
【００６２】
また、この発明の請求項６から１５による半導体集積回路装置では、サブ回路ブロックをメイン回路ブロックを共用しながら半導体基板の主表面上に並べて形成して別の種類の半導体集積回路装置を容易に得ることができ、併せてメイン回路ブロックとサブ回路ブロックとの電気的な接続も容易に達成することができる。
【００６３】
また、この発明の請求項１６から１９による半導体集積回路装置の製造方法では、メイン回路ブロック製造プロセスとサブ回路ブロック製造プロセスを通して、１つの半導体基板の主表面上に互いに間隔をおいてメイン回路ブロックとサブ回路ブロックとを並べて形成し、メイン回路ブロックを共用しながら種類の異なる半導体集積回路装置を容易に得ることができるとともに、しかもそれらの間の第１、第２配線による電気的接続も容易に達成することができる。
【図面の簡単な説明】
【図１】  この発明による半導体集積回路装置の実施の形態１を示す平面図。
【図２】  この発明による半導体集積回路装置の実施の形態２を示す平面図。
【図３】  図２の配線部分の断面図。
【図４】  この発明による半導体集積回路装置の実施の形態３を示す平面図。
【図５】  図４の配線部分の断面図。
【図６】  この発明による半導体集積回路装置の実施の形態４を示す平面図。
【図７】  この発明による半導体集積回路装置の実施の形態５の要部を示す平面図。
【図８】  この発明による半導体集積回路装置の実施の形態６の要部を示す平面図。
【図９】  この発明による半導体集積回路装置の実施の形態７の要部を示す平面図。
【図１０】  この発明による半導体集積回路装置の実施の形態８の要部を示す平面図。
【図１１】  この発明による半導体集積回路装置の実施の形態９の要部を示す平面図。
【図１２】  この発明による半導体集積回路装置の実施の形態９の要部を示す断面図。
【図１３】  この発明による半導体集積回路装置の製造方法で使用されるマスクを示す斜視図。
【図１４】  この発明による半導体集積回路装置の製造方法で使用される別のマスクを示す斜視図。
【図１５】  この発明による半導体集積回路装置の製造方法で使用されるさらに別のマスクを示す斜視図。
【図１６】  この発明による半導体集積回路装置の製造方法で使用される露光装置を示す斜視図。
【図１７】  この発明による半導体集積回路装置の製造方法で加工される半導体ウエハを示す平面図。
【図１８】  この発明による半導体集積回路装置の製造方法で加工される別の半導体ウエハを示す平面図。
【図１９】  従来の半導体集積回路装置の平面図。
【図２０】  従来の別の半導体集積回路装置の平面図。
【符号の説明】
１０、２０、３０、４０  半導体集積回路装置、    １１、２１、３１、４１半導体基板、    １２  メイン回路ブロック、    ２２、３２  サブ回路ブロック、    １３、１４  ボンディングパッド、    １３１、１４１  電源電圧供給パッド、    １３２、１３３、１４２  電源電圧供給ライン、    １５、１６、２５、３６  配線、    １５ａ、１６ａ  先端部、    １５ｂ、１６ｂ  交差線、    １５ｃ、１６ｃ  垂直部分、    １７、１８  スペース、    ５４、１２０、２２０、３２０  マスク、    ６０  半導体ウエハ。
【図１】
0004112280.tif 000002
【図２】
0004112280.tif 000003
【図３】
0004112280.tif 000004
【図４】
0004112280.tif 000005
【図５】
0004112280.tif 000006
【図６】
0004112280.tif 000007
【図７】
0004112280.tif 000008
【図８】
0004112280.tif 000009
【図９】
0004112280.tif 000010
【図１０】
0004112280.tif 000011
【図１１】
0004112280.tif 000012
【図１２】
0004112280.tif 000013
【図１３】
0004112280.tif 000014
【図１４】
0004112280.tif 000015
【図１５】
0004112280.tif 000016
【図１６】
0004112280.tif 000017
【図１７】
0004112280.tif 000018
【図１８】
0004112280.tif 000019
【図１９】
0004112280.tif 000020
【図２０】
0004112280.tif 000021