(57)【特許請求の範囲】
【請求項１】
バイフェーズ信号を入力して復調するバイフェーズ信号復調回路において、
前記バイフェーズ信号を入力してアナログ信号の波形成形を行うローパスフィルタ回路と、
前記ローパスフィルタ回路からのアナログ信号を所定のスライスレベルと比較して２値化データを出力する比較回路と、
前記比較回路からの２値化データに基づいて同期用クロックを抽出するＰＬＬ回路と、
前記ＰＬＬ回路からの同期用クロックに基づいて前記比較回路から出力された２値化データを復号する復号回路とを有し、
前記ＰＬＬ回路は、前記比較回路からの２値化データに対し、第１の分周比で分周される第１の周波数の帰還分周信号を用いた位相比較を行い、中間クロックを生成する第１のＰＬＬ回路と、
前記第１のＰＬＬ回路からの中間クロックに対し、前記第１の分周比より小さい第２の分周比で分周され前記第１の周波数より高い周波数の帰還分周信号を用いた周波数及び位相の比較を行い、前記同期用クロックを生成する第２のＰＬＬ回路と、
前記第１のＰＬＬ回路に入力される２値化データのフェーズ切り替わり部分をマスクするマスク手段とを有し、
前記第１のＰＬＬ回路は、前記比較回路からの２値化データのフェーズ切り替わり部分を避ける範囲で位相比較を行う、
ことを特徴とするバイフェーズ信号復調回路。
【請求項２】
前記第１のＰＬＬ回路は、前記比較回路からの２値化データに対してフェーズ切り替わり部分のマスクと位相比較を行う第１の位相比較回路と、前記第１の位相比較回路の出力をローパスする第１のローパスフィルタ回路と、前記第１のローパスフィルタ回路の出力レベルに対応する周波数の中間クロックを生成する第１の電圧制御発振回路と、前記第１の電圧制御発振回路の中間クロックを分周して前記低い周波数の帰還分周信号を第１の位相比較回路に供給する第１の分周回路とを有することを特徴とする請求項１記載のバイフェーズ信号復調回路。
【請求項３】
前記第２のＰＬＬ回路は、前記第１のＰＬＬ回路からの中間クロックに対して周波数と位相の比較を行う第２の位相比較回路と、前記第２の位相比較回路の出力をローパスする第２のローパスフィルタ回路と、前記第２のローパスフィルタ回路の出力レベルに対応する周波数の出力クロックを生成する第２の電圧制御発振回路と、前記第２の電圧制御発振回路の出力クロックを分周して前記高い周波数の帰還分周信号を第２の位相比較回路に供給する第２の分周回路とを有することを特徴とする請求項１記載のバイフェーズ信号復調回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、たとえば各種の記録媒体から読み出されたバイフェーズ変調信号を復調を行うためのバイフェーズ信号復調回路に関する。
【０００２】
【従来の技術】
従来より、バイフェーズ変調されて各種記録媒体に記録された信号（以下、バイフェーズ信号という）をその記録媒体から読み出して再生するバイフェーズ信号復調回路が提案されている（たとえば特開平５−２６６６３９号公報、特開平１１−２５４６０号公報参照）。
また、このようなバイフェーズ信号の復調を行う際に、ＰＬＬ回路を用いてシステムクロックをロックするようにしたバイフェーズ信号復調回路が知られている（たとえば特開２０００−４０３０９号公報参照）。
さらに、シングルフェーズ信号を扱う光ディスク記録再生装置において、ＰＬＬ回路を用いてシステムクロックをロックする際に、欠陥が発生した場合のロック動作を安定化させるような構成も提案されている（たとえば特開２００２−９０５９３号公報参照）。
【０００３】
【発明が解決しようとする課題】
ところで、上述のようなバイフェーズ信号復調回路においては、バイフェーズ信号の特性としてデータの切り替わり部分で逆位相になるため、これを補償する必要がある。
そこで、たとえばバイフェーズ信号を単純にゼロクロスで検出して補償することもできるが、フェーズ切り替わり部分のレベルが非常にクリティカルになり安定なシステムクロックを得ることが困難である。
【０００４】
以下、このような問題点を具体的に図面を用いて説明する。
図９は上述したＰＬＬ回路を用いたバイフェーズ信号復調回路の構成例を示すブロック図であり、図１０はそのバイフェーズ信号によるフェーズ切り替え部分の波形例を示すタイミングチャートである。
図９に示すバイフェーズ信号復調回路は、たとえばＣＤ−ＲＯＭから読み出したＰＤＭ（パルス密度変調）データを復調する装置として構成されており、ＣＤ−ＲＯＭから読み出されたＲＦ信号をローパスし、アナログ信号の波形成形を行うローパスフィルタ（ＬＰＦ）１と、このＬＰＦ１から出力されたアナログ信号を所定のスライスレベルと比較して２値化データを出力するコンパレータ２と、このコンパレータ２の出力からビットクロックを抽出してロックするＰＬＬ回路３と、このＰＬＬ回路３からのクロックに基づいてコンパレータ２の出力を復号し、ＰＤＭデータを出力するＰＤＭデコーダ４とを有する。
【０００５】
図１０に示すように、フェーズ切り替え部分（図中矢線Ａ１、Ａ２、……）では、ゼロクロス点（コンパレータ２のスライスレベルＳＬ）近傍で折り返されるため、コンパレータ２では、誤パルスＥＰを出力してしまうことがある。
また、この部分は、他の部分に比べて２倍の周波数成分があり、安定した波形が得られないので、位相ずれを起こしてしまう。
そのため、コンパレータ２の２値化出力中に、異なる周波数が混在してしまい、ＰＬＬ回路３が位相ロックしなくなってしまう。
また、ＰＬＬ回路のロック動作を安定化させる特開２００２−９０５９３号の構成においても、シングルフェーズ信号の復調時に欠陥が発生した場合のイレギュラーに生じる処理としては有効であるものの、上述したフェーズ切り替え部分のように、定常的な動作で繰り返し生じる切り替え動作を安定化する方法としては、より確実な構成や制御によって対応する必要がある。
【０００６】
そこで本発明の目的は、バイフェーズ信号のフェーズ切り替え動作に抗して安定的なシステムクロックを生成でき、適正な復調動作を確保できるバイフェーズ信号復調回路を提供することにある。
【０００７】
【課題を解決するための手段】
本発明は前記目的を達成するため、バイフェーズ信号を入力して復調するバイフェーズ信号復調回路において、前記バイフェーズ信号を入力してアナログ信号の波形成形を行うローパスフィルタ回路と、前記ローパスフィルタ回路からのアナログ信号を所定のスライスレベルと比較して２値化データを出力する比較回路と、前記比較回路からの２値化データに基づいて同期用クロックを抽出するＰＬＬ回路と、前記ＰＬＬ回路からの同期用クロックに基づいて前記比較回路から出力された２値化データを復号する復号回路とを有し、前記ＰＬＬ回路は、前記比較回路からの２値化データに対し、第１の分周比で分周される第１の周波数の帰還分周信号を用いた位相比較を行い、中間クロックを生成する第１のＰＬＬ回路と、前記第１のＰＬＬ回路からの中間クロックに対し、前記第１の分周比より小さい第２の分周比で分周され前記第１の周波数より高い周波数の帰還分周信号を用いた周波数及び位相の比較を行い、前記同期用クロックを生成する第２のＰＬＬ回路と、前記第１のＰＬＬ回路に入力される２値化データのフェーズ切り替わり部分をマスクするマスク手段とを有し、前記第１のＰＬＬ回路は、前記比較回路からの２値化データのフェーズ切り替わり部分を避ける範囲で位相比較を行うことを特徴とする。
【０００８】
本発明のバイフェーズ信号復調回路では、比較回路による２値化データから同期用クロックを抽出するＰＬＬ回路を、２値化データに対する位相比較を行い、中間クロックを生成する第１のＰＬＬ回路と、この中間クロックに対する周波数及び位相の比較を行い、同期用クロックを生成する第２のＰＬＬ回路とによる２段構成としたことから、バイフェーズ信号のフェーズ切り替え動作に抗して安定的なシステムクロックを生成でき、適正な復調動作を確保することができる。
【０００９】
【発明の実施の形態】
以下、本発明によるバイフェーズ信号復調回路の実施の形態例について説明する。
図１は、本発明の実施の形態例によるバイフェーズ信号復調回路を適用したＰＤＭデータ再生装置の構成例を示すブロック図である。
本例のバイフェーズ信号復調回路は、ＲＦ信号をローパスし、アナログ信号の波形成形を行うローパスフィルタ（ＬＰＦ）１０と、このＬＰＦ１０から出力されたアナログ信号を所定のスライスレベルと比較して２値化データを出力するコンパレータ（比較回路）２０と、このコンパレータ２０の出力からビットクロックを抽出してロックする２段構成のＰＬＬ回路３０、４０と、後段のＰＬＬ回路４０からのクロックに基づいてコンパレータ２０の出力を復号し、ＰＤＭデータを出力するＰＤＭデコーダ（復号回路）７０とを有する。
上記図９で示した従来の構成に対し、本実施の形態例では、２段構成のＰＬＬ回路３０、４０を設けた点が異なっている。
以下、本実施の形態例によるバイフェーズ信号復調回路の各構成要素と動作について順次説明する。
【００１０】
図２は、本実施の形態によるＰＬＬ回路３０、４０の構成例を示すブロック図である。
図示のように、各ＰＬＬ回路３０、４０は、基本的には共通の構成を有しており、前段のＰＬＬ回路３０は、フェーズコンパレータ（第１の位相比較回路）３１と、ローパスフィルタ（ＬＰＦ；第１のローパスフィルタ回路）３２と、ＶＣＯ（第１の電圧制御発振回路）３３、分周器（第１の分周回路）３４とから構成され、後段のＰＬＬ回路４０は、フェーズコンパレータ（第２の位相比較回路）４１と、ローパスフィルタ（ＬＰＦ；第２のローパスフィルタ回路）４２と、ＶＣＯ（第２の電圧制御発振回路）４３、分周器（第２の分周回路）４４とから構成されている。
【００１１】
そして、前段のＰＬＬ回路３０は、コンパレータ２０から入力するＰＤＭデータに波形反転を含むので周波数比較ができないため、位相比較型ＰＬＬ回路として構成されており、ＶＣＯ３３の周波数を分周器３４によってたとえば１／１６に下げて低い周波数の帰還分周信号、すなわち第１の周波数の帰還分周信号をフェーズコンパレータ３１に戻すことにより、ロックレンジを広げた構成となっている。
図３は、このような位相比較型ＰＬＬ回路３０の動作を示すタイミングチャートである。
なお、図３（Ａ）はＬＰＦ１０による出力波形を示し、図３（Ｂ）はＰＬＬ回路３０内のフェーズコンパレータ３１の出力、図３（Ｃ）はＶＣＯ３３の出力を示している。
フェーズコンパレータ３１の詳細については後述するが、この位相比較型ＰＬＬ回路３０では、コンパレータ２０からの２値化データを入力し、一定のマスクを施したフェーズコンパレータ３１によって図３（Ｂ）に示すような３値パルス波形を生成し、この３値パルス波形によってＰＤＭデータの波形反転部分を避ける範囲で位相比較を行い、位相を一致させることにより、ＶＣＯ３３から３５２．８ＫＨｚの出力クロック（中間クロック）を出力する。
【００１２】
一方、後段のＰＬＬ回路４０は周波数位相比較型ＰＬＬとして構成されており、前段のＰＬＬ回路３０のＶＣＯ３３からの出力クロックに同期した内部システムクロックを生成するものである。
なお、内部システムクロックを上げたい場合には、この後段のＰＬＬ回路４０の変更だけで対応できる。
図４は、このような周波数位相比較型ＰＬＬ回路４０の動作を示すタイミングチャートである。
なお、図４（Ａ）はＶＣＯ３３からの出力クロックを示し、図４（Ｂ）はＰＬＬ回路４０内のフェーズコンパレータ４１の出力、図４（Ｃ）はＶＣＯ４３の出力を示している。
このＰＬＬ回路４０では、フェーズコンパレータ４１の出力に基づいてＶＣＯ３３からの出力クロックの立ち上がりで位相と周波数の比較を行い、位相及び周波数の一致した所望の内部システムクロックを生成する。
たとえば分周器４４の分周比を１／３として高い周波数の帰還分周信号、すなわち上記第１の周波数の帰還分周信号より高い周数数の第１の周波数の帰還分周信号をフェーズコンパレータ４１に戻すことにより、ＶＣＯ３３の出力クロックの３倍の周波数（たとえば１．０５８４ＭＨｚ）の内部システムクロックを得ることができる。
【００１３】
次に、上述したＰＬＬ回路３０のフェーズコンパレータ３１の構成及び動作について説明する。
図５は、本実施の形態例で用いるフェーズコンパレータ３１の構成を示すブロック図である。
図示のように、このフェーズコンパレータ３１は、コンパレータ２０からの２値化データ（ＰＤＭデータ）と所定のＰＤＭマスク信号とを入力するＡＮＤ回路（マスク手段）５１と、このＡＮＤ回路５１の出力データを順次シフトする３ビットシフトレジスタを構成する３段のラッチ回路（Ｄ型フリップフロップ）５２、５３、５４と、分周器３４からのクロックの反転信号及び再反転信号を各ラッチ回路５２、５３、５４に入力するインバータ５５、５６と、ラッチ回路５２、５４の出力を反転するインバータ５７、５８と、ＡＮＤ回路３１の出力データとインバータ５７によるラッチ回路５２の反転出力データを入力するＡＮＤ回路５９と、ラッチ回路５３の出力データとインバータ５８によるラッチ回路５４の反転出力データを入力するＡＮＤ回路６０と、各ＡＮＤ回路５９、６０の出力によって分圧信号をＬＰＦ４２に出力するＦＥＴ（電界効果トランジスタ）６１、６２とを有するものである。
【００１４】
図６は、このようなフェーズコンパレータ３１の動作波形を示すタイミングチャートであり、図６（１）は位相ロック時の波形、図６（２）は進み位相時の波形、図６（３）は遅れ位相時の波形を示している。なお、図６に示すＡ点〜Ｋ点は図５に示す回路のＡ点〜Ｋ点の波形を示している。
まず、フェーズコンパレータ３１に入力される２値化データ（Ａ点）は、ＡＮＤ回路５１においてＰＤＭマスク信号（Ｂ点）とのＡＮＤがとられ、ＰＤＭ信号の位相反転箇所の不安定範囲がマスクされる。これにより、フェーズコンパレータ１の位相比較誤りを取り除くことができる。
なお、ＰＤＭマスク信号は、ＶＣＯ３３またはＶＣＯ３４からのクロックよってカウンタを構成することにより、一定期間のパルスを生成することにより得られるものである。
【００１５】
この結果、図６（１）に示す位相ロック時において、フェーズコンパレータ３１からの出力（Ｊ点波形）は、２値データのフェーズ切り替え後の不安定化した範囲を除く範囲で位相比較した結果を示す３値レベル信号が出力される。
ＬＰＦ４２は、フェーズコンパレータ３１からの３値レベル信号をローパスした信号を出力する。この信号波形は、３値レベル信号の高周波成分（Ｐｕｍｐ−ｕｐ、Ｐｕｍｐ−ｄｏｗｎ）が基準電圧（たとえば２．５Ｖ）より一定量だけランプ波形として残った形状のものとなる（Ｋ点波形）。
【００１６】
次に、図６（２）において、２値化データ（Ａ点）の位相がＶＣＯ３３のクロックの位相より進んだ場合には、Ｈ点波形のＯＮ期間が長くなり、ＬＰＦ４２のランプ波形部分が＋側に大きくなり（Ｋ点）、ＶＣＯ３３への入力電圧が上がり、ＶＣＯ３３の周波数を上げることになる。
次に、図６（３）において、２値化データ（Ａ点）の位相がＶＣＯ３３のクロックの位相より遅れた場合には、Ｈ点波形のＯＮ期間が短くなり、ＬＰＦ４２のランプ波形部分が小さくなり（Ｋ点）、ＶＣＯ３３への入力電圧が下がり、ＶＣＯ３３の周波数を下げることになる。
このようにして、Ｈ点波形のＯＮ期間が長くなったり、短くなったりすることにより、２値化データ（Ａ点）とＶＣＯ３３のクロックの位相が一致するように作用する。また、周波数も一定値に落ち着くことになる。
【００１７】
次に、本例におけるＰＤＭデコーダ７０の構成及び動作について説明する。
図７は、ＰＤＭデコーダ７０の構成例を示すブロック図であり、図８は、その動作波形を示すタイミングチャートである。なお、図８に示すＬ点〜Ｎ点は図７に示す回路のＬ点〜Ｎ点の波形を示している。
図７に示すように、このＰＤＭデコーダ７０は、コンパレータ２０からのＰＤＭデータを入力して順次シフトする８ビットシフトレジスタを構成する８段のラッチ回路（Ｄ型フリップフロップ）７１〜７２と、ＰＬＬ回路４０のＶＣＯ４３からのクロックを入力してＰＤＭラッチパルスを生成するＰＤＭラッチパルス生成回路７３と、ＰＤＭデータの“０”“１”の判断を行う判断回路７４とを有するものである。
【００１８】
図８において、ＰＤＭデータ（Ｌ点）は、ＶＣＯ４３のクロックから生成したパルス（Ｍ点）でラッチする（ＰＤＭデータ波形の中心点をラッチする）。
これにより、入力段のローパスフィルタ１０（アナログ信号）の出力波形にジッタがあっても問題なくデータをサンプリングできる。
次に、ＰＤＭデータを８回サンプリングした時点で、２サンプルを１組として、「１−０の数」、「０−１の数」をカウントし、「１−０の数」が多ければ、ＰＤＭデータ（サンプル結果）＝“０”とし、「０−１の数」が多ければ、ＰＤＭデータ（サンプル結果）＝“１”と判断する。
【００１９】
これは、ＲＦ入力の乱れやローパスフィルタ１０（アナログ信号）の出力波形の乱れにより、コンパレータ２０の出力の一部が誤った論理になっても、正しいＰＤＭデータを取得できるようにしたものである。
さらに、ＰＤＭデコーダ７０では、バイフェーズ化されたデータを復調し、ＰＤＭ出力データを得ている。すなわち、バイフェーズ化されたデータが「１−０」、「０−１」の場合、ＰＤＭ出力データ＝“１”とし、「０−０」、「１−１」の場合、ＰＤＭ出力データ＝“０”としている。
【００２０】
なお、本例のようなバイフェーズ信号復調回路を用いることにより、たとえばＣＤ−ＲＯＭのＥＦＭ（８−１４変調）データにＰＤＭデータを重畳することにより、付加価値データの追加したＣＤ−ＲＯＭに対しても適正なデータ再生を安定的に行うことが可能となる。
また、本発明のバイフェーズ信号復調回路は、上述のようなＰＤＭデータを復調する回路に限らず、種々の媒体を用いて記録または伝送されるバイフェーズ信号の復調を行う回路に広く適用することが可能である。
【００２１】
【発明の効果】
以上説明したように本発明のバイフェーズ信号復調回路によれば、比較回路による２値化データから同期用クロックを抽出するＰＬＬ回路を、２値化データに対する位相比較を行い、中間クロックを生成する第１のＰＬＬ回路と、この中間クロックに対する周波数及び位相の比較を行い、同期用クロックを生成する第２のＰＬＬ回路とによる２段構成としたことから、バイフェーズ信号のフェーズ切り替え動作に抗して安定的なシステムクロックを生成でき、適正な復調動作を確保することができる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態例によるバイフェーズ信号復調回路を適用したＰＤＭデータ再生装置の構成例を示すブロック図である。
【図２】図１に示すＰＤＭデータ再生装置のＰＬＬ回路の構成例を示すブロック図である。
【図３】図２に示すＰＬＬ回路における前段の位相比較型ＰＬＬ回路の動作を示すタイミングチャートである。
【図４】図２に示すＰＬＬ回路における後段の周波数位相比較型ＰＬＬ回路の動作を示すタイミングチャートである。
【図５】図３に示す位相比較型ＰＬＬ回路のフェーズコンパレータの構成を示すブロック図である。
【図６】図５に示すフェーズコンパレータの動作波形を示すタイミングチャートである。
【図７】図１に示すＰＤＭデータ再生装置のＰＤＭデコーダの構成例を示すブロック図である。
【図８】図７に示すＰＤＭデコーダの動作波形を示すタイミングチャートである。
【図９】従来のＰＬＬ回路を用いたバイフェーズ信号復調回路の構成例を示すブロック図である。
【図１０】図９に示すバイフェーズ信号復調回路で処理するバイフェーズ信号によるフェーズ切り替え部分の波形例を示すタイミングチャートである。
【符号の説明】
１０……ローパスフィルタ、２０……コンパレータ、３０、４０……ＰＬＬ回路、３１、４１……フェーズコンパレータ、３２、４２……ローパスフィルタ、３３、４３……ＶＣＯ、３４、４４……分周器、７０……ＰＤＭデコーダ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004144239.tif 000009
【図９】
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【図１０】
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