(57)【特許請求の範囲】
【請求項１】
コマンド信号をデコードするコマンドデコーダ部と、
前記コマンドデコーダ部が前記コマンド信号をデコードする前に前記コマンドデコーダ部を第１レベルでリセットし、かつ、全ての前記コマンド信号が前記コマンドデコーダ部に入力された後に前記コマンドデコーダ部を第２レベルで活性化する制御信号を、前記コマンドデコーダ部に供給するコマンドデコーダ制御部と、
クロック信号に応答して外部からのコマンド信号をラッチしてから、前記コマンド信号を前記コマンドデコーダ部に供給する複数のコマンドラッチ回路と、
前記複数のコマンドラッチ回路の中で最も遅く動作するコマンドラッチ回路の動作タイミングに合わせて前記制御信号を前記第２レベルにするための信号を出力するダミーラッチ回路とを備えることを特徴とする半導体集積回路。
【請求項２】
前記制御信号が、前記コマンドデコーダ部をリセットするために前記クロック信号に応答して生成される請求項１記載の半導体集積回路。
【請求項３】
外部クロック信号に基づいて、前記クロック信号を生成する回路を備える請求項１記載の半導体集積回路。
【請求項４】
前記コマンドデコーダ部のリセット状態において、前記コマンドデコーダ部の内部ノードが、前記制御信号に応答して電源電圧にプリチャージされる請求項１記載の半導体集積回路。
【請求項５】
前記コマンドデコーダ部の活性化期間中は、前記内部ノードが、前記制御信号に応答して放電されるかまたは放電されない請求項４記載の半導体集積回路。
【請求項６】
前記半導体集積回路が、さらに、前記クロック信号に同期するクロック信号を出力するＤＬＬ回路を備えており、前記制御信号は、前記コマンドデコーダ部をリセットするために、前記クロック信号に同期するクロック信号に応答して生成される請求項１記載の半導体集積回路。
【請求項７】
前記ＤＬＬ回路は、
前記クロック信号に同期するクロック信号を生成する第１の可変ディレイ回路と第２の可変ディレイ回路とを備える請求項６記載の半導体集積回路。
【請求項８】
前記ＤＬＬ回路は、
前記クロック信号が前記第２の可変ディレイ回路に入力されて出力される信号と前記クロック信号とを比較して、前記第１の可変ディレイ回路と前記第２の可変ディレイ回路の遅延量を選択するための信号を生成する位相比較回路を備える請求項７記載の半導体集積回路。
【請求項９】
前記コマンドデコーダ部が、電源電圧と内部ノードとの間で並列に接続される第１のＰＭＯＳトランジスタ、第２のＰＭＯＳトランジスタおよび第３のＰＭＯＳトランジスタを有しており、前記第１のＰＭＯＳトランジスタのゲートが前記制御信号により制御され、前記第２のＰＭＯＳトランジスタおよび第３のＰＭＯＳトランジスタの各々のゲートが前記コマンド信号により制御され、
前記コマンドデコーダ部は、さらに、前記内部ノードと基準電位との間で直列に接続される第１のＮＭＯＳトランジスタ、第２のＮＭＯＳトランジスタおよび第３のＮＭＯＳトランジスタを有する請求項１記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、各種のコマンドを表すコマンド信号を内部クロックに同期させてデコードし、これらのコマンド信号の状態を判定する機能を有するコマンドデコーダ等の回路を備えた半導体装置に関する。
このようなコマンドデコーダ等の回路においては、通常、各種のコマンド信号の信号パターンの状態を判定することにより、内部クロックに同期したコマンド判定信号（通常、クロックド判定信号と称する）を生成して出力側の各々のコマンドピンから出力するようにしている。
【０００２】
近年、上記のコマンドデコーダ等の回路を含む半導体装置を組み込んだ半導体集積回路であるダイナミック・ランダム・アクセス・メモリ（以後、ＤＲＡＭと略記する）に対しては、ますます高速化が要求される傾向にある。
しかしながら、各コマンドピンから出力されるクロックド判定信号が２つ以上同時に選択されるような多重セレクトを抑えようとした場合、ＳＤＲＡＭの高速化を犠牲にしなければならなくなったり、コマンド信号の信号のタイミングのばらつきに相当するスキューを完全に抑止する必要が生じてくる。本発明は、ＳＤＲＡＭの高速化の要求に応えながらクロックド判定信号の多重セレクトやコマンド信号のスキュー等に対処するための一方策について言及するものである。
【０００３】
【従来の技術】
通常、ＤＲＡＭにおいては、外部からの入力信号としてデータが入力され、この入力されたデータに対し、コマンド信号の信号パターンの状態を判定して得られるクロックド判定信号に応じた処理動作が行われて所望のデータが出力される。特に、高速のデータ転送を可能にするシンクロナスＤＲＡＭ（通常、ＳＤＲＡＭと略記される）等の新しいＤＲＡＭでは、例えば１００ＭＨｚ以上でのデータ転送速度を可能にするために、外部から供給される高速の外部クロックに対し常に所定の正確な位相にてデータの入出力やコマンド信号の状態の判定を行うことが必要である。すなわち、上記のＳＤＲＡＭでは、所望のデータを高速かつ安定に出力するために、コマンドデコーダ等のコマンドピンからクロックド判定信号がどのようなタイミングで出力されるかが重要になってくる。
【０００４】
図１６は、上記のようなコマンド信号状態判定機能を有する従来の第１例の半導体装置の概略的構成を示す回路ブロック図であり、図１７は、図１６に示す従来の第１例の半導体装置の動作を説明するためのタイミングチャートである。
図１６に示すような従来の第１例の半導体装置においては、外部コントロールピンから入力される各種のコマンド信号、例えば、ローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、およびライトイネーブル信号／ＷＥを所定のレベルにまで増幅して上記コマンド信号の出力レベルを確定するための第１のカレントミラー回路３１０、第２のカレントミラー回路３２０、および第３のカレントミラー回路３３０が設けられている。ここでは、第１〜第３のカレントミラー回路によりローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、およびライトイネーブル信号／ＷＥを増幅することによって、“Ｈ（High）”レベル（高電圧レベル）または“Ｌ（Low ）”レベル（低電圧レベル）のコマンド確定信号ｒａｓｚ、ｃａｓｚおよびｗｅｚが生成される。
【０００５】
さらに、図１６においては、第１〜第３のカレントミラー回路からのコマンド確定信号ｒａｓｚ、ｃａｓｚおよびｗｅｚをそれぞれ保持する第１のラッチ回路４１０、第２のラッチ回路４２０、および第３のラッチ回路４３０が設けられている。ここでは、第１〜第３のラッチ回路の各々はセットフリップフロップ（通常、ＳＦＦと略記される）により構成され、外部クロック（ＣＬＫ）入力用のクロックピンからクロック用カレントミラー回路５００を介して入力されるクロック（すなわち、内部クロックｃｌｋｚ）に同期させてコマンド信号の情報（すなわち、コマンド確定信号ｒａｓｚ、ｃａｓｚおよびｗｅｚ）をラッチするようにしている。上記第１〜第３のラッチ回路は、入力されたコマンド確定信号と同相のコマンド情報ラッチ信号ｒａｓｃｚ、ｃａｓｃｚおよびｗｅｃｚをそれぞれ出力すると共に、上記コマンド確定信号と逆相のコマンド情報ラッチ信号ｒａｓｃｘ、ｃａｓｃｘおよびｗｅｃｘをそれぞれ出力する。ここで、クロック用カレントミラー回路５００は、外部クロックＣＬＫのレベルを変換して内部クロックｃｌｋｚを生成するための入力バッファとして機能する。
【０００６】
さらに、図１６においては、第１〜第３のラッチ回路から出力されるコマンド情報ラッチ信号に対するデコード動作を行って、ローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、およびライトイネーブル信号／ＷＥ等のコマンド信号の状態をそれぞれ判定するためのコマンドデコーダ１００が設けられている。このコマンドデコーダ１００では、内部クロックｃｌｋｚに同期したままで第１〜第３のラッチ回路にラッチされたコマンド情報信号に基づいて、ＳＤＲＡＭ等がどのような動作を行うかを示すコマンド信号の状態を判定するようにしている。さらに、コマンドデコーダ１００によるコマンド信号の状態の判定結果が、対応するノード（例えば、ノードｎ０１、ｎ１１）からインバータ（例えば、インバータ１１０、１２０）を介して、“Ｈ”レベルまたは“Ｌ”レベルのクロックド判定信号（例えば、クロックド判定信号ＡＺ、ＢＺ）として出力される。
【０００７】
上記のカレントミラー回路、ラッチ回路およびコマンドデコーダの具体的な回路構成に関しては、後述の〔発明の実施の形態〕の項で説明することとする。
ついで、これらのカレントミラー回路、ラッチ回路およびコマンドデコーダを含む従来の第２例の半導体装置の動作を明確にするために、上記のカレントミラー回路、ラッチ回路およびコマンドデコーダの各部の入力側と出力側の信号波形を図１７に示す。ただし、ここでは、説明を簡単にするために、複数のカレントミラー回路およびラッチ回路の各部の信号波形として、第１のカレントミラー回路３１０および第２のカレントミラー回路３２０の入力側と出力側の信号波形、ならびに、第１のラッチ回路４１０および第２のラッチ回路４２０の入力側と出力側の信号波形を代表して示すこととする。
【０００８】
図１７において、第１および第２のカレントミラー回路３１０、３２０の出力側には、外部コントロールピンから入力されるローアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳにそれぞれ同期した状態でかつ同相の信号が伝達される（図１７のコマンド確定信号ｒａｓｚおよびｃａｓｚ）。また一方で、クロック用カレントミラー回路５００の出力側には、クロックピンから入力されるクロックＣＬＫ（すなわち、外部クロック）と同相の内部クロックｃｌｋｚが伝達される。この場合、コマンド確定信号ｒａｓｚおよびｃａｓｚと、内部クロックｃｌｋｚは、ほぼ同時に“Ｌ”レベルから“Ｈ”レベルへ変移するか、または、“Ｈ”レベルから“Ｌ”レベルへ変移するとしている。
【０００９】
第１および第２のカレントミラー回路３１０、３２０によって同カレントミラー回路から出力されるデータ（コマンド確定信号ｒａｓｚおよびｃａｓｚ）が確定した後、内部クロックｃｌｋｚによってそれぞれのデータの状態が第１および第２のラッチ回路４１０、４２０にラッチされる。これらの第１および第２のラッチ回路４１０、４２０は、入力信号ｉｎｚ（コマンド確定信号ｒａｓｚおよびｃａｓｚ）と同相の信号としてコマンド情報ラッチ信号ｒａｓｃｚおよびｃａｓｃｚ（出力信号ｏｕｔｚ２）を出力し、逆相の信号としてコマンド情報ラッチ信号ｒａｓｃｘおよびｃａｓｃｘ（出力信号ｏｕｔｘ２）を出力する。
【００１０】
ここで、第１のラッチ回路（または第２のラッチ回路）の特性によっては、第１のラッチ回路（または第２のラッチ回路）の信号ｉｎｚが“Ｌ”レベルから“Ｈ”レベルに変化するときの応答性と、“Ｈ”レベルから“Ｌ”レベルに変化するときの応答性とが互いに異なるような場合が存在する。さらに、入力信号ｉｎｚと同相の出力信号ｏｕｔｚ２と逆相の出力信号ｏｕｔｘ２とが同時に変化しないような場合も存在する。この理由として、入力信号が“Ｌ”レベルから“Ｈ”レベルに変化するときに動作するＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）の応答速度が、入力信号が“Ｈ”レベルから“Ｌ”レベルに変化するときに動作するＰチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）の応答速度よりも圧倒的に速いことが挙げられる。前述の従来の第１例の半導体装置では、入力信号ｉｎｚが“Ｌ”レベルから“Ｈ”レベルに変化する場合（すなわち、非選択状態から選択状態に変化する場合）に早めに出力信号ｏｕｔｚ２およびｏｕｔｘ２が出力され、“Ｈ”レベルから“Ｌ”レベル（すなわち、選択状態から非選択状態に変化する場合）に変化する場合に遅めに出力信号ｏｕｔｚ２およびｏｕｔｘ２が出力されるケースを例として説明する。
【００１１】
このような条件の下で、コマンドデコーダ１００による単純なデコード動作の論理によってのみコマンド信号の状態を判定しようとすると、コマンド信号のスキューが発生することによって選択状態または非選択状態への切り替わりの際に多重セレクトが生ずる可能性がある。このような多重セレクトを防止するために、従来の第１例の半導体装置では、非選択状態から選択状態に変化する場合のレシオ（すなわち、回路のドライバビリティ）を弱くして比較的遅い応答性を示すようにし、選択状態から非選択状態に変化する場合のレシオを強くして比較的速い応答性を示すようにしてコマンドデコーダ１００のディメンジョン設定を行っていた。
【００１２】
コマンドデコーダ１００から出力されるクロックド判定信号ＡＺ、ＢＺは、選択状態になったときに“Ｈ”レベルに変化するコマンド判定信号である。したがって、コマンドデコーダ１００に入力される信号が全て“Ｈ”レベルになったときに、出力側の信号が“Ｈ”レベルとなり選択されたことになる。
さらに詳しく説明すると、コマンドデコーダ１００では、初段のＮＡＮＤ回路のＰＭＯＳトランジスタのレシオをＮＭＯＳトランジスタのレシオに比べて極端に強くすると共に、出力段のインバータは、その逆にしている。ここでは、図１７の信号波形から明らかなように、出力段のインバータ１１０（またはインバータ１２０）の入力側のノードｎ０１（またはノードｎ１１）は“Ｈ”レベルになりやすく、さらにインバータ１１０（またはインバータ１２０）の出力側のノードも“Ｌ”レベルになりやすいといったように、選択状態から非選択状態への切り替わりの動作の際に応答性が速くなるようなディメンジョン設定になっている。
【００１３】
従来の第１例の半導体装置では、図１７に示すように、コマンド情報ラッチ信号ｒａｓｃｚとコマンド情報ラッチ信号ｃａｓｃｘが“Ｈ”レベルになり、ノードｎ０１が“Ｌ”レベルになるので、クロックド判定信号ＡＺが選択されて所望の動作が行われるが、スキューによってコマンド情報ラッチ信号ｒａｓｃｚとコマンド情報ラッチ信号ｃａｓｃｚとの入力論理も若干選択されそうになり、ノードｎ１１が“Ｌ”レベルになりかけるが、上記のようなディメンジョン設定になっているためにクロックド判定信号ＢＺが選択されることはなく、正常動作が可能となる。
【００１４】
図１８は、コマンド信号状態判定機能を有する従来の第２例の半導体装置の概略的構成を示す回路ブロック図であり、図１９は、図１８に示す従来の第２例の半導体装置の動作を説明するためのタイミングチャートである。
図１８に示すような従来の第２例の半導体装置においては、前述の第１例のカレントミラー回路、ラッチ回路およびコマンドデコーダに加えて、ラッチ回路が最も遅く動作する状態を監視するダミーラッチ回路６００が設けられている。従来の第２例の半導体装置は、ダミーラッチ回路６００により生成されるダミーラッチ信号ｄｓｆｆｚを第１のラッチ回路４４０、第２のラッチ回路４５０および第３のラッチ回路４６０に同時に供給することにより、各ラッチ回路の出力信号変移のタイミングを一定にすることによってスキューを改善しようというものである。上記のダミーラッチ回路およびラッチ回路の具体的な回路構成に関しては、後述の〔発明の実施の形態〕の項で説明することとする。
【００１５】
この場合、第１〜第３のカレントミラー回路３１０〜３３０、およびコマンドデコーダ１００の構成は、前述の第１例の構成と同じである。したがって、ここでは、第１〜第３のカレントミラー回路、およびコマンドデコーダに関する詳細な説明を省略することとする。
図１８に示すダミーラッチ回路６００は、通常用いられるラッチ回路に入力される入力信号ｉｎｚを“Ｌ”レベルに固定し、出力される信号（すなわち、ダミーラッチ信号ｄｓｆｆｚ）をパルス化したものである。従来の第２例の半導体装置では、入力される信号が“Ｌ”であったときに応答性が最も悪いとしているため、上記ダミーラッチ回路からパルス状の出力信号が発生する時点では、必ず全てのＳＦＦ回路におけるデータラッチが完了しているはずである。それゆえに、このような出力信号が発生するタイミングにて、各ラッチ回路から出力信号ｏｕｔｚ２を発生させれば、上記の動作が可能となる。
【００１６】
さらに詳しく説明すると、図１８の従来の第２例の半導体装置は、各ラッチ回路の出力側のノードにトランスファゲートを設け、ダミーラッチ回路からの出力信号であるダミーラッチ信号ｄｓｆｆｚによって上記トランスファゲートのオン／オフ動作を行うといったものである。すなわち、ダミーラッチ信号ｄｓｆｆｚが出力されるタイミングにおいては、各ラッチ回路の出力側の２つのノードａ、ｂに各コントロールピンの状態がラッチされているはずであり、それからインバータ１段を数えると共にトランスファゲートをオン状態にするのに１段と数えると、２段分の論理遅延後に各ラッチ回路の出力が生成されることになるわけである。
【００１７】
ついで、従来の第２例の半導体装置の動作を明確にするために、上記のカレントミラー回路、ダミーラッチ回路、ラッチ回路およびコマンドデコーダの各部の入力側と出力側の信号波形を図１９に示す。ただし、ここでは、説明を簡単にするために、複数のカレントミラー回路およびラッチ回路の各部の信号波形として、第１のカレントミラー回路３１０および第２のカレントミラー回路３２０の入力側と出力側の信号波形、ならびに、第１のラッチ回路４４０および第２のラッチ回路４５０の入力側と出力側の信号波形を代表して示すこととする。
【００１８】
図１９においても、前述の図１７の場合と同じように、第１および第２のカレントミラー回路３１０、３２０の出力側には、外部コントロールピンから入力されるローアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳにそれぞれ同期した状態でかつ同相の信号が伝達される（図１８のコマンド確定信号ｒａｓｚおよびｃａｓｚ）。また一方で、クロック用カレントミラー回路５００の出力側には、クロックピンから入力されるクロックＣＬＫと同相の内部クロックｃｌｋｚが伝達される。この場合、コマンド確定信号ｒａｓｚおよびｃａｓｚと、内部クロックｃｌｋｚは、ほぼ同時に“Ｌ”レベルから“Ｈ”レベルへ変移するか、または、“Ｈ”レベルから“Ｌ”レベルへ変移するとしている。
【００１９】
さらに、図１９から明らかなように、ダミーラッチ信号ｄｓｆｆｚは、ラッチ回路の出力側のノードａ、ｂが最も遅く決定されるタイミングにより生成されており、上記のダミーラッチ信号ｄｓｆｆｚが各ラッチ回路のトランファゲートをオン状態にするまでの２段分を動作マージンとし、各ラッチ回路の出力信号（例えば、コマンド情報ラッチ信号ｒａｓｃｚ、ｒａｓｃｘ、ｃａｓｃｚおよびｒａｓｃｘ）のレベルを同時に変化させている。
【００２０】
さらにまた、図１９においても、前述の図１７の場合と同じように、コマンド情報ラッチ信号ｒａｓｃｚとコマンド情報ラッチ信号ｃａｓｃｘが“Ｈ”レベルになり、ノードｎ０１が“Ｌ”レベルになるので、クロックド判定信号ＡＺが選択される。ただし、この場合、スキューによってコマンド情報ラッチ信号ｒａｓｃｚとコマンド情報ラッチ信号ｃａｓｃｚとの入力論理も若干選択されそうになり、ノードｎ１１が“Ｌ”レベルになりかけるが、上記のようなディメンジョン設定になっているためにクロックド判定信号ＢＺが選択されることはなく、正常動作が可能となる。
【００２１】
上記のダミーラッチ信号ｄｓｆｆｚを使用することにより、スキューによるコマンド信号の多重セレクトの危険性はかなり減少してくると思われるが、コマンドデコーダのレシオは、前述の第１例の場合と同じように、非選択状態から選択状態に変化する場合のレシオを弱くし、選択状態から非選択状態に変化する場合のレシオを強くしてコマンドデコーダのディメンジョン設定を行わなければならない。この理由として、非選択状態から選択状態に変化する場合のレシオを強く設定してしまうと、入力されてくる信号が全て同時であるため、多重セレクトとなるおそれが生ずることが挙げられる。
【００２２】
【発明が解決しようとする課題】
上記のとおり、図１６および図１８に示したような従来の半導体装置のいずれにおいても、スキューによるコマンド信号の多重セレクトの発生を防止するために、非選択状態から選択状態に変化する場合のレシオを弱くし、かつ、選択状態から非選択状態に変化する場合のレシオを強くするようにコマンドデコーダのディメンジョンを調整することが必要であった。
【００２３】
しかしながら、このようなコマンドデコーダのディメンジョン調整を行っても、スキューによる多重セレクトを完全に防止することは困難である。また一方で、従来の半導体装置は、上記のディメンジョン調整によって、ＳＤＲＡＭ等の高速化を犠牲にすることで所望の動作を行わせていることになる。このために、ＳＤＲＡＭ等の高速化の要求に充分対応できないという問題が生ずる。この結果、、半導体装置のアクセスマージンや動作マージンが悪化し、さらなる高速デバイスの開発には大きなネックとなりかねない。
【００２４】
本発明は上記問題点に鑑みてなされたものであり、各種のコマンド信号の状態を判定する際に、コマンド信号のスキューによる多重セレクトの発生を完全に防止すると共に、高速動作を可能にするような半導体装置を提供することを目的とするものである。
【００２５】
【課題を解決するための手段】
図１は、本発明の原理構成を示すブロック図である。ただし、ここでは、コマンド信号状態判定機能を有する半導体装置の構成を簡略化して示すこととする。上記問題点を解決するために、本発明は、図１に示すように、各種のコマンドを表すコマンド信号Ｓa1〜Ｓanを内部クロックＣＬＫ１に同期させてデコードし、上記コマンド信号の状態を判定するコマンドデコーダ部１を有する半導体装置において、このコマンドデコーダ部１による上記コマンド信号の状態の判定のタイミングよりも早く動作する内部信号Ｓdcにより、上記コマンドデコーダ部１を非活性化するように構成される。
【００２６】
さらに、図１の半導体装置においては、外部クロックＣＬＫのレベルを変換して内部クロックＣＬＫ１を生成するためのクロック入力回路５が設けられている。このクロック入力回路５は、従来の半導体装置のクロック用カレントミラー回路５００（図１６および図１８参照）とほぼ同じように、外部クロックＣＬＫの入力バッファとして機能する。また一方で、各種のコマンド信号Ｓa1〜Ｓanの“Ｈ”レベルまたは“Ｌ”レベルをそれぞれ確定してコマンド確定信号Ｓb1〜Ｓbnを生成するためのコマンド信号入力回路３が設けられている。
【００２７】
さらに、図１の半導体装置においては、内部クロックＣＬＫ１に同期させた状態で、コマンド信号入力回路３から出力されるコマンド確定信号Ｓb1〜Ｓbnを保持するコマンド信号保持回路４が設けられている。このコマンド信号保持回路４は、従来の半導体装置の複数のラッチ回路（図１６および図１８参照）とほぼ同じように、複数のセットフリップフロップ等により構成され、コマンド確定信号Ｓb1〜Ｓbnにそれぞれ対応するコマンド情報ラッチ信号Ｓb1〜Ｓbnが生成される。コマンドデコーダ部１は、前述したように、これらのコマンド情報ラッチ信号Ｓb1〜Ｓbnに基づき、内部クロックＣＬＫ１に同期した状態で各種のコマンド信号の状態を判定して、それぞれ対応するコマンド判定信号Ｓo1〜Ｓonを出力する。
【００２８】
好ましくは、本発明の半導体装置では、コマンドデコーダ部１によるコマンド信号の状態の判定のタイミングよりも早く動作する内部信号Ｓdcとして、上記内部クロックよりも早い位相を有するクロックに同期したＤＬＬ（Delayed Lock Loop の略）回路から生成される信号を用いることにより、上記半導体装置の動作マージンを向上させることが可能となる。
【００２９】
また一方で、本発明は、各種のコマンドを表すコマンド信号を外部クロックに同期させてデコードし、上記コマンド信号の状態を判定するコマンドデコーダ部１を有する半導体装置において、このコマンドデコーダ部１による上記コマンド信号の状態の判定のタイミングよりも早く動作する第１の内部信号により、上記コマンドデコーダ部１を非活性化してから、上記コマンドデコーダ部１に入力される上記コマンド信号の状態が確定した後に発生する第２の内部信号により、上記コマンドデコーダ部１を活性化するように構成される。
【００３０】
好ましくは、本発明の半導体装置では、第１の内部信号として、上記内部クロックよりも早い位相を有するクロックに同期したＤＬＬ回路から生成される信号を用いることにより、上記半導体装置の動作マージンを向上させることが可能となる。
好ましくは、本発明の半導体装置では、上記第２の内部信号として、上記コマンド信号の状態を保持するためのコマンド信号保持回路４が最も遅く動作する状態を監視するダミーラッチ回路により生成される信号を用いるようにしている。
【００３１】
さらに、本発明の第１の好適な実施態様は、各種のコマンドを表すコマンド信号を外部クロックに同期させてデコードし、このコマンド信号の状態を判定するコマンドデコーダ部１を有する半導体装置において、このコマンドデコーダ部１による上記コマンド信号の状態の判定のタイミングよりも早く動作する内部信号に基づき、上記コマンドデコーダ部１を非活性化するためのコマンドデコーダ制御信号Ｓdcを第１の状態にして生成し、上記コマンドデコーダ部１に供給するコマンドデコーダ制御部２を備えている。
【００３２】
好ましくは、本発明の第２の好適な実施態様では、各種のコマンドを表すコマンド信号を外部クロックに同期させてデコードし、このコマンド信号の状態を判定するコマンドデコーダ部１を有する半導体装置において、このコマンドデコーダ部１による上記コマンド信号の状態の判定のタイミングよりも早く動作する第１の内部信号に基づき、上記コマンドデコーダ部１を非活性化するためのコマンドデコーダ制御信号を第１の状態にして生成して上記コマンドデコーダ部に供給するコマンドデコーダ制御部２を備えており、上記コマンドデコーダ制御信号により上記コマンドデコーダ部１を非活性化してから、上記コマンドデコーダ部１に入力される上記コマンド信号の状態が確定した後に発生する第２の内部信号により、上記コマンドデコーダ部１を活性化する際に、上記コマンドデコーダ制御信号を上記第１の状態から第２の状態へ変化させるように構成される。
【００３３】
好ましくは、本発明の第１および第２の好適な実施態様のいずれにおいても、上記コマンドデコーダ部１を構成するトランジスタが非選択状態から選択状態に変化する場合に速い応答性を示し、上記トランジスタが選択状態から非選択状態に変化する場合に遅い応答性を示すようなレシオとなっている場合でも、上記コマンド信号のタイミングのばらつきによって２つ以上のコマンド信号が同時に選択されることが防止され、かつ、高速動作が可能になる。
【００３４】
要約すれば、本発明の半導体装置においては、外部コントロールピンから入力されて保持されるコマンド信号の位相よりも早いＤＬＬ信号等の内部信号、すなわち、コマンドデコーダ部の各々のコマンドピンの判定のタイミングよりも早く動作する内部信号によりコマンドデコーダ部を非活性化する（リセットする）ようにしている。さらに、上記内部信号によりコマンドデコーダ部を非活性化して各コマンドピンの情報が確定した後に、コマンドデコーダ部を活性化して各種のコマンド信号の状態を判定するようにしているので、上記コマンド信号のスキューによって２つ以上のコマンド信号が同時に選択されるおそれがなくなる。
【００３５】
かくして、本発明では、各種のコマンド信号の状態を判定する際に、スキューによるコマンド信号の多重セレクトの発生を完全に防止することが可能になる。さらに、本発明では、コマンド信号のスキューによる影響を考慮してコマンドデコーダ部のディメンジョンを調整する必要がないので、ＳＤＲＡＭ等の高速動作を実現することが可能になる。
【００３６】
【発明の実施の形態】
以下、添付図面（図２〜図１５）を参照しながら、本発明の好ましい実施の形態（以後、実施例とよぶこととする）を説明する。
ただし、ここでは、本発明の好ましい実施例の構成および特徴を容易に理解することができるように、本発明の実施例が適用されるＳＤＲＡＭの構成およびその動作を最初に説明することとする。
【００３７】
図２は、本発明の半導体装置が適用されるシンクロナスＤＲＡＭの概略的構成を示すブロック図であり、図３は、図２のシンクロナスＤＲＡＭの動作を説明するためのタイミングチャートである。
図２に示すシンクロナスＤＲＡＭ（ＳＤＲＡＭ）からなる半導体チップは、チップ内のメモリ領域を構成するための複数のバンク（例えば、バンクＮｏ．０、Ｎｏ．１）を有する２０４８ビット×２０４８ビットのＤＲＡＭコア１０８ａ、１０８ｂと、これらのＤＲＡＭコア１０８ａ、１０８ｂに供給すべき各種の制御信号（ローアドレス制御信号ＲＡＳ、コラムアドレス制御信号ＣＡＳ、およびライトイネーブル信号ＷＥ）を保持する制御信号ラッチ１０５ａ、１０５ｂと、ＳＤＲＡＭの動作モードを特定するためのモードレジスタ１０６と、コラムアドレスをカウントしてデータをアクセスするためのコラムアドレスカウンタ１０７ａ、１０７ｂとを備えている。
【００３８】
さらに、図２に示す半導体チップは、クロックイネーブル信号ＣＫＥに基づき、シンクロナスＤＲＡＭを動作させるための基準となるクロック（すなわち、外部クロック）ＣＬＫを保持して他の入力回路部や半導体チップ内の複数のブロックに供給するためのクロックバッファ１０１と、外部クロックＣＬＫの位相を調整して上記外部クロックＣＬＫに対し所定の位相を有する内部クロックを生成するＤＬＬ回路１０９とを備えている。さらに、上記の半導体チップは、各種のコマンド信号（チップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、およびライトイネーブル信号／ＷＥ等）をデコードして上記制御信号ラッチ１０５ａ、１０５ｂおよびモードレジスタ１０６に供給するコマンドデコーダ回路１０２と、ローアドレスおよびコラムアドレスを含むメモリアドレス信号Ａ０〜Ａ１０、およびバンクアドレス信号Ａ１１を保持してモードレジスタ１０６、コラムアドレスカウンタ１０７ａ、１０７ｂおよびＤＲＡＭコア１０８ａ、１０８ｂに供給するアドレスバッファ／レジスタおよびバンクセレクタ１０３と、各種のデータＤＱ（ＤＱ０〜ＤＱ７およびＤＱＭ）を保持してＤＲＡＭコアのＩ／Ｏ部に供給するＩ／Ｏデータバッファ／レジスタ１０４とを備えている。ここで、上記のコマンドデコーダ回路１０２は、代表的に、前述の図１に示したようなコマンドデコーダ部１、コマンドデコーダ制御部２、コマンド信号入力回路３およびコマンド信号保持回路４を含む。
【００３９】
さらに、図２において、チップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、およびライトイネーブル信号／ＷＥ等のコマンド信号は、その組み合せにより各種のコマンドを入力することによって動作モードが決定されるようになっている。これらの各種のコマンドは、コマンドデコーダ回路１０２により解読され、動作モードに応じて各回路を制御することになる。また一方で、上記のチップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、およびライトイネーブル信号／ＷＥは、制御信号ラッチ１０５ａと１０５ｂにも入力され、次のコマンドが入力されるまで現在のコマンド信号の状態がラッチされる。
【００４０】
さらにまた、図２において、メモリアドレス信号Ａ０〜Ａ１０、およびバンクアドレス信号Ａ１１は、アドレスバッファ／レジスタおよびバンクセレクタ１０３により増幅されて各バンクのロードアドレスとして使用されると共に、コラムアドレスカウンタ１０７ａ、１０７ｂの初期値として使用される。ＤＲＡＭコア１０８ａ、１０８ｂから読み出された信号は、Ｉ／Ｏデータバッファ／レジスタ１０４により増幅され、外部から入力される外部クロックＣＬＫの立ち上がりに同期して出力される。データ入力についても同様の動作が行われ、Ｉ／Ｏデータバッファ／レジスタ１０４に入力されたデータがＤＲＡＭコア１０８ａ、１０８ｂに書き込まれる。
【００４１】
図３に示すタイミングチャートにおいては、（ａ）部の外部クロックＣＬＫの立ち上がりに同期して各種の制御信号がＤＲＡＭコアに入力され（（ｂ）部に示す）、このＤＲＡＭコア内のデータが読み出される。この場合、まず初めに、ＤＲＡＭコア内のメモリマトリックスのローアドレス（Row Address ）が選択され、所定の遅れ時間（後述の遅れ時間ｔＲＣＤに相当する）が経過した後にコラムアドレス（Column Address）が選択されてデータ読み出し動作が開始される。
【００４２】
さらに詳しく説明すると、ＳＤＲＡＭからデータを読み出す場合、前述の各種のコマンド信号の組み合わせからアクティブ（ＡＣＴ）コマンドをコマンド端子に入力し、アドレス端子にはローアドレス信号を入力する。このようなコマンドおよびローアドレスが入力されると、ＳＤＲＡＭは活性化状態になり、ローアドレスに応じたワード線を選択し、この選択されたワード線上のセル情報をビット線に出力した後に、センスアンプにて増幅する。また一方で、上記のローアドレスのアクセスに関係した部分の動作時間（遅れ時間ｔＲＣＤ）が経過した後に、リードコマンド（ＲＥＡＤ）およびコラムアドレスを入力する。このコラムアドレスに従って、選択されたセンスアンプのデータをデータバス線に出力した後に、データバスアンプにて増幅し、出力バッファによりさらに増幅することによって出力端子にデータＤＱが出力される（（ｃ）部に示す）。
【００４３】
これら一連の動作は汎用のＤＲＡＭの動作と全く同じであるが、ＳＤＲＡＭの場合、コラムアドレスに関係する回路がパイプライン動作をするようになっており、読み出されたリードデータは毎サイクル連続して出力されることになる。これにより、データ転送周期は外部クロックＣＬＫの周期に等しくなる。
ＳＤＲＡＭでのアクセス時間には３種類あり、いずれも外部クロックＣＬＫの立ち上がり時点を基準にして定義される。図３において、ｔＲＡＣはローアドレスのアクセスに関係した部分の動作時間を示すローアドレスアクセス時間、ｔＣＡＣはコラムドレスのアクセスに関係した部分の動作時間を示すコラムアドレスアクセス時間、ｔＡＣは外部クロックＣＬＫからデータ出力までの時間遅れを示すクロックアクセス時間を示している。上記ＳＤＲＡＭを高速のメモリシステムにて使用する場合、コマンドを入力してから最初にデータが得られるまでの時間を示すｔＲＡＣやｔＣＡＣも重要であるが、データの転送速度を高める上では、クロックアクセス時間ｔＡＣも重要である。
【００４４】
さらに、図３において、ｔＯＨは前のサイクルまたは次のサイクルへの出力データ保持時間を示している。ＳＤＲＡＭの特性のばらつき、温度依存性および電源電圧依存性を考えると、ｔＡＣとｔＯＨとは一致せず、ある程度の時間幅を持つことになってしまう。この時間幅に相当する時間では、出力端子から出力されるべきデータが不確定になっている。このようにデータが不確定になっている時間、すなわち、データ不確定時間は、どのようなデータが出力されるか分からない時間を意味しており、メモリシステムでは使用することができない時間である。
【００４５】
上記のデータ不確定時間は、ＳＲＡＭの特性のばらつきや、温度および電源電圧等の変化により変動する傾向にある。このような場合でも、正確なタイミングにてデータを誤りなく出力するためには、外部クロックＣＬＫに対してデータが常に所定の位相で出力されること、すなわち、クロックアクセス時間ｔＡＣが常に一定であることが要求される。例えば、データの出力が内部クロック信号の立ち上がりに同期して行われることが望ましい場合、外部クロックＣＬＫと内部クロックの位相差が常に所定の周期分、例えば、３６０度（０度）に保持されるようにＤＬＬ回路１０９の可変ディレイ回路の遅延量を設定することが必要である。
【００４６】
図４は、本発明の第１の実施例の概略的構成を示す回路ブロック図である。なお、これ以降、前述した構成要素と同様のものについては、同一の参照番号を付して表すこととする。
概していえば、図４に示す第１の実施例は、従来の第２例の半導体装置（図１８参照）のコマンドデコーダの入力側に、本発明のコマンドデコーダ制御部２（図１参照）の機能を有するコマンドデコーダコントロール回路２０を設けたものである。このコマンドデコーダコントロール回路２０は、コマンドデコーダによる各種のコマンド信号の状態の判定のタイミングよりも早く動作して上記コマンドデコーダを非活性化するために、内部クロックｃｌｋｚ（図１の内部クロックＣＬＫ１に対応）に基づいて生成されるコマンドデコーダ制御信号ｃｔｌｚを上記コマンドデコーダに供給するものである。
【００４７】
さらに詳しく説明すると、図４においては、図１に示したコマンド信号入力回路３として、外部コントロールピンから入力される各種のコマンド信号、例えば、ローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、およびライトイネーブル信号／ＷＥを所定のレベルにまで増幅して上記コマンド信号の出力レベルを確定するための第１のカレントミラー回路３０−１、第２のカレントミラー回路３０−２、および第３のカレントミラー回路３０−３が設けられている。これらの第１〜第３のカレントミラー回路３０−１〜３０−３では、従来の第１〜第３のカレントミラー回路３１０−１〜３３０（例えば、図１８参照）とほぼ同じ機能を有しており、ローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、およびライトイネーブル信号／ＷＥを増幅することによって、“Ｈ”レベルまたは“Ｌ”レベルのコマンド確定信号ｒａｓｚ、ｃａｓｚおよびｗｅｚを生成する。
【００４８】
さらに、図４においては、図１に示したコマンド信号保持回路４として、第１〜第３のカレントミラー回路３０−１〜３０−３からのコマンド確定信号ｒａｓｚ、ｃａｓｚおよびｗｅｚをそれぞれ保持する第１のラッチ回路４０−１、第２のラッチ回路４０−２、および第３のラッチ回路４０−３が設けられている。これらの第１〜第３のラッチ回路４０−１〜４０−３は、従来の第１〜第３のラッチ回路４４０〜４６０（例えば、図１８参照）とほぼ同じようにセットフリップフロップ（ＳＦＦ）により構成され、クロック用カレントミラー回路５０から出力される内部クロックｃｌｋｚに同期させてコマンド確定信号ｒａｓｚ、ｃａｓｚおよびｗｅｚをラッチする。ここで、上記第１〜第３のラッチ回路４０−１〜４０−３は、入力されたコマンド確定信号と同相のコマンド情報ラッチ信号ｒａｓｃｚ、ｃａｓｃｚおよびｗｅｃｚをそれぞれ出力すると共に、上記コマンド確定信号と逆相のコマンド情報ラッチ信号ｒａｓｃｘ、ｃａｓｃｘおよびｗｅｃｘをそれぞれ出力する。ここで、クロック用カレントミラー回路５０は、従来のクロック用カレントミラー回路５００とほぼ同じように、外部クロックＣＬＫのレベルを変換して内部クロックｃｌｋｚを生成するための入力バッファとして機能する。
【００４９】
さらに、図４においては、図１に示したコマンドデコーダ１として、第１〜第３のラッチ回路４０−１〜４０−３から出力されるコマンド情報ラッチ信号に対するデコード動作を行って、ローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、およびライトイネーブル信号／ＷＥ等のコマンド信号の状態をそれぞれ判定するためのコマンドデコーダ１０が設けられている。このコマンドデコーダ１０では、内部クロックｃｌｋｚに同期したままで第１〜第３のラッチ回路４０−１〜４０−３にラッチされたコマンド情報信号に基づいて、ＳＤＲＡＭ等がどのような動作を行うかを示すコマンド信号の状態を判定するようにしている。さらに、コマンドデコーダ１０によるコマンド信号の状態の判定結果が、“Ｈ”レベルまたは“Ｌ”レベルのクロックド判定信号ＡＺ、ＢＺとして出力される。上記のコマンドデコーダ１０の構成は、従来のコマンドデコーダ１００（図１８参照）の構成と概して同じであるが、コマンドデコーダコントロール回路２０からコマンドデコーダ制御信号ｃｔｌｚが供給される点が従来のコマンドデコーダ１００の場合と異なる。
【００５０】
さらに、図４においては、コマンドデコーダコントロール回路２０の入力側に、ダミーラッチ回路６が設けられている。このダミーラッチ回路６は、従来のダミーラッチ回路６００（図１８参照）とほぼ同じ構成を有するが、この従来のダミーラッチ回路とは異なる機能を有するものである。より詳しくいえば、図４に示すダミーラッチ回路６は、各種のコマンド信号の状態を保持するための複数のラッチ回路（例えば、第１〜第３のラッチ回路４０−１〜４０−３）の中で最も遅く動作するラッチ回路を監視し、そのラッチ回路が動作するタイミングに合わせてダミーラッチ信号ｄｓｆｆｚを生成してコマンドデコーダコントロール回路２０に供給するものである。
【００５１】
図４に示す第１の実施例では、前述したように、新たに設けられたコマンドデコーダコントロール回路２０により、コマンドデコーダ１０による各種のコマンド信号の状態の判定のタイミングよりも早く動作するコマンドデコーダ制御信号ｃｔｌｚ等の制御信号を生成し、コマンドデコーダ１０に入力して上記コマンドデコーダ１０を非活性化するようにしている。このような制御信号は、好ましくは、内部クロックｃｌｋｚよりも早い位相を有するクロック、例えば、外部クロックＣＬＫに同期したクロックを出力する機能を有するＤＬＬ回路を用いて生成することにより、半導体装置の動作マージンの向上を図ることが可能になる。
【００５２】
換言すれば、第１の実施例のコマンドデコーダコントロール回路２０およびコマンドデコーダ１０は、次のような流れに基づいて動作することにより、コマンド信号のスキューによる多重セレクトの発生を完全に防止すると共に、半導体装置の高速化を実現するようにしている。
（１）コマンドデコーダコントロール回路は、各コントロールピンから入力されて第１〜第３のラッチ回路にラッチされる信号の伝達速度よりも速い信号（例えば、コマンドデコーダ制御信号ｃｌｔｚ）により、コマンドデコーダをリセットして非活性化する。
【００５３】
（２）また一方で、各コントロールピンから入力されたコマンド信号が、第１〜第３のラッチ回路にラッチされる。
（３）コマンドデコーダは、コマンドデコーダ制御信号ｃｌｔｚにより一旦非活性化された後に、ダミーラッチ信号ｄｓｆｆｚ等により活性化され、第１〜第３のラッチ回路にラッチされたコマンド信号の状態を判定することによって、各コマンドピンから各種のコマンドの状態に対応するクロックド判定信号を発行する。
【００５４】
ついで、図４の第１の実施例における各部の回路の具体的構成について述べる。この場合、図４のコマンドデコーダコントロール回路２０およびコマンドデコーダ１０以外の回路構成は、従来の回路構成と実質的に同じなので、簡単に説明することとする。
図５は、図４のカレントミラー回路の具体的構成を示す回路図である。ここで、図４に示した第１〜第３の第１〜第３のカレントミラー回路３０−１〜３０−３の各々は同じ回路構成を有しているので、ここでは、その中の一つの具体的な回路構成を代表して示すこととする。
【００５５】
図５に示すカレントミラー回路は、一組のＮＭＯＳトランジスタ３２および３４を主たる要素とする差動増幅器を構成する。一方のＮＭＯＳトランジスタ３２のドレインは、ＰＭＯＳトランジスタ３１を介して高電圧側の電源（例えば、高電圧レベルの電源Ｖcc）に接続され、同ＮＭＯＳトランジスタ３２のソースは、ＮＭＯＳトランジスタ３５を介して低電圧側の電源（例えば、グランドレベルの電源Ｖss）に接続される。また一方で、他方のＮＭＯＳトランジスタ３４のドレインは、ＰＭＯＳトランジスタ３３を介して高電圧側の電源に接続され、同ＮＭＯＳトランジスタ３４のソースは、上記のＮＭＯＳトランジスタ３５を介して低電圧側の電源に接続される。
【００５６】
さらに、図５においては、他方のＮＭＯＳトランジスタ３４のゲートに入力される基準電圧Ｖref に基づき、一方のＮＭＯＳトランジスタ３２のゲートに入力される入力信号ｉｎｚ１（例えば、ローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、およびライトイネーブル信号／ＷＥ等のコマンド信号）のレベルを変換することによって、入力信号ｉｎｚ１の出力レベル（“Ｈ”レベルまたは“Ｌ”レベル）が確定される。このようにして出力レベルが確定された信号は、３つのインバータ３６〜３８を介して出力信号ｏｕｔｚ１（例えば、コマンド確定信号ｒａｓｚ）として出力される。
【００５７】
図６は、図４のラッチ回路の具体的構成を示す回路図である。ここで、図４に示した第１〜第３のラッチ回路４０−１〜４０−３の各々は同じ回路構成を有しているので、ここでは、その中の一つの具体的な回路構成を代表して示すこととする。
図６に示すラッチ回路は、差動トランジスタを構成する一対のＮＭＯＳトランジスタ４１ｃと、一対のＮＭＯＳトランジスタ４２ｃとを備えている。これらのＮＭＯＳトランジスタ４１ｃ、４２ｃには、入力情報（例えば、入力信号ｉｎｚ２、すなわち、カレントミラー回路の出力信号ｏｕｔｚ１）が入力される。
【００５８】
さらに、図６に示すラッチ回路は、内部クロックｃｌｋｚに同期して入力情報（例えば、入力信号ｉｎｚ２の“Ｈ”レベルまたは“Ｌ”レベルの状態）をラッチするラッチ部を構成するための入力情報ラッチ用ＮＭＯＳトランジスタ４１ｂ、４２ｂと、一対の入力情報ラッチ用ＰＭＯＳトランジスタ４１ａと、一対の入力情報ラッチ用ＰＭＯＳトランジスタ４２ａとを備えている。
【００５９】
上記ラッチ回路においては、入力される入力情報のレベル差をＮＭＯＳトランジスタ４１ｃ、４２ｃにより与え、入力情報ラッチ用ＮＭＯＳトランジスタ４１ｂ、４２ｂを介して電流差を付け、それによって入力情報をラッチするようにしている。すなわち、上記ラッチ回路は、ＮＭＯＳトランジスタ４１ｃ、４２ｃ、および入力情報ラッチ用トランジスタ４１ｂ、４２ｂを主たる構成要素とするセットフリップフロップ（ＳＦＦ）を構成する。
【００６０】
さらに、図６においては、一方の入力情報ラッチ用ＮＭＯＳトランジスタ４１ｂのドレインは、一対の入力情報ラッチ用ＰＭＯＳトランジスタ４１ａを介して高電圧側の電源に接続されると共に、他方の入力情報ラッチ用ＮＭＯＳトランジスタ４２ｂのゲートに接続される。また一方で、他方のＮＭＯＳトランジスタ４２ｂのドレインは、一対の入力情報ラッチ用ＰＭＯＳトランジスタ４２ａを介して高電圧側の電源に接続されると共に、一方の入力情報ラッチ用ＮＭＯＳトランジスタ４１ｂのゲートに接続される。さらに、２つの入力情報ラッチ用ＮＭＯＳトランジスタ４１ｂ、４２ｂのソースは、一対のＮＭＯＳトランジスタ４１ｃと一対のＮＭＯＳトランジスタ４２ｃをそれぞれ介してＮＭＯＳトランジスタ４３のドレインに接続される。このＮＭＯＳトランジスタ４３のソースは、低電圧側の電源に接続される。
【００６１】
さらに詳しく説明すると、一対のＮＭＯＳトランジスタ４１ｃには、カレントミラー回路の出力信号ｏｕｔｚ１（例えば、コマンド確定信号ｒａｓｚ）と同相の入力信号ｉｎｚ２が入力され、他方の一対のＮＭＯＳトランジスタ４２ｃには、インバータ４４を介して、上記出力信号ｏｕｔｚ１と逆相の入力信号ｉｎｚ２が入力される。さらに、ＮＭＯＳトランジスタ４３のゲートには、上記入力信号ｉｎｚ２と同期をとるための内部クロックｃｌｋｚが入力される。このような回路構成により、内部クロックｃｌｋｚに同期した状態で入力信号ｉｎｚ２（すなわち、コマンドの情報）がラッチされ、２つの入力情報ラッチ用ＮＭＯＳトランジスタ４１ｂ、４２ｂのドレインから、コマンド信号と逆相および同相のラッチ信号がそれぞれ出力される。
【００６２】
さらに、図６において、一方の入力情報ラッチ用ＮＭＯＳトランジスタ４１ｂからのラッチ信号（コマンド信号と逆相の信号）は、ラッチ信号バッファ用のインバータ４５、および、ＰＭＯＳトランジスタ７２およびＮＭＯＳトランジスタ７３からなるラッチ信号駆動用インバータを通過し、コマンド信号と逆相の出力信号ｏｕｔｘ２（例えば、コマンドラッチ情報ラッチ信号ｒａｓｃｘ）として出力される。また一方で、他方の入力情報ラッチ用ＮＭＯＳトランジスタ４２ｂからのラッチ信号（コマンド信号と同相の信号）は、ラッチ信号バッファ用のインバータ４６、および、ＰＭＯＳトランジスタ７０およびＮＭＯＳトランジスタ７１からなるラッチ信号駆動用インバータを通過し、コマンド信号と同相の出力信号ｏｕｔｚ２（例えば、コマンド情報ラッチ信号ｒａｓｃｚ）として出力される。これらのコマンド情報ラッチ信号ｒａｓｃｚ、ｒａｓｃｘの各々のノードは、互いに逆の極性にて並列に接続された出力信号ラッチ用インバータ７４、７５を介して接続される。
【００６３】
図７は、図４のダミーラッチ回路の具体的構成を示す回路図である。ここでは、図６のような通常用いられるラッチ回路の入力信号が入力されるノードを“Ｌ”レベル（すなわち、グランドレベル）に固定し、ダミーラッチ回路６から出力される信号をパルス化している。
図７においては、内部クロックｃｌｋｚに同期して“Ｌ”レベルの入力信号をラッチするための一対のＮＭＯＳトランジスタ６４ｃと、一対のＮＭＯＳトランジスタ６５ｃと、ダミーラッチ用ＮＭＯＳトランジスタ６４ｂ、６５ｂとを主たる要素とするＳＦＦが設けられている。
【００６４】
さらに詳しく説明すると、図７のＳＦＦは、前述の図６の場合と同じように、ダミーラッチ用ＮＭＯＳトランジスタ６４ｂ、６５ｂと、一対のＰＭＯＳトランジスタ６４ａおよび一対のＰＭＯＳトランジスタ６５ａと、一対のＮＭＯＳトランジスタ６４ｃおよび一対のＮＭＯＳトランジスタ６５ｃと、内部クロック入力用のＮＭＯＳトランジスタ６６と、インバータ６３とを備えている。したがって、図６のＳＦＦでは、“Ｌ”レベルの入力信号が一対のＮＭＯＳトランジスタ６４ｃに入力されたときに、一方のダミーラッチ用ＮＭＯＳトランジスタ６４ｂのドレインから、内部クロックｃｌｋｚに同期した“Ｈ”レベルの信号が出力される。また一方で、“Ｈ”レベルの入力信号が一対のＮＭＯＳトランジスタ６５ｃに入力され、他方のダミーラッチ用ＮＭＯＳトランジスタ６５ｂのドレインから、内部クロックｃｌｋｚに同期した“Ｌ”レベルの信号が出力される。
【００６５】
さらに、図７において、一方のダミーラッチ用ＮＭＯＳトランジスタ６４ｂからのダミーラッチ信号は、ダミーラッチ信号バッファ用のインバータ６７、および、ＰＭＯＳトランジスタ８１ａおよびＮＭＯＳトランジスタ８１ｂからなるダミーラッチ信号駆動用インバータを通過し、パルス信号発生用のＮＭＯＳトランジスタ８２ｂのドレインから、正極性のパルス状の信号（ダミーラッチ信号ｄｓｆｆｚ等の出力信号ｏｕｔｘ３）として出力される。この場合、内部クロックｃｌｋｚが、トランスファゲート６０、インバータ６１およびＮＭＯＳトランジスタ６２によりラッチされると共に、３つのインバータ６９ａ〜６９ｃにより遅延された後に、上記のＮＭＯＳトランジスタ８２ｂのゲートに入力される。さらに、上記のパルス状の信号は、インバータ８６を介してＮＡＮＤゲート８５の一方の端子に入力される。上記のインバータ６９ａ〜６９ｃにより遅延が付与されたクロックによってＮＭＯＳトランジスタ８２ｂのオン／オフ動作を制御することにより、所定のパルス幅を有するパルス状の信号を生成することが可能になる。
【００６６】
また一方で、他方の入力情報ラッチ用ＮＭＯＳトランジスタ６５ｂから出力されるダミーラッチ信号は、ダミーラッチ信号バッファ用のインバータ６８、および、ＰＭＯＳトランジスタ８０ａおよびＮＭＯＳトランジスタ８０ｂからなるダミーラッチ信号駆動用インバータを通過する。この場合は、ＰＭＯＳトランジスタ８２ａのドレイン、および、互いに逆の極性にて並列に接続された出力信号ラッチ用インバータ８３ａ、８３ｂを介して、前述の場合の同様の正極性のパルス状の信号が生成されることになる。ここで、内部クロックｃｌｋｚが、上記の３段分のインバータ６９ａ〜６９ｃにより遅延された後に、インバータ８４を介して上記のＰＭＯＳトランジスタ８２ａのゲートに入力される。
【００６７】
さらに、図７においては、内部クロックｃｌｋｚが、ＮＡＮＤゲート８５の他方の端子に入力される。さらに、このＮＡＮＤゲート８５の出力は、一対のＰＭＯＳトランジスタ８７および２つのＮＭＯＳトランジスタ８８、８９によりラッチされる。これによって、適切なパルス幅を有するダミーラッチ信号ｄｓｆｆｚ等の出力信号ｏｕｔｘ３を生成することが可能になる。
【００６８】
要約すれば、本発明の第１の実施例においては、図７に示すダミーラッチ回路６に入力される信号が“Ｌ”レベルになっているときに応答性が最も悪いとしている。このため、このダミーラッチ回路の出力側のノードにてパルス状の信号が発生する時点では、全てのラッチ回路によるデータラッチが必ず完了しているはずである。したがって、ダミーラッチ回路にてパルス状の信号が発生するタイミングに基づき各々のラッチ回路の出力を発生させることによって、各々のラッチ回路の出力信号変移のタイミングを一定にすることが可能になる。
【００６９】
図８は、図４のコマンドデコーダコントロール回路の具体的構成を示す回路図である。図８に示すコマンドデコーダコントロール回路２０は、３つのインバータ２１ａ〜２１ｃ、内部クロックｃｌｋｚと、内部クロックｃｌｋｚをインバータ２１ａ〜２１ｃにより遅延させた信号とが入力される第１の内部信号生成用ＮＡＮＤゲート２２、および、この第１の内部信号生成用ＮＡＮＤゲート２２により生成される第１の内部信号のレベルを確定するための第１の内部信号出力用インバータ２３を備えている。
【００７０】
また一方で、図８のコマンドデコーダコントロール回路２０は、４つのインバータ２４ａ〜２４ｄ、および、ダミーラッチ信号ｄｓｆｆｚ等の第２の内部信号と、第２の内部信号をインバータ２４ａ〜２４ｄにより遅延させた信号とが入力される第２の内部信号生成用ＮＯＲゲート２５を備えている。さらに、第１の内部信号出力用インバータ２３からの第１の内部信号と、第２の内部信号生成用ＮＯＲゲート２５からの第２の内部信号とが入力されるコマンドデコーダ制御信号生成用ＮＡＮＤゲート２６が設けられている。このコマンドデコーダ制御信号生成用ＮＡＮＤゲート２６の出力側のノードから、コマンドデコーダ制御信号ｃｌｔｚが出力されてコマンドデコーダ１０（図４参照）に供給される。
【００７１】
ここで、図８のコマンドデコーダコントロール回路２０に入力される内部クロックｃｌｋｚが伝達されるスピードは、複数のラッチ回路の出力レベルが決定されるスピードと比較して十分速いものとする。
図８において、内部クロックｃｌｋｚが“Ｌ”レベルから“Ｈ”レベルに変化すると、第１の内部信号生成用ＮＡＮＤゲート２２および第１の内部信号生成用インバータ２３を通過してコマンドデコーダ制御信号生成用ＮＡＮＤゲート２６の出力端子から出力されるコマンドデコーダ制御信号ｃｌｔｚが“Ｌ”レベルになる。このときに、コマンドデコーダ１０がリセット（非活性化）される。
【００７２】
その後、ダミーラッチ信号ｄｓｆｆｚが“Ｌ”レベルから“Ｈ”レベルに変化すると、コマンドデコーダ制御信号生成用ＮＡＮＤゲート２６の出力端子から出力されるコマンドデコーダ制御信号ｃｌｔｚが“Ｈ”レベルになる。このときに、コマンドデコーダ１０がセット（活性化）される。
図８のコマンドデコーダコントロール回路２０では、コマンドデコーダ１０による各種のコマンド信号の状態の判定のタイミングよりも早く動作するコマンドデコーダ制御信号ｃｔｌｚを生成し、コマンドデコーダ１０に入力して上記コマンドデコーダ１０を非活性化するようにしている。その後、上記コマンド信号の状態が確定してから、ダミーラッチ信号ｄｓｆｆｚによりコマンドデコーダ１０を活性化するようにしているので、コマンド信号のスキューによって２つ以上のコマンド信号が同時に選択されるのを防止することが可能になる。
【００７３】
図９は、図４のコマンドデコーダの具体的構成を示す回路図である。図９に示すコマンドデコーダ１０は、従来のコマンドデコーダ（後述の図１１参照）と同じように、第１〜第３のラッチ回路４０−１〜４０−３（図４参照）にラッチされたコマンド情報ラッチ信号ｒａｓｃｚおよびｃａｓｃｚ（入力信号と同相の出力信号ｏｕｔｚ）と、逆相の信号としてコマンド情報ラッチ信号ｒａｓｃｘおよびｃａｓｃｘ（入力信号と逆相の出力信号ｏｕｔｘ）から、ＳＤＲＡＭ等がどのような動作を行うかを判定するためのデコード動作を行う。ただし、図９のコマンドデコーダ１０では、コマンドデコーダコントロール回路２０からの制御信号の入力回路として、コマンドデコーダ制御信号ｃｔｌｚの論理が追加されており、かつ、コマンドデコーダ制御信号ｃｔｌｚによりコマンドデコーダ１０をセットする側のレシオ（ＮＭＯＳトランジスタがオン状態になる場合のレシオ）が有利になっている点が、従来のコマンドデコーダと異なる。
【００７４】
さらに詳しく説明すると、図９のコマンドデコーダ１０は、互いに直列に接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタからなるコマンドデコーダ制御信号ｃｔｌｚ入力用のインバータ１１ａと、コマンド情報ラッチ信号ｒａｓｃｚおよびコマンド情報ラッチ信号ｃａｓｃｘがそれぞれ入力されるＮＭＯＳトランジスタ１１ｂ、１１ｃとを備えている。さらに、ＮＭＯＳトランジスタ１１ｂのゲートには、ＰＭＯＳトランジスタ１２のゲートが接続されてインバータが構成される。また一方で、ＮＭＯＳトランジスタ１１ｃのゲートには、ＰＭＯＳトランジスタ１３のゲートが接続されてインバータが構成される。上記のインバータ１１ａ、ＮＭＯＳトランジスタ１１ｂとＰＭＯＳトランジスタ１２からなるインバータ、およびＮＭＯＳトランジスタ１１ｃとＰＭＯＳトランジスタ１３からなるインバータは、コマンドデコーダ制御信号ｃｔｌｚ、コマンド情報ラッチ信号ｒａｓｃｚおよびコマンド情報ラッチ信号ｃａｓｃｘを入力信号とするＮＡＮＤ回路を構成する。さらに、このＮＡＮＤ回路の出力側のノードｎ０１には、互いに直列に接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタからなるクロックド判定信号出力用インバータ１４が接続される。このクロックド判定信号出力用インバータ１４から、上記の全ての入力信号が選択された状態になったときに“Ｈ”レベルになるクロックド判定信号ＡＺが出力される。
【００７５】
さらに、図９のコマンドデコーダ１０は、互いに直列に接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタからなるコマンドデコーダ制御信号ｃｔｌｚ入力用のインバータ１５ａと、コマンド情報ラッチ信号ｒａｓｃｚおよびコマンド情報ラッチ信号ｃａｓｃｚがそれぞれ入力されるＮＭＯＳトランジスタ１５ｂ、１５ｃとを備えている。さらに、ＮＭＯＳトランジスタ１５ｂのゲートには、ＰＭＯＳトランジスタ１６のゲートが接続されてインバータが構成される。また一方で、ＮＭＯＳトランジスタ１５ｃのゲートには、ＰＭＯＳトランジスタ１７のゲートが接続されてインバータが構成される。上記のインバータ１５ａ、ＮＭＯＳトランジスタ１５ｂとＰＭＯＳトランジスタ１６からなるインバータ、およびＮＭＯＳトランジスタ１５ｃとＰＭＯＳトランジスタ１７からなるインバータは、コマンドデコーダ制御信号ｃｔｌｚ、コマンド情報ラッチ信号ｒａｓｃｚおよびコマンド情報ラッチ信号ｃａｓｃｚを入力信号とするＮＡＮＤ回路を構成する。さらに、このＮＡＮＤ回路の出力側のノードｎ１１には、互いに直列に接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタからなるクロックド判定信号出力用インバータ１８が接続される。このクロックド判定信号出力用インバータ１８から、上記の全ての入力信号が選択状態になったときに“Ｈ”レベルになるクロックド判定信号ＢＺが出力される。
【００７６】
図９においては、入力される全てのコマンド情報ラッチ信号ｒａｓｃｚ、ｃａｓｃｚおよびｃａｓｃｘの状態が決定されるまでに、コマンドデコーダ制御信号ｃｔｌｚが“Ｌ”レベルになることで全てのクロックド判定信号ＡＺ、ＢＺが非選択状態（“Ｌ”レベル）になる。さらに、全てのコマンド情報ラッチ信号ｒａｓｃｚ、ｃａｓｃｚおよびｃａｓｃｘの状態が決定された後に、コマンドデコーダ制御信号ｃｔｌｚが“Ｈ”レベルになり、所望のクロックド判定信号が選択された状態（“Ｈ”レベル）になるといったようなタイミングにてコマンドデコーダ内の論理回路が動作する。したがって、図９のコマンドデコーダ１０では、コマンド信号のスキューにより多重セレクトが発生するおそれは完全に無くなる。さらに、コマンドデコーダをセットする側のレシオを有利にしても何ら問題は生じないので、半導体装置の高速化が可能になる。
【００７７】
換言すれば、上記コマンドデコーダを構成するトランジスタが非選択状態から選択状態に変化する場合に速い応答性を示し、上記トランジスタが選択状態から非選択状態に変化する場合に遅い応答性を示すようなレシオとなっている場合でも、コマンド信号のスキューによって２つ以上のコマンド信号が同時に選択されることは無くなる。
【００７８】
ここで、本発明の半導体装置と従来の半導体装置との差異をより明確にするために、図１０および図１１を参照しながら、従来の半導体装置のラッチ回路やコマンドデコーダの具体的な回路構成について簡単に説明する。
図１０は、従来の第２例の半導体装置に使用されるラッチ回路の一構成例を示す回路図である。図１０に示すラッチ回路は、従来の第１例のラッチ回路（例えば、図６参照）の出力側のノードに、２つのトランスファゲート４８１、４８２と、インバータ４８３、４８４と、信号ラッチ用インバータ４８５、４８６とを設けたものである。これらの回路素子以外の回路構成は、前述の図６の場合と同じなので、ここでは上記の回路素子以外の詳細な説明を省略する。
【００７９】
図１０において、トランスファゲート４８１、４８２の各々の入力側における一方のゲートには、ダミーラッチ回路からのダミーラッチ信号ｄｓｆｆｚが、インバータ４８３を介して入力される。各トランスファゲートの入力側の他方のゲートには、ダミーラッチ回路からのダミーラッチ信号ｄｓｆｆｚが、２つのインバータ４８３、４８４を介して入力される。上記の各トランスファゲートのオン／オフは、ダミーラッチ信号ｄｓｆｆｚによって行われる。すなわち、ダミーラッチ信号ｄｓｆｆｚが出力されるタイミングにおいては、ラッチ回路の出力側のノードａ、ｂには、各コマンド信号の状態が既にラッチされているはずであり、トランスファゲートをオン状態にするために１段を数えると、この１段分の論理遅延後に各々のラッチ回路の出力信号ｏｕｔｚ４、ｏｕｔｘ４（例えば、コマンド情報ラッチ信号ｒａｓｃｚ、ｒａｓｃｘ、ｃａｓｃｚおよびｒａｓｃｘ）が生成されることになる。なお、出力信号ｏｕｔｚ４、ｏｕｔｘ４の状態を確定するために、２つのトランスファゲート４８１、４８２の出力端子間に信号ラッチ用インバータ４８５、４８６が接続されている。
【００８０】
図１９のタイミングチャートにて既述したように、ダミーラッチ信号ｄｓｆｆｚは、ラッチ回路の出力側のノードａ、ｂが最も遅く決定されるタイミングにより生成されており、上記のダミーラッチ信号ｄｓｆｆｚが各ラッチ回路のトランスファゲートをオン状態にするまでの１段分を動作マージンとし、各ラッチ回路の出力信号のレベルを同時に変化させている。
【００８１】
ここでは、ダミーラッチ信号ｄｓｆｆｚを使用することにより、スキューによるコマンド信号の多重セレクトの危険性はかなり減少してくると思われるが、コマンドデコーダのレシオは、非選択状態から選択状態に変化する場合のレシオを弱くし、選択状態から非選択状態に変化する場合のレシオを強くしてコマンドデコーダのディメンジョン設定を行う必要がある。
【００８２】
図１１は、従来の半導体装置に使用されるコマンドデコーダの一構成例を示す回路図である。
図１１に示すコマンドデコーダ１００は、互いに直列に接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタからなるコマンド情報ラッチ信号ｒａｓｃｚ入力用のインバータ１５１を備えている。さらに、コマンド情報ラッチ信号ｃａｓｃｘが入力されるＮＭＯＳトランジスタ１５２のゲートを、ＰＭＯＳトランジスタ１５３のゲートに接続することによって他のインバータが構成される。上記のインバータ１５１、およびＮＭＯＳトランジスタ１５２とＰＭＯＳトランジスタ１５３からなるインバータは、コマンド情報ラッチ信号ｒａｓｃｚおよびコマンド情報ラッチ信号ｃａｓｃｘを入力信号とするＮＡＮＤ回路を構成する。さらに、このＮＡＮＤ回路の出力側のノードｎ０１には、互いに直列に接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタからなるクロックド判定信号出力用インバータ１５４が接続される。このクロックド判定信号出力用インバータ１５４から、上記２つの入力信号が選択された状態になったときに“Ｈ”レベルになるクロックド判定信号ＡＺが出力される。
【００８３】
さらに、図１１のコマンドデコーダ１００は、互いに直列に接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタからなるコマンド情報ラッチ信号ｒａｓｃｚ入力用のインバータ１５５を備えている。さらに、コマンド情報ラッチ信号ｃａｓｃｚが入力されるＮＭＯＳトランジスタ１５６のゲートをＰＭＯＳトランジスタ１５７のゲートに接続することによって他のインバータが構成される。上記のインバータ１５５、およびＮＭＯＳトランジスタ１５６とＰＭＯＳトランジスタ１５７からなるインバータは、コマンド情報ラッチ信号ｒａｓｃｚおよびコマンド情報ラッチ信号ｃａｓｃｚを入力信号とするＮＡＮＤ回路を構成する。さらに、このＮＡＮＤ回路の出力側のノードｎ１１には、互いに直列に接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタからなるクロックド判定信号出力用インバータ１５８が接続される。このクロックド判定信号出力用インバータ１５８から、上記の全ての入力信号が選択状態になったときに“Ｈ”レベルになるクロックド判定信号ＢＺが出力される。
【００８４】
上記のような構成のコマンドデコーダ１００による単純なデコード動作の論理によってのみコマンド信号の状態を判定しようとすると、コマンド信号のスキューが発生することによって選択状態または非選択状態への切り替わりの際に多重セレクトが生ずる可能性がある。このような多重セレクトを防止するために、図１１のコマンドデコーダでは、非選択状態から選択状態に変化する場合のレシオを弱くして比較的遅い応答性を示すようにし、選択状態から非選択状態に変化する場合のレシオを強くして比較的速い応答性を示すようにしてコマンドデコーダのディメンジョン設定を行うことが必要であった。
【００８５】
さらに詳しく説明すると、図１１のコマンドデコーダでは、初段のＮＡＮＤ回路のＰＭＯＳトランジスタのレシオをＮＭＯＳトランジスタのレシオに比べて極端に強くすると共に、出力段のインバータは、その逆にしている。ここでは、前述の図１７の信号波形から明らかなように、出力段のインバータ１５４（またはインバータ１５８）の入力側のノードｎ０１（またはノードｎ１１）は“Ｈ”レベルになりやすく、さらにインバータ１５４（またはインバータ１５４）の出力側のノードも“Ｌ”レベルになりやすいといったように、選択状態から非選択状態への切り替わりの動作の際に応答性が速くなるようなディメンジョン設定にすることが必要であった。
【００８６】
図１２は、本発明の第１の実施例に係る半導体装置の動作を説明するためのタイミングチャートである。図１２に示すタイミングチャートおいては、まずクロックド判定信号ＢＺが選択されており、そのときに別のクロックド判定信号ＡＺを選択するようなコマンドが投入された場合を想定している。
図１２において、第１および第２のカレントミラー回路３０−１、３０−２（図４参照）の出力側には、外部コントロールピンから入力されるローアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳにそれぞれ同期した状態でかつ同相の信号が伝達される（図１２のコマンド確定信号ｒａｓｚおよびｃａｓｚ）。また一方で、クロック用カレントミラー回路５０の出力側には、クロックピンから入力される外部クロックＣＬＫと同相の内部クロックｃｌｋｚが伝達される。この場合、コマンド確定信号ｒａｓｚおよびｃａｓｚと、内部クロックｃｌｋｚは、ほぼ同時に“Ｌ”レベルから“Ｈ”レベルへ変移するか、または、“Ｈ”レベルから“Ｌ”レベルへ変移するとしている。
【００８７】
第１および第２のカレントミラー回路３０−１、３０−２によって同カレントミラー回路から出力されるデータ（コマンド確定信号ｒａｓｚおよびｃａｓｚ）が確定した後、内部クロックｃｌｋｚによってそれぞれのデータの状態が第１および第２のラッチ回路４０−１、４０−２（図４参照）にラッチされる。これらの第１および第２のラッチ回路４０−１、４０−２は、コマンド確定信号ｒａｓｚおよびｃａｓｚと同相の信号としてコマンド情報ラッチ信号ｒａｓｃｚおよびｃａｓｃｚを出力し、逆相の信号としてコマンド情報ラッチ信号ｒａｓｃｘおよびｃａｓｃｘを出力する。
【００８８】
前述したように、本発明の第１の実施例では、各々のラッチ回路の出力信号（例えば、コマンド情報ラッチ信号ｒａｓｚ、ｃａｓｚ、ｒａｓｃｘおよびｃａｓｃｘ）の状態が決定される前に、内部クロックｃｌｋｚが“Ｈ”レベルになってコマンドデコーダ制御信号ｃｔｌｚが“Ｌ”レベルになる。このときに、ノードｎ１１から出力されるクロックド判定信号ＢＺが非選択となり、各々のラッチ回路の出力信号が決定された後に、ダミーラッチ信号ｄｓｆｆｚが“Ｈ”レベルになってコマンドデコーダ制御信号ｃｔｌｚも“Ｈ”レベルになる。このときにコマンドデコーダが活性化され、ノードｎ０１から出力されるクロックド判定信号ＡＺが選択される。それゆえに、コマンド信号のスキューにより２つ以上の信号が同時に選択される多重セレクトは完全に抑止される。さらに、コマンドデコーダのディメンジョン調整を行う必要がないので、半導体装置の高速化を実現することができるようになり、アクセスマージンを向上させることが可能になる。
【００８９】
しかしながら、上記のような動作を誤りなく実現するためには、ラッチ回路からの出力信号よりも充分に早く動作する信号が必要なわけであり、ラッチ回路が比較的高速なものであったとすると、内部クロックｃｌｋｚをそのまま使用するだけでは、若干マージンが不足することが考えられる。
図１３は、上記の点を考慮して考え出された本発明の第２の実施例の構成を示す回路ブロック図である。図１３に示す本発明の第２の実施例は、図４に示した本発明の第１の実施例の構成にＤＬＬ回路９を付加したものである。
【００９０】
ＤＬＬ回路は、通常、ある一定の位相にてデータに対するアクセスを行うために、外部クロックＣＬＫに対し所定の位相（例えば、０度）の位相になるように内部クロックｃｌｋの位相を調整する機能を有する。すなわち、ＤＬＬ回路は、内部クロックｃｌｋの位相よりも早い位相を有するクロック信号ｃｌｋｄｚを生成することができる。このようにして生成されたクロック信号ｃｌｋｄｚをコマンドデコーダコントロール回路２０ａに供給することによって、外部クロックＣＬＫの０度の位相に同期し、かつ、各々のラッチ回路のコマンド情報ラッチ信号の状態が確定するタイミングよりも充分早く動作するコマンドデコーダ制御信号ｃｔｌｚを生成することが可能になる。
【００９１】
図１４は、本発明の第２の実施例に適用されるＤＬＬ回路の一構成例を示す回路ブロック図であり、図１５は、図１４のＤＬＬ回路の動作を説明するためのタイミングチャートである。
図１４に示すＤＬＬ回路９は、外部から入力バッファ５２を介して入力される外部クロックＣＬＫの遅延量を変化させることにより所定の位相だけ遅延させた内部クロックｃｌｋｚ（リアルクロックＲＥＣＬＫ）を生成するための第１の可変ディレイ回路９１および第２の可変ディレイ回路９２と、上記外部クロックＣＬＫの位相と、第２の可変ディレイ回路９２からダミーデータ出力バッファ９３およびダミー入力バッファ９４を介して入力される信号の位相とを比較する位相比較回路９５と、この位相比較回路部９５による位相比較結果に基づいて、上記第１および第２の可変ディレイ回路９１、９２の遅延量を選択するディレイ制御回路９６とを備えている。
【００９２】
さらに詳しく説明すると、外部クロックＣＬＫは、入力バッファ５２により所定のレベルになるまで増幅された後に、第１の可変ディレイ回路９１および第２の可変ディレイ回路９２に供給されると共に、位相比較回路９５に第１入力信号として供給される。
この場合、位相比較回路９５の入力側において入力バッファ５２による外部クロックＣＬＫの位相遅れを相殺するために、ダミー入力バッファ９４が設けられている。さらに、第１の可変ディレイ回路９１により生成された内部クロックｃｌｋｚに同期してデータＤＡＴＡを取り込んで出力するデータ出力バッファ５４による外部クロックＣＬＫの位相遅れを相殺するために、ダミーデータ出力バッファ９３が設けられている。それゆえに、第２の可変ディレイ回路９２に入力された内部クロックｃｌｋｚは、ダミーデータ出力バッファ９３およびダミー入力バッファ９４を介して位相比較回路９５に第２入力信号として供給されることになる。
【００９３】
この位相比較回路９５は、上記の第１入力信号の位相と第２入力信号の位相とを比較し、これらの２つの入力信号の位相の比較結果をディレイ制御回路９６に入力する。このディレイ制御回路９６は、外部クロックＣＬＫと内部クロックｃｌｋｚとの位相差が所定の周期分、例えば１周期分（３６０度すなわち０度）になるように、第１および第２の可変ディレイ回路９１、９２の遅延量を選択して調整する。この結果、第１の可変ディレイ回路９１に入力された外部クロックＣＬＫは、ディレイ制御回路９６によって調整された遅延量を付与された後、データ出力バッファ５４に供給される。このデータ出力バッファ５４は、第１の可変ディレイ回路９１から供給されたクロック信号ｃｌｋｄｚ（ＤＬＬクロックＤＬＬＣＬＫ）に同期してデータＤＡＴＡを取り込み、出力信号ＯＵＴ（ＤＱ）として外部へ出力する。
【００９４】
ここで注意すべきことは、ディレイ制御回路９６は、データ出力バッファ５４による外部クロックＣＬＫの位相遅れを見越して内部クロックｃｌｋｚの位相を進めておくように第１および第２の可変ディレイ回路９１、９２の遅延量を調整する（実際には、１周期分遅らせるのであるが、見かけ上位相が進むことになる）機能を有することである。このために、内部クロックｃｌｋｚよりも充分早いい位相を有するクロック信号ｃｌｋｄｚをＤＬＬ回路９から出力し、このクロック信号ｃｌｋｄｚをもとに各々のラッチ回路のコマンド情報ラッチ信号の状態が確定するタイミングよりも充分早く動作するコマンドデコーダ制御信号ｃｔｌｚを生成することが可能になる。
【００９５】
図１５のタイミングチャートに示すように、図１４のＤＬＬ回路においては、外部クロックＣＬＫよりも早い位相を有するクロック信号ｃｌｋｄｚが生成され、このクロック信号ｃｌｋｄｚに同期したデータＤＱが、常に一定のタイミングにてデータ出力バッファ５４から出力される。このように早い位相を有するクロック信号ｃｌｋｄｚが“Ｈ”レベルになったときにコマンドデコーダ制御信号ｃｔｌｚが“Ｌ”レベルになり、コマンドデコーダを非活性化するタイミングに充分なマージンが生じることになる。
【００９６】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、第１に、コマンドデコーダ部による各種のコマンド信号の状態判定のタイミングよりも早く動作する信号により、上記コマンドデコーダ部を非活性化するようにしているので、各種のコマンド信号の状態を判定する際に、スキューによるコマンド信号の多重セレクトの発生を完全に防止することが可能になる。
【００９７】
さらに、本発明の半導体装置によれば、第２に、コマンドデコーダ部によるコマンド信号の状態判定のタイミングよりも早く動作する信号として、ＤＬＬ回路から生成される信号を用いているので、半導体装置の動作マージンやアクセスマージンを向上させることが可能になる。
さらに、本発明の半導体装置によれば、第３に、コマンド信号の状態判定のタイミングよりも早く動作する信号によりコマンドデコーダ部を非活性化してから、コマンド信号の状態が確定した後に発生する信号によりコマンドデコーダ部を活性化しているので、スキューによるコマンド信号の多重セレクトの発生が完全に防止されると共に、半導体装置の高速動作が可能になる。
【００９８】
さらに、本発明の半導体装置によれば、第４に、コマンド信号の状態が確定した後にコマンドデコーダ部を活性化する信号として、コマンド信号用のラッチ回路等が最も遅く動作する状態を監視するダミーラッチ回路により生成される信号を用いるようにしているので、スキューによるコマンド信号の多重セレクトの発生が完全に防止されると共に、半導体装置の高速動作が可能になる。
【００９９】
さらに、本発明の半導体装置によれば、第５に、簡単な論理回路から構成されるコマンドデコーダ制御部により、コマンド信号の状態の判定のタイミングよりも早く動作する信号に基づき、コマンドデコーダ回路を非活性化するための制御信号を生成してコマンドデコーダ部に供給するようにしているので、簡単な回路構成にてスキューによるコマンド信号の多重セレクトの発生を完全に防止することが可能になる。
【０１００】
さらに、本発明の半導体装置によれば、第６に、コマンド信号の状態の判定のタイミングよりも早く動作する信号に基づき、コマンドデコーダ回路を非活性化するための制御信号を生成してコマンドデコーダ部に供給し、さらに、この制御信号によりコマンドデコーダ部を非活性化してコマンド信号の状態が確定した後に、上記制御信号の状態を変化させてコマンドデコーダ部を活性化するようにしているので、制御信号の状態を変化を旨く利用してスキューによるコマンド信号の多重セレクトの発生を確実に防止すると共に、半導体装置の高速化を実現することが可能になる。
【０１０１】
さらに、本発明の半導体装置によれば、第７に、コマンドデコーダ部を構成するトランジスタが非選択状態から選択状態に変化する場合に速い応答性を示し、上記トランジスタが選択状態から非選択状態に変化する場合に遅い応答性を示すようなレシオとなっている場合でも、スキューによるコマンド信号の多重セレクトの発生が確実に防止されると共に、半導体装置の高速動作が可能になる。
【図面の簡単な説明】
【図１】本発明の原理構成を示すブロック図である。
【図２】本発明の半導体装置が適用されるシンクロナスＤＲＡＭの概略的構成を示すブロック図である。
【図３】図２のシンクロナスＤＲＡＭの動作を説明するためのタイミングチャートである。
【図４】本発明の第１の実施例の概略的構成を示す回路ブロック図である。
【図５】図４のカレントミラー回路の具体的構成を示す回路図である。
【図６】図４のラッチ回路の具体的構成を示す回路図である。
【図７】図４のダミーラッチ回路の具体的構成を示す回路図である。
【図８】図４のコマンドデコーダコントロール回路の具体的構成を示す回路図である。
【図９】図４のコマンドデコーダの具体的構成を示す回路図である。
【図１０】従来の第２例の半導体装置に使用されるラッチ回路の一構成例を示す回路図である。
【図１１】従来の半導体装置に使用されるコマンドデコーダの一構成例を示す回路図である。
【図１２】本発明の第１の実施例に係る半導体装置の動作を説明するためのタイミングチャートである。
【図１３】本発明の第２の実施例の構成を示す回路ブロック図である。
【図１４】本発明の第２の実施例に適用されるＤＬＬ回路の一構成例を示す回路ブロック図である。
【図１５】図１４のＤＬＬ回路の動作を説明するためのタイミングチャートである。
【図１６】コマンド信号状態判定機能を有する従来の第１例の半導体装置の概略的構成を示す回路ブロック図である。
【図１７】図１６に示す従来の第１例の半導体装置の動作を説明するためのタイミングチャートである。
【図１８】コマンド信号状態判定機能を有する従来の第２例の半導体装置の概略的構成を示す回路ブロック図である。
【図１９】図１８に示す従来の第２例の半導体装置の動作を説明するためのタイミングチャートである。
【符号の説明】
１…コマンドデコーダ部
２…コマンドデコーダ制御部
３…コマンド信号入力回路
４…コマンド信号保持回路
５…クロック入力回路
６…ダミーラッチ回路
９…ＤＬＬ回路
１０…コマンドデコーダ
１１ａ…インバータ
１１ｂ、１１ｃ…ＮＭＯＳトランジスタ
１２、１３…ＰＭＯＳトランジスタ
１４…クロックド判定信号出力用インバータ
１５ａ…インバータ
１５ｂ、１５ｃ…ＮＭＯＳトランジスタ
１６、１７…ＰＭＯＳトランジスタ
１８…クロックド判定信号出力用インバータ
２０、２０ａ…コマンドデコーダコントロール回路
２１ａ〜２１ｃ…インバータ
２２…第１の内部信号生成用ＮＡＮＤゲート
２３…第１の内部信号出力用インバータ
２４ａ〜２４ｄ…インバータ
２５…第２の内部信号生成用ＮＯＲゲート
２６…コマンドデコーダ制御信号生成用ＮＡＮＤゲート
３０−１〜３０−３…第１〜第３のカレントミラー回路
３１、３３…ＰＭＯＳトランジスタ
３２、３４および３５…ＮＭＯＳトランジスタ
３６〜３８…インバータ
４０−１〜４０−３…第１〜第３のラッチ回路
４１ｂ、４２ｂ…入力情報ラッチ用ＮＭＯＳトランジスタ
５０…クロック用カレントミラー回路
５２…入力バッファ
６０…トランスファゲート
６４ｂ、６５ｂ…ダミーラッチ用ＮＭＯＳトランジスタ
７４、７５…出力信号ラッチ用インバータ
８３ａ、８３ｂ…ダミーラッチ信号出力用インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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