(57)【特許請求の範囲】
【請求項１】
ＰＷＭ信号として入力される第１の信号からそれと比べて立ち上がり及び立ち下がりの勾配が緩やかな第２の信号を生成する時定数回路と、
入力信号のレベルを識別する閾値にヒステリシス特性を有し、前記時定数回路から出力される第２の信号を遅延した第３の信号を出力するゲート回路とを備え、
前記時定数回路は、ヒステリシス特性を有する前記閾値の一方の閾値から他方の閾値に到達するまでの電圧の遅延時間を、ＰＷＭ信号として利用可能な最小パルス幅以上にする時定数を備えていることを特徴とするＰＷＭ信号のパルス幅制限回路。
【請求項２】
請求項１のＰＷＭ信号のパルス幅制限回路において、前記時定数回路に少なくとも１つの逆流防止素子と第１の抵抗素子との直列回路を設けるとともに、前記直列回路と並列に第２の抵抗素子を接続したことを特徴とするＰＷＭ信号のパルス幅制限回路。
【請求項３】
少なくとも１つの逆流防止素子と第１の抵抗素子との直列回路並びに前記直列回路と並列に接続された第２の抵抗素子を備え、ＰＷＭ信号として入力される第１の信号からそれと比べて立ち上がり及び立ち下がりの勾配が緩やかな第２の信号を生成する時定数回路と、
入力信号のレベルを識別する閾値にヒステリシス特性を有し、前記時定数回路から出力される第２の信号を遅延した第３の信号を出力するゲート回路と
を含む信号処理回路を２つ設けるとともに、入力される第１のＰＷＭ信号のレベルを反転した第２のＰＷＭ信号を生成して一方の信号処理回路に与えるインバータ回路を備え、
前記時定数回路は、ヒステリシス特性を有する前記閾値の一方の閾値から他方の閾値に到達するまでの電圧の遅延時間を、ＰＷＭ信号として利用可能な最小パルス幅以上にする時定数を備えていることを特徴とするＰＷＭ信号のパルス幅制限回路。
【請求項４】
請求項１のＰＷＭ信号のパルス幅制限回路において、前記ゲート回路としてシュミットトリガ回路を設けたことを特徴とするＰＷＭ信号のパルス幅制限回路。
【請求項５】
請求項２又は請求項３のＰＷＭ信号のパルス幅制限回路において、前記逆流防止素子としてダイオードを設けたことを特徴とするＰＷＭ信号のパルス幅制限回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＰＷＭ（パルス幅変調）信号のパルス幅制限回路に関する。
【０００２】
【従来の技術】
ＰＷＭ信号は、例えば電力の制御，モータ駆動制御など様々な用途で利用されている。また、ＰＷＭ信号は二値信号であり、トランジスタなどのスイッチング素子をオンオフ制御するために利用される。
このようなＰＷＭ信号は、例えば図３に示すような三角波信号ＳＧＡと監視信号（制御対象の出力電圧など）ＳＧＢとのレベルを比較することにより、その比較結果を表す二値信号として生成することができる。
【０００３】
また、このようなＰＷＭ信号のパルス幅には格別な制限がないのが一般的である。図３の例では、監視信号のレベルが高くなればＰＷＭ信号のパルス幅が大きくなり、監視信号のレベルが低くなればＰＷＭ信号のパルス幅が小さくなる。更に、監視信号のレベルが三角波信号の最低レベルと同等まで低下した場合には、ＰＷＭ信号のパルス幅が限りなく小さくなる可能性もある。
【０００４】
【発明が解決しようとする課題】
ところで、ＰＷＭ信号によって制御されるスイッチング素子のオンオフ特性には遅延が存在する。そのため、入力されるＰＷＭ信号に遅延時間よりも短い幅のパルスが現れた場合には、そのパルスが入力されてもスイッチング素子のオンオフ状態は変化しない。
【０００５】
従って、ＰＷＭ信号のパルス幅が例えば数ナノ秒程度に小さくなった場合には、スイッチング素子が入力されるＰＷＭ信号のとおりに動作しなくなる。そのうえ、スイッチング素子の入力（ゲート又はベース端子）に無駄な電荷を流し込むことになるため消費電力の無駄が生じる。また、極細幅のＰＷＭ信号によりスイッチング素子が中途半端にオン−オフ−オン（又はオフ−オン−オフ）してしまうと、スイッチングロスが発生する。
【０００６】
更に、ＰＷＭ信号を利用する回路においては、例えば図７に示すようなパルスエッジ検出型のアイソレータ又はドライバを用いる場合がある。パルスエッジ検出型のアイソレータは、図８，図９に示すように動作する。
すなわち、パルスエッジ検出型のアイソレータは入力と出力とを分離する回路において入力信号ＳＧ１の立ち上がりエッジ及び立ち下がりエッジに対応する信号を検出し、これらエッジの信号ＳＧ２を出力側に伝送して入力信号と相似形のパルス信号ＳＧ３を出力側で再生する。
【０００７】
このようなパルスエッジ検出型のアイソレータに入力されるＰＷＭ信号のパルス幅が極端に小さくなると、パルスエッジ検出型のアイソレータの内部で誤動作が生じ、図９に示すように入力と異なる波形の信号ＳＧ３が出力される場合がある。
すなわち、実際の回路においては信号を出力する回路素子の性能や回路パターンのインピーダンスの影響などによって入力信号波形の立ち上がりや立ち下がりの勾配が緩やかになる。従って、パルス幅が非常に小さくなるとパルス信号のレベル変化が小さくなり、各パルスの立ち上がりエッジ及び立ち下がりエッジを正しく検出できなくなる。その結果、図９に示すように出力信号があるレベルにラッチされた状態になる。
【０００８】
ところで、ＰＷＭ信号を用いて電気モータなどの負荷を駆動する場合には、フルブリッジ型のドライバ回路を利用して負荷に流れる電流を制御することが多い。このようなドライバ回路においては、４つのスイッチング素子のうち対角状に配置された２つのスイッチング素子を同時にオンし、残りの２つのスイッチング素子をオフにする。電流の方向を切り替える場合には４つのスイッチング素子のオンオフを逆にする。
【０００９】
このような回路を制御する場合には、少なくとも２つのＰＷＭ信号が必要になる。また、信号の論理を反転するインバータを用いることにより、互いにオンオフのタイミングが逆の２つのＰＷＭ信号を１つのＰＷＭ信号から簡単に生成できる。
【００１０】
しかし、同時にオンオフが切り替わる２つのＰＷＭ信号を用いると、スイッチング素子のオンオフ動作の遅延により、電源に直列に接続されている２つのスイッチング素子が一時的ではあるが同時に導通状態になり電源が短絡される。
電源の短絡を防止するためには、２つのＰＷＭ信号のオンオフが切り替わるタイミングを互いにずらす必要がある。オンオフのタイミングが異なる２つのＰＷＭ信号を生成するためには、構成の複雑な回路が必要であった。
【００１１】
本発明は、ドライバなどの入力に極端にパルス幅の小さい信号が印加されるのを防止すること並びにオンオフのタイミングが異なる２つのＰＷＭ信号を容易に生成することが可能なＰＷＭ信号のパルス幅制限回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
請求項１のＰＷＭ信号のパルス幅制限回路は、ＰＷＭ信号として入力される第１の信号からそれと比べて立ち上がり及び立ち下がりの勾配が緩やかな第２の信号を生成する時定数回路と、入力信号のレベルを識別する閾値にヒステリシス特性を有し、前記時定数回路から出力される第２の信号を遅延した第３の信号を出力するゲート回路とを設けたことを特徴とする。
【００１３】
請求項１においては、立ち上がり及び立ち下がりの勾配が急峻なパルス信号が第１の信号として入力される場合であっても、前記ゲート回路の入力には立ち上がり及び立ち下がりの勾配が緩やかな第２の信号が入力される。
従って、第１の信号の立ち上がりエッジ又は立ち下がりエッジが現れてから第２の信号のレベルが前記ゲート回路の閾値に到達するまでには、第２の信号の勾配及び閾値に応じた遅延時間が必要になる。すなわち、第１の信号と比べて前記遅延時間だけ遅れた信号が第３の信号として前記ゲート回路の出力に現れる。
【００１４】
また、第１の信号として入力されるＰＷＭ信号のパルス幅が前記遅延時間よりも短くなった場合には、第２の信号のレベルが前記ゲート回路の閾値に到達する前にパルスが終了するので、該当するパルスは前記ゲート回路の出力には現れない。従って、極端にパルス幅の小さい信号が第１の信号に現れた場合には、そのパルスはこのパルス幅制限回路で遮断され、出力には現れない。
【００１５】
また、前記ゲート回路は閾値にヒステリシス特性を有しているので、第２の信号のレベルが第１の閾値に到達した場合にはその閾値が第２の閾値に変更される。従って、第２の信号のレベルが第１の閾値に到達するのに必要な時間と同じ最小のパルス幅の信号が入力された場合であっても、第２の信号のレベルが第１の閾値レベルから第２の閾値レベルに変化するまでにある程度の時間が必要になる。このため、第１の信号として最小のパルス幅の信号が入力された場合であっても、第３の信号として十分な長さのパルスを出力することができる。
【００１６】
請求項２は、請求項１のＰＷＭ信号のパルス幅制限回路において、前記時定数回路に少なくとも１つの逆流防止素子と第１の抵抗素子との直列回路を設けるとともに、前記直列回路と並列に第２の抵抗素子を接続したことを特徴とする。
請求項２においては、前記時定数回路に逆流防止素子が備わっているので、この回路に入力される第１の信号のレベル変化によって流れる電流に対して方向性が現れる。これにより、第１の信号が低レベルから高レベルに変化する際の立ち上がり時定数と第１の信号が高レベルから低レベルに変化する際の立ち下がり時定数とが異なる値に決定される。
【００１７】
従って、第２の信号における立ち上がり時の勾配と立ち下がり時の勾配とをそれぞれ独立に定めることができる。
請求項３のＰＷＭ信号のパルス幅制限回路は、少なくとも１つの逆流防止素子と第１の抵抗素子との直列回路並びに前記直列回路と並列に接続された第２の抵抗素子を備え、ＰＷＭ信号として入力される第１の信号からそれと比べて立ち上がり及び立ち下がりの勾配が緩やかな第２の信号を生成する時定数回路と、入力信号のレベルを識別する閾値にヒステリシス特性を有し、前記時定数回路から出力される第２の信号を遅延した第３の信号を出力するゲート回路とを含む信号処理回路を複数設けるとともに、入力される第１のＰＷＭ信号のレベルを反転した第２のＰＷＭ信号を生成して一方の信号処理回路に与えるインバータ回路を設けたことを特徴とする。
【００１８】
請求項３においては、請求項１と同様に、極端にパルス幅の小さい信号が第１の信号として現れた場合には、そのパルスはこのパルス幅制限回路で遮断され、出力には現れない。
また、入力される１つの第１のＰＷＭ信号に基づいて、２つの信号処理回路からそれぞれＰＷＭ信号を出力することができる。しかも、２つの信号処理回路から出力される２つのＰＷＭ信号の間では、オンオフが切り替わるタイミングに時間差が発生する。
【００１９】
すなわち、請求項２と同様に前記時定数回路に逆流防止素子が備わっているので、この回路に入力される第１の信号のレベル変化によって流れる電流に対して方向性が現れる。従って、第２の信号における立ち上がり時の勾配と立ち下がり時の勾配とが異なる。
これらの勾配は信号の遅延時間及び第３の信号のパルス幅に影響を与える。また、一方の信号処理回路に入力される第１の信号と他方の信号処理回路に入力される第１の信号とはレベルが反転しているので、２つの信号処理回路における各勾配の影響は互いに逆になる。従って、２つの信号処理回路が出力する第３の信号においては、オンオフのタイミングに時間差が発生する。
【００２０】
このため、２つの信号処理回路が出力する２つのＰＷＭ信号を用いることにより、フルブリッジ型のドライバ回路を制御する場合であっても、電源に直列に接続された２つのスイッチング素子が同時に導通状態になるのを防止することができる。
請求項４は、請求項１のＰＷＭ信号のパルス幅制限回路において、前記ゲート回路としてシュミットトリガ回路を設けたことを特徴とする。従って閾値にヒステリシス特性を持たせることができる。
【００２１】
請求項５は、請求項２又は請求項３のＰＷＭ信号のパルス幅制限回路において、前記逆流防止素子としてダイオードを設けたことを特徴とする。ダイオードを用いることにより、電流の逆流を阻止し、入力される第１の信号のレベルが上昇する場合と下降する場合とのいずれかで流れる電流を阻止できる。
【００２２】
【発明の実施の形態】
（第１の実施の形態）
本発明のＰＷＭ信号のパルス幅制限回路の１つの実施の形態について、図１〜図３を参照して説明する。この形態は請求項１及び請求項４に対応する。
【００２３】
図１はこの形態のパルス幅制限回路の構成を示す電気回路図である。図２は図１に示す回路の動作を示すタイムチャートである。図３はＰＷＭ信号の発生例を示す波形図である。
この形態では、請求項１の時定数回路は抵抗器１２及びコンデンサ１３に対応し、請求項１のゲート回路はゲート回路１４に対応する。
【００２４】
図１に示す回路においては、ＰＷＭ信号を生成するためにアナログ比較器１１を用いている。このアナログ比較器１１の２つの入力端子１５及び１６にはそれぞれ図３に示すような三角波信号ＳＧＡ及び監視信号ＳＧＢが印加される。従って、監視信号ＳＧＢのレベルに応じてパルス幅が変化するＰＷＭ信号ＳＧＣがアナログ比較器１１の出力１７に現れる。
【００２５】
従って、このＰＷＭ信号ＳＧＣのパルス幅の最小値には制限がなく、図３に示すように非常に幅の小さいパルスが現れる可能性がある。
そこで、図１に示す回路においては出力する信号ＳＧ１３のパルス幅の下限を制限するために、抵抗器１２，コンデンサ１３及びゲート回路１４を設けて、アナログ比較器１１が出力するＰＷＭ信号ＳＧＣを処理している。
【００２６】
ゲート回路１４はヒステリシス特性を持つゲートであり、この例ではシュミットトリガ回路を採用している。すなわち、ゲート回路１４の出力が低レベルＬから高レベルＨに切り替わるときの入力レベルの閾値Ｌ１と、ゲート回路１４の出力が高レベルＨから低レベルＬに切り替わるときの入力レベルの閾値Ｌ２とが異なる。
【００２７】
抵抗器１２及びコンデンサ１３は積分回路を構成している。この積分回路の働きにより、ゲート回路１４に入力される信号ＳＧ１２の立ち上がり及び立ち下がりの勾配が緩やかになる。
具体的な動作例について、図２を参照しながら説明する。この例では、アナログ比較器１１から出力されるＰＷＭ信号ＳＧＣにそれぞれパルス幅の異なるパルスＰ１１，Ｐ１２，Ｐ１３が順次に現れている。
【００２８】
パルスＰ１１はパルス幅が十分に大きいので、パルスＰ１１の立ち上がりエッジが現れた後で信号ＳＧ１２は低レベルＬの飽和レベルから高レベルＨの飽和レベルまでほぼ一定の傾きで上昇する。そして、信号ＳＧ１２が閾値Ｌ１に到達すると、ゲート回路１４から出力される信号ＳＧ１３が低レベルＬから高レベルＨに切り替わる。
【００２９】
また、パルスＰ１１の立ち下がりエッジが現れた後、信号ＳＧ１２は高レベルＨの飽和レベルから低レベルＬの飽和レベルまでほぼ一定の傾きで下降する。そして、信号ＳＧ１２が閾値Ｌ２まで下降すると、ゲート回路１４から出力される信号ＳＧ１３が高レベルＨから低レベルＬに切り替わる。
このため、信号ＳＧ１３は信号ＳＧＣに対して時間Ｔｄだけ遅延して現れる。この遅延時間Ｔｄは、積分回路の時定数及び閾値Ｌ１に応じて定まる。
【００３０】
一方、パルスＰ１２のパルス幅Ｔ１は遅延時間Ｔｄとほぼ同じ長さになっている。そのため、パルスＰ１２の立ち上がりエッジから信号ＳＧ１２のレベルが上昇して閾値Ｌ１に到達すると同時に立ち下がりエッジが現れ、信号ＳＧ１２のレベルが下降する。
この場合でも、信号ＳＧ１２のレベルが閾値Ｌ１に到達してから信号ＳＧ１２のレベルが閾値Ｌ２に下降するまでに所定の時間Ｔｍｉｎを要するので、パルスＰ１２に対応するパルスＰ３２が信号ＳＧ１３に現れる。
【００３１】
一方、パルスＰ１３のパルス幅は遅延時間Ｔｄよりも小さくなっている。そのため、パルスＰ１３の立ち上がりエッジから信号ＳＧ１２のレベルが上昇するが閾値Ｌ１までは到達しない。従って、パルスＰ１３に対応するパルスは信号ＳＧ１３には現れない。
すなわち、遅延時間Ｔｄよりもパルス幅の小さいパルスはこの回路で遮断される。また、この回路から出力される信号ＳＧ１３における最小パルス幅（最小オン幅）はＴｍｉｎになる。最小パルス幅Ｔｍｉｎは、立ち下がりの勾配及び閾値Ｌ１，Ｌ２の差分によって定まる。
【００３２】
（第２の実施の形態）
本発明のＰＷＭ信号のパルス幅制限回路のもう１つの実施の形態について、図４〜図６を参照して説明する。この形態は請求項２，請求項３及び請求項５に対応する。
図４はこの形態のパルス幅制限回路の構成を示す電気回路図である。図５は図４に示す回路の動作を示すタイムチャートである。図６はドライバ回路の構成例を示すブロック図である。
【００３３】
この形態では、請求項２および請求項３の逆流防止素子，第１の抵抗素子及び第２の抵抗素子は、それぞれダイオード２３，抵抗器２２及び抵抗器２１に対応する。また、請求項３のゲート回路，信号処理回路及びインバータ回路は、それぞれゲート回路２５，信号処理回路２０及びインバータ３０に対応する。
この形態では、図６に示すようなドライバ回路を制御するために利用可能なＰＷＭ信号を生成する場合を想定している。このドライバ回路はフルブリッジ型のドライバであり、出力端子４３，４４に接続される電気モータなどの負荷に流す電流を制御するために４つのスイッチング素子ＰＤ(1)〜ＰＤ(4)を備えている。
【００３４】
このドライバ回路を制御する場合には、４つのスイッチング素子ＰＤのうち対角線状に配置されているもの同士（ＰＤ(1)，ＰＤ(4)：ＰＤ(2)，ＰＤ(3)）を同時にオン又はオフに制御する必要がある。
もしも、直列に接続された２つのスイッチング素子ＰＤ(1)，ＰＤ(2)又は２つのスイッチング素子ＰＤ(3)，ＰＤ(4)が同時にオン状態になると、それらによって直流電源４５が短絡されてしまう。
【００３５】
従って、独立した２つのＰＷＭ信号を入力端子４１，４２に与える必要がある。但し、２つのＰＷＭ信号として同じタイミングでオンオフが切り替わる信号を入力すると、スイッチング素子ＰＤのオンオフ動作の遅延によって、直列に接続された２つのスイッチング素子ＰＤ(1)，ＰＤ(2)又はＰＤ(3)，ＰＤ(4)が同時にオン状態になる可能性がある。
【００３６】
そのため、図６のドライバ回路に与える２つのＰＷＭ信号は互いにオンオフのタイミングがずれているのが望ましい。
図４に示す回路においては、第１の実施の形態と同様にＰＷＭ信号を生成するためにアナログ比較器１１を用いている。このアナログ比較器１１の２つの入力端子１５及び１６にはそれぞれ図３に示すような三角波信号ＳＧＡ及び監視信号ＳＧＢが印加される。従って、監視信号ＳＧＢのレベルに応じてパルス幅が変化するＰＷＭ信号ＳＧＣがアナログ比較器１１の出力１７に現れる。
【００３７】
この例では、２つのＰＷＭ信号を生成するためにインバータ３０を用いてＰＷＭ信号ＳＧＣのレベルを反転した信号ＳＧ２２を生成している。また、信号ＳＧＣ及びＳＧ２２をそれぞれ処理するために、２つの信号処理回路２０(1)及び２０(2)を設けてある。
【００３８】
各信号処理回路２０の基本的な動作は、図１に示す回路と同様である。すなわち、信号処理回路２０には積分回路及びヒステリシス特性を持つゲート回路２５が設けてある。
図４の例では、積分回路に抵抗器２１，２２，ダイオード２３及びコンデンサ２４を設けてある。ダイオード２３は電流の逆流を防止するので、この積分回路は電流の方向に応じて時定数が変化する。すなわち、入力される信号ＳＧＣの立ち上がりに対する時定数と立ち下がりに対する時定数との間に大きな違いが生じ、立ち上がりの勾配と立ち下がりの勾配との間に差が生じる。
【００３９】
そのため、図５に示すように２つの信号処理回路２０が出力する信号ＳＧ２５，ＳＧ２６のオンオフのタイミングに明確な違い（Ｔ５１，Ｔ５２）が生じる。すなわち、信号ＳＧＣと信号ＳＧ２２とは互いにレベルが反転しているので、信号ＳＧ２５，ＳＧ２６の一方が信号処理回路２０の立ち上がり時定数の影響を受けるときには、他方は立ち下がり時定数の影響を受けることになり、勾配の違いによってタイミングにずれが生じる。
【００４０】
このような信号ＳＧ２５，ＳＧ２６を図６に示すドライバ回路に印加した場合、図５に示すＴ５１，Ｔ５２の期間では４つの全てのスイッチング素子ＰＤ(1)〜ＰＤ(4)がオフに制御されるので、スイッチングの遅延によってオンオフのタイミングが多少ずれたとしても、直列に接続された２つのスイッチング素子ＰＤが同時にオン状態になる可能性はない。従って直流電源４５の短絡は防止される。
【００４１】
また、図１の回路と同様に極端にパルス幅の小さいパルスが信号ＳＧ２５，ＳＧ２６に現れることはない。
【００４２】
【発明の効果】
以上のように、本発明によればドライバなどの回路に与えるＰＷＭ信号のパルス幅の下限を制限することができる。また、互いにオンオフのタイミングがずれた複数のＰＷＭ信号を比較的簡素な構成の回路を用いて生成することができる。
【図面の簡単な説明】
【図１】第１の実施の形態のパルス幅制限回路の構成を示す電気回路図である。
【図２】図１に示す回路の動作を示すタイムチャートである。
【図３】ＰＷＭ信号の発生例を示す波形図である。
【図４】第２の実施の形態のパルス幅制限回路の構成を示す電気回路図である。
【図５】図４に示す回路の動作を示すタイムチャートである。
【図６】ドライバ回路の構成例を示すブロック図である。
【図７】パルスエッジ検出型アイソレータの構成を示すブロック図である。
【図８】パルスエッジ検出型アイソレータの動作例（１）を示すタイムチャートである。
【図９】パルスエッジ検出型アイソレータの動作例（２）を示すタイムチャートである。
【符号の説明】
１１  アナログ比較器
１２  抵抗器
１３  コンデンサ
１４  ゲート回路
１５，１６  入力端子
１７  出力
１８  出力端子
２０  信号処理回路
２１，２２  抵抗器
２３  ダイオード
２４  コンデンサ
２５  ゲート回路
２６  出力端子
３０  インバータ
４１，４２  入力端子
４３，４４  出力端子
４５  直流電源
ＰＤ  スイッチング素子
ＧＤ  ゲートドライバ
【図１】
0004159076.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0004159076.tif 000010