(57)【特許請求の範囲】
【請求項１】
外部コマンドを内部クロックに同期してラッチするコマンド入力回路と、ラッチされた該コマンドをデコードするコマンドデコーダとを備え、デコード結果に応じた動作を行う同期型半導体記憶装置において、さらに、
外部チップセレクト信号の活性化に応答してイネーブル信号を活性化させ、該外部チップセレクト信号の不活性化に応答して、外部クロックの次のパルスが到来した後に該イネーブル信号を不活性にし、該外部チップセレクト信号を該外部クロックで同期化して内部チップセレクト信号を生成するチップセレクト信号入力回路と、
該イネーブル信号が活性である間、該外部クロックに応答して該内部クロックを動作させるクロック入力回路と、
該内部チップセレクト信号を該内部クロックで同期化して、該コマンドデコーダを活性化させる信号を生成するデコードイネーブル回路と、
を有することを特徴とする同期型半導体記憶装置。
【請求項２】
上記チップセレクト信号入力回路は、
上記外部チップセレクト信号の不活性状態を上記内部クロックに同期して保持し第１状態になり、その状態を上記内部チップセレクト信号として出力する第１フリップフロップと、
該第１フリップフロップの出力を遅延させて上記イネーブル信号を生成する遅延回路と、
を有することを特徴とする請求項１記載の同期型半導体記憶装置。
【請求項３】
上記チップセレクト信号入力回路はさらに、上記外部チップセレクト信号の活性化を検出するタイミング回路を有し、
上記遅延回路は、上記第１フリップフロップの上記第１状態に応答して第１状態になり、該活性化の検出に応答して第２状態になる第２フリップフロップである、
ことを特徴とする請求項２記載の同期型半導体記憶装置。
【請求項４】
上記タイミング回路は、
上記イネーブル信号が活性であるときに上記外部チップセレクト信号を通す第１論理ゲートと、
該イネーブル信号が不活性であるときに該外部チップセレクト信号を通すことにより該外部チップセレクト信号の活性化を検出する第２論理ゲートと、
該第１論理ゲートの出力端と上記第１フリップフロップのデータ入力端との間に接続され、該第２論理ゲートの出力でオン／オフ制御される転送ゲートと、
該第１フリップフロップのデータ入力端と電源電位との間に接続され、該転送ゲートのオン／オフ制御と連動してオフ／オン制御されるスイッチング素子と、
を有することを特徴とする請求項３記載の同期型半導体記憶装置。
【請求項５】
上記チップセレクト信号入力回路は、
上記外部チップセレクト信号を上記外部クロックに同期して保持しその状態を上記内部チップセレクト信号として出力する第１フリップフロップと、
該第１フリップフロップの出力を遅延させて上記イネーブル信号を生成する遅延回路と、
を有することを特徴とする請求項１記載の同期型半導体記憶装置。
【請求項６】
上記第１フリップフロップは、
第１及び第２データ入力端、クロック入力端並びに第１及び第２ノードを備え、該クロック入力端が第１レベルのとき該第１及び第２ノードがプリチャージされ、該クロック入力端が第２レベルのとき該第１及び第２データ入力端の信号レベルに応じてそれぞれ該第１及び第２ノードがフローティング状態になり又はディスチャージされるダイナミック型フリップフロップと、
該第１及び第２ノードの一方がディスチャージされているときその状態が書き込まれ、該第１及び第２ノードがプリチャージされているとき該書き込まれた状態を保持するラッチ回路と、
を有することを特徴とする請求項５記載の同期型半導体記憶装置。
【請求項７】
上記チップセレクト信号入力回路はさらにタイミング回路を有し、該タイミング回路は、
上記外部チップセレクト信号の入力端子と上記第１データ入力端との間に接続され、上記外部チップセレクト信号が不活性状態のときオンになるように上記第１フリップフロップの出力でオン／オフ制御される転送ゲートと、
該第１データ入力端と電源電位との間に接続され、該電源電位はこれを該第１データ入力端に供給すると上記第１ノードがフローティング状態になる電位であり、該転送ゲートのオン／オフ制御と連動してオフ／オン制御されるスイッチング素子と、
を有することを特徴とする請求項６記載の同期型半導体記憶装置。
【請求項８】
上記タイミング回路はさらに、上記外部チップセレクト信号が活性化した時、上記外部クロックが上記第２レベルの場合に上記第１レベルになるのを待って上記第２データ入力端のレベルを反転する同期化回路を有することを特徴とする請求項７記載の同期型半導体記憶装置。
【請求項９】
上記遅延回路は、上記第１フリップフロップの状態の変化に応答して状態が変化する第２フリップフロップであることを特徴とする請求項５乃至８のいずれか１つに記載の同期型半導体記憶装置。
【請求項１０】
入力端が上記第２フリップフロップと並列接続され、第２イネーブル信号を出力し、バースト信号が活性であるときに該第２イネーブル信号が強制的に活性状態になる第３フリップフロップと、
該第２イネーブル信号が活性である間、上記外部クロックに応答して第２内部クロックを動作させる第２クロック入力回路と、
該第２イネーブル信号が活性である期間、該第２クロックに同期してデータを入力するデータ入力回路と、
をさらに有することを特徴とする請求項３又は９記載の同期型半導体記憶装置。
【請求項１１】
タイマーからの定期的なタイムアップ信号に応答して自動リフレッシュ動作を行う自動リフレッシュ回路をさらに有することを特徴とする請求項１乃至１０のいずれか１つに記載の同期型半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロックに同期して信号を入出力する同期型半導体記憶装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭは、ＳＲＡＭに比し記憶密度が高いが消費電力が大きいので、その低減化が要求されている。
【０００３】
図９は、ＳＤＲＡＭコントローラ１０と複数のＳＤＲＡＭ１１〜１４との間の配線接続図である。
【０００４】
ＳＤＲＡＭコントローラ１０は、供給されるアドレスの上位２ビットをデコードしてチップセレクト信号＊ＣＳ１〜＊ＣＳ４を生成し、該上位２ビットを除いたアドレスを行アドレスと列アドレスに分けて時分割多重化するとともに、行アドレス及び列アドレスに対応してそれぞれロウアドレスストローブ信号ＲＡＳ及びコラムアドレスストローブ信号ＣＡＳを生成する。これらＲＡＳ及びＣＡＳは、ライトイネーブル信号ＷＥとともに多ビットのコマンドＣＭＤを構成している。ＳＤＲＡＭコントローラ１０は、ＳＤＲＡＭ１１〜１４のいずれかを選択する前に、外部クロックＣＬＫとの論理積で内部クロックを生成するためのクロックイネーブル信号ＣＫＥを高レベルにする。
【０００５】
ＳＤＲＡＭ１１〜１４は、ＳＤＲＡＭコントローラ１０を介して不図示のマイクロプロセッサに接続されている。ＳＤＲＡＭコントローラ１０のチップセレクト信号出力端子＊ＣＳ１〜＊ＣＳ４はそれぞれ、ＳＤＲＡＭ１１〜１４のチップセレクト信号入力端子＊ＣＳに接続され、ＳＤＲＡＭコントローラ１０の外部クロックＣＬＫ、コマンドＣＭＤ、データＤＡＴＡ、アドレスＡＤＤＲ及びクロックイネーブル信号ＣＫＥの出力端子はＳＤＲＡＭ１１〜１４の対応する端子に共通に接続されている。
【０００６】
チップセレクト信号＊ＣＳ１〜＊ＣＳ４が全て高レベルでＳＤＲＡＭ１１〜１４が非選択のときには、クロックイネーブル信号ＣＫＥが低レベルにされてＳＤＲＡＭ１１〜１４内の内部クロックが停止し、入力を内部クロックに同期化させる入力回路が不活性になる。これにより、ＳＤＲＡＭ１１〜１４の低消費電力化が図られている。
【０００７】
【発明が解決しようとする課題】
しかし、図１０に示す如く、例えばチップセレクト信号＊ＣＳ２〜＊ＣＳ４を高レベルに維持してチップセレクト信号＊ＣＳ１のみ低レベルにすることによりＳＤＲＡＭ１１〜１４のうちＳＤＲＡＭ１１のみを選択する場合には、その前にクロックイネーブル信号ＣＫＥが高レベルにされて、ＳＤＲＡＭ１１〜１４内の内部クロックが動作し入力回路が活性化されるので、非選択のＳＤＲＡＭ１２〜１４において無駄な電力が消費される。
【０００８】
これを避けるために、ＳＤＲＡＭ１１〜１４に異なるクロックイネーブル信号を供給すれば、配線数が増加して複雑になる。
【０００９】
本発明の目的は、このような問題点に鑑み、外部配線数を増加することなく入力回路での無駄な消費電力を低減することが可能な同期型半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段及びその作用効果】
請求項１では、外部コマンドを内部クロックに同期してラッチするコマンド入力回路と、ラッチされた該コマンドをデコードするコマンドデコーダとを備え、デコード結果に応じた動作を行う同期型半導体記憶装置において、さらに、例えば図８に示す如く、
外部チップセレクト信号の活性化に応答してイネーブル信号を活性化させ、該外部チップセレクト信号の不活性化に応答して、外部クロックの次のパルスが到来した後に該イネーブル信号を不活性にし、該外部チップセレクト信号を該外部クロックで同期化して内部チップセレクト信号を生成するチップセレクト信号入力回路と、
該イネーブル信号が活性である間、該外部クロックに応答して該内部クロックを動作させるクロック入力回路と、
該内部チップセレクト信号を該内部クロックで同期化して、該コマンドデコーダを活性化させる信号を生成するデコードイネーブル回路（４０Ｎ）とを有する。
【００１１】
この同期型半導体記憶装置によれば、該内部チップセレクト信号が活性である時に、該内部クロックに同期してコマンドデコーダを活性化させる信号が生成され、コマンドデコーダのデコード結果に応じた動作が行われるので、従来のクロックイネーブル信号を用いる必要がない。また、外部チップセレクト信号が不活性であればイネーブル信号が不活性であるので、非選択の同期型半導体記憶装置のクロック入力回路及びコマンド入力回路が不活性となって、その消費電力が低減される。
【００１２】
請求項２の同期型半導体記憶装置では、請求項１において例えば図３に示す如く、上記チップセレクト信号入力回路は、
上記外部チップセレクト信号の不活性状態を上記内部クロック（ＣＫ１）に同期して保持し第１状態になり、その状態を上記内部チップセレクト信号として出力する第１フリップフロップ（４０）と、
該第１フリップフロップの出力を遅延させて上記イネーブル信号を生成する遅延回路（２０）とを有する。
【００１３】
この同期型半導体記憶装置によれば、外部チップセレクト信号の不活性化に応答して、外部クロックの次のパルスが到来した後に該イネーブル信号を不活性にすることを確実に行うことができる。
【００１４】
請求項３の同期型半導体記憶装置では、請求項２において、上記チップセレクト信号入力回路はさらに、上記外部チップセレクト信号の活性化を検出するタイミング回路を有し、
上記遅延回路は、上記第１フリップフロップの上記第１状態に応答して第１状態になり、該活性化の検出に応答して第２状態になる第２フリップフロップである。
【００１５】
この同期型半導体記憶装置によれば、外部チップセレクト信号が不活性になるとイネーブル信号が不活性になって、クロック入力回路及びコマンド入力回路が不活性となるので、選択された同期型半導体記憶装置の消費電力も低減される。
【００１６】
請求項４の同期型半導体記憶装置では、請求項３において例えば図３に示す如く、上記タイミング回路（４１）は、
上記イネーブル信号（ＥＮ１）が活性であるときに上記外部チップセレクト信号（＊ＣＳ）を通す第１論理ゲート（４２）と、
該イネーブル信号が不活性であるときに該外部チップセレクト信号を通すことにより該外部チップセレクト信号の活性化を検出する第２論理ゲート（４３）と、
該第１論理ゲートの出力端と上記第１フリップフロップのデータ入力端との間に接続され、該第２論理ゲートの出力でオン／オフ制御される転送ゲート（４４及び４５）と、
該第１フリップフロップのデータ入力端と電源電位との間に接続され、該転送ゲートのオン／オフ制御と連動してオフ／オン制御されるスイッチング素子（４１）とを有する。
【００１７】
この同期型半導体記憶装置によれば、外部チップセレクト信号が不活性になったとき、イネーブル信号はまだ活性であるので第１論理ゲートを通り、第１フリップフロップにこの不活性状態が保持されて、イネーブル信号が不活性になる。これにより転送ゲートがオフ、スイッチング素子がオンになって、転送ゲートの入力側と出力側の信号の衝突が避けられ、かつ、スイッチング素子のオンにより第１フリップフロップの状態が維持される。イネーブル信号の不活性により第１論理ゲートが不活性になっているので、外部チップセレクト信号が活性化しても第１フリップフロップの状態は変化しない。しかし、イネーブル信号が不活性であるとき外部チップセレクト信号は第２論理ゲートを通るので、イネーブル信号が活性化すると第２論理ゲートの出力に応答して第２フリップフロップが第２状態に遷移し、これによりイネーブル信号が活性になる。
【００１８】
請求項５の同期型半導体記憶装置では、請求項１において、上記チップセレクト信号入力回路は、例えば図６に示す如く、
上記外部チップセレクト信号を上記外部クロックに同期して保持しその状態を上記内部チップセレクト信号として出力する第１フリップフロップ（４０）と、
該第１フリップフロップの出力を遅延させて上記イネーブル信号を生成する遅延回路（２０）とを有する。
【００１９】
請求項６の同期型半導体記憶装置では、請求項５において例えば図４に示す如く、上記第１フリップフロップ（４０）は、
第１及び第２データ入力端（Ｄ及び＊Ｄ）、クロック入力端（ＣＫ）並びに第１及び第２ノード（ＮＯ１及びＮＯ２）を備え、該クロック入力端が第１レベルのとき該第１及び第２ノードがプリチャージされ、該クロック入力端が第２レベルのとき該第１及び第２データ入力端の信号レベルに応じてそれぞれ該第１及び第２ノードがフローティング状態になり又はディスチャージされるダイナミック型フリップフロップ（５０）と、
該第１及び第２ノードの一方がディスチャージされているときその状態が書き込まれ、該第１及び第２ノードがプリチャージされているとき該書き込まれた状態を保持するラッチ回路（７０）とを有する。
【００２０】
この同期型半導体記憶装置によれば、ダイナミック型フリップフロップが用いられているので、スタティック型の場合よりも消費電力が低減される。
【００２１】
請求項７の同期型半導体記憶装置では、請求項６において例えば図６に示す如く、上記チップセレクト信号入力回路はさらにタイミング回路（４１Ａ）を有し、該タイミング回路は、
上記外部チップセレクト信号の入力端子と上記第１データ入力端との間に接続され、上記外部チップセレクト信号が不活性状態のときオンになるように上記第１フリップフロップの出力でオン／オフ制御される転送ゲート（４４及び４５）と、
該第１データ入力端と電源電位との間に接続され、該電源電位はこれを該第１データ入力端に供給すると上記第１ノードがフローティング状態になる電位であり、該転送ゲートのオン／オフ制御と連動してオフ／オン制御されるスイッチング素子（８１）とを有する。
【００２２】
この同期型半導体記憶装置によれば、外部チップセレクト信号が不活性になると転送ゲートがオフ、スイッチング素子がオンになって、第１フリップフロップ内で第１及び第２ノードがフローティング状態になり、クロック入力端に外部クロックパルス列が供給されても第１及び第２ノード上の電荷がディスチャージされないので、消費電力が低減され、また、転送ゲートの入力側と出力側の信号の衝突が避けられる。
【００２３】
請求項８の同期型半導体記憶装置では、請求項７において、上記タイミング回路はさらに、上記外部チップセレクト信号が活性化した時、上記外部クロックが上記第２レベルの場合に上記第１レベルになるのを待って上記第２データ入力端のレベルを反転する同期化回路（８２）を有する。
【００２４】
この同期型半導体記憶装置によれば、外部チップセレクト信号の活性化により外部クロックに同期せずにコマンド入力回路が活性化されて誤動作するのが防止される。
【００２５】
請求項９の同期型半導体記憶装置では、請求項５乃至８のいずれか１つにおいて、上記遅延回路は、上記第１フリップフロップの状態の変化に応答して状態が変化する第２フリップフロップ（２０）である。
【００２６】
請求項１０の同期型半導体記憶装置では、請求項３又は９において、入力端が上記第２フリップフロップと並列接続され、第２イネーブル信号を出力し、バースト信号が活性であるときに該第２イネーブル信号が強制的に活性状態になる第３フリップフロップ（３０）と、
該第２イネーブル信号が活性である間、上記外部クロックに応答して第２内部クロックを動作させる第２クロック入力回路（３１）と、
該第２イネーブル信号が活性である期間、該第２クロックに同期してデータを入力するデータ入力回路（３２）とをさらに有する。
【００２７】
この同期型半導体記憶装置によれば、バースト動作が終了すると第２イネーブル信号が不活性になるので、バーストモードにおいても消費電力低減効果が得られる。
【００２８】
請求項１１の同期型半導体記憶装置では、請求項１乃至１０のいずれか１つにおいて例えば図８に示す如く、タイマーからの定期的なタイムアップ信号に応答して自動リフレッシュ動作を行う自動リフレッシュ回路（９６、９２、９１及び９４）をさらに有する。
【００２９】
この同期型半導体記憶装置によれば、外部チップセレクト信号により選択されていないチップは自動的にパワーダウン状態になるとともに自動的にリフレッシュが行われるので、非選択チップに対しては一切の注意を払う必要がなくなり、これにより、コマンド供給はアクセスしたいチップに対してのみ行えばよく、このような同期型半導体記憶装置を用いたシステム設計が容易になるとともに、アクセスしたいチップに対するコマンド供給可能な時間が増えて、システムの高速化が可能となる。
【００３０】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００３１】
［第１実施形態］
図１は、本発明の第１実施形態に係る、ＳＤＲＡＭコントローラ１０ＡとＳＤＲＡＭ１１Ａ〜１４Ａとの間の配線接続図であり、図９に対応している。図２は、図１の回路の動作を示す概略タイミングチャートである。
【００３２】
ＳＤＲＡＭコントローラ１０Ａは、クロックイネーブル信号ＣＫＥを出力せず、また、図２に示す如く時点ｔ１及びｔ３でのコマンドＣＭＤ１及びＣＭＤ２の発行の１クロックサイクル前のクロックＣＬＫ立ち上がり時点ｔ０及びｔ２でチップセレクト信号＊ＣＳ１が低レベル（活性）になっている点で図９のＳＤＲＡＭコントローラ１０と異なり、他はＳＤＲＡＭコントローラ１０と同一である。
【００３３】
ＳＤＲＡＭ１１Ａ〜１４Ａは互いに同一構成であり、クロックイネーブル信号の外部端子がないことと、チップセレクト信号入力端子＊ＣＳの活性化（低レベル）に応答して図２に示すようなイネーブル信号を内部で生成し、これに応答して、内部クロックを動作させ入力回路を活性化する点で、図９のＳＤＲＡＭ１１〜１４と異なる。ＳＤＲＡＭ１１Ａ〜１４Ａの他の点は、図９のＳＤＲＡＭ１１〜１４と同一である。
【００３４】
１クロックサイクル前にチップセレクト信号＊ＣＳを活性化しておくのは、次のクロックサイクルの内部クロック立ち上がりでコマンドＣＭＤ等をラッチするのを確実に行うためである。図２では、ＳＤＲＡＭ１１Ａのみ選択され、ＳＤＲＡＭ１２Ａ〜１４Ａ内のイネーブル信号ＥＮが低レベル（不活性）でこれらの内部クロックが停止し、これらの入力回路が不活性になってコマンドＣＭＤ等が該入力回路に取り込まれない。
【００３５】
図３は、図１中の１つのＳＤＲＡＭ内の入力回路を示す。図３では簡単化のために、アドレスＡＤＤＲ、コマンドＣＭＤ、データＤＡＴＡ及びデータマスクＤＱＭがいずれも１ビットである場合を示している。多ビットの場合には、各ビットに対応した入力回路が並列して存在する。
【００３６】
チップセレクト信号＊ＣＳを外部クロックＣＬＫの立ち上がりに同期化したイネーブル信号＊ＥＮ１は、ＲＳフリップフロップ２０に保持され、その非反転出力端Ｑから取り出されてクロック入力回路２１並びにアドレス・コマンド入力回路２２のオアゲート２３及び２４の一方の入力端に供給される。クロック入力回路２１、オアゲート２３及び２４の他方の入力端にはそれぞれ外部クロックＣＬＫ、アドレスＡＤＤＲ及びコマンドＣＭＤが供給される。オアゲート２３及び２４の出力はアドレス・コマンド入力回路２２のＤフリップフロップ２５及び２６のデータ入力端Ｄに供給され、Ｄフリップフロップ２５及び２６のクロック入力端ＣＫにはクロック入力回路２１の出力が内部クロックＣＬＫ１として供給される。
【００３７】
イネーブル信号＊ＥＮ１が高レベルのとき、クロック入力回路２１の出力は外部クロックＣＬＫの変化によらず低レベルとなり、オアゲート２３及び２４の出力はそれぞれアドレスＡＤＤＲ及びコマンドＣＭＤの変化によらず高レベルとなるので、アドレス・コマンド入力回路２２は不活性状態になる。イネーブル信号＊ＥＮ１が低レベルのとき、外部クロックＣＬＫ、アドレスＡＤＤＲ及びコマンドＣＭＤはそれぞれクロック入力回路２１、オアゲート２３及び２４を通るので、アドレス・コマンド入力回路２２は活性状態になる。Ｄフリップフロップ２５及び２６の出力は内部回路に供給される。
【００３８】
ここで、ＳＤＲＡＭ１１がバーストモードのとき、同一行アドレスに対し、列アドレスが不図示のカウンタに保持された後、そのカウントが内部クロックでインクリメントされてデータＤＡＴＡ及びデータマスクＤＱＭが読み込まれる。このとき、アドレス・コマンド入力回路２２は不活性である。そこで、ＲＳフリップフロップ２０とは別に、イネーブル信号＊ＥＮ２を保持するＲＳフリップフロップ３０が備えられている。
【００３９】
ＲＳフリップフロップ３０は、ノアゲート３０１とノアゲート３０２とがクロス結合されてＲＳフリップフロップ２０と同一になっており、さらに、ノアゲート３０１のグランド電位供給端がｎＭＯＳトランジスタ３０３を介してグランド線に接続され、ノアゲート３０１の出力端がｐＭＯＳトランジスタ３０４を介して電源電位ＶＤＤに接続されている。ｎＭＯＳトランジスタ３０３及びｐＭＯＳトランジスタ３０４のゲートにはバースト信号＊ＢＳＴが供給されている。ノアゲート３０１は、ｎＭＯＳトランジスタ３０３がオフでセット入力端Ｓが高レベルのとき、出力がハイインピーダンス状態になる。バーストモードのとき、バースト信号＊ＢＳＴが低レベルになって、ｎＭＯＳトランジスタ３０３及びｐＭＯＳトランジスタ３０４がそれぞれオフ及びオンになり、セット入力端Ｓが高レベルであっても非反転出力端Ｑが低レベルに固定される。バースト信号＊ＢＳＴが高レベルのとき、ｎＭＯＳトランジスタ３０３及びｐＭＯＳトランジスタ３０４がそれぞれオン及びオフになって、ノアゲート３０１が活性になる。
【００４０】
ＲＳフリップフロップ３０の非反転出力端Ｑから取り出されたイネーブル信号＊ＥＮ２は、クロック入力回路３１並びにデータ入力回路３２のオアゲート３３及び３４の一方の入力端に供給される。クロック入力回路３１、オアゲート３３及び３４の他方の入力端にはそれぞれ外部クロックＣＬＫ、データＤＡＴＡ及びデータマスクＤＱＭが供給される。オアゲート３３及び３４の出力はデータ入力回路３２のＤフリップフロップ３５及び３６のデータ入力端Ｄに供給され、Ｄフリップフロップ３５及び３６のクロック入力端ＣＫにはクロック入力回路３１の出力が内部クロックＣＬＫ２として供給される。
【００４１】
イネーブル信号＊ＥＮ２が高レベルのとき、クロック入力回路３１の出力は外部クロックＣＬＫの変化によらず低レベルとなり、オアゲート３３及び３４の出力はそれぞれデータＤＡＴＡ及びデータマスクＤＱＭの変化によらず高レベルとなるので、データ入力回路３２は不活性状態になる。イネーブル信号＊ＥＮ２が低レベルのとき、外部クロックＣＬＫ、データＤＡＴＡ及びデータマスクＤＱＭはそれぞれクロック入力回路３１、オアゲート３３及び３４を通るので、データ入力回路３２は活性状態になる。Ｄフリップフロップ３５及び３６の出力は内部回路に供給される。
【００４２】
ＲＳフリップフロップ２０及び３０のセット入力端Ｓには、Ｄフリップフロップ４０の反転出力端＊Ｑからチップセレクト信号＊ＣＳＣが供給される。Ｄフリップフロップ４０の相補データ入力端Ｄ及び＊Ｄには、チップセレクト信号＊ＣＳがタイミング回路４１を介して供給される。Ｄフリップフロップ４０は、チップセレクト信号＊ＣＳが高レベルになった後、外部クロックＣＬＫの最初の立ち上がりに同期してＲＳフリップフロップ２０及び３０をセットするためのものである。
【００４３】
チップセレクト信号＊ＣＳの高レベルをタイミング回路４１で反転したものが内部クロックＣＬＫ１の立ち上がりでＤフリップフロップ４０に保持されると、チップセレクト信号＊ＣＳＣが高レベルとなってＲＳフリップフロップ２０がセットされ、イネーブル信号＊ＥＮ１が高レベルになり、クロック入力回路２１が閉じて内部クロックＣＬＫ１が停止する。このため、チップセレクト信号＊ＣＳが低レベルに遷移してもこれがＤフリップフロップ４０に保持されないので、Ｄフリップフロップ４０の非反転出力端ＱでＲＳフリップフロップ２０をリセットすることができない。また、外部クロックＣＬＫが高レベルのときに、チップセレクト信号＊ＣＳの立ち下がりでＲＳフリップフロップ２０をリセットすれば、クロック入力回路２１、オアゲート２３及び２４が活性化されると同時に、この高レベルがクロック入力回路２１を通って内部クロックＣＬＫ１が立ち上がるので、アドレス・コマンド入力回路２２の動作が１クロックサイクル早くなってしまう。
【００４４】
そこで、構成要素４２〜４８を備えたタイミング回路４１でこのような問題を解決している。
【００４５】
タイミング回路４１では、ノアゲート４２及びオアゲート４３の一方の入力端にチップセレクト信号＊ＣＳが供給され、他方の入力端にそれぞれイネーブル信号＊ＥＮ１及びＲＳフリップフロップ２０の反転出力端＊Ｑからのイネーブル信号ＥＮ１が供給される。ノアゲート４２及びオアゲート４３はそれぞれ、チップセレクト信号＊ＣＳの不活性化（高レベルへの遷移）及び活性化（低レベルへの遷移）を検出するためのものである。ノアゲート４２の出力は、ｎＭＯＳトランジスタ４４とｐＭＯＳトランジスタ４５の並列接続を介し、一方ではＤフリップフロップ４０のデータ入力端Ｄに供給され、他方ではさらにインバータ４６を介してＤフリップフロップ４０のデータ入力端Ｄに供給される。ｎＭＯＳトランジスタ４４のゲートにはオアゲート４３の出力が供給され、ｐＭＯＳトランジスタ４５のゲートにはオアゲート４３の出力がインバータ４７を介して供給される。オアゲート４３の出力はさらに、ｐＭＯＳトランジスタ４８のゲートに供給される。ｐＭＯＳトランジスタ４８は、電源電位ＶＤＤとＤフリップフロップ４０のデータ入力端Ｄとの間に接続されている。インバータ４７の出力は、チップセレクト信号ＣＳＳＭとしてＲＳフリップフロップ２０及び３０のリセット入力端に供給される。
【００４６】
上記構成において、ノアゲート４２が不活性（ＣＳＭが高レベル）でオアゲート４３が活性の状態においてチップセレクト信号＊ＣＳが低レベルに遷移すると、オアゲート４３の出力が低レベルに遷移し、ｐＭＯＳトランジスタ４８がオンになってＤフリップフロップ４０のデータ入力端Ｄ及び＊Ｄがそれぞれ高レベル及び低レベルに遷移し、また、インバータ４７の出力が高レベルに遷移してＲＳフリップフロップ２０及び３０がリセットされる。ｎＭＯＳトランジスタ４４及びｐＭＯＳトランジスタ４５は、ｐＭＯＳトランジスタがオンのときチップセレクト信号ＣＳＭが低レベルであるので、ｎＭＯＳトランジスタ４４及びｐＭＯＳトランジスタ４５をオフにして衝突を避けるためのものである。
【００４７】
チップセレクト信号入力回路は、タイミング回路４１、Ｄフリップフロップ４０及びＲＳフリップフロップ２０、３０で構成されている。
【００４８】
次に、上記の如く構成された入力回路の動作を、図５を参照して説明する。
【００４９】
図５において、図２と異なりチップセレクト信号＊ＣＳが複数クロックサイクル低レベルを維持しているのは、次の理由による。すなわち、ＳＤＲＡＭでは、あるバンクにコマンドを供給した後、次のクロックサイクルで他のバンクにコマンドを供給したり、また、同一バンクに対して１ビット読み出しコマンドを連続して供給する場合があるからである。図８について後述するように、クロックＣＬＫの立ち上がりの１クロックサイクル前にチップセレクト信号＊ＣＳが活性化していれば、すなわち内部チップセレクト信号＊ＣＳＣが活性のとき、内部クロックの立ち上がりに同期して、コマンドＣＭＤのデコードが行われ、その結果に応じた動作が行われる。
【００５０】
（ｔ１）イネーブル信号＊ＥＮ１が低レベルであるので、チップセレクト信号＊ＣＳに対しノアゲート４２がインバータとして機能する。チップセレクト信号＊ＣＳが低レベルであるので、ノアゲート４２の出力ＣＳＭは高レベルになっている。イネーブル信号＊ＥＮ１及び＊ＥＮ２が低レベルであるので、クロック入力回路２１、オアゲート２３、２４、クロック入力回路３１、オアゲート３３及び３４が活性状態になっていて、Ｄフリップフロップ４０、アドレス・コマンド入力回路２２及びデータ入力回路３２も活性状態になっている。また、イネーブル信号ＥＮ１が高レベルであるので、オアゲート４３が不活性、すなわちその出力がチップセレクト信号＊ＣＳの変化によらず高レベルになっていて、ｎＭＯＳトランジスタ４４及びｐＭＯＳトランジスタ４５がオン、ｐＭＯＳトランジスタ４８がオフとなって、Ｄフリップフロップ４０のデータ入力端Ｄ及び＊Ｄにそれぞれ高レベル及び低レベルが供給される。インバータ４７の出力ＣＳＳＭ及びＤフリップフロップ４０の反転出力端＊Ｑは低レベルであり、ＲＳフリップフロップ２０及び３０のリセット入力端Ｒ及びセット入力端Ｓは低レベルになっている。バースト信号＊ＢＳＴが低レベル（バーストモード）であり、ｎＭＯＳトランジスタ３０３及びｐＭＯＳトランジスタ３０４はそれぞれオフ及びオンになっている。
【００５１】
（ｔ２）この状態からチップセレクト信号＊ＣＳが立ち上がって、ノアゲート４２の出力ＣＳＭが低レベルに遷移し、Ｄフリップフロップ４０のデータ入力端Ｄ及び＊Ｄがそれぞれ低レベル及び高レベルになる。
【００５２】
（ｔ３）次に外部クロックＣＬＫが立ち上がり、内部クロックＣＬＫ１が立ち上がって、Ｄフリップフロップ４０の入力が保持され、その反転出力端＊Ｑからのチップセレクト信号＊ＣＳＣが高レベルに遷移する。チップセレクト信号＊ＣＳＣの高レベルは、ＲＳフリップフロップ２０内のノアゲート２０１の出力ＥＮ１を低レベルに反転させ、次いでノアゲート２０２の出力＊ＥＮ１を高レベルに反転させるので、ＲＳフリップフロップ２０は遅延回路としても機能している。この信号伝搬遅延により、ＣＬＫ１のパルスがクロック入力回路２１を通った後に、イネーブル信号＊ＥＮ１が高レベルに遷移してクロック入力回路２１が不活性になる。
【００５３】
ＣＬＫ１の立ち上がりに同期して、アドレスＡＤＤＲ及びコマンドＣＭＤがアドレス・コマンド入力回路２２のＤフリップフロップに保持される。＊ＢＳＴが低レベルであるので、このアドレスＡＤＤＲは列アドレスであり、コマンドＣＭＤはリードコマンド又はライトコマンドである。
【００５４】
イネーブル信号＊ＥＮ１が高レベルに遷移すると、クロック入力回路２１、オアゲート２３及び２４が不活性になり、内部クロックＣＬＫ１の動作が停止してＤフリップフロップ４０及びアドレス・コマンド入力回路２２も不活性になる。また、ノアゲート４２が不活性になると同時にオアゲート４３が活性になり、後に生ずるチップセレクト信号＊ＣＳの立ち下がりは、ノアゲート４２を通らずにオアゲート４３を通る。オアゲート４３の出力は高レベルを維持している。
【００５５】
バースト信号＊ＢＳＴが低レベルであるので、チップセレクト信号＊ＣＳＣが高レベルに遷移してもイネーブル信号＊ＥＮ２は低レベルを維持、すなわちクロック入力回路３１及びデータ入力回路３２は活性状態を維持する。これによりバーストモードでの動作が行われ、データＤＡＴＡ及びデータマスクＤＱＭの内容に応じたデータが内部に書き込まれる。Ｄフリップフロップ３６の出力が高レベルのとき、Ｄフリップフロップ３５の出力は内部回路でマスクされ、指定アドレスのメモリセルへの書き込みは行われない。Ｄフリップフロップ３６の出力が低レベルのとき、このマスクが解除されてＤフリップフロップ３５の出力が指定アドレスのメモリセルへ書き込まれる。
【００５６】
（ｔ４）バーストモードが終了してバースト信号＊ＢＳＴが高レベルに遷移し、これによりＲＳフリップフロップ３０のセット入力端Ｓに供給されている高レベルが有効になり、イネーブル信号＊ＥＮ２が高レベルとなって、クロック入力回路３１、オアゲート３３及び３４が不活性化され、内部クロックＣＬＫ２の動作が停止する。その結果、不図示のコラムアドレス系回路が不活性になる。
【００５７】
（ｔ５）チップセレクト信号＊ＣＳが低レベルに遷移して、オアゲート４３及びインバータ４７の出力がそれぞれ低レベル及び高レベルに遷移し、ｎＭＯＳトランジスタ４４及びｐＭＯＳトランジスタ４５がオフ、ｐＭＯＳトランジスタ４８がオンになる。これにより、チップセレクト信号ＣＳＳＭが高レベルに遷移して、ＲＳフリップフロップ２０及び３０がリセットされ、イネーブル信号＊ＥＮ１及び＊ＥＮ２が低レベルに遷移してノアゲート４２、クロック入力回路２１、２３、２４、クロック入力回路３１、オアゲート３３及び３４が活性化され、内部クロックＣＬＫ１及びＣＬＫ２が動作を開始し、ノアゲート４２、Ｄフリップフロップ４０、アドレス・コマンド入力回路２２及びデータ入力回路３２が活性状態になる。ノアゲート４２の活性化によりチップセレクト信号ＣＳＭが高レベルに遷移する。
【００５８】
このような動作により、内部クロックＣＬＫ１及びＣＬＫ２が停止していてもチップセレクト信号＊ＣＳの活性化（立ち下がり）に応答してイネーブル信号＊ＥＮ１及び＊ＥＮ２が活性化されて、内部クロックＣＬＫ１及びＣＬＫ２の動作が再開される。
【００５９】
（ｔ６）Ｄフリップフロップ４０のデータ入力端Ｄ及＊Ｄがそれぞれ高レベル及び低レベルであるので、内部クロックＣＬＫ１の立ち上がりに同期してＤフリップフロップ４０がセットされ、チップセレクト信号＊ＣＳＣが低レベルに遷移する。これにより、イネーブル信号ＥＮ１が高レベルに遷移してオアゲート４３が不活性になり、その出力が高レベルに遷移してｎＭＯＳトランジスタ４４及びｐＭＯＳトランジスタ４５がオン、ｐＭＯＳトランジスタ４８がオフになり、またチップセレクト信号ＣＳＳＭが低レベルに遷移する。
【００６０】
内部クロックＣＬＫ１の立ち上がり時点では内部クロック＊ＣＳＣが高レベルであるので、コマンドＣＭＤのデコードは行われない。
【００６１】
（ｔ７）バースト信号＊ＢＳＴが低レベルに遷移して、時点ｔ１と同じ状態になる。
【００６２】
本第１実施形態によれば、クロックＣＬＫの立ち上がりの１クロックサイクル前にチップセレクト信号＊ＣＳが活性（低レベル）であれば内部クロックＣＬＫ１が動作しており、内部チップセレクト信号＊ＣＳＣが活性のとき、内部クロックＣＬＫ１の立ち上がりでコマンドＣＭＤ等が内部回路に取り込まれてこれに応じた動作が行われる。また、チップセレクト信号＊ＣＳが不活性（高レベル）になってから、１クロックパルスの後に内部クロックＣＬＫ１が停止して、アドレス・コマンド入力回路２２が不活性になり、さらに、バーストモードによるデータ取り込み終了後に内部クロックＣＬＫ２が停止してデータ入力回路３２が不活性になるので、選択されたＳＤＲＡＭ１１においても入力回路の消費電力が低減される。しかも、非選択のＳＤＲＡＭ１１ではチップセレクト信号＊ＣＳが高レベルであるので、内部クロックが停止して入力回路の消費電力が低減される。クロックイネーブル信号ＣＫＥを用いずにこのような動作が自動的に行われるので、低消費電力化が達成されるとともに、複数のＳＤＲＡＭ１１を用いたシステムの制御及び設計が容易になる。
【００６３】
図４は、図３中のＤフリップフロップ４０の構成例を示す。この回路自体は公知であるが、クロックのパルス列による無駄な電力消費を示すためにこの回路の構成をその動作とともに説明する。
【００６４】
Ｄフリップフロップ４０は、入力段のダイナミックフリップフロップ５０と、その一対の出力の各々を相補信号化してダイナミックフリップフロップ５０をフィドバック制御する相補化回路６０と、回路６０の出力により状態が制御されるラッチ回路７０とからなる。
【００６５】
ダイナミックフリップフロップ５０では、クロック入力端ＣＫが低レベルのとき、ｐＭＯＳトランジスタ５１Ａ及び５１Ｂがオン、ｎＭＯＳトランジスタ５２がオフとなって、ノードＮＯ１及びＮＯ２へのプリチャージが行われる。
【００６６】
増幅回路５３は、フリップフロップ型であり、ｐＭＯＳトランジスタ５１Ａ及び５１Ｂにそれぞれ並列接続されたｐＭＯＳトランジスタ５４Ａ及び５４Ｂと、ｐＭＯＳトランジスタ５４Ａ及び５４Ｂにそれぞれ直列接続されたｎＭＯＳトランジスタ５５Ａ及び５５Ｂとからなり、これらがクロス結合されている。上記ノードＮＯ１及びＮＯ２へのプリチャージによりｐＭＯＳトランジスタ５４Ａ及び５４Ｂがオフ、ｎＭＯＳトランジスタ５５Ａ及び５５Ｂがオンで、増幅回路５３が不活性状態になっている。
【００６７】
ｎＭＯＳトランジスタ５５ＡのソースとｎＭＯＳトランジスタ５２のドレインとの間にはｎＭＯＳトランジスタ５６Ａと５７Ａとが並列接続され、ｎＭＯＳトランジスタ５５ＢのソースとｎＭＯＳトランジスタ５２のドレインとの間にはｎＭＯＳトランジスタ５６Ｂと５７Ｂとが並列接続されている。ノードＮＯ１は相補化回路６０のインバータ６１Ａを介してｎＭＯＳトランジスタ５７Ａのゲートに接続され、ノードＮＯ２は相補化回路６０のインバータ６１Ｂを介してｎＭＯＳトランジスタ５７Ｂのゲートに接続されている。したがって、ノードＮＯ１及びＮＯ２がプリチャージされている状態では、インバータ６１Ａ及び６１Ｂの出力が低レベルとなってｎＭＯＳトランジスタ５７Ａ及び５７Ｂがオフになっている。ｎＭＯＳトランジスタ５６Ａ及び５６Ｂのゲートにはそれぞれ、データ入力端Ｄ及び＊Ｄからの信号が供給される。データ入力端Ｄ及び＊Ｄの信号レベルが互いに逆の時、ｎＭＯＳトランジスタ５６Ａ及び５６Ｂは一方がオン、他方がオフであり、データ入力端Ｄが高レベルのときにはｎＭＯＳトランジスタ５６Ａがオン、ｎＭＯＳトランジスタ５６Ｂがオフになっている。
【００６８】
上記プリチャージ状態において、ラッチ回路７０では、ｎＭＯＳトランジスタ７１Ａ、ｐＭＯＳトランジスタ７１Ｂ、７２Ａ及びｎＭＯＳトランジスタ７２Ｂが全てオフになっており、その前の状態が、インバータ７３と７４とからなる保持回路に保持される。
【００６９】
この状態から外部クロックＣＬＫが立ち上がると、ｐＭＯＳトランジスタ５１Ａ及び５１Ｂがオフ、ｎＭＯＳトランジスタ５２がオンになり、ノードＮＯ１上の電荷がｎＭＯＳトランジスタ５５Ａ、５６Ａ及び５２を通ってグランド線へ引き抜かれ、その電位が低下し、ノードＮＯ２とＮＯ１の電位差が増幅回路５３で増幅され、インバータ６１Ａの出力が高レベルに遷移してｎＭＯＳトランジスタ５７Ａがオンになり、ノードＮＯ１からの電荷引き抜きが助長される。また、ｎＭＯＳトランジスタ７１Ａ及びｐＭＯＳトランジスタ７２Ａがオンになって、出力端Ｑ及び＊Ｑがそれぞれ高レベル及び低レベルになる。
【００７０】
逆にデータ入力端Ｄが低レベルの場合には、ｎＭＯＳトランジスタ５６Ａ及び５７Ａがオフ、ｎＭＯＳトランジスタ５６Ｂ及び５７Ｂがオン、ｐＭＯＳトランジスタ７１Ｂ及びｎＭＯＳトランジスタ７２Ｂがオンになって、出力端Ｑ及び＊Ｑがそれぞれ低レベル及び高レベルになる。
【００７１】
次に、クロック入力端ＣＫが低レベルになると、上記プリチャージが行われ、ｐＭＯＳトランジスタ７１Ｂ、ｎＭＯＳトランジスタ７１Ａ、ｐＭＯＳトランジスタ７２Ａ及びｎＭＯＳトランジスタ７２Ｂがオフになって出力端Ｑ及び＊Ｑの電位が保持される。
【００７２】
データ入力端Ｄが高レベルの状態でクロック入力端ＣＫにパルス列が供給されると、出力端Ｑ及び＊Ｑはそれぞれ高レベル及び低レベルで一定であるが、ノードＮＯ１のプリチャージ及びディスチャージが繰り返されて、無駄な電力が消費される。図５では内部クロックＣＫ１及びＣＫ２のパルスが不要になるとそのクロックが停止するので、消費電力が低減される。
【００７３】
クロック入力端ＣＫが高レベルの状態でデータ入力端Ｄが変化しても、増幅回路５３の増幅動作によりその出力が保持されるので、Ｄフリップフロップ４０の出力も一定に保持される。
【００７４】
［第２実施形態］
図６は、本発明の第２実施形態のＳＤＲＡＭ内の入力回路を示し、図３に対応している。
【００７５】
この回路では、図３のタイミング回路４１の替わりにタイミング回路４１Ａを用い、外部クロックＣＬＫをＤフリップフロップ４０のクロック入力端ＣＫに直接供給し、Ｄフリップフロップ４０の非反転出力端ＱをＲＳフリップフロップ２０及び３０のセット入力端Ｓに接続し、Ｄフリップフロップ４０の反転出力端＊ＱをＲＳフリップフロップ２０及び３０のリセット入力端Ｒに接続している。
【００７６】
タイミング回路４１Ａでは、チップセレクト信号＊ＣＳの駆動能力がツルーバッファゲート８０で増幅され、その出力＊ＣＳＭが、ｎＭＯＳトランジスタ４４とｐＭＯＳトランジスタ４５との並列接続を介してＤフリップフロップ４０のデータ入力端Ｄに供給される。データ入力端Ｄとグランド線との間にはｎＭＯＳトランジスタ８１が接続されている。ｎＭＯＳトランジスタ４４のゲートはＤフリップフロップ４０の非反転出力端Ｑに接続され、ｐＭＯＳトランジスタ４５及びｎＭＯＳトランジスタ８１のゲートはＤフリップフロップ４０の反転出力端＊Ｑに接続されている。これにより、出力端Ｑ及び＊Ｑがそれぞれ低レベル及び高レベルの状態では、ｎＭＯＳトランジスタ４４及びｐＭＯＳトランジスタ４５がオン、ｎＭＯＳトランジスタ８１がオフになり、低レベルのチップセレクト信号＊ＣＳがツルーバッファゲート８０、ｎＭＯＳトランジスタ４４及びｐＭＯＳトランジスタ４５を介してＤフリップフロップ４０のデータ入力端Ｄに供給される。
【００７７】
この状態からチップセレクト信号＊ＣＳが高レベルに遷移すると、外部クロックＣＬＫの立ち上がりに同期してこれがＤフリップフロップ４０に保持され、出力端Ｑ及び＊Ｑがそれぞれ高レベル及び低レベルに遷移して、ｎＭＯＳトランジスタ４４及びｐＭＯＳトランジスタ４５がオフ、ｎＭＯＳトランジスタ８１がオンになり、Ｄフリップフロップ４０のデータ入力端Ｄが低レベルになる。図４において、クロック入力端ＣＫが低レベルのとき、ｐＭＯＳトランジスタ５１Ａ及び５１Ｂがオン、ｎＭＯＳトランジスタ５２がオフになってノードＮＯ１及びＮＯ２がプリチャージされ、これによりｎＭＯＳトランジスタ５５Ａ及び５５Ｂがオン、ｎＭＯＳトランジスタ５７Ａ及び５７Ｂがオフになっている。データ入力端Ｄ及び＊Ｄが共に低レベルであれば、ｎＭＯＳトランジスタ５６Ａ及び５６Ｂがオフであるので、外部クロックＣＬＫが高レベルになってもディスチャージが行われず、外部クロックＣＬＫのパルス列がＤフリップフロップ４０のクロック入力端ＣＫＤに供給されても、無駄な電力消費が防止される。
【００７８】
チップセレクト信号＊ＣＳが低レベルに遷移する場合には、上記ｎＭＯＳトランジスタ８１のオンによりＤフリップフロップ４０のデータ入力端Ｄが既に低レベルになっているので、データ入力端＊Ｄのみ高レベルに遷移させればよい。この時、外部クロックＣＬＫが高レベルであれば、図４においてノードＮＯ２上の電荷がｎＭＯＳトランジスタ５５Ｂ、５６Ｂ及び５２を通って引き抜かれるので、直ちにＤフリップフロップ４０の出力が反転し、誤動作する。
【００７９】
この問題を解決するために、ツルーバッファゲート８０の出力＊ＣＳＭは、立ち下がり同期化インバータ８２を介してＤフリップフロップ４０のデータ入力端＊Ｄに接続されている。立ち下がり同期化インバータ８２は、インバータ４６の入力を外部クロックＣＬＫの立ち下がりに同期して反転させるためのものであり、ツルーバッファゲート８０の出力端とＤフリップフロップ４０のデータ入力端＊Ｄとの間にインバータ４６が接続され、その電源入力端がｐＭＯＳトランジスタ８３を介して電源電位ＶＤＤに接続され、ｐＭＯＳトランジスタ８３のゲートが外部クロックＣＬＫに接続されている。外部クロックＣＬＫが低レベルのときには、ｐＭＯＳトランジスタ８３がオンであるので、立ち下がり同期化インバータ８２は通常のインバータとして機能する。外部クロックＣＬＫが高レベルのときには、ｐＭＯＳトランジスタ８３がオフであり、インバータ４６の出力が入力の変化に応答しないので、外部クロックＣＬＫが高レベルになる前のインバータ４６の出力レベルを保持するために、インバータ４６の出力端にインバータ８４と８５とが環状結合された保持回路が接続されている。
【００８０】
図６の回路の他の構成は、図３のそれと同一である。
【００８１】
図７は、図６の回路の動作を示すタイミングチャートである。
【００８２】
図７では、時点ｔ１の前にチップセレクト信号＊ＣＳが低レベルで、これがＤフリップフロップ４０に保持され、その出力端Ｑ及び＊Ｑからのチップセレクト信号＊ＣＳＣ及びＣＳＣがそれぞれ低レベル及び高レベルになっていて、ＲＳフリップフロップ２０及び３０がリセット状態である。したがって、イネーブル信号＊ＥＮ１及び＊ＥＮ２が低レベルで、クロック入力回路２１、オアゲート２３、２４、クロック入力回路３１、オアゲート３３及び３４が活性状態であり、内部クロックＣＬＫ１及びＣＬＫ２が動作し、アドレス・コマンド入力回路２２及びデータ入力回路３２が活性状態になっている。また、Ｄフリップフロップ４０の出力端Ｑ及び＊Ｑがそれぞれ低レベル及び高レベルであるので、ｎＭＯＳトランジスタ４４及びｐＭＯＳトランジスタ４５はオン、ｎＭＯＳトランジスタ８１はオフになっている。Ｄフリップフロップ４０の出データ入力端Ｄ及び＊Ｄがそれぞれ低レベル及び高レベルであるので図４のｎＭＯＳトランジスタ５６Ａ及び５６Ｂがそれぞれオフ及びオンになっている。
【００８３】
（ｔ１）外部クロックＣＬＫの立ち上がりにより、図４においてクロック入力端ＣＫが高レベルに遷移し、ノードＮＯ２の電荷がｎＭＯＳトランジスタ５５Ｂ、５６Ｂ及び５２を通ってグランド線へ引き抜かれる。これに対し、ｎＭＯＳトランジスタ５６Ａ及び５７Ａがオフであるので、ノードＮＯ１は高レベルを維持している。
【００８４】
（ｔ２）チップセレクト信号＊ＣＳが高レベルに遷移し、ツルーバッファゲート８０の出力＊ＣＳＭが高レベルに遷移し、図４中のノードＮＯ３が高レベルに遷移して、ｎＭＯＳトランジスタ５６Ａがオンになる。ｎＭＯＳトランジスタ５５Ａがオフであるので、ノードＮＯ１は高レベルを維持している。
【００８５】
（ｔ３）外部クロックＣＬＫが低レベルに遷移し、ｐＭＯＳトランジスタ８３がオンになって、チップセレクト信号＊ＣＳＭがインバータ４６で反転され、図４中のノードＮＯ４が低レベルになってｎＭＯＳトランジスタ５６Ｂがオフになる。
【００８６】
（ｔ４）内部クロックＣＬＫ１の立ち上がりに同期して、アドレスＡＤＤＲ及びコマンドＣＭＤがアドレス・コマンド入力回路２２のＤフリップフロップに保持される。
【００８７】
外部クロックＣＬＫの立ち上がりによりチップセレクト信号＊ＣＳの高レベルがＤフリップフロップ４０に保持され、出力端Ｑ及び＊Ｑがそれぞれ高レベル及び低レベルに遷移する。これにより、ＲＳフリップフロップ２０がセットされてイネーブル信号＊ＥＮ１が高レベルに遷移し、クロック入力回路２１、オアゲート２３及び２４が不活性になる。ＲＳフリップフロップ３０については、バースト信号＊ＢＳＴが低レベルであるので、イネーブル信号＊ＥＮ２の低レベルが維持され、データ入力回路３２は活性状態を維持する。また、ｎＭＯＳトランジスタ４４及びｐＭＯＳトランジスタ４５がオフ、ｎＭＯＳトランジスタ８１がオンになり、図４中のノードＮＯ３が低レベルとなってｎＭＯＳトランジスタ５６Ａがオフになる。
【００８８】
（ｔ５）外部クロックＣＬＫの立ち下がりにより、図４においてｐＭＯＳトランジスタ５１Ａ及び５１Ｂがオン、ｎＭＯＳトランジスタ５２がオフになり、ノードＮＯ１がプリチャージされ、増幅回路５３が不活性になる。この状態では、ｎＭＯＳトランジスタ５６Ａ、５７Ａ、５６Ｂ及び５７Ｂがオフであるので、外部クロックＣＬＫが動作してもノードＮＯ１及びＮＯ２のディスチャージが行われず、Ｄフリップフロップ４０での無駄な電力消費が防止される。
【００８９】
（ｔ６）バーストモードが終了してバースト信号＊ＢＳＴが高レベルに遷移し、これによりＲＳフリップフロップ３０のセット入力端Ｓに供給されている高レベルが有効になり、イネーブル信号＊ＥＮ２が高レベルとなって、クロック入力回路３１、オアゲート３３及び３４が不活性化され、内部クロックＣＬＫ２の動作が停止する。その結果、不図示のコラムアドレス系回路が不活性になる。
【００９０】
（ｔ７）チップセレクト信号＊ＣＳが立ち下がり、ツルーバッファゲート８０の出力＊ＣＳＭも立ち下がる。このとき、外部クロックＣＬＫが高レベルでｎＭＯＳトランジスタ５２がオンであっても、ｐＭＯＳトランジスタ８３がオフであるのでインバータ４６の出力がハイインピーダンス状態になってノードＮＯ４は低レベルを維持し、ｎＭＯＳトランジスタ５６Ｂはオフを維持し、Ｄフリップフロップ４０はセット状態を維持する。したがって、チップセレクト信号＊ＣＳの立ち下がりにより外部クロックＣＬＫに同期せずにアドレス・コマンド入力回路２２が活性化されて誤動作するのが防止される。
【００９１】
（ｔ８）外部クロックＣＬＫの立ち下がりによりｐＭＯＳトランジスタ８３がオンになってインバータ４６が活性化され、ノードＮＯ４が高レベルに遷移し、ｎＭＯＳトランジスタ５６Ｂがオンになる。これと同時にｎＭＯＳトランジスタ５２がオフになるので、ノードＮＯ２は高レベルを維持する。
【００９２】
（ｔ９）外部クロックＣＬＫの立ち上がりによりｐＭＯＳトランジスタ５１Ａ及び５１Ｂがオフ、ｎＭＯＳトランジスタ５２がオンになって、ノードＮＯ２の電荷がｎＭＯＳトランジスタ５５Ｂ、５６Ｂ及び５２を通ってグランド線に引き抜かれ、ノードＮＯ１とＮＯ２の電位差が増幅回路５３で増幅されてノードＮＯ２が低レベルに遷移する。これにより、出力端Ｑ及び＊Ｑがそれぞれ低レベル及び高レベルに遷移し、ＲＳフリップフロップ２０及び３０がリセットされて、イネーブル信号＊ＥＮ１及び＊ＥＮ２が低レベルとなり、クロック入力回路２１、２３、２４、クロック入力回路３１、オアゲート３３及び３４が活性化される。
【００９３】
時点ｔ９は図５中の時点ｔ６に相当し、内部クロックＣＬＫ１が停止している点で図５の場合と異なる。しかし、次のクロックＣＬＫの立ち上がりでは図５及び図７のいずれについても、内部チップセレクト信号＊ＣＳＣが活性で内部クロックＣＬＫ１が立ち上がるので、図８について後述するように、コマンドＣＭＤのデコード開始時点は同じになる。
【００９４】
（ｔ１０）バースト信号＊ＢＳＴが低レベルに遷移して、時点ｔ１の前と同じ状態になる。
【００９５】
本第２実施形態についても、上記第１実施形態と同様の効果が得られる。
【００９６】
［第３実施形態］
図８は、本発明の第３実施形態のＳＤＲＡＭ１１Ｂの概略構成を示すブロック図である。
【００９７】
入力回路９０は、図３又は図６に示す回路を含んでいる。図３及び図６では簡単化のためにアドレスＡＤＤＲ、コマンドＣＭＤ、データＤＡＴＡ及びデータマスクＤＱＭが１ビットである場合を示しているが、入力回路９０ではこれらがいずれも多ビットである。また、図３及び図６ではデータ出力回路が省略されているが、入力回路９０にはデータ出力回路が含まれている。
【００９８】
ロウアドレス切換回路９１は、アービター９２からの制御信号に応答してアドレス入力回路９３又はリフレッシュアドレス発生回路９４からのロウアドレスの一方を選択し、ロウデコーダ９５へ供給する。アービター９２は、先に活性化された入力を受け付け、同時の場合には、リフレッシュタイマ９６から定期的に供給されるタイムアップ信号の活性化を優先的に受け付ける。アービター９２は、タイムアップ信号の活性化を受け付けた場合、ロウアドレス切換回路９１に対しリフレッシュアドレス発生回路９４の出力を選択させる。
【００９９】
デコードイネーブル回路としてのＤフリップフロップ４０Ｎのデータ入力端Ｄ及びクロック入力端にはそれぞれ、入力回路９０の＊ＣＳ入力回路及びクロック入力回路から内部チップセレクト信号＊ＣＳＣ及び内部クロックＣＬＫ１が供給され、Ｄフリップフロップ４０Ｎの反転出力端Ｑからイネーブル信号ＥＮ３がコマンドデコーダに供給される。コマンド入力回路９７からの信号がコマンドデコーダ９８に供給され、イネーブル信号ＥＮ３が活性（高レベル）のとき、アクティベイトコマンド、リードコマンド、ライトコマンド又はプリチャージコマンド等のコマンドのデコードが行われる。すなわち、上述のように、内部チップセレクト信号＊ＣＳＣが活性のとき内部クロックＣＬＫ１の立ち上がりでコマンドＣＭＤのデコードが行われる（コマンドデコーダ９８が活性化される）。
、アクティベイトコマンドはアービター９２に供給され、アービター９２はこれを受け付けると、ロウアドレス切換回路９１に対しアドレス入力回路９３の出力を選択させる。ロウデコーダ９５の出力によりメモリセル１００内のワード線が選択されてそのセル行の内容がセンスアンプに保持される。
【０１００】
コラムアドレス切換回路１０１は、コマンドデコーダ９８の出力がリードコマンド又はライトコマンドであることを示している場合には、アドレス入力回路９３からのアドレスを列アドレスとして受け取り、バーストモードのときにはこれをバーストアドレス発生回路１０３のカウンタにロードさせる。このカウンタは、クロック入力回路からの内部クロックＣＬＫ２でインクリメントされる。コラムアドレス切換回路１０１は、バーストモードでない場合にはアドレス入力回路９３の出力を選択し、バーストモードの場合にはバーストアドレス発生回路１０３の出力を選択して、コラムデコーダ１０２に供給する。コラムデコーダ１０２の出力によりメモリセル１００内のコラムが選択される。
【０１０１】
書き込みの場合には、入力回路９０のデータ入力回路からのデータがリード・ライトアンプ１０４を介してメモリセル１００内の選択された行及び列のセルに書き込まれ、読み出しの場合には、この選択されたメモリセルの内容がリード・ライトアンプ１０４及び入力回路９０のデータ出力回路を介して外部に取り出される。
【０１０２】
アービター９２を用いてアドレス入力回路９３とリフレッシュアドレス発生回路９４の出力の一方をロウアドレス切換回路９１で選択するのは、非同期型ＲＡＭでは公知であるがＳＤＲＡＭでは用いられていない。
【０１０３】
本第３実施形態では、上記第１実施形態又は第２実施形態のような入力回路９０を用い、かつ、リフレッシュタイマ９６及アービター９２を用いており、チップセレクト信号＊ＣＳにより選択されていないチップは自動的にパワーダウン状態になるとともに自動的にリフレッシュが行われるので、非選択チップに対しては一切の注意を払う必要がなくなる。これにより、コマンド供給はアクセスしたいチップに対してのみ行えばよく、このようなＳＤＲＡＭを用いたシステム設計が容易になるとともに、アクセスしたいチップに対するコマンド供給可能な時間が増えて、システムの高速化が可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る、ＳＤＲＡＭコントローラと複数のＳＤＲＡＭとの間の配線接続図である。
【図２】図１の回路の動作を示す概略タイミングチャートである。
【図３】図１中の１つのＳＤＲＡＭ内の入力回路を示す図である。
【図４】図３中のＤフリップフロップの構成例を示す図である。
【図５】図３の回路の動作を示すタイミングチャートである。
【図６】本発明の第２実施形態のＳＤＲＡＭ内の入力回路を示す図である。
【図７】図６及び図４の回路の動作を示すタイミングチャートである。
【図８】本発明の第３実施形態のＳＤＲＡＭを示す概略ブロック図である。
【図９】従来の、ＳＤＲＡＭコントローラと複数のＳＤＲＡＭとの間の配線接続図である。
【図１０】図９の回路の動作を示す概略タイミングチャートである。
【符号の説明】
１０、１０Ａ  ＳＤＲＡＭコントローラ
１１〜１４、１１Ａ〜１４Ａ  ＳＤＲＡＭ
２０、３０  ＲＳフリップフロップ
２１、２３、２４、３１、３３、３４、４３  オアゲート
２２  アドレス・コマンド入力回路
２５、２６、３５、３６、４０  Ｄフリップフロップ
３０１、３０２、４２  ノアゲート
３０４、４５、４８、５１Ａ、５１Ｂ、５４Ａ、５４Ｂ、７１Ｂ、７２Ａ、４５、８３  ｐＭＯＳトランジスタ
３０３、４４、５２、５５Ａ、５５Ｂ、５６Ａ、５６Ｂ、５７Ａ、５７Ｂ、７１Ａ、７２Ｂ、４４、８１  ｎＭＯＳトランジスタ
３２  データ入力回路
４１、４１Ａ  タイミング回路
４６、４７、６１Ａ、６１Ｂ、７３、７４、８４、８５  インバータ
５０、５０Ａ  ダイナミックフリップフロップ
５３  増幅回路
６０  相補化回路
７０  ラッチ回路
８０  ツルーバッファゲート
８２  立ち下がり同期化インバータ
９０  入力回路
＊ＣＳ、ＣＳＳＭ、ＣＳＭ、＊ＣＳＣ  チップセレクト信号
ＣＬＫ  外部クロック
ＣＬＫ１、ＣＬＫ２  内部クロック
ＥＮ１、＊ＥＮ１、＊ＥＮ２  イネーブル信号
＊ＢＳＴ  バースト信号
ＡＤＤＲ  アドレス
ＣＭＤ  コマンド
ＤＡＴＡ  データ
ＤＱＭ  データマスク
ＮＯ１〜ＮＯ４  ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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