(57)【特許請求の範囲】
【請求項１】
複数のトランジスタセルの配列を有する半導体本体を有するセル構造トレンチゲート電界効果トランジスタであって、前記複数のセルが、前記配列の周辺部付近が誘電体材料によってライニングされた複数の周辺部トレンチのパターンによってその境界が形成され、前記周辺部トレンチが、前記トランジスタの能動領域に近い方の内壁と、前記トランジスタの端部に近い方の外壁とを有し、
当該内壁および外壁それぞれが、前記誘電体材料上に位置する電界板を有し、かつ、前記周辺部トレンチの前記内壁上の前記電界板が、前記トランジスタのトレンチゲートに接続されていることを特徴とするセル構造トレンチゲート電界効果トランジスタ。
【請求項２】
前記周辺部トレンチそれぞれが、前記内壁および外壁上の前記電界板の間に誘電体材料を含む、請求項１に記載のトランジスタ。
【請求項３】
当該周辺部トレンチそれぞれが、当該内壁上に電界板を有する、請求項１に記載のトランジスタ。
【請求項４】
前記電界板が、ポリシリコンから形成される、請求項１に記載のトランジスタ。
【請求項５】
前記トランジスタセルおよび／または周辺部トレンチが、六角形セルまたは正方形セルである、請求項１に記載のトランジスタ。
【請求項６】
前記能動領域が、前記トランジスタのゲートボンドパッドの下に延在する、請求項１に記載のトランジスタ。
【請求項７】
半導体本体上に複数のトランジスタセルの配列を形成するステップと、
前記複数のトランジスタセルの配列の周辺部付近にパターン化された複数の周辺部トレンチを形成するステップと、
前記周辺部トレンチを誘電体材料によってライニングするステップと、
前記配列に近い方の前記周辺部トレンチの内壁上に内側電界板を形成するステップと、
前記トランジスタの端部に近い方の前記周辺部トレンチの外壁上に外側電界板を形成するステップと、
前記内側電界板を前記トランジスタのトレンチゲートに接続するステップとを備えたことを特徴とするトレンチゲート電界効果トランジスタを製造する方法。
【請求項８】
前記内側電界板を形成するステップと前記外側電界板を形成するステップとが、自己整合により実行される、請求項７に記載の方法。
【請求項９】
前記内側電界板を形成するステップが、前記周辺部トレンチに導電層を蒸着することによって実行される、請求項７に記載の方法。
【請求項１０】
前記内側電界板を形成するステップの後に、前記導電層を異方的にエッチングすることによって、前記周辺部トレンチの底から前記導電層を取り除くステップが続く、請求項９に記載の方法。
【請求項１１】
前記トレンチゲートと前記トレンチ接続層の材料が、前記周辺部トレンチの中と前記周辺部トレンチのパターンの上面の上に蒸着される、請求項７に記載の方法。
【請求項１２】
前記材料を前記周辺部トレンチからエッチングすることによって除去して、前記内側および外側の電界板を形成する導電層とするステップが、含まれる請求項１１に記載の方法。
【請求項１３】
前記内側電界板を前記トランジスタのトレンチゲートに接続するステップは、導電材料を前記複数のトランジスタセルの配列上部と前記複数の周辺部トレンチ内に堆積させ、該堆積させた導電材料を異方的にエッチングすることにより行われる、請求項７に記載の方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、セル構造トレンチゲートFETと、それを形成する方法に関する。
【０００２】
【従来の技術】
本出願人の以前の出願WO 01/08226は、セル構造トレンチゲートMOSFETデバイスにおける端部終端について説明していて、この出願の内容は参考文献として本文書に組み込まれている。この発明によると、トランジスタセルの配列を有する半導体本体を有するセル構造トレンチゲートMOSFETにおいて、セルが、配列の中と配列の周辺部付近が誘電体材料によってライニングされたトレンチ（溝）のパターンによってその境界が形成される。配列のトレンチは、本体の表面から第一導電型の本体リージョンを経て、反対の第二導電型の基層のドレインドリフトリージョンに延在する。配列のトレンチの中の誘電体材料は、本体リージョンに隣接するゲート誘電体層を形成する。ゲート誘電体層上のゲート電極は、導電状態において本体の表面のソースリージョンからトランジスタのドレインドリフトリージョンまでの伝導チャネルにおける電流の流れを制御するための、配列のトレンチの中のトレンチゲートを形成する。空乏層は、トランジスタの遮断状態において、本体リージョンを有するpn接合からと、トレンチゲートから、ドレインドリフトリージョンの中に形成される。このトランジスタにおいては、空乏層の中の高電界点、特に配列の周辺部において、早期の破壊が起こることがある。
【０００３】
WO 01/08226は、周辺部トレンチの中の誘電体材料上に電界板(field plate)を設けることによって、このようなトランジスタの早期の破壊の問題に対処している。この誘電体材料は、配列のトレンチの中のゲート誘電体層より厚い誘電体層を形成する。電界板は、トランジスタのソースまたはトレンチゲートに接続される。電界板は、トレンチの内壁上に存在するため、外側の本体周辺部の方向ではなく内側のセル構造配列の方向に作用し、外壁に作用しない。この電界板を配置することにより、空乏層の中の高電界点、特にセル構造配列の周辺部において起こりうる早期の破壊の危険性が減少した。
【０００４】
【課題を解決するための手段】
本発明の目的は、WO 01/08226によって達成された以上の破壊電圧に関し、さらなる改良を行うことである。
【０００５】
本発明の第一の観点によると、複数のトランジスタセルの配列を有する半導体本体を有するセル構造トレンチゲート電界効果トランジスタであって、前記複数のセルが、前記配列の周辺部付近が誘電体材料によってライニングされた複数の周辺部トレンチのパターンによってその境界が形成され、前記周辺部トレンチが、前記トランジスタの能動領域に近い方の内壁と、前記トランジスタの端部に近い方の外壁とを有し、当該内壁および外壁それぞれが、前記誘電体材料上に位置する電界板を有し、かつ、前記周辺部トレンチの前記内壁上の前記電界板が、前記トランジスタのトレンチゲートに接続されていることを特徴とする。
【０００７】
外壁上の電界板は、電位的に浮動させることができる。
【０００８】
これにより、利点として、トランジスタの破壊電圧が高まる。
【０００９】
前記周辺部トレンチは、前記内壁および外壁上の前記電界板の間に誘電体材料を含むことができる。
【００１０】
当該周辺部トレンチそれぞれは、当該内壁上に電界板を有し、かつ、当該外壁上に電界板を有することができる。
【００１１】
トランジスタは、トレンチゲートMOSFETであることが望ましい。トランジスタは、自己整合トランジスタを形成する自己整合プロセスによって製造されることが望ましい。
【００１２】
電界板は、ポリシリコンから形成することが望ましいが、金属から形成してもよい。
【００１３】
周辺部トレンチの中の誘電体は、トランジスタの能動領域におけるゲート誘電体より厚くてもよい。
【００１４】
トランジスタセルは、六角形セルまたは正方形セルであることが望ましい。周辺部トレンチの形状は、六角形セルまたは正方形セルであることが望ましい。
【００１６】
本発明の第二の観点によると、トレンチゲート電界効果トランジスタを製造する方法であって、当該方法は、半導体本体上に複数のトランジスタセルの配列を形成するステップと、前記複数のトランジスタセルの配列の周辺部付近にパターン化された複数の周辺部トレンチを形成するステップと、前記周辺部トレンチを誘電体材料によってライニングするステップと、前記配列に近い方の前記周辺部トレンチの内壁上に内側電界板を形成するステップと、前記トランジスタの端部に近い方の前記周辺部トレンチの外壁上に外側電界板を形成するステップと、前記内側電界板を前記トランジスタのトレンチゲートに接続するステップとを備えたことを特徴とする。
【００１７】
前記内側電界板を形成するステップと前記外側電界板を形成するステップとが、自己整合により実行されることが望ましい。
【００１８】
前記内側電界板を形成するステップは、前記周辺部トレンチに導電層（ポリシリコンでよい）を蒸着することによって実行されることが望ましい。前記内側電界板を形成するステップの後に、前記導電層を異方的にエッチングすることによって、前記周辺部トレンチの底からと、前記周辺部トレンチのパターンの上面から前記導電層を取り除くことが望ましい。
【００１９】
これにより、利点として、導電層が周辺部トレンチの側壁上に残る。
【００２０】
前記トレンチゲートと前記トレンチ接続層の材料は、前記周辺部トレンチの中と前記周辺部トレンチのパターンの上面の上に蒸着できる。次いで、前記材料を前記周辺部トレンチからエッチングすることによって除去して、前記内側および外側の電界板を形成する導電層（前の層よりも薄いことが望ましい）とすることができる。
【００２１】
本文書に開示される特徴のすべては、上記の任意の観点との任意の組合せとして組み合わせることができる。
【００２２】
【発明を実施するための形態】
本発明の1つの具体的な実施例について、添付の図面を参照しながら例として以下に説明する。
【００２３】
トレンチMOSFETデバイスにおけるいわゆるRESURF技術（reduced surface field技術としても知られている）では、端部終端が問題であり、なぜなら破壊電圧が低いためである。MOSFETデバイスの能動領域の端部における早期の破壊を避けるために、WO 01/08226に説明されているように、ゲートに接続される端部電界板が提案されている。RESURF条件を使用するためには、小さいセルピッチが必要であり、これを達成するために、自己整合プロセスを使用できるが、小さいセルピッチを得るために他のオプションが存在する。
【００２４】
自己整合式RESURFトレンチゲートMOSプロセスにおいて端部電界板を製作する方法について、以下に説明する。RESURFトレンチゲートMOSFETは、高ドーピング濃度のドレイン電極リージョン43の上に低ドーピング濃度のドレインドリフトリージョン14を有するシリコン基板に形成される点において、WO 01/08226に説明されているものと類似する。RESURF作用における低ドーピング濃度のドリフトリージョン14の役割に関しては、WO 01/08226に詳細に説明されている。
【００２５】
最初に、相対的に厚い（例：500ナノメートル）熱酸化物層10を成長させ、その後、これを、トレンチ網を定義するためのハードマスクにパターン化しかつエッチングする。この例においては、トレンチ網は、（図に示されている）六角形、または正方形のトレンチ網から成る。このトレンチ網をエッチングした後、酸化物（例：トレンチ幅が400ナノメートル以上の200Vデバイスの場合には200ナノメートルの酸化物）を蒸着する。
【００２６】
次に、トレンチを相対的に厚い酸化物で覆い、次に、トレンチにポリシリコン16を満たす。このポリシリコン層16の厚さは、トレンチを十分に満たし、かつ、このプロセスにおいて後から第二ポリシリコン層と共にエッチングにより削るときにゲート接続のためのボンド経路(bond path)としてポリシリコンの一部を残せるだけの厚さである必要がある。
【００２７】
その後、このプロセスにおいて後からP本体プロフィール(P-body profile)を拡散させる深さまで、マスクを使用してポリシリコン層をエッチングにより削る。プロセスにおけるこの段階は、図1に示されていて、この図は、シリコン基板14上に形成されるトレンチ網12a、12b、12cを定義する熱酸化物層10を示す。ポリシリコン16は、図1の左側の2つのトレンチ12a（能動領域におけるトレンチを形成する）の底に存在し、図1の右側のトレンチ12b／c（後述されるように、それぞれ、ボンドパッドの下のトレンチと、電界板を含む終端トレンチとを形成する）を完全に満たし、かつこれら右側のトレンチ12b／cの上に形成される。
【００２８】
次いで、トレンチ12aにおける厚い熱酸化物10を、ウェットエッチングによって削り、ゲート酸化物を形成する。次に、異方性酸化物エッチングを使用して、ポリシリコン16の上のゲート酸化物の一部をエッチングする。その結果、図2に示されているように、左側のトレンチ12aの側壁18にのみゲート酸化物10が残る。
【００２９】
この後、図3に示されているように、左側の2つのトレンチ12aを満たし、かつ第一ポリシリコン層16を覆うように、第二ポリシリコン層20を蒸着する。
【００３０】
次に、図4に示されているように、シリコン14と厚い酸化物10の第一層との境界まで、第二ポリシリコン層20をエッチングにより削る。次いで、図4に示されているように、相対的に薄い窒化物層22を蒸着する。
【００３１】
図5は、マスクを使用して薄い窒化物層22をエッチングにより削ることにより、右側のトレンチ12cが現れたところを示し、これらのトレンチは終端または周辺部リージョンを形成する。次に、デバイスの端部における窒化物の存在しない領域を、ポリシリコンエッチングによってエッチングし、従って、右側の3つのトレンチには酸化物10のみが残る。その後、デバイスの端部に電界板24（スペーサとも呼ばれる）を形成するために、相対的に薄いポリシリコン層26を蒸着し、異方的にエッチングする。このエッチング後に図5に示されているように電界板24を形成するためには、電界板24がデバイスの上部と接触しないように、相対的に長いエッチング時間が必要であり、電界板24の上部は、シリコン14と厚い酸化物10の第一層の間の境界付近に位置する必要がある。この結果、トレンチ網が六角形のユニットセルまたは正方形のユニットセルのいずれかによって形成される場合には（なぜなら六角形または正方形のセルは互いに隙間なく隣接する閉じた多角形を形成するため）、能動領域（すなわち図5における左側）に最も近い電界板のみがゲートトレンチ網12aに接続される。各トレンチ12cの右側の電界板24は、浮動状態に残される。
【００３２】
次の段階は、相対的に厚い酸化物層28を蒸着し、次に、図6に示されているように、窒化物層22までエッチングにより削る。この時点で、電界板24を含むトレンチ12が絶縁される。
【００３３】
その後、図7に示されているように、窒化物層22をエッチングにより除去し、能動領域（図1〜8における左側の2つのトレンチ12a）を定義するマスクによって酸化物10／28をエッチングする。その後、能動領域にP本体30とソース32（図8参照）を注入して拡散させる。
【００３４】
能動セルは、ポリシリコンゲート・ボンドパッド16の下に形成してもよい。その場合、トレンチは能動タイプ（12aと12b）のみと、電界板12cを含むトレンチになる。
【００３５】
これ以降の処理は、知られている自己整合プロセスフローに説明されているものと同じである。すなわち、TEOSを蒸着し、スペーサ（およびボンド経路接触穴）をエッチングしてAPトレンチを定義し、APトレンチをエッチングし、AP接点の注入と焼きなまし(anneal)を行い、金属化を行って金属をパターン化する。
【００３６】
上述されている実施例においては、能動素子領域と端部終端の両方において、隣接するトレンチの間隔が非常に近いため、デバイスのオフ状態において中間ドレインドリフト領域が完全に空乏状態になり、電界が低減する（RESURFとして知られている）。
【００３７】
内側と外側の電界板24の分離は、終端トレンチ12cの内壁および外壁のそれぞれの位置によって達成される。これは、上述されているように、トレンチの終端領域に薄い導電層26（この例においてはポリシリコン）を蒸着し、次にこの層を異方的に（すなわち縦に）エッチングして、トレンチの底13からとトレンチ領域の上面から導電層26を取り除き、その一方でトレンチの側壁18上に導電層を残すことによって、自己整合式に容易に達成される。
【００３８】
通常、電界板トレンチ12cは、ゲート誘電体より厚い誘電体によってライニングする。また、ゲートトレンチ12bも、この厚い誘電体によってライニングしてもよい。
【００３９】
本文書に開示されているデバイス構造とその製造プロセスは、自己整合式の製造方法のみならず、トレンチゲート能動トランジスタセルを形成するための他の各種のプロセスとも互換性がある。
【００４０】
上述されている製造方法においては、トレンチ網を定義するハードマスク10は、厚い酸化物層である。他のプロセスにおいては、トレンチ網を定義するマスク用に窒化シリコンが望ましいことがある。本発明による方法においては、このような変更も可能である。この変更においては、トレンチ網を定義するハードマスク10は、厚い窒化物層である。この場合には、図4の段階において薄い窒化物層22の代わりに厚い酸化物層を蒸着する。次に、この酸化物層（厚い窒化物ハードマスク10のトレンチエッチウィンドウ(trench-etch windows)を十分に満たすだけの厚さ）を、厚い窒化物マスク10の窒化物の表面までエッチングにより削る。これにより、酸化物は、能動素子トレンチ12aの上の厚い窒化物ハードマスク10のトレンチエッチウィンドウを満たした状態に残り、従って、トレンチゲート20の上のキャッピング絶縁体(capping insulator)を形成する。図8の段階において能動領域から酸化物ハードマスク10をエッチングにより除去するとき、能動領域以外の露出している酸化物をマスクする必要があった。しかしながら、この変更された方法においては、能動領域から窒化物ハードマスク10をエッチングにより除去するときに、能動領域以外の露出している酸化物をマスクする必要はない。
【００４１】
上述されている特定の例は、nチャネルデバイスであり、このデバイスにおいては、ソースリージョン32とドリフト／ドレインリージョン14／43がn導電型であり、リージョン30がp型であり、トレンチゲート20に起因して電子反転チャネル(electron inversion channel)が能動領域30に生じる。反対の導電型ドーパントを使用することにより、本発明による方法によってpチャネルデバイスを製造できる。この場合には、ソースリージョン32とドリフト／ドレインリージョン14／43がp導電型であり、リージョン30がn型であり、トレンチゲート20に起因してホール反転チャネル(hole inversion channel)が能動領域30に生じる。
【００４２】
これらのセル構造トレンチゲートの実施例を要約すると、半導体本体のセル構造領域に能動素子セルを有する半導体デバイスであって、このデバイスにおいて、各能動素子セル12aが、表面に隣接するソースリージョン32と、第一導電型である基層のドリフト／ドレインリージョン14／43との間に、第二導電型のチャネル収容リージョン30を有し、トレンチゲート20を収容する絶縁されたゲートトレンチ12aが、ソースリージョン32からチャネル収容リージョン30を経て基層のドリフト／ドレインリージョン14／43に延在し、トレンチゲート20が、ゲートトレンチの側壁における中間ゲート誘電体層18によってチャネル収容リージョン30に誘電的に(dielectrically)結合され、かつ、能動セル構造領域を超えたところに、終端トレンチ構造内に内側および外側の電界板を有する端部構造が存在する、半導体デバイスが設けられる。
【００４３】
本発明の開示を読めば、当業者には、別のバリエーションと変更が明らかであろう。このようなバリエーションと変更には、半導体デバイスの製造においてすでに知られていて、かつ本文書においてすでに説明されている特徴の代わりに、または特徴に加えて使用できるものと同等の特徴およびその他の特徴が含まれる。本発明は、（トレンチゲートタイプの代わりに）平面的なDMOSタイプのパワーMOSFETに適用でき、すなわち、MOSゲートを（トレンチの中ではなく）本体表面上の誘電体層の上に位置させることができる。本発明は、他の半導体デバイス、例えば（MOSFETではなく）バイポーラトランジスタに適用して、同様の問題を解決することができる。このようなデバイスの能動素子領域は、セル構造またはセル構造でなくてよい。従って、本発明は、一般に、端部終端構造の中に電界板を設けるために使用できる。
【００４４】
本出願においては、請求項は特徴の特定の組合せにおいて作成されているが、本発明の開示の範囲には、本文書に明示的または暗黙的に開示されている新規の機能または特徴の新規の組合せ、またはその一般化についても、これらが本出願においていずれかの請求項に請求されているものと同じ発明に関するか否かに関係なく、かつこれらが本発明が軽減するのと同じ技術問題のいずれかまたはすべてを軽減するか否かに関係なく、含まれることが理解されるものとする。
【００４５】
従って、出願人は、本出願または本出願から派生するさらなる出願の審査の間に、このような特徴および／またはこのような特徴の組合せに関して、新しい請求項を作成することがあることを通告する。
【図面の簡単な説明】
【図１】  本発明の第一実施例の生産における第一段階の線図的な横断面図である。
【図２】  図1と同様の図であり、第一実施例の生産における第二段階の線図的な側面図を示す。
【図３】  第一実施例の生産における第三段階の線図的な側面図を示す。
【図４】  第一実施例の生産における第四段階の線図的な側面図を示す。
【図５】  第一実施例の生産における第五段階の線図的な側面図を示す。
【図６】  第一実施例の生産における第六段階の線図的な側面図を示す。
【図７】  第一実施例の生産における第七段階の線図的な側面図を示す。
【図８】  第一実施例の生産における第八段階の線図的な側面図を示す。
【図９】  第一実施例の生産における第四段階を示す、上から見た線図である。
【図１０】  第一実施例の生産における第五段階を示す、上から見た線図である。
【図１１】  いくつかの電界板がゲート網に接続され、いくつかの電界板が浮動状態であることを示す、上から見た線図である。
【符号の説明】
10  熱酸化物層
12a、12b、12c  トレンチ網
14  シリコン基板
16  ポリシリコン層
18  側壁
20  第二ポリシリコン層
22  窒化物層
24  電界板
26  ポリシリコン層
28  酸化物層
30  能動領域
32  ソース
43  ドレイン電極リージョン
【図１】
0004184270.tif 000002
【図２】
0004184270.tif 000003
【図３】
0004184270.tif 000004
【図４】
0004184270.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
0004184270.tif 000009
【図９】
0004184270.tif 000010
【図１０】
0004184270.tif 000011
【図１１】
0004184270.tif 000012