(57)【特許請求の範囲】
【請求項１】
金属を含有するゲート電極を有する電界効果トランジスタとエピタキシャル層であるベース層を有するバイポーラトランジスタとが共通の半導体基体に形成される半導体装置の製造方法において、
前記バイポーラトランジスタの形成領域における前記半導体基体の表面を保護する表面保護膜と前記ゲート電極を覆って前記金属の拡散を防止する拡散防止膜とを前記半導体基体の上層に順次に積層させる工程と、
前記バイポーラトランジスタのベース形成領域の外側まで広がる開口を有する第一のマスクを用いて前記拡散防止膜をエッチングする工程と、
前記バイポーラトランジスタのベース形成領域に対応する開口を有する第二のマスクを用いて前記表面保護膜の厚さの途中までドライエッチングする工程と、
前記表面保護膜の残りの厚さをウエットエッチングする工程と
を実行し、
前記第一のマスクの開口の縁と前記第二のマスクの開口の縁との距離だけ前記拡散防止膜の庇を前記バイポーラトランジスタのベース形成領域から離隔させて形成すること
を具備する半導体装置の製造方法。
【請求項２】
前記拡散防止膜が窒化シリコン膜である請求項１記載の半導体装置の製造方法。
【請求項３】
前記エピタキシャル層がシリコンゲルマニウム混晶層、シリコンゲルマニウムカーボン混晶層またはシリコン層の何れかである請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本願の発明は、電界効果トランジスタとバイポーラトランジスタとが共通の半導体基体に形成される半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
図３は、ＮＰＮ型のシリコンゲルマニウム（Ｓｉ1-x Ｇｅx 、以下ＳｉＧｅと記す）ヘテロ接合バイポーラトランジスタとＣＭＯＳトランジスタとが共通の半導体基体に形成されており本願の発明の一従来例によって製造されたＢｉＣＭＯＳ半導体装置を示している。この一従来例では、Ｐ型で且つ面方位が（１００）のＳｉ基板等である半導体基板１１の表面に熱酸化で酸化膜（図示せず）を形成し、ＳｉＧｅヘテロ接合バイポーラトランジスタ用のトランジスタ形成領域１２における埋め込みコレクタ形成領域を規定する開口を酸化膜に形成する。
【０００３】
次に、酸化膜の開口を介して露出している半導体基板１１中へ１２００℃でＳｂ2 Ｏ3 からＳｂを気相拡散させて、Ｎ+ 型の埋め込みコレクタ１３を形成する。その後、酸化膜を除去する。そして、抵抗率が１〜５Ωｃｍで厚さが０．３〜２．０μｍのＳｉ層等であるＮ型の半導体層１４を半導体基板１１上にエピタキシャル成長させて、半導体基板１１と半導体層１４とで半導体基体１５を構成する。
【０００４】
次に、半導体層１４の表面を熱酸化して厚さ５０ｎｍのＳｉＯ2 膜等である酸化膜（図示せず）をパッド膜として形成し、この酸化膜膜上にＣＶＤ法で厚さ１００ｎｍの窒化シリコン（Ｓｉ3 Ｎ4 ）膜等である耐酸化膜を形成する。そして、素子形成領域を覆うパターンのレジストを耐酸化膜上に形成し、このレジストをマスクにして耐酸化膜を除去する。その後、１０００〜１０５０℃の温度の水蒸気酸化によって、厚さ２００〜８００ｎｍのＳｉＯ2 膜等である素子分離絶縁膜１６を形成する。
【０００５】
次に、上述の耐酸化膜を除去した後、厚さ４０ｎｍのＳｉＯ2 膜等である酸化膜（図示せず）を全面に形成する。そして、レジスト（図示せず）をマスクにして、加速エネルギーが２０〜８５０ｋｅＶの範囲でドーズ量が１×１０12〜１×１０14ｃｍ-2の範囲であるボロン（Ｂ）のイオン注入を数回行うことによって、互いに電気的に分離すべき部分間にＰ+ 型の素子分離領域１７を形成すると同時にＮＭＯＳトランジタス用のトランジスタ形成領域１８にＰ型のウェル２１を形成する。
【０００６】
続いて、別のパターンのレジスト（図示せず）をマスクにして、加速エネルギーが５０〜６００ｋｅＶの範囲でドーズ量が１×１０12〜５×１０13ｃｍ-2の範囲であるリン（Ｐ）のイオン注入を数回行うことによって、ＰＭＯＳトランジタス用のトランジスタ形成領域２２にＮ型のウェル２３を形成する。また、更に別のパターンのレジスト（図示せず）をマスクにして、加速エネルギーが７０〜４００ｋｅＶの範囲でドーズ量が２×１０13〜７×１０15ｃｍ-2の範囲であるＰのイオン注入を数回行うことによって、トランジスタ形成領域１２にコレクタ取り出し領域２４を形成する。
【０００７】
次に、素子形成領域における半導体基体１５の表面の酸化膜をウエットエッチングで除去した後、８００〜９００℃の熱酸化で、露出している半導体基体１５の表面に、厚さ４〜１０ｎｍのＳｉＯ2 膜等であるゲート絶縁膜２５を形成する。続いて、厚さ１００ｎｍのＮ型の多結晶Ｓｉ膜等である半導体膜と厚さ１００ｎｍのタングステンシリサイド（ＷＳｉ）膜等とを順次に全面に堆積させる。そして、リソグラフィ及びドライエッチングでこれらの膜をパターニングして、トランジスタ形成領域１８、２２にゲート電極２６を形成する。
【０００８】
その後、レジスト（図示せず）等をマスクにして、６０ｋｅＶの加速エネルギー及び１×１０13〜１×１０14ｃｍ-2のドーズ量で砒素（Ａｓ）を半導体基体１５にイオン注入することによって、トランジスタ形成領域１８におけるソース／ドレインの一部になるＮ型の不純物領域２７を形成する。また、別のパターンのレジスト（図示せず）等をマスクにして、２５ｋｅＶの加速エネルギー及び１×１０13〜１×１０14ｃｍ-2のドーズ量でＢＦ2 を半導体基体１５にイオン注入することによって、トランジスタ形成領域２２におけるソース／ドレインの一部になるＰ型の不純物領域２８を形成する。
【０００９】
次に、厚さ１００ｎｍのＳｉＯ2 膜等である絶縁膜３１と、厚さ３０ｎｍのＳｉ3 Ｎ4 膜等である金属の拡散防止膜３２とを、順次に全面に堆積させる。そして、８００〜９００℃程度の温度の熱処理によって、不純物領域２７、２８中の不純物を活性化させる。その後、図４（ａ）に示されている様に、拡散防止膜３２上にレジスト３３を塗布し、トランジスタ形成領域１２のベース形成領域に対応する開口３４をレジスト３３に形成する。そして、図４（ｂ）に示されている様に、レジスト３３をマスクにしたドライエッチングで拡散防止膜３２に開口３５を形成する。
【００１０】
次に、図５（ａ）に示されている様に、レジスト３３を除去して、絶縁膜３１及びゲート絶縁膜２５をウエットエッチングする。そして、図５（ｂ）に示されている様に、開口３５を介して露出している半導体基体１５上及び拡散防止膜３２上の全面にＳｉＧｅ混晶層である半導体層３６をＣＶＤ法で堆積させる。このＣＶＤの開始前には、ゲート絶縁膜２５、絶縁膜３１及び拡散防止膜３２の開口３５を介して半導体基体１５が露出しているので、半導体層３６のうちで露出している半導体基体１５上の部分はエピタキシャル層になり、拡散防止膜３２上の部分は多結晶層になる。
【００１１】
なお、図５（ａ）の工程でレジスト３３をマスクにしたドライエッチングを行わずにウエットエッチングを行うのは、ＳｉＯ2 膜等である絶縁膜３１とＳｉ層等である半導体層１４とではエッチング選択比を大きくすることができず、ドライエッチングでは半導体基体１５の表面に損傷が生じて結晶品質の良好なエピタキシャル層をベース層として半導体基体１５上に形成することができないためである。
【００１２】
図６は、拡散防止膜３２、絶縁膜３１及びゲート絶縁膜２５に開口３５を形成するための別の工程を示している。この工程では、図４（ｂ）に示されている様にレジスト３３をマスクにしたドライエッチングで拡散防止膜３２に開口３５を形成した後、図６（ａ）に示されている様に、絶縁膜３１及びゲート絶縁膜２５が僅かに残るまでレジスト３３をマスクにしたドライエッチングを行う。そして、図６（ｂ）に示されている様に、レジスト３３を除去した後、残っている絶縁膜３１及びゲート絶縁膜２５をウエットエッチングする。図３の開口３５等はこの図６の工程で形成されたものである。
【００１３】
なお、半導体層３６として、上述の様なＳｉＧｅ混晶層の他にベースに必要な不純物を含むシリコンゲルマニウムカーボン（Ｓｉ1-x-y Ｇｅx Ｃy ）混晶層やＳｉ層等を形成することもある。上述の様にして半導体層３６を形成した後は、レジスト（図示せず）をマスクにしたドライエッチングで、ベース層及びベース取り出し電極のパターンに半導体層３６を加工する。その後、ＳｉＯ2 膜等の絶縁膜３７を堆積させ、熱処理でこの絶縁膜３７を緻密化させる。そして、レジスト（図示せず）をマスクにしたドライエッチングで、エミッタ形成領域に対応する開口３８を絶縁膜３７に形成する。
【００１４】
次に、厚さ１００〜１５０ｎｍの多結晶Ｓｉ膜等である半導体膜４１を全面に堆積させ、４０〜６０ｋｅＶの加速エネルギー及び１×１０16〜２×１０16ｃｍ-2のドーズ量でＡｓを半導体膜４１にイオン注入する。そして、レジスト（図示せず）をマスクにしたドライエッチングで、エミッタ金属電極が接続される導電膜のパターンに半導体膜４１を加工する。その後、半導体膜４１上に残っているレジストをマスクにすると共に半導体層３６をストッパ及びマスクにして、絶縁膜３７、拡散防止膜３２及び絶縁膜３１をドライエッチングする。この結果、絶縁膜３１等による側壁スペーサ４２がゲート電極２６の側面に形成される。
【００１５】
次に、レジスト（図示せず）等をマスクにして、２５〜４０ｋｅＶの加速エネルギー及び１×１０15〜１×１０16ｃｍ-2のドーズ量でＡｓを半導体基体１５にイオン注入することによって、トランジスタ形成領域１８におけるソース／ドレインの一部になるＮ+ 型の不純物領域４３を形成すると共にトランジスタ形成領域１２におけるコレクタ取り出し領域２４の表面部の不純物濃度を高める。
【００１６】
また、別のパターンのレジスト（図示せず）等をマスクにして、２５〜４０ｋｅＶの加速エネルギー及び１×１０15〜１×１０16ｃｍ-2のドーズ量でＢＦ2 を半導体基体１５と半導体層３６の露出部とにイオン注入することによって、トランジスタ形成領域２２におけるソース／ドレインの一部になるＰ+ 型の不純物領域４４を形成すると共にトランジスタ形成領域１２におけるベース取り出し電極の不純物濃度を高める。
【００１７】
次に、熱処理によって、半導体膜４１中のＡｓを活性化させると共に半導体層３６へ拡散させてトランジスタ形成領域１２にエミッタ４５を形成し、それと同時に、不純物領域４３、４４、コレクタ取り出し領域２４及びベース取り出し電極中の不純物を活性化させる。そして、ＢＰＳＧ膜等の層間絶縁膜４６を形成し、熱処理によって層間絶縁膜４６を平坦化させる。
【００１８】
その後、層間絶縁膜４６にコンタクト孔４７を開孔し、コンタクト孔４７の位置ずれを補償するために不純物をコンタクト孔４７内にイオン注入する。そして、金属電極４８、多層配線（図示せず）、オーバコート膜（図示せず）等を形成して、このＢｉＣＭＯＳ半導体装置を完成させる。
【００１９】
【発明が解決しようとする課題】
ところが、上述の一従来例において、図４、５に示されている工程によってベース形成領域に開口３５を形成すると、ウエットエッチング量が多い。このため、絶縁膜３１のサイドエッチングが多くて、トランジスタ形成領域１２のベース形成領域が所望の寸法よりも大きくなってしまう。
【００２０】
また、絶縁膜３１に対するウエットエッチングの際の拡散防止膜３２に対する絶縁膜３１のエッチング選択比が大きいので、図５（ａ）に示されている様に、開口３５の内面に拡散防止膜３２の庇が形成される。図５（ｂ）に示されている様にこの状態で半導体層３６を形成すると、不連続な下地形状のために半導体層３６に過度の応力が生じて、結晶品質の良好なエピタキシャル層をベース層として形成することができない。従って、図４、５に示されている工程を用いる上述の一従来例では、信頼性の高い半導体装置を製造することが困難である。
【００２１】
これに対して、上述の一従来例において、図４、６に示されている工程によってベース形成領域に開口３５を形成すると、ウエットエッチング量が少ないので、絶縁膜３１のサイドエッチングが抑制され、トランジスタ形成領域１２において所望の寸法に近いベース形成領域を得ることができる。しかも、拡散防止膜３２の庇の突出量が少なく、半導体層３６の形成によって図４、５に示されている工程よりも結晶品質の良好なエピタキシャル層をベース層として形成することができる。しかし、絶縁膜３１及びゲート絶縁膜２５が僅かに残るまでドライエッチングを行うことは特に量産工程では実際には困難であり、また、拡散防止膜３２の庇を完全になくすこともできない。
【００２２】
結局、上述の一従来例では、電界効果トランジスタとバイポーラトランジスタとが共通の半導体基体に形成され且つ信頼性の高い半導体装置を製造することが困難であった。従って、本願の発明の目的は、電界効果トランジスタとバイポーラトランジスタとが共通の半導体基体に形成されるにも拘らず信頼性の高い半導体装置を製造することができる半導体装置の製造方法を提供することである。
【００２３】
【課題を解決するための手段】
本願の発明による半導体装置の製造方法では、金属の拡散を防止する拡散防止膜で、電界効果トランジスタの金属を含有するゲート電極を覆う。このため、ベース層としてのエピタキシャル層の形成時に金属汚染による異常成長が防止される。また、バイポーラトランジスタのベース形成領域における半導体基体を露出させるために表面保護膜をエッチングする際に、その厚さの途中までドライエッチングして、残りの厚さをウエットエッチングする。このため、ウエットエッチング量が少なく、表面保護膜のサイドエッチングを抑制して、所望の寸法に近いバイポーラトランジスタのベース形成領域を得ることができる。また、半導体基体に対する表面保護膜のエッチング選択比が大きくなくても、バイポーラトランジスタのベース形成領域における半導体基体の表面に損傷が生じない。
【００２４】
しかも、表面保護膜のエッチングに先立って、ベース形成領域の外側まで広がる開口を有する第一のマスクを用いて表面保護膜上の拡散防止膜をエッチングする。このため、ベース形成領域に対応する開口を有する第二のマスクを用いて表面保護膜をウエットエッチングする際のサイドエッチングによって拡散防止膜の庇が形成されても、第一のマスクの開口の縁と第二のマスクの開口の縁との距離だけ拡散防止膜の庇がバイポーラトランジスタのベース形成領域から離隔されている。この結果、拡散防止膜の庇は半導体基体上ではなく表面保護膜上に形成され、拡散防止膜の庇の近傍に形成されるベース層はエピタキシャル層ではなくて多結晶層である。そして、この多結晶層の部分は真性ベースとしては使用されないので、バイポーラトランジスタに対するベース層の応力の影響を無視できる。
【００２５】
【発明の実施の形態】
以下、ＮＰＮ型のＳｉＧｅヘテロ接合バイポーラトランジスタとＣＭＯＳトランジスタとが共通の半導体基体に形成されるＢｉＣＭＯＳ半導体装置の製造方法に適用した本願の発明の一実施形態を、図１、２を参照しながら説明する。図１（ａ）に示されている様に、本実施形態でも、拡散防止膜３２上にレジスト３３を塗布するまでは上述の一従来例と同様の工程を実行する。しかし、本実施形態では、その後、トランジスタ形成領域１２のベース形成領域の外側まで広がる開口５１をレジスト３３に形成する。そして、レジスト３３をマスクにしたドライエッチングを拡散防止膜３２に施す。
【００２６】
次に、図１（ｂ）に示されている様に、レジスト３３を除去し、拡散防止膜３２上及び絶縁膜３１上に別のレジスト５２を塗布する。そして、今度は、トランジスタ形成領域１２のベース形成領域に対応する開口５３をレジスト５２に形成する。その後、レジスト５２をマスクにして絶縁膜３１の厚さの途中までドライエッチングを施す。この場合、絶縁膜３１及びゲート絶縁膜２５が僅かに残るまでドライエッチングできれば理想的ではあるが、絶縁膜３１及びゲート絶縁膜２５をある程度の厚さで残せばよい。
【００２７】
次に、図２（ａ）に示されている様に、レジスト５２を除去し、絶縁膜３１及びゲート絶縁膜２５の残りの厚さをウエットエッチングして開口５４を形成する。そして、図２（ｂ）に示されている様に、開口５４を介して露出している半導体基体１５上、絶縁膜３１上及び拡散防止膜３２上の全面にＳｉＧｅ混晶層である半導体層３６をＣＶＤ法で堆積させる。半導体層３６の堆積の後は再び上述の一従来例と同様の工程を実行して、ＢｉＣＭＯＳ半導体装置を完成させる。
【００２８】
なお、以上の実施形態では、図１、２に示されている様に、開口５４及びその近傍を除くトランジスタ形成領域１２をも覆う様に拡散防止膜３２をパターニングしている。しかし、拡散防止膜３２は半導体層３６の形成前におけるゲート電極２６中のＷＳｉ膜等からの金属の拡散を防止するために設けられるので、拡散防止膜３２がトランジスタ形成領域１２を覆っている必要はなく、少なくともトランジスタ形成領域１８、２２を覆う様に拡散防止膜３２をパターニングしてもよい。
【００２９】
また、上述の実施形態では多結晶Ｓｉ膜とＷＳｉ膜とでトランジスタ形成領域１８、２２にゲート電極２６を形成しているが、ＷＳｉ膜以外の金属含有膜がＷＳｉ膜の代わりに用いられても、上述の実施形態と同様の効果が得られる。また、上述の実施形態では金属の拡散防止膜３２としてＳｉ3 Ｎ4 膜が用いられているが、金属の拡散を防止することのできる膜であればＳｉ3 Ｎ4 膜以外の膜が用いられてもよい。
【００３０】
また、上述の実施形態ではトランジスタ形成領域１２におけるバイポーラトランジスタがＮＰＮ型であるが、このバイポーラトランジスタがＰＮＰ型であってもよい。また、上述の実施形態はＮＰＮ型のＳｉＧｅヘテロ接合バイポーラトランジスタとＣＭＯＳトランジスタとが共通の半導体基体に形成されるＢｉＣＭＯＳ半導体装置の製造方法に本願の発明を適用したものであるが、ＭＯＳトランジタスがＮＭＯＳトランジタスまたはＰＭＯＳトランジタスの何れかのみである半導体装置の製造方法にも本願の発明を適用することができる。
【００３１】
【発明の効果】
本願の発明による半導体装置の製造方法では、所望の寸法に近いバイポーラトランジスタのベース形成領域を得ることができる。また、バイポーラトランジスタのベース形成領域における半導体基体の表面に損傷が生じず、しかも、ベース層としてのエピタキシャル層の形成時に金属汚染による異常成長が防止されるので、結晶品質の良好なエピタキシャル層をベース層としてベース形成領域に形成することができる。更に、バイポーラトランジスタに対するベース層の応力の影響を無視できる。従って、電界効果トランジスタとバイポーラトランジスタとが共通の半導体基体に形成されるにも拘らず信頼性の高い半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本願の発明の一実施形態の途中の工程を順次に示す半導体装置の側断面図である。
【図２】図１に続く工程を順次に示す半導体装置の側断面図である。
【図３】図６の工程を用いる本願の発明の一従来例によって製造された半導体装置の側断面図である。
【図４】本願の発明の一従来例の途中の工程を順次に示す半導体装置の側断面図である。
【図５】図４に続く工程を順次に示す半導体装置の側断面図である。
【図６】図５とは別の工程であって図４に続く工程を順次に示す半導体装置の側断面図である。
【符号の説明】
１５…半導体基体、２５…ゲート絶縁膜（表面保護膜）、２６…ゲート電極、３１…絶縁膜（表面保護膜）、３２…拡散防止膜、３３…レジスト（第一のマスク）、３６…半導体層（ベース層）、５１…開口、５２…レジスト（第二のマスク）、５３…開口、
【図１】
0004126583.tif 000002
【図２】
0004126583.tif 000003
【図３】
0004126583.tif 000004
【図４】
0004126583.tif 000005
【図５】
0004126583.tif 000006
【図６】
0004126583.tif 000007