(57)【特許請求の範囲】
【請求項１】
セルプレート電圧がセルプレート基準電圧よりも高い場合に内部電源電圧の値を有し、前記セルプレート電圧が前記セルプレート基準電圧よりも低い場合に前記セルプレート電圧以下の値を有するプルアップ信号、及びプルダウン動作を制御するためのプルダウン信号を発生させる出力電圧制御手段と、
前記プルアップ信号及び前記プルダウン信号に応じて安定した前記セルプレート電圧を発生させる出力駆動手段とを備えている半導体メモリ素子の電圧発生装置であって、
前記出力電圧制御手段は、
前記内部電源電圧を分圧して前記セルプレート基準電圧を発生させる電圧分圧手段と、
前記セルプレート基準電圧が印加されてｐ−バイアス電圧及びｎ−バイアス電圧を発生させるバイアス電圧発生手段と、
前記セルプレート基準電圧、前記ｐ−バイアス電圧及び前記ｎ−バイアス電圧が与えられてｐ−ゲート電圧及びｎ−ゲート電圧を発生させるゲート電圧発生手段と、
前記セルプレート基準電圧、前記ｐ−バイアス電圧、前記ｎ−バイアス電圧及び前記セルプレート電圧が印加されて前記プルアップ信号を発生させるプルアップ制御手段と、
前記ｐ−バイアス電圧、前記ｎ−バイアス電圧、前記ｐ−ゲート電圧、前記ｎ−ゲート電圧及び前記セルプレート電圧が印加されて、前記プルダウン信号を発生させるプルダウン制御手段とを備えていることを特徴とする導体メモリ素子の電圧発生装置。
【請求項２】
前記バイアス電圧発生手段は、
前記内部電源電圧から一定の電流を流すための前記ｐ−バイアス電圧、及び接地電圧に一定の電流を流すための前記ｎ−バイアス電圧を発生させることを特徴とする請求項１に記載の半導体メモリ素子の電圧発生装置。
【請求項３】
前記ゲート電圧発生装置は、
前記セルプレート基準電圧よりもＮＭＯＳトランジスタのしきい値電圧だけ高い前記ｎ−ゲート電圧と、前記セルプレート基準電圧よりもＰＭＯＳトランジスタのしきい値電圧だけ低い前記ｐ−ゲート電圧とを発生させることを特徴とする請求項１に記載の半導体メモリ素子の電圧発生装置。
【請求項４】
前記プルアップ制御手段は、
ソース及びドレインが各々前記内部電源電圧及び出力ノードに接続され、ゲートに前記ｐ−バイアス電圧が印加される第１トランジスタと、
前記出力ノードと接地電圧との間に直列に接続され各々のゲートに前記セルプレート基準電圧及び前記ｎ−バイアス電圧が印加される第２及び第３トランジスタと、
前記内部電源電圧と前記接地電圧との間に直列に接続され各々のゲートに前記ｐ−バイアス電圧、前記セルプレート電圧及び前記ｎ−バイアス電圧が印加される第４、第５及び第６トランジスタとを備え、
前記第２及び第５トランジスタのソースが共に接続されていることを特徴とする請求項１に記載の半導体メモリ素子の電圧発生装置。
【請求項５】
前記出力駆動手段は、
前記セルプレート電圧が前記セルプレート基準電圧よりも高い場合には前記内部電源電圧の値を有する前記プルアップ信号が印加され、前記セルプレート電圧が前記セルプレート基準電圧よりも低い場合には前記セルプレート電圧以下の値を有する前記プルアップ信号が印加されることを特徴とする請求項１に記載の半導体メモリ素子の電圧発生装置。
【請求項６】
前記出力駆動手段は、
前記内部電源電圧と出力端との間に接続され、ゲートに前記プルアップ信号が印加されるプルアップ装置と、前記出力端と接値電圧との間に接続され、ゲートに前記プルダウン信号が印加されるプルダウン装置とを備えていることを特徴とする請求項１に記載の半導体メモリ素子の電圧発生装置。
【請求項７】
セルプレート電圧がセルプレート基準電圧よりも高い場合に内部電源電圧の値を有し、前記セルプレート電圧が前記セルプレート基準電圧よりも低い場合に前記セルプレート電圧以下の値を有するプルアップ制御信号、及び前記セルプレート電圧が前記セルプレート基準電圧よりも高い場合に前記セルプレート電圧以上の値を有し、前記セルプレート電圧が前記セルプレート基準電圧よりも低い場合に接地電圧の値を有するプルダウン制御信号を発生させる出力電圧制御手段と、
前記プルアップ制御信号及び前記プルダウン制御信号に応じて安定した前記セルプレート電圧を発生させる出力駆動手段とを備えている半導体メモリ素子の電圧発生装置であって、
前記出力電圧制御手段は、
前記内部電源電圧を分圧して前記セルプレート基準電圧を発生させる電圧分圧手段と、
前記セルプレート基準電圧が印加されてｐ−バイアス電圧及びｎ−バイアス電圧を発生させるバイアス電圧発生手段と、
前記セルプレート基準電圧、前記ｐ−バイアス電圧及び前記ｎ−バイアス電圧が印加されてｐ−ゲート電圧及びｎ−ゲート電圧を発生させるゲート電圧発生手段と、
前記ｐ−バイアス電圧、前記ｎ−バイアス電圧、前記ｐ−ゲート電圧、前記ｎ−ゲート電圧及び前記セルプレート電圧が印加されて前記プルアップ制御信号及び前記プルダウン制御信号を発生させる第１出力電圧制御手段と、
前記ｐ−バイアス電圧、前記ｎ−バイアス電圧、前記プルアップ制御信号及び前記プルダウン制御信号が印加されてプルアップ信号とプルダウン信号を発生させる第２出力電圧制御手段とを備えていることを特徴とする半導体メモリ素子の電圧発生装置。
【請求項８】
前記電圧分圧手段は、
内部電源電圧を分圧して前記出力駆動手段のプルアップ動作のために用いられる第２セルプレート基準電圧及び前記出力駆動手段のプルダウン動作のために用いられる第１セルプレート基準電圧を発生させることを特徴とする請求項７に記載の半導体メモリ素子の電圧発生装置。
【請求項９】
前記バイアス電圧発生手段は、
前記第１セルプレート基準電圧をゲートに印加されソースが前記内部電源電圧に接続された第１トランジスタと、
ソース及びドレインが前記第１トランジスタのドレイン及び前記接地電圧に各々接続されカレントミラー構造を有する第２トランジスタと、
前記内部電源電圧と前記接地電圧との間に直列に接続されカレントミラー構造を有する第３及び第４トランジスタとを備えていることを特徴とする請求項８に記載の半導体メモリ素子の電圧発生装置。
【請求項１０】
前記ゲート電圧発生手段は、
前記内部電源電圧、前記第２セルプレート基準電圧及び前記ｐ−バイアス電圧を用いて前記ｎ−ゲート電圧を発生させるカレントミラー構造の第１及び第２トランジスタと、
前記第１セルプレート基準電圧、前記接地電圧及び前記ｎ−バイアス電圧を用いて前記ｐ−ゲート電圧を発生させるカレントミラー構造の第３及び第４トランジスタとを備えていることを特徴とする請求項８に記載の半導体メモリ素子の電圧発生装置。
【請求項１１】
前記出力駆動手段は、
前記セルプレート電圧が前記第２セルプレート基準電圧よりも高い場合にはターンオフし、前記セルプレート電圧が前記第２セルプレート基準電圧よりも低い場合にはターンオンするプルアップ装置と、
前記セルプレート電圧が第１セルプレート基準電圧よりも高い場合にはターンオンし、前記セルプレート電圧が第１セルプレート基準電圧よりも低い場合にはターンオフするプルダウン装置とを備えていることを特徴とする請求項８に記載の半導体メモリ素子の電圧発生装置。
【請求項１２】
前記バイアス電圧発生手段は、
前記内部電源電圧から一定の電流を流すための前記ｐ−バイアス電圧と、前記接地電圧に一定の電流を流すための前記ｎ−バイアス電圧とを発生させることを特徴とする請求項７に記載の半導体メモリ素子の電圧発生装置。
【請求項１３】
前記ゲート電圧発生装置は、
前記セルプレート基準電圧よりもＮＭＯＳトランジスタのしきい値電圧だけ高い前記ｎ−ゲート電圧と、前記セルプレート基準電圧よりもＰＭＯＳトランジスタのしきい値電圧だけ低い前記ｐ−ゲート電圧とを発生させることを特徴とする請求項７に記載の半導体メモリ素子の電圧発生装置。
【請求項１４】
前記第１出力電圧制御手段は、
前記セルプレート電圧が前記セルプレート基準電圧よりも高い場合には前記内部電源電圧の値を有する前記プルアップ制御信号を出力し、前記セルプレート電圧が前記セルプレート基準電圧よりも低い場合には前記セルプレート電圧以下の値を有する前記プルアップ制御信号を出力する第１制御器と、
前記セルプレート電圧が前記セルプレート基準電圧よりも高い場合には前記セルプレート電圧以上の値を有する前記プルダウン制御信号を出力し、前記セルプレート電圧が前記セルプレート基準電圧よりも低い場合には前記接地電圧の値を有する前記プルダウン制御信号を出力する第２制御器とを備えていることを特徴とする請求項７に記載の半導体メモリ素子の電圧発生装置。
【請求項１５】
前記第１制御器は、前記内部電源電圧、前記ｐ−バイアス電圧、前記ｎ−ゲート電圧及び前記セルプレート電圧を用いて前記プルアップ制御信号を発生させるＰＭＯＳ及びＮＭＯＳトランジスタを備え、
前記第２制御器は、前記ｐ−ゲート電圧、前記ｎ−バイアス電圧、前記セルプレート電圧及び前記接地電圧を用いて前記プルダウン制御信号を発生させるＰＭＯＳ及びＮＭＯＳトランジスタを備えていることを特徴とする請求項１４に記載の半導体メモリ素子の電圧発生装置。
【請求項１６】
第２出力電圧制御手段は、
前記セルプレート電圧が前記セルプレート基準電圧よりも高い場合には前記内部電源電圧の値を有する前記プルアップ信号を出力し、前記セルプレート電圧が前記セルプレート基準電圧よりも低い場合には前記接地電圧の値を有する前記プルアップ信号を出力する第１制御器と、
前記セルプレート電圧が前記セルプレート基準電圧よりも高い場合には前記内部電源電圧の値を有する前記プルダウン信号を出力し、前記セルプレート電圧が前記セルプレート基準電圧よりも低い場合には前記接地電圧の値を有する前記プルダウン信号を出力する第２制御器とを備えていることを特徴とする請求項７に記載の半導体メモリ素子の電圧発生装置。
【請求項１７】
前記第１制御器は、前記プルアップ制御信号、前記ｎ−バイアス電圧、前記内部電源電圧及び前記接地電圧が印加されて第２プルアップ制御信号を発生させるＰＭＯＳ及びＮＭＯＳトランジスタを備え、
前記第２制御器は前記ｐ−バイアス電圧、前記プルダウン制御信号、前記内部電源電圧及び前記接地電圧が印加されて第２プルダウン制御信号を発生させるＰＭＯＳ及びＮＭＯＳトランジスタを備えていることを特徴とする請求項１６に記載の半導体メモリ素子の電圧発生装置。
【請求項１８】
前記出力駆動手段は、
前記セルプレート電圧が前記セルプレート基準電圧よりも低い場合には前記接地電圧の値を有する前記プルアップ信号によってターンオンするプルアップ装置と、
前記セルプレート電圧が前記セルプレート基準電圧よりも高い場合には前記内部電源電圧を有する前記プルダウン信号によってターンオンするプルダウン装置とを備えていることを特徴とする請求項７に記載の半導体メモリ素子の電圧発生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ素子の電圧発生装置に関し、特に、セルプレート電圧発生装置の出力駆動器の駆動能力を向上させて安定したセルプレート電圧を発生させる半導体メモリ素子の電圧発生装置に関する。
【０００２】
【従来の技術】
一般に、ＤＲＡＭにおいてビットラインをプリチャージするためのビットラインプリチャージ電圧Ｖｂｌｐには、セルに供給される高電圧データ信号と低電圧データ信号との中間の電圧値を用いる。該ビットラインプリチャージ電圧ＶｂｌｐはＤＲＡＭセルに供給される電圧の１／２に設定される。かかる理由はイコライザー動作で電力消費を最小化するためである。
【０００３】
セルプレート電圧ＶｃｐはＤＲＡＭセルのキャパシターの基準端子に印加される電圧である。該セルプレート電圧Ｖｃｐはビットラインプリチャージ電圧Ｖｂｌｐと同様にＶｃｃ×１／２に設定される。該セルプレート電圧Ｖｃｐは、ＤＲＡＭセルに供給されるデータ信号の電圧に関係することなく、ＤＲＡＭセルのキャパシターの両端にＶｃｃ×１／２の大きさの電圧として加えられ、ＤＲＡＭセルのキャパシターの信頼性を確保するために用いられる。
【０００４】
図１はセルプレート電圧発生装置の一例を示す回路図である。
かかる回路はビットラインプリチャージ電圧発生装置にも同様に適用される。
図１に示すように、従来のセルプレート電圧発生装置は、電圧分圧器１０、バイアス電圧発生器２０、ゲート電圧発生器３０、出力電圧制御器４０及び出力駆動器５０を備えている。
電圧分圧器１０は、電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列接続された抵抗Ｒ１及び抵抗Ｒ２によって構成されて、電源電圧Ｖｃｃが外部から印加される場合に該電源電圧Ｖｃｃを分圧してセルプレート基準電圧Ｖｃｐ＿ｒｅｆを発生させる。
バイアス電圧発生器２０は、ゲートにセルプレート基準電圧Ｖｃｐ＿ｒｅｆが入力されるＰＭＯＳトランジスタＰ１と、カレントミラー構造を有するＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ１、Ｎ２とからなり、接地電圧Ｖｓｓに一定の電流を流すためのｎ−バイアス電圧Ｎｂｉａｓと内部電源電圧Ｖｃｃから一定の電流を流すためのｐ−バイアス電圧Ｐｂｉａｓとを発生させる。
【０００５】
ゲート電圧発生器３０は、カレントミラー構造を有するＰＭＯＳトランジスタＰ３、Ｐ４及びＮＭＯＳトランジスタＮ３、Ｐ４からなり、セルプレート基準電圧Ｖｃｐ＿ｒｅｆよりもＮＭＯＳトランジスタＮ３のしきい値電圧Ｖｔだけ高いｎ−ゲート電圧Ｎgateとセルプレート基準電圧Ｖｃｐ＿ｒｅｆよりもＰＭＯＳトランジスタＰ４のしきい値電圧Ｖｔだけ低いｐ−ゲート電圧Ｐｇａｔｅを発生させる。
出力電圧制御器４０は、内部電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列に接続され、各々のゲートにｐ−バイアス電圧Ｐbias、ｎ−ゲート電圧Ｎgate、ｐ−ゲート電圧Ｐgate及びｎ−バイアス電圧Ｎbiasが印加されるＰＭＯＳトランジスタＰ５、Ｐ６及びＮＭＯＳトランジスタＮ５、Ｎ６から構成され、プルアップ信号ＰＵとプルダウン信号ＰＤとを発生させる。
出力駆動器５０は、内部電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に接続され、各々のゲートにプルアップ信号ＰＵとプルダウン信号ＰＤとが印加されるＰＭＯＳトランジスタＰ７及びＮＭＯＳトランジスタＮ７からなり、セルプレート電圧Ｖｃｐを発生させる。
【０００６】
ここで、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ４、Ｎ６は、ｎ−バイアス電圧Ｎbiasが印加されて接地電圧Ｖｓｓに些かの誤差範囲で同じ大きさの電流が流れるようにし、ＰＭＯＳトランジスタＰ２、Ｐ３、Ｐ５は、ｐ−バイアス電圧Ｐbiasが印加されて内部電源電圧Ｖｃｃに些かの誤差範囲で同じ大きさの電流が流れるようにする。
【０００７】
また、平衡状態では、ゲート電圧発生器３０のＰＭＯＳトランジスタＰ３、ＮＭＯＳトランジスタＮ３に同じ大きさの電流が流れるようにｎ−ゲート電圧Ｎgateが決められる。
もし、セルプレート電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも高い場合、ＮＭＯＳトランジスタＮ５に流れる電流が減少してプルアップ信号ＰＵの電圧は高くなる。従って、ＰＭＯＳトランジスタＰ７がターンオフする。反対にセルプレート電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも低い場合には、ＮＭＯＳトランジスタＮ５に流れる電流が増加してプルアップ信号ＰＵの電圧が低くなり、ＰＭＯＳトランジスタＰ７がターンオンする。
【０００８】
かかる従来のセルプレート電圧発生装置において、出力端のセルプレート電圧ＶｃｐがＶｃｃ／２付近の領域に設定されると、プルアップ信号ＰＵの電圧が内部電源電圧ＶｃｃとＶｃｃ／２の電圧との間を変動し、プルダウン信号ＰＤの電圧がＶｃｃ／２と接地電圧との間を変動する。
【０００９】
かかる状況で、内部電源電圧Ｖｃｃが低くなると、セルプレート電圧Ｖｃｐがしきい値電圧Ｖｔに比べて低くなる。従って、ＰＭＯＳトランジスタＰ７が十分にターンオンできない問題が発生する。かかる問題は、ＮＭＯＳトランジスタＮ７においても同様に生じる。但し、通常ＰＭＯＳトランジスタのしきい値電圧がＮＭＯＳトランジスタのしきい値電圧に比べて相対的に高く、同一サイズにおける電流駆動能力はＰＭＯＳトランジスタの方が低いので、通常はプルアップ装置（device；デバイス）であるＰＭＯＳトランジスタＰ７において、この問題が先ず発生する。
【００１０】
図２は図１に示した各電圧に関する計算結果のグラフを示した図であり、図３は図１に示した出力ノードにおけるセルプレート電圧Ｖｃｐの出力端子における電流波形を示した図であり、０．１３μｍデザインルールで温度０℃における電源電圧が１．５Ｖの場合におけるセルプレート電圧Ｖｃｐの電流駆動能力に関するシミュレーション結果を示した図である。図２、３において横軸は、セルプレート電圧Ｖｃｐである。
【００１１】
一般的にセルプレート電圧Ｖｃｐは、待機状態で出力端の電圧変化がない場合、１．５Ｖの１／２である０．７５Ｖを保持するものと予想される。しかしながら、セルプレート電圧Ｖｃｐで消費する電流が＋４ｍＡ程度となる場合には、図３に示すように、セルプレート電圧Ｖｃｐは約０．３Ｖまで減少するということがわかる。
結果的にプルアップ信号ＰＵの電圧が内部電源電圧ＶｃｃとＶｃｃ／２の電位との間を変動し、プルダウン信号ＰＤの電圧がＶｃｃ／２と接地電圧との間を変動する状況で内部電源電圧が低くなるとセルプレート電圧Ｖｃｐも低くなる。しかしながら、トランジスタのしきい値電圧Ｖｔはセルプレート電圧Ｖｃｐに比例して低くできず、セルプレート電圧Ｖｃｐがトランジスタのしきい値電圧Ｖｔよりも低い場合にはセルプレート電圧発生器の出力駆動機を十分に駆動できなくなる。
【００１２】
【発明が解決しようとする課題】
本発明は、上記した従来技術の問題点を解決するためのものであり、セルプレート電圧発生装置の出力駆動器のゲート信号を電源電圧と接地電圧との間で変動するように調整し、前記出力駆動器の駆動能力を向上させることによって、安定的なセルプレート電圧を確保することができる半導体メモリ素子の電圧発生装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体メモリ素子の電圧発生装置は、セルプレート電圧がセルプレート基準電圧よりも高い場合に内部電源電圧の値を有し、前記セルプレート電圧が前記セルプレート基準電圧よりも低い場合に前記セルプレート電圧以下の値を有するプルアップ信号、及びプルダウン動作を制御するためのプルダウン信号を発生させる出力電圧制御手段と、前記プルアップ信号及び前記プルダウン信号に応じて安定した前記セルプレート電圧を発生させる出力駆動手段とを備えている半導体メモリ素子の電圧発生装置であって、前記出力電圧制御手段は、前記内部電源電圧を分圧して前記セルプレート基準電圧を発生させる電圧分圧手段と、前記セルプレート基準電圧が印加されてｐ−バイアス電圧及びｎ−バイアス電圧を発生させるバイアス電圧発生手段と、前記セルプレート基準電圧、前記ｐ−バイアス電圧及び前記ｎ−バイアス電圧が与えられてｐ−ゲート電圧及びｎ−ゲート電圧を発生させるゲート電圧発生手段と、前記セルプレート基準電圧、前記ｐ−バイアス電圧、前記ｎ−バイアス電圧及び前記セルプレート電圧が印加されて前記プルアップ信号を発生させるプルアップ制御手段と、前記ｐ−バイアス電圧、前記ｎ−バイアス電圧、前記ｐ−ゲート電圧、前記ｎ−ゲート電圧及び前記セルプレート電圧が印加されて、前記プルダウン信号を発生させるプルダウン制御手段とを備えていることを特徴とする。
【００１４】
また、本発明に係る別の態様の半導体メモリ素子の電圧発生装置は、セルプレート電圧がセルプレート基準電圧よりも高い場合に内部電源電圧の値を有し、前記セルプレート電圧が前記セルプレート基準電圧よりも低い場合に前記セルプレート電圧以下の値を有するプルアップ制御信号、及び前記セルプレート電圧が前記セルプレート基準電圧よりも高い場合に前記セルプレート電圧以上の値を有し、前記セルプレート電圧が前記セルプレート基準電圧よりも低いと接地電圧の値を有するプルダウン制御信号を発生させる出力電圧制御手段と、前記プルアップ制御信号及び前記プルダウン制御信号に応じて安定した前記セルプレート電圧を発生させる出力駆動手段とを備えている半導体メモリ素子の電圧発生装置であって、前記出力電圧制御手段は、前記内部電源電圧を分圧して前記セルプレート基準電圧を発生させる電圧分圧手段と、前記セルプレート基準電圧が印加されてｐ−バイアス電圧及びｎ−バイアス電圧を発生させるバイアス電圧発生手段と、前記セルプレート基準電圧、前記ｐ−バイアス電圧及び前記ｎ−バイアス電圧が印加されてｐ−ゲート電圧及びｎ−ゲート電圧を発生させるゲート電圧発生手段と、前記ｐ−バイアス電圧、前記ｎ−バイアス電圧、前記ｐ−ゲート電圧、前記ｎ−ゲート電圧及び前記セルプレート電圧が印加されて前記プルアップ制御信号及び前記プルダウン制御信号を発生させる第１出力電圧制御手段と、前記ｐ−バイアス電圧、前記ｎ−バイアス電圧、前記プルアップ制御信号及び前記プルダウン制御信号が印加されてプルアップ信号とプルダウン信号を発生させる第２出力電圧制御手段とを備えていることを特徴とする。
【００１５】
【発明の実施の形態】
以下、添付の図面を参照して本発明を更に詳細に説明する。
【００１６】
先ず、図４は本発明の好ましい第１の実施の形態に係るセルプレート電圧発生装置を示す回路図であって、本実施の形態に係るセルプレート電圧発生装置は、電圧分圧器１１０、バイアス電圧発生器１２０、ゲート電圧発生器１３０、プルアップ制御器１４０、プルダウン制御器１５０及び出力駆動器１６０を備えている。
ここで、電圧分圧器１１０は、内部電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列に接続された抵抗Ｒ３、Ｒ４を備え、セルプレート基準電圧Ｖｃｐ＿ｒｅｆを発生させる。
【００１７】
この時、内部電源電圧Ｖｃｃが外部から印加される場合には外部から印加された内部電源電圧Ｖｃｃを分圧してセルプレート基準電圧Ｖｃｐ＿ｒｅｆを発生させるが、内部電源電圧Ｖｃｃを内部で生成する場合には他の基準電圧発生装置を介してかかるセルプレート基準電圧Ｖｃｐ＿ｒｅｆを発生させることもできる。バイアス電圧発生器１２０は、内部電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列に接続されたＰＭＯＳトランジスタＰ１１及びＮＭＯＳトランジスタＮ１１と、内部電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列に接続されたＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジスタＮ１２とを備えている。
【００１８】
ここで、ＰＭＯＳトランジスタＰ１１は、ゲートにセルプレート基準電圧Ｖｃｐ＿ｒｅｆが印加され、ソースが内部電源電圧Ｖｃｃに接続されている。ＮＭＯＳトランジスタＮ１１は、ゲートが自身のドレインに接続され、ソースが接地電圧Ｖｓｓに接続され、ドレインがＰＭＯＳトランジスタＰ１１のドレインに接続されている。ＰＭＯＳトランジスタＰ１２は、ゲートが自身のドレインに接続され、ソースが内部電源電圧Ｖｃｃに接続されている。ＮＭＯＳトランジスタＮ１２は、ＮＭＯＳトランジスタＮ１１とカレントミラー構成で接続されてゲートにｎ−バイアス電圧Ｎbiasが印加され、ドレインがＰＭＯＳトランジスタＰ１２のドレインに接続され、ソースが接地電圧Ｖｓｓに接続されている。
【００１９】
かかるバイアス電圧発生器１２０は、接地電圧Ｖｓｓに一定の電流を流すためのｎ−バイアス電圧Ｎbiasと、内部電源電圧Ｖｃｃから一定の電流を流すためのｐ−バイアス電圧Ｐbiasとを発生させる。
【００２０】
ゲート電圧発生器１３０は、内部電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列に順次接続されたＰＭＯＳトランジスタＰ１３、ＮＭＯＳトランジスタＮ１３、ＰＭＯＳトランジスタＰ１４及びＮＭＯＳトランジスタＮ１４を備えている。ここでＰＭＯＳトランジスタＰ１３は、ＰＭＯＳトランジスタＰ１２とカレントミラー構成で接続されてゲートにｐ−バイアス電圧Ｐbiasが印加され、ソースが内部電源電圧Ｖｃｃに接続されている。ＮＭＯＳトランジスタＮ１３は、ゲートが自身のドレインに接続され、ドレインがＰＭＯＳトランジスタＰ１３のドレインに接続され、ソースがノードＳＮ１１に接続されている。ＰＭＯＳトランジスタＰ１４は、ゲートが自身のドレインに接続され、ソースがノードＳＮ１１に接続されている。ＮＭＯＳトランジスタＮ１４は、ＮＭＯＳトランジスタＮ１１及びＮ１２とカレントミラー構成で接続されてゲートにｎ−バイアス電圧Ｎbiasが印加され、ソースが接地電圧Ｖｓｓに接続され、ドレインがＰＭＯＳトランジスタＰ１４のドレインに接続されている。
【００２１】
かかるゲート電圧発生器１３０は、セルプレート基準電圧Ｖｃｐ＿ｒｅｆよりＮＭＯＳトランジスタＮ１３のしきい値電圧Ｖｔだけ高いｎ−ゲート電圧Ｎgateと、セルプレート基準電圧Ｖｃｐ＿ｒｅｆよりもＰＭＯＳトランジスタＮ１４のしきい値電圧Ｖｔだけ低いｐ−ゲート電圧Ｐgateとを発生させる。
プルアップ制御器１４０は、内部電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列に接続されたＰＭＯＳトランジスタＰ１５及びＮＭＯＳトランジスタＮ１５、Ｎ１６と、内部電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に接続されたＰＭＯＳトランジスタＰ１６及びＮＭＯＳトランジスタＮ１７、Ｎ１８とを備えている。ここでＰＭＯＳトランジスタＰ１５は、ＰＭＯＳトランジスタＰ１２、Ｐ１３とカレントミラー構成で接続されて、ゲートにｐ−バイアス電圧Ｐbiasが印加され、ソースが内部電源電圧Ｖｃｃに接続され、ドレインがノードＳＮ１２に接続されている。
【００２２】
ＮＭＯＳトランジスタＮ１５は、ゲートにセルプレート基準電圧Ｖｃｐ＿ｒｅｆが印加され、ドレインがノードＳＮ１２に接続され、ソースがノードＳＮ１３に接続されている。ＮＭＯＳトランジスタＮ１６は、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１４とカレントミラー構成で接続されて、ゲートにｎ−バイアス電圧Ｎbiasが印加され、ドレインがノードＳＮ１３に接続され、ソースが接地電圧Ｖｓｓに接続されている。ＰＭＯＳトランジスタＰ１６は、ＰＭＯＳトランジスタＰ１２、Ｐ１３、Ｐ１５とカレントミラー構成で接続され、ゲートにｐ−バイアス電圧Ｐbiasが印加され、ソースが内部電源電圧Ｖｃｃに接続されている。ＮＭＯＳトランジスタＮ１７は、ゲートにノードＳＮ１５の電圧が印加され、ドレインがＰＭＯＳトランジスタＰ１６のドレインに接続され、ソースがノードＳＮ１４に接続されている。ＮＭＯＳトランジスタＮ１８は、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１４、Ｎ１６とカレントミラー構成で接続されて、ゲートにｎ−バイアス電圧Ｎbiasが印加され、ドレインがノードＳＮ１４に接続され、ソースが接地電圧Ｖｓｓに接続されている。また、ＮＭＯＳトランジスタＮ１５及びＮ１７のソースは接続されている。
【００２３】
かかるプルアップ制御器１４０は、セルプレート電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも高い場合、内部電源電圧Ｖｃｃの値を有するプルアップ信号ＰＵを出力し、セルプレート電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも低い場合、セルプレート電圧Ｖｃｐ以下の値（殆ど接地電圧Ｖｓｓに近い電圧値）を有するプルアップ信号ＰＵを出力する。
上記のようにプルアップ信号ＰＵを、内部電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間で変動させることによって、セルプレート電圧発生装置の出力駆動器１６０の駆動能力を大きく向上させることができる。
【００２４】
プルダウン制御器１５０は、内部電源電圧Ｖｃｃと出力ノードＳＮ１５との間に直列に接続されたＰＭＯＳトランジスタＰ１７及びＮＭＯＳトランジスタＮ１９と、ノードＳＮ１５と接地電圧Ｖｓｓとの間に直列に接続されたＰＭＯＳトランジスタＰ１８及びＮＭＯＳトランジスタＮ２０とを備えている。ここでＰＭＯＳトランジスタＰ１７は、ＰＭＯＳトランジスタＰ１２、Ｐ１３、Ｐ１５、Ｐ１６とカレントミラー構成で接続されて、ゲートにｐ−バイアス電圧Ｐbiasが印加され、ソースが内部電源電圧Ｖｃｃに接続されている。
【００２５】
ＮＭＯＳトランジスタＮ１９は、ＮＭＯＳトランジスタＮ１３とカレントミラー構成で接続されて、ゲートにｎ−ゲート電圧Ｎgateが印加され、ドレインがＰＭＯＳトランジスタＰ１７のドレインに接続され、ソースがノードＳＮ１５に接続されている。ＰＭＯＳトランジスタＰ１８は、ＰＭＯＳトランジスタＰ１４とカレントミラー構成で接続されて、ゲートにｐ−ゲート電圧Ｐgateが印加され、ソースがノードＳＮ１５に接続され、ドレインがプルダウン制御器１５０の出力ノードＳＮ１６に接続されている。ＮＭＯＳトランジスタＮ２０は、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１４、Ｎ１６、Ｎ１８とカレントミラー構成で接続されて、ゲートにｎ−バイアス電圧Ｎbiasが印加され、ドレインがノードＳＮ１６に接続され、ソースが接地電圧Ｖｓｓに接続されている。
【００２６】
かかるプルダウン制御器１５０は、出力駆動器１６０のプルダウン動作を制御するためにプルダウン信号ＰＤを発生させる。
出力駆動器１６０は、内部電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列に接続されたＰＭＯＳトランジスタＰ１９及びＮＭＯＳトランジスタＮ２１を備えている。ここでＰＭＯＳトランジスタＰ１９は、ゲートにプルアップＰＵが印加され、ソースが内部電源電圧Ｖｃｃに接続され、ドレインが出力ノードＳＮ１７に接続されている。ＮＭＯＳトランジスタＮ２１は、ゲートにプルダウン信号ＰＤが印加され、ドレインが出力ノードＳＮ１７に接続され、ソースが接地電圧Ｖｓｓに接続されている。
前記出力駆動器１６０は、ＰＭＯＳトランジスタＰ１９及びＮＭＯＳトランジスタＮ２１のゲートに、それぞれプルアップ信号ＰＵ及びプルダウン信号ＰＤが印加されて安定したセルプレート電圧Ｖｃｐを発生させる。
【００２７】
以下、本発明の好ましい第１の実施の形態に係るセルプレート電圧発生装置の動作をより詳しく説明する。
【００２８】
まず、セルプレート電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも高い場合には、ノードＳＮ１４の電圧はノードＳＮ１３の電圧よりも高く（ＮＭＯＳトランジスタＮ１７を介して多くの電流が流れ込む）、セルプレート電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも低い場合には、ノードＳＮ１４の電圧はノードＳＮ１３の電圧よりも低い（ＮＭＯＳトランジスタＮ１７を介して少ない電流が流れ込む）。
【００２９】
かかるＮＭＯＳトランジスタＮ１５、Ｎ１７を介して流れる電流は、これらのゲート電圧とノードＳＮ１３及びノードＳＮ１４の電圧との間で近似的にＩｄｓ＝ｇｍ・（Ｖｇｓ−Ｖｔ）の関係を有する。ここでＩｄｓはトランジスタに流れる電流、ｇｍは比例定数、Ｖｇｓはゲートとソース間の電位差（即ち、ＮＭＯＳトランジスタＮ１５の場合にはセルプレート基準電圧Ｖｃｐ＿ｒｅｆラインとノードＳＮ１３との間の電位差、又はＮＭＯＳトランジスタＮ１７の場合にはセルプレート電圧ＶｃｐラインとノードＳＮ１４との間の電位差）、Ｖｔはトランジスタのしきい値電圧を意味する。
【００３０】
上記したＩｄｓ＝ｇｍ・（Ｖｇｓ−Ｖｔ）によって、セルプレート電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも高い場合には、ノードＳＮ１４の電圧がノードＳＮ１３の電圧よりも高くなり、ＮＭＯＳトランジスタＮ１５がターンオフして、プルアップ信号ＰＵが内部電源電圧Ｖｃｃになり、ＰＭＯＳトランジスタＰ１９はターンオフする。
セルプレート電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも低い場合には、ノードＳＮ１４の電圧がノードＳＮ１３の電圧よりも低くなる。従って、ＮＭＯＳトランジスタＮ１５には、セルプレート電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆと同じ場合に比べて更に多くの電流が流れることになる。ここで、セルプレート基準電圧Ｖｃｐ＿ｒｅｆは近似的にセルプレート電圧Ｖｃｐよりも低い電圧を保持する。この場合、プルアップ信号ＰＵはセルプレート電圧Ｖｃｐ以下の電圧（接地電圧Ｖｓｓに近い電圧）を保持するのでＰＭＯＳトランジスタＮ１９はターンオンする。
【００３１】
従って、本発明の第１の実施の形態によれば、プルアップ信号ＰＵがセルプレート電圧ＶｃｐによってＰＭＯＳトランジスタＰ１９をターンオンさせる従来のものに比べて、セルプレート電圧Ｖｃｐ以下の電圧（殆どＶｓｓで電圧に近い電圧）によってＰＭＯＳトランジスタＰ１９を十分にターンオンさせることができ、従来のものに比べて更に高い駆動能力が得られる。
図５は図４に示した各電圧に関する計算結果のグラフを示した図であり、図６は図４に示したセルプレート電圧Ｖｃｐの出力ノードＳＮ１７における電流波形のグラフを示した図である。図５、６において横軸は、セルプレート電圧Ｖｃｐである。
図６を見れば、セルプレート電圧Ｖｃｐが消費する電流が４ｍＡ程度に大きくなった場合にもセルプレート電圧Ｖｃｐが０．７Ｖ以下に減少していないことが分かる。
【００３２】
図７は本発明の好ましい第２の実施の形態に係るセルプレート電圧発生装置を示す回路図であり、本実施の形態に係るセルプレート電圧発生装置は電圧分圧器２１０、バイアス電圧発生器２２０、ゲート電圧発生器２３０、第１出力電圧制御器２４０、第２出力電圧制御器２５０及び出力駆動器２６０を備えている。
ここで、電圧分圧器２１０、バイアス電圧発生器２２０及びゲート電圧発生器２３０の構成及び動作は、図４に基づいて説明した第１の実施の形態に係るセルプレート電圧発生装置の電圧分圧器１１０、バイアス電圧発生器１２０及びゲート電圧発生器１３０と同様であるのでここでの詳細な説明は省略する。
【００３３】
第１出力電圧制御器２４０は、内部電源電圧Ｖｃｃ、ｐ−バイアス電圧Ｐbias及びｎ−ゲート電圧Ｎgateが入力されてプルアップ制御信号ＡＡ１を発生させる制御器２４１と、接地電圧Ｖss、ｎ−バイアス電圧Ｎbias及びｐ−ゲート電圧Ｐgateが入力されてプルダウン制御信号ＢＢ１を発生させる制御器２４２とを備えている。
制御器２４１において、ＰＭＯＳトランジスタＰ２５はＰＭＯＳトランジスタＰ２２、Ｐ２３とカレントミラー構成で接続されて、ゲートにｐ−バイアス電圧Ｐbiasが印加されて、ソースが内部電源電圧Ｖｃｃに接続され、ドレインが出力ノードＳＮ２３に接続されている。
【００３４】
かかる制御器２４１は、セルプレート電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも高い場合には内部電源電圧Ｖｃｃの値を有するプルアップ制御信号ＡＡ１を出力し、セルプレート電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも低い場合にはセルプレート電圧Ｖｃｐ以下の値を有するプルアップ制御信号ＡＡ１を出力する。
制御器２４２は、セルプレート電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも高い場合にはセルプレート電圧Ｖｃｐ以上（即ち、内部電源電圧Ｖｃｃ）の値を有するプルダウン制御信号ＢＢ１を出力し、セルプレート電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも低い場合にはセルプレート電圧Ｖｃｐ以下の電圧（即ち、接地電圧Ｖｓｓ）のプルダウン制御信号ＢＢ１を出力する。
【００３５】
出力電圧制御器２５０は、内部電源電圧Ｖｃｃ、接地電圧Ｖｓｓ、プルアップ制御信号ＡＡ１及びｎ−バイアス電圧Ｎbiasが入力されてプルアップ信号ＰＵを発生する制御器２５１と、内部電源電圧Ｖｃｃ、接地電圧Ｖｓｓ、プルダウン制御信号ＢＢ１及びｐ−バイアス電圧Ｐbiasが入力されてプルダウン信号ＰＤを発生する制御器２５２とを備えている。
【００３６】
制御器２５１において、ＰＭＯＳトランジスタＰ２７はゲートにプルアップ制御信号ＡＡ１が印加され、ソースが内部電源電圧Ｖｃｃに接続され、ドレインが出力ノードＳＮ２４に接続されている。ＮＭＯＳトランジスタＮ２８は、ＮＭＯＳトランジスタＮ２２、Ｎ２３、Ｎ２５、Ｎ２７とカレントミラー構成で接続されて、ゲートにｎ−バイアス電圧Ｎbiasが印加され、ソースが接地電圧Ｖｓｓに接続され、ドレインが出力ノーＳＮ２４に接続されている。インバータＩＶ１は、制御器２５１の出力信号ＡＡを反転させてプルアップ信号ＰＵを出力する。
制御器２５２において、ＰＭＯＳトランジスタＰ２８は、ＰＭＯＳトランジスタＰ２２、Ｐ２３とカレントミラー構成で接続されて、ゲートにｐ−バイアス電圧Ｐbiasが印加され、ソースが内部電源電圧Ｖｃｃに接続され、ドレインが出力ノードＳＮ２５に接続されている。ＮＭＯＳトランジスタＮ２９は、ゲートに出力ノードＳＮ２３のプルダウン制御信号ＢＢ１が印加され、ソースが接地電圧Ｖｓｓに接続され、ドレインが出力ノードＳＮ２５に接続されている。インバータＩＶ２は、制御器２５２の出力信号ＢＢを反転させてプルダウン信号ＰＤを出力する。
【００３７】
かかる制御器２５１において、制御器２４１から出力されたプルアップ制御信号ＡＡ１がｐ−バイアス電圧Ｐbiasと同じ電圧の場合にはＰＭＯＳトランジスタＰ２７、Ｐ２８に同じ大きさの電流が流れ、制御器２４１から出力されたプルアップ制御信号ＡＡ１がｐ−バイアス電圧Ｐbiasよりも高い場合にはＰＭＯＳトランジスタＰ２７の電流駆動能力が低下して、出力信号ＡＡは接地電圧Ｖｓｓに近い電圧になる。制御器２４１から出力されたプルアップ制御信号ＡＡ１がｐ−バイアス電圧Ｐbiasよりも低い場合にはＰＭＯＳトランジスタＰ２７の電流駆動能力が向上して、出力信号ＡＡは内部電源電圧Ｖｃｃに近い電圧になる。
【００３８】
要約すると、制御器２５１から出力された出力信号ＡＡは、セルプレート電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも低い場合には内部電源電圧Ｖｃｃのレベルになり、インバータＩＶ１を経た後に接地電圧Ｖｓｓのレベルになる。これによって出力駆動器２６０のプルアップ装置であるＰＭＯＳトランジスタＰ２９は十分にターンオンする。
【００３９】
以下、本発明の好ましい第２の実施の形態に係るセルプレート電圧発生装置の動作を説明する。
まず、ＰＭＯＳトランジスタＰ２３、Ｐ２５は、同じｐ−バイアス電圧Ｐbiasがゲートに印加されるカレントミラー構成で接続されていることによって近似的に同じ大きさの電流が流れる。
ＮＭＯＳトランジスタＮ２４、Ｎ２６も同じｎ−ゲート電圧Ｎgateがゲートに印加されるカレントミラー構成で接続されていることによって近似的に同じ大きさの電流が流れる。即ち、Ｉｄｓ＝ｇｍ・（Ｖｇｓ−Ｖｔ）の関係が成立する。ここで、Ｉｄｓはトランジスタに流れる電流、ｇｍは比例定数、Ｖｇｓはゲートとソースとの間の電位差、Ｖｔはトランジスタのしきい値電圧である。
【００４０】
上記した式Ｉｄｓ＝ｇｍ・（Ｖｇｓ−Ｖｔ）によって、ＮＭＯＳトランジスタＮ２４に流れる電流は、ｎ−ゲート電圧Ｎgateとセルプレート基準電圧Ｖｃｐ＿ｒｅｆとの差（Ｎgate−Ｖｃｐ＿ｒｅｆ）に比例し、ＮＭＯＳトランジスタＮ２６に流れる電流は、ｎ−ゲート電圧Ｎgateとセルプレート電圧Ｖｃｐとの差（Ｎgate−Ｖｃｐ）に比例する。
このとき、プルアップ制御信号ＡＡ１の電圧は、ｎ−ゲート電圧Ｎgateがほぼしきい値電圧Ｖｔを保持するために、セルプレート電圧Ｖｃｐの電圧変化に対して敏感に動作する。
【００４１】
例えば、セルプレート電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも高い場合にはＮＭＯＳトランジスタＮ２６はターンオフし、プルアップ制御信号ＡＡ１の電圧は内部電源電圧Ｖｃｃと等しくなる。反対にセルプレート電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも低い場合にはＮＭＯＳトランジスタＮ２６が十分にターンオンし、プルアップ制御信号ＡＡ１の電圧はセルプレート電圧Ｖｃｐと等しくなる。
【００４２】
次に、制御器２５１の出力信号ＡＡの電圧はＰＭＯＳトランジスタＰ２７及びＮＭＯＳトランジスタＮ２８の駆動能力によって決まり、ＰＭＯＳトランジスタＰ２７の駆動能力はプルアップ制御信号ＡＡ１の電圧によって決まる。
即ち、セルプレート電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも高い場合、ＮＭＯＳトランジスタＮ２６がターンオフし、プルアップ制御信号ＡＡ１の電圧は内部電源電圧Ｖｃｃと等しくなる。又、ＰＭＯＳトランジスタＰ２７がターンオフし、ＮＭＯＳトランジスタＮ２８がターンオンして、制御器２５１の出力ＡＡの電圧は低電圧となる。プルアップ信号ＰＵの電圧は内部電源電圧Ｖｃｃと等しくなり、ＰＭＯＳトランジスタＰ２９はターンオフする。
【００４３】
反対にセルプレート電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも低い場合には、ＮＭＯＳトランジスタＮ２６が十分にターンオンし、プルアップ制御信号ＡＡ１の電圧はセルプレート電圧Ｖｃｐと等しくなる。
また、ＰＭＯＳトランジスタＰ２７がターンオンし、ＮＭＯＳトランジスタＮ２８のゲート電圧であるｎ−バイアス電圧Ｎbiasは一定に保持される。従って、ＮＭＯＳトランジスタＮ２８がターンオンして、一定の少量の電流が流れ、制御器２５１の出力信号ＡＡの電圧は高電圧となる。よって、プルアップ信号ＰＵは接地電圧Ｖｓｓとなり、ＰＭＯＳトランジスタＰ２９は十分にターンオンする。
【００４４】
次に、ＮＭＯＳトランジスタＮ２５、Ｎ２７は、同じｎ−バイアス電圧Ｎbiasがゲートに印加されるカレントミラー構成で接続されていることによって、近似的に同じ大きさの電流が流れる。ＰＭＯＳトランジスタＰ２４、Ｐ２６は同じｐ−バイアス電圧Ｐbiasがゲートに印加されるカレントミラー構成で接続されていることによって、近似的に同じ大きさの電流が流れる。即ち、Ｉｄｓ＝ｇｍ・（Ｖｇｓ−Ｖｔ）の関係が成立する。ここで、Ｉｄｓはトランジスタに流れる電流、ｇｍは比例定数、Ｖｇｓはゲートとソースとの間の電位差、Ｖｔはトランジスタのしきい値電圧である。
【００４５】
更に詳細に説明すると、ＰＭＯＳトランジスタＰ２４に流れる電流はセルプレート基準電圧Ｖｃｐ＿ｒｅｆとｐ−ゲート電圧との差（Ｖｃｐ＿ｒｅｆ−Ｐgate）に比例し、ＰＭＯＳトランジスタＰ２６に流れる電流はセルプレート電圧ＶｃｐｐとＰ−ゲート電圧との差（Ｖｃｐ−Ｐgate）に比例する。
このときプルダウン制御信号ＢＢ１は、ｐ−ゲート電圧Ｐgateが殆どしきい値電圧Ｖｔの値を保持することからセルプレート電圧Ｖｃｐの電圧変化に対して敏感に動作する。
【００４６】
例えば、セルプレート電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも高い場合には、ＰＭＯＳトランジスタＰ２６は十分にターンオンして、プルダウン制御信号ＢＢ１の電圧はセルプレート電圧Ｖｃｐの値と等しくなる。セルプレート電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも低い場合には、ＰＭＯＳトランジスタＰ２６はターンオフして、プルダウン制御信号ＢＢ１の電圧は接地電圧Ｖｓｓの値と等しくなる。
【００４７】
次に制御器２５２の出力信号ＢＢの電圧はＰＭＯＳトランジスタＰ２８及びＮＭＯＳトランジスタＮ２９の駆動能力によって決められる。ＰＭＯＳトランジスタＰ２８のゲート電圧であるｐ−バイアス電圧Ｐbiasは一定に保持され、ＮＭＯＳトランジスタＮ２９では一定の少量の電流が流れる。ＮＭＯＳトランジスタＮ２９の駆動能力はプルダウン制御信号ＢＢ１の電圧によって決められる。
【００４８】
即ち、セルプレート電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも高い場合には、ＰＭＯＳトランジスタＰ２６が十分にターンオンして、プルダウン制御信号ＢＢ１の電圧はセルプレート電圧Ｖｃｐの値と等しくなる。これによってＰＭＯＳトランジスタＰ２８はターンオンして微少電流が流れ、ＮＭＯＳトランジスタＮ２９は十分にターンオンして、制御器２５２の出力信号ＢＢの電圧は低電圧となる。その結果、プルダウンＰＤの電圧は内部電源電圧Ｖｃｃと等しくなり、ＮＭＯＳトランジスタＮ３０は十分にターンオンする。
【００４９】
反対にセルプレート電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも低い場合には、ＰＭＯＳトランジスタＰ２６は十分にターンオフして、プルダウン制御信号ＢＢ１の電圧は接地電圧Ｖｓｓの値と等しくなる。これによってＰＭＯＳトランジスタＰ２８はターンオンして微少電流が流れ、ＮＭＯＳトランジスタＮ２９は十分にターンオフして、制御器２５２の出力信号ＢＢの電圧は高電圧となる。プルダウンＰＤの電圧は接地電圧Ｖｃｃと等しくなり、ＮＭＯＳトランジスタＮ３０はターンオフする。
【００５０】
図８は図７に示した各電圧に関する計算結果を示すグラフであり、図９は図７に示したセルプレート電圧Ｖｃｐの出力ノードＳＮ２６における電流波形を示すグラフである。図８、９において、横軸はセルプレート電圧Ｖｃｐである。
図９を見れば、プルアップ及びプルダウン装置が十分にターンオンして０．０５Ｖの電圧差においても±１２ｍＡ以上の電圧駆動能力が確保でき、即ち、セルプレート電圧Ｖｃｐが殆ど低下せずに＋１２ｍＡ以上の電流を流すことができ、出力ノードＳＮ２６から安定的なセルプレート電圧Ｖｃｐを出力可能であることが分かる。
【００５１】
図１０は本発明の第３の実施の形態に係るセルプレート電圧発生装置を示す回路図であって、本実施の形態に係るセルプレート電圧発生装置は、電圧分圧器３１０、バイアス電圧発生器３２０、ゲート電圧発生器３３０、第１出力電圧制御器３４０、第２出力電圧制御器３５０及び出力駆動器３６０を備えている。
ここで、第１出力電圧制御器３４０、第２出力電圧制御器３５０及び出力駆動器３６０の構成及びその機能は、上記の第２の実施の形態に係るセルプレート電圧発生装置における第１出力電圧制御器２４０、第２出力電圧制御器２５０及び出力駆動器２６０と同様であるのでここでの詳細な説明は省略する。
【００５２】
前記電圧分圧器３１０は内部電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列に接続された抵抗Ｒ７、Ｒ８、Ｒ９を備えており、第１及び第２セルプレート基準電圧Ｖｃｐ＿ｒｅｆ１、Ｖｃｐ＿ｒｅｆ２を発生させる。ここで、第１セルプレート基準電圧Ｖｃｐ＿ｒｅｆ１はプルダウン装置であるＮＭＯＳトランジスタＮ３９を駆動するのに用いられ、第２セルプレート基準電圧Ｖｃｐ＿ｒｅｆ２はプルアップ装置であるＰＭＯＳトランジスタＰ３９の駆動に用いられる。
【００５３】
バイアス電圧発生器３２０は、内部電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列に接続されたＰＭＯＳトランジスタＰ３１及びＮＭＯＳトランジスタＮ３１と、内部電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列に接続されたＰＭＯＳトランジスタＰ３２及びＮＭＯＳトランジスタＮ３２とを備えている。
ここで、ＰＭＯＳトランジスタＰ３１は、ゲートにセルプレート基準電圧Ｖｃｐ＿ｒｅｆ１が印加され、ソースが内部電源電圧Ｖｃｃに接続されている。ＮＭＯＳトランジスタＮ３１は、ゲートが自身のドレインに接続され、ソースが接地電圧Ｖｓｓに接続され、ドレインがＰＭＯＳトランジスタＰ３１のドレインに接続されている。ＰＭＯＳトランジスタＰ３２は、ソースが内部電源電圧Ｖｃｃに接続され、ゲートが自身のドレインに接続されている。ＮＭＯＳトランジスタＮ３２は、ＮＭＯＳトランジスタＮ３１とカレントミラー構成で接続されて、ゲートにｎ−バイアス電圧Ｎbiasが印加され、ドレインがＰＭＯＳトランジスタＰ３２のドレインに接続され、ソースが接地電圧Ｖｓｓに接続されている。
【００５４】
かかるバイアス電圧発生器３２０は、接地電圧Ｖｓｓに一定の電流が流れるように、ｎ−バイアス電圧Ｎbiasと内部電源電圧Ｖｃｃとから一定の電流を流すためのｐ−バイアスＰbiasを発生させる。
【００５５】
次に、ゲート電圧発生器３３０は、内部電源電圧Ｖｃｃとノード３２との間に直列に接続されたＰＭＯＳトランジスタＰ３３及びＮＭＯＳトランジスタＮ３３と、ノードＳＮ３１と接地電圧Ｖｓｓとの間に直列に接続されたＰＭＯＳトランジスタＰ３４及びＮＭＯＳトランジスタＮ３４とを備えている。
【００５６】
ここで、ＰＭＯＳトランジスタＰ３３は、ＰＭＯＳトランジスタＰ３２とカレントミラー構成で接続されて、ゲートにｐ−バイアス電圧Ｐbiasが印加され、ソースが内部電源電圧Ｖｃｃに接続されている。ＮＭＯＳトランジスタＮ３３は、ゲートが自身のドレインに接続され、ドレインがＰＭＯＳトランジスタＰ３３のドレインに接続され、ソースがノードＳＮ３１に接続されている。ＰＭＯＳトランジスタＰ３４は、ゲートが自身のドレインに接続され、ソースがノードＳＮ３２に接続されている。ＮＭＯＳトランジスタＮ３４は、ＮＭＯＳトランジスタＮ３１及びＮ３２とカレントミラー構成で接続されて、ゲートにｎ−バイアス電圧Ｎbiasが印加されて、ソースが接地電圧Ｖｓｓに接続され、ドレインがＰＭＯＳトランジスタＰ１４のドレインに接続されている。
【００５７】
以下、本発明の好ましい第３の実施の形態に係るセルプレート電圧発生装置の動作をより詳細に説明する。
図１０に示すようにセルプレート電圧発生装置は、電流が過剰に消費されることを防止するために、セルプレート電圧発生装置が動作しない領域ではプルダウン装置であるＮＭＯＳトランジスタＮ３９とプルアップ装置であるＰＭＯＳトランジスタＰ３９とが動作しないようにする。
【００５８】
従って、セルプレート電圧Ｖｃｐの電圧領域は、内部電源電圧Ｖｃｃから第１セルプレート基準電圧Ｖｃｐ＿ｒｅｆ１までの第１領域（即ち、セルプレート電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆ１以上の領域）、第１セルプレート基準電圧Ｖｃｐ＿ｒｅｆ１からそれよりも低い第２セルプレート基準電圧Ｖｃｐ＿ｒｅｆ２までの第２領域（即ち、セルプレート電圧Ｖｃｐが第２セルプレート基準電圧Ｖｃｐ＿ｒｅｆ２以上第１セルプレート基準電圧Ｖｃｐ＿ｒｅｆ１未満の領域）及びセルプレート電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆ２未満の第３領域に分けられる。
【００５９】
第１領域ではプルアップ装置のＰＭＯＳトランジスタＰ３９がターンオフし、プルダウン装置のＮＭＯＳトランジスタＮ３９がターンオンする。
第２領域ではプルアップ装置のＰＭＯＳトランジスタＮ３９がターンオフし、プルダウン装置のＮＭＯＳトランジスタＮ３９がターンオフする。
第３領域ではプルアップ装置のＰＭＯＳトランジスタＰ３９がターンオンし、プルダウン装置のＮＭＯＳトランジスタＮ３９がターンオフする。
【００６０】
即ち、セルプレート電圧Ｖｃｐが第２セルプレート基準電圧Ｖｃｐ＿ｒｅｆ２よりも高い場合にはプルアップ装置のＰＭＯＳトランジスタＰ３９がターンオフし、セルプレート電圧Ｖｃｐが第２セルプレート基準電圧Ｖｃｐ＿ｒｅｆ２よりも低い場合にはプルアップ装置のＰＭＯＳトランジスタＰ３９がターンオンする。
【００６１】
なお、セルプレート電圧Ｖｃｐが第１セルプレート基準電圧Ｖｃｐ＿ｒｅｆ１よりも高い場合にはプルダウン装置のＮＭＯＳトランジスタＮ３９がターンオンし、セルプレート電圧Ｖｃｐが第１セルプレート基準電圧Ｖｃｐ＿ｒｅｆ１よりも低い場合にはプルダウン装置のＮＭＯＳトランジスタＮ３９がターンオフする。
【００６２】
従って、セルプレート電圧発生装置が動作しない領域ではプルダウン装置のＮＭＯＳトランジスタＮ３９とプルアップ装置のＰＭＯＳトランジスタＰ３９とが動作しないため、電流の過剰消費を防止できる。
【００６３】
図１１は図１０に示した各電圧に関する計算結果を示すグラフであり、図１２は図１０に示したセルプレート電圧Ｖｃｐ（又はビットラインプリチャージ電圧Ｖｂｌｐ）の出力ノードＳＮ４０における電流波形を示すグラフである。図１１、１２において、横軸はセルプレート電圧Ｖｃｐである。
図１２を見れば、プルアップ及びプルダウン装置が十分にターンオンして０．０５Ｖの電圧差においても±１２ｍＡ以上の電流駆動能力を確保でき、即ち、セルプレート電圧Ｖｃｐが殆ど低下せずに＋１２ｍＡ以上の電流を流すことができると同時に、動作しない領域における電流消費を減らすことができることが分かる。
【００６４】
以上、本発明の好ましい各実施の形態について説明したが、本発明は上記した実施の形態に限定されるものではなく、本発明の技術思想の範囲内において種々の変形又は変更が可能である。
【００６５】
【発明の効果】
以上において説明したように、本発明によれば、出力駆動器のゲート信号を内部電源電圧と接地電圧との間で変動するように調整できることから、電流駆動能力を向上させることができる。
これによって安定したセルプレート電圧又はビットラインプリチャージ電圧を提供できる。
【００６６】
また、従来と同じ回路面積で電流駆動能力を向上させることができる利点をも有する。
また、内部電源電圧が低い場合にも安定的な動作確保が可能であり、セルプレート電圧Ｖｃｐ、ビットラインプリチャージ電圧ＶｂｌｐなどのＶｃｃ／２の電圧を生成する装置において電圧変化を最小化することが可能であり、ノイズが少ない回路を製作する場合にも適用可能である。
【図面の簡単な説明】
【図１】  従来のセルプレート電圧Ｖｃｐ発生装置の回路図である。
【図２】  図１に示した各電圧に関する計算結果を示すグラフである。
【図３】  図１に示したセルプレート電圧Ｖｃｐの出力ノードにおける電流波形を示すグラフである。
【図４】  本発明の好ましい第１の実施の形態に係るセルプレート電圧Ｖｃｐ発生装置の回路図である。
【図５】  図４に示した各電圧に関する計算結果を示すグラフである。
【図６】  図４に示したセルプレート電圧Ｖｃｐの出力ノードにおける電流波形を示すグラフである。
【図７】  本発明の好ましい第２の実施の形態に係るセルプレート電圧Ｖｃｐ発生装置の回路図である。
【図８】  図７に示した各電圧に関する計算結果を示すグラフである。
【図９】  図７に示したセルプレート電圧Ｖｃｐの出力ノードにおける電流波形を示すグラフである。
【図１０】  本発明の好ましい第３の実施の形態に係るセルプレート電圧Ｖｃｐ発生装置の回路図である。
【図１１】  図１０に示した各電圧に関する計算結果を示すグラフである。
【図１２】  図１０に示したセルプレート電圧Ｖｃｐの出力ノードにおける電流波形を示すグラフである。
【符号の説明】
１０、１１０、２１０、３１０  電圧分圧器
２０、１２０、２２０、３２０  バイアス電圧発生器
３０、１３０、２３０、３３０  ゲート電圧発生器
１４０  プルアップ制御器
１５０  プルダウン制御器
４０、２４０、２５０、３４０、３５０  出力電圧制御器
５０、１６０、２６０、３６０  出力駆動器
【図１】
0004200276.tif 000002
【図２】
0004200276.tif 000003
【図３】
0004200276.tif 000004
【図４】
0004200276.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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