(57)【特許請求の範囲】
【請求項１】
（Ａ）信号検出回路と、
（Ｂ）複数のメモリユニットブロック、
から成り、
各メモリユニットブロックは、
（Ｂ−１）選択用トランジスタと、
（Ｂ−２）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個（但し、Ｎ≧２）のメモリユニットと、
（Ｂ−３）Ｍ×Ｎ本のプレート線、
から成り、
各メモリユニットブロックのＮ個のメモリユニットは、絶縁層を介して積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットブロックの各メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は、該メモリユニットブロックの選択用トランジスタを介して、信号検出回路に接続されており、
各メモリユニットブロックの第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、該メモリユニットブロックの第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されている強誘電体型不揮発性半導体メモリであって、
前記信号検出回路は、各メモリユニットブロックのメモリユニットにおける共通の第１の電極の電位変化を検出し、該検出結果をビット線に電流又は電圧として伝達することを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項２】
（Ａ）ビット線と、
（Ｂ）書込用トランジスタと、
（Ｃ）読出用トランジスタと、
（Ｄ）検出用トランジスタと、
（Ｅ）複数のメモリユニットブロック、
から成り、
各メモリユニットブロックは、
（Ｅ−１）選択用トランジスタと、
（Ｅ−２）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個（但し、Ｎ≧２）のメモリユニットと、
（Ｅ−３）Ｍ×Ｎ本のプレート線、
から成り、
各メモリユニットブロックのＮ個のメモリユニットは、絶縁層を介して積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットブロックの各メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は、該メモリユニットブロックの選択用トランジスタ、及び、書込用トランジスタを介して、ビット線に接続されており、
各メモリユニットブロックの第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、該メモリユニットブロックの第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されており、
検出用トランジスタの一端は所定の電位を有する配線に接続され、他端は読出用トランジスタを介してビット線に接続されており、
メモリユニットブロックのメモリセルへのデータの書き込み時、
（１）  書込用トランジスタ、及び、
（２）  該メモリユニットブロックの選択用トランジスタ、
が導通状態とされ、
（３）  読出用トランジスタ、及び、
（４）  該メモリユニットブロック以外のメモリユニットブロックの選択用トランジスタ、
が非導通状態とされ、
メモリユニットブロックのメモリセルに記憶されたデータの読み出し時、
（１）  書込用トランジスタ、及び、
（２）  該メモリユニットブロック以外のメモリユニットブロックの選択用トランジスタ、
が非導通状態とされ、
（３）  読出用トランジスタ、及び、
（４）  該メモリユニットブロックの選択用トランジスタ、
が導通状態とされ、該メモリユニットブロックの該メモリセルに記憶されたデータに基づき共通の第１の電極に生じた電位により、検出用トランジスタの動作が制御されることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項３】
（Ａ）信号検出回路と、
（Ｂ）複数のメモリユニットブロック、
から成り、
各メモリユニットブロックは、
（Ｂ−１）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、
（Ｂ−２）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
（Ｂ−３）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットブロックの各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
各メモリユニットブロックの第ｎ番目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおける共通の第１の電極は、該メモリユニットブロックの第ｎ番目の選択用トランジスタを介して、信号検出回路に接続されており、
各メモリユニットブロックの第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、該メモリユニットブロックのメモリユニット間で共通とされた第ｍ番目のプレート線に接続されている強誘電体型不揮発性半導体メモリであって、
前記信号検出回路は、各メモリユニットブロックの第ｎ番目のメモリユニットにおける共通の第１の電極の電位変化を検出し、該検出結果をビット線に電流又は電圧として伝達することを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項４】
（Ａ）ビット線と、
（Ｂ）書込用トランジスタと、
（Ｃ）読出用トランジスタと、
（Ｄ）検出用トランジスタと、
（Ｅ）複数のメモリユニットブロック、
から成り、
各メモリユニットブロックは、
（Ｅ−１）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、
（Ｅ−２）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
（Ｅ−３）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットブロックの各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
各メモリユニットブロックの第ｎ番目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおける共通の第１の電極は、該メモリユニットブロックの第ｎ番目の選択用トランジスタ、及び、書込用トランジスタを介して、ビット線に接続されており、
各メモリユニットブロックの第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、該メモリユニットブロックのメモリユニット間で共通とされた第ｍ番目のプレート線に接続されており、
検出用トランジスタの一端は所定の電位を有する配線に接続され、他端は読出用トランジスタを介してビット線に接続されており、
メモリユニットブロックの第ｎ番目のメモリユニットのメモリセルへのデータの書き込み時、
（１）  書込用トランジスタ、及び、
（２）  該メモリユニットブロックの第ｎ番目の選択用トランジスタ、
が導通状態とされ、
（３）  読出用トランジスタ、
（４）  該メモリユニットブロックの第ｎ番目の選択用トランジスタ以外の選択用トランジスタ、及び、
（５）  該メモリユニットブロック以外のメモリユニットブロックの選択用トランジスタ、
が非導通状態とされ、
メモリユニットブロックの第ｎ番目のメモリユニットのメモリセルに記憶されたデータの読み出し時、
（１）  書込用トランジスタ、
（２）  該メモリユニットブロックの第ｎ番目の選択用トランジスタ以外の選択用トランジスタ、及び、
（３）  該メモリユニットブロック以外のメモリユニットブロックの選択用トランジスタ、
が非導通状態とされ、
（４）  読出用トランジスタ、及び、
（５）  該メモリユニットブロックの第ｎ番目の選択用トランジスタ、
が導通状態とされ、該メモリユニットブロックの第ｎ番目のメモリユニットの該メモリセルに記憶されたデータに基づき共通の第１の電極に生じた電位により、検出用トランジスタの動作が制御されることを特徴とする強誘電体型不揮発性半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、所謂ゲインセルタイプの強誘電体型不揮発性半導体メモリに関する。
【０００２】
【従来の技術】
近年、大容量の強誘電体型不揮発性半導体メモリに関する研究が盛んに行われている。強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと略称する場合がある）は、高速アクセスが可能で、しかも、不揮発性であり、また、小型で低消費電力であり、更には、衝撃にも強く、例えば、ファイルのストレージやレジューム機能を有する各種電子機器、例えば、携帯用コンピュータや携帯電話、ゲーム機の主記憶装置としての利用、あるいは、音声や映像を記録するための記録メディアとしての利用が期待されている。
【０００３】
この不揮発性メモリは、強誘電体薄膜の高速分極反転とその残留分極を利用し、メモリセル（キャパシタ部）における強誘電体層の蓄積電荷量の変化を検出する方式の、高速書き換えが可能な不揮発性メモリであり、基本的には、メモリセル（キャパシタ部）と選択用トランジスタ（スイッチング用トランジスタ）とから構成されている。メモリセルは、例えば、下部電極、上部電極、及び、これらの電極間に挟まれた強誘電体層から構成されている。この不揮発性メモリにおけるデータの書き込みや読み出しは、図２８に示す強誘電体のＰ−Ｅヒステリシスループを応用して行われる。即ち、強誘電体層に外部電界を加えた後、外部電界を除いたとき、強誘電体層は自発分極を示す。そして、強誘電体層の残留分極は、プラス方向の外部電界が印加されたとき＋Ｐr、マイナス方向の外部電界が印加されたとき−Ｐrとなる。ここで、残留分極が＋Ｐrの状態（図２８の「Ｄ」参照）の場合を「０」とし、残留分極が−Ｐrの状態（図２８の「Ａ」参照）の場合を「１」とする。
【０００４】
「１」あるいは「０」の状態を判別するために、強誘電体層に例えばプラス方向の外部電界を印加する。これによって、強誘電体層の分極は図２８の「Ｃ」の状態となる。このとき、データが「０」であれば、強誘電体層の分極状態は、「Ｄ」から「Ｃ」の状態に変化する。一方、データが「１」であれば、強誘電体層の分極状態は、「Ａ」から「Ｂ」を経由して「Ｃ」の状態に変化する。データが「０」の場合には、強誘電体層の分極反転は生じない。一方、データが「１」の場合には、強誘電体層に分極反転が生じる。その結果、メモリセルの蓄積電荷量に差が生じる。選択された不揮発性メモリの選択用トランジスタをオンにすることで、この蓄積電荷を信号電流として検出する。データの読み出し後、外部電界を０にすると、データが「０」のときでも「１」のときでも、強誘電体層の分極状態は図２８の「Ｄ」の状態となってしまう。即ち、読み出し時、データ「１」は、一旦、破壊されてしまう。それ故、データが「１」の場合、マイナス方向の外部電界を印加して、「Ｄ」、「Ｅ」という経路で「Ａ」の状態とし、データ「１」を再度書き込む。
【０００５】
現在主流となっている不揮発性メモリの構造及びその動作は、米国特許第４８７３６６４号において、Ｓ．Ｓｈｅｆｆｉｌｅｄらが提案したものである。この不揮発性メモリは、図２９に回路図を示すように、２つの不揮発性メモリセルから構成されている。尚、図２９において、１つの不揮発性メモリを点線で囲った。各不揮発性メモリセルは、例えば、選択用トランジスタＴＲ11，ＴＲ12、メモリセルＭＣ11，ＭＣ12から構成されている。
【０００６】
尚、２桁、例えば添字「１１」は、本来、添字「１，１」と表示すべき添字であるが、表示の簡素化のため、２桁の添字で表示する。３桁の添字も同様である。また、添字「Ｍ」を、例えば複数のメモリセルやプレート線を総括的に表示する場合に使用し、添字「ｍ」を、例えば複数のメモリセルやプレート線を個々に表示する場合に使用し、添字「Ｎ」を、例えば選択用トランジスタやメモリユニットを総括的に表示する場合に使用し、添字「ｎ」を、例えば選択用トランジスタやメモリユニットを個々に表示する場合に使用する。
【０００７】
そして、それぞれの不揮発性メモリセルに相補的なデータを書き込むことにより、１ビットを記憶する。図２９において、符号「ＷＬ」はワード線を示し、符号「ＢＬ」はビット線を示し、符号「ＰＬ」はプレート線を意味する。１つの不揮発性メモリに着目すると、ワード線ＷＬ1は、ワード線デコーダ／ドライバＷＤに接続されている。また、ビット線ＢＬ1，ＢＬ2は、センスアンプＳＡに接続されている。更には、プレート線ＰＬ1は、プレート線デコーダ／ドライバＰＤに接続されている。
【０００８】
このような構造を有する不揮発性メモリにおいて、記憶されたデータを読み出す場合、ワード線ＷＬ1を選択し、更には、プレート線ＰＬ1を駆動すると、相補的なデータが、対となったメモリセルＭＣ11，ＭＣ12から選択用トランジスタＴＲ11，ＴＲ12を介して対となったビット線ＢＬ1，ＢＬ2に電圧（ビット線電位）として現れる。かかる対となったビット線ＢＬ1，ＢＬ2の電圧（ビット線電位）を、センスアンプＳＡで検出する。
【０００９】
１つの不揮発性メモリは、ワード線ＷＬ1、及び、対となったビット線ＢＬ1，ＢＬ2によって囲まれた領域を占めている。従って、仮に、ワード線及びビット線が最短ピッチで配置されるとすると、１つの不揮発性メモリの最小面積は、加工最小寸法をＦとしたとき、８Ｆ2である。従って、このような構造を有する不揮発性メモリの最小面積は８Ｆ2である。
【００１０】
このような構造の不揮発性メモリを大容量化しようとした場合、その実現は加工寸法の微細化に依存するしかない。また、１つの不揮発性メモリを構成するために２つの選択用トランジスタ及び２つのメモリセルが必要とされる。更には、ワード線と同じピッチでプレート線を配設する必要がある。それ故、不揮発性メモリを最小ピッチで配置することは殆ど不可能であり、現実には、１つの不揮発性メモリの占める面積は、８Ｆ2よりも大幅に増加してしまう。
【００１１】
しかも、不揮発性メモリと同等のピッチで、ワード線デコーダ／ドライバＷＤ及びプレート線デコーダ／ドライバＰＤを配設する必要がある。言い換えれば、１つのロー・アドレスを選択するために２つのデコーダ／ドライバが必要とされる。従って、周辺回路のレイアウトが困難となり、しかも、周辺回路の占有面積も大きなものとなる。
【００１２】
不揮発性メモリの面積を縮小する手段の１つが、特開平９−１２１０３２号公報から公知である。図３０に等価回路を示すように、この特許公開公報に開示された不揮発性メモリは、メモリセルＭＣ1M（例えば、Ｍ＝４）と、これらのメモリセルＭＣ1Mの一端が並列に接続された選択用トランジスタＴＲ1と、かかる複数のメモリセルＭＣ1Mと対となった複数のメモリセルＭＣ2Mと、これらのメモリセルＭＣ2Mの一端が並列に接続された選択用トランジスタＴＲ2から構成されている。選択用トランジスタＴＲ1，ＴＲ2の他端は、それぞれ、ビット線ＢＬ1，ＢＬ2に接続されている。対となったビット線ＢＬ1，ＢＬ2は、センスアンプＳＡに接続されている。また、メモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・・・Ｍ）の他端はプレート線ＰＬmに接続されており、プレート線ＰＬmはプレート線デコーダ／ドライバＰＤに接続されている。更には、ワード線ＷＬは、ワード線デコーダ／ドライバＷＤに接続されている。
【００１３】
そして、対となったメモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・・・Ｍ）に相補的なデータが記憶される。例えば、メモリセルＭＣ1m，ＭＣ2m（ここで、ｍは１，２，３，４のいずれか）に記憶されたデータを読み出す場合、ワード線ＷＬを選択し、プレート線ＰＬj（ｊ≠ｍ）には（１／２）Ｖccの電圧を印加した状態で、プレート線ＰＬmを駆動する。ここで、Ｖccは、例えば、電源電圧である。これによって、相補的なデータが、対となったメモリセルＭＣ1m，ＭＣ2mから選択用トランジスタＴＲ1，ＴＲ2を介して対となったビット線ＢＬ1，ＢＬ2に電圧（ビット線電位）として現れる。そして、かかる対となったビット線ＢＬ1，ＢＬ2の電圧（ビット線電位）を、センスアンプＳＡで検出する。
【００１４】
対となった不揮発性メモリにおける一対の選択用トランジスタＴＲ1及びＴＲ2は、ワード線ＷＬ、及び、対となったビット線ＢＬ1，ＢＬ2によって囲まれた領域を占めている。従って、仮に、ワード線及びビット線が最短ピッチで配置されるとすると、対となった不揮発性メモリにおける一対の選択用トランジスタＴＲ1及びＴＲ2の最小面積は、８Ｆ2である。しかしながら、一対の選択用トランジスタＴＲ1，ＴＲ2を、Ｍ組の対となったメモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・・・Ｍ）で共有するが故に、１ビット当たりの選択用トランジスタＴＲ1，ＴＲ2の数が少なくて済み、また、ワード線ＷＬの配置も緩やかなので、不揮発性メモリの縮小化を図り易い。しかも、周辺回路についても、１本のワード線デコーダ／ドライバＷＤとＭ本のプレート線デコーダ／ドライバＰＤでＭビットを選択することができる。従って、このような構成を採用することで、セル面積が８Ｆ2に近いレイアウトを実現可能であり、ＤＲＡＭ並のチップサイズを実現することができる。
【００１５】
【発明が解決しようとする課題】
ところで、これらの構造を有する不揮発性メモリに対して微細化を進めた場合、メモリセルの面積を小さくせざるを得ない。しかも、強誘電体層において分極に基づきデータを記憶するので、ＤＲＡＭにおける絶縁膜のように、強誘電体層の膜厚を薄くしても、強誘電体層における蓄積電荷量が増加せず、蓄積電荷量は、メモリセルの面積に比例して少なくなっていく。
【００１６】
例えば、２５６Ｍビットの不揮発性メモリを実現する場合、メモリセルの面積は０．１μｍ2程度となる。このとき、蓄積電荷量は１０ｆＣ程度となり、ビット線容量を２００ｆＦとした場合、５０ｍＶ程度のセンス信号量（読み出し動作時にビット線に現れる電位）しか得ることができない。このようなセンス信号量では、センスマージンが不十分であり、更に不揮発性メモリに対して微細化を進めた場合、ついには不揮発性メモリに記憶されたデータの読み出しができなくなってしまう。
【００１７】
また、プレート線ＰＬmを駆動して、ビット線ＢＬ1，ＢＬ2から信号を読み出すとき、非選択メモリセルＭＣjもビット線ＢＬ1，ＢＬ2に接続されるため、ビット線ＢＬ1，ＢＬ2には、非選択メモリセルＭＣjの容量が駆動負荷として追加されてしまう。ビット線ＢＬ1，ＢＬ2のそれぞれには、通常、数十の不揮発性メモリが選択用トランジスタを介して接続されており、その配線容量と接合容量は相当大きな負荷容量となっている。従って、この負荷容量に、更に、複数の非選択メモリセルの容量が追加されることになり、不揮発性メモリの駆動が著しく困難となる。更に、非選択メモリセルＭＣjには分極劣化方向に電圧が加わるケースが生じ、この場合、分極量が減少することも、不揮発性メモリの駆動が著しく困難となる一因となる。
【００１８】
このような問題を解決するためには、ビット線ＢＬ1，ＢＬ2を細かく分割して、ビット線ＢＬ1，ＢＬ2に接続された不揮発性メモリの数を減らし、非選択メモリセルＭＣj以外の負荷容量を少なくするしかない。しかしながら、このような方策ではセンスアンプの数が増加してしまう。センスアンプは、フリップフロップやバスへの接続用トランジスタ等、多数の構成要素から成るため、センスアンプの占有面積が増大するといった問題が生じる。
【００１９】
ＤＲＡＭにおけるセンス信号量の減少に対処する方策の１つに、ゲインセルと呼ばれる増幅型のメモリセルがある（例えば、特開昭６２−６７８６１号公報、特開平１−２５５２６９号公報参照）。等価回路図を図３１の（Ａ）に示すゲインセルは、書込用トランジスタＴＲWと、読出用トランジスタＴＲRと、検出用トランジスタＴＲDと、キャパシタ部Ｃから構成されている。ゲインセルへのデータの書き込み時、書込用トランジスタＴＲWをオン状態とし、キャパシタ部Ｃに電荷を蓄積させる。ゲインセルからのデータの読み出し時、読出用トランジスタＴＲRをオン状態とする。一方、検出用トランジスタＴＲDは、キャパシタ部Ｃに記憶されたデータに依存して、オン状態あるいはオフ状態となる。
【００２０】
このような構成のゲインセルを従来の米国特許第４８７３６６４号に開示された不揮発性メモリに適用した場合の等価回路図を、図３１の（Ｂ）に示す。このようなゲインセルタイプの不揮発性メモリセルは、書込用トランジスタＴＲW、読出用トランジスタＴＲR、検出用トランジスタＴＲD、及び、メモリセルＭＣから構成することができる。書込用トランジスタＴＲWの一方のソース／ドレイン領域はビット線ＢＬに接続され、他方のソース／ドレイン領域はメモリセルＭＣの下部電極に接続されている。検出用トランジスタＴＲDの一端は所定の電位Ｖccを有する配線（例えば、不純物層から構成された電源線）に接続され、他端は読出用トランジスタＴＲRを介してビット線ＢＬに接続されている。更には、メモリセルＭＣの下部電極は、検出用トランジスタＴＲDのゲート電極に接続されている。
【００２１】
このような構成の不揮発性メモリセルにおいては、データの読み出し時、プレート線ＰＬにパルス電圧を印加し、メモリセルＭＣにおける分極反転の有無に起因した蓄積電荷量に依存して、ディプレッション型のＮＭＯＳＦＥＴから構成された検出用トランジスタＴＲDの動作状態が制御される。即ち、ビット線ＢＬを０ボルトにイコライズした後、読出用トランジスタＴＲRをオン状態とすると、電源Ｖccから検出用トランジスタＴＲD及び読出用トランジスタＴＲRを介して電流が流れ、ビット線ＢＬに電位が現れるが、かかるビット線ＢＬ上の電位は、不揮発性メモリセルに記憶されたデータに依存する。これによって、メモリセルＭＣに記憶されたデータが「１」であるか「０」であるかを知ることができる。即ち、メモリセルＭＣにおける小さな蓄積電荷に基づき、大きなビット線負荷を駆動することができる。
【００２２】
しかしながら、このような構成の不揮発性メモリにおいては、１つの不揮発性メモリセル当たり、３つのトランジスタが必要とされ、１ビット当たりのセル面積が大幅に増加し、ビット当たりのコストが増加するという問題がある。
【００２３】
また、データの読み出し時、プレート線ＰＬにパルス電圧を印加した際、メモリセルを構成する、プレート線ＰＬに接続された上部電極と、検出用トランジスタＴＲDのゲート電極に接続された下部電極との間に十分な電位差が生じないと、メモリセルＭＣに分極反転が生じない。然るに、データの読み出し時、検出用トランジスタＴＲDのゲート電極に接続された下部電極は浮遊状態であり、その負荷容量は検出用トランジスタＴＲDのゲート容量分程度しかない。従って、プレート線ＰＬにパルス電圧を印加した際、上部電極と下部電極とのカップリングにより、下部電極の電位が大きく上昇してしまい、上部電極と下部電極との間に十分なる電界が形成されず、強誘電体層に分極反転が生じないといった問題がある。逆に、このようなカップリングによる下部電極の電位上昇を抑制するためには、下部電極にメモリセルＭＣの数倍程度の負荷容量を追加する必要があり、そのためには、別途、キャパシタを追加しなければならなくなる。しかしながら、これでは、セル面積が大幅に増加してしまう。
【００２４】
従って、本発明の目的は、１ビット当たりの面積が縮小することができ、しかも、記憶されたデータを確実に読み出すことができる、即ち、十分なセンス信号量を得ることを可能にする、所謂ゲインセルタイプの強誘電体型不揮発性半導体メモリを提供することにある。
【００２５】
【課題を解決するための手段】
上記の目的を達成するための本発明の第１の態様に係るゲインセルタイプの強誘電体型不揮発性半導体メモリは、
（Ａ）信号検出回路と、
（Ｂ）複数のメモリユニットブロック、
から成り、
各メモリユニットブロックは、
（Ｂ−１）選択用トランジスタと、
（Ｂ−２）Ｍ個（但し、Ｍ≧２）のメモリセルから構成されたメモリユニットと、
（Ｂ−３）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットブロックのメモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は、該メモリユニットブロックの選択用トランジスタを介して、信号検出回路に接続されており、
各メモリユニットブロックのメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、該メモリユニットブロックの第ｍ番目のプレート線に接続されている強誘電体型不揮発性半導体メモリであって、
前記信号検出回路は、各メモリユニットブロックのメモリユニットにおける共通の第１の電極の電位変化を検出し、該検出結果をビット線に電流又は電圧として伝達することを特徴とする。
【００２６】
上記の目的を達成するための本発明の第２の態様に係るゲインセルタイプの強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、
（Ｂ）書込用トランジスタと、
（Ｃ）読出用トランジスタと、
（Ｄ）検出用トランジスタと、
（Ｅ）複数のメモリユニットブロック、
から成り、
各メモリユニットブロックは、
（Ｅ−１）選択用トランジスタと、
（Ｅ−２）Ｍ個（但し、Ｍ≧２）のメモリセルから構成されたメモリユニットと、
（Ｅ−３）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットブロックのメモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は、該メモリユニットブロックの選択用トランジスタ、及び、書込用トランジスタを介して、ビット線に接続されており、各メモリユニットブロックのメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、該メモリユニットブロックの第ｍ番目のプレート線に接続されており、
検出用トランジスタの一端は所定の電位を有する配線に接続され、他端は読出用トランジスタを介してビット線に接続されており、
メモリユニットブロックのメモリセルへのデータの書き込み時、
▲１▼  書込用トランジスタ、及び、
▲２▼  該メモリユニットブロックの選択用トランジスタ、
が導通状態とされ、
▲３▼  読出用トランジスタ、及び、
▲４▼  該メモリユニットブロック以外のメモリユニットブロックの選択用トランジスタ、
が非導通状態とされ、
メモリユニットブロックのメモリセルに記憶されたデータの読み出し時、
▲１▼  書込用トランジスタ、及び、
▲２▼  該メモリユニットブロック以外のメモリユニットブロックの選択用トランジスタ、
が非導通状態とされ、
▲３▼  読出用トランジスタ、及び、
▲４▼  該メモリユニットブロックの選択用トランジスタ、
が導通状態とされ、該メモリユニットブロックの該メモリセルに記憶されたデータに基づき共通の第１の電極に生じた電位により、検出用トランジスタの動作が制御されることを特徴とする。
【００２７】
上記の目的を達成するための本発明の第３の態様に係るゲインセルタイプの強誘電体型不揮発性半導体メモリは、
（Ａ）信号検出回路と、
（Ｂ）複数のメモリユニットブロック、
から成り、
各メモリユニットブロックは、
（Ｂ−１）選択用トランジスタと、
（Ｂ−２）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個（但し、Ｎ≧２）のメモリユニットと、
（Ｂ−３）Ｍ×Ｎ本のプレート線、
から成り、
各メモリユニットブロックのＮ個のメモリユニットは、絶縁層を介して積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットブロックの各メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は、該メモリユニットブロックの選択用トランジスタを介して、信号検出回路に接続されており、
各メモリユニットブロックの第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、該メモリユニットブロックの第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されている強誘電体型不揮発性半導体メモリであって、
前記信号検出回路は、各メモリユニットブロックのメモリユニットにおける共通の第１の電極の電位変化を検出し、該検出結果をビット線に電流又は電圧として伝達することを特徴とする。
【００２８】
上記の目的を達成するための本発明の第４の態様に係るゲインセルタイプの強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、
（Ｂ）書込用トランジスタと、
（Ｃ）読出用トランジスタと、
（Ｄ）検出用トランジスタと、
（Ｅ）複数のメモリユニットブロック、
から成り、
各メモリユニットブロックは、
（Ｅ−１）選択用トランジスタと、
（Ｅ−２）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個（但し、Ｎ≧２）のメモリユニットと、
（Ｅ−３）Ｍ×Ｎ本のプレート線、
から成り、
各メモリユニットブロックのＮ個のメモリユニットは、絶縁層を介して積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットブロックの各メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は、該メモリユニットブロックの選択用トランジスタ、及び、書込用トランジスタを介して、ビット線に接続されており、
各メモリユニットブロックの第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、該メモリユニットブロックの第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されており、
検出用トランジスタの一端は所定の電位を有する配線に接続され、他端は読出用トランジスタを介してビット線に接続されており、
メモリユニットブロックのメモリセルへのデータの書き込み時、
▲１▼  書込用トランジスタ、及び、
▲２▼  該メモリユニットブロックの選択用トランジスタ、
が導通状態とされ、
▲３▼  読出用トランジスタ、及び、
▲４▼  該メモリユニットブロック以外のメモリユニットブロックの選択用トランジスタ、
が非導通状態とされ、
メモリユニットブロックのメモリセルに記憶されたデータの読み出し時、
▲１▼  書込用トランジスタ、及び、
▲２▼  該メモリユニットブロック以外のメモリユニットブロックの選択用トランジスタ、
が非導通状態とされ、
▲３▼  読出用トランジスタ、及び、
▲４▼  該メモリユニットブロックの選択用トランジスタ、
が導通状態とされ、該メモリユニットブロックの該メモリセルに記憶されたデータに基づき共通の第１の電極に生じた電位により、検出用トランジスタの動作が制御されることを特徴とする。
【００２９】
上記の目的を達成するための本発明の第５の態様に係るゲインセルタイプの強誘電体型不揮発性半導体メモリは、
（Ａ）信号検出回路と、
（Ｂ）複数のメモリユニットブロック、
から成り、
各メモリユニットブロックは、
（Ｂ−１）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、
（Ｂ−２）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
（Ｂ−３）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットブロックの各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
各メモリユニットブロックの第ｎ番目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおける共通の第１の電極は、該メモリユニットブロックの第ｎ番目の選択用トランジスタを介して、信号検出回路に接続されており、
各メモリユニットブロックの第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、該メモリユニットブロックのメモリユニット間で共通とされた第ｍ番目のプレート線に接続されている強誘電体型不揮発性半導体メモリであって、
前記信号検出回路は、各メモリユニットブロックの第ｎ番目のメモリユニットにおける共通の第１の電極の電位変化を検出し、該検出結果をビット線に電流又は電圧として伝達することを特徴とする。
【００３０】
上記の目的を達成するための本発明の第６の態様に係るゲインセルタイプの強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、
（Ｂ）書込用トランジスタと、
（Ｃ）読出用トランジスタと、
（Ｄ）検出用トランジスタと、
（Ｅ）複数のメモリユニットブロック、
から成り、
各メモリユニットブロックは、
（Ｅ−１）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、
（Ｅ−２）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
（Ｅ−３）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットブロックの各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
各メモリユニットブロックの第ｎ番目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおける共通の第１の電極は、該メモリユニットブロックの第ｎ番目の選択用トランジスタ、及び、書込用トランジスタを介して、ビット線に接続されており、
各メモリユニットブロックの第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、該メモリユニットブロックのメモリユニット間で共通とされた第ｍ番目のプレート線に接続されており、
検出用トランジスタの一端は所定の電位を有する配線に接続され、他端は読出用トランジスタを介してビット線に接続されており、
メモリユニットブロックの第ｎ番目のメモリユニットのメモリセルへのデータの書き込み時、
▲１▼  書込用トランジスタ、及び、
▲２▼  該メモリユニットブロックの第ｎ番目の選択用トランジスタ、
が導通状態とされ、
▲３▼  読出用トランジスタ、
▲４▼  該メモリユニットブロックの第ｎ番目の選択用トランジスタ以外の選択用トランジスタ、及び、
▲５▼  該メモリユニットブロック以外のメモリユニットブロックの選択用トランジスタ、
が非導通状態とされ、
メモリユニットブロックの第ｎ番目のメモリユニットのメモリセルに記憶されたデータの読み出し時、
▲１▼  書込用トランジスタ、
▲２▼  該メモリユニットブロックの第ｎ番目の選択用トランジスタ以外の選択用トランジスタ、及び、
▲３▼  該メモリユニットブロック以外のメモリユニットブロックの選択用トランジスタ、
が非導通状態とされ、
▲４▼  読出用トランジスタ、及び、
▲５▼  該メモリユニットブロックの第ｎ番目の選択用トランジスタ、
が導通状態とされ、該メモリユニットブロックの第ｎ番目のメモリユニットの該メモリセルに記憶されたデータに基づき共通の第１の電極に生じた電位により、検出用トランジスタの動作が制御されることを特徴とする。
【００３１】
上記の目的を達成するための本発明の第７の態様に係るゲインセルタイプの強誘電体型不揮発性半導体メモリは、
（Ａ）Ｎ個（但し、Ｎ≧２）の信号検出回路と、
（Ｂ）複数のメモリユニットブロック、
から成り、
各メモリユニットブロックは、
（Ｂ−１）Ｎ個の選択用トランジスタと、
（Ｂ−２）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
（Ｂ−３）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットブロックの各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
各メモリユニットブロックの第ｎ番目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおける共通の第１の電極は、該メモリユニットブロックの第ｎ番目の選択用トランジスタを介して、第ｎ番目の信号検出回路に接続されており、
各メモリユニットブロックの第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、該メモリユニットブロックのメモリユニット間で共通とされた第ｍ番目のプレート線に接続されている強誘電体型不揮発性半導体メモリであって、
第ｎ番目の信号検出回路は、各メモリユニットブロックの第ｎ番目のメモリユニットにおける共通の第１の電極の電位変化を検出し、該検出結果を第ｎ番目のビット線に電流又は電圧として伝達することを特徴とする。
【００３２】
上記の目的を達成するための本発明の第８の態様に係るゲインセルタイプの強誘電体型不揮発性半導体メモリは、
（Ａ）Ｎ本（但し、Ｎ≧２）のビット線と、
（Ｂ）Ｎ個の書込用トランジスタと、
（Ｃ）Ｎ個の読出用トランジスタと、
（Ｄ）Ｎ個の検出用トランジスタと、
（Ｅ）複数のメモリユニットブロック、
から成り、
各メモリユニットブロックは、
（Ｅ−１）Ｎ個の選択用トランジスタと、
（Ｅ−２）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
（Ｅ−３）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットブロックの各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
各メモリユニットブロックの第ｎ番目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおける共通の第１の電極は、該メモリユニットブロックの第ｎ番目の選択用トランジスタ、及び、第ｎ番目の書込用トランジスタを介して、第ｎ番目のビット線に接続されており、
各メモリユニットブロックの第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、該メモリユニットブロックのメモリユニット間で共通とされた第ｍ番目のプレート線に接続されており、
第ｎ番目の検出用トランジスタの一端は所定の電位を有する配線に接続され、他端は第ｎ番目の読出用トランジスタを介して第ｎ番目のビット線に接続されており、
メモリユニットブロックの第ｎ番目のメモリユニットのメモリセルへのデータの書き込み時、
▲１▼  第ｎ番目の書込用トランジスタ、及び、
▲２▼  該メモリユニットブロックの第ｎ番目の選択用トランジスタ、
が導通状態とされ、
▲３▼  第ｎ番目の書込用トランジスタ以外の書込用トランジスタ、
▲４▼  読出用トランジスタ、
▲５▼  該メモリユニットブロックの第ｎ番目の選択用トランジスタ以外の選択用トランジスタ、及び、
▲６▼  該メモリユニットブロック以外のメモリユニットブロックの選択用トランジスタ、
が非導通状態とされ、
メモリユニットブロックの第ｎ番目のメモリユニットのメモリセルに記憶されたデータの読み出し時、
▲１▼  書込用トランジスタ、
▲２▼  該メモリユニットブロックの第ｎ番目の読出用トランジスタ以外の読出用トランジスタ、
▲３▼  該メモリユニットブロックの第ｎ番目の選択用トランジスタ以外の選択用トランジスタ、及び、
▲４▼  該メモリユニットブロック以外のメモリユニットブロックの選択用トランジスタ、
が非導通状態とされ、
▲５▼  第ｎ番目の読出用トランジスタ、及び、
▲６▼  該メモリユニットブロックの第ｎ番目の選択用トランジスタ、
が導通状態とされ、該メモリユニットブロックの第ｎ層目のメモリユニットの該メモリセルに記憶されたデータに基づき共通の第１の電極に生じた電位により、第ｎ番目の検出用トランジスタの動作が制御されることを特徴とする。
【００３３】
上記の目的を達成するための本発明の第９の態様に係るゲインセルタイプの強誘電体型不揮発性半導体メモリは、
（Ａ）２Ｎ個（但し、Ｎ≧１）の信号検出回路と、
（Ｂ）複数のメモリユニットブロック、
から成り、
各メモリユニットブロックは、
（Ｂ−１）２Ｎ個の選択用トランジスタと、
（Ｂ−２）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、２Ｎ個のメモリユニットと、
（Ｂ−３）Ｍ本のプレート線、
から成り、
各メモリユニットブロックの２Ｎ個のメモリユニットは、絶縁層を介して積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットブロックの各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
各メモリユニットブロックの第ｎ層目（但し、ｎ＝１，２・・・，２Ｎ）のメモリユニットにおける共通の第１の電極は、該メモリユニットブロックの第ｎ番目の選択用トランジスタを介して、第ｎ番目の信号検出回路に接続されており、各メモリユニットブロックの第ｎ層目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、該メモリユニットブロックのメモリユニット間で共通とされた第ｍ番目のプレート線に接続されている強誘電体型不揮発性半導体メモリであって、
メモリユニットブロックの第（２ｎ’−１）層目及び第２ｎ’層目（但し、ｎ’＝１，２・・・，Ｎ）のメモリユニットにおけるプレート線が共通とされた２つのメモリセルへのデータの書き込み、及び、データの読み出しが行われ、
第（２ｎ’−１）番目及び第２ｎ’番目の信号検出回路は、各メモリユニットブロックの第（２ｎ’−１）層目及び第２ｎ’層目のメモリユニットにおける共通の第１の電極の電位変化を検出し、該検出結果を第（２ｎ’−１）番目及び第２ｎ’番目のビット線に電流又は電圧として伝達することを特徴とする。
【００３４】
上記の目的を達成するための本発明の第１０の態様に係るゲインセルタイプの強誘電体型不揮発性半導体メモリは、
（Ａ）２Ｎ本（但し、Ｎ≧１）のビット線と、
（Ｂ）２Ｎ個の書込用トランジスタと、
（Ｃ）２Ｎ個の読出用トランジスタと、
（Ｄ）２Ｎ個の検出用トランジスタと、
（Ｅ）複数のメモリユニットブロック、
から成り、
各メモリユニットブロックは、
（Ｅ−１）２Ｎ個の選択用トランジスタと、
（Ｅ−２）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、２Ｎ個のメモリユニットと、
（Ｅ−３）Ｍ本のプレート線、
から成り、
各メモリユニットブロックの２Ｎ個のメモリユニットは、絶縁層を介して積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットブロックの各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
各メモリユニットブロックの第ｎ層目（但し、ｎ＝１，２・・・，２Ｎ）のメモリユニットにおける共通の第１の電極は、該メモリユニットブロックの第ｎ番目の選択用トランジスタ、及び、第ｎ番目の書込用トランジスタを介して、第ｎ番目のビット線に接続されており、
各メモリユニットブロックの第ｎ層目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、該メモリユニットブロックのメモリユニット間で共通とされた第ｍ番目のプレート線に接続されており、
第ｎ番目の検出用トランジスタの一端は所定の電位を有する配線に接続され、他端は第ｎ番目の読出用トランジスタを介して第ｎ番目のビット線に接続されており、
メモリユニットブロックの第（２ｎ’−１）層目及び第２ｎ’層目（但し、ｎ’＝１，２・・・，Ｎ）のメモリユニットにおけるプレート線が共通とされた２つのメモリセルへのデータの書き込み時、
▲１▼  第（２ｎ’−１）番目及び第２ｎ’番目の書込用トランジスタ、及び、
▲２▼  該メモリユニットブロックの第（２ｎ’−１）番目及び第２ｎ’番目の選択用トランジスタ、
が導通状態とされ、
▲３▼  第（２ｎ’−１）番目及び第２ｎ’番目の書込用トランジスタ以外の書込用トランジスタ、
▲４▼  読出用トランジスタ、
▲５▼  該メモリユニットブロックの第（２ｎ’−１）番目及び第２ｎ’番目の選択用トランジスタ以外の選択用トランジスタ、及び、
▲６▼  該メモリユニットブロック以外のメモリユニットブロックの選択用トランジスタ、
が非導通状態とされ、
メモリユニットブロックの第（２ｎ’−１）層目及び第２ｎ’層目のメモリユニットにおけるプレート線が共通とされた２つのメモリセルに記憶されたデータの読み出し時、
▲１▼  書込用トランジスタ、
▲２▼  該メモリユニットブロックの第（２ｎ’−１）番目及び第２ｎ’番目の読出用トランジスタ以外の読出用トランジスタ、
▲３▼  該メモリユニットブロックの第（２ｎ’−１）番目及び第２ｎ’番目の選択用トランジスタ以外の選択用トランジスタ、及び、
▲４▼  該メモリユニットブロック以外のメモリユニットブロックの選択用トランジスタ、
が非導通状態とされ、
▲５▼  第（２ｎ’−１）番目及び第２ｎ’番目の読出用トランジスタ、及び、
▲６▼  該メモリユニットブロックの第（２ｎ’−１）番目及び第２ｎ’番目の選択用トランジスタ、
が導通状態とされ、該メモリユニットブロックの第（２ｎ’−１）層目及び第２ｎ’層目のメモリユニットにおけるプレート線が共通とされた該２つのメモリセルに記憶されたデータに基づき共通の第１の電極のそれぞれに生じた電位により、第（２ｎ’−１）番目及び第２ｎ’番目の検出用トランジスタの動作が制御されることを特徴とする。
【００３５】
尚、本発明の第９の態様あるいは第１０の態様に係る強誘電体型不揮発性半導体メモリにおいては、或るメモリユニットブロックの第（２ｎ’−１）層目及び第２ｎ’層目（但し、ｎ’＝１，２・・・，Ｎ）のメモリユニットにおけるプレート線が共通とされた２つのメモリセルへのデータの書き込み、あるいは、データの読み出しを、２つのメモリセルに対して同時に行う。即ち、対となった２つのメモリセルに相補的な１ビットを記憶させる。データの書き込み、あるいは、データの読み出しを２つのメモリセルに対して別々に行えば、実質的に、本発明の第７の態様あるいは第８の態様に係る強誘電体型不揮発性半導体メモリに包含される。
【００３６】
本発明の第１の態様、第３の態様、第５の態様、第７の態様、第９の態様に係る強誘電体型不揮発性半導体メモリにおいて、信号検出回路は共通の第１の電極の電位変化を検出するが、この電位変化は、選択メモリセルに記憶されたデータに基づいた電位である。
【００３７】
本発明の第１の態様〜第１０の態様に係る強誘電体型不揮発性半導体メモリ（以下、これらを総称して、単に、本発明の強誘電体型不揮発性半導体メモリと呼ぶ場合がある）においては、Ｍの値は、２≦Ｍ≦１２８、好ましくは、４≦Ｍ≦３２を満足することが望ましい。
【００３８】
本発明の第３の態様〜第８の態様に係る強誘電体型不揮発性半導体メモリにおいては、Ｎ≧２を満足すればよく、実際的なＮの値として、例えば２のべき数（２，４，８・・・）を挙げることができる。また、本発明の第９の態様あるいは第１０の態様に係る強誘電体型不揮発性半導体メモリにおいては、Ｎ≧１を満足すればよく、実際的なＮの値として、例えば、１あるいは２のべき数（２，４，８・・・）を挙げることができる。
【００３９】
本発明の強誘電体型不揮発性半導体メモリにあっては、メモリユニットブロックの数を、選択用トランジスタのソース／ドレイン領域の容量や、信号検出回路あるいは書込用トランジスタと選択用トランジスタとを結ぶ配線の配線容量が、非選択のメモリセルによる負荷容量に対して十分小さな値となるような数とすることが望ましい。より具体的には、メモリユニットブロックの数は、Ｍの値の２倍以下であることが好ましい。これによって、十分に大きなセンス信号量（ビット線電位）を得ることができる。
【００４０】
本発明の第１の態様、第３の態様、第５の態様、第７の態様、第９の態様に係る強誘電体型不揮発性半導体メモリにおいては、選択用トランジスタ及び信号検出回路は半導体基板に設けられており、メモリユニットは半導体基板上に形成された絶縁層上に設けられていることが好ましい。
【００４１】
本発明の第２の態様、第４の態様、第６の態様、第８の態様、第１０の態様に係る強誘電体型不揮発性半導体メモリにおいては、例えば、シリコン半導体基板に各種のトランジスタを作製し、かかる各種のトランジスタ上に絶縁層を形成し、この絶縁層上にメモリセルを形成することが、セル面積の縮小化といった観点から好ましい。
【００４２】
本発明の第２の態様、第４の態様、第６の態様、第８の態様、第１０の態様に係る強誘電体型不揮発性半導体メモリの具体的な構成として、各種のトランジスタをＦＥＴから構成する場合、以下の構成を挙げることができる。即ち、書込用トランジスタの一方のソース／ドレイン領域はビット線に接続され、他方のソース／ドレイン領域は選択用トランジスタの一方のソース／ドレイン領域に接続されている。また、検出用トランジスタの一方のソース／ドレイン領域は、所定の電位を有する配線（例えば、不純物層から構成された電源線あるいは接地線）に接続され、他方のソース／ドレイン領域は、読出用トランジスタの一方のソース／ドレイン領域に接続され、読出用トランジスタの他方のソース／ドレイン領域はビット線に接続されている。更には、選択用トランジスタの他方のソース／ドレイン領域は共通の第１の電極に接続されている。また、書込用トランジスタの他方のソース／ドレイン領域あるいは選択用トランジスタの一方のソース／ドレイン領域は、検出用トランジスタのゲート電極に接続されている。尚、例えば、検出用トランジスタの他方のソース／ドレイン領域が読出用トランジスタの一方のソース／ドレイン領域に接続された構成には、検出用トランジスタの他方のソース／ドレイン領域と読出用トランジスタの一方のソース／ドレイン領域とが１つのソース／ドレイン領域を占める構成が包含される。
【００４３】
本発明の第１の態様、第２の態様に係る強誘電体型不揮発性半導体メモリにおいては、複数の強誘電体型不揮発性半導体メモリのメモリユニットを絶縁層を介して積層してもよい。また、本発明の第５の態様〜第８の態様に係る強誘電体型不揮発性半導体メモリにおいては、メモリユニットブロックを構成するＮ個のメモリユニットは、同じ絶縁層上に形成されていてもよいし、絶縁層を介して積層されていてもよい。
【００４４】
本発明の第３の態様、第４の態様、第９の態様、第１０の態様に係る強誘電体型不揮発性半導体メモリにおいては、あるいは又、本発明の第５の態様〜第８の態様の好ましい形態に係る強誘電体型不揮発性半導体メモリにおいては、メモリユニットを積層構造とすることにより、半導体基板表面を占有するトランジスタの数に制約されることが無くなり、従来の強誘電体型不揮発性半導体メモリに比べて飛躍的に記憶容量を増大させることができ、ビット記憶単位の実効占有面積を大幅に縮小することが可能となる。
【００４５】
本発明の第３の態様〜第１０の態様に係る強誘電体型不揮発性半導体メモリにおいては、更には、ロー方向のアドレス選択は選択用トランジスタとプレート線とによって構成された二次元マトリクスにて行う。例えば、８個の選択用トランジスタとプレート線８本とでロー・アドレスの選択単位を構成すれば、１６個のデコーダ／ドライバ回路で、例えば、６４ビットあるいは３２ビットのメモリセルを選択することができる。従って、強誘電体型不揮発性半導体メモリの集積度が従来と同等でも、記憶容量を４倍あるいは２倍とすることができる。また、アドレス選択における周辺回路や駆動配線数を削減することができる。
【００４６】
本発明の第１の態様〜第８の態様に係る強誘電体型不揮発性半導体メモリにおいては、実用的には、かかる強誘電体型不揮発性半導体メモリを一対とし（便宜上、不揮発性メモリ−Ａ、不揮発性メモリ−Ｂと呼ぶ）、一対の強誘電体型不揮発性半導体メモリを構成するビット線は、同一のセンスアンプに接続されている構成とすることができる。そして、この場合、不揮発性メモリ−Ａを構成する選択用トランジスタと、不揮発性メモリ−Ｂを構成する選択用トランジスタとは、同一のワード線に接続されていてもよいし、異なるワード線に接続されていてもよい。不揮発性メモリ−Ａ及び不揮発性メモリ−Ｂの構成及び駆動方法に依り、不揮発性メモリ−Ａと不揮発性メモリ−Ｂとを構成するそれぞれのメモリセルに１ビットを記憶させることもできるし、不揮発性メモリ−Ａを構成するメモリセルの１つと、このメモリセルと同じプレート線に接続された不揮発性メモリ−Ｂを構成するメモリセルの１つとを対として、これらの対となったメモリセルに相補的なデータを記憶させることもできる。
【００４７】
本発明の強誘電体型不揮発性半導体メモリにあっては、選択用トランジスタのワード線、プレート線が共有された複数の強誘電体型不揮発性半導体メモリ（メモリアレイ）に対して、一括して、データの書き込み、あるいは、データの読み出し及び再書き込みを行う。即ち、メモリアレイ内の全ての強誘電体型不揮発性半導体メモリが一括して、順次、作動状態となり、あるいは又、一括して不作動（待機）状態となる。
【００４８】
本発明の第３の態様、第４の態様、第９の態様、第１０の態様に係る強誘電体型不揮発性半導体メモリにおいては、あるいは又、本発明の第５の態様〜第８の態様の好ましい形態に係る強誘電体型不揮発性半導体メモリにおいては、上方に位置するメモリユニットのメモリセルを構成する強誘電体層の結晶化温度が、下方に位置するメモリユニットのメモリセルを構成する強誘電体層の結晶化温度よりも低いことが好ましい。ここで、メモリセルを構成する強誘電体層の結晶化温度は、例えば、Ｘ線回折装置や表面走査型電子顕微鏡を用いて調べることができる。具体的には、例えば、強誘電体材料層を形成した後、強誘電体材料層の結晶化を行うための熱処理温度を種々変えて結晶化促進のための熱処理を行い、熱処理後の強誘電体材料層のＸ線回折分析を行い、強誘電体材料に特有の回折パターン強度（回折ピークの高さ）を評価することによって、強誘電体層の結晶化温度を求めることができる。
【００４９】
ところで、メモリユニットが積層された構成を有する強誘電体型不揮発性半導体メモリを製造する場合、強誘電体層、あるいは、強誘電体層を構成する強誘電体薄膜の結晶化のために、熱処理（結晶化熱処理と呼ぶ）を積層されたメモリユニットの段数だけ行わなければならない。従って、下段に位置するメモリユニットほど長時間の結晶化熱処理を受け、上段に位置するほどメモリユニットは短時間の結晶化熱処理を受けることになる。それ故、上段に位置するメモリユニットに対して最適な結晶化熱処理を施すと、下段に位置するメモリユニットは過度の熱負荷を受ける虞があり、下段に位置するメモリユニットの特性劣化が生じる虞がある。尚、多段のメモリユニットを作製した後、一度で結晶化熱処理を行う方法も考えられるが、結晶化の際に強誘電体層に大きな体積変化が生じたり、各強誘電体層から脱ガスが生じる可能性が高く、強誘電体層にクラックや剥がれが生じるといった問題が発生し易い。上方に位置するメモリユニットを構成する強誘電体層の結晶化温度を、下方に位置するメモリユニットを構成する強誘電体層の結晶化温度よりも低くすれば、積層されたメモリユニットの段数だけ結晶化熱処理を行っても、下方に位置するメモリユニットを構成するメモリセルの特性劣化といった問題は生じない。また、各段におけるメモリユニットを構成するメモリセルに対して、最適な条件での結晶化熱処理を行うことができ、特性の優れた強誘電体型不揮発性半導体メモリを得ることができる。以下の表１に、強誘電体層を構成する代表的な材料の結晶化温度を示すが、強誘電体層を構成する材料をかかる材料に限定するものではない。
【００５０】
［表１］
材料名                              結晶化温度
Ｂｉ2ＳｒＴａ2Ｏ9                   ７００〜８００゜Ｃ
Ｂｉ2Ｓｒ（Ｔａ1.5，Ｎｂ0.5）Ｏ9    ６５０〜７５０゜Ｃ
Ｂｉ4Ｔｉ3Ｏ12                      ６００〜７００゜Ｃ
Ｐｂ（Ｚｒ0.48，Ｔｉ0.52）Ｏ3       ５５０〜６５０゜Ｃ
ＰｂＴｉＯ3                         ５００〜６００゜Ｃ
【００５１】
本発明の強誘電体型不揮発性半導体メモリにおける強誘電体層を構成する材料として、ビスマス層状化合物、より具体的には、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料を挙げることができる。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、所謂不定比化合物に属し、金属元素、アニオン（Ｏ等）元素の両サイトにおける組成ずれに対する寛容性がある。また、化学量論的組成からやや外れたところで最適な電気的特性を示すことも珍しくない。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、例えば、一般式（Ｂｉ2Ｏ2）2+（Ａm-1ＢmＯ3m+1）2-で表すことができる。ここで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ、Ｃｄ等の金属から構成された群から選択された１種類の金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された１種類、若しくは複数種の任意の比率による組み合わせを表す。また、ｍは１以上の整数である。
【００５２】
あるいは又、強誘電体層を構成する材料は、
（ＢｉX，Ｓｒ1-X）2（ＳｒY，Ｂｉ1-Y）（ＴａZ，Ｎｂ1-Z）2Ｏd  式（１）
（但し、０．９≦Ｘ≦１．０、０．７≦Ｙ≦１．０、０≦Ｚ≦１．０、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。あるいは又、強誘電体層を構成する材料は、
ＢｉXＳｒYＴａ2Ｏd  式（２）
（但し、Ｘ＋Ｙ＝３、０．７≦Ｙ≦１．３、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。これらの場合、式（１）若しくは式（２）で表される結晶相を主たる結晶相として８５％以上含んでいることが一層好ましい。尚、式（１）中、（ＢｉX，Ｓｒ1-X）の意味は、結晶構造における本来Ｂｉが占めるサイトをＳｒが占め、このときのＢｉとＳｒの割合がＸ：（１−Ｘ）であることを意味する。また、（ＳｒY，Ｂｉ1-Y）の意味は、結晶構造における本来Ｓｒが占めるサイトをＢｉが占め、このときのＳｒとＢｉの割合がＹ：（１−Ｙ）であることを意味する。式（１）若しくは式（２）で表される結晶相を主たる結晶相として含む強誘電体層を構成する材料には、Ｂｉの酸化物、ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が若干含まれている場合もあり得る。
【００５３】
あるいは又、強誘電体層を構成する材料は、
ＢｉX（Ｓｒ，Ｃａ，Ｂａ）Y（ＴａZ，Ｎｂ1-Z）2Ｏd  式（３）
（但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶相を含んでいてもよい。尚、「（Ｓｒ，Ｃａ，Ｂａ）」は、Ｓｒ、Ｃａ及びＢａから構成された群から選択された１種類の元素を意味する。これらの各式で表される強誘電体層を構成する材料の組成を化学量論的組成で表せば、例えば、Ｂｉ2ＳｒＴａ2Ｏ9、Ｂｉ2ＳｒＮｂ2Ｏ9、Ｂｉ2ＢａＴａ2Ｏ9、Ｂｉ2Ｓｒ（Ｔａ，Ｎｂ）2Ｏ9等を挙げることができる。あるいは又、強誘電体層を構成する材料として、Ｂｉ4ＳｒＴｉ4Ｏ15、Ｂｉ3ＴｉＮｂＯ9、Ｂｉ3ＴｉＴａＯ9、Ｂｉ4Ｔｉ3Ｏ12、Ｂｉ2ＰｂＴａ2Ｏ9等を例示することができるが、これらの場合においても、各金属元素の比率は、結晶構造が変化しない程度に変化させ得る。即ち、金属元素及び酸素元素の両サイトにおける組成ずれがあってもよい。
【００５４】
あるいは又、強誘電体層を構成する材料として、ＰｂＴｉＯ3、ペロブスカイト型構造を有するＰｂＺｒＯ3とＰｂＴｉＯ3の固溶体であるチタン酸ジルコン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ1-y，Ｔｉy）Ｏ3（但し、０＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化物であるＰＬＺＴ、あるいはＰＺＴにＮｂを添加した金属酸化物であるＰＮＺＴといったＰＺＴ系化合物を挙げることができる。
【００５５】
以上に説明した強誘電体層を構成する材料において、これらの組成を化学量論的組成から外すことによって、結晶化温度を変化させることが可能である。
【００５６】
強誘電体層を得るためには、強誘電体薄膜を形成した後の工程において、強誘電体薄膜をパターニングすればよい。場合によっては、強誘電体薄膜のパターニングは不要である。強誘電体薄膜の形成は、例えば、ＭＯＣＶＤ法、パルスレーザアブレーション法、スパッタ法、ゾル−ゲル法といった強誘電体薄膜を構成する材料に適宜適した方法にて行うことができる。また、強誘電体薄膜のパターニングは、例えば異方性イオンエッチング（ＲＩＥ）法にて行うことができる。
【００５７】
本発明の強誘電体型不揮発性半導体メモリにおいては、強誘電体層の下に第１の電極を形成し、強誘電体層の上に第２の電極を形成する構成（即ち、第１の電極は下部電極に相当し、第２の電極は上部電極に相当する）とすることもできるし、強誘電体層の上に第１の電極を形成し、強誘電体層の下に第２の電極を形成する構成（即ち、第１の電極は上部電極に相当し、第２の電極は下部電極に相当する）とすることもできる。プレート線は、第２の電極から延在している構成とすることが、配線構造の簡素化といった観点から好ましい。第１の電極が共通である構造として、具体的には、ストライプ状の第１の電極を形成し、かかるストライプ状の第１の電極の全面を覆うように強誘電体層を形成する構成を挙げることができる。尚、このような構造においては、第１の電極と強誘電体層と第２の電極の重複領域がメモリセルに相当する。第１の電極が共通である構造として、その他、第１の電極の所定の領域に、それぞれの強誘電体層が形成され、強誘電体層上に第２の電極が形成された構造、あるいは又、配線層の所定の表面領域に、それぞれの第１の電極が形成され、かかるそれぞれの第１の電極上に強誘電体層が形成され、強誘電体層上に第２の電極が形成された構造を挙げることができるが、これらの構成に限定するものではない。
【００５８】
更には、本発明の強誘電体型不揮発性半導体メモリにおいて、強誘電体層の下に第１の電極を形成し、強誘電体層の上に第２の電極を形成する構成の場合、メモリセルを構成する第１の電極は、所謂ダマシン構造を有しており、強誘電体層の上に第１の電極を形成し、強誘電体層の下に第２の電極を形成する構成の場合、メモリセルを構成する第２の電極は、所謂ダマシン構造を有していることが、強誘電体層を平坦な下地上に形成することができるといった観点から好ましい。
【００５９】
本発明において、第１の電極あるいは第２の電極を構成する材料として、例えば、Ｉｒ、ＩｒＯ2-X、Ｉｒ／ＩｒＯ2-X、ＳｒＩｒＯ3、Ｒｕ、ＲｕＯ2-X、ＳｒＲｕＯ3、Ｐｔ、Ｐｔ／ＩｒＯ2-X、Ｐｔ／ＲｕＯ2-X、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ0.5Ｓｒ0.5ＣｏＯ3（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積層構造、ＹＢａ2Ｃｕ3Ｏ7を挙げることができる。ここで、Ｘの値は、０≦Ｘ＜２である。尚、積層構造においては、「／」の後ろに記載された材料が強誘電体層と接する。第１の電極と第２の電極とは、同じ材料から構成されていてもよいし、同種の材料から構成されていてもよいし、異種の材料から構成されていてもよい。第１の電極あるいは第２の電極を形成するためには、第１の電極を構成する導電材料層あるいは第２の電極を構成する導電材料層を形成した後の工程において、導電材料層をパターニングすればよい。導電材料層の形成は、例えばスパッタ法、反応性スパッタ法、電子ビーム蒸着法、ＭＯＣＶＤ法、あるいはパルスレーザアブレーション法といった導電材料層を構成する材料に適宜適した方法にて行うことができる。また、導電材料層のパターニングは、例えばイオンミーリング法やＲＩＥ法にて行うことができる。
【００６０】
選択用トランジスタや書込用トランジスタ、読出用トランジスタ、検出用トランジスタは、例えば、周知のＭＩＳ型ＦＥＴやＭＯＳ型ＦＥＴから構成することができる。ビット線や配線を構成する材料として、不純物がドーピングされたポリシリコンや高融点金属材料を挙げることができる。選択用トランジスタと共通の第１の電極との接続、選択用トランジスタとビット線との接続等は、接続孔を介して行えばよく、接続孔は、例えば、タングステンプラグや不純物をドーピングされたポリシリコンを埋め込むことによって得ることができる。
【００６１】
本発明において、絶縁層を構成する材料として、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧあるいはＬＴＯを例示することができる。
【００６２】
本発明の強誘電体型不揮発性半導体メモリにおいては、１つの書込用トランジスタと１つの検出用トランジスタと１つの読出用トランジスタに対して、少なくとも２Ｍ個のメモリセルが設けられているが故に、１ビット当たりのセル面積を減少させることができる。更には、複数のメモリユニットブロックを備えているが故に、一層、１ビット当たりのセル面積の減少を図ることができる。しかも、記憶されたデータに相当する共通の第１の電極の電位変化を信号検出回路によって検出し、あるいは又、メモリセルに記憶されたデータに基づき共通の第１の電極に生じた電位により検出用トランジスタの動作が制御されるが、第１の電極はＭ個のメモリセルに共通であるが故に、第１の電極に一種の追加の負荷容量が付加された状態となっている。その結果、データの読み出し時、プレート線に電圧を印加した際、第１の電極の電位上昇を抑制することができ、第１の電極と第２の電極との間に十分な電位差が生じる結果、強誘電体層に確実に分極反転が発生する。
【００６３】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略称する）に基づき本発明を説明する。
【００６４】
（実施の形態１）
実施の形態１は、本発明の第１の態様及び第２の態様に係るゲインセルタイプの強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと略称する）に関する。実施の形態１の不揮発性メモリの回路図を図１に示し、図１におけるメモリユニットのより具体的な回路図を図２に示す。また、不揮発性メモリを構成する各種のトランジスタの模式的なレイアウトを図３に示す。尚、図３において、各種のトランジスタの領域を点線で囲み、活性領域及び配線を実線で示し、ゲート電極あるいはワード線を一点鎖線で示した。また、図３の矢印Ａ−Ａに沿って不揮発性メモリを切断したときのビット線の延びる方向と平行における実施の形態１の不揮発性メモリの模式的な一部断面図を図４に示し、図３の矢印Ｂ−Ｂに沿って不揮発性メモリを切断したときのビット線の延びる方向と平行における実施の形態１の不揮発性メモリの模式的な一部断面図を図５に示す。図においては、ビット線方向に隣接する２つのメモリユニットブロック（１つの不揮発性メモリを構成する）を図示するが、メモリユニットブロックの一方の構成要素の参照番号には「’」を付した。図１における参照番号１７，１７’等は、図３〜図５における接続孔や配線の参照番号と対応している。２つのメモリユニットブロックは同一の構成であるが故に、以下、一方のメモリユニットブロックについて説明を行う。また、図１において、メモリユニット内にプレート線が延びているメモリユニットにあっては、メモリユニットを構成するメモリセルが係るプレート線によって制御されることを意味する。一方、メモリユニット内にプレート線が延びていないメモリユニットにあっては、メモリユニットを構成するメモリセルが係るプレート線によって制御されないことを意味する。
【００６５】
実施の形態１の不揮発性メモリは、
（Ａ）信号検出回路と、
（Ｂ）複数のメモリユニットブロックＭＢ，ＭＢ’、
から成り、
例えば、メモリユニットブロックＭＢは、
（Ｂ−１）選択用トランジスタＴＲSと、
（Ｂ−２）Ｍ個（但し、Ｍ≧２であり、実施の形態１においては、Ｍ＝８）のメモリセルＭＣMから構成されたメモリユニットＭＵと、
（Ｂ−３）Ｍ本のプレート線ＰＬM、
から成る。
【００６６】
そして、各メモリセルＭＣmは、第１の電極２１と強誘電体層２２と第２の電極２３とから成り、メモリユニットブロックＭＢのメモリユニットＭＵにおいて、メモリセルＭＣmの第１の電極２１は共通であり、この共通の第１の電極２１（共通ノードＣＮと呼ぶ場合がある）は、メモリユニットブロックＭＢの選択用トランジスタＴＲSを介して、信号検出回路に接続されている。また、メモリユニットブロックＭＢのメモリユニットＭＵにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルＭＣmの第２の電極２３は、メモリユニットブロックＭＢの第ｍ番目のプレート線ＰＬmに接続されている。そして、信号検出回路は、メモリユニットブロックＭＢのメモリユニットＭＵにおける共通の第１の電極２１（共通ノードＣＮ）の電位変化（メモリセルＭＣmに記憶されたデータに基づく）を検出し、この検出結果をビット線ＢＬに電流又は電圧として伝達する。この信号検出回路は、具体的には、次に説明する書込用トランジスタＴＲWと、読出用トランジスタＴＲRと、検出用トランジスタＴＲDから構成されている。
【００６７】
あるいは又、実施の形態１の不揮発性メモリは、
（Ａ）ビット線ＢＬと、
（Ｂ）書込用トランジスタＴＲWと、
（Ｃ）読出用トランジスタＴＲRと、
（Ｄ）検出用トランジスタＴＲDと、
（Ｅ）複数のメモリユニットブロックＭＢ，ＭＢ’、
から成り、
例えば、メモリユニットブロックＭＢは、
（Ｅ−１）選択用トランジスタＴＲSと、
（Ｅ−２）Ｍ個（但し、Ｍ≧２であり、実施の形態１においては、Ｍ＝８）のメモリセルＭＣMから構成されたメモリユニットＭＵと、
（Ｅ−３）Ｍ本のプレート線ＰＬM、
から成る。
【００６８】
そして、各メモリセルＭＣmは、第１の電極２１と強誘電体層２２と第２の電極２３とから成り、メモリユニットブロックＭＢのメモリユニットＭＵにおいて、メモリセルＭＣMの第１の電極２１は共通であり、この共通の第１の電極２１（共通ノードＣＮ）は、メモリユニットブロックＭＢの選択用トランジスタＴＲS、及び、書込用トランジスタＴＲWを介して、ビット線ＢＬに接続されている。更には、メモリユニットブロックＭＢのメモリユニットＭＵにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルＭＣmの第２の電極２３は、メモリユニットブロックＭＢの第ｍ番目のプレート線ＰＬmに接続されている。また、検出用トランジスタＴＲDの一端は所定の電位（例えば、電源Ｖcc）を有する配線に接続され、他端は読出用トランジスタＴＲRを介してビット線ＢＬに接続されている。
【００６９】
より具体的には、各種のトランジスタはＭＯＳ型ＦＥＴから構成され、書込用トランジスタＴＲWの一方のソース／ドレイン領域１４は接続孔１５を介してビット線ＢＬに接続され、他方のソース／ドレイン領域１４は接続孔１８Ｂ、配線（サブビット線と呼ぶ場合がある）１９、接続孔１８Ｃを介して選択用トランジスタＴＲSの一方のソース／ドレイン領域１４に接続されている。また、検出用トランジスタＴＲDの一方のソース／ドレイン領域１４は、所定の電位（電源Ｖcc）を有する配線（例えば、不純物層から構成された電源線）に接続され、他方のソース／ドレイン領域１４は、読出用トランジスタＴＲRの一方のソース／ドレイン領域１４に接続されている。尚、検出用トランジスタＴＲDの他方のソース／ドレイン領域１４と読出用トランジスタＴＲRの一方のソース／ドレイン領域１４とは１つのソース／ドレイン領域１４を占めている。ここで、或るトランジスタのソース／ドレイン領域１４と他のトランジスタのソース／ドレイン領域１４とが共通であるとは、１つのソース／ドレイン領域１４を占めていることを意味し、あるいは又、配線で接続されていることを意味する。以下の説明においても同様である。
【００７０】
更には、読出用トランジスタＴＲRの他方のソース／ドレイン領域１４は接続孔１５を介してビット線ＢＬに接続されている。読出用トランジスタＴＲRの他方のソース／ドレイン領域１４と書込用トランジスタＴＲWの一方のソース／ドレイン領域１４とは１つのソース／ドレイン領域１４を占めている。また、選択用トランジスタＴＲSの他方のソース／ドレイン領域１４は、接続孔１７を介して共通の第１の電極２１（共通ノードＣＮ）に接続されている。書込用トランジスタＴＲWの他方のソース／ドレイン領域１４及び選択用トランジスタの一方のソース／ドレイン領域１４は、接続孔１８Ｂ，１８Ｃ、サブビット線１９、接続孔１８Ａを介して検出用トランジスタＴＲDのゲート電極に接続されている。尚、メモリユニットブロックＭＢA’を構成する選択用トランジスタＴＲS’の一方のソース／ドレイン領域１４は、接続孔１８Ｃ、サブビット線１９、接続孔１８Ｂを介して書込用トランジスタＴＲWの他方のソース／ドレイン領域１４に接続され、他方のソース／ドレイン領域１４は接続孔１７’を介してメモリユニットブロックＭＢA’を構成する共通の第１の電極２１（共通ノード）に接続されている。
【００７１】
そして、メモリユニットブロックＭＢの例えばメモリセルＭＣmへのデータの書き込み時、
▲１▼  書込用トランジスタＴＲW、及び、
▲２▼  メモリユニットブロックＭＢの選択用トランジスタＴＲS、
が導通状態とされ、
▲３▼  読出用トランジスタＴＲR、及び、
▲４▼  メモリユニットブロックＭＢ以外のメモリユニットブロックＭＢ’の選択用トランジスタＴＲS’、
が非導通状態とされ、
メモリユニットブロックＭＢの例えばメモリセルＭＣmに記憶されたデータの読み出し時、
▲１▼  書込用トランジスタＴＲW、及び、
▲２▼  メモリユニットブロックＭＢ以外のメモリユニットブロックＭＢ’の選択用トランジスタＴＲS’、
が非導通状態とされ、
▲３▼  読出用トランジスタＴＲR、及び、
▲４▼  メモリユニットブロックＭＢの選択用トランジスタＴＲS、
が導通状態とされ、メモリユニットブロックＭＢのメモリセルＭＣmに記憶されたデータに基づき共通の第１の電極２１（共通ノードＣＮ）に生じた電位により、検出用トランジスタＴＲDの動作が制御される。
【００７２】
書込用トランジスタＴＲW、読出用トランジスタＴＲR、及び、選択用トランジスタＴＲS，ＴＲS’の動作を制御するためのワード線ＷＬW，ＷＬR，ＷＬS，ＷＬS’は、ワード線デコーダ／ドライバＷＤに接続されている。これらのワード線は、図４及び図５の紙面垂直方向に延びている。一方、ビット線ＢＬは、センスアンプＳＡに接続されている。プレート線ＰＬMはプレート線デコーダ／ドライバＰＤに接続されている。各ワード線ＷＬW，ＷＬR，ＷＬS，ＷＬS’は、図４及び図５の紙面垂直方向に隣接する別の不揮発性メモリとで共通である。また、不揮発性メモリを構成するメモリセルＭＣmの第２の電極２３は、図４及び図５の紙面垂直方向に隣接する別の不揮発性メモリを構成するメモリセルの第２の電極と共通であり、プレート線ＰＬmを兼ねている。
【００７３】
先ず、実施の形態１の不揮発性メモリへのデータの書き込み動作を、以下、説明する。尚、一例として、プレート線ＰＬmに接続されたメモリセルＭＣmにデータを書き込むものとする。図６に動作波形を示す。尚、図６及び後述する図７中、括弧内の数字は、以下に説明する工程の番号と対応している。
【００７４】
（１Ａ）待機状態では、ビット線、全ワード線、全プレート線が０ボルトとなっている。更には、共通ノードＣＮも０ボルトで浮遊状態となっている。書き込み動作時、読出用トランジスタＴＲR、及び、メモリユニットブロックＭＢ以外のメモリユニットブロックＭＢ’の選択用トランジスタＴＲS’は、常にオフ状態にある。
【００７５】
（２Ａ）データ書き込みの開始時、選択プレート線ＰＬmの電位をＶccとし、非選択プレート線ＰＬj（ｊ≠ｍ）の電位を（１／２）Ｖccとする。これによって、浮遊状態の共通ノードＣＮの電位は、プレート線ＰＬMとのカップリングにより、概ね（１／２）Ｖcc近傍まで上昇する。また、選択メモリセルにデータ「１」を書き込む場合には、ビット線ＢＬの電位をＶccとし、データ「０」を書き込む場合には、ビット線ＢＬの電位を０ボルトとする。
【００７６】
（３Ａ）その後、書込用トランジスタＴＲW及び選択用トランジスタＴＲSをオン状態とする。これによって、共通ノードＣＮの電位は、選択メモリセルにデータ「１」を書き込む場合には、Ｖccとなり、データ「０」を書き込む場合には、０ボルトとなる。尚、選択プレート線ＰＬmにはＶccが印加された状態にあるので、共通ノードＣＮの電位が０ボルトの場合、選択メモリセルＭＣmにデータ「０」が書き込まれる。一方、共通ノードＣＮの電位がＶccの場合、選択メモリセルＭＣmには何らデータが書き込まれない。
【００７７】
（４Ａ）次いで、選択プレート線ＰＬmの電位を０ボルトとする。共通ノードＣＮの電位がＶccの場合、選択メモリセルＭＣmにデータ「１」が書き込まれる。選択メモリセルＭＣmに既にデータ「０」が書き込まれている場合には、選択メモリセルＭＣmに何ら変化は生じない。
【００７８】
（５Ａ）その後、ビット線ＢＬを０ボルトと印加する。
【００７９】
（６Ａ）更に、非選択プレート線ＰＬjを０ボルトとし、書込用トランジスタＴＲW及び選択用トランジスタＴＲSをオフ状態とする。
【００８０】
他のメモリセルＭＣmにデータを書き込む場合には、同様の操作を繰り返す。このような書き込み動作においては、非選択メモリセルＭＣjに（±１／２）Ｖccのディスターブが発生するが、Ｖccの値を適切に設定することによって、非選択メモリセルＭＣjにおけるデータの破壊を確実に防止することができる。
【００８１】
次に、実施の形態１の不揮発性メモリからデータを読み出し、データを再書き込みする動作を、以下、説明する。尚、一例として、プレート線ＰＬmに接続されたメモリセルＭＣmからデータを読み出し、データを再書き込みするものとする。図７に動作波形を示す。
【００８２】
（１Ｂ）待機状態では、ビット線、ワード線、全プレート線が０ボルトとなっている。更には、共通ノードＣＮも０ボルトで浮遊状態となっている。データの読出し時、及び、再書込み時、メモリユニットブロックＭＢ以外のメモリユニットブロックＭＢ’の選択用トランジスタＴＲS’は、常にオフ状態にある。
【００８３】
（２Ｂ）データ読み出し時、選択プレート線ＰＬmにＶccを印加する。このとき、選択メモリセルＭＣmにデータ「１」が記憶されていれば、強誘電体層に分極反転が生じ、蓄積電荷量が増加し、共通ノードＣＮの電位が上昇する。一方、選択メモリセルＭＣmにデータ「０」が記憶されていれば、強誘電体層に分極反転が生ぜず、共通ノードＣＮの電位は殆ど上昇しない。即ち、共通ノードＣＮは、非選択メモリセルの強誘電体層を介して複数の非選択プレート線ＰＬjにカップリングされているので、共通ノードＣＮの電位は０ボルトに比較的近いレベルに保たれる。このようにして、選択メモリセルＭＣmに記憶されたデータに依存して共通ノードＣＮの電位に変化が生じる。従って、選択メモリセルの強誘電体層には、分極反転に十分な電界を与えることができる。
【００８４】
（３Ｂ）次に、ビット線ＢＬを浮遊状態とし、選択用トランジスタＴＲS及び読出用トランジスタＴＲRをオン状態とする。これによって、選択メモリセルＭＣmに記憶されたデータに基づき共通の第１の電極（共通ノードＣＮ）に生じた電位により、検出用トランジスタＴＲDの動作が制御される。具体的には、検出用トランジスタＴＲDの一方のソース／ドレイン領域１４は所定の電位Ｖccを有する配線に接続されているので、選択メモリセルＭＣmにデータ「１」が記憶されていれば、検出用トランジスタＴＲDがオン状態となり、かかる配線から検出用トランジスタＴＲD及び読出用トランジスタＴＲRを介してビット線ＢＬに電流が流れ、ビット線ＢＬの電位が上昇する。一方、選択メモリセルＭＣmにデータ「０」が記憶されていれば、検出用トランジスタＴＲDはオフ状態となり、ビット線ＢＬの電位は上昇しない。ここで、検出用トランジスタＴＲDの閾値をＶth、検出用トランジスタＴＲDのゲート電極の電位（即ち、共通ノードＣＮの電位）をＶgとすれば、ビット線ＢＬの電位は概ね（Ｖg−Ｖth）となる。尚、検出用トランジスタＴＲDをディプレッション型のＮＭＯＳＦＥＴとすれば、閾値Ｖthは負の値をとる。これにより、ビット線ＢＬの負荷の大小に拘わらず、安定したセンス信号量を確保できる。尚、検出用トランジスタＴＲDをＰＭＯＳＦＥＴから構成することもできる。以下の実施の形態においても同様である。
【００８５】
（４Ｂ）次いで、選択用トランジスタＴＲS及び読出用トランジスタＴＲRをオフ状態とする。
【００８６】
（５Ｂ）その後、ビット線ＢＬに接続されたセンスアンプＳＡを活性化してデータを増幅し、データの読み出し動作を完了する。
【００８７】
以上の動作によって、選択メモリセルＭＣmに記憶されていたデータが一旦破壊されてしまうので、データの再書き込み動作を行う。
【００８８】
（６Ｂ）そのために、先ず、非選択プレート線ＰＬj（ｊ≠ｍ）の電位を（１／２）Ｖccとする。
【００８９】
（７Ｂ）その後、選択用トランジスタＴＲS及び書込用トランジスタＴＲWをオン状態とする。これによって、共通ノードＣＮの電位はビット線ＢＬの電位と等しくなる。即ち、選択メモリセルＭＣmに記憶されていたデータが「１」の場合には、共通ノードＣＮの電位はＶccとなり、選択メモリセルＭＣmに記憶されていたデータが「０」の場合には、共通ノードＣＮの電位は０ボルトとなる。選択プレート線ＰＬmの電位はＶccのままであるが故に、共通ノードＣＮの電位が０ボルトの場合、選択メモリセルＭＣmにはデータ「０」が再書き込みされる。
【００９０】
（８Ｂ）次に、選択プレート線ＰＬmの電位を０ボルトとする。これによって、選択メモリセルＭＣmに記憶されていたデータが「１」の場合には、共通ノードＣＮの電位がＶccであるが故に、データ「１」が再書き込みされる。選択メモリセルＭＣmにデータ「０」が既に再書き込みされていた場合には、選択メモリセルに変化は生じない。
【００９１】
（９Ｂ）その後、ビット線ＢＬを０ボルトとする。
【００９２】
（１０Ｂ）最後に、非選択プレート線ＰＬjを０ボルトとし、選択用トランジスタＴＲS及び書込用トランジスタＴＲWをオフ状態とする。
【００９３】
他のメモリセルＭＣmからデータを読み出し、データを再書き込みする場合には、同様の操作を繰り返す。
【００９４】
上述の工程（２Ｂ）において、メモリユニットＭＵを構成するメモリセルの個数（Ｍ）は、選択メモリセルの強誘電体層に十分に大きな電界を与えて、かかる強誘電体層に確実に分極反転が生じるような個数とする必要がある。即ち、Ｍの値が値が小さ過ぎると、工程（２Ｂ）において、選択プレート線ＰＬmにＶccを印加したとき、第２の電極と第１の電極とのカップリングによって、浮遊状態にある第１の電極の電位が大きく上昇してしまい、第２の電極と第１の電極との間に十分なる電界が形成されず、強誘電体層に分極反転が生じなくなる。一方、第１の電極に現れる電位（信号電位と呼ぶ）は、蓄積電荷量を負荷容量で除したものなので、Ｍの値が大き過ぎると、第１の電極に現れる電位が低くなり過ぎる。
【００９５】
図８に、Ｍの値と信号電位との関係をシミュレーションした結果を示す。ここでは、メモリセルにおける強誘電体層のヒステリシス実測値を基に、図１及び図２に示した回路におけるメモリセルの個数（Ｍ）と信号電位の関係を求めた。尚、各メモリセルを構成する強誘電体層の面積を０．５μｍ2とし、共通ノードＣＮのメモリセル以外の負荷容量（主に、検出用トランジスタＴＲDのゲート容量）を２ｆＦ、電源電圧Ｖccを２．５ボルトとした。
【００９６】
選択プレート線ＰＬmにＶccを印加したとき、選択メモリセルにデータ「１」が記憶されていれば、第１の電極と第２の電極との間にあっては、強誘電体層の分極を反転する方向に電界が生じる。従って、このような選択メモリセルからの信号電位（浮遊状態の第１の電極に現れる電位であり、検出用トランジスタＴＲDのゲート電極に印加される電位Ｖg）は、データ「０」が記憶されていた場合よりも高くなる。そして、データ「１」が記憶されていた場合の信号電位と、データ「０」が記憶されていた場合の信号電位との差が大きいほど、データ読み出しの信頼性が高くなる。
【００９７】
Ｍの値が１の場合、図３１の（Ｂ）に示した回路と等価となり、共通ノードＣＮにおける負荷容量が小さ過ぎる結果、データ「１」が記憶されていた場合の信号電位と、データ「０」が記憶されていた場合の信号電位は、共に２．２ボルト程度まで上昇してしまい、選択プレート線ＰＬmに印加されたＶcc（＝２．５ボルト）との間の電位差は、約０．３ボルトしかない。従って、強誘電体層の分極反転が不十分であり、選択メモリセルからのデータの読み出しが困難となる。
【００９８】
一方、Ｍの値が２以上となると、選択メモリセルにおいては、選択プレート線ＰＬmに印加されたＶcc（＝２．５ボルト）と信号電位との間の電位差（図８では、「信号量」で表示する）が十分に大きくなり、選択メモリセルからデータを確実に読み出すことが可能となる。尚、Ｍの値を増加させるに従い、共通ノードＣＮの負荷容量が増加し、Ｍの値が或るレベルを超えると、今度は、選択プレート線ＰＬmに印加されたＶccと信号電位との間の電位差である信号量の値が低下し始める。
【００９９】
このように、Ｍの値には最適値が存在し、かかるＭの最適値は、２≦Ｍ≦１２８、好ましくは、４≦Ｍ≦３２であることが判った。
【０１００】
サブビット線１９には、共通ノードがＮ個（実施の形態１においては２つ）しか接続されておらず、サブビット線容量や接合容量に起因する寄生容量は非常に小さい。従って、サブビット線１９の負荷容量は、選択されたメモリユニットの非選択メモリセルの数で規定され、メモリユニットを構成するメモリセルの数を適切に設定すれば、十分大きなセンス信号量を得ることができる。しかも、サブビット線の負荷容量の殆どが非選択メモリセルに起因するものであるが故に、不揮発性メモリの微細化が進み、メモリセルが縮小化しても、負荷容量も同時にスケーリングされる。従って、センス信号量は、メモリセルが縮小化されても、殆ど変化しない。
【０１０１】
以下、実施の形態１の不揮発性メモリの製造方法を説明するが、他の実施の形態における不揮発性メモリも同様の方法で製造することができる。
【０１０２】
［工程−１００］
先ず、不揮発性メモリにおける各種のトランジスタＴＲW，ＴＲR，ＴＲD，ＴＲSとして機能するＭＯＳ型ＦＥＴを半導体基板１０に形成する。そのために、例えばＬＯＣＯＳ構造を有する素子分離領域１１を公知の方法に基づき形成する。尚、素子分離領域は、トレンチ構造を有していてもよいし、ＬＯＣＯＳ構造とトレンチ構造の組合せとしてもよい。その後、半導体基板１０の表面を例えばパイロジェニック法により酸化し、ゲート絶縁膜１２を形成する。次いで、不純物がドーピングされたポリシリコン層をＣＶＤ法にて全面に形成した後、ポリシリコン層をパターニングし、ゲート電極１３を形成する。このゲート電極１３はワード線を兼ねている。尚、ゲート電極１３をポリシリコン層から構成する代わりに、ポリサイドや金属シリサイドから構成することもできる。次に、半導体基板１０にイオン注入を行い、ＬＤＤ構造を形成する。その後、全面にＣＶＤ法にてＳｉＯ2層を形成した後、このＳｉＯ2層をエッチバックすることによって、ゲート電極１３の側面にゲートサイドウオール（図示せず）を形成する。次いで、半導体基板１０にイオン注入を施した後、イオン注入された不純物の活性化アニール処理を行うことによって、ソース／ドレイン領域１４を形成する。
【０１０３】
［工程−１１０］
次いで、ＳｉＯ2から成る下層絶縁層１６ＡをＣＶＤ法にて形成した後、書込用トランジスタＴＲWの一方のソース／ドレイン領域１４及び読出用トランジスタＴＲRの他方のソース／ドレイン領域１４、書込用トランジスタＴＲWの他方のソース／ドレイン領域１４、検出用トランジスタＴＲDのゲート電極、選択用トランジスタＴＲSの一方のソース／ドレイン領域１４のそれぞれの上方の下層絶縁層１６Ａに開口部をＲＩＥ法にて形成する。そして、かかる開口部内を含む下層絶縁層１６Ａ上に不純物がドーピングされたポリシリコン層をＣＶＤ法にて形成する。これによって、接続孔（コンタクトホール）１５，１８Ａ，１８Ｂ，１８Ｃを得ることができる。次に、下層絶縁層１６Ａ上のポリシリコン層をパターニングすることによって、ビット線ＢＬ及びサブビット線１９を形成する。サブビット線１９によって、接続孔１８Ａ，１８Ｂ，１８Ｃが電気的に接続される。その後、ＢＰＳＧから成る上層絶縁層１６ＢをＣＶＤ法にて全面に形成する。尚、ＢＰＳＧから成る上層絶縁層１６Ｂの形成後、窒素ガス雰囲気中で例えば９００゜Ｃ×２０分間、上層絶縁層をリフローさせることが好ましい。更には、必要に応じて、例えば化学的機械的研磨法（ＣＭＰ法）にて上層絶縁層１６Ｂの頂面を化学的及び機械的に研磨し、上層絶縁層１６Ｂを平坦化することが望ましい。尚、下層絶縁層と上層絶縁層を纏めて、絶縁層１６と呼ぶ場合がある。
【０１０４】
［工程−１２０］
次に、選択用トランジスタＴＲSの他方のソース／ドレイン領域１４の上方の絶縁層１６に開口部をＲＩＥ法にて形成した後、かかる開口部内を、不純物をドーピングしたポリシリコンで埋め込み、接続孔（コンタクトホール）１７を完成させる。ビット線ＢＬは、下層絶縁層１６Ａ上を、図の左右方向に接続孔１７と接触しないように延びている。
【０１０５】
尚、接続孔１５，１８Ａ，１８Ｂ，１８Ｃ，１７は、絶縁層１６に形成された開口部内に、例えば、タングステン、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ2、ＭｏＳｉ2等の高融点金属や金属シリサイドから成る金属配線材料を埋め込むことによって形成することもできる。接続孔１７の頂面は上層絶縁層１６Ｂの表面と略同じ平面に存在していてもよいし、接続孔１７の頂部が上層絶縁層１６Ｂの表面に延在していてもよい。タングステンにて開口部を埋め込み、接続孔１７を形成する条件を、以下の表２に例示する。尚、タングステンにて開口部を埋め込む前に、Ｔｉ層及びＴｉＮ層を順に例えばマグネトロンスパッタ法にて開口部内を含む絶縁層１６の上に形成することが好ましい。ここで、Ｔｉ層及びＴｉＮ層を形成する理由は、オーミックな低コンタクト抵抗を得ること、ブランケットタングステンＣＶＤ法における半導体基板１０の損傷発生の防止、タングステンの密着性向上のためである。
【０１０６】
［表２］
Ｔｉ層（厚さ：２０ｎｍ）のスパッタ条件
プロセスガス：Ａｒ＝３５sccm
圧力        ：０．５２Ｐａ
ＲＦパワー  ：２ｋＷ
基板の加熱  ：無し
ＴｉＮ層（厚さ：１００ｎｍ）のスパッタ条件
プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm
圧力        ：１．０Ｐａ
ＲＦパワー  ：６ｋＷ
基板の加熱  ：無し
タングステンのＣＶＤ形成条件
使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０sccm
圧力    ：１０．７ｋＰａ
形成温度：４５０゜Ｃ
タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件
第１段階のエッチング：タングステン層のエッチング
使用ガス  ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５sccm
圧力      ：４６Ｐａ
ＲＦパワー：２７５Ｗ
第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング
使用ガス  ：Ａｒ／Ｃｌ2＝７５／５sccm
圧力      ：６．５Ｐａ
ＲＦパワー：２５０Ｗ
【０１０７】
［工程−１３０］
次に、絶縁層１６上に、ＴｉＮから成る密着層（図示せず）を形成することが望ましい。そして、密着層上にＩｒから成る第１の電極（下部電極）２１を構成する第１の電極材料層を、例えばスパッタ法にて形成し、第１の電極材料層及び密着層をフォトリソグラフィ技術及びドライエッチング技術に基づきパターニングすることによって、第１の電極２１（共通ノードＣＮ）を得ることができる。
【０１０８】
［工程−１４０］
その後、例えば、ＭＯＣＶＤ法によって、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料（具体的には、例えば、結晶化温度７５０゜ＣのＢｉ2ＳｒＴａ2Ｏ9）から成る強誘電体薄膜を全面に形成する。その後、２５０゜Ｃの空気中で乾燥処理を行った後、７５０゜Ｃの酸素ガス雰囲気で１時間の熱処理を施し、結晶化を促進させた後、必要に応じて、フォトリソグラフィ技術、ドライエッチング技術に基づき強誘電体薄膜をパターニングして、強誘電体層２２を得る。
【０１０９】
［工程−１５０］
次に、ＩｒＯ2-X層、Ｐｔ層を、スパッタ法にて、順次、全面に形成した後、フォトリソグラフィ技術、ドライエッチング技術に基づき、Ｐｔ層、ＩｒＯ2-X層、強誘電体層２２を順次、パターニングして、プレート線ＰＬmを兼ねた第２の電極２３及び強誘電体層２２を形成する。尚、エッチングによって、強誘電体層２２にダメージが加わる場合には、ダメージ回復に必要とされる温度にて、熱処理を行えばよい。その後、絶縁層１６及び第２の電極２３の上に絶縁膜２６Ａを形成する。
【０１１０】
尚、後述する実施の形態２〜実施の形態５における不揮発性メモリの製造においては、その後、
・層間絶縁層２６の形成及び平坦化処理
・開口部の形成及び接続孔２７の形成
・第１の電極３１、結晶化温度７００゜ＣのＢｉ2Ｓｒ（Ｔａ1.5Ｎｂ0.5）Ｏ9から成る強誘電体層３２、及び第２の電極３３の形成
・絶縁膜３６Ａの形成
を、順次、行えばよい。尚、Ｂｉ2Ｓｒ（Ｔａ1.5Ｎｂ0.5）Ｏ9から成る強誘電体層３２に対して、結晶化促進のための熱処理を、７００゜Ｃの酸素ガス雰囲気で１時間、行えばよい。
【０１１１】
尚、各第２の電極はプレート線を兼ねていなくともよい。この場合には、絶縁膜２６Ａ，３６Ａの形成完了後、第２の電極２３、第２の電極３３を接続孔（ビアホール）によって接続し、併せて、絶縁膜２６Ａ，３６Ａ上に、かかる接続孔と接続したプレート線を形成すればよい。
【０１１２】
例えば、Ｂｉ2ＳｒＴａ2Ｏ9から成る強誘電体薄膜の形成条件を、以下の表３に例示する。尚、表３中、「ｔｈｄ」は、テトラメチルヘプタンジオネートの略である。また、表３に示したソース原料はテトラヒドロフラン（ＴＨＦ）を主成分とする溶媒中に溶解されている。
【０１１３】
0004069607.tif 000002
【０１１４】
あるいは又、Ｂｉ2ＳｒＴａ2Ｏ9から成る強誘電体薄膜をパルスレーザアブレーション法、ゾル−ゲル法、あるいはＲＦスパッタ法にて全面に形成することもできる。これらの場合の形成条件を、以下の表４、表５、表６に例示する。尚、ゾル−ゲル法によって厚い強誘電体薄膜を形成する場合、所望の回数、スピンコート及び乾燥、あるいはスピンコート及び焼成（又は、アニール処理）を繰り返せばよい。
【０１１５】
［表４］
パルスレーザアブレーション法による形成
ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、５Ｈｚ）
形成温度  ：４００〜８００゜Ｃ
酸素濃度  ：３Ｐａ
【０１１６】
0004069607.tif 000003
【０１１７】
［表６］
ＲＦスパッタ法による形成
ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9セラミックターゲット
ＲＦパワー：１．２Ｗ〜２．０Ｗ／ターゲット１ｃｍ2
雰囲気圧力：０．２〜１．３Ｐａ
形成温度  ：室温〜６００゜Ｃ
プロセスガス：Ａｒ／Ｏ2の流量比＝２／１〜９／１
【０１１８】
強誘電体層を、ＰＺＴあるいはＰＬＺＴから構成するときの、マグネトロンスパッタ法によるＰＺＴあるいはＰＬＺＴの形成条件を以下の表７に例示する。あるいは又、ＰＺＴやＰＬＺＴを、反応性スパッタ法、電子ビーム蒸着法、ゾル−ゲル法、又はＭＯＣＶＤ法にて形成することもできる。
【０１１９】
［表７］
ターゲット  ：ＰＺＴあるいはＰＬＺＴ
プロセスガス：Ａｒ／Ｏ2＝９０体積％／１０体積％
圧力        ：４Ｐａ
パワー      ：５０Ｗ
形成温度    ：５００゜Ｃ
【０１２０】
更には、ＰＺＴやＰＬＺＴをパルスレーザアブレーション法にて形成することもできる。この場合の形成条件を以下の表８に例示する。
【０１２１】
［表８］
ターゲット：ＰＺＴ又はＰＬＺＴ
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、３Ｈｚ）
出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2）
形成温度  ：５５０〜６００゜Ｃ
酸素濃度  ：４０〜１２０Ｐａ
【０１２２】
プレート線の延びる方向に隣接した実施の形態１の２つの不揮発性メモリのそれぞれを構成するメモリセル（これらのメモリセルは同じプレート線を共通している）を、同時に動作させることによって、２つのメモリセルに相補的に１ビットを記憶させることもできるし、独立して動作させることによって、２つのメモリセルのＰそれぞれに１ビットを記憶させることもできる。これらの動作のより詳細は、実施の形態２において説明する。
【０１２３】
（実施の形態２）
実施の形態２は、本発明の第３の態様及び第４の態様に係るゲインセルタイプの不揮発性メモリに関する。実施の形態２の不揮発性メモリの回路図を図９に示し、図９におけるメモリユニットのより具体的な回路図を図１０に示す。また、不揮発性メモリを切断したときのビット線の延びる方向と平行における実施の形態２の不揮発性メモリの模式的な一部断面図を図１１に示す。図においては、ビット線方向に隣接する２つのメモリユニットブロック（１つの不揮発性メモリを構成する）を図示するが、メモリユニットブロックの一方の構成要素の参照番号には「’」を付した。尚、２つのメモリユニットブロックは同一の構成であるが故に、以下、一方のメモリユニットブロックについて説明を行う。ここで、図１０には、プレート線の延びる方向に隣接する別の不揮発性メモリＭBにおける１つのメモリユニットブロックＭＢBを示すが、このメモリユニットブロックＭＢBはメモリユニットブロックＭＢAと同じ構成を有する。
【０１２４】
実施の形態２の不揮発性メモリＭAは、
（Ａ）信号検出回路と、
（Ｂ）複数のメモリユニットブロックＭＢA，ＭＢA’、
から成り、
例えば、メモリユニットブロックＭＢAは、
（Ｂ−１）選択用トランジスタＴＲSAと、
（Ｂ−２）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態２においては、Ｍ＝８）のメモリセルＭＣANMから構成された、Ｎ個（但し、Ｎ≧２であり、実施の形態２においては、Ｎ＝２）のメモリユニットＭＵANと、
（Ｂ−３）Ｍ×Ｎ本のプレート線、
から成る。
【０１２５】
そして、メモリユニットブロックＭＢAのＮ個のメモリユニットＭＵANは、絶縁層２６（以下、便宜上、層間絶縁層２６と呼ぶ）を介して積層されており、各メモリセルＭＣANMは、第１の電極２１，３１と強誘電体層２２，３２と第２の電極２３，３３とから成る。そして、メモリユニットブロックＭＢAの各メモリユニットＭＵAnにおいて、メモリセルＭＣAnmの第１の電極は共通であり、これらの共通の第１の電極は、メモリユニットブロックＭＢAの選択用トランジスタＴＲSAを介して、信号検出回路に接続されている。更には、メモリユニットブロックＭＢAの第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットＭＵAnにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルＭＣAnmの第２の電極は、メモリユニットブロックＭＢAの第［（ｎ−１）Ｍ＋ｍ］番目のプレート線ＰＬ(n-1)M+mに接続されている。そして、信号検出回路は、メモリユニットブロックＭＢAのメモリユニットＭＵAnにおける共通の第１の電極の電位変化（メモリセルＭＣAnmに記憶されたデータに基づく）を検出し、この検出結果をビット線ＢＬAに電流又は電圧として伝達する。この信号検出回路は、具体的には、次に説明する書込用トランジスタＴＲWと、読出用トランジスタＴＲRと、検出用トランジスタＴＲDから構成されている。
【０１２６】
あるいは又、実施の形態２の不揮発性メモリＭAは、
（Ａ）ビット線ＢＬAと、
（Ｂ）書込用トランジスタＴＲWと、
（Ｃ）読出用トランジスタＴＲRと、
（Ｄ）検出用トランジスタＴＲDと、
（Ｅ）複数のメモリユニットブロックＭＢA，ＭＢA’、
から成り、
例えば、メモリユニットブロックＭＢAは、
（Ｅ−１）選択用トランジスタＴＲSAと、
（Ｅ−２）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態２においては、Ｍ＝８）のメモリセルＭＣANMから構成された、Ｎ個（但し、Ｎ≧２であり、実施の形態２においては、Ｎ＝２）のメモリユニットＭＵANと、
（Ｅ−３）Ｍ×Ｎ本のプレート線、
から成る。
【０１２７】
そして、メモリユニットブロックＭＢAのＮ個のメモリユニットＭＵANは、層間絶縁層２６を介して積層されており、各メモリセルＭＣANMは、第１の電極２１，３１と強誘電体層２２，３２と第２の電極２３，３３とから成る。メモリユニットブロックＭＢAの各メモリユニットＭＵAnにおいて、メモリセルＭＣAnmの第１の電極は共通であり、これらの共通の第１の電極は、メモリユニットブロックＭＢAの選択用トランジスタＴＲSA、及び、書込用トランジスタＴＲWを介してビット線ＢＬAに接続されている。具体的には、メモリユニットＭＵA1において、メモリセルＭＣA1Mの第１の電極２１は共通であり（この共通の第１の電極を第１の共通ノードＣＮA1と呼ぶ）、共通の第１の電極２１（第１の共通ノードＣＮA1）は、選択用トランジスタＴＲSA、及び、書込用トランジスタＴＲWを介してビット線ＢＬAに接続されている。また、メモリユニットＭＵA2において、メモリセルＭＣA2Mの第１の電極３１は共通であり（この共通の第１の電極を第２の共通ノードＣＮA2と呼ぶ）、共通の第１の電極３１（第２の共通ノードＣＮA2）は、選択用トランジスタＴＲSA、及び、書込用トランジスタＴＲWを介してビット線ＢＬAに接続されている。更には、第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットＭＵAnにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルＭＣAnmの第２の電極２３，３３は、第［（ｎ−１）Ｍ＋ｍ］番目のプレート線ＰＬ(n-1)M+mに接続されている。尚、このプレート線ＰＬ(n-1)M+mは、プレート線の延びる方向に隣接する不揮発性メモリＭBのメモリユニットブロックＭＢBを構成する各メモリセルＭＣBNMの第２の電極２３，３３にも接続されている。実施の形態２においては、より具体的には、各プレート線は、第２の電極２３，３３から延在している。
【０１２８】
選択用トランジスタＴＲSAの一方のソース／ドレイン領域１４は、接続孔１８Ｃ、サブビット線１９、接続孔１８Ｂ、書込用トランジスタＴＲWを介してビット線ＢＬAに接続されている。一方、選択用トランジスタＴＲSAの他方のソース／ドレイン領域１４は、絶縁層１６に設けられた接続孔１７を介して、第１層目のメモリユニットＭＵA1における共通の第１の電極２１（第１の共通ノードＣＮA1）に接続されている。更には、選択用トランジスタＴＲSAの他方のソース／ドレイン領域１４は、絶縁層１６に設けられた接続孔１７、及び、層間絶縁層２６に設けられた接続孔２７を介して、第２層目のメモリユニットＭＵA2における共通の第１の電極３１（第２の共通ノードＣＮA2）に接続されている。尚、図中、参照番号３６Ａは絶縁膜である。
【０１２９】
ビット線ＢＬAは、センスアンプＳＡに接続されている。また、プレート線ＰＬ(n-1)M+mはプレート線デコーダ／ドライバＰＤに接続されている。更には、ワード線ＷＬSは、ワード線デコーダ／ドライバＷＤに接続されている。ワード線ＷＬは、図１１の紙面垂直方向に延びている。また、不揮発性メモリＭAのメモリユニットブロックＭＢAを構成するメモリセルＭＣA1mの第２の電極２３は、図１１の紙面垂直方向に隣接する別の不揮発性メモリＭBのメモリユニットブロックＭＢBを構成するメモリセルＭＣB1mの第２の電極と共通であり、プレート線ＰＬ(n-1)M+mを兼ねている。更には、不揮発性メモリＭAのメモリユニットブロックＭＢAを構成するメモリセルＭＣA2mの第２の電極３３は、図１１の紙面垂直方向に隣接する別の不揮発性メモリＭBのメモリユニットブロックＭＢBを構成するメモリセルＭＣB2mの第２の電極と共通であり、プレート線ＰＬ(n-1)M+mを兼ねている。また、ワード線ＷＬSは、不揮発性メモリＭAを構成する選択用トランジスタＴＲSAと、図１１の紙面垂直方向に隣接する別の不揮発性メモリＭBを構成する選択用トランジスタＴＲSBとで共通である。
【０１３０】
検出用トランジスタＴＲDの一端は所定の電位（例えば、電源Ｖcc）を有する配線に接続され、他端は読出用トランジスタＴＲRを介してビット線ＢＬAに接続されている。書込用トランジスタＴＲW、読出用トランジスタＴＲR、及び、検出用トランジスタＴＲDの構成、これらの動作、これらとメモリユニットブロックとの関係は、実質的に実施の形態１と同様とすることができるので、詳細な説明は省略する。
【０１３１】
そして、メモリユニットブロックＭＢAの例えばメモリセルＭＣAnmへのデータの書き込み時、
▲１▼  書込用トランジスタＴＲW、及び、
▲２▼  メモリユニットブロックＭＢAの選択用トランジスタＴＲSA、
が導通状態とされ、
▲３▼  読出用トランジスタＴＲR、及び、
▲４▼  メモリユニットブロックＭＢA以外のメモリユニットブロックＭＢA’の選択用トランジスタＴＲSA’、
が非導通状態とされ、
メモリユニットブロックＭＢAの例えばメモリセルＭＣAnmに記憶されたデータの読み出し時、
▲１▼  書込用トランジスタＴＲW、及び、
▲２▼  メモリユニットブロックＭＢA以外のメモリユニットブロックＭＢA’の選択用トランジスタＴＲSA’、
が非導通状態とされ、
▲３▼  読出用トランジスタＴＲR、及び、
▲４▼  メモリユニットブロックＭＢAの選択用トランジスタＴＲSA、
が導通状態とされ、メモリユニットブロックＭＢAの例えばメモリセルＭＣAnmに記憶されたデータに基づき共通の第１の電極（ＣＮAn）に生じた電位により、検出用トランジスタＴＲDの動作が制御される。
【０１３２】
図１０に回路図を示す不揮発性メモリＭA，ＭBにおいて、不揮発性メモリＭA，ＭBを構成する選択用トランジスタＴＲSA，ＴＲSBは同じワード線ＷＬSに接続されている。そして、対となったメモリセルＭＣAnm，ＭＣBnm（ｎ＝１，２・・・，Ｎ、及び、ｍ＝１，２・・・，Ｍ）に相補的なデータが記憶される。例えば、メモリセルＭＣAnm，ＭＣBnm（ここで、ｍは１，２・・・，８のいずれか）に記憶されたデータを読み出す場合、ワード線ＷＬSを選択し、プレート線ＰＬj（ｍ≠ｊ）には、例えば（１／２）Ｖccの電圧を印加した状態で、プレート線ＰＬ(n-1)M+mを駆動する。ここで、Ｖccは、例えば、電源電圧である。これによって、相補的なデータに相当する電位が、対となったメモリセルＭＣAnm，ＭＣBnmから共通ノードＣＮAn，ＣＮBnに出現し、その結果、検出用トランジスタＴＲD，検出用トランジスタＴＲBD（この検出用トランジスタＴＲBDは、不揮発性メモリＭBを構成する検出用トランジスタである）の動作が制御され、相補的なデータに相当する電位が、検出用トランジスタＴＲD、読出用トランジスタＴＲR、及び、検出用トランジスタＴＲBD、読出用トランジスタＴＲBR（この読出用トランジスタＴＲBRは、不揮発性メモリＭBを構成する読出用トランジスタである）を介して対となったビット線ＢＬA，ＢＬBに電圧（ビット線電位）として現れる。そして、かかる対となったビット線ＢＬA，ＢＬBの電圧（ビット線電位）を、センスアンプＳＡで検出する。
【０１３３】
以下、実施の形態２の不揮発性メモリからデータを読み出し、再書き込みする方法について説明する。尚、一例として、対となった不揮発性メモリＭA，ＭBにおける対となった（即ち、プレート線が共通である）メモリセルＭＣA11，ＭＣB11からデータを読み出すものとし、メモリセルＭＣA11にはデータ「１」が、メモリセルＭＣB11にはデータ「０」が記憶されているとする。図１２に動作波形を示す。尚、図１２中、括弧内の数字は、以下に説明する工程の番号と対応している。
【０１３４】
（１Ｃ）待機状態では、ビット線、ワード線、全プレート線が０ボルトとなっている。更には、共通ノードＣＮA1，ＣＮA2，ＣＮB1，ＣＮB2も０ボルトで浮遊状態となっている。データの読出し時、及び、再書込み時、メモリユニットブロックＭＢA，ＭＢB以外のメモリユニットブロックＭＢA’，ＭＢBの選択用トランジスタは、常にオフ状態にある。
【０１３５】
（２Ｃ）データ読み出し時、選択プレート線ＰＬ1にＶccを印加する。このとき、選択メモリセルＭＣA11にはデータ「１」が記憶されているので、強誘電体層に分極反転が生じ、蓄積電荷量が増加し、共通ノードＣＮA1，ＣＮA2の電位が上昇する。一方、選択メモリセルＭＣB11にはデータ「０」が記憶されているので、強誘電体層に分極反転が生ぜず、共通ノードＣＮB1，ＣＮB2の電位は殆ど上昇しない。即ち、共通ノードＣＮB1，ＣＮB2は、非選択メモリセルの強誘電体層を介して複数の非選択プレート線ＰＬjにカップリングされているので、共通ノードＣＮB1，ＣＮB2の電位は０ボルトに比較的近いレベルに保たれる。このようにして、選択メモリセルＭＣA11，ＭＣB11に記憶されたデータに依存して共通ノードＣＮA1，ＣＮA2，ＣＮB1，ＣＮB2の電位に変化が生じる。従って、選択メモリセルの強誘電体層には、分極反転に十分な電界を与えることができる。
【０１３６】
（３Ｃ）次に、ビット線ＢＬA，ＢＬBを浮遊状態とし、選択用トランジスタＴＲSA，ＴＲSB及び読出用トランジスタＴＲR，ＴＲBR（この読出用トランジスタＴＲBRは、不揮発性メモリＭBを構成する読出用トランジスタである）をオン状態とする。これによって、選択メモリセルＭＣA11に記憶されたデータに基づき共通の第１の電極（共通ノードＣＮA1，ＣＮA2）に生じた電位により、検出用トランジスタＴＲDの動作が制御され、選択メモリセルＭＣB11に記憶されたデータに基づき共通の第１の電極（共通ノードＣＮB1，ＣＮB2）に生じた電位により、検出用トランジスタＴＲBD（この検出用トランジスタＴＲBDは、不揮発性メモリＭBを構成する検出用トランジスタである）の動作が制御される。具体的には、検出用トランジスタＴＲDの一方のソース／ドレイン領域１４は所定の電位Ｖccを有する配線（電位：Ｖcc）に接続されており、選択メモリセルＭＣA11にデータ「１」が記憶されているので、検出用トランジスタＴＲDがオン状態となり、かかる配線から検出用トランジスタＴＲD及び読出用トランジスタＴＲRを介してビット線ＢＬAに電流が流れ、ビット線ＢＬAの電位が上昇する。一方、選択メモリセルＭＣB11にはデータ「０」が記憶されているので、検出用トランジスタＴＲBDはオフ状態となり、ビット線ＢＬBの電位は上昇しない。
【０１３７】
（４Ｃ）次いで、選択用トランジスタＴＲSA，ＴＲSB及び読出用トランジスタＴＲR，ＴＲBRをオフ状態とする。
【０１３８】
（５Ｃ）その後、ビット線ＢＬに接続されたセンスアンプＳＡを活性化してデータを増幅し、データの読み出し動作を完了する。
【０１３９】
以上の動作によって、選択メモリセルＭＣA11，ＭＣB11に記憶されていたデータが一旦破壊されてしまうので、データの再書き込み動作を行う。
【０１４０】
（６Ｃ）そのために、先ず、非選択プレート線ＰＬj（ｊ≠１）の電位を（１／２）Ｖccとする。
【０１４１】
（７Ｃ）その後、選択用トランジスタＴＲSA，ＴＲSB、及び、書込用トランジスタＴＲW，ＴＲBW（この書込用トランジスタＴＲBWは、不揮発性メモリＭBを構成する書込用トランジスタである）をオン状態とする。これによって、共通ノードＣＮA1，ＣＮA2，ＣＮB1，ＣＮB2の電位はビット線ＢＬA，ＢＬBの電位と等しくなる。即ち、選択メモリセルＭＣA11に記憶されていたデータが「１」の場合には、共通ノードＣＮA1，ＣＮA2の電位はＶccとなり、選択メモリセルＭＣB11に記憶されていたデータが「０」の場合には、共通ノードＣＮB1，ＣＮB2の電位は０ボルトとなる。選択プレート線ＰＬ1の電位はＶccのままであるが故に、共通ノードＣＮB1，ＣＮB2の電位が０ボルトの場合、選択メモリセルＭＣB11にはデータ「０」が再書き込みされる。
【０１４２】
（８Ｃ）次に、選択プレート線ＰＬ1の電位を０ボルトとする。これによって、選択メモリセルＭＣA11に記憶されていたデータが「１」の場合には、共通ノードＣＮA1，ＣＮA2の電位がＶccであるが故に、データ「１」が再書き込みされる。選択メモリセルＭＣB11にデータ「０」が既に再書き込みされていた場合には、選択メモリセルに変化は生じない。
【０１４３】
（９Ｃ）その後、ビット線ＢＬを０ボルトとする。
【０１４４】
（１０Ｃ）最後に、非選択プレート線ＰＬjを０ボルトとし、選択用トランジスタＴＲSA，ＴＲSB、及び、書込用トランジスタＴＲW，ＴＲBWをオフ状態とする。
【０１４５】
他のメモリセル（ＭＣAnm，ＭＣBnm）からデータを読み出し、データを再書き込みする場合には、同様の操作を繰り返す。
【０１４６】
不揮発性メモリＭA，ＭBを構成する選択用トランジスタＴＲSA，ＴＲSBを、それぞれ、異なるワード線ＷＬSA，ＷＬSBに接続し、メモリセルＭＣAnm，ＭＣBnmを独立して制御し、例えばダミーセル等を用いて、対となったビット線ＢＬA，ＢＬBの一方に参照電圧（データ「１」の読み出し電位と、データ「０」の読み出し電位の中間の参照電位）を印加することによって、メモリセルＭＣAnm，ＭＣBnmのそれぞれからデータを読み出すこともできる。このような構成を採用する場合の回路図は、図１３を参照のこと。尚、選択用トランジスタＴＲSA，ＴＲSBを同時に駆動すれば、図１０に示した回路と等価となる。
【０１４７】
このように、各メモリセルＭＣAnm，ＭＣBnm（ｎ＝１，２であり、ｍ＝１，２・・・，８）のそれぞれに１ビットがデータとして記憶され（図１３の参照）、あるいは又、対となったメモリセルＭＣAnm，ＭＣBnmに相補的なデータが１ビットとして記憶される（図１０参照）。実際の不揮発性メモリにおいては、この１６ビットあるいは８ビットを記憶するメモリユニットの集合がアクセス単位ユニットとしてアレイ状に配設されている。そして、選択用トランジスタのワード線ＷＬS（ＷＬSA，ＷＬSB）、プレート線ＰＬ(n-1)M+mが共有された複数のアクセス単位ユニットに対して、一括して、データの書き込み、あるいは、データの読み出し及び再書き込みを行う。即ち、メモリアレイにおいては、全ての不揮発性メモリが一括して、順次、作動状態となり、あるいは又、一括して不作動（待機）状態となる。
【０１４８】
対となった不揮発性メモリにおける一対の選択用トランジスタＴＲSA及びＴＲSBは、ワード線ＷＬS、及び、対となったビット線ＢＬA，ＢＬBによって囲まれた領域を占めている。従って、仮に、ワード線及びビット線が最短ピッチで配置されるとすると、対となった不揮発性メモリにおける一対の選択用トランジスタＴＲSA及びＴＲSBの最小面積は、８Ｆ2である。しかしながら、トランジスタＴＲSA，ＴＲSB，ＴＲW，ＴＲR，ＴＲDを、Ｍ組の対となったメモリセルＭＣA1m，ＭＣA2m，ＭＣB1m，ＭＣB2m（ｍ＝１，２・・・，Ｍ）で共有するが故に、１ビット当たりの選択用トランジスタＴＲSA，ＴＲSBの数が少なくて済み、また、ワード線ＷＬSの配置も緩やかなので、不揮発性メモリの縮小化を図り易い。しかも、周辺回路についても、１本のワード線デコーダ／ドライバＷＤとＭ本のプレート線デコーダ／ドライバＰＤでＭビットを選択することができる。従って、このような構成を採用することで、セル面積が８Ｆ2に近いレイアウトを実現可能であり、ＤＲＡＭ並のチップサイズを実現することができる。
【０１４９】
（実施の形態３）
実施の形態３は、本発明の第５の態様及び第６の態様に係るゲインセルタイプの不揮発性メモリに関する。実施の形態３の不揮発性メモリの回路図を図１４に示し、図１４におけるメモリユニットのより具体的な回路図を図１５に示す。また、不揮発性メモリを切断したときのビット線の延びる方向と平行における実施の形態３の不揮発性メモリの模式的な一部断面図を図１６に示す。図においては、ビット線方向に隣接する２つのメモリユニットブロック（１つの不揮発性メモリを構成する）を図示するが、メモリユニットブロックの一方の構成要素の参照番号には「’」を付した。尚、２つのメモリユニットブロックは同一の構成であるが故に、以下、一方のメモリユニットブロックについて説明を行う。ここで、図１５には、プレート線の延びる方向に隣接する別の不揮発性メモリＭBにおける１つのメモリユニットブロックＭＢBを示すが、このメモリユニットブロックＭＢBはメモリユニットブロックＭＢAと同じ構成を有する。
【０１５０】
実施の形態３の不揮発性メモリＭAは、
（Ａ）信号検出回路と、
（Ｂ）複数のメモリユニットブロックＭＢA，ＭＢA’、
から成り、
例えば、メモリユニットブロックＭＢAは、
（Ｂ−１）Ｎ個（但し、Ｎ≧２であり、実施の形態３においては、Ｎ＝２）の選択用トランジスタＴＲSANと、
（Ｂ−２）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態３においては、Ｍ＝８）のメモリセルＭＣANMから構成された、Ｎ個のメモリユニットＭＵANと、
（Ｂ−３）Ｍ本のプレート線ＰＬM、
から成る。
【０１５１】
そして、メモリユニットブロックＭＢAにおけるＮ個のメモリユニットＭＵANは、絶縁層（層間絶縁層２６）を介して積層されている。各メモリセルＭＣAnmは、第１の電極２１，３１と強誘電体層２２，３２と第２の電極２３，３３とから成り、メモリユニットブロックＭＢAの各メモリユニットＭＵAnにおいて、メモリセルＭＣAnmの第１の電極２１，３１は共通であり、メモリユニットブロックＭＢAの第ｎ番目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットＭＵAnにおける共通の第１の電極は、メモリユニットブロックＭＢAの第ｎ番目の選択用トランジスタＴＲSAnを介して、信号検出回路に接続されている。更には、メモリユニットブロックＭＢAの第ｎ番目のメモリユニットＭＵAnにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルＭＣAnmの第２の電極は、メモリユニットブロックＭＢAのメモリユニットＭＵAn間で共通とされた第ｍ番目のプレート線ＰＬmに接続されている。そして、信号検出回路は、メモリユニットブロックＭＢAのメモリユニットＭＵAnにおける共通の第１の電極の電位変化（メモリセルＭＣAnmに記憶されたデータに基づく）を検出し、この検出結果をビット線ＢＬAに電流又は電圧として伝達する。この信号検出回路は、具体的には、次に説明する書込用トランジスタＴＲWと、読出用トランジスタＴＲRと、検出用トランジスタＴＲDから構成されている。
【０１５２】
あるいは又、実施の形態３の不揮発性メモリＭAは、
（Ａ）ビット線ＢＬAと、
（Ｂ）書込用トランジスタＴＲWと、
（Ｃ）読出用トランジスタＴＲRと、
（Ｄ）検出用トランジスタＴＲDと、
（Ｅ）複数のメモリユニットブロックＭＢA，ＭＢA’、
から成り、
例えば、メモリユニットブロックＭＢAは、
（Ｅ−１）Ｎ個（但し、Ｎ≧２であり、実施の形態３においては、Ｍ＝２）の選択用トランジスタＴＲSANと、
（Ｅ−２）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態３においては、Ｍ＝８）のメモリセルＭＣANMから構成された、Ｎ個のメモリユニットＭＵANと、
（Ｅ−３）Ｍ本のプレート線ＰＬM、
から成る。
【０１５３】
そして、メモリユニットブロックＭＢAにおけるＮ個のメモリユニットＭＵANは、絶縁層（層間絶縁層２６）を介して積層されている。各メモリセルは、第１の電極と強誘電体層と第２の電極とから成る。具体的には、第１番目（以下、第１層目と呼ぶ）のメモリユニットＭＵA1を構成する各メモリセルＭＣA1Mは、第１の電極２１と強誘電体層２２と第２の電極２３とから成り、第２番目（以下、第２層目と呼ぶ）のメモリユニットＭＵA2を構成する各メモリセルＭＣA2Mは、第１の電極３１と強誘電体層３２と第２の電極３３とから成る。更には、各メモリユニットＭＵAnにおいて、メモリセルＭＣAnmの第１の電極２１，３１は共通である。具体的には、第１層目のメモリユニットＭＵA1において、メモリセルＭＣA1Mの第１の電極２１は共通である。この共通の第１の電極２１を第１の共通ノードＣＮA1と呼ぶ場合がある。また、第２層目のメモリユニットＭＵA2において、メモリセルＭＣA2Mの第１の電極３１は共通である。この共通の第１の電極３１を第２の共通ノードＣＮA2と呼ぶ場合がある。更には、第ｎ番目（但し、ｎ＝１，２・・・，Ｎであり、第ｎ層目と呼ぶ）のメモリユニットＭＵAnにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極２３，３３は、メモリユニットＭＵAn間で共通とされた第ｍ番目のプレート線ＰＬmに接続されている。実施の形態３においては、より具体的には、各プレート線は、第２の電極２３，３３から延在している。
【０１５４】
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットＭＵAnにおける共通の第１の電極は、第ｎ番目の選択用トランジスタＴＲSAn、及び、書込用トランジスタＴＲWを介してビット線ＢＬAに接続されている。具体的には、各選択用トランジスタＴＲSA1，ＴＲSA2の一方のソース／ドレイン領域１４は、接続孔１８Ｃ、サブビット線１９、接続孔１８Ｂ、書込用トランジスタＴＲWを介してビット線ＢＬAに接続されている。一方、第１番目の選択用トランジスタＴＲSA1の他方のソース／ドレイン領域１４は、絶縁層１６に設けられた接続孔１７を介して、第１層目のメモリユニットＭＵA1における共通の第１の電極２１（第１の共通ノードＣＮA1）に接続されている。また、第２番目の選択用トランジスタＴＲSA2の他方のソース／ドレイン領域１４は、絶縁層１６に設けられた接続孔１７、パッド部２５、及び、層間絶縁層２６に設けられた接続孔２７を介して、第２層目のメモリユニットＭＵA2における共通の第１の電極３１（第２の共通ノードＣＮA2）に接続されている。
【０１５５】
ビット線ＢＬAは、センスアンプＳＡに接続されている。また、プレート線ＰＬMはプレート線デコーダ／ドライバＰＤに接続されている。更には、ワード線ＷＬS1，ＷＬS2は、ワード線デコーダ／ドライバＷＤに接続されている。ワード線ＷＬS1，ＷＬS2は、図１６の紙面垂直方向に延びている。また、不揮発性メモリＭAを構成するメモリセルＭＣA1mの第２の電極２３は、図１６の紙面垂直方向に隣接する不揮発性メモリＭBを構成するメモリセルＭＣB1mの第２の電極２３と共通であり、プレート線ＰＬmを兼ねている。更には、不揮発性メモリＭAを構成するメモリセルＭＣA2Mの第２の電極３３は、図１６の紙面垂直方向に隣接する不揮発性メモリＭBを構成するメモリセルＭＣB2mの第２の電極３３と共通であり、プレート線ＰＬmを兼ねている。これらのプレート線ＰＬmは、図示しない領域において接続されている。また、ワード線ＷＬS1は、不揮発性メモリＭAを構成する選択用トランジスタＴＲSA1と、図１６の紙面垂直方向に隣接する不揮発性メモリＭBを構成する選択用トランジスタＴＲSB1とで共通である。更には、ワード線ＷＬS2は、不揮発性メモリＭAを構成する選択用トランジスタＴＲSA2と、図１６の紙面垂直方向に隣接する不揮発性メモリＭBを構成する選択用トランジスタＴＲSB2とで共通である。
【０１５６】
検出用トランジスタＴＲDの一端は所定の電位（例えば、電源Ｖcc）を有する配線に接続され、他端は読出用トランジスタＴＲRを介してビット線ＢＬAに接続されている。書込用トランジスタＴＲW、読出用トランジスタＴＲR、及び、検出用トランジスタＴＲDの構成、これらの動作、これらとメモリユニットブロックとの関係は、実質的に実施の形態１と同様とすることができるので、詳細な説明は省略する。
【０１５７】
そして、例えば、メモリユニットブロックＭＢAの第ｎ番目のメモリユニットＭＵAnのメモリセルＭＣAnmへのデータの書き込み時、
▲１▼  書込用トランジスタＴＲW、及び、
▲２▼  メモリユニットブロックＭＢAの第ｎ番目の選択用トランジスタＴＲSAn、が導通状態とされ、
▲３▼  読出用トランジスタＴＲR、
▲４▼  メモリユニットブロックＭＢAの第ｎ番目の選択用トランジスタＴＲSAn以外の選択用トランジスタ、及び、
▲５▼  メモリユニットブロックＭＢA以外のメモリユニットブロックＭＢA’の選択用トランジスタＴＲSAN’、
が非導通状態とされ、
メモリユニットブロックＭＢAの第ｎ番目のメモリユニットＭＵAnのメモリセルＭＣAnmに記憶されたデータの読み出し時、
▲１▼  書込用トランジスタＴＲW、
▲２▼  メモリユニットブロックＭＢAの第ｎ番目の選択用トランジスタＴＲSAn以外の選択用トランジスタ、及び、
▲３▼  メモリユニットブロックＭＢA以外のメモリユニットブロックＭＢA’の選択用トランジスタＴＲSAN’、
が非導通状態とされ、
▲４▼  読出用トランジスタＴＲR、及び、
▲５▼  メモリユニットブロックＭＢAの第ｎ番目の選択用トランジスタＴＲSAn、が導通状態とされ、メモリユニットブロックＭＢAの第ｎ番目のメモリユニットＭＵAnのメモリセルＭＣAnmに記憶されたデータに基づき共通の第１の電極（共通ノードＣＮAn）に生じた電位により、検出用トランジスタＴＲDの動作が制御される。
【０１５８】
図１５に回路図を示す不揮発性メモリＭA，ＭBにおいて、選択用トランジスタＴＲSAn，ＴＲSBnは同じワード線ＷＬSnに接続されている。そして、対となったメモリセルＭＣAnm，ＭＣBnm（ｎ＝１，２・・・，Ｎ、及び、ｍ＝１，２・・・，Ｍ）に相補的なデータが記憶される。例えば、メモリセルＭＣAnm，ＭＣBnm（ここで、ｍは１，２・・・，８のいずれか）に記憶されたデータを読み出す場合、ワード線ＷＬSnを選択し、プレート線ＰＬj（ｍ≠ｊ）には、例えば（１／２）Ｖccの電圧を印加した状態で、プレート線ＰＬmを駆動する。ここで、Ｖccは、例えば、電源電圧である。これによって、相補的なデータに相当する電位が、対となったメモリセルＭＣAnm，ＭＣBnmから共通ノードＣＮAn，ＣＮBnに出現し、その結果、検出用トランジスタＴＲD，検出用トランジスタＴＲBD（この検出用トランジスタＴＲBDは、不揮発性メモリＭBを構成する検出用トランジスタである）の動作が制御され、相補的なデータに相当する電位が、検出用トランジスタＴＲD、読出用トランジスタＴＲR、及び、検出用トランジスタＴＲBD、読出用トランジスタＴＲBR（この読出用トランジスタＴＲBRは、不揮発性メモリＭBを構成する読出用トランジスタである）を介して対となったビット線ＢＬA，ＢＬBに電圧（ビット線電位）として現れる。そして、かかる対となったビット線ＢＬA，ＢＬBの電圧（ビット線電位）を、センスアンプＳＡで検出する。
【０１５９】
以下、実施の形態３の不揮発性メモリからデータを読み出し、再書き込みする方法について説明する。尚、一例として、対となった不揮発性メモリＭA，ＭBにおける対となった（即ち、プレート線が共通である）メモリセルＭＣA11，ＭＣB11からデータを読み出すものとし、メモリセルＭＣA11にはデータ「１」が、メモリセルＭＣB11にはデータ「０」が記憶されているとする。図１７に動作波形を示す。尚、図１７中、括弧内の数字は、以下に説明する工程の番号と対応している。
【０１６０】
（１Ｄ）待機状態では、ビット線、ワード線、全プレート線が０ボルトとなっている。更には、共通ノードＣＮも０ボルトで浮遊状態となっている。データの読出し時、及び、再書込み時、メモリユニットブロックＭＢA，ＭＢB以外のメモリユニットブロックＭＢA’，ＭＢB’の選択用トランジスタは、常にオフ状態にある。
【０１６１】
（２Ｄ）データ読み出しが開始されると、先ず、選択されたメモリユニット（アクセス単位ユニット）における全プレート線ＰＬm（ｍ＝１，２，・・・，８）を（１／２）Ｖcc（但し、Ｖccは電源電圧）にプレチャージし、更に、ビット線ＢＬA，ＢＬBを（１／２）Ｖccにプレチャージする。その後、ワード線ＷＬW、ワード線ＷＬS1，ＷＬS2をハイレベルとすることによって、書込用トランジスタＴＲW，ＴＲBW（この書込用トランジスタＴＲBWは、不揮発性メモリＭBを構成する書込用トランジスタである）、選択用トランジスタＴＲSA1，ＴＲSA2，ＴＲSB1，ＴＲSB2をオン状態とする。これによって、共通の第１の電極２１（共通ノードＣＮA1，ＣＮA2、ＣＮB1，ＣＮB2）がビット線ＢＬA，ＢＬBに接続され、共通ノードＣＮA1，ＣＮA2，ＣＮB1，ＣＮB2の電位は（１／２）Ｖccとなる。
【０１６２】
（３Ｄ）次いで、非選択のワード線ＷＬS2をロウレベルとすることによって、選択用トランジスタＴＲSA2，ＴＲSB2をオフ状態とする。これによって、非選択の共通ノードＣＮA2，ＣＮB2は、電位が（１／２）Ｖccのまま、浮遊状態となる。
【０１６３】
（４Ｄ）その後、選択プレート線ＰＬ1、及び、ビット線ＢＬA，ＢＬBを接地線（図示せず）を介して０ボルトまで放電させる。このとき、ビット線ＢＬA，ＢＬBに接続されている共通ノードＣＮA1，ＣＮB1も０ボルトとなる。ビット線ＢＬA，ＢＬBの放電が完了したならば、接地線とビット線ＢＬA，ＢＬBとの電気的な接続を解き、ビット線ＢＬA，ＢＬBを浮遊状態とする。
【０１６４】
（５Ｄ）次に、ワード線ＷＬWをロウレベルとすることによって、書込用トランジスタＴＲW，ＴＲBWをオフ状態し、次いで、ワード線ＷＬRをハイレベルとすることによって、読出用トランジスタＴＲR，ＴＲBR（この読出用トランジスタＴＲBRは、不揮発性メモリＭBを構成する読出用トランジスタである）をオン状態とする。一方、選択プレート線ＰＬ1にＶccを印加する。これによって、データ「１」を記憶していたメモリセルＭＣA11からは、反転電荷が放出され、その結果、検出用トランジスタＴＲDがオン状態となり、配線（電位：Ｖcc）から検出用トランジスタＴＲD及び読出用トランジスタＴＲRを介してビット線ＢＬAに電流が流れ、ビット線ＢＬAの電位が上昇する。一方、選択メモリセルＭＣB11にはデータ「０」が記憶されているので、検出用トランジスタＴＲBD（この検出用トランジスタＴＲBDは、不揮発性メモリＭBを構成する検出用トランジスタである）はオフ状態となり、ビット線ＢＬBの電位は上昇しない。このようにして、ビット線ＢＬA，ＢＬBの間に電位差が生じる。次に、センスアンプＳＡを活性化して、かかるビット線ＢＬA，ＢＬBの間の電位差をデータとして読み出す。
【０１６５】
（６Ｄ）次いで、読出用トランジスタＴＲR，ＴＲBRをオフ状態とする。
【０１６６】
（７Ｄ）その後、ビット線ＢＬA，ＢＬBを、センスアンプＳＡによって充放電させ、ビット線ＢＬAにはＶccを印加し、ビット線ＢＬBには０ボルトを印加する。
【０１６７】
（８Ｄ）次いで、書込用トランジスタＴＲW，ＴＲBWをオン状態とする。その結果、メモリセルＭＣB11には、データ「０」が再び書き込まれる。
【０１６８】
（９Ｄ）その後、選択プレート線ＰＬ1を０ボルトとすることによって、メモリセルＭＣA11には、データ「１」が再び書き込まれる。
【０１６９】
（１０Ｄ）データの読み出しを終了する場合には、次いで、ビット線ＢＬA，ＢＬBを０ボルトまで放電する。次に、プレート線ＰＬm（ｍ＝１，２，・・・，８）を０ボルトまで放電した後、非選択のワード線ＷＬS2を再びハイレベルとし、選択用トランジスタＴＲSA2，ＴＲSB2をオン状態として、メモリユニット（アクセス単位ユニット）の全ての共通ノードＣＮA1，ＣＮA2，ＣＮB1，ＣＮB2を０ボルトとする。
【０１７０】
尚、引き続き、対となった次のメモリセルのデータを読み出す場合には、再び、全プレート線ＰＬm（ｍ＝１，２，・・・，８）を（１／２）Ｖccにプレチャージし、上述の（２Ｄ）〜（９Ｄ）の動作を繰り返す。
【０１７１】
以上のシーケンスに従えば、非選択のメモリセルに加わるディスターブは、常に、（１／２）Ｖcc以下に抑えられる。
【０１７２】
尚、非選択状態であって、しかも、浮遊状態の共通ノードＣＮB1，ＣＮB2の電位は、選択プレート線ＰＬ1と（１／２）Ｖccに固定された非選択プレート線ＰＬj（ｊ＝２，・・・，８）とのカップリング比に従って変動するが、非選択プレート線側のカップリング容量の方が大きい。従って、共通ノードＣＮA2，ＣＮB2の電位変動は、（１／２）Ｖcc〜Ｖccの範囲に抑えられ、メモリセルＭＣA2m，ＭＣB2m（ｍ＝１〜８）に加わるディスターブは、（１／２）Ｖcc以下である。
【０１７３】
また、このような回路構成においては、ディスターブ回数を有限回に制限するために、プレート線又は共通ノードを共有する全メモリセルを一括して、且つ、連続してシリアルにアクセスする仕様とすることが望ましい。即ち、ワード線ＷＬS1にアクセスした場合には、共通ノードＣＮA1，ＣＮB1に関連したメモリセルA1m，ＭＣB1m（ｍ＝１，２，・・・，８）の全てを、順次アクセスする。続いて、ワード線ＷＬS2にアクセスし、共通ノードＣＮA2，ＣＮB2に関連したメモリセルＭＣA2m，ＭＣB2m（ｍ＝１，２，・・・，８）の全てを、順次アクセスする。これにより、メモリユニット（アクセス単位ユニット）内のメモリセルの全てからデータを読み出し、その後、再書き込みを行って、ディスターブによる劣化を回復させる。このようにすれば、ディスターブ回数の上限は、メモリユニット（アクセス単位ユニット）に記憶されるビット数から１を減じた回数となり、信頼性を保証することができる。以上に説明した実施の形態３におけるディスターブ回数は７回である。
【０１７４】
不揮発性メモリＭA，ＭBを構成する選択用トランジスタＴＲSAn，ＴＲSBnを、それぞれ、異なるワード線ＷＬSAn，ＷＬSBnに接続し、メモリセルＭＣAnm，ＭＣBnmを独立して制御し、例えばダミーセル等を用いて、対となったビット線ＢＬA，ＢＬBの一方に参照電圧（データ「１」の読み出し電位と、データ「０」の読み出し電位の中間の参照電位）を印加することによって、メモリセルＭＣAnm，ＭＣBnmのそれぞれからデータを読み出すこともできる。このような構成を採用する場合の回路図は、図１８を参照のこと。尚、選択用トランジスタＴＲSAn，ＴＲSBnを同時に駆動すれば、図１５に示した回路と等価となる。
【０１７５】
このように、各メモリセルＭＣAnm，ＭＣBnm（ｎ＝１，２であり、ｍ＝１，２・・・，８）のそれぞれに１ビットがデータとして記憶され（図１８の参照）、あるいは又、対となったメモリセルＭＣAnm，ＭＣBnmに相補的なデータが１ビットとして記憶される（図１５参照）。実際の不揮発性メモリにおいては、この１６ビットあるいは８ビットを記憶するメモリユニットの集合がアクセス単位ユニットとしてアレイ状に配設されている。そして、選択用トランジスタのワード線ＷＬSn（ＷＬSAn，ＷＬSBn）、プレート線ＰＬmが共有された複数のアクセス単位ユニットに対して、一括して、データの書き込み、あるいは、データの読み出し及び再書き込みを行う。即ち、メモリアレイにおいては、全ての不揮発性メモリが一括して、順次、作動状態となり、あるいは又、一括して不作動（待機）状態となる。
【０１７６】
（実施の形態４）
実施の形態４は、本発明の第７の態様及び第８の態様に係るゲインセルタイプの不揮発性メモリに関する。実施の形態４の不揮発性メモリの回路図を図１９に示す。図１９におけるメモリユニットのより具体的な回路図を図２０に示す。また、不揮発性メモリを切断したときのビット線の延びる方向と平行における実施の形態４の不揮発性メモリの模式的な一部断面図は、実質的に、図１６に示したと同様である。図１９においては、ビット線方向に隣接する２つのメモリユニットブロック（１つの不揮発性メモリを構成する）の一部分を図示するが、メモリユニットブロックの一方の構成要素の参照番号には「’」を付した。尚、２つのメモリユニットブロックは同一の構成であるが故に、以下、一方のメモリユニットブロックについて説明を行う。ここで、図２０には、プレート線の延びる方向に隣接する別の不揮発性メモリＭBにおける１つのメモリユニットブロックＭＢBを示すが、このメモリユニットブロックＭＢBはメモリユニットブロックＭＢAと同じ構成を有する。
【０１７７】
また、図１９には、ビット線ＢＬAn、書込用トランジスタＴＲWn、読出用トランジスタＴＲRn、検出用トランジスタＴＲDn、２つの選択用トランジスタＴＲSAn，ＴＲSAn’、及び、２つのメモリユニットＭＵAn，ＭＵAn’を１組として図示したが、実際には、１つの不揮発性メモリには、この組がＮ組、備えられている。
【０１７８】
実施の形態４の不揮発性メモリＭAは、
（Ａ）Ｎ個（但し、Ｎ≧２であり、実施の形態４においては、Ｎ＝２）の信号検出回路と、
（Ｂ）複数のメモリユニットブロックＭＢA，ＭＢA’、
から成り、
例えば、メモリユニットブロックＭＢAは、
（Ｂ−１）Ｎ個の選択用トランジスタＴＲSANと、
（Ｂ−２）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態４においては、Ｍ＝８）のメモリセルＭＣANMから構成された、Ｎ個のメモリユニットＭＵANと、
（Ｂ−３）Ｍ本のプレート線ＰＬM、
から成る。
【０１７９】
そして、メモリユニットブロックＭＢAのＮ個のメモリユニットＭＵANは、絶縁層（層間絶縁層２６）を介して積層されている。各メモリセルＭＣAnmは、第１の電極２１，３１と強誘電体層２２，３２と第２の電極２３，３３とから成る。メモリユニットブロックＭＢAの各メモリユニットＭＵAnにおいて、メモリセルＭＣAnmの第１の電極２１，３１は共通であり、メモリユニットブロックＭＢAの第ｎ番目（第ｎ層目）（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットＭＵAnにおける共通の第１の電極は、メモリユニットブロックＭＢAの第ｎ番目の選択用トランジスタＴＲSAnを介して、第ｎ番目の信号検出回路に接続されている。更には、メモリユニットブロックＭＢAの第ｎ番目（第ｎ層目）のメモリユニットＭＵAnにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルＭＣAnmの第２の電極は、メモリユニットブロックＭＢAのメモリユニットＭＵAn間で共通とされた第ｍ番目のプレート線ＰＬmに接続されている。そして、第ｎ番目の信号検出回路は、メモリユニットブロックＭＢAの第ｎ層目のメモリユニットＭＵAnにおける共通の第１の電極の電位変化（メモリセルＭＣAnmに記憶されたデータに基づく）を検出し、この検出結果を第ｎ番目のビット線ＢＬAnに電流又は電圧として伝達する。第ｎ番目の信号検出回路は、具体的には、次に説明する書込用トランジスタＴＲWnと、読出用トランジスタＴＲRnと、検出用トランジスタＴＲDnから構成されている。
【０１８０】
あるいは又、実施の形態４の不揮発性メモリＭAは、
（Ａ）Ｎ本（但し、Ｎ≧２であり、実施の形態４においては、Ｎ＝２）のビット線ＢＬANと、
（Ｂ）Ｎ個の書込用トランジスタＴＲWNと、
（Ｃ）Ｎ個の読出用トランジスタＴＲRNと、
（Ｄ）Ｎ個の検出用トランジスタＴＲDNと、
（Ｅ）複数のメモリユニットブロックＭＢA，ＭＢA’、
から成り、
例えば、メモリユニットブロックＭＢAは、
（Ｅ−１）Ｎ個の選択用トランジスタＴＲSANと、
（Ｅ−２）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態４においては、Ｍ＝８）のメモリセルＭＣANMから構成された、Ｎ個のメモリユニットＭＵANと、
（Ｅ−３）Ｍ本のプレート線ＰＬM、
から成る。
【０１８１】
そして、メモリユニットブロックＭＢAのＮ個のメモリユニットは、絶縁層（層間絶縁層２６）を介して積層されている。各メモリセルは、第１の電極と強誘電体層と第２の電極とから成る。具体的には、第１番目（第１層目）のメモリユニットＭＵA1を構成する各メモリセルＭＣA1Mは、第１の電極２１と強誘電体層２２と第２の電極２３とから成り、第２番目（第２層目）のメモリユニットＭＵA2を構成する各メモリセルＭＣA2Mは、第１の電極３１と強誘電体層３２と第２の電極３３とから成る。メモリユニットブロックＭＢAの各メモリユニットＭＵAnにおいて、メモリセルＭＣAnmの第１の電極は共通である。具体的には、第１層目のメモリユニットＭＵA1において、メモリセルＭＣA1Mの第１の電極２１は共通である。この共通の第１の電極２１を第１の共通ノードＣＮA1と呼ぶ場合がある。また、第２層目のメモリユニットＭＵA2において、メモリセルＭＣA2Mの第１の電極３１は共通である。この共通の第１の電極３１を第２の共通ノードＣＮA2と呼ぶ場合がある。更には、メモリユニットブロックＭＢAの第ｎ番目（第ｎ層目）（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットＭＵAnにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極２３，３３は、メモリユニットＭＵAn間で共通とされた第ｍ番目のプレート線ＰＬmに接続されている。実施の形態４においては、より具体的には、各プレート線は、第２の電極２３，３３から延在している。これらのプレート線ＰＬmは、図示しない領域において接続されている。
【０１８２】
メモリユニットブロックＭＢAの第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットＭＵAnにおける共通の第１の電極は、第ｎ番目の選択用トランジスタＴＲSAn、及び、第ｎ番目の書込用トランジスタＴＲWnを介して、第ｎ番目のビット線ＢＬAnに接続されている。具体的には、第ｎ番目の選択用トランジスタＴＲSAnの一方のソース／ドレイン領域１４は接続孔１８Ｃ、サブビット線１９、接続孔１８Ｂ、第ｎ番目の書込用トランジスタＴＲWnを介して第ｎ番目のビット線ＢＬAnに接続されている。一方、第１番目の選択用トランジスタＴＲSA1の他方のソース／ドレイン領域１４は、絶縁層１６に設けられた接続孔１７を介して、第１層目のメモリユニットＭＵA1における共通の第１の電極２１（第１の共通ノードＣＮA1）に接続されている。また、第２番目の選択用トランジスタＴＲSA2の他方のソース／ドレイン領域１４は、絶縁層１６に設けられた接続孔１７、パッド部２５、及び、層間絶縁層２６に設けられた接続孔２７を介して、第２層目のメモリユニットＭＵA2における共通の第１の電極３１（第２の共通ノードＣＮA2）に接続されている。
【０１８３】
ビット線ＢＬA1はセンスアンプＳＡ1に接続され、ビット線ＢＬA2はセンスアンプＳＡ2に接続されている。また、プレート線ＰＬMはプレート線デコーダ／ドライバＰＤに接続されている。更には、ワード線ＷＬSnは、ワード線デコーダ／ドライバＷＤに接続されている。また、不揮発性メモリＭAを構成するメモリセルＭＣA1mの第２の電極２３は、プレート線の延びる方向に隣接する別の不揮発性メモリＭBを構成するメモリセルＭＣB1mの第２の電極２３と共通であり、プレート線ＰＬmを兼ねている。更には、不揮発性メモリＭAを構成するメモリセルＭＣA2Mの第２の電極３３は、プレート線の延びる方向に隣接する別の不揮発性メモリＭBを構成するメモリセルＭＣB2mの第２の電極３３と共通であり、プレート線ＰＬmを兼ねている。これらのプレート線ＰＬmは、図示しない領域において接続されている。また、ワード線ＷＬSnは、不揮発性メモリＭAを構成する選択用トランジスタＴＲSAnと、ワード線の延びる方向に隣接する別の不揮発性メモリＭBを構成する選択用トランジスタＴＲSBnとで共通である。
【０１８４】
第ｎ番目の検出用トランジスタＴＲDnの一端は所定の電位（例えば、電源Ｖcc）を有する配線に接続され、他端は第ｎ番目の読出用トランジスタＴＲRnを介して第ｎ番目のビット線ＢＬAnに接続されている。書込用トランジスタＴＲWn、読出用トランジスタＴＲRn、及び、検出用トランジスタＴＲDnの構成、これらの動作、これらとメモリユニットブロックとの関係は、実質的に実施の形態１と同様とすることができるので、詳細な説明は省略する。
【０１８５】
そして、例えば、メモリユニットブロックＭＢAの第ｎ番目（第ｎ層目）のメモリユニットＭＵAnのメモリセルＭＣAnmへのデータの書き込み時、
▲１▼  第ｎ番目の書込用トランジスタＴＲWn、及び、
▲２▼  メモリユニットブロックＭＢAの第ｎ番目の選択用トランジスタＴＲSAn、が導通状態とされ、
▲３▼  第ｎ番目の書込用トランジスタＴＲWn以外の書込用トランジスタ、
▲４▼  読出用トランジスタＴＲRN、
▲５▼  メモリユニットブロックＭＢAの第ｎ番目の選択用トランジスタＴＲSAn以外の選択用トランジスタ、及び、
▲６▼  メモリユニットブロックＭＢA以外のメモリユニットブロックＭＢA’の選択用トランジスタＴＲSAN’、
が非導通状態とされ、
例えば、メモリユニットブロックＭＢAの第ｎ番目（第ｎ層目）のメモリユニットＭＵAnのメモリセルＭＣAnmに記憶されたデータの読み出し時、
▲１▼  書込用トランジスタＴＲWN、
▲２▼  メモリユニットブロックＭＢAの第ｎ番目の読出用トランジスタＴＲRn以外の読出用トランジスタ、及び、
▲３▼  メモリユニットブロックＭＢAの第ｎ番目の選択用トランジスタＴＲSAn以外の選択用トランジスタ、
▲４▼  メモリユニットブロックＭＢA以外のメモリユニットブロックＭＢA’の選択用トランジスタＴＲSAn’、
が非導通状態とされ、
▲５▼  第ｎ番目の読出用トランジスタＴＲRn、及び、
▲６▼  メモリユニットブロックＭＢAの第ｎ番目の選択用トランジスタＴＲSAn、が導通状態とされ、メモリユニットブロックＭＢAの第ｎ層目のメモリユニットＭＵAnのメモリセルＭＣAnmに記憶されたデータに基づき共通の第１の電極（共通ノードＣＮAn）に生じた電位により、第ｎ番目の検出用トランジスタＴＲDnの動作が制御される。
【０１８６】
実施の形態４における不揮発性メモリにおけるデータの書込み動作、並びに、データの読出し及び再書込み動作は、実質的に実施の形態２にて説明した動作と同様とすることができるので、詳細な説明は省略する。
【０１８７】
図２０に回路図を示す不揮発性メモリＭA，ＭBにおいては、選択用トランジスタＴＲSA1，ＴＲSB1は同じワード線ＷＬS1に接続され、選択用トランジスタＴＲSA2，ＴＲSB2は同じワード線ＷＬS2に接続されている。そして、対となったメモリセルＭＣAnm，ＭＣBnm（ｎ＝１，２、及び、ｍ＝１，２・・・，Ｍ）に相補的なデータが記憶される。例えば、メモリセルＭＣA1m，ＭＣB1m（ここで、ｍは１，２・・・，８のいずれか）に記憶されたデータを読み出す場合、ワード線ＷＬS1を選択し、プレート線ＰＬj（ｍ≠ｊ）には、例えば（１／２）Ｖccの電圧を印加した状態で、プレート線ＰＬmを駆動する。これによって、相補的なデータに相当する電位が、対となったメモリセルＭＣAnm，ＭＣBnmから共通ノードＣＮAn，ＣＮBnに出現し、その結果、検出用トランジスタＴＲDn，検出用トランジスタＴＲBDn（この検出用トランジスタＴＲBDnは、不揮発性メモリＭBを構成する検出用トランジスタである）の動作が制御され、相補的なデータに相当する電位が、検出用トランジスタＴＲDn、読出用トランジスタＴＲRn、及び、検出用トランジスタＴＲBDn、読出用トランジスタＴＲBRn（この読出用トランジスタＴＲBRnは、不揮発性メモリＭBを構成する読出用トランジスタである）を介して対となったビット線ＢＬAn，ＢＬBnに電圧（ビット線電位）として現れる。そして、かかる対となったビット線ＢＬAn，ＢＬBnの電圧（ビット線電位）を、センスアンプＳＡnで検出する。
【０１８８】
不揮発性メモリＭA，ＭBを構成する選択用トランジスタＴＲSAn，ＴＲSBnを、それぞれ、異なるワード線ＷＬSAn，ＷＬSBnに接続し、メモリセルＭＣAnm，ＭＣBnmを独立して制御し、例えばダミーセル等を用いて、対となったビット線ＢＬAn，ＢＬBnの一方に参照電圧（データ「１」の読み出し電位と、データ「０」の読み出し電位の中間の参照電位）を印加することによって、メモリセルＭＣAnm，ＭＣBnmのそれぞれからデータを読み出すこともできる。このような構成を採用する場合の回路図は、図２１を参照のこと。尚、選択用トランジスタＴＲSAn，ＴＲSBnを同時に駆動すれば、図２０に示した回路と等価となる。
【０１８９】
このように、各メモリセルＭＣAnm，ＭＣBnm（ｎ＝１，２であり、ｍ＝１，２・・・，８）のそれぞれに１ビットがデータとして記憶され（図２１の参照）、あるいは又、対となったメモリセルＭＣAnm，ＭＣBnmに相補的なデータが１ビットとして記憶される（図２０参照）。実際の不揮発性メモリにおいては、この１６ビットあるいは８ビットを記憶するメモリユニットの集合がアクセス単位ユニットとしてアレイ状に配設されている。そして、選択用トランジスタのワード線ＷＬSn（ＷＬSAn，ＷＬSBn）、プレート線ＰＬmが共有された複数のアクセス単位ユニットに対して、一括して、データの書き込み、あるいは、データの読み出し及び再書き込みを行う。即ち、メモリアレイにおいては、全ての不揮発性メモリが一括して、順次、作動状態となり、あるいは又、一括して不作動（待機）状態となる。
【０１９０】
（実施の形態５）
実施の形態５は、本発明の第９の態様及び第１０の態様に係るゲインセルタイプの不揮発性メモリに関する。実施の形態５の不揮発性メモリの回路図を図２２に示し、図２２におけるメモリユニットのより具体的な回路図を図２３に示す。また、不揮発性メモリを切断したときのビット線の延びる方向と平行における実施の形態５の不揮発性メモリの模式的な一部断面図は、実質的に、図１６に示したと同様である。図２２においては、ビット線方向に隣接する２つのメモリユニットブロック（１つの不揮発性メモリを構成する）を図示するが、メモリユニットブロックの一方の構成要素の参照番号には「’」を付した。尚、２つのメモリユニットブロックは同一の構成であるが故に、以下、一方のメモリユニットブロックについて説明を行う。ここで、図２３には、プレート線の延びる方向に隣接する別の不揮発性メモリＭBにおける１つのメモリユニットブロックＭＢBを示すが、このメモリユニットブロックＭＢBはメモリユニットブロックＭＢと同じ構成を有する。
【０１９１】
また、図２２には、ビット線ＢＬAn、書込用トランジスタＴＲWn、読出用トランジスタＴＲRn、検出用トランジスタＴＲDn、２つの選択用トランジスタＴＲSAn，ＴＲSAn’、及び、２つのメモリユニットＭＵAn，ＭＵAn’を１組として図示したが、実際には、１つの不揮発性メモリには、この組がＮ組、備えられている。
【０１９２】
実施の形態５の不揮発性メモリＭは、
（Ａ）２Ｎ個（但し、Ｎ≧１であり、実施の形態５においては、Ｎ＝１）の信号検出回路と、
（Ｂ）複数のメモリユニットブロックＭＢ，ＭＢ’、
から成り、
例えば、メモリユニットブロックＭＢは、
（Ｂ−１）２Ｎ個の選択用トランジスタＴＲSと、
（Ｂ−２）それぞれがＭ個（但し、Ｍ≧２）のメモリセルＭＣNMから構成された、２Ｎ個のメモリユニットＭＵNと、
（Ｂ−３）Ｍ本のプレート線ＰＬM、
から成る。
【０１９３】
そして、メモリユニットブロックＭＢの２Ｎ個のメモリユニットＭＵnは、絶縁層（層間絶縁層２６）を介して積層されている。各メモリセルＭＣnmは、第１の電極２１，３１と強誘電体層２２，３２と第２の電極２３，３３とから成る。そして、メモリユニットブロックＭＢの各メモリユニットＭＵnにおいて、メモリセルＭＣnmの第１の電極２１，３１は共通であり、メモリユニットブロックＭＢの第ｎ層目（但し、ｎ＝１，２・・・，２Ｎ）のメモリユニットＭＵnにおける共通の第１の電極２１，３１は、このメモリユニットブロックＭＢの第ｎ番目の選択用トランジスタＴＲSnを介して、第ｎ番目のビット線ＢＬnに接続されている。更には、メモリユニットブロックＭＢの第ｎ層目のメモリユニットＭＵnにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルＭＣnmの第２の電極２３，３３は、このメモリユニットブロックＭＢのメモリユニットＭＵn間で共通とされた第ｍ番目のプレート線ＰＬmに接続されている。そして、メモリユニットブロックＭＢの第（２ｎ’−１）層目及び第２ｎ’層目（但し、ｎ’＝１，２・・・，Ｎ）のメモリユニットＭＵ(2n'-1)，ＭＵ2n'におけるプレート線が共通とされた２つのメモリセルＭＣ(2n'-1),m，ＭＣ2n',mへのデータの書き込み、及び、データの読み出しが行われる。そして、第（２ｎ’−１）番目及び第２ｎ’番目の信号検出回路は、メモリユニットブロックＭＢの第（２ｎ’−１）層目及び第２ｎ’層目のメモリユニットＭＵ(2n'-1)，ＭＵ2n'における共通の第１の電極の電位変化（メモリセルＭＣ(2n'-1),m，ＭＣ2n',mに記憶されたデータに基づく）を検出し、これらの検出結果を第（２ｎ’−１）番目及び第２ｎ’番目のビット線ＢＬ(2n'-1)，ＢＬ2n'に電流又は電圧として伝達する。各信号検出回路は、具体的には、次に説明する書込用トランジスタＴＲWnと、読出用トランジスタＴＲRnと、検出用トランジスタＴＲDnから構成されている。
【０１９４】
あるいは又、実施の形態５の不揮発性メモリＭは、
（Ａ）２Ｎ本（但し、Ｎ≧１であり、実施の形態５においては、Ｎ＝１）のビット線ＢＬNと、
（Ｂ）２Ｎ個の書込用トランジスタＴＲWNと、
（Ｃ）２Ｎ個の読出用トランジスタＴＲRNと、
（Ｄ）２Ｎ個の検出用トランジスタＴＲDNと、
（Ｅ）複数のメモリユニットブロックＭＢ，ＭＢ’、
から成り、
例えば、メモリユニットブロックＭＢは、
（Ｅ−１）２Ｎ個の選択用トランジスタＴＲSNと、
（Ｅ−２）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態５においては、Ｍ＝８）のメモリセルＭＣNMから構成された、２Ｎ個のメモリユニットＭＵNと、
（Ｅ−３）Ｍ本のプレート線ＰＬM、
から成る。
【０１９５】
そして、メモリユニットブロックＭＢのＮ個のメモリユニットは、絶縁層（層間絶縁層２６）を介して積層されている。各メモリセルは、第１の電極と強誘電体層と第２の電極とから成る。具体的には、第１層目のメモリユニットＭＵ1を構成する各メモリセルＭＣ1Mは、第１の電極２１と強誘電体層２２と第２の電極２３とから成り、第２層目のメモリユニットＭＵ2を構成する各メモリセルＭＣ2Mは、第１の電極３１と強誘電体層３２と第２の電極３３とから成る。メモリユニットブロックＭＢの各メモリユニットＭＵnにおいて、メモリセルＭＣnmの第１の電極は共通である。具体的には、第１層目のメモリユニットＭＵ1において、メモリセルＭＣ1Mの第１の電極２１は共通である。この共通の第１の電極２１を第１の共通ノードＣＮ1と呼ぶ場合がある。また、第２層目のメモリユニットＭＵ2において、メモリセルＭＣ2Mの第１の電極３１は共通である。この共通の第１の電極３１を第２の共通ノードＣＮ2と呼ぶ場合がある。更には、メモリユニットブロックＭＢの第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットＭＵnにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極２３，３３は、メモリユニットＭＵn間で共通とされた第ｍ番目のプレート線ＰＬmに接続されている。実施の形態５においては、より具体的には、各プレート線は、第２の電極２３，３３から延在している。これらのプレート線ＰＬmは、図示しない領域において接続されている。
【０１９６】
メモリユニットブロックＭＢの第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットＭＵnにおける共通の第１の電極は、第ｎ番目の選択用トランジスタＴＲSn、及び、第ｎ番目の書込用トランジスタＴＲWnを介して、第ｎ番目のビット線ＢＬnに接続されている。具体的には、第ｎ番目の選択用トランジスタＴＲSnの一方のソース／ドレイン領域１４は接続孔１８Ｃ、サブビット線１９、接続孔１８Ｂ、第ｎ番目の書込用トランジスタＴＲWnを介して第ｎ番目のビット線ＢＬnに接続されている。一方、第１番目の選択用トランジスタＴＲS1の他方のソース／ドレイン領域１４は、絶縁層１６に設けられた接続孔１７を介して、第１層目のメモリユニットＭＵ1における共通の第１の電極２１（第１の共通ノードＣＮ1）に接続されている。また、第２番目の選択用トランジスタＴＲS2の他方のソース／ドレイン領域１４は、絶縁層１６に設けられた接続孔１７、パッド部２５、及び、層間絶縁層２６に設けられた接続孔２７を介して、第２層目のメモリユニットＭＵ2における共通の第１の電極３１（第２の共通ノードＣＮ2）に接続されている。
【０１９７】
ビット線ＢＬ1，ＢＬ2はセンスアンプＳＡ1に接続されている。また、プレート線ＰＬMはプレート線デコーダ／ドライバＰＤに接続されている。更には、ワード線ＷＬSnは、ワード線デコーダ／ドライバＷＤに接続されている。また、不揮発性メモリＭを構成するメモリセルＭＣ1mの第２の電極２３は、プレート線の延びる方向に隣接する別の不揮発性メモリＭBを構成するメモリセルＭＣB1mの第２の電極２３と共通であり、プレート線ＰＬmを兼ねている。更には、不揮発性メモリＭを構成するメモリセルＭＣ2Mの第２の電極３３は、プレート線の延びる方向に隣接する別の不揮発性メモリＭBを構成するメモリセルＭＣB2mの第２の電極３３と共通であり、プレート線ＰＬmを兼ねている。これらのプレート線ＰＬmは、図示しない領域において接続されている。また、ワード線ＷＬSnは、不揮発性メモリＭを構成する選択用トランジスタＴＲSnと、ワード線の延びる方向に隣接する別の不揮発性メモリＭBを構成する選択用トランジスタＴＲSBnとで共通である。
【０１９８】
第ｎ番目の検出用トランジスタＴＲDnの一端は所定の電位（例えば、電源Ｖcc）を有する配線に接続され、他端は第ｎ番目の読出用トランジスタＴＲRnを介して第ｎ番目のビット線ＢＬnに接続されている。書込用トランジスタＴＲWn、読出用トランジスタＴＲRn、及び、検出用トランジスタＴＲDnの構成、これらの動作、これらとメモリユニットブロックとの関係は、実質的に実施の形態１と同様とすることができるので、詳細な説明は省略する。
【０１９９】
そして、メモリユニットブロックＭＢの第（２ｎ’−１）層目及び第２ｎ’層目（但し、ｎ’＝１，２・・・，Ｎ）の例えばメモリユニットＭＵ(2n'-1)，ＭＵ2n'におけるプレート線ＰＬMが共通とされた２つのメモリセルＭＣ(2n'-1),m，ＭＣ2n',mへのデータの書き込み時、
▲１▼  第（２ｎ’−１）番目及び第２ｎ’番目の書込用トランジスタＴＲW,(2n'-1)、ＴＲW,2n'、及び、
▲２▼  メモリユニットブロックＭＢの第（２ｎ’−１）番目及び第２ｎ’番目の選択用トランジスタＴＲS,(2n'-1)、ＴＲS,2n'、
が導通状態とされ、
▲３▼  第（２ｎ’−１）番目及び第２ｎ’番目の書込用トランジスタＴＲW,(2n'-1)、ＴＲW,2n'以外の書込用トランジスタ、
▲４▼  読出用トランジスタＴＲRn、
▲５▼  メモリユニットブロックＭＢの第（２ｎ’−１）番目及び第２ｎ’番目の選択用トランジスタＴＲS,(2n'-1)、ＴＲS,2n'以外の選択用トランジスタ、及び、
▲６▼  メモリユニットブロックＭＢ以外のメモリユニットブロックＭＢ’の選択用トランジスタＴＲSN’、
が非導通状態とされ、
メモリユニットブロックＭＢの第（２ｎ’−１）層目及び第２ｎ’層目のメモリユニットＭＵ(2n'-1)，ＭＵ2n'におけるプレート線ＰＬmが共通とされた２つのメモリセルＭＣ(2n'-1),m，ＭＣ2n',mに記憶されたデータの読み出し時、
▲１▼  書込用トランジスタＴＲWN、
▲２▼  メモリユニットブロックＭＢの第（２ｎ’−１）番目及び第２ｎ’番目の読出用トランジスタＴＲR,(2n'-1)、ＴＲR,2n'以外の読出用トランジスタ、
▲３▼  メモリユニットブロックＭＢの第（２ｎ’−１）番目及び第２ｎ’番目の選択用トランジスタＴＲS,(2n'-1)、ＴＲS,2n'以外の選択用トランジスタ、及び、
▲４▼  メモリユニットブロックＭＢ以外のメモリユニットブロックＭＢ’の選択用トランジスタＴＲSN’、
が非導通状態とされ、
▲５▼  第（２ｎ’−１）番目及び第２ｎ’番目の読出用トランジスタＴＲR,(2n'-1)、ＴＲR,2n'、及び、
▲６▼  メモリユニットブロックＭＢの第（２ｎ’−１）番目及び第２ｎ’番目の選択用トランジスタＴＲS,(2n'-1)、ＴＲS,2n'、
が導通状態とされ、メモリユニットブロックＭＢの第（２ｎ’−１）層目及び第２ｎ’層目のメモリユニットＭＵ(2n'-1)，ＭＵ2n'におけるプレート線ＰＬmが共通とされた２つのメモリセルＭＣ(2n'-1),m，ＭＣ2n',mに記憶されたデータに基づき共通の第１の電極（共通ノードＣＮ(2n'-1)，ＣＮ2n'）のそれぞれに生じた電位により、第（２ｎ’−１）番目及び第２ｎ’番目の検出用トランジスタＴＲD,(2n'-1)、ＴＲD,2n'の動作が制御される。
【０２００】
実施の形態５における不揮発性メモリＭにおけるデータの書込み動作、並びに、データの読出し及び再書込み動作は、実質的に実施の形態２にて説明した動作と同様とすることができるので、詳細な説明は省略する。
【０２０１】
図２３に回路図を示す不揮発性メモリＭにおいては、不揮発性メモリＭを構成する選択用トランジスタＴＲS1，ＴＲS1は異なるワード線ＷＬS1，ＷＬS2に接続されている。そして、対となったメモリセルＭＣ1m，ＭＣ2mに相補的なデータが記憶される。例えば、メモリセルＭＣ1m，ＭＣ2m（ここで、ｍは１，２・・・，８のいずれか）に記憶されたデータを読み出す場合、ワード線ＷＬS1及びワード線ＷＬS2を選択し、プレート線ＰＬj（ｍ≠ｊ）には、例えば（１／２）Ｖccの電圧を印加した状態で、プレート線ＰＬmを駆動する。これによって、相補的なデータに相当する電位が、対となったメモリセルＭＣ1m，ＭＣ2mから共通ノードＣＮ1，ＣＮ2に出現し、その結果、検出用トランジスタＴＲD1，検出用トランジスタＴＲD2の動作が制御され、相補的なデータに相当する電位が、検出用トランジスタＴＲD1、読出用トランジスタＴＲR1、及び、検出用トランジスタＴＲD2、読出用トランジスタＴＲR2を介して対となったビット線ＢＬ1，ＢＬ2に電圧（ビット線電位）として現れる。そして、かかる対となったビット線ＢＬ1，ＢＬ2の電圧（ビット線電位）を、センスアンプＳＡ1で検出する。
【０２０２】
このように、対となったメモリセルＭＣ(2n'-1),m，ＭＣ2n',mに相補的なデータが１ビットとして記憶される。実際の不揮発性メモリにおいては、この８ビットを記憶するメモリユニットの集合がアクセス単位ユニットとしてアレイ状に配設されている。そして、選択用トランジスタのワード線ＷＬS1，ＷＬS2、プレート線ＰＬmが共有された複数のアクセス単位ユニットに対して、一括して、データの書き込み、あるいは、データの読み出し及び再書き込みを行う。即ち、メモリアレイにおいては、全ての不揮発性メモリが一括して、順次、作動状態となり、あるいは又、一括して不作動（待機）状態となる。
【０２０３】
メモリセルＭＣ1m，ＭＣ2mを独立して制御し、対となったビット線ＢＬ1，ＢＬ2の一方に参照電圧を印加することによって、メモリセルＭＣ1m，ＭＣ2mのそれぞれからデータを読み出すこともできる。このような構成は、実質的に、実施の形態４にて説明した不揮発性メモリの動作と同じとなる。
【０２０４】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。発明の実施の形態にて説明した不揮発性メモリの構造、使用した材料、各種の形成条件、回路構成、駆動方法等は例示であり、適宜変更することができる。
【０２０５】
検出用トランジスタの一端が接続された配線の所定の電位はＶccに限定されず、例えば、接地されていてもよい。即ち、検出用トランジスタの一端が接続された配線の所定の電位を０ボルトとしてもよい。但し、この場合には、選択メモリセルにおけるデータの読み出し時に電位（Ｖcc）がビット線に現れた場合、再書き込み時には、ビット線の電位を０ボルトとし、選択メモリセルにおけるデータの読み出し時に０ボルトがビット線に現れた場合、再書き込み時には、ビット線の電位をＶccとする必要がある。そのためには、図２４に例示するような、トランジスタＴＲIV-1，ＴＲIV-2，ＴＲIV-3，ＴＲIV-4から構成された一種のスイッチ回路（反転回路）をビット線間に配設し、データの読み出し時には、トランジスタＴＲIV-2，ＴＲIV-4をオン状態とし，データの再書き込み時には、トランジスタＴＲIV-1，ＴＲIV-3をオン状態とすればよい。
【０２０６】
Ｍの値は８に限定されない。Ｍの値は、Ｍ≧２を満足すればよく、実際的なＭの値として、例えば、２のべき数（２，４，８，１６・・・）を挙げることができる。また、実施の形態１〜実施の形態４において、Ｎの値は、Ｎ≧２を満足すればよく、実際的なＮの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。更には、実施の形態５において、Ｎの値は、Ｎ≧１を満足すればよく、実際的なＮの値として、例えば、１あるいは２のべき数（２，４，８・・・）を挙げることができる。メモリユニットブロックの数も２つに限定されない。
【０２０７】
一般に、単位ユニットの駆動用の信号線の合計本数をＡ本、その内のワード線本数をＢ本、プレート線の本数をＣ本とすると、Ａ＝Ｂ＋Ｃである。ここで、合計本数Ａを一定とした場合、単位ユニットの総アドレス数（＝Ｂ×Ｃ）が最大となるには、Ｂ＝Ｃを満足すればよい。従って、最も効率良く周辺回路を配置するためには、単位ユニットにおけるワード線本数Ｂとプレート線の本数Ｃとを等しくすればよい。また、ロー・アドレスのアクセス単位ユニットにおけるワード線本数は、例えば、メモリセルの積層段数（Ｎ）に一致し、プレート線本数はメモリユニットを構成するメモリセルの数（Ｍ）に一致するが、これらのワード線本数、プレート線本数が多いほど、実質的な不揮発性メモリの集積度は向上する。そして、ワード線本数とプレート線本数の積がアクセス可能なアドレス回数である。ここで、一括して、且つ、連続したアクセスを前提とすると、その積から「１」を減じた値がディスターブ回数である。従って、ワード線本数とプレート線本数の積の値は、メモリセルのディスターブ耐性、プロセス要因等から決定される。ここで、ディスターブとは、非選択のメモリセルを構成する強誘電体層に対して、分極が反転する方向に、即ち、保存されていたデータが劣化若しくは破壊される方向に、電界が加わる現象を指す。
【０２０８】
実施の形態３にて説明した不揮発性メモリを、図２５に示す構造のように変形することもできる。尚、回路図を図２６に示す。尚、図２５、図２６においては、書込用トランジスタ、読出用トランジスタ、検出用トランジスタの図示を省略した。
【０２０９】
この不揮発性メモリは、センスアンプＳＡに接続されているビット線ＢＬAと、ＭＯＳ型ＦＥＴから構成されたＮ個（但し、Ｎ≧２であり、この例においてはＮ＝４）の選択用トランジスタＴＲS1，ＴＲS2，ＴＲS3，ＴＲS4と、Ｎ個のメモリユニットＭＵA1，ＭＵA2，ＭＵA3，ＭＵA4と、プレート線から構成されている。第１層目のメモリユニットＭＵA1は、Ｍ個（但し、Ｍ≧２であり、この例においてはＭ＝８）のメモリセルＭＣA1m（ｍ＝１，２，・・・，８）から構成されている。また、第２層目のメモリユニットＭＵA2も、Ｍ個（Ｍ＝８）のメモリセルＭＣA2m（ｍ＝１，２・・・，８）から構成されている。更には、第３層目のメモリユニットＭＵA3も、Ｍ個（Ｍ＝８）のメモリセルＭＣA3m（ｍ＝１，２・・・，８）から構成され、第４層目のメモリユニットＭＵA4も、Ｍ個（Ｍ＝８）のメモリセルＭＣA4m（ｍ＝１，２・・・，８）から構成されている。プレート線の数は、Ｍ本（この例においては８本）であり、ＰＬm（ｍ＝１，２・・・，８）で表している。選択用トランジスタＴＲSnのゲート電極に接続されたワード線ＷＬSnは、ワード線デコーダ／ドライバＷＤに接続されている。一方、各プレート線ＰＬmは、プレート線デコーダ／ドライバＰＤに接続されている。
【０２１０】
また、第１層目のメモリユニットＭＵA1を構成する各メモリセルＭＣA1mは、第１の電極２１Ａと強誘電体層２２Ａと第２の電極２３とから成り、第２層目のメモリユニットＭＵA2を構成する各メモリセルＭＣA2mは、第１の電極２１Ｂと強誘電体層２２Ｂと第２の電極２３とから成り、第３層目のメモリユニットＭＵA3を構成する各メモリセルＭＣA3mは、第１の電極３１Ａと強誘電体層３２Ａと第２の電極３３とから成り、第４層目のメモリユニットＭＵA4を構成する各メモリセルＭＣA4mは、第１の電極３１Ｂと強誘電体層３２Ｂと第２の電極３３とから成る。そして、各メモリユニットＭＵA1，ＭＵA2，ＭＵA3，ＭＵA4において、メモリセルの第１の電極２１Ａ，２１Ｂ，３１Ａ，３１Ｂは共通である。この共通の第１の電極２１Ａ，２１Ｂ，３１Ａ，３１Ｂを、便宜上、共通ノードＣＮA1，ＣＮA2，ＣＮA3，ＣＮA4と呼ぶ。
【０２１１】
ここで、第１層目のメモリユニットＭＵA1における共通の第１の電極２１Ａ（第１の共通ノードＣＮA1）は、第１番目の選択用トランジスタＴＲS1及び例えば書込用トランジスタＴＲWを介してビット線ＢＬAに接続されている。また、第２層目のメモリユニットＭＵA2における共通の第１の電極２１Ｂ（第２の共通ノードＣＮA2）は、第２番目の選択用トランジスタＴＲS2及び例えば書込用トランジスタＴＲWを介してビット線ＢＬAに接続されている。更には、第３層目のメモリユニットＭＵA3における共通の第１の電極３１Ａ（第３の共通ノードＣＮA3）は、第３番目の選択用トランジスタＴＲS3及び例えば書込用トランジスタＴＲWを介してビット線ＢＬAに接続されている。また、第４層目のメモリユニットＭＵA4における共通の第１の電極３１Ｂ（第４の共通ノードＣＮA4）は、第４番目の選択用トランジスタＴＲS4及び例えば書込用トランジスタＴＲWを介してビット線ＢＬAに接続されている。
【０２１２】
また、第１層目のメモリユニットＭＵA1を構成するメモリセルＭＣA1mと、第２層目のメモリユニットＭＵA2を構成するメモリセルＭＣA2mは、第２の電極２３を共有しており、この共有された第ｍ番目の第２の電極２３はプレート線ＰＬmに接続されている。更には、第３層目のメモリユニットＭＵA3を構成するメモリセルＭＣA3mと、第４層目のメモリユニットＭＵA4を構成するメモリセルＭＣA4mは、第２の電極３３を共有しており、この共有された第ｍ番目の第２の電極３３はプレート線ＰＬmに接続されている。具体的には、この共有された第ｍ番目の第２の電極２３の延在部からプレート線ＰＬmが構成され、この共有された第ｍ番目の第２の電極３３の延在部からプレート線ＰＬmが構成されており、各プレート線ＰＬmは図示しない領域で接続されている。
【０２１３】
この不揮発性メモリにおいては、メモリユニットＭＵA1，ＭＵA2とメモリユニットＭＵA3，ＭＵA4は、絶縁層（層間絶縁層２６）を介して積層されている。メモリユニットＭＵA4は絶縁膜３６Ａで被覆されている。また、メモリユニットＭＵA1は、半導体基板１０の上方に絶縁層１６を介して形成されている。半導体基板１０には素子分離領域１１が形成されている。また、選択用トランジスタＴＲS1，ＴＲS2，ＴＲS3，ＴＲS4は、ゲート絶縁膜１２、ゲート電極１３、ソース／ドレイン領域１４から構成されている。そして、第１の選択用トランジスタＴＲS1、第２の選択用トランジスタＴＲS2、第３の選択用トランジスタＴＲS3、第４の選択用トランジスタＴＲS4の一方のソース／ドレイン領域１４は接続孔、サブビット線、例えば書込用トランジスタＴＲWnを介してビット線ＢＬAに接続されている。また、第１の選択用トランジスタＴＲS1の他方のソース／ドレイン領域１４は、絶縁層１６に形成された開口部中に設けられた接続孔１７を介して第１の共通ノードＣＮA1に接続されている。更には、第２の選択用トランジスタＴＲS2の他方のソース／ドレイン領域１４は、接続孔１７を介して第２の共通ノードＣＮA2に接続されている。また、第３の選択用トランジスタＴＲS3の他方のソース／ドレイン領域１４は、接続孔１７、パッド部２５、層間絶縁層２６に形成された開口部中に設けられた接続孔２７を介して第３の共通ノードＣＮA3に接続されている。更には、第４の選択用トランジスタＴＲS4の他方のソース／ドレイン領域１４は、接続孔１７、パッド部２５、接続孔２７を介して第４の共通ノードＣＮA4に接続されている。
【０２１４】
以上に説明した不揮発性メモリの構造は、他の発明の実施の形態における不揮発性メモリにも適宜適用することができる。
【０２１５】
また、例えば、図２７に示すように、実施の形態３の不揮発性メモリの変形例として、第１の電極２１’，３１’を上部電極とし、第２の電極２３’，３３’を下部電極とすることもできる。このような構造は、他の発明の実施の形態における不揮発性メモリにも適宜適用することができる。尚、図２７には、書込用トランジスタ、読出用トランジスタ、検出用トランジスタの図示を省略した。
【０２１６】
【発明の効果】
本発明の強誘電体型不揮発性半導体メモリにおいては、複数のメモリセルが設けられているが故に、１ビット当たりのセル面積の減少を図ることができるし、更には、複数のメモリユニットブロックを備えているが故に、一層、１ビット当たりのセル面積の減少を図ることができる。しかも、第１の電極は、メモリユニットを構成する複数のメモリセルの第１の電極が共通であるが故に、第１の電極に一種の追加の負荷容量が付加された状態にあり、データの読み出し時、プレート線に電圧を印加した際、浮遊状態にある第１の電極の電位上昇を抑制することができ、第１の電極と第２の電極との間に十分な電位差を生じさせることができるので、強誘電体層に分極反転を確実に発生させることが可能となる。また、書込用トランジスタや、読出用トランジスタ、検出用トランジスタを設けるが、これらのトランジスタの面積的なオーバーヘッドは極く僅かである。しかも、スケーリングが向上し、メモリセルが縮小化されても、ほぼ同等のセンス信号量を確保することができる。
【図面の簡単な説明】
【図１】発明の実施の形態１の強誘電体型不揮発性半導体メモリの回路図である。
【図２】発明の実施の形態１の強誘電体型不揮発性半導体メモリにおけるメモリユニットの部分のより具体的な回路図である。
【図３】発明の実施の形態１の強誘電体型不揮発性半導体メモリを構成する各種のトランジスタの模式的なレイアウトを示す図である。
【図４】発明の実施の形態１の強誘電体型不揮発性半導体メモリを、図３の矢印Ａ−Ａに沿って切断したときのビット線の延びる方向と平行における模式的な一部断面図である。
【図５】発明の実施の形態１の強誘電体型不揮発性半導体メモリを、図３の矢印Ｂ−Ｂに沿って切断したときのビット線の延びる方向と平行における模式的な一部断面図である。
【図６】発明の実施の形態１の強誘電体型不揮発性半導体メモリのデータ書き込み動作における動作波形を示す図である。
【図７】発明の実施の形態１の強誘電体型不揮発性半導体メモリのデータ読み出し及び再書き込み動作における動作波形を示す図である。
【図８】発明の実施の形態１において、メモリユニットを構成するメモリセルの個数（Ｍ）の値と信号電位との関係をシミュレーションした結果を示すグラフである。
【図９】発明の実施の形態２の強誘電体型不揮発性半導体メモリの回路図である。
【図１０】発明の実施の形態２の強誘電体型不揮発性半導体メモリにおけるメモリユニットの部分のより具体的な回路図である。
【図１１】発明の実施の形態２の強誘電体型不揮発性半導体メモリのビット線の延びる方向と平行における模式的な一部断面図である。
【図１２】発明の実施の形態２の強誘電体型不揮発性半導体メモリのデータ読み出し及び再書き込み動作における動作波形を示す図である。
【図１３】発明の実施の形態２の強誘電体型不揮発性半導体メモリの変形例におけるメモリユニットの部分のより具体的な回路図である。
【図１４】発明の実施の形態３の強誘電体型不揮発性半導体メモリの回路図である。
【図１５】発明の実施の形態３の強誘電体型不揮発性半導体メモリにおけるメモリユニットの部分のより具体的な回路図である。
【図１６】発明の実施の形態３の強誘電体型不揮発性半導体メモリのビット線の延びる方向と平行における模式的な一部断面図である。
【図１７】発明の実施の形態３の強誘電体型不揮発性半導体メモリのデータ読み出し及び再書き込み動作における動作波形を示す図である。
【図１８】発明の実施の形態３の強誘電体型不揮発性半導体メモリの変形例におけるメモリユニットの部分のより具体的な回路図である。
【図１９】発明の実施の形態４の強誘電体型不揮発性半導体メモリの回路図である。
【図２０】発明の実施の形態４の強誘電体型不揮発性半導体メモリにおけるメモリユニットの部分のより具体的な回路図である。
【図２１】発明の実施の形態４の強誘電体型不揮発性半導体メモリの変形例におけるメモリユニットの部分のより具体的な回路図である。
【図２２】発明の実施の形態５の強誘電体型不揮発性半導体メモリの回路図である。
【図２３】発明の実施の形態５の強誘電体型不揮発性半導体メモリにおけるメモリユニットの部分のより具体的な回路図である。
【図２４】検出用トランジスタの一端が接続された配線の所定の電位を０ボルトとした場合の、ビット線間に配設された一種のスイッチ回路を示す回路図である。
【図２５】発明の実施の形態３にて説明した強誘電体型不揮発性半導体メモリの変形例を示す模式的な一部断面図である。
【図２６】図２５に示す強誘電体型不揮発性半導体メモリの回路図である。
【図２７】発明の実施の形態３の強誘電体型不揮発性半導体メモリの別の変形例の模式的な一部断面図である。
【図２８】強誘電体のＰ−Ｅヒステリシスループ図である。
【図２９】米国特許第４８７３６６４号に開示された強誘電体型不揮発性半導体メモリの回路図である。
【図３０】特開平９−１２１０３２号公報に開示された強誘電体型不揮発性半導体メモリの回路図である。
【図３１】ＤＲＡＭにおけるゲインセルの等価回路図、及び、従来の米国特許第４８７３６６４号に開示された不揮発性メモリにこのゲインセルを適用した場合の等価回路図である。
【符号の説明】
１０・・・シリコン半導体基板、１１・・・素子分離領域、１２・・・ゲート絶縁膜、１３・・・ゲート電極、１４・・・ソース／ドレイン領域、１５，１７，１８Ａ，１８Ｂ，１８Ｃ，２７・・・接続孔（コンタクトホール）、１６・・・絶縁層、２１，２１Ａ，２１Ｂ，２１’，３１，３１Ａ，３１Ｂ，３１’・・・第１の電極、２２，２２Ａ，２２Ｂ，３２，３２Ａ，３２Ｂ・・・強誘電体層、２３，２３’，３３，３３’・・・第２の電極、２５・・・パッド部、２６・・・絶縁層（層間絶縁層）、２６Ａ，３６Ａ・・・絶縁膜、Ｍ・・・強誘電体型不揮発性半導体メモリ、ＭＢ・・・メモリユニットブロック、ＭＣ・・・メモリセル、ＴＲS・・・選択用トランジスタ、ＴＲW・・・書込用トランジスタ、ＴＲR・・・読出用トランジスタ、ＴＲD・・・検出用トランジスタ、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＰＬ・・・プレート線、ＷＤ・・・ワード線デコーダ／ドライバ、ＳＡ・・・センスアンプ、ＰＤ・・・プレート線デコーダ／ドライバ、ＣＮ・・・共通ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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