(57)【特許請求の範囲】
【請求項１】
半導体基板上に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に電荷蓄積層の最下層となる第１の導電層を形成する工程と、
前記第１の導電層上にマスク材を形成する工程と、
前記マスク材、前記第１の導電層、前記第１のゲート絶縁膜、前記半導体基板をその側端部位置が一致するようにエッチングしてトレンチ溝を形成する工程と、
少なくとも前記トレンチ溝側壁、前記第１の導電層側壁表面を酸化処理する工程と、
素子分離用絶縁膜を堆積してトレンチ溝を埋め込む工程と、
前記素子分離用絶縁膜を平坦化して前記マスク材上面を露出させる工程と、
前記マスク材をはく離して第１の導電層上面を露出させる工程と、
前記第１の導電層上面および前記素子分離用絶縁膜上面を含む全面に電荷蓄積層の最上層となる第２の導電層を堆積する工程と、
この第２の導電層を平坦化し、その上面が前記素子分離用絶縁膜上面と同一平面となるようにする工程と、
前記第２の導電層および前記素子分離用絶縁膜上に第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜上に制御ゲート材を堆積する工程と、
堆積された制御ゲート材を所定形状に加工する工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【請求項２】
半導体基板上に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に電荷蓄積層の最下層となる第１の導電層を形成する工程と、
前記第１の導電層上にマスク材を形成する工程と、
前記マスク材、前記第１の導電層、前記第１のゲート絶縁膜、前記半導体基板をその側端部位置が一致するようにエッチングしてトレンチ溝を形成する工程と、
少なくとも前記トレンチ溝側壁、前記第１の導電層側壁表面を酸化処理する工程と、
素子分離用絶縁膜を堆積してトレンチ溝を埋め込む工程と、
前記素子分離用絶縁膜を平坦化して前記マスク材上面を露出させる工程と、
前記マスク材をはく離して第１の導電層上面を露出させる工程と、
半導体基板上に前記第１の導電層上面および前記素子分離用絶縁膜上面を含む全面に電荷蓄積層の最上層となる第２の導電層を堆積する工程と、
この第２の導電層を平坦化し、その上面が前記素子分離用絶縁膜上面と同一平面となるようにする工程と、
前記素子分離用絶縁膜をその上面が前記第２の導電層の下面から上面の間に位置するように選択的にエッチングする工程と、
このエッチングにより露出した第２の導電層の側壁、前記第２の導電層の上面、および前記素子分離用絶縁膜の上面に第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜上に制御ゲート材を堆積する工程と、
堆積された制御ゲート材を所定形状に加工する工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【請求項３】
半導体基板上に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に電荷蓄積層の最下層となる第１の導電層を形成する工程と、
前記第１の導電層上にマスク材を形成する工程と、
前記マスク材、前記第１の導電層、前記第１のゲート絶縁膜、前記半導体基板をその側端部位置が一致するようにエッチングしてトレンチ溝を形成する工程と、
少なくとも前記トレンチ溝側壁、前記第１の導電層側壁表面を酸化処理する工程と、
素子分離用絶縁膜を堆積してトレンチ溝を埋め込む工程と、
前記素子分離用絶縁膜を平坦化して前記マスク材上面を露出させる工程と、
前記マスク材をはく離して第１の導電層上面が露出する凹部を形成する工程と、
等方性エッチングにより前記凹部の横幅を増加させる工程と、
半導体基板上に電荷蓄積層の最上層となる第２の導電層を前記素子分離用絶縁膜上および前記凹部内に堆積させる工程と、
この第２の導電層を平坦化し、その上面が前記素子分離用絶縁膜上と同一平面になるようにする工程と、
前記素子分離用絶縁膜をその上面が前記第２の導電層の下面から上面の間に位置するように選択的にエッチングする工程と、
このエッチングにより露出した第２の導電層の側壁、前記第２の導電層の上面、および前記素子分離用絶縁膜の上面に第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜上に制御ゲート材を堆積する工程と、
堆積された制御ゲート材を所定形状に加工する工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第２の導電層の平坦化工程は、ドライエッチングあるいはポリッシングにより行われることを特徴とする請求項１ないし３のいずれかに記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置の製造方法に係わり、特に高密度、高集積化に適した半導体メモリセル構造とその製造方法に関する。
【０００２】
【従来の技術】
電気的にデータの書き換えが可能で高密度化、大容量化に適した不揮発性半導体記憶装置としてフラッシュメモリが良く知られている。特に、電荷蓄積層と制御ゲートの積層ゲート構造を持つＭＯＳトランジスタ構造のメモリセルが広く用いられている。
【０００３】
図１５は浅溝素子分離（Shallow Trench Isolation : ＳＴＩ）構造を含むメモリセルの第１の従来例を示しており、図１５（ａ）は平面図であり、図１５（ｂ）はそのＡ−Ａ’断面図である。
【０００４】
ｐ型シリコン基板あるいはｐウエル１に素子分離用トレンチ溝２が形成され、このトレンチ溝内部には素子分離用絶縁材料、例えば２酸化シリコン材が埋め込まれている。このような素子分離された基板上の素子領域（チャネル領域）８全面にトンネル電流が流れ得る薄いトンネル絶縁膜４が形成され、この上に電荷蓄積層５が形成され、この上にさらにゲート間絶縁膜６を介して制御ゲート７が形成されている。また、図１５（ｂ）から、電荷蓄積層５の下面の一部５ａがトレンチ溝２に沿う形で下方に突出していることが観察される。
【０００５】
図１６は図１５で示したＳＴＩセル構造を得るための製造工程を示す工程別断面図である。
【０００６】
まず、図１６（ａ）に示すように、半導体基板１上にダミー絶縁膜１０を形成してさらにフォトレジスト等のマスク材１１を堆積し、フォトリソグラフィにより素子分離領域のマスク材１１、ダミー絶縁膜１０及び半導体基板１をその側端部が揃うようにエッチング除去してトレンチ溝２を形成する。
【０００７】
次に、適当な酸化条件を用いて熱酸化を行いトレンチ側壁の表面を酸化する。この時、マスク材は酸化に対してもマスクの役割を果たし、かつダミー絶縁膜部に形成されるいわゆるバーズビークがトレンチ側壁に形成される酸化膜よりも厚く形成されるため、トレンチ側端部は角が取れ、丸められる。
【０００８】
続いて半導体基板全面上に素子分離絶縁膜を堆積してトレンチ溝２内に素子分離絶縁膜３を充填し、ドライエッチングによるエッチバックあるいは化学的研磨（ＣＭＰ）による表面研磨によって素子分離用絶縁膜３の上面を平坦化するととともにマスク材１１の上面を露出させる（図１６（ｂ））。
【０００９】
次に、マスク材１１及びダミー酸化膜１０をドライエッチング及び薬品処理によるウェットエッチングによって剥離し、続いてトンネル絶縁膜４、電荷蓄積層５を堆積する（図１６（ｃ））。
【００１０】
次にリソグラフィによるパターン形成によって電荷蓄積層７は素子分離領域上でスリット状に切断され、続いてゲート間絶縁膜６及び制御ゲート７を堆積し、パターニングによりゲート加工を行ってセル構造を完成させる。（図１６（ｄ））。
【００１１】
次に、電荷蓄積層５の下面の一部５ａがトレンチ溝２に沿うように下方に突出した形状をなしている理由を、このメモリセルの動作とともに説明する。
【００１２】
このようなトンネル酸化膜を有するメモリセルのデータ書き換えは、電荷蓄積層５と半導体基板１間の電荷授受によって電荷蓄積層５内に蓄積する電荷量を変調することで行う。一般に電荷注入あるいは電荷放出の少なくともいずれか一方はトンネル絶縁膜４のＦＮ(Fowler-Nordheim)トンネリング現象を利用する。すなわち、電荷蓄積層５と半導体基板１間に１０ＭＶ／ｃｍ以上の高電界を印加して半導体基板１から電荷蓄積層５へあるいは電荷蓄積層５から半導体基板１へ電子を放出させる。この際、電荷蓄積層５は完全にフローティング状態であるため、電荷蓄積層５内の電荷はデータ書き換えを行わない限り変化しない。
【００１３】
この電荷蓄積層５に高電圧を印加するためには制御ゲート７に電圧を印加して制御ゲート７と電荷蓄積層５とを容量結合させる必要がある。しかしながら、制御ゲート７に印加する電圧が高いと印加電圧を発生させる昇圧回路や入出力スイッチ回路等を構成するトランジスタの各種耐圧をそれ以上に高くする必要があるため素子面積が増加してしまうという問題がある。
【００１４】
一方、トンネル絶縁膜４を介した電荷蓄積層５と半導体基板１間の容量をＣ１、ゲート間絶縁膜６を介した電荷蓄積層５と制御ゲート７間の容量をＣ２とすれば、トンネル絶縁膜４に印加される電圧Ｖｆｇは制御ゲート電圧Ｖｃｇを用いて以下の式で表される。
【００１５】
Ｖｆｇ＝Ｃ２／（Ｃ１＋Ｃ２）Ｖｃｇ
この式から制御ゲート７に印加する電圧を低電圧化するためにはＣ２を大きくすること、つまり、ゲート間絶縁膜６を介した制御ゲート７と電荷蓄積層５間の容量を大きくすることが有効であることがわかる。したがって、制御ゲート７と電荷蓄積層５の対向面積を大きくすれば良く、前述したように、電荷蓄積層５を素子領域から素子分離領域に向かって突出した形状とすることによりこの要求を満たすことができる。
【００１６】
このような第１の従来例に示したメモリセル構造には大きく２つの問題点がある。
【００１７】
第１の問題点は素子分離幅の微細化が非常に困難であることである。電荷蓄積層５を素子分離領域上でスリット状に切断するためには素子領域や素子分離領域の幅よりも微細な加工が必要となるため、メモリセルの素子分離寸法が上記のスリット加工によって決定されてしまうこととなる。一般にスリット加工はリソグラフィ技術を用いて行うが、スリット加工を素子分離領域上で行うためにはスリットパターンがリソグラフィ工程で合わせずれが生じても下層の素子領域とパターンが重ならないように合わせ余裕を含めてパターン配置をする必要がある。従って、たとえスリットパターンそのものを素子分離幅に比べて細いパターンに開口出来る場合でも素子分離幅は広がってしまう。つまり、電荷蓄積層をリソグラフィ技術を用いてスリット加工する従来例のメモリセル構造では素子分離幅の微細化が困難であると言える。
【００１８】
第２の問題点は素子領域幅の微細化が非常に困難であることである。従来例で示したメモリセル構造の場合、ダミー絶縁膜をウェットエッチングで剥離する際にトレンチ側端部が一部分露出する可能性がある。そのため、先に述べた様にトレンチ側端部にトンネル絶縁膜を介して電荷蓄積層間に寄生ＭＯＳキャパシタが形成される。寄生ＭＯＳキャパシタ部はトレンチ側端部の丸め量が少ない場合にはメモリセルのトランジスタ特性においてサブスレッシホールド領域にキンク特性を発生させてカットオフ特性を著しく悪化させる。また、制御ゲートに高電圧を印加してＦＮトンネリング電子注入によるデータ書き込みを行う際には、寄生ＭＯＳキャパシタにゲート電界が集中してトンネル絶縁膜の絶縁破壊を引き起こす。
【００１９】
これを抑制するためにはトレンチ側端部の丸めをさらに多く行う必要があるが、丸め酸化を大量に行うことは先に述べたバーズビークをトレンチ側端部に形成させるため、素子領域幅がトレンチ形成時に比べて著しく狭くなる。そのため、素子領域を所望の幅に形成するためには、パターン上は丸め酸化で目減りする分を考慮して幅を広くしなければならない。また、バーズビーク量が増えるとバーズビーク量のばらつきが大きくなるため、微細な素子寸法を正確に制御することが非常に困難となる。
【００２０】
このように、第１の従来例に示したＳＴＩメモリセル構造では素子分離幅及び素子領域幅の微細化が非常に困難であるという問題がある。
【００２１】
図１７は上記の問題点を解決するＳＴＩセル構造の一つとして特開平１０−０１７９４８において提案されている第２の従来例のＳＴＩ構造を示しており、図１７（ａ）は平面図、図１７（ｂ）はそのＢ−Ｂ’断面図である。
【００２２】
ｐ型シリコン基板あるいはｐウエル１に素子分離用トレンチ溝２が形成されトレンチ溝内部に素子分離用絶縁材料３、例えば２酸化シリコン材が埋め込まれている。このような素子分離された基板上のチャネル領域全面にトンネル電流が流れ得る薄いトンネル絶縁膜４が形成され、この上に電荷蓄積層１２が形成されており、電荷蓄積層１２の側端部は素子分離領域の端部と一致している。素子分離絶縁膜３は電荷蓄積層１２と接しており、電荷蓄積層１２と制御ゲート１４間の容量を高めるため、電荷蓄積層１２の側面の一部は露出してゲート間絶縁膜１３を介して制御ゲート１４と面している。制御ゲート１４及び電荷蓄積層１２は側端部位置が揃うように垂直方向に自己整合的に加工されており、ゲート間にはｎ型拡散層９が形成されている。
【００２３】
図１８は図１７で示したＳＴＩセル構造を得るための製造工程を示す工程別断面図である。
【００２４】
半導体基板１上にトンネル絶縁膜４を介して電荷蓄積層となる導電材１２とマスク材１５を堆積する。素子分離領域のマスク材１５、導電材１２、トンネル絶縁膜４及び半導体基板１をその側端部位置が一致するようにエッチング除去してトレンチ溝２を形成する（図１８（ａ））。
【００２５】
適当な酸化条件を用いて熱酸化を行ってトレンチ側壁の表面を酸化処理してから素子分離用絶縁膜３を堆積し、ドライエッチングによるエッチバックあるいは化学的研磨（ＣＭＰ）による表面研磨によって、素子分離用絶縁膜３の上面を平坦化するとともにマスク材１５の上面を露出させる。（図１８（ｂ））
この状態で素子分離用絶縁膜３をさらにエッチバックして電荷蓄積層１２の側面の一部を露出させ、続いてマスク材１５を剥離する。（図１８（ｃ））
続いてゲート間絶縁膜１３及び制御ゲート１４を堆積し、パターニングによるゲート加工を行ってセル構造を完成させる。（図１８（ｄ））
この第２の従来例で示しているＳＴＩセル構造では、トレンチ溝形成前にトンネル絶縁膜及び電荷蓄積層を堆積して、その後にトレンチ溝形成と素子分離絶縁膜の埋め込みを行っているため、第１の従来例で示したＳＴＩセル構造と異なりダミー絶縁膜を用いる必要がなく、トレンチ側端部が露出することがない。このため、素子領域幅の微細化に適している。
【００２６】
さらに、電荷蓄積層が素子分離領域で完全に分離されているため電荷蓄積層を素子分離領域上でスリット状に切断する必要がない。このため、素子分離領域幅を微細化することが可能となる。
【００２７】
【発明が解決しようとする課題】
しかしながら、一方では、第２の従来例で示したＳＴＩセル構造では素子分離用絶縁膜をトレンチ溝に埋め込む際に埋め込みアスベクトが高くなるため、素子分離領域幅を微細化できないという問題がある。前述したように、第１の従来例のＳＴＩセル構造では電荷蓄積層の一部を分素子分離絶縁膜に沿って突出させ、制御ゲートとの対向面積を大きくしていたが、この第２の従来例のＳＴＩセル構造では電荷蓄積層の側面の一部で制御ゲートとの対向面積を得ている。そのため、電荷蓄積層の膜厚は制御ゲートと対向する領域を必要とする分だけ厚くする必要がある。
【００２８】
素子分離用絶縁膜をボイド（穴）無しに埋め込むことができるアスペクト比が２であるとし、例えば、トレンチ溝の深さを０．３μｍとし電荷蓄積層の膜厚を０．１５μｍとした場合について考える。マスク材の膜厚を０．１μｍとして埋め込み可能な素子分離幅は０．２７５μｍである。これに対して、第１の従来例で示したＳＴＩセル構造では埋め込み時に電荷蓄積層が挟まっていないのでアスペクトが低く、素子分離幅０．２μｍまで埋め込むことが出来る。これに対し、第２の従来例のＳＴＩセル構造では、電荷蓄積層のスリット加工ではなく、素子分離用絶縁膜の埋め込みによって素子分離幅が制限されてしまう。
【００２９】
以上の様に従来のＳＴＩセル構造を有する不揮発性半導体記憶装置では素子領域幅及び素子分離幅の微細化が困難であり、メモリセルの微細化が制限されるという問題がある。
【００３０】
本発明は上記事情を考慮してなされたもので、素子分離絶縁膜の埋め込みアスペクトを小さくしてメモリセルの素子分離幅を小さくすることが可能な高密度不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【００３１】
【課題を解決するための手段】
本発明の第１の観点によれば、
半導体基板上に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に電荷蓄積層の最下層となる第１の導電層を形成する工程と、
前記第１の導電層上にマスク材を形成する工程と、
前記マスク材、前記第１の導電層、前記第１のゲート絶縁膜、前記半導体基板をその側端部位置が一致するようにエッチングしてトレンチ溝を形成する工程と、
少なくとも前記トレンチ溝側壁、前記第１の導電層側壁表面を酸化処理する工程と、
素子分離用絶縁膜を堆積してトレンチ溝を埋め込む工程と、
前記素子分離用絶縁膜を平坦化して前記マスク材上面を露出させる工程と、
前記マスク材をはく離して第１の導電層上面を露出させる工程と、
前記第１の導電層上面および前記素子分離用絶縁膜上面を含む全面に電荷蓄積層の最上層となる第２の導電層を堆積する工程と、
この第２の導電層を平坦化し、その上面が前記素子分離用絶縁膜上面と同一平面となるようにする工程と、
前記第２の導電層および前記素子分離用絶縁膜上に第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜上に制御ゲート材を堆積する工程と、
堆積された制御ゲート材を所定形状に加工する工程と、
を備える。
【００３２】
この方法では不揮発性半導体記憶装置を安定して製造することができる。
【００３３】
本発明の第２の観点による不揮発性半導体記憶装置の製造方法によれば、
半導体基板上に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に電荷蓄積層の最下層となる第１の導電層を形成する工程と、
前記第１の導電層上にマスク材を形成する工程と、
前記マスク材、前記第１の導電層、前記第１のゲート絶縁膜、前記半導体基板をその側端部位置が一致するようにエッチングしてトレンチ溝を形成する工程と、
少なくとも前記トレンチ溝側壁、前記第１の導電層側壁表面を酸化処理する工程と、
素子分離用絶縁膜を堆積してトレンチ溝を埋め込む工程と、
前記素子分離用絶縁膜を平坦化して前記マスク材上面を露出させる工程と、
前記マスク材をはく離して第１の導電層上面を露出させる工程と、
半導体基板上に電荷蓄積層の最上層となる第２の導電層を堆積する工程と、
この第２の導電層を平坦化し、その上面が前記素子分離用絶縁膜上面と同一平面となるようにする工程と、
前記素子分離用絶縁膜をその上面が前記第２の導電層の下面から上面の間に位置するように選択的にエッチングする工程と、
このエッチングにより露出した第２の導電層の側壁、前記第２の導電層の上面、および前記素子分離用絶縁膜の上面に第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜上に制御ゲート材を堆積する工程と、
堆積された制御ゲート材を所定形状に加工する工程と、
を備える。
【００３４】
この方法でも不揮発性半導体記憶装置を安定して製造することができる。
【００３５】
本発明の第３の観点による不揮発性半導体記憶装置の製造方法によれば、
半導体基板上に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に電荷蓄積層の最下層となる第１の導電層を形成する工程と、
前記第１の導電層上にマスク材を形成する工程と、
前記マスク材、前記第１の導電層、前記第１のゲート絶縁膜、前記半導体基板をその側端部位置が一致するようにエッチングしてトレンチ溝を形成する工程と、
少なくとも前記トレンチ溝側壁、前記第１の導電層側壁表面を酸化処理する工程と、
素子分離用絶縁膜を堆積してトレンチ溝を埋め込む工程と、
前記素子分離用絶縁膜を平坦化して前記マスク材上面を露出させる工程と、
前記マスク材をはく離して第１の導電層上面が露出する凹部を形成する工程と、
等方性エッチングにより前記凹部の横幅を増加させる工程と、
半導体基板上に電荷蓄積層の最上層となる第２の導電層を前記素子分離用絶縁膜上および前記凹部内に堆積させる工程と、
この第２の導電層を平坦化し、その上面が前記素子分離用絶縁膜上と同一平面になるようにする工程と、
前記素子分離用絶縁膜をその上面が前記第２の導電層の下面から上面の間に位置するように選択的にエッチングする工程と、
このエッチングにより露出した第２の導電層の側壁、前記第２の導電層の上面、および前記素子分離用絶縁膜の上面に第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜上に制御ゲート材を堆積する工程と、
堆積された制御ゲート材を所定形状に加工する工程と、
を備える。
【００３６】
この方法では、電荷蓄積層の最上層を最下層よりも十分に幅広く形成することができる。
【００３７】
前記第１および第２の導電層の平坦化工程は、ドライエッチングあるいはポリッシングにより行われると良く、これにより平坦化を安定に達成することができる。
【００３８】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態のいくつかを詳細に説明する。
【００３９】
図１は本発明による第１の実施の形態にかかるメモリセル構造を示しており、図１（ａ）は平面図、図１（ｂ）はそのＣ−Ｃ’断面図である。
【００４０】
ｐ型シリコン基板あるいはｐウエル２１に素子分離用トレンチ溝２２が形成されており、このトレンチ溝２２内部に素子分離用絶縁材料、例えば２酸化シリコン材が埋め込まれて素子分離絶縁膜２３を形成している。
【００４１】
このような素子分離された基板上のチャネル領域３０全面にトンネル電流が流れ得る薄いトンネル絶縁膜２４として例えば厚さ１５０オングストローム以下の２酸化シリコン膜が形成され、この上に第１の導電層２５が形成されており、この第１の導電層２５の側端部は素子分離領域の端部と同位置となっている。
【００４２】
なお、トレンチ溝２２内面および第１の導電層２５の素子分離領域側の端面には酸化膜３３が形成されているが、これに続く各図面においては、簡略化のため、この酸化膜を省略する。
【００４３】
第１の導電層２５上には第１の導電層２５と接触して第２の導電層２６が形成されており、その側端部は第１の導電層２５よりもわずかに外側に広がっている。これらの第１の導電層２５と第２の導電層２６の積層構造により電荷蓄積層２７が構成されている。
【００４４】
素子分離絶縁膜２３の上面は電荷蓄積層２７の上面と一致し、これらの上面の上にはゲート間絶縁膜２８を介して制御ゲート２９が形成されている。
【００４５】
図１（ａ）に示すように、制御ゲート２９及び電荷蓄積層２７はその側端辺が垂直方向に一致するように自己整合的に加工されており、ゲート間にはｎ型拡散層３１が形成されている。
【００４６】
図２は図１に示した自己整合型ＳＴＩセル構造を得るための製造工程を示す工程別断面図である。
【００４７】
まず、半導体基板２１上にトンネル絶縁膜２４を形成し、その上に第１の導電層２５としての不純物がドープされたボリシリコン層をＣＶＤ法で、さらにその上にマスク材３２としてのレジストを堆積する。次に素子分離領域のマスク材３２、第１の導電層２５、トンネル絶縁膜２４及び半導体基板２１をその側端部位置が一致するようにエッチング除去してトレンチ溝２２を形成する（図２（ａ））。
【００４８】
続いて酸化処理あるいは表面改質等の処理を行ってトレンチ溝２２の側壁及び第１の導電層２５の側壁表面を酸化してから素子分離用絶縁膜２３を全面に堆積し、ドライエッチングによるエッチバックあるいは化学的研磨（ＣＭＰ）による表面研磨によって素子分離用絶縁膜２３を平坦化し、最終的にマスク材３２の上面を露出させる（図２（ｂ））。
【００４９】
次にマスク材３２を剥離して第１の導電層２５の上面を露出させた後、不純物をドープしたポリシリコン層でなる第２の導電層２６を全面に堆積して、素子分離用絶縁膜２３が露出するまで第２の導電層２６をエッチバックあるいは平面研磨して第２の導電層２６を分離する（図２（ｃ））。これらの第１の導電層２５と第２の導電層２６は前述したように電荷蓄積層２７として機能する。
【００５０】
次に、ゲート間絶縁膜２８及び制御ゲートを堆積し、ゲート加工を行ってセル構造を完成させる。（図２（ｄ））
このような製造工程により得られた構造では、第１の導電層２５の側壁はトレンチ溝形成後の酸化工程によってわずかに後退するため、第２の導電層２６の幅は第１の導電層２５の幅よりもわずかに広い構造となっている。
【００５１】
また、第２の導電層２６を堆積する際に、第１の導電層２５の上面を薬品処理して清浄化することによりわずかな酸化膜が第１の導電層上面に形成され、第１の導電層２５と第２の導電層２６間に酸化膜が挟まった形状となる場合がある。しかし、この酸化膜は極めて薄いため、電気的導通に問題はなく、第１の導電層と第２の導電層は同電位に保たれる。
【００５２】
このような第１の実施の形態によるメモリセルは次のような特徴を有している。
【００５３】
まず、前述した第２の従来例で示したＳＴＩセル構造では、トレンチ溝を素子分離絶縁膜で埋め込む際に埋め込みアスペクトが高くなる問題があった。これに対して本発明では電荷蓄積層を第１の導電層と第２の導電層の積層構造としているため、素子分離絶縁膜の埋め込み時のアスペクトは第１の導電層膜の厚さおよびマスク材の厚さによって決定される。従って、第１の導電層の膜厚を第２の導電層の膜厚よりも薄くすることにより、埋め込みアスペクトを低減することが可能である。例えば、トレンチ溝の深さを０．３μｍとし電荷蓄積層の膜厚を０．１５μｍとした場合について考える。素子分離用絶縁膜をボイド（穴）無しに埋め込むことが出来るアスペクトを２とすれば、マスク材の膜厚を０．１μｍとして第１の導電層の膜厚を０．０５μｍとすれば埋め込み可能な素子分離幅は０．２２５μｍと、先に示した第２の従来例のＳＴＩセル構造よりも素子分離幅を微細化が可能である。
【００５４】
また、第２の導電層２６を第１の導電層２５の上に積み増すことにより、ゲート加工制御上必要となる所望の電荷蓄積層２７の膜厚に合わせ込むことが可能となる他、第１のゲート絶縁膜界面を形成する第１の導電層２５の不純物濃度を下げつつ、電荷蓄積層２７全体の抵抗を下げることが可能となる。
【００５５】
また、電荷蓄積層２７と制御ゲート２９間の容量を大きくするために、例えば電荷蓄積層２７の上面を粗面化処理する場合があるが、第２の導電層２６を十分に堆積させておくことにより、素子分離埋め込み後にこの祖面化処理を行うことが可能となる。
【００５６】
さらに、メモリセルやトランジスタ等のしきい電圧の制御を目的とした不純物ドーピングをゲート電極下の半導体基板に行う場合、第１の導電層２５が薄いため第１の導電層２５を通してイオン注入を行うことが可能となる。このことは、熱酸化等のゲート絶縁膜形成に必要な高温熱処理工程後にイオン注入を行うことを可能にするため、半導体基板内の不純物プロファイルを精密に制御することが可能となる。
【００５７】
また、第１の実施例で示したメモリセルでは、電荷蓄積層２７の最上面はセルアレイ内全面において平坦となっているので電荷蓄積層上面の面積のばらつきによる容量ばらつきが抑制できるため書き換え特性の揃ったメモリセルを構成することが可能となる。
【００５８】
図３は図１（ｂ）と類似した構成を有しているが、電荷蓄積層２７を構成する第１の導電層２５と第２の導電層２６’の側面位置が一致しており、両層の幅が一致した例を示している。このような構成はトレンチ溝２３形成時のエッチングによる第１の導電層２５の後退が少ない材料および条件の組み合わせ、あるいは第１導電層の後退を招かない、酸化以外の表面改質処理を行うことにより得ることができる。
【００５９】
このような構成は自己整合構造となり、段差部が存在しないため、寄生容量の発生がなく、円滑な電荷移動による特性向上が期待できる。
【００６０】
図４は本発明の第２の実施の形態にかかる不揮発性半導体記憶装置のセル構造を示しており、図４（ａ）は平面図、図４（ｂ）はそのＤ−Ｄ’断面図である。
【００６１】
ｐ型シリコン基板あるいはｐウエル４１に素子分離用トレンチ溝４２が形成され、このトレンチ溝４２内部に素子分離用絶縁材料４３、例えば２酸化シリコン材が埋め込まれている。このような素子分離された基板上のチャネル領域全面にトンネル電流が流れ得る薄いトンネル絶縁膜４４が形成され、その上に第１の導電層４５が形成されており、この第１の導電層４５の側端部の位置は素子分離領域４３の端部と一致している。
【００６２】
第１の導電層４５上には第１の導電層４５と接触して第２の導電層４６が形成されており、その側端部は第１の導電層４５よりもわずかに外側に広がっている。これらの第１の導電層４５と第２の導電層４６の積層構造により電荷蓄積層４７が構成されている。
【００６３】
また、素子分離絶縁膜４３の上面は第２の導電層４６の下面よりわずかに高い位置となっており、この第２の導電層４６の上面、側壁のうち素子分離絶縁膜位置より高い部分、素子分離絶縁膜４３の一部にはゲート間絶縁膜４８が形成され、その上には制御ゲート４９が形成されている。図４（ａ）に示すように、制御ゲート４９及び電荷蓄積層４７はその側端部が垂直方向に揃うように自己整合的に加工されており、ゲート間にはｎ型拡散層５１が形成されている。
【００６４】
図５は図４に示したＳＴＩセル構造を得るための製造工程を説明する工程別断面図である。
【００６５】
半導体基板４１上にトンネル絶縁膜４４を形成し、その上に第１の導電層４５およびマスク材５２を堆積する。その後、素子分離領域のマスク材５２、第１の導電層４５、トンネル絶縁膜４４及び半導体基板４１をその側端部が揃うように除去してトレンチ溝４２を形成する。
【００６６】
続いて酸化処理あるいは表面改質等の処理を行ってトレンチ溝４２の側壁及び第１の導電層４５の側壁表面を酸化してから素子分離用絶縁膜４３を堆積し、ドライエッチングによるエッチバックあるいは化学的研磨（ＣＭＰ）による表面研磨によって素子分離用絶縁膜４３を平坦化し、最終的にマスク材５２の上面を露出させる（図５（ａ））。
【００６７】
次にマスク材を剥離し、続いて第２の導電層４６を堆積する（図５（ｂ））。
【００６８】
続いて、素子分離用絶縁膜４３が露出するまで第２の導電層４６をエッチバックあるいは平面研磨して第２の導電層４６を分離する（図５（ｃ））。
【００６９】
さらに、素子分離用絶縁膜４３のみをエッチングしてその上面が第２の導電層４６の厚さ内の任意の位置、例えば下面から１／３あるいは１／４の厚さに相当位置に達する程度までエッチングを進め、続いてゲート間絶縁膜４８及び制御ゲート４９を堆積し、ゲート加工を行ってセル構造を完成させる（図５（ｄ））。
【００７０】
なお、素子分離用絶縁膜４３の上面位置が第２の導電層４６の下側にあるほど容量を増加させることができるが、あまり下側に位置するゲート間絶縁膜を安定に形成することができなくなるので、これらを勘案してその位置を決定すべきである。
【００７１】
このような第２の実施の形態によるメモリセルでは電荷蓄積層４７と制御ゲート４９間の容量を高めるため、第２の導電層４６の側面の一部を露出させて制御ゲート４９と対向させている。従って、第１の実施の形態で示したメモリセルよりもカップリング容量を大きくすることが可能である。また、第２の導電層４６の上面と素子分離絶縁膜４８の上面間の段差量は電荷蓄積層４７と制御ゲート４９間の容量を所望の値に調整するように対向面積が得られるように設定することが可能であり、さらに段差量をセルアレイ内で均一とすることが可能である。なお、側壁を一部分露出させることを容易にするため、第２の導電層４６の厚さは第１の導電層４５の厚さよりも厚くすることが望ましい。
【００７２】
図６は図３と同様、第１の導電層４５と第２の導電層４６との幅が等しい場合を示しており、自己整合による製造に適した構造となる。
【００７３】
図７は本発明の第３の実施の形態に係る不揮発性半導体記憶装置のセル構造を示しており、図７（ａ）はその平面図、図７（ｂ）はそのＥ−Ｅ’断面図である。
【００７４】
この構成は第２の実施の形態と類似しており、対応する構成要素は図４に示す第２の実施の形態における参照番号に２０を加えたもの、すなわち６０番台、７０番台としている。第２の実施の形態と第３の実施の形態との差異は、第２の実施の形態における第２の導電層４６に相当する第２の導電層６６の幅を第１の導電層６５の幅よりも大きく広げた点である。図７（ａ）および図７（ｂ）において第２の導電層の幅が広がっている点が明確に示されている。
【００７５】
図８は図７に示したセル構造を得るための製造工程を示す工程別断面図である。
【００７６】
半導体基板６１上にトンネル絶縁膜６４を形成し、その上に第１の導電層６５とマスク材７２を堆積する。この状態で素子分離領域のマスク材７２、第１の導電層６５、トンネル絶縁膜６４及び半導体基板６１をその側端部が揃うように除去してトレンチ溝６２を形成する。続いて酸化処理あるいは表面改質等の処理を行ってトレンチ溝６２の側壁及び第１の導電層６５の側壁表面を酸化してから素子分離用絶縁膜６３を堆積し、ドライエッチングによるエッチバックあるいは化学的研磨（ＣＭＰ）による表面研磨によって素子分離用絶縁膜を平坦化し、最終的にマスク材７２の上面を露出させる（図８（ａ））。
【００７７】
マスク材７２を剥離した後、ウェットエッチング等の等方性エッチングによって素子分離用絶縁膜を所望の量だけ横方向にエッチングする。これにより第１の導電層６５の上にはその幅よりも広い素子分離絶縁膜が存在しない部分が形成される（図８（ｂ））。
【００７８】
次に、第２の導電層６６を半導体基板全面上に堆積して、素子分離用絶縁膜６３が露出するまで第２の導電層をエッチバックあるいは平面研磨して第２の導電層を分離する（図８（ｃ））。
【００７９】
続いて素子分離用絶縁膜６３を追加エッチバックし、第２の導電層６６の下側まで素子分離絶縁膜６３を後退させて第２の導電層６６の上側を露出させる。
【００８０】
この状態でゲート間絶縁膜６８及び制御ゲート６９を堆積し、ゲート加工を行ってセル構造を完成させる（図８（ｄ））。
【００８１】
この第３の実施の形態にかかるメモリセルでは、マスク材７２の剥離後に素子分離用絶縁膜を所望の量だけ横方向にエッチングすることで、第２の導電層を第１の導電層すなわち素子幅よりも広くする構造を実現している。従って、第３の実施例で示したメモリセルは第１の実施例で示したメモリセル及び第２の実施例で示したメモリセルより電荷蓄積層と制御ゲート間の容量を高めることができる。
【００８２】
なお、第２の導電層６６を平坦化した後に素子分離用絶縁膜６３を追加エッチバックして電荷蓄積層６７の側面の一部を露出させる手順は、制御ゲート６９と電荷蓄積層間６７の容量を大きくするための工程であるので、電荷蓄積層６７の上面のみの対向面積で制御ゲート６９と電荷蓄積層６７間の容量を十分大きくとれる場合には行う必要はない。
【００８３】
図９に本発明の第４の実施の形態にかかる不揮発性半導体記憶装置を示す。図９（ａ）は平面図、図９（ｂ）はそのＦ−Ｆ’断面図を示している。
【００８４】
図９（ｂ）に示す断面図は図４（ｂ）に示した断面図と全く同じであるので、同じ構成要素には同じ参照番号を付してその詳細な説明を省略する。
【００８５】
この実施の形態では、セルアレイ構成としてＮＡＮＤ構成を有している場合を一例として示している。すなわち、本実施例では直列に接続された１６個のＮＡＮＤセルが選択トランジスタ５３を介してビット線及びソース線に接続されている。選択トランジスタはセルと同一材料、同一膜厚、同一積層構造で構成されている。メモリセルにおいて電荷蓄積層と呼ばれているゲート電極は選択トランジスタにおいても同様フローティング構造となっており、隣接ビット線間のトランジスタ間で電荷蓄積層が電気的に接続されていないため、メモリセルと選択トランジスタは外観上の違いはない。ただし、ゲート長に関しては必要に応じ、メモリセルと選択トランジスタで異なっていても構わない。選択トランジスタは電荷蓄積層と制御ゲートの容量結合によって電荷蓄積層に所定の電圧が印加されるため制御ゲートへの電圧印加によって通常のトランジスタ動作が行われる。したがって、メモリセルと選択トランジスタを同一ゲート構造とすることによりセルアレイ内で不要な加工工程を省くことが可能となり最小工程数でメモリセルの作製が可能となる。
【００８６】
なお、ＮＡＮＤ構成以外のＡＮＤ型やＤＩＮＯＲ型でも、そのアレイ構成は複数のメモリセルを直列あるいは並列に連ねてユニットを構成し、ビット線あるいはソース線との接続においてスイッチング用トランジスタである選択トランジスタを介することになり、この実施の形態を同様に適用することができる。
【００８７】
図１４は上述した各実施の形態における素子分離領域側端部間の距離と電荷蓄積層の最上層間距離および最下層間距離との関係を示す素子断面図である。
【００８８】
上述したように、電荷蓄積層の最上層の幅が最下層の幅よりも広く形成されているため、隣接する前記素子分離領域側端部間の距離をＸ１、隣接する前記電荷蓄積層のうちの最下層側端間の距離をＹ、その最上層側端間の距離をＸ２としたとき、
Ｙ＞Ｘ１＞Ｘ２      またはＹ＞Ｘ１＝Ｘ２
の関係にあることがわかる。
【００８９】
図１０は本発明に係る別の第５の実施例である不揮発性半導体記憶装置を示している。図１０（ａ）は低電圧トランジスタの平面図、図１０（ｂ）はそのＧ−Ｇ’断面図、図１０（ｃ）は高耐圧トランジスタの平面図、図１０（ｄ）はそのＨ−Ｈ’断面図を示している。
【００９０】
これらは同じ素子の中に作られるものであり、平面構成は同じであるが、断面構造を見ると、いずれも積層ゲート構造を有しており、電荷蓄積層と同様の２層構成の下層ゲート（低電圧用では８３，８７、高耐圧用では８３，９７）と、制御ゲートと同様の導電材で形成された上層ゲート８８を有している。このうち、下層ゲートのうちの上層の厚さは低電圧用トランジスタの方が高耐圧用トランジスタよりも厚い。また、低電圧トランジスタでは薄いゲート酸化膜８２を有しているのに対し、高耐圧トランジスタでは厚いゲート酸化膜９２を有している。
【００９１】
これは、次の理由に基づく。一般にメモリセルを駆動するセンスアンプ及び昇圧回路、入出力スイッチ回路には駆動する電圧に合わせて所望のゲート絶縁膜厚を有するトランジスタが用いられており、センスアンプ内では高速動作が可能な低電圧トランジスタ用にメモリセルのトンネル絶縁膜と同等あるいはトンネル絶縁膜よりも薄いゲート絶縁膜が用いられている。一方、メモリセルのデータ書き換え用の高電圧を駆動する昇厚回路や入出力スイッチ回路には高電圧動作が可能な高耐圧系トランジスタ用にトンネル絶縁膜よりも厚いゲート絶縁膜が用いられている。
【００９２】
図１１および図１２は図１０に示した不揮発性半導体記憶装置のメモリセルトランジスタを製造する工程を示す工程別断面図である。これらにおいては、いずれも左側が低電圧トランジスタ、右側が高耐圧トランジスタの製造工程を示している。
【００９３】
まず、低電圧トランジスタについて述べる。
【００９４】
半導体基板８１上に所望の膜厚で複数のゲート絶縁膜を形成する。例えばメモリセル用のトンネル絶縁膜８２として例えば１００Ａの熱酸化膜、あるいはとセンスアンプ動作用のＮＭＯＳ及びＰＭＯＳ用の薄ゲート絶縁膜として例えば８０Ａの熱酸化膜を形成し（図１１（ａ））、昇圧回路動作用の高耐圧トランジスタ用の厚ゲート絶縁膜として例えば２００Ａの熱酸化膜９２（図１１（ｄ））をそれぞれ形成して、さらに第１の導電層８３及びマスク材８４を形成する。
【００９５】
素子分離領域のマスク材、第１の導電層、複数の膜厚からなるトンネル絶縁膜とゲート絶縁膜及び半導体基板をその側端部が揃うように除去してトレンチ溝８５を形成する（図１１（ｂ）（ｅ））。
【００９６】
トレンチ溝８５及び第１の導電層８３の側壁を酸化処理した後、素子分離用絶縁膜８６を堆積し、ドライエッチングによるエッチバックあるいは化学的研磨（ＣＭＰ）による表面研磨によって素子分離用絶縁膜８６を平坦化し、最終的にマスク材８４の上面を露出させる（図１１（ｃ）（ｆ））。このとき、ゲート絶縁膜の厚さが異なるにもかかわらずエッチバック後の高さは同じであるため、低電圧トランジスタと高耐圧トランジスタでは残存マスク材の厚さが８４’および８４”のように異なっている。
【００９７】
マスク材を剥離してから第２の導電層を半導体基板上に堆積して、素子分離用絶縁膜が露出するまで第２の導電層をエッチバックあるいは平面研磨して第２の導電層を分離する。このときも第２の導電層の厚さは低電圧トランジスタでは８７、高耐圧トランジスタでは９７で示されるように異なっている（１２図（ａ））（ｄ））。以上の第１の導電層と第２の導電層の積層構造は電荷蓄積層あるいは第１のゲート電極を形成する。
【００９８】
次に、素子分離用絶縁膜８５を追加エッチバックして電荷蓄積層（８３，８７、９７）及び第１のゲート電極（８２，９２）の側面の一部を露出させる（図１２（ｂ）（ｅ））。
【００９９】
次にゲート間絶縁膜として、例えばＯＮＯ膜を半導体基板上に形成してから、メモリセル部を除く周辺回路部の少なくとも一部のＯＮＯ膜を剥離してから制御ゲート８８を堆積する。なお、制御ゲートはトランジスタにおいては第２のゲート電極８８として形成され、ゲート間絶縁膜を除去しているため第１のゲート電極と第２のゲート電極は電気的に接続されて同電位となる。メモリセル部及びトランジスタにおける積層構造の側端部が揃うようにゲート加工してセル構造及びトランジスタ構造を完成させる（図１２（ｃ）（ｆ））
この第５の実施の形態で示した不揮発性半導体記憶装置ではメモリセルとトランジスタのゲートを構成するゲート材が同一であるため、低コスト化および高歩留まり化を実現することが容易である。また、電荷蓄積層の側面の一部を露出させる工程はチップ全面で行うためリソグラフィ工程が不要となり低コスト化が期待出来る。ただし、露出する高さはゲート間絶縁膜をはく離する工程が追加されることからメモリセルよりもトランジスタの方が高くなる。そのため、第２の導電層の膜厚がメモリセルで要求される膜厚よりも厚くなる場合が生じる。これは、高密度に配置されたメモリセルのゲート構造加工時の工程歩留まりに影響する可能性がある。
【０１００】
第２の導電層の膜厚を薄膜化する必要がある場合には、電荷蓄積層の側面の一部を露出させるエッチバック工程をメモリセル部にのみ行うためのリソグラフィ工程を追加する。この場合には、電荷蓄積層及び第１のゲート電極の露出する高さは、例えゲート間絶縁膜のはく離工程を行った場合でもメモリセルの方が高くなるので、電荷蓄積層の膜厚をメモリセル部で必要な第２の導電層の膜厚で制御することが可能となる。
【０１０１】
図１３は第５の実施の形態において、適当な条件を選択することにより、第１のゲート電極における上層と下層とが同じ端面位置を有するようにしたものを示す。
【０１０２】
以上、種々の実施の形態を説明したが、本発明は上述した各実施の形態に限定されるものではなく、各種変形が可能である。
【０１０３】
例えば実施の形態では電荷蓄積層等となる電極を２層構成としているが、３層以上の多層構造をなしていても良く、その場合、最上層が実施の形態における上層、最下層が実施の形態における下層と同様な構成および機能を有していればよい。
【０１０４】
また、第１のゲート絶縁膜であるトンネル絶縁膜として実施の形態では２酸化シリコン層を用いているが、窒化シリコン層でも、あるいは酸窒化シリコン層でも、あるいはこれらの任意の積層膜となっていても良い。
【０１０５】
また、電荷蓄積層と制御ゲート間の絶縁膜は実施の形態ではシリコン酸化膜を用いていたが、窒化膜、酸化窒化膜、酸化膜と窒化膜との積層膜であってもよい。
【０１０６】
さらに、制御ゲートは実施の形態では不純物をドープしたポリシリコン層を用いたが、アモルファスシリコン層、タングステン等の高融点金属材料層、アルミニウム等の低抵抗金属層、タングステンシリサイド（ＷＳｉ）等の金属シリサイドとシリコン材料の積層、シリコン材上にチタン等の金属を堆積させて熱アニールすることによってシリコンとの化学反応を起こさせることにより形成するサリサイド膜等を適宜用いることができる。
【０１０７】
また、素子分離用の絶縁膜としては、実施の形態で説明した、高アスペクトの埋込特性に優れた２酸化シリコン以外に、リンやボロン等の不純物を含むＰＳＧ、ＢＰＳＧ等のドープトオキサイド膜、あるいはこれらの積層構造を使用することができる。
【０１０８】
さらに周辺回路以外の各種キャパシタや抵抗素子等も必要に応じて本発明の要旨を逸脱しない範囲で種々変形して実施する事ができる。
【０１０９】
【発明の効果】
本発明によれば、電荷蓄積層を素子分離領域すなわちトレンチ溝と自己整合的に形成する自己整合ＳＴＩ構造を有するメモリセルからなる不揮発性半導体記憶装置において、電荷蓄積層を少なくとも２層からなる積層構造として、第１の導電層は薄膜化して素子分離絶縁膜の埋め込みアスペクトを低減し、第２の導電層は制御ゲート間の容量を所望の値にするために必要な膜厚としているので、加工制御性に優れ、データの書き換え特性に優れた低コスト、高密度な大容量不揮発性半導体記憶装置を提供することが可能となる。
【０１１０】
また、第２の導電層は素子分離用絶縁膜をストッパとした平坦化工程により形成し、従来の不揮発性半導体記憶装置で必要とされた電荷蓄積層を素子分離領域上でスリット状に切断するためのリソグラフィを省略することにより工程削減を実現できる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態に係わる不揮発性半導体記憶装置の平面図及び断面図である。
【図２】  図１の構成を得るための製造工程を示す工程別断面図である。
【図３】  図１（ｂ）に示す構成の特別な場合を示す断面図である。
【図４】  本発明の第２の実施の形態に係わる不揮発性半導体記憶装置の平面図及び断面図である。
【図５】  図４の構成を得るための製造工程を示す工程別断面図である。
【図６】  図４（ｂ）に示す構成の特別な場合を示す断面図である。
【図７】  本発明の第３の実施の形態に係わる不揮発性半導体記憶装置の平面図及び断面図である。
【図８】  図１の構成を得るための製造工程を示す工程別断面図である。
【図９】  本発明の第４の実施の形態に係わる不揮発性半導体記憶装置の平面図及び断面図である。
【図１０】  本発明の第５の実施の形態に係わる、不揮発性半導体記憶装置に用いられる低電圧トランジスタと高耐圧用トランジスタの構成を示す平面図および断面図である。
【図１１】  図１０に示すトランジスタの製造工程の前半を示す工程別断面図である。
【図１２】  図１０に示すトランジスタの製造工程の後半を示す工程別断面図である。
【図１３】  図１０に示す構成の特別な場合を示す断面図である。
【図１４】  本発明にかかる不揮発性半導体記憶装置の一般的な特徴を図示する素子断面図である。
【図１５】  第１の従来例にかかる不揮発性半導体記憶装置の構成を示す平面図および断面図である。
【図１６】  図１５に示す構成を得るための製造工程を示す工程別断面図である。
【図１７】  第２の従来例にかかる不揮発性半導体記憶装置の構成を示す平面図および断面図である。
【図１８】  図１７に示す構成を得るための製造工程を示す工程別断面図である。
【符号の説明】
２１，４１，６１、８１  基板またはウェル
２２，４２，６２，８５  トレンチ溝
２３，４３，６３，８６   素子分離用絶縁膜
２４，４４，６４，８２  トンネル絶縁膜
２５、４５、６５、８３  第１の導電膜
２６、４６，６６、８７，９７  第２の導電膜
２７、４７、６７  電荷蓄積層
２８、４８、６８  ゲート間絶縁膜
２９、４９、６９、８８  制御ゲート
３０、５０、７０  素子領域
３１、５１、７１  ｎ型拡散層
３２  マスク材
５３  選択トランジスタゲート
【図１】
0004131896.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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