(57)【特許請求の範囲】
【請求項１】
一辺に複数の高周波信号端子をもつ集積回路が実装される多層実装基板と、
該多層実装基板の該集積回路が実装される一方の面に設けられ該集積回路の該複数の高周波信号端子とそれぞれ接続される、コプレーナ線路により構成された複数の集積回路接続部と、
該多層実装基板の他方の面において該集積回路の該一辺に対応する辺側に該集積回路の高周波信号端子間隔よりも広い間隔で設けられた複数の外部接続端子部と、
該多層実装基板内に設けられ高周波信号を伝送するための複数の高周波信号線路と、
該高周波信号線路の一端と該多層実装基板の該一方の面に設けられた該集積回路接続部とを接続する複数の第１のスルーホールと、
該高周波信号線路の他端と該多層実装基板の他方の面に設けられた該外部接続端子部とをそれぞれ接続する複数の第２のスルーホールとをそなえるとともに、
少なくとも、該多層実装基板内の該高周波信号線路間に、上記の多層実装基板の該一方の面に設けられた第１のメタルプレートと該他方の面に設けられた第２のメタルプレートとをグランド接続し高周波信号の伝播を制限する高周波制限部材が該高周波信号線路に沿って設けられ、さらに、
該一方の面が、前記複数のコプレーナ線路を避けるように前記第１のメタルプレートにより被覆され、
該他方の面が、前記複数の外部接続端子部を避けるように前記第２のメタルプレートにより被覆されたことを特徴とする、高周波集積回路モジュール。
【請求項２】
該高周波制限部材が、上記第１及び第２のスルーホールとは別に、該多層実装基板内において少なくとも該複数の高周波信号線路をそれぞれ取り囲むように設けられ前記第１のメタルプレートと前記第２のメタルプレートとをグランド接続する複数の第３のスルーホールにより構成されたことを特徴とする、請求項１記載の高周波集積回路モジュール。
【請求項３】
該外部接続端子部が、それぞれ、コプレーナ線路により構成されていることを特徴とする、請求項１又は２に記載の高周波集積回路モジュール。
【請求項４】
一辺に複数の高周波信号端子をもつ集積回路が実装される一次多層実装基板と、
該一次多層実装基板の該集積回路が実装される一方の面に設けられ該集積回路の該複数の高周波信号端子とそれぞれ接続される、コプレーナ線路により構成された複数の集積回路接続部と、
該一次多層実装基板の他方の面において該集積回路の該一辺に対応する辺側に該集積回路の高周波信号端子間隔よりも広い間隔で設けられた複数の外部接続端子部と、
該一次多層実装基板の他方の面に設けられ該外部接続端子部とそれぞれ一端が接続された複数の高周波信号線路と、
該高周波信号線路の他端と該一方の面に設けられた該集積回路接続部とをそれぞれ接続する複数のスルーホールと、
該一次多層実装基板の該他方の面とバンプ接続される二次多層実装基板とをそなえるとともに、
少なくとも、該一次多層実装基板の該他方の面に設けられた該高周波信号線路間に、該一方の面に設けられた第１のメタルプレートと該他方の面に設けられた第２のメタルプレートとをグランド接続し高周波信号の伝播を制限する高周波制限部材が該高周波信号線路に沿って設けられ、さらに、
該一方の面が、前記複数のコプレーナ線路を避けるように前記第１のメタルプレートにより被覆され、
該他方の面が、前記複数の外部接続端子部を避けるように前記第２のメタルプレートにより被覆されたことを特徴とする、高周波集積回路モジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マイクロ波帯やミリ波帯などの高周波で動作する集積回路（ＩＣ：Integrated Circuit）を実装する高周波集積回路モジュールに関する。
【０００２】
【従来の技術】
近年、マイクロ波帯やミリ波帯で動作するＩＣチップのマルチファンクション化が進み、1つのＩＣに３つ以上のＲＦ（Radio Frequency）信号端子が必要となってきている。ここで、ＩＣチップ内ではＲＦ信号端子の幅は狭く、他のＲＦ信号端子とのアイソレーションは確保されている。
【０００３】
一般に、ＩＣチップを実装するパッケージの線路幅は二次実装時の信号線路接続を考慮して、ＩＣチップの端子幅より太くするように基板厚などの選択をし、且つ、伝送及び反射特性も確保している。図１９に従来の高周波ＩＣモジュールの模式的な平面図を示す。
この図１９に示す高周波ＩＣモジュール１００は、例えば、ＩＣチップ１１０と、メタルプレート（メタル基板）１０１と、このメタルプレート１０１と一体成形されメタルプレート１０１の一辺側においてＲＦ信号のフィードライン部を構成するセラミックプレート（セラミック基板）１０２ａと、メタルプレート１０１と一体成形され上記一辺側と対向する辺側のＲＦ信号のフィードライン部を構成するセラミックプレート１０２ｂとをそなえて構成されている。
【０００４】
そして、一方のセラミックプレート１０２ａ上には、ＩＣチップ１１０のＲＦ信号端子１１１とワイヤボンディング等で接続された引き出し線路（マイクロストリップライン）１０３が設けられ、他方のセラミックプレート１０２ｂ上には、ＩＣチップ１１０の一辺に設けられた３つのＲＦ信号端子１１２，１１３，１１４とそれぞれワイヤボンディング等で接続された３本の引き出し線路（マイクロストリップライン）１０４，１０５，１０６がそれぞれ設けられている。なお、図１９において、符号１０７はＩＣチップ１１０の密封のためのキャップが実装される位置を示している。
【０００５】
このように一辺に複数のＲＦ信号端子１１２，１１３，１１４をもつＩＣチップ１１０としては、例えば、複数系統の受信ＲＦ信号から１系統を選択するスイッチとしての機能をもつものが考えられ、具体的には、アダプティブアレイアンテナを用いた高周波受信回路などへの適用がある。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述のごとく一辺に複数のマイクロストリップライン１０４，１０５，１０６をもつパッケージ（図１９においてＩＣチップ１１０を除く部分）にＩＣチップ１１０を実装すると、パッケージ側のマイクロストリップライン１０４，１０５，１０６の線路幅がＩＣチップ１１０のＲＦ信号端子に比べて太いため、ＩＣチップ１１０単体の特性に比べて各ＲＦ信号端子間のアイソレーションが劣化してしまう。
【０００７】
即ち、各マイクロストリップライン１０４，１０５，１０６の線路長により互いに結合（カップリング）を起こし、その長さに起因する特定の周波数にて共振が生じ急激な伝送特性の劣化を招いてしまうのである。
図２０に、互いに近接しているマイクロストリップラインの電磁界シミュレーションを行なう際のレイアウト例、図２１（ａ），図２１（ｂ）に、このレイアウトでのシミュレーションによる伝送特性例を示す。なお、本シミュレーションで用いた基板はセラミック基板で、太さ０．２ｍｍのマイクロストリップラインが間隔１ｍｍで並んでいるものと仮定した。また、図２１（ａ）には図２に示す入力ポート“１”からＲＦ信号（例えば、３０ＧＨｚ（ギガヘルツ）以上）を入力した場合の反射特性、図２１（ｂ）には同じく入力ポート“１”からＲＦ信号を入力した場合のスルー特性を表している。
【０００８】
この場合、マイクロストリップライン間の間隔が狭いため、線路長でカップリングを起こし、図２１（ａ）及び図２１（ｂ）中に符号１２１〜１２８に示すように、線路長に起因する特定の周波数にて共振が発生し急激な伝送特性（反射特性，スルー特性）の劣化（つまり、アイソレーションの劣化現象）が見られる。これに対し、マイクロストリップライン間の間隔を例えば１．５ｍｍ，３．０ｍｍと広くしてゆくと、図２２（ａ）及び図２２（ｂ），図２３（ａ）及び図２３（ｂ）にそれぞれ示すように、線路長に起因する共振が発生しにくくなりアイソレーションの劣化現象がみられなくなることがわかる。なお、マイクロストリップライン間の間隔を１．５ｍｍにしたときの伝送特性を示す図が図２２（ａ）及び図２２（ｂ）であり、３．０ｍｍにしたときの伝送特性を示す図が図２３（ａ）及び図２３（ｂ）である。
【０００９】
このように、二次実装のためのマイクロストリップライン間は互いの距離をある程度離して配置する必要がある。しかし、ＩＣチップ１１０のＲＦ信号端子１１２，１１３，１１４の間隔は狭いので、どうしてもライン間隔が狭くなってしまう部分が生じてしまう。そのため、数ＧＨｚ程度のＲＦ信号を扱う場合には、それほど問題とならないが、例えば３０ＧＨｚ以上の極めて高い周波数のＲＦ信号を扱うような場合には、上記ライン間隔の狭い部分によるアイソレーションの劣化も無視できなくなる。
【００１０】
特に、上記３０ＧＨｚ以上という高い周波数では、波長が数ミリ程度となり、ＩＣチップやパッケージなどの部品の大きさにも性能が左右されるので、高周波フリップチップ構造で高い利得を得ようとすると、不要な高周波成分の漏れにより回路動作自体が不安定になることもある。
本発明は、このような課題に鑑み創案されたもので、マイクロ波帯やミリ波帯という極めて高い周波数帯の高周波信号を扱う集積回路を実装する場合においても、不要な高周波成分の漏れの伝播を極力抑制して、集積回路の一辺に複数設けられる高周波信号端子間の最低限必要なアイソレーションを確保できるようにした、高周波集積回路モジュールを提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために、本発明の高周波集積回路モジュールは、下記のものをそなえたことを特徴としている。
(1)一辺に複数の高周波信号端子をもつ集積回路が実装される多層実装基板
(2)この多層実装基板の該集積回路が実装される一方の面に設けられ上記集積回路の複数の高周波信号端子とそれぞれ接続される、コプレーナ線路により構成された複数の集積回路接続部
(3)上記多層実装基板の他方の面において上記集積回路の上記一辺に対応する辺側にその集積回路の高周波信号端子間隔よりも広い間隔で設けられた複数の外部接続端子部
(4)上記の多層実装基板内に設けられ高周波信号を伝送するための複数の高周波信号線路
(5)これらの高周波信号線路の一端と上記多層実装基板の上記一方の面に設けられた上記集積回路接続部とを接続する複数の第１のスルーホール
(6)上記の高周波信号線路の他端と上記多層実装基板の他方の面に設けられた外部接続端子部とをそれぞれ接続する複数の第２のスルーホール
(7)少なくとも、上記の多層実装基板内の高周波信号線路間に、高周波信号線路に沿って設けられ、上記の多層実装基板の一方の面に設けられた第１のメタルプレートと前記他方の面に設けられた第２のメタルプレートとをグランド接続し高周波信号の伝播を制限する高周波制限部材
(8)前記複数のコプレーナ線路を避けて上記一方の面を部分的に被覆する第１のメタルプレート
(9)前記複数の外部接続端子部を避けるように前記他方の面を被覆する第２のメタルプレート
上述のごとく構成された本発明の高周波集積回路モジュールでは、多層実装基板の一方の面に設けられた集積回路の複数の高周波信号端子と、多層実装基板の他方の面に設けられた複数の外部接続端子部との間で、高周波信号が上記の各スルーホール及び高周波信号線路を通じて多層実装基板内で伝送される。
【００１２】
この際、多層実装基板内の各高周波信号線路は集積回路の高周波信号端子の端子間隔よりも広い間隔で配置されており、しかも、それぞれの間には多層実装基板の両面をグランド接続し高周波信号の伝播を制限する高周波制限部材が高周波信号線路に沿って設けられているので、多層実装基板内での高周波信号の漏れ成分の伝播による不要な線路間結合と不要な伝播モードの発生による共振現象とを抑制することができる。
【００１３】
ここで、上記の高周波制限部材は、例えば、上記の第１及び第２のスルーホールとは別に、該多層実装基板内において少なくとも上記複数の高周波信号線路をそれぞれ取り囲むように設けられ前記第１のメタルプレートと前記第２のメタルプレートとをグランド接続する複数の第３のスルーホールにより構成されていてもよい。このようにすれば、既知のスルーホール加工技術を用いて比較的簡易に上述した線路間結合と共振現象とを抑制することが可能となる。
【００１４】
また、上記の外部接続端子部は、コプレーナ線路により構成するのが好ましい。このようにすれば、多層実装基板の集積回路が実装される面やその反対面において、信号線露出部分を最小限にすることができる。
次に、本発明の他の態様の高周波集積回路モジュールは、下記のものをそなえたことを特徴としている。
【００１５】
(1)一辺に複数の高周波信号端子をもつ集積回路が実装される一次多層実装基板
(2)この一次多層実装基板の集積回路が実装される一方の面に設けられ上記の集積回路の複数の高周波信号端子とそれぞれ接続される、コプレーナ線路により構成された複数の集積回路接続部
(3)上記の一次多層実装基板の他方の面において上記集積回路の上記一辺に対応する辺側に集積回路の高周波信号端子間隔よりも広い間隔で設けられた複数の外部接続端子部
(4)上記の一次多層実装基板の他方の面に設けられ上記外部接続端子部とそれぞれ一端が接続された複数の高周波信号線路
(5)上記の他方の面に設けられた高周波信号線路の他端と上記一方の面に設けられた集積回路接続部とをそれぞれ接続する複数のスルーホール
(6)上記の一次多層実装基板の他方の面とバンプ接続される二次多層実装基板
(7)少なくとも、該高周波信号線路に沿って設けられ、上記の一次多層実装基板の他方の面に設けられた高周波信号線路間に、前記一方の面に設けられた第１のメタルプレートと前記他方の面に設けられた第２のメタルプレートとをグランド接続し高周波信号の伝播を制限する高周波制限部材
(8)前記複数のコプレーナ線路を避けて上記一方の面を部分的に被覆する第１のメタルプレート
(9)前記複数の外部接続端子部を避けるように該他方の面を被覆する第２のメタルプレート
上述のごとく構成された本発明の高周波集積回路モジュールでは、多層実装基板の一方の面に設けられた集積回路の複数の高周波信号端子と、多層実装基板の他方の面に設けられた複数の外部接続端子部との間で、高周波信号が上記の各スルーホール及び高周波信号線路を通じて多層実装基板の他方の面において伝送される。
【００１６】
この際、各高周波信号線路はそれぞれその一端が集積回路の高周波信号端子の端子間隔よりも広い間隔で配置された外部接続端子部に接続されており、それぞれの間に相当する位置において多層実装基板の両面をグランド接続し高周波信号の伝播を制限する高周波制限部材が高周波信号線路に沿って設けられており、しかも、二次多層実装基板との接続により一次多層実装基板の他方の面に設けられた各高周波信号線路は閉じた空間内に位置することになるので、一次多層実装基板内に高周波信号線路を設ける場合に比して、より簡易な構造で、高周波信号の漏れ成分の伝播による不要な線路間結合と不要な伝播モードの発生による共振現象とを抑制することができる。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
（Ａ）第１実施形態の説明
図１は本発明の第１実施形態としての高周波ＩＣモジュールを示す模式的平面図で、この図１において、１は一次多層実装基板（以下、単に「実装基板１」ともいう）、２はこの一次多層実装基板１上に実装されたＩＣチップ（集積回路）をそれぞれ表す。また、図２は図１においてＩＣチップ２を実装しない状態での一次多層実装基板の模式的平面図、図３は図１及び図２に示す一次多層実装基板１の裏面（ＩＣチップ２が実装される面と反対の面）を示す模式的平面図である。
【００１８】
さらに、図４は図１に示す実装基板１のＡ−Ａ断面図、図５は図１に示す実装基板１のＢ−Ｂ断面図、図６は図１に示す実装基板１のＣ−Ｃ断面図、図７は図１に示す実装基板１のＤ−Ｄ断面図をそれぞれ示す。ただし、これらの図４〜図７に示す各断面図は、図１においてフリップチップ実装されたＩＣチップ２と実装基板１との間に封じ樹脂１５を注入し、さらに実装基板１の表面全体をモールド樹脂１６で覆ってＩＣチップ２を固定した状態での断面図をそれぞれ表している。
【００１９】
そして、実装基板１は、図１及び図４に示すように、セラミック基板等の誘電体基板１１を有しており、この誘電体基板１１の一方の面（ＩＣチップ実装面）には、図１に示すように、ＩＣチップ２の紙面左側の一辺に設けられた１つの電極（ＲＦ信号端子）７０と接続されるコプレーナ線路２０と、ＩＣチップ２の紙面右側の一辺に複数（３つ）設けられた電極（ＲＦ信号端子）７１，７２，７３とそれぞれ接続されるコプレーナ線路（集積回路接続部）２１，２２，２３と、これらのコプレーナ線路２０〜２３を避けて誘電体基板１１のＩＣチップ実装面を部分的に被覆するメタルプレート（グランドメタル）１２（網がけ部参照）とが設けられている。
【００２０】
このように、実装基板１とＩＣチップ２との接続部に幅が狭く長さの短いコプレーナ線路２０，２１，２２，２３を用いることにより、ＩＣチップ２の同じ辺側にＲＦ信号端子７１，７２，７３との接続部が複数設けられている場合でも、それらの間のアイソレーション劣化を抑制することができるので、マイクロ波帯やミリ波帯の高周波信号を扱う場合でもＩＣチップ２のフリップチップ実装が可能となる。
【００２１】
なお、「フリップチップ実装」とは、周知のように、集積回路の実装方法の一種であり、図４及び図５に示すように、メタルバンプ（接続用金属柱）２７を介して、裏返したＩＣチップ２のメタルプレート（グランドメタル）２６と実装基板１（グランドメタル１２）とを直接接続する実装方法である。この「フリップチップ実装」では、ワイヤボンディングに比べて、接続長を大幅に短縮することができるので、寄生インダクタンスなどによる影響を低減できるというメリットがある。
【００２２】
また、図３に示すように、誘電体基板１１のＩＣチップ実装面の反対面には、外部接続端子を構成するコプレーナ線路４０，４１，４２，４３が設けられるとともに、これらのコプレーナ線路４０〜４３を避けて誘電体基板１１のＩＣチップ実装面の反対面（非ＩＣチップ実装面）の全体を被覆するメタルプレート（グランドメタル）１３が設けられている。
【００２３】
なお、メタルプレート１２，１３は、それぞれ、誘電体基板１１上に蒸着あるいはメッキ加工等により形成される。また、実装基板１の同じ辺側に位置する複数のコプレーナ線路（外部接続端子）４１，４２，４３については、端子間のアイソレーションを確保するために、図３に示すように、ＩＣチップ実装面のコプレーナ線路２１，２２，２３（ＩＣチップ２の同じ辺側に複数設けられたＲＦ信号端子７１，７２，７３）の間隔よりも可能な限り広い間隔で配置されている。
【００２４】
そして、図１，図３及び図４に示すように、誘電体基板１１内には、ＩＣチップ実装面のコプレーナ線路２０，２１，２２，２３（ＩＣチップ２のＲＦ信号端子７０，７１，７２，７３）に対応して、４本のストリップライン（高周波信号線路）３０，３１，３２，３３が設けられており、それぞれの一端がスルーホール２０ａ，２１ａ，２２ａ，２３ａにより対応するコプレーナ線路２０，２１，２２，２３と接続され、それぞれの他端がスルーホール３０ａ，３１ａ，３２ａ，３３ａにより非ＩＣチップ実装面のコプレーナ線路４０，４１，４２，４３と接続される。
【００２５】
ここで、コプレーナ線路４１，４２，４３が上記のようにコプレーナ線路２１，２２，２３の間隔よりも広い間隔で配置されているので、本実施形態では、ストリップライン３１，３３については、図１及び図３中に破線で示すように、ＩＣチップ２から離れるほどライン間隔が広くなるよう誘電体基板１１内においてクランク状に配置されている。勿論、このようにクランク状に配置することが必須というわけでなく、直線状や曲線状に配置されていてもよい。
【００２６】
以上の接続により、ＩＣチップ２のＲＦ信号端子７０，７１，７２，７３（コプレーナ線路２０，２１，２２，２３）と、実装基板１の裏面に設けられた対応する外部接続端子４０，４１，４２，４３とが、誘電体基板１１内のストリップライン３０，３１，３２，３３を介して電気的に接続されて、信号ラインが実装基板１の裏面に取り出されることになる（図４参照）。
【００２７】
このように、ストリップライン４０，４１，４２，４３，スルーホール２０ａ，２１ａ，２２ａ，２３ａ及び３０ａ，３１ａ，３２ａ，３３ａを用いて、信号ラインを取り出す面を実装基板１の裏面とし、その裏面の外部接続端子をコプレーナ線路４０，４１，４２，４３とすることで、二次実装基板への表面実装型のモジュールとすることができる。なお、二次実装基板への表面実装については後述する。
【００２８】
そして、上記の構成に加えて、本実施形態の実装基板１には、図１〜図７中に示すように、上述したストリップライン３０，３１，３２，３３と接続されたスルーホール２０ａ，２１ａ，２２ａ，２３ａ及び３０ａ，３１ａ，３２ａ，３３ａとは別に、上記の各グランドメタル１２及び１３を接続（グランド接続）する複数のスルーホール５０（一部については符号省略）が設けられている。
【００２９】
これらのスルーホール５０は、図１〜図３にそれぞれ示すように、基本的に、各ストリップライン３０，３１，３２，３３をそれぞれ取り囲むように各ストリップライン３０，３１，３２，３３に沿って設けられており、これにより、ストリップライン３０，３１，３２，３３を伝送する高周波信号（マイクロ波帯やミリ波帯の信号）の不要な漏れ成分の伝播による悪影響が抑制される。つまり、これらのスルーホール５０は高周波制限部材として機能するのである。
【００３０】
特に、本実施形態では、ストリップライン３１，３２，３３間にそれぞれストリップライン３１，３２，３３に沿ってスルーホール５０が配列されているので、実装基板１の同じ辺側に設けられた各ストリップライン３１，３２，３３の近接部分間（ＩＣチップ２の同じ辺側に近接して複数設けられたＲＦ信号端子７１，７２，７３の間）での不要な漏れ成分の結合と、当該漏れ成分がグランドメタル１２，１３で挟まれた誘電体基板１１を導波管とする管内波長で共振することにより不要な伝播モードが発生して不要な高周波信号成分が誘電体基板１１内をストリップライン３１，３２，３３と交差する方向（図７の紙面左右方向）に伝播することとがそれぞれ抑制される。従って、ストリップライン３１，３２，３３間のアイソレーションの劣化が大幅に抑制される。
【００３１】
このため、各スルーホール５０の配置間隔は使用高周波信号の波長に応じて定められる。即ち、一般に、導波管は、その長辺の長さの２倍の波長（これを遮断波長という）以上の波長の電磁波を伝播することができないので、遮断波長が使用高周波信号の波長となるように、スルーホール５０の配置間隔を狭くしてスルーホール５０の配置により構成される導波管の一辺の長さを短くすればよいのである。
【００３２】
なお、ストリップライン３１，３２，３３毎に異なる周波数（波長）の信号を伝送するような場合には、それぞれの波長を考慮してスルーホール５０の配置間隔を設定すればよいことになる（例えば、最小波長が遮断波長となるように配置間隔を設定する）。
また、本実施形態では、より大きなアイソレーション劣化抑止効果を得るために、図１〜図３にそれぞれ示すように、スルーホール５０を、部分的に、ストリップライン３０，３１，３２，３３に沿って二重又は三重に配列したり、ＩＣチップ２の実装位置に相当する部分には密集して配列したりしている。ただし、勿論、少なくとも、同じ辺側に設けられたストリップライン３１，３２，３３間（特に、近接部分間）にさえスルーホール５０を設ければ、或る程度のアイソレーション劣化抑止効果は期待できる。
【００３３】
さらに、上記のように高周波制限部材を複数のスルーホールにより構成することで、既知のスルーホール加工技術を用いて比較的簡易に上述したライン間結合と共振現象とを抑制することが可能となるので、製造コストを抑えることができるという利点も得られる。
また、本モジュールにかける樹脂は、２回に分け２種類にしている。即ち、図４及び図５に示すように、初めの封じ樹脂１５で実装基板１とＩＣチップ２との接続部を覆ってしまうようにし、次のモールド樹脂１６を１種類目の封じ樹脂１５よりも多くかけ固めてしまう。これにより、ＩＣチップ２が補強固定される。この場合、１種類目の封じ樹脂１５が実装基板１とＩＣチップ２との接続部を覆っているので、２種類目のモールド樹脂１６は誘電損失が悪いものでもよい。また、電波吸収体を２種類目のモールド樹脂１６に混ぜれば、ＩＣチップ２の裏面からの電波の不要放射を防ぐこともできる。ただし、勿論、１種類の樹脂でＩＣチップ２を覆うようにしてもよい。
【００３４】
さらに、上記のように後で樹脂モールド加工を施す場合は、実装基板１とＩＣチップ２とが一体固定されるので、誘電体実装基板１１には、薄いフィルム状のものを用いることもできる。
また、実装基板１の裏面に設けられた外部接続端子（コプレーナ線路）４０，４１，４２，４３は二次実装のことを考慮してライン幅を広くしてある。即ち、上述した構造を有する実装基板１は、図８及び図９（図８におけるＥ−Ｅ断面図）に示すように、その裏面に設けられた外部接続端子４０，４１，４２，４３である各コプレーナ線路と、二次実装基板３の表面に設けられた信号線路６０，６１，６２，６３とをそれぞれメタルバンプ（接続用金属柱）４を介して接続することにより、二次実装基板３上に表面実装モジュールとして実装することができる。
【００３５】
このため、外部接続端子４０，４１，４２，４３である各コプレーナ線路は二次実装基板３の信号線路６０，６１，６２，６３の線路幅に合わせてそれぞれの線路幅が設計されるのである。このように、外部接続端子４０，４１，４２，４３（信号線路６０，６１，６２，６３）の線路幅を広くしても、それぞれの線路間隔が広いためアイソレーションの劣化は招かない。なお、かかるメタルバンプ接続により実装基板１と二次実装基板３との間に生まれる空間にも、例えば、電波吸収体を含んだ樹脂を注入してもよい。
【００３６】
また、図８及び図９に示すように、二次実装基板３は、誘電体基板６４を有しており、その表面（実装基板１の実装面）に信号線路６０，６１，６２，６３と、実装基板１の面積に応じた面積のメタルプレート（グランドメタル）６５とが設けられており、その裏面全体にメタルプレート（グランドメタル）６３が設けられており、各グランドメタル６５，６３を接続するスルーホール５１が誘電体基板６４内に適宜数設けられた構造になっている。
【００３７】
このスルーホール５１を設けることで、メタルバンプ４を介して放熱効果も向上する。
（Ａ１）第１実施形態の第１変形例の説明
なお、ＩＣチップ２は、例えば図１０に示すように、その内部に用いられる信号伝送線路２５に逆マイクロストリップ線路などの信号線路を用い、ＩＣチップ２表面に近い層においてグランドメタル２６により遮蔽した形にしてもよい。これにより、フリップチップ実装面の信号線露出部は実装基板１とＩＣチップ２との接続部の波長に対して長くないコプレーナ線路２０，２１，２２，２３だけとなる。
【００３８】
したがって、ＩＣチップ２を樹脂１５，１６でモールド固定する場合でも、信号の伝送に影響を直接与える部分を最小限にでき、高周波線路特性に誘電体基板１１との接続のメタルバンプ２７の高さ変動による影響及び固定樹脂１５，１６の影響を与えることがない。その結果、マイクロ波帯やミリ波帯等の高周波帯でも、端子間のアイソレーションを確保し、尚且つ、ＩＣチップ２をフリップチップ実装した樹脂モールドタイプの表面実装モジュールを実現できる。
【００３９】
（Ａ２）第１実施形態の第２変形例の説明
次に、図１１は２つのＩＣチップ２Ａ（１×２端子）及びＩＣチップ２Ｂ（２×３端子）を１つの一次多層実装基板１Ａにフリップチップ実装した高周波ＩＣモジュールの構成を示す模式的平面図、図１２はこの図１１に示す一次多層実装基板１Ａの裏面を示す模式的平面図、図１３は図１１におけるＡ′−Ａ′断面図、図１４は図１１におけるＢ′−Ｂ′断面図をそれぞれ示す。ただし、図１１において封じ樹脂１５及びモールド樹脂１６の図示は省略している。
【００４０】
そして、これらの図１１〜図１４に示すように、本変形例における一次多層実装基板１Ａも、誘電体基板１１を有し、その表面には、ＩＣチップ２ＡのＲＦ信号端子７０，７４，７５との接続部を構成するコプレーナ線路２０，８１，８２と、ＩＣチップ２ＢのＲＦ信号端子７６，７７，７１，７３との接続部を構成するコプレーナ線路８３，８４，２１，２２，２３と、これらのコプレーナ線路２０，８１，８２及び８３，８４，２１，２２，２３を避けて誘電体基板１１を部分的に覆うメタルプレート（グランドメタル）１２とが設けられ、その裏面には、図３に示すものと同様の外部接続端子（コプレーナ線路）４０，４１，４２，４３と、これらの外部接続端子４０，４１，４２，４３を避けて誘電体基板１１の全面を覆うメタルプレート（グランドメタル）１３とが設けられている。
【００４１】
そして、誘電体基板１１内には、ストリップライン３０，３１，３２，３３が設けられており、図４に示すものと同様に、ストリップライン３０の一端がスルーホール２０ａによりＩＣチップ２ＡのＲＦ信号端子７０がメタルバンプ２７を介してバンプ接続されるコプレーナ線路２０と接続され、他端がスルーホール３０ａにより裏面の外部接続端子４０と接続される。
【００４２】
同様に、ストリップライン３１，３２，３３の一端がそれぞれ対応するスルーホール２１ａ，２２ａ，２３によりＩＣチップ２ＢのＲＦ信号端子７１，７２，７３がメタルバンプ２７を介してバンプ接続されるコプレーナ線路２１，２２，２３と接続され、他端がそれぞれ対応するスルーホール３１ａ，３２ａ，３３ａにより裏面の外部接続端子４１，４２，４３と接続される。
【００４３】
また、この場合も、図１１及び図１２に示すように、アイソレーションの劣化を抑止するために、第１実施形態と同様に、ストリップライン３０，３１，３２，３３を取り囲むように、上下のグランドメタル１２，１３を接続するスルーホール５０が設けられる。
そして、誘電体基板１１内のＩＣチップ２Ａ，２Ｂ間に相当する位置には、各ＩＣチップ２ＡのＲＦ信号端子７４（コプレーナ線路８１）とＩＣチップ２ＢのＲＦ信号端子７６（コプレーナ線路８３）、ＩＣチップ２ＡのＲＦ信号端子７５（コプレーナ線路８２）とＩＣチップ２ＢのＲＦ信号端子７７（コプレーナ線路８４）とをそれぞれ接続するためのストリップライン３５，３６が設けられており、それぞれの一端がスルーホール８１ａ，８２ａによりＩＣチップ２Ａがコプレーナ線路８１，８２と接続され、それぞれの他端がスルーホール８３ａ，８４ａによりコプレーナ線路８３，８４と接続される。
【００４４】
これにより、ＩＣチップ２Ａ，２Ｂ同士が、誘電体基板１１内のストリップライン３５，３６を通じて互いに接続される。そして、この場合も、図１１及び図１２に示すように、これらのストリップライン３５，３６を取り囲むように、上下のグランドメタル１２，１３を接続するスルーホール５０が設けられる。
これにより、複数のＩＣチップ２Ａ，２Ｂ同士の信号接続線路が複数本（ストリップライン３５，３６）必要な場合でも、第１実施形態と同様に、必要なアイソレーションを確保できる。また、ＩＣチップ２Ａ，２Ｂの実装面に露出する信号線路部分は１つのＩＣチップ２を実装する第１実施形態の場合と同等である。さらに、ＩＣチップ２Ａ，２Ｂ同士の接続信号線路はストリップライン３５，３６として誘電体基板１１内に設けられているので、モールド樹脂加工による影響もない。
【００４５】
なお、本変形例においても、各ＩＣチップ２Ａ，２Ｂは、第１変形例と同様に、内部の信号線路に逆マイクロストリップ線路などを用い、ＩＣチップ２表面に近い層においてグランドメタルにより遮蔽した形にしてもよい。
また、１つの一次多層実装基板にＩＣチップを３つ以上実装する場合も上記と同様にして必要なアイソレーションを確保することができる。
【００４６】
（Ｂ）第２実施形態の説明
図１５は本発明の第２実施形態としての高周波ＩＣモジュールを示す模式的平面図で、この図１５において、１Ｂは一次多層実装基板（以下、単に「実装基板１Ｂ」ともいう）、２はこの実装基板１Ｂ上に実装されたＩＣチップ（集積回路）をそれぞれ表す。また、図１６はこの図１５に示す実装基板１Ｂの裏面を示す模式的平面図、図１７は二次実装時の図１５におけるＦ−Ｆ断面図、図１８は二次実装時の図１５におけるＧ−Ｇ断面図をそれぞれ示す。
【００４７】
なお、二次実装時の高周波ＩＣモジュールの平面図は図８に示すものと同様である。また、これらの図１５〜図１８において、既述の符号と同一符号を付したものは、特に断らない限り、それぞれ既述の部分と同一もしくは同様のものとする。さらに、図１５においても、封じ樹脂１５及びモールド樹脂１６の図示は省略している。
【００４８】
そして、本第２実施形態では、図１６及び図１８に示すように、実装基板１Ｂを構成する誘電体基板１１の裏面に、マイクロストリップライン３０′，３１′，３２′，３３′が蒸着やメッキなどによりメタルパターンとして設けられている。これらのマイクロストリップライン３０′，３１′，３２′，３３′は、それぞれ、その一端が外部接続端子４０′，４１′，４２′，４３′としてその線路幅が信号線路幅よりも広くなるように成形されている。つまり、本実施形態の外部接続端子４０′，４１′，４２′，４３′は、それぞれ、マイクロストリップライン３０′，３１′，３２′，３３′の一部として一体成形され、高周波信号線路としての機能と共用化されているのである。
【００４９】
また、本実施形態においても、実装基板１Ｂの同じ辺側に位置するマイクロストリップライン３１′，３３′については、ライン間のアイソレーションを確保するために、ＩＣチップ２から離れるにつれて（図１６の紙面右方向へ向けて）ライン間隔が広くなるようクランク状に配置される。このため二次実装基板３における信号線路６１，６２，６３の線路間隔を十分に離すことができ、二次実装基板３でのアイソレーションも確保できる。なお、本実施形態においても、第１実施形態と同様に、クランク状配置が必須というわけではない。
【００５０】
さらに、図１５〜図１７に示すように、上記の各マイクロストリップライン３０′，３１′，３２′，３３′の他端は、それぞれ、スルーホール２０ａ，２１，２２ａ，２３ａによりＩＣチップ２のＲＦ信号端子７０，７１，７２，７３がメタルバンプ２７を介して接続されるコプレーナ線路２０，２１，２２，２３と接続される。
【００５１】
そして、本実施形態においても、主に図１５及び図１６に示すように、上述したマイクロストリップライン３０′，３１′，３２′，３３′と接続されたスルーホール２０ａ，２１ａ，２２ａ，２３ａとは別に、上記の各グランドメタル１２及び１３′を接続する複数のスルーホール５０（一部については符号省略）が設けられている。
【００５２】
これらのスルーホール５０も、図１５及び図１６にそれぞれ示すように、基本的に、各マイクロストリップライン３０′，３１′，３２′，３３′をそれぞれ取り囲むように各マイクロストリップライン３０′，３１′，３２′，３３′に沿って設けられており、これにより、マイクロストリップライン３０′，３１′，３２′，３３′を伝送する高周波信号（マイクロ波帯やミリ波帯の信号）の不要な漏れ成分による実装基板１Ｂ内での悪影響が抑制される。
【００５３】
そして、二次実装時には、図１７及び図１８に示すように、上記の構造を有するモジュールを、メタルバンプ４を介して、二次実装基板３に接続する。この際、少なくとも、上記の外部接続端子４０′，４１′，４２′，４３′と、二次実装基板３上の信号線路６０，６１，６２，６３（図８参照）とがメタルバンプ４を介して相互に接続されることになる。
【００５４】
この結果、ＩＣチップ２のＲＦ信号端子７０，７１，７２，７３が、実装基板１Ｂの裏面に配置されたマイクロストリップライン３０′，３１′，３２′，３３′（外部接続端子４０′，４１′，４２′，４３′）を通じて二次実装基板３の信号線路６０，６１，６２，６３と接続されることになる。
以上のように、本第２実施形態によれば、ＩＣチップ２の同じ辺側に複数設けられたＲＦ信号端子７１，７２，７３（コプレーナ線路２１，２２，２３）と、実装基板１Ｂの裏面においてＩＣチップ２から離れるにつれてライン間隔が広くなるよう配置したマイクロストリップライン３１′，３２′，３３′とをスルーホール２１ａ，２２ａ，２３ａにより接続するとともに、各マイクロストリップライン３１′，３２′，３３′をそれぞれ取り囲むように各マイクロストリップライン３１′，３２′，３３′に沿って複数のスルーホール５０を設けているので、マイクロ波帯やミリ波帯の信号を扱う場合でも、確実に、必要な外部接続端子４１′，４２′，４３′間、ひいては、二次実装基板３上の信号線路６１，６２，６３間のアイソレーションを確保することができる。
【００５５】
また、上述した実施形態では、図９と図１７とを比較してみても分かるように、マイクロストリップライン３０′，３１′，３２′，３３′を実装基板１Ｂの裏面にメタルパターンとして設けるので、図９に示すように実装基板１Ｂ（誘電体基板１１）内にマイクロストリップライン３０，３１，３２，３３を設ける場合に比して、製造が簡易である。
【００５６】
この場合、マイクロストリップライン３０′，３１′，３２′，３３′は、実装基板１Ｂの裏面に露出することになるが、二次実装基板３への表面実装により、実装基板１Ｂのグランドメタル１３′と二次実装基板３のグランドメタル６５とで閉じられた空間内に位置することになるので、ライン間のアイソレーションの劣化は招かない。
【００５７】
また、本実施形態のようにマイクロストリップライン３０′，３１′，３２′，３３′をメタルパターンとして一次多層実装基板１Ｂの裏面に設ける場合は、上述したごとくマイクロストリップライン３０′，３１′，３２′，３３′の一端を外部接続端子４０′，４１′，４２′，４３′として共用することで、一次多層実装基板１Ｂの裏面においてそれぞれを個別に形成する場合に比して、信号伝送の信頼性を向上できるとともに、製造工程数を削減して製造コストの低減を図ることもできる。
【００５８】
（Ｃ）その他
なお、本発明は上述した各実施形態に限定されず、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、上述した各実施形態では、いずれも、高周波制限部材を複数のスルーホール５０の配列により構成しているが、当該配列に沿って断続的にあるいは連続して両グランドメタル１２，１３（１３′）を接続する金属製の壁（壁状部材）を配置することにより構成してもよい。このようにすれば、より大きなアイソレーション劣化抑止効果を得ることが可能である。
【００５９】
また、誘電体基板１１の表面（ＩＣチップ実装面）に設けるグランドメタル１２は、誘電体基板１１の全面（ただし、ＩＣチップとの接続部は除く）にしてもよいし、誘電体基板１１の裏面に設けるグランドメタル１３（１３′）は、表面のグランドメタル１２の配置と同様に一部分としてもよい。さらに、グランドメタル１２，１３（１３′）は、スルーホール５０を配列する部分のみに点在あるいは延在するように設けることもできる。
【００６０】
また、上述したＩＣチップ２，２Ａ，２ＢのＲＦ信号端子数は、上記の実施形態に限定されるものではない。少なくとも、同じ辺側に複数のＲＦ信号端子をもつＩＣチップであれば、上記の実施形態と同様に適用され、同様の作用効果を得ることができる。
（Ｄ）付記
（付記１）  一辺に複数の高周波信号端子をもつ集積回路が実装される多層実装基板と、
該多層実装基板の該集積回路が実装される一方の面に設けられ該集積回路の該複数の高周波信号端子とそれぞれ接続される複数の集積回路接続部と、
該多層実装基板の他方の面において該集積回路の該一辺に対応する辺側に該集積回路の高周波信号端子間隔よりも広い間隔で設けられた複数の外部接続端子部と、
該多層実装基板内に設けられ高周波信号を伝送するための複数の高周波信号線路と、
該高周波信号線路の一端と該多層実装基板の該一方の面に設けられた該集積回路接続部とを接続する複数のスルーホールと、
該高周波信号線路の他端と該多層実装基板の他方の面に設けられた該外部接続端子部とをそれぞれ接続する複数のスルーホールとをそなえるとともに、
少なくとも、該多層実装基板内の該高周波信号線路間に、上記の多層実装基板の両面をグランド接続し高周波信号の伝播を制限する高周波制限部材が該高周波信号線路に沿って設けられたことを特徴とする、高周波集積回路モジュール。
【００６１】
（付記２）  該高周波制限部材が、上記の各スルーホールとは別に、該多層実装基板内において少なくとも該高周波信号線路間に該高周波信号線路に沿って設けられ該多層実装基板の両面をグランド接続する複数のスルーホールにより構成されたことを特徴とする、付記１記載の高周波集積回路モジュール。
（付記３）  該集積回路接続部が、それぞれ、コプレーナ線路により構成されていることを特徴とする、付記１又は２に記載の高周波集積回路モジュール。
【００６２】
（付記４）  該外部接続端子部が、それぞれ、コプレーナ線路により構成されていることを特徴とする、付記１〜３のいずれか１項に記載の高周波集積回路モジュール。
（付記５）  一辺に複数の高周波信号端子をもつ集積回路が実装される一次多層実装基板と、
該一次多層実装基板の該集積回路が実装される一方の面に設けられ該集積回路の該複数の高周波信号端子とそれぞれ接続される複数の集積回路接続部と、
該一次多層実装基板の他方の面において該集積回路の該一辺に対応する辺側に該集積回路の高周波信号端子間隔よりも広い間隔で設けられた複数の外部接続端子部と、
該一次多層実装基板の他方の面に設けられ該外部接続端子部とそれぞれ一端が接続された複数の高周波信号線路と、
該高周波信号線路の他端と該一方の面に設けられた該集積回路接続部とをそれぞれ接続する複数のスルーホールと、
該一次多層実装基板の該他方の面とバンプ接続される二次多層実装基板とをそなえるとともに、
少なくとも、該一次多層実装基板の該他方の面に設けられた該高周波信号線路間に相当する位置と該一次多層実装基板の該一方の面とをグランド接続し高周波信号の伝播を制限する高周波制限部材が該高周波信号線路に沿って設けられたことを特徴とする、高周波集積回路モジュール。
【００６３】
（付記６）  該高周波制限部材が、該スルーホールとは別に、該一次多層実装基板内において該一次多層実装基板の両面をグランド接続する複数のスルーホールにより構成されたことを特徴とする、付記５記載の高周波集積回路モジュール。
（付記７）  該集積回路接続部が、それぞれ、コプレーナ線路により構成されていることを特徴とする、付記５又は６に記載の高周波集積回路モジュール。
【００６４】
（付記８）  該高周波信号線路の該一端が、それぞれ、外部接続端子部として共用化されていることを特徴とする、付記５〜７のいずれか１項に記載の高周波集積回路モジュール。
【００６５】
【発明の効果】
以上詳述したように、本発明の高周波集積回路モジュールによれば、次のような利点が得られる。
(1)集積回路の一辺に複数設けられた高周波信号端子に対応して多層実装基板内に設けられた高周波信号を伝送する複数の高周波信号線路の間に、多層実装基板の両面をグランド接続し高周波信号の伝播を制限する高周波制限部材がその高周波信号線路に沿って設けられているので、多層実装基板内での高周波信号の漏れ成分の伝播による不要な線路間結合と不要な伝播モードの発生による共振現象とを抑制することができる。従って、集積回路が、マイクロ波帯やミリ波帯といった高周波信号の信号端子を一辺に複数有している場合でも、最低限必要な信号端子間のアイソレーションを容易に確保することができる。
【００６６】
(2)上記の高周波制限部材を、多層実装基板内において少なくとも上記複数の高周波信号線路をそれぞれ取り囲むように設けられ多層実装基板の両面をグランド接続する複数のスルーホールにより構成することで、既知のスルーホール加工技術を用いて比較的簡易に上述した線路間結合と共振現象とを抑制することが可能となるので、製造コストを抑えることができる。
【００６７】
(3)多層実装基板の集積回路接続部又は外部接続端子部もしくはこれらの双方を、それぞれ、コプレーナ線路により構成することで、多層実装基板の集積回路が実装される面やその反対面において、信号線露出部分を最小限にすることができるので、所定の樹脂による集積回路のモールド加工時等の信号線路に対する影響を最小限にすることができ、アイソレーション劣化を最小限に抑制することができる。
【００６８】
(4)高周波信号線路を多層実装基板内ではなく裏面に設ける場合でも、二次多層実装基板との接続により各高周波信号線路を閉じた空間内に位置させることができるので、一次多層実装基板内に高周波信号線路を設ける場合に比して、より簡易な構造で、高周波信号の漏れ成分の伝播による不要な線路間結合と不要な伝播モードの発生による共振現象とを抑制することができる。
【００６９】
(5)このように高周波信号線路を多層実装基板の裏面に設ける場合は、その高周波信号線路の一端を外部接続端子として共用することで、多層実装基板の裏面において高周波信号線路と外部接続端子とを個別に形成する場合に比して、信号伝送の信頼性を向上できるとともに、製造工程数を削減して製造コストの低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態としての高周波ＩＣモジュールを示す模式的平面図である。
【図２】図１においてＩＣチップを実装しない状態での一次多層実装基板の模式的平面図である。
【図３】図１及び図２に示す一次多層実装基板の裏面を示す模式的平面図である。
【図４】図１に示す一次多層実装基板のＡ−Ａ断面図である。
【図５】図１に示す一次多層実装基板のＢ−Ｂ断面図である。
【図６】図１に示す一次多層実装基板のＣ−Ｃ断面図である。
【図７】図１に示す一次多層実装基板のＤ−Ｄ断面図である。
【図８】図１〜図７に示す一次多層実装基板を二次多層実装基板上に実装（二次実装）した状態を示す模式的平面図である。
【図９】図８におけるＥ−Ｅ断面図である。
【図１０】第１実施形態の第１変形例に係る高周波ＩＣモジュールの断面図である。
【図１１】第１実施形態の第２変形例に係る、２つのＩＣチップを１つの一次多層実装基板にフリップチップ実装した高周波ＩＣモジュールの構成を示す模式的平面図である。
【図１２】図１１に示す一次多層実装基板の裏面を示す模式的平面図である。
【図１３】図１１におけるＡ′−Ａ′断面図である。
【図１４】図１１におけるＢ′−Ｂ′断面図である。
【図１５】本発明の第２実施形態としての高周波ＩＣモジュールを示す模式的平面図である。
【図１６】図１５に示す一次多層実装基板の裏面を示す模式的平面図である。
【図１７】二次実装時の図１５におけるＦ−Ｆ断面図である。
【図１８】二次実装時の図１５におけるＧ−Ｇ断面図である。
【図１９】従来の高周波ＩＣモジュールを模式的に示す平面図である。
【図２０】互いに近接しているマイクロストリップラインの電磁界シミュレーションを行なう際のレイアウト例を示す図である。
【図２１】図２０に示すレイアウト（太さ０．２ｍｍのマイクロストリップラインが間隔１ｍｍで並んでいる場合）でのシミュレーションによる伝送特性例を示す図で、（ａ）は反射特性、（ｂ）はスルー特性をそれぞれ示す図である。
【図２２】図２０に示すレイアウト（ライン間隔１．５ｍｍ）でのシミュレーションによる伝送特性例を示す図で、（ａ）は反射特性、（ｂ）はスルー特性をそれぞれ示す図である。
【図２３】図２０に示すレイアウト（ライン間隔３．０ｍｍ）でのシミュレーションによる伝送特性例を示す図で、（ａ）は反射特性、（ｂ）はスルー特性をそれぞれ示す図である。
【符号の説明】
１，１Ａ，１Ｂ  一次多層実装基板
２，２Ａ，２Ｂ  ＩＣチップ（集積回路）
３  二次多層実装基板
４，２７  メタルバンプ（接続用金属柱）
１１，６４  誘電体基板
１２，１３，１３′，２６，６５  メタルプレート（グランドメタル）
１５  封じ樹脂
１６  モールド樹脂
２０，２１，２２，２３，８１，８２，８３，８４  コプレーナ線路（集積回路接続部）
２０ａ，２１ａ，２２ａ，２３ａ，３０ａ，３１ａ，３２ａ，３３ａ，５１，８１ａ，８２ａ，８３ａ，８４ａ  スルーホール
２５  信号伝送線路
３０，３１，３２，３３，３５，３６  ストリップライン（高周波信号線路）
３０′，３１′，３２′，３３′  マイクロストリップライン（高周波信号線路）
４０，４１，４２，４３  外部接続端子（コプレーナ線路）
４０′，４１′，４２′，４３′  外部接続端子
５０  スルーホール（高周波制限部材）
６０，６１，６２，６３  信号線路
７０，７１，７２，７３  電極（ＲＦ信号端子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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