(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成され、活性化領域を区画する素子分離絶縁膜と、
前記半導体基板上の第１及び第２活性化領域内にそれぞれ形成された第１及び第２ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成され、前記素子分離絶縁膜の上面と等しい高さあるいはそれ以下の高さを有し、前記素子分離絶縁膜と側面が接する第１ゲート電極と、
前記第２ゲート絶縁膜上に形成され、前記素子分離絶縁膜の上面と等しい高さあるいはそれ以下の高さを有し、前記素子分離絶縁膜と側面が接する第２ゲート電極と、
前記第１及び第２ゲート電極上及びそれらの間の前記素子分離絶縁膜上に連続的に設けられた絶縁層と、
前記絶縁層上に連続的に設けられ、前記第１及び第２ゲート電極とゲート長方向に整合した第３ゲート電極と、
前記第１ゲート電極上に設けられかつ、前記第１ゲート電極と電気的に接続し、前記第３ゲート電極と電気的に分離された第１導電層と、前記第２ゲート電極上に設けられかつ、前記第２ゲート電極と電気的に接続し、前記第３ゲート電極と電気的に分離された第２導電層と、
を具備し、
前記第１ゲート絶縁膜及び前記第１ゲート電極により周辺回路の第１トランジスタが構成され、前記第２ゲート絶縁膜及び前記第２ゲート電極により前記周辺回路の第２トランジスタが構成される
ことを特徴とする半導体記憶装置。
【請求項２】
メモリセル領域の周辺に形成された周辺回路領域内に形成された前記素子分離絶縁膜からなる素子分離領域は、前記活性化領域に隣接した溝部を有し、この溝内に前記第１または第２ゲート電極の一部が配置されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
半導体基板上に形成され、活性化領域を区画する素子分離絶縁膜と、
前記半導体基板上の第１、第２及び第３活性化領域内にそれぞれ形成された第１、第２及び第３ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された、第１ゲート電極と、前記第１ゲート電極上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第２ゲート電極とからなるメモリセルトランジスタと、
前記第２ゲート絶縁膜上に形成され、前記素子分離絶縁膜の上面と等しい高さあるいはそれ以下の高さを有し、前記素子分離絶縁膜と側面が接する第３ゲート電極と、
前記第３ゲート絶縁膜上に形成され、前記素子分離絶縁膜の上面と等しい高さあるいはそれ以下の高さを有し、前記素子分離絶縁膜と側面が接する第４ゲート電極と、
前記第３及び第４ゲート電極上及びそれらの間の前記素子分離絶縁膜上に連続的に設けられた第２絶縁層と、
前記第２絶縁層上に連続的に設けられ、前記第３及び第４ゲート電極とゲート長方向に整合した第５ゲート電極と、
前記第３ゲート電極上に設けられかつ、前記第３ゲート電極と電気的に接続し、前記第５ゲート電極と電気的に分離された第１導電層と、前記第５ゲート電極上に設けられかつ、前記第５ゲート電極と電気的に接続し、前記第３ゲート電極と電気的に分離された第２導電層と、
を具備し、
前記第２ゲート絶縁膜及び前記第３ゲート電極により周辺回路の第１トランジスタが構成され、前記第３ゲート絶縁膜及び前記第４ゲート電極により前記周辺回路の第２トランジスタが構成され、
前記第１ゲート電極と前記第３ゲート電極と第４ゲート電極が同一の導電層からなり、前記第１絶縁膜と前記第２絶縁層が同一の絶縁膜からなり、前記第２ゲート電極と前記第５ゲート電極が同一の導電層からなる
ことを特徴とする半導体記憶装置。
【請求項４】
メモリセル領域の周辺に形成された周辺回路領域内に形成された前記素子分離絶縁膜からなる素子分離領域は、前記活性化領域に隣接した溝部を有し、この溝内に前記第３または第４ゲート電極の一部が配置されていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート材としての第１の導電膜を形成する工程と、
前記ゲート絶縁膜、前記第１の導電膜、及び前記半導体基板の一部を除去してトレンチを形成する工程と、
前記トレンチ内に素子分離絶縁膜を形成する工程と、
前記第１の導電膜及び前記素子分離絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に第２の導電膜を形成する工程と、
前記第２の導電膜をエッチングし、前記第１の導電膜上の前記第２の絶縁膜の一部露出する前記第２の導電膜パターンを形成する工程と、
前記第１の導電膜上の前記第２の導電膜パターンから露出した前記第２の絶縁膜の一部を除去し前記第１の導電膜を露出する工程と、
前記第１の導電膜が露出した部分に、前記第２の導電膜と分離された導電層を形成する工程と、
前記パターンをマスクとして前記第１の導電膜をエッチングし、周辺回路のトランジスタのゲート電極を形成する工程と
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項６】
２層ゲート構造を有するメモリセルと周辺回路を構成するトランジスタとを有する半導体記憶装置の製造方法であって、
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、第１の導電膜、第１の絶縁膜を順次形成する工程と、
前記第１の絶縁膜、前記第１の導電膜、前記ゲート絶縁膜、及び前記半導体基板の一部を除去して、前記メモリセル及び前記トランジスタのゲート電極を分離するためのトレンチを形成する工程と、
前記半導体基板の全面に素子分離絶縁膜を形成する工程と、
前記第１の絶縁膜をストッパーとして前記素子分離絶縁膜を平坦化する工程と、
前記第１の絶縁膜を除去する工程と、
前記第１の絶縁膜が除去された部分に第２の導電膜を形成し、前記第２の導電膜の上面を前記素子分離絶縁膜の上面と同じ高さあるいはそれより低くする工程と、
前記第２の導電膜及び前記素子分離絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に第３の導電膜を形成する工程と、
前記第３の導電膜及び前記第２の絶縁膜をエッチングし、前記メモリセルのワード線を形成するとともに、前記トランジスタのゲート電極の形成領域上にも前記第３の導電膜及び前記第２の絶縁膜を残し、その際、前記トランジスタのゲート電極の形成領域における前記第２の導電膜の一部を露出させる工程と、
前記メモリセルのワード線と前記トランジスタのゲート電極の形成領域上に残した前記第３の導電膜及び前記第２の絶縁膜とをマスクとして、前記第１、第２の導電膜をエッチングし、前記メモリセルのフローティングゲート及び前記トランジスタのゲート電極を形成し、その際、前記露出させた第２の導電膜の一部及びその下部の前記第１の導電膜はエッチングされないようにして前記トランジスタのゲート電極の一部として残す工程と
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項７】
２層ゲート構造を有するメモリセルと周辺回路を構成するトランジスタとを有する半導体記憶装置の製造方法であって、
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、第１の導電膜、第１の絶縁膜を順次形成する工程と、
前記第１の絶縁膜、前記第１の導電膜、前記ゲート絶縁膜、及び前記半導体基板の一部を除去して、前記メモリセル及び前記トランジスタのゲート電極を分離するためのトレンチを形成する工程と、
前記半導体基板の全面に素子分離絶縁膜を形成する工程と、
前記第１の絶縁膜をストッパーとして前記素子分離絶縁膜を平坦化する工程と、
前記第１の絶縁膜を除去する工程と、
前記周辺回路の前記素子分離絶縁膜の一部の上部に前記トランジスタのゲート電極の形成領域に連続する溝部を形成する工程と、
前記第１の絶縁膜が除去された部分及び前記溝部に第２の導電膜を形成し、前記第２の導電膜の上面を前記素子分離絶縁膜の上面と同じ高さあるいはそれより低くする工程と、
前記第２の導電膜及び前記素子分離絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に第３の導電膜を形成する工程と、
前記第３の導電膜及び前記第２の絶縁膜をエッチングし、前記メモリセルのワード線を形成するとともに、前記トランジスタのゲート電極の形成領域上にも前記第３の導電膜及び前記第２の絶縁膜を残し、その際、前記溝部において前記トランジスタのゲート電極を構成する前記第２の導電膜を露出させる工程と、
前記メモリセルのワード線と前記トランジスタのゲート電極の形成領域上に残した前記第３の導電膜及び前記第２の絶縁膜とをマスクとして、前記第１、第２の導電膜をエッチングし、前記メモリセルのフローティングゲート及び前記トランジスタのゲート電極を形成し、その際、前記露出させた第２の導電膜はエッチングされないようにして前記トランジスタのゲート電極の一部として残す工程と
を具備することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば半導体記憶装置、特にフラッシュメモリ及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、フラッシュメモリはチップ内部にメモリセルのほか、その動作に必要な各種遅延回路、書き込み／消去用高電圧安定化回路等を有している。したがって、これらの周辺回路を構成する抵抗、トランジスタ等の素子もチップ内部に形成されている。
【０００３】
近時、半導体の製造技術は飛躍的に進歩し、素子の微細化が進んでいる。また、製造コストを低減するため、製造プロセスの効率化が要求されている。フラッシュメモリは、メモリセルを構成するセルトランジスタと、周辺回路を構成するトランジスタを有しており、これらセルトランジスタと周辺回路のトランジスタをほぼ同一の製造プロセスを用いて製造することにより、効率化が図られている。
【０００４】
図７（ａ）は、従来のフラッシュメモリの周辺回路を構成するトランジスタの平面図を示し、図７（ｂ）は図７（ａ）の７Ａ−７Ａ線に沿った断面図を示している。
【０００５】
上記のように、フラッシュメモリの周辺回路は、メモリセルアレイとほぼ同様の製造工程により製造される。このため、周辺回路のトランジスタも積層ゲート構造とされている。すなわち、図７（ｂ）に示すように、シリコン基板２３内にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）により素子分離領域２４を形成した後に、ゲート酸化膜２５を形成する。ゲート酸化膜２５上に第１のゲート材２６を堆積し、第１のゲート材２６上に第２のゲート材２７を堆積する。その後、第２のゲート材２７上の全面に絶縁膜２８を堆積した後に第３のゲート材２９を堆積し、フォトリソグラフィ工程によりゲート加工を行う。次いで、例えば第３のゲート材２９と絶縁膜２８の一部を除去することにより、コンタクトホールＣＨが形成される。
【０００６】
【発明が解決しようとする課題】
ところで、上記従来のトランジスタはゲート加工時、及びコンタクトホールの形成時に、マスクずれに対するフリンジ（余裕）を必要とする。このため、ゲート電極２１のゲート幅方向両端は、活性化領域２０の幅より長さＢだけ長くなる。したがって、少なくとも距離２×Ｂの分、素子の間隔が広くなり、チップ面積を縮小することが困難であった。
【０００７】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、周辺回路部における各素子の間隔を小さくすることができ、チップ面積の小型化が可能な半導体記憶装置及びその製造方法を提供しようとするものである。
【０００８】
【課題を解決するための手段】
本発明の半導体記憶装置は、上記課題を解決するため、半導体基板上に形成され、活性化領域を区画する素子分離絶縁膜と、前記素子分離絶縁膜により区画された前記半導体基板上の活性化領域内に形成されたゲート絶縁膜と、前記素子分離絶縁膜により区画された前記ゲート絶縁膜上に形成され、前記素子分離絶縁膜の上面と等しい高さあるいはそれ以下の高さを有するゲート電極とを具備することを特徴とする。
【０００９】
本発明の半導体記憶装置は、半導体基板上に形成され、活性化領域を区画する素子分離絶縁膜と、前記素子分離絶縁膜により区画された前記半導体基板上の活性化領域内に形成されたゲート絶縁膜と、前記素子分離絶縁膜により区画された前記ゲート絶縁膜上に形成されたゲート電極とを有する半導体記憶装置において、前記ゲート電極のゲート幅は前記活性化領域を区画する前記素子分離絶縁膜によって規定されることを特徴とする。
【００１０】
また、メモリセル領域の周辺に形成された周辺回路領域内に形成された前記素子分離絶縁膜からなる素子分離領域は、前記活性化領域に隣接した溝部を有し、この溝内に前記ゲート電極の一部が配置されていることを特徴とする。
【００１１】
また、前記ゲート電極上に設けられた絶縁層と、前記絶縁層上に設けられた導電層とをさらに具備することを特徴とする。
【００１２】
本発明の半導体記憶装置は、半導体基板上に形成され、活性化領域を区画する素子分離絶縁膜と、この素子分離絶縁膜により区画された前記半導体基板上の活性化領域内に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成された第１のゲート膜と、この第１のゲート膜上に形成され、前記素子分離絶縁膜の上面と等しい高さあるいはそれ以下の高さを有する第２のゲート膜と、この第２のゲート膜および前記素子分離絶縁膜上に形成された絶縁膜と、この絶縁膜上に形成された第３のゲート膜とを具備することを特徴とする。
【００１３】
本発明の半導体記憶装置は、半導体基板上に形成され、活性化領域を区画する素子分離絶縁膜と、この素子分離絶縁膜により区画された前記半導体基板上の活性化領域内に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成された第１のゲート膜と、この第１のゲート膜上に形成された第２のゲート膜と、この第２のゲート膜および前記素子分離絶縁膜上に形成された絶縁膜と、この絶縁膜上に形成された第３のゲート膜とを有する半導体記憶装置において、少なくとも前記第２のゲート膜のゲート幅は前記活性化領域を区画する前記素子分離絶縁膜によって規定されることを特徴とする。
【００１４】
また、メモリセル領域の周辺に形成された周辺回路領域内に形成された前記素子分離絶縁膜からなる素子分離領域は、前記活性化領域に隣接した溝部を有し、この溝内に前記第２のゲート膜の一部が配置されていることを特徴とする。
【００１５】
本発明の半導体記憶装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート材としての第１の導電膜を形成する工程と、前記ゲート絶縁膜、前記第１の導電膜、及び前記半導体基板の一部を除去してトレンチを形成する工程と、前記トレンチ内に素子分離絶縁膜を形成する工程とを具備することを特徴とする。
【００１６】
本発明の半導体記憶装置の製造方法は、２層ゲート構造を有するメモリセルと周辺回路を構成するトランジスタとを有する半導体記憶装置であって、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、第１の導電膜、第１の絶縁膜を順次形成する工程と、前記第１の絶縁膜、前記第１の導電膜、前記ゲート絶縁膜、及び前記半導体基板の一部を除去して、前記メモリセル及び前記トランジスタのゲート電極を分離するためのトレンチを形成する工程と、前記半導体基板の全面に素子分離絶縁膜を形成する工程と、前記第１の絶縁膜をストッパーとして前記素子分離絶縁膜を平坦化する工程と、前記第１の絶縁膜を除去する工程と、前記半導体基板の全面上に第２の導電膜を形成する工程と、前記第２の導電膜及び前記素子分離絶縁膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第３の導電膜を形成する工程と、前記第３の導電膜及び前記第２の絶縁膜をエッチングし、前記メモリセルのワード線を形成するとともに、前記トランジスタのゲート電極を構成する前記第２の導電膜を露出させる工程と、前記メモリセルのワード線をマスクとして、前記第１、第２の導電膜をエッチングし、フローティングゲートを形成する工程とを具備することを特徴とする。
【００１７】
本発明の半導体記憶装置の製造方法は、２層ゲート構造を有するメモリセルと周辺回路を構成するトランジスタとを有する半導体記憶装置であって、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、第１の導電膜、第１の絶縁膜を順次形成する工程と、前記第１の絶縁膜、前記第１の導電膜、前記ゲート絶縁膜、及び前記半導体基板の一部を除去して、前記メモリセル及び前記トランジスタのゲート電極を分離するためのトレンチを形成する工程と、前記半導体基板の全面に素子分離絶縁膜を形成する工程と、前記第１の絶縁膜をストッパーとして前記素子分離絶縁膜を平坦化する工程と、前記第１の絶縁膜を除去する工程と、前記周辺回路の前記素子分離絶縁膜の一部の上部に溝部を形成する工程と、前記半導体基板の全面上に第２の導電膜を形成する工程と、前記第２の導電膜及び前記素子分離絶縁膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第３の導電膜を形成する工程と、前記第３の導電膜及び前記第２の絶縁膜をエッチングし、前記メモリセルのワード線を形成するとともに、前記溝部において前記トランジスタのゲート電極を構成する前記第２の導電膜を露出させる工程と、前記メモリセルのワード線をマスクとして、前記第１、第２の導電膜をエッチングし、フローティングゲートを形成する工程とを具備することを特徴とする。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１９】
図１（ａ）、（ｂ）は、本発明の第１の実施形態に係る周辺回路のトランジスタを示している。図１（ｂ）は図１（ａ）に示す１Ａ−１Ａに沿った断面図である。
【００２０】
図１（ｂ）に示すように、トランジスタＴ１、Ｔ２のゲート電極Ｇ１、Ｇ２は、ゲート酸化膜１上の第１のゲート材２、及び第２のゲート材３により構成されている。これら第１、第２のゲート材２、３は素子分離領域４により分離されている。第２のゲート材３上の、例えばＯＮＯ膜からなる絶縁膜５は第１、第２のトランジスタＴ１、Ｔ２の素子分離領域４から離れた部分が除去されている。この絶縁膜５が除去された部分に導電膜６が形成されている。この導電膜６は、第２、第１のゲート材３、２に電気的に接続されており、この導電膜６上に図示せぬ配線がコンタクトされる。また、前記絶縁膜５上の第３のゲート材７は、導電膜６から所定間隔離間されている。このため、第３のゲート材７は、これらトランジスタＴ１、Ｔ２において、ゲート電極として機能していない。
【００２１】
このような構成とすることにより、図１（ａ）に示すように、ゲート電極Ｇ１、Ｇ２のゲート幅を活性化領域８の幅と一致させることができる。したがって、ゲート電極Ｇ１、Ｇ２にフリンジを設ける必要がなく、トランジスタのサイズを従来に比べて小型化することができる。
【００２２】
以下、上記周辺回路のトランジスタとセルトランジスタの製造方法について、ＮＡＮＤ型ＥＥＰＲＯＭを例に説明する。
【００２３】
図２（ａ）において、９は半導体基板である。１はゲート酸化膜であり、例えば、セル部には酸化シリコンが、周辺回路部には酸化シリコンまたは窒化シリコンが用いられる。２は例えばポリシリコンにより形成された第１のゲート材である。これらゲート酸化膜１、第１のゲート材２は半導体基板９上に順次形成される。１０はマスク層であり、このマスク層１０をマスクとして第１のゲート材２、ゲート酸化膜１、半導体基板９がエッチングされ、素子分離領域を設けるため、トレンチ１１が形成される。この後、全面に絶縁膜１２が堆積される。この絶縁膜１２を前記マスク層１０をストッパーとしてＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により研磨することにより、図２（ｂ）に示すように、ＳＴＩとしての素子分離領域４が形成される。この後、図２（ｃ）に示すようにマスク層１０が除去される。素子分離領域４の相互間に位置する基板９内には、後に部分的に不純物が導入され、活性化領域８とされる。
【００２４】
続いて、図３及び図４を用いて、本発明の第１の実施例について説明する。図３は本発明に係るフラッシュメモリの各断面図を概略的に示している。図３（ａ）乃至図３（ｅ）に示す製造工程は、図４（ａ）乃至図４（ｅ）に示す製造工程に対応している。さらに、図４（ａ）乃至図４（ｅ）に示すＡ−Ａ断面は図３（ａ）乃至図３（ｅ）に示すＡ−Ａ線に沿った断面図であり、図４（ａ）乃至図４（ｅ）に示すＢ−Ｂ断面は図３（ａ）乃至図３（ｅ）に示すＢ−Ｂ線に沿った断面図である。図４（ａ）乃至図４（ｅ）に示すＣ−Ｃ断面はそれぞれ図３（ａ）乃至図３（ｅ）に示すＣ−Ｃ線に沿った断面図である。図４（ａ）乃至図４（ｅ）に示すＤ−Ｄ断面は図３（ａ）乃至図３（ｅ）に示すＤ−Ｄ線に沿った断面図である。図４（ａ）乃至図４（ｅ）に示すＥ−Ｅ断面は図４（ａ）乃至図４（ｅ）に示すＥ−Ｅ線に沿った断面図である。
【００２５】
図３（ａ）乃至（ｅ）、図４（ａ）乃至（ｅ）において、図２（ａ）乃至（ｅ）の部分と同一部分については同一符号付す。
【００２６】
前述した工程によって図３（ａ）及び図４（ａ）に示す状態を得る。この後、全面に例えばポリシリコンからなる第２のゲート材３を堆積する。この第２のゲート材３を、素子分離領域４をストッパーとして、ＣＭＰにより平坦化を行う。こうして図３（ｂ）及び図４（ｂ）に示すように、第１のゲート材２上に第２のゲート材３を形成する。
【００２７】
続いて、図４（ｃ）のＡ−Ａの断面図に示すように、セル部に形成された素子分離領域４の一部に対してエッチバックを行う。このエッチバックされた部分に、後に制御ゲートが形成される。その後、図３（ｃ）及び図４（ｃ）に示すように、全面に亘って絶縁膜５を堆積する。
【００２８】
上記絶縁膜５上に、第３のゲート材７を形成する。この後、第３のゲート材７上に図示せぬレジストマスクを形成し、このレジストマスクを用いて図３（ｄ）及び図４（ｄ）に示すように絶縁膜５及び第３のゲート材７をエッチングする。このようにして、第１のゲート材２及び第２のゲート材３とは絶縁膜５により電気的に絶縁された第３のゲート材７からなる制御ゲートとしてのワード線７ａとセレクトトランジスタのセレクト線７ｂが形成される。
【００２９】
次に、図４（ｄ）のＥ−Ｅの断面図に示すように、周辺回路部の絶縁膜５の一部を予め剥離した後に、導電層６を形成する。こうすることによって、第１のゲート材２及び第２のゲート材３と電気的に接続された導電層６を形成することができる。
【００３０】
次に、第３のゲート材７（７ａ、７ｂ）と絶縁膜５をマスクとして、図３（ｅ）及び図４（ｅ）に示すように、第１のゲート材２、第２のゲート材３を同時にエッチングする。こうして、セル部において、第１、第２のゲート材２、３からなるフローティングゲートＦＧが形成されるとともに、セレクトトランジスタのゲート及び周辺回路部のゲートが形成される。この後、これらのゲートをマスクとして基板９内に不純物が導入され、活性化領域が形成される。このようにして、セル部と周辺回路部が形成される。
【００３１】
上記第１の実施例によれば、ＮＡＮＤ型ＥＥＰＲＯＭのセル部と周辺回路部とを同時に形成する場合において、素子分離領域４の相互間に第１のゲート材２及び第２のゲート材３を形成することにより、周辺回路部の隣接するゲート電極Ｇ１、Ｇ２のゲート幅を活性化領域８の幅と一致させている。したがって、ゲート電極Ｇ１、Ｇ２のフリンジを設ける必要がないため、周辺回路部に形成されるトランジスタの相互間隔を狭めることができ、チップサイズを小型化することができる。
【００３２】
尚、第１の実施例において、図４（ｄ）のＥ−Ｅの断面図に示すように、周辺回路部の絶縁膜５の一部を予め剥離した後に、導電層６を形成した。しかし、絶縁膜５の剥離後、第３のゲート材７を堆積し、第３のゲート材７をエッチングして隙間を形成することにより、電気的に分離された導電層６を形成してもよい。
【００３３】
また、第２のゲート材３を素子分離領域４をストッパーとして平坦化したが、第２のゲート材３の高さは素子分離領域４のそれより低く形成してもよい。
【００３４】
次に、図５及び図６を参照して、本発明に係るフラッシュメモリの第２の実施例について説明する。第２の実施例は第１の実施例の変形例であり、第１の実施例とほぼ同様の構成である。
【００３５】
図５は本発明に係るフラッシュメモリの各断面図を概略的に示している。図５（ａ）乃至図５（ｅ）に示す製造工程は、図６（ａ）乃至図６（ｅ）に示す製造工程に対応している。さらに、図６（ａ）乃至図６（ｅ）に示すＡ−Ａ断面は図５（ａ）乃至図５（ｅ）に示すＡ−Ａ線に沿った断面図であり、図６（ａ）乃至図６（ｅ）に示すＢ−Ｂ断面は図５（ａ）乃至図５（ｅ）に示すＢ−Ｂ線に沿った断面図である。図６（ａ）乃至図６（ｅ）に示すＣ−Ｃ断面はそれぞれ図５（ａ）乃至図５（ｅ）に示すＣ−Ｃ線に沿った断面図である。図６（ａ）乃至図６（ｅ）に示すＤ−Ｄ断面は図５（ａ）乃至図５（ｅ）に示すＤ−Ｄ線に沿った断面図である。図６（ａ）乃至図６（ｅ）に示すＥ−Ｅ断面は図６（ａ）乃至図６（ｅ）に示すＥ−Ｅ線に沿った断面図である。
【００３６】
図５（ａ）乃至図５（ｅ）及び図６（ａ）乃至図６（ｅ）において、図３（ａ）乃至図３（ｅ）及び図４（ａ）乃至図４（ｅ）と同一部分については同一符号を付す。
【００３７】
第２の実施例において、第１の実施例と同様に、図２に示す製造工程が行われる。その際、周辺回路部のゲート酸化膜１は、セル部のそれより膜厚が厚くなるように形成される。その後、図５（ａ）及び図６（ａ）のＥ−Ｅの断面図に示すように、周辺回路部の素子分離領域４の一部をエッチングし、溝部１５を形成する。この溝部１５の底部は第１のゲート材２より高くなるように形成される。
【００３８】
次に、全面に例えばポリシリコンからなる第２のゲート材３を堆積する。この第２のゲート材３を、素子分離領域４ストッパーとして、ＣＭＰにより平坦化を行う。こうして、図５（ｂ）及び図６（ｂ）に示すように、第１のゲート材２上に第２のゲート材３を形成する。この際、前記溝部１５は第２のゲート材３によって充填される。
【００３９】
続いて、図５（ｃ）のＡ−Ａの断面図に示すように、セル部の素子分離領域４の一部をエッチバックする。その後、図５（ｃ）及び図６（ｃ）に示すように、素子の全面に絶縁膜５を堆積する。
【００４０】
次に、上記絶縁膜５上に第３のゲート材７を形成する。この後、第３のゲート材７上に図示せぬレジストマスクを形成し、このレジストマスクを用いて図５（ｄ）及び図６（ｄ）に示すように絶縁膜５及び第３のゲート材７をエッチングする。このようにして、第３のゲート材からなる制御ゲートとしてのワード線７ａとセレクトトランジスタのセレクト線７ｂが、第３のゲート材により形成される。
【００４１】
これと同時に、図６（ｄ）のＥ−Ｅの断面図に示すように、第３のゲート材７上の図示せぬレジストマスクを用いて、溝部１５上の第３のゲート材７及び絶縁膜５をエッチングする。このようにして、第２のゲート材３の一部が露出される。この露出された部分はゲート電極のコンタクト部とされる。
【００４２】
次に、第３のゲート材７と絶縁膜５をマスクとして、図５（ｅ）及び図６（ｅ）に示すように、第１のゲート材２、第２のゲート材３を同時にエッチングする。こうして、セル部において、第１のゲート２及び第３のゲート材３からなるフローティングゲートＦＧが形成される。
【００４３】
なお、上記エッチングを行う際、周辺回路部の溝部１５内に形成された第２のゲート材３は、エッチングしないよう適宜マスクしておく。
【００４４】
上記第２の実施例によれば、第１の実施例と同様に、ゲート電極Ｇ１、Ｇ２のフリンジを設ける必要がない。このため、周辺回路部のトランジスタのゲート間距離を小さくすることができ、チップ面積を縮小することができる。
【００４５】
また、第１、第２のゲート材２、３は素子分離領域４により分離され、第３のゲート材７は絶縁膜５により第１、第２のゲート材２、３から絶縁されている。このため、セル部と周辺回路部を同時に形成する半導体記憶装置において、周辺回路部の第１、第２のゲート材２、３上に第３のゲート材７が存在していても、周辺回路部の動作に影響を与えない利点を有している。
【００４６】
また、周辺回路部の素子分離領域４に溝部１５を設け、この溝部１５内の第２のゲート材３を露出することにより、ゲート電極のコンタクト部を形成している。しかも、第２のゲート材３を露出させる工程はセル部の制御ゲート７ａの形成と同時に行うことができる。したがって、ゲート電極のコンタクト部を容易に形成することができる利点を有している。
【００４７】
尚、上記第１、第２の実施例は本発明をＮＡＮＤ型ＥＥＰＲＯＭに適用して場合について説明した。しかし、本発明はこれに限定されるものではなく、例えばＤＲＡＭ、ＳＲＡＭ等に本発明を適用することも可能である。
【００４８】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００４９】
【発明の効果】
以上、詳述したように本発明によれば、周辺回路領域における各素子の間隔を小さくすることができ、チップ面積の小型化が可能な半導体記憶装置、及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明に係るフラッシュメモリを示す平面図及び断面図。
【図２】本発明に係るフラッシュメモリの製造工程を示す断面図。
【図３】本発明に係るフラッシュメモリの各部を示す平面図。
【図４】本発明に係るフラッシュメモリの各部を示す断面図。
【図５】本発明に係るフラッシュメモリの第２の実施例を示すものであり、各部を示す平面図。
【図６】本発明に係るフラッシュメモリの第２の実施例を示すものであり、各部を示す断面図。
【図７】従来のフラッシュメモリを示す平面図及び断面図。
【符号の説明】
１…ゲート酸化膜、
２…第１のゲート材、
３…第２のゲート材、
４…素子分離領域、
５…絶縁膜、
６…導電膜、
７…第３のゲート材
８…活性化領域
Ｔ１、Ｔ２…トランジスタ
Ｇ１、Ｇ２…ゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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