(57)【特許請求の範囲】
【請求項１】
上部と下部とに分けて構成される第１セルアレイブロック及び第２セルアレイブロックと、
前記第１セルアレイブロックと第２セルアレイブロックのそれぞれに含まれ、それぞれが複数のセルを有する複数のサブセルアレイブロックと、
前記各サブセルアレイブロック内で、当該サブセルアレイブロック内に設けられた前記複数のセルに連結されたサブビットラインと、
前記第１セルアレイブロック及び第２セルアレイブロック内に設けられ、前記サブセルアレイブロック内のサブビットラインに、それぞれ順次動作させられるスイッチングトランジスターを介して接続される複数のマルチプルビットラインと、
前記第１，第２セルアレイブロックの間に前記各マルチプルビットライン当たり一つずつ配列されるセンスアンプと、
前記各マルチプルビットラインの両先端にデータバスと連結され、前記センスアンプの出力をエンコーディングしてマルチビット信号を出力するデータＩ／Ｏエンコーダと、
前記第１，第２セルアレイブロックとデータＩ／Ｏエンコーダとの間に配列される第１，第２参照セルアレイブロックと、
から構成されることを特徴とする不揮発性強誘電体メモリ装置。
【請求項２】
前記第１，第２セルアレイブロックの前記複数のマルチプルビットラインが第１，第２，第３マルチプルビットラインで構成され、
前記第１，第２，第３マルチプルビットラインにそれぞれ連結され、外部の制御信号によってそれぞれ活性化され、前記サブビットラインと第１，第２，第３マルチプルビットラインとを選択的に連結する、順次動作させられる前記スイッチングトランジスターを含むスイッチング制御ブロックを含むことを特徴とする請求項１記載の不揮発性強誘電体メモリ装置。
【請求項３】
前記スイッチング制御ブロックは第１，第２、第３、第４ＮＭＯＳトランジスターを備え、その第２、第３、第４ＮＭＯＳトランジスターが前記スイッチングトランジスターであることを特徴とする請求項２記載の不揮発性強誘電体メモリ装置。
【請求項４】
前記第２、第３、第４ＮＭＯＳトランジスターのソースは前記サブビットラインに連結され、ドレインはそれぞれ前記第１，第２，第３マルチプルビットラインに連結され、各ゲートには独立的な制御信号が印加されることを特徴とする請求項３記載の不揮発性強誘電体メモリ装置。
【請求項５】
前記第１ＮＭＯＳトランジスターはサブビットラインにドレインが連結され、そのサブビットラインに供給する電源を調整する信号がソースに印加され、ゲートにサブビットラインプルダウン信号が印加されることを特徴とする請求項３記載の不揮発性強誘電体メモリ装置。
【請求項６】
前記第１ＮＭＯＳトランジスターは、サブビットラインプルダウン信号を受けて、サブビットラインをグラウンドレベルに調整することを特徴とする請求項３記載の不揮発性強誘電体メモリ装置。
【請求項７】
上部と下部とに分けて構成される第１セルアレイブロック及び第２セルアレイブロックと、前記第１セルアレイブロックと第２セルアレイブロックのそれぞれに含まれ、それぞれが複数のセルを有する複数のサブセルアレイブロックと、前記サブセルアレイブロック内のサブビットラインＳＢＬと一定の間隔を有して形成される第１，第２，第３マルチプルビットライン（ＭＢＬ１，ＭＢＬ２，ＭＢＬ３）と、スイッチング制御ブロックとを備え、そのスイッチング制御ブロックが、前記第１，第２，第３マルチプルビットラインにそれぞれ連結され、外部の制御信号（ＳＢＳＷ１，ＳＢＳＷ２，ＳＢＳＷ３）でそれぞれ活性化され、前記サブビットラインと第１，第２，第３マルチプルビットラインとを選択的に連結する、それぞれ順次動作させられる複数のスイッチングトランジスターと、前記サブビットラインにドレインが連結され、ゲートに外部のサブビットラインプルダウン信号（ＳＢＰＤ）が印加され、ソースにサブビットラインの電源を調整する信号（ＢＬＰＷＲ）が印加されるプルダウンスイッチングとを含むことを特徴とする不揮発性強誘電体メモリ装置の駆動方法において、
前記サブビットラインに印加されるライト電圧レベルを低電圧レベルから高電圧レベルの順に前記スイッチングトランジスターのそれぞれを介してサブビットラインに印加して、セルデータを格納することを特徴とする不揮発性強誘電体メモリ装置の駆動方法。
【請求項８】
上部と下部とに分けて構成される第１セルアレイブロック及び第２セルアレイブロックと、前記第１セルアレイブロックと第２セルアレイブロックのそれぞれに含まれ、それぞれが複数のセルを有する複数のサブセルアレイブロックと、前記サブセルアレイブロック内のサブビットラインＳＢＬと一定の間隔を有して形成される第１，第２，第３マルチプルビットライン（ＭＢＬ１，ＭＢＬ２，ＭＢＬ３）と、スイッチング制御ブロックとを備え、そのスイッチング制御ブロックが、前記第１，第２，第３マルチプルビットラインにそれぞれ連結され、外部の制御信号（ＳＢＳＷ１，ＳＢＳＷ２，ＳＢＳＷ３）でそれぞれ活性化され、前記サブビットラインと第１，第２，第３マルチプルビットラインとを選択的に連結する、それぞれ順次動作させられる複数のスイッチングトランジスターと、前記サブビットラインにドレインが連結され、ゲートに外部のサブビットラインプルダウン信号（ＳＢＰＤ）が印加され、ソースにサブビットラインの電源を調整する信号（ＢＬＰＷＲ）が印加されるプルダウンスイッチングとを含むことを特徴とする不揮発性強誘電体メモリ装置の駆動方法において、
前記複数のスイッチングトランジスターを制御する外部の制御信号を用いて複数の時間区間ごとに、それぞれの区間で発生した電荷を第１，第２，第３マルチプルビットラインにそれぞれ分散させてそれぞれのレベルを検出することを特徴とする不揮発性強誘電体メモリ装置の駆動方法。
【請求項９】
前記第１，第２，第３マルチプルビットラインが全て活性化されると、２ビットデータは１１を出力することを特徴とする請求項８記載の不揮発性強誘電体メモリ装置の駆動方法。
【請求項１０】
前記第１，第２，第３マルチプルビットラインの中二つのマルチプルビットラインのみが活性化されると、２ビットデータは１０を出力することを特徴とする請求項８記載の不揮発性強誘電体メモリ装置の駆動方法。
【請求項１１】
前記第１，第２，第３マルチプルビットラインの中一つのマルチプルビットラインが活性化されると、２ビットデータは０１を出力することを特徴とする請求項８記載の不揮発性強誘電体メモリ装置の駆動方法。
【請求項１２】
前記第１，第２，第３マルチプルビットラインが全て不活性化されると、２ビットデータは００を出力することを特徴とする請求項８記載の不揮発性強誘電体メモリ装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性強誘電体メモリ装置に係り、特に、一つのメモリセルに４つ以上のデータレベルを格納してマルチプルビットを実現することができる不揮発性強誘電体メモリ装置及びその駆動方法に関する。
【０００２】
【従来の技術】
一般的に不揮発性強誘電体メモリ、つまりＦＲＡＭ（Ferroelectric Random Access Memory)はＤＲＡＭ（Dynamic Random Access Memory)程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
ＦＲＡＭはＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシターの材料として強誘電体を使用して強誘電体の特性である高い残留分極を用いたものである。このような残留分極の特性のため電界を除去してもデータが保存される。
【０００３】
図１は一般的な強誘電体のヒステリシスループを示す特性図である。
図１に示すように、電界により誘起された分極が電界を除去しても残留分極（又は自発分極）の存在によって消滅されず、一定量（ｄ,ａ状態）を維持していることが分かる。不揮発性強誘電体メモリセルは前記ｄ,ａ状態をそれぞれ１，０に対応させ記憶素子として応用したものである。
【０００４】
図２は従来の不揮発性強誘電体メモリの単位セル構成図を示すものである。
図２に示すように、一方向に形成されるビットラインＢ／Ｌと、そのビットラインと交差する方向に形成されるワードラインＷ／Ｌと、ワードラインに一定の間隔をおいてワードラインと同一の方向に形成されるプレートラインＰ／Ｌと、ゲートがワードラインに連結され、ソースは前記ビットラインに連結されるトランジスターＴ１と、２端子中第１端子はトランジスターＴ１のドレインに連結され、第２端子はプレートラインＰ／Ｌに連結される強誘電体キャパシターＦＣ１とで構成されている。
【０００５】
このように構成された従来の不揮発性強誘電体メモリ装置のデータ入／出力動作を以下に説明する。
図３ａは従来の不揮発性強誘電体メモリ素子のライトモードの動作を示すタイミング図であり、図３ｂはリードモードの動作を示すタイミング図である。
まず、ライトモードの場合、図３ａに示すように、外部から印加されるチップイネーブル信号ＣＳＢｐａｄが「ハイ」から「ロー」に活性化され、同時にライトイネーブル信号ＷＥＢｐａｄが「ハイ」から「ロー」に印加すると、ライトモードが始まる。  次いで、ライトモードでのアドレスデコードが始まると、ワードラインに印加されるパルスは「ロー」から「ハイ」に遷移され、セルが選択される。
【０００６】
このように、ワードラインが「ハイ」状態を維持している間にプレートラインには順に所定幅の「ハイ」信号と所定幅の「ロー」信号が印加される。
そして、選択されたセルにロジック値「１」又は「０」を書くために、ビットラインにライトイネーブル信号ＷＥＢｐａｄに同期した「ハイ」又は「ロー」信号を印加する。すなわち、ビットラインに「ハイ」信号を印加し、ワードラインに印加される信号が「ハイ」状態である期間でプレートラインの信号が「ロー」に遷移されたとき、強誘電体キャパシターにはロジック値「１」が記録される。そして、ビットラインに「ロー」信号を印加すると、プレートラインに印加される信号が「ハイ」信号のとき、強誘電体キャパシターにはロジック値「０」が記録される。
【０００７】
このようなライトモードの動作によりセルに格納されたデータを読み出すための動作は以下の通りである。
図３ｂに示すように、外部からチップイネーブル信号ＣＳＢｐａｄが「ハイ」から「ロー」に活性化されると、ワードラインが選択される以前に全てのビットラインは等化器信号によって「ロー」電圧に等電位化される。
【０００８】
そして、各ビットラインを不活性化させた後アドレスをデコードし、デコードされたアドレスによってワードラインの「ロー」信号が「ハイ」信号に遷移されセルが選択される。選択されたセルのプレートラインに「ハイ」信号を印加すると、強誘電体キャパシター（Ｆ１）に格納されたロジック値「１」に対応するデータを破壊させる。
もし、強誘電体キャパシター（Ｆ１）にロジック値「０」が格納されていれば、それに対応するデータは破壊されない。
【０００９】
このように、破壊されたデータと破壊されてないデータは前述したヒステリシスループの原理によって異なる値を出力し、センスアンプはロジック値「１」又は「０」をセンシングする。すなわち、データが破壊された場合は、図１のヒシテリシスループのｄからｆに変更される場合であり、データが破壊されていない場合は、ａからｆに変更される場合である。したがって、一定の時間が経過した後センスアンプがイネーブルすると、データが破壊された場合は増幅されロジック値「１」を出力し、データが破壊されてない場合はロジック値「０」を出力する。
【００１０】
このように、センスアンプからデータを出力した後に、それぞれのセルは元のデータに戻らなければならないので、ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記のような従来の不揮発性強誘電体メモリセルは、全てのセルにデータレベルを格納するため、チップサイズを減らすに限界があり、チップのコスト競争力を確保し難いという問題がある。
【００１２】
そこで、本発明の目的は、一つのメモリセルが従来の複数個のメモリセルの役割を果たすようにすることで、チップサイズを減らすと共に、チップのコスト競争力を高めるようにした不揮発性強誘電体メモリ装置及びその駆動方法を提供することにある。
【００１３】
【課題を解決するための手段】
このような目的を達成するための本発明による不揮発性強誘電体メモリ装置は、上部と下部とに分けて構成される第１セルアレイブロック及び第２セルアレイブロックと、前記第１セルアレイブロックと第２セルアレイブロックのそれぞれに含まれ、それぞれが複数のセルを有する複数のサブセルアレイブロックと、前記各サブセルアレイブロック内で、当該サブセルアレイブロック内に設けられた前記複数のセルに連結されたサブビットラインと、
前記第１セルアレイブロック及び第２セルアレイブロック内に設けられ、前記サブセルアレイブロック内のサブビットラインにそれぞれスイッチングトランジスターを介して接続される複数のマルチプルビットラインと、前記第１，第２セルアレイブロックの間に前記各マルチプルビットライン当たり一つずつ配列されるセンスアンプと、前記各マルチプルビットラインの両先端にデータバスと連結され、前記センスアンプの出力をエンコーディングしてマルチビット信号を出力するデータＩ／Ｏエンコーダと、前記第１，第２セルアレイブロックとデータＩ／Ｏエンコーダとの間に配列される第１，第２参照セルアレイブロックと、から構成されることを特徴とする不揮発性強誘電体メモリ装置。
【００１４】
また、上記目的を達成するための不揮発性強誘電体メモリ装置の駆動方法は、上部と下部とに分けて構成される第１セルアレイブロック及び第２セルアレイブロックと、前記第１セルアレイブロックと第２セルアレイブロックのそれぞれに含まれ、それぞれが複数のセルを有する複数のサブセルアレイブロックと、前記サブセルアレイブロック内のサブビットラインＳＢＬと一定の間隔を有して形成される第１，第２，第３マルチプルビットライン（ＭＢＬ１，ＭＢＬ２，ＭＢＬ３）と、スイッチング制御ブロックとを備え、そのスイッチング制御ブロックが、前記第１，第２，第３マルチプルビットラインにそれぞれ連結され、外部の制御信号（ＳＢＳＷ１，ＳＢＳＷ２，ＳＢＳＷ３）でそれぞれ活性化され、前記サブビットラインと第１，第２，第３マルチプルビットラインとを選択的に連結する複数のスイッチングトランジスターと、前記サブビットラインにドレインが連結され、ゲートに外部のサブビットラインプルダウン信号（ＳＢＰＤ）が印加され、ソースにサブビットラインの電源を調整する信号（ＢＬＰＷＲ）が印加されるプルダウンスイッチングとを含むことを特徴とする不揮発性強誘電体メモリ装置の駆動方法において、前記サブビットラインに印加されるライト電圧レベルを低電圧レベルから高電圧レベルの順に前記スイッチングトランジスターのそれぞれを介してサブビットラインに印加して、セルデータを格納することを特徴とする不揮発性強誘電体メモリ装置の駆動方法。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態を図面に沿って詳細に説明する。
【００１６】
図４は本発明によるマルチビット機能を有する不揮発性強誘電体メモリ装置の構成図である。
図４に示すように、上部と下部との分けて構成される第１セルアレイブロック２０及び第２セルアレイブロック３０と、前記第１，第２セルアレイブロック２０，３０の間に各マルチプルビットライン（ＭＢＬｎ）当たり一つずつ配列されるセンスアンプ（Ｓ／Ａ）４０と、前記各マルチプルビットライン（ＭＢＬｎ）の両先端に接続されると共にデータバス（ｉｏ＜ｍ＞，… ，ｉｏ＜ｎ＞）と連結され、前記センスアンプ４０の出力をエンコーディングしてマルチビット信号を出力するデータＩ／Ｏエンコーダ５０と、前記第１，第２セルアレイブロック２０，３０とデータＩ／Ｏエンコーダ５０との間に配列される第１，第２参照セルアレイブロック６０，７０とから構成されている。
【００１７】
一方、前記第１，第２セルアレイブロック２０，３０はそれぞれ複数個のサブセルアレイから構成されている。
【００１８】
図５は図４のセルアレイブロックで２ビットセルアレイを示す詳細回路図である。図５に示すように、ビットラインは大きく一つのサブビットライン（ＳＢＬ）と３つのマルチプルビットライン（ＭＢＬ１，ＭＢＬ２，ＭＢＬ３）とから構成されている。それぞれのＭＢＬ１，ＭＢＬ２，ＭＢＬ３はスイッチング制御ブロック８０を介してＳＢＬにそれぞれ連結されるようになっている。
ここで、前記スイッチング制御ブロック８０は、第１，第２，第３，第４スイッチングトランジスター（８０ａ，８０ｂ，８０ｃ，８０ｄ）を含み、前記第１スイッチングトランジスターに第２，第３，第４スイッチングトランジスターは直列に連結される。
【００１９】
前記第１，第２，第３，第４スイッチングトランジスター（８０ａ，８０ｂ，８０ｃ，８０ｄ）のゲートにはそれぞれ独立的にＳＢＰＤ＜０＞，ＳＢＳＷ１＜０＞，ＳＢＳＷ２＜０＞，ＳＢＳＷ３＜０＞信号が印加され、これらの信号によって活性化されるようになっている。
【００２０】
一方、前記第１スイッチングトランジスター８０ａはドレイン（又はソース）がＳＢＬに連結され、ソース（又はドレイン）はＳＢＬに供給する電源を調整する信号（ＢＬＰＷＲ＜０＞）が印加され、ゲートにＳＢＬプルダウン信号（ＳＢＰＤ＜０＞）が印加されるプルダウンＮＭＯＳスイッチ素子から構成されている。
ここで、前記第１スイッチングトランジスター８０ａはＳＢＬの調整信号のＳＢＰＤ信号が活性化されると、ＳＢＬをグラウンドレベル或いはハイレベルに調整する。
【００２１】
一方、前記第１スイッチングトランジスター８０ａに外部から印加されるＢＬＰＷＲ信号は低電圧動作で高電圧を発生する時にＶｃｃ電圧より高い電圧を生成して供給する。そして、前記第２，第３，第４スイッチングトランジスター８０ｂ，８０ｃ，８０ｄの各ソース（又はドレイン）はＳＢＬに連結され、各ドレイン（又はソース）はそれぞれＭＢＬ１，ＭＢＬ２，ＭＢＬ３に連結され、各ゲートにはそれぞれＳＢＳＷ１＜０＞，ＳＢＳＷ２＜０＞，ＳＢＳＷ３＜０＞信号が印加されるＮＭＯＳトランジスターから構成されている。
【００２２】
すなわち、前記第２スイッチングトランジスター８０ｂのソースはＳＢＬに連結され、ドレインはＭＢＬ１に連結され、ゲートにはＳＢＳＷ１＜０＞信号が印加され、前記第３スイッチング８０ｃのソースはＳＢＬに連結され、ドレインはＭＢＬ２に連結され、ゲートにはＳＢＳＷ２＜０＞信号が印加され、前記第３スイッチングトランジスター８０ｄのソースはＳＢＬに連結され、ドレインはＭＢＬ３に連結され、ゲートにはＳＢＳＷ３＜０＞信号が印加される。
【００２３】
また、ＳＢＬには複数個のセルが連結され、サブセルアレイブロック９０を構成している。すなわち、前記サブセルアレイブロック９０は、一方向に形成されるサブビットライン（ＳＢＬ）と前記ＳＢＬに垂直な方向に形成されるワードライン（Ｗ／Ｌ＜ｎ＞）とプレートライン（Ｐ／Ｌ＜ｎ＞）とに連結される複数個のセルから構成されている。ここで、前記セルは、図示しないが、一つのトランジスターと一つの強誘電体キャパシターとから構成されている。
【００２４】
図６は図５の２ビットセルアレイのリード及びライト動作方法を説明するためのタイミング図である。
まず、Ｔ０区間ではＳＢＰＤが「ハイ」で、ＢＬＰＷＲの「ロー」信号によってＳＢＬが「ロー」にリセットされる。
次いで、Ｔ１〜Ｔ６区間ではＳＢＰＤが「ロー」で、ＳＢＬがフロート状態となる。
次いで、Ｔ１／Ｔ４区間ではＳＢＳＷ１信号が活性化されると、ＳＢＬとＭＢＬ１とが連結され、セルデータがＴ１／Ｔ４の間にのみＭＢＬ１へ伝達される。
そして、Ｔ２／Ｔ５区間ではＳＢＳＷ２信号が活性化されると、ＳＢＬとＭＢＬ２とが連結され、セルデータがＴ２／Ｔ５の間にのみＭＢＬ２へ伝達される。
次いで、Ｔ３／Ｔ６区間ではＳＢＳＷ３信号が活性化されると、ＳＢＬとＭＢＬ３とが連結され、セルデータがＴ３／Ｔ６の間にのみＭＢＬ３へ伝達される。
ここで、Ｔ０〜Ｔ３はリード区間であり、Ｔ４〜Ｔ６はリードモードでは格納、ライトモードではライトするための区間である。
【００２５】
一方、本格納／ライト方法では、ＳＢＬに印加されるライト電圧を異なって制御することにより、セルに格納される電荷量を調整することになる。
すなわち、２-ビット格納セルの場合、ＳＢＬ電圧レベルを大きく４つの領域に分けてデータを格納する。すなわち、０＜Ｖｗ１＜Ｖｗ２＜Ｖｗ３の４-レベル電圧にセルデータを格納することになる。
【００２６】
図７は図４のセルアレイブロックでＮビットセルアレイを示す詳細回路図である。図７に示すように、ビットラインは大きく１つのサブビットライン（ＳＢＬ）とＮ個のマルチプルビットライン（ＭＢＬ１，ＭＢＬ２，… ，ＭＢＬｎ）とから構成されている。それぞれのマルチプルビットラインはスイッチング制御ブロック８０を介してそれぞれＳＢＬに連結されるようになっている。
【００２７】
ここで、前記スイッチング制御ブロック８０は複数個のＮＭＯＳトランジスターが直列に連結されており、各トランジスターのゲートには独立的な制御信号（ＳＢＰＤ＜０＞，ＳＢＳＷ１＜０＞，ＳＢＳＷ２＜０＞，… ，ＳＢＳＷｎ＜０＞）により活性化されるようになっている。
すなわち、各トランジスターのソース（又はドレイン）はＳＢＬに連結され、ドレイン（又はソース）はそれぞれマルチプルビットラインに連結され、各ゲートにはそれぞれＳＢＳＷ１＜０＞、ＳＢＳＷ２＜０＞、ＳＢＳＷ３＜０＞，…が印加されている。
【００２８】
一方、前記スイッチング制御ブロック８０を構成する一番目のＮＭＯＳトランジスターのドレインはＳＢＬに連結され、ソースは外部からＳＢＬに供給する電源を調整する信号（ＢＬＰＷＲ＜０＞）が印加され、ゲートにＳＢＬプルダウン信号が印加され、ＳＢＬのレベルを調整するプルダウンＮＭＯＳトランジスターとして用いられる。
ここで、前記プルダウンＮＭＯＳトランジスターでＳＢＬの調整信号のＳＢＰＤの信号が活性化されると、ＳＢＬをグラウンドレベル或いはハイレベルに調整する。
【００２９】
一方、前記ＢＬＰＷＲ＜０＞信号は低電圧で高電圧を発生する時にＶｃｃ電圧より高い電圧を生成して供給する。
また、ＳＢＬには複数個のセルが連結され、サブセルアレイブロック９０を構成している。すなわち、前記サブセルアレイブロック９０は、一方向に形成されるサブビットライン（ＳＢＬ）と前記ＳＢＬに垂直な方向に形成されるワードライン（Ｗ／Ｌ＜ｎ＞）とプレートライン（Ｐ／Ｌ＜ｎ＞）とに連結される複数個のセルから構成されている。
ここで、前記セルは、図示しないが、一つのトランジスターと一つの強誘電体キャパシターとから構成されている。
【００３０】
図８は図７のＮビットセルアレイのリード／ライト動作方法を示すタイミング図である。
まず、Ｔ０区間ではＳＢＰＤがハイ区間として、ＢＬＰＷＲの「ロー」信号によってＳＢＬが「ロー」にリセットされる。
次いで、Ｔ１〜Ｔｍ区間ではＳＢＰＤが「ロー」区間として、ＳＢＬがフロート状態となる。次いで、Ｔ１／Ｔ４区間でＳＢＳＷ１信号が活性化されると、ＳＢＬとＭＢＬ１とが連結され、セルデータがＴ１／Ｔ４の間にのみＭＢＬ１へ伝達される。
そして、Ｔ２／Ｔ５区間でＳＢＳＷ２信号が活性化すると、ＳＢＬとＭＢＬ２とが連結され、セルデータがＴ２／Ｔ５の間にのみＭＢＬ２へ伝達される。
次いで、Ｔ３／Ｔｍ区間でＳＢＳＷｎ信号が活性化すると、ＳＢＬとＭＢＬｎとが連結され、セルデータがＴ３／Ｔｍの間にのみＭＢＬｎへ伝達される。
【００３１】
一方、Ｔ０〜Ｔ３はリード区間であり、Ｔ４〜Ｔｍはリードモードでは格納、ライトモードではライトするための期間である。
ここで、本格納／ライト方法では、ＳＢＬに印加されるライト電圧を異なって制御することにより、セルに格納される電荷量を調整することになる。
すなわち、Ｎ−ビット格納セルの場合、ＳＢＬ電圧レベルを大きくＮ領域に分けてセルデータを格納する。すなわち、０＜Ｖｗ１＜Ｖｗ２＜ … ＜ＶｗＮのＮ−レベル電圧にセルデータを格納することになる。
【００３２】
図９は２-ビットセルアレイのリードモードでセル動作時間によるＢＬ電圧の時間依存性を説明するための図面である。
すなわち、ＢＬ電圧の時間依存性をそれぞれのＳＢＳＷを用いてそれぞれの時間区間に分けて、該区間で発生した電荷をそれぞれのＭＢＬにそれぞれ分散させ、それぞれのレベルを検出する方法を説明するための図面である。
【００３３】
まず、Ｔ１区間でＳＢＳＷ１信号が活性化すると、ＳＢＬと連結されるＭＢＬ１にセルデータがＴ１時間の間にのみ伝達され、２つのレベルのセルデータ、すなわち、データ０１或いはデータ００を区別できる区間である。
次いで、Ｔ２時間でＳＢＳＷ２信号が活性化すると、ＳＢＬと連結されるＭＢＬ２にセルデータがＴ２時間の間にのみ伝達され、２つのレベルのセルデータ、すなわち、データ１０或いはデータ０１を区別できる区間である。
そして、Ｔ３時間でＳＢＳＷ３信号が活性化すると、ＳＢＬと連結されるＭＢＬ３にセルデータがＴ３時間の間にのみ伝達され、２つのレベルのセルデータ、すなわち、データ１１或いはデータ１０を区別できる区間である。
【００３４】
したがって、３つのＭＢＬが全て「ハイ」であれば、２-ビットデータは１１を出力し、２つのＭＢＬ、すなわち、ＭＢＬ１，ＭＢＬ２のみが「ハイ」であれば、２-ビットデータは１０を出力し、１つのＭＢＬ、すなわち、ＭＢＬのみが「ハイ」であれば、２-ビットデータは０１を出力し、３つのＭＢＬが全て「ロー」であれば、２-ビットデータは００を出力する。
【００３５】
図１０は本発明の２-ビットセルアレイのライトモードでセル格納電荷レベルのＳＢＳＷ電圧依存性を説明するための図面である。
図１０に示すように、２-ビットデータ００をライトしようとする時は、セルにＶ０、すなわち、０電圧でライトし、０１をライトしようとする時は、Ｖ１電圧でセルにライトする。また、１０をライトしようとする時はＶ２電圧でセルにライトし、１１をライトしようとする時はＶ３電圧でセルにライトする。
【００３６】
図１１ａ 〜図１１ｃは本発明の２-ビットセルのリードモードでセル動作時間によるＭＢＬ電圧の時間依存性を説明するための図面である。
すなわち、図１１ａ〜図１１ｃはＭＢＬ電圧の時間依存性はそれぞれのＳＢＳＷを用いてそれぞれの時間区間に分けて、その区間から発生した電荷をそれぞれのＭＢＬにそれぞれ分散させた時、それぞれのＭＢＬレベルを説明するための図面である。
【００３７】
まず、図９のＴ１区間では、図１１ａに示すように、ＳＢＳＷ１信号が活性化すると、ＳＢＬと連結されるＭＢＬ１にセルデータがＴ１時間の間にのみ伝達され、２つのレベルのセルデータ、すなわち、データ０１或いはデータ００を区別できるレベルが形成される。
【００３８】
次いで、Ｔ２区間では、図１１ｂに示すように、ＳＢＳＷ２信号が活性化すると、ＳＢＬと連結されるＭＢＬ２にセルデータがＴ２時間の間にのみ伝達され、２つのレベルのセルデータ、すなわち、データ１０或いはデータ０１を区別できるレベルが形成される。
【００３９】
そして、Ｔ３区間では、図１１ｃに示すように、ＳＢＳＷ３信号が活性化すると、ＳＢＬと連結されるＭＢＬ３にセルデータがＴ３時間の間にのみ伝達され、２つのレベルのセルデータ、すなわち、データ１１或いはデータ１０を区別できるレベルが形成される。この際、それぞれのＭＢＬレベルは０Ｖに始まる。
【００４０】
図１２は２-ビットセルアレイのリード／ライト工程処理のためのブロックダイアグラムである。
図１２に示すように、リード経路でそれぞれのＭＢＬデータ（ＭＢＬ１，ＭＢＬ２，ＭＢＬ３）は３つのＳ／Ａ１００に入力され、その３つのＳ／Ａ１００で増幅され、０１，１０，１１をそれぞれ出力する。
【００４１】
次いで、前記３つのＳ／Ａ１００の出力はデータＩ／Ｏエンコーダ２００に入力され、前記データＩ／Ｏエンコーダ２００でエンコーダされ、２-ビット信号のＩＯ＜１＞とＩＯ＜２＞をデータバスを介して出力する。
逆に、ライト経路では前記データＩ／Ｏエンコーダ２００の２-ビット信号のＩＯ＜１＞とＩＯ＜２＞がデータＩ／Ｏデコーダ３００に入力され、そのデータＩ／Ｏデコーダ３００から３つのＭＢＬ信号を出力する。
【００４２】
図１３はＮ-ビット格納セルリード／ライト工程処理のためのブロックダイアグラムである。
図１３に示すように、リード経路でそれぞれのＭＢＬデータ（ＭＢＬ１，ＭＢＬ２，… ，ＭＢＬｍ）は２Ｎ−１個のＳ／Ａ１００に入力され、前記２Ｎ−１個のＳ／Ａ１００で増幅され出力される。
【００４３】
次いで、前記２Ｎ−１個のＳ／Ａ１００の出力はデータＩ／Ｏエンコーダ２００に入力され、前記データＩ／Ｏエンコーダ２００でエンコーディングされ、Ｎ−ビット信号のＩＯ＜１＞ 〜ＩＯ＜Ｎ＞出力信号をデータバスを介して出力する。
【００４４】
逆に、ライト経路では前記データＩ／Ｏエンコーダ２００のＮ−ビット信号のＩＯ＜１＞ 〜ＩＯ＜Ｎ＞がデータＩ／Ｏデコーダ３００に入力され、そのデータＩ／Ｏデコーダ３００で２Ｎ−１個のＭＢＬ信号を出力する。
【００４５】
【発明の効果】
以上説明したように、本発明による不揮発性強誘電体メモリ装置及びその駆動方法は次のような効果がある。
第一に、一つのセルレイアウト面積で複数の既存のセルレイアウトを代替することにより、全体的なセルレイアウトを減らすことができる。
第二に、リードモード時にはセル特性の時間依存性を用い、ライトモード時にはライト電圧を用いることにより、動作が簡単となり且つコア回路の構成を簡素化させ得ることでチップサイズを減らすことができ、チップのコスト競争力を確保することができる。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシスループを示す特性図である。
【図２】従来の不揮発性強誘電体メモリ単位セルの構成図である。
【図３ａ】従来の強誘電体メモリのライトモードの動作タイミング図である。
【図３ｂ】従来の強誘電体メモリのリードモードの動作タイミング図である。
【図４】本発明による不揮発性強誘電体メモリ装置を示す構成図である。
【図５】図４のセルアレイブロックで２ビットセルアレイを示す詳細回路図である。
【図６】図５の２ビットセルアレイのリード及びライト動作方法を示すタイミング図である。
【図７】図４のセルアレイブロックでＮビットセルアレイを示す詳細回路図である。
【図８】図７のＮビットセルアレイのリード／ライト動作方法を示すタイミング図である。
【図９】２-ビットセルアレイのリードモードでセル動作時間によるＢＬ電圧の時間依存性を説明するための図面である。
【図１０】本発明の２-ビットセルアレイのライトモードでセル格納電荷レベルのＳＢＳＷ  電圧依存性を説明するための図面である。
【図１１】本発明の２-ビットセルのリードモードでセル動作時間によるＭＢＬ電圧の時間依存性を説明するための図面である。
【図１２】２-ビットセルアレイのリード／ライト工程処理のためのブロックダイアグラムである。
【図１３】Ｎ-ビット格納セルのリード／ライト工程処理のためのブロックダイアグラムである。
【符号の説明】
２０：第１セルアレイブロック
３０：第２セルアレイブロック
４０：センスアンプ
５０：データＩ／Ｏエンコーダ
６０：第１参照セルアレイブロック
７０：第２参照セルアレイブロック
８０：スイッチング制御ブロック
９０：サブセルアレイブロック
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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