(57)【特許請求の範囲】
【請求項１】
マスタディバイスと、少なくとも二つのスレーブディバイスと、前記マスタディバイス及び前記スレーブディバイス間に接続される疑似遅延器と、を具備したバスシステムのコマンドの伝達方法において、
(a) 前記疑似遅延器が、第１スレーブディバイスに前記マスタディバイスから受信した第1コマンドを伝達する段階と、
(b) 前記疑似遅延器が、前記第１スレーブディバイスの前記第１コマンドによるデータ伝送の完了時点から第２スレーブディバイスの待ち時間以下だけ遡及された時点で前記第２スレーブディバイスに前記マスタディバイスから受信した第２コマンドを伝達する段階とを含み、
前記(b) 段階の前に、
(b1)  前記疑似遅延器が、前記第１コマンドに含まれるデータの長さから分かる前記データ伝送の完了時点に基づいて、前記データ伝送の完了時点から前記第２スレーブディバイスの待ち時間だけ遡及された時点で対応マスタディバイスに前記データ伝送の完了を知らせる擬似実行完了を通知する段階と、
(b2) 前記マスタディバイスが、前記擬似実行完了が通知された後、前記第２スレーブディバイスに対する前記第２コマンドを出力する段階とをさらに含むことを特徴とするコマンドの伝達方法。
【請求項２】
マスタディバイスと、少なくとも二つのスレーブディバイスと、前記マスタディバイス及び前記スレーブディバイス間に接続される疑似遅延器と、を具備したバスシステムのコマンドの伝達方法において、
(a) 前記疑似遅延器が、第1スレーブディバイスに前記マスタディバイスから受信した第１コマンドを伝達する段階と、
(b) 前記疑似遅延器が、前記第１スレーブディバイスの前記第１コマンドによるデータ伝送の完了時点から第２スレーブディバイスの待ち時間以下だけ遡及された時点で前記第２スレーブディバイスに前記マスタディバイスから受信した第２コマンドを伝達する段階とを含み、
前記第１及び第２スレーブディバイスは、メモリディバイスと、前記メモリディバイスを制御するスレーブ制御器とを具備し、
前記(a) 段階は、
(a1)  前記疑似遅延器が、第１スレーブ制御器に前記第１コマンドを伝達する段階を含み、
前記(b) 段階は、
(b'1) 前記疑似遅延器が、前記第１コマンドに含まれるデータの長さから分かる前記データ伝送の完了時点に基づいて、前記第１スレーブ制御器が前記第１コマンドによるデータ伝送の完了時点から前記第２スレーブディバイスの待ち時間だけ遡及された時点で対応マスタディバイスに前記データ伝送の完了を知らせる擬似実行完了を通知する段階と、
(b'2) 前記疑似遅延器が、前記擬似実行完了を通知された前記対応マスタディバイスから前記第２スレーブディバイスに対する前記第２コマンドを受信する段階と、
(b'3) 前記疑似遅延器が、前記データ伝送の完了時点から前記第２スレーブディバイスの待ち時間以下だけ遡及された時点で第２スレーブ制御器に前記第２コマンドを伝達する段階とをさらに含むことを特徴とするコマンドの伝達方法。
【請求項３】
前記各メモリディバイスは、SDRAM であり、
前記各スレーブ制御器は、SDRAM コントローラであることを特徴とする請求項２に記載のコマンドの伝達方法。
【請求項４】
マスタディバイスと、少なくとも２つのスレーブディバイスと、前記マスタディバイス及び前記スレーブディバイス間に接続される疑似遅延器と、を具備し、前記スレーブディバイスのうち少なくとも１つは待ち時間を有するバスシステムのコマンドの伝達方法において、
(e) 前記疑似遅延器が、前記待ち時間のうち最長の待ち時間と、前記各スレーブディバイスの待ち時間との差値を決定して貯蔵する段階と、
(f) 前記疑似遅延器が、前記マスタディバイスからの第１スレーブディバイスに対する第１コマンドを受信する段階と、
(g) 前記疑似遅延器が、前記第１スレーブディバイスに対応する差値に該当する時間が経過した後、前記第１コマンドを前記第１スレーブディバイスに伝達する段階とを含むことを特徴とするコマンドの伝達方法。
【請求項５】
(h) 前記疑似遅延器が、前記第１スレーブディバイスの前記第１コマンドによるデータ伝送の完了時点から第２スレーブディバイスの待ち時間以下だけ遡及された時点で前記第２スレーブディバイスに前記マスタディバイスからの第２コマンドを伝達する段階をさらに含むことを特徴とする請求項４に記載のコマンドの伝達方法。
【請求項６】
マスタディバイスと、少なくとも２つのスレーブディバイスを具備し、前記スレーブディバイスのうち少なくとも１つは待ち時間を有するバスシステムにおいて、
前記マスタディバイスからの第１コマンドを第１スレーブディバイスに伝達し、前記第１スレーブディバイスの前記第１コマンドによるデータ伝送の完了時点から第２スレーブディバイスの待ち時間以下だけ遡及された時点で前記第２スレーブディバイスに前記マスタディバイスから受信した第２コマンドを伝達するための擬似遅延器を含み、
前記疑似遅延器は、前記第１コマンドに含まれるデータの長さから分かる前記データ伝送の完了時点に基づいて、前記データ伝送の完了時点から前記第２スレーブデイバイスの待ち時間だけ遡及された時点で対応マスタディバイスに擬似実行完了を通知し、
前記対応マスタディバイスは、前記擬似実行完了を受信すると前記第２コマンドを前記擬似遅延器に出力することを特徴とするバスシステム。
【請求項７】
マスタディバイスと、少なくとも２つのスレーブディバイスを具備し、前記スレーブディバイスのうち少なくとも１つは待ち時間を有するバスシステムにおいて、
前記マスタディバイスからの第１コマンドを第１スレーブディバイスに伝達し、前記第１スレーブディバイスの前記第１コマンドによるデータ伝送の完了時点から第２スレーブディバイスの待ち時間以下だけ遡及された時点で前記第２スレーブディバイスに第２コマンドを伝達するための擬似遅延器を含み、
前記第１及び第２スレーブディバイスは、前記待ち時間を有するメモリディバイスと、前記メモリディバイスを制御するスレーブ制御器とを具備し、
前記擬似遅延器は、
第１スレーブ制御器に前記第１コマンドを伝達し、前記データ伝送の完了時点から前記第２スレーブディバイスの待ち時間以下だけ遡及された時点で第２スレーブ制御器に前記第２コマンドを伝達し、
前記第１コマンドに含まれるデータの長さから分かる前記データ伝送の完了時点に基づいて、前記データ伝送の完了時点から前記第２スレーブディバイスの待ち時間だけ遡及された時点で対応マスタディバイスに擬似実行完了を通知し、
前記対応マスタディバイスは、前記擬似実行完了を受信すると前記擬似遅延器に前記第２コマンドを出力することを特徴とするバスシステム。
【請求項８】
前記各メモリディバイスは、SDRAM であり、
前記各スレーブ制御器は、SDRAM コントローラであることを特徴とする請求項７に記載のバスシステム。
【請求項９】
マスタディバイスと、少なくとも２つのスレーブディバイスを具備し、前記スレーブディバイスのうち少なくとも１つは待ち時間を有するバスシステムにおいて、
前記待ち時間のうち最長の待ち時間と、前記各スレーブディバイスの待ち時間との差クロック数である遅延クロック数が前記各スレーブディバイスに対応して貯蔵する貯蔵部を具備し、前記マスタディバイスからの第１スレーブディバイスに対する第１コマンドを受信し、前記貯蔵部に貯蔵された前記第１スレーブディバイスに対応する遅延クロック数が経過した後、前記第１スレーブディバイスに前記第１コマンドを伝達する擬似遅延器を含み、
前記各スレーブディバイスは、前記待ち時間を有するメモリディバイスと、前記メモリディバイスを制御するスレーブ制御器とを具備し、
前記疑似遅延器は、前記第１コマンドに含まれるデータの長さから分かる前記第１スレーブディバイスの前記第１コマンドによるデータ伝送の完了時点に基づいて、前記データ伝送の完了時点から前記最長の待ち時間だけ遡及された時点で対応マスタディバイスに擬似実行完了を通知し、
前記対応マスタディバイスは、前記擬似実行完了を受信すると前記擬似遅延器に前記第２コマンドを出力することを特徴とするバスシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はバスシステム及びそのコマンドの伝達方法に係り、特に待ち時間(latency time)を有する少なくとも１つのスレーブディバイスを含むバスシステム及びそのコマンドの伝達方法に関する。
【０００２】
【従来の技術】
複数のマスタディバイスとスレーブディバイスを含むバスシステムはバスの共有のために一般的に仲裁器を採用する。仲裁器は所定の仲裁アルゴリズムによってマスタディバイスにバスの所有権を許与し、バスの所有権を譲渡されたマスタディバイスは対応データ伝送が完了するまでバスの使用権を独占することになる。ここで、バスはアドレス/制御バスとデータバスとを含む。
【０００３】
スレーブディバイスがメモリの場合、スレーブディバイスはデータを貯蔵するためのメモリディバイスと前記メモリディバイスを制御するためのメモリ制御器とを含む。マスタディバイスからメモリ制御器にコマンドを出力すれば、メモリ制御器はメモリディバイスにアクセスするための準備過程を経て、メモリディバイスに対応制御信号を出力する。
【０００４】
図６はスレーブディバイスの１つのメモリへの従来のコマンドが伝えられる過程を説明するためのタイムブロック図である。
【０００５】
図６を参照すれば、マスタ実行サイクル、メモリ制御器実行サイクル、及びメモリディバイス実行サイクルが表示されている。マスタ実行サイクルは、マスタディバイスがメモリ制御器にコマンドを出力する時点から出力されたコマンドの実行完了-データ伝送完了-をメモリ制御器から通知される時点までを示す。メモリ制御器実行サイクルは、マスタディバイスから出力されたコマンドを受信してメモリ制御器の待ち時間が経過された後、メモリディバイスに制御信号を出力する時点からデータ伝送の完了時点までを意味する。メモリディバイス実行サイクルはメモリディバイスの待ち時間が経過された後、データの伝送が始まる時点からデータ伝送の完了時点までを示す。待ち時間はメモリディバイスまたはメモリ制御器における所定の準備過程を実行のに必要な時間を意味する。
【０００６】
図６に基づき、最近のバスシステムに採用されているSDRAMのようなメモリに対するコマンドの伝達過程をさらに具体的に説明すれば次の通りである。マスタディバイスからメモリ制御器のSDRAM制御器にアドレス、リ―ド/ライトフラッグ、バースト長さ(burst length)などデータ伝送に必要な情報の含まれたコマンドが入力されれば、SDRAM制御器は前記コマンドからデータ伝送のために必要な情報を抽出して該当制御信号をSDRAMに出力する。SDRAM制御器からの制御信号を入力されたSDRAMはアドレスデコーディングなどの一連の準備過程を経て所定のメモリバンクのメモリセルにアクセスする。これにより、データバスを通じてデータが入出力されるデータ伝送がなされる。すなわち、SDRAMにアクセスするためには、SDRAM制御器における準備過程が必要である。SDRAM制御器による準備過程が進行される間に、実際データの伝送が遅延されるという意味で待ち時間と称する。図６を参照すれば、待ち時間はマスタディバイスからコマンドの出力時点から、スレーブ制御器から制御信号の出力時点までを「スレーブ制御器待ち時間」とし、スレーブ制御器から制御信号の出力時点から、メモリディバイスからデータの出力時点までを「メモリディバイス待ち時間」として細分化して表示している。
【０００７】
一方、データの伝送が完了されると、SDRAM制御器はマスタディバイスに前記コマンドの実行完了を通知する。マスタディバイスはSDRAM制御器から実行完了を通知された後、新たなコマンドを出力する。新たなコマンドによるデータの伝送も前述したような準備過程のための待ち時間が経過した後になされる。
【０００８】
結局、SDRAMのように待ち時間を有するスレーブディバイスの場合、図６に示されたように、マスタディバイスからコマンドの出力時点から対応データの伝送が始まる前までデータバスにはアイドルクロックが発生される。したがって、データバスの使用効率及びシステム性能が低下される。
【０００９】
【発明が解決しようとする課題】
したがって、本発明の目的は、データバスのアイドルクロックを減少させてシステム全体の性能を向上させうるバスシステム及びそのコマンドの伝達方法を提供することである。
【００１０】
【課題を解決するための手段】
前記目的は本発明によって、マスタディバイスと、少なくとも二つのスレーブディバイスを具備したバスシステムのコマンドの伝達方法において、(a)  第１スレーブディバイスに第１コマンドを伝達する段階と、(b)  前記第１コマンドによるデータ伝送の完了時点から、第２スレーブディバイスの待ち時間以下だけ遡及された時点で前記第２スレーブディバイスに第２コマンドを伝達する段階とを含むことを特徴とするコマンドの伝達方法によって達成される。
【００１１】
前記(b)段階の前に、(b１)  前記第１スレーブディバイスが前記データ伝送の完了時点から前記待ち時間以下だけ遡及された時点で対応マスタディバイスへデータ伝送の完了を知らせる擬似(pseudo)実行完了を通知する段階と、(b２)  擬似実行完了が通知された後、前記第２スレーブディバイスに対する前記第２コマンドを受信する段階とをさらに含むことが望ましい。
【００１２】
前記スレーブディバイスは、メモリディバイスと、前記メモリディバイスを制御するスレーブ制御器とを具備し、前記(a)段階は、(a１)  第１スレーブ制御器に前記第１コマンドを伝達する段階を含み、前記(b)段階は、(b’)  前記第１コマンドによって第１メモリディバイスのデータ伝送の完了時点から前記待ち時間以下だけ遡及された時点で第２スレーブ制御器に第２コマンドを伝達する段階を含むことが望ましい。
【００１３】
前記(b')段階の前に、(b'１)  前記第１スレーブ制御器が前記データ伝送の完了時点から前記待ち時間以下だけ遡及された時点で対応マスタディバイスにデータ伝送の完了を知らせる擬似実行完了を通知する段階と、(b'２)  擬似実行完了を通知された前記対応マスタディバイスから前記第２スレーブディバイスに対する前記第２コマンドを受信する段階とをさらに含むことが望ましい。
【００１４】
前記メモリディバイスは、SDRAMであり、前記スレーブ制御器は、SDRAMコントローラであることが特に望ましい。
【００１５】
一方、前記目的は、マスタディバイスと、少なくとも２つのスレーブディバイスを具備し、前記スレーブディバイスのうち少なくとも１つは待ち時間を有するバスシステムのコマンドの伝達方法において、(e)  前記待ち時間のうち最長の待ち時間と、前記各スレーブディバイスの待ち時間との差値を備える段階と、(f)  前記マスタディバイスからの第１スレーブディバイスに対する第１コマンドを伝達される段階と、(g)  前記第１スレーブディバイスに対する対応差値に該当する時間が経過された後、前記第１コマンドを前記第１スレーブディバイスに伝達する段階とを含むことを特徴とするコマンドの伝達方法によっても達成される。
【００１６】
ここで、(h)  前記第１コマンドによるデータ伝送の完了時点から、第２スレーブディバイスの待ち時間以下だけ遡及された時点で前記第２スレーブディバイスに第２コマンドを伝達する段階をさらに含むことが望ましい。
【００１７】
一方、本発明の他の分野によれば、前記目的は、マスタディバイスと、少なくとも２つのスレーブディバイスを具備し、前記スレーブディバイスのうち少なくとも１つは待ち時間を有するバスシステムにおいて、前記マスタディバイスからの第１コマンドを第１スレーブディバイスに伝達し、前記第１スレーブディバイスの前記第１コマンドによるデータ伝送の完了時点から、前記第２スレーブディバイスの待ち時間以下だけ遡及された時点で第２スレーブディバイスに第２コマンドを伝達するための擬似遅延器を含むことを特徴とするバスシステムによっても達成される。
【００１８】
前記第１スレーブディバイスは、前記第１コマンドによるデータ伝送の完了時点から前記第２スレーブディバイスの待ち時間以下だけ遡及された時点で前記対応マスタディバイスに擬似実行完了を通知し、前記対応マスタディバイスは、前記擬似実行完了が受信されると前記第２コマンドを前記擬似遅延器に伝達することが望ましい。
【００１９】
前記スレーブディバイスは、前記待ち時間を有するメモリディバイスと、前記メモリディバイスを制御するスレーブ制御器とを具備し、前記擬似遅延器は、第１スレーブ制御器に前記第１コマンドを伝達し、前記第１コマンドによるデータ伝送の完了時点から前記待ち時間以下だけ遡及された時点で第２スレーブ制御器に前記第２コマンドを伝達することが望ましい。
【００２０】
前記第１スレーブ制御器は、前記第１コマンドによるデータ伝送の完了時点から前記待ち時間以下だけ遡及された時点で前記対応マスタディバイスに擬似実行完了を通知し、前記対応マスタディバイスは、前記擬似実行完了が受信されると前記擬似遅延器に前記第２コマンドを伝達することが望ましい。
【００２１】
前記メモリディバイスは、SDRAM(Synchronous Dynamic RAM)であり、前記スレーブ制御器は、SDRAMコントローラであることが望ましい。
【００２２】
また、前記目的は、マスタディバイスと、少なくとも２つのスレーブディバイスを具備し、前記スレーブディバイスのうち少なくとも１つは待ち時間を有するバスシステムにおいて、前記待ち時間のうち最長の待ち時間と、前記各スレーブディバイスの待ち時間との差の遅延クロック数を前記スレーブディバイスに対応して貯蔵させた貯蔵部を具備し、前記マスタディバイスからの第１スレーブディバイスに対する第１コマンドを伝達され、前記貯蔵部に貯蔵された対応遅延クロック数が経過した後、前記第１スレーブディバイスに伝達する擬似遅延器を含むことを特徴とするバスシステムによっても達成される。
【００２３】
前記スレーブディバイスは、前記待ち時間を有するメモリディバイスと、前記メモリディバイスを制御するスレーブ制御器とを具備し、第１スレーブ制御器は、前記第１コマンドによるデータ伝送の完了時点から前記待ち時間以下だけ遡及された時点で前記対応マスタディバイスに擬似実行完了を通知し、前記対応マスタディバイスは、前記擬似実行完了が受信されると前記擬似遅延器に前記第２コマンドを伝達することが望ましい。
【００２４】
【発明の実施の形態】
以下、添付した図面に基づいて本発明の望ましい実施形態を詳しく説明する。
【００２５】
図１は本発明の望ましい実施形態に係るバスシステムの概略図である。
図１を参照すれば、バスシステムは、少なくとも１つのマスタディバイス１１、１２、複数のスレーブディバイス２１、２２、２３、及び擬似遅延器３を含む。マスタディバイス１１、１２及びスレーブディバイス２１、２２、２３は、単純化のためにデータバス（図示せず）により連結されている。データバスはデータ伝送速度の相異なるメインデータバスとローカルデータバスとを含むことができる。また、マスタディバイス１１、１２とスレーブディバイス２１、２２、２３の間には仲裁器（図示せず）が連結されて所定の仲裁アルゴリズムによってバス使用を仲裁する。
【００２６】
マスタディバイス１１、１２は、一般的にプロセッサーまたはDMA(Direct Memory Access)制御器であり、スレーブディバイス２１、２２、２３は一般的にRAM、ROMなどのメモリ、入出力ディバイス、演算器、またはその他の周辺装置を示す。ただし、スレーブディバイス２１、２２、２３のうち少なくとも１つは待ち時間を有する。説明の便宜上、スレーブディバイス２１は待ち時間を有するメモリであり、スレーブディバイス２２は待ち時間を有する演算器であると前提する。ここで、マスタディバイス及びスレーブディバイスの数は必要に応じて多様に変更できる。
【００２７】
擬似遅延器３は、本発明の望ましい実施形態によって備えられたものであって、所定のマスタディバイス１１または１２からのコマンドを入力され、所定数の遅延クロックが経過された後、対応スレーブディバイス２１、２２、または２３に伝達する。
【００２８】
一方、スレーブディバイス２１、２２、２３は前記コマンドによるデータ伝送の完了時点から所定の待ち時間に該当するクロックだけ遡及された時点で前記コマンドを出力したマスタディバイス１１、１２にデータ伝送が完了したことを通知する擬似実行完了信号を伝送する。データ伝送の完了時点はコマンドに含まれたバースト長さから分かる。バースト長さはバースト伝送されるデータの長さを意味する。
【００２９】
図２はマスタディバイス１１、１２とスレーブディバイス２１のメモリとのコマンド伝達順序を説明するためのブロック図である。ただし、単純化のためにマスタディバイス１１のみを示す。
【００３０】
図２を参照すれば、スレーブディバイス２１はデータの貯蔵されるメモリディバイス２１２と、メモリディバイス２１２を制御するためのスレーブ制御器としてメモリ制御器２１１を具備する。擬似遅延器３はスレーブディバイス２１、２２、２３に対応するように遅延クロック数が貯蔵されている貯蔵部３１を具備する。遅延クロック数の決定方式は後述する。一方、貯蔵部３１はレジスターとして具現されうる。
【００３１】
擬似遅延器３は、マスタディバイス１１からスレーブディバイス２１に対するコマンドを入力され、貯蔵部３１に貯蔵された対応遅延クロック数に基づいてその遅延クロック数が経過した後にメモリ制御器２１１に前記コマンドを伝達する。
【００３２】
図３はマスタディバイス１１、１２とスレーブディバイス２２の演算器とのコマンド伝達順序を説明するためのブロック図である。ただし、単純化のためにマスタディバイス１１のみを示す。
【００３３】
図３を参照すれば、スレーブディバイス２２は演算を行う演算ディバイス２２２と、演算ディバイス２２２を制御するためのスレーブ制御器として演算制御器２２１を具備する。図２と同様に、擬似遅延器３は、マスタディバイス１１からスレーブディバイス２２に対するコマンドを入力され、貯蔵部３１に貯蔵された対応遅延クロック数に基づいてその遅延クロック数が経過した後に演算制御器２２１に前記コマンドを伝達する。
【００３４】
遅延クロック数は、スレーブディバイス２１、２２、または２３の待ち時間から決定される。例えば、バスシステムの総スレーブディバイスの数が３であり、待ち時間が各々５クロック、６クロック、４クロックであれば、遅延クロック数は順次に１クロック、０クロック、２クロックとなる。すなわち、遅延クロック数は最長の待ち時間との差(Difference)クロック数となる。このように、擬似遅延器３はあらゆるスレーブディバイス２１、２２、２３の待ち時間を６クロックに同一にする役割をする。
【００３５】
一方、バースト長さが４であれば、４つのデータが連続して伝送されることが分かるため、スレーブディバイス２１、２２、２３は４つのデータの伝送が完了される時点から６クロックだけ遡及された時点で対応マスタディバイス１１、１２に擬似実行完了を通知する。
【００３６】
前述したような構成によって本発明の望ましい実施形態に係るコマンドの伝達方法を概略的に説明すれば次の通りである。
【００３７】
図４はコマンドの伝達方法を説明するためのフローチャートである。
図４を参照すれば、擬似遅延器３はマスタディバイス１１、１２から所定のスレーブディバイス２１、２２、または２３に対するコマンドを受信する(４０１段階)。
【００３８】
次いで、受信されたコマンドに対するスレーブディバイス２１、２２、または２３に対応する遅延クロック数を貯蔵部３１から参照する(４０２段階)。
【００３９】
参照された遅延クロック数が経過した後、擬似遅延器３は前記コマンドを対応スレーブディバイス２１、２２、または２３に伝達する(４０３段階)。
【００４０】
最後に、コマンドを受信した前記スレーブディバイス２１、２２、または２３は前記コマンドに含まれたバースト長さからデータ伝送の完了時点を探し出して、完了時点から待ち時間に該当するクロックだけ遡及された時点で対応マスタディバイス１１、または１２にデータ伝送の擬似実行完了を通知する(４０４段階)。擬似実行完了が通知されると、マスタディバイス１１または１２は次のアクセスを開始しうる。一方、前記４０４段階における待ち時間は、スレーブディバイス２１、２２、２３の各待ち時間のうち最長の待ち時間を意味する。
【００４１】
図５は図４のコマンドの伝達方法を示すタイムブロック図である。
図５を参照すれば、まずスレーブディバイス２１にコマンドが伝えられ、次いでスレーブディバイス２２にコマンドが伝えられることが分かる。擬似遅延器３はスレーブディバイス２１のデータ伝送の完了時点から待ち時間(演算制御器待ち時間+演算ディバイス待ち時間)だけ遡及してコマンドの擬似実行完了を通知する。また、擬似遅延器３はコマンドをメモリ制御器２１１または演算制御器２２１に伝達するにおいて待ち時間が同一になるように必要な遅延クロック数だけ遅延して伝達する。これにより、"マスタ実行サイクル１"と"データ伝送１"を連結する直線の傾度(a)と"マスタ実行サイクル２"と"データ伝送２"を連結する直線の傾度(b)は同一になる。
【００４２】
すなわち、本発明によれば、スレーブディバイス２１のデータ伝送(データ伝送１)とスレーブディバイス２２のデータ伝送(データ伝送２)がアイドルクロック無しに連続して行われることを確認しうる。
【００４３】
一方、図５は２つのスレーブディバイスについて示しているが、スレーブディバイスの数が３つ以上の場合にも、同様にあらゆるスレーブディバイスが同じ待ち時間を有するものと見られるように、コマンドを遅延させて伝達して待ち時間だけ遡及して擬似実行完了を通知する方法による。外部から見えるスレーブディバイスの待ち時間は前記各スレーブディバイスが有する待ち時間のうち最長の待ち時間として統一される。待ち時間を統一させることによってマスタディバイスのコマンド出力時点とデータバスにおけるデータ伝送時点とを連結する直線の傾度を同一にすることによって、データバスからの連続的なデータ伝送が可能になるので全体的なシステム効率が向上されうる。
【００４４】
一方、前述した実施形態とは異なって、擬似遅延器はスレーブディバイス２１、２２、２３ごとに各々備えられる。このような場合にも、擬似遅延器は前述した実施形態と同様にマスタディバイス１１、１２からコマンドを受信して遅延クロック数だけ遅延出力し、データ伝送の完了時点から所定の遅延クロック数だけ遡及された時点で対応マスタディバイス１１または１２にデータ伝送完了を通知する同一な機能を行う。ただし、擬似遅延器は対応スレーブディバイス２１、２２、２３の遅延クロック数だけを貯蔵し、参照すれば良い。
【００４５】
【発明の効果】
前述したように本発明によれば、データ伝送に必要な準備開始時点を操り上げられてデータバスのアイドルクロックを減少させうる。特に、パイプライン伝送を支援しないメモリの場合にもパイプライン伝送と類似したデータ伝送が可能になる。これは、擬似実行完了を通知することによって実際にデータ伝送が完了されていない時点で他のスレーブディバイスに対するコマンドを実行可能になるからである。
【００４６】
また、本発明によれば、スレーブディバイスの待ち時間を同一にすることによって、待ち時間の差によって発生するデータバスのアイドルクロックを減少させ、データバスにおけるデータの衝突を防止しうる。特に、スレーブディバイスがパイプライン伝送を支援し、バースト伝送の頻繁なSDRAMのようなメモリの場合、データバスのアイドルクロック数が著しく減少されてバスシステムの効率が高まる。
【図面の簡単な説明】
【図１】  本発明の望ましい実施形態に係るバスシステムの概略図である。
【図２】  マスタディバイスとスレーブディバイスのメモリとのコマンド伝達順序を説明するためのブロック図である。
【図３】  マスタディバイスとスレーブディバイスの演算器とのコマンド伝達順序を説明するためのブロック図である。
【図４】  本発明の望ましい実施形態に係るコマンドの伝達方法を説明するためのフローチャートである。
【図５】  図４のコマンドの伝達方法を示すタイムブロック図である。
【図６】  従来のスレーブディバイスへのコマンドの伝達過程を説明するためのタイムブロック図である。
【符号の説明】
３  擬似遅延器
１１、１２  マスタディバイス
２１、２２、２３  スレーブディバイス
３１  貯蔵部
２１１  メモリ制御器
２１２  メモリディバイス
２２１  演算制御器
２２２  演算ディバイス
【図１】
0004112813.tif 000002
【図２】
0004112813.tif 000003
【図３】
0004112813.tif 000004
【図４】
0004112813.tif 000005
【図５】
0004112813.tif 000006
【図６】
0004112813.tif 000007