(57)【特許請求の範囲】
【請求項１】
第１導電型の低抵抗層（１）と、この低抵抗層上に形成された第１導電型で該低抵抗層よりも高抵抗の第１の半導体層（２）と、この第１の半導体層上に形成された第２導電型の第２の半導体層（３）とを有し、前記第２の半導体層の表面を主表面とする半導体基板（１００）と、
前記第２の半導体層内に形成されると共に、前記主表面で接合部が終端するように形成された第１導電型の半導体領域（４）と、
前記主表面から前記半導体領域及び前記第２の半導体層を貫通し、セル部を構成する第１の溝（７）と、
前記第１の溝を囲むように形成され、前記第２の半導体層を貫通してメサ型構造を構成する第２の溝（５）と、
前記第１の半導体層と前記第２の半導体層の境界部分と前記第２の溝（５）の側面との間に配置されるように、前記第２の溝（５）の側面に形成され、かつ、前記第１の半導体層よりも高抵抗とされた第１導電型材料からなる電界緩和層（６）と、
前記電界緩和層の表面及び前記第１の溝（７）を含んで前記主表面の上に形成された絶縁膜（９）と、
前記第１の溝内における前記絶縁膜の内側に形成されたゲート電極（１０）と、
前記半導体領域に電気的に接触する第１の電極（１２）と、
前記半導体基板の裏面側に電気的に接触する第２の電極（１３）とを備え、
ブレークダウン時に、前記電界緩和層と前記第１半導体層（２）と前記第２半導体層とが交わる領域近傍でアバランシェブレークダウンを起こさせることにより、前記電界緩和層によって前記絶縁膜における電界集中を緩和するようになっていることを特徴とする半導体装置。
【請求項２】
前記電界緩和層の表面に形成された前記絶縁膜の表面に、前記第１の電極と接続された電極層（４０）を備え、前記電極層によって前記電界緩和層を所定のしきい値電圧よりも低い電圧にしていることを特徴とする請求項２に記載の半導体装置。
【請求項３】
請求項１または２に示す半導体装置において、前記低抵抗層、前記第１の半導体層、前記第２の半導体層及び前記電界緩和層は炭化珪素にて構成されていることを特徴とする炭化珪素半導体装置。
【請求項４】
第１導電型の低抵抗層（１）と、この低抵抗層上に形成された第１導電型で該低抵抗層よりも高抵抗の第１の半導体層（２）と、この第１の半導体層上に形成された第２導電型の第２の半導体層（３）とを有し、前記第２の半導体層の表面を主表面とする半導体基板（１００）を形成する工程と、
前記第２の半導体層内に、接合部が前記主表面で終端する第１導電型の半導体領域（４）を形成する工程と、
前記主表面から前記第２の半導体層を貫通するメサ型構造を構成するメサ型構造形成用溝（５）を形成する工程と、
前記メサ型構造形成用溝の少なくとも側面に前記第１の半導体層よりも高抵抗とされた第１導電型材料の電界緩和層（６）を形成する工程と、
前記電界緩和層を形成した後に、前記主表面から前記半導体領域及び前記第２の半導体層を貫通するセル部を構成するセル形成用溝（７）を形成する工程と、
前記メサ型構造形成用溝及び前記セル部形成用溝を含んで前記第２の半導体層の表面に絶縁膜（９）を形成する工程と、
前記セル部形成用溝内における前記絶縁膜の内側にゲート電極（１０）を形成する工程と、
前記半導体領域に電気的に接触する第１の電極（１１）を形成する工程と、
前記半導体基板の裏面側に電気的に接触する第２の電極（１３）を形成する工程とを備え、
前記電界緩和層（６）を形成する工程では、ブレークダウン時に、当該電界緩和層と前記第１半導体層（２）と前記第２半導体層とが交わる領域近傍でアバランシェブレークダウンを起こさせることにより前記絶縁膜における電界集中を緩和する半導体層にて前記電界緩和層（６）を構成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、絶縁ゲート型電界効果トランジスタ（以下、パワーＭＯＳＦＥＴという）等、とりわけ縦型パワーＭＯＳＦＥＴに適用して好適である。
【０００２】
【従来の技術】
半導体装置のチップ外周領域（ユニットセルの外周領域）に適用される構造として、フィールドプレート構造やガードリング構造がある。これらの構造の一例としてフィールドプレート構造を適用した蓄積チャネル型のプレーナ型ＭＯＳＦＥＴを図２７に示す。
【０００３】
図２７に示されるように、プレーナ型ＭＯＳＦＥＴ５００が形成されたセル領域の外周部領域には、ｎ+ 型半導体基板５０１上に形成されたｎ- 型半導体層５０２の表層部においてセル領域の外側に向かって延設されたｐ型層領域５０７が備えられている。このｐ型層領域５０７は、ｎ- 型半導体層５０２とＰＮ接合を形成することによってブレークダウンを防止する役割を果たす。
【０００４】
さらに、外周部領域には、絶縁膜５１８に形成されたコンタクトホールを介してｐ型層５０７と接触しており、セル領域の外側に向かって延設された電極５２２が備えられている。
この電極５２２がフィールドプレートであり、セル領域の外側に向かって延設された電極５２２が等電位となり空乏層をセル領域の外周に延びるようにすることで耐圧の向上が図れるようになっている。
【０００５】
また、一般に、半導体装置の耐圧はｐｎ接合の終端する領域の形状等で決まるため、高耐圧の半導体装置を得るために、この領域における電界を偏りなく弱くするターミネーション技術がある。このターミネーション技術の１つとして特開平４−２３９７７８号公報に示すようなメサ型構造が提案されている。
メサ型構造を有する半導体装置として、ｎチャネル型の縦型パワーＭＯＳＦＥＴを図２８に示し、この図に基づきメサ型構造について説明する。
【０００６】
この縦型パワーＭＯＳＦＥＴの半導体基板１２０には、ｎ+ 型炭化珪素半導体基板１０１上にｎ- 型炭化珪素半導体層１０２とｐ型炭化珪素導体層１０３とを積層形成したものが用いられており、この基板に溝１０７を形成して、酸化膜１０９、ゲート電極１１０を形成すると共に、溝１０７の周囲にソース領域１０４を形成してセル領域とする。そして、セル領域の周囲を囲むような溝１０５を形成する。例えば、溝１０５の側面がテーパ形状になるようにする。このようにセル領域の周囲におけるｎ- 型炭化珪素半導体層１０２とｐ型炭化珪素導体層１０３からなるｐｎ接合を溝１０５の側面で終端させたものがメサ型構造である。
【０００７】
このようなメサ型構造を採用することによって半導体装置を高耐圧にすることが図られている。
なお、図２９に示すように、メサ型構造は溝１０５の側面がテーパ形状のものでなく、基板表面に対して略垂直となるようにする場合もある。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記構造には、以下に示す問題があることが判った。
まず、図２７に示したフィールドプレート構造においては、半導体材料として炭化珪素を用いた場合、シリコンを用いた場合に比して、アバランシェブレークダウンが起きる臨界電界強度が１桁大きく、ｎ型ドレイン層の不純物濃度を１桁高く設定できることから、ドレイン層（ｎ+ 型半導体層５０１）の抵抗値を下げることができ、低オン抵抗化を図ることができるをいう利点を有している。しかしながら、その反面、そのように不純物濃度を高く設定すると、セル領域の外側への空乏層の延びが抑えられ絶縁膜５０９の界面で電界集中が生じるため、一旦この界面でアバランシェブレークダウンが発生すると高エネルギーを持ったホットキャリアが絶縁膜５０９に注入され絶縁破壊されてしまうという問題が発生する。この問題はガードリング構造を採用した場合においても同様に発生する。
【０００９】
一方、図２８に示したメサ型構造においては、メサ型構造を構成する溝１０５の側面の部分、具体的にはｎ- 型炭化珪素半導体層１０２及びｐ型炭化珪素半導体層１０３の界面と酸化膜１０９との接続部で電界集中が生じ、この電界集中部分における酸化膜１０９が絶縁破壊されるという問題がある。
さらに、メサ型構造の場合、特に図２９に示されるように溝１０５の側面が基板表面に対して略垂直になるようにする場合には、図中の等電位線で示されるように溝１０５の角の部分においても電界集中が発生しやすく、この部分における絶縁膜１０９が絶縁破壊されるという問題もある。
【００１０】
本発明は上記問題に鑑みたもので、炭化珪素半導体装置において、電界集中によって発生する絶縁膜の絶縁破壊を防止することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、以下の技術的手段を採用する。請求項１に記載の発明においては、第１導電型の低抵抗層（１）と、この低抵抗層上に形成された第１導電型で低抵抗層よりも高抵抗の第１の半導体層（２）と、この第１の半導体層上に形成された第２導電型の第２の半導体層（３）とを有し、第２の半導体層の表面を主表面とする半導体基板（１００）を用いて、セル領域を構成する第１の溝（７）と、メサ型構造を構成する第２の溝（５）とを形成し、第２の溝の側面における絶縁膜（９）と第２の半導体層及び前記第１の半導体層の間に、第１の半導体層よりも高抵抗とされ、絶縁膜における電界集中を緩和する第１導電型材料からなる電界緩和層（６）を形成し、ブレークダウン時に、前記電界緩和層と前記第１半導体層（２）と前記第２半導体層とが交わる領域近傍でアバランシェブレークダウンを起こさせることにより、電界緩和層によって絶縁膜における電界集中を緩和することを特徴としている。
【００１２】
このように、セル領域が溝型となっているものにおいても、第２の溝の側面における絶縁膜と第２の半導体層及び前記第１の半導体層の間に第１導電型材料からなる電界緩和層を形成することによって、メサ型構造を構成する第２の溝の部分、すなわち第１の半導体層及び第２の半導体層の界面と絶縁膜の接続部における電界集中を緩和することができ、絶縁膜の絶縁破壊を防止することができる。
また、電界緩和層を第１の半導体層よりも高抵抗な第１導電型材料で形成することによって、この電界緩和層によって空乏層の伸びを大きくし、第１の半導体層および第２の半導体層の界面と絶縁膜の接続部における電界集中を緩和することができる。
【００１４】
また、請求項２に記載の発明においては、電界緩和層の表面に形成された絶縁膜の表面に、第１の電極と接続された電極層（４０）を備え、この電極層によって電界緩和層をしきい値電圧よりも低い電圧にしていることを特徴としている。
【００１５】
このように、電界緩和層の電圧をしきい値電圧よりも低くすることによって、電界緩和層を常に空乏化させることができるため、第１の半導体層及び第２の半導体層の界面と絶縁膜の接続部で電界集中が発生しないようにすることができる。
【００１８】
なお、請求項３に示すように、１または２に記載の発明は、低抵抗層、第１の半導体層、第２の半導体層及び電界緩和層を炭化珪素にて構成した炭化珪素半導体装置に適用すると好適である。
【００２３】
請求項４に記載の発明においては、メサ型構造形成用溝（５）を形成したのち、メサ型構造形成用溝の少なくとも側面に第１の半導体層よりも高抵抗とされた第１導電型材料からなる電界緩和層（６）を形成し、その後にセル領域形成用溝（７）を形成することを特徴としている。
このように、セル領域形成用溝の形成を電界緩和層を形成した後にしているため、セル領域形成用溝の中に電界緩和層が形成されない。このため、セル領域形成用溝内に他の半導体層を形成する等の選択が自由にでき、半導体装置におけるパラメータに変化をつけることができる。
【００４５】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
（第１実施形態）
図１に本発明の一実施形態にかかるｎチャネルタイプの縦型パワーＭＯＳＦＥＴの断面図を示す。以下、図１に基づいて縦型パワーＭＯＳＦＥＴの構造について説明する。
【００４６】
六方晶の炭化珪素からなる低抵抗半導体層としてのｎ+ 型炭化珪素半導体基板１に、高抵抗半導体層としてのｎ- 型炭化珪素半導体層２とｐ型炭化珪素半導体層３が順次積層されており、これらｎ+ 型炭化珪素半導体基板１、ｎ- 型炭化珪素半導体層２及び第１のｐ型炭化珪素半導体層３から単結晶炭化珪素よりなる半導体基板１００が構成されている。そして、この半導体基板１００の上面を略（０００１−）カーボン面としている。
【００４７】
ｐ型炭化珪素半導体層３内の表層部における所定領域には、半導体領域としてのｎ+ 型ソース領域４が形成されている。また、ｎ+ 型ソース領域４の所定領域に溝７が形成されている。この溝７は、ｎ+ 型ソース領域４とｐ型炭化珪素半導体層３を貫通しており、ｎ- 型炭化珪素半導体層２に達している。
そして、ｐ型炭化珪素半導体層３の所定領域に溝５が形成されており、この溝５は、溝７と同一若しくは深く形成されている。この溝５は、セル領域となる溝７を中心として円形で囲むように形成されており、この溝５によってメサ型構造が構成されている。
【００４８】
また、溝５の溝側面には、炭化珪素半導体よりなる電界緩和層としてのｎ- 型の高抵抗層６が形成されている。この高抵抗層６は、ｎ- 型炭化珪素半導体層２より高抵抗で、不純物濃度に換算すると１桁程度低濃度に形成している。
さらに、溝７、溝５を含む基板上に、ゲート絶縁膜としての熱酸化膜９が形成されている。そして、溝５内のチャネル形成部には、ポリシリコンからなるベース電極１０が形成されており、このゲート電極１０を含む半導体基板１００上に絶縁膜１１が形成されている。
【００４９】
また、熱酸化膜９上にはソース電極１２が形成されており、熱酸化膜９及び絶縁膜１０に形成されたコンタクトホールを通じてソース電極１２はｎ+ 型ソース領域４やｐ型炭化珪素半導体層３と電気的に導通している。
なお、溝５の底面を成すｎ- 型炭化珪素半導体層２の表層部には、セル領域を囲むように高濃度なｎ+ 型炭化珪素半導体層１５が形成されている。このｎ+ 型炭化珪素半導体層１５は、熱酸化膜９及び絶縁膜１０に形成されたコンタクトホールを介して電気配線１６と電気的に導通しており、縦型パワーＭＯＳＦＥＴを使用するときには、電気配線１６によってセル周囲を同電位に保持して、ｐ型炭化珪素半導体層３とｎ- 型炭化珪素半導体層２によるｐｎ接合における空乏層の伸び具合を均一にしている。
【００５０】
このように、縦型パワーＭＯＳＦＥＴは、最外周の溝側面にｎ- 型の高抵抗層６を備えた構成となっている。そして、このｎ- 型の高抵抗層６が、ｎ- 型炭化珪素半導体層２及びｐ型炭化珪素半導体層３の界面近傍における熱酸化膜９、すなわちメサ構造をなす部分における熱酸化膜９における絶縁破壊を防止する役割を果たす。
【００５１】
また、このように構成された縦型パワーＭＯＳＦＥＴにおけるゲート電極１０に所定の駆動電圧を印加すると、ｎ- 型炭化珪素半導体層２とｎ+ 型ソース領域４の間におけるｐ型炭化珪素半導体層３がチャネル領域となって電流を流す。
なお、縦型パワーＭＯＳＦＥＴにおけるゲート、ソース、ドレインの各電位をそれぞれＶＧ、ＶＳ、ＶＤで表してある。
【００５２】
図２に図１に示した縦型パワーＭＯＳＦＥＴの使用時におけるｎ- 型炭化珪素半導体層２中の電界分布曲線を点線で示す。
この図に示すように、ｎ- 型炭化珪素半導体層２における電界は、メサ型構造によって平面的に広がった分布を示す。そして、高抵抗層６の近傍で電界が集中している。そして、高抵抗層６を通じて電界分布曲線が終端している。
【００５３】
このとき、高抵抗層６部分で電界集中しているため、熱酸化膜９にも電界集中が見られるが、仮に高抵抗層６でブレークダウンした場合においても、そのブレークダウンは高抵抗層６とｐ型炭化珪素半導体層３とｎ- 型炭化珪素半導体層２の交わる領域近傍でのアバランシェブレークダウンとなり、熱酸化膜９とｎ- 型炭化珪素半導体層２とｐ型炭化珪素半導体層３との界面におけるブレークダウンではないため、ブレークダウンによって熱酸化膜９の絶縁破壊が抑制される。このように、熱酸化膜９の絶縁破壊を防止することができるため、縦型パワーＭＯＳＦＥＴにおける耐圧を向上させることができる。
【００５４】
次に、溝ゲート型パワーＭＯＳＦＥＴの製造工程を図３〜図５に基づいて説明する。
〔図３（ａ）に示す工程〕
まず、主表面が（０００１−）カーボン面である低抵抗のｎ+ 型炭化珪素半導体基板１を用意し、その表面にｎ- 型炭化珪素半導体層２をエピタキシャル成長し、さらに、ｎ- 型炭化珪素半導体層２上にｐ型炭化珪素半導体層３をエピタキシャル成長する。これにより、ｎ+ 型炭化珪素半導体基板１とｎ- 型炭化珪素半導体層２とｐ型炭化珪素半導体層３からなるダブルエピの半導体基板１００が形成される。
【００５５】
そして、ｐ型炭化珪素半導体層３に対してマスク材を用いて、例えば窒素等のイオン注入を行い、ｐ型炭化珪素半導体層３の表層部の所定領域にｎ+ 型ソース領域４を形成する。
〔図３（ｂ）に示す工程〕
ドライエッチングを行い、ｐ型炭化珪素半導体層３を貫通してｎ- 型炭化珪素半導体層２に達する溝５を形成する。このとき、セル領域となるｎ+ 型ソース領域４を中心とした略円形状を成すように、溝５を形成する。
【００５６】
〔図３（ｃ）に示す工程〕
エピタキシャル成長させて、そのエピタキシャル成長層を熱酸化することにより溝５の側面にｎ- 型炭化珪素半導体からなる高抵抗層６を形成する。但し、この高抵抗層６は、ｎ- 型炭化珪素半導体層２よりも低濃度、すなわちｎ- 型炭化珪素半導体層２よりも高抵抗で形成する。このエピタキシャル成長及び熱酸化において、ｎ- 型炭化珪素半導体層２とｐ型炭化珪素半導体層３が六方晶の結晶構造を有することから、これらのエピタキシャル成長の異方性或いは酸化の異方性によってｎ- 型炭化珪素半導体層６は均一に制御よく形成される（特開平７−３２６７５５号公報、特開平９−７４１９３号公報、特願平８−９６２５参照）。
【００５７】
〔図４（ａ）に示す工程〕
ｎ+ 型ソース領域４の中央部に、ｎ+ 型ソース領域４及びｐ型炭化珪素半導体３を貫通する溝７を形成する。このとき、溝７の深さは、溝５と同一深さ若しくは浅くしておく。
また、この溝７を形成する工程をｎ- 型炭化珪素半導体層６を形成した工程の後に行っているため、溝７の中に炭化珪素半導体層が形成されない。このため、溝７内に、半導体層を形成したい場合には、溝７内にｎ- 型炭化珪素半導体層６とは異なる導電型の半導体層や同じ導電型で濃度が異なる半導体層、若しくは厚さの異なる半導体層を別個に形成することができる。これにより、縦型パワーＭＯＳＦＥＴにおけるパラメータに変化をつけることができる。
【００５８】
〔図４（ｂ）に示す工程〕
マスク材を用いて溝５が形成された部分におけるｎ- 型炭化珪素半導体層２に、例えば窒素をイオン注入して、溝５の底部にセル領域を一周するｎ+ 型炭化珪素半導体層８を形成する。
〔図４（ｃ）に示す工程〕
熱酸化により溝５及び溝７を含む半導体基板１００の表面に熱酸化膜９を形成する。このとき、ウェット雰囲気により熱酸化を行う。そして、ダブルエピ基板を１０００℃まで上昇し、溝側面に例えば１００ｎｍ、溝底面には例えば５００ｎｍの熱酸化膜９を形成する。
【００５９】
〔図５（ａ）に示す工程〕
半導体基板１００上にポリシリコン層を積層形成し、フォト・エッチングによって溝７内の熱酸化膜９の表面にゲート電極層１０を形成する。
〔図５（ｂ）に示す工程〕
ゲート電極層１０上面に気相成長法（例えば化学蒸着法）等により絶縁膜１を形成する。そして、フォト・エッチングによって所定領域に選択的にコンタクトホールを形成する。
【００６０】
〔図５（ｃ）に示す工程〕
絶縁膜１１上を含むソース領域４とｐ型炭化珪素半導体層３の表面に、例えばＮｉからなるソース電極１２を形成する。そして、ｎ+ 型炭化珪素半導体基板１の裏側に、例えばＮｉからなるドレイン電極１３を形成すると、図１に示す構成を有する縦型パワーＭＯＳＦＥＴが完成する。
【００６１】
（第２実施形態）
次に本発明を適用した第２実施形態について、図６に基づき説明する。上述した第１実施形態では、溝５の側面にｎ-型炭化珪素半導体層６を電界緩和層として形成したが、本実施形態ではｎ-型炭化珪素半導体層６に変えて、ｐ型炭化珪素半導体層３０を溝５の側面に電界緩和層として形成する。
【００６２】
図７に、図６における縦型パワーＭＯＳＦＥＴを使用したときの電界分布を示す。この図に示すように、ｐ型炭化珪素半導体層３０とｎ- 型炭化珪素半導体層２におけるｐｎ接合によって発生する空乏層によって電界が変化し、電界分布曲線は溝５の底面方向に延びたような状態で示される。
このように、メサ型構造を構成する溝５の側面に、ｐ型炭化珪素半導体層３０を形成することによって、溝５の側面の電界集中を防止することができる。これにより、前記電界集中によって発生する熱酸化膜９の絶縁破壊を防止することができる。
【００６３】
なお、上述した第１実施形態におけるｎ-型炭化珪素半導体層６を形成する工程の際に、炭化珪素半導体層をエピタキシャル成長させるのに代えて、例えばアルミニウムをイオン注入することによってｐ型炭化珪素半導体層３０を形成することができ、本実施形態における縦型パワーＭＯＳＦＥＴを製造することができる。さらに、アルミ合金をデポジションすることによってｐ型炭化珪素半導体層３０と同様の効果を得ることができる金属層を形成することができる。これらの場合、エピタキシャル成長法を用いなくても溝５の側面に電界緩和層を形成することができる。
【００６４】
（第３実施形態）
次に本発明にかかわる第３実施形態について、図８に基づき説明する。上述した第１実施形態では、溝５の側面にｎ-型炭化珪素半導体層６を電界緩和層として形成したのみであるが、本実施形態では縦型パワーＭＯＳＦＥＴを使用するときにｎ-型炭化珪素半導体層６を常に空乏化させるべく、溝５の側面のうち、前記熱酸化膜９を挟んでｎ-型炭化珪素半導体層６の反対側に電極層４０を設けている。
【００６５】
この電極層４０は絶縁膜１１に形成されたコンタクトホールを介してｎ+ 型ソース領域１２と電気的に導通している。そして、縦型パワーＭＯＳＦＥＴを使用するときには、電極層４０をソース電極１２と同電位にクランプすることによってｎ- 型炭化珪素半導体層６内の電子を排除し、これによりｎ- 型炭化珪素半導体層６を常に空乏化させている。そして、このようにｎ- 型炭化珪素半導体層６を空乏化させることによって、溝５の側面における電界集中を防止できるため、溝５の側面における熱酸化膜９の絶縁破壊を防止することができる。
【００６６】
これにより、第１実施形態に比して熱酸化膜９の絶縁破壊をよりいっそう防止することができる。
なお、本実施形態においては、電極層４０とソース電極１２とを電気的に導通させているが、これはｎ- 型炭化珪素半導体層６の電圧をしきい電圧よりも低い電圧にするためであり、この条件を満たすようにすればソース電極１２以外によって電極層４０の電位を設定しても良い。
【００６７】
また、この電極層４０を図５（ａ）に示すゲート電極層１０を形成する工程において同時に形成しており、さらに図５（ｃ）に示す絶縁膜１にコンタクトホールを形成する際に電極層４０とソース電極１２とを連通するコンタクトホールを同時に形成することによって、本実施形態における縦型パワーＭＯＳＦＥＴを製造することができる。
【００６８】
（第４実施形態）
次に、本発明にかかわる第３実施形態について図９に基づいて説明する。
上述した第２実施形態では、溝５の側面にｐ型炭化珪素半導体層３０を形成したが、本実施形態においては、溝５の側面及び底面の略全体に電界緩和層としてｐ型ドーパントを含む電極層５０を形成する。
【００６９】
図１０に、図９における縦型パワーＭＯＳＦＥＴを使用したときの電界分布を示す。この図に示すように、電界は、メサ型構造を構成する溝５の側面部ではなく、溝５の底面部で終端していることが分かる。つまり、電極層５０を形成することにより溝５の側面での電界集中を溝５の底面側へ移動させ、さらに電極層５０とｎ- 型炭化珪素半導体層２におけるｐｎ接合で発生する空乏層によって、ｎ- 型炭化珪素半導体層２中でアバランシェブレークダウンを生じるようにしている。
【００７０】
このように、メサ型構造を構成する溝５の側面に加えて、溝５の底面にも全体的に電極層５０を形成することによって、溝５の側面及び底面に電界集中が生じないため、電界集中によって発生する熱酸化膜９の絶縁破壊を防止することができると共に、高耐圧で、アバランシェ耐圧の大きな縦型パワーＭＯＳＦＥＴにすることができる。
【００７１】
なお、本実施形態においては、電極層５０をｐ型ドーパントを含む電極層で形成したが、電極層５０を炭化珪素層によって形成してもよい。この場合、炭化珪素層からなる電極層５０の部分が常に空乏化した状態となっているため、ｐ型ドーパントを含む電極層５０の場合と同様の効果を得ることができる。
また、電極層５０として、Ａｌ−Ｔｉ等の金属を適用した場合においても、上記と同様の効果を得ることができる。なお、このＡｌ−Ｔｉ等の金属を適用した場合には、アルミニウムをイオン注入することによって電界緩和層を形成することができる。このため、炭化珪素層のようにエピタキシャル成長によらないでイオン注入によって電界緩和層を形成することができるため、電界緩和層を形成するための工程を簡略化できる。
【００７２】
（第５実施形態）
次に、本発明にかかわる第５実施形態について図１１に基づいて説明する。
上述した第１実施形態においては、メサ型構造を構成する溝５の側面とキャリア形成領域とがｐ型炭化珪素半導体層３によってつながっていたが、本実施形態では、溝５の側面とセル領域の間に溝７０を形成することによって溝５の側面とキャリア形成領域とを電気的に分断（絶縁分離）する。
【００７３】
すなわち、ｐ型炭化珪素半導体層３とｎ- 型炭化珪素半導体層２によって形成されるｐｎ接合のうち、溝７０と溝５の間におけるｐｎ接合（以下、側面側ｐｎ接合という）と、溝７０と溝７との間におけるｐｎ接合（以下、セル側ｐｎ接合という）とを電気的に分断している。この溝７０は、溝７と同じ若しくは浅く形成されており、溝７０に形成された熱酸化膜９における電界集中が少さくなるようにしてある。
【００７４】
図１２に、図１１における縦型パワーＭＯＳＦＥＴを使用したときの電界分布を示す。溝５の側面側とセル領域側とを電気的に分断すれば、チャネル領域と装置に耐圧を持たせる領域とを分離できるため、図１２に示すような電界分布になる。そして、高電圧がドレイン電極１３に印加された時に、アバランシェブレークダウン電流が側面側ｐｎ接合に流れるため、セル側ｐｎ接合における素子破壊が発生しにくい。これにより、セル領域にアバランシェブレークダウン電流が流れることによってセル領域が損傷することを防ぐことができるため、縦型パワーＭＯＳＦＥＴの寿命性を向上させることができる。
【００７５】
（第６実施形態）
次に、本発明を適用した第６実施形態について図１３に基づいて説明する。
上述した第１実施形態においては、メサ型構造を構成する溝５の側面にｎ- 型炭化珪素半導体層６を形成し、これにより溝５の側面における電界集中を防止して熱酸化膜９の絶縁破壊を防止しているが、本実施形態においては、溝５の底に位置するｎ- 型炭化珪素半導体層２の表層部にｐ型炭化珪素半導体層８０を形成して、熱酸化膜９が絶縁破壊を起こす前にｐ型炭化珪素半導体層８０でブレークダウンさせることによって熱酸化膜９の絶縁破壊を防止する。
【００７６】
具体的に説明すると、本実施形態における縦型パワーＭＯＳＦＥＴは、上記したｐ型炭化珪素半導体層８０を備えている。そして、ｎ+ 型ソース領域１２を溝５の内部まで延設し、絶縁膜１１及び熱酸化膜９に形成されたコンタクトホールを介してｎ+ 型ソース領域１２とｐ型炭化珪素半導体層８０とを電気的に導通させている。すなわち、ｐ型炭化珪素半導体層８０とｎ+ 型ソース領域１２とを同電位にしている。
【００７７】
ｎ- 型炭化珪素半導体層２の厚さにおいて、溝５が形成されている部分の厚さＬ１と、溝５が形成されていない部分の厚さＬ２とでは厚さＬ２の方が厚い。これは、ｎ- 型炭化珪素半導体層２における耐圧が厚さＬ１の部分よりも厚さＬ２の部分の方が大きいことを示している。
従って、ｐ型炭化珪素半導体層８０とｎ- 型炭化珪素半導体層２によるｐｎ接合（以下、補助接合という）と、ｐ型炭化珪素半導体層３とｎ- 型炭化珪素半導体層２によるｐｎ接合（以下、主接合という）を比較すると、補助接合の方が主接合よりも低い電圧でアバランシェブレークダウンする。
【００７８】
このように、セル領域と分離された外側の領域でブレークダウンするため、メサ形構造を構成する溝５の側面における熱酸化膜９の絶縁破壊を防止することができる。また、アバランシェブレークダウンを生じた部分は、熱酸化膜９の絶縁破壊と異なり、半導体におけるブレークダウンであるため、ブレークダウン後においても縦型パワーＭＯＳＦＥＴが故障するわけではない。このため、永久故障の生じにくい縦型パワーＭＯＳＦＥＴにすることができる。
【００７９】
（第７実施形態）
次に、本発明を適用した第７実施形態について図１４に基づいて説明する。
本実施形態では、セル領域の周縁に形成された溝５の角部における熱酸化膜３０９の絶縁破壊を防止できる構造について説明する。
図１４に示すように、溝ゲート型の縦型パワーＭＯＳＦＥＴに形成された溝５の底面のうち最もセル領域に近い側（溝の角部側）には、ｐ型層領域２０１が形成されている。このｐ型層領域２０１は、ガードリングとして機能するため、図１４の等電位線（点線部）に示されるように、空乏層をｐ型層領域２０１の周囲まで拡げることができる。
【００８０】
具体的に、図１４のＡ−Ａ断面部での電界強度分布と、図２８のＢ−Ｂ断面部での電界強度を調べたところ、それぞれ図１５（ａ）、（ｂ）に示される結果が得られた。これらの図からも明らかなように、溝５の角部における電界強度分布は、ｐ型層領域２０１を形成した場合の方が形成していない従来のものよりも最大電界強度が下がっており、電界集中が緩和されていることが判る。
【００８１】
このため、溝５の角部の電界集中が緩和され、この部分における熱酸化膜９が絶縁破壊されないようにできる。これにより、半導体装置の耐圧向上を図ることができる。
なお、本実施形態では溝５の角部の底面部分にのみｐ型層領域２０１を形成しているが、角部を全体的に覆うように形成すればより電界集中を緩和することができる。
【００８２】
また、本実施形態では、溝５の角部に電界集中が特に発生し易くなる溝５の側面が基板表面に略垂直な場合を示しているが、溝５の側面がテーパ形状を成すような場合にも適用できる。
次に、図１４に示す縦型パワーＭＯＳＦＥＴの製造方法について、図１６（ａ）〜（ｃ）に示す製造工程図に基づいて説明する。なお、第１実施形態に示す縦型パワーＭＯＳＦＥＴの製造方法と異なる部分についてのみ説明し、共通する部分については省略する。なお、本図では溝５の角部に電界集中が発生し易い溝５の側面が基板表面に対して略垂直の場合を示して説明する。
【００８３】
まず、図３（ａ）に示す工程を経たのち、図１６（ａ）に示すように、ドライエッチングを行い、ｐ型炭化珪素半導体層３を貫通してｎ+ 型ソース領域２に達する溝５を形成する。
次に、図１６（ｂ）に示すように、フォト工程を経て、溝５の角部以外の領域をマスク材２００で覆ったのち、ｐ型不純物をイオン注入してｐ型層領域を形成する。
【００８４】
その後、図１６（ｃ）に示すように、エピタキシャル成長させて、そのエピタキシャル成長層を酸化することにより溝５の側面にｎ- 型炭化珪素半導体からなる高抵抗層６を形成する。この後、図４〜図５に示す工程を経て本実施形態における縦型パワーＭＯＳＦＥＴが完成する。
（第８実施形態）
次に、本発明を適用した第８実施形態について説明する。本実施形態では、セル領域の外周部領域にフィールドプレート構造を採用したときにおいて耐圧が向上できるようになっている。図１７に、本実施形態における炭化珪素半導体装置を示す。
【００８５】
図１７に示すように、本実施形態ではセル領域にプレーナ型のＭＯＳＦＥＴを形成している。プレーナ型ＭＯＳＦＥＴの全体的な構成は、図１に示した溝ゲート型のＭＯＳＦＥＴと比較すると、溝を形成せずにチャネル形成用の薄膜層３０４を形成している点で相違しているが、その他の点についてはほぼ同様であるため、相違点についてのみ具体的に説明し、同様の部分については省略する。
【００８６】
プレーナ型ＭＯＳＦＥＴは、ｎ+ 型炭化珪素半導体基板３０１とｎ- 型炭化珪素半導体層３０２とを基板とし、ｎ- 型炭化珪素半導体層３０２の表層部に形成された複数のｐ型炭化珪素半導体層（以下、ｐ型ベース領域という）３０３と、基板表面に平行な表面チャネル層３０４とを備えている。そして、ゲート電極３０６に正電圧が印加されると、表面チャネル層３０４にチャネルが形成され、トランジスタ動作が行われるようになっている。なお、３１２はソース電極であり、３１３はドレイン電極である。また、３２０は、ゲート電極層３０６と電気的に接続されたゲート電極である。
【００８７】
セル領域の外周部領域には、ブレークダウン防止用のｐ型領域３０７と、フィールドプレートを成す電極３２２とが備えられている。ｐ型領域３０７はｎ- 型エピタキシャル層３０２の表層部に形成されており、絶縁膜３０９に形成されたコンタクトホールを介して電極３２２と接触している。
電極３２２は、セル領域の外側に向かって延設されている。この電極３２２が等電位となるため、空乏層がセル領域の外周に延び、耐圧の向上が図れるようになっている。
【００８８】
さらに、フィールドプレートを成す電極３２２の下部において、ｎ- 型エピタキシャル層３０２の上部には、ｎ- 型エピタキシャル層３０２よりも不純物濃度が低いｎ--型薄膜層（薄膜半導体層）３０８が備えられている。具体的には、ｎ- 型エピタキシャル層３０２の不純物濃度は２×１０16ｃｍ-3であり、ｎ--型薄膜層３０８は不純物濃度が１×１０15ｃｍ-3、膜厚が０．３μｍで構成されている。また、ｎ--型薄膜層３０８のセル領域から離れる方向への幅は、ドレイン電極３１３とソース電極３１２の間に逆バイアスが印加されたときにおいても空乏層がｎ--型薄膜層３０８内で終端する程度になっている。
【００８９】
なお、ｎ--型薄膜層３０８は、基本的に半導体装置周辺にて半導体装置全体に渡りセル領域を囲むように形成される。
このように構成されたプレーナ型ＭＯＳＦＥＴに逆バイアスが印加された場合において示される等電位線を図１７中に点線で表す。このように、ｎ--型薄膜層３０８が形成されており、ｎ--型薄膜層３０８がｎ- 型エピタキシャル層２よりも低濃度となっているため、上記逆バイアスが印加された場合における空乏層の横方向への延びを大きくすることができる。
【００９０】
参考として、ｎ--型薄膜層３０８を形成した場合と形成していない場合において、フィールドプレート下部の深さ方向における最大電界強度を測定した結果をそれぞれ図１８（ａ）、（ｂ）に示す。
図１８に示される距離が零（Distance＝０）のとき、つまり熱酸化膜３０９の界面における最大電界強度を比較してみると、図１８（ａ）では１．０５ＭＶ／ｃｍであり、図１８（ｂ）では１．２５ｍｖ／ｃｍであることから、ｎ--型薄膜層３０８を形成することにより最大電界強度が約２０％低減できていることが判る。
【００９１】
このように、熱酸化膜３０９の界面における電界強度を低減することができ、熱酸化膜３０９が絶縁破壊されることを防止することができる。
また、ｐ型ベース領域３０３は、部分的に接合深さが深くなって形成されている。この接合深さが深くなった領域（第２のベース領域）３０３ａを形成することにより、ｐ型ベース領域３０３の底部の曲率を小さくすることができ、電界強度を高くすることができる。このため、この領域３０３ａでアバランシェブレークダウンを発生させ易くすることができ、プレーナ型ＭＯＳＦＥＴのｐ型ベース領域３０３の領域３０３ａで耐圧を決定させることができる。なお、この領域３０３ａの形成位置は、任意に設定することができるため、プレーナ型ＭＯＳＦＥＴが形成する寄生トランジスタを動作させにくい位置に形成することが可能である。このようにすると、Ｌ負荷駆動時における逆起エネルギー耐量を高くすることができる。
【００９２】
なお、図１７、図２０、図２１に示されたｎ--型薄膜層３０８に接続しているｎ+ 型領域３１１及び電極３２３は等電位リング（ＥＱＲ）と呼ばれるものであり、半導体装置周辺における半導体装置の電位が半導体装置全体に渡り等しくなるようにするものである。基本的に、これらは半導体装置周辺において、セル領域を囲むように形成されており、電位はフローティング電位となっている。また、本実施形態では、ｎ+ 型領域３１１がｎ--型薄膜層３０８に接続しているが分離していてもよい。
【００９３】
次に、図１７に示されるプレーナ型ＭＯＳＦＥＴの製造方法について図１９〜図２０に基づいて説明する。
〔図１９（ａ）に示す工程〕
低抵抗のｎ+ 型炭化珪素半導体基板３０１を用意し、このｎ+ 型炭化珪素半導体基板３０１上に高抵抗のｎ- 型炭化珪素半導体層３０２をエピタキシャル成長させる。
【００９４】
〔図１９（ｂ）に示す工程〕
ｎ- 型炭化珪素半導体層３０２の表層部のうち、セル形成予定領域にイオン注入を行いｐ型ベース層３０３を形成する。
〔図１９（ｃ）に示す工程〕
ｐ型ベース層３０３上を含むｎ- 型炭化珪素半導体層３０２上にエピタキシャル成長法によって不純物濃度がｎ- 型炭化珪素半導体層３０２よりも低いｎ--型薄膜層３５０を形成する。このｎ--型薄膜層３５０がチャネル形成用の表面チャネル層３０４を構成すると共に、上記したように熱酸化膜３０９の界面における電界強度を低減する役割を果たすｎ--型薄膜層３０８を構成する。
【００９５】
このように、チャネル形成用の表面チャネル層３０４を形成する工程と、ｎ--型薄膜層３０８を形成する工程とを兼用することにより、従来に比して別途工程を増加させることなくｎ--型薄膜層３０８を形成することができる。
〔図２０（ａ）に示す工程〕
ｎ型不純物をイオン注入し、ｐ型ベース層３０３上の所定領域にｎ+ 型ソース領域３０５と、外周部領域の所定領域にコンタクト用のｎ+ 型層３１１を形成する。
【００９６】
〔図２０（ｂ）に示す工程〕
ｐ型不純物をイオン注入し、ユニットセル領域では、ｐ型ベース層３０３とのコンタクトが取れるように、ｐ型ベース層３０３上におけるｎ--型薄膜層３０４のうち、チャネル形成する部分以外（図中ではｎ+ 型ソース層３０５の間）をｐ型に反転させ、外周部領域では、ブレークダウン防止用のｐ型領域３０７を形成する。
【００９７】
このとき、ｐ型不純物がｐ型ベース領域３０３よりも深く注入されるように、イオン注入を行う。このため、ｐ型ベース領域３０３は部分的に深く形成された領域３０３ａを有して構成される。これにより、ｐ型ベース領域３０３のうち、深く形成された部分でアバランシェブレークダウンを起こし易くできる。この領域３０３ａの形成位置は、イオン注入のマスク位置を変更することにより任意に変更することができる。
【００９８】
なお、ここでは領域３０３ａを形成しているが、この領域３０３ａを形成することは任意であり、形成しなくてもよい。このような場合には、ｐ型領域３０７をｐ型ベース領域３０３と同時に形成すれば、ｐ型領域３０７を形成する工程を簡略化できるため、製造工程の簡略化を図ることも可能である。また、ｐ型領域３０７をｐ型ベース領域３０３と同時に形成しておき、ｐ型領域３０７のうち必要な位置のみを領域３０３ａと同時に形成して、その部分の接合深さを深くすることも可能である。
【００９９】
〔図２０（ｃ）に示す工程〕
フォトリソグラフィ工程を経て、ｐ型領域３０７上に所定膜厚の酸化膜（ＳｉＯ2 ）３６０を形成する。
〔図２１（ａ）に示す工程〕
熱酸化によってウェハ全面に熱酸化膜３０９を形成する。この熱酸化膜３０９がゲート酸化膜を構成する。そして、ポリシリコン等を堆積したのち、パターニングしてゲート電極３０６を形成する。
【０１００】
〔図２１（ｂ）に示す工程〕
熱酸化膜３０９上を含むウェハ上に層間絶縁膜３１８を形成する。
この後、層間絶縁膜３１８にコンタクトホールを形成したのち、アルミ配線をパターニングし、ゲート電極３２０、ソース電極３１２及びフィールドプレートとなる電極３２２を形成する。そして、ゲート電極３２０、ソース電極３１２及び電極３２２上にパッシベーション膜３７０を形成し、さらにウェハの裏面にドレイン電極３１３を形成して、図１７に示すプレーナ型ＭＯＳＦＥＴが完成する。
【０１０１】
（第９実施形態）
次に、本発明を適用した第９実施形態について説明する。本実施形態では、セル領域の外周部領域にガードリング構造を採用したときにおいて、耐圧が向上できるようになっている。図２２に、本実施形態における炭化珪素半導体装置を示す。
【０１０２】
図２２に示すように、本実施形態ではプレーナ型のＭＯＳＦＥＴをセル領域としている。プレーナ型ＭＯＳＦＥＴの全体的な構成は、図１７と同様であるため、同様の構成については図１７と同じ符号を付して説明を省略する。
セル領域の外周部領域には、セル領域を囲むように、ブレークダウン防止用のｐ型領域３０７と、ガードリングを構成する所定幅のｐ型領域４０９とが備えられている。ｐ型領域３０７及びｐ型領域４０９は、ｎ- 型炭化珪素半導体層３０２の表層部に形成されている。ｐ型領域４０９、は、複数個形成されておりｐ型領域３０７からユニットセル領域の外側に向かって所定間隔おきに配置されている。
【０１０３】
そして、ｐ型領域４０９のうち、最もセル領域から離れた位置にあるものは、フィールドプレートを構成する電極４１０に電気的に接続されている。
さらに、ガードリングを構成する複数のｐ型領域４０９のそれぞれの間、ｐ型領域４０７とｐ型領域４０９との間、及びｐ型領域４０９のうち最外周に位置するものからさらにセル領域の外側（セル領域から離れる側）において、ｎ- 型炭化珪素半導体層３０２の上部には、ｎ- 型エピタキシャル層３０２よりも不純物濃度が低いｎ--型薄膜層４０８が備えられている。具体的には、ｎ--型薄膜層４０８は不純物濃度が１×１０16ｃｍ-3、膜厚が０．３μｍで構成されている。
【０１０４】
このように構成されたプレーナ型ＭＯＳＦＥＴのドレインに高電圧が印加された場合に示される等電位線を図２２中に点線で表す。このように、ｎ--型薄膜層４０８が形成されており、ｎ--型薄膜層４０８がｎ- 型炭化珪素半導体層３０２よりも低濃度となっているため、空乏層の横方向への延びを大きくすることができる。
【０１０５】
このように、酸化膜の界面における電界強度を低減することができ、熱酸化膜３０９が絶縁破壊されることを防止することができる。
次に、図２２に示されるプレーナ型ＭＯＳＦＥＴの製造方法について図２３〜図２５に基づいて説明する。
〔図２３（ａ）に示す工程〕
低抵抗のｎ+ 型炭化珪素半導体基板３０１を用意し、このｎ+ 型炭化珪素半導体基板３０１上に高抵抗のｎ- 型炭化珪素半導体層３０２をエピタキシャル成長させる。
【０１０６】
〔図２３（ｂ）に示す工程〕
ｎ- 型炭化珪素半導体層３０２の表層部のうち、ユニットセル形成予定領域にｐ型ベース層３０３を形成する。
〔図２３（ｃ）に示す工程〕
ｐ型ベース層３０３上を含むｎ- 型炭化珪素半導体層３０２上にエピタキシャル成長法によってｎ--型薄膜層４５０を形成する。このｎ--型薄膜層４５０がチャネル形成用の表面チャネル層３０４を構成すると共に、上記したように熱酸化膜３０９の界面における電界強度を低減する役割を果たすｎ--型薄膜層４０８を構成する。
【０１０７】
〔図２４（ａ）に示す工程〕
ｎ型不純物をイオン注入し、ｐ型ベース層３０３上の所定領域にｎ+ 型ソース領域３０５と、外周部領域の所定領域にコンタクト用のｎ+ 型層３１１を形成する。
〔図２４（ｂ）に示す工程〕
ｐ型不純物をイオン注入し、ユニットセル領域では、ｐ型ベース層３０３とのコンタクトが取れるように、ｐ型ベース層３０３上におけるｎ--型薄膜層３０４のうち、チャネル形成する部分以外（図中ではｎ+ 型ソース層３０５の間）をｐ型に反転させ、外周部領域では、ブレークダウン防止用のｐ型領域３０７を形成すると共にこのｐ型領域３０７からユニットセル領域の外側に向けてガードリンクとなるｐ型領域４０９を複数個形成する。
【０１０８】
なお、このとき、ｐ型不純物がｐ型ベース層３０５よりも深く注入されるようにイオン注入することで、ｐ型ベース領域３０５を部分的に深く形成でき、素子の耐圧を向上させることができる。
〔図２４（ｃ）に示す工程〕
フォトリソグラフィ工程を経て、ｐ型領域３０７上に所定膜厚の酸化膜（ＳｉＯ2 ）３６０を形成する。
〔図２５（ａ）に示す工程〕
熱酸化によってウェハ全面に熱酸化膜３０９を形成する。この熱酸化膜３０９がゲート酸化膜を構成する。そして、ポリシリコン等を堆積したのち、パターニングしてゲート電極を形成する。
【０１０９】
〔図２５（ｂ）に示す工程〕
ゲート絶縁膜上を含むウェハ上に層間絶縁膜３１８を形成する。
この後、層間絶縁膜３１８にコンタクトホールを形成したのち、アルミ配線をパターニングし、ゲート電極３２０、ソース電極３１２、及びフィールドプレートを構成する電極２２を形成する。そして、ゲート電極３２０、ソース電極３１２、及び電極４１０上にパッシベーション膜３７０を形成し、さらにｎ+ 型炭化珪素半導体基板３０１の裏面にドレイン電極３１３を形成して、図２２に示すプレーナ型ＭＯＳＦＥＴが完成する。
【０１１０】
（他の実施形態）
この他、例えば、ｎ+ 型ソース領域４とｐ型炭化珪素半導体層３に形成されるソース電極１２、及びｎ+ 型炭化珪素半導体基板１の裏側表面に形成去れるドレイン電極１３はＮｉ以外の電極でもよい。
また、上述した実施形態ではｎチャネル縦型ＭＯＳＦＥＴに本発明を適用した場合について説明したが、ｐチャネル縦型ＭＯＳＦＥＴに本発明を適用してもよく、さらには縦型、横型に関わらず基板に溝７を掘らないようなＭＯＳＦＥＴに本発明を適用していもよい。
【０１１１】
さらに、溝７、溝５は基板表面に対して垂直でもＶ溝型、Ｕ溝型でもよい。また、溝側面は平面出なくても良く、滑らかな曲面でもよい。
そして、上記第１〜第７実施形態においては、基板に炭化珪素を用いた縦型パワーＭＯＳＦＥＴに本発明を適用したものを説明したが、基板にシリコン基板を用いる半導体装置に本発明を適用することもできる。
【０１１２】
また、第１実施形態では、メサ型形状の溝５とセル領域に形成するチャネル領域となる溝７を別工程で形成したが、特開平９−７４１９３号公報に示されるように溝７の側面にチャネル領域となる高抵抗半導体層を形成する場合には、その高抵抗半導体層と高抵抗層６とを同時に形成できるため、溝５を形成するための特別な工程を必要としない。図面を用いて説明すると、図３（ａ）に示されるように半導体基板１００を用意し、図１４（ａ）に示すように溝５と溝７を形成する。その後、図４（ｃ）以降に示される工程と同様の工程によって図１４（ｂ）に示す半導体装置を形成する。このようにして、溝５と溝７を同時に形成した半導体装置を完成させることができる。
【０１１３】
なお、第６実施形態のように、溝５の角部にｐ型層領域を２０１を形成する場合においても溝７の側面にチャネル領域となる高抵抗半導体層を形成することができ、この場合においてもチャネル領域となる高抵抗半導体層と高抵抗層６とを同時に形成することができる。
第８、第９実施形態では、ｐ型領域３０７、４０７、４０９を形成する前にｎ--型薄膜層３０４、４０４を形成しているが、後で形成してもよい。
【図面の簡単な説明】
【図１】本発明にかかわる第１実施形態における縦型パワーＭＯＳＦＥＴの断面図である。
【図２】図１に示す縦型パワーＭＯＳＦＥＴの電界分布を示す図である。
【図３】図１に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続く製造工程を示す図である。
【図５】図４に続く製造工程を示す図である。
【図６】本発明にかかわる第２実施形態における縦型パワーＭＯＳＦＥＴの断面図である。
【図７】図６に示す縦型パワーＭＯＳＦＥＴの電界分布を示す図である。
【図８】本発明にかかわる第３実施形態における縦型パワーＭＯＳＦＥＴの断面図である。
【図９】本発明にかかわる第４実施形態における縦型パワーＭＯＳＦＥＴの断面図である。
【図１０】図９に示す縦型パワーＭＯＳＦＥＴの電界分布を示す図である。
【図１１】本発明にかかわる第５実施形態における縦型パワーＭＯＳＦＥＴの断面図である。
【図１２】図１１に示す縦型パワーＭＯＳＦＥＴの電界分布を示す図である。
【図１３】本発明にかかわる第６実施形態における縦型パワーＭＯＳＦＥＴの断面図である。
【図１４】本発明にかかわる第６実施形態における縦型パワーＭＯＳＦＥＴの断面図である。
【図１５】図１４に示す縦型パワーＭＯＳＦＥＴと、従来の縦型パワーＭＯＳＦＥＴの電界分布を比較した図である。
【図１６】図１６に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１７】本発明にかかわる第７実施形態における縦型パワーＭＯＳＦＥＴの断面図である。
【図１８】図１４に示す縦型パワーＭＯＳＦＥＴと、従来の縦型パワーＭＯＳＦＥＴの電界分布を比較した図である。
【図１９】図１７に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図２０】図１９に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図２１】図２０に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図２２】本発明にかかわる第８実施形態における縦型パワーＭＯＳＦＥＴの断面図である。
【図２３】図２２に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図２４】図２３に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図２５】図２４に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図２６】他の実施形態における縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図２７】従来におけるメサ型構造を有する縦型パワーＭＯＳＦＥＴの電界分布を示す図である。
【図２８】従来におけるメサ型構造を有する縦型パワーＭＯＳＦＥＴの電界分布を示す図である。
【図２９】従来におけるフィールドプレート構造を採用した縦型パワーＭＯＳＦＥＴの電界分布を示す図である。
【符号の説明】
１…ｎ+ 型炭化珪素半導体基板、２…ｎ- 型炭化珪素半導体層、
３…ｐ型炭化珪素半導体層、４…ｎ+ 型ソース領域、
５…メサ型構造を構成する溝、６…高抵抗層、７…溝、９…熱酸化膜、
１０…ゲート電極、１１…絶縁膜、１２…ソース電極、１３…ドレイン電極、
３０…ｐ型炭化珪素半導体層、４０…電極層、５０…電極層、７０…溝、
８０…ｐ型炭化珪素半導体層、２０１…ｐ型層領域、
３０１…ｎ+ 型炭化珪素半導体基板、  ３０２…ｎ- 型炭化珪素半導体層、
３０３…ｐ型ベース領域、３０４…表面チャネル層、
３０５…ｎ+ 型ソース領域、３０６…ゲート電極層、３０７…ｐ型領域、
３０８…ｎ--型薄膜層、３０９…熱酸化膜、３１２…ソース電極、
３１３…ドレイン電極、３２０…ゲート電極、３２２…電極、
４０８…ｎ--型薄膜層、４０９…ｐ型領域。
【図１】
0004164892.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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