(57)【特許請求の範囲】
【請求項１】
電気的消去及び書込みが可能な不揮発性メモリセルを配列してなるメモリセルアレイ部を備える不揮発性半導体記憶装置であって、
前記メモリセルアレイ部の不揮発性メモリセルの書換え回数が所定値以下のときは、第１の書込み用高電圧及び第１の消去用高電圧を前記メモリセルアレイ部の不揮発性メモリセルに供給し、前記メモリセルアレイ部の不揮発性メモリセルの書換え回数が前記所定値を越えたときは、電圧値を高くした第２の書込み用高電圧及び第２の消去用高電圧を前記メモリセルアレイ部の不揮発性メモリセルに供給する高電圧供給回路を備え、
前記高電圧供給回路は、
前記メモリセルアレイ部の不揮発性メモリセルの書換えが行われるごとに書込みが行われる書換え回数カウント用スタックド・ゲート型ＭＯＳトランジスタのドレイン電圧を前記メモリセルアレイ部の不揮発性メモリセルの書換え回数のカウント値として出力するカウンタ回路を備え、
前記カウンタ回路の出力電圧と前記所定値の書換え回数に対応する基準電圧とを比較することで前記メモリセルアレイ部の不揮発性メモリセルの書換え回数が前記所定値以下であるか否かを判断すること
を特徴とする不揮発性半導体記憶装置。
【請求項２】
前記高電圧供給回路は、
前記第１の書込み用高電圧及び前記第１の消去用高電圧と前記第２の書込み用高電圧及び前記第２の消去用高電圧とを選択的に出力する高電圧生成回路と、
前記メモリセルアレイ部の不揮発性メモリセルの書換え回数をカウントし、前記メモリセルアレイ部の不揮発性メモリセルの書換え回数のカウント値が前記所定値以下のときは、前記第１の書込み用高電圧及び前記第１の消去用高電圧を出力し、前記メモリセルアレイ部の不揮発性メモリセルの書換え回数のカウント値が前記所定値を越えたときは、前記第２の書込み用高電圧及び前記第２の消去用高電圧を出力するように前記高電圧生成回路を制御する高電圧生成制御回路とを備えていること
を特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記高電圧生成回路は、
前記第１の書込み用高電圧又は前記第２の書込み用高電圧を選択的に出力する書込み用高電圧生成回路と、
前記第１の消去用高電圧又は前記第２の消去用高電圧を選択的に出力する消去用高電圧生成回路とを備え、
前記書込み用高電圧生成回路は、
電源電圧を昇圧した正の昇圧電圧を生成する正電圧昇圧回路と、
前記正電圧昇圧回路から出力される正の昇圧電圧の電圧値を前記高電圧生成制御回路の制御により制限し、前記第１の書込み用高電圧又は前記第２の書込み用高電圧を選択的に出力する正電圧リミッタ回路とを備え、
前記消去用高電圧生成回路は、
接地電圧を昇圧した負の昇圧電圧を生成する負電圧昇圧回路と、
前記負電圧昇圧回路から出力される負の昇圧電圧の電圧値を前記高電圧生成制御回路の制御により制限し、前記第１の消去用高電圧又は前記第２の消去用高電圧を選択的に出力する負電圧リミッタ回路とを備えていること
を特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記高電圧供給回路は、
前記メモリセルアレイ部の不揮発性メモリセルの書換え回数が前記所定値になったときの前記カウンタ回路の出力電圧と同一電圧値を前記基準電圧として生成する基準電圧生成回路と、
前記カウンタ回路の出力電圧と前記基準電圧とを比較し、前記カウンタ回路の出力電圧が前記基準電圧以下のときは、前記第１の書込み用高電圧及び前記第１の消去用高電圧を出力し、前記カウンタ回路の出力電圧が前記基準電圧を越えたときは、前記第２の書込み用高電圧及び前記第２の消去用高電圧を出力するように制御する判定回路とを備えていること
を特徴とする請求項１、請求項２又は請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
電気的消去及び書込みが可能な不揮発性メモリセルを配列してなるメモリセルアレイ部を備える不揮発性半導体記憶装置であって、
前記メモリセルアレイ部の不揮発性メモリセルの書換え回数が所定値以下のときは、第１の書込み用高電圧及び第１の消去用高電圧を前記メモリセルアレイ部の不揮発性メモリセルに供給し、前記メモリセルアレイ部の不揮発性メモリセルの書換え回数が前記所定値を越えたときは、電圧値を低くした第３の書込み用高電圧及び第３の消去用高電圧を前記メモリセルアレイ部の不揮発性メモリセルに供給する高電圧供給回路を備え、
前記高電圧供給回路は、
前記メモリセルアレイ部の不揮発性メモリセルの書換えが行われるごとに書込みが行われる書換え回数カウント用スタックド・ゲート型ＭＯＳトランジスタのドレイン電圧を前記メモリセルアレイ部の不揮発性メモリセルの書換え回数のカウント値として出力するカウンタ回路を備え、
前記カウンタ回路の出力電圧と前記所定値の書換え回数に対応する基準電圧とを比較することで前記メモリセルアレイ部の不揮発性メモリセルの書換え回数が前記所定値以下であるか否かを判断すること
を特徴とする不揮発性半導体記憶装置。
【請求項６】
前記高電圧供給回路は、
前記第１の書込み用高電圧及び前記第１の消去用高電圧と前記第３の書込み用高電圧及び前記第３の消去用高電圧とを選択的に出力する高電圧生成回路と、
前記メモリセルアレイ部の不揮発性メモリセルの書換え回数をカウントし、前記メモリセルアレイ部の不揮発性メモリセルの書換え回数のカウント値が前記所定値以下のときは、前記第１の書込み用高電圧及び前記第１の消去用高電圧を出力し、前記メモリセルアレイ部の不揮発性メモリセルの書換え回数のカウント値が前記所定値を越えたときは、前記第３の書込み用高電圧及び前記第３の消去用高電圧を出力するように前記高電圧生成回路を制御する高電圧生成制御回路とを備えていること
を特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記高電圧生成回路は、
前記第１の書込み用高電圧又は前記第３の書込み用高電圧を選択的に出力する書込み用高電圧生成回路と、
前記第１の消去用高電圧又は前記第３の消去用高電圧を選択的に出力する消去用高電圧生成回路とを備え、
前記書込み用高電圧生成回路は、
電源電圧を昇圧した正の昇圧電圧を生成する正電圧昇圧回路と、
前記正電圧昇圧回路から出力される正の昇圧電圧の電圧値を前記高電圧生成制御回路の制御により制限し、前記第１の書込み用高電圧又は前記第３の書込み用高電圧を選択的に出力する正電圧リミッタ回路とを備え、
前記消去用高電圧生成回路は、
接地電圧を昇圧した負の昇圧電圧を生成する負電圧昇圧回路と、
前記負電圧昇圧回路から出力される負の昇圧電圧の電圧値を前記高電圧生成制御回路の制御により制限し、前記第１の消去用高電圧又は前記第３の消去用高電圧を選択的に出力する負電圧リミッタ回路とを備えていること
を特徴とする請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記高電圧供給回路は、
前記メモリセルアレイ部の不揮発性メモリセルの書換え回数が前記所定値になったときの前記カウンタ回路の出力電圧と同一電圧値を前記基準電圧として生成する基準電圧生成回路と、
前記カウンタ回路の出力電圧と前記基準電圧とを比較し、前記カウンタ回路の出力電圧が前記基準電圧以下のときは、前記第１の書込み用高電圧及び前記第１の消去用高電圧を出力し、前記カウンタ回路の出力電圧が前記基準電圧を越えたときは、前記第３の書込み用高電圧及び前記第３の消去用高電圧を出力するように制御する判定回路とを備えていること
を特徴とする請求項５、請求項６又は請求項７に記載の不揮発性半導体記憶装置。
【請求項９】
前記書換え回数カウント用スタックド・ゲート型ＭＯＳトランジスタは、
ドレインを負荷素子を介して電源線に接続し、ソースを接地され、
前記カウンタ回路は、
前記メモリセルアレイ部の不揮発性メモリセルの書換えが行われるごとに前記書換え回数カウント用スタックド・ゲート型ＭＯＳトランジスタのゲートに書込み用高電圧を供給する制御回路を備えること
を特徴とする請求項１乃至請求項８のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項１０】
前記制御回路は、
前記書換え回数カウント用スタックド・ゲート型ＭＯＳトランジスタのゲートに前記書込み用高電圧を供給しない期間は、前記書換え回数カウント用スタックド・ゲート型ＭＯＳトランジスタのゲートに読出し用電圧を供給するように構成されていること
を特徴とする請求項９に記載の不揮発性半導体記憶装置。
【請求項１１】
前記制御回路は、
前記書換え回数カウント用スタックド・ゲート型ＭＯＳトランジスタのゲートと前記書込み用高電圧生成回路の書込み用高電圧出力端との間に接続され、前記メモリセルアレイ部の不揮発性メモリセルの書換えが行われるごとにオンとされ、それ以外の期間はオフとされる第１のスイッチ手段と、
前記書換え回数カウント用スタックド・ゲート型ＭＯＳトランジスタのゲートと前記電源線との間に接続され、前記第１のスイッチ手段がオンとされる期間はオフとされ、前記第１のスイッチ手段がオフとされる期間はオンとされる第２のスイッチ手段とを備えていること
を特徴とする請求項１０に記載の不揮発性半導体記憶装置。
【請求項１２】
前記第１のスイッチ手段は、
ドレインを前記書込み用高電圧生成回路の書込み用高電圧出力端に接続し、ソースを前記書換え回数カウント用スタックド・ゲート型ＭＯＳトランジスタのゲートに接続し、ゲートに消去動作を制御する消去制御信号が印加されるＮチャネルＭＯＳトランジスタからなり、
前記第２のスイッチ手段は、
ソースを前記電源線に接続し、ドレインを前記書換え回数カウント用スタックド・ゲート型ＭＯＳトランジスタのゲートに接続し、ゲートに前記消去制御信号が印加されるＰチャネルＭＯＳトランジスタからなること
を特徴とする請求項１１に記載の不揮発性半導体記憶装置。
【請求項１３】
電気的消去及び書込みが可能な不揮発性メモリセルを配列してなるメモリセルアレイ部を備える不揮発性半導体記憶装置の内部動作方法であって、
前記メモリセルアレイ部の不揮発性メモリセルの書換え回数が所定値以下のときは、第１の書込み用高電圧及び第１の消去用高電圧を前記メモリセルアレイ部の不揮発性メモリセルに供給し、前記メモリセルアレイ部の不揮発性メモリセルの書換え回数が前記所定値を越えたときは、電圧値を高くした第２の書込み用高電圧及び第２の消去用高電圧を前記メモリセルアレイ部の不揮発性メモリセルに供給する工程を含み、
前記メモリセルアレイ部の不揮発性メモリセルの書換えが行われるごとに書込みが行われる書換え回数カウント用スタックド・ゲート型ＭＯＳトランジスタのドレイン電圧を前記メモリセルアレイ部の不揮発性メモリセルの書換え回数のカウント値として出力し、
前記書換え回数カウント用スタックド・ゲート型ＭＯＳトランジスタのドレイン電圧と前記所定値の書換え回数に対応する基準電圧とを比較することで前記メモリセルアレイ部の不揮発性メモリセルの書換え回数が前記所定値以下であるか否かを判断すること
を特徴とする不揮発性半導体記憶装置の内部動作方法。
【請求項１４】
電気的消去及び書込みが可能な不揮発性メモリセルを配列してなるメモリセルアレイ部を備える不揮発性半導体記憶装置の内部動作方法であって、
前記メモリセルアレイ部の不揮発性メモリセルの書換え回数が所定値以下のときは、第１の書込み用高電圧及び第１の消去用高電圧を前記メモリセルアレイ部の不揮発性メモリセルに供給し、前記メモリセルアレイ部の不揮発性メモリセルの書換え回数が前記所定値を越えたときは、電圧値を低くした第３の書込み用高電圧及び第３の消去用高電圧を前記メモリセルアレイ部の不揮発性メモリセルに供給する工程を含み、
前記メモリセルアレイ部の不揮発性メモリセルの書換えが行われるごとに書込みが行われる書換え回数カウント用スタックド・ゲート型ＭＯＳトランジスタのドレイン電圧を前記メモリセルアレイ部の不揮発性メモリセルの書換え回数のカウント値として出力し、
前記書換え回数カウント用スタックド・ゲート型ＭＯＳトランジスタのドレイン電圧と前記所定値の書換え回数に対応する基準電圧とを比較することで前記メモリセルアレイ部の不揮発性メモリセルの書換え回数が前記所定値以下であるか否かを判断すること
を特徴とする不揮発性半導体記憶装置の内部動作方法。
【請求項１５】
前記メモリセルアレイ部の不揮発性メモリセルの書換え回数が前記所定値になったときの前記書換え回数カウント用スタックド・ゲート型ＭＯＳトランジスタのドレイン電圧と同一電圧値を前記基準電圧として生成し、
前記書換え回数カウント用スタックド・ゲート型ＭＯＳトランジスタのドレイン電圧と前記基準電圧とを比較して、前記書換え回数カウント用スタックド・ゲート型ＭＯＳトランジスタのドレイン電圧が前記基準電圧以下のときは、前記第１の書込み用高電圧及び前記第１の消去用高電圧を出力し、前記書換え回数カウント用スタックド・ゲート型ＭＯＳトランジスタのドレイン電圧が前記基準電圧を越えたときは、前記第２の書込み用高電圧及び前記第２の消去用高電圧を出力すること
を特徴とする請求項１３に記載の不揮発性半導体記憶装置の内部動作方法。
【請求項１６】
前記メモリセルアレイ部の不揮発性メモリセルの書換え回数が前記所定値になったときの前記書換え回数カウント用スタックド・ゲート型ＭＯＳトランジスタのドレイン電圧と同一電圧値を前記基準電圧として生成し、
前記書換え回数カウント用スタックド・ゲート型ＭＯＳトランジスタのドレイン電圧と前記基準電圧とを比較して、前記書換え回数カウント用スタックド・ゲート型ＭＯＳトランジスタのドレイン電圧が前記基準電圧以下のときは、前記第１の書込み用高電圧及び前記第１の消去用高電圧を出力し、前記書換え回数カウント用スタックド・ゲート型ＭＯＳトランジスタのドレイン電圧が前記基準電圧を越えたときは、前記第３の書込み用高電圧及び前記第３の消去用高電圧を出力すること
を特徴とする請求項１４に記載の不揮発性半導体記憶装置の内部動作方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリ等のような電気的消去及び書込み可能な不揮発性半導体記憶装置及びこのような不揮発性半導体記憶装置における内部動作方法に関する。
【０００２】
【従来の技術】
図１８は電気的消去及び書込みが可能な従来の不揮発性半導体記憶装置の一例の要部を示す回路図であり、図１８中、１は電気的消去及び書込みが可能なスタックド・ゲート型ＮチャネルＭＯＳトランジスタからなる不揮発性メモリセルが配列されたメモリセルアレイ部である。
【０００３】
また、２は外部からのコマンドを受け付けるコマンド受付回路、３はコマンド受付回路２が消去コマンドを受け付けた場合に、メモリセルアレイ部１に対するプレ書込み及び消去を制御するプレ書込み／消去制御回路である。
【０００４】
また、４は昇圧電圧を生成する昇圧回路、５は昇圧回路４から出力される昇圧電圧の電圧値を制限してメモリセルアレイ部１の不揮発性メモリセルの書換えに必要な高電圧ＶＰＰ／−ＶＰＰを安定的に出力する電圧リミッタ回路である。
【０００５】
図１９はメモリセルアレイ部１の不揮発性メモリセルの構造を示す模式的断面図であり、図１９中、７はＰウエル、８はＮ型拡散層からなるソース、９はＮ型拡散層からなるドレイン、１０はコントロ−ル・ゲート、１１はフローティング・ゲートである。
【０００６】
図２０はメモリセルアレイ部１の不揮発性メモリセルの書込み時、消去時及び読出し時のコントロ−ル・ゲート電圧、ソース電圧及びドレイン電圧を示す表図である。
【０００７】
すなわち、書込み時には、コントロ−ル・ゲート電圧＝書込み用高電圧ＶＰＰ（例えば、１０Ｖ）、ソース電圧＝接地電圧ＶＳＳ（０Ｖ）、ドレイン電圧＝電源電圧ＶＣＣ（例えば、５Ｖ）とされ、ドレイン９からフローティング・ゲート１１に電子が注入され、“０”を記憶する状態とされる。
【０００８】
これに対して、消去時には、コントロ−ル・ゲート電圧＝消去用高電圧−ＶＰＰ（例えば、−１０Ｖ）、ソース電圧＝電源電圧ＶＣＣ（例えば、５Ｖ）、ドレイン９＝オープン状態とされ、フローティング・ゲート１１からソース８に電子が引き抜かれ、“１”を記憶する状態とされる。
【０００９】
また、読出し時には、コントロ−ル・ゲート電圧＝電源電圧ＶＣＣ（例えば、５Ｖ）、ソース電圧＝接地電圧ＶＳＳ（０Ｖ）、ドレイン電圧＝＋２Ｖとされ、記憶データがドレイン電流の大小として読み出される。
【００１０】
図２１はメモリセルアレイ部１の不揮発性メモリセルの消去工程を説明するための模式図であり、図２１Ａは消去前、図２１Ｂはプレ書込み後、図２１Ｃは消去後のメモリセルアレイ部１の不揮発性メモリセルの記憶データを示している。
【００１１】
すなわち、メモリセルアレイ部１の不揮発性メモリセルの消去を行う場合には、不揮発性メモリセルのオーバ・イレーズを防ぐために、まず、プレ書込みとして、全ての不揮発性メモリセルに“０”を書込み、その後、全ての不揮発性メモリセルの消去が行われ、全ての不揮発性メモリセルの記憶データが“１”とされる。
【００１２】
【発明が解決しようとする課題】
図２２はメモリセルアレイ部１の不揮発性メモリセルの書換え回数と消去時間との関係を示す図であり、不揮発性メモリセルの書換え回数が多くなると、トンネル酸化膜の劣化やトンネル酸化膜中への電子のトラップによって消去時間が長くなってしまう。
【００１３】
ここに、図２３は書換え用高電圧±ＶＰＰの大小と不揮発性メモリセルの書換え回数、消去時間及び寿命との関係を示す図であり、図２３中、直線１３は書換え用高電圧±ＶＰＰが通常の場合、直線１４は書換え用高電圧±ＶＰＰが通常の場合よりも高い場合、直線１５は書換え用高電圧±ＶＰＰが通常の場合よりも低い場合を示している。なお、「×」は不揮発性メモリセルが破壊した時点を示している。
【００１４】
したがって、当初より高電圧±ＶＰＰを高くする場合には消去時間を短くすることができ、消去の高速化を図ることができるが、不揮発性メモリセルの寿命が余りに短くなってしまうという問題点があった。
【００１５】
なお、本明細書においては、消去用高電圧−ＶＰＰの場合、消去用高電圧−ＶＰＰの絶対値を大きくする場合を消去用高電圧−ＶＰＰを高くすると言い、消去用高電圧−ＶＰＰの絶対値を小さくする場合を消去用高電圧−ＶＰＰを低くすると言う言葉の使い方をしている。
【００１６】
他方、不揮発性メモリセルの書換え回数が多くなると、トンネル酸化膜の劣化やトンネル酸化膜中への電子のトラップによって不揮発性メモリセルの信頼性が低下してしまうことから、不揮発性メモリセルの書換え回数が所定値を越えた場合には、消去時間が長くなることを了解した上で、高電圧ＶＰＰを低くし、不揮発性メモリセルに与えるストレスを緩和し、不揮発性メモリセルの信頼性の低下を避けることを要望するユーザも存在する。
【００１７】
本発明は、かかる点に鑑み、不揮発性メモリセルの書換え回数が所定値を越えたときは、書込み用高電圧及び消去用高電圧を高くして消去時間の高速化を図り、高速性能を維持することができるようにした不揮発性半導体記憶装置を提供することを第１の目的とし、不揮発性メモリセルの書換え回数が所定値を越えたときは、書込み用高電圧及び消去用高電圧を低くし、不揮発性メモリセルに与えるストレスを緩和して不揮発性メモリセルの寿命を長くし、信頼性の低下を避けることができるようにした不揮発性半導体記憶装置を提供することを第２の目的とする。
【００１８】
また、本発明は、不揮発性メモリセルの書換え回数が所定値を越えたときは、書込み用高電圧及び消去用高電圧を高くして消去時間の高速化を図ることができ、しかも、不揮発性メモリセルの寿命が余りに短くなることを避けることができるようにした不揮発性半導体記憶装置の内部動作方法を提供することを第３の目的とし、不揮発性メモリセルの書換え回数が所定値を越えたときは、書込み用高電圧及び消去用高電圧を低くし、不揮発性メモリセルに与えるストレスを緩和して不揮発性メモリセルの寿命を長くし、信頼性の低下を避けることができるようにした不揮発性半導体記憶装置の内部動作方法を提供することを第４の目的とする。
【００１９】
【課題を解決するための手段】
本発明中、第１の発明は、電気的消去及び書込みが可能な不揮発性メモリセルを配列してなるメモリセルアレイ部を備える不揮発性半導体記憶装置であって、前記メモリセルアレイ部の不揮発性メモリセルの書換え回数が所定値以下のときは、第１の書込み用高電圧及び第１の消去用高電圧を前記メモリセルアレイ部の不揮発性メモリセルに供給し、前記メモリセルアレイ部の不揮発性メモリセルの書換え回数が前記所定値を越えたときは、電圧値を高くした第２の書込み用高電圧及び第２の消去用高電圧を前記メモリセルアレイ部の不揮発性メモリセルに供給する高電圧供給回路を備え、前記高電圧供給回路は、前記メモリセルアレイ部の不揮発性メモリセルの書換えが行われるごとに書込みが行われる書換え回数カウント用スタックド・ゲート型ＭＯＳトランジスタのドレイン電圧を前記メモリセルアレイ部の不揮発性メモリセルの書換え回数のカウント値として出力するカウンタ回路を備え、前記カウンタ回路の出力電圧と前記所定値の書換え回数に対応する基準電圧とを比較することで前記メモリセルアレイ部の不揮発性メモリセルの書換え回数が前記所定値以下であるか否かを判断するというものである。
【００２０】
本発明中、第１の発明によれば、メモリセルアレイ部の不揮発性メモリセルの書換え回数が所定値を越えたときは、電圧値を高くした書込み用高電圧及び消去用高電圧を不揮発性メモリセルに供給することができる。したがって、長くなっている消去時間を短くし、消去の高速化を図ることができ、高速性能を維持することができる。
【００２１】
本発明中、第２の発明は、電気的消去及び書込みが可能な不揮発性メモリセルを配列してなるメモリセルアレイ部を備える不揮発性半導体記憶装置であって、前記メモリセルアレイ部の不揮発性メモリセルの書換え回数が所定値以下のときは、第１の書込み用高電圧及び第１の消去用高電圧を前記メモリセルアレイ部の不揮発性メモリセルに供給し、前記メモリセルアレイ部の不揮発性メモリセルの書換え回数が前記所定値を越えたときは、電圧値を低くした第３の書込み用高電圧及び第３の消去用高電圧を前記メモリセルアレイ部の不揮発性メモリセルに供給する高電圧供給回路を備え、前記高電圧供給回路は、前記メモリセルアレイ部の不揮発性メモリセルの書換えが行われるごとに書込みが行われる書換え回数カウント用スタックド・ゲート型ＭＯＳトランジスタのドレイン電圧を前記メモリセルアレイ部の不揮発性メモリセルの書換え回数のカウント値として出力するカウンタ回路を備え、前記カウンタ回路の出力電圧と前記所定値の書換え回数に対応する基準電圧とを比較することで前記メモリセルアレイ部の不揮発性メモリセルの書換え回数が前記所定値以下であるか否かを判断するというものである。
【００２２】
本発明中、第２の発明によれば、メモリセルアレイ部の不揮発性メモリセルの書換え回数が所定値を越えたときは、電圧値を低くした書込み用高電圧及び消去用高電圧を不揮発性メモリセルに供給することができる。したがって、不揮発性メモリセルに与えるストレスを緩和して不揮発性メモリセルの寿命を長くし、信頼性の低下を避けることができる。
【００２３】
本発明中、第３の発明は、電気的消去及び書込みが可能な不揮発性メモリセルを配列してなるメモリセルアレイ部を備える不揮発性半導体記憶装置の内部動作方法であって、前記メモリセルアレイ部の不揮発性メモリセルの書換え回数が所定値以下のときは、第１の書込み用高電圧及び第１の消去用高電圧を前記メモリセルアレイ部の不揮発性メモリセルに供給し、前記メモリセルアレイ部の不揮発性メモリセルの書換え回数が前記所定値を越えたときは、電圧値を高くした第２の書込み用高電圧及び第２の消去用高電圧を前記メモリセルアレイ部の不揮発性メモリセルに供給する工程を含み、前記メモリセルアレイ部の不揮発性メモリセルの書換えが行われるごとに書込みが行われる書換え回数カウント用スタックド・ゲート型ＭＯＳトランジスタのドレイン電圧を前記メモリセルアレイ部の不揮発性メモリセルの書換え回数のカウント値として出力し、前記書換え回数カウント用スタックド・ゲート型ＭＯＳトランジスタのドレイン電圧と前記所定値の書換え回数に対応する基準電圧とを比較することで前記メモリセルアレイ部の不揮発性メモリセルの書換え回数が前記所定値以下であるか否かを判断するというものである。
【００２４】
本発明中、第３の発明によれば、メモリセルアレイ部の不揮発性メモリセルの書換え回数が所定値を越えたときは、電圧値を高くした書込み用高電圧及び消去用高電圧を不揮発性メモリセルに供給することができる。したがって、長くなっている消去時間を短くし、消去の高速化を図ることができ、高速性能を維持することができる。
【００２５】
本発明中、第４の発明は、電気的消去及び書込みが可能な不揮発性メモリセルを配列してなるメモリセルアレイ部を備える不揮発性半導体記憶装置の内部動作方法であって、前記メモリセルアレイ部の不揮発性メモリセルの書換え回数が所定値以下のときは、第１の書込み用高電圧及び第１の消去用高電圧を前記メモリセルアレイ部の不揮発性メモリセルに供給し、前記メモリセルアレイ部の不揮発性メモリセルの書換え回数が前記所定値を越えたときは、電圧値を低くした第３の書込み用高電圧及び第３の消去用高電圧を前記メモリセルアレイ部の不揮発性メモリセルに供給する工程を含み、前記メモリセルアレイ部の不揮発性メモリセルの書換えが行われるごとに書込みが行われる書換え回数カウント用スタックド・ゲート型ＭＯＳトランジスタのドレイン電圧を前記メモリセルアレイ部の不揮発性メモリセルの書換え回数のカウント値として出力し、前記書換え回数カウント用スタックド・ゲート型ＭＯＳトランジスタのドレイン電圧と前記所定値の書換え回数に対応する基準電圧とを比較することで前記メモリセルアレイ部の不揮発性メモリセルの書換え回数が前記所定値以下であるか否かを判断するというものである。
【００２６】
本発明中、第４の発明によれば、メモリセルアレイ部の不揮発性メモリセルの書換え回数が所定値を越えたときは、電圧値を低くした書込み用高電圧及び消去用高電圧を不揮発性メモリセルに供給することができる。したがって、不揮発性メモリセルに与えるストレスを緩和して不揮発性メモリセルの寿命を長くし、信頼性の低下を避けることができる。
【００２７】
【発明の実施の形態】
以下、図１〜図１７を参照して、本発明の不揮発性半導体記憶装置の第１実施形態及び第２実施形態について、本発明の不揮発性半導体記憶装置の内部動作方法の第１実施形態及び第２実施形態を含めて説明する。
【００２８】
本発明の不揮発性半導体記憶装置の第１実施形態・・図１〜図１１
図１は本発明の不揮発性半導体記憶装置の一実施形態の要部を示す回路図であり、図１中、２０は図１９に示すと同様の構造を有する電気的消去及び書込みが可能なスタックド・ゲート型ＮチャネルＭＯＳトランジスタからなる不揮発性メモリセルが配列されたメモリセルアレイ部である。
【００２９】
また、２１は外部からのコマンドを受け付けるコマンド受付回路、２２はコマンド受付回路２１が消去コマンドを受け付けた場合に、メモリセルアレイ部２０に対するプレ書込み及び消去と、後述するカウンタ回路に対する書込みを制御する書込み／消去制御回路である。
【００３０】
また、２３はメモリセルアレイ部２０の不揮発性メモリセルに書込み用高電圧ＶＰＰ及び消去用高電圧−ＶＰＰを供給する高電圧供給回路であり、２４は書込み用高電圧ＶＰＰ及び消去用高電圧−ＶＰＰを出力する高電圧生成回路、２５は高電圧生成回路２４から出力させる書込み用高電圧ＶＰＰ及び消去用高電圧−ＶＰＰの電圧値を制御する高電圧生成制御回路である。
【００３１】
また、高電圧生成回路２４において、２６は書込み用高電圧ＶＰＰを出力する書込み用高電圧生成回路、２７は消去用高電圧−ＶＰＰを出力する消去用高電圧生成回路である。
【００３２】
また、書込み用高電圧生成回路２６において、２８は電源電圧ＶＣＣを昇圧して正の昇圧電圧を生成する正電圧昇圧回路、２９は正電圧昇圧回路２８から出力される正の昇圧電圧の電圧値を制限して書込み用電圧ＶＰＰを安定的に出力する正電圧リミッタ回路である。
【００３３】
この正電圧リミッタ回路２９は、高電圧生成制御回路２５により制御されて、書込み用高電圧ＶＰＰとして、９.７５［Ｖ］又は１０.５［Ｖ］を選択的に出力するものである。
【００３４】
また、消去用高電圧生成回路２７において、３０は接地電圧ＶＳＳを昇圧して負の昇圧電圧を生成する負電圧昇圧回路、３１は負電圧昇圧回路３０から出力される負の昇圧電圧の電圧値を制限して消去用電圧−ＶＰＰを安定的に出力する負電圧リミッタ回路である。
【００３５】
この負電圧リミッタ回路３１は、高電圧生成制御回路２５により制御されて、消去用高電圧−ＶＰＰとして、−９.７５［Ｖ］又は−１０.５［Ｖ］を選択的に出力するものである。
【００３６】
また、高電圧生成制御回路２５において、３２はメモリセルアレイ部２０の不揮発性メモリセルの書換え回数をカウントし、カウント値を電圧Ｖcntで出力するカウンタ回路、３３は基準電圧Ｖref1を出力する基準電圧生成回路である。
【００３７】
また、３４はカウンタ回路３２の出力電圧Ｖcntと基準電圧Ｖref1とを比較して、Ｖcnt≧Ｖref1の間は、書込み用高電圧ＶＰＰ及び消去用高電圧−ＶＰＰとして、それぞれ、９.７５［Ｖ］及び−９.７５［Ｖ］を出力し、Ｖcnt＜Ｖref1となったときは、書込み用高電圧ＶＰＰ及び消去用高電圧−ＶＰＰとして、それぞれ、１０.５［Ｖ］及び−１０.５［Ｖ］を出力するように正電圧リミッタ回路２９及び負電圧リミッタ回路３１を制御する信号Ｖswhを出力する判定回路である。
【００３８】
図２は正電圧昇圧回路２８の構成を示す回路図であり、図２中、３６は電源電圧ＶＣＣを供給する電源線、３７−１、３７−２、３７−３、３７−ｎ、３８−１、３８−２、３８−３、３８−ｎはＮチャネルＭＯＳトランジスタ、３９−１、３９−２、３９−３、３９−ｎはキャパシタ、ＣＬＫ、／ＣＬＫは相補関係にあるクロック信号である。
【００３９】
なお、ＮチャネルＭＯＳトランジスタ３７−３、３７−ｎ間のＮチャネルＭＯＳトランジスタ３７−４〜３７−（ｎ−１）と、ＮチャネルＭＯＳトランジスタ３８−３、３８−ｎ間のＮチャネルＭＯＳトランジスタ３８−４〜３８−（ｎ−１）と、キャパシタ３９−３、３９−ｎ間のキャパシタ３９−４〜３９−（ｎ−１）とは図示を省略している。
【００４０】
図３は正電圧リミッタ回路２９の構成を示す回路図であり、図３中、４１−１、４１−２、４１−１３、４１−１４はダイオード接続されて、正電圧昇圧回路２８の昇圧電圧出力端と接地との間に直列接続されたＮチャネルＭＯＳトランジスタである。
【００４１】
また、４２は判定回路３４の出力信号Ｖswhによりオン、オフが制御されるＮチャネルＭＯＳトランジスタであり、ＮチャネルＭＯＳトランジスタ４１−２、４１−１３間のＮチャネルＭＯＳトランジスタ４１−３〜４１−１２は図示を省略している。
【００４２】
ここで、ＮチャネルＭＯＳトランジスタ４１−１〜４１−１４のスレッショルド電圧を０.７５［Ｖ］とすると、判定回路３４の出力信号Ｖswh＝Ｈレベルの場合には、ＮチャネルＭＯＳトランジスタ４２＝ＯＮとなり、書込み用高電圧ＶＰＰは、１３×０.７５＝９.７５［Ｖ］となり、判定回路３４の出力電圧Ｖswh＝Ｌレベルの場合には、ＮチャネルＭＯＳトランジスタ４２＝ＯＦＦとなり、書込み用高電圧ＶＰＰは、１４×０.７５＝１０.５［Ｖ］となる。
【００４３】
図４は負電圧昇圧回路３０の構成を示す回路図であり、図４中、４４は接地電圧ＶＳＳを供給する接地線、４５−１、４５−２、４５−３、４５−ｎ、４６−１、４６−２、４６−３、４６−ｎはＰチャネルＭＯＳトランジスタ、４７−１、４７−２、４７−３、４７−ｎはキャパシタである。
【００４４】
なお、ＰチャネルＭＯＳトランジスタ４５−３、４５−ｎ間のＰチャネルＭＯＳトランジスタ４５−４〜４５−（ｎ−１）と、ＰチャネルＭＯＳトランジスタ４６−３、４６−ｎ間のＰチャネルＭＯＳトランジスタ４６−４〜４６−（ｎ−１）と、キャパシタ４７−３、４７−ｎ間のキャパシタ４７−４〜４７−（ｎ−１）とは図示を省略している。
【００４５】
図５は負電圧リミッタ回路３１の構成を示す回路図であり、図５中、４９は基準電圧Ｖref2として１.５［Ｖ］を出力する基準電圧生成回路であり、５０は電源線、５１は抵抗、５２、５３はダイオードである。
【００４６】
また、５４−１、５４−２、５４−１６はダイオード接続されて、基準電圧生成回路４９の基準電圧出力端と負電圧昇圧回路３０の昇圧電圧出力端との間に直列接続されたＰチャネルＭＯＳトランジスタであり、ＰチャネルＭＯＳトランジスタ５４−２、５４−１６間のＰチャネルＭＯＳトランジスタ５４−３〜５４−１５は図示を省略している。
【００４７】
また、５５は判定回路３４の出力信号Ｖswhを反転するインバータ、５６は伝送スイッチ回路であり、５７は判定回路３４の出力信号Ｖswhによりオン、オフが制御されるＮチャネルＭＯＳトランジスタ、５８はインバータ５５の出力によりオン、オフが制御されるＰチャネルＭＯＳトランジスタである。
【００４８】
ここで、ＰチャネルＭＯＳトランジスタ５４−１〜５４−１６のスレッショルド電圧を０.７５［Ｖ］とすると、判定回路３４の出力電圧Ｖswh＝Ｈレベルの場合には、伝送スイッチ回路５６＝ＯＮとなり、消去用高電圧−ＶＰＰは、１.５−１５×０.７５＝−９.７５［Ｖ］となり、判定回路３４の出力電圧Ｖswh＝Ｌレベルの場合には、伝送スイッチ回路５６＝ＯＦＦとなり、消去用高電圧−ＶＰＰは、１.５−１６×０.７５＝−１０.５［Ｖ］となる。
【００４９】
図６はカウンタ回路３２の構成を示す回路図であり、図６中、６０は電源線、６１はメモリセルアレイ部２０の不揮発性メモリセルの書換え回数をカウントするための電気的消去及び書込みが可能なスタックド・ゲート型ＮチャネルＭＯＳトランジスタ、６２は負荷素子をなすＰチャネルＭＯＳトランジスタである。
【００５０】
また、６３はスタックド・ゲート型ＮチャネルＭＯＳトランジスタ６１を制御する制御回路であり、６４はＮチャネルＭＯＳトランジスタ、６５はＰチャネルＭＯＳトランジスタ、φERSはメモリセルアレイ部２０の不揮発性メモリセルの消去が行われるごとにパルス状にＨレベルとされる消去制御信号である。
【００５１】
ここに、ＮチャネルＭＯＳトランジスタ６４は、ソースをスタックド・ゲート型ＮチャネルＭＯＳトランジスタ６１のゲートに接続し、ドレインを正電圧リミッタ回路２９の出力端に接続し、消去制御信号φERSによりオン、オフが制御されるものである。
【００５２】
また、ＰチャネルＭＯＳトランジスタ６５は、ソースを電源線６０に接続し、ドレインをスタックド・ゲート型ＮチャネルＭＯＳトランジスタ６１のゲートに接続し、消去制御信号φERSによりオン、オフが制御されるものである。
【００５３】
ここで、消去制御信号φERS＝Ｈレベルとされると、ＮチャネルＭＯＳトランジスタ６４＝ＯＮ、ＰチャネルＭＯＳトランジスタ６５＝ＯＦＦとなり、スタックド・ゲート型ＮチャネルＭＯＳトランジスタ６１のゲートに書込み用高電圧ＶＰＰが供給され、スタックド・ゲート型ＮチャネルＭＯＳトランジスタ６１に対する書込みが行われる。
【００５４】
そして、消去制御信号φERS＝Ｌレベルとされると、ＮチャネルＭＯＳトランジスタ６４＝ＯＦＦ、ＰチャネルＭＯＳトランジスタ６５＝ＯＮとなり、スタックド・ゲート型ＮチャネルＭＯＳトランジスタ６１のゲートに電源電圧ＶＣＣが供給され、スタックド・ゲート型ＮチャネルＭＯＳトランジスタ６１は読み出し状態とされ、スタックド・ゲート型ＮチャネルＭＯＳトランジスタ６１のドレイン電圧がメモリセルアレイ部２０の不揮発性メモリセルの書換え回数を示す電圧Ｖcntとして出力される。
【００５５】
ここに、図７はカウンタ回路３２の動作を説明するための図であり、スタックド・ゲート型ＮチャネルＭＯＳトランジスタ６１に対する書込み回数とスタックド・ゲート型ＮチャネルＭＯＳトランジスタ６１のコントロ−ルゲート・ソース間電圧（ＶCG-S）対ドレイン電流（Ｉd）特性を示している。
【００５６】
図７中、矢印Ａは、スタックド・ゲート型ＮチャネルＭＯＳトランジスタ６１に書込みが行われるごとに、スタックド・ゲート型ＮチャネルＭＯＳトランジスタ６１のＶCG-S−Ｉd特性が、図中、右方向にシフトすることを示している。
【００５７】
すなわち、スタックド・ゲート型ＮチャネルＭＯＳトランジスタ６１は、書込みが行われるごとにドレイン電流Ｉdを小さくし、この結果、カウンタ回路３２の出力電圧Ｖcntは、メモリセルアレイ部２０の書換えが行われるごとに高くなっていく。
【００５８】
図８は基準電圧生成回路３３の構成を示す回路図であり、図８中、６７は電源線、６８はＮチャネルＭＯＳトランジスタ、６９は負荷素子をなすＰチャネルＭＯＳトランジスタである。
【００５９】
ここに、基準電圧生成回路３３は、メモリセルアレイ部２０の不揮発性メモリセルの書換えの回数が所定値になったときのカウンタ回路３２の出力電圧Ｖcntと同一電圧値の基準電圧Ｖref1を生成するように回路定数が設定されているものである。
【００６０】
図９は判定回路３４の構成を示す回路図である。図９中、７１は電源線、７２は差動アンプであり、７３はカウンタ回路３２の出力電圧Ｖcntが入力されるＮチャネルＭＯＳトランジスタ、７４は基準電圧Ｖref1が入力されるＮチャネルＭＯＳトランジスタである。
【００６１】
また、７５、７６はカレントミラー負荷回路を構成するＰチャネルＭＯＳトランジスタ、７７はバイアス電圧Ｖｂが供給される定電流源用のＮチャネルＭＯＳトランジスタである。
【００６２】
また、７８は出力回路であり、７９は差動アンプ７２の出力によりオン、オフが制御されるＰチャネルＭＯＳトランジスタ、８０はバイアス電圧Ｖｂが供給される定電流源用のＮチャネルＭＯＳトランジスタである。
【００６３】
このように構成された判定回路３４においては、カウンタ回路３２の出力電圧Ｖcnt≦基準電圧Ｖref1の間は、出力信号Ｖswh＝Ｈレベルを維持し、カウンタ回路３２の出力電圧Ｖcnt＞基準電圧Ｖref1となると、出力信号Ｖswh＝Ｌレベルとなる。
【００６４】
図１０は本発明の不揮発性半導体記憶装置の第１実施形態の動作を説明するための図であり、カウンタ回路３２の出力電圧Ｖcntと、基準電圧Ｖref1と、判定回路３４の出力信号Ｖswhとの関係を示している。
【００６５】
すなわち、初期状態においては、カウンタ回路３２の出力電圧Ｖcnt＜基準電圧Ｖref1の状態にあり、その後、メモリセルアレイ部２０の不揮発性メモリセルの書換えが行われるごとにスタックド・ゲート型ＮチャネルＭＯＳトランジスタ６１に対する書込みが行われるので、メモリセルアレイ部２０の書換えが行われるごとにカウンタ回路３２の出力電圧Ｖcntは徐々に高くなっていく。
【００６６】
そして、メモリセルアレイ部２０の書換え回数が所定値になると、カウンタ回路３２の出力電圧Ｖcnt＝基準電圧Ｖref1となり、その後、メモリセルアレイ部２０の書換え回数が所定値を越えると、カウンタ回路３２の出力電圧Ｖcnt＞基準電圧Ｖref1となる。
【００６７】
他方、判定回路３４においては、カウンタ回路３２の出力電圧Ｖcnt≦基準電圧Ｖref1の間は、出力信号Ｖswh＝Ｈレベルが維持され、カウンタ回路３２の出力電圧Ｖcnt＞基準電圧Ｖref1となると、出力信号Ｖswh＝Ｌレベルになる。
【００６８】
ここに、判定回路３４の出力信号Ｖswh＝Ｈレベルの間は、正電圧リミッタ回路２９から出力される書込み用高電圧ＶＰＰ＝９.７５［Ｖ］、負電圧リミッタ回路３１から出力される消去用高電圧−ＶＰＰ＝−９.７５［Ｖ］となる。
【００６９】
その後、判定回路３４の出力信号Ｖswh＝Ｌレベルになると、正電圧リミッタ回路２９から出力される書込み用高電圧ＶＰＰ＝１０.５［Ｖ］、負電圧リミッタ回路３１から出力される消去用高電圧−ＶＰＰ＝−１０.５［Ｖ］となる。
【００７０】
なお、図１１は本発明の不揮発性半導体記憶装置の第１実施形態の効果を示す図であり、不揮発性メモリセルの書換え回数と消去時間との関係を示しており、破線Ｂは従来の場合である。
【００７１】
このように、本発明の不揮発性半導体記憶装置の第１実施形態によれば、メモリセルアレイ部２０の不揮発性メモリセルの書換え回数が所定値を越えたときは、電圧値を高くした書込み用高電圧ＶＰＰ及び消去用高電圧−ＶＰＰを不揮発性メモリセルに供給することができるので、長くなっている消去時間を短くし、消去の高速化を図ることができ、高速性能を維持することができる。
【００７２】
また、本発明の不揮発性半導体記憶装置の第１実施形態によれば、カウンタ回路３２にスタックド・ゲート型ＮチャネルＭＯＳトランジスタ６１を設け、このスタックド・ゲート型ＮチャネルＭＯＳトランジスタ６１に対する書込みを行うことによりメモリセルアレイ部２０の不揮発性メモリセルの書換え回数をカウントするように構成したので、レジスタ等を使用してカウンタ回路を構成する場合に比較して、カウンタ回路の規模をきわめて小さくすることができるという格別の効果を得ることができる。
【００７３】
本発明の不揮発性半導体記憶装置の第２実施形態・・図１２〜図１７
図１２は本発明の不揮発性半導体記憶装置の第２実施形態の要部を示す回路図であり、本発明の不揮発性半導体記憶装置の第２実施形態は、図１に示す本発明の不揮発性半導体記憶装置の第１実施形態が備える高電圧供給回路２３と回路構成の異なる高電圧供給回路８２を設け、その他については、図１に示す本発明の不揮発性半導体記憶装置の第１実施形態と同様に構成したものである。
【００７４】
高電圧供給回路８２は、図１に示す高電圧供給回路２３が備える高電圧生成回路２４及び高電圧生成制御回路２５と回路構成の異なる高電圧生成回路８３及び高電圧生成制御回路８４を備えているものである。
【００７５】
高電圧生成回路８３は、図１に示す高電圧生成回路２４が備える書込み用高電圧生成回路２６及び消去用高電圧生成回路２７と回路構成の異なる書込み用高電圧生成回路８５及び消去用高電圧生成回路８６を備えるものである。
【００７６】
書込み用高電圧生成回路８５は、図１に示す正電圧リミッタ回路２９と回路構成の異なる正電圧リミッタ回路８７を備え、その他については、図１に示す書込み用高電圧生成回路２６と同様に構成したものである。
【００７７】
消去用高電圧生成回路８６は、図１に示す負電圧リミッタ回路３１と回路構成の異なる負電圧リミッタ回路８８を備え、その他については、図１に示す消去用高電圧生成回路２７と同様に構成したものである。
【００７８】
高電圧生成制御回路８４は、図１に示す高電圧生成制御回路２５が備える判定回路３４と回路構成の異なる判定回路８９を備え、その他については、図１に示す高電圧生成制御回路２５と同様に構成したものである。
【００７９】
図１３は正電圧リミッタ回路８７の構成を示す回路図であり、図１３中、４１−１、４１−２、４１−１２、４１−１３はダイオード接続されて、正電圧昇圧回路２８の昇圧電圧出力端と接地との間に直列に接続されたＮチャネルＭＯＳトランジスタである。
【００８０】
すなわち、正電圧リミッタ回路８７は、ダイオード接続して、正電圧昇圧回路２８の昇圧電圧出力端と接地との間に直列に接続すべきＮチャネルＭＯＳトランジスタの数を図３に示す正電圧リミッタ回路２９の場合よりも１個少なくし、その他については、図３に示す正電圧リミッタ回路２９と同様に構成したものである。
【００８１】
ここで、ＮチャネルＭＯＳトランジスタ４１−１〜４１−１３のスレッショルド電圧を０.７５［Ｖ］とすると、判定回路８９の出力信号Ｖswh＝Ｈレベルの場合には、ＮチャネルＭＯＳトランジスタ４２＝ＯＮとなり、書込み用高電圧ＶＰＰは、１２×０.７５＝９［Ｖ］となり、判定回路８９の出力信号Ｖswh＝Ｌレベルの場合には、ＮチャネルＭＯＳトランジスタ４２＝ＯＦＦとなり、書込み用高電圧ＶＰＰは、１３×０.７５＝９.７５［Ｖ］となる。
【００８２】
図１４は負電圧リミッタ回路８８の構成を示す回路図であり、図１４中、５４−１、５４−２、５４−１５はダイオード接続されて、基準電圧生成回路４９の基準電圧出力端と負電圧昇圧回路３０の昇圧電圧出力端との間に直列接続されたＰチャネルＭＯＳトランジスタである。
【００８３】
すなわち、負電圧リミッタ回路８８は、ダイオード接続して、基準電圧生成回路４９の基準電圧出力端と負電圧昇圧回路３０の昇圧電圧出力端との間に直列接続すべきＰチャネルＭＯＳトランジスタを図５に示す負電圧リミッタ回路３１の場合よりも１個少なくし、その他については、図５に示す負電圧リミッタ回路３１と同様に構成したものである。
【００８４】
ここで、ＰチャネルＭＯＳトランジスタ５４−１〜５４−１５のスレッショルド電圧を０.７５［Ｖ］とすると、判定回路８９の出力信号Ｖswh＝Ｈレベルの場合には、伝送スイッチ回路５６＝ＯＮとなり、消去用高電圧−ＶＰＰは、１.５−１４×０.７５＝−９［Ｖ］となり、判定回路８９の出力電圧Ｖswh＝Ｌレベルの場合には、伝送スイッチ回路５６＝ＯＦＦとなり、消去用高電圧−ＶＰＰは、１.５−１５×０.７５＝−９.７５［Ｖ］となる。
【００８５】
図１５は判定回路８９の構成を示す回路図であり、判定回路８９は、図９に示す判定回路３４が備える出力回路７８と回路構成の異なる出力回路９１を設け、その他については、図９に示す判定回路３４と同様に構成したものである。
【００８６】
ここに、出力回路９１は、ＰチャネルＭＯＳトランジスタ７９のドレイン電圧を反転するインバータ９２を設け、インバータ９２の出力信号を判定回路８９の出力信号Ｖswhとするようにし、その他については、図９に示す出力回路７８と同様に構成したものである。
【００８７】
このように構成された判定回路８９においては、カウンタ回路３２の出力電圧Ｖcnt≦基準電圧Ｖref1の間は、出力信号Ｖswh＝Ｌレベルを維持し、カウンタ回路３２の出力電圧Ｖcnt＞基準電圧Ｖref1となると、出力信号Ｖswh＝Ｈレベルとなる。
【００８８】
図１６は本発明の不揮発性半導体記憶装置の第２実施形態の動作を説明するための図であり、カウンタ回路３２の出力電圧Ｖcntと、基準電圧Ｖref1と、判定回路８９の出力信号Ｖswhとの関係を示している。
【００８９】
すなわち、初期状態においては、カウンタ回路３２の出力電圧Ｖcnt＜基準電圧Ｖref1の状態にあり、その後、メモリセルアレイ部２０の不揮発性メモリセルの書換えが行われるごとにスタックド・ゲート型ＮチャネルＭＯＳトランジスタ６１に対する書込みが行われるので、メモリセルアレイ部２０の書換えが行われるごとにカウンタ回路３２の出力電圧Ｖcntは徐々に高くなっていく。
【００９０】
そして、メモリセルアレイ部２０の書換え回数が所定値になると、カウンタ回路３２の出力電圧Ｖcnt＝基準電圧Ｖref1となり、その後、メモリセルアレイ部２０の書換え回数が所定値を越えると、カウンタ回路３２の出力電圧Ｖcnt＞基準電圧Ｖref1となる。
【００９１】
他方、判定回路８９においては、カウンタ回路３２の出力電圧Ｖcnt≦基準電圧Ｖref1の間は、出力信号Ｖswh＝Ｌレベルを維持し、カウンタ回路３２の出力電圧Ｖcnt＞基準電圧Ｖref1となると、出力信号Ｖswh＝Ｈレベルになる。
【００９２】
ここに、判定回路８９の出力信号Ｖswh＝Ｌレベルの間は、正電圧リミッタ回路８７から出力される書込み用高電圧ＶＰＰ＝９.７５［Ｖ］、負電圧リミッタ回路８８から出力される消去用高電圧−ＶＰＰ＝−９.７５［Ｖ］となる。
【００９３】
その後、判定回路８９の出力信号Ｖswh＝Ｈレベルになると、正電圧リミッタ回路８７から出力される書込み用高電圧ＶＰＰ＝９［Ｖ］となり、負電圧リミッタ回路８８から出力される消去用高電圧−ＶＰＰ＝−９［Ｖ］となる。
【００９４】
なお、図１７は本発明の不揮発性半導体記憶装置の第２実施形態の効果を示す図であり、不揮発性メモリセルの書換え回数と消去時間との関係を示しており、破線Ｃは従来の場合である。
【００９５】
このように、本発明の不揮発性半導体記憶装置の第２実施形態によれば、メモリセルアレイ部２０の不揮発性メモリセルの書換え回数が所定値を越えたときは、電圧値を低くした書込み用高電圧ＶＰＰ及び消去用高電圧−ＶＰＰを不揮発性メモリセルに供給することができるので、不揮発性メモリセルに与えるストレスを緩和して不揮発性メモリセルの寿命を長くし、信頼性の低下を避けることができる。
【００９６】
また、本発明の不揮発性半導体記憶装置の第２実施形態によれば、カウンタ回路３２にスタックド・ゲート型ＮチャネルＭＯＳトランジスタ６１を設け、このスタックド・ゲート型ＮチャネルＭＯＳトランジスタ６１に対する書込みを行うことによりメモリセルアレイ部２０の不揮発性メモリセルの書換え回数をカウントするように構成したので、レジスタ等を使用してカウンタ回路を構成する場合に比較して、カウンタ回路の規模をきわめて小さくすることができるという格別の効果を得ることができる。
【００９７】
【発明の効果】
以上のように、本発明中、第１の発明の不揮発性半導体記憶装置によれば、メモリセルアレイ部の不揮発性メモリセルの書換え回数が所定値を越えたときは、電圧値を高くした書込み用高電圧及び消去用高電圧を不揮発性メモリセルに供給することができるので、長くなっている消去時間を短くし、消去の高速化を図ることができ、高速性能を維持することができる。
【００９８】
また、本発明中、第２の発明の不揮発性半導体記憶装置によれば、不揮発性メモリセルの書換え回数が所定値を越えたときは、電圧値を低くした書込み用高電圧及び消去用高電圧を不揮発性メモリセルに供給することができるので、不揮発性メモリセルに与えるストレスを緩和して不揮発性メモリセルの寿命を長くし、信頼性の低下を避けることができる。
【００９９】
また、本発明中、第３の発明の不揮発性半導体記憶装置の内部動作方法によれば、メモリセルアレイ部の不揮発性メモリセルの書換え回数が所定値を越えたときは、電圧値を高くした書込み用高電圧及び消去用高電圧を不揮発性メモリセルに供給することができるので、長くなっている消去時間を短くし、消去の高速化を図ることができ、高速性能を維持することができる。
【０１００】
また、本発明中、第４の発明の不揮発性半導体記憶装置の内部動作方法によれば、不揮発性メモリセルの書換え回数が所定値を越えたときは、電圧値を低くした書込み用高電圧及び消去用高電圧を不揮発性メモリセルに供給することができるので、不揮発性メモリセルに与えるストレスを緩和して不揮発性メモリセルの寿命を長くし、信頼性の低下を避けることができる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置の第１実施形態の要部を示す回路図である。
【図２】本発明の不揮発性半導体記憶装置の第１実施形態が備える正電圧昇圧回路の構成を示す回路図である。
【図３】本発明の不揮発性半導体記憶装置の第１実施形態が備える正電圧リミッタ回路の構成を示す回路図である。
【図４】本発明の不揮発性半導体記憶装置の第１実施形態が備える負電圧昇圧回路の構成を示す回路図である。
【図５】本発明の不揮発性半導体記憶装置の第１実施形態が備える負電圧リミッタ回路の構成を示す回路図である。
【図６】本発明の不揮発性半導体記憶装置の第１実施形態が備えるカウンタ回路の構成を示す回路図である。
【図７】本発明の不揮発性半導体記憶装置の第１実施形態が備えるカウンタ回路の動作を説明するための図である。
【図８】本発明の不揮発性半導体記憶装置の第１実施形態が備える基準電圧生成回路の構成を示す回路図である。
【図９】本発明の不揮発性半導体記憶装置の第１実施形態が備える判定回路の構成を示す回路図である。
【図１０】本発明の不揮発性半導体記憶装置の第１実施形態の動作を説明するための図である。
【図１１】本発明の不揮発性半導体記憶装置の第１実施形態の効果を示す図である。
【図１２】本発明の不揮発性半導体記憶装置の第２実施形態の要部を示す回路図である。
【図１３】本発明の不揮発性半導体記憶装置の第２実施形態が備える正電圧リミッタ回路の構成を示す回路図である。
【図１４】本発明の不揮発性半導体記憶装置の第２実施形態が備える負電圧リミッタ回路の構成を示す回路図である。
【図１５】本発明の不揮発性半導体記憶装置の第２実施形態が備える判定回路の構成を示す回路図である。
【図１６】本発明の不揮発性半導体記憶装置の第２実施形態の動作を説明するための図である。
【図１７】本発明の不揮発性半導体記憶装置の第２実施形態の効果を示す図である。
【図１８】従来の不揮発性半導体記憶装置の一例の要部を示す回路図である。
【図１９】図１８に示す従来の不揮発性半導体記憶装置が備えるメモリセルアレイ部の不揮発性メモリセルの構造を示す模式的断面図である。
【図２０】図１８に示す従来の不揮発性半導体記憶装置が備えるメモリセルアレイ部の不揮発性メモリセルの書込み時、消去時及び読出し時のコントロール・ゲート電圧、ソース電圧及びドレイン電圧を示す表図である。
【図２１】図１８に示す従来の不揮発性半導体記憶装置が備えるメモリセルアレイ部の不揮発性メモリセルの消去工程を説明するための模式図である。
【図２２】図１８に示す従来の不揮発性半導体記憶装置が備えるメモリセルアレイ部の不揮発性メモリセルの書換え回数と消去時間との関係を示す図である。
【図２３】高電圧の大小と不揮発性メモリセルの書換え回数、消去時間及び寿命との関係を示す図である。
【符号の説明】
（図１）
２６  書込み用高電圧生成回路
２７  消去用高電圧生成回路
（図１２）
８５  書込み用高電圧生成回路
８６  消去用高電圧生成回路
【図１】
0004132323.tif 000002
【図２】
0004132323.tif 000003
【図３】
0004132323.tif 000004
【図４】
0004132323.tif 000005
【図５】
0004132323.tif 000006
【図６】
0004132323.tif 000007
【図７】
0004132323.tif 000008
【図８】
0004132323.tif 000009
【図９】
0004132323.tif 000010
【図１０】
0004132323.tif 000011
【図１１】
0004132323.tif 000012
【図１２】
0004132323.tif 000013
【図１３】
0004132323.tif 000014
【図１４】
0004132323.tif 000015
【図１５】
0004132323.tif 000016
【図１６】
0004132323.tif 000017
【図１７】
0004132323.tif 000018
【図１８】
0004132323.tif 000019
【図１９】
0004132323.tif 000020
【図２０】
0004132323.tif 000021
【図２１】
0004132323.tif 000022
【図２２】
0004132323.tif 000023
【図２３】
0004132323.tif 000024