(57)【特許請求の範囲】
【請求項１】
ハイブリッドの半導体イメージング・デバイスであって、
第１の面上にバイアス接点を備え、第２の面上に複数の検出器セル接点を備えている検出器基板と、
複数の読出し回路および対応している複数の読出し回路接点を含む複数の読出し基板と、
前記それぞれの検出器セル接点からトランスファー・セル接点位置まで前記検出器基板上を延びている導電性トラックとを備え、
前記読出し回路接点のそれぞれは前記読出し基板の一面上に位置し、少なくとも１つの前記読出し回路接点は前記それぞれの検出器セル接点に関してオフセットされ、
前記複数の読出し基板は、それぞれの検出器セル接点に電気的に接続された前記読出し回路接点を介して前記検出器基板に接続され、
前記トランスファー・セル接点は前記少なくとも１つの読出し回路接点に接続され、少なくとも１つの前記読出し回路接点を前記それぞれの検出器セル接点に接続することを特徴とするイメージング・デバイス。
【請求項２】
請求項１に記載のデバイスにおいて、
前記複数の読出し基板が前記検出器基板に対してバンプ・ボンディングされていることを特徴とするデバイス。
【請求項３】
請求項１に記載のデバイスにおいて、
前記導電性トラックが前記検出器基板の前記第２の面上に形成され、中間の絶縁層によってそこから電気的に絶縁されていることを特徴とするデバイス。
【請求項４】
請求項１に記載のデバイスにおいて、
前記導電性トラックが中間基板上に形成されていることを特徴とするデバイス。
【請求項５】
請求項１乃至４の何れかに記載のデバイスにおいて、
前記読出し基板に対して付加されて電気的に接続されている支持用基板を含むことを特徴とするデバイス。
【請求項６】
請求項５に記載のデバイスにおいて、
前記読出し基板が前記読出し基板の第１の面において前記検出器基板に対して接続されており、前記読出し基板が前記読出し基板の第２の面において前記支持用基板に対して付加されて電気的に接続されていることを特徴とするデバイス。
【請求項７】
請求項５または６に記載のデバイスにおいて、
前記読出し基板が前記支持用基板に対してバンプ・ボンディングされていることを特徴とするデバイス。
【請求項８】
請求項５に記載のデバイスにおいて、
前記読出し用基板が前記支持用基板に対してワイヤ・ボンドによって電気的に接続されていることを特徴とするデバイス。
【請求項９】
請求項１乃至８の何れかに記載のデバイスを含むことを特徴とするイメージング装置。
【請求項１０】
ハイブリッドの半導体イメージング・デバイスを製造する方法であって、
第１の面上にバイアス接点を備え、第２の面上に複数の検出器セル接点を備えている検出器基板を形成するステップと、
読出し回路接点を伴う複数の読出し回路を含んでいる複数の読出し基板をそれぞれにシーケンシャルに接続するステップとを含み、
前記読出し回路接点のそれぞれは前記読出し基板の一面上に位置し、
前記複数の読出し基板は、それぞれの検出器セル接点に電気的に接続された前記読出し回路接点を介して前記検出器基板に接続され、
少なくとも１つの読出し回路接点は、前記それぞれの検出器セル接点からトランスファー・セル接点位置まで延びている導電性トラックによってそれぞれの検出器セル接点と間接的に接続され、
前記トランスファー・セル接点は前記少なくとも１つの読出し回路接点に直接的に接続され、
前記間接的な接続により、少なくとも１つの前記読出し回路接点が前記それぞれの検出器セル接点に関してオフセット可能となることを特徴とする方法。
【請求項１１】
請求項１０に記載の方法において、
支持用基板を前記読出し基板に対して機械的および電気的に接続するステップを含むことを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ハイブリッド・イメージング・デバイス、たとえば、Ｘ線などの、エネルギーが１ｋｅＶを超えている放射線の、高エネルギー放射線イメージングのためのハイブリッド・イメージング・デバイスに関する。
【０００２】
【従来の技術】
カセット・フィルム、ワイヤ・チャンバなどの他の様式、シンチレーションの結晶またはスクリーン（たとえば、ヨード化ナトリウムＮａＩ）、ＢＧＯ（酸化ビスマス・ゲルマニウム）およびＣＲプレート（計算機ラジオグラフィ）などのＸ線イメージングのための従来の装置が過去４０年にわたって利用されてきた。
比較的最近、スタンドアローンの実装および、シンチレーションのスクリーンに対して結合されている形式の両方でのＣＣＤベースのデバイス、シリコン・マイクロストリップ検出器および半導体ピクセル検出器などの半導体イメージング・デバイスが採用されてきている。
【０００３】
ＡＳＩＣ（特定用途向けＩＣ）のＣＭＯＳプロセスに基づいた、本出願人の国際特許出願ＷＯ９５／３３３３２号に記述されているような半導体ピクセル検出器は高い空間分解能、直接検出、コンパクト性、高い吸収効率およびリアルタイムのイメージングを提供することができる。しかし、結晶または多結晶の半導体技術に基づいたＡＳＩＣのＣＭＯＳ技術の制限（たとえば、歩留まり）によって、モノリシック検出器の最大サイズは数平方センチメートルに制限される。したがって、個々のモノリシック検出器を組み合わせるための各種方法が提案されてきた。その主な挑戦課題はブラインド領域のない単独のハイブリッド・イメージング・デバイスで可能である面積より大きい連続のイメージング領域を形成することである。
【０００４】
最終の画像においてそのような非活動領域を消去するための一つの方法は、ソフトウェアの補間を使う方法であった。しかし、この方法は失われた情報を復元せず、近似の情報を提供するだけである。
非活動領域の存在しない大きいイメージング領域においてモノリシック検出器を組み合わせるための他の方法が提案されてきている。
【０００５】
上記の本出願人の国際特許出願ＷＯ９５／３３３３２号においては、必要な全体の領域の３分の１が単独の露光において画像化される上記の方法でモザイク状に個々の検出器がスタガー配置されているタイリングの方法が提供されている。
そのモザイクの異なる位置において３回の異なる露光が必要である。この方法は、必要な検出器の合計個数が減少し、欠陥のある検出器の交換が可能なので、コスト効率が良い。しかし、この解決策は二つの後続位置にイメージング領域を移動させる移動装置を必要とする。実質的に連続のカバレージを提供するために合計３回のスナップショットが撮影される。
【０００６】
本出願人の英国特許出願ＧＢ‐Ａ‐２，３０５，０９６号は、支持面上にイメージング・デバイスを装着するための方法を記述しており、その中で、イメージング・デバイスがマウントに対して固定されていてイメージング・デバイスのタイルを形成し、そして次にそのタイルがねじ、真空、または他の締結構造によって支持面上に取外し可能なように装着され、イメージング・デバイスのタイルを非破壊的に取外し可能なように装着することができる。しかし、この出願はイメージング・デバイス間のエッジ効果を回避する問題には対処しない。
【０００７】
ヨーロッパ特許出願ＥＰ‐Ａ‐０，４２１，８６９号においては、個々のイメージ検出器を結合するための方法が記述されている。検出器はステップ型のサポートに接着されていて、一つのステップ上の検出器が次のステップのエッジを超えて伸びており、次の低い方のステップ上の検出器に部分的に重なるようになっている。この方式は大面積の連続イメージングが可能であるが、画像の面積の増加に伴って厚さが増加する剛直なデバイスを提供する。さらに、個々の検出器が装置の上にしっかりと接着されるので、欠陥のあるコンポーネントの交換が考慮されていない。
【０００８】
大面積のイメージングに対するもう一つの方法が、ヨーロッパ特許出願ＥＰ‐Ａ‐０，５７７，４８７号の中で記述されている。この方法は、いくつかの個々の検出器基板を含むイメージング装置を提供し、各基板は互いに隣接して配置され、そして隣接している検出器基板に重なるサポート用基板の手段によって互いにしっかりと結合されている。検出器基板は、インジウム・バンプの手段によってそのサポート用基板に対してしっかりと連結されている。装置の合計厚さはイメージング領域とは無関係であるが、全体の構造は、この場合も剛直である。また、ＥＰ‐Ａ‐０，５７７，４８７号で提案されている構造はエッジ効果、すなわち、二つの検出器間の境界に沿っての非活動領域の影響を受け易い。
【０００９】
したがって、いくつかの提案は機械的な移動を使わずに、そしてソフトウェアの補間を使わずに大面積の連続的なカバレージを提供する。そのような解決策は工業的Ｘ線イメージングおよび非破壊試験の分野以外に、歯科のイメージング、リアルタイム・イメージング、従来のラジオグラフィ（たとえば、胸部Ｘ線撮影）などに応用される。
【００１０】
【発明が解決しようとする課題】
既存の提案は大きいイメージング領域を構築することを意図しているが、約３０ｃｍ2以下のイメージング面積を必要とする応用が存在する。たとえば、口腔内のイメージングにおいては、必要な面積は約１０ｃｍ2であり、総合のイメージング・デバイスの厚さは厳しく制約されており、５ｍｍ以下あるいは、さらによいのは、３ｍｍ以下であることが好ましい。
本発明は、従来の技術の大容積および複雑性および／または移動または補間の必要性のないＣＭＯＳベースの読出しチップを使って、従来のハイブリッド・イメージング・デバイスで可能である面積より大きい面積を提供するハイブリッド半導体イメージング・アレイの提供に対する解決策を提供することを目的としている。
【００１１】
【課題を解決するための手段】
本発明の特定の、そして好適な態様が、添付の独立および従属請求項の中で記述される。従属請求項からの特徴を独立請求項の特徴と、任意の適切な方法で、そしてその請求項で列挙されている特定の単なる組合せだけでなく、組み合わせることができる。
【００１２】
本発明の一つの態様によれば、ハイブリッド半導体イメージング・デバイスが提供され、そのデバイスは、
第１の面上にバイアス接点を有し、第２の面上に複数の検出器セル接点を有している検出器基板と、
複数の読出し回路および対応している複数の読出し回路接点を含む複数の読出し基板と、それぞれの検出器セル接点からトランスファー・セル接点位置まで検出器基板上を延びている導電性トラックとを備える。
読出し回路接点のそれぞれは読出し基板の一面上に位置し、少なくとも１つの読出し回路接点はそれぞれの検出器セル接点に関してオフセットされる。これら複数の読出し基板は、それぞれの検出器セル接点に電気的に接続された読出し回路接点を介して検出器基板に接続される。
トランスファー・セル接点は少なくとも１つの読出し回路接点に接続され、少なくとも１つの読出し回路接点をそれぞれの検出器セル接点に接続する。
【００１３】
したがって、本発明の一つの実施形態は従来の技術とは異なるイメージング・アレイを形成するための方法を提供する。従来の技術の方法は小さいモノリシック検出器を複数の検出基板および複数のＣＭＯＳ読出し層によって大面積のモザイクに結合するための方法に基づいている。普通、検出器基板の数と読出し基板の数とは実質的に等しい。それと反対に、本発明の一つの実施形態においては、イメージング・デバイスは複数の読出しチップが接続されている一つの検出器基板を含む。読出し基板間の電気的または機械的な直接の接触はいずれも不要である。読出し基板は単独の検出器基板に対して機械的および電気的に接続されている。
【００１４】
読出し基板上の読出し回路が対応している検出器セルと直接に整列される必要がなく、それに対して合っていなくてもよい（すなわち、オフセットされている）装置によって、読出し基板間の領域の中、あるいは読出し基板の非活動領域上に置かれている検出器基板の領域（そのような装置にしなかった場合に非活動、あるいは非常に低い分解能となる領域）を分解能の高い活動領域とすることができる。したがって、高い分解能を有する連続の検出面を実現することができる。
【００１５】
本発明の一つの実施形態は検出器の厚さを最小に制限しながら、連続のイメージングを提供するイメージング・デバイスを提供することができる。また、読出し基板を大きくする必要があるために製造歩留まりが低下するようなことなく、比較的大面積のイメージング・デバイスを作り出すことができる。
一つの好適な実施形態においては、複数の読出し基板が読出し検出器基板に対してバンプ・ボンドされている。
【００１６】
導電性トラックによって、読出し回路接点が互いにオフセットされている検出器セル接点に対して接続されるようにすることができる。特に、一つの好適な実施形態においては、導電性トラックがそれぞれの検出器セル接点から読出し回路接点と整列されているトランスファー・セル接点位置まで延びる。次にそのトランスファ接点が読出しセル接点に対してバンプ・ボンドされる。導電性トラックおよびトランスファ接点を検出器基板の第２の面上に、中間の絶縁層によって電気的に絶縁して形成することができる。導電性トラックまたは複数のトラックを他の方法としては、あるいは追加的に別の中間基板上に形成することができる。
【００１７】
また、支持用基板を読出し基板に対して機械的および電気的に接続することもできる。読出し基板は、読出し基板の第１の面において検出器基板に対して機械的および電気的に接続することができ、読出し基板はその読出し基板の第２の面において支持用基板に対して機械的および電気的に接続されている。たとえば、読出し基板を支持用基板に対してバンプ・ボンドすることができる。しかし、電気的接続のためにワイヤ・ボンドが使われることが好ましい。
したがって、支持用基板、またはマザーボードを、検出器基板および読出し基板のアセンブリの機械的支持のために、そして読出し基板に対する電気的接続および読出し基板からの読出しのために提供することができる。
また、本発明は上記のようなイメージング・デバイスを含んでいるイメージング・システムを提供する。
【００１８】
本発明のもう一つの態様によれば、ハイブリッドの半導体イメージング・デバイスを製造する方法が提供されており、その方法は、第１の面上にバイアス接点を有し、第２の面上に複数の検出器セル接点を有している検出器基板を形成するステップと、
それぞれの読出し回路接点を伴う複数の読出し回路を含んでいる複数の読出し基板をシーケンシャルに接続するステップとを含んでいて、読出し回路接点のそれぞれは読み出し基板の一面上に位置し、複数の読出し基板はそれぞれの検出器セル接点に電気的に接続された読出し回路接点を介して検出器基板に接続される。少なくとも１つの読出し回路接点は、それぞれの検出器セル接点からトランスファー・セル接点位置まで延びている導電性トラックによってそれぞれの検出器セル接点と間接的に接続され、トランスファー・セル接点は少なくとも１つの読出し回路接点に直接的に接続される。間接的な接続により、少なくとも１つの読出し回路接点がそれぞれの検出器セル接点に関してオフセット可能となる。
製造時に、欠陥のある半導体基板をボンディング後に取り除き、新しい半導体基板によって置き換えることができる。
【００１９】
【発明の実施の形態】
本発明の実施形態を、添付の図面を参照しながら以下に記述するが、これは単なる例示としてのものにすぎない。
図１は、放射線１４を受ける物体１２の放射線イメージングのための本出願人の国際出願ＷＯ９５／３３３３２号の中で記述されているイメージング・システムの一例１０の概略図である。たとえば、放射線はＸ線であってよく、そして物体１２は、たとえば、人体の一部であってよい。イメージング・デバイスは少なくとも一つのアクティブ・ピクセル半導体イメージング・デバイス（ＡＳＩＤ）１６を含んでいるイメージング・アレイ１５を含む。
【００２０】
図１には一つのＡＳＩＤ  １６だけが示されているが、イメージング・アレイは普通は複数のイメージング・デバイス１６を含む。各イメージング・デバイス１６は複数のイメージ、あるいはピクセル・セル１８を提供する。各イメージング・デバイスはＸ線、γ線またはβ線またはα線などの高エネルギーの入射放射線を直接検出し、対応しているイメージ検出セル上の、あるいはそれに隣接しているランダムにアクセス可能なアクティブな、動的イメージ・セル回路の手段によって、各ピクセル・セルにおいてそのイメージ・セルに入射する放射線を表す値を蓄積する。
【００２１】
イメージング・デバイス１６は、各イメージ、あるいはピクセル・セルがイメージング検出器セル１９と、アクティブなイメージ・セル回路２０とを含んでいる単独の半導体基板（たとえば、シリコン）として構成することができ、あるいは代わりに二つの基板、すなわち、一つはイメージ検出器セル１９のアレイ付きで、そしてもう一つはアクティブ・イメージ・セル回路２０のアレイ付きで、その基板が互いに、たとえば、マイクロバンプ（バンプ・ボンド）によって機械的に連結されている基板として構成することができる。
【００２２】
図２は、基板の連結を示している２基板イメージング・デバイスの概略部分断面図である。イメージ検出器基板４４の個々の検出器セル１９は、マイクロバンプ４６の手段によって読出し基板４２の対応しているセル回路２０に対して連結されている。セル回路２０はＦＥＴのシンボルの手段によって、基板４２の中で図式的に示されている。
【００２３】
検出器基板４４は入射放射線にさらされている基板４４のサイドにある連続的な電極５０を備えている。したがって、図２において入射放射線は上向きの方向に到着すると仮定される。検出器基板４４の後面には、複数の検出器セル電極５４が設けられている。それは検出器基板４４の内部の個々のイメージ検出器セル１９を実効的に形成する検出器セル電極５４のアレイである。バイアス電圧が連続電極５０に印加され、イメージ・セル検出ゾーン５２が連続電極５０とそれぞれの検出器セル電極５４との間に形成されている。各検出器セル電極は、それぞれのマイクロバンプ４６によってそれぞれのセル回路２０に対して電気的および機械的に結合されている。図２の中の表現は、ごく概略的であり、正確な縮尺図ではないことを理解されたい。
フォトンが検出器セル１９において光吸収され、電荷を生成する時、あるいは荷電された放射線が検出器セル１９における検出器基板４４の検出ゾーン５２をイオン化する時、電気パルスがそのイメージ・セル１８に対する検出器基板検出ゾーン５２からセル回路２０へ流れる。
【００２４】
次に、その電気パルスに関連付けられた値が電荷の値として直接に、あるいは後続の到来する放射線から生成される新しい電荷が絶えず加算されるように等価な電圧または電流の値としてのいずれかでアクティブな回路要素の中に蓄積される。可能な蓄積デバイスの例としては、集積されたキャパシタまたは集積されたトランジスタのゲートなどがある。セル回路２０における電荷の蓄積プロセスは、実質的にランダム・アクセスの方法で、各セル回路２０をアドレスすることによって情報を読み出すプロセスを開始するために制御電極２４から制御信号が発行されるまで継続する。蓄積された電荷の値の読出し時に、電荷が絶えず蓄積される。セル回路２０は読出しの後、選択的にリセットすることができ、電荷の蓄積回路要素を放電することができ、そして実際的にデッド・タイムなしで非常に短い時間の間、その時だけイメージ・セルが非活動化される。
【００２５】
したがって、その検出器セル１９の検出器ゾーン上に、たとえば、フォトンまたは放射線の荷電粒子が入射する時、検出器セルの中で生成された電荷を蓄積するために各イメージ・セル１８に対してセル回路２０が設けられている。アクティブなセル回路２０および検出器セル１９のサイズは、数十ミクロン（たとえば、１０〜５０μｍ）のオーダとすることができる。
【００２６】
セル回路の一例の概略図が図３を参照して説明される。この例のセル回路はカスケード接続された増幅器として配置されている電界効果型トランジスタ（ＦＥＴ）を使用する。ＦＥＴ  Ｍ１１Ａ  ７０、および特にそのゲートが電荷蓄積回路を形成する。ＦＥＴ  Ｍ１１Ｂ  ７２は読出し回路を形成する。ＦＥＴ  Ｍ１１Ｃ  ７７はリセット回路を形成する。ＶＢＩＡＳ  ６０は、イメージ・セルの検出器セル１９を形成しているデプレッション・ゾーンに加わるバイアス電圧入力である。検出器セル１９はダイオードのシンボルＤ１１によって表されている。セル回路そのものの中で、ＳＩＧＯＵＴ  ６２はアナログ信号出力であり、ＶＡＮＡ  ６４はアナログ電源の入力である。ＲＥＳ‐Ｒ‐１  ６６は、リセット入力であり、ＥＮＡ‐Ｒ‐１  ６８はセル回路に対するイネーブル入力である。
【００２７】
入射放射線に応答して検出器セル１９の中で発生された電荷は、ＲＥＳ‐Ｒ‐１  ６６およびＥＮＡ‐Ｒ‐１  ６８の入力が両方ともローである時、トランジスタＭ１１Ａ  ７０のゲートの中に自動的に蓄積される。イメージ・セルを読み出すために、ＥＮＡ‐Ｒ‐１  ６８がハイ状態にされ、それによってトランジスタＭ１１Ａ  ７０から、トランジスタＭ１１Ｂ  ７２を通ってＳＩＧＯＵＴ  ６２へ電流が流れる。セル回路はＲＥＳ‐Ｒ‐１  ６６をハイにすることによってリセットされ、その時、ＲＥＳ‐Ｒ‐１  ６６が僅かに数マイクロ秒μｓの間ハイになっていた後、蓄積された電荷がすべてトランジスタＭ１１Ａ  ７０のゲートから取り除かれている。ＲＥＳ‐Ｒ‐１  ６６がロー・レベルへ変わった直後に、電荷がトランジスタＭ１１Ａ  ７０のゲートにおいて蓄積を開始することができる。リセット・パルスがリセット入力ＲＥＳ‐Ｒ‐１  ６６へ供給されなかった場合、イネーブル入力ＥＮＡ‐Ｒ‐１  ６８がハイになる時に読出し動作は、その電荷を破壊せず、蓄積された電荷に直接比例している電流を単に生じる。これによってリセットすることなしに複数回の読出しが可能である。
【００２８】
図３に示されている例において、電荷蓄積機能は電荷蓄積トランジスタＭ１１Ａ  ７０のゲートのキャパシタンスが、図３の検出器セル１９、電荷蓄積回路７０、読出し回路Ｍ１１Ａ  ７２およびリセット回路７７の実質的な（たとえば、９０％以上の）入力ノード・キャパシタンス（合計キャパシタンス）を形成するように配置し、すべての他の回路（および検出器）のコンポーネントの寄生の、あるいは不要なキャパシタンスを最小化することによって、電荷蓄積能力を最大にすることができる。たとえば、３５μｍ×３５μｍのセル回路の場合、Ｍ１１Ａ  ７０のキャパシタンスは、２ｐＦで、ＦＥＴのゲート電圧のダイナミック・レンジを最小２Ｖとすることができる。これは蓄積キャパシティの中での約２５，０００，０００個の電子に対応する。
【００２９】
図１に戻って、制御電極２４は二方向の矢印２２によって図式的に表されている半導体基板上のセル回路１８に接続されている、処理および制御の回路を含む。制御回路２４によって、個々のイメージ・セル１８におけるセル回路２０の中に蓄積された電荷を読み出すために、アドレスされる（たとえば、走査される）個々のイメージ・セル１８に関連付けられたセル回路２０をイネーブルすることができる。電荷の読出しはディジタル化のためのアナログ−ディジタル変換器（ＡＤＣ）および、バイナリ信号を処理するためのデータ・リダクション・プロセッサ（ＤＲＰ）に対して供給される。
【００３０】
制御回路２４は矢印２６によって図式的に表されている径路を経由してイメージ・プロセッサ２８に対してさらにインターフェースされる。イメージ・プロセッサ２８はデータ記憶回路を含み、関連のイメージ・セル１８の位置に沿って各イメージ・セルから読み出された電荷のディジタル値を記憶する。各イメージ・セル１８に対して、そのイメージ・セルから読み出された電荷の値が、そのイメージ・セルに対して既に貯えられていた電荷の値に対して加算され、電荷の値が蓄積されるようにする。結果として、各イメージを、たとえば、データベースの中に格納することができるピクセル値の二次元アレイの表現として格納することができる。
【００３１】
イメージ・プロセッサ２８は与えられたイメージ（すべてのアレイ）またはそのイメージの一部分（そのイメージ・アレイの部分サンプル）を選択するために、データベースの中の貯えられたイメージ・データにアクセスすることができる。イメージ・プロセッサ２８は、その選択されたイメージ位置に対する貯えられた値を読み出し、そして矢印３０によって図式的に表されている径路を経由してデータ表現をディスプレイ３２上に表示させる。そのデータは表示以外の形式で、あるいは表示の他にプリントすることができ、そしてそれ以降の処理操作に対して提供することができる。たとえば、背景およびノイズを一定値として各ピクセルの電荷の値から差し引くことができる。このペデスタルおよび／または背景の減算は、イメージの採取の前に、「空の」イメージが取得される場合に可能である。各ピクセルに対して、背景の値が得られ、そして差し引かれるようにすることができる。
【００３２】
矢印３４によって図式的に表されている径路によって接続されていて、二重矢印３８によって図式的に表されているディスプレイ３２と対話することができるユーザ入力装置３６を使って、イメージング・システムの動作を制御することができる。ユーザ入力装置３６は、たとえば、キーボード、マウスなどを含むことができる。
導入部において説明されたように、従来の技術の欠点なしで図１のアレイを形成するためのハイブリッド半導体イメージング・アレイを提供することのニーズがある。本発明によるイメージング・デバイスの一実施形態がこれを実現する。
【００３３】
図１のデバイス１６として使うための本発明によるイメージング・デバイスの一例を図４に関して次に説明する。
本発明によるイメージング・デバイスの部分断面図である、図４に示されているように、イメージング・デバイスは一元の放射線検出器基板４４と、複数の読出し基板４２．１‐４２．６（ここで６個の読出し基板のうち３個が見える）と、支持用基板８０とを含んでいる。
【００３４】
一元の放射線検出器は、バイアス電圧を印加するための連続の電極５０が一面にあり、それぞれの放射線検出器セル１９に対する入射放射線に応答して発生される電荷を収集するための検出器セル電極、すなわち、接点５４のアレイが反対側の面にある半導体基板を含む。図２を参照して説明されるイメージング・デバイスについては、検出器セル電極５４が電荷収集接点を形成し、それはバイアス電極５０と組み合わさって個々の検出器セルに対する半導体検出器基板４４の中の検出ゾーン５２を実効的に画定する。
【００３５】
検出器基板の材料は、たとえば、シリコン（Ｓｉ）またはテルル化カドミウム（ＣｄＴｅ）またはテルル化カドミウム鉛（ＣｄＺｎＴｅ）、ヨウ化鉛（ＰｄＩ）、ガリウム砒素（ＧａＡｓ）、またはゲルマニウム（Ｇｅ）が可能である。ただし、他の材料も使える。ＣｄＴｅおよびＣｄＺｎＴｅがもっと望ましい選択である。というのは、医学の応用、そして特に口腔イメージングにおいて使われるＸ線のエネルギーに対する感度が高いからである。その電極は基板材料と適合する金または他の導体から形成することができる。放射線セルの画定を改善するために検出器セル接点間にパッシベーションを施すことができる。
【００３６】
複数の読出し基板４２（ＣＭＯＳチップが好ましい）のそれぞれが、読出し回路２０（ＦＥＴの記号で概略的に表されている）のアレイを含んでいる基板を含む。読出し回路２０に対するそれぞれの読出し回路接点２１が、検出器基板４４の対応している検出器セルに接続されている。各読出し基板４２は検出器基板４４に対して機械的および電気的に接続されている。その接続は、バンプ・ボンド、たとえば、インジウム・バンプまたは低温鉛錫ベースの半田ボンドによって行われるのが好ましい。読出し基板はシリコン、基板を使っているＣＭＯＳ技術で実装されることが好ましい。ただし、他の半導体技術も使うことができる。その接点はアルミニウム、金、白金またはニッケルまたは他の導電性材料、またはその半導体技術に適合するそれらの組合せから作ることができる。
【００３７】
支持用基板８０はボンドされた検出器‐読出し基板構造を装着するため、および各読出し基板に対する電気的および電子的な接続を提供するためのマザーボードを形成する。一つの好適な実施形態においては、ボンドされた検出器‐読出し基板構造は、接着によって支持用基板に対して機械的に付加され、ワイヤ・ボンドの手段によって、それに電気的に接続されている。
【００３８】
図４に示されているように、検出器基板上の少なくとも一つ、そして普通は複数の検出器セルが読出し基板上の対応している読出し回路と接続されていない。言い換えれば、検出器基板上の少なくとも一つの検出器セルが、読出し基板上のそれに対応している読出しセルと整列されていない。
読出し基板の読出し回路は読出し基板のエッジまで延びることができるが、普通は、図４に示されているように、読出し回路は読出し基板のすべての４つのエッジまでは延びておらず、非活動領域２３が残っている。
【００３９】
たとえば、読出し基板のエッジ領域は制御、デコーディングおよびマルチプレキシング回路によって占有される可能性がある。他の方法としては、あるいはそれに加えて、そのエッジ領域を使って基板の外部に対する電気的接続（電圧、信号）を行うことができる。これらのエッジ領域に読出し回路が存在しない場合、そのような読出し基板のエッジ領域を覆っている検出器領域が次の方法で入射放射線に対して感じるように保たれる。
【００４０】
ほとんどの場合、読出し回路接点はバンプ・ボンディングを容易化するために検出器セル接点と整列されている。しかし、検出器基板が読出し基板の非活動領域、あるいは読出し基板間のギャップの上にある場合、そのようにはなっていない。したがって、読出しセルのない読出し基板領域の上にある検出器基板領域に対する検出器セル接点は、その検出器セルと整列していない読出しセル接点に対して電気的に接続されるように配置される。したがって、そのような各検出器接点はその読出し半導体基板に対して直接にはバンプ・ボンドされず、その代わりに読出しセル接点と整列しているトランスファ接点（５５、図６参照）まで検出器面の上に導電性ストリップ５３を経由して接続される。
【００４１】
導電性のストリップ５３およびトランスファ接点５５は、検出器基板上に形成されるが、絶縁層５９によって検出器基板の表面から絶縁されている。この概略図は図６を参照して後でより詳しく説明される。読出しセル接点のバンプがない読出し基板領域の上にある検出器領域におけるピクセルのピッチは、図４で見ることができる他の場所のピクセル・ピッチと異なる可能性がある。これによって、とりわけ、検出器の面が導電性トラックによって持ち上げられる可能性がある。検出器基板上の検出器セル接点から、導電性トラックを使って読出し基板上の読出し接点に対してボンドするための同じ方法が、読出し基板間のギャップが小さくてもそれに対応している検出器の領域におけるイメージの連続性を提供するために使える。
【００４２】
複数の読出し基板機械的および電気的に接続されている検出器基板のアセンブリが支持用基板上に装着されている。支持用基板はアセンブリを機械的に支持すること以外に、読出しチップに対する電気的接続も提供する。アセンブリは接着によって支持用基板に対して機械的にボンドするか、あるいは他の方法によってボンドすることができ、そして電気的接続は、たとえば、読出し基板とのワイヤ・ボンドの手段によって行うことができる。他の方法としては、バンプ・ボンディングまたは他のそのような技術によって、機械的および電気的な接続を行うことができる。この場合、読出し基板は読出し基板の上面にある検出器基板に対してバンプ・ボンディングされ、読出し基板の下側の面（図４には示されていない）上の支持用基板に対してバンプ・ボンディングされる。支持用基板は、たとえば、プリント基板（ＰＣＢ）であってもよい。
【００４３】
図５はＣＭＯＳチップによって形成された一つの読出し基板の概略平面図である。ＣＭＯＳの読出しチップ４２は対応している読出し接点のアレイを備えた領域９０の中の読出しセル回路を備えている。エッジ領域９２、９３、９４および９５は読出し回路を含まず、したがって、バンプ・ボンディングのための読出しセル接点を含まない。この例においては、エッジ領域９４が支持用基板に対するワイヤ・ボンドの接続ができるように使われ、検出器基板によってカバーされる必要がない。領域９２は制御、デコーディングおよびマルチプレキシングなどの追加の回路のために確保されている。しかし、領域９２、９３および９５は、検出器によってカバーされていてもよい。
【００４４】
図６は読出し基板に接触するために使われる検出器基板の表面の一部を示している。図６に示されているように、領域５７の中の検出器セル接点５４は、検出器基板４４上の導電性トラック５３によってトランスファ接点５５に対して接続されている。トランスファ接点５５は読出し基板上の読出しセル接点(図示せず）に対してバンプ・ボンディングされている。導電性トラック５３は任意の形状であってよい。導電性トラックとトランスファ接点５５が大きい検出器セルを形成するのを避けるために、それらは、たとえば、パッシベーション（たとえば、窒化アルミニウムまたは二酸化シリコン）または他の絶縁材料の層５９（図６では部分的な層として示されている）の上に導電性トラックおよびトランスファ接点を形成することによって検出器基板の表面から電気的に絶縁されている。
【００４５】
一つの実施形態においては、パッシベーション材料をすべての検出器セル接点間の検出器基板面上に提供し、そのパッシベーション層の上に単純に導電性トラック５３およびトランスファ接点５５が形成されているようにすることができる。領域５７は読出しチップ領域９２、９３または９５（図６には示されていない）の検出器基板が覆っている領域、または二つの隣接している読出しチップ間のギャップであってよい。他の方法としては、導電性トラックを中間基板(図示せず）の上または内部に形成することができる。
【００４６】
図６に示されている領域およびトラックの形状およびサイズは、例を示す目的のためだけのものであり、特定の応用に対して構成することができる。たとえば、領域５７は必ずしも検出器基板４４のエッジまで延びている必要はなく、検出器に関して任意の位置にあってよく、任意のサイズまたは形状であってよい。この方法で、検出器基板４４の放射線入力面全体を放射線に感じるようにすることができ、そして検出器基板４２が組合せにおいて、検出器基板４４の任意の場所における入射放射線に応答するようにすることができる。
【００４７】
したがって、この実施形態においては、ＣＭＯＳの読出しチップのエッジ領域９２、９３、９５は、半導体基板によって完全にカバーされている。しかし、読出しチップのエッジ領域９４は図７に示されているように露出されている。図７は放射線検出器の放射線を受ける面からの平面図であり、読出しチップ４２．１‐４２．６の間の電子的および電気的接続のための検出器基板４４の上側および下側のエッジ（図７に示されているように）を超えて延びているのを示しており、そしてまた支持用基板８０およびワイヤ・ボンド８１も示している。
【００４８】
バンプ・ボンディングのプロセスを容易化するために、読出しチップ４２．１‐４２．６の隣接しているエッジは部分的に接触しないことが好ましい。読出しチップ間のギャップは読出しチップの非活動部分９２、９３および９５の範囲まで図６の中に示されているのと同じ方法で検出器セルの出力の移転を有している領域５７によって補正することができる。上記のように、検出器領域５７の中の検出器セル（ピクセル）のピッチは他の場所のものとは異なる可能性がある。
【００４９】
図７に示されているように、検出器基板４４と複数の読出し基板４２とを含んでいる構造がマザーボードまたは支持用基板８０の上に装着されている。支持用基板８０に対する接続を提供するために、したがって、図７に示されているように読出し基板４２の周辺を超えていくらか延びている。この例においては、読出し基板４２と支持用基板８０との間の接続はワイヤ・ボンド８１によって形成され、そして読出し基板は接着剤によって支持用基板に対して固定されている。
【００５０】
この実装例においては、概略チップ寸法は１８．１３ｍｍ×９．６５ｍｍである。エッジ領域９４の概略寸法は０．５５ｍｍ×９．６５ｍｍであり、図７の半導体基板４２の合計のアクティブな面積は３５．１６ｍｍ×２８．９５ｍｍである。ＣＭＯＳチップ領域２０の上にある検出器領域におけるピクセルのピッチは３５μｍ平方まで小さくすることができ、検出器の領域９２におけるピクセル・ピッチはエッジ９２の上にあるピクセルに対してはたとえば、１４０μｍ平方、そしてエッジ９３、９５の上にあるピクセルに対しては７０μｍというように大きくすることができる。上記のように、支持用基板９０はワイヤ・ボンディングの接続を提供するために読出しチップのサイド２４の上に延びている。支持用基板は各サイドから２ｍｍ以上延びていることが好ましい。ボードは各サイド上で１ｍｍ以上は延びないことがさらに好ましい。また、ボードは各サイドにおいて０．５ｍｍ以上は延びないことがさらに好ましい。
【００５１】
この実装例においては、検出器がＳｉから作られている場合、検出器の厚さは約０．３ｍｍ‐１．０ｍｍとすることができ、あるいは検出器がＣｄＴｅまたはＣｄＺｎＴｅから作られている場合は０．５ｍｍ‐５．０ｍｍとすることができる。ＣＭＯＳチップは厚さが約０．５ｍｍであり、支持用基板の厚さは約０．３ｍｍ‐０．４ｍｍである。
この実装例においては、任意の数のチップを２×ｎのマトリックス（ここでｎは整数）に配列することができる。読出しチップが露出したエッジ９４を備えている場合、読出し基板の二つの段を伴う「ｘ２」の形式にマトリックスが制約される。
【００５２】
好適な実施形態のもう一つの実装例においては、読出しチップのエッジ領域２４は露出されている必要がない。この代わりの実施形態においては、読出し基板の支持用基板に対する電気的および機械的な接続は、図６の平面に対して直角方向に読出し基板・チップを通って電気的接続が走っているそれぞれの共通の面を経由して（たとえば、バンプ・ボンディングの手段によって）実現することができる。この代わりの実装においては、チップはｍ×ｎのマトリックス（ここでｍおよびｎは任意の整数であってよい）に配列することができるので、より大きな領域をカバーすることができる。この実装においては、対応している読出しセル接点と整列していない検出器セル接点の数を図６の実施形態に比べて減らすことができる。しかし、互いに整列していない検出器および読出しセルおよびイメージングの面に沿ってのピクセル・ピッチの変動は普通に発生する。
【００５３】
そのようなイメージング・デバイスを製造するための好適な一つの方法は、チップをシーケンシャルにバンプ・ボンディングする方法である。欠陥のあるチップをボンディングする確率を減らすために、チップの品質管理が極めて有効である。しかし、欠陥のあるチップを取り除くことができ、そして検出器接点をクリーンにした後、新しいチップをボンドすることができる。
したがって、各ＣＭＯＳチップは品質管理に続いて検出器基板上にバンプ・ボンディングされる。欠陥のあるチップをボンディングの後に取り除くことができる。その場合、新しいＣＭＯＳチップがボンドされる前にその検出器上の接触点がクリーンにされる。
【００５４】
記述された実施形態に対して、個々の要素の特定の寸法および個数が示されているが、それらは単に例として与えられているだけであり、本発明の任意の特定の応用および／または特定の応用において使用される技術に対して適応させ得ることを理解されたい。
実際に、本発明の特定の実施形態が記述されてきたが、それらは例として示されているだけであり、それらの実施形態に対する多くの変更／追加および代替案が本発明の範囲内で考案され得ることを理解されたい。
【図面の簡単な説明】
【図１】  イメージング・システムの概略図である。
【図２】  イメージング・デバイスの概略部分断面図である。
【図３】  イメージング・セル回路の概略図である。
【図４】  本発明によるイメージング・デバイスの一例の概略部分断面図である。
【図５】  読出し基板の一例の概略平面図である。
【図６】  検出器基板の一部分の概略図である。
【図７】  本発明によるイメージング・デバイスの一例の概略平面図である。
【図１】
0004112175.tif 000002
【図２】
0004112175.tif 000003
【図３】
0004112175.tif 000004
【図４】
0004112175.tif 000005
【図５】
0004112175.tif 000006
【図６】
0004112175.tif 000007
【図７】
0004112175.tif 000008