(57)【特許請求の範囲】
【請求項１】
それぞれが、ソースが互いに接続された第１のスイッチトランジスタ及び第２のスイッチトランジスタと、一方の電極が前記ソースと接続されたデータ蓄積用のストレージキャパシタとからなる複数のメモリセルと、
それぞれが前記第１のスイッチトランジスタのドレインと接続された複数の第１のビット線と、
それぞれが、前記第２のスイッチトランジスタのドレインと接続され、前記第１のビット線と交互に設けられた複数の第２のビット線と、
それぞれが前記複数の第１のビット線と接続された複数の第１のセンスアンプと、
それぞれが前記複数の第２のビット線と接続された複数の第２のセンスアンプとを備え、
前記複数の第１のセンスアンプを活性化する第１のセンスアンプ活性化信号が活性化状態に保持されている期間に、前記複数の第２のビット線ごとにプリチャージを行なう第２のプリチャージ信号及び前記複数の第２のセンスアンプを活性化する第２のセンスアンプ活性化信号を共に非活性状態として、前記複数の第２ビット線上に複数のメモリセルから読み出しを行なう一方、
前記第２のセンスアンプ活性化信号が活性化状態に保持されている期間に、前記複数の第１のビット線ごとにプリチャージを行なう第１のプリチャージ信号及び前記第１のセンスアンプ活性化信号を共に非活性状態として、前記複数の第１ビット線上に複数のメモリセルから読み出しを行ない、
第１のクロック信号の立ち下がりエッジをトリガとして前記第１のプリチャージ信号を活性化すると共に、前記第１のクロック信号と位相が１８０°異なる第２のクロック信号の立ち上がりエッジをトリガとして前記第２のセンスアンプ活性化信号を活性化する一方、
前記第２のクロック信号の立ち下がりエッジをトリガとして前記第２のプリチャージ信号を活性化すると共に、前記第１のクロック信号の立ち上がりエッジをトリガとして前記第１のセンスアンプ活性化信号を活性化することを特徴とする半導体記憶装置。
【請求項２】
前記複数の第１のビット線電位が確定する前のフローティング状態中に、前記第２のセンスアンプ活性化信号を活性状態に保持して、複数の前記第１のビット線上から複数のメモリセルに書き込みを行なう一方、
前記複数の第２のビット線電位が確定する前のフローティング状態中に、前記第１のセンスアンプ活性化信号を活性状態に保持して、複数の前記第２のビット線上から複数のメモリセルに書き込みを行なうことを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ダイナミックランダムアクセスメモリ回路等からなる半導体記憶装置に関し、特に、一のメモリセルに２つのトランジスタと１つのストレージキャパシタとを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
以下、米国特許第５８５６９４０号に開示されている、１メモリセル当たり２つのトランジスタ及び１つのストレージキャパシタを有し、各メモリセルがそれぞれ２本ずつのワード線及びビット線と接続された、デュアルワード線及びデュアルビット線方式による「省待ち時間（ｌｏｗ  ｌａｔｅｎｃｙ）ＤＲＡＭセル」について図面を参照しながら説明する。
【０００３】
図７は従来の省待ち時間ＤＲＡＭセルを有する半導体記憶装置のメモリセルの回路構成を示している。図７に示すメモリセル１００は、例えば、ゲートが第１のワード線ＷＬ０Ａと接続され、ドレインが第１のビット線ＢＬ０Ａと接続され、ソースがストレージノード１０１と接続された第１のスイッチトランジスタ１０２と、ゲートが第２のワード線ＷＬ０Ｂと接続され、ドレインが第２のビット線ＢＬ０Ｂと接続され、ソースがストレージノード１０１と接続された第２のスイッチトランジスタ１０３と、一方の電極がストレージノード１０１と接続され、他方の電極がセルプレートとなるストレージキャパシタ１０４とを有している。
【０００４】
このように、メモリセル１００は、一のストレージキャパシタ１０４に対して独立に制御可能な第１のスイッチトランジスタ１０２と第２のスイッチトランジスタ１０３とを有している。従って、複数のメモリセル１００における、第１のワード線ＷＬ０Ａ及び第１のビット線ＢＬ０Ａと、第２のワード線ＷＬ０Ｂ及び第２のビット線ＢＬ０Ｂとにインターリーブ動作を行なえるため、読み出し動作及び書き込み動作を高速に行なえる。
【０００５】
【発明が解決しようとする課題】
しかしながら、前記従来の省待ち時間ＤＲＡＭセルを持つ半導体記憶装置は、隣接するビット線に対してインターリーブ動作を行なうため、第１のビット線系ＢＬｎＡ及び第２のビット線系ＢＬｎＢが互いに独立に動作すると、このときのビット線電位の変化に起因するカップリングノイズが隣接するビット線に混入するという問題がある。このカップリングノイズの混入により、メモリセル１００が保持するデータ値が最悪の場合には反転してしまうような事態も起こり得る。
【０００６】
本発明は、前記従来の問題を解決し、一のメモリセルに２つのトランジスタ及び１つのキャパシタを有する半導体記憶装置において、互いに隣接するビット線同士のうち、一方のビット線で発生する干渉ノイズが他方のビット線に混入しないようにすることを目的とする。
【０００７】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、一方のビット線系におけるプリチャージ信号が活性状態又はセンスアンプ活性化信号が活性状態に保持されている間に、他方のビット線系におけるプリチャージ信号又はセンスアンプ活性化信号を非活性状態とする構成とする。
【０００８】
具体的に、本発明に係る半導体記憶装置は、それぞれが、ソースが互いに接続された第１のスイッチトランジスタ及び第２のスイッチトランジスタと、一方の電極がソースと接続されたデータ蓄積用のストレージキャパシタとからなる複数のメモリセルと、それぞれが第１のスイッチトランジスタのドレインと接続された複数の第１のビット線と、それぞれが、第２のスイッチトランジスタのドレインと接続され、第１のビット線と交互に設けられた複数の第２のビット線と、それぞれが複数の第１のビット線と接続された複数の第１のセンスアンプと、それぞれ複数の第２のビット線と接続された複数の第２のセンスアンプとを備え、複数の第１のビット線ごとにプリチャージを行なう第１のプリチャージ信号又は複数の第１のセンスアンプを活性化する第１のセンスアンプ活性化信号が活性状態に保持されている期間に、複数の第２のビット線ごとにプリチャージを行なう第２のプリチャージ信号及び複数の第２のセンスアンプを活性化する第２のセンスアンプ活性化信号が共に非活性状態となる。
【０００９】
本発明の半導体記憶装置によると、例えば、メモリセルに保持されているデータが第２のビット線から読み出される場合には、第２のビット線に印加されている第２のプリチャージ信号がオフにされた後、第２のスイッチトランジスタが活性化されることにより、第２のビット線にストレージキャパシタに蓄積されている電荷が流入する。通常、この時点では第２のセンスアンプ活性化信号は非活性状態であるため第２のセンスアンプは駆動されない。このとき、第２のビット線に隣接する第１のビット線に印加される第１のプリチャージ信号又は第１のセンスアンプ活性化信号が活性状態に保持されている。
【００１０】
従って、まず、第１のプリチャージ信号がハイレベルに保持され且つ第１のセンスアンプ活性化信号がローレベルに保持されている場合は、第１のビット線がプリチャージされてローインピーダンス状態であるため、この後、第２のセンスアンプ活性化信号がハイレベルとなり第２のセンスアンプが活性化されたとしても、ローインピーダンス状態である第１のビット線がシールド線として機能する。
【００１１】
また、第１のプリチャージ信号がローレベルに保持され且つ第１のセンスアンプ活性化信号がハイレベルに保持されている場合は、第１のビット線の電位がハイレベル又はローレベルに電位が確定されてローインピーダンス状態であるため、この後、第２のセンスアンプ活性化信号がハイレベルとなり第２のセンスアンプが活性化されたとしても、ローインピーダンス状態である第１のビット線がシールド線として機能する。
【００１２】
本発明の半導体記憶装置において、第１のプリチャージ信号及び第２のセンスアンプ活性化信号の信号レベルが、同期用クロック信号の一の動作タイミングで変化することが好ましい。ここで、例えば、第１のプリチャージ信号及び第１のセンスアンプ活性化信号を同期用クロック信号の一の動作タイミングで変化し、且つ、第２のプリチャージ信号及び第２のセンスアンプ活性化信号を同期用クロック信号の他の動作タイミングで変化するような構成の場合には、同期用クロック信号の周期が変更されると、第１のプリチャージ信号及び第２のセンスアンプ活性化信号の変化の相対的なタイミングがずれるため、第２のプリチャージ信号及び第２のセンスアンプ活性化信号が非活性状態のときに、第１のプリチャージ信号が変化してしまう事態が起こり得る。しかしながら、第１のプリチャージ信号及び第２のセンスアンプ活性化信号が、同期用クロック信号の一の動作タイミングで変化する構成とすると、クロック周期が変更されたとしても、第１のプリチャージ信号及び第２のセンスアンプ活性化信号の相対的なタイミングがずれなくなるため、第２のプリチャージ信号及び第２のセンスアンプ活性化信号が非活性状態のときに、第１のプリチャージ信号が変化してしまうことがない。
【００１３】
本発明の半導体記憶装置において、ストレージキャパシタに蓄積されているデータが、第２のプリチャージ信号及び第２のセンスアンプ活性化信号が共に非活性状態のときに第２のビット線に読み出されることが好ましい。このようにすると、外部から選択された第２のビット線へのデータ読み出し時に該第２のビット線から生じる干渉ノイズが隣接する第１のビット線にシールドされる。
【００１４】
本発明の半導体記憶装置において、ストレージキャパシタに蓄積されるデータが、第２のプリチャージ信号及び第２のセンスアンプ活性化信号が共に非活性状態のときに書き込まれることが好ましい。このようにすると、外部から選択された第２のビット線へのデータ書き込み時に該第２のビット線から生じる干渉ノイズが隣接する第１のビット線にシールドされる。
【００１５】
【発明の実施の形態】
本発明の一実施形態について図面を参照しながら説明する。
【００１６】
図１は本発明の一実施形態に係る半導体記憶装置におけるメモリセルアレイの模式的な平面構成を示している。図１に示すように、本発明に係る記憶装置は、一のセンスアンプＳＡａ又はＳＡｂに対して互いに隣接してなる相補なビット線対を持たないオープンビット線構成を採る。従って、それぞれがロウ（行）方向に延びる第１のビット線ＢＬａ（ｎ）及び第２のビット線形ＢＬｂ（ｎ）（但し、ｎ＝０，１，２，…）は交互に設けられている。
【００１７】
第１のビット線ＢＬａ（ｎ）の一端部には第１のセンスアンプ系回路１０Ａがそれぞれ設けられ  第２のビット線ＢＬｂ（ｎ）における第１のセンスアンプ１０Ａと反対側の端部には第２のセンスアンプ系回路１０Ｂがそれぞれ設けられている。
【００１８】
また、それぞれが第１のビット線ＢＬａ（ｎ）及び第２のビット線ＢＬｂ（ｎ）と交差する第１のワード線ＷＬａ（ｍ）及び第２のワード線ＷＬｂ（ｍ）（但し、ｍ＝０，１，２，３，…）は、カラム（列）方向に交互に延びるように設けられている。
【００１９】
図１に示すように、第１のワード線ＷＬａ（ｍ）及び第２のワード線ＷＬｂ（ｍ）と、第１のビット線ＢＬａ（ｎ）及び第２のビット線ＢＬｂ（ｎ）とにより囲まれてなる領域にはそれぞれメモリセル２０が設けられている。ここでは、メモリセル２０を２Ｔ１Ｃセルと呼ぶ。
【００２０】
図２は本実施形態に係る２Ｔ１Ｃセル２０の回路構成を示している。図２に示すように、２Ｔ１Ｃセル２０は、ゲートが第１のワード線ＷＬａと接続され、ドレインが第１のビット線ＢＬａと接続され、ソースがストレージノード２１と接続された第１のスイッチトランジスタ２２と、ゲートが第２のワード線ＷＬｂと接続され、ドレインが第２のビット線ＢＬｂと接続され、ソースがストレージノード２１と接続された第２のスイッチトランジスタ２３と、一方の電極がストレージノード２１と接続され、他方の電極がセルプレートとなるストレージキャパシタ２４とを有している。
【００２１】
ここでは、便宜上、２Ｔ１Ｃセル２０が、第１のワード線ＷＬａ（ｍ）及び第１のビット線ＢＬａ（ｎ）によりアクセスされる一の系をポートａと呼び、第２のワード線ＷＬｂ（ｍ）及び第２のビット線ＢＬｂ（ｎ）によりアクセスされる他の系をポートｂと呼ぶ。
【００２２】
図３は図１に示す第１のセンスアンプ系回路１０Ａの詳細な回路構成の一例を示している。図３に示すように、第１のセンスアンプ系回路１０Ａは、ポートａのセンスアンプ系回路であって、一方の第１のビット線ＢＬａと接続された第１のメモリセルアレイ３１と、第１のセンスアンプ系回路１０Ａに対して一方の第１のビット線ＢＬａと反対側に延びる他方の第１のビット線ＢＬＸａと接続された第２のメモリセルアレイ３２とが設けられている。
【００２３】
第１のセンスアンプ系回路１０Ａは、選択された２Ｔ１Ｃセル２０から読み出され、第１のビット線ＢＬａ及びＢＬＸａ間に生じた微小な電位差を増幅するセンスアンプ本体４０と、該センスアンプ本体４０と第１のメモリセルアレイ３１との間に設けられ、第１のビット線ＢＬａ及びＢＬＸａ同士をイコライズするプリチャージ・イコライズ回路５０と、センスアンプ本体４０と第２のメモリセルアレイ３２との間に設けられ、センスアンプ本体４０により増幅された電位差を読み出しデータとして出力するダイレクトセンスリードアンプ６０と、センスアンプ本体４０とダイレクトセンスリードアンプ６０との間に設けられ、第１のビット線ＢＬａ及びＢＬＸａに外部から入力されたデータを書き込むライトスイッチ回路７０とから構成されている。
【００２４】
また、センスアンプ本体４０は、ゲートが第１のセンスアンプ活性化信号ＳＥａを受け、ドレインがセンスアンプ本体４０と接続され、ソースが接地され、センスアンプ本体４０に接地電位を供給するｎ型スイッチトランジスタ８１と、第１のセンスアンプ活性化信号ＳＥａの極性を反転して出力するインバータ８２と、ゲートがインバータ８２の出力を受け、ドレインがセンスアンプ本体４０と接続され、ソースに電源電位が印加され、センスアンプ本体４０に電源電位を供給するｐ型スイッチトランジスタ８３とを有するセンスアンプ駆動回路８０と接続されている。
【００２５】
センスアンプ本体４０は、ゲートが一方の第１のビット線ＢＬａと接続され、ソースがセンスアンプ駆動回路８０からの接地線と接続され、ドレインが他方の第１のビット線ＢＬＸａと接続された第１のｎ型トランジスタ４１と、ゲートが他方の第１のビット線ＢＬＸａと接続され、ソースがセンスアンプ駆動回路８０からの接地線と接続され、ドレインが一方の第１のビット線ＢＬａと接続された第２のｎ型トランジスタ４２と、ゲートが一方の第１のビット線ＢＬａと接続され、ソースがセンスアンプ駆動回路８０からの電源線と接続され、ドレインが他方の第１のビット線ＢＬＸａと接続された第１のｐ型トランジスタ４３と、ゲートが他方の第１のビット線ＢＬＸａと接続され、ソースがセンスアンプ駆動回路８０からの電源線と接続され、ドレインが一方の第１のビット線ＢＬａと接続された第２のｐ型トランジスタ４４とからなる。
【００２６】
ここで、センスアンプ本体４０は、例えば、一方の第１のビット線ＢＬａが他方の第１のビット線ＢＬＸａよりもやや電位が高い状態で活性化されたとすると、第１のｎ型トランジスタ４１及び第２のｐ型トランジスタ４４が駆動し始めることにより、第１のｎ型トランジスタ４１が他方の第１のビット線ＢＬＸａの電位をローレベルとし、且つ、第２のｐ型トランジスタ４４が一方の第１のビット線ＢＬａを電源電位であるハイレベルにまで昇圧する。これにより、第１のビット線ＢＬａ，ＢＬＸａに読み出された電位がそれぞれハイレベル又はローレベルに確定される。
【００２７】
プリチャージ・イコライズ回路５０は、ゲートが第１のプリチャージ信号ＥＱａを受け、ソース・ドレインがそれぞれ第１のビット線ＢＬａ，ＢＬＸａと接続され、第１のビット線ＢＬａ，ＢＬＸａ同士の電位を等価とするイコライズトランジスタ５１と、ゲートが第１のプリチャージ信号ＥＱａを受け、ソースが一方の第１のビット線ＢＬａと接続され、ドレインにプリチャージ電源ＶＢＬＰが印加される第１のプリチャージトランジスタ５２と、ゲートが第１のプリチャージ信号ＥＱａを受け、ソースが他方の第１のビット線ＢＬＸａと接続され、ドレインにプリチャージ電源ＶＢＬＰが印加される第２のプリチャージトランジスタ５３とからなる。
【００２８】
ダイレクトセンスリードアンプ６０は、ゲートが一方の第１のビット線ＢＬａの電位を受け、ソースが接地された第１のｎ型スイッチトランジスタ６１と、ゲートが第１の読み出し制御信号ＲＥａ受け、ソースが第１のｎ型スイッチトランジスタ６１のドレインと接続され、ドレインが一方の第１のデータ線ＤＬａと接続された第２のｎ型スイッチトランジスタ６２と、ゲートが他方の第１のビット線ＢＬＸａの電位を受け、ソースが接地された第３のｎ型スイッチトランジスタ６３と、ゲートが第１の読み出し制御信号ＲＥａ受け、ソースが第３のｎ型スイッチトランジスタ６３のドレインと接続され、ドレインが他方の第１のデータ線ＤＬＸａと接続された第４のｎ型スイッチトランジスタ６４とからなる。
【００２９】
ライトスイッチ回路７０は、ゲートがデコード機能を有する第１の書き込み制御信号ＷＴａを受け、ソース・ドレインが一方の第１のビット線ＢＬａ及び一方の第１のデータ線ＤＬａとそれぞれ接続された第１のｎ型スイッチトランジスタ７１と、ゲートが第１の書き込み制御信号ＷＴａを受け、ソース・ドレインが他方の第１のビット線ＢＬＸａ及び他方の第１のデータ線ＤＬＸａとそれぞれ接続された第２のｎ型スイッチトランジスタ７２とからなる。
【００３０】
なお、ここでは、第１のセンスアンプ系回路１０Ａのみの詳細構成を説明したが、第２のビット線ＢＬｂ及びＢＬＸｂの微小電位差を増幅する第２のセンスアンプ系回路１０Ｂの構成も第１のセンスアンプ系回路１０Ａと同等とする。
【００３１】
以下、前記のように構成された半導体記憶装置の動作について図面を参照しながら説明する。
【００３２】
図４は本実施形態に係る半導体記憶装置における読み出し動作及び書き込み動作の動作タイミングを表わしている。
【００３３】
最初に、図４に示す読み出し動作期間Ｔreを説明する。
【００３４】
まず、図４に示すように、外部から連続して入力された４つの読み出し命令ＲＤ０〜ＲＤ３をコマンドＣｍｄとして受け、同時に入力されたアドレス信号を順次、アドレス信号ａｄｄ０〜ａｄｄ３として受ける。本装置においては、装置全体の同期信号となるシステムクロック信号ＣＬＫから、その２倍の周期を持つポートａ用の第１のクロック信号ＣＬＫａと該第１のクロック信号ＣＬＫａと相補の動作を行なうポートｂ用の第２のクロック信号ＣＬＫｂとを備えている。
【００３５】
ここでは、例えば、アドレス信号ａｄｄ０及びａｄｄ２がポートａをアクセスし、アドレス信号ａｄｄ１及びａｄｄ３がポートｂをアクセスする場合を説明する。さらに、図１に示すメモリセルアレイにおいて、例えば、アドレス信号ａｄｄ０によって第１のワード線ＷＬａ（０）が選択され、アドレス信号ａｄｄ１によって第２のワード線ＷＬｂ（０）が選択され、アドレス信号ａｄｄ２によって第１のワード線ＷＬａ（０）が選択され、アドレス信号ａｄｄ３によって第２のワード線ＷＬｂ（０）選択されるとする。
【００３６】
従って、次に、図４に示す、読み出し動作期間Ｔreにおけるポートａの第１のクロック信号ＣＬＫａの最初の立ち上がりをトリガにして、第１のプリチャージ信号ＥＱａが活性状態から非活性状態に遷移し且つ第１のワード線信号ＷＬａが非活性状態から活性状態に遷移する。このとき、第１のセンスアンプ活性化信号ＳＥａは非活性状態であるため、第１のビット線ＢＬａ（ｎ）（但し、ｎ＝０，１，２，３，…）がフローティング状態となり、選択された第１のワード線ＷＬａと接続された２Ｔ１Ｃセル２０との間で電荷が移動することにより、第１のビット線ＢＬａ（ｎ）の電位がわずかに変動する。
【００３７】
次に、図４に示すように、第１のセンスアンプ活性化信号ＳＥａが非活性状態から活性状態に遷移することにより、図３に示すセンスアンプ駆動回路８０が活性化され、前述したセンスアンプ本体４０の動作により第１のビット線ＢＬａ（ｎ）の電位が確定する。
【００３８】
次に、第１の読み出し制御信号ＲＥａが活性化されることにより、図３に示すダイレクトセンスリードアンプ６０が活性化され、第１のデータ線ＤＬａ又はＤＬＸａに対してビット線電位が反転してなる読み出しデータが出力される。
【００３９】
次に、第１のクロック信号ＣＬＫａの最初の立ち下がりをトリガにして、第１のワード線信号ＷＬａが非活性状態に遷移するのに続いて、第１のセンスアンプ活性化信号ＳＥａ及び第１の読み出し制御信号ＲＥａが非活性状態となり、第１のビット線ＢＬａ（ｎ）に対するアクセスを終了する。
【００４０】
一方、図４に示すように、ポートｂにおいても、第２のクロック信号ＣＬＫｂの最初の立ち上がりをトリガにして、第２のプリチャージ信号ＥＱｂが活性状態から非活性状態に遷移し且つ第２のワード線信号ＷＬｂが非活性状態から活性状態に遷移する。このとき、第２のセンスアンプ活性化信号ＳＥａは非活性状態であるため、第２のビット線ＢＬｂ（ｎ）がフローティング状態となり、選択された第２のワード線ＷＬｂと接続された２Ｔ１Ｃセル２０との間で電荷が移動することにより、第２のビット線ＢＬｂ（ｎ）の電位がわずかに変動する。
【００４１】
次に、図４に示すように、第２のセンスアンプ活性化信号ＳＥｂが非活性状態から活性状態に遷移することにより、第２のビット線ＢＬｂ（ｎ）の電位が確定し、さらに、第２の読み出し制御信号ＲＥｂが活性化されることにより、第２のデータ線ＤＬｂに読み出しデータが出力される。
【００４２】
次に、第２のワード線信号ＷＬｂが非活性状態に遷移するのに続いて、第２のセンスアンプ活性化信号ＳＥｂ及び第２の読み出し制御信号ＲＥｂが非活性状態となり、第２のビット線ＢＬｂ（ｎ）に対するアクセスを終了する。
【００４３】
次に、図４に示す、第１のクロック信号ＣＬＫａの次の立ち上がりをトリガにして、再度、第１のプリチャージ信号ＥＱａが活性状態から非活性状態に遷移し且つ第１のワード線信号ＷＬａが非活性状態から活性状態に遷移する。このとき、第１のセンスアンプ活性化信号ＳＥａは非活性状態であるため、第１のビット線ＢＬａ（ｎ）がフローティング状態となり、選択された第１のワード線ＷＬａと接続された２Ｔ１Ｃセル２０との間で電荷が移動することにより、第１のビット線ＢＬａ（ｎ）の電位がわずかに変動し、続いて、第１のセンスアンプ活性化信号ＳＥａが非活性状態から活性状態に遷移することにより、第１のビット線ＢＬｂ（ｎ）の電位が確定する。このとき、ポートｂの第２のビット線ＢＬｂ（ｎ）においては、第２のプリチャージ信号ＥＱｂがローレベルの非活性状態であり、第２のセンスアンプ活性化信号ＳＥｂがハイレベルの活性状態で保持されているため、第２のビット線ＢＬｂ（ｎ）はローインピーダンス（Ｌｏ−Ｚ）状態にある。
【００４４】
このように、本実施形態の特徴として、読み出し動作期間Ｔreにおいて、ポートａが選択状態であり、第１のビット線ＢＬａ（ｎ）が第１のプリチャージ信号ＥＱａ及び第１のセンスアンプ活性化信号ＳＥａが共に非活性状態であるフローティング状態の期間、さらに、このフローティング状態からセンスアンプ本体４０が活性化される期間中に、ポートｂにおいては、第２のプリチャージ信号ＥＱｂがハイレベルの活性状態が保持され、且つ、第２のセンスアンプ活性化信号ＳＥｂがローレベルの非活性状態に保持されている。これにより、図１に示すポートｂの第２のビット線ＢＬｂ（ｎ）はプリチャージ電位ＶＢＬＰに保持されてローインピーダンス状態であり、フローティング状態の第１のビット線ＢＬａに対して隣接する第２のビット線ＢＬｂの電位がプリチャージ電位ＶＢＬＰに固定されているため、第２のビット線ＢＬｂから第１のビット線ＢＬａへの干渉を防止できる。
【００４５】
また、読み出し動作期間Ｔreにおける第１のクロック信号ＣＬＫａの次の立ち上がりにおいてポートａが選択されている場合には、第１のビット線ＢＬａ（ｎ）が第１のプリチャージ信号ＥＱａ及び第１のセンスアンプ活性化信号ＳＥａが共に非活性状態であるフローティング状態の期間、さらに、このフローティング状態からセンスアンプ本体が活性化される期間中に、ポートｂにおいて、第２のプリチャージ信号ＥＱｂがローレベルの非活性状態が保持され、且つ、第２のセンスアンプ活性化信号ＳＥｂがハイレベルの活性状態に保持されている。これにより、図１に示す第２のビット線ＢＬｂ（ｎ）は活性状態のセンスアンプ本体によりローインピーダンス状態となっており、フローティング状態の第１のビット線ＢＬａに対して隣接する第２のビット線ＢＬｂの電位がハイレベル又はローレベルに固定されているため、第２のビット線ＢＬｂから第１のビット線ＢＬａへの干渉を防止できる。
【００４６】
なお、ポートａとポートｂとの読み出す順序を変えれば、ポートａの第１のビット線ＢＬａからポートｂの第２のビット線ＢＬｂへの干渉を防止できることはいうまでもない。
【００４７】
次に、図４に示す書き込み動作期間Ｔwtを説明する。
【００４８】
まず、図４に示すように、外部から連続して入力された４つの書き込み命令ＷＴ０〜ＷＴ３をコマンドＣｍｄとして受け、同時に入力されたアドレス信号を順次、アドレス信号ａｄｄ０〜ａｄｄ３として受ける。
【００４９】
ここでは、例えば、アドレス信号ａｄｄ０及びａｄｄ２がポートｂをアクセスし、アドレス信号ａｄｄ１及びａｄｄ３がポートａをアクセスする場合を説明する。さらに、図１に示すメモリセルアレイにおいて、例えば、アドレス信号ａｄｄ０によって第２のワード線ＷＬｂ（０）が選択され、アドレス信号ａｄｄ１によって第１のワード線ＷＬａ（０）が選択され、アドレス信号ａｄｄ２によって第２のワード線ＷＬｂ（０）が選択され、アドレス信号ａｄｄ３によって第１のワード線ＷＬａ（０）が選択されるとする。
【００５０】
次に、図４に示す、書き込み動作期間Ｔwtにおけるポートｂの第２のクロック信号ＣＬＫｂの最初の立ち上がりをトリガにして、第２のプリチャージ信号ＥＱｂが活性状態から非活性状態に遷移し且つ第２のワード線信号ＷＬｂ及び第２の書き込み制御信号ＷＴｂが非活性状態から活性状態に遷移する。このとき、第２のセンスアンプ活性化信号ＳＥｂは非活性状態であるため、第２のビット線ＢＬｂ（ｎ）がフローティング状態となる。このとき、本実施形態においては、通常のＤＲＡＭの書き込み動作と異なり、ビット線電位が確定する前のフローティング状態中に、外部から入力されたデータＤin０が第２のデータ線ＤＬｂを介して第２の書き込み制御信号ＷＴｂにより選択された第２のビット線ＢＬｂ（０）に入力される。従って、通常、読み出されたデータが確定するまでの時間及びデータ確定後の、特に読み出されたデータ値と異なるデータ値を書き込む、いわゆる反転書き込みに要する時間を削減できるため、書き込み動作の高速化が容易となる。さらに、反転書き込みを行なわないため、書き込み用回路の駆動能力を低減できるので、該書き込み用回路の回路規模の縮小化及び低消費電力化を図れる。
【００５１】
続いて、第２のセンスアンプ活性化信号ＳＥｂが活性化されて第２のビット線ＢＬｂ（ｎ）の電位が確定し、第２のワード線ＷＬｂが非活性状態となることにより、２Ｔ１Ｃセル２０のストレージキャパシタ２１の入力データ値が確定する。
【００５２】
次に、第２のワード線信号ＷＬｂが非活性状態に遷移するのに続いて、第２のセンスアンプ活性化信号ＳＥｂが非活性状態となり、第２のビット線ＢＬｂ（０）に対するアクセスが終了する。
【００５３】
一方、書き込み動作期間Ｔwtにおけるポートａの第１のクロック信号ＣＬＫａの最初の立ち上がりをトリガにして、第１のプリチャージ信号ＥＱａが活性状態から非活性状態に遷移し且つ第１のワード線信号ＷＬａ及び第１の書き込み制御信号ＷＴａが非活性状態から活性状態に遷移する。このとき、第１のセンスアンプ活性化信号ＳＥａは非活性状態であるため、第１のビット線ＢＬａ（ｎ）がフローティング状態となり、外部から入力されたデータＤin１が第１のデータ線ＤＬａを介して第１の書き込み制御信号ＷＴａにより選択された第１のビット線ＢＬａ（１）に入力される。続いて、第１のセンスアンプ活性化信号ＳＥａが活性化されて第１のビット線ＢＬａ（ｎ）の電位が確定する。
【００５４】
このとき、ポートｂの第２のビット線ＢＬｂ（ｎ）においては、第２のプリチャージ信号ＥＱｂがローレベルの非活性状態であり、第２のセンスアンプ活性化信号ＳＥｂがハイレベルの活性状態で保持されているため、第２のビット線ＢＬｂ（ｎ）はローインピーダンス状態であって、ポートｂのプリチャージ動作は未だ始まっていない。
【００５５】
このように、本実施形態の特徴として、書き込み動作期間Ｔwtにおいて、ポートｂが選択状態であり、第２のビット線ＢＬｂ（ｎ）が第２のプリチャージ信号ＥＱｂ及び第２のセンスアンプ活性化信号ＳＥｂが共に非活性状態であるフローティング状態の期間、さらに、このフローティング状態からセンスアンプ本体が活性化される期間中に、ポートａにおいては、第１のプリチャージ信号ＥＱａがハイレベルの活性状態が保持され、且つ、第１のセンスアンプ活性化信号ＳＥａがローレベルの非活性状態に保持されている。これにより、図１に示すポートａの第１のビット線ＢＬａ（ｎ）はプリチャージ電位ＶＢＬＰに保持されてローインピーダンス状態であるため、該第１のビット線ＢＬａ（ｎ）がシールド線の役割を果たすので、ポートｂの第２の書き込み制御信号ＷＴｂにより選択された第２のビット線ＢＬｂ（０）に書き込み動作による大きな電位変化が生じても、隣接するポートｂの他の非選択状態の第２のビット線ＢＬｂ（１）への干渉を防止できる。
【００５６】
また、書き込み動作期間Ｔwtにおける第１のクロック信号ＣＬＫａの最初の立ち上がりにおいてポートａが選択されている場合には、第１のビット線ＢＬａ（ｎ）が第１のプリチャージ信号ＥＱａ及び第１のセンスアンプ活性化信号ＳＥａが共に非活性状態であるフローティング状態の期間、さらに、このフローティング状態からセンスアンプ本体が活性化される期間中に、ポートｂにおいて、第２のプリチャージ信号ＥＱｂがローレベルの非活性状態が保持され、且つ、第２のセンスアンプ活性化信号ＳＥｂがハイレベルの活性状態に保持されている。これにより、図１に示す第２のビット線ＢＬｂ（ｎ）は活性状態のセンスアンプ本体によりローインピーダンス状態となっているため、該第２のビット線ＢＬｂ（ｎ）がシールド線の役割を果たすので、ポートａの第１の書き込み制御信号ＷＴａにより選択された第１のビット線ＢＬａ（１）に書き込み動作による大きな電位変化が生じても、隣接するポートａの他の非選択状態の第１のビット線ＢＬａ（０）への干渉を防止できる。
【００５７】
以上、説明したように、本実施形態に係る２Ｔ１Ｃセルを有する半導体記憶装置によると、図５のポートａ及びポートｂのそれぞれのビット線電位ＢＬａ及びＢＬｂの電位変化のタイミングチャートに示すように、例えば、ポートａに着目すると、ポートａの第１のプリチャージ信号ＥＱａ及び第１のセンスアンプ活性化信号ＳＥａが共に非活性状態であるフローティング状態（＝ハイインピーダンス状態）とこれに続く第１のセンスアンプ活性化信号ＳＥａが活性化される期間中に、ポートｂにおいて、第２のプリチャージ信号ＥＱｂの活性状態及び第２のセンスアンプ活性化信号ＳＥｂの非活性状態が保持されるか、又は第２のプリチャージ信号ＥＱｂの非活性状態及び第２のセンスアンプ活性化信号ＳＥｂの活性状態が保持されている。
【００５８】
従って、ポートａの第１のビット線ＢＬａ及びポートｂの第２のビット線ＢＬｂが交互に配置されるレイアウト構成を採ることにより、第１のビット線ＢＬａがハイインピーダンス状態の際には、隣接する第２のビット線ＢＬｂが常にローインピーダンス状態であり、該第２のビット線ＢＬｂの電位が固定されているため、隣接する第１のビット線ＢＬａへの干渉を防止することができる。さらに、書き込み動作時には、第２のビット線ＢＬｂが、書き込み動作によって電位が大きく変動する第１のビット線ＢＬａのシールド線となり、第１のビット線ＢＬａ同士の干渉を防止することができる。
【００５９】
さらに、本実施形態に係る半導体記憶装置は、図６の各クロック信号と各ポート用ビット線電位の変化のタイミングチャートに示すように、システムクロック信号ＣＬＫから、ポートａ用の第１のクロック信号ＣＬＫａと、該第１のクロック信号ＣＬＫａを反転させてなるポートｂ用の第２のクロック信号ＣＬＫｂとを有しており、第１のクロック信号ＣＬＫａの立ち下がりエッジをトリガにした第１のプリチャージ信号ＥＱａの活性状態への遷移に基づいてプリチャージ動作を開始すると共に、該第１のクロック信号ＣＬＫａの立ち下がりエッジと同一タイミングである第２のクロック信号ＣＬＫｂの立ち上がりエッジをトリガにした第２のセンスアンプ活性化信号ＳＥｂの活性状態への遷移に基づいてセンス動作を開始する。
【００６０】
例えば、ポートａが、第１のプリチャージ信号及び第１のセンスアンプ活性化信号ＳＥａのトリガとして第１のクロック信号ＣＬＫａの立ち上がりエッジのみを用い、且つ、ポートｂが、第２のプリチャージ信号及び第２のセンスアンプ活性化信号ＳＥｂのトリガとして第２のクロック信号ＣＬＫｂの立ち上がりエッジのみを用いるような場合には、システムクロック信号ＣＬＫの動作周期が変更されると、図６に示す、ポートｂの第２のビット線ＢＬｂのフローティング動作とポートａの第１のビット線ＢＬａのプリチャージ動作とが重なる場合も起こり得る。
【００６１】
しかしながら、本実施形態においては、ポートａの第１のプリチャージ信号ＥＱａとポートｂの第２のセンスアンプ活性化信号ＳＥｂとを、また、ポートｂの第２のプリチャージ信号ＥＱｂとポートａの第１のセンスアンプ活性化信号ＳＥａとを、システムクロック信号ＣＬＫの一のエッジをトリガにして変化させるため、システムクロック信号ＣＬＫの動作周期が変更されたとしても、例えば、ポートｂの第２のビット線ＢＬｂのフローティング動作と、ポートａの第１のビット線ＢＬａのプリチャージ動作とが重なるような事態を防ぐことができる。
【００６２】
なお、本実施形態に係る第１のセンスアンプ系回路１０Ａを構成する、センスアンプ本体４０、プリチャージ・イコライズ回路５０、ダイレクトセンスリードアンプ６０、ライトスイッチ回路７０及びセンスアンプ駆動回路８０の各回路構成は、図３に示した構成に限らず、同等の機能を有する他の回路構成であってもよい。
【００６３】
【発明の効果】
本発明の半導体記憶装置によると、複数の第１のビット線ごとにプリチャージを行なう第１のプリチャージ信号又は複数の第１のセンスアンプを活性化する第１のセンスアンプ活性化信号が活性状態に保持されている期間に、複数の第２のビット線ごとにプリチャージを行なう第２のプリチャージ信号及び複数の第２のセンスアンプを活性化する第２のセンスアンプ活性化信号が非活性状態であるため、この非活性状態において、第２のビット線はフローティング状態であり、第１のプリチャージ信号又は第１のセンスアンプ活性化信号が活性状態に保持されているので、第１のビット線はローインピーダンス状態となる。その結果、フローティング状態の第２のビット線に対して、隣接する第１のビット線の電位が固定されているため、第１のビット線から第２のビット線への干渉を防止できる。さらに、第１のビット線がシールド線として機能するため、書き込み動作によって電位変動が生じた第２のビット線からこれに隣接する他の第２のビット線にノイズが混入することがなくなるので、記憶装置の動作が安定する。
【００６４】
本発明の半導体記憶装置において、第１のプリチャージ信号及び第２のセンスアンプ活性化信号の信号レベルが、同期用クロック信号の一の動作タイミングで変化すると、クロック周期が変更されたとしても、第１のプリチャージ信号及び第２のセンスアンプ活性化信号の相対的なタイミングがずれなくなるため、第２のプリチャージ信号及び第２のセンスアンプ活性化信号が非活性状態のときに、第１のプリチャージ信号が変化してしまうことがないので、第１のビット線のシールド線としての機能を確実に維持できる。
【００６５】
本発明の半導体記憶装置において、ストレージキャパシタに蓄積されているデータが、第２のプリチャージ信号及び第２のセンスアンプ活性化信号が共に非活性状態のときに第２のビット線に読み出されると、互いに隣接する第１のビット線同士の電位が固定されているため、第１のビット線から第２のビット線に対してノイズが混入することがなくなるので、記憶装置の動作が安定する。
【００６６】
本発明の半導体記憶装置において、ストレージキャパシタに蓄積されるデータが、第２のプリチャージ信号及び第２のセンスアンプ活性化信号が共に非活性状態のときに書き込まれると、外部から選択された第２のビット線へのデータ書き込み時に該第２のビット線から生じる干渉ノイズが隣接する第１のビット線にシールドされるため、書き込み動作により電位変動が生じた第２のビット線からこれに隣接する他のビット線にノイズが混入することがなくなるので、記憶装置の動作が安定する。また、ビット線電位が確定する前のフローティング状態中に、書き込み動作を行なうため、読み出されたデータが確定するまでの時間及びデータ確定後の、特に読み出されたデータ値と異なるデータ値を書き込む時間を削減できるので、動作の高速化を一層図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体記憶装置のメモリセルアレイを示す模式的な平面図である。
【図２】本発明の一実施形態に係る半導体記憶装置のメモリセルの回路図である。
【図３】本発明の一実施形態に係る半導体記憶装置におけるセンスアンプ系回路の回路図である。
【図４】本発明の一実施形態に係る半導体記憶装置の読み出し動作及び書き込み動作を示すタイミングチャート図である。
【図５】本発明の一実施形態に係る半導体記憶装置におけるビット線電位の変化の様子を模式的に表わしたタイミングチャート図である。
【図６】本発明の一実施形態に係る半導体記憶装置におけるクロック信号とビット線電位の変化の様子を模式的に表わしたタイミングチャート図である。
【図７】従来の省待ち時間ＤＲＡＭセルを有する半導体記憶装置におけるメモリセルの回路図である。
【符号の説明】
１０Ａ    第１のセンスアンプ系回路
１０Ｂ    第２のセンスアンプ系回路
２０      ２Ｔ１Ｃセル（メモリセル）
２１      ストレージノード
２２      第１のスイッチトランジスタ
２３      第２のスイッチトランジスタ
２４      ストレージキャパシタ
３１      第１のメモリセルアレイ
３２      第２のメモリセルアレイ
４０      センスアンプ本体
４１      第１のｎ型トランジスタ
４２      第２のｎ型トランジスタ
４３      第１のｐ型トランジスタ
４４      第２のｐ型トランジスタ
５０      プリチャージ・イコライズ回路
５１      イコライズトランジスタ
５２      第１のプリチャージトランジスタ
５３      第２のプリチャージトランジスタ
６０      ダイレクトセンスリードアンプ
６１      第１のｎ型スイッチトランジスタ
６２      第２のｎ型スイッチトランジスタ
６３      第３のｎ型スイッチトランジスタ
６４      第４のｎ型スイッチトランジスタ
７０      ライトスイッチ回路
７１      第１のｎ型スイッチトランジスタ
７２      第２のｎ型スイッチトランジスタ
８０      センスアンプ駆動回路
８１      ｎ型スイッチトランジスタ
８２      インバータ
８３      ｐ型スイッチトランジスタ
ＢＬａ    第１のビット線
ＢＬｂ    第２のビット線
ＥＱａ    第１のプリチャージ信号
ＥＱｂ    第２のプリチャージ信号
ＳＥａ    第１のセンスアンプ活性化信号
ＳＥｂ    第２のセンスアンプ活性化信号
【図１】
0004050839.tif 000002
【図２】
0004050839.tif 000003
【図３】
0004050839.tif 000004
【図４】
0004050839.tif 000005
【図５】
0004050839.tif 000006
【図６】
0004050839.tif 000007
【図７】
0004050839.tif 000008