(57)【特許請求の範囲】
【請求項１】
表示領域とその周りを囲む周辺領域とを含む基板、
前記表示領域にマトリックス状に配列された複数のピクセル電極、
前記複数のピクセル電極の各々に一つずつ対応して配置され、対応するピクセル電極に第１電流電極が連結された複数の薄膜トランジスター、
前記複数のピクセル電極の奇数番目のコラムとその次の偶数番目のコラムとの間に一本ずつ配置された複数のデータラインであり、それぞれが、奇数番目のコラムのピクセル電極に対応する薄膜トランジスターの第２電流電極と、その次の偶数番目のコラムのピクセル電極に対応する薄膜トランジスターの第２電流電極とに連結された複数のデータライン、
前記複数のピクセル電極の各行に一本ずつ対応して配置された複数の第１ゲートラインであり、それぞれが、対応する行の奇数番目のピクセル電極に対応する薄膜トランジスターのゲート電極に連結された複数の第１ゲートライン、
前記複数のピクセル電極の各行に一本ずつ対応して配置された複数の第２ゲートラインであり、それぞれが、対応する行の偶数番目のピクセル電極に対応する薄膜トランジスターのゲート電極に連結された複数の第２ゲートライン、
前記複数のデータラインを駆動するデータ駆動回路、
前記表示領域の片側に位置する周辺領域に配置され、前記複数の第１ゲートラインを駆動する第１ゲート駆動回路、及び、
前記表示領域の反対側に位置する周辺領域に、前記第１ゲート駆動回路と前記表示領域に対して左右対称に配置され、前記複数の第２ゲートラインを駆動する第２ゲート駆動回路、
を含む液晶表示装置。
【請求項２】
前記第１及び第２ゲート駆動回路は、前記第１及び第２ゲートラインを通じて伝播されたシフト信号に応答し、互いに交互に複数のゲートラインが順次にスキャンニングされるように駆動する請求項１に記載の液晶表示装置。
【請求項３】
前記第１及び第２ゲート駆動回路各々は、
複数のステージを含み、各ステージの出力信号により前記複数のゲートラインを順次に選択し、第１ゲート駆動回路には第１クロック信号が提供され、第２ゲート駆動回路には前記第１クロック信号と位相が反転された第２クロック信号が提供され、
前記各ステージは、直前のゲートラインが連結された入力端子と、
対応するゲートラインが連結された出力端子と、
次のゲートラインが連結された制御端子と、
対応するクロック信号が入力されるクロック端子と、
前記クロック端子と前記出力端子との間に連結され、ターンオン時にクロック信号のデューテイ期間の間に前記対応するゲートラインをプルアップさせるプルアップ手段と、
前記出力端子と第１電源電圧との間に連結され、ターンオンときに前記対応するゲートラインを前記第１電源電圧にプルダウンさせるプルダウン手段と、
前記プルアップ手段の入力ノードに連結され、前記入力端子に供給される入力信号の上昇エッジに応答して、前記プルアップ手段をターンオンさせ、前記制御端子に供給される制御信号の上昇エッジに応答して、前記プルダウン手段をターンオフさせるプルアップ駆動手段と、
前記プルダウン手段の入力ノードに連結され、前記入力信号の上昇エッジに応答して、前記プルダウン手段をターンオフさせ、前記制御信号の上昇エッジに応答して、前記プルダウン手段をターンオンさせるプルダウン駆動手段と、
前記プルダウン手段の入力ノードと第２電源電圧との間に連結され、前記プルダウン手段の入力ノードに常に第２電源電圧を連結して前記プルダウン手段の入力ノードがフローティングされることを防止するフローティング防止手段と、
を含む請求項２に記載の液晶表示装置。
【請求項４】
前記各ステージは、
前記プルダウン手段の入力ノードと第１電源電圧との間に連結され、前記出力端子の出力信号に応答して、前記プルダウン手段の入力ノードに前記第１電源電圧を連結して、前記プルダウン手段がターンオンされることを防止するターンオン防止手段をさらに含む請求項３に記載の液晶表示装置。
【請求項５】
前記ターンオン防止手段は、
前記プルダウン手段の入力ノードにドレーンが連結され、前記出力端子にゲートが連結され、第１電源電圧にソースが連結されたＮＭＯＳトランジスターにより構成する請求項４に記載の液晶表示装置。
【請求項６】
前記プルアップ駆動手段は、
前記プルアップ手段の入力ノードと前記出力端子との間に連結されたキャパシタと、
前記入力端子にドレーン及びゲートが共通に連結され、前記プルアップ手段の入力ノードにソースが連結された第１トランジスターと、
前記プルアップ手段の入力ノードにドレーンが連結され、前記プルダウン手段の入力ノードにゲートが連結され、ソースが第１電源電圧に連結された第２トランジスターと、
前記プルアップ手段の入力ノードにドレーンが連結され、前記制御端子にゲートが連合され、ソースが第１電源電圧に連結された第３トランジスターと、
を含む請求項３に記載の液晶表示装置。
【請求項７】
前記プルダウン駆動手段は、
前記第２電源電圧にドレーンが結合され、前記制御端子にゲートが連結され、前記プルダウン手段の入力ノードにソースが結合された第４トランジスターと、前記プルダウン手段の入力ノードにドレーンが連結され、前記入力端子にゲートが結合され、ソースが第１電源電圧に連結された第５トランジスターと、
を含む請求項３に記載の液晶表示装置。
【請求項８】
前記フローティング防止手段は、
前記第２電源電圧にドレーン及びゲートが連結され、前記プルダウン手段の入力ノードにソースが連結された第６トランジスターにより構成され、
前記第６トランジスターは前記第５トランジスターのサイズと比較し、相対的に十分に小さいサイズにより構成された請求項３に記載の液晶表示装置。
【請求項９】
前記第５トランジスターと第６トランジスターとのサイズの比は、約２０：１程度である請求項８に記載の液晶表示装置。
【請求項１０】
前記表示領域の薄膜トランジスターとゲート駆動回路の薄膜トランジスターは、ａ−ＳｉＮＭＯＳ  ＴＦＴにより構成する請求項１に記載の液晶表示装置。
【請求項１１】
前記第１及び第２ゲート駆動回路各々は、
複数のステージが従属連結され、各ステージの出力信号により前記複数のゲートラインを順次に選択するシフトレジスタにより構成し、第１ゲート駆動回路には、第１クロック信号が提供され、第２ゲート駆動回路には前記第１クロック信号と位相が反転された第２クロック信号が提供され、
前記各ステージは、
直前のゲートラインが連結された入力端子と、
対応するゲートラインが連結された出力端子と、
次のゲートラインが連結された制御端子と、
対応するクロック信号が入力されるクロック端子と、
前記出力端子に前記第１及び第２クロック信号のうち、対応されるクロック信号を提供するプルアップ手段と、
前記出力端子に第１電源電圧を提供するプルダウン手段と、
前記プルアップ手段の入力ノードに連結され、入力信号の上昇エッジに応答してキャパシタを充電して前記プルアップ手段をターンオンさせ、次のゲートラインの駆動信号の上昇エッジに応答して前記キャパシタを放電させて前記プルアップ手段をターンオフさせるプルアップ駆動手段と、
前記プルダウン手段の入力ノードに連結され、前記プルアップ手段の入力ノードと連結して前記プルダウン手段をターンオフさせ、次のゲートラインの駆動信号の上昇エッジに応答して前記プルダウン手段をターンオンさせるプルダウン駆動手段と、
を含む請求項２に記載の液晶表示装置。
【請求項１２】
前記プルアップ駆動手段は、
前記プルアップ手段の入力ノードと前記出力端子に連結されたキャパシタと、
ドレーンが第２電源電圧に連結され、入力信号にゲートが連結され、前記プルアップ手段の入力ノードにソースが連結された第１トランジスターと、
前記プルアップ手段の入力ノードにドレーンが連結され、次ゲートラインの駆動信号にゲートが結合され、ソースが第１電源電圧に連結された第２トランジスターと、
前記プルアップ手段の入力ノードにドレーンが連結され、前記プルダウン手段の入力ノードにゲートが連結され、ソースが第１電源電圧に連結された第３トランジスターと、
を含む請求項１１に記載の液晶表示装置。
【請求項１３】
前記第１トランジスターと第３トランジスターとのサイズの比は約２：１程度である請求項１２に記載の液晶表示装置。
【請求項１４】
前記プルダウン駆動手段は、
第２電源電圧にドレーンとゲートが共通に結合され、ソースが前記プルダウン手段の入力ノードに連結された第４トランジスターと、
前記プルダウン手段の入力ノードにドレーンが結合され、前記プルアップ手段の入力ノードにゲートが連結され、ソースが第１電源電圧と連結された第５トランジスターと、
を含む請求項１１に記載の液晶表示装置。
【請求項１５】
前記第４トランジスターと第５トランジスターとのサイズの比は、約１６：１程度である請求項１４に記載の液晶表示装置。
【請求項１６】
表示領域とその周りを囲む周辺領域とを含む基板、
前記表示領域にマトリックス状に配列された複数のピクセル電極、
前記複数のピクセル電極の各々に一つずつ対応して配置され、対応するピクセル電極に第１電流電極が連結された複数の薄膜トランジスター、
前記複数のピクセル電極の奇数番目のコラムとその次の偶数番目のコラムとの間に一本ずつ配置された複数のデータラインであり、それぞれが、奇数番目のコラムのピクセル電極に対応する薄膜トランジスターの第２電流電極と、その次の偶数番目のコラムのピクセル電極に対応する薄膜トランジスターの第２電流電極とに連結された複数のデータライン、
前記複数のピクセル電極の各行に一本ずつ対応して配置された複数の第１ゲートラインであり、それぞれが、対応する行の奇数番目のピクセル電極に対応する薄膜トランジスターのゲート電極に連結された複数の第１ゲートライン、
前記複数のピクセル電極の各行に一本ずつ対応して配置された複数の第２ゲートラインであり、それぞれが、対応する行の偶数番目のピクセル電極に対応する薄膜トランジスターのゲート電極に連結された複数の第２ゲートライン、
前記表示領域の片側に位置する周辺領域に配置され、前記複数のデータラインを駆動するデータ駆動回路、
前記表示領域の反対側に位置する周辺領域に、前記データ駆動回路と前記表示領域を隔てて対向するように配置され、前記複数の第１ゲートラインを駆動する第１ゲート駆動回路、及び、
前記表示領域の反対側に位置する周辺領域に、前記データ駆動回路とは前記表示領域を隔てて対向するように配置され、前記第１ゲート駆動回路とは前記表示領域の中心線に対して左右対称に配置され、前記複数の第２ゲートラインを駆動する第２ゲート駆動回路、を含む液晶表示装置。
【請求項１７】
表示領域とその周りを囲む周辺領域とを含む基板、
前記表示領域にマトリックス状に配列された複数のピクセル電極、
前記複数のピクセル電極の各々に一つずつ対応して配置され、対応するピクセル電極に第１電流電極が連結された複数の薄膜トランジスター、
前記複数のピクセル電極の奇数番目のコラムとその次の偶数番目のコラムとの間に一本ずつ配置された複数のデータラインであり、それぞれが、奇数番目のコラムのピクセル電極に対応する薄膜トランジスターの第２電流電極と、その次の偶数番目のコラムのピクセル電極に対応する薄膜トランジスターの第２電流電極とに連結された複数のデータライン、
前記複数のピクセル電極の各行に一本ずつ対応して配置された複数の第１ゲートラインであり、それぞれが、対応する行の奇数番目のピクセル電極に対応する薄膜トランジスターのゲート電極に連結された複数の第１ゲートライン、
前記複数のピクセル電極の各行に一本ずつ対応して配置された複数の第２ゲートラインであり、それぞれが、対応する行の偶数番目のピクセル電極に対応する薄膜トランジスターのゲート電極に連結された複数の第２ゲートライン、
前記周辺領域に配置され、前記複数のデータラインを駆動するデータ駆動回路、
前記データ駆動回路の片側に配置され、前記複数の第１ゲートラインを駆動する第１ゲート駆動回路、及び、
前記データ駆動回路の反対側に、前記第１ゲート駆動回路と前記データ駆動回路に対して左右対称に配置され、前記複数の第２ゲートラインを駆動する第２ゲート駆動回路、
を含む液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は液晶表示装置に関するものであり、より詳細には、ａ−Ｓｉ（アモルファスシリコン）ＡＭ−ＬＣＤ（Ａｃｔｉｖｅ  Ｍａｔｒｉｘ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）のガラス基板上に表示領域を中心に第１及び第２ゲート駆動回路を左右対称になるように配置することにより、設置の便利性を向上させることができる液晶表示装置に関するものである。
【０００２】
【従来の技術】
最近、情報処理機器は多様な形態、多様な機能、より高速の情報処理速度を有するように急速に発展されている。このような情報処理装置で処理される情報は電気信号の形態を有する。使用者が情報処理装置で処理された情報を目で確認するためにはインターフェース機能を有するディスプレー装置を必要とする。
【０００３】
最近、ＣＲＴ方式のディスプレー装置に比べて、軽量、小型でありながら、フル−カラー、高解像度具現などのような機能を有する液晶表示装置の開発が進んでいる。
【０００４】
図１に図示したように、ＡＭ−ＬＣＤはピクセルアレイが形成されたガラス基板１０上の表示領域１１の周辺にデータ駆動回路１２及びゲート駆動回路１４を形成し、端子部１６と統合印刷回路基板２０をひフィルムケーブル１８に連結する。このような構造は、製造原価を節減し駆動回路の一体化で電力損失を最小化することができる。
【０００５】
しかし、表示領域１１の一側へのみゲート駆動回路１４が配置されるので、表示領域１１を中心に左右非対称的な構造を有することになる。
【０００６】
従って、このような液晶表示モジュールが非対称的な構造であるため、左右対称的な構造を有したセットの左右幅が大きくなるという問題点がある。特に、ノートブックコンピュータ、携帯フォン又はＰＤＡのような携帯装置のディスプレーとして前記のような液晶表示モジュールが提供される場合には、セットの軽量及び小型化を妨害する大きな要因として作用する。
【０００７】
【発明が解決しようとする課題】
本発明の第１目的は、ガラス基板の表示領域周辺の周辺回路部の配置において、周辺回路を左右対称的に配置することにより、セットに設置するときに便利性をはかることができる液晶表示装置を提供することにある。
【０００８】
本発明の第２目的は、左右対称性を考慮してデュアルゲート駆動回路を利用した液晶表示装置を提供することにある。
【０００９】
本発明の第３目的は、デュアルゲート駆動回路の利用によりゲートラインを二倍に拡張し、データ駆動回路のチャンネル数を半分に減らすことができるので、データ駆動回路のチップ数を減らすことができる液晶表示装置を提供することにある。
【００１０】
【発明の解決するための手段】
上述した目的を達成するための本発明による液晶表示装置は、基板上の表示領域にマトリックス状に配列された複数のピクセル電極と、  前記複数のピクセル電極に各々対応し、対応するピクセル電極に第１電流電極が各々連結された複数の薄膜トランジスターと、前記複数のピクセル電極のうち、奇数番目コラムと偶数番目コラムとの間に各々配置され、対応する奇数番目コラムと偶数番目コラムの薄膜トランジスターの第２電流電極が共通に連結された複数のデータラインと、前記複数のピクセル電極のうちの各行に対応して配置され、対応する行のうち、奇数番目薄膜トランジスターのゲート電極が共通に連結された複数の第１ゲートラインと、前記複数のピクセル電極のうちの各行に対応して配置され、対応する行のうちの偶数番目薄膜トランジスターのゲート電極が共通に連結された複数の第２ゲートラインを具備する。前記表示領域の周辺領域には、前記複数のデータラインを駆動するためのデータ駆動回路と、前記表示領域の一側周辺領域に配置され、前記複数の第１ゲートラインを駆動するための第１ゲート駆動回路と、前記第１ゲート駆動回路と前記表示領域を中心に左右対称されるように前記表示領域の他側周辺領域に配置され、前記複数の第２ゲートラインを駆動するための第２ゲート駆動回路とを具備する。
【００１１】
本発明で、前記第１及び第２ゲート駆動回路は、前記第１及び第２ゲートラインを通じて伝播されたシフト信号に応答し、互いに交互に複数の行ラインが順次にスキャンニングされるように駆動する。
【００１２】
本発明で、第１ゲート駆動回路は、前記データ駆動回路と前記表示領域を中心に対称されるように前記表示領域の第２周辺領域の一側に配置され、第２ゲート駆動回路は前記第１ゲート駆動回路と前記表示領域を中心に左右対称されるように、前記表示領域の第２周辺領域の他側に配置されることもできる。
【００１３】
本発明で、第１ゲート駆動回路はデータ駆動回路の一側に配置され、第２ゲート駆動回路は第１ゲート駆動回路と前記データ駆動回路を中心に左右対称されるように、前記データ駆動回路の他側に配置されることもできる。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の望ましい実施形態をより詳細に説明する。
【００１５】
図２は本発明によるデュアルゲート駆動回路が集積された対称形液晶表示モジュールの望ましい実施形態を示す。図２で、液晶表示モジュールは下部基板１００と上部基板１０２を含む。下部基板１００は重なる第１領域１００aと上部基板１０２が重ならない第２領域１００ｂに区分される。
【００１６】
第１領域１００aは表示領域１０４と周辺領域１０６を含み、表示領域１０４と周辺領域１０６には液晶が注入された後に、その周縁部がシーリング材でシーリングされる。表示領域１０４の左右周辺領域１０６には、第１及び第２ゲート駆動回路１０８、１１０が左右対称的に各々配置される。
【００１７】
第２領域１００bにはデータ駆動回路１１２と外部連結端子１１４が形成され、外部連結端子１１４にはフィルムケーブル１１６の一端が取り付けられる。フィルムケーブル１１６の他端は図示されない統合印刷回路基板に取付けられる。データ駆動回路１１２はチップ形態で製作され下部基板上に実装される。
【００１８】
図３に図示したように、外部連結端子１１４の開始信号入力端子（ＳＴ）、第１クロック信号入力端子（ＣＫ）、第１電源電圧端子（ＶＯＦＦ  ｏｒ  ＶＳＳ）、第２電源電圧端子（ＶＯＮ  ｏｒ  ＶＤＤ）の４個の端子１１４ａは、第１ゲート駆動回路１０８に連結され、第２クロック信号入力端子（ＣＫＢ）、第１電源電圧端子（ＶＯＦＦ  ｏｒ  ＶＳＳ）、第２電源電圧端子（ＶＯＮ  ｏｒ  ＶＤＤ）の３個の端子１１４ｂは、第２ゲート駆動回路１１０に連結される。外部連結端子１１４のチャンネル端子１１４ｃはデータ駆動回路１１２に連結される。
【００１９】
図４を参照すれば、第１ゲート駆動回路１０８は奇数番目ゲートライン（ＧＬ１〜ＧＬｎ＋１）が延びた表示領域の左側周辺領域に配置され、各々出力端子が連結された複数のシフトレジスタ（ＳＲＣ１〜ＳＲＣｎ＋１）により構成される。第２ゲート駆動回路１１０は、偶数番目ゲートライン（ＧＬ２〜ＧＬｎ）が延びた表示領域の右側周辺領域に配置され、各々出力端子が連結された複数のシフトレジスタ（ＳＲＣ２〜ＳＲＣｎ）により構成される。
【００２０】
奇数番目シフトレジスタ（ＳＲＣｉ）の出力は、奇数番目ゲートラインを通じて表示領域の向かい側に配置された後、偶数番目シフトレジスタ（ＳＲＣｉ＋１）の入力端子に開始信号として提供され、同時に直前の偶数番目シフトレジスタ（ＳＲＣｉ−１）の制御端子に制御信号として提供される。同様に、偶数番目シフトレジスタ（ＳＲＣｊ）の出力は、次奇数番目シフトレジスタ（ＳＲＣｊ＋１）の入力端子に開始信号として提供され、同時に直前の奇数番目シフトレジスタ（ＳＲＣｊ−１）の制御端子に制御信号として提供される。
【００２１】
最後の奇数番目シフトレジスタ（ＳＲＣｎ＋１）はダミーレジスタとして、最後の偶数番目シフトレジスタ（ＳＲＣｎ）の制御端子に制御信号を提供するために付加される。
【００２２】
図５は図４の各回路のタイミング関係を示す。即ち、奇数番目ゲートラインと偶数番目ゲートラインが開始信号（ＳＴ）により順次にシフトされ、クロック信号（ＣＫ、ＣＫＢ）に同期され、交互にアクティブされスキャンニングされることが分かる。つまり、奇数番目ゲートラインと偶数番目ゲートラインとは、位相が反転された状態でスキャンニングが行われる。
【００２３】
一つの水平ラインとなる複数のピクセルのうち、奇数番目ピクセルは対応される奇数番目ゲートライン（例えばＧＬ１）により駆動され、偶数番目ピクセルは対応する偶数番目ゲートライン（例えばＧＬ２）により駆動される。
【００２４】
だから、一つの水平ラインの全てのピクセルが表示されるためには、２個のゲートライン（例えば、ＧＬ１、ＧＬ２）が駆動される。従って、ゲートライン数は２倍に増加され垂直解像度が１６０水平ラインである場合には、３２０ゲートラインが配置される。
【００２５】
このような、ゲート駆動方式により水平方向に隣接した二つの薄膜トランジスターのドレイン電極が一つのデータラインを共有し、二つの薄膜トランジスターのゲート電極は互いに分離されたゲートラインに連結される。従って、同一な水平ラインにあるピクセルであっても奇数番目ピクセルは第１ゲート駆動回路により先に充電され、偶数番目ピクセルは第２ゲート駆動回路により１クロック遅延され充電される。
【００２６】
データ駆動回路は１水平ラインのカラーピクセルの数が２４０個であれば、各ピクセル当たりにＲＧＢ３個の単位ピクセルを含むので、総７２０個のデータラインが必要となる。従って、７２０個のデータラインを駆動するためには、データ出力端子数が３６０個であるデータ駆動チップが２個必要である。
【００２７】
しかし、本発明では、上述したデュアルゲート駆動方式により先に奇数番目３６０個の単位ピクセルを充電させ、１クロック遅延後に偶数番目３６０個の単位ピクセルを充電させることができるので、データ駆動ライン数を７２０個から３６０個に減らすことができ、これにより、３６０データ出力端子数を有する一つのデータ駆動チップのみ使用することができる。だから、データ駆動チップとデータラインを連結するための周辺領域のラインパターンの設計が容易になる。
【００２８】
図６は図４のゲート駆動回路の各ステージの望ましい一実施形態の回路図である。
【００２９】
図４の各ステージはプルアップ手段１２０、プルダウン手段１２２、プルアップ駆動手段１２４、プルダウン駆動手段１２６、フローティング防止手段１２８とターンオン防止手段１３０を含む。
【００３０】
プルアップ手段１２０はクロック信号入力端子（ＣＫ）にドレーンが連結され、第１ノード（Ｎ１）にゲートが連結され、出力端子（ＯＵＴ）にソースが連結されたプルアップＮＭＯＳトランジスター（ＮＴ１）により構成される。
【００３１】
プルダウン手段１２２は出力端子（ＯＵＴ）にドレーンが連結され、第２ノード（Ｎ２）にゲートが連結され、ソースが第１電源電圧（ＶＳＳ）に連結されたプルダウンＮＭＯＳトランジスター（ＮＴ２）により構成される。
【００３２】
プルアップ駆動手段１２４はキャパシタ（Ｃ）、ＮＭＯＳトランジスター（ＮＴ３〜ＮＴ５）により構成される。キャパシタ（Ｃ）は第１ノード（Ｎ１）と出力端子（ＯＵＴ）との間に連結される。トランジスター（ＮＴ３）は入力端子（ＩＮ）にドレーン及びゲートが共通に結合され、第１ノード（Ｎ１）にソースが連結される。トランジスター（ＮＴ４）は第１ノード（Ｎ１）にドレーンが連結され、第２ノード（Ｎ２）にゲートが連結され、ソースが第１電源電圧（ＶＳＳ）に連結される。トランジスター（ＮＴ５）は第１ノード（ＮＴ１）にドレーンが連結され、制御端子（ＣＴ）にゲートが連結され、ソースが第1電源電圧(ＶＳＳ)に連結される。
【００３３】
プルダウン駆動手段１２６は二つのＮＭＯＳトランジスター（ＮＴ６、ＮＴ７）により構成される。トランジスター（ＮＴ６）は第２電源電圧（ＶＤＤ）にドレーンが結合され、制御端子（ＣＴ）にゲートが連結され、第２ノード（Ｎ２）にソースが連結される。トランジスター（ＮＴ７）は第２ノード（Ｎ２）にドレーンが連結され、入力端子（ＩＮ）にゲートが連結され、ソースが第１電源電圧（ＶＳＳ）に結合される。
【００３４】
フローティング防止手段１２８は第２電源電圧（ＶＤＤ）にドレーン及びゲートが共通連結され、第２ノード（Ｎ２）にソースが連結されたＮＭＯＳトランジスター（ＮＴ８）により構成される。トランジスター（ＮＴ８）は前記トランジスター（ＮＴ７）のサイズに比べて相対的に十分に小さいサイズ、例えば１：２０程度のサイズ比により構成される。
【００３５】
ターンオン防止手段１３０は第２ノード（Ｎ２）にドレーンが連結され、出力端子（ＯＵＴ）にゲートが連結され、第１電源電圧（ＶＳＳ）にソースが連結されたＮＭＯＳトランジスター（ＮＴ９）により構成される。トランジスター（ＮＴ９）のサイズはトランジスター（ＮＴ７）のサイズに比べて約１：２の比を有する。
【００３６】
図５に図示したように、第１クロック信号（ＣＫ）とスキャンニング開始信号（ＳＴ）が第１ゲート駆動回路１０８のシフトレジスタに供給されると、一番目ステージ（ＳＲＣ１）では、スキャンニング開始信号（ＳＴ）の上昇エッジに応答して第1クロック信号（ＣＫ）のハイレベル区間を所定時間遅延させ、出力端子（ＯＵＴ）に連結されたゲートライン（ＧＬ１）に出力信号へ発生する。
【００３７】
又、スキャンニング開始信号（ＳＴ）のアクティブ区間は、第1クロック信号（ＣＫ）のハイレベル区間に比べて約１／４周期先立つ位相を有する。開始信号（ＳＴ）のアクティブ区間はパルス先端、即ち上昇エッジからのセットアップタイムと後端、即ち下降エッジまでのホールドタイムに分割されている。
【００３８】
従って、出力信号（ＯＵＴ１）の上昇エッジはホールドタイムの始点から所定時間約２〜４μｓ遅延された先端、即ち上昇エッジを有する。即ち第1クロック信号（ＣＫ）のアクティブ区間、つまり、ハイレベル区間が所定時間ほど遅延され出力端子に示される。遅延の理由は次の通りである。
【００３９】
プルアップ駆動手段１２４のキャパシタ（Ｃ）が開始信号（ＳＴ）の上昇エッジでトランジスター（ＮＴ４）がターンオフされた状態からトランジスター（ＮＴ３）を通じて充電され始め、トランジスター（ＮＴ３）の充電電圧がプルアップトランジスター（ＮＴ１）のゲートソース間スレッショルド電圧以上に充電された後、プルアップトランジスター（ＮＴ１）がターンオンされ、第１クロック信号（ＣＫ）のハイレベル区間が出力端子に出力される。よって、出力信号（ＯＵＴ１）の上昇エッジはホールドタイムの始点から遅延される。
【００４０】
出力端子（ＯＵＴ）にクロック信号のハイレベル区間が示され始まると、この出力電圧がキャパシタ（Ｃ）にブートストラップ（ＢＯＯＴＳＴＲＡＰ）され、プルアップトランジスター（ＮＴ１）のゲート電圧がターンオン電圧（ＶＤＤ）以上に上昇する。従って、ＮＭＯＳトランジスターであるプルアップトランジスター（ＮＴ１）が完全（ＦＵＬＬ）導通状態を維持する。
【００４１】
一方、プルダウン駆動手段１２６はトランジスター（ＮＴ６）がターンオフされた状態で、開始信号（ＳＴ）の上昇エッジでトランジスター（ＮＴ７）がターンオンされるので、第２ノード（Ｎ２）の電位が第１電源電圧（ＶＳＳ）にダウンされる。この時、フローティング防止手段１２８のトランジスター（ＮＴ８）はターンオン状態を維持するが、ターンオンされたトランジスター（ＮＴ７）のサイズがトランジスター（ＮＴ８）のサイズより約２０倍程度大きいために、第２ノード（Ｎ２）は第２電源電圧（ＶＤＤ）状態で第１電源電圧（ＶＳＳ）にダウンされる。だから、プルダウントランジスター（ＮＴ２）はターンオン状態からターンオフ状態に遷移される。
【００４２】
出力端子（ＯＵＴ）にターンオン電圧（ＶＯＮ＝ＶＤＤ）が示されると、ターンオン防止手段１３０のトランジスター（ＮＴ９）がターンオンされ、第２ノード（Ｎ２）を第１電源電圧（ＶＳＳ）に駆動する能力が約５０％程度さらに増加する。だから、出力信号の上昇遷移時にプルダウントランジスター（ＮＴ２）のドレーンソース間寄生キャパシタにより第２ノード（Ｎ２）の電圧が上昇することを防止することができる。従って、出力信号の上昇遷移ときにプルダウントランジスター（ＮＴ２）がターンオンされる誤動作を確実に防止することができる。
【００４３】
出力端子（ＯＵＴ）の出力信号（ＯＵＴ１）は第１クロック信号（ＣＫ）のデューティ期間ほど遅延される。
【００４４】
出力端子（ＯＵＴ）の出力信号の電圧がターンオフ電圧（ＶＯＦＦ＝ＶＳＳ）状態に下げると、トランジスター（ＮＴ９）がターンオフされるので、トランジスター（ＮＴ８）を通じて第２ノード（Ｎ２）に第２電源電圧（ＶＤＤ）のみ供給される状態であるので、第２ノード（Ｎ２）の電位は第１電源電圧（ＶＳＳ）から第２電源電圧（ＶＤＤ）に上昇され始める。第２ノード（Ｎ２）の電位が上昇され始めると、トランジスター（ＮＴ４）がターンオンされ始め、これによりキャパシタの充電電圧はトランジスター（ＮＴ４）を通じて放電され始める。よって、プルアップトランジスター（ＮＴ１）もターンオフされ始める。
【００４５】
続いて、制御端子（ＣＴ）に提供される次ステージの出力信号がターンオン電圧に上昇することになるので、ＮＭＯＳトランジスター（ＮＴ５、ＮＴ６）がターンオンされる。だから、第２ノード（Ｎ２）の電位はＮＭＯＳトランジスター（ＮＴ６、ＮＴ８）により提供される第２電源電圧（ＶＤＤ）に速く上昇され始め、第１ノード（Ｎ１）の電位はＮＭＯＳトランジスター（ＮＴ４、ＮＴ５）を通じて速く第１電源電圧（ＶＳＳ）にダウンされる。
【００４６】
だから、プルアップトランジスター（ＮＴ１）はターンオフされ、プルダウントランジスター（ＮＴ２）はターンオンされ、出力端子（ＯＵＴ）はターンオン電圧（ＶＯＮ）から第２電源電圧（ＶＤＤ）のターンオフ電圧（ＶＯＦＦ）にダウンされる。
【００４７】
制御端子（ＣＴ）に印加される次ステージの出力信号がロウレベルに下降されトランジスター（ＮＴ６）がターンオフされても、第２ノード（Ｎ２）はトランジスター（ＮＴ８）を通じて第２電源電圧（ＶＤＤ）にバイアスされた状態を維持することになり、第１ノード（Ｎ１）は、ターンオン状態を維持するトランジスター（ＮＴ４）により第１電源電圧（ＶＳＳ）にバイアスされた状態を維持する。だから、長時間使用によりＮＭＯＳトランジスター（ＮＴ２、ＮＴ４）のスレッショルド電圧が上昇されても、第２ノード（Ｎ２）の電位が第２電源電圧（ＶＤＤ）に維持されるので、プルダウントランジスター（ＮＴ２）がターンオフされる誤動作がなく安定された動作が確保される。
【００４８】
上述したように、同一な動作により各ステージ（ＳＲＣ１〜ＳＲＣ４）が交互に動作してゲートラインが順次に駆動する。
【００４９】
図７はゲート駆動回路の各ステージの他の実施形態の回路構成を示す。
【００５０】
図７を参照すれば、ステージはプルアップ手段１３２、プルダウン手段１３４、プルアップ駆動手段１３６、プルダウン駆動手段１３８を含む。
【００５１】
プルアップ手段１３２はクロック信号入力端子（ＣＫ）にドレーンが連結され、第３ノード（Ｎ３）にゲートが連結され、出力端子（ＯＵＴ）にソースが連結されたプルアップＮＭＯＳトランジスター（ＮＴ１１）により構成される。
【００５２】
プルダウン手段１３４は出力端子（ＯＵＴ）にドレーンが連結され、第４ノード（Ｎ４）にゲートが連結され、ソースが第１電源電圧（ＶＳＳ）に連結されたプルダウンＮＭＯＳトランジスター（ＮＴ１２）により構成される。
【００５３】
プルアップ駆動手段１３６はキャパシタ（Ｃ）、ＮＭＯＳトランジスター（ＮＴ１３〜ＮＴ１５）により構成される。キャパシタ（Ｃ）は第３ノード（Ｎ３）と出力端子（ＯＵＴ）との間に連結される。トランジスター（ＮＴ１３）は第２電源電圧（ＶＤＤ）にドレーンが連結され、入力端子（ＩＮ）にゲートが連結され、第３ノード（Ｎ３）にソースが連結される。トランジスター（ＮＴ１４）は第３ノード（Ｎ３）にドレーンが連結され、制御端子（ＣＴ）にゲートが連結され、ソースが第１電源電圧（ＶＳＳ）に連結れる。トランジスター（ＮＴ１５）は第３ノード（Ｎ３）にドレーンが連結され、第４ノード（Ｎ４）にゲートが連結され、ソースが第1電源電圧(ＶＳＳ)に連結される。このとき、トランジスター（ＮＴ１３）のサイズはトランジスター（ＮＴ１５）のサイズより約２倍程度大きく形成される。
【００５４】
プルダウン駆動手段１３８は二つのＮＭＯＳトランジスター（ＮＴ１６、ＮＴ１７）により構成される。トランジスター（ＮＴ１６）は第２電源電圧（ＶＤＤ）にドレーンとゲートが共通に結合され、第４ノード（Ｎ４）にソースが連結される。トランジスター（ＮＴ１７）は第４ノード（Ｎ４）にドレーンが連結され、第３ノード（Ｎ３）にゲートが連結され、ソースが第１電源電圧（ＶＳＳ）に結合される。このとき、トランジスター（ＮＴ１６）のサイズはトランジスター（ＮＴ１７）のサイズより約１６倍程度大きく形成される。
【００５５】
第１クロック信号（ＣＫ）とスキャンニング開始信号（ＳＴ）が供給されると、一番目ステージでは、スキャンニング開始信号（ＳＴ）の上昇エッジに応答して第1クロック信号（ＣＫ）のハイレベル区間を所定時間遅延させ、出力端子（ＯＵＴ）に出力信号として発生する。
【００５６】
スキャンニング開始信号（ＳＴ）のアクティブ区間は、第1クロック信号（ＣＫ）のハイレベル区間に比べて約１／４周期先立つ位相を有する。開始信号（ＳＴ）のアクティブ区間はパルス先端、即ち上昇エッジからのセットアップタイム（Ｔｓ１）とパルス後端、即ち下降エッジまでのホールドタイム（Ｔｓ２）に分割される。
【００５７】
このような遅延特性は、プルアップ駆動手段１３６のキャパシタ（Ｃ）が開始信号（ＳＴ）の上昇エッジでトランジスター（ＮＴ１３）を通じて充電され始め、キャパシタ（Ｃ）の充電電圧がプルアップトランジスター（ＮＴ１１）のゲートソース間スレッショルド電圧以上に充電された以後、プルアップトランジスター（ＮＴ１１）がターンオンされ、第１クロック信号（ＣＫ）のハイレベル区間が出力端子に示され始めるためである。
【００５８】
出力端子（ＯＵＴ）にクロック信号のハイレベル区間が示され始めると、この出力電圧がキャパシタ（Ｃ）にブートストラップ（ＢＯＯＴＳＴＲＡＰ）されプルアップトランジスター（ＮＴ１１）のゲート電圧がターンオン電圧（ＶＤＤ）以上に上昇する。従って、ＮＭＯＳトランジスターであるプルアップトランジスター（ＮＴ１１）が完全（ＦＵＬＬ）導通状態を維持する。この時、トランジスター（ＮＴ１３）のサイズはトランジスター（ＮＴ１５）のサイズより約２倍程度大きいために、トランジスター（ＮＴ１６）を通じて、第２電源電圧（ＶＤＤ）が第４ノード（Ｎ４）に供給されている事により、トランジスター（ＮＴ１５）がターンオンされてもトランジスター（ＮＴ１１）をターンオン状態に遷移させる。
【００５９】
一方、プルダウン駆動手段１３８は、入力信号によりトランジスター（ＮＴ１７）がターンオフされ、第４ノード（Ｎ４）が第２電源電圧（ＶＤＤ）に上昇されトランジスター（ＮＴ１２）をターンオンさせる。従って、出力端子（ＯＵＴ）の出力信号の電圧が第１電源電圧（ＶＳＳ）状態にある。このとき、開始信号（ＳＴ）によりトランジスター（ＮＴ１７）がターンオンされるので、第４ノード（Ｎ４）の電位が第１電源電圧（ＶＳＳ）にダウンされる。以後、トランジスター（ＮＴ１６）がターンオンされても、トランジスター（ＮＴ１７）のサイズがトランジスター（ＮＴ１６）のサイズより約１６倍程度大きいために、第４ノード（Ｎ４）は第１電源電圧（ＶＳＳ）状態に続けて維持される。従って、プルダウントランジスター（ＮＴ１２）はターンオン状態からターンオフ状態に遷移される。
【００６０】
出力端子（ＯＵＴ）の出力信号（ＯＵＴ１）は第１クロック信号（ＣＫ）のデューティ期間ほど遅延される。
【００６１】
出力端子（ＯＵＴ）の出力信号の電圧がターンオフ電圧（ＶＯＦＦ＝ＶＳＳ）状態に下がると、トランジスター（ＮＴ１７）がターンオフされるので、トランジスター（ＮＴ１６）を通じて第４ノード（Ｎ４）に第２電源電圧（ＶＤＤ）のみ供給される状態であるので、第４ノード（Ｎ４）の電位は第１電源電圧（ＶＳＳ）から第２電源電圧（ＶＤＤ）に上昇され始める。第４ノード（Ｎ４）の電位が上昇され始めると、トランジスター（ＮＴ１５）がターンオンされ始め、キャパシタの充電電圧はトランジスター（ＮＴ１５）を通じて放電され始める。よって、プルアップトランジスター（ＮＴ１１）もターンオフされ始める。
【００６２】
続いて、制御端子（ＣＴ）に提供される次ステージの出力信号がターンオン電圧に上昇することになるので、トランジスター（ＮＴ１４）がターンオンされる。このとき、トランジスター（ＮＴ１４）のサイズはトランジスター（ＮＴ１５）より約２倍程度大きいために、第３ノード（ＮＴ３）の電位はトランジスター（ＮＴ１５）のみターンオンされたときより、さらに速く第１電源電圧（ＶＳＳ）にダウンされる。
【００６３】
だから、プルアップトランジスター（ＮＴ１１）はターンオフされ、プルダウントランジスター（ＮＴ１２）はターンオンされ、出力端子（ＯＵＴ）は、ターンオン電圧（（ＶＯＮ）＝第２電源電圧（ＶＤＤ））からターンオフ電圧（ＶＯＦＦ）にダウンされる。
【００６４】
制御端子（ＣＴ）に印加される次ステージの出力信号がロウレベルに下降されトランジスター（ＮＴ１４）がターンオフされても、第４ノード（Ｎ４）はトランジスター（ＮＴ１６）を通じて第２電源電圧（ＶＤＤ）にバイアスされた状態を維持することになり、第３ノード（Ｎ３）はトランジスター（ＮＴ１５）をターンオン状態に維持し、第１電源電圧（ＶＳＳ）にバイアスされた状態を維持する。だから、第４ノード（Ｎ４）の電位が第２電源電圧（ＶＤＤ）に維持されるので、プルダウントランジスター（ＮＴ１２）がターンオフされる誤動作がなく、安定された動作が確保される。
【００６５】
上述したように、他の実施形態では、トランジスター（ＮＴ１５）及びトランジスター（ＮＴ１７）をラッチ形態で配置することにより、第３ノード（Ｎ３）及び第４ノード（Ｎ４）で安定された状態を維持することができる。また、一実施形態と比較して二つのトランジスターを除去することができるだけでなく、トランジスターのサイズも減らすことにより、周辺領域でシフトレジスタが占める面積を１０％程度減少させることができる。
【００６６】
また、他の実施形態は、一実施形態に比べてスキャンニング開始信号（ＳＴ）のパルス幅に関係なしに安定された動作が可能である。
【００６７】
即ち、一実施形態はスキャンニング開始信号（ＳＴ）のパルス幅がクロック信号のパルス幅より狭い場合には、クロック信号が入る前に、キャパシタが放電を開始する。このために、プルダウントランジスターがターンオンされるので、出力が発生されなくなる。だから、出力信号が次段にシフトされないので、動作不能状態になることができる。
【００６８】
しかし、他の実施形態はスキャンニング開始信号（ＳＴ）をラッチするために、スキャンニング開始信号（ＳＴ）のパルス幅の広狭に関係なしに安定された動作が可能である。
【００６９】
図８は、本発明による望ましい実施形態の対称形液晶表示装置の表示領域及びゲート駆動回路のレイアウト図を示し、図９乃至図１３は図８の液晶表示装置の各層のレイアウト図を示す。
【００７０】
図８のレイアウトの各部分は、図６のゲート駆動回路と同一な部分は同一符号に処理する。第１ゲート駆動回路１０８の表示領域に隣接した部分にゲートライン駆動トランジスター（ＮＴ１、ＮＴ２）を配置し、一番遠く離れた部分に外部信号ライン（ＣＫ、ＶＤＤ、ＶＳＳ、ＳＴ）が配置される。
【００７１】
駆動トランジスター配置領域と信号ライン配置領域との間に制御用トランジスター（ＮＴ３、ＮＴ４、ＮＴ５、ＮＴ６、ＮＴ７、ＮＴ８、ＮＴ９）などが配置される。
【００７２】
キャパシタ（Ｃ）は駆動トランジスター（ＮＴ１、ＮＴ２）の間に配置され、駆動トランジスター（ＮＴ１）のゲート電極の下部延長部に提供された下部電極と、駆動トランジスター（ＮＴ２）のドレーン電極の上部延長部に提供された上部電極と、これらの間に提供されたゲート絶縁膜（ＳｉＮｘ）を含む。
【００７３】
ガラス基板上に図９のゲートメタルパターンが配置される。ゲートメタルパターンは表示領域のゲートライン（ＧＬ）とゲート駆動回路領域の各トランジスターのゲート電極と、キャパシタの下部電極、信号ライン、シフトレジスタの各ステージを相互連結するための一部信号ラインを構成する。
【００７４】
ゲートメタルパターンはゲート絶縁層であるＳｉＮｘ物質で塗布される。塗布されたＳｉＮｘ物質層上に図１０のアモルファスシリコン材質のアクティブパターンが下部パターンとアラインされ配置される。図１０で、アクティブパターンのうちのＳＰ表示された切片は、下部のゲートパターンと交差するソースパターンを保護するために付加されるダミーパターンである。このような、付加パターンは上部構造物であるソースパターンが形成される表面の傾きを緩和させることにより、上部ソースメタルラインが切れることを防止する。
【００７５】
図１０のアクティブパターン上に図１１のソースパターンがアラインされ配置される。ソースパターンは表示領域でデータライン及び画素電極コンタクト領域、ゲート駆動領域でトランジスターのソース及びドレーン電極、信号ラインの一部、キャパシタの上部電極を構成する。
【００７６】
駆動トランジスターのソース及びドレーン電極は、各々櫛の歯形で向き合って、櫛の歯が相互の間々に配置されるように形成される。
【００７７】
このような駆動トランジスター（ＮＴ１、ＮＴ２）のソースドレーン電極構造は、限定された面積内で駆動トランジスターのチャンネル幅を増加させることにより、アモルファスシリコンにより製作されたトランジスターの駆動能力を十分に確保することができるようにする。
【００７８】
図１２のレイアウトは、ゲートメタルパターンとソースパターンを電気的に相互連結するために、各パターンのコンタクトホール領域を示す。本発明では、ゲート駆動回路領域では、互いに対応するゲートコンタクト領域とソースコンタクト領域を互いに隣接して形成する。
【００７９】
このように、隣接して形成されたコンタクト対（ＣＡ、ＣＢ）は図１３に図示したように、表示領域に提供される画素電極パターン（ＰＥ）と、同時に提供されるコンタクトパターン（ＣＰ）により相互電気的に連結される。
【００８０】
即ち、本発明では、ゲートメタルパターンとソースパターンからなった信号ラインを相互電気的に連結するために、コンタクトホールを形成し、このコンタクトホールを通じて画素電極パターンと同一な材質の導電物質によりコンタクトパターンを形成して連結する。
【００８１】
一般的に、透過形液晶表示装置では、画素電極が透明導電膜（ＩＴＯ）により構成され、反射型液晶表示装置ではメタル反射膜により構成される。
【００８２】
だから、透過形である場合には、透明導電膜がコンタクトパターンに提供されるので、メタルパターンに比べて相対的に電気伝導度が低い透明導電膜を使用しても、コンタクト抵抗によるゲート駆動回路の電気的特性影響を最小化するには、相互連結されるコンタクトホールを最大限、隣接して配置することが望ましい。
【００８３】
また、ミスアラインメントによるコンタクト抵抗増加や接触不良を防止するために、コンタクトホールを十分にカバーすることができるようにコンタクトパターンのサイズに十分なマージンを確保することが望ましい。
【００８４】
図１４は、本発明によるデュアルゲート駆動回路が集積された対称形液晶表示モジュールの他の実施形態の概略図である。他の実施形態の液晶表示モジュールは、下部基板１００と上部基板１０２を含む。下部基板１００は上部基板１０２が重なる第１領域１００ａと重ならない第２領域１００ｂに区分される。
【００８５】
第１領域１００ａは表示領域１０４と周辺領域１０６を含み、表示領域１０４と周辺領域１０６には、液晶が注入された後、その周縁部がシーリング材でシーリングされる。表示領域１０４の左右周辺領域１０６には、表示領域のゲートラインと第１及び第２ゲート駆動回路１０８ａ、１１０ａが連結するためのラインパターンが左右対称的に各々配置される。
【００８６】
第２領域１００ｂにはデータ駆動回路１１２、第１及び第２ゲート駆動回路１０８ａ、１１０ａと外部連結端子１１４が形成され、外部連結端子１１４にはフィルムケーブル１１６の一端が取り付けられる。フィルムケーブル１１６の他端は図示されない統合印刷回路基板に取付けられる。データ駆動回路１１２はチップ形態で製作され下部基板上に実装される。
【００８７】
即ち、上述した他の実施形態は第１及び第２ゲート駆動回路１０８ａ、１１０ａがデータ駆動回路１１２の左右対称的に配置された点が一実施形態の配置と異なる。
【００８８】
図１５は、本発明によるデュアルゲート駆動回路が集積された対称形液晶表示モジュールのまた他の実施形態の概略図である。図１５で、液晶表示モジュールは、下部基板１００と上部基板１０２を含む。下部基板１００は上部基板１０２が重なる第１領域１００ａと重ならない第２領域１００ｂに区分される。
【００８９】
第１領域１００ａは表示領域１０４と周辺領域１０６を含み、表示領域１０４と周辺領域１０６には、液晶が注入された後、その周縁部がシーリング材でシーリングされる。表示領域１０４の上部周辺領域１０６には第１及び第２ゲート駆動回路１０８ｂ、１１０ｂが一つにより統合され配置される。表示領域１０４の左右周辺領域１０６には、第１及び第２ゲート駆動回路１０８ｂ、１１０ｂと、表示領域１０４のゲートラインを連結するためのラインパターンが左右対称的に各々配置される。
【００９０】
第２領域１００ｂにはデータ駆動回路１１２と外部連結端子１１４が形成され、外部連結端子１１４にはフィルムケーブル１１６の一端が取り付けられる。フィルムケーブル１１６の他端は図示されない統合印刷回路基板に取付けられる。データ駆動回路１１２はチップ形態で製作され下部基板上に実装される。
【００９１】
第１及び第２ゲート駆動回路１０８ｂ、１１０ｂは下部から上部に延びた外部連結端子１１４を通じてフィルムケーブル１１６に連結される。
【００９２】
また他の実施形態は、ゲート駆動回路がデータ駆動回路とは反対される領域、即ち上部周辺領域に配置されると点が一実施形態及び他の実施形態と異なる。
【００９３】
全体的に、本発明の液晶表示モジュールは、第１及び第２ゲート駆動回路を各々具備し、これらが表示領域の周辺領域に左右対称されるように配置されるというものである。
【００９４】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できるであろう。
【００９５】
【発明の効果】
本発明によると、液晶表示モジュールの表示領域の周辺領域にゲート駆動回路の配置において、左右対称的に配置して左右対称形液晶表示モジュールを構成することにより、液晶表示モジュールが実装されるセットの左右幅を最小化することができるようにする。
【図面の簡単な説明】
【図１】従来のゲート駆動回路が集積された非対称形液晶表示モジュールの概略図である。
【図２】本発明によるデュアルゲート駆動回路が集積された対称形液晶表示モジュールの望ましい一実施形態の概略図である。
【図３】図２のフィルムケーブルと連結するための外部連結端子部のレイアウト図である。
【図４】図２の液晶表示モジュールのブロック図である。
【図５】図４の各部波形図である。
【図６】図４のゲート駆動回路の各ステージの望ましい一実施形態の回路図である。
【図７】図４のゲート駆動回路の各ステージの望ましい他の実施形態の回路図である。
【図８】本発明による対称形液晶表示装置の表示領域及びゲート駆動回路のレイアウト図である。
【図９】図８の各層レイアウト図である。
【図１０】図８の各層レイアウト図である。
【図１１】図８の各層レイアウト図である。
【図１２】図８の各層レイアウト図である。
【図１３】図８の各層レイアウト図である。
【図１４】本発明によるデュアルゲート駆動回路が集積された対称形液晶表示モジュールの他の実施形態の概略図である。
【図１５】本発明によるデュアルゲート駆動回路が集積された対称形液晶表示モジュールのまた他の実施形態の概略図である。
【符号の説明】
１００  下部基板
１０２  上部基板
１０４  表示領域
１０６  周辺領域
１１２  データ駆動回路
１１４  外部連結端子
１１６  フィルムケーブル
１２２、１３４  プルダウン手段
１２８  フローティング防止手段
１３０  ターンオン防止手段
【図１】
0004163416.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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