(57)【特許請求の範囲】
【請求項１】
シリケート界面層と、
前記シリケート界面層の上に位置する高誘電体膜とを含み、
前記高誘電体膜は、ハフニウム酸化膜、タンタル酸化膜、イットリウム酸化膜又はジルコニウム酸化膜を含む第1層及びアルミ酸化膜を含む第２層が少なくとも1回交互に反復的に積層されることを特徴とする半導体素子の多層構造体。
【請求項２】
前記シリケート界面層は、シリコン窒化膜より大きい誘電率を有することを特徴とする請求項１に記載の半導体素子の多層構造体。
【請求項３】
前記高誘電体膜は、前記シリケート界面層より大きい誘電率を有することを特徴とする請求項１に記載の半導体素子の多層構造体。
【請求項４】
前記シリケート界面層は、金属シリケート酸化膜であることを特徴とする請求項１に記載の半導体素子の多層構造体。
【請求項５】
前記金属シリケート酸化膜のシリコン造成比“ｘ”は、０．３乃至０．９９であることを特徴とする請求項４に記載の半導体素子の多層構造体。
【請求項６】
前記金属シリケート酸化膜の金属“Ｍ”は、ハフニウム、ジルコニウム、タンタル、チタン及びアルミからなる一群のうち、いずれか１つであることを特徴とする請求項４に記載の半導体素子の多層構造体。
【請求項７】
前記シリケート界面層は、原子層蒸着技術、有機金属化学気相蒸着技術又は反応性スパッタリング技術を使用して形成することを特徴とする請求項１に記載の半導体素子の多層構造体。
【請求項８】
前記シリケート界面層は、５乃至１０Åの厚さを有することを特徴とする請求項１に記載の半導体素子の多層構造体。
【請求項９】
前記高誘電体膜は、原子層蒸着技術、有機金属化学気相蒸着技術又は反応性スパッタリング技術を使用して形成することを特徴とする請求項１に記載の半導体素子の多層構造体。
【請求項１０】
前記シリケート界面層は金属シリケート酸化膜であり、前記金属シリケート酸化膜の内部の金属は前記高誘電体膜の第１層の金属と同一であることを特徴とする請求項９に記載の半導体素子の多層構造体。
【請求項１１】
前記第１層は第１固定電荷を有し、前記第２層は前記第１固定電荷の反対の極性を有する第２固定電荷を有することを特徴とする請求項１に記載の半導体素子の多層構造体。
【請求項１２】
前記第２層の厚さは、前記第１層の厚さの１／２であることを特徴とする請求項１に記載の半導体素子の多層構造体。
【請求項１３】
前記第１層の厚さは１０Åであり、前記第２層の厚さは５Åであることを特徴とする請求項１２に記載の半導体素子の多層構造体。
【請求項１４】
前記第２層の全体の厚さは、前記高誘電体膜の全体の厚さの１／３以下であることを特徴とする請求項１に記載の半導体素子の多層構造体。
【請求項１５】
前記高誘電体膜の最上部層はアルミ酸化膜であることを特徴とする請求項１に記載の半導体素子の多層構造体。
【請求項１６】
シリコン窒化膜より大きい誘電率を有するシリケート界面層と、
前記シリケート界面層の上に位置する高誘電体膜とを含み、
前記高誘電体膜は少なくとも１回交互に反復的に積層された第１層及び第２層を含み、
前記高誘電体膜は前記シリケート界面層より大きい誘電率を有し、
前記第１層はハフニウム酸化膜、タンタル酸化膜、イットリウム酸化膜又はジルコニウム酸化膜であり、前記第２層はアルミ酸化膜であることを特徴とする半導体素子の多層構造体。
【請求項１７】
前記シリケート界面層は金属シリケート酸化膜であり、前記金属シリケート酸化膜の金属“Ｍ”はハフニウム、ジルコニウム、タンタル、チタン及びアルミからなる一群のうち、いずれか１つであることを特徴とする請求項１６に記載の半導体素子の多層構造体。
【請求項１８】
前記第２層の厚さは、前記第１層の厚さの１／２であることを特徴とする請求項１６に記載の半導体素子の多層構造体。
【請求項１９】
前記第２層の全体の厚さは、前記高誘電体の全体の厚さの１／３以下であることを特徴とする請求項１６に記載の半導体素子の多層構造体。
【請求項２０】
前記高誘電体膜の最上部層はアルミ酸化膜であることを特徴とする請求項１６に記載の半導体素子の多層構造体。
【請求項２１】
シリケート界面層を形成する段階と、
前記シリケート界面層の上に高誘電体膜を形成する段階とを含み、
前記高誘電体膜を形成する段階は、
第１層を形成する段階と、
前記第１層の上に第２層を形成する段階とを含み、
前記第１層はハフニウム酸化膜、タンタル酸化膜、イットリウム酸化膜又はジルコニウム酸化膜で形成し、前記第２層はアルミ酸化膜で形成することを特徴とする半導体素子の多層構造体の形成方法。
【請求項２２】
前記第１層は第１電荷を有するように形成され、前記第２層は前記第１電荷に反対される極性の第２電荷を有するように形成されることを特徴とする請求項２１に記載の半導体素子の多層構造体の形成方法。
【請求項２３】
前記第１電荷はマイナスの固定電荷であり、前記第２電荷はプラスの固定電荷であることを特徴とする請求項２２に記載の半導体素子の多層構造体の形成方法。
【請求項２４】
前記第１及び第２層を少なくとも１回形成することを特徴とする請求項２２に記載の半導体素子の多層構造体の形成方法。
【請求項２５】
前記高誘電体膜の最上部層はアルミ酸化膜で形成されることを特徴とする請求項２４に記載の半導体素子の多層構造体の形成方法。
【請求項２６】
前記第１層及び第２層は２Å乃至６０Åの厚さに形成されることを特徴とする請求項２１に記載の半導体素子の多層構造体の形成方法。
【請求項２７】
前記第２層の全体の厚さは、前記高誘電体膜の全体の厚さの１／３以下に形成されることを特徴とする請求項２６に記載の半導体素子の多層構造体の形成方法。
【請求項２８】
前記第２層の厚さは、前記第１層の厚さの１／２に形成されることを特徴とする請求項２６に記載の半導体素子の多層構造体の形成方法。
【請求項２９】
前記シリケート界面層は、金属シリケート酸化膜で形成することを特徴とする請求項２１に記載の半導体素子の多層構造体の形成方法。
【請求項３０】
前記金属シリケート酸化膜のシリコン造成比“ｘ”は、０．３乃至０．９９であり、前記金属シリケート酸化膜の金属“Ｍ”は、ハフニウム、ジルコニウム、タンタル、チタン及びアルミからなる一群のうち、いずれか１つであることを特徴とする請求項２９に記載の半導体素子の多層構造体の形成方法。
【請求項３１】
前記シリケート界面層を形成する段階は、原子層蒸着技術、有機金属化学気相蒸着技術又は反応性スパッタリング技術を使用して実施することを特徴とする請求項２１に記載の半導体素子の多層構造体の形成方法。
【請求項３２】
前記シリケート界面層は、５乃至１０Åの厚さで形成することを特徴とする請求項２１に記載の半導体素子の多層構造体の形成方法。
【請求項３３】
前記高誘電体膜は、金属酸化膜であることを特徴とする請求項２１に記載の半導体素子の多層構造体の形成方法。
【請求項３４】
前記高誘電体膜は、原子層蒸着技術、有機金属化学気相蒸着技術又は反応性スパッタリング技術を使用して形成することを特徴とする請求項３３に記載の半導体素子の多層構造体の形成方法。
【請求項３５】
前記シリケート界面層は金属シリケート酸化膜で形成し、前記金属シリケート酸化膜の金属は前記高誘電体膜の第１層の金属と同一であることを特徴とする請求項３３に記載の半導体素子の多層構造体の形成方法。
【請求項３６】
基板と、
前記基板の上に形成されたシリケート界面層と、
前記シリケート界面層の上に形成された高誘電体膜と、
前記高誘電体膜の上に形成されたゲート電極と、
前記ゲート電極の両側の前記基板に形成されたソース／ドレイン領域とを含み、
前記高誘電体膜はハフニウム酸化膜、タンタル酸化膜、イットリウム酸化膜又はジルコニウム酸化膜を含む第１層及びアルミ酸化膜を含む第２層が少なくとも１回交互に反復的に積層されることを特徴とするトランジスタ。
【請求項３７】
前記高誘電体膜の最上部層はアルミ酸化膜であり、前記ゲート電極はポリシリコン膜を含むことを特徴とする請求項３６に記載のトランジスタ。
【請求項３８】
基板と、
前記基板の上に形成された浮遊ゲートと、
前記浮遊ゲートの上に形成されたシリケート界面層と、
前記シリケート界面層の上に形成されたゲート高誘電体膜と、
前記高誘電体膜の上に形成された制御ゲート電極とを含み、
前記高誘電体膜はハフニウム酸化膜、タンタル酸化膜、イットリウム酸化膜又はジルコニウム酸化膜を含む第１層及びアルミ酸化膜を含む第２層が少なくとも１回交互に反復的に積層されることを特徴とする不揮発性メモリ素子。
【請求項３９】
下部電極と、
前記下部電極の上に形成されたシリケート界面層と、
前記シリケート界面層の上に形成された高誘電体膜と、
前記高誘電体膜の上に形成された上部電極を含み、
前記高誘電体膜はハフニウム酸化膜、タンタル酸化膜、イットリウム酸化膜又はジルコニウム酸化膜を含む第１層及びアルミ酸化膜を含む第２層が少なくとも１回交互に反復的に積層されることを特徴とする半導体装置のキャパシタ。
【請求項４０】
シリケート層と、
前記シリケート層の上に位置する高誘電体膜とを含み、
前記高誘電体膜は、ハフニウム酸化膜、ジルコニウム酸化膜、タンタル酸化膜、アルミ酸化膜、タチン酸化膜、イットリウム酸化膜、ＢＳＴ膜、ＰＺＴ膜又はこれらの組み合わせ膜であり、
前記高誘電体膜の最上部層はアルミ酸化膜であることを特徴とする半導体素子の多層構造体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子の誘電体膜及びその製造方法に関するものである。
【０００２】
【従来の技術】
ＭＯＳ集積回路において、素子の寸法は高集積度及び高性能を提供するために減少しつつある。特に、ゲート誘電体膜はできるだけ薄く形成する。これはゲート誘電体膜の厚さが減少するほど、ＭＯＳトランジスタの駆動電流が増加するためである。従って、素子の性能を向上させるためには、薄く、信頼性があり、欠陥が少ないゲート誘電体膜を形成することが重要になった。
【０００３】
数十年の間、熱酸化膜、すなわち、シリコン酸化膜がゲート誘電体膜として使用されてきた。これは熱的シリコン酸化膜が下部のシリコン基板に対して安定であり、相対的に製造工程が簡単であるためである。
【０００４】
しかし、シリコン酸化膜は３．９程度の低誘電率を有するので、シリコン酸化膜からなるゲート誘電体膜の厚さを減少させるのには限界があり、特に、薄いシリコン酸化膜からなるゲート誘電体膜を通じて流れるゲート漏洩電流を考慮すると、シリコン酸化膜の厚さを減少させることは難しい。このため、シリコン酸化膜より厚いが、素子の性能を改善できる代替誘電体膜が要求されている。このような代替誘電体膜の性能は、等価酸化膜厚さ（ＥＯＴ：ｅｑｕｉｖａｌｅｎｔ  ｏｘｉｄｅ  ｔｈｉｃｋｎｅｓｓ）として評価されたり、表現されたりする。
【０００５】
これは、金属酸化膜をゲート誘電体膜として使用する場合、金属酸化膜の物理的な厚さがシリコン酸化膜の厚さより厚くても、シリコン酸化膜をゲート誘電体膜として使用する素子に比べて、性能が落ちないためである。しかも、ゲート誘電体膜を厚く形成すると、ゲート電極をパターニングする間、エッチング余裕度を増加させることができる。このようなエッチング余裕度の増加は、ゲート電極をパターニングする間、エッチング工程によってシリコン基板が露出されることを防止する。
【０００６】
このために、高誘電率を有する金属酸化物が、ゲート誘電体膜又はキャパシタ誘電体膜の代替誘電物質として提案されてきた。金属酸化物の誘電率はシリコン酸化膜の誘電率に比べて高くできるので、シリコン酸化膜と同一の等価酸化膜の厚さを有しながらシリコン酸化膜より物理的に厚い金属酸化膜が、半導体素子のゲート誘電体膜又はキャパシタ誘電体膜として使用され得る。
【０００７】
しかし、高誘電体膜の金属酸化物はシリコン基板のような通常の基板を使用するときには、様々な問題点がある。例えば、シリコンは高誘電金属酸化物と容易に反応し、高誘電金属酸化物を蒸着又は後続熱工程を実施する間に容易に酸化する。従って、シリコン基板及び金属酸化膜の間にシリコン酸化膜のような境界膜が形成される。結果的に、等価酸化膜の厚さが増加して素子の性能が低下する。
【０００８】
しかも、シリコン基板及び高誘電金属酸化膜の間のインターフェーストラップ密度（ｉｎｔｅｒｆａｃｅ  ｔｒａｐ  ｄｅｎｓｉｔｙ）が増加する。従って、キャリアのチャンネル移動度が減少する。結果的に、ＭＯＳトランジスタのオン／オフ電流比率が減少して、ＭＯＳトランジスタのスイッチング特性が低下する。
【０００９】
又、ハフニウム酸化膜（ＨｆＯ2）又はジルコニウム酸化膜（ＺｒＯ2）のような高誘電金属酸化膜は相対的に低い結晶化温度を有し、熱的に不安な状態を示す。従って、金属酸化膜はソース／ドレイン領域に注入された不純物を活性化するための後続の熱的アニーリング工程を実施する間、容易に結晶化され得る。従って、金属酸化膜の内部に電流が流れ得る結晶粒界が形成される。これに加えて、金属酸化膜の表面の起伏が激しくなって、漏洩電流特性をさらに低下させる。しかも、高誘電金属酸化膜の結晶化は起伏のある表面を有する整列キー上での乱反射によって、後続の整列工程に要求されない影響を与える。
【００１０】
前述の問題点を解決するために、様々な試みがされてきた。例えば、米国特許第６，０２０，０２４号にはシリコン基板及び高誘電体膜の間にシリコンオキシナイトライド膜（ＳｉＯＮ）を介在する技術が開示され、米国特許第６，０１３，５５３号にはゲート誘電体膜としてハフニウムオキイナイトライド膜又はジルコニウムオキシナイトライド膜を使用する技術が開示されている。これに加えて、ＰＣＴ国際特許出願公開番号ＷＯ００／０１００８号にはシリコン酸化膜、シリコン窒化膜及びシリコンオキシナイトライド境界膜が開示されている。又、米国特許第６，０２０，２４３号には高誘電率を有するジルコニウムシリコンオキシナイトライド膜又はハフニウムシリコンオキシナイトライド膜が開示されている。
【００１１】
しかし、このような方法は前述した問題点を解決するのに有効ではない。例えば、高誘電体膜及びシリコン基板の間、又は高誘電体膜及びポリシリコンゲート電極の間に介在されるシリコン窒化膜又はシリコンオキシナイトライド膜は、高い界面状態密度と共に電荷のトラッピングを誘発する。従って、このような方法はチャンネル移動度を減少させて、素子の性能を低下させる。さらに、シリコン窒化膜又はシリコンオキシナイトライド膜を形成するためには、相対的に多い熱工程が要求される。
【００１２】
重要なことは、シリコン窒化膜の誘電率がシリコン酸化膜の誘電率の約１．５倍にすぎないので、等価酸化膜の厚さを顕著に減少しにくく、それに従って、素子の性能を改善するのに有効な効果を得ることができないということである。
【００１３】
従って、高結晶化温度を有する改善された誘電体膜が要求され、インターフェース特性の改善だけでなく、誘電体膜の等価酸化膜の厚さを減少させることによって、素子の性能を改善するための誘電体膜を形成する方法が要求される。
【００１４】
【発明が解決しようとする課題】
本発明は、高結晶化温度を有する良好なインターフェース特性だけでなく、物理的な厚さに比べて顕著に薄い等価酸化膜の厚さを有する高誘電体膜構造体を提供することを目的とする。
【００１５】
本発明は、高結晶化温度を有する良好なインターフェース特性だけでなく、物理的な厚さに比べて顕著に薄い等価酸化膜厚さを有する高誘電体膜構造体の形成方法を提供することを他の目的とする。
【００１６】
【課題を解決するための手段】
前述の目的を達成するために、本発明は半導体素子の多層誘電体膜構造体及びその形成方法を提供する。多層誘電体膜構造体はシリケート界面層及びシリケート界面層の上の高誘電体膜を含む。
【００１７】
本発明の望ましい実施形態によると、高誘電体膜はシリケート界面層より高誘電率を有する。
【００１８】
望ましくは、シリケート界面層は金属シリケート物質（Ｍ1-XＳｉXＯ2）で形成される。ここで、金属Ｍは、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）又はアルミ（Ａｌ）であることができる。
【００１９】
望ましくは、高誘電体膜は金属酸化膜を含む。金属酸化膜はハフニウム酸化膜（ＨｆＯ2）、ジルコニウム酸化膜（ＺｒＯ2）、タンタル酸化膜（Ｔａ2Ｏ3）、アルミ酸化膜（Ａｌ2Ｏ3）チタン酸化膜（ＴｉＯ2）、イットリウム酸化膜（Ｙ2Ｏ3）、ＢＳＴ膜、ＰＺＴ膜又はこれらのいずれかの膜を組み合わせた膜を含む。
【００２０】
又、高誘電体膜は順次に積層された１対の第１層及び第２層を含む。詳細には、高電電体膜は１対の第１層及び第２層が少なくとも２対反復的に積層されて形成され得る。第１層はハフニウム酸化膜、タンタル酸化膜、イットリウム酸化膜又はジルコニウム酸化膜で形成することが望ましく、第２層はアルミ酸化膜で形成することが望ましい。
【００２１】
本発明の一アスペクトによると、高誘電体膜の誘電率は純粋固定電荷が最小値を有するように最適化され得る。
【００２２】
本発明の他のアスペクトによると、インターフェース特性が改善されて、等価酸化膜の厚さが維持され、減少される。
【００２３】
これに加えて、本発明の他のアスペクトによると、誘電体膜を多層構造に形成することによって実現される高い結晶化温度と共に、多層構造の誘電体膜の各層は臨界厚さよりも厚くはなく、漏洩電流が減少される。これによって、素子の性能が改善される。
【００２４】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。本発明は新たな高誘電体膜構造体及びその製造方法を提供する。後述される説明において、数多くの特定の内容は本発明の完全な理解のために説明される。本発明は特定の内容に限られなく、様々に変形されて実施され得ることは当業者には周知である。
【００２５】
たとえ本発明がＭＯＳトランジスタのゲート誘電体膜に関して説明しても、本発明は本発明の思想及び範囲内で、不揮発性メモリ素子のゲート層間誘電体膜又はストレージキャパシタの誘電体膜のような半導体素子のどのような誘電体膜にも適用され得る。
【００２６】
図１乃至図３を参照すると、本発明の望ましい実施形態によって、半導体基板１０、すなわち、シリコン基板の上にシリケート物質からなるシリケート界面層１２を形成する。シリケート界面層１２の厚さは約５乃至１０Åの範囲であることが望ましい。又、シリケート界面層１２の誘電率はシリコン窒化膜又はシリコンオキシナイトライド膜より大きいことが望ましい。
【００２７】
続いて、シリケート界面層１２の上に高誘電体膜１４を形成する。高誘電体膜１４はシリコン酸化膜より高誘電率を有する。望ましくは、高誘電体膜１４はシリケート界面層１２より高誘電率を有する。
【００２８】
シリケート界面層１２は金属シリケート物質で形成することが望ましい。ここで、金属“Ｍ”はハフニウム、ジルコニウム、タンタル、チタン、又はアルミであることができる。しかし、本発明はこの金属に限られることはなく、本発明の思想及び範囲内で、本発明に適合した他の物質にも使用できる。
【００２９】
シリケート界面層１２は実質的に界面特性を向上させる。例えば、シリケート界面層１２は実質的に高誘電体膜１４及び半導体基板１０の間の反応を抑制する。シリケート界面層１２はシリコンの上に形成される時、化学的に安定した状態を維持するので、シリコン酸化膜のように等価酸化膜の厚さを増加させる不要な界面層が形成されない。
【００３０】
又、本発明は従来技術に比べてインターフェーストラップ密度を減少させる。これについては、図１３及び図１４を参照して詳細に説明する。
【００３１】
従来技術で、ハフニウム酸化膜又はジルコニウム酸化膜が誘電体膜として使用される時、要求されないシリケート膜が自然に形成され、シリケート膜のシリコン造成比を制御できない。従って、等価酸化膜の厚さを最適化できない。言い換えれば、初期の等価酸化膜に比べて薄くなるように、等価酸化膜の厚さを減少させることができず、初期の等価酸化膜の厚さをそのままに維持することも難しい。しかも、インターフェーストラップ密度が増加して、界面特性が低下する。
【００３２】
これに対して、本発明において、シリケート界面層１２を原子層蒸着（ＡＬＤ：ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）方法によって形成すると、シリケート界面層１２の厚さ及びシリコン造成比を要求される値に調節できる。これによって、誘電体膜構造体１５の誘電率を最適化できる。しかも、要求されない自然シリケート層が形成されないので、界面特性を改善できる。
【００３３】
これに加えて、酸化防止膜のシリコン窒化膜は約７程度の誘電率を有するのに対して、本発明による金属シリケート界面層１２は約１２乃至１４程度の相対的に高い誘電率を有する。従って、従来技術に比べて等価酸化膜の厚さを減少させることができる。
【００３４】
又、金属シリケート界面層１２は９００℃の高温で後続熱処理工程を実施しても、実質的に非晶質状態を維持する。従って、金属シリケート界面層１２の内部に結晶粒界がほとんど生成されないので、漏洩電流を減少させることができる。
【００３５】
望ましくは、前述のように、金属シリケート界面層１２は原子層蒸着技術を使用して形成する。従って、本発明は高い熱工程が要求される従来技術と違って、低い熱工程によって実施できる。又、原子層蒸着技術を使用することによって、様々な前駆体（ｐｒｅｃｕｒｓｏｒ）を使用することができ、膜の厚さを精密に制御できる。このような長所は、通常の化学気相蒸着方法によっては得ることができない。
【００３６】
金属シリケート界面層１２を形成するための原子層蒸着技術は、金属ソース、シリコンソース及び酸素ソースに対する注入工程及びパージ工程を交互に反復的に実施することによって実行できる。金属シリケート界面層１２をジルコニウムシリケート層で形成する場合には、ＺｒＣｌ4が金属ソースとして使用され得る。これと同様に、金属シリケート界面層１２をハフニウムシリケート層で形成する場合には、ＨｆＣｌ4が金属ソースとして使用され得る。又、シリコンソースはＳｉＨ4ガス又はＳｉＣｌ4Ｈ2ガスを含み、酸素ガスは水蒸気又はオゾンを含むこともできる。その外に、本発明の思想及び範囲内で、本発明に適合した他の前駆体を使用することもできる。
【００３７】
他の方法として、有機金属化学気相蒸着（ＭＯＣＶＤ）技術又は反応性スパッタリング（ｒｅａｃｔｉｖｅ  ｓｐｕｔｔｅｒｉｎｇ）技術が、厚さ及び造成比において、原子層蒸着技術と類似した水準に調節できると、金属シリケート界面層は有機金属化学気相蒸着技術又は反応性スパッタリング技術を使用して形成することもできる。有機金属化学気相蒸着技術はＨｆ（Ｏ−Ｓｉ−Ｒ3）4又はＺｒ（Ｏ−Ｓｉ−Ｒ3）4のような前駆体を使用できる。前記の化学式で、“Ｒ”はＣ2Ｈ5示す。その外にも、ハフニウムソースとして、Ｈｆ−ｔ−ｂｕｔｏｘｉｄｅが使用でき、ジルコニウムソースとしてＺｒ−ｔ−ｂｕｔｏｘｉｄｅが使用できる。又、シリコンソースとしては、ｔｅｔｒａｅｔｈｏｘｙｏｒｔｈｏｓｉｌａｎｅ又はｔｅｔｒａｅｔｈｙｌｏｔｈｏｒｓｉｌｉｃａｔｅが使用できる。
【００３８】
高誘電体膜１４の形成を説明すると、高誘電体膜１４は金属酸化膜で形成することが望ましい。金属酸化膜はハフニウム酸化膜、ジルコニウム酸化膜、タンタル酸化膜、アルミ酸化膜、チタン酸化膜、イットリウム酸化膜、ＢＳＴ膜、ＰＺＴ膜又はこれらのいずれかの膜を組み合わせた膜で形成することが望ましい。
【００３９】
金属酸化膜は原子層蒸着技術、有機金属化学気相蒸着技術又は反応性スパッタリング技術を使用して形成できる。反応性スパッタリング技術は、金属膜を蒸着する間、工程チャンバの内部に酸素ガスを注入することによって実行される。又、金属酸化膜は金属膜を蒸着し、金属膜を酸素雰囲気でアニーリングすることによって形成できる。
【００４０】
本発明の一実施形態によると、シリケート界面層１２の金属は金属酸化膜（高誘電体膜１４）の金属と同一であることが望ましい。例えば、誘電体膜構造体１５は順次に積層されたハフニウムシリケート界面層及びハフニウム酸化膜を含む。
【００４１】
一方、シリケート界面層１２をジルコニウムシリケート膜で形成する場合、高誘電体膜１４はジルコニウム酸化膜で形成することが望ましい。この場合において、シリケート界面層１２の金属が金属酸化膜（高誘電体膜１４）の内部に含有された金属と同一であるので、シリケート界面層１２及び高誘電体膜１４の間の界面特性は、これらの間の電気的な一貫性又は結合力によって改善され得る。
【００４２】
又、ハフニウム酸化膜をアルミ原子でドーピングすると、ハフニウム酸化膜が後続の熱工程を実施する間、結晶化されることを防止できる。
【００４３】
前述のように、金属シリケート界面層１２の誘電率は、その内部に含有されたシリコンの造成比を変化させることによって調節できる。本発明では金属シリケート物質のシリコン造成比の“ｘ” が約０．３乃至０．９９である時、最適の誘電率を示すように決定された。
【００４４】
本発明の外の実施形態によると、高誘電体膜１４は図２、図３及び図４に示すように多層の構造を含むことが望ましい。
【００４５】
図２、図３及び図４を参照すると、高誘電体膜１４は２種類の物質膜、すなわち、ハフニウム酸化膜（又は、ジルコニウム酸化膜：１８）及びアルミ酸化膜２０を交互に少なくとも１回反復的に積層して形成する。ここで、アルミ酸化膜２０は、高誘電体膜としてアルミ酸化膜だけを有するＭＯＳ構造に対する低周波Ｃ−Ｖプロットを示す図５乃至図８から分かるように、シリコン酸化膜に比べて、多いマイナスの固定電荷を有する。言い換えれば、アルミ酸化膜のフラットバンド電圧はプラスのゲート電圧の方向に向かって移動される。これは、図９乃至図１２に示すように、マイナスの固定電荷が存在することによって、ＭＯＳ構造でのトランスコンダクタンスが減少する結果を招来するためである。これに対して、ハフニウム酸化膜又はジルコニウム酸化膜のような金属酸化膜は、シリコン酸化膜に比べて多いプラスの固定電荷を内補する。従って、本発明はいかなる特定の動作原理にも限られることなく、本出願人はアルミ酸化膜の内部のマイナスの固定電荷がハフニウム酸化膜又はジルコニウム酸化膜のような金属酸化膜の内部のプラスの固定電荷によって補償され得ると考えた。これによって、ハフニウム酸化膜又はジルコニウム酸化膜のような金属酸化膜及びアルミ酸化膜を交互に積層することによって高誘電体膜１４の純粋固定電荷量を最小化できる。
【００４６】
本発明の他の実施形態によると、高誘電体膜１４の最上部層（図４の２２）はアルミ酸化膜で形成することが望ましい。これはアルミ酸化膜の形成熱がジルコニウム酸化膜又はハフニウム酸化膜の形成熱より大きいためである。ここで、形成熱は他の物質と反応するのに要求されるエネルギを意味する。例えば、アルミ酸化膜の形成熱は−１６７８ｋＪ／ｍｏｌであり、ジルコニウム酸化膜及びハフニウム酸化膜の形成熱は各々−１１００ｋＪ／ｍｏｌ及び−１１２２ｋＪ／ｍｏｌである。従って、ゲート電極を形成するためにアルミ酸化膜の上にポリシリコン膜（図４の２４）を直接形成しても、アルミ酸化膜はポリシリコン膜２４と反応しない。これによって、本発明では、高誘電体膜及びゲート電極の間の界面特性を改善できる。
【００４７】
前述した理由から、本発明では金属ゲート電極を使用せずに、ポリシリコンゲート電極を使用している。結果的に、ゲート電極の形成において、既に幅広く使用されてきた製造工程を使用できるので、半導体素子の製造原価を節減できる。
【００４８】
一方、シリケート界面層１２をジルコニウムシリケート膜で形成する場合、その上に形成される高誘電体膜１４はジルコニウム酸化膜及びアルミ酸化膜を交互に積層して形成することが望ましい。この場合、シリケート界面層１２の金属が金属酸化膜（高誘電体膜１４）の内部に含有された金属と同一であるので、前述のように、シリケート界面層１２及び高誘電体膜１４の間の界面特性は、これらの間の電気的な一貫性又は結合力によって改善され得る。これと同様に、シリケート界面層１２をハフニウムシリケート膜で形成する場合、高誘電体膜１４はハフニウム酸化膜及びアルミ酸化膜を交互に積層して形成することが望ましい。
【００４９】
本発明の一アスペクトによると、高誘電体膜１４の結晶化温度は、図２、図３及び図４に示すように、ハフニウム酸化膜、タンタル酸化膜、イットリウム酸化膜又はジルコニウム酸化膜のような金属酸化膜で形成された第１層１８及びアルミ酸化膜で形成された第２層が順次に積層された１対の複合膜を少なくとも１回反復的に形成することによって増加させることができる。
【００５０】
第１及び第２層１８，２０の厚さは、約２Å乃至６０Åの範囲であることが望ましい。より望ましくは、第１及び第２層１８，２０の厚さは各々１０Å及び５Åである。第１及び第２層１８，２０の厚さが前記範囲内の値を有する場合、結晶化温度は厚いバルク誘電体膜に比べて増加され得る。
【００５１】
通常、厚いバルクハフニウム酸化膜の場合、それの結晶化温度は６００℃乃至８００℃である。活性化工程を、炉を使用して実行する時、工程温度は８００℃乃至８５０℃より高く、活性化工程を、急速熱処理工程を使用して実行する時、工程温度は９００℃程度である。従って、バルクハフニウム酸化膜は、熱処理工程を実施する間、容易に結晶化され得るので、漏洩電流が増加される。
【００５２】
しかし、前述した本発明によると、高誘電体膜１４の結晶化温度が従来技術に比べて増加し、漏洩電流を減少させることができる。ここで、２Åは単原子層の基本厚さであり、６０Åは後続熱処理工程の間、ポピング現象の発生を防止できる最大厚さである。当業者に周知のように、高誘電体膜を形成する間、誘電体膜の内部に捕獲されるヒドロキシル中性子は、後続アニーリングの時に爆発現象を誘発する。その結果、誘電体膜が損傷して、その内部にホールを残す。いったんこのようなポピング現象が発生すると、ポリシリコンゲート電極膜形成工程のような後続工程が難しくなる。
【００５３】
第２層２０の厚さは第１層１８の厚さの約１／２であることが望ましい。これは、アルミ酸化膜の内部の単位厚さ当たり固定電荷量がハフニウム酸化膜又はジルコニウム酸化膜の内部の単位厚さ当たり固定電荷量の２倍であるためである。
【００５４】
又、第２層２０の全体の厚さは、高誘電体膜１４の全体の厚さの１／３より厚くないことが望ましい。このような制限は、第２層２０がハフニウム酸化膜である場合、厳格に要求される。ハフニウム酸化膜の誘電率（ｋ＝３０）はアルミ酸化膜の誘電率（ｋ＝１０）の３倍に達する。従って、純粋固定電荷量を最小化すると同時に、２０より大きい等価誘電率を得るために、アルミ酸化膜の全体の厚さは高誘電体膜１４の全体の厚さの約３３％であることが望ましい。
【００５５】
図１乃至図３示すシリコン基板１０は、本発明の思想及び範囲内で、ドーピングされたポリシリコンのような半導体又は導電体であっても良い。図４に示すポリシリコン膜２４は、メモリ素子のゲート電極又は上部キャパシタ電極であっても良い。
【００５６】
図１３は高誘電体膜としてアルミ酸化膜を含むＭＯＳ構造でトランスコンダクタンス及びフラットバンド電圧の間の関係を示すグラフである。ここで、基準になるものは、誘電体膜としてシリコン酸化膜を有するＭＯＳ構造体である。
【００５７】
ＭＯＳ構造体のトランスコンダクタンスは、高誘電体膜の内部の固定電荷から影響を受ける。言い換えれば、固定電荷量が大きいほど、トランスコンダクタンスは減少する。特に、中間程度のゲート電界でのトランスコンダクタンスは、固定電荷によるクーロンスカタリング（ｃｏｕｌｏｍｂ  ｓｃａｔｔｅｒｉｎｇ）によって直接に影響を受ける。
【００５８】
この点において、従来技術ではチャンネル移動度を減少させるクーロンスカタリングを誘発する固定電荷の問題を十分考慮したり、説明したりされなかった。しかし、本発明では、前述したように、アルミ酸化膜の内部のマイナスの固定電荷量をハフニウム酸化膜又はジルコニウム酸化膜のような金属酸化膜の内部のプラスの固定電荷量で補償する新たな誘電体膜構造体１５を設計することによって、固定電荷の問題点を効果的に解決する。
【００５９】
図１３を参照すると、フラットバンド電圧の移動量が０Ｖであっても、アルミ酸化膜を含むＭＯＳ構造体のトランスコンダクタンスは基準ＭＯＳ構造体のトランスコンダクタンスに比べて小さい、このような差は、インターフェーストラップ密度に起因する。インターフェーストラップ密度は、図１４に示す電荷ポンピング電流を使用して計算され得る。インターフェーストラップ密度はシリコン基板１０及び高誘電体膜１４の間に金属シリケート界面層１２を介在させることによって減少させることができる。
【００６０】
図１５を参照すると、シリコン基板の上に３０Åの厚さを有する金属酸化膜及び４０Åの厚さを有するアルミ酸化膜を順次に積層した本発明によるＭＯＳ構造体のＣ−Ｖ曲線は、シリコン酸化膜を誘電体膜として使用する従来のＭＯＳ構造体とほぼ同一の特性を示す。言い換えれば、本発明によるＭＯＳ構造体のフラットバンド電圧は従来のＭＯＳ構造体のフラットバンド電圧とほぼ同一である。結果的に、本発明の一アスペクトによると、光誘電体膜１４の固定電荷量を最少化できる。図１５で、“ＣＥＴ”は容量性等価厚さ（ｃａｐａｃｉｔａｎｃｅ  ｅｑｕｉｖａｌｅｎｔ  ｔｈｉｃｋｎｅｓｓ）を意味するものであって、量子力学効果（ｑｕａｎｔｕｍ  ｍｅｃｈａｎｉｃａｌ  ｅｆｆｅｃｔ）を含む値である。ここで、量子力学効果は４０Åより薄い薄膜で顕著に発生する電子の波動性による効果である。従って、極薄膜の厚さをより正確に測定するためには量子力学効果を排除しなければならない。結果的に、図１５の“ＣＥＴ”は量子力学効果が排除されない等価酸化膜の厚さを意味するので、一般の等価酸化膜の厚さよりは厚い。
【００６１】
【発明の効果】
前述のように本発明の実施形態によると、多層の高誘電体膜１４、例えば、アルミ膜と共に２５乃至３０の誘電率を有するハフニウム酸化膜又は２０乃至２５の誘電率を有するジルコニウム酸化膜を交互に積層した多層の高誘電体膜を形成することによって、高誘電体膜１４の純粋固定電荷量を最小化すると同時に、等価誘電率を２０より大きく最適化できる。
【００６２】
本発明によると、界面特性を改善でき、シリコン窒化膜又はシリコンオキシナイトライド膜のような界面層又は界面層なしにバルクシリケート膜を使用する従来の誘電体膜構造に比べて等価酸化膜の厚さを減少させることができる。言い換えれば、シリコン窒化膜又はオキシナイトライド膜より高誘電率を有するシリケート界面層１２と高誘電体膜１４を組み合わせることによって、界面特性を改善でき、等価酸化膜の厚さを減少させることができる。
【００６３】
これに加えて、多層構造体、すなわち、各層が臨界厚さの上限値より厚くない薄い層からなる多層構造体を有する高誘電体膜を形成することによって、高誘電体膜の結晶化温度を増加させることができ、漏洩電流を減少させることができる。これによって、素子の性能を改善できる。
【００６４】
従って、本発明は従来技術の短所を有しないで、シリコン酸化膜の長所を有する誘電体膜構造体を提供する。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体素子の断面図である。
【図２】本発明の第２実施形態による半導体素子の断面図である。
【図３】本発明の第３実施形態による半導体素子の断面図である。
【図４】本発明の第４実施形態による半導体素子の断面図である。
【図５】アルミ酸化膜を誘電体膜として使用するＭＯＳキャパシタとシリコン酸化膜を誘電体膜として使用するＭＯＳキャパシタのＣ−Ｖプロットである。
【図６】アルミ酸化膜を誘電体膜として使用するＭＯＳキャパシタとシリコン酸化膜を誘電体膜として使用するＭＯＳキャパシタのＣ−Ｖプロットである。
【図７】アルミ酸化膜を誘電体膜として使用するＭＯＳキャパシタとシリコン酸化膜を誘電体膜として使用するＭＯＳキャパシタのＣ−Ｖプロットである。
【図８】アルミ酸化膜を誘電体膜として使用するＭＯＳキャパシタとシリコン酸化膜を誘電体膜として使用するＭＯＳキャパシタのＣ−Ｖプロットである。
【図９】ゲート製造方法による標準化されたトランスコンダクタンスを説明するためのグラフである。
【図１０】ゲート製造方法による標準化されたトランスコンダクタンスを説明するためのグラフである。
【図１１】ゲート製造方法による標準化されたトランスコンダクタンスを説明するためのグラフである。
【図１２】ゲート製造方法による標準化されたトランスコンダクタンスを説明するためのグラフである。
【図１３】シリコン酸化膜及びアルミ酸化膜の間のフラットバンド電圧を対照するグラフである。
【図１４】シリコン酸化膜及びアルミ酸化膜を採択するキャパシタに対してゲートバイアスによる電荷ポンピング電流を示すグラフである。
【図１５】シリコン酸化膜及びＺｒＯ2／Ａｌ2Ｏ3の積層誘電体膜と共にアルミ酸化膜及びシリコン酸化膜に対するＣ−Ｖ曲線を示すグラフである。
【符号の説明】
１０…半導体基板
１２…シリケート界面層
１４…高誘電体膜
１５…誘電体膜構造体
１８…ジルコニウム酸化膜
２０…アルミ酸化膜
２２…最上部層
２４…ポリシリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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