(57)【特許請求の範囲】
【請求項１】
各々多数個のメモリセルと正常動作のためのカラム選択ライン及びリペアのためのスペアカラム選択ラインを含む第１及び第２ブロックに両分される複数個の入出力ブロックを備え、
前記入出力ブロックの入出力ピンに、各々所定のパスを介して接続を制御されて当該入出力ブロックを各々担当する複数個の入出力感知増幅器を有することで、
所定の入出力ブロックの少なくとも一本の不良カラム選択ラインに接続されている複数個のメモリセルのうち不良メモリセルだけが当該不良メモリセルのある以外の入出力ブロックの所定のスペアカラム選択ラインに接続されているスペアメモリセルにビット単位で取り替えられるとともに、
前記不良カラム選択ライン及び前記所定のスペアカラム選択ラインが同時に活性化されることを特徴とする半導体メモリ装置。
【請求項２】
前記不良カラム選択ラインが前記所定の入出力ブロックの第１ブロック内に位置する場合、前記不良カラム選択ラインは前記所定の入出力ブロックの第１ブロック内のスペアカラム選択ラインには取り替えられず、前記所定の入出力ブロックの第２ブロック内のスペアカラム選択ライン及び前記所定の入出力ブロックに隣接する入出力ブロックの第２ブロック内のスペアカラム選択ラインのうちいずれか一方に取り替えられることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記不良カラム選択ラインが前記所定の入出力ブロックの第２ブロック内に位置する場合、前記不良カラム選択ラインは前記所定の入出力ブロックの第２ブロック内のスペアカラム選択ラインには取り替えられず、前記所定の入出力ブロックの第１ブロック内のスペアカラム選択ライン及び前記所定の入出力ブロックに隣接する他の入出力ブロックの第１ブロック内のスペアカラム選択ラインのうちいずれか一方に取り替えられることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記複数個のメモリセルのうち前記不良メモリセル以外の正常メモリセルに対応するグローバル入出力ライン及び前記取り替えられるスペアメモリセルに対応するグローバル入出力ラインを前記所定の入出力ブロックを担当する前記入出力感知増幅器に接続させるスイッチング制御部をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
各々多数個のメモリセルが正常動作のためのカラム選択ライン及びリペアのためのスペアカラム選択ラインを含む第１及び第２ブロックに両分される複数個の入出力ブロックを備え、
前記入出力ブロックの入出力ピンに、各々所定のパスを介して接続を制御されて当該入出力ブロックを各々担当する複数個の入出力感知増幅器を有することで、
所定の入出力ブロックの第１ブロック内の不良カラム選択ラインが、前記所定の入出力ブロックの第１ブロック内のスペアカラム選択ラインには取り替えられず、前記所定の入出力ブロックの第２ブロック内のスペアカラム選択ライン及び前記所定の入出力ブロックに隣接する入出力ブロックの第２ブロック内のスペアカラム選択ラインのうちいずれか一方に取り替えられ、
少なくとも１本の前記不良カラム選択ラインに接続されている複数個のメモリセルのうち不良メモリセルだけが前記取り替えられるスペアカラム選択ラインに接続されているスペアメモリセルにビット単位で取り替えられ、
前記不良カラム選択ライン及び前記取り替えられるスペアカラム選択ラインが同時に活性化されることを特徴とする半導体メモリ装置。
【請求項６】
前記所定の入出力ブロックの第２ブロック内の不良カラム選択ラインが、前記所定の入出力ブロックの第２ブロック内のスペアカラム選択ラインには取り替えられず、前記所定の入出力ブロックの第１ブロック内のスペアカラム選択ライン及び前記所定の入出力ブロックに隣接する他の入出力ブロックの第１ブロック内のスペアカラム選択ラインのうちいずれか一方に取り替えられることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記複数個のメモリセルのうち前記不良メモリセル以外の正常メモリセルに対応するグローバル入出力ライン及び前記取り替えられるスペアメモリセルに対応するグローバル入出力ラインを前記所定の入出力ブロックを担当する前記入出力感知増幅器に接続させるスイッチング制御部をさらに備えることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項８】
各々多数個のメモリセルが正常動作のためのカラム選択ライン及びリペアのためのスペアカラム選択ラインを含む三つ以上の複数個のブロックに分離されて配置される複数個の入出力ブロックを備え、
前記入出力ブロックの入出力ピンに、各々所定のパスを介して接続を制御されて当該入出力ブロックを各々担当する複数個の入出力感知増幅器を有することで、
所定の入出力ブロックの少なくとも一本の不良カラム選択ラインに接続されている複数個のメモリセルのうち不良メモリセルだけが当該不良メモリセルのある以外の入出力ブロックの所定のスペアカラム選択ラインに接続されているスペアメモリセルにビット単位で取り替えられるとともに、
前記不良カラム選択ライン及び前記所定のスペアカラム選択ラインが同時に活性化されることを特徴とする半導体メモリ装置。
【請求項９】
前記複数個のメモリセルのうち前記不良メモリセル以外の正常メモリセルに対応するグローバル入出力ライン及び前記取り替えられるスペアメモリセルに対応するグローバル入出力ラインを前記所定の入出力ブロックを担当する前記入出力感知増幅器に接続させるスイッチング制御部をさらに備えることを特徴とする請求項８に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路メモリ装置、半導体メモリ装置及びその動作方法に係り、特に、半導体メモリ装置のカラム冗長スキームに関する。
【０００２】
【従来の技術】
半導体メモリ装置は、正常なメモリセルに不良がある時にこれを取り替えるためにスペアメモリセル、すなわち冗長メモリセルを備える。一般に、カラム冗長スキームでは、カラム選択ライン（Ｃｏｌｕｍｎ Ｓｅｌｅｃｔ Ｌｉｎｅ；ＣＳＬ）に接続されている少なくとも一つの正常メモリセルが不良である場合、前記カラム選択ラインがスペアカラム選択ライン（Ｓｐａｒｅ Ｃｏｌｕｍｎ Ｓｅｌｅｃｔ Ｌｉｎｅ；ＳＣＳＬ）に取り替えられる。すなわち、一つのメモリセルだけ不良であっても、カラム選択ラインに接続された全てのメモリセルがスペアカラム選択ラインに接続されているスペアメモリセルに取り替えられる。
【０００３】
図１は、従来の１対１カラム冗長スキームを示したものである。
図１を参照すれば、入出力ブロック１１，１３の各々は多数個のメモリセルとこれらに接続されるカラム選択ラインＣＳＬ及びスペアカラム選択ラインＳＣＳＬを含む。カラム選択ラインＣＳＬは正常動作のためのものであり、これらには正常メモリセルが接続される。スペアカラム選択ラインＳＣＳＬはリペアのためのものであり、これらにはスペアメモリセル、すなわち冗長メモリセルが接続される。
【０００４】
また、入出力ブロック１１は一本のローカル入出力ラインＬＩＯ１及び一本のグローバル入出力ラインＧＩＯ１を含み、入出力ブロック１３も一本のローカル入出力ラインＬＩＯ２及び一本のグローバル入出力ラインＧＩＯ２を含む。ローカル入出力ラインＬＩＯ１及びグローバル入出力ラインＧＩＯ１を介して入出力ブロック１１内のメモリセルにデータが入出力され、入出力ラインＬＩＯ２及びグローバル入出力ラインＧＩＯ２を介して入出力ブロック１３内のメモリセルにデータが入出力される。
【０００５】
図１に示されたような１対１カラム冗長スキームでは、例えば入出力ブロック１１内のカラム選択ラインＣＳＬ１１が不良である場合、すなわちカラム選択ラインＣＳＬ１１に接続される少なくとも一つのメモリセルＭ１が不良である場合にカラム選択ラインＣＳＬ１１はスペアカラム選択ラインＳＣＳＬ１１に取り替えられる。これと同様に、入出力ブロック１３内のカラム選択ラインＣＳＬ２１が不良である場合、すなわちカラム選択ラインＣＳＬ２１に接続される少なくとも一つのメモリセルが不良である場合にカラム選択ラインＣＳＬ２１はスペアカラム選択ラインＣＳＬ２１に取り替えられる。換言すれば、カラム選択ラインに接続されたメモリセルが一つだけ不良であっても、カラム選択ラインに接続された全てのメモリセルがスペアカラム選択ラインに接続されているスペアメモリセルに取り替えられる。
【０００６】
【発明が解決しようとする課題】
ところで、図１に示されたような１対１カラム冗長スキームでは、所定の入出力ブロック内の不良カラム選択ラインは自分の入出力ブロック内のスペアカラム選択ラインだけに取り替えられる。特に、カラム選択ラインに接続されたメモリセルが一つだけ不良であっても、カラム選択ラインに接続された全てのメモリセルがスペアカラム選択ラインに接続されているスペアメモリセルに一括して取り替えられる。これにより、所定の入出力ブロック内においてリペア可能なカラム選択ラインの数は自分の入出力ブロック内のスペアカラム選択ラインの数により制限されるという短所があり、結局、リペア効率及び融通性が落ちる。
【０００７】
図２は、従来のデータラインカラム冗長スキームを示したものである。
図２を参照すれば、データラインカラム冗長スキームでは入出力ブロック２１，２３がスペアカラム選択ラインＳＣＳＬを含まず、スペアカラム選択ラインＳＣＳＬを含む別途の冗長入出力ブロック２５が与えられる。
【０００８】
また、入出力ブロック２１は一本のローカル入出力ラインＬＩＯ１を含み、入出力ブロック２３も一本のローカル入出力ラインＬＩＯ２を含む。また、冗長入出力ブロック２５も一本のローカル入出力ラインＬＩＯ３を含む。一方、グローバル入出力ラインＧＩＯは入出力ブロック２１，２３及び冗長入出力ブロック２５により共有される。
【０００９】
ローカル入出力ラインＬＩＯ１及び共有されたグローバル入出力ラインＧＩＯを介して入出力ブロック２１内のメモリセルにデータが入出力され、ローカル入出力ラインＬＩＯ２及び共有されたグローバル入出力ラインＧＩＯを介して入出力ブロック２３内のメモリセルにデータが入出力される。また、ローカル入出力ラインＬＩＯ３及び共有されたグローバル入出力ラインＧＩＯを介して冗長入出力ブロック２５内のメモリセルにデータが入出力される。
【００１０】
図２に示されたようなデータラインカラム冗長スキームでは、入出力ブロック２１内のカラム選択ラインＣＳＬ１１，ＣＳＬ１２が不良である場合、カラム選択ラインＣＳＬ１１，ＣＳＬ１２は冗長入出力ブロック２５内のスペアカラム選択ラインＳＣＳＬ１，ＳＣＳＬ２に取り替えられる。また、入出力ブロック２３内のカラム選択ラインＣＳＬ２１，ＣＳＬ２２，ＣＳＬ２３が不良である場合、カラム選択ラインＣＳＬ２１，ＣＳＬ２２，ＣＳＬ２３は冗長入出力ブロック２５内のスペアカラム選択ラインＳＣＳＬ３，ＳＣＳＬ４，ＳＣＳＬ５に取り替えられる。
【００１１】
従って、図２に示されたようなデータラインカラム冗長スキームでは、入出力ブロック内の不良カラム選択ラインが別途に備わった冗長入出力ブロック内のスペアカラム選択ラインに取り替えられるので、リペア効率及び融通性がある程度向上する。しかし、図１に示されたようなカラム冗長スキームと同様に、カラム選択ラインに接続されたメモリセルが一つだけ不良であっても、カラム選択ラインに接続された全てのメモリセルがスペアカラム選択ラインに接続されているスペアメモリセルに一括して取り替えられる。
【００１２】
これにより、図１に示されたようなカラム冗長スキームと同様に、所定の入出力ブロック内においてリペア可能なカラム選択ラインの数は冗長入出力ブロック内のスペアカラム選択ラインの数により制限されるという短所があり、結局、リペア効率及び融通性が多少落ちる。
【００１３】
そこで、本発明は、リペア効率及び融通性を大きく向上させるカラム冗長スキームを有する集積回路メモリ装置及び半導体メモリ装置を提供することを目的とする。
【００１４】
さらに、本発明は、リペア効率及び融通性を大きく向上させるメモリ装置の動作方法を提供することを他の目的とする。
【００１７】
本発明の一面による半導体メモリ装置は、各々多数個のメモリセルと正常動作のためのカラム選択ライン及びリペアのためのスペアカラム選択ラインを含む第１及び第２ブロックに両分される複数個の入出力ブロックを備え、この入出力ブロックの入出力ピンに、各々所定のパスを介して接続を制御されて当該入出力ブロックを各々担当する複数個の入出力感知増幅器を有することで、所定の入出力ブロックの少なくとも一本の不良カラム選択ラインに接続されている複数個のメモリセルのうち不良メモリセルだけが当該不良メモリセルのある以外の入出力ブロックの所定のスペアカラム選択ラインに接続されているスペアメモリセルにビット単位で取り替えられるとともに、不良カラム選択ライン及び所定のスペアカラム選択ラインが同時に活性化されることを特徴とする。
【００１９】
前記不良カラム選択ラインが前記所定の入出力ブロックの第１ブロック内に位置する場合、前記不良カラム選択ラインは前記所定の入出力ブロックの第１ブロック内のスペアカラム選択ラインには取り替えられず、前記所定の入出力ブロックの第２ブロック内のスペアカラム選択ライン及び前記所定の入出力ブロックに隣接する入出力ブロックの第２ブロック内のスペアカラム選択ラインのうちいずれか一方に取り替えられる。
【００２０】
前記不良カラム選択ラインが前記所定の入出力ブロックの第２ブロック内に位置する場合、前記不良カラム選択ラインは前記所定の入出力ブロックの第２ブロック内のスペアカラム選択ラインには取り替えられず、前記所定の入出力ブロックの第１ブロック内のスペアカラム選択ライン及び前記所定の入出力ブロックに隣接する他の入出力ブロックの第１ブロック内のスペアカラム選択ラインのうちいずれか一方に取り替えられる。
【００２１】
また、前記半導体メモリ装置は、前記複数個のメモリセルのうち前記不良メモリセル以外の正常メモリセルに対応するグローバル入出力ライン及び前記取り替えられるスペアメモリセルに対応するグローバル入出力ラインを前記所定の入出力ブロックを担当する前記入出力感知増幅器に接続させるスイッチング制御部をさらに備える。
【００２２】
また、必要に応じて、前記半導体メモリ装置の前記入出力ブロックは多数個のメモリセルと正常動作のためのカラム選択ライン及びリペアのためのスペアカラム選択ラインを含む三つ以上の複数個のブロックに分離されうる。
【００２５】
また、前記入出力ラインを感知増幅器に選択的に接続させる段階は、前記第１基本カラム選択ラインとかかわった前記第１基本メモリセルが前記第１カラムアドレスの入力に応答して前記感知増幅器に接続され、前記第１冗長カラム選択ラインとかかわった前記第１冗長メモリセルが前記第２カラムアドレスの入力に応答して前記感知増幅器に接続されるように前記複数個のスイッチを制御するためにスイッチ制御回路をプログラミングする段階が先行される。
【００２６】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態について詳細に説明する。なお、下記の実施形態では特定の用語が使用されるが、これは単に本発明を説明するために使用されるものであり、意味の限定や特許請求の範囲上に記載された本発明の範囲を制限するために使用されるものではない。従って、この技術分野の通常の知識を有した者であれば、下記の実施形態より各種の変形及び均等な他の実施形態が可能であるという点を理解できるであろう。よって、本発明の真の技術的な保護範囲は特許請求の範囲上の技術的な思想によって定まるべきである。
【００２７】
図３を参照すれば、本発明による半導体メモリ装置では、入出力ブロック３１，３２，３３の各々は第１ブロック３１Ｌ，３２Ｌ，３３Ｌ及び第２ブロック３１Ｒ，３２Ｒ，３３Ｒに両分される。ここでは、入出力ブロック３１，３２，３３の各々が二つのブロックに両分された場合が示されているが、必要に応じて三つ以上の複数個のブロックにも分離されうる。以下、入出力ブロック３１，３２，３３の各々が二つのブロックに両分された場合について説明する。
【００２８】
第１ブロック３１Ｌ，３２Ｌ，３３Ｌ及び第２ブロック３１Ｒ，３２Ｒ，３３Ｒの各々は多数個のメモリセルとこれらに接続されるカラム選択ラインＣＳＬ及びスペアカラム選択ラインＳＣＳＬを含む。カラム選択ラインＣＳＬは正常動作のためのものであり、これらには正常メモリセルが接続される。スペアカラム選択ラインＳＣＳＬはリペアのためのものであり、これらにはスペアメモリセル、すなわち冗長メモリセルが接続される。
【００２９】
また、入出力ブロック３１，３２，３３の各々は二本のローカル入出力ライン及び二本のグローバル入出力ラインを含む。すなわち、入出力ブロック３１は第１ブロック３１Ｌを担当するローカル入出力ラインＬＩＯ１Ｌ／グローバル入出力ラインＧＩＯ１Ｌ及び第２ブロック３１Ｒを担当するローカル入出力ラインＬＩＯ１Ｒ／グローバル入出力ラインＧＩＯ１Ｒを別途に含む。入出力ブロック３２は第１ブロック３２Ｌを担当するローカル入出力ラインＬＩＯ２Ｌ／グローバル入出力ラインＧＩＯ２Ｌ及び第２ブロック３２Ｒを担当するローカル入出力ラインＬＩＯ２Ｒ／グローバル入出力ラインＧＩＯ２Ｒを別途に含む。また、入出力ブロック３３は第１ブロック３３Ｌを担当するローカル入出力ラインＬＩＯ３Ｌ／グローバル入出力ラインＧＩＯ３Ｌ及び第２ブロック３３Ｒを担当するローカル入出力ラインＬＩＯ３Ｒ／グローバル入出力ラインＧＩＯ３Ｒを別途に含む。
【００３０】
従って、入出力ブロック３１ではローカル入出力ラインＬＩＯ１Ｌ／グローバル入出力ラインＧＩＯ１Ｌを介して第１ブロック３１Ｌ内のメモリセルにデータが入出力され、ローカル入出力ラインＬＩＯ１Ｒ／グローバル入出力ラインＧＩＯ１Ｒを介して第２ブロック３１Ｒ内のメモリセルにデータが入出力される。入出力ブロック３２ではローカル入出力ラインＬＩＯ２Ｌ／グローバル入出力ラインＧＩＯ２Ｌを介して第１ブロック３２Ｌ内のメモリセルにデータが入出力され、ローカル入出力ラインＬＩＯ２Ｒ／グローバル入出力ラインＧＩＯ２Ｒを介して第２ブロック３２Ｒ内のメモリセルにデータが入出力される。これと同様に、入出力ブロック３３では、ローカル入出力ラインＬＩＯ３Ｌ／グローバル入出力ラインＧＩＯ３Ｌを介して第１ブロック３３Ｌ内のメモリセルにデータが入出力され、ローカル入出力ラインＬＩＯ３Ｒ／グローバル入出力ラインＧＩＯ３Ｒを介して第２ブロック３３Ｒ内のメモリセルにデータが入出力される。
【００３１】
特に、所定の入出力ブロック、例えば入出力ブロック３２の第１ブロック３２Ｌ内のカラム選択ラインＣＳＬ２Ｌが不良である場合、すなわちカラム選択ラインＣＳＬ２Ｌに接続されている少なくとも一つのメモリセルが不良である場合、不良カラム選択ラインＣＳＬ２Ｌは自分の入出力ブロック、すなわち入出力ブロック３２の第１ブロック３２Ｌ内のスペアカラム選択ラインＳＣＳＬ２Ｌには取り替えられず、入出力ブロック３２の第２ブロック３２Ｒ内のスペアカラム選択ラインＳＣＳＬ２Ｒ及び入出力ブロック３２に隣接する入出力ブロック３１の第２ブロック３１Ｒ内のスペアカラム選択ラインＳＣＳＬ１Ｒのうちいずれか一方に取り替えられる。
【００３２】
この時、不良カラム選択ラインＣＳＬ２Ｌに接続されているメモリセルのうち不良メモリセルだけが、取り替えられるスペアカラム選択ラインに接続されているスペアメモリセルにビット単位で取り替えられる。換言すれば、不良カラム選択ラインＣＳＬ２Ｌに接続されているメモリセルのうち不良メモリセルだけが前記取り替えられるスペアカラム選択ラインに接続されているスペアメモリセルに取り替えられ、不良カラム選択ラインＣＳＬ２Ｌに接続されているメモリセルのうち正常メモリセルは取り替えられない。
【００３３】
また、不良カラム選択ラインＣＳＬ２Ｌに接続されている正常メモリセルをそのまま使用するために、不良カラム選択ラインＣＳＬ２Ｌ及び前記取り替えられるスペアカラム選択ラインが同時に活性化される。従って、前述したように、不良カラム選択ラインＣＳＬ２Ｌは自分の入出力ブロック、すなわち入出力ブロック３２の第１ブロック３２Ｌ内のスペアカラム選択ラインＳＣＳＬ２Ｌには取り替えられない。
【００３４】
一方、入出力ブロック３２の第２ブロック３２Ｒ内のカラム選択ラインＣＳＬ２Ｒが不良である場合には、不良カラム選択ラインＣＳＬ２Ｒは自分の入出力ブロック、すなわち入出力ブロック３２の第２ブロック３２Ｒ内のスペアカラム選択ラインＳＣＳＬ２Ｒには取り替えられず、入出力ブロック３２の第１ブロック３２Ｌ内のスペアカラム選択ラインＳＣＳＬ２Ｌ及び入出力ブロック３２に隣接する他の入出力ブロック３３の第１ブロック３３Ｌ内のスペアカラム選択ラインＳＣＳＬ３Ｌのうちいずれか一方に取り替えられる。
【００３５】
この時にも不良カラム選択ラインＣＳＬ２Ｒに接続されているメモリセルのうち不良メモリセルだけが前記取り替えられるスペアカラム選択ラインに接続されているスペアメモリセルに取り替えられ、不良カラム選択ラインＣＳＬ２Ｒに接続されているメモリセルのうち正常メモリセルは取り替えられない。
【００３６】
また、不良カラム選択ラインＣＳＬ２Ｒに接続されている正常メモリセルをそのまま使用するために、不良カラム選択ラインＣＳＬ２Ｒ及び前記取り替えられるスペアカラム選択ラインが同時に活性化される。従って、不良カラム選択ラインＣＳＬ２Ｒは自分の入出力ブロック、すなわち入出力ブロック３２の第２ブロック３２Ｒ内のスペアカラム選択ラインＳＣＳＬ２Ｒには取り替えられない。
【００３７】
入出力ブロック３１，３３に不良メモリセルが存在する場合にも以上のような方法により不良メモリセルがビット単位でスペアメモリセルに取り替えられる。
【００３８】
一方、以上では、一本の不良カラム選択ラインに接続されている不良メモリセルが一本のスペアカラム選択ラインに接続されているスペアメモリセルに取り替えられる場合について説明したが、二本以上の不良カラム選択ラインの各々に接続されている不良メモリセルが一本のスペアカラム選択ラインに接続されているスペアメモリセルにビット単位で取り替えられる場合もある。これについては図４及び図５を参照して詳細に後述する。
【００３９】
一方、本発明による半導体メモリ装置はスイッチＳ１１ないしＳ３４、スイッチＳ１１ないしＳ３４を制御するスイッチング制御部（図６）、及び入出力ブロック３１，３２，３３の各々を担当する入出力感知増幅器３４，３５，３６をさらに備える。入出力感知増幅器３４，３５，３６は各々所定のパスを介して該当入出力ピンＤＱ１，ＤＱ２，ＤＱ３に接続される。
【００４０】
スイッチング制御部はグローバル入出力ラインＧＩＯと入出力感知増幅器３４，３５，３６との間の接続を制御する。特に、前述したように、不良カラム選択ライン及びこれに取り替えられるスペアカラム選択ラインが同時に活性化されるので、スイッチング制御部により不良カラム選択ラインによるデータパス及びスペアカラム選択ラインによるデータパスが所定の入出力感知増幅器に向かって同時に形成される。
【００４１】
例えば、カラム選択ラインＣＳＬ２Ｌが不良であり、これがスペアカラム選択ラインＳＣＳＬ１Ｒに取り替えられる場合、不良カラム選択ラインＣＳＬ２Ｌに対応するグローバル入出力ラインＧＩＯ２Ｌ及びスペアカラム選択ラインＳＣＳＬ１Ｒに対応するグローバル入出力ラインＧＩＯ１Ｒが同時に入出力感知増幅器３５に接続される（パス１及びパス２）。カラム選択ラインＣＳＬ２Ｌが不良であり、これがスペアカラム選択ラインＳＣＳＬ２Ｒに取り替えられる場合には、不良カラム選択ラインＣＳＬ２Ｌに対応するグローバル入出力ラインＧＩＯ２Ｌ及びスペアカラム選択ラインＳＣＳＬ２Ｒに対応するグローバル入出力ラインＧＩＯ２Ｒが同時に入出力感知増幅器３５に接続される（パス２及びパス３）。
【００４２】
図４は、図３に示された本発明による半導体メモリ装置において、不良メモリセルがスペアメモリセルにビット単位で取り替えられる方式を概念的に説明するための図である。
【００４３】
ここで、ＣＳＬ２Ｌ１ないしＣＳＬ２Ｌ３は図３に示されたような入出力ブロック３２の第１ブロック３２Ｌ内のカラム選択ラインを表わし、ＳＣＳＬ２Ｒは入出力ブロック３２の第２ブロック３２Ｒ内のスペアカラム選択ラインを表わす。カラム選択ラインＣＳＬ２Ｌ１ないしＣＳＬ２Ｌ３及びスペアカラム選択ラインＳＣＳＬ２Ｒに各々４つのメモリセルが接続された場合が示されている。
【００４４】
カラム選択ラインＣＳＬ２Ｌ１に接続されている４つのメモリセルＭ１１ないしＭ１４のうち第３番目のメモリセルＭ１３が不良である場合、スイッチＳ４１，Ｓ４２，Ｓ４４により３つの正常メモリセルＭ１１，Ｍ１２，Ｍ１４は第１入出力感知増幅器３５−１に接続され、不良メモリセルＭ１３の代わりにスペアカラム選択ラインＳＣＳＬ２Ｒに接続されている第３番目のスペアメモリセルＳＭ３がスイッチＳ４３により第１入出力感知増幅器３５−１に接続される。
【００４５】
また、他のカラム選択ラインＣＳＬ２Ｌ２に接続されている４つのメモリセルＭ２１ないしＭ２４のうち第１番目のメモリセルＭ２１が不良である場合、スイッチＳ４６，Ｓ４７，Ｓ４８により３つの正常メモリセルＭ２２，Ｍ２３，Ｍ２４が第２入出力感知増幅器３５−２に接続され、不良メモリセルＭ２１の代わりにスペアカラム選択ラインＳＣＳＬ２Ｒに接続されている第１番目のスペアメモリセルＳＭ１がスイッチＳ４５により第２入出力感知増幅器３５−２に接続される。
【００４６】
また、さらに他のカラム選択ラインＣＳＬ２Ｌ３に接続されている４つのメモリセルＭ３１ないしＭ３４のうち第２番目のメモリセルＭ３２及び第４番目のメモリセルＭ３４が不良である場合、スイッチＳ４９，Ｓ５１により２つの正常メモリセルＭ３１，Ｍ３３が第３入出力感知増幅器３５−３に接続され、不良メモリセルＭ３２，Ｍ３４の代わりにスペアカラム選択ラインＳＣＳＬ２Ｒに接続されているスペアメモリセルＳＭ２，ＳＭ４がスイッチＳ５０，Ｓ５２により第３入出力感知増幅器３５−３に接続される。
【００４７】
このような方法により、二本以上の不良カラム選択ラインＣＳＬ２Ｌ１，ＣＳＬ２Ｌ２，ＣＳＬ２Ｌ３の各々に接続されている不良メモリセルが一本のスペアカラム選択ラインＳＣＳＬ２Ｒに接続されているスペアメモリセルにビット単位で取り替えられる。
【００４８】
図５は、図４に示された回路の一部を詳細に示した図である。図５を参照して、カラム選択ラインＣＳＬ２Ｌ１に接続されている不良メモリセルＭ１３がスペアカラム選択ラインＳＣＳＬ２Ｒに接続されているスペアメモリセルＳＭ３に取り替えられる方式についてより詳細に説明する。
【００４９】
まず、カラムドライバ（図示せず）によりカラム選択ラインＣＳＬ２Ｌ１及びスペアカラム選択ラインＳＣＳＬ２Ｒが同時に活性化され、スイッチング制御部（図６）によりスイッチＳ２２−１，Ｓ２２−２，Ｓ２２−４及びスイッチＳ２３−３がターンオンされ、スイッチＳ２２−３及びスイッチＳ２３−１，Ｓ２３−２，Ｓ２３−４はターンオフされる。これにより、正常メモリセルＭ１１，Ｍ１２，Ｍ１４に対応するグローバル入出力ラインＧＬ１，ＧＬ２，ＧＬ４及びスペアメモリセルＳＭ３に対応するグローバル入出力ラインＧＲ３が入出力感知増幅器３５−１ａ，３５−１ｂ，３５−１ｃ，３５−１ｄに接続される。
【００５０】
従って、正常メモリセルＭ１１，Ｍ１２，Ｍ１４のデータはローカル入出力ラインＬＬ１，ＬＬ２，ＬＬ４及びグローバル入出力ラインＧＬ１，ＧＬ２，ＧＬ４を介して入出力感知増幅器３５−１ａ，３５−１ｂ，３５−１ｄに伝達される。しかし、不良メモリセルＭ１３のデータは入出力感知増幅器３５−１ｃに伝達できず、その代わりにスペアメモリセルＳＭ３のデータがローカル入出力ラインＬＲ３及びグローバル入出力ラインＧＲ３を介して入出力感知増幅器３５−１ｃに伝達される。このような方法により、不良メモリセルＭ１３がスペアメモリセルＳＭ３にビット単位で取り替えられる。
【００５１】
図６は、スイッチング制御部の詳細回路図である。
図６を参照すれば、スイッチング制御部はスイッチ制御信号を生じる複数個の制御信号発生回路６１ないし６４を備える。制御信号発生回路６１ないし６４の各々はＡＮＤゲートＡＮ１，ＡＮ２，ＡＮ３、ＯＲゲートＯＲ、及びインバータＩＮ１，ＩＮ２を含んでなる。
【００５２】
ここで、Ｆ及びＦ′は不良カラム選択ラインが存在する入出力ブロックの位置を表わす信号である。この信号Ｆ（またはＦ′）は、所定の入出力ブロックに不良カラム選択ラインが存在する場合に論理“ロー”となり、前記所定の入出力ブロックに隣接する入出力ブロックに不良カラム選択ラインが存在する場合には論理“ハイ”となる。
【００５３】
Ｓ１（またはＳ１′）は不良カラム選択ラインに接続されている第１番目のメモリセルが不良であり、外部から印加されるカラムアドレスが前記第１番目のメモリセルに対するアドレスである場合に論理“ハイ”となり、そうでない場合には論理“ロー”となる信号である。Ｓ２（またはＳ２′）は不良カラム選択ラインに接続されている第２番目のメモリセルが不良であり、外部から印加されるカラムアドレスが前記第２番目のメモリセルに対するアドレスである場合に論理“ハイ”となり、そうでない場合には論理“ロー”となる信号である。
【００５４】
Ｓ３（またはＳ３′）は不良カラム選択ラインに接続されている第３番目のメモリセルが不良であり、外部から印加されるカラムアドレスが前記第３番目のメモリセルに対するアドレスである場合に論理“ハイ”となり、そうでない場合には論理“ロー”となる信号である。Ｓ４（またはＳ４′）は不良カラム選択ラインに接続されている第４番目のメモリセルが不良であり、外部から印加されるカラムアドレスが前記第４番目のメモリセルに対するアドレスである場合に論理“ハイ”となり、そうでない場合には論理“ロー”となる信号である。
【００５５】
信号Ｆ，Ｆ′，Ｓ１ないしＳ４，Ｓ１′ないしＳ４′は冗長ヒューズブロック（図示せず）においてヒューズが切れることにより生じる。冗長ヒューズブロックは当業者に広く知られているものであるため、ここではその詳細な構成及び動作の説明は省く。
【００５６】
ＣＭＳＢはカラムアドレスの最上位ビットであり、所定の入出力ブロックの内部の第１ブロックまたは第２ブロックの位置を表わす信号である。この信号ＣＭＳＢは所定の入出力ブロックの内部の第１ブロックの位置を表わす場合には論理“ハイ”となり、所定の入出力ブロックの内部の第２ブロックの位置を表わす場合には論理“ロー”となる。
【００５７】
以下、図６を参照して、スイッチング制御部の動作及び図５に示されたような回路の全体的な動作についてより詳細に説明する。図５において、カラム選択ラインＣＳＬ２Ｌ１に接続されている第３番目のメモリセルＭ１３が不良であり、外部から印加されるカラムアドレスが前記第３番目のメモリセルに対するアドレスである場合には、冗長ヒューズブロックにより信号Ｆは論理“ロー”となり、信号Ｓ３が論理“ロー”となり、信号Ｓ１，Ｓ２，Ｓ４はいずれも論理“ハイ”となる。また、ＣＭＳＢは論理“ハイ”となる。
【００５８】
これにより、スイッチ制御信号Ｃ１１，Ｃ１２，Ｃ１３，Ｃ１４はいずれも論理“ロー”となり、これらの反転信号Ｃ１１Ｂ，Ｃ１２Ｂ，Ｃ１３Ｂ，Ｃ１４Ｂはいずれも論理“ハイ”となる。また、スイッチ制御信号Ｃ２１，Ｃ２２，Ｃ２４は論理“ハイ”となり、これらの反転信号Ｃ２１Ｂ，Ｃ２２Ｂ，Ｃ２４Ｂは論理“ロー”となる。また、スイッチ制御信号Ｃ２３は論理“ロー”となり、この反転信号Ｃ２３Ｂは論理“ハイ”となる。
【００５９】
従って、図５に示されたようなスイッチＳ２１−１，Ｓ２１−２，Ｓ２１−３，Ｓ２１−４はターンオフされる。また、スイッチＳ２２−１，Ｓ２２−２，Ｓ２２−４はターンオンされ、スイッチＳ２２−３だけがターンオフされる。その結果、正常メモリセルＭ１１，Ｍ１２，Ｍ１４に対応するグローバル入出力ラインＧＬ１，ＧＬ２，ＧＬ４が入出力感知増幅器３５−１ａ，３５−１ｂ，３５−１ｄに接続される。
【００６０】
一方、スイッチ制御信号Ｃ１１′，Ｃ１２′，Ｃ１３′，Ｃ１４′はいずれも論理“ロー”となり、これらの反転信号Ｃ１１′Ｂ，Ｃ１２′Ｂ，Ｃ１３′Ｂ，Ｃ１４′Ｂはいずれも論理“ハイ”となる。また、スイッチ制御信号Ｃ２１′，Ｃ２２′，Ｃ２４′は論理“ロー”となり、これらの反転信号Ｃ２１′Ｂ，Ｃ２２′Ｂ，Ｃ２４′Ｂは論理“ハイ”となる。また、スイッチ制御信号Ｃ２３′は論理“ハイ”となり、この反転信号Ｃ２３′Ｂは論理“ロー”となる。
【００６１】
従って、図５に示されたようなスイッチＳ２４−１，Ｓ２４−２，Ｓ２４−３，Ｓ２４−４はターンオフされる。また、スイッチＳ２３−１，Ｓ２３−２，Ｓ２３−４はターンオフされ、スイッチＳ２３−３だけがターンオンされる。その結果、スペアメモリセルＳＭ３に対応するグローバル入出力ラインＧＲ３が入出力感知増幅器３５−１ｃに接続される。
【００６２】
従って、前述したように、正常メモリセルＭ１１，Ｍ１２，Ｍ１４のデータはローカル入出力ラインＬＬ１，ＬＬ２，ＬＬ４及びグローバル入出力ラインＧＬ１，ＧＬ２，ＧＬ４を介して入出力感知増幅器３５−１ａ，３５−１ｂ，３５−１ｄに伝達される。しかし、不良メモリセルＭ１３のデータは入出力感知増幅器３５−１ｃに伝達できず、その代わりにスペアメモリセルＳＭ３のデータがローカル入出力ラインＬＲ３及びグローバル入出力ラインＧＲ３を介して入出力感知増幅器３５−１ｃに伝達される。このような方法により、不良メモリセルＭ１３がスペアメモリセルＳＭ３にビット単位で取り替えられる。
【００６３】
【発明の効果】
以上述べたように、本発明では、一本のカラム選択ラインに接続された不良メモリセルが一本のスペアカラム選択ラインに接続されているスペアメモリセルにビット単位で取り替えられる。また、二本以上の不良カラム選択ラインの各々に接続されている不良メモリセルが一本のスペアカラム選択ラインに接続されているスペアメモリセルにビット単位で取り替えられる場合もある。従って、リペア効率及び融通性が大きく向上するという長所がある。
【図面の簡単な説明】
【図１】従来の１対１カラム冗長スキームを示した図である。
【図２】従来のデータラインカラム冗長スキームを示した図である。
【図３】本発明による半導体メモリ装置の概略的なブロック図である。
【図４】図３に示された本発明による半導体メモリ装置において、不良メモリセルがスペアメモリセルにビット単位で取り替えられる方式を概念的に説明するための図である。
【図５】図３に示された回路の一部を詳細に示した図である。
【図６】スイッチング制御部の詳細回路図である。
【符号の説明】
３１，３２，３３  入出力ブロック
３１Ｌ，３２Ｌ，３３Ｌ  第１ブロック
３１Ｒ，３２Ｒ，３３Ｒ  第２ブロック
ＣＳＬ  カラム選択ライン
ＳＣＳＬ  スペアカラム選択ライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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