(57)【特許請求の範囲】
【請求項１】
半導体基板に形成された第１導電型エミッタ層と、
前記第１導電型エミッタ層表面に形成された第２導電型ベース層と、
前記第２導電型ベース層表面に形成されたストライプ状の第１導電型ベース層と、
前記第１導電型ベース層表面に、該第1導電型ベース層の長手方向に沿って形成された第２導電型ソース層と、
前記各第２導電型ソース層と前記第２導電型ベース層とで挟まれた前記第１導電型ベース層上にゲート絶縁膜を介して配設され、且つ前記第１導電型ベース層の長手方向に沿って形成されたゲート電極と、
前記各第２導電型ソース層及び前記第１導電型ベース層に電気的接続された第１主電極と、
前記第１導電型エミッタ層に電気的接続された第２主電極と
を具備し、
前記第２導電型ソース層は、前記ゲート電極の長手方向において複数に分断され、該分断部分に前記第1導電型ベース層が介在されてなり、且つ少なくとも前記ゲート電極の長手方向の中央部分において前記隣接する分断部分の間隔が、前記ゲート電極幅よりも長いことを特徴とする電力用半導体装置。
【請求項２】
前記第２導電型ソース層の分断部分の間隔が、全て同じであることを特徴とする請求項1に記載の電力用半導体装置。
【請求項３】
前記第２導電型ソース層は、前記第1導電型ベース層表面に互いに離間して２列配置され、且つ各列の前記第２導電型ソース層の分断部分は、互いに正対されてなることを特徴とする請求項１または請求項２に記載の電力用半導体装置。
【請求項４】
前記第２導電型ソース層は、前記第１導電型ベース層表面に互いに離間して２列配置され、且つ各列の前記第２導電型ソース層の分断部分は、互いに正対しないように配置されてなることを特徴とする請求項１または請求項２に記載の電力用半導体装置。
【請求項５】
前記複数の第２導電型ソース層は、前記ゲート電極から遠い側面に前記ゲート電極の長手方向と直交方向に突出する突起部を有し、且つ前記第１主電極は、前記突起部において電気的接触していることを特徴とする請求項１または請求項２に記載の電力用半導体装置。
【請求項６】
前記複数の第２導電型ソース層の対向面に突起部が形成され、且つ該突起部に前記第１主電極が電気的接触してなることを特徴とする請求項３または請求項４に記載の電力用半導体装置。
【請求項７】
前記第２導電型ソース層は、前記第１導電型ベース層と該第１導電型ベース層表面に長手方向に沿って形成された第１導電型高濃度層とに跨って形成されてなることを特徴とする請求項１乃至請求項６のいずれか１つに記載の電力用半導体装置。
【請求項８】
前記第１導電型エミッタ層と前記第２導電型ベース層との間に、第２導電型バッファ層が形成されてなることを特徴とする請求項１乃至請求項７のいずれか１つに記載の電力用半導体装置。
【請求項９】
前記第２導電型ベース層内にライフタイムキラー不純物層が形成されてなることを特徴とする請求項１乃至請求項８のいずれか１つに記載の電力用半導体装置。
【請求項１０】
前記ゲート絶縁膜は、前記第１導電型ベース層表面上に比べて前記第２導電型ベース層表面上で厚さが厚く形成されていることを特徴とする請求項１乃至９のいずれか１つに記載の電力用半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電力用半導体装置に関し、特に、絶縁ゲート型バイポーラトランジスタ（Insulated  Gate  Bipolar  Transistor）（以下単に、「ＩＧＢＴ」と称する）等の高耐圧縦型半導体装置に関する。
【０００２】
【従来の技術】
一般に、ＩＧＢＴは、ＭＯＳＦＥＴの高速スイッチング特性とバイポーラトランジスタの高出力特性とを兼ね備えた電圧駆動素子で、近年、インバータやスイッチング電源などのパワーエレクトロニクスの分野で多く利用されている。
【０００３】
ここで、従来のＩＧＢＴについて一例として縦型ＮチャンネルＩＧＢＴを挙げ、その構造について説明する。図１１（ａ）は、従来の縦型ｎチャンネルＩＧＢＴの構成を模式的に示す平面図、図１１（ｂ）は、図１１（ａ）の縦型ｎチャンネルＩＧＢＴのＡ−Ａ’線に沿う断面図である。
【０００４】
図中、１１１は高不純物濃度のＰ型シリコン基板（Ｐ型エミッタ層）を示しており、このＰ型エミッタ層１１１上にＮ型ベース層１１２が形成され、このＮ型ベース層１１２表面には、ストライプ状の複数のＰ型ベース層１１３ａ、１１３ｂが所定間隔をおいて互いに平行に形成されている。この各Ｐ型ベース層１１３ａ、１１３ｂ表面には、各々、ストライプ状の複数のＮ型ソース層１１４ａ、１１４ｂが所定間隔をおいて互いに平行で、且つ前記Ｐ型ベース層１１３ａ、１１３ｂの長手方向に沿って形成されている。
【０００５】
一方の前記Ｎ型エミッタ層１１４ａ、前記Ｐ型ベース層１１３ａ及び前記Ｎ型ベース層１１２から他方のＰ型ベース層１１３ｂ及び前記Ｎ型ソース層１１４ｂに跨ってゲート絶縁膜１１５を介してストライプ状のゲート電極１１６がＰ型ベース層１１３ａ、１１３ｂの長手方向に沿って形成されている。このゲート電極１１６を覆うように絶縁層１１８が形成され、この絶縁層１１８には、前記Ｐ型ベース層１１３ａ、１１３ｂ及び前記Ｎ型ソース層１１４ａ、１１４ｂの一部を露出させるストライプ状のコンタクトホール１１８ａ、１１８ｂが形成されている。
【０００６】
このコンタクトホール１１８ａ、１１８ｂから露出された前記Ｐ型ベース層１１３ａ、１１３ｂ及び前記Ｎ型ソース層１１４ａ、１１４ｂには、図１１（ｂ）に破線で示すように、第１主電極としてのソース電極１１７がオーミック接触されている。一方、前記Ｐ型エミッタ層１１１には、第２主電極としてのアノード電極１１９がオーミック接触されている。
【０００７】
【発明が解決しようとする課題】
ところで、上記した従来の縦型ＮチャンネルＩＧＢＴでは、次のような問題があった。即ち、一般に、ＩＧＢＴでは、ゲート電極１１６はポリシリコンで形成されているために、抵抗が比較的に高く、この抵抗とゲート容量とで電位の変化に時定数が生じる。そしてゲート電位はＩＧＢＴの構造上、セル（ソース層に相当）の両端から変化し始め、時定数に応じた時間をかけてソース層の中央部にその変化が及ぶことになる。言い換えれば、ターンオフは、ソース層の両端から電流が切れ始め、最後にソース層の中央部が切れることになる。そのため、電流は、ソース層の両端から中央部にかけてスクイーズすることになり、最悪の場合、ソース層を流れていた全電流がソース層の中央部に集中し、この部分において寄生サイリスタがラッチアップを起こし、半導体装置自身、或いはこの装置を用いたシステムを破壊する恐れがある。
【０００８】
本発明は、上記課題に鑑みなされたもので、目的とするところは寄生サイリスタのラッチアップ防止が可能な電力用半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明者は、鋭意研究を重ねた結果、列状に形成されたＮ型ソース層を適切な長さに分断し、前記Ｎ型ソース層の両端から中央部にかけてスクイーズしてくる電流を前記Ｎ型ソース層の分断部分でカットし、それ以上スクイーズしないようにする。これによりターンオフ時に、前記Ｎ型ソース層の中央部における全電流の集中を防ぐことにより、前記Ｎ型ソース層の中央部における寄生サイリスタのラッチアップを防止することができる。一方、ゲート幅は正孔の抜け易さに関係し、ゲート幅が小さいと正孔は抜けやすく、前記Ｎ型ベース層にキャリアが溜まらなくなり、ＩＧＢＴの定常状態での通電損失が増大する。また、Ｎ型ソース層長も正孔のバイパスに関係し、余り短いと正孔のバイパス効果が顕著になり通電損失が増大することになる。そのため、適切なＮ型ソース層の分断条件として、この隣接する分断部分の間隔がゲート電極幅よりも長くすれば、定常時の通電損失の増加を抑えて、ラッチアップ耐量が高められることを見出し、本発明の電力用半導体装置を発明するに至った。
【００１０】
まず、上記目的を達成するために、請求項１に係わる電力用半導体装置では、半導体基板に形成された第１導電型エミッタ層と、前記第１導電型エミッタ層表面に形成された第２導電型ベース層と、前記第２導電型ベース層表面に形成されたストライプ状の第１導電型ベース層と、前記第１導電型ベース層表面に、該第1導電型ベース層の長手方向に沿って形成された第２導電型ソース層と、前記各第２導電型ソース層と前記第２導電型ベース層とで挟まれた前記第１導電型ベース層上にゲート絶縁膜を介して配設され、且つ前記第１導電型ベース層の長手方向に沿って形成されたゲート電極と、前記各第２導電型ソース層及び前記第１導電型ベース層に電気的接続された第１主電極と、前記第１導電型エミッタ層に電気的接続された第２主電極とを具備し、前記第２導電型ソース層は、前記ゲート電極の長手方向において複数に分断され、該分断部分に前記第1導電型ベース層が介在されてなり、且つ少なくとも前記ゲート電極の長手方向の中央部において隣接する分断部分の間隔が、前記ゲート電極幅よりも長いことを特徴としている。
【００１１】
また、請求項２に係わる発明の電力用半導体装置では、前記第２導電型ソース層の分断部分の間隔が、全て同じであることを特徴としている。
【００１２】
また、請求項３に係わる発明の電力用半導体装置では、前記第２導電型ソース層は、前記第1導電型ベース層表面に互いに離間して２列配置され、且つ各列の前記第２導電型ソース層の分断部分は、互いに正対されてなることを特徴としている。
【００１３】
更に、請求項４に係わる発明の電力用半導体装置では、前記第２導電型ソース層は、前記第１導電型ベース層表面に互いに離間して２列配置され、且つ各列の前記第２導電型ソース層の分断部分は、互いに正対しないように配置されてなることを特徴としている。
【００１４】
更にまた、請求項５に係わる発明の電力用半導体装置では、前記複数の第２導電型ソース層は、前記ゲート電極から遠い側面に前記ゲート電極の長手方向と直交方向に突出する突起部を有し、且つ前記第１主電極は、前記突起部において電気的接触していることを特徴としている。
【００１５】
更にまた、請求項６に係わる発明の電力用半導体装置では、前記複数の第２導電型ソース層の対向面に突起部が形成され、且つ該突起部に前記第１主電極が電気的接触してなることを特徴としている。
【００１６】
更にまた、請求項７に係わる発明の電力用半導体装置では、前記第２導電型ソース層は、前記第１導電型ベース層と該第１導電型ベース層表面に長手方向に沿って形成された第１導電型高濃度層とに跨って形成されてなることを特徴としている。
【００１７】
更にまた、請求項８に係わる発明の電力用半導体装置では、前記第１導電型エミッタ層と前記第２導電型ベース層との間に、第２導電型バッファ層が形成されてなることを特徴としている。
【００１８】
更にまた、請求項９に係わる発明の電力用半導体装置では、前記第２導電型ベース層内にライフタイムキラー不純物層が形成されてなることを特徴としている。
【００１９】
更にまた、請求項１０に係わる発明の電力用半導体装置では、前記ゲート絶縁膜は、前記第１導電型ベース層表面上に比べて前記第２導電型ベース層表面上で厚さが厚く形成されていることを特徴としている。
【００２０】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。以下の各実施形態では、第１導電型をＰ型、第２導電型をＮ型として説明する。
【００２１】
（第１の実施形態）
図１（ａ）は、本発明の第１の実施形態に係る縦型ＮチャンネルＩＧＢＴの構成を模式的に示す平面図、図１（ｂ）は、図１（ａ）のＩＧＢＴのＡ―Ａ’線に沿う断面図、図１（ｃ）は、図１（ａ）のＩＧＢＴのＢ−Ｂ’線に沿う断面図である。
【００２２】
図１に示すように、高不純物濃度のＰ型シリコン基板（Ｐ型エミッタ層）１上には、Ｎ型ベース層（第２導電型ベース層）２が形成され、このＮ型ベース層２表面には、複数のＰ型ベース層（第１導電型ベース層）３ａ、３ｂが互いに離間されて選択的に拡散形成されている。これらのＰ型ベース層３ａ、３ｂは、後述するゲート電極をセルフアラインとして形成されている。
【００２３】
またこれらＰ型ベース層３ａ、３ｂは、ストライプ状の平面形状を有し、且つ互いに平行に配列されている。この各Ｐ型ベース層３ａ、３ｂ表面には、２列のＮ型ソース層（第２導電型ソース層）４ａ、４ｂが互いに離間されて選択的に拡散形成されている。これらのＮ型ソース層４ａ、４ｂは互いに平行で、且つ前記Ｐ型ベース層３ａ、３ｂの全長にわたってその長手方向に沿って形成されている。
【００２４】
この各列のＮ型ソース層４ａ，４ｂの各々は、いずれも複数の長方形状のＮ型ソース層４1、４2、４3…に分断され、互いに所定の間隔をおいて、且つ前記Ｎ型ソース層の長辺が前記Ｐ型ベース層３ａ、３ｂの長手方向に沿うように配列されている。そしてこの各列のＮ型ソース層４ａ、４ｂにおいては、隣接するＮ型ソース層４1 とＮ型ソース層４2間、Ｎ型ソース層４2 とＮ型ソース層４3間の前記分断部分には、各々前記Ｐ型ベース層３からなる正孔バイパス部１０1、１０2…が介在されてなる。
【００２５】
一方の前記Ｐ型ベース層３ａ内の前記Ｎ型ソース層４ａ、前記Ｐ型ベース層３ａ及び前記Ｎ型ベース層２から他方の前記Ｐ型ベース層３ｂ及びこのＰ型ベース層３ｂ内の前記Ｎ型ソース層４ｂに跨ってゲート絶縁膜５を介してストライプ状のポリシリコンからなるゲート電極６が前記Ｐ型ベース層３ａ、３ｂの長手方向に沿って形成されている。
【００２６】
そしてこのゲート電極６を覆うように絶縁層８が形成され、この絶縁層８には、前記Ｐ型ベース層３ａ、３ｂ、前記Ｎ型ソース層４ａ、４ｂ及び前記正孔バイパス部１０1、１０2…の一部を露出させるストライプ状のコンタクトホール８ａ、８ｂが形成されている。
【００２７】
このコンタクトホール８ａ、８ｂから露出された前記Ｐ型ベース層３ａ、３ｂ、前記Ｎ型ソース層４ａ、４ｂ及び前記正孔バイパス部１０1、１０2…には、図1（ｂ）、（ｃ）に破線で示すように、第１主電極としてのソース電極７がオーミック接触されている。なお、図１（ａ）の平面図では、ソース電極は図示を省略している。
【００２８】
一方、前記Ｐ型エミッタ層１には、第２主電極としてのアノード電極９がオーミック接触されている。
【００２９】
そしてこの実施例では、隣接する前記Ｎ型ソース層４1、４2、４3…の分断部分の間隔は、各々、前記分断部分の間隔をＬＢ、ゲート電極幅ＬＧとすると、次式で示すような、
ＬＧ  ＜  ＬＢ
なる関係を満たすように形成されている。この理由は、次の通りである。
【００３０】
即ち、隣接する前記Ｎ型ソース層４の分断部分（正孔バイパス部１０1，１０2…）の間隔ＬＢと前記ゲート電極幅ＬＧとの関係を、ＬＧ  ≧  ＬＢとすれば、前記Ｎ型ソース層４の分断数をより多くでき、ターンオフ時における寄生サイリスタのラッチアップ耐量が強くなる反面、前記正孔が抜けやすく、前記Ｎ型ベース層２にキャリアが溜まらなくなると共に、また正孔のバイパス効果が顕著になるため、定常状態における通電損失が増大することになる。
【００３１】
したがって、このラッチアップと定常時の通電損失とのトレードオフの関係より、適切なＮ型ソース層の分断条件として、この隣接する分断部分の間隔ＬＢがゲート電極幅ＬＧよりも長くすれば、このような定常時の通電損失の増大を抑えて、ラッチアップ耐量を高めることができるため、上記式に示す関係を満たすようにすることが好ましい。
【００３２】
一例としてこの実施形態では、前記ゲート幅ＬＧを１００μｍで、且つ従来のＩＧＢＴにおける１０００μｍのＮ型ソース層を４分割し、隣接する分断部分（正孔バイパス部）の間隔ＬＢを約２００μｍに形成している。
【００３３】
上記実施形態の縦型ＮチャンネルＩＧＢＴによれば、Ｎ型ソース層４が、ゲート電極６の長手方向において、複数に分断している。しかも、その隣接する分断部分の間隔とゲート電極幅との関係を適正な関係に形成している。そのため、定常状態における通電損失を余り増大させることなく、ターンオフ時において、Ｎ型ソース層４の両端から中央部にかけてスクイーズしてくる電流は、前記各Ｎ型ソース層の分断部分でカットされ、それ以上スクイーズせず、ゲート電極の長手方向の中央部における前記Ｎ型ソース層には全電流が集中することがなく、寄生ラッチアップは生じない。
【００３４】
（第２の実施形態）
図２は、本発明の第２の実施形態に係わる縦型ｎチャンネルＩＧＢＴを示す平面図である。図２（ａ）は、その縦型ｎチャンネルＩＧＢＴの構成を模式的に示す平面図、図２（ｂ）は、図２（ａ）のＩＧＢＴのＡ―Ａ’線に沿う断面図、図２（ｃ）は、図２（ａ）のＩＧＢＴのＢ−Ｂ’線に沿う断面図である。
【００３５】
図２において、図１と同一部分には同一符号を付して詳細な説明を省略する。
【００３６】
本実施形態が第１の実施形態と異なる点は、Ｎ型ソース層４ａ列における分断部分、即ち正孔バイパス部１０に対して隣接するＮ型ソース層列４ｂにおける分断部分、即ち正孔バイパス部１０が、正対しないように位置がずらされて配置されてなる点である。
【００３７】
即ち、各Ｐ型ベース層３ａ、３ｂ表面に形成された一方のＮ型ソース層列４ａにおける複数の長方形状のＮ型ソース層４1、４2、４3…とこれに隣接して形成されたＮ型ソース層列４ｂにおける複数の長方形状のＮ型ソース層４1、４2…とが、互いにずらされた関係でＰ型ベース層３ａ、３ｂの長手方向に沿って配列されている。その結果、一方のＮ型ソース層列４ａにおける正孔バイパス部１０と他方のＮ型ソース層列４ｂにおける正孔バイパス部１０とは、互い違いに配列され、非正対関係に形成されてなる。
【００３８】
本実施形態の縦型ｎチャンネルＩＧＢＴによれば、第１の実施形態による効果に加えて、更に各Ｎ型ソース層の分断部分により、隣接するＮ型ソース層部分の影響が緩和され、ラッチアップ耐量がより向上する。
【００３９】
（第３の実施形態）
図３は、本発明の第３に実施形態に係わる縦型ｎチャンネルＩＧＢＴを示す平面図である。図３（ａ）は、その縦型ｎチャンネルＩＧＢの構成を模式的に示す平面図、図３（ｂ）は、図３（ａ）のＩＧＢＴのＡ―Ａ’線に沿う断面図、図３（ｃ）は、図３（ａ）のＩＧＢＴのＢ−Ｂ’線に沿う断面図である。
【００４０】
図３において、図１と同一部分には同一符号を付して詳細な説明を省略する。
【００４１】
本実施形態が第１の実施形態と異なる点は、隣接するＮ型ソース層列４ａ、４ｂの各々における長方形状のＮ型ソース層４1、４2、４3の対向側面に、突起部１１が形成され、且つこの各突起部１１において、ソース電極７がオーミック接触している点である。
【００４２】
即ち、各Ｐ型ベース層３ａ、３ｂ表面のＮ型ソース層列４ａ、４ｂにおいて、複数の長方形状のＮ型ソース層４1、４2、４3…の各々には、対向する方向に突出した突起部１１が形成されている。この各突起部１１は互いに正対する関係に配置されている。なお、前記Ｎ型ソース層の分断部分（正孔バイパス部１０）も正対した関係になっている。
【００４３】
本実施形態の縦型ｎチャンネルＩＧＢＴによれば、上述の実施形態による効果の他に、Ｎ型ソース層４の突出部分１１がソース抵抗として働き、ターンオフ時の寄生サイリスタのラッチアップを効果的に防止することができると共に、ゲート・ソース間電圧を一定にするためＩＧＢＴの動作が安定する。
【００４４】
上記第３の実施形態では、対向する突起部の間には、Ｐ型ベース層３ａ、３ｂが形成されているが、対向する突出部は、互いに接続し、梯子状に形成することも可能であり、また前記分断部分も正対関係に設けているが、正対させない関係にすることも可能である。
【００４５】
（第４の実施形態）
図４は、本発明の第４の実施形態に係わる縦型ｎチャンネルＩＧＢＴの要部を示す平面図である。図４（ｂ）は、図４（ａ）のＩＧＢＴのＡ―Ａ’線に沿う断面図、図４（ｃ）は、図４（ａ）のＩＧＢＴのＢ−Ｂ’線に沿う断面図である。
【００４６】
図４において、図３と同一部分には同一符号を付して詳細な説明を省略する。
【００４７】
本実施形態が第３の実施形態と異なる点は、Ｎ型ソース層列４ａ、４ｂの各々における突起部１１が互いに正対関係とならないように、一方の前記Ｎ型ソース層列４ａの前記Ｎ型ソース層４1、４2、４3…の各々に対して、他方の前記Ｎ型ソース層列４ｂの前記Ｎ型ソース層４1、４2、４3…の位置がずらされた配置にされ、且つ一方の前記Ｎ型ソース層列４ａにおける分断部分（正孔バイパス部１０）と他方の前記Ｎ型ソース層列４ｂにおける正孔バイパス部１０とが互い違いの関係に配列され、非正対関係になっている。
【００４８】
本実施形態の縦型ｎチャンネルＩＧＢＴによれば、第３の実施形態のものに比べてターンオフ時の寄生サイリスタのラッチアップ耐量をより高めることができる。
【００４９】
なお、上記第４の実施形態では、正孔バイパス部１０を非正対関係に設けているが、正対す位置上に設けても良い。
【００５０】
（第５の実施形態）
図５は、本発明の第５の実施形態に係る縦型ｎチャンネルＩＧＢＴの要部を示す断面図である。
【００５１】
本実施形態は、第１乃至第４の実施形態の縦型ＩＧＢＴに適用したもので、
図５において、図１乃至図４と同一部分には同一符号を付して詳細な説明を省略する。
【００５２】
なお、Ｎ型ソース層４は、上述の第１乃至第４の実施形態のいずれかの形状に形成されている。
【００５３】
本実施形態が第１乃至４の実施形態と異なる点は、Ｐ型ベース層３ａ、３ｂ内に、高濃度Ｐ+型層１２ａ、１２ｂを設け、この高濃度Ｐ+型層とＰ型ベース層とに跨ってＮ型ソース層４を設けた点である。
【００５４】
即ち、各Ｐ型ベース層３ａ、３ｂ表面には、ストライプ状の高濃度Ｐ+型層１２ａ、１２ｂが前記Ｐ型ベース層３ａ、３ｂの長手方向に沿って選択的に拡散形成されている。そして前記Ｎ型ソース層４1、４2、４3…からなる前記Ｎ型ソース層列４ａ、４ｂの各々が、前記高濃度Ｐ+型層１２ａ、１２ｂ表面と前記Ｐ型ベース層表面に跨って形成されている。そのため、正孔バイパス部１０は前記高濃度Ｐ+型層とＰ型ベース層とからなり、その高濃度Ｐ+型層がソース電極とオーミック接触される。
【００５５】
本実施形態の縦型ｎチャンネルＩＧＢＴによれば、上述の実施形態と同様の効果の他に、高濃度Ｐ型層により、ソース電極とＰ型ベース層とのオーミックコンタクトが確実になり、正孔電流のバイパスを一層確実にすることができ、ラッチアップを確実に防ぐことができる。
【００５６】
（第６の実施形態）
図６は、本発明の第６の実施形態に係る縦型ｎチャンネルＩＧＢＴの要部を示す断面図である。
【００５７】
本実施形態は、第１乃至第４の実施形態の縦型ｎチャンネルＩＧＢＴに適用したもので、 図６において、図１乃至図４と同一部分には同一符号を付して詳細な説明を省略する。なお、Ｎ型ソース層４は、上述の第１乃至第４の実施形態のいずれかの形状に形成されている。
【００５８】
本実施形態が第１乃至４の実施形態と異なる点は、前記Ｐ型エミッタ層１と前記Ｎ型ベース層２との間に、Ｎ型バッファ層１３を設けた点である。
【００５９】
本実施形態によれば、更に第１乃至第４の実施形態の効果に加え、Ｎ型バッファ層１３を設けることにより、Ｎ型ベース層２を薄くすることができ、定常状態の電力損失を小さくすることが出来る。
【００６０】
（第７の実施形態）
図７は、本発明の第７の実施形態に係る縦型ｎチャンネルＩＧＢＴの要部を示す断面図である。
【００６１】
本実施形態は、第１乃至第４の実施形態の縦型ｎチャンネルＩＧＢＴに適用したもので、 図７において、図１乃至図４と同一部分には同一符号を付して詳細な説明を省略する。なお、Ｎ型ソース層４は、上述の第１乃至第４の実施形態のいずれかの形状に形成されている。
【００６２】
本実施形態が第１乃至４の実施形態と異なる点は、第５の実施形態に示すように、Ｐ型ベース層３ａ、３ｂ表面に、高濃度Ｐ型層１２ａ、１２ｂを設け、更に第６に実施形態に示すように、前記Ｐ型エミッタ層１と前記Ｎ型ベース層２との間に、Ｎ型バッファ層１３を設けた点である。
【００６３】
本実施形態によれば、更に第１乃至第６の実施形態と同様に、ラッチアップを効果的に防ぐとともに、定常状態での通電損失を少なくすることができる。
【００６４】
（第８の実施形態）
図８は、本発明の第８の実施形態に係る縦型ｎチャンネルＩＧＢＴの要部を示す断面図である。
【００６５】
本実施形態は、第７の実施形態の縦型ｎチャンネルＩＧＢＴに適用したもので、 図８において、図７と同一部分には同一符号を付して詳細な説明を省略する。なお、Ｎ型ソース層４は、上述の第１乃至第４の実施形態のいずれかの形状に形成されている。
【００６６】
本実施形態が第７の実施形態と異なる点は、前記Ｎ型ベース層２内にプロトン、ヘリウム等のラフタイムキラー不純物を注入し、ライフタイムキラー不純物層１４を設けた点である。
【００６７】
本実施形態によれば、更に第１乃至第６の実施形態の効果に加え、ライフタイムキラー層によって、ライフタイム制御を行うことにより、スイッチング時のスイッチング損失を劇的に減らす事が出来る。
【００６８】
（第９の実施形態）
図９は、本発明の第９の実施形態に係る縦型ｎチャンネルＩＧＢＴの要部を示す断面図である。
【００６９】
本実施形態は、第７の実施形態の縦型ｎチャンネルＩＧＢＴに適用したもので、 図９において、図７と同一部分には同一符号を付して詳細な説明を省略する。なお、Ｎ型ソース層４は、上述の第１乃至第４の実施形態のいずれかの形状に形成されている。
【００７０】
本実施形態が第７の実施形態と異なる点は、前記ゲート絶縁膜の一部を厚く形成し、ゲート容量を減らすようにした点である。
【００７１】
即ち、ゲート絶縁膜１５は、Ｎ型ベース層２表面上におけるゲート絶縁膜部分の膜厚を、前記Ｎ型ベース層２と前記Ｎ型ソース層４間の前記Ｐ型ベース層３表面上におけるゲート絶縁膜部分の膜厚より厚く形成してなる。
【００７２】
本実施形態によれば、Ｎ型ベース層２表面上のゲート絶縁膜１５部分の膜厚を厚く形成することにより、更に第１乃至第７の実施形態の効果に加え、ゲート容量を減らすことができ、スイッチングスピードを早めることができる。これによりスイッチング損失が減少すると共に、素子を一様にターンオフさせることができ、更に寄生サイリスタのラッチアップを防ぐことができる。
【００７３】
(第１０の実施形態)
図１０は、本発明の第１０の実施形態に係る縦型ｎチャンネルＩＧＢＴの要部を示す断面図である。
【００７４】
本実施形態は、第７の実施形態の縦型ｎチャンネルＩＧＢＴに適用したもので、
図１０において、図７と同一部分には同一符号を付して詳細な説明を省略する。なお、Ｎ型ソース層４は、上述の第１乃至第４の実施形態のいずれかの形状に形成されている。
【００７５】
本実施形態が第７の実施形態と異なる点は、前記Ｐ型エミッタ層１の代わりに低濃度Ｐ-型エミッタ層１６を用いた点である。
【００７６】
本実施形態によれば、上述の第７の実施形態と同様の効果の他に、これまでのＰ型エミッタ層１の代わりに低濃度Ｐ-型エミッタ層１６を用いているので、Ｐ型エミッタ層からの正孔の注入が抑えられ、一層寄生サイリスタのラッチアップを抑えることができるばかりでなく、スイッチング損失を減少させることもできる。
【００７７】
【発明の効果】
本発明の半導体装置によれば、定常状態での通電損失を増加させることなく、寄生サイリスタのラッチアップを防ぎ安定して動作させることができる。
【図面の簡単な説明】
【図１】図１（ａ）は本発明の第１の実施形態に係る縦型ｎチャンネルＩＧＢＴの要部を示す平面図、図１（ｂ）は図１（ａ）のＩＧＢＴのＡ−Ａ’線に沿う断面図、図１（ｃ）は図１（ａ）のＩＧＢＴのＡ−Ａ’線に沿う断面図。
【図２】図２（ａ）は本発明の第２の実施形態に係る縦型ｎチャンネルＩＧＢＴの要部を示す平面図、図２（ｂ）は図２（ａ）のＩＧＢＴのＡ−Ａ’線に沿う断面図、図２（ｃ）は図２（ａ）のＩＧＢＴのＡ−Ａ’線に沿う断面図。
【図３】図３（ａ）は本発明の第３の実施形態に係る縦型ｎチャンネルＩＧＢＴの要部を示す平面図、図３（ｂ）は図３（ａ）のＩＧＢＴのＡ−Ａ’線に沿う断面図、図３（ｃ）は図３（ａ）のＩＧＢＴのＡ−Ａ’線に沿う断面図。
【図４】図４（ａ）は本発明の第４に実施形態に係る縦型ｎチャンネルＩＧＢＴの要部を示す平面図、図４（ｂ）は図４（ａ）のＩＧＢＴのＡ−Ａ’線に沿う断面図、図４（ｃ）は図４（ａ）のＩＧＢＴのＡ−Ａ’線に沿う断面図。
【図５】図５（ａ）は本発明の第５の実施形態に係る縦型ｎチャンネルＩＧＢＴの要部を示す断面図。
【図６】本発明の第６の実施形態に係る縦型ｎチャンネルＩＧＢＴの要部を示す断面図。
【図７】本発明の第７の実施形態に係る縦型ｎチャンネルＩＧＢＴの要部を示す断面図。
【図８】本発明の第８の実施形態に係る縦型ｎチャンネルＩＧＢＴの要部を示す断面図。
【図９】本発明の第９の実施形態に係る縦型ｎチャンネルＩＧＢＴの要部を示す断面図。
【図１０】本発明の第１０の実施形態に係る縦型ｎチャンネルＩＧＢＴの要部を示す断面図。
【図１１】図１１（ａ）は従来の縦型ｎチャンネルＩＧＢＴの要部を示す平面図、図１１（ｂ）は図１１（ａ）のＩＧＢＴのＡ−Ａ’線に沿う断面図。
【符号の説明】
１…Ｐ型エミッタ層（第１導電型エミッタ層）、
２…Ｎ型ベース層（第２導電型ベース層）、
３…Ｎ型ベース層（第１導電型ベース層）、
４…Ｎ型ソース層（第２導電型ソース層）、
５、１５…ゲート絶縁膜、
６…ゲート電極、
７…ソース電極（第１主電極）、
８…コンタクトホール、
９…アノード電極（第２主電極）、
１０…正孔バイパス部、
１１…突起部、
１２…高濃度Ｐ+型層、
１３…Ｎ型バッファ層、
１４…ライフタイムキラー層、
１６…低濃度Ｐ-型エミッタ層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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