(57)【特許請求の範囲】
【請求項１】
外部から入力される第１のクロックに基づいて、外部に信号出力するための同期信号として用いる第２のクロックを生成するクロック生成回路と、
該クロック生成回路の内部信号に基づいて、該第１のクロックの周波数の高低を示すモード信号を、モード信号変化時において周波数変動に対するヒステリシス特性を示すように生成する判定回路と、
該モード信号が高周波を示す場合に高速動作モードで動作し該モード信号が低周波を示す場合に低電力動作モードで動作する内部回路
を含むことを特徴とする半導体装置。
【請求項２】
前記クロック生成回路はＰＬＬ回路であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ＰＬＬ回路は電圧制御発振器を含み、前記内部信号は該電圧制御発振器への入力電圧であることを特徴とする請求項２記載の半導体装置。
【請求項４】
外部から入力される第１のクロックに基づいて、外部に信号出力するための同期信号として用いる第２のクロックを生成するクロック生成回路と、
該クロック生成回路の内部信号に基づいて、該第１のクロックの周波数の高低を示すモード信号を、モード信号変化時において周波数変動に対するヒステリシス特性を示すように生成する判定回路と、
該モード信号が高周波を示す場合に高速動作モードで動作し該モード信号が低周波を示す場合に低電力動作モードで動作する内部回路
を含み、前記クロック生成回路はＤＬＬ回路であることを特徴とする半導体装置。
【請求項５】
前記ＤＬＬ回路は前記第１のクロックを所定遅延時間だけ遅延させる複数のディレイ段を含み、前記内部信号は該ディレイ段の段数を制御して該所定遅延時間を決定する信号であることを特徴とする請求項４記載の半導体装置。
【請求項６】
外部から入力される第１のクロックに基づいて、外部に信号出力するための同期信号として用いる第２のクロックを生成するクロック生成回路と、
該クロック生成回路の内部信号に基づいて、該第１のクロックの周波数の高低を示すモード信号を、モード信号変化時において周波数変動に対するヒステリシス特性を示すように生成する判定回路と、
該モード信号に応じて動作モードを切り替える内部回路
を含み、前記内部回路は所定の周波数より低い周波数で動作する第１の動作モードと該所定の周波数より高い周波数で動作する第２の動作モードとで動作可能であり、該内部回路は該第１の動作モードで動作する場合に該第２の動作モードで動作する場合よりも消費電力が少なく、前記内部回路は入力信号を受け取る入力バッファを含み、該入力バッファは前記第１の動作モードでは第１の電流量で駆動され、前記第２の動作モードでは該第１の電流量より多い第２の電流量で駆動されることを特徴とする半導体装置。
【請求項７】
外部から入力される第１のクロックに基づいて、外部に信号出力するための同期信号として用いる第２のクロックを生成するクロック生成回路と、
該クロック生成回路の内部信号に基づいて、該第１のクロックの周波数の高低を示すモード信号を、モード信号変化時において周波数変動に対するヒステリシス特性を示すように生成する判定回路と、
該モード信号に応じて動作モードを切り替える内部回路
を含み、前記内部回路は所定の周波数より低い周波数で動作する第１の動作モードと該所定の周波数より高い周波数で動作する第２の動作モードとで動作可能であり、該内部回路は該第１の動作モードで動作する場合に該第２の動作モードで動作する場合よりも消費電力が少なく、前記内部回路は入力信号を受け取る入力バッファを含み、該入力バッファは、
前記第１の動作モードで動作するラッチタイプの第１のバッファと、
前記第２の動作モードで動作する差動増幅タイプのバッファ
を含むことを特徴とする半導体装置。
【請求項８】
外部から入力される第１のクロックに基づいて、外部に信号出力するための同期信号として用いる第２のクロックを生成するクロック生成回路と、
該クロック生成回路の内部信号に基づいて、該第１のクロックの周波数の高低を示すモード信号を、モード信号変化時において周波数変動に対するヒステリシス特性を示すように生成する判定回路と、
該モード信号に応じて動作モードを切り替える内部回路
を含み、前記内部回路は所定の周波数より低い周波数で動作する第１の動作モードと該所定の周波数より高い周波数で動作する第２の動作モードとで動作可能であり、該内部回路は該第１の動作モードで動作する場合に該第２の動作モードで動作する場合よりも消費電力が少なく、前記内部回路は出力信号を出力する出力バッファを含み、該出力バッファは、前記第１の動作モードでは該出力信号を第１の駆動力で出力し、前記第２の動作モードでは該出力信号を該第１の駆動力よりも高い第２の駆動力で出力することを特徴とする半導体装置。
【請求項９】
前記出力バッファは第１乃至第４の出力トランジスタを含み、前記第１の動作モードにおいて該第１のトランジスタ及び該第２のトランジスタのみにより出力を駆動し、前記第２の動作モードにおいて該第１のトランジスタ及び該第２のトランジスタ並びに該第３のトランジスタ及び該第４のトランジスタにより出力を駆動することを特徴とする請求項８記載の半導体装置。
【請求項１０】
外部から入力される第１のクロックに基づいて、外部に信号出力するための同期信号として用いる第２のクロックを生成するクロック生成回路と、
該クロック生成回路の内部信号に基づいて、該第１のクロックの周波数の高低を示すモード信号を、モード信号変化時において周波数変動に対するヒステリシス特性を示すように生成する判定回路と、
該モード信号に応じて動作モードを切り替える内部回路
を含み、前記内部回路は所定の周波数より低い周波数で動作する第１の動作モードと該所定の周波数より高い周波数で動作する第２の動作モードとで動作可能であり、該内部回路は該第１の動作モードで動作する場合に該第２の動作モードで動作する場合よりも消費電力が少なく、前記内部回路は内部電圧を生成する内部電圧生成回路を含み、該内部電圧生成回路は、前記第１の動作モードでは第１の内部電圧を生成し、前記第２の動作モードでは該第１の内部電圧よりも高い第２の内部電圧を生成することを特徴とする半導体装置。
【請求項１１】
外部から入力される第１のクロックに基づいて、外部に信号出力するための同期信号として用いる第２のクロックを生成するクロック生成回路と、
該クロック生成回路の内部信号に基づいて、該第１のクロックの周波数の高低を示すモード信号を、モード信号変化時において周波数変動に対するヒステリシス特性を示すように生成する判定回路と、
該モード信号に応じて動作モードを切り替える内部回路
を含み、前記内部回路は所定の周波数より低い周波数で動作する第１の動作モードと該所定の周波数より高い周波数で動作する第２の動作モードとで動作可能であり、該内部回路は該第１の動作モードで動作する場合に該第２の動作モードで動作する場合よりも消費電力が少なく、該内部回路は、
データを記憶するメモリセル配列と、
該メモリセル配列から読み出したデータを転送するデータバスと、
該データバスのデータを表す信号を増幅する増幅器
を含み、該増幅器は前記第１の動作モードで動作する場合に前記第２の動作モードで動作する場合よりも消費電力が少ないことを特徴とする半導体装置。
【請求項１２】
外部から入力される第１のクロックに基づいて、外部に信号出力するための同期信号として用いる第２のクロックを生成するクロック生成回路と、
該第１のクロックの周波数の高低を示すモード信号を出力するラッチ回路を含み、該クロック生成回路の内部信号に基づいて、該第１のクロックの該周波数が第１の周波数よりも高い場合に該ラッチ回路に該モード信号の第１の値を出力させ、該第１のクロックの該周波数が第２の周波数よりも低い場合に該ラッチ回路に該モード信号の第２の値を出力させ、該第１のクロックの該周波数が該第１の周波数と該第２の周波数との間にあるときには該ラッチ回路が保持する該モード信号の値を変化させない判定回路と、
該モード信号に応じて動作モードを切り替える内部回路
を含み、前記内部回路は所定の周波数より低い周波数で動作する第１の動作モードと該所定の周波数より高い周波数で動作する第２の動作モードとで動作可能であり、該内部回路は該第１の動作モードで動作する場合に該第２の動作モードで動作する場合よりも消費電力が少ないことを特徴とする半導体装置。
【請求項１３】
該モード信号を該半導体装置の外部に出力する出力端子を更に含むことを特徴とする請求項１２記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、詳しくは異なった動作モードで異なったクロック周波数に同期して動作する半導体装置に関する。
【０００２】
【従来の技術】
半導体集積回路に於ては、高い動作周波数による高速動作を実現すると共に、回路内の消費電力を削減出来ることが望ましい。しかしながら高速動作と低消費電力とを同一の回路で同時に実現することは難しく、一般に高速動作可能な回路は消費電力が高く、逆に低消費電力である回路は低い動作周波数でしか動作できないというのが実情である。
【０００３】
【発明が解決しようとする課題】
高速なクロック信号に同期して動作可能な半導体集積回路に於て、低周波数のクロック信号を用いて低速動作モードで動作させることは可能である。しかしこのような半導体集積回路は、高速動作周波数に対応した回路構成となっているために、低速動作モードに於ても消費電力が高速動作時なみに高くなるという問題がある。
【０００４】
そこで同一の半導体チップ上に、高速動作用の回路と低消費電力用の回路とを搭載して、高速動作時と低速動作時とでこれらの回路を切り替えて、低速動作時には低消費電力用の回路を作動させることが考えられる。しかしこの場合、高速動作モードと低速動作モードの何れであるかを判断して内部回路を切り替える必要があり、モード設定用のレジスタ等が用意されていない限りは、入力されるクロック信号を基に低速動作であるか高速動作であるかを判断する必要がある。
【０００５】
従って本発明の目的は、入力クロック同期信号を基に高速動作であるか低速動作であるかを判断して、内部回路を切り替えることにより高速動作及び低消費電力動作の何れにも対応可能な半導体装置を提供することである。
【０００６】
【課題を解決するための手段】
請求項１の発明に於ては、半導体装置は、外部から入力される第１のクロックに基づいて、外部に信号出力するための同期信号として用いる第２のクロックを生成するクロック生成回路と、該クロック生成回路の内部信号に基づいて、該第１のクロックの周波数の高低を示すモード信号を、モード信号変化時において周波数変動に対するヒステリシス特性を示すように生成する判定回路と、該モード信号が高周波を示す場合に高速動作モードで動作し該モード信号が低周波を示す場合に低電力動作モードで動作する内部回路を含むことを特徴とする。
【０００７】
上記発明に於ては、入力されるクロックに基づいて、外部に信号出力するための同期信号として用いるクロックを生成するクロック生成回路から適当な内部信号を取り出し、この内部信号に基づいて入力クロックの周期を判定すると共に、判定結果に応じて内部回路の動作モードを切り替える。従って、単純な判定回路を導入しながら既存の回路を利用することによって、入力クロック同期信号の周波数を判定し、内部回路の動作モードを同期周波数に応じたものに変化させることが出来る。
【０００８】
請求項２の発明に於ては、請求項１記載の半導体装置に於て、前記クロック生成回路はＰＬＬ回路であることを特徴とする。上記発明に於ては、入力されるクロックに基づいて、外部に信号出力するための同期信号として用いるクロックを生成するＰＬＬ回路から適当な内部信号を取り出し、この内部信号に基づいて入力クロックの周期を判定すると共に、判定結果に応じて内部回路の動作モードを切り替えることが出来る。
【０００９】
請求項３の発明に於ては、請求項２記載の半導体装置に於て、前記ＰＬＬ回路は電圧制御発振器を含み、前記内部信号は該電圧制御発振器への入力電圧であることを特徴とする。上記発明に於ては、入力されるクロックに基づいて、外部に信号出力するための同期信号として用いるクロックを生成するＰＬＬ回路から電圧制御発信器への入力電圧を取り出し、この入力電圧に基づいて入力クロックの周期を判定すると共に、判定結果に応じて内部回路の動作モードを切り替えることが出来る。従って判定回路は、電圧を判定する機能を有していればよく、単純な構成で実現することが出来る。
【００１０】
請求項４の発明に於ては、半導体装置は、外部から入力される第１のクロックに基づいて、外部に信号出力するための同期信号として用いる第２のクロックを生成するクロック生成回路と、該クロック生成回路の内部信号に基づいて、該第１のクロックの周波数の高低を示すモード信号を、モード信号変化時において周波数変動に対するヒステリシス特性を示すように生成する判定回路と、該モード信号が高周波を示す場合に高速動作モードで動作し該モード信号が低周波を示す場合に低電力動作モードで動作する動作モードを切り替える内部回路を含み、前記クロック生成回路はＤＬＬ回路であることを特徴とする。上記発明に於ては、入力されるクロックに基づいて、外部に信号出力するための同期信号として用いるクロックを生成するＤＬＬ回路から適当な内部信号を取り出し、この内部信号に基づいて入力クロックの周期を判定すると共に、判定結果に応じて内部回路の動作モードを切り替えることが出来る。
【００１１】
請求項５の発明に於ては、請求項４記載の半導体装置に於て、前記ＤＬＬ回路は前記第１のクロックを所定遅延時間だけ遅延させる複数のディレイ段を含み、前記内部信号は該ディレイ段の段数を制御して該所定遅延時間を決定する信号であることを特徴とする。
【００１２】
上記発明に於ては、入力されるクロックに基づいて、外部に信号出力するための同期信号として用いるクロックを生成するＤＬＬ回路からディレイ段の遅延時間を定義する信号を取り出し、この信号に基づいて入力クロックの周期を判定すると共に、判定結果に応じて内部回路の動作モードを切り替えることが出来る。
【００１３】
請求項６の発明に於ては、半導体装置は、外部から入力される第１のクロックに基づいて、外部に信号出力するための同期信号として用いる第２のクロックを生成するクロック生成回路と、該クロック生成回路の内部信号に基づいて、該第１のクロックの周波数の高低を示すモード信号を、モード信号変化時において周波数変動に対するヒステリシス特性を示すように生成する判定回路と、該モード信号に応じて動作モードを切り替える内部回路を含み、前記内部回路は所定の周波数より低い周波数で動作する第１の動作モードと該所定の周波数より高い周波数で動作する第２の動作モードとで動作可能であり、該内部回路は該第１の動作モードで動作する場合に該第２の動作モードで動作する場合よりも消費電力が少なく、前記内部回路は入力信号を受け取る入力バッファを含み、該入力バッファは前記第１の動作モードでは第１の電流量で駆動され、前記第２の動作モードでは該第１の電流量より多い第２の電流量で駆動されることを特徴とする。
【００１４】
上記発明に於ては、入力されるクロックの周波数を判定して内部回路の動作モードを切り替えることによって、高速クロック時には高い周波数での動作を可能にすると共に、低速クロック時には内部回路に於ける消費電力を削減することが出来る。
【００１５】
請求項７の発明に於ては、半導体装置は、外部から入力される第１のクロックに基づいて、外部に信号出力するための同期信号として用いる第２のクロックを生成するクロック生成回路と、該クロック生成回路の内部信号に基づいて、該第１のクロックの周波数の高低を示すモード信号を、モード信号変化時において周波数変動に対するヒステリシス特性を示すように生成する判定回路と、該モード信号に応じて動作モードを切り替える内部回路を含み、前記内部回路は所定の周波数より低い周波数で動作する第１の動作モードと該所定の周波数より高い周波数で動作する第２の動作モードとで動作可能であり、該内部回路は該第１の動作モードで動作する場合に該第２の動作モードで動作する場合よりも消費電力が少なく、前記内部回路は入力信号を受け取る入力バッファを含み、該入力バッファは、前記第１の動作モードで動作するラッチタイプの第１のバッファと、前記第２の動作モードで動作する差動増幅タイプのバッファを含むことを特徴とする。
【００１６】
上記発明に於ては、入力されるクロックの周波数を判定して入力バッファの動作モードを切り替えることによって、高速クロック時には高速な信号入力を受け付けると共に、低速クロック時には入力バッファに於ける消費電力を削減することが出来る。
【００１８】
また更に上記発明に於ては、入力されるクロックの周波数を判定して２種類の入力バッファを使い分けることによって、高速クロック時には高速な信号入力を受け付けると共に、低速クロック時には入力バッファに於ける消費電力を削減することが出来る。
【００１９】
請求項８の発明に於ては、半導体装置は、外部から入力される第１のクロックに基づいて、外部に信号出力するための同期信号として用いる第２のクロックを生成するクロック生成回路と、該クロック生成回路の内部信号に基づいて、該第１のクロックの周波数の高低を示すモード信号を、モード信号変化時において周波数変動に対するヒステリシス特性を示すように生成する判定回路と、該モード信号に応じて動作モードを切り替える内部回路を含み、前記内部回路は所定の周波数より低い周波数で動作する第１の動作モードと該所定の周波数より高い周波数で動作する第２の動作モードとで動作可能であり、該内部回路は該第１の動作モードで動作する場合に該第２の動作モードで動作する場合よりも消費電力が少なく、前記内部回路は出力信号を出力する出力バッファを含み、該出力バッファは、前記第１の動作モードでは該出力信号を第１の駆動力で出力し、前記第２の動作モードでは該出力信号を該第１の駆動力よりも高い第２の駆動力で出力することを特徴とする。
【００２０】
上記発明に於ては、入力されるクロックの周波数を判定して出力バッファの動作モードを切り替えることによって、高速クロック時には高い駆動力で出力信号を出力して高速なデータ伝送に対応すると共に、低速クロック時には駆動力を削減することで出力バッファに於ける消費電力を削減することが出来る。
【００２１】
請求項９の発明に於ては、前記出力バッファは第１乃至第４の出力トランジスタを含み、前記第１の動作モードにおいて該第１のトランジスタ及び該第２のトランジスタのみにより出力を駆動し、前記第２の動作モードにおいて該第１のトランジスタ及び該第２のトランジスタ並びに該第３のトランジスタ及び該第４のトランジスタにより出力を駆動することを特徴とする。
【００２２】
上記発明に於ては、入力されるクロックの周波数を判定して出力バッファの動作モードを切り替えることによって、高速クロック時には広いゲート幅の出力トランジスタで高速なデータ伝送に対応すると共に、低速クロック時には狭いゲート幅の出力トランジスタを用いて出力バッファに於ける消費電力を削減することが出来る。
【００２３】
請求項１０の発明に於ては、半導体装置は、外部から入力される第１のクロックに基づいて、外部に信号出力するための同期信号として用いる第２のクロックを生成するクロック生成回路と、該クロック生成回路の内部信号に基づいて、該第１のクロックの周波数の高低を示すモード信号を、モード信号変化時において周波数変動に対するヒステリシス特性を示すように生成する判定回路と、該モード信号に応じて動作モードを切り替える内部回路を含み、前記内部回路は所定の周波数より低い周波数で動作する第１の動作モードと該所定の周波数より高い周波数で動作する第２の動作モードとで動作可能であり、該内部回路は該第１の動作モードで動作する場合に該第２の動作モードで動作する場合よりも消費電力が少なく、前記内部回路は内部電圧を生成する内部電圧生成回路を含み、該内部電圧生成回路は、前記第１の動作モードでは第１の内部電圧を生成し、前記第２の動作モードでは該第１の内部電圧よりも高い第２の内部電圧を生成することを特徴とする。
【００２４】
上記発明に於ては、入力されるクロックの周波数を判定して内部電圧生成回路の動作モードを切り替えることによって、高速クロック時には高い内部電圧を生成すると共に、低速クロック時には低い内部電圧を生成して内部回路に供給することで消費電力を削減することが出来る。
【００２５】
請求項１１の発明に於ては、半導体装置は、外部から入力される第１のクロックに基づいて、外部に信号出力するための同期信号として用いる第２のクロックを生成するクロック生成回路と、該クロック生成回路の内部信号に基づいて、該第１のクロックの周波数の高低を示すモード信号を、モード信号変化時において周波数変動に対するヒステリシス特性を示すように生成する判定回路と、該モード信号に応じて動作モードを切り替える内部回路を含み、前記内部回路は所定の周波数より低い周波数で動作する第１の動作モードと該所定の周波数より高い周波数で動作する第２の動作モードとで動作可能であり、該内部回路は該第１の動作モードで動作する場合に該第２の動作モードで動作する場合よりも消費電力が少なく、該内部回路は、データを記憶するメモリセル配列と、該メモリセル配列から読み出したデータを転送するデータバスと、該データバスのデータを表す信号を増幅する増幅器を含み、該増幅器は前記第１の動作モードで動作する場合に前記第２の動作モードで動作する場合よりも消費電力が少ないことを特徴とする。
【００２６】
上記発明に於ては、入力されるクロックの周波数を判定して、メモリセルから読み出した信号を増幅する増幅器の動作モードを切り替えることによって、高速クロック時には高い周波数での動作を可能にすると共に、低速クロック時には増幅器での消費電力を削減することが出来る。
【００２７】
請求項１２の発明に於ては、半導体装置は、外部から入力される第１のクロックに基づいて、外部に信号出力するための同期信号として用いる第２のクロックを生成するクロック生成回路と、該第１のクロックの周波数の高低を示すモード信号を出力するラッチ回路を含み、該クロック生成回路の内部信号に基づいて、該第１のクロックの該周波数が第１の周波数よりも高い場合に該ラッチ回路に該モード信号の第１の値を出力させ、該第１のクロックの該周波数が第２の周波数よりも低い場合に該ラッチ回路に該モード信号の第２の値を出力させ、該第１のクロックの該周波数が該第１の周波数と該第２の周波数との間にあるときには該ラッチ回路が保持する該モード信号の値を変化させない判定回路と、該モード信号に応じて動作モードを切り替える内部回路を含み、前記内部回路は所定の周波数より低い周波数で動作する第１の動作モードと該所定の周波数より高い周波数で動作する第２の動作モードとで動作可能であり、該内部回路は該第１の動作モードで動作する場合に該第２の動作モードで動作する場合よりも消費電力が少ないことを特徴とする。
【００２８】
上記発明に於ては、入力されるクロックの周波数を判定して内部回路の動作モードを切り替える際に、クロック周波数の変動とモード切り替えとの関係にヒステリシス特性を導入するので、クロック周波数がノイズ等により変動しても頻繁かつランダムなモード切り替えを避けることが出来る。
【００３０】
また更に上記発明に於ては、ラッチ回路とラッチ回路の保持データを書き換える制御回路とによって、上記ヒステリシス特性を容易に実現することが出来る。請求項１３の発明に於ては、請求項１２記載の半導体装置に於て、該モード信号を該半導体装置の外部に出力する出力端子を更に含むことを特徴とする。
【００３１】
上記発明に於ては、入力されるクロックの周波数を判定して外部に出力するので、外部システムでもクロック周波数に応じたモード切り替えを行うことが出来る。
【００３３】
【発明の実施の形態】
以下に、添付の図面を用いて、本発明の原理及び実施例を説明する。
本発明の原理による半導体装置を図１に示す。図１の半導体装置１０は、入力バッファ１１、コア回路１２、出力バッファ１３、内部電圧生成回路１４、ＤＬＬ（delay locked loop ）１５、及び判定回路１６を含む。
【００３４】
ＤＬＬ１５は従来の回路と同一であり、ＳＤＲＡＭ等のクロック信号に同期して動作する半導体装置に於て広く用いられる。このＤＬＬ１５は、入力クロック信号ＣＬＫを基にして、入力クロック信号ＣＬＫに対して所定の遅延時間で位相が固定された内部クロック信号ＣＬＫ０を生成する。なおＤＬＬ１５の代わりに、入力クロック信号ＣＬＫと所定の位相関係の内部クロック信号ＣＬＫ０を、アナログ的に生成するＰＬＬ（phase locked loop ）回路を用いてもよい。
【００３５】
入力バッファ１１は、入力信号を受け取りバッファして、コア回路１２に供給する。また入力信号として供給される入力クロック信号ＣＬＫを、ＤＬＬ１５に供給する。コア回路１２は、例えば半導体装置１０がＤＲＡＭであればメモリコア、アドレスデコーダ、制御ユニット等よりなる回路である。コア回路１２は、出力バッファ１３に出力信号を供給する。
【００３６】
ＤＬＬ１５が生成した内部クロック信号ＣＬＫ０は、入力クロック信号ＣＬＫと所定の位相関係を有した信号であり、出力バッファ１３に供給される。出力バッファ１３は、内部クロック信号ＣＬＫ０に同期させて、出力信号を半導体装置１０外部に出力する。一般に、入力バッファ１１が入力クロック信号ＣＬＫをバッファすると、入力クロック信号ＣＬＫには若干の遅延が生じてしまう。従って出力バッファ１３が、受信した入力クロック信号ＣＬＫをそのまま同期信号として使用してしまうと、外部に出力される信号の同期が、元々の入力クロック信号ＣＬＫから外れてしまう。これを補償するために、ＤＬＬ１５は、入力クロック信号ＣＬＫと所定の位相関係を有した内部クロック信号ＣＬＫ０を生成し、出力バッファ１３は、この内部クロック信号ＣＬＫ０を信号出力のための同期信号として用いる。
【００３７】
内部電圧生成回路１４は、外部より入力された電源電圧（図示せず）を基にして内部電圧Ｖを生成し、この内部電圧Ｖを入力バッファ１１、コア回路１２、及び出力バッファ１３に供給する。
入力バッファ１１、コア回路１２、及び出力バッファ１３の少なくとも一つは、高周波数のクロック入力に対応した高速動作用回路と低周波数のクロック入力に対応した低消費電力用回路とを備えており、入力クロック信号ＣＬＫの周波数に応じて、高速動作モードと低消費電力動作モードとを切り替えられる。なお高速動作用回路と低消費電力用回路とを別個に用意しなくとも、同一の回路で高速動作モードと低消費電力モードとを切り替えられる構成でもよい。
【００３８】
内部電圧生成回路１４は、高速動作モードでは内部電圧Ｖを高くし、低消費電力動作モードでは内部電圧Ｖを低くすることが可能な構成であってよい。
ＤＬＬ（或いはＰＬＬ）１５に於ては、後程詳細に説明するように、内部クロック信号ＣＬＫ０を生成する過程で、入力クロック信号ＣＬＫの周波数を示すような信号が生成される。このような信号を、以下に於ては、判定信号ＣＬＫ＿Ｆと呼ぶ。この判定信号ＣＬＫ＿ＦをＤＬＬ１５から取り出し、判定回路１６に供給する。判定回路１６は、判定信号ＣＬＫ＿Ｆを基にして、入力クロック信号ＣＬＫの周波数を判定する。
【００３９】
判定信号ＣＬＫ＿Ｆとしては、後程説明するように、ＤＬＬ１５のディレイラインのディレイ段を制御する信号等が使用可能である。このディレイ段を制御する信号のように、入力クロック信号ＣＬＫの周波数を反映するようなＤＬＬの内部信号のうちで、適当なものを選んで判定信号ＣＬＫ＿Ｆとすれば良い。ＰＬＬ回路の場合も同様であり、例えばＰＬＬのＶＣＯ（電圧制御発信器）への入力信号のように、入力クロック信号ＣＬＫの周波数を反映するような信号を選んで、この信号を判定信号ＣＬＫ＿Ｆとすれば良い。
【００４０】
判定回路１６は、入力クロック信号ＣＬＫの周波数に応じて、動作モードが高速動作モード（高周波数）であるか低消費電力モード（低周波数）であるかを判定し、モード信号ＬＰＺを変化させる。例えば、高速動作モードの場合にモード信号ＬＰＺはＬＯＷとなり、低消費電力モードの場合にモード信号ＬＰＺはＨＩＧＨとなる。なおモードを高速動作モードと低消費電力動作モードとの２つに限定する必要はなく、中速・中消費電力のモード等を加えて２つ以上のモードを判定することは可能であり、その場合には例えばモード信号ＬＰＺは２ビット以上から構成されるとすればよい。またモードが消費電力に関係なく、高速動作モード、中速動作モード、低速動作モード等からなる場合であっても、判定回路１６が入力クロック信号ＣＬＫの周波数に応じてこれらのモードを判定可能であることは言うまでもない。
【００４１】
判定回路１６が出力したモード信号ＬＰＺは、入力バッファ１１、コア回路１２、出力バッファ１３、及び内部電圧生成回路１４に供給される。入力バッファ１１、コア回路１２、出力バッファ１３、及び内部電圧生成回路１４のうちの少なくとも一つは、モード信号ＬＰＺに応じて、高速動作モードと低消費電力動作モードとを切り替える。なお２つ以上のモードが存在する場合には、それらのモードに対応した回路構成が備えられていることは言うまでもない。
【００４２】
上述のように、本発明の原理による半導体装置１０に於ては、従来用いられる回路であるＤＬＬ（或いはＰＬＬ）１５が内部生成する判定信号ＣＬＫ＿Ｆを基にして、判定回路１６が入力クロック信号ＣＬＫの周波数を判定する。従って、周波数判定用の回路を完全に別個に用意する必要がなく、単純かつ小規模な判定回路で、入力クロック信号ＣＬＫの周波数を判定することが出来る。また判定回路１６の判定結果に従って、動作モードに対応して内部回路（入力バッファ１１、コア回路１２、出力バッファ１３、内部電圧生成回路１４等を総称して内部回路と呼ぶ）の切り替えを行うので、動作モードに適した回路特性を実現することが出来る。即ち、例えば、高速動作モードの場合には高速な回路特性を提供することが可能であり、また低消費電力モードの場合には内部回路の消費電力を低く抑さえることが可能である。
【００４３】
以下に、ＤＬＬ１５の構成について説明する。なお以下に示すＤＬＬ１５の構成は従来技術の範囲内であるので、その説明については概略にとどめる。
図１３は、ＤＬＬ１５の概略的な構成を示す。
ＤＬＬ１５は、分周器２０１、位相検出器２０２、第１のディレイライン２０３、第２のディレイライン２０４、シフトレジスタ２０５を含む。
【００４４】
入力クロック信号ＣＬＫは、分周器２０１と第１のディレイライン２０３に入力される。分周器２０１は、入力クロック信号ＣＬＫを所定の率で分周して、分周クロック信号を生成する。分周クロック信号は、位相検出器２０２と第２のディレイライン２０４とに供給される。第２のディレイライン２０４は、シフトレジスタ２０５の設定内容に応じた遅延分だけ分周クロック信号を遅延させ、遅延分周クロック信号を出力する。第２のディレイライン２０４から出力される遅延分周クロック信号は、位相検出器２０２に入力される。
【００４５】
位相検出器２０２は、分周器２０１からの分周クロック信号と第２のディレイライン２０４からの遅延分周クロック信号とを、位相に関して比較する。具体的には位相検出器２０２は、分周クロック信号と遅延分周クロック信号との間での位相差が、所定の範囲内であるか、所定の範囲を越えて進んでいるか、或いは所定の範囲を越えて遅れているかを検出する。検出結果に応じて、位相検出器２０２は、第２のディレイライン２０４に於ける遅延を調節するように、シフトレジスタ２０５に対して制御信号を送る。
【００４６】
位相検出器２０２からの制御信号に基づいて、シフトレジスタ２０５の設定内容が制御される。この設定内容に応じて、第２のディレイライン２０４の遅延量が決まる。位相差が所定の範囲内であるときには、シフトレジスタ２０５の設定内容は変化しない。位相差が所定の範囲を越えて進んでいるか或いは所定の範囲を越えて遅れている場合には、シフトレジスタ２０５の設定内容が変化して、位相差が所定の範囲内に入るように第２のディレイライン２０４の遅延量が調整される。
【００４７】
第１のディレイライン２０３は、シフトレジスタ２０５の設定内容に応じて、第２のディレイラインと同一の遅延分だけ入力クロック信号ＣＬＫを遅延させる。これによって、第１のディレイライン２０３は、入力クロック信号ＣＬＫから所定の遅延時間だけ遅れた内部クロック信号ＣＬＫ０を出力する。
【００４８】
図１４は、ディレイラインの構成の一例を示す回路図である。図１４に示される構成のディレイラインが、第１のディレイライン２０３及び第２のディレイライン２０４として用いられる。
図１４のディレイラインは、インバータ２１０、ＮＡＮＤ回路２１１−１乃至２１１−ｎ、ＮＡＮＤ回路２１２−１乃至２１２−ｎ、及びインバータ２１３−１乃至２１３−ｎを含む。インバータ２０が入力信号を受け取り、インバータ２１３−１が出力信号を送出する。
【００４９】
ＮＡＮＤ回路２１１−１乃至２１１−ｎの各々は、一方の入力に信号ｐ（１）乃至ｐ（ｎ）を受け取る。ＮＡＮＤ回路２１１−１乃至２１１−ｎの各々のもう一方の入力は、入力信号を受け取る。信号ｐ（１）乃至ｐ（ｎ）は、そのうちの一つがＨＩＧＨで残り全てはＬＯＷである信号である。ＮＡＮＤ回路２１１−１乃至２１１−ｎの出力は夫々、ＮＡＮＤ回路２１２−１乃至２１２−ｎの一方の入力に与えられる。ＮＡＮＤ回路２１２−２乃至２１２−ｎの出力は、インバータ２１３−２乃至２１３−ｎを介して、次段のＮＡＮＤ回路２１２−１乃至２１２−ｎ−１のもう一方の入力に与えられる。ＮＡＮＤ回路２１２−ｎのもう一方の入力はＨＩＧＨに固定され、ＮＡＮＤ回路２１２−１の出力は、インバータ２１３−１を介して出力信号として送出される。
【００５０】
信号ｐ（１）乃至ｐ（ｎ）のうち、一つだけＨＩＧＨである信号をｐ（ｘ）とする。この信号ｐ（ｘ）を受け取るＮＡＮＤ回路２１１−ｘは、もう一方の入力に対するインバータとして動作する。従って、ディレイラインへの入力信号は、インバータ２１０と当該インバータとによって２度反転されて、元の入力信号としてＮＡＮＤ回路２１２−ｘに入力される。ＮＡＮＤ回路２１１−ｘを除いたＮＡＮＤ回路２１１−１乃至２１１−ｎをＮＡＮＤ回路２１１−ｙとすると、対応する入力信号ｐ（ｙ）がＬＯＷであるから、ＮＡＮＤ回路２１１−ｙの出力は常にＨＩＧＨである。従ってＮＡＮＤ回路２１２−ｙはインバータとして動作し、対応するインバータ２１３−ｙとの対で遅延素子を構成する。
【００５１】
ＮＡＮＤ回路２１２−ｎの一方の入力はＨＩＧＨ固定であるので、ＮＡＮＤ回路２１２−ｘの一方の入力はＨＩＧＨ固定である。従って、ＮＡＮＤ回路２１２−ｘは、ディレイラインへの入力信号に対するインバータとして動作する。ディレイラインへの入力信号は、当該インバータとインバータ２１３−ｘを通過し、更に下流に設けられた上記遅延素子を通過して、最終的に出力としてインバータ２１３−１から送出される。即ち、ＨＩＧＨである信号ｐ（ｘ）の位置に応じて、出力信号の遅延量が変化することになる。信号ｐ（ｘ）の位置が上流に近ければ（ｘが大きければ）遅延量は大きくなり、下流に近ければ（ｘが小さければ）遅延量は小さくなる。
【００５２】
図１５は、信号ｐ（１）乃至ｐ（ｎ）を生成するシフトレジスタ２０５の一例を示す回路図である。図１５には、ＨＩＧＨである信号ｐ（ｘ）の前後６個の信号ｐ（ｘ−３）乃至ｐ（ｘ＋２）に対する回路を示す。
シフトレジスタ２０５は、ＮＯＲ回路２２１乃至２２６、ＮＡＮＤ回路２３１乃至２３６、インバータ２４１乃至２４６、ＮＭＯＳトランジスタ２５１乃至２５６、ＮＭＯＳトランジスタ２６１乃至２６６、ＮＭＯＳトランジスタ２７１乃至２７６、及びＮＭＯＳトランジスタ２８１乃至２８６を含む。ＮＭＯＳトランジスタ２５１乃至２５６のうちで、奇数番のものは信号Ａをゲート入力とし、偶数番のものは信号Ｂをゲート入力とする。またＮＭＯＳトランジスタ２６１乃至２６６のうちで、奇数番のものは信号Ｃをゲート入力とし、偶数番のものは信号Ｄをゲート入力とする。これらの信号Ａ乃至Ｄは、位相検出器２０２から与えられる。また信号Ｒｅｓｅｔは、シフトレジスタ２０５を初期化するための信号である。
【００５３】
なおＮＯＲ回路２２１乃至２２６の出力が、信号ｐ（ｘ＋２）乃至ｐ（ｘ−３）である。
初期状態に於ては、信号ｐ（ｘ）即ちＮＯＲ回路２２３の出力がＨＩＧＨである。ここでディレイラインの遅延量を増やしたい場合は、信号ｐ（ｘ）をＬＯＷとして、信号ｐ（ｘ＋１）がＨＩＧＨになるようにすればよい。これは信号Ｃとして、ＨＩＧＨパルスを与えればよい。信号ＣがＨＩＧＨとなると、ＮＭＯＳトランジスタ２６３が導通され、現在ＨＩＧＨであるインバータ２４３の出力がＬＯＷに強制的に落とされる。この結果、インバータ２４３及びＮＡＮＤ回路２３３からなるラッチの状態が反転し、ＮＡＮＤ回路２３３の出力はＨＩＧＨとなる。これによりＮＯＲ回路２２３の出力ｐ（ｘ）はＬＯＷとなる。またインバータ２４３の出力がＬＯＷであるから、ＮＯＲ回路２２２の出力ｐ（ｘ＋１）がＨＩＧＨになる。
【００５４】
この状態から、更にディレイラインの遅延量を増やしたい場合は、信号ＤとしてＨＩＧＨパルスを与えればよい。このようにＮＯＲ回路２２１乃至２２６の奇数番目から遅延量を増やす場合には信号ＣをＨＩＧＨにし、偶数番目から遅延量を増やす場合には信号ＤをＨＩＧＨにすればよい。
【００５５】
また図１５に示す初期状態に於て、ディレイラインの遅延量を減らしたい場合には、信号ｐ（ｘ）をＬＯＷとして、信号ｐ（ｘ−１）がＨＩＧＨになるようにすればよい。これは信号Ｂとして、ＨＩＧＨパルスを与えればよい。更に遅延量を減らす場合には、信号ＡにＨＩＧＨパルスを与えればよい。このようにＮＯＲ回路２２１乃至２２６の奇数番目から遅延量を減らす場合には信号ＢをＨＩＧＨにし、偶数番目から遅延量を増やす場合には信号ＡをＨＩＧＨにすればよい。
【００５６】
これらの制御信号Ａ乃至Ｄは、分周クロック信号と遅延分周クロック信号との位相差を検出する位相検出器２０２が供給する。この位相検出器２０２及び分周器２０１の構成については省略する。
上述の様に、図１４及び図１５に示される信号ｐ（１）乃至ｐ（ｎ）は、ディレイラインの遅延量を決定する信号である。ここでディレイラインへの入力信号の周波数が高くなると、入力信号の周期は短くなる。結果として、所望の位相遅れを実現するに必要な遅延量も小さくなる。従って、入力クロック信号ＣＬＫの周波数が高い場合には、ディレイラインに設定される遅延量が小さく、逆に入力クロック信号ＣＬＫの周波数が低い場合には、ディレイラインに設定される遅延量が大きくなる。これを信号ｐ（１）乃至ｐ（ｎ）に関して表現するならば、入力クロック信号ＣＬＫの周波数が高い場合には、ＨＩＧＨである信号ｐ（ｘ）のｘが小さくなり、逆に入力クロック信号ＣＬＫの周波数が低い場合には、ＨＩＧＨである信号ｐ（ｘ）のｘが大きくなる。即ち、信号ｐ（１）乃至ｐ（ｎ）は入力クロック信号ＣＬＫの周波数を直接的に反映した形となっている。従って信号ｐ（１）乃至ｐ（ｎ）或いはこれに関連する信号を、図１の判定信号ＣＬＫ＿Ｆとして用いることが出来る。
【００５７】
図２は、図１の判定回路１６の実施例の回路図を示す。
図２の判定回路１６は、図１５に示されるように、信号ｐ（１）乃至ｐ（ｎ）を出力するＮＯＲ回路の一方の入力信号をｑ（１）乃至ｑ（ｎ）として、そこから選択した２つの信号ｑ（ｊ）及びｑ（ｌ）を入力とする（ｊ＜ｌ）。即ちこの実施例に於ては、信号ｑ（ｊ）及びｑ（ｌ）が、判定信号ＣＬＫ＿Ｆである。
【００５８】
信号ｑ（１）乃至ｑ（ｎ）は、ＨＩＧＨである信号ｐ（ｘ）を境界として、高い周波数に対応するｑ（１）乃至ｑ（ｘ−１）はＨＩＧＨであり、低い周波数に対応するｑ（ｘ）乃至ｑ（ｎ）はＬＯＷである信号である。従って、所定の入力信号周波数に対応する信号ｑ（ｋ）を選べば、この信号ｑ（ｋ）は、入力クロック周波数ＣＬＫが所定の周波数より低い場合にＨＩＧＨとなり、入力クロック周波数ＣＬＫが所定の周波数より高い場合にＬＯＷとなる。従って、この信号ｑ（ｋ）を、そのままモード信号ＬＰＺとして用いることが出来る。
【００５９】
しかしながら信号ｑ（ｋ）をモード信号ＬＰＺとしたのでは、ノイズの影響を受けやすいという問題がある。半導体装置１０に供給される入力クロック信号ＣＬＫは、僅かではあってもノイズの影響を受ける。従って、ＤＬＬ１５のディレイ段数（遅延量）は、ノイズの影響により若干変動することになる。入力クロック信号ＣＬＫの周波数が信号ｑ（ｋ）に対応する所定の周波数に近い場合、ＤＬＬ１５のディレイ段数がノイズの影響で変動すると、信号ｑ（ｋ）もＨＩＧＨ及びＬＯＷの間を不規則に変動することになる。従って、信号ｑ（ｋ）をそのままモード信号ＬＰＺとして用いることは、実際的には好ましくない。
【００６０】
図２の判定回路１６は、２つの信号ｑ（ｊ）及びｑ（ｌ）を入力とすることにより、周波数変動に対するヒステリシス特性を導入する。判定回路１６は、ＰＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ２２及び２３、インバータ２４及び２５を含む。インバータ２４及び２５は、互いの出力を入力として、ラッチ回路を構成する。
【００６１】
図３は、図２の判定回路１６の動作を説明するための図である。図２及び図３を参照して、以下に、判定回路１６の動作を説明する。
まず入力クロック信号ＣＬＫの周波数が十分高い状態で、信号ｑ（ｊ）及びｑ（ｌ）が共にＬＯＷであるとする。このときＰＭＯＳトランジスタ２１はＯＮであり、ＮＭＯＳトランジスタ２２及び２３はＯＦＦとなる。従って、インバータ２４の入力はＨＩＧＨになり、インバータ２４及び２５からなるラッチ回路は、出力ＬＰＺ（モード信号）としてＬＯＷを出力する。
【００６２】
この状態から入力クロック信号ＣＬＫの周波数が徐々に低くなると、信号ｑ（ｊ）がＨＩＧＨであり信号ｑ（ｌ）がＬＯＷである状態になる。これによってＰＭＯＳトランジスタ２１はＯＦＦとなりＮＭＯＳトランジスタ２２はＯＮとなるが、ＮＭＯＳトランジスタ２３はＯＦＦのままであるので、インバータ２４の入力は浮遊状態となる。従って、インバータ２４及び２５からなるラッチ回路は、インバータ２４の出力がＬＯＷである状態を保持するので、出力ＬＰＺとしてＬＯＷを出力する。
【００６３】
この状態から入力クロック信号ＣＬＫの周波数が更に低くなると、信号ｑ（ｊ）及びｑ（ｌ）が共にＨＩＧＨである状態になる。このときＰＭＯＳトランジスタ２１はＯＦＦであり、ＮＭＯＳトランジスタ２２及び２３はＯＮとなる。従って、インバータ２４の入力はＬＯＷになり、インバータ２４及び２５からなるラッチ回路は、出力ＬＰＺとしてＨＩＧＨを出力する。
【００６４】
このように、出力ＬＰＺがＬＯＷからＨＩＧＨになる変化は、信号ｑ（ｌ）の変化によって齎らされることになる。
この状態から、逆に周波数が徐々に高くなっていくと、信号ｑ（ｊ）がＨＩＧＨであり信号ｑ（ｌ）がＬＯＷである状態になる。これによってＮＭＯＳトランジスタ２３はＯＦＦとなるが、ＰＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２２はＯＦＦ及びＯＮのままであるので、インバータ２４の入力は浮遊状態となる。従って、インバータ２４及び２５からなるラッチ回路は、インバータ２４の出力がＨＩＧＨである状態を保持するので、出力ＬＰＺとしてＨＩＧＨを出力する。
【００６５】
この状態から更に周波数が高くなると、信号ｑ（ｊ）及びｑ（ｌ）が共にＬＯＷである状態になる。このときＰＭＯＳトランジスタ２１はＯＮであり、ＮＭＯＳトランジスタ２２及び２３はＯＦＦとなる。従って、インバータ２４の入力はＨＩＧＨになり、インバータ２４及び２５からなるラッチ回路は、出力ＬＰＺとしてＬＯＷを出力する。
【００６６】
このように、出力ＬＰＺがＨＩＧＨからＬＯＷになる変化は、信号ｑ（ｊ）の変化によって齎らされることになる。
即ち、周波数が低くなる場合には、周波数が信号ｑ（ｌ）に対応する第１の周波数まで到達して初めて、モード信号ＬＰＺがＨＩＧＨに変化する。逆に周波数が高くなる場合には、周波数が信号ｑ（ｊ）に対応する第２の周波数まで到達して初めて、モード信号ＬＰＺがＬＯＷに変化する。ここで第１の周波数は、第２の周波数よりも低い。従って、入力クロック信号ＣＬＫの周波数がノイズの影響で変動しても、その変動の振幅が第１の周波数と第２の周波数との差よりも小さい限りは、モード信号ＬＰＺはノイズの影響を受けないことになる。このようにして、ノイズ変動に影響され難いモード信号ＬＰＺを生成することが出来る。
【００６７】
図４は、図１の半導体装置１０に於てＤＬＬ１５の代わりにＰＬＬ１５Ａを用いた場合に、ＰＬＬ１５Ａ及び判定回路１６Ａの構成を示す図である。
図４のＰＬＬ１５Ａは、位相比較器３１、ローパスフィルタ３２、電圧制御発信器３３を含む。位相比較器３１は入力クロック信号ＣＬＫと内部クロック信号ＣＬＫ０を受け取り、両者の位相を比較し、位相比較結果を電圧信号としてローパスフィルタ３２に供給する。ローバスフィルタ３２は、位相比較結果の電圧信号をローパスフィルタリングして、電圧制御発信器３３に供給する。電圧制御発信器３３は、ローパスフィルタリングされた位相比較結果の電圧信号に基づいて発振し、ある周波数を有した内部クロック信号ＣＬＫ０を生成する。この内部クロック信号ＣＬＫ０は、位相比較器３１にフィードバックされる。従来からよく知られるように、このような構成を有したＰＬＬ回路によって、入力クロック信号ＣＬＫと所定の位相関係を有した内部クロック信号ＣＬＫ０を生成することが出来る。
【００６８】
判定回路１６Ａは、ＰＬＬ１５Ａの電圧制御発信器３３の入力である電圧信号を、判定信号ＣＬＫ＿Ｆとして受け取る。判定回路１６Ａは、ＰＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ２２及び２３、インバータ２４及び２５、差動増幅器３４及び３５を含む。なお図４に於て、図２と同一の構成要素は同一の番号で参照され、その説明は省略される。なお電圧制御発信器３３の入力電圧即ち判定信号ＣＬＫ＿Ｆの電圧が低いほど、入力クロック信号ＣＬＫの周波数が低いことを示す。
【００６９】
差動増幅器３４は、判定信号ＣＬＫ＿Ｆを一方の入力とし、参照電圧Ｒｅｆ１を他方の入力として、判定信号ＣＬＫ＿Ｆが参照電圧Ｒｅｆ１より高いときに出力をＬＯＷとする。同様に差動増幅器３５は、判定信号ＣＬＫ＿Ｆを一方の入力とし、参照電圧Ｒｅｆ２を他方の入力として、判定信号ＣＬＫ＿Ｆが参照電圧Ｒｅｆ２より高いときに出力をＬＯＷとする。ここで参照電圧Ｒｅｆ１は、参照電圧Ｒｅｆ２よりも高い電圧である。
【００７０】
従って、周波数が十分高い場合には、差動増幅器３４及び３５の出力が共にＬＯＷであり、判定回路１６Ａの出力であるモード信号ＬＰＺはＬＯＷになる。周波数が徐々に下がり、判定信号ＣＬＫ＿Ｆの電圧が参照電圧Ｒｅｆ１及びＲｅｆ２の間になっても、判定回路１６Ａの出力であるモード信号ＬＰＺはＬＯＷのままである。周波数が更に下がり、判定信号ＣＬＫ＿Ｆの電圧が参照電圧Ｒｅｆ２以下になると初めて、判定回路１６Ａの出力であるモード信号ＬＰＺがＨＩＧＨになる。この状態から逆に周波数が高くなっても、判定信号ＣＬＫ＿Ｆの電圧が参照電圧Ｒｅｆ１以下である限りは、判定回路１６Ａの出力であるモード信号ＬＰＺはＨＩＧＨのままである。モード信号ＬＰＺがＬＯＷになるのは、周波数が十分高くなって、判定信号ＣＬＫ＿Ｆの電圧が参照電圧Ｒｅｆ１以上になった場合である。
【００７１】
従って、入力クロック信号ＣＬＫの周波数がノイズの影響で変動しても、その変動の振幅が参照基準電圧の差に対応する差よりも小さい限りは、モード信号ＬＰＺはノイズの影響を受けないことになる。このようにして、ノイズ変動に影響され難いモード信号ＬＰＺを生成することが出来る。
【００７２】
図５は、図１の入力バッファ１１の第１の実施例を示す。図５の入力バッファ１１は、ＰＭＯＳトランジスタ４１及び４２、ＮＭＯＳトランジスタ４３乃至４６、及びインバータ４７を含む。ＮＭＯＳトランジスタ４５及び４６は、モード信号ＬＰＺによって選択的に駆動されるトランジスタである。モード信号ＬＰＺがＨＩＧＨの時には、ＮＭＯＳトランジスタ４６が駆動され、モード信号ＬＰＺがＬＯＷの時には、ＮＭＯＳトランジスタ４５が駆動される。
【００７３】
ＮＭＯＳトランジスタ４５或いは４６の一方が駆動されている状態では、図５の入力バッファは従来の差動増幅型の入力バッファである。従って、入力信号Ｖｉｎが参照基準電圧Ｖｒｅｆよりも高いときに、インバータ４７の出力はＨＩＧＨとなり、逆に入力信号Ｖｉｎが参照基準電圧Ｖｒｅｆよりも低いときに、インバータ４７の出力はＬＯＷとなる。インバータ４７の出力が、コア回路１２やＤＬＬ１５（図１参照）等の内部回路に、入力データとして供給される。
【００７４】
ＮＭＯＳトランジスタ４５の駆動力はＮＭＯＳトランジスタ４６の駆動力よりも高い。即ち、モード信号ＬＰＺがＬＯＷでありＮＭＯＳトランジスタ４５がＯＮとなる場合には、入力バッファ１１は比較的大電流で駆動される。従って、入力クロック信号ＣＬＫの周波数が高い場合に、入力バッファ１１は大電流で駆動されることになり、高速な動作に対応することが出来る。
【００７５】
ＮＭＯＳトランジスタ４６の駆動力はＮＭＯＳトランジスタ４６の駆動力よりも低い。即ち、モード信号ＬＰＺがＨＩＧＨでありＮＭＯＳトランジスタ４６がＯＮとなる場合には、入力バッファ１１は比較的小さな電流で駆動される。従って、入力クロック信号ＣＬＫの周波数が低い場合に、入力バッファ１１は小さな電流で駆動されることになり、バッファ内部での消費電力を比較的少なくすることが出来る。
【００７６】
上述の様に、図５の入力バッファ１１は、入力クロック信号ＣＬＫの周波数の高低を示すモード信号ＬＰＺに応じて、バッファの駆動電流を変化させることが出来る。これによって、高速クロックに対応することが可能であると共に、低速クロックの場合にはバッファ内部の消費電力を削減することが可能となる。
【００７７】
図６は、図１の入力バッファの第２の実施例を示す。図６の入力バッファ１１Ａは、電流制御回路５０及び複数の入力バッファ部７０を含む。
各入力バッファ部７０は、入力データの１ビット分として入力信号Ｖｉｎを受け取り、参照基準電圧Ｖｒｅｆと比較して、入力信号Ｖｉｎと参照基準電圧Ｖｒｅｆとの大小関係に応じて、内部回路に入力データを供給する。各入力バッファ部７０は、ＰＭＯＳトランジスタ７１及び７２、ＮＭＯＳトランジスタ７３乃至７５、及びインバータ７６を含む。ＮＭＯＳトランジスタ７３のゲートに入力信号Ｖｉｎを受け取り、入力信号Ｖｉｎが参照基準電圧Ｖｒｅｆより低いときはインバータ７６の入力をＨＩＧＨとし、それにより内部回路にＬＯＷを供給する。入力信号Ｖｉｎが参照基準電圧Ｖｒｅｆより高いときにはインバータ７６の入力をＬＯＷとし、それにより内部回路にＨＩＧＨを供給する。ＮＭＯＳトランジスタ７５は、入力バッファ部７０を駆動するトランジスタである。後述のように、ＮＭＯＳトランジスタ７５を流れる電流量ｉ２は、高速動作モードでは多く、低消費電力モードでは少ないように制御される。
【００７８】
電流制御部５０は、各入力バッファ部７０に於て、ＮＭＯＳトランジスタ７５に流れる電流ｉ２を制御するための回路である。一般に参照基準電圧Ｖｒｅｆはチップ外部から供給されるものであり、ノイズ等の影響により若干の変動を伴うことは避けられない。しかし参照基準電圧Ｖｒｅｆの変動により、各入力バッファ部７０のＮＭＯＳトランジスタ７５を流れる電流ｉ２が変動してしまうことは、チップ動作保証の上から望ましくない。そこで電流制御部５０を用いて、参照基準電圧Ｖｒｅｆの変動に関わらず、電流ｉ２が一定となるように制御する。
【００７９】
電流制御部５０は、電圧生成部５１、差動増幅器５２、及びレプリカ回路５３を含む。電圧生成部５１は、ＰＭＯＳトランジスタ５４、及び抵抗ｒ１乃至ｒ３を含み、抵抗による電圧分割によって所定の電圧Ｖ１を生成する。差動増幅器５２は、ＰＭＯＳトランジスタ５５及び５６とＮＭＯＳトランジスタ５７乃至５９とを含み、電圧生成部５１が生成する所定の電圧Ｖ１とレプリカ回路５３の内部電圧Ｖ２とが等しくなるように、電圧ＶＣＳＧを調整する。
【００８０】
レプリカ回路５３は、入力バッファ部７０のレプリカであり、抵抗Ｒ及びＮＭＯＳトランジスタ６０乃至６２を含む。ＮＭＯＳトランジスタ６２は、各入力バッファ部７０のＮＭＯＳトランジスタ７５と共通に、電圧ＶＣＳＧをゲート電圧入力として受け取る。従って、ＮＭＯＳトランジスタ６２を流れる電流ｉ１は、ＮＭＯＳトランジスタ７５を流れる電流ｉ２と常に比例関係にある。抵抗Ｒには電流ｉ１が流れるので、電流ｉ１が一定である限りは抵抗Ｒに於ける電圧降下は一定である。従って電流ｉ１が一定である限りは、抵抗ＲとＮＭＯＳトランジスタ６０及び６１との接続点に於ける電圧Ｖ２は一定である。
【００８１】
ＮＭＯＳトランジスタ６０及び６１に於ては、参照基準電圧Ｖｒｅｆをゲート入力とするために、参照基準電圧Ｖｒｅｆの変動によってドレイン・ソース間の電圧が変動することになる。参照基準電圧Ｖｒｅｆの変動により電流ｉ１及び電圧Ｖ２が変化すると、差動増幅器５２に於て電圧Ｖ２をゲート入力とするＮＭＯＳトランジスタ５８に於ける電圧降下が変化し、電圧ＶＣＳＧが変化する。この電圧ＶＣＳＧの電圧変化は、電流ｉ１の変化を齎らし、電圧Ｖ２が電圧生成回路５１の生成する電圧Ｖ１と等しくなるように、電圧Ｖ２が調整される。即ち、参照基準電圧Ｖｒｅｆの変動に関わらず、電圧Ｖ２は電圧Ｖ１と等しくなるように、一定値に制御される。このように電圧Ｖ２が一定値に制御されるので、電流ｉ１も常に一定値になるように制御されることになる。
【００８２】
従って、参照基準電圧Ｖｒｅｆの変動に関わらず、各入力バッファ部７０のＮＭＯＳトランジスタ７５を流れる電流ｉ２は、常に一定値になるように制御される。
電圧生成部５１のＰＭＯＳトランジスタ５４は、抵抗ｒ１と並列に設けられており、モード信号ＬＰＺの反転信号／ＬＰＺをゲート入力として受け取る。高速動作モード時には、反転モード信号／ＬＰＺはＨＩＧＨであり、ＰＭＯＳトランジスタ５４はＯＦＦとなる。従って、電圧生成回路５１が生成する電圧Ｖ１は、ｒ３／（ｒ１＋ｒ２＋ｒ３）となる。低消費電力モード時には、反転モード信号／ＬＰＺはＬＯＷであり、ＰＭＯＳトランジスタ５４はＯＮとなる。従って、電圧生成回路５１が生成する電圧Ｖ１は、ｒ３／（ｒ２＋ｒ３）となる。即ち、低消費電力モード時の方が高速動作モード時よりも、電圧Ｖ１が大きいことになる。これにより高速動作モードでは電流ｉ１及び電流ｉ２が比較的大きく、低消費電力モードでは電流ｉ１及び電流ｉ２が比較的小さいことになる。
【００８３】
このようにして、各入力バッファ部７０のＮＭＯＳトランジスタ７５を流れる電流ｉ２を、参照基準電圧Ｖｒｅｆの変動に関わらず常に一定に制御すると共に、高速動作モード時には比較的大きな値に設定して各入力バッファ７０の高速動作を可能にし、また低消費電力モード時には比較的小さな値に設定して各入力バッファ７０に於ける電力消費量を抑さえることが出来る。このような図６の第２の実施例の構成に於ては、一つの電流制御部５０を、複数の入力バッファ部７０に対して共通に用いることが出来る。
【００８４】
図７は、図１の入力バッファの第３の実施例を示す。図７の入力バッファ１１Ｂは、高速・高消費電力バッファ８０と、低速・低消費電力バッファ９０と、インバータ１０５及び１０６、及びＮＡＮＤ回路１０７及び１０８を含む。
高速・高消費電力バッファ８０は、ＰＭＯＳトランジスタ８１乃至８４、及びＮＭＯＳトランジスタ８５乃至８７を含む。高速・高消費電力バッファ８０の基本的構成は通常の差動増幅型のアンプと同一であり、その基本的動作は図５に示される回路と同様であるので説明を省略する。但しモード信号ＬＰＺの反転信号／ＬＰＺが、インバータ１０５から、ＰＭＯＳトランジスタ８１及び８４とＮＭＯＳトランジスタ８７のゲートに供給される。モード信号ＬＰＺがＬＯＷの時（高速動作モード時）に、ＮＭＯＳトランジスタ８７はＯＮとなり、またＰＭＯＳトランジスタ８１及び８４はＯＦＦとなるので、高速・高消費電力バッファ８０は差動増幅型のアンプとして動作する。モード信号ＬＰＺがＨＩＧＨの時（低消費電力モード時）に、ＮＭＯＳトランジスタ８７はＯＦＦとなり、またＰＭＯＳトランジスタ８１及び８４はＯＮとなるので、高速・高消費電力バッファ８０の出力はＨＩＧＨに固定される。
【００８５】
低速・低消費電力バッファ９０は、ＰＭＯＳトランジスタ９１乃至９６、及びＮＭＯＳトランジスタ９７乃至１０１を含む。低速・低消費電力バッファ９０の基本的構成は、通常のラッチ型バッファと同一であるので、その詳細な説明は省略する。但しモード信号ＬＰＺとラッチイネーブル信号ＬＥを入力とするＮＡＮＤ回路１０７の出力をインバータ１０６で反転した信号、即ちモード信号ＬＰＺとラッチイネーブル信号ＬＥとのＡＮＤが、ＰＭＯＳトランジスタ９１、９４、９５、及び９６のゲートに入力される。
【００８６】
モード信号ＬＰＺがＨＩＧＨの時（低消費電力モード時）に、ラッチイネーブル信号ＬＥがＨＩＧＨになると、ＮＭＯＳトランジスタ１０１はＯＮとなり、またＰＭＯＳトランジスタ９１、９４、９５、及び９６はＯＦＦとなる。従って、低速・低消費電力バッファ９０は、入力信号Ｖｉｎと参照基準電圧Ｖｒｅｆとの大小関係で決まる入力データをラッチする。モード信号ＬＰＺがＬＯＷの時（高速動作モード時）、或いはモード信号ＬＰＺがＨＩＧＨの時（低消費電力モード時）でもラッチイネーブル信号ＬＥがＬＯＷの時、ＮＭＯＳトランジスタ１０１はＯＦＦとなり、またＰＭＯＳトランジスタ９１、９４、９５、及び９６はＯＮとなる。従って、低速・低消費電力バッファ９０の出力はＨＩＧＨに固定される。
【００８７】
低速・低消費電力バッファ９０に於ては、入力信号Ｖｉｎをラッチする時にしか直流電流が流れないために、クロック周期が長い場合には消費電力が小さくなる特徴がある。従って、モード信号ＬＰＺがＨＩＧＨであり入力クロック信号ＣＬＫ（図１）のクロック周期が所定長よりも長い場合には、高速・高消費電力バッファ８０ではなく、低速・低消費電力バッファ９０を入力信号Ｖｉｎのバッファとして用いることで、消費電力の削減をはかることが出来る。なおＮＡＮＤ回路１０８は、高速・高消費電力バッファ８０及び低速・低消費電力バッファ９０のうちで動作している方のバッファの出力を、内部回路に供給するために設けられる。
【００８８】
図８は、図１の出力バッファ１３の実施例を示す。図８の出力バッファ１３は、ＰＭＯＳトランジスタ１１０、ＮＭＯＳトランジスタ１１１、ＰＭＯＳトランジスタ１１２、ＮＭＯＳトランジスタ１１３、インバータ１１４乃至１２１、ＮＯＲ回路１２２、及びＮＡＮＤ回路１２３を含む。
【００８９】
図８の出力バッファ１３に於ては、モード信号ＬＰＺのＨＩＧＨ／ＬＯＷによって、出力トランジスタのディメンジョン（ゲート幅）を変えることによって、出力データの駆動力を変化させる。
具体的には、モード信号ＬＰＺがＨＩＧＨの時（低消費電力モード時）には、ＮＯＲ回路１２２の出力をＬＯＷに固定することによってＰＭＯＳトランジスタ１１２が駆動しない状態にし、またＮＡＮＤ回路１２３の出力をＨＩＧＨに固定することによってＮＭＯＳトランジスタ１１３が駆動しない状態にする。この状態では、ＰＭＯＳトランジスタ１１０及びＮＭＯＳトランジスタ１１１が、インバータ１１５に入力されるデータに応じてＯＮ／ＯＦＦされるので、出力はＰＭＯＳトランジスタ１１０及びＮＭＯＳトランジスタ１１１のみによって駆動される。
【００９０】
モード信号ＬＰＺがＬＯＷの時（高速動作モード時）には、ＮＯＲ回路１２２はインバータ１１５の出力に対してインバータとして動作する。またＮＡＮＤ回路１２３も同様に、インバータ１１５の出力に対してインバータとして動作する。従って、ＰＭＯＳトランジスタ１１２及びＮＭＯＳトランジスタ１１３が、データのＨＩＧＨ／ＬＯＷに応じてＯＮ／ＯＦＦされるので、出力はＰＭＯＳトランジスタ１１２及びＮＭＯＳトランジスタ１１３によって駆動される。またＰＭＯＳトランジスタ１１０及びＮＭＯＳトランジスタ１１１も、ＰＭＯＳトランジスタ１１２及びＮＭＯＳトランジスタ１１３と並列に駆動されるので、結果として、出力はＰＭＯＳトランジスタ１１０及びＮＭＯＳトランジスタ１１１並びにＰＭＯＳトランジスタ１１２及びＮＭＯＳトランジスタ１１３によって駆動される。この場合、出力トランジスタのディメンジョン（ゲート幅）が実効的に増大されたことになり、出力データの駆動力（スルーレート）が増大する。
【００９１】
このように図８の実施例に於ては、高速動作モード時には出力トランジスタの駆動力を増大させて高速な信号出力を可能にすると共に、低消費電力モード時には出力トランジスタのゲート幅を減少させて消費電力を削減することが可能になる。
【００９２】
なおＰＭＯＳトランジスタ１１０及びＮＭＯＳトランジスタ１１１として、ＰＭＯＳトランジスタ１１２及びＮＭＯＳトランジスタ１１３よりもゲート幅の広いトランジスタを用い、高速動作モード時にはＰＭＯＳトランジスタ１１０及びＮＭＯＳトランジスタ１１１のみを用いて出力データを駆動し、低消費電力モード時にはＰＭＯＳトランジスタ１１２及びＮＭＯＳトランジスタ１１３のみを用いて出力データを駆動するようにしてもよい。この場合に於ても図８の例と同様に、高速動作モード時には駆動力の高い出力トランジスタを用いて高速な信号出力を可能にすると共に、低消費電力モード時にはゲート幅の狭い出力トランジスタを用いて消費電力を削減することが可能になる。
【００９３】
図９（Ａ）及び図９（Ｂ）は、図１の内部電圧生成回路１４の第１及び第２の実施例を示す。
図９（Ａ）の内部電圧生成回路１４は、ＮＭＯＳトランジスタ１３１乃至１３３とインバータ１３４とを含む。ＮＭＯＳトランジスタ１３１のゲートはモード信号ＬＰＺを受け取り、ＮＭＯＳトランジスタ１３２のゲートはインバータ１３４によって反転された反転モード信号／ＬＰＺを受け取る。
【００９４】
モード信号ＬＰＺがＬＯＷの時（高速動作モード時）には、ＮＭＯＳトランジスタ１３２が導通され、基準電圧Ｖｒｅｆ２がＮＭＯＳトランジスタ１３３のゲートに入力される。従って、内部回路に供給される電圧は、（基準電圧Ｖｒｅｆ２−ＮＭＯＳトランジスタ１３３のしきい値電圧）となる。モード信号ＬＰＺがＨＩＧＨの時（低消費電力モード時）には、ＮＭＯＳトランジスタ１３１が導通され、基準電圧Ｖｒｅｆ１がＮＭＯＳトランジスタ１３３のゲートに入力される。従って、内部回路に供給される電圧は、（基準電圧Ｖｒｅｆ１−ＮＭＯＳトランジスタ１３３のしきい値電圧）となる。基準電圧Ｖｒｅｆ２を基準電圧Ｖｒｅｆ１よりも高い電圧に設定しておけば、高速動作モード時に比較的高い電圧を内部回路に供給し、低消費電力モード時には比較的低い電圧を内部回路に供給することが出来る。
【００９５】
図９（Ｂ）の内部電圧生成回路１４Ａに於ては、図９（Ａ）の内部電圧生成回路１４に於てＮＭＯＳトランジスタ１３３がＰＭＯＳトランジスタ１３３Ａに変更されると共に、差動アンプ１３５が設けられる。差動アンプ１３５は、内部回路に供給されるＰＭＯＳトランジスタ１３３Ａのドレイン電圧と、モード信号ＬＰＺによって選択された基準電圧Ｖｒｅｆ１或いはＶｒｅｆ２のいずれかを入力として、両電圧を比較する。また差動アンプ１３５の出力は、ＰＭＯＳトランジスタ１３３Ａのゲート電圧として供給される。差動アンプ１３５が入力の２つの電圧を比較することによって、両者の電圧差がゼロになるように、ＰＭＯＳトランジスタ１３３Ａのゲート電圧を調整する。従って、モード信号ＬＰＺがＨＩＧＨの時（低消費電力モード時）には、内部回路に供給される電圧は基準電圧Ｖｒｅｆ１となる。またモード信号ＬＰＺがＬＯＷの時（高速動作モード時）には、内部回路に供給される電圧は基準電圧Ｖｒｅｆ２となる。基準電圧Ｖｒｅｆ２を基準電圧Ｖｒｅｆ１よりも高い電圧に設定しておけば、高速動作モード時に比較的高い電圧を内部回路に供給し、低消費電力モード時には比較的低い電圧を内部回路に供給することが出来る。
【００９６】
図１０は、図１のコア回路１２の実施例を示す。図１２は、図１の半導体装置１０としてＤＲＡＭを想定し、データ読み出しの際のデータの流れを示したものである。図１０のコア回路１２は、メモリセル配列１４１、Ｙデコーダ１４２、Ｘデコーダ１４３、データバス１４４、及びアンプ１４５を含む。図１０に於て、高速動作モード及び低消費電力モードの両モードに対応可能であるように、アンプ１４５がモード信号ＬＰＺによって制御される構成である以外は、従来技術のＤＲＡＭと同一である。従って、図１０のコア回路１２の説明は、以下に於て概略にとどめる。
【００９７】
図１の入力バッファ１１に供給された入力データであるアドレスは、Ｙデコーダ１４２及びＸデコーダ１４３に供給される。Ｘデコーダ１４３が、Ｘ方向にメモリセル列（図示せず）を選択（ワード選択）して、選択されたメモリセルのデータをビットライン（図示せず）に出力する。ビットライン上のデータは、メモリセル配列１４１内のセンスアンプ列（図示せず）によって増幅される。Ｙデコーダが、センスアンプをＹ方向に選択（コラム撰択）して、選択されたセンスアンプのデータがデータバス１４４を介して、アンプ１４５に供給される。ワード撰択及びコラム選択後に読み出されたデータバス１４４上のデータは、アンプ１４５によって増幅されて、出力バッファ１３に供給される。ここでデータバス１４４は、１ビットあたり２本の信号線からなり、相補信号によってデータを伝送する。
【００９８】
アンプ１４５は、モード信号ＬＰＺを入力として、高速動作モード時（モード信号ＬＰＺがＬＯＷの時）には高速動作を行い、低消費電力モード時（モード信号ＬＰＺがＨＩＧＨの時）には低消費電力で動作を行うように制御される。
図１１は、アンプ１４５の実施例を示す図である。
【００９９】
図１１のアンプ１４５は、ＰＭＯＳトランジスタ１５１及び１５２、ＮＭＯＳトランジスタ１５３乃至１５６、インバータ１５６及び１５７を含む。図１１のアンプ１４５は差動型のアンプであり、図５の入力バッファ１１と殆ど同一の構成を有する。図５に於ては、ＮＭＯＳトランジスタ４３及び４４のゲートが、入力信号Ｖｉｎ及び参照基準電圧Ｖｒｅｆに各々接続されていたが、図１１のアンプ１４５に於ては、ＮＭＯＳトランジスタ１５３及び１５４は、データバス１４４のうちの１ビットに対応する信号線ペア１４４−１及び１４４−２に接続される。この信号線ペア１４４−１及び１４４−２は、１ビット分の相補信号を伝送し、アンプ１４５によって信号線間の電圧差が増幅される。
【０１００】
図５の場合と同様に、ＮＭＯＳトランジスタ１５５の駆動力はＮＭＯＳトランジスタ１５６の駆動力よりも高い。即ち、モード信号ＬＰＺがＬＯＷでありＮＭＯＳトランジスタ１５５がＯＮとなる場合には、アンプ１４５は比較的大電流で駆動される。従って、入力クロック信号ＣＬＫの周波数が高い場合に、アンプ１４５は大電流で駆動されることになり、高速な動作に対応することが出来る。
【０１０１】
逆にモード信号ＬＰＺがＨＩＧＨでありＮＭＯＳトランジスタ１５６がＯＮとなる場合には、アンプ１４５は比較的小さな電流で駆動される。従って、入力クロック信号ＣＬＫの周波数が低い場合に、アンプ１４５は比較的小さな電流で駆動されることになり、内部での消費電力を比較的少なくすることが出来る。
【０１０２】
図１１のアンプ１４５の実施例は、図５の入力バッファ１１と同一の構成を有するものであるが、同様に、図７の入力バッファ１１Ｂと同一の構成を用いて、アンプ１４５を実現可能であることは明白である。
図１２は、本発明による半導体装置を、バスを終端抵抗で終端させるシステムに応用した実施例を示す。
【０１０３】
図１２のシステムは、スイッチ回路１６１及び１６２、終端抵抗Ｒｔ、終端抵抗Ｒｔを介して終端電圧Ｖｔｔに終端されるバス１６３、本発明による半導体装置１０Ａ、及び半導体装置１６４を含む。一般に高速動作が要求されるシステムに於ては、バスを終端抵抗を介して終端電圧に接続して、バス終端に於ける信号反射を抑さえることによって、高速な信号伝達を実現する。しかしながらバスを終端した場合には、終端抵抗を介して電流が流れるために、システム全体の消費電力が比較的大きくなるという欠点がある。図１２のシステムに於ては、半導体装置１０Ａからモード信号ＬＰＺを外部に出力し、このモード信号ＬＰＺによってスイッチ回路１６１及び１６２を制御する。モード信号ＬＰＺによる制御に基づいて、低速動作時にはバス１６３を終端電圧Ｖｔｔから切り離し、消費電力の削減をはかることが出来る。
【０１０４】
図１２の半導体装置１０Ａは、図１に示す半導体装置１０と同様であるが、判定回路１６が出力したモード信号ＬＰＺを、出力ピン１７を介して外部に出力することが出来る。モード信号ＬＰＺは、スイッチ回路１６１及び１６２に供給される。モード信号ＬＰＺが高速動作モードを示すときには、スイッチ回路１６１及び１６２は閉じられ、バス１６３は終端抵抗Ｒｔを介して終端電圧Ｖｔｔに接続される。モード信号ＬＰＺが低消費電力モードを示すときには、スイッチ回路１６１及び１６２は開けられ、バス１６３は終端電圧Ｖｔｔから切り離される。
【０１０５】
従って高速動作モード時には、半導体装置１０Ａと半導体装置１６４との間で、バス１６３を介して高速なデータ伝送を行うことが出来る。また低消費電力モード時には、半導体装置１０Ａと半導体装置１６４との間で、バス１６３を介して比較的小さな消費電力でデータ伝送を行うことが出来る。なおスイッチ回路１６１及び１６２としては、例えば、モード信号ＬＰＺをゲート入力とするＰＭＯＳトランジスタを用いることが出来る。
【０１０６】
以上、実施例に基づいて本発明を説明したが、本発明は上記実施例に限られるものではなく、特許請求の範囲に記載の範囲内で、様々な修正・変形を加えることが出来る。
【０１０７】
【発明の効果】
上記発明に於ては、入力されるクロックに基づいて、外部に信号出力するための同期信号として用いるクロックを生成するクロック生成回路から適当な内部信号を取り出し、この内部信号に基づいて入力クロックの周期を判定すると共に、判定結果に応じて内部回路の動作モードを切り替える。従って、単純な判定回路を導入しながら既存の回路を利用することによって、入力クロック同期信号の周波数を判定し、内部回路の動作モードを同期周波数に応じたものに変化させることが出来る。
【図面の簡単な説明】
【図１】本発明の原理による半導体装置を示す構成図である。
【図２】図１の判定回路の実施例を示す回路図である。
【図３】図２の判定回路の動作を説明するための図である。
【図４】図１の半導体装置に於てＤＬＬの代わりにＰＬＬを用いた場合に、ＰＬＬ回路及び判定回路の構成を示す図である。
【図５】図１の入力バッファの第１の実施例を示す回路図である。
【図６】図１の入力バッファの第２の実施例を示す回路図である。
【図７】図１の入力バッファの第３の実施例を示す回路図である。
【図８】図１の出力バッファの実施例を示す回路図である。
【図９】（Ａ）及び（Ｂ）は、図１の内部電圧生成回路の第１及び第２の実施例を示す回路図である。
【図１０】図１のコア回路の実施例を示す構成図である。
【図１１】図１０のアンプの実施例を示す回路図である。
【図１２】本発明による半導体装置をバスを終端抵抗で終端させるシステムに応用した実施例を示す構成図である。
【図１３】図１のＤＬＬの概略的な構成を示す構成図である。
【図１４】図１３のディレイラインの構成の一例を示す回路図である。
【図１５】図１４の信号ｐ（１）乃至ｐ（ｎ）を生成するシフトレジスタの一例を示す回路図である。
【符号の説明】
１０    半導体装置
１１、１１Ａ、１１Ｂ  入力バッファ
１２    コア回路
１３    出力バッファ
１４、１４Ａ  内部電圧生成回路
１５    ＤＬＬ
１５Ａ  ＰＬＬ
１６    判定回路
１７    出力端子
３１    位相比較器
３２    ローパスフィルタ
３３    電圧制御発信器
５０    電流制御部
５１    電圧生成部
５２    差動増幅器
５３    レプリカ回路
７０    入力バッファ部
８０    高速・高消費電力バッファ
９０    低速・低消費電力バッファ
１４１  メモリセル配列
１４２  Ｙデコーダ
１４３  Ｘデコーダ
１４４  データバス
１４５  アンプ
１６１、１６２  スイッチ回路
１６３  バス
１６４  半導体装置
【図１】
0004144913.tif 000002
【図２】
0004144913.tif 000003
【図３】
0004144913.tif 000004
【図４】
0004144913.tif 000005
【図５】
0004144913.tif 000006
【図６】
0004144913.tif 000007
【図７】
0004144913.tif 000008
【図８】
0004144913.tif 000009
【図９】
0004144913.tif 000010
【図１０】
0004144913.tif 000011
【図１１】
0004144913.tif 000012
【図１２】
0004144913.tif 000013
【図１３】
0004144913.tif 000014
【図１４】
0004144913.tif 000015
【図１５】
0004144913.tif 000016