(57)【特許請求の範囲】
【請求項１】
複数位相の入力信号を差動回路で受け取って中間位相の信号を出力するタイミング信号発生回路であって、
前記複数位相の入力信号それぞれに設けられ、前記入力信号の重み付けを行う複数の可変インピーダンスユニットを有し、
前記可変インピーダンスユニットは、前記入力信号を受け取る第１の電極，信号を出力する第２の電極，および，前記可変インピーダンスユニットのインピーダンスを制御するための制御電圧が印加される制御電極を有するトランジスタを含む可変インピーダンス部を有し、
前記複数の可変インピーダンスユニットにおける各可変インピーダンス部をまとめた可変インピーダンス群が構成され、該各可変インピーダンス群は、それぞれ前記複数位相の入力信号における異なる組み合わせに対して同一の重み付けを行うことを特徴とするタイミング信号発生回路。
【請求項２】
複数位相の入力信号を差動回路で受け取って中間位相の信号を出力するタイミング信号発生回路であって、
前記複数位相の入力信号それぞれに設けられ、前記入力信号の重み付けを行う複数の可変インピーダンスユニットを有し、
前記可変インピーダンスユニットは、前記可変インピーダンスユニットのインピーダンスを制御するための制御電圧が印加される第１の電極，信号を出力する第２の電極，および，前記入力信号を受け取る制御電極を有するトランジスタを含む可変インピーダンス部を有し、
前記複数の可変インピーダンスユニットにおける各可変インピーダンス部をまとめた可変インピーダンス群が構成されていることを特徴とするタイミング信号発生回路。
【請求項３】
請求項２に記載のタイミング信号発生回路において、前記各可変インピーダンス群は、それぞれ前記複数位相の入力信号における異なる組み合わせに対して同一の重み付けを行うことを特徴とするタイミング信号発生回路。
【請求項４】
請求項１〜３のいずれか１項に記載のタイミング信号発生回路において、前記可変インピーダンス部は、抵抗素子とスイッチ素子とが並列に接続された組を複数組含み、該スイッチ素子のオンする個数によりインピーダンスを制御することを特徴とするタイミング信号発生回路。
【請求項５】
請求項１〜３のいずれか１項に記載のタイミング信号発生回路において、前記可変インピーダンス部は、抵抗素子とスイッチ素子とが直列に接続された組を複数組含み、該スイッチ素子のオンする個数によりインピーダンスを制御することを特徴とするタイミング信号発生回路。
【請求項６】
請求項１〜５のいずれか１項に記載のタイミング信号発生回路において、前記各可変インピーダンス群は、前記複数位相の入力信号と同じ数だけ設けられ、該入力信号と同じ複数位相の信号を出力することを特徴とするタイミング信号発生回路。
【請求項７】
入力信号のデータを検出および判定するデータ検出判定回路と、
該入力信号の変化点を検出および判定する変化点検出判定回路と、
該データ検出判定回路および該変化点検出判定回路からの出力を受け取って位相比較を行う位相比較回路と、
該位相比較回路の出力を受け取って前記データ検出判定回路に第１の内部クロックを供給すると共に前記変化点検出判定回路に第２の内部クロックを供給するクロック信号発生回路とを有する受信回路であって、
前記クロック信号発生回路が、請求項１〜６のいずれか１項に記載のタイミング信号発生回路であることを特徴とする受信回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、位相インターポレートするタイミング信号発生回路および該タイミング信号発生回路を備えた受信回路に関し、特に、複数のＬＳＩチップ間や１つのチップ内における複数の素子や回路ブロック間の信号伝送、或いは、複数のボード間や複数の匡体間の信号伝送を高速化するためのタイミング信号発生回路に関する。
【０００２】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置やプロセッサ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。
【０００３】
具体的に、例えば、ＤＲＡＭ等の主記憶装置とプロセッサとの間（ＬＳＩ間）の信号伝送速度がコンピュータ全体の性能向上の妨げになりつつある。さらに、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード（プリント配線基板）間の信号伝送だけでなく、半導体チップの高集積化並びに大型化、および、電源電圧の低電圧化（信号振幅の低レベル化）等により、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送においても信号伝送速度の向上が必要になって来ている。
【０００４】
そして、基準クロックに同期して所定の位相差を有する複数のタイミング信号を、簡単な構成でしかも高精度に発生することのできるタイミング信号発生回路の提供が要望されている。さらに、近年、低電力化やトランジスタプロセスの微細化等により電源電圧が低下する傾向にあり、低い電源電圧でも動作可能なタイミング信号発生回路の提供も要望されている。
【０００５】
【従来の技術】
ＬＳＩ間の信号伝送を高速化するには、送られてくる信号に対して受信回路が正確なタイミングで動作する（データの検出および判定を行う）ことが必要である。従来、このような正確なタイミングのクロック（内部クロック）を発生させるために、帰還ループ型のクロック発生回路（位相可変タイミング信号発生回路）を用いたクロック復元回路を信号受信回路に設ける手法が知られている。ここで、クロック復元における位相可変の重みの値は、例えば、外部からの入力クロックと内部クロックとの位相比較を行う位相比較回路から発生される。
【０００６】
図１は従来のクロック復元回路を含む受信回路の一例を概略的に示すブロック図である。図１において、参照符号１０１はデータ検出判定回路、１０２は変化点検出判定回路、１０３はタイミング信号発生回路（位相可変タイミング信号発生回路：位相インターポレータ）、そして、１０４は位相比較回路を示している。また、参照符号ＤＩＬはデータ入力ライン、ＤＯＬはデータ出力ライン、ＤＣＬはデータ検出用クロックライン、ＢＣＬは変化点検出用クロックライン、そして、ＦＬはフィードバックラインを示している。
【０００７】
図１に示されるように、従来の受信回路（クロック復元回路）は、タイミング信号発生回路１０３に対して基準クロックを与え、その入力された基準クロックに重み付き和を積分および比較することで重みの値に対応した位相のクロック（ＣＬＫｄ，ＣＬＫｂ）を発生し、データ検出用クロックＣＬＫｄをデータ検出判定回路１０１に供給すると共に、変化点検出用クロックＣＬＫｂを変化点検出判定回路１０２に供給する。
【０００８】
ここで、データ検出用クロックＣＬＫｄは、入力信号の再生（検出）を行うためのタイミング信号であり、また、変化点検出用クロックＣＬＫｂは、入力信号の変化点を検出するためのタイミング信号である。なお、データ検出用クロックＣＬＫｄと変化点検出用クロックＣＬＫｂとの位相差は、入力信号１ビットの９０°程度に相当する位相関係になるようにされている。
【０００９】
位相比較回路１０４は、入力されたデータ検出判定回路１０１および変化点検出判定回路１０２の出力を比較処理して、フィードバックラインＦＬを介してフィードバック信号（制御信号）をタイミング信号発生回路１０３にフィードバック（帰還）する。
【００１０】
帰還クループの動作は、データ検出判定回路１０１は、タイミング信号発生回路１０３の出力であるデータ検出用クロックＣＬＫｄに基づいて入力信号を再生（検出）し、また、変化点検出判定回路１０２はタイミング信号発生回路１０３の出力である変化点検出用クロックＣＬＫｂに基づいて入力信号の変化点を検出する。
【００１１】
位相比較回路１０４は、データ検出判定回路１０１の出力と変化点検出判定回路１０２の出力とを比較し、タイミング信号（データ検出用クロックＣＬＫｄおよび変化点検出用クロックＣＬＫｂ）が適正な位相にあるかどうかを判定し、位相を進めるか、或いは、遅らせるかの位相制御信号をタイミング信号発生回路１０３に出力する。さらに、タイミング信号発生回路１０３は、位相比較回路１０４からの位相制御信号に応じて位相補正を行い、新たな位相のタイミング信号（ＣＬＫｄ，ＣＬＫｂ）を各検出判定回路（１０１，１０２）に出力する。
【００１２】
以上の動作を繰り返すことにより帰還ループは、後述する図５に示すように変化点検出用クロックＣＬＫｂ（ＣＬＫb1〜ＣＬＫb4）が入力信号の変化点付近に収束する。ここで、入力信号１ビットに対して９０°の位相差のあるデータ検出用クロックＣＬＫｄ（ＣＬＫd1〜ＣＬＫd4）は、入力信号の中央の位相関係となり、正確なタイミングで信号の再生を行うことができる。
【００１３】
以上の帰還ループを実現するためには、高精度のタイミング信号を発生することが可能なタイミング信号発生回路が必要となる。なお、クロック復元回路（クロックリカバリー回路）は、入力信号からデータ検出用のクロックを復元する点に注目して与えた名称であり、また、受信回路は、復元されたクロックを用いてデータ検出判定回路が入力信号のデータを検出および判定して出力する点に注目して与えたものである。
【００１４】
図２は図１の受信回路におけるタイミング信号発生回路１０３の一例を示すブロック回路図であり、図３は図２のタイミング信号発生回路の動作を説明するための波形図である。図２において、参照符号１０３ａは位相合成回路（位相ミキサー）、１０３ｂはディジタル・アナログ変換器（Ｄ／Ａコンバータ）、そして、１０３ｃはコンパレータを示している。
【００１５】
位相合成回路１０３ａは、例えば、四相クロック（基準クロック）φ０，φ０Ｘ，φ１，φ１Ｘ、並びに、Ｄ／Ａコンバータ１０３ｂの出力を受け取って、重み（Ｄ／Ａコンバータ１０３ｂの出力）を各クロックに与えることにより、各クロックの中間の位相を有する出力クロックθ（θＸ）を、コンパレータ１０３ｃを介して出力する。ここで、四相クロックは、周波数が等しく位相が互いに９０°異なるクロックであり、クロックφ０はクロックφ０Ｘと位相が１８０°異なり、また、クロックφ１はクロックφ１Ｘと位相が１８０°異なっている。
【００１６】
すなわち、図２に示されるように、位相合成回路１０３ａは、四相クロックφ０，φ０Ｘ，φ１，φ１Ｘを入力とする４つの差動対トランジスタ１３３，１３４、全ての差動対トランジスタに対して共通に設けられた負荷トランジスタ１３１，１３２、および、各差動対トランジスタにそれぞれ設けられ、Ｄ／Ａコンバータ１０３ｂの出力に応じてバイアス電流の値を変化させて重み付けを行う電流源トランジスタ１３６（１３５）を備えている。なお、差動アンプ（差動入力トランジスタ）を流れる電流の制御を行うバイアス電流源トランジスタ１３６は、Ｄ／Ａコンバータ１０３ｂの出力により電流が制御されるトランジスタ１３５とカレントミラー接続されている。
【００１７】
さらに、位相合成回路１０３ａにおいて、四相クロックφ０，φ０Ｘ，φ１，φ１Ｘ（２つの位相の基準クロック）に重みを付けて足し合わされた後、コンパレータ１０３ｃを通ることにより、２つの入力クロックの中間位相を得るようになっている。なお、上述したように、Ｄ／Ａコンバータ１０３ｂは、位相比較回路１０４から位相を進めるか或いは遅らせるかを決定する位相制御信号を受け取り、重み付け信号を生成している。
【００１８】
図３は図２のタイミング信号発生回路の動作を説明するための波形図である。
【００１９】
図３に示されるように、図２のタイミング信号発生回路により、φ０＝ｓｉｎ（ｔ），φ１＝ｃｏｓ（ｔ）とすると、例えば、φ０に（１−ｘ）の重み付けがされ、また、φ１に（ｘ）の重み付けがされて、合成された信号（出力クロック）θは、θ＝（１−ｘ）・ｓｉｎ（ｔ）＋ｘ・ｃｏｓ（ｔ）となる。
【００２０】
図４はクロック復元回路を含む受信回路の例を概略的に示すブロック図であり、４−ｗａｙ×２型のインターリーブ回路として構成したものである。図４において、参照符号１１１〜１１４はデータ検出ユニット、１２１〜１２４は変化点検出ユニット、１０３はタイミング信号発生回路、そして、１０４は位相比較回路を示している。
【００２１】
図４に示されるように、受信回路は、タイミング信号発生回路１０３に対して２組の差動クロック（φ０，φ０Ｘ；φ１，φ１Ｘ）を４位相の入力信号（四相クロック）として与え、そのタイミング信号発生回路１０３によりそれらの入力信号の重み付き和を積分および比較し、重みの値に対応した位相のクロック（ＣＬＫｄ，ＣＬＫｂ）を発生している。
【００２２】
クロックＣＬＫｄは、データ検出ユニット（データ検出判定回路）１１１〜１１４に与えられるもので、例えば、それぞれ９０度の位相差を有する４つのデータ検出ユニット制御信号ＣＬＫd1，ＣＬＫd2，ＣＬＫd3，ＣＬＫd4により構成される。
【００２３】
クロックＣＬＫｂは、変化点検出ユニット（変化点検出判定回路）１２１〜１２４に与えられるもので、例えば、それぞれ９０度の位相差を有する４つの変化点検出ユニット制御信号ＣＬＫb1，ＣＬＫb2，ＣＬＫb3，ＣＬＫb4により構成される。なお、各データ検出ユニット制御信号ＣＬＫd1，ＣＬＫd2，ＣＬＫd3，ＣＬＫd4と各変化点検出ユニット制御信号ＣＬＫb1，ＣＬＫb2，ＣＬＫb3，ＣＬＫb4とは、それぞれ４５度の位相差を有している。
【００２４】
従って、例えば、入力データラインＤＩＬに対して２．５Ｇ［ｂｐｓ］の速度でデータが供給される場合、各データ検出ユニット１１１〜１１４および変化点検出ユニット１２１〜１２４は、それぞれ６２５ＭＨｚのクロックでインターリーブ動作を行うことになる。
【００２５】
データ検出ユニット１１１〜１１４は、例えば、それぞれ６２５ＭＨｚのクロック（データ検出ユニット制御信号ＣＬＫd1，ＣＬＫd2，ＣＬＫd3，ＣＬＫd4）により駆動され、入力データラインＤＩＬに供給された入力信号のデータを検出および判定し、受信データ（再生信号）として出力する。また、データ検出ユニット１１１〜１１４の出力は、位相比較回路１０４にも供給される。
【００２６】
同様に、変化点検出ユニット１２１〜１２４は、例えば、それぞれ６２５ＭＨｚのクロック（変化点検出ユニット制御信号ＣＬＫb1，ＣＬＫb2，ＣＬＫb3，ＣＬＫb4）により駆動され、入力データラインＤＩＬに供給された入力信号のデータの変化点を検出および判定して位相比較回路１０４に供給する。
【００２７】
位相比較回路１０４は、入力されたデータ検出ユニット１１１〜１１４および変化点検出ユニット１２１〜１２４の出力を比較処理して、フィードバックラインＦＬを介してフィードバック信号をタイミング信号発生回路１０３に供給（フィードバック）する。
【００２８】
図５は受信回路における各信号のタイミングを示す図であり、入力信号と、図１におけるデータ検出判定回路１０１に供給されるデータ検出用クロックＣＬＫｄおよび変化点検出判定回路１０２に供給される変化点検出用クロックＣＬＫｂの位相関係、或いは、図４における各データ検出ユニット１１１〜１１４に供給されるデータ検出ユニット制御信号ＣＬＫd1〜ＣＬＫd4および各変化点検出ユニット１２１〜１２４に供給される変化点検出ユニット制御信号ＣＬＫb1〜ＣＬＫb4の位相関係を示すもので、それぞれ等間隔になっている。すなわち、データ検出用クロックＣＬＫｄ（ＣＬＫd1〜ＣＬＫd4）と変化点検出用クロックＣＬＫｂ（ＣＬＫb1〜ＣＬＫb4）とは、入力信号の伝送速度の１ビットに対して９０°の位相差（１／２の位相差）を持たせて等間隔の位相関係になるようにされている。これにより、変化点検出用クロックＣＬＫｂが入力信号の変化点の位相にあるとき、データ検出用クロックＣＬＫｄが入力信号の中央の位相に来ることになる。
【００２９】
なお、図５において、参照符号ＣＬＫd-01は、データ検出判定回路１０１（特定のデータ検出ユニット：例えば、データ検出ユニット１１１）に供給されるデータ検出用クロックＣＬＫｄ（データ検出ユニット制御信号ＣＬＫd1）の任意の立ち上がりタイミングを示し、また、ＣＬＫd-02は、そのデータ検出用クロックＣＬＫｄ（データ検出ユニット制御信号ＣＬＫd1）の立ち上がりタイミングＣＬＫd-01の直後の立ち上がりタイミングを示している。さらに、参照符号ＣＬＫb-01は、変化点検出判定回路１０２（変化点検出ユニット１２１）に供給される変化点検出用クロックＣＬＫｂ（変化点検出ユニット制御信号ＣＬＫb1）において、データ検出用クロックＣＬＫｄ（データ検出ユニット制御信号ＣＬＫd1）の立ち上がりタイミングＣＬＫd-01およびＣＬＫd-02の間の立ち上がりタイミングを示している。
【００３０】
【発明が解決しようとする課題】
前述した図２に示す従来のタイミング信号発生回路は、高精度なタイミング信号を発生することはできるが、非常に低い電源電圧（例えば、１．０Ｖ程度）で使用する場合には、解決しなければならない課題が生じる。
【００３１】
すなわち、電源電圧を低電圧化する場合、特に、図２における位相合成回路１０３ａが問題となる。
【００３２】
図６は図２のタイミング信号発生回路における位相合成回路の要部を抜粋して示す図である。
【００３３】
図６に示されるように、図２に示す従来のタイミング信号発生回路１０３における位相合成回路１０３ａは差動アンプ構成であり、負荷トランジスタ１３１，１３２、信号入力トランジスタ（差動入力トランジスタ）１３３，１３４、および、電流源トランジスタ１３６（１３５）の３段縦にトランジスタを積んだ構成となっている。そのため、与えられる電源電圧を分割し、各段トランジスタに必要となる電圧を確保する必要がある。
【００３４】
電流源トランジスタ１３６は、理想的には電流値の変動が少ないようにトランジスタの飽和領域で使用する必要があり、トランジスタのソース−ドレイン間電圧Ｖｄｓを充分大きく（通常、最低限で０．４Ｖ程度以上）取る必要がある。また、負荷トランジスタ１３１，１３２に必要とされる電圧は、位相合成回路１０３ａの出力振幅に相当する。
【００３５】
位相合成回路の出力振幅は、ノイズ等からの影響を低減するために、できる限り大きくする必要がある。従って、例えば、電源電圧を１．０Ｖとした場合には、出力振幅を０．４Ｖ確保すると、信号入力トランジスタ１３３，１３４に残された電圧は０．２Ｖとなってしまう。
【００３６】
信号入力トランジスタ１３３，１３４は、電源電圧から電流源トランジスタ１３６および負荷トランジスタ１３１，１３２で必要な電圧を差し引いた残りの電圧で駆動されることになるが、信号入力トランジスタ１３３，１３４のＶｄｓが小さすぎる場合には、必要なゲインを確保することが困難になる。
【００３７】
すなわち、電流源トランジスタを飽和領域で動作させることと、出力振幅を大きく取ることは相反する事項である。特に、電流源トランジスタの飽和領域を広げるためには、トランジスタサイズを大きくしなければならないが、電流源トランジスタのサイズが大きくするとタイミング信号発生回路（位相合成回路）の占有面積が大きくなって好ましくない。また、信号入力トランジスタのＶｄｓが充分確保できない場合、必要なゲインを確保するためには、トランジスタサイズを大きくして、トランジスタのｇｍを大きくすることが考えられるが、信号入力トランジスタのサイズを大きくすると、占有面積が大きくなるだけでなく、信号入力トランジスタのゲート容量も増大するため高速に動作させることが困難になる。
【００３８】
また、非常に低い電源電圧から電源電圧変動を考慮し、その低い電源電圧がさらに低下した場合を想定すると、各段のトランジスタに必要な電圧を確保することができず、最悪の場合には回路が全く動作しないことも考えられる。
【００３９】
このように、従来のタイミング信号発生回路において、低い電源電圧の場合には設計上の制約が多く、また、回路動作自体の信頼性にも問題があった。
【００４０】
本発明は、上述した従来技術が有する課題に鑑み、低い電源電圧でも動作可能であり、且つ、簡単な構成でしかも高精度にタイミング信号を発生することができるタイミング信号発生回路の提供を目的とする。
【００４１】
【課題を解決するための手段】
本発明の第１の形態によれば、複数位相の入力信号を差動回路で受け取って中間位相の信号を出力するタイミング信号発生回路であって、前記複数位相の入力信号それぞれに設けられ、前記入力信号の重み付けを行う複数の可変インピーダンスユニットを有し、前記可変インピーダンスユニットは、前記入力信号を受け取る第１の電極，信号を出力する第２の電極，および，前記可変インピーダンスユニットのインピーダンスを制御するための制御電圧が印加される制御電極を有するトランジスタを含む可変インピーダンス部を有し、前記複数の可変インピーダンスユニットにおける各可変インピーダンス部をまとめた可変インピーダンス群が構成され、該各可変インピーダンス群は、それぞれ前記複数位相の入力信号における異なる組み合わせに対して同一の重み付けを行うことを特徴とするタイミング信号発生回路が提供される。
さらに、本発明の第１の形態によれば、複数位相の入力信号を差動回路で受け取って中間位相の信号を出力するタイミング信号発生回路であって、前記複数位相の入力信号それぞれに設けられ、前記入力信号の重み付けを行う複数の可変インピーダンスユニットを有し、前記可変インピーダンスユニットは、前記可変インピーダンスユニットのインピーダンスを制御するための制御電圧が印加される第１の電極，信号を出力する第２の電極，および，前記入力信号を受け取る制御電極を有するトランジスタを含む可変インピーダンス部を有し、前記複数の可変インピーダンスユニットにおける各可変インピーダンス部をまとめた可変インピーダンス群が構成されていることを特徴とするタイミング信号発生回路も提供される。
【００４２】
本発明の第２の形態によれば、入力信号のデータを検出および判定するデータ検出判定回路と、該入力信号の変化点を検出および判定する変化点検出判定回路と、該データ検出判定回路および該変化点検出判定回路からの出力を受け取って位相比較を行う位相比較回路と、該位相比較回路の出力を受け取って前記データ検出判定回路に第１の内部クロックを供給すると共に前記変化点検出判定回路に第２の内部クロックを供給するクロック信号発生回路とを有する受信回路が提供される。ここで、クロック信号発生回路は、複数位相の入力信号を差動回路で受け取って中間位相の信号を出力するタイミング信号発生回路であって、前記複数位相の入力信号それぞれに設けられ、前記入力信号の重み付けを行う複数の可変インピーダンスユニットを有し、前記可変インピーダンスユニットは、前記入力信号を受け取る第１の電極，信号を出力する第２の電極，および，前記可変インピーダンスユニットのインピーダンスを制御するための制御電圧が印加される制御電極を有するトランジスタを含む可変インピーダンス部を有し、前記複数の可変インピーダンスユニットにおける各可変インピーダンス部をまとめた可変インピーダンス群が構成され、該各可変インピーダンス群は、それぞれ前記複数位相の入力信号における異なる組み合わせに対して同一の重み付けを行うことを特徴とするタイミング信号発生回路として構成される。
或いは、クロック信号発生回路は、複数位相の入力信号を差動回路で受け取って中間位相の信号を出力するタイミング信号発生回路であって、前記複数位相の入力信号それぞれに設けられ、前記入力信号の重み付けを行う複数の可変インピーダンスユニットを有し、前記可変インピーダンスユニットは、前記可変インピーダンスユニットのインピーダンスを制御するための制御電圧が印加される第１の電極，信号を出力する第２の電極，および，前記入力信号を受け取る制御電極を有するトランジスタを含む可変インピーダンス部を有し、前記複数の可変インピーダンスユニットにおける各可変インピーダンス部をまとめた可変インピーダンス群が構成されていることを特徴とするタイミング信号発生回路として構成される。
【００４３】
図７は本発明に係るタイミング信号発生回路の原理構成を示す図である。図７において、参照符号２は可変インピーダンス回路、２１，２２，２３は可変インピーダンスユニット、ＩＮａ，ＩＮｂ，ＩＮｃは入力端子、そして、ＯＵＴは出力端子を示している。また、参照符号φａ，φｂ，φｃは基準クロックを示し、例えば、周波数が等しく位相が互いに１２０°異なる三相クロックであり、また、φｏは位相合成された出力クロックを示している。なお、本発明のタイミング信号発生回路において、基準クロックは三相クロックに限定されるものではなく、異なる位相差を有する複数のクロックを使用することができるのはいうまでもない。
【００４４】
図７に示されるように、本発明に係るタイミング信号発生回路は、複数の可変インピーダンスユニット（例えば、３つの可変インピーダンスユニット２１，２２，２３）を有する可変インピーダンス回路２を備え、複数位相の基準クロック（例えば、三相クロックφａ，φｂ，φｃ）を受け取って位相合成する。すなわち、各可変インピーダンスユニット２１，２２，２３のインピーダンス値を変化させて、それぞれ入力端子ＩＮａ，ＩＮｂ，ＩＮｃに供給される各基準クロックφａ，φｂ，φｃに対する重み付けを行い、その和として抵抗分圧値となる信号合成出力（出力クロック）φｏを出力端子ＯＵＴから得るようになっている。
【００４５】
本発明によれば、例えば、図２および図６を参照して説明した従来のタイミング信号発生回路のようにトランジスタを縦積みする必要がないため、低電源電圧でも設計上の制約が少なく、また、高速動作にも支障がないタイミング信号発生回路を構成することができる。
【００４６】
そして、本発明のタイミング信号発生回路によれば、低い電源減圧でも動作可能であり、且つ、簡単な構成でしかも高精度にタイミング信号を発生することができる。
【００４７】
【発明の実施の形態】
以下、本発明に係るタイミング信号発生回路の各実施例を、添付図面を参照して詳述する。
【００４８】
図８は本発明に係るタイミング信号発生回路の第１実施例を示す回路図である。
【００４９】
図８に示されるように、本第１実施例のタイミング信号発生回路は、３つの可変インピーダンスユニット２１，２２，２３を有する可変インピーダンス回路２を備え、入力端子ＩＮａ，ＩＮｂ，ＩＮｃで三相クロック（基準クロック）φａ，φｂ，φｃを受け取って位相合成している。
【００５０】
各可変インピーダンスユニット２１（２２，２３）は、並列接続された抵抗（抵抗素子）およびトランジスタ（スイッチ素子：例えば、ＮＭＯＳトランジスタ）の組がｍ個（２１１Ｒ，２１１Ｔ；２１２Ｒ，２１２Ｔ；…；２１ｍＲ，２１ｍＴ）直列に接続された構成とされており、各トランジスタ２１１Ｔ〜２１ｍＴのゲートに供給する制御信号のレベルを制御することにより、インピーダンスを調整している。
【００５１】
すなわち、本第１実施例のタイミング信号発生回路では、各可変インピーダンスユニット２１（２２，２３）において、トランジスタ２１１Ｔ〜２１ｍＴがオンする個数が多い程、抵抗値が低下するためインピーダンスの調整が可能となる。そして、このインピーダンス調整を各可変インピーダンスユニット２１，２２，２３で行うことにより、それぞれ入力端子ＩＮａ，ＩＮｂ，ＩＮｃに供給される各基準クロックφａ，φｂ，φｃに対する重み付けを行って和を取ることにより、位相合成された出力クロックφｏを出力端子ＯＵＴから取り出している。
【００５２】
図９は本発明に係るタイミング信号発生回路の第２実施例を示す回路図である。
【００５３】
図９と図８との比較から明らかなように、本第２実施例のタイミング信号発生回路において、各可変インピーダンスユニット２１（２２，２３）は、直列接続された抵抗（抵抗素子）およびトランジスタ（スイッチ素子）の組がｍ個（２１１Ｒ，２１１Ｔ；２１２Ｒ，２１２Ｔ；…；２１ｍＲ，２１ｍＴ）並列に接続された構成とされており、各トランジスタ２１１Ｔ〜２１ｍＴのゲートに供給する制御信号のレベルを制御することにより、インピーダンスを調整している。
【００５４】
すなわち、上述した第１実施例のタイミング信号発生回路では、トランジスタ２１１Ｔ〜２１ｍＴがオフすると対応する抵抗２１１Ｒ〜２１ｍＲが可変インピーダンスユニット２１のインピーダンスに作用するのに対して、本第２実施例では、トランジスタ２１１Ｔ〜２１ｍＴがオフすると対応する抵抗２１１Ｒ〜２１ｍＲは可変インピーダンスユニット２１のインピーダンスに作用しないことになる。
【００５５】
以上において、抵抗素子およびスイッチ素子（トランジスタ）はＬＳＩで容易に実現することができる。なお、上記の第１および第２実施例では、入力端子数が３（ＩＮａ，ＩＮｂ，ＩＮｃ）であるが、可変インピーダンスユニットの個数を増加させることで、いくつでも入力端子数（基準クロックの数）を増加させることが可能である。すなわち、基準クロックは三相クロックに限定されるものではなく、異なる位相差を有する複数のクロックを使用することができる（以下に述べる他の実施例も同様）。また、各可変インピーダンスユニットにおける各抵抗は、全て同一の値に設定してもよいが、同一の値とせずに、例えば、１：２：４：８：…といった異なる値として設定することもできる。
【００５６】
図１０は本発明に係るタイミング信号発生回路の第３実施例を示す回路図である。
【００５７】
図１０に示されるように、本第３実施例のタイミング信号発生回路では、各可変インピーダンスユニット２１，２２，２３を１つのトランジスタ（ＮＭＯＳトランジスタ）で構成し、各トランジスタ２１，２２，２３のゲートに対して制御信号ＣＳａ，ＣＳｂ，ＣＳｃを供給する。
【００５８】
すなわち、本第３実施例のタイミング信号発生回路においては、制御信号ＣＳａ，ＣＳｂ，ＣＳｃの電圧値を制御することで、各トランジスタ２１，２２，２３のゲート電圧に重みを付け、これにより各トランジスタのオン抵抗を変化させてインピーダンスの調整を行っている。
【００５９】
図１１は本発明に係るタイミング信号発生回路の第４実施例を示す回路図である。
【００６０】
図１１と図１０との比較から明らかなように、本第４実施例のタイミング信号発生回路は、制御信号ＣＳａ，ＣＳｂ，ＣＳｃの電流値を制御することで、各トランジスタ（可変インピーダンスユニット）２１，２２，２３におけるインピーダンスの調整を行っている。
【００６１】
すなわち、本第４実施例のタイミング信号発生回路において、各電流制御信号ＣＳａ，ＣＳｂ，ＣＳｃは、それぞれソースが低電位電源線に接続されたＮＭＯＳトランジスタ３１，３２，３３のゲートおよびドレインに供給されて電流−電圧変換されると共に、インピーダンス調整を行うトランジスタ２１，２２，２３のゲートに供給されている。
【００６２】
図１２は本発明に係るタイミング信号発生回路の第５実施例を示す回路図である。
【００６３】
図１２と図１０との比較から明らかなように、本第５実施例のタイミング信号発生回路は、図１０に示す第３実施例のように各可変インピーダンスユニット２１（２２，２３）をＮＭＯＳトランジスタ（２１）だけで構成するのではなく、ＮＭＯＳトランジスタ２１１およびＰＭＯＳトランジスタ２１２により構成している。
【００６４】
すなわち、上述した第３実施例（第４実施例）のタイミング信号発生回路ように、可変インピーダンスユニットをＮＭＯＳトランジスタ（２１）だけで構成したのでは低い電圧領域のみしか動作しないため、本第５実施例のタイミング信号発生回路においては、可変インピーダンスユニット２１を並列接続されたＮＭＯＳトランジスタ２１１およびＰＭＯＳトランジスタ２１２により構成して動作電圧領域を広げるようになっている。
【００６５】
換言すると、可変インピーダンスユニットをＮＭＯＳトランジスタ（２１）だけで構成すると、そのＮＭＯＳトランジスタのドレイン，ソースの電圧がゲート電圧を超え、可変インピーダンスユニット（ＮＭＯＳトランジスタ）のインピーダンス値が非常に高い領域となって出力振幅が制限されてしまう場合がある。これに対して、本第５実施例のタイミング信号発生回路ように、可変インピーダンスユニット２１を並列接続されたＮＭＯＳトランジスタ２１１およびＰＭＯＳトランジスタ２１２で構成することにより、一方のトランジスタ（例えば、ＮＭＯＳトランジスタ２１１）が動作できない電圧領域においては、他方のトランジスタ（例えば、ＰＭＯＳトランジスタ２１２）が動作できるため、出力振幅が制限されずに済むことになる。
【００６６】
なお、本第５実施例のタイミング信号発生回路において、制御信号は、各可変インピーダンスユニット２１（２２，２３）におけるＮＭＯＳトランジスタ２１１のゲートに供給する制御信号ＣＳａ１，ＣＳｂ１，ＣＳｃ１、および、各可変インピーダンスユニット２１（２２，２３）におけるＰＭＯＳトランジスタ２１２のゲートに供給する制御信号ＣＳａ２，ＣＳｂ２，ＣＳｃ２を使用することになる。
【００６７】
図１３は本発明に係るタイミング信号発生回路の第６実施例を示す回路図である。
【００６８】
図１３と図１２との比較から明らかなように、本第６実施例のタイミング信号発生回路では、各可変インピーダンスユニット２１，２２，２３に対する１つの電流制御信号ＣＳａ，ＣＳｂ，ＣＳｃからそれぞれの可変インピーダンスユニットにおけるＮＭＯＳトランジスタ２１１およびＰＭＯＳトランジスタ２１２のゲートに供給する信号（制御信号ＣＳａ１，ＣＳｂ１，ＣＳｃ１およびＣＳａ２，ＣＳｂ２，ＣＳｃ２に対応）を生成する。
【００６９】
すなわち、各可変インピーダンスユニット２１（２２，２３）に対する制御信号（電流制御信号）ＣＳａは、図１１に示す第４実施例と同様に、ＮＭＯＳトランジスタ３１１により電流−電圧変換されて各可変インピーダンスユニット２１におけるＮＭＯＳトランジスタ２１１のゲートに供給され、さらに、ＮＭＯＳトランジスタ３１１とカレントミラー接続されたＮＭＯＳトランジスタ３１２を介してＰＭＯＳトランジスタ３１３に電流制御信号ＣＳａが流れ、このＰＭＯＳトランジスタ３１３により電流−電圧変換された制御信号が各可変インピーダンスユニット２１におけるＰＭＯＳトランジスタ２１２のゲートに供給されている。
【００７０】
図１４は本発明に係るタイミング信号発生回路の第７実施例を示す回路図である。
【００７１】
図１４に示されるように、可変インピーダンス回路２は、それぞれＮＭＯＳトランジスタで構成された３つの可変インピーダンスユニット２１，２２，２３を備えている。本第７実施例のタイミング信号発生回路において、各ＮＭＯＳトランジスタ（可変インピーダンスユニット）２１，２２，２３のゲートには、それぞれ入力端子ＩＮａ，ＩＮｂ，ＩＮｃを介して三相クロック（基準クロック）φａ，φｂ，φｃが供給され、各ＮＭＯＳトランジスタ２１，２２，２３のドレインに対して制御信号ＣＳａ，ＣＳｂ，ＣＳｃが入力されている。そして、本第７実施例のタイミング信号発生回路は、各ＮＭＯＳトランジスタ（２１，２２，２３）のゲートに供給された基準クロック（φａ，φｂ，φｃ）をそれぞれ対応するドレイン電圧（制御信号ＣＳａ，ＣＳｂ，ＣＳｃ）で制御して重み付け（トランジスタのオン抵抗を変化させてインピーダンスの調整）を行い、それらの和を取ることで位相合成された出力クロックφｏを出力端子ＯＵＴから取り出している。
【００７２】
図１５は本発明に係るタイミング信号発生回路の第８実施例を示す回路図である。
【００７３】
図１５に示されるように、本第８実施例のタイミング信号発生回路は、可変インピーダンス回路２における各可変インピーダンスユニット２１，２２，２３の入力段および出力段にバッファ（本実施例では、インバータ）を設けている。すなわち、例えば、前述した図７に示すタイミング信号発生回路において、各可変インピーダンスユニット２１，２２，２３は、入力インピーダンスが低くて出力インピーダンスが高い構成であるため、その入力段にインバータ４１，４２，４３を設けると共に、その出力段（共通の出力段）にインバータ４０を設けるようになっている。
【００７４】
図１６は図１５のタイミング信号発生回路におけるインバータ４０；４１，４２，４３の構成を示す図である。
【００７５】
図１５のタイミング信号発生回路におけるインバータ４０（４１，４２，４３）は、例えば、ＰＭＯＳトランジスタ４０１およびＮＭＯＳトランジスタ４０２より成る単純なＣＭＯＳインバータ回路を用いることができる。なお、このＣＭＯＳインバータ回路は、ＰＭＯＳトランジスタ４０１またはＮＭＯＳトランジスタ４０２のどちらかをオン／オフさせる動作のため、低電源電圧でも動作に支障を来すことがない。
【００７６】
特に、出力段のインバータ（出力段バッファ）４０について、例えば、前述した図２に示す従来のタイミング信号発生回路では回路構成上の制約から、位相合成回路１０３ａの出力振幅が制限されるため、ゲインの大きなコンパレータ１０３ｃを用いて信号を再生する必要があった。これに対して、本発明に係る各実施例においては、原理的に出力振幅を制限する制約が少ないため、最大で電源電圧の幅の出力振幅を得ることができ、その結果、出力バッファはそれ程大きなゲインを要求されることがなく、構成を簡単にすることができる。
【００７７】
図１７は本発明に係るタイミング信号発生回路の第９実施例を示す回路図である。
【００７８】
本第９実施例のタイミング信号発生回路は、基準クロックとして、上述した三相クロックではなく、互いに位相が９０°異なる四相クロックφ０，φ０Ｘ，φ１，φ１Ｘを使用し、さらに、より高速動作を可能とするために回路を差動化して信号品質の劣化を抑制するようになっている。
【００７９】
図１７に示されるように、４つの入力端子ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４に対しては、四相クロックφ０，φ１，φ０Ｘ，φ１Ｘが供給され、それぞれ差動のバッファ５１，５２，５３，５４を介して互いに１８０°の位相差を有するクロックがそれぞれ第１の可変インピーダンス群（２１ａ，２２ａ，２３ａ，２４ａ）および第２の可変インピーダンス群（２３ｂ，２４ｂ，２１ｂ，２２ｂ）に供給される。ここで、第１の可変インピーダンス群は、４つの可変インピーダンス部２１ａ，２２ａ，２３ａ，２４ａを有し、また、第２の可変インピーダンス群は、４つの可変インピーダンス部２１ｂ，２２ｂ，２３ｂ，２４ｂを有している。
【００８０】
すなわち、第１の可変インピーダンス群において、可変インピーダンス部２１ａは入力バッファ５１を介して入力される０°のクロック（φ０）に対して重み付けを行い、可変インピーダンス部２２ａは入力バッファ５２を介して入力される９０°のクロック（φ１）に対して重み付けを行い、可変インピーダンス部２３ａは入力バッファ５３を介して入力される１８０°のクロック（φ０Ｘ）に対して重み付けを行い、可変インピーダンス部２４ａは入力バッファ５４を介して入力される２７０°のクロック（φ１Ｘ）に対して重み付けを行い、そして、これらの重み付けされた信号の和が出力バッファ５０を介して出力端子ＯＵＴから出力クロックφｏとして出力される。
【００８１】
同様に、第２の可変インピーダンス群において、可変インピーダンス部２１ｂは入力バッファ５３を介して入力される０°のクロック（φ０）に対して重み付けを行い、可変インピーダンス部２２ｂは入力バッファ５４を介して入力される９０°のクロック（φ１）に対して重み付けを行い、可変インピーダンス部２３ｂは入力バッファ５１を介して入力される１８０°のクロック（φ０Ｘ）に対して重み付けを行い、可変インピーダンス部２４ｂは入力バッファ５２を介して入力される２７０°のクロック（φ１Ｘ）に対して重み付けを行い、そして、これらの重み付けされた信号の和が出力バッファ５０を介して出力端子ＯＵＴＸから出力クロックφｏＸとして出力される。
【００８２】
以上において、例えば、第１の可変インピーダンス群においてクロックφ０の重み付けを行う可変インピーダンス部２１ａと、第２の可変インピーダンス群においてクロックφ０Ｘの重み付けを行う可変インピーダンス部２３ｂとは、同一の重み付け（同じインピーダンス調整）が行われるようになっている。すなわち、第１の可変インピーダンス群における四クロックφ０，φ１，φ０Ｘ，φ１Ｘに対する重み付けと、第２の可変インピーダンス群における四クロックφ０Ｘ，φ１Ｘ，φ０，φ１（第１の可変インピーダンス群における四クロックとは相補の関係にある四相クロック）に対する重み付けとは同じであり、従って、出力クロックφｏとφｏＸは、同様の位相調整が行われ、且つ、互いに位相が１８０°異なる信号となる。なお、各可変インピーダンス部は、前述した各実施例における様々な可変インピーダンスユニットの構成を適用することができる。
【００８３】
上記の第９実施例のタイミング信号発生回路では、四相クロックを入力として構成したが、例えば、互いに位相が６０°異なる六相クロックや、互いに位相が４５°異なる八相クロック等を使用して入力の位相を増加させることもできるのはいうまでもない。
【００８４】
図１８は本発明に係るタイミング信号発生回路の第１０実施例を示す回路図である。
【００８５】
図１８と図１７との比較から明らかなように、本第１０実施例のタイミング信号発生回路は、入力段のバッファ（差動バッファ）を削減したものであり、相補のクロックφ０，φ０Ｘおよびφ１，φ１Ｘに対してそれぞれ１つずつ入力バッファを設ける（５ａ，５ｂ）ようにしている。
【００８６】
図１９は本発明に係るタイミング信号発生回路の第１１実施例を示す回路図である。
【００８７】
上述した図１７の第９実施例および図１８の第１０実施例のタイミング信号発生回路は、重み付けされた（位相合成された）１８０°の位相差を有する差動（相補）の出力クロックφｏ，φｏＸを発生するようになっているが、本第１１実施例では、重み付けされた９０°の位相差を有する出力クロックφｏ１，φｏ２を発生するようになっている。
【００８８】
図１９に示されるように、本第１１実施例のタイミング信号発生回路は、出力バッファ（インバータ）５０１を介して第１の位相合成端子（出力端子）ＯＵＴ１に接続される第１の可変インピーダンス群と、第１の可変インピーダンス群の入力端子より分岐し、出力バッファ５０２を介して第２の位相合成端子ＯＵＴ２に接続される第２の可変インピーダンス群を備える。すなわち、第１の可変インピーダンス群は、４つの可変インピーダンス部２１ａ，２２ａ，２３ａ，２４ａを有し、また、第２の可変インピーダンス群は、４つの可変インピーダンス部２１ｂ，２２ｂ，２３ｂ，２４ｂを有している。各入力端子ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４に入力された四相クロックφ０，φ１，φ０Ｘ，φ１Ｘは、それぞれ入力バッファ（インバータ）５１，５２，５３，５４を介して各可変インピーダンス部に供給される。
【００８９】
ここで、図１９に示されるように、例えば、第１の可変インピーダンス群におけるクロックφ０およびφ１が供給された可変インピーダンス部２１ａおよび２２ａに対して重み（２０１）を付け、且つ、第２の可変インピーダンス群におけるクロックφ１（クロックφ０と９０°の位相差を有するクロック）およびφ０Ｘ（クロックφ１と９０°の位相差を有するクロック）が供給された可変インピーダンス部２２ｂおよび２３ｂに対して重み（２０１）と同一の重み（２０２）を付け、それぞれ位相合成して出力端子ＯＵＴ１およびＯＵＴ２から出力クロックφｏ１およびφｏ２を出力する。なお、第１の可変インピーダンス群におけるクロックφ０Ｘおよびφ１Ｘが供給された可変インピーダンス部２３ａおよび２４ａに対する重みと、第２の可変インピーダンス群におけるクロックφ１Ｘ（クロックφ０Ｘと９０°の位相差を有するクロック）およびφ０（クロックφ１Ｘと９０°の位相差を有するクロック）が供給された可変インピーダンス部２４ｂおよび２１ｂに対する重みも同一の重みとされている。これにより、同一の重みが与えられ、９０°の位相差を有する出力クロックφｏ１およびφｏ２を生成することができる。
【００９０】
図２０は本発明に係るタイミング信号発生回路の第１２実施例を示す回路図である。この図２０に示すタイミング信号発生回路の第１２実施例は、上述した図１９の第１１実施例を応用したもので、互いに９０°の位相差を有する四相クロック（基準クロック）φ０，φ１，φ０Ｘ，φ１Ｘを入力として任意の位相を持たせるように制御した四相の出力クロックφｏ１，φｏ２，φｏ３，φｏ４を取り出すようにしたものである。なお、四相の出力クロックφｏ１，φｏ２，φｏ３，φｏ４は、互いに９０°の位相差を有している。ここで、第１の可変インピーダンス群は、可変インピーダンス部２１ａ，２２ａ，２３ａ，２４ａを有し、第２の可変インピーダンス群は、可変インピーダンス部２１ｂ，２２ｂ，２３ｂ，２４ｂを有し、第３の可変インピーダンス群は、可変インピーダンス部２１ｃ，２２ｃ，２３ｃ，２４ｃを有し、そして、第４の可変インピーダンス群は、可変インピーダンス部２１ｄ，２２ｄ，２３ｄ，２４ｄを有する。
【００９１】
すなわち、図２０に示されるように、四相クロックのうちで０°と１８０°の位相のクロック（差動のクロック）φ０およびφ０Ｘは、入力バッファ５ａを介して可変インピーダンス部２１ａ，２４ｂ，２３ｃ，２２ｄおよび２３ａ，２２ｂ，２１ｃ，２４ｄに供給され、また、四相クロックのうちで９０°と２７０°の位相のクロック（差動のクロック）φ１およびφ１Ｘは、入力バッファ５ｂを介して可変インピーダンス部２２ａ，２１ｂ，２４ｃ，２３ｄおよび２４ａ，２３ｂ，２２ｃ，２１ｄに供給される。ここで、可変インピーダンス部２１ａ，２１ｂ，２１ｃ，２１ｄには同一の重み付けが行われ、また、可変インピーダンス部２３ａ，２３ｂ，２３ｃ，２３ｄにも同一の重み付けが行われる。さらに、可変インピーダンス部２２ａ，２２ｂ，２２ｃ，２２ｄには同一の重み付けが行われ、また、可変インピーダンス部２４ａ，２４ｂ，２４ｃ，２４ｄにも同一の重み付けが行われる。
【００９２】
これにより、出力クロックφｏ１，φｏ２，φｏ３，φｏ４は、それぞれ９０°ずつ異なる入力クロックの組に対して同一の重み付けが行われるため、出力クロックφｏ１，φｏ２，φｏ３，φｏ４の相互間ではそれぞれ９０°の位相差を有する四相クロックとされ、且つ、各出力クロックφｏ１，φｏ２，φｏ３，φｏ４は、入力クロック（基準クロックφ０，φ１，φ０Ｘ，φ１Ｘ）に対して同様の位相（重み付け制御された任意の位相）だけずれた信号となる。すなわち、各第１〜第４の可変インピーダンス群は、それぞれ四相の入力クロックφ０，φ１，φ０Ｘ，φ１Ｘにおける異なる組み合わせに対して同一の重み付けを行い、入力クロックと同じ四相の出力クロックφｏ１，φｏ２，φｏ３，φｏ４を出力する。
【００９３】
なお、この図２０に示す第１２実施例のタイミング信号発生回路は、例えば、前述した図４の受信回路におけるタイミング信号発生回路１０３として適用することができ、例えば、各データ検出ユニット１１１〜１１４に与えるデータ検出ユニット制御信号ＣＬＫd1，ＣＬＫd2，ＣＬＫd3，ＣＬＫd4を発生するために用いることができる。なお、１つのタイミング信号発生回路でデータ検出ユニット制御信号ＣＬＫd1，ＣＬＫd2，ＣＬＫd3，ＣＬＫd4および変化点検出ユニット制御信号ＣＬＫb1，ＣＬＫb2，ＣＬＫb3，ＣＬＫb4を発生するには、例えば、互いに４５°の位相差を有する八相クロックおよび第１〜第８の可変インピーダンス群を使用すればよい。
【００９４】
このように、本発明に係る各実施例によれば、簡単な構成でタイミング信号発生回路を実現することができるため、消費電力および占有面積を低減することができる。また、例えば、前述した図２のようなタイミング信号発生回路では、低電源電圧における動作が困難であり、また、差動アンプの電流源の電流値に重み付けするのは実現困難であるのに対して、本願発明に係る各実施例のタイミング信号発生回路は、可変インピーダンスによる重み付け和の構成を用いるため、入力端子から可変インピーダンス回路を分岐するだけでよいため、実現が極めて容易である。
【００９５】
（付記１）  複数位相の入力信号を受け取って中間位相の信号を出力するタイミング信号発生回路であって、
前記複数位相の入力信号に対して可変インピーダンス手段を用いて重み付けを行うようにしたことを特徴とするタイミング信号発生回路。
【００９６】
（付記２）  付記１に記載のタイミング信号発生回路において、前記複数位相の入力信号は、三相以上のクロックであることを特徴とするタイミング信号発生回路。
【００９７】
（付記３）  付記２に記載のタイミング信号発生回路において、前記複数位相の入力信号は、四相クロックであることを特徴とするタイミング信号発生回路。
【００９８】
（付記４）  付記１に記載のタイミング信号発生回路において、前記可変インピーダンス手段は、前記各相の入力信号のそれぞれに設けられた複数の可変インピーダンスユニットを備えることを特徴とするタイミング信号発生回路。
【００９９】
（付記５）  付記４に記載のタイミング信号発生回路において、前記各可変インピーダンスユニットは、複数個並列に接続された抵抗素子とスイッチ素子を備え、該スイッチ素子のオンする個数によりインピーダンスを制御することを特徴とするタイミング信号発生回路。
【０１００】
（付記６）  付記４に記載のタイミング信号発生回路において、前記各可変インピーダンスユニットは、複数個直列に接続された抵抗素子とスイッチ素子を備え、該スイッチ素子のオンする個数によりインピーダンスを制御することを特徴とするタイミング信号発生回路。
【０１０１】
（付記７）  付記４に記載のタイミング信号発生回路において、前記各可変インピーダンスユニットは、第１，第２および制御電極を有するトランジスタを備え、該第１の電極で前記各入力信号を受け取り、該第２の電極を出力とし、該制御電極に印加される電圧によりインピーダンスを制御することを特徴とするタイミング信号発生回路。
【０１０２】
（付記８）  付記４に記載のタイミング信号発生回路において、前記各可変インピーダンスユニットは、第１，第２および制御電極を有するトランジスタを備え、該制御電極で前記各入力信号を受け取り、該第２の電極を出力とし、該第１の電極に印加される電圧によりインピーダンスを制御することを特徴とするタイミング信号発生回路。
【０１０３】
（付記９）  付記７または８に記載のタイミング信号発生回路において、前記トランジスタは、ＭＯＳトランジスタであることを特徴とするタイミング信号発生回路。
【０１０４】
（付記１０）  付記９に記載のタイミング信号発生回路において、前記トランジスタは、並列接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタであることを特徴とするタイミング信号発生回路。
【０１０５】
（付記１１）  付記７〜１０のいずれか１項に記載のタイミング信号発生回路において、さらに、電流制御信号を電圧制御信号に変換する電流−電圧変換回路を備え、該電圧変換された制御信号によりインピーダンスを制御することを特徴とするタイミング信号発生回路。
【０１０６】
（付記１２）  付記７〜１１のいずれか１項に記載のタイミング信号発生回路において、前記各可変インピーダンスユニットは、それぞれ複数の可変インピーダンス部を備え、該各可変インピーダンスユニットの各可変インピーダンス部をまとめて複数の可変インピーダンス群を構成したことを特徴とするタイミング信号発生回路。
【０１０７】
（付記１３）  付記１２に記載のタイミング信号発生回路において、前記各可変インピーダンス群は、それぞれ前記複数位相の入力信号における異なる組み合わせに対して同一の重み付けを行うことを特徴とするタイミング信号発生回路。
【０１０８】
（付記１４）  付記１３に記載のタイミング信号発生回路において、前記各可変インピーダンス群は、前記複数位相の入力信号と同じ数だけ設けられ、該入力信号と同じ複数位相の信号を出力することを特徴とするタイミング信号発生回路。
【０１０９】
（付記１５）  付記１４に記載のタイミング信号発生回路において、前記入力信号は四相クロックであり、前記可変インピーダンス群は４つ設けられ、該各可変インピーダンス群は、互いに９０°の位相差を有する四相の信号を出力することを特徴とするタイミング信号発生回路。
【０１１０】
（付記１６）  付記１４に記載のタイミング信号発生回路において、前記入力信号は八相クロックであり、前記可変インピーダンス群は８つ設けられ、該各可変インピーダンス群は、互いに４５°の位相差を有する八相の信号を出力することを特徴とするタイミング信号発生回路。
【０１１１】
（付記１７）  付記７〜１６のいずれか１項に記載のタイミング信号発生回路において、さらに、該タイミング信号発生回路の入出力段にバッファを備えることを特徴とするタイミング信号発生回路。
【０１１２】
（付記１８）  付記１７に記載のタイミング信号発生回路において、前記バッファは、差動バッファであることを特徴とするタイミング信号発生回路。
【０１１３】
（付記１９）  入力信号のデータを検出および判定するデータ検出判定回路と、
該入力信号の変化点を検出および判定する変化点検出判定回路と、
該データ検出判定回路および該変化点検出判定回路からの出力を受け取って位相比較を行う位相比較回路と、
該位相比較回路の出力を受け取って前記データ検出判定回路に第１の内部クロックを供給すると共に前記変化点検出判定回路に第２の内部クロックを供給するクロック信号発生回路とを備える受信回路であって、
前記クロック信号発生回路が、付記１〜１８のいずれか１項に記載のタイミング信号発生回路であることを特徴とする受信回路。
【０１１４】
【発明の効果】
以上、詳述したように、本発明に係るタイミング信号発生回路（受信回路）は、低い電源電圧でも動作可能であり、且つ、簡単な構成でしかも高精度にタイミング信号を発生することができる。
【図面の簡単な説明】
【図１】従来のクロック復元回路を含む受信回路の一例を概略的に示すブロック図である。
【図２】図１の受信回路におけるタイミング信号発生回路の一例を示すブロック回路図である。
【図３】図２のタイミング信号発生回路の動作を説明するための波形図である。
【図４】クロック復元回路を含む受信回路の例を概略的に示すブロック図である。
【図５】受信回路における各信号のタイミングを示す図である。
【図６】図２のタイミング信号発生回路における位相合成回路の要部を抜粋して示す図である。
【図７】本発明に係るタイミング信号発生回路の原理構成を示す図である。
【図８】本発明に係るタイミング信号発生回路の第１実施例を示す回路図である。
【図９】本発明に係るタイミング信号発生回路の第２実施例を示す回路図である。
【図１０】本発明に係るタイミング信号発生回路の第３実施例を示す回路図である。
【図１１】本発明に係るタイミング信号発生回路の第４実施例を示す回路図である。
【図１２】本発明に係るタイミング信号発生回路の第５実施例を示す回路図である。
【図１３】本発明に係るタイミング信号発生回路の第６実施例を示す回路図である。
【図１４】本発明に係るタイミング信号発生回路の第７実施例を示す回路図である。
【図１５】本発明に係るタイミング信号発生回路の第８実施例を示す回路図である。
【図１６】図１５のタイミング信号発生回路におけるインバータの構成を示す図である。
【図１７】本発明に係るタイミング信号発生回路の第９実施例を示す回路図である。
【図１８】本発明に係るタイミング信号発生回路の第１０実施例を示す回路図である。
【図１９】本発明に係るタイミング信号発生回路の第１１実施例を示す回路図である。
【図２０】本発明に係るタイミング信号発生回路の第１２実施例を示す回路図である。
【符号の説明】
２…可変インピーダンス回路
２１，２２，２３…可変インピーダンスユニット
２１ａ，２１ｂ；２２ａ，２２ｂ；２３ａ，２３ｂ；２４ａ，２４ｂ；２１ａ〜２１ｄ，２２ａ〜２２ｄ，２３ａ〜２３ｄ，２４ａ〜２４ｄ…可変インピーダンス部
４１〜４３；５ａ，５ｂ；５１〜５４…入力バッファ
４０；５０；５０ａ，５０ｂ；５０１，５０２…出力バッファ
１０１…データ検出判定回路
１１１〜１１４…データ検出ユニット
１０２…変化点検出判定回路
１２１〜１２４…変化点検出ユニット
１０３…位相可変タイミング信号発生回路
１０４…位相比較回路
ＣＬＫｂ；ＣＬＫb1，ＣＬＫb2，ＣＬＫb3，ＣＬＫb4…変化点検出ユニット制御信号（変化点検出用クロック）
ＣＬＫｄ；ＣＬＫd1，ＣＬＫd2，ＣＬＫd3，ＣＬＫd4…データ検出ユニット制御信号（データ検出用クロック）
ＣＳａ，ＣＳｂ，ＣＳｃ；ＣＳａ１，ＣＳａ２，ＣＳｂ１，ＣＳｂ２，ＣＳｃ１，ＣＳｃ２…制御信号
ＩＮａ，ＩＮｂ，ＩＮｃ；ＩＮ１〜ＩＮ４…入力端子
ＯＵＴ；ＯＵＴ，ＯＵＴＸ；ＯＵＴ１，ＯＵＴ２；ＯＵＴ１〜ＯＵＴ４…出力端子
φ０，φ０Ｘ，φ１，φ１Ｘ…クロック（四相クロック）
φａ，φｂ，φｃ…クロック（三相クロック）
θ，θＸ；φｏ；φｏ，φｏＸ；φｏ１〜φｏ４…出力クロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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