(57)【特許請求の範囲】
【請求項１】
活性領域内に平行に形成された２つのゲート電極と、該２つのゲート電極に挟まれた領域に形成されたソース拡散層と、該ソース拡散層に対して前記２つのゲート電極の反対側の領域に形成されたドレイン拡散層とを半導体基板の表面に備えているＭＯＳ構造の半導体装置であって、
前記活性領域内に平行に形成された２つのゲート電極の一方の端部は接続され、他方の端部は接続されず、かつＭＯＳ構造を有する半導体装置が２個平行に並設され、この２個平行に並設された半導体装置のゲート電極が共通配線されると共に、前記ソース拡散層が、帯状に延在したソース電極によって共通配線され、更に前記２個平行に並設された半導体装置の一方の２つのドレイン拡散層が共通配線され、他方の前記半導体装置の２つのドレイン拡散層が共通配線された回路となり、ドレイン側の２つの端子が前記ゲート電極を挟んでソース側の端子と反対側に配置され、かつドレイン電極は、帯状に延在した前記ソース電極を対称軸にして４つ配置されると共に、対向する２つのドレイン電極同士が接続され、また前記ソース電極の中央部から直角にソース側の端子に向けて電極パターンが伸び、前記ドレイン電極は、前記ソース電極の中央部から直角にソース側の端子に向けた電極パターンを対称軸にして配置されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特に半導体製造工程での加工精度のバラツキによる特性バラツキを抑制したカレントミラー回路に好適な半導体装置に関する。
【０００２】
【従来の技術】
従来技術の半導体装置の平面構造を図６に示す。図６は、活性領域内に２つのゲート電極３を平行に形成し、２つのゲート電極３ではさんだ領域にソース拡散層５を形成し、このソース拡散層５に対して２つのゲート電極３の反対側の領域にドレイン拡散層４を形成している。この従来技術の半導体装置は、図示しないソース電極に対してＭＯＳＦＥＴ構造が線対称に形成されたミラーＭＯＳＦＥＴである。
【０００３】
図２は図６のＣ−Ｃ′における断面図である。図２において、符号１はシリコン半導体基板、２はゲート酸化膜、７ａはソース電極、７ｂはドレイン電極、６はゲート酸化膜２とドレイン電極７ｂやソース電極７ａとを絶縁する絶縁層間膜、Ｌ１，Ｌ２はＭＯＳＦＥＴのチャネル長である。図２の構造はカレントミラー回路であって、ソース電極７ａを共通にしている。
【０００４】
図７は、従来技術の半導体装置を用いたカレントミラー回路の回路結線図の一例である。図７において、符号３００はミラーＭＯＳＦＥＴであり、３１０はミラーＭＯＳＦＥＴ３００の中の一方のＭＯＳＦＥＴであり、３２０はＭＯＳＦＥＴ３１０に対して他方のＭＯＳＦＥＴを表している。また、３０はＭＯＳＦＥＴ３１０のドレイン端子、３１はＭＯＳＦＥＴ３２０のドレイン端子、３９はミラーＭＯＳＦＥＴ３００のソース端子である。図７に示すカレントミラー回路では、ドレイン端子３０、３１に同電位の電圧を加えた場合、ドレイン端子３０に流れる電流と、ドレイン端子３１に流れる電流とがほぼ同じ値になる。
【０００５】
図３（ａ）から（ｄ）は従来技術の半導体装置のドレイン拡散層形成までの製造工程の断面図である。従来技術の半導体装置は、まず（ａ）半導体基板上にｎウエル拡散層を形成し、次に（ｂ）半導体基板を酸化しゲート酸化膜を堆積し、次いで前記ゲート酸化膜上にゲート電極材を堆積する。（ｃ）任意のホトリソグラフィー技術によりゲート電極材をエッチングし、ゲート配線を形成する。(ｄ)任意のホトリソグラフィーによりドレイン拡散層形成部にレジストをパターンニングし、不純物を注入させる。図３（ｄ）において、符号８は任意のホトリソグラフィーによりドレイン拡散層形成工程でパターンニングされたホトレジストである。
【０００６】
【発明が解決しようとする課題】
前記従来技術において、イオン打込み法による図３（ｄ）のドレイン拡散層部の不純物注入工程で、レジストと、ゲート電極と、ＬＯＣＯＳとをマスクとしてドレイン拡散層を形成する際に、レジスト８が除去されている部分のゲート電極直下のシリコン面に、図３（ｄ）のように不純物が注入されてしまう現象が発生していた。
【０００７】
この現象は、ゲート電極部材の膜厚変動や面内バラツキに起因することが判明した。また、レジスト８の合せ精度により、ソース電極に対して線対称にＭＯＳ構造を持たせた２つのＭＯＳＦＥＴの各々のチャネル長が異なってしまう問題も生じた。これは、前記図７のＭＯＳＦＥＴ３１０とＭＯＳＦＥＴ３２０とのチャネル長が異なることであって、カレントミラー回路のドレイン端子３０とドレイン端子３１とに流れる電流値が変化する。即ち、２つのドレイン電流値の差が起きる問題を生じた。
【０００８】
上記従来技術の半導体装置のカレントミラー回路がＩＣの電源電圧回路に使用されているために、ＩＣの電源電圧規格外れ不良が発生する問題が生じている。
【０００９】
本発明の目的は、上記ミラーＭＯＳＦＥＴを用いたカレントミラー回路で生じる問題、即ち同等な電流値を必要とする回路であっても、チャネル長の変化により半導体装置に流れる各電流値の差が大きくならないようにした半導体装置を提供するにある。
【００１０】
【課題を解決するための手段】
本発明の半導体装置は、従来型のミラーＭＯＳＦＥＴのチャネル幅を０.５０ 倍とした平面構造を持つ半導体装置であって、前記半導体装置を平行に配置したカレントミラー回路を用いて、一方のトランジスタの電流値と他方のトランジスタの電流値が同値である回路配線及び配線構造にする。
【００１１】
本発明の半導体装置は、活性領域内に平行に形成された２つのゲート電極と、該２つのゲート電極に挟まれた領域に形成されたソース拡散層と、該ソース拡散層に対して前記２つのゲート電極の反対側の領域に形成されたドレイン拡散層とを半導体基板の表面に備えているＭＯＳ構造の半導体装置であって、前記活性領域内に平行に形成された２つのゲート電極の一方の端部は接続され、他方の端部は接続されず、かつＭＯＳ構造を有する半導体装置が２個平行に並設され、この２個平行に並設された半導体装置のゲート電極が共通配線されると共に、前記ソース拡散層が、帯状に延在したソース電極によって共通配線され、更に前記２個平行に並設された半導体装置の一方の２つのドレイン拡散層が共通配線され、他方の前記半導体装置の２つのドレイン拡散層が共通配線された回路となり、ドレイン側の２つの端子が前記ゲート電極を挟んでソース側の端子と反対側に配置され、かつドレイン電極は、帯状に延在した前記ソース電極を対称軸にして４つ配置されると共に、対向する２つのドレイン電極同士が接続され、また前記ソース電極の中央部から直角にソース側の端子に向けて電極パターンが伸び、前記ドレイン電極は、前記ソース電極の中央部から直角にソース側の端子に向けた電極パターンを対称軸にして配置されていることを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明の実施例を図面を用いて詳細に説明する。以下ＰチャネルのＭＯＳＦＥＴの場合を例に説明するが、ＮチャネルのＭＯＳＦＥＴでも同様である。
【００１３】
図１は本実施例の半導体装置のドレイン・ソース電極配線前の平面構造図である。図１において、符号Ｗ１，Ｗ２は各々ミラーＭＯＳＦＥＴ１００，２００のチャネル幅である。本実施例の半導体装置は、チャネル幅が図６に示した従来技術のＭＯＳＦＥＴの半分であって、かつその他寸法は図６に示した従来技術のＭＯＳＦＥＴの同倍程度の構造であるミラーＭＯＳＦＥＴ１００と、このミラーＭＯＳＦＥＴ１００と同様の構造であるミラーＭＯＳＦＥＴ２００とを平行に配置している。図１に示すように本実施例では、２つのゲート電極３が活性領域に平行に配置されていて、その一方の端部が接続し、他方の端部は接続していない。また、図１に示すように上下に配置した２つの活性領域を平行に配置した２つのゲート電極３が接続している。図１では記載を省略したが、ソース電極を前記一方の端を接続した２つのゲート電極の対向する平行部の間を覆う部分に配置した。
【００１４】
本実施例の半導体装置は、図３に示した従来技術の半導体装置と同様のプロセスで製造し、ＬＯＣＯＳ形成工程と、ゲート電極形成工程と、ドレイン・ソース電極形成工程の任意のホトリソパターンとを変更している。図１のＡ−Ａ′と、Ｂ−Ｂ′の断面構造は、図６のＣ−Ｃ′の従来技術の半導体装置の断面構造と同形である。
【００１５】
図４は、本実施例の半導体装置を用いた回路結線図の例である。本実施例の半導体装置は、ミラーＭＯＳＦＥＴ１００とミラーＭＯＳＦＥＴ２００とである。図４において、符号１１０と１２０は、図１のミラーＭＯＳＦＥＴ１００中のＭＯＳＦＥＴに相当し、符号２１０と２２０は、図１のミラーＭＯＳＦＥＴ２００中のＭＯＳＦＥＴに相当する。また、端子２０と２１はドレイン側の端子であり、端子２９はソース側の端子である。本実施例では、このようにカレントミラー回路を形成している。
【００１６】
図８は、本発明の半導体装置に図４に示す配線を行った平面構造図であって、図４と図８の同じ符号はそれぞれ同じ構成要素に対応する。図８に示すようにドレイン側の２つの端子２０と２１がゲート電極３を挟んでソース側の端子２９と反対側に配置している。また、ドレイン電極７ｂは、帯状に延在したソース電極７ａを対称軸にして４つ配置し、対向する２つのドレイン電極が接続している。また、ソース電極７ａの中央部から直角にソース側の端子２９に向けて電極パターンが伸びている。前記、ドレイン電極７ｂは、このソース電極７ａの中央部から直角にソース側の端子２９に向けた電極パターンを対称軸にして配置している。
【００１７】
図４に示すＭＯＳＦＥＴ１１０，１２０，２１０，２２０は同じプロセスで形成されるためチャネル長以外の寸法や不純物濃度等は全て同じか極めて近い値である。ＭＯＳＦＥＴ１１０，１２０，２１０，２２０に対応するチャネル長をＬ１１０，Ｌ１２０，Ｌ２１０，Ｌ２２０とした場合、図３（ｄ）ドレイン拡散層形成の合せ精度により、各チャネル長の関係は次の(数１）式または、(数２）式のようになる。
【００１８】
Ｌ１１０＝Ｌ２１０≠Ｌ１２０＝Ｌ２２０                    …（数１）
Ｌ１１０＝Ｌ２１０＝Ｌ１２０＝Ｌ２２０                    …（数２）
すなわちＭＯＳＦＥＴ１１０と２１０とは同じ半導体構造を有し、MOSFET120と２２０とについても同様である。
【００１９】
ここで、図４の端子２０と従来技術の図７の端子３０とに流れる電流を数値解析し比較した。
【００２０】
ＭＯＳＦＥＴのドレイン電流は、次の（数３）式，（数４）式で表される。
【００２１】
ＶＧ−ＶＴ＜ＶＴ  の場合：
ＩＤ＝Ｗ／Ｌ・μｐｎ・Ｃox［(ＶＧ−ＶＴ)−０.５０・ＶＴ2］…（数３）
ＶＧ−ＶＴ≧ＶＴ  の場合：
ＩＤ＝０.５０・Ｗ／Ｌ・μｐｎ・Ｃox(ＶＧ−ＶＴ)2          …（数４）
（数３）式，（数４）式で、ＩＤはドレイン電流、ＶＧはゲート電圧、ＶＴはしきい値電圧、Ｗはチャネル幅、Ｌはチャネル長、μｐｎは正孔・電子移動度、Ｃox：単位面積当たりのゲート絶縁膜容量である。
【００２２】
上記ドレイン電流を表す（数３）式，（数４）式に、ＶＴ＝１［Ｖ］，ＶＧ＝１０［Ｖ］,μｎ＝７００［cm2／Ｖ・ｓ］,Ｃox＝３.５４×１０4［ｐＦ／cm2］，Ｗ１及びＷ２＝２１.０［μｍ］,Ｗ３＝４２.０［μｍ］,Ｌ１１０＋Ｌ１２０＝Ｌ２１０＋Ｌ２２０＝１０.０［μｍ］ の条件下で、図６，図７に示す従来技術の構造と本実施例の構造とで、チャネル長が変動したときの端子２０，３０の電流値及びドレイン・ソース電圧との関係をシミュレーションした。その結果を図５に示す。
【００２３】
図５に、図１の素子構造で、左右のＭＯＳＦＥＴが対称的に形成された場合
（Ｌ１１０＝Ｌ１２０＝５.０μｍ）と、チャネル長が±３.０μｍ変動した場合(Ｌ１１０＝２μｍ，Ｌ１２０＝８μｍ；Ｌ１１０＝８μｍ，Ｌ１２０＝２μｍ)との端子２０での電流値とドレイン・ソース間電圧との関係を表す。
【００２４】
また、図６のチャネル長Ｌ３１０が５μｍから±３.０μｍ 変動した場合
（Ｌ３１０＝２μｍ，８μｍ）の端子３０での電流値とドレイン・ソース間電圧の関係も図５に併記してある。本実施例でのチャネル長の変化量±３.０μｍ は、製造プロセスでの管理値が±３.０μｍ であることによる。
【００２５】
従来技術の平面構造では、図７の端子３０と、端子３１に流れる電流値Ｉ３０とＩ３１との差は、チャネル長が±３.０μｍ変動した場合に最大｜Ｉ３０−Ｉ３１｜≒７.３９ｍＡ であった。一方、本実施例で、図４の端子２０と端子２１とに流れる電流値Ｉ２０とＩ２１との差は、チャネル長の変動に関わらず、｜Ｉ２０−Ｉ２１｜＝０.０ｍＡ すなわち、Ｉ２０＝Ｉ２１であった。このように、本実施例では端子２０に流れる電流値と端子２１に流れる電流値が等しく、ミラーＭＯＳＦＥＴ構造を用いたカレントミラー回路で２つのドレイン電流値に格差が起きなかった。
【００２６】
図５によれば、従来技術の平面構造の半導体装置を用いた回路図７の端子３０の電流値Ｉ３０は、Ｉ３０＝２.４５〜９.８４ｍＡであって、その変化量ΔＩ30が、ΔＩ３０≒７.３９ｍＡ である。一方、図４に示す本実施例では、端子２０に流れる電流値Ｉ２０は、Ｉ２０＝３.９３〜６.１５ｍＡであって、その変化量ΔＩ２０が、ΔＩ２０≒３.２２ｍＡ と小さく、ドレイン電流のバラツキが低減している。このように、本実施例によれば図６のカレントミラー回路における１つのドレイン端子に流れる電流が、素子製造時の加工精度のバラツキに起因して変動する現象を低減できる。
【００２７】
【発明の効果】
本発明によれば、半導体装置の製造誤差によるチャネル長の変化により、半導体装置に流れる電流値の誤差を低減できる。さらに、２つの半導体装置により、同等な電流値を必要とする回路で、チャネル長の変化により半導体装置に流れる各電流値の差が大きくなる問題を解決できる。
【図面の簡単な説明】
【図１】ドレイン，ソース電極及び絶縁層間膜形成前の、本発明の半導体装置の平面構造図である。
【図２】図１のＡ−Ａ′，Ｂ−Ｂ′の断面構造図であって、図６のＣ−Ｃ′の断面構造図でもある。
【図３】本発明の半導体装置のドレイン拡散層形成までの製造工程の断面構造図である。
【図４】本発明の半導体装置を用いたカレントミラー回路の回路結線図である。
【図５】従来技術の半導体装置と、本発明の半導体装置との、チャネル長の変化に対するＶＩ特性（ドレイン・ソース間の電圧−電流）シュミレーション結果である。
【図６】ドレイン，ソース電極及び絶縁層間膜形成前の従来技術の半導体装置の平面構造図である。
【図７】従来技術の半導体装置のカレントミラー回路の回路結線図である。
【図８】本発明の半導体装置に図４に示す配線を行った平面構造図である。
【符号の説明】
１…シリコン半導体基板、２…ゲート酸化膜、３…ゲート電極、４…ドレイン拡散層、５…ソース拡散層、６…絶縁層間膜、７ａ…ソース電極、７ｂ…ドレイン電極、８…ホトレジスト、９…ＬＯＣＯＳ、２０，２１，２９，３０，３１，３９…端子、１００，２００，３００…ミラーＭＯＳＦＥＴ、１１０，１２０，２１０，２２０，３１０，３２０…ＭＯＳＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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