(57)【特許請求の範囲】
【請求項１】
歪み系ヘテロ結晶を成長させる初期に生成されるＳ−Ｋ型成長島からなる半導体量子ドットを形成する工程と、
前記Ｓ−Ｋ型成長島の一部が突出するように、前記Ｓ−Ｋ型成長島の構成材料とは異なる材料からなる第１オーバ・グロース層を形成する工程と、
熱処理を施して一定温度で所定時間維持させることで、前記Ｓ−Ｋ型成長島の前記突出する部位を蒸発若しくは横方向に展延して高さを前記第１オーバ・グロース層の表面に合わせる工程と、
前記半導体量子ドットと前記第１オーバ・グロース層を覆うように第２オーバ・グロース層を形成する工程と
が含まれてなることを特徴とする半導体量子ドットの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、化合物半導体からなる量子ドット、例えばＩｎＡｓ／ＧａＡｓなどの歪み系ヘテロ結晶を成長させる際の初期に出現するＳ−Ｋ（Ｓｔｒａｎｓｋｙ−Ｋｒａｓｔａｎｏｖ）型成長島を利用する半導体量子ドットの製造方法に関する。
【０００２】
現在、個別の半導体量子ドットが実現され、多くの実験や測定がなされているところであるが、これをデバイスとして用いるには、アレイ化することが必要であり、しかも、成長島の形状を均一にしなければならない。
【０００３】
然しながら、均一な半導体量子ドットを制御された状態に配列してアレイ化することは甚だ困難であって、これが実用化を妨げる主因になっているので、この問題を解消しなければならず、本発明は、それに応える一手段を提供することができる。
【０００４】
一般に、半導体量子ドット（箱）を形成する方法としては、大別して二種類の方法が知られている。即ち、
▲１▼  リソグラフィ技術などで加工することに依って構造を実現する方法
▲２▼  結晶成長時の表面現象（自然現象）を利用して自己形成的に構造を成長する方法
である。
【０００５】
具体的に説明すると、
（１）
分子線エピタキシャル成長（ｍｏｌｅｃｕｌａｒ  ｂｅａｍ  ｅｐｉｔａｘｙ：ＭＢＥ）法や有機金属化学気相堆積（ｍｅｔａｌｏｒｇａｎｉｃ  ｃｈｅｍｉｃａｌ  ｖａｐｏｕｒ  ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）法などを適用することに依り、基板上に必要な半導体層を積層形成し、これをリソグラフィ技術、特に電子ビーム・リソグラフィやイオン・ビーム・リソグラフィなどを適用し、エッチングを行なって箱状に加工する。
【０００６】
（２）
前記（１）と同様にして基板の加工を行い、その後、ＭＢＥ法やＭＯＣＶＤ法などに於ける成長の選択性を利用して箱状構造を形成する。
【０００７】
（３）
微傾斜基板上の表面ステップやキンクを利用し、結晶成長を横方向にも制御して箱を形成する。
【０００８】
（４）
ＩｎＡｓ／ＧａＡｓ等の高歪み系ヘテロ構造の成長初期に出現するＳ−Ｋ型成長島を利用して箱を得る。
などが挙げられる。
【０００９】
ところで、前記（１）及び（２）に挙げた手段を採った場合、半導体層の表面から内部に向かってダメージが入り易く、そして、箱のサイズが現用加工技術の精度に依存するので、１００〔ｎｍ〕以下のサイズ制御は難しく、また、サイズのばらつきが大きい。
【００１０】
また、前記（３）に挙げた手段を採った場合、表面ステップの形状制御が難しいのに加えて横方向で材料のミキシングが起こる為、サイズ、組成、横方向界面の急峻性を精密に制御することができない。
【００１１】
更にまた、前記（４）に挙げた手段を採った場合、加工プロセスを一切用いていない為、加工ダメージはなく、成長島形成が表面エネルギや歪みエネルギに起因している為、平衡状態に近付けることに依り、箱のサイズをかなり揃えることができ、実験レベルではあるが、標準偏差１０〔％〕程度が得られている。
【００１２】
このように、前記（４）に挙げた手段には、前記（１）乃至（３）の手段にはない利点があるものの、成長島の生成が、下地の表面状態、即ち、ステップ或いはキンク、表面に於ける原子の再配列構造、表面ディフェクトなどに強く依存することから、様々な問題が発生する。
【００１３】
即ち、形成される量子ドットに疎密が発生し、均一な密度にならず、そして、これに起因してサイズにも若干のばらつきが生じ、しかも、通常の方法で得られる発光半値幅（ＰＬ）は８０〔ｍｅＶ〕〜１００〔ｍｅＶ〕になっている。
【００１４】
この発光半値幅は、現在、半導体レーザの活性層として実用化の域にある量子井戸に比較して遙に大きく、従って、前記Ｓ−Ｋ型成長島をもつ半導体レーザを作製したとしても、期待されるほどの特性改善、例えば、しきい値が低下するなどの効果は得られない。
【００１５】
前記（４）の手段を採った場合に於いて、若し、量子ドットの配置制御が可能となり、ダメージがない量子ドットを均一サイズで均一な密度で生成させることができれば、量子ドットを複数個連結（配列）したデバイス、例えば単電子素子への応用も可能になる。
【００１６】
これまでに、前記（４）の手段を採って、且つ、均一な形状の半導体量子ドットを制御された状態に配列することについて、種々な試みがなされていて、例えば、
【００１７】
（Ａ）
基板表面に段差が生成されるように加工し、段差近傍に半導体量子ドットを生成させる方法（要すれば、「Ｄ．Ｓ．Ｌ．Ｍｕｉ  ｅｔ  ａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．６６（１９９５）」、を参照）。
【００１８】
（Ｂ）
パターンを形成した基板上に選択成長法を適用してＶ字型の溝を形成し、その底部に半導体量子ドットを配列する方法（要すれば、「ＩＰＲＭ′９５  Ｌａｔｅ  Ｎｅｗｓにて口頭発表」、を参照）。
【００１９】
（Ｃ）
ステップ・バンチングを生じた多段ステップを形成し、半導体量子ドットを前記多段ステップ上に優先的に生成させる（要すれば、「Ｍ．Ｋｉｔａｍｕｒａｅｔ  ａｌ．，Ｐｒｏｃ．  ｏｆ  ＩＰＲＭ′９５，（１９９５）ｐ．７３６」、を参照）。
が知られている（尚、前記記述に於いて、「ＩＰＲＭ′９５」は、「Ｔｈｅ  Ｓｅｖｅｎｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｉｎｄｉｕｍ  Ｐｈｏｓｐｈｉｄｅ  ａｎｄ  Ｒｅｌａｔｅｄ  Ｍａｔｅｒｉａｌｓ」、である）。
【００２０】
【発明が解決しようとする課題】
前記（Ａ）の問題点は、半導体量子ドットを配列する為の段差形状の制御が難しいことである。
【００２１】
前記（Ｂ）の問題点は、Ｖ字型の溝を形成するのに費やされる領域、即ち、半導体量子ドットが生成されない領域を広く必要とし、従って、高密度化することができず、しかも、加工の工程が煩雑であり、そして、平坦（Ｐｌａｎｅｒ）にならない。
【００２２】
前記（Ｃ）の問題点は、表面ステップのバンチング制御が難しく、バンチング面に局所的にキンクが集中したり、バンチング面にゆらぎが生じたりする為、均一サイズの量子ドットを均一間隔で形成することができない。
【００２３】
本発明は、Ｓ−Ｋ型成長島からなる半導体量子ドットの配置を制御できるようにし、ダメージがない半導体量子ドットを均一サイズで均一な密度で生成させることを可能にして、量子ドットを複数個連結（配列）したデバイス、例えば単電子素子を実現できるようにする。
【００２４】
【課題を解決するための手段】
本発明では、ＩｎＡｓ／ＧａＡｓ等の高歪み系ヘテロ構造の成長初期に出現するＳ−Ｋ型成長島からなる半導体量子ドットを形成してから、成長島を構成する材料に比較して蒸気圧が低く、且つ、熱的に安定な材料を用い、第１オーバ・グロース層を成長島の高さよりも低く形成し、熱処理を行なって、第１オーバ・グロース層から突出した部分を再蒸発、若しくは、周囲に散らせてしまうことで、成長島の高さを均一化することが基本になっている。
【００２５】
図４はＳ−Ｋ型成長島の高さについて説明する為の半導体量子ドットの要部説明図であり、図に於いて、１はＧａＡｓ基板、２はＩｎＡｓ層、３はＩｎＡｓ成長島、Ｈは成長島の高さ、Ｄは成長島３に於ける底面の直径をそれぞれ示している。
【００２６】
通常、Ｓ−Ｋ型成長で生成される成長島、例えば、図４に見られるようなＧａＡｓ基板１上のＩｎＡｓ成長島３に於いては、高さＨが３〔ｎｍ〕〜５〔ｎｍ〕の範囲で、また、直径Ｄが２０〔ｎｍ〕〜２５〔ｎｍ〕の範囲で分布が見られ、また、成長島３の切断側面は扁平である。
【００２７】
この成長島３に於ける量子レベルに関しては、成長島３の高さＨが支配的であり、高さＨのゆらぎが生む量子レベルのゆらぎの方が、直径Ｄのゆらぎが生む量子レベルのゆらぎよりも遙に大きく、発光半値幅は、高さのゆらぎに支配されているものと考えられる。
【００２８】
従って、成長島３の高さＨを均一化することができれば、これまでに実現されている発光半値幅を大きく低減することができる。因みに、直径Ｄのゆらぎで決定される発光半値幅は約１０〔ｍｅＶ〕であり、この値は、量子井戸の半値幅と略等しい。
【００２９】
前記したところから、本発明に依る半導体量子ドットの製造方法に於いては、歪み系ヘテロ結晶（例えばＧａＡｓとＩｎＡｓ）を成長させる初期に生成されるＳ−Ｋ型成長島（例えば成長島１３Ａ）からなる半導体量子ドットを形成する工程と、前記Ｓ−Ｋ型成長島の一部が突出するように、前記Ｓ−Ｋ型成長島の構成材料とは異なる材料からなる第１オーバ・グロース層（例えば第１オーバ・グロース層１４）を形成する工程と、熱処理を施して一定温度で所定時間維持させることで、前記Ｓ−Ｋ型成長島の前記突出する部位を蒸発若しくは横方向に展延して高さを前記第１オーバ・グロース層の表面に合わせる工程と、前記半導体量子ドットと前記第１オーバ・グロース層を覆うように第２オーバ・グロース層（例えば第２オーバ・グロース層１６）を形成する工程とが含まれてなることを特徴とする。
【００３２】
前記手段を採ることに依り、Ｓ−Ｋ型成長島からなる半導体量子ドットの配置を制御でき、ダメージがない半導体量子ドットを均一サイズで均一な密度で生成させることが可能となり、量子ドットを複数個連結（配列）したデバイス、例えば単電子素子を実現したり、しきい値電流が小さく、温度特性に優れた半導体レーザなどを実現することができる。
【００３３】
【発明の実施の形態】
図１乃至図３は方法の発明に関する実施の形態を説明する為の工程要所に於ける半導体量子ドットを表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
【００３４】
図１（Ａ）参照
１−（１）
面指数が（００１）であるＧａＡｓ基板１１をＭＢＥ（ｍｏｌｅｃｕｌａｒｂｅａｍ  ｅｐｉｔａｘｙ）装置に於ける成長室内にセットし、温度を６８０〔℃〕で熱処理することで酸化膜を除去する。
【００３５】
１−（２）
ＭＢＥ法を適用することに依り、ＧａＡｓ基板１１上に厚さが例えば４００〔ｎｍ〕のＧａＡｓ層１２を形成する。
【００３６】
この時の主な成長条件を列挙すると、
成長温度：６２０〔℃〕
成長速度：０．８〔μｍ／時間〕
Ａｓ圧：６×１０-6〔Ｔｏｒｒ〕
である。
【００３７】
図１（Ｂ）参照
１−（３）
ＭＢＥ装置に於けるＧａ分子線セルのシャッタを閉じて、ＧａＡｓ層１２上に厚さが例えば約１．８分子層相当分のＩｎＡｓ層１３を成長させる。
【００３８】
この時の主な成長条件を列挙すると、
成長温度：５１０〔℃〕
成長速度：０．１〔分子層／秒〕
Ａｓ圧：６×１０-6〔Ｔｏｒｒ〕
である。
【００３９】
これに依って、底面の直径Ｄが２０〔ｎｍ〕〜２５〔ｎｍ〕程度、そして、高さＨが３〔ｎｍ〕〜５〔ｎｍ〕程度に分布している円錐状の成長島１３Ａが１×１０11〔cm-2〕の密度で形成される。
【００４０】
図２（Ａ）参照
２−（１）
Ａｓのみを照射した状態で、同一温度、即ち、５１０〔℃〕を維持した状態で３０〔秒〕間放置する。
【００４１】
２−（２）
ＭＢＥ法を適用することに依り、厚さが例えば２〔ｎｍ〕であるＧａＡｓからなる第１オーバ・グロース層１４を形成する。
【００４２】
成長島１３Ａの高さＨには、ばらつきが在るので、その頂部は第１オーバ・グロース層１４から突出するものがあり、また、その突出した部分の高さについてもばらつきが在る。
【００４３】
図２（Ｂ）参照
２−（３）
Ａｓのみを照射した状態で、同一温度、即ち、５１０〔℃〕を維持した状態で３〔分〕間放置する。尚、この際に適用する温度は、第１オーバ・グロース層１４がダメージを受けないように選択しなければならない。
【００４４】
これに依って、第１オーバ・グロース層１４から突出している成長島１３Ａに於ける頂部が再蒸発されたり、或いは、横方向に拡がって平坦化され、成長島１３Ａの高さＨは均一化され、第１オーバ・グロース層１４の厚さに略一致することになる。
【００４５】
また、ＧａＡｓからなる第１オーバ・グロース層１４とＩｎＡｓ層１３或いは成長島１３Ａとの間の歪みに依る効果で成長島１３Ａの移動を生じて等間隔化、即ち、配列が起こる。尚、記号１５で指示した部分はＩｎＡｓ層１３から供給されるＩｎＡｓで構成された二次元の成長島である。
【００４６】
図３参照
３−（１）
ＭＢＥ法を適用することに依り、ＧａＡｓからなる第２オーバ・グロース層１６を形成して成長島１３Ａを完全に覆う。
【００４７】
前記のようにして作製した成長島１３Ａに於けるＰＬ半値幅は、従来の技術に依存した成長島に比較し、１／２〜１／３程度に小さくなっているので、サイズの均一化が起こっていることを確認できる。
【００４８】
本発明では、前記説明した実施の形態に限られることなく、他に多くの改変を実現することができる。
【００４９】
例えば、下地結晶及び第１オーバ・グロース層の主組成としては、ＧａＡｓの他にＡｌＧａＡｓ、ＩｎＧａＰを用いることができ、その場合、成長島の主組成としては、ＩｎＡｓの他にＩｎＰ、ＧａＳｂ、ＩｎＳｂ、或いは、それ等の混合物を用いることができる。
【００５０】
また、このような材料の選択は、他の材料系に於いても可能であり、下地結晶及び第１オーバ・グロース層の主組成をＳｉとし、成長島の主組成をＳｉＧｅ、Ｇｅなどを用いることができる。
【００５１】
【発明の効果】
本発明に依る半導体量子ドットの製造方法に於いては、歪み系ヘテロ結晶を成長させる初期に生成されるＳ−Ｋ型成長島からなる半導体量子ドットを形成する工程と、前記Ｓ−Ｋ型成長島の一部が突出するように、前記Ｓ−Ｋ型成長島の構成材料とは異なる材料からなる第１オーバ・グロース層を形成する工程と、熱処理を施して一定温度で所定時間維持させることで、前記Ｓ−Ｋ型成長島の前記突出する部位を蒸発若しくは横方向に展延して高さを前記第１オーバ・グロース層の表面に合わせる工程と、前記半導体量子ドットと前記第１オーバ・グロース層を覆うように第２オーバ・グロース層を形成する工程とが含まれる。
【００５２】
前記構成を採ることに依り、Ｓ−Ｋ型成長島からなる半導体量子ドットの配置を制御でき、ダメージがない半導体量子ドットを均一サイズで均一な密度で生成させることが可能となり、量子ドットを複数個連結（配列）したデバイス、例えば単電子素子を実現したり、しきい値電流が小さく、温度特性に優れた半導体レーザなどを実現することができる。
【図面の簡単な説明】
【図１】方法の発明に関する実施の形態を説明する為の工程要所に於ける半導体量子ドットを表す要部切断側面図である。
【図２】方法の発明に関する実施の形態を説明する為の工程要所に於ける半導体量子ドットを表す要部切断側面図である。
【図３】方法の発明に関する実施の形態を説明する為の工程要所に於ける半導体量子ドットを表す要部切断側面図である。
【図４】Ｓ−Ｋ型成長島の高さについて説明する為の半導体量子ドットの要部説明図である。
【符号の説明】
１１：ＧａＡｓ基板
１２：ＧａＡｓ層
１３：ＩｎＡｓ層
１３Ａ：成長島
１４：第１オーバ・グロース層
１５：二次元の成長島
１６：第２オーバ・グロース層
【図１】
0004066002.tif 000002
【図２】
0004066002.tif 000003
【図３】
0004066002.tif 000004
【図４】
0004066002.tif 000005