(57)【特許請求の範囲】
【請求項１】
ＬＳＩレイアウトデータの分布密度を示すデータ率の密度偏りを少なくすることによりＬＳＩの製造工程におけるウェハーの平坦性を確保するために行われるレイアウトデータの検証方法であって、検証を行おうとする機能ブロックに隣接して配置される隣接機能ブロックのデータ率を仮想した一定のデータ率を有する仮想データであり当該機能ブロックの検証後に削除される仮想データを当該機能ブロックに隣接して配置することにより、当該機能ブロック単独で当該機能ブロックと前記隣接機能ブロックとが含まれる領域の前記データ率のチェックを行い、当該機能ブロックに加えて前記隣接機能ブロックが配置されたときの前記領域のデータ率を予測できるようにしたことを特徴とするレイアウト密度検証方法。
【請求項２】
複数の機能ブロックを含むＬＳＩのレイアウトデータの検証方法であって、請求項１記載のレイアウト密度検証方法により前記各機能ブロックについて機能ブロック毎にレイアウト密度検証を行う第１のステップと、前記第１のステップにより機能ブロック毎のレイアウト密度検証が終了した機能ブロックを組み合わせて１チップのレイアウトを完成させた後に１チップ全体のレイアウト密度検証を行う第２のステップとを有することを特徴とするレイアウト密度検証方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、レイアウト密度検証方法とレイアウト方法に関し、特に適正なレイアウト密度分布となるようにしたレイアウト密度検証方法とレイアウト方法に関する。
【０００２】
【従来の技術】
近年のＬＳＩ製造工程においてウェハーの平坦性が要求されている。このウェハー平坦性は加工材質や異種材質の面積密度比に大きく依存している。このウェハーの平坦性を確保するために、ＬＳＩの密度偏りをなくすように全領域を細分化し、細分化した各領域に対して密度測定を行う必要がある。なお、このＬＳＩの密度偏りとは、ウェハー上の拡散層やメタル領域（配線部）の分布密度のことを意味する。例えば、ＬＳＩ上の１０ｍｍ×１０ｍｍの領域のデータを５００μｍ□の領域に分割を行って、各領域での拡散層やメタル領域のデータの密度偏りの測定を行っている。
【０００３】
しかし、このような密度チェックを行うには、全レイアウト完了後、１チップＬＳＩ (以下ＬＳＩという）を形成した後でなくては正確な密度チェックが行えないため、修正が必要な場合には下位階層に対してのレイアウト修正もしくはフロアプランの修正を行う必要があり、戻り工数が発生してＴＡＴの増加の原因となっている。
【０００４】
一般的なＬＳＩ設計手法として、特定機能を一塊りとした各機能ブロック (以下マクロブロックという）を個別に形成した後に、階層的にそれらのマクロブロックを配置することによって１つのＬＳＩを形成している。図９はこのＬＳＩレイアウト設計フローにおける密度測定手法のフロー図を示す。
【０００５】
図９において、１チップを構成する各マクロ（１０）をそれぞれ区分し（ステップＳ１）、ステップＳ３ａで、各マクロ（１０）について精度の低い密度チェックを行う。ステップＳ３ａで密度チェックが適正な値でないと、ステップＳ１に戻り、適正な値となるまで繰返す。各マクロの密度チェックが適正な値となると、ステップＳ１０ｂで各マクロのフロアプランとレイアウトを行い、１チップ化し、ステップＳ１１で、この１チップについて完全な密度チェックを行い、この密度チェックがＯＫでなければ、ステップＳ１，Ｓ１０ｂに戻ってこのチュックがＯＫとなるまで繰返し、密度チェックがＯＫとなれば、ステップＳ１２でチェック終了となる。
【０００６】
【発明が解決しようとする課題】
しかし、この従来技術では、ＬＳＩ構成前のマクロブロックが密度基準領域に対して十分な領域を持たない時に、マクロブロック単体として密度チェックを行う事ができず、ＬＳＩを構成するまで密度チェックを行う事ができないという第１の問題があった。例えば、密度基準が５００μｍ×５００μｍの領域で７０％以下であるとした場合、図１０の模式図に示す様に、４００μｍ×５００μｍ□のマクロ１０ｂのデータ率が９０％であると、このマクロ１０ｂの密度チェックをしても、チェック不能のマクロ１０ｃとなり、その領域にエラーのある１チップ２０ａとなってしまう。
【０００７】
また、従来の方法では、図１１のように、マクロブロック単体の密度チェックしか行えず、隣接するマクロブロックのデータ率を考慮したチェックを行う事ができず、ＬＳＩを構成するまでマクロブロックチェック間の密度チェックを行う事ができないという第２の問題があった。
【０００８】
すなわち、図１１の模式図では、７５０μｍ×１５００μｍ□で６０％のデータ率の領域とこの領域の右側に２５０μｍ×１５００μｍ□で８０％のデータ率の領域とがるマクロＡ（１０ｄ）と、これと同様のデータ率でとの領域の左側に高いデータ率の領域をもつマクロＢ（１０ｅ）とがあり、これらを１チップ２０ｂに配置した場合、高いデータ率８０％の領域が１つのマクロとなってエラーとなった１チップ２０ｃとなってしまう。
【０００９】
さらに、従来の方法では、マクロブロック等のレイアウト内部で発生した低密度規準違反個所へのレイアウト修正方法は人手で計算し不足分を追加するよりなかったが、レイアウト形状や密度基準が複雑になれば計算を行うのに膨大な時間がかかるという第３の問題があった。
【００１０】
また、従来マクロブロック等のレイアウト内部の高密度規準違反個所へのレイアウト修正方法も人手で計算し過密分を削除していたが、レイアウト形状や密度基準が複雑になれば、この計算を行うのに膨大な時間がかかるという第４の問題があった。
【００１１】
さらに、従来のフローを見て解るように、ＬＳＩ全体の密度チェックは各マクロブロックすべてが完成し、配置するまでチェックを行う事ができず、全レイアウトが揃って始めてチェックを行う事ができるようになったために、検証の効率が非常に悪いという第５の問題があった。
【００１２】
以上の問題により、１チップ構成後に発生するマクロブロックそのものが原因で発生する密度基準違反はもしくは、マクロブロックとマクロブロックデータ分布によってマクロブロック間で発生する密度基準違反は、各マクロブロックの修正もしくはフロアプランの変更を余儀なくされ、ＴＡＴの増加、チップサイズ変更等の問題を生じている。
【００１３】
本発明の主な目的は、このようなマクロブロックやマクロブロック間で発生する密度基準違反を効率よく除去し、各マクロブロックの修正やフロアプランの変更をなくし、ＴＡＴを短縮し、チップサイズ変更等の問題をなくしたレイアウト密度検証方法とレイアウト方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明のレイアウト密度検証方法は、ＬＳＩレイアウトデータの分布密度を示すデータ率の密度偏りを少なくすることによりＬＳＩの製造工程におけるウェハーの平坦性を確保するために行われるレイアウトデータの検証方法であって、検証を行おうとする機能ブロックに隣接して配置される隣接機能ブロックのデータ率を仮想した一定のデータ率を有する仮想データであり当該機能ブロックの検証後に削除される仮想データを当該機能ブロックに隣接して配置することにより、当該機能ブロック単独で当該機能ブロックと前記隣接機能ブロックとが含まれる領域の前記データ率のチェックを行い、当該機能ブロックに加えて前記隣接機能ブロックが配置されたときの前記領域のデータ率を予測できるようにしたことを特徴とする。
【００１５】
また、本発明のレイアウト密度検証方法は、複数の機能ブロックを含むＬＳＩのレイアウトデータの検証方法であって、上記レイアウト密度検証方法により前記各機能ブロックについて機能ブロック毎にレイアウト密度検証を行う第１のステップに加えて、前記第１のステップにより機能ブロック毎のレイアウト密度検証が終了した機能ブロックを組み合わせて１チップのレイアウトを完成させた後に１チップ全体のレイアウト密度検証を行う第２のステップをさらに有することを特徴とする。
【００１９】
【発明の実施の形態】
次に本発明の実施形態を図面により詳細に説明する。図１は本発明の一実施形態を説明するフロー図である。本発明においては、従来例の図９のフローに対して、各マクロに対してダミーデータを付加するステップＳ２を設けたことを特徴とする。
【００２０】
すなわち、図１において、各マクロ１０を用意し（ステップＳ１）、ステップＳ２で、各マクロに対してダミーデータ（仮想データ）を付加する。この状態で、ステップＳ３の精度の高い密度チェックを実施し、各マクロの密度チェックがＯＫでなければ、ステップＳ１に戻り、この各マクロの密度チュックがＯＫとなるまで繰返し、密度チェックがＯＫとなれば、ステップＳ１０で、１チップにまとめて１チップ化し、ステップＳ１０で、１チップ全体の密度チュックを行うが、ここでは各マクロの密度チュックがＯＫとなっているので、そのままステップＳ１２に行き終了となる。
【００２１】
ここで、図１のフローにおける本発明の基本的考え方を、図２（ａ）〜（ｃ）の模式図により説明する。なお、図１では、マクロブロック単体では密度基準の基準領域を満たさないものに、図２（ｃ）に示すように、仮想データを加える事により、密度チェックを行えるようにしたものであるが、本発明では、図２（ａ）（ｂ）に示すように、仮想データを加えることも、差し引くような場合も含んでいる。
【００２２】
図２（ａ）〜（ｃ）において、検証を行おうとするマクロブロックもしくはチップそのもののレイアウト３０の内部もしくは周辺部へ複数のデータ率を持つ仮想データ３１を、一時的に配置し本来のレイアウトに加える (図２（ａ）の場合）、もしくは本来のレイアウト３０から仮想データ３１を差し引く事により（図２（ｂ）の場合）、仮想的なレイアウト (仮想レイアウトという）３２，３３を形成する。もしくは図２（ｃ）の場合のように、本来のレイアウト３０の周囲に仮想データ３４を配置して仮想レイアウト３５を構成する。
【００２３】
このようにして作成した仮想レイアウト３２，３３，３５に対して対して密度チェックを行う事により、１チップＬＳＩの構成前もしくはレイアウト修正前に詳細なデータ率分布を求めることができることを特徴としている。
【００２４】
なお、図２（ｃ）では、マクロブロック３１の周辺に、基準に対して均一と考えられる密度になる様に適当な大きさの仮想データ３４をアレイ状に配置して加算することにより、仮想レイアウト３５を構成している。また、図１はマクロブロック単体では密度基準の基準領域を満たさないものに、図２（ｃ）に示すように仮想データを加える事により、密度チェックを行えるようにしたものである。このときに、図１に示すように、仮想データのデータ率を変動させ密度チェックを行う事により、マクロブロックの密度規準遵守の可否について検討することができるようになる。
【００２５】
この検討をもとにフロアプランを行ってＬＳＩを構成する事により、ＬＳＩ構成後に発覚する密度基準違反をマクロブロック作成時に発見する事ができ、従来では不可能であったＬＳＩ構成前の密度基準チェックを行えるようになる。このことにより、図３、図４の模式図に示すように基準違反修正のための戻り工数を削減することができるようになる。
【００２６】
すなわち、図３においては、４００μｍ×５００μｍ□で９０％のデータ率の領域のマクロ１０に、仮想データとして１００μｍ×５００μｍ□で０％のデータ率の領域のマクロを付加した合成マクロ１１を作り、その密度チェックをすると、５００μｍ×５００μｍ□で７２％のデータ率の領域のチェックマクロ１２が出来ることになるが、これではデータ率が大きすぎてエラーとなる。そこで、レイアウト・フロアプランの修正が必要となり、エラーのない１チップＩＣ２０が出来るまで繰返えされる。
【００２７】
また、図４の模式図においては、４００μｍ×５００μｍ□で８０％のデータ率の領域のマクロ１０ａに対して、任意のデータ率をもつダミーデータを基準領域に配置する（ステップＳ２）。すなわち、仮想データとして１００μｍ×５００μｍ□で０％のデータ率の領域を付加した合成マクロ１１ａのデータ率を計算して５００μｍ×５００μｍ□で６４％のデータ率の領域のチェックマクロ１２ａに、また仮想データとして１００μｍ×５００μｍ□で１０％のデータ率の領域を付加した合成マクロ１１ｂのデータ率を計算して５００μｍ×５００μｍ□で６６％のデータ率の領域のチェックマクロ１２ｂに、仮想データとして１００μｍ×５００μｍ□で２０％のデータ率の領域を付加した合成マクロ１１ｃのデータ率を計算して５００μｍ×５００μｍ□で６８％のデータ率の領域のチェックマクロ１２ｃに、……そして仮想データとして１００μｍ×５００μｍ□で１００％のデータ率の領域を付加したマクロ１１ｎのデータ率を計算して５００μｍ×５００μｍ□で８４％のデータ率の領域のマクロ１２ｎにしたものをそれぞれ用意する。そして、これらの中からデータ率の適正な領域のマクロ１２を決定し（ステップＳ３）、適正な領域のマクロとなった場合に１チップＩＣ２０を構成する。
【００２８】
図５は本発明の第２の実施形態のフロー図である。本実施形態では、各マクロ１０の密度チェック（ステップＳ３）の後に、レイアウト周辺部の適正データ率を入手するステップＳ４がそれぞれ付加されている。本実施形態は、マクロブロック周辺に、図２（ｃ）に示すように、仮想データを配置し仮想レイアウトを構成し、仮想データのデータ率を必要に応じて変更しながら、仮想レイアウトの密度チェックを行い基準の合否を調べる事により、あらかじめ隣接するマクロブロックの許容できる密度情報を得ることができる事を示している。
【００２９】
図６は図５の具体例を示す模式図で、２００μｍ×２００μｍ□で６０％のデータ率の領域のマクロ１０ｂの外周に、任意のデータ率ｘ（ｘ＝０，１０，２０……１００）をもつダミーデタデータの付加マクロ１３を配置する。そして、図のように、マクロ１０ｂの上側にデータ率３０〜７０％のものが配置可能で、下側にデータ率１０〜４０％のものが配置可能で、左にデータ率２０〜６０％，３０〜６０％のものが配置可能で、右にデータ率１０〜４０％，２０〜６０％のものが配置可能である領域のチェックマクロ１４があるとする。これらは、マクロ内にデータ密度の疎密があるため、その限度が異っている。その周囲に配置するデータ率を考えて、マクロが適正か否かを決定する（ステップＳ３）。適正であれば、１チップ２０を構成し、適正でなければ、最初のマクロ１０ｂに戻り、その処理を繰返えす。
【００３０】
このように得られた情報を元にフロアプランを行うことにより、適切な密度分布をもつＬＳＩ構成が可能となり、ＬＳＩ構成後に密度基準違反が発生する事がなくなる。これにより第２の問題点を解決する事ができる。
【００３１】
図７は本発明の第３の実施形態のフロー図である。本実施形態は、各マクロ１０にダミーデータを設けて計算するステップＳ２の代りに、ステップＳ３のデータ密度が適正でない時の戻りパスにステップＳ５を挿入したものである。また、１チップ化のステップ１０ａの後の密度チェック（ステップＳ１１）で、そのデータ密度が適正でない時の戻りパスにステップＳ１２を挿入したものである。
【００３２】
このステップＳ５，Ｓ１２は、付加すべき、または減らすべき適正なデータ率を入手することにより、計算せずにデータ修正に必要なデータ率を求める処理である。従って、迅速なデータ修正を行うことが出来る。
【００３３】
まず、図２（ａ）は低密度規準違反個所をもつマクロブロックもしくは１チップそのものの内部へ、密度基準に対して均一と考えられる密度になる様に適当な大きなの仮想データをアレイ状に配置し、たし合せる事により仮想レイアウトを構成する事を示している。
【００３４】
ここでは仮想データのデータ率を必要に応じて変更しながら、仮想レイアウトの密度チェックを行い基準の合否を調べる事により、図７に示すように、レイアウト内での低密度違反個所へ配置が必要なデータ率がわかり、低密度規準違反個所の迅速な修正を行う事ができる。この事により第３の問題点が解決できる。
【００３５】
また、図２（ｂ）は高密度基準違反をもつマクロブロック、または１チップそのものの内部へ、密度基準に対して均一と考えられる密度になる様に適当な大きさの仮想データをアレイ状に配置し本来のデータより仮想データを引く事により、仮想レイアウトを構成したものある。ここで、仮想データのデータ率を必要に応じて変更しながら、仮想レイアウトの密度チェックを行い基準の合否を調べる事により、図７に示すように、レイアウト内での低密度違反個所へ配置が必要なデータ率がわかり低密度規準違反個所の迅速な修正を行う事ができる事を示している。これにより第４の問題点を解決する事ができる。
【００３６】
図８は、本発明の第５の実施形態のフロー図であり、入手の遅れているような場合で、マクロブロックが不明のとき、ステップＳ６として、そのマクロブロックの代りに、適当と思われるデータ率を持つアレイ状に配置された仮想データをもつマクロを、真のマクロブロック領域に配置して、仮想の１チップを作成（ステップＳ１０ａ）する事により、仮想的にＬＳＩを構成し、仮想密度チェックを行い（ステップＳ１１ａ）、仮想密度検証を終了させ（ステップＳ１４ａ）、検証を進めることが出来る。そして、ステップＳ１５で、真のデータを入手した時に、その仮想データを真のデータに入替えて真の１チップを作成し、密度チェックを行う事ができるようになる（ステップＳ１６）。
【００３７】
このように、詳細にチェックを行う事により、全マクロブロックが揃う前に全マクロブロックを配置したレイアウトの密度チェックが可能となり、早期にレイアウト修正を行うことができることを示しており、これにより第５の問題点を解決する事ができる。
【００３８】
【発明の効果】
以上説明したように、本発明によれば、ＬＳＩ構成前のマクロブロックが密度基準領域に対して十分な領域を持たない時にもマクロブロック単体として密度チェックを行う事ができ、ＬＳＩを構成する密度チェックを行う事ができ、さらに隣接するマクロブロックのデータ率を考慮したチェックを行う事ができ、ＬＳＩを構成するまでマクロブロック間の密度チェックを行う事ができ、密度基準違反が発生する事がなくなるという効果がある。
【００３９】
さらに、仮想データのデータ率を必要に応じて変更しながら、仮想レイアウトの密度チェックを行うので、レイアウト内での密度違反個所へ配置が必要なデータ率が変わり、密度規準違反個所の迅速な修正を行う事ができ、また、全マクロブロックが揃う前に全マクロブロックを配置したレイアウトの密度チェックが可能となり、早期にレイアウト修正を行うことができるという効果もある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のレイアウト検証方法を説明するフロー図。
【図２】（ａ）（ｂ）（ｃ）は図１の基本的の考え方を説明するレイアウト図。
【図３】図１のレイアウト検証を説明するレイアウトの模式図。
【図４】図１の具体例を説明するレイアウトの模式図。
【図５】本発明の第２の実施形態のレイアウト検証方法のフロー図。
【図６】図５の具体例を説明するレイアウトの模式図。
【図７】本発明の第３の実施形態のレイアウト検証方法のフロー図。
【図８】本発明の第４の実施形態のレイアウト検証方法のフロー図。
【図９】従来例のレイアウト検証方法を説明するフロー図。
【図１０】図９の問題点を説明するレイアウトの模式図。
【図１１】図９の他の問題点を説明するレイアウトの模式図。
【符号の説明】
１０，１０ａ〜１０ｅ    マクロ
１１，１１ａ〜１１ｎ    合成マクロ
１２，１２ａ〜１２ｎ，１４    チェックマクロ
１３    付加マクロ
２０，２０ａ〜２０ｃ    １チップＩＣ
３０    レイアウト
３１，３４    仮想データ
３２，３３，３５    仮想レイアウト
Ｓ１〜Ｓ１５    処理ステップ
【図１】
0004107818.tif 000002
【図２】
0004107818.tif 000003
【図３】
0004107818.tif 000004
【図４】
0004107818.tif 000005
【図５】
0004107818.tif 000006
【図６】
0004107818.tif 000007
【図７】
0004107818.tif 000008
【図８】
0004107818.tif 000009
【図９】
0004107818.tif 000010
【図１０】
0004107818.tif 000011
【図１１】
0004107818.tif 000012