(57)【特許請求の範囲】
【請求項１】
少なくとも一対のビットラインと、
前記ビットラインのうちのいずれか一つを選択する選択回路と、
前記選択されたビットラインをプリチャージするプリチャージ回路と、
電源電圧を利用して所定のバイアス電圧を発生する直流電圧発生回路と、
前記バイアス電圧が供給され、第１及び第２制御信号に応答して前記バイアス電圧より低い基準電圧を発生する基準電圧発生回路と、
前記選択されたビットライン上の電圧及び前記基準電圧に従って感知及び増幅動作を実行する感知増幅回路と、を含み、
前記感知増幅回路は、
第１及び第２信号ラインと、
前記第１信号ラインと前記第２信号ラインとの間に連結され、第１端子の電圧と第２端子の電圧との間の電圧差を増幅する感知増幅器と、
前記第１端子と前記第２端子との間に連結され、第３制御信号に応答して前記第１端子と前記第２端子との電圧を等化する等化器と、
前記第１信号ラインと前記第１端子との間に連結され、前記選択されたビットラインの電圧に従って可変される抵抗値を有する第１アクティブロード素子と、
前記第１信号ラインと前記第２端子との間に連結され、前記基準電圧に従って可変される抵抗値を有する第２アクティブロード素子と、
を含み、
前記基準電圧発生回路は第１及び第２ＰＭＯＳトランジスタと第１及び第２ＮＭＯＳトランジスタとを含み、前記第１ＰＭＯＳトランジスタ及び前記第１ＮＭＯＳトランジスタは前記電源電圧と前記基準電圧との間に直列に連結され、前記制御信号及び前記バイアス電圧によって各々制御され、前記第２ＰＭＯＳトランジスタは前記電源電圧と前記基準電圧との間に連結され、前記第２制御信号によって制御され、そして第２ＮＭＯＳトランジスタは前記基準電圧と接地電圧との間に連結され、前記第２制御信号によって制御されることを特徴とする半導体メモリ装置。
【請求項２】
前記第１信号ラインは前記感知増幅器の動作状態に従って接地電圧または電源電圧が供給され、前記第２信号ラインは接地電圧に固定されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１信号ラインは、前記第３制御信号が活性化される時に、前記接地電圧が供給され、前記第３制御信号が非活性化される時に、前記電源電圧が供給されることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記第１アクティブロード素子はＰＭＯＳトランジスタであり、前記ＰＭＯＳトランジスタは前記選択されたビットラインに連結されたゲート、前記第１信号ラインに連結されたソース、及び前記第１端子に連結されたドレインを有することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項５】
前記第２アクティブロード素子はＰＭＯＳトランジスタであり、前記ＰＭＯＳトランジスタは前記基準電圧に連結されたゲート、前記第１信号ラインに連結されたソース、及び前記第２端子に連結されたドレインを有することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項６】
前記第１信号ラインは接地電圧に固定され、前記第２信号ラインは前記感知増幅器の動作状態に従って前記接地電圧または電源供給が供給されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
前記第２信号ラインは、前記第３制御信号が活性化される時に、前記接地電圧が供給され、前記第３制御信号が非活性化される時に、前記電源電圧が供給されることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記第１アクティブロード素子はＮＭＯＳトランジスタであり、前記ＮＭＯＳトランジスタは前記選択されたビットラインに連結されたゲート、前記第１信号ラインに連結されたソース、及び前記第１端子に連結されたドレインを有することを特徴とする請求項６に記載の半導体メモリ装置。
【請求項９】
前記第２アクティブロード素子はＮＭＯＳトランジスタであり、前記ＮＭＯＳトランジスタは前記基準電圧に連結されたゲート、前記第１信号ラインに連結されたソース、及び前記第２端子に連結されたドレインを有することを特徴とする請求項６に記載の半導体メモリ装置。
【請求項１０】
前記感知増幅回路は第４及び第５制御信号に応答して前記第１端子の増幅電圧をデータラインに伝達し、前記第２端子の増幅電圧を前記選択されたビットラインに伝達する手段をさらに含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１１】
前記手段は第１ＮＭＯＳトランジスタと第２ＮＭＯＳトランジスタとを含み、
前記第１ＮＭＯＳトランジスタは前記感知増幅器の第２端子に連結されたドレイン、前記選択されたビットラインに連結されたソース、及び前記第４制御信号を受け取るように連結されたゲートを有し、
前記第２ＮＭＯＳトランジスタは前記感知増幅器の第１端子に連結されたドレイン、前記データラインに連結されたソース、及び前記第５制御信号を受け取るように連結されたゲートを有することを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記感知増幅器はラッチ型感知増幅器であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１３】
前記第３制御信号が活性化される時に、前記感知増幅器の第１端子及び第２端子は、フローティング状態及び接地電圧のうちのいずれか一つに等化されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１４】
前記選択されたビットラインの電圧が十分に感知された後に、前記基準電圧発生回路は前記制御信号に応答して前記バイアス電圧より高い前記基準電圧を発生することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１５】
前記感知増幅回路の動作が完了する時に、前記基準電圧発生回路は前記制御信号に応答して接地電圧を有する基準電圧を発生することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１６】
少なくとも一対のビットラインと、
前記ビットラインのうちのいずれか一つを選択する選択回路と、
前記選択されたビットラインをプリチャージするプリチャージ回路と、
電源電圧を利用して所定のバイアス電圧を発生する直流電圧発生回路と、
前記バイアス電圧が供給され、第１及び第２制御信号に応答して前記バイアス電圧より低い基準電圧を発生する基準電圧発生回路と、
前記選択されたビットライン上の電圧及び前記基準電圧に従って感知及び増幅動作を実行する感知増幅回路と、を含み、
前記感知増幅回路は、
感知増幅イネーブル信号ライン及び接地電圧に連結され、第１端子の電圧と第２端子の電圧との間の電圧差を増幅する感知増幅器と、
前記感知増幅イネーブル信号ラインと前記感知増幅器の第１端子との間に連結され、前記選択されたビットラインの電圧によって制御される第１ＰＭＯＳトランジスタと、
前記感知増幅イネーブル信号ラインと前記感知増幅器の第２端子との間に連結され、前記基準電圧によって制御される第２ＰＭＯＳトランジスタと、
前記第１端子及び第２端子の間に連結され、第３制御信号によって制御される第１ＮＭＯＳトランジスタと、
前記感知増幅器の第１端子と前記選択されたビットラインとの間に連結される第２ＮＭＯＳトランジスタと、
前記感知増幅器の第２端子とデータラインとの間に連結される第３ＮＭＯＳトランジスタと、を含み、
前記第２及び第３ＮＭＯＳトランジスタは第４及び第５制御信号によって各々制御され、
前記基準電圧発生回路は第１及び第２ＰＭＯＳトランジスタと第１及び第２ＮＭＯＳトランジスタとを含み、前記第１ＰＭＯＳトランジスタ及び前記第１ＮＭＯＳトランジスタは前記電源電圧と前記基準電圧との間に直列に連結され、前記制御信号及び前記バイアス電圧によって各々制御され、前記第２ＰＭＯＳトランジスタは前記電源電圧と前記基準電圧との間に連結され、前記第２制御信号によって制御され、そして前記第２ＮＭＯＳトランジスタは前記基準電圧と接地電圧との間に連結され、前記第２制御信号によって制御されることを特徴とする半導体メモリ装置。
【請求項１７】
前記感知増幅イネーブル信号ラインは、前記感知増幅器が非活性化される時に、接地電圧が供給され、前記感知増幅器が活性化される時に、電源電圧が供給されることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記第３制御信号が活性化される時に、前記感知増幅器の第１端子及び第２端子は、フローティング状態及び接地電圧のうちのいずれか一つに等化されることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１９】
前記選択されたビットラインの電圧が十分に感知された後に、前記基準電圧発生回路は前記制御信号に応答して前記バイアス電圧より高い前記基準電圧を発生することを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項２０】
前記感知増幅回路の動作が完了する時に、前記基準電圧発生回路は前記制御信号に応答して接地電圧を有する基準電圧を発生することを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項２１】
少なくとも一対のビットラインと、
前記ビットラインのうちのいずれか一つを選択する選択回路と、
前記選択されたビットラインをプリチャージするプリチャージ回路と、
電源電圧を利用して所定のバイアス電圧を発生する直流電圧発生回路と、
前記バイアス電圧が供給され、第１及び第２制御信号に応答して前記バイアス電圧より低い基準電圧を発生する基準電圧発生回路と、
前記選択されたビットライン上の電圧及び前記基準電圧に従って感知及び増幅動作を実行する感知増回路と、を含み、
前記感知増幅回路は、
感知増幅イネーブル信号ライン及び接地電圧に連結され、第１端子の電圧と第２端子の電圧との間の電圧差を増幅する感知増幅器と、
前記感知増幅器の第１端子と接地電圧との間に連結され、前記選択されたビットラインの電圧によって制御される第１ＮＭＯＳトランジスタと、
前記感知増幅器の第２端子と前記接地電圧との間に連結され、前記基準電圧によって制御される第２ＮＭＯＳトランジスタと、
前記第１端子及び第２端子の間に連結され、第３制御信号によって制御される第３ＮＭＯＳトランジスタと、
前記感知増幅器の第１端子と前記選択されたビットラインとの間に連結される第４ＮＭＯＳトランジスタと、
前記感知増幅器の第２端子とデータラインとの間に連結される第５ＮＭＯＳトランジスタと、を含み、
前記第４及び第５ＮＭＯＳトランジスタは第４及び第５制御信号によって各々制御され、
前記基準電圧発生回路は、第１及び第２ＰＭＯＳトランジスタと第１及び第２ＮＭＯＳトランジスタとを含み、前記第１ＰＭＯＳトランジスタ及び前記第１ＮＭＯＳトランジスタは前記電源電圧と前記基準電圧との間に直列に連結され、前記制御信号及び前記バイアス電圧によって各々制御され、前記第２ＰＭＯＳトランジスタは前記電源電圧と前記基準電圧との間に連結され、前記第２制御信号によって制御され、そして前記第２ＮＭＯＳトランジスタは前記基準電圧と接地電圧との間に連結され、前記第２制御信号によって制御されることを特徴とする半導体メモリ装置。
【請求項２２】
前記感知増幅イネーブル信号ラインは、前記感知増幅器が非活性化される時に、接地電圧が供給され、前記感知増幅器が活性化される時に、電源電圧が供給されることを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２３】
前記第３制御信号が活性化される時に、前記感知増幅器の第１端子及び第２端子は、フローティング状態及び接地電圧のうちのいずれか一つに等化されることを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２４】
前記選択されたビットラインの電圧が十分に感知された後に、前記基準電圧発生回路は前記制御信号に応答して前記バイアス電圧より高い前記基準電圧を発生することを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２５】
前記感知増幅回路の動作が完了する時に、前記基準電圧発生回路は前記制御信号に応答して接地電圧を有する基準電圧を発生することを特徴とする請求項２１に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものである、さらに具体的には、本発明はメモリセルに貯蔵されたデータを感知増幅する感知増幅回路に関するものである。
【０００２】
【従来の技術】
この分野の通常的な知識を有する者によく知られたように、感知増幅器は半導体メモリ装置の動作スピードを決める構成要素の一つである。このような理由により、動作スピードが速く、感知能力の変化が小さい感知増幅器が要求されている。このような要求を満足することができる感知増幅器として、ラッチ型感知増幅器が提案されてきた。
【０００３】
感知増幅器の多様な例が特許文献１に“メモリ用の低電力感知増幅器”というタイトルで、特許文献２に“Ｄａｔａ  Ｓｅｎｓｅ  ＡＭＰ”というタイトルで、特許文献３に“不揮発性強誘電体メモリ素子の駆動回路”というタイトルで、特許文献４に“Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｍｅｍｏｒｙ”というタイトルで、特許文献５に“Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ  Ｗｉｔｈ  Ｒｅｆｅｒｅｎｃｅ  Ｃｅｌｌ  Ａｒｒａｙ  Ｂｌｏｃｋｓ”というタイトルで、特許文献６に“Ｓｅｌｆ−Ｂｉａｓｉｎｇ  Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ”というタイトルで、特許文献７に“ＳＥＮＳＥ  ＡＭＰＬＩＦＩＥＲ  ＦＯＲ  ＭＥＭＯＲＹ  ＡＲＲＡＹＳ”というタイトルで、特許文献８に“ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＳＴＯＲＡＧＥ”というタイトルで、特許文献９に“ＳＥＮＳＥ  ＡＭＰＬＩＦＩＥＲ”というタイトルで各々開示されている。
【０００４】
【特許文献１】
大韓民国出願公開第２０００−９７７２号明細書
【特許文献２】
大韓民国出願公開第２０００−４１５７６号明細書
【特許文献３】
大韓民国出願公開第１９９９−８５０６８号明細書
【特許文献４】
米国特許第５，４５５，７８６号明細書
【特許文献５】
米国特許第５，９５９，９２２号明細書
【特許文献６】
米国特許第６，１６９，４２４号明細書
【特許文献７】
特開平１１−２１９５９１号公報
【特許文献８】
特開平１２−７６８５６号公報
【特許文献９】
特開平１１−２６００６４号公報
【０００５】
図１は従来の技術による半導体メモリ装置の感知増幅器を示す回路図である。図１に示したように、半導体メモリ装置１０はビットラインＢＬＭ、ＢＬＲの間に連結されたラッチ型感知増幅器１２を含む。感知増幅器１２は二つのＰＭＯＳトランジスタＭＰ０、ＭＰ１と二つのＮＭＯＳトランジスタＭＮ０、ＭＮ１とで構成される。ＰＭＯＳトランジスタＭＰ０は信号ラインＳＡＰとビットラインＢＬＭとの間に形成される電流通路と、ビットラインＢＬＲに直接連結されたゲートとを有する。ＰＭＯＳトランジスタＭＰ１は信号ラインＳＡＰとビットラインＢＬＲとの間に形成される電流通路と、ビットラインＢＬＭに直接連結されたゲートとを有する。ＮＭＯＳトランジスタＭＮ０はビットラインＢＬＭと信号ラインＳＡＮとの間に形成された電流通路と、ビットラインＢＬＲに直接連結されたゲートとを有する。ＮＭＯＳトランジスタＭＮ１はビットラインＢＬＲと信号ラインＳＡＮとの間に形成された電流通路と、ビットラインＢＬＭに直接連結されたゲートとを有する。ビットラインＢＬＭにはメモリセルＭＣが連結され、ビットラインＢＬＲには基準電圧供給回路１４が連結されている。基準電圧供給回路１４は二つのＮＭＯＳトランジスタＭＮ２、ＭＮ３とキャパシタＣｒとで構成され、図面に示したように連結されている。
【０００６】
図２は図１に示した感知増幅器の動作を説明するための動作タイミング図である。図１及び図２を参照して従来技術による感知増幅器の動作を以下、詳細に説明する。
【０００７】
先ず、図２に示したように、制御信号ＲＥＦ＿ＥＮがローレベルからハイレベルに遷移することによって、ＶＲＥＦ電圧に相応する電荷がＮＭＯＳトランジスタＭＮ３を通じてキャパシタＣｒに充電される。キャパシタＣｒに充電された電荷量はＣｒ＊ＶＲＥＦになる。キャパシタＣｒに電荷が充電された後に、制御信号ＲＥＦ＿ＥＮはハイ−ロー遷移（ｈｉｇｈ−ｔｏ−ｌｏｗ  ｔｒａｎｓｉｔｉｏｎ）する。その次に、制御信号ＤＭＰ＿ＥＮがローレベルからハイレベルに遷移することによって、前記キャパシタＣｒに充電された電荷がＮＭＯＳトランジスタＭＮ２を通じてビットラインＢＬＲに伝達される。これと同時に、メモリセルＭＣに貯蔵された電荷がビットラインＢＬＭに伝達される。この時に、ビットラインＢＬＭの電圧はビットラインＢＬＲの電圧より高いか、または低い。例えば、メモリセルＭＣにデータ‘１’が貯蔵されれば、ビットラインＢＬＭの電圧（例えば、１．１Ｖ）はビットラインＢＬＲの電圧（例えば、０．８５Ｖ）より高い。メモリセルＭＣにデータ‘０’が貯蔵されれば、ビットラインＢＬＭの電圧（例えば、０．６Ｖ）はビットラインＢＬＲの電圧（例えば、０．８５Ｖ）より低い。これはビットラインＢＬＭ、ＢＬＲの間に微細な電圧差が生じることを意味する。以後、制御信号ＳＡＰラインは電源電圧Ｖｃｃになり、制御信号ＳＡＰラインには特定電圧Ｖａより低い接地電圧ＧＮＤが供給される。すなわち、感知増幅器が動作することによって、ビットラインＢＬＭ、ＢＬＲの間の微細な電圧差が増幅される。
【０００８】
前述した感知増幅器は感知マージンが減少し、感知スピードが遅いという短所を有する。感知増幅器が動作する前に、ビットラインＢＬＭ、ＢＬＲの間の電圧差がＰＭＯＳトランジスタのターンオン電圧、またはしきい電圧より大きければ、ビットラインＢＬＭの電圧はＰＭＯＳトランジスタＭＰ０を通じて接地電圧の信号ラインＳＡＰに放電される。例えば、データ‘１’のメモリセルがアクセスされる場合に、ビットラインＢＬＭの電圧（例えば、１．１Ｖ）は低くなる。これはビットラインの間の電圧差を減少させる。したがって、感知増幅器の感知マージンが減少するだけではなく、感知スピードも低下する。逆に、感知増幅器が動作する以前に、ビットラインＢＬＭ、ＢＬＲの間の電圧差がＮＭＯＳトランジスタのターン−オン電圧、またはしきい電圧より大きければ、信号ラインＳＡＰの特定電圧ＶａはＮＭＯＳトランジスタＭＮ０を通じてビットラインＢＬＭまたはＢＬＲに供給される。例えば、データ‘０’のメモリセルがアクセルされる場合に、ビットラインＢＬＭの電圧（例えば、０．６Ｖ）は高くなる。これはビットラインＢＬＭ、ＢＬＲの間の電圧差を減少させる。したがって、感知増幅器の感知マージンが減少するだけではなく、感知スピードも低下する。
【０００９】
従来の技術の基準電圧供給回路１４の場合に、キャパシタＣｒがＮＭＯＳトランジスタＭＮ３を通じて伝達される電荷によって充電され、その次に、そのように充電された電荷はＮＭＯＳトランジスタＭＮ２を通じてビットラインＢＬＲに伝達される。これはキャパシタＣｒに充電された電荷がビットラインＢＬＲに伝達されるまで感知増幅器を動作できないようにする。結果的に、キャパシタＣｒにＶＲＥＦ電圧を充電するための時間が必要になるので、感知増幅器の感知スピードは低下する。さらに、ビットラインＢＬＭのローディングキャパシタンスがビットラインＢＬＲのローディングキャパシタンスと異なるので、感知増幅器の感知能力が大きく変化する可能性がある。
【００１０】
前述した感知増幅回路に供給される基準電圧はメモリセルと異なる常誘電体キャパシタ（ｐａｒａｅｌｅｃｔｒｉｃ  ｃａｐａｃｉｔｏｒ）を利用して生成される。そのような基準電圧はメモリセルと同一の強誘電体キャパシタを利用して生成することができる。そのような基準電圧発生回路は特許文献１０に“Ｍｅｔｈｏｄｓ  Ｏｆ  Ｏｐｅｒａｔｉｎｇ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅｓ  Ｈａｖｉｎｇ  Ｒｅｃｏｎｉｇｕｒａｂｌｅ  Ｂｉｔ  Ｌｉｎｅｓ”というタイトルで掲載されている。特許文献１０の基準電圧発生回路が図３に示している。図３を参照すると、基準電圧発生回路３５０は二つのＮＭＯＳトランジスタ３５１、３５３と二つの強誘電体キャパシタ３５２、３５４とで構成される。基準電圧発生回路３５０の強誘電体キャパシタ３５２、３５４はメモリセル３１０を構成する強誘電体キャパシタ３１２と同一に形成されたものである。強誘電体キャパシタを利用して基準電圧を生成することによって、メモリセル状態と一番類似な基準電圧を生成することができる。
【００１１】
【特許文献１０】
米国特許第６，０９７，６２４号明細書
【００１２】
しかし、一つの基準電圧発生回路の強誘電体キャパシタが複数のメモリセルの書き込み／読み出し動作を担当するので、強誘電体固有の特性として、疲労（ｆａｔｉｇｕｅ）特性が弱くなる。特許文献１０の基準電圧発生回路３５０において、強誘電体キャパシタの電荷がビットラインに印加されることによって、基準電圧が生成される。これは基準電圧発生回路３５０の強誘電体キャパシタがメモリセルのようにメモリセルの電荷分布を有することを意味する。そのような電荷分布は基準電圧が一定しないようにし（または基準電圧が所定の範囲内に分布するようにし）、その結果、感知マージンが減少する。
【００１３】
【発明が解決しようとする課題】
本発明の目的は、ビットラインに直接連結されない構造の感知増幅回路を含む半導体メモリ装置を提供することである。
【００１４】
本発明の他の目的は感知スピードを向上させることができる感知増幅回路を含む半導体メモリ装置を提供することである。
【００１５】
本発明のまた他の目的は、安定した感知能力を確保できる感知増幅回路を含む半導体メモリ装置を提供することである。
【００１６】
本発明のまた他の目的は、強誘電体キャパシタに代えて電源電圧を利用して基準電圧を発生する回路を含む半導体メモリ装置を提供することである。
【００１７】
【課題を解決するための手段】
上述の目的を解決するための本発明の特徴によると、半導体メモリ装置は少なくとも一対のビットラインと、前記ビットラインのうちのいずれか一つを選択する選択回路と、前記選択されたビットラインをプリチャージするプリチャージ回路と、電源電圧を利用して所定のバイアス電圧を発生する直流電圧発生回路と、前記バイアス電圧が供給され、第１及び第２制御信号に応答して前記バイアス電圧より低い基準電圧を発生する基準電圧発生回路と、前記選択されたビットライン上の電圧及び前記基準電圧に従って感知及び増幅動作を実行する感知増幅回路と、を含む。
【００１８】
前記感知増幅回路はラッチ型感知増幅器を含む。ラッチ型感知増幅器は第１信号ラインと第２信号ラインとの間に連結され、第１端子の電圧と第２端子の電圧との間の電圧差を増幅する。等化器は前記第１端子と前記第２端子との間に連結され、第１制御信号に応答して前記第１端子及び前記第２端子の電圧を等化する。第１アクティブロード素子は前記第１信号ラインと前記第１端子との間に連結され、ビットラインの電圧に従って可変される抵抗値を有する。第２アクティブロード素子は前記第１信号ラインと前記第２端子との間に連結され、前記基準電圧に従って可変される抵抗値を有する。前記半導体メモリ装置は第２制御信号に応答して前記第１端子の増幅電圧を相補ビットラインに伝達し、前記第２端子の増幅電圧を前記ビットラインに伝達する手段をさらに含む。
【００１９】
本発明の他の特徴によると、半導体メモリ装置は感知増幅イネーブル信号ライン及び接地電圧に連結され、第１端子の電圧と第２端子の電圧との間の電圧差を増幅する感知増幅器と、前記感知増幅イネーブル信号ラインと前記感知増幅器の第１端子との間に連結され、第１ビットラインの電圧によって制御される第１ＰＭＯＳトランジスタと、前記感知増幅イネーブル信号ラインと前記感知増幅器の第２端子との間に連結され、所定の直流基準電圧によって制御される第２ＰＭＯＳトランジスタと、前記第１端子及び第２端子の間に連結され、第１制御信号によって制御される第１ＮＭＯＳトランジスタと、前記感知増幅器の第１端子と前記第１ビットラインとの間に連結される第２ＮＭＯＳトランジスタと、前記感知増幅器の第２端子と第２ビットラインとの間に連結される第３ＮＭＯＳトランジスタとを含む。ここで、前記第２及び第３ＮＭＯＳトランジスタは第２制御信号によって共通に制御される。
【００２０】
本発明のまた他の特徴によると、半導体メモリ装置は感知イネーブル信号ライン及び接地電圧に連結され、第１端子の電圧と第２端子の電圧との間の電圧差を増幅する感知増幅器と、前記感知増幅器の第１端子と接地電圧との間に連結され、第１ビットラインの電圧によって制御される第１ＮＭＯＳトランジスタと、前記感知増幅器の第２端子と前記接地電圧との間に連結され、所定の直流基準電圧によって制御される第２ＮＭＯＳトランジスタと、前記第１端子及び第２端子の間に連結され、第１制御信号によって制御される第３ＮＭＯＳトランジスタと、前記感知増幅器の第１端子と前記第１ビットラインとに連結される第４ＮＭＯＳトランジスタと、前記感知増幅器の第２端子と第２ビットラインとの間に連結される第５ＮＭＯＳトランジスタと、を含む。ここで、前記第４及び第５ＮＭＯＳトランジスタは第２制御信号によって共通に制御される。
【００２１】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００２２】
図４は本発明による半導体メモリ装置を示すブロック図である。図４を参照すると、半導体メモリ装置は共有された感知増幅構造を有する。共有された感知増幅構造によると、一つの感知増幅器は隣接したメモリブロックによって共有され、各動作モードで、いずれか一つのメモリブロックに連結される。図４にはただ二つのメモリブロック１１０Ｌ、１１０Ｒを示しているが、さらに多いメモリブロックが半導体メモリ装置に提供されることは、この分野の通常の知識を有する者に自明である。第１メモリブロック１１０Ｌは一対のビットラインＢＬ０Ｌ、ＢＬ１ＬとワードラインＷＬ０、ＷＬ１との交差領域に配列されたメモリセルＭＣを含む。同じように、第２メモリブロック１１０Ｒは一対のビットラインＢＬ０Ｒ、ＢＬ１ＲとワードラインＷＬ０、ＷＬ１との交差領域に配列されたメモリセルＭＣを含む。
【００２３】
第１メモリブロック１１０ＬのビットラインＢＬ０Ｌ、ＢＬ１Ｌには第１ビットラインプリチャージ回路１２０Ｌ及び第１ビットラインスイッチ回路１３０Ｌが連結される。第１ビットラインプリチャージ回路１２０Ｌは二つのＮＭＯＳトランジスタＭＮ１０、ＭＮ１１で構成される。ＮＭＯＳトランジスタＭＮ１０はビットラインＢＬ１Ｌとプリチャージ電圧ＶＢＬとの間に連結され、制御信号ＢＬＰＲ＿Ｌ０に従ってオン／オフされる。ＮＭＯＳトランジスタＭＮ１１はビットラインＢＬ０Ｌとプリチャージ電圧ＶＢＬとの間に連結され、制御信号ＢＬＰＲ＿ＬＥに従ってオン／オフされる。第１ビットラインスイッチ回路１３０Ｌは二つのＮＭＯＳトランジスタＭＮ１２、ＭＮ１３で構成される。ＮＭＯＳトランジスタＭＮ１２はビットラインＢＬ０Ｌと感知増幅回路１４０との間に連結され、制御信号ＳＡＰＡＴＨ＿ＬＥに従ってオン／オフされる。ＮＭＯＳトランジスタＭＮ１３はビットラインＢＬ１Ｌと感知増幅回路１４０との間に連結され、制御信号ＳＡＰＡＴＨ＿Ｌ０に従ってオン／オフされる。
【００２４】
第１メモリブロック１１０ＬのビットラインＢＬ０Ｌに連結されたメモリセルが選択される時に、制御信号ＢＬＰＲ＿ＬＥ、ＳＡＰＡＴＨ＿ＬＥが活性化され、制御信号ＢＬＰＲ＿Ｌ０、ＳＡＰＡＴＨ＿Ｌ０は非活性化される。ビットラインＢＬ０ＬはＮＭＯＳトランジスタＭＮ１１を通じてプリチャージされ、ＮＭＯＳトランジスタＭＮ１２を通じて感知増幅回路１４０に連結される。この時に、ビットラインＢＬ１Ｌは感知増幅回路１４０と電気的に絶縁される。同じように、第１メモリブロック１１０ＬのビットラインＢＬ１Ｌに連結されたメモリセルが選択される時に、制御信号ＢＬＰＲ＿Ｌ０、ＳＡＰＡＴＨ＿Ｌ０が活性化され、制御信号ＢＬＰＲ＿ＬＥ、ＳＡＰＡＴＨ＿ＬＥは非活性化される。ビットラインＢＬ１ＬはＮＭＯＳトラジスタＭＮ１０を通じてプリチャージされ、ＮＭＯＳトランジスタＭＮ１３を通じて感知増幅回路１４０に連結される。この時に、ビットラインＢＬ０Ｌは感知増幅回路１４０と電気的に絶縁される。
【００２５】
第２メモリブロック１１０ＲのビットラインＢＬ０Ｒ、ＢＬ１Ｒには第２ビットラインプリチャージ回路１２０Ｒ及び第２ビットラインスイッチ回路１３０Ｒが連結されている。第２ビットラインプリチャージ回路１２０Ｒは二つのＮＭＯＳトランジスタＭＮ１４、ＭＮ１５で構成される。ＮＭＯＳトランジスタＭＮ１４はビットラインＢＬ１Ｒとプリチャージ電圧ＶＢＬとの間に連結され、制御信号ＢＬＰＲ＿ＲＯに従ってオン／オフされる。ＮＭＯＳトランジスタＭＮ１５はビットラインＢＬ０Ｒとプリチャージ電圧ＶＢＬとの間に連結され、制御信号ＢＬＰＲ＿ＲＥに従ってオン／オフされる。第２ビットラインスイッチ回路１３０Ｒは二つのＮＭＯＳトランジスタＭＮ１６、ＭＮ１７で構成される。ＮＭＯＳトランジスタＭＮ１６はビットラインＢＬ１Ｒと感知増幅回路１４０との間に連結され、制御信号ＳＡＰＡＴＨ＿ＲＯに従ってオン／オフされる。ＮＭＯＳトランジスタＭＮ１７はビットラインＢＬ０Ｒと感知増幅回路１４０との間に連結され、制御信号ＳＡＰＡＴＨ＿ＲＥに従ってオン／オフされる。
【００２６】
第２メモリブロック１１０ＲのビットラインＢＬ０Ｒに連結されたメモリセルが選択される時に、制御信号ＢＬＰＲ＿ＲＥ、ＳＡＰＡＴＨ＿ＲＥが活性化され、制御信号ＢＬＰＲ＿ＲＯ、ＳＡＰＡＴＨ＿ＲＯは非活性化される。ビットラインＢＬ０ＲはＮＭＯＳトランジスタＭＮ１５を通じてプリチャージされ、ＮＭＯＳトランジスタＭＮ１７を通じて感知増幅回路１４０に連結される。この時に、ビットラインＢＬ１Ｒは感知増幅回路１４０と電気的に絶縁される。同じように、第２メモリブロック１１０ＲのビットラインＢＬ１Ｒに連結されたメモリセルが選択される時に、制御信号ＢＬＰＲ＿ＲＯ、ＳＡＰＡＴＨ＿ＲＯが活性化され、制御信号ＢＬＰＲ＿ＲＥ、ＳＡＰＡＴＨ＿ＲＥは非活性化される。ビットラインＢＬ１ＲはＮＭＯＳトランジスタＭＮ１４を通じてプリチャージされ、ＮＭＯＳトランジスタＭＮ１６を通じて感知増幅回路１４０に連結される。この時に、ビットラインＢＬ０Ｒは感知増幅回路１４０と電気的に絶縁される。
【００２７】
続けて、図４を参照すると、感知増幅回路１４０は基準電圧ＶＲＥＦが供給され、第１ビットラインスイッチ回路１３０Ｌまたは第２ビットラインスイッチ回路１３０Ｒを通じて連結されたビットライン上の電圧を感知する。そのように感知した結果はデータラインＳＤＬｂを通じて出力される。一つのビットライン上の電圧を利用してデータを感知するので、感知増幅回路１４０にはただ一つのデータラインＳＤＬｂが連結される。これは感知増幅器の動作時間を短縮し、チップサイズを減少させる。
【００２８】
本発明による半導体メモリ装置は、直流電圧発生回路１５０と基準電圧発生回路１６０とをさらに含む。直流電圧発生回路１５０は電源電圧を利用して安定したバイアス電圧ＶＢＩＡＳを発生し、例えば、バンドギャップ基準電圧発生回路で実現することができる。基準電圧発生回路１６０はバイアス電圧ＶＢＩＡＳが供給され、制御信号ＳＥＴｂ、ＯＦＦｂに応答して基準電圧ＶＲＥＦを発生する。基準電圧発生回路１６０は二つのＰＭＯＳトランジスタＭＰ１０、ＭＰ１１と二つのＮＭＯＳトランジスタＭＮ１８、ＭＮ１９で構成される。ＰＭＯＳトランジスタＭＰ１０及びＮＭＯＳトランジスタＭＮ１８は電源電圧ＶＣＣと基準電圧ラインＶＲＥＦとの間に直列に連結される。ＰＭＯＳトランジスタＭＰ１０のゲートには制御信号ＳＥＴｂが印加され、ＮＭＯＳトランジスタＭＮ１８のゲートはバイアス電圧ＶＢＩＡＳに連結される。ＰＭＯＳトランジスタＭＰ１１は電源電圧ＶＣＣと基準電圧ラインＶＲＥＦとの間に連結され、ＮＭＯＳトランジスタＭＮ１９は基準電圧ラインＶＲＥＦと接地電圧ＧＮＤとの間に連結される。ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタＭＰ１１、ＭＮ１９のゲートには制御信号ＯＦＦｂが共通に印加される。
【００２９】
制御信号ＳＥＴｂ、ＯＦＦｂがハイレベルである時に、ＰＭＯＳトランジスタＭＰ１０、ＭＰ１１はターンオフされ、ＮＭＯＳトランジスタＭＮ１９はターンオンされる。すなわち、基準電圧ＶＲＥＦは接地電圧になる。このような基準電圧は、以後、“第１基準電圧”と称する。制御信号ＳＥＴｂがローレベルであり、制御信号ＯＦＦｂがハイレベルである時に、ＰＭＯＳトランジスタＭＰ１０及びＮＭＯＳトランジスタＭＮ１９はターンオンされ、ＰＭＯＳトランジスタＭＰ１１はターンオフされる。基準電圧発生回路１６０はバイアス電圧ＶＢＩＡＳより低い基準電圧ＶＲＥＦを出力する。このような基準電圧は、以後“第２基準電圧”と称する。第２基準電圧ＶＲＥＦはデータ“１”のビットラインレベルとデータ“０”のビットラインレベルとの中間レベルを有し、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタＭＰ１０、ＭＮ１８、ＭＮ１９の抵抗比を調節することによって、最適化することができる。制御信号ＳＥＴｂ、ＯＦＦｂがローレベルである時に、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタＭＰ１０、ＭＮ１９はターンオフされ、ＰＭＯＳトランジスタＭＰ１１はターンオンされる。すなわち、基準電圧ＶＲＥＦは電源電圧ＶＣＣになり、このような基準電圧は、以後“第３基準電圧”と称する。
【００３０】
本発明の半導体メモリ装置において、複数の感知増幅器に各々対応する基準電圧発生回路が提供される。この時に、基準電圧発生回路は対応する感知増幅器と隣接した領域に配置され、直流電圧発生回路１５０は全ての基準電圧発生回路１６０にバイアス電圧ＶＢＩＡＳを供給する。なぜなら、基準電圧ＶＲＥＦ、特に第２基準電圧は数百ｍＶ程度だからである。すなわち、感知増幅器と隣接した領域に基準電圧発生回路を配置する理由は、より安定した基準電圧を感知増幅器に供給するためである。
【００３１】
図５は図４に示した感知増幅器の望ましい実施形態である。本発明の感知増幅回路１４０はラッチ型感知増幅器を含む。前記ラッチ型感知増幅器は感知増幅イネーブル信号ＳＡ＿ＥＮが供給される信号ライン２０１と接地電圧ＧＮＤが供給される信号ライン２０２との間に連結され、二つのＰＭＯＳトランジスタＭＰ２０、ＭＰ２１と二つのＮＭＯＳトランジスタＭＮ２０、ＭＮ２１とで構成される。感知増幅器は第１端子Ｎａと第２端子Ｎｂとの間の微細な電圧差を増幅する。ＰＭＯＳトランジスタＭＰ２０は信号ライン２０１と第１端子Ｎａとの間に形成される電流通路と、第２端子Ｎｂに連結されるゲートとを有する。ＰＭＯＳトランジスタＭＰ２１は信号ライン２０１と第２端子Ｎｂとの間に形成される電流通路と、第１端子Ｎａに連結されるゲートとを有する。第１端子Ｎａにゲートが連結されるＮＭＯＳトランジスタＭＮ２１は第２端子Ｎｂと信号ライン２０２との間に連結される。第１端子Ｎａと信号ライン２０２との間に電流通路が形成されたＮＭＯＳトランジスタＭＮ２０は第２端子Ｎｂに連結されたゲートを有する。
【００３２】
本発明による感知増幅回路１４０はアクティブロード素子として、ＰＭＯＳトランジスタＭＰ２２、ＭＰ２３を含む。ＰＭＯＳトランジスタＭＰ２２は信号ライン２０１と第１端子Ｎａとの間に連結され、ビットラインＢＬの電圧に従って可変される抵抗値を有する。すなわち、ビットラインＢＬの電圧に従ってＰＭＯＳトランジスタＭＰ２２を通じて流れる電流量が制御される。（または決められる）。ＰＭＯＳトランジスタＭＰ２３は信号ライン２０１と第２端子Ｎｂとの間に連結され、基準電圧発生回路１６０からの基準電圧ＶＲＥＦに従って可変される抵抗値を有する。すなわち、基準電圧ＶＲＥＦに従ってＰＭＯＳトランジスタＭＰ２３を通じて流れる電流量が制御される（決められる）。このような説明から知られるように、ビットラインＢＬと感知増幅器とは直接は連結されていない。
【００３３】
続けて、図５を参照すると、第１端子Ｎａと第２端子Ｎｂとの間には等化器として、ＮＭＯＳトランジスタＭＮ２４が連結され、ＮＭＯＳトランジスタＭＮ２４は制御信号ＳＢＬ＿ＥＱによって制御される。ここで、制御信号ＳＢＬ＿ＥＱはラッチ型感知増幅器が動作する以前に、ハイで活性化され、ラッチ型感知増幅器が動作する時に、ローで非活性化される。ＮＭＯＳトランジスタＭＮ２５はビットラインＢＬと第２端子Ｎｂとの間に連結され、ＮＭＯＳトランジスタＭＮ２６は第１端子ＮａとデータラインＳＤＬｂとの間に連結される。ＮＭＯＳトランジスタＭＮ２５は制御信号ＬＳ＿ＢＬによって制御され、ＮＭＯＳトランジスタＭＮ２６は制御信号ＹＳＷによって制御される。ここで、ＮＭＯＳトランジスタＭＮ２５は第２端子Ｎｂの増幅電圧をビットラインＢＬに伝達し、ＮＭＯＳトランジスタＭＮ２６は第１端子の増幅電圧をデータラインＳＤＬｂに伝達する。
【００３４】
この実施形態において、ＰＭＯＳトランジスタＭＰ２０、ＭＰ２１は同一のチャネル縦横比（ｃｈａｎｎｅｌ  ｗｉｄｔｈ−ｔｏ−ｌｅｎｇｔｈ（Ｗ／Ｌ）ｒａｔｉｏ）を有するように実現され、ＮＭＯＳトランジスタＭＮ２０、ＭＮ２１は同一の縦横比を有するように実現される。同じように、ＰＭＯＳトランジスタＭＰ２２、ＭＰ２３は同一の縦横比を有するように実現され、ＮＭＯＳトランジスタＭＮ２５、ＭＮ２６は同一の縦横比を有するように実現される。
【００３５】
図６は本発明による半導体メモリ装置の読み出し動作を説明するための動作タイミング図である。本発明による半導体メモリ装置の読み出し動作を参照図面に基づいて以後詳細に説明する。便宜上、第１メモリブロック１１０ＬのビットラインＢＬ０Ｌに連結されたメモリセルがアクセスされると仮定すれば、第２メモリブロック１１０ＲのビットラインＢＬ０Ｒ、ＢＬ１Ｒは感知増幅回路１４０と電気的に分離される。すなわち、制御信号ＢＬＰＲ＿ＲＯ、ＢＬＰＲ＿ＲＥ、ＳＡＰＡＴＨ＿ＲＯ、ＳＡＰＡＴＨ＿ＲＥは非活性化される。
【００３６】
先ず、制御信号ＢＬＰＲ＿ＬＥ、ＳＡＰＡＴＨ＿ＬＥが活性化され、その結果、ビットラインＢＬ０Ｌはプリチャージ電圧ＶＢＬに充電され、感知増幅回路１４０に電気的に連結される。この時に、制御信号ＢＬＰＲ＿ＬＯ、ＳＡＰＡＴＨ＿ＬＯが非活性化されるので、ビットラインＢＬ１Ｌは感知増幅回路１４０と電気的に分離される。制御信号ＳＢＬ＿ＥＱがハイレベルに維持される間、感知増幅器の第１端子Ｎａと第２端子Ｎｂとの電圧は等化される（ｅｑｕａｌｉｚｅｄ）。すなわち、制御信号ＳＢＬ＿ＥＱがハイレベルである時に、ＮＭＯＳトラジスタＭＮ２４はターンオンされ、第１端子Ｎａと第２端子Ｎｂとは電気的に連結される。ここで、第１端子Ｎａ及び第２端子Ｎｂは接地電圧に設定することができる。たとえば、第１及び第２端子Ｎａ、ＮｂをＮＭＯＳトランジスタＭＮ２５を通じてビットラインＢＬに連結させることによって、第１及び第２端子Ｎａ、Ｎｂは接地電圧を有する。一方、第１端子Ｎａ及び第２端子Ｎｂはフローティング状態に維持することができる。この時に、基準電圧ＶＲＥＦは接地電圧になるが、これは制御信号ＳＥＴｂ、ＯＦＦｂが全部ハイレベルになるからである。
【００３７】
その次に、ワードラインＷＬ０が活性化され、その次に、プレートラインＰＬが活性化される。これにより選択されたメモリセルＭＣに貯蔵された電荷がビットラインＢＬ０Ｌに伝達される。すなわち、メモリセルに貯蔵されたデータに従ってビットラインの電圧が変化する。これと同時に、制御信号ＳＥＴｂがハイレベルからローレベルに遷移することによって、基準電圧発生回路１６０はバイアス電圧ＶＢＩＡＳより低い第２基準電圧ＶＲＥＦを発生する。続けて、制御信号ＳＢＬ＿ＥＱがハイ−ロー遷移（ｈｉｇｈ−ｌｏｗ  ｔｒａｎｓｉｔｉｏｎ）する状態で、感知増幅イネーブルＳＡ＿ＥＮ信号が接地電圧ＧＮＤのローレベルから電源電圧ＶＣＣのハイレベルに遷移する。この時に、ＰＭＯＳトランジスタＭＰ２２、ＭＰ２３は互いに異なるゲート−ソース電圧Ｖｇｓを有する。これはＰＭＯＳトランジスタＭＰ２２、ＭＰ２３のゲートに印加されるビットラインＢＬ電圧と基準電圧ＶＲＥＦとが異なるからである。結果的に、ＰＭＯＳトランジスタＭＰ２２、ＭＰ２３を通じて異なる量の電流が第１端子Ｎａ及び第２端子Ｎｂに流れるようになる。すなわち、第１端子Ｎａと第２端子Ｎｂとの間に微細な電圧差が生じる。このような電圧差はラッチ型感知増幅器ＭＰ２０、ＭＰ２１、ＭＮ２０、ＭＮ２１によって増幅される。
【００３８】
例えば、データ‘１’のメモリセルがアクセスされる場合に、ビットラインＢＬの電圧は基準電圧ＶＲＥＦより高い。これはＰＭＯＳトランジスタＭＰ２２を通じて流れる電流量がＰＭＯＳトランジスタＭＰ２３を通じて流れる電流量より多いことを意味する。第１端子Ｎａの電圧が第２端子Ｎｂの電圧より高いので、第１端子Ｎａは電源電圧を有し、第２端子Ｎｂは接地電圧を有する。このように増幅された電圧は第１端子Ｎａ及び第２端子Ｎｂにラッチされる。
【００３９】
感知動作が十分に実行された後に、制御信号ＳＥＴｂはハイレベルになり、制御信号ＯＦＦｂはローレベルになる。その結果、ＰＭＯＳトランジスタＭＰ２３に印加される基準電圧ＶＲＥＦは第２基準電圧から第３基準電圧ＶＣＣに変化する。これによりＰＭＯＳトランジスタＭＰ２３が完全にターンオフされるようになる。制御信号ＹＳＷ及びＬＳ＿ＢＬがローレベルからハイレベルに遷移することによって、第１端子Ｎａの増幅された電圧はＮＭＯＳトランジスタＭＮ２６を通じてデータラインＳＤＬｂに伝達され、第２端子Ｎｂの増幅された電圧はＮＭＯＳトランジスタＭＮ２５を通じてビットラインにＢＬに伝達される。感知されたデータがデータラインＳＤＬｂに伝達されれば（または感知動作が完了すれば）、制御信号ＯＦＦｂはローレベルからハイレベルに遷移し、その結果、基準電圧ＶＲＥＦは接地電圧になる。これにより次の動作時に発生する所望しない電流を遮断することができる。
【００４０】
本発明による半導体メモリ装置において、メモリセルＭＣに連結されたビットラインＢＬの電圧レベルはＰＭＯＳトランジスタＭＰ２２、ＭＰ２３のゲート−ソース電圧に沿って流れる電流量に従って感知される。等化器として動作するＮＭＯＳトランジスタＭＮ２４を使用することによって、感知増幅器が動作する以前に、ＰＭＯＳトランジスタＭＰ２２、ＭＰ２３のゲート−ソース電圧差が発生せず、その結果、感知増幅器の正確度を向上させることができる。すなわち、感知増幅器が動作する以前に、第１端子Ｎａ及び第２端子Ｎｂが同一の電圧レベルに等化されるので、感知増幅イネーブル信号ＳＡ＿ＥＮが活性化される時に、ＰＭＯＳトランジスタＭＰ２０、ＭＰ２１とＮＭＯＳトランジスタＭＮ２０、ＭＮ２１とのゲート電圧が同一に設定される。ＮＭＯＳトランジスタＭＮ２４を使用しなければ、第１端子Ｎａ及び第２端子Ｎｂはノイズによって互いに異なるレベルに設定することができる。こうするとＰＭＯＳトランジスタＭＰ２２、ＭＰ２３の動作条件はゲート電圧だけではなく、他の電圧によっても決められるようになる。これによって、正確な感知動作は実行し難くなる。結論的に、ＮＭＯＳトランジスタＭＮ２４を使用することで感知増幅器の正確度が向上する。
【００４１】
本発明による感知増幅回路によると、ラッチ型感知増幅器の第１及び第２端子Ｎａ、ＮｂにはビットラインＢＬ電圧及び基準電圧ＶＲＥＦが直接印加されないので、感知増幅器が動作する前に生じる従来の問題点（ＰＭＯＳまたはＮＭＯＳトランジスタのターンオン電圧より大きいビットラインＢＬＭ、ＢＬＲの電圧差によって生じるビットラインへ／からの充／放電電流）を根本的に解決することができる。また、感知増幅回路１４０に一つのビットラインのみが連結されるので、感知増幅回路の動作時間を短縮することができる。感知増幅回路１４０に一つのデータラインのみが連結されるので、チップサイズの減少効果が得られる。さらに、キャパシタを利用してビットラインＢＬに基準電圧ＶＲＥＦを伝達する必要がないので、感知増幅回路の動作スピードを向上させることができる。
【００４２】
図７は本発明の他の実施形態による感知増幅回路を示す回路図である。図７に示した感知増幅回路３００はアクティブロード素子として、ＰＭＯＳトランジスタＭＰ２２、ＭＰ２３に代えてＮＭＯＳトランジスタＭＮ３３、ＭＮ３４が使用されることを除外すると、図５に示した感知増幅回路と同一である。ＮＭＯＳトランジスタＭＮ３３は第１端子Ｎａと接地電圧ＧＮＤとの間に形成された電流通路と、ビットラインＢＬに連結されたゲートとを有する。ＮＭＯＳトランジスタＭＮ３４は第２端子Ｎｂと接地電圧ＧＮＤとの間に形成された電流通路と、基準電圧ＶＲＥＦに連結されたゲートとを有する。図７に示した感知増幅回路は図５に示したものと実質的に同一に動作するので、それに対する説明は省略する。
【００４３】
この実施形態において、メモリセルＭＣに連結されたビットラインＢＬの電圧レベルはＮＭＯＳトランジスタＭＮ３３、ＭＮ３４のゲート−ソース電圧に沿って流れる電流量に従って感知される。ビットラインＢＬ電圧と基準電圧ＶＲＥＦがＮＭＯＳトランジスタＭＮ３３、ＭＮ３４のターンオン電圧より低い状態で、図７に示した感知増幅回路を使用する場合に、感知時間及び感知能力を減少させることができる。したがって、より速く、正確な感知動作を実行するように、ビットライン電圧及び基準電圧はＮＭＯＳトランジスタＭＮ３３、ＭＮ３４のターンオン電圧より高く設定されなければならない。
【００４４】
以上、本発明による回路の構成及び動作を上述の説明及び図面に従って詳述したが、これは例を挙げて説明したに過ぎない。本発明の技術的思想及び範囲を外れない範囲内での多様な変化及び変更が可能である。
【００４５】
【発明の効果】
上述のように、感知増幅器の出力端子にビットライン電圧及び基準電圧が直接印加されないように、ラッチ型感知増幅器を実現することによって、感知増幅回路の動作スピードを向上させることができる。一つのビットラインのみが感知増幅回路に連結されるので、感知増幅回路の動作時間を短縮することができる。また、一つのデータラインを通じて感知増幅回路に／からデータを伝達することによって、チップサイズを減少することができる。感知増幅動作が実行された後に、基準電圧を電源電圧に可変させることによって、不要に消耗する電流を減らすことができる。
【図面の簡単な説明】
【図１】  従来の技術による半導体メモリ装置の感知増幅器を示す回路図である。
【図２】  図１に示した感知増幅器の動作を説明するための動作タイミング図である。
【図３】  本発明の第１実施形態による感知増幅回路を含む半導体メモリ装置を示す回路図である。
【図４】  図３に示した感知増幅回路の動作を説明するための動作タイミング図である。
【図５】  本発明の第２実施形態による感知増幅回路を含む半導体メモリ装置を示す回路図である。
【図６】  図５に示した感知増幅回路の動作を説明するための動作タイミング図である。
【図７】  本発明の第２実施形態による感知増幅回路を示す回路図である。
【符号の説明】
１０      半導体メモリ装置
１２０Ｌ，１２０Ｒ      プリチャージ回路
１４０，３００      感知増幅回路
１５０      直流電圧発生回路
１６０，３５０      基準電圧発生回路
２０１，２０２      信号ライン
ＢＬＭ，ＢＬＲ      ビットライン
ＢＬ０Ｌ，ＢＬ１Ｌ，ＢＬ０Ｒ，ＢＬ１Ｒ      ビットライン
１２，ＭＰ２０，ＭＰ２１，ＭＮ２０，ＭＮ２１      感知増幅器
【図１】
0004188662.tif 000002
【図２】
0004188662.tif 000003
【図３】
0004188662.tif 000004
【図４】
0004188662.tif 000005
【図５】
0004188662.tif 000006
【図６】
0004188662.tif 000007
【図７】
0004188662.tif 000008