(57)【特許請求の範囲】
【請求項１】
第１及び第２のノード間に印加される直流の入力電圧を変換して、これとは異なる直流の出力電圧を生成する電源回路であって、
前記第１のノードと第３のノードとの間に接続され、所定の周期で与えられる制御信号に基づいてオン／オフ制御される第１のトランジスタと、
前記第２のノードと第４のノードとの間に接続され、前記制御信号に基づいて前記第１のトランジスタと同時にオン／オフ制御される第２のトランジスタと、
１次巻線が前記第３及び第４のノード間に接続され、該１次巻線に流れる電流によって生ずる磁束の変化に従って２次巻線に誘導電圧を出力する変圧器と、
前記変圧器の２次巻線に出力される誘導電圧を整流及び平滑して前記出力電圧を生成する整流平滑部と、
前記第２及び第３のノード間に接続され、前記第１及び第２のトランジスタがオフ状態のときにオン状態となって該第３のノードの電位を該第２のノードの電位に固定し、該第１及び第２のトランジスタがオン状態のときにはオフ状態となる第３のトランジスタとを備え、
前記第４のノードは、オン状態になった前記第２のトランジスタを介してのみ前記入力電圧が与えられるように構成したことを特徴とする電源回路。
【請求項２】
前記第１のトランジスタの容量特性を前記第２のトランジスタの容量特性よりも低く設定すると共に、該第２のトランジスタの導通抵抗を該第１のトランジスタの導通抵抗よりも低く設定したことを特徴とする請求項１記載の電源回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＣ（直流）−ＤＣコンバータ等の電源回路に関するものである。
【０００２】
【従来の技術】
図２（ａ），（ｂ）は、２石フォワード型または変形フォワード型と呼ばれる従来の電源回路の一例を示す図であり、同図（ａ）は回路構成図、及び同図（ｂ）は動作波形図である。
【０００３】
この電源回路は、図２（ａ）に示すように、直流の入力電圧Ｖｉが印加される端子１を有し、この端子１と接地電位ＧＮＤとの間に、平滑用の入力コンデンサ２が接続されている。端子１には、スイッチング用の絶縁ゲート型電界効果トランジスタ（以下、「ＦＥＴ」という）３のドレインが接続され、このＦＥＴ３のソースが、回生用のダイオード４のカソードに接続されている。ダイオード４のアノードは、接地電位ＧＮＤに接続されている。更に、端子１には、回生用のダイオード５のカソードが接続され、このダイオード５のアノードが、スイッチング用のＦＥＴ６のドレインに接続されている。ＦＥＴ６のソースは、接地電位ＧＮＤに接続されている。
【０００４】
また、この電源回路は、ＦＥＴ３，６を一定の周期でオン／オフ制御するための制御部７及び駆動部８を有している。制御部７は、一定周期のクロックパルスを発生するものであり、駆動部８はこのクロックパルスを電力増幅して、ＦＥＴ３，６をオン／オフさせるための駆動電圧Ｖｃｃを生成するものである。駆動部８で生成された駆動電圧Ｖｃｃは、ＦＥＴ３，６のゲートに与えられるようになっている。なお、駆動電圧Ｖｃｃは、実際には各ＦＥＴ３，６のソースとゲートの間に与えられるものであるが、この図では、これらのソースへの接続は省略している。
【０００５】
更に、この電源回路は、巻線比が１：ｎの電圧変換用のトランス１０を有しており、このトランス１０の１次巻線１１の一端がＦＥＴ３のソースに接続され、他端がＦＥＴ６のドレインに接続されている。トランス１０の２次巻線１２には、ダイオード２１，２２で構成される整流回路が接続され、更にこの整流回路の出力側に、インダクタ２３とコンデンサ２４で構成される平滑回路が接続されている。そして、コンデンサ２４の両端に直流の出力電圧Ｖｏが出力され、負荷３０に供給されるようになっている。
【０００６】
次に、図２（ａ）の電源回路の動作を、図２（ｂ）を用いて説明する。
なお、本明細書において、ＦＥＴのオン状態とは、チャネル部が低インピーダンス状態となって電流が流せる状態を表し、オフ状態とは、チャネル部が高インピーダンス状態となって電流が流せない状態を表す。また、各動作波形図において、基準点０は、接地電位ＧＮＤを意味するものではなく、あくまでも各波形の基準レベルを示しているにすぎない。但し、結果的に接地電位ＧＮＤになるものもある。
【０００７】
図２（ｂ）の時刻Ｔ０で制御部７の動作が開始していない時には、駆動部８から駆動電圧は出力されず、ＦＥＴ３のゲートに与えられる電圧Ｖｇ３とＦＥＴ６のゲートに与えられる電圧Ｖｇ６は、共に０となっている。従って、ＦＥＴ３，６はオフ状態となり、トランス１０の１次巻線１１にかかる電圧Ｖ１１は０である。
【０００８】
時刻Ｔ１において、制御部７が動作を開始してクロックパルスがレベル“Ｈ”になると、駆動部８から駆動電圧Ｖｃｃが出力され、ＦＥＴ３，６のゲートに与えられる電圧Ｖｇ３，Ｖｇ６はＶｃｃとなる。駆動電圧Ｖｃｃは、ＦＥＴ３，６の閾値電圧以上となるように設定されているので、これらのＦＥＴ３，６は同時にオン状態となる。
【０００９】
ＦＥＴ３，６がオン状態になると、トランス１０の１次巻線１１には、入力電圧Ｖｉが印加される。これにより、トランス１０の２次巻線１２には、Ｖｉ×ｎの電圧が誘起され、ダイオード２１，２２で構成される整流回路と、インダクタ２３及びコンデンサ２４で構成される平滑回路を経て、所望の出力電圧Ｖｏが負荷３０へ供給される。この時、ダイオード４，５は、ＦＥＴ３，６がオン状態にあるため逆バイアスとなり、これらのダイオード４，５のカソード・アノード間電圧Ｖ４，Ｖ５は、共にほぼＶｉとなる。
【００１０】
時刻Ｔ２において、制御部７から出力されるクロックパルスがレベル“Ｌ”になると、駆動部８の駆動電圧Ｖｃｃは停止され、ＦＥＴ３，６のゲートに与えられる電圧Ｖｇ３，Ｖｇ６は０となる。これにより、ＦＥＴ３，６は同時にオフ状態となる。
【００１１】
ＦＥＴ３，６がオフ状態になると、これらのＦＥＴ３，６がオン状態のときにトランス１０に蓄積された励磁エネルギーを放出するために、このトランス１０の１次巻線１１の一端（図の黒丸側）が低電位、他端が高電位となるフライバック電圧が発生する。しかし、トランス１０の１次巻線には、ダイオード３，４が接続されているため、この１次巻線の一端はほぼ接地電位ＧＮＤに、他端はほぼ入力電圧Ｖｉにクランプされる。
【００１２】
この結果、トランス１０の１次巻線１１の電圧Ｖ１１は−Ｖｉとなり、２次巻線１２の電圧は−Ｖｉ×ｎとなる。整流回路のダイオード２１は逆バイアスとなるが、ＦＥＴ３，６がオン状態のときにインダクタ２３に蓄積されたエネルギーがダイオード２２を介して放出されるため、負荷３０には引き続き所望の出力電圧Ｖｏが与えられる。
【００１３】
なお、トランス１０から放出される励磁エネルギーは、入力コンデンサ２に回生されるため、このトランス１０の１次巻線１１の他端から、ダイオード５、入力コンデンサ２、及びダイオード４を経て、このトランス１０の１次巻線１１の一端へ戻る電流が流れる。これにより、ダイオード４，５は順方向にバイアスされ、ＦＥＴ３，６のドレイン・ソース間の電圧Ｖｄ３，Ｖｄ６は、入力電圧Ｖｉにほぼ等しくなる。
【００１４】
時刻Ｔ３において、トランス１０の励磁エネルギーの放出が完了すると、このトランス１０の１次巻線１１の電圧Ｖ１１は０となる。これにより、入力電圧Ｖｉは、ＦＥＴ３，６の寄生容量でほぼ均等に分圧され、これらのＦＥＴ３，６のドレイン・ソース間の電圧Ｖｄ３，Ｖｄ６、及びダイオード４，５の電圧Ｖ４，Ｖ５は、それぞれＶｉ／２となる。
【００１５】
更に、時刻Ｔ４において、クロックパルスが“Ｈ”になると、前記時刻Ｔ１と同様の動作が行われる。このような動作が、一定周期のクロックパルスによって繰り返され、安定した出力電圧Ｖｏが出力される。出力電圧Ｖｏは、クロックパルスのデューティ比によって制御され、所望の電圧を得ることができる。
【００１６】
以上のように、この電源回路では、ＦＥＴ３，６のドレイン・ソース間電圧Ｖｄ３，Ｖｄ６が入力電圧Ｖｉにクランプされるようになっているので、小型で安価な低耐圧部品を使用することができるという利点がある。
【００１７】
【発明が解決しようとする課題】
しかしながら、従来の電源回路では、次のような課題があった。
（１）  導通デューティ（スイッチングの周期に対する、ＦＥＴ３，６がオン状態である期間の割合）が、次のような理由で、最大５０％に制限される。
即ち、ＦＥＴ３，６がオン状態の期間に、トランス１０には励磁エネルギーが蓄積されるが、ＦＥＴ３，６がオフ状態の期間に、この励磁エネルギーを完全に放出するためには、１次巻線１１に対する印加電圧とその印加期間の積（図２（ｂ）中の斜線部Ａ）と、放出エネルギーの発生電圧と発生期間の積（図２（ｂ）中の斜線部Ｂ）とが等しくなければならない。しかし、１次巻線１１への印加電圧と放出エネルギーの発生電圧は共にＶｉであるため、この１次巻線１１への電圧印加期間と放出エネルギーの電圧発生期間も等しくなければならない。従って、導通デューティを５０％以上にすることができない。
【００１８】
このため、次のような問題が発生する。
▲１▼広範囲の入力電圧Ｖｉに対応できない。
▲２▼ダイオード２１，２２等の整流素子の導通期間がダイオード２２に偏り、このダイオード２２が局部的に高発熱となる。そのため、耐熱性のある部品の選定や放熱対策等が必要となり、設計が複雑になると共にコストアップを招くことにもなる。
【００１９】
（２）  回生電流による損失が発生する。
【００２０】
（３）  ２つのＦＥＴ３，６のオン状態からオフ状態への反転駆動タイミングがずれると、トランス１０の励磁エネルギーが入力コンデンサ２へ回生されず、遅延した側のＦＥＴに貫通電流が発生する。その結果、新たな損失が生じるだけでなく、大きな雑音も発生させることになるため、回路パターンの設計や部品の選定に細心の注意を払う必要がある。
【００２１】
本発明は、前記従来技術が持っていた課題を解決し、許容入力電圧の範囲が広く、損失の少ない電源回路を提供するものである。
【００２２】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明は、第１及び第２のノード間に印加される直流の入力電圧を変換して、これとは異なる直流の出力電圧を生成する電源回路を、前記第１のノードと第３のノードとの間に接続され、所定の周期で与えられる制御信号に基づいてオン／オフ制御される第１のトランジスタと、前記第２のノードと第４のノードとの間に接続され、前記制御信号に基づいて前記第１のトランジスタと同時にオン／オフ制御される第２のトランジスタと、１次巻線が前記第３及び第４のノード間に接続され、該１次巻線に流れる電流によって生ずる磁束の変化に従って２次巻線に誘導電圧を出力する変圧器と、前記変圧器の２次巻線に出力される誘導電圧を整流及び平滑して前記出力電圧を生成する整流平滑部と、前記第２及び第３のノード間に接続され、前記第１及び第２のトランジスタがオフ状態のときにオン状態となって該第３のノードの電位を該第２のノードの電位に固定し、該第１及び第２のトランジスタがオン状態のときにはオフ状態となる第３のトランジスタとを備え、前記第４のノードは、オン状態になった前記第２のトランジスタを介してのみ前記入力電圧が与えられるように構成している。
【００２３】
第２の発明は、第１の発明の第１のトランジスタの容量特性を第２のトランジスタの容量特性よりも低く設定すると共に、該第２のトランジスタの導通抵抗を該第１のトランジスタの導通抵抗よりも低く設定している。
【００２５】
本発明によれば、以上のように電源回路を構成したので、次のような作用が行われる。
制御信号によって第１及び第２のトランジスタがオン状態になると、変圧器の１次巻線に入力電圧が印加され、２次巻線には誘導電圧が誘起される。誘導電圧は、整流平滑部で整流及び平滑されて直流の出力電圧が生成される。
【００２６】
制御信号によって第１及び第２のトランジスタがオフ状態になり、第３のトランジスタがオン状態になると、変圧器に蓄積された励磁エネルギーを放出するために、この変圧器の１次巻線にフライバック電圧が発生する。これにより、変圧器の２次巻線には、フライバック電圧に対応した電圧が出力され、この電圧が整流部で整流されて直流の出力電圧が生成される。変圧器の励磁エネルギーの放出が完了すると、この変圧器の１次巻線の電圧は０となる。制御信号によって、このような動作が所定の周期で繰り返され、整流平滑部から所定の直流の出力電圧が出力される。
【００２７】
【発明の実施の形態】
（第１の実施形態）
図１（ａ），（ｂ）は、本発明の第１の実施形態を示す電源回路の図であり、同図（ａ）は回路構成図、及び同図（ｂ）は動作波形図である。この図１（ａ）において、図２（ａ）中の要素と共通の要素には共通の符号が付されている。
【００２８】
この電源回路は、図１（ａ）に示すように、直流の入力電圧Ｖｉが印加される端子１を有し、この端子１と接地電位ＧＮＤ間に、回生用の入力コンデンサ２が接続されている。端子１には、スイッチング用のＮチャネル型のＦＥＴ３のドレインが接続され、このＦＥＴ３のソースは、巻線比１：ｎを有する電圧変換用のトランス１０の１次巻線１１の一端１１ａ（図の黒丸側）に接続されている。
【００２９】
トランス１０の１次巻線１１の他端１１ｂには、スイッチング用のＮチャネル型のＦＥＴ６のドレインが接続され、このＦＥＴ６のソースは、接地電位ＧＮＤに接続されている。
【００３０】
また、この電源回路は、ＦＥＴ３，６を一定の周期でオン／オフ制御するための制御部７及び駆動部８を有している。制御部７は、一定周期のクロックパルスを発生するものであり、駆動部８はこのクロックパルスを電力増幅して、ＦＥＴ３，６をオン／オフさせるための駆動電圧Ｖｃｃを生成するものである。駆動部８で生成された駆動電圧Ｖｃｃは、ＦＥＴ３，６のゲートに与えられるようになっている。なお、駆動電圧Ｖｃｃは、実際には各ＦＥＴ３，６のソースとゲートの間に与えられるものであるが、この図では、これらのソースへの接続は省略している。
【００３１】
トランス１０の２次巻線１２には、ダイオード２１，２２で構成される整流回路が接続され、更にこの整流回路の出力側に、インダクタ２３とコンデンサ２４で構成される平滑回路が接続されている。そして、コンデンサ２４の両端に直流の出力電圧Ｖｏが出力されて、負荷３０に供給されるようになっている。
【００３２】
次に、図１（ａ）の電源回路の動作を、図１（ｂ）を用いて説明する。
図１（ｂ）の時刻Ｔ０で制御部７の動作が開始していない時には、駆動部８から駆動電圧は出力されず、ＦＥＴ３のゲートに与えられる電圧Ｖｇ３と、ＦＥＴ６のゲートに与えられる電圧Ｖｇ６は、共に０となっている。従って、ＦＥＴ３，６はオフ状態となり、トランス１０の１次巻線１１にかかる電圧Ｖ１１は０である。
【００３３】
時刻Ｔ１において、制御部７が動作を開始してクロックパルスが“Ｈ”になると、駆動部８から駆動電圧Ｖｃｃが出力され、ＦＥＴ３，６のゲートに与えられる電圧Ｖｇ３，Ｖｇ６はＶｃｃとなる。駆動電圧Ｖｃｃは、ＦＥＴ３，６の閾値電圧以上となるように設定されているので、これらのＦＥＴ３，６は同時にオン状態となる。
【００３４】
ＦＥＴ３，６がオン状態になると、トランス１０の１次巻線１１には、入力電圧Ｖｉが印加される。これにより、トランス１０の２次巻線１２には、Ｖｉ×ｎの電圧が誘起され、ダイオード２１，２２で構成される整流回路と、インダクタ２３及びコンデンサ２４で構成される平滑回路を経て、所望の出力電圧Ｖｏが負荷３０へ供給される。
【００３５】
時刻Ｔ２において、制御部７から出力されるクロックパルスが“Ｌ”になると、駆動部８の駆動電圧Ｖｃｃは停止され、ＦＥＴ３，６のゲートに与えられる電圧Ｖｇ３，Ｖｇ６は０となる。これにより、ＦＥＴ３，６は同時にオフ状態となる。
【００３６】
ＦＥＴ３，６がオフ状態になると、これらのＦＥＴ３，６がオン状態のときにトランス１０に蓄積された励磁エネルギーを放出（リセット）するために、このトランス１０の１次巻線１１の一端１１ａが低電位、他端１１ｂが高電位となるフライバック電圧が発生する。フライバック電圧は、主にトランス１０の励磁インダクタンスとＦＥＴ３，６の出力容量との共振を利用した共振リセットであり、その波形は正弦波状になる。このフライバック電圧の最大値Ｖｆｂは、ほぼ次式（１）のように表される。
【数１】
0004107826.tif 000002
但し、Ｔon：ＦＥＴ３，６のオン状態の期間
Ｌm ：トランス１０の励磁インダクタンス
Ｃ1 ：Ｃoss ＋ｎ2 ×Ｃd
Ｃoss ：Ｃoss1×Ｃoss2／（Ｃoss3＋Ｃoss6）
Ｃoss3：ＦＥＴ３の出力容量
Ｃoss6：ＦＥＴ６の出力容量
Ｃd ：ダイオード２１の接合容量
Ｌe ：トランス１０の１次巻線側から見た漏れインダクタンス
Ｉo ：出力電流
【００３７】
また、ＦＥＴ３，６のドレイン・ソース間の電圧Ｖｄ３，Ｖｄ６は、ほぼフライバック電圧をこれらのＦＥＴ３，６の出力容量比で分圧した値となり、その最大値Ｖｆｂ３，Ｖｆｄ６は、ほぼ、次式（２）のように表される。
Ｖfb3 ＝Ｃoss ／Ｃoss3×（Ｖfb＋Ｖｉ）
Ｖfb6 ＝Ｃoss ／Ｃoss6×（Ｖfb＋Ｖｉ）      ・・・（２）
【００３８】
トランス１０の１次巻線１１の電圧Ｖ１１は−Ｖｆｂとなることから、このトランス１０の２次巻線１２の電圧は、−Ｖｆｂ×ｎとなる。この時、整流回路のダイオード２１は逆バイアスとなるが、ＦＥＴ３，６がオン状態のときにインダクタ２３に蓄積されたエネルギーがダイオード２２を介して放出されるため、負荷３０には引き続き所望の出力電圧Ｖｏが与えられる。
【００３９】
時刻Ｔ３において、トランス１０の励磁エネルギーの放出が完了すると、このトランス１０の１次巻線１１の電圧Ｖ１１は０となる。これにより、ＦＥＴ３，６には、入力電圧ＶｉをこれらのＦＥＴ３，６の出力容量比で分圧した値の電圧が印加される。
【００４０】
更に、時刻Ｔ４において、クロックパルスが“Ｈ”になると、前記時刻Ｔ１と同様の動作が行われる。このような動作が、一定周期のクロックパルスによって繰り返され、安定した出力電圧Ｖｏが出力される。出力電圧Ｖｏは、クロックパルスのデューティ比によって制御され、所望の電圧を得ることができる。
【００４１】
以上のように、この第１の実施形態では、次のような利点がある。
（ｉ）  回生用のダイオードを使用していないので、回生電流による損失が発生しない。
【００４２】
（ii）  回生用のダイオードを使用していないので、導通デューティを５０％以上に設定できる。これにより、入力電圧範囲が広くなり、整流素子の導通期間が偏らないので、設計が容易になる。
【００４３】
（iii)  トランス１０の励磁エネルギーを、１次巻線１１のインダクタンスとＦＥＴ３，６の出力容量との共振回路によって放出しているが、これらのＦＥＴ３，６は直列に接続されて実効容量は半分となるため、共振周波数を高くすることができる。これにより、電源の軽薄短小化、低価格化が可能となる。
【００４４】
（iv）  ＦＥＴ３，６を直列に接続しているので、これらのＦＥＴ３，６の駆動タイミングがずれても貫通電流が流れない。従って、損失や雑音の発生がなく、設計が容易になる。
【００４５】
（ｖ）  ＦＥＴ３，６は直列に接続されて実効容量が半分となる。従って、出力容量は大きいがオン抵抗の極端に低いＦＥＴを選定することにより、高効率化が期待できる。
【００４６】
（第２の実施形態）
図３（ａ），（ｂ）は、本発明の第２の実施形態を示す電源回路の図であり、同図（ａ）は回路構成図、及び同図（ｂ）は動作波形図である。この図３（ａ）において、図１（ａ）中の要素と共通の要素には共通の符号が付されている。
【００４７】
この電源回路は、図３（ａ）に示すように、図１（ａ）の電源回路に、電位固定部９を付加したものである。
電位固定部９は、ＦＥＴ３，６がオフ状態のときに、トランス１０の１次巻線１１の一端１１ａを接地電位ＧＮＤに固定するためのもので、インバータ９ａとスイッチング用のＮチャネル型のＦＥＴ９ｂで構成されている。インバータ９ａの入力側には駆動部８から駆動電圧Ｖｃｃが与えられるようになっており、このインバータ９ａの出力側にＦＥＴ９ｂのゲートが接続されている。ＦＥＴ９ｂのドレインは１次巻線１１の一端１１ａに接続され、このＦＥＴ９ｂのソースが接地電位ＧＮＤに接続されている。
【００４８】
また、ＦＥＴ３は、ＦＥＴ６よりも容量特性が低く、かつオン抵抗が高い部品を使用している。その他の構成は、図１（ａ）と同様である。
【００４９】
次に、図３（ａ）の電源回路の動作を、図３（ｂ）を用いて説明する。
図３（ｂ）の時刻Ｔ０で制御部７の動作が開始していない時には、駆動部８から駆動電圧は出力されず、ＦＥＴ３のゲートに与えられる電圧Ｖｇ３とＦＥＴ６のゲートに与えられる電圧Ｖｇ６は、共に０となっている。一方、電位固定部９では、駆動部８の出力信号がインバータ９ａによって反転されてＦＥＴ９ｂのゲートに与えられる。従って、ＦＥＴ３，６はオフ状態となり、ＦＥＴ９ｂはオン状態となる。トランス１０の１次巻線１１にかかる電圧Ｖ１１は０である。
【００５０】
時刻Ｔ１において、制御部７が動作を開始してクロックパルスが“Ｈ”になると、駆動部８から駆動電圧Ｖｃｃが出力され、ＦＥＴ３，６のゲートに与えられる電圧Ｖｇ３，Ｖｇ６はＶｃｃとなる。駆動電圧Ｖｃｃは、ＦＥＴ３，６の閾値電圧以上となるように設定されているので、これらのＦＥＴ３，６は同時にオン状態となる。一方、ＦＥＴ９ｂのゲートに与えられる電圧Ｖｇ９は０となり、このＦＥＴ９ｂはオフ状態となる。
【００５１】
ＦＥＴ３，６がオン状態になると、トランス１０の１次巻線１１には、入力電圧Ｖｉが印加される。これにより、トランス１０の２次巻線１２には、Ｖｉ×ｎの電圧が誘起され、ダイオード２１，２２で構成される整流回路と、インダクタ２３及びコンデンサ２４で構成される平滑回路を経て、所望の出力電圧Ｖｏが負荷３０へ供給される。
【００５２】
時刻Ｔ２において、制御部７から出力されるクロックパルスが“Ｌ”になると、駆動部８の駆動電圧Ｖｃｃは停止され、ＦＥＴ３，６のゲートに与えられる電圧Ｖｇ３，Ｖｇ６は０となる。これにより、ＦＥＴ３，６は同時にオフ状態となる。一方、ＦＥＴ９ｂのゲートに与えられる電圧Ｖｇ９はＶｃｃとなり、このＦＥＴ９ｂはオン状態となる。
【００５３】
ＦＥＴ３，６がオフ状態、ＦＥＴ９ｂがオン状態になると、ＦＥＴ３，６がオン状態のときに蓄積された励磁エネルギーを放出するために、トランス１０の１次巻線１１にフライバック電圧Ｖｆｂが発生する。この時、ＦＥＴ９ｂがオン状態となっているため、トランス１０の１次巻線１１の一端１１ａは接地電位ＧＮＤに固定される。この結果、フライバック電圧ＶｆｂはすべてＦＥＴ６のドレイン・ソース間に印加される。また、ＦＥＴ３のドレイン・ソース間の電圧Ｖｄ３は、入力電圧Ｖｉとなる。
【００５４】
トランス１０の１次巻線１１の電圧Ｖ１１は−Ｖｆｂとなることから、このトランス１０の２次巻線１２の電圧は、−Ｖｆｂ×ｎとなる。この時、整流回路のダイオード２１は逆バイアスとなるが、ＦＥＴ３，６がオン状態のときにインダクタ２３に蓄積されたエネルギーがダイオード２２を介して放出されるため、負荷３０には引き続き所望の出力電圧Ｖｏが与えられる。
【００５５】
時刻Ｔ３において、トランス１０の励磁エネルギーの放出が完了すると、このトランス１０の１次巻線１１の電圧Ｖ１１は０となるが、ＦＥＴ９ｂはオン状態となっているので、ＦＥＴ３の電圧Ｖｄ３は入力電圧Ｖｉであり、ＦＥＴ６の電圧Ｖｄ６は０となる。
【００５６】
更に、時刻Ｔ４において、クロックパルスが“Ｈ”になると、前記時刻Ｔ１と同様の動作が行われる。このような動作が、一定周期のクロックパルスによって繰り返され、安定した出力電圧Ｖｏが出力される。出力電圧Ｖｏは、クロックパルスのデューティ比によって制御され、所望の電圧を得ることができる。
【００５７】
以上のように、この第２の実施形態では、前記（ｉ）及び（ii）の利点に加えて、次のような利点がある。
（vi）  トランス１０の励磁エネルギーを、１次巻線１１のインダクタンスと１個のＦＥＴ６の出力容量との共振によって放出しているため、共振周波数を高くすることができる。これにより、電源の軽薄短小化、低価格化が可能となる。
【００５８】
（vii)  ＦＥＴ３に印加される最大電圧は入力電圧Ｖｉであるので、低耐圧、低容量特性の素子を選択することにより、スイッチング損失を低減することができる。
【００５９】
(viii)  ＦＥＴ６は印加される最大電圧はフライバック電圧Ｖｆｂであるので、低耐圧、低オン抵抗の素子を選択することにより、このＦＥＴ６における導通損失を低減することができる。また、このＦＥＴ６では、スイッチング損失が発生しないので、高効率及び低雑音化が期待できる。
【００６０】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  端子１に印加される入力電圧Ｖｉはプラスの電圧として説明したが、マイナスの電圧でも良い。
【００６１】
（ｂ）  スイッチング用のＦＥＴ３，６，９ｂとして、Ｎチャネル型のＦＥＴを用いているが、Ｐチャネル型のＦＥＴやバイポーラ・トランジスタ等を用いても良い。
【００６２】
（ｃ）  トランス１０の２次側に接続される整流回路や平滑回路等は、例示したものに限定されず、どのような回路構成でも適用可能である。特に、導通デューティを５０％以上に設定できるので、トランス１０の巻線比ｎを小さくすることができることから、例えば、同期整流回路（整流素子にＦＥＴを用いて、２次巻線の電圧によって襷掛けに駆動する方式）を採用した場合でも、駆動損失を小さくすることができる。
【００６３】
（ｄ）  電位固定部９の構成等は、図示したものに限定されない。即ち、ＦＥＴ３，６がオフ状態のときに、このＦＥＴ３のソースを接地電位ＧＮＤに固定できるものであれば良い。
【００６４】
（ｅ）  制御部７と駆動部８の動作の関係は、前述した動作に限定されない。例えば、制御部７から出力されるクロックパルスが“Ｌ”になると、駆動部８から駆動電圧Ｖｃｃが出力され、このクロックパルスが“Ｈ”になると、駆動部８の駆動電圧Ｖｃｃが停止するようにしても良い。
【００６５】
【発明の効果】
以上詳細に説明したように、第１及び第２の発明によれば、回生用のダイオードを使用していないので、導通デューティを５０％以上に設定できると共に、回生電流による損失が発生しない。これにより、許容入力電圧の範囲が広くなると共に、整流部における整流素子の導通期間が偏らないので、設計が容易になる。
【００６６】
また、変圧器の励磁エネルギーを放出するときに、１次巻線と第１及び第２のトランジスタが直列に接続される構成となっているので、トランジスタの実効容量が半分となる。これにより、共振周波数を高くすることができ、電源の軽薄短小化、低価格化が可能になると共に、出力容量は大きいがオン抵抗の極端に低いトランジスタを選定することにより、高効率化が期待できる。
【００６７】
更に、第１及び第２のトランジスタを直列に接続しているので、これらのトランジスタの駆動タイミングがずれても貫通電流が流れない。従って、損失や雑音の発生が無く、設計が容易になる。
【００６８】
更にまた、２つのトランジスタがオフ状態の時に、第３のノードを第２のノードの電位に固定する第３のトランジスタを有している。これにより、トランスの励磁エネルギーを、第２のトランジスタの出力容量との共振によって放出することになり、共振周波数を高くすることができ、電源の軽薄短小化、低価格化が可能になる。
【００６９】
また、第１のトランジスタに印加される最大電圧は入力電圧となるので、例えば、低耐圧、低容量特性の素子を選択することにより、スイッチング損失を低減することができる。一方、第２のトランジスタに印加される最大電圧はフライバック電圧となるので、例えば、低耐圧、低オン抵抗の素子を選択することにより、導通損失を低減することができる。更に、第２のトランジスタでは、スイッチング損失が発生しないので、高効率及び低雑音化が期待できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す電源回路の図である。
【図２】従来の電源回路の一例を示す図である。
【図３】本発明の第２の実施形態を示す電源回路の図である。
【符号の説明】
３，６    ＦＥＴ
７    制御部
８    駆動部
９    電位固定部
１０    トランス
１１    １次巻線
１２    ２次巻線
【図１】
0004107826.tif 000003
【図２】
0004107826.tif 000004
【図３】
0004107826.tif 000005