(57)【特許請求の範囲】
【請求項１】
第１の電圧入力と、
第２の電圧入力と、
第１の検出回路と、
第１のコンフィグレーション回路と、
第２の検出回路と、そして
第２のコンフィグレーション回路と
から構成されたプログラマブル・ロジック・デバイスであって、
前記第１の電圧入力に接続された前記第１の検出回路は、前記第１の電圧入力に印加された電圧が第１の所定の値を越えているか否かを検出し、
前記第１ならびに第２の検出回路、前記第１ならびに第２の電圧入力そして第２のコンフィグレーション回路に接続された前記第１のコンフィグレーション回路は、第１の制御信号を出力し、
前記第１の電圧入力に接続された前記第２の検出回路は、前記第１の電圧入力に印加された電圧が第２の所定の値を下回っているか否かを検出し、
前記第１ならびに第２の検出回路、前記第２の電圧入力そして前記第１のコンフィグレーション回路に接続された前記第２のコンフィグレーション回路は、第２の制御信号を出力し、
前記第１の検出回路が、前記第１の電圧入力に印加された電圧が前記第１の所定の値を越えていることを検出するとき、前記第１のコンフィグレーション回路は前記第１の電圧入力に印加された電圧の前記第１の制御信号への通過を許可し、かつ前記第２のコンフィグレーション回路は前記第１の電圧入力に印加された電圧の前記第２の制御信号への通過を許可し、
前記第１の検出回路が、前記第１の電圧入力に印加された電圧が前記第１の所定の値を下回っていることを検出し、かつ前記第２の検出回路が、前記第１の電圧入力に印加された電圧が前記第２の所定の値を越えていることを検出するとき、前記第１のコンフィグレーション回路は前記第２の電圧入力に印加された電圧の前記第１の制御信号への通過を許可し、かつ前記第２のコンフィグレーション回路は前記第２の電圧入力に印加された電圧の前記第２の制御信号への通過を許可し、そして
前記第２の検出回路が、前記第１の電圧入力に印加された電圧が前記第２の所定の値を下回っていることを検出するとき、前記第１ならびに第２のコンフィグレーション回路はそれぞれ前記第１ならびに第２の電圧入力に印加された電圧の前記第１ならびに第２の制御信号への通過を妨げる、
プログラマブル・ロジック・デバイス。
【請求項２】
プログラマブル・ロジック・デバイスの第１の電圧入力ならびに第２の電圧入力を、第１のコンフィグレーション回路を介して第１の制御信号へかつ第２のコンフィグレーション回路を介して第２の制御信号へ、それぞれ自動的に通過させるための方法であって、
上記第１の電圧入力に供給された電圧が第１の所定の値を越えているか否かを検出するステップと、
上記第１の電圧入力に供給された電圧が第２の所定の値に下回っているか否かを検出するステップと、
前記第１の検出回路が、前記第１の電圧入力に印加された電圧が前記第１の所定の値を越えていることを検出するとき、前記第１のコンフィグレーション回路を介して前記第１の電圧入力に印加された電圧を前記第１の制御信号へ通過させ、かつ前記第２のコンフィグレーション回路を介して前記第１の電圧入力に印加された電圧を前記第２の制御信号へ通過させるステップと、
前記第１の検出回路が、前記第１の電圧入力に印加された電圧が前記第１の所定の値を下回っていることを検出し、かつ前記第２の検出回路が、前記第１の電圧入力に印加された電圧が前記第２の所定の値を越えていることを検出するとき、前記第１のコンフィグレーション回路を介して前記第２の電圧入力に印加された電圧を前記第１の制御信号へ通過させ、かつ前記第２のコンフィグレーション回路を介して前記第２の電圧入力に印加された電圧を前記第２の制御信号へ通過させるステップと、そして
前記第２の検出回路が、前記第１の電圧入力に印加された電圧が前記第２の所定の値を下回っていることを検出するとき、前記第１コンフィグレーション回路を介して前記第１の電圧入力に印加された電圧を通過させることを妨げ、かつ前記第２のコンフィグレーション回路を介して前記第２の電圧入力に印加された電圧を通過させることを妨げるステップと、
を備える方法。
【発明の詳細な説明】
【０００１】
技術分野
本発明は、プログラマブル・ロジック・デバイスに関する。より詳細に述べれば、本発明は、高速製造プログラミングおよび低電圧イン‐システム書き込みの方法および装置のためのプログラマブル・ロジック・デバイスの自動コンフィグレーションに関する。
【０００２】
発明の背景
プログラマブル・ロジック・デバイスは、しばしば２つの分離された電源入力を含んでいる。第１の電源入力には、読み出しオペレーションのための電流を供給するシステム電源が接続され、通常それは３．３Ｖまたは５Ｖになる。第２の電源入力には、プログラミングおよび消去オペレーションのため、通常１２Ｖあるいはシステム電圧に等しい値の電圧が供給される。第２の電源入力に１２Ｖの電源を接続すればプログラマブル・ロジック・デバイスの高速プログラミングおよび消去オペレーションが可能になるが、システム電源電圧と等しい値の電圧を印加した場合にはプログラミング・オペレーションが遅くなる。通常、製造段階においては、プログラマブル・ロジック・デバイスのプログラミング用に１２Ｖ電源が使用され、それによって製造スループットの向上ならびに製造設備コストの最小化が図られる。通常のイン‐システム・オペレーションにおいては、第２の電源入力に３．３Ｖまたは５Ｖのシステム電源が印加される。製造段階における高速プログラミングおよび通常のイン‐システム・オペレーションにおけるプログラミングを可能にするために、コンピュータ・システム製造者は、製造段階に第２の電源入力に対して１２Ｖの印加を可能にし、かつコンピュータ・システムの動作時には、第２の電源入力にシステム電源電圧を印加させるシステム・レベルの回路を準備しなければならない。このシステム・レベルの回路には、第２の電源入力をグラウンドに接続することによって書き込みオペレーションを禁止する、ライト・プロテクト機能をもたらす回路が含められることもある。
【０００３】
図１に、従来技術によるプログラマブル・ロジック・デバイス１１０に関する代表的な構成を示す。プログラマブル・ロジック・デバイス１１０は、システム電源電圧入力（ＶＣＣ）１２０および、プログラミングおよび消去電圧入力（ＶＰＰ）１３０を備えている。この構成の場合、ＶＣＣ  １２０がＶＰＰ  １３０に接続されている。ＶＣＣ  １２０およびＶＰＰ  １３０は、それぞれ通常は５Ｖまたは、それと同程度に一般的な３．３Ｖのシステム電源電圧１４０を受け取る。この構成例には１２Ｖの供給がなく、高速プログラミングを考慮したものとはなっていない。また、ＶＰＰ  １３０が常にＶＣＣ  １２０と等しく、それによってイン‐システム・プログラミングおよび消去オペレーションがイネーブルとなっていることから、ライト・プロテクトも不可能である。
【０００４】
図２は、従来技術によるコンピュータ・システム内におけるプログラマブル・ロジック・デバイス１１０に関する別の代表的な構成を示す。図１の場合と同様に、このプログラマブル・ロジック・デバイス１１０にもＶＣＣ  １２０およびＶＰＰ  １３０が備わっている。この構成例の場合、通常は５Ｖまたは３．３Ｖとなるシステム電源電圧１４０がＶＣＣ  １２０に印加される。ＶＰＰ  １３０には、通常は１２Ｖであるプログラミングおよび消去電圧２５０が印加される。ＶＰＰ  １３０は、抵抗２５２を介してグランドにも接続される。このインプリメンテーションは、ＶＰＰ  １３０が１２Ｖを受け取ることから、高速製造プログラミングが可能である。また、このインプリメンテーションにおいては、プログラミングおよび消去電圧２５０がＶＰＰ  １３０に印加されないと、ＶＰＰ  １３０が浮き、抵抗２５２を介してグランドに接続されることから、ライト・プロテクト機能も達成できる。しかし、この構成例には、システム電源電圧１４０をＶＰＰ  １３０に供給する備えがないことから、イン‐システム・プログラミングおよび消去オペレーションが得られないという欠点を有する。
【０００５】
図３は、ライト・プロテクト、高速製造プログラミングおよび消去オペレーション、イン‐システム・プログラミングおよび消去オペレーションを可能にした、従来技術によるプログラマブル・ロジック・デバイス１１０に関する構成を示している。この構成の場合、通常は５Ｖまたは３．３Ｖとなるシステム電源電圧１４０がＶＣＣ  １２０ならびにトランジスタ３７０に印加される。システム・ロジック３６０は、イン‐システム・プログラミングおよび消去オペレーションが要求された際に、トランジスタ３７０をイネーブルする。トランジスタ３７０がイネーブルになると、システム電源電圧１４０がＶＰＰ  １３０に供給され、それによってイン‐システム・プログラミングおよび消去オペレーションが可能になる。トランジスタ３７０がイネーブルされていなければ、通常、ＶＰＰ  １３０が抵抗２５２を介してグランドに接続されることから、プログラミングおよび消去オペレーションがディスエーブルとなってライト・プロテクト機能が達成される。さらにトランジスタ３７０がディスエーブルされていれば、製造段階にプログラミングおよび消去電圧２５０をＶＰＰ  １３０に印加して、高速プログラミングおよび消去オペレーションをイネーブルすることが可能になる。この構成は、高速プログラミングおよび消去オペレーション、イン‐システム・プログラミングおよび消去オペレーション、およびライト・プロテクトを考慮したものとなっているが、これらの特徴は、システム・ロジック３６０、トランジスタ３７０および抵抗２５２を備えるというコスト増を受け入れることによって達成される。
【０００６】
発明の要約
プログラマブル・ロジック・デバイスを開示する。このプログラマブル・ロジック・デバイスは、第１の電圧入力および第１の電圧入力に接続された第１の検出回路を備える。第１の検出回路は、第１の電圧入力に印加された電圧が第１の所定値を越えるか否かを検出する。このプログラマブル・ロジック・デバイスは、さらに、第１の検出回路に接続された第１のコンフィグレーション回路を備える。第１のコンフィグレーション回路は、電圧が第１の所定値を越えたことを第１の検出回路が検出すると、それに応答して、第１の電圧入力を介してプログラミングおよび消去オペレーションに充分な電流をこのプログラマブル・ロジック・デバイスが受け取ることができるよう、プログラマブル・ロジック・デバイスのコンフィグレーション（構成変更）を行う。
【０００７】
本発明のこのほかの特徴ならびに利点は、添付図面および以下の詳細な説明から明らかになるであろう。
【０００８】
続いて、添付図面に示す例を参照して本発明の説明を行うが、これには限定の意図はなく、また図面においては、類似の要素に類似の参照を用いている。
【０００９】
詳細な説明
本発明の一実施態様では、プログラマブル・ロジック・デバイスが、プログラミングおよび消去電圧入力に付与される電圧レベルに応じ、プログラミングおよび消去電圧入力もしくはシステム電圧入力のいずれかを介して、プログラミングおよび消去オペレーションに充分な電流を受け取ることができるよう、コンフィグレーションを自動設定する回路を備える。本発明の別の実施態様では、さらに、プログラミングおよび消去電源電圧入力をロジック・レベルのライト・プロテクト入力として使用することによって、プログラミングおよび消去プロテクトを達成する。一実施態様に意図された利点は、システム・レベルのロジック回路に要する追加のコストを伴うことなく、高速製造プログラミングならびにイン‐システム・プログラミングおよび消去オペレーションを提供することである。それに加えて、一実施態様に意図された別の利点として、単純なロジック信号入力を介してプログラミングおよび消去に対する完全なプロテクトを達成できることが挙げられる。
【００１０】
図４は、プログラマブル・ロジック・デバイス４０５の一実施形態を示したブロック図である。この実施形態におけるプログラマブル・ロジック・デバイス４０５はフラッシュ・タイプの不揮発性メモリ・デバイスであるが、別の実施形態ではプログラミングおよび消去オペレーション用の電圧入力と他のデバイス・オペレーション用に分離された電圧入力を備えた任意のプログラマブル・ロジック・デバイスが使用可能である。ここにおいて「プログラマブル・ロジック・デバイス」という用語は、広い範囲のプログラム可能な電子デバイスを含み、限定する意図ではないが、フラッシュ・メモリおよびその他の不揮発性メモリ・デバイスを包含する。プログラマブル・ロジック・デバイス４０５は、プログラミングおよび消去電圧入力（ＶＰＰ）４１０およびシステム電源電圧入力（ＶＣＣ）４２０を備える。ＶＣＣ  ４２０は、好ましくは約５Ｖの電圧を受け取るものとするが、ＶＣＣ  ４２０が各種の電圧を受け取る別の実施形態も考えられ、限定を意図するわけではないが、その電圧には３．３Ｖも含まれる。別の実施形態においては、ＶＣＣ  ４２０が約１．８Ｖを受け取ることもある。デバイスオペレーション中のＶＰＰ  ４１０は、０ＶまたはＶＣＣに等しい電圧、あるいは高速プログラミング用の、それより高い電圧を受け取ることになる。高速プログラミング用の、より高い電圧は、好ましくは１２Ｖとするが、これ以外の電圧を使用する別の実施形態も可能である。
【００１１】
プログラマブル・ロジック・デバイス４０５は、さらに、高電圧検出回路４４０、低電圧検出回路４５０、ゲート制御コンフィグレーション回路４３０、およびドレイン制御コンフィグレーション回路４６０を含んでいる。ゲート制御コンフィグレーション回路４３０はゲート制御信号４７０を出力し、ドレイン制御コンフィグレーション回路４６０はドレイン制御信号４８０を出力する。ゲート制御信号４７０は、このプログラマブル・ロジック・デバイスのメモリ・セル（図示せず）を構成するトランジスタ（図示せず）のゲートに、プログラミングおよび消去オペレーションに必要な電圧を供給する。ドレイン制御信号４８０は、このプログラマブル・ロジック・デバイスのメモリ・セルを構成するトランジスタのドレインに、プログラミングおよび消去オペレーションに必要な電圧を供給する。
【００１２】
高電圧検出回路４４０は、ＶＰＰ入力４１０を受け取り、ＶＰＰ入力４１０に印加された電圧があらかじめ決定された所定電圧レベルを越えているか否かを判断する。高速製造プログラミング用に、より高い１２Ｖの電圧を使用する実施形態においては、この高電圧検出回路の所定電圧レベルを８Ｖとするが、それ以外のレベルを使用することも可能である。高電圧検出回路４４０は、ゲート制御コンフィグレーション回路４３０に接続されており、この高電圧検出回路４４０は、判断の結果をゲート制御コンフィグレーション回路４３０に伝達する。ＶＰＰ入力４１０に印加された電圧が８Ｖを越えると、高電圧検出回路４４０が判断した場合、ゲート制御コンフィグレーション回路４３０は、ＶＰＰ入力４１０に印加された電圧の、ゲート制御信号４７０への通過を許可する。さらに高電圧検出回路４４０は、ドレイン制御コンフィグレーション回路４６０にも接続されており、高電圧検出回路４４０は、判断の結果をドレイン制御コンフィグレーション回路４６０にも伝達する。ＶＰＰ入力４１０に印加された電圧が８Ｖを越えると、高電圧検出回路４４０が判断した場合、ドレイン制御コンフィグレーション回路４３０は、ゲート制御信号４７０を通る電圧の、ドレイン制御信号４７０への通過を許可する。
【００１３】
低電圧検出回路４５０は、ＶＰＰ入力４１０を受け取り、ＶＰＰ入力４１０に印加された電圧があらかじめ決定された所定電圧レベルを下回るか否かを判断する。好ましくはこの所定レベルを１Ｖとするが、それ以外のレベルも可能である。低電圧検出回路４５０は、ゲート制御コンフィグレーション回路４３０ならびにドレイン制御コンフィグレーション回路４６０に接続されており、各コンフィグレーション回路４３０および４６０に対して判定の結果を伝える。この低電圧検出回路４５０が、ＶＰＰ入力４１０に印加された電圧が１Ｖを下回ると判断した場合、ゲート制御コンフィグレーション回路４３０およびドレイン制御コンフィグレーション回路４６０は、それぞれＶＰＰ入力４１０に印加された電圧およびＶＣＣ入力４２０に印加された電圧の、ゲート制御信号４７０およびドレイン制御信号４８０への通過をそれぞれ禁止する。したがって、ロジック・ローの信号をＶＰＰ入力４１０に渡すことによって、プログラミングおよび消去オペレーションが禁止され、プログラマブル・ロジック・デバイス４０５の完全なライト・プロテクトが達成される。
【００１４】
高電圧検出回路４４０が、ＶＰＰ入力４１０に印加された電圧について８Ｖを越えていないと判断し、かつ低電圧検出回路４５０が、ＶＰＰ入力４１０に印加された電圧について１Ｖを下回っていないと判断した場合、ゲート制御コンフィグレーション回路４３０およびドレイン制御コンフィグレーション回路４６０は、ＶＣＣ入力４２０に印加された電圧をプログラミングおよび消去オペレーションのために使用できるようにする。つまり、１Ｖから８Ｖまでの範囲に含まれるロジック・ハイの電圧は、ＶＣＣ入力４２０に印加された電圧を、プログラマブル・ロジック・デバイス４０５にプログラミングおよび消去オペレーションのために使用させることによって、イン‐システム・プログラミングおよび消去オペレーションを可能にする。プログラマブル・ロジック・デバイス４０５は、ＶＣＣ入力４２０に印加された電圧を使用して、プログラミングおよび消去オペレーションに適した電圧ならびに電流レベルを供給するために、ドレイン制御信号４８０およびゲート制御信号４７０用のチャージ・ポンプ（図４には図示していないが図５を参照されたい）を含んでいることもある。
【００１５】
図５は、プログラマブル・ロジック・デバイス内に包含されている検出回路およびコンフィグレーション回路のブロック図である。図５に示したブロック図は、図４を参照して説明した回路を、より詳細に表している。電圧は、ＶＰＰ入力４１０において受け取られる。３Ｍ・抵抗５０２および１Ｍ・抵抗５０４は、分圧回路を構成し、ＶＰＰ入力４１０において受け取った電圧を１／４にする。ここには、抵抗５０２および５０４について具体的な値を示しているが、これ以外の抵抗値あるいは分圧のための別のテクニックを使用して分圧回路を構成してもよい。
【００１６】
抵抗５０２および５０４によって構成される分圧回路の出力は、コンパレータ回路５０５によって受け取られる。コンパレータ回路５０５は、抵抗５０２および５０４によって構成される分圧回路の出力を２Ｖの基準電圧５３２と比較する。抵抗５０２および５０４によって構成される分圧回路がＶＰＰ入力４１０に印加された電圧を１／４にすることから、コンパレータ回路５０５は、ＶＰＰ入力４１０に印加された電圧が８Ｖを超えるか否かの判断を行うことができる。たとえば、ＶＰＰ入力４１０に印加された電圧が１２Ｖであった場合、抵抗５０２および５０４によって構成される分圧回路からコンパレータ回路５０５に３Ｖが供給される。３Ｖは２Ｖの基準電圧５３２より高いことから、コンパレータ回路５０５は、８Ｖを超える電圧がＶＰＰ入力４１０に印加されたことを示すＶＰＰＨｉ信号５１５を出力する。ＶＰＰ入力４１０に印加された電圧が８Ｖより低いときは、このコンパレータからのＶＰＰＨｉ信号５１５は超過を示すものとはならない。
【００１７】
コンパレータ回路５０７は、ＶＰＰ入力４１０に印加された電圧を１Ｖの基準電圧と比較する。ＶＰＰ入力４１０に印加された電圧が１Ｖを下回るとき、コンパレータ回路５０７は、ＶＰＰ入力４１０に印加された電圧が１Ｖより低いことを示すＶＰＰＬｏ信号５１０をアサートする。ＶＰＰ入力４１０に印加された電圧が１Ｖを超えるときは、このコンパレータ回路５０７からのＶＰＰＬｏ信号５１０には１Ｖ超を示すものとはならない。
【００１８】
ＶＰＰＨｉ信号５１５は、レベル・シフタ５３２、５３６、および５６２に印加される。ＶＰＰ入力４１０に印加された電圧が８Ｖを超えるときに限ってＶＰＰＨｉ信号５１５がアサートされることから、ＶＰＰＨｉ信号５１５によってトランジスタ５３４、５３８、および５６６をイネーブルするためにレベル・シフタ５３２、５３６、および５６２が必要であり、これらのトランジスタは、イネーブルになるとＶＰＰ入力４１０に印加された入力をゲート制御信号４７０およびドレイン制御信号４８０に渡す。図４との関連から前述したように、ゲート制御信号４７０は、このプログラマブル・ロジック・デバイスのメモリ・セル（図示せず）を構成するトランジスタ（図示せず）のゲートに、プログラミングおよび消去オペレーションに必要な電圧を供給する。またドレイン制御信号４８０は、このプログラマブル・ロジック・デバイスのメモリ・セルを構成するトランジスタのドレインに、プログラミングおよび消去オペレーションに必要な電圧を供給する。
【００１９】
ＶＰＰＨｉ信号５１５のアサートがなく、ＶＰＰ入力４１０に印加された電圧が８Ｖより低いことが示されており、かつＶＰＰＬｏ信号５１０のアサートがなく、ＶＰＰ入力４１０に印加された電圧が１Ｖを超えることが示されているときは、ＶＰＰＨｉ信号５１５およびＶＰＰＬｏ信号５１０が入力されるノア・ゲート５２５がＶＰＰ＝ＶＣＣ信号５２０をアサートする。ＶＰＰ＝ＶＣＣ信号５２０のアサートは、ＶＰＰ入力４１０に印加された電圧がおおむねＶＣＣ入力４２０に印加された電圧に等しいことを示す。
【００２０】
ＶＣＣ入力４２０は、読み出しオペレーションに必要な電圧だけでなく、低電流チャージ・ポンプ５６０および高電流チャージ・ポンプ５７０のための電力も供給する。ＶＰＰ入力４１０に印加された電圧が１２Ｖより低く１Ｖより高いときは、プログラミングおよび消去オペレーション用の電圧がＶＣＣ入力４１０によって供給される。低電流チャージ・ポンプ５６０は、プログラミングおよび消去オペレーションに必要な電流を、このプログラマブル・ロジック・デバイスのメモリ・セル（図示せず）を構成するトランジスタ（図示せず）のゲートに供給する。このゲート電流は、トランジスタ５６４がイネーブルになるとゲート制御信号４７０を介して渡される。高電流チャージ・ポンプ５７０は、プログラミングおよび消去オペレーションに必要な電流を、このプログラマブル・ロジック・デバイスのメモリ・セルを構成するトランジスタのドレインに供給する。このドレイン電流は、トランジスタ５７２がイネーブルになると、ドレイン制御信号４８０を介して渡される。トランジスタ５６４および５７２は、ＶＰＰ＝ＶＣＣ信号５２０に接続されており、ＶＰＰ＝ＶＣＣ信号５２０がアサートされるとイネーブルになる。
【００２１】
図６は、図４および図５との関連から説明した前述のプログラマブル・ロジック・デバイス４０５を図示している。プログラマブル・ロジック・デバイス４０５は、ＶＣＣ入力４２０およびＶＰＰ入力４１０を備えている。ＶＣＣ入力４２０には電源電圧６４０が、ＶＰＰ入力４１０にはライト・プロテクト・ロジック信号６６０がそれぞれ接続される。電源電圧６４０は、好ましくは５Ｖとするが、３．３Ｖを含むそれ以外の電圧とすることも可能である。ライト・プロテクト・ロジック信号６６０がロジック・ローの電圧レベルであるとき、図４および図５との関連から説明したように、プログラマブル・ロジック・デバイス４０５のプログラミングおよび消去オペレーションが禁止される。ライト・プロテクト・ロジック信号６６０がロジック・ハイの電圧レベルであるとき（ただし８Ｖより低いとき）、これも図４および図５との関連から説明したように、プログラマブル・ロジック・デバイス４０５は、ＶＣＣ入力４２０を介してプログラミングおよび消去オペレーションのために必要な電力を受け取る。このように、単純なロジック信号を介して完全なライト・プロテクトが達成され、また外部の回路を必要とすることなくイン‐システム・プログラミングおよび消去が可能となることがわかる。
【００２２】
図７は、図４および図５との関連から説明した前述のプログラマブル・ロジック・デバイス４０５を図示している。このプログラマブル・ロジック・デバイス４０５は、ＶＣＣ入力４２０およびＶＰＰ入力４１０を備えている。ＶＣＣ入力４２０には電源電圧６４０が接続される。電源電圧６４０は、好ましくは５Ｖとするが、３．３Ｖを含むそれ以外の電圧とすることも可能である。別の実施形態においては、約１．８Ｖとする電源電圧を使用することもある。ＶＰＰ入力４１０は、プログラミングおよび消去電圧ライン７５０に接続される。プログラミングおよび消去電圧７５０は、好ましくは１２Ｖとするが、それ以外の電圧とすることも可能である。電源電圧６４０とプログラミングおよび消去電圧７５０の間には抵抗７５２が接続されている。製造時には、プログラミングおよび消去電圧ライン７５０を介してＶＰＰ入力４１０に１２Ｖを印加することができる。これにより、プログラマブル・ロジック・デバイス４０５の高速プログラミングおよび消去オペレーションが実行可能になる。イン‐システム・オペレーション時にプログラマブル・ロジック・デバイス４０５を使用するときは、プログラミングおよび消去電圧ライン７５０を介したプログラミングおよび消去電流の供給はない。イン‐システム・オペレーション時には、ＶＰＰ入力４１０は抵抗７５２を介して電源電圧６４０を受け取る。抵抗７５２の値は、好ましくは抵抗７５２の端子間電圧降下を最小にする値とする。この電源電圧は８Ｖより低く、１Ｖより高いことから、このプログラマブル・ロジック・デバイスは、ＶＣＣ入力４２０に印加された電圧をイン‐システム・プログラミングおよび消去オペレーション用に使用する。したがって、図７に示した実施形態は、低コストの抵抗７５２のみを外部回路に使用して、高速製造プログラミングおよびイン‐システム・プログラミングおよび消去オペレーションを可能とする。
【００２３】
図８は、プログラマブル・ロジック・デバイスの第１の電源電圧入力および第２の電源電圧入力の自動的なコンフィグレーションを行うための方法を示したフローチャートである。ステップ８１０および８２０においては、電源電圧入力に印加された電圧があらかじめ決定済みの所定値を超えるか否かの判断を行う。ステップ８３０は、この電源電圧が所定値を超えるとき、電源電圧入力がイネーブルになってプログラミングおよび消去オペレーション用の充分な電流が導かれることを示している。電圧が所定値を超えないとき、電源電圧入力がイネーブルされず、プログラミングおよび消去オペレーション用に必要な電流が導かれない。
【００２４】
以上においては、特定の実施形態を参照して本発明の説明を行ってきた。しかしながら、付随する特許請求の範囲に示したより広い本発明の真意ならびに範囲から逸脱することなく、これらに対する修正ないしは変更が可能なことは明らかであろう。したがって、明細ならびに図面は、限定ではなく例示を意図したものと解釈されるべきである。
【図面の簡単な説明】
【図１】  従来技術によるプログラマブル・ロジック・デバイスに関する代表的な構成を示している。
【図２】  従来技術によるコンピュータ・システム内におけるプログラマブル・ロジック・デバイスに関する別の代表的なシステム構成例を示している。
【図３】  従来技術による、システム・ロジックを含むプログラマブル・ロジック・デバイスの別の代表的なシステム構成例を示している。
【図４】  プログラマブル・ロジック・デバイスの一実施形態を示したブロック図である。
【図５】  プログラマブル・ロジック・デバイス内に包含されている検出回路およびコンフィグレーション回路のブロック図である。
【図６】  電源電圧およびライト・プロテクト・ロジック信号が接続されるプログラマブル・ロジック・デバイスのブロック図である。
【図７】  電源電圧およびプログラミングおよび消去電圧が接続されるプログラマブル・ロジック・デバイスのブロック図である。
【図８】  プログラマブル・ロジック・デバイスの第１の電源電圧入力および第２の電源電圧入力の自動的なコンフィグレーションを行うための方法を示したフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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