(57)【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリセルアレイと、
前記複数のメモリセルの中で、指定されたものが保持する信号を読み出し、出力する第１読出回路と、
前記複数のメモリセルの中で、指定されたものが保持する信号を読み出し、出力するとともに、前記第１読出回路よりも動作速度が遅く消費電力が低く、かつ、前記第１読出回路と排他的に動作する第２読出回路と、
クロック信号に同期して動作するとともに、前記メモリセルアレイにアクセスするCPUと、
外部から入力される外部クロック信号を複数通りに分周し、複数の周期を有する信号を生成するとともに、その中の一つを選択して前記クロック信号として前記CPUへ供給する分周器と、
前記クロック信号の前記外部クロック信号に対する分周比を基準値と比較するコンパレータとを備え、
前記コンパレータの比較結果において前記分周比が前記基準値を境として大きいときには、前記第１および第２読出回路の中で、前記第２読出回路のみが動作し、逆に小さいときには、前記第１読出回路のみが動作する半導体装置。
【請求項２】
前記メモリセルアレイにアクセスするCPUを、さらに備え、
当該CPUは、レジスタを備えており、
前記第１および第２読出回路は、前記レジスタに保持される信号にもとづいて、排他的に動作する、請求項１に記載の半導体装置。
【請求項３】
外部端子を、さらに備え、
前記コンパレータは、前記外部端子から入力される信号が表現する値を前記基準値とする、請求項１に記載の半導体装置。
【請求項４】
複数のメモリセルを有するメモリセルアレイと、
前記複数のメモリセルの中で、指定されたものが保持する信号を読み出し、出力する第１読出回路と、
前記複数のメモリセルの中で、指定されたものが保持する信号を読み出し、出力するとともに、前記第１読出回路よりも動作速度が遅く消費電力が低く、かつ、前記第１読出回路と排他的に動作する第２読出回路と、
クロック信号に同期して動作するとともに、前記メモリセルアレイにアクセスするCPUと、
前記クロック信号の１クロック周期の開始から一定時間後までの遅延時間を、前記１クロック周期ごとに表現するパルスを生成する基準遅延生成回路と、
前記CPUが前記第１または第２読出回路の動作開始を指示する時期が、前記遅延時間以内であるか否かを判定する判定回路と
を備え、
前記判定回路の判定結果において前記時期が前記遅延時間以内であるときには、前記第１および第２読出回路の中で、前記第１読出回路のみが動作し、逆に以内でないときには、前記第２読出回路のみが動作する半導体装置。
【請求項５】
前記第１および第２読出回路が読み出しの対象とするメモリセルが、互いに同一のメモリセルである、請求項１ないし請求項４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、メモリセルアレイを備える半導体装置に関し、特に、消費電力またはメモリセルの損耗を低減するための改良に関する。
【０００２】
【従来の技術】
図２４は、半導体メモリを備えた従来の半導体装置の概略構成を示すブロック図である。この従来装置１５０は、メモリセルアレイ９１、読出回路９３、ワード線デコーダ９７、および、ビット線セレクタ９８を備えている。メモリセルアレイ９１には、複数のメモリセル（図示を略する）が配列されており、その各々は、ワード線Ｗの一つとビット線Ｂの一つとに接続されている。
【０００３】
メモリセルに保持されているデータが読み出されるときには、装置１５０は、つぎのように動作する。まず、複数のメモリセルの中で、読み出しの対象とされる一つを指定するアドレス信号Ａが入力される。すると、ワード線デコーダ９７は、複数のワード線Ｗの中で、指定されたメモリセルが接続された一つを選択して駆動する。
【０００４】
その結果、駆動されたワード線に接続された複数のメモリセルの保持信号が、それぞれ、複数のビット線Ｂを通じてビット線セレクタ９８へ出力される。ビット線セレクタ９８は、複数のビット線Ｂの中で、指定されたメモリセルが接続された一つを選択し、その保持信号を読出回路９３へ伝える。読出回路９３は、入力された保持信号が、ハイレベルおよびロウレベルのいずれであるかを判別し、判別されたレベルの信号を、イネーブル信号Ｅに同期して、データ線Ｄへと出力する。以上のようにして、選択された特定のメモリセルに保持されるデータが読み出される。
【０００５】
【発明が解決しようとする課題】
ところで、CPUと、半導体メモリを含む周辺回路とが、単一の半導体チップへ組み込まれたMCU（マイクロコントローラ、または、マイクロコンピュータ）では、近年において、一層の高速性が要求されるとともに、環境への配慮という観点からも、より低い消費電力で動作することが、求められるようになっている。高速性に関しては、半導体メモリの読出回路の動作速度が、MCU全体の速度を規定するのが通例であり、消費電力に関しても、半導体メモリにおける消費電力が、MCU全体の消費電力の大半部を占めている。
【０００６】
ところが、高速性と低消費電力とは、技術的に相反する要求であり、双方を両立的に充足することは、容易ではない。したがって、MCUを用いた製品を製作するMCUのユーザは、通例においては、それぞれの目的に応じて、高速性に優れるMCUと低消費電力のMCUとを、使い分けていた。しかしながら、ユーザが製作する製品によっては、高速性が優先する動作期間と、高速性は無用であり低消費電力が優先する動作期間とが混在する用途も有り得る。このような用途においても、高速動作が可能なMCUを用いる必要があり、電力を不必要に消費する結果となっていた。
【０００７】
このような用途において、消費電力をできるだけ抑えるために、高速性に優れるMCUを用いつつも、低消費電力が優先するときには、MCUに備わるCPUの動作停止モード、または、ウェイトモードなどを利用することでMCUの無用な動作を抑えたり、MCUへ外部から供給する外部クロック信号の分周比を変更することでCPUが同期するクロック信号（すなわち、内部クロック信号）の周波数を低く抑えるなどの手だても、講じられていた。
【０００８】
しかしながら、高速動作が可能なMCUでは、その読出回路には、消費電力の大きい電流駆動型であるカレントミラー回路が用いられている。カレントミラー回路では、定常的に流れる電流が大きいために、内部クロックを低速にして動作速度を緩めても、消費電力に大きな変化がない。このため、MCUの消費電力は、有効には節減されないという問題点があった。
【０００９】
以上の説明は、MCUを例としたが、MCUに限らず、半導体メモリを搭載する半導体装置一般において、その用途や動作期間に応じて、読出回路の特性が、高速性を優先する要求と低消費電力を優先する要求とに、柔軟に対応し得る半導体装置が求められていた。
【００１０】
また、不揮発性の半導体メモリにおいては、読出回路と対をなす書込回路の動作速度を不必要に高めると、データを保持するメモリセルの損耗が早まるという問題点があった。このため、書込回路の特性についても、半導体装置の用途や動作期間に応じて、高速性を優先する要求とメモリセルの保護を優先する要求とに、柔軟に対応し得ることが望まれていた。
【００１１】
この発明は、従来の装置における上記した問題点を解消するためになされたもので、動作速度への要求の優先度に、読出回路または書込回路の特性が柔軟に対応でき、それによって、消費電力またはメモリセルの損耗を低減することのできる半導体装置を得ることを目的とする。
【００１２】
なお、単に、共通のデータ線に複数の読出回路が接続された形態を開示する文献として、特開平5-81865号公報、および、特開平6-275081号公報が知られている。
【００１３】
【課題を解決するための手段】
第１の発明の装置は、半導体装置であって、複数のメモリセルを有するメモリセルアレイと、前記複数のメモリセルの中で、指定されたものが保持する信号を読み出し、出力する第１読出回路と、前記複数のメモリセルの中で、指定されたものが保持する信号を読み出し、出力するとともに、前記第１読出回路よりも動作速度が遅く消費電力が低く、かつ、前記第１読出回路と排他的に動作する第２読出回路と、を備える。更に、クロック信号に同期して動作するとともに、前記メモリセルアレイにアクセスするCPUと、外部から入力される外部クロック信号を複数通りに分周し、複数の周期を有する信号を生成するとともに、その中の一つを選択して前記クロック信号として前記CPUへ供給する分周器と、前記クロック信号の前記外部クロック信号に対する分周比を基準値と比較するコンパレータと、を備える。前記コンパレータの比較結果において前記分周比が前記基準値を境として大きいときには、前記第１および第２読出回路の中で、前記第２読出回路のみが動作し、逆に小さいときには、前記第１読出回路のみが動作する。
【００１４】
第２の発明の装置は、第１の発明の半導体装置において、前記メモリセルアレイにアクセスするCPUを、さらに備え、当該CPUが、レジスタを備えており、前記第１および第２読出回路は、前記レジスタに保持される信号にもとづいて、排他的に動作する。
【００１６】
第３の発明の装置は、第１の発明の半導体装置において、外部端子を、さらに備え、前記コンパレータは、前記外部端子から入力される信号が表現する値を前記基準値とする。
【００１７】
第４の発明の装置は、半導体装置であって、複数のメモリセルを有するメモリセルアレイと、前記複数のメモリセルの中で、指定されたものが保持する信号を読み出し、出力する第１読出回路と、前記複数のメモリセルの中で、指定されたものが保持する信号を読み出し、出力するとともに、前記第１読出回路よりも動作速度が遅く消費電力が低く、かつ、前記第１読出回路と排他的に動作する第２読出回路と、を備える。更に、クロック信号に同期して動作するとともに、前記メモリセルアレイにアクセスするCPUと、前記クロック信号の１クロック周期の開始から一定時間後までの遅延時間を、前記１クロック周期ごとに表現するパルスを生成する基準遅延生成回路と、前記CPUが前記第１または第２読出回路の動作開始を指示する時期が、前記遅延時間以内であるか否かを判定する判定回路とを備える。前記判定回路の判定結果において、前記時期が前記遅延時間以内であるときには、前記第１および第２読出回路の中で、前記第１読出回路のみが動作し、逆に以内でないときには、前記第２読出回路のみが動作する。
【００１８】
第５の発明の装置では、第１ないし第４のいずれかの発明の半導体装置において、前記第１および第２読出回路が読み出しの対象とするメモリセルが、互いに同一のメモリセルである。
【００２０】
【発明の実施の形態】
＜A. 実施の形態の概略＞
図１は、本発明の実施の形態の概略を示すブロック図である。この装置１００は、メモリセルアレイ１、読出回路３、ワード線デコーダ７、ビット線セレクタ８、および、選択回路４を備えている。メモリセルアレイ１には、複数のメモリセル（図示を略する）が、マトリクス状に配列されている。複数のメモリセルの各々は、ワード線Ｗの一つとビット線Ｂの一つとに接続されている。
【００２１】
メモリセルに保持されているデータが読み出されるときには、装置１００は、つぎのように動作する。まず、複数のメモリセルの中で、読み出しの対象とされる一つを指定するアドレス信号Ａが入力される。すると、ワード線デコーダ７は、複数のワード線Ｗの中で、指定されたメモリセルが接続された一つを選択して駆動する。
【００２２】
その結果、駆動されたワード線に接続された複数のメモリセルの保持信号が、それぞれ、複数のビット線Ｂを通じてビット線セレクタ８へ出力される。ビット線セレクタ８は、複数のビット線Ｂの中で、指定されたメモリセルが接続された一つを選択し、その保持信号を読出回路３へ伝える。読出回路３は、指定されたメモリセルが保持する保持信号を読み出してデータ線Ｄへと出力する回路であり、より具体的には、保持信号がハイレベルおよびロウレベルのいずれであるかを判別し、判別されたレベルの信号を、イネーブル信号Ｅに同期して、データ線Ｄへと出力する。
【００２３】
以上のようにして、指定された特定のメモリセルに保持されるデータが読み出される。複数ビットのデータを同時に読み出すこと（すなわち、並列読み出し）を可能にするためには、メモリセルアレイ１、ビット線セレクタ８、および、読出回路３の組が、複数組設けられ、それぞれが、異なるデータ線Ｄへと接続される。
【００２４】
装置１００は、選択回路４が備わり、さらに、読出回路３が第１読出回路３ａおよび第２読出回路３ｂを備えている点において、従来装置１５０とは、特徴的に異なっている。一方の第１読出回路３ａは、第２読出回路３ｂに比べて、動作の高速性に優れるように構成され、他方の第２読出回路３ｂは、第１読出回路３ａよりも、消費電力が低くなるように構成されている。
【００２５】
選択回路４は、入力される選択信号Ｓにもとづいて、第１および第２読出回路３ａ，３ｂのいずれかを選択的に（すなわち、排他的に）動作させる。すなわち、選択回路４は、選択信号Ｓが第１読出回路３ａを指定している期間では、第１読出回路３ａのイネーブル信号として機能する制御信号Caを、イネーブル信号Ｅに同期してアクティブにする。逆に、選択信号Ｓが第２読出回路３ｂを指定する期間では、選択回路４は、第２読出回路３ｂのイネーブル信号として機能する制御信号Cbを、イネーブル信号Ｅに同期してアクティブにする。
【００２６】
装置１００では、読み出し動作が以上のように行われるので、高速性が要求される用途または動作期間においては、高速性を発揮することができ、高速性よりも低消費電力が要求されるときには、消費電力を低く抑えることができる。すでに述べたように、半導体メモリを備える半導体装置では、読出回路の速度が装置全体の速度を規定し、読出回路の消費電力が、装置全体の消費電力の無視できない部分を占めているので、装置１００では、消費電力が効果的に節減される。選択信号Ｓを設定する形態には、様々な好ましい形態があり得る。これについては、実施の形態１〜５で説明する。
【００２７】
読出回路だけでなく、図示しない書込回路についても、同様に、複数の特性を持った書込回路を備え、選択的に（すなわち、排他的に）動作させることが可能である。それによって、メモリセルの損耗の抑制を図ることができる。この形態については、実施の形態６で説明する。
【００２８】
また、第１および第２読出回路３ａ，３ｂの各々が、読み出しの対象とするメモリセルは、必ずしも、同一である必要はなく、別個のメモリセルであって、アドレスのみが共通していてもよい。この形態については、変形例で説明する。
【００２９】
＜B.1. 実施の形態１＞
はじめに、実施の形態１について説明する。
【００３０】
＜B.1.1. 装置の全体構成＞
図２は、実施の形態１の半導体装置の構成を示すブロック図である。この装置１０１では、単一の半導体チップに、CPU１１、半導体メモリ、データバス５、および、アドレスバス６が配設されている。半導体メモリには、メモリセルアレイ群１０、ワード線デコーダ７、ビット線セレクタ８、読出回路３、および、選択回路４が備わっている。また、読出回路３は、高速動作に優れる第１読出回路３ａと、低消費電力において優れる第２読出回路３ｂとを備えている。同一の読出回路３の中で、第１および第２読出回路３ａ，３ｂは、互いに並列に接続されている。
【００３１】
装置１０１では、ｍ（≧２）ビットのデータの並列読み出しが可能なように、メモリセルアレイ群１０が、ｍ個のメモリセルアレイ１を備えている。ｍ個のメモリセルアレイ１には、互いに共通のアドレス空間が割り当てられている。ビット線セレクタ８、読出回路３、および、選択回路４も、それぞれ、ｍ個備わっており、それぞれが、メモリセルアレイ１に、一対一で接続されている。ｍ個の読出回路３は、データバス５を構成するデータ線D0〜Dmへ、一対一で接続されている。
【００３２】
なお、選択回路４が、読出回路３ごとに個別に設けられる代わりに、ｍ個の読出回路３が、単一の選択回路４に共通に接続されてもよい。このとき、装置１０１は、選択回路４を１個備えておれば足りる。
【００３３】
CPU１１は、半導体メモリにアクセス可能なように構成されている。すなわち、CPU１１は、半導体メモリの動作を制御する。メモリセルに保持されているデータを読み出すときには、CPU１１は、まず、アドレス信号Ａをアドレスバス６へ出力する。ワード線デコーダ７は、アドレス信号Ａをデコードすることにより、複数のワード線W1〜Wnの中で、アドレス信号Ａが割り当てられたメモリセル、すなわち、読み出しの対象とされるメモリセルが接続されるワード線を駆動する。
【００３４】
その結果、ｍ個のメモリセルアレイ１のそれぞれにおいて、駆動されたワード線に接続された複数のメモリセルの保持信号が、ビット線B1〜Bkを通じてビット線セレクタ８へ出力される。ビット線セレクタ８は、アドレス信号Ａをデコードすることにより、ビット線B1〜Bkの中で、アドレス信号Ａが割り当てられたメモリセルが接続されるビット線を選択し、その保持信号を読出回路３へ伝える。したがって、ｍ個の読出回路３へ、ｍ個のメモリセルアレイ１から読み出されたｍビットの保持信号が、個別に、しかも、同時に入力される。
【００３５】
CPU１１には、レジスタ１２が備わっており、このレジスタ１２には、選択信号Ｓが保持されている。そして、レジスタ１２が保持する選択信号Ｓは、選択回路４へ入力されている。CPU１１は、さらに、読出回路３へ保持信号が入力された後の適当な時期に、アクティブのイネーブル信号Ｅを選択回路４へ伝える。選択回路４は、これに同期して、制御信号Caまたは制御信号Cbのいずれかをアクティブにする。制御信号Ca,Cbのいずれが選択されるかは、選択信号Ｓにもとづいて決定される。
【００３６】
制御信号Ca,Cbのいずれかがアクティブになると、それに応答して、ｍ個の読出回路３の各々の中で、第１および第２読出回路３ａ，３ｂの一方のみが、動作を開始する。ｍ個の第１読出回路３ａ、または、ｍ個の第２読出回路３ｂが出力するハイレベルまたはロウレベルの信号は、データバス５を構成するｍ個のデータ線D0〜Dmに、個別に、かつ、同時に出力される。データバス５に出力されたｍビットのデータは、CPU１１によって読み取られる。
【００３７】
以上のように、装置１０１では、選択信号Ｓが、CPU１１に備わるレジスタ１２の内容によって決定されるので、CPU１１の動作を規定するプログラムによって、第１および第２読出回路３ａ，３ｂの間の切替を行うことが可能である。このプログラムは、メモリセルアレイ群１０に搭載することも可能であり、また、装置１０１に接続され、CPU１１がアクセス可能な外部の記憶媒体に搭載することも可能である。
【００３８】
一般に、装置１０１のユーザが使用するアプリケーションプログラムには、高速動作を必要とするものと、必要としないものとが有り得る。また、同一のプログラムにおいても、その動作期間の中で、高速動作を必要とする期間と、必要としない期間とが有り得る。装置１０１は、このようなアプリケーションプログラムの内容に応じて、高速動作と消費電力の節減とを、選択的に実現する。
【００３９】
＜B.1.2. 読出回路＞
つぎに、第１読出回路３ａおよび第２読出回路３ｂの内部構成について説明する。図３は、第１読出回路３ａの内部構成の好ましい例を示すブロック図である。この例では、第１読出回路３ａは、センスアンプ１５とバッファ１６とを備えている。センスアンプ１５は、ビット線セレクタ８を通じて入力されるメモリセルの保持信号Ｉ０のレベルを判別し、判別結果に応じたハイレベルまたはロウレベルの出力信号Ｊを生成する。センスアンプ１５は、アクティブの制御信号Caに応答して、出力信号Ｊを出力する。
【００４０】
バッファ１６は、アクティブの制御信号Caに応答して、出力信号Ｊを、例えばデータ線D0へと出力する。センスアンプ１５とバッファ１６へ、同一の制御信号Caが入力される代わりに、それぞれに、別個の制御信号が入力されてもよい。それによって、センスアンプ１５が出力信号Ｊを出力する時期よりも、バッファ１６がデータを出力する時期を遅らせ、データ線D0へ安定した信号を出力することが可能となる。
【００４１】
図４は、センスアンプ１５の内部構成の一例を示す回路図である。このセンスアンプ１５では、NMOS２２，２３、および、PMOS２４，２５によって、差動増幅器が構成されている。センスアンプ１５には、さらに、差動増幅器をオン（導通）・オフ（遮断）するNMOS２１が備わっている。このセンスアンプ１５は、メモリセルアレイ１に備わるメモリセルの各々が、保持信号Ｉ０として、非反転信号ＩＮと反転信号ＩＮ*の対を記憶することを前提としている。
【００４２】
NMOS２２のゲート電極には、非反転信号ＩＮが入力され、NMOS２３のゲート電極には、反転信号ＩＮ*が入力される。制御信号Caとして、アクティブ（この例では、ハイレベル）の信号が入力されると、NMOS２１がオンすることにより、差動増幅器が動作状態となる。その結果、PMOS２５のドレイン電極から、非反転信号ＩＮと反転信号ＩＮ*の差を増幅して得られるハイレベルまたはロウレベルの出力信号Ｊが出力される。
【００４３】
制御信号Caがノーマルであるときには、NMOS２１はオフするので、差動増幅器は休止状態となる。差動増幅器が休止状態にあるときには、センスアンプ１５には、消費電流は流れない。しかしながら、差動増幅器が動作状態にあるときには、出力信号Ｊがハイレベルまたはロウレベルに定まっている定常状態においても、センスアンプ１５には消費電流が流れ続ける。このように、図４のセンスアンプ１５は、動作速度は高いが、消費電流は大きいという特性を有している。
【００４４】
図５は、センスアンプ１５の内部構成の別の一例を示す回路図である。このセンスアンプ１５においても、NMOS２２，２３、および、PMOS２４，２５によって、差動増幅器が構成されている。また、差動増幅器をオン・オフするNMOS２１が、さらに備わっている。このセンスアンプ１５は、メモリセルの各々が、保持信号として、非反転信号のみを記憶するメモリセルアレイ１にも対応可能である。
【００４５】
NMOS２２のゲート電極には、保持信号Ｉ０が入力される。メモリセルの各々が、非反転信号ＩＮと非反転信号ＩＮ*の対を保持するときには、図５が例示するように、その一方のみが、保持信号Ｉ０として入力される。NMOS２３のゲート電極には、図示しない基準電位生成回路で生成される基準電位Refが入力される。基準電位Refは、保持信号Ｉ０をハイレベルとロウレベルとに振り分ける境界の電位に設定される。基準電位生成回路を設置する代わりに、基準とすべきメモリセルを設定しておき、その保持信号を用いてもよい。
【００４６】
制御信号Caとしてアクティブの信号が入力されることによって、差動増幅器が動作状態となると、PMOS２４のドレイン電極から、保持信号Ｉ０と基準電位Refの差を増幅して得られるハイレベルまたはロウレベルの出力信号Ｊが出力される。図５のセンスアンプ１５も、動作速度は高いが、消費電流は大きいという特性を有している。
【００４７】
図６は、バッファ１６の内部構成を示す回路図である。このバッファ１６は、従来周知のトライステートバッファを備えている。トライステートバッファは、制御信号Caがアクティブであるときには、データ線D0へ出力信号Ｊをそのまま、あるいは、電流増幅して、出力し、制御信号Caがノーマルであるときには、出力をハイインピーダンス（遮断状態）にする。
【００４８】
図７は、第２読出回路３ｂの内部構成を一例を示すブロック図である。この例では、第２読出回路３ｂには、センスアンプ１５が設置されず、バッファ１６のみが備わる。バッファ１６は、例えば、図６と同様に、トライステートバッファを備える。ただし、バッファ１６に含まれるトランジスタ素子のサイズが、第１読出回路３ａでは大きく、第２読出回路３ｂでは小さく設定されている。あるいは、バッファ１６が、第１読出回路３ａではNMOS回路で構成され、第２読出回路３ｂではCMOS回路で構成される。したがって、第２読出回路３ｂは、第１読出回路３ａに比べて、動作速度は劣るものの、消費電流は小さくなる。
【００４９】
＜B.1.3. 選択回路＞
図８は、選択回路４の内部構成の一例を示す回路図である。この選択回路４は、ＡＮＤ回路２７，２８、および、インバータ２９を備えている。ＡＮＤ回路２７には、イネーブル信号Ｅが入力されるとともに、選択信号Ｓの反転信号がインバータ２９を通じて入力される。ＡＮＤ回路２８には、選択信号Ｓとイネーブル信号Ｅとが入力される。
【００５０】
その結果、ＡＮＤ回路２７は、選択信号Ｓがノーマルでイネーブル信号Ｅがアクティブであるときに限り、制御信号Caとしてアクティブの信号を出力する。また、ＡＮＤ回路２８は、選択信号Ｓとイネーブル信号Ｅの双方がアクティブであるときに限り、制御信号Cbとしてアクティブの信号を出力する。すなわち、この例では、選択信号Ｓは、第１読出回路３ａを選択すべき時にはノーマルとなり、第２読出回路３ｂを選択すべき時には、アクティブとなる。
【００５１】
図９は、選択回路４へ入力される選択信号Ｓを保持するレジスタ１２の内部構成を模式的に示す説明図である。図９の例では、レジスタ１２は、８ビットレジスタとして構成され、最下位ビットb0に、選択信号Ｓが保持される。
【００５２】
＜B.2. 実施の形態２＞
図１０は、実施の形態２の半導体装置の構成を示すブロック図である。この装置１０２は、CPU１１が配設されず、半導体メモリを制御するためのアドレス信号Ａ、イネーブル信号Ｅ、および、選択信号Ｓが、装置の外部から入力される点において、実施の形態１の装置１０１とは特徴的に異なっている。
【００５３】
装置１０１には、外部装置を接続することが可能な外部端子３０〜３３が、さらに備わっている。アドレス信号Ａを伝達するアドレスバス６は、外部端子３０に接続されている。また、選択信号Ｓおよびイネーブル信号Ｅを伝達する信号線は、それぞれ、外部端子３１，３２に接続されている。また、データ信号を伝達するデータバス５は、外部端子３３へ接続されている。
【００５４】
CPU１１を備えない装置１０２においても、外部から選択信号Ｓを入力することによって、装置１０２の用途、または、動作期間に応じて、第１および第２読出回路３ａ，３ｂのいずれかを選択的に使用することが可能である。それによって、高速動作と低消費電流とを、選択自在に達成することができる。
【００５５】
＜B.3. 実施の形態３＞
図１１は、実施の形態３の半導体装置の構成の一部を示すブロック図である。図１１は、図２との相違点を明瞭にするために、図２と同一部分の図示を省略している。この装置１０３は、分周器３７およびコンパレータ３６が、さらに備わっている点において、実施の形態１の装置１０１とは、特徴的に異なっている。そして、選択信号Ｓは、CPU１１から直接に出力されるのではなく、コンパレータ３６を通じて出力される。
【００５６】
分周器３７は、複数段に縦属接続された単位分周器３８を備えている。各単位分周器３８は、反復的に入力されるパルスを分周することにより、その周期を二倍に拡張する。装置１０３には、さらに、外部クロック信号EClkを外部から入力するための外部端子３９が備わっている。外部クロック信号EClkは、外部端子３９を通じて、分周器３７の中の最前段の単位分周器３８へ入力される。その結果、分周器３７の内部では、外部クロック信号EClkを、２倍、４倍、・・・、３２倍に分周して得られる複数の周期を持つパルスが生成される。
【００５７】
CPU１１には、レジスタ３５が備わっている。分周器３７は、レジスタ３５に保持されるレジスタ値Ｖにもとづいて、複数のパルスの中から一つを選択し、クロック信号ClkとしてCPU１１へ伝達する。CPU１１は、このクロック信号Clkに同期して動作する。したがって、CPU１１によって制御される半導体メモリも、クロック信号Clkに同期して動作する。
【００５８】
コンパレータ３６は、レジスタ値Ｖを基準値と比較し、その結果に応じて、選択信号Ｓの値を決定する。例えば、レジスタ値Ｖが基準値よりも小さく、その結果、分周比の低い（したがって、周波数の高い）クロック信号Clkが得られるときには、第１読出回路３ａを選択するように、選択信号Ｓの値が決定される。逆に、レジスタ値Ｖが基準値以上であって、その結果、分周比の高い（したがって、周波数の低い）クロック信号Clkが得られるときには、第２読出回路３ｂを選択するように、選択信号Ｓの値が決定される。
【００５９】
このように、装置１０３では、クロック信号Clkの外部クロック信号EClkに対する分周比の大きさに応じて、第１および第２読出回路３ａ，３ｂの間の切替が行われる。すなわち、CPU１１が同期するクロック信号Clkの周波数に応じて、第１および第２読出回路３ａ，３ｂの間での適切な使い分けが、自動的に行われる。
【００６０】
また、CPU１１は、その動作を規定するプログラムにもとづいて、レジスタ値Ｖを書き換えることが可能である。したがって、プログラムの種類、または、一つのプログラムの中での様々な動作期間ごとに、必要に応じて、CPU１１の動作速度を変えることが可能である。さらに、CPU１１の動作速度の変化に応じて、選択信号Ｓの設定が、コンパレータ３６によって行われるので、プログラムの中で、第１および第２読出回路３ａ，３ｂの間の使い分けについては、指示を行う必要がない。
【００６１】
図１２は、レジスタ３５の構造を模式的に示す説明図である。この例では、レジスタ３５は、８ビットレジスタとして構成され、最下位３ビットb0〜b2に、レジスタ値Ｖが保持される。そして、レジスタ値Ｖの値が１ずつ大きくなるのにともない、分周比が２倍ずつ高くなるように、レジスタ値Ｖと分周比との関係が設定されている。
【００６２】
図１３は、コンパレータ３６の内部構成の一例を示す回路図である。この例は、レジスタ値Ｖと分周比との関係が、図１２が示すように設定されていることを、前提としている。コンパレータ３６は、ビットb0とビットb1の論理積を出力するＡＮＤ回路４０と、ＡＮＤ回路４０の出力とビットb2との論理和を、選択信号Ｓとして出力するＯＲ回路４１とを、備えている。
【００６３】
したがって、レジスタ値Ｖが、２進数で"011"以上であるときには、選択信号Ｓとしてハイレベルが出力され、"010"以下であるときには、ロウレベルが出力される。その結果、分周比が４分周以下であるときには、第１読出回路３ａが選択され、分周比が８分周以上であるときには、第２読出回路３ｂが選択される。
【００６４】
＜B.4. 実施の形態４＞
図１４は、実施の形態４の半導体装置の構成の一部を示すブロック図である。図１４は、図２と同一部分の図示を省略している。この装置１０４は、コンパレータが参照する基準値が、外部から入力可能なように構成される点において、実施の形態３の装置１０３とは、特徴的に異なっている。すなわち、装置１０４には、コンパレータ３６の代わりに、コンパレータ３６ａが備わっており、基準値を表現する基準信号REを、コンパレータ３６ａへと伝えるための外部端子４５および信号線４６が、さらに備わっている。
【００６５】
図１５が示すように、コンパレータ３６ａには、例えば、３ビット幅のレジスタ値Ｖが、レジスタ３５から入力されると同時に、それと同一幅の基準信号REが、外部端子４５を通じて入力される。コンパレータ３６ａは、双方の値を比較し、レジスタ値Ｖが基準信号REよりも大きいか否かに応じて、選択信号Ｓの値を決定する。
【００６６】
このように、装置１０４では、第１および第２読出回路３ａ，３ｂの間で使い分けを行うための分周比の基準値が、外部装置によって設定可能である。このため、外部クロック信号EClkの周波数に応じて、適切な基準値を設定することが可能である。すなわち、分周比だけでなく、外部クロック信号EClkの周波数が変わっても、それに応じた適切な第１および第２読出回路３ａ，３ｂの間の使い分けを行うことができる。
【００６７】
＜B.5. 実施の形態５＞
図１６は、実施の形態５の半導体装置の構成の一部を示すブロック図である。図１６は、図２と同一部分の図示を省略している。この装置１０５は、コンパレータ３６の代わりに、基準遅延生成回路５０および判定回路５１が設置されている点において、実施の形態３の装置１０３とは、特徴的に異なっている。基準遅延生成回路５０は、クロック信号Clkの立ち上がりエッジ（または、立ち下がりエッジ）で定義される１クロック周期の開始時期から、一定時間遅れた遅延時間を表現する基準遅延パルス信号Ｐを生成する。基準遅延生成回路５０は、例えば、クロック信号Clkの立ち上がりエッジに同期して、一定パルス幅のパルスを生成する、従来周知のワンショットパルス生成回路によって構成される。
【００６８】
判定回路５１は、基準遅延パルス信号Ｐと、読出回路３の読み出し動作の開始を指示するイネーブル信号Ｅとを比較し、それにもとづいて選択信号Ｓを出力する回路であり、例えば、図１７の回路図に示すように構成される。この例では、イネーブル信号Ｅをセット入力信号とするＳＲラッチ６０、基準遅延パルス信号Ｐをセット入力とするＳＲラッチ６１、ＳＲラッチ６０の出力を一方入力に受信するNAND回路６６，および、NAND回路６６の出力とＳＲラッチ６１の出力とを二入力とするNAND回路６７を備えている。ＳＲラッチ６０はNAND回路６２，６３を有しており、ＳＲラッチ６１はNAND回路６４，６５を有している。NAND回路６７の出力は、選択信号Ｓとして選択回路４へ伝えられるとともに、NAND回路６６の他方入力へ入力される。
【００６９】
図１８は、基準遅延生成回路５０、判定回路５１、および、選択回路４の動作を説明するタイミングチャートである。この例では、基準遅延生成回路５０は、クロック信号Clkの立ち上がりから一定の遅延時間Tpを表現する基準遅延パルス信号Ｐを生成する。基準遅延パルス信号Ｐのロウレベルで表現される遅延時間Tpは、クロック信号Clkの周期が、長い周期T1であっても、短い周期T2であっても、不変である。
【００７０】
イネーブル信号Ｅは、クロック信号Clkに同期して出力される。判定回路５１は、基準遅延パルス信号Ｐとイネーブル信号Ｅとが立ち下がるときに、選択信号Ｓをロウレベルへとリセットする。判定回路５１は、さらに、イネーブル信号Ｅがハイレベルに立ち上がったときの基準遅延パルス信号Ｐを読み取り、そのレベルに応じて、選択信号Ｓのレベルを設定する。
【００７１】
クロック信号Clkが長い周期T1を持つときには、イネーブル信号Ｅを読み取る時期は、遅延時間Tpをすでに経過している。このため、読み取られるレベルP1は、ハイレベルとなる。このとき、判定回路５１は、選択信号Ｓを、ハイレベルに設定する。したがって、イネーブル信号Ｅがハイレベル（アクティブ）となったときに、制御信号Cbがハイレベル（アクティブ）となり、制御信号Caはロウレベル（ノーマル）を維持する。その結果、第１および第２読出回路３ａ，３ｂの中で、第２読出回路３ｂのみが動作する。
【００７２】
一方、クロック信号Clkが短い周期T2を持つときには、イネーブル信号Ｅを読み取る時期は、遅延時間Tpの範囲内にある。このため、読み取られるレベルP2は、ロウレベルとなる。このとき、判定回路５１は、選択信号Ｓを、ロウレベルのままにとどめる。したがって、イネーブル信号Ｅがハイレベル（アクティブ）となったときに、制御信号Caがハイレベル（アクティブ）となり、制御信号Cbはロウレベル（ノーマル）を維持する。その結果、第１および第２読出回路３ａ，３ｂの中で、第１読出回路３ａのみが動作する。
【００７３】
このように、装置１０５では、クロック信号Clkの外部クロック信号EClkに対する分周比ではなく、クロック信号Clkそれ自体の周期が、一定の基準値と比較され、その結果に応じて、第１および第２読出回路３ａ，３ｂの間での選択が行われる。このため、クロック信号Clkが、分周比の変化だけでなく、外部クロック信号EClkの周波数の変化に由来して、変化した場合においても、常に、クロック信号Clkの周波数に応じた適切な選択が、第１および第２読出回路３ａ，３ｂの間で行われる。
【００７４】
図１７は、外部クロック信号EClkを分周してクロック信号ClkとしてCPU１１へ供給する分周器３７が備わる装置例を示したが、図１９が示すように、分周器３７が備わらず、外部端子３９を通じて入力される外部クロック信号EClkが、クロック信号Clkとして、直接にCPU１１へ供給されてもよい。この装置１０５ａにおいても、基準遅延生成回路５０には、クロック信号Clkが入力される。したがって、装置１０５と同様に、クロック信号Clkの周波数に応じた適切な選択が、第１および第２読出回路３ａ，３ｂの間で行われる。
【００７５】
＜B.6. 実施の形態６＞
図２０は、実施の形態６の半導体装置の構成を示すブロック図である。この装置１０６は、並列接続された特性の異なる二つの書込回路７２ａ，７２ｂを備えた書込回路７２が設けられた点において、実施の形態１の装置１０１とは、特徴的に異なっている。読出回路３は、実施の形態１〜５のように、特性の異なる第１および第２読出回路３ａ，３ｂを備えてもよいし、また、単一の読出回路のみを備えてもよい。
【００７６】
図２０には、ｍ個のメモリセルアレイ１の中の一部のみが、代表として示されているが、装置１０６では、選択回路７１と書込回路７２の組が、メモリセルアレイ１ごとに設けられている。そして、ｍ個の書込回路７２は、データバス５を構成するデータ線D0〜Dmへ、一対一で接続されている。
【００７７】
書込回路７２は、それが接続されるデータ線（例えば、データ線D0）が伝達するデータ信号を、イネーブル信号Ewに同期して、指定されたメモリセル７０へ書き込むための回路である。選択回路７１は、第１および第２書込回路７２ａ，７２ｂの双方が出力するデータ信号のいずれかを、選択信号Swにもとづいて選択し、メモリセルアレイ１に備わるすべてのメモリセル７０へと伝達する。CPU１１には、レジスタ７３が備わっており、選択信号Swは、このレジスタ７３に保持されている。イネーブル信号Ewも、CPU１１から出力される。
【００７８】
図２１は、第１書込回路７２ａ、第２書込回路７２ｂ、および、メモリセル７０の内部構成を示す回路図である。メモリセル７０は、互いに直列に接続された記憶素子７５およびトランスファーゲート７６を備えている。記憶素子７５は、例えば、ゲート絶縁層に強誘電体を有するMOSトランジスタである。その一方主電極は接地電位線に接続され、ゲート電極は、選択回路７１の出力信号を伝達する信号線に接続されている。また、トランスファーゲート７６の一方主電極は、ビット線B1〜Bkの一つ（例えば、ビット線Bi）に接続され、そのゲート電極は、ワード線W1〜Wnの一つ（例えば、ワード線Wj）に接続されている。
【００７９】
第１書込回路７２ａは、互いに縦属接続されたインバータ８１、インバータ８２、および、トランスファーゲート８０を備えている。インバータ８１の入力は、例えばデータ線D0へ接続され、トランスファーゲート８０の一方主電極は、選択回路７１の一方入力へ接続されている。また、トランスファーゲート８０のゲート電極には、イネーブル信号Ewを伝える信号線が接続されている。
【００８０】
第２書込回路７２ｂでは、キャパシタ８３と抵抗素子８４とを有する積分回路と、トランスファーゲート８０とが、縦属接続されている。積分回路の入力は、例えばデータ線D0へ接続され、トランスファーゲート８０の一方主電極は、選択回路７１の他方入力へ接続されている。トランスファーゲート８０のゲート電極には、第１書込回路７２ａのトランスファーゲート８０と同様に、イネーブル信号Ewが入力される。選択回路７１は、例えば、従来周知の二入力型のセレクタで構成される。
【００８１】
つぎに、図２０および図２１を参照しつつ、書き込み動作について説明する。メモリセル７０にデータ信号を書き込むときには、CPU１１は、まず、アドレス信号Ａをアドレスバス６へ出力する。ワード線デコーダ７は、アドレス信号Ａをデコードすることにより、複数のワード線W1〜Wnの中で、アドレス信号Ａが割り当てられたメモリセル、すなわち、書き込みの対象とされるメモリセルが接続されるワード線（例えば、ワード線Wj）を駆動する。
【００８２】
それと同時に、ビット線セレクタ８は、アドレス信号Ａをデコードすることにより、ビット線B1〜Bkの中で、アドレス信号Ａが割り当てられたメモリセルが接続されるビット線（例えば、ビット線Bi）を駆動する。その結果、ワード線Wjとビット線Biとに接続されるトランスファーゲート７６がオンする。
【００８３】
CPU１１は、その後、イネーブル信号Ｅをアクティブ（図２１の例では、ハイレベル）にする。その結果、例えばデータ線D0が伝達するデータ信号が、第１および第２書込回路７２ａ，７２ｂの双方を通じて、選択回路７１の二入力へと入力される。選択回路７１は、レジスタ７３に保持される選択信号Swにもとづいて、第１および第２書込回路７２ａ，７２ｂの出力のいずれかを選択し、メモリセルアレイ１に属するすべての記憶素子７５のゲート電極へ伝達する。
【００８４】
メモリセルアレイ１に属する複数のメモリセル７０の中で、アドレス信号Ａで指定された一つ、すなわち、トランスファーゲート７６がオンしている一つに限って、その記憶素子７５の一対の主電極間に電圧が印加されているため、その記憶素子７５にのみ、選択回路７１が出力するデータ信号が書き込まれる。その後、イネーブル信号Ewが、ノーマルへと復帰することにより、書き込み動作が終了する。
【００８５】
以上の書き込み動作において、第１および第２書込回路７２ａ，７２ｂのそれぞれが出力するデータ信号の波形は、図２２の波形図によって描かれる。データ線（例えば、データ線D0）を通じて、第１および第２書込回路７２ａ，７２ｂへ入力されるデータ信号（図２２の最上段の曲線）が、あるパルス幅を有する矩形パルスであれば、第１書込回路７２ａの出力信号は、同様の矩形パルスとなる。これに対して、第２書込回路７２ｂの出力信号は、矩形パルスに緩やかに追随して立ち上がるパルスとなる。
【００８６】
すなわち、第１書込回路７２ａの出力信号は、立ち上がりが急峻であるのに対し、第２書込回路７２ｂの出力信号は、立ち上がりが緩やかである。言い換えると、第１書込回路７２ａは高速に動作し、第２書込回路７２ｂは緩やかに動作する。
【００８７】
メモリセル７０は、書き込みおよび消去を反復的に受けることにより、経時的に劣化する場合がある。特に、メモリセル７０が、図２１に例示するような不揮発性のメモリセルである場合には、劣化が早く、書き込み可能な回数には制限がある。そして、メモリセル７０が被る損傷は、印加されるパルス状のデータ信号の立ち上がりが急峻なほど、大きいことが知られている。
【００８８】
装置１０６では、書込回路７２として、動作速度が高く、高速書き込みを可能にする第１書込回路７２ａと、動作速度が低く、メモリセル７０の損傷を少なくする第２書込回路７２ｂとが、備わっており、選択回路７１によって選択自在に、双方の出力の一方のみが、メモリセルアレイ１へと伝えられる。このため、高速書き込みを必要とする用途または動作期間には、高速書き込みを可能にし、そうでない用途または動作期間には、不必要な高速動作を抑え、メモリセル７０の損傷を抑えることができる。
【００８９】
特に、装置１０６では、選択信号Swが、CPU１１に備わるレジスタ７３の内容によって決定されるので、CPU１１の動作を規定するプログラムによって、第１および第２書込回路７２ａ，７２ｂの間の切替を行うことが可能である。また、選択信号Swを決定する形態に関して、実施の形態２〜５と同様に、外部から入力する形態、クロック信号Clkの分周率にもとづいて決定する形態、および、クロック信号Clkの周期それ自体にもとづいて決定する形態、などを採ることも可能である。さらに、実施の形態１〜５と、実施の形態６とを組み合わせて、読出回路３と書込回路７２の双方に関して、二つの回路が並列に接続された形態を採ることも可能である。
【００９０】
さらに、装置１０６では、第１および第２書込回路７２ａ，７２ｂの双方が動作し、それら出力するデータ信号が、選択回路７１によって選択されて、メモリセルアレイ１へと伝えられたが、選択回路７１によって、第１および第２書込回路７２ａ，７２ｂの一方のみが動作するように、装置１０６を変形することも可能である。それによって、無用な消費電力を節減することが可能となる。装置１０６とその変形のいずれの形態においても、第１および第２書込回路７２ａ，７２ｂは、メモリセルアレイ１の中で、アドレス信号Ａによって指定された特定のメモリセル７０へ、排他的に（すなわち、一方のみが選択的に）データ信号を書き込むように動作する。
【００９１】
＜B.7. 変形例＞
実施の形態１〜５では、第１および第２読出回路３ａ，３ｂの双方へ、共通のメモリセルの保持信号が入力される例を示した。しかしながら、図２３のブロック図が示すように、アドレスが共通で別個のメモリセルの保持信号が、第１および第２読出回路３ａ，３ｂへ、個別に入力されるように、装置を構成することも可能である。
【００９２】
この装置１０７では、メモリセルアレイ１には、アドレスを共通にする第１メモリセルアレイ１ａおよび第２メモリセルアレイ１ｂが備わっている。ビット線セレクタ８には、第１メモリセルアレイ１ａのビット線Ｂを選択する第１ビット線セレクタ８ａと、第２メモリセルアレイ１ｂのビット線Ｂを選択する第２ビット線セレクタ８ｂとが備わっている。そして、第１ビット線セレクタ８ａには第１読出回路３ａが接続され、第２ビット線セレクタ８ｂには第２読出回路３ｂが接続されている。第１および第２読出回路３ａ，３ｂの双方の出力が、共通のデータ線Ｄに接続される点は、実施の形態１〜５と同様である。
【００９３】
この装置１０７においても、第１および第２読出回路３ａ，３ｂのいずれかが、選択回路４によって、選択的に動作するので、消費電力を低減することができる。また、装置１０７では、第１メモリセルアレイ１ａを高速動作に優れ、第２メモリセルアレイ１ｂを低消費電力に優れるように、構成することにより、高速性を必要としない場合の消費電力を、さらに節減することが可能となる。
【００９４】
第１および第２ビット線セレクタ８ａ，８ｂの間でも、同様に特性を異ならせることによって、消費電力を一層節減することが可能となる。これに対して、実施の形態１〜５の各装置では、メモリセルアレイ１の半導体チップに占める面積を、装置１０７に比べて、約半分にまで小さく抑えることができるという、利点がある。
【００９５】
【発明の効果】
第１の発明の装置では、動作速度が高い第１読出回路と消費電力が低い第２読出回路とが設けられ、排他的に（すなわち、いずれか一方のみが選択的に）動作するという、特開平5-81865号公報、および、特開平6-275081号公報のいずれにも開示のない特徴が備わる。このため、読み出し動作の高速性が要求されるときには、高速動作を実現し、高速動作が無用であるときには、不必要な消費電力を抑えることができる。すなわち、高速性と低消費電力とを選択自在に実現できるという従来技術にない効果が得られる。また、読み出し速度への要求が異なる様々な用途へ、単一の装置で対応することができる。更にクロック信号の分周比が基準値に対して大きいときには、低消費電力を実現する読出回路が動作し、逆に、小さいときには、高速動作を実現する読出回路が動作する。すなわち、分周比に応じて、適切な動作が自動的に実現する。
【００９６】
第２の発明の装置では、CPUに備わるレジスタに保持される信号にもとづいて選択的に、第１および第２読出回路が動作するので、CPUの動作を規定するプログラム（ソフトウェア）によって、高速動作と低消費電力動作との間の切替を行うことができる。
【００９８】
第３の発明の装置では、基準値が外部入力によって可変であるため、分周比だけでなく、外部クロック信号の周波数を変えたときにも、それに応じて、第１および第２読出回路の間で、適切な切替え動作を行うことができる。
【００９９】
第４の発明の装置では、CPUがメモリセルアレイへのアクセスを開始する時期が、クロック信号の１クロック周期の開始から一定時間後までの遅延時間以内であるときには、高速動作を実現する読出回路が動作し、逆に、遅延時間以内でないときには、低消費電力を実現する読出回路が動作する。このため、CPUのクロック信号の周波数が変わっても、周波数に応じた適切な動作が自動的に実現する。
【０１００】
第５の発明の装置では、第１および第２読出回路が保持信号のレベルを判別する対象とするメモリセルが、互いに同一のメモリセルであるので、互いにアドレスのみを共通にする別個のメモリセルを対象とする形態に比べて、メモリセルアレイが占める面積が、約半分に節減される。
【図面の簡単な説明】
【図１】  各実施の形態の概略を示すブロック図である。
【図２】  実施の形態１の装置のブロック図である。
【図３】  図２の第１読出回路のブロック図である。
【図４】  図３のセンスアンプの回路図である。
【図５】  図３のセンスアンプの別の例の回路図である。
【図６】  図３のバッファの回路図である。
【図７】  図２の第２読出回路のブロック図である。
【図８】  図２の選択回路の回路図である。
【図９】  図２のレジスタの構成を示す説明図である。
【図１０】  実施の形態２の装置のブロック図である。
【図１１】  実施の形態３の装置のブロック図である。
【図１２】  図１１のレジスタの構成を示す説明図である。
【図１３】  図１１のコンパレータの回路図である。
【図１４】  実施の形態４の装置のブロック図である。
【図１５】  図１４のコンパレータの動作を示す説明図である。
【図１６】  実施の形態５の装置のブロック図である。
【図１７】  図１６の判定回路の回路図である。
【図１８】  図１６の装置の動作を示すタイミングチャートである。
【図１９】  実施の形態５の装置の変形例を示すブロック図である。
【図２０】  実施の形態６の装置のブロック図である。
【図２１】  図２０の書込回路とメモリセルの構成を示す回路図である。
【図２２】  図２１の書込回路の動作を示す波形図である。
【図２３】  変形例の装置のブロック図である。
【図２４】  従来の装置のブロック図である。
【符号の説明】
１  メモリセルアレイ、３ａ  第１読出回路、３ｂ  第２読出回路、４  選択回路、１１  CPU、１２  レジスタ、３６  コンパレータ、３７  分周器、４５外部端子、５０  基準遅延生成回路、５１  判定回路、７０  メモリセル、７１  選択回路、７２ａ  第１書込回路、７２ｂ  第２書込回路、Ａ  アドレス信号、Clk  クロック信号、Ｅ  イネーブル信号、Ew  イネーブル信号、EClk  外部クロック信号、Ｉ０  保持信号、RE  基準信号、Ｓ  選択信号、Sw  選択信号、Ｐ  基準遅延パルス信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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