(57)【特許請求の範囲】
【請求項１】
符号分割多重アクセス方式の信号を受信するために用いられる複素マッチドフィルタ回路において、
２つの受信信号の和を出力する加算回路と、
２つの前記受信信号の差を出力する減算回路と、
前記和が入力され第１の出力信号を出力する第１のマッチドフィルタ回路と、前記差が入力され第２の出力信号を出力する第２のマッチドフィルタ回路とを備え、
前記第１及び第２のマッチドフィルタ回路に設定される拡散コードの符号が互いに異なるビットでは前記和と前記差とを入れ替えること
を特徴とする複素マッチドフィルタ回路。
【請求項２】
符号分割多重アクセス方式の信号を受信するために用いられる複素マッチドフィルタ回路において、
２つの受信信号の和を出力する加算回路と、
２つの前記受信信号の差を出力する減算回路と、
前記和が入力され第１の出力信号を出力する第１のマッチドフィルタ回路と、
前記差が入力され第２の出力信号を出力する第２のマッチドフィルタ回路と、
前記第１及び第２のマッチドフィルタ回路に設定される拡散コードの符号が互いに異なるビットでは前記和と前記差とを入れ替えて前記第１及び第２のマッチドフィルタ回路に印加するスイッチ回路と
を備えたことを特徴とする複素マッチドフィルタ回路。
【請求項３】
前記第１及び第２のマッチドフィルタ回路が、
前記和若しくは前記差が印加される複数段のレジスタ回路と、
前記和若しくは前記差並びに複数の前記レジスタ回路の出力に予め設定された拡散コードを乗算して出力する複数の乗算回路と、
これら複数の前記乗算回路の出力を加算して出力信号として出力する加算回路とから構成されたことを特徴とする
請求項１若しくは請求項２記載の複素マッチドフィルタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｗ−ＣＤＭＡ（Wideband-Code Division Multiple Access：広帯域・符号分割多重アクセス方式）等の符号分割多重アクセス方式の信号を受信するために用いられる複素マッチドフィルタ回路に関し、特に回路規模を削減することが可能な複素マッチドフィルタ回路に関する。
【０００２】
【従来の技術】
従来のマッチドフィルタ回路は符号分割多重アクセス方式の信号等の信号が拡散された信号を拡散コードを用いて逆拡散して受信するために用いられている。図４はこのような従来のマッチドフィルタ回路の一例を示す構成ブロック図である。
【０００３】
図４において１，２及び３はレジスタ回路、４，５，６及び７は予め設定された拡散コードを乗算して出力する乗算回路、８は８つの入力端子を有する加算回路、１００は拡散コードにより信号が拡散されている受信信号、１０１は出力信号である。また、１〜８はマッチドフィルタ回路５０を構成している。
【０００４】
さらに、図４中の記載では省略しているが、７段のレジスタ回路及び８個の乗算回路でマッチドフィルタ回路５０が構成されいるものとする。
【０００５】
受信信号１００はレジスタ回路１の入力端子及び乗算回路４の一方の入力端子にそれぞれ接続され、レジスタ回路１の出力はレジスタ回路２の入力端子及び乗算回路５の一方の入力端子にそれぞれ接続される。
【０００６】
レジスタ回路２の出力はレジスタ回路３の入力端子及び乗算回路６の一方の入力端子にそれぞれ接続され、レジスタ回路３の出力は乗算回路７の一方の入力端子に接続される。
【０００７】
また、乗算回路７，６，５及び４の他方の入力端子には予め設定された拡散コードＣｉである”Ｃｉ７，Ｃｉ６，Ｃｉ５，Ｃｉ４，Ｃｉ３，Ｃｉ２，Ｃｉ１，Ｃｉ０”がそれぞれ入力され、乗算回路４，５，６及び７の出力は加算回路８の８つの入力端子にそれぞれ接続される。最後に加算回路８の出力が出力信号１０１として出力される。
【０００８】
ここで、図４に示す従来例の動作を図５を用いて説明する。図５はマッチドフィルタ回路の動作を説明する説明図である。また、拡散コードとしては”＋１，＋１，＋１，−１，＋１，−１，−１，−１”であるとする。
【０００９】
例えば、図５中”ＲＳ０１”に示すような受信信号が受信された場合、８個の乗算回路４〜７にはステップ毎に図５中”ＣＤ０１”、”ＣＤ０２”，”ＣＤ０３”，”ＣＤ０４”，”ＣＤ０５”，”ＣＤ０６”・・・に示すような値が入力される。
【００１０】
例えば、受信信号１００を”Ｒｉ”、拡散コードを”Ｃｉ”、出力信号１０１を”ΣＣｉＲｉ”とした場合、図５中”ＣＤ０１”に示す時点では、
0004126585.tif 000002
となる。
【００１１】
また、例えば、図５中”ＣＤ０２”に示す時点では、
0004126585.tif 000003
となる。
【００１２】
さらに、例えば、図５中”ＣＤ０５”に示す時点では、
0004126585.tif 000004
となる。
【００１３】
すなわち、マッチドフィルタ回路５０は設定された拡散コードのパターンと同一のパターンの受信信号が入力された時点で最大値を出力することになる。
【００１４】
そして、このようなマッチドフィルタ回路を用いて構成されるのが複素マッチドフィルタ回路である。図６はこのような従来の複素マッチドフィルタ回路の一例を示す構成ブロック図である。
【００１５】
図６において９，１０，１１及び１２は図４に示すような構成のマッチドフィルタ回路、１３は加算回路、１４は減算回路，１００ａ及び１００ｂは受信信号、１０１ａ及び１０１ｂは出力信号，１０２ａ及び１０２ｂは拡散コードである。また、９〜１４は複素マッチドフィルタ回路５１を構成している。
【００１６】
受信信号１００ａはマッチドフィルタ回路９及び１０の入力端子にそれぞれ接続され、受信信号１００ｂはマッチドフィルタ回路１１及び１２の入力端子にそれぞれ接続される。
【００１７】
そして、マッチドフィルタ回路９及び１１には拡散コード１０２ａが設定され、マッチドフィルタ回路１０及び１２には拡散コード１０２ｂが設定される。
【００１８】
マッチドフィルタ回路９の出力は加算回路１３の一方の入力端子に接続され、マッチドフィルタ回路１２の出力は加算回路１３の他方の入力端子に接続され、加算回路１３の出力は出力信号１０１ａとして出力される。
【００１９】
マッチドフィルタ回路１０の出力は減算回路１４の減算入力端子に接続され、マッチドフィルタ回路１１の出力は減算回路１４の加算入力端子に接続され、減算回路１４の出力は出力信号１０１ｂとして出力される。
【００２０】
ここで、図６に示す複素マッチドフィルタ回路５１の動作を説明する。受信信号１００ａ及び１００ｂを”Ｒｉ”及び”Ｒｑ”、拡散コード１０２ａ及び１０２ｂを”Ｃｉ”及び”Ｃｑ”、出力信号１０１ａ及び１０１ｂを”Ｄｉ”及び”Ｄｑ”とした場合を想定する。
【００２１】
この場合、マッチドフィルタ回路９，１０，１１及び１２の出力は前述のように”ΣＣｉＲｉ”、”ΣＣｑＲｉ”、”ΣＣｉＲｑ”及び”ΣＣｑＲｑ”となるので、出力信号１０１ａは、
Ｄｉ＝Σ｛ＣｉＲｉ＋ＣｑＲｑ｝      （４）
となり、出力信号１０１ｂは、
Ｄｑ＝Σ｛ＣｉＲｑ−ＣｑＲｉ｝      （５）
となる。
【００２２】
【発明が解決しようとする課題】
しかし、図６に示す従来の複素マッチドフィルタ回路では、回路構成上４個のマッチドフィルタ回路と加算回路及び減算回路とから構成され、特に４個のマッチドフィルタ回路を必要とすることから回路規模が大きくなってしまうと言った問題点があった。
従って本発明が解決しようとする課題は、回路規模を削減することが可能な複素マッチドフィルタ回路を実現することにある。
【００２３】
【課題を解決するための手段】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
符号分割多重アクセス方式の信号を受信するために用いられる複素マッチドフィルタ回路において、
２つの受信信号の和を出力する加算回路と、２つの前記受信信号の差を出力する減算回路と、前記和が入力され第１の出力信号を出力する第１のマッチドフィルタ回路と、前記差が入力され第２の出力信号を出力する第２のマッチドフィルタ回路とを備え、前記第１及び第２のマッチドフィルタ回路に設定される拡散コードの符号が互いに異なるビットでは前記和と前記差とを入れ替えることにより、回路規模をほぼ半分に削減することが可能になる。
【００２４】
請求項２記載の発明は、
符号分割多重アクセス方式の信号を受信するために用いられる複素マッチドフィルタ回路において、
２つの受信信号の和を出力する加算回路と、２つの前記受信信号の差を出力する減算回路と、前記和が入力され第１の出力信号を出力する第１のマッチドフィルタ回路と、前記差が入力され第２の出力信号を出力する第２のマッチドフィルタ回路と、前記第１及び第２のマッチドフィルタ回路に設定される拡散コードの符号が互いに異なるビットでは前記和と前記差とを入れ替えて前記第１及び第２のマッチドフィルタ回路に印加するスイッチ回路とを備えたことにより、任意の拡散コードに対応することが可能になる。
【００２５】
請求項３記載の発明は、
請求項１若しくは請求項２記載の発明である複素マッチドフィルタ回路において、
前記第１及び第２のマッチドフィルタ回路が、
前記和若しくは前記差が印加される複数段のレジスタ回路と、前記和若しくは前記差並びに複数の前記レジスタ回路の出力に予め設定された拡散コードを乗算して出力する複数の乗算回路と、これら複数の前記乗算回路の出力を加算して出力信号として出力する加算回路とから構成されたことにより、回路規模をほぼ半分に削減することが可能になり、または、任意の拡散コードに対応することが可能になる。
【００２６】
【発明の実施の形態】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係る複素マッチドフィルタ回路の一実施例を示す構成ブロック図である。特に、拡散コード”Ｃｉ”が”＋１，−１，＋１，−１”及び”Ｃｑ”が”＋１，＋１，−１，−１”の場合の複素マッチドフィルタ回路である。
【００２７】
図１において１５，２７及び３２は加算回路、１６は減算回路、１７，１８，１９，２０，２１及び２２はレジスタ回路、２３，２４，２５，２６，２８，２９，３０及び３１は予め設定された拡散コードを乗算して出力する乗算回路、１００ｃ及び１００ｄは受信信号、１０１ｃ及び１０１ｄは出力信号である。
【００２８】
また、１５〜３２は複素マッチドフィルタ回路５２を、１７，１８，１９，２３，２４，２５，２６及び２７はマッチドフィルタ回路５３を、２０，２１，２２，２８，２９，３０，３１及び３２はマッチドフィルタ回路５４をそれぞれ構成している。
【００２９】
受信信号１００ｃは加算回路１５の一方の入力端子及び減算回路１６の減算入力端子にそれぞれ接続され、受信信号１００ｄは加算回路１５の他方の入力端子及び減算回路１６の加算入力端子にそれぞれ接続される。
【００３０】
加算回路１５の出力はレジスタ回路１７の入力端子及び乗算回路２３の一方の入力端子にそれぞれ接続され、レジスタ回路１７の出力はレジスタ回路１８の入力端子及び乗算回路２９の一方の入力端子にそれぞれ接続される。
【００３１】
レジスタ回路１８の出力はレジスタ回路１９の入力端子及び乗算回路３０の一方の入力端子にそれぞれ接続され、レジスタ回路１９の出力は乗算回路２６の一方の入力端子に接続される。
【００３２】
また、減算回路１６の出力はレジスタ回路２０の入力端子及び乗算回路２８の一方の入力端子にそれぞれ接続され、レジスタ回路２０の出力はレジスタ回路２１の入力端子及び乗算回路２４の一方の入力端子にそれぞれ接続される。
【００３３】
レジスタ回路２１の出力はレジスタ回路２２の入力端子及び乗算回路２５の一方の入力端子にそれぞれ接続され、レジスタ回路２２の出力は乗算回路３１の一方の入力端子に接続される。
【００３４】
一方、乗算回路２６，２５，２４及び２３の他方の入力端子には予め設定されている拡散コード”Ｃｑ”の値である”＋１，＋１，−１，−１”がそれぞれ入力される。
【００３５】
同様に、乗算回路３１，３０，２９及び２８の他方の入力端子には予め設定されている拡散コード”Ｃｉ”の値である”＋１，−１，＋１，−１”がそれぞれ入力される。
【００３６】
さらに、乗算回路２３，２４，２５及び２６の出力は加算回路２７の入力端子にそれぞれ接続され、加算回路２７の出力は出力信号１０１ｃとして出力される。また、乗算回路２８，２９，３０及び３１の出力は加算回路３２の入力端子にそれぞれ接続され、加算回路３２の出力は出力信号１０１ｄとして出力される。
【００３７】
ここで、図１に示す実施例の動作を説明する。複素マッチドフィルタ回路の出力である前述の式（４）及び式（５）は、
Ｄｉ＝ΣＣｉ｛Ｒｉ＋(Ｃｑ／Ｃｉ)Ｒｑ｝      （６）
Ｄｑ＝ΣＣｉ｛Ｒｑ−(Ｃｑ／Ｃｉ)Ｒｉ｝      （７）
と変形される。
【００３８】
拡散コードの取り得る値は”＋１”及び”−１”の組合わせであることに着目すると、”Ｃｑ／Ｃｉ＝＋１”となる”Ｃｉ＝Ｃｑ＝＋１”若しくは”Ｃｉ＝Ｃｑ＝−１”である場合と、”Ｃｑ／Ｃｉ＝−１”となる”Ｃｉ＝−１，Ｃｑ＝＋１”若しくは”Ｃｉ＝＋１，Ｃｑ＝−１”の場合とがそれぞれ想定される。
【００３９】
”Ｃｑ／Ｃｉ＝＋１”となる場合、言い換えれば、拡散コードの符号が互いに等しい場合に個々の乗算回路の出力を式（６）及び式（７）を変形して考えると、
Ｃｉ｛Ｒｉ＋(Ｃｑ／Ｃｉ)Ｒｑ｝
＝Ｃｉ(Ｒｉ＋Ｒｑ)
＝Ｃｑ(Ｒｉ＋Ｒｑ)      （８）
Ｃｉ｛Ｒｑ−(Ｃｑ／Ｃｉ)Ｒｉ
＝Ｃｉ(Ｒｑ−Ｒｉ)      （９）
となる。
【００４０】
一方、”Ｃｑ／Ｃｉ＝−１”となる場合、言い換えれば、拡散コードの符号が互いに異なる場合に個々の乗算回路の出力を式（６）及び式（７）を変形して考えると、
Ｃｉ｛Ｒｉ＋(Ｃｑ／Ｃｉ)Ｒｑ｝
＝Ｃｉ(Ｒｉ−Ｒｑ)
＝Ｃｑ(Ｒｑ−Ｒｉ)      （１０）
Ｃｉ｛Ｒｑ−(Ｃｑ／Ｃｉ)Ｒｉ
＝Ｃｉ(Ｒｑ＋Ｒｉ)
＝Ｃｉ(Ｒｉ＋Ｒｑ)      （１１）
となる。
【００４１】
すなわち、乗算回路２３，２４，２５及び２６の出力は拡散コードの関係が”Ｃｑ／Ｃｉ＝＋１”である場合に”Ｃｑ(Ｒｉ＋Ｒｑ)”、”Ｃｑ／Ｃｉ＝−１”である場合に”Ｃｑ(Ｒｑ−Ｒｉ)”となる。
【００４２】
一方、乗算回路２８，２９，３０及び３１の出力は拡散コードの関係が”Ｃｑ／Ｃｉ＝＋１”である場合に”Ｃｉ(Ｒｑ−Ｃｉ)”、”Ｃｑ／Ｃｉ＝−１”である場合に”Ｃｉ(Ｒｉ＋Ｒｑ)”となる。
【００４３】
従って、受信信号１００ｃ及び１００ｄの和と差を予め求めておき、拡散コードの関係に基づき、前記和若しくは前記差に拡散コードを乗算することにより、複素マッチドフィルタ回路が実現できる。
【００４４】
このため、図１に示す実施例において、拡散コードの関係が”Ｃｑ／Ｃｉ＝＋１”である乗算回路２３及び２６に関しては受信信号１００ｃ及び１００ｄの和である加算回路１５の出力に対して拡散コード”Ｃｑ”が乗算され、拡散コードの関係が”Ｃｑ／Ｃｉ＝−１”である乗算回路２４及び２５に関しては受信信号１００ｃ及び１００ｄの差である減算回路１６の出力に対して拡散コード”Ｃｑ”が乗算される構成になっている。
【００４５】
同様に、拡散コードの関係が”Ｃｑ／Ｃｉ＝＋１”である乗算回路２８及び３１に関しては受信信号１００ｃ及び１００ｄの差である減算回路１６の出力に対して拡散コード”Ｃｉ”が乗算され、拡散コードの関係が”Ｃｑ／Ｃｉ＝−１”である乗算回路２９及び３０に関しては受信信号１００ｃ及び１００ｄの和である加算回路１５に対して拡散コード”Ｃｉ”が乗算される構成になっている。
【００４６】
この結果、受信信号の和が入力されるマッチドフィルタ回路と、受信信号の差が入力されるマッチドフィルタ回路とを設け、２つの拡散コードの符号が異なる時に２つのマッチドフィルタ回路間で受信信号の和と受信信号の差を入れ替えることにより、複素マッチドフィルタ回路が２個のマッチドフィルタ回路と加算回路及び減算回路とから構成されることになり、回路規模をほぼ半分に削減することが可能になる。
【００４７】
なお、図１に示す実施例では説明の簡単のために４ビットの拡散コードを扱う複素マッチドフィルタ回路を例示しているが、勿論、任意のビットの拡散コードを扱う複素マッチドフィルタ回路であっても構わない。
【００４８】
また、図１に示す実施例では拡散コードが固定の場合の複素マッチドフィルタ回路を例示しているが、任意の拡散コードに対応できるように構成しても構わない。
【００４９】
図２は本発明に係る複素マッチドフィルタ回路の他の実施例を示す構成ブロック図である。図２において１５〜３２，５３及び５４は図１と同一符号を付してあり、３３，３４，３５及び３６はスイッチ回路、１００ｅ及び１００ｆは受信信号、１０１ｅ及び１０１ｆは出力信号である。また、１５〜３６は複素マッチドフィルタ回路５５を構成している。
【００５０】
受信信号１００ｅは加算回路１５の一方の入力端子及び減算回路１６の減算入力端子にそれぞれ接続され、受信信号１００ｆは加算回路１５の他方の入力端子及び減算回路１６の加算入力端子にそれぞれ接続される。
【００５１】
加算回路１５の出力はレジスタ回路１７の入力端子及びスイッチ回路３３の一方の入力端子にそれぞれ接続され、レジスタ回路１７の出力はレジスタ回路１８の入力端子及びスイッチ回路３４の一方の入力端子にそれぞれ接続される。
【００５２】
レジスタ回路１８の出力はレジスタ回路１９の入力端子及びスイッチ回路３５の一方の入力端子にそれぞれ接続され、レジスタ回路１９の出力はスイッチ回路３６の一方の入力端子に接続される。
【００５３】
また、減算回路１６の出力はレジスタ回路２０の入力端子及びスイッチ回路３３の他方の入力端子にそれぞれ接続され、レジスタ回路２０の出力はレジスタ回路２１の入力端子及びスイッチ回路３４の他方の入力端子にそれぞれ接続される。
【００５４】
レジスタ回路２１の出力はレジスタ回路２２の入力端子及びスイッチ回路３５の他方の入力端子にそれぞれ接続され、レジスタ回路２２の出力はスイッチ回路３６の他方の入力端子に接続される。
【００５５】
また、スイッチ回路３３，３４，３５及び３６の一方の出力端子は乗算回路２３，２４，２５及び２６の一方の入力端子にそれぞれ接続され、スイッチ回路３３，３４，３５及び３６の他方の出力端子は乗算回路２８，２９，３０及び３１の一方の入力端子にそれぞれ接続される。
【００５６】
さらに、乗算回路２６，２５，２４及び２３の他方の入力端子には予め設定されている拡散コード”Ｃｑ”の値である”Ｃｑ３，Ｃｑ２，Ｃｑ１，Ｃｑ０”がそれぞれ入力される。
【００５７】
同様に、乗算回路３１，３０，２９及び２８の他方の入力端子には予め設定されている拡散コード”Ｃｉ”の値である”Ｃｉ３，Ｃｉ２，Ｃｉ１，Ｃｉ０”がそれぞれ入力される。
【００５８】
乗算回路２３，２４，２５及び２６の出力は加算回路２７の入力端子にそれぞれ接続され、加算回路２７の出力は出力信号１０１ｅとして出力され、乗算回路２８，２９，３０及び３１の出力は加算回路３２の入力端子にそれぞれ接続され、加算回路３２の出力は出力信号１０１ｆとして出力される。
【００５９】
ここで、図２に示す実施例の動作を図３を用いて説明する。図３はスイッチ回路３３，３４，３５及び３６の動作を説明する説明図である。
【００６０】
図３（Ａ）に示すように２つの入力端子”Ａ”及び”Ｂ”、２つの出力端子”Ｘ”及び”Ｙ”と制御入力端子”Ｓ”とが存在し、図３中（Ｂ）に示すように”Ｓ＝＋１”、言い換えれば、拡散コードの符号が互いに等しい場合には、”Ａ”及び”Ｘ”と”Ｂ”及び”Ｙ”とが互いに接続される。
【００６１】
この場合には、図２に示す実施例では受信信号の和はマッチドフィルタ回路５３側の乗算回路に、受信信号の差はマッチドフィルタ回路５４側の乗算回路にそれぞれ印加されることになる。
【００６２】
また、図３中（Ｃ）に示すように”Ｓ＝−１”、言い換えれば、拡散コードの符号が互いに異なる場合には、”Ａ”及び”Ｙ”と”Ｂ”及び”Ｘ”とが互いに入れ替わって接続される。
【００６３】
この場合には、図２に示す実施例では受信信号の和はマッチドフィルタ回路５４側の乗算回路に、受信信号の差はマッチドフィルタ回路５３側の乗算回路にそれぞれ入れ替わって印加されることになる。
【００６４】
例えば、図１で用いた拡散コードと同一の拡散コード、言い換えれば、拡散コード”Ｃｑ”の値である”Ｃｑ３，Ｃｑ２，Ｃｑ１，Ｃｑ０”が”＋１，＋１，−１，−１”で、拡散コード”Ｃｉ”の値である”Ｃｉ３，Ｃｉ２，Ｃｉ１，Ｃｉ０”が”＋１，−１，＋１，−１”であれば、回路の接続関係は図１に示す回路と等価になる。
【００６５】
この結果、２つのマッチドフィルタ回路に設定される拡散コードの符号が互いに異なる場合に２つのマッチドフィルタ回路間で受信信号の和と受信信号の差を入れ替えるスイッチ回路を設けることにより、任意の拡散コードに対応することが可能になる。
【００６６】
【発明の効果】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１及び請求項３の発明によれば、受信信号の和が入力されるマッチドフィルタ回路と、受信信号の差が入力されるマッチドフィルタ回路とを設け、２つの拡散コードの符号が異なる時に２つのマッチドフィルタ回路間で受信信号の和と受信信号の差を入れ替えることにより、複素マッチドフィルタ回路が２個のマッチドフィルタ回路と加算回路及び減算回路とから構成されることになり、回路規模をほぼ半分に削減することが可能になる。
【００６７】
また、請求項２及び請求項３の発明によれば、２つのマッチドフィルタ回路に設定される拡散コードの符号が互いに異なる場合に２つのマッチドフィルタ回路間で受信信号の和と受信信号の差を入れ替えるスイッチ回路を設けることにより、任意の拡散コードに対応することが可能になる。
【図面の簡単な説明】
【図１】本発明に係る複素マッチドフィルタ回路の一実施例を示す構成ブロック図である。
【図２】本発明に係る複素マッチドフィルタ回路の他の実施例を示す構成ブロック図である。
【図３】スイッチ回路の動作を説明する説明図である。
【図４】従来のマッチドフィルタ回路の一例を示す構成ブロック図である。
【図５】マッチドフィルタ回路の動作を説明する説明図である。
【図６】従来の複素マッチドフィルタ回路の一例を示す構成ブロック図である。
【符号の説明】
１，２，３、１７，１８，１９，２０，２１，２２  レジスタ回路
４，５，６，７，２３，２４，２５，２６，２８，２９，３０，３１  乗算回路
８，１３，１５，２７，３２  加算回路
９，１０，１１，１２，５０，５３，５４  マッチドフィルタ回路
１４，１６  減算回路
３３，３４，３５，３６  スイッチ回路
５１，５２，５５  複素マッチドフィルタ回路
１００，１００ａ，１００ｂ，１００ｃ，１００ｄ，１００ｅ，１００ｆ  受信信号
１０１，１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ，１０１ｅ，１０１ｆ  出力信号
１０２ａ，１０２ｂ  拡散コード
【図１】
0004126585.tif 000005
【図２】
0004126585.tif 000006
【図３】
0004126585.tif 000007
【図４】
0004126585.tif 000008
【図５】
0004126585.tif 000009
【図６】
0004126585.tif 000010