(57)【特許請求の範囲】
【請求項１】
１つのアクティブ面を有する１つの超小型電子パッケージと、
前記超小型電子パッケージの前記アクティブ面上の１つのビルドアップ層と、
１つの導波路と、前記導波路に光学的に接続する１つのカプラーとを有する１つの光基板と、
前記超小型電子パッケージおよび前記光基板の一方から前記超小型電子パッケージおよび前記光基板の他方へ信号を変換して伝送するべく前記ビルドアップ層と接続する１つの電気光学素子と、
前記光基板を前記ビルドアップ層に接着する接着剤と
を備える電気光学組立品であって、
前記超小型電子パッケージは超小型電子チップが封入材により固着される１つの開口部を有する１つのコアを備え、
前記ビルドアップ層は１つの導電性トレースを備え、
前記電気光学素子の１つの表面上に、前記カプラーおよび前記導波路に隣接する屈折率整合材料が設けられ、
前記導電性トレースおよび前記ビルドアップ層上の１つのソルダーマスクのパターン開口部に、前記電気光学素子および前記超小型電子パッケージを固定するための複数のソルダーボールを備え、
前記パターン開口部は、前記ソルダーマスクのための単一層内に、単一フォトリソグラフマスクによってパターン形成される、
電気光学組立品。
【請求項２】
前記アクティブ面は、前記超小型電子チップの１つのアクティブ表面および前記コアの１つのアクティブ表面によって画定される、請求項１に記載の電気光学組立品。
【請求項３】
前記超小型電子パッケージの前記コア内の前記開口部内の前記封入材は、前記超小型電子チップの前記アクティブ表面と同一平面上にある、請求項２に記載の電気光学組立品。
【請求項４】
前記超小型電子パッケージの前記アクティブ面上の前記ビルドアップ層は、前記超小型電子チップと電気的に接触する前記導電性トレースを支持する、請求項２に記載の電気光学組立品。
【請求項５】
前記ビルドアップ層は１つの誘電層を含み、前記導電性トレースは、前記超小型電子パッケージの前記アクティブ面に前記電気光学素子を接点を介して電気的に接続させるべく前記誘電層を貫通して延在する、請求項４に記載の電気光学組立品。
【請求項６】
前記電気光学素子は、前記超小型電子チップおよび前記カプラーの一方からの信号を変換し、前記信号を前記超小型電子チップおよび前記カプラーの他方へ伝送する、請求項１に記載の電気光学組立品。
【請求項７】
前記電気光学素子は、前記超小型電子チップからの電気信号を光信号に変換し、前記光信号を前記カプラーへ伝送する、請求項１に記載の電気光学組立品。
【請求項８】
前記電気光学素子は、前記カプラーからの光信号を電気信号に変換し、前記電気信号を前記超小型電子チップへ伝送する、請求項１に記載の電気光学組立品。
【請求項９】
前記電気光学素子は、光信号を前記カプラーへ焦点を合わせて伝送する１つの一体型レンズを備える、請求項１に記載の電気光学組立品。
【請求項１０】
前記電気光学素子は、前記超小型電子パッケージと前記光基板との間にあって、１つのＶＣＳＥＬを備える、請求項１に記載の電気光学組立品。
【請求項１１】
前記電気光学素子は、前記超小型電子パッケージと前記光基板との間にあって、１つの光検出器を備える、請求項１に記載の電気光学組立品。
【請求項１２】
前記光基板は、１つのプリント回路基板内に１つのカプラーおよび１つの導波路を有する１つのプリント回路基板を備える、請求項１に記載の電気光学組立品。
【請求項１３】
１つの電気光学パッケージを製造する方法であって、
１つの超小型電子チップを有する１つの超小型電子パッケージの１つのアクティブ面上の１つのビルドアップ層に１つの電気光学素子を接着する段階と、
１つのカプラーおよび１つの導波路を有する１つの光基板を前記電気光学素子に直面するように位置付けする段階と、
前記電気光学素子が前記カプラーと正しい位置関係になるように前記超小型電子パッケージの前記ビルドアップ層を前記光基板に接着する段階と
を備え、
前記ビルドアップ層の少なくとも一部は前記超小型電子チップのアクティブ表面上にあり、
前記カプラーは前記導波路と光学的に接続し、
前記電気光学素子の１つの表面上に、前記カプラーおよび前記導波路に隣接する屈折率整合材料が設けられ、
前記電気光学素子および前記光基板は、前記超小型電子パッケージの前記アクティブ面上の前記ビルドアップ層上の１つのソルダーマスクの複数のパターン開口部に複数のソルダーボールによって接着され、
前記パターン開口部は、前記複数のソルダーマスクのための単一層内に、単一フォトリソグラフマスクによってパターン形成される方法。
【請求項１４】
前記電気光学素子と前記カプラーとの位置合わせに、はんだのセルフアライメントを利用する、請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１つの小型のしかも機能的な様式で１つ以上の複数の光部品付の１つの超小型電子部品を実装するための装置および複数の方法に関する。より詳細には、本発明は、１つの電気光学素子を１つの超小型電子パッケージと１つの導波路付の１つの基板との間に正確に位置合わせして固定する１つの実装技術に関する。
【背景技術】
【０００２】
より高い帯域幅、より向上した特性、より低いコスト、および、より進んだ小型化は、１つのコンピュータの内部にある複数のチップ間の通信を強化するためのコンピュータ産業界の複数の進行中の目標である。複数の集積回路部品は、小型化の進化を遂げて、この目標を達成しているので、複数の超小型電子チップは、いっそう、より小さくなっていることは周知である。小型化によってコストおよび部品外形サイズ（形状要素）の複数の低減が可能になるので、超小型電子パッケージの同様の小型化が望まれている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
より高い帯域幅の達成に関しては、たとえば、およそ１０Ｇｂ／ｓ以上といったような複数の光チップ間通信は、多くの複数の課題に直面している。これらの複数の課題には、高帯域幅、超小型処理装置と複数の光発光器／検出器チップとの間の低待ち時間通信、複数の光発光器／検出器チップと１つの導波路との間の正確な位置合わせおよび連結、および、受け入れ可能なコストの維持がある。今日まで、これらの複数の課題のすべてに対処することの困難さのゆえに、複数のチップ間通信は、典型的に１つの電子工学的様式で達成されているという結果をもたらしている。
【０００４】
複数の光チップ間通信に直面している複数の課題に対処すれば、光チップ間通信が備えているより高い帯域幅、ならびに、電磁妨害（ＥＭＩ）および混信のような複数の供給源からのノイズの低減を含む著しい複数の利益を提供することになるであろう。しかしながら、複数の電気光学組立品にとっては、プリント回路基板上に置かれるであろう複数の導波路構造への正確な位置合わせ、超小型処理装置と複数の光発光器／検出器チップとの間の複数の低い電気的寄生、および、比較的低い製造コストを提供することが不可欠となるであろう。
【０００５】
したがって、１つの適切な電気光学組立品を設けるためには、プリント回路基板（電気光学ＰＣＢ）の中に一体化された１つのカプラーおよび導波路と正確に位置合わせされた１つの電気光学素子を備えた１つのプリント回路基板のような１つの基板に１つの超小型電子パッケージを固定するための新しい装置および複数の方法を開発することが、有利となるであろう。
【発明を実施するための最良の形態】
【０００６】
本明細書は、本発明として評価されている事柄を詳細に指摘し、明瞭に主張している複数の特許請求の範囲でもって締めくくるが、本明細書に添付の複数の図面と共に読むとき、本発明の複数の利益を本発明の次の説明からさらに容易に把握することができる。
【０００７】
複数の図１〜１２は、本発明のさまざまな複数の考察を図示しているが、これらの複数の図は、超小型電子および光の複数の組立品を厳密に細部にわたって描くことを意図していない。むしろ、これら複数の図は、本発明の複数の概念をより明瞭に伝えることができる１つの様式で超小型電子および光の複数の組立品を図示している。さらに、留意点としては、さまざまな複数の図の間で共通の複数の要素は、さまざまな複数の考察全体を通して同じ数字名称を保持していることである。
【０００８】
本発明は、電気光学ＰＣＢ内の１つのカプラーおよび導波路と正しい位置関係になるように１つの電気光学素子を固定する１つの方法で、１つの超小型電子パッケージを１つの電気光学ＰＣＢに固定する１つの実装技術を含む。電気光学素子は、超小型電子パッケージと電気光学ＰＣＢとの間に配置されており、超小型電子パッケージ内の１つの超小型電子チップからの１つの電気信号を１つの光信号に変換し、その光信号をカプラーおよび導波路へ伝達する。一方、電気光学素子は、電気光学ＰＣＢ内のカプラーおよび導波路からの１つの光信号を１つの電気信号に変換し、その電気信号を超小型電子パッケージへ伝達することができる。
【０００９】
図１は、１つの超小型電子パッケージ内に形成された１つの開口部２２を有する１つの超小型電子パッケージを製造するために使用される１つの実質的に平面な材料を含む１つの超小型電子パッケージコア２０を示している。開口部２２は、超小型電子パッケージコア２０を１つの第１のアクティブ表面２４から１つの反対側の第２の表面２６へ完全に貫通して延在している。開口部２２は、後述のように開口部内に１つの対応する超小型電子チップを収納できる適切な大きさおよび形状であるという唯一の制限付でどんな形状および大きさであってもよい、という事が理解されよう。
【００１０】
図１は、１つの保護薄膜２８に隣接している超小型電子パッケージコア第２表面２６を示している。１つのアクティブ表面３２および１つの後部表面３４を有する１つの超小型電子チップ３０は、図２に示すように、超小型電子パッケージコア２０の開口部２２内に配置されている。超小型電子チップ３０は、そのチップのアクティブ表面３２が保護薄膜２８に隣接するように配置されおり、その保護薄膜は、その保護薄膜の上に１つの接着剤、たとえば、シリコンを有してもよい。保護薄膜２８は、図４に示すように、超小型電子パッケージコア２０の第１、または、アクティブ、表面２４、および、超小型電子チップ３０のアクティブ表面３２に付着している。一方、保護薄膜２８は、封入工程次第では非粘着性薄膜であってもよい。
【００１１】
特に、１つの封入工程のために使用できる装置の１つの金型または他の部品の中に、超小型電子チップ３０および超小型電子パッケージコア２０を配置する前に、１つの粘着型保護薄膜２８を貼り付けてもよい。保護薄膜２８は、また、１つの非粘着性薄膜、たとえば、１つのＥＰＦＥ（エチレン・ペトラフルオロエチレン）またはテフロン（登録商標）薄膜であって、超小型電子チップのアクティブ表面３２および超小型電子パッケージコアの第１、またはアクティブ表面２４の上に、１つの封入工程のために使用できる装置の１つの金型または他の部品の１つの内側表面によって保持されていてもよい。どちらの場合でも、保護薄膜２８は、封入工程の後で、超小型電子チップ３０のアクティブ表面３２および超小型電子パッケージコア２０の第１、またはアクティブ表面２４から取り除かれることになる。
【００１２】
超小型電子チップ３０は、そのとき封入材３６を使って封入され、図３に示すように、超小型電子チップ３０によって占有されていない超小型電子パッケージコア２０内の開口部２２の複数の部分は、封入材で埋められる。超小型電子チップ３０の封入は、移送および圧縮成形、ディスペンシング、およびその他を含むどんな公知の工程によって達成されてもよい。また、そのような１つの封入工程は、１つの保護薄膜も使用することなく実施することが可能である。封入材３６は、超小型電子チップ３０を超小型電子パッケージコア２０の内部に固定する役割を果たし、複数の導電性トレース層を後に積層するために表面積を増やした結果できあがる構造に対応できる機械的剛性を提供する。
【００１３】
封入後、図４に示すように、保護薄膜２８を取り除き、超小型電子チップのアクティブ表面３２を、超小型電子パッケージコア２０と超小型電子チップ３０との間の間隙のための１つの充填材としての役割を果たしている封入材３６とともに露出させる。その結果は、少なくとも１つの表面３８となり、その表面は、超小型電子チップアクティブ表面３２および超小型電子パッケージコア第１、またはアクティブ表面２４と実質的に同一平面上にある。図５は、超小型電子パッケージコア２０の内部に封入材３６でもって封入された１つの超小型電子チップ３０を示している。超小型電子チップ３０は、超小型電子チップアクティブ表面３２上に設置された１つの複数の電気接点４０を含む。複数の電気接点４０は、超小型電子チップ３０の内部の回路（示していない）に電気的に接続されているが、簡単明瞭にするために、４つの複数の電気接点４０のみ図５に示していることはご理解いただけるであろう。
【００１４】
図６に示すように、１つの誘電層４２、たとえば、エポキシ樹脂、ポリイミド、ビスベンゾシクロブテン、およびこれらに類似のものを超小型電子チップアクティブ表面３２の上に配置する。誘電層４２は、複数の電気接点４０ならびに超小型電子パッケージコア第１、またはアクティブ、表面２４および封入材表面３８を覆っている。誘電層４２の形成については、ラミネーション、スピンコーティング、ロールコーティング、スプレイデポジション、およびその他を含むどんな公知の工程によって達成してもよい。
【００１５】
図７に示すように、さらに、１つの複数の貫通穴４４については、レーザードリル、フォトリソグラフィ、およびその他を含む技術的に公知のどんな方法によって誘電層４２を貫通して形成してもよい。誘電層４２が光能動的な場合、複数の貫通穴４４については、１つのフォトレジストマスクを技術的に公知の１つのフォトリソグラフィ工程で作るのと同じ方法で形成してもよい。
【００１６】
１つの複数の導電性トレース４６を、図８に示すように、誘電層４２上に形成する。複数の導電性トレース４６のそれぞれの１つの部分を複数の貫通穴４４（図７参照）の少なくとも１つの中に延在させ、超小型電子チップ３０上の複数の接点４０と電気的に接続するように形成する。複数の導電性トレース４６は、どのような適切な導電性材料、たとえば、銅、アルミニウム、銅やアルミニウムの複数の合金、および、複数の導電性ポリマー樹脂で形成されてもよい。
【００１７】
複数の導電性トレース４６については、セミアディティブめっきおよびフォトリソグラフィの複数の技術、およびその他を含むどのような公知の技術によって形成してもよい。１つの典型的なセミアディティブめっき技術は、１つのシード層、たとえば、１つのスパッター蒸着または無電解溶着金属を誘電層４２上に溶着することを含むことができる。１つのレジスト層を、さらにシード層上に蒸着させ、次にパターンを形成させる。金属、例えば、銅の１つの層を、そのあと、パターン形成されたレジスト層内の複数の開口部により露出されたシード層上に電解めっきによって貼り付けることができる。パターン形成されたレジスト層を、そのあと、取り除き、シード層上にめっきされた金属層を有していないシード層の複数の部分をどんどんエッチングして導電性トレース４６の形成を完成させる。前述において、複数の導電性トレースを形成するための１つの公知の技術を示したが、複数の導電性トレース４６を形成するための他の複数の方法は、技術分野の当業者には明らかであろう。
【００１８】
誘電性材料の溶着、複数の貫通穴の形成、および、複数のトレースの形成に使われる一連の複数の工程手順を必要に応じて繰り返すことにより、１つの適切な相互接続の実現、または、電気的または他の性能の複数の要求事項の達成のためには欠かせないような複数の位置に複数のトレースを配置することができる。いったん複数の導電性トレース４６を形成すると、それらのトレースを使って、外部の複数の部品、たとえば、１つの光基板との通信のための複数のソルダーバンプ、複数のソルダーボール、複数のピン、およびそれらと類似のものとの複数の導電性相互接続を形成することができる。たとえば、１つのソルダーマスク材料４８を誘電層４２、および、図９に示すように、複数のソルダーマスク開口部５１をともなう複数の導電性トレース４６の上に配置し、さらに、１つの複数の貫通穴５０をソルダーマスク材料４８の中に形成して複数の導電性トレース４６のそれぞれの少なくとも１つの部分を露出させることができる。１つのボールグリッドアレイ（ＢＧＡ）のような１つの複数の導電性バンプ５２を複数の導電性トレース４６の露出された部分に接触して置き、その接触している部分に、図１０で示すように、バンプを１つのリフロー工程によって固定することができる。
【００１９】
図１１は、超小型電子チップ３０からの１つの電気信号を１つの光信号に、または、その逆に、変換するために、少なくとも１つの導電性トレース４６と接触している１つの垂直空洞表面発光レーザー（ＶＣＳＥＬ）または光検出器のような１つの電気光学素子５４を示している。図１１に示すように、電気光学素子５４は、１つのリフロー工程によって電気光学素子５４を超小型電子パッケージ５８に固定している複数のソルダーボール５６を介して１つの組になった複数の導電性トレース４６に接触している。ご理解いただけるように、超小型電子パッケージ５８は、超小型電子パッケージコア２０、超小型電子チップ３０、封入材３６、および単数または複数のビルドアップ層６０によって画定され、ビルドアップ層６０は、誘電層４２、導電性トレース４６、およびソルダーマスク材料４８によって画定される。
【００２０】
図１２に示すように、超小型電子パッケージ５８にＢＧＡ５２でもって固定された１つの電気光学ＰＣＢ６２は、１つの第１表面６６および第１表面６６の反対側の１つの第２表面を有する。図１２は、１つのカプラー７０および導波路７２が第１および第２の複数の表面の１つ、たとえば、第１表面６６の中または上に、または、１つの中間位置に設けられており、それらカプラーおよび導波路は、超小型電子パッケージ５８のアクティブ面に対して超小型電子チップアクティブ表面３２から間隔を置いてしかし直面するように位置付けされていることを示している。図１２はまた、超小型電子パッケージ５８のアクティブ面が、超小型電子チップ３０のアクティブ表面３２および超小型電子パッケージコア２０および封入材３６のそれぞれに対応する複数のアクティブ表面２４および３８によって少なくとも部分的に画定されることも示す。これらはすべて同一平面上にある。図１２は、またさらに、超小型電子パッケージ５８のアクティブ面上の単数または複数のビルドアップ層６０は、超小型電子チップアクティブ表面３２および超小型電子パッケージコア２０および封入材３６のそれぞれの相当する複数のアクティブ表面２４および３８の少なくとも１つ、および望ましくはすべての上に設けられていることも示している。図１２に示された複数のＢＧＡ接合箇所の複数の位置は、複数のソルダーマスク開口部５１の複数の位置によって決定される。超小型電子パッケージ５８を電気光学プリント回路基板６４に固定している複数のＢＧＡボールのための複数のソルダーマスク開口部および電気光学素子５４を固定している複数のＢＧＡボールは、パターン形成工程がフォトリソグラフに基づいている場合、同じパターン形成工程の一部として、または、同じマスクの１つの単一露光でもって作られるのが望ましい。
【００２１】
電気光学素子とカプラーとの間の位置合わせは、はんだのセルフアライメントにより達成することができる。そのようなセルフアライメントは、たとえば、ＢＧＡリフローによって達成することができる。この方法による位置合わせを成功させるためには、光基板の複数のＢＧＡソルダーマスク開口部に対してカプラーの正確な位置付けが要求される。
【００２２】
さらに、図１２を参照すれば、電気光学素子５４は、一体型レンズ７６を含み、光信号をカプラー７０および導波路７２へ、または、光信号をカプラー７０および導波路７２から、焦点を合わせて伝送することができる。７８にある材料として１つの屈折率整合材料を、一体型レンズ７６の１つの表面上に、一般に、カプラー７０および導波路７２の近傍に設けることができる。図１２は、また、光基板６２は、１つのプリント回路基板の中、たとえば、超小型電子パッケージ５８に面している面上にカプラー７０および導波路７２を有する１つのプリント回路基板を含むことができることも示している。
【００２３】
このように本発明の複数の好ましい実施形態を詳細に説明してきたが、本発明の多くの明らかな複数の変形が本発明の精神または範囲から逸脱することなく可能である。したがって、添付の複数の特許請求の範囲によって定義される本発明は、前述の説明で公にした複数の個別の詳細によって限定されることはないことが理解されるであろう。
【図面の簡単な説明】
【００２４】
【図１】本発明における１つの保護薄膜と隣接する１つの超小型パッケージコアの１つの側断面図である。
【図２】図１の超小型電子パッケージコアの１つの開口部の内側に配置された１つの超小型電子チップの１つの側断面図である。
【図３】超小型電子チップを内部に封入した後の図２の組立品の１つの側断面図である。
【図４】保護薄膜を取り除いた後の図３の組立品の１つの側断面図である。
【図５】超小型電子チップ上に複数の電気接点を図示している図４の組立品の１つの側断面図である。
【図６】複数の電気接点を覆う１つの誘電層を図示している図５の組立品の１つの側断面図である。
【図７】誘電層を貫通した１つの複数の貫通穴を形成した後の図６の組立品の１つの側断面図である。
【図８】１つの複数の導電性トレースの形成を図示している図７の組立品の１つの側断面図である。
【図９】１つのソルダーマスクおよび複数の貫通穴の形成を図示している図８の組立品の１つの側断面図である。
【図１０】１つの複数のソルダーボールの形成を図示している図９の組立品の１つの側断面図である。
【図１１】１つの超小型電子チップに電気的に接続された１つの電気光学素子を図示している図１０の組立品の１つの側断面図である。
【図１２】１つのカプラーおよび導波路を有する１つの電気光学プリント回路基板に固定された図１１の組立品の１つの側断面図である。
【図１】
0004163689.tif 000002
【図２】
0004163689.tif 000003
【図３】
0004163689.tif 000004
【図４】
0004163689.tif 000005
【図５】
0004163689.tif 000006
【図６】
0004163689.tif 000007
【図７】
0004163689.tif 000008
【図８】
0004163689.tif 000009
【図９】
0004163689.tif 000010
【図１０】
0004163689.tif 000011
【図１１】
0004163689.tif 000012
【図１２】
0004163689.tif 000013